(57)【要約】  ワンタイムプログラマブル（ＯＴＰ）ラッチ回路は、論理値を不揮発性様態で記憶することが可能な単一のＯＴＰデバイスまたは、冗長性が要求される場合に２つのＯＴＰデバイスだけを含むことができる。ラッチ部は、１つのＯＴＰデバイスに従って引出された電流と、ＯＴＰデバイスによらずに生成されたリファレンス電流との比較に基づきデータ値をラッチすることができる。ＯＴＰデバイスはゲート酸化膜アンチヒューズ（ＧＯＡＦ）デバイスを含むことができる。
2008515292.tif 000002
【特許請求の範囲】
【請求項１】
論理値を記憶するために一度だけプログラムされることが可能なワンタイムプログラマブル（ＯＴＰ）デバイスと、
いずれかのＯＴＰデバイスの状態に従って生成されない電流リファレンスを供給する電流源と、
前記ＯＴＰデバイスに応答して引出された電流とリファレンス電流との比較に基づき所定の論理値を記憶する記憶回路と、を有するプログラマブルラッチ回路。
【請求項２】
前記ＯＴＰデバイスはゲート酸化膜アンチヒューズデバイスを有することを特徴とする請求項１に記載のプログラマブルラッチ回路。
【請求項３】
前記記憶回路は、
前記所定の論理値を記憶し、相補論理値を記憶する少なくとも２つのラッチノードを含むラッチ回路と、
前記ラッチノードのうちの少なくとも１つと結合され、その論理値を増幅するリード増幅器と、
前記ラッチノードのうちの少なくとも１つと結合され、前記ラッチ回路にデータを書込むための経路を付与するパスデバイスと、を含む請求項１に記載のプログラマブルラッチ回路。
【請求項４】
データ値が前記ＯＴＰデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされる第２のトランジスタと直列に、電源と結合されている第１のトランジスタを含むトランジスタペアと、
データ値が前記ＯＴＰデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされる第２のトランジスタと直列に、電源電圧間のレベルのバイアス電圧と結合されている第１のトランジスタを含むトランジスタペアと、
カレントミラーレグのうちの１つと直列に結合され、データ値が前記ＯＴＰデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされるロードトランジスタを有するカレントミラーと、
カレントミラーレグの両方と直列に結合され、データ値が前記ＯＴＰデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされるロードトランジスタを有するカレントミラーと、
データ値が前記ＯＴＰデバイス制御からロードされている時にアクティブであるロード信号によってイネーブルにされるロードトランジスタと直列の抵抗と、から構成されるグループから前記電流源が選定されることを特徴とする請求項１に記載のプログラマブルラッチ回路。
【請求項５】
絶縁ゲート電界効果トランジスタを有する前記電流源および記憶回路と、
前記ＯＴＰデバイスおよび少なくとも１つの高電圧トランジスタを含むＯＴＰ回路をさらに含み、
前記高電圧トランジスタは前記電流源および前記記憶回路のトランジスタよりも高電圧破壊に耐性であるゲート絶縁体を含むことを特徴とする請求項１に記載のプログラマブルラッチ回路。
【請求項６】
前記記憶回路は、所定の論理値を記憶し、相補論理値を記憶する少なくとも２つのラッチノードを含むラッチ回路を含んでおり、
前記ＯＴＰ回路は前記ＯＴＰデバイス、前記高電圧トランジスタおよびプログラミングトランジスタを含んでおり、
前記高電圧トランジスタのソース−ドレイン経路は前記ＯＴＰデバイスとラッチノードのうちの１つとの間に結合されており、
前記プログラミングトランジスタのソース−ドレイン経路は前記高電圧トランジスタと低電源電圧との間に結合されていることを特徴とする請求項５に記載のプログラマブルラッチ回路。
【請求項７】
論理値を記憶するために一度だけプログラムされることが可能な冗長性ＯＴＰ（Ｒ−ＯＴＰ）デバイスをさらに含み、
前記Ｒ−ＯＴＰデバイスは、前記ＯＴＰデバイスと並列に構成されており、前記ＯＴＰデバイスに欠陥がなければ前記ＯＴＰデバイスの状態と一致するようにプログラムされないことを特徴とする請求項１に記載のプログラマブルラッチ回路。
【請求項８】
論理値を記憶するクロスカップルデータノードを有するラッチ回路と、
第１のデータノードと結合されており、ロード信号に応答して第１のデータノードに、いずれの不揮発性記憶デバイスによっても制御されない第１の電流を供給する電流源回路と、
第１の状態では本質的にいかなる電流も引出さず第２の状態においては漏れ電流を引出す、前記ロード信号に応答して第２のデータノードと結合されているワンタイムプログラマブル（ＯＴＰ）デバイスと、を有するワンタイムプログラマブルラッチ。
【請求項９】
前記ラッチ回路は、
データノード間でクロスカップルされた１対のラッチトランジスタと、
１対のホールドトランジスタと、を有しており、第１のホールドトランジスタは第１のデータノードと第１の供給電圧との間に結合されたソース−ドレイン経路を有しており、
第２のホールドトランジスタは第２のデータノードと前記第１の供給電圧との間に結合されたソース−ドレイン経路を有しており、
前記第１および第２のホールドトランジスタのゲートはホールド信号を受け取るためにコモンで結合されていることを特徴とする請求項８に記載のワンタイムプログラマブルラッチ。
【請求項１０】
前記ラッチ回路は、
１対の等化トランジスタをさらに含んでおり、第１の等化トランジスタは前記第１のデータノードと第２の供給電圧との間に結合されたソース−ドレイン経路を有しており、
第２の等化トランジスタは前記第２のデータノードと前記第２の供給電圧との間に結合されたソース−ドレイン経路を有しており、
前記第１および第２の等化トランジスタのゲートは等化信号を受け取るためにコモンで結合されていることを特徴とする請求項９に記載のワンタイムプログラマブルラッチ。
【請求項１１】
前記ＯＴＰデバイスと前記第２のデータノードとの間に結合されたソース−ドレイン経路を有する高電圧トランジスタをさらに含む請求項８に記載のワンタイムプログラマブルラッチ。
【請求項１２】
前記高電圧トランジスタと第２の供給電圧との間に結合されたソース−ドレイン経路を有するプログラミングトランジスタおよび、データノードのうちの１つと結合されたゲートをさらに含む請求項１１に記載のワンタイムプログラマブルラッチ。
【請求項１３】
前記プログラミングトランジスタのゲートと前記データノードの一方との間に結合されたソース−ドレイン経路を有するプログラムイネーブルトランジスタをさらに含む、請求項１２に記載のワンタイムプログラマブルラッチ。
【請求項１４】
前記ＯＴＰデバイスと前記第２のデータノードとの間に結合されたソース−ドレイン経路を有するＯＴＰロードトランジスタと、
前記電流源回路と前記第１のデータノードとの間に結合されたソース−ドレイン経路を有する電流源ロードトランジスタと、をさらに含み、
前記ＯＴＰロードトランジスタおよび前記電流源ロードトランジスタのゲートはロード信号を受け取るためにコモンで結合されていることを特徴とする請求項８に記載のワンタイムプログラマブルラッチ。
【請求項１５】
所定の論理値を表現するプログラムされた電流値を供給するためにワンタイムプログラマブル（ＯＴＰ）デバイスの状態を確立するステップと、
ＯＴＰデバイスから生成されないリファレンス電流を供給するステップと、
プログラムされた電流と前記リファレンス電流との差に基づきデータ値をラッチするステップと、を有するプログラマブルラッチングの方法。
【請求項１６】
前記ＯＴＰデバイスの状態を確立することは、
１つの論理値を記憶するために、漏れ電流を引出すゲート酸化膜アンチヒューズデバイスの絶縁体において短絡を生じることと、
別の論理値を記憶するために、前記ゲート酸化膜デバイスアンチヒューズにより本質的にいかなる電流も引出さないために前記ゲート酸化膜アンチヒューズデバイスのゲート絶縁体を変更しないことと、を含む請求項１５に記載のプログラマブルラッチングの方法。
【請求項１７】
リファレンス電流は前記漏れ電流よりも小さいことを特徴とする請求項１６に記載のプログラマブルラッチングの方法。
【請求項１８】
前記リファレンス電流を供給することは電流供給トランジスタをバイアスさせることを含む請求項１５に記載のプログラマブルラッチングの方法。
【請求項１９】
前記ＯＴＰデバイスの１つの状態をプログラムする時に、
１つのデータ値をラッチに書込むことと、
前記ラッチが特定のデータ値を記憶した時に前記ＯＴＰデバイスへのプログラミング電位をイネーブルにすることと、をさらに含む請求項１５に記載のプログラマブルラッチングの方法。
【請求項２０】
前記リファレンス電流を供給することは、ディジタル値から前記リファレンス電流を生成することを含む請求項１５に記載のプログラマブルラッチングの方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にラッチ回路に、より詳しくは不揮発性記憶素子とともに動作することができるラッチ回路に関する。
【背景技術】
【０００２】
電子システムは一般にデータ記憶機能を含み得る。例えば、フリップフロップといった双安定回路は、フリップフロップへの入力に応じて２つのバイナリ論理値のうちの一方でデータ値を維持することができる。別の値が書込まれるか、または書換えられるまで論理値を維持できる１つの一般的に使用される双安定回路がラッチである。
【０００３】
ラッチは多くの異なる形態をとることができる。例えば、ラッチは、新しいデータ値が再書込みされるまで相補形データノードでデータ値をラッチできるクロスカップルインバータを含み得る。そのようなラッチはしばしば、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとして使用される。ＳＲＡＭ型ラッチは、１例にすぎないがデータバスからラッチに送られた真および相補的な論理値を記憶することができる。そのような記憶されたデータ値は、アドレス指定された記憶セルから実行装置がデータをフェッチ（例えば読出し）した時に読出され得る。
【０００４】
周期的なリフレッシュを必要とし得る記憶セル（すなわちダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル）とは異なり、ＳＲＡＭ型ラッチは、電力がラッチから除去されるそうした時までリフレッシュを必要とすることなく記憶されたデータを保持することができる。しかし、電力がなくなってもデータ値が保持されることが望ましい多くの用途が存在する。１例にすぎないが、一部のシステムにおいて、読出し専用メモリ（ＲＯＭ）記憶媒体が、容易に変化しないかまたはブートアップドライバとして必要とされるアプリケーションにおいてソフトウェアを記憶するために使用され得る。よりいっそう詳しくは、ＲＯＭはしばしば基本入出力システム（ＢＩＯＳ）コードの一部として使用され、ルックアップテーブルおよびキャラクタジェネレータにおいて使用され得る。
【０００５】
いったんプログラムされると、ＲＯＭがプログラムされた状態をどのようにして維持できるかは、使用されるＲＯＭの形式に従って異なり得る。一般的に言って、ＲＯＭは不揮発性記憶素子を利用することができる。周知のように、不揮発性記憶素子は、電力が回路から除去された後も記憶された論理値を維持することができる。逆に、揮発性記憶素子は、いったん電力が除去されると、記憶されたデータ値を失うであろう。
【０００６】
ラッチ回路は揮発性回路であると一般に理解されている。他方、マスクＲＯＭまたはフィールドプログラマブルＲＯＭ（ＰＲＯＭ）は、不揮発性メモリの形態である。他の形式の不揮発性メモリは、電気的にプログラム可能なＲＯＭ（ＥＰＲＯＭ）および電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）を含む。
【０００７】
一般に、ＰＲＯＭとＥＰＲＯＭ（またはＥＥＰＲＯＭ）との主要な違いは、前者が一般に一度しかプログラムできず、その後に消去できないということである。後者は紫外線または電気的な消去の適用により消去できる。“フラッシュ”メモリは、不揮発性および消去の両方を要求する用途に利用され得る一種のＥＥＰＲＯＭである。
【０００８】
電子サブシステムはたいてい揮発性および不揮発性メモリの両方を含み得る。一般に、揮発性メモリは、不揮発性メモリを含む集積回路と別個であり離れている集積回路内に配置される。しかし、揮発性および不揮発性記憶素子の両方が同じ集積回路に含まれる場合もあるかもしれない。そのような場合、揮発性記憶素子に向けられるデータは一般に、揮発性記憶素子に向けられるデータとまったく異なる。例えば、異なるデータセットは異なるアプリケーションのためかもしれない。
【０００９】
同じデータ値について揮発性および不揮発性の両方の特徴を有する記憶デバイスに到達することが望ましいであろう。例えば、電力が存在する間データが一時的に保持されなければならない場合、記憶デバイスは、そこにデータが書込まれ後に読出され得るラッチを利用することができる。しかし、記憶されるデータが十分重要なものである場合、そのデータは、データ値を不揮発性記憶素子に記憶することによって電力が除去された後も維持されることができよう。そのような望ましい記憶デバイスは、本質的にラッチとして機能できるであろうが、ラッチされたデータのための不揮発性記憶をも含むので、ラッチまたは不揮発性記憶のどちらか一方として専用であり両方ではない、従来の記憶デバイスの改良を呈することができる。そのような回路は、“プログラマブル”ラッチ回路と考えられ得る。
【００１０】
本発明の開示された実施形態の種々の態様をより良好に理解するために、従来のプログラマブルラッチの２つの例を最初に述べる。
【００１１】
第１の従来のプログラマブルラッチは、概略図による図１１において述べられており、全体的な参照文字１１００によって指示されている。プログラマブルラッチ回路１１００は、揮発性ラッチ部１１０２、読出し／書込みマルチプレクサ部１１０４および不揮発性記憶部１１０６を含み得る。揮発性ラッチ１１０２は、書込み動作に応答してデータ値を記憶することができ、読出し動作に応答してデータを出力することができる。マルチプレクサ部１１０４は、データを不揮発性記憶（リード（ｒｅａｄ））部１１０６から揮発性部１１０２にロードされ得るようにすることができ、揮発性部１１０２に記憶された（ライト（ｗｒｉｔｅ））データを不揮発性記憶部１１０４にプログラムされ得るようにすることができる。
【００１２】
図１１の特定の例において、不揮発性記憶部１１０６は、シリコン−酸化膜−窒化膜−酸化膜−シリコン（ＳＯＮＯＳ）型不揮発性記憶素子を利用することができる。ＳＯＮＯＳ型不揮発性記憶素子は、対立する状態（例えば、特定のゲート電圧が印加された時に伝導性または不導性）にプログラムされることができる。ロード動作において、ラッチのノードは等化にされることができる。正反対にプログラムされたＳＯＮＯＳデバイスは、ラッチノードが等化から解放された後にラッチノードを異なる電位へ引くことができる。従って、ＳＯＮＯＳ記憶素子によって確立されたデータ値は、ラッチ部１１０２内でラッチされることができる。
【００１３】
このようにして、プログラマブルラッチは、揮発性ラッチ回路にラッチされ得るデータ値を記憶する複数の不揮発性記憶素子を含むことができる。
【００１４】
第２の従来のプログラマブルラッチは、概略図による図１２において述べられており、全体的な参照文字１２００によって指示されている。プログラマブルラッチ回路１２００は、揮発性ラッチ部１２０２、マルチプレクサ部１２０４および不揮発性記憶部１２０６を含み得る。図１１の構成と異なり、第２の従来のプログラマブルラッチ１２００は“ワンタイム”プログラマブル（ＯＴＰ）であるとしてよい。すなわち、プログラマブルラッチ１２００は、一度しかプログラムされることができない不揮発性記憶素子（ＯＴＰデバイス）を利用できる。図１２のまさに特定の例において、不揮発性記憶部１２０６はゲート酸化膜アンチヒューズ（ＧＯＡＦ）デバイス１２０８を含むことができる。詳細には、ＧＯＡＦデバイス１２０８は各々、３トランジスタ（３Ｔ  ＧＯＡＦ）セル１２１０（２−トランジスタ１−セル“２Ｔ−１Ｃ”記憶セルとも呼ばれる）の一部であり得る。
【００１５】
上記の従来の構成の欠点は、そのような回路を実装するために必要とされる面積であるとしてよい。詳細には、揮発性ラッチノードで相補値を確立するためには、２つの不揮発性デバイスが利用され、そして不揮発性デバイスは一般に大きなデバイスである。詳細には、ＳＯＮＯＳ型デバイスの場合、相対的に大きなプログラミング電流が必要とされるので（例えば１ｍＡ）、相対的に大きなデバイスサイズがＳＯＮＯＳデバイスにそうした電流を供給するために必要とされる。ＧＯＡＦデバイスの場合、ＧＯＡＦセルは、プログラマブルラッチ回路の３０％〜４０％を占有し得る。
【００１６】
上記の欠点は、ある種の用途では、プログラマブルデバイスにおける冗長性の必要によって悪化する。詳細には、十分な冗長性を実行するためには、４つの不揮発性素子が包含されなければならないはずであり、プログラマブルラッチのサイズをさらに増大させる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記に照らして、上記の従来のアプローチより小さいサイズを有するワンタイムプログラマブルラッチ回路に到達することが望ましいであろう。
【課題を解決するための手段】
【００１８】
本発明は、論理値を記憶するために一度だけプログラムされることが可能なワンタイムプログラマブル（ＯＴＰ）デバイス、電流リファレンスを付与しＯＴＰデバイスを含まない電流源および、ＯＴＰデバイスに応答して引出された電流とリファレンス電流との比較に基づき所定の論理値を記憶する記憶回路を含むプログラマブルラッチ回路を含み得る。
【００１９】
本発明はまた、論理値を記憶するクロスカップルデータノードを備えるラッチ回路、電流源回路およびワンタイムプログラマブル（ＯＴＰ）デバイスを有するワンタイムプログラマブルラッチを含み得る。電流源回路は、第１のデータノードと結合されることができ、ロード信号に応答して第１のデータノードに第１の電流を供給することができる。電流源回路はいずれの不揮発性記憶デバイスに従っても制御されない。ＯＴＰデバイスは、第１の状態では本質的にいかなる電流も引出すことができず、第２の状態において漏れ電流を引出すことができる。さらに、ＯＴＰデバイスはロード信号に応答して第２のデータノードに結合され得る。
【００２０】
本発明はまた、プログラマブルラッチングの方法を含み得る。方法は、所定の論理値を表現するプログラムされた電流値を供給するためにワンタイムプログラマブル（ＯＴＰ）デバイスの状態を確立することを含み得る。方法は、ＯＴＰデバイスから生成されないリファレンス電流を供給することと、プログラムされた電流とリファレンス電流との差に基づきデータ値をラッチすることをさらに含み得る。
【発明を実施するための最良の形態】
【００２１】
本発明の種々の実施形態は、プログラマブルラッチ回路および方法に向けられている。冗長性が含まれる実施形態ではわずかに１つのプログラマブル素子だけが利用され得て、また冗長性がまったく含まれない場合にはわずかに２つのプログラマブル素子が利用され得るので、より小形の回路サイズが達成できる。
【００２２】
ここで図１に言及すれば、第１の実施形態に従ったプログラマブルラッチ回路が、ブロック概略図において記載され、全体的な参照文字１００によって指示されている。プログラマブルラッチ回路は、ワンタイムプログラマブル（ＯＴＰ）ラッチ回路とすることができ、ラッチ部１０２、電流源回路１０４およびＯＴＰ回路１０６を含み得る。ラッチ回路１０２は、データ値ＤＡＴＡをラッチできる揮発性記憶回路とすることができる。例えば、ラッチ回路１０２は相補形データノードＮＤ０およびＮＤ１で相補的なデータ値ＤＡＴＡおよびＤＡＴＡＢを供給することができる。
【００２３】
電流源回路１０４は、ラッチ回路１０２にリファレンス電流ＩＲＥＦを供給することができる。１実施形態において、リファレンス電流ＩＲＥＦの大きさは、一方の状態を記憶している時にはＯＴＰ回路１０６によって引出される電流よりも大きいが、第２の状態を記憶している時にはＯＴＰ回路１０６によって引出される電流よりも小さいとしてよい。電流源回路１０４は、リファレンス回路を生成するためにいずれの不揮発性デバイスも利用しない。
【００２４】
ＯＴＰ回路１０６は、少なくとも２つの状態のうちの一方にプログラムされ得る。そのような回路はワンタイムプログラマブルであるとしてよい。すなわち、その回路はいったん特定の状態にプログラムされると、それは当該の状態のままである（すなわち、それは消去できない）。好ましくは、ＯＴＰ回路１０６は、ＯＴＰデバイスおよび、ＯＴＰデバイスをプログラムするための関係する回路を含むことができる。よりいっそう好ましくは、ＯＴＰ回路は、ゲート酸化膜アンチヒューズ（ＧＯＡＦ）デバイスおよび、ゲート構造とコモン接続ソース−ドレイン構造との間にプログラミング電圧が印加されることを可能にする回路を含むことができる。
【００２５】
上述の通り、一方の（すなわち、プログラムされていない）状態では、ＯＴＰ回路１０６は電流源回路１０４によって供給されるリファレンス電流よりも小さい第１の電流値（例えば、本質的にまったくない電流）を引出すことができる。別の（すなわち、プログラムされた）状態では、ＯＴＰ回路１０６は電流源回路１０４によって供給されるリファレンス電流よりも大きい漏れ電流値を引出すことができる。
【００２６】
このようにして、ＯＴＰデバイスおよび電流源回路によって生成される差電流引出しが、データ値をラッチ回路においてラッチされるようにさせ得る。１つのＯＴＰデバイスだけが含まれることができ、その結果、２つのそうしたデバイスに頼る従来のデバイスよりもコンパクトな回路をもたらすことに留意されたい。
【００２７】
第２の実施形態に従ったワンタイムプログラマブル（ＯＴＰ）ラッチ回路は、図２に記載されており、全体的な参照文字２００によって指示されている。ＯＴＰラッチ回路２００は、図２が図１に記載された一般的な回路の特定の具体化を表すことができるので、図１のそれに関連して考えることができる。ＯＴＰラッチ回路２００は、ラッチ部２０２、電流リファレンス回路２０４、ＯＴＰ回路２０６およびロード／プログラム回路２１８を含み得る。
【００２８】
ラッチ部２０２は、データノード２０８と２１０との間でクロスカップルされたｎチャネル絶縁ゲート電界効果トランジスタ（ＮＦＥＴ（ＮＭＯＳ））Ｎ１およびＮ２を含み得る。同様に、ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＦＥＴ）Ｐ１およびＰ２がデータノード２０８と２１０との間でクロスカップルされ得る。別の見方をすれば、ラッチ回路２０２はクロスカップルインバータＮ１／Ｐ１およびＮ２／Ｐ２を含み得る。
【００２９】
ラッチ回路２０２は、“ホールド”ＰＦＥＴ  Ｐ３およびＰ４をさらに含むことができる。ホールドＰＦＥＴ  Ｐ３はデータノード２０８と高供給電圧ＶＰＷＲとの間に結合されたソース−ドレイン経路を有することができ、ホールドＰＦＥＴ  Ｐ４はデータノード２１０と高供給電圧ＶＰＷＲとの間に結合されたソース−ドレイン経路を有することができる。ＰＦＥＴ  Ｐ３およびＰ４のゲートはホールド信号ＨＯＬＤを共通に受け取ることができる。加えて、ラッチ部２０２は、等化ＮＦＥＴ（ＮＭＯＳ）Ｎ３およびＮ４を含み得る。等化ＮＦＥＴ（ＮＭＯＳ）Ｎ３はデータノード２１０と低供給電圧ＶＧＮＤとの間に結合されたソース−ドレイン経路を有することができ、等化ＮＦＥＴ（ＮＭＯＳ）Ｎ４はデータノード２０８と低供給電圧ＶＧＮＤとの間に結合されたソース−ドレイン経路を有することができる。ＮＦＥＴ（ＮＭＯＳ）Ｎ３およびＮ４のゲートは等化信号ＥＱを共通に受け取ることができる。
【００３０】
電流リファレンス回路２０４は、高電圧ＶＰＷＲとデータノード２１０との間に接続されることができ、リファレンス電流ＩREFを供給することができる。図示された特定の例において、電流リファレンス回路２０４は、信号ＬＯＡＤに応答してイネーブルにされ得る。すなわち、信号ＬＯＡＤがアクティブではない時、電流リファレンス回路は本質的にいかなる電流も供給することができない。しかし、信号ＬＯＡＤがアクティブである時、電流リファレンス回路はリファレンス電流ＩREFを供給することができる。電流リファレンス回路２０４として使用され得る回路の可能な形式の特定の例は、以下でさらに詳細に説明する。
【００３１】
ＯＴＰ回路２０６は、ＯＴＰデバイス２１２、高電圧トランジスタ２１４およびプログラミングトランジスタ２１６を含むことができる。図２の特定の例において、ＯＴＰデバイス２１２はゲート酸化膜アンチヒューズ（ＧＯＡＦ）デバイスであるとしてよい。十分に理解されている通り、ＧＯＡＦデバイスは、（ここでは一般に酸化膜と呼ぶ）ゲート絶縁体によって基板から分離されたゲート構造を含むことができる。非プログラム状態において、ゲート絶縁体は損なわれていないままであることができる。従って、ゲートと基板との間に電位が印加された時に、漏れ電流は本質的にゼロとすることができる。対照的に、プログラムされた状態では、ゲート絶縁体を通じて短絡が生じ得る。従って、ゲートと基板との間に電位が印加された時、漏れ電流が生じ得る。高電圧トランジスタ２１４は、そのゲートとソース／ドレインとの間の相対的に高い電位に耐えるように設計されたトランジスタとすることができる。１例にすぎないが、高電圧トランジスタは回路の他のデバイスよりも厚いゲート絶縁体を有し得る。
【００３２】
ＯＴＰデバイス２１２は、プログラミング電圧Ｖｐｐを受け取るために結合されたゲート構造および、高電圧トランジスタ２１４のドレインとコモンで接続されたソース／ドレイン構造を有することができる。高電圧トランジスタ２１４は、ＯＴＰデバイス２１２とプログラミングトランジスタ２１６のドレインとの間に結合されたソース−ドレイン経路を有することができる。プログラミングトランジスタ２１６は、高電圧トランジスタ２１４と低供給電圧ＶＧＮＤとの間に結合されたソース−ドレイン経路を有することができる。
【００３３】
ロード／プログラム回路２１８は、ＯＴＰ回路２０６とラッチ部２０２との間に種々の経路を付与することができる。図２の構成において、ロード／プログラム回路２１８は、プログラムイネーブルデバイス２２０、リードＯＴＰデバイス２２２、ダミーデバイス２２４およびデータロードデバイス２２６を含み得る。１つの特定の構成において、プログラムイネーブルデバイス２２０は、データノード２０８とプログラミングデバイス２１６のゲートとの間で接続されたソース−ドレイン経路を有する高電圧トランジスタおよび、プログラムイネーブル信号ＰＲＧＥＮを受け取るゲートを含み得る。リードＯＴＰデバイス２２２は、低電源電圧ＶＧＮＤとプログラムイネーブルデバイス２２０のドレインとの間で接続されたソース−ドレイン経路を有するトランジスタを含むことができ、そのゲートで信号ＲＤＯＴＰを受け取ることができる。ダミーデバイスは、ノード２１０と低電源ＶＧＮＤとの間に結合された“ダイオード”接続トランジスタであるとしてよい。データロードデバイス２２６は、高電圧トランジスタ２１４とデータノード２０８との間で接続されたソース−ドレイン経路および、ロード信号ＬＯＡＤを受け取るゲートを有するトランジスタであるとしてよい。
【００３４】
さらに図２に言及すれば、図２の構成は、データがラッチに書込まれることができ、そしてデータノード２０８および２１０の両方を通じてラッチから読出すことができる回路を図示している。従って、ＯＴＰラッチ回路２００は、データノード２０８と結合された第１のリード増幅器２３０およびデータノード２１０と結合された第２のリード増幅器２３２を含む。リード増幅器（２０８および２１０）は、それぞれ、リード信号ＲＥＡＤ１およびＲＥＡＤ２に応答してイネーブルにされることができる。ＲＥＡＤ１およびＲＥＡＤ２は、差動データ読出しが望ましい場合には同じ信号とすることができ、また“シングルエンド”読出しが望ましい場合には異なる信号とすることができる点に留意されたい。
【００３５】
同様にして、書込みデータを受け取るかつ／または読出しデータを供給するために、図２の実施形態は、第１のビット線２３６と結合された第１のパスデバイス２３４および第２のビット線２４０と結合された第２のパスデバイス２３８を含む。このようにして、データ値は、パスデバイス２３４および２３８をイネーブルにすることによってラッチ回路２０２に書込む、またはそこから読出すことができる。書込み動作の場合、差電圧はビット線２３６と２４０との間で駆動され得る。読出し動作の場合、ビット線２３６と２４０との間で生成された差電圧が増幅され得る。
【００３６】
当然、ラッチ部２０２へのそのようなデータ書込み／読出し動作は、代替実施形態において“シングルエンド”とすることもできる。さらに、データがリード増幅器２３０および２３２と連係して一方または両方のビット線から読出される場合、読出しアクセスは“デュアルポート”とすることができる。
【００３７】
上述の通り、図２において２０４として図示されたもののような電流リファレンス回路は、多様な形態を取ることができる。そのような電流リファレンス回路の可能な具体化のいくつかが図３のＡ〜Ｅに概略図で図示されている。これらの回路は、可能な電流リファレンス回路のただの例を表しているので、本発明を限定するものとみなしてはならない。
【００３８】
図３のＡ〜Ｆの電流リファレンス回路の各々は、電流源トランジスタＰ１およびデータロードトランジスタＮ１を含み得る。図３のＡにおいて、電流源トランジスタＰ１は、低供給電圧ＶＧＮＤと接続されたゲートを有することができ、それゆえ強い反転で動作することができる。データロードトランジスタＮ１は、アクティブハイであるＬＯＡＤ信号を受け取ることができる。当業者は、図３のＡの回路において、トランジスタＰ１、Ｎ１または両方とも、所望のリファレンス電流値に到達するようにサイズを設定でき、かつ／またはドープすることができることを認識するであろう。
【００３９】
図３のＢは、電流源トランジスタＰ１がカレントミラーＰ１／Ｐ２の一部を形成する構成を図示している。データロードトランジスタＮ１は、カレントミラーの一方のレグに配置され得る。随意で、ｐチャネルトランジスタＰ１／Ｐ２の自己バイアスが所望の電流値を生成するために十分ではない場合、電流供給回路４２０がカレントミラーの他方のレグに配置することができる。
【００４０】
図３のＣは、電流源トランジスタＰ１がカレントミラーＰ１／Ｐ２の一部を形成する別の構成を図示している。データロードトランジスタＮ１はカレントミラーの一方のレグに配置されることができ、リファレンス電流は他方のレグによって供給される。随意で、カレントミラーの自己バイアスが十分ではない場合、電流供給回路４２２がデータロードトランジスタＮ１と直列に配置することができる。
【００４１】
図３のＤは、図３のＢと同じ本質的構成要素を含み得る構成を図示している。しかし、回路４０６は、第１のロードトランジスタのそれの反対側のカレントミラーレグに第２のデータロードトランジスタＮ２を追加的に含み得る。第２のロードトランジスタは第２のロード信号ＬＯＡＤ２を受け取ることができる。そのような構成は、データがロードされていない時にカレントミラーＰ１／Ｐ２の両方のレグがオフにされ得るので、有利に低いスタンバイ電流を供給することができる。
【００４２】
図３のＥは、図３のＡと同じ本質的構成要素を含み得る構成を図示している。しかし、電流源トランジスタＰ１は、データロードトランジスタＮ１がイネーブルにされた時に供給される電流の量を制御するためにバイアス電圧ＶＢＩＡＳを受け取ることができる。
【００４３】
図３のＦは、図３のＡと同じ本質的構成要素を含み得る構成を図示している。しかし、電流源トランジスタＰ１の代わりに抵抗Ｒ１が使用され得る。
【００４４】
最後に、他の実施形態において、リファレンス回路はディジタル的にプログラム可能とすることができる。例えば、電流源ディジタル／アナログコンバータ（ＤＡＣ）がリファレンス電流を生成するために利用され得る。そのような構成は、プロセスに起因するＯＴＰ漏れ電流の変動および他の変動を考慮するために改善された全イールドをもたらすことができる。電流ＤＡＣ形式および方法は、当業者によって十分に理解されている。
【００４５】
図３のＧは、信号ＬＯＡＤおよびＬＯＡＤ２（図４Ｄのみに図示）についてのタイミング図を図示している。図示の通り、トランジスタＮ１がまずイネーブルにされてから、その後トランジスタＮ２が続く。当然、図示された特定の信号の持続時間はほんの１例を表しているにすぎず、特定の具体化に従って異なり得る。
【００４６】
図２および３において実施形態の詳細な例を説明したが、図２のＯＴＰラッチ回路２００の種々の動作をここで図４〜７に関して説明する。
【００４７】
図４は、ＯＴＰラッチ回路２００についてのデータ書込み動作を示しているタイミング図である。図４Ｂは、相補的なビット線で呈示され得る相補的な書込みデータ値ＤＡＴＡ／ＤＡＴＡＢ、ラッチング動作を制御するためのＨＯＬＤ信号、ビット線と結合されたパスデバイスをイネーブルにすることができる読出し／書込み信号ＲＷ、ラッチのノードを等化にすることができる等化信号ＥＱ、およびラッチされたデータ値を表しているＬＡＴＣＨ  ＤＡＴＡ信号の波形を含む。
【００４８】
時間ｔ０に書込みデータ値がビット線上に呈示され得る。このほぼ同じ時に、ＨＯＬＤ信号は非アクティブ（この例ではハイ（ｈｉｇｈ））に駆動されることができ、ラッチ部２０２内のホールドデバイスＰ３／Ｐ４にラッチ状態を容易に変更させることを禁止する。ＲＷ信号は非アクティブ（この例ではロー（ｌｏｗ））であるとしてよく、それがパスデバイス２３４および２３８をオフに保つことができ、ラッチ部２０２を書込みデータＤＡＴＡ／ＤＡＴＡＢから分離させる。等化信号ＥＱもまた非アクティブであるとしてよく、ラッチノードを差電位に保つ。ラッチされたデータＬＡＴＣＨ  ＤＡＴＡは以前に確立された値で存続する。
【００４９】
ほぼ時間ｔ１に、等化信号ＥＱがアクティブに（この例ではハイ）なることができる。その結果、等化デバイスＮ３／Ｎ４はオンになることができ、ラッチ部２０２の両方のデータノード（２０８／２１０）をローに駆動し、いかなる確立された値も持たないＬＡＴＣＨ  ＤＡＴＡをもたらす（両方のデータノードは放電される）。同時に、ホールドデバイスＰ３／Ｐ４はオフのままであり、ラッチ部２０２のラッチング能力をディスエーブルにし、また信号ＲＷは非アクティブのままであり、書込みデータをラッチ部２０２から分離させ続ける。
【００５０】
時間ｔ２以前に、等化信号ＥＱは非アクティブに戻ることができ、データノード（２０８および２１０）を互いに分離する。
【００５１】
ほぼ時間ｔ２に、ＲＷ信号がアクティブにされ得て（この例ではハイ）、パスデバイス２３４および２３８をイネーブルにし、相補的な書込みデータＤＡＴＡ／ＤＡＴＡＢをデータノード（２０８および２１０）で駆動させる。これはラッチ回路２０２が書込みデータ値を受け取る結果となり得る。
【００５２】
その後、信号ＨＯＬＤはアクティブ状態に戻ることができ、ホールドデバイスＰ３／Ｐ４をイネーブルにし、それによりラッチ部２０２に書込みデータをラッチさせる。
【００５３】
書込み動作において、高電圧バイアス信号ＨＶＢ、リードＯＴＰ素子信号ＲＤＯＴＰ、プログラムイネーブル信号ＰＲＧＥＮを含む図２の種々の他の信号はローのまま存続し得ることに留意されたい。同時に、プログラミング電圧Ｖｐｐは、プログラミング電圧（例えば高供給電圧ＶＰＷＲ）よりも小さい高い電圧にあるとしてよい。
【００５４】
このようにして、データはＯＴＰラッチ回路２００に書込まれ得る。
【００５５】
ここで図５に言及すれば、図２の同じ回路が、例示的なプログラミング動作において利用される信号レベルにより図示されている。プログラミング動作は、ラッチ部２０２内にラッチされたデータに従ってＯＴＰデバイス２１２の状態を設定することができる。より詳しくは、ラッチ部２０２が１つの値を記憶した場合（ノード２０８がハイ、ノード２１０がロー）、ＧＯＡＦデバイス２１２の絶縁体（酸化膜）が壊され、それによってＧＯＡＦデバイス２１２を通じて抵抗性短絡を生じる。ラッチ回路２０２が相補値を記憶した場合（ノード２１０がハイ、ノード２０８がロー）、ＧＯＡＦデバイス２１２は非プログラム状態のままであり得て、それゆえ、ＧＯＡＦデバイス２１２の絶縁体（酸化膜）は損なわれていないままであり得て、本質的にいかなる電流も引出すことができない。
【００５６】
図５に図示されたプログラム動作の例において、ラッチ部２０２は、ＧＯＡＦデバイス２１２がプログラムされる結果となる（ノード２０８がハイ、ノード２１０がロー）データ値を記憶できると仮定されている。
【００５７】
図５に言及すれば、ラッチ部２０２内では、ＨＯＬＤ信号はアクティブであるとしてよく、再生を可能にする。等化信号ＥＱは非アクティブであるとしてよい。さらに、ＲＷ信号は非アクティブであるとすることができ、ビット線（２３６および２４０）をラッチ部２０２から分離する。
【００５８】
ＯＴＰ回路２０６内では、ＧＯＡＦデバイス２１２がそのゲートでパルス化プログラミング電圧Ｖｐｐを受け取ることができる。図示された特定の例において、ＧＯＡＦデバイス２１２はおよそ２０オングストロームの酸化膜厚を有しており、パルス化Ｖｐｐ電圧は約６．５ボルトであると仮定される。高電圧トランジスタ２１４はアクティブな高電圧信号ＨＶＢを受け取ることができる。そのような信号は、プログラミングが行われる場合、ＧＯＡＦデバイス２１２のソース／ドレインをより低い電圧へプル（ｐｕｌｌ）させることができる。同時に、そのようなデバイスは、ラッチ部２０２を相対的に高いプログラミング電圧Ｖｐｐから分離することができる。図示された特定の例において、ＨＶＢ信号は約３．２５ボルトに駆動され得る。
【００５９】
ロード／プログラム回路２１８内では、プログラムイネーブルデバイス２２０が高電圧プログラムイネーブル信号ＰＲＧＥＮを受け取ることができ、それによりラッチ部２０２に記憶されたデータ値をＯＴＰ回路２０６内のプログラミングデバイス２１６のゲートに接続する。このようにして、ノード２０８がハイであれば、プログラミングデバイス２１６はＶＧＮＤへのプログラミング経路をイネーブルにすることができる。図示された特定の動作において、高電圧プログラムイネーブル信号ＰＲＧＥＮは約３．２５ボルトであるとすることができる。同時に、リードＯＴＰデバイス２２２は、非アクティブレベルのＲＤＯＴＰ信号を受け取ることができ、オフにされ得る。加えて、ＬＯＡＤ信号は非アクティブであるとしてよく、ロードデバイス２２６だけでなく電流リファレンス回路２０４もオフにする。
【００６０】
そのような条件下で、ＧＯＡＦ  ＯＴＰデバイス２１２は、矢線５００によって図示されたプログラミング電流を生成するようにプログラムされ得る。このようにして、ＯＴＰラッチ回路２００は、特定のデータ値を保持するために一度だけプログラムされ得る。
【００６１】
ここで図６に言及すれば、図２の同じ回路がロード動作において利用される信号レベルにより図示されている。ロード動作は、ＯＴＰデバイス２１２の状態に従ってラッチ部２０２の状態を設定することができる。より詳しくは、ＯＴＰデバイス２１２がプログラムされている（すなわち、電流を引出す）場合、ラッチ部２０２は１つの値を記憶するように設定され得る（ノード２０８がハイ、ノード２１０がロー）。逆に、ＯＴＰデバイス２１２がプログラムされていない（すなわち、本質的にいかなる電流も引出さない）場合、ラッチ部２０２は反対の値を記憶するように設定され得る（ノード２０８がロー、ノード２１０がハイ）。
【００６２】
以下の説明において、ＯＴＰデバイス２１２はプログラムされていると仮定される。ＯＴＰ回路２０６内では、ＧＯＡＦデバイス２１２がそのゲートで高電圧を受け取ることができる。図示された特定の例において、高電圧は約１．８ボルトの高電源電圧であるとしてよい。高電圧トランジスタ２１４もまた約１．８ボルトの類似の高供給電圧を受け取ることができる。その結果、電流経路がＧＯＡＦデバイス２１２および高電圧トランジスタ２１４を通じてイネーブルにされ得る。
【００６３】
ロード／プログラム回路２１８内では、プログラムイネーブルデバイス２２０が非アクティブ（ロー）のプログラムイネーブル信号ＰＲＧＥＮを受け取ることができる。ＬＯＡＤ信号はハイであるとしてよく、電流に対しＯＴＰ回路２０６からノード２０８への経路および、リファレンス電流回路２０４からノード２１０への別の電流経路を付与する。想起される通り、ＯＴＰデバイス２１２がプログラムされている時、ノード２０８への漏れ（すなわち、充電）電流はノード２１０へのリファレンス電流よりも大きいとしてよい。ＯＴＰデバイス２１２がプログラムされていない時、ノード２０８への漏れ電流はノード２１０へのリファレンス電流よりも小さいとすることができる。それゆえ、ＯＴＰデバイス２１２のプログラム状態に従って、ノード２０８と２１０との間の電位は異なることができ、最終的にラッチされ得る。
【００６４】
ラッチ部２０２内では、等化デバイスＮ３／Ｎ４が初期にイネーブルにされ得るのに対し、ホールドデバイスＰ３／Ｐ４はディスエーブルにされる。いったん十分な差電圧がノード２０８と２１０との間に生じると、等化デバイスＮ３／Ｎ４はディスエーブルにされ得て、ホールドデバイスＰ３／Ｐ４はイネーブルにされることができ、従ってＯＴＰデバイス２１２の状態に基づきデータ値をラッチする。
【００６５】
そうしたロード動作についての信号のタイミングの１例が図７に図示されている。
【００６６】
図７は、等化信号ＥＱ、ホールド信号ＨＯＬＤおよびＯＴＰリード信号ＲＤＯＴＰを図示しているタイミング図である。ほぼ時間ｔ０に、信号ＥＱはハイになることができ、等化デバイスＮ３／Ｎ４をイネーブルにする一方、信号ＨＯＬＤはハイであるとしてよく、ホールドデバイスＰ３／Ｐ４をオフにする。これは、ラッチ部２０２のノード２０８および２１０が接地（ＶＧＮＤ）に放電される結果となり得る。
【００６７】
ほぼ時間ｔ１に、信号ＥＱはローレベルに戻ることができ、データノード２０８および２１０が互いに分離される結果となる。この時、ノード２０８および２１０はＯＴＰデバイス２１２のプログラム状態に基づき異なる電位に駆動され得る。加えて、信号ＲＤＯＴＰはアクティブになることができ、ＯＴＰ回路２０６のためのプログラミング経路をディスエーブルにする。信号ＲＤＯＴＰがアクティブになった後に信号ＬＯＡＤもまたイネーブルにされる点に留意されたい。
【００６８】
ほぼ時間ｔ２に、信号ＨＯＬＤはローレベルに戻ることができ、ホールドデバイスＰ３／Ｐ４をイネーブルにし、それによりラッチ部２０２のラッチング機能をイネーブルにする。データはこのようにラッチされることができ、ＯＴＰデバイス２１２を表現する。
【００６９】
このようにして、ＯＴＰラッチ回路２００はプログラムされ得る。プログラムされたＯＴＰデバイス２１２の漏れ経路は矢線６００によって図示されている。
【００７０】
ここで図８Ａ〜８Ｃに言及すれば、３Ｔ  ＧＯＡＦ回路のより詳細な説明が示されるであろう。そのような回路は、当該回路がＯＴＰ回路として使用され得るという点で上記の実施形態に関連して考えることができる。図８Ａは、３Ｔ  ＧＯＡＦ回路８００の概略図を示す。図示された特定の３Ｔ  ＧＯＡＦ回路８００は、ＧＯＡＦデバイス８０２、高電圧ＮＦＥＴ（ＮＭＯＳ）８０４および低電圧ＮＦＥＴ（ＮＭＯＳ）８０６を含み得る。ＧＯＡＦデバイス８０２は、プログラムノード８０８と結合されたゲート構造および、高電圧ＮＦＥＴ（ＮＭＯＳ）８０４のドレインとコモンで接続されたソース／ドレイン構造を有することができる。高電圧ＮＦＥＴ（ＮＭＯＳ）８０４は、大多数の他のトランジスタよりも高いそのゲートとドレイン／ソースとの間の電圧差に耐えることができる高電圧デバイスであるとしてよい。高電圧ＮＦＥＴ（ＮＭＯＳ）８０４は、低電圧ＮＦＥＴ（ＮＭＯＳ）８０６のドレインと接続されたソースを有することができる。低電圧ＮＦＥＴ（ＮＭＯＳ）８０６は、低供給電圧ＶＧＮＤと接続されたソースを有することができる。
【００７１】
図８Ａは、種々のデバイスのゲート（ゲート構造）で受け取られ得る高電圧レベルの極めて特定的な例を図示している。それゆえ、プログラムノード８０８は、６．５ボルトほどの大きさとしてよい信号を受け取ることができる。高電圧ＮＦＥＴ（ＮＭＯＳ）８０４のゲートは、３．２５ボルトほどの大きさとしてよい信号を受け取ることができる。最後に、低電圧ＮＦＥＴ（ＮＭＯＳ）８０６のゲートは、１．８ボルトほどの大きさとしてよい信号を受け取ることができる。
【００７２】
図８Ｂは、１実施形態に従ったＧＯＡＦデバイスの側面断面図を図示している。ＧＯＡＦデバイス８１０は、ＮＦＥＴ（ＮＭＯＳ）と同じ一般的な構造を有することができ、ｐドープト基板８１４上に形成されたゲート絶縁体８１２および、ゲート絶縁体（例えば酸化膜）８１２の上に形成されたゲート構造８１６を含む。加えて、Ｎドープトソース８１８およびＮドープトドレイン８２０が基板８１４に形成され得る。Ｎドープトソース８１８およびドレイン８２０は互いにコモンで接続され得る。
【００７３】
十分に理解されるように、高電圧がゲート構造８１６とソース／ドレイン８１８／８２０との間に印加されると、ゲート絶縁体８１２は、電荷トラッピングおよびパーコレーションに起因して弱点で破壊し得る。破壊点での電流密度は局所化された高温度をもたらす結果となり、それはゲート構造８１２と基板８１４とを接続するシリコンフィラメント（８２２として図示）を創成し得る。そのようなフィラメント（例えば８２２）の創成は、飽和ドレインによりトランジスタのように作用するダイオード様構造を形成し得る。
【００７４】
図８Ｃは、プログラムされたＧＯＡＦデバイスの代表的なモデルを図示している。このように、ＧＯＡＦデバイスモデル８３０は、ダイオードとともに抵抗ＲSHORTを含み得る。
【００７５】
ここで図９に言及すれば、３Ｔ  ＧＯＡＦ回路のための例示的なレイアウトが平面図で記載されている。図９は、それが上記の回路とともに使用され得る１つの可能なレイアウト構成を表しているので、上記の実施形態に関連して考えることができる。
【００７６】
レイアウト９００は、コモンＶｐｐ接点９０４に関して対称にされた４つの３Ｔ  ＧＯＡＦ回路９０２−０〜９０２−３を例示している。各々のＧＯＡＦ回路（９０２−０〜９０２−３）は、ＧＯＡＦデバイス９０６、高電圧トランジスタ９０８および低電圧トランジスタ９１０（ＧＯＡＦ回路９０２−３だけについて図示）を含み得る。ハッチングした構造は、アイソレーション９１２によって互いに分離された活性領域の上に形成されたポリシリコンゲート層であるとしてよい。
【００７７】
十分に理解されている技法に従って、デバイス９０６ならびにトランジスタ９０８および９１０は、ゲート酸化膜によって基板から分離されたポリシリコンゲートにより形成され得る。デバイス９０６および９０８は、より厚いゲート酸化膜および／または特殊ドーピングによる高電圧デバイスであるとすることができる。
【００７８】
図１２のそれのような従来の方式では、レイアウト９００は、冗長性が使用されなければ２つのＯＴＰラッチ回路だけに通用し、冗長性が使用される場合は１つのＯＴＰラッチ回路だけに通用し得ることが理解される。極めて対照的に、レイアウト９００が上記の実施形態に従ったＯＴＰラッチ回路において使用された場合、そうしたレイアウトは冗長性が使用されなければ４つのＯＴＰラッチ回路に通用し、また冗長性が使用される場合には２つのＯＴＰラッチ回路に通用し得る。
【００７９】
このようにして、種々の実施形態は、図１２のそれのような従来の方式に優る回路サイズの著しい縮小を提供することができる。
【００８０】
ここで図１０に言及すれば、ＯＴＰラッチ回路をプログラムする／動作させる方法を以下に説明する。図１０の実施形態は、そのような方法がそうした回路によって実行され得るという点で、上記の実施形態に関連して考えることができる。
【００８１】
図１０は、ＯＴＰデバイスによりデータ電流ＩDATAを生成すること（ステップ１００２）を含む方法１０００の流れ図を図示している。方法は、ＯＴＰデバイスによらずリファレンス電流ＩREFを生成すること（ステップ１００４）をさらに含む。データ電流ＩDATAがリファレンス電流ＩREFよりも大きい場合（１００６からのＹ）、１つのデータ値ＤＡＴＡがラッチされ得る（ステップ１００８）。データ電流ＩDATAがリファレンス電流ＩREFよりも大きくない場合（１００６からのＮ）、相補的データ値ＤＡＴＡＢがラッチされ得る（ステップ１０１０）。
【００８２】
従って、種々の実施形態は、（２つに対して）１つのＯＴＰデバイスだけが論理状態を不揮発性様態で記憶するために使用され得るので、従来の解決策に優る改良を提示することができる。さらに、冗長性が望ましい場合には（２つのそうしたデバイスを追加しなければならないことに対して）、１つだけの追加的なＯＴＰデバイスが追加される必要がある。
【００８３】
さらなる利点は、改善された全プログラミングイールドとすることができる。図１２のそれのような従来の方式において、ＯＴＰデバイスからのデータ値のローディングは、２つのＯＴＰデバイスのうちの一方における漏れ電流に依存するとしてよい。すなわち、少なくとも１つのＯＴＰデバイスが全部のそうした回路のために常にプログラムされていなければならないであろう。対照的に、上記の実施形態は、記憶される論理値によって指示された場合にのみ１つのデバイスをプログラムすることに依存する。
【００８４】
さらにまた、本発明は、ロード動作をより効率的にするために有利な程度の調整可能性を提供し得る。より詳しくは、リファレンス電流は、プログラミング後に予想または実際のＧＯＡＦ抵抗値に基づいて調整することができる。これは、より高速で、かつ／またはより信頼できるロード動作をもたらすことができる。
【００８５】
本発明の実施形態は具体的に開示されていない要素および／またはステップがなくても実施され得ることが理解される。すなわち、本発明の発明的特徴は、要素またはステップの削除であるとしてよい。
【００８６】
さらに、明快さのために、広く知られており本発明に関連しないＯＴＰラッチ回路および動作方法の詳細の多くは上述の説明から省略されている。
【００８７】
この明細書全体を通じて「１実施形態」または「実施形態」との言及は、その実施形態に関連して記述されたある特定の機能、構造または特徴が本発明の少なくとも１つの実施形態に含まれることを意味するということを認識しなければならない。従って、この明細書の種々の部分における「実施形態」または「１実施形態」または「別の実施形態」との２つ以上の言及は、必ずしも全部が同一の実施形態に言及しているわけではないことを強調しておく。さらに、特定の機能、構造または特徴は本発明の１つ以上の実施形態において適宜組合せてもよい。
【００８８】
同様に、ここに記載された特定の実施形態の種々の態様を詳述したが、本発明は、本発明の精神および範囲を逸脱することなく種々の変化、代用および変更を受けることができるであろう。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態に従ったワンタイムプログラマブル（ＯＴＰ）ラッチ回路のブロック図である。
【図２】本発明の第２の実施形態に従ったＯＴＰラッチ回路の概略図である。
【図３】Ａ〜Ｆは本発明の実施形態に含まれ得る電流源回路の概略図である。ＧはＡ〜Ｆの回路についての信号アクティブ化時間の例を図示しているタイミング図である。
【図４】図２の回路のデータ書込み動作を図示しているタイミング図である。
【図５】図２の回路のプログラム動作を例示している概略図である。
【図６】図２の回路のデータロード動作を例示している概略図である。
【図７】図２の回路のデータロード動作をさらに図示しているタイミング図である。
【図８Ａ】本発明の実施形態において利用され得る３トランジスタ（３Ｔ）ゲート酸化膜アンチヒューズ（ＧＯＡＦ）回路の概略図である。
【図８Ｂ】ＧＯＡＦデバイスの側断面レイアウト／プロセス図である。
【図８Ｃ】ＧＯＡＦデバイスの一次モデルを表している概略図である。
【図９】１実施形態に従った４つの３Ｔ  ＧＯＡＦ回路の平面レイアウト図である。
【図１０】本発明の別の実施形態に従った方法の流れ図である。
【図１１】シリコン−酸化膜−窒化膜−酸化膜−シリコン（ＳＯＮＯＳ）型記憶素子を利用している従来のプログラマブルラッチ回路の概略図である。
【図１２】複数のＧＯＡＦデバイスを利用しているＯＴＰラッチ回路の概略図である。
【符号の説明】
【００９０】
１００    プログラマブルラッチ回路
１０２    ラッチ部
１０４    電流源回路
１０６    ＯＴＰ回路
ＮＤ０、ＮＤ１    相補形データノード
ＤＡＴＡ、ＤＡＴＡＢ    相補的なデータ値
【図１】
2008515292.tif 000003
【図２】
2008515292.tif 000004
【図３】
2008515292.tif 000005
【図４】
2008515292.tif 000006
【図５】
2008515292.tif 000007
【図６】
2008515292.tif 000008
【図７】
2008515292.tif 000009
【図８Ａ】
2008515292.tif 000010
【図８Ｂ】
2008515292.tif 000011
【図８Ｃ】
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【図９】
2008515292.tif 000013
【図１０】
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【図１１】
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【図１２】
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