(57)【要約】  複数のノイズ高感度回路ブロック(120,220)とESD保護パッド(302,304,306,308,310,312及び314)を含むシステムオンチップ(SOC)(100)及びSOC内のノイズを分離する方法。VDD分離パッド(302)が第1のノイズ高感度回路(120)のN型ウェルリングに接続されて、基板(110)からのノイズを収集し、P型ウェル領域(112)から回路を分離する。接地保護パッド(304)は、第1のノイズ高感度回路(120)の分離P型ウェル(126)に接続される。接地保護パッド(304)は、分離P型ウェル(126)からのノイズを収集し、これを接地に送る。専用接地分離パッド(306)は、第2のノイズ高感度回路(220)のP型ウェルリング(224)に接続される。専用接地分離パッド(306)はP型ウェルリング(224)からのノイズを収集し、これを接地に送る。専用接地分離パッド(306)及び接地パッド(304)は、第1及び第2のノイズ高感度回路(120,220)と同じ基板を共用する追加回路との間を通常は伝播することになるノイズを収集する。【選択図】図１
2008543079.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型ウェルリング及び深いＮ型ウェル領域によって定められる分離Ｐ型ウェル内に形成された第１のノイズ高感度回路と、Ｎ型ウェル領域内に形成され且つ近傍にＰ＋ソース／ドレインリングが形成された第２のノイズ高感度回路とを含む改善された信号ノイズ分離を有する集積回路であって、
該集積回路が、
前記Ｎ型ウェルリングに接続された第１の専用分離パッドと、
前記Ｐ＋ソース／ドレインリングに接続された第２の専用分離パッドと、
を備える、
ことを特徴とする改善された信号ノイズ分離を有する集積回路。
【請求項２】
前記第１の専用分離パッドが専用ＶＤＤ分離パッドである、
ことを特徴とする請求項１に記載の改善された信号ノイズ分離を有する集積回路。
【請求項３】
前記第２の専用分離パッドが専用接地分離パッドである、
ことを特徴とする請求項１に記載の改善された信号ノイズ分離を有する集積回路。
【請求項４】
前記分離Ｐ型ウェルに延び且つ接地ＥＳＤ保護パッドに接続されたＰ＋ソース／ドレインコンタクト領域と、前記分離Ｐ型ウェルに延びるＮ＋ソース／ドレインコンタクト領域とを更に含む、
ことを特徴とする請求項１に記載の改善された信号ノイズ分離を有する集積回路。
【請求項５】
前記分離Ｐ型ウェルに延びる前記Ｎ＋ソース／ドレインコンタクト領域が、前記分離Ｐ型ウェル内に形成されたＮＭＯＳ構造のソースとドレインを形成する櫛形フィンガー構造である、
ことを特徴とする請求項４に記載の改善された信号ノイズ分離を有する集積回路。
【請求項６】
前記Ｎ型ウェル領域に延び且つＶＤＤパッドに接続されたＮ＋ソース／ドレインコンタクト領域と、Ｎ型ウェル領域に延びるＰ＋ソース／ドレインコンタクト領域とを更に含む、
ことを特徴とする請求項１に記載の改善された信号ノイズ分離を有する集積回路。
【請求項７】
前記Ｎ型ウェル領域に延びるＰ＋ソース／ドレインコンタクト領域は、ＰＭＯＳ構造のソースとドレインを形成する櫛形フィンガー構造である、
ことを特徴とする請求項６に記載の改善された信号ノイズ分離を有する集積回路。
【請求項８】
前記集積回路がシステムオンチップの一部である、
ことを特徴とする請求項６に記載の改善された信号ノイズ分離を有する集積回路。
【請求項９】
Ｎ型ウェルリング及び深いＮ型ウェル領域によって定められる分離Ｐ型ウェル構造内に形成された第１のノイズ高感度回路と、Ｐ＋ソース／ドレインリングが近傍に形成された第２のノイズ高感度回路とを含む改善された信号ノイズ分離を備える集積回路であって、
該集積回路が、
前記分離Ｐ型ウェル構造のＮ型ウェルリングに接続され且つ前記第１のノイズ高感度回路の信号分離を提供する第１の専用分離パッドと、
前記Ｐ＋ソース／ドレインリングに接続され且つ接地コンタクト及び前記第２のノイズ高感度回路の信号分離を提供する第２の専用分離パッドと、
ＲＦ回路に入力信号を提供するＲＦ  ＩＮパッドと、
ＲＦ回路に出力信号を提供するＲＦ  ＯＵＴパッドと、
前記第１のノイズ高感度回路に接地接続を提供する接地パッドと、
前記第２のノイズ高感度回路に接続を提供するＶＤＤパッドと、
を含む改善された信号ノイズ分離を備える集積回路。
【請求項１０】
前記第１の専用分離パッドが専用ＶＤＤ分離パッドである、
ことを特徴とする請求項９に記載の改善された信号ノイズ分離を備える集積回路。
【請求項１１】
前記第２の専用分離パッドが専用接地分離パッドである、
ことを特徴とする請求項９に記載の改善された信号ノイズ分離を備える集積回路。
【請求項１２】
前記集積回路の周辺近傍に形成されたエッジシールに接続される専用接地エッジシールを更に含み、前記接地ＥＳシールが前記第１及び第２のノイズ高感度回路の保護を提供する、
ことを特徴とする請求項９に記載の改善された信号ノイズ分離を備える集積回路。
【請求項１３】
複数のＥＳＤダイオードを更に含み、各々が分離Ｐ型ウェル内に形成され、前記ＶＤＤ分離パッド及び前記接地ＥＳＤ保護パッドに接続される、
ことを特徴とする請求項９に記載の改善された信号ノイズ分離を備える集積回路。
【請求項１４】
集積回路内の信号ノイズ分離を改善する方法であって、
近傍にＰ＋ソース／ドレインリングが形成されるＮ型ウェルか、又はＮ型ウェルリング及び深いＮ型ウェル領域によって定められる分離Ｐ型ウェルの一方に形成される複数のノイズ高感度回路ブロックを含むミックスドシグナル回路を準備する段階と、
Ｎ型ウェル内に形成されたノイズ高感度回路ブロックの少なくとも１つをＶＤＤパッドに接続し、前記少なくとも１つのノイズ高感度回路ブロックの近傍に形成されたＰ＋ソース／ドレインリングを専用接地分離パッドに接続する段階と、
分離Ｐ型ウェル内に形成された前記ノイズ高感度回路ブロックの少なくとも１つを接地パッドに接続し、前記Ｎ型ウェルリング及び前記深いＮ型ウェル領域を専用ＶＤＤ分離パッドに接続する段階と、
を含み、
前記専用ＶＤＤ分離パッド及び前記専用接地分離パッドが前記ミックスドシグナル回路におけるノイズ分離を提供する、
ことを特徴とする方法。
【請求項１５】
複数のノイズ高感度回路を含む前記ミックスドシグナル回路が、第１のノイズ高感度回路及び第２のノイズ高感度回路を含み、前記第１及び第２のノイズ高感度回路がトランシーバを形成する、
ことを特徴とする請求項１４に記載の集積回路内の信号ノイズ分離を改善する方法。
【請求項１６】
前記第１のノイズ高感度回路がＮＭＯＳ構造である、
ことを特徴とする請求項１５に記載の集積回路内の信号ノイズ分離を改善する方法。
【請求項１７】
前記第２のノイズ高感度回路がＰＭＯＳ構造である、
ことを特徴とする請求項１５に記載の集積回路内の信号ノイズ分離を改善する方法。
【請求項１８】
前記集積回路の周辺近傍に形成されたエッジシールを接地エッジシールパッドに接続する段階を更に含み、前記接地エッジシールパッドが前記複数のノイズ高感度回路の保護を提供する、
ことを特徴とする請求項１４に記載の集積回路内の信号ノイズ分離を改善する方法。
【請求項１９】
前記複数のノイズ高感度回路に接続された複数のＥＳＤダイオード及びクランプを準備する段階を更に含む、
ことを特徴とする請求項１４に記載の集積回路内の信号ノイズ分離を改善する方法。
【請求項２０】
分離Ｐ型ウェル内に形成された少なくとも１つのＥＳＤダイオードを準備する段階を更に含み、前記少なくとも１つのＥＳＤダイオードが前記専用ＶＤＤ分離パッド及び前記接地パッドに接続される、
ことを特徴とする請求項１９に記載の集積回路内の信号ノイズ分離を改善する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路の分野に関し、より詳細には、システムオンチップ（ＳＯＣ）用途における基板のノイズ分離及びクロストークの改善に関する。
【背景技術】
【０００２】
最近の改善は、超小型電子チップ集積技術によりもたらされている。これまでは、電子システムは多くのマイクロチップとディスクリート部品を含む、マルチチップシステムを必要としていた。しかしながら、集積回路技術の進歩に伴って、システムオンチップ（ＳＯＣ）がより一般的になってきた。単一のＳＯＣには、例えば多数のデジタル及びアナログ集積回路構成部品、例えばＣＰＵ、メモリ、ランダム論理、ＲＦ回路、その他を含むことができる。上述のタイプの回路（すなわち、ＳＯＣ上に種々のデジタル及びアナログ回路ブロックを集積するミックスドシグナル回路）には幾つかの課題がある。例えば、１つの回路の信号は隣接する回路の信号を妨害する。この望ましくない電気的相互作用は、誘導結合又は容量結合に起因して発生する可能性があるノイズ及び／又はクロストークと呼ぶことができる。
【０００３】
ＥＳＤ（静電気放電）保護されたコンタクトパッドを備えたＳＯＣを提供することは良く知られている。残念ながら、場合によってはノイズは、ＥＳＤ保護パッドを介して基板を通って伝播し、ＳＯＣ上の高感度回路の性能を阻害する可能性がある。
【０００４】
従って、ＥＳＤ保護パッド、回路バイアスライン、及びＳＯＣ回路間の基板ノイズ分離を改善する方法を提供することが望ましいことになる。更に、本発明の他の望ましい特徴及び特性は、添付図面及び本発明のこの背景技術を参照しながら、本発明の以下の詳細な説明及び添付の請求項から明らかになるであろう。
【発明を実施するための最良の形態】
【０００５】
以下では、同じ符号が同じ要素を示す添付図面を参照しながら本発明を説明する。
【０００６】
以下の詳細な説明は、本質的に例証に過ぎず、本発明又は本発明の用途並びに使用を限定するものではない。更に、上記の技術分野、背景技術、又は以下の詳細な説明において提示されるあらゆる表現上の含意的理論に縛られる意図はない。
【０００７】
本発明の１つの実施形態は、回路供給ライン及び接地ラインと関連付けられた静電放電（ＥＳＤ）保護パッドとＳＯＣシステムのシステムオンチップとの間の基板クロストークを最小にするための方法を提供する。当該目標を達成する改善されたＥＳＤ保護パッド設計及び構造は、ＲＦ、アナログ、及びデジタル回路を含むＳＯＣ設計に適用することができ、ここで信号分離は重要な設計基準である。
【０００８】
図１〜３は、共にトランシーバ１０１を形成するＮＭＯＳデバイス及びＰＭＯＳデバイス、並びにＥＳＤ保護パッドから構成される、ミックスドシグナル回路を含むシステムオンチップ１００の一部の断面図である。図１〜３は、本発明の１つの実施形態に従ってＥＳＤ保護パッドをこのようなシステムオンチップ１００に製造し且つ接続する方法段階を示す。結果として得られるシステムオンチップ１００及び新規の接続性は、ＥＳＤ保護パッド、関連する回路バイアスライン、及びシステムオンチップ１００間の基板クロストークを最小にする方法を提供する。
【０００９】
図１に示すように、本発明によるトランシーバ１０１の製造は、半導体基板１１０を準備する段階から始まる。トランシーバデバイスの製造における種々の段階は良く知られているので、簡単にするため、多くの従来の段階は本明細書では簡潔に言及されるだけであり、公知のプロセスの詳細を提供することなく全体的に省略されることになる。半導体基板１１０は、好ましくはケイ素基板であるが、通常半導体産業で使用される比較的純なケイ素材料、シリコン・オン・インシュレータ、並びにゲルマニウム及び同様のものなどの他の元素と付加混合されたケイ素を含むことが意図される。ガリウムヒ素基板もまた、ノイズ分離が関連する特定の場合においては考慮することができる。Ｐ型ウェル領域１１２を全体的に含む半導体基板１１０が示されているが、より大きな半導体基板のバルクで形成してもよく、或いは、半導体基板１１０全体をＰ型に低ドープすることもできる。Ｐ型ウェル領域１１２は、〜１×１０１４／ｃｍ３から〜５×１０１７／ｃｍ３の間の濃度までドープされるのが好ましい。
【００１０】
システムオンチップ１００の第１のノイズ高感度回路、すなわちＮＭＯＳデバイス１２０を形成するために、深いＮ型ウェル領域１２２がＰ型ウェル領域１１２内に形成される。深いＮ型ウェル領域１２２は、イオン注入及び拡散によって形成される。イオン注入プロセスは、ｎ型にドープされた材料をＰ型ウェル領域１１２に導入する。次の拡散（熱アニール）段階では、ドーパント原子を活性化させることにより、深いＮ型ウェル領域１２２を形成することが必要となる。深いＮ型ウェル領域１２２は、〜１×１０１４／ｃｍ３から〜１×１０１８／ｃｍ３の間のドーピング濃度、及び約１０，０００オングストローム（１ミクロン）から２５，０００オングストローム（２．５ミクロン）の間の深さを有するのが好ましい。次いで、同様の方法でＮ型ウェルリング１２４が注入される。Ｎ型ウェルリング１２４は、ほぼ１６０００オングストローム（１．６ミクロン）の深さを有するのが好ましい。Ｎ型ウェルリング１２４は、Ｎ型ウェルリング１２４とＰ型ウェル領域１１２との接合部近傍で〜１×１０１４／ｃｍ３から基板１１０の表面近傍のピークドーピング濃度での〜５×１０１７／ｃｍ３までの間のドーピング濃度を有するのが好ましい。Ｎ型ウェルリング１２４のドーピングプロファイルは、ウェーハ表面から〜１．６ミクロンの深さまで延びるが、この深さは、注入条件及び技術に応じて変わることになる。深いＮ型ウェル領域１２２及びＮ型ウェルリング１２４は共に、Ｐ型ウェル領域１１２内に孤立したＰ型ウェル構造（ＩＰＷ）を生成する。
【００１１】
次に、Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８が分離Ｐ型ウェル構造１２６の表面に注入され、Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域１３０が分離Ｐ型ウェル構造１２６の表面に注入されて本発明のＮＭＯＳデバイス１２０を形成する。Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８及びＮ＋ソース／ドレインコンタクト（ＮＳＤ）領域１３０は、例えばイオン注入プロセスを用いて形成される。通常動作中、Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８は最も低い電圧ポテンシャルに接続される。Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８は、図示のように分離Ｐ型ウェル構造１２６内に完全に収められ、Ｐ型ウェル領域１１２から電気的に絶縁されるようにする。Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８は、領域１２８が分離Ｐ型ウェル構造１２６と併合される場合の約〜５×１０１７／ｃｍ３から、基板１１０の表面でのピークドーピング濃度での〜２×１０２０／ｃｍ３までの間のドーピング濃度を有するのが好ましい。Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８は、ウェーハの表面からほぼ３０００オングストローム（０．３ミクロン）の深さまで延びる。Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８の深さは、注入条件及び技術に応じて変わることになる。
【００１２】
Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域１３０は、櫛形フィンガーの形態で分離Ｐ型ウェル構造１２６の表面に注入される。Ｎ−Ｐ接合がＮ＋ソース／ドレインコンタクト（ＮＳＤ）領域１３０及び分離Ｐ型ウェル構造１２６によって形成され、本発明のＮＭＯＳデバイス１２０のソース及びドレインを定める。Ｎ型ウェルリング１２４は、オーミックコンタクトをＮ型ウェルリング１２４に提供するＮ＋コンタクト領域１３２を含む。分離Ｐ型ウェル構造１２６は、分離Ｐ型ウェル構造１２６内に注入されたＮＭＯＳデバイス１２０を分離Ｐ型ウェル構造１２６の外側に注入された回路から分離するよう機能する。分離Ｐ型ウェル構造１２６は、ＮＭＯＳデバイス１２０からノイズを取り込み、これをＰ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８を介して接地パッド（以下に説明する）に送り、これによりＮＭＯＳデバイス１２０から基板１１０に、又はその逆に伝送されるノイズを最小限にする。深いＮ型ウェル領域１２２は低いシート抵抗を有する。しかしながら、深いＮ型ウェル領域１２２の実際のサイズ（〜１００ミクロン×１００ミクロン）に起因して、このシート抵抗が高くなる可能性がある。従って、Ｎ型ウェルリング１２４及び分離Ｐ型ウェル構造１２６の接続が本明細書で説明されるように形成される。
【００１３】
図２は、トランシーバ１０１の一部として形成された第２のノイズ高感度回路２２０の作製を示している。第２のノイズ高感度回路２２０は、ＰＭＯＳデバイスとして形成される。トランシーバ１０１のＰＭＯＳデバイス２２０を形成するために、次に、Ｎ型ウェル領域２２２がＰ型ウェル領域１１２内に形成される。Ｎ型ウェル領域２２２は、イオン注入によって形成されるが、拡散によっても導入することができる。Ｐ型ウェル領域１１２は更に、Ｐ型ウェル領域１１２を接地分離パッド（ＧＮＤ  ＩＳＯ）（以下で説明する）に接続するためのＰ＋ソース／ドレイン（ＰＳＤ）リング２２４を形成している。Ｐ＋ソース／ドレイン（ＰＳＤ）リング２２４は、Ｐ型ウェル領域１１２にオーミックコンタクトを提供する。Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域２２６及び複数のＰ＋ソース／ドレインコンタクト（ＰＳＤ）領域２２８がＮ型ウェル領域２２２内に形成される。Ｐ＋ソース／ドレイン（ＰＳＤ）リング２２４、Ｎ型ウェル領域２２２、Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域２２６、及びＰ＋ソース／ドレインコンタクト（ＰＳＤ）領域２２８は全て、例えばイオン注入プロセスを用いて形成される。より具体的には、Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域２２８は、櫛形フィンガーの形態でＮ型ウェル領域２２２の表面に注入される。Ｐ−Ｎ接合がＰ＋ソース／ドレインコンタクト（ＰＳＤ）領域２２８及びＮ型ウェル領域２２２によって形成され、本発明のＰＭＯＳデバイス２２０のソース及びドレインを定める。ＮＭＯＳデバイス１２０の作製と同様に、ＰＭＯＳデバイス２２０の製造における種々の段階は良く知られているので、簡潔にするため、多くの従来の段階は本明細書では簡潔に言及されるだけであり、公知のプロセスの詳細を提供することなく全体的に省略される。
【００１４】
図３は、第１のノイズ高感度回路１２０及び第２のノイズ高感度回路２２０を複数のＥＳＤ保護パッドに接続して信号分離を改善するための方法を概略的に示している。以下で説明するように、開示される新規の接続方式によって信号分離が更に改善される。図示のように、本方法は、新規のミックスドシグナル回路デバイスの接続性を提供し、これによりデバイス１２０及び２２０が発生するノイズ並びに基板１１０を共用する追加デバイスが発生するノイズの信号分離を改善することが可能となる。Ｎ＋コンタクト領域１３２は、ＮＭＯＳデバイス１２０を分離するため第１の専用分離（ＩＳＯ１）パッド３０２（以下で説明する）に接続される。ＮＭＯＳデバイス１２０のＰ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８は、接地（ＧＮＤ）ＥＳＤ保護パッド３０４に接続される。従って、通常動作中、分離Ｐ型ウェル構造１２６は、最も低い電圧ポテンシャルに接続される。分離Ｐ型ウェル構造１２６を別個のＥＳＤ保護パッドとして形成される接地パッド３０４に接続し、Ｎ＋コンタクト領域１３２を第１の専用分離パッド３０２に接続する形態のＮＭＯＳデバイス１２０の固有の接続性により、動作中のＮＭＯＳデバイス１２０のノイズ分離が改善される。ＰＭＯＳデバイス２２０のＰ＋ソース／ドレイン（ＰＳＤ）リング２２４は第２の専用分離（ＩＳＯ２）パッド３０６に接続され、Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域２２６はＶＤＤパッド３０８に接続される。Ｐ＋ソース／ドレイン（ＰＳＤ）リング２２４を別個のＥＳＤ保護パッドとして形成される第２の専用ＩＳＯパッド３０６に接続し、Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域２２６をＶＤＤパッド３０８に接続する形態のＰＭＯＳデバイス２２０の固有の接続性により、動作中のＰＭＯＳデバイス２２０のノイズ分離が改善される。
【００１５】
図４は、トランシーバ１０１のようなミックスドシグナル回路用のＥＳＤ保護パッド及び新規のＥＳＤ保護パッド接続構造３０１を含むノイズ高感度回路におけるノイズ分離を改善するための方法を示す、システムオンチップ（ＳＯＣ）３００の一部の概略図である。ＳＯＣ構造３０１は、この実施形態では、３０２、３０４、３０６、３０８、３１０、３１２、及び３１４で参照されるＥＳＤ保護パッドを含む。より具体的には、構造３０１は、第１の専用分離（ＩＳＯ１）パッド３０２、第２の専用分離（ＩＳＯ２）パッド３０６、ＲＦ入力（ＲＦ  ＩＮ）パッド３１０、ＲＦ出力（ＲＦ  ＯＵＴ）パッド３１２、接地（ＧＮＤ）パッド３０４（一般に接地信号パッド）、及びＶＤＤパッド３０８（一般にＶＤＤ信号パッド）を含む。第２の専用分離（ＩＳＯ２）パッド３０６は、専用接地分離パッドとしても知られ、トランシーバ１０１のＰ＋ソース／ドレイン（ＰＳＤ）リング２２４（図３）のようなミックスドシグナル回路のＰ＋ソース／ドレインリングに接続される。接地パッド３０４は、システムオンチップ３００の一部として形成された少なくとも１つの回路の接地コンタクト及び信号分離を提供する。第１の専用分離（ＩＳＯ１）パッド３０２はまた、専用ＶＤＤ分離パッドとしても知られ、トランシーバ１０１（図３）の分離Ｐ型ウェル１２６のＮ型ウェルリング１２４（図３）のような、デバイスのＮ型ウェルに接続される。専用ＶＤＤ分離（ＩＳＯ１）パッド３０２は、システムオンチップ３００の一部として形成された少なくとも１つの回路の信号分離を提供する。ＲＦ  ＩＮパッド３１０は、入力信号をシステムオンチップ３００のＲＦミックスドシグナル回路（図示せず）に提供する。ＲＦ  ＯＵＴパッド３１２は、出力信号をシステムオンチップ３００のＲＦミックスドシグナル回路に提供する。接地パッド３０４は、Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域１２８（図３）のような、分離Ｐ型ウェル内に形成されたＰ＋ソース／ドレインコンタクト領域に接続される。接地パッド３０４は、システムオンチップ３００の少なくとも１つの回路への接地接続を提供する。ＶＤＤパッド３０８は、Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域２２６（図３）のような、Ｎ型ウェル構造内に形成されたＮ＋コンタクト領域（ＮＳＤ）に接続される。ＶＤＤパッド３０８は、システムオンチップ３００の少なくとも１つの回路への信号接続を形成する。
【００１６】
専用接地分離パッド３０６及び第１の専用分離（ＩＳＯ１）パッド３０２は、可能な限りノイズフリーを維持するように接続される。第２の分離（ＩＳＯ２）パッド３０６及び第１の専用分離（ＩＳＯ１）パッド３０２で注入される信号ノイズは、最も大きな信号注入メカニズムである。システムオンチップ３００の動作中、専用接地分離（ＩＳＯ２）パッド３０６及び専用ＶＤＤ分離（ＩＳＯ１）パッド３０２は、クリーン接地（又は基準電位）及び電源に接続され、これらが接続される高感度回路に付随するＥＳＤデバイスの近傍でノイズの収集を行う。
【００１７】
ＥＳＤ保護パッドを介して結合されるノイズは、システムオンチップ３００で基板を通じて伝播することができる。ＥＳＤ保護パッドのノイズの主要な発生源の１つはＥＳＤダイオードによるものである。通常、ＥＳＤ保護パッドのいずれかの側に配置された２つのダイオード、すなわちＮ−ｔｏ−Ｐダイオード及びＰ−ｔｏ−Ｎダイオードがある。Ｎ−ｔｏ−Ｐダイオードは、Ｐ型ウェル内のＮ＋ドープ領域からなる。Ｎ−ｔｏ−Ｐダイオードを介して結合されるノイズは、Ｐ型ウェルを通って基板に直接注入される。これは、図１に関して説明されたように分離Ｐ型ウェル構造内にＮ−ｔｏ−Ｐダイオードを内封することによって防ぐことができる。更に、ノイズ分離は、分離Ｐ型ウェル構造の接続を通じて達成される。Ｎ−ｔｏ−Ｐダイオードは、基板の内外にノイズを結合することができる。例えば、デジタル回路に接続されたＥＳＤ保護パッド内のＮ−ｔｏ−Ｐダイオードは、デジタルクロックノイズを結合することになる。ノイズを分離するためには、ノイズが基板に到達するのを防ぐ必要がある。他方、ノイズ高感度回路に接続されたＥＳＤ保護パッド内のＮ−ｔｏ−Ｐダイオードは、基板から望ましくないノイズを取り込むことになる。従って、分離Ｐ型ウェルは、この両方のノイズ伝達メカニズムを防止する一助となる。Ｐ−ｔｏ−ＮダイオードはＮ型ウェル内に内封される。本発明による分離Ｐ型ウェル内に内封されるＮ−ｔｏ−Ｐダイオードにおいて達成された分離に匹敵する、Ｐ−ｔｏ−Ｎダイオードにおけるノイズ分離を達成するためには、Ｐ−ｔｏ−ＮダイオードのＮ型ウェルは、上記で説明したようにＰ＋ソース／ドレインリングによって囲まれる。
【００１８】
新規のＥＳＤ保護パッド接続構造３０１を用いて基板ノイズ分離を改善する方法は更に、ＥＳＤ保護デバイスにおいて複数のＥＳＤダイオード３２０とクランプ３３０（及び関連するトリガ回路）の一体化を含む。クランプ３３０は、ＭＯＳＦＥＴ構造（ＮＭＯＳ及びＰＭＯＳ）を有し、トリガ回路による放電時にＥＳＤ保護を提供する回路を含む。ＥＳＤダイオード３２０及びクランプ３３０は、信号分離を改善するために基板から分離されている。より具体的には、図４に示す実施形態では、複数のＮ型ＥＳＤダイオード３３０及びＮＭＯＳクランプ３５０自体は、分離Ｐ型ウェル１２６（図１）内のＮＭＯＳデバイス１２０に類似した分離Ｐ型ウェル（ＩＰＷ）構造内に配置される。Ｐ型ＥＳＤダイオード３４０は、専用接地分離（ＩＳＯ２）パッド３０６に接続されたＰＳＤリング３６０により囲まれる。動作中、基板ノイズ分離は、通常は、ＮＭＯＳデバイス１２０、ＰＭＯＳデバイス２２０、及び周囲の回路（図示せず）などの回路ブロック間を基板を通じて伝播することになるノイズを、専用接地分離（ＩＳＯ２）パッド３０６及び接地パッド３０４が収集する際に達成される。専用接地分離（ＩＳＯ２）パッド３０６は、Ｐ＋ソース／ドレイン（ＰＳＤ）リング２２４（図３）からノイズを収集し、これを接地パッド３０４から分離され且つ離間して作製されるパッドを介して接地に送る。同様に、ＶＤＤパッド３０８及び専用ＶＤＤ分離（ＩＳＯ１）パッド３０２は、関連する回路ブロックからのノイズの取り出しを更に可能にする。詳細には、専用ＶＤＤ分離（ＩＳＯ１）パッド３０２は、深いＮ型ウェル領域１２２からノイズを取り出し、これにより基板１１０を通るノイズ伝播を防止する。専用分離パッド３０２及び３０６を含む新規のＥＳＤ保護パッド接続構造は、回路１００（図３）のようなミックスドシグナル回路内の基板ノイズの改善を可能にする。
【００１９】
構造３０１は更に、専用接地エッジシール（ＧＮＤ  ＥＳ）パッド３１４を含む。エッジシール３１６は、システムオンチップ３００の周りに形成され、システムオンチップ３００の少なくとも１つの回路の近傍において専用接地エッジシールパッド３１４すなわちクリーン接地を通じて独立して接地が維持される。エッジシール３１６は、システムオンチップ３００の周辺近傍で形成され、従って、デジタル（ノイズの多い）回路ブロック並びにノイズ高感度回路の近くに存在することができる。最適な信号分離では、エッジシール３１６は、ノイズ高感度回路ブロックの近傍で専用接地エッジシールパッド３１４に接続される。パッド構造３０１は互いに隣接している特定のパッドを示しているが、パッド構造の代替の実施形態が本開示によって企図される点を理解されたい。ＥＳＤ保護パッドは、本明細書で説明されたシステムオンチップ回路に適正に接続する方法でシステムオンチップの周辺近傍に形成される。
【００２０】
図５は、ＥＳＤ保護パッド及び専用オンチップ内に注入されたノイズのＳ２１動作の実施例を示す図であり、ここでは、エッジシール３１６（図４）に類似するエッジシールはフローティング又は接地されている。システムオンチップを廻るエッジシールに対するバイアスは、信号分離に対して重要な作用がある。エッジがフローティングか又は接地されているかに応じて、チップ上のＥＳＤ保護パッドと回路との間の信号分離が変化することになる。図５は、ライン４０２で示される、エッジシール３１６（図４）に類似した接地エッジシールと、ライン４０４で示される代表的なフローティングエッジシールとを比較して示している。矢印４０６で示すように、専用接地エッジシールパッド３１４（図４）に類似する専用接地エッジシールパッドにエッジシールを接地することにより、０．０１から１０ＧＨｚの周波数範囲全体にわたって信号分離が〜２０ｄＢ改善される。
【００２１】
従って、本発明は、信号分離を改善するためのＥＳＤ保護パッドを含む新規の回路接続方式を提供する。１つの実施形態において、ノイズ信号低減のために専用ＶＤＤ分離（ＩＳＯ２）パッド及び専用接地分離（ＩＯＳ１）パッドを含む、新規のＥＳＤ保護パッド接続構造が提供される。従って、本発明の１つの実施形態は、基板クロストークを最小にする新規のＥＳＤダイオード構造、ＥＳＤ保護パッド設計及び接続方式並びに方法を提供する。ノイズ分離を改善するために、ＥＳＤ保護パッド、バイアスライン、及び異なるＥＳＤ保護パッド間のダイオード及びクランプの接続に対する修正形態は、システムオンチップの一部として形成されたパッドと高感度回路との間の信号分離を特に改善するように最適化されてきた。
【００２２】
従って、提供されるのは、Ｎ型ウェルリング及び深いＮ型ウェル領域によって定められる分離Ｐ型ウェル内に形成された第１のノイズ高感度回路と、Ｎ型ウェル領域内に形成され且つ近傍にＰ＋ソース／ドレインリングが形成された第２のノイズ高感度回路とを含む改善された信号ノイズ分離を備える集積回路であって、静電放電（ＥＳＤ）保護回路が、Ｎ型ウェルリングに接続された第１の専用分離パッドとＰ＋ソース／ドレインリングに接続された第２の専用分離パッドとを含む。第１の専用分離パッドは専用ＶＤＤ分離パッドである。第２の専用分離パッドは専用接地分離パッドである。集積回路は更に、分離Ｐ型ウェルに延び且つ接地ＥＳＤ保護パッドに接続されたＰ＋ソース／ドレインコンタクト領域と、分離Ｐ型ウェルに延びるＮ＋ソース／ドレインコンタクト領域とを含む。分離Ｐ型ウェルに延びるＮ＋ソース／ドレインコンタクト領域は、分離Ｐ型ウェル内に形成されたＮＭＯＳ構造のソースとドレインを形成する櫛形フィンガー構造である。集積回路は更に、Ｎ型ウェル領域に延び且つＶＤＤパッドに接続されたＮ＋ソース／ドレインコンタクト領域と、Ｎ型ウェル領域に延びるＰ＋ソース／ドレインコンタクト領域とを含む。Ｎ型ウェル領域に延びるＰ＋ソース／ドレインコンタクト領域は、ＰＭＯＳ構造のソースとドレインを形成する櫛形フィンガー構造である。集積回路はシステムオンチップの一部である。
【００２３】
更に提供されるのは、Ｎ型ウェルリング及び深いＮ型ウェル領域によって定められる分離Ｐ型ウェル構造内に形成された第１のノイズ高感度回路と、Ｐ＋ソース／ドレインリングが近傍に形成された第２のノイズ高感度回路とを含む改善された信号ノイズ分離を備える集積回路であって、該集積回路が、分離Ｐ型ウェル構造のＮ型ウェルリングに接続され且つ第１のノイズ高感度回路の信号分離を提供する第１の専用分離パッドと、Ｐ＋ソース／ドレインリングに接続され且つ接地コンタクト及び第２のノイズ高感度回路の信号分離を提供する第２の専用分離パッドと、ＲＦ回路に入力信号を提供するＲＦ  ＩＮパッドと、ＲＦ回路に出力信号を提供するＲＦ  ＯＵＴパッドと、第１のノイズ高感度回路に接地接続を提供する接地パッドと、第２のノイズ高感度回路に接続を提供するＶＤＤパッドと、を含む。第１の専用分離パッドが専用ＶＤＤ分離パッドである。第２の専用分離パッドが専用接地分離パッドである。専用接地エッジシールが集積回路の周辺近傍に形成されたエッジシールに接続され、該接地ＥＳパッドが第１及び第２のノイズ高感度回路の保護を提供する。複数のＥＳＤダイオードが各々分離Ｐ型ウェル内に形成され、ＶＤＤ分離パッド及び接地ＥＳＤ保護パッドに接続される。
【００２４】
最後に提供されるのは、集積回路内の信号ノイズ分離を改善する方法であって、近傍にＰ＋ソース／ドレインリングが形成されるＮ型ウェルか、又はＮ型ウェルリング及び深いＮ型ウェル領域によって定められる分離Ｐ型ウェルの一方に形成される複数のノイズ高感度回路ブロックを含むミックスドシグナル回路を準備する段階と、Ｎ型ウェル内に形成されたノイズ高感度回路ブロックの少なくとも１つをＶＤＤパッドに接続し、少なくとも１つのノイズ高感度回路ブロックの近傍に形成されたＰ＋ソース／ドレインリングを専用接地分離パッドに接続する段階と、分離Ｐ型ウェル内に形成されたノイズ高感度回路ブロックの少なくとも１つを接地パッドに接続し、Ｎ型ウェルリング及び深いＮ型ウェル領域を専用ＶＤＤ分離パッドに接続する段階と、を含み、専用ＶＤＤ分離パッド及び専用接地分離パッドがミックスドシグナル回路におけるノイズ分離を提供する。複数のノイズ高感度回路を含むミックスドシグナル回路は、第１のノイズ高感度回路及び第２のノイズ高感度回路を含み、第１及び第２のノイズ高感度回路がトランシーバを形成する。第１のノイズ高感度回路はＮＭＯＳ構造である。第２のノイズ高感度回路はＰＭＯＳ構造である。本方法は更に、集積回路の周辺近傍に形成されたエッジシールを接地エッジシールパッドに接続する段階を含み、接地エッジシールパッドが複数のノイズ高感度回路の保護を提供する。本方法は更に、複数のノイズ高感度回路に接続された複数のＥＳＤダイオード及びクランプを準備する段階を含む。本方法は更に、分離Ｐ型ウェル内に形成された少なくとも１つのＥＳＤダイオードを提供する段階を含み、少なくとも１つのＥＳＤダイオードが専用ＶＤＤ分離パッド及び接地パッドに接続される。
【００２５】
本明細書に記載された実施形態及び実施例は、本発明及びその特定の用途を最も良く説明するため、並びに当業者が本発明を実施し利用することを可能にするために提示されたものである。しかしながら、当業者であれば、前述の説明及び実施例は例示的且つ例証の目的でのみ提示されたものである点を理解されるであろう。記載された説明は網羅的なものではなく、本発明を開示された厳密な形態に限定するものではない。添付の請求項の精神から逸脱することなく、上記の教示に照らして多くの変更及び変形が実施可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態による、回路バイアスライン及び接続を含むシステムオンチップ及びその製造方法段階を示す断面図である。
【図２】本発明の実施形態による、回路バイアスライン及び接続を含むシステムオンチップ及びその製造方法段階を示す断面図である。
【図３】本発明の実施形態による、回路バイアスライン及び接続を含むシステムオンチップ及びその製造方法段階を示す断面図である。
【図４】本発明の実施形態によるＥＳＤ保護パッド構造の概略図である。
【図５】本発明の実施形態による信号分離動作を示すグラフである。
【符号の説明】
【００２７】
１００  システムオンチップ
１０１  トランシーバ
１１０  半導体基板
１１２  Ｐ型ウェル領域
１２０  ＮＭＯＳデバイス
１２２  深いＮ型ウェル領域
１２４  Ｎ型ウェルリング
１２６  分離Ｐ型ウェル構造
１２８  Ｐ＋ソース／ドレインコンタクト（ＰＳＤ）領域
１３０  Ｎ＋ソース／ドレインコンタクト（ＮＳＤ）領域
１３２  Ｎ＋コンタクト領域
【図１】
2008543079.tif 000003
【図２】
2008543079.tif 000004
【図３】
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【図４】
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【図５】
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