(57)【要約】  補間遅延のための回路（１００）及び方法を提供する。本回路には、補間遅延（１２０）を備えた遅延同期ループ（１１０）が含まれる。遅延同期ループには、差動インバータ（２４１）、補間回路（２２０）、及び差動比較回路（２３０、２５０）が含まれる。差動インバータは、差動クロック信号（１４０）を受信するように接続され、また、反転差動クロック信号を供給するように接続される。補間回路は、クロック信号及び反転クロック信号双方を受信するように、また、クロック信号に対して第１遅延を有する補間クロック信号を供給するように接続される。差動比較回路は、反転クロック信号を受信するように接続され、また、クロック信号に対して第２遅延を有する非補間クロック信号を供給するように接続される。第２遅延は、差動インバータの全遅延に相当し、第１遅延は、全遅延の所定の一部に相当する。
2008517526.tif 000002
【特許請求の範囲】
【請求項１】
部分段遅延を備えた遅延同期ループ（ＤＬＬ）が含まれる装置であって、前記ＤＬＬには、
差動クロック入力信号を受信するように接続され、また、差動クロック出力信号を供給するように接続された遅延段と、
前記差動クロック出力信号及び前記差動クロック入力信号双方を受信するように、また、前記差動クロック入力信号に対して第１遅延を有する第１単一端クロック信号を供給するように接続された部分段遅延比較回路と、
前記差動クロック出力信号又は前記差動クロック入力信号の内の一方を受信するように接続され、また、前記差動クロック入力信号に対して第２遅延を有する第２単一端クロック信号を供給するように接続された全段遅延比較回路と、が含まれる装置。
【請求項２】
請求項１に記載の装置において、前記ＤＬＬには、更に、
前記差動クロック出力信号又は前記差動クロック入力信号の内の他方を受信するように、また、第３遅延を有する第３単一端クロック信号を供給するように接続された第２全段遅延比較回路が含まれる装置であって、前記第３遅延は、少なくとも前記遅延段の遅延量だけ前記第２単一端クロック信号の前記第２遅延と異なる装置。
【請求項３】
請求項１に記載の装置であって、
前記全段遅延比較回路は、前記差動クロック出力信号を受信するように接続され、
前記第１遅延は、前記第２遅延の所定の一部である装置。
【請求項４】
請求項３に記載の装置であって、前記第１遅延は、前記第２遅延の半分にほぼ等しい装置。
【請求項５】
請求項１に記載の装置であって、前記部分段遅延比較回路及び前記全段遅延比較回路は、ほぼ整合した出力インピーダンスを有する装置。
【請求項６】
請求項１に記載の装置であって、前記差動クロック出力信号及び前記差動クロック入力信号には、各々、第１及び第２相補信号が含まれ、前記部分段遅延比較回路には、
前記差動クロック入力信号の前記第１相補信号を受信するように接続された第１入力と、前記差動クロック出力信号の前記第２相補信号を受信するように接続された第２入力と、が含まれる第１加算回路と、
前記差動クロック入力信号の前記第２相補信号を受信するように接続された第１入力と、前記差動クロック出力信号の前記第１相補信号を受信するように接続された第２入力と、が含まれる第２加算回路と、
が含まれる装置。
【請求項７】
請求項６に記載の装置であって、前記部分段遅延比較回路には、更に、
前記差動クロック入力信号の前記第１相補信号と前記差動クロック出力信号の前記第２相補信号との和と、前記差動クロック入力信号の前記第２相補信号と前記差動クロック出力信号の前記第１相補信号との和と、の相対値を示す信号を供給するように接続された比較器が含まれる装置。
【請求項８】
請求項７に記載の装置であって、前記第１加算回路には、複数のトランジスタが含まれ、前記比較器には、複数のトランジスタが含まれ、少なくとも１つのトランジスタが、前記複数のトランジスタの双方にある装置。
【請求項９】
請求項６に記載の装置であって、前記全段遅延比較回路は、第１及び第２全段遅延比較回路の内の第１番目であり、前記ＤＬＬには、更に、前記第２全段遅延比較回路が含まれ、
前記第１全段遅延比較回路には、
第１及び第２入力が含まれる第１加算回路であって、前記各入力が、前記差動クロック入力信号の前記第１相補信号を受信するように接続されている前記第１加算回路と、
第１及び第２入力が含まれる第２加算回路であって、前記各入力が、前記差動クロック入力信号の前記第２相補信号を受信するように接続されている前記第２加算回路と、が含まれ、
前記第２全段遅延比較回路には、
第１及び第２入力が含まれる第１加算回路であって、前記各入力が、前記差動クロック出力信号の前記第１相補信号を受信するように接続されている前記第１加算回路と、
第１及び第２入力が含まれる第２加算回路であって、前記各入力が、前記差動クロック出力信号の前記第２相補信号を受信するように接続されている前記第２加算回路と、が含まれる装置。
【請求項１０】
請求項６に記載の装置であって、前記全段遅延比較回路には、
第１及び第２入力が含まれる第１加算回路であって、前記各第１及び第２入力が、前記差動クロック出力信号の前記第１相補信号を受信するように接続されている前記第１加算回路と、
第１及び第２入力が含まれる第２加算回路であって、前記各第１及び第２入力が、前記差動クロック出力信号の前記第２相補信号を受信するように接続されている前記第２加算回路と、
が含まれる装置。
【請求項１１】
請求項１に記載の装置であって、前記遅延段は、差動バッファであり、前記差動バッファには、
前記差動クロック入力信号の第１相補信号を受信するように、また、前記差動クロック出力信号の第１相補信号を供給するように接続された第１インバータと、
前記差動クロック入力信号の第２相補信号を受信するように、また、前記差動クロック出力信号の第２相補信号を供給するように接続された第２インバータと、
が含まれる装置。
【請求項１２】
請求項１に記載の装置において、前記ＤＬＬには、更に、
遷移対称制御回路であって、前記遅延段に接続され、前記差動クロック出力信号及び前記差動クロック入力信号毎に遷移がいつ起こるか制御する前記遷移対称制御回路が含まれる装置。
【請求項１３】
補間遅延を備えた遅延同期ループ（ＤＬＬ）が含まれる回路であって、前記ＤＬＬには、
差動クロック信号を受信するように接続され、また、反転差動クロック信号を供給するように接続されている差動インバータと、
前記クロック信号及び前記反転クロック信号双方を受信するように、また、前記差動クロック信号に対して第１遅延を有する補間クロック信号を供給するように接続されている補間回路と、
前記反転差動クロック信号を受信するように接続され、また、前記差動クロック信号に対して第２遅延を有する非補間クロック信号を供給するように接続されている差動比較回路と、が含まれ、前記第２遅延は、前記差動インバータの全遅延に相当し、前記第１遅延は、前記全遅延の所定の一部に相当する回路。
【請求項１４】
クロック信号を供給するための方法において、
差動クロック信号を遅延回路に供給する段階であって、前記遅延回路は、複数の直列接続された遅延段を含み、各遅延段は、遅延単位だけ前記差動クロック信号を遅延させ、また、前記差動クロック信号を反転させる前記段階と、
複数の差動遅延段出力信号を供給する段階と、
差動遅延段出力信号毎に単一端クロック信号を供給する段階と、
前記差動遅延段クロック信号対間を補間する段階と、
補間された単一端クロック信号を遅延段毎に供給する段階と、
が含まれる方法。
【請求項１５】
請求項１４に記載の方法であって、前記補間段階には、
差動遅延段入力信号及び差動遅延段出力信号を受信する段階であって、前記各差動信号には、第１及び第２相補信号が含まれる前記段階と、
前記差動遅延段入力信号の前記第１相補信号と前記差動遅延段出力信号の前記第２相補信号とを加算して第１和を提供する段階と、
前記差動遅延段入力信号の前記第２相補信号と前記差動遅延段出力信号の前記第１相補信号とを加算して第２和を提供する段階と、
前記第１と第２和とを比較する段階と、
前記比較する段階に応じて、前記補間された単一端クロック信号を供給する段階と、
が含まれる方法。
【請求項１６】
請求項１４に記載の方法であって、更に、
差動遅延段出力信号毎に起こる相補信号遷移が呈する対称性の量を制御する段階が含まれる方法。
【請求項１７】
請求項１４に記載の方法であって、更に、
位相検出回路への入力信号と前記位相検出回路からの出力信号との間の位相差を検出する段階と、
前記位相差を検出する段階に応じて、遅延の前記単位を調整する段階と、
が含まれる方法。
【請求項１８】
複数の直列接続された遅延段が含まれる差動クロック信号遅延回路であって、各遅延段が、遅延単位だけ遅延段入力信号を遅延させるように、また、前記遅延段入力信号を反転して、遅延段出力信号を供給するように構成された前記差動クロック信号遅延回路と、
遅延段毎に前記差動遅延段出力信号又は前記差動遅延段入力信号の内の１つを受信する段階に応じて、単一端クロック信号を遅延段毎に供給するための第１手段と、
遅延段毎に前記差動遅延段出力信号又は前記差動遅延段入力信号の双方を受信する段階に応じて、補間された単一端クロック信号を遅延段毎に供給するための第２手段と、が含まれる装置。
【請求項１９】
請求項１８に記載の装置であって、前記第２手段には、
遅延段毎に前記差動遅延段入力信号の第１相補信号と前記差動遅延段出力信号の第２相補信号とを加算して第１和を提供するための手段と、
遅延段毎に前記差動遅延段入力信号の第２相補信号と前記差動遅延段出力信号の第１相補信号とを加算して第２和を提供するための手段と、
遅延段毎に、前記第１と第２和とを比較するための手段と、が含まれ、装置には、更に、
差動遅延段出力信号毎に起こる相補信号遷移が呈する対称性の量を制御するための手段と、
位相検出回路への入力信号と前記位相検出回路からの出力信号との間の位相差を検出するための手段と、
前記位相差を検出する段階に応じて、遅延の前記単位を調整するための手段と、
が含まれる装置。
【請求項２０】
第１信号と第２信号とを加算するための第１回路手段と、
第３信号と第４信号とを加算するための第２回路手段と、
前記第１と第２信号との前記和と、前記第３と第４信号との前記和とを比較するための第３回路手段と、が含まれ、
前記第１及び第３信号は、第１差動信号の相補信号であり、前記第２及び第４信号は、第２差動信号の相補信号であり、
前記第２差動信号は、前記第１差動信号の遅延反転である回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、遅延同期ループに関し、特に、遅延同期ループにおける遅延線に関する。
【背景技術】
【０００２】
例えば、デジタル信号プロセッサ、マイクロコントローラ、メモリ装置、及び他の入出力装置等の電子装置は、複数の遅延クロック信号を用いなければならないことが多い。複数の遅延クロック信号を生成するために幾つかの手法が用いられてきたが、これら手法の多くが、高機能電子装置のタイミング要件を満たしていない。例えば、多レートクロック発生器（ＭＲＣＧ）は、３２のタップ遅延線を用い、最大１ＧＨｚのクロックレートで動作し、３０ピコ秒未満のタップ毎遅延が必要である。標準電圧しきい値トランジスタを用いるプロセスに用いられる標準バッファ遅延線又はカスタムセルは、この要件を満足しないことが多い。
【０００３】
他の多レートクロック発生器は、交互に正及び負の論理回路を備えたインバータチェーンを利用して、クロック発生速度を大きくすることが多い。しかしながら、インバータチェーンは、交互の論理極性（交互のＮＯＲとＮＡＮＤの使用）と共にインバータチェーンの非対称な立ち上がり／立ち下がり伝搬遅延により、不均一な位相シフトをもたらすことがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、多数の遅延クロック信号を生成する改善された電子システム設計に対するニーズが存在する。
【課題を解決するための手段】
【０００５】
本発明の装置には、部分段遅延を備えた遅延同期ループ（ＤＬＬ）が含まれる。ＤＬＬには、遅延段、部分段遅延比較回路、及び全段遅延比較回路が含まれる。遅延段は、差動クロック入力信号を受信するように接続され、また、差動クロック出力信号を供給するように接続される。部分段遅延比較回路は、差動クロック出力信号及び差動クロック入力信号双方を受信するように、また、差動クロック入力信号に対して第１遅延を有する第１単一端クロック信号を供給するように接続される。全段遅延比較回路は、差動クロック出力信号及び差動クロック入力信号の内の一方を受信するように接続され、また、差動クロック入力信号に対して第２遅延を有する第２単一端クロック信号を供給するように接続される。
【発明を実施するための最良の形態】
【０００６】
本発明は、添付図において、限定的でなく一例として示し、図では、同様な参照符号は、同様な又は可能性として全く同一の要素を示す。
図の要素は、簡単明瞭に示されており、必ずしも縮尺通りに描かれていない。
【０００７】
以下の議論は、本発明の少なくとも１つの例の詳細な説明を提供するように意図されており、本発明それ自体を限定するものと解釈すべきではない。むしろ、任意の数の変更が、この説明に続く請求項で適切に規定される本発明の範囲内に入り得る。
【０００８】
図１は、本発明の一実施形態に基づく電子システム１００を示す。電子システム１００には、クロック１４２及び遅延同期ループ１１０が含まれる。一実施形態において、電子システム１００には、集積回路を含み得るが、この場合、集積回路には、遅延同期ループ１１０が含まれる。遅延同期ループ１１０には、補間遅延線１２０、ループフィルタ１６０、及び位相検出器１３０が含まれる。位相検出器１３０は、ループフィルタ１６０及びクロック１４２に接続される。ループフィルタ１６０は、補間遅延線１２０に接続される。クロック１４２は、補間遅延線１２０及び位相検出器１３０に接続される。
【０００９】
一実施形態において、通常動作時、補間遅延線１２０は、クロック１４２からクロック入力信号１４０と、ループフィルタ１６０の出力からループフィルタ出力信号１６５とを受信する。一実施形態において、クロック入力信号１４０は、差動クロック入力信号であってよい。補間遅延線１２０は、クロック入力１４０及びループフィルタ出力信号１６５を用いて、複数の遅延クロック出力信号１５０を生成する。遅延クロック入力信号１５０は、例えば、デジタル信号プロセッサ、マイクロコントローラ、メモリ装置、及び遅延量が変動する遅延クロック信号を必要とする他の入出力装置（図示せず）等の電子装置によって用い得る。図１に示す実施形態において、遅延クロック出力信号１５０には、遅延クロック出力信号１５２、遅延クロック出力信号１５４、遅延クロック出力信号１５６、及び遅延クロック出力信号１５８が含まれる。他の実施形態において、遅延クロック出力信号１５０には、より多い又は少ない数の遅延クロック出力信号を含み得る。一実施形態において、例えば、３２の遅延クロック出力信号を、多レートクロック発生器（ＭＲＣＧ）を利用する電子システムに用い得る。
【００１０】
一実施形態において、位相検出器１３０は、クロック１４２からクロック入力１４０を、また、補間遅延線１２０から遅延クロック出力信号１５８を受信し、ループフィルタ１６０に供給される位相表示信号１３５を生成する。他の一実施形態において、位相検出器１３０は、クロック入力１４０の代わりに、遅延クロック出力信号１５２を受信し得る。一実施形態において、位相表示信号１３５は、遅延クロック出力１５８とクロック入力１４０との間の位相関係を示す。例えば、一実施形態において、位相検出器１３０は、クロック入力１４０の立ち上がり端と遅延クロック出力１５８の立ち上がり端を比較し、遅延クロック出力１５８の位相がクロック入力１４０の位相より進んでいるか又はクロック入力１４０の位相より遅れているかどうか示す位相表示信号１３５を出力する。
【００１１】
一実施形態において、ループフィルタ１６０は、位相検出器１３０から複数の位相表示値を受信し、位相表示値を平均して、平均位相表示値を生成する。平均位相表示値は、ループフィルタ出力信号１６５（出力１６５）として、ループフィルタ１６０によって出力され、補間遅延線１２０に供給される。一実施形態において、ループフィルタ１６０によって出力された平均位相表示値は、クロック入力１４０と遅延クロック出力１５８との間の位相差の表示として機能する。一実施形態において、ループフィルタ出力信号１６５は、遅延クロック出力信号１５０の遅延を調整するために補間遅延線１２０によって用いられる。
【００１２】
一実施形態において、遅延クロック出力１５２は、例えば、クロック入力１４０の周期の数分の１だけ遅延されたクロック入力１４０であってよい。一実施形態において、遅延クロック出力１５０の各遅延クロック出力の数分の１周期遅延は、遅延クロック出力１５０における遅延クロック出力信号の数を用いて決定される。例えば、一実施形態において、遅延クロック出力信号１５０の数が３２である場合、各クロック出力信号の遅延は、クロック入力１４０の周期を３２の遅延量に分割したものである。
【００１３】
図２は、本発明の一実施形態による補間遅延線１２０の一部を示す。補間遅延線１２０には、対称遅延ユニット２８１、対単一端差動変換器２４１、差動比較器２３０等の全段遅延比較回路、補間比較器２２０等の部分段遅延比較回路、差動比較器２５０等の全段遅延比較回路、及び不整合補償器２６７が含まれる。
【００１４】
差動比較器２３０には、加算器２３２、加算器２３４、及び比較器２３８が含まれる。差動比較器２５０には、加算器２５２、加算器２５４、及び比較器２５８が含まれる。補間比較器２２０には、加算器２２２、加算器２２４、及び比較器２２８が含まれる。
【００１５】
例示した差動比較器２３０及び２５０は、全段遅延比較回路等と称することがある。例示した補間比較器２２０は、部分段遅延比較回路等と称することがある。差動比較器２３０及び差動比較器２５０は、非補間比較回路である。
【００１６】
例示した部分段遅延比較回路２２０及び全段遅延比較回路２５０は、ほぼ整合した出力インピーダンスを有する。部分段遅延比較回路２２０及び全段遅延比較回路２３０も、ほぼ整合した出力インピーダンスを有し得る。
【００１７】
対称遅延ユニット２８１には、遅延段２１０、遅延制御ユニット又は回路２８０、及び対称補正ユニット２７０が含まれる。対称補正ユニット２７０は、遷移対称制御回路と称することがある。一実施形態において、遅延段２１０は、差動バッファである。遅延段２１０には、インバータ２１２及びインバータ２１４が含まれる。一実施形態において、インバータ２１２及びインバータ２１４は、差動インバータである。
【００１８】
一実施形態において、補間遅延線１２０には、直列に接続された複数のインバータ２１２及び２１４、複数の補間比較器２２０、及び複数の差動比較器２３０及び２５０が含まれる。そのような実施形態において、各補間比較器２２０は、一組のインバータ２１２及び２１４に相当し、また、差動比較器２３０、２５０の各々は、一組のインバータ２１２及び２１４の入力又は出力に相当する。
【００１９】
対単一端差動変換器２４１は、クロック１４２からクロック入力１４０を受信する。クロック入力１４０は、対単一端差動変換器２４１を用いて、相補成分２４２及び２４４に分離される。クロック成分信号２４２及び２４４を含む差動クロック入力２０５は、遅延段２１０、補間比較器２２０、及び差動比較器２３０に供給される。
【００２０】
差動比較器２３０の加算器２３２は、差動成分２４４を受信し、差動成分２４４とそれ自体を合計して出力２３３を生成する。差動比較器２３０の加算器２３４は、差動成分２４２を受信し、差動成分２４２とそれ自体を合計して出力２３５を生成する。比較器２３８は、出力２３３と出力２３５を比較し、単一端の遅延出力信号２６２を生成する。遅延出力信号２６２の遅延量は、差動比較器２３０によって生じた遅延に依存する。一実施形態において、出力２３３の値が、出力２３５の値を超える場合、遅延出力信号２６２がアサートされる。他の実施形態において、出力２３５の値が出力２３３の値を超える場合、遅延出力信号２６２がアサートされる。
【００２１】
遅延段２１０は、対単一端差動変換器２４１から差動成分２４２及び差動成分２４４を、また、遅延制御ユニット２８０から遅延制御信号２８４を受信する。遅延段２１０は、例えば、差動インバータであってよい。一実施形態において、遅延制御信号２８４は、遅延段２１０に供給され、遅延クロック出力信号１５０の遅延量を調整する。遅延段２１０のインバータ２１２は、差動成分２４２及び遅延制御信号２８４を受信し、遅延段２１０のインバータ２１４は、差動成分２４４及び遅延制御信号２８４を受信する。インバータ２１２は、差動成分２４２を反転し、遅延制御信号２８４に依存する遅延量（遅延単位）を有する反転差動成分２４６を出力する。インバータ２１４は、差動成分２４４を反転し、また、遅延制御信号２８４に依存する遅延量を有する反転差動成分２４８を出力する。反転差動成分２４６及び反転差動成分２４８が含まれる差動クロック出力信号２４９は、補間比較器２２０及び差動比較器２５０に供給される。
【００２２】
差動比較器２５０の加算器２５２は、反転差動成分２４６を受信し、反転差動成分２４６とそれ自体を合計して、出力２５３を生成する。差動比較器２５０の加算器２５４は、反転差動成分２４８を受信し、反転差動成分２４８とそれ自体を合計して、出力２５５を生成する。比較器２５８は、出力２５３と出力２５５を比較し、遅延出力信号２６６（単一端クロック信号２６６）を生成する。遅延出力信号２６６は、遅延段２１０によって差動成分２４２及び差動成分２４４に適用された遅延に少なくとも部分的に基づく差動クロック入力２０５に対する遅延を有する。一実施形態において、遅延出力信号２６６の遅延は、差動インバータ２１０及び差動比較器２５０の合計遅延に相当する。例えば、遅延出力信号２６６の全遅延は、９０ピコ秒の遅延であってよく、他方、差動クロック入力２０５と遅延出力信号２６２との間の遅延は、３０ピコ秒であってよい。一実施形態において、出力２５３の値が出力２５５の値を超える場合、比較器２５８は、遅延出力信号２６６をアサートする。他の実施形態において、出力２５５の値が出力２５３の値を超える場合、比較器２５８は、遅延出力信号２６６をアサートする。
【００２３】
補間比較器２２０の加算器２２２は、差動成分２４４及び反転差動成分２４６を受信する。補間比較器の加算器２２４は、差動成分２４２及び反転差動成分２４８を受信する。加算器２２２は、差動成分２４４と反転差動成分２４６を合計して、出力２２３を生成する。加算器２２４は、差動成分２４２と反転差動成分２４８を合計して、出力２２５を生成する。比較器２２８は、出力２２３と出力２２５を比較して、遅延出力信号２６４（単一端クロック信号２６４）を生成する。遅延出力信号２６４は、遅延段２１０によって差動クロック入力２０５に適用された遅延に基づく差動クロック入力２０５に対する遅延を有する。一実施形態において、遅延出力信号２６４の遅延は、遅延出力信号２６６の全遅延の所定の一部に相当する。例えば、一実施形態において、遅延制御ユニット２８０（更に後述する）は、遅延出力信号２６４の遅延を、それが遅延出力信号２６６の全遅延の半分であるように制御し得る。一実施形態において、遅延出力信号２６４は、差動成分２４４及び反転差動成分２４２の合計と、差動成分２４２及び反転差動成分２４４の合計との相対値を示す。一実施形態において、出力２２３の値が出力２２５の値を超える場合、遅延出力信号２６４がアサートされる。他の実施形態において、出力２２５の値が出力２２３の値を超える場合、遅延出力信号２６４がアサートされる。
【００２４】
遅延制御及び対称補正動作を支援するために、遅延制御ユニット２８０は、ループフィルタ１６０からループフィルタ出力信号１６５を受信し、そして、ループフィルタ出力信号１６５を用いて、遅延制御信号２８４及び遅延出力信号２８２を生成する。遅延段２１０は、遅延制御出力信号２８４を用い、差動クロック入力２０５に対して、遅延出力信号２６２、遅延出力信号２６４、及び遅延出力信号２６６の遅延量を調整する。上述したように、遅延出力信号２６４の遅延は、遅延出力信号２６６の遅延の所定の一部であってよい。一実施形態において、遅延出力信号２６４の遅延は、遅延出力信号２６６の遅延の半分にほぼ等しい。
【００２５】
一実施形態において、対称補正ユニット２７０は、遅延出力信号２８２、反転差動成分２４６、及び反転差動成分２４８を受信する。一実施形態において、対称制御ユニット２７０は、遅延段２１０に接続され、差動クロック出力信号及び差動クロック入力信号毎に遷移がいつ起こるか制御する。一実施形態において、対称補正ユニット２７０は、遅延出力信号２８２、反転差動成分２４６、及び反転差動成分２４８を用いて、反転差動成分２４６及び反転差動成分２４８の対称性の誤差を補正する。一実施形態において、反転差動成分２４６及び反転差動成分２４８の対称性の誤差を補正すると、図５に示すように、出力２２５及び出力２２３の対称性の誤差が補正される。更に、反転差動成分２４６及び反転差動成分２４８の対称性の補正によって、遅延出力信号２６４の遅延は、遅延出力信号２６２と遅延出力信号２６６との間の遅延の半分に調整し得る。
【００２６】
一実施形態において、遅延出力信号２６２、遅延出力信号２６４、及び遅延出力信号２６６は、不整合補償器２６７に供給され不整合補償が行われる。不整合補償器２６７は、遅延出力信号２６２、遅延出力信号２６４、及び遅延出力信号２６６を受信し、所望の遅延時間外の遅延時間描写を補償する不整合補償動作を実施する。例えば、一実施形態において、遅延出力信号２６２、遅延出力信号２６４、及び遅延出力信号２６６間における所望の遅延時間が３０ピコ秒であり、更に、遅延出力信号２６２と遅延出力信号２６４との間の遅延時間が３０．５ピコ秒であり、また、遅延出力信号２６４と遅延出力信号２６６との間の遅延時間が２９．５ピコ秒である場合、不整合補償器２６７は、各遅延時間が厳密に３０ピコ秒に整合されるように、各遅延出力信号間の遅延時間を整合することによって遅延時間の差を補正し得る。不整合補償器２６７は、遅延クロック出力信号１５０を補間遅延線１２０の出力として供給する。
【００２７】
図３は、本発明の一実施形態による補間比較器２２０を示す。補間比較器２２０には、加算器ブロック３１０（加算回路３１０）、電流源３３０、及び加算器ブロック３２０（加算回路３２０）が含まれる。加算器ブロック３１０には、ＰＭＯＳトランジスタ３１２、ＰＭＯＳトランジスタ３１６、ＮＭＯＳトランジスタ３１４、及びＮＭＯＳトランジスタ３１８が含まれる。電流源３３０には、ＰＭＯＳトランジスタ３３２及びＮＭＯＳトランジスタ３３４が含まれる。加算器ブロック３２０には、ＰＭＯＳトランジスタ３２６、ＰＭＯＳトランジスタ３２２、ＮＭＯＳトランジスタ３２８、及びＮＭＯＳトランジスタ３２４が含まれる。
【００２８】
ＰＭＯＳトランジスタ３１２の制御電極又は端子及びＮＭＯＳトランジスタ３１４の制御電極は、ノード３４０において、差動成分２４２を受信するように接続される。ＰＭＯＳトランジスタ３１６の制御電極及びＮＭＯＳトランジスタ３１８の制御電極は、ノード３４２において、反転差動成分２４８を受信するように接続される。ＰＭＯＳトランジスタ３２６の制御電極及びＮＭＯＳトランジスタ３２８の制御電極は、ノード３４４において、反転差動成分２４６を受信するように接続される。ＰＭＯＳトランジスタ３２２の制御電極及びＮＭＯＳトランジスタ３２４の制御電極は、ノード３４６において、差動成分２４４を受信するように接続される。第１電流電極（電流処理端子等と呼ぶことがある）、この場合、ＰＭＯＳトランジスタ３１２、３１６、３２６、及び３２２のソースは、ノード３３５において、ＰＭＯＳトランジスタ３３２の第２電流電極（ドレイン）に接続される。ＮＭＯＳトランジスタ３１４、３１８、３２８、及び３２４の第２電流電極（ソース）は、ノード３３３において、ＮＭＯＳトランジスタ３３４の第１電流電極（ドレイン）に接続される。ＰＭＯＳトランジスタ３３２の制御電極及びＮＭＯＳトランジスタ３３４の制御電極は、ノード３３１において、トランジスタ３１２、３１６、３１４及び３１８のドレインに接続される。ＰＭＯＳ３３２のソースは、ＶＤＤに接続される。ＮＭＯＳトランジスタ３３４のソースは、接地ＶＳＳに接続される。トランジスタ３２８、３２４、３２６及び３２２のドレインは、遅延出力信号２６４を供給するように接続される。
【００２９】
加算器ブロック３１０は、クロック１４０から差動成分２４２を、また、インバータ２１４から反転差動成分２４８を受信する。一実施形態において、ＰＭＯＳトランジスタ３１２及びＮＭＯＳトランジスタ３１４は、ノード３４０において差動成分２４２を受信し、ＰＭＯＳトランジスタ３１６及びＮＭＯＳトランジスタ３１８は、ノード３４２において反転差動成分２４８を受信する。加算器ブロック３１０のＰＭＯＳトランジスタ３１２、ＮＭＯＳトランジスタ３１４、ＰＭＯＳトランジスタ３１６、及びＮＭＯＳトランジスタ３１８は、差動成分２４２及び反転差動成分２４８を加算するように結合する。差動成分２４２及び反転差動成分２４８の合計を表す出力信号２２３は、ノード３３５及びノード３３３において電流源３３０に供給される。更に、加算器ブロック３１０は、ノード３３１において入力電圧信号を電流源３３０に供給する。ＰＭＯＳトランジスタ３３２及びＮＭＯＳトランジスタ３３４の制御電極は、入力電圧信号を受信し、そして、入力電圧信号の電圧に基づき、ノード３３５及びノード３３３に電流を供給する。
【００３０】
補間比較器２２０の比較器動作を支援するために、ノード３３１に供給された電圧入力信号は、電流源３３０によってノード３３５及びノード３３５に供給された電流の量を要求する。即ち、電流源３３０のＰＭＯＳトランジスタ３３２は、ＰＭＯＳトランジスタ３３２の制御電極に供給された電圧の量に基づき、ノード３３５に電流を供給する。同様に、電流源３３０のＮＭＯＳトランジスタ３３２は、ＮＭＯＳトランジスタ３３４の制御電極に供給された電圧の量に基づき、ノード３３３に電流を供給する。
【００３１】
加算器ブロック３２０は、クロック１４０から差動成分２４４を、また、インバータ２１２から反転差動成分２４６を受信する。一実施形態において、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３２４は、ノード３４６において差動成分２４４を受信する。ＰＭＯＳトランジスタ３２６及びＮＭＯＳトランジスタ３２８は、ノード３４４において反転差動成分２４６を受信する。加算器ブロック３２０のＰＭＯＳトランジスタ３２２、ＮＭＯＳトランジスタ３２４、ＰＭＯＳトランジスタ３２６、及びＮＭＯＳトランジスタ３２８は、差動成分２４４及び反転差動成分２４６を加算するように結合する。差動成分２４４及び反転差動成分２４６の合計を表す出力信号２２５は、ノード３３５及びノード３３３に供給される。更に、加算器ブロック３２０は、ノード３９１に遅延出力信号２６４を供給する。
【００３２】
図４は、本発明の一実施形態による対称遅延ユニット２８１を示す。対称遅延ユニット２８１には、遅延制御ユニット２８０、対称補正ユニット２７０、及び遅延段２１０が含まれる。遅延制御ユニット２８０には、ＰＭＯＳ遅延制御ユニット４８２及びＮＭＯＳ遅延制御ユニット４８４が含まれる。ＰＭＯＳ遅延制御ユニット４８２には、ＰＭＯＳトランジスタ４６２、ＰＭＯＳトランジスタ４６４、ＰＭＯＳトランジスタ４６６、及びＰＭＯＳトランジスタ４６８が含まれる。ＮＭＯＳ遅延制御ユニット４８２には、ＮＭＯＳトランジスタ４５２、ＮＭＯＳトランジスタ４５４、ＮＭＯＳトランジスタ４５６、及びＮＭＯＳトランジスタ４５８が含まれる。対称補正ユニット２７０には、インバータ４９２に相互結合されたインバータ４９０が含まれる。インバータ４９０には、ＰＭＯＳトランジスタ４３２及びＮＭＯＳトランジスタ４３４が含まれる。インバータ４９２には、ＰＭＯＳトランジスタ４４２及びＮＭＯＳトランジスタ４４４が含まれる。遅延段２１０には、インバータ２１２及びインバータ２１４が含まれる。インバータ２１２には、ＮＭＯＳトランジスタ４１４に接続されたＰＭＯＳトランジスタ４１２が含まれる。インバータ２１４には、ＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２４が含まれる。
【００３３】
一実施形態において、インバータ４９０は、弱いインバータであってよく、また、インバータ４９２は、弱いインバータであってよい。例えば、一実施形態において、インバータ４９０及びインバータ４９２のトランジスタの幅は、インバータ２１２及びインバータ２１４のトランジスタの幅より小さくてよい。一実施形態において、対称補正ユニット２７０のＰＭＯＳトランジスタ４３２、ＮＭＯＳトランジスタ４３４、ＰＭＯＳトランジスタ４４２、及びＮＭＯＳトランジスタ４４４は、遅延段２１０のＰＭＯＳトランジスタ４１２、ＮＭＯＳトランジスタ４１４、ＰＭＯＳトランジスタ４２２、及びＮＭＯＳトランジスタ４２４よりサイズが小さい。一実施形態において、インバータ４９０及びインバータ４９２のトランジスタの幅は、インバータ２１２及びインバータ２１４のトランジスタの幅より４分の１小さくてよい。
【００３４】
一実施形態において、遅延制御ユニット２８０は、遅延制御信号２８４を遅延段２１０に、また、遅延出力信号２８２を対称補正ユニット２７０に供給する。ＰＭＯＳ遅延制御ユニット４８２のＰＭＯＳトランジスタ４６２、ＰＭＯＳトランジスタ４６４、ＰＭＯＳトランジスタ４６６、及びＰＭＯＳトランジスタ４６８の第１電流電極は、電圧ＶＤＤを受け取るように接続される。ＰＭＯＳトランジスタ４６２、ＰＭＯＳトランジスタ４６４、ＰＭＯＳトランジスタ４６６、及びＰＭＯＳトランジスタ４６８の制御電極は、ループフィルタ出力１６５を受信するように接続される。ＰＭＯＳトランジスタ４６２の第２電流電極は、インバータ２１２のＰＭＯＳトランジスタ３１２の第１電流電極に遅延制御信号２８４を供給するように接続される。ＰＭＯＳトランジスタ４６８の第２電流電極は、インバータ２１４のＰＭＯＳトランジスタ４２２の第１電流電極に遅延制御信号２８４を供給するように接続される。ＰＭＯＳトランジスタ４６４の第２電流電極は、インバータ４９０のＰＭＯＳトランジスタ４３２の第１電流電極に遅延出力信号２８２を供給するように接続される。第２電流電極ＰＭＯＳトランジスタ４６６は、インバータ４９２のＰＭＯＳトランジスタ４４２の第１電流電極に遅延出力信号２８２を供給するように接続される。
【００３５】
ＮＭＯＳ遅延制御ユニット４８２のＮＭＯＳトランジスタ４５２、ＮＭＯＳトランジスタ４５４、ＮＭＯＳトランジスタ４５６、及びＮＭＯＳトランジスタ４５８の第２電流電極は、接地ＶＳＳに接続される。ＮＭＯＳトランジスタ４５２の第１電流電極は、ＮＭＯＳトランジスタ４１４の第２電流電極に遅延制御信号２８４を供給するように接続される。ＮＭＯＳトランジスタ４５８の第１電流電極は、ＮＭＯＳトランジスタ４２４の第２電流電極に遅延制御信号２８４を供給するように接続される。ＮＭＯＳトランジスタ４５４の第１電流電極は、ＮＭＯＳトランジスタ４３４の第２電流電極に遅延出力信号２８２を供給するように接続される。ＮＭＯＳトランジスタ４５６の第１電流電極は、ＮＭＯＳトランジスタ４４４の第２電流電極に遅延出力信号２８２を供給するように接続される。制御電極ＮＭＯＳトランジスタ４５２、ＮＭＯＳトランジスタ４５４、ＮＭＯＳトランジスタ４５６、及びＮＭＯＳトランジスタ４５８は、ループフィルタ出力１６５を受信するように接続される。
【００３６】
インバータ２１２のＰＭＯＳトランジスタ４１２及びＮＭＯＳトランジスタ４１４の制御電極は、クロック１４２から差動成分２４２を受信するように接続される。ＰＭＯＳトランジスタ４１２の第１電流電極は、ＰＭＯＳトランジスタ４６２の第２電流電極における遅延制御信号２８４を受信するように接続される。ＮＭＯＳトランジスタ４１４の第２電流電極は、ＮＭＯＳトランジスタ４５２の第１電流電極における遅延制御信号２８４を受信するように接続される。ＰＭＯＳトランジスタ４１２の第２電流電極及びＮＭＯＳトランジスタ４１４の第１電流電極は、ノード４９５において、相互結合されたインバータ４９０及び４９２に接続される。一実施形態において、ＰＭＯＳトランジスタ４６２の第２電流電極及びＮＭＯＳトランジスタ４５２の第１電流電極に供給された遅延制御信号２８４は、反転差動成分２４６の遅延を調整するために用いられる。
【００３７】
インバータ４２２のＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２４の制御電極は、クロック１４２から差動成分２４４を受信するように接続される。ＰＭＯＳトランジスタ４２２の第１電流電極は、ＰＭＯＳトランジスタ４６８の第２電流電極における遅延制御信号２８４を受信するように接続される。ＮＭＯＳトランジスタ４２４の第２電流電極は、ＮＭＯＳトランジスタ４５８の第１電流電極における遅延制御信号２８４を受信するように接続される。ＰＭＯＳトランジスタ４２２の第２電流電極及びＮＭＯＳトランジスタ４２４の第１電流電極は、ノード４９６において、相互結合されたインバータ４９０及び４９２に反転差動成分２４８を供給するように接続される。一実施形態において、ＰＭＯＳトランジスタ４６８の第２電流電極及びＮＭＯＳトランジスタ４５８の第１電流電極に供給された遅延制御信号２８４は、反転差動成分２４８の遅延を調整するために用いられる。
【００３８】
一実施形態において、対称補正ユニット２７０は、ＰＭＯＳ遅延制御ユニット４８２及びＮＭＯＳ遅延制御ユニット４８４から遅延出力信号２８２を、また、遅延段２１０から反転差動成分２４６及び反転差動成分２４８を受信する。ＰＭＯＳトランジスタ４３２の第１電流電極は、ＰＭＯＳトランジスタ４６４の第２電流電極における遅延出力信号２８２を受信するように接続される。ＮＭＯＳトランジスタ４３４の第２電流電極は、ＮＭＯＳトランジスタ４５４の第１電流電極における遅延出力信号２８２を受信するように接続される。ＰＭＯＳトランジスタ４３２及びＮＭＯＳトランジスタ４３４の制御電極は、ノード４９６において、ＰＭＯＳトランジスタ４４２の第２電流電極、ＮＭＯＳトランジスタ４４４の第１電流電極、ＰＭＯＳトランジスタ４２２の第２電流電極、及びＮＭＯＳトランジスタ４２４の第１電流電極に接続される。
【００３９】
ＰＭＯＳトランジスタ４４２の第１電流電極は、ＰＭＯＳトランジスタ４６６の第２電流電極における遅延出力信号２８２を受信するように接続される。ＮＭＯＳトランジスタ４４４の第２電流電極は、ＮＭＯＳトランジスタ４５６の第１電流電極における遅延出力信号２８２を受信するように接続される。ＰＭＯＳトランジスタ４４２及びＮＭＯＳトランジスタ４４４の制御電極は、ノード４９５において、ＰＭＯＳトランジスタ４３２の第２電流電極、ＮＭＯＳトランジスタ４３４の第１電流電極、ＰＭＯＳトランジスタ４１２の第２電流電極、及びＮＭＯＳトランジスタ４１４の第１電流電極に接続される。一実施形態において、ノード４９５における反転差動成分２４６は、ＰＭＯＳトランジスタ４６４の第２電流電極、ＮＭＯＳトランジスタ４５４の第１電流電極、ＰＭＯＳトランジスタ４６６の第２電流電極、及びＮＭＯＳトランジスタ４５６の第１電流電極に供給された遅延出力信号２８２を用いて、ノード４９６における反転差動成分２４８と対称になるように調整される。一実施形態において、遷移対称回路２７０は、差動クロック出力信号（反転差動成分２４６及び反転差動成分２４８）及び差動クロック入力信号（差動成分２４２及び差動成分２４４）毎に遷移がいつ起こるか制御する。一実施形態において、差動成分２４２及び差動成分２４４は、それらの勾配の中間点がほぼ等しいように遷移される。一実施形態において、反転差動成分２４６及び反転差動成分は、それらの勾配の中間点がほぼ等しいように、遷移される。
【００４０】
図５は、本発明の一実施形態に基づく、差動成分信号２４２、差動成分信号２４４、反転差動成分２４８、反転差動成分２４６、差動成分信号２４２及び反転差動成分２４８の加算信号、差動成分信号２４４及び反転差動成分信号２４６の加算信号、遅延出力信号２６２、遅延出力信号２６４、並びに遅延出力信号２６６を示す。
【００４１】
本出願全体において説明した様々なハードウェアユニット及び回路は、様々な機能毎に再利用又は共有し得ることに留意されたい。差動比較器２３０、補間比較器２２０、及び差動比較器２５０等の比較器動作を行う比較器回路は、本明細書で述べた比較器動作を実施する任意の比較器回路であってよいことに留意されたい。一実施形態において、補間比較器２２０、差動比較器２３０、及び差動比較器２５０は、内部的に実質的に同様なものである。本発明の実施形態は、ハードウェア、ソフトウェア、又は双方の組合せで実現し得る。例えば、幾つかの実施形態は、状態機械の実行を制御するマイクロコードを備えた制御回路を有する有限の状態機械によって実現し得る。他の選択肢として、ソフトウェアコードを用いて、上記機能を実施し得る。更に、遅延同期ループ１１０は、ハードウェア記述言語を用いてコンピュータ判読可能媒体上に符号化された合成可能な回路であってよい。
【００４２】
上記明細書において、具体的な実施形態を参照して、本発明について説明した。しかしながら、当業者が理解されるように、以下の請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更を行い得る。したがって、明細書及び図は、限定的でなく例示的であると見なすものとし、また、そのような全ての修正は、本発明の範囲内に含まれるものとする。
【００４３】
一実施形態において、回路には、補間遅延を備えた遅延同期ループ（ＤＬＬ）が含まれる。ＤＬＬには、差動インバータ、補間回路、及び差動比較回路が含まれる。差動インバータは、差動クロック信号を受信するように接続され、また、反転差動クロック信号を供給するように接続される。補間回路は、クロック信号及び反転クロック信号双方を受信するように、また、クロック信号に対して第１遅延を有する補間クロック信号を供給するように接続される。差動比較回路は、反転クロック信号を受信するように接続され、また、クロック信号に対して第２遅延を有する非補間クロック信号を供給するように接続される。第２遅延は、差動インバータの全遅延に相当し、第１遅延は、全遅延の所定の一部に相当する。
【００４４】
本発明の一実施形態において、クロック信号を供給するための方法を提示する。差動クロック信号は、遅延回路に供給される。遅延回路には、複数の直列接続された遅延段が含まれる。各遅延段は、遅延単位量だけクロック信号を遅延させ、クロック信号を反転する。複数の差動遅延段出力信号が供給される。単一端クロック信号は、差動遅延段出力信号毎に供給される。補間は、差動遅延段クロック信号対間において起こる。補間された単一端クロック信号は、遅延段毎に供給される。
【００４５】
一実施形態において、装置には、差動クロック信号遅延回路、複数の直列接続された遅延段、遅延段毎に単一端クロック信号を供給するための第１手段、及び補間された単一端クロック信号を遅延段毎に供給するための第２手段が含まれる。差動クロック信号遅延回路には、複数の直列接続された遅延段が含まれる。各遅延段は、遅延単位量だけ遅延段入力信号を遅延するように、また、遅延段入力信号を反転して、遅延段出力信号を供給するように構成される。第１手段は、遅延段毎に差動遅延段出力信号又は差動遅延段入力信号の内の１つを受信する段階に応じて、遅延段毎に単一端クロック信号を供給する。第２手段は、遅延段毎に差動遅延段出力信号又は差動遅延段入力信号の双方を受信する段階に応じて、補間された単一端クロック信号を遅延段毎に供給する。
【００４６】
一実施形態において、回路には、第１回路手段、第２回路手段、及び第３回路手段が含まれる。第１回路手段は、第１信号及び第２信号を加算する。第２回路手段は、第３信号及び第４信号を加算する。第３回路手段は、第１及び第２信号の和と第３及び第４信号の和とを比較する。第１及び第３信号は、第１差動信号の相補信号である。第２及び第４信号は、第２差動信号の相補信号である。第２差動信号は、第１差動信号の遅延反転である。
【００４７】
本明細書において述べたトランジスタは（バイポーラ、フィールド効果等にかかわらず）、第１電流処理端子と第２電流処理端子との間における電流の流れを制御する制御端子を有するものとして概念化し得る。制御端子の条件が適切であると、第１電流処理端子と第２電流処理端子との間に電流が流れる。
【００４８】
例えば、バイポーラＮＰＮトランジスタでは、第１電流処理端子は、コレクタであり、制御端子は、ベースであり、第２電流処理端子は、エミッタである。ベースに充分な電流が流れ込むと、コレクタ・エミッタ間電流が流れる。バイポーラＰＮＰトランジスタでは、第１電流処理端子は、エミッタであり、制御端子は、ベースであり、第２電流処理端子は、コレクタである。ベース・エミッタ間に電流が流れると、エミッタ・コレクタ電流が流れる。
【００４９】
また、電界効果トランジスタ（ＦＥＴ）は、ドレイン、ゲート、及びソースを有するものとして議論されることが多いが、そのようなほとんどの装置において、ドレインは、ソースと交換可能である。これは、トランジスタの構成配置及び半導体処理が対称であることが多いためである。ｎチャネルＦＥＴの場合、より高い電圧に通常ある電流処理端子は、慣習的にドレインと呼ばれる。より低い電圧に通常ある電流処理端子は、慣習的にソースと呼ばれる。（ソース電圧に対して）ゲート上の電圧が充分であると、このため、電流は、ドレインからソースに流れる。ｎチャネルＦＥＴ装置の方程式において言及されるソース電圧は、単に、いずれか任意の時点において、ドレイン又はソース端子のどちらがより低い電圧を有するか意味する。例えば、双方向ＣＭＯＳ伝達ゲートのｎチャネル装置の“ソース”は、伝達ゲートのどちら側が、より低い電圧であるかに依存する。ほとんどのｎチャネルＦＥＴ装置のこの対称性を反映すると、制御端子は、ゲートと見なすことができ、第１電流処理端子は、“ドレイン／ソース”と呼称でき、第２電流処理端子は、“ソース／ドレイン”と呼称できる。そのような説明は、ｐチャネルＦＥＴ装置の場合も同様に有効であるが、その理由は、ドレインとソース電圧との間の極性、即ち、ドレインとソース間の電流の流れ方向が、このような用語では、暗示されないためである。また、一方の電流処理端子は、任意に“ドレイン”と見なし、他方は、“ソース”と見なすことができ、これら２つは、独特なものではなく、交換可能なものであると暗黙のうちに理解される。
【００５０】
絶縁ゲートＦＥＴ（ＩＧＦＥＴ）は、通常、ＭＯＳＦＥＴ装置と称される（これは、文字通り、“Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ＿Ｆｉｅｌｄ＿Ｅｆｆｅｃｔ＿Ｔｒａｎｓｉｓｔｏｒ”（金属酸化物半導体電界効果トランジスタ）の頭字語である）が、ゲート材料は、ポリシリコン又は金属以外の何らかの材料であってよく、また、誘電体は、酸窒化物、窒化物、又は酸化物以外の何らかの材料であってよい。ＭＯＳＦＥＴのような従来の歴史的用語の用法は、そのような制約が意図されていることを文脈が示さない限り、酸化物誘電体を有する金属ゲートＦＥＴを指すと文字通り解釈すべきでない。
【００５１】
本明細書において述べた信号に関して、信号は、第１論理ブロックから第２論理ブロックに直接送信し得ること、又は信号は、そのような論理ブロック間において、修正（例えば、増幅、減衰、遅延、バッファ処理、反転、フィルタ処理、もしくは、変換又は更にラッチ）し得ることを、当業者は認識されるであろう。上述した実施形態の信号は、１つのブロックから次のブロックに送信されるものとして特徴付け得るが、ブロック間の接続は、信号の情報的及び／又は機能的側面がブロック間で伝達される限り、そのような直接伝達される信号の代わりに、修正された信号を含むように、本発明の様々な実施形態で実施し得る。ある程度、第２論理ブロックにおける信号入力は、関係する回路の物理的な限界がある（例えば、必然的に何らかの減衰及び遅延がある）ため、第１論理ブロックからの第１信号出力から導出される第２信号として概念化し得る。従って、本明細書において用いるように、また、議論を簡単にするために、回路限界という理由のために又は第１信号の情報的及び／又は最終的な機能的側面をほとんど変えない他の回路要素を通過するという理由にかかわらず、論理ブロック間の信号には、第１信号から導出される第２信号、第１信号、及び／又は第１信号に対する任意の修正が含まれる。
【００５２】
本明細書に示された構成は、単に例示的であること、また、実際、同じ機能を達成する他の多くの構成を実現し得ることを理解されたい。抽象的であるが明確な意味で、同じ機能を達成する構成要素のあらゆる構成は、所望の機能が達成されるように、効果的に“関連付けられる”。従って、特定の機能を達成するために本明細書において組み合わせられた任意の２つの構成要素は、構成又は中間構成要素にかかわらず所望の機能が達成されるように、互いに“関連付けられて”いると理解し得る。同様に、そのように関連付けられた任意の２つの構成要素は、所望の機能を達成するために互いに“接続されている”ともみなし得る。
【００５３】
本明細書において述べる導体は、単一の導体、複数の導体、単方向の導体、又は双方向の導体であることに関連して例示又は記述し得る。しかしながら、異なる実施形態では、導体の実装も異なり得る。例えば、双方向の導体よりもむしろ別個の単方向導体を用いたり、その逆の場合もあったりする。また、直列に又は時分割多重方式で多数の信号を伝達する単一の導体で複数の導体を置き換えることがある。同様に、多数の信号を搬送する単一の導体は、これらの信号の一部を搬送する様々な異なる導体に分離し得る。従って、信号を伝達するための多くのオプションが存在する。
【００５４】
上記詳細な説明は例示的であることから、“一実施形態”について述べる場合、それは、例示的実施形態である。従って、この文脈での用語“ｏｎｅ（一）”の使用は、１つ且つ１つだけの実施形態が、説明された特徴を有し得ることを示さない。むしろ、他の多くの実施形態が、そうであることが多く、例示的な“一実施形態”の説明された特徴を有し得る。従って、上記において用いたように、本発明について一実施形態という文脈で述べる場合、一実施形態は、本発明の多くの可能な実施形態の１つである。
【００５５】
詳細な説明における用語“一実施形態”の用い方に関する上記通告にもかかわらず、特定数の導入された請求項要素が、以下の請求項において意図される場合、そのような意図は、請求項において明示的に列挙され、また、そのような列挙がない場合、そのような制限は、存在又は意図されないことを当業者は理解されるであろう。例えば、以下の請求項において、請求項要素が、“１つの”特徴を有するものとして述べられる場合、その要素が、述べられた特徴の１つに且つただ１つに限定されることを意図する。更に、請求項要素が、以下の請求項において、“ａ（不定冠詞）”で示す特徴を含むものとして述べられる場合、その要素が、述べられた特徴の１つに且つただ１つに限定されることを意図しない。むしろ、例えば、“ａ（不定冠詞）”で示す特徴を含む請求項は、装置又は方法が、対象の１つ又は複数の特徴を含むと解される。即ち、対象の装置又は方法には、“ａ（不定冠詞）”で示す特徴が含まれることから、請求項は、装置又は方法に他のそのような同様な特徴が含まれるかどうかにかかわらず、その装置又は方法は理解される。請求項の特徴に対するこのように非限定的な導入冠詞として用語“ａ（不定冠詞）”を用いることは、過去多くの法廷において採用されている解釈と同じものとして、それとは反対に存在し得るあらゆる変則的又は前例の判例法にもかかわらず、本出願人らによって本明細書に採用されている。同様に、請求項要素が、前に述べた特徴（例えば、“ｔｈｅ（定冠詞）”で示す特徴）を含むものとして、以下の請求項において述べられている場合、その要素は、単に定冠詞の偶発的な使用によって述べられた特徴の１つ且つ１つだけに限定されないこと
更に、請求項において“少なくとも１つの”及び“１つ又は複数の”等の導入句を用いることは、同一請求項が導入句“１つ又は複数の”又は“少なくとも１つの”及び“ａ”又は“ａｎ”等の不定冠詞を含む場合でさえ、不定冠詞“ａ”又は“ａｎ”による他の請求項要素の導入によって、そのような導入された請求項要素を含む任意の特定の請求項がそのような要素１つだけを含む発明に限定されることを意味すると解釈すべきではない。同じことが、定冠詞を用いる場合にも当てはまる。
【００５６】
文脈によって他に規定されない限り、“第１”及び“第２”等の形容詞は、そのような用語が修飾する要素間を任意に区別するためだけに用いる。“第１要素”（例えば、第１装置又は第１ステップ）として要素を識別することは、そのような要素が必ずしも“第２要素”より重要であるとは限らない。第１要素の識別は、必ずしも、他の又は同様なアクションが第２要素に関して取られる前に、第１要素に関してアクションが取られたことを意味するとは限らない。従って、用語“第１”及び“第２”は、文脈によって特に指定しない限り、技術的に又は時間的に要素間を区別するためには用いられない。このように、用語“第１”及び“第２”は、新規のもしくは明確な特徴を付加しようとするものではなく、むしろ単に非限定的に、それらを任意に識別しようとするものである（例えば、“第１要素”は、“第２要素”と、それら要素に関して請求項に指定された何らかの更なる特徴付けに関してのみ異なるものであり、また、単に用語“第１”を用いた結果として、未知であって本出願において開示される又は後に出現するいずれか他の要素と異なる必要は全くなく、新規性のポイントは請求項中のどこかに記載される）。
【００５７】
恩恵、他の利点、及び問題の解決策について、具体的な実施形態を基に上述した。しかしながら、これらの恩恵、利点、問題の解決策、及び何らかの恩恵、利点、又は解決策を生じさせる又はより顕著にさせる如何なる要素も、全ての請求項の決定的な、必要な、若しくは不可欠な特徴又は要素として解釈してはならない。請求項。本明細書において用いる用語“含まれる（ｃｏｍｐｒｉｓｅｓ、ｃｏｍｐｒｉｓｉｎｇ）”又はそのいずれか他の派生語は、非排他的な包括を網羅するように意図されており、一連の要素を含むプロセス、方法、物、又は装置は、これらの要素だけでなく、明示的に列記されていない他の要素や、このようなプロセス、方法、物、又は装置に固有の他の要素も含み得る。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態による電子システムをブロック図形式で示す図。
【図２】本発明の一実施形態による補間遅延線をブロック図形式で示す図。
【図３】本発明の一実施形態による補間比較器を回路形式で示す図。
【図４】本発明の一実施形態による対称遅延ユニットを回路形式で示す図。
【図５】本発明の一実施形態による様々な信号のタイミング図を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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