(57)【要約】光デバイスと電子デバイスとを半導体基板に集積する方法は、半導体基板の第１領域（２２）の活性半導体層（１４）に開口（２４，２６）を形成することを備え、第１領域は電子デバイス部に対応し、第２領域（２０）は光デバイス領域に対応する。半導体層（４６）はエピタキシャル成長して、第２領域（２０）の露光された活性半導体層（１４）を覆い、エピタキシャル成長した半導体層（４６）は光デバイス層に対応する。電子デバイスの少なくとも一部は半導体基板の電子デバイス部（２２）の活性半導体層（１４）に形成される。方法は半導体基板の光デバイス部（２０）のエピタキシャル成長した半導体層（４６）の開口（６０，６２）を形成することを更に含み、開口（６０，６２）は光デバイスの一つ以上の特徴を形成する。
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【特許請求の範囲】
【請求項１】
光デバイスと電子デバイスとを半導体基板に集積するための方法であって、
活性半導体層を有する半導体基板を提供すること、
前記半導体基板の電子デバイス部に対応する第１領域における、活性半導体層に開口を形成し、且つ前記第１領域の活性半導体層に開口を前記形成している間、前記半導体基板の光デバイス部に対応する第２領域における、前記活性半導体層を保護すること、
前記半導体基板の前記電子デバイス部における前記活性半導体層の前記開口を充填物質で充填すること、
前記半導体基板の前記第２領域における前記活性半導体層の一部を露光し、且つ前記第２領域における前記活性半導体の露光の間、前記半導体基板の前記第１領域を保護すること、
前記第２領域における前記露光された活性半導体層を覆う半導体層をエピタキシャル成長させて、光デバイス領域に対応する半導体層を形成すること、
前記半導体基板の前記電子デバイス部における前記活性半導体層上に電子デバイスの少なくとも一部を形成すること、
前記半導体基板の前記光デバイス部の前記エピタキシャル生長した半導体層に、光デバイスの１つ以上の特徴を形成する開口を形成すること、
前記半導体基板の前記電子デバイス部に電子デバイス部の更なる部分を形成すること
を備える方法。
【請求項２】
前記活性半導体層と前記エピタキシャル成長した半導体層とは、導波管を形成するに十分な組み合わされた合計の厚さを有する、請求項１に記載の方法。
【請求項３】
前記電子デバイスの前記一部を形成することは、前記半導体基板の前記電子デバイス部の前記活性半導体層にゲート絶縁体とゲート電極とを形成することを含み、更に前記半導体基板の前記電子デバイス部の前記ゲート電極のパターニングの間、前記ゲート絶縁体は前記半導体基板の前記光デバイス部の前記光デバイス領域を保護する、請求項１に記載の方法。
【請求項４】
前記電子デバイスの前記一部を形成することは、スペーサ・ライナーと側壁スペーサとを形成することを更に含み、前記スペーサ・ライナーは前記活性半導体層の露光した一部と前記半導体基板の前記電子デバイス部における前記ゲート電極とに形成され、前記側壁スペーサは前記ゲート電極と前記側壁スペーサとの間の前記スペーサ・ライナーと共に前記ゲート電極の側壁に形成され、更に、前記半導体基板の前記電子デバイス部における前記側壁スペーサを形成している間、前記スペーサ・ライナーは前記半導体基板の前記光デバイス部における前記光デバイスを保護する、請求項３に記載の方法。
【請求項５】
前記半導体基板の前記電子デバイス部における前記活性半導体層の前記開口を形成することは、開口をエッチングすることを含み、前記トレンチ・ライナーを形成することは、エッチングされた前記側壁を不動化し、前記開口の角を取り且つ、前記半導体基板の前記電子デバイス部における前記活性半導体層の開口間の前記活性半導体層における応力を最適化するのに最適化された酸化処理を含む、請求項１に記載の方法。
【請求項６】
前記エピタキシャル成長した半導体層の前記開口を形成することは、前記半導体基板の前記光デバイス部の前記光デバイス領域に光導波管を形成する、請求項１に記載の方法。
【請求項７】
前記電子デバイスの前記更なる一部を形成することは、ソース／ドレイン注入領域を形成すること含み、更に前記ソース／ドレイン注入領域を形成することは、前記半導体基板の前記光デバイス部の前記エピタキシャル生長した半導体層に電気コンタクト領域を形成することも含む、請求項１に記載の方法。
【請求項８】
前記半導体基板の前記光デバイス部を覆うサリサイド・ブロック層を形成すること、
前記半導体基板の前記電子デバイス部のサリサイド処理を行って、前記サリサイド・ブロック層が前記半導体基板の前記光デバイス部の前記エピタキシャル成長した半導体のサリサイド化を阻止すること、
前記半導体基板の前記電子デバイス部と前記光デバイスとを覆う中間絶縁層を形成することを更に備え、
サリサイド処理を行うことは前記エピタキシャル成長した半導体層の前記電気コンタクト領域のサリサイド処理を行うことを含む、
請求項７に記載の方法。
【請求項９】
サリサイド処理を行うことは、前記半導体基板の前記光デバイス部と前記電子デバイス部を覆うサリサイド化メタライゼーションと、前記サリサイド化メタライゼーションをアニールして前記半導体基板の前記電子デバイス部の半導体物質の露光した領域にサリサイド処理された領域を形成することを含み、前記サリサイド・ブロック層は、前記半導体基板の前記光デバイスの前記活性半導体層を覆う前記サリサイド化メタライゼーションのサリサイド化を阻止する、請求項８に記載の方法。
【請求項１０】
前記半導体基板の前記光デバイス部は、光格子結合器、導波管、波長選択性フィルタ、光変調器又は導波管格子アレイの一つ以上を備える、請求項１に記載の方法。
【請求項１１】
光デバイスと電子デバイスとを半導体基板に集積するための方法であって、
活性半導体層を有する半導体基板を提供すること、
前記半導体基板の電子デバイス部に対応する第１領域における、活性半導体層に開口を形成し、且つ前記第１領域の活性半導体層に開口を前記形成している間、前記半導体基板の光デバイス部に対応する第２領域における、前記活性半導体層を保護すること、
前記半導体基板の前記電子デバイス部における前記活性半導体層の前記開口を充填物質で充填すること、
前記半導体基板の前記電子デバイス部の前記活性半導体層の電子デバイスの少なくとも一部を形成すること、
前記半導体基板の前記第１及び第２領域を覆う第１絶縁層と第２絶縁層とを堆積すること、
前記半導体基板の前記第２領域における前記活性半導体層の一部を露光し、且つ前記第２領域における前記活性半導体の前記露光の間、前記半導体基板の前記第１領域を保護すること、
前記第２領域における前記露光された活性半導体層を覆う半導体層をエピタキシャル成長させて、光デバイス領域に対応する半導体層を形成すること、
前記第２絶縁層をパターニング及びエッチングして、前記ゲート電極と前記側壁スペーサとの間の前記第１絶縁層の一部を有する前記ゲート電極の側壁の側壁スペーサを形成すること、
前記半導体基板の前記光デバイス部の前記エピタキシャル生長した半導体層に、光デバイスの１つ以上の特徴を形成する開口を形成すること、
前記半導体基板の前記電子デバイス部に電子デバイスの更なる一部を形成すること
を備える方法。
【請求項１２】
前記電子デバイスの前記一部を形成することは、前記半導体基板の前記電子デバイス部の前記活性半導体層上にゲート絶縁体とゲート電極とを形成することを含み、更に前記半導体基板の前記電子デバイス部の前記ゲート電極のパターニングの間、前記ゲート絶縁体は前記半導体基板の前記光デバイス部における前記光デバイス領域を保護する、請求項１１に記載の方法。
【請求項１３】
前記活性半導体層と前記エピタキシャル成長した半導体層とは導波管を形成するに十分な組み合わされた合計の厚さを有する、請求項１１に記載の方法。
【請求項１４】
前記開口を形成することは、前記半導体基板の前記光デバイス部の前記光デバイス領域に光導波管を形成形成する、請求項１１に記載の方法。
【請求項１５】
前記電子デバイスの更なる一部を形成することは、ソース／ドレイン注入領域を形成することを含む、請求項１１に記載の方法。
【請求項１６】
更に、前記ソース／ドレイン注入領域を形成することは、前記半導体基板の前記光デバイス部の前記光デバイス領域の前記光導波管に隣接する前記エピタキシャル成長した半導体層に電気コンタクト領域を形成することも含む、請求項１５に記載の方法。
【請求項１７】
前記半導体基板の前記光デバイス部を覆うサリサイド・ブロック層を形成すること、
前記半導体基板の前記電子デバイス部をサリサイド処理を行って、前記サリサイド・ブロック層が前記半導体基板の前記光デバイス部の前記エピタキシャル成長した半導体のサリサイド化を阻止すること、
前記半導体基板の前記電子デバイス部と前記光デバイスとを覆う中間絶縁層を形成することを更に備え、
サリサイド処理を行うことは前記エピタキシャル成長した半導体層の前記電気コンタクト領域にサリサイド処理を行うことを含む、
請求項１６に記載の方法。
【請求項１８】
前記サリサイド・ブロック層を形成することは、前記半導体基板の前記光デバイス部及び前記電子デバイス部上にＴＥＯＳを堆積し、次に前記電子デバイス部から前記ＴＥＯＳを除去することを備える、請求項１７に記載の方法。
【請求項１９】
サリサイド処理を行うことは、前記半導体基板の前記光デバイス部と前記電子デバイス部を覆うサリサイド化メタライゼーションと、前記サリサイド化メタライゼーションをアニールして前記半導体基板の前記電子デバイス部の半導体物質の露光した領域にサリサイドした領域を形成することを含み、前記サリサイド・ブロック層は前記半導体基板の前記光デバイスの前記活性半導体層を覆う前記サリサイド化メタライゼーションのサリサイド化を阻止する、請求項１７に記載の方法。
【請求項２０】
前記半導体基板の前記光デバイス部は、光格子結合器、導波管、波長選択性フィルタ、光変調器又は導波管格子アレイの一つ以上を備える、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は異なるデバイス・タイプを一つの集積回路に提供することに関し、より詳細には光デバイスを電子デバイスと共に一つの集積回路に集積することに関する。
【背景技術】
【０００２】
半導体処理及びリゾクラフィが改良され続けるに従い、トランジスタのスイッチング速度も改良され続け、その結果高性能の回路機能がもたらされる。回路は他の回路へ自身の出力を提供する。しばしば比較的長いバスがこれらの信号を搬送する。これらのバスは静電容量と抵抗とを固有に有し、その結果ＲＣ遅延が、バスにより搬送される電気信号に存在する。バスがより大きく作られて抵抗を低減するが、静電容量が増大する。また、多数のバスが存在するので、バスの大きさの増大が集積回路の大きさの増大をもたらす。正味の影響は、信号の搬送波にしばしば重大な速度制限がかかることである。トランジスタのスイッチング速度を更に増大すると全体の動作速度が比較的小さく増大する。
【０００３】
１つの困難は集積回路で信号送信のために光相互接続の利益を得る実際の方法を発見することであった。１つの大きな問題は、製造可能で且つトランジスタを製造する対価に見合う方法で光信号をルーティングすることである。対価は２つに対して異なり且つ、１方又は他方はわずかに機能的になるか又は非常に高価になる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、光デバイスを電子デバイスと共に一つの集積回路に集積することに関する改良を提供する方法が求められている。
【課題を解決するための手段】
【０００５】
半導体基板に光デバイスと電子デバイスとを集積する方法は、半導体基板の第１領域の活性半導体層に開口を形成することを備え、第１領域は電子デバイス部に対応し、第２領域は光デバイス部に対応する。半導体層はエピタキシャル成長されて、第２領域の露光された活性半導体層を覆い、エピタキシャル成長された半導体層は光デバイス領域に対応する。電子デバイスの少なくとも一部は半導体基板の電子デバイス部にある活性半導体層に形成される。方法は半導体基板の光デバイス部のエピタキシャル成長された半導体層に開口を形成することを更に含み、開口は光デバイスの一つ以上の特徴を形成する。特徴の一つは、光デバイス部を覆うサリサイド（ｓａｌｉｃｉｄｅ）ブロック層を形成することと、電子デバイス部のサリサイド処理を行うことであって、サリサイド・ブロック層は光デバイス部のエピタキシャル成長した半導体層のサリサイド化を阻止することとであり、別の特徴は、電子デバイス部を覆う中間絶縁層と半導体基板の光デバイス部とを形成することである。
【発明を実施するための最良の形態】
【０００６】
本発明は例示する方法で説明され、添付した図面によって制限されない。図面では、同じ参照番号は同じ要素を示す。
図面の要素は単純性及び明白性を目的として図示されており、縮尺どおりに描かれる必要が無いことに当業者は気づくであろう。例えば、図面におけるいくつかの要素の大きさは他の要素に比べて相対的に誇張されて、本発明の実施形態の理解の向上に役立つ。
【０００７】
一態様において、半導体デバイス構造は一つの集積回路に導波管とトランジスタとの両者を有する。ＳＯＩに形成される高性能の電子及び光構造に対する開始物質の厚さの要求は異なる。高性能電子機器と高性能光機器との両者が一つのウェーハ上に所望される場合、エピタキシャルなシリコン成長が、集積回路の一部分又は両部分の厚さを最適化するために必要とされる。活性半導体の厚さが７００オングストローム以下程度である高性能ＳＯＩと互換であるように選択される開始ＳＯＩ基板を利用して、トレンチ・アイソレーションがトランジスタの電気的分離を形成するために利用される。一実施形態では、電子デバイスのトレンチ・アイソレーション終了後に、エピタキシャルなシリコン成長が、高性能導波管を形成するためにより厚いシリコン層が望まれる回路の光領域で実行される。このような実施形態には、高温を伴う導波管領域形成がほとんどのトランジスタを形成する前に完了するという利益がある。
【０００８】
他の実施形態では、電子デバイス形成の間ウェーハの平面性を保つために、エピタキシャル形成がソース／ドレイン拡張形成の後に実行される。いずれの実施形態でも、除去可能なシリコンが光領域の光デバイスを形成するために利用される。このようなデバイスは、導波管、光格子結合器、光変調器、光波長選択ファイバ、又は導波管格子アレイ（ａｒｒａｙｅｄ  ｗａｖｅｇｕｉｄｅ  ｇｒａｔｉｎｇ）を含むが、これらには限定されない。サリサイド・ブロックが、導波管の不要な領域へのサリサイド形成を防止するために光デバイスの上方に利用される。
【０００９】
図１に示されるものは、分離層１２と、分離層１２の上の半導体層１４と、半導体層１４上のパッド酸化物層１６と、窒化物層１８とを備える半導体デバイス構造１０である。半導体デバイス構造１０は光デバイス領域２０と電子デバイス領域２２とに分割される。この例では、光デバイス領域２０は導波管を形成するためのものであり、電子デバイス領域２２はトランジスタを形成するためのものである。光デバイス領域２２は開口２４及び開口２６を有する。開口２４及び２６は分離層１２まで伸びる。半導体層１４は好適には、約７００オングストロームの程度の厚さの単結晶シリコンである。一実施形態では、分離層１２は比較的厚いシリコン基板（図示せず）上の約８０００オングストローム以上程度の酸化物を含む。正確な厚さは特定の光デバイスの要求によって決定される。ここで記載されたように、分離層１２と半導体層１４が一緒になったものは、分離（ＳＯＩ）ウェーハ上の標準的な半導体に類似しているが、この場合、分離層１２が従来のＳＩＯウェーハに対応する注入された酸化層よりも厚いという点が異なる。開口２４及び２６を形成する間、光領域２０はマスク化されるので、光領域２０には開口が形成されない。開口２４及び２６のような開口はしばしばトレンチと称される。パッド酸化物１６と窒化物１８とはトレンチ形成の準備で利用される従来の層である。開口２４及び開口２６のライナー２８，３０，３２及び３４の形成後、従来のトレンチ充填が、好適には領域３６及び３８に示されるように高密度プラズマ（ＨＤＰ）酸化物で実行される。ＣＭＰが実行されて浅トレンチ分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）処理モジュールが完了する。
【００１０】
図２に示されているものは、ウェーハ上でフォトリゾクラフィを利用して堆積され且つパターン化されたフォトレジストの層４０であり、このように光領域２０に開口４２を作成する。フォトレジストは単一のスピンオン・レジスト又は反射防止膜とフォトレジストとの積層を含む。
【００１１】
図３に示されるように、パッド酸化物１６及び窒化物１８の一部が領域４２のエッチング段階で除去されて、光デバイス領域２０に開口４４が形成される。フォトレジスト４０は次に除去される。
【００１２】
図４に示されるものは、開口４４に選択的にエピタキシャル成長するシリコンであって、選択的成長窓として膜積層１８，１６を利用する。エピタキシャル成長によってシリコン層を全体で約３０００オングストロームまで厚くすることが意図される。実際の最終的なシリコン膜の厚さは光デバイスの特定のデバイスの要求によって決定される。結果的に成長したシリコンは領域４６として描かれる。当業者には公知であるように、エピタキシャル成長は、シリコン表面が清浄で成長前に元々酸化物が無いように注意深い事前処理を必要とする。このような清掃は高温の水素燃焼で行われる。このような熱サイクルは、拡散がトランジスタ工程（ｔｒａｎｓｉｓｔｅｒ  ｆｌｏｗ）で形成された後は望ましくなく、従ってこの実施形態は標準的な電子機器工程の井戸形成の前にエピタキシャル工程を好適に配置する。
【００１３】
図５で示されるものは、パッド酸化物１６と窒化物１８の残留物とが領域２２のエッチング段階で除去されたものである。窒化物のエッチングは電子機器領域２２の酸化物１６と光領域２０のシリコンとでドライ・エッチング停止を好適に含む。
【００１４】
図６に示されるものは、標準的な半導体処理が続いて、ゲート電極堆積まで電子機器領域２２にデバイスを構築することである。説明の単純性を保つために、光領域２０から遮蔽されるこの領域の井戸注入は図示されない。ゲート絶縁体４８は全構造に亘って成長又は堆積されて、次にゲート物質５０がゲート絶縁体に堆積される。ゲート絶縁体４８は帯又はパターン化された帯に従う第１の厚いゲート熱酸化物のいずれかによって形成され、次に、特定の電子機器又は光デバイスの必要性に応じてゲート酸化の次の又は複数の繰り返しが続けられる。
【００１５】
図７で示されるものは、領域２２のゲート電極物質５０のパターニング及びエッチングに続いて、ゲート電極５２を形成する構造である。ゲート電極物質が光領域２０の上から完全に除去されることに留意されたい。
【００１６】
図８で示されるものは、従来の手段を利用する電子機器領域にスペーサ形成（ｓｐａｃｅｒ  ｆｏｒｍｕｌａｔｉｎ）介する半導体デバイス構造１０である。トランジスタは、半導体層１４上のゲート絶縁体４８と、ゲート絶縁体上のエッチングされたゲート電極５２とを備える。ソース／ドレイン拡張５４はイオン注入を経て形成される。スペーサ・ライナー（ｓｐａｃｅｒ  ｌｉｎｅｒ）５６はあらゆる場所に堆積され、側壁スペーサ５８はゲート５２の周りにスペーサ物質５８をエッチングすることにより形成されて、スペーサ・ライナーで停止する。
【００１７】
図９に示されるものは、光領域２０のエピタキシャル成長したシリコン４６にトレンチ６０及び６２を形成した後の半導体デバイス構造１０である。標準的なフォトリゾクラフィ技術を利用して、エピタキシャル・シリコン４６の領域が開放されて、ライナー５６とシリコン層４６とが従来の時限シリコン・エッチング（ｔｉｍｅｄ  ｓｉｌｉｃｏｎ  ｅｔｃｈ）を利用して次にエッチングされる。エッチングの深さは特定の光デバイスの要求に従って選択されるが、この実施形態では約１５００オングストロームである。
【００１８】
図１０に示されるものは、電子機器領域２２においてソース・ドレイン拡散６４，６５，６６及び６７を形成し、光デバイス領域２０において光接触拡散６８及び７０とを形成し、次にアニールした後の半導体デバイス構造１０である。このような特徴はイオン注入によって形成され、好適な高速熱アニールを伴う任意の熱処理でアニールされる。
【００１９】
図１１に示されるものは、サリサイド・ブロック層になることが意図される絶縁層７２を堆積した後の半導体デバイス構造１０である。
図１２に示されるものは、堆積された活性領域１４とゲート絶縁体領域５２との上のサリサイド・ブロック膜７２とスペーサ・ライナー酸化物５６を選択的に除去した後の半導体デバイス構造１０である。添付した図面では、単純化するために膜の残留物７２は光デバイス領域２０全体に存在するように示されるが、接触拡散が上方のメタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ：図１２には図示されない）に接続される光領域の一部で除去される。
【００２０】
図１３に示されるものは、サリサイド処理７４と次の中間絶縁堆積７６及び平坦化を形成した後の半導体デバイス構造１０である。サリサイド処理は、好適にはＴｉＮキャップのＴｉを有するコバルト又はニッケルのような金属を堆積すること、金属と金属に接するシリコン１４との間の反応を形成するアニールをすることと、反応しない金属を除去するエッチングとによる標準的な手段で形成される。更に熱サイクルがこの処理で利用される。膜７２はこのようなサリサイドを、そうでなければ受け入れることができない光損失を含む光領域で形成することから特に保護する。中間層絶縁膜７６又は膜の積層は堆積され、光デバイス部２０の光デバイス用に横と上方の被覆層を同時に形成する。この段階の次に、コンタクトとメタライゼーションとが従来の電子技術の処理に従って形成される。
【００２１】
図１４に示されるものは本発明の他の実施形態におけるデバイス１０であり、電子デバイスのスペーサ堆積後までエピタキシャル成長が形成されない。この実施形態は、ゲート電極がパターニングされる前に平坦な表面を有する高性能ＣＭＯＳの必要性に動機付けられ、従って、厳しい設計規則及び意欲的な限界寸法を達成する。前の実施形態では、大きな排他的領域がチップの光及び電子部の間に必要とされたことに留意されたい。しかし本実施形態では、大きな排他的領域は必要とされない。高性能電子機器を形成するための標準的な電子技術処理がスペーサ堆積に続く。電子機器部２２は、図８で示されるスペーサ・エッチングの直前のものに類似する。光部分は活性シリコンのままである。とりわけ、ライナー絶縁５６は全構造を覆うように図示され、好適には窒化物であるスペーサ物質はライナー絶縁５６を覆うように図示される。
【００２２】
図１５に示されているものは、開口がフォトリゾクラフィとエッチング技術とを利用してデバイスの光領域２０のライナー５６とスペーサ膜５７とがパターニングされていることである。電子機器部２２の全体はフォトレジストによってこのエッチングから保護されている。層５６及び５７の除去に続いて、フォトレジストがあらゆる場所から除去され、層５６と５７との残留物ハードマスクを形成して選択的にエピタキシャル成長をするために回路の光領域２０上の領域を形成する。近似的に２３００オングストロームのシリコンが層５６及び５７の開口に成長して、領域８０のように全体で約３０００オングストロームを形成する。シリコン８０の正確で最終的な厚さは光デバイスの特定のデバイスの要求により決定される。
【００２３】
図１６に示されるものは、スペーサ物質５７がエッチングされてデバイスの電子部に側壁スペーサ５８を形成したものである。このエッチングはフォトレジスト・マスクを選択的に利用して実行され、デバイスの光部分を保護する。次の処理は図９に示されるものに続くが、ライナー膜５６がデバイスの光部分に存在せず、ライナーとスペーサ物質５６及び５７との残留物が、エピタキシャル物質（実施形態１の４６及び実施形態２の８０）がその内側で成長する窓の境界として存在する、という点が異なる。同様にして、残りの過程が、図面の同じ修正を有して図１０〜１３に続く。
【００２４】
これまでの詳細で、本発明は特定の実施形態を参照して記載されてきた。しかし、様々な修正及び変更が以下の請求項に説明される本発明の範囲から乖離せずに成され得ることは、当業者には明らかであろう。例えば、集積化されたデバイスは任意の多数のアーキテクチャを有する。従って、詳細及び図面は制限という意味よりは説明として見なされるべきであり、このような修正の全ては本発明の範囲に入ることが意図される。
【００２５】
利益、他の優位性及び問題の解法は特定の実施形態に関して上に記載されてきた。しかし、利益、他の優位性、問題の解法及び利益、他の優位性又は問題の解法を生じさせる又はより明白となる任意の要素は、任意又は全ての請求項の決定的に重大である、必要とされる、又は本質的な特徴又は要素として構成されるべきではない。本明細書で利用されるように、用語「備える」、「備えている」又はこれらの任意の他の活用形は、非排他的包含を含むことが意図されており、要素のリストを備える工程、方法、物件、又は装置はこれらの要素を含むだけでなく、明白にリストアップされていない又はこのような工程、方法、物件、又は装置に固有な他の要素を含んでもよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態の処理の段階に従う方法の理解に便利な半導体デバイス構造の断面図。
【図２】図１の処理の次の段階の半導体デバイス構造の断面図。
【図３】図２の処理の次の段階の半導体デバイス構造の断面図。
【図４】図３の処理の次の段階の半導体デバイス構造の断面図。
【図５】図４の処理の次の段階の半導体デバイス構造の断面図。
【図６】図５の処理の次の段階の半導体デバイス構造の断面図。
【図７】図６の処理の次の段階の半導体デバイス構造の断面図。
【図８】図７の処理の次の段階の半導体デバイス構造の断面図。
【図９】図８の処理の次の段階の半導体デバイス構造の断面図。
【図１０】図９の処理の次の段階の半導体デバイス構造の断面図。
【図１１】図１０の処理の次の段階の半導体デバイス構造の断面図。
【図１２】図１１の処理の次の段階の半導体デバイス構造の断面図。
【図１３】図１２の処理の次の段階の半導体デバイス構造の断面図。
【図１４】本発明の第２実施形態の処理の段階に従う方法の理解に便利な半導体デバイスの断面図。
【図１５】図１４の処理の次の段階の半導体デバイス構造の断面図。
【図１６】図１５の処理の次の段階の半導体デバイス構造の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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