(57)【要約】  同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）装置(100)はデータバスからＤＲＡＭアレイ(122)にデータを結合するパイプライン化書き込みデータ経路、およびアレイ(122)からデータバスに読み出しデータを結合するパイプライン化読み出しデータ経路を含む。またＳＤＲＡＭ装置は、書き込みデータを、最初にＤＲＡＭアレイに記憶せずに、直接に読み出しデータ経路を介して結合する書き込みデータ経路に取り込むバイパス経路を含む。書き込みデータは望ましくはＤＲＡＭ装置に書き込み命令を与えることで書き込みデータ経路を介して結合し、読み出しデータはＤＲＡＭ装置に読み出し命令を与えることで読み出しデ−タ経路を介して結合する。メモリアレイはそれら命令に応答することを禁止されるので、書き込みデータはアレイに記憶されず、アレイからの読み出しデータは読み出しデータ経路に結合しない。【選択図】  図３
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【特許請求の範囲】
【請求項１】
書き込みデータ経路と、読み出しデータ経路と、および前記書き込みデータ経路と前記読み出しデータ経路に結合されるメモリアレイを有するメモリ装置へとデータを結合し、また該メモリ装置からのデータを結合する方法であって、
前記書き込みデータ経路にデータを与えるステップと、
前記データを前記メモリアレイ側に向けて、前記書き込みデータ経路を介して、結合するステップと、
最初に前記データを前記メモリアレイに記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合するステップと、
前記データを前記メモリアレイから離れる方へ、前記読み出しデータ経路を介して、結合するステップと、
を備えることを特徴とする方法。
【請求項２】
最初に前記データを前記メモリアレイに記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記メモリアレイと直接に結合する入出力ラインに前記書き込みデータ経路から前記データを結合するステップと、
前記入出力ラインから前記読み出しデータ経路に前記データを結合するステップと、
を行うことを備える、請求項１に記載の方法。
【請求項３】
前記データが、前記メモリアレイに記憶されないようにするステップを、更に備える、請求項２に記載の方法。
【請求項４】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記メモリアレイと直接に結合する入出力ラインに書き込みデータ経路から前記データを結合するステップと、
前記入出力ラインから前記読み出しデータ経路に前記データを結合するステップと、
を備える、請求項１に記載の方法。
【請求項５】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記データが、前記メモリアレイ側に向けて前記書き込みデータ経路を介して結合されている間、前記書き込みデータ経路を前記読み出しデータ経路に選択的に結合するステップと、
前記書き込みデータ経路からの前記データが、前記読み出しデータ経路に結合しないようにするために、前記読み出しデータ経路から前記書き込みデータ経路を断路するステップと、
を備える、請求項１に記載の方法。
【請求項６】
前記メモリアレイ側に向けての前記書き込みデータ経路を介して前記データを結合する前記ステップが、
前記メモリアレイに書き込みメモリ命令を結合するステップと、
前記書き込みメモリ命令に応答して、前記データが前記書き込みデータ経路を介して結合するようにするステップと、
を備える、請求項１に記載の方法。
【請求項７】
前記メモリアレイから離れている前記読み出しデータ経路を介して前記データを結合する前記ステップが、
前記メモリアレイに読み出しメモリ命令を結合するステップと、
前記読み出しメモリ命令に応答して、前記データが前記読み出しデータ経路を介して結合するようにするステップと、
を備える、請求項６に記載の方法。
【請求項８】
前記メモリアレイが、前記書き込みメモリ命令に応答することを禁止するステップ、
を備える、請求項６に記載の方法。
【請求項９】
前記メモリアレイに向けて前記書き込みデータ経路を介して前記データを結合する前記ステップが、
前記メモリ装置に読み出しメモリ命令を結合するステップと、
前記読み出しメモリ命令に応答して、前記データが前記読み出しデータ経路を介して結合するようにするステップ、
を備える、請求項１に記載の方法。
【請求項１０】
前記メモリアレイが、前記書き込みメモリ命令に応答することを禁止するステップ、
を、更に備える、請求項９に記載の方法。
【請求項１１】
読み出しデータ経路と書き込みデ−タ経路を介してメモリアレイに結合するデータバス端子を有するメモリ装置における前記書き込みデ−タ経路と前記読み出しデータ経路をテストする方法であって、
前記データバス端子に所定のデータを与えるステップと、
前記データが、前記メモリアレイに向けて前記書き込みデータ経路を介して前記データバス端子と結合することを許可するステップと、
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合するステップと、
前記データが、前記読み出しデータ経路を介して、前記データバス端子に結合するようにするステップと、
前記データバス端子で前記データを受け取るステップと、
前記読み出しデータ経路と前記書き込みデータ経路が正常に動作しているかどうかを決定するために、前記受け取ったデータと前記所定のデータとを比較するステップと、
を備えることを特徴とする方法。
【請求項１２】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記メモリアレイと直接に結合する入出力ラインに前記書き込みデータ経路から前記データを結合するステップと、
前記入出力ラインから前記読み出しデータ経路に前記データを結合するステップと、
を行うことを備える、請求項１１に記載の方法。
【請求項１３】
前記データが、前記メモリアレイに記憶されないようにするステップを、更に備える、請求項１２に記載の方法。
【請求項１４】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記メモリアレイと直接に結合する入出力ラインに前記書き込みデータ経路から前記データを結合するステップと、
前記入出力ラインから前記読み出しデータ経路に前記データを結合するステップと、
を備える、請求項１１に記載の方法。
【請求項１５】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記データが、前記メモリアレイに向けて書き込みデータ経路を介して結合されている間、前記書き込みデータ経路を前記読み出しデータ経路に選択的に結合するステップと、
前記書き込みデータ経路からの前記データが、前記読み出しデータ経路に結合しないようにするために、前記読み出しデータ経路から前記書き込みデータ経路を断路するステップ、
を備える、請求項１１に記載の方法。
【請求項１６】
前記メモリアレイに向けての前記書き込みデータ経路を介して前記データを結合する前記ステップが、
前記メモリアレイに書き込みメモリ命令を結合するステップと、
前記データが、前記書き込みメモリ命令に応答して、前記書き込みデータ経路を介して結合するようにするステップと、
を備える、請求項１１に記載の方法。
【請求項１７】
前記データバス端子に前記読み出しデータ経路を介して前記データを結合する前記ステップが、
前記メモリアレイに読み出しメモリ命令を結合するステップと、
前記データが、前記読み出しメモリ命令に応答して、前記読み出しデータ経路を介して結合するようにするステップと、
を備える、請求項１６に記載の方法。
【請求項１８】
前記メモリアレイが、前記書き込みメモリ命令に応答することを禁止するステップ、
をさらに備える、請求項１６に記載の方法。
【請求項１９】
前記データが、前記読み出しデータ経路を介して、前記データバス端子から離れる方へ結合するようにする前記ステップが、
前記メモリ装置に読み出しメモリ命令を結合するステップと、
前記データが、前記読み出しメモリ命令に応答して、前記読み出しデータ経路を介して結合するようにするステップと、
を備える、請求項１１に記載の方法。
【請求項２０】
前記メモリアレイが、前記書き込みメモリ命令に応答することを禁止するステップ、
を、更に備える、請求項１９に記載の方法。
【請求項２１】
書き込みデータ経路を介してメモリアレイと結合される書き込みデータ信号を取り込むためのタイミング信号を与えるために用いるタイミングを決定するためにメモリ装置に与えられる前記タイミング信号を較正する方法において、
前記メモリ装置に与えられた少なくとも１つの他の信号に関連する時間範囲に亘って前記メモリ装置にタイミング信号を与えるステップと、
所定のデータを、前記データバス端子に、それぞれ、、前記メモリ装置に与えられた前記範囲内での前記タイミング信号を与えるステップと、
前記時間範囲に亘って前記メモリ装置に与えられた前記タイミング信号を用いて、前記データバス端子に与えられた前記データのぞれぞれをラッチするステップと、
前記ラッチされたデータが、前記メモリアレイ側に向けて、前記書き込みデータ経路を介して結合されるようにするステップと、
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合するステップと、
前記データが、前記データバス端子を介して、前記読み出しデータ経路に結合されるようにするステップと、
前記データバス端子と結合した前記データを試験して、前記データが、前記時間範囲内での前記タイミング信号の夫々について、前記所定のデータと合致することを確認するステップと、
前記データバス端子に結合された前記データの前記試験に基づいて、タイミング信号の前記時間範囲内の時間のうちからひとつを選択するステップと、
を備えることを特徴とする方法。
【請求項２２】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記メモリアレイと直接に結合する入出力ラインに前記書き込みデータ経路から前記データを結合するステップと、
前記入出力ラインから前記読み出しデータ経路に前記データを結合するステップと、
を備える、請求項２１に記載の方法。
【請求項２３】
前記データが、前記メモリアレイに記憶されないようにするステップを、更に備える、請求項２２に記載の方法。
【請求項２４】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記メモリアレイと直接に結合する入出力ラインに前記書き込みデータ経路から前記データを結合するステップと、
前記入出力ラインから前記読み出しデータ経路に前記データを結合するステップと、
を備える、請求項２１に記載の方法。
【請求項２５】
前記メモリアレイに前記データを最初に記憶せずに、前記書き込みデータ経路から前記読み出しデータ経路に前記データを結合する前記ステップが、
前記データが、前記メモリアレイ側に向けて前記書き込みデータ経路を介して結合されている間、前記書き込みデータ経路を前記読み出しデータ経路に選択的に結合するステップと、
前記書き込みデータ経路からの前記データが、前記読み出しデータ経路に結合しないようにするために、前記読み出しデータ経路から前記書き込みデータ経路を断路するステップと、
を備える、請求項２１に記載の方法。
【請求項２６】
前記データが、前記メモリアレイ側に向けて前記書き込みデータ経路を介して結合されるようにする前記ステップが、
前記メモリ装置に書き込みメモリ命令を結合するステップと、
前記データが、前記書き込みメモリ命令に応答して、前記書き込みデータ経路を介して結合されるようにするステップと、
を備える、請求項２１に記載の方法。
【請求項２７】
前記データバス端子に前記読み出しデータ経路を介して結合されるデータを許可する作動は、
前記メモリ装置に読み出しメモリ命令を結合するステップと、
前記データが、前記読み出しメモリ命令に応答して、前記読み出しデータ経路を介して結合されるようにするステップと、
を備える、請求項２６に記載の方法。
【請求項２８】
前記メモリアレイが、前記書き込みメモリ命令に応答することを禁止するステップ、を備える、請求項２６に記載の方法。
【請求項２９】
前記データが、前記書き込みデータ経路を介して、前記データバス端子と結合されるようにする前記ステップが、
前記メモリ装置に読み出しメモリ命令を結合するステップと、
前記データが、前記読み出しメモリ命令に応答して、前記読み出しデータ経路を介して結合されるようにするステップと、
を備える、請求項２１に記載の方法。
【請求項３０】
前記メモリアレイが、前記書き込みメモリ命令に応答することを禁止するステップ、
を、更に備える、請求項２９に記載の方法。
【請求項３１】
前記タイミング信号は書き込みデータ・ストロ−ブ信号を含むことを特徴とする、請求項２１に記載の方法。
【請求項３２】
メモリ装置において、
該メモリ装置の外部アドレス端子に与えられた行アドレス信号を受け取ってデコードするように動作する行アドレス回路と、
前記外部アドレス端子に与えられた列アドレス信号を受け取ってデコードするように動作する列アドレス回路と、
メモリセルアレイであって、前記デコードされた行アドレス信号と前記デコードされた列アドレス信号とによって決定された位置で前記アレイに書き込まれまた読み出されるデータを記憶する、メモリセルアレイと、
前記メモリ装置の個々の外部命令端子に与えられた複数の命令信号をデコードし、前記デコードした命令信号に従って制御信号を生成するよう動作する、命令デコーダと、
前記メモリセルアレイからの読み出しデータを、前記メモリ装置の外部データ端子に結合する読み出しデータ経路回路と、
前記メモリ装置の外部データ端子からの書き込みデータを、前記メモリセルアレイに結合する書き込みデータ経路回路と、
前記書き込みデータを、前記メモリセルアレイに最初に記憶することなく、前記書き込みデータ経路からの前記書き込みデータを、読み出しデータ経路に結合するバイパス経路と、
を備えることを特徴とするメモリ装置。
【請求項３３】
前記バイパス経路は、前記メモリセルアレイ、前記読み出しデータ経路、および前記書き込みデータ経路に結合する入出力ラインを含む、請求項３２に記載のメモリ装置。
【請求項３４】
前記バイパス経路は、前記書き込みデータ経路の信号ノードに結合する入力と、前記読み出しデータ経路の信号ノードに結合する出力とを有するバイパスドライバを含む、請求項３２に記載のメモリ装置。
【請求項３５】
前記バイパスドライバは選択的に有効となる、請求項３４に記載のメモリ装置。
【請求項３６】
前記書き込みデータを、前記メモリセルアレイに記憶させないようにする抑制回路を更に含む、請求項３２に記載のメモリ装置。
【請求項３７】
前記書き込みデータ経路は、前記外部データ端子に結合するデータ入力と、前記書き込みデータ・ストローブ信号を受け取るために結合するクロック入力とを有する、書き込みラッチを含み、該書き込みラッチは前記書き込みデータ・ストローブ信号のうちの１つに応答する前記外部データ端子に与えられる前記書き込みデータのビットをラッチする、請求項３２に記載のメモリ装置。
【請求項３８】
前記書き込みデータ経路は、前記書き込みラッチと結合する入力端子を有する直並列コンバータを更に含み、該直並列コンバータは、前記書き込みラッチから受け取る複数の前記書き込みデータビットを連続的に記憶し、この複数の記憶した前記書き込みデータビットを並列形式で前記メモリセルアレイに出力するように動作する、請求項３７に記載のメモリ装置。
【請求項３９】
前記読み出しデータ経路は、前記アレイから複数の読み出しデータビットを並列形式で受け取るために前記メモリセルと結合する入力バスを有する並直列コンバータを含み、該並直列コンバータは、前記読み出しデータを前記外部データ端子に直列形式で連続的に出力する、請求項３２に記載のメモリ装置。
【請求項４０】
前記読み出しデータ経路は、前記読み出しデータビットを前記並直列コンバータから連速的に受け取るための読み出しデータラッチを更に含み、該読み出しデータラッチは前記読み出しデータビットの夫々を記憶し、この記憶された前記読み出しデータビットを夫々の読み出しデータ・ストローブ信号に応答して前記外部データ端子に結合する、請求項３９に記載のメモリ装置。
【請求項４１】
前記書き込みデータは、書き込み命令のデコードに応じて前記命令デコーダから出力される制御信号に応答して、前記書き込みデータ経路を介して結合される、請求項３２に記載のメモリ装置。
【請求項４２】
前記読み出しデータは、読み出し命令のデコードに応じて前記命令デコーダから出力される制御信号に応答して、前記読み出しデータ経路を介して結合される、請求項３２に記載のメモリ装置。
【請求項４３】
前記メモリセルアレイは、ダイナミック・ランダム・アクセス・メモリセルのアレイを含む、請求項３２に記載のメモリ装置。
【請求項４４】
前記命令デコーダは、前記書き込みデータ経路から前記読み出しデータ経路に前記書き込みデータを結合するための前記バイパス経路を選択的に有効にする有効信号を出力するようにユーザによってプログラム可能なモードレジスタを、更に含む、請求項３２に記載のメモリ装置。
【請求項４５】
プロセッサベースのシステムにおいて、
プロセッサバスを有するプロセッサと、
前記プロセッサバスを介して前記プロセッサと結合し、データを前記コンピュータシステムの中に入力するために用いられる入力装置と、
前記プロセッサバスを介してプロセッサと結合し、データを前記コンピュータシステムから出力するために用いられる出力装置と、
前記プロセッサバスと結合し、データが記憶されるようにするために用いられるメモリ装置と、
を備え、
ここで前記メモリ装置は、
該メモリ装置の外部アドレス端子に与えられた行アドレス信号を受け取って、デコードするように動作する、行アドレス回路と、
前記外部アドレス端子に与えられた列アドレス信号を受け取って、デコードするように動作する、列アドレス回路と、
メモリセルアレイであって、前記デコードされた行アドレス信号と前記デコードされた列アドレス信号によって決定された位置で前記アレイに書き込まれ読み出されるデータを記憶するように動作する、メモリセルアレイと、
該メモリ装置の夫々の外部命令端子に与えられた複数の命令信号をデコードし、このデコードされた前記命令信号に応答して制御信号を生成するように動作する、命令デコーダと、
前記メモリセルアレイからの読み出しデータを、該メモリ装置の外部データ端子に結合するように動作する、読み出しデータ経路回路と、
該メモリ装置の前記外部データ端子からの書き込みデータを、前記メモリセルアレイに結合するように動作する、書き込みデータ経路回路と、
最初に前記書き込みデータを前記メモリセルアレイに記憶することなく、前記書き込みデータ経路からの前記書き込みデータを前記読み出しデータ経路に結合するバイパス経路と、
を備える
ことを特徴とするプロセッサベースのシステム。
【請求項４６】
前記バイパス経路は、前記メモリセルアレイ、前記読み出しデータ経路、および前記書き込みデータ経路と結合する入出力ラインを含む、請求項４５に記載のプロセッサベースのシステム。
【請求項４７】
前記バイパス経路は、前記書き込みデータ経路の信号ノードと結合する入力と、前記読み出しデータ経路の信号ノードと結合する出力とを有するバイパスドライバを含む、請求項４５に記載のプロセッサベースのシステム。
【請求項４８】
前記バイパスドライバは、選択的に有効である、請求項４７に記載のプロセッサベースのシステム。
【請求項４９】
前記書き込みデータが前記メモリセルアレイに記憶されることを禁止するように動作する、禁止回路を、更に含む、請求項４５に記載のプロセッサベースのシステム。
【請求項５０】
前記書き込みデータ経路は、前記外部データ端子に結合するデータ入力と、前記書き込みデータ・ストローブ信号を受け取るために結合するクロック入力とを有する、書き込みラッチを含み、該書き込みラッチは前記書き込みデータ・ストローブ信号のうちの１つに応答する前記外部データ端子に与えられる前記書き込みデータのビットをラッチする、請求項４５に記載のプロセッサベースのシステム。
【請求項５１】
前記書き込みデータ経路は、前記書き込みラッチと結合する入力端子を有する直並列コンバータを更に含み、該直並列コンバータは、前記書き込みラッチから受け取る複数の前記書き込みデータビットを連続的に記憶し、この複数の記憶した前記書き込みデータビットを並列形式で前記メモリセルアレイに出力するように動作する、請求項５０に記載のプロセッサベースのシステム。
【請求項５２】
前記読み出しデータ経路は、前記アレイから複数の読み出しデータビットを並列形式で受け取るために前記メモリセルと結合する入力バスを有する並直列コンバータを含み、該並直列コンバータは、前記読み出しデータを前記外部データ端子に直列形式で連続的に出力する、請求項４５に記載のプロセッサベースのシステム。
【請求項５３】
前記読み出しデータ経路は、前記読み出しデータビットを前記並直列コンバータから連速的に受け取るための読み出しデータラッチを更に含み、該読み出しデータラッチは前記読み出しデータビットの夫々を記憶し、この記憶された前記読み出しデータビットを夫々の読み出しデータ・ストローブ信号に応答して前記外部データ端子に結合する、請求項５２に記載のプロセッサベースのシステム。
【請求項５４】
前記書き込みデータは、書き込み命令のデコードに応じて前記命令デコーダから出力される制御信号に応答して、前記書き込みデータ経路を介して結合される、請求項４５に記載のプロセッサベースのシステム。
【請求項５５】
前記読み出しデータは、読み出し命令のデコードに応じて前記命令デコーダから出力される制御信号に応答して、前記読み出しデータ経路を介して結合される、請求項４５に記載のプロセッサベースのシステム。
【請求項５６】
前記メモリセルアレイは、ダイナミック・ランダム・アクセス・メモリセルのアレイを含む、請求項４５に記載のプロセッサベースのシステム。
【請求項５７】
前記命令デコーダは、前記書き込みデータ経路から前記読み出しデータ経路に前記書き込みデータを結合するための前記バイパス経路を選択的に有効にする有効信号を出力するようにユーザによってプログラム可能なモードレジスタを、更に含む、請求項４５に記載のプロセッサベースのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、概してメモリ装置のテストおよび／または較正に関し、より詳細にはこの装置のメモリセルの関与を要求しない方法でテストおよび／あるいは較正されるメモリ装置の書き込みと読み出しデータ経路を可能にする方法と装置に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置などのようなメモリ装置の製造の間には、かかるメモリ装置が正常に動作することを保証するためのテストを必要とする。図１はデータバス端子１６とアレイ・インターフェス・ロジック２０との間を結合する書き込みデータ経路１２と読み出しデータ経路１４を含む、メモリ装置の典型的なデータ経路部位１０を示す。アレイ・インターフェス・ロジック２０は、換言すると、メモリセルのアレイ２２と結合する。特に、メモリ装置１０には多数のデータバス端子１６が含まれ、それらの夫々は各々が対応する書き込みデータ経路１２と読み出しデータ経路１４とに結合する。しかしながら図１では、わかりやすさを優先させるため、書き込みデータ経路１２と読み出しデータ経路１４だけがひとつのデータバス端子１６に結合しているように示してある。
【０００３】
書き込みデータ経路１２は、端子１６に与えられた書き込みデータを書き込みデータ取込回路３４に結合するレシバ３０を含む。レシバ３０から出力される書き込みデータの各ビットを書き込みストローブ（ＷＳ）信号に応答して書き込みデータ取込回路３４に取り込むかあるいは記憶する。メモリコントローラのような外部ソース（図１には図示せず）からのＷＳ信号はメモリ装置１０と結合する。取り込まれた書き込みデータの各ビットは立下りデータで立上げデータに分割され、直並列コンバータ３８に与えられ、そしてＷＳ信号に応答してその中に記憶される。書き込みデータの多数のビットがデータバス端子１６に与えられ、直並列コンバータ３８に記憶されると、記憶されたデータビットが、内部書き込みデータバス４０を介してアレイ・インタ−フェス・ロジック２０に並列形式で出力される。一実施形態では、直並列コンバータ３８は相互に直列に結合される一連のシフトレジスタであって、その先頭が書き込みデータ取込回路３４と結合される。その後、シフトレジスタ全てから夫々の出力が書き込みデータバス４０に結合することになる。例えば、直並列コンバータ３８が４ビット書き込みデータを記憶した場合、書き込みデータバス４０は４ビット幅となる。また直並列コンバータ３８は、アレイ・インターフェス・ロジック２０に有効な書き込みデータを出力した際、アレイ・インターフェス・ロジック２０に書き込みデータ有効信号を与える。書き込みデータ有効信号はアレイ・インターフェス・ロジック２０が書き込みデータの記憶をできるようにするものである。
【０００４】
アレイ・インターフェス・ロジック２０は多くの制御信号を命令デコーダ（図１では図示せす）から受け取る。こうした制御信号としては、アレイ・サイクル（Array Cycle）信号、書き込み許可（ＷＥ）信号、および、概して行アドレス信号と列アドレス信号の形式であるアドレス信号が含まれる。アレイ・インターフェス・ロジック２０は、このアドレスで示されたメモリセルアレイ２２内の位置に書き込みバス４０を介して結合する書き込みデータを記憶する。
【０００５】
データパイプライン回路５０を含む読み出しデータ経路１４は、内部読み出しデータバスを介してアレイ・インターフェス・ロジック２０と結合する。データパイプライン回路５０はアレイ・インターフェス・ロジック２０から並列読み出しデータを受け取る。そしてアレイ・インターフェス・ロジック２０は、ロジック２０に与えられたアドレスで決定されるメモリセルアレイ２２内の位置からの読み出しデータを受け取る。ＷＥ信号は書き込みデータがアレイ２２と結合するかあるいは読み出しデータがアレイ２２と結合するかを決定する。アレイ・インターフェス・ロジック２０は、また、有効呼び出しデータが内部読み出しデータバス５２に与えられた際に、データパイプライン回路５０に読み出し有効信号を与える。読み出し有効信号と分離可能（Ｅｎ）信号は、デ−タパイプライン回路５０が、読み出しクロック（RD Clk）信号に応答して読み出しデータを記憶できるようにする。
【０００６】
データパイプライン回路５０に記憶された読み出しデータビットは、読み出しデータラッチ５６がＥｎ信号によって有効になったとき、Ｒｄ  Ｃｌｋ信号に応答してラッチ５６に連続的に記憶される。それからラッチ５６はトランスミッタ５８を介してデータバス端子１６に各ラッチされた読み出しデータビットを与える。一実施形態では、データパイプライン回路５０は読み出しデータバス５２の夫々のラインに結合される入力を各々が有する一連のシフトレジスタ群である。一連のなかの末尾のシフトレジスタの出力は読み出しデータラッチ５６と結合される。
【０００７】
図１に示されるメモリ装置１０におけるメモリ読み出し動作の後に続く典型的なメモリ書き込み動作は図２のタイミング・ダイアグラムに示される。データバス上にあるデータは図２における上位の信号として示される。書き込みデータの４ビットはデータバス端子１６に連続的に与えられ、各書き込みデータビットが有効である時間ほぼ中間で生じるＷＳ信号の４つの遷移に応答して書き込み取込回路３４にラッチされる。書き込みデータの各ビットは書き込みデータ取込回路３４にラッチされ、直並列コンバータ３８に転送される。書き込みデータ全４ビットは直並列コンバータ３８に転送された際に、コンバータ３８は、また図２に示されるように、書き込みデータの４ビットが内部書き込みバス４０に出現するのと同時に書き込み有効信号を出力する。命令デコーダ（図２に図示せず）は直並列コンバータ３８が書き込み有効信号を出力すると同時に、アレイ・サイクル（Array Cycle）信号をアレイ・インターフェス・ロジック２０に出力する。Array Cycle信号はメモリセルアレイ２２への全ての読み出しアクセスと書き込みアクセスを始める。Array Cycle信号が有効となるのは、直並列コンバータ３８に転送された書き込みデータビットが内部データバス４０上に出力した際に行われる、書き込みデータのデータ非逐次化の後のことである。命令デコーダはいままたArray Cycle信号出力と同じ時間でアクティブ書き込み可能ＷＥ信号を出力する。ＷＥ信号により、アレイ・インターフェス・ロジック２０はメモリアクセスが書き込みメモリアクセスであるかを判断する。その後、内部書き込みデータバス４０上の書き込みデータは、アレイ・インターフェス・ロジック２０に与えられたアドレスによって指示された位置でメモリセルアレイ２２に記憶される。
【０００８】
書き込みデータがアレイ２２に記憶された後、読み出しメモリアクセスを開始する。このアクセスは、ＷＥ信号を非アサートしている間、アレイ・インターフェス・ロジック２０にアクティブArray Cycle信号を与える命令デコーダによって開始される。アレイ２２に記憶された４ビットデータは、それからロジック２０が読み出し有効信号を出力する同じ時間で読み出しデータバス５２上に読み出しデータビットを出力するアレイ・インターフェス・ロジック２０と結合する。読み出し有効信号は読み出しデータビットがメモリセルアレイ２２と結合していることを示すためにアレイ・インターフェス・ロジック２０により生成される。４ビット読み出しデータは、Ｅｎ信号がアクティブ・ハイに変遷した場合、Ｒｄ  Ｃｌｋ信号に応答して読み出しデータパイプライン回路５０に記憶される。命令デコーダによって生成されたＥｎ信号は、またＲｄ  Ｃｌｋ信号に応答して４ビット読み出しデータを連続的に出力するために読み出しデータパイプライン回路を稼働する。図２に示すように、Ｒｄ  Ｃｌｋ信号はメモリ装置１０における遅延固定ループ（図示せず）によって通常に生成される自走クロック信号である。またＲｄ  Ｃｌｋ信号はラッチのために読み出しデータラッチ回路５６を稼働し、それからＲｄ  Ｃｌｋ信号に応答して読み出しデータの各ビットを出力する。それから読み出しデータの各ビットは読み出しデータ送信器５８を介してデータバス端子１６に連続的に与える。
【０００９】
コンピュータなどのようなメモリ装置を含む電子システムは、電力がシステムに最初に与えられたとき、通常はメモリ装置１０のテストをする。各メモリセルが正常に動作することを確認するにあたっては、従来技術にかかるテスト手法では、メモリ装置１０のデータバス端子１６に、最初のバイナリ値（例えば、ａ１）を有する書き込みデータを結合する。この書き込みデータはそのあと書き込みデータ経路１２を介してメモリセルアレイ２２と結合する。その後の読み出し動作において、記憶された書き込みデータはアレイから読み出され、読み出しデータ経路１４を介してデータバス端子１６と結合する。読み出しデータはそのあと外部装置によって書き込みデータと比較される。合致した場合には、メモリ装置１０はテストに合格したと見做す。合致しない場合には、メモリ装置１０はテストに失敗したと見做す。
【００１０】
メモリ装置１０は種々な理由でテストを失敗する。メモリアレイ２２、あるいはメモリアレイ２２と関連する回路（アドレスデコーダなど、図１では図示せず）に欠陥があって、データがアレイ２２に書き込まれず、そのあと読み出されない、ということもありうる。また書き込みデータ経路１２か読み出しデータ経路１４の欠陥かも知れない。他方、問題は書き込みデータ経路あるいは読み出しデータ経路のいずれかにおける許容タイミングの問題かも知れず、この問題は単に低速で装置１０を動作すれば取り除けると考えられる。そのような場合には、単にメモリ装置１０の格付けを低速メモリ装置とするだけで解決できる。不運にも、上述したテスト手順を用いると、メモリアレイ２２はテスト手順において重要な役割を行っているので、書き込みデータ経路１２または読み出しデ−タ経路１４だけをテストすることはできない。
【００１１】
データがメモリ装置１０に最初に書き込まれ、それから読み出されるというその他の手順としては、メモリ装置に結合されるまたはメモリ装置からの信号のタイミングを較正する手順がある。ＳＤＲＡＭなどの現代の高速同期メモリ装置において、書き込みデータ取込回路３４における書き込みデータの取り込みに用いられる書き込みデータ・ストローブＷＳ信号のタイミング、および／または、読み出しデータラッチ５６における読み出しデータのラッチに用いられるＲｄ  Ｃｌｋ信号のタイミングを調整することが望ましい。ＷＳ信号のタイミングの調整とＲＤ  Ｃｌｋ信号のタイミングの調整の双方はメモリ装置あるいはメモリコントローラのいずれかで行われる。
【００１２】
ＷＳ信号および／あるいはＲｄ  Ｃｌｋ信号の最適タイミングは、所定の範囲内で変化するタイミングを有するＷＳ信号とＲｄ  Ｃｌｋ信号のそれぞれを用いる書き込みデータ取込回路３４における書き込みデータを取り込むか、あるいは読み出しデータラッチ５６における読み出しデータをラッチしようとする較正手順において決定する。そして、書き込みデータおよび／あるいは読み出しデータを最適に取り込むＷＳ信号とＲｄ  Ｃｌｋ信号のタイミングを、通常の動作中に用いる。
【００１３】
多数のＷＳとＲＤ  Ｃｌｋ信号時間でメモリアレイ２２にデータを書き込み、その後にメモリアレイ２２からデータを読み出しを必要とするので、かなりの時間がこの較正手順を実行するために必要である。結果として、較正手順は通常の動作においてメモリ装置１０の使用を遅延させてしまう。これは望ましくないことである。
【００１４】
それ故、メモリ装置のより急速なテストと較正を行うことが可能なメモリ装置と方法が必要である。
【発明の開示】
【００１５】
メモリ装置は、メモリアレイに記憶された書き込みデータを用いるかまたは用いずに、読み出しデータ経路に直接に結合される書き込みデータ経路を介して結合する書き込みデータを受け入れるバイパス経路を含む。読み出しデータ経路に結合するデータはそれから読み出しデータ経路を介して外部データバス端末に結合する。結果として、書き込みデータ経路と読み出しデータ経路はメモリアレイの関与なしでテストおよび／または較正を行うことができる。バイパス経路は、読み出しデータ経路あるいは書き込みデータ経路に結合される、バイパスドライバなどの専用構成部品を含む。また、バイパス経路はメモリ装置に典型的に用いられるメモリアレイに結合する読み出しデータ経路および書き込みデータ経路と入出力ラインとの間を共通接続などの他の形態であってもよい。
【発明を実施するための最良の形態】
【００１６】
この発明の一実施形態に従ったメモリ装置５０の部分を図３に示す。メモリ装置５０はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置、スタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）装置、またはいくつかの他の形式のメモリ装置である。前述したように、書き込みデータビットは、データバス端子１６に与えられ、内部書き込みデータバス４０を介してアレイ・インターフェス・ロジック５４に書き込みデータ経路１２を介して結合する。読み出しデータビットは、アレイ・インターフェス・ロジック５４から、内部読み出しデータバス５２と読み出しデータ経路１４を介してデータバス端子１６に結合される。
【００１７】
この発明の一実施形態に従えば、アレイ・インターフェス・ロジック５４はバイパス経路６０を含み、このバイパス経路６０は、書き込みデータを、メモリセルアレイ２２（図１）に与えることなく、書き込みデータバス４０から読み出しデータバス５２に直接に結合することができる。結果として、メモリセルアレイ２２を、書き込みデータ経路１２あるいは書き込みデータ経路１４のテストに関連させる必要がない。それ故、メモリ装置５０の欠陥を、データ経路１２、１４とは分けて考えることが可能となる。しかも、書き込みデータ・ストローブＷＳ信号タイミングおよび／または読み出しクロックＲｄ  Ｃｌｋ信号タイミングを上述したような最適な実行のために調整する較正手順の間、アレイ２２に書き込みデータが記憶されるのを待ってからアレイ２２から読み出す、ということを行う必要がない。結果として、ＷＳ信号および／またはＲｄ  Ｃｌｋ信号の最適なタイミングが実質的により早く決定される。また、ここではバイパス経路をアレイ・インターフェス・ロジック５４の部分として示してあるが、このバイパス経路を別の部品とすることも可能であり、または、アレイ・インターフェス・ロジック５４以外の部品に含まれるようにすることも可能である、ということを理解されたい。
【００１８】
この発明に従ったアレイ・インターフェス・ロジック５４’の他の実施形態で実行するバイパス経路の方法を図４に示す。書き込みデータは並列形式として、書き込みデータバス４０を介して、書き込みデータバス・ラッチ７０に結合する。書き込みデータバス・ラッチ７０は、書き込みロジック７４が書き込み有効（Write Valid）信号を受け取ったとき、書き込みロジック７４からラッチ７０に結合するストロ−ブ信号に応答して書き込みデータを記憶する。書き込みロジック７４は命令デコーダ（図４に図示せず）からアレイ・サイクル（Array Cycle）信号、書き込み可能ＷＥ信号、バイパス（Bypass）信号を受け取る。バイパス（Bypass）信号は命令デコーダのモードレジスタによって生成される信号であり、テストおよび／または較正の間、アレイ２２のバイパスを可能にするために、ユーザによってプログラムされる。当業者にはよく知られているように、メモリ装置は特定の特徴または動作モードをユーザが選択的に活性または非活性にするためのモードレジスタを典型的に含む。
【００１９】
書き込みデータバス・ラッチ７０に記憶された書き込みデータは、書き込みデータ受信器７６を介して書き込みドライバ７８に結合する。書き込みデータバス・ラッチ７０、書き込みデータ受信器７６、および書き込みドライバ７８は、書き込みロジック７４からの信号によって共に制御される。書き込みドライバ７８は補完的な入出力（Ｉ／Ｏ）ラインを介してメモリアレイ２２に書き込みデータを与える。書き込みデータはそれからメモリアレイ２２に記憶される。
【００２０】
また、書き込みデータ受信器７６は、書き込みロジック７４によって制御されるバイパスドライバ８２によってバイパス経路８０に書き込みデータを与える。より詳細に後述するように、バイパス経路８０は、書き込みデータを、メモリアレイ２２に記憶せずに、直接に読み出しデータ経路に結合する。
【００２１】
メモリアレイ２２からの読み出しデータは、読み出しデータを記憶しその記憶した読み出しデータを読み出しデータ送信器９２に与えるヘルパ・フリップ・フロップ（ＨＦ−Ｆ）９０に、補完Ｉ／Ｏラインを介して結合する。ヘルパ・フリップ・フロップ９０と読み出しデータ送信器９２の双方は、命令デコーダ（図４に図示せず）からArray Cycle信号、ＷＥ信号、およびBypass信号を受け取る読み出しロジック９６によって制御される。読み出しデータ送信器９２は、前述したように、読み出しロジック９６がRead Valid信号を出力する時刻に、内部読み出しデータバス５２を介して読み出しデータを結合する。
【００２２】
動作中、メモリ装置は通常動作モードかテスト／較正モードのいずれかで動作する。テスト／較正モードはBypass信号をアサートするためにモードレジスタをプログラムするユーザによって設定される。メモリ装置が通常動作モードのとき、書き込み命令に応答して、書き込みデータバス４０を介して結合した書き込みデータは、書き込みデータバス・ラッチ７０によって取り込まれ、且つ、書き込みデータバス７６と書き込みドライバ７８を介してメモリアレイ２２と結合する。それから書き込みデータをメモリアレイ２２に記憶する。読み出し命令に応答して、読み出しデータをメモリアレイ２２から出力し、ヘルパ・フリップ・フロップ９０と読み出しデータ送信器９２を介して内部読み出しデータバス５２と結合する。
【００２３】
テスト／較正モード中、書き込みデータバス４０を介して結合される書き込みデータを書き込みデータラッチ７０に取り込み、書き込みデータ受信器７６を介して結合する。しかしながら、書き込みロジック７４は書き込みドライバ７８を不能にしてアサードされたBypass信号に応答するので、書き込みデータをメモリアレイ２２に結合させない。その代わりに、書き込みロジック７４はバイパスドライバ７８を動作可能にし、書き込みデータを読み出しデータ送信器９２を介して内部読み出しデータバス５２と直接に結合させる。処理中、書き込みデータ取込回路３４（図１）と直並列コンバータ３８に与えられた書き込みストローブＷＳ信号タイミングを変更して、ＷＳ信号の最適タイミングを決定できる。同様に、読み出しクロックRd Clk信号タイミングを変更して、Rd Clk信号の最適タイミングを決定できる。重要なことは、書き込みデータをメモリアレイ２２に記憶してその後にメモリアレイ２２から連続的に読み出すという必要がなく、それ故に、テストおよび／あるいは較正手順が著しく少ない時間で行なわれる、ということである。
【００２４】
アレイ・インタ−フェス・ロジック５４”を用いるバイパス経路の他の事例を図５に示す。この実施形態では、アレイ・インターフェス・ロジック５４”は、バイパスドライバ８２を除いた、図４のアレイ・インタ−フェス・ロジック５４’に用いられる部品の全てを含む。更に、通常動作モード中、アレイ・インタ−フェス・ロジック５４”はアレイ・インタ−フェス・ロジック５４’として同じ方法で動作する。しかしながら、書き込みデータ経路から書き込みデータをバイパスドライバ８２を用いる読み出しデータ経路に直接に結合するのではなく、Ｉ／Ｏラインでの書き込みデータ経路と読み出し経路との間の共通接続を、メモリアレイ２２をバイパスするために用いる。これは従来技術にかかるメモリアレイ２２を修正することによって行われるので、Bypassモード中、メモリアレイ２２は通常書き込み命令と読み出し命令への応答を禁止される。より特に、Bypass信号は、アサートされたとき、メモリアレイ２２のなかの書き込みドライバを抑制するので、Ｉ／Ｏラインに結合する書き込みデータはアレイ２２のなかのメモリセルとは結合しない。アサートされたBypass信号はまたメモリ装置のなかの列デコーダを不能にして、作動するワードラインに応答してアレイ２２のデジットライン上に存在するデータビットを、Ｉ／Ｏラインに結合しない。重要なことは、読み出しデータ経路と書き込みデータ経路の部品はアサートされたBypass信号によって抑制され、書き込みデータをデータバス端子１６（図１）からＩ／Ｏラインへと結合し、かつさらにＩ／Ｏラインからデータバス端子１６へと戻して結合することである。上述したように図５に示す実施形態では、書き込みドライバと列デコーダを抑制することでアレイ２２の動作を抑制してはいるが、他の技術を使って、Ｉ／Ｏライン上にある書き込みデータビットに応答し、かつＩ／Ｏライン上に読み出しデータビットを乗せることによっても、メモリアレイ２２を抑制できる、ということを理解できよう。
【００２５】
図３に示した実施形態あるいはこの発明のいくつかの他の事例を用いるメモリ装置を図６に示す。このメモリ装置は標準の同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）１００である。しかしながら、メモリアレイは、この発明が他の種類のメモリ装置にまた用いることができる種々の事例に従ってバイパスされることは理解できよう。ＳＤＲＡＭ１００の動作は制御バス１０６で受けた高級命令信号に応答する命令デコ−ダ１０４によって制御される。これらの高級命令信号はメモリコントローラ（図６では図示せず）によって一般的に生成され、クロック・イネーブル信号ＣＫＥ*、クロック信号ＣＬＫ、チップ・セレクト信号ＣＳ*、書き込みイネーブル信号ＷＥ*、行アドレス・ストローブ信号ＲＡＳ*、列アドレス・ストローブ信号ＣＡＳ*である。ここで“*”は、アクティブ・ローの信号であることを示す。命令デコーダ１０４は各高級命令信号によって指定される機能（例えば、読み出しあるいは書き込み）を実行する高級命令信号に応答して一連の命令信号を発生する。それら命令信号、およびそれらの各機能を実現する方法は、従来型のものである。それ故、簡略にするため、それら制御信号の説明を省略する。
【００２６】
命令デコーダ１０４は種々の動作モードあるいは特徴を選択するためにユーザによって従来技術を以ってプログラムされる種類の従来技術にかかるモードレジスタ１０８を含む。本発明の１つの事例に従えば、モ−ドレジスタ１０８は、テスト／較正モ−ドが有効であるとき、Bypass信号を生成するためにプログラムされる。
【００２７】
ＳＤＲＡＭ１００はアドレスバス１１４上の行アドレスかあるいは列アドレスのいずれかを受け取る。アドレスバス１１４はメモリコントローラ（図６には図示せず）に一般的に結合する。通常的に、行アドレスはアドレスレジスタ１１２によって最初は受け取られ、そして行アドレス・マルチプレクサ１１８に与えられる。行アドレス・マルチプレクサ１１８は行アドレスのバンクアドレスビット形成部分の状態に応じて、２つのメモリアレイ１２０，１２２の両方と関連する多くの部品に行アドレスを結合する。各メモリアレイ１２０，１２２と関連するのは、行アドレスを記憶する夫々の行アドレスラッチ１２６、および、行アドレスをデコードしアレイ１２０または１２２の１つに対応する信号を与える行デコーダ１２８である。
【００２８】
また、行アドレス・マルチプレクサ１１８は、アレイ１２０，１２２のなかのメモリセルをリフレッシュする目的で行アドレスラッチ１２６に行アドレスを結合する。行アドレスはリフレッシュコントローラ１３２によって制御されるリフレッシュカウンタ１３０により意図するリフレッシュを生成する。また、リフレッシュコントローラ１３２は命令デコーダ１０４によって制御される。
【００２９】
行アドレスがアドレスレジスタに与えられ、１つの行アドレスラッチ１２６に記憶されると、列アドレスがアドレスレジスタ１１２に与えられる。アドレスレジスタ１２２は列アドレスラッチ１４０に列アドレスを結合する。ＳＤＲＡＭ１００の動作モードに応じて、列アドレスは、バーストカウンタ１４２を介して列アドレスバッファ１４４に結合するか、あるいはアドレスレジスタ１１２によって出力される列アドレスから始まる一連の列アドレスを列アドレスバッファ１４４に与えるバーストカウンタ１４２のいずれかに結合する。どちらの場合でも、列アドレスバッファ１４４は、列デコーダ１４８に列アドレスを与え、この列デコーダ１４８が、アレイ１２０，１２２のそれぞれについて、対応するセンス増幅器および関連する列回路１５０，１５２へと、種々の列信号を与える。
【００３０】
アレイ１２０，１２２のいずれから読み出されるデータは、アレイ１２０，１２２のそれぞれに対応する列回路１５０，１５２に結合する。それから読み出しデータはデータバス端子１６に読み出しデータ経路１４（図３）を介して結合する。アレイ１２０，１２２の１つに書かれるデータは書き込みデータ経路１２を介してデータバス端子１６から列回路１５０，１５２に結合し、書き込みデータはそれぞれのアレイ１２０，１２２の１つに転送される。本発明の開示した事例あるいは本発明の他の実施形態に従えば、書き込みデータを、アレイ１２０，１２２の１つに記憶させることなく、読み出しデータ経路１４に直接に書き込みデータ経路１２を介して結合する。マスクレジスタ１６４は、アレイ１２０，１２２から読み出されるデータを選択的にマスキングなどを行って、列回路１５０，１５２の中からのデータの流れおよびその外へ出るデータの流れを選択的に変えることに用いる。
【００３１】
図７は、この発明に従うメモリアレイ・バイパス・システムと方法の１つあるいはそれ以上の事例を含む、ＳＤＲＡＭ１００あるいは幾つかの他のメモリ装置を用いるコンピュータシステム２００の実施形態を示す。コンピュータシステム２００は、特定計算やタスクを実行する特定ソフトウェアを実行する、種々の処理機能を実行するプロセッサ２０２を含む。プロセッサ２０２はプロセッサバス２０４を含み、プロセッサバス２０４はアドレスバス２０６、制御バス２０８、およびデータバス２１０を通常的に含む。さらに、コンピュータシステム２００はキーボードまたはマウスなどのような１つまたはそれ以上の入力装置２１４を含み、オペレータがコンピュータシステム２００とインタ−フェスを行えるようにプロセッサ２０２と結合する。一般的に、またコンピュータシステム２００は、標準のプリンタやビデオ装置の出力装置のようなプロセッサ２０２に結合する１つまたはそれ以上の外部装置２１６を含む。また１つまたはそれ以上のストレージ装置２１８をプロセッサ２０２に接続し、外部ストレージ媒体（図示せず）からのデータを記憶させたり再生できる。標準のストレージ装置２１８の事例はハードディスクとフロッピ−ディスク、テープカセット、およびコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭｓ）を含む。またプロセッサ２０２は、メモリコントローラ２３０を介して、通常のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であるキャッシュメモリ２２６とＳＤＲＡＭ１００とを結合する。メモリコントローラ２３０は、前述したように、ＳＤＲＡＭ１００に行アドレスと列アドレスを結合するためにアドレスバス１１４（図６）に結合するアドレスバスを含む。またメモリコントローラ２３０はＳＤＲＡＭ１００の制御バス１０６に命令信号を結合する、制御バスをも含む。ＳＤＲＡＭ１００の外部データバス２５８はプロセッサ２０２のデータバス２１０に、直接あるいはメモリコントローラ２３０を介して、結合する。
【００３２】
この発明を開示した実施形態に参照して説明したが、この発明の精神と範囲から逸脱することなしに、形態や詳細を変更できることは当業者によって了承されよう。したがって、この発明は、添付する請求項以外のものによる制約を受けない。
【図面の簡単な説明】
【００３３】
【図１】図１は、メモリ装置の書き込みデータ経路と読み出しデータ経路を示す標準のメモリ装置の部分のブロック図である。
【図２】図２は、読み出しメモリアクセス以降の書き込みメモリアクセスのための図１に示されたメモリ装置の部分にある信号を示すタイミング図である。
【図３】図３は、この発明の一事例に従うメモリ装置の部分を示すブロック図である。
【図４】図４は、図１に示されたメモリ装置の部分を用いるこの発明の一事例に従うアレイ・インターフェス・ロジックを示すより詳細なブロック図である。
【図５】図５は、この発明の他の事例に従うメモリ装置の部分を示すブロック図である。
【図６】図６は、図３−５あるいはこの発明の幾つかの他の事例において示されたようなバイパス経路を用いるメモリ装置のブロック図である。
【図７】図７は図６におけるメモリ装置を用いるプロセッサベースのシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成20年1月15日(2008.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
メモリ装置は、メモリアレイに記憶された書き込みデータを用いるかまたは用いずに、読み出しデータ経路に直接に結合される書き込みデータ経路を介して結合する書き込みデータを受け入れるバイパス経路を含む。読み出しデータ経路に結合するデータはそれから読み出しデータ経路を介して外部データバス端末に結合する。結果として、書き込みデータ経路と読み出しデータ経路はメモリアレイの関与なしでテストおよび／または較正を行うことができる。バイパス経路は、読み出しデータ経路と書き込みデータ経路との間に結合される、バイパスドライバなどの専用構成部品を含む。また、バイパス経路はメモリ装置に典型的に用いられるメモリアレイに結合する読み出しデータ経路および書き込みデータ経路と入出力ラインとの間を共通接続などの他の形態であってもよい。
【国際調査報告】
2008542955.tif 000010