(57)【要約】  外付け周辺装置に接続するための信号線（５）とマイクロコントローラバス（３）の間のインタフェースを備える、インタフェース配置（２４）が開示される。データ入出力インタフェース（１、２；４）は、対応するレジスタ装置（６、７）をバスシステム（３、５）に接続するように設けられ、バッファメモリ（８）を介して接続される。その上、これは、直接メモリアクセス（ＤＭＡ）コントローラ（９）に結合される。また、制御信号発生器（１０）が、制御信号の順応性のある生成のために設けられる。このように、システムオンチップを用いて周辺装置を操作するとき、提案された原理に係るインタフェース配置は、マイクロコントローラからの計算時間を求めることなく、高いデータ伝送速度を可能にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
マイクロコントローラバス（３）への接続のために構成される第１のデータ入出力インタフェース（１、２）と、
周辺装置に結合するための信号線（５）への接続のために構成される第２のデータ入出力インタフェース（４）と、
前記第１のデータ入出力インタフェース（１、２）に接続される第１のレジスタ装置（６）と、
前記第２のデータ入出力インタフェース（４）に接続される第２のレジスタ装置（７）と、
を備え、
前記第１のレジスタ装置（６）を前記第２のレジスタ装置（７）に結合するバッファメモリ（８）と、
前記マイクロコントローラバス（３）および前記バッファメモリ（８）に接続される、直接メモリアクセスを実行するためのコントローラ（９）と、
周辺装置に結合するための前記信号線（５）に接続され、かつ、前記第２のレジスタ装置（７）に結合される、制御信号を生成するように構成される制御信号発生器（１０）と、
を備えることを特徴とする、特にシステムオンチップのための、インタフェース配置。
【請求項２】
前記制御信号発生器（１０）は、前記バッファメモリ（８）を操作するために前記バッファメモリ（８）に接続されることを特徴とする請求項１に記載のインタフェース配置。
【請求項３】
前記第１のレジスタ装置（６）は、いくつかのレジスタ（１１）と、前記レジスタ（１１）を操作するために前記レジスタ（１１）に接続されかつマイクロコントローラバス（３）に接続される制御ブロック（１２）と、を備えることを特徴とする請求項１または２に記載のインタフェース配置。
【請求項４】
前記第１のレジスタ装置（６）は、割込要求信号の生成のための発生器（１３）であって、前記マイクロコントローラバス（３）に結合される発生器（１３）を内蔵する、ことを特徴とする請求項１乃至３のいずれか１項に記載のインタフェース配置。
【請求項５】
前記バッファメモリ（８）は、割込要求信号の生成のための前記発生器（１３）を操作するため、前記発生器（１３）に接続されることを特徴とする請求項４に記載のインタフェース配置。
【請求項６】
前記第１のレジスタ装置（６）は、前記直接メモリアクセスコントローラ（９）を備えることを特徴とする請求項１乃至５のいずれか１項に記載のインタフェース配置。
【請求項７】
前記バッファメモリ（８）は、先入れ先出しメモリであることを特徴とする請求項１乃至６のいずれか１項に記載のインタフェース配置。
【請求項８】
前記バッファメモリ（８）は、コントローラ（１５）と、それに結合される揮発性メモリ（１４）を備えることを特徴とする請求項１乃至７のいずれか１項に記載のインタフェース配置。
【請求項９】
前記バッファメモリ（８）の中に含まれる前記コントローラ（１５）は、割込要求信号を生成するための前記発生器（１３）を操作するため、前記発生器（１３）に接続されることを特徴とする請求項８に記載のインタフェース配置。
【請求項１０】
前記第２のレジスタ装置（７）は、前記バッファメモリ（８）に結合されるデータ入力レジスタ（１６）およびデータ出力レジスタ（１７）と、周辺装置への結合のための前記信号線（５）を用いて前記データ入力レジスタ（１６）および前記データ出力レジスタ（１７）に接続する入出力バッファメモリ（１８）と、を備えることを特徴とする請求項１乃至９のいずれか１項に記載のインタフェース配置。
【請求項１１】
前記制御信号発生器（１０）は、プログラマブル信号発生器（１９）と、クロック発生器（２０）と、遊休時にブランキングするための発生器（２１）とを備え、プログラム可能な制御信号を生成するためにこれらは互いに結線されることを特徴とする請求項１乃至１０のいずれか１項に記載のインタフェース配置。
【請求項１２】
前記プログラマブル信号発生器（１９）は、前記データ入力レジスタ（１６）と、前記データ出力レジスタ（１７）と、前記入出力バッファメモリ（１８）とを作動するため、これらに接続されることを特徴とする請求項１１に記載のインタフェース配置。
【請求項１３】
前記プログラマブル信号発生器（１９）は、前記バッファメモリ（８）を作動するため、前記バッファメモリ（８）に接続されることを特徴とする請求項１１または１２に記載のインタフェース配置。
【請求項１４】
前記制御信号発生器（１０）は、サンプリングストローブ信号を生成する発生器（２２）を備えることを特徴とする請求項１乃至１３のいずれか１項に記載のインタフェース配置。
【請求項１５】
前記制御信号発生器（１０）は、非ゼロ復帰信号、ゼロ復帰信号、１復帰信号、非１復帰信号のうちの少なくとも１つまたはそれ以上の制御信号を生成するように、構成されることを特徴とする請求項１乃至１４のいずれか１項に記載のインタフェース配置。
【請求項１６】
前記制御信号発生器（１０）は、少なくとも２つの信号レベル（ｐ１、ｐ２）の順序をプログラムする手段を備え、
前記制御信号発生器（１０）は、前記少なくとも２つの信号レベル（ｐ１、ｐ２）の順序に対する少なくとも１つのタイムスタンプ（ｔ１２）をプログラムする手段を備え、
前記制御信号発生器（１０）は、前記少なくとも２つの信号レベル（ｐ１、ｐ２）の順序（ｓ１）をマスクする手段を備える、
ことを特徴とする請求項１乃至１５のいずれか１項に記載のインタフェース配置。
【請求項１７】
前記マイクロコントローラバス（３）は、少なくとも１つのデータ線、１つのアドレス線、および１つの制御線を備えることを特徴とする請求項１乃至１６のいずれか１項に記載のインタフェース配置。
【請求項１８】
マイクロプロセッサに周辺装置を結合するための、システムオンチップ内における、請求項１乃至１７のいずれか１項に記載のインタフェース配置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にシステムオンチップに対するインタフェース配置とその方法に関する。インタフェース配置は、マイクロコントローラバスに接続するように設計される第１のデータ入出力インタフェースと、周辺装置に結合するための信号線に接続するように設計される第２のデータ入出力インタフェースと、第１のデータ入出力インタフェースに結合される第１のレジスタ装置と、第２のデータ入出力インタフェースに結合される第２のレジスタ装置と、から構成される。
【背景技術】
【０００２】
この種の一般的なインターフェース配置は、例えば、“ＡＲＭ  Ｐｒｉｍｅｃｅｌｌ（登録商標）、多目的の入出力（ＰＬ  ０６１）、技術解説書、ＡＲＭ株式会社、２０００年”の２乃至４頁の図２−１に示される。
【０００３】
この種のインタフェース配置は、例えば、表示装置のような周辺装置の接続のために備えるインタフェースに、マイクロプロセッサまたはマイクロコントローラバスを結合する役割を果たす。
【０００４】
外付け周辺装置に対するこの種の汎用インタフェース配置は、例えばシステムオンチップとして知られるものに使用される。 
【０００５】
システムオンチップまたはＳＯＣとしても知られる、システムオンチップは、一般に、完全システムのために必要なハードウェアや電子回路を内蔵するチップを意味する。ＳＯＣは、このワンチップ上に、例えば、ＲＡＭ（ランダムアクセスメモリ）またはＲＯＭ（読み取り専用メモリ）のようなメモリ、マイクロプロセッサまたはマイクロコントローラ、周辺装置用のインタフェース、データ入出力用の制御論理、データコンバータ、および完全コンピュータシステムの一部である他の構成装置を含む。この種のＳＯＣは、例えば、携帯電話、ディジタルカメラ、セットトップボックス、携帯情報端末（ＰＤＡ）や他の用途に使用され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この種のインタフェース配置は、通常、ソフトウェアによって制御される信号の生成を組み込む。所定の順序ですべての信号遷移のソフトウェアによって制御される信号の生成は、比較的大きな管理上の労力を必要とし、かつ、システムの潜在的な性能上の著しい制約を招き得る。この方法において生成される出力信号の周波数は、バスシステムの最大速度によって制限される。これは、出力信号の周波数における制限を導き、それによって制限されたデータ処理能力を招く。
【０００７】
しかしながら、とりわけ、表示装置のような外付け構成装置が駆動するとき、インタフェースから周辺装置への高速度のデータ処理能力が要求される。
【課題を解決するための手段】
【０００８】
本発明の目的は、周辺装置の動作のためのより高い周波数の信号の出力に好適な、特にシステムオンチップに対するインタフェース配置、およびその使用方法を提供することである。
【０００９】
本発明によると、下記の機能を有することによって、上述の一般的なインタフェース配置を超えて開発されるインタフェース配置により、当該配置に要求される課題は実現される。
−第２のレジスタ装置に第１のレジスタ装置を結合するバッファメモリ、
−マイクロコントローラバスとバッファメモリに接続される直接メモリアクセスコントローラ、
−周辺装置への結合を提供する信号線に接続し第２のレジスタ装置に結合される、制御信号を生成するように設けられる制御信号発生器。
【００１０】
提案された原理によれば、一方で、直接メモリアクセスは、マイクロコントローラバス上でも、バスに接続される揮発性メモリに対してのいずれでも実行可能であり、例えば、マイクロコントローラに属して、直接メモリアクセスコントローラを使用することが可能である。また、これは、マイクロコントローラバスを使用した直接メモリアクセスを支援するバッファメモリの目的でもある。他方で、制御信号発生器は、周辺装置との結合を提供する信号線にとって必要なすべての制御信号を、マイクロコントローラと無関係に、好ましくはプログラム可能な方法で、生成することができる。
【００１１】
この方法において、高いデータ処理能力値は、最小のソフトウェアオーバーヘッドで実現され得る。制御信号発生器は、さまざまな目的および動作モードに対するインタフェース配置を構成することを可能にする。制御信号発生器を組み込むために必要なハードウェアの費用は、比較的小さい。
【００１２】
特に、表示装置のような出力装置、または、音声もしくは映像装置に送られるデータの大規模な流入は、提案された原理を使用して比較的小さな労力で発生できる。大きな自由度が、異なるバス規格を有するＬＣＤ（液晶表示装置）、またはＴＦＴ（薄膜トランジスタ）表示装置のさまざまな機種に対応することを可能にする。
【００１３】
直接メモリアクセスを使用する提案された方法の結果、マイクロコントローラバスに接続されるマイクロコントローラまたはマイクロプロセッサと、インタフェース配置との間の、高い情報伝達速度でのデータの伝送を、提案された原理は可能にする。
【００１４】
提案されたインタフェース配置は、特に、冒頭で言及したシステムオンチップ装置のような埋め込みシステムに好適である。
【００１５】
本原理に係るインタフェース配置は、マイクロコントローラバスに接続されるメモリ構成装置への直接メモリアクセス、および、周辺装置に結合を供給する信号線における制御信号の生成の双方を可能にする。このように、提案された組合せは、データ処理能力のより高い速度を可能にする、と同時に、マイクロコントローラバスに接続されるマイクロコントローラまたはマイクロプロセッサが、他の課題に使えるようにするという付加的利点を生じる。
【００１６】
ここにあるバッファメモリは、マイクロコントローラバス、および周辺装置に結合を供給する信号線において、別々のクロック速度を可能にするように働く。それゆえ、マイクロコントローラのクロック、特にマイクロコントローラバスのクロックとは独立するクロック周波数で、周辺装置に結合を供給する信号線は操作され得る。
【００１７】
制御信号発生器は、バッファメモリを作動するために、バッファメモリに好適に接続される。制御信号発生器は、マイクロコントローラや第１のデータ入出力インタフェースのものとは全く独立した周辺装置に、および、からデータを伝送する。
【００１８】
第１のレジスタ装置は、好ましくは、数個のレジスタ、および、レジスタを作動するためにレジスタに結合され、かつ、マイクロコントローラバスに結合される制御ブロックから構成される。第１のレジスタ装置は、第１のデータ入出力インタフェースを介して、マイクロコントローラバスに、および、からデータを伝送するように働く。
【００１９】
さらに、マイクロコントローラバスに結合される、割込要求信号発生器を含むことは、第１のレジスタ装置にとっては都合がよい。また、これらの信号は、ＩＲＱまたは割込信号として知られる。
【００２０】
バッファメモリは、割込要求信号発生器を動作するために、割込要求信号発生器に好適に接続される。
【００２１】
好ましくは、第１のレジスタ装置は直接メモリアクセスコントローラを組み入れる。
【００２２】
バッファメモリは、好ましくは先入れ先出しメモリである。また、この種のバッファメモリは、ＦＩＦＯバッファとして知られる。バッファメモリの目的は、直接メモリアクセスの間、マイクロコントローラに割り当てられるメモリに伝送されるべき、または、そのメモリからインタフェース配置に伝送されるべきデータを格納することにある。マイクロコントローラに割り当てられるメモリは、マイクロコントローラの中に含まれることが可能であるし、または、別の機能ブロックとして組み込まれ得る。
【００２３】
バッファメモリは、好ましくは、コントローラおよびコントローラに結合される実際の揮発性メモリから構成される。コントローラは、好ましくは、ＦＩＦＯコントローラとして組み込まれ得る。
【００２４】
バッファメモリの中に包含されるこのコントローラは、好ましくは、割込要求信号発生器を操作するために割込要求信号発生器に接続される。また、直接メモリアクセスコントローラを操作するために、コントローラは、直接メモリアクセスコントローラに接続される。さらに、制御線は、好ましくは、直接メモリアクセスコントローラから、バッファメモリ内に構成されるコントローラに対して設けられる。
【００２５】
第２のレジスタ装置は、好ましくは、データ入力レジスタおよびデータ出力レジスタ、ならびに入出力バッファメモリから構成される。データ入力レジスタおよびデータ出力レジスタは、バッファメモリと結合される。また、データ入力レジスタおよびデータ出力レジスタは、ＦＩＦＯバッファメモリと結合される。さらには、入出力バッファメモリは、外付け装置を制御するために周辺装置に結合を供給する信号線に接続される。ここで、双方向性データ伝送のため、すなわち、例えば表示装置にデータを供給し、かつ、キーボード、タッチスクリーン、センサのような入力装置またはこれらに類する装置からデータを読み込むために、第２のレジスタ装置は設計される。
【００２６】
制御信号発生器は、好ましくは、プログラマブル信号発生器、クロック発生器、遊休状態のときにブランキング信号を生成するための発生器から構成され、プログラム可能な制御信号を生成するよう互いに接続される。制御信号は、例えば、レベル、クロック速度、ブランキングまたはマスキングの順序に関して、提案される制御信号発生器によって容易にプログラム可能である。
【００２７】
第２のレジスタ装置のデータ入力レジスタ、データ出力レジスタ、および入出力バッファメモリを作動するため、プログラマブル信号発生器は、好ましくは、これらと接続される。ここでさらに好ましくは、入出力バッファメモリからプログラマブル信号発生器に、追加の制御線が設けられる。
【００２８】
さらなる展開において、制御信号生成発生器からバッファメモリへの制御線は、プログラマブル信号発生器とバッファメモリの間、より好ましくは、プログラマブル信号発生器とバッファメモリ内に包含されるコントローラの間、に設けられる。
【００２９】
好適なさらなる展開において、制御信号発生器は、サンプリング信号の生成のための発生器を備える。この種のサンプリング信号は、ストローブ信号と呼ばれる。ストローブ信号のための発生器は、好ましくは、プログラム可能な形式で組み込まれる。
【００３０】
制御信号発生器は、好ましくは、下記の類型の少なくとも１つまたはそれ以上の制御信号の生成のために設計される。類型は、非ゼロ復帰（ＮＲＺ）、ゼロ復帰（ＲＺ）、１復帰（ＲＯ）、非１復帰（ＮＲＯ）である。
【００３１】
制御信号発生器は、好ましくは、少なくとも２つの信号レベルの順序をプログラムする手段と、少なくとも２つの連続して起こる信号レベルの順序に対する少なくとも１つのタイムスタンプをプログラムする手段とを備える。タイムスタンプは、好ましくは、いくつかの連続して起こる信号レベルのうち第１から第２への切替に対して機能する。さらに、制御信号発生器は、好ましくは、少なくとも２つの連続して起こる信号レベルの順序をマスクするための手段を含む。これは、ほとんど手間をかけることなく、マイクロプロセッサ、または、直接にインタフェース配置の支援なしに、周辺装置に結合するための信号線に対する用途のために要求される、ほとんどいかなる制御信号をも生成することを可能にする。
【００３２】
好適なさらなる展開において、マイクロコントローラバスは、少なくとも１つのデータ線、少なくとも１つのアドレス線、および少なくとも１つの制御線を有する。
【００３３】
本発明に係るインタフェース配置は、好ましくは、マイクロプロセッサを１つまたはそれ以上の周辺装置に結合するためのシステムオンチップに使用され得る。
【００３４】
ＳＯＣを内蔵するチップは、好ましくは、上述のインタフェース配置のうち１つまたはそれ以上を含む。
【００３５】
提案された原理の付加的な詳細および好適な実施形態は、従属する請求項の対象である。
【００３６】
本発明は、実施形態に置き換え図面の助けを借りて、以下に詳しく説明される。
【発明を実施するための最良の形態】
【００３７】
図１は、本発明に係るインタフェース配置のある実施形態を示す。インタフェース配置は、マイクロコントローラバス３に接続するように設計された、第１のデータ入出力インタフェース１、２を備える。また、インタフェース配置は、周辺装置に結合するための信号線５に接続するように設計された、第２のデータ入出力インタフェース４を備える。マイクロコントローラバス３、および周辺装置に結合されるように設けられる信号線５の双方は、数ビット幅のこともある。第１のレジスタ装置６は、第１のデータ入出力インタフェース１、２に接続される。第２のレジスタ装置７は、第２のデータ入出力インタフェース４に接続される。バッファメモリ８は、第１のレジスタ装置と第２のレジスタ装置６、７を、いずれについても双方向に結合する。また、直接メモリアクセス（ＤＭＡ）として設計されるコントローラ９が備えられ、マイクロコントローラバス３およびバッファメモリ８に接続される。制御信号発生器１０が、制御信号を生成するように備えられ、周辺装置に結合するための信号線５に接続され、さらには、第２のレジスタ装置７に接続される。制御信号発生器１０は、また、バッファメモリ８を制御するためにバッファメモリ８に接続される。
【００３８】
第１のレジスタ装置６は、いくつかのメモリレジスタを内蔵するレジスタバンク１１を備える。さらに、第１のレジスタ装置６は、レジスタバンク１１に双方向に接続され、また、第１のデータ入出力インタフェースを介してマイクロコントローラバス３に接続される制御ブロック１２を備える。また、直接メモリアクセスコントローラ９は、第１のレジスタ装置６の中に構成される。割込要求信号の生成のための発生器１３も同様である。発生器１３は、制御線を経由して、マイクロコントローラバス３の制御線に接続される。また、直接メモリアクセスコントローラ９、および割込要求信号を生成するための発生器１３の両方をバッファメモリ８により作動することを可能にする制御線が設けられる。
【００３９】
バッファメモリ８それ自身は、ランダム・アクセス・メモリ１４（ＲＡＭ）を含む。また、図において符号１５で示され、メモリ１４に双方向に接続される直接メモリアクセスコントローラを、バッファメモリ８は含む。コントローラ９と発生器１３を作動するため、このコントローラ１５は、コントローラ９と発生器１３に接続される。マイクロコントローラバス３に対するバッファメモリ８の接続は、先入れ先出し（ＦＩＦＯ）バッファとして組み込まれるメモリ１４によってなされ、メモリ１４は、コントローラ１５によって操作される。ＦＩＦＯメモリとして、格納される最初の値は、読み取られ得る最初の値でもある。
【００４０】
第２のレジスタ装置７は、データ入力レジスタ１６とデータ出力レジスタ１７を内蔵する。これらのレジスタは、これらのそれぞれの方向にデータを伝送するために、バッファメモリ８のメモリ１４に結合される。また、入出力バッファメモリ１８は、第２のデータ入出力インタフェース４にデータ入力レジスタ１６とデータ出力レジスタ１７を接続するように設けられる。
【００４１】
制御信号発生器１０は、プログラマブル信号発生器１９それ自身に加えて、クロック発生器２０、ブランキングのための発生器２１、およびサンプリングストローブを備える発生器２２を内蔵する。発生器２２もまた、プログラム可能である。また、クロック発生器２０は、外部クロック端子２３に接続される。さらにまた、クロック発生器２０は、ブランキング発生器２１を作動するために、ブランキング発生器２１に接続され、また、プログラマブル信号発生器１９およびサンプリングストローブ発生器２２に、そのクロック信号をそれぞれに供給するため接続される。ブランキング発生器２１は、適切な接続を介して、プログラマブル信号発生器１９およびプログラム可能なストローブ信号発生器２２を制御する。結果として、これは、制御線によってプログラマブル信号発生器１９に接続される。プログラマブル信号発生器１９は、入出力バッファメモリ１８に双方向に結合される。さらに、プログラマブル信号発生器１９は、制御線を介して、データ入力レジスタ１６とデータ出力レジスタ１７、ならびにバッファメモリ８内のコントローラ１５に接続される。生成される制御サンプリングストローブ信号は、その各信号は数ビット幅である制御結線に伝達され、これらの制御結線は、プログラマブル信号発生器１９およびサンプリングストローブ発生器２２を、周辺装置に結合するための信号線５に接続する。
【００４２】
第１のレジスタ装置６は、レジスタバンク１１に含まれるレジスタに対して、マイクロコントローラバス３上でアクセスを実行し、直接メモリアクセス、ＤＭＡ、のコンテキストの中で、データは、バッファメモリ８へ／から、ならびにマイクロコントローラバス３に接続されるマイクロコントローラメモリ装置（図示されない）から／へ、伝送される。また、第１のレジスタ装置６は、割込要求信号を生成し、読取り／書込みアクセスを制御し、および読取り書込み状態信号のために機能する。ここにあるバッファメモリ８は、直接メモリアクセスのコンテキストの中で送信または受信されるすべてのデータを格納する。
【００４３】
制御信号発生器１０は、周辺装置に結合するためのバス形式で提供される信号線５に対してすべての制御信号を生成し、これらの信号を制御可能なタイミングで供給する役割を果たす。さらに、インタフェース４経由でデータを読み取るためのプログラム可能なストローブ信号が生成される。もちろん、これらのストローブ信号は、外部信号によって起動され得る。
【００４４】
最近のマイクロコントローラのバスシステムにおいて通常見られる必要なインタフェースの課題のすべてを、第１のレジスタ装置６は実現する。さらに、レジスタ装置６は、本発明に係るインタフェース配置を介して、周辺装置を作動しまたは読み取るための直接メモリアクセスをサポートする。これは、特に大容量のデータを伝送するために使用される。ここで、直接メモリアクセスを実行するためのコントローラ９は、ＤＭＡホストまたはＤＭＡスレーブとして知られるもののいずれかとして構成され得る。ＤＭＡホストの場合、コントローラ９は、直接メモリアクセスの中に含まれる全データフローを制御する。この場合、コントローラ９は、連続するデータ伝送を制御する。バッファメモリ８が、格納されたデータについて空またはほとんど空であるときはいつでも、直接メモリアクセスはコントローラ９によって起動され、バスに接続される主メモリからのデータは、バッファメモリに伝送され、バッファメモリ８が一杯になるまで続けられる。ＤＭＡマスタまたはＤＭＡホストとしてのコントローラ９は、全データフローを制御するので、ここでは割込要求を生成することは必要ない。あるいは、コントローラ９は、ＤＭＡスレーブとして構成され得る。この場合、バスシステム３に接続されるが図には示されないＤＭＡマスタにより、直接メモリアクセスはソフトウェアが起動する。この場合、データは主メモリからバッファメモリ８に再び伝送される。バッファメモリ８の状態について制御ソフトウェアに知らせるため、割込要求信号が、インタフェース配置２４によって生成されるであろう。さらなるデータがバッファメモリ８の中に伝送され得るとき、このソフトウェアは次のＤＭＡ伝送を起動するであろう。
【００４５】
マイクロコントローラに割り当てられるメモリに、または、この種のメモリから本発明に係るインタフェース配置に、伝送されるデータを格納するように、バッファメモリ８は機能する。同時にバッファメモリは、一方では接続されるバスシステム３のクロックと、他方では外付けの周辺装置に接続するように使用される信号線５上のクロックと、マイクロコントローラのクロック周波数との分離を提供するように機能する。これは、第２のデータ入出力インタフェース４が、マイクロコントローラの周波数、またはマイクロコントローラバス３のクロック周波数とは別の周波数で作動されることを可能にする。これは、バスクロック周波数が、マイクロコントローラバス３上でそのとき使用されるかどうかと無関係に、最高データ伝送速度が入出力結線４において実現されることを容易にする。これは、可変のクロック周波数がマイクロコントローラバス３を作動するように使用されるとき、特に都合がよい。
【００４６】
バッファメモリ８のコントローラ１５は、次のメモリ状態を示すフラグを生成するように設計される。メモリ状態：空、ほとんど空、半分、ほとんど一杯および一杯。これらは、上述のＤＭＡや割込制御に使用される。第２のデータ入出力インタフェース４におけるデータ出力を制御するために、バッファメモリ８からの“ほとんど空”信号がアサートされるとき、ＤＭＡ要求が生成される。これは、バッファメモリ８にデータの次のブロックを書き込まれるようにさせる。データが第２のインタフェース４を介して外付けの周辺装置から読み込まれるとき、“ほとんど一杯”のフラグがアサートされるとＤＭＡ要求信号が生成され、結果としてバッファメモリはバス３上で再び空にされる。さらなる実施形態において、これらのフラグは割込を制御する条件として使用され得、よってＤＭＡの伝送がソフトウェアによって起動されることを可能にする。
【００４７】
制御信号発生器１０は、バス３に接続されるマイクロコントローラや第１のレジスタ装置６とは無関係に、インタフェース４を介して周辺装置にデータを出力することを可能にする。制御信号発生器１０は、以下に詳細に説明されるとおり、高度にプログラム可能である。制御信号発生器１０によって生成される制御信号それぞれは、試験装置の通信路とほぼ同等の独立した出力通信路とみなされ得る。これらの制御通信路は、個別のレベルの設定やタイムスタンプによって生成され得る。３つのレベル値の順序および２つのタイムスタンプは、通常の信号形式、すなわち、ゼロ復帰（ＲＺ）、１復帰（ＲＯ）、非ゼロ復帰（ＮＲＺ）、非１復帰（ＮＲＯ）を生成し得るためには十分である。
【００４８】
第１のタイムスタンプの値は、第１の信号レベルから第２の信号レベルへの切替えの時間を指定する。同様の方法において、第２のタイムスタンプは、第２の信号レベルから第３の信号レベルへ信号が変化する時間を指定する。クロック発生器２０は、それぞれの周期をＫ個のサブ周期に分割するように機能する。数値Ｋの機能は、１周期内に時間分解能を指定するためにある。バッファメモリが空でないすべての周期に対して、制御信号が生成される。バッファメモリ８が空であるとき、インタフェース配置は遊休状態に置かれる。この遊休状態において、すべての制御信号は、プログラム可能な遊休値に設定される。また、制御信号発生器１０は、マスク発生器とも言われるブランキング発生器２１を内蔵する。マスク発生器は、直後に続く周期においてそれぞれ異なる信号を生成することを可能にする。そのような信号に対する典型的な用途は、奇数または偶数のパリティにより高パリティビットまたは低パリティビットでデータバイトを示す制御出力を含む。マスキングに対しては、例えば、４連続の周期は、互いにグループ化されてよい。この方法において、また、適切な制御信号が生成されることによって、１バイトごと並列に３２ビットデータワードを出力することや、どのバイトが第１、第２、第３、および第４であるかを示すことを可能にする。
【００４９】
第２のレジスタ装置７は、多くの異なる目的を有する。一方では、入出力データ間の直列／並列変換と並列／直列変換は、第２のインタフェース４を介して、レジスタ１６、１７、１８において実現される。ＤＭＡアクセスを最大化するために、バッファメモリ８の幅は、マイクロコントローラバス３のバス幅に合致するように実行され得る。したがって、ＤＭＡ方式におけるメモリアクセス、およびバッファメモリ８とマイクロコントローラメモリの間のデータの伝送は、マイクロコントローラバスの最大使用によって実現され得る。そのようなビット幅のデータフローは、データ出力レジスタ１７によって直列化し得る。例えば、インタフェース４における出力データの幅が１６または８ビットのときに、マイクロコントローラが３２ビットのバス幅を有することを見いだすことが可能である。この直列化、すなわち並列直列変換を実行するために、バッファメモリ８からのデータは、データ出力レジスタ１７に伝送される。この後、次のワードがバッファメモリから出てデータ出力レジスタの中に書き込まれる前に、２または４の周期は、出力４において実際の出力データを形成するように使用される。同様の考察は、データ入力レジスタ１６にあてはまる。データがバッファメモリ８の中に３２ビットの幅で書き込まれる前に、例えば、１６または８ビットの２または４のデータワードが、データ入力レジスタ１６の中にインタフェース４において読み込まれるであろう。好ましくは、ストローブ信号発生器２２により制御信号発生器１０に生成されるストローブ信号によって、データ入力レジスタ１６は制御される。第２レジスタ装置７の第３の機能は、着信および発信データのためのバッファメモリ１８に関する。また、このバッファメモリ１８は、制御信号発生器１０からの制御信号により制御される。これは、出力を、例えば、高いまたは低いという定義された出力レベルに設定されることを可能にするだけでなく、高いインピーダンスの３値の状態に設定することを可能にする。
【００５０】
これは、マイクロコントローラの計算能力を必要とせずに、システムオンチップを用いて周辺装置の動作に対する高いデータ伝送速度を達成することを、ほとんどコストをかけることなく可能にする。
【００５１】
図２は、図１のプログラマブル信号発生器１９のある実施形態を示す。信号レベルｐ１、ｐ２、ｐ３は、プログラム可能である。また、信号レベルが変化する時点における時間ｔ１２、ｔ２３もプログラム可能である。また、もちろん、信号の遷移に対するタイムスタンプｔ１２、ｔ２３に対応する数に同調して順序付けられた信号レベルｐ１、ｐ２、ｐ３よりも小さい数または大きい数とすることもそこでは可能である。バッファメモリが空でないとき、この種の制御信号が生成されるだけである。さもなければ、インタフェース配置は、遊休状態で作動する。遊休信号レベルは、この遊休状態に対して与えられ、これらはプログラム可能であり、本例において、遊休レベルをpidleと表示される。外付け周辺装置の動作に対する高い自由度を与えるために、マスキング機能が与えられる。マスク発生器は、制御信号が、遊休状態、pidle、またはその他の状態に設定されている期間を判定する。これは、ブランキングとも呼ばれる。
【００５２】
図３は、図２に係る配置によって生成される制御信号の例を示す。入出力信号は、周期の最上行に示される。下側には、ｓ１乃至ｓ４で標識される次の信号類型の例が示される。すなわち、ＮＲＺ信号、ＲＺ信号、ＮＲＯ信号、ＲＯ信号である。図の下端の表には、信号をプログラムするのに必要な信号レベルｐ１、ｐ２、ｐ３および切替時間ｔ１２、ｔ２３が示される。
【００５３】
図４は、遊休状態にある制御信号ｓ１乃至ｓ４を配置する例であり、かつ、信号をマスキングするためのものを示す。マスキングは、個別のクロック周期において対応するマスクを有する信号を生成することを可能にする。図の下端は信号ｓ１乃至ｓ４に対するこれらの状態の定義の例を規定する。
【００５４】
図５は、本発明に係るインタフェース配置２４を用いる、システムオンチップ３、２４、２５、２６のブロック図の例を示す。図１に示される例の１つであるインタフェース配置２４は、メモリ構成要素２５を内蔵するマイクロコントローラ２６に、バス３を介して接続される。インタフェース配置の第２のデータ入出力インタフェース４において、信号線５は、配線される出力装置２７に接続される。また、いくつかのインタフェース配置２４がマイクロコントローラバス３に接続されるようにすることはもちろん可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明に係るインタフェース配置の例を示すブロック図である。
【図２】本発明に係る制御信号発生器のある実施形態を示す図である。
【図３】典型的な信号の順序列に関連して、図２に基づく回路により生成しうる制御信号の順序を示す図である。
【図４】制御信号から出力をマスクし除去する例を示す図である。
【図５】本発明に係る類型のインタフェース配置より上位にあるシステムオンチップのブロック図である。
【符号の説明】
【００５６】
１      データ入出力インタフェース
２      データ入出力インタフェース
３      マイクロコントローラバス
４      データ入出力インタフェース
５      信号線
６      レジスタ装置
７      レジスタ装置
８      バッファメモリ
９      ＤＭＡ用コントローラ
１０    制御信号発生器
１１    レジスタバンク
１２    制御ブロック
１３    ＩＲＱ発生器
１４    ＲＡＭ
１５    ＦＩＦＯコントローラ
１６    データ入力レジスタ
１７    データ出力レジスタ
１８    入出力インタフェース
１９    プログラマブル信号発生器
２０    クロック発生器
２１    マスク発生器
２２    ストローブ信号発生器
２３    クロック接続
Ｐ１    信号レベル
Ｐ２    信号レベル
Ｐ３    信号レベル
Ｔ１２  切替時間
Ｔ２３  切替時間
Ｓ１    ＮＲＺ信号
Ｓ２    ＲＺ信号
Ｓ３    ＮＲＯ信号
Ｓ４    ＲＯ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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