(57)【要約】  本発明は強誘電体メモリ装置及びその製造方法に関し、メモリ装置に適用される強誘電体のヒステリシス特性及び残留分極特性を大幅に増強することにより安定的なメモリ動作を提供する。本発明においては強誘電体メモリに用いられる強誘電体物質としてβ相の結晶構造を有するＰＶＤＦを用いる。本発明に係るＰＶＤＦ薄膜は約０から１Ｖへ印加電圧が上昇することによって分極が増加して約１Ｖ程度で約５μＣ／ｃｍ２以上の分極を示し、再び０から−１Ｖへ印加電圧が下降することにつれて分極が減少していって、約−１Ｖ程度で約−６μＣ／ｃｍ２以下の分極を示す良好なヒステリシス特性を有する。【選択図】      図２
2008541444.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
ゲート電極と、
ドレイン電極と、
ソース電極と、
チャネル形成層と、
強誘電体層とを有して構成され、
前記強誘電体層は、β相の結晶構造を有するポリビニリデンフルオライド（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ：ＰＶＤＦ）層よりなり、
前記ゲート電極と強誘電体層との間にチャネル形成層が形成されることを特徴とする強誘電体メモリ装置。
【請求項２】
前記チャネル形成層は、有機物半導体層であることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記チャネル形成層は、絶縁層であることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項４】
前記基板は、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエーテルサルホン（ＰＥＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、エチレン共重合体、ポリプロピレン（ＰＰ）、プロピレン共重合体、ポリ（４−メチル−１−ペンテン）（ＴＰＸ）、ポリアリレート（ＰＡＲ）、ポリアセタル（ＰＯＭ）、ポリフェニレンオキシド（ＰＰＯ）、ポリスルホン（ＰＳＦ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリ塩化ビニリデン（ＰＶＤＣ）、ポリ酢酸ビニル（ＰＶＡＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルアセタル（ＰＶＡＬ）、ポリスチレン（ＰＳ）、ＡＳ樹脂、ＡＢＳ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）、フッ化炭素樹脂（ｆｌｕｏｒｏｃａｒｂｏｎ  ｒｅｓｉｎ）、フェノール・ホルムアルデヒド（ｐｈｅｎｏｌ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＰＦ）、メラミン・ホルムアルデヒド（ｍｅｌａｍｉｎｅ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＭＦ）、ウレア・ホルムアルデヒド（ｕｒｅａ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＵＦ）、不飽和ポリエステル（ＵＰ）樹脂、エポキシ樹脂（ＥＰ）、ジアリルフタレート樹脂（ＤＡＰ）、ポリウレタン（ＰＵＲ）、ポリアミド（ＰＡ）、シリコン樹脂（ＳＩ）、及びこれらの混合物及び化合物からなる群より選択されるいずれか一つで構成されることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項５】
前記基板は、紙を含む材質で構成されることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項６】
前記絶縁層は、有機物よりなることを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項７】
基板と、
ゲート電極と、
ドレイン電極と、
ソース電極と、
チャネル形成層と、
強誘電体層とを有して構成され、
前記強誘電体層は、β相の結晶構造を有するＰＶＤＦ層よりなり、
前記ゲート電極とチャネル形成層との間に強誘電体層が形成されることを特徴とする強誘電体メモリ装置。
【請求項８】
前記チャネル形成層は、有機物半導体層であることを特徴とする請求項７に記載の強誘電体メモリ装置。
【請求項９】
前記チャネル形成層は、絶縁層であることを特徴とする請求項７に記載の強誘電体メモリ装置。
【請求項１０】
前記基板は、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエーテルサルホン（ＰＥＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、エチレン共重合体、ポリプロピレン（ＰＰ）、プロピレン共重合体、ポリ（４−メチル−１−ペンテン）（ＴＰＸ）、ポリアリレート（ＰＡＲ）、ポリアセタル（ＰＯＭ）、ポリフェニレンオキシド（ＰＰＯ）、ポリスルホン（ＰＳＦ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリ塩化ビニリデン（ＰＶＤＣ）、ポリ酢酸ビニル（ＰＶＡＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルアセタル（ＰＶＡＬ）、ポリスチレン（ＰＳ）、ＡＳ樹脂、ＡＢＳ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）、フッ化炭素樹脂（ｆｌｕｏｒｏｃａｒｂｏｎ  ｒｅｓｉｎ）、フェノール・ホルムアルデヒド（ｐｈｅｎｏｌ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＰＦ）、メラミン・ホルムアルデヒド（ｍｅｌａｍｉｎｅ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＭＦ）、ウレア・ホルムアルデヒド（ｕｒｅａ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＵＦ）、不飽和ポリエステル（ＵＰ）樹脂、エポキシ樹脂（ＥＰ）、ジアリルフタレート樹脂（ＤＡＰ）、ポリウレタン（ＰＵＲ）、ポリアミド（ＰＡ）、シリコン樹脂（ＳＩ）、及びこれらの混合物及び化合物からなる群より選択されるいずれか一つで構成されるを特徴とする請求項７に記載の強誘電体メモリ装置。
【請求項１１】
前記基板は、紙を含む材質で構成されることを特徴とする請求項７に記載の強誘電体メモリ装置。
【請求項１２】
前記絶縁層は、有機物であることを特徴とする請求項９に記載の強誘電体メモリ装置。
【請求項１３】
基板と、ゲート電極と、ドレイン電極と、ソース電極と、チャネル形成層と、強誘電体層とを備える強誘電体メモリ装置の製造方法において、
ゲート電極を形成する段階と、
チャネル形成層を形成する段階と、
強誘電体層を形成する段階と、
ドレイン電極及びソース電極を形成する段階と、
前記強誘電体層をβ相に設定する強誘電体層の相転移段階とを有して構成されることを特徴とする強誘電体メモリ装置の製造方法。
【請求項１４】
前記チャネル形成層は、前記ゲート電極と強誘電体層との間に形成されることを特徴とする請求項１３に記載の強誘電体メモリ装置の製造方法。
【請求項１５】
前記強誘電体層は、前記ゲート電極とチャネル形成層との間に形成されることを特徴とする請求項１３に記載の強誘電体メモリ装置の製造方法。
【請求項１６】
前記強誘電体層の相転移段階は、前記強誘電体層の温度をβ相の結晶構造が確立する温度以上に上昇させる第１段階と、
前記強誘電体層の温度をβ相の結晶構造が確立する温度まで単調に降下させる第２段階と、
前記強誘電体層の温度を急速に降下させる第３段階とを含んで構成されることを特徴とする請求項１３に記載の強誘電体メモリ装置の製造方法。
【請求項１７】
前記強誘電体層の相転移段階は、前記強誘電体層の温度をβ相の結晶構造が確立する温度に上昇させる第１段階と、
前記強誘電体層の温度を急速に降下させる第２段階とを含んで構成されることを特徴とする請求項１３に記載の強誘電体メモリ装置の製造方法。
【請求項１８】
前記強誘電体層は、ポリビニリデンフルオライド（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ：ＰＶＤＦ）層であることを特徴とする請求項１３に記載の強誘電体メモリ装置の製造方法。
【請求項１９】
前記強誘電体層の相転移段階は、ゲート電極とソース電極及びドレイン電極を形成した後に実施されることを特徴とする請求項１３に記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体を用いたメモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、パソコンを初めとして殆んどの電子装置においては必須にメモリ装置が採用され使用されている。これらメモリ装置はＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュＲＯＭ（Ｆｌａｓｈ  ＲＯＭ）などのＲＯＭと、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）などのＲＡＭとに大別される。
これらメモリ装置は通常シリコンなどの半導体ウェーハ上にキャパシタとトランジスタを形成配置して製造される。
【０００３】
従来のメモリ装置は、主にメモリセルの集積度を高めることを目的として研究されてきた。しかし、近年は電源供給を遮断してもデータ保存が維持できる非揮発性メモリに対する関心が高くなってきており、従って、メモリ装置の材料として強誘電体物質を用いる方策に関する多大な研究が行われてきている。
【０００４】
現在、メモリ装置に用いられる強誘電体物質としてはＰＺＴ（ｌｅａｄ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ）、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  ｂｉｓｍｕｔｈ  ｔａｎｔａｌｉｔｅ）、ＢＬＴ（Ｌａｎｔｈａｎｕｍ−ｓｕｂｓｔｉｔｕｔｅｄ  ｂｉｓｍｕｔｈ  ｔｉｔａｎａｔｅ）などの無機物が主に用いられている。しかし、このような無機物強誘電体を用いる場合はまず高価であり、経時的に分極（ｐｏｌａｒｉｚａｔｉｏｎ）特性の劣化が進み、薄膜形成に高温処理が必要なことは勿論、高価な設備を必要とするという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明は上述した実情を勘案して案出されたもので、本発明の目的は、分極特性に優れた有機物を用いた製造が容易でかつ低価格であるメモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上述した目的を達成するための本発明の第１形態に係る強誘電体メモリ装置は、基板と、ゲート電極と、ドレイン電極と、ソース電極と、チャネル形成層と、強誘電体層とを有して構成され、前記強誘電体層はβ相の結晶構造を有するＰＶＤＦ層よりなり、前記ゲート電極と強誘電体層との間にチャネル形成層が形成されることを特徴とする。
【０００７】
また、本発明の第２形態に係る強誘電体メモリ装置は、基板と、ゲート電極と、ドレイン電極と、ソース電極と、チャネル形成層と、強誘電体層とを有して構成され、前記強誘電体層はβ相の結晶構造を有するＰＶＤＦ層よりなり、前記ゲート電極とチャネル形成層との間に強誘電体層が形成されることを特徴とする。
【０００８】
前記チャネル形成層は、有機物半導体層であることが好ましい。
前記チャネル形成層は、絶縁層であることが好ましい。
また、前記基板は、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエーテルサルホン（ＰＥＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、エチレン共重合体、ポリプロピレン（ＰＰ）、プロピレン共重合体、ポリ（４−メチル−１−ペンテン）（ＴＰＸ）、ポリアリレート（ＰＡＲ）、ポリアセタル（ＰＯＭ）、ポリフェニレンオキシド（ＰＰＯ）、ポリスルホン（ＰＳＦ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリ塩化ビニリデン（ＰＶＤＣ）、ポリ酢酸ビニル（ＰＶＡＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルアセタル（ＰＶＡＬ）、ポリスチレン（ＰＳ）、ＡＳ樹脂、ＡＢＳ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）、フッ化炭素樹脂（ｆｌｕｏｒｏｃａｒｂｏｎ  ｒｅｓｉｎ）、フェノール・ホルムアルデヒド（ｐｈｅｎｏｌ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＰＦ）、メラミン・ホルムアルデヒド（ｍｅｌａｍｉｎｅ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＭＦ）、ウレア・ホルムアルデヒド（ｕｒｅａ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＵＦ）、不飽和ポリエステル（ＵＰ）樹脂、エポキシ樹脂（ＥＰ）、ジアリルフタレート樹脂（ＤＡＰ）、ポリウレタン（ＰＵＲ）、ポリアミド（ＰＡ）、シリコン樹脂（ＳＩ）、及びこれらの混合物及び化合物からなる群より選択されるいずれか一つで構成されることが好ましい。
前記基板は、紙を含む材質で構成されることが好ましい。
前記絶縁層は、有機物よりなることが好ましい。
【０００９】
また、本発明の第３形態による強誘電体メモリ装置の製造方法は、基板と、ゲート電極と、ドレイン電極と、ソース電極と、チャネル形成層と、強誘電体層とを備える強誘電体メモリ装置の製造方法において、ゲート電極を形成する段階と、チャネル形成層を形成する段階と、強誘電体層を形成する段階と、ドレイン電極及びソース電極を形成する段階と、前記強誘電体層をβ相に設定する強誘電体層の相転移段階とを有して構成されることを特徴とする。
【００１０】
前記チャネル形成層は、ゲート電極と強誘電体層との間に形成されることが好ましい。
前記強誘電体層は、前記ゲート電極とチャネル形成層との間に形成されることが好ましい。
前記強誘電体層の相転移段階は、前記強誘電体層の温度をβ相の結晶構造が確立する温度以上に上昇させる第１段階と、前記強誘電体層の温度をβ相の結晶構造が確立する温度まで単調に降下させる第２段階と、前記強誘電体層の温度を急速に降下させる第３段階とを含んで構成されることが好ましい。
【００１１】
前記強誘電体層の相転移段階は、前記強誘電体層の温度をβ相の結晶構造が確立する温度に上昇させる第１段階と、前記強誘電体層の温度を急速に降下させる第２段階とを含んで構成されることが好ましい。
前記強誘電体層は、ＰＶＤＦ層であることが好ましい。
前記強誘電体層の相転移段階は、ゲート電極とソース電極及びドレイン電極を形成した後に実施されることが好ましい。
【発明の効果】
【００１２】
本発明に係る強誘電体メモリ装置及びその製造方法よれば、強誘電体物質として有機物を用いる。従って、従来の無機物を用いた強誘電体メモリ装置に比べて製造が容易であり低価格化が可能になる。さらに、本発明に係るβ相の結晶構造を有するＰＶＤＦ層は低電圧で分極特性を示すようになるので、極めて低電圧で動作が可能な非揮発性メモリを具現できるようになる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明に係る実施形態を説明する。
まず、本発明の基本概念を説明する。
【００１４】
現在、強誘電特性を有する有機物としては種々のものが知られている。この中で代表的なものとして、ポリビニリデンフルオライド（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ：以下、ＰＶＤＦと記す）や、このＰＶＤＦを含む重合体、共重合体、または三元共重合体が挙げられ、さらに、奇数番のナイロン、シアノ重合体及びこれらの重合体や共重合体が挙げられる。
これら強誘電体有機物のうちＰＶＤＦとこれらの重合体、共重合体、または三元共重合体が有機物半導体の材料として盛んに研究されている。
【００１５】
一般に、強誘電体有機物をメモリ装置の材料として使用するためには該当有機物が電圧印加に対してヒステリシスな分極特性を備えるべきである。しかし、前述したＰＶＤＦの場合は図１に示すように印加電圧によってそのキャパシタンスが増加する特性を示し、メモリ装置の使用に適したヒステリシス特性を有しない。
【００１６】
本発明の発明者の研究結果によれば、ＰＶＤＦの場合はα、β、γ、δの４種の結晶構造を有しているが、この際、β相の結晶構造で良好なヒステリシス分極特性を有することと確認された。ここで、ＰＶＤＦをβ相の結晶構造に結晶化させるためにはＰＶＤＦを半導体基板上に蒸着させた後、急速に冷却するとβ相に相転移が起こる、例えば６０〜７０℃の温度、望ましくは約６５℃の温度、あるいはＰＶＤＦがβ相を示す温度でＰＶＤＦを急速冷却させる方法でＰＶＤＦをβ相に決定させる。
【００１７】
図２は、本発明によって製造されたＰＶＤＦ薄膜の印加電圧に対する分極特性を示したグラフである。
図２は導電性金属よりなる下部電極と上部電極との間にβ相のＰＶＤＦ薄膜を形成し、下部電極と上部電極との間に所定の電圧を印加して測定した結果である。
そして、ＰＶＤＦ薄膜は下部電極上に、例えば３０００ｒｐｍ以下のスピンコーティング法と１２０℃以上アニーリング処理を通じて、例えば１μｍ以下のＰＶＤＦ薄膜を形成した後、ホットプレート（ｈｏｔ  ｐｌａｔｅ）上でＰＶＤＦ薄膜の温度を単調に降下させてから、例えば６５℃の温度でＰＶＤＦ薄膜を急速冷却させる方法を通じて形成した。
【００１８】
図２から分かるように、本発明によって製造されたＰＶＤＦ薄膜は、約０〜１Ｖの範囲で印加電圧が増加することによって分極が高くなって約１Ｖ程度で約５μＣ／ｃｍ２以上の分極を示し、再び０〜−１Ｖで印加電圧が現象することにつれて分極が低下して行って、約−１Ｖ程度で約−５μＣ／ｃｍ２以下の分極を示す良好なヒステリシス特性を有する。
【００１９】
従って、図２に示した本発明に係るＰＶＤＦ薄膜は次のような特徴を有する。
第１に、本発明に係るＰＶＤＦ薄膜は、０Ｖで５μＣ／ｃｍ２以上または−５μＣ／ｃｍ２以下の分極を示す。これは、外部から電圧が印加されない０ＶでＰＶＤＦ薄膜の分極が変更されず維持されることを意味する。すなわち、本発明に係るＰＶＤＦ薄膜は非揮発性メモリの材質として有用に使用できる。
【００２０】
第２に、本発明に係るＰＶＤＦ薄膜は、−１〜１Ｖの範囲内でその分極が変化する。すなわち、極めて低い低電圧でデータの記録及び削除が可能になる。従って、本発明に係るＰＶＤＦ薄膜は低電圧で動作するメモリ装置を具現するのに有用に使用できる。
【００２１】
以下、本発明に係る実施形態についてさらに具体的に説明する。
図３は本発明の一実施形態による強誘電体メモリ装置の構造を示した断面図である。
【００２２】
図３において、基板１０上にメモリセル２０が形成される。ここで、基板１０としては一般的なシリコンや金属などの物質よりなる。また、基板１０としてはパリレン（Ｐａｒｙｌｅｎｅ）などのコーティング材が塗布された紙や柔軟性を持つプラスチックなどの有機物で構成されうる。
【００２３】
この際、利用可能な有機物としては、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエーテルサルホン（ＰＥＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、エチレン共重合体、ポリプロピレン（ＰＰ）、プロピレン共重合体、ポリ（４−メチル−１−ペンテン）（ＴＰＸ）、ポリアリレート（ＰＡＲ）、ポリアセタル（ＰＯＭ）、ポリフェニレンオキシド（ＰＰＯ）、ポリスルホン（ＰＳＦ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリ塩化ビニリデン（ＰＶＤＣ）、ポリ酢酸ビニル（ＰＶＡＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルアセタル（ＰＶＡＬ）、ポリスチレン（ＰＳ）、ＡＳ樹脂、ＡＢＳ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）、フッ化炭素樹脂（ｆｌｕｏｒｏｃａｒｂｏｎ  ｒｅｓｉｎ）、フェノール・ホルムアルデヒド（ｐｈｅｎｏｌ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＰＦ）、メラミン・ホルムアルデヒド（ｍｅｌａｍｉｎｅ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＭＦ）、ウレア・ホルムアルデヒド（ｕｒｅａ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＵＦ）、不飽和ポリエステル（ＵＰ）樹脂、エポキシ樹脂（ＥＰ）、ジアリルフタレート樹脂（ＤＡＰ）、ポリウレタン（ＰＵＲ）、ポリアミド（ＰＡ）、シリコン樹脂（ＳＩ）、及びこれらの混合物及び化合物が含まれうる。
【００２４】
基板１０上に周知の方法を通じて下部電極としてゲート電極２１が形成される。この時、ゲート電極２１としては金、銀、アルミニウム、プラチナ、酸化インジウムスズ（ＩＴＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）や、その他の導電性金属酸化物とこれらの合金及び化合物、または導電性重合体を基材とする、例えばポリアニリン、ポリ（３、４−エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ：ＰＳＳ）などの混合物や化合物または多層物などの材質が用いられる。
【００２５】
次に、ゲート電極２１と基板１０の全体に塗布してチャネル形成層としての有機物半導体層２２が形成される。
この有機物半導体層２２としては、例えば、Ｃｕ−フタロシアニン（Ｃｕ−ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、ポリアセチレン（Ｐｏｌｙａｃｅｔｙｌｅｎｅ）、メロシアニン（Ｍｅｒｏｃｙａｎｉｎｅ）、ポリチオフェン（Ｐｏｌｙｔｈｉｏｐｈｅｎｅ）、フタロシアニン（Ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、ポリ（３−へキシルチオフェン）［Ｐｏｌｙ（３−ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ）］、ポリ（３−アルキルチオフェン）［Ｐｏｌｙ（３−ａｌｋｙｌｔｈｉｏｐｈｅｎｅ）］、α−セクシチオフェン（α−ｓｅｘｉｔｈｉｏｐｈｅｎｅ）、ペンタセン（Ｐｅｎｔａｃｅｎｅ）、α−ω−ジへキシル−セクシチオフェン（α−ω−ｄｉｈｅｘｙｌ−ｓｅｘｉｔｈｉｏｐｈｅｎｅ）、ポリチニレンビニレン（Ｐｏｌｙｔｈｉｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ）、Ｂｉｓ（ｄｉｔｈｉｅｎｏｔｈｉｏｐｈｅｎｅ）、α−ω−ジへキシル−クアテルチオフェン（α−ω−ｄｉｈｅｘｙｌ−ｑｕａｔｅｒｔｈｉｏｐｈｅｎｅ）、ジへキシル−アントラジチオフェン（Ｄｉｈｅｘｙｌ−ａｎｔｈｒａｄｉｔｈｉｏｐｈｅｎｅ）、α−ω−ジへキシル−キンクチオフェン（α−ω−ｄｉｈｅｘｙｌ−ｑｕｉｎｑｕｅｔｈｉｏｐｈｅｎｅ）、Ｆ８Ｔ２、Ｐｃ２Ｌｕ、Ｐｃ２Ｔｍ、Ｃ６０／Ｃ７０、ＴＣＮＱ、Ｃ６０、ＰＴＣＤＩ−Ｐｈ、ＴＣＮＮＱ、ＮＴＣＤＩ、ＮＴＣＤＡ、ＰＴＣＤＡ、Ｆ１６ＣｕＰｃ、ＮＴＣＤＩ−Ｃ８Ｆ、ＤＨＦ−６Ｔ、ＰＴＣＤＩ−Ｃ８などが用いられる。
【００２６】
また、チャネル形成層、すなわち有機物半導体層２２としては絶縁層を用いることも可能である。この時、絶縁層としてはＺｒＯ２、ＳｉＯ４、Ｙ２Ｏ３、ＣｅＯ２などの無機物や、ＢＣＢ、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、アクリル（Ａｃｒｙｌ）、パリレンＣ（Ｐａｒｙｌｅｎｅ  Ｃ）、ＰＭＭＡ、ＣＹＰＥなどの有機物が用いられる。
【００２７】
有機物半導体層２２または絶縁層は、本強誘電体メモリ装置のチャネル形成のためのものである。
有機物半導体層２２上のゲート電極２１に対応する領域には強誘電体層２３が形成される。ここで、強誘電体層２３は望ましくはβ相の結晶構造を有するＰＶＤＦで構成される。
【００２８】
そして、強誘電体層２３の両側面には上部電極としてドレイン電極２４及びソース電極２５が形成される。
ここで、ドレイン電極２４及びソース電極２５としては、金、銀、アルミニウム、プラチナ、酸化インジウムスズ（ＩＴＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）や、その他の導電性金属酸化物とこれらの合金及び化合物、または導電性重合体を基材にする、例えばポリアニリン、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ：ＰＳＳ）などの混合物や化合物または多層物などの材質が用いられる。
【００２９】
上述した構造において、ゲート電極２１に加わる電圧によって強誘電体層２３が分極特性を有するようになる。この際、強誘電体層２３が示す分極特性は図２で説明したように印加電圧が１Ｖ〜−１Ｖの場合に対して約５μＣ／ｃｍ２〜−５μＣ／ｃｍ２の分極を示す。そして、このように強誘電体層２３の分極特性によって有機物半導体層２２に所定のチャネルが形成されることによって、ドレイン電極２４とソース電極２５がこのチャネル領域を通じて導通または非導通状態に設定される。
【００３０】
現在商用化されている一般のメモリ装置の場合は１Ｔ−１Ｃ（Ｏｎｅ  Ｔｒａｎｓｉｓｔｏｒ−Ｏｎｅ  Ｃａｐａｃｉｔｏｒ）の基本構造を有する。このようなメモリ装置においては、通常、トランジスタのオン／オフを通じてキャパシタに所定の電圧を充電または放電させる方法を通じてキャパシタにデータを記録したりキャパシタからデータを読み出す。
【００３１】
本実施形態の構造において、ゲート電極２１に加わる電圧によって強誘電体層２３が所定の分極特性を有し、この分極特性は電圧が遮断された場合にも一定に保たれる。
従って、本実施形態によるメモリ装置の場合、図４に示した通り、強誘電体メモリ装置４０のソース電極を接地させ、ドレイン電極を通じてデータを読み出す簡単な１Ｔ構造で非揮発性メモリ装置を構成することができる。
【００３２】
次に、図５を参照して本発明に係る強誘電体メモリ装置の製造工程を説明する。
半導体ウェーハ、パリレンなどのコーティング材が塗布された紙、またはプラスチックなどの基板１０上に、例えば金（Ａｕ）などの導電層５１を蒸着形成し（図５（ａ）及び図５（ｂ））、これにスピンコーティング工程を用いてフォトレジスト５２を塗布する（図５（ｃ））。
【００３３】
次に、例えばアセトンなどのリムーバを用いてゲート電極の形成のための部分だけを除き、フォトレジスト５２を除去した後、これをマスクとして導電層５１をエッチングすることによってゲート電極２１を形成する（図５（ｄ）、図５（ｅ））。
【００３４】
ゲート電極２１上のフォトレジスト５２を除去した後、スピンコーティング法を用いて構造物の全表面上に無機物、または有機物半導体層２２を形成し（図５（ｆ））、この有機物半導体層２２上にＰＶＤＦの強誘電体層２３を形成する（図５（ｇ））。ここで、この強誘電体層２３を形成するプロセスは、ＰＶＤＦを上述したようにβ相に相転移が起こる、例えば６０〜７０℃の温度、望ましくは約６５℃の温度、またはＰＶＤＦがβ相を示す温度で急速冷却させることによりＰＶＤＦをβ相で結晶化させる。
【００３５】
次に、フォトレジスト５３をスピンコーティング工程にて結果物上に塗布し（図５（ｈ））、そしてゲート電極２１に対応する部分を除いた残りの部分の強誘電体層上のフォトレジスト５３を除去し（図５（ｉ））、次に、フォトレジスト５３を用いてゲート電極２１に対応する部分の強誘電体層２３を除去する（図５（ｊ））。そして強誘電体層２３上のフォトレジスト５３を除去する（図５（ｋ））。
【００３６】
そして、上述した方法と同様の工程を通じて強誘電体層２３上にフォトレジスト５４を塗布し（図５（ｌ）、図５（ｍ））、その結果物上の全体に、例えば金よりなる導電層を蒸着してドレイン電極２４及びソース電極２５を形成した後（図５（ｎ））、強誘電体層２３上のフォトレジスト５４及び導電層５５をリフトオフ（ｌｉｆｔ−ｏｆｆ）工程で除去してメモリ装置を作り上げる（図５（ｏ））。
【００３７】
上述した実施形態においては、一般的なメモリ装置を製造する際要求されるキャパシタの製造工程が省略される。従って、製造工程が容易かつ簡単になることは勿論、一定面積に製造されるメモリ装置の数を大幅に増やすことが可能となる。
【００３８】
一方、上記実施形態では強誘電体層２３、すなわちＰＶＤＦ層を形成した後、このＰＶＤＦ層がβ相を示す温度で基板１０を急速に冷却させることによりＰＶＤＦ層の結晶構造をβ相にて形成される。
【００３９】
ところが、このような方法でメモリ装置を製造する場合、強誘電体層２２を形成した後、この上に再びドレイン電極２４及びソース電極２５を形成する時、基板１０に加わる熱によって強誘電体層２３の結晶構造が変化する恐れがある。
【００４０】
従って、強誘電体層２３を形成してから直ちに強誘電体層２３の結晶構造を設定せずに、ドレイン電極２４及びソース電極２５を形成して全てのメモリ装置製造工程が完了した後に強誘電体層２３の結晶構造を設定する方法が望ましい。
すなわち、ドレイン電極２４及びソース電極２５を形成した後の構造物を強誘電体層２３がβ相を示す温度以上に加熱してからβ相を示す温度に単調に降下させたり、あるいは構造物を強誘電体層２３がβ相を示す温度で加熱した後、構造物を急速に冷却させる方法を通じて強誘電体層２３の結晶構造を設定する方法が望ましい。
【００４１】
以上、本発明に係る実施形態について説明した。しかし、上述した実施形態は本発明を実現することによる一つの望ましい実施例を示したものであり、本発明はその基本的な概念及び思想を逸脱しない範囲内で多様に変形させて実施できる。
例えば、上述した実施形態においては半導体装置の構造としてゲート電極２１上に有機物半導体層２２を介して強誘電体層２３を結合させる構造を採択した場合を例として説明した。
しかし、本発明に係る強誘電体メモリ装置は上記構造以外に多様な構造を採択して具現できる。
【００４２】
例えば、図６は、本発明によって具現可能な強誘電体メモリ装置の種々の構造例を示したものである。
図６において、ゲート電極２１と強誘電体層２３を直接に結合させ、強誘電体層２３を基にしてゲート電極２１の反対側に有機物半導体層２２を形成したものである。ただし、図６（ａ）はスタッガード（Ｓｔａｇｇｅｒｅｄ）構造、図６（ｂ）インバーテッドスタッガード（Ｉｎｖｅｒｔｅｄ  ｓｔａｇｇｅｒｅｄ）構造、図６（ｃ）はコープレーナー（Ｃｏｐｌａｎａｒ）構造、図６（ｄ）はインバーテッドコープレーナー（Ｉｎｖｅｒｔｅｄ  ｃｏｐｌａｎａｒ）構造を示したものである。また、図６において図３と対応する箇所には同じ参照符号が付されている。
【００４３】
図６に示した構造において、ゲート電極２１に所定の電圧が印加されれば、強誘電体層２３に分極が引き起こされることによって、有機物半導体層２２にチャネルが形成される。そして、このように形成されたチャネルを通じてドレイン電極２４とソース電極２５が導通状態または非導通状態に設定される。
【００４４】
さらに、図６に示した構造においても有機物半導体層２２の代わりに絶縁層を用いることも可能である。すなわち、有機物半導体層２２のように、印加される電圧によってチャネルを形成されうるのであれば、どのような層のものも可能である。
また、図３に示した実施形態では本発明をインバーテッドスタッガード構造について適用した場合を例として説明したが、スタッガード構造、コープレーナー構造及びインバーテッドコープレーナー構造についても同様の方法で適用できる。
【図面の簡単な説明】
【００４５】
【図１】一般的なＰＶＤＦが有する特性を示した特性グラフである。
【図２】本発明に従って製造されたＰＶＤＦが有する印加電圧による分極特性を示した特性グラフである。
【図３】本発明に係る強誘電体メモリ装置の構造の一例を示した構造断面図である。
【図４】本発明に係る強誘電体メモリ装置の等価回路を示した回路図である。
【図５】本発明に係る強誘電体メモリ装置の製造工程を説明するための断面図である。
【図６】本発明に係る強誘電体メモリ装置の他の構造例を示した構造断面図である。
【符号の説明】
【００４６】
１０      基板
２０      メモリセル
２１      ゲート電極
２２      有機物半導体層
２３      強誘電体層
２４      ドレイン電極
２５      ソース電極
５１、５５    導電層
５２、５３、５４    フォトレジスト
【図１】
2008541444.tif 000003
【図２】
2008541444.tif 000004
【図３】
2008541444.tif 000005
【図４】
2008541444.tif 000006
【図５】
2008541444.tif 000007
【図６】
2008541444.tif 000008
【国際調査報告】
2008541444.tif 000009
2008541444.tif 000010