(57)【要約】【課題】ダイナミック／スタティック論理変換器。【解決手段】本開示は、論理信号がダイナミック／スタティック論理変換回路内でクロック信号に対し変化する時に、誤りのあるスタティック論理信号を減らすための技術を対象としている。ドミノ論理回路は、例えば、クロック信号に対して評価されたダイナミック論理信号を利用する。ダイナミック論理信号が評価される時、論理信号は論理回路内を伝播する。ダイナミック／スタティック論理変換回路は、ダイナミック論理によって使用されるクロック信号に対して時間内のよく定義された時点で状態が変わるスタティック論理信号を生成するために使用される、論理信号を有する。スタティック論理信号への変換のためのダイナミック論理信号（１１３）を取り込むために利用されるラッチ回路（１０２）による、クロック信号（１１２）に対する遅延の使用（１０３）は、ダイナミック論理信号が不定でありうる時間の間のスタティック論理信号における論理レベル変化を減らす。ラッチ回路に関連する電流制限回路エレメントの使用は、ダイナミック論理信号が不定でありうるこれらの時間の間の論理レベル変化を更に減らすことができる。【選択図】      図１
2008505543.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に応じてダイナミック論理信号を生成するダイナミック論理回路と；
前記クロック信号を遅らせるクロック遅延エレメントと；そして
前記の遅らせたクロック信号に応じてスタティック論理信号を生成するために前記ダイナミック論理信号をサンプリングするラッチ回路と；
を備える、ダイナミック／スタティック論理変換回路。
【請求項２】
前記の遅らせたクロック信号は、前記ダイナミック論理回路の評価フェーズよりも長い遅れ期間遅れている、請求項１記載のダイナミック／スタティック論理変換回路。
【請求項３】
前記クロック信号に応答し、前記ダイナミック論理回路のプリチャージフェーズの間に前記ラッチ回路をディスエーブルにするテールトランジスタを更に備える、請求項２記載のダイナミック／スタティック論理変換回路。
【請求項４】
前記ダイナミック論理回路はドミノインバータスタックを含んでおり、そして前記遅れ期間は、前記ドミノインバータスタックを通っての信号伝播遅延よりも長い、請求項２記載のダイナミック／スタティック論理変換回路。
【請求項５】
前記ラッチ回路は、トライステートラッチスタックを含む、請求項１記載のダイナミック／スタティック論理変換回路。
【請求項６】
前記ダイナミック論理回路は、ダイナミックノードをプリチャージするプリチャージゲートと、入力論理信号に応じて前記ダイナミックノードをプルダウンするプルダウン論理ゲートと、そして前記クロック信号に応じて前記論理ゲートをプルダウンする評価ゲートとを含む、請求項１記載のダイナミック／スタティック論理変換回路。
【請求項７】
前記ダイナミック論理回路は、前記ダイナミック論理回路を通っての信号伝播遅延を制御する第１電流制限トランジスタを備える、請求項１記載のダイナミック／スタティック論理変換回路。
【請求項８】
前記ラッチ回路は、前記スタティック論理信号の信号伝播遅延を制限する第２電流制限トランジスタを含む、請求項７記載のダイナミック／スタティック論理変換回路。
【請求項９】
前記第２電流制限トランジスタのゲートは、前記クロック信号によって制御される、請求項８記載のダイナミック／スタティック論理変換回路。
【請求項１０】
前記第１電流制限トランジスタおよび前記第２電流制限トランジスタは、単一の共通電流制限トランジスタを備える、請求項８記載のダイナミック／スタティック論理変換回路。
【請求項１１】
前記第１電流制限トランジスタが原因となって、前記ダイナミック論理回路を通っての前記信号伝播遅延は、前記第２電流制限トランジスタによって制限される前記スタティック論理信号の前記信号伝播遅延よりも小さい、請求項８記載のダイナミック／スタティック論理変換回路。
【請求項１２】
前記第１電流制限トランジスタのゲートは、前記クロック信号によって制御される、請求項７記載のダイナミック／スタティック論理変換回路。
【請求項１３】
前記ダイナミック論理回路および前記ラッチ回路の両方に結合され、前記ダイナミック論理回路を通っての信号伝播遅延および前記スタティック論理信号の信号伝播遅延を制御する、請求項１記載のダイナミック／スタティック論理変換回路。
【請求項１４】
ダイナミック論理信号をスタティック論理信号に変換する方法であって、
クロック信号に応じてダイナミック論理信号を生成することと；
前記クロック信号を遅らせることと；そして
スタティック論理信号を生成するために前記の遅らせたクロック信号に応じて前記ダイナミック論理信号をサンプリングすることと；
を備える、方法。
【請求項１５】
前記ダイナミック論理信号をサンプリングすることは、ラッチ回路で前記ダイナミック論理信号をサンプリングすることを備える、請求項１４記載の方法。
【請求項１６】
前記ダイナミック論理信号を生成することは、ドミノ論理回路で前記ダイナミック論理信号を生成することを備える、請求項１４記載の方法。
【請求項１７】
前記クロック信号を遅らせることは、前記ダイナミック論理信号の評価フェーズよりも長い遅れ期間によって前記クロック信号を遅らせることを備える、請求項１６記載の方法。
【請求項１８】
前記ダイナミック論理信号をサンプリングすることは、ラッチ回路で前記ダイナミック論理信号をサンプリングすることを備え、そして、前記ダイナミック論理信号を生成することは、ダイナミック論理回路で前記ダイナミック論理信号を生成することを備えており、前記方法は更に、前記クロック信号に応じて前記ダイナミック論理回路のプリチャージフェーズの間に前記ラッチ回路をディスエーブルにすることを備える、請求項１４記載の方法。
【請求項１９】
前記ダイナミック論理回路は、ドミノインバータスタックを含んでおり、そして、前記クロック信号を遅らせることは、前記ドミノインバータスタックを通っての信号伝播遅延よりも長い遅れ期間、前記クロック信号を遅らせることを含む、請求項１８記載の方法。
【請求項２０】
前記ラッチ回路はトライステートラッチスタックを含む、請求項１８記載の方法。
【請求項２１】
前記ダイナミック論理回路は、ダイナミックノードをプリチャージするプリチャージゲートと、入力論理信号に応じて前記ダイナミックノードをプルダウンするプルダウン論理ゲートと、そして前記クロック信号に応じて前記論理ゲートをプルダウンする評価ゲートとを含む、請求項１８記載の方法。
【請求項２２】
電流制限トランジスタで前記ダイナミック論理回路を通っての信号伝播遅延を制限することを、更に備える請求項１８記載の方法。
【請求項２３】
第２電流制限トランジスタで前記スタティック論理信号の信号伝播遅延を制限することを、更に備える請求項２２記載の方法。
【請求項２４】
前記クロック信号で前記第２電流制限トランジスタのゲートを制御することを更に備える、請求項２３記載の方法。
【請求項２５】
前記第１電流制限トランジスタおよび前記第２電流制限トランジスタは、単一の共通電流制限トランジスタを備える、請求項２３記載の方法。
【請求項２６】
前記第１電流制限トランジスタが原因となって、前記ダイナミック論理回路を通っての前記信号伝播遅延は、前記第２電流制限トランジスタによって制限される前記スタティック論理信号の前記信号伝播遅延よりも小さい、請求項２３記載の方法。
【請求項２７】
前記ダイナミック論理回路を通っての信号伝播遅延と、前記スタティック論理信号の信号伝播遅延とを、共通電流制限トランジスタで制御する、請求項２３記載の方法。
【請求項２８】
前記ダイナミック論理信号をサンプリングすることは、トライステートラッチ回路で前記ダイナミック論理信号をサンプリングすることを備え、そして、前記ダイナミック論理信号を生成することは、ドミノ論理回路で前記ダイナミック論理信号を生成することを備えており、前記方法は更に
前記ドミノ論理回路を通っての信号伝播遅延を制御するために、前記ドミノ論理回路を通る電流の流れを制限することと；そして
前記トライステートラッチ回路を通っての前記スタティック論理信号の信号伝播遅延を制御するために、前記トライステートラッチ回路を通る電流の流れを制限することと；
を備え、
前記ドミノ論理回路を通っての前記信号伝播遅延は、前記スタティック論理信号の前記信号伝播遅延よりも小さい、請求項１４記載の方法。
【請求項２９】
クロック信号に応じてダイナミック論理信号を生成するダイナミック論理回路と；
前記クロック信号を遅らせるクロック遅延エレメントと；そして
前記の遅らせたクロック信号に応じてスタティック論理信号を生成するために前記ダイナミック論理信号をサンプリングするラッチ回路と；
を備え、
前記の遅らせたクロック信号は、前記ダイナミック論理回路の評価フェーズよりも長い遅れ期間遅れている、
ダイナミック／スタティック論理変換回路を有するメモリ回路。
【請求項３０】
前記メモリ回路は、デジタル信号処理回路内のキャッシュメモリ回路である、請求項２９記載のメモリ回路。
【請求項３１】
クロック信号に応じてダイナミック論理信号を生成するダイナミック論理回路と；
前記クロック信号を遅らせるクロック遅延エレメントと；そして
前記の遅らせたクロック信号に応じてスタティック論理信号を生成するために前記ダイナミック論理信号をサンプリングするラッチ回路と；
を備え、
前記の遅らせたクロック信号は、前記ダイナミック論理回路の評価フェーズよりも長い遅れ期間遅れている、
ダイナミック／スタティック論理変換回路を有するデジタル信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示はデジタル論理回路に関し、より具体的には、ダイナミック論理回路設計に関係する。
【背景技術】
【０００２】
ダイナミック論理回路設計は、スタティック論理回路設計と比較して、デジタル回路動作周波数の増加を実現するために、集積回路設計において利用されている。ドミノ論理回路(Domino logic circuit)は、ダイナミック論理回路のクラスを表わす。単一のドミノ論理ゲート回路設計は、典型的には、ＮＭＯＳプルダウンネットワーク、２以上のクロック制御トランジスタ、および、連続するドミノ論理ゲート回路内のダイナミックノード間のバッファとして使用されるスタティック論理ゲートを含んでいる。ドミノ論理ゲート回路は、クロック制御トランジスタをクロック制御するために使用されるクロック信号の第１フェーズの間に、典型的にはクロック信号がロウ（ｌｏｗ）の時に、スタティックゲートのダイナミックノードを論理ハイ（ｈｉｇｈ）状態にプリチャージする。ドミノ論理ゲート回路は、その後、クロック信号の第２フェーズにおいて論理ゲートを評価する(evaluate)。特に、ダイナミックノードは、論理ゲートに適用された入力信号の値に応じてそのプリチャージされた状態をディスチャージするか保持する。
【０００３】
ダイナミック／スタティック変換回路は、クロック信号に基づきダイナミック論理回路信号を集積回路内で使用するためのスタティック論理回路信号に変換するために、集積回路内で使用される。ダイナミック／スタティック変換回路は、ダイナミック論理ゲート回路およびラッチ回路を含んでおり、ラッチ回路からの出力信号は、変換されたスタティック論理信号を表わす。ダイナミック論理ゲート回路およびラッチ回路の両方は、ラッチがダイナミック論理タイミングサイクル内の適切な時点でダイナミック論理ゲート出力の電流値を取り込むように、共通のクロック信号によって制御される。
【０００４】
残念ながら、ダイナミック論理回路のステージ内で典型的に利用されるような、共通のクロック信号の使用は、ラッチ回路によって生成された出力信号が、ある条件の下で、ダイナミック論理ゲート出力の誤った表示を少しの間伝えることを許可してしまうかもしれない。プリチャージされたダイナミック論理ゲートの評価を駆動するためにそして同時にラッチ回路がダイナミック論理ゲートからの信号値の値を取り込むことをイネーブルにするために、共通のクロック信号が使用される時、ラッチ回路への信号入力は、論理信号がまだダイナミック論理回路による評価中にある間の少しの時間の期間、ダイナミック論理ゲート回路に対し誤った論理値を観測し伝えるかもしれない。誤った論理値は、ダイナミック／スタティック変換回路から出力信号を受け取る次の論理回路に、信号グリッチ(signal glitch)として現われるかもしれない。この信号グリッチは、もしそれがラッチから外に伝播し後の素子によってサンプリングされる場合、機能的な障害を引き起こすことがあり得る。更に、グリッチは、グリッチに伴う不要なラッチ動作に起因する無駄な電力消費をもたらすかもしれない。従って、この信号グリッチは、クロック信号の助けなしにスタティック論理信号を利用する、後の論理回路に対し設計問題を与えることがあり得る。
【発明の開示】
【０００５】
［要約］
概して、本開示は、ダイナミック／スタティック論理変換回路からの誤ったスタティック論理信号の出力、あるいは信号「グリッチ」(signal “glitches”)、を減らす技術を対象とする。ダイナミック／スタティック論理変換回路は，ダイナミック論理回路およびラッチ回路を含んでいる。共通のクロック信号が、ダイナミック論理回路の中の評価ゲートとラッチ回路の中のプルダウンゲートの両方を駆動する。評価ゲートは、ダイナミック論理回路のプリチャージされたダイナミック出力を評価する。プルダウンゲートは、評価に際しダイナミックノードをサンプリングする。遅延エレメントは、信号グリッチを除去するために、ラッチ回路のプルダウンゲートに加えられる共通のクロック信号を遅らせるために提供される。このようにして、ラッチ回路は、ダイナミック論理回路の評価フェーズの完了の後にイネーブルになり、評価フェーズ中の誤った論理信号の取り込みを回避している。
【０００６】
更に、いくつかの実施形態では、ダイナミック／スタティック論理変換回路は、評価ゲートが評価フェーズ中にある時、ラッチ回路への電流を制限する電流制限回路を含むことができる。この方法では、ラッチ回路中のプルダウンゲートが、クロック遅延にもかかわらず、評価フェーズ中になんとかしてイネーブル状態にある場合に、ラッチ回路は電流が不足し(current starved)、それによって、どんな信号グリッチの大きさも除去する、あるいは軽減する。１例として、ダイナミック論理回路とラッチ回路は、共通のテールデバイス(common tail device)を共有することができ、評価ゲートとプルダウンゲートの両方をグランドに結合する。共通のテールデバイスは、プルダウンゲートが評価ゲートの評価ステージ中にイネーブルになる場合にラッチ回路が電流不足になるのを、確実にする。
【０００７】
一実施形態では、本開示は、クロック信号に応じてダイナミック論理信号を生成するダイナミック論理回路と、クロック信号を遅らせるクロック遅延エレメントと、そして遅らせたクロック信号に応じてスタティック論理信号を生成するダイナミック論理信号をサンプリングするラッチ回路とを備える、ダイナミック／スタティック論理変換回路を対象とする。
【０００８】
別の実施形態では、本開示は、ダイナミック論理信号をスタティック論理信号に変換する方法を対象とし、該方法は、クロック信号に応じてダイナミック論理信号を生成することと、クロック信号を遅らせることと、そしてスタティック論理信号を生成するために遅らせたクロック信号に応じてダイナミック論理信号をサンプリングすることとを備える。
【０００９】
別の実施形態では、本開示は、ダイナミック／スタティック論理変換回路を有するメモリ回路を対象とする。ダイナミック／スタティック論理変換回路は、クロック信号に応じてダイナミック論理信号を生成するダイナミック論理回路と、クロック信号を遅らせるクロック遅延エレメントと、そして遅らせたクロック信号に応じてスタティック論理信号を生成するためにダイナミック論理信号をサンプリングするラッチ回路とを備える。
【００１０】
別の実施形態では、本開示は、ダイナミック／スタティック論理変換回路を有するデジタル信号処理回路を対象とする。ダイナミック論理回路、それはクロック信号に応じてダイナミック論理信号を生成し、クロック遅延エレメント、それはクロック信号を遅らせ、そしてラッチ回路、それは遅らせたクロック信号に応じてスタティック論理信号を生成するためにダイナミック論理信号をサンプリングする。
【００１１】
１以上の実施形態の詳細が、添附図面および以下の記載の中で説明される。他の特徴、目的、および利点は、説明および図面から、そして特許請求の範囲から明らかであろう。
【００１２】
［詳細な説明］
図１は、ダイナミック／スタティック変換回路１００の実施形態を示すブロック図である。図１の中で示されるように、ダイナミック／スタティック変換回路１００は、ダイナミック論理回路１０１、ラッチ回路１０２およびクロック遅延エレメント１０３を備える。ダイナミック／スタティック変換回路１００は、ここに説明されるように、ドミノ／スタティック変換回路(domino-to-static converter circuit)として特に有用であるかもしれない。従って、いくつかの実施形態では、ダイナミック論理回路１０１はドミノインバータスタック(domino inverter stack)を備えることができる、一方、ラッチ回路１０２は、トライステートラッチスタック(tri-state latch stack)を備えることができる。ダイナミック論理回路１０１は、説明の目的のために、ドミノ論理のコンテキストの中で説明されるであろうが、他のダイナミック論理アプリケーションに容易に適応されることができる。ダイナミック論理回路１０１は、ダイナミック論理信号を送信するためにラッチ回路１０２の入力に結合される。
【００１３】
クロック遅延エレメント１０３は、ダイナミック論理回路１０１内のゲートを駆動する入力クロック（ＣＬＫ）信号１１２を受け取る。特に、入力クロック（ＣＬＫ）信号１１２は、入力データ（ＤＡＴＡ）信号１１１に基づきドミノインバータスタック内の論理ゲートをプリチャージし評価する(evaluate)。入力クロック（ＣＬＫ）信号１１２は、交互するｈｉｇｈおよびｌｏｗ信号に相当し、典型的に５０％のデューティサイクルを有する。クロック遅延エレメント１０３は、入力クロック信号の遅れたバージョンを生成する。遅らせたクロック(delayed clock)（ＤＣＬＫ）信号１１４は、ダイナミック論理回路１０１からのダイナミック出力（ＤＯＭ）信号１１３をラッチ回路１０２内でイネーブルにしそして取り込むために使用されるサンプリングクロック信号(sampling clock signal)として機能する。トライステートラッチスタックモジュール(tri-state latch stack module)１０２からのスタティック論理出力（ＯＵＴ）信号１２１は、デジタル／スタティック変換回路１００の出力を表わす。
【００１４】
先行技術のデジタル／スタティック論理変換器は、パフォーマンスを乱すことがあり得る信号グリッチに耐えることができる。先行技術ドミノ論理回路は、典型的に、ドミノ論理クロックサイクルのプリチャージおよび評価の両方のフェーズの間に論理信号をプリチャージし、評価し、そして取り込むように共通のクロック信号を使用する。先行技術のドミノ／スタティック変換器においては、トライステートラッチスタックは、ドミノインバータスタックを評価するために使用される同じクロック信号を使用して、ダイナミック出力（ＤＯＭ）信号１１３を取り込むことを始める。この結果、ある条件の下では、先行技術のトライステートラッチスタックは、ダイナミック論理回路１０１による入力データ（ＤＡＴＡ）信号１１１の評価の前に、ダイナミック出力（ＤＯＭ）信号１１３の取り込みをイネーブルにし始めるかもしれない。
【００１５】
ドミノ論理クロックサイクルのプリチャージフェーズ中に、ダイナミック出力（ＤＯＭ）信号１１３が論理ｈｉｇｈレベルにプリチャージされる。ダイナミック論理クロックサイクルの評価フェーズ中に、ダイナミック出力（ＤＯＭ）信号１１３は、入力データ（ＤＡＴＡ）信号１１１に応じて、ｈｉｇｈのままでいるか、あるいはｌｏｗ信号レベルに落ちる。具体的には、入力データ（ＤＡＴＡ）信号１１１が論理ｈｉｇｈレベルにある時、ダイナミック出力（ＤＯＭ）信号はｈｉｇｈである。入力データ（ＤＡＴＡ）信号１１１が論理ｌｏｗレベルにある時、ダイナミック出力（ＤＯＭ）信号は論理ｌｏｗレベルにある。いずれの場合も、ダイナミック出力（ＤＯＭ）信号は、最初に論理ｈｉｇｈレベルにプリチャージされる。評価フェーズの間に、先行技術のトライステートラッチスタックは、イネーブルにされ、そして不正確で変化しつつあるダイナミック出力（ＤＯＭ）信号１１３を受け取ることができ、結果として信号グリッチをもたらす。
【００１６】
この開示に従って、そして先行技術のダイナミック／スタティック論理変換器とは対照的に、ダイナミック／スタティック論理変換器１００は、信号グリッチを防ぐためにクロック遅延エレメント１０３を含んでいる。特に、クロック遅延エレメント１０３は、ラッチ回路１０２のためのサンプリングクロックとして機能する遅延クロック（ＤＣＬＫ）信号１１４を生成するために、入力ＣＬＫ信号１１２を遅らせる。遅らせたクロック（ＤＣＬＫ）信号１１４は、ラッチ回路１０２に、ダイナミック論理回路１０１による評価フェーズの長さよりも長い(greater)遅れ期間の後にダイナミック出力（ＤＯＭ）信号１１３をサンプリングすることを開始させるので、その結果、ダイナミック出力（ＤＯＭ）信号１１３は、それがサンプリングされる時までにｌｏｗレベルに落ちている。このように、遅れたクロック（ＤＣＬＫ）信号１１４で、ラッチ回路１０２は、評価フェーズ中にダイナミック出力（ＤＯＭ）信号１１３をサンプリングすることを回避できる。この結果、ラッチ回路１０２は、それがそのプリチャージされた状態から評価されたｌｏｗ状態に落ちるので、ダイナミック出力（ＤＯＭ）信号１１３をサンプリングせず、そして、誤ったスタティック論理出力（ＯＵＴ）信号１２１を一時的に伝えない。それどころか、クロック遅延エレメント１０３は、ラッチ回路１０２がダイナミック出力（ＤＯＭ）信号１１３をそれがデジタルインバータ回路１０１によって評価された後にサンプリングすることを、確実にする。
【００１７】
図２は、図１の中で示されたようなデジタル／スタティック変換回路の一実施形態をより大きく詳細に示す回路図である。図１の実施形態においては、デジタル／スタティック変換回路は、ドミノ／スタティック変換回路２００として構成されている。ドミノ／スタティック変換回路２００は、入力データ（ＤＡＴＡ）信号１１１および入力クロック（ＣＬＫ）信号１１２を受け取る。ドミノ／スタティック変換回路２００は、入力データ（ＤＡＴＡ）信号１１１に基づき、スタティック論理出力（ＯＵＴ）信号１２１を生成する。
【００１８】
入力クロック（ＣＬＫ）信号１１２は、プルアップＰＭＯＳトランジスタＰＯ  ２０１用のトランジスターゲート入力に、そしてテールＮＭＯＳトランジスタＮ２’２０３用およびテールＮＭＯＳトランジスタＮ２  ２２３用のトランジスターゲート入力に、電気的に結合されている。ＣＬＫ信号１１２もまた、サンプリングクロック信号、遅延クロック（ＤＣＬＫ）信号２１４を生成するクロック遅延エレメント２０４に、電気的に結合されている。クロック遅延エレメント２０４は、１ペアの背中合わせインバータ、１以上のトランジスタ、あるいは所望の伝播遅延を生成することができる他のエレメント、のような様々な形をとることができる。ダイナミック論理クロックサイクルのプリチャージフェーズの間、入力クロック（ＣＬＫ）信号１１２はｌｏｗ信号に対応する。ｌｏｗ入力クロック（ＣＬＫ）信号１１２は、プルアップトランジスタＰＯ  ２０１にダイナミック出力（ＤＯＭ）信号２１３をダイナミックノードでｈｉｇｈレベルにプリチャージさせる。ｌｏｗ入力クロック（ＣＬＫ）信号１１２はまた、テールトランジスタＮ２’２０３およびＮ２  ２２３をトライステートのままにする。
【００１９】
ドミノ論理クロックサイクルの評価フェーズは、入力クロック（ＣＬＫ）信号１１２がｈｉｇｈレベルに上昇する時に始まる。ドミノ論理クロックサイクルのこの評価フェーズ中に、テールトランジスタＮ２’２０３およびＮ２  ２２３は、グランドへの信号経路を提供し、プリチャージされた信号が、入力データ信号、入力データ（ＤＡＴＡ）信号１１１に応じてｌｏｗレベルに落ちるのを可能にする。具体的には、ｈｉｇｈ入力データ（ＤＡＴＡ）信号１１１が、ＮＭＯＳトランジスタＮｌ  ２０２に、テールトランジスタＮ２’２０３までの、従ってグランドへの、信号経路をダイナミック出力（ＤＯＭ）信号２１３に提供させ、ダイナミック出力（ＤＯＭ）信号２１３を論理ｌｏｗレベルにプルダウンする(pull down)。特に、ドミノ論理クロックサイクルの評価フェーズ中に生じる入力クロック（ＣＬＫ）信号のｈｉｇｈレベルは、ダイナミック出力（ＤＯＭ）信号２１３に対し、トランジスタＮｌ  ２０２およびＮ２’２０３を通してグランドへの信号経路を生成し、そして、ダイナミック出力（ＤＯＭ）信号２１３をそのｌｏｗレベルに落とさせる。入力データ（ＤＡＴＡ）信号１１１、入力データ信号のｌｏｗレベルは、ＮＭＯＳトランジスタＮｌ  ２０２がトライステートのままにとどまる原因となる。この場合、ダイナミック出力（ＤＯＭ）信号２１３はダイナミックノードでチャージされたままであり、論理ｈｉｇｈレベルを示す。
【００２０】
ダイナミック出力（ＤＯＭ）信号２１３がｈｉｇｈである時、ＰＭＯＳトランジスタＰ２  ２２０およびＮＭＯＳトランジスタＮ３  ２２１は「オン(on)」である。この結果、ラッチ（ＬＡ）信号２１５はｈｉｇｈレベルにプルアップされる。入力クロック（ＣＬＫ）信号１１２は、そのｈｉｇｈレベルの評価フェーズにおいて、テールトランジスタＮ２  ２２３を「オン」にさせる。遅延クロック（ＤＣＬＫ）信号２１４もまたｈｉｇｈレベルに上昇する時に、遅延クロック（ＤＣＬＫ）２１４はＮＭＯＳトランジスタＮ４を同様に「オン」させる。然しながら、遅延クロック（ＤＣＬＫ）信号２１４は、入力クロック（ＣＬＫ）信号１１２が既に上昇した直後までｈｉｇｈレベルに遷移しない。従って、ラッチ（ＬＡ）信号２１５に対するグランドへの信号経路は、経路Ｎ３−Ｎ４−Ｎ２を通して、但しダイナミッククロックサイクルの評価フェーズの後にのみ存在するであろう。ダイナミック出力（ＤＯＭ）信号２１３がｌｏｗである時、ＮＭＯＳトランジスタＮ３  ２２１はトライステート状態(tri-state condition)のままにあり、そしてラッチ（ＬＡ）信号２１５はプリチャージされたままである。
【００２１】
クロック遅延エレメント２０４は、トランジスタＮｌ  ２０２およびＮ２’２０３を通して電流のディスチャージを可能にする入力クロック（ＣＬＫ）信号１１２に比較して信号遷移の変化において十分な遅れを、遅延クロック（ＤＣＬＫ）信号２１４に与えるように選択されており、ダイナミック出力（ＤＯＭ）信号２１３を、トランジスタＮ４  ２２２が遅れたクロック（ＤＣＬＫ）信号２１４によってアクティブな状態にされる前に、ｌｏｗレベルに落とさせる。ドミノ論理プリチャージ信号が評価される時、遅延クロック（ＤＣＬＫ）信号２１４の生成においてのこの信号遅れの導入は、誤ったスタティック論理信号、あるいは「グリッチ」の発生を減らす。
【００２２】
図３は、ドミノ／スタティック変換回路の別の実施形態を示す回路図である。ＮＭＯＳテールトランジスタＮ２’２０３およびＮ２  ２２３の代わりにＮＭＯＳテールトランジスタＮ２’’３１１が使用されていることを除き、ドミノ／スタティック変換回路３００は、図２のドミノ／スタティック変換回路２００と実質上同様に作動する。テールトランジスタＮ２’２０３とテールトランジスタＮ２  ２２３は両方共、共通信号、入力クロック（ＣＬＫ）信号１１２によって制御されるので、同時に、両方のトランジスタはアクティブになり、そして両方のトランジスタはトライステートになる。そういうものとして、これらの２つのトランジスタＮｌ、Ｎ２は、図３の中で示されるように、単一の共通のテールトランジスタＮ２’’３１１によって機能的に置き換えられることができる。
【００２３】
ＮＭＯＳトランジスタＮ２’’３１１は、トランジスタペアＮ３  ２２１−Ｎ４  ２２２と同様にトランジスタＮｌ  ２０２からグランドへの信号経路上で電流制限として機能する。もしトランジスタＮｌ  ２０２、Ｎ４  ２２２、そしてＮ３  ２２１がサイズで同一であり、従って同一のインピーダンスを提供している場合は、トランジスタＮ２’’３１１を通して流れる電流は、両方の信号経路が信号をディスチャージしている時、２つの信号経路の間で分けられ、大まかに、電流の３分の２がトランジスタＮ１  ２０２から流れ、そして電流の３分の１がペアのトランジスタＮ３  ２２１  ―Ｎ４  ２２２のから流れる。従って、プリチャージトランジスタＮｌ  ２０２において蓄積された電荷は、トランジスタＮ３  ２２１において蓄積された電荷よりも速くディスチャージする。もしテールトランジスタＮ２’’３１１が、トランジスタＮｌ  ２０２およびＮ３  ２１１のディスチャージから流れる電流に関する制限として機能するならば、これらのプリチャージトランジスタによって生成される信号がプリチャージされたｈｉｇｈレベルからディスチャージされたｌｏｗレベルに落ちる比率は低減される。
【００２４】
もし、ダイナミック出力（ＤＯＭ）信号２１３が変わる時に、そしてトライステートラッチスタックがイネーブルにされている間に、誤ったスタティック論理信号が伝えられると、ラッチ（ＬＡ）信号２１５は、ダイナミック出力（ＤＯＭ）信号２１３がその信号伝播を完了するまで、ｈｉｇｈレベルからｌｏｗレベルに下がり始めるであろう。いったんダイナミック出力（ＤＯＭ）信号２１３がトランジスタＰ２  ２２０を通して伝播すると、ラッチ（ＬＡ）信号２１５はそのｈｉｇｈレベルに戻る。ダイナミック出力（ＤＯＭ）信号２１３が伝播される短い時間の間のラッチ（ＬＡ）信号２１５の信号レベルにおける短い低下は、クロック遅延エレメント２０４の使用によって対応される誤った信号状態に対応する。電流制限テールトランジスタＮ２’’３１１の使用は、ＬＡ信号２１５が下がる比率を落とし、従って、ダイナミック出力（ＤＯＭ）信号２１３が伝播される間のラッチ（ＬＡ）信号２１５において見られる信号低下の量を減らす。クロック遅延エレメント２０４と電流制限テールトランジスタＮ２’’３１１の両方の使用は、ダイナミック論理回路を通してのダイナミック出力（ＤＯＭ）信号２１３の信号伝播によって生成されるラッチ（ＬＡ）信号２１５において見られる信号変化の量を減らす。このようにして、図３の回路は、先行技術回路において存在し得る信号グリッチの影響を回避できる、あるいは軽減できる。
【００２５】
同様な電流制限の結果は、図２の中で示されるような２つのテールトランジスタ回路を使用して達成されることができる。テールトランジスタＮ２  ２２３およびＮ２’２０３は、トランジスタＮ２  ２２３およびＮ２’２０３の適切なサイズを通してプリチャージされたドミノ論理信号からの電流の流れを制限できる。従って、当業者は、プリチャージされたドミノ論理信号に対する信号減少率(signal fall rate)を落とす電流制限テールトランジスタの使用は、本開示の精神および範囲から逸脱せずに、単一のトランジスタあるいは複数のトランジスタ回路設計のいずれを使用しても達成されることができることを十分理解するであろう。
【００２６】
図４は、ダイナミック／スタティック変換回路内の信号タイミングを示す図式化されたダイアグラムである。図２および図３のドミノ／スタティック変換回路で見られるような、入力データ（ＤＡＴＡ）信号波形４１１、入力クロック（ＣＬＫ）信号波形４１２、ダイナミック出力（ＤＯＭ）信号波形４１３、ラッチ（ＬＡ）信号波形４１５およびＬＡ’信号波形４２５についての信号タイミング波形が図４の中で示される。入力データ（ＤＡＴＡ）信号波形４１１は、ドミノ／スタティック変換回路２００によって受け取られる入力データ（ＤＡＴＡ）信号１１１に対応する。ダイナミック出力（ＤＯＭ）信号波形４１３は、ドミノ／スタティック変換回路２００内で生成されるダイナミック出力（ＤＯＭ）信号２１３に対応する。ラッチ（ＬＡ）信号波形４１５は、ドミノ／スタティック変換回路２００内で生成されたラッチ（ＬＡ）信号２１５に対応する。ラッチ（ＬＡ’）信号波形４２５は、誤ったスタティック論理信号の伝播を防ぐためにクロックエレメントモジュール２０４が遅延クロック（ＤＣＬＫ）信号１１４を生成するドミノ／スタティック変換回路２００内で生成されたラッチ（ＬＡ）信号２１５の１バージョンに対応する。
【００２７】
信号波形の各々は、ｔ０４０１で始まりｔ５４０６で終わる５クロックサイクル時間(time period)にわたって示されている。５クロックサイクル時間ｔ０４０１−ｔ５４０６の各々は、入力クロック（ＣＬＫ）信号波形４１２において示されるように、入力クロック（ＣＬＫ）信号１１２の立ち上がり(rising edge)で始まる。５クロックサイクル時間の各々は、Δｔの２つの半サイクルに対応する。入力データ（ＤＡＴＡ）信号波形４１１は、ドミノ／スタティック変換回路２００に入力される入力データ（ＤＡＴＡ）信号１１１を表わす。入力データ（ＤＡＴＡ）信号波形４１１は、入力データ（ＤＡＴＡ）信号１１１がｔ０４０１、ｔ１４０２、ｔ２４０３、ｔ３４０４、ｔ４４０５、そしてｔ５４０６で安定しているように、入力データ（ＤＡＴＡ）信号１１１が、入力クロック（ＣＬＫ）信号波形４１２の立ち上がりに先立って、必要ならば、状態を変える、ことを示す。入力データ（ＤＡＴＡ）信号波形４１１において示されるように、入力データ（ＤＡＴＡ）信号１１１は、ｔ０４３１が起こる時およびｔ２４３３が起こる時に、ｌｏｗ状態からｈｉｇｈ状態へのその遷移を完了してしまっている。入力データ（ＤＡＴＡ）信号１１１は、ｔ１４３２が起こる時、ｌｏｗ状態のままである。
【００２８】
図２を参照して上記に説明されたように、ダイナミック出力（ＤＯＭ）信号波形４１３において示されるようなダイナミック出力（ＤＯＭ）信号２１３は、ｔ０とｔ０＋Δｔとの間に発生するように入力データ（ＤＡＴＡ）信号１１１と入力クロック（ＣＬＫ）信号１１２の両方がｈｉｇｈの時、ｈａｉｇｈレベルからｌｏｗレベルに落ちる。ダイナミック出力（ＤＯＭ）信号１１３は、ＣＬＫ信号がｔ０＋ｔでｌｏｗ状態に落ちるまで、ｌｏｗ状態のままでいる。クロック遅れモジュール２０４は、入力クロック（ＣＬＫ）信号１１２の立ち上がりおよび立ち下がりが時間Ｄｔ遅れたサンプリングクロック信号を生成する。この遅れ期間Ｄｔは、遅れたクロック（ＤＣＬＫ）信号２１４がトランジスタＮ４  ２２２をオン(on)にする前に、ダイナミック出力（ＤＯＭ）信号２１５がそのｌｏｗ状態に落ちることを可能にする。そのため、ｌｏｗ状態のダイナミック出力（ＤＯＭ）信号２１３は、遅れたクロック（ＤＣＬＫ）信号２１４がトランジスタＮ２  ２２３をオンにする前に、トランジスタＮ３  ２２１をオフ(off)にする。この結果、ラッチ（ＬＡ）信号波形４１５において示されるラッチ（ＬＡ）信号２１５は、ｔ０４０１でそのｈｉｇｈレベルから落ちない。
【００２９】
もし遅れ期間Ｄｔがダイナミック出力（ＤＯＭ）信号２１３の立下り時間よりも短い(less than)場合、ダイナミック出力（ＤＯＭ）信号２１３がトランジスタＮ３  ２２１をオフにするように十分下がるまで電荷がトランジスタＮ３−Ｎ４−Ｎ２を通してディスチャージされるように、ラッチ（ＬＡ）信号２１５を下がり始めさせるトランジスタＮ４  ２２２を遅れたクロック（ＤＣＬＫ）信号２１４がオンにする時、ダイナミック出力（ＤＯＭ）信号２１３はトランジスタＮ３  ２２１をオン状態に作動する。トランジスタＮ３  ２２１がオフになる時、ラッチ（ＬＡ）信号２１５はそのｈｉｇｈ状態に上昇し戻る。ＣＬＫ信号１１２の立ち上がりと遅延クロック（ＤＣＬＫ）信号２１４の立ち上がりとの間のＤｔ遅れがトランジスタＮｌ  ２０２を通してのダイナミック出力（ＤＯＭ）信号２１３のための信号伝播よりも小さい(less than)時は、ラッチ（ＬＡ’）の信号波形４２５はそのような信号を示す。誤ったスタティック論理信号に対応する短いパルス４５１は、上記状態に起因する。遅延時間Ｄｔが、ダイナミック出力（ＤＯＭ）信号２１３がそのｈｉｇｈ状態からそのｌｏｗ状態に落ちるために必要とされる時間に対応する最小ＤＣＬＫ遅延期間４５１より長い(greater)ときは、短いパルス４５１は生成されない。
【００３０】
誤ったスタティック論理信号は、ダイナミック出力（ＤＯＭ）信号２１３がｈｉｇｈからｌｏｗに下がる時のみに発生する。ダイナミック出力（ＤＯＭ）信号２１３は、入力データ（ＤＡＴＡ）信号１１１がｈｉｇｈであるクロックサイクルに応じて下がるので、誤ったスタティック論理信号は、入力データ（ＤＡＴＡ）信号１１１がｌｏｗである、ｔｌ４０２〜ｔ２４０３のような、クロックサイクル時間の間は生じない。そのため、遅延時間Ｄｔは、この時間の間、ラッチ（ＬＡ）信号２１５に悪影響しない。
【００３１】
図５は、ドミノ／スタティック変換回路の一例の実施形態のための一例の動作モードを示すフロチャートである。ドミノ／スタティック変換回路２００が、ダイナミック入力信号（５０１）、入力データ（ＤＡＴＡ）信号１１１を受け取り、そしてクロック信号（５０２）、入力クロック（ＣＬＫ）信号１１２を受け取る、なおそこでは、入力クロック（ＣＬＫ）信号１１２は、ダイナミック論理信号を処理し伝えるために使用されるクロックサイクル時間のプリチャージフェーズおよび評価フェーズを定義する。
【００３２】
クロックサイクル時間、ダイナミック論理回路１０１の評価フェーズの間に、ダイナミック論理信号（５０３）、ダイナミック出力（ＤＯＭ）信号１１３を生成する。ダイナミック出力（ＤＯＭ）信号１１３は、入力クロック（ＣＬＫ）信号１１２によってサンプリングされる時、特定のクロックサイクル時間の間に論理信号の表現(representation of a logic signal)を提供する。クロックサイクル時間のプリチャージフェーズの間に、ダイナミック出力（ＤＯＭ）信号１１３が、クロックサイクル時間の評価フェーズに備えてｈｉｇｈ信号レベルにプリチャージされる。
【００３３】
トライステートラッチスタックモジュール１０２（５０５）によってダイナミック出力（ＤＯＭ）信号１１３をサンプリングする際に使用するための、遅らされたクロック信号（５０４）、遅延クロック（ＤＣＬＫ）を生成するために、クロック遅延エレメント１０３は入力クロック（ＣＬＫ）信号１１２を使用する。遅延クロック（ＤＣＬＫ）信号１１４は入力クロック（ＣＬＫ）信号１１２を遅れ時間Ｄｔ遅らせたものであり、ダイナミック出力（ＤＯＭ）信号１１３がダイナミック論理回路１０１を通して伝播し、ラッチ回路１０２がダイナミック出力（ＤＯＭ）信号１１３をサンプリングする前に安定した、チャージしていない論理信号になることを可能にする。
【００３４】
ラッチ回路１０２は、スタティック論理出力信号、ラッチ（ＬＡ）信号２１５を生成し、それは、スタティック論理信号１２１として出力のためにバッファリングされる(buffered)ことができる。トライステートラッチスタックモジュール１０２は、ダイナミック出力（ＤＯＭ）信号１１３を取り込み、そして、クロックサイクル時間の遅れた評価フェーズの間に、その出力信号、ラッチ（ＬＡ）信号２１５およびスタティック論理出力（ＯＵＴ）信号１２１を生成する。以前に取り込まれた出力信号、スタティック論理出力（ＯＵＴ）信号１２１は、全クロックサイクル時間にわたってスタティック論理信号を生成するために、クロックサイクル時間の遅れたプリチャージフェーズの間にトライステートラッチスタックモジュール１０２によって維持され出力される。
【００３５】
この開示に従うダイナミック／スタティック論理変換器は、ドミノ論理回路内の論理信号のようなダイナミック論理信号をスタティック論理信号に変換する際に利用されることができる。ダイナミック／スタティック論理変換回路のこれらの使用は、集積メモリ回路のような多くの回路設計において、またプログラマブルプロセッサ回路内で、見出される。一実施形態においては、この開示のダイナミック／スタティック論理変換器は、デジタル信号処理（ＤＳＰ）回路の中で使用されるＬｌキャッシュメモリ回路用の回路設計内で
使用される。当業者は、本開示によって多くの他の回路がダイナミック／スタティック論理変換回路を使用し得ることを認識するであろう。
【００３６】
ここに説明された機能的なコンポーネントのハードウェアインプリメンテーション例は、ダイナミックおよびスタティック論理回路を構成する際に様々な論理ゲートおよび関連するトランジスタ回路エレメントを使用する、集積および個別論理回路を含んでいるかもしれない。ここに説明されるようなドミノ／スタティック変換回路は、
高速論理回路、テレコミュニケーションデバイス、そしてダイナミック論理回路のスタティック論理回路への変換を必要とする他の回路を含む様々なデバイスにおいて有用であり得る。
【００３７】
様々な実施形態が説明された。この開示の精神および範囲から逸脱すること無しに、多数の他の変更がなされ得る。これらおよび他の実施形態は特許請求の範囲の範囲内である。
【図面の簡単な説明】
【００３８】
【図１】図１は、ダイナミック／スタティック論理変換回路の一実施形態を示すブロック図である。
【図２】図２は、ダイナミック／スタティック論理変換回路の一実施形態を示す回路図である。
【図３】図３は、ダイナミック／スタティック変換回路の別の実施形態を示す回路図である。
【図４】図４は、ダイナミック／スタティック変換回路内の信号タイミングを示すタイミング図である。
【図５】図５は、ダイナミック／スタティック変換回路の一例の実施形態のための一例の動作モードを示すフロチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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