(57)【要約】１つ以上の円筒型のセルキャパシタを有する埋め込み型ＤＲＡＭメモリ装置を提供する。柱状接点部（２５）を基板（１０）上のＰＭＤ層（２７）における第１の接点溝内に設け、キャパシタの下側（すなわち、蓄積モード）電極は、前記柱状接点部（２５）上にエンドストップ層（４０）を堆積し、次にＰＭＤ層（２７）上に設けた酸化物層（６０）内に第２の接点溝（６２）を形成することにより形成する。前記第２の接点溝（６２）はそれぞれ前記柱状接点部（２５）と整列させ、これら接点溝内には例えば、障壁材料とタングステンとを充填する。前記酸化物層（６０）を前記第２の接点溝（６２）の位置でエンドストップ層（４０）まで選択的にエッチングする。次に、このエンドストップ層（４０）をエッチングし、これに続いて前記ＰＭＤ層（２７）を前記柱状接点部（２５）の長手部分の一部に沿ってエッチングして溝（６３）を形成する。最後に、前記第２の接点溝（６２）内のタングステンを、前記障壁材料を通して選択的にエッチングし、前記第２の接点溝（６２）の内壁及び底部上に、例えばTiＮの障壁層を残す。
2008530813.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２電極を有し、これら電極間に誘電体材料が設けられているキャパシタを基板上に形成する方法であって、この方法が、
前記基板上に設けた第１材料層内に、導電性の柱状接点部を形成する工程と、
前記第１材料層上に設けた第２材料層内に、導電性の前記柱状接点部と整列させて設けたキャパシタ孔内に導電性材料のプラグを形成することにより前記第１電極を形成する工程と、
前記第２材料層内に、前記キャパシタ孔の側壁に沿って溝を選択的にエッチング形成するとともに、この溝を導電性の前記柱状接点部の側壁の少なくとも一部に沿って前記第１材料層中に延在させる工程と、
導電性材料の前記プラグを部分的にエッチングしてその層を前記キャパシタ孔の側壁上に残すようにする工程と
を具えるキャパシタ形成方法。
【請求項２】
請求項１に記載のキャパシタ形成方法において、前記第１材料層と前記第２材料層との間にエンドストップ層又は誘電体層を設けるキャパシタ形成方法。
【請求項３】
請求項１に記載のキャパシタ形成方法において、前記第１材料層が、導電性の前記柱状接点部の形成前に前記基板上に形成したプリメタル誘電体層を有するようにするキャパシタ形成方法。
【請求項４】
請求項１に記載のキャパシタ形成方法において、前記基板と前記第１材料層との間に絶縁層を設けるキャパシタ形成方法。
【請求項５】
請求項１に記載のキャパシタ形成方法において、導電性材料の前記プラグがタングステンを有するようにするキャパシタ形成方法。
【請求項６】
請求項１に記載のキャパシタ形成方法において、前記第２材料層が酸化物材料を有するようにするキャパシタ形成方法。
【請求項７】
請求項１に記載のキャパシタ形成方法において、前記第２材料層を別々の２工程で前記第１材料層上に堆積し、この第２材料層の第１部分を最初に前記第１材料層上に堆積し、この第１部分内に前記キャパシタ孔を形成し、次にこのキャパシタ孔に導電性材料の前記プラグを設け、これに続いて前記第２材料層の残りの部分を前記第１部分上に堆積するキャパシタ形成方法。
【請求項８】
請求項７に記載のキャパシタ形成方法において、前記第２材料層の前記残りの部分を堆積する前に、前記第１部分上に障壁層を堆積するキャパシタ形成方法。
【請求項９】
基板上に形成したキャパシタであって、第１及び第２電極を有し、これら電極間に誘電体材料が設けられている当該キャパシタにおいて、前記基板上の第１材料層内に導電性の柱状接点部が設けられており、前記第１電極は、前記第１材料層上に設けた第２材料層内に設けられており、この第１電極は導電性の前記柱状接点部と整列されており、前記キャパシタはキャパシタ孔を有し、このキャパシタ孔はその内壁上に導電性材料の層を有し、前記第２材料層内には前記第１電極の側壁に沿って、且つ前記第１材料層内には導電性の前記柱状接点部の側壁の少なくとも一部分に沿って溝が設けられているキャパシタ。
【請求項１０】
請求項９に記載のキャパシタを１つ以上と、この１つ以上のキャパシタを選択的にスイッチングオン及びスイッチングオフさせる１つ以上のトランジスタとを具えるＤＲＡＭメモリセル。
【請求項１１】
請求項１０に記載のＤＲＡＭメモリセルを１つ以上有する集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタンスを増大させた埋め込み型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置に関するものであり、特に、このような装置に用いるための高性能キャパシタを形成する方法に関するものである。
【背景技術】
【０００２】
現在、半導体製造及び電子産業には幾つかの傾向があり、装置の寸法及び電力消費量を常に低減化する努力が払われている。このような傾向の１つの理由は、比較的小型でより携帯性があり、従って、主電源として比較的小型のバッテリに頼る傾向にある装置が製造されるようになってきていることにある。消費市場で要求が高まっている装置の中には、例えば、携帯電話や、パーソナルコンピューティングデバイスや、パーソナルサウンドシステムが存在する。これらのようなパーソナルデバイスは、常に寸法を減少させるとともに携帯性を高めることに加えて、計算能力及びオンチップメモリを更に多くするようにする必要がある。これらの要求を考慮するに、メモリ及び論理機能が同じ半導体チップ上に集積されているメモリ装置を提供する必要があり、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）に論理機能を集積することにより、ここに含まれる情報に急速にアクセスしうるようになる。
【０００３】
基本的なＤＲＡＭは、情報を記憶するキャパシタと、オン／オフスイッチとして作用するトランジスタとより成る。一般に用いられている幾つかの種類のＤＲＡＭメモリセルは、１つのキャパシタと、デュアルキャパシタメモリセルとを有している。１トランジスタ／１キャパシタ形式のメモリセルでは、デュアルキャパシタ形式のものよりシリコン面積が少なくて足りるが、耐雑音及び耐処理変動に劣っている。更に、この種の単一キャパシタ形式のセルでは、記憶されたメモリ状態を決定するための電圧基準が必要となる。一方、デュアルキャパシタメモリセルでは、シリコン面積をより多く必要とするが、記憶された情報の微分サンプリングを可能にする相補信号を記憶しうる。更に、デュアルキャパシタメモリセルは代表的に、単一キャパシタメモリセルよりも安定している。
【０００４】
従って、ＤＲＡＭセルの更に重要なパラメータの１つは、そのキャパシタンス、すなわち、
Ｃ＝（εr ・ε0 ・Ｓ）／ｄ
である。ここで、
εr は誘電体の比誘電率であり、
ε0 は真空誘電率であり、
ｄは２つの電極間の距離であり、
Ｓは電極の表面積である。
【０００５】
メモリセルの密度が増大するにつれ、セル面積が減少するにもかかわらず、充分に大きな蓄積キャパシタンスを維持しようとする継続的努力が払われる。セルキャパシタンスを増大させる１方法は、溝型又は積層型キャパシタのような３次元セルキャパシタ構造を用いることにある。
【０００６】
ＤＲＡＭ装置のようなメモリ装置は、リフレッシュ周期と、α粒子に対する許容度との双方を増大させるために充分なキャパシタンスを有する高性能キャパシタを必要とする。しかし、この高性能のセルキャパシタを導入するには、重複している上側電極（平板電極）及び下側電極（蓄積ノード電極）間の面積を増大させるか、これら上側及び下側電極間に介在される誘電体膜の厚さを低減させる必要がある。後者を選択する場合、電極間の誘電体膜を高誘電率（ＨｉＫ）の材料から形成する必要がある。
【０００７】
従って、３次元構造体に加えて、ＨｉＫの誘電体を使用することにより、ＤＲＡＭセルのキャパシタンスを増大させることができる。しかし、技術世代が進歩するにつれ、このパラメータを最適化するのが益々臨界的となり困難なものとなる。
【０００８】
図１を参照するに、この図１に示す円筒型のセルキャパシタを有する従来のＤＲＡＭ装置は半導体基板１０を具えており、この半導体基板は、電極２１により被覆されたソース又はドレイン２０を有する能動領域を具えている。これら能動領域の延長部は、ゲート電極２３により被覆されているゲート２２を囲むスペーサ２４により被覆される。又、電極２１及び２３とスペーサ２４との上には絶縁層３０が設けられ、その上には第１絶縁層２７、例えば、以後ＰＭＤ１層と称するプリメタル絶縁（誘電体）層が設けられる。このＰＭＤ１層２７は、フォトリソグラフィー技術及びエッチング技術を用いてパターン化されて、絶縁層３０を通って能動領域を露出させるノード接点孔、すなわち、溝が形成され、これらの溝に導電性材料が充填されて柱状接点部２５が形成される。
【０００９】
次に、柱状接点部２５及びＰＭＤ１層上に、エッチングストッパ層４０が堆積される。次に、このエッチングストッパ層４０上に、以後ＰＭＤ２層と称する第２絶縁層６０が設けられる。このＰＭＤ２層６０がパターン化されてエッチングストッパ層４０の予め決定した部分を露出するキャパシタ孔を形成し、次にこのエッチングストッパ層４０の露出部分をドライエッチングして柱状接点部（接点プラグ）２５の頂面を露出させる。キャパシタ孔内には、ポリシリコンのような導電性材料を設ける。この導電性材料がキャパシタの下側電極５０となる。これに続いて、誘電体及び第２電極堆積（図示せず）が行われる。
【００１０】
キャパシタンスを増大させる既知の可能性の１つは、キャパシタンスを形成する円筒体（すなわち、下側電極、すなわち蓄積ノード電極５０）の高さを増大させることである。この方法によれば、蓄積ノード電極の表面積が増大してキャパシタのキャパシタンスを増大させる。
【００１１】
しかし、このようにすることは、埋め込み型ＤＲＡＭの接点に対しアスペクト比をあまりにも大きくすると、エッチングを停止させるおそれがあるという意味で、高アスペクト比の接点エッチングに関する制約により、直ちに制限される。
【００１２】
米国特許出願公開ＵＳ２００４／０１５９９０９Ａ１には、下側電極の表面積を最適にするのに等方性エッチング処理を用いる高性能キャパシタの製造方法が開示されている。接点プラグを有する絶縁層を被覆するエッチングストッパ層上には、複数の犠牲酸化物層が設けられる。これらの複数の犠牲酸化物層にパターン化を行うとともに、これに加えて等方性のエッチング処理を行い、拡大したキャパシタ孔を形成する。次に、エッチングストッパ層の露出部分をエッチングして、それぞれの接点プラグの上側部分とこれに隣接する絶縁層の一部とを露出する最終のキャパシタ孔を形成する。次に、コンフォーマルな（形状に適応した）導電層を半導体基板上に形成するとともに、上側の犠牲酸化物層の上側面から選択的に除去して、円筒型の下側電極を形成する。
【００１３】
しかし、この方法の場合、比較的多数のマスキング工程が必要となり、これにより製造処理の費用及び複雑性を増大させる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従って、本発明の目的は、接点のエッチング処理に対するアスペクト比を許容しうる程度に低レベルに維持してマスキング工程数を最小にすることにある。
【課題を解決するための手段】
【００１５】
本発明によれば、第１及び第２電極を有し、これら電極間に誘電体材料が設けられているキャパシタを基板上に形成する方法であって、この方法が、
前記基板上に設けた第１材料層内に、導電性の柱状接点部を形成する工程と、
前記第１材料層上に設けた第２材料層内に、導電性の前記柱状接点部と整列させて設けたキャパシタ孔内に導電性材料のプラグを形成することにより前記第１電極を形成する工程と、
前記第２材料層内に、前記キャパシタ孔の側壁に沿って溝を選択的にエッチング形成するとともに、この溝を導電性の前記柱状接点部の側壁の少なくとも一部に沿って前記第１材料層中に延在させる工程と、
導電性材料の前記プラグを部分的にエッチングして障壁層を前記キャパシタ孔の側壁上に残すようにする工程と
を具えるキャパシタ形成方法を提供する。
【００１６】
より簡単に表現すると、本発明による方法は、第１及び第２電極を有し、これら電極間に誘電体材料が設けられているキャパシタを形成することから成るものであり、この方法は、電極の表面積を増大させるために、２つの同心円筒体を形成する工程を有するものである。第１の円筒体は導電性材料のプラグであり、このプラグは、特に、当該プラグの側壁上に、電極を堆積するための機械的な支持部の役割を奏する障壁（例えば、TiＮ）のみを保持するために空胴となっている。第２の円筒体は、第１の円筒体（柱状接点部）と整列されている孔である。この第２の円筒体は、第１の円筒体の側壁に沿って第２材料層内に選択的にエッチング形成され且つ第１材料層（例えば、前述したＰＭＤ１層）内に部分的にエッチング形成された溝より成る。
【００１７】
その結果、マスキング工程数又はアスペクト比を増大させることなく、キャパシタの第１電極（又は下側電極）の表面積を、従って、キャパシタ構造のキャパシタンスを従来技術に比べて著しく増大させることができる。
【００１８】
又、本発明によれば、基板上に形成したキャパシタであって、第１及び第２電極を有し、これら電極間に誘電体材料が設けられている当該キャパシタにおいて、前記基板上の第１材料層内に導電性の柱状接点部が設けられており、前記第１電極は、前記第１材料層上に設けた第２材料層内に設けられており、この第１電極は導電性の前記柱状接点部と整列されており、前記キャパシタはキャパシタ孔を有し、このキャパシタ孔はその内壁上に導電性材料の層を有し、前記第２材料層内には前記第１電極の側壁に沿って、且つ前記第１材料層内には導電性の前記柱状接点部の側壁の少なくとも一部分に沿って溝が設けられているキャパシタを提供する。
【００１９】
前記第１材料層と前記第２材料層との間には、例えば、SiＮ又はこれと同様な材料より成るエンドストッパ層（ＥＳＬ）を設けるのが好ましい。第１材料層は、例えば、導電性の前記柱状接点部の形成前に前記基板上に形成したプリメタル誘電体層（ＰＭＤ）を有するようにすることができる。前記基板と前記第１材料層との間には絶縁層を設けるのが有利である。
【００２０】
導電性材料の前記プラグは、例えば、タングステンを有するようにすることができる。前記第２材料層は酸化物材料を有するようにするのが有利である。本発明の方法の好適例では、前記第２材料層を別々の２工程で前記第１材料層上に堆積し、この第２材料層の第１部分を最初に前記第１材料層上に堆積し、この第１部分内に前記キャパシタ孔を形成し、次にこのキャパシタ孔に導電性材料の前記プラグを設け、これに続いて前記第２材料層の残りの部分を前記第１部分上に堆積するようにする。前記第２材料層の前記残りの部分を堆積する前に、前記第１部分上に障壁層を堆積するのが有利である。
【００２１】
本発明は、上述したキャパシタを１つ以上と、この１つ以上のキャパシタを選択的にスイッチングオン及びスイッチングオフさせる１つ以上のトランジスタとを具えるＤＲＡＭメモリセルや、このＤＲＡＭメモリセルを１つ以上載置する集積回路にまで及ぶものである。
【００２２】
本発明の上述した観点及びその他の観点は以下の実施例に関する説明から明らかとなるであろう。
【発明を実施するための最良の形態】
【００２３】
図２を参照するに、本発明の代表的な実施例による円筒型のセルキャパシタを有するＤＲＡＭ装置には、半導体基板１０を設け、この半導体基板は、電極２１により被覆されたソース又はドレイン２０を有する能動領域を具えるようにする。これら能動領域の延長部には、ゲート電極２３により被覆されているゲート２２を囲むスペーサ２４により被覆する。又、電極２１及び２３とスペーサ２４との上には絶縁層３０を設け、その上には第１絶縁層２７、例えば、以後ＰＭＤ１層と称するプリメタル絶縁（誘電体）層を設ける。このＰＭＤ１層２７を、フォトリソグラフィー技術及びエッチング技術を用いてパターン化し、絶縁層３０を通って能動領域を露出させる第１のノード接点孔、すなわち、第１の接点溝を形成し、これらの溝に導電性材料を充填して柱状接点部２５を形成する。
【００２４】
次に、柱状接点部２５及びＰＭＤ１層上に、エンドストップ層（ＥＳＬ）４０を堆積する。次に、このＥＳＬ層４０上に、以後ＰＭＤ２層と称する第２絶縁層６０の第１部分（例えば、図１につき説明した従来の装置に用いられるＰＭＤ２層の厚さの８０％）を設ける。次に、フォトリソグラフィー技術又はエッチング技術により第２の接点溝６２を形成し、例えば、TiＮ又はこれに類似する特性の他の材料を有しうる障壁層（図示せず）を形成する。次に、この第２の接点溝６２に、タングステン（Ｗ）のような導電性材料を充填し、この導電性材料にＣＭＰ処理を行い、これに続いて、ＰＭＤ２層の前記第１部分上に、このＰＭＤ２層の第２部分、すなわち、従来の装置のＰＭＤ２層の厚さの残りの２０％を堆積する。次に、ＰＭＤ２層の第２部分を、第２の接点溝６２の位置で選択的にエッチングし、第２絶縁層６０をエンドストップ層４０までエッチングする。次に、例えば、SiＮで形成しうるエンドストップ層（ＥＳＬ）４０をエッチングし、次にＰＭＤ１層２７を柱状接点部２５の長手部分の一部に沿ってエッチングして細長溝６３を形成する。
【００２５】
最後に、第２の接点溝６２内のタングステンを、障壁層を通して選択的にエッチングし、第２の接点溝６２の内壁及び底面上に（TiＮのような）層６４を残す。残った障壁層は、電極堆積処理に対する機械的な支持部の役割を奏し、この処理でポリシリコンのような導電性材料をキャパシタ孔内に設け、キャパシタの下側電極５０を形成する。
【００２６】
前述したように、キャパシタ構造のキャパシタンスは電極の表面積Ｓに正比例する。従来の構造では、Ｓ＝ｓ＋ｈ・ｐである。ここで、ｓは電極の底部の表面積であり、ｈは電極の高さであり、ｐは電極の周囲長である。
【００２７】
図２に示しこれにつき前述した構造では、
Ｓ＝ｓ＋（ｈ＋２・０．５・ｈ＋２・０．８・ｈ）・ｐ＝ｓ＋３．６・ｈ・ｐ
である。
【００２８】
従って、本発明の上述した実施例によれば、アスペクト比を変えることなく（すなわち、ｈを変えることなく）且ついかなるマスキング工程をも追加することなく（接点リソグラフィー工程を１つ追加するだけである）、電極の表面積を著しく増大させることができ、得られるキャパシタ構造のキャパシタンスを少なくとも２倍にすることができる。
【００２９】
エッチング処理によっては、追加の接触障壁が影響を受けない為、従来の構造に比べてキャパシタの表面積が増大する。ＭＩＭ（金属‐絶縁体‐金属）キャパシタの特別な場合では、構造の表面をたどるとともに表面積利得を最大にするように、ＡＬＤ（原子層堆積体）として堆積した誘電体を有する２つの同心円筒体を有する電極を用いることを提案する。
【００３０】
上述した実施例は本発明を限定するものではなく、当業者は、特許請求の範囲により規定した本発明の範囲を逸脱することなしに、多くの変形例を設計しうることに注意すべきである。又、本発明は、数個の個別の素子を有するハードウエアや、適切にプログラミングしたコンピュータにより実行しうるものである。数個の手段を列挙している装置に関する請求項では、これらの手段の幾つかを１つの同一のハードウエアにより構成しうるものである。ある手段を互いに異なる従属請求項に述べているという事実は、これらの手段の組み合わせを有利に用い得ないということを意味するものではない。
【図面の簡単な説明】
【００３１】
【図１】図１は、従来技術によるＤＲＡＭセルを示す線図的断面図である。
【図２】図２は、本発明の代表的な実施例によるＤＲＡＭセルを示す線図的断面図である。
【図１】
2008530813.tif 000003
【図２】
2008530813.tif 000004
【国際調査報告】
2008530813.tif 000005
2008530813.tif 000006
2008530813.tif 000007