(57)【要約】本発明は、半導体素子１０の製造方法に関し、半導体デバイス１０は、基板１１と、少なくとも一つの半導体素子１が形成された半導体本体１２とを具え、基板１１には半導体層２が形成され、シリコンとゲルマニウムとの混晶を具えてなる半導体層２はシリコン−ゲルマニウム層２と称され、基板１１に近接する下面と、基板１１から遠く離れた上面とを有し、シリコン−ゲルマニウム層２はその一表面で酸化処理を受ける一方、シリコン−ゲルマニウム層２の他の表面は阻止層３により酸化処理から保護される。本発明によれば、阻止層３がシリコン−ゲルマニウム層２の上面に形成され、キャビティ５が半導体本体の中でシリコン−ゲルマニウム層２の下方に形成され、そしてシリコン−ゲルマニウム層２の下面がキャビティ５を介して酸化処理を受ける。この方法によれば、酸化処理後のシリコン−ゲルマニウム層２の表面は、粗面化および／またはパイルアップに悩まされることのないデバイス１０を得ることができる。これは例えば、シリコン−ゲルマニウム層２の上または内部に、格別なＭＯＳＦＥＴを優れた特性および多産で製造することを可能にする。
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【特許請求の範囲】
【請求項１】
基板と、少なくとも一つの半導体素子が形成された半導体本体とを具える半導体デバイスの製造方法であって、
前記基板上に、シリコンとゲルマニウムとの混晶を具える半導体層であるシリコン−ゲルマニウム層が形成され、前記シリコン−ゲルマニウム層は、前記基板に近い下面と前記基板から遠い上面とを有し、前記シリコン−ゲルマニウム層は、前記シリコン−ゲルマニウム層の一表面で酸化処理を受ける一方で前記シリコン−ゲルマニウム層の他の表面は酸化処理に対して阻止層によって保護されている半導体デバイスの製造方法において、
前記阻止層が前記シリコン−ゲルマニウム層の上面上に形成され、
キャビティが前記シリコン−ゲルマニウム層の下方で半導体本体内に形成され、そして
前記シリコン−ゲルマニウム層の下面が前記キャビティを介して前記酸化処理を受けることを特徴とする、半導体デバイスの製造方法。
【請求項２】
請求項１に記載の半導体デバイスの製造方法であって、
孔が、前記シリコン−ゲルマニウム層に前記シリコン−ゲルマニウム層の厚みより大きい深さでエッチングされ、そして
前記キャビティが、選択的なエッチング剤で前記シリコン−ゲルマニウム層の下方の被エッチング材料により形成されることを特徴とする、半導体デバイス製造方法。
【請求項３】
請求項１または請求項２に記載の半導体デバイスの製造方法であって、
前記基板として、シリコン基板が選択され、そして
前記シリコン−ゲルマニウム層が、エピタキシーにより形成されることを特徴とする、半導体デバイスの製造方法。
【請求項４】
請求項３に記載の半導体デバイスの製造方法であって、
追加のシリコン−ゲルマニウム層が、前記シリコン−ゲルマニウム層の下方に形成され、そして
前記追加のシリコン−ゲルマニウム層は、シリコン層により前記シリコン−ゲルマニウム層から分離されていることを特徴とする、半導体デバイスの製造方法。
【請求項５】
請求項４に記載の半導体デバイスの製造方法であって、
前記シリコン−ゲルマニウム層が、前記追加のシリコン−ゲルマニウム層の厚みより大きい厚みで具えられることを特徴とする、半導体デバイスの製造方法。
【請求項６】
請求項３に記載の半導体デバイスの製造方法であって、
前記シリコン基板に、絶縁層がシリコンの薄表層の下方に形成されていることを特徴とする、半導体デバイスの製造方法。
【請求項７】
請求項１に記載の半導体デバイスの製造方法であって、
前記半導体素子が電界効果トランジスタであることを特徴とする、半導体デバイスの製造方法。
【請求項８】
請求項７に記載の半導体デバイスの製造方法であって、
前記電界効果トランジスタのチャネル領域が、前記シリコン−ゲルマニウム層により形成されていることを特徴とする、半導体デバイスの製造方法。
【請求項９】
請求項７または請求項８に記載の半導体デバイスの製造方法であって、
前記電界効果トランジスタが、前記キャビティの形成前に形成されることを特徴とする、半導体デバイスの製造方法。
【請求項１０】
請求項７に記載の半導体デバイスの製造方法であって、
シリコン薄層が、前記シリコン−ゲルマニウム層の上に形成されることを特徴とする、半導体デバイスの製造方法。
【請求項１１】
請求項７に記載の半導体デバイスの製造方法であって、
ＩＩＩ−Ｖ層が前記シリコン−ゲルマニウム層の上に形成されることを特徴とする、半導体デバイスの製造方法。
【請求項１２】
請求項１に記載の半導体デバイスの製造方法であって、
前記酸化処理後に、前記キャビティが多結晶または非晶質のシリコンで充填されることを特徴とする、半導体デバイスの製造方法。
【請求項１３】
請求項１に記載の半導体デバイスの製造方法であって、
前記少なくとも一つの半導体素子が、ＣＭＯＳ回路を形成することを特徴とする、半導体デバイスの製造方法。
【請求項１４】
請求項１に記載の半導体デバイスの製造方法であって、
前記阻止層として、窒化ケイ素層が選択されることを特徴とする、半導体デバイスの製造方法。
【請求項１５】
請求項１に記載の半導体デバイスの製造方法であって、
前記酸化処理として、酸素を含んだ雰囲気での温度１０００℃以上での酸化が選択されることを特徴とする、半導体デバイスの製造方法。
【請求項１６】
請求項１に記載の半導体デバイスの製造方法により得られる、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
本発明に係る半導体デバイスは、基板と、半導体本体とを具え、半導体本体には少なくとも一つの半導体素子が形成されており、基板上には半導体層が形成され、その半導体層はシリコンとゲルマニウムとの混晶を有してシリコン−ゲルマニウム層と称されると共に、基板に近い下面と、基板から遠い上面とを有しており、そのシリコン−ゲルマニウム層の一表面は酸化処理を受ける一方、シリコン−ゲルマニウム層の他の表面は阻止層（ブロッキング層）により酸化処理から保護されている。酸化処理を受けた表面で形成される（二）酸化ケイ素層からゲルマニウムが排斥され、そのゲルマニウムがシリコン−ゲルマニウム層の残りの部分に持ち込まれるという事実に起因して、酸化処理によりシリコン−ゲルマニウム層内のゲルマニウム含有量が増加する。このような方法で増加したゲルマニウム含有量を有する上記の層は、様々な半導体デバイスの製造に役立つ。ただし、留意しなければならない点があり、それは、一方では阻止層がシリコン−ゲルマニウム層を酸化処理から保護するのに対し、他方では阻止層が存在する側でゲルマニウム原子がシリコン−ゲルマニウム層から離れることを阻止層が阻止している点である。冒頭で述べたタイプの方法は、Ｔ．Ｔｅｚｕｋａ他の「高Ｇｅ比の超薄絶縁体上ＳｉＧｅ仮想基板への歪みシリコンの形成（Fabrication of strained Si on ultra thin SiGe-on-insulator virtual substrate with a high-Ge fraction）」という題名の刊行物から知られており、その刊行物は、２００１年９月１７日の応用物理レター（Applied Physics Letters）第７９巻、第１２号のｐ．１７９８−１８００に記載されている。この刊行物には方法が記載されており、その方法では、ＳＯＩ（絶縁体上シリコン）ウエハに被着した、歪められたシリコン−ゲルマニウム層が、セ氏１０００度以上の酸素含有雰囲気下で酸化される。このシリコン−ゲルマニウム層の下面は、シリコン−ゲルマニウム層の下方のシリコン薄層の存在、そして特には、前記シリコン薄層の下方の（二）酸化ケイ素層の存在により前記酸化処理から保護されている。ゲルマニウムが、そのシリコン−ゲルマニウム層の酸化により形成される酸化層から押し返されるから、この方法によりシリコン−ゲルマニウム層の残りの部分のゲルマニウム含有量が増加する。上記の高温のために、ＳｉＧｅ層からのゲルマニウムはＳＯＩウエハのＳｉ層内に拡散し、その結果ＳｉＧｅ単層を生じる。この方法は、高ゲルマニウム含有量のＳＧＯＩ（絶縁体上シリコンゲルマニウム）構造を得るのに特に適していると言われており、それは大きいゲルマニウム比、例えば原子百分率で３０％以上のゲルマニウムの、シリコン−ゲルマニウム層の成長をＳＯＩ基板上にそのような層のエピタキシーで得るのが困難であるからであり、その困難の理由は、成長に伴って生じる大きな不整合が、表面の荒れおよびアニーリング中の転移を生じさせるからである。しかし、高ゲルマニウム含有量の緩和シリコン−ゲルマニウム層が、特にｐ−ＭＯＳＦＥＴｓ（金属酸化膜型半導体電界効果トランジスタ）を有するデバイスで、例えば移動度を大きく促進させるために、望まれている。
【０００３】
既知の方法には欠点が存在し、それは、例えば、高度なＣＭＯＳ（相補形ＭＯＳ）デバイスといったデバイスの製造には明らかにあまり適さないということである。特に、その様なデバイスで非常に小型のものについての歩留まりは十分に高くはない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は、冒頭で述べたタイプの方法であって、高度な半導体デバイス、特にＣＭＯＳデバイスを高い歩留まりで製造するのに適し、さらに簡潔なものである方法を提供することにある。
【課題を解決するための手段】
【０００５】
この目的を達成するために、冒頭で述べたタイプの方法が本発明に従い特徴付けられ、本発明では、阻止層がシリコン−ゲルマニウム層の上面上に形成され、キャビティがシリコン−ゲルマニウム層の下方の半導体本体内に形成され、そしてシリコン−ゲルマニウム層の下面がそのキャビティを介して酸化処理を受ける。本発明は、比較的に低い歩留まりが、非常に小型のＦＥＴの活性領域近傍、換言すれば、その様なデバイスのゲート電極の下方のチャネル領域に形成されたチャネルの近傍または内部での表面荒れおよび欠陥生成により生じるという認識に基づくものである。
【０００６】
本発明は更に、前記表面荒れは酸化処理により生じ、そして既知の方法では、前記荒れた表面は、酸化処理により形成された酸化層の必要な除去の後にＦＥＴのチャネル領域の内部に生じるという認識に基づくものである。その上、本発明は、シリコン−ゲルマニウム層の他の側からの酸化処理の実行は、荒れた表面が、高いゲルマニウム含有量を有するシリコン−ゲルマニウム層の上部または内部に形成された半導体デバイスの活性領域からより遠く離れることを意味するという認識に基づくものである。最後に、本発明は、そのような背面酸化処理が、一方ではシリコン−ゲルマニウム層の下方にキャビティを形成し、そして他方では酸化阻止層をシリコン−ゲルマニウム層の上に堆積させることにより可能であるという認識に基づく。その様な酸化阻止層は後で容易に除去することができる。本発明にかかる方法の更なる利点は、この方法によれば半導体デバイスの活性領域近傍でのゲルマニウムのパイルアップも回避することができるということであり、その一方、既知の方法ではそのようなパイルアップが容易に起こる。そのようなゲルマニウムのパイルアップは、局所的に高いＧｅ含有量が無用のチャネル（バンドギャップオフセット）を生じ、そして、この方法では増大したゲルマニウム含有量が層の荒れを作り出すから、ＦＥＴのような半導体デバイスの特性に対する弊害となる。
【発明の効果】
【０００７】
好適な実施例においては、孔が、シリコン−ゲルマニウム層の厚みより大きい深さでシリコン−ゲルマニウム層にエッチングされ、そして、キャビティが、シリコン−ゲルマニウム層の下方の、選択的なエッチング剤でエッチングを受けた材料によって形成される。この方法によれば、シリコン−ゲルマニウム層の下方にキャビティを容易に形成することができる。その上、キャビティを局所的に形成することができる。この方法によれば、一方ではキャビティを形成する位置を選択することができ、他方ではシリコンゲルマニウム層を必要な位置で支持し続けることができる。本実施例による方法の更なる利点は、比較的簡易なことであり、具体的には、もしキャビティがある半導体素子の下方に形成されるとすると、他の素子／場所を保護するための追加のマスクが必要ないということである。孔（およびキャビティ）を形成するために使用されるマスクは、適宜選択できる。
【０００８】
基板に関する更なる実施例として、シリコン基板が選択され、そしてシリコン−ゲルマニウム層がエピタキシーにより形成される。本発明にかかる方法の重要な利点は、ＩＣ（集積回路）の形成に主に使用される構造、換言すれば、上部に一つ以上のエピタキシャル層を有するシリコン基板により形成される半導体本体に所望の素子を形成するのに非常に適している点である。
【０００９】
一変形例において、追加のシリコン−ゲルマニウム層が前記シリコン−ゲルマニウム層の下方に形成され、その追加のシリコン−ゲルマニウム層は前記シリコン−ゲルマニウム層からシリコン層により分離されている。この方法によれば、シリコン基板を有する構造中にそのシリコンのエッチングによりキャビティを容易に形成でき、そのキャビティはそれら二つのシリコン−ゲルマニウム層の間に前記シリコン−ゲルマニウム層に対して選択的に中間層を形成する。
【００１０】
好ましくは、シリコン−ゲルマニウム層は前記追加のシリコン−ゲルマニウム層の厚みより大きい厚みを有して備えられる。この方法によれば、シリコン−ゲルマニウム層を完全緩和層（ｃｏｍｐｌｅｔｅｌｙ  ｒｅｌａｘｅｄ  ｌａｙｅｒ）とすることができ、その完全緩和層はその上への例えば歪みシリコン層の（局所的な）形成に適し、その歪みシリコン層は、例えば前記歪みシリコン層をチャネル領域に有するｎ型ＭＯＳＦＥＴデバイスを形成するためのものである。
【００１１】
他の好適な実施例では、絶縁層がシリコンの薄表層の下方のシリコン基板中に形成される。この方法による本発明にかかる方法は、いわゆるＳＧＯＩ構造中にデバイスを形成するのにも適している。この場合には、シリコン−ゲルマニウム層中の孔が、例えば酸化ケイ素の絶縁層を、隣接したシリコン領域（薄表層およびシリコン基板の残りの部分）のシリコンに対して選択的にエッチングすることにより形成された後に、キャビティを形成し得る。その後、酸化処理の前に、シリコン−ゲルマニウム層の下面を覆うシリコンの薄表層がシリコンのエッチング液によりシリコン−ゲルマニウム層に対して選択的に取り除かれても良い。
【００１２】
以上に説明したように、本発明にかかる方法は半導体デバイスの形成に特に適し、中でも半導体素子が電界効果トランジスタの場合のデバイス形成に適する。歪みシリコン（緩和シリコン−ゲルマニウム上のもの）または高いゲルマニウム含有量の緩和シリコン−ゲルマニウムは、例えばＣＭＯＳデバイス内でＮ−ＭＯＳＦＥＴおよびＰ−ＭＯＳＦＥＴのそれぞれに使用できる。本発明にかかる方法の重要な利点は、（少なくとも一部の）半導体素子、例えば電界効果トランジスタが酸化処理の前に形成できることである。このことは、酸化処理が下方から実行され、そして半導体本体の表面およびその上／内部に存在する半導体素子と干渉しないという事実に起因する。ゲート誘電体およびゲートを純ゲルマニウム層上または非常に高いゲルマニウム含有量のシリコン層上で形成するのは非常に難しいから、この方法によればトランジスタ形成が良好なものとなる。これは、もしゲート誘電体およびゲートが、シリコン層上または低ゲルマニウム含有量のシリコン−ゲルマニウム層上に形成され、その後のみにゲルマニウム層または高ゲルマニウム含有量のシリコン−ゲルマニウム層が形成される場合には回避することができる。
【００１３】
上述したように、高ゲルマニウム含有量を有するシリコン−ゲルマニウム層は、シリコン薄層またはＩＩＩ−Ｖ薄層を（局所的に）備え得る。これはデバイスに組み込むことができる半導体素子の範囲を広げることになる。ＩＩＩ−Ｖ層の使用により、電源およびＲＦ（無線周波数）デバイス、光トランジスタ、光ダイオード、ＬＥＤ（発光ダイオード）およびレーザーといった様々な光電子デバイスが有利に組み込まれ得る。
【００１４】
好ましくは、酸化処理後にキャビティは多結晶または非晶質のシリコンで満たされる。この方法によれば、熱伝導度が改善され、そしておそらくは残留応力を解放できる。
【００１５】
阻止層として使用するのに適した層は、窒化ケイ素の層である。しかし、二酸化ケイ素層も、この目的のために使用でき、または窒化ケイ素と二酸化ケイ素との薄い交代層の積層にしても使用することができる。好ましくは、キャビティをシリコン−ゲルマニウム層の下方に形成するために孔がそのシリコン−ゲルマニウム層に作製される前に、前記阻止層が堆積される。
【００１６】
好ましくは、酸化処理は酸素（Ｏ２）を含む雰囲気を用いて、約１０００℃以上の温度で行われる。
【００１７】
本発明は、本発明にかかる方法を用いて得られる半導体デバイスを更に含む。
【発明を実施するための最良の形態】
【００１８】
本発明の、これらおよび他の態様は、以下に記載された実施例を参照して理解され、かつ明確になる。
【００１９】
図は同一縮尺および同一寸法で描かれておらず、例えば厚さ方向の寸法は明確化のために誇張されている。各図の対応する領域または部分は、可能な限り同一のハッチングまたは同一符号を用いて示している。
【００２０】
図１から図７は、本発明にかかる方法の第１実施例を用いた製造方法の順次の工程における半導体デバイスについての、厚さ方向に直角な向きの線図的な断面図である。デバイス１０の形成に使用される起点となる素子は（図１参照）、本実施例においては、シリコンの半導体基板である基板１１を具える半導体本体１２である。第１のエピタキシャル層７がエピタキシーを用いて基板上１１に備えられ、そのエピタキシャル層７はシリコンとゲルマニウムとの混晶を有し、そして前記エピタキシャル層７の上にはエピタキシャル−シリコン層８が備えられ、このエピタキシャル−シリコン層８はシリコンとゲルマニウムとのエピタキシャル混晶層２を備えられる。層７、８、２の厚みはそれぞれ、２０ｎｍ、２３０ｎｍ、７０ｎｍである。シリコン−ゲルマニウム層７、２のゲルマニウム含有量は、原子百分率で２０％である。
【００２１】
その後に（図２参照）、複数の孔６が、シリコン−ゲルマニウム層２にエッチング、例えばドライエッチング処理を用いて形成される。例えば窒化ケイ素のハードマスク層３が、この形成目的のために使用でき、どんな場合でもその使用はフォトリソグラフィーおよびエッチングによりなされる。複数の孔６は、例えば帯状かつ互いに平行で、それらの孔６の長さは、孔６の間に形成される半導体素子の大きさと少なくとも等しい長さに選択されても良い。孔６の深さは、シリコン−ゲルマニウム層２の厚みと少なくとも等しく選択されても良い。次に、スペーサ３３が孔６の壁面にＣＶＤ（化学気相成長）のような堆積技術を用いて形成され、そして本実施例においては、そのスペーサは、層厚２０ｎｍの二つの二酸化ケイ素層の間に層厚１０ｎｍの窒化ケイ素層を有する積層を備える。
【００２２】
その次に（図３参照）、キャビティ５が、シリコン−ゲルマニウム層２の下方の、半導体素子が形成される位置に形成される。これは二つのシリコン−ゲルマニウム層７、２の間のシリコン層８の一部を、希アンモニア液（１０％ＮＨ４ＯＨ）のウエットエッチングのようなエッチング液を用いて取り除くことによりなされ、希アンモニア液はシリコン−ゲルマニウムに対して選択的にシリコンをエッチングする。
【００２３】
その後（図４参照）、シリコン−ゲルマニウム層２の下面は、１０００℃の温度で酸素を含有する雰囲気に前記面を曝すことにより酸化処理を受ける。この方法により、酸化膜１５がシリコン−ゲルマニウム層２の下面に形成される。条件を選択した結果、一方でゲルマニウム原子が酸化膜１５から排斥され、そして他方でシリコン−ゲルマニウム層２の上面上のマスク層３が（ゲルマニウムおよび酸化の）阻止層のように機能するから、シリコン−ゲルマニウム層２のゲルマニウム含有量は増加する。同時に、シリコン−ゲルマニウム層２の厚みが減少する。この方法により、原子百分率で３０％を優に上回るゲルマニウム含有量を容易に得ることができ、そして層２は実質的にゲルマニウム層となり得る。シリコン−ゲルマニウム層２の厚みおよびゲルマニウム含有量におけるこの変化を指し示すために、層２のハッチングは図４に示すように変化させた。この処理工程において、下方のシリコン−ゲルマニウム層７も酸化層１６を設けられる。しかし、これは本発明にかかる方法にとって本質的部分ではない。上方のシリコン−ゲルマニウム層２がより薄いから、下方のシリコン−ゲルマニウム層７も取り除くことができる。
【００２４】
次に（図５参照）、ゲルマニウム阻止層３とスペーサ３３とが、好適なエッチング液を用いたエッチングにより取り除かれる。ここで注意しなければならないのは、層３、３３が本実施例においては分けて作製されているが、これらの層の機能は単層によって果たすことが可能かもしれないということである。
【００２５】
そして（図６参照）、シリコン薄層９が成長して高ゲルマニウム含有量の（緩和）シリコン−ゲルマニウム層２の上部に歪みシリコン層が形成される。その後、キャビティ５と孔６とが誘電体６０で充填され、本実施例においては、誘電体６０はＴＥＯＳ（オルトケイ酸テトラエチル）およびＨＤＰ（高密度プラズマ）酸化物を具え、そしてＣＶＤを用いて堆積される。注意しなければならないのは、もしキャビティを充填する前に歪みシリコンが成長すると、この歪みシリコン層はキャビティ５および孔６の壁面にも存在することとなることである。なお、これは図には示されていない。
【００２６】
最後に（図７参照）、半導体素子１、つまり本実施例においては電界効果トランジスタ１が歪みシリコン層９の上部に形成される。この素子は、それ自体（Ｃ）ＭＯＳ技術の周知の技術である処理工程によって形成され、そしてその処理工程は、ゲート誘電体の形成、ゲート電極の形成、ゲート電極の両側へのスペーサの形成、そしてゲート電極の両側でシリコン薄層９のチャネル領域に隣接するソースおよびドレイン領域の形成、のように簡潔に記載される。
【００２７】
もちろん、デバイス１０は一つ以上の他の能動および／または受動素子、例えばダイオード、抵抗、コイルおよびコンデンサを設けられても良い。接続導線および／またはボンドパッド（ｂｏｎｄｐａｄｓ）の好適なパターンも形成され、そして、ディスクリート（個別）型もしくはセミディスクリート（半個別）型のデバイス１０、または複合ＩＣを含み得る個別半導体デバイス１０が、例えばソーイングの如き分割手法を用いて提供される。
【００２８】
図８から図１０は、本発明にかかる方法の第２実施例を用いた製造方法の順次の工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。第１実施例との主な相違は以下の通りである。
【００２９】
第１に（例えば図８参照）、単独のシリコン−ゲルマニウム層２のみが基板１１上に堆積されている。従って、キャビティの形成は基板１１の方向に限定されない。しかし、基板１１の厚みが形成されるキャビティ５の横方向のサイズよりかなり大きいから、そのことは問題ではない。
【００３０】
第２に（例えば図８参照）、半導体素子１、つまり本実施例においては電界効果トランジスタ１が、孔６およびキャビティ５（図９参照）が形成される前、かつシリコン−ゲルマニウム層２の下面が酸化処理を受ける前に半導体本体１２の上部に既に形成されている。半導体素子１は先の実施例と同様の方法で形成される。
【００３１】
最後に（例えば図９参照）、シリコン−ゲルマニウム層２のゲルマニウム含有量が増加し、またシリコン−ゲルマニウム層２の厚みが減少する酸化処理の後に、シリコン−ゲルマニウムまたはゲルマニウムの層２の上部に（更なる）シリコン層が堆積されない。これは、トランジスタ１のゲート誘電体がシリコン−ゲルマニウムまたはゲルマニウムの層２の上部に直接位置し、そして前記トランジスタ１のチャネル領域が前記シリコン−ゲルマニウムまたはゲルマニウムの層２に形成されることを暗に示す。
【００３２】
本実施例の方法の他の工程は先の実施例と同様であり、例えば孔６およびキャビティ５は誘電体（図１０参照）により充填されるので、ここでは別個に論じないこととする。
【００３３】
本発明は、上記の一実施例に限定されず、当業者は本発明の範囲内において多くの変形および変更が可能である。例えば、デバイスは第１および第２実施例のデバイスの特徴を有するように製造しても良く、例えば、第１実施例により製造したＮＭＯＳトランジスタと第２実施例により形成したＰＭＯＳトランジスタとを含むＣＭＯＳ回路を製造し得る。
【００３４】
実施例において述べた材料以外の材料を本発明の範囲内で代替的に使用し得る点に留意しなければならない。また、他の堆積技術を上述の材料または他の材料に用いても良く、例えば、エピタキシー、ＣＶＤ（化学気相成長）、スパッタリング、および気化を用いても良い。湿式化学エッチングの代わりに、代替的な乾式法、例えばプラズマエッチングを使用しても良く、逆の場合も同様である。
【００３５】
最後に、デバイスは追加の能動および受動半導体素子または電子部品、例えば多数のダイオード、および／またはトランジスタ、および抵抗、および／またはコンデンサを、集積回路の形式であるか否かにかかわらず備えても良いことに注意すべきである。もちろん、本製造工程はそこへ効果的に適用することが出来る。
【図面の簡単な説明】
【００３６】
【図１】本発明にかかる方法の第１実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図２】本発明にかかる方法の第１実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図３】本発明にかかる方法の第１実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図４】本発明にかかる方法の第１実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図５】本発明にかかる方法の第１実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図６】本発明にかかる方法の第１実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図７】本発明にかかる方法の第１実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図８】本発明にかかる方法の第２実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図９】本発明にかかる方法の第２実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【図１０】本発明にかかる方法の第２実施例を用いた製造方法の一工程での他の半導体デバイスについての厚さ方向に直角な向きの線図的な断面図である。
【符号の説明】
【００３７】
１  素子
２  シリコン−ゲルマニウム層（混晶層）
３  マスク層（阻止層）
５  キャビティ
６  孔
７  シリコン−ゲルマニウム層
８  シリコン層
９  シリコン層
１０  デバイス
１１  基板
１２  半導体本体
１５  酸化膜
１６  酸化層
３３  スペーサ
６０  誘電体
【図１】
2008541421.tif 000003
【図２】
2008541421.tif 000004
【図３】
2008541421.tif 000005
【図４】
2008541421.tif 000006
【図５】
2008541421.tif 000007
【図６】
2008541421.tif 000008
【図７】
2008541421.tif 000009
【図８】
2008541421.tif 000010
【図９】
2008541421.tif 000011
【図１０】
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【国際調査報告】
2008541421.tif 000013
2008541421.tif 000014
2008541421.tif 000015