(57)【要約】  本発明は、一般に、メモリ素子の側壁スペーサを製造する方法及びかかる側壁スペーサを有するメモリ素子に関する。一実施形態では、この方法は、第１の厚さを有する第１の側壁スペーサをメモリ素子中のワード線構造体に隣接して形成し、第１の厚さよりも大きな第２の厚さを有する第２の側壁スペーサを少なくとも１つの周辺回路中のトランジスタ構造体に隣接して形成し、第１の側壁スペーサ及び第２の側壁スペーサが、単一のスペーサ材料層を構成する材料から成るようにすることによって、メモリアレイ及び少なくとも１つの周辺回路で構成されたメモリ素子の側壁スペーサを形成する方法である。例示の一実施形態では、メモリ素子は、複数のワード線構造体で構成されたメモリアレイを有し、複数のワード線構造体の各々に隣接して第１の側壁スペーサが形成され、第１の側壁スペーサは、第１の厚さを有し、メモリ素子は、少なくとも１つのトランジスタで構成された周辺回路を更に有し、少なくとも１つのトランジスタに隣接して第２の側壁スペーサが形成され、第２の側壁スペーサは、第１の厚さよりも大きな第２の厚さを有し、第１の側壁スペーサ及び第２の側壁スペーサは、単一のスペーサ材料層を構成する材料から成る。
2008541482.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイ及び少なくとも１つの周辺回路で構成されたメモリ素子の側壁スペーサを形成する方法であって、
第１の厚さを有する第１の側壁スペーサを前記メモリ素子中のワード線構造体に隣接して形成するステップと、
前記第１の厚さよりも大きな第２の厚さを有する第２の側壁スペーサを前記少なくとも１つの周辺回路中のトランジスタ構造体に隣接して形成し、前記第１の側壁スペーサ及び前記第２の側壁スペーサは、単一のスペーサ材料層を構成する材料から成る、方法。
【請求項２】
前記第１の側壁スペーサ及び前記第２の側壁スペーサは、窒化シリコン、２酸化シリコン及びシリコンオキシナイトライドのうちの少なくとも１つで構成されていることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の側壁スペーサは、約１５〜２７ｎｍの厚さを有し、前記第２の側壁スペーサは、約４５〜９０ｎｍの厚さを有することを特徴とする請求項１に記載の方法。
【請求項４】
前記第１の側壁スペーサ及び前記第２の側壁スペーサを形成するステップは、
前記スペーサ材料層を前記メモリアレイ中の前記ワード線構造体の上方に且つ前記少なくとも１つの周辺回路中の前記トランジスタ構造体の上方に形成するステップと、
マスキング層を前記少なくとも１つの周辺回路中で前記スペーサ材料層の上方に形成するステップと、
異方性エッチングプロセスを前記ワード線構造体の上方に形成された前記スペーサ材料層に対して実施して前記第１の厚さを有する前記第１の側壁スペーサを構成するステップとを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記第２の側壁スペーサを形成するステップは、
前記マスキング層を除去するステップを含み、
材料層を前記トランジスタ構造体に隣接して前記スペーサ材料層の上方に且つ
前記メモリアレイ中の前記ワード線構造体の上方に形成するステップを含み、前
記材料層は、前記スペーサ材料層に対して選択的にエッチング可能であり、
異方性エッチングプロセスを前記材料層に対して実施してマスキングスペーサ
を前記周辺回路中の前記トランジスタ構造体に隣接した前記スペーサ材料層に隣
接して構成するステップを含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記材料層の形成に先立って、保護層を前記メモリアレイ中の隣り合うワード線上に位置決めされた第１の側壁スペーサ相互間の半導体基板の露出部分上に成長させるステップを更に有することを特徴とする請求項５に記載の方法。
【請求項７】
前記保護層を成長させるステップは、エピタキシャルシリコン層を成長させるステップを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記材料層を前記スペーサ材料層の上方に形成するステップは、堆積プロセスを実施して前記スペーサ材料層の上方に高密度化材料層を形成するステップを含むことを特徴とする請求項５に記載の方法。
【請求項９】
前記メモリ素子は、ダイナミックランダムアクセスメモリ素子及びフラッシュメモリ素子のうちの少なくとも一方を含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記スペーサ材料層を形成するステップは、前記スペーサ材料層を共形的に堆積させるステップを含むことを特徴とする請求項４に記載の方法。
【請求項１１】
マスキング層を形成するステップは、フォトレジスト材料で構成されたマスキング層を形成するステップを含むことを特徴とする請求項４に記載の方法。
【請求項１２】
前記マスキングスペーサを除去して、前記スペーサ材料で構成された全体としてＬ字形の第２の側壁スペーサを構成するステップを更に有することを特徴とする請求項５に記載の方法。
【請求項１３】
メモリ素子であって、
複数のワード線構造体で構成されたメモリアレイを有し、前記複数のワード線構造体の各々に隣接して第１の側壁スペーサが形成され、前記第１の側壁スペーサは、第１の厚さを有し、
少なくとも１つのトランジスタで構成された周辺回路を有し、前記少なくとも１つのトランジスタに隣接して第２の側壁スペーサが形成され、前記第２の側壁スペーサは、前記第１の厚さよりも大きな第２の厚さを有し、前記第１の側壁スペーサ及び前記第２の側壁スペーサは、単一のスペーサ材料層を構成する材料から成るメモリ素子。
【請求項１４】
前記第１の厚さは、約１５〜２７ｎｍであり、前記第２の厚さは、約４５〜９０ｎｍであることを特徴とする請求項１３に記載のメモリ素子。
【請求項１５】
前記第１の側壁スペーサ及び前記第２の側壁スペーサは、窒化シリコン、２酸化シリコン及びシリコンオキシナイトライドのうちの少なくとも１つで構成されていることを特徴とする請求項１３に記載のメモリ素子。
【請求項１６】
前記第２の側壁スペーサは、Ｌ字形の断面形状を有することを特徴とする請求項１３に記載のメモリ素子。
【請求項１７】
前記第１の側壁スペーサは、テーパ状の断面形状を有する、請求項１６記載のメモリ素子。
【請求項１８】
前記メモリ素子は、ダイナミックランダムアクセスメモリ素子及びフラッシュメモリ素子のうちの少なくとも一方を含むことを特徴とする請求項１３に記載のメモリ素子。
【請求項１９】
前記メモリ素子を搭載したコンピュータを更に有することを特徴とする請求項１３に記載のメモリ素子。
【発明の詳細な説明】
【開示の内容】
【０００１】
〔発明の背景〕
１．技術分野
本発明は、一般に、集積回路デバイスの製造分野に関し、特に、メモリ素子に設けられる側壁スペーサの製造方法及びかかる側壁スペーサを有するメモリ素子に関する。
【０００２】
２．背景技術
半導体業界では、集積回路デバイス、例えばマイクロプロセッサ、マイクロ素子等の動作速度を向上させる技術的努力が絶えず行われている。この技術的努力は、ますます高い速度で動作するコンピュータ及び電子デバイスに対する消費者の需要を受けてますます奨励されている。速度の増大に対するこの需要の結果として、集積回路デバイスの種々の特徴部、例えばトランジスタ、ワード線等のサイズの減少（小型化）が絶えず行われることになった。例えば、他の全てが同一であるとすると、トランジスタのチャネル長さが短ければ短いほど、トランジスタの動作はそれだけ一層速くなる。かくして、典型的なメモリ素子の特徴のサイズ又は規模を減少させてメモリ素子及びかかるメモリ素子を組み込んだ電子デバイスの全体的速度及び容量を増大させる技術的努力が絶えず行われている。
【０００３】
種々の半導体メモリ素子が、多くの消費者製品において大々的に用いられている。かかるメモリ素子の例示は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びフラッシュメモリ素子である。図１Ａは、概略的に示されたＤＲＡＭメモリ素子１７の例示のレイアウトを示しており、このＤＲＡＭメモリ素子は、半導体基板１３で構成されたダイ１９上に形成されている。一般に、メモリ素子１７は、メモリアレイ１０及び複数個の周辺回路１２で構成される。一例を挙げるに過ぎないが、複数個の概略的に示された例示の周辺回路１２が、図１Ａに示されている。具体的に言えば、例示の周辺回路１２は、読取り書込み回路１２Ａ、センスアンプ回路１２Ｂ及び電力管理回路１２Ｃを有している。当然のことながら、図１Ａに示された例示の周辺回路は、メモリ素子１７のかかる周辺回路１２の全てを表すものではない。一般に、周辺回路１２は、メモリアレイ１０内に見られる回路構成以外のどの回路構成であってもこれをメモリ素子１７上に有することができる。
【０００４】
メモリアレイ１７は、行と列の状態に配置された多数個のメモリセルを含む。メモリセルの各々は、論理ハイ（即ち、“１”）又は論理ロウ（即ち、“０”）の形態でディジタル情報を記憶するよう構成されている。ビットをメモリセル中に書き込む（即ち、記憶する）ため、セルの行（「行アドレス」）及び列（「列アドレス」）を識別する部分を備えたバイナリ（２進数）アドレスが、メモリ素子１０内のアドレス指定回路に与えられてセルを動作状態にし、次にビットをセルに入力する。同様に、ビットをメモリセルから読み取る（即ち、取り出す）ため、セルのメモリアドレスを用いてセルを再び動作状態にし、次にビットをセルから出力する。
【０００５】
図１Ｂは、図１Ａに示した例示のメモリ素子１７の一部の断面図である。周辺回路１２の一部である例示のトランジスタ１５及びメモリアレイ１０内の複数のワード線１１が、この図に示されている。典型的には、メモリアレイ１０は、周辺回路１２よりも極めて高密度に実装されており、即ち、メモリアレイ１０内における隣り合うワード線１１相互間のピッチは、典型的には、周辺回路１２内のピッチよりも非常に密である。例えば、メモリアレイ１０内の隣り合う特徴部、即ちワード線１１相互間の間隔３２は、約５０〜９０ｎｍの場合があり、これに対し、周辺回路１２中の隣り合う特徴部、例えばトランジスタ１５相互間の間隔は、約２４０〜６００ｎｍのオーダの場合がある。
【０００６】
図１Ｂに示されているように、例示のトランジスタ１５は、ゲート絶縁層１４、ゲート電極１６、金属層１８及び例えば窒化シリコンで構成されたキャップ層２０を有している。トランジスタ１５は、複数のソース／ドレイン領域２４及び側壁スペーサ２２を更に有している。メモリアレイ１０内のワード線１１も又、これに類似した構造を有している。ワード線１１の特徴部サイズ３０は、約５０〜９０ｎｍのオーダの場合がある。典型的には、メモリアレイ１０中のワード線１１は、ワード線１１の特徴部サイズの約２倍のピッチを有する場合がある。かくして、アレイ１０中の隣り合うワード線１１の相互間の間隔３２は、ワード線１１の特徴部サイズにほぼ等しい。また、図１Ｂに示すワード線１１に隣接して側壁スペーサ３４が形成されている。最後に、当該技術分野においては周知であるように、絶縁領域２８が、基板１７に形成されている。
【０００７】
典型的には、周辺回路１２に設けられた側壁スペーサ２２及びメモリアレイ１０中に形成された側壁スペーサ３４は、同一の材料層から同時に形成される。かくして、周辺回路１２中に形成されるスペーサ２２の厚さ２６は、メモリアレイ１０内に形成されるスペーサ３４の厚さ３６とほぼ同じである。ワード線１１がメモリアレイ１０内に高密度で実装されていることにより、スペーサ２２，３４の厚さは、隣り合うワード線１１相互間の非常に狭い間隔３２内に確実に形成できるスペーサのサイズにより制限される。これは、種々の理由で、メモリアレイ１０内のスペーサ３０よりも厚いスペーサ２２を周辺回路１２に形成することが望ましいので、問題である。例えば、トランジスタ１５のソース／ドレイン領域２４を周辺回路１２内に形成するには、一般に、最初にＬＤＤを打ち込み、次にスペーサ２２を形成し、ついでソース／打ち込みステップを行う。しかしながら、スペーサ２２の厚さ２６がメモリアレイ１０中のワード線１１相互間の間隔３２によって制限されると仮定すると、周辺回路１２のソース／ドレイン領域２４は、スペーサ２２の形成がスペーサ３４の形成と独立している場合のソース／ドレイン領域ほど正確に配置できず又は同じほど深く形成できない。
【０００８】
本発明は、上述の問題のうちの幾つか又は全てを解決し又は少なくとも軽減する種々の方法及びデバイスに関する。
【０００９】
〔発明の開示〕
以下は、本発明の幾つかの特徴の基本的な理解をもたらすために本発明の単純化された概要に関する。この概要は、本発明の網羅的な概観ではない。この概要は、本発明の重要な又は必須の要素を特定し、或いは本発明の範囲を定めようとするものではない。その唯一の目的は、以下に説明する詳細な説明の導入部として幾つかの技術的思想を単純化された形態で提供することにある。
【００１０】
本発明は、一般に、メモリ素子上に側壁スペーサを製造する方法及びかかる側壁スペーサを有するメモリ素子に関する。例示の一実施形態では、この方法は、第１の厚さを有する第１の側壁スペーサをメモリ素子中のワード線構造体に隣接して形成し、第１の厚さよりも大きな第２の厚さを有する第２の側壁スペーサを少なくとも１つの周辺回路中のトランジスタ構造体に隣接して形成し、第１の側壁スペーサ及び第２の側壁スペーサが、単一のスペーサ材料層を構成する材料から成るようにすることによって、メモリアレイ及び少なくとも１つの周辺回路で構成されたメモリ素子の側壁スペーサを形成する方法である。
【００１１】
別の例示の実施形態では、この方法は、スペーサ材料層をメモリ素子のメモリアレイのワード線構造体の上方に且つメモリ素子の周辺回路のトランジスタ構造体の上方に形成するステップと、マスキング層を周辺回路のトランジスタ構造体の上方に位置決めされたスペーサ材料層の上方に形成するステップと、異方性エッチングプロセスをワード線構造体上のスペーサ材料層に対して実施してワード線構造体のための第１の側壁スペーサを構成するステップとを有し、第１の側壁スペーサは、スペーサ材料で構成され、第１の厚さを有する。
【００１２】
更に別の例示の実施形態では、この方法は、スペーサ材料層をメモリ素子のメモリアレイのワード線構造体の上方に且つメモリ素子の周辺回路のトランジスタ構造体の上方に堆積させるステップと、マスキング層を周辺回路のトランジスタ構造体の上方に位置決めされたスペーサ材料層の上方に形成するステップと、異方性エッチングプロセスをワード線構造体上のスペーサ材料層に対して実施してワード線構造体のための第１の側壁スペーサを構成するステップとを有し、第１の側壁スペーサは、スペーサ材料で構成され、第１の厚さを有する。この方法は、エピタキシャルシリコン層をメモリアレイ中の隣り合うワード線構造体上に位置決めされた第１の側壁スペーサ相互間で半導体基板の露出部分上に形成するステップと、材料層をトランジスタ構造体に隣接してスペーサ材料層の上方に且つワード線構造体及び第１の側壁スペーサの上方に堆積させるステップとを更に有し、材料層は、スペーサ材料層に対して選択的にエッチング可能な材料で構成されている。この方法は、異方性エッチングプロセスを材料層に対して実施してマスキングスペーサをトランジスタ構造体に隣接したスペーサ材料層に隣接して構成するステップと、マスクとしてマスキングスペーサを用いてエッチングプロセスをスペーサ材料層に対して行ってトランジスタ構造体に隣接して第２の側壁スペーサを構成するステップとを更に有し、第２の側壁スペーサは、スペーサ材料で構成されると共に第１の側壁スペーサの第１の厚さよりも大きな第２の厚さを有する。
【００１３】
例示の一実施形態では、メモリ素子は、複数のワード線構造体で構成されたメモリアレイを有し、複数のワード線構造体の各々に隣接して第１の側壁スペーサが形成され、第１の側壁スペーサは、第１の厚さを有し、メモリ素子は、少なくとも１つのトランジスタで構成された周辺回路を更に有し、少なくとも１つのトランジスタに隣接して第２の側壁スペーサが形成され、第２の側壁スペーサは、第１の厚さよりも大きな第２の厚さを有し、第１の側壁スペーサ及び第２の側壁スペーサは、単一のスペーサ材料層を構成する材料から成る。
【００１４】
本発明は、添付の図面と関連して行われる以下の説明を参照すると理解できる。なお、図中、同一の参照符号は、同一の要素を示している。
【００１５】
本発明は、種々の変更及び変形を行うことができるが、本発明の特定の実施形態が図面に例示として示されており、本明細書において、これらにつき詳細に説明する。しかしながら、理解されるべきこととして、特定の実施形態に関する本発明における説明は、本発明を開示した特定の形態に限定しようとするものではなく、これとは逆に、本発明は、特許請求の範囲に記載された本発明の精神及び範囲に属する全ての変更例、均等例及び変形例を包含するものである。
【００１６】
〔発明の詳細な説明〕
本発明の例示の実施形態を以下に説明する。分かりやすくするために、本明細書においては、実際の具体化例の全ての特徴が説明されているわけではない。当然のことながら、かかる実際の実施例の開発にあたっては、開発者の特定の目的、例えば具体化例毎に様々なシステム関連の制約及びビジネス関連の制約との適合性について多くの具体化例特有の決定を行わなければならないことは理解されよう。さらに、かかる開発努力は、複雑であって且つ時間がかかる場合があるが、それにもかかわらず、本願における開示の利益を享受する当業者にとっては慣例的な業務であることは理解されよう。
【００１７】
次に、添付図面を参照して本発明につき説明する。半導体デバイスの種々の領域及び構造が、非常に正確で鮮明な形態及びプロフィールとして図示されているが、当業者であれば、実際には、これら領域及び構造は図面に示すほど正確ではないことは認識されよう。さらに、図示の種々の特徴部及びドープ領域の相対的サイズは、作製されたデバイス上のこれらの特徴部又は領域のサイズと比較して拡大又は縮小されている場合がある。それにもかかわらず、添付の図面は、本発明の例示の実施例を記載してこれを説明するために提供されている。本明細書で用いる用語及び表現は、当業者によるかかる用語及び表現の理解と一致した意味を有するよう理解されると共に解釈されるべきである。用語又は表現について特段の定義が行われてないこと、即ち、当業者によって理解されている通常の且つ慣例的な意味とは異なる定義がなされていないことの意味は、本明細書において用語又は表現が首尾一貫して用いられていることにある。用語又は表現が特定の意味、即ち、当業者により理解されている意味以外の意味を有することが意図される場合には、かかる特段の定義がその用語又は表現について特段の定義を正確且つ明瞭に与える定義の仕方で本明細書中に明示的に記載される。
【００１８】
図２Ａ〜図２Ｈは、本発明に従って側壁スペーサをメモリ素子１７上に製造する方法の例示の一実施形態を示している。本願の開示内容を完全に読んだ後において当業者により理解されるように、本発明は、広い利用分野を有し、種々のメモリ素子、例えばＤＲＡＭ、フラッシュメモリ、ＰＲＯＭ、ＯＴＰ（ワンタイムプログラマブル）デバイス等の製造において利用できる。さらに、図示の例示のメモリ素子１７は、種々の製品、例えばコンピュータ、テレビジョン及び他の形態の電子デバイスに使用できる。かくして、図示の例示の実施例は、本発明の限定として解されてはならない。
【００１９】
図２Ａは、周辺回路１２のトランジスタ１５のゲートスタック構造体が形成され、メモリアレイ１０のワード線１１のスタックも又形成された製造時点における例示のメモリ素子１７を示している。また、作製プロセスのこの時点において、ＬＤＤ領域５２をトランジスタ１５のための基板１３内に形成するためにイオン注入プロセスが実施されている。メモリ素子１７のこの作製時点までに示された処理の全ては、公知の製造技術に従って実施されるのが良い。
【００２０】
図２Ａに示すように、スペーサ材料層５０が、周辺回路領域１２及びメモリアレイ領域１０中の基板１３の端から端まで形成されている。スペーサ材料層５０は、種々の公知の技術により形成できる多種多様な材料で構成されたものであって良い。例えば、スペーサ材料層５０は、窒化シリコン、シリコンオキシナイトライド又はケイ素又は２酸化シリコンに関して選択的にエッチング可能な材料で構成されるのが良い。スペーサ材料層の厚さは、様々であって良い。例示の一実施形態では、スペーサ材料層５０は、約１０〜３０ｎｍの厚さを有するのが良く、具体的に例示した一実施形態では、厚さは、約１５〜２７ｎｍであるのが良い。スペーサ材料層５０は、種々の公知の堆積プロセス、例えば、共形的化学気相成長法、プラズマ促進化学的気相成長法、原子層成長法等を実施することにより形成されるのが良い。
【００２１】
次に、図２Ｂに示されているように、メモリアレイ１０を次の処理のために露出したままの状態で、フォトレジストマスク５４を周辺回路１２上に形成する。また、図２Ｂに示されているように、側壁スペーサ５６をメモリアレイ１０のワード線１１に隣接して構成するようスペーサ材料層５０に対してエッチングプロセス、例えば異方性エッチングプロセスが実施されている。メモリアレイ１０のスペーサ５６は、全体としてテーパ状の断面形状を有すると共に厚さ５８を有する。例示の一実施形態では、スペーサ５６の厚さ５８は、ワード線１１相互間の間隔３２の約３０％であるのが良い。具体的に例示した一実施形態では、スペーサ５６の厚さ５８は、約１５〜２７ｎｍであるのが良い。スペーサ５６を所望の厚さ５８まで形成するために用いられるエッチングプロセスパラメータ及びエッチング剤は、当業者には周知であり、これについては本発明の内容を分かりにくくしないようにこれ以上説明しない。
【００２２】
次に、図２Ｃに示されているように、種々の公知の技術、例えば灰化（アッシング）を用いてフォトレジスタマスク５４を周辺回路１２の上方から除去する。しかる後、保護材料層６０をワード線１１上のスペーサ５６により画定される領域内で基板１３上にメモリアレイ１０内で成長させる。この保護層は、以下に詳細に説明する後で行われるエッチングプロセスの間、基板１３を保護するために用いられることになる。例示の一実施形態では、保護層６０は、エピタキシャルシリコンで構成されるのが良い。エピタキシャルシリコン層６０は、種々の公知のエピタキシャル成長法を用いて形成でき、このエピタキシャルシリコン層は、約２０〜６０ｎｍの厚さを有するのが良い。このプロセスの実施中、スペーサ材料層５０は、周辺領域１２中での基板１３上におけるエピタキシャル層６０の形成を阻止することに注目されたい。
【００２３】
次に、図２Ｄに示されているように、絶縁材料層６２を基板１３の端から端まで形成する。絶縁材料層６２は、種々の材料、例えば２酸化シリコン、シリコンオキシナイトライド、窒化シリコン等に対して選択的にエッチング可能なシリコンの酸化物で構成されるのが良い。他の場合、絶縁材料層は、炭素含有膜、例えば次の米国特許出願、即ち、２００３年９月１２日に出願された米国特許出願第１０／６６１，１００号明細書（発明の名称：Masking Structure Having Multiple Layers Including an Amorphous Carbon Layer）、２００３年９月１２日に出願された米国特許出願第１０／６６１，３７９号明細書（発明の名称：Transparent Amorphous Carbon Structure in Semiconductor Devices）及び２００４年２月２７日に出願された米国特許出願第１０／７８９，７３６号明細書（発明の名称：Transparent Amorphous Carbon Structure in Semiconductor Devices）に記載された開示内容に従って形成できるアモルファス炭素材料又は透明なアモルファス炭素材料であるのが良い。なお、これら米国特許出願を全て参照により引用し、これらの記載内容を本明細書の一部とする。一般に、以下に詳細に説明するように、絶縁材料層６２は、スペーサ材料層５０を構成する材料に対して選択的にエッチング可能な材料で構成されるべきである。例えば、スペーサ材料層５０が窒化シリコンで構成されている場合、絶縁材料層６２は、２酸化シリコンで構成されるのが良く、又、この逆の関係が成り立つ。当然のことながら、材料について多くの種々の組合せが可能である。
【００２４】
絶縁材料層６２は、特定の用途に応じて様々な厚さを有することができる。一般に、一例では、絶縁材料層６２の厚さ６１は、絶縁材料層６２が隣り合うワード線１１相互間のスペースを確実に埋めるようにワード線１１相互間の間隔３２の少なくとも半分であるのが良い。例示の一実施形態では、絶縁材料層６２は、約２５〜４５ｎｍの厚さ６１を有するのが良い。
【００２５】
さらに、絶縁材料層６２は、種々の公知の堆積法、例えば化学気相成長法等で形成できる。例示の一実施形態では、絶縁材料層６２は、ＴＥＯＳを前駆物質として用いる化学気相成長法により形成された２酸化シリコンの層である。具体的に例示した一実施形態では、２酸化シリコンの層６２は、非高密度状態であるべきであり、即ち、７００℃未満の温度で堆積された２酸化シリコンの層であるべきであり、したがって、次のＨＦエッチングプロセスにおける非高密度状態の絶縁材料層６２のエッチング速度は、２酸化シリコンの熱成長層に合わせて相対的に促進されるようになる。特定の一例では、絶縁材料層６２の標的厚さは、本発明の全ての実施形態において必要条件であるというわけではないが、絶縁材料層６２が隣り合うワード線１１相互間でメモリアレイ１０中のエピタキシャルシリコン６０の上方に開口部又はキーホール６４を形成するように選択される。かくして、この特定の例では、絶縁材料層６２のための堆積法は、「ピンチオフ」がメモリアレイ１０中に生じるように選択される。絶縁材料層６２の開口部６４の寸法形状は、絶縁材料層の形成に用いられる特定のプロセスパラメータ及びメモリアレイ１０中のワード線１１相互間の間隔３２に応じて様々であって良い。
【００２６】
次に、図２Ｅに示されているように、異方性エッチングプロセスを絶縁材料層６２に対して実施して周辺回路１２のトランジスタ素子１５に隣接して側壁スペーサ６６を構成する。スペーサ６６とスペーサ５０の組合せ厚さは、ワード３１相互間の間隔３２の０．５倍よりも大きくなければならない。かくして、ワード３１相互間の間隔３２が特定の用途に関し例えば約５０ｎｍから９０ｎｍまで様々である場合、スペーサ６６は、約２５〜４５ｎｍの厚さを有するのが良い。スペーサ６６を形成するために利用されるエッチングプロセス中、メモリアレイ１０中の絶縁材料層６２の大部分も又、取り除かれる。しかしながら、例示の一実施形態では、絶縁材料層６２は、スペーサ６６を構成するために利用されるエッチングプロセスの完了後、メモリアレイ１０のワード線１１相互間に所々残存する。
【００２７】
次に、図２Ｆに示されているように、矢印６９で指示されたエッチングプロセスを実施してスペーサ６６により保護されなかったスペーサ材料層５０の部分を除去する。すなわち、スペーサ６６は、これが周辺回路１２中の下に位置するスペーサ材料層５０のエッチングに関与するのでマスキング機能を実行する。スペーサ材料５０が窒化シリコンで構成され、マスキングスペーサ６６が２酸化シリコンで構成されている例示の実施形態では、エッチングプロセスは、選択的に窒化シリコンを除去し、２酸化シリコン材料、即ち、ワード線１１相互間のマスキングスペーサ６６及び絶縁材料６４を除去しないようになっている。この結果、スペーサ材料層５０の一部及びスペーサ６６で構成された複合スペーサ７５が得られることになる。例示の一実施形態では、複合スペーサ７５は、その底部７７のところが約３５〜７５ｎｍの厚さを有するのが良い。エッチングプロセス６９の実施中、トランジスタ１５の窒化物キャップ２０の表面２１上に位置するスペーサ材料層５０の部分も又、除去される。また、メモリアレイ１０は、エッチングプロセス６９にさらされるので、ワード３１の窒化物キャップ層２０の厚さ及びスペーサ５６が窒化シリコンで構成されている場合、ワード線１１に隣接して位置決めされたスペーサ５６の高さが僅かに減少する場合のあることに注目されたい。
【００２８】
次に、図２Ｇに示されているように、公知のフォトリソグラフィー法を用いてフォトレジスタマスク６５をメモリアレイ１０上に形成する。しかる後、矢印７９で指示されているようにイオン注入プロセスを実施してトランジスタ１５のためのソース／ドレイン領域２４を周辺回路１２中に形成する。このプロセスの間、ソース／ドレインインプラントの配設場所は、周辺回路１２中に形成される複合スペーサ７５の幅７７によって定められる。
【００２９】
次に、図２Ｈに示されているように、次のステップでは、フォトレジストの層６５をメモリアレイ１０の上方から除去し、エッチング剤を用いるエッチングプロセスを実施して絶縁材料層６２を構成する材料の残りの部分、例えば、周辺回路１２中に形成されたスペーサ６６及びメモリアレイ１０中のワード線１１相互間の絶縁材料層６２の部分を選択的に除去する一方で、スペーサ材料層５０を定位置に残す。この結果、周辺回路１２中のトランジスタ１５に隣接して全体的に“Ｌ”字形のスペーサ７５Ａが得られる。絶縁材料層６２が２酸化シリコンで構成され、スペーサ材料層５０が窒化シリコンで構成されている例示の実施形態では、エッチング剤としてフッ化水素酸を用いてエッチングプロセスを実施し、それにより窒化シリコン材料に対して２酸化シリコン材料を選択的に除去するのが良い。当然のことながら、本発明の教示に従って他の材料の組合せ及びエッチング剤を使用できる。このプロセスの実施中、エピタキシャルシリコン層６０は、メモリアレイ１０内の基板１３を保護するのに役立つことに注目されたい。このフッ化水素酸エッチングプロセスの実施中、絶縁材料層６２が非高密度状態であること並びに開口部６４が設けられていることにより、２酸化シリコン材料を完全に除去するのに必要なエッチング時間が短くなりがちである。かくして、メモリ素子の種々の他の部分、例えば浅いトレンチ絶縁領域の２酸化シリコン材料の損失が最小限に抑えられるはずである。特に、図示の例示の実施形態によれば、周辺回路１２中のトランジスタ１５に隣接して位置するスペーサ７５Ａの厚さ７７は、メモリアレイ１０中のスペーサ５６の厚さ５８よりも大きいことに注目されたい。
【００３０】
本発明は、一般に、メモリ素子上に側壁スペーサを製造する方法及びかかる側壁スペーサを有するメモリ素子に関する。例示の一実施形態では、この方法は、第１の厚さを有する第１の側壁スペーサをメモリ素子中のワード線構造体に隣接して形成し、第１の厚さよりも大きな第２の厚さを有する第２の側壁スペーサを少なくとも１つの周辺回路中のトランジスタ構造体に隣接して形成し、第１の側壁スペーサ及び第２の側壁スペーサが、単一のスペーサ材料層を構成する材料から成るようにすることによって、メモリアレイ及び少なくとも１つの周辺回路で構成されたメモリ素子の側壁スペーサを形成する方法である。
【００３１】
別の例示の実施形態では、この方法は、スペーサ材料層をメモリ素子のメモリアレイのワード線構造体の上方に且つメモリ素子の周辺回路のトランジスタ構造体の上方に形成するステップと、マスキング層を周辺回路のトランジスタ構造体の上方に位置決めされたスペーサ材料層の上方に形成するステップと、異方性エッチングプロセスをワード線構造体上のスペーサ材料層に対して実施してワード線構造体のための第１の側壁スペーサを構成するステップとを有し、第１の側壁スペーサは、スペーサ材料で構成され、第１の厚さを有する。
【００３２】
更に別の例示の実施形態では、この方法は、スペーサ材料層をメモリ素子のメモリアレイのワード線構造体の上方に且つメモリ素子の周辺回路のトランジスタ構造体の上方に堆積させるステップと、マスキング層を周辺回路のトランジスタ構造体の上方に位置決めされたスペーサ材料層の上方に形成するステップと、異方性エッチングプロセスをワード線構造体上のスペーサ材料層に対して実施してワード線構造体のための第１の側壁スペーサを構成するステップとを有し、第１の側壁スペーサは、スペーサ材料で構成され、第１の厚さを有する。この方法は、エピタキシャルシリコン層をメモリアレイ中の隣り合うワード線構造体上に位置決めされた第１の側壁スペーサ相互間で半導体基板の露出部分上に形成するステップと、材料層をトランジスタ構造体に隣接してスペーサ材料層の上方に且つワード線構造体及び第１の側壁スペーサの上方に堆積させるステップとを更に有し、材料層は、スペーサ材料層に対して選択的にエッチング可能な材料で構成されている。この方法は、異方性エッチングプロセスを材料層に対して実施してマスキングスペーサをトランジスタ構造体に隣接したスペーサ材料層に隣接して構成するステップと、マスクとしてマスキングスペーサを用いてエッチングプロセスをスペーサ材料層に対して行ってトランジスタ構造体に隣接して第２の側壁スペーサを構成するステップとを更に有し、第２の側壁スペーサは、スペーサ材料で構成されると共に第１の側壁スペーサの第１の厚さよりも大きな第２の厚さを有する。
【００３３】
例示の一実施形態では、メモリ素子は、複数のワード線構造体で構成されたメモリアレイを有し、複数のワード線構造体の各々に隣接して第１の側壁スペーサが形成され、第１の側壁スペーサは、第１の厚さを有し、メモリ素子は、少なくとも１つのトランジスタで構成された周辺回路を更に有し、少なくとも１つのトランジスタに隣接して第２の側壁スペーサが形成され、第２の側壁スペーサは、第１の厚さよりも大きな第２の厚さを有し、第１の側壁スペーサ及び第２の側壁スペーサは、単一のスペーサ材料層を構成する材料から成る。
【００３４】
上述の特定の実施形態は、例示に過ぎない。というのは、本発明は、本明細書の教示の利益を享受する当業者には明らかな異なる仕方、しかしながら均等な仕方で変更できると共に実施できるからである。例えば、上述のプロセスステップを別の順序で実施できる。さらに、添付の特許請求の範囲に記載された構成又は設計以外の図示の構成又は設計の細部への本発明の限定は、意図されてはいない。したがって、上記において開示した特定の実施形態は、変形又は変更が可能であり、かかる全ての変形例は、本発明の範囲及び精神に含まれるものとみなされることは明らかである。したがって、本発明の保護範囲は、特許請求の範囲に記載されている。
【図面の簡単な説明】
【００３５】
【図１Ａ】例示の先行技術のメモリ素子の概略平面図である。
【図１Ｂ】図１Ａに示す先行技術のメモリ素子の部分断面図である。
【図２Ａ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図２Ｂ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図２Ｃ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図２Ｄ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図２Ｅ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図２Ｆ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図２Ｇ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図２Ｈ】本発明のメモリ素子上に側壁スペーサを形成するための例示の一プロセス流れのうちの１つを示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【手続補正書】
【提出日】平成20年1月22日(2008.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイ及び少なくとも１つの周辺回路で構成されたメモリ素子の側壁スペーサを形成する方法であって、
第１の側壁スペーサを前記メモリ素子中のワード線構造体に隣接して形成するステップを有し、前記第１の側壁スペーサは、第１の厚さを有し、
第２の側壁スペーサを前記少なくとも１つの周辺回路中のトランジスタ構造体に隣接して形成するステップを有し、前記第２の側壁スペーサは、前記第１の厚さよりも大きな第２の厚さを有し、前記第１の側壁スペーサ及び前記第２の側壁スペーサは、単一のスペーサ材料層から形成される、方法。
【請求項２】
前記第１の側壁スペーサ及び前記第２の側壁スペーサは、窒化シリコン、２酸化シリコン及びシリコンオキシナイトライドから成る群から選択された単一の材料で形成されたことを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の側壁スペーサは、約１５〜２７ｎｍの厚さを有し、前記第２の側壁スペーサは、約４５〜９０ｎｍの厚さを有することを特徴とする請求項１に記載の方法。
【請求項４】
前記第１の側壁スペーサ及び前記第２の側壁スペーサを形成するステップは、
前記スペーサ材料層を前記メモリアレイ中の前記ワード線構造体の上方に且つ前記少なくとも１つの周辺回路中の前記トランジスタ構造体の上方に形成するステップと、
マスキング層を前記少なくとも１つの周辺回路中で前記スペーサ材料層の上方に形成するステップと、
異方性エッチングプロセスを前記ワード線構造体の上方に形成された前記スペーサ材料層に対して実施して前記第１の厚さを有する前記第１の側壁スペーサを構成するステップとを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記第２の側壁スペーサを形成するステップは、
前記マスキング層を除去するステップを含み、
材料層を前記トランジスタ構造体に隣接して前記スペーサ材料層の上方に且つ前記メモリアレイ中の前記ワード線構造体の上方に形成するステップを含み、前記材料層は、前記スペーサ材料層に対して選択的にエッチング可能であり、
異方性エッチングプロセスを前記材料層に対して実施してマスキングスペーサを前記周辺回路中の前記トランジスタ構造体に隣接した前記スペーサ材料層に隣接して構成するステップを含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記材料層の形成に先立って、保護層を前記メモリアレイ中の隣り合うワード線上に位置決めされた第１の側壁スペーサ相互間の半導体基板の露出部分上に成長させるステップを更に有することを特徴とする請求項５に記載の方法。
【請求項７】
前記保護層を成長させるステップは、エピタキシャルシリコン層を成長させるステップを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記材料層を前記スペーサ材料層の上方に形成するステップは、堆積プロセスを実施して前記スペーサ材料層の上方に高密度化材料層を形成するステップを含むことを特徴とする請求項５に記載の方法。
【請求項９】
前記メモリ素子は、ダイナミックランダムアクセスメモリ素子及びフラッシュメモリ素子のうちの少なくとも一方を含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記スペーサ材料層を形成するステップは、前記スペーサ材料層を共形的に堆積させるステップを含むことを特徴とする請求項４に記載の方法。
【請求項１１】
マスキング層を形成するステップは、フォトレジスト材料で構成されたマスキング層を形成するステップを含むことを特徴とする請求項４に記載の方法。
【請求項１２】
前記マスキングスペーサを除去して、前記スペーサ材料層から形成された全体としてＬ字形の第２の側壁スペーサを構成するステップを更に有することを特徴とする請求項５に記載の方法。
【請求項１３】
メモリ素子であって、
複数のワード線構造体で構成されたメモリアレイを有し、前記複数のワード線構造体の各々に隣接して第１の側壁スペーサが形成され、前記第１の側壁スペーサは、第１の厚さを有し、
少なくとも１つのトランジスタで構成された周辺回路を有し、前記少なくとも１つのトランジスタに隣接して第２の側壁スペーサが形成され、前記第２の側壁スペーサは、前記第１の厚さよりも大きな第２の厚さを有し、前記第１の側壁スペーサ及び前記第２の側壁スペーサは、単一のスペーサ材料層から形成されているメモリ素子。
【請求項１４】
前記第１の厚さは、約１５〜２７ｎｍであり、前記第２の厚さは、約４５〜９０ｎｍであることを特徴とする請求項１３に記載のメモリ素子。
【請求項１５】
前記第１の側壁スペーサ及び前記第２の側壁スペーサは、窒化シリコン、２酸化シリコン及びシリコンオキシナイトライドから成る群から選択された単一の材料で形成されたことを特徴とする請求項１３に記載のメモリ素子。
【請求項１６】
前記第２の側壁スペーサは、Ｌ字形の断面形状を有することを特徴とする請求項１３に記載のメモリ素子。
【請求項１７】
前記第１の側壁スペーサは、テーパ状の断面形状を有することを特徴とする請求項１６に記載のメモリ素子。
【請求項１８】
前記メモリ素子は、ダイナミックランダムアクセスメモリ素子及びフラッシュメモリ素子のうちの少なくとも一方を含むことを特徴とする請求項１３に記載のメモリ素子。
【請求項１９】
前記メモリ素子を搭載したコンピュータを更に有することを特徴とする請求項１３に記載のメモリ素子。
【国際調査報告】
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