(57)【要約】  このメモリ構成は、第１の導体（ＢＬ）と、第２の導体（ＷＬ）と、第２の導体（ＷＬ）に接続された抵抗メモリセル（１３０）と、抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ順方向に配向された第１のダイオード（１３４）と、第１のダイオード（１３４）と並行に、抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ逆方向に配向された第２のダイオード（１３２）とを含む。第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する。
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【特許請求の範囲】
【請求項１】
メモリ構成であって、
第１の導体（ＢＬ）と、
第２の導体（ＷＬ）と、
第２の導体（ＷＬ）に接続された抵抗メモリセル（１３０）と、
抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ順方向に配向された第１のダイオード（１３４）と、
第１のダイオード（１３４）と並行に、抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ逆方向に配向された第２のダイオード（１３２）とを含む、メモリ構成。
【請求項２】
第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する、請求項１に記載のメモリ構成。
【請求項３】
メモリ構成であって、
第１の導体（ＢＬ）と、
第２の導体（ＷＬ）と、
第２の導体（ＷＬ）に接続されたメモリセル（１３０）と、
メモリセル（１３０）および第１の導体（ＢＬ）に接続された第１のダイオード（１３４）と、
第１のダイオード（１３４）と並行に、メモリセル（１３０）および第１の導体（ＢＬ）に接続された第２のダイオード（１３２）とを含む、メモリ構成。
【請求項４】
第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する、請求項３に記載のメモリ構成。
【請求項５】
第１のダイオード（１３４）は、メモリセル（１３０）から第１の導体（ＢＬ）へ順方向に配向され、第２のダイオード（１３２）は、メモリセル（１３０）から第１の導体（ＢＬ）へ逆方向に配向される、請求項４に記載のメモリ構成。
【請求項６】
メモリセル（１３０）は抵抗メモリセルである、請求項３に記載のメモリ構成。
【請求項７】
メモリアレイであって、
第１の複数の導体（ＢＬ）と、
第２の複数の導体（ＷＬ）と、
複数のメモリ構成（６０）とを含み、各々は、第１の複数の導体のうちの導体（ＢＬ）と第２の複数の導体のうちの導体（ＷＬ）とを接続し、各々のメモリ構成（６０）は、
第２の複数の導体のうちの導体（ＷＬ）に接続された抵抗メモリセル（１３０）と、
抵抗メモリセル（１３０）および第１の複数の導体のうちの導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の複数の導体のうちの導体（ＢＬ）へ順方向に配向された第１のダイオード（１３４）と、
第１のダイオード（１３４）と並行に、抵抗メモリセル（１３０）および第１の複数の導体のうちの導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の複数の導体のうちの導体（ＢＬ）へ逆方向に配向された第２のダイオード（１３２）とを含む、メモリアレイ。
【請求項８】
第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する、請求項７に記載のメモリ構成。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
１．技術分野
この発明は、概して、メモリデバイスに関し、特に、抵抗メモリセルを組み込んだメモリアレイに関する。
【背景技術】
【０００２】
２．背景技術
一般的に、コンピュータおよびその他の電子機器に対応付けられたメモリデバイスが用いられて、それらの動作のための情報を記憶および保持している。典型的には、そのようなメモリデバイスはメモリセルのアレイを含んでおり、ここでは、各々のメモリセルにアクセスして、メモリデバイスのプログラミング、消去、および読出しを行うことができる。各々のメモリセルは、それぞれ「０」および「１」とも称する「オフ」状態または「オン」状態の情報を保持しており、この情報は、そのメモリセルの読出しステップ時に読み出すことができる。
【０００３】
そのような電子機器の開発および改良が続けられるにつれて、記憶および保持する必要のある情報の量も増加し続けている。図１は、これらの必要性を満たすための有利な特徴を含む、ナノスケール抵抗メモリセルとして知られるあるタイプのメモリセル３０を示している。このメモリセル３０は、たとえば、Ｃｕ電極３２と、電極３２上のＣｕ２Ｓなどの超イオン層３４と、Ｃｕ２Ｓ層３４上のＣｕ２Ｏまたは種々のポリマーなどの活性層３６と、活性層３６上のＴｉ電極３８とを含む。まず、メモリセル３０がプログラミングされていないと仮定して、メモリセル３０をプログラミングするために、電極３２を接地させて保ちながら、電極３８に負の電圧を印加すると、電位Ｖｐｇ（「プログラミング」電位）が、電極３２から電極３８の方向に、より高い電位からより低い電位へ、メモリセル３０に印加される（図２のメモリセル電流対メモリセル３０に印加される電位のグラフを参照）。この電位は、銅イオンを超イオン層３４から電極３８に向かって活性層３６内に引き付けるのに十分なものであり、それによって活性層３６（およびメモリセル３０全体）が低抵抗状態または導電状態となる（Ａ）。そのような電位がなくなっても（Ｂ）、プログラミングステップ時に活性層３６内に引き込まれた銅イオンはそこにとどまるので、活性層３６（およびメモリセル３０）は導電状態または低抵抗状態のままである。
【０００４】
メモリセルを消去するために（図２）、電極３２を接地させて保ちながら、電極３８に正の電圧を印加すると、電位Ｖｅｒ（「消去」電位）が、逆方向に、より高い電位からより低い電位へ、メモリセル３０に印加される。この電位は、電流をメモリセルを通して逆方向に流すものであり（Ｃ）、かつ、銅イオンを活性層３６から電極３２に向かって超イオン層３４内に撥ね付けるのに十分なものであり、それによって、活性層３６（およびメモリセル３０全体）が高抵抗状態または実質的に非導電状態となる。この状態は、メモリセル３０からそのような電位がなくなっても、そのままである。
【０００５】
図２はさらに、プログラミングされた（導電）状態および消去された（非導電）状態にあるメモリセル３０の読出しステップを示す。電位Ｖｒ（「読出し」電位）が、電位Ｖｐｇと同じ方向に、より高い電位からより低い電位へ、メモリセル３０に印加される。この電位は、プログラミング（上記を参照）のためにメモリセル３０に印加される電位Ｖｐｇより小さい。この状況で、メモリセル３０がプログラミングされると、メモリセル３０は容易に電流を通すようになり（レベルＬ１）、これはメモリセル３０がプログラミングさ
れた状態にあることを示している。メモリセル３０が消去されると、メモリセル３０は電流を通さなくなり（レベルＬ２）、これはメモリセル３０が消去された状態にあることを示している。
【０００６】
図３、図４および図５は、上述したタイプのメモリセル３０を組み込んだメモリセルアレイ４０を示す。図３に示すように、メモリセルアレイ４０は、第１の複数の並行導体４２（ビットライン）ＢＬ０、ＢＬ１、…ＢＬｎと、第１の複数の導体４２の上に位置し、それらから間隔が空けられ、それらと直交し、かつそれらと交差する第２の複数の並行導体４４（ワードライン）ＷＬ０、ＷＬ１、…ＷＬｎとを含む。上述したタイプの複数のメモリセル３０は、各々が、（順方向）閾値電圧Ｖｔと、（逆方向）ブレイクダウン電圧Ｖｂとを有する選択ダイオード５０と対応付けられて、メモリセル−ダイオード構成を形成する。各々のメモリセル３０は、その第１の複数の導体４２のうちの導体ＢＬおよびその第２の複数の導体４４のうちの導体ＷＬの間の選択ダイオード５０と、これらの導体の交点において直列に接続されており、ダイオード５０は、その第１の複数の導体４２のうちの導体ＢＬから、その第２の複数の導体４４の導体ＷＬへの順方向に配向されている。たとえば、図３に示すように、メモリセル３０００およびダイオード５０００は、第１の複数の導体４２のうちの導体ＢＬ０を、第２の複数の導体４４のうちの導体ＷＬ０と、これらの導体ＢＬ０、ＷＬ０の交点で直列に接続し、メモリセル３０１０およびダイオード５０１０は、第１の複数の導体４２のうちの導体ＢＬ１を、第２の複数の導体４４のうちの導体ＷＬ０と、これらの導体ＢＬ１、ＷＬ０の交点などで直列に接続する。
【０００７】
選択されたメモリセル、たとえば選択されたメモリセル３０００をプログラミングするために（図３）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きくなるように選択され（Ｖｐｇ＋Ｖｔ）、ここで、Ｖｐｇは上記で定義したとおりであり、Ｖｔ＝ダイオード５０００の（順方向）閾値電圧となる。さらに、この同じ電圧Ｖｐｇ＋Ｖｔが導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、（選択されたメモリセル３０００およびダイオード５０００構成以外の）導体ＢＬ０および導体ＷＬ０に接続されたメモリセル−ダイオード構成の各々に、ゼロ電位が印加される。その他のメモリセル−ダイオード構成の各々には、Ｖｐｇ＋Ｖｔと同等の電位が、ダイオード５０の逆方向に、より高い電位からより低い電位へ印加される。この電位は、ダイオード５０のブレイクダウン電圧Ｖｂより小さいので、対応付けられたメモリセルに電流は流れない。よって、ダイオード５０を組み込むことにより、あるメモリセルを適正に選択およびプログラミングすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
【０００８】
選択されたメモリセル、たとえば選択されたメモリセル３０００を消去するために（図４）、導体ＷＬ０に印加される電圧は、導体ＢＬ０に印加される電圧（０）より大きく（Ｖｅｒ＋Ｖｂ）、ここで、Ｖｅｒは上記で定義したとおりであり、かつ、Ｖｂ＝ダイオード５０００の（逆方向）ブレイクダウン電圧となる。さらに、たとえば０．５の電圧（Ｖｐｇ＋Ｖｔ）が、導体ＷＬ１、…ＷＬｎの各々および導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、０．５の電位（Ｖｐｇ＋Ｖｔ）が、（選択されたメモリセル３０００およびダイオード５０００構成以外の）導体ＢＬ０および導体ＷＬ０に接続されたダイオード−メモリセル構成の各々に、ダイオード５０の逆方向に、より高い電位からより低い電位へ印加される。この電位０．５（Ｖｐｇ＋Ｖｔ）は、ダイオード５０のブレイクダウン電圧Ｖｂより小さいので、対応付けられたメモリセルに電流は流れない。その他のメモリセル−ダイオード構成の各々には、ゼロの電位が印加される。上記と同様に、ダイオード５０を組み込むことにより、あるメモリセルを適正に選択および消去することができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
【０００９】
選択されたメモリセル、たとえば選択されたメモリセル３０００を読み出すために（図
５）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きく（Ｖｒ＋Ｖｔ）、ここで、Ｖｒは上記で定義したとおりであり、かつ、Ｖｔ＝ダイオード５０００の閾値電圧となる。さらに、電圧Ｖｒ＋Ｖｔが導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、（選択されたメモリセル３０００およびダイオード５０００構成以外の）導体ＢＬ１および導体ＷＬ０に接続されたメモリセル−ダイオード構成の各々に、ゼロ電位が印加される。その他のメモリセル−ダイオード構成の各々には、Ｖｒ＋Ｖｔと同等の電位が、ダイオード５０の逆方向に、より高い電位からより低い電位へ印加される。この電位Ｖｒ＋Ｖｔは、ダイオード５０のブレイクダウン電圧より小さいので、対応付けられたメモリセルに電流は流れない。よって、ダイオード５０を組み込むことにより、あるメモリセルを適正に選択および読出しすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
【００１０】
図６は、図３から図５のメモリアレイに組み込まれたタイプのダイオードのための理想（Ｇ）および現実（Ｈ）の電圧−電流特性を示す。選択されたメモリセルの消去を実現するためには、選択されたメモリセルに電流を通す必要があり、この電流の伝導を実現するためには、それと対応付けられたダイオードがブレイクダウンでなければならない。理想的には、そのようなダイオードは、０．６ボルトのオーダーで低い閾値電圧（ダイオードの順方向）と、２．０ボルトのオーダーで低いブレイクダウン電圧（ダイオードの逆方向）とを有しており、これらの電圧によって、選択されたセルに比較的低い電位を印加して、選択されたセルのプログラミング、読出し、消去を、迅速かつ効果的に行うことができ、それによって、低い電位の電源を使用することが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、実際は、典型的なダイオードはそのとき０．６ボルトのオーダーで閾値電圧を有し得るが、ブレイクダウン電圧は、実質的には（図６の  で示すように）２．０ボルトを超えており、すなわち、たとえば４．５ボルトまたは実質的にはそれ以上となる。このことは、上述したように対応付けられたメモリセルを消去するのに不可欠である、ダイオードのブレイクダウンを実現する上で問題となる。
【００１２】
したがって、上述したような理想特性が得られる手法が求められている。
【課題を解決するための手段】
【００１３】
発明の開示
概して言うと、このメモリ構成は、第１の導体と、第２の導体と、第２の導体に接続された抵抗メモリセルと、抵抗メモリセルおよび第１の導体に接続され、かつ、抵抗メモリセルから第１の導体へ順方向に配向された第１のダイオードと、抵抗メモリセルおよび第１の導体に、第１のダイオードと並行して接続され、かつ、抵抗メモリセルから第１の導体へ逆方向に配向された第２のダイオードとを含む。
【００１４】
この発明は、添付の図面と関連して、以下の詳細な説明を考察することでよりよく理解されるであろう。当業者であれば以下の説明から容易に分かるように、この発明の実施例を、単にこの発明を実施するためのベストモードを例示することで、図示および説明している。認識されるように、この発明は、その他の実施例でも可能であり、かつ、そのいくつかの詳細は、変形例および種々の明白な局面が可能であり、この発明の範囲から一切逸脱することはない。したがって、図面および詳細な説明は、例示的な性質のものであり、限定的であるとはみなされない。
【００１５】
この発明の特性であると考えられる新規の特長を、前掲の特許請求の範囲に記載している。しかしながら、この発明自体、および上記の好ましい使用の形態、そのさらなる目的
および利点は、以下の例証的な実施例の詳細な説明を参照し、添付の図面と関連して読むことで、最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１６】
この発明を実施するためのベストモード
ここで、発明者が現時点で考えるこの発明を実施するためのベストモードを示す、この発明のある特定の実施例を詳細に参照する。
【００１７】
図７は、この発明のある実施例を示す。ここでは導体ＢＬを示し、導体ＷＬは、導体ＢＬの上に位置し、導体ＢＬと交差し、かつ導体ＢＬから間隔が空けられている。構成６０は、導体ＢＬと導体ＷＬとをそれらの交点で相互接続する。構成６０は、上述の抵抗メモリセル３０と同様に、導体ＷＬに接続された抵抗メモリセル１３０と、抵抗メモリセル１３０および導体ＢＬに接続された第１のダイオード１３２と、第１のダイオード１３２と並行に、同じく抵抗メモリセル１３０および導体ＢＬに接続された第２のダイオード１３４とを含む。第１のダイオード１３２は、抵抗メモリセル１３０から導体ＢＬへ順方向に配向され、第２のダイオード１３４は、抵抗メモリセル１３０から導体ＢＬの逆方向へ配向される。ダイオード１３２、１３４は、異なる（順方向）閾値電圧を有するように選択され、たとえば、ダイオード１３２は、閾値電圧Ｖｔ１＝０．６ボルトを有し、それに対してダイオード１３４は、閾値電圧Ｖｔ２＝２．０ボルトを有する。ダイオード１３２および１３４はいずれも、前述したように、Ｖｂ＝４．５ボルトの（逆方向）ブレイクダウン電圧を有する。抵抗メモリセル１３０と導体ＢＬとの間で接続された並行ダイオード構成６２を成す並行した２つのダイオードは、それらを単一のものとして考えたとき、図８に示す電流−電圧特性を有する。ダイオード１３２は、導体ＢＬから抵抗メモリセル１３０の方向に、ダイオード１３４のブレイクダウン電圧（４．５ボルト）をかなり下回る、０．６ボルトの閾値電圧で導電を開始する。ダイオード１３４は、メモリセル１３０から導体ＢＬの方向に、ダイオード１３２のブレイクダウン電圧（４．５ボルト）をかなり下回る、２．０ボルトの閾値電圧で導電を開始する。その最終結果は、並行したダイオード１３２、１３４を含む並行ダイオード構成６２は、上述した理想ダイオード（図６）に近い、図８に示す特性を有する単一のダイオードと実質的に等価である。
【００１８】
図９、図１０および図１１は、上述したタイプのメモリセル１３０を組み込んだメモリセルアレイ１４０を示す。図９に示すように、メモリセルアレイ１４０は、第１の複数の並行導体１４２（ビットライン）ＢＬ０、ＢＬ１、…ＢＬｎと、第１の複数の導体１４２の上に位置し、それらから間隔が空けられ、それらと直交し、かつそれらと交差する第２の複数の並行導体１４４（ワードライン）ＷＬ０、ＷＬ１、…ＷＬｎとを含む。上記の複数の構成６０は、各々が導体ＢＬと導体ＷＬとをそれらの交点で接続する。各々の構成は、上述のように接続および配置されている抵抗メモリセル１３０と並行ダイオード構成６２とを含む。たとえば、図９に示すように、メモリセル１３０００および並行ダイオード構成６２００は、第１の複数の導体１４２のうちの導体ＢＬ０と、第２の複数の導体１４４のうちの導体ＷＬ０とを、これらの導体ＢＬ０、ＷＬ０の交点で直列に接続し、メモリセル１３０１０およびダイオード６２１０は、第１の複数の導体１４２のうちの導体ＢＬ１と、第２の複数の導体１４４のうちの導体ＷＬ０とを、これらの導体ＢＬ１、ＷＬ０などの交点で直列に接続する。
【００１９】
選択されたメモリセル、たとえば選択されたメモリセル１３０００をプログラミングするために（図９）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きくなる（Ｖｐｇ＋Ｖｔ１）ように選択され、ここで、Ｖｐｇは上記で定義したとおり、この実施例では１．０ボルトであり、Ｖｔ１であるダイオードの（順方向）閾値電圧＝０．６ボルトであるので、Ｖｐｇ＋Ｖｔ１＝１．６ボルトとなる。さらに、この同じ１．６ボルトの電圧Ｖｐｇ＋Ｖｔ１が導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧
が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、導体ＢＬ０および導体ＷＬ０に接続された（構成６０００以外の）構成６０の各々に、ゼロ電位が印加される。アレイ１４０におけるその他の構成６０の各々には、Ｖｐｇ＋Ｖｔ１＝１．６ボルトと同等の電位が、導体ＷＬから導体ＢＬの方向に、より高い電位からより低い電位へ印加される。この電位は、ダイオード１３４の閾値電圧Ｖｔ２（２ボルト）より小さく（かつ、ダイオード１３２のブレイクダウン電圧Ｖｂ、４．５ボルトより小さく）、よって、対応付けられたメモリセル１３０に電流は流れない。したがって、ダイオード構成６０を組み込むことにより、あるメモリセルを適正に選択およびプログラミングすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはなく、または別様で影響を与えることはない。
【００２０】
選択されたメモリセル、たとえば選択されたメモリセル１３０００を消去するために（図１０）、導体ＷＬ０に印加される電圧は、導体ＢＬ０に印加される電圧（０）より大きく（Ｖｅｒ＋Ｖｔ２）、ここで、Ｖｅｒは、上記で定義したとおり、この実施例では１．０ボルトであり、かつ、ダイオードの閾値電圧Ｖｔ２は２．０ボルトであるので、Ｖｅｒ＋Ｖｔ２＝３．０ボルトとなる。さらに、たとえば０．５の電圧（Ｖｐｇ＋Ｖｔ２）が、導体ＷＬ１、…ＷＬｎの各々および導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、１．５ボルトの電位が、（構成６０００以外の）導体ＢＬ０および導体ＷＬ０に接続された構成６０の各々に、導体ＷＬから導体ＢＬの方向に、より高い電位からより低い電位へ印加される。この１．５ボルトの電位は、ダイオード１３４の閾値電圧Ｖｔ２（２．０ボルト）より小さく（かつ、ダイオード１３２のブレイクダウン電圧Ｖｂ、４．５ボルトより小さく）、よって、導体ＢＬ０および導体ＷＬ０に対応付けられたその他のメモリセル１３０に電流は流れない。アレイ１４０におけるその他の構成６０の各々には、ゼロの電位が印加される。上記と同様に、ダイオード構成６２を組み込むことにより、あるメモリセルを適正に選択および消去することができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
【００２１】
選択されたメモリセル、たとえば選択されたメモリセル１３０００を読み出すために（図１１）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きく（Ｖｒ＋Ｖｔ１）、ここで、Ｖｒは、上記で定義したとおり、この実施例では０．５ボルトと同等であり、かつ、Ｖｔ１＝ダイオード１３２００の閾値電圧、すなわち０．６ボルトであるので、Ｖｒ＋Ｖｔ１＝１．１ボルトとなる。さらに、Ｖｒ＋Ｖｔ１＝１．１ボルトの電圧が、導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、ゼロ電位が、（構成６０００以外の）導体ＢＬ１および導体ＷＬ０に接続された構成６０の各々に印加される。そのアレイの他の構成６０の各々には、Ｖｒ＋Ｖｔ１と同等の電位が、導体ＷＬから導体ＢＬの方向に、より高い電位からより低い電位へ印加される。このＶｒ＋Ｖｔ１＝１．１ボルトの電位は、ダイオード１３４の閾値電圧Ｖｔ２（２．０ボルト）より小さく（かつ、ダイオード１３２のブレイクダウン電圧、４．５ボルトより小さく）、よって、対応付けられたメモリセル１３０に電流は流れない。したがって、ダイオード構成６２を組み込むことにより、あるメモリセルを適正に選択および読出しすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
【００２２】
抵抗メモリセルのプログラミング、消去および読出しのための極めて効率的かつ効果的な手法が提供されていることがわかるであろう。特に重要なこととして、閾値電圧およびブレイクダウン電圧のための理想特性を組み込んだダイオード構成が実現する点がある。
【００２３】
この発明の実施例の上記の説明は、例証および説明の目的で提示されたものである。これは、この発明を網羅することを意図するものではなく、またはこの発明を開示された形態のみに限定することを意図するものではない。上記の教示に照らして、その他の変更ま
たは変形が可能である。
【００２４】
この実施例は、この発明の原則およびその実際の適用の最良な例示を提供するために、選択および記載したものであり、それによって、当業者は、この発明を、さまざまな実施例において、考えられる特定の使用に適したようにさまざまな変更でもって用いることができる。そのような変更および変形は、それらが公平に、法的に、かつ公正に権利が与えられる範囲に従って解釈されるとき、前掲の特許請求の範囲で定義されたこの発明の範囲内にある。
【図面の簡単な説明】
【００２５】
【図１】典型的な抵抗メモリセルの断面図である。
【図２】図１のメモリセルのプログラミング、読出しおよび消去における電流対電圧のグラフである。
【図３】図１に従うメモリセルを含むメモリアレイの概略図であり、選択されたメモリセルのプログラミングを示す図である。
【図４】図１に従うメモリセルを含むメモリアレイの概略図であり、選択されたメモリセルの消去を示す図である。
【図５】図１に従うメモリセルを含むメモリアレイの概略図であり、選択されたメモリセルの読出しを示す図である。
【図６】ダイオード特性を示す電流対電圧のグラフである。
【図７】この発明の第１の実施例の概略図である。
【図８】図７の発明および図１０の発明のための電流対電圧のグラフである。
【図９】図７の発明を組み込んだメモリアレイの概略図であり、選択されたメモリセルのプログラミングを示す図である。
【図１０】図７の発明を組み込んだメモリアレイの概略図であり、選択されたメモリセルの消去を示す図である。
【図１１】図７の発明を組み込んだメモリアレイの概略図であり、選択されたメモリセルの読出しを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008521253.tif 000009
【図８】
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【図９】
2008521253.tif 000011
【図１０】
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【図１１】
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【国際調査報告】
2008521253.tif 000014
2008521253.tif 000015