(57)【要約】  本発明は、位相ロックループ（ＰＬＬ）合成装置（１）に関する。ＰＬＬ合成装置（１）は、位相検出器（２）、少なくとも１つのスイッチ可能なフィルター（３）、制御電圧（ｕＰＬＬ）で制御可能な発振器（４）及びプログラム可能な分周器（５）を有する。ＶＣＯ（４）は２個の入力を有し、制御電圧（ｕＰＬＬ）及び選択電圧（ｕＳＥＴ）は、第１及び第２の入力へ、それぞれ周波数粗調整のために印加され、そしてＶＣＯ（４）周波数を決定する。
2008530871.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ合成装置であって、位相検出器、少なくとも１つのスイッチ可能なフィルター、制御電圧により制御される発振器、及び分周器を有し、
前記制御される発振器は２個の入力を有し、前記制御電圧は第１の入力と結合され、粗周波数調整のための選択電圧は第２の入力と結合され、及び前記両方の電圧は前記発振器の周波数を定める、ＰＬＬ合成装置。
【請求項２】
周波数選択のための前記選択電圧は、ＲＣ低域通過フィルターで平滑化される、請求項１記載のＰＬＬ合成装置。
【請求項３】
前記低域通過フィルターのキャパシターは調整可能であり、及び抵抗とスイッチング素子の連結部とをアースへ接続し、前記スイッチング素子は前記キャパシターを予め充電するために前記抵抗をブリッジする、請求項２記載のＰＬＬ合成装置。
【請求項４】
前記キャパシターは２個のコンデンサーを有する、請求項３記載のＰＬＬ合成装置。
【請求項５】
前記２個のコンデンサーの１つは、システム内にスイッチ可能であるよう設計される、請求項４記載のＰＬＬ合成装置。
【請求項６】
前記制御される発振器は、２個の電圧制御バラクタダイオード、１個のインダクタンス、及び２個の固定仕様キャパシターを設ける、請求項１記載のＰＬＬ合成装置。
【請求項７】
第１の抵抗は第２の連結部により第１のダイオードの第１の連結部と接続され、及び第２の抵抗は第２のダイオードの第１の連結部と接続され、及び前記インダクタンスは前記ダイオードと並列回路を形成する、請求項６記載のＰＬＬ合成装置。
【請求項８】
前記第２のダイオードのスループット方向は、前記第１の抵抗から前記第２の抵抗の第２の連結部へ延在し、及び前記第１のダイオードのスループット方向は、前記第１の抵抗の第２の連結部から前記インダクタンスの第２の連結部へ延在する、請求項７記載のＰＬＬ合成装置。
【請求項９】
前記インダクタンス及び前記第１のダイオードは、それぞれ固定仕様キャパシターを介し前記発振器の出力と接続される、請求項７又は８記載のＰＬＬ合成装置。
【請求項１０】
前記第２の抵抗は、固定仕様キャパシターを介しアースと接続される、請求項７乃至９の何れか１項記載のＰＬＬ合成装置。
【請求項１１】
前記インダクタンスの第１の連結部は、第２の抵抗の第２の連結部及び前記第２のダイオードの第１の連結部と接続され、アースとも直接接続される、請求項７乃至９の何れか１項記載のＰＬＬ合成装置。
【請求項１２】
前記バラクタダイオードの総キャパシタンス［Ｃｇｅｓ］は次式から得られ
【数１】
2008530871.tif 000012
Δｕ１＝ｕＰＬＬ−ｕＡ’は前記第１のバラクタダイオードにわたる電圧降下を示し、Δｕ２＝ｕＰＬＬ−ｕＳＥＴは前記第２のバラクタダイオードにわたる電圧降下を示し、Ｃｖ１（．）は第１のバラクタダイオードの特性を示し、Ｃｖ２（．）は第２のバラクタダイオードの特性を示し、ｕＳＥＴは前記選択電圧を示し、ｕＰＬＬは前記制御電圧を示し、ｕＡ’は前記発振器の点における電圧を示す、請求項６乃至１１の何れか１項記載のＰＬＬ合成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（位相ロックループ）合成装置に関連する。特に本発明は、改良ＶＣＯ（電圧制御発振器）事前チューニングを有するＰＬＬの改良に関する。
【背景技術】
【０００２】
ＰＬＬ合成装置は多くの状況で用いられる。例えば、ＰＬＬ合成装置は移動体電話技術、計測技術及び高周波数計測技術に用いられる。ＰＬＬ合成装置は、基準発振器又は特定出力信号の基礎を提供する周波数の水晶発振器に基づく。位相検出器は、発振器により特定された基準周波数を所望の信号周波数と比較し、そして対応する電圧パルスを与える。これらの電圧パルスは次に、積分器又はフィルター回路内で更に処理され、そして電圧制御発振器（ＶＣＯ）へ供給される。これは入力仕様に従い出力振幅の周波数を適応し、移相比較器又は検出器内で、次に帰還ループを介し再び位相検出器へ供給される。
【０００３】
高精度基準周波数に基づき、如何なる所要の周波数も適切な分割係数を用い生成され得る。
この状況では、位相及び／又は周波数制御へのアクセスが行われる。ここで係数ｎでスケールされた所要位相関数の変形は、発振器の振幅と比較される。制御ループ設計の目的は、急速な周波数変化レート、低い信号雑音、低価格の構成要素、及び短い遷移時間を提供することである。
【０００４】
急速な周波数選択を達成するために、特許文献１では、オフセット電圧は付加増幅回路を介し第一のフィルター段の後に結合される。しかしながら、この方法の不利点は、複数の選択可能なループの帯域幅では、回路技術のコストが極めて高いことである。
【特許文献１】独国特許第１０１６０６２７  Ａｌ号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って本発明の目的は、如何なる可能な追加雑音入力も阻止され、及び同時に回路のコストが最小化されるＰＬＬ合成装置を提供することである。
【課題を解決するための手段】
【０００６】
当該目的は、請求項１の特徴により達成される。更なる展開は、従属請求項に指定される。
【０００７】
本発明によると、更なるフィルターレベルは回避され、及び受動回路素子のみが用いられる。雑音抑制のための更なるフィルターレベルは、ループ動特性に直接の影響を与えるという更なる不利点を有する。及びＰＬＬ合成装置の設計では、これらの影響はまた、ループ動特性の最適化及び雑音抑制に反する。解決法の１つの目的は、周波数選択電圧を可能な限り受動的に、理想的にはＶＣＯに直接に導入することである。これは、上述のフィルターレベルを回避可能にし、及び主要雑音影響因子及び制御動特性をただ１つのフィルターで共通に取り扱うことを可能にする。
【０００８】
本発明は、ただ２個の入力を有するＶＣＯを用いる回路を実現する。ＶＣＯ内では、粗周波数選択に対する電圧ｕＳＥＴは、連結部と接続され得る。また制御電圧ｕＰＬＬは第２の入力と接続され得る。
粗周波数選択のための電圧ｕＳＥＴは、この状況では事前にフィルターされ得る。入力電圧と周波数分割出力電圧との比較により位相検出器により事前に生成された制御電圧ｕＰＬＬは、及びｕＰＬＬのスペクトル特性は、１つのフィルターを通じてのみ決定され、第２の入力へ供給され得る。関連するＶＣＯは従って２つの入力を有する。電圧ｕＳＥＴ及びｕＰＬＬを能動回路に追加し及び次にそれら電圧を再びフィルターする代わりに、粗周波数選択のための電圧は、ＶＣＯ内に直接にこのＶＣＯを実現すると共に受動的に指定される。
【０００９】
この方法では、ループ動特性及び雑音動作に関し簡略化された制御回路設計を得ることが可能である。先の制御回路構造では、フィルター設計は２個のフィルターを設ける必要があった。本発明によるＰＬＬ合成装置では、設計は１つのフィルターに限定される。従って、能動素子は全く存在しない。フィルター設計は、基準発振器及び位相検出器の雑音入力を低減するために、及び同時に適切な制御動特性を提供するために工夫される。
【００１０】
本発明の解決法では、雑音の乗った、粗周波数選択の電圧ｕＳＥＴは、結果としてループ動特性に影響を与えない思い切った手段でフィルターされ得る。所要の電圧ｕＳＥＴは、通常、周波数に依存する方法で、電子メモリーに格納され、及びデジタルアナログコンバーターによる利用を可能にされる。スイッチは、通常デジタル方法で制御される。ここでスイッチング回数は所望のループ帯域幅に適応される。この方法で指定された電圧ｕＳＥＴは雑音が乗り、及びフィルターされなければならない。スイッチを介し予め充電可能なＲＣ低域通過フィルター回路は、好適な回路として用いられる。低域通過フィルターのキャパシターを予め充電する結果として、時定数はブリッジされ、及びフィルターは電圧ｕＳＥＴのフィルタリングのために直ちに用いられ得る。一方で、電圧は従って完全な振幅で直ちに供給され、それにより最適なスイッチング電圧を提供する。
【００１１】
他方で、位相制御回路から抑制され得ない高周波数雑音成分は、狭帯域フィルターにより遮断される。この方法では、急速な周波数変化レートが達成される。ループ動特性の設計は、フィルタリングの設計と完全に独立にされ得る。また同時に電圧ｕＳＥＴの極めて狭帯域のフィルタリングが達成され得る。
【００１２】
更に、バイアス電圧を結合する他の方法が可能である。並列に切り替え可能な方法でＲＣ低域通過フィルターの、出力電圧を更に平滑化するキャパシターと接続された充電キャパシターもまた、用いられ得る。この場合も、他の実現が用いられ得る。例えば第２のキャパシターは、並列に、スイッチ可能な方法で、時間オフセットを有し設けられ、従って充電回路は最大振幅を超えない。
【００１３】
本発明の例である実施例は、以下の図を参照して説明される。
【発明を実施するための最良の形態】
【００１４】
本発明の問題の解決法及び結果として得る回路を詳細に記載する前に、ＰＬＬ合成装置のいくつかの基本原理、又は個々の制御回路が、本発明を理解するための基礎として図１及び図２を参照して以下に最初に説明される。本発明による回路の例である実施例は、次に図３、４及び５を参照して記載される。
【００１５】
位相ロックループ（ＰＬＬとして参照される）の原理は、基準信号と実際の信号又は出力信号との比較に基づく。この状況では、基準信号は、高精度水晶発振器で生成される。プログラム可能な分周器を用い、広い枠組みの中で指定され得る周波数を有する信号を生成することが可能である。所謂、位相検出器（以下でＰＤとして参照される）又は移相比較器は、当該信号の比較のために用いられる。ＰＤの動作方法は、先ず線形方法でモデル化される。この条件は、ループがロックされた時に正確に満たされる。更に、ＰＤの出力電圧が入力信号の位相差に比例すると仮定する。つまり、
【００１６】
【数２】
2008530871.tif 000003
ここでθｉ及びθｏは基準発振器の振幅又は出力信号を表す。この場合、Ｋθは、位相検出器の比例定数であり、電圧出力を有する位相検出器に対し単位［Ｖ／ｒａｄ］、又は電流出力を有する位相検出器に対し単位［Ａ／ｒａｄ］をそれぞれ有する。ＶＣＯもまた線形であるとする。ＶＣＯの出力における信号周波数は、フィルター出力における電圧ｕｅ［Ｖ］から、及びＶＣＯ特性の傾きＫｏ［Ｈｚ／Ｖ］から得られる。ＶＣＯの出力周波数Δω［ｒａｄ／ｓ］は次式で特定され得る。
【００１７】
【数３】
2008530871.tif 000004
ＶＣＯは従って、低域通過フィルター特性を有する。ラプラス対応は、「＜−＞」により示される。また時間又は対応する周波数ドメインの対応する値は、式中の対応する文字の小文字又は対応する大文字により示される。例えばｕｅ（ｔ）＜−＞Ｕｅ（ｓ）である。パラメータｓは、時間変数ｔ対応する周波数変数又はそれぞれ単位［ｓ−１］を有する相対周波数変数を表す。
【００１８】
従って、閉制御回路の透過関数Ｂ（ｓ）に対し次式が得られる。
【００１９】
【数４】
2008530871.tif 000005
ここでＦ（ｓ）は可能な低域通過フィルターの透過関数である。最も単純な構成では、如何なる低域通過フィルターも用いられず、Ｂ（ｓ）は次式のように簡単にされる。
【００２０】
【数５】
2008530871.tif 000006
上式は、増幅度１及び大域幅Ｗ＝Ｋθ・Ｋｏを有する低域通過フィルターの特性を表す。
【００２１】
上述のモデルと比べて、ＰＤは入力信号（一般的に正弦波振幅）を方形信号へ閾値比により変換する原理に基づく。位相遅延は、従って方形の端の時間遅延として表される。これら相互に移動された方形入力信号の間の差は、パルス形式の充電に変換された場合、制御電圧ｕＰＬＬを調整値として指定する方形差分信号を与える。式（２）で得られたＶＣＯの低域通過フィルターの動作は、電圧を積分するか、又はパルスを充電し、増幅係数Ｋｏを有する出力信号の制御された位相θｏを与える。ＶＣＯ内では、積分は電圧パルスからの階段状関数の導出として考えられ得る。図１は、ＰＤの入力信号の差分の形成を更に描く。
【００２２】
ＶＣＯはＬＣ発振回路を有する。ＬＣ発振回路内では、例えば本発明ではキャパシターは電圧に基づく調整可能な方法で制御される。これらの制御可能なキャパシターは、可変キャパシタンスダイオード又はバラクタダイオードを有し実現され得る。従って、次式は発振回路の共振周波数ｆＲの知られている式である。
【００２３】
【数６】
2008530871.tif 000007
ここでＣ（．）は電圧制御キャパシターの特性である。またｕｓは動作点を制御する電圧である。従って、次式はＶＣＯの出力周波数に対し最初に得られる。
【００２４】
【数７】
2008530871.tif 000008
動作点Ｃ（ｕｓ）に関する構成要素の特性Ｃ（．）に基づく（６）の適切な線形化では、ＶＣＯの動作は線形の方法でモデル化され得る。
【００２５】
本願明細書の次のセクションは、従来技術を記載する。図３に示されるように、ＰＬＬ合成装置ＡはＰＤ（位相検出器）Ｂを有する。ＰＤ（位相検出器）Ｂの入力へは、例えば示されない基準発振器の周波数である基準周波数
【００２６】
【数８】
2008530871.tif 000009
及びプログラム可能な分周器Ｇを介し帰還ループを介し帰還され及び係数ｎにより分周された周波数
【００２７】
【数９】
2008530871.tif 000010
が接続される。第１のスイッチ可能なフィルターＣは、位相検出器（ＰＤ）Ｂの出力に設けられる。図では、広帯域選択のフィルターの３個の可能性が示される。加算回路Ｄを介し、粗周波数選択の電圧ｕＳＥＴは、制御電圧ｕＰＬＬに加算される。総合の電圧は、次に第２のフィルターＥでフィルターされ、そして電圧制御発振器Ｆへ供給される。既に示されたように、出力振幅又は対応する出力信号は、次に分周器Ｇを介し位相検出器Ｂへ帰還される。出力信号は、出力Ｈにおいて取り出され得る。
【００２８】
制御電圧ｕＰＬＬは、第１のフィルターＣの出力において接続される。当該位置において、オフセット又はスイッチング電圧ＵＳＥＴは、制御電圧ＵＰＬＬへ加算され、従って電圧ｕＰＬＬ＋ｕＳＥＴが増幅器ＡＭＰにおいて得られる。この結果として生じる電圧は次に、電圧ｕＰＬＬ＋ｕＳＥＴに載る雑音を低減するため、増幅され及びスイッチ可能なフィルターＥを用いフィルターされる。雑音源は、電圧ｕＳＥＴから及びまた加算ユニットとして動作する増幅器ＡＭＰ内の両方である。
【００２９】
位相検出器ＰＤの透過関数は、２次元及びモデル内の時間変化であると見なされる。図２で分かるように、目的は最終的に適切な閾値比による２個の正弦波入力電圧の変形であるとして理解され得るので、ＰＤの透過動作は特定の点において及び特定の期間に対し線形としてモデル化され得る。閾値比は、減算により、電圧パルスを相互に移動されたジャンプ関数へ変換する積分回路Ｆ１（ｓ）へ適切なパルスを伝達する適切な出力電圧を得るための、適切な関数による乗算による線形動作として表され得る。
【００３０】
改良された電圧制御発振器（ＶＣＯ）を有する本発明による実現では、粗周波数選択のための電圧ｕＳＥＴ及び制御電圧ｕＰＬＬは、回路及び制御技術の利点のため、ＶＣＯへ直接供給される。この状況では、電圧ｕＳＥＴの目的は、粗周波数選択、つまり所要の目標周波数への粗事前チューニングである。また制御電圧ｕＰＬＬの目的は、残りの位相及び／又は周波数差を平衡することである。
【００３１】
本発明によるＰＬＬ合成装置は、例である実施例が図４に示され、従来技術の場合、位相検出器２、第１のフィルター３及び制御発振器（ＶＣＯ）４を有する。制御電圧ｕＰＬＬは第１の入力へ供給され、及び周波数選択のための第２の電圧ｕＳＥＴは発振器４の第２の入力へ供給される。粗周波数選択のための電圧ｕＳＥＴのフィルタリングは、ＲＣ低域通過フィルターにより実現され抵抗６１及びキャパシター６２を有するフィルター６を用い行われる。スイッチング素子６３は、抵抗６１をブリッジし、キャパシター６２の急速な事前充電を可能にする。キャパシター６２は、有利なことに調整可能であり得るか、又は２個の個別のキャパシターを有し得る。ここでこれら個別のキャパシターの１つは、スイッチングによりシステムへ追加され得る。
【００３２】
従来技術と比べることにより、粗周波数選択のための電圧ｕＳＥＴは、制御回路内で供給されないが、第２の入力において制御発振器（ＶＣＯ）４へ供給される。従って、デジタルアナログコンバーター（示されない）から生成されそして制御回路の外側で低域通過フィルター６でフィルターされる粗周波数選択のための電圧ｕＳＥＴが、発振器（ＶＣＯ）４の第２の入力において発振器（ＶＣＯ）４へ直接供給されるので、第２のフィルターは必要ない。フィルター６の固有時定数は、スイッチング素子６３を用いブリッジされ、及び従って従来技術と比較してより速い周波数変化レートを可能にする。
【００３３】
図５は、本発明の状況の中で用いられ得る電圧制御発振器の共振器の例である実施例を示す。図５は、ＶＣＯ、つまり共振器の一部のみを示す。完全なＶＣＯは能動素子（トランジスター）が追加される場合のみ提供される。発振器４は、望ましくはダイオード、特にバラクタ及び／又は可変キャパシタンスダイオードである、固定インダクタンス４６と共に発振器を形成する２個の調整可能なキャパシター４２及び４４；高周波数電圧及び電流に対し短絡回路を形成し及び如何なる一定の及び／又は低周波数電流及び／又は電圧成分を遮断する出力キャパシター４７；及び高周波数信号に対しアースへの短絡回路を形成するキャパシター４５、を有する。
【００３４】
特に、第１の抵抗４１は、第２の連結部により第１の調整可能なキャパシター、特に可変キャパシタンスダイオード及び／又はバラクタダイオード４２の第１の連結部と接続される。及び第２の抵抗４３は、第１の連結部により第２の調整可能なキャパシター、特に可変キャパシタンスダイオード及び／又はバラクタダイオード４４と接続される。この状況では第２のダイオード４４は、第２の連結部により抵抗４１の第２の連結部と、及び第１のダイオード４２の第１の連結部と接続される。第２の入力４３はまた、キャパシター４５を介しアースと接続される。インダクタンス４６の第１の連結部は、第２の抵抗４３の第２の連結部と、キャパシター４５の第１の連結部と、第２のダイオード４４の第１の連結部と、及び第１のダイオード４２の第２の連結部と接続される。
【００３５】
インダクタンスは、ダイオード４２及び４４と並列回路を形成する。第２のダイオード４４のスループット方向は、この状況では、第１の抵抗４１の第２の連結部から第２の抵抗４３の第２の連結部へ延在する。第１のダイオード４２のスループット方向は、抵抗４１の第２の連結部からインダクタンス４６の第２の連結部へ延在する。インダクタンス４６及び第１のダイオード４２は、何れの場合も点４８において第２の連結部とキャパシター４７を介し、共振器の出力４９と接続される。インダクタンス４６の第１の連結部は、第２の抵抗４３の第２の連結部及び第２のダイオード４４の第１の連結部と接続され、アースとも直接接続され得る。
【００３６】
発振回路の主要素子は、電圧制御ダイオード４２及び４４、並びにインダクタンス４６から形成される。ここで電圧ｕＰＬＬ及び対応するｕＳＥＴは、抵抗４１及び対応する４３の第１の第１の連結部を介し結合される。この状況におけるキャパシター４５は、アース及び高周波数振幅の連結部を通じ直接電圧分離を形成する。反対に、出力キャパシター４７は、直流電流及び出力４９へ向かう低周波数振幅又は信号成分を出力電圧ｕＡから更に分離する。
【００３７】
電圧ｕＰＬＬ及びｕＳＥＴは、可変キャパシタンスダイオード４２及び４４を、位相検出器からの仕様及び周波数選択に基づき動作点へ調整する。この状況では、電圧差Δｕ１＝ｕＰＬＬ−ｕＡ’は、第１のダイオード４２の特性Ｃｖ１（Δｕ１）の特性に基づき第１の特性を決定する。また電圧差Δｕ２＝ｕＰＬＬ−ｕＳＥＴは、第２のダイオード４４の特性Ｃｖ２（Δｕ２）の特性に基づき第２の特性を決定する。第１の電圧差は、この状況では、第２の電圧差と同一である。なぜなら一定電圧ｕＳＥＴのインダクタンス４６は、直通接続を表し、つまりｕＡ’＝ｕＳＥＴ、及び従ってΔｕ２＝Δｕ１である。このＶＣＯ回路内で、キャパシター４５の代わりに直流アースが提供され得る。
【００３８】
バラクタダイオード４２及び４４の総キャパシタンス［Ｃｇｅｓ］は、次式を用い電圧の事前調整の後、計算され得る。
【００３９】
【数１０】
2008530871.tif 000011
ここでΔｕ１＝ｕＰＬＬ−ｕＡ’は、第１のダイオード４２にわたる電圧降下を表す。またΔｕ２＝ｕＰＬＬ−ｕＳＥＴは、第２のダイオード４４にわたる電圧降下を表す。式（７）では、Ｃｖ１（Δｕ１）は、第１のダイオード４２の特性を表す。またＣｖ２（Δｕ２）は、第２のダイオード４４の特性を表す。電圧ｕＳＥＴ、ｕＰＬＬ及びｕＡ’は、この状況では、粗周波数選択のための電圧（ｕＳＥＴ）及び詳細なチューニングのための電圧（ｕＰＬＬ）及び／又はＶＣＯ回路の点４８における動作点及び電圧の平衡のための電圧（ｕＡ’）である。
【００４０】
本願明細書の以下のセクションは、図４に示された本発明による実施例の更なる利点を記載する。
チャージポンプ（示されない）の使用は、本発明に従う実施では、能動フィルターが完全に免除され得ることを意味する。雑音入力は従って、発振器基準信号及び受動素子内の雑音成分又は干渉周波数成分の結果としてのみ生じる。
【００４１】
フィルター３は、階段状低域通過フィルターとして設計される。低域通過フィルターの動作は、残りのループ素子の特性と連携して達成される。ＲＣ回路の適切な構成要素の値は、自動設計方法を用い決定され得る。
【００４２】
制御電圧ｕＰＬＬは、例えば±１．５１Ｖの変動範囲を有して良い。この結果として、出力振幅の形状は、構成要素の特性に従い最小範囲で変化する。
【００４３】
本発明の実現は、電圧制御発振器回路及びバラクタダイオードを用いる。しかしながら、他の知られている別の発振回路及び周波数決定素子も用いられ得る。
【図面の簡単な説明】
【００４４】
【図１】ＰＬＬ合成装置の概略ブロック回路図を示す。
【図２】位相検出器の概略動作を示す。
【図３】本発明による事前チューニング及び選択可能な帯域幅を有するＰＬＬ合成装置のブロック回路図を示す。
【図４】本発明による、ＰＬＬ合成装置の例である実施例を示す。
【図５】本発明の枠組みの中で用いられ得るＶＣＯ回路の例である実施例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2008530871.tif 000018
2008530871.tif 000019
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