(57)【要約】  非同期サンプリングレート変換のための方法及び装置、特に補間フィルタ、とりわけ多相補間フィルタ（ＦＢ４）を使用する方法及び装置が記載されている。入力信号及び出力信号はジッタを有しているが、多相ブランチ信号は、フェーズロックドループ等のジッタ除去手段の動作に起因してジッタを有しておらず又はジッタが少ない。ジッタは、多相ブランチ信号においてのみ減少される。ジッタを減少させるための様々な方法が記載されている。
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【特許請求の範囲】
【請求項１】
所定の入力サンプリングレートを有する入力時間離散信号を所定の出力サンプリングレートを有する出力信号へ変換するための装置であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率であり、ジッタのある入力タイミング信号を受け取る装置において、
入力信号を受け取るとともに出力信号のためのサンプルを出力するための多相フィルタ手段と、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取るとともに、前記フィルタ手段に対して多相ブランチセレクタデータを供給する制御手段と、
前記多相ブランチセレクタデータにおけるジッタのみを減少させるための手段と、
を備えることを特徴とする装置。
【請求項２】
前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、フェーズロックドループを含むことを特徴とする請求項１に記載の装置。
【請求項３】
前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、前記入力タイミング信号と前記出力タイミング信号との間の差分信号を平準化するための手段を含むことを特徴とする請求項１に記載の装置。
【請求項４】
前記多相ブランチデータから変換率を決定するための手段を有していることを特徴とする請求項１に記載の装置。
【請求項５】
ＣＢ［ｎ］<ＣＡ［ｍ］<ＣＢ［ｎ＋１］かつＴＡ>ＴＢであり、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期であるものとすると、変換率Ｎを決定するための前記手段は、
Ｎ＝Ｓ［ｎ］−Ｓ［ｎ−１］
及び
Ｓ［ｎ］＝（ＣＢ［ｎ］−ＣＡ［ｍ］）／（ＣＡ［ｍ＋１］−ＣＡ［ｍ］）
に従って決定することを特徴とする請求項１に記載の装置。
【請求項６】
処理エンジン上で実行するソフトウェアにおいて実施されることを特徴とする請求項１に記載の装置。
【請求項７】
Ｍ個のサンプリングクロックでサンプリングされた多数のＭ個の入力ストリームをＭ個の他のサンプリングクロックでサンプリングされたＭ個の出力ストリームにサンプリングレート変換するための装置であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率であり、少なくとも一つのジッタのある入力タイミング信号を受け取る装置において、
入力時間離散信号を受け取るとともに出力信号のためのサンプルを出力するための多相フィルタ手段と、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取るとともに、前記フィルタ手段に対して多相ブランチセレクタデータを供給する制御手段と、
前記多相ブランチセレクタデータにおけるジッタのみを減少させるための手段と、
を備えることを特徴とする装置。
【請求項８】
デジタル信号プロセッサ（ＤＳＰ）上で実行することを特徴とする請求項７に記載の装置。
【請求項９】
各入力ストリームのサンプリングレート変換は、総ての他の変換の変換から独立していることを特徴とする請求項７に記載の装置。
【請求項１０】
前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、フェーズロックドループを含むことを特徴とする請求項７に記載の装置。
【請求項１１】
前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、前記入力タイミング信号と前記出力タイミング信号との間の差分信号を平準化するための手段を含むことを特徴とする請求項７に記載の装置。
【請求項１２】
前記多相ブランチデータから変換率を決定するための手段を有していることを特徴とする請求項７に記載の装置。
【請求項１３】
ＣＢ［ｎ］<ＣＡ［ｍ］<ＣＢ［ｎ＋１］かつＴＡ>ＴＢであり、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期であるものとすると、変換率Ｎを決定するための前記手段は、
Ｎ＝Ｓ［ｎ］−Ｓ［ｎ−１］
及び
Ｓ［ｎ］＝（ＣＢ［ｎ］−ＣＡ［ｍ］）／（ＣＡ［ｍ＋１］−ＣＡ［ｍ］）
に従って決定することを特徴とする請求項７に記載の装置。
【請求項１４】
所定の入力サンプリングレートを有する入力時間離散信号を所定の出力サンプリングレートを有する出力信号へ変換する方法であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率である方法において、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取るステップと、
入力時間離散信号を受け取るステップと、
入力データ信号を多相フィルタリングして、出力信号のためのサンプルを出力するステップと、
前記多相フィルタリングステップのための多相ブランチセレクタデータを供給するステップと、
前記多相ブランチセレクタデータにおけるジッタのみを減少させるステップと、
を含むことを特徴とする方法。
【請求項１５】
前記多相ブランチセレクタデータにおけるジッタを減少させる前記ステップは、フェーズロックドループを使用して前記多相ブランチセレクタデータを規則化することを含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記多相ブランチセレクタデータにおけるジッタを減少させる前記ステップは、前記入力タイミング信号と前記出力タイミング信号との間の差分信号を平準化することを含むことを特徴とする請求項１４に記載の方法。
【請求項１７】
前記多相ブランチデータから変換率を決定するステップを更に含むことを特徴とする請求項１４に記載の方法。
【請求項１８】
ＣＢ［ｎ］<ＣＡ［ｍ］<ＣＢ［ｎ＋１］かつＴＡ>ＴＢであり、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期であるものとすると、
Ｎ＝Ｓ［ｎ］−Ｓ［ｎ−１］
及び
Ｓ［ｎ］＝（ＣＢ［ｎ］−ＣＡ［ｍ］）／（ＣＡ［ｍ＋１］−ＣＡ［ｍ］）
に従って変換率Ｎを決定するステップを更に含むことを特徴とする請求項１４に記載の方法。
【請求項１９】
Ｍ個のサンプリングクロックでサンプリングされた多数のＭ個の入力ストリームをＭ個の他のサンプリングクロックでサンプリングされたＭ個の出力ストリームにサンプリングレート変換する方法であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率である方法において、
少なくとも一つのジッタのある入力タイミング信号及び出力タイミング信号を受け取るステップと、
入力時間離散信号を受け取って、入力信号を多相フィルタリングするとともに、出力信号のためのサンプルを出力するステップと、
多相ブランチセレクタデータを用いて前記多相フィルタリングステップを行うステップと、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取って、前記多相ブランチセレクタデータにおけるジッタのみを減少させるステップと、
を含むことを特徴とする方法。
【請求項２０】
各入力ストリームのサンプリングレート変換は、総ての他の変換の変換から独立していることを特徴とする請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期サンプリングレート変換のためのデバイス及び方法に関し、具体的には、平準化（ｌｅｖｅｌｉｎｇ）デバイス、特に一つのフェーズロックドループ（ＰＬＬ）を使用するデバイス及び方法に関する。また、具体的には、本発明は、補間器、特に、多相補間器を使用する非同期サンプリングレート変換のためのデバイス及び方法に関する。
【背景技術】
【０００２】
デジタル用途においては、様々なサンプリングレートが使用される。これは特にオーディオにおいて当てはまる。コンパクトディスク、ＤＡＴテープ、ＮＩＣＡＭ，ＤＶＤ、ＤＡＢ、ＭＰ３の総ては異なるサンプリングレートを使用する。それぞれがそれら自体のマスタークロックを有する二つ以上のシステムが相互にリンクされる場合、一つのシステムのサンプリング周波数は、他のシステムのそれと一致するように変更されて同期されなければならない（非同期サンプリングレート変換）。これは、正に、同一のサンプリングレートであるが異なるマスタークロックから得られたサンプリングレートを使用する二つのシステムをリンクさせたいような場合である。
【０００３】
サンプリングレート変換器は、技術的に知られており、第１の（入力）サンプリングレート（サンプリング周波数）を有するデジタル信号を第２の（出力）サンプリングレート（サンプリング周波数）を有するデジタル信号へ変換するために使用される。サンプリングレートは、増加（アップコンバータ）又は減少（ダウンコンバータ）させることができる。そのようなサンプリングレート変換器は、第２のサンプリングレートを使用するシステムにおいて第１のサンプリングレートを使用してシステムの信号を処理するときに必要とされる。例えば、コンパクトディスクは４４．１ｋＨｚを使用し、デジタルオーディオテープは４８ｋＨｚを使用し、衛星放送は３２ｋＨｚを使用する。当初の周波数と目標周波数との間の比率が自然数でない場合には、非常に高い中間変換周波数を使用することが知られている。
【０００４】
従って、サンプリングレート変換器（ｓｒｃ）は、フォーマット変換と関連しており、しばしば、デジタルインタフェースに近いと考えられる。サンプリングレート変換器は、理想的にはジッタが無いものでなければならず、それらの出力は、ジッタにより形成される歪みが無いものでなければならない。サンプリングレート変換器の他の機能によれば、ジッタを除去し又はジッタを減少させることができる。入力が外部の供給源（ソース）からのものであってもよく、クロックの質が完全でなくてもよく、また、サンプルが見つからなくてもよい。サンプリングレート変換器は、これらの欠陥を処理することができるように十分に頑強でなければならない。
【０００５】
サンプリングレート変換器（ｓｒｃ）は、ハードウェア、処理エンジン上で実行するソフトウェア、又は、これらの二つの組み合わせにより実施されてもよい。
【０００６】
サンプリングレート変換器（ｓｒｃ）は、例えばオーディオ、ビデオ、無線電話等の多くのデジタル通信技術において、例えばソフトウェア無線（ＳＤＲ）において、用途を見出す。例えば、サンプリングレート変換器は、ミキシング、レコーディング、編集、放送のための専門のオーディオ機器、追記型ＣＤ（ＣＤ−Ｒ）や追記型ＤＶＤ（ＤＶＤ−Ｒ）等の追記型光ディスク、デジタルスピーカシステム（ＤＳＳ）、デジタルコンパクトカセットレコーダ（ＤＣＣ）、デジタルオーディオテープ（ＤＡＴ）、ＭＤレコーダ、デジタル増幅器、ジッタキラーにおいて使用され得る。
【０００７】
変換率（Ｎ）に応じて、ｓｒｃは、入力ビットストリームの補間値を生成する必要がある場合がある。サンプリングレート変換器の一つの形態は、補間値を生成するために多相フィルタを使用する米国特許第６，４１１，２２５号（特許文献１）から知られている。受信されたビットストリームの全伝達関数Ｈ（ｚ）は、Ｈ（ｚ）を以下の形式において記述することができるように、Ｎ個のサブフィルタＨｎ（ｚＮ）へ分解される。
【数１】
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ここで、Ｎはサンプリングレート変換率を示している。フィルタＨｎ（ｚＮ）は、ＦＩＲフィルタ又はＮ番目の帯域ＩＩＲフィルタの形態において実施されてもよい。
【０００８】
既知のサンプリングレート変換器（ｓｒｃ）が図１に示されている。図１は、デジタル信号プロセッサ（ＤＳＰ）で実行するＭ個の他のサンプリングクロックによりサンプリングされるＭ個の出力ストリームへと、Ｍ個のサプリングクロックでサンプリングされるＭ個の入力ストリームを変換することができるように、多数のｓｒｃを組み合わせる一つのシステム（ＳＲＣＳを構成する）における一つのｓｒｃの高レベルブロック図である。サンプルは、音声サンプルであってもよく、又は、任意の他の種類のサンプル、例えばビデオ、医療データ、制御システムであってもよい。サンプルは、サンプリングレート変換される必要があるストリームの一部である。特定の瞬間において、そのようなサンプルはＳＲＣシステム内に入る。サンプリングレート変換を行うために、このサンプルの到達時間が注目される。システムには、高速カウンタ又は他のタイプのクロックが存在する。サンプルがシステムに入るときにはいつでも、このクロックの値が注目され又はサンプリングされる。カウンタのこのサンプリングは、タイムスタンプと呼ばれる。そのため、各サンプルが「タイムスタンプ」において得られる。ジッタのあるタイムスタンプは、相互のクロック参照により得られる。外部から受け取られる任意のクロックパルスがジッタを有する理由は、多く存在する。カウンタはこの相互のクロックの速度でインクリメントし、また、サンプルの要求又は到達が起こる度に、このカウンタがサンプリングされる。入力クロックにおけるＰＬＬは、入力クロックにおけるタイムスタンプからジッタを除去する。ＰＬＬに役立つ参考文献は、Ｒ．Ｅ．Ｂｅｓｔによる著書「フェーズロックドループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐｓ）」（第５版、マグローヒル（ＭｃＧｒａｗ−Ｈｉｌｌ）、２００３年、特にソフトウェアＰＬＬに関する第８章）（非特許文献１）である。ソフトウェアＰＬＬにおいて、ＰＬＬ生成及びジッタ除去のこのプロセスは、ｓｒｃの入力スレッドにおいて実行される。出力クロックにおける第２のＰＬＬは、出力クロックにおけるタイムスタンプからジッタを除去する。この後者のプロセスは、ｓｒｃの出力スレッドにおいて実行される。同期化・制御ブロックは、このｓｒｃのための最も高いサンプリングレートでスレッドにおいて実行される。このブロックは、特に、フィルタブロックにおいてどの多相ブランチを計算しなければならないのかを決定するとともに、線形補間のためにどの係数を使用しなければならないのかを決定する。フィルタブロックは、一部がｓｒｃの入力スレッドにおいて実行され、一部がｓｒｃの出力スレッドにおいて実行される。フィルタブロックは、同期化・制御ブロックにより操作される。
【０００９】
図２は、図１のブロック図のいくつかの信号を時間に応じて示している。ＳＲＣＳプログラムが一つのスレッドより多くのスレッドにおいて定義（ｄｅｆｉｎｉｔｉｏｎ）ごとに実行するため、また、ＳＲＣＳプログラムがそのタスクを行うためにタイミング情報を必要とするため、物事がうまくいかない可能性が多く存在する。いくつかの例は、以下の通りである。
−  入力ストリームが短時間に亘って中断される可能性がある。
−  出力ストリームが短時間に亘って中断される可能性がある。
−  入力タイムスタンプと出力タイムスタンプとの間に関係を見出すことができない。
−  タイムスタンプにおけるジッタが非常に高い。
【００１０】
上記状況のうちの一つが起こる場合には、対策を講じることが非常に重要である。これらの状況が検出されない場合には、これにより出力信号が強く歪められる。幸いにも、これらの状況は簡単に検出することができる。いくつかのエラーはＰＬＬブロックにおいて検出することができ、他のエラーは同期化ブロックにおいて検出することができる。
【００１１】
ＳＲＣＳがｓｒｃを一つだけ含んでいる場合、システムは、エラーが検出されると常に再初期化される。しかしながら、ほとんどの場合、システムは、多くの入力ストリームが一つの出力サンプリングクロックにおける出力ストリームへ変換されるように実施される。ＳＲＳＣプログラムを実行するために必要とされるＭｉｐｓの量を低減するため、これらの場合には、ＳＲＳＣプログラムにおける総てのｓｒｃに関して一つだけ出力スレッドが存在する。このように、出力において必要なのは一つのＰＬＬだけである。この解決策の欠点は、エラーの場合にエラーが検出されるｓｒｃを容易に再初期化することができないという点である。これは出力ＰＬＬの再初期化を示唆しており、また、出力ＰＬＬの再初期化は、システム中の他の総てのｓｒｃの再初期化を示唆している。ｓｒｃの不必要な再初期化により、出力信号に歪みが生じる結果となり、例えば、オーディオシステムにおいて可聴クリックが生じる結果となり、それは許容することができないものである。そのため、システム全体の再初期化の代わりに、これらの場合には、広範囲に及ぶチェックを行って問題源を決定し、その後、本当に再初期化を必要とする部分のみを再初期化することが必要である。無論、これは、ある場合には、結局、ＳＲＳＣ全体の再初期化となり得る。これは、システム内のｓｒｃの数が増大すると、複雑度を増大させる複雑なジョブとなり得る。実際に、システム中の総てのｓｒｃは、システム中の他のｓｒｃの全体に亘って知識を有していなければならない。その結果、ｓｒｃソフトウェアは、それが使用されるＳＲＣＳに適合させられなければならず、ソフトウェアが簡単ではないため、もはや再使用して維持することができない。
【特許文献１】米国特許第６，４１１，２２５号公報
【特許文献２】国際公開公報第ＷＯ００／３３５２１号
【非特許文献１】Ｒ．Ｅ．Ｂｅｓｔによる著書「フェーズロックドループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐｓ）」（第５版、マグローヒル（ＭｃＧｒａｗ−Ｈｉｌｌ）、２００３年、特にソフトウェアＰＬＬに関する第８章）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、非同期サンプリングレート変換のための改良されたデバイス及び方法、特に、単一のフェーズロックドループ（ＰＬＬ）を使用する改良されたデバイス及び方法を提供することにある。特に、本発明の目的は、補間器、とりわけ多相補間器を使用する非同期サンプリングレート変換のためのデバイス及び方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的は、本発明に係る方法及びデバイスによって達成される。
【００１４】
本発明は、所定の入力サンプリングレートを有するデジタル信号等の入力時間離散信号を所定の出力サンプリングレートを有する出力信号へ変換するための装置であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率であり、ジッタのある入力タイミング信号を受け取る装置において、
入力信号を受け取るとともに出力信号のためのサンプルを出力するための多相フィルタ手段と、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取るとともに、前記フィルタ手段に対して多相ブランチセレクタデータを供給する制御手段と、
前記多相ブランチセレクタデータにおけるジッタのみを減少させるための手段と、
を備える装置を提供する。
【００１５】
前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、フェーズロックドループ又はローパスフィルタを含む。前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、前記入力タイミング信号と前記出力タイミング信号との間の差分信号を平準化するための手段を含むものとしてもよい。
【００１６】
上記装置は、前記多相ブランチデータから変換率を決定する、例えば計算するための手段を有しているものとするとよい。ＣＢ［ｎ］<ＣＡ［ｍ］<ＣＢ［ｎ＋１］かつＴＡ>ＴＢであり、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期であるものとすると、変換率Ｎを決定する、例えば計算するための前記手段は、
Ｎ＝Ｓ［ｎ］−Ｓ［ｎ−１］
及び
Ｓ［ｎ］＝（ＣＢ［ｎ］−ＣＡ［ｍ］）／（ＣＡ［ｍ＋１］−ＣＡ［ｍ］）
に従って決定する、例えば計算するものとするとよい。上記装置は、処理エンジン上で実行するソフトウェアにおいて実施されるものとするとよい。
【００１７】
本発明は、Ｍ個のサンプリングクロックでサンプリングされた多数のＭ個の入力ストリームをＭ個の他のサンプリングクロックでサンプリングされたＭ個の出力ストリームにサンプリングレート変換するための装置であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率であり、少なくとも一つのジッタのある入力タイミング信号を受け取る装置において、
入力時間離散信号を受け取るとともに出力信号のためのサンプルを出力するための多相フィルタ手段と、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取るとともに、前記フィルタ手段に対して多相ブランチセレクタデータを供給する制御手段と、
前記多相ブランチセレクタデータにおけるジッタのみを減少させるための手段と、
を備える装置を提供する。
【００１８】
上記装置は、デジタル信号プロセッサ（ＤＳＰ）上で実行するソフトウェアによって提供されるものとするとよい。各入力ストリームのサンプリングレート変換は、総ての他の変換の変換から独立しているものとするとよい。前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、フェーズロックドループ又はローパスフィルタを含むものとするとよい。前記多相ブランチセレクタデータにおけるジッタを減少させるための前記手段は、前記入力タイミング信号と前記出力タイミング信号との間の差分信号を平準化するための手段を含むものとするとよい。上記装置は、前記多相ブランチデータから変換率を決定する、例えば計算するための手段を有しているものとするとよい。ＣＢ［ｎ］<ＣＡ［ｍ］<ＣＢ［ｎ＋１］かつＴＡ>ＴＢであり、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期であるものとすると、変換率Ｎを決定する、例えば計算するための前記手段は、
Ｎ＝Ｓ［ｎ］−Ｓ［ｎ−１］
及び
Ｓ［ｎ］＝（ＣＢ［ｎ］−ＣＡ［ｍ］）／（ＣＡ［ｍ＋１］−ＣＡ［ｍ］）
に従って決定する、例えば計算するものとするとよい。
【００１９】
本発明は、所定の入力サンプリングレートを有する入力時間離散信号を所定の出力サンプリングレートを有する出力信号へ変換する方法であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率である方法において、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取るステップと、
入力時間離散信号を受け取るステップと、
入力データ信号を多相フィルタリングして、出力信号のためのサンプルを出力するステップと、
前記多相フィルタリングステップのための多相ブランチセレクタデータを供給するステップと、
前記多相ブランチセレクタデータにおけるジッタのみを減少させるステップと、
を含む方法を提供する。
【００２０】
本発明は、Ｍ個のサンプリングクロックでサンプリングされた多数のＭ個の入力ストリームをＭ個の他のサンプリングクロックでサンプリングされたＭ個の出力ストリームにサンプリングレート変換する方法であって、変換率がＮであり、変換率が入力サンプリングレートに対する出力サンプリングレートの比率である方法において、
少なくとも一つのジッタのある入力タイミング信号及び出力タイミング信号を受け取るステップと、
入力時間離散信号を受け取って、入力信号を多相フィルタリングするとともに、出力信号のためのサンプルを出力するステップと、
多相ブランチセレクタデータを用いて前記多相フィルタリングステップを行うステップと、
ジッタのある入力タイミング信号及び出力タイミング信号を受け取って、前記多相ブランチセレクタデータにおけるジッタのみを減少させるステップと、
を含む方法を提供する。各入力ストリームのサンプリングレート変換は、好適には、総ての他の変換の変換から独立しているものとするとよい。
【００２１】
本発明の利点は、ＳＲＣを処理するためのＭｉｐｓ総数が著しく増大されないという点である。更なる利点は、以下の通りである。
【００２２】
ＳＲＣシステムにおける異なるｓｒｃがもはや関連付けられないため、ＳＷシステムの複雑度が減少する。
【００２３】
ｓｒｃを一つだけ有するＳＲＣＳの場合、一つのＰＬＬだけが必要とされるため、Ｍｉｐｓ総数が減少する。
【００２４】
複数の出力クロックを有するＳＲＣＳの場合、ＰＬＬがほとんど必要とされないため、Ｍｉｐｓ総数が減少する。
【００２５】
同期化ブロックのＭｉｐｓ総数が減少する。これは、それがジッタのあるデータで動作すると、もはや完全な精度で総てを計算する必要がないからである。例えば、７ビット又は８ビット精度分割に置き換えることができるコードのこの部分には、全２４ビット分割が存在する。
【００２６】
本発明のこれら及び他の特性、特徴、利点は、単なる一例として本発明の原理を示し且つ添付図面と併せて解釈される以下の詳細の説明から明らかとなる。この説明は、単なる一例として与えられており、本発明の範囲を限定するものではない。以下で引用される参照符号は、添付図面を参照する。
【発明を実施するための最良の形態】
【００２７】
用語解説
チャンネル    任意の種類の通信チャンネル。例えば、左音声チャンネル、ビデオチャンネル、無線通信チャンネル。
ストリーム    １クロックでクロックされるチャンネルの組み合わせ。例えば、マルチチャンネル音声ストリーム。
ｓｒｃ        一つ以上のチャンネルを含み且つ特定のクロックでサンプリングされる入力ストリームを、同じ量のチャンネルを有するが異なるサンプリングクロックでクロックされる出力ストリームへ変換するシステム。
ＳＲＣＳ      Ｎ個のサンプリングクロックでサンプリングされるＮ個の入力ストリームをＮ個の他のサンプリングクロックでサンプリングされるＮ個の出力ストリームへ変換することができるように多数のｓｒｃを組み合わせるシステム。
スレッド      特定の速度で呼び出される一片のプログラム。ほとんどの場合、一つのスレッドが一つの特定のストリームに関連付けられる。
【００２８】
特定の実施の形態に関して特定の図面を参照しながら本発明を説明するが、本発明は、これらに限定されず、請求項のみによって限定される。描かれている図面は、単なる概略であり、限定的なものではない。図面中、いくつかの要素のサイズは、説明のため、誇張され且つ一定の倍率で描かれていない場合がある。単数名詞を参照する際に不定冠詞又は定冠詞、例えば「ａ」又は「ａｎ」、「ｔｈｅ」が使用される場合、これは、何か他のことが具体的に述べられていない限り、複数のそのような名詞を含むものとする。
【００２９】
また、明細書本文中及び請求項中の第１、第２、第３等の用語は、同様の要素同士を区別するために使用されるが、必ずしも順番又は時間的順序を表すものではない。そのように使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された順序以外の順序で動作可能であることは理解されるべきである。
【００３０】
また、明細書本文中及び請求項中の上端、下端、上側、下側等の用語は、記述的な目的で使用されるが、必ずしも相対的な位置を表そうとするものではない。そのように使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された方向以外の方向で動作可能であることは理解されるべきである。
【００３１】
尚、請求項中で使用される用語「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」は、その後に記載される手段に限定されるものと解釈されるべきではなく、他の要素又はステップを排除するものではない。従って、「手段Ａ及びＢを備えるデバイス」という表現の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきではない。即ち、本発明に関しては、デバイスの単なる関連する構成要素がＡ及びＢであるということである。
【００３２】
図３ａは、入力Ｉ１及び出力Ｏ１を有する本発明と共に使用することができるアップコンバータとして具現化された非同期サンプリングレート変換器ＦＳＲＣ１の第１の実施の形態を示している。本発明は、定義に従い、例えばシステムクロックのドリフト、ジッタ、公称差異に起因するフレキシブルな比率を有する非同期サンプリングレート変換器に関する。本発明は、多相分解の原理を使用する。例えば、最初の二つの段階では、Ａ及びＢのそれぞれのオーバーサンプリングが行われる。この場合、例えば、Ａは２であってもよく、Ｂは７７であってもよい。オーバーサンプリングレートは、２Ｆｓ及び７７Ｆｓのクロックの内部信号である。多相分解を適用することにより、これらの計算を低いサンプリング周波数即ち入力サンプリング周波数で行うことで、計算数が２及び７７だけ減少される。
【００３３】
サンプリングレート変換器は、ソフトウェア、ハードウェア又はこれらの二つの組み合わせにより具現化することができる。サンプリングレート変換器は、時間離散信号、例えばデジタル信号のストリームを入力として受け取る。サンプリングレート変換器は、論理的に、多相分解フィルタ手段ＰＤＦＭ１と補間手段ＩＭ１との直列構成を備えている。用語「論理的」とは、例えば変換器がソフトウェアで実施される場合等、物理的な構成が空間内で連続している必要がないことを意味している。また、サンプリングレート変換器は、多相分解フィルタ手段ＰＤＦＭ１及び補間手段ＩＭ１の動作を制御する制御手段ＣＭ１を備えている。サンプリングレート変換器ＦＳＲＣ１は、フレキシブルなサンプリングレート変換器であってもよい。これに関連して、用語「フレキシブル」とは、入力サンプリング周波数と出力サンプリング周波数との間の実際の比率（変換率Ｎと称される）が予め知られている必要がないことを意味している。その代わり、変換プロセスで形成される画像の必要な抑制量が分かっていなければならない。これらの画像は、不必要なエイリアシングをもたらす場合がある。この情報及び相対帯域幅は、補間フィルタを設計するために必要とされる。
【００３４】
多相分解フィルタ手段ＦＤＦＭ１は、この実施の形態では、１２８個の多相ブランチ（Ｇ１２８，０（ｚ）−Ｇ２１８，１２７（ｚ））を備えている。この実施の形態において、多相ブランチの出力は、補間手段ＩＭ１のスイッチＳＷ１１及びＳＷ１２に対して結合されている。また、補間手段は第１及び第２の増幅器ＡＭＰ１１，ＡＭＰ１２を備えており、これにより、増幅器ＡＭＰ１１が係数δを用いて受信信号を増幅し、増幅器ＡＭＰ１２が係数（１−δ）を用いて受信信号を増幅する。
【００３５】
増幅器の出力は、サンプリングレート変換器ＦＳＲＣ１の出力Ｏ１に対して加算信号を供給する加算器ＡＤ１に対して結合されている。制御手段ＣＭ１は、δの値を決定する。また、制御手段は、線形補間の場合には、どのサンプル対を計算しなければならないのかを決定する。回路素子、例えばスイッチ、制御手段、補間器、増幅器等は、ソフトウェア、ハードウェア又はこれらの二つの組み合わせにおいて実施することができる。
【００３６】
図３ｂは、アップコンバータとして本発明とともに使用することができる非同期サンプリングレート変換器ＦＳＲＣ２の機能的な実施の形態を示している。サンプリングレート変換器は、この実施の形態では、論理的に、第１のアップコンバージョン手段ＵＣＭ２１と、第１のフィルタ手段ＦＭ２１と、第２のアップコンバージョン手段ＵＣＭ２２と、第２のフィルタ手段ＦＭ２２と、ダウンコンバージョン手段ＤＣＭ２との直列構成を備えている。サンプリングレート変換器は、ソフトウェア、ハードウェア又はこれらの二つの組み合わせにおいて具現化することができる。用語「論理的」とは、例えば変換器がソフトウェアで実施される場合等、物理的な構成が空間内で連続している必要がないことを意味している。フィルタ手段を中間に挟んでアップコンバージョンを二つの段階に分けることにより、サンプリングレート変換器の効率が改善される。第１のフィルタ手段の遷移帯域を非常に狭く選択することができ、また、第２のフィルタ手段の遷移帯域を非常に幅広く選択することができる。
【００３７】
図４ａは、本発明と共に使用することができる入力Ｉ３及び出力Ｏ３を有するダウンコンバータＦＳＲＣ３としての非同期サンプリングレート変換器の実用的な実施の形態を示している。このサンプリングレート変換器は、論理的に、補間手段ＩＭ３と、Ｋ０個のブランチ（Ｇｋ０，０（ｚ）−Ｇｋ０，Ｋ０−１（ｚ））を有する多相分解フィルタ手段ＰＤＦＭ３との直列構成を備えている。また、サンプリングレート変換器は、補間手段及び多相分解フィルタ手段の動作を制御するための制御手段ＣＭ３を備えている。用語「論理的」とは、例えば変換器がソフトウェアで実施される場合等、物理的な構成が空間内で連続している必要がないことを意味している。回路素子、例えばスイッチ、制御手段、補間器、増幅器等は、ソフトウェア、ハードウェア又はこれらの二つの組み合わせにおいて実施することができる。
【００３８】
ダウンコンバータとしてのこの実施の形態に係るサンプリングレート変換器は、図３ａのサンプリングレートコンバータ即ちアップコンバータの転置バージョンである。このようにすると、入力Ｉ３と出力Ｏ３とを置き換えることにより、アップコンバージョン及びダウンコンバージョンの両方に関して同じサンプリングレート変換器を使用することができる。当業者は、転置回路を得るために行われるべき変更について十分に認識している。
【００３９】
図４ｂは、本発明と共に使用することができるダウンコンバータＦＳＲＣ４としての非同期サンプリングレート変換器の機能的な実施の形態を示している。変換器は入力Ｉ４及び出力Ｏ４を備えており、また、アップコンバージョン手段ＵＣＭ４と、第１のフィルタ手段ＦＭ４１と、第１のダウンコンバージョン手段ＤＣＭ４１と、第２のフィルタ手段ＦＭ４２と、第２のダウンコンバージョン手段ＤＣＭ４２との論理的な直列構成を備えている。係数は必要に応じて選択することができ、これにより、Ｋ０及びＫ１は一定の整数であり、Ｌ＜＝Ｋ０＊Ｋ１である。第１のフィルタ手段ＦＭ４１は、線形補間器として実施することができる。サンプリングレート変換器は、ソフトウェア、ハードウェア又はこれらの二つの組み合わせにおいて具現化することができる。用語「論理的」とは、例えば変換器がソフトウェアで実施される場合等、物理的な構成が空間内で連続している必要がないことを意味している。回路素子、例えばスイッチ、制御手段、補間器、増幅器等は、ソフトウェア、ハードウェア又はこれらの二つの組み合わせにおいて実施することができる。
【００４０】
本発明の一つの態様は、システム中の総てのｓｒｃが互いに独立して形成されるべくデジタル信号プロセッサ（ＤＳＰ）上で実行しているＭ個の他のサンプリングクロック（ＳＲＣＳ）でサンプリングされるＭ個の出力ストリームへと、Ｍ個のサンプリングクロックでサンプリングされるＭ個の入力ストリームを変換することができるように多数のｓｒｃを組み合わせる方法及びデバイスの提供である。入力のサンプリングクロックは、出力クロックとは異なる周波数又は比率を有している。変換率Ｎに関しては特定の限界がある。例えば、その限界は、１未満であることもあり、１よりも大きいこともあり、整数であることもあり、有理数等であることもある。
【００４１】
図５は、本発明の実施の一形態のブロック図を示している。図５は、デジタル信号プロセッサ（ｄｓｐ）上で実行しているＭ個の他のサンプリングクロックでサンプリングされるＭ個の出力ストリームへと、Ｍ個のサンプリングクロックでサンプリングされるＭ個の入力ストリームを変換することができるように一つ以上の非同期ｓｒｃを組み合わせることができるシステム（ｓｒｃｓを構成する）における非同期ｓｒｃを示している。入力ストリームは、時間離散入力ストリームであってもよい。図５は、その範囲内に総ての適したｓｒｃ構造、例えば図３，図４に描かれたｓｒｃの構造を含む高レベルブロック図であり、好ましくはｓｒｃが互いに独立に実行されることは理解されるべきである。
【００４２】
データ入力Ｉ１は、多相フィルタ手段ＦＢ４に対して供給される。多相フィルタ手段は、ＦＩＲフィルタ又はＮ番目の帯域ＩＩＲフィルタの形態において実施されるものとするとよい。同期入力又はタイミング入力Ｉ２が同期・制御手段ＳＣ３に対して供給される。タイミング入力Ｉ２は、データ信号と並行して送信される別個のタイミング信号であってもよく、又は、データ信号から得られてもよい。いずれにしても、タイミング信号は「ネイティブ信号」即ちジッタ信号である。出力側では、フィルタブロックから出力クロック速度でデータ信号Ｏ１が出力され、また、このデータ信号から出力タイミング信号Ｏ２を得ることができる。また、タイミング信号Ｏ２は「ネイティブ信号」即ちジッタ信号でもある。入力ジッタタイムスタンプ及び出力ジッタタイムスタンプにおける二つのＰＬＬはこの実施の形態においては除去されており、その代わりに、ブランチセレクタデータのためにジッタ除去手段が設けられ、例えばブランチセレクタデータに関してＰＬＬ（ＰＬＬ６）が設けられている。クロックの速度でカウンタがインクリメントし、到達又はサンプルの要求が起こる度に、このカウンタがサンプリングされる。ＰＬＬ６は、ソフトウェアＰＬＬとして実施されてもよい。同期化・制御手段ＳＣ３は、このｓｒｃにおける最も高いサンプリングレートでスレッドにより実行される。このブロックは、特に、フィルタブロックＦＢ４においてどの多相ブランチを計算しなければならないのかを決定するとともに、線形補間のためにどの係数を使用しなければならないのかを決定する。
【００４３】
図５の信号は、図６における時間の関数により示されている。この図は、システムがどのように機能するのかを明らかにしている  −  入力信号及び出力信号はジッタを有しているが、多相ブランチ信号は、ジッタ除去手段、例えばＰＬＬ６の動作に起因してジッタを有しておらず又はジッタが減少している。
【００４４】
多相フィルタ手段ＦＢ４の正確な動作のため、正確な数のサンプリングレート変換係数Ｎが必要とされる  −  式１参照。この変換係数は、従来から以下のように計算される。
【数２】
2008505515.tif 000004
【００４５】
また、ここで、Ｔｈｉｇｈ＝高い方のレートのサンプリングクロックの周期であり、Ｔｌｏｗ＝低い方のレートのサンプリングクロックの周期であり、また、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期である。しかし、本発明のこの実施の形態では、入力又は出力から利用できるジッタが無いタイムスタンプデータが存在しないため、変換係数Ｎを正確に計算することができない。
【００４６】
二つのクロックを互いに同期させなければならない場合、使用することができる信号（Ｓ）は、以下の通りである。
【数３】
2008505515.tif 000005
【００４７】
また、ここで、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期である。クロックＣＸは、例えばブランチデータであってもよい。信号Ｓは、クロックＡの周期に対する、クロックＢの発生時間とクロックＡの前の発生時間との間の差である。Ｓは、クロックＡの周期の倍数若しくは分数に対して計算することもでき、又は、用途に応じてＣ値を加える若しくは無視することにより計算することもできる。
【００４８】
Ｎに関する上記方程式は、以下のように書き換えることができる。
【数４】
2008505515.tif 000006
【００４９】
項Ｓ［ｎ］−Ｓ［ｎ−１］は、ブランチデータのためのＰＬＬのレジスタにおいて利用することができるとともに、複雑な計算を必要としない。本発明のこの態様において、変換係数Ｎは、ジッタが無いブランチセレクタタイミングを使用して計算することができる。Ｓ［ｎ］−Ｓ［ｎ−１］は、ＰＬＬレジスタＰＬＬＲ７においては正確な数として利用することができる。
【００５０】
本発明のこの実施の形態は、以下の利点を有している。
【００５１】
ＳＲＣを処理するためのＭｉｐｓ総数は著しく増大されない。
【００５２】
ＳＲＣシステムにおける異なるｓｒｃがもはや関連付けられないため、ソフトウェア（ＳＷ）システムの複雑度が減少する。
【００５３】
ｓｒｃを一つだけ有するＳＲＣＳの場合、一つのＰＬＬだけが必要とされるため、Ｍｉｐｓ総数が減少する。
【００５４】
複数の出力クロックを有するＳＲＣＳの場合、ＰＬＬがほとんど必要とされないため、Ｍｉｐｓ総数が減少する。
【００５５】
制御・同期化ブロックのＭｉｐｓ総数が減少する。これは、それがジッタのあるデータで動作すると、もはや完全な精度で総てを計算する必要がないからである。例えば、７ビット又は８ビット精度分割に置き換えることができるコードのこの部分には、全２４ビット分割が存在する。
【００５６】
上記において、ジッタ除去手段は、ＰＬＬを使用して同期化・制御ブロックからの信号におけるジッタを減少させた。上記したものは、後述するように、より一般的な技術の実施の一形態である。
【００５７】
概して、課題は、平準化デバイス及び方法、即ち、入力におけるジッタデータを取得して、ジッタが減少された又はジッタが無いデータを出力において生成するシステムを提供することである。概して、システムは、入力信号から高周波ノイズを除去する。このためにＰＬＬを使用することができるが、例えばローパスフィルタ等の他のデバイスを使用することができる。ＰＬＬは「平準化デバイス」の単なる一例である。
【００５８】
二つのクロックを相互に同期させなければならない場合、使用することができる信号（Ｓ）は以下の通りである。
【数５】
2008505515.tif 000007
【００５９】
また、ここで、ＣＸ［ｎ］はクロックＣＸにおけるｎ番目のクロックパルスの時間であり、ＴＸはクロックＣＸの周期である。クロックＣＸは、例えば前述した実施の形態のブランチデータであってもよく、又は、任意の他のクロック、例えば音声リンクのワードクロックであってもよい。信号Ｓは、クロックＡの周期に対する、クロックＢの発生時間とクロックＡの前の発生時間との間の差である。また、Ｓは、クロックＡの周期の倍数若しくは分数に対して計算することもでき、又は、用途に応じてＣ値を加える若しくは無視することにより計算することもできる。
【００６０】
信号Ｓが図７に表されている。この図の下側には、時間に応じたクロックＣＡ，ＣＢのティックが示されている。上側には、Ｓの値が表されている。図７から分かるように、二つの連続するＳの値同士の間の間隔は、常に同じステップである（０と１との間の計算されたモジュロ）。Ｓの値は非常に高い精度で知られる必要があるが、時間インスタンスＣＡ［Ｘ］，ＣＢ［Ｘ］だけがジッタ及びドリフトに起因して限られた精度を有している。本発明の更なる独立した態様において、これは、Ｓの値に関して平準化アルゴリズムを適用することにより解決される。この平準化の結果は、信号Ｓの明白で等距離な値である。国際特許出願の国際公開公報第ＷＯ００／３３５２１号（特許文献２）は、値を取得して平準化する方法について説明しているが、信号に対して平準化を適用するという新規な本発明の特徴については言及していない。二つの、即ち、両方のクロックのＣ値に関してではなく、即ち、Ｓ値に関して、一つの平準化だけが適用されなければならない。本発明の総ての実施の形態の利点は、以下の通りである。
必要とされるＭｉｐｓが少ない。
消費電力が少ない。
必要なメモリが少ない。
平準化アルゴリズムは、特定のクロックに対してロックされる必要があるため、多数の状態を有しており、また、これが特定の時間を要する。平準化がＣ値に関して行われる場合、これらの状態は入力クロックの特性である。これにより、二つより多いクロックを有するシステムの複雑度が低減される。
【００６１】
また、本発明は、適切な処理エンジン、例えばマイクロプロセッサ又はＦＰＧＡ等のプログラマブルゲートアレイにより実行するためのソフトウェアを含んでいる。処理エンジンが組み込まれてもよい。ソフトウェアは、処理エンジン上で実行される際に本発明の任意の方法を実施するコードセグメントを含んでいる。ソフトウェアは、実行される際に所定の入力サンプリングレートを有するデジタル信号等の入力時間離散を所定の出力サンプリングレートを有する出力信号へ変換するコードセグメントを含んでいる。ソフトウェアは、実行される際に受信したジッタのある入力タイミング信号及び出力タイミング信号を処理するコードセグメントを含んでいる。ソフトウェアは、処理エンジン上で実行される際に入力データ信号の多相フィルタリングを行って出力信号のための出力サンプルを生成するコードセグメントを含んでいる。ソフトウェアは、処理エンジン上で実行される際に多相フィルタリングステップのための多相ブランチセレクタデータを与えるとともに多相ブランチセレクタデータ中のジッタだけを減少させるコードセグメントを含んでいる。多相ブランチセレクタデータにおけるデータ減少ステップは、ソフトウェアでも実施されるフェーズロックドループを使用して多相ブランチセレクタデータを規則化することを含んでいる。あるいは、ソフトウェアは、実行される際に入力タイミング信号と出力タイミング信号との間の差分信号を平準化することにより多相ブランチセレクタデータ中のジッタを減少させるコードセグメントを含んでいてもよい。ソフトウェアのコードセグメントは、実行される際に、入力サンプリングレートに対する出力サンプリングレートの比率である変換率を多相ブランチデータから計算する。変換率Ｎの計算は、以下に従って行われ得る。
Ｎ＝Ｓ［ｎ］−Ｓ［ｎ−１］
【００６２】
また、ソフトウェアは、処理エンジン上で実行される際にＭ個のサンプリングクロックでサンプリングされた多数のＭ個の入力ストリームをＭ個の他のサンプリングクロックでサンプリングされたＭ個の出力ストリームにサンプリングレート変換する方法であって、
−  少なくとも一つのジッタ入力タイミング信号及び少なくとも一つの出力タイミング信号を受け取り、
−  入力時間離散、例えばデジタル信号を受け取って、入力信号を多相フィルタリングし、出力信号のためのサンプルを出力するとともに、多相ブランチセレクタデータを用いて多相フィルタリングステップを行って、ジッタのある入力タイミング信号及び出力タイミング信号を受け取り、多相ブランチセレクタデータにおけるジッタのみを減少させる、
ことを含む方法を実行するコードを含んでいるものとするとよい。各入力ストリームのサンプリングレート変換は、総ての他の変換の変換から独立していることが好ましい。
【００６３】
好ましい実施の形態、特定の構成及び形態並びに材料を本発明に係るデバイスに関して説明してきたが、この発明の範囲及び思想から逸脱することなく形態及び内容における様々な変更又は修正が行われ得ることは理解されるべきである。
【図面の簡単な説明】
【００６４】
【図１】既知のサンプリングレート変換システム（ＳＲＣＳ）の概略ブロック図である。
【図２】図１のシステムにおける時間に応じた信号を示している。
【図３ａ】本発明と共に使用するための一つのタイプのサンプリングレート変換器を示している。
【図３ｂ】本発明と共に使用するための一つのタイプのサンプリングレート変換器を示している。
【図４ａ】本発明と共に使用するための他の一つのタイプのサンプリングレート変換器を示している。
【図４ｂ】本発明と共に使用するための他の一つのタイプのサンプリングレート変換器を示している。
【図５】本発明の実施の一形態に係るサンプリングレート変換システム（ＳＲＣＳ）の概略ブロック図である。
【図６】図５のシステムにおける時間に応じた信号を示している。
【図７】時間に応じたクロック信号の差から形成された信号Ｓを示している。
【図１】
2008505515.tif 000008
【図２】
2008505515.tif 000009
【図３ａ】
2008505515.tif 000010
【図３ｂ】
2008505515.tif 000011
【図４ａ】
2008505515.tif 000012
【図４ｂ】
2008505515.tif 000013
【図５】
2008505515.tif 000014
【図６】
2008505515.tif 000015
【図７】
2008505515.tif 000016
【国際調査報告】
2008505515.tif 000017
2008505515.tif 000018