(57)【要約】  本発明は、スマートパワー技術における集積回路に関し、殊に自動車応用分野で使用される。この集積回路は少なくとも、高ボルト電圧（ＵH）に接続するための高ボルト端子（ａ１，ａ２）と、低ボルト電圧素子を有するスマート回路装置（３）と、上記の高ボルト端子（ａ１，ａ２）間に接続されたＥＳＤ保護回路（４）とを有しており、このＥＳＤ保護回路は、ソース（Ｓ）およびドレイン（Ｄ）が上記の高ボルト端子（ａ１，ａ２）に接続されているMOSFET（Ｔ１）を有しており、このMOSFETのゲート（Ｇ）は、抵抗（Ｒｇ）を介してそのソース（Ｓ）に接続されており、このゲート抵抗（Ｒｇ）は、多結晶シリコンから構成されている。本発明では、ポリ抵抗をゲート抵抗（Ｒｇ）として使用することにより、比較的小さな使用面積ないしは比較的少ないコストで高いＥＳＤ耐性を達成することができる。有利には上記のMOSFET（Ｔ１）のソース（Ｓ）とゲート（Ｇ）との間ならびにゲート（Ｇ）とドレイン（Ｄ）との間に遮断方向にそれぞれ、給電電圧（ＵH）以上で遮断する１つずつの保護ダイオード（Ｄ１，Ｄ２）を接続することができる。
2008517452.tif 000002
【特許請求の範囲】
【請求項１】
スマートパワー技術における集積回路において、
該集積回路は、少なくとも、
高ボルト電圧（ＵH）に接続するための高ボルト端子（ａ１，ａ２）と、
低ボルト電圧素子を有するスマート回路装置（３）と、
前記の高ボルト端子（ａ１，ａ２）の間に接続されたＥＳＤ保護回路（４）とを有しており、
該ＥＳＤ保護回路は、ソース（Ｓ）およびドレイン（Ｄ）が前記高ボルト端子に接続されているMOSFET（Ｔ１）を有しており、
該MOSFETのゲート（Ｇ）は、抵抗（Ｒｇ）を介してそのソース（Ｓ）に接続されており、
該ゲート抵抗（Ｒｇ）は、多結晶シリコンから構成されていることを特徴とする
集積回路。
【請求項２】
前記MOSFET（１）は、高ボルト応用のためのＮチャネルMOSFETである、
請求項１に記載の集積回路。
【請求項３】
前記MOSFETは、HYPMOSトランジスタまたはＤＭＯＳトランジスタである、
請求項１または２に記載の集積回路。
【請求項４】
前記のソース（Ｓ）とゲート（Ｇ）との間に遮断方向に保護ダイオード（Ｄ１）が接続されている、
請求項１から３までのいずれか１項に記載の集積回路。
【請求項５】
給電電圧（ＵH）以上で遮断する別の保護ダイオード（Ｄ２）が、前記のゲート（Ｇ）とドレイン（Ｄ）との間に遮断方向に接続されている、
請求項１から４までのいずれか１項に記載の集積回路。
【請求項６】
前記のMOSFETのゲート（Ｇ）とドレイン（Ｄ）との間に、第２MOSFET（Ｔ２）と、多結晶シリコンからなる抵抗（Ｒ２）とを有する前段（５）が接続されており、
前記の抵抗（Ｒ２）は、第２MOSFET（Ｔ２）のゲート（Ｇ２）とソース（Ｓ２）との間に接続されている、
請求項１から５までのいずれか１項に記載の集積回路。
【請求項７】
前記の高ボルト端子（ａ１，ａ２）とMOSFET（Ｔ１）との間の極性接続誤り保護ダイオード（Ｄ５）が接続されている、
請求項１から６までのいずれか１項に記載の集積回路。
【請求項８】
当該集積回路は、前記の高ボルト端子（ａ１，ａ２）間に接続された、出力電流に対する最終段（２）を有する、
請求項１から７までのいずれか１項に記載の集積回路。
【請求項９】
前記のスマート回路装置（３）の低ボルト素子は基板に対して１５Ｖ以上、例えば４０〜８０Ｖの範囲の降伏電圧を有する半導体接合部によって絶縁されている、
請求項１から８までのいずれか１項に記載の集積回路。
【請求項１０】
前記のスマート回路装置（３）は、Ｐ基板上の深いＮウェル上にボディ端子として使用されるＰウェルを有する低ボルトＮチャネルMOSFETを有しており、
深いＮチャネルの降伏電圧は、Ｐ基板に対して１５Ｖ以上大きく、例えば４０〜８０Ｖの範囲である、
請求項９に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スマートパワー技術における集積回路に関する。
【０００２】
このようなスマートパワー回路には、数アンペアの電流がスイッチングされるドライバまたは最終段と、数マイクロアンペアからミリアンペアの電流に対して設計されているいわゆるスマート回路部分とが含まれている。これらのスマートパワー回路は殊に４０〜６０Ｖの電圧範囲で自動車応用分野に使用される。
【０００３】
スマートパワー技術において、上記のスマート回路部分の素子は、高い降伏電圧を有するＰＮまたはＮＰ接合を介して基板に対して絶縁される。ここでは、例えばNチャネルMOSFETの場合、ボディ端子として使用されるｐウェルの下に深いＮウェル、例えばディープＮウェルまたはN-Epiが、Ｐ基板上に実現され、このＮウェルによって、低ボルトのＮチャネルトランジスタの端子が基板に対して絶縁される。ここでこの深いＮウェルの降伏電圧は、基板に対して１５Ｖ以上高く、例えば４０〜８０Ｖの範囲である。
【０００４】
静電放電（ＥＳＤ  elektrostatische Entladung）から保護するため、専用の保護構造ないしはＥＳＤ保護回路装置が設けられる。これらの構造ないしは装置は、HVMOSトランジスタ、例えばＤＭＯＳを有しており、これは例えば２０〜８０Ｖの耐圧を有する。ドレインおよびソースは端子パッドの間にあり、これらの間にＥＳＤ電流が流れる。ここでゲートは、ゲート抵抗を介してソースに接続される。ＥＳＤ負荷状態の元でゲートは、MOSFETの寄生ドレイン−ゲートキャパシタンスを介して制御されるため、このMOSFETにより、ＥＳＤ電流は、開いたMOSFETチャネルを介して流れる。上記のトランジスタを十分に大きく設計することにより、発生するＥＳＤ電圧が制限されるため、ドライバないしは最終段またはスマートパワー回路部分ないしは低ボルト回路部分に損傷が生じることがない。上記のゲート抵抗により、通常動作時にゲートはアース電位に引っ張られるため、このトランジスタは遮断される。このゲート抵抗を十分に大きく設計することによって、寄生ドレイン−ゲートキャパシタンスを介して入力結合されるゲート電圧を十分長く維持することができる。このゲート抵抗はこれに相応してふつう５ｋオーム〜１０ｋオームの値をとる。
【０００５】
スマートパワー技術では、ゲート抵抗に対して、拡散領域、例えばｐウェル、pボディ、pフィールド抵抗が形成される。こられの抵抗は、上に示した設計において拡散により、比較的少ない表面コーティングによって形成することができ、ひいてはわずかなコストで形成することができる。
【０００６】
しかしながらこのようなトランジスタ保護回路において不利であるのは、ゲート制御が難しいことである。拡散ゲート抵抗は、ｐ基板と共に寄生トランジスタを形成する。第１の寄生基板トランジスタは、垂直方向の寄生ＰＮＰトランジスタであり、これはエミッタであるｐ拡散、例えばｐボディ、Ｎウェル、例えばN-Epiおよびｐ基板によって形成される。第２の寄生トランジスタはＮＰＮトランジスタであり、これは別の素子または素子ブロック、例えばデジタルウェルの、エミッタであるNウェルと、ベースであるp基板と、コレクタである拡散抵抗のNウェルとの間で作用を及ぼすことがある。
【０００７】
これに対して本発明の集積回路は、いくつかの利点を有する。本発明では、ゲート抵抗は、ポリ抵抗として構成される。すなわち、多結晶シリコンから作製されるのである。これによって、まず基本的に従来の拡散形抵抗の場合よりも大きな必要になることを受け入れなければならないが、ポリ抵抗を使用することによって、拡散抵抗の寄生トランジスタの欠点が発生しないことが判明した。したがって同程度に面積を使用する場合ないしはコストが同じ場合にＥＳＤ耐性を２倍にまで高めることができる。これとは択一的にＥＳＤ耐性を設定した場合にチップ面積ないしはコストを低減することができる。
【０００８】
したがって本発明により、驚異的にも従来のシステムに対して回路特性を格段に改善することができる。有利にはゲートとソースとの間に制御電圧ＵGSを制限するダイオード、例えばツェナーダイオードを遮断方向に接続することができる。さらにゲートとドレインの間に動作電圧以上で遮断するダイオード、例えばツェナーダイオード、またはダイオードのチェーンを相応に接続して、ゲートをこのパスを介して付加的に制御することができる。
【０００９】
以下ではいくつかの実施形態について、添付の図面に基づいて本発明を説明する。
【００１０】
ここで、
図１は、第１実施形態によるＥＳＤ保護トランジスタ回路を有する本発明の集積回路の回路図を示しており、
図２は、別の実施形態によるＥＳＤ保護トランジスタ回路を示しており、
図３は、さらに別の実施形態によるＥＳＤ保護トランジスタ回路を示している。
【００１１】
図１に示した実施形態によれば、集積回路１は、最終段２ないしはドライバ装置と、スマート回路素子を有するスマート回路装置３とを有しており、ここで上記の最終段ないしはドライバ装置において数アンペアの電流がスイッチングされ、上記のスマート回路素子は数マイクロ〜数ミリアンペアの電流に対して設計されている。最終段２およびスマート回路素子３は、高ボルト電圧ＵH＞１５Ｖに対する高ボルト端子パッドａ１と、アース端子パッドａ２と、場合によっては別の端子パッドとの間に接続されている。ここではすべての実施形態において、例えば図１のように低ボルト電圧ＵL，例えば５Ｖ以下に対する別の端子パッドａ３を設けることができる。しかしながら基本的には相応の前置抵抗を介してスマート回路装置３の低ボルト素子を高ボルト電圧ＵHに接続することもできる。本発明では最終段２を集積回路１の外部に配置することもできるため、図１では破線で示しており、また別の図では例示的に書きこんでいない。
【００１２】
スマート回路装置３の素子は、降伏電圧の高いＰＮまたはＮＰ接合部を介してチップの基板に対して絶縁されている。この際に例えば低ボルトＮチャネルMOSFETでは、ボディ端子として使用されるＰウェルの下に深いＮウェル、例えばディープＮウェルまたはN-EpiがＰ基板上に実現され、このＮウェルにより、低ポルトＮチャネルトランジスタの端子が基板に対して絶縁される。ここでこの深いＮウェルの降伏電圧は、基板に対して１５Ｖ以上大きく、例えば４０〜８０Ｖの範囲である。
【００１３】
ここにはさらにＥＳＤ保護トランジスタ回路装置４が設けられており、この回路装置は、図１の実施形態ではHVMOSトランジスタＴ１，例えば、ＤＭＯＳトランジスタＴ１を有する。このＤＭＯＳトランジスタの耐電圧は、例えば２０〜８０Ｖである。図１ではドレインＤは高ボルト端子パッドａ１に、またソースＳは、アース端子パッドに接続されている。これとは択一的に、相応に集積された回路では、耐圧電圧１５V以上の入力パッドまたは出力パッドにドレインＤを直接に接続することも可能である。ゲートＧは、抵抗Ｒｇを介してソースＳに接続されている。ＥＳＤ負荷状態においてゲートＧは、Ｔ１の寄生ドレイン−ゲートキャパシタンスを介して制御される。この場合、Ｔ１により、ＥＳＤ電流が、ドレインＤとソースＳとの間で、開いたＭＯＳチャネルを介して伝わる。Ｔ１を十分に大きく設計することによって電圧が制限され、損傷が生じない。抵抗ＲｇによってＴ１のゲートＧは、通常動作時にアース電位ＧＮＤないしは０Ｖに引っ張られるため、トランジスタＴ１は、ゲート−ソース電圧ＵGS＝０によって遮断される。ここではＲｇを十分に高抵抗に設計して、ＥＳＤ負荷状態において上述したＴ１による容量式の制御が行われるようにする。このためＲｇは、ふつう５ｋオーム〜１００ｋオームの値をとる。
【００１４】
高ボルト電圧ＵHは第一には、例えば、破線で示した最終段２がパッドａ１およびａ２に接続される場合、高ボルト給電電圧とすることが可能である。しかしながらパッドａ１は、高ボルト入力／出力パッドとして使用することも可能である。
【００１５】
本発明においてＲｇはポリ抵抗として、すなわち多結晶から作製される。これにより、寄生トランジスタが生じるという従来の拡散形Ｐ抵抗における上述の作用は発生しないのである。したがって同じ面積を使用した場合またこれに相応してコストが同じ場合にＥＳＤ耐性を高めることができる。
【００１６】
図２の実施形態では、ダイオードＤ１，例えばツェナーダイオードが、ゲートＧとソースＳとの間に接続されている。ここではＤ１により、ゲート−ソース電圧ＵGSを制限する。さらに、有利には動作電圧ＵH以上で遮断するＤ２，ツェナーダイオードまたはダイオードのチェーンをドレインＤとゲートＧとの間に使用して、ゲートＧが、このパスをも介して付加的に制御されるようにすることができる。すなわち、遮断方向に接続されているダイオードを介してＥＳＤパルスにおいて、このダイオードの境界電圧を上回った場合にゲート電圧が上方に引っ張られるようにすることができる。
【００１７】
図３には別の実施形態が示されており、ここではトランジスタＴ１のゲート制御は、相応に接続されかつ図２のスイッチング装置４に相応して構成されている前段５を介して、増幅して行われる。このため、前段５は第２MOSET  Ｔ２と、第２MOSFET  Ｔ２のゲートＧ２とソースＳ２との間に接続される抵抗Ｒ２と、ダイオードＤ３およびＤ４を有する。ここでもＲ２はポリ抵抗として構成されている。
【００１８】
図１〜３のすべての実施形態において、極性接続誤り防止ダイオードＤ５を端子パッドａ１とドレインＤとの間に接続することができる。このダイオードは図３に例示的に示されている。
【００１９】
図示の実施形態とは択一的に、トランジスタＴ２およびＴ１を例えばHVPMOSトランジスタとすることも可能である。この場合、高ボルト電圧は、ソースと、ドレインにおけるアースとの間に加わる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態によるＥＳＤ保護トランジスタ回路を有する本発明の集積回路の回路図である。
【図２】別の実施形態によるＥＳＤ保護トランジスタ回路を示す図である。
【図３】さらに別の実施形態によるＥＳＤ保護トランジスタ回路を示す図である。
【図１】
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【図２】
2008517452.tif 000004
【図３】
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【国際調査報告】
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