(57)【要約】２以上のアイドル回路状態、全列更新回路状態及び列選択的更新状態の間の、回路状態遷移を用いる書込み処理を規定するために用いられる、メモリマトリックス用の制御回路（１、１１）。また、アクセス中に、制御回路は、列選択的更新指令の実行中には、第一アイドル状態（Ｉ１）から列選択的更新状態（Ｗ）に交互に切り替わり、全列更新指令の実行中には、第二アイドル状態（Ｉ２）から全列更新状態（Ｅ）に交互に切り替わる。制御回路（１、１１）は、連続する列選択的更新指令及び全列更新指令の実行の間には、第二及び第一アイドル状態（Ｉ２、Ｉ１）に切り替わることなく、それぞれ第一及び第二状態（Ｉ１、Ｉ２）にとどまる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリマトリックス（１０）と、
行導体（１８）と、
列導体（１７）と、
駆動回路（１２、１４）と、
制御回路（１、１１）とを備える回路であって、
前記メモリマトリックスはセル（２０）の行及び列を備え、
前記各セル（２０）は前記セル（２０）の行端子と列端子との間とつながれた、抵抗ヒステリシス素子（２４）と閾値素子（２２）との直列配列を有し、
前記各行導体（１８）は各行の前記セル（２０）の前記行端子とつながり、
前記各列導体（１７）は各列の前記セル（２０）の前記列端子とつながり、
前記駆動回路（１２、１４）は前記行導体（１８）と前記列導体（１７）とつながり、
前記制御回路（１、１１）は前記駆動回路とつながる制御出力部を有し、
前記制御回路（１、１１）は、指令に応じて、それぞれ別々の回路状態間を切り替えるように構成されており、
前記回路状態は、
第一アイドル状態（Ｉ１）と、
全列更新状態（Ｅ）と、
列選択的更新状態（Ｗ）と、
第二アイドル状態（Ｉ２）とを含み、
前記第一アイドル状態（Ｉ１）では、前記制御回路が前記駆動回路（１２、１４）を制御して、全ての行及び列導体（１７、１８）を１以上のアイドル電圧にし、
前記全列更新状態（Ｅ）では、前記制御回路（１、１１）が前記駆動回路（１２、１４）制御して、選択された行導体（１７）及び全ての列導体（１８）の電圧を、それぞれ、前記１以上のアイドル電圧と相互に反対側の、第一及び第二電圧にし、残りの行導体の電圧を、前記１以上のアイドル電圧にし、
前記列選択的更新状態（Ｗ）では、前記制御回路が前記駆動回路（１２、１４）制御して、選択された行及び列導体（１７、１８）の電圧を、前記１以上のアイドル電圧と相互に反対方向にして、残りの列及び行導体（１７、１８）の電圧を、前記１以上のアイドル電圧にし、
前記第二アイドル状態（Ｉ２）では、前記制御回路（１、１１）が前記駆動回路（１２、１４）制御して、前記列導体（１７）を前記第二電圧にし、前記行導体（１８）の電圧を前記１以上のアイドル状態にし、
前記制御回路（１、１１）は、列選択的更新指令の実行中には、第一アイドル状態（Ｉ１）から列選択的更新状態（Ｗ）に交互に切り替わり、全列更新指令の実行中には、第二アイドル状態（Ｉ２）から全列更新状態（Ｅ）に交互に切り替わり、連続する列選択的更新指令及び全列更新指令の実行の間には、それぞれ第一及び第二状態（Ｉ１、Ｉ２）にとどまるように構成された、ことを特徴とする回路。
【請求項２】
前記回路状態は読出し状態（Ｒ）を含み、
前記制御回路（１、１１）は、前記第一アイドル状態及び前記第二アイドル状態から前記読出し状態（Ｒ）に切り替える、それぞれ第一及び第二回路状態シーケンスを規定し、
前記第一及び第二回路状態シーケンスのどちらも他方を完全に含まず、
前記制御回路（１、１１）は、読出し指令に応じ、読出し指令前に前記制御回路がとどまる１以上のアイドル状態に応じた、前記第一又は第二それぞれの回路状態シーケンスを経由して、前記第一又は第二アイドル状態（Ｉ１、Ｉ２）から前記読出し状態（Ｒ）に切り替わるように構成される、請求項１記載の回路。
【請求項３】
前記第一回路状態シーケンスは、前記第一アイドル状態（Ｉ１）及び前記読出し状態（Ｒ）を含み、
前記第二回路状態シーケンスは、前記第二アイドル状態（Ｉ２）、中間状態（１１０）及び前記読出し状態（Ｒ）を含み、
前記制御回路は、前記読出し状態（Ｒ）の前記駆動回路（１２、１４）を制御して、前記列導体（１７）を１以上のアイドル電圧の１つにし、選択された前記行導体（１８）を第一電圧にし、及び残りの前記行導体（１８）を、前記１以上のアイドル電圧に対して、第一電圧の反対方向にある、他の電圧にするように構成されており、
前記制御回路（１、１１）は、前記中間状態の前記駆動回路（１２、１４）を制御して、前記列導体（１７）を前記１以上のアイドル電圧の１つにし、前記行導体（１８）を他の電圧にするように構成される、請求項２記載の回路。
【請求項４】
前記第一回路状態シーケンスは、前記第一アイドル状態（Ｉ１）、中間状態（１１０）及び前記読出し状態（Ｒ）を含み、
前記第二回路状態シーケンスは、前記第二アイドル状態（Ｉ２）及び前記読出し状態（Ｒ）を含み、
前記制御回路（１、１１）は、前記読出し状態の前記駆動回路（１２、１４）を制御して、選択された前記行導体（１８）を１以上のアイドル電圧の１つにし、残りの前記行導体（１８）及び前記列導体（１７）を、前記１以上のアイドル電圧から前記第一電圧の方向にするように構成されており、
前記制御回路（１、１１）は、前記中間状態の前記駆動回路（１２、１４）を制御し、前記行導体（１８）を前記読出し状態と同様にし、前記列導体（１７）を前記１以上のアイドル状態にするように構成された、請求項２記載の回路。
【請求項５】
前記制御回路（１、１１）は、前記列選択的更新状態（Ｗ）の前記駆動回路（１２、１４）を制御し、選択された前記行及び列導体（１７、１８）を、それぞれ前記第二及び第一電圧にするように構成された、請求項１記載の回路。
【請求項６】
前記セル（２０）は、それぞれ、前記第二端子上の電圧より上及び下の、前記行端子上の電圧により更新するため、第一及び第二更新閾値電位差の間に相互に差があるように構成されており、
前記１以上のアイドル電圧に対する前記第一及び第二電圧の方向は、前記全列更新状態で加えられる前記電位差が、前記第一及び第二更新閾値の差の最大に従うように選択される、請求項５記載の回路。
【請求項７】
セル（２０）の行及び列を備え、
前記各セル（２０）は前記セル（２０）の行端子と列端子との間とつながれた、抵抗ヒステリシス素子（２４）と閾値素子（２２）との直列配列を有するメモリマトリックス（１０）を更新する方法であって、
更新指令を受信し、
少なくとも以下の回路状態、すなわち
全ての行及び列における前記セル（２０）の前記行及び列端子が１以上のアイドル電圧になる第一アイドル状態（Ｉ１）と、
選択された行における前記セル（２０）の前記行端子及び全列における前記セル（２０）の前記列端子が、それぞれ、前記１以上のアイドル電圧と相互に反対側の、第一及び第二電圧になり、残りの行における前記セル（２０）の行端子電圧が、前記１以上のアイドル電圧になる全列更新状態（Ｅ）と、
選択された行及び列における前記セルの行及び列端子の電圧が、前記１以上のアイドル電圧と相互に反対方向になり、残りの行及び列における前記セルの行及び列端子の電圧が、前記１以上のアイドル電圧になる列選択的更新状態（Ｗ）と、
全てのセルの列端子は前記第二電圧になり、前記セルの行端子は前記１以上のアイドル状態になる第二アイドル状態（Ｉ２）とを規定する制御回路（１、１１）を準備し、
列選択的更新指令の実行中には、前記第一アイドル状態（Ｉ１）から前記列選択的更新状態（Ｗ）へと交互に切り替え、
全列更新指令の実行中には、前記第二アイドル状態（Ｉ２）から前記全列更新状態（Ｅ）へと交互に切り替え、
連続する列選択的更新指令及び全列更新指令を実行する間には、前記制御回路（１、１１）を、前記第二及び第一アイドル状態（Ｉ２、Ｉ１）切り替えることなく、それぞれ前記第一及び第二状態（Ｉ１、Ｉ２）にとどめることを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗ヒステリシス素子を有するメモリセルのマトリックスを備える回路に関する。抵抗ヒステリシス素子は、装置の端子に加えられた電圧又は電流の履歴の影響下で、２以上の値のうちの１つとみなすことのできる抵抗を備えた、電気回路素子である。
【背景技術】
【０００２】
特許文献１では、それぞれが薄膜相変化材料とダイオードの直列配置を備える複数のセルを収容するメモリマトリックスを有する不揮発性メモリが開示されている。この薄膜相変化材料はヒステリシス効果を示す。すなわち、この材料は、材料に対し以前に加えられた電圧値に応じて、２つの状態のうち１つの状態を維持する。読出し動作中、この相変化材料に対し電圧が加えられた場合、状態に応じた電流が生じるため、この状態を検出することができる。すなわち、この抵抗は状態に依存する。（ここでいう抵抗とは、少なくとも１つの動作電圧に対する、素子の電圧と電流の比率を指す。この抵抗は抵抗ヒステリシス素子にかかる全ての電圧値に対して同一である必要はない。）
【特許文献１】米国特許第６４２６８９１号明細書
【０００３】
特許文献１の発明は、ダイオードを使用し、メモリマトリックス内のセルに対する選択的アクセスを提供する。このダイオードは、選択されていない（以下、「非選択」という）セルのダイオード上に加えられる電位差がダイオードの順方向及び逆方向降伏電圧の間にとどまる場合、非選択セルをパッシブに保つ、電圧選択的な導体として機能する。これにより、このダイオードがより従来的な３端子アクセストランジスタを置き換え、より高密度のメモリが実現されるという効果がある。セル内の直列配置にかかる電位差が、順方向又は逆方向降伏電圧と、ヒステリシス素子のヒステリシス閾値電圧との合計に等しい書込み閾値を超えたとき、書込み効果が生じる。
【０００４】
抵抗ヒステリシスメモリ内では、これらのセルにおける一方の極性の電位差は、セルの論理内容を論理１に更新するために用いられ、逆の極性の電位差は、セルの内容を論理０に更新するために用いられる。さらに、非破壊的な読出し動作が用いられ、ここではセルの電位差が、ダイオードの順方向又は逆方向降伏電圧を、書込み閾値より低い範囲で超える。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常、更新は削除動作及びデータ書込み動作の一部である。削除動作中には、選択された行に沿った全てのセルは第一論理値に設定される。データ書込み動作中には、データに応じた列のセルは、第一論理値と反対の、第二論理値に設定される。このように、２種類の更新動作が存在する。つまり全列更新動作では、選択された行に沿った全ての列におけるセルのヒステリシス素子が同じ状態になり、列選択的状態更新動作では、選択された行に沿った選択された列におけるセルのヒステリシス素子のみが同じ状態になる。
【０００６】
この更新動作は、行のセルの第一端子に第一下位又は上位行電圧を加え、状態変化が必要な列のセルの第二端子に第二電圧を加えることにより実行される。この第二電圧は、第一電圧と十分な量の違いがあり、選択された行及び列の抵抗ヒステリシス素子における状態変化を起こす。他の行におけるセルの第一端子と、他の列におけるセルの第二端子は、第一及び第二電圧の中間にある、中間電圧に保たれるため、セルダイオードの順方向又は逆方向降伏電圧を超える電位差は、これらの行及び列のセルのどのセルでも発生しない。
【０００７】
通常の書込み処理は、全てのセルの端子が中間電圧に保たれるアイドル状態と、選択された行及び列のセルの端子が第一及び第二電圧になる書込み状態との間を交互に切り替える、状態機械として動作する制御回路によって制御される。大きなメモリマトリックスが使われる場合、このアイドル状態と書込み状態との間の交互の切り替えは、特に電圧が多くの列に対して変更する必要がある場合、かなりの電力消費を伴う。この発明の目的は、特に、抵抗ヒステリシス素子を備えるセルのマトリックスの動作中に、抵抗ヒステリシス素子の状態変化の影響に伴う、電力消費を減少させることである。
【課題を解決するための手段】
【０００８】
この発明による回路は請求項１に記載されている。この発明によると、更新動作を制御する制御回路は、全列及び列選択的更新動作のため、２つの異なる種類のアイドル状態を備える。列選択的更新動作の実行中には、制御回路は、第一アイドル状態から列選択的更新状態へ交互に切り替わり、全列更新動作の実行中には、制御回路は、第二アイドル状態から全列更新状態へ交互に切り替わる。更新動作の間には、制御回路は最後に使用されたアイドル状態にとどまり、次の更新動作が前の更新動作から異なる種類の場合にだけ、初めてもう一方のアイドル状態に切り替わる。このように制御回路もまたヒステリシスを示すということができる。つまり直前の更新動作に応じて、複数のアイドル状態のうち１つにとどまる。
【０００９】
第一アイドル状態では、列選択的更新動作のため、全ての行及び列の電圧は中間値になる。第二アイドル状態では、全列動作のため、列電圧は、全列更新動作における抵抗ヒステリシス素子の更新中ように同じ値に保たれ、一方、行電圧だけが、全列更新動作における電圧と異なる電圧になる。全列更新動作への第二アイドル状態の使用は電力消費を減少し、一方、列選択的更新動作への第一アイドル状態の使用は、非選択列におけるセルの偶発的な更新を導き得る信号の上昇又は下降の時間変動を防ぐ。
【００１０】
好適には、全列及び列選択的更新動作は、メモリセルにかかる相互に反対符号の電位差を伴うため、それぞれを削除及びデータ書込み動作として規定する。しかしながら、この発明は、同一符号の電位差を使用する全列、及び列選択的更新動作にも適用でき、例えば全書込み、及びデータに応じた書込み動作それぞれに使用できる。
【００１１】
ある実施形態では、制御回路は、データ書込み指令及び削除指令を含むアクセス指令信号を受ける入力部を有する。データ書込み指令への指令信号に応じ、すでに第一アイドル状態ではない場合、制御回路は第二アイドル状態から第一アイドル状態に切り替わり、そして列選択的書込み状態に切り替わってから第一アイドル状態に戻る。削除指令への指令信号に応じ、すでに第二アイドル状態ではない場合、制御回路は第一アイドル状態から第二アイドル状態に切り替わり、そして全列書込み状態に切り替わってから第二アイドル状態に戻る。
【００１２】
他の実施態様では、指令信号は読出し指令を含む。この実施形態では、制御回路は読出し状態を規定する。読出し指令に応じ、制御回路は、以前の動作に応じて、第二又は第一アイドル状態を経由せず、それぞれ第一又は第二アイドル状態から読出し状態に切り替わる。つまり、この制御回路は、第一及び第二アイドル状態から読出し状態への切り替えのために個別の状態シーケンスを規定するため、どちらのシーケンスも他方を含まない。この方法で、読出し状態へのより高速な切り替えが可能になる。
【発明を実施するための最良の形態】
【００１３】
この発明の上記及び他の目的、並びに有利な態様を、以下の図面に示された例示的な実施形態を使って記載する。
【００１４】
図１は、メモリセルのマトリックス１０を備えるメモリ回路を示す。個々のセルは示していない。図２はメモリセル２０の例である。このセルはダイオード２２と抵抗ヒステリシス素子２４（略してヒステリシス素子とも称される）とを備える。マトリックス１０は複数の列導体１７と複数の行導体１８（それぞれビット線及びワード線とも呼ばれる）を備え、各セルは行導体１８と列導体１７の一意な組み合わせと関連付けられる。セル２０内では、ダイオード２２と抵抗ヒステリシス素子２４が、セル２０の関連する行導体１８と列導体１７との間に、直列に連結される。
【００１５】
図３はセル２０への駆動マージンを示す。行導体１８から列導体１７への電圧降下Ｖが横方向にプロットされ、ダイオード２２と抵抗ヒステリシス素子２４の直列接続を通る電流が縦方向にプロットされる。ダイオード２２は順方向降伏電圧Ｖｆと逆方向降伏電圧Ｖｒを有する。図に示すように、電圧降下がこの２つの値の間にある場合、セルは実質的に電流を流さない。電圧降下Ｖがこの値を超えると、電流が流れる。電流の大きさはヒステリシス素子２４の状態に依存する。すなわち抵抗はこの状態に依存する。（ここでいう抵抗とは、少なくとも１つの動作電圧に対する、素子の電圧と電流の比率を指す。この抵抗は抵抗ヒステリシス素子にかかる全ての電圧値に対して同一である必要はない。実際にはヒステリシス素子の抵抗は３以上の値の１つとみなせるが、明確のため、ここではヒステリシス素子は２つの状態の１つとみなす。ヒステリシス素子が２つの状態の１つとなりうるため、書込み閾値Ｖ１及びＶ０のそれぞれに達するまで、Ｖｆより上及びＶｒより下の２つの異なる電流値が生じうる。
【００１６】
ヒステリシス素子２４は、電圧降下Ｖが、順方向降伏電圧Ｖｆと、ヒステリシス素子２４の順方向ヒステリシス閾値との合計に等しい、第一書込み閾値Ｖ１より上に上昇した場合に、第一所定状態になる。同様に、ヒステリシス素子２４は、電圧降下Ｖが、逆方向降伏電圧Ｖｒと、ヒステリシス素子２４の逆方向ヒステリシス閾値との合計と等しい大きさを有する、第二書込み閾値Ｖ０より下に降下した場合に、第二所定状態になる。第二書込み閾値Ｖ０と逆方向降伏電圧Ｖｒとの間の距離が、順方向降伏電圧Ｖｆと第一書込み閾値Ｖ１との間の距離より顕著に大きいという事実からわかるように、この逆方向ヒステリシス閾値は順方向ヒステリシス閾値より顕著に大きい。
【００１７】
あらゆる好適な種類の抵抗ヒステリシス素子を用いることができる。この技術分野においていくつかの例を見つけることができる。例えば、文献 "Electrical characterization of solid state ionic memory elements", by RaIf Symanczyk, Murali Balakrishnan, Chakravarthy Gopalan, Thomas Happ, Michael Kozicki, Michael Kund, Thomas Mikolajick, Maria Mitkova, Mira Park, Cay-Uwe Pinnow, John Robertson and Klaus-Dieter Ufert and published in Proceedings of the Non- Volatile Memory Technology Symposium, San Diego, CA, 17-1 (2003)である。他の例は、文献"OUM - A 180 nm Nonvolatile Memory Cell Element Technology For Stand Alone and Embedded Applications" by Stefan Lai and Tyler Lowrey and published in the IEDM 2001 conference proceedingsである。さらに他の例は、文献"Nanometer-scale switches using copper sulfide" by T. Sakamoto, H. Sunamura, and H. Kawaura, T. Hasegawa, T. Nakayama, and M. Aonob, published in applied physics letters volume 82, number 18, pages 3032-3034である
【００１８】
図１はコンピュータ処理ユニット１、制御回路１１、書込み回路１２、行選択回路１４及び検出回路１６を示す。書込み回路１２はデータ入力部１２ａ、光アドレス入力部１２ｂ及び列導体１７とつながる出力部を有する。行選択回路１４はアドレス入力部１４ａと行導体１８とつながる出力部を有する。制御回路１１は、制御線１９を経由し、書込み回路１２と行選択回路１４とつながる。検出回路１６は列導体１７に接続された入力部と、データ出力用の出力部を有する。随意に、検出回路１６はアドレス入力部を有する。明確化のため、検出回路１６は行駆動回路１２から分離して示されるが、検出回路１６は通常、行駆動回路１２と組み合わされることにも留意されたい。コンピュータ処理ユニット１はアドレス入力部、データ出力部及びメモリの制御入力部とつながれてもよい。明確化のため、制御信号用の接続だけが示されている。通常、メモリの全ての部品は共通の集積回路に含まれ、コンピュータ処理ユニットは外部の集積回路に位置する。
【００１９】
動作中、メモリ回路は少なくとも行アドレスを受信し、選択された行に対し、読出し動作、書込み動作及び削除動作を行う。
【００２０】
図４は読出し動作を示す。読出し動作中、読出しアドレスが行駆動回路１４に与えられる。制御回路１１は読出しを実行するための指令を受信し、これに応じ、読出し制御信号４０を与え、行駆動回路１４に読出し動作を伝える。読出し制御信号４０に応じ、行駆動回路１４は、与えられたアドレスによって選択された行導体１８の１つに、駆動電圧ＶＲＲ／２を加える。選択された行信号４２は、選択された行導体電圧を示す。行駆動回路１４は他の行導体１８の電圧変動を可能にする。（すなわち、行駆動回路１４は非選択行導体に対し高いインピーダンスを示す。）読出し中、列駆動回路１２により、全ての列導体１７は実質的に電圧ＶＣＣとみなされる。列信号４４は列導体電圧を示す。
【００２１】
結果として、選択された行のメモリセルにかかる電位差４６は、図３に示されるように、Ｖｒｅａｄ＝ＶＲＲ／２−ＶＣＣという値とみなされる。図に示すように、Ｖｒｅａｄは第二書込み閾値Ｖ０と逆方向降伏電圧Ｖｒとの間、つまり、セルを通る電流がヒステリシス素子２４の状態に依存する、２つの範囲の最大に位置する。この範囲で、セルを通る電流はヒステリシス素子２４の状態に依存する。
【００２２】
非選択行導体１８は、非選択セルが非導電性になるまで、セルを経由し放電される。通常、非選択行のセルにかかる電圧降下は、ダイオード２２の逆方向降伏電圧−Ｖｒよりやや０（零）に近づく。従って、結果として生じる列導体電流４９ａ、ｂは、選択された行のヒステリシス素子２４の状態に依存する。
【００２３】
読出し動作中、検出回路１６は列導体を通る電流を測定し、測定した電流を用いて読出しデータを取得する。ある実施形態では、検出回路１６は全ての列に対して読出しデータを出力する。代替的な実施形態では、検出回路１６は列アドレスで選択された列に対してのみ読出しデータを出力する。
【００２４】
図５を使い書込み動作を説明する。書込み動作中、書込みアドレスが行駆動回路１４に与えられる。制御回路１１は書込み制御信号５０を使用し、行駆動回路１４に書込み動作を伝える。書込み制御信号４０に応じ、行駆動回路１４は、与えられたアドレスによって選択された、行導体１８の１つに駆動電圧ＶＲＲを加える。選択された行信号５２は、選択された行導体電圧を表す。行駆動回路１４は、他の行導体１８の電圧変動を可能にする（すなわち、行駆動回路１４は非選択行導体に対し高いインピーダンスを示す）。書込み中、列駆動回路１２は各列へのデータ信号を受信する。列駆動回路１２により、データに応じた列導体１７は実質的に電圧０、他の列導体１７は実質的に電圧ＶＣＣとみなされる。データが論理１である列に対する列導体１７は電圧が０になり、データが論理０である列に対する列導体１７は電圧がＶＣＣになる。列信号５４ａ、ｂは列導体電圧を表す。ある実施形態では、列駆動回路１２は全ての列に対してデータに応じた電圧を出力する。代替的な実施形態では、列駆動回路１６により、いくつかを除き、全てのアドレス列導体は実質的に電圧がＶＣＣとみなされ、アドレス指定された列導体１７のみがデータに応じた電圧とみなされる。その結果、選択された行のメモリにかかる電位差５６ａ、ｂの値はＶｗｒｉｔｅ＝ＶＲＲ又はＶＲＲ−ＶＣＣとみなされる。ＶＲＲは第一書込み閾値Ｖ１よりも高く、ＶＲＲ−ＶＣＣはダイオード２２の順方向及び逆方向降伏電圧Ｖｒ、−Ｖｒの間にある。結果として、選択された行における論理１データが書き込まれるセルのヒステリシス素子２４は、所定の第一状態になるとみなされる。選択された行における他のセルのヒステリシス素子２４の状態は変化しない。
【００２５】
非選択行導体１８は、セル経由で非選択セルが非導電性になるまで放電される。通常、非選択行のセルにかかる電圧降下は、ダイオード２２の順方向降伏電圧Ｖｆよりやや０に近づく。従って、非選択行のヒステリシス素子２４の状態は変化しない。図６を使い削除動作を説明。削除動作中、削除アドレスが行駆動回路１４に与えられる。制御回路１１は削除制御信号６０を使用し、行駆動回路１４に削除動作を伝える。削除制御信号６０に応じ、行駆動回路１４は、与えられたアドレスで選択された行導体１８の１つに、０の駆動電圧を加える。選択された行信号６２は、選択された行導体電圧を表す。行駆動回路１４は、他の行導体１８の電圧変動を可能にする（すなわち、行駆動回路１４は非選択行導体に対し高いインピーダンスを示す）。削除中、列駆動回路１２により、全ての列導体１７は実質的に電圧がＶＣＣとみなされる。列信号６４は列導体電圧を表す。結果として、選択された行のセルにかかる電位差は、値がＶｅｒａｓｅ＝−ＶＣＣとみなされる。Ｖｅｒａｓｅは第二書込み閾値Ｖ０の下に位置する。従って、選択された行のセルのヒステリシス素子は、第二所定状態になるとみなされる。列駆動回路１２は電圧ＶＣＣを全ての列導体に加え、全ての列中の選択された行のセルは削除される。
【００２６】
非選択行導体１８は、セル経由で非選択セルが非導電性になるまで放電される。通常、非選択行のセルにかかる電圧降下は、ダイオード２２の逆方向降伏電圧−Ｖｒより、やや０に近づく。従って、非選択行では削除が発生しない。削除だけでは、行の選択されたセルにデータを書き込むことは不可能であることに留意されたい。通常、完全な書込み処理は、選択された行の全てのセルへの削除動作を含み、続いて選択された行のデータに応じたセルへの書込み動作が伴う。削除動作と次に伴う書込み動作は時間的に離れていてもよい。例えば、削除の後すぐに少しのセルが書き込まれ、他のセルはかなり後に書き込まれてもよい。
【００２７】
図４−６は単に公称信号の例であることに留意されたい。実際には、例えば駆動回路での他の電圧の使用、若しくは列導体１７及び／又は行導体１８に沿った電圧降下により、この公称信号からの偏差が生じる。この偏差が特定の制限内である限り、読出し、書込み及び削除動作は影響されない。
【００２８】
読み込み中、選択されたセルにかかる電圧降下は、−Ｖｒと−（Ｖｒ＋逆方向ヒステリシス閾値）との間にとどまるべきである。読出し極性はヒステリシス閾値の最も広範囲を使用するように選択されるため、このマージンは比較的広い。実施形態と逆に、読出しが電圧Ｖｆと、Ｖｆ及び順方向ヒステリシス閾値の合計との間の電圧で生じる場合、利用できるマージンは非常に小さくなる。これは逆方向ヒステリシス閾値が順方向ヒステリシス閾値より非常に大きいためである。
【００２９】
書込み中は次の制限が適用される。第一に、非選択行導体への電圧値で、この電圧値が非選択行導体で生じた場合、非選択行のメモリセルから電流が流れない電圧値が存在することを保証しなくてはならない。これは選択的書込み中、列導体の電圧間の距離が、ダイオード２２の順方向及び逆方向降伏電圧の合計より小さくなるべきということを示唆する。つまり、論理１が書き込まれた列のセルにかかる電圧Ｖｗｒｉｔｅと、論理１が書き込まれていない列のセルにかかる電圧Ｖｗｒｉｔｅ´との間の差分は、以下の式を満たすべきである。
【００３０】
｜Ｖｗｒｉｔｅ−Ｖｗｒｉｔｅ´｜＜Ｖｒ＋Ｖｆ
【００３１】
（ここで正電圧はＶｒとＶｆに使われるため、ダイオードは−Ｖｒで降伏する。）さらに、書込み中、選択されたセルにかかる電圧降下は、Ｖｆと、順方向ヒステリシス閾値との合計より上に上昇するべきである。この非選択セルにかかる電圧降下は−ＶｒとＶｆとの間にとどまるべきである。この第一条件は、書込み中に、選択された行のメモリセルにかかる電圧の、利用できる組の「枠」を規定する。第二及び第三条件は、この枠内の「禁止」範囲を規定する。セル電圧はＶｆと、Ｖｆ及び順方向ヒステリシス閾値の合計との間に位置してはならない。この範囲の電圧は書き込まれるべきセルへの書込みをもたらさず、選択された行の他のセルを通る電流の流れを妨げないためである。
【００３２】
ここまで示してきた実施形態では、枠のうち残っている利用可能範囲は比較的大きい。なぜなら、順方向ヒステリシス閾値に対応する「禁止」範囲は、最小のヒステリシス閾値に対応するからである。このように、ＶｗｒｉｔｅとＶｗｒｉｔｅ´の双方には、比較的大きな利用可能電圧の範囲が提供される。実施形態と逆に、行の選択されたセルへの書込みが−（Ｖｒ＋逆方向ヒステリシス閾値）より下のセル電圧で実現された場合、非常に、より大きな禁止範囲（逆方向ヒステリシス閾値）が利用可能枠から取り除かれる。なぜなら逆方向ヒステリシス閾値は順方向ヒステリシス閾値より大きいからである。結果として、非常に、より狭いマージンがＶｗｒｉｔｅとＶｗｉｔｅ´に利用可能となる。
【００３３】
削除中、選択された行のセルに対しては１つの関連するマージンしかない。つまり、セルにかかる電圧降下は−（Ｖｒ＋逆方向ヒステリシス閾値）より下でなければならない。全てのセルは同様に扱われるため、関連するマージンは１つしかない。これにより、逆方向ヒステリシス閾値が比較的大きいという事実は、問題を生じない。
【００３４】
電圧に関する条件は以下のとおり要約される。
読出しに対する条件（セルを流れる電流はあるが、書込みはないことを保証）
（１）  Ｖｒ＜ＶＣＣ−ＶＲＲ／２＜Ｖｒ＋逆方向ヒステリシス閾値
読出しに対する条件（選択された行の選択されたセルが更新されることを保証）
（２）  ＶＲＲ＞Ｖｆ＋順方向ヒステリシス閾値
書込みに対する条件（選択された行の非選択セルが電流を流さないことを保証）
（３）  ＶＲＲ−ＶＣＣ＜Ｖｆ
書込みに対する条件（非選択行のセルが電流を流さないことを保証）
（４）  ＶＣＣ＜Ｖｒ＋Ｖｆ
削除に対する条件（選択された行の全てのセルが更新されることを保証）
（５）  ＶＣＣ＞Ｖｒ＋逆方向ヒステリシス閾値
【００３５】
回路は、関連する電圧がこれらの条件を満たすように構成される。これらの条件は不等式を含むため、これらの条件は特定の電圧値の組を規定せず、むしろ許容できる電圧値の組の範囲を規定する。好適には、ＶＲＲは、読出し中、選択されたセルにかかる公称電圧Ｖｒｅａｄが、ダイオード２２の逆方向バイアス電圧と、この逆方向バイアス電圧及び逆方向ヒステリシス閾値の合計との間の、実質的に中間となるように設定される。これは、公称Ｖｒｅａｄからの偏差がヒステリシス素子２４の予期しない状態変化を導くリスクと、ダイオード２２の故障しにくさとのバランスをとるため、不十分な電流でも検出に利用可能である。これを実現するため、ＶＲＲ／２は実質的に以下と同等になることが望ましい。
【００３６】
ＶＣＣ−（Ｖｒ＋逆方向ヒステリシス閾値の半分）
【００３７】
図４−６の実施形態で示すように、ＶＲＲ（この電圧の２倍）が書込みに使用される場合、下の条件が必要である。
【００３８】
Ｖｆ＋ＶＣＣ＞ＶＲＲ＞Ｖｆ＋順方向ヒステリシス閾値
【００３９】
これは、状態変化が、選択された行の選択されたセルの書込み中は影響されるが、非選択セルでは影響されないことを保証する。この発明は、ＶＲＲ及びＶＲＲ／２を、書込み及び読出しそれぞれに利用することに限定されないことに留意されたい。関係のない電圧を使用してもよく、この場合前述の条件は別々に適用される。図７は、アドレスデコーダ７０、第一及び第二電圧源回路７２、７４、スイッチング回路７６、７７、７８並びにＡＮＤゲート７９を備える、行駆動回路の例を表す。各行導体１８は、第一及び第二電圧源回路７２、７４の出力部及びグラウンド（Ｖｓｓ）に、各スイッチング回路７６、７７、７８を経由してつながれる。アドレスデコーダ７０はＡＮＤゲート７９の第一入力部とつながる解読済選択出力部を有する。ＡＮＤゲート７９の第二入力部は、読出し、書込み及び削除制御線（ＲＤ、ＷＲ、ＥＲ）とつながる。ＡＮＤゲートの出力部はスイッチング回路７６、７７、７８の制御入力部とつながる。
【００４０】
動作中、第一及び第二電圧源７２、７４は、出力電圧ＶＲＲ及びＶＲＲ／２をそれぞれ供給する。あるアドレスがアドレスデコーダ７０のアドレス入力１４ａに与えられる。これに応じ、アドレスデコーダ７０は選択された行への出力部に論理１を、その他の行への出力部には論理０を出力する。結果として、非選択行のスイッチング回路７６、７７、７８は、非選択行の行導体１８を、回路の他の部分から電気的に絶縁させる。選択された行の行導体１８に関しては、この行導体１８は電気的に絶縁されたままであるか、若しくは、読出し、書込み及び削除制御線（ＲＤ、ＷＲ、ＥＲ）の制御信号に応じて、第一電圧源７２の出力部、第二電圧源７４の出力部又はグラウンド（Ｖｓｓ）に接続される。
【００４１】
図７ａは、共通マルチプレクサ７００と共通の電圧分配導体７０２が全ての行に対し提供される、代替の行駆動回路を示す。共通マルチプレクサ７００は、読出し、書込み又は削除が必要であることを示す制御信号によって制御される（３つの制御線ＲＤ、ＷＲ、ＥＲによる制御を例示できるが、当然他の信号形式も利用できる）。これらの制御信号に応じ、マルチプレクサ７００は、共通電圧分配導体７０２に、ＶＣＣ、ＶＲＲ又はＶＲＲ／２の３つの電圧の１つを加える。各スイッチ回路７７は各行に提供され、行アドレスの制御下で、選択された行導体を共通電圧配分導体７０２に接続する。この行駆動回路が必要とするコンポーネントは比較的少ないため、高密度メモリ回路が可能になることに留意されたい。各行には１つのスイッチ７７だけが必要であり、１つの共通電圧源導体７０２は全ての行に対し十分である。マルチプレクサ７００はまた比較的単純にすることができ、アクセスが必要ない場合、共通電圧源導体７０２の電気的な変動を可能にする。図８は列駆動回路の例を表す。この列駆動回路は、スイッチング回路８０、８２、ＯＲゲート８４及びＡＮＤゲート８６を備える。各行導体１７は、第一スイッチ回路８０及び第二スイッチ回路８２を経由して、それぞれ第一電力源ＶＣＣ及びグラウンド（Ｖｓｓ）とつながる。それぞれのＡＮＤゲート８６はそれぞれの列に提供される。各ＡＮＤゲート８６は書込み選択信号ＷＲ及びデータ信号を、各データ入力（Ｄ０、Ｄ１、…、Ｄｎ）から受ける。それぞれのＯＲゲート８４はそれぞれの列に提供される。各列のＯＲゲート８４は、ＡＮＤゲート８６から列への、削除選択信号ＥＲ及び出力信号を受ける。ＯＲゲート８４の出力は、列に対する列導体とグラウンド（Ｖｓｓ）との間につながれた、第一スイッチ回路８０の制御入力部とつながる。ＯＲゲート８４の出力部は、列に対する列導体と電力源ＶＣＣとの間につながれた、第二スイッチ回路８０の逆の制御人力部とつながる。
【００４２】
動作中、この駆動回路は各コラム導体１７を、グラウンド（Ｖｓｓ）か又は電力源ＶＣＣかのどちらかとつなげる。書込み信号がアサートされ、論理１が関連する列のデータ入力部に与えられた場合、列導体１７はグラウンドとつながる。そうでなければ、列導体１７は電力源ＶＣＣとつながる。このように、削除はデータに依存せず全ての列に対して一括して発生し、書込みはデータに応じて個別に発生する。検出回路１６は列導体１７を流れる電流を測定し、電流が異なるヒステリシス状態間を識別する閾値の上か下かに依存する、デジタル信号を取得する。あらゆる好適な種類の回路を使用することができる。例えば、電流検出回路は、列導体１７を電力源ＶＣＣにつなぐ、第二スイッチ回路８２と結合されてもよい。この場合、電力源ＶＣＣから列導体１７へ流れる電流が測定される。
【００４３】
図９は、前述の実施形態による駆動中に含まれる状態についての状態図を表す。ある実施形態では、制御回路は、状態を仮定し、アクセス指令に応じて状態間を切り替えるように構成された、状態機械として実施される。アイドル状態Ｉ、読出し状態Ｒ、削除状態Ｅ及び書込み状態Ｗの４つの状態が示される。アイドル状態Ｉでは、制御回路は駆動回路を制御し、全ての行導体１８は電気的にフローティング状態になり、列導体はＶＣＣとなる。読出し状態Ｒは、選択された行導体がＶＲＲ／２となる点で、アイドル状態と異なる。削除状態Ｅは、選択された行導体１８が零電圧Ｖｓｓになる点で、アイドル状態と異なる。書込み状態Ｗは、データに応じた列導体が零（Ｖｓｓ）になり、残りの列導体１７がＶＣＣになる一方、選択された行導体１８がＶＲＲになる点で、アイドル状態と異なる。通常、回路はアイドル状態であり、他の状態への遷移は、書込み、読出し又は削除が要求された場合に行われる。
【００４４】
ここに図示及び記載された様々な駆動回路は、単に例示に過ぎないことに留意されたい。好適な電圧を加えるあらゆる他の回路を利用することができる。電圧が前述した条件を満たす限り、回路に含まれる様々な電圧の選択にはある程度の自由度がある。また、当然、一般的なオフセットが、読み込み中に使われる全ての電圧、書込み中に使われる全ての電圧、又は削除中に使われる全ての電圧に対して加えられてもよい。例えば、読出しと削除に異なる列線電圧を用い、他の全ての電圧も対応して変化させてもよい。
【００４５】
好適には、これらの電圧は、最大安全マージンが、行導体及び／又は列導体電圧の変動に対して残るように選択される。関連するいくつかの安全マージンも規定可能である。
【００４６】
（ａ）読出し中の安全マージンは、つまり、選択されたセルにかかる公称電圧から、
（ｉ）逆方向ダイオード降伏電圧（この場合、メモリセルを通る十分な電流を導くために必要な最小電圧と規定されるため、センスアンプは異なるプログラムレベルを区別できる。）、
（ｉｉ）状態変化が生じるメモリセルにかかる電圧、即ち逆方向ダイオード降伏電圧と、逆方向ヒステリシス閾値との合計までの距離である。
【００４７】
（ｂ）書込み中の安全マージンは、まず最初に下記を含む。
（ｉ）選択されたセルにかかる電圧と、ダイオード２２の順方向降伏電圧と順方向ヒステリシス閾値との合計との間の距離と、
（ｉｉ）非選択セルにかかる電圧とダイオード２２の順方向降伏電圧との間の距離。
さらに、書込み中に異なる電圧が列導体に加えられるため、安全マージンが存在し、それは、
（ｉｉｉ）順方向及び逆方向ダイオード降伏電圧の合計と、列導体上の最高及び最低電圧の間の差分との間の距離である。
これは非選択行のセルが伝導しないことを保証する。
【００４８】
（ｃ）削除中の安全マージンは、つまり、選択されたセルにかかる電圧と、ダイオード２２の逆方向降伏電圧と逆方向ヒステリシス閾値との合計との間の距離である。
【００４９】
好適には、安全マージンの大きさは、少なくとも、変動による電圧の期待される偏差の上限、導体の長さ等と同程度の大きさであるべきである。通常、この上限の大きさは、読出し、書込み及び削除中で同じであり、各状況で、同一の最小安全マージンが必要になる。
【００５０】
読出し中の安全マージンは、逆方向ヒステリシス閾値によって制限される。好適には、ヒステリシス素子は、逆方向ヒステリシス閾値が、公称読出し信号より上及び下の期待される偏差Ｄの上限と等しくなるようマージンを調整するために、少なくとも十分大きくなるように構成される。公称電圧より上及び下の同じ上限Ｄが生じた場合、ヒステリシス閾値は少なくとも期待される上限の２倍であるべきことを意味する。
【００５１】
２Ｄ＜逆方向ヒステリシス閾値
【００５２】
（ここで使われる＞と＜の記号は、Ｄが任意の正規偏差より高い上限である場合、実質的に同等なものも含むことに留意されたい。）好適には、ヒステリシス素子は、逆方向ヒステリシス閾値が期待される上限Ｄの２倍と実質的に等しくなるように構成される。これは電力消費を最小化する。このメモリセルにかかる電圧Ｖｒｅａｄは下記を満足すべきである。
【００５３】
−（Ｖｒ＋逆方向ヒステリシス閾値）＜Ｖｒｅａｄ＜−Ｖｒ
【００５４】
逆方向ヒステリシス閾値がＤの２倍と等しい場合、好適には、Ｖｒｅａｄは、この不等式が実質的に等式になり、Ｖｒｅａｄが逆方向ダイオード降伏電圧と状態変化が生じるメモリセルにかかる電圧との間の中間になるように選択される。
【００５５】
書込みへの３つの安全マージンのうち、通常２つだけが重要なことが判明している。すなわち、選択されたセルにかかる電圧と、順方向降伏電圧と順方向ヒステリシス閾値との合計との間の距離と、順方向及び逆方向ダイオード降伏電圧の合計と列導体上の最高及び最低電圧の差分との間の距離である。通常、各安全マージンは、少なくとも読出しに対して記述されている偏差の上限Ｄの大きさと等しくなるべきである。これにより、データが書き込まれるメモリセルにかかる電圧Ｖｗｒｉｔｅと、異なる列導体上の公称電圧間の差Ｖｄｉｆｆとに対する条件を取得することが可能である。
【００５６】
Ｖｗｒｉｔｅ  ＞  Ｄ＋Ｖｆ＋順方向ヒステリシス閾値
Ｖｄｉｆｆ    ＜  Ｖｆ＋Ｖｒ−Ｄ
【００５７】
好適には、これらの不等式を実質的に等式に変えるＶｗｒｉｔｅとＶｄｉｆｆの値が使用される。これは電力消費を最小化する。
【００５８】
前述した実施形態の場合、Ｖｄｉｆｆ＝ＶＣＣと、Ｖｗｒｉｔｅ＝ＶＲＲである。さらに、この実施形態では、
【００５９】
Ｖｒｅａｄ＝Ｖｗｒｉｔｅ／２−Ｖｄｉｆｆ
【００６０】
これは、Ｖｗｒｉｔｅ、Ｖｄｉｆｆ及びＶｒｅａｄへの不等式が結合され、次の不等式が生じることを意味する。
【００６１】
−（Ｖｒ＋Ｖｆ／２−３Ｄ／２−１／２＊順方向ヒステリシス閾値）＜Ｖｒｅａｄ＜−（Ｖｒ＋Ｄ）
【００６２】
ここから、前述する実施形態では、以下の場合のみＶｒｅａｄの値が生じうる。
【００６３】
Ｖｆ  ＞  ５＊Ｄ＋順方向ヒステリシス電圧
【００６４】
好適には、この回路はこの不等式が実質的に等式になるように構成される。
【００６５】
この電圧の選択は、他の関連するマージンも満たされるという効果を有する。
【００６６】
ここまでに示した実施形態では、非選択行導体の電圧変動は許容できる。これにより、偶然の書込み又は読出しは通常は防止される。非選択行導体の電圧は自動的に安全値へと変動する。このような（非選択行導体に接続されたセルの組を経由した、１つの列導体から他の導体への電流経路がない）安全値は、選択された列導体及び非選択列導体の間の電圧差が、セルのダイオード２２の順方向及び逆方向バイアス電圧の合計を超えない限り、存在することが保証される。
【００６７】
しかしながら、代替的に、非選択行導体の電圧は、最小の列導体電圧より上の順方向ダイオード降伏電圧より低く、同時に、最大の列導体電圧より下の逆方向ダイオード降伏電圧より低い安全値とすることもできることに留意されたい。いくつかの環境では、これは不利になりうる。なぜなら、最小の列導体電圧と最大の列導体電圧との間の距離が、順方向及び逆方向ダイオード降伏電圧の合計と近い場合、正確な駆動が必要となるためである。しかしながら、他の状況では、これは非選択ワード線を駆動するために有利である。図１０は、全ての行導体１８の駆動と組み合わせて使用する、列駆動回路の代替的な実施形態を表す。この実施形態では、第一及び第二電圧源回路９４、９６が列駆動回路内に設けられ、列導体１７へ電圧を与える。一例として、この電圧源は電圧ＶＣＣ及びＶＣＣ／２を供給する。各列に対して、この列の列導体１７を各電圧源９４、９６につなげるスイッチ９０、９２が提供される。グラウンド端子Ｖｓｓは他のスイッチ８０経由で列導体とつながる。スイッチ９０、９２は制御回路１１によって制御される。他のスイッチ８０は、制御回路１１からの信号とデータ信号Ｄ０、Ｄ１、Ｄｎを組み合わせることで制御される。この図１０の駆動回路は、選択された行の行導体だけでなく、全ての行導体１８が駆動される実施形態で利用される。
【００６８】
図１１ａ、ｂは、全ての行導体１８が駆動される実施形態における、駆動の状態図を表す。この図は、どのように制御回路１１が、行及び列駆動回路を制御するかを説明する。図１１ａの実施形態では、アイドル状態（図１１ａにおいては第二アイドル状態Ｉ２と呼ばれる）、読出し状態Ｒ及び削除状態Ｅは、全ての行導体１８が規定電圧に向かって駆動される場合を除き、図８のものと同一である。第二アイドル状態Ｉ２では、全ての行導体１８はＶＲＲとなる。読出し状態Ｒでは、全ての非選択行導体はＶＲＲになり、アドレス選択された行導体はＶＲＲ／２になる。削除状態では、全ての非選択行導体はＶＲＲになり、アドレス選択された行導体１８は０（Ｖｓｓ）になる。書込み状態では、全ての非選択行導体１８はＶＲＲ／２になり、アドレス選択された行導体１８はＶＲＲになる。書込み状態Ｗでは、データが書き込まれない列の列導体１７はＶＣＣの半分になるというさらなる違いがある。第二アイドル状態Ｉ２、読出し状態Ｒ、削除状態Ｅ及び書込み状態Ｗに加え、状態図は追加の第一アイドル状態Ｉ１と、削除状態Ｅ、読出し状態Ｒ及び書込み状態Ｗへ、又は各状態から移るときに、制御回路が切り替わるいくつかの中間状態とを含む。このアイドル状態Ｉ１と中間状態は過剰な電力消費を防ぐために設けられる。第一中間状態１１０と第一アイドル状態Ｉ１（１１２）は、第二アイドル状態Ｉ２と書込み状態Ｗの間に提供される。第一中間状態１１０では、全ての行導体はＶＲＲになり、（スイッチ９０を伝導させることによって）全ての列導体はＶＣＣ／２になる。第一アイドル状態１１２では、全ての行導体はＶＲＲ／２になり、全ての列導体はＶＣＣ／２になる。書込み動作が行われるときで、回路が第二アイドル状態Ｉ２の場合、この回路は第二アイドル状態Ｉ２から書込み状態Ｗへと、第一中間状態１１０と第一アイドル状態Ｉ１を順に経由して切り替わる。書込み後、回路は第一アイドル状態Ｉ１に戻る。
【００６９】
第一アイドル状態Ｉ１（１１２）の挿入は、不要な書込みを防ぐ。なぜならこれは、アクティブな列導体が零電圧（Ｖｓｓ）になる前に、非選択列の電圧をＶＣＣ／２にするからである。第一中間状態１１０は、全ての列導体がＶＣＣになる一方、非選択行導体１８がＶＲＲ／２になる状態の発生を防ぐ。これは、かなりの電力消費を伴う、全ての行からの同時読出し動作に効果的に対応する。この電力消費は、第一中間状態１１０を、図１１ａに記載したスイッチングシーケンスの中に挿入することで避けられる。なぜなら、これは、行電圧をＶＲＲ／２に変える前に、列電圧をＶＣＣ／２にするからである。
【００７０】
ある実施形態では、制御回路は、連続する指令を実行する場合、同じアイドル状態（第一アイドル状態Ｉ１又は第二アイドル状態）に必ずしも戻らないように構成される。代わりに、この制御回路は、以前の指令に対応するアイドル状態にとどまるように構成される。通常、指令はコンピュータ処理ユニットによって、プログラムを実効した結果発行される。このプログラムは、メモリマトリックスからデータを読み出すＬＯＡＤ指示、データを書き込むＳＴＯＲＥ指示、及び削除のＥＲＡＳＥ指示を含むことができる。（“ＳＴＯＲＥ”指示の実行は、削除を伴わず、事前に削除されたセルを必要とするとみなされる。代替的に、追加して、削除に続いて保存を伴う、ＥＲＡＳＥ−ＳＴＯＲＥ指示を提供してもよい。）さらに、連続するアドレス範囲を同時に削除する際に使われる、“ブロック削除”指示も利用できる。
【００７１】
この種の指示に応じて、コンピュータは制御回路に加える制御信号の形で指令を生成し、制御回路に必要な動作を実行させる。制御回路１１は、下のような連続した指示から取得した指令を受信した場合、削除状態Ｅと書込み状態Ｗとの間を、両アイドル状態Ｉ１、Ｉ２を経由して、交互に切り替える。
【００７２】
ＥＲＡＳＥ（削除）  
ＳＴＯＲＥ（保存）
ＥＲＡＳＥ（削除）
ＳＴＯＲＥ（保存）
【００７３】
しかしながら、下のような連続した指示から取得した指令を受信した場合、制御回路１１は最初に、（第一アイドル状態Ｉ１に途中入ることなく）第二アイドル状態Ｉ２と削除状態Ｅとの間を交互に切り替わり、次に第一アイドル状態Ｉ１に切り替わり、次に、第一アイドル状態Ｉ１と書込み状態Ｗとの間を交互に切り替わる。
【００７４】
ＥＲＡＳＥ（削除）
ＥＲＡＳＥ（削除）
ＳＴＯＲＥ（保存）
ＳＴＯＲＥ（保存）
【００７５】
つまり、書込み動作の後、制御回路は書込み状態Ｗから第一アイドル状態Ｉ１に戻り、次の指令が実行されるまでその状態Ｉ１にとどまるが、削除動作の後、制御回路は削除Ｅから第二アイドル状態Ｉ２に戻り、次の指令が実行されるまでその状態Ｉ２にとどまる。先の書込み動作の後に他の書込み動作が実行された場合、制御回路は、まず第二アイドル状態Ｉ２を経ることなく、第一アイドル状態Ｉ１から書込み状態Ｗへと戻る。先の削除動作の後に他の削除動作が実行された場合、制御回路は、まず第一アイドル状態Ｉ１を経ることなく、第二アイドル状態Ｉ２から削除状態Ｅへと戻る。この制御回路は通常、削除又は読出し指令が書込み指令に続く場合のみ、第一アイドル状態Ｉ１から第二アイドル状態Ｉ２へと切り替わる。逆に、この制御回路は通常、書込み指令が削除又は読出し指令に続く場合のみ、第二アイドル状態Ｉ２から第一アイドル状態Ｉ１へと切り替わる。これに追加して、当然、このような状態の切り替えは、起動時又はスリープモードへの切り替えなど、例外的な状況の間も利用できる。
【００７６】
読出し動作が同様に含まれる場合、一実施形態では、制御回路１１は、読出し状態Ｒに切り替わる前に、第二アイドル状態Ｉ２に切り替わるように構成され（すでにこの状態ではない場合）、読出し動作後にその状態に戻った後も第二アイドル状態Ｉ２にとどまる。つまり、制御回路１１は、下記のような連続する指示を実行する間、連続するＳＴＯＲＥ指示の間に第二アイドル状態Ｉ２に戻らず、連続するＬＯＡＤ指示の間に第一アイドル状態Ｉ１に戻らない。
【００７７】
ＳＴＯＲＥ（保存）
ＳＴＯＲＥ（保存）
ＬＯＡＤ（読み込み）
ＬＯＡＤ（読み込み）
【００７８】
反対に、制御回路１１は、下記のようなプログラムシーケンスに応じて、両方のアイドル状態を経る。
【００７９】
ＳＴＯＲＥ（保存）
ＬＯＡＤ（読み込み）
ＳＴＯＲＥ（保存）
ＬＯＡＤ（読み込み）
【００８０】
図１１ａは、一方を削除状態Ｅ及び読出し状態Ｒ、もう一方を第一アイドル状態１１２とする（つまり削除／読出し状態Ｅ／Ｒと書込み状態Ｗの間）、随意の第二中間状態１１４を表す。第二中間状態１１４は、選択された行線が０（Ｖｓｓ）の代わりにＶＲＲ／２になり、列線がＶＣＣの代わりにＶＣＣ／２になる点で、削除状態Ｅと異なる。追加の中間状態１１４により、読出し状態Ｒを経ず、削除状態Ｅから書込み状態Ｗへ、又は逆の切り替えが可能になる。この短縮された経路によって、連結した書込み−削除動作は高速化される。第二中間状態１１４はまた、全ての非選択行に対する誤った読出し条件に関連した不要な電力消費を防ぐ。
【００８１】
破線で示すいくつかの遷移は迂回路を表すため好ましくないが、状態図を通るあらゆる経路が利用できる。図１１ｂは代替的な状態図を表す。このダイアグラムは同じ第一及び第二アイドル状態Ｉ１、Ｉ２、削除状態Ｅ、並びに書込み状態Ｗを有するが、読出し状態Ｒには異なる駆動条件が用いられる。このダイアグラムの読出し状態Ｒでは、アドレス選択された行の行電圧は０（Ｖｓｓ）になり、列導体の電圧はＶＣＣ／２になる。非選択行導体の電圧は前のとおりＶＲＲになる。図１１ｂに示す状態図を使う利点は、必要な状態がより少なくなるため、制御回路が単純化し、アクセス速度が増加することである。図１１ａの状態図は、しかしながら、漏えい電流が少ないという利点も含む。なぜなら非選択行線と列線との間の電位差は、読出し状態でより好適に選択されているからである。他の実施形態では、特に、図１１ｂの状態図が使われる場合、制御回路１１は、制御回路が読出し指令を受ける状態に応じて、異なる状態シーケンスを経由して、読出し状態へ、及び読み出し状態から切り替わるように構成されてもよい。例えば、制御回路が、図１１ｂの第二アイドル状態から始まった場合、制御回路１１は、第一アイドル状態Ｉ１を経由せず、第二アイドル状態１２から中間状態１１０を経由して読出し状態Ｒに移動し、逆に、制御回路が第一アイドル状態Ｉ１から始まった場合、中間状態１１０を経由せず読出し状態に直接移動する。前者の遷移は下のような連続する指示の実行に応じて起きる
【００８２】
ＥＲＡＳＥ（削除）
ＬＯＡＤ（読み込み）
【００８３】
後者の遷移は下のような連続する指示の実行に応じて起きる
【００８４】
ＳＴＯＲＥ（保存）
ＬＯＡＤ（読み込み）
【００８５】
制御回路１１を、直前のアイドル状態に応じて、読出し状態への到達に異なる状態シーケンスを用いるように構成することにより、より高速な動作が可能になる。下記表に図９と図１１ａ、ｂの状態図への駆動電圧をまとめる。
【００８６】
【表１】
2008533634.tif 000003
【００８７】
図１２ａ−ｃはさらに、この状態で用いられる電圧と状態間の遷移を示す。これらの図では、２次元の図が示され、各点は行と列電圧の組に対応する。点の水平座標は列電圧を表し、垂直座標は行電圧を表す。破線は、ダイオードが伝導しない電圧の組、ダイオードは伝導するがヒステリシス素子は特定の状態にならない電圧の組、及びダイオードが伝導しヒステリシス素子が特定状態になる電圧の組との間の境界を表す。
【００８８】
図１２aは第一アイドル状態Ｉ１（組１２０）と書込み状態Ｗとの間の遷移の効果を示す。第二アイドル状態Ｉ２に対応する組１２４も示す。書込み状態Ｗでは、電圧の４つの組１２０、１２１、１２２、１２３が、データが必ず書き込まれる選択された行のセル（組１２１）、データが書き込まれない選択された行のセル（組１２２）、データが書き込まれる非選択行及び列のセル（組１２３）並びにデータが書き込まれない非選択行及び列のセル（組１２０）で生じる。第一アイドル状態Ｉ１から書込み状態Ｗへの遷移は、組１２０から、セルの種類に応じた、これらの組の異なる１つへの遷移を伴う。組の間には直線の電圧経路が示される。これらは、両電圧が同じ進度で変化する場合に対応する。そうでない場合、カーブした電圧経路が生じる。前述したように、この遷移が第一アイドル状態Ｉ１の代わりに第二アイドル状態Ｉ２から行われる場合、速度の差が、遷移の間に、偶発的な書込み又は少なくともダイオードの伝導を伴う経路を導くことがある。
【００８９】
図１２ｂは、図１１ａの状態図における読出し及び削除への遷移を表す。ここで組１２５、１２６は、それぞれ、読出し及び削除中の、選択された行のセルの端子にかかる電圧を表す。非選択行のセルの端子電圧は組１２４によって表される。読出し又は削除の前に、端子電圧は組１２４（第二アイドル状態１２）に対応し、実際に動作を実行するため、組１２５又は１２６への遷移が行われる。ここからわかるとおり、列電圧はこの遷移中変化しないため、電力消費が抑えられる。電圧の組が最初に第一アイドル状態Ｉ１に対応する場合、制御回路は組１２２を経由して第二アイドル状態Ｉ２に切り替わる。逆に、書込み前の電圧の組が第二アイドル状態Ｉ２に対応する場合、制御回路は組１２２を経由して第一アイドル状態Ｉ１に切り替わる。
【００９０】
図１２ｃは、図１１ｂの状態図における読出し及び削除状態への遷移を表す。ここで、読出し状態Ｒでの選択された行に対し、別の組１２７が使われる。この組は第一アイドル状態Ｉ１から直接到達できる。
【００９１】
非選択行導体１８の駆動は、電圧に追加条件を課す。非選択行導体１８の電圧と、列導体の最小及び最大電圧との差分は、書込み中、それぞれＶｆより下、及び−Ｖｒより上であるべきである。電圧の期待される偏差に共通の上限Ｄがある場合、これは、それぞれ読み込み中、書込み中、及び削除中の、選択された行導体と非選択行導体との間の電位差ｄＶｒｅａｄ、ｄＶｅｒａｓｅ、ｄＶｗｒｉｔｅに次の条件を課す。
【００９２】
−Ｖｒ＋Ｄ  ＜            Ｖｒｅａｄ−ｄＶｒｅａｄ      ＜  Ｖｆ−Ｄ
−Ｖｒ＋Ｄ  ＜            Ｖｅｒａｓｅ−ｄＶｅｒａｓｅ  ＜  Ｖｆ−Ｄ
−Ｖｒ＋Ｄ＋Ｖｄｉｆｆ＜  Ｖｗｒｉｔｅ−ｄＶｗｒｉｔｅ  ＜  Ｖｆ−Ｄ
【００９３】
また、この回路は前述した一般的な不等式も満足するべきである。
【００９４】
−Ｖｒ−Ｄ−逆方向ヒステリシス閾値＜  Ｖｒｅａｄ  ＜−Ｖｒ−Ｄ
Ｖｅｒａｓｅ＜−Ｖｒ−Ｄ−逆方向ヒステリシス閾値
Ｖｗｒｉｔｅ＞Ｖｆ＋Ｄ＋順方向ヒステリシス閾値
Ｖｗｒｉｔｅ−Ｖｄｉｆｆ＜Ｖｆ−Ｄ
【００９５】
図１１ａの駆動スキームでは、
【００９６】
Ｖｒｅａｄ＝ＶＲＲ／２−ＶＣＣ，  ｄＶｒｅａｄ＝−ＶＲＲ／２
Ｖｅｒａｓｅ＝−ＶＣＣ，          ｄＶｅｒａｓｅ＝−ＶＲＲ
Ｖｗｒｉｔｅ＝ＶＲＲ，            ｄＶｗｒｉｔｅ＝ＶＲＲ／２
Ｖｄｉｆｆ＝ＶＣＣ／２
【００９７】
図１１ｂの駆動スキームでは、
【００９８】
Ｖｒｅａｄ＝−ＶＣＣ／２，  ｄＶｒｅａｄ＝−ＶＲＲ
Ｖｅｒａｓｅ＝−ＶＣＣ，    ｄＶｅｒａｓｅ＝−ＶＲＲ
Ｖｗｒｉｔｅ＝ＶＲＲ，      ｄＶｗｒｉｔｅ＝ＶＲＲ／２，
Ｖｄｉｆｆ＝ＶＣＣ／２
【００９９】
図１１ａ、ｂの駆動スキームでは、図９の実施形態の駆動スキームのように、逆方向ヒステリシス閾値は少なくともＤの２倍であることが望ましく、好適にはＤの２倍と等しく、Ｖｒｅａｄは−（ＶＲ＋Ｄ）より低いことが望ましく、好適にはこの電圧と等しい。
【０１００】
２Ｄ＜逆方向ヒステリシス閾値
Ｖｒｅａｄ＜−（Ｖｒ＋Ｄ）
【０１０１】
図９の実施形態の駆動スキームにおいて、残された最も重要な不等式は書込みに関連する。つまりＶｗｒｉｔｅは書込みの実施には十分高いことを保障し、Ｖｗｒｉｔｅ−Ｖｄｉｆｆは選択された行から非選択列に電流が流れるほど高くなく、及び最後に、非選択行導体からアクティブな列導体への電流を防止する不等式である（Ｖｗｒｉｔｅ−ｄＶｗｒｉｔｅの上限）。ここで、
【０１０２】
Ｖｗｒｉｔｅ＞Ｄ＋Ｖｆ＋順方向ヒステリシス閾値
Ｖｄｉｆｆ＞Ｖｗｒｉｔｅ−Ｖｆ＋Ｄ
ｄＶｗｒｉｔｅ＞Ｖｗｒｉｔｅ−Ｖｆ＋Ｄ
【０１０３】
好適には、この回路は、これらの最も重要な不等式が実質的に等式になるように構成される。この場合は以下のとおりとなる。
【０１０４】
Ｖｗｒｉｔｅ＝Ｄ＋Ｖｆ＋順方向ヒステリシス閾値
Ｖｄｉｆｆ＝ｄＶｗｒｉｔｅ＝２Ｄ＋順方向ヒステリシス閾値
【０１０５】
この駆動スキームは、電圧へのさらなる制約を導く、Ｖｗｒｉｔｅ、ｄＶｗｒｉｔｅ、Ｖｄｉｆｆ及びＶｒｅａｄ間の関係を規定する。
【０１０６】
特に、ｄＷｒｉｔｅ＝Ｖｗｒｉｔｅ／２であるため、
【０１０７】
２（Ｖｆ−Ｄ）＞Ｖｗｒｉｔｅ＞Ｄ＋Ｖｆ＋順方向ヒステリシス閾値
【０１０８】
結果として、以下の場合のみＶｗｒｉｔｅの値がとり得る。
【０１０９】
Ｖｆ＞３＊Ｄ＋順方向ヒステリシス閾値
【０１１０】
図１１ａ、ｂの駆動スキームでは、不等式はまたＶｒに条件を課す。駆動スキーム間の違いにより、これらの条件は２つの駆動スキームに対して異なる。図１１ａのスキームに対しては、
【０１１１】
Ｖｒ＞Ｄ＋順方向ヒステリシス閾値
又は図１１ｂの駆動スキームに対応する条件である。
【０１１２】
Ｖｆの値は、最小許容電圧、従って最小の達成可能な電力消費の決定要因である。Ｖｆが実質的に自身の最小許容値と等しい場合、駆動に必要な電圧は最小化される。従って、Ｖｆが最小になるよう回路を構成すれば電力消費が最小になる。適宜に、回路は、Ｖｆが実質的に自身の最小許容値と等しくなるように構成されることが望ましい。
【０１１３】
図１１ａ、ｂのスキームのひとつを用いる場合、（Ｖｆの最小利用可能値は、Ｄの５倍と順方向ヒステリシス閾値との合計である）図９のスキームを用いる場合に比べＶｆはより小さくできることに留意されたい。従って、このスキームは、図９のスキームに比べ、使用する電力消費をより少なくすることを可能にする。この理由は、Ｖｄｉｆｆが、図９のスキームではＶＣＣである代わりに、図１１ａ、ｂのスキームではＶｃｃの半分と等しいためである。これは、ＶｄｉｆｆはＶｒ＋Ｖｆより小さくなくてはならないという条件を依然として満たす、より小さい値のＶｆが許容される結果となる。
【０１１４】
回路動作のため一連の数学的不等式が与えられるが、これは単に、この明細書において言葉で特定してきた所望の物理的マージンの、数式化された表現にすぎないことに留意されたい。これらの不等式の数学的表現は単に便宜上の事柄であり、少なくとも当業者にとっては、根本的な目的を理解するためのものと留意されたい。この発明はこの表現形式に限定されない。必要であれば、当業者は、これらの数学的不等式の背後に開示された目的を使い、異なる形式で表現された不等式を導きだし、又はこの不等式を検証することができる。
【０１１５】
この発明はいくつかの例を用いて説明されるが、この発明はこれらの例に限定されないことに留意されたい。例えば、お互い特定の比率（ＶＲＲとＶＲＲ／２、ＶＣＣとＶＣＣ／２）の異なる駆動電圧が示されているが、一般的不等式を満たすなら、他の比率を使用してよいことに留意されたい。しかしながら、電圧間の１対２の比率は任意の比率よりも好ましい。なぜなら１対２のような単純な比率では、単純な回路によって、駆動電圧間の所定の関係を正確に実現することが可能になるためである。さらに、制御回路１１のいくつかの状態が示されているが、実際には、制御回路１１はより多く又は少ない状態及び／又は状態遷移をサポートしてもよいことに留意されたい。例えば、図１１ａの破線の状態遷移に対するサポートは省略されても良い。あるいは、他の状態が追加されてもよい。例えば、図１１ｂの読出し状態は、図１１ａの状態図を実装した、制御回路によってサポートされてもよい。この場合、回路は、単一のアドレスで、高速な読出し−削除−プログラムサイクルを実行できる。他の例では、全てのワード及び行導体にゼロ電圧が適用される、スリープ状態が加えられてもよい。この場合、この回路は、起動指令を受信した後に、スリープ状態から、追加の中間状態を経由して、第一アイドル状態に切り替わる。この追加した中間状態では、全ての列導体が０ボルト（Ｖｓｓ）である一方、電圧ＶＲＲ／２が全ての行導体に加えられる。
【０１１６】
さらに、追加の状態間遷移を用いても良い。これは、他の行が選択される際の、直接的な読出し−読出し状態遷移と、削除−削除状態遷移を含む。この直接遷移は、連続した読出し又は削除動作を高速化する。
【図面の簡単な説明】
【０１１７】
【図１】メモリ回路を示す。
【図２】メモリセルを示す。
【図３】メモリ回路使用中の電圧マージンを示す。
【図４】読出し中に加えられる電圧の例を示す。
【図５】プログラム中に加えられる電圧の例を示す。
【図６】削除中に加えられる電圧の例を示す。
【図７】列駆動回路の例を示す。
【図７ａ】列駆動回路の例を示す。
【図８】行駆動回路の例を示す。
【図９】制御回路の状態図を示す。
【図１０】他の列駆動回路を示す。
【図１１ａ】制御回路の状態図を示す。
【図１１ｂ】制御回路の状態図を示す。
【図１２ａ】電圧図を示す。
【図１２ｂ】電圧図を示す。
【図１２ｃ】電圧図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図７ａ】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【国際調査報告】
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