(57)【要約】トランスコンダクタンスセルが開示されている。トランスコンダクタンスセルは片端接地の(single-ended)ものであってもよいし、あるいは差動のものであってもよい。トランスコンダクタンスセルは同調可能な劣化回路を備えることができる。同調可能な劣化回路は直列接続された複数の電界効果トランジスタを有することができ、該電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有する、【選択図】図４
2008514130.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数の電界効果トランジスタを有する同調可能な劣化回路を具備し、前記電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有する、トランスコンダクタンスセル。
【請求項２】
前記同調可能な劣化回路は更に、前記電界効果トランジスタに直列接続されているフィードバック抵抗器を具備する、請求項１に記載のトランスコンダクタンスセル。
【請求項３】
前記同調可能な回路は更に、タップの異なる１つを経由して前記電界効果トランジスタの各々に同調電圧を印加するように構成されたタップ付き電圧分割器ネットワークを具備する、請求項１に記載のトランスコンダクタンスセル。
【請求項４】
前記タップ付き電圧分割器ネットワークは、前記同調電圧が前記タップ付き電圧分割器ネットワークに印加されると隣接する複数のタップ対のそれぞれの間に差動電圧を発生するよう構成され、前記差動電圧は電界効果トランジスタのうちの１つの静止ドレイン-ソース電圧に等しい、請求項３に記載のトランスコンダクタンスセル。
【請求項５】
前記タップ付き電圧分割器ネットワークは直列接続された１以上の抵抗器を具備し、前記１以上の抵抗器のそれぞれは異なる隣接する複数のタップ対の間に配置されている、請求項３に記載のトランスコンダクタンスセル。
【請求項６】
前記１以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると、隣接する複数のタップ対のそれぞれの間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタのうちの１つの前記静止ドレイン-ソース電圧に等しい、請求項５に記載のトランスコンダクタンスセル。
【請求項７】
同調電圧を受けるよう構成されたタップ付き電圧分割器ネットワークと、直列接続された複数の電界効果トランジスタとを有する同調可能な劣化回路を具備し、前記電界効果トランジスタのそれぞれは複数のタップの中の異なる１つに結合されたゲートを有する、トランスコンダクタンスセル。
【請求項８】
前記同調可能な劣化回路は更に、前記電界効果トランジスタに直列接続されたフィードバック抵抗器を具備する、請求項７に記載のトランスコンダクタンスセル。
【請求項９】
前記タップ付き電圧分割器ネットワークは直列接続された１以上の抵抗器を具備し、前記１以上の抵抗器のそれぞれは異なる隣接する複数のタップ対の間に配置されている、請求項７に記載のトランスコンダクタンスセル。
【請求項１０】
前記１以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されるとそれぞれ異なる隣接する複数のタップ対の間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタのうちの１つの前記静止ドレイン-ソース電圧に等しい、請求項９に記載のトランスコンダクタンスセル。
【請求項１１】
下記を具備する差動トランスコンダクタンスセル：
一対の入力トランジスタ；及び
直列接続された複数の電界効果トランジスタを備える第１のレッグおよび直列接続された複数の電界効果トランジスタを備える第２のレッグを有する同調可能な劣化回路；
ここにおいて、前記第１のレッグの一端は前記入力トランジスタの第１のものに結合され、前記第２のレッグの一端は前記入力トランジスタの第２のものに結合され、前記電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有する。
【請求項１２】
前記同調可能な劣化回路はさらに、前記第１のレッグにおいて前記電界効果トランジスタと直列接続された第１のフィードバック抵抗器と、前記第２のレッグにおいて前記電界効果トランジスタと直列接続された第２のフィードバック抵抗器とを具備する、請求項１１に記載のトランスコンダクタンスセル。
【請求項１３】
前記同調可能な回路は更にタップ付き電圧分割器ネットワークを具備し、前記複数のタップのそれぞれは電界効果トランジスタの異なる対に同調電圧を印加するように構成され、前記電界効果トランジスタ対のそれぞれは前記第１のレッグからの電界効果トランジスタのうちの１つと、前記第２のレッグからの電界効果トランジスタのうちの１つを備える、請求項１１に記載のトランスコンダクタンスセル。
【請求項１４】
前記タップ付き電圧分割器ネットワークは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると各隣接する複数のタップ対の間に差動電圧を発生するよう構成され、前記差動電圧は前記電界効果トランジスタのうちの１つの静止ドレイン-ソース電圧に等しい、請求項１３に記載のトランスコンダクタンスセル。
【請求項１５】
前記タップ付き電圧分割器ネットワークは直列接続された１以上の抵抗器を具備し、前記１以上の抵抗器のそれぞれは異なる隣接する複数のタップ対の間に配置されている、請求項１３に記載のトランスコンダクタンスセル。
【請求項１６】
前記１以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると、異なる隣接する複数のタップ対のそれぞれの間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタのうちの１つの前記静止ドレイン-ソース電圧に等しい、請求項１５に記載のトランスコンダクタンスセル。
【請求項１７】
下記を含むトランスコンダクタンスセル：
一対の入力装置；及び
直列接続された複数の電界効果トランジスタを備える第１のレッグと直列接続された複数の電界効果トランジスタを備える第２のレッグとを有する同調可能な劣化回路；
ここにおいて、前記第１のレッグの一端は前記入力トランジスタの第１のものに結合され、前記第２のレッグの一端は前記入力トランジスタの第２のものに結合され、前記同調可能な劣化回路は更に同調電圧を受けるよう構成されたタップ付き電圧分割器ネットワークを有し、各電界効果トランジスタ対は複数のタップの異なる１つに結合されたゲートを有し、前記各電界効果トランジスタ対は前記第１のレッグからの前記電界効果トランジスタの１つと、前記第２のレッグからの前記電界効果トランジスタの１つを備える。
【請求項１８】
前記同調可能な劣化回路は更に、前記第１のレッグにおいて前記電界効果トランジスタと直列接続された第１のフィードバック抵抗器と、前記第２のレッグにおいて前記電界効果トランジスタと直列接続された第２のフィードバック抵抗器とを具備する、請求項１７に記載のトランスコンダクタンスセル。
【請求項１９】
前記タップ付き電圧分割器ネットワークは直列接続された１以上の抵抗器を具備し、前記１以上の抵抗器は異なる隣接する複数のタップ対の間に配置されている、請求項１７に記載のトランスコンダクタンスセル。
【請求項２０】
前記１以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると、異なる隣接する複数のタップ対のそれぞれの間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタの静止ドレイン-ソース電圧に等しい、請求項１９に記載のトランスコンダクタンスセル。
【請求項２１】
下記を具備するフィルタ：
同調可能な劣化回路を有するトランスコンダクタンスセル、ここにおいて前記同調可能な劣化回路は直列接続された複数の電界効果トランジスタを有する、前記電界効果トランジスタのそれぞれは、同調電圧を受けるよう構成されたゲートを有する；
前記トランスコンダクタンスセルの出力に結合されたシャントキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般的には電子機器に関するものであり、さらに詳しくは良好な同調域を有するトランスコンダクタンス(transconductance)セルに関するものである。
【背景技術】
【０００２】
今日、ほとんど全ての電子適用において広範囲にわたってフィルタが使用されている。フィルタは、周波数に関する信号の振幅および、または位相特性を変更する電子ネットワークである。従って、フィルタは、ある周波数範囲内の信号を強調し、他の周波数範囲内の信号を阻止するために電子回路において使用されてもよい。フィルタの動作(behavior)は、その伝達関数の式により周波数領域において数学的に表される。この伝達関数は、様々な周波数での入力信号の振幅に対するフィルタの効果を表している。
【０００３】
トランスコンダクタンスセル（Ｇｍセル）は、ローパスフィルタのような、フィルタ設計の基本的構築(building)ブロックとしてしばしば使用されている。ローパスフィルタは低周波信号を通過させ、そのフィルタの極(pole)周波数より上の周波数における信号を阻止する。フィルタの極周波数は、信号出力が中心周波数より３デシベル下がった(drops)周波数に等しい。極周波数より下の周波数の範囲は、フィルタの通過域として知られている。理想のローパスフィルタは、その通過域にわたってフラットな(flat)応答を有する伝送関数を有している。しかし、実際の実施においては、ローパスフィルタは、Ｇｍセルの非直線性のためにその通過域において信号ひずみ(distortion)を受ける可能性がある。従って、ローパスフィルタ設計のために改善された直線性を有するＧｍセルが必要とされ続けている。
【発明の開示】
【課題を解決するための手段】
【０００４】
本願の一つの観点において、トランスコンダクタンスセルは、直列接続された複数の電界効果トランジスタを有する同調可能な劣化回路を備え、電界効果トランジスタのそれぞれは、同調電圧を受けるよう構成されたゲートを有している。
【０００５】
本願の別の観点において、トランスコンダクタンスセルは、同調電圧を受けるよう構成されたタップ付き(tapped)電圧分割器(divider)ネットワークを有する同調可能な劣化回路を備えている。この同調可能な劣化回路は更に、直列接続された複数の電界効果トランジスタを備え、該電界効果トランジスタのそれぞれはタップの異なる１つに結合されたゲートを有している。
【０００６】
本発明の更に別の観点において、差動(differential)トランスコンダクタンスセルは、一対の入力トランジスタと、直列接続された複数の電界効果トランジスタを備えた第１のレッグおよび直列接続された複数の電界効果トランジスタを備えた第２のレッグを有する同調可能な劣化回路とを具備し、該第１のレッグの一端は入力トランジスタの第１のものに結合され、該第２のレッグの一端は入力トランジスタの第２のものに結合され、該電界効果トランジスタのそれぞれは同調電圧を受けるように構成されたゲートを有している。
【０００７】
本発明の別の観点において、差動トランスコンダクタンスセルは、一対の入力装置と、直列接続された複数の電界効果トランジスタを備えた第１のレッグおよび直列接続された複数の電界効果トランジスタを備えた第２のレッグを有する同調可能な劣化回路とを具備し、前記第１のレッグの一端は入力トランジスタの第１のものに結合され、第２のレッグの一端は入力トランジスタの第２のものに結合されている。該同調可能な劣化回路は更に、複数のタップの異なる１つに結合されたゲートを有する電界効果トランジスタの各対を用いて同調電圧を受けるよう構成されたタップ付き電圧分割器ネットワークを備え、該電界効果トランジスタ対のそれぞれは、第１のレッグからの電界効果トランジスタの１つと、第２のレッグからの電界効果トランジスタの１つを備える。
【０００８】
本発明の更に別の観点において、フィルタは同調可能な劣化回路を有するトランスコンダクタンスセルを備え、該同調可能な劣化回路は直列接続された複数の電界効果トランジスタを有し、該電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有している。該フィルタは更に、トランスコンダクタンスセルの出力に結合されたシャント(shunt)キャパシタを備えている。
【０００９】
本発明の他の実施形態は、本発明の様々な実施形態がイラストにより図示・説明されている以下の詳細な説明から当業者に容易に明らかになることが認識される。お分かりのとおり、本発明は他の異なる実施形態が可能であり、そのそれぞれの詳細は全て、本発明の技術的範囲を逸脱することなく様々な他の点において改良可能である。従って、図面と詳細な説明は限定的なものではなく本質的に例示的なものであると解釈すべきである。
【発明を実施するための最良の形態】
【００１０】
本発明の観点は、添付図面において限定的ではなく例示的に図示されている。  
添付の図面と関連して以下に記載する詳細な説明は本発明の様々な実施形態の説明のためのものであり、本発明が実践されうる唯一の実施形態を表すものではない。この開示に記載されている各実施形態は本発明の一例として提供されているに過ぎず、必ずしも他の実施形態より好ましいあるいは有効なものであるとは限らないと解釈すべきである。本発明を徹底的に理解するために、詳細な説明には具体的な詳細が含まれている。しかし、本発明はこれらの具体的な詳細がなくとも実施可能であることが当業者に明らかになるであろう。本発明の概念を曖昧にすることを避ける目的で、いくつかの例においては周知の構成や装置がブロック図で図示されている。
【００１１】
図１はフィルタの機能的ブロック図である。フィルタ１０２は、所望のフィルタ応答を発生するために、出力回路中にシャントキャパシタＣを有するＧｍセル１０４を使用してもよい。フィルタ１０２の伝達関数は、周波数領域において次の式によって表される。
【数１】
2008514130.tif 000003
ここで、ＧmはＧｍセルのトランスコンダクタンスである。
【００１２】
先に説明したとおり、フィルタの極周波数は、信号出力Ｖoutが中心周波数より３デシベル下った周波数に等しい。この定義を考慮すると、極周波数はトランスコンダクタンスと共に変化することが検査により即座にわかる。従って、フィルタの帯域通過はＧｍセル１０４のトランスコンダクタンスを調整することで制御可能である。
【００１３】
図２は、対称ソース結合差動(symmetrical source-coupled differential)増幅器を具備するＧｍセルの概略図である。Ｇｍセル１０４は、一対の入力ｎ−チャネル(n-channel)電界効果トランジスタ（ＦＥＴ）２０２ａおよび２０２ｂを有するものとして図示されているが、その代わりに、一対のｐ−チャネル(p-channel)ＦＥＴを用いて実施されることができる。各入力ＦＥＴ２０２ａおよび２０２ｂは、そのドレイン回路中にアクティブ(active)負荷２０４ａおよび２０４ｂをそれぞれ含んでいる。アクティブ負荷はｐ−チャネルＦＥＴとして図示されているが、その代わりにｎ−チャネルＦＥＴであることができる。Ｇｍセル１０４は更に、各入力ＦＥＴ２０２ａおよび２０２ｂのソース回路中でフィードバック抵抗器Ｒを用いて実施される劣化回路２０６を含んでいてもよい。定電流源２０８は劣化回路２０６に結合されていてもよい。
【００１４】
フィードバック抵抗器ＲはＧｍセル１０４の直線性を改善するために使用されることができ、結果的にその通過域にわたって比較的平坦な応答を有する伝達関数が得られる。残念ながら、フィードバック抵抗器Ｒは、結果的に固定トランスコンダクタンスを有するＧｍセル１０４を生じさせ、従って、フィルタの通過域を調整して、プロセス、電圧および気温変化を補償することは難しい可能性がある。フィルタの通過域がプロセス、電圧および気温変化にわたって一定のままであることを保証するために、Ｇｍセルのトランスコンダクタンスは調整可能でなければならない。これは、固定フィードバック抵抗器Ｒを可変フィードバック抵抗器と交換することにより達成可能である。
【００１５】
図３は、劣化回路において可変フィードバック抵抗器として電界効果トランジスタ（ＦＥＴ）を使用している同調可能なＧｍセルの概略図である。Ｇｍセル１０４は、そのコレクタ回路中にアクティブ負荷３０４ａおよび３０４ｂをそれぞれ有する一対の入力バイポーラ(bipolar)トランジスタ３０２ａおよび３０２ｂを含んでいてもよい。Ｇｍ１０４は更に、各入力トランジスタ３０２ａおよび３０２ｂのエミッタ回路においてＦＥＴ３０８ａおよび３０８ｂを用いて実施されている同調可能な劣化回路３０６を含んでいてもよい。定電流源３１０は、この同調可能な劣化回路３０６に結合されていてもよい。
【００１６】
ＦＥＴ３０８ａおよび３０８ｂは、同調電圧をゲートに印加することによってＧｍセル１０４のトランスコンダクタンスを変化させるための手段を備えている。このアプローチの欠点は、フィルタの直線性がＦＥＴ３０８ａおよび３０８ｂの非直線性のために悪化する可能性があることである。この状況を改善するために、図４に示されているように、一対の固定抵抗器Ｒは、１つが各入力トランジスタ３０２ａおよび３０２ｂのエミッタ回路中に挿入された状態で、同調可能な劣化回路３０６において使用されることができる。図４に示されているように、ＦＥＴと組み合わせて固定抵抗器を用いて実施される劣化回路は、結果的に、同調範囲を減少させるが、直線性における何らかの改善をもたらすことができる。
【００１７】
ＦＥＴの非直線性は、図５に示されているドレイン特性カーブのセットを参照して論じられる。各ドレイン特性カーブは、１つの与えられたゲートソース電圧（ＶGS）に対するドレイン-ソース電圧（ＶDS）の関数としてドレイン-ソース電流（ＩDS）を示している。
【００１８】
ドレイン特性カーブは２つの領域：トリオード(triode)領域５０２と飽和領域５０４、に分割される。トリオード領域５０２において、ドレイン特性は以下の式で示される：
【数２】
2008514130.tif 000004
ここで、μは多数キャリアの移動度である；
ＣOは単位面積当りのゲートキャパシタンスである；
Ｌはチャネル長である；
Ｗはチャネル幅である；及び
ＶTはＦＥＴが伝導を開始する閾値ゲート-ソース電圧ＶGSである。
【００１９】
ＦＥＴの抵抗ｒDSはドレイン-ソース電流（ＶDS／ＩDS）によって分割されるドレイン-ソース電流に等しく、式（２）から次のように導き出される：
【数３】
2008514130.tif 000005
【００２０】
式（３）は以下のように書き換え可能である：
【数４】
2008514130.tif 000006
【００２１】
式（４）から検査によって、分母の最後の項がゼロになると、ＦＥＴの抵抗ｒDSはドレイン-ソース電圧ＶDSから独立することが即座にわかる。換言すると、ゲート-ソース電圧ＶGSがプロセス、電圧及び気温変化を補償するために固定値に合わせられる(tuned)と、信号が入力トランジスタ３０２ａおよび３０２ｂ（図３参照）のベースに与えられたときのドレイン-ソース電圧ＶDSの変化に関わらず、フィードバック抵抗ｒDSは、分母の最後の項がゼロになると一定になる。従って、この項はＦＥＴの直線性をよく示し、以降、直線性ファクタｆLINとして表される：
【数５】
2008514130.tif 000007
【００２２】
式（５）は、静止(quiescent)ドレイン-ソース電圧ＶDSを低下させて、同調あるいはゲート-ソース電圧ＶGSを増加させることにより、ＦＥＴの直線性を改善することができることを表している。これは、各ドレイン特性カーブが、より低いドレイン-ソース電圧ＶDSでより直線形になることを図示している図５と一致している。図５は更に、トリオード領域５０２における任意の与えられたドレイン-ソース電圧ＶDSに関して、ゲート-ソース電圧ＶGSが増加するにつれて、ドレイン特性カーブが次第に、より直線的になることを図示している。
【００２３】
図６は、トリオード領域の線形部分において動作する劣化ＦＥＴを使用する同調可能なＧｍセルの概略図である。このアプローチの結果、セルの直線性を損なうことなく広い同調範囲が得られる。Ｇｍセル１０４は一対の入力装置を含んでいる。これらの入力装置は図６においてバイポーラトランジスタ６０２ａおよび６０２ｂとして示されているが、その代わりに、任意の入力装置であってもよい。この例において、バイポーラトランジスタ６０２ａおよび６０２ｂはそれぞれ、それらの各コレクタ回路中にアクティブ負荷６０４ａおよび６０４ｂを有していてもよい。Ｇｍセル１０４は更に、入力装置に結合された同調可能な劣化回路６０６を含んでいてもよく、図６に示されている例ではバイポーラトランジスタ６０２ａおよび６０２ｂのエミッタに結合されている。定電流源６０８は同調可能な劣化回路６０６に結合されてもよい。
【００２４】
図６に示されているように、同調可能な劣化回路６０６は、一方のバイポーラトランジスタ６０２ａのエミッタに結合されている第１のレッグ６１０ａと、他方のバイポーラトランジスタ６０２ｂのエミッタに結合されている第２のレッグ６１０ｂとを含むことができる。第１のレッグ６１０ａは、第１のセットのＦＥＴ（Ｑ11〜Ｑ1n）と直列接続されたフィードバック抵抗器Ｒを含んでいてもよく、第２のレッグ６１０ｂは第２のセットのＦＥＴ（Ｑ21〜Ｑ2n）と直列接続されたフィードバック抵抗器Ｒを含んでいてもよい。“直列”接続とは、同じ電流が構成部分を通って流れることを意味する。図６において、同調可能な劣化回路６０６の第１（あるいは第２）のレッグにおけるフィードバックトランジスタおよびＦＥＴは、同じドレイン-ソース電流ＩDSがそれらの各々を通って流れるので直列であると言われる。直列“接続”とは、図示されているように直接的であることが可能であり、あるいは、状況において適切な場合には、例えば、介在するまたは中間の装置や他の手段を経由して、間接的であることができる。
【００２５】
同調可能な劣化回路６０６は更に、タップ付き電圧分割器ネットワーク６１２を含んでもよい。図６に図示されている例において、タップ付き電圧分割器ネットワーク６１２が、直列接続された多数の抵抗器Ｒbと共に示されている。もっとも、他の電圧分割器ネットワークを使用してもよい。タップ付き電圧分割器ネットワーク６１２は同調電圧を受けるための正の入力と、抵抗器Ｒgndを介して接地端子に接続されている負の入力とを含んでいる。タップ付き電圧分割器ネットワークは更にｎ個のタップを含んでいる。図６に示されているように、第１のタップＴ1 は、第１および第２のレッグ６１０ａおよび６１０ｂのそれぞれにおけるＦＥＴＱ11およびＱ21 のゲートに接続されている。同様に第２のタップＴ2 はＦＥＴＱ12およびＱ22 のゲートに接続されていることが示されており、第ｎのタップＴn はＦＥＴＱ1nおよびＱ2n のゲートに接続されていることが示されている。
【００２６】
構成部分の値は、良好な同調範囲を有する線形Ｇｍセルが得られるように選択されることができる。これは、様々な方法で達成可能である。構成部分の値を選択するのに適した開始ポイントは、バイポーラトランジスタ６０２ａおよび６０２ｂのゼロ励起動作ポイントである。典型的に“静止”ポイントと呼ばれるゼロ励起動作ポイントは、アクティブ領域において、好ましくは、各トランジスタの出力特性カーブの中央においてトランジスタをバイアスするよう選択されることができる。それぞれの静止ポイントで動作するトランジスタを用いて、極周波数より下の入力信号の経時変化した(time-varyng) イクスカーション(excursions)を出力において忠実に再生しなければならない。
【００２７】
各バイポーラトランジスタ６０２ａおよび６０２ｂを通った静止電流が判定されると、劣化回路６０６中の各ＦＥＴに関するドレイン-ソース電圧ＶDS は式（２）を用いて計算されることができる。計算されたドレイン-ソース電圧ＶDSが比較的小さい場合、Ｇｍセルは劣化回路６０６の各レッグ６１０ａおよび６１０ｂにおける１つのＦＥＴを用いて妥当な直線性を有して動作することができる。しかし、計算されたドレイン-ソース電圧ＶDS が増加するにつれて、図５のドレイン特性カーブから検査によって分かるように、単一のＦＥＴは非直線的に動作しはじめることができる。劣化回路６０６の各レッグ６１０ａおよび６１０ｂ中のマルチプル(multiple)のＦＥＴを使用することによって、各ＦＥＴのドレイン-ソース電圧ＶDS を減少させることができる。図５を参照すると、これはトリオード領域の線形部分に向かってドレイン特性カーブの下方に各ＦＥＴの動作ポイントを移動させ、その結果より直線的なＧｍセルになる。
【００２８】
ＦＥＴの適切な数が決定されると、ゲート-ソース電圧ＶGSを増加させることにより直線性が更に改善されることができる。これは、劣化回路６０６中の電圧分割器ネットワーク６１２を用いて達成されてもよい。より低いＦＥＴＱ11およびＱ21（ＶGS1）のためのゲート-ソース電圧ＶGSは、電圧分割器ネットワーク６１２への負の入力において抵抗器Ｒgndによって設定されることができる。ＦＥＴに印加されるゲート-ソース電圧ＶGSは、各タップ間の一連の抵抗器Ｒbを用いて電圧分割器ネットワークの一番下から一番上へ徐々に増加されることができる。各ＦＥＴに印加されるゲート-ソース電圧ＶGSは、それの直ぐ下のＦＥＴのドレイン-ソースＶDS電圧の降下を補償するために増加されなければならない。従って、ＦＥＴＱ12およびＱ22のゲート-ソースＶGSは、ＶGS1＋ΔＶでなければならず、またＦＥＴＱ1nおよびＱ2nのゲート-ソースＶGSは、ＶGS1＋ｎΔＶでなければならない。ここでΔＶは次式により表される：
【数６】
2008514130.tif 000008
【００２９】
開示されている実施形態の上記した説明は、当業者が本発明を行ったり使用したりすることを可能にするために提供されている。これらの実施形態への様々な改良は当業者に容易に明らかとなり、ここに規定されている一般的原理は本発明の技術的範囲を逸脱することなく他の実施形態に適応されることができる。従って、本発明はここに示されている実施形態に制限されるものではなく、ここに開示されている原理及び新規の特徴と一致する最も広い技術範囲を与えられる。
【図面の簡単な説明】
【００３０】
【図１】Ｇｍセルを用いたフィルタの機能的ブロック図。
【図２】対称ソース結合差動増幅器を使用するＧｍセルの概略図。
【図３】劣化回路において可変抵抗器として電界効果トランジスタ（ＦＥＴｓ）を使用する同調可能なＧｍセルの概略図。
【図４】劣化回路において固定抵抗器と組み合わせて電界効果トランジスタ（ＦＥＴｓ）を使用する同調可能なＧｍセルの概略図。
【図５】ＦＥＴのドレイン特性カーブを示す図。
【図６】トリオード領域の線形部分において動作する劣化ＦＥＴを使用する同調可能なＧｍセルの概略図。
【図１】
2008514130.tif 000009
【図２】
2008514130.tif 000010
【図３】
2008514130.tif 000011
【図４】
2008514130.tif 000012
【図５】
2008514130.tif 000013
【図６】
2008514130.tif 000014
【国際調査報告】
2008514130.tif 000015
2008514130.tif 000016
2008514130.tif 000017
2008514130.tif 000018
2008514130.tif 000019