(57)【要約】集積回路は、互いに直列に接続された複数のＣＭＯＳモジュール(10)を具えており、各モジュール(10)は、第１および第２の基準ライン（Vdd、Vss）の間に接続されている。第１のトランジスタ（54）が、モジュール(10)の少なくとも１つと第１の基準ライン（Vdd）との間に設けられ、第２のトランジスタ（52）が、モジュール(10)の１つと第２の基準ライン（Ｖss）との間に設けられ、これらのトランジスタが電流源（I1、I2）として駆動するように、トランジスタ（52、54）と並列にキャパシタ（C25、C26）が設けられる。その結果、電力消費およびリーク電流が低減される。
2008520153.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準または電源ラインと第２の基準ラインとの間に接続されたＣＭＯＳモジュールであって、
第１のトランジスタが前記モジュールと前記第１の基準ラインとの間に存在し、
第２のトランジスタが前記モジュールと前記第２の基準ラインとの間に存在し、
前記第１および第２のトランジスタが、使用中に、それぞれ、第１および第２の電流源として動作するように、前記第１のトランジスタと並列に第１の容量手段が設けられ、前記第２のトランジスタと並列に第２の容量手段が設けられている、
ことを特徴とするＣＭＯＳモジュール。
【請求項２】
前記第１および第２の容量手段は、それぞれのトレンチキャパシタを構成すことを特徴とする請求項１に記載のＣＭＯＳモジュール。
【請求項３】
前記第１および第２の容量手段は、オフチップキャパシタを構成することを特徴とする請求項１に記載のＣＭＯＳモジュール。
【請求項４】
前記第１および第２の容量手段に蓄積された電荷を電源手段に向け送給するチャージポンプを具えることを特徴とする請求項１に記載のＣＭＯＳモジュール。
【請求項５】
前記チャージポンプが、前記電源手段から前記第１および第２の容量手段に向け電荷を送給するように構成されていることを特徴とする請求項４に記載のＣＭＯＳモジュール。
【請求項６】
ＣＭＯＳモジュールを製作する方法であって、
ＣＭＯＳ回路を基板上に設けるステップと、
前記ＣＭＯＳ回路を、第１の基準または電源ラインと第２の基準ラインとの間に、前記第１および第２の基準ラインと直列に設けられているそれぞれのトランジスタを介して接続するステップと、
前記第１および第２のトランジスタが、使用中に、それぞれ、第１および第２の電流源として動作するように、前記第１のトランジスタと並列に第１の容量手段を、前記第２のトランジスタと並列に第２の容量手段を設けるステップと、
を具えるＣＭＯＳモジュールを製作する方法。
【請求項７】
各々直列に接続された複数のＣＭＯＳ回路を具えている集積回路であって、
前記ＣＭＯＳ回路が第１の基準または電源ラインと第２の基準ラインとの間に接続され
第１のトランジスタが前記ＣＭＯＳ回路の少なくとも１つと前記第１の基準ラインとの間に設けられ、
第２のトランジスタが前記ＣＭＯＳ回路の少なくとも１つと前記第２の基準ラインとの間に設けられ、
前記第１および第２のトランジスタが、使用中に、それぞれ電流源として動作するように、前記第１のトランジスタと第１の容量手段が並列に設けられ、前記第２のトランジスタと並列に第２の容量手段が設けられている、
ことを特徴とする集積回路。
【請求項８】
電源手段と、前記第１および第２の容量手段に蓄積された電荷を前記電源手段に向けて送給するチャージポンプとを具えることを特徴とする請求項７に記載の集積回路。
【請求項９】
前記電源手段と直列に等価デカップリング容量手段（あるいは、第１および第２の容量手段の直列回路によって形成される等価物）を具え、該データカップリング容量手段を経て前記電荷が前記チャージポンプによって送給されることを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記等価デカップリング容量手段は、１つ以上の比較的大きいトレンチキャパシタを具えることを特徴とする請求項９に記載の集積回路。
【請求項１１】
集積回路を作製する方法であって、
複数のＣＭＯＳ回路を基板上に形成するステップと、
前記ＣＭＯＳ回路を互いに直列に接続するステップと、
各ＣＭＯＳ回路を第１の基準または電源ラインと第２の基準ラインとの間に接続するステップと、
第１のトランジスタを前記ＣＭＯＳ回路の少なくとも１つと前記第１の基準ラインとの間に設けるステップと、
第２のトランジスタを前記ＣＭＯＳ回路の少なくとも１つと前記第２の基準ラインとの間に設けるステップと、
前記第１および第２のトランジスタが、使用中に、それぞれ第１および第２の電流源として動作するように、前記第１のトランジスタと並列に第１の容量手段を設け、前記第２のトランジスタと並列に第２の容量手段を設けるステップと、
を具えることを特徴とする集積回路を製作する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、断熱的ＣＭＯＳ設計に関するものであり、詳細には、リーク電流および消費電力を低減するためのＣＭＯＳ回路設計に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（相補型金属酸化膜半導体）論理は、コンピュータ、電気通信および信号処理装置で使用される論理ゲートおよび他のデジタル回路を実現するためにｐ型とｎ型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の組合せを用いるものである。ＣＭＯＳ回路の大きな利点は、論理ゲートへの入力を切り換えるとき以外は（理想的には）電流を流さず、それゆえ、電力を消費しないということである。ＣＭＯＳは、これを達成するために、すべてのｎ型ＭＯＳＦＥＴをｐ型ＭＯＳＦＥＴと組み合わせて、一方が導通しているときは他方が導通しないように、両ＭＯＳＦＥＴに同一の入力を配線する。
【０００３】
長い間、ＭＯＳＦＥＴは縮小され続けており、その理由は、第１に、（より短いチャネルを有する）小さいＭＯＳＦＥＴは多くの電流を通す（面積の２乗あたり）ことができるからであり、第２に、小さいＭＯＳＦＥＴは小さいゲートを有し、従って小さいゲート容量を有するからである。これらの２つの要因は、短いスイッチング時間、従って速い処理速度に貢献する。無論、ＭＯＳＦＥＴのサイズを縮小する継続的な動きの第３の理由は、小さいＭＯＳＦＥＴは高密度にパッケージングできることが明らかであり、その結果、より小さいチップ、あるいは、同面積でより高い計算能力を有するチップが得られるためである。いずれにしても、集積回路の作製コストは、１ウェハあたり製造できるチップの数に大いに関連している。
【０００４】
図１に示す回路トポロジを考える。図示するように、複数のＣＭＯＳインバータモジュール10は、互いに直列に接続されている。各インバータモジュール10は、電源ラインVddへの第１の接続と、グラウンド（Vss）への第２の接続とを具える。完全のために、図２を参照すれば、各インバータモジュールは、直列に接続されたｐチャネルＭＯＳＦＥＴ12とｎチャネルＭＯＳＦＥＴ14とを具え、２つのデバイスのゲートは一緒に接続されている。
【０００５】
携帯型の無線電子装置の使用が増加するにつれて、消費電力の低減が今日のＶＬＳＩ回路およびシステム設計においてますます重要になってきた。ＣＭＯＳ回路では、アクティブモード中の全消費電力は、ダイナミック電力とアクティブリーク電力とである。スタンバイモードにおいては、電力消費はスタンバイリーク電流に起因する。例えば、米国特許第6,307,396号には、インバータチェーンと、トリプルウェル・トランジスタと、回路が低電力スタンバイモードへ移行するのが遅れる場合に蓄電器として作用するそれぞれのキャパシタとを有するＣＭＯＳ入力バッファ段が記載されている。
【０００６】
ＣＭＯＳ回路のダイナミック電力は、主に負荷キャパシタンスの充放電による。各データおよび／またはクロック変化に対して、完全に充電／放電されたデータ／クロック信号を表す電荷は選択された基準電圧VssまたはVddにより決まる。ＣＭＯＳ回路のスタティックリーク電力は各トランジスタを流れるリーク電流によって決定され、２つの主な原因を有する。すなわち、逆バイアスダイオード接合リーク電流およびサブスレショルドリーク電流である。ダイオード接合リーク電流は非常に小さいので、以下では無視する。サブスレショルドリーク電流は、閾値電圧の減少とともに指数関数的に増加する。一方、電源電圧を低下させることは通常、消費電力を低減する最も有効な方法であるが、電源電圧の低下に伴って、低い電源電圧は遅い動作モードにつながるので、性能条件を満たすために、トランジスタ閾値電圧（Vt）もまた、低下させなければならない。残念なことに、このような閾値の低下は、上述のリーク電流の指数関数的な増加につながる。
【０００７】
単一のチップに高い閾値のトランジスタおよび低い閾値のトランジスタの両方を有する多閾値ＣＭＯＳ回路を用いて、特に低電圧低電力（ＬＶＬＰ）で高性能のアプリケーションにおいて、リークの問題を解決することができる。高い閾値のトランジスタはサブスレッショルドリーク電流を抑えることができ、低い閾値のトランジスタを用いて高速性能（ターンオン時）を達成することができる。
【０００８】
特にデバイス寸法は絶えまなく縮小する必要があるので、追加のパワースイッチをアクティブ論理回路とグラウンドシステムとの間に配置可能にすることによってノイズを低減するために、トリプルウェルＣＭＯＳ技術を使用してＣＭＯＳ回路を実現することは周知である。これらのパワースイッチは、論理回路が不活性のときのリーク電流を最小化するために使用される。図３には、ＰＭＯＳトランジスタ18およびＮＭＯＳトランジスタ20を支持するｐ型基板16を具える、代表的なトリプルウェルＣＭＯＳ構造が図式的に示されている。ＰＭＯＳトランジスタ18は、ディープｎ型ウェル22と、ｐ型ソースおよびドレイン領域26、28が設けられた標準のｎ型ウェル24とからなる。ＮＭＯＳトランジスタ20は、ｎ型ソース及びドレイン領域32、34が設けられたｐ型ウェル30からなる。トリプルウェルＣＭＯＳ技術は公知技術であり、本明細書では詳細に説明しない。
【０００９】
図１に示す回路（一般に、トリプルウェル技術を用いて実現される）においては、出力インバータモジュールの直前のインバータモジュールの、上側（電源）接続線および下側（グラウンド）接続線内に高いVt（閾値電圧）の直列トランジスタがそれぞれ存在するが、これらのトランジスタは機能セル電圧をオン、オフするために使用され、すなわち、これらの直列トランジスタは、完全にオン、オフされるので、図示されていない。
【００１０】
しかし、集積回路の設計者は、より小さいトランジスタおよびより速いスイッチング時間を達成しようとする試みにおいて、他の問題に遭遇することになった。例えば、伝統的に、スイッチング時間はゲート容量に概ね比例していたが、ＭＯＳＦＥＴのゲート容量は減少され、他の容量、特に、入力を出力に接続する金属線から生ずる相互接続容量の方が大きくなっている。
【００１１】
図１の回路の相互接続配線は、デバイスバルクへのそれぞれの接続と電源およびグラウンドレールとに関連するそれぞれの容量C1〜C12を有し、これらの容量は、標準のＣＭＯＳ設計では、ｐ型ＭＯＳＦＥＴが開のとき充電され、ｎ型ＭＯＳＦＥＴが開のとき放電される。どちらの場合でも、逆型のＭＯＳＦＥＴは非導通モードである。５０ｎｍＣＭＯＳより進んだ設計では、この周囲の配線容量は、ゲートの入力容量よりはるかに優勢である。事実、ミクロン以下のプロセスの場合には、相互接続配線容量は総負荷キャパシタンスの８０％以上になりえ、その結果、不満足なことに、高い電荷損失、およびそれゆえ、高い消費電力につながる。
【００１２】
これまで、断熱的ＣＭＯＳ論理設計を確立するためにさまざまな試みが実行されており、これに関する２つの主な基本的方向は、ａ）電荷を誘導成分の電流に変更すること、ｂ）トランスファゲート論理を用いて入力から出力までのデータパスを通して電荷を転送すること、である。
【００１３】
しかし、いずれの場合も、ＣＭＯＳブロックおよびモジュールの設計トポロジを著しく変更しなければならず、その結果生ずる損失は通常あまりに高いままである。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、消費電力およびエネルギー損失を低減するために、ＣＭＯＳ集積回路の電荷損失を低減し、さらにリーク電流も減らすことにある。
【課題を解決するための手段】
【００１５】
本発明によれば、第１の基準または電源ラインと第２の基準ラインとの間に接続されたＣＭＯＳモジュールであって、第１のトランジスタが前記モジュールと前記第１の基準ラインとの間に存在し、第２のトランジスタが前記モジュールと前記第２の基準ラインとの間に存在し、前記第１および第２のトランジスタが、使用中に、それぞれ、第１および第２の電流源として動作するように、前記第１のトランジスタと並列に第１の容量手段が設けられ、前記第２のトランジスタと並列に第２の容量手段が設けられているＣＭＯＳモジュールが提供される。
【００１６】
このように、相互接続配線容量に充電及び放電された全電荷を、電源手段と等価的に直列のキャパシタンスに（再び）収集することができる。この電荷回収概念は、トリプルウェル技術を使用すれば、標準セルからオンチップおよびオフチップインターフェイス（バス）およびオンチップおよびオフチップメモリ構造まで、全てのＣＭＯＳモジュール／回路に適用できる。
【００１７】
また、本発明によれば、ＣＭＯＳモジュールを作製する方法が提供され、この方法は、ＣＭＯＳ回路を基板上に設けるステップと、前記ＣＭＯＳ回路を、第１の基準または電源ラインと第２の基準ラインとの間に、前記第１および第２の基準ラインと直列に設けられているそれぞれのトランジスタを介して接続するステップと、前記第１および第２のトランジスタが、使用中に、それぞれ、第１および第２の電流源として動作するように、前記第１のトランジスタと並列に第１の容量手段を、前記第２のトランジスタと並列に第２の容量手段を設けるステップとを具える。
【００１８】
さらに、本発明によれば、互いに直列に接続された複数のＣＭＯＳ回路を具えている集積回路であって、前記ＣＭＯＳ回路が第１の基準または電源ラインと第２の基準ラインとの間に接続され、第１のトランジスタが前記ＣＭＯＳ回路の少なくとも１つと前記第１の基準ラインとの間に設けられ、第２のトランジスタが前記ＣＭＯＳ回路の少なくとも１つと前記第２の基準ラインとの間に設けられ、前記第１および第２のトランジスタが、使用中に、それぞれ電流源として動作するように、前記第１のトランジスタと並列に第１の容量手段が設けられ、前記第２のトランジスタと並列に第２の容量手段が設けられている集積回路が提供される。
【００１９】
また、本発明によれば、集積回路を製作する方法が提供され、この方法は、複数のＣＭＯＳ回路を基板上に形成するステップと、前記ＣＭＯＳ回路を互いに直列接続するステップと、各ＣＭＯＳ回路を第１の基準または電源ラインと第２の基準ラインとの間に接続するステップと、第１のトランジスタを、前記ＣＭＯＳ回路の少なくとも１つと前記第１の基準ラインとの間に設けるステップと、第２のトランジスタを、前記ＣＭＯＳ回路の少なくとも１つと前記第２の基準ラインとの間に設けるステップと、前記第１および第２のトランジスタが、使用中に、それぞれ第１および第２の電流源として動作するように、前記第１のトランジスタと並列に第１の容量手段を設け、前記第２のトランジスタと並列に第２の容量手段を設けるステップとを具える。
【００２０】
本発明の構成ととともに縮小化プロセスの結果として、バルク（すなわち電源）に対する相互接続容量は、ＣＭＯＳモジュールのゲート容量を含む入力負荷容量より優勢になる。
【００２１】
第１および第２の容量手段は、例えば、追加の導体パッドを費やして、オフチップゲート酸化膜キャパシタを具えてもよいが、特に集積回路がトリプルウェルＣＭＯＳ設計である場合には、それぞれのトレンチキャパシタを具えることがより好ましい。トレンチキャパシタは、半導体基板にエッチングされた溝内に形成されたキャパシタである。この種のキャパシタの利点は、比較的容易に形成することができるということ、および、キャパシタを形成するのに必要なウェハ領域を増大することなくキャパシタの領域を拡大することができる（その結果大容量が達成可能）ということである。トレンチキャパシタンスは、メタル1の共通電源系の下に埋設することができ、この場合にはゲート酸化膜デカップリングキャパシタンスは殆どあるいはまったく必要ないので、歩留まりに好影響を有する。
【００２２】
実際的な理由のために、両方のトレンチキャパシタンスは、第１のトランジスタと並列に第１の容量手段を付与し、第２のトランジスタと並列に第２の容量手段を付与するために、基板に設けるのが好ましい。共通電源手段が低い等価直列インピーダンスであるとみなされるので、直列の共通電源手段を有する基板に対して第２の容量手段を第２のトランジスタと並列に、即ち第２の基準ラインに関連する第２のトランジスタと並列に設けることが可能である。
【００２３】
モジュールは、前記第１および第２の容量手段に蓄積される電荷を電源手段に供給するチャージポンプを具えることが有益であり、その逆もまた好ましい。この機能の結果として、ＣＭＯＳは実質的に断熱的に設計でき、損失はトランジスタおよびチャージポンプのスイッチング損失まで減少する。電源手段は、前記電荷が前記チャージポンプによって蓄積される等価なデカップリング容量手段を直列に具えることが有益である。等価なデカップリング容量手段は、それと並列に、１つ以上の比較的大きいトレンチキャパシタ（大きい充電バッファを得るために）および１つ以上の比較的小さいゲート酸化膜容量手段（任意選択で）を具えることができる。但し、デカップリングキャパシタは、代案として、完全にチップ外部に設けてもよい。
【００２４】
本発明は、熱およびバッテリー関連の問題を解決するために、高電力から超低電力のアプリケーションまでのＣＭＯＳ設計に用いることができることはいうまでもない。さらに、本発明は、標準のＣＭＯＳセル設計だけでなく、モジュール（ＩＰブロック）間インターフェースバスやメモリセル内にさえ用いることができる。
【００２５】
本発明のこれらおよびその他の態様は、以下に記載されている実施形態を参照して明瞭に説明される。
【発明を実施するための最良の形態】
【００２６】
ここで、本発明の一実施例を、ほんの一例として、添付図面を参照して以下に説明する。
【００２７】
図４を参照すると、可変閾値ＣＭＯＳの周知の概念が示され、回路への電源電圧は、アクティブ論理回路がVdd'およびVss'レールに接続されるアクティブモードと、回路がVddおよびVssレールに接続されるスタンバイモードとの間で可変である。２つのモード間で切り替えを行い、機能セル電圧をオン／オフするために、高閾値電圧（High-Vt）のトランジスタ（図示せず）がそれぞれの電源レールとＣＭＯＳモジュールとの間に（AおよびBで）直列に設けられる。そして、このタイプの構成の目的は、電力消費を最小化するために機能セル電圧を最小化することにあり、これは抵抗モードに設定される直列トランジスタによって達成される。しかし、電力消費はまた、機能セルの電荷消費の関数でもあり、上述したように、本発明の目的は、ＣＭＯＳ集積回路の電荷損失を減らして消費電力およびエネルギー損を減らすとともに、リーク電流も減らすことにある。
【００２８】
本発明によれば、この目的は、上述の直列トランジスタを、これらのトランジスタと並列にキャパシタを設けることによってこれらのトランジスタがそれぞれ電流源（高い等価直列抵抗を有する）として作用するように、異なる方法で駆動することによって達成される。主な利点は、バルク、すなわち電源および周囲相互接続に対する信号相互接続容量が入力負荷容量より優勢になるという事実から生じる。
【００２９】
図５を参照すると、本発明の例示的実施形態に従う集積回路は、互いに直列に接続された複数のＣＭＯＳインバータモジュール10を具え、各モジュール10は、前と同様に、電源ラインとグラウンドとの間に接続される。しかし、本例では、追加のトランジスタがＣＭＯＳブロックおよびモジュールの電源側とグラウンド側の両方に直列に設けられ、これらのトランジスタは、これらのトランジスタと並列にキャパシタC25、C26を設ける（トリプルウェルプロセスの使用が可能）ことによって、スイッチや抵抗としてではなく、それぞれの電流源I1、I2として使用される。相互接続配線容量を優勢のままとするために、図５に示すように、外部あるいは共通電源層Vddとグラウンド層Vssとの間に２つの相互接続層100、200を埋設することは有益である。その結果、これらのキャパシタ間の電圧を固定レベル、例えば０．５Ｖまたはそれより小さい値に維持することができる。さらに、キャパシタC25、C26間のこのバックバイアス電圧レベルは最も低い安定電圧レベルによって決定され、この電圧レベルは現在検討中のＣＭＯＳプロセスにおいて最低のアナログ複雑さで制御できる。低い閾値電圧を有するトランジスタのバックバイアスはリーク電流を大幅に減らすこと、および、バックバイアスが回路自体によって生成されるとき、低Vt機能回路と直列の追加のキャパシタンスがこのようなバックバイアス電圧を示すことは周知である。言い換えれば、（トリプルウェル）キャパシタンスC25、C26間の直流電圧のために、ＣＭＯＳブロックおよびモジュールに使用されるトランジスタのバックゲートは、リークが著しく少なくなるようにあらかじめバイアスがかけられる。
【００３０】
図示するように、標準のＣＭＯＳブロックおよびモジュール10は、外部から供給される電源電圧レール間で規定のフローティング構成をなす。キャパシタC25、C26は、電流源I1、I2とともに、トリプルウェル全体の電圧の平衡を達成するために設定される。抵抗R3およびR4は単に回路に直流バイアスをかけてアナログ回路シミュレーションを実行可能にするために含められている。
【００３１】
直列キャパシタンスC25、C26はチップ外部に設けてもよいが、グラウンドに対するトレンチキャパシタンスの形でチップ上に設けることが好ましい。なぜなら、これらのキャパシタは、ウェハエリアコストを過度に上げることなく、トランジスタと集積するのが比較的容易であるからである。図６を参照すると、本発明の例示的実施形態に従う、トリプルウェルを有する断熱セルおよびトレンチキャパシタンスのトポロジが図式的に示されている。図示するように、相補型インバータトランジスタ12、14は、ダイパッド50上にトリプルウェル技術を使用して実現される。同様に、図５について述べた電流源I1およびI2を形成する直列トランジスタ52、54は、それぞれの外部の電源レールVddおよびVssの位置で、相補型ＭＯＳＦＥＴ12、14の片側に形成される。トレンチキャパシタンス56、58は、相補型ＭＯＳＦＥＴ構成とそれぞれのトランジスタ52、54との間に設けられ、トレンチキャパシタンスは、60に示されるように、Vssおよび／またはVddに配線される。Vssからダイパッド50へのダウンボンド62も図示されている。基板の背面に接続されトレンチキャパシタに接触するダイパッドへのダウンボンドによって、直列抵抗（すなわちトレンチキャパシタンス内の損失）がさらに減少する。
【００３２】
図７および８を参照すると、ここでは、全ての相互接続容量CsidおよびCsis（図５ではキャパシタC13〜C24で示される）を、トリプルウェル・キャパシタンスC26およびC25を介して上部電源レールから充電および放電を行うことができる。言い換えると、相互接続容量Csid、Csisは、スイッチングの結果として、それらの電荷をC26およびC25に放出する。これらのトリプルウェル・キャパシタンスは、相互接続容量と比較すると大きいので、ＣＭＯＳモジュールの内で低Vt出力トランジスタのスイッチングのために消費される電荷を除く全電荷を回収することができる。これはC26、C25間の電圧を増加させ、内部ノードまたは電源デカップリングキャパシタンスCssddの電圧は、回路が不作動になるレベルにまで低下する。電荷をキャパシタC26およびC25からCssddへ転送することによって、電荷平衡が回復される（導通状態から非導通状態への移行時に出力トランジスタの抵抗によって生ずるわずかな損失は別にして）。すなわち、（そうでなければ）損失された電荷が電流源I1およびI2によって外側電源ノードから内部電源ノードへ供給される。
【００３３】
図６に示す本発明の典型的な実用的な実施態様によれば、キャパシタンスCssddに存在すべきである電荷が、それぞれC25およびC26間の電圧差として現れる。図７および８で与えられる３つのキャパシタンス（Cssdd、C25およびC26）オプションは、図６で与えられる２つのキャパシタンス（C25およびC26）オプションに減らすことができ、これにより本発明の実施に必要なキャパシタンスの領域を（約５０％まで）減らすことができる。
【００３４】
好適実施形態では、チャージポンプを用いて電荷を電源デカップリングキャパシタンスCssdd（またはその等価物）に供給する。このキャパシタンスは、電荷回収プロセスのために大きい時定数となるように十分大きくなければならない。チャージポンプ（図５に示さない）に使用される電荷転送キャパシタンスは、等価電源デカップリングキャパシタンスと比較して小さい。相互接続配線容量と他の電源バッファ用キャパシタとの比は、標準のＣＭＯＳセルの閾値電圧が過度に影響を受けないように、すなわちリーク電流を過度に変調しないように、電源バッファ用キャパシタンス間の電圧変化を低くするために、大きくしなければならないことはいうまでもない。しかし、この実装は相当なキャパシタンスCssddを必要とするにもかかわらず、この特定のキャパシタンスは、トレンチキャパシタンス（大きい電荷バッファを得るため）と（クロック）サイクル毎に局部的電荷を得る小さいゲート酸化膜キャパシタとの並列回路によって達成できる。当業者に知られているように、トレンチキャパシタンスは100nF/mm2以上で生成でき、一方、ゲート酸化膜キャパシタンスは10nF/mm2以下で生成できる。さらに、ゲート酸化膜キャパシタンスは小さい等価直列抵抗を有するのに対し、トレンチキャパシタンスは実質的に大きい等価直列抵抗を有し、はしご型ＲＣネットワークとして作用する。このように、ＲＣ製品の各々は、互いに一致しうる。
【００３５】
チャージポンプの複雑性を減らすために、これらは、コアブロックへの追加の電源ピンを費やして、外部的に取り付けることができる。しかし、提案のトポロジは、各ブロックまたはモジュールごとにチップ上で用いることができ、多量の小さいチャージポンプを必要とする。このようなブロックおよびモジュール間のインターフェイスは、（トリプルウェル電圧の影響を受ける）低いVtトランジスタの閾値電圧の差を補償するためにレベルシフタを必要とする。
【００３６】
オンチップパワーマネージャ（図示せず）は、セルあるいはセルブロックがいつアクティブにならなければならないかについてあらかじめ知る。それから、チャージポンプまたは直列キャパシタンスと並列の電流源を２重に用いることができる。電源電圧を上昇させると、上部電源Vddからの電荷がゆっくりキャパシタンス（C25、C26及びCssdd（使われている場合））に蓄積され、内部電源電圧Vdd’をこれらのセルに供給する。電源電圧を減少させると、チャージポンプはできるだけ長い時間をかけて電荷を放電でき、直列キャパシタンスC25、C26から電荷を取り出すことができる。言い換えれば、記載されているトポロジによれば、全電荷をあるレベルから別のレベルまで転送できるので、ブロックおよびモジュールのパワーオンおよびオフモードを容易に達成することができる。もっとも、これには少しの時間を要するが、この時間は数マイクロ秒のステップ回復時間を有する外部電源系と整合し得る。
【００３７】
要約すると、ＣＭＯＳアプリケーションの電荷損失は、本発明を使用して、このような電荷を、他のオンチップあるいはオフチップキャパシタンスに回復させることによって、少なくとも著しく減じることが可能となる。オンチップキャパシタンスと共に、トリプルウェル技術、例えばトレンチキャパシタンスを用いれば、損失をトランジスタおよびチャージポンプのスイッチング損失まで低下する電荷の回復が達成される。この技術は、トリプルウェル技術が現れる全てのＣＭＯＳプロセスで用いることができ、２０ナノメートルのＣＭＯＳテクノロジに制限されることなく、９０ナノメートルやそれ以上のＣＭＯＳテクノロジにおいても用いることができる。主な利点は、バルク、すなわち電源および周囲の相互接続に対する信号相互接続（即ち配線）容量が入力負荷容量より優勢になるという事実から生じる。さらに、本発明によれば、バックバイアスによりリーク電流を実質的に減らし、ブロックおよびモジュールの電源エネーブル化を完全に制御することができ、従って、内部電圧のdI/dt損失を減らすことができる。
【００３８】
本発明の利点は以下のとおりである。
−提案されたＣＭＯＳ回路トポロジは、断熱に近いレベルまで、電力消費を実質的に減らす。例えば、図示されたインバータチェーンに関して、同じ機能性能を得ながら、電流を５０ｍＡから２ｍＡ未満まで減らすことができる。
−提案された新規なＣＭＯＳ回路トポロジは、スイッチングトランジスタのバックゲートバイアスによりブロックのリークを実質的に減らすことができる。
−ＣＭＯＳブロックおよびモジュールの標準設計トポロジを維持できる（インダクタンスを用いてエネルギーを回復するトランスファゲート論理またはトポロジを使用するときには、維持できない）。
−大きなストレージキャパシタの使用のために、プロセスの時定数が低減し、チャージポンプの使用を可能にする。回路の全損失は、出力トランジスタおよびチャージポンプの損失で決まる。
−内部電荷蓄積を有する分離したトレンチキャパシタを使用するとき、基板に対する漂遊容量がさらに得られる（無償で）。これらのトレンチキャパシタンスと並列に、ゲート酸化膜キャパシタを用いて、サイクル毎に必要な電荷を供給することができる。トレンチキャパシタンスがＲＣはしご型ネットワークとして作用するので、接触領域で使用されるキャパシタンスはすでに十分であって、その動作に必要な時定数を低下することなく、ゲート酸化膜キャパシタンスを交換できる。
【００３９】
上述の実施例は例示であり、本発明を限定するものではなく、当業者は添付の特許請求の範囲の範囲を逸脱することなく多くの代替実施例を設計可能であるということに留意する必要がある。「具えている」および「具える」などの単語は、請求項あるいは本明細書に列記されていない要素またはステップの存在を除外するものではない。単数形で述べる要素は複数の要素を除外するものではないし、その逆も成り立つ。本発明は、異なる要素を具えるハードウェアによって、および、最適にプログラムされたコンピュータによって実装することができる。いくつかの手段を列挙している装置請求項において、これらの手段のいくつかは、ハードウェアの同一の要素によって具現化できる。特定の手段が相互に異なる従属請求項に引用されているが、このことは、これらの手段の組合せが有利に使用できないことを示すものではない。
【図面の簡単な説明】
【００４０】
【図１】従来技術に従うＣＭＯＳインバータ設計の回路図である。
【図２】ＣＭＯＳインバータモジュールの回路図である。
【図３】トリプルウェルＣＭＯＳ技術を図式的に示す断面図である。
【図４】多閾値ＣＭＯＳ設計の概念を示す回路図である。
【図５】本発明の例示的実施形態によるＣＭＯＳインバータチェーンの回路図である。
【図６】本発明の例示的実施形態に従うＣＭＯＳセルの図式的な断面図であり、トリプルウェル内に形成され、集積トレンチキャパシタンスを有する。
【図７】本発明の例示的実施形態に従ってＣＭＯＳモジュールの電荷の流れを示す回路図である。
【図８】本発明の例示的実施形態に従ってＣＭＯＳモジュールの電荷の流れを示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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