(57)【要約】  動的メモリセル（２１６Ｄ）のために隠れリフレッシュレートを変更するためのシステム（２００）と方法は、プロセッサー（２０２）からの制御信号（ＣＥ＊）を監視すること及び前記制御信号（ＣＥ＊）がアサートされる時、前記動的データの隠れリフレッシュを第一のリフレッシュレートで実行することを含む。前記動的データは、所定の期間に対して前記制御信号が無効にされる時、第二のリフレッシュレートでリフレッシュされる。隠れリフレッシュ制御部（２０６）は、動的メモリセルの前記アレイの隠れリフレッシュの期間中、動的メモリセル（２１６Ｄ）の前記アレイに結合する。前記隠れリフレッシュ制御部（２０６）は更に、前記メモリデバイスでプロセッサーからの要求を識別する制御信号を監視し、前記制御信号がアサートされる時、前記動的データを第一のリフレッシュレートでリフレッシュするために構成される。前記隠れリフレッシュ制御部（２０６）は更に、所定の期間に対して前記制御信号（ＣＥ＊）が無効にされる時、前記動的データを第二のリフレッシュレートでリフレッシュするために構成される。【選択図】  図１
2008542967.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスの動的データの隠れリフレッシュレートを変更するための方法であって、
メモリデバイスで制御信号を監視し、前記制御信号はプロセッサーからの要求を識別する、ことと、
前記制御信号がアサートされる時、第一のリフレッシュレートで前記動的データをリフレッシュすることと、
前記制御信号が所定の期間に対して非アサートされる時、第二のリフレッシュレートで前記動的データをリフレッシュすることと、
を備える方法。
【請求項２】
前記制御信号は前記プロセッサーにより開始されるチップイネーブル信号であることを特徴とする請求項１記載の方法。
【請求項３】
前記第一のリフレッシュレートは、前記第二のリフレッシュレートよりもより高い頻度であることを特徴とする請求項１記載の方法。
【請求項４】
監視することが、前記所定の期間を決定するための期間閾値に対して非アサートされている時の前記制御信号のタイミングをみることを更に備えることを特徴とする請求項１記載の方法。
【請求項５】
監視することが、前記所定の期間を決定するために前記制御信号が非アサートされる間、リフレッシュパルスの数量を計測することを更に備えることを特徴とする請求項１記載の方法。
【請求項６】
監視することが、前記所定の期間を決定するために前記制御信号が非アサートされる間、リフレッシュ完了信号の数量を計測することを更に備えることを特徴とする請求項１記載の方法。
【請求項７】
隠れリフレッシュのために構成されるメモリデバイスをリフレッシュするための方法であって、
隠れリフレッシュクロック信号を発生することと、
前記リフレッシュクロック信号のサイクルの数量が第一のリフレッシュレートに対応する計数に等しい時にリフレッシュパルスをアサートすることと、
前記リフレッシュパルスに応答して前記メモリデバイスの動的メモリセルのアレイに対応するアドレスを発生することと、
前記アドレスにより特定される動的メモリセルの前記アレイをリフレッシュすることと、
前記メモリデバイスで受信される制御信号が所定の期間に対して非アサートされる時、第二のリフレッシュレートに対応する前記計数を変えることと、
を備える方法。
【請求項８】
前記制御信号はプロセッサーにより開始されるチップイネーブル信号であることを特徴とする請求項７記載の方法。
【請求項９】
前記第一のリフレシュレートは前記第二のリフレシュレートよりもより高い頻度であることを特徴とする請求項７記載の方法。
【請求項１０】
変更は更に、前記所定の期間を決定するための期間閾値に対して非アサートされている時の前記制御信号のタイミングをみることを備えることを特徴とする請求項７記載の方法。
【請求項１１】
変更は更に、前記所定の期間を決定するために前記制御信号が非アサートされる間、前記リフレッシュパルスの連続発生の数量を計測するを備えることを特徴とする請求項７記載の方法。
【請求項１２】
監視することが、前記所定の期間を決定するために前記制御信号が非アサートされる間、前記アレイのリフレッシュの連続発生の数量を計測することを更に備えることを特徴とする請求項７記載の方法。
【請求項１３】
リフレッシュクロックを発生するように構成される隠れリフレッシュ発振部と、
前記リフレッシュクロックのサイクルの数量を計数し、前記数量が定義済み計数に等しくなる時リフレッシュパルスをアサートするように構成されるリフレッシュカウンターと、
前記リフレッシュパルスに応答して動的メモリセルのアレイに対応するアドレスを発生するように構成される隠れリフレッシュアドレスカウンターと、
モード検出部で受信される制御信号が所定の期間に対して非アサートされる時、動的メモリセルの前記アレイの第一のリフレッシュレートを第二のリフレッシュレートに変更するように構成されるモード検出部と
を備える隠れリフレッシュ制御器。
【請求項１４】
前記制御信号は前記隠れリフレッシュ制御部で受信されるチップイネーブル信号であることを特徴とする請求項１３記載の隠れリフレッシュ制御器。
【請求項１５】
前記第一のリフレシュレートは前記第二のリフレシュレートよりもより高い頻度であることを特徴とする請求項１３記載の隠れリフレッシュ制御器。
【請求項１６】
前記所定の期間は、期間閾値に対して非アサートである時、前記制御信号のタイミングを取ることにより決定されることを特徴とする請求項１３記載の隠れリフレッシュ制御器。
【請求項１７】
前記所定の期間は、前記制御信号が非アサートされる間、前記リフレッシュパルスの連続発生の数量を計測することにより決定されることを特徴とする請求項１３記載の隠れリフレッシュ制御器。
【請求項１８】
前記所定の期間は、前記制御信号が非アサートされる間、前記アレイのリフレッシュの連続発生の数量を計測することにより決定されることを特徴とする請求項１３記載の隠れリフレッシュ制御器。
【請求項１９】
動的メモリセルのアレイと、
動的メモリセルの前記アレイの隠れリフレッシュの期間中、動的メモリセルの前記アレイに結合可能な隠れリフレッシュ制御部で、前記隠れリフレッシュ制御部はプロセッサーからメモリデバイスへの要求を識別する制御信号を監視するように構成され、前記制御信号がアサートされる時、前記動的データを第一のリフレッシュレートでリフレッシュし、そして前記制御信号が所定の期間に対して非アサートにされる時、前記動的データを第二のリフレッシュレートでリフレッシュするものと
を備えるメモリデバイス。
【請求項２０】
前記隠れリフレッシュ制御部は、
リフレッシュクロックを発生するために構成される隠れリフレッシュ発振器と、
前記リフレッシュクロックのサイクルの数量を計数し、前記数量が定義済み計数に等しくなる時リフレッシュパルスをアサートするために構成されるリフレッシュカウンターと、
前記リフレッシュパルスに応答して動的メモリセルの前記アレイに対応するアドレスを発生するために構成される隠れリフレッシュアドレスカウンターと、
前記モード検出部で受信される前記制御信号が所定の期間に対して非アサートにされる時、動的メモリセルの前記アレイの前記第一のリフレッシュレートを前記第二のリフレッシュレートに変更するように構成されるモード検出部を備える
ことを特徴とする請求項１９記載のメモリデバイス。
【請求項２１】
前記制御信号は前記隠れリフレッシュ制御部で受信されるチップイネーブル信号であることを特徴とする請求項２０記載のメモリデバイス。
【請求項２２】
前記第一のリフレシュレートは前記第二のリフレシュレートよりもより高い頻度であることを特徴とする請求項２０記載のメモリデバイス。
【請求項２３】
前記所定の期間は、期間閾値に対して非アサート済みの時、前記制御信号をタイミングすることにより決定されることを特徴とする請求項２０記載のメモリデバイス。
【請求項２４】
前記所定の期間は、前記制御信号が非アサートにされる間、前記リフレッシュパルスの連続発生の数量を計測することにより決定されることを特徴とする請求項２０記載のメモリデバイス。
【請求項２５】
前記所定の期間は、前記制御信号が非アサートにされる間、前記アレイのリフレッシュの連続発生の数量を計測することにより決定されることを特徴とする請求項２０記載のメモリデバイス。
【請求項２６】
入力デバイス、出力デバイス、メモリデバイス、前記入力、出力に結合され動作可能なプロセッサーデバイス及びメモリデバイスを具備し、動的メモリセルのアレイ及び隠れリフレッシュ制御部を含む前記メモリデバイスが、
リフレッシュクロックを発生するために構成される隠れリフレッシュ発振器と、
前記リフレッシュクロックのサイクルの数量を計数し、前記数量が定義済み計数に等しくなる時リフレッシュパルスをアサートするために構成されるリフレッシュカウンターと、
前記リフレッシュパルスに応答して動的メモリセルのアレイに対応するアドレスを発生するように構成される隠れリフレッシュアドレスカウンターと、
前記モード検出部で受信される前記制御信号が所定の期間に対して非アサートにされる時、動的メモリセルの前記アレイの第一のリフレッシュレートを第二のリフレッシュレートに変更するために構成されるモード検出部を備える、
電子システム。
【請求項２７】
前記制御信号は前記隠れリフレッシュ制御部で受信されるチップイネーブル信号であることを特徴とする請求項２６記載の電子システム。
【請求項２８】
前記第一のリフレシュレートは前記第二のリフレシュレートよりもより高い頻度であることを特徴とする請求項２６記載の電子システム。
【請求項２９】
前記所定の期間は、期間閾値に対して非アサートの時、前記制御信号をタイミングすることにより決定されることを特徴とする請求項２６記載の電子システム。
【請求項３０】
前記所定の期間は、前記制御信号が非アサートにされる間、前記リフレッシュパルスの連続発生の数量を計測することにより決定されることを特徴とする請求項２６記載の電子システム。
【請求項３１】
前記所定の期間は、前記制御信号が非アサートにされる間、前記アレイのリフレッシュの連続発生の数量を計測することにより決定されることを特徴とする請求項２６記載のメモリデバイス。
【請求項３２】
複数のメモリデバイスを含み、
前記複数のメモリデバイスの少なくとも１つが、
動的メモリセルのアレイと、
動的メモリセルの前記アレイの隠れリフレッシュの期間中、動的メモリセルの前記アレイに動作可能に結合する隠れリフレッシュ制御部で、前記隠れリフレッシュ制御部は、前記メモリデバイスでプロセッサーからの要求を識別する制御信号を監視するように構成され、前記制御信号がアサートである時、前記動的データを第一のリフレッシュレートでリフレッシュし、前記制御信号が所定の期間に対して非アサートにされる時、前記動的データを第二のリフレッシュレートでリフレッシュするものと
を具備する半導体ウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子メモリ、特にメモリデバイスと揮発性メモリデバイスの隠れリフレッシュを実行する方法に関する。
【背景技術】
【０００２】
メモリセル、特に動的ランダムアクセスメモリ（ＤＲＡＭ）セルは、漏えい電荷を復元するために時々リフレッシュする必要があり、これによりそのなかでロジック状態を維持する。従来、ＤＲＡＭリフレッシュプロセスは、メモリデバイスに結合されたプロセッサー又は制御部により、又はメモリデバイスの命令または制御インターフェースに適切な制御信号を供給することにより初期化される。近年、ＤＲＡＭｓにおいていくつかの形態のリフレッシュがプロセッサーから隠される。
【０００３】
メモリセルの周期的リフレッシュを必要とする動的（すなわちダイナミック）メモリデバイスに対比して、メモリセルのリフレッシュを必要としない静的（すなわちスタティック）メモリデバイスもまた一般的になっている。しかしながら、静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスは、蓄積電荷を維持するために多くのトランジスター及び回路を必要とする。追加回路及びそれに伴う増加面積により、システム用メモリの適切な形態を決定するために設計トレードオフがたびたび行われる。ハイブリッドメモリデバイスの１つの発展形式は、擬似静的ランダムアクセスメモリ（ＰＳＲＡＭ）デバイスとして知られるようになった。それにより、ＰＳＲＡＭデバイスは、ＤＲＡＭデバイス及びＳＲＡＭデバイスの両方の好ましい特徴、つまり、ＳＲＡＭデバイスの簡単化されたインターフェース及び集積化を有する低コスト及び大容量ＤＲＡＭデバイスを備える。ＰＳＲＡＭデバイスは、高密度動的メモリセルを採用することにより改善されたメモリセル密度を提供するが、また、その中に記憶されたロジック状態を判定するに十分なレベルで蓄積電荷を維持するために周期的リフレッシュを必要とする。
【０００４】
これらリフレッシュ要求に適応するために、ＰＳＲＡＭデバイスはメモリデバイス内に隠されるリフレッシュ回路を備え、これにより、リフレッシュプロセスを周期的に実行するために制御部又はプロセッサーをプログラミングするシステム設計者の負荷を取り除く。ＰＳＲＡＭデバイス内のこの隠れリフレッシュプロセスは、ＰＳＲＡＭデバイス内で周期的に実行されなければならず、そして必要なリフレッシュ動作を実行するためにＰＳＲＡＭデバイスに加えられるかなりの量の電力の使用を必要とする。電力管理は、一般的にメモリデバイスを集積するシステムに対して大変重要であるので、隠れリフレッシュ技術を利用するメモリデバイスを集積するシステムに対して改善された電力節約方法を提供する必要がある。
【発明の開示】
【０００５】
本発明は、典型的な実施例において、動的メモリセルの隠れリフレッシュレートを変更するためのシステムと方法に関する。本発明の一実施例は、メモリデバイス内の動的データの隠れリフレッシュレートを変更する方法を含む。プロセッサーからの要求を識別する制御信号は、前記メモリデバイスで監視され、前記メモリデバイス内の動的データの隠れリフレッシュは、前記制御信号がアサート（ａｓｓｅｒt）される時、第一のリフレッシュレートで実行される。前記動的データは、前記制御信号が所定の期間に対して非アサート(ｄｅａｓｓｅｒｔ)にされる時、第二のリフレッシュレートでリフレッシュされる。
【０００６】
別の本発明の実施例において、隠れリフレッシュ用に構成されるメモリデバイスをリフレッシュするための方法が提供される。前記方法は、隠れリフレッシュクロック信号を発生すること及び前記リフレッシュクロック信号のサイクルの数量が第一のリフレッシュレートに対応する計数に等しくなる時、リフレッシュパルスをアサートすることを含む。動的メモリセルのアレイに対応するアドレスは、前記リフレッシュパルスに応答して発生される。前記アドレスにより特定された動的メモリセルの前記アレイはリフレッシュされる。前記リフレッシュパルスのアサート状態に対応する前記計数は、前記メモリデバイスで受信された前記制御信号が所定の期間に対して非アサートにされる時、第二のリフレッシュレートに変えられる。
【０００７】
本発明の他の実施例において、隠れリフレッシュ制御部が提供される。前記隠れリフレッシュ制御部は、リフレッシュクロックを発生するために構成される隠れリフレッシュ発振部及び前記リフレッシュクロックのサイクルの数量を計数し、前記数量が定義済み計数に等しくなる時リフレッシュパルスをアサートするように構成されるリフレッシュカウンターを備える。前記隠れリフレッシュ制御部は更に、前記リフレッシュパルスに応答して動的メモリセルのアレイに対応するアドレスを発生するように構成される隠れリフレッシュアドレスカウンターを備える。モード検出部は、前記モード検出部で受信された制御信号が所定期間に対して非アサートにされる時、動的メモリセルの前記アレイの第一のリフレッシュレートを第二のリフレッシュレートに変更するように構成される。
【０００８】
本発明の更なる別の実施例において、動的メモリセルのアレイ及び隠れリフレッシュ制御部を備えるメモリデバイスが提供される。前記隠れリフレッシュ制御部は、動的メモリセルの前記アレイの隠れリフレッシュの期間中、動的メモリセルの前記アレイに結合する。前記隠れリフレッシュ制御部は更に、前記メモリデバイスでプロセッサーからの要求を識別する制御信号を監視し、前記制御信号がアサートされる時、第一のリフレッシュレートで前記動的データをリフレッシュするように構成される。前記隠れリフレッシュ制御部は更に、前記制御信号が所定期間に対して非アサートにされる時、第二のリフレッシュレートで前記動的データをリフレッシュするように構成される。
【０００９】
本発明の更なる他の実施例において、入力デバイス、出力デバイス、メモリデバイス及び前記入力、出力及びメモリデバイスに動作可能に結合したプロセッサーデバイスを備える電子システムが提供される。前記メモリデバイスは、動的メモリセルのメモリアレイ及び隠れリフレッシュ制御部を備える。前記隠れリフレッシュ制御部は、リフレッシュクロックを発生するように構成される隠れリフレッシュ発振部及び前記リフレッシュクロックのサイクルの数量を計数し、前記数量が定義済み計数に等しくなる時、リフレッシュパルスをアサートするように構成されるリフレッシュカウンターを備える。前記隠れリフレッシュ制御部は更に、前記リフレッシュパルスに応答して動的メモリセルのアレイに対応するアドレスを発生するように構成される隠れリフレッシュアドレスカウンターを備える。モード検出部は、前記モード検出部で受信された制御信号が所定期間に対して非アサートにされる時、動的メモリセルの前記アレイの第一のリフレッシュレートを第二のリフレッシュレートに変更するように構成される。
【発明を実施するための最良の形態】
【００１０】
一般的に、次の記述及び添付の図面を参照し、本発明の様々な側面は、その構造及び動作の方法を示すために例示される。例示実施例の共通要素は、同じ数字で指定される。提示される図は、実際の構造又は方法のいかなる特別な部分の実際の図の例示であることを意味しないが、本発明をより明瞭にそして完全に描写するために採用される単に理想化された表現であることを理解すべきである。
【００１１】
図１は、メモリデバイス２０４に結合するプロセッサー２０２を含むシステム２００の機能ブロック図である。メモリデバイス２０４は、リフレッシュ動作を実行し、プロセッサー２０２に関係してメモリデバイスの検出された動作状態によりリフレッシュレートを調整するための隠れリフレッシュ制御部２０６を備える。動作中、隠れリフレッシュ制御部２０６は、メモリデバイスの検出された動作状態に基づいて調整される期間での周期的な基準で動的記憶デバイス（例えば、動的メモリセル）上の隠れリフレッシュ動作を開始する。伸張されたリフレッシュ期間で適当なデータ保持に寄与する条件の時、隠れリフレッシュ期間又は区間を変更することによりメモリデバイスがより少しの電力しか消費しないことを可能にする。本実施例は、二通りのメモリデバイス動作モード、つまり、「アクティブモード」及び「セルフリフレッシュモード」を参照して記述されるが、発明はそれには限定しない。当業者は、リフレッシュレート又は期間の様々なグラデーション（ｇｒａｄａｔｉｏｎ）が、プロセッサーからメモリデバイスへのアクセス頻度、電力レベル、電力トランジェント、メモリデバイス製造プロセス変動（またはばらつき）及び技術を含む様々な要因及び当業者によって知られ理解される他の条件に依存して定義され得ることを理解する。
【００１２】
限定ではなく、例として、図１のメモリデバイス２０４は、隠れリフレッシュ方法を利用する動的ランダムアクセスメモリ（ＤＲＡＭ）デバイスとして構成される擬似静的ランダムアクセスメモリ（ＰＳＲＡＭ）デバイスとして構成され得る。ここに記述されるような一つの典型的な実施例はＰＳＲＡＭデバイスに向けられるが、ここに記述される一般的な原理はリフレッシュ技術を通じて電荷補充を必要とするメモリセル（つまり、ＤＲＡＭｓ、ＳＤＲＡＭｓ、ＳＬＤＲＡＭｓ及びＲＤＲＡＭｓを含む動的データを記憶するメモリセル）を含むあらゆるメモリデバイスに応用できる。以下の記述において、発明の様々な実施例の十分な理解を提供するためにある程度の詳細な説明がなされる。当業者は、発明及びその様々な実施例では回路及びロジックをプログラミングの方法によるプログラムの実行回路で置き換えて利用することにより実施され得ることを理解する。加えて、本発明の様々な実施例は、提供されるような詳細の一部は無しで実施し得る。更に、公知の回路、制御信号、タイミングプロトコル及び他のソフトウェア動作はここに本発明の様々な実施例の要素を不必要に不明瞭にすることを避けるため詳細に示されていない又は完全に省略される。
【００１３】
システム２００は、アドレス・バスＡＤＤＲを通じてアドレスをアドレスデコードロジック２０８に適用するプロセッサー２０２を含む。通常、アドレスデコードロジック２０８は、行アドレスマルチプレクサー２１０及びバンク制御ロジック２１２にそれぞれ与えられる行アドレスＲＡ及びバンクアドレスＢＡをデコードする。行アドレスマルチプレクサー２１０は、アドレスデコードロジック２０８から受信される行アドレスＲＡまたは隠れリフレッシュ制御部２０６から受信されるリフレッシュ行アドレスＲＦＲＡのいずれかを複数の行アドレスラッチ及びデコーダ回路２１４Ａ−Ｄに与える。バンク制御ロジック２１２は、受信されたバンクアドレスＢＡ又は隠れリフレッシュ制御部２０６からのリフレッシュバンクアドレスＲＦＢＡのいずれかに対応する行アドレスラッチ及びデコーダ回路２１４Ａ−Ｄをアクティブ化する、そしてアクティブ化された行アドレスラッチ及びデコーダ回路はその受信されデコードされた行アドレスをラッチする。デコードされた行アドレスに応答して、アクティブ化された行アドレスラッチ及びデコーダ２１４Ａ−Ｄは、様々な制御信号を対応するメモリバンク又はアレイ２１６Ａ−Ｄに与える、それによりデコードされた行アドレスに対応するメモリセルの行をアクティブ化する。アクセスされた行のメモリセルのデータは、メモリバンク又はアレイ２１６Ａ−Ｄに結合されるセンスアンプでセンスされ記憶される、またこれにより、前に記述したようにアクセスされたメモリセルをリフレッシュする。同様に、リフレッシュプロセスの期間中、行アドレスマルチプレクサー２１０は、リフレッシュ行アドレスＲＦＲＡを行アドレスラッチ及びデコーダ２１４Ａ−Ｄに与え、そしてバンク制御ロジック２１２は、メモリデバイス２０４がメモリバンク又はアレイ２１６Ａ−Ｄ内のメモリセルの隠れリフレッシュを実行する時、リフレッシュバンクアドレスＲＦＢＡを利用する。
【００１４】
述べられるように、アドレスデコードロジック２０８は、アドレス・バスＡＤＤＲ上で受信されるアドレスからの行及びバンクアドレスＲＡ，ＢＡ及び列アドレスＣＡをデコードする。アドレスデコードロジック２０８は、列アドレスカウンター及びラッチ回路２１８に列アドレスＣＡを提供でき、これは順番に列アドレスをラッチし、そしてラッチ列アドレスを複数の列デコーダ２２０Ａ−Ｄにあたえる。バンク制御ロジック２１２は、受信されたバンクアドレスＢＡに対応する列デコーダ２２０Ａ−Ｄをアクティブ化する、そしてアクティブ化された列デコーダは、カウンター及びラッチ回路２１８からの列アドレスＣＡをデコードする。メモリデバイス２０４の動作モードに依存して、カウンター及びラッチ回路２１８は、直接的にラッチされた列アドレスをデコーダ２２０Ａ−Ｄへ与えるか又は列アドレスシーケンスをアドレスデコードロジック２０８により提供される列アドレスＣＡで開始するデコーダへ与える。カウンター及びラッチ回路２１８からの列アドレスに応答して、アクティブ化された列デコーダ２２０Ａ−Ｄは、Ｉ／Ｏゲート及びデータマスキング回路２２２にデコード及び制御信号を与え、これはアクセスされるアレイ２１６Ａ−Ｄのメモリセルのアクティブ化された行のデコードされた列アドレスに対応するメモリセルを順にアクセスする。
【００１５】
読み出し動作期間中にアクティブ化されたメモリバンク又はアレイ２１６Ａ−Ｄから読み出されるデータは、Ｉ／Ｏゲート及びデータマスキング回路２２２を通じて読み出しラッチ２２４に結合され得る。回路２２２は、Ｎビットのデータを読み出しラッチ２２４に供給でき、そして２個のＮ／２ビットワードをマルチプレクサー２２６に与える。データ駆動回路２２８は連続的にマルチプレクサー２２６からのＮ／２ビットワードを受信する、そしてまた、ストローブ信号発生器２３０からのデータストローブ信号ＤＱＳ及び遅延ロックループ（ＤＬＬ）回路２３２からの遅延クロック信号ＣＬＫＤＥＬを受信する。ＤＱＳ信号は、ＣＬＫ信号と同じ周波数を有し、読み出し動作期間中メモリデバイス２０４からのデータをラッチする際にプロセッサー２０２により用いられる。遅延クロック信号ＣＬＫＤＥＬに応答して、データ駆動回路２２８は、デュアルデータレート（ＤＤＲ）構成において信号の立ち上がり及び立ち下がりエッジに同期される対応するデータワードＤＱとして受信されたＮ／２ビットワードを連続して出力する。そしてまたＣＬＫ信号の立ち上がり及び立ち下がりエッジに同期して立ち上がり及び立ち下がりエッジを有するデータストローブ信号ＤＱＳを出力する。各データワードＤＱ及びデータストローブ信号ＤＱＳは、プロセッサー２０２に結合するデータバスのデータを集合的に定義し、これは読み出し動作の期間中、データストローブ信号ＤＱＳに応答するＤＡＴＡバス上の各Ｎ／２ビットＤＱワードをラッチする。
【００１６】
プロセッサー２０２は、データ書き込み動作の期間中、データバスのデータ上のＮ／２ビットデータワードＤＱ、及びストローブ信号ＤＱＳを与える。データ受信回路２３４は、各ＤＱワードを受信し、これらをＤＱＳ信号によってクロックされる入力レジスター２３６に与える。デュアルデータレート（ＤＤＲ）例において、そしてＤＱＳ信号の立ち上がりエッジに応答して、入力レジスター２３６は第一のＮ／２ビットＤＱワードをラッチする。そしてＤＱＳ信号の立下りエッジに応答して、入力レジスターは対応するＮ／２ビットＤＱワードをラッチする。入力レジスター２３６は、Ｎ―ビットワードとして２個のラッチされたＮ／２ビットＤＱワードを、ＦＩＦＯ書き込み及び駆動回路２３８に提供し、これは与えられたＤＱワードをＤＱＳ信号に応答してＦＩＦＯ（先入れ先出し）書き込み及び駆動回路内にクロック入力する。ＤＱＳワードは、ＣＬＫ信号に応答してＦＩＦＯ書き込み及び駆動回路２３８からクロックアウトされ、そしてＩ／Ｏゲート及びマスキング回路２２２に与える。Ｉ／Ｏゲート及びマスキング回路２２２は、ＤＱワードをアクティブアレイ２１６Ａ−Ｄのアクセスされたメモリセルに転送する。本例示は、デュアルデータレートをサポートするために描かれているが、様々な実施例は同様により少ない及びより多いデータレートも考慮する。
【００１７】
制御ロジック２４０は、制御バスＣＯＮＴを通してプロセッサー２０２から複数のコマンド及びクロック信号を受信し、そしてメモリデバイス２０４の動作期間中に様々なメモリデバイス部品２０６―２３８を制御するために複数の制御及びタイミング信号を発生する。コマンド信号は、チップイネーブル信号ＣＥ＊、書き込みイネーブル信号ＷＥ＊、出力イネーブル信号ＯＥ＊、下位バイトイネーブル信号ＬＢ＊、上位バイトイネーブル信号ＵＢ＊、クロック信号ＣＬＫを含み、そして任意にスリープイネーブル信号ＺＺ＊のような他の制御信号を含み得る。１又は複数の前述の信号は、更に、低（ロー）をアサートした時アクティブであるような信号を指定する「＊」を有する対応相補信号を含む。インターフェースがあるとき、プロセッサー２０２は、コマンド信号ＣＥ＊,ＷＥ＊を読み出し又は書き込み動作のような特別なコマンドに対応する値に駆動する。クロック信号ＣＬＫに応答して、制御ロジック回路２４０は与えられたコマンドをラッチしデコードする、そして与えられたコマンドの動作を実行するためにメモリデバイス内の様々な構成品を制御する制御信号シーケンスを発生する。例としてそして限定ではなく、制御ロジック回路２４０は、ＣＬＫ信号のポジティブエッジでコマンド及びアドレス信号をラッチする、一方、入力レジスター２３６及びデータ駆動回路２２８はデータを、データストローブ信号ＤＱＳの一方または両エッジのいずれかに応答して、メモリデバイス２０４に及びから転送し得る。データ転送がクロック信号ＣＬＫの両エッジで起きる時、メモリデバイス２０４は、与えられたクロック信号の周波数に対応するレートでデータを転送する従来型ＳＲＡＭのレートの２倍のレートでデバイスに及びデバイスから転送されるデータを有するダブル・データ・レート（ＤＤＲ）デバイスとして参照され得る。
【００１８】
前に述べられたように、ＰＳＲＡＭメモリデバイスは、一般的に低消費電力携帯型応用への応用を見出し、一方高密度メモリ記憶を提供する。メモリデバイス２０４は、一般的にここでメモリバンク又はメモリアレイ２１６Ａ−Ｄ内の動的メモリセルの隠れリフレッシュとして示されるオン・チップ・リフレッシュ動作を実行する。隠れリフレッシュ制御部２０６により実行される隠れリフレッシュプロセスは、システムのメモリ制御部からの追加サポートを必要としない。更に、低消費電力携帯型応用において、特別な注意が隠れリフレッシュプロセスの間メモリデバイスの動作電力消費に与えられる。隠れリフレッシュ制御部２０６は、動的メモリデバイスに関連する漏れ電流によりデータロジック状態を失うこと失を防ぐために、メモリバンク又はアレイ２１６Ａ−Ｄ内に記憶されるデータをリフレッシュする必要性を検出する。
【００１９】
一般的に、隠れリフレッシュ制御部２０６は、隠れリフレッシュクロック信号ＲＦＣＬＫを発生するように構成される隠れリフレッシュ発振部２４２を備える。ＲＦＣＬＫ信号は、リフレッシュ区間又は期間を決定するためにクロックの数量を計数するための基準周波数を提供する。隠れリフレッシュ制御部２０６は更に、リフレッシュ発振部２４２のＲＦＣＬＫ信号に結合される隠れリフレッシュカウンター２４４を備える。隠れリフレッシュカウンター２４４は、ＲＥＦＲＥＳＨ  ＰＵＬＳＥ信号をアサートする時を決定するために、ＲＦＣＬＫ信号のサイクルの特定量を計数する。リフレッシュ期間又はレートは、メモリバンク又はアレイ２１６Ａ−Ｄ内の蓄積電荷を維持するために決定される。ＲＥＦＲＥＳＨ  ＰＵＬＳＥ信号の周波数は、隠れリフレッシュカウンター２４４内で定義される各モード用の定義済み閾値ＣＯＵＮＴの関数である。隠れリフレッシュ制御部２０６は更に、ＲＥＦＲＥＳＨ  ＰＵＬＳＥに応答してリフレッシュアドレス（例えば、リフレッシュ行アドレスＲＦＲＡ及びリフレッシュバンクアドレスＲＦＢＡ）を発生するように構成される隠れリフレッシュアドレスカウンター２４６を備える。
【００２０】
リフレッシュカウンター２４４は、モード検出器２４８によって構成可能であり、これはメモリデバイス２０４が少なくとも２個の隠れリフレッシュモード；つまり、（ｉ）データが現在ある又はデータがプロセッサー２０２とメモリバンク又はメモリアレイ２１６Ａ−Ｄ内のメモリ要素との間で最近転送されたことを特徴とするアクティブモード、又は（ｉｉ）プロセッサー２０２とメモリアレイのメモリ要素との間の情報交換の不活性の期間が検出されたことを特徴とするセルフリフレッシュモード；のいずれか１つにあるかどうかを判定する。メモリデバイス２０４は、活性状態でデータをプロセッサー２０２とやりとりする時、隠れリフレッシュプロセスのアクティブモードにデフォルト設定される。隠れリフレッシュプロセスのアクティブモードは、電圧変動、過渡状態、アレイを通しての移動反転（ｍｏｖｉｎｇ  ｉｎｖｅｒｓｉｏｎ）又は動的メモリセルの電荷漏えいを誘起する長いＲＡＳ低状態などの条件によるデータ損失を軽減するためにリフレッシュ動作をより高い頻度で実行する。
【００２１】
メモリデバイス２０４を隠れリフレッシュモードの動作にするために、隠れリフレッシュカウンター２４４は、現在の隠れリフレッシュモード（例えば、アクティブモード又はセルフリフレッシュモード）に対応するＲＦＣＬＫ信号のＣＯＵＮＴ数量の達成を検出し、これにより隠れリフレッシュ動作を開始する。応答して、隠れリフレッシュ制御部２０６は、行アドレスマルチプレクサー２１０及びバンク制御ロジック２１２に制御信号を与える。メモリアレイ２１６Ａ−Ｄの各行のメモリセルに連続的にアクセスしそれによりメモリセルをリフレッシュするために隠れリフレッシュ制御部２０６からのリフレッシュ行アドレスＲＦＲＡ及びリフレッシュバンクアドレスＲＦＢＡを前述の回路に使用させる。隠れリフレッシュ制御部２０６は、リフレッシュレートを制御し、このレートでアレイ２１６Ａ−Ｄのメモリセルが隠れリフレッシュ制御部２０６内のモード検出部２４８により判定されるように決定されたメモリデバイス動作モード（例えば、アクティブモード又はセルフリフレッシュモード）の関数としてリフレッシュされる。
【００２２】
上述のように、隠れリフレッシュ制御部２０６は、様々な動作モードに寄与する条件を決定するためにメモリデバイス２０４内の１又は複数の信号を監視するモード検出部２４８を備える。上述のように、システム２００の電力を節約することは望ましい、従ってモード検出部２４８がメモリアレイ２１６Ａ−Ｄのメモリセルの隠れリフレッシュレートが減少されそしてなおデータを完全に保存する条件を決定する時、モード検出部２４８は高い又はより高頻度のリフレッシュレートである「アクティブモード」からより低い頻度のリフレッシュレートの「セルフリフレッシュモード」への隠れリフレッシュモードの変化を指示する信号を出力する。モード検出部２４８が特定の隠れリフレッシュモードを決定する時、隠れリフレッシュカウンター２４４へのＭＯＤＥ信号をアサートする。これにより、モード検出部２４８は、ＲＥＦＲＥＳＨ  ＰＵＬＳＥ信号をアサートすべき時を決定するために対応するＣＯＵＮＴ値を利用する。
【００２３】
動作において、隠れリフレッシュカウンター２４４からＲＥＦＲＥＳＨ  ＰＵＬＳＥ信号が発生するときに、隠れリフレッシュ制御部２０６は制御信号を与える。この信号により、行アドレスマルチプレクサー２１０及びバンク制御ロジック２１２にリフレッシュされた行アドレスＲＦＲＡ及びリフレッシュバンクアドレスＲＦＢＡをそれぞれ利用させる。隠れリフレッシュ発振部２４２は、リフレッシュクロック信号ＲＦＣＬＫを、リフレッシュ行アドレスＲＦＲＡ及びリフレッシュバンクアドレスＲＦＢＡを順番に連続的に発生する隠れリフレッシュカウンター２４６をクロック制御するためにこれに与える。連続的に発生したリフレッシュ行アドレスＲＦＲＡは、マルチプレクサー２１０を通して与えられ、そしてアクティブ化された行アドレスラッチ及びデコーダ回路２１４Ａ−Ｄによりラッチされデコードされる。そしてバンク制御ロジック回路はリフレッシュバンクアドレスＲＦＢＡに対応する回路２１４Ａ−Ｄをアクティブ化する。。隠れリフレッシュ制御部２０６は、与えられたリフレッシュバンクアドレスＲＦＢＡを発生し、そしてバンクアドレスに対応するメモリアレイ２１６Ａ−Ｄの全ての行を連続的にアクティブ化するためにリフレッシュ行アドレスＲＦＲＡを発生する。その後、新しいバンクアドレスを発生しそして、新しく選択されたメモリアドレスの各行をアクティブ化する。そして各メモリアレイに対して同様の動作をする。この手順で、リフレッシュ制御部２０６は連続的にアレイ２１６Ａ−Ｄのメモリセルの行をアクティブ化する。それによりメモリセルをリフレッシュする。アレイ２１６Ａ−Ｄのメモリセルのリフレッシュレートは、リフレッシュカウンターが現在の定められたＣＯＵＮＴに達するレートにより決定され、これはモード信号により決まる隠れリフレッシュカウンター２４４の現在の動作であるリフレッシュモードに対応する。
【００２４】
モード検出部２４８は、図３−８を参照して例示されるように本発明の１又は複数の実施例により構成され得る。一般的に、モード検出部２４８は図２のフローチャートに従って動作する。図２において、モード検出部２４８（図１）は、１つのリフレッシュ動作モードが定義されるべき特定なモードを検出する（３０２）ために、様々な信号を監視する。モードは、システム２００（図１）の電力節約に寄与するために、リフレッシュレートをより高い頻度で実行するアクティブモード（３１２）又はリフレッシュレートをより少ない頻度で実行するセルフリフレッシュモード（３０８）のいずれかとして識別される（３０４）。様々なモードを定義する条件は、モードが電力を節約するために変えられてもよい時又はモードがデータを完全に保存するために変えられるべき時を判定するために連続して監視される。
【００２５】
図３は、本発明の実施例に従って、図４のフローチャートにより動作する隠れリフレッシュモード検出部のロジックブロックを例示す。図３及び４の両方を参照して、アクティブ又はセルフリフレッシュのいずれかの隠れリフレッシュモードが、それに関連される状態及び期間を決定するために、チップイネーブルＣＥ＊信号のような制御信号を分析することから決定される。本実施例において、チップイネーブルＣＥ＊が所定の遅延以上に対して非アサート状態に留まれば、そのとき、ＭＯＤＥ信号はメモリデバイス２０４（図１）がセルフリフレッシュモードで構成されるべきことを示し、これは隠れリフレッシュ期間を引き延ばす又は伸長するために寄与する条件を指定する。実施の方法として、モード検出部３２０は、ＣＥ＊信号が遅延デバイスの出力に到達するまでＣＥ＊信号を伝送するリセット可能な遅延デバイスを含む様々な方法で構成され得るデバイス３２２を備える。別の構成において、デバイス３２２は、リセット可能なタイマー又はカウンターとして構成され得、これは計数が閾値に等しくなるまでの閾値又は他の値に対して計数を比較し、そしてモード信号は決定された隠れリフレッシュモードを指定する。
【００２６】
図４は、本発明の実施例によるモードを検出するための対応フローチャートである。隠れリフレッシュモード検出部３２０（図３）は現在モードを評価する（３３０）。現在モードがアクティブであれば、そのとき、チップイネーブルＣＥ＊の状態が判定される（３３２）。チップイネーブルＣＥ＊がアサートされれば、これは、メモリデバイス２０４（図１）へのアクセスが進行中でプロセッサー２０２（図１）によって実行されていることを示す。それにより、電力トランジェント及びメモリアレイアクセス条件がメモリセルのより高い頻度のリフレッシュを要求し、ＭＯＤＥはアクティブ設定に留まるが、動作モードを評価すること及びチップイネーブルＣＥ＊信号により示される非アサート制御信号によりメモリデバイスのいずれ出現する不活性状態の評価に戻る。
【００２７】
そのモードが評価され（３３０）、セルフリフレッシュであると判定される時、そのとき、チップイネーブルＣＥ＊の状態が判定される（３３４）。チップイネーブルＣＥ＊が非アサートに留まるならば、これはメモリデバイス２０４及びプロセッサー２０２間の進行（または継続）中又は持続的な不活性状態を示す。これにより、すべての電力トランジェント及び他のメモリアレイアクセス条件は、軽減され、そしてメモリセルへのより少ない頻度のリフレッシュによって、セルフリフレッシュ設定に留まるＭＯＤＥにおいて定在的なロジック状態が適切に保持され、そしてモードの評価及び、例えばアサート状態のチップイネーブルＣＥ＊信号により示されメモリデバイスのいずれ出現する活性状態に対する準備に戻る処理が行われる。
【００２８】
アサートされているというチップイネーブルＣＥ＊信号の判定（３３４）は、メモリデバイス２０４へのアクセスが再開され、プロセッサー２０２により実行されていることを示す。それにより、電力トランジェント及び他のメモリアレイアクセス条件はメモリセルへのより高い頻度のリフレッシュをおそらく必要としている。従って、ＭＯＤＥがアクティブモードを示す設定（３３６）にされる。そして、処理はモード評価（３３０）に戻って、さらに例えば非アサート状態のチップイネーブルＣＥ＊信号により、メモリデバイスのいずれ出現する不活性状態の判定（３３２）に行く。
【００２９】
そのモードが評価され（３３０）、アクティブであると判定されさらにチップイネーブルＣＥ＊の状態が非アサートであると判定される（３３２）と、そのとき、素子３２２（図３）は、遅延線の消去を介して、存続期間タイマー／カウンター又は他の類似の存続期間計測素子をリセットする（３３８）。素子３２２におけるこの存続期間又は閾値への達成が計測される（３４０）。閾値が未達成の間、チップイネーブルＣＥ＊信号は絶えず監視され（３４２）。そして、チップイネーブルＣＥ＊信号が非アサート状態に留まる間、処理は閾値に対しするタイマー／カウンター素子３２２による計測の（３４０）ために戻り続ける。述べられたように、閾値の達成のために計測する（３４０）間、チップイネーブルＣＥ＊信号は監視される（３４２）。チップイネーブルＣＥ＊信号がアサート状態になれば、そのとき、モードはアクティブモードを示す設定（３４４）にされ、そして処理は、モード評価（３３０）に戻り例えば、非アサート状態のチップイネーブルＣＥ＊信号によりメモリデバイスのいずれ出現する不活性状態の判定（３３２）に戻る。
【００３０】
素子３２２における存続期間又は閾値の達成が計測され（３４０）その閾値に達成された時、ＭＯＤＥはセルフリフレッシュモードを示す設定（３４６）にされ、そして処理は、モード評価（３３０）に戻りアサート状態のチップイネーブルＣＥ＊信号によりメモリデバイスのいずれ出現するの活性状態の判定（３３４）に戻る。
【００３１】
本実施例はプロセッサー２０２（図１）及びメモリ素子２０４（図１）間の活性状態及び不活性状態の表示としてチップイネーブルＣＥ＊信号を利用して来たが、他の制御信号又はアドレス信号が、プロセッサー２０２及びメモリデバイス２０４間の相互のやり取りに使われ、あるいはそれについての不足部分を示すために採用され得る。そのような変更と追加は本発明の実施例の範囲内で考えられる。
【００３２】
図５は、本発明の別の実施例である図６のフローチャートの動作（機能）に従う隠れリフレッシュモード検出部のロジックブロックを例示する。図５及び６の両方を参照すれば、アクティブモード又はセルフリフレッシュモードいずれかの動作リフレッシュモードが、パルス及びそのパルスの連続発生を決定するためのリフレッシュパルス（ＲＥＦＲＥＳＨＰＵＬＳＥ）信号を分析することから判定されている。本実施例において、リフレッシュパルス  カウンター４２２は一連のリフレッシュパルス（ＲＥＦＲＥＳＨ  ＰＵＬＳＥ）信号の連続発生を検出すると、ＭＯＤＥ信号は、メモリデバイス２０４（図１）がセルフリフレッシュモードで構成されるべきであることを示し、このことにより隠れリフレッシュ期間を引き延ばす又は伸長するために寄与する条件を指定する。実施の方法として、モード検出部４２０は、リフレッシュパルスカウンター４２２を備え、それは様々な方法で一連のリセット可能なラッチを含む形で構成される。そのラッチはチップイネーブル＊信号がリフレッシュパルスカウンター４２２の出力に到達するまでそのチップイネーブルＣＥ＊信号を伝送するためにクロックで同期化される。
【００３３】
図６は、本発明の実施例によるモードを検出するための図５に対応するフローチャートである。隠れリフレッシュモード検出部４２０（図５）は、現在モードを評価（４３０）する。現在モードがアクティブであれば、そのとき、チップイネーブルＣＥ＊信号の状態が判定される（４３２）。チップイネーブルＣＥ＊信号がアサートされれば、これはメモリデバイス２０４（図１）への各進行中のアクセスがプロセッサー２０２（図１）によって実行されていることを示す。それにより、電力トランジェント及び他のメモリアレイアクセス条件はメモリセルへのより高い頻度のリフレッシュを要求する。従って、ＭＯＤＥはアクティブモードを示す設定に留まり、そして処理は、モード評価に戻りメモリデバイスのいずれ出現する不活性状態の準備に戻る。メモリデバイスの不活性状態は、非アサート状態のチップイネーブルＣＥの信号によって示されるが、パルスカウンター４２２（図５）のラッチのリセット状態からの開放をももたらしている。
【００３４】
モードが評価され（４３０）セルフリフレッシュであると判定される時、そのとき、チップイネーブルＣＥ＊信号の状態が判定される（４３４）。チップイネーブルＣＥ＊信号がメモリデバイス２０４及びプロセッサー２０２間で各進行中でしかも不活性状態を示す非アサートに留まれば、電力トランジェント及び他のメモリアレイアクセス条件の影響は軽減され、そしてメモリセルへのより少ない頻度のリフレッシュにより定在的ロジック状態が適切に保持されうる。それにより、ＭＯＤＥは、セルフリフレッシュモードを示す設定に留まり、処理はモード評価に戻り、そしてアサート状態のチップイネーブルＣＥ＊信号により示されるようにメモリデバイスのいずれ出現する活性状態の準備に戻る処理を有する。
【００３５】
アサートされたチップイネーブルＣＥ＊信号の判定（４３４）は、メモリデバイス２０４へのアクセスが再開され、プロセッサー２０２により実行されていることを示す。それにより、電力トランジェント及び他のメモリアレイアクセス条件は多分メモリセルのより高い頻度のリフレッシュを必要とし、従って、ＭＯＤＥはアクティブモードを示す設定（４３６）にされる。そして処理は、モード評価（４３０）に戻り、そして例えば非アサートチップイネーブルＣＥ＊信号により示されるようなメモリデバイスのいずれ出現する不活性状態の判定（４３２）に戻る。
【００３６】
モードがアクティブであると判定（４３０）され、チップイネーブルＣＥ＊の状態が非アサートであると判定（４３２）される時、そのとき、リフレッシュパルスカウンター４２２（図５）はリセット（４３８）から開放される（つまり、ラッチがリセットの保持とその結果の信号の伝送の禁止とから開放される。）。リフレッシュパルスカウンター４２２（図５）内の一連のラッチを通しての非アサート状態のチップイネーブルＣＥ＊信号の伝送は、チップイネーブルＣＥ＊信号がアサート状態になりそしてラッチを通じての伝送の停止を起こさない限り生じる。チップイネーブルＣＥ＊信号は監視され（４４０）そしてチップイネーブルＣＥ＊信号がアサート状態になれば、そのとき、ＭＯＤＥはアクティブ状態に留まり、処理はモードを評価（４３０）することに戻りそして非アサート状態のチップイネーブルＣＥ＊信号によって示されるようにメモリデバイスのいずれ出現する不活性状態を判定（４３２）することに戻る。チップイネーブルＣＥ＊信号が非アサート状態に留まれば、そのとき、第一のリフレッシュパルスの検出（４４２）が実行される。第一のリフレッシュ検出パルスが検出されなければ、そのとき処理は、ＭＯＤＥをアクティブモードに示し続けさせるチップイネーブルＣＥ＊信号のアサート状態の監視（４４０）に戻る。そして処理は、モードを評価（４３０）に戻り、そして非アサート状態のチップイネーブルＣＥ＊信号によって示されるようにメモリデバイスのいずれ出現する不活性状態を判定（４３２）するために戻る。
【００３７】
第一のリフレッシュパルスが検出（４４２）される時、チップイネーブルＣＥ＊信号のアサート状態のための監視（４４４）及び検出（４４６）のプロセスは続く。尚、図５のブロック図及び図６のフローチャートにおいて、２個の別々のラッチ及び２個の別々の監視チップイネーブル／検出リフレッシュパルス・ステップシーケンスが描かれている。隠れリフレッシュのアクティブモードからセルフリフレッシュモードへの遷移のための条件が受け入れると考えられる前に、連続リフレッシュパルス計数のあらゆる（または所定の）数量（または回数）が選択され得ることは理解されるべきである。２個の数量は単に説明用であり、限定として考えるべきではない。
【００３８】
非アサート状態のチップイネーブルＣＥ＊信号がリフレッシュパルスカウンター４２２（図５）を通して伝送された時、ＭＯＤＥは、セルフリフレッシュモードを示す設定（４４８）にされる。そして処理は、モード評価（４３０）へと戻りそしてアサート状態のチップイネーブルＣＥ＊信号によって示されるようにメモリデバイスのいずれ出現する活性状態を判定（４３４）するために戻る。
【００３９】
述べたように、本実施例はプロセッサー２０２（図１）及びメモリデバイス２０４（図１）間の活性状態／不活性状態の表示としてのチップイネーブルＣＥ＊信号を用いるが、他の制御又はアドレス信号はプロセッサー２０２及びメモリデバイス２０４間の相互のやり取り及びその不足部分（または欠如）を示すために採用し得る。そのような変更と追加は本発明の実施例の範囲内で考えられる。
【００４０】
図７は、本発明の実施例に従って図８のフローチャートによって動作する隠れリフレッシュモード検出部のロジックブロックを例示する。図７及び８を参照して、アクティブモード又はセルフリフレッシュモードのいずれかの動作リフレッシュモードが、リフレッシュ完了信号を分析することから判定される。その例は、完了リフレッシュ動作の連続発生を決定するために隠れリフレッシュアドレスカウンター２４６（図１）から出力されるＣＡＲＲＹ  ＯＵＴ（桁上げ）信号である。本実施例において、リフレッシュ完了カウンター５２２が一連の連続発生ＣＡＲＲＹ  ＯＵＴ信号を検出すれば、そのとき、ＭＯＤＥ信号は、メモリデバイス２０４（図１）がセルフリフレッシュモードで構成されるべきことを示す。これは隠れリフレッシュ期間を引き延ばし又は伸長するために寄与する条件を指定する。実施の方法として、モード検出部５２０は、様々な方法で構成され得るリフレッシュ完了カウンター５２２を備え、これは信号がリフレッシュ完了カウンター５２２の出力に到達するまでチップイネーブルＣＥ＊信号を伝送するようにクロックに同期される一連のリセット可能なラッチを含む。。
【００４１】
図８は、本発明の実施例によるモード検出のための対応フローチャートである。隠れリフレッシュモード検出部５２０（図７）は現在モードを評価する（５３０）。現在モードがアクティブであれば、そのとき、チップイネーブルＣＥ＊信号の状態が判定される（５３２）。チップイネーブルＣＥ＊信号がアサートされれば、これは、メモリデバイス２０４（図１）への進行中アクセスがプロセッサー２０２（図１）により実行されていることを示す。それにより、電力トランジェント及び他のメモリアレイアクセス条件は、より高い頻度のメモリセルのリフレッシュを要求する。従って、ＭＯＤＥはアクティブモードを示す設定に留まり、そして処理はモード評価に戻り、そしてメモリデバイスのいずれ出現する不活性状態の準備に戻る。メモリデバイスの不活性状態は、非アサート状態のチップイネーブルＣＥ＊信号によって示され得る。これは結果としてリセット状態からリフレッシュ完了カウンター５２２（図７）のラッチの開放をもたらす。
【００４２】
モードが評価され（５３０）そしてセルフリフレッシュであると判定される時、そのとき、チップイネーブルＣＥ＊信号の状態は判定され（５３４）。チップイネーブルＣＥ＊信号がメモリデバイス２０４及びプロセッサー２０２間の進行中の不活性状態を示す非アサート状態に留まれば、電力トランジェント及び他のメモリアレイアクセス条件の影響は軽減され、より少ない頻度のメモリセルのリフレッシュにより定在ロジック状態に適切に保持され得る。それにより、ＭＯＤＥはセルフリフレッシュモードを示す設定に留まり、処理はモード評価のために戻りそしてアサート状態のチップイネーブルＣＥ＊信号により示されるようにメモリデバイスのいずれ出現する活性状態の準備へ戻る。
【００４３】
アサート状態のチップイネーブルＣＥ＊信号の判定（５３４）は、メモリデバイス２０４へのアクセスが再開され、プロセッサー２０２により実行されていることを示す。それにより、電力トランジェント及び他のメモリアレイアクセス条件がより高い頻度のメモリセルのリフレッシュをおそらく必要とし、従って、ＭＯＤＥはアクティブモードを示す設定（５３６）にされる。そして処理は、モードの評価（５３０）に戻りそして例えば非アサート状態のチップイネーブルＣＥ＊信号によって示されるようにメモリデバイスのいずれ出現する不活性状態の判定（５３２）に戻る。
【００４４】
モードが評価（５３０）され、アクティブであると判定されそしてチップイネーブルＣＥ＊の状態が非アサートであると判定（５３２）される時、そのとき、リフレッシュ完了カウンター５２２（図７）はリセット（５３８）から開放される（つまり、ラッチがリセットの保持とその結果信号の伝送が禁止されることとから開放される。）。リフレッシュ完了カウンター５２２（図５）内の一連のラッチを通して非アサート状態のチップイネーブルＣＥ＊信号の伝送が行われる。チップイネーブルＣＥ＊信号がアサート状態になりラッチを通しての伝送の中止を引き起こさない限り伝送が行われる。チップイネーブルＣＥ＊信号は監視され（５４０）そしてチップイネーブルＣＥ＊信号がアサート状態になれば、そのとき、ＭＯＤＥはアクティブ状態に留まる。そして処理は、モード評価（５３０）へ戻りそして非アサート状態のチップイネーブルＣＥ＊信号により示されるメモリデバイスのいずれ出現する不活性状態の判定（５３２）のために戻る。チップイネーブルＣＥ＊信号が非アサート状態に留まれば、そのとき、第一のリフレッシュ完了すなわちＣＡＲＲＹ  ＯＵＴ信号の検出（５４２）が実行される。第一のＣＡＲＲＹ  ＯＵＴ信号が検出されなければ、そのとき処理は、ＭＯＤＥをアクティブモードに示し続けさせるチップイネーブルＣＥ＊信号のアサート状態の監視（５４０）に戻り、そして処理は、モード評価（５３０）に戻りそして非アサート状態のチップイネーブルＣＥ＊信号により示されるメモリデバイスのいずれ出現する不活性状態の判定（５３２）のために戻る。
【００４５】
第一のＣＡＲＲＹ  ＯＵＴ信号が検出（５４２）される時、チップイネーブルＣＥ＊信号のアサート状態の監視（５４４）及び検出（５４６）のプロセスは続く。尚、図７のブロック図及び図８のフローチャートにおいて、２個の別々のラッチ及び２個の別々のモニターチップ・イネーブル／検出ＣＡＲＲＹ  ＯＵＴステップシーケンスが描かれている。隠れリフレッシュのアクティブモードからセルフリフレッシュモードの遷移に対しての条件が受け入れ可能とされる前に、連続するＣＡＲＲＹ  ＯＵＴ計数のあらゆる数量（または回数）が、選択され得ることは理解されるべきである。２つの数量は単に説明用であり、限定として考えるべきではない。
【００４６】
非アサート状態のチップイネーブルＣＥ＊信号がリフレッシュ完了カウンター５２２（図７）を通して伝送された時、ＭＯＤＥはセルフリフレッシュモードを示す設定（５４８）にされる。そして処理はモード評価（５３０）へ戻りそしてアサート状態のチップイネーブルＣＥ＊信号により示されるようなメモリデバイスのいずれ出現する活性状態の判定（５３４）に戻る。
【００４７】
述べられるように、本実施例はプロセッサー２０２（図１）及びメモリデバイス２０４（図１）間の活性状態／不活性状態の表示としてチップイネーブルＣＥ＊信号を利用したが、他の制御又はアドレス信号はプロセッサー２０２及びメモリデバイス２０４間の相互のやり取り又はそれの不足部分（または欠如）を示す為に利用し得る。そのような変更と追加は、本発明の実施例の範囲内で考えられる。
【００４８】
図９は、本発明の実施例に従って構成されるメモリデバイスを備える電子システムのブロック図である。電子システム５５０は、入力デバイス５５２、出力デバイス５５４、プロセッサー２０２及び図１―８の参照で上述される隠れリフレッシュ制御部２０６を取り入れるメモリデバイスを備える。
【００４９】
図１０に示すように、図１―８のメモリデバイス２０４は半導体ウェーハ５６０の上で製造され得る。もちろん、半導体ウェーハ以外の例えばシリコン―オン―サファイア（ＳＯＳ）基板及びシリコン―オン―ガラス（ＳＯＧ）基板を含む半導体基板は同様に本発明の範囲に入ることは理解されるべきである。
【００５０】
本発明は特別な実施例を参照して記述されたが、本発明はこれらの記述された実施例に限定されない。むしろ、本発明は添付の特許請求範囲によってのみ限定され、それらの範囲内で、記述されるような本発明の原理により動作するあらゆる等価なデバイス又は方法を含む。
【図面の簡単な説明】
【００５１】
【図１】図１は、本発明の一実施例による、隠れリフレッシュ方法を利用し、プロセッサー及びメモリデバイスを備える機能ブロック図である。
【図２】図２は、本発明の一実施例による、動作状態又は隠れリフレッシュ技術を取り入れているメモリデバイスの動作状態またはモードを判定するためのモード検出部のフローチャートである。
【図３】図３は、本発明の一実施例による、メモリデバイスの隠れリフレッシュモードを設定するために図４のフローチャートに従って構成されるメモリデバイスモード検出部である。
【図４】図３は、本発明の一実施例による、メモリデバイスの隠れリフレッシュモードを設定するために図４のフローチャートに従って構成されるメモリデバイスモード検出部である。
【図５】図５は、本発明の別の実施例による、メモリデバイスの隠れリフレッシュモードを設定するために図６のフローチャートに従って構成されるメモリデバイスモード検出部である。
【図６】図５は、本発明の別の実施例による、メモリデバイスの隠れリフレッシュモードを設定するために図６のフローチャートに従って構成されるメモリデバイスモード検出部である。
【図７】図７は、本発明の他の実施例による、メモリデバイスの隠れリフレッシュモードを設定するために図８のフローチャートに従って構成されるメモリデバイスモード検出部である。
【図８】図７は、本発明の他の実施例による、メモリデバイスの隠れリフレッシュモードを設定するために図８のフローチャートに従って構成されるメモリデバイスモード検出部である。
【図９】図９は、本発明の更なる別の実施例による、ここで記述される隠れリフレッシュ回路で構成されるメモリデバイスを備える電子システムのブロック図である。
【図１０】図１０は、本発明の更なる他の実施例による、ここで記述される隠れリフレッシュ回路で構成されるメモリデバイスを備える半導体ウェーハの図である。
【図１】
2008542967.tif 000003
【図２】
2008542967.tif 000004
【図３】
2008542967.tif 000005
【図４】
2008542967.tif 000006
【図５】
2008542967.tif 000007
【図６】
2008542967.tif 000008
【図７】
2008542967.tif 000009
【図８】
2008542967.tif 000010
【図９】
2008542967.tif 000011
【図１０】
2008542967.tif 000012
【国際調査報告】
2008542967.tif 000013
2008542967.tif 000014
2008542967.tif 000015