(57)【要約】  モジュールは、通信バスに送信するのに先立ち、データビットのセットを反転すべきかどうかを決定するバス反転エンコーダ（２４）を、備えている。バス反転エンコーダ（２４）は、例えば、マルチプレクサである選択反転手段（２８）を制御するバス反転信号ＢＩを生成する。部分誤り検出デコーダ（３２）は、実質的にバス反転エンコーダ（２４）と並列して、データビットのセットから、１又は複数の一時的チェックビットを決定する。このため、選択反転手段（２８）から反転することなしに送信されるべきデータビットのセットの条件に基づいて、１又は複数の一時的チェックビットが決定される。必要であれば、ロジックユニット（３４）が、バス反転エンコーダ（２４）で生成されたバス反転信号に基づいて１又は複数の一時的チェックビットを訂正するために、設けられる。バス反転エンコードと並列して、モジュールは、一時的チェックビットを決定できる利点を有しており、必要であれば、チェックビットを訂正するために用いられるロジックユニットで、通信バスへの送信に先立つレイテンシーが減少する。
2008515127.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、複数のワード線と、前記複数のビット線とワード線の個々のビット線／ワード線のペアの間に結合された複数のメモリセルを、前記メモリセルにデータを格納するために、備えており、
各メモリセルは、選択ユニットとプログラム可能な抵抗とを備えており、
更なるアドレス指定線が前記メモリセルに接続される、
ことを特徴とする集積回路。
【請求項２】
前記プログラム可能な抵抗は、プログラム可能な相変化抵抗である、ことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記選択ユニットはＮ型ＭＯＳトランジスタとして実現されており、そのゲートは各ワード線に接続されており、そのソースは各ビット線に接続されており、
前記プログラム可能な抵抗は、前記トランジスタのドレインに直列に接続され、さらに前記更なるアドレス指定線に結合されている、
ことを特徴とする請求項１又は請求項２に記載の集積回路。
【請求項４】
前記更なるアドレス指定線は、前記ワード線に平行に、且つ、前記ビット線と直交して、接続されている、ことを特徴とする請求項１又は請求項２に記載の集積回路。
【請求項５】
前記更なるアドレス指定線には、選択されたメモリセルをプログラムするために、Ｖｄｄより高く、２Ｖｄｄ以下の電圧が供給される、ことを特徴とする請求項１乃至請求項３のいずれかに記載の集積回路。
【請求項６】
メモリセルの読み出しのために、前記更なるアドレス指定線に第１電圧が供給され、第２電圧が少なくとも１つのビット線に供給されるとともに、
前記第１電圧は前記第２電圧より高い、ことを特徴等する請求項１又は請求項２に記載の集積回路。
【請求項７】
前記ワード線は、前記更なるアドレス指定線より前に、選択される、ことを特徴とする請求項３、請求項４又は請求項５に記載の集積回路。
【請求項８】
前記ワード線及び前記更なるアドレス指定線は、前記ビット線より前に、選択される、ことを特徴とする請求項６に記載の集積回路。
【請求項９】
複数のビット線と複数のワード線とを有する複数のメモリセルのアレイ内のメモリセルをアドレス指定するための方法であって、
各メモリセルは、選択ユニットとプログラム可能な抵抗とを備えており、
更なるアドレス指定線を介して、前記メモリセルをアドレス指定するステップを、備えることを特徴とする方法。
【発明の詳細な説明】
【技術背景】
【０００１】
本発明は、プログラム可能な抵抗を備えるメモリセルを有する集積回路、及び、プログラム可能な抵抗を備えるメモリセルにアクセスするための方法に関する。
【０００２】
データ記憶機構としていわゆる相変化材料（すなわち、相変化メモリ）の利用に基づく新しい半導体メモリ装置が、次世代の不揮発性メモリになるかもしれない。相変化メモリは、例えばカルコゲニド合金（chalcogenide alloys）のような結晶構造における反転可能な変化を、探究している。
【０００３】
一般に、相変化メモリは、複数の構成セルのアレイを備えており、各セルは、データを記憶するための何らかの相変化材料を有している。カルコゲニド合金を集積回路に組み込むことで、このようなセルは、高速切り替えのプログラム可能な抵抗として振る舞うことができる。特に、相変化メモリセルは、相変化材料からなる抵抗と、何らかの選択手段の直列配置を備えている。相変化材料は、低抵抗の結晶状態と高抵抗のアモルファス状態とにより、特徴付けられる。アモルファス状態は、あるしきい値電圧より高い状態で、低抵抗のフィラメントが形成されるという、特性を有している。このように、結晶状態に切り替えるためのＳＥＴパルスにおいて、十分な電力が消費されることがある。
【０００４】
相変化材料の結晶相からアモルファス相への変化は、短いハイパワーパルス、すなわちＲＥＳＥＴにより、プログラムすることができる。アモルファス相から結晶相への変化は、相対的に長い、ローパワーパルス、すなわちＳＥＴにより、材料をプログラムすることにより、行うことができる。相変化材料メモリのプログラミングについてのより詳細な点は、ＷＯ２００４／０２５６５９Ａ１を参照されたい。
【０００５】
選択手段は、ダイオード、バイポーラトランジスタ、又は、（Ｎ型）ＭＯＳトランジスタとして、実現することができる。埋め込み利用に関しては、プログラム可能な相変化抵抗に直列なＮ型ＭＯＳトランジスタの利用が、製造の見地から見て、好ましい選択肢である。なぜなら、埋め込み利用において、最も信頼できる選択肢だからである。
【０００６】
従来の技術に係るプログラム可能な抵抗を有するＮ型ＭＯＳトランジスタのアレイに基づくメモリが、図１１に示されている。それぞれのトランジスタのドレインが、プログラム可能な抵抗を介して、ビット線ｂｌに接続されている。Ｎ型ＭＯＳトランジスタのゲートは、ワード線ｗｌに接続されている。トランジスタのソースは、共通のグランドに接続されている。ここでは、中央のセルに対するワード線ｗｌとビット線ｂｌにＶｄｄを印加することによるＲＥＳＴ動作をするために、中央のセルの単なるアドレス指定の実現が、示されている。他のすべてのワード線とビット線は、ゼロ電流でアドレス指定されている。ここで、ＲＥＳＥＴは、プログラム可能な抵抗に供給される最大電力が必要と、見なす。他の従来技術としては、ＥＰ１３２６２５４及びＷＯ２００４／０５７６１８に、相変化メモリが示されている。
【０００７】
プログラム可能な相変化抵抗を有する典型的なメモリセルが、図１２に示されている。（Ｎ型）ＭＯＳトランジスタＴのソースが、基準電圧に、好ましくは共通のグランドに、接続されており、ドレインが、プログラム可能な抵抗Ｒに直列に接続されている。したがって、抵抗の導通は、次のように要約できる。すなわち、ゲート・ソース電圧ＶＧＳ、ＶＧＤ、及び、ＶＤＳは、それぞれ、Ｖｄｄよりも低く、Ｖｄｄはトランジスタに対する最大電圧、例えば供給電圧である。
【０００８】
図１３においては、最大電圧及びゲート・ソース電圧ＶＧＳを有するケースにおける、単純化されたＮ型ＭＯＳトランジスタのグラフが、示されている。したがって、メモリセルのプログラム可能な抵抗の最適な電力消費は、
Ｐｏｐｔ≦Ｉｍ×Ｖｄｄ
となる。
【０００９】
しかしながら、通常サイズの（Ｎ型）ＭＯＳトランジスタの利用は、トランジスタサイズあたりに、プログラム可能な抵抗に印加されるべき十分な電力を供給しないかもしれない。したがって、（Ｎ型）ＭＯＳトランジスタのサイズは、必要とされる電力を供給するために、増大されなければならない。
【００１０】
したがって、メモリセルに供給できる有効な電力を増大できるプログラム可能な抵抗を備えるメモリセルを有する集積回路、及び、メモリセルのアドレス指定方法を、提供することが１つの目的である。
【００１１】
この目的は、請求項１に係る集積回路、及び、請求項９に係るメモリセルをアドレス指定する方法により、達成される。
【００１２】
したがって、複数のビット線ｂｌと、複数のワード線ｗｌと、複数のビット線ｂｌとワード線ｗｌの個々のビット線／ワード線のペアの間に結合された複数のメモリセルを、メモリセルにデータを格納するために、備えている集積回路が提供される。各メモリセルは、選択ユニットとプログラム可能な抵抗とを有する。更なるアドレス指定線がメモリセルに接続される。したがって、追加のアドレス指定線を用意することで、より高い電圧及びより大きな電力をメモリセルに供給できるようになり、メモリセルの自由度を高めることができる。
【００１３】
本発明の１つの観点によれば、プログラム可能な抵抗は、プログラム可能な相変化抵抗として実現される。したがって、相変化メモリアレイを効率的に実現することができる。
【００１４】
本発明の１つの観点によれば、選択ユニットはＮ型ＭＯＳトランジスタとして実現される。ビット線がＮ型ＭＯＳトランジスタのソースに接続され、ワード線がＮ型ＭＯＳトランジスタのゲートに接続される。プログラム可能な抵抗は、トランジスタのドレインに直列に接続され、さらに、更なるアドレス指定線に結合される。したがって、このアドレス指定線に供給する電圧を変化させることにより、プログラム可能な抵抗に対する電圧を、制御することができる。
【００１５】
本発明のさらなる観点によれば、アドレス指定線は、ワード線に平行に、且つ、ビット線と直交して、接続されている。
【００１６】
本発明のさらなる観点によれば、更なるアドレス指定線には、選択されたメモリセルをプログラムするために、Ｖｄｄより高く、２Ｖｄｄ以下の電圧が供給される。したがって、より大きな電力を選択されたメモリセルに印加することができるような高い電圧を、プログラム可能な抵抗に、供給することができる。
【００１７】
本発明は、複数のビット線と複数のワード線とを有する複数のメモリセルのアレイ内のメモリセルをアドレス指定するための方法に関するものでもある。各メモリセルは、選択ユニットとプログラム可能な抵抗とを備えている。前記メモリセルは、更なるアドレス指定線を介して、アドレス指定される。
【００１８】
ビット線ｂｌとワード線ｗｌに加えて追加のアクション線ａｌを設けることにより、電圧＜Ｖｄｄで動作する選択トランジスタを用いながら、プログラム可能な抵抗に対する電位差を増大することが、本発明の基本的なアイデアである。プログラム可能な相変化抵抗に対する電位差が相変化動作を行うのに足りるように、三本の線のアドレス指定が行われる。従来技術におけるメモリセルでも、高電圧トランジスタで実現することができる。しかしながら、そのようなトランジスタは、低い電圧で動作するトランジスタと比べて、大きなエリアを占有し、また、隣接するトランジスタとの間に大きな絶縁ギャップが要求される。
【発明を実施するための形態】
【００１９】
本発明のこれらと他の側面は、以下に説明する実施形態から明らかになり、また、実施形態を参照することにより、明瞭になるであろう。
【００２０】
図１は、第１実施形態に係る基本的な相変化メモリセルの回路図を、示している。メモリセルにおけるプログラム可能な抵抗の最適な電力消費は、プログラム可能な抵抗Ｒの値を、Ｖｄ−ＶｓがおよそＶｄｄ／３に相当するように選択することにより、得ることができる。
【００２１】
すなわち、
Ｐｏｐｔ＜Ｉｍ×Ｖｄｄ
Ｐｏｐｔ＝３／４×Ｉｍ×２／３×Ｖｄｄ＝１／２×Ｉｍ×Ｖｄｄ
Ｒｏｐｔ＝（２／３Ｖｄｄ）／（３／４×Ｉｍ）＝８／９×（Ｖｄｄ／Ｉｍ）
Ｐｏｐｔ≦Ｉｍ×Ｖｄｄ
【００２２】
プログラム可能な相変化抵抗Ｒは、その一方がＮ型ＭＯＳトランジスタＴのドレイン端子に接続されており、その他方では、２×Ｖｄｄの電圧がプログラム可能な抵抗Ｒに印加されている。Ｖｄｄの電圧は、Ｎ型ＭＯＳトランジスタＴのドレイン端子に印加され、ソース端子は、共通のグランドＶｓ＝０に接続されている。
【００２３】
抵抗Ｒの値は、以下の等式に合致するように、設計されなければならない。
【００２４】
ＶＤ＝２×Ｖｄｄ−ＩＤ×Ｒ＜Ｖｄｄ
図２は、図１のＮ型ＭＯＳトランジスタの単純化した解析モデルのグラフを、示している。ここで、ゲート・ソース電圧ＶＧＳは、Ｖｄｄ（最大値）に等しい。この場合、ＶＤ−ＶＳがおよそＶｄｄ／３となるような抵抗Ｒの値であれば、抵抗Ｒの最適な電力消費を達成することができる。
【００２５】
すなわち、
Ｐｏｐｔ＝３／４×Ｉｍ×５／３×Ｖｄｄ＝５／４×Ｉｍ×Ｖｄｄ
Ｒｏｐｔ＝（５／３Ｖｄｄ）／（３／４×Ｉｍ）＝２０／９×（Ｖｄｄ／Ｉｍ）
【００２６】
したがって、第１実施形態に係るコンセプトを実現することにより、２．５というファクタの電力ゲインを、達成することができる。
【００２７】
図３は、図１の相変化メモリセルＭＣのアレイの回路図を、示している。各メモリセルＭＣは、Ｎ型のＭＯＳトランジスタＴとともに、このＮ型ＭＯＳトランジスタＴのドレイン端子に接続されたプログラム可能な相変化抵抗Ｒを、備えている。Ｎ型ＭＯＳトランジスタのゲートは、ワード線ｗｌに接続されており、そのソースは、ビット線ｂｌに接続されている。さらに、プログラム可能な相変化抵抗Ｒは、アクション線ａｌに接続されており、したがって、トランジスタＴのドレインは、抵抗Ｒを介して、アクション線ａｌに接続されている。アクション線ａｌは、ワード線ｗｌと並列に配置されている。ここでは、ＲＥＳＥＴ状態を示しいている。
【００２８】
特に、図３は、メモリアレイ内ににおける中央のメモリセルＣＭＣのアドレス指定を、示している。他のすべてのメモリセルＭＣには、電流は供給されていない。中央のセルＣＭＣのワード線ｗｌだけに、Ｖｄｄが供給されており、他のワード線にはゼロ電圧が供給されている。中央のセルＣＭＣのビット線ｂｌには、ゼロ電圧が供給されており、他のセルのビット線には、Ｖｄｄが供給されている。中央セルに関連するアクション線ａｌには、２×Ｖｄｄが供給されており、他の２つのアクション線ａｌには、Ｖｄｄが供給されている。
【００２９】
トランジスタが図２に示されている値を備えている限り、すべての必要なトランジスタ状態は、維持されるであろう。したがって、ゲート・ソース電圧ＶＧＳ、ゲート・ドレイン電圧ＶＧＤ、及び、ドレイン・ソース電圧ＶＤＳは、それぞれ、Ｖｄｄよりも低い。
【００３０】
したがって、プログラム可能な相変化抵抗Ｒへより大きな電位差を供給するために、電圧≦Ｖｄｄで動作するＮ型ＭＯＳトランジスタを備えており、且つ、追加のアクション線ａｌを備えている、メモリセルＭＣのアレイが示されている。
【００３１】
図４は、第２実施形態に係る相変化メモリセルＭＣのアレイの回路図を、示している。第２実施形態に係るメモリセルのアレイの基本的配置は、第１実施形態の配置と一致している。相変化メモリセルの読み出し動作は、Ｖｄｄをすべてのアクション線ａｌに供給し、０＜ＶＲＥＡＤ＜（Ｖｄｄ−ＶＴ）の読み出し電位を１又は複数のビット線に印加することにより、行うことができる。通常のように、ビット線ｂｌは、検出用の典型的なセンスアンプに接続されている。ＶＴは、トランジスタのしきい値である。
【００３２】
ここでは、中央のセルＣＭＣに関するワード線ｗｌには、Ｖｄｄが供給され、他の２つのワード線ｗｌには、ゼロ電圧が供給される。すべてのアクション線ａｌには、それぞれ、Ｖｄｄが供給され、中央のセルに関するビット線ｂｌだけに、ＶＲＥＡＤが供給される。他のビット線ｂｌには、Ｖｄｄが供給される。同一ワード線に沿った並列読み出しも、可能である。
【００３３】
ＲＥＳＥＴ動作のためにビット線ｂｌの電位をゼロに設定することにより、又は、電位をＶＳＥＴつまりＳＥＴ動作に設定することにより、プログラム動作が行われる。各アクション線ａｌの電圧は、２×Ｖｄｄに設定される。この手法においては、いくつかのビット線ｂｌが並行してプログラムされても良いことに、注目されたい。或いは、ＳＥＴ動作は、選択されたアクション線に第３の電位を用いることにより、行うことができる。そのような電位は、Ｖｄｄから２Ｖｄｄの範囲にあるべきである。ここでは、選択されたアクション線（及びワード線）に沿って、複数のセルを並行してプログラムすることができる。
【００３４】
図５乃至図８は、第３実施形態に係る相変化メモリセルＭＣのアレイの回路図を、そのプログラム動作を図示するために、示している。ここでは、右下のセルＭＣ１が、選択されたとする。図５は、基準状態、つまり、ビット線及びアクション線ａｌにそれぞれＶｄｄが供給された、相変化メモリセルのアレイの回路図を、示している。ワード線ｗｌには、ゼロ電圧が供給される。
【００３５】
図６は、調整されたワード線ｗｌを有する、すなわち、ゼロ電圧の代わりにＶｄｄが２番目のワード線に供給された、図５の装置を示している。図７は、調整されたアクション線ａｌを有する、すなわち、２Ｖｄｄが２番目のアクション線ａｌに供給された、図６のアレイを示している。図８は、選択されたビット線ｂｌ、すなわち、２番目のビット線ｂｌがゼロ電圧又はＶＳＥＴである、図７のアレイを示している。
【００３６】
したがって、ワード線ｗｌを選択し、次いで、アクション線ａｌを選択することにより、プログラムシーケンスがスタートする。Ｎ型ＭＯＳトランジスタＴがＶｄｄより高い電位差になるのを回避するため、まず最初に、すなわち、アクション線ａｌの前に、ワード線ｗｌが選択されなければならない。最後に、図８に示した状態で電流が流れるだけになるように、ビット線が選択される。並列的なプログラムも可能であり、これは、並行して複数のビット線を選択することにより、行うことができる。
【００３７】
図９は、第１、第２及び第３実施形態を基礎とする第４実施形態に係る相変化メモリセルのアレイの回路図を、示している。ここでは、ＲＥＳＥＴ、ＳＥＴ及びＲＥＡＤ動作は、ビット線の電圧を変えることにより、行われる。読み出し回路も、ビット線に接続されている。
【００３８】
選択されたセルのプログラムは、次の表に従って行われる。
【表１】
2008515127.tif 000003
【００３９】
ここで、０＜Ｖ１＜Ｖｄｄ、且つ、０＜Ｖ２＜Ｖｄｄである。この実施形態においては、ＳＥＴ及びＲＥＳＥＴ動作は、ビット線の電圧を介して、制御される。
【００４０】
図１０は、第１、第２及び第３実施形態を基礎とする第５実施形態に係る相変化メモリセルのアレイの回路図を、示している。ここでは、ＲＥＳＥＴ及びＳＥＴ動作が、アクション線により行われる。アクション線はワード線と平行であるため、この実施形態においては、並列プログラム又は読み出しは、可能でない。
【００４１】
選択されたセルのプログラムは、次の表に従って行われる。
【表２】
2008515127.tif 000004
【００４２】
ここで、０＜Ｖ１＜２Ｖｄｄ−ＶＴである。本実施形態においては、ＳＥＴ及びＲＥＳＥＴ動作は、アクション線の電圧を介して、制御される。
【００４３】
或いは、第４及び第５実施形態において、アクション線の電圧と同様に、ビット線ｂｌの電圧が、ＳＥＴ及びＲＥＳＥＴ動作を行うために、変化してもよい。しかし、これは、第４及び第５実施形態と比べて、シグナリングの増大をもたらすであろう。
【００４４】
すべての上記実施形態において、アクション線ａｌは、ワード線ｗｌと並行であり、且つ、ビット線と直交していることに、注目すべきである。
【００４５】
上記実施形態においては、プログラム可能な抵抗は、相変化抵抗として記述したが、同様に、他のプログラム可能なメモリが、上記原理で実現されてもよい。そのようなメモリセルは、ＵＳ５，８９６，３１２に記述されているようなプログラム可能なメタライゼーションセル、又は、ＷＯ２００４／０１９４１０に記述されているようなプログラム可能な強誘電体抵抗を、備えていてもよい。
【００４６】
要約すると、改良したアドレス指定技術と組み合わせて、第３の線を導入することにより、すなわち、Ｎ型ＭＯＳトランジスタのドレイン端子にプログラム可能な相変化抵抗を介して接続されるアクション線を導入することにより、Ｎ型ＭＯＳトランジスタのサイズを増大せずに、相変化メモリセルの相変化抵抗に、２．５のファクタのより大きな電力を供給できるようになると、言うことができる。選択されたセルには、Ｖｄｄより高い電圧、好ましくは２Ｖｄｄが供給され、ここで、Ｖｄｄは最大許容ソース・ドレイン電圧である。より高い電圧が選択したセルに印加されたとしても、トランジスタのドレインに接続されたプログラム可能な相変化抵抗の電圧降下により、選択素子の電圧は、Ｖｄｄより低く維持されるであろう。他の非導通である非選択の相変化メモリセルを通る電流は、ゼロに維持され、プログラム可能な抵抗に対する電圧は、従来のプログラム可能な抵抗と比べて、増大する。
【００４７】
上述した実施形態は、本発明を制限するものではなく、例示するものであり、当業者は、添付したクレームの範囲から逸脱することなく、多くの代替的な実施形態を設計できるであろうことに、注目すべきである。クレームにおいて、括弧内にある参照符号は、クレームを限定するとして、解釈されるべきではない。「備える」という用語は、クレームに掲げられた要素又はステップ以外の要素又はステップの存在を、排除しない。要素の前にある「ａ」又は「ａｎ」という用語は、そのような要素の複数の存在を、排除しない。複数の手段を列挙している装置クレームにおいては、これらの手段の幾つかは、１つ及びハードウェアの同等アイテムで、実現することができる。ある手段が相互に異なる従属クレームで列挙されているという単なる事実は、これらの手段の組み合わせが有利に利用できないことを、示しているものではない。
【００４８】
さらに、クレーム中の参照符号は、クレームの範囲を制限するように、解釈されるべきではない。
【図面の簡単な説明】
【００４９】
【図１】図１は、第１実施形態に係る基本的な相変化メモリセルの回路図を、示している。
【図２】図２は、図１のＮ型ＭＯＳトランジスタの単純化モデルのグラフを、示している。
【図３】図３は、第１実施形態に係る図１のメモリセルのアレイの回路図を、示している。
【図４】図４は、第２実施形態に係るメモリセルのアレイの回路図を、示している。
【図５】図５は、第３実施形態に係るメモリセルのアレイの回路図を、示している。
【図６】図６は、アレイのプログラミングを図示するための相変化メモリセルのアレイの回路図を、示している。
【図７】図７は、アレイのプログラミングを図示するための相変化メモリセルのアレイの回路図を、示している。
【図８】図８は、アレイのプログラミングを図示するための相変化メモリセルのアレイの回路図を、示している。
【図９】図９は、第４実施形態に係る相変化メモリセルのアレイの回路図を、示している。
【図１０】図１０は、第５実施形態に係る相変化メモリセルのアレイの回路図を、示している。
【図１１】図１１は、従来技術における相変化メモリセルのアレイの回路図を、示している。
【図１２】図１２は、従来技術における相変化メモリセルの回路図を、示している。
【図１３】図１３は、図１２の単純化したＮ型ＭＯＳトランジスタモデルのグラフを、示している。
【図１】
2008515127.tif 000005
【図２】
2008515127.tif 000006
【図３】
2008515127.tif 000007
【図４】
2008515127.tif 000008
【図５】
2008515127.tif 000009
【図６】
2008515127.tif 000010
【図７】
2008515127.tif 000011
【図８】
2008515127.tif 000012
【図９】
2008515127.tif 000013
【図１０】
2008515127.tif 000014
【図１１】
2008515127.tif 000015
【図１２】
2008515127.tif 000016
【図１３】
2008515127.tif 000017
【手続補正書】
【提出日】平成19年6月7日(2007.6.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のビット線と、複数のワード線と、前記複数のビット線とワード線の個々のビット線／ワード線のペアの間に結合された複数のメモリセルとを、前記メモリセルにデータを格納するために、備えており、
各メモリセルは、選択ユニットとプログラム可能な抵抗とを備えており、
更なるアドレス指定線が前記メモリセルに接続されており、前記選択ユニットはＮ型ＭＯＳトランジスタとして実現されており、そのゲートは各ワード線に接続されており、そのソースは各ビット線に接続されており、
前記プログラム可能な抵抗は、前記トランジスタのドレインに直列に接続され、さらに前記更なるアドレス指定線に結合されており、前記ワード線は前記更なるアドレス指定線より前に選択される、
ことを特徴とする集積回路。
【請求項２】
前記プログラム可能な抵抗は、プログラム可能な相変化抵抗である、ことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記更なるアドレス指定線は、前記ワード線に平行に、且つ、前記ビット線と直交して、接続されている、ことを特徴とする請求項１又は請求項２に記載の集積回路。
【請求項４】
電圧Ｖｄｄが選択されたメモリセルのトランジスタのゲートに印加され、選択されたメモリセルをプログラムするために、前記更なるアドレス指定線には、Ｖｄｄより高く、２Ｖｄｄ以下の電圧が供給される、ことを特徴とする請求項１乃至請求項３のいずれかに記載の集積回路。
【請求項５】
メモリセルの読み出しのために、前記更なるアドレス指定線に第１電圧が供給され、第２電圧が少なくとも１つのビット線に供給されるとともに、
前記第１電圧は前記第２電圧より高い、ことを特徴等する請求項１又は請求項２に記載の集積回路。
【請求項６】
前記ワード線及び前記更なるアドレス指定線は、前記ビット線より前に、選択される、ことを特徴とする請求項１に記載の集積回路。
【請求項７】
複数のビット線と複数のワード線とを有する複数のメモリセルのアレイ内のメモリセルをアドレス指定するための方法であって、各メモリセルは、選択ユニットとプログラム可能な抵抗とを備えており、更なるアドレス指定線が前記メモリセルに接続されており、前記選択ユニットはＮ型ＭＯＳトランジスタとして実現されており、そのゲートは各ワード線に接続されており、そのソースは各ビット線に接続されており、前記プログラム可能な抵抗は、前記トランジスタのドレインに直列に接続され、さらに前記更なるアドレス指定線に結合されている、方法であって、
前記更なるアドレス指定線を介して、前記メモリセルをアドレス指定するステップと、
前記ワード線が前記更なるアドレス指定線より前に選択されるステップと、
を備えることを特徴とする方法。
【国際調査報告】
2008515127.tif 000018
2008515127.tif 000019
2008515127.tif 000020