(57)【要約】  スイッチ駆動回路が、ブースト型スイッチ駆動装置用にブースト回路および／またはスナバ回路内および／またはその間の電荷移動を利用する。ブースト回路はスイッチを駆動するためのブーストされた信号を制限するためのディバイダを含む。スナバ回路は電荷をブースト回路に移動することができる。【選択図】    図２
2008508848.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ・ノードと、
駆動ノードと、
電源ノードと、
前記スイッチ・ノードおよび前記駆動ノードに結合されたスイッチを駆動するためのブーストされた信号を生成するように前記スイッチ・ノードおよび前記電源ノードに結合されたブースト回路であって、前記ブーストされた信号を制限するためのディバイダを含むブースト回路と
を備える回路。
【請求項２】
前記ディバイダがブースト・ノードと電力供給ノードとの間に結合されたキャパシタを備える、請求項１に記載の回路。
【請求項３】
前記ディバイダがブースト・ノードと前記スイッチ・ノードとの間に結合されたキャパシタを備える、請求項１に記載の回路。
【請求項４】
前記ディバイダが、ブースト・ノードと電力供給ノードとの間に結合された第１のキャパシタと、前記ブースト・ノードと前記スイッチ・ノードとの間に結合された第２のキャパシタとを備える、請求項１に記載の回路。
【請求項５】
前記ディバイダが前記キャパシタのうちの１つと直列に結合された抵抗をさらに備える、請求項４に記載の回路。
【請求項６】
前記ディバイダがスナバ回路と統合される、請求項１に記載の回路。
【請求項７】
スイッチ・ノードに結合されたスナバ回路と、
前記スイッチ・ノードおよび駆動ノードに結合されたスイッチを駆動するためのブーストされた信号を生成するように前記スイッチ・ノードに結合されたブースト回路とを備える回路であって、
前記スナバ回路が前記スイッチ・ノードから前記ブースト回路に電荷を移動させるように構成される回路。
【請求項８】
前記スナバ回路が前記スイッチ・ノードと前記ブースト回路の間に結合されたキャパシタおよび抵抗を備える、請求項７に記載の回路。
【請求項９】
前記キャパシタおよび前記抵抗が前記ブースト回路のブースト・ノードに結合される、請求項８に記載の回路。
【請求項１０】
前記キャパシタおよび前記抵抗が直列に結合される、請求項９に記載の回路。
【請求項１１】
前記ブースト回路が前記ブースト・ノードと電力供給端子との間に結合された第２のキャパシタを含む、請求項９に記載の回路。
【請求項１２】
スイッチ・ノードおよび駆動ノードに結合されたスイッチを駆動するためのブーストされた信号を生成するステップと、
前記ブーストされた信号の電圧を低減するように電荷を移動させるステップとを含む方法。
【請求項１３】
電荷を移動させるステップが２つのキャパシタ間で電荷を移動させるステップを含む、請求項１２に記載の方法。
【請求項１４】
電荷を移動させるステップが電圧を分割するステップを含む、請求項１２に記載の方法。
【請求項１５】
前記スイッチ・ノードから前記駆動ノードに電荷を移動させるステップをさらに含む、請求項１２に記載の方法。
【請求項１６】
前記スイッチ・ノードから前記駆動ノードに電荷を移動させるステップがキャパシタを通って電荷を移動させるステップを含む、請求項１５に記載の方法。
【請求項１７】
前記スイッチ・ノードから前記駆動ノードに電荷を移動させるステップが抵抗を通って電荷を移動させるステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
スイッチ・ノードと、
駆動ノードと、
電源ノードと、
前記スイッチ・ノードおよび前記駆動ノードに結合されたスイッチを駆動するためのブーストされた信号を生成するための手段と、
前記ブーストされた信号を制限するための手段と
を備える回路。
【請求項１９】
前記スイッチ・ノードをスナッブするための手段をさらに含む、請求項１８に記載の回路。
【請求項２０】
前記スイッチ・ノードをスナッブするための前記手段が前記ブーストされた信号を制限するための前記手段と統合されている、請求項１９に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００４年８月２日に出願されたＧａｔｅ  Ｄｒｉｖｅ  ａｎｄ  Ｓｎｕｂｂｅｒ  ｆｏｒ  Ｓｗｉｔｃｈｉｎｇ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙと称する米国仮出願第６０／５９８６６６号および２００４年１０月２６日に出願されたＢｏｏｓｔｅｄ  Ｓｗｉｔｃｈ  Ｄｒｉｖｅ  Ｗｉｔｈ  Ｃｈａｒｇｅ  Ｔｒａｎｓｆｅｒと称する米国特許出願第１０／９７６１９６号の優先権を主張するものであり、参照により組み込まれている。
【背景技術】
【０００２】
図１はスイッチング電源用の従来技術のゲート駆動回路を示す。図１の回路は、スイッチ・ノードＳＷに接続され、２つの異なる電力供給端子ＰＳとＧＮＤとの間のインダクタを交互に切り替えるように構成された２つのトランジスタＱ１およびＱ２を含む。このタイプのスイッチ構成は、一般に同期バック・コンバータなどのスイッチング電源で使用される。トランジスタＱ１およびＱ２は、それぞれ駆動回路１０および１２を介してＱ１およびＱ２のゲートを駆動する入力信号ＩＮ１およびＩＮ２によって制御される。
【０００３】
Ｑ２のソースは電力供給接地端子ＧＮＤを参照しているので、駆動回路１２は正の電力供給端子ＰＳから電力を受け取ることができる。しかし、Ｑ１のゲートがＰＳよりもかなり高い電圧で駆動されなければならない場合、Ｑ１のソースはＰＳとほぼ同じ電圧になるスイッチ端子ＳＷを参照する。したがって、図１の回路は、Ｑ１用の駆動回路１０を動作させるのに使用されるブーストされた電力供給ＢＳＴを生成するためのブースト回路１４を含む。ブースト回路１４は、電荷ポンプ構成で接続されたダイオードＤＢおよびキャパシタＣＢを含む。
【０００４】
図１の回路は、トランジスタの寄生インダクタンスによって引き起こされるスイッチＳＷにおける電圧スパイクを抑制するＲＣスナバ回路１６、トランジスタを装着することができるＰＣ板、ならびにスイッチング電源用の主インダクタも含む。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１の回路を参照すれば、動作例として、電力供給ＰＳは正の電圧Ｖｐｓであると仮定され、電力供給端子ＧＮＤは接地電位であると仮定されている。低電圧側トランジスタＱ２がオンにされるとき、すなわち、スイッチ・ノードＳＷがＱ２を介して接地される（Ｑ２によるいくらかの抵抗性降下を除いて）とき、ブースト回路のキャパシタＣＢはＶＰＳ−ＶＤまで充電される。入力ＩＮ１が作動されるときこのキャパシタ電圧が駆動回路１０を介して高電圧側トランジスタＱ１のゲートに駆動される。Ｑ１がオンのときスイッチ・ノードＳＷの電圧に加えられたキャパシタ電圧は、ブースト端子ＢＳＴのブースト電圧ＶＢＳＴを生成する。これにより、Ｑ１のゲート−ソース入力間にほぼ最大限の供給電圧ＶＣＣ（ダイオード降下を引いて）が加えられ、ＣＢはＱ１のゲート・キャパシタンスをほぼ最大限の供給電圧まで充電するのに十分な電荷を蓄積する必要がある。これにより、関連する大量の電荷のために高いスイッチング損失が引き起こされることがある。
【０００６】
スイッチング損失を低減するためにあり得る１つの技法は、より低い供給電圧をブースト回路１４に供給すること、すなわち、それをＰＳに直接接続しないことである。低減した供給電圧は、高電圧側トランジスタＱ１を完全にオンにしてＱ１による導電損失を最小化するブースト電圧ＶＢＳＴを生成するには十分に高いが、スイッチング損失を最小化するには十分に低いことが必要なことになる。一般に、最適に低減した供給電圧があり、それが最適なブースト電圧をもたらすことになるが、低減した供給電圧は通常特別な回路によって生成されなければならず、システムのコストおよび複雑さが増大する。
【０００７】
図１の回路の別の潜在的な問題態様はスナバ回路１６の電力損失である。多くの状況で、スナバ回路は、電圧スパイクがトランジスタＱ１およびＱ２を破損しないようにするために不可欠である。しかし、かなりの量の電荷がスナバを通って接地に分流されるので、電力が消費され、効率が低下する。
【発明を実施するための最良の形態】
【０００８】
本特許開示の発明原理のいくつかは、ブースト回路および／またはスナバ回路内および／またはその間で電荷を移動させることに関する。図２は、本特許開示の発明原理のいくつかに従って電荷を移動させる回路の実施形態を示す。図２の回路は、電力供給端子ＰＳとスイッチ・ノードＳＷとの間に配置され、駆動ノードＤＲＶ１の駆動信号によって制御される第１のスイッチ１８を含む。第２のスイッチ２０は、ＳＷと第２の電力供給端子ＧＮＤとの間に配置され、第２の駆動ノードＤＲＶ２の第２の駆動信号によって制御される。駆動信号ＤＲＶ１およびＤＲＶ２は、それぞれ切替え入力信号ＩＮ１およびＩＮ２に応じて駆動回路２２および２４によって生成される。
【０００９】
ブースト回路２６は、駆動回路２２を作動するためにブースト・ノードＢＳＴにブーストされた信号ＶＢＳＴを生成する。ブースト回路はディバイダ回路２８を含み、この実施例では、ブーストされた信号を制限するように構成要素間で電荷を移動させる容量性ディバイダとして概念的に示されている。
【００１０】
図３は、本特許開示の発明原理のいくつかに従って電荷を移動させる回路の別の実施形態を示す。図３の回路は、図２の回路と同じように構成されたスイッチ１８および２０、ならびに駆動回路２２および２４を含む。しかし、図３の回路は、スイッチ１８を駆動する電力を供給するためのブーストされた信号ＶＢＳＴを生成するブースト回路３２に電荷を移動するように構成されたスナバ回路３０を含む。
【００１１】
図４は、本特許開示の発明原理のいくつかによる、いくつかの例示的実施の詳細を示す回路の実施形態を示す。スイッチ１８および２０は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として実現されるが、他のタイプの適切なスイッチを使用することもできる。駆動回路２２および２４は任意の適切なゲート・ドライバとすることができる。ブートストラップ・ダイオードＤ１は、電源ノードＰＳとブースト・ノードＢＳＴとの間に接続される。キャパシタＣ１は、スイッチ・ノードＳＷとブースト・ノードＢＳＴとの間に、好ましくは抵抗Ｒ１を通して接続される。第２のキャパシタＣ２は、ＢＳＴと電力供給ＧＮＤとの間に接続される。キャパシタＣ１およびＣ２は、ブースト・ノードＢＳＴのブースト電圧ＶＢＳＴを低下させる容量性電圧ディバイダを形成する。図４に示される構成要素の構成はスイッチ・ノードＳＷにスナッビングも備えており、スイッチ・ノードＳＷからブースト回路に電荷を移動させることができる。
【００１２】
実施の詳細に応じて、図４の回路は、Ｃ１とＣ２による電圧分割効果のためにブースト信号ＶＢＳＴの電圧レベルが低下するのでスイッチング損失を低減することができる。Ｒ１／Ｃ１およびＣ２を介するスイッチ・ノードＳＷからブースト・ノードＢＳＴへのフィードバックのために、スイッチ１８がオンにされるとき最適化されたスルーレート制御を行うことができる。すなわち、トランジスタ１８のゲートの電圧を急速に上昇させてトランジスタを急速にオンにすると、最終的なスルーレート制御によりスイッチ・ノードＳＷの電圧スパイクを低減することができる。Ｃ１／Ｃ２組合せと直列のＲ１との相互作用によるＳＷノードのスナッビングは、スナッビングがドライバのフィードバック中にあるので、従来技術の方法よりも良好なスナッビング応答を実現することができる。図４の構成は、構成要素の一部またはすべてへのストレス、例えば、スイッチおよびブートストラップ・ダイオードへの電圧ストレスを低減することができる。その結果として、図４の回路から得ることができる総合効率により、より少数および／またはより低コストのスイッチおよび用いるべき他の構成要素を使用することが可能になる。しかし、図４の回路の別の潜在的利益は、抵抗Ｒ１がブートストラップ・ダイオードを通る電流サージを制限することによってストレスを低減することができることである。ブースティングおよびスナッビング機能が同じ構成要素に統合されるので、潜在的利益は追加の構成要素およびそれに関連するコストなしで実現することができる。さらなる潜在的利益は、接地に分流することによって消費されていた電荷が、それをブースト・ノードに移動させることによって保存されるので、効率が改善され得ることである。
【００１３】
本特許開示の発明原理を理解するのに必要でないが、図４の構成要素の値に関するいくつかの有用な式が以下のように与えられる。
キャパシタの値は、
【００１４】
【数１】
2008508848.tif 000003
および
【数２】
2008508848.tif 000004
から決定することができ、ここで、ＱＧＡＴＥは所望のゲート電圧ＶＧＡＴＥに対してスイッチ１８のゲートで必要とされる全電荷であり、ＶＣＣは電力供給電圧であり、ＶＤはＤ１の両端の電圧降下である。ブートストラップ・ダイオードのピーク・サージ電流ＩＰ（ＰＥＡＫ）定格は、
【数３】
2008508848.tif 000005
から決定することができる。
【００１５】
本特許開示の発明原理がいくつかの特定の例示的実施形態を参照しながら前述されたが、これらの実施形態は発明概念から逸脱することなく構成および詳細を変更することができる。例えば、スイッチはＭＯＳＦＥＴＳとしていくつかの実施形態で示されたが、他の適切なスイッチも本特許開示の発明原理に従って使用することができる。さらなる例として、電力供給信号およびブーストされた信号はいかなる特定の極性、電圧、またはスイッチング電源トポロジーにも限定されない。さらに別の例として、抵抗Ｒ１は依然として有益な結果を保持したまま図４の回路から再配置または省略することができる。その上、さらなる別の例として、Ｃ２の配置はＢＳＴとＧＮＤ以外の他のノードとの間にあるようにできる。したがって、そのような改変および変更は添付の特許請求の範囲内にあると考えられる。
【図面の簡単な説明】
【００１６】
【図１】スイッチング電源用の従来技術のゲート駆動回路を示す図である。
【図２】本特許開示の発明原理のいくつかによる回路の実施形態を示す図である。
【図３】本特許開示の発明原理のいくつかによる回路の別の実施形態を示す図である。
【図４】本特許開示の発明原理のいくつかによる、いくつかの追加の実施詳細を示す回路の実施形態を示す図である。
【図１】
2008508848.tif 000006
【図２】
2008508848.tif 000007
【図３】
2008508848.tif 000008
【図４】
2008508848.tif 000009
【国際調査報告】
2008508848.tif 000010