(57)【要約】  導電性ポリマー電極を有する強誘電体メモリモジュールの製造方法と該方法に従って製造される強誘電体メモリモジュールとが開示される。強誘電性ポリマーメモリモジュールは、内部にトレンチを規定するＩＬＤ層（102）；トレンチ内に配置された第１電極層（104）；第１電極層（104）上に配置された第１導電性ポリマー層（106）；第１導電性ポリマー層（106）上に配置された強誘電性ポリマー層（108）を含む第１レイヤーセットを有する。該モジュールは更に、内部にトレンチを規定するＩＬＤ層（114）；ＩＬＤ層（114）のトレンチ内に配置された第２導電性ポリマー層（112）；第２導電性ポリマー層（112）上に配置された第２電極層（116）を含む第２レイヤーセットを有する。第１導電性ポリマー層（106）及び第２導電性ポリマー層（112）は、電極層（104、116）と強誘電性ポリマー層（108）との間に反応障壁及び／又は拡散障壁をもたらすように電極層（104、116）を覆う。
2008515191.tif 000002
【特許請求の範囲】
【請求項１】
内部にトレンチを規定するＩＬＤ層；前記ＩＬＤ層のトレンチ内に配置された第１電極層；第１電極層上に配置された第１の導電性ポリマー層；及び第１の導電性ポリマー層上に配置された強誘電性ポリマー層；を含む第１のレイヤーセット；並びに
第１のレイヤーセットとともにメモリセルを規定するように、第１のレイヤーセット上に配置された第２のレイヤーセットであり：内部にトレンチを規定するＩＬＤ層；当該第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第２の導電性ポリマー層；及び第２の導電性ポリマー層上に配置された第２電極層；を含む第２のレイヤーセット；
を有し、
第１の導電性ポリマー層及び第２の導電性ポリマー層は、前記電極層と前記強誘電性ポリマー層との間に反応障壁及び／又は拡散障壁をもたらすように、前記電極層を前記強誘電性ポリマー層に対して覆っている、
強誘電性ポリマーメモリモジュール。
【請求項２】
前記強誘電性ポリマー層は第１のレイヤーセットの前記ＩＬＤ層によって規定されたトレンチを超えて延在していない、請求項１に記載のメモリモジュール。
【請求項３】
前記強誘電性ポリマー層は第１のレイヤーセットの前記ＩＬＤ層によって規定されたトレンチを超えて延在している、請求項１に記載のメモリモジュール。
【請求項４】
第１のレイヤーセットの前記ＩＬＤ層は：
内部にトレンチを規定する第１のＩＬＤ層；及び
内部にトレンチを規定し、且つ該トレンチが第１のＩＬＤ層のトレンチに整合されるように第１のＩＬＤ層上に配置された第２のＩＬＤ層であり、第１のＩＬＤ層のトレンチ内には第１電極層が配置されている、第２のＩＬＤ層；
を有する、請求項１に記載のメモリモジュール。
【請求項５】
第１のレイヤーセットの前記トレンチ、第１電極層、及び第１の導電性ポリマー層は互いに対して実質的に平行であり；且つ
第２のレイヤーセットの前記トレンチ、第２電極層、及び第２の導電性ポリマー層は互いに対して実質的に平行である；
請求項１に記載のメモリモジュール。
【請求項６】
第１のレイヤーセットの前記トレンチ、第１電極層、及び第１の導電性ポリマー層は、それぞれ、第２のレイヤーセットの前記トレンチ、第２電極層、及び第２の導電性ポリマー層に対して実質的に垂直である、請求項５に記載のメモリモジュール。
【請求項７】
第１のレイヤーセットの前記ＩＬＤ層及び第２のレイヤーセットの前記ＩＬＤ層の各々は、シリコン酸化物（SixOy）、シリコン酸化フッ化物（SixOyFz）、シリコン酸化窒化物（SixOyNz）、シリコン窒化物（SixNy）、窒素ドープ炭化シリコン（SixCyNz）、炭化シリコン（SixCy）、又はポリマー（CvHwFxOyNz）の１つを有する、請求項１に記載のメモリモジュール。
【請求項８】
第１の導電性ポリマー層及び第２の導電性ポリマー層の各々は、ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリピロール（ＰＰＹ）、ポリ（アニリン）（ＰＡＮＩ）、又は1×105Ω-cm未満の抵抗率を有する導電性ポリマーの１つを有する、請求項１に記載のメモリモジュール。
【請求項９】
前記強誘電性ポリマー層は、フッ化ビニリデン（ＶＤＦ）及び三フッ化エチレン（ＴｒＦＥ）のコポリマー、純ポリＶＤＦ、又はスピン処理可能な他の有機強誘電性ポリマーの１つを有する、請求項１に記載のメモリモジュール。
【請求項１０】
第１電極層及び第２電極層の各々は、窒化チタン（TiN）、窒化タンタル（TaN）、又は様々な金属、及びTi、Ta、Ni、Al、Cu、Au、Ag、Ptの合金から成る複合材料の１つを有する、請求項１に記載のメモリモジュール。
【請求項１１】
互いに積層された複数のメモリモジュールを有するメモリ装置であって、各メモリモジュールは：
内部にトレンチを規定するＩＬＤ層；前記ＩＬＤ層の前記トレンチ内に配置された第１電極層；第１電極層上に配置された第１の導電性ポリマー層；及び第１の導電性ポリマー層上に配置された強誘電性ポリマー層；を含む第１のレイヤーセット；並びに
第１のレイヤーセットとともにメモリセルを規定するように、第１のレイヤーセット上に配置された第２のレイヤーセットであり：内部にトレンチを規定するＩＬＤ層；当該第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第２の導電性ポリマー層；及び第２の導電性ポリマー層上に配置された第２電極層；を含む第２のレイヤーセット；
を有し、
第１の導電性ポリマー層及び第２の導電性ポリマー層は、前記電極層と前記強誘電性ポリマー層との間に反応障壁及び拡散障壁をもたらすように、前記電極層を前記強誘電性ポリマー層に対して覆っている、
メモリ装置。
【請求項１２】
前記メモリモジュールは互いに対して同一である、請求項１１に記載のメモリ装置。
【請求項１３】
前記メモリモジュールの少なくとも幾つかは互いに対して異なっている、請求項１１に記載のメモリ装置。
【請求項１４】
内部にトレンチを規定するＩＬＤ層；前記ＩＬＤ層のトレンチ内に配置された第１電極層；第１電極層上に配置された第１の導電性ポリマー層；及び第１の導電性ポリマー層上に配置された強誘電性ポリマー層；を設ける工程を含む第１のレイヤーセットの形成工程；並びに
第１のレイヤーセットとともにメモリセルを規定するように、第１のレイヤーセット上に配置された第２のレイヤーセットを設ける形成工程であり：第１のレイヤーセット上の内部にトレンチを規定するＩＬＤ層；該第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第２の導電性ポリマー層；及び第２の導電性ポリマー層上に配置された第２電極層；を設ける工程を含む第２のレイヤーセットの形成工程；
を有し、
第１の導電性ポリマー層及び第２の導電性ポリマー層は、前記電極層と前記強誘電性ポリマー層との間に反応障壁及び／又は拡散障壁をもたらすように、前記電極層を前記強誘電性ポリマー層に対して覆う、
メモリモジュールの製造方法。
【請求項１５】
第１のレイヤーセットの前記ＩＬＤ層を設ける工程は：
第１のＩＬＤ材料を堆積する工程；
第１のＩＬＤ層を形成するように第１のＩＬＤ材料内にトレンチを規定する工程；
第１のＩＬＤ層上に第２のＩＬＤ材料を堆積する工程；及び
第２のＩＬＤ層を形成するように第２のＩＬＤ材料内に、第１のＩＬＤ層内のトレンチに整合させてトレンチを規定する工程であり、第１のＩＬＤ層と第２のＩＬＤ層とが一緒になって第１のレイヤーセットの前記ＩＬＤ層を形成する規定工程；
を有する、請求項１４に記載の方法。
【請求項１６】
第１電極層を設ける工程は：
第２のＩＬＤ材料を堆積する工程に先立って第１のＩＬＤ層上に第１金属材料を堆積する工程であり、第１金属材料の一部が第１のＩＬＤ層のトレンチ内に堆積される堆積工程；及び
第１のＩＬＤ層のトレンチ内の電極を含む第１金属層を形成するように、第１金属材料の一部を除去する工程；
を有する、請求項１５に記載の方法。
【請求項１７】
第１の導電性ポリマー層を設ける工程は：
第１のレイヤーセットの前記ＩＬＤ層上、及び第１電極層上に第１の導電性ポリマー材料を堆積する工程；及び
第１の導電性ポリマー層を形成するために第１の導電性ポリマー材料の一部を除去する工程であり、第１の導電性ポリマー層が、第１のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第１の導電性ポリマーのサブレイヤーを含み、且つ第１電極層を前記強誘電性ポリマー層から保護するように除去する工程；
を有する、請求項１４に記載の方法。
【請求項１８】
前記強誘電性ポリマー層を設ける工程は、該強誘電性ポリマー層を形成するように第１のレイヤーセットの前記ＩＬＤ層上及び第１の導電性ポリマー層上に強誘電性ポリマー材料を堆積する工程を有する、請求項１４に記載の方法。
【請求項１９】
前記強誘電性ポリマー層を設ける工程は：
第１のレイヤーセットの前記ＩＬＤ層上及び第１の導電性ポリマー層上に強誘電性ポリマー材料を堆積する工程；及び
該強誘電性ポリマー層が第１のレイヤーセットの前記ＩＬＤ層のトレンチを超えて延在しないように該強誘電性ポリマー層を形成するために、前記強誘電性ポリマー材料の一部を除去する工程；
を有する、請求項１４に記載の方法。
【請求項２０】
第２のレイヤーセットの前記ＩＬＤ層を設ける工程は：
前記強誘電性ポリマー層上にＩＬＤ材料を堆積する工程；及び
第２のレイヤーセットの該ＩＬＤ層を形成するように該ＩＬＤ材料内にトレンチを規定する工程；
を有する、請求項１４に記載の方法。
【請求項２１】
第２の導電性ポリマー層を設ける工程は：
第２の導電性ポリマー材料の一部が第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置されるように、第２のレイヤーセットの前記ＩＬＤ層上に第２の導電性ポリマー材料を堆積する工程；及び
第２の導電性ポリマー層を形成するために第２の導電性ポリマー材料の一部を除去する工程であり、第２の導電性ポリマー層が、第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第２の導電性ポリマーのサブレイヤーを含むように除去する工程；
を有する、請求項１４に記載の方法。
【請求項２２】
第２電極層を設ける工程は：
第２金属材料の一部が第１のＩＬＤ層のトレンチ内に配置されるように、第２のレイヤーセットの前記ＩＬＤ層上に第２金属材料を堆積する工程；及び
第２のレイヤーセットの前記ＩＬＤ層のトレンチ内の電極を含む第２金属層を形成するために第２金属材料の一部を除去する工程であり、第２電極層の前記電極が、第２の導電性ポリマー層が該電極を前記強誘電性ポリマー層から保護するように配置される除去工程；
を有する、請求項１４に記載の方法。
【請求項２３】
第１のレイヤーセット及び第２のレイヤーセットの各々の前記ＩＬＤ層を設ける工程は、化学気相堆積法（ＣＶＤ）、スパッタ堆積法、プラズマ気相堆積法（ＰＶＤ）、又は溶液からのスピン成形の１つを用いてＩＬＤ材料を堆積する工程、及び該ＩＬＤ層を形成するために前記トレンチを設けるように前記ＩＬＤ材料をリソグラフィ及びエッチングに掛ける工程を有する、請求項１４に記載の方法。
【請求項２４】
第１電極層及び第２電極層を設ける工程は、ＣＶＤ、スパッタ、ＰＶＤ、原子層堆積法、電気めっき、又は無電解めっきを用いて金属材料を堆積する工程、及び第１電極層及び第２電極層のそれぞれを形成するために前記金属材料をＣＭＰに掛ける工程を有する、請求項１４に記載の方法。
【請求項２５】
第１の導電性ポリマー層及び第２の導電性ポリマー層を設ける工程は、スピン堆積法を用いて導電性ポリマー材料を堆積する工程、及び第１の導電性ポリマー層及び第２の導電性ポリマー層のそれぞれを形成するために前記導電性ポリマー材料をエッチングに掛ける工程を有する、請求項１４に記載の方法。
【請求項２６】
前記強誘電性ポリマー層を設ける工程は、該強誘電性ポリマー層を形成するためにスピン堆積法を用いて強誘電性ポリマー材料を堆積する工程を有する、請求項１４に記載の方法。
【請求項２７】
前記強誘電性ポリマー層を設ける工程は：
スピン堆積法を用いて強誘電性ポリマー材料を堆積する工程；及び
該強誘電性ポリマー層を形成するために前記強誘電性ポリマー材料をエッチングする工程；
を有する、請求項１４に記載の方法。
【請求項２８】
メモリ装置を含む可搬式通信装置を有するシステムであって、前記メモリ装置は互いに積層された複数のメモリモジュールを有し、各メモリモジュールは：
内部にトレンチを規定するＩＬＤ層；前記ＩＬＤ層の前記トレンチ内に配置された第１電極層；第１電極層上に配置された第１の導電性ポリマー層；及び第１の導電性ポリマー層上に配置された強誘電性ポリマー層；を含む第１のレイヤーセット；並びに
第１のレイヤーセットとともにメモリセルを規定するように、第１のレイヤーセット上に配置された第２のレイヤーセットであり：内部にトレンチを規定するＩＬＤ層；当該第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第２の導電性ポリマー層；及び第２の導電性ポリマー層上に配置された第２電極層；を含む第２のレイヤーセット；
を有し、
第１の導電性ポリマー層及び第２の導電性ポリマー層は、前記電極層と前記強誘電性ポリマー層との間に反応障壁及び／又は拡散障壁をもたらすように、前記電極層を前記強誘電性ポリマー層に対して覆っている、
システム。
【請求項２９】
前記強誘電性ポリマー層は第１のレイヤーセットの前記ＩＬＤ層によって規定されたトレンチを超えて延在していない、請求項２８に記載のシステム。
【請求項３０】
前記強誘電性ポリマー層は第１のレイヤーセットの前記ＩＬＤ層によって規定されたトレンチを超えて延在している、請求項２８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は強誘電性ポリマーメモリ装置、及びそれら装置の製造方法に関する。
【背景技術】
【０００２】
強誘電性ポリマーメモリ装置などの強誘電体デバイスは、電極層間に挟み込まれた１層以上の強誘電体材料から成る層を有する。強誘電性ポリマーメモリ装置などのデバイスを形成する方法は様々であるが、１つの方法は、第１の電極層上に強誘電性ポリマーから成る層を堆積した後、強誘電性ポリマー層の多くの部分上に第２の電極層を堆積及びパターニングすることを有している。
【０００３】
従来の技術は、ポリマーメモリ装置を形成するために、減法的（subtractive）な金属集積手法を用いていた。減法的な金属集積は第１の全面堆積による金属層の堆積と、その後のフォトレジストのスピン／露光／現像、金属のエッチング、レジスト除去、及びウェット洗浄を必要とする。金属の頂部上での導電性ポリマーの減法的なパターニングは多数の欠点をもたらす。第１に、フォトレジストは全面の金属に対して、その上でスピン成形され、現像され、且つそこからウェット若しくはドライプロセス技術によって化学的に除去され得るものの、全面の導電性ポリマー層に対しては同じことが当てはまらない。例えば、フォトレジストをスピン成形するために使用される溶剤に導電性ポリマーが溶解しやすい場合、全面的な導電性ポリマー層によって覆われた全面的な金属層上でのフォトレジストのスピン処理中に、フォトレジスト溶液は単に導電性ポリマーを洗い落としてしまう。また一方、フォトレジスト溶剤に溶解しないように適当な導電性ポリマーが選定され、且つフォトレジスト層が導電性ポリマーを損傷させることなく導電性ポリマーの頂部にスピン成形され得るとしても、ＵＶ露光されたフォトレジストの化学的現像によって、現像液がポリマーを溶解する領域内の導電性ポリマーが破壊されてしまう。これは、露光する際、及び化学的増幅されたフォトレジストを現像する際に使用される化学的処理のためである。ＵＶ光は、光露光部分をＴＭＡＨ（水酸化テトラメチルアンモニウム）から成るベース溶液内に溶解可能にするフォトレジスト内の酸性基を分解する。このベース溶液がＵＶ露光されたフォトレジスト領域を洗い落とすと、その下の導電性ポリマーがベース溶液に晒されることになる。導電性ポリマーは酸ドープされているため、現像液のＴＭＡＨは、ドープされた酸を中和することによってポリマーを脱ドープするか、単にポリマーを完全に溶解し、それにより更には現像されなかったフォトレジストをアンダーカットし導電性ポリマーの全てを基板から除去してしまうかの何れかを行う。最終的に、上述された欠点を回避する手段が存在したと仮定しても、結局は、パターニングされた金属の頂部上のパターニングされた導電性ポリマーのみが存在することになる。これは、パターニングされた金属ラインの側壁が、パターニングされた基板上に後にスピン成形される強誘電性ポリマーに露出されたまま残されることになるので不適当である。側壁の金属と強誘電性ポリマーとは化学的に反応し、強誘電性ポリマーを損傷することになる。
【０００４】
故に、上述の問題の少なくとも一部を解決可能な、強誘電性ポリマーメモリ装置を形成する改善方法に対してニーズが存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、導電性ポリマー電極を有する強誘電性ポリマーメモリ装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に従った強誘電性ポリマーメモリモジュールは、内部にトレンチを規定するＩＬＤ層；前記ＩＬＤ層のトレンチ内に配置された第１電極層；第１電極層上に配置された第１の導電性ポリマー層；及び第１の導電性ポリマー層上に配置された強誘電性ポリマー層；を含む第１のレイヤーセット；並びに第１のレイヤーセットとともにメモリセルを規定するように、第１のレイヤーセット上に配置された第２のレイヤーセットであり：内部にトレンチを規定するＩＬＤ層；当該第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第２の導電性ポリマー層；及び第２の導電性ポリマー層上に配置された第２電極層；を含む第２のレイヤーセット；を有し、第１の導電性ポリマー層及び第２の導電性ポリマー層は、前記電極層と前記強誘電性ポリマー層との間に反応障壁及び／又は拡散障壁をもたらすように、前記電極層を前記強誘電性ポリマー層に対して覆っている。
【０００７】
本発明の他の一態様に従ったメモリモジュールの製造方法は、内部にトレンチを規定するＩＬＤ層；前記ＩＬＤ層のトレンチ内に配置された第１電極層；第１電極層上に配置された第１の導電性ポリマー層；及び第１の導電性ポリマー層上に配置された強誘電性ポリマー層；を設ける工程を含む第１のレイヤーセットの形成工程；並びに第１のレイヤーセットとともにメモリセルを規定するように、第１のレイヤーセット上に配置された第２のレイヤーセットを設ける形成工程であり：第１のレイヤーセット上の内部にトレンチを規定するＩＬＤ層；該第２のレイヤーセットの前記ＩＬＤ層のトレンチ内に配置された第２の導電性ポリマー層；及び第２の導電性ポリマー層上に配置された第２電極層；を設ける工程を含む第２のレイヤーセットの形成工程；を有し、第１の導電性ポリマー層及び第２の導電性ポリマー層は、前記電極層と前記強誘電性ポリマー層との間に反応障壁及び／又は拡散障壁をもたらすように、前記電極層を前記強誘電性ポリマー層に対して覆う。
【発明を実施するための最良の形態】
【０００８】
請求項記載の対象の実施形態は、導電性ポリマー電極を有する強誘電体メモリモジュールの製造方法、該方法に従って製造された強誘電体メモリモジュール、及び強誘電体メモリ装置を組み込んだシステムを含む。
【０００９】
ここでの記載では、“一実施形態”または“ある実施形態”への如何なる言及も、実施形態に関連して述べられる特定の特徴、構造、又は特性が請求項記載の対象の少なくとも１つの実施形態に含まれることを意味するものである。この明細書全体の様々な箇所で“一実施形態において”という言いまわしが現れることは、必ずしも全てが同一の実施形態について言及しているわけではない。
【００１０】
ここでは、請求項記載の対象の実施形態の完全な理解を提供するため、多数の具体的詳細事項について説明する。しかしながら、当業者に理解されるように、請求項記載の対象の実施形態はこれらの具体的詳細事項を用いずに実施されてもよい。また、請求項記載の対象の実施形態を不明瞭にしないよう、周知の方法、手順、構成要素及び回路については詳細に説明しないこととする。認識されるように、ここで開示される具体的な構造的及び機能的詳細事項は典型例であり、必ずしも請求項記載の対象の範囲を限定するものではない。
【００１１】
注意されるべきは、ここでの記載においては、“メモリモジュール”又は“モジュール”はメモリ装置又はシステムの構成要素を呼ぶものであり、この構成要素は１つ以上のメモリセルを含むものである。ここでの記載に従って、単一のモジュール又はスタック化された複数のモジュールはメモリ装置を構築することができる。さらに、ここでの記載においては、“層（レイヤー）”は特定の機能を有する１つ又は複数の層を含んでいてもよい。例えば、“ＩＬＤ（層間誘電体）層”は、得られた構造がＩＬＤの機能を有する“層”である限り、ＩＬＤ材料の１つの層、同一ＩＬＤ材料から成る、あるいは異なるＩＬＤ材料から成る複数の層（又はスタック）を含んでいてもよい。
【００１２】
本発明の実施形態は有利にはダマシン集積法を使用し、そこで、ＩＬＤはパターニングされ、金属ライン、導電性ポリマー層、及び強誘電性ポリマー層などの活物質で充填される。ＩＬＤをパターニングすることによって、互いに接触し合う金属層と導電性ポリマー層とをパターニングしなければならないことに付随する欠点が回避される。
【００１３】
図１ａ及び１ｂは、請求項記載の対象の第１実施形態に従った強誘電体メモリモジュール100を示している。図１ａ及び１ｂは、互いに対して90°に配置された側面それぞれでの強誘電体メモリモジュール100の断面図である。
【００１４】
図１ａにてよく分かるように、モジュール100は第１のＩＬＤ層102を含んでおり、ＩＬＤ層102は、例えば、シリコン酸化物（SixOy）、シリコン酸化フッ化物（SixOyFz）、シリコン酸化窒化物（SixOyNz）、シリコン窒化物（SixNy）、窒素ドープ炭化シリコン（SixCyNz）、炭化シリコン（SixCy）、ポリマー（CvHwFxOyNz）である。ＩＬＤ層102は例えば周知の堆積法を用いて形成されてもよく、リソグラフィ及びエッチングが続けられる。この周知の堆積法とは、例えば、化学気相堆積法（ＣＶＤ）、スパッタ堆積法、プラズマ気相堆積法（ＰＶＤ）、又は溶液からのスピン成形（spin  casting）である。ＩＬＤ層102上には第１電極層104が形成される。第１電極層104は、例えば、窒化チタン（TiN）又は窒化タンタル（TaN）、又は様々な金属、及びTi、Ta、Ni、Al、Cu、Au、Ag、Ptの合金から成る複合材料を有していてもよく、また周知の堆積法を用いて形成されてもよく、ダマシンプロセス又は化学機械研磨（ＣＭＰ）が続けられる。この周知の堆積法とは、例えば、ＣＶＤ、スパッタ、ＰＶＤ、原子層堆積法（ＡＬＤ）、電気めっき、又は無電解めっきである。ＩＬＤ層102の少なくとも一部と第１電極層104との上には第１の導電性ポリマー層106が形成される。第１の導電性ポリマー層106はポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリピロール（ＰＰＹ）、ポリ（アニリン）（ＰＡＮＩ）、又は1×105Ω-cm未満の抵抗率を有する利用可能な如何なる導電性ポリマーを有していてもよく、また例えば周知のスピン堆積法を用いて形成されてもよく、このポリマー層の厚さを薄くするためのドライエッチングが続けられる。導電性ポリマー層106上には強誘電性ポリマー層108が配置される。強誘電性ポリマー層108はフッ化ビニリデン（ＶＤＦ）及び三フッ化エチレン（ＴｒＦＥ）のコポリマー、又は例えば純ポリＶＤＦ等のスピン処理可能な他の有機強誘電性ポリマーを有していてもよい。層108は例えば周知のスピン堆積法によって堆積されてもよく、エッチングが続けられる。また、一実施形態において、層108は詳細に後述されるように後続のドライエッチングによって厚さを低減される。第１のＩＬＤ層102上には更に第２のＩＬＤ層110が設けられる。第２のＩＬＤ層110はＩＬＤ層102と同一材料を含んでいてもよく、また同一方法で形成されてもよい。
【００１５】
次に図１ｂを参照するに、層108上に設けられた第２の導電性ポリマー層112が示されている。層112は、例えば、導電性ポリマー層106と同一方法で形成されてもよく、また同一材料／材料群から成っていてもよい。強誘電性ポリマー層108上は第２電極層116であり、この電極層116は例えば層104と同一材料から成っていてもよく、また同一方法で堆積されてもよい。この堆積プロセスの後に、ダマシンプロセス又は化学機械研磨（ＣＭＰ）が続けられる。層108上にはまた第３のＩＬＤ層114が配置されており、この層114はＩＬＤ層102及び110と同一方法によって形成されてもよい。例えば、ＩＬＤ層114は上記のＩＬＤ層102／110に対して列挙された材料と同一材料を含んでいてもよい。層114は、これまた層102／110と同様に、リソグラフィ、エッチング及び洗浄によってパターニングされてもよい。
【００１６】
図２ａ及び２ｂは、請求項記載の対象の第２実施形態に従った強誘電体メモリモジュール200を示している。図２ａ及び２ｂは、図１ａ及び１ｂと同様に、強誘電体メモリモジュール200の立面切断図であり、それぞれ、互いに対して90°に配置された側面での切断図を示している。一方の図１ａ及び１ｂに示された本発明の第１実施形態と、他方の図２ａ及び２ｂに示された本発明の第２実施形態との間の差異は、第１実施形態の強誘電性ポリマー層は第２のＩＬＤ層110によって規定されたトレンチを超えて延在していないことである。例えば、第１実施形態の強誘電性ポリマー層は第３のＩＬＤ層114の堆積前にエッチングされるが、第２実施形態の強誘電性ポリマー層は、より詳細に後述されるように、第２のＩＬＤ層210によって規定されるトレンチを超えて延在している（強誘電性ポリマー層はエッチング等によって除去されていない）。
【００１７】
図２ａを参照するに、モジュール200は第１のＩＬＤ層202、ＩＬＤ層202上に形成された第１電極層204を含んでいる。また、ＩＬＤ層202の少なくとも一部と第１電極層204との上には、第１の導電性ポリマー層206が形成される。導電性ポリマー層206上には強誘電性ポリマー層208が配置される。さらに、第１のＩＬＤ層202上には第２のＩＬＤ層210が設けられる。層202、204、206及び210は、それぞれ、図１ａ及び１ｂに示された本発明の第１実施形態に関連して上述された層102、104、106及び110と同一材料を有していてもよく、また同一方法で形成されてもよい。さらに、強誘電性ポリマー層208は図１ａ及び１ｂの強誘電性ポリマー層108と同一材料から成っていてもよく、また同一方法で堆積されてもよい。しかしながら、図１ａ及び１ｂに示された本発明の第１実施形態とは異なり、強誘電性ポリマー層208は堆積後にエッチングされない。
【００１８】
次に図２ｂを参照するに、層208上に設けられた第２の導電性ポリマー層212が示されている。電極層212上は第２電極層216である。層208上にはまた第３のＩＬＤ層214が配置されている。層212、214及び216は、それぞれ、図１ａ及び１ｂに示された本発明の第１実施形態に関連して上述された層112、114及び116と同一材料を有していてもよく、同様にして形成されてもよい。
【００１９】
有利には、図１ａ及び１ｂのエッチングされる層208は強誘電体デバイスの改善された平坦性をもたらすものであるが、図２ａ及び２ｂのエッチングされない層208は追加の処理工程及び強誘電体セルの複雑さを回避するものである。
【００２０】
一方の図１ａ及び１ｂと、他方の図２ａ及び２ｂとから明らかなように、得られる強誘電体メモリモジュール100／200は、図示されるように、第１のレイヤーセットＦＳ及び第２のレイヤーセットＳＳを有しており、セットＦＳ及びＳＳはそれらのトレンチ、電極層及び導電性ポリマーのサブレイヤーがそれぞれ互いに対して実質的に垂直であり、且つ交点のメモリセルのアレイを含んで形成されるように、互いに対して配置されている。本発明の実施形態に従って、複数のモジュール100／200は、図４に示されるように、多層システム又は多層メモリ装置300を形成するように互いの上に積層されてもよい。メモリ装置300は互いの上に積層された複数のレイヤーセットＦＳ及びＳＳを含み、セットＦＳ又はＳＳの各々は、一方で図１ａ及び１ｂ、他方で図２ａ及び２ｂに関して述べられたのと同様にして形成されている。なお、メモリ装置300内の個々のレイヤーセットＦＳの各々は同一システム内の１つ又は複数の他のレイヤーセットＦＳとは、レイヤーセットＦＳ内の所与のレイヤーに使用される材料の点、及び／又はレイヤーセットＦＳ内の所与のレイヤーが形成される手法の点の何れかにおいて異なっていてもよい。故に、メモリ装置300内のレイヤーセットＦＳの各々は、そのシステム内の他のレイヤーセットＦＳと必ずしも同一である必要はない。また同様に、メモリ装置300内の個々のレイヤーセットＳＳの各々は同一システム内の１つ又は複数の他のレイヤーセットＳＳとは、レイヤーセットＳＳ内の所与のレイヤーに使用される材料の点、及び／又はレイヤーセットＳＳ内の所与のレイヤーが形成される手法の点の何れかにおいて異なっていてもよい。故に、メモリ装置300内のレイヤーセットＳＳの各々は、そのシステム内の他のレイヤーセットＳＳと必ずしも同一である必要はない。さらに、本発明の実施形態に従って、メモリ装置300はモジュール100に従った１つ以上のＦＳレイヤー群と、モジュール200に従った１つ以上のＦＳレイヤー群とを含むことも可能である。メモリ装置300等のシステムは、より詳細に後述されるように、例えば図７の無線装置170等の装置内で使用されるように構成されていてもよい。
【００２１】
各モジュールの個々のレイヤーの電極、すなわち、104及び106（モジュール100の場合）、又は204及び206（モジュール200の場合）は、一方で図１ａ及び１ｂ、他方で図２ａ及び２ｂによって示唆されるように、互いに対して実質的に平行に構成されていてもよい。また、所与のモジュールでは、第１及び第２の電極層は互いに対して実質的に垂直に構成されていてもよい。さらに、所与のモジュールの第１及び第２の電極層の各セットは、図示されるように、それらの間に強誘電性ポリマー層を含むように構成されていてもよい。当業者に容易に認識されるように、第１及び第２の電極層のクロスオーバー点すなわち交点はメモリセルを形成し得る。このメモリセルは特定の分極を保持することが可能であり、この分極によって、メモリセルは例えば‘１’又は‘０’等の代表値を保持することができる。ただし、請求項記載の対象は２つの状態のみを表すメモリセルに限定されるものではない。さらに、本発明の実施形態は、如何なる特定数のメモリセルを有するメモリアレイや、２つの電極層のみを有するデバイスに限定されるものではない。
【００２２】
図３ａ乃至３ｉは、本発明の第１又は第２の何れかの実施形態に従ったメモリモジュール100又は200の製造における初期段階を示している。具体的には、これらの製造の初期段階は一方で図１ａ及び１ｂの実施形態と、他方で図２ａ及び２ｂの実施形態とに等しく適用される。従って、様々な層を参照するに際して、以下の記載及び図３ａ乃至３ｉにおいては、例えば層102／202というように本発明の選択的な第１実施形態及び第２実施形態の双方に固有の層を参照することとし、層102／202は、第１実施形態の層102又は第２実施形態の層202の何れかを参照することを意味している。また、以下の記載においては、例えば“ＩＬＤ材料”、“導電性ポリマー材料”及び“強誘電性ポリマー材料”等の“材料”によって、堆積後の層であり且つ該層の更なる処理前の層であることを意味することとする。
【００２３】
図３ａに示されるように、本発明の実施形態に従ったメモリモジュールの製造方法は、基板上へのＩＬＤ材料102a／202aの堆積を含んでいる。基板は、例えば、メモリセルの交点アレイをアドレスするための能動トランジスタへの金属コンタクトを有するシリコン基板である。図３ｂに示されるように、ＩＬＤ材料102a／202aは工業標準に従ったリソグラフィ及びエッチングに掛けられ、内部にトレンチを規定するＩＬＤ層102／202が作り出される。図１ａ及び１ｂ、又は図２ａ及び２ｂのＩＬＤ層102／202に関して上述されたように、この層はシリコン酸化物（SixOy）、シリコン酸化フッ化物（SixOyFz）、シリコン酸化窒化物（SixOyNz）、シリコン窒化物（SixNy）、窒素ドープ炭化シリコン（SixCyNz）、炭化シリコン（SixCy）、ポリマー（CvHwFxOyNz）から成ってもよい。ＩＬＤ層102／202は例えば周知の堆積法を用いて形成されてもよく、リソグラフィ及びエッチングが続けられる。この周知の堆積法とは、例えば、化学気相堆積法（ＣＶＤ）、スパッタ堆積法、プラズマ気相堆積法（ＰＶＤ）、又は溶液からのスピン成形である。その後、図３ｃに示されるように、ＩＬＤ層102／202上に第１金属材料104a／204aが堆積される。第１金属材料104a／204aは、例えば、窒化チタン（TiN）若しくは窒化タンタル（TaN）、又は様々な金属やTi、Ta、Ni、Al、Cu、Au、Ag、Ptの合金から成る複合材料を有していてもよく、また周知の堆積法を用いて形成されてもよく、化学機械研磨（ＣＭＰ）が続けられる。この周知の堆積法とは、例えば、ＣＶＤ、スパッタ、ＰＶＤ、原子層堆積法（ＡＬＤ）、電気めっき、又は無電解めっきである。材料104a／204aは図３ｄにて、例えばＣＭＰ処理に掛けられて一部を研磨除去され、図示されるような複数の電極105／205を有する電極層104／204が作り出される。次に図３ｅに示されるように、層102／202及び104／204上に第２のＩＬＤ層110a／210aが堆積される。図３ｆに示されるように、ＩＬＤ層110a／210aは工業標準に従ったリソグラフィ及びエッチングに掛けられ、内部にトレンチを規定するＩＬＤ層110／210が作り出される。図１ａ及び１ｂ、又は図２ａ及び２ｂのＩＬＤ層110／210に関して上述されたように、この層はＩＬＤ層102／202と同一材料／材料群から成っていてもよく、また同一方法で堆積されてもよい。ＩＬＤ層110／210のリソグラフィ及びエッチングに続いて、図３ｇに示されるように、層102／202及び104／204上に導電性ポリマー材料106a／206aが例えば周知のスピン技術を用いて堆積される。図３ｈのように、導電性ポリマー材料106a／206aは周知の如何なるドライエッチング技術を用いてエッチングされてもよく、図示されるように複数の導電性ポリマーのサブレイヤー109／209を含む導電性ポリマー層106／206が作り出される。図１ａ及び１ｂの導電性ポリマー層106／206に関して上述されたように、この層はポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリピロール（ＰＰＹ）、ポリ（アニリン）（ＰＡＮＩ）、又は1×105Ω-cm未満の抵抗率を有する利用可能な如何なる導電性ポリマーを有していてもよく、また例えば周知のスピン堆積法を用いて形成されてもよく、このポリマー層の厚さを薄くするためのドライエッチングが続けられる。その後、図３ｉに示されるように、層106／206及び110／210上に強誘電性ポリマー材料108a／208aが堆積される。例として、材料108a／208aは周知のスピン技術を用いて堆積されてもよい。図１ａ及び１ｂ、又は図２ａ及び２ｂの強誘電性ポリマー層108／208に関して上述されたように、この層108a／208aは、フッ化ビニリデン（ＶＤＦ）及び三フッ化エチレン（ＴｒＦＥ）のコポリマー、又は例えば純ポリＶＤＦ等のスピン処理可能な他の有機強誘電性ポリマーを有していてもよく、例えば周知のスピン堆積法によって堆積されてもよい。図３ａ乃至３ｉから明らかなように、これらの図は本発明の第１実施形態又は第２実施形態の何れかに少なくとも従ったメモリモジュールの製造初期段階をそれぞれ表している。
【００２４】
図３ｊ’乃至３ｑ’は、図１ａ及び１ｂに示された本発明の第１実施形態に従ったメモリモジュール100の製造における終期段階を示している。具体的には、図３ｊ’乃至３ｑ’に示される製造の第２の段階群は、図１ａ及び１ｂの実施形態に適用され、図２ａ及び２ｂの実施形態には適用されない。図２ａ及び２ｂに示された本発明の第２実施形態に従ったメモリモジュール200の製造における第２の段階群は図３ｊ”乃至３ｐ”に示され、すぐ後で説明される。
【００２５】
図３ｊ’を参照するに、図３ｉに示されるように堆積された強誘電性ポリマー材料108aは本発明の第１実施形態に従ってエッチングされ、強誘電性ポリマー層108が作り出される。層108に関して上述されたように、この層108a／208aは、フッ化ビニリデン（ＶＤＦ）及び三フッ化エチレン（ＴｒＦＥ）のコポリマー、又は例えば純ポリＶＤＦ等のスピン処理可能な他の有機強誘電性ポリマーを有していてもよく、平坦化されるようにエッチングされる。次に図３ｋ’及び３ｌ’を参照するに、層108及び110上に第３のＩＬＤ材料114aが堆積される。図３ｋ’及び３ｌ’は部分的に製造されたモジュールの、それぞれ、互いに対して90°に配置された側面での切断面を表す立面切断図である。図３ｍ’に示されるように、ＩＬＤ材料114aは工業標準に従ったリソグラフィ及びエッチングに掛けられ、ＩＬＤ層114が作り出される。図１ａ及び１ｂのＩＬＤ層114に関して上述されたように、この層は上述のＩＬＤ層102／110に対して列挙された材料と同一材料から成っていてもよい。層114は、これまた層102／110と同様に、リソグラフィ、エッチング及び洗浄によってパターニングされてもよい。ＩＬＤ層114のリソグラフィ及びエッチングに続いて、図３ｎ’に示されるように、層114上に導電性ポリマー材料112aが、例えば周知のスピン技術を用いて堆積される。図３ｏ’にように、導電性ポリマー材料112aは周知の如何なるドライエッチング技術を用いてエッチングされてもよく、図示されるような導電性ポリマーのサブレイヤー113を含む導電性ポリマー層112が作り出される。図１ａ及び１ｂの導電性ポリマー層112に関して上述されたように、この層はポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリピロール（ＰＰＹ）、ポリ（アニリン）（ＰＡＮＩ）、又は1×105Ω-cm未満の抵抗率を有する利用可能な如何なる導電性ポリマーを有していてもよく、また例えば周知のスピン堆積法を用いて形成されてもよく、このポリマー層の厚さを薄くするためのドライエッチングが続けられる。その後、図３ｐ’に示されるように、導電性ポリマー層112上に第２金属材料116aが堆積される。材料116aは層104と同一材料から成っていてもよく、同一手法で堆積されてもよい。材料116aは図３ｑ’にて、例えばＣＭＰ処理に掛けられて一部を研磨除去され、図示されるような複数の電極117を有する電極層116が作り出される。図３ｑ’は図１ｂに相当しており、本発明の第１実施形態に従ったモジュール100を示している。
【００２６】
図２ａ及び２ｂに示された本発明の第２実施形態に従ったメモリモジュール200の製造における終期段階は図３ｊ”乃至３ｐ”に示されており、以下これを説明する。
【００２７】
図３ｊ”を参照するに、図３ｉに示されるように堆積された強誘電性ポリマー材料208aは本発明の第２実施形態に従ってエッチングされないままであり、図示されるような強誘電性ポリマー層208に対応している。層108に関して上述されたように、この層は上述の層108と同一材料／材料群を有していてもよい。図３ｊ”及び３ｋ”を参照するに、層208及び210上に第３のＩＬＤ材料214aが堆積される。図３ｊ”及び３ｋ”は部分的に製造されたモジュールの、それぞれ、互いに対して90°に配置された側面での切断面を表す立面切断図である。図３ｌ”に示されるように、ＩＬＤ材料214aは工業標準に従ったリソグラフィ及びエッチングに掛けられ、内部にトレンチを規定するＩＬＤ層214が作り出される。図２ａ及び２ｂのＩＬＤ層214に関して上述されたように、この層は上述の層114と同一材料／材料群から成っていてもよい。ＩＬＤ層214のリソグラフィ及びエッチングに続いて、図３ｍ”に示されるように、層214上に導電性ポリマー材料212aが、例えば周知のスピン技術を用いて堆積される。図３ｎ”のように、導電性ポリマー材料212aは周知の如何なるドライエッチング技術を用いてエッチングされてもよく、図示されるような導電性ポリマーのサブレイヤー213を含む導電性ポリマー層212が作り出される。図２ａ及び２ｂの導電性ポリマー層212に関して上述されたように、この層は上述の層112と同一材料／材料群から成っていてもよい。その後、図３ｏ”に示されるように、導電性ポリマー層212上に第２金属材料216aが堆積される。材料216aは上述の層116と同一材料／材料群から成っていてもよく、同一手法で堆積されてもよい。材料216aは図３ｐ”にて、例えばＣＭＰ処理に掛けられて一部を研磨除去され、図示されるような複数の電極217を有する電極層216が作り出される。図３ｐ”は図２ｂに相当しており、本発明の第２実施形態に従ったモジュール200を示している。
【００２８】
有利なことに、本発明の実施形態は、アクティブな強誘電性ポリマーメモリ層の両側に導電性有機ポリマー電極が配置された１つ以上のメモリモジュールを有する有機強誘電体メモリ装置を製造する集積手法を提供する。本発明の実施形態に従った集積手法は、単一のダマシンＩＬＤトレンチを導電性ポリマー電極とアクティブ強誘電性ポリマーとで充填するために、複数の有機スピン及びエッチング処理を用いる。結果として得られる本発明の実施形態に従ったメモリモジュールは、（１）強誘電性ポリマーを無機金属電極との反応から実質的に分離・保護し、電極内の金属と強誘電性ポリマーとの直接的な反応を防止する導電性ポリマー層の形態をした反応障壁、及び（２）デバイスが処理及び／又は疲労させられた後での、無機金属電極から強誘電性ポリマーへの金属の拡散を実質的に防止する導電性ポリマー層の形態をした拡散障壁、の少なくとも一方を提供するものである。故に、本発明の実施形態に従ったモジュールの導電性ポリマー層は、無機電極と強誘電性ポリマー層との間の反応障壁及び／又は拡散障壁を提供する。
【００２９】
上述のように、従来技術による減法的な金属集積手法は、強誘電性ポリマーの底面に接する導電性ポリマー電極のパターニングに対応することができない。故に、現行の減法的金属集積手法は不都合なことに、電極の無機金属層と強誘電性ポリマー層との間を直接的に接触させてしまっており、この接触によって、強誘電性ポリマーの性能を劣化させる傾向にある反応がもたらされ得る。本発明の実施形態に従ったメモリモジュールの各々内の導電性ポリマー層によって提供される反応障壁及び／又は拡散障壁は、有利なことに、このような反応を防止し、ひいてはメモリモジュールの性能向上をもたらす。
【００３０】
本発明の実施形態に従って、導電性ポリマー層はメモリモジュールを作り上げるように強誘電性ポリマーと併用される。層上での単一のダマシンパターニング（すなわち、金属及び／又はポリマーの何れかを有するＩＬＤトレンチのパターニング）及び有機スピン（すなわち、層に応じて導電性ポリマー又は強誘電性ポリマーの何れか）による埋め戻しが行われ、各電極層に導電性ポリマー層が設けられる。有利なことに、本発明の実施形態によって性能が向上されたメモリモジュールが実現される。
【００３１】
図５は、本発明の実施形態に従った強誘電体メモリモジュールを製造する様々な段階を示すフロー図である。本発明の実施形態に従った強誘電体メモリモジュールを製造する方法は、図５に示されるように：ブロック1010にて、内部にトレンチを規定する第１のＩＬＤ層を設ける工程；ブロック1020にて、第１のＩＬＤ層のトレンチ内に配置された電極を有する第１電極層を設ける工程；ブロック1030にて、第１電極層の電極と整合して内部にトレンチを規定する第２のＩＬＤ層を設ける工程；ブロック1040にて、第１電極層の各電極上に配置された複数の導電性ポリマーのサブレイヤーを有する第１の導電性ポリマー層を設ける工程；ブロック1050にて、第１のＩＬＤ層、第２のＩＬＤ層、第１電極層及び第１の導電性ポリマー層を有する結合体上に強誘電性ポリマー層を設ける工程；ブロック1060にて、強誘電性ポリマー層上に、内部にトレンチを規定する第３のＩＬＤ層を設ける工程；ブロック1070にて、第３のＩＬＤ層の各トレンチ内に配置された複数の導電性ポリマーのサブレイヤーを有する第２の導電性ポリマー層を設ける工程；ブロック1080にて、第３のＩＬＤ層のトレンチ内の第２の導電性ポリマー層サブレイヤー上に配置された電極を有する第２電極層を設ける工程；を含んでいる。
【００３２】
次に図６を参照するに、本発明の実施形態に従った強誘電体メモリモジュールを製造する方法は：ブロック2010にて、内部にトレンチを規定するＩＬＤ層；このＩＬＤ層のトレンチ内に配置された第１電極層；第１電極層上に配置された第１の導電性ポリマー層；及び第１の導電性ポリマー層上に配置された強誘電性ポリマー層；を有する第１のレイヤーセットＦＳを設ける工程、並びにブロック2020にて、第１のレイヤーセットとともにメモリセルを規定するように第１のレイヤーセット上に配置された第２のレイヤーセットを有する第２のレイヤーセットＳＳを第１のレイヤーセットＦＳ上に設ける工程を含んでいる。第２のレイヤーセットは：内部にトレンチを規定するＩＬＤ層；第２のレイヤーセットのＩＬＤ層のトレンチ内に配置された第２の導電性ポリマー層；第２の導電性ポリマー層上に配置された第２電極層；を含んでいる。第１の導電性ポリマー層及び第２の導電性ポリマー層は、電極層を強誘電性ポリマー層に対して覆い、あるいは分離し、電極層と強誘電性ポリマー層との間に反応障壁及び／又は拡散障壁を提供する。本発明との関連において、“反応障壁及び／又は拡散障壁”によって意味されるものは、電極層の何れか一方と強誘電性ポリマー層との間に配置された障壁であって、この電極層と強誘電性ポリマー層との反応を実質的に防止し、且つ／或いは、電極から強誘電性ポリマー層への金属の拡散を実質的に防止する障壁である。
【００３３】
図７は、本発明の一実施形態に従った、例えば図４のメモリ装置300等のメモリ装置300用のシステム90の一例を示している。この特定の実施形態において、例えば装置300である装置は、例えば可搬式通信装置170（例えば、携帯式通信装置（例として携帯電話）、双方向無線通信システム、一方向式のポケベル、双方向式のポケベル、パーソナル通信システム（ＰＣＳ）、可搬式コンピュータ等）にて使用される独立型（スタンドアローン）のメモリとして使用されてもよい。他の例では、メモリ装置300は携帯式とは見なされない例えばデスクトップ型コンピュータシステム等の用途にて用いられてもよい。ただし、これらは典型的な実施形態であり、請求項記載の対象はこのようには限定されるものではない。無線計算装置172は命令を実行するプロセッサ174を有していてもよく、マイクロプロセッサ、中央演算処理装置（ＣＰＵ）、デジタル信号処理器、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）、複数命令セットコンピュータ（ＣＩＳＣ）又はこれに類するものを有していてもよい。無線計算装置172はまた必要に応じて、情報をユーザに表示するディスプレー、並びに無線通信を実現する送受信機178及びアンテナ180を含んでいてもよい。
【００３４】
また、理解されるべきは、請求項記載の対象の範囲は独立型のメモリに限定されないことである。他の実施形態においては、メモリ装置300は例えばプロセッサ174等の無線計算装置170の他の部品内に形成されたり、他の部品に組み込まれたりしてもよい。この実施形態においては、アプリケーション又はシステム90はアンテナ180からの送信信号を受信可能な装置184を有していてもよい。送信信号は、例えば、無線通信媒体182の使用によって送信されてもよい。しかしながら、重要なことには、アプリケーション90は請求項記載の対象に従った強誘電体デバイスの一用途の例示的な実施形態である。ここでは好適実施形態を記載するために具体的な実施形態について例示し、説明してきたが、当業者に理解されるであろうように、同一の目的を達成することが見込まれる多様な代替及び／又は等価な実施は、本発明の範囲を逸脱することなく、示され説明された具体的な実施形態の代わりとなり得る。当業者が容易に認識するであろうように、本発明は非常に多様な実施形態において実施され得る。本出願は、ここで議論された実施形態の如何なる適応形又は変形にも及ぶものである。故に、本発明は請求項及びその均等物によってのみ限定されることは明らかである。
【図面の簡単な説明】
【００３５】
【図１ａ】本発明の第１実施形態に従った強誘電体メモリモジュールを示す断面図である。
【図１ｂ】本発明の第１実施形態に従った強誘電体メモリモジュールを示す断面図である。
【図２ａ】本発明の第２実施形態に従った強誘電体メモリモジュールを示す断面図である。
【図２ｂ】本発明の第２実施形態に従った強誘電体メモリモジュールを示す断面図である。
【図３ａ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｂ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｃ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｄ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｅ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｆ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｇ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｈ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｉ】本発明の一実施形態に従った強誘電体メモリモジュール製造の初期段階を示す断面図である。
【図３ｊ】図３ｊ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図であり、図３ｊ”は本発明の第２実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図３ｋ】図３ｋ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図であり、図３ｋ”は本発明の第２実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図３ｌ】図３ｌ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図であり、図３ｌ”は本発明の第２実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図３ｍ】図３ｍ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図であり、図３ｍ”は本発明の第２実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図３ｎ】図３ｎ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図であり、図３ｎ”は本発明の第２実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図３ｏ】図３ｏ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図であり、図３ｏ”は本発明の第２実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図３ｐ】図３ｐ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図であり、図３ｐ”は本発明の第２実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図３ｑ】図３ｑ’は本発明の第１実施形態に従った強誘電体メモリモジュール製造の終期段階を示す断面図である。
【図４】本発明の一実施形態に従った強誘電体メモリ装置を示す概略図である。
【図５】本発明の一実施形態に従った強誘電体メモリモジュールの製造方法を示すフロー図である。
【図６】本発明の一実施形態に従った強誘電体メモリモジュールの製造方法を示すフロー図である。
【図７】本発明の一実施形態に従った強誘電体メモリ装置を組み込んだシステムを示すブロック図である。
【図１ａ】
2008515191.tif 000003
【図１ｂ】
2008515191.tif 000004
【図２ａ】
2008515191.tif 000005
【図２ｂ】
2008515191.tif 000006
【図３ａ】
2008515191.tif 000007
【図３ｂ】
2008515191.tif 000008
【図３ｃ】
2008515191.tif 000009
【図３ｄ】
2008515191.tif 000010
【図３ｅ】
2008515191.tif 000011
【図３ｆ】
2008515191.tif 000012
【図３ｇ】
2008515191.tif 000013
【図３ｈ】
2008515191.tif 000014
【図３ｉ】
2008515191.tif 000015
2008515191.tif 000016
2008515191.tif 000017
【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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