(57)【要約】【課題】  複合表面配向基板をもつトレンチ・キャパシタを形成する方法を提供する。【解決手段】  複合表面配向をもつ単一のチップ上に、ディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイスを形成する方法が開示される。この方法は、（１００）表面配向シリコン上のｎ型相補型金属酸化膜半導体（ＣＭＯＳ）デバイスＳＯＩアレイ及び論理トランジスタ、並びに（１１０）表面配向シリコン上のｐ型ＣＭＯＳ論理トランジスタを含んだ、高性能なシステム・オン・チップ（ＳｏＣ）を製造することを可能にする。さらに、この方法は、複合表面配向ＳＯＩ及びバルク基板の内部にシリコン基板トレンチ・キャパシタを作成することを可能にする。アレイ・マスクの開口及びシリコンのエピタキシャル成長のためのパターン付けが、同じステップで同じマスクを用いて達成される点で、コスト節減が実現される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複合表面配向をもつ単一のチップ上に、ディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイス（３２、４０）を形成する方法であって、
第１の表面配向を有するバルク・シリコン基板（１２）と、その上に第２の異なる表面配向を有するシリコン・オン・インシュレータ（ＳＯＩ）領域（１４）とを準備するステップと、
ハード・マスク（８４）を用いて、前記ＳＯＩ領域（１４）を貫通して前記バルク・シリコン基板（１２）までの、第１及び第２の開口（８０、８２）を形成するステップと、
各開口（８０、８２）の内部にスペーサ（８６）を形成するステップと、
前記第２の開口（８２）内に、誘電体でキャップされたエピタキシャル成長シリコンを形成するステップと、
前記第１の開口（８０）を通して、前記バルク・シリコン基板（１２）内にディープ・トレンチを開口するステップと、
前記ディープ・トレンチ内に、前記ディープ・トレンチ・キャパシタを形成するステップと、
浅いトレンチ分離（３３、４４）を形成するステップと、
前記論理デバイス（３２、４０）を形成するステップと、
を含む方法。
【請求項２】
前記第１の表面配向は（１１０）であり、前記第２の表面配向は（１００）である、請求項１に記載の方法。
【請求項３】
前記第１及び第２の開口（８０、８２）を形成するステップは、単一のマスクを用いて、パターン付け及びエッチングするステップを含む、請求項１又は請求項２のいずれかに記載の方法。
【請求項４】
前記誘電体でキャップされたエピタキシャル成長シリコンを形成するステップは、
前記エピタキシャル・シリコンが前記第１の表面配向を有するように、各開口内に、エピタキシャルにシリコンを成長させるステップと、
各開口内の前記エピタキシャル・シリコンの上を覆う誘電体キャップ（９０）を形成するステップと、
前記第１の開口（８０）内の前記誘電体キャップ（９０）を、前記エピタキシャル・シリコンに至るまで除去するステップと
を含む、請求項３に記載の方法。
【請求項５】
前記誘電体キャップ（９０）を形成するステップは、各開口内の前記エピタキシャル・シリコンを平坦化し、リセスするステップと、前記誘電体を堆積させるステップと、次いで前記誘電体を平坦化するステップとを含む、請求項４に記載の方法。
【請求項６】
前記第１の開口（８０）は、前記第２の開口（８２）よりも狭く、前記誘電体でキャップされたエピタキシャル成長シリコンを形成するステップは、
前記第１の開口（８０）を実質的に充填し、前記第２の開口（８２）を部分的に充填するように、第１の誘電体をコンフォーマルに堆積するステップと、
前記第１の誘電体を、前記第２の開口（８２）から除去するステップと、
前記エピタキシャル・シリコンが前記第１の表面配向を有するように、前記第２の開口（８２）内にエピタキシャルにシリコンを成長させるステップと、
前記第２の開口（８２）内の前記エピタキシャル・シリコンの上を覆う第２の誘電体キャップ（９６）を形成するステップと、
前記第１の誘電体を前記第１の開口（８０）から除去するステップと
を含む、請求項１から請求項３までのいずれかに記載の方法。
【請求項７】
前記バルク・シリコン領域内において、前記ＳＯＩ領域（１４）より下で前記ディープ・トレンチを拡幅するステップと、
前記拡幅されたディープ・トレンチ内に、埋込プレート（５２）を形成するステップと、
をさらに含む、請求項１から請求項３までのいずれかに記載の方法。
【請求項８】
前記トレンチ・キャパシタを形成するステップは、
前記第１の開口（８０）及び前記ディープ・トレンチの内部に、ノード誘電体を堆積するステップと、
最初に、前記第１の開口（８０）及び前記ディープ・トレンチをドープされたノード・ポリシリコンで充填するステップと、
前記第１の開口（８０）内の前記ドープされたノード・ポリシリコンをリセスするステップと、
前記第１の開口部（８０）の側壁から前記ノード誘電体を、前記ＳＯＩ領域（１４）の埋込酸化膜上で除去するステップと、
前記第１の開口（８０）をポリシリコンで充填する第２の充填ステップと、平坦化するステップと
を含む、請求項１から請求項３までのいずれかに記載の方法。
【請求項９】
前記第２の充填ステップの前に、前記第１の開口（８０）の前記側壁上に、側壁窒化物を形成するステップをさらに含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスの製造に関し、特に、複合表面配向の上に半導体デバイスを形成する方法及びその形成された構造体に関する。
【背景技術】
【０００２】
半導体デバイスの性能改善は、それらのデバイスの製造業者にとって永久の努力である。現在、半導体産業が直面している１つの課題は、工程の単純さ及びトランジスタ性能を維持しながら、単一チップ上に記憶及び論理デバイスを実装することである。これらのデバイスは、完備した動作製品のための電子回路が単一チップ上に包含されるので、「システム・オン・チップ」（ＳｏＣ）と呼ばれる。ＳｏＣの性能を改善するために、現在用いられている１つの方法は、最適な表面配向を有するシリコン基板上に、種々の型の論理デバイスを作成することである。本明細書で用いられる「表面配向」は、ウェハ表面上のシリコン原子の結晶構造又は周期的な配列を表す。特に、ｎＦＥＴは（１００）表面配向を有するシリコン上に生成することによって最適化することができ、一方、ｐＦＥＴは（１１０）表面配向を有するシリコン上に生成することによって最適化することができる。さらに、記憶デバイス及びｎ型電界効果トランジスタ（ｎＦＥＴ）は、一般に、シリコン・オン・インシュレータ（ＳＯＩ）上に生成するときに最適化され、一方、ｐ型ＦＥＴ（ｐＦＥＴ）は、一般に、バルク・シリコン上に生成するときに最適化される。
【０００３】
上述の課題に加えて、上述の複合配向の論理デバイス及び記憶デバイス（例えば、動的ランダム・アクセス・メモリ（ＤＲＡＭ）に用いられるシリコン・ディープ・トレンチ・キャパシタ）を同時に製造することが、追加の課題を提起する。特に、ディープ・トレンチ・キャパシタ記憶デバイスは、一般に、キャパシタ用のディープ・ドレンチの開口のためと、ｐＦＥＴ論理デバイス用のシリコンのエピタキシャル成長のためのパターン付けのためとに、異なるマスクを必要とし、コストがかかる。さらに、記憶デバイスはまた、最適な基板条件を有する可能性もある。例えば、記憶デバイスは、一般に、ｎＦＥＴと同様に、ＳＯＩ基板上に生成するときに最適化される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のことを考慮すると、性能を維持しながら記憶デバイスと種々の型の論理デバイスを製造することは困難である。当該技術分野には、複合表面配向をもつ単一チップの上に、記憶及び論理デバイスを作成する改善された方法が必要である。
【課題を解決するための手段】
【０００５】
本発明は、複合表面配向をもつ単一チップの上に、ディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイスを形成する方法を含む。この方法は、（１００）表面配向シリコン上のｎ型相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのＳＯＩアレイ及び論理トランジスタ、並びに（１１０）表面配向シリコン上のｐ型ＣＭＯＳ論理トランジスタを含む、高性能のシステム・オン・チップ（ＳｏＣ）を製造することを可能にする。さらに、この方法により、複合表面配向のＳＯＩ及びバルク基板の内部にシリコン基板トレンチ・キャパシタが作成される。アレイ・マスクの開口及びシリコンのエピタキシャル成長のためのパターン付けが、同じステップで、同じマスクを用いて達成されることで、コスト削減が実現される。
【０００６】
本発明の第１の態様は、複合表面配向をもつ単一チップ上に、ディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイスを形成する方法に向けられるが、この方法は、第１の表面配向を有するバルク・シリコン基板と、その上に、第２の異なる表面配向を有するシリコン・オン・インシュレータ（ＳＯＩ）領域とを準備するステップと、ハード・マスクを用いて、ＳＯＩ領域をバルク・シリコン基板まで貫通する第１及び第２の開口を形成するステップと、各開口内にスペーサを形成するステップと、第２の開口内に誘電体でキャップされたエピタキシャル成長シリコンを形成するステップと、第１の開口を通してバルク・シリコン基板中にディープ・トレンチを開口するステップと、ディープ・トレンチ内にディープ・トレンチ・キャパシタを形成するステップと、浅いトレンチ分離を形成するステップと、論理デバイスを形成するステップとを含む。
【０００７】
本発明の第２の態様は、複合表面配向をもつ単一チップ上に、ディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイスを形成するための基板を準備する方法を含むが、この方法は、第１の表面配向を有するバルク・シリコン基板と、その上に、第２の異なる表面配向を有するシリコン・オン・インシュレータ（ＳＯＩ）領域とを準備するステップと、ディープ・トレンチ・キャパシタを作成するために用いられるＳＯＩ領域を貫通する第１の開口と、第１の表面配向上に第１の型の論理デバイスを作成するための、ＳＯＩ領域を貫通してバルク・シリコン基板までの第２の開口とを形成するために単一のハード・マスクを用いるステップとを含む。
【０００８】
本発明の第３の態様は、第１の表面配向を有するバルク・シリコン基板と、その上に、第２の異なる表面配向を有するシリコン・オン・インシュレータ（ＳＯＩ）領域と、部分的にＳＯＩ領域内、かつ、部分的にバルク・シリコン基板内において垂直に配置される電子デバイスとを備えた電子デバイス構造体に向けられる。
【０００９】
本発明の上述及び他の特徴は、本発明の実施形態に関する以下のより具体的な説明から明らかとなるであろう。
本発明の実施形態は、以下の図面を参照しながら詳細に説明されるが、ここで類似の記号は類似の要素を表す。
【発明を実施するための最良の形態】
【００１０】
添付の図面を参照すると、図１は、本発明による方法の一実施形態によって作成される、複合表面配向をもつ単一チップ上にディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイスを有するシステム・オン・チップ電子デバイス構造体１０を示す。構造体１０は、第１の表面配向、例えば（１１０）を有するバルク・シリコン下層基板１２と、その上に、第２の異なる表面配向、例えば（１００）を有するシリコン・オン・インシュレータ（ＳＯＩ）領域１４とを含む。ＳＯＩ領域１４は、埋込二酸化シリコン（ＢＯＸ）１８上のシリコン層１６を含む。ｎＦＥＴアレイ３０は、ＳＯＩ領域１４の一部分に配置され、ＳＯＩ領域１４の別の部分にある第１の型の論理デバイス３２（例えばｎＦＥＴ）から浅いトレンチ分離（ＳＴＩ）３４によって分離される。従って、ｎＦＥＴアレイ３０及び第１の論理デバイス３２の両方は、ＳＯＩ１２の第２の表面配向、例えば（１００）の上に配置される。第１の型の論理デバイス（ｎＦＥＴ）３２は、別のＳＴＩ４４によって、第２の型の論理デバイス４０、例えばｐＦＥＴから分離される。第２の型の論理デバイス４０は、ＳＯＩ領域１４を通してバルク・シリコン基板１２まで延びるエピタキシャル・シリコン領域４２の上に配置される。エピタキシャル・シリコン領域４２は、バルク・シリコン基板１２の第１の表面配向、例えば（１１０）を有する。
【００１１】
構造体１０はまた、本明細書ではディープ・トレンチ・キャパシタとして記述される電子デバイス５０含むが、これは、ゲイン・メモリ・セル、非平面型ＭＯＳＦＥＴトランジスタ、ＦＩＮＦＥＴＳ、バイポーラ型トランジスタ・デバイス、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル、フラッシュ・メモリなどの他のデバイス、レジスタ、キャパシタ、フューズ、ダイオード及び静電気保護デバイスなどの受動的電子要素、及びラッチアップ保護デバイス、などとすることもできる。トレンチ・キャパシタとして、電子デバイス５０は、ドープされた埋込プレート５２と、典型的にドープされたポリシリコン充填トレンチ領域５６を囲むノード誘電体５４とを含む。トレンチ・キャパシタ５０は、部分的にＳＯＩ領域１４内、かつ部分的にバルク・シリコン基板１２内において垂直に配置され、ＳＴＩ３４によってＳＯＩ領域１４から電気的に分離される。トレンチ・キャパシタ５０はまた、ＳＯＩ領域１４に隣接する上部分６０と、上部分６０よりも（隋意に）拡幅の下部分６２とを含む。下部分６２はＳＯＩ領域１４の埋込二酸化シリコン１８より下に配置される。埋込プレート５２は下部分６２を囲む。
【００１２】
図２−図１５を参照して、構造体１０を形成する方法の一実施形態をここで説明する。図２は、第１の表面配向、例えば（１１０）を有するバルク・シリコン基板１２が準備され、そしてその上に、第２の異なる表面配向、例えば（１００）を有するシリコン・オン・インシュレータ（ＳＯＩ）領域１４が準備される第１のステップを含む多くのステップを示す。
【００１３】
図２はまた、ＳＯＩ領域１４を貫通してバルク・シリコン基板１２までの第１の開口８０及び第２の開口８２を、ハード・マスク８４を用いて、即ちパターン付けドライ・エッチングを用いて、形成するステップを示す。第１の開口８０は、ディープ・トレンチ・キャパシタ１８（図１）を形成するために用いられ、第２の開口８２は、以下に説明されるように、最終的にその上に論理デバイス４０（図１）が形成されるエピタキシャル・シリコン領域４２（図１）を形成するために用いられることになる。従って、ディープ・トレンチ・キャパシタ５０を作成するために用いられるＳＯＩ領域１４を貫通する第１の開口８０と、第１の表面配向、例えば（１１０）の上に論理デバイス４０を作成するためのＳＯＩ領域１４を貫通してバルク・シリコン基板１２までの第２の開口８２とを形成するために単一のハード・マスク８４が用いられる。ハード・マスク８４は、例えば、窒化シリコン又は任意の他の普通のハード・マスク材料を含むことができる。さらに示されるように、第１の開口８０は、幅Ｗ２を有する第２の開口８２ほどには広くない幅Ｗ１を有する、即ちＷ２＞Ｗ１とすることができる。
【００１４】
図３及び図４は、各開口内にスペーサ８６（図４）が形成される次のステップを示す。スペーサ８６（図４）は、異方性エッチングが後に続く低圧化学気相堆積法（ＬＰＣＶＤ）などの薄いコンフォーマル堆積法のような、任意の既知の又は将来開発される方式によって形成することができる。スペーサ８６（図４）は、例えば、窒化シリコン又は任意の他の普通のスペーサ材料を含むことができる。一実施形態においては、スペーサ８６は、第１の開口８０の直径Ｗ１（図２）の３分の１未満の厚さを有する。
【００１５】
図４〜図５及び図６〜図１０は、第２の開口８２の内部に、誘電体でキャップされたエピタキシャル成長シリコンを形成するための、２つの代替の実施形態を示す。図４〜図５に示された第１の実施形態を参照すると、図４に示される第１のステップは、エピタキシャル・シリコン８８が第１の表面配向、例えば（１１０）を有するように、各開口８０、８２の内部にシリコン８８をエピタキシャルに成長させるステップを含む。次に、また図４に示されるように、各開口８０、８２の内部のエピタキシャル・シリコン８８の上に誘電体キャップ９０が形成され、化学機械研磨（ＣＭＰ）によって平坦化される。このステップには、例えば、各開口８０、８２の内部のエピタキシャル・シリコン８８を平坦化し、リセスするステップ（例えば、湿式化学エッチング剤又は６フッ化硫黄（ＳＦ６）のようなドライ・エッチング剤による）と、誘電体９０を堆積するステップ（例えば、ＬＰＣＶＤによる）と、次に再度平坦化するステップとが含まれる。一実施形態においては、誘電体キャップ９０は、二酸化シリコンを含むことができる。しかしながら、これは必須ではない。最後に、図５に示されるように、誘電体キャップ９０は、例えばシリコン・カーバイド（ＳｉＣ）、窒化シリコン（Ｓｉ３Ｎ４）又は他の有機マスク材料のブロック・マスク８９を用いて、第１の開口８０内からエピタキシャル・シリコン８８に至るまで除去される。
【００１６】
第２の開口８２内に、誘電体でキャップされたエピタキシャル成長シリコンを形成するための第２の実施形態は、最初に、図６に示されるように、第１の開口８０を実質的に充填し、第２の開口８２を部分的に充填するように第１の誘電体９２をコンフォーマルに堆積するステップを含む。このことは、第１の開口８０が、幅Ｗ２を有する第２の開口８２ほどには広くない幅Ｗ１を有する、即ちＷ２＞Ｗ１である場合に生じる。一実施形態においては、第１の誘電体９２は二酸化シリコンである。しかしながら、他のコンフォーマルな誘電体を用いることもできる。次に、図７に示されるように、第１の誘電体９２が第２の開口８２から除去される。図８に示されるように、次のステップは、エピタキシャル・シリコン９４が第１の表面配向、例えば（１１０）を有するように、第２の開口８２内にシリコン９４をエピタキシャルに成長させるステップである。その後、図９に示されるように、第２の開口８２内のエピタキシャル・シリコン９４の上に、第２の誘電体キャップ９６が形成される。第２の誘電体は、窒化シリコンを含むことができる。しかしながら、これは必須ではない。最後に、図１０に示されるように、第１の誘電体９２が第１の開口８０から除去される。
【００１７】
次に、図１１に示されるように、第１の開口８０を通して、バルク・シリコン基板１２内にディープ・トレンチ１００を開口するステップが実施される。図４〜図５の実施形態が用いられる場合には、このステップは、誘電体９０（図４）の除去後に、第１の開口８０内に残存しているエピタキシャル・シリコン８８（図５）を貫通して、ディープ・トレンチ１００を開口するステップを含む。図１１に示されるように、ブロック・マスク８９（図５）は除去することができ、又はその場に残すことができて、高度に選択的な異方性ドライ・エッチング剤（例えば、塩素（Ｃｌ）、ＨＢＲ、四塩化シリコン（ＳｉＣｌ４）を含有するドライ・エッチング・フィード・ガス）を、ディープ・トレンチ１００のパターン付けに用いることができる。
【００１８】
図１２は、キャパシタ５０（図１）の蓄積静電容量を増すために、例えば等方性シリコン・エッチング剤を用いて、バルク・シリコン基板１２内、かつＳＯＩ領域１４より下、即ち埋込二酸化シリコン１８より下で、ディープ・トレンチ１００を拡幅するステップを示す。さらに、このステップは、トレンチの静電容量を高めるように、拡幅されたディープ・トレンチ１００の内部に埋込プレート５２を形成するステップを含むことができる。埋込プレート５２は、例えば、ヒ素（Ａｓ）含有ガスの拡散によって、又は、Ａｓ含有薄膜の堆積及び拡散とそれに続く湿式剥離によって、形成することができる。スペーサ８６は、上述の加工処理の間ＳＯＩ領域１４を保護し、その後、第１の開口８０から除去することができる。
【００１９】
図１３〜図１４は、ディープ・トレンチ１００（図１２）の内部に、ディープ・トレンチ・キャパシタ５０を形成するステップを示す。このステップは、図１３に示されるように、最初に、第１の開口８０及びディープ・トレンチ１００（図１２）の内部にノード誘電体５４を堆積するステップを含むことができる。また図１３に示されるように、このステップの第２の部分は、第１の開口８０及びディープ・トレンチ１００（図１２）を、ＬＰＣＶＤとそれに続くＣＭＰによるＡｓドープ・ポリシリコンなど、ドープされたノード・ポリシリコン１１０で充填するステップを含む。第３に、図１４に示されるように、ドープされたノード・ポリシリコン１１０が、第１の開口８０の内部から、例えば埋込二酸化シリコン１８の上面近くまで除去されるが、これは必須ではない。この除去は、例えばＳＦ６及びフィード・ガスのようなドライ・エッチング剤によることができる。その後、ノード誘電体５４は、例えばフッ化水素酸（ＨＦ）及びエチレングリコールのような湿式又はドライ等方性エッチング剤を用いて、第１の開口８０の側壁からＳＯＩ領域１４の埋込二酸化シリコン１８上で除去される。この段階でのオプションとして、界面拡散及び再結晶化障壁を生成するように、第１の開口８０の側壁上に、側壁窒化物（図示せず）を形成することができる。この窒化物は、極めて薄く、例えば約１０Åとすることができる。次に、図１４に示されるように、第１の開口８０は、ポリシリコン１１２、例えば真性の又はＬＰＣＶＤを用いてＡｓドープされたポリシリコンで充填され、平坦化される。
【００２０】
図１５に移ると、本方法の最後のステップは、さらに構造体を整えるために通常の加工処理を実施するステップ、例えば、ポリシリコン９４及び１１２を、ＳＯＩ領域１４のシリコン１６と同一平面になるようにリセスするステップと、ハード・マスク８４（図１４）及び誘電体キャップ９６（図１４）を剥離するステップと、経路窒化物を堆積し、剥離するステップとを含む。次のステップは、フォトリソグラフィ及びドライ・エッチングを用いて浅いトレンチ分離３４、４４（図１も参照）及び１２０を形成するステップであり、その後、論理デバイス（例えば、図１のｎＦＥＴ３２及びｐＦＥＴ４０）と、多分さらなる記憶デバイス（例えば、図１のｎＦＥＴアレイ３０）を形成するステップが続く。異なる表面配向が露出されるので、異なる構造体を異なる表面配向上に配置することができる。図１に示されるように、ＮＭＯＳアレイ３０及びｎＦＥＴ３２は、ＳＯＩ領域１４の（１００）表面配向上に配置され、ｐＦＥＴ４０は、エピタキシャル・シリコン領域４２の（１１０）表面配向上に配置される。特定の表面配向及び構造体が図示されているが、他の構成も可能であることを理解されたい。例えば、ＳＯＩ領域１４は（１１０）表面配向を有することが可能であり、基板１２は、エピタキシャル・シリコン領域４２が（１００）の表面配向をもつように（１００）表面配向を有することが可能である。この場合には、論理ＮＭＯＳは、バルク・エピタキシャル・シリコン領域４２上に構築し、ＰＭＯＳは（１１０）表面配向のＳＯＩ領域１４上に構築することができる。別の実施例においては、ＩＩＩ−Ｖ族化合物などの異なる半導体材料によるＳＯＩ及びバルクを含む他の構成、及び（１１１）を含む結晶配向の他の組合せを用いることができる。
【００２１】
本発明は、上に概説された特定の実施形態に関連して説明されたが、多くの代替、修正及び変形が、当業者には明白となることは明らかである。従って、上に示された本発明の実施形態は、例証となるものであって、限定するものではないことが意図されている。様々な変更は、添付の特許請求の範囲に規定される本発明の精神及び範囲を逸脱することなく、施すことができる。
【産業上の利用可能性】
【００２２】
本発明は、半導体デバイスの分野において有用であり、特に記憶デバイスの製造法に対して有用である。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態により形成された電子デバイス構造体を示す。
【図２】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図３】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図４】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図５】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図６】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図７】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図８】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図９】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図１０】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図１１】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図１２】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図１３】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図１４】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【図１５】図１の電子デバイス構造体を形成する方法の一実施形態のステップを示す。
【符号の説明】
【００２４】
１０：電子デバイス構造体
１２：バルク・シリコン基板
１４：シリコン・オン・インシュレータ層
１６：シリコン層
１８：埋込二酸化シリコン
３０：ｎＦＥＴアレイ
３２：ｎＦＥＴアレイ（第１の型の論理デバイス）
３４、４４、１２０：浅いトレンチ分離
４０：第２の型の論理デバイス
４２：エピタキシャル・シリコン領域
５０：トレンチ・キャパシタ
５２：埋込プレート
５４：ノード誘電体
５６：ドープされたポリシリコン充填トレンチ領域
６０：上部分
６２：下部分
８０：第１の開口
８２：第２の開口
８４：ハード・マスク
８６：スペーサ
８８：エピタキシャル・シリコン
８９：ブロック・マスク
９０：誘電体キャップ
９２：第１の誘電体（二酸化シリコン）
９４：エピタキシャル・シリコン
９６：第２の誘電体キャップ
１００：ディープ・トレンチ
１１０：ドープされたノード・ポリシリコン
１１２：ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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