(57)【要約】  ＤＰＣ（２００）であって、周波数源（２０）と、クロック信号を受信し複数の位相シフトされたクロック信号を生成する遅延ロックループ（２２０）と、合成信号の所望の周波数を識別する入力信号を受信する為の、ＤＰＳ（２８２）とＤＡＣ（２８４）とを有した制御装置（２８０）と、複数の位相シフトされたクロック信号を受信し、位相シフトされたクロック信号の１シーケンスを選択し、粗い合成信号を出力する選択回路（２７０）と、可変遅延セル（２９０）とがあるＤＰＣ（２００）であり、可変遅延セル（２９０）が、粗い合成信号を修正して、周波数が実質的には所望の周波数である合成信号（２９２）を生成する為に、粗い合成信号を受信するべく選択回路に結合された第１の入力と、微同調調整信号を受信する為に制御装置に結合された第２の入力とを有している。ＤＰＣには更に、ＤＰＣを較正するトレーニング装置がある。
2008515341.tif 000002
【特許請求の範囲】
【請求項１】
デジタル‐位相変換器（ＤＰＣ）であって、
第１の周波数のクロック信号を供給する為の周波数源と、
第１の複数の位相シフトされたクロック信号群を生成する前記クロック信号を受信するよう構成された少なくとも第１の遅延ロックループであって、位相シフトされたクロック信号それぞれの周波数が実質的には前記第１の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第１の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされている、前記第１の遅延ロックループと、
前記周波数源に結合され、合成信号のための所望の周波数を識別する入力信号を受信するよう構成された制御装置と、
少なくとも第１の選択回路であって、前記第１の選択回路が、前記第１の複数の位相シフトされたクロック信号を受信し、前記第１の複数の信号群のうちの前記位相シフトされたクロック信号群の少なくとも１つのシーケンスを１つずつ、かつ、前記制御装置の制御下で選択して、各シーケンスに基づき対応する粗い合成信号を出力する、少なくとも第１の選択回路と、
前記対応する粗い合成信号を受信するべく前記選択回路に結合された第１の入力と前記制御装置に結合された第２の入力とを有し、前記制御装置が更に少なくとも１つの微同調調整信号を生成し、前記少なくとも１つの微同調調整信号が前記少なくとも第１の可変遅延セルにより用いられ、前記対応する粗い合成信号が修正されて前記少なくとも第１の可変遅延セルの出力で少なくとも第１の微細な合成信号が生成される、少なくとも第１の可変遅延セルと、
を備える、ＤＰＣ。
【請求項２】
請求項１に記載のＤＰＣであって、前記制御装置が、
前記第１の選択回路と前記周波数源とに結合されたデジタル‐位相シーケンサ（ＤＰＳ）と、
前記ＤＰＳと前記少なくとも第１の可変遅延セルとの間に結合された少なくとも第１のデジタル・アナログ変換器（ＤＡＣ）と、
を備え、前記ＤＡＣが、少なくとも第１のデジタル微同調調整値を受信し、それを前記少なくとも第１の可変遅延セル用の少なくとも第１のアナログ微同調調整信号に変換する、
ＤＰＣ。
【請求項３】
請求項１に記載のＤＰＣであって、更に、
前記少なくとも第１の可変遅延セルと前記制御装置とに結合されて、少なくとも１つの較正信号を生成するトレーニング装置であって、前記少なくとも１つの較正信号が少なくとも１つのセットの較正値を生成する為に用いられ、前記少なくとも１つのセットの較正値が更に前記制御装置により用いられて前記少なくとも１つの微同調調整信号が生成される前記トレーニング装置と、
前記制御装置に含まれ前記少なくとも１つのセットの較正値を保存するメモリデバイスと、を備えたＤＰＣ。
【請求項４】
請求項３に記載のＤＰＣであって、前記第１の遅延ロックループが第１の数の遅延セルを含んでおり、前記トレーニング装置が、
第２の数の遅延セルを有し、第２の複数の位相シフトされたクロック信号群を生成する前記クロック信号を受信するよう構成された第２の遅延ロックループであって、位相シフトされたクロック信号それぞれの周波数が実質的には前記第１の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第２の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされる、前記第２の遅延ロックループと、
第２の選択回路であって、前記第２の複数の位相シフトされたクロック信号を受信し、前記制御装置の制御下で、前記第２の選択回路の出力で前記少なくとも１つの較正信号を出力する前記第２の選択回路と、
前記少なくとも第１の可変遅延セルの前記出力と前記第２の選択回路の前記出力とに結合された位相検出器であって、前記少なくとも１つのセットの較正値を生成する為に用いる少なくとも１つの位相誤差信号を前記制御装置に供給する際に、前記少なくとも１つの較正信号を用いる、前記位相検出器と、
を備えるＤＰＣ。    
【請求項５】
合成信号を生成する方法であって、
第１の周波数のクロック信号を受信する工程と、
合成信号のための所望の周波数を識別する入力信号を受信する工程と、
少なくとも１つの粗い選択信号を生成する工程であって、位相シフトされたクロック信号の少なくとも１つのシーケンスが第１の複数の位相シフトされたクロック信号から選択され、位相シフトされたクロック信号それぞれの周波数が実質的には前記第１の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第１の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされており、更に、前記少なくとも１つのシーケンスに基づき少なくとも１つの粗い合成信号が出力される前記工程と、
少なくとも第１の微調整信号を生成する工程であって、前記少なくとも１つの粗い合成信号が、少なくとも第１の微細な合成信号を生成するよう修正される前記工程と、
からなる方法。
【請求項６】
前記第１の微細な合成信号の周波数が実質的には前記所望の周波数である請求項５に記載の方法。
【請求項７】
請求項５に記載の方法であって、更に、
第２の微細な合成信号を生成する工程と、
前記第１の微細な合成信号と第２の微細な合成信号とを組み合わせて、周波数が実質的には前記所望の周波数である、組み合わせ合成信号を生成する工程と、からなる方法。
【請求項８】
請求項５に記載の方法であって、更に、前記少なくとも第１の微細な合成信号が生成されなかった場合に一度にトレーニングシーケンスを行う工程を含み、前記トレーニングシーケンスが、
第１の選択信号を生成する工程であって、少なくとも１つの第１の位相シフトされたクロック信号が、前記第１の複数の位相をシフトされたクロック信号から選択され、位相が第１の位相である出力信号を生成する為に用いられる前記工程と、
第２の選択信号を生成する工程であって、少なくとも１つの第２の位相シフトされたクロック信号が、第２の複数の位相シフトされたクロック信号から選択され、位相シフトされたクロック信号それぞれの周波数が実質的には前記第１の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第２の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされており、更に、位相が第２の位相である較正信号を生成する為に用いられる前記工程と、
前記第１の位相と第２の位相の差異に基づき差分信号を生成する工程であって、前記差異が、前記第１の位相が実質的には前記第２の位相と同一になり較正点を示すまで前記第１の位相を修正する為に用いられる前記工程と、
各較正点に対応する較正値を生成する工程と、からなる方法。
【請求項９】
各較正値が、前記第１の位相を実質的には前記第２の位相と同一にする為に必要な微同調調整信号に対応するデジタル値である請求項８に記載の方法。
【請求項１０】
少なくとも２つの生成された較正値から少なくとも１つの付加的な較正値を算出する工程を更に含み、前記少なくとも１つの付加的な較正値が、補間を用いて算出される請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に周波数合成に関し、特に、可変遅延セルを用いて周波数を精密に選択できるデジタル‐位相変換器に関する。
【背景技術】
【０００２】
多数の装置、例えば携帯機器などの移動通信応用は、動作の際に周波数シンセサイザを使用する必要がある。このような周波数シンセサイザの１つには、遅延ロックループ（ＤＬＬ）を持つデジタル‐位相変換器（ＤＰＣ）が備えられている。図１が図示しているのは、所望の周波数Ｆｏｕｔの出力信号８２を生成する先行技術のＤＰＣ１０の構成のブロック図である。ＤＰＣ１０には、周波数がＦｃｌｋのクロック信号２２を生成する固定周波数源２０がある。ＤＰＣ１０には、遅延ロックループ３０と、各々が複数の遅延素子（図示せず）を備えた複数のカスケードされた遅延線７０（例えば、遅延線ＤＬ０から遅延線ＤＬ（Ｎ−１）までと、例えばマルチプレクサ（本明細書では「ＭＵＸ」とも呼ぶ）である選択回路８０と、例えばデジタル‐位相シーケンサ（ＤＰＳ）などのデジタル制御装置９０とがあり、遅延ロックループ３０には、Ｄ１からＤＮまでのＮ個の調整可能な遅延素子を持つ主要な遅延線３２があり、更に、ＤＬＬ３０の安定化回路を構成する位相検出器４０とチャージポンプ５０と低域通過フィルタ６０とがある。
【０００３】
操作中、遅延線３２はクロック信号２２を入力で受信し、次に、時間遅延された（又は位相シフトされた）クロック信号のセットを複数の出力で生成する。時間遅延はＤ１からＤＮまでの遅延素子によって生成され、遅延素子は、カスケード接続されており、所望のＤＰＣの実装に依存して、例えば、インバータゲートや伝送線路ゲートなどでよい。なおまた、第１の遅延素子Ｄ１の一般的に入力である遅延線の第１の点での信号と、Ｎ番目の遅延素子ＤＮの一般的に出力である遅延線の第２の点での信号との間の総合時間遅延は、制御信号、例えば、バイアス電圧Ｖｔｕｎｅにより制御され、遅延線３２へと入力される。この総合遅延は、例えば、クロック信号２２の１周期である１波長（即ち３６０度）でもよいし、クロック信号２２の半周期である半波長（即ち１８０度）でもよいし、特定の用途に必要な遅延のどれでもよい。理想的には、どの遅延素子も自身の遅延素子の出力で、入力波形を、遅延素子Ｄ１の入力から遅延素子ＤＮの出力までの総計遅延を遅延素子の総数（即ちＮ）で除算したものに等しい時間を遅延させて、再現する。
【０００４】
遅延素子Ｄ１〜Ｄ（Ｎ−１）には、それぞれ対応する出力タップＴ１〜Ｔ（Ｎ−１）があり、複数の遅延線７０のそれぞれの遅延線ＤＬの入力に接続されている。加えて、遅延素子Ｄ１の入力と遅延線ＤＬ０入力との間にタップＴ０が接続されている。各遅延素子Ｄ１〜Ｄ（Ｎ−１）は、クロック信号２２の伝搬を遅延して、それぞれ対応する出力タップＴ１〜Ｔ（Ｎ−１）で対応する位相シフトされたクロック信号を出力する。それに応じて、遅延素子Ｄ１〜Ｄ（Ｎ−１）により出力された番号Ｎ〜１の位相シフトされたクロック信号は、出力タップＴ１〜Ｔ（Ｎ−１）を介して、タップＴ０で出力された（即ち、時間遅延がゼロ）クロック信号２２と共に、ＤＬ１からＤＬ（Ｎ−１）までのカスケードされた遅延線の入力へと供給される。
【０００５】
動作中の安定性を確実なものにする為に、ＤＰＣ１０には位相検出器４０があり、位相検出器４０は一般的に、ソース２０からのクロック信号２２と、遅延線３２からの、この場合には遅延素子ＤＮの出力の信号である位相シフトされたクロック信号とを受信するよう接続されている。位相検出器４０は、クロック信号２２と位相シフトされたクロック信号との位相差を、所定の所望する位相シフトと比較し、チャージポンプにこの比較の結果の関数である誤差信号を出力する。
【０００６】
チャージポンプ５０は、対応する電荷を低域通過フィルタ６０に充電し、低域通過フィルタ６０は次に誤差信号をＤＬＬ同調信号に変換し、ＤＬＬ同調信号は遅延線３２に供給され、ＤＬＬ３０の動作中、位相シフトされたクロック信号とクロック信号２２との間の位相関係を保つよう、即ち、遅延線３２の総計遅延が所望の遅延になるまで、バイアス電圧Ｖｔｕｎｅを調整する。ＤＬＬ３０が安定化され次第、ＭＵＸ８０はＤＰＳ９０の制御下で従来通りに動作し、位相シフトされたクロック信号のシーケンスを１つずつＭＵＸ８０の出力に接続して、周波数が所望の出力周波数Ｆｏｕｔである出力信号８２を供給する。
【０００７】
ＤＰＳ９０のコアとして一般的に用いられる高速アキュムレータは、ＤＰＳ９０のデジタル入力９２を用いて所望の周波数をプログラムし、ＤＰＳ９０のデジタル出力９４をＭＵＸ８０が用いて、合成された出力クロック８２の所望の出力エッジについて適切な遅延パスを選択する。従ってＤＰＳ１０は粗遅延の選択と微遅延の選択とを行う。粗遅延は主要な遅延線３２の遅延素子群によりもたらされ、微遅延は、好ましくは、粗遅延素子の各々の出力の後にカスケードされているパッシブな遅延線７０のアレイによりもたらされる。この実装は最終的に、入力基準クロックの理想的には１周期のうちに遅延される非常に多くのクロックエッジを生成する。
【０００８】
このエッジ時間は、遅延パスの各遅延素子の遅延の累積に基づき量子化されたものと考えられている。ＤＰＳの出力を正しくデコードすることにより、入力基準クロックの周波数と異なる周波数のクロックを合成可能である。ＤＰＣ１０の複製性能は逆に、ＤＰＣ１０に備えられた遅延素子の数に関連していることが知られている。よって、特定の応用例の複製要求を満たすには、何千もの遅延素子又は量子化の工程が必要になる。しかし、これには実装上の問題がある。
【０００９】
例えば、必要な遅延素子の数によっては、遅延素子のすべてを単一の集積回路に集積できないことがある。なおまた、アクティブな遅延セルのアプローチを用いた場合、このアプローチは電流ドレイン全体に良くない影響を与える。それでも、パッシブな遅延セル（例えば伝送線路）のアプローチを用いた場合、ＤＰＣの性能は不整合又はロードによるプロセス変動（単調増加性に良くない影響を与える）に大きく左右されやすく、その結果、性能が損なわれる。加えて、パッシブな遅延素子のアプローチは将来のＩＣ技術への移植性がない。これは、特殊なプロセス用に設計された周波数シンセサイザが持つ構成要素がシンセサイザの性能をそのプロセスについて最大にするよう設計されているからである。このため、別のプロセスが加わるごとに、それに応じて周波数シンセサイザの性能をそのプロセスに関し最大にする為に、周波数シンセサイザの再設計が必要になる恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
よって、用いる遅延素子が非常に少数で、しかも、当該分野で既知の周波数シンセサイザに匹敵する精度及び複製性能を達成できる、周波数合成の方法及び装置に対する需要がある。
【課題を解決するための手段】
【００１１】
ここで、本発明の好適な実施形態を、単に例として、添付の図面を参照して記載する。
本発明は多くの異なる形式の実施形態が考えられるが、本開示を本発明の原理の一例として見なし、図示し記載した具体的な実施形態に本発明を限定する意図は本開示にはない、という了解の下で、具体的な実施形態を図に示しここで詳細に記載する。更に、ここで用いた用語及び単語は、限定するものとは見なさず、むしろ単に説明的なものと見なす。図に示した素子が、図解を簡単明瞭にする為に、必ずしも一律の縮尺に従っていないことも分かるであろう。例えば、素子の中にはその寸法が相対的に誇張されているものがある。更に、適切と思われる場合には、対応する素子を示す為に別々の図で参照数字を繰り返し使用している。
【発明を実施するための最良の形態】
【００１２】
図２が図示しているのは、本発明の実施形態に係るＤＰＣ２００のブロック図であり、ＤＰＣ２００が生成する合成出力信号２９２の周波数は所望の周波数Ｆｏｕｔである。ＤＰＣ２００には固定周波数源２１０があり、この固定周波数源２１０が周波数Ｆｃｌｋのクロック信号２１２を供給する。ＤＰＣ２００には更に、Ｄ１からＤＮまでのＮ個の調整可能な遅延素子を有する遅延線２３０を備えたＤＬＬ２２０と、マルチプレクサなどの選択回路２７０と、制御装置２８０とがあり、ＤＬＬ２２０には、任意選択で、理想的には位相検出器２４０とチャージポンプ２５０と低域通過フィルタ２６０とを有した安定化回路が備えられていてもよく、制御装置２８０は適切な処理装置であり理想的にはデジタル‐位相シーケンサ２８２とデジタル‐アナログ変換器（ＤＡＣ）２８４と可変遅延セル２９０とを備えている。
【００１３】
操作中、遅延線２３０は入力としてクロック信号２１２を受信し、複数の出力で時間遅延されたクロック信号を１セット生成する。時間遅延はＤ１からＤＮまでの遅延素子によって生成され、遅延素子は、カスケード接続されており、例えば、所望のＤＬＬ２２０の実装に依存してインバータゲートや伝送線路ゲートなどである。なおまた、第１の遅延素子Ｄ１の一般的に入力である遅延線の第１の点での信号と、Ｎ番目の遅延素子ＤＮの一般的に出力である遅延線の第２の点での信号との間の総合時間遅延は、制御信号、例えば、バイアス電圧Ｖｔｕｎｅにより制御され、遅延線２３０へと入力される。この総合遅延は、例えば、クロック信号２２の１周期である１波長（即ち３６０度）でもクロック信号２２の半周期である半波長（即ち１８０度）でもよく、特定の用途で求められる遅延のどれでもよい。理想的には、総合遅延はクロック信号の１周期である。なおまた、理想的には、どの遅延素子も自身の遅延素子の出力で、入力波形を、遅延素子Ｄ１の入力から遅延素子ＤＮの出力までの総計遅延を遅延素子の総数（即ちＮ）で除算したものに等しい時間だけ遅延して再現する。
【００１４】
Ｄ１からＤ（Ｎ−１）までの遅延素子には、それぞれ対応するＴ１からＴ（Ｎ−１）までの出力タップがあり、ＭＵＸ２７０の入力に接続されている。加えて、遅延素子Ｄ１の入力とＭＵＸ２７０との間には、クロック信号２１２を供給するべく、タップＴ０が接続されている。各遅延素子Ｄ１〜Ｄ（Ｎ−１）は、クロック信号２１２の伝搬を遅延して、それぞれ対応する出力タップＴ１〜Ｔ（Ｎ−１）で対応する位相シフトされたクロック信号を出力する。それに応じて、遅延素子Ｄ１〜Ｄ（Ｎ−１）により出力された番号Ｎ〜１の位相シフトされたクロック信号は、出力タップＴ１〜Ｔ（Ｎ−１）を介して、タップＴ０で出力された（即ち、時間遅延がゼロ）クロック信号２１２と共にＭＵＸ２７０の入力へと供給される。本実施形態では、０からＮ−１までのタップを出力タップとして用いる。しかし、当業者には、代案として、本発明から逸脱することなく、出力タップとして１からＮまでのタップを用いてもよいことが分かるであろう。
【００１５】
遅延線２３０が遅延線の２点の間で実質的には所定の所望する位相シフトに安定化するよう、ＤＬＬ２２０の安定化回路を構成する位相検出器２４０とチャージポンプ２５０と低域通過フィルタ２６０とが機能する。遅延線が安定化される所望の位相シフトの範囲は、理想的には、特定の用途に依存して許容しうる出力２９２での複製レベルに対応する。
【００１６】
それに応じて、位相検出器２４０は一般的に、周波数源２１０からのクロック信号２１２と、遅延線２３０からの、この場合には遅延素子ＤＮの出力の信号である位相シフトされたクロック信号とを受信するよう接続されている。位相検出器２４０は、クロック信号２１２と位相シフトされたクロック信号との位相差を、所定の所望する位相シフトと比較し、チャージポンプにこの比較の結果の関数である誤差信号を出力する。当業者は、位相検出器２４０の構成を、遅延線の任意の２点の信号同士間の位相差を所定の所望する位相シフトと比較し対応する誤差信号を出力するものにできることを認識するはずである。チャージポンプ２５０は、対応する電荷を低域通過フィルタ２６０に充電し、次に低域通過フィルタ２６０は誤差信号をＤＬＬ同調信号に変換し、このＤＬＬ同調信号は遅延線２３０に供給されて、ＤＬＬ２２０の動作中、位相シフトされたクロック信号とクロック信号２１２との間の位相関係を保つよう、即ち、遅延線の総計遅延が実質的には所望の遅延になるまで、バイアス電圧Ｖｔｕｎｅが調整される。
【００１７】
ＤＬＬ２２０が安定化され次第、ＭＵＸ２７０は制御装置２８０の制御下で動作し、ＭＵＸ２７０の出力にタップＴ０〜Ｔ（Ｎ−１）の位相シフトされたクロック信号のシーケンスを１つずつ接続して、選択された位相シフトされたクロック信号のシーケンスに基づき、複数の粗いクロックエッジを持つ粗い合成信号２７２を生成する。可変遅延セル２９０も制御装置２８０の制御下で動作し、複数の粗いクロックエッジの少なくとも一部の遅延を修正することにより、この粗い合成信号を修正又は「微同調（ｆｉｎｅ  ｔｕｎｅ）」して、周波数が実質的には所望の周波数、即ち、特定の用途に依存してＤＰＣ２００の出力での許容できる複製レベルに対応する公差内の周波数である、微細な合成出力信号２９２を生成する。
【００１８】
図３が図示しているのは、周波数が実質的には所望の周波数である合成出力信号を生成する本発明の実施形態に係る方法のフロー図である。本方法を、例えば図２のＤＰＣで用いることができる。工程３００では、制御装置２８０に、一般にＤＰＣ２００の外部のソース（例えば、ＤＰＣ２００も収容している装置に備わっているデジタル信号プロセッサや他のマイクロコントローラなど）を介して、所望のＦｏｕｔを識別する入力信号２８７（理想的にはデジタル）が供給され、理想的にはＤＰＳ２８２に受信される。ＤＰＳ２８２のコアとして、例えば高速アキュムレータを用い、理想的には基準クロックのクロックエッジごとに１回、粗い選択信号２８６とこれに対応する微同調調整信号２８８とを生成する（３１０）。粗い選択信号は、例えば、ルックアップテーブルに保存されている複数のデジタルワードに基づき生成されてもよいし、実行中に制御装置により算出されてもよい。微同調調整信号は理想的には、メモリデバイスに保存されている複数の較正値に基づき生成され、このメモリデバイスは、例えば、制御装置２８０に備えられており、複数の較正値は理想的には以下に詳細に説明するトレーニングシーケンス中に決定される。
【００１９】
粗い選択信号２８６は、ＭＵＸ２７０にロードされ（３２０）、ＭＵＸ２７０がそれを用いて適切な出力タップ即ちＴ０〜Ｔ（Ｎ−１）の１つを選択し（３４０）、粗い合成信号２７２（即ち、粗いクロックエッジ２７２）を可変遅延セル２９０に供給する。この粗いクロックエッジを理想的には、出力合成信号の所望のクロックエッジにできるだけ近くなるよう選択する。次に粗いクロックエッジ２７２を、可変遅延セル２９０が、制御装置２８０からの対応する微同調調整信号２８９の制御下で微同調し（３３０）、微細な合成出力信号２９２（即ち、理想的には実質的に所望の出力クロックエッジである出力クロックエッジ）を生成する。そして本方法は、合成出力信号２９２が、実質的には所望のＦｏｕｔである周波数で生ずるクロックエッジを表す値の１シーケンスを有して生成されるよう、次の基準クロックサイクルに続く（３５０）。よって、クロックエッジをすべて累計した結果、合成されたクロックの周波数は入力基準クロック周波数と異なる。
【００２０】
図４が図示しているのは、ＤＰＣ２００で用いられる可変遅延セル４００、即ち、外部から調整可能なバイアス制御ＶｄｄのＣＭＯＳバッファの実施形態の略図である。可変遅延セル４００は、複数の、理想的にはＣＭＯＳのトランジスタを含み、ＣＭＯＳトランジスタには、図４に図示の構成に結合された２つのｐ型トランジスタである４１０及び４２０（即ち、Ｐ１及びＰ２）と、４つのｎ型トランジスタである４３０、４４０、４５０、４６０（即ち、Ｎ１、Ｎ２、Ｎ３、Ｎ４）とがある。この実施形態では、信号２７２が供給するのは、可変遅延セルにＶｉｎでもたらされる電圧の値である。同じように、微同調調整信号２８９が供給するのも、可変遅延セルにＶＴｕｎｅでもたらされる電圧であり、結果として生じた出力も、可変遅延セルによりＶｏｕｔで生成された電圧であり、信号２９２に対応する。例示した可変遅延セルがアナログ入力を必要とするので、図２に図示したＤＰＣの実施形態には、理想的には、ＤＰＳ２８２からのデジタル微同調調整値２８８を、可変遅延セルにより用いられるアナログ信号２８９に変換するＤＡＣ２８４が含まれる。
【００２１】
当業者は、可変遅延セル４００は模範的なものだということに加え、図２で用いられた可変遅延セルの付加的な実施形態を実施してもよいことを認識するであろう。例えば、別の実施形態では、ＤＡＣを用いる代わりに、可変遅延セルには、デジタル微同調調整値を微同調調整信号に変換するのに好適な回路がある。
【００２２】
図５が図示しているのは、所望のエッジ時間を生成する為の適切な粗い選択信号と微同調調整信号とを生成するＤＰＳのプロセスである。図５に示されているのは、一般的な可変遅延セル（例えば、可変遅延セル４００）の伝達関数５００と、遅延線２３０の４つの連続する遅延素子によってさまざまな量を遅延されたクロック信号を表す、５１０、５２０、５３０、５４０の各波形である。入力基準クロック信号２１２のクロックサイクルごとに、ＤＰＳは粗い選択信号を生成し、この信号はＭＵＸ２７０にタップ出力を選択させ、このタップ出力はＭＵＸの出力で粗いクロックエッジ２７２を生成し、この粗いクロックエッジ２７２は理想的には所望の出力クロックエッジに最も近い（例えば、位相シフトされたクロック信号５１０と５２０のうちどちらかのクロックエッジ）。
【００２３】
ＤＰＳは同時に微同調調整値２８８を決定し、このデジタル値は、ＤＡＣの処理によってアナログ信号に変換され、このアナログ信号を可変遅延セルが用い、図５に示されているように、できるだけ所望のクロックエッジに近くなるよう粗いクロックエッジを遅延させる。ＤＡＣの処理の主な利益は、遅延量子化のレベルを高める能力である。より具体的には、遅延量子化を、ＤＡＣのビット数を増すことで更に精密なレベルで達成できる。
【００２４】
デジタルからアナログへのあらゆる変換プロセスに、非線形性が絡んでいる。図４に図示の可変遅延セルの非線形遅延伝達関数５００に注目する。この伝達関数は一般的に、同調電圧の広い範囲に亘り非線形である。このような非線形性は複製性能の低下を招く。複製性能を高めるためには、非線形性を測定してそれを補償する方法が必要である。この方法又はプロセスを、本明細書ではトレーニング（ｔｒａｉｎｉｎｇ）と呼ぶ。
【００２５】
どのトレーニングシステムでも基幹となるのは正確な基準である。例えば、以上に論じられた本発明の実施形態では、トレーニングを必要とする可変遅延セルの図示の伝達関数５００を同調電圧対時間で表現するので、正確な時間基準が必要である。正確な時間基準を作る際に、例えば、異なる数の遅延素子を備えた第２のＤＬＬを用い、その遅延素子すべての総計遅延は、理想的には、第１のＤＬＬの総合遅延と同一である。第２のＤＬＬは、理想的には図２のＤＬＬ２２０に関して前述したように機能し、理想的には詳細に上述したような安定化回路（位相検出器とチャージポンプと低域通過フィルタとからなる）を備えており、更に、第２のＤＬＬが有する遅延素子は、実装に依存してＤＬＬ２２０より多くても少なくてもよい。
【００２６】
図６が図示しているのは、トレーニング機能を、例えば、図２に図示のＤＰＣ２００内で行う為の好適な時間基準を作る方法である。図６に示されているのは、Ｎ個の遅延素子を備えたＮタップのＤＬＬ遅延チェーン６００（例えば遅延線２３０）と、Ｎ＋１個の遅延素子を備えたＮ＋１タップのＤＬＬ遅延チェーン６１０（例えば第２の遅延線）である。更に図示されているのは、遅延線６００に対応しており、遅延線６００のＮ個の遅延素子のうち２つの模範的な出力エッジ６２２及び６２４を備えた、タイミング図６２０である。更に図示されているのは、遅延線６１０に対応しており、遅延線６１０のＮ＋１個の遅延素子のうち２つの模範的な出力エッジ６３２及び６３４を備えた、タイミング図６３０である。
【００２７】
この実装では、素子ごとの遅延は遅延線６１０の方がわずかに小さい。それに応じて、遅延線６００にＮ個の遅延素子があり遅延線６１０にＮ＋１個の遅延素子がある場合、差分遅延は、図６に更に詳しく図示されているように、１／Ｎ（即ち、出力エッジ６３２と出力エッジ６２２との間のタイミングの差）、２／Ｎ（即ち、出力エッジ６３４と出力エッジ６２４との間のタイミングの差）、．．．、（Ｎ−１）／Ｎとなる。よって、異なる数の遅延素子を持つ２つのＤＬＬを備える目的は、ＤＰＣを較正する為に使用できる「物差し（ｒｕｌｅｒ）」即ち基準を作成することである。それによって、生成されるのは、複数の差分遅延であり、差分遅延はそれぞれ既知の量だけ増える。そして差分遅延はそれぞれ、ＤＰＣを較正する為に使用できる時間の測定値の標準単位として機能する。
【００２８】
より具体的には、各差分遅延を用いて、可変遅延セル４００の非線形遅延伝達関数５００を更に細かく分割し、ＤＰＣを、ある実施形態では、図７に示されているように線形近似技術を用いてトレーニングすることができる。トレーニングは、ＤＬＬをロックする際に用いるプロセスと同様なプロセスを用いることにより成し遂げられる。例えば、ＮタップのＤＬＬから出力を選択し、それを可変遅延セルに送り込み、その出力をＮ＋１タップのＤＬＬの出力と比較することにより、可変遅延セルを同調して可変遅延セルが２つのエッジを一致させるようにすることが可能である。２つのエッジが一致すれば、システムは図７の遅延伝達関数曲線５００の１つの点についてトレーニング済みとなる。
【００２９】
本プロセスを理想的には、伝達関数曲線５００に複数の較正点を生成する為に第１の遅延線の遅延素子の数と同じだけ（例えば、図６に図示の実装ではＮ回）繰り返す。トレーニングをいつ行ってもよく、例えば、トレーニングを必要とする装置を初めて起動するときなどに行ってよい。別の実施形態では、装置のトレーニング機能は、アルゴリズムに基づき、又は、システム性能全体の劣化を招く恐れのある提示された特定のパラメータ群に基づき、果たされる。このパラメータ群には、例えば、高い動作温度、低い動作電圧、新たに所望される出力周波数などがある。
【００３０】
言い換えると、この第２のＤＬＬを用いるトレーニングには、複数の点での可変遅延セルの零入力電流の同調が伴い、これによって、可変遅延セルからの信号の最初の遅延（遅延線６００からのタップ出力により引き起こされた）が、遅延線６１０の対応するタップ出力からの信号のオフセット遅延を補償する。トレーニング完了次第、伝達関数曲線の較正点の１セットが決定され、対応する較正値、例えば、デジタルワードが算出され、理想的には保存される。なおまた、較正値の少なくとも２つに対し補間法を用いて、システムの位相誤差全体を更に減らす（そしてそれに対応して複製性能を高める）付加的な較正値を、ＤＡＣの処理が許容できる較正値の数に基づき（例えばＤＡＣのビット数に基づき）算出してもよい。
【００３１】
可変遅延セルをトレーニングする為に第２のＤＬＬのアプローチを用いる上での１つの利点は、トレーニング用の装置を同一の装置、例えば、ＤＰＣのような通信装置に容易にかつ相対的に安価に組み込めることである。これによって、ＤＰＣを含む装置の外部の大きい及び高価な較正装置を使用する必要がなくなり、必要な場合又は望ましい場合に較正又はトレーニングを、例えば、以上に論じられたようなやり方で行うことができる。図８が図示しているのはＤＰＣ８００のブロック図であり、ＤＰＣ８００は事実上、図２のＤＰＣ２００にトレーニング装置を設けたものである。よって、図２の素子と同一の素子の表記は、図８でも対応して全く同じである。ＤＰＣ８００には、遅延素子がＮ個の遅延線（図示せず）を備えたＤＬＬ２２０と、粗遅延セレクタ（例えばマルチプレクサ）２７０と、好ましくはＤＰＳ２８２とＤＡＣ２８４とを備えた制御装置２８０と、可変遅延セル２９０とがある。ＤＰＣ８００のこの素子群には、図２を参照して詳細に上述したものと同一の機能性があり、簡潔にするべくここでは繰り返さない。ＤＰＣ８００には更にトレーニング装置があり、トレーニング装置には、理想的には、遅延素子がＮ＋１個の遅延線（図示せず）を備えたＤＬＬ８１０と、粗遅延セレクタ（例えばマルチプレクサ）８２０と、位相検出器８３０とがあり、ＤＬＬ８１０はＤＬＬ２２０と構造においても機能性においても同一であるが遅延素子の数は異なり、粗遅延セレクタ８２０は粗遅延セレクタ２７０と構造においても機能性においても同一である。
【００３２】
それに応じて、ＤＬＬ２２０及びＤＬＬ８１０の両方が、好ましくは、各遅延線の第１の遅延素子へと入力される基準クロック信号（図示せず）の１周期に固定される。ＤＬＬ２２０及びＤＬＬ８１０には、理想的には、動作中のそれぞれのＤＬＬの安定性を確実なものにする為に、図２を参照して前述したが図８には図示していない安定化回路を構成する付加的な素子（例えば、位相検出器、チャージポンプ、低域通過フィルタ）も備えられている。加えて、図２を参照して前述したように、ＤＬＬ２２０には、理想的には、位相をシフトされたＮ個のクロック信号を粗遅延セレクタ２７０の入力に供給する為の出力タップがＮ個（例えば、Ｄ１の入力からＤＮの入力まで）ある。同じように、ＤＬＬ８１０には、理想的には、位相をシフトされたＮ＋１個のクロック信号を粗遅延セレクタ８２０の入力に供給する為の出力タップＮ＋１個が（例えば、Ｄ１の入力からＤ（Ｎ＋１）の入力まで）ある。なおまた、ＤＬＬ２２０及びＤＬＬ８１０の両方が理想的には同一の総合遅延、例えば、クロック信号の１周期にロックされている。
【００３３】
図８を見て分かる通り、トレーニング装置を備えたＤＰＣ８００には２つのＤＬＬがあり、それぞれ自身のマルチプレクサに結合されている。マルチプレクサ２７０及びマルチプレクサ８２０はどちらも制御装置２８０により制御されており、この実施形態ではＤＰＳ２８２にも制御されている。なおまた、本発明のトレーニングを実施するこの実施形態では、シーケンサ２８２が２つの機能を果たす。シーケンサ２８２は、周波数が実質的には所望の周波数である合成信号２９２をＤＰＣ８００が生成している際に、デジタル‐位相シーケンサの機能を果たす。シーケンサ２８２は、ＤＰＣがＤＰＣそのものを較正するべくトレーニング機能を果たしている際に、トレーニングシーケンサとしても機能する（理想的には、合成信号２９２が生成されていないとき）。トレーニング中、シーケンサ２８２は以下の工程のシーケンス（理想的には所定のもの）を行う。即ち、最初の差分遅延を生成するべく最初の入力をマルチプレクサ２７０及びマルチプレクサ８２０のそれぞれに供給する工程と、差分遅延が実質上ゼロの「ロック（ｌｏｃｋ）」状況を位相検出器が示すまで待つ工程と、好ましくは生成されうる差分遅延ごとに可変遅延セル２９０が較正されるまで、次の遅延を生成するべく次の入力をマルチプレクサ２７０及びマルチプレクサ８２０のそれぞれに供給する工程とを行う。
【００３４】
図９は、本発明の実施形態に係るトレーニングシーケンスを用いてＤＰＣ（例えばＤＰＣ８００）をトレーニングする方法を図示するフロー図である。トレーニング中、シーケンサ２８２は、ＤＬＬ２２０のタップ出力に対応する選択信号２８６とＤＬＬ８１０のタップ出力に対応する選択信号２８５とを生成する（９１０）。好ましくは、最初の選択信号２８６はＤＬＬ２２０のＤ１の出力からの出力タップに対応し、最初の選択信号２８５はＤＬＬ８１０のＤ１の出力からの出力タップに対応する。工程９２０では、選択信号２８６をＭＵＸ２７０が受信し、この選択信号に基づいて対応する出力タップを選択して、対応する位相シフトされたクロック信号２７２を可変遅延セル２９０に出力する。同じように、ＭＵＸ８２０は、選択信号２８５を受信し、この選択信号に基づいて対応する出力タップを選択して、対応する位相シフトされたクロック信号８２２（即ち、本明細書では較正信号とも呼ぶ）を位相検出器８３０に出力する。
【００３５】
位相検出器８３０が、可変遅延セル２９０の出力からの信号２９２の位相と較正信号８２２の位相とを比較して、２つの位相の差異、即ち、位相差又は差分遅延を示す位相誤差信号８３２を出力する。工程９３０では、この位相誤差信号に基づき、ＤＰＳはデジタル差分値２８８を生成し、このデジタル差分値２８８はＤＡＣ２８４によりアナログ差分信号２８９に変換され、このアナログ差分信号２８９を可変遅延セル２９０が用いて、較正信号８２２の位相に対する信号２９２の位相を修正する。可変遅延セル２９０による信号２９２の位相の修正が継続するのは、実質的には一致する２つの位相を可変遅延セルが作ったことを示す位相誤差信号８３２を位相検出器が生成して、実質的に位相差がなくなるまで、即ち、可変遅延セルが同調されるまでである（９４０）。
【００３６】
位相差ゼロのこの点は更に、可変遅延セル２９０の伝達関数曲線の較正点に対応する。なおまた、この較正点を制御装置が用いて、信号２９２の位相を較正信号８２２の位相と実質的には同一にするのに必要な微同調調整信号に対応する理想的にはデジタルワードである較正値を計算（９５０）してもよい。較正値を、メモリデバイス、例えばランダムアクセスメモリなどに保存（９５０）してもよい。メモリデバイス８４０を任意選択で備えているのは、例えば、理想的にはＤＰＳ２８２に結合しているかＤＰＳ２８２の一部として組み込まれている制御装置２８０である。
【００３７】
次にシーケンサは、次の差分遅延に対応する次の選択信号を生成し、この差分遅延について可変遅延セルは較正される。このプロセスを、理想的には可能な差分遅延ごとに、可変遅延セルが較正されるまで繰り返し、これによって、Ｎ個の較正点を備えた遅延セルの伝達関数曲線が生成される（９６０、９７０）。較正値は、メモリデバイス８４０に同じように保存されている較正点の各々に基づき生成される。制御装置２８０は更に補間法又はアルゴリズムを行い、例えば、直線補間や２次補間などを行い、既に決定された値のうち少なくとも２つから付加的な較正値を算出する。この補間された較正値群も理想的にはメモリに保存する。
【００３８】
前述のように、ＤＰＣの複製性能は、ＤＡＣのビット数に基づく可能な較正値の数に関する。よって、図８に図示した本発明の実施形態のアーキテクチャによって、８ビットのＤＡＣ及び３２タップのＤＬＬを用いて複製性能が８０ｄＢを超える可能性もあり、その場合にもたらされる可能な遅延の組み合わせは３２×２８即ち（８１９２）種である。１０ビットのＤＡＣ及び３２タップのＤＬＬの場合、もたらされる可能な遅延の組み合わせは３２×２１０（即ち３２７６８）種、これに対応する複製性能は９２ｄＢを上回る。
【００３９】
本発明のもう１つの実施形態は周波数逓倍器である。ＤＰＣのもう１つの実施形態を、付加的な可変遅延セルと、対応するＤＡＣと、複数の組合せ論理とを用いることにより実施することもでき、この実施形態では、基準クロック信号の周波数より高い周波数の信号を、１つには、加えられた付加的な可変遅延セルの数に基づき、合成する。図１０が図示しているのは、本発明のもう１つの実施形態に係るＤＰＣ１０００、即ち周波数２倍器である。ＤＰＣ１０００にはＤＰＣ８００の素子がすべてあり、これらの素子の表記は全く同じである。したがって、ＤＰＣ１０００には、遅延素子がＮ個の遅延線（図示せず）を備えたＤＬＬ２２０と、粗遅延セレクタ（例えばマルチプレクサ）２７０と、好ましくはＤＰＳ２８２とＤＡＣ２８４とを備えた制御装置２８０と、可変遅延セル２９０と、トレーニング装置とがあり、トレーニング装置には、理想的には、遅延素子がＮ＋１個の遅延線（図示せず）を備えたＤＬＬ８１０と、粗遅延セレクタ（例えばマルチプレクサ）８２０と、位相検出器８３０と、メモリデバイス８４０とがある。ＤＰＣ１０００のこれらの素子には、図８を参照して詳細に上述したものと同一の機能性があり、簡潔にするべくここでは繰り返さない。
【００４０】
周波数倍増機能性を付加する為に、ＤＰＣ１０００には更に、理想的には可変遅延セル２９０と同様の第２の可変遅延セル１０２０と、ＤＰＳ２８２と可変遅延セル１０２０の入力との間に結合された第２のＤＡＣ１０１０と、可変遅延セル２９０及び可変遅延セル１０２０の両方の出力に結合された論理回路１０３０とがある。この実施形態では、論理回路１０３０は排他的論理和（ＸＯＲ）論理回路だが、当業者には、論理回路１０３０は、可変遅延セルの出力信号を組み合わせて実質的には所望の出力周波数の合成信号を生成するのに必要な任意の好適な論理回路であればよいことが分かる。必要な場合には付加的な可変遅延セルが較正されるよう、図１０の断続線が図示するように付加的な可変遅延セルをトレーニング装置に結合してもよい。可変遅延セル１０２０の較正値の対応するセットをメモリ８４０に保存してもよい。代案として、ＤＰＣは可変遅延セル２９０の為に保存している較正値を用いて、可変遅延セル１０２０の為に微同調調整信号を生成してもよい。
【００４１】
操作中、ＤＰＳ２８２は第２の粗い選択信号１００２を生成し、第２の粗い選択信号１００２によって粗遅延セレクタ２７０は、対応する位相シフトされたクロック信号の第２のシーケンスを選択し、対応する第２の粗い合成信号２７４を可変遅延セル１０２０に出力する。ＤＰＳ２８２は更にデジタル微同調調整値２８１も生成し、デジタル微同調調整値２８１はＤＡＣ１０１０によりアナログ微同調調整信号２８３に変換される。次に可変遅延セル１０２０は、信号２７４を信号２８３の関数として修正して、第２の合成信号１０２２を生成する。次に信号２９２と信号１０２２とはＸＯＲ１０３０を用いて組み合わせられ、周波数が実質的には所望の周波数である、組み合わせられた出力合成信号１０３２を生成する。可変遅延セル２９０の出力２９２と可変遅延セル１０２０の出力１０２２とからなるこのＸＯＲ関数は、２つの信号の状態の差異を示す出力１０３２をもたらす。図１１に図示のように、その結果、可変遅延セル２９０の出力パルスごとに２つの出力パルスがもたらされて、本質的には出力周波数が倍増されＤＰＣ１０００の動作の範囲も倍増される。
【００４２】
ＤＰＣの周波数出力範囲を倍増する付加的な可変遅延素子と付加的なＤＡＣとが図１０にはそれぞれ１つだけ示されている。当業者には、ＤＰＣの周波数出力範囲を広げるべく、付加的な可変遅延素子及び対応するＤＡＣを、図１０を参照して記載した場合と同様に、ＤＰＣに設けてもよいことが分かるであろう。範囲の広がりは、用いる付加的な素子の数に比例する。
【００４３】
本発明の具体的な実施形態を併用して本発明を記載したが、当業者は付加的な利点及び修正に容易に気がつくであろう。従って、本発明は、その広範な態様においては、図示し記載した具体的な詳細や、代表的な装置や、説明の為の例に限定されていない。前述の説明に照らせば、種々の変更や修正や変形は当業者には明白であろう。よって、当然のことながら、本発明は前述の説明に限定されておらず、そのような変更や修正や変形を、添付の請求項の精神及び範囲に従って包含する。
【図面の簡単な説明】
【００４４】
【図１】先行技術デジタル‐位相変換器のブロック図。
【図２】本発明の実施形態に係るデジタル‐位相変換器のブロック図。
【図３】周波数が所望の周波数である合成出力信号を生成する本発明の実施形態に係る方法のフロー図。
【図４】図２のデジタル‐位相変換器で用いる可変遅延セルの実施形態の略図。
【図５】本発明の実施形態に係る粗遅延の選択及び微遅延の同調を例示する、図４の可変遅延セルのタイミング図及び伝達関数。
【図６】本発明の実施形態に係るトレーニングシーケンスを行う時間基準を生成する２つの遅延線及び対応するタイミング図。
【図７】本発明の実施形態に係る、図５の伝達関数に適用されたトレーニング機能。
【図８】本発明の実施形態に係るトレーニングシーケンスを行う装置を備えたデジタル‐位相変換器のブロック図。
【図９】本発明の実施形態に係るトレーニングシーケンスを行う方法のフロー図。
【図１０】トレーニングシーケンスを行う装置を備えた本発明のもう１つの実施形態に係るデジタル‐位相変換器のブロック図。
【図１１】本発明の実施形態に係る、排他的論理和による周波数の倍増を例示する一連のタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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