(57)【要約】【課題】デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を設けることによりコレクタ抵抗Ｒｃを低下させる、高速ＢｉＣＭＯＳ用途用のヘテロバイポーラ・トランジスタ（ＨＢＴ）、および、このようなＨＢＴを製作する方法を提供する。【解決手段】本発明のＨＢＴは、少なくともサブコレクタ（１３）を含む基板（１２）と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層（２８）と、埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域（３０）とを含む。また、本発明の方法は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を形成するステップを含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
少なくともサブコレクタを含む基板と、
前記サブコレクタ上に位置する埋め込み高融点金属シリサイド層と、
前記埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域とを有する、ヘテロバイポーラ・トランジスタ（ＨＢＴ）。
【請求項２】
前記基板が、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、シリコン・オン・インシュレータ、シリコン・ゲルマニウム・オン・インシュレータ、および他のＩＩＩ−Ｖ族、またはＩＩ−ＶＩ族化合物半導体からなる群から選択された半導体基板を有する、請求項１に記載のＨＢＴ。
【請求項３】
前記半導体基板がＳｉを含有する、請求項２に記載のＨＢＴ。
【請求項４】
前記サブコレクタがＣでドープされている、請求項１に記載のＨＢＴ。
【請求項５】
前記シャロー・トレンチ分離領域、および前記埋め込み高融点金属シリサイド層が、窒化物スペーサまたは酸窒化物スペーサを有する開口部内に位置する、請求項１に記載のＨＢＴ。
【請求項６】
前記高融点金属シリサイド層が、Ｔｉ、Ｃｏ、Ｗ、Ｔａ、Ｎｉ、またはそれらの合金のシリサイドを含む、請求項１に記載のＨＢＴ。
【請求項７】
前記高融点金属シリサイド層が、Ｃｏ、Ｔａ、またはＷのシリサイドを含む、請求項６に記載のＨＢＴ。
【請求項８】
前記高融点金属シリサイド層が、Ｗのシリサイドを含む、請求項７に記載のＨＢＴ。
【請求項９】
前記シャロー・トレンチ分離領域がトレンチ誘電体を含む、請求項１に記載のＨＢＴ。
【請求項１０】
前記高融点金属シリサイド層が前記シャロー・トレンチ分離領域の縁端部から突出して、前記高融点金属シリサイド層の一部がアンダーカット領域内に存在するようになされている、請求項１に記載のＨＢＴ。
【請求項１１】
前記高融点金属シリサイド層が、Ｔｉ、Ｃｏ、Ｗ、Ｔａ、Ｎｉ、またはそれらの合金のシリサイドを含む、請求項１０に記載のＨＢＴ。
【請求項１２】
前記高融点金属シリサイド層が、Ｃｏ、Ｔａ、またはＷのシリサイドを含む、請求項１１に記載のＨＢＴ。
【請求項１３】
前記高融点金属シリサイド層が、Ｗのシリサイドを含む、請求項１２に記載のＨＢＴ。
【請求項１４】
前記サブコレクタを含む前記基板上に位置するＳｉＧｅベースおよびポリＳｉエミッタをさらに有する、請求項１に記載のＨＢＴ。
【請求項１５】
サブコレクタを含む基板内に、第１のトレンチ誘電体を含む少なくとも１つのシャロー・トレンチ分離領域を形成するステップと、
前記少なくとも１つのシャロー・トレンチ分離領域から前記第１のトレンチ誘電体を除去して、前記サブコレクタを含む前記基板の一部を露出する開口部を形成するステップと、
前記基板の前記露出部上の前記開口部の一部内に、前記開口部の上方に突出しない高融点金属シリサイド層を形成するステップと、
前記開口部内の前記高融点金属シリサイド層上に、前記開口部の上方に突出しない第２のトレンチ誘電体を形成するステップとを有する、
ヘテロバイポーラ・トランジスタ（ＨＢＴ）を製作する方法。
【請求項１６】
前記少なくとも１つのシャロー・トレンチ分離領域が、リソグラフィ、エッチング、およびトレンチ充填により形成される、請求項１５に記載の方法。
【請求項１７】
高密度化プロセスまたは平坦化プロセスのうちの少なくとも１つをさらに有する、請求項１６に記載の方法。
【請求項１８】
トレンチ充填の前に前記サブコレクタにＣを注入するステップをさらに有する、請求項１６に記載の方法。
【請求項１９】
前記第１のトレンチ誘電体の前記除去ステップが、選択的エッチング・プロセスを含む、請求項１５に記載の方法。
【請求項２０】
前記第１のトレンチ誘電体を除去するステップと前記高融点金属シリサイドを形成するステップとの間に、窒化物スペーサまたは酸窒化物スペーサを形成するステップをさらに有する、請求項１５に記載の方法。
【請求項２１】
前記高融点金属シリサイド層を前記形成するステップが、高融点金属層を堆積させるステップと、アニーリングするステップとを含む、請求項１５に記載の方法。
【請求項２２】
堆積ステップの前にシリコン層を形成するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記堆積ステップが選択的堆積プロセスを含む、請求項２１に記載の方法。
【請求項２４】
前記堆積ステップが非選択的堆積プロセスを含む、請求項２１に記載の方法。
【請求項２５】
前記アニーリング・ステップが、第１のアニーリング・ステップと、未反応の高融点金属を除去するステップとを含む、請求項２１に記載の方法。
【請求項２６】
前記第１のアニーリング・ステップが、約４００℃から約７００℃までの温度で実行される、請求項２５に記載の方法。
【請求項２７】
未反応の高融点金属の前記除去ステップ後に実行される第２のアニーリング・ステップをさらに有する、請求項２１に記載の方法。
【請求項２８】
前記第２のアニーリング・ステップが、約７００℃から約１１００℃までの温度で実行される、請求項２７に記載の方法。
【請求項２９】
前記第１のトレンチ誘電体を前記除去するステップが、前記少なくとも１つのシャロー・トレンチ分離領域の一部を保護するパターン化したフォトレジストを形成するステップを含む、請求項１５に記載の方法。
【請求項３０】
横方向エッチング・プロセスを用いて、アンダーカット領域を形成するステップをさらに有する、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）技術に関し、さらに詳細には、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有するバイポーラ・トランジスタ（ＮＰＮまたはＰＮＰ）に関する。本発明のバイポーラ・トランジスタは、コレクタ抵抗Ｒｃが低いため、高速用途に適用可能である。また、本発明は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有する発明的なバイポーラ・トランジスタを製作する方法に関する。
【背景技術】
【０００２】
バイポーラ・トランジスタは、相互に接している２つのｐｎ接合を有する電子デバイスである。典型的なバイポーラ・トランジスタは、エミッタ、コレクタ、およびエミッタとコレクタの間に配設されたベースの３つのデバイス領域を有する。理想的には、２つのｐｎ接合、すなわち、エミッタ・ベース、およびコレクタ・ベース接合は、特定の距離で分離された半導体材料の単層内にある。隣接した接合部のバイアスを変えることにより１つのｐｎ接合内の電流の流れを調節することは、「バイポーラ・トランジスタ動作」と呼ばれる。
【０００３】
エミッタおよびコレクタがｎ型にドープされ、ベースがｐ型にドープされる場合、デバイスは「ＮＰＮ」トランジスタである。あるいは、正反対のドープ構造が使用される場合、デバイスは「ＰＮＰ」トランジスタである。ＮＰＮトランジスタのベース領域内の少数キャリア、すなわち、電子の移動度は、ＰＮＰトランジスタのベース内のホールの移動度よりも大きいため、高周波動作、および高速性能は、ＮＰＮトランジスタ・デバイスにより得ることができる。したがって、ＮＰＮトランジスタは、集積回路を作るために使用されるバイポーラ・トランジスタの大部分を占める。
【０００４】
バイポーラ・トランジスタの垂直方向寸法がますます拡大されるにつれて、深刻なデバイス動作上の限界に直面することになった。これらの限界を克服するために盛んに研究された１つの方法は、ベースに使用される材料のバンド・ギャップよりも大きいバンド・ギャップを有するエミッタ材料を用いてトランジスタを作ることである。このような構造は、「ヘテロ接合」トランジスタと呼ばれる。
【０００５】
ヘテロ接合を含むヘテロ構造は、多数キャリア・デバイスと少数キャリア・デバイスの両方に使用することができる。多数キャリア・デバイスの中では、エミッタがシリコン（Ｓｉ）で形成され、ベースがシリコン・ゲルマニウム（ＳｉＧｅ）合金で形成されたヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）が、近年、開発された。ＳｉＧｅ合金（多くの場合、単にシリコン・ゲルマニウムと表される）のバンド・ギャップは、シリコンよりも狭い。
【０００６】
最新のシリコン・ゲルマニウム・バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）技術は、ヘテロ接合バイポーラ・トランジスタにおいてＳｉＧｅベースを使用する。高周波（マルチ・ギガヘルツのような）領域では、現在のところ、ＧａＡｓおよびＩｎＰのような従来の化合物半導体が、高速有線、および無線通信市場を支配している。ＳｉＧｅ  ＢｉＣＭＯＳは、電力増幅器のようなデバイスにおいてＧａＡｓに匹敵する性能だけでなく、ヘテロ接合バイポーラ・トランジスタを標準ＣＭＯＳと統合して、いわゆる「システム・オン・チップ」をもたらすことにより、大幅なコスト低減も約束する。
【０００７】
高性能ＮＰＮ  ＨＢＴ製作では、低いコレクタ抵抗Ｒｃが必要になる。現在、Ｒｃは、主に高濃度にｎ型ドープされたＳｉのサブコレクタによりもたらされ、Ｒｃは、８オーム／平方である。ｎ＋サブコレクタは、製造可能なものとしては、ほぼ最高濃度にドープされた低抵抗用Ｓｉである。Ｒｃを低下させるために使用可能な二重コレクタ・レイアウト設計が知られている。低Ｒｃにもかかわらず、二重コレクタ・レイアウト設計は、コレクタ・ベース間静電容量Ｃｃｂを増加させるとともに、ＮＰＮ領域を低下させる。その結果、二重コレクタ・レイアウト設計は、ＮＰＮ動作性能の向上において限界を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
先行技術のＨＢＴに関連して上述した欠点から見て、依然として、先行技術の二重コレクタ・レイアウト設計の場合のようにＣｃｂおよびＮＰＮ領域をトレード・オフすることなく、低コレクタ抵抗を有するＨＢＴを提供する必要性がある。さらに、通常のＢｉＣＭＯＳプロセス・フローを妨げることが最少ですむようなＨＢＴを提供する必要性がある。
【課題を解決するための手段】
【０００９】
本発明は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイドを提供することにより、従来のＨＢＴより低いＲｃを有するヘテロバイポーラ・トランジスタ（ＨＢＴ）を提供する。例えば、タングステン・シリサイドのような高融点金属シリサイドは、ＣＭＯＳおよびバイポーラ・モジュールの後続の高温熱サイクルに耐えることができるとともに、低抵抗サブコレクタを提供し、ＢｉＣＭＯＳプロセス・フローを妨げることを最少に抑える。
【００１０】
広く言えば、本発明は、少なくともサブコレクタを含む基板と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層と、前記埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域とを有するヘテロバイポーラ・トランジスタ（ＨＢＴ）を提供する。
【００１１】
本発明のＨＢＴは、ＮＰＮ  ＨＢＴ、またはＰＮＰ  ＨＢＴのどちらでもよいが、ＮＰＮ  ＨＢＴの方が非常に好ましい。本発明のＨＢＴ構造は、前記基板の表面上に位置し、シャロー・トレンチ分離領域に隣接するＳｉＧｅベースと、ベース上に位置するポリＳｉを有するエミッタとをさらに含む。
【００１２】
また、上述した構造に加えて、本発明は、このようなＨＢＴを製作する方法を提供する。具体的には、発明的なＨＢＴは、サブコレクタを含む基板内に、第１のトレンチ誘電体を含む少なくとも１つのシャロー・トレンチ分離領域を形成するステップと、前記少なくとも１つのシャロー・トレンチ分離領域から前記第１のトレンチ誘電体を除去して、前記サブコレクタを含む前記基板の一部を露出する開口部を形成するステップと、基板の前記露出部上の前記開口部の一部内に、前記開口部の上方に突出しない高融点金属シリサイド層を形成するステップと、前記開口部内の前記高融点金属シリサイド層上に、前記開口部の上方に突出しない第２のトレンチ誘電体を形成するステップとを有する処理ステップを用いて製作される。
【発明を実施するための最良の形態】
【００１３】
デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有するＨＢＴ、およびそれを製作する方法を提供する本発明は、本願に添付する図面を参照することにより詳述される。図面は正確な縮尺では描かれておらず、したがって、あくまで例を示すために提供されているに過ぎないことを注意する。さらに、本願に提供された図面は、ＨＢＴデバイスのベースおよびエミッタを形成する前の、サブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を含む基板を示す。
【００１４】
また、本願の図面がＨＢＴデバイス領域だけを示すことは、注目する価値がある。明確にするために、ＣＭＯＳデバイス領域とともに典型的なＢｉＣＭＯＳ構造の他の領域は、図示されていない。図示されていないこれらの他の領域は、図示されたＨＢＴ領域の周辺部に配置する。さらに、単一のＨＢＴデバイス領域が示されているが、本発明は、単一基板の上部に複数のＨＢＴを形成する際に使用することができる。
【００１５】
最初に、本発明の第１の実施形態を示す図１〜図６を参照する。本発明の第１の実施形態は、例えば、図１に示すような初期構造１０を提供することから始まる。本発明の構造１０は、パッド・スタック１４、およびその上に位置するハード・マスク２０を有する基板１２を含む。図示するように、パッド・スタック１４は、基板１２の表面上に位置しており、ハード・マスク２０は、パッド・スタック１４の上部露出面上に位置している。
【００１６】
本発明で使用される基板１２としては、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のＩＩＩ−Ｖ族、またはＩＩ−ＶＩ族化合物半導体を含む任意の半導体基板などがある。また、基板１２は、あらかじめ形成されたシリコン・オン・インシュレータ（ＳＯＩ）、またはシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）基板を含んでもよい。本発明の好ましい実施形態では、基板１２は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＳＯＩ、およびＳＧＯＩのようなＳｉ含有基板である。あるいは、基板１２は、エピＳｉ、またはアモルファスＳｉのようなＳｉ層が半導体基板上に形成されるスタック構造を含んでもよい。基板１２は、様々なドープ領域、またはウェル領域を含んでもよい。また、基板１２は、本発明の図面に示す基板の一部であるサブコレクタ１３を含む。図２は、サブコレクタ１３を明確に規定する。当業者に公知のように、サブコレクタ１３は、ＨＢＴデバイスを隣接するコレクタ領域に接続する。サブコレクタ１３は、当業者に公知の技術を用いて形成される。例えば、イオン注入、およびそれに続くアニーリングが、サブコレクタ１３を製作する際に使用できる。
【００１７】
パッド・スタック１４は、単層の絶縁体を含み、または図１に示されているように絶縁体の多層スタックを含んでもよい。パッド・スタック１４として使用可能な絶縁体の実例としては、酸化物、窒化物、酸窒化物、およびそれらの多層膜などがある。
【００１８】
パッド・スタック１４は、例えば、熱成長（すなわち、酸化、窒化、または酸窒化）、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、化学溶液堆積、原子層成長（ＡＬＤ）、蒸着、および他の同様の堆積手段を含む同一の、または異なる堆積技術で形成されうる。
【００１９】
具体的には、図１に示すパッド・スタック１４は、基板１２の表面上に位置するパッド酸化物１６、およびパッド酸化物１６上に位置するパッド窒化物１８を含む。パッド酸化物１６は、通常、熱酸化で形成され、他方、パッド窒化物１８は、通常、化学気相成長で形成される。
【００２０】
パッド・スタック１４の厚さは、スタック内に存在する物質層の数に応じて変化しうる。図面に示す事例では、パッド酸化物１６は、上部に配置されたパッド窒化物１８よりも薄い。通常、パッド酸化物１６は、約３ｎｍから約５０ｎｍまでの厚さを有するが、約５ｎｍから約２０ｎｍまでの厚さが、より典型的である。他方、パッド窒化物１８は、通常、約５０ｎｍから約３００ｎｍまでの厚さを有するが、約１００ｎｍから約２００ｎｍまでの厚さが、より典型的である。
【００２１】
ハード・マスク２０は、パッド・スタック１４の上部最大露出面上に形成され、図示の実施形態では、ハード・マスク２０は、パッド窒化物１８の表面上に形成される。ハード・マスク２０は、当業者に公知の堆積技術を用いて、テトラエチルオルトシリケート（ＴＥＯＳ）から堆積された酸化物のような絶縁体からなる。ハード・マスク２０は、次のシャロー・トレンチ分離領域を形成する際に、パターン化したマスクとして使用される。ハード・マスク２０の厚さは、使用される絶縁体および堆積プロセスに応じて変化しうる。通常、ハード・マスク２０は、約５０ｎｍから約３００ｎｍまでの厚さを有するが、約１００ｎｍから約２００ｎｍまでの厚さが、より典型的である。
【００２２】
次に、図２に示すように、少なくとも１つのシャロー・トレンチ分離領域が形成される。図面では、２つのシャロー・トレンチ分離領域２２Ｌおよび２２Ｒが形成される。用語「シャロー・トレンチ分離」は、基板１２の上面からトレンチ開口部の底面までの、約０．５ミクロン以下の測定深さを有する分離領域を示す。通常、ハード・マスク２０は、トレンチ分離領域がエッチングされた後に、構造から除去される。
【００２３】
少なくとも１つのシャロー・トレンチ分離領域２２Ｌおよび２２Ｒが、例えば、リソグラフィ（例えば、フォトレジスト材料の塗布、フォトレジストの放射パターンへの露光、および従来のレジスト・デベロッパーを用いた露光フォトレジストの現像）、エッチング（例えば、ウェット・エッチング、ドライ・エッチング、またはそれらの組み合わせ）、およびトレンチ充填を含む当業者に公知の従来の処理を用いて形成される。任意で、トレンチは、トレンチ充填の前に、酸化物、窒化物、または酸窒化物のようなトレンチ・ライナー材料で覆ってもよい。トレンチ充填は、従来技術で堆積された高密度酸化物またはＴＥＯＳのような第１のトレンチ誘電体を含む。高密度化ステップ（例えば、アニーリング）および平担化（例えば、化学機械研磨）もしくはそのいずれかが、トレンチ充填プロセスに続いて、任意で使用されうる。第１のトレンチ誘電体でトレンチを充填する前に、通常、Ｃが、当業者に公知のＣ注入プロセスを用いて、基板１２のサブコレクタ１３およびコレクタ（図示せず）に注入される。
【００２４】
次に、ブロック・マスク（図示せず）が、図２に提供された構造上に形成され、サブコレクタ１３の上部に位置する少なくとも１つのシャロー・トレンチ分離領域２２Ｌが露出され、領域２２Ｌ内の第１のトレンチ誘電体が除去されて、開口部２４が形成される。開口部２４は、サブコレクタ１３を含む基板１２の表面を露出する。ブロック・マスクは、例えば、リソグラフィを含む当業者に公知の従来技術を用いて形成される。
【００２５】
シャロー・トレンチ分離領域２２から第１のトレンチ誘電体を除去する除去ステップは、選択的に第１のトレンチ誘電体を除去するエッチング・プロセスを含む。シャロー・トレンチ分離領域２２Ｌから第１のトレンチ誘電体を選択的に除去するエッチング・プロセスの例は、ＨＦ浸漬である。ブロック・マスクの存在が、他のシャロー・トレンチ分離領域２２Ｒから第１のトレンチ誘電体を除去するのを防止することに注目すること。
【００２６】
構造からブロック・マスクを除去した後に、窒化物スペーサまたは酸窒化物スペーサ２６が、開口部２４により提供される露出側壁上に形成される。スペーサ２６は、堆積、および反応性イオンエッチングなどのエッチングで形成される。上述のステップが実行された後に結果として形成される構造は、例えば、図３に示されている。図３に示す構造は、本発明の最も簡単な実施形態を表すことに注目すること。
【００２７】
次に、図４に示すように、高融点金属シリサイド層２８が、基板１２の露出部上の開口部２４内、すなわち、サブコレクタ１３上に形成される。高融点金属シリサイド層２８は、最初に基板１２の露出面上に高融点金属層を堆積させることにより形成される。基板１２がシリコンを含んでいないとき、高融点金属層の堆積前に、シリコン層が基板１２の露出面上に形成されうる。高融点金属層は、選択的、または非選択的堆積プロセスで形成されうる。選択的堆積プロセスが使用される場合、高融点金属層は、完全に開口部２４の中だけに形成される。非選択的堆積プロセスが使用される場合、高融点金属層は、開口部２４の外部にも同様に形成される。
【００２８】
選択的堆積プロセスの実例としては、化学気相成長などがあるが、これに限らず、他方、非選択的堆積プロセスの実例としては、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、およびスパッタリングなどがあるが、これらに限らない。
【００２９】
本発明では、用語「高融点金属」は、腐食または溶融しにくく、さらに、高温でシリコンと反応するときシリサイドを形成できる金属含有材料（すなわち、元素金属、または金属合金）を示すために使用される。本発明において使用されうる高融点金属の例としては、Ｔｉ、Ｃｏ、Ｗ、Ｔａ、Ｎｉ、および合金などがあるが、これらに限らない。本明細書に使用される用語「合金」は、例えば、Ｓｉのような合金化添加物を含む元素高融点金属、ならびに元素高融点金属の混合物を示す。非常に好ましい高融点金属としては、Ｃｏ、Ｔａ、およびＷなどがあるが、Ｗのシリサイドは、ＢｉＣＭＯＳデバイスを形成する際に使用されるさらに高温の加熱サイクルに耐えることができるため、Ｗが最も好ましい。
【００３０】
高融点シリサイド層２８を形成する際に使用される高融点金属層の厚さは、使用される堆積技術および高融点金属の種類に応じて変化しうる。通常、高融点金属層は、約５ｎｍから約１５０ｎｍまでの厚さを有するが、約１０ｎｍから約１００ｎｍまでの厚さが、より典型的である。その後、高融点金属層を含む構造は、アニーリングされて、基板１２の露出部上の、すなわち、サブコレクタ１３上の開口部２４内に高融点金属シリサイド層２８を形成する。アニーリングは、形成されたシリサイドが最低抵抗相に入るまで実行される。Ｎｉのようないくつかの高融点金属では、高融点金属層を低抵抗シリサイド層に変換するために、単一のアニーリング・ステップが必要であり、他方、ＴｉおよびＷのような他の高融点金属では、第１のアニーリング・ステップを用いて、高融点金属を高抵抗の金属シリサイドに変換し、その後、第２のアニーリングを用いて、高抵抗金属シリサイドを最低抵抗相に変換する。
【００３１】
通常、第１のアニーリング・ステップは、約４００℃から約７００℃までの温度で、約１／２分から約３０分までの時間で実行される。通常、第１のアニーリングは、Ｈｅ、Ａｒ、Ｎｅ、Ｘｅ、Ｋｒ、Ｎ２、またはそれらの混合物のような不活性ガス中で実行される。浸漬の有無にかかわらず、単一の増加率（ｒａｍｐ−ｕｐ  ｒａｔｅ）を本発明において使用してもよいし、または浸漬の有無にかかわらず、複数の増加率を本発明において使用してもよい。
【００３２】
第１のアニーリング時に、高融点金属は、シリコンと相互作用し、反応して、高融点金属シリサイドを形成する。相互作用およびそれに続く反応時に、高融点金属の大部分、およびシリコンの一部が消費される。
【００３３】
第１のアニーリングに続いて、未反応のいかなる金属も、無機酸のような化学エッチング液を利用して構造から除去される。非選択的堆積プロセスが使用される場合、このエッチング・ステップは、開口部２４の外部に形成された高融点金属とともに、開口部２４の中の未反応のいかなる金属をも除去することに注目すること。
【００３４】
必要に応じて、ここで第２のアニーリング・ステップを実行して、先に形成されたシリサイドを低抵抗シリサイドに変換できる。通常、第２のアニーリング・ステップは、第１のアニーリング・ステップより高いアニーリング温度で実行される。例えば、通常、第２のアニーリング・ステップは、約７００℃から約１１００℃までの温度で、約１０秒から約５分までの時間で実行される。また、通常、第２のアニーリング・ステップは、第１のアニーリング・ステップに関連して上述したガスのような不活性環境内で実行される。浸漬の有無にかかわらず、単一の増加率を使用してもよいし、または浸漬の有無にかかわらず、複数の増加率を使用してもよい。
【００３５】
上述のステップ、すなわち、第１のアニーリング・ステップ、未反応の金属を除去するステップ、および任意の第２のアニーリング・ステップは、当技術分野でシリサイド化ステップとして知られている。上述したように、高融点金属シリサイド２８が形成された後に得られる構造は、図４に示されている。高融点金属シリサイド２８は開口部２４の中に含まれており、すなわち、高融点金属シリサイド２８が開口部２４の上方に突出しないことに注目すること。
【００３６】
シリサイド形成後に、第２のトレンチ誘電体３０が形成され、例えば、図５に示す構造を提供する。通常、第２のトレンチ誘電体３０は、ＴＥＯＳのような酸化物、または高密度酸化物である。第２のトレンチ誘電体３０は、ＣＶＤ、またはプラズマＣＶＤのような従来の堆積プロセスで形成される。通常、第２のトレンチ誘電体３０は、堆積後に、約２００ｎｍから約６００ｎｍまでの厚さを有する。
【００３７】
次に、第２のトレンチ誘電体３０を含む構造は、化学機械研磨または研削のような平坦化プロセスにかけられ、図６に示す実質的に平坦化された構造を提供する。具体的には、図示するように、第２の誘電体層３０は、パッド・スタック１４の上部表面、すなわち、パッド窒化物１８に対して平坦化され、第２のトレンチ誘電体３０を含む新しいシャロー・トレンチ分離領域２２Ｌ’を提供する。
【００３８】
平坦化プロセスに続いて、当業者に公知の従来のＢｉＣＭＯＳ処理を用いて、ＨＢＴおよび他のデバイスが形成されうる。例えば、ＨＢＴデバイス領域内に、ＳｉＧｅベース領域、およびポリＳｉエミッタを含むエミッタ領域が、従来のベース・アフター・エミッタ（ｂａｓｅ−ａｆｔｅｒ  ｅｍｉｔｔｅｒ）、またはベース・ビフォー・エミッタ（ｂａｓｅ−ｂｅｆｏｒｅ  ｅｍｉｔｔｅｒ）処理ステップで形成されうる。
【００３９】
図６に示す構造を含む本発明のＨＢＴ構造は、基板１２のサブコレクタ１３上のシャロー・トレンチ分離領域２２Ｌ’の下部に高融点金属シリサイド２８が存在するために、Ｒｃを低下させる。高融点金属シリサイド２８は、ベース・コンタクト（図示せず）、ならびにコレクタ・コンタクト（図示せず）の下部に伸張する。
【００４０】
図１〜図６は、本発明の一実施形態を示す。図７〜図１１は、任意であるが好ましいアンダーカット領域を備えた開口部内に、高融点金属シリサイドが形成される本発明の第２の実施形態を示す。本発明の第２の実施形態は、最初に本発明の図２に示す構造を提供するステップから始まる。
【００４１】
次に、窒化シリコンまたは酸窒化シリコンのような窒化物含有層３２が、シャロー・トレンチ分離領域２２Ｒおよび２２Ｌを含む全体構造上に形成される。窒化物含有層３２は、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積、およびその種の他のものなどの従来の堆積プロセスで形成される。窒化物含有層３２は、通常、約５ｎｍから約２００ｎｍまでの厚さを有するが、約１０ｎｍから約１００ｎｍまでの厚さが、より典型的である。
【００４２】
その後、パターン化したフォトレジスト３４が、窒化物含有層３２を含む構造上に形成され、例えば、図７に示す構造を提供する。パターン化したフォトレジスト３４は、シャロー・トレンチ分離領域２２Ｌの上方に位置する開口部３５を有する。開口部３５を含むパターン化したフォトレジスト３４は、リソグラフィにより形成される。
【００４３】
図７に示す構造を提供した後に、開口部３５は、窒化物含有層３２およびシャロー・トレンチ分離領域２２Ｌの一部を介してエッチングすることにより、シャロー・トレンチ分離領域２２Ｌ内に拡張される。パターン化したフォトレジスト３４は、シャロー・トレンチ分離領域２２Ｌの側壁から突出する側壁を有し、パターン化したフォトレジスト３４が、シャロー・トレンチ分離領域２２Ｌの一部を保護するようになされていることに注目すること。
【００４４】
開口部３５を拡張するために使用されるエッチング・ステップは、選択的に窒化物を除去し、酸化物で止まる第１のエッチング・ステップ、および時間調節され、選択的に酸化物を除去する第２のエッチング・ステップを含む。いくつかの実施形態では、開口部３５を拡張するために使用される第１および第２のエッチング・ステップを、単一エッチング・ステップに組み合わすことができ、この単一エッチング・ステップでは、パターン化したフォトレジスト３４で保護されていない窒化物層３２の露出部が最初に除去され、下部に配置されたシャロー・トレンチ分離領域２２Ｌの第１の誘電体の一部が除去される。パターン化したフォトレジスト３４は、エッチング後に、従来の剥離プロセスを用いて除去される。
【００４５】
開口部３５を拡張するこのエッチングの後に、窒化物スペーサまたは酸窒化物スペーサ２６が、拡張された開口部３５の露出した側壁上に形成される。結果として得られる拡張された開口部３５およびスペーサ２６を含む構造が、図８に示されている。スペーサ２６は、本発明の第１の実施形態において上述したように形成されることに注目すること。
【００４６】
その後、選択的に第１のトレンチ誘電体、すなわち、酸化物を除去し、基板１２の表面で止まるウェット・エッチング・プロセスを利用して、シャロー・トレンチ分離領域２２Ｌの残りの第１のトレンチ誘電体が除去される。ここで、拡張された開口部３５内にアンダーカット領域３６を提供する横方向エッチングが、任意で実行されうる（図９）。シリサイドがエミッタ領域により近接するであろうということを確実にするために、横方向のアンダーカット３６が好ましい。横方向エッチングは、ＨＦ含有剤のようなウェット・ケミカル・エッチングにより実行されうる。
【００４７】
その後、高融点金属層が、上述したように形成される。図１０は、高融点金属層（参照番号２７で示される）が、非選択的堆積プロセスで形成される実施形態を示す。同図は、非選択的堆積法による高融点金属層２７の形成を示すが、第２の実施形態はまた、上述した選択的堆積法をも同様に想定するものである。
【００４８】
図示の事例では、その後、開口部３５の外部にある高融点金属層２７が除去され、図１１に示す構造を提供する。その後、上述した処理ステップ、すなわち、シリサイド形成ステップ、第２のトレンチ誘電体３０の形成および平担化ステップが実行され、シリサイドで充填されたアンダーカット領域の存在を除いて、図６に示す構造と同様の実質的に平坦化された構造を提供する。その後、ＣＭＯＳ処理およびバイポーラ・トランジスタ形成が、高融点金属シリサイドで充填されたアンダーカット領域を含む実質的に平坦化された構造上に実行されうる。
【００４９】
本発明は、特に、その好ましい実施形態に関して図示され、説明されたが、本発明の精神および範囲を逸脱することなく、形態および詳細において上述の変更および他の変更が可能であることを当業者は理解するであろう。したがって、本発明は、説明され、図示された正確な形態および詳細に制限されるものではなく、むしろ本発明は、請求項の範囲内にある。
【図面の簡単な説明】
【００５０】
【図１】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図２】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図３】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図４】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図５】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図６】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。同図に示す構造は、その上にＨＢＴを形成するテンプレートである。
【図７】本発明の他の実施形態を示す横断面図である。
【図８】本発明の他の実施形態を示す横断面図である。
【図９】本発明の他の実施形態を示す横断面図である。
【図１０】本発明の他の実施形態を示す横断面図である。
【図１１】本発明の他の実施形態を示す横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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