(57)【要約】パルス幅変調（ＰＷＭ）増幅器が、ＰＷＭ入力信号のパルスを再整形して、増幅器のＤ級出力段におけるタイミング及び振幅のエラーを訂正するためのフィードバックループを具えている。この装置は、パルス幅変調された三角波を用いることによってエラー訂正を強化し、この三角波のゼロ交差はＰＷＭ入力信号のエッジにほぼ一致する。この三角波は、修正したＰＷＭ信号の完全積分によって得ることができ、修正したＰＷＭ信号のゼロ交差はＰＷＭ入力信号のパルスの中央にある。
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【特許請求の範囲】
【請求項１】
ＰＷＭ入力信号（ＶI）を増幅する装置であって、
Ｄ級出力段（Ａ）と；
前記Ｄ級出力段のＰＷＭ出力信号（ＶO）を前記ＰＷＭ入力信号（ＶI）と比較して、この比較によって生じるエラー訂正信号（ＶE）を供給するように構成されたエラー訂正信号発生器（Ｇ）と；
前記ＰＷＭ入力信号（ＶI）及び前記エラー訂正信号（ＶE）を受信して、再整形したＰＷＭ信号（ＶC）を前記Ｄ級出力段の入力に供給するように構成された再整形手段（Ｕ）とを具えたＰＷＭ入力信号の増幅装置において、
前記再整形手段が、前記ＰＷＭ入力信号（ＶI，Ｖ’I）から幅変調された三角波（ＶT）を導出し、前記三角波のゼロ交差は、値０のエラー信号では、前記ＰＷＭ入力信号のエッジにほぼ一致し、前記三角波及び前記エラー訂正信号が、前記再整形したＰＷＭ信号（ＶC）を出力する比較器を駆動することを特徴とするＰＷＭ入力信号の増幅装置。
【請求項２】
前記Ｄ級増幅器（Ａ）、前記エラー訂正信号発生器（Ｇ）、及び前記比較器で構成される制御ループがアナログ手段で実現され、前記三角波（ＶT）の発生は、全体的または部分的にディジタル手段で実現されることを特徴とする請求項１に記載のＰＷＭ入力信号の増幅装置。
【請求項３】
前記再整形手段が、前記ＰＷＭ入力信号を受信して修正ＰＷＭ信号（ＶM）を発生し、該修正ＰＷＭ信号をＤ／Ａ変換器（Ｄ1）を通してアナログ積分器（Ｉ）に供給するパルス幅修正器（Ｍ）を具え、前記修正ＰＷＭ信号のエッジは前記ＰＷＭ入力信号（ＶI）のエッジ間の中央にあり、前記アナログ積分器は、前記修正ＰＷＭ信号（ＶM）の完全積分を提供することを特徴とする請求項２に記載のＰＷＭ入力信号の増幅装置。
【請求項４】
前記エラー訂正信号（Ｖ’E）及び前記修正ＰＷＭ信号（ＶA）が共に結合器（Ｐ）に供給され、前記結合器の出力信号が積分器（Ｉ）に供給され、前記積分器（Ｉ）の出力が前記三角波（ＶT）と前記エラー訂正信号（ＶE）との結合で構成されて前記比較器（Ｃ）を駆動することを特徴とする請求項３に記載の装置。
【請求項５】
サンプリングされたＰＷＭ入力信号を受信する請求項３に記載の装置において、
前記パルス幅修正器（Ｍ）が、幅変調されたパルス中のサンプル数をカウント（２）し、これにより得られたカウント値を記憶（４）し、そして前記カウント値を前記サンプリングのレートの２倍のレートでカウントダウン（８）することによって、前記パルスの中央を特定するように構成されていることを特徴とする請求項３に記載の装置。
【請求項６】
サンプリングされたＰＷＭ入力信号を受信する請求項３に記載の装置において、
前記パルス幅修正器（Ｍ）が、幅変調されたパルス中のサンプル数をカウント（２）し、これにより得られたカウント値を記憶（４）し、前記カウント値を２で除算（７）し、そして前記除算したカウント値を前記サンプリングのレートでカウントダウン（８）することによって、前記パルスの中央を特定するように構成されていることを特徴とする請求項３に記載の装置。
【請求項７】
前記パルス幅修正器（Ｍ）に供給される前記ＰＷＭ入力信号（ＶI）のサンプリングのレートを倍増させるアップサンプラ（Ｆ）を具えていることを特徴とする請求項５に記載の装置。
【請求項８】
前記パルス幅修正器が、＋１と−１との間の値をとって変化する修正ＰＷＭ信号（ＶA）を供給するように構成され、前記記憶したカウント値を整数部と0.5の小数部とに分割するスプリッタ（１１）が設けられ、そして前記小数部を用いて、乗算される前記小数部が0.5である際に前記修正ＰＷＭ信号（ＶA）を０に設定する手段（１２，１３）を具えていることを特徴とする請求項５または６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
【特許文献１】国際特許出願公開WO98/44626
【０００２】
本発明は、ＰＷＭ入力信号を増幅する装置に関するものであり、この装置は、Ｄ級（クラスＤ）出力段と、このＤ級出力段のＰＷＭ出力信号を前記ＰＷＭ入力信号と比較し、この比較によって生じるエラー訂正信号を供給するエラー訂正信号発生器と、前記ＰＷＭ入力信号及び前記エラー訂正信号を受信し、再整形したＰＷＭ信号を前記Ｄ級出力段の入力に供給するように構成された再整形（リシェーピング）手段とを具えている。こうした装置は国際特許出願公開WO98/44626より知られる。
【背景技術】
【０００３】
上述した特許出願では、エラー訂正信号が再整形手段を制御し、再整形手段では、ＰＷＭ入力信号のエッジをシフトして、Ｄ級出力段において発生する振幅及びタイミングエラーを補償する。この目的のために、従来技術の装置は限定積分器を用いて入力パルス上に傾斜エッジを生成する。その後に、傾斜エッジを、ローパス（低域通過）フィルタに通したエラー訂正信号と比較し、この比較はシフトされたエッジを有する方形波パルスを生成し、これらの方形波パルスはＤ級増幅器の入力に供給される。
【０００４】
この従来技術のＰＷＭ増幅器の欠点は、得ることのできる最大の訂正が限られ、このため小さい出力段エラーしか訂正することができない、ということである。エッジの傾斜をより急峻でなくすれば、最大の時間シフト、及びこれに伴う最大の訂正は大きくなる。しかし、より急峻でないエッジは、最大に達成可能なパルス幅変調及びこれに伴う増幅器のダイナミックレンジを低減させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、こうした従来技術のＰＷＭ増幅装置の欠点を克服することを追求し、従って本発明による装置は、前記再整形手段が前記ＰＷＭ入力信号から幅変調された三角波を導出し、この三角波のゼロ交差（ゼロクロス）は、ゼロのエラー訂正信号（即ちエラー訂正信号なし）において前記ＰＷＭ入力信号のエッジにほぼ一致し、そして前記三角波及び前記エラー訂正信号が、再整形されたＰＷＭ信号を出力する比較器（コンパレータ）を駆動することを特徴とする。幅変調された三角波を用いる改善は、最大可能なエラー訂正が大幅に拡張される、ということにある。
【課題を解決するための手段】
【０００６】
本発明による装置は種々の方法で実現することができる。例えば、前記三角波と前記エラー訂正信号とは差動比較器の異なる入力に供給することができ、あるいは、これらの信号をまず加算器または減算器において結合し、そしてこれら２つの信号の結合を単一入力の比較器に供給して前記再整形されたＰＷＭ信号を生成することができる。
【０００７】
また、本発明の装置は、アナログ手段によってもディジタル手段によっても作製することができる。しかし、この装置は、前記Ｄ級出力段、前記エラー訂正信号発生器、及び前記比較器で構成される制御ループをアナログ手段によって実現し、前記三角波の発生を全体的または部分的にディジタル手段によって実現することを特徴とすることが好ましい。上記制御ループのアナログ実現は、（追加的な）量子化ノイズ（雑音）がこのループによって生成されることを回避する。他方では、前記三角波を正確に生成するために必要なタイミング回路はディジタルカウンタによって作製することが好ましい。
【０００８】
前記三角波の発生は、ディジタルカウンタを増加及び減少させることによって行うことができ、増加段階と減少段階との間の遷移は、前記ＰＷＭ入力信号のエッジから事前に計算する。そしてこのカウンタの出力をＤ／Ａ変換して、前記アナログ制御ループに供給するための前記三角波を得る。このように、前記三角波は実際には階段状の三角波であり、ここでも実質的に量子化ノイズが増加する。このことを回避するために、本発明による装置はさらに、前記再整形手段がパルス幅修正器を具え、このパルス幅修正器は、前記ＰＷＭ入力信号を受信し、そのエッジが前記ＰＷＭ入力信号のエッジ間のほぼ中央にある修正（された）ＰＷＭ信号を発生し、そしてこの修正ＰＷＭ信号を、Ｄ／Ａ変換器を通して、前記修正ＰＷＭ信号の完全積分を提供するアナログ積分器に供給することを特徴とする。
【０００９】
この新たに提案する装置は、従来技術文献の限定積分に代わる完全積分に基づくものである。元のＰＷＭ入力信号のエッジ間のほぼ中間に存在するエッジを有する修正ＰＷＭ信号は完全積分されている。このことは、元のＰＷＭ入力信号のゼロ交差と一致するゼロ交差を有する三角波を生じさせる。これに続いて、ローパスフィルタを通したエラー訂正信号をこの三角波と結合し、前記三角波と前記エラー訂正信号との結合を比較器に供給して、前記Ｄ級出力段の入力に供給するための再整形されたＰＷＭ信号を生成する。
【００１０】
修正ＰＷＭ信号を生成するためには、入力信号の正及び負のパルスのパルス幅を知らなければならない。このことは、ＰＷＭ入力信号がサンプリングされた信号であれば好都合に行うことができる。この場合には、前記パルス幅修正器は、このパルス中のサンプル数をカウントし、これにより得られたカウント値を記憶し、そしてこのカウント値を上記サンプリングのレート（速度）の２倍のレートでカウントダウンする（逆に数える）ことによって、幅変調されたパルスの中央を特定するように構成することが好ましい。パルス幅修正器の他の好適例は、幅変調されたパルス中のサンプル数をカウントし、これにより得られたカウント値を記憶し、そしてこのカウント値を２で除算し、除算したカウント値を上記サンプリングのレートでカウントダウンすることによって、幅変調されたパルスの中央を特定するように構成されている。
【００１１】
ＰＷＭ入力信号のパルスが偶数のサンプルを有する際には、パルスの中央を正確に定めることができる。従って、パルスの前半のサンプル数はパルスの後半のサンプル数に等しい。しかし、サンプル数が偶数でない際には、このことはもはや上記の場合ではなく、修正ＰＷＭ信号の形成においてエラーが発生する。このことは、装置が、前記パルス幅修正器に供給されるＰＷＭ入力信号のサンプリング（レート）を倍増させるアップサンプラを具えていると回避することができる。入力信号のサンプリングレートを倍増させることによって各パルスが偶数のサンプルを有し、各パルスの中央を正確に定めることができる。
【００１２】
入力信号のアップサンプリングを回避する他の解決法は、前記パルス幅修正器を、＋１〜−１の値をとって変化する修正パルス信号を供給するように構成し、前記記憶しているカウント値を整数部と0.5の小数部とに分割するスプリッタ（分割器）を設け、そしてこの小数部を用いて、（２を）乗算される小数部が0.5である際に前記修正パルス信号を０に設定する手段を具えていることを特徴とする。この場合には、前記修正ＰＷＭパルスは３つのレベル（＋１，０，及び−１）を有する。この３レベルのパルスに完全積分が施されると、奇数のサンプルを有するパルス中に平坦な頂点を有する幅変調された三角波が生成される。
【００１３】
ＰＷＭ入力信号とＤ級出力段のＰＷＭ出力信号との間の減算から生じるエラー訂正信号は通常、前記三角波と結合される前にローパスフィルタに通される。このローパスフィルタが積分器を具えている（あるいは積分器で構成される）場合には、エラー訂正信号用の積分器及び三角波用の積分器を、これら２つの信号の結合後の単一の積分器に置き換えることができる。従って実際には、前記修正ＰＷＭ信号と不十分にフィルタ処理されたエラー訂正信号とがまず結合され、そしてこの結合が積分される。１つのアナログ積分器が節約され、そして積分器によって生じるエラーが低減される、というのは、前記三角波用の積分器は今度は前記制御ループ内にあるからである。この場合には、前記三角波は前記エラー訂正信号と結合されて前記積分器の後方に出現する。
【００１４】
以下、本発明の実施例について図面を参照しながら説明する。
【発明を実施するための最良の形態】
【００１５】
図１の従来技術の装置は入力端子Ｊを含み、この入力端子にＰＷＭ入力信号ＶIが供給される。この例では、この入力信号はアナログＰＷＭ信号である。この信号は再整形ユニットＵ内で処理され、再整形ユニットＵではＰＷＭ入力信号の訂正が行われ、その動作は以下で説明する。このユニットの出力信号はＤ級出力段Ａを駆動し、その出力Ｏは例えば、標準的なＤ級ローパスフィルタを通して１つ以上のラウドスピーカ（図示せず）に結合することができる。この出力段において発生する振幅及び／またはタイミングエラー（誤差）を低減するために、増幅器ＡのＰＷＭ出力信号ＶOをエラー訂正信号発生器Ｇに供給し、ここでは出力信号ＶOをまずアテネータ（減衰器）Ｂによって減衰させ、その後に減算器Ｓに供給する。この減算器Ｓでは、入力信号ＶIを、減衰させた出力信号ＶOから減算する。これら２つのＰＷＭ信号間の差分を、伝達関数Ｈ(s)を有するローパスフィルタＨにおいてフィルタ処理してエラー訂正信号ＶEを発生する。出力Ｏと減算器Ｓとの間のリード線上にあるアテネータＢは、増幅器Ａの増幅定数Ｋを補償する働きをし、これにより、減算器Ｓにおける２つのＰＷＭ信号はおよそ等しい振幅を有する。
【００１６】
積分器／比較器ユニットＵは限定積分器Ｌを有し、限定積分器ＬにＰＷＭ入力信号が供給され、限定積分器Ｌは限定積分されたＰＷＭ信号ＶLを出力する。この信号は入力信号よりも急峻でないエッジを有する。限定積分された信号ＶLの傾斜は、入力信号のエッジから始まり固定時間ｔ後に終わる。信号ＶI及びＶLを図２に示す。減算器Ｐでは、エラー訂正信号ＶEが限定積分されたＰＷＭ信号ＶLから減算され、その差分が比較器Ｃの入力に供給される。比較器Ｃの出力信号ＶCはＰＷＭ信号であり、そのエッジは入力信号ＶIのエッジに対してシフトされ、出力段Ａのタイミングエラー及び振幅エラーが共に補償される。図２に示すように、信号ＶCのエッジは、限定積分されたＰＷＭ信号ＶLとエラー訂正信号ＶEとが等しくなる瞬時、即ち減算器Ｐの出力が０になる瞬時に出現する。図２の信号曲線より明らかなように、信号ＶCのエッジは、限定積分された信号ＶLの傾斜期間ｔより長い期間にわたって変化することができず、そしてこの傾斜期間ｔは入力信号における最小のパルス幅より大きくすることができない。従って、従来技術の装置の制御範囲は厳しく制限される。
【００１７】
図３では、図１の要素に対応する要素に同じ参照符号を与えている。この図の装置は、サンプリングされたＰＷＭ入力信号Ｖ’Iを受信し、この入力信号はパルス幅修正器Ｍに供給される。このユニットＭは、信号Ｖ’Iに対して固定の遅延を有するＰＷＭ信号ＶIを、Ｄ／Ａ変換器Ｄ2を通して減算器Ｓに出力する。信号ＶIは、パルス幅修正器Ｍの一部分、及びエラー訂正信号発生器Ｇへの入力として働く。パルス幅修正器Ｍは修正ＰＷＭ信号ＶMを発生し、そのエッジは入力信号ＶIのパルスの中央に一致する。このことを図４に波形ＶI及びＶMによって示す。この図では、信号ＶMの立下りエッジが信号ＶIの正のパルスの中央に一致し、ＶMの立上りエッジがＶIの負のパルスの中央に一致する。以下、パルス幅修正器Ｍの構成の例について、図５及び図６を参照しながら説明する。
【００１８】
修正ＰＷＭ信号ＶMはＤ／Ａ変換器Ｄ1に供給され、アナログの修正ＰＷＭ信号ＶAはその後に完全積分器Ｉに供給され、完全積分器Ｉは図４に太線で示すように、修正ＰＷＭ信号を三角波ＶTに変換する。なお、信号ＶTは幅変調された三角波であり、そのゼロ交差はＰＷＭ入力信号ＶIのゼロ交差と一致する。三角波ＶTは減算器Ｐにおいてエラー訂正信号ＶEと結合され、このように結合された信号は比較器Ｃの入力に供給されて、訂正されたＰＷＭ信号ＶCが得られる。これらの動作は図１を参照して説明した動作と同様であり、図４にはさらに示していない。図１の装置に対する重要な相違は、三角波ＶTの傾斜が図２の限定積分された信号ＶLの傾斜より長い時間区間を占め、従って、図３の装置のエラー訂正範囲は図１の従来技術の装置のエラー訂正範囲よりもずっと大きくすることができる、ということである。
【００１９】
図５に、図３の装置において使用するパルス幅修正器Ｍの例を示す。入力信号Ｖ’Iはエッジ検出器１に供給される。エッジ検出器１は、１サンプル分の遅延、及び入力信号Ｖ’Iと１サンプル分遅延されたび入力信号Ｖ’Iとのｘｏｒ（排他的論理和、エクスクルーシブ・オア）をとるＸＯＲゲートを具えることができる。このＸＯＲゲートは、入力サンプルが前の入力サンプルに等しい限り「０」を出力する。ＰＷＭ入力信号中にエッジが発生すると、実際の入力サンプルは前の入力サンプルに等しくなくなり、ＸＯＲゲートは「１」を出力する。カウンタ２はサンプルクロックＣＬによってクロック制御され、そしてエッジ検出器１の出力に接続したリセット入力２ａを有する。エッジが検出されると、カウンタ２は値１にリセットされ、これに続いて、第２のエッジを検出するまで受信したサンプルをカウントする。このカウント値は１サンプル遅延３に供給され、１サンプル遅延３は、カウンタ２がリセットされた際の最終カウント値を保持する。従って、エッジ検出器１が新たなエッジを検出すると、１サンプル遅延３に記憶されるカウント値は、パルスが終了した直後のサンプル数を表わす。データ入力４ａ及びポップイン入力４ｂを有するバッファ４は、エッジ検出器１からのパルスをそのポップイン入力４ｂで受信した際に、１サンプル遅延３からのカウント値を記憶する。
【００２０】
ＰＷＭ入力信号Ｖ’Iを適切な遅延５で遅延させて、図３のＤ／Ａ変換器Ｄ2に供給するＰＷＭ信号ＶIを得る。遅延された信号ＶIも第２のエッジ検出器６に供給される。第２のエッジ検出器６は、遅延された入力信号ＶI中のエッジを検出すると、バッファ４のポップアウト入力４ｃにパルスを送信し、その結果、バッファ４に含まれるカウント値がバッファ４の出力４ｄに出力される。このカウント値は除算器７において２で除算され、こうして除算されたカウント値はダウンカウンタ（逆計数器）８の入力８ａにおいて利用可能である。第２のエッジ検出器６のパルスは、ダウンカウンタ８のポップイン入力８ｂにも供給され、除算されたカウント値をダウンカウンタ８に記憶することを可能にする。その後に、ダウンカウンタ８はクロックパルスＣＬのレートでカウントダウンを行い、このカウント値はバッファ４内の元のカウント値の半分の値であるので、このカウントダウン動作はパルスの期間の半分で完了する。ダウンカウンタ８の出力は比較器９に供給される。この比較器９は、ダウンカウンタ８が空（０）になった際に、その出力に「１」を生成し、これは、（遅延された）入力信号ＶIのパルスの中央の場合である。比較器９の出力及び遅延されたＰＷＭ入力信号ＶIはＸＯＲゲート１０に供給されて、修正ＰＷＭ信号ＶMが生成される。
【００２１】
バッファ４を読み出す時に、バッファ４がまだ前のパルスのカウント値を含んでいることを防ぐために、遅延５は、正であれ負であれ、あり得る最大のパルス幅より大きくすべきであることがわかる。他方では、バッファ４がカウント値を１つしか記憶することができない際には、バッファ４を読み出す時に、バッファ４が既に次のパルスのカウント値を含んでいることを防ぐために、この遅延は、あり得る最小のパルス周期、即ち、連続する正と負の２つのパルスの幅の合計より小さくすべきである。従って、パルス周期は一定にすべきである。他方では、バッファ４が複数のカウント値を含むことができ、そしてファーストイン・ファーストアウト（先入れ先出し）のベースで構成されている場合には、ノイズシェーピング（雑音整形）されたＰＷＭ信号のような可変のパルス周期を有するＰＷＭ信号も処理することができる。この場合には、上記遅延は、あり得る最大のパルス幅より大きくなければならず、そしてバッファサイズ、即ち、バッファに記憶することのできるカウント値の数は、上記遅延をあり得る最小のパルス周期で除算した値の２倍より大きくなければならない。
【００２２】
図５のパルス幅修正器は、ＰＷＭ入力信号の各パルスが偶数のサンプルを有する際のみに正しく動作する。この場合には、パルス幅修正器の出力信号ＶMの各エッジは正確にＰＷＭ入力信号のパルスの中央にあり、入力パルスのサンプルの半数はこのエッジの前方にあり、サンプルの他の半数はこのエッジの後方にある。しかし、奇数のサンプルを有する入力信号の各パルスはパルス幅修正器の出力信号にエラーを生じさせ、そしてこの出力信号から導出される三角波にもエラーを生じさせる。
【００２３】
この問題の解決法を図６に示す。この図の装置では、アップサンプリング比２を有するアップサンプラＦが装置の前方に挿入され、これにより、入力信号のすべてのパルスのサンプル数が倍増され、すべてのパルスの相互関係を不変のままにして、奇数のサンプルを有するあらゆるパルスを回避する。
【００２４】
図６の装置は、差動増幅器Ｃを用いることによって図６の装置の減算器Ｐを削除することができることも示している。比較器Ｃの一方の入力を三角波信号ＶT用に用い、他方の入力をエラー訂正信号ＶE用に用いる。
【００２５】
図６におけるアップサンプラの使用が、許容できないかあるいは不所望なほど高いサンプリング周波数をもたらす場合には、パルス中の奇数のサンプルの問題は図７のパルス幅修正器によって解決することができる。この図では、図５の要素に対応する要素は同じ参照番号を有し、それ以上説明を要しない。
【００２６】
このパルス幅修正器では、除算器７の出力がスプリッタ１１に供給され、スプリッタ１１は除算されたカウント値を整数部と小数部とに分割する。整数部は、図５のパルス幅修正器におけるのと同様の方法で、ダウンカウンタ８の入力８ａに供給される。小数部は、偶数のサンプルを有するパルスをカウントした際には０に等しく、奇数のサンプルを有するパルスをカウントした際には0.5に等しく、そして２を乗じる乗算器１２に供給され、乗算器１２は結果的に、パルスのカウント値が偶数であるか奇数であるかに応じて、それぞれ単一ビット０または１を出力する。この単一ビットはＡＮＤ（論理積、アンド）ゲート１３の一方の入力に供給される。このＡＮＤゲートの他方の入力は第３のエッジ検出器１４に接続され、第３のエッジ検出器１４は、ＸＯＲゲート１０の出力ＶM中のエッジを検出する。従って、ＡＮＤゲート１３の出力Ｖ’Mは、エッジ検出器１４が修正出力信号ＶM中のエッジを検出し、かつ除算されたカウント値の小数部が０でない際以外は、常に０である。２つの単一ビット信号ＶM及びＶ’Mは２ビットのＤ／Ａ変換器を制御し、このＤ／Ａ変換器は、図３及び６の１ビットのＤ／Ａ変換器に置き換わる。この２ビットのＤ／Ａ変換器は、その出力信号ＶAが次式：
ＶM＝１  かつ  Ｖ’M＝０の場合、ＶA＝１
ＶM＝０  かつ  Ｖ’M＝０の場合、ＶA＝−１
Ｖ’M＝１の場合、ＶA＝０
を満たすように設計されている。
【００２７】
図８に、２ビットＤ／Ａ変換器Ｄ1の入力信号ＶI、出力信号ＶA、及び積分器Ｉの出力ＶTを示す。この図では、入力信号の３番目及び４番目のパルスが奇数のサンプルを有し、１番目、２番目、及び５番目のパルスが偶数のサンプルを有する。
【００２８】
図９の装置は、積分器Ｉが減算器Ｐの＋入力リード線の代わりにその出力リード線に接続されている点以外は、図３の装置に相当する。このため、図３における、エラー訂正信号をローパスフィルタ処理するローパスフィルタＨは少なくとも１つの積分器部分を具えているものと仮定する。従って、この積分器部分及び図３の積分器Ｉは、減算器Ｐの出力リード線上にある単一の積分器に置き換えることができる。図９のローパスフィルタＨ’は、図３のローパスフィルタＨから１つの積分器部分を除いたものに等しい。減算器Ｐは、不十分にローパスフィルタ処理されたエラー訂正信号Ｖ’Eを修正ＰＷＭ信号ＶAから減算し、積分器Ｉは、三角波ＶTと十分にローパスフィルタ処理されたエラー訂正信号ＶEとの結合を比較器Ｃの入力に供給する。
【００２９】
図面に示して上述した本発明の実施例は例示的に捉えることを意図し、限定的に捉えることを意図したものではない。当業者は、請求項に規定する本発明の範囲を逸脱することなしに、これらの実施例に種々の変形を加えることができる。例えば、図３の装置において、アテネータＢが信号ＶOを反転し、そして結合器Ｓ及びＰが減算器の代わりに加算器になる。
【図面の簡単な説明】
【００３０】
【図１】ＰＷＭ入力信号を増幅する従来技術の装置を示す図である。
【図２】図１の従来技術の装置の動作を示す波形図である。
【図３】本発明による、ＰＷＭ入力信号を増幅する装置を示す図である。
【図４】図３の装置の動作を示す波形図である。
【図５】図３の装置において使用するパルス幅修正器を示す図である。
【図６】本発明による、ＰＷＭ入力信号を増幅する第２の装置を示す図である。
【図７】本発明による装置において使用する第２のパルス幅修正器を示す図である。
【図８】図７のパルス幅修正器を用いた装置の動作を示す波形図である。
【図９】本発明による、ＰＷＭ入力信号を増幅する第３の装置を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2008520150.tif 000012
2008520150.tif 000013