(57)【要約】  スルー・バイア接続を有する両面ＳＯＩウエハ・スケール・パッケージを作製するためのデバイスおよび方法を提供する。半導体パッケージは、集積回路システムを含む第一の面と、第一の面とは反対側にあり、少なくとも一つの空洞を形成する第二の面とを有するＳＯＩウエハを含む。空洞の中に少なくとも一つのチップまたは構成部品が配置される。導電性スルー・バイアがチップ（単数または複数）を集積回路システムに接続する。
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【特許請求の範囲】
【請求項１】
少なくとも一つの電子構成部品を含む第一の面と、前記第一の面の反対側にあり、空洞を形成する第二の面と、を有するウエハと、
前記空洞の中に配置された少なくとも一つのチップと、
前記少なくとも一つのチップを、前記ウエハの一部を通して前記少なくとも一つの電子構成部品に接続するスルー・バイアと、
を含む半導体パッケージ。
【請求項２】
前記ウエハは、シリコン・オン・インシュレータ・ウエハを含む、請求項１に記載のパッケージ。
【請求項３】
前記第一の面は上部シリコン層を含み、前記第二の面はシリコン基板を含み、前記上部シリコン層は、前記シリコン基板から埋め込み誘電体層によって分離される、請求項２に記載のパッケージ。
【請求項４】
前記スルー・バイアは、前記埋め込み誘電体層を通って形成され、前記電子構成部品と前記少なくとも一つのチップとの間の接続を形成する、請求項３に記載のパッケージ。
【請求項５】
前記第一の面は、プロセッサとメモリ・デバイスとのうちの一方を含み、前記少なくとも一つのチップは、メモリ・デバイスとプロセッサとのうちの一方を含む、請求項１に記載のパッケージ。
【請求項６】
前記少なくとも一つのチップは接点を含み、前記接点は前記スルー・バイアに接続可能な、請求項１に記載のパッケージ。
【請求項７】
前記少なくとも一つのチップを少なくとも部分的に囲む伝熱充填材料をさらに含む、請求項１に記載のパッケージ。
【請求項８】
前記少なくとも一つのチップの少なくとも一部の上に形成された伝熱層をさらに含む、請求項１に記載のパッケージ。
【請求項９】
前記伝熱層の上に形成された吸熱源をさらに含む、請求項８に記載のパッケージ。
【請求項１０】
前記空洞は、開口表面の下に深さを含み、前記少なくとも一つのチップはその内部に配置され、前記少なくとも一つのチップは、前記開口表面の下の前記深さの中に適合する、請求項１に記載のパッケージ。
【請求項１１】
片面の上に空洞を有する少なくとも一つの親チップと、
前記空洞の中に取り付けられ、前記少なくとも一つの親チップの少なくとも一部を通って延在するスルー・バイアによって前記少なくとも一つの親チップに接続された少なくとも一つの子チップと、
を含み、これによって、前記少なくとも一つの親チップと前記少なくとも一つの子チップとが電気的に協同して機能を実行する半導体パッケージ。
【請求項１２】
前記少なくとも一つの親チップは、シリコン・オン・インシュレータ（ＳＯＩ）ウエハの中に形成され、前記ＳＯＩウエハは、上部シリコン層とシリコン基板とを含み、前記上部シリコン層は、前記シリコン基板から埋め込み誘電体層によって分離される、請求項１１に記載のパッケージ。
【請求項１３】
前記スルー・バイアは、前記埋め込み誘電体層を通って形成され、前記少なくとも一つの親チップの上の電子構成部品と、前記少なくとも一つの子チップの上の電子構成部品との間の接続を形成する、請求項１２に記載のパッケージ
【請求項１４】
前記少なくとも一つの親チップと、前記少なくとも一つの子チップとは、メモリ・デバイスとプロセッサとのうちの一方を含む、請求項１１に記載のパッケージ。
【請求項１５】
前記少なくとも一つの親チップの前記スルー・バイアは、前記少なくとも一つの子チップの接点にハンダ付けされる、請求項１１に記載のパッケージ。
【請求項１６】
前記少なくとも一つの子チップの周囲を少なくとも部分的に囲む伝熱材料をさらに含む、請求項１１に記載のパッケージ。
【請求項１７】
前記少なくとも一つの子チップの少なくとも一部の上に形成された伝熱層をさらに含む、請求項１１に記載のパッケージ。
【請求項１８】
前記伝熱層の上に形成された吸熱源をさらに含む、請求項１７に記載のパッケージ。
【請求項１９】
前記空洞は、開口表面の下にある深さを含み、前記開口の中に前記少なくとも一つの子チップが配置され、前記少なくとも一つの子チップは前記開口表面の下の前記深さの中に適合する、請求項１１に記載のパッケージ。
【請求項２０】
半導体パッケージを形成するための方法であって、
ウエハの第一の面を通るスルー・バイアを形成する工程と、
前記ウエハの第二の面の上に空洞を形成し、前記スルー・バイアの一部を露出させる工程と、
前記空洞の中に少なくとも一つのサブ・チップを配置し、前記サブ・チップを前記スルー・バイアに接続する工程と、
を含む方法。
【請求項２１】
前記ウエハは、シリコン・オン・インシュレータ・ウエハを含み、ウエハの第一の面を通るスルー・バイアを形成する前記工程は、上部シリコン層と埋め込み誘電体層とを通してバイア・ホールをエッチングすることと、前記バイア・ホールを導電体で充填することとを含む、請求項２０に記載の方法。
【請求項２２】
前記ウエハの第二の面の上に空洞を形成し、前記スルー・バイアの一部を露出させる前記工程は、前記ウエハのシリコン基板をエッチングして、前記スルー・バイアの前記一部を露出させることを含む、請求項２１に記載の方法。
【請求項２３】
前記スルー・バイアの一部を露出させることは、前記空洞の中の前記スルー・バイアの周りにポケットを開けることを含む、請求項２０に記載の方法。
【請求項２４】
前記スルー・バイアの前記露出された部分にハンダを選択的に堆積する工程をさらに含む、請求項２０に記載の方法。
【請求項２５】
前記空洞の中に少なくとも一つのサブ・チップを配置し、前記サブ・チップを前記スルー・バイアに接続する工程は、前記サブ・チップの接点を前記スルー・バイアにハンダ付けする工程を含む、請求項２０に記載の方法。
【請求項２６】
前記サブ・チップの下に伝熱材料を充填する工程をさらに含む、請求項２０に記載の方法。
【請求項２７】
前記サブ・チップの上に伝熱層を堆積する工程をさらに含む、請求項２０に記載の方法。
【請求項２８】
前記サブ・チップからの熱の放散のための吸熱源を設ける工程をさらに含む、請求項２０に記載の方法。
【請求項２９】
前記サブ・チップを前記スルー・バイアに接続することは、前記サブ・チップの接点を、ハンダ付けされたスルー・バイアに位置合わせして接触させ、熱を加えて前記接点を前記スルー・バイアにボンディングすることを含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセス方法およびデバイスに関する。より詳しくは、本発明は、シリコン・オン・インシュレータ（ＳＯＩ）技術を使用して両面チップ構造を提供するデバイスおよび方法に関する。
【背景技術】
【０００２】
休みない相補型金属酸化物半導体（ＣＭＯＳ）技術の微細化がその物理的限界に近づくにしたがって、大規模集積回路（ＶＬＳＩ）システム・オン・ア・パッケージ（ＳｏＰ）の集積化はますます重要になる。多くの異なるチップのパッケージ上の集積化は、さまざまなチップ技術の間の非互換性に起因して、多くの場合コスト効率がよくない。例えば、フローティング・ゲート・デバイスを有する不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）と深型トレンチを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、製造するために余分なマスクとプロセス工程とを必要とする。高速ヒ化ガリウム（ＧａＡｓ）チップは、シリコンチップとは別の基板の上に製造される。
【０００３】
二次元（２‐Ｄ）または三次元（３‐Ｄ）パッケージの上に、別種のチップを集積化する効果的な方法があれば、回路性能を高めるだけでなく、製造コストを減らすこともできる。チップが垂直に積み重ねられるなら、相互接続遅延をさらに減らし、回路性能をできるだけ大きくするために、スルー・バイアも用いられるはずである。
【０００４】
最近、システム性能を改善するために、先端的な三次元ウエハ間垂直積層集積技術が開発された。「三次元ウエハ間垂直積層中のシリコン・バイア・エッチング用エッチング停止層」と題する米国特許第６，６４５，８３２号には、シリコン・バイア・エッチング用のエッチング停止層として、ニッケルシリサイド（ＮｉＳｉ）を用いる方法が記載されている。３‐Ｄパッケージの中では、二つの垂直に積み重ねられたウエハをボンディングするために誘電体層が用いられ、ウエハの間の電気伝導率を提供するためにシリコン・バイア・エッチが必要となる。
【０００５】
バイアは、上部ウエハのシリコンを通して、エッチング停止層で止められるまで選択的にエッチングすることによって形成される。シリコン・バイアの側壁は、絶縁材料の層で被覆され、障壁層を形成する。次に、電気的な接続を提供するために、バイアを導電材料で充填する。
【０００６】
「別種の能動集積回路デバイスを支持する複数のウエハを垂直に積層するプロセス」と題する米国特許第６，７６２，０７６号では、隣り合うウエハをボンディングし、電気的な接続を提供するために、金属間ボンディング法が用いられている。
【０００７】
「三次元チップ積層アセンブリ」と題する米国特許第６，３５５，５０１号では、複数のシリコン・オン・インシュレータ（ＳＯＩ）チップが一緒に積層され、予め作製された接点をチップの上部および底部表面に配置することによって、チップ間の相互配線が実現される。各チップは、埋め込み酸化物層の下にある材料をすべて取り除くために、背面化学機械研磨（ＣＭＰ）によって極めて薄くされる。３‐Ｄアセンブリの中で、各ＳＯＩチップは、第一のメタル化パターンに機械的に接触するハンドラと、半導体デバイスに電気的に接触する第一のメタル化パターンと、半導体デバイスの反対側の表面の上の第二のメタル化パターンに電気的に接触する半導体デバイスと、を含む。
【０００８】
「デバイス類の間を微細ピッチ接続するためのプロセス、およびこのプロセスによって作られる構造物」と題する米国特許第６，７３７，２９７号では、スタッドをチップ表面の上、バイアを一時的な配置基板の上に配置することによって、二つ以上のチップを、予め作製された大域配線を有する一時的な基板の上に一緒に結合する方法が開示されている。次に、この二次元チップ・アセンブリを、吸熱源デバイスを有する恒久的支持キャリアに移動し、一時的な配置構造の透明プレートをアブレーションしてアセンブリから取り除く。
【０００９】
「ウエハ・レベル積層チップ・パッケージ、およびウエハ・レベル積層チップ・パッケージを製造するための方法」と題する米国特許第６，６０７，９３８号では、半導体チップは再分配基板の上に積層される。複数の薄いチップまたは対応するウエハが一緒に積み重ねられた後、スタック・チップ構造物はスタック・ウエハ・アセンブリから切り取られ、その後、キャリア材料は剥離される。
【００１０】
「チップ・サイズ・パッケージのウエハ・スケール・アセンブリ」と題する米国特許第６，７３０，５４１号では、接触パッドのそれぞれのためにハンダ球を載せた重合体膜をウエハと位置合わせする。ウエハの背面に赤外線エネルギーを加えて、ウエハを一様に加熱する。次に、このプロセスを繰り返して、中間層とハンダ球を載せた第二の重合体膜とを順番に組み立てる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
スルー・バイア接続を有する両面ＳＯＩウエハ・スケール・パッケージを作製するためのデバイスおよび方法を提供することが求められている。
【課題を解決するための手段】
【００１２】
半導体デバイスまたはパッケージは、電子構成部品を含む第一の面と、第一の面の反対側にあり、空洞を形成する第二の側と、を有するウエハを含む。空洞の中には、チップまたは構成部品が配置される。ウエハの一部を通ってスルー・バイアがチップを電子構成部品に接続する。
【００１３】
これらの、およびその他の本発明の目的、特徴および利点は、本発明の実施態様例の例を示す以下の詳細な説明から明らかになる。以下の詳細な説明は、添付の図面とともに読むものとする。
【００１４】
次に、添付の図面を参照して、本発明の好ましい実施態様を、例としてだけ、説明する。
【発明を実施するための最良の形態】
【００１５】
本発明は、好ましくはシリコン・オン・インシュレータ（ＳＯＩ）ウエハの上にある、低コストで高歩留りの両面ウエハ・スケール・パッケージを提供する。高い性能を実現するために、ＳＯＩウエハの前面に、全体または部分が欠乏したボディを有する親チップが形成される。次に、親チップとは反対側にある、ＳＯＩウエハの背面の空洞の内部に、複数の薄形の子チップが取り付けられる。親チップと子チップとの間の相互配線を実現する
ために、シリコンおよび埋め込み酸化物を通して金属スタッドが作製される。
【００１６】
利点として、本発明の方法は、一時的キャリアから恒久的キャリアにチップを移動させる必要がなく、それゆえコストが低減される。従って、スルー・バイア接続と空洞形成とを使用することによって、サブ・チップ（子チップ）をウエハから直接切り取り、親チップの背面に取り付けることができる。さらに、本発明の方法は、３‐Ｄパッケージの垂直積層の使用を回避して放熱を容易にする。その上、別々の技術を用いて製造したチップを、同じパッケージの上に集積化することができる。
【００１７】
両面パッケージ方式は、ウエハの両面で二次元チップ・パッケージ化方式を採る。ＳＯＩウエハの前面の薄いシリコン層の中に、中央演算処理装置（ＣＰＵ）およびシリアル化回路／シリアル復元回路（Ｓｅｒ／Ｄｅｓ）チップなどの親チップが作製される。これらのチップの性能は、フローティング・ボディ効果ならびに低接合静電容量によって高められる。
【００１８】
フローティング・ボディ効果は、ＳＯＩ  ＭＯＳＦＥＴに固有の特性である。ボディの電位は固定されていないので、ボディの中に注入される正孔は、ボディの中の電位を上昇させ、その結果、しきい値電圧を低下させ、ドレイン電流を増加させ、ゲート動作を速くする。埋め込み酸化物層も、ソース／ドレイン拡散部と基板との間の面積接合静電容量を除き、それゆえ充放電する静電容量をより少なくしてトランジスタの動作をより速くする。二次的な構成部品をウエハの背面に配置すると、親チップは、同等なシステム・オン・ア・チップ（ＳｏＣ）設計より、寸法が小さく、歩留りが高くなる。
【００１９】
ＳＯＩウエハの前面の上の残る区域は、デカップル・キャパシタとその他の離散的デバイスとを形成するために用いることができる。ＳＯＩウエハの背面は、より厚い材料を有するので、エッチングして子チップのための空洞を形成する前に薄くすることができる。空洞の中に埋め込むことができる子チップは、高速ラジオ周波数（ＲＦ）入出力（Ｉ／Ｏ）チップ類、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）、マグネチックＲＡＭ（ＭＲＡＭ）、強誘電性ＲＡＭ（ＦＲＡＭ）および埋め込みダイナミックＲＡＭ（ｅＤＲＡＭ）など、深型トレンチ・キャパシタ・プロセスが従来のＣＭＯＳプロセスとは折り合いがよくないメモリチップ類、デカップリング・キャパシタ類、高Ｑ半導体インダクタ類、およびマイクロエレクトロメカニカル・システム類（ＭＥＭＳ）を含む。
【００２０】
本発明は、ＳＯＩウエハの前面の上にある親チップのパッドから、埋め込み酸化物層を通して、ＳＯＩウエハの背面にある子チップのパッドまで、深型バイアを形成することができる。これらのスルー・バイアは、電源、信号および制御を供給するだけなく、親チップと子チップとの通信、試験、および監視を可能にする。スルー・バイアを作製するために、親チップの目的のパッドの下にデバイスまたは相互配線を形成しない方がよい。上部シリコン層と埋め込み酸化物層とを合わせた厚さは数１００ミクロンの範囲内なので、これらのスルー・バイアのサイズは、伝統的なマルチ・チップ・パッケージよりはるかに小さくすることができる。
【００２１】
本発明は、ＳＯＩウエハを有する所定の構築物の例を用いて説明されるが、その他の構築物、構造物、基板材料およびプロセス構成要素および工程は、本発明の範囲内で変化させることができると理解すべきである。
【００２２】
次に、図面を詳細に参照する。これらの図で、同じ参照番号は同じまたは同等な要素を表す。最初に図１を参照すると、上部シリコン層４３、埋め込み誘電体（例えば酸化物）層４２、および底部基板４０（例えばシリコン）を有するシリコン・オン・インシュレータ（ＳＯＩ）ウエハ１０の例を示す。集積回路システム１１は、シリコンウエハ１０の上に形成された能動デバイス４４、金属相互配線４５、および個別デバイス４８を含む。ＳＯＩウエハ１０の上の埋め込み酸化物層４２は、例えば、５マイクロメートル以下の厚さを含んでもよい。
【００２３】
図２を参照すると、トレンチ５０を形成することができる。一実施態様では、スルー・バイア５１を形成するために、高密度プラズマ反応性イオン・エッチング（ＲＩＥ）を用いて、層３２、４２および４３を通して下方のシリコン基板４０までトレンチ５０を作り出す。こうすると、本明細書でこれから説明されるように、ウエハ１０の背面の上に他のチップを取り付けることができる。
【００２４】
リソグラフィー・パターン形成、エッチング、側壁誘電体コーティング５２、および金属または導電体充填５３の後に、上部シリコン層４３を通してスルー・バイア５１を形成する。一実施態様では、バイア・サイズ（例えばトレンチ幅）に対するバイア深さの比は、約１から約５の間の範囲にあるとよい。バック・エンド・オブ・ライン（ＢＥＯＬ）絶縁材料３２、シリコン層４３、および埋め込み酸化物層４２をそれぞれエッチングするために、適切な終点検出方法とともにＣＦ４、Ｃｌ２および／またはＣＦ４系プラズマエッチングを順に使用すると成功するとよい。そのような検出方法は、当分野で既知である。
【００２５】
バイアを埋め込み酸化物層４２の下に確実に届かせるために、埋め込み酸化物層４２を過剰エッチングすることが必要なことがある。バイア５１が隣接導電層、ウェル領域または基板層のどれかに届かないことを防ぐために、好ましくは、酸化物／ナイトライド側壁スペーサなどの絶縁材料５２が使用される。次に、銅、タングステン、アルミニウム、ドーピングされた多結晶材料、合金および／または任意のその他の導電材料など、導電性金属５３で、バイア５１を充填することができる。充填プロセスの間のバイア５１の内部のボイド生成を防ぐために、共形化学的気相堆積（ＣＶＤ）深型エッチング技法を用いることができる。
【００２６】
図３を参照すると、背面プロセス加工の間にウエハ１０の上部表面が損傷を受けないように保護するために、酸化物、ナイトライド、オキシナイトライドまたはガラスなどの保護コーティングの層６０がウエハ１０の上部表面の上に形成される。
【００２７】
図４を参照すると、例えば、化学機械研摩（ＣＭＰ）または高密度プラズマ・エッチング（例えばＲＩＥ）によって、ウエハの背面のシリコン基板４０を適切な厚さ「ｄ」に薄くする。「ｄ」は、背面に取り付けられる最も厚いチップより数ミクロン厚くするのが好ましい。
【００２８】
図５および６を参照すると、既知の方法を用いて、フォトレジスト６６を塗布し、レジスト６６をパターン形成することによって、フォトリソグラフィー・パターン６４を生成させる。次に、レジスト６６を、エッチングプロセスのマスクとして使用して、単数または複数の背面空洞６８を形成する。空洞６８のサイズは、位置決め誤差を考慮して、に取り付けられる（開口表面の下に）チップより若干大きくし、余裕を提供するする必要がある。同じ空洞６８の内部に、複数のチップを配置してもよい。
【００２９】
エッチングの後に空洞６８を形成し、埋め込み酸化物層４２の表面にスルー・バイア５１の導電材料５３を露出する。レジスト６６を基板４０から除去する。
【００３０】
図７を参照すると、埋め込み酸化物４２の表面の薄いフォトレジスト・パターン形成および露光によって、もう一度エッチング工程を使用して、各バイア５１の上部の上でポケット７０を開口させてもよい。ポケット７０の形成は、続くボンディングおよびハンダ・リフロー工程の間に、ハンダが流れ込み、従ってより良い接触を形成するための空間を提供するために好ましい。
【００３１】
図８を参照すると、選択的めっきプロセスを使用して、バイア５１の中とポケット７０の内部との露出されたスタッド５３の上にハンダ球７４を形成するとよい。このプロセスによって、スタッド５３の上に金属を選択的に形成する。ハンダ球７４を形成する際には、低融点材料が好ましい。ハンダ球は、スズまたは鉛合金を含んでもよく、制御崩壊チップ接続（Ｃ４）ボンディング法と類似するプロセスを使用してもよい。
【００３２】
図９を参照すると、バイア５１のスタッド５３と接触するチップ（副チップ）８０および８２が例として示される。チップ８０および８２は、上下反転され、空洞６８の内部に配置され、親チップ（ウエハ１０）にボンディングされた薄くされたチップ（前は子チップと呼ばれた）を含むことができる。空洞６８の深さ（ｄ）は、好ましくは、子チップ（８０および８２）の全厚さより深い。本発明によれば、チップ８０および８２は、別々のプロセス工程で形成されてもよく、それら自体がさらに小さなサブ・チップを接続した空洞を内部に含んでもよい。
【００３３】
チップ８０および８２は、お互いの間、壁８６とチップ８０および８２との間にギャップ８４を有する空洞６８の中に配置してもよい。あるいは、チップ８０および８２は、スタッド５３を確実に各チップ８０および８２の接点８８および９０と適切に適合させ、自動的に位置合わせさせるために、材料のスペーサまたは層を含んでもよい。これらのチップ８０および８２は、ツール形成またはその他のギャップ作製方法を用いて配置してもよい。一実施態様では、チップ８０および８２は、空洞６８の中に配置する前に、互いに接続されるかまたは取り付けられる。
【００３４】
ボンディングプロセスは、子チップ８０および８２の接点８８および９０のためのハンダ球を、親チップ１０のためのスルー・バイア５１のハンダ球７４と結合するために、約４００℃の温度を含んで実行してもよい。
【００３５】
図１０を参照すると、ポケット区域１０の内部に、過剰なボンディング材料の集まり９４が示される。次に、チップ８０および８２は、バイア５１にボンディングされる。
【００３６】
図１１を参照すると、下部充填プロセスを使用して、ギャップ８４および８６と、チップ８０および８２とウエハ１０との間の他の場所を、熱ペースト、標準充填重合体またはその他の充填材などの伝熱試剤９８ですべて充填する。試剤９８は、放熱を促進するために伝熱性であるが、絶縁体として働くことが好ましい。空洞６８の上部表面は、例えば、化学的気相堆積法（ＣＶＤ）ダイヤモンドなどのまた別の伝熱材料１０２で充填してもよい。さらに、ウエハ１０の背面に金属膜１０４を形成して、空洞６８の内部に子チップを封止してもよい。
【００３７】
図１２を参照すると、子チップ８０および８２を背面に取り付けた後、親チップ１２０の上部保護層６０（ウエハ１０上の）をストリップすることができる。これは、大域または局所相互配線およびバイアなどの別のプロセス工程、他の構成成分を取り付けること、または別の層または構成要素等を形成させることに備えるためであってもよい。
【００３８】
図１３を参照すると、親チップ１２０のウエハ１０の前面の上に、さらに金属層１０６、接触パッド１０８、およびＣ４球１１０を形成してもよい。さらに別のプロセス工程を実行して、別の構造物を形成するか、またはシステム１００のためのパッケージ化を提供してもよい。
【００３９】
最終的な両面チップ・アセンブリ１００は、ウエハ１０から切リ出す（例えばウエハをダイシングしてチップ・パッケージを形成する）ことができる。各アセンブリは、前面にある親チップ１２０と、背面に取り付けられた複数の子チップ（例えば９０および８２）とを有する。ＳＯＩウエハ１０の埋め込み酸化物層４２は、親チップ１２０と子チップ８０および８２との間のスルー・バイア相互配線のための保持プレートとして用いられる。
【００４０】
図１４に例が示されるように、チップの背面に吸熱源１１１を取り付けることができる。吸熱源１１１は、例えば、熱接着材料を用いて取り付けてもよく、あるいは、材料を堆積し、材料を予め定められた形状（例えば、フィンおよびトラフ）にエッチングすることによって形成してもよい。
【００４１】
図１５を参照すると、ＳＯＩウエハ・スケール・パッケージ２００は、高性能を実現するために上部シリコン層（例えば図１の４３）に形成されたプロセッサ（あるいはメモリ・デバイスまたはそれらの組み合わせ）などの一個の親チップ２０２と、いくつかの子チップ２０４、２０６、２０８、２１０および２１２とを含む。これらのチップは、例えば、アセンブリ２００の背面に取り付けられたＳＲＡＭキャッシュ、ｅＤＲＡＭ、ＮＶＲＡＭＥＰＧＡ、および高速ＲＦインタフェースチップを含んでもよい。親チップ２０２と子チップ２０４〜２１２との間のスルー・バイア接続２５１の例が一区域に示される。適切な計画に従って、バイアとチップとの配置および位置決めを実行する必要がある。同時動作、適切な位置決め／配置および適切な機能を確実にするために、パッケージ２００の親チップと子チップとは同時設計することが好ましい。
【００４２】
図１６を参照すると、パッケージ３００の一例が示される。親チップ３０２は、三つのマクロＭ１、Ｍ２およびＭ３（サブ・チップ）を含む。パッケージ３００は、システムの親チップと子チップとの同時設計時に考慮すべき様相を示す。この実施態様では、スルー・バイア接続３５１は、隣り合うマクロ（Ｍ１、Ｍ２、Ｍ３）の間と、親チップの基板３４０の端のなにもない空間でだけ許される。スルー・バイア３５１には、図１６に例が示されるように、電力Ｖｄｄ、またはＶｓｓまたは信号（シグナル）を運ぶなど、さまざまな役務を割り当てることができる。代替実施態様では、親チップ３０２は、複数のチップＣ１、Ｃ２、Ｃ３およびＣ４で構成され、マクロ、構造物またはサブ・チップを用いて接続されてもよい。
【００４３】
埋め込み酸化物スルー・バイア接続を有する両面ＳＯＩウエハ・スケール・パッケージを作製するためのデバイスおよび方法の好ましい実施態様（例を示す意図であり、限定するものではない）を説明してきたが、当業者は上記教示に照らして変更および変化を施すことができることに注意する。従って、添付の請求項によって概略が示される本発明の範囲に属する変化は、開示された本発明の特定の実施態様の範囲内で施すことができると理解するべきである。
【図面の簡単な説明】
【００４４】
【図１】シリコン・オン・インシュレータ構造物／ウエハの断面図であり、上に形成された電子構成部品を示す。
【図２】本発明の一実施態様によってエッチングされ、誘電体ライナを形成され、導電材料を充填されたスルー・バイアを示す断面図である。
【図３】本発明によるウエハの第一の面の上に形成された保護コーティングを示す断面図である。
【図４】本発明によるエッチングに備えたウエハのシリコン基板部分の研摩／エッチングを示す断面図である。
【図５】本発明によるシリコン基板（背面）フォトリソグラフィー・パターン形成を示す断面図である。
【図６】本発明による空洞を形成する背面エッチングを示す断面図である。
【図７】本発明による空洞内のスルー・バイアの周りに開口されたポケットを示す断面図である。
【図８】本発明によるスルー・バイアの上の選択的なハンダの堆積を示す断面図である。
【図９】本発明によるサブ・チップの背面空洞の中への配置と、サブ・チップとスルー・バイアとの位置決めを示す断面図である。
【図１０】図１０は、本発明による、元のサブ・チップと構成部品とが同時動作して機能を実行することを可能にするサブ・チップのスルー・バイアへのハンダ付けとボンディングとを示す断面図である。
【図１１】本発明による伝熱性下部充填と伝熱層の堆積とを示す断面図である。
【図１２】本発明によってウエハの前面から除去される保護コーティングを示す断面図である。
【図１３】本発明による前面全域相互配線形成とＣ４形成とを示す断面図である。
【図１４】本発明による背面吸熱源の形成を示す断面図である。
【図１５】本発明の一実施態様による、配置され、スルー・バイアによって親チップに接続された複数のサブ・チップを示す透視図である。
【図１６】本発明の一実施態様による内部に子（サブ・チップ）を配置した親チップの平面概略図であり、スルー・バイア配置と機能とを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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