(57)【要約】プラズマディスプレイパネル（ＰＤＰ）の駆動回路は、高圧側及び低圧側に配置された主スイッチング素子を含み、第１電源（Ｖ１）からの出力電圧に基づいて主スイッチング素子を動作させることでパルス電圧を生成し、ＰＤＰの走査電極および維持電極に印加するパルス電圧発生回路（５１０１）と、第２電源（Ｖ２）からの出力電圧に基づいて初期化電圧を生成し、ＰＤＰに対して印加する初期化電圧発生回路（５２）とを備える。パルス電圧発生回路は、初期化電圧発生回路が出力する電圧が第１電源に逆流するのを防止する第１ダイオード（Ｄ１１）と、第１のダイオードに並列に接続された第１スイッチング素子（Ｓ１１）とを含む。
2008542792.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査電極および維持電極を有するプラズマディスプレイパネルを駆動する駆動回路であって、
高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて前記主スイッチング素子を動作させることでパルス電圧を生成し、該パルス電圧を前記プラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、
前記第１電源の出力電圧よりも高い電圧を出力する第２電源からの出力電圧に基づいて初期化電圧を生成し、前記プラズマディスプレイパネルに対して印加する初期化電圧発生回路とを備え、
前記パルス電圧発生回路は、前記初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止する第１ダイオード（Ｄ１１）と、該第１のダイオードに並列に接続された第１スイッチング素子（Ｓ１１）とを含む、
プラズマディスプレイパネルの駆動回路。
【請求項２】
前記第１ダイオードのアノード側に前記高圧側主スイッチング素子を配置した、請求項１記載のプラズマディスプレイパネルの駆動回路。
【請求項３】
前記第１ダイオードのカソード側に前記高圧側主スイッチング素子を配置した、請求項１記載のプラズマディスプレイパネルの駆動回路。
【請求項４】
前記プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する電力回収回路をさらに備え、
該電力回収回路は、前記第１ダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項２または３に記載のプラズマディスプレイパネルの駆動回路。
【請求項５】
前記プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する電力回収回路をさらに備え、
該電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に接続された、請求項２または３に記載のプラズマディスプレイパネルの駆動回路。
【請求項６】
前記プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する電力回収回路と、書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣとをさらに備え、
該電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項２または３に記載のプラズマディスプレイパネルの駆動回路。
【請求項７】
前記プラズマディスプレイパネルの容量性負荷から回収した電力を前記プラズマディスプレイパネルに供給する電力回収回路をさらに備え、
該電力回収回路は、前記第１のダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項２または３に記載のプラズマディスプレイパネルの駆動回路。
【請求項８】
前記プラズマディスプレイパネルの容量性負荷から回収した電力を前記プラズマディスプレイパネルに供給する電力回収回路をさらに備え、
該電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に接続された、請求項２または３に記載のプラズマディスプレイパネルの駆動回路。
【請求項９】
前記プラズマディスプレイパネルの容量性負荷から回収した電力を前記プラズマディスプレイパネルに供給する電力回収回路と、書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣとをさらに備え、
該電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項２または３に記載のプラズマディスプレイパネルの駆動回路。
【請求項１０】
複数の走査電極および維持電極を有するプラズマディスプレイパネルを駆動する駆動回路であって、
高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて前記主スイッチング素子を動作させることでパルス電圧を生成し、該パルス電圧を前記プラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、
前記第１電源の出力電圧よりも低い電圧を出力する第３電源からの出力電圧に基づいて第２の初期化電圧を生成し、前記プラズマディスプレイパネルに印加する第２初期化電圧発生回路と、
前記第２初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止する第２ダイオード（Ｄ１２）と、
該第２のダイオードに並列に接続された第２スイッチング素子（Ｓ１２）とを含む、
プラズマディスプレイパネルの駆動回路。
【請求項１１】
前記第２ダイオードのカソード側に前記低圧側主スイッチング素子を配置した、請求項１０記載のプラズマディスプレイパネルの駆動回路。
【請求項１２】
前記第２ダイオードのアノード側に前記低圧側主スイッチング素子を配置した、請求項１０記載のプラズマディスプレイパネルの駆動回路。
【請求項１３】
前記プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する電力回収回路をさらに備え、
該電力回収回路は、前記第２ダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項１１または１２に記載のプラズマディスプレイパネルの駆動回路。
【請求項１４】
前記プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する電力回収回路をさらに備え、
該電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に挿入された、請求項１１または１２に記載のプラズマディスプレイパネルの駆動回路。
【請求項１５】
前記プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する電力回収回路と、書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣとをさらに備え、
該電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項１１または１２に記載のプラズマディスプレイパネルの駆動回路。
【請求項１６】
前記プラズマディスプレイパネルの容量性負荷から回収した電力を前記プラズマディスプレイパネルに供給する電力回収回路をさらに備え、
該電力回収回路は、前記第２ダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項１１または１２に記載のプラズマディスプレイパネルの駆動回路。
【請求項１７】
前記プラズマディスプレイパネルの容量性負荷から回収した電力を前記プラズマディスプレイパネルに供給する電力回収回路をさらに備え、
該電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に挿入された、請求項１１または１２に記載のプラズマディスプレイパネルの駆動回路。
【請求項１８】
前記プラズマディスプレイパネルの容量性負荷から回収した電力を前記プラズマディスプレイパネルに供給する電力回収回路と、書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣとをさらに備え、
該電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項１１または１２に記載のプラズマディスプレイパネルの駆動回路。
【請求項１９】
複数の走査電極および維持電極を有するプラズマディスプレイパネルを駆動する駆動回路であって、
高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて前記主スイッチを動作させることでパルス電圧を生成し、該パルス電圧を前記プラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、
前記第１電源の出力電圧よりも高い電圧を出力する第２電源からの出力電圧に基づいて初期化電圧を生成し、前記プラズマディスプレイパネルに対して印加する初期化電圧発生回路と、
前記初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止する第１ダイオード（Ｄ１１）と、
前記プラズマディスプレイパネルの容量性負荷と共振し、前記プラズマディスプレイパネルに蓄えられた電力を回収する第１電力回収回路と、
前記回収した電力を前記プラズマディスプレイパネルに供給する第２電力回収回路と、
前記第１電源から前記走査電極へ流れる電流を遮断しつつ前記第１電源への電流の流入を可能とする第３ダイオード（Ｄ１１０）と、
該第３ダイオード（Ｄ１１０）と直列に接続され、前記第１電源への電流の流入／遮断を制御するスイッチング素子（Ｓ１１０）とを備える、
プラズマディスプレイパネルの駆動回路。
【請求項２０】
前記第１ダイオードのアノード側に前記高圧側主スイッチング素子を配置した、請求項１９記載のプラズマディスプレイパネルの駆動回路。
【請求項２１】
前記第１ダイオードのカソード側に前記高圧側主スイッチング素子を配置した、請求項１９記載のプラズマディスプレイパネルの駆動回路。
【請求項２２】
前記第１電力回収回路は、前記第１ダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項２０または２１に記載のプラズマディスプレイパネルの駆動回路。
【請求項２３】
前記第１電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に挿入された、請求項２０または２１に記載のプラズマディスプレイパネルの駆動回路。
【請求項２４】
書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣをさらに備え、
前記第１電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項２０または２１に記載のプラズマディスプレイパネルの駆動回路。
【請求項２５】
前記第２電力回収回路は、前記第１のダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項２０または２１に記載のプラズマディスプレイパネルの駆動回路。
【請求項２６】
前記第２電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に挿入された、請求項２０または２１に記載のプラズマディスプレイパネルの駆動回路。
【請求項２７】
書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣをさらに備え、
前記第２電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項２０または２１に記載のプラズマディスプレイパネルの駆動回路。
【請求項２８】
複数の走査電極および維持電極を有するプラズマディスプレイパネルを駆動する駆動回路であって、
高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて前記主スイッチング素子を動作させることでパルス電圧を生成し、該パルス電圧を前記プラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、
前記第１電源の出力電圧よりも低い電圧を出力する第３電源からの出力電圧に基づいて第２初期化電圧を生成し、前記プラズマディスプレイパネルに印加する第２初期化電圧発生回路と、
前記第２初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止する第２ダイオード（Ｄ１２）と、
前記プラズマディスプレイパネルの容量性負荷と共振し、前記プラズマディスプレイパネルに蓄えられた電力を回収する第１電力回収回路と、
前記回収した電力を前記プラズマディスプレイパネルに供給する第２電力回収回路と、
前記第１電源からグランドへ流入する電流を遮断する第４ダイオード（Ｄ１２０）と、
該第４ダイオード（Ｄ１２０）と直列に接続され、前記グランドから第４ダイオード（Ｄ１２０）を介した電流の流出／遮断を制御する第４スイッチング素子（Ｓ１１０）とを備えた、
プラズマディスプレイパネルの駆動回路。
【請求項２９】
前記第２ダイオードの高圧側に前記低圧側主スイッチング素子を配置した、請求項２８記載のプラズマディスプレイパネルの駆動回路。
【請求項３０】
前記第２ダイオードの低圧側に前記低圧側主スイッチング素子を配置した、請求項２８記載のプラズマディスプレイパネルの駆動回路。
【請求項３１】
前記第１電力回収回路は、前記第２ダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項２９または３０に記載のプラズマディスプレイパネルの駆動回路。
【請求項３２】
前記第１電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に挿入された、請求項２９または３０に記載のプラズマディスプレイパネルの駆動回路。
【請求項３３】
書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣとをさらに備え、
前記第１電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項２９または３０に記載のプラズマディスプレイパネルの駆動回路。
【請求項３４】
前記第２電力回収回路は、前記第２ダイオードのアノード端子及びカソード端子のいずれか一方に接続された、請求項２９または３０に記載のプラズマディスプレイパネルの駆動回路。
【請求項３５】
前記第２電力回収回路は、前記パルス電圧発生回路と前記プラズマディスプレイとの間の主放電経路内に挿入された、請求項２９または３０に記載のプラズマディスプレイパネルの駆動回路。
【請求項３６】
書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣをさらに備え、
前記第２電力回収回路は、前記スキャンＩＣの高圧側及び低圧側の入力端子のいずれか一方に接続された、請求項２９または３０に記載のプラズマディスプレイパネルの駆動回路。
【請求項３７】
複数の走査電極および維持電極を有するプラズマディスプレイパネルを駆動する駆動回路であって、
高圧側に配置されたハイサイド主スイッチング素子（Ｓ５）と、低圧側に配置されたローサイド主スイッチング素子（Ｓ６）とを含み、第１電源（Ｖ１）からの出力電圧に基づいて前記主スイッチング素子を動作させることでパルス電圧を生成し、該パルス電圧を前記プラズマディスプレイパネルの走査電極および維持電極に対して印加するパルス電圧発生回路と、
前記第１電源の出力電圧よりも高い電圧を出力する第２電源（Ｖ２）からの出力電圧（Ｖset）に基づいて第１の初期化電圧を生成し、前記プラズマディスプレイパネルに対して印加する第１初期化電圧発生回路（Ｖ２，Ｓ２１）と、
前記第１電源の出力電圧よりも低い電圧を出力する第３電源（Ｖ３）からの出力電圧（Ｖad）に基づいて第２の初期化電圧を生成し、前記プラズマディスプレイパネルに印加する第２初期化電圧発生回路（Ｖ３，Ｓ２２）と、
前記ハイサイド主スイッチング素子（Ｓ５）の低圧側に接続され、前記初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止するダイオード（Ｄ１１）と、
該ダイオードに並列に接続されたスイッチング素子（Ｓ１１）と、
主放電経路内に挿入され、前記第２初期化電圧発生回路が出力する電圧が前記第１電源の基準電位に逆流するのを防止するスイッチング素子（Ｓ９）と、
前記プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する第１電力回収回路（C1,S2,D2,L1B）と、
回収した電力を前記プラズマディスプレイパネルに供給する第２電力回収回路（C1,S1,D1,L1A）と、
書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣ（IC31）とを備え、
前記第２電力回収回路は、前記ハイサイド主スイッチング素子と前記ダイオードとの接続点に接続され、
前記第１電力回収回路は、前記ダイオードにおける、前記ハイサイド主スイッチング素子と接続されていない側の端子に接続され、
前記スキャンＩＣの高圧側に前記第１初期化発生回路が接続され、
前記スキャンＩＣの低圧側に前記第２初期化発生回路が接続される、
プラズマディスプレイパネルの駆動回路。
【請求項３８】
複数の走査電極および維持電極を有するプラズマディスプレイパネルと、
該プラズマディスプレイパネルを駆動する、請求項１、１０、１９、２８または３７に記載のプラズマディスプレイパネルの駆動回路とを備える、プラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイパネルの駆動回路およびプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
ＡＣ型として代表的な交流面放電型プラズマディスプレイパネル（以下「ＰＤＰ」と称す。）は、面放電を行う走査電極および維持電極を配列して形成したガラス基板からなる前面板と、データ電極を配列して形成したガラス基板からなる背面板とを、両電極がマトリックスを組むように、且つ間隙に放電空間を形成するように平行に対向配置し、その外周部をガラスフリット等の封着材によって封着することにより構成されている。そして、前面板と背面板との両基板間には、隔壁によって区画された放電セルが設けられ、この隔壁間のセル空間に蛍光体層が形成された構成である。このような構成のＰＤＰにおいては、ガス放電により紫外線を発生させ、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起して発光させることによりカラー表示を行っている。
【０００３】
このようなプラズマディスプレイ装置では、その消費電力を削減するため、様々な消費電力削減技術が提案されている。
【０００４】
消費電力を削減する技術の一つとして、ＰＤＰが容量性の負荷であることに着目し、インダクタを構成要素に含む共振回路によってそのインダクタとＰＤＰの容量性負荷とをＬＣ共振させ、ＰＤＰの容量性負荷に蓄えられた電力を電力回収用のコンデンサに回収し、回収した電力をＰＤＰの駆動に再利用する、いわゆる電力回収回路が開示されている（例えば、特許文献１参照）。
【０００５】
この技術では、例えば、維持期間における走査電極および維持電極への維持パルス電圧の印加にＰＤＰから回収した電力を再利用し、維持期間に消費される電力を削減することで、消費電力の削減を実現することができる。
【０００６】
すなわち、維持パルス発生回路において、インダクタを備えた共振回路、すなわち電力回収回路を設ける。これにより、ＰＤＰの容量性負荷（走査電極に生じた容量性負荷）に蓄えられた電力を回収し、その回収された電力を走査電極の駆動電力として再利用し、消費電力を削減する。また、維持パルス発生回路において電力回収回路を設ける。これにより、ＰＤＰの容量性負荷（維持電極に生じた容量性負荷）に蓄えられた電力を回収し、その回収された電力を維持電極の駆動電力として再利用し、消費電力を削減する。
【０００７】
図２５は、そのような電力回収回路を備えた走査電極駆動回路よび維持電極駆動回路の回路図である。同図において、走査電極駆動回路５は、維持パルス発生回路５１、初期化波形発生回路５２および走査パルス発生回路５３を備えている。
【０００８】
維持パルス発生回路５１は、コイルＬ１と回収コンデンサＣ１とスイッチング素子Ｓ１、Ｓ２と逆流防止用ダイオードＤ１、Ｄ２とを有する電力回収回路と、スイッチング素子Ｓ５、Ｓ６と電圧値Ｖｓｕｓの定電圧電源Ｖ１とを有する電圧クランプ回路とを含む。電力回収回路は、インダクタンス素子であるコイルＬ１を用いることによりＰＤＰ１０の容量性負荷とコイルＬ１とをＬＣ共振させて、電力の回収および供給を行う。電力回収時には、走査電極に生じた容量性負荷に蓄えられた電力を、電流の逆流防止用ダイオードＤ２およびスイッチング素子Ｓ２を介して回収コンデンサＣ１に移動させる。電力供給時には、回収コンデンサＣ１に蓄えられた電力を、スイッチング素子Ｓ１および逆流防止用ダイオードＤ１を介してＰＤＰ１０に移動する。こうして維持期間におけるＰＤＰの走査電極の駆動を行う。したがって電力回収回路では、維持期間において、電源から電力を供給されることなく、ＬＣ共振によって走査電極の駆動を行うため、理論的には消費電力は０となる。
【０００９】
図２５において、維持パルス発生回路５１を初期化波形発生回路５２から電気的に分離するために、維持パルス発生回路５１と初期化波形発生回路５２との間の主放電経路Ｘ上に、スイッチング素子Ｓ９およびＳ１０が直列に、かつそれぞれのボディダイオードが互いに逆方向となるようにして挿入されている。以下、このようなダイオード同士を互いに逆方向にしての接続を「バックトゥバック接続」と称す。このような構成とすることにより、スイッチング素子Ｓ９およびＳ１０を同時にオフにすれば、維持パルス発生回路５１から初期化波形発生回路５２へ流れる電流と、初期化波形発生回路５２から維持パルス発生回路５１へ流れる電流とのいずれの電流も遮断することができ、維持パルス発生回路５１を初期化波形発生回路５２から電気的に分離することが可能となる。
【００１０】
これは、初期化波形発生回路５２の定電圧電源Ｖ２からの電力供給時に、それよりも電位の低い維持パルス発生回路５１の定電圧電源Ｖ１の影響を受けないようにするためであり、また、初期化波形発生回路５２における負の電位の定電圧電源Ｖ３からの電力供給時に、それよりも高い電位、すなわち維持パルス発生回路５１のクランプ部の接地電位（以下、「ＧＮＤ」と略記する）の影響を受けないようにするためである。
【００１１】
また、ＰＤＰ１０を駆動する際には瞬間的に数百アンペアといった大電流が流れることがあるため、ＰＤＰ１０の駆動回路においては、そのような大電流に耐えられるように、多数のＭＯＳＦＥＴを並列に設けてスイッチング素子を形成している。維持パルス発生回路５１を主放電経路から電気的に分離するために維持パルス発生回路５１と初期化波形発生回路５２との間に直列に挿入されたスイッチング素子Ｓ９、Ｓ１０においても、同様に、多数のＭＯＳＦＥＴを並列に設けてスイッチング素子を形成している。
【００１２】
このスイッチング素子Ｓ９、Ｓ１０によって主放電経路上に生じたインピーダンスは、維持パルス発生回路５１が走査電極を駆動する際に流れる電流から発光に寄与することのない無効な電力を消費し、またその電力消費に伴なう不要なジュール熱も発生する。とくに、電力回収回路では、ＰＤＰ１０の容量性負荷に蓄えられた電力を回収してそれを再利用することで消費電力の低減を図っているので、そのようなインピーダンスによって電力が無効に消費されると、電力の回収率が悪化してしまい消費電力の低減効果が低下してしまう。
【００１３】
このような課題を解決するため、スイッチング素子Ｓ９、Ｓ１０に代えて、維持パルス発生回路５１の電圧クランプ回路にスイッチング素子を設けた技術が提案されている（例えば、特許文献２参照）。
【００１４】
図２６は、維持パルス発生回路５１の電圧クランプ回路にスイッチング素子Ｓ１０１、Ｓ１０２を設けた走査電極駆動回路５２１および維持電極駆動回路６の回路図である。
【００１５】
図２６では、図２５のスイッチング素子Ｓ９、Ｓ１０に代えて、スイッチング素子Ｓ１０１とスイッチング素子Ｓ１０２とを維持パルス発生回路５１２１の電圧クランプ回路に備えている。そして、スイッチング素子Ｓ１０１をスイッチング素子Ｓ５とバックトゥバック接続となるように配置し、スイッチング素子Ｓ１０２をスイッチング素子Ｓ６とバックトゥバック接続となるように配置している。
【００１６】
この構成では、スイッチング素子Ｓ５とスイッチング素子Ｓ１０１とを同時にオフすれば定電圧電源Ｖ１を主放電経路から電気的に分離することができ、スイッチング素子Ｓ６とスイッチング素子Ｓ１０２とを同時にオフすれば電圧クランプ回路のＧＮＤを主放電経路から電気的に分離することができる。
【特許文献１】特公平７−１０９５４２号公報
【特許文献２】特開２００５−７０７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、図２６に示す構成においても、ＰＤＰ１０を駆動する際に瞬間的に流れる数百アンペアの大電流に耐えられるように多数のＭＯＳＦＥＴを用いてスイッチング素子Ｓ１０１、Ｓ１０２を構成する点に変わりはなく、そのため、ＰＤＰ駆動回路を構成する素子数が増えて回路の設置面積が大きくなるといった課題は解決されていない。
【００１８】
一般に、ダイオードにはＭＯＳＦＥＴ等のスイッチング素子と比較して最大定格値の大きいものがあり、そのような定格値の大きいダイオードを用いることで、ＭＯＳＦＥＴを用いる場合と比較して少ない素子数で大電流に耐えられる回路を構成することができる。そこで、ＰＤＰ駆動回路の設置面積を低減するために、スイッチング素子Ｓ１０１、Ｓ１０２をそのような定格値の大きいダイオード（以下「置換ダイオード」という。）に置換した構成を考えることができる。そのような構成とすることで、図２６の場合と比較して駆動回路の設置面積を少なくすることができる。
【００１９】
しかし、その構成では、例えば、主放電経路の電位が定電圧電源Ｖ２からの電力供給によってＶｓｅｔになると、置換ダイオードのアノード側の電位が定電圧電源Ｖ１によるＶｓｕｓであるのに対し、カソード側の電位がＶｓｕｓよりも高いＶｓｅｔとなってしまい、置換ダイオードのアノード側からカソード側へ電流が流れなくなってしまう。そうなると、定電圧電源Ｖ１から主放電経路へ電力を供給することができなくなり、正常な駆動波形を発生させることができなくなる。定電圧電源Ｖ１から主放電経路へ電力供給を行えるようにするためには主放電経路の電位をＶｓｅｔからＶｓｕｓ以下に引き下げて、置換ダイオードのアノード側からカソード側へ電流が流れるようにしなければならない。しかし、スイッチＳ６およびスイッチＳ２２がオフであれば主放電経路に蓄積された電荷を移動させるための経路が遮断され、主放電経路の電位はＶｓｅｔに保たれたままとなる。
【００２０】
以上のように、従来技術においては、維持パルス発生回路の電圧クランプ回路にスイッチング素子を設けた構成とすることで、維持パルス発生回路の電力回収回路から走査電極を駆動する際のインピーダンスを低減し、電力の回収率を上げて消費電力を低減することは可能であるが、ＰＤＰ１０を駆動する際に瞬間的に流れる数百アンペアの大電流に対応するために多数のＭＯＳＦＥＴ等を用いてスイッチング素子を構成しなければならず、ＰＤＰ駆動回路を構成する素子数が増え、その設置面積が大きくなってしまうといった課題があった。
【００２１】
また、ＰＤＰ駆動回路の設置面積を縮小するために、ＭＯＳＦＥＴ等からなるスイッチング素子を最大定格値の大きいダイオードに置換することで、ＰＤＰ駆動回路を構成する素子数を削減したとしても、駆動波形を正常に発生させるためのスイッチング制御が非常に困難であったり、あるいは駆動波形に歪を生じさせてしまう恐れがあるといった課題があった。
【課題を解決するための手段】
【００２２】
本発明は、これらの課題に鑑みなされたものであり、電力回収回路を有し、電力回収回路から走査電極を駆動する際のインピーダンスを低減して電力の回収率を改善したＰＤＰ駆動回路およびプラズマディスプレイ装置であって、駆動回路を構成する素子数を削減してその設置面積を縮小するとともに歪の少ない駆動波形を生成することができるＰＤＰ駆動回路およびプラズマディスプレイ装置を提供することを目的とする。
【００２３】
本発明は、上記課題を解決する、複数の走査電極および維持電極を有するプラズマディスプレイパネル（ＰＤＰ）を駆動する以下の駆動回路を提供する。
【００２４】
本発明の第１の態様において、ＰＤＰの駆動回路は、高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて前記主スイッチング素子を動作させることでパルス電圧を生成し、パルス電圧をプラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、第１電源の出力電圧よりも高い電圧を出力する第２電源からの出力電圧に基づいて初期化電圧を生成し、プラズマディスプレイパネルに対して印加する初期化電圧発生回路とを備える。パルス電圧発生回路は、初期化電圧発生回路が出力する電圧が第１電源に逆流するのを防止する第１ダイオードと、第１のダイオードに並列に接続された第１スイッチング素子とを含む。
【００２５】
本発明の第２の態様において、ＰＤＰの駆動回路は、高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて前記主スイッチング素子を動作させることでパルス電圧を生成し、パルス電圧を前記プラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、第１電源の出力電圧よりも高い電圧を出力する第２電源からの出力電圧に基づいて第１の初期化電圧を生成し、プラズマディスプレイパネルに印加する第１初期化電圧発生回路と、第１電源の出力電圧よりも低い電圧を出力する第３電源からの出力電圧に基づいて第２の初期化電圧を生成し、前記プラズマディスプレイパネルに印加する第２初期化電圧発生回路と、第２初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止する第２ダイオードと、第２のダイオードに並列に接続された第２スイッチング素子とを含む。
【００２６】
本発明の第３の態様において、ＰＤＰの駆動回路は、高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて主スイッチを動作させることでパルス電圧を生成し、パルス電圧を前記プラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、第１電源の出力電圧よりも高い電圧を出力する第２電源からの出力電圧に基づいて初期化電圧を生成し、前記プラズマディスプレイパネルに対して印加する初期化電圧発生回路と、初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止する第１ダイオードと、プラズマディスプレイパネルの容量性負荷と共振し、前記プラズマディスプレイパネルに蓄えられた電力を回収する第１電力回収回路と、回収した電力を前記プラズマディスプレイパネルに供給する第２電力回収回路と、第１電源から前記走査電極へ流れる電流を遮断しつつ前記第１電源への電流の流入を可能とする第３ダイオードと、第３ダイオードと直列に接続され、第１電源への電流の流入／遮断を制御するスイッチング素子とを備える。
【００２７】
本発明の第４の態様において、ＰＤＰの駆動回路は、高圧側に配置された主スイッチング素子と、低圧側に配置された主スイッチング素子とを含み、第１電源からの出力電圧に基づいて主スイッチング素子を動作させることでパルス電圧を生成し、パルス電圧を前記プラズマディスプレイパネルの走査電極および／または維持電極に対して印加するパルス電圧発生回路と、第１電源の出力電圧よりも高い電圧を出力する第２電源からの出力電圧に基づいて第１の初期化電圧を生成し、プラズマディスプレイパネルに印加する第１初期化電圧発生回路と、第１電源の出力電圧よりも低い電圧を出力する第３電源からの出力電圧に基づいて第２初期化電圧を生成し、プラズマディスプレイパネルに印加する第２初期化電圧発生回路と、第２初期化電圧発生回路が出力する電圧が第１電源に逆流するのを防止する第２ダイオードと、プラズマディスプレイパネルの容量性負荷と共振し、前記プラズマディスプレイパネルに蓄えられた電力を回収する第１電力回収回路と、回収した電力を前記プラズマディスプレイパネルに供給する第２電力回収回路と、第１電源からグランドへ流入する電流を遮断する第４ダイオードと、第４ダイオードと直列に接続され、グランドから第４ダイオードを介した電流の流出／遮断を制御する第４スイッチング素子とを備える。
【００２８】
本発明の第５の態様において、ＰＤＰの駆動回路は、
高圧側に配置されたハイサイド主スイッチング素子と、低圧側に配置されたローサイド主スイッチング素子とを含み、第１電源からの出力電圧に基づいて主スイッチング素子を動作させることでパルス電圧を生成し、該パルス電圧をプラズマディスプレイパネルの走査電極および維持電極に対して印加するパルス電圧発生回路と、
第１電源の出力電圧よりも高い電圧を出力する第２電源からの出力電圧Ｖsusに基づいて第１の初期化電圧を生成し、プラズマディスプレイパネルに対して印加する第１初期化電圧発生回路と、
第１電源の出力電圧よりも低い電圧を出力する第３電源からの出力電圧Ｖadに基づいて第２の初期化電圧を生成し、プラズマディスプレイパネルに印加する第２初期化電圧発生回路と、
ハイサイド主スイッチング素子の低圧側に接続され、前記初期化電圧発生回路が出力する電圧が前記第１電源に逆流するのを防止するダイオードと、
該ダイオードに並列に接続されたスイッチング素子と、
主放電経路内に挿入され、第２初期化電圧発生回路が出力する電圧が第１電源に逆流するのを防止するスイッチング素子と、
プラズマディスプレイパネルの容量性負荷に蓄えられた電力を回収する第１電力回収回路と、
回収した電力をプラズマディスプレイパネルに供給する第２電力回収回路と、
書き込み放電のための電圧を印加すべき走査電極を選択する回路であって高圧側と低圧側の入力端子を有するスキャンＩＣとを備える。
第１電力回収回路は、ハイサイド主スイッチング素子とダイオードとの接続点に接続される。第２電力回収回路は、ダイオードにおける、ハイサイド主スイッチング素子と接続されていない側の端子に接続される。
【００２９】
本発明の第６の態様においてプラズマディスプレイ装置が提供される。そのプラズマディスプレイ装置は、複数の走査電極および維持電極を有するプラズマディスプレイパネルと、プラズマディスプレイパネルを駆動する上記の駆動回路とを備える。
【発明の効果】
【００３０】
本発明によれば、共振回路を利用した電力回収回路を有し、電力回収回路から走査電極を駆動する際のインピーダンスを低減して電力の回収率を改善したＰＤＰ駆動回路およびプラズマディスプレイ装置であって、駆動回路を構成する素子数を削減してその設置面積を縮小するとともに歪の少ない駆動波形を生成することができるＰＤＰ駆動回路およびプラズマディスプレイ装置を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
（実施の形態１）
１−１  構成
図１は、本発明の実施の形態１におけるＰＤＰ駆動回路の構成を示す図である。図１に示すＰＤＰ駆動回路はプラズマディスプレイパネル（ＰＤＰ）の電極に駆動電圧を印加してＰＤＰを駆動する回路である。そのＰＤＰ駆動回路の構成、動作を詳細に説明する前にＰＤＰの構成、動作について説明する。
【００３３】
１−１−１  ＰＤＰの構造
図２は、ＰＤＰの構造を示す斜視図である。第１の基板であるガラス製の前面板２０上には、ストライプ状の走査電極２２とストライプ状の維持電極２３とで対をなす表示電極が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２４が形成され、その誘電体層２４上に保護層２５が形成されている。
【００３４】
第２の基板である背面板３０上には、走査電極２２および維持電極２３と立体交差するように、誘電体層３３で覆われた複数のストライプ状のデータ電極３２が形成されている。誘電体層３３上にはデータ電極３２と平行に複数の隔壁３４が配置され、この隔壁３４間の誘電体層３３上に蛍光体層３５が設けられている。また、データ電極３２は隣り合う隔壁３４の間の位置に配置されている。
【００３５】
これら前面板２０と背面板３０とは、走査電極２２および維持電極２３とデータ電極３２とが直交するように、微小な放電空間を挟んで対向配置されるとともに、その外周部をガラスフリット等の封着材によって封着している。そして放電空間には、例えばネオン（Ｎｅ）とキセノン（Ｘｅ）の混合ガスが放電ガスとして封入されている。放電空間は、隔壁３４によって複数の区画に仕切られており、各区画には赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色に発光する蛍光体層３５が順次配置されている。そして、走査電極２２および維持電極２３とデータ電極３２とが交差する部分に放電セルが形成され、各色に発光する蛍光体層３５が形成された隣接する３つの放電セルにより１つの画素が構成される。この画素を構成する放電セルが形成された領域が画像表示領域となり、画像表示領域の周囲は、ガラスフリットが形成された領域等のように画像表示が行われない非表示領域となる。
【００３６】
１−１−１−１  ＰＤＰの電極配列
図３は、ＰＤＰ１０の電極配列図である。行方向にｎ行の走査電極ＳＣ１〜ＳＣｎ（図２の走査電極２２）とｎ行の維持電極ＳＵ１〜ＳＵｎ（図２の維持電極２３）とが交互に配列され、列方向にはｍ列のデータ電極Ｄ１〜Ｄｍ（図２のデータ電極３２）が配列されている。そして、一対の走査電極ＳＣｉ、維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とを含む放電セルＣｉ，ｊが放電空間内に形成され、放電セルＣの総数は（ｍ×ｎ）個になる。
【００３７】
このような構成のＰＤＰ１０においては、ガス放電により紫外線を発生させ、その紫外線でＲ、Ｇ、Ｂの各色の蛍光体を励起して発光させることによりカラー表示を行っている。また、ＰＤＰ１０は、１フィールド期間を複数のサブフィールドに分割し、発光させるサブフィールドの組み合わせによって駆動されることにより階調表示を行う。各サブフィールドは初期化期間、書込み期間および維持期間からなり、画像データを表示するために、初期化期間、書込み期間および維持期間でそれぞれ異なる信号波形を各電極に印加している。
【００３８】
１−１−１−２  ＰＤＰの駆動電圧波形
図４は、ＰＤＰ１０の各電極に印加する各駆動電圧波形を示す図である。図４に示すように、各サブフィールドは初期化期間、書込み期間、維持期間を有している。また、それぞれのサブフィールドは発光期間の重みを変えるため維持期間における維持パルスの数を異ならせている以外はほぼ同様の動作を行い、各サブフィールドにおける動作原理もほぼ同様であるので、ここでは１つのサブフィールドについてのみ動作を説明する。
【００３９】
まず、初期化期間では、例えば、正のパルス電圧を全ての走査電極ＳＣ１〜ＳＣｎに印加し、走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎを覆う誘電体層２４上の保護層２５および蛍光体層３５上に必要な壁電荷を蓄積する。加えて、放電遅れを小さくして書込み放電を安定して発生させるためのプライミング（放電のための起爆剤＝励起粒子）を発生させるという働きを持つ。
【００４０】
具体的には、初期化期間前半部では、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎをそれぞれ０（Ｖ）に保持し、走査電極ＳＣ１〜ＳＣｎには、データ電極Ｄ１〜Ｄｍに対して放電開始電圧以下の電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する傾斜波形電圧を印加する。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ１回目の微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜ＳＣｎ上部に負の壁電圧が蓄積されるとともに、データ電極Ｄ１〜Ｄｍ上部および維持電極ＳＵ１〜ＳＵｎ上部には正の壁電圧が蓄積される。ここで、電極上部の壁電圧とは電極を覆う誘電体層上に蓄積された壁電荷により生じる電圧を表す。
【００４１】
初期化期間後半部では、維持電極ＳＵ１〜ＳＵｎを正電圧Ｖｅに保ち、走査電極ＳＣ１〜ＳＣｎには、維持電極ＳＵ１〜ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４に向かって緩やかに下降する傾斜波形電圧を印加する。この間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ２回目の微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜ＳＣｎ上部の負の壁電圧および維持電極ＳＵ１〜ＳＵｎ上部の正の壁電圧が弱められ、データ電極Ｄ１〜Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。以上により初期化動作が終了する（以下、初期化期間に各電極に印加される駆動電圧波形を「初期化波形」と略記する）。
【００４２】
次に、書込み期間では、全ての走査電極ＳＣ１〜ＳＣｎに順次負の走査パルスを印加することによって走査を行う。そして、走査電極ＳＣ１〜ＳＣｎを走査している間に、表示データにもとづきデータ電極Ｄ１〜Ｄｍに正の書込みパルス電圧を印加する。こうして走査電極ＳＣ１〜ＳＣｎとデータ電極Ｄ１〜Ｄｍとの間に書込み放電が発生し、走査電極ＳＣ１〜ＳＣｎ上の保護層２５の表面に壁電荷が形成される。
【００４３】
具体的には、書込み期間では、走査電極ＳＣ１〜ＳＣｎを一旦電圧Ｖｓｃｎに保持する。次に、放電セルＣｐ，１〜Ｃｐ，ｍ（ｐは１〜ｎの整数）の書込み動作では、走査電極ＳＣｐに走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうちｐ行目に表示すべき映像信号に対応するデータ電極Ｄｑ（ＤｑはＤ１〜Ｄｍのうち映像信号にもとづき選択されるデータ電極）に正の書込みパルス電圧Ｖｄを印加する。こうして、書込みパルス電圧が印加されたデータ電極Ｄｑと走査パルス電圧が印加された走査電極ＳＣＰとの交差部に対応する放電セルＣｐ、ｑで書込み放電が発生する。この書込み放電により放電セルＣｐ，ｑの走査電極ＳＣｐ上部に正電圧が蓄積され、維持電極ＳＵｐ上部に負電圧が蓄積されて、書込み動作が終了する。以下、同様の書込み動作をｎ行目の放電セルＣｎ，ｑに至るまで行い、書込み動作が終了する。
【００４４】
続く維持期間では、一定の期間、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に放電を維持するのに充分な電圧を印加する。これにより、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に放電プラズマが生成され、一定の期間、蛍光体層を励起発光させる。このとき、書込み期間において書込みパルス電圧が印加されなかった放電空間では、放電は発生せず蛍光体層３５の励起発光は起こらない。
【００４５】
具体的には、維持期間では、走査電極ＳＣ１〜ＳＣｎを０（Ｖ）に一旦戻した後、維持電極ＳＵ１〜ＳＵｎを０（Ｖ）に戻す。その後、走査電極ＳＣ１〜ＳＣｎに正の維持パルス電圧Ｖｓｕｓを印加する。このとき、書込み放電を起こした放電セルＣｐ，ｑにおける走査電極ＳＣｐ上部と維持電極ＳＵｐ上部との間の電圧は、正の維持パルス電圧Ｖｓｕｓに加えて、書込み期間において走査電極ＳＣｐ上部および維持電極ＳＵｐ上部に蓄積された壁電圧が加算されて、放電開始電圧より大きくなり、１回目の維持放電が発生する。そして、維持放電を起こした放電セルＣｐ，ｑでは、維持放電発生時における走査電極ＳＣＰと維持電極ＳＵｐとの電位差を打ち消すように走査電極ＳＣｐ上部に負電圧が蓄積され、維持電極ＳＵｐ上部に正電圧が蓄積される。こうして、１回目の維持放電が終了する。１回目の維持放電の後、走査電極ＳＣ１〜ＳＣｎを０（Ｖ）に戻し、その後、維持電極ＳＵ１〜ＳＵｎにＶｓｕｓを印加する。このとき、１回目の維持放電を起こした放電セルＣｐ，ｑにおける走査電極ＳＣｐ上部と維持電極ＳＵｐ上部との間の電圧は、正の維持パルス電圧Ｖｓｕｓに加えて、１回目の維持放電において走査電極ＳＣｐ上部および維持電極ＳＵｐ上部に蓄積された壁電圧が加算されて放電開始電圧より大きくなり、２回目の維持放電が発生する。以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに維持パルスを交互に印加することにより、書込み放電を起こした放電セルＣｐ，ｑに対して維持パルスの回数だけ維持放電が継続して行われる。
【００４６】
１−１−２  ＰＤＰ駆動回路の構成
図１に戻り、ＰＤＰ駆動回路の動作を説明する。本実施の形態におけるＰＤＰ駆動回路は走査電極駆動回路５０１および維持電極駆動回路６を備える。走査電極駆動回路５０１および維持電極駆動回路６はそれぞれ電力回収回路を含んでいる。走査電極駆動回路５０１は、維持パルス発生回路５１０１と、初期化波形発生回路５２と、走査パルス発生回路５３とを有する。
【００４７】
維持パルス発生回路５１０１は電力回収回路８０と電圧クランプ回路９０とを含む。電力回収回路８０は、コイルＬ１と、回収コンデンサＣ１と、スイッチング素子Ｓ１、Ｓ２と逆流防止用ダイオードＤ１、Ｄ２とを備えている。
【００４８】
また、電圧クランプ回路９０は、第１の電源である維持電圧Ｖsusを供給する定電圧電源Ｖ１と、電源クランプスイッチであるスイッチング素子Ｓ５と、接地クランプスイッチであるスイッチング素子Ｓ６とを有する。電圧クランプ回路９０はさらに、スイッチング素子Ｓ５に直列に接続され定電圧電源Ｖ１へ流れ込む電流を遮断する第１のダイオードであるダイオードＤ１１と、ダイオードＤ１１に並列に接続され定電圧電源Ｖ１へ流れ込む電流を遮断するか通すかを切替えることができる第１のスイッチであるスイッチング素子Ｓ１１と、スイッチング素子Ｓ６に直列に接続され電圧クランプ回路９０のＧＮＤからスイッチング素子Ｓ６を介して主放電経路Ｘへ流れ込む電流を遮断する第２のダイオードであるダイオードＤ１２と、ダイオードＤ１２に並列に接続され電圧クランプ回路９０のＧＮＤからスイッチング素子Ｓ６を介して主放電経路Ｘへ流れ込む電流を遮断するか通すかを切替えることができる第２のスイッチであるスイッチング素子Ｓ１２とを備えている。スイッチング素子Ｓ１１は、そのボディダイオードが主放電経路Ｘから定電圧電源Ｖ１へ流れる電流を遮断する向きで配置され、スイッチング素子Ｓ１２は、そのボディダイオードが電圧クランプ回路９０のＧＮＤから主放電経路Ｘへ流れる電流を遮断する向きで配置されている。
【００４９】
なお、以下では、ダイオードＤ１１のような、定電圧電源Ｖ１へ流れ込む電流を遮断するダイオードとそのＤ１１と並列に接続されるＳ１１スイッチを「Ｖset分離回路」という。また、ダイオードＤ１２のような、ＧＮＤからスイッチング素子Ｓ６を介して主放電経路へ流れ込む電流を遮断するスイッチを「Ｖad分離スイッチ」という。
【００５０】
そして、維持パルス発生回路５１０１では、スイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６の切替えによって、電力回収回路８０と電圧クランプ回路９０とを切替え、走査電極ＳＣ１〜ＳＣｎに印加するための維持パルスを発生する。電力回収回路８０では、インダクタンス素子であるコイルＬ１を用いることによりＰＤＰ１０の容量性負荷（図３の走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷）とコイルＬ１のインダクタンスとをＬＣ共振させて、電力の回収および供給を行う。電圧クランプ回路９０では、電圧値Ｖｓｕｓの定電圧電源Ｖ１からスイッチング素子Ｓ５およびダイオードＤ１１を介して走査電極ＳＣ１〜ＳＣｎに電力を供給して走査電極ＳＣ１〜ＳＣｎを電圧値Ｖｓｕｓにクランプし、また、走査電極ＳＣ１〜ＳＣｎをダイオードＤ１２およびスイッチング素子Ｓ６を介して接地電位にクランプすることによって、走査電極ＳＣ１〜ＳＣｎの駆動を行う。
【００５１】
ＰＤＰ１０を駆動する際には瞬間的に数百アンペアといった大電流が流れることがある。また、ダイオードにはＭＯＳＦＥＴ等のスイッチング素子と比較して最大定格値が大きいものがあり、定格値の大きいダイオードを用いることで、ＭＯＳＦＥＴ等を用いてスイッチング素子を構成する場合と比較して少ない素子数で大電流に耐えられる回路を構成することができる。
【００５２】
そこで、本実施の形態においては、定電圧電源Ｖ１へ流れ込む電流を遮断するために定格値の大きいダイオードＤ１１を用い、電圧クランプ回路９０のＧＮＤから主放電経路Ｘへ流れ出す電流を遮断するために定格値の大きいダイオードＤ１２を用いる構成とすることで、ＭＯＳＦＥＴ等のスイッチング素子を用いて駆動回路を形成する場合と比較して少ない素子数で駆動回路を形成することが可能となる。また、理由は後述するが、スイッチング素子Ｓ１１、Ｓ１２についても少ない素子数で構成することができ、したがって、本実施の形態においては、ＰＤＰ駆動回路を従来よりも素子数を削減して構成することが可能となる。このスイッチング素子Ｓ１１、Ｓ１２の動作の詳細については後述する。
【００５３】
また、スイッチング素子Ｓ１１、Ｓ１２は、ＭＯＳＦＥＴ等のスイッチング動作を行う一般に知られた素子からなり、スイッチング動作を行う部分に対してボディダイオードが逆並列に生成されるため、スイッチング動作が遮断状態であってもボディダイオードに対して順方向となる電流を流すことができる。また、スイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６は高電圧動作時にも低損失で制御が簡単であるという特徴を有する一般に知られた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）からなる。これは、ＰＤＰ１０の駆動の際に数百アンペアといった大電流が流れることを考慮してのことである。また、ＩＧＢＴには寄生ダイオードが生成されないので、スイッチング素子Ｓ５、Ｓ６に関しては、ＭＯＳＦＥＴに寄生して生成されるボディダイオード相当のダイオードをスイッチング素子Ｓ５、Ｓ６に逆並列に設ける。このとき、スイッチング素子Ｓ５に逆並列に設けるダイオードは定電圧電源Ｖ１から主放電経路Ｘへ流れる電流を遮断する向きに、スイッチング素子Ｓ６に逆並列に設けるダイオードは主放電経路ＸからＧＮＤへ流れる電流を遮断する向きに配置する。
【００５４】
なお、本実施の形態においてはこれらスイッチング素子の種類を何ら限定するものではなく、スイッチング素子Ｓ１１、Ｓ１２をＩＧＢＴで構成し、またスイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６をＭＯＳＦＥＴで構成してもよく、あるいは、それ以外の一般に知られたスイッチング動作を行う素子を用いる構成としてもかまわない。
【００５５】
初期化波形発生回路５２は、ＭＯＳＦＥＴ等のスイッチング動作を行う一般に知られた素子からなるスイッチング素子Ｓ２１、Ｓ２２と、定電圧電源Ｖ１よりも電位の高い第２の電源である電圧値Ｖｓｅｔの定電圧電源Ｖ２と、第３の電源である負の電圧値Ｖａｄの定電圧電源Ｖ３とを有している。そして、定電圧電源Ｖ２からスイッチング素子Ｓ２１を介して走査電極ＳＣ１〜ＳＣｎに電力を供給し、また、定電圧電源Ｖ３からスイッチング素子Ｓ２２を介して走査電極ＳＣ１〜ＳＣｎに負の電位となる電力を供給して、初期化波形を発生させる。また、スイッチング素子Ｓ２１は、そのボディダイオードが定電圧電源Ｖ２から主放電経路に流れる電流を遮断する向きで配置され、スイッチング素子Ｓ２２は、そのボディダイオードが主放電経路Ｘから定電圧電源Ｖ３に流れる電流を遮断する向きで配置されている。
【００５６】
そして、初期化波形発生回路５２は、初期化期間前半部では、データ電極Ｄ１〜Ｄｍに対して放電開始電圧以下の電圧Ｖｉ１から放電開始電圧を超える電圧Ｖｉ２、すなわちＶｓｅｔに向かって緩やかに上昇する傾斜波形を発生し、初期化期間後半部では、維持電極ＳＵ１〜ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４、すなわちＶａｄに向かって緩やかに下降する傾斜波形を発生して、走査電極ＳＣ１〜ＳＣｎに印加する。
【００５７】
走査パルス発生回路５３は、ＭＯＳＦＥＴ等のスイッチング動作を行う一般に知られた素子からなるスイッチング素子Ｓ３１、Ｓ３２と、電圧値Ｖｓｃｎの定電圧電源Ｖ４と、定電圧電源Ｖ４へ流れ込む電流を防止する逆流防止用ダイオードＤ３１と、コンデンサＣ３１と、スイッチング動作を行うスキャンＩＣ（IC31）とを有し、書込み期間において負の走査パルスを発生し、走査電極ＳＣ１〜ＳＣｎに順次印加する。スキャンＩＣ（IC31）は、書き込み放電のための電圧を印加すべき走査電極ＳＣ１〜ＳＣｎを選択するための回路である。
【００５８】
これらスイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２およびスキャンＩＣ（IC31）は、サブフィールド処理回路３において作成されたサブフィールド制御信号にもとづき切替えが制御される。
【００５９】
１−２  ＰＤＰ駆動回路の動作
ＰＤＰ駆動回路の動作を、特にスイッチング素子Ｓ１１、Ｓ１２の動作に着目して説明する。初期化期間、書き込み期間、及び維持期間に印加される駆動電圧波形は図４に示すとおりである。
【００６０】
１−２−１  初期化期間
まず、初期化期間、すなわち初期化波形発生回路５２によって走査電極ＳＣ１〜ＳＣｎが駆動されている期間の、スイッチング素子Ｓ１１、Ｓ１２の動作について説明する。
【００６１】
維持パルス発生回路５１０１の電圧クランプ回路９０においては、ダイオードＤ１１を定電圧電源Ｖ１へ流れ込む電流を遮断する向きにして配置し、かつスイッチング素子Ｓ１１をそのボディダイオードが定電圧電源Ｖ１へ流れ込む電流を遮断する向きにして配置している。
【００６２】
このような構成とすることで、スイッチング素子Ｓ１１をオフにすれば、スイッチング素子Ｓ５がオフなので、定電圧電源Ｖ１から主放電経路Ｘへ流れる電流および主放電経路Ｘから定電圧電源Ｖ１へ流れる電流のいずれをも遮断でき、定電圧電源Ｖ１を初期化波形発生回路５２から電気的に分離することができる。なお、主放電経路Ｘから定電圧電源Ｖ１へ流れる電流のみ遮断する場合は、スイッチング素子Ｓ５をオン状態にしても何ら問題ない。これにより、定電圧電源Ｖ１よりも高い電位の定電圧電源Ｖ２で走査電極ＳＣ１〜ＳＣｎを駆動する際に、定電圧電源Ｖ２から定電圧電源Ｖ１へ流れ込む電流を遮断でき、主放電経路Ｘの電圧降下やそれに伴い発生する駆動波形の歪を防止することができる。
【００６３】
また、維持パルス発生回路５１０１の電圧クランプ回路においては、ダイオードＤ１２を電圧クランプ回路のＧＮＤから主放電経路Ｘへ流れ込む電流を遮断する向きにして配置し、かつスイッチング素子Ｓ１２をそのボディダイオードが電圧クランプ回路９０のＧＮＤから主放電経路Ｘへ流れ込む電流を遮断する向きにして配置している。
【００６４】
このような構成とすることで、スイッチング素子Ｓ１２をオフにすれば、スイッチング素子Ｓ６がオフなので、主放電経路Ｘから電圧クランプ回路９０のＧＮＤへ流れる電流および電圧クランプ回路９０のＧＮＤから主放電経路へ流れる電流のいずれをも遮断でき、電圧クランプ回路９０のＧＮＤを初期化波形発生回路５２から電気的に分離することができる。なお、電圧クランプ回路９０のＧＮＤから主放電経路へ流れる電流のみ遮断する場合は、スイッチング素子Ｓ６をオン状態にしても何ら問題ない。これにより、負の電位である定電圧電源Ｖ３で走査電極ＳＣ１〜ＳＣｎを駆動する際に、電圧クランプ回路９０のＧＮＤから定電圧電源Ｖ３へ流れ込む電流を遮断でき、主放電経路の電圧上昇やそれに伴い発生する駆動波形の歪を防止することができる。
【００６５】
したがって、初期化期間前半部ではスイッチング素子Ｓ１１をオフにして定電圧電源Ｖ１および電圧クランプ回路９０のＧＮＤを主放電経路から電気的に分離し、初期化波形発生回路５２が電圧Ｖｉ１から電圧Ｖｉ２、すなわち電圧Ｖｓｅｔに向かって緩やかに上昇する傾斜波形を安定に発生できるようにする。
【００６６】
一方、主放電経路Ｘの電位が定電圧電源Ｖ２からの電力供給によって電圧Ｖｓｅｔになると、ダイオードＤ１１のアノード側の電位が定電圧電源Ｖ１による電圧Ｖｓｕｓであるのに対し、カソード側の電位が電圧Ｖｓｕｓよりも高い電圧Ｖｓｅｔとなってしまい、ダイオードＤ１１のアノード側からカソード側へ電流を流すことができない電気的に遮断された状態となってしまう。上述したように、本実施の形態における初期化波形では初期化期間前半部の終了とともに速やかに電圧Ｖｉ２から電圧Ｖｉ３に降下させなければならない。例えば電圧Ｖｉ３が電圧Ｖｓｕｓと等しければ定電圧電源Ｖ１と主放電経路とを電気的に導通させることで主放電経路を速やかに定電圧電源Ｖ１と同電位にし、初期化波形を電圧Ｖｉ２から電圧Ｖｉ３に降下させることができる。しかし、ダイオードＤ１１が電気的に遮断された状態となってしまうと、速やかに主放電経路を定電圧電源Ｖ１と同電位にするといったことができなくなり、正常な駆動波形を発生させることが困難となる。
【００６７】
そこで、本実施の形態では、初期化期間前半部の終了とともにスイッチング素子Ｓ１１をオンにする。こうすることで、定電圧電源Ｖ１と主放電経路とを電気的に導通させ、主放電経路に蓄積された電荷をスイッチング素子Ｓ１１およびスイッチング素子Ｓ５に逆並列に接続されたダイオードを介して定電圧電源Ｖ１に移動させて、主放電経路の電位を速やかに定電圧電源Ｖ１と同電位にすることができる。なお、このときスイッチング素子Ｓ１１を流れる電流は、主放電経路に蓄積された電荷による分が主であって比較的小さい電流値となる。したがって、スイッチング素子Ｓ１１はこの電流を流せるだけの大きさであればよく、定格値の比較的小さいＭＯＳＦＥＴ等をその素子数を少なくして構成することができる。また、そのとき、この電流はスイッチング素子Ｓ５に逆並列に接続されたダイオードの方を流れるので、スイッチング素子Ｓ５はオンでもオフでもどちらでもよい。
【００６８】
このように、初期化期間後半部では、まずスイッチング素子Ｓ１１をオンにして、初期化波形の電位を速やかに電圧Ｖｉ３まで引き下げる。その後スイッチング素子Ｓ１１若しくはスイッチング素子Ｓ５をオフにし、更にスイッチング素子Ｓ１２をオフして、定電圧電源Ｖ１を主放電経路から電気的に分離して、初期化波形発生回路５２が電圧Ｖｉ３から電圧Ｖｉ４、すなわち負の電圧Ｖａｄに向かって緩やかに下降する傾斜波形を安定に発生できるようにする。
【００６９】
１−２−２  書込み期間
次に、書込み期間、すなわち走査パルス発生回路５３によって走査電極ＳＣ１〜ＳＣｎが駆動されている期間の、スイッチング素子Ｓ１１、Ｓ１２の動作について説明する。
【００７０】
上述したように、本実施の形態における走査電極ＳＣ１〜ＳＣｎの駆動波形では、初期化期間後半部の終了とともに速やかに電圧Ｖｉ４から電圧Ｖｓｃｎに上昇させなければならない（図４参照）。そこで、走査パルス発生回路５３のスイッチング素子Ｓ３１をオンにして定電圧電源Ｖ４から逆流防止用ダイオードＤ３１およびスイッチング素子Ｓ３１を介して供給される電圧値Ｖｓｃｎの電力をスイッチング動作を行うＩＣ３１の一方の入力口に入力し、ＩＣ３１はその電力を走査電極ＳＣ１〜ＳＣｎに供給するようにスイッチング動作する。これら一連の動作により、走査電極ＳＣ１〜ＳＣｎに印加される駆動波形は、初期化期間後半部の終了とともに速やかに電圧Ｖｉ４から電圧Ｖｓｃｎに上昇する。
【００７１】
また、図４に示すように、書込み期間では、全ての走査電極ＳＣ１〜ＳＣｎに順次負の走査パルスを印加することによって走査を行う。そのため、書込み期間では初期化波形発生回路５２のスイッチング素子Ｓ２２はオンされたままとなっており、定電圧電源Ｖ３と主放電経路Ｘとは電気的に導通した状態となっている。また走査パルス発生回路５３のスイッチング素子Ｓ３２をオフにし、かつ維持パルス発生回路５１０１のスイッチング素子Ｓ５をオフにして定電圧電源Ｖ１および電圧クランプ回路９０のＧＮＤを主放電経路から電気的に分離した状態にし、かつ初期化波形発生回路５２のスイッチング素子Ｓ２１をオフにして定電圧電源Ｖ２を主放電経路Ｘから電気的に分離した状態にすることで、主放電経路Ｘの電位を負の電圧Ｖａｄに保っている。こうして、ＩＣ３１の他方の入力口にはスイッチング素子Ｓ２２を介して供給される定電圧電源Ｖ３からの負の電圧値Ｖａｄの電力が入力される。そして、ＩＣ３１は、負の走査パルスを印加するタイミングでは定電圧電源Ｖ３からの電力を走査電極ＳＣ１〜ＳＣｎに供給するように、それ以外の時には定電圧電源Ｖ４からの電力を走査電極ＳＣ１〜ＳＣｎに供給するようにスイッチング動作する。
【００７２】
１−２−３  維持期間
次に、維持期間、すなわち維持パルス発生回路５１０１によって走査電極ＳＣ１〜ＳＣｎが駆動されている期間の、スイッチング素子Ｓ１１、Ｓ１２の動作について説明する。
【００７３】
図４に示すように、本実施の形態における走査電極ＳＣ１〜ＳＣｎの駆動波形では、書込み期間の終了とともに駆動電圧を一旦０（Ｖ）にする。
【００７４】
しかし、主放電経路Ｘの電位が定電圧電源Ｖ３からの電力供給によって負の電圧Ｖａｄになると、ダイオードＤ１２のカソード側の電位が電圧クランプ回路９０のＧＮＤによる０（Ｖ）であるのに対し、アノード側の電位がそれよりも低い負の電圧Ｖａｄとなってしまい、ダイオードＤ１２のアノード側からカソード側へ電流を流すことができない電気的に遮断された状態となってしまう。主放電経路を０（Ｖ）にするためには電圧クランプ回路のＧＮＤと主放電経路Ｘとを電気的に導通させればよいが、ダイオードＤ１２が電気的に遮断された状態となってしまうと、主放電経路Ｘを速やかに０（Ｖ）にすることができなくなり、正常な駆動波形を発生させることが困難となる。
【００７５】
そこで、本実施の形態では、書込み期間の終了とともにスイッチング素子Ｓ１２をオンにする。こうすることで、電圧クランプ回路のＧＮＤと主放電経路とが電気的に導通され、主放電経路Ｘに蓄積された負の電荷を打ち消すように電圧クランプ回路ＸのＧＮＤからの電荷がスイッチング素子Ｓ６に逆並列に接続されたダイオードおよびスイッチング素子Ｓ１２を介して主放電経路Ｘに供給され、主放電経路Ｘの電位は速やかに０（Ｖ）になる。なお、このときスイッチング素子Ｓ１２を流れる電流は、主放電経路Ｘに蓄積された負の電荷を打ち消す程度の比較的小さい電流値となる。したがって、スイッチング素子Ｓ１２はこの電流を流せるだけの大きさであればよく、定格値の比較的小さいＭＯＳＦＥＴ等をその素子数を少なくして構成することができる。また、このとき、その電流はスイッチング素子Ｓ６に逆並列に接続されたダイオードの方を流れるので、スイッチング素子Ｓ６をオンにする必要はない。
【００７６】
一旦主放電経路の電位が０（Ｖ）になった後は、スイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６を従来通りに制御することで、電力の回収時は、走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷に蓄えられた電力を逆流防止用ダイオードＤ２およびスイッチング素子Ｓ２を介して回収コンデンサＣ１に移動させ、電力の供給時は、回収コンデンサＣ１に蓄えられた電力をスイッチング素子Ｓ１および逆流防止用ダイオードＤ１を介して走査電極ＳＣ１〜ＳＣｎに移動することができる。また、クランプ時には、電圧値Ｖｓｕｓの定電圧電源Ｖ１からスイッチング素子Ｓ５およびダイオードＤ１１を介して走査電極ＳＣ１〜ＳＣｎの電圧をＶ１に保持することができ、ダイオードＤ１２およびスイッチング素子Ｓ６を介してＧＮＤに保持することができる。
【００７７】
このとき、維持パルス発生回路５１０１による維持パルスの立ち上がりが維持電極駆動回路６による維持パルスの立ち下がりの後に行われるように構成されている場合には、維持電極駆動回路６による維持パルスの立ち下がりの期間、スイッチング素子Ｓ１２をオンにする。これにより、ＧＮＤからスイッチング素子Ｓ１２を介してＰＤＰ１０に接地電位の電荷が供給されるので、維持電極駆動回路６による維持パルスを歪の無い立ち下がり波形にすることができる。
【００７８】
なお、維持電極駆動回路６による維持パルスの立ち下がりと維持パルス発生回路５１０１による維持パルスの立ち上がりとが同時に行われるように構成されている場合には、維持電極駆動回路６による維持パルスの立ち下がりの期間、スイッチング素子Ｓ１２を必ずしもオンにする必要はない。これは、回収コンデンサＣ１からスイッチング素子Ｓ１を介してＰＤＰ１０に電荷が供給されるからであり、それにより維持電極駆動回路６による維持パルスは歪の無い立ち下がり波形となる。
【００７９】
１−３  効果
以上、本実施の形態によれば、維持パルス発生回路５１０１の電圧クランプ回路にダイオードＤ１１、Ｄ１２を設ける構成とすることにより、維持パルス発生回路５１０１と初期化波形発生回路５２との間にスイッチング素子を配置することなく電圧クランプ回路の定電圧電源Ｖ１およびＧＮＤを主放電経路から電気的に分離することができる。したがって、電力回収回路８０のコイルＬ１から走査電極ＳＣ１〜ＳＣｎまでの主放電経路Ｘにおけるインピーダンスを低減することができ、ＰＤＰ１０の容量性負荷に蓄えられた電力の回収率を改善しての消費電力の削減を実現することができる。
【００８０】
さらに、定格値の大きいダイオードを用いて駆動回路を構成することができるので、ＭＯＳＦＥＴ等のスイッチング素子を用いた場合と比較して、駆動回路を構成する素子数を削減することができる。
【００８１】
さらに、ダイオードＤ１１に並列に接続され主放電経路Ｘから定電圧電源Ｖ１へ流れ込む電流を遮断するか通すかを切替えることができるスイッチング素子Ｓ１１を設けた構成としているので、ダイオードＤ１１が電気的に遮断された状態となっても、スイッチング素子Ｓ１１をオンにすることによってスイッチング素子Ｓ１１およびスイッチング素子Ｓ５に逆並列に接続されたダイオードを介して、主放電経路Ｘから定電圧電源Ｖ１へと電流を通すことができ、例えば主放電経路Ｘに蓄積された電圧値Ｖｓｅｔの電荷を定電圧電源Ｖ１に速やかに移動して主放電経路Ｘの電位を定電圧電源Ｖ１と同電位にするといったことができる。
【００８２】
また、ダイオードＤ１２に並列に接続され電圧クランプ回路９０のＧＮＤから主放電経路Ｘへ流れ込む電流を遮断するか通すかを切替えることができるスイッチング素子Ｓ１２を設けた構成としているので、ダイオードＤ１２が電気的に遮断された状態となっても、スイッチング素子Ｓ１２をオンにすることによってスイッチング素子Ｓ６に逆並列に接続されたダイオードおよびスイッチング素子Ｓ１２を介して電圧クランプ回路９０のＧＮＤから主放電経路Ｘへと電流を通すことができ、例えば主放電経路Ｘに蓄積された負の電圧値Ｖａｄの電荷を打ち消すような電荷を電圧クランプ回路９０のＧＮＤから主放電経路Ｘに速やかに供給して主放電経路Ｘの電位をＧＮＤと同電位にするといったことができる。これにより、走査電極ＳＣ１〜ＳＣｎを駆動する電圧波形を歪無く安定に発生させることができるようになる。
【００８３】
なお、初期化波形発生回路５２に負の電圧値の定電圧電源Ｖ３を用いない場合は、ダイオードＤ１２およびスイッチング素子Ｓ１２を用いずに電圧クランプ回路を構成することができる。
【００８４】
１−４  変形例
１−４−１  変形例１
図５は、本発明の実施の形態１におけるＰＤＰ駆動回路の構成の他の一例を示す図である。図５に示すＰＤＰ駆動回路は走査電極駆動回路５０２および維持電極駆動回路６を備え、走査電極駆動回路５０２は、維持パルス発生回路５１０２と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【００８５】
例えば図５に示すように、初期化波形を発生させる際に負の電圧にする必要がなく初期化波形発生回路５２に負の電位の定電圧電源を用いない場合は、維持パルス発生回路５１０２の電圧クランプ回路９１を、図１のダイオードＤ１２およびスイッチング素子Ｓ１２を用いずに構成することも可能である。このような構成であっても上述と同様の効果を得ることができる。
【００８６】
１−４−２  変形例２
図６は、本発明の実施の形態１におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図６に示すＰＤＰ駆動回路は走査電極駆動回路５０３および維持電極駆動回路６を備え、走査電極駆動回路５０３は、維持パルス発生回路５１０３と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【００８７】
図６に示すように、図１のダイオードＤ１２およびスイッチング素子Ｓ１２に代えて、維持パルス発生回路５１０３の電圧クランプ回路９２に従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０２を用いた構成とすることも可能である。この構成では、スイッチング素子Ｓ１０２のオフ、オンの切替えにより電圧クランプ回路９２のＧＮＤから主放電経路へ流れる電流を遮断するか通すかを切替えることができる。
【００８８】
１−４−３  変形例３
図７は、本発明の実施の形態１におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図７に示すＰＤＰ駆動回路は走査電極駆動回路５０４および維持電極駆動回路６を備え、走査電極駆動回路５０４は、維持パルス発生回路５１０４と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【００８９】
図７に示すように、図１のダイオードＤ１１およびスイッチング素子Ｓ１１に代えて、維持パルス発生回路５１０４の電圧クランプ回路９３に従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０１を用いた構成とすることも可能である。この構成では、スイッチング素子Ｓ１０１のオフ、オンの切替えにより主放電経路から定電圧電源Ｖ１へ流れる電流を遮断するか通すかを切替えることができる。
【００９０】
変形例２、３のように、ダイオードＤ１１およびスイッチング素子Ｓ１１、並びにダイオードＤ１２およびスイッチング素子Ｓ１２のいずれか一方に代えてＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０１またはＳ１０２を用いることもでき、このような構成であっても上述と同様の効果を得ることができる。
【００９１】
１−４−４  変形例４
図８は、本発明の実施の形態１におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図８に示すＰＤＰ駆動回路は走査電極駆動回路５０５および維持電極駆動回路６を備え、走査電極駆動回路５０５は、維持パルス発生回路５１０５と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【００９２】
図８に示すように、図１のダイオードＤ１２およびスイッチング素子Ｓ１２に代えて、維持パルス発生回路５１０５と初期化波形発生回路５２との間の主放電経路上に従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ９を設けた構成とすることも可能である。この構成では、スイッチング素子Ｓ９のオフ、オンの切替えにより電圧クランプ回路９４のＧＮＤから主放電経路へ流れる電流を遮断するか通すかを切替えることができる。
【００９３】
１−４−５  変形例５
図９は、本発明の実施の形態１におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図９に示すＰＤＰ駆動回路は走査電極駆動回路５０６および維持電極駆動回路６を備え、走査電極駆動回路５０６は、維持パルス発生回路５１０６と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【００９４】
図９に示すように、図１のダイオードＤ１１およびスイッチング素子Ｓ１１に代えて、維持パルス発生回路５１０６と初期化波形発生回路５２との間の主放電経路上に従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０を設けた構成とすることも可能である。この構成では、スイッチング素子Ｓ１０のオフ、オンの切替えにより主放電経路から定電圧電源Ｖ１へ流れる電流を遮断するか通すかを切替えることができる。このように、ダイオードＤ１１およびスイッチング素子Ｓ１１とダイオードＤ１２およびスイッチング素子Ｓ１２とのいずれか一方に代えて維持パルス発生回路５１０５または５１０６と初期化波形発生回路５２との間の主放電経路上にＭＯＳＦＥＴ等を用いたスイッチング素子を設ける構成とすることもできる。
【００９５】
１−４−６  変形例６
本実施の形態では、電力回収回路におけるＬＣ共振用のコイルを、図１及び図５から図９に示したようにコイルＬ１だけで構成した例を説明したが、この構成に何等限定するものではない。例えば、電力の回収時と再利用時とで共振周波数を変える等の目的のために、電力回収回路のコイルを２つにした構成であっても、同様の効果を得ることができる。図１０は、本発明の実施の形態１におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図１０に示した構成が図１に示した構成と異なる点は、走査電極駆動回路５０７における維持パルス発生回路５１０７の電力回収回路におけるＬＣ共振用のコイルをコイルＬ１ＡとコイルＬ１Ｂとの２つにし、電力の回収時にはコイルＬ１Ｂを用い、電力の再利用時にはコイルＬ１Ａを用いる構成とした点である。例えば、電力回収回路をこのような構成としても、上述と同様の効果を得ることができる。なお、図１０では、電力回収回路８１のコイルＬ１ＡをダイオードＤ１１のカソード側に、コイルＬ１ＢをダイオードＤ１２のアノード側に接続した構成を示したが、例えば、コイルＬ１ＡをダイオードＤ１１のアノード側に接続した構成や、あるいはコイルＬ１ＢをダイオードＤ１２のカソード側に接続した構成であってもよい。また、図５から図９に示した構成においても、図１０に示した構成と同様に、電力回収回路のコイルを２つにした構成とすることができる。
【００９６】
１−４−７  変形例７
図１１（ａ）、（ｂ）は電力回収回路の別の構成例を示した図である。図１１（ａ）に示す電力回収回路は、図１及び図５から図９の電力回収回路の構成において、スイッチング素子Ｓ１、Ｓ２の代わりにスイッチング回路Ｑ１、Ｑ２をそれぞれ用いている。スイッチング回路Ｑ１はスイッチング素子Ｑ１１と、ダイオードＱ１２との並列回路である。スイッチング回路Ｑ２はスイッチング素子Ｑ２１と、ダイオードＱ２２との並列回路である。ダイオードＤ１とダイオードＱ１２、ダイオードＤ２とダイオードＱ２２はそれぞれバックトゥバック接続される。スイッチング素子Ｑ１１、Ｑ２１はＭＯＳＦＥＴやＩＧＢＴ等で構成され、耐圧等の仕様に応じて適宜選択される。
【００９７】
また、図１１（ｂ）に示す電力回収回路は、図１０と同様に２つのコイルを用いた構成である。図１１（ｂ）に示す電力回収回路では、図１０における構成において、スイッチング素子Ｓ１、Ｓ２の代わりにスイッチング素子とダイオードの並列回路からなるスイッチング回路Ｑ１、Ｑ２をそれぞれ用いている。
【００９８】
１−５  プラズマディスプレイ装置
図１２は、本実施形態のＰＤＰ駆動回路を組み込んだプラズマディスプレイ装置の構成を示すブロック図である。
【００９９】
図１２に示すプラズマディスプレイ装置は、ＡＤコンバータ１、映像信号処理回路２、サブフィールド処理回路３、データ電極駆動回路４、走査電極駆動回路５、維持電極駆動回路６、及びＰＤＰ１０を備えている。
【０１００】
走査電極駆動回路５及び維持電極駆動回路６は図１及び図５ないし図１０のいずれかに示す構成、動作を有する。
【０１０１】
ＡＤコンバータ１は、入力されたアナログの映像信号をデジタルの映像信号に変換する。映像信号処理回路２は、入力されたデジタルの映像信号を発光期間の重みの異なる複数のサブフィールドの組み合わせによってＰＤＰ１０に発光表示するため、１フィールドの映像信号から各サブフィールドの制御を行うサブフィールドデータに変換する。
【０１０２】
サブフィールド処理回路３は、映像信号処理回路２で作成されたサブフィールドデータからデータ電極駆動回路用制御信号、走査電極駆動回路用制御信号および維持電極駆動回路用制御信号を生成し、データ電極駆動回路４、走査電極駆動回路５、維持電極駆動回路６へそれぞれ出力する。
【０１０３】
ＰＤＰ１０は、上述したとおり、行方向にｎ行の走査電極ＳＣ１〜ＳＣｎ（図２の走査電極２２）とｎ行の維持電極ＳＵ１〜ＳＵｎ（図２の維持電極２３）とが交互に配列され、列方向にｍ列のデータ電極Ｄ１〜Ｄｍ（図２のデータ電極３２）が配列されている。そして、一対の走査電極ＳＣｉ、維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とを含む放電セルＣｉ，ｊが放電空間内に（ｍ×ｎ）個形成され、赤色、緑色および青色の各色に発光する３つの放電セルにより１つの画素が構成される。
【０１０４】
データ電極駆動回路４は、データ電極駆動回路用制御信号にもとづいて各データ電極Ｄｊを独立して駆動する。
【０１０５】
走査電極駆動回路５は、維持期間に走査電極ＳＣ１〜ＳＣｎに印加する維持パルスを発生するための維持パルス発生回路５１を内部に備え、各走査電極ＳＣ１〜ＳＣｎをそれぞれ独立して駆動することができる。そして、走査電極駆動回路用制御信号にもとづいて各走査電極ＳＣ１〜ＳＣｎを独立して駆動する。
【０１０６】
維持電極駆動回路６は、維持期間に維持電極ＳＵ１〜ＳＵｎに印加する維持パルスを発生するための維持パルス発生回路６１を内部に備え、ＰＤＰ１０の全ての維持電極ＳＵ１〜ＳＵｎをまとめて駆動することができる。そして、維持電極駆動回路用制御信号にもとづいて維持電極ＳＵ１〜ＳＵｎを駆動する。
【０１０７】
なお、以下の実施形態で示すＰＤＰ駆動回路についても図１２に示すプラズマディスプレイ装置に適用できる。
【０１０８】
（実施の形態２）
２−１  ＰＤＰ駆動回路の構成
図１３は、本発明の実施の形態２におけるＰＤＰ駆動回路の構成を示す図である。なお、本実施の形態におけるＰＤＰ駆動回路が駆動の対象とするＰＤＰの構造および電極配列、本実施の形態におけるＰＤＰ駆動回路がＰＤＰ１０の各電極に印加する各駆動電圧波形、本実施の形態におけるＰＤＰ駆動回路およびＰＤＰ１０が組み込まれたプラズマディスプレイ装置の電気的構成はそれぞれ実施の形態１と同様であるので、それぞれの構成および動作に関する説明は省略する。
【０１０９】
図１３に示すとおり、本発明の実施の形態２におけるＰＤＰ駆動回路は電力回収回路を備えた走査電極駆動回路５０８および維持電極駆動回路６を備え、走査電極駆動回路５０８は、維持パルス発生回路５１０８と初期化波形発生回路５２と走査パルス発生回路５３とを有している。なお、初期化波形発生回路５２および走査パルス発生回路５３は図１に示した走査電極駆動回路５０１の初期化波形発生回路５２および走査パルス発生回路５３と同様であるのでそれぞれの構成および動作に関する説明は省略する。
【０１１０】
図１３に示す維持パルス発生回路５１０８は、電力回収回路８０ｂと電圧クランプ回路９０ｂとからなり、電力回収回路８０ｂは、コイルＬ１と、回収コンデンサＣ１と、スイッチング素子Ｓ１、Ｓ２と逆流防止用ダイオードＤ１、Ｄ２とを備える。電力回収回路８０ｂはさらに定電圧電源Ｖ１から主放電経路へ流れる電流を遮断する第３のダイオードであるダイオードＤ１１０と、ダイオードＤ１１０に直列に接続され定電圧電源Ｖ１へ流れ込む電流を遮断するか通すかを切替えることが可能な第３のスイッチであるスイッチング素子Ｓ１１０と、主放電経路から電圧クランプ回路９０ｂのＧＮＤへ逆流する電流を遮断する第４のダイオードであるダイオードＤ１２０と、ダイオードＤ１２０に直列に接続され電圧クランプ回路９０ｂのＧＮＤからダイオードＤ１２０を介して主放電経路へ流れ込む電流を遮断するか通すかを切替えることが可能な第４のスイッチであるスイッチング素子Ｓ１２０とを備えている。
【０１１１】
また、電圧クランプ回路９０ｂは、電源クランプスイッチであるスイッチング素子Ｓ５と、接地クランプスイッチであるスイッチング素子Ｓ６と、第１の電源である電圧値Ｖｓｕｓの定電圧電源Ｖ１と、スイッチング素子Ｓ５に直列に接続され定電圧電源Ｖ１へ流れ込む電流を遮断する第１のダイオードであるダイオードＤ１１と、スイッチング素子Ｓ６に直列に接続され電圧クランプ回路のＧＮＤからスイッチング素子Ｓ６を介して主放電経路へ流れ込む電流を遮断する第２のダイオードであるダイオードＤ１２とを備えている。
【０１１２】
そして、維持パルス発生回路５１０８において、電力回収回路８０ｂは、直列に接続されたダイオードＤ１１０とスイッチング素子Ｓ１１０とを、直列に接続されたスイッチング素子Ｓ５とダイオードＤ１１とに対してコイルＬ１を挟んで並列に接続するとともに、直列に接続されたダイオードＤ１２０とスイッチング素子Ｓ１２０とを、直列に接続されたスイッチング素子Ｓ６とダイオードＤ１２とに対してコイルＬ１を挟んで並列に接続した構成を有している。
【０１１３】
図１３に示す維持パルス発生回路５１０８が図１に示した維持パルス発生回路５１０１と異なる点は、ダイオードＤ１１に並列に接続されたスイッチング素子Ｓ１１と、ダイオードＤ１２に並列に接続されたスイッチング素子Ｓ１２とに代えて、ダイオードＤ１１０およびスイッチング素子Ｓ１１０、並びにダイオードＤ１２０およびスイッチング素子Ｓ１１０、Ｓ１２０をそれぞれ備えている点である。
【０１１４】
また、図１３に示す維持パルス発生回路５１０８は、図１に示した維持パルス発生回路５１０１と実質的に同様の動作を行う。すなわち、維持パルス発生回路５１０８では、スイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６、Ｓ１１０、Ｓ１２０の切替えによって、電力回収回路８０ｂと電圧クランプ回路９０ｂとを切替え、走査電極ＳＣ１〜ＳＣｎに印加するための維持パルスを発生する。電力回収回路８０ｂでは、インダクタンス素子であるコイルＬ１を用いることによりＰＤＰ１０の容量性負荷（図３の走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷）とコイルＬ１のインダクタンスとをＬＣ共振させて電力の回収および供給を行い、電圧クランプ回路９０ｂでは、電圧値Ｖｓｕｓの定電圧電源Ｖ１からスイッチング素子Ｓ５およびダイオードＤ１１を介して走査電極ＳＣ１〜ＳＣｎに電力を供給して走査電極ＳＣ１〜ＳＣｎを電圧値Ｖｓｕｓにクランプし、また、走査電極ＳＣ１〜ＳＣｎをダイオードＤ１２およびスイッチング素子Ｓ６を介して接地電位にクランプすることによって、走査電極ＳＣ１〜ＳＣｎの駆動を行う。
【０１１５】
２−２  ＰＤＰ駆動回路の動作
ＰＤＰ駆動回路の動作を、特にスイッチング素子Ｓ１１０、Ｓ１２０の動作に着目して説明する。初期化期間、書き込み期間、及び維持期間に印加される駆動電圧波形は図４に示すとおりである。
【０１１６】
２−２−１  初期化期間
まず、初期化期間、すなわち初期化波形発生回路５２によって走査電極ＳＣ１〜ＳＣｎが駆動されている期間の、スイッチング素子Ｓ１１０、Ｓ１２０の動作について説明する。
【０１１７】
維持パルス発生回路５１０８の電圧クランプ回路９０ｂにおいては、ダイオードＤ１１を定電圧電源Ｖ１へ流れ込む電流を遮断する向きにして配置し、かつスイッチング素子Ｓ１１０をそのボディダイオードが定電圧電源Ｖ１へ流れ込む電流を遮断する向きにして配置している。
【０１１８】
このような構成としているので、スイッチング素子Ｓ１１０をオフにすれば、定電圧電源Ｖ１を初期化波形発生回路５２から電気的に分離することができる。これにより、定電圧電源Ｖ１よりも高い電位の定電圧電源Ｖ２で走査電極ＳＣ１〜ＳＣｎを駆動する際に、定電圧電源Ｖ２から定電圧電源Ｖ１へ流れ込む電流を遮断でき、主放電経路の電圧降下やそれに伴い発生する駆動波形の歪を防止することができる。
【０１１９】
また、維持パルス発生回路５１０８の電圧クランプ回路９０ｂにおいては、ダイオードＤ１２を電圧クランプ回路９０ｂのＧＮＤから主放電経路へ流れ込む電流を遮断する向きにして配置し、かつスイッチング素子Ｓ１２０をそのボディダイオードがＧＮＤから主放電経路へ流れ込む電流を遮断する向きにして配置している。
【０１２０】
このような構成としているので、スイッチング素子Ｓ１２０をオフにすれば、電圧クランプ回路９０ｂのＧＮＤを初期化波形発生回路５２から電気的に分離することができる。これにより、負の電位である定電圧電源Ｖ３で走査電極ＳＣ１〜ＳＣｎを駆動する際に、電圧クランプ回路９０ｂのＧＮＤから定電圧電源Ｖ３へ流れ込む電流を遮断でき、主放電経路の電圧上昇やそれに伴い発生する駆動波形の歪を防止することができる。
【０１２１】
したがって、初期化期間前半部ではスイッチング素子Ｓ１１０をオフにして定電圧電源Ｖ１を主放電経路から電気的に分離し、初期化波形発生回路５２が電圧Ｖｉ１から電圧Ｖｉ２、すなわち電圧Ｖｓｅｔに向かって緩やかに上昇する傾斜波形を安定に発生できるようにする。
【０１２２】
一方、主放電経路の電位が定電圧電源Ｖ２からの電力供給によって電圧Ｖｓｅｔになると、ダイオードＤ１１のアノード側の電位が定電圧電源Ｖ１によるＶｓｕｓであるのに対し、カソード側の電位がＶｓｕｓよりも高いＶｓｅｔとなってしまい、ダイオードＤ１１のアノード側からカソード側へ電流を流すことができない電気的に遮断された状態となってしまう。上述したように、本実施の形態における初期化波形では初期化期間前半部の終了とともに速やかに電圧Ｖｉ２から電圧Ｖｉ３に降下させなければならない。例えば電圧Ｖｉ３が電圧Ｖｓｕｓと等しければ定電圧電源Ｖ１と主放電経路とを電気的に導通させることで主放電経路を速やかに定電圧電源Ｖ１と同電位にし、初期化波形を電圧Ｖｉ２から電圧Ｖｉ３に降下させることができる。しかし、ダイオードＤ１１が電気的に遮断された状態となってしまうと、速やかに主放電経路を定電圧電源Ｖ１と同電位にするといったことができなくなり、正常な駆動波形を発生させることが困難となる。
【０１２３】
そこで、本実施の形態では、初期化期間前半部の終了とともにスイッチング素子Ｓ１１０とスイッチング素子Ｓ５とをオンにする。こうすることで、定電圧電源Ｖ１と主放電経路とを電気的に導通させ、主放電経路に蓄積された電荷をコイルＬ１、スイッチング素子Ｓ１１０およびダイオードＤ１１０を介して定電圧電源Ｖ１に移動させて、主放電経路の電位を速やかに定電圧電源Ｖ１と同電位にすることができる。なお、このときスイッチング素子Ｓ１１０を流れる電流は、主放電経路に蓄積された電荷による分が主であって比較的小さい電流値となる。したがって、スイッチング素子Ｓ１１０はこの電流を流せるだけの大きさであればよく、定格値の比較的小さいＭＯＳＦＥＴ等をその素子数を少なくして構成することができる。
【０１２４】
このように、初期化期間後半部では、まずスイッチング素子Ｓ１１０をオンにして、初期化波形の電位を速やかに電圧Ｖｉ３まで引き下げる。その後スイッチング素子Ｓ５、Ｓ１２０をオフにして、定電圧電源Ｖ１及びＧＮＤ電位を主放電経路から電気的に分離して、初期化波形発生回路５２が電圧Ｖｉ３から電圧Ｖｉ４、すなわち負の電位Ｖａｄに向かって緩やかに下降する傾斜波形を安定に発生できるようにする。
【０１２５】
２−２−２  書込み期間
次に、書込み期間、すなわち走査パルス発生回路５３によって走査電極ＳＣ１〜ＳＣｎが駆動されている期間の、スイッチング素子Ｓ１１０、Ｓ１２０の動作について説明する。
【０１２６】
上述したように、本実施の形態における走査電極ＳＣ１〜ＳＣｎの駆動波形では、初期化期間後半部の終了とともに走査パルス発生回路５３のスイッチング素子Ｓ３１をオンにして電圧値Ｖｓｃｎの電力をスイッチング動作を行うＩＣ３１を介して走査電極ＳＣ１〜ＳＣｎに供給する。これにより、走査電極ＳＣ１〜ＳＣｎに印加される駆動波形は、初期化期間後半部の終了とともに速やかに電圧Ｖｉ４から電圧Ｖｓｃｎに上昇する。
【０１２７】
一方、書込み期間では、全ての走査電極ＳＣ１〜ＳＣｎに順次負の走査パルスを印加するために、初期化波形発生回路５２のスイッチング素子Ｓ２２をオンにして、低電圧電源Ｖ３と主放電経路とを電気的に導通させた状態にしている。また走査パルス発生回路５３のスイッチング素子Ｓ３２をオフにし、かつ維持パルス発生回路５１０８のスイッチング素子Ｓ１１０、Ｓ１２０をオフにして定電圧電源Ｖ１および電圧クランプ回路９０ｂのＧＮＤを主放電経路から電気的に分離した状態にし、かつ初期化波形発生回路５２のスイッチング素子Ｓ２１をオフにして定電圧電源Ｖ２を主放電経路から電気的に分離した状態にすることで、主放電経路の電位を負の電圧Ｖａｄに保っている。こうして、ＩＣ３１は、負の走査パルスを印加するタイミングでは定電圧電源Ｖ３からの電力を、それ以外の時には定電圧電源Ｖ４からの電力を走査電極ＳＣ１〜ＳＣｎに供給する。
【０１２８】
２−２−３  維持期間
次に、維持期間、すなわち維持パルス発生回路５１０８によって走査電極ＳＣ１〜ＳＣｎが駆動されている期間の、スイッチング素子Ｓ１１０、Ｓ１２０の動作について説明する。
【０１２９】
上述したように、本実施の形態における走査電極ＳＣ１〜ＳＣｎの駆動波形では、書込み期間の終了とともに駆動電圧を一旦０（Ｖ）にする。
【０１３０】
しかし、主放電経路の電位が定電圧電源Ｖ３からの電力供給によって負の電圧Ｖａｄになると、ダイオードＤ１２のカソード側の電位が電圧クランプ回路９０ｂのＧＮＤによる０（Ｖ）であるのに対し、アノード側の電位がそれよりも低い負の電位Ｖａｄとなってしまい、ダイオードＤ１２のアノード側からカソード側へ電流を流すことができない電気的に遮断された状態となってしまう。主放電経路を０（Ｖ）にするためには電圧クランプ回路９０ｂのＧＮＤと主放電経路とを電気的に導通させればよいが、ダイオードＤ１２が電気的に遮断された状態となってしまうと、主放電経路を速やかに０（Ｖ）にすることができなくなり、正常な駆動波形を発生させることが困難となる。
【０１３１】
そこで、本実施の形態では、書込み期間の終了とともにスイッチング素子Ｓ１２０とスイッチング素子Ｓ６とをオンにする。こうすることで、電圧クランプ回路９０ｂのＧＮＤと主放電経路とが電気的に導通され、主放電経路に蓄積された負の電荷を打ち消すように電圧クランプ回路のＧＮＤからの電荷がダイオードＤ１２０、スイッチング素子Ｓ１２０およびコイルＬ１を介して主放電経路に供給され、主放電経路の電位は速やかに０（Ｖ）になる。なお、このときスイッチング素子Ｓ１２０を流れる電流は、主放電経路に蓄積された負の電荷を打ち消す程度の比較的小さい電流値となる。したがって、スイッチング素子Ｓ１２０はこの電流を流せるだけの大きさであればよく、定格値の比較的小さいＭＯＳＦＥＴ等をその素子数を少なくして構成することができる。
【０１３２】
なお、一旦主放電経路の電位が０（Ｖ）になった後は、スイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６を従来通りに制御することで、電力の回収時には走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷に蓄えられた電力を逆流防止用ダイオードＤ２およびスイッチング素子Ｓ２を介して回収コンデンサＣ１に移動させ、電力の供給時には回収コンデンサＣ１に蓄えられた電力をスイッチング素子Ｓ１および逆流防止用ダイオードＤ１を介して走査電極ＳＣ１〜ＳＣｎに移動することができ、また、クランプ時には、電圧値Ｖｓｕｓの定電圧電源Ｖ１からスイッチング素子Ｓ５およびダイオードＤ１１を介して走査電極ＳＣ１〜ＳＣｎに電力を供給し、また、走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷に蓄えられた電力をダイオードＤ１２およびスイッチング素子Ｓ６を介してＧＮＤに放出することができる。
【０１３３】
このとき、維持パルス発生回路５１０８による維持パルスの立ち上がりが維持電極駆動回路６による維持パルスの立ち下がりの後に行われるように構成されている場合には、維持電極駆動回路６による維持パルスの立ち下がりの期間、少なくともスイッチング素子Ｓ１２０をオンにする。また、スイッチング素子Ｓ５をオンにしている維持期間はスイッチング素子Ｓ１１０をオンにする。また、維持パルス発生回路５１０８による維持パルスの立ち下がりが維持電極駆動回路６による維持パルスの立ち上がりの前に行われるように構成されている場合には、維持電極駆動回路６による維持パルスの立ち上がりの期間、少なくともスイッチング素子Ｓ１２０をオンにする。その他の維持期間中はスイッチング素子Ｓ１１０およびＳ１２０はオンオフどちらでもよい。これにより、ＰＤＰ１０に印加する維持パルスを歪の無い立ち下がり波形にすることができる。なお、維持電極駆動回路６による維持パルスの立ち下がりと維持パルス発生回路５１０８による維持パルスの立ち上がりとが同時に行われるように構成されている場合には、維持電極駆動回路６による維持パルスの立ち下がりの期間、スイッチング素子Ｓ１２０、Ｓ１２０をオフにする。また、維持電極駆動回路６による維持パルスの立ち上がりと維持パルス発生回路５１０８による維持パルスの立ち下がりとが同時に行われるように構成されている場合も同様に、維持電極駆動回路６による維持パルスの立ち上がりの期間、スイッチング素子Ｓ１２０をオフにする。その他の維持期間中は上述の通りである。
【０１３４】
２−３  効果
以上、本実施の形態によれば、維持パルス発生回路５１０８の電圧クランプ回路９０ｂにダイオードＤ１１、Ｄ１２を設けた構成とすることにより、維持パルス発生回路５１０８と初期化波形発生回路５２との間にスイッチング素子を配置することなく電圧クランプ回路９０ｂの定電圧電源Ｖ１およびＧＮＤを主放電経路から電気的に分離することができる。したがって、電力回収回路のコイルＬ１から走査電極ＳＣ１〜ＳＣｎまでの主放電経路におけるインピーダンスを低減することができ、ＰＤＰ１０の容量性負荷に蓄えられた電力の回収率を改善しての消費電力の削減を実現することができる。
【０１３５】
さらに、定格値の大きいダイオードを用いて駆動回路を構成することができるので、ＭＯＳＦＥＴ等のスイッチング素子を用いた場合と比較して、駆動回路を構成する素子数を削減することができる。
【０１３６】
さらに、主放電経路から定電圧電源Ｖ１へ流れ込む電流を遮断するか通すかを切替えることができるスイッチング素子Ｓ１１０およびダイオードＤ１１０を直列に接続するとともに直列に接続されたスイッチング素子Ｓ５およびダイオードＤ１１にコイルＬ１を挟んで並列に配置した構成としているので、ダイオードＤ１１が電気的に遮断された状態となっても、スイッチング素子Ｓ１１０をオンにすることによってスイッチング素子Ｓ１１０およびダイオードＤ１１０を介して主放電経路から定電圧電源Ｖ１へと電流を通すことができ、例えば主放電経路に蓄積された電圧値Ｖｓｅｔの電荷を定電圧電源Ｖ１に速やかに移動して主放電経路の電位を定電圧電源Ｖ１と同電位にするといったことができる。
【０１３７】
また、電圧クランプ回路９０ｂのＧＮＤから主放電経路へ流れ込む電流を遮断するか通すかを切替えることができるスイッチング素子Ｓ１２０およびダイオードＤ１２０を直列に接続するとともに直列に接続されたスイッチング素子Ｓ６およびダイオードＤ１２にコイルＬ１を挟んで並列に配置した構成としているので、ダイオードＤ１２が電気的に遮断された状態となっても、スイッチング素子Ｓ１２０をオンにすることによってスイッチング素子Ｓ１２０およびダイオードＤ１２０を介して電圧クランプ回路のＧＮＤから主放電経路へと電流を通すことができ、例えば主放電経路に蓄積された負の電圧値Ｖａｄの電荷を打ち消すような電荷を電圧クランプ回路９０ｂのＧＮＤから主放電経路に速やかに供給して主放電経路の電位をＧＮＤと同電位にするといったことができる。これにより、走査電極ＳＣ１〜ＳＣｎを駆動する電圧波形を歪無く安定に発生させることができるようになる。
【０１３８】
なお、初期化波形発生回路５２に負の電位の定電圧電源Ｖ３を用いない場合は、ダイオードＤ１２０およびスイッチング素子Ｓ１２０を用いずに電圧クランプ回路を構成することができる。
【０１３９】
２−４  変形例
２−４−１  変形例１
図１４は、本発明の実施の形態２におけるＰＤＰ駆動回路の構成の他の一例を示す図である。図１４に示すＰＤＰ駆動回路は走査電極駆動回路５０９および維持電極駆動回路６を備え、走査電極駆動回路５０９は、維持パルス発生回路５１０９と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【０１４０】
初期化波形を発生させる際に負電圧を印加する必要がなく初期化波形発生回路５２に負の電圧値の定電圧電源を用いない場合は、図１４に示すように、維持パルス発生回路５１０９の電圧クランプ回路９１ｂを、図１３のダイオードＤ１２０およびスイッチング素子Ｓ１２０を用いずに構成することも可能である。このような構成であっても上述と同様の効果を得ることができる。
【０１４１】
２−４−２  変形例２
図１５は、本発明の実施の形態２におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図１５に示すＰＤＰ駆動回路は走査電極駆動回路５１０および維持電極駆動回路６を備え、走査電極駆動回路５１０は、維持パルス発生回路５１１０と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【０１４２】
図１５に示すように、図１３のダイオードＤ１２０およびスイッチング素子Ｓ１２０に代えて、維持パルス発生回路５１１０の電圧クランプ回路９２ｂに従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０２を用いた構成とすることも可能である。この構成では、スイッチング素子Ｓ１０２のオフ、オンの切替えにより電圧クランプ回路９２ｂのＧＮＤから主放電経路へ流れる電流を遮断するか通すかを切替えることができる。
【０１４３】
２−４−３  変形例３
図１６は、本発明の実施の形態２におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図１６に示すＰＤＰ駆動回路は走査電極駆動回路５１１および維持電極駆動回路６を備え、走査電極駆動回路５１１は、維持パルス発生回路５１１１と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【０１４４】
図１６に示すように、図１３のダイオードＤ１１０およびスイッチング素子Ｓ１１０に代えて、維持パルス発生回路５１１１の電圧クランプ回路９３ｂにおいて従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０１を用いた構成とすることも可能である。この構成では、スイッチング素子Ｓ１０１のオフ、オンの切替えにより主放電経路から定電圧電源Ｖ１へ流れる電流を遮断するか通すかを切替えることができる。
【０１４５】
上記変形例２、３で示したように、ダイオードＤ１１０およびスイッチング素子Ｓ１１０と、ダイオードＤ１２０およびスイッチング素子Ｓ１２０とのいずれか一方に代えて、従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０１またはＳ１０２を電圧クランプ回路に用いた構成とすることもでき、上述と同様の効果を得ることができる。
【０１４６】
２−４−４  変形例４
図１７は、本発明の実施の形態２におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図１７に示すＰＤＰ駆動回路は走査電極駆動回路５１２および維持電極駆動回路６を備え、走査電極駆動回路５１２は、維持パルス発生回路５１１２と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【０１４７】
図１７に示すように、図１３のダイオードＤ１２０およびスイッチング素子Ｓ１２０に代えて、維持パルス発生回路５１１２と初期化波形発生回路５２との間の主放電経路上に従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ９を設けた構成とすることも可能である。この構成では、スイッチング素子Ｓ９のオフ、オンの切替えにより電圧クランプ回路のＧＮＤから主放電経路へ流れる電流を遮断するか通すかを切替えることができる。
【０１４８】
２−４−５  変形例５
図１８は、本発明の実施の形態２におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図１８に示すＰＤＰ駆動回路は走査電極駆動回路５１３および維持電極駆動回路６を備え、走査電極駆動回路５１３は、維持パルス発生回路５１１３と初期化波形発生回路５２と走査パルス発生回路５３とを有している。
【０１４９】
図１８に示すように、図１３のダイオードＤ１１０およびスイッチング素子Ｓ１１０に代えて、維持パルス発生回路５１１３と初期化波形発生回路５２との間の主放電経路上に従来と同様のＭＯＳＦＥＴ等によるスイッチング素子Ｓ１０を設けた構成とすることも可能である。この構成では、スイッチング素子Ｓ１０のオフ、オンの切替えにより主放電経路から定電圧電源Ｖ１へ流れる電流を遮断するか通すかを切替えることができる。このように、ダイオードＤ１１０およびスイッチング素子Ｓ１１０とダイオードＤ１２０およびスイッチング素子Ｓ１２０とのいずれか一方に代えて維持パルス発生回路５１１２または５１１３と初期化波形発生回路５２との間の主放電経路上にＭＯＳＦＥＴ等を用いたスイッチング素子を設ける構成とすることもできる。
【０１５０】
２−４−６  変形例６
本実施の形態では、電力回収回路におけるＬＣ共振用のコイルを、図１３から図１８に示したようにコイルＬ１だけで構成した例を説明したが、この構成に何等限定するものではない。例えば、電力の回収時と再利用時とで共振周波数を変える等の目的のために、電力回収回路のコイルを２つにした構成であっても、同様の効果を得ることができる。図１９は、本発明の実施の形態２におけるＰＤＰ駆動回路の構成のさらに他の一例を示す図である。図１９に示した構成が図１３に示した構成と異なる点は、走査電極駆動回路５１４における維持パルス発生回路５１１４の電力回収回路におけるＬＣ共振用のコイルをコイルＬ１ＡとコイルＬ１Ｂとの２つにし、電力の回収時にはコイルＬ１Ｂを用い、電力の再利用時にはコイルＬ１Ａを用いる構成とした点である。例えば、電力回収回路をこのような構成としても、上述と同様の効果を得ることができる。なお、図１９では、電力回収回路のコイルＬ１ＡをダイオードＤ１１のカソード側に、コイルＬ１ＢをダイオードＤ１２のアノード側に接続した構成を示したが、例えば、コイルＬ１ＡをダイオードＤ１１のアノード側に接続した構成や、あるいはコイルＬ１ＢをダイオードＤ１２のカソード側に接続した構成であってもよい。また、図１４から図１８に示した構成においても、図１９、図２０に示した電力回収回路の構成を適用することができる。
【０１５１】
２−４−７  変形例７
図２０（ａ）、（ｂ）は電力回収回路の別の構成例を示した図である。図２０（ａ）に示す電力回収回路は、図１３から図１８の電力回収回路の構成において、スイッチング素子Ｓ１、Ｓ２の代わりにスイッチング回路Ｑ１、Ｑ２をそれぞれ用いている。スイッチング回路Ｑ１はスイッチング素子Ｑ１１と、ダイオードＱ１２との並列回路である。スイッチング回路Ｑ２はスイッチング素子Ｑ２１と、ダイオードＱ２２との並列回路である。ダイオードＤ１とダイオードＱ１２、ダイオードＤ２とダイオードＱ２２はそれぞれバックトゥバック接続される。スイッチング素子Ｑ１１、Ｑ２１はＭＯＳＦＥＴやＩＧＢＴ等で構成され、耐圧等の仕様に応じて適宜選択される。
【０１５２】
また、図２０（ｂ）に示す電力回収回路は、図１９と同様に２つのコイルを用いた構成である。図２０（ｂ）に示す電力回収回路では、図１９における構成において、スイッチング素子Ｓ１、Ｓ２の代わりにスイッチング素子とダイオードの並列回路からなるスイッチング回路Ｑ１、Ｑ２をそれぞれ用いている。
【０１５３】
なお、図２０（ａ）、（ｂ）においては、ダイオードＤ１１０及びスイッチング素子Ｓ１１０の直列回路、並びにダイオードＤ１２０及びスイッチング素子Ｓ１２０の直列回路をともに示している。しかし、ダイオードＤ１１０及びスイッチング素子Ｓ１１０の直列回路は、Ｖset分離スイッチがダイオード化された場合に必要となり、ダイオードＤ１２０及びスイッチング素子Ｓ１２０の直列回路は、Ｖad分離スイッチがダイオード化された場合にのみ必要となる。すなわち、図１７のようにＶad分離スイッチとしてダイオードＤ１２がない場合は、図２０（ａ）、（ｂ）において、ダイオードＤ１２０及びスイッチング素子Ｓ１２０の直列回路は不要となる。また、図１８のようにＶset分離スイッチとしてのダイオードＤ１１がない場合は、図２０（ａ）、（ｂ）において、ダイオードＤ１１０及びスイッチング素子Ｓ１１０の直列回路は不要となる。
【０１５４】
本発明の実施の形態１および実施の形態２におけるＰＤＰ１０が所望する駆動波形においては、書込み期間の電位が０（Ｖ）以下で維持期間の最初の電位が０（Ｖ）の場合について示したが、ＰＤＰ１０が所望する駆動波形が書込み期間の電位が０（Ｖ）以上で維持期間の最初の電位が０（Ｖ）の場合については、スイッチング素子Ｓ１２、Ｓ１２０、Ｓ１０２やダイオードＤ１２が不要になることはいうまでもない。
【０１５５】
（実施の形態３）
本実施の形態及び以下の実施形態では、ＰＤＰ駆動回路における、維持スイッチ、分離スイッチ及び電力回収回路の接続位置についての種々のバリエーションを説明する。
【０１５６】
図２１Ａは、ＰＤＰ駆動回路における回路トポロジの一例を示した図である。同図において、ブロックＡ〜Ｌのいずれかに、維持スイッチ、分離スイッチ及び電力回収回路がそれぞれ適宜配置される。なお、何も配置されないブロックは単なる接続点とみなされる。また、図２１Ａにおいては、図１等に示される走査パルス発生回路５３内の電源Ｖ４、ダイオードＤ３１、コンデンサ３１、スイッチング素子Ｓ３１、Ｓ３２からなる回路は説明の便宜上省略しているが、その回路は、図２１Ａにおいても、図１等と同様の接続関係でスキャンＩＣ（IC31）に対して接続されているものとする。
【０１５７】
維持スイッチは、高圧側に配置されるハイサイド維持スイッチと、低圧側に配置されるローサイド維持スイッチを含む。ハイサイド維持スイッチは維持電圧Ｖsusを供給するためのスイッチであり、前述の実施形態におけるスイッチＳ５に相当する。ローサイド維持スイッチは、グランド電位を供給するためのスイッチであり、前述の実施形態におけるスイッチＳ６に相当する。
【０１５８】
また、分離スイッチはＶset分離スイッチとＶad分離スイッチを含む。Ｖset分離スイッチは、ダイオードＤ１１、スイッチング素子Ｓ１０またはスイッチング素子Ｓ１０１に相当し、特に実施の形態１の場合、ダイオードＤ１１には並列にスイッチング素子Ｓ１１が接続される。Ｖad分離スイッチは、ダイオードＤ１２、スイッチング素子Ｓ９またはスイッチング素子Ｓ１０２に相当し、特に実施の形態１の場合、ダイオードＤ１２には並列にスイッチング素子Ｓ１２が接続される。
【０１５９】
電力回収回路は、ＰＤＰ１０から回収コンデンサＣ１へ電力を回収するローサイド電力回収回路と、回収した電力を回収コンデンサＣ１からＰＤＰ１０へ供給するハイサイド電力回収回路とを含む。これらの具体的な構成は図１、１０、１１、１３、１９、２０等に示したとおりである。
【０１６０】
例えば、ローサイド電力回収回路は、実施の形態１の図１等においては、回収コンデンサＣ１、ダイオードＤ２、スイッチング素子Ｓ２及びコイルＬ１を含む回路に相当し、図１０においては、回収コンデンサＣ１、スイッチＳ２、ダイオードＤ２及びコイルＬ１Ｂを含む回路に相当する。また、実施の形態２の図１３等においては、ローサイド電力回収回路は、回収コンデンサＣ１、ダイオードＤ２、スイッチング素子Ｓ２、コイルＬ１に加えてダイオードＤ１２０及びスイッチング素子Ｓ１２０を含む回路に相当する。
【０１６１】
ハイサイド電力回収回路は、例えば、実施の形態１の図１等においては、回収コンデンサＣ１、ダイオードＤ１、スイッチング素子Ｓ１及びコイルＬ１を含む回路に相当する。また、図１０においては、回収コンデンサＣ１、スイッチＳ１、ダイオードＤ１及びコイルＬ１Ａを含む回路に相当する。また、実施の形態２の図１３等においては、ハイサイド電力回収回路は、回収コンデンサＣ１、ダイオードＤ１、スイッチング素子Ｓ１、コイルＬ１に加えてダイオードＤ１１０及びスイッチング素子Ｓ１１０を含む回路に相当する。
【０１６２】
図２１Ａにおいて、ブロック９０は、初期化期間において正電圧Ｖsetを供給する回路ブロックであり、図１等における定電圧電源Ｖ２及びスイッチング素子Ｓ２１からなる回路に相当する。ブロック９１は、初期化期間において負電圧Ｖadを供給する回路ブロックであり、図１等における定電圧電源Ｖ３及びスイッチング素子Ｓ２２からなる回路に相当する。
【０１６３】
スキャンＩＣ（IC31）は図２１Ｂに示すような構成を有しており、高圧側スイッチと低圧側スイッチの直列回路が走査電極の数だけ並列に接続されてなる回路である。各高圧側スイッチの高圧側端は共通に高圧側入力端子Ｐ１に接続される。各低圧側スイッチの低圧側端も共通に低圧側入力端子Ｐ２に接続される。
【０１６４】
図２１Ａの例では、スキャンＩＣ（IC31）の高圧側入力端子Ｐ１は、電圧Ｖsusを供給するブロック９０に接続され、低圧側スイッチの低圧側入力端子Ｐ２は、電圧Ｖadを供給するブロック９１に接続される。また、維持パルス発生回路の出力はスキャンＩＣ（IC31）の低圧側入力端子Ｐ２に接続される。すなわち、維持期間中、スキャンＩＣ（IC31）の低圧側入力端子Ｐ２を介してＰＤＰ１０への電流の供給またはＰＤＰ１０からの電流の掃引がなされる。
【０１６５】
図２１Ａに示すような回路トポロジにおいて以下のような配置のバリエーションが考えられる。
【０１６６】
３−１  パターン１
本パターンでは、ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＢに、Ｖad分離スイッチがブロックＣにそれぞれ配置される。ハイサイド電力回収回路はブロックＧ、Ｈ、Ｉ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＧ、Ｈ、Ｉ、Ｌのいずれかに配置される。
【０１６７】
本パターンでは、Ｖset分離回路及びＶad分離回路をダイオードで構成することができ、実装面積を低減できるという効果がある。
【０１６８】
３−２  パターン２
本パターンでは、ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＣに、Ｖset分離スイッチがブロックＢに、Ｖad分離スイッチがブロックＤにそれぞれ配置される。ハイサイド電力回収回路はブロックＧ、Ｈ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＧ、Ｈ、Ｌのいずれかに配置される。
【０１６９】
本パターンでは、Ｖset分離回路及びＶad分離回路をダイオードで構成することができ、実装面積を低減できるという効果がある。
【０１７０】
３−３  パターン３
本パターンでは、ハイサイド維持スイッチがブロックＢに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＡに、Ｖad分離スイッチがブロックＦにそれぞれ配置される。この場合、Ｖad分離スイッチは主放電経路内に挿入されることから、Ｖad分離スイッチを、一方向にしか電流を流さないダイオードで構成することはできず、双方向に電流を流すことができ且つ導通制御が可能なＭＯＳＦＥＴ等のスイッチング素子で構成する必要がある。
【０１７１】
ハイサイド電力回収回路はブロック、Ｈ、Ｋ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＨ、Ｋ、Ｌのいずれかに配置される。
【０１７２】
本パターンでは、Ｖset分離回路をダイオードで構成することができる。
【０１７３】
３−４  パターン４
本パターンでは、ハイサイド維持スイッチがブロックＢに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＡに、Ｖad分離スイッチがブロックＣにそれぞれ配置される。ハイサイド電力回収回路はブロック、Ｈ、Ｉ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＨ、Ｉ、Ｌのいずれかに配置される。
【０１７４】
本パターンでは、Ｖset分離回路及びＶad分離回路をダイオードで構成することができ、実装面積を低減できるという効果がある。
【０１７５】
３−５  パターン５
本パターンでは、ハイサイド維持スイッチがブロックＢに、ローサイド維持スイッチがブロックＣに、Ｖset分離スイッチがブロックＡに、Ｖad分離スイッチがブロックＤにそれぞれ配置される。ハイサイド電力回収回路はブロック、Ｈ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＨ、Ｌのいずれかに配置される。
【０１７６】
本パターンでは、Ｖset分離回路及びＶad分離回路をダイオードで構成することができ、実装面積を低減できるという効果がある。
【０１７７】
３−６  パターン６
本パターンでは、ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＥに、Ｖad分離スイッチがブロックＣにそれぞれ配置される。この場合、Ｖset分離スイッチは主放電経路内に挿入されることから、Ｖset分離スイッチを一方向にしか電流を流さないダイオードで構成することはできず、双方向に電流を流すことができ且つ導通制御が可能なＭＯＳＦＥＴ等のスイッチング素子で構成する必要がある。
【０１７８】
ハイサイド電力回収回路はブロックＨ、Ｉ、Ｊ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＨ、Ｉ、Ｊ、Ｌのいずれかに配置される。
【０１７９】
本パターンでは、Ｖad分離回路をダイオードで構成することができる。Ｖset分離回路はスイッチング素子で構成する必要がある。
【０１８０】
３−７  パターン７
本パターンでは、ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＣに、Ｖset分離スイッチがブロックＥに、Ｖad分離スイッチがブロックＤにそれぞれ配置される。この場合、Ｖset分離スイッチは主放電経路内に挿入されることから、Ｖset分離スイッチを一方向にしか電流を流さないダイオードで構成することはできず、双方向に電流を流すことができ且つ導通制御が可能なＭＯＳＦＥＴ等のスイッチング素子で構成する必要がある。
【０１８１】
ハイサイド電力回収回路はブロックＨ、Ｊ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＨ、Ｊ、Ｌのいずれかに配置される。
【０１８２】
本パターンでは、Ｖad分離回路をダイオードで構成することができる。Ｖset分離回路はスイッチング素子で構成する必要がある。
【０１８３】
３−８  パターン８
本パターンでは、ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＢに、Ｖad分離スイッチがブロックＦにそれぞれ配置される。この場合、Ｖad分離スイッチは主放電経路内に挿入されることから、Ｖad分離スイッチを一方向にしか電流を流さないダイオードで構成することはできず、双方向に電流を流すことができ且つ導通制御が可能なＭＯＳＦＥＴ等のスイッチング素子で構成する必要がある。
【０１８４】
ハイサイド電力回収回路はブロックＧ、Ｈ、Ｋ、Ｌのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＧ、Ｈ、Ｋ、Ｌのいずれかに配置される。本パターンでは、Ｖset分離回路をダイオードで構成することができる。Ｖad分離回路はスイッチング素子で構成する必要がある。
【０１８５】
本パターンの一例として、ブロックＡにスイッチング素子Ｓ５が、ブロックＢにダイオードＤ１１及びそれに並列に接続されたスイッチング素子Ｓ１１が、ブロックＤにスイッチング素子Ｓ６が、ブロックＦにスイッチング素子Ｓ９が、ブロックＧにハイサイド電力回収回路が、ブロックＨにローサイド電力回収回路が配置される。
【０１８６】
３−９  効果
上記パターン１からパターン８では、初期化期間の正のピーク電圧ＶsetをＰＤＰ１０に印加した場合でも、Ｖset分離スイッチに印加される電圧は、電圧Ｖsetからアドレス用電圧（Ｖscn）を減じた電圧までしか上昇しないため、分離スイッチの耐圧を低減できる。また、放電電流がＶset分離回路とＶad分離回路のいずれか一方しか流れないため、回路損失が低減する。
【０１８７】
また、図２１Ａにおいて、電圧Ｖsusを供給するブロック９０はスキャンＩＣ（IC31）の高圧側の入力端に接続されているが、電圧Ｖadを供給するブロック９１と同様に、スキャンＩＣ（IC31）の低圧側の入力端に接続してもよい（この場合、図１等の構成となる。）。この場合、上述した組み合わせのうち、ブロックＬに電力回収回路を配置する組み合わせが排除される。
【０１８８】
上記パターン１〜８において電力回収回路の位置に応じて次のような効果がある。電力回収回路をブロックＧ、Ｉに配置することで、ハイサイド電力回収回路のダイオード又はローサイド電力回収回路のスイッチの耐圧を低下できる。また、電力回収回路をブロックＨ、Ｋ、Ｌに配置することで、回収電流が分離回路を通らないので、分離回路の損失を低減することができ、その結果、回収効率を向上できる。
【０１８９】
要するに、電力回収回路が配置されるブロックとＰＤＰ１０との間に分離回路を配置しない場合（例えば、電力回収回路をブロックＫ、Ｌに配置する場合）は、回収電流が分離回路を通らないので、分離回路の損失を低減することができ、回収効率を向上できる（この効果を「電流メリット」という。）。また、電力回収回路を配置するブロックを、分離回路を配置するブロックに対してＰＤＰ側に配置する場合（例えば、電力回収回路をブロックＧ、Ｈ、Ｉに配置する場合）、電力回収回路には最大でも維持電圧Ｖsusしか印加されないため、電力回収回路に含まれるダイオード又はスイッチの耐圧を低下できる（この効果を「電圧メリット」という。）。以上の点は以下の実施形態でも同様である。例えば最適駆動条件が、高い初期化電圧（Ｖset、Ｖad）を必要とする場合は、電圧メリットを優先させる構成が適する。パネル容量が大きく、回収すべき電力が高い場合又は且つ回収に許容される時間が短い場合（回収電流が大きい場合）、電流メリット優先の構成が適している。なお、回収電流の大きさは、維持電圧と、パネル容量と、維持電圧の立上り時間の逆数又は立下り時間の逆数との積に依存する。
【０１９０】
（実施の形態４）
図２２は、ＰＤＰ駆動回路における回路トポロジの別の例を示した図である。
【０１９１】
図２２の例では、スキャンＩＣ（IC31）の高圧側入力端子Ｐ１は、電圧Ｖsetを供給するブロック９０に接続され、低圧側スイッチの低圧側入力端子Ｐ２は、電圧Ｖadを供給するブロック９１に接続される。また、維持パルス発生回路の高圧側出力（Ｖsus）がスキャンＩＣ（IC31）の高圧側入力端子Ｐ１に接続され、維持パルス発生回路の低圧側出力（グランド）が低圧側入力端子Ｐ２に接続される。すなわち、維持期間中、スキャンＩＣ（IC31）の高圧側入力端子Ｐ１を介してＰＤＰ１０への電流が供給され、低圧側入力端子Ｐ２を介してＰＤＰ１０から電流が掃引される。
【０１９２】
図２２に示すような回路トポロジにおいて以下のような配置のバリエーションが考えられる。
【０１９３】
４−１  パターン１
本パターンでは、ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＢに、Ｖad分離スイッチがブロックＣにそれぞれ配置される。ハイサイド電力回収回路はブロックＥ、Ｆ、Ｇ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＥ、Ｆ、Ｇ、Ｈのいずれかに配置される。
【０１９４】
４−２  パターン２
本パターンでは、ハイサイド維持スイッチがブロックＢに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＡに、Ｖad分離スイッチがブロックＣにそれぞれ配置される。ハイサイド電力回収回路はブロックＦ、Ｇ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＦ、Ｇ、Ｈのいずれかに配置される。
【０１９５】
４−３  パターン３
本パターンでは、ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＣに、Ｖset分離スイッチがブロックＢに、Ｖad分離スイッチがブロックＤにそれぞれ配置される。ハイサイド電力回収回路はブロックＥ、Ｇ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＥ、Ｇ、Ｈのいずれかに配置される。
【０１９６】
４−４  パターン４
本パターンでは、ハイサイド維持スイッチがブロックＢに、ローサイド維持スイッチがブロックＣに、Ｖset分離スイッチがブロックＡに、Ｖad分離スイッチがブロックＤにそれぞれ配置される。ハイサイド電力回収回路はブロックＧ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＧ、Ｈのいずれかに配置される。
【０１９７】
上記パターン１〜４では、Ｖset分離回路及びＶad分離回路をダイオードで構成することができ、実装面積を低減できるという効果がある。また、放電電流がＶset分離回路とＶad分離回路のいずれか一方しか流れないため、回路損失が低減する。
【０１９８】
（実施の形態５）
図２３は、ＰＤＰ駆動回路における回路トポロジのさらに別の例を示した図である。図２３の例では、スキャンＩＣ（IC31）の高圧側入力端子Ｐ１は、電圧Ｖsetを供給するブロック９０に接続され、低圧側スイッチの低圧側入力端子Ｐ２は、電圧Ｖadを供給するブロック９１に接続される。また、維持パルス発生回路の高圧側出力（Ｖsus）がスキャンＩＣ（IC31）の低圧側入力端子Ｐ２に接続され、維持パルス発生回路の低圧側出力（グランド）が高圧側入力端子Ｐ１に接続される。すなわち、維持期間中、スキャンＩＣ（IC31）の低圧側入力端子Ｐ２を介してＰＤＰ１０への電流が供給され、高圧側入力端子Ｐ１を介してＰＤＰ１０から電流が掃引される。
【０１９９】
図２３に示すような回路トポロジにおいて以下のような配置のバリエーションが考えられる。
【０２００】
５−１  パターン１
ハイサイド維持スイッチがブロックＤに、ローサイド維持スイッチがブロックＡに、Ｖset分離スイッチがブロックＣにそれぞれ配置される。Ｖad分離回路は配置されない。ハイサイド電力回収回路がブロックＥ、Ｆ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＥ、Ｆ、Ｈのいずれかに配置される。
【０２０１】
５−２  パターン２
ハイサイド維持スイッチがブロックＣに、ローサイド維持スイッチがブロックＡに、Ｖset分離スイッチがブロックＤにそれぞれ配置される。Ｖad分離回路は配置されない。ハイサイド電力回収回路がブロックＥ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＥ、Ｈのいずれかに配置される。
【０２０２】
上記パターン１、２では、初期化期間において負のピーク電圧Ｖadが印加されても、ローサイド維持スイッチのドレイン電圧が正に保たれるため、Ｖad分離回路が不要になる。この場合、スキャンＩＣのハイサイドスイッチが分離スイッチの機能を果たす。
但し、スキャンＩＣが放電するかしないかを選択させる時（アドレス時）に使用する電圧Ｖ４が、Ｖａｄ電圧よりも大きい場合である。
【０２０３】
（実施の形態６）
図２４は、ＰＤＰ駆動回路における回路トポロジのさらに別の例を示した図である。
【０２０４】
図２４の例では、スキャンＩＣ（IC31）の高圧側入力端子Ｐ１は、電圧Ｖsusを供給するブロック９０に接続され、低圧側スイッチの低圧側入力端子Ｐ２は、電圧Ｖadを供給するブロック９１に接続される。また、維持パルス発生回路の出力がスキャンＩＣ（IC31）の高圧側入力端子Ｐ１に接続される。すなわち、維持期間中、スキャンＩＣ（IC31）の高圧側入力端子Ｐ１を介してＰＤＰ１０への電流の供給またはＰＤＰ１０からの電流の掃引がなされる。
【０２０５】
図２４に示すような回路トポロジにおいて以下のような配置のバリエーションが考えられる。
【０２０６】
６−１  パターン１
ハイサイド維持スイッチがブロックＡに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＢにそれぞれ配置される。Ｖad分離回路は配置されない。ハイサイド電力回収回路がブロックＥ、Ｆ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＥ、Ｆ、Ｈのいずれかに配置される。
【０２０７】
６−２  パターン２
ハイサイド維持スイッチがブロックＢに、ローサイド維持スイッチがブロックＤに、Ｖset分離スイッチがブロックＡにそれぞれ配置される。Ｖad分離回路は配置されない。ハイサイド電力回収回路がブロックＦ、Ｈのいずれかに配置されるとともに、ローサイド電力回収回路もブロックＦ、Ｈのいずれかに配置される。
【０２０８】
上記パターン１、２では、初期化期間において負のピーク電圧Ｖadが印加されても、ローサイド維持スイッチのドレイン電圧が正に保たれるため、Ｖad分離回路が不要になる。この場合、スキャンＩＣのハイサイドスイッチが分離スイッチの機能を果たす。
【０２０９】
本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。
【０２１０】
なお、本出願は日本国特許出願、特願２００５−１４９０４５号（２００５年５月２３日提出）に関連し、それらの内容は参照することにより本文中に組み入れられる。
【産業上の利用可能性】
【０２１１】
本発明は、電力回収回路を有し、主放電経路におけるインピーダンスを低減して無効な消費電力を低減したＰＤＰ駆動回路およびプラズマディスプレイ装置において、特に、駆動回路を構成する素子数を削減してその設置面積を縮小するとともに歪の少ない駆動波形を生成することができるＰＤＰ駆動回路およびプラズマディスプレイ装置に有用である。
【図面の簡単な説明】
【０２１２】
【図１】本発明の実施の形態１におけるＰＤＰ駆動回路の構成を示す図
【図２】ＰＤＰの構造を示す斜視図
【図３】ＰＤＰの電極配列図
【図４】ＰＤＰの各電極に印加する各駆動電圧波形を示す図
【図５】ＰＤＰ駆動回路の構成の他の一例を示す図
【図６】ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図７】ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図８】ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図９】ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図１０】ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図１１】電力回収回路の別の構成例を示す図
【図１２】同ＰＤＰを組み込んだプラズマディスプレイ装置の電気的構成を示すブロック図
【図１３】本発明の実施の形態２におけるＰＤＰ駆動回路の構成を示す図
【図１４】同ＰＤＰ駆動回路の構成の他の一例を示す図
【図１５】同ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図１６】同ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図１７】同ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図１８】同ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図１９】同ＰＤＰ駆動回路の構成のさらに他の一例を示す図
【図２０】電力回収回路の別の構成例を示す図
【図２１Ａ】本発明の実施の形態３におけるＰＤＰ駆動回路における回路トポロジの一例を示した図
【図２１Ｂ】スキャンＩＣの構成を示す図
【図２２】本発明の実施の形態４におけるＰＤＰ駆動回路における回路トポロジを示した図
【図２３】本発明の実施の形態５におけるＰＤＰ駆動回路における回路トポロジを示した図
【図２４】本発明の実施の形態６におけるＰＤＰ駆動回路における回路トポロジを示した図
【図２５】電力回収回路を備えた走査電極駆動回路および維持電極駆動回路の回路図
【図２６】維持パルス発生回路の電圧クランプ回路にスイッチング素子を設けた走査電極駆動回路および維持電極駆動回路の回路図
【符号の説明】
【０２１３】
１    ＡＤコンバータ
２    映像信号処理回路
３    サブフィールド処理回路
４    データ電極駆動回路
５，５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８，５０９，５１０，５１１，５１２，５１３，５１４，５２１，５２２    走査電極駆動回路
６    維持電極駆動回路
１０    プラズマディスプレイパネル（ＰＤＰ）
２２    走査電極
２３    維持電極
３２    データ電極
５１，６１，５１０１，５１０２，５１０３，５１０４，５１０５，５１０６，５１０７，５１０８，５１０９，５１１０，５１１１，５１１２，５１１３，５１１４，５１２１，５１２２    維持パルス発生回路
５２    初期化波形発生回路
５３    走査パルス発生回路
Ｃ１，Ｃ２    回収コンデンサ
Ｃ３１    コンデンサ
Ｌ１，Ｌ２，Ｌ１Ａ，Ｌ１Ｂ    コイル
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ１１，Ｄ１２，Ｄ３１，Ｄ１０１，Ｄ１０２，Ｄ１１０，Ｄ１２０    ダイオード 
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ１０１，Ｓ１０２，Ｓ１１０，Ｓ１２０    スイッチング素子
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５    定電圧電源
ＩＣ３１    スキャンＩＣ
【図１】
2008542792.tif 000003
【図２】
2008542792.tif 000004
【図３】
2008542792.tif 000005
【図４】
2008542792.tif 000006
【図５】
2008542792.tif 000007
【図６】
2008542792.tif 000008
【図７】
2008542792.tif 000009
【図８】
2008542792.tif 000010
【図９】
2008542792.tif 000011
【図１０】
2008542792.tif 000012
【図１１Ａ】
2008542792.tif 000013
【図１１Ｂ】
2008542792.tif 000014
【図１２】
2008542792.tif 000015
【図１３】
2008542792.tif 000016
【図１４】
2008542792.tif 000017
【図１５】
2008542792.tif 000018
【図１６】
2008542792.tif 000019
【図１７】
2008542792.tif 000020
【図１８】
2008542792.tif 000021
【図１９】
2008542792.tif 000022
【図２０Ａ】
2008542792.tif 000023
【図２０Ｂ】
2008542792.tif 000024
【図２１Ａ】
2008542792.tif 000025
【図２１Ｂ】
2008542792.tif 000026
【図２２】
2008542792.tif 000027
【図２３】
2008542792.tif 000028
【図２４】
2008542792.tif 000029
【図２５】
2008542792.tif 000030
【図２６】
2008542792.tif 000031
【国際調査報告】
2008542792.tif 000032
2008542792.tif 000033