(57)【要約】  パラレルデータ伝送テストシステムは、複数の入力テスト値を「論理的に調整」し、相互に意図的に導入された論理的相違（例えば、反転）を取り除く論理調整回路（１０６−０〜１０６−Ｎ）に受信したテストデータを供給する入力選択回路（１０４−０〜１０４−Ｎ）を有する受信機セクション（１００）を備える。結果結合回路（１０８）は、出力データ値を論理的に結合し、これにより得られるシーケンスをパターンシーケンステスト回路（１１０）に供給する。
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【特許請求の範囲】
【請求項１】
それぞれが対応するパラレルデータ伝送ラインからテストデータ値のシーケンスを受信するように接続され、第１の選択値に基づき、受信した各テストデータ値を選択的に反転させ、論理的に調整されたデータ値を生成する複数の入力論理調整回路と、
論理的に調整されたデータ値を論理的に結合し、まとめられたテストデータ値シーケンスを出力する論理回路と、
上記まとめられたテストデータ値シーケンスが、期待されたテストデータ値シーケンスに対応するかを判定するビットパターンシーケンステスト回路とを有する受信機セクションを備えるパラレルデータ伝送テスト回路。
【請求項２】
テストパターン選択値に基づいて、対応するパラレルデータ伝送ラインを介して、対応する論理調整回路が受信した、送信されたテストデータ値を出力する入力選択回路を更に備える請求項１記載のパラレルデータ伝送テスト回路。
【請求項３】
上記各入力選択回路は、対応するパラレルデータ伝送ラインに接続された入力端子と、テストパターン発成器が生成したデータ値を出力する第１の出力端子と、該テストパターン発成器が生成したデータ値を反転することによって生成されたデータ値を出力する第２の出力端子とを有するデマルチプレクサ（ｄｅ−ＭＵＸ）を備えることを特徴とする請求項２記載のパラレルデータ伝送テスト回路。
【請求項４】
上記各論理調整回路は、対応する上記入力選択回路のデマルチプレクサの第１の出力端子に接続された第１の入力端子と、対応する上記入力選択回路のデマルチプレクサの第２の出力端子に接続された第２の入力端子とを有するマルチプレクサ（ＭＵＸ）を備えることを特徴とする請求項３記載のパラレルデータ伝送テスト回路。
【請求項５】
上記各入力選択回路のデマルチプレクサは、第１の固定値生成器に対応して生成されたデータ値を出力する第３の出力端子を有し、
当該パラレルデータ伝送テスト回路は、上記デマルチプレクサの第３の出力端子から入力されたテスト値の何れかが第１の論理値ではない場合、これを示す信号を生成する第１の固定値チェック回路を更に備えることを特徴とする請求項３記載のパラレルデータ伝送テスト回路。
【請求項６】
上記各入力選択回路のデマルチプレクサは、第２の固定値生成器に対応して生成されたデータ値を出力する第４の出力端子を有し、
当該パラレルデータ伝送テスト回路は、上記デマルチプレクサの第４の出力端子から入力されたテスト値の何れかが第２の論理値ではない場合、これを示す信号を生成する第２の固定値チェック回路を更に備えることを特徴とする請求項５記載のパラレルデータ伝送テスト回路。
【請求項７】
上記ビットパターンシーケンステスト回路、第１の固定値チェック回路及び第２の固定値チェック回路から出力されたテスト結果を論理的に結合する合格／不合格結果回路を更に備える請求項６記載のパラレルデータ伝送テスト回路。
【請求項８】
上記論理回路は、複数の入力論理調整回路のそれぞれに接続された少なくとも１つの入力端子を有し、ＯＲ論理回路及びＮＯＲ論理回路からなるグループから選択される複数の入力論理回路を備えることを特徴とする請求項１記載のパラレルデータ伝送テスト回路。
【請求項９】
上記ビットパターンシーケンステスト回路は、擬似ランダムビットシーケンスチェック回路を備えることを特徴とする請求項１記載のパラレルデータ伝送テスト回路。
【請求項１０】
上記受信機セクションは、集積回路の基板に形成されていることを特徴とする請求項１記載のパラレルデータ伝送テスト回路。
【請求項１１】
対応するデータ入力端子と反転パス又は該非反転パスを選択回路出力端子に接続するスイッチ回路との間に接続された反転パス及び非反転パスをそれぞれ有する対応する論理均一化回路にそれぞれ接続された複数のデータ入力端子と、論理的に調整されたデータ値を論理的に結合し、まとめられたテストデータ値シーケンスを出力する論理回路とを有する受信機セクションと、
パラレルデータ伝送ラインを介して、上記受信機セクションに接続され、ビットパターンシーケンス生成回路と、対応する１つのパラレルデータ伝送ラインに、テストデータ値を選択的に出力する複数の出力選択回路とを有する送信機セクションとを備えるパラレルデータ伝送テスト回路。
【請求項１２】
上記各出力選択回路は、出力マルチプレクサを備えることを特徴とする請求項１１記載のパラレルデータ伝送テスト回路。
【請求項１３】
上記各出力マルチプレクサは、テストシーケンス生成器が生成したテスト値のシーケンスが入力される少なくとも１つの第１の入力端子と、該テストシーケンス生成器が生成したテスト値のシーケンスを反転させたシーケンスが入力される少なくとも第２の入力とを備えることを特徴とする請求項１２記載のパラレルデータ伝送テスト回路。
【請求項１４】
上記テストシーケンス生成器は、擬似ランダムビットシーケンス生成器であることを特徴とする請求項１３記載のパラレルデータ伝送テスト回路。
【請求項１５】
上記各出力マルチプレクサは、第１の論理値を有するデータ値を生成する第１の固定値生成器に接続された少なくとも１つの第３の入力端子と、第２の論理値を有するデータ値を生成する第２の固定値生成器に接続された第４の入力端子とを備えることを特徴とする請求項１３記載のパラレルデータ伝送テスト回路。
【請求項１６】
上記受信機セクションは、第１の集積回路の基板に形成され、上記送信機セクションは、上記第１の集積回路とは異なる第２の集積回路の基板に形成されていることを特徴とする請求項１３記載のパラレルデータ伝送テスト回路。
【請求項１７】
第１の集積回路は、連想メモリデバイスを含むことを特徴とする請求項１３記載のパラレルデータ伝送テスト回路。
【請求項１８】
パラレルデータ伝送システムをテストするテスト方法において、
少なくとも１つの伝送ラインがテストデータのシーケンスを伝送し、少なくとも他の伝送ラインがテストデータのシーケンスの反転シーケンスを伝送するパラレル伝送ラインを介して、連続したパラレルテストデータを受信するステップと、
上記テストデータのシーケンスを反転させたシーケンスを伝送する少なくとも１つの他の伝送ラインを介して受信したデータ値を反転させることによって、上記パラレルテストデータを論理的に調整するステップと、
上記論理的調整されたパラレルテストデータを論理的に結合し、結合されたデータ値のシーケンスを生成するステップとを有するテスト方法。
【請求項１９】
上記パラレルテストデータを論理的に調整するステップは、入力選択信号に基づいて、受信したテストデータを非反転データパス又は反転データパスに選択的に供給するステップを含むことを特徴とする請求項１８記載のテスト方法。
【請求項２０】
上記結合されたデータ値のシーケンスと、期待されるデータ値のシーケンスとの間の比較に応じて、パターンチェック結果を生成するステップを更に有する請求項１８記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルデータ伝送システムに関し、詳しくは、パラレルデータ伝送システムのためのテスト回路に関する。
【背景技術】
【０００２】
電子機器の総合的なテストコストを削減するために、多くのシステム及び／又は集積回路は、ビルトイン自己テスト（built-in self-test：ＢＩＳＴ）回路を内蔵している。このような回路は、システム自体の一部を構成し、又は集積回路の基板に含まれるので、「ビルトイン」と呼ばれる。ＢＩＳＴ回路は、集積回路又はシステムの一部に適用されるテスト信号を生成し、及び／又は集積回路又はシステムの一部が受信したテスト信号を評価することができる。オンボードのＢＩＳＴ回路は、通常、独立型のテスタに比べて、テスト信号を速やかに適用又は評価できるので、ＢＩＳＴ機能によって、テスト時間を削減することができる。
【０００３】
ＢＩＳＴ回路は、集積回路装置の様々な機能をテストすることができるが、ＢＩＳＴ回路の１つの利点は、デバイス又はシステムのセクションの間で、信号を伝送するインタフェース回路を備えている点である。インタフェースのタイプの一例として、ソース同期パラレルインタフェースがある。ソース同期パラレルインタフェースは、データをパラレルに送信することができ、このような信号のタイミングは、パラレルデータの送信ソースに同期させることができる。
【０００４】
集積回路の入力パス及び／又は出力パスに自己テスト機能を設けることが望ましい場合がある。このようなテスト機能は、データ伝送パスがデータ信号にエラーを導入しているか否かを判定するのに役立つ。本発明の様々な側面の理解のために、以下、ソース同期パラレルインタフェースのためのＢＩＳＴ技術について説明する。図５は、パラレル入出力ＢＩＳＴ構成を有するテストシステム５００を示している。テストシステム５００は、送信機セクション５０２及び受信機セクション５０４を備える。送信機セクション５０２は、デバイスの他の部分（例えば、非テスト）からの機能的データ入力ライン５０６と、テストデータ値を生成するＢＩＳＴ送信機５０８とを備える。マルチプレクサ５１０は、データを選択的に出力でき、例えば、通常の（例えば、非テスト）動作モードにおいて、機能的データ（ｆｕｎｃ＿ｄａｔａ［０］〜ｆｕｎｃ＿ｄａｔａ［Ｎ］）を出力し、テスト動作モードにおいて、ＢＩＳＴテストデータ（ｔｅｓｔ＿ｄａｔａ［０］〜ｔｅｓｔ＿ｄａｔａ［Ｎ］）を出力する。データは、送信機セクション５０２から、パラレルリンクインタフェース５１２を介して受信機セクション５０４に送信することができる。
【０００５】
受信機セクション５０４は、送信機セクション５０２から受信した機能的（非テスト）データを処理できる機能的ロジック５１４と、テストデータを処理し、データがインタフェースを介して適切に送信されているか否かをテストするＢＩＳＴ受信機５１６とを備える。
【０００６】
ＢＩＳＴ送信機５０８及びＢＩＳＴ受信機５１６は、「縮退（stuck-at）」故障及びカップリング故障を含む共通のパラレルインタフェース型故障を検出できることが好ましい。パラレルリンクインタフェース５１２に縮退故障が生じると、出力パターンが「１」又は「０」に固定されてしまう。カップリング故障は、１つのラインのデータ値が他のラインのデータ値に悪影響を与えることによって生じる。カップリング故障は、例えば、擬似ランダムビットシーケンス（pseudo-random bit sequence：ＰＲＢＳ）を送信することによってテストすることができる。
【０００７】
図６は、図５に示すＢＩＳＴ送信機５０８と同様の従来のＢＩＳＴ送信機６０８及び図５に示すＢＩＳＴ受信機５１６と同様の従来のＢＩＳＴ受信機６１６を示している。
【０００８】
従来のＢＩＳＴ送信機セクション６０８は、固定ビット値ソース６５０、ＰＲＢＳ発成器６５２及び選択ＭＵＸ（６５４−０、６５４−Ｎ）を備える。固定ビット値ソース６５０は、選択ＭＵＸ（６５４−０、６５４−Ｎ）に一定のバイナリ値を提供する。ＰＲＢＳ発成器６５２は、反転形式及び非反転形式の両方で擬似ランダムビット値のシーケンスを生成し、これらの値を選択ＭＵＸ（６５４−０、６５４−Ｎ）に供給する。各選択ＭＵＸ（６５４−０、６５４−Ｎ）は、対応するパターン選択信号ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿０［０：１］〜ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿Ｎ［０：１］に基づいて、一定のビット値（０又は１）又は擬似ランダム的に発成されたビット（又はこのビットを反転させたビット）の１つを出力できる。
【０００９】
従来のＢＩＳＴ受信機セクション６１６は、ＢＩＳＴ送信機６０８から送信されたデータのエラーを検出するための幾つかのテストを実行できる。受信機セクション６１６は、ＰＲＢＳパターンチェック回路６５６、０固定テスト回路（constant 0 test circuit）６５８、１固定テスト回路（constant 1 test circuit）６６０、合格／不合格ロジック（pass/fail logic）６６２を備える。
【００１０】
０固定テスト回路６５８は、送信された全ての信号が論理値ロー（０）であるかをテストできる。すなわち、０固定テスト回路６５８は、全ての値を論理和（ＯＲ）演算し、フラグとしてハイの結果値ＺＥＲＯ＿ＲＥＳを出力することによってエラーを示す。一方、１固定テスト回路６６０は、送信された全ての信号が論理値ハイ（１）であるかをテストでき、すなわち、これらの値を否定論理積（ＮＡＮＤ）演算する。１固定テスト回路６６０は、「０」が検出された場合、エラーを確認し、ハイの結果値ＯＮＥ＿ＲＥＳを出力する。
【００１１】
パターンチェック回路６５６は、ＰＲＢＳビットシーケンス内のエラーを検査する。図６に示す周知の具体例では、パターンチェック回路６５６は、送信された各データビットに対応するＰＲＢＳチェック（６５６−０〜６５６−Ｎ）を備える。各ＰＲＢＳチェック（６５６−０〜６５６−Ｎ）は、受信したデータ値が期待されたデータ値に一致しない場合に論理値ハイになる結果信号（ＲＥＳ［０］〜ＲＥＳ［Ｎ］）を出力する。結果信号は、パターン結果回路６５７において論理和（ＯＲ）演算される。このようにして、ＰＲＢＳチェック（６５６−０〜６５６−Ｎ）の判定により、何れかのビットにエラーがあった場合、パターン結果回路６５７は、ハイの結果値ＰＲＢＳ＿ＲＥＳを出力する。
【００１２】
また、合格／不合格ロジック６６２において、０固定テスト回路６５８、１固定テスト回路６６０及びパターン結果回路６５７からの結果を論理和（ＯＲ）演算し、全体のテスト結果として合格／不合格状態を判定してもよい。
【００１３】
集積回路の全体的なサイズを縮小すれば、製造コストを低減することができるため、殆どの場合、集積回路のサイズは、縮小することが望ましい。したがって、図６に示す従来の構成に比べて、回路構成を縮小できるパラレルインタフェース用のＢＩＳＴ構成を実現することが望まれる。
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明は、複数の入力論理調整回路、論理回路及びビットパターンシーケンステスト回路を含む受信機セクションを備えるパラレルデータ伝送テスト回路を提供する。複数の入力論理調整回路のそれぞれは、対応するパラレルデータ伝送ラインからテストデータ値のシーケンスを受信するように接続され、第１の選択値に基づき、受信した各テストデータ値を選択的に反転させ、論理的に調整されたデータ値を生成する。論理回路は、論理的に調整されたデータ値を論理的に結合し、まとめられたテストデータ値シーケンスを出力する。ビットパターンシーケンステスト回路は、まとめられたテストデータ値シーケンスが、期待されたテストデータ値シーケンスに対応するかを判定する。
【００１５】
更に、本発明は、パラレルデータ伝送システムをテストするテスト方法を提供する。テスト方法は、パラレル伝送ラインを介して、連続したパラレルテストデータを受信するステップを有する。パラレル伝送ラインでは、少なくとも１つの伝送ラインがテストデータのシーケンスを伝送し、少なくとも他の伝送ラインがテストデータのシーケンスの反転シーケンスを伝送する。更に、テスト方法は、テストデータのシーケンスを反転させたシーケンスを伝送する少なくとも１つの他の伝送ラインを介して受信したデータ値を反転させることによって、パラレルテストデータを論理的に調整するステップと、論理的調整されたパラレルテストデータを論理的に結合し、結合されたデータ値のシーケンスを生成するステップとを有する。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明の第１の実施の形態に基づくパラレルデータ伝送テスト回路を示している。テスト回路は、パラレル伝送ライン１０２を介して伝送されたテストデータ（ｔｅｓｔ＿ｄａｔａ［０］〜ｔｅｓｔ＿ｄａｔａ［Ｎ］）受信し、受信したテスト値（ｔｅｓｔ＿ｄａｔａ［０］〜ｔｅｓｔ＿ｄａｔａ［Ｎ］）に基づいて、パターン結果値ＰＡＴ＿ＲＥＳを出力する受信機セクション１００を備える。
【００１７】
第１の実施の形態に基づく受信機セクション１００は、各パラレル伝送ライン１０２に対応する入力選択回路１０４−０〜１０４−Ｎと、論理調整回路１０６−０〜１０６−Ｎとを備える。また、受信機セクション１００は、結果結合回路１０８と、ビットパターンシーケンステスト回路１１０とを備える。各入力選択回路（１０４−０〜１０４−Ｎ）は、対応する入力セレクタ値ＳＥＬ０〜ＳＥＬＮに基づいて、１つ以上のセレクタ出力に受信したテストデータ値を供給できる。この具体例では、各入力選択回路（１０４−０〜１０４−Ｎ）は、ロジック変更出力（１１２−０〜１１２−Ｎ）及び他のテスト出力（１１４−０〜１１４−Ｎ）を備える。ロジック変更出力は、互いに異なる（例えば、反転）と期待されるテストデータ値を提供できる。他のテスト出力は、異なる種類のテストにテストデータを供給できる。
【００１８】
論理調整回路（１０６−０〜１０６−Ｎ）は、位相調整制御信号ＰＳＥＬ０〜ＰＳＥＬＮに応じて、受信データ値を選択的に変更し、複数の入力テスト値を「論理的に調整する」。すなわち、受信されたパラレルテストデータ値は、互いに、期待され、故意に導入された論理的相違（例えば、反転）を含む。論理調整回路（１０６−０〜１０６−Ｎ）は、このような位相差を取り除き、これらのデータ値の送信の間にエラーが全く導入されていないと仮定して、均一な出力データ値ｔｅｓｔ＿ｏｕｔ［０］〜ｔｅｓｔ＿ｏｕｔ［Ｎ］を提供する。好ましい実施の形態では、位相調整制御信号ＰＳＥＬ０〜ＰＳＥＬＮは、入力セレクタ値ＳＥＬ０〜ＳＥＬＮのサブセットであってもよい。
【００１９】
結果結合回路１０８は、論理調整回路（１０６−０〜１０６−Ｎ）からの出力データ値を論理的に結合する。このような結合の結果ＲＥＳ＿ＯＵＴは、ビットパターンシーケンステスト回路１１０に供給される。ビットパターンシーケンステスト回路１１０は、結果結合回路１０８から受信したデータ値のパターンを比較し、このような値が、期待されたデータ値のパターンに一致するかを判定する。
【００２０】
受信機セクション１００は、好ましくは、受信機に組み込まれたビルトイン自己テスト（built-in self-test：ＢＩＳＴ）回路である。一具体例として、受信機セクション１００は、多くの可能性のうちの僅かな具体例を挙げれば、例えば、連想メモリ（content addressable memory：ＣＡＭ）デバイス、ランダムアクセスメモリ（random access memory：ＲＡＭ）デバイスフラッシュＥＥＰＲＯＭを含む電気的に消去可能なプログラマブル読出専用メモリ（electrically erasable programmable read only memory：ＥＥＰＲＯＭ）等の集積回路装置の基板に形成してもよい。
【００２１】
このように、受信機セクション１００は、Ｎ＋１個のテスト入力値毎にパターンチェック回路を有する図６に示す従来の構成とは異なり、複数のテスト入力値について単一のビットパターンシーケンステスト回路１１０のみを備える。したがって、図１に示す構成により、従来に比べて、テスト回路サイズを縮小できる。
【００２２】
図２は、第２の実施の形態に基づくテストシステム２００を示している。テストシステム２００は、受信機セクション２０１及び送信機セクション２５０を備える。受信機セクション２０１は、図１の受信機セクションに共通する幾つかの汎用のコンポーネントを備える。そこで、同様のコンポーネントについては、同様の参照符号の最上位の桁を「１」から「２」に変更して示している。
【００２３】
図２に示す特定の受信機セクション２０１では、各入力選択回路（２０４−０〜２０４−Ｎ）は、２つの対応するビットパターン選択値（ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿０［１：０］〜ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿Ｎ［１：０］）に基づいて、４つの出力の１つにデータ値を出力できるデマルチプレクサ（ｄｅ−ＭＵＸ）を備える。テスト出力（２１４−０〜２１４−Ｎ）は、０固定出力及び１固定出力を含む。ロジック変更出力は、非反転パターン出力及び反転パターン出力を含む。
【００２４】
また、図２は、論理調整回路（２０６−０〜２０６−Ｎ）の特定の具体例を示している。各論理調整回路（２０６−０〜２０６−Ｎ）は、反転器（２０７−０〜２０７−Ｎ）及びマルチプレクサ（ＭＵＸ）を備える。各反転器（２０７−０〜２０７−Ｎ）は、反転パターン出力からテストデータを受け取り、これらの値を反転させ、対応するＭＵＸの入力端子に入力する。ＭＵＸの他の入力端子には、ｄｅ−ＭＵＸの非反転パターン出力からのデータが入力される。論理調整回路（２０６−０〜２０６−Ｎ）内のＭＵＸは、２つのビットパターン選択値（ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿０［０］〜ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿Ｎ［０］）の１つのビットによって制御できる。
【００２５】
結果結合回路２０８は、各論理調整回路（２０６−０〜２０６−Ｎ）から出力された値が入力され、これらの値を論理和（ＯＲ）演算し、結果出力ＲＥＳ＿ＯＵＴを提供する多重入力ＯＲ回路を備える。
【００２６】
ビットパターンシーケンステスト回路２１０は、擬似ランダムバイナリシーケンスチェック回路を備える。ビットパターンシーケンステスト回路２１０は、受信テストパターンデータ値が期待した値に一致しないとき、「１」を出力する。
【００２７】
また、受信機セクション２０１は、各入力選択回路（２０４−０〜２０４−Ｎ）の０固定出力からテストデータが入力される第１の固定値検出回路２１６を備える。この具体例では、第１の固定値検出回路２１６は、入力されたテスト値の何れかが「１」である場合、「１」を出力する多重入力ＯＲ回路であってもよい。
【００２８】
更に、受信機セクション２０１は、各入力選択回路（２０４−０〜２０４−Ｎ）の１固定出力からテストデータが入力される第２の固定値検出回路２１８を備えていてもよい。この具体例では、第２の固定値検出回路２１８は、入力されたテスト値の何れかが「０」である場合、「１」を出力する多重入力ＮＡＮＤ回路であってもよい。
【００２９】
ビットパターンシーケンステスト回路２１０、第１の固定値検出回路２１６及び第２の固定値検出回路２１８からの出力は、テスト結果回路２２０に入力される。図２の具体例では、テスト結果回路２２０は、合格／不合格状態値を生成する多重入力ＯＲ回路であってもよい。
【００３０】
また、図２に示すテスト回路２００は、送信機セクション２５０を備える。送信機セクション２５０は、図６のＢＩＳＴ送信機６０８と同じ包括的構造を有していてもよい。なお、受信機セクション２０１におけるパターンセレクト信号（ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿０［０：１］〜ｐａｔｔｅｒｎ＿ｓｅｌｅｃｔ＿Ｎ［０：１］）は、送信機セクション２５０のパターンセレクト信号に基づいている。
【００３１】
図１に示す具体例と同様、テストシステム２００は、好ましくは、ＢＩＳＴ構成として構成される。具体的には、受信機セクション２０１は、受信機器に組み込まれる（例えば、第１の集積回路機器の基板に形成される）ＢＩＳＴ回路であってもよい。送信機セクション２５０は、第２の、異なる送信デバイスの一部であってもよい（例えば、第２の集積回路機器の基板に形成してもよい）。
【００３２】
上述した実施の形態に基づくパラレルデータ伝送テストシステムでは、受信機セクションにおいて、Ｎ＋１入力テスト信号について、１つのビットパターンシーケンステスト回路のみを設ければよいため、従来の手法よりゲートカウントを少なくすることができる。
【００３３】
また、本発明は、上述したようなテスト回路を含む特定のシステム構成を提供する。このようなシステム構成の一具体例を図３に示す。システム３００は、検索制御デバイス３０４によって制御される１つ以上のＣＡＭデバイス３０２を含む検索エンジンシステムであってもよい。検索制御デバイス３０４は、パラレルデータライン３０６を介して、ＣＡＭデバイス３０２にコマンド及びデータを供給する。このようにして検索制御デバイス３０４は、ロジック３０４−０及びパラレル送信機インタフェース３０４−１を備える。一構成例では、パラレル送信機インタフェース３０４−１は、図２に示す送信機セクション２５０と同様の構造を有し、テストシーケンスビット生成器３０４−２を備える。
【００３４】
ＣＡＭデバイス３０２は、検索回路３０２−０及びパラレル受信機インタフェース３０２−１を備える。パラレル受信機インタフェース３０２−１は、図１及び／又は図２に示す受信機セクションと同様の構成を有し、単一のビットパターンシーケンステスト回路３０２−２を備え、したがって、従来より小型化されている。
【００３５】
また、本発明は、単一のパターンチェック回路に入力するために、パラレルテストデータ結果を結合するテスト方法を提供する。このようなテスト方法の特定の一具体例を図４に示す。
【００３６】
処理４００のステップ４０２では、テストパターンを発成する。このようなテストパターンは、単一の共通ソースから生成された擬似ランダムバイナリシーケンスであってもよい。このようなテスト値は、パラレル伝送ラインを介して送信してもよく、生成されたシーケンスの実際のビット値として送信してもよく、このような値を反転させた値として送信してもよい。そして、ステップ４０４において、パターン選択値に基づいて、実際の又は反転された値を選択する。
【００３７】
ステップ４０６において、パラレル伝送ラインを介して、テストパターン値を受信し、ステップ４０８において、パターン選択値に基づいて、期待されたテストパターン値又は期待された反転テストパターン値としてテストパターン値を入力する。ステップ４１０において、受信テストパターン値を互いに論理的に調整する。この処理は、送信前に反転されたテストパターン値を戻す処理を含んでいてもよい。ステップ４１２において、上述のように論理的に調整された値を論理的に結合し、受信テストシーケンスを生成する。このような論理的な結合により、伝送中に生じたエラーを検出することができる。この受信テストシーケンスを、期待されるテストシーケンスと比較することによって、伝送中にエラーが生じているかを判定することができる。
【００３８】
これにより、各パラレル伝送ライン毎にパターンチェックを行うことを回避し、従来の手法より簡単な手法で特定のテストを実行できる。
【００３９】
なお、本発明の実施の形態は、特に明示していない要素及びステップの有無に関わらず実現できる。すなわち、本発明の特徴は、何らかの要素の省略である場合もある。
【００４０】
したがって、本明細書に詳細に開示した特定の実施の形態の様々な側面は、本発明の精神及び範囲から逸脱することなく、様々に変更し、置換し、変形することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施の形態のブロック図である。
【図２】本発明の第２の実施の形態のブロック図である。
【図３】本発明の第３の実施の形態のブロック図である。
【図４】本発明の他の実施の形態に基づく処理のフローチャートである。
【図５】ビルトイン自己テスト（ＢＩＳＴ）機能を有するパラレルインタフェースのブロック図である。
【図６】パラレルインタフェースのための従来のＢＩＳＴ構成のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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