(57)【要約】一実施形態では、半導体デバイス（１０）の形成方法が示される。半導体基板（１１）は、第１の部分（１４または１６）および第２の部分（１８または２０）を有する。第１の誘電体層（２４または２６）は半導体基板の第１の部分の上に形成され、第２の誘電体層（３０）は半導体基板の第２の部分の上に形成される。ポリシリコンなどのシリコンを含み得るキャップ（２８）は第１の誘電体層の上に形成される。第１の電極層（４０）はキャップの上に形成され、第２の電極層（３２，３６または４０）は第２の誘電体の上に形成される。
2008508718.tif 000002
【特許請求の範囲】
【請求項１】
第１の部分および第２の部分を有する半導体基板を用意する工程と、
半導体基板の前記第１の部分の上に第１の誘電体層を形成する工程と、
半導体基板の前記第２の部分の上に第２の誘電体層を形成する工程と、
前記第１の誘電体の上にキャップを形成する工程と、
前記キャップの上に第１の電極層を形成する工程と、
前記第２の誘電体層の上に第２の電極層を形成する工程と
を備える半導体デバイスの形成方法。
【請求項２】
前記第１の誘電体層を形成する工程および前記第２の誘電体層を形成する工程は、互いに異なる誘電材料を形成することを含む、請求項１に記載の方法。
【請求項３】
前記第１の誘電体層を形成する工程および前記第２の誘電体層を形成する工程は、同じ誘電材料を形成することを含む、請求項１に記載の方法。
【請求項４】
前記第１の誘電体層を形成する工程は、フィールド酸化物を形成することを含む、請求項１に記載の方法。
【請求項５】
前記第１の誘電体層を形成する工程は、ゲート誘電体を形成することを含む、請求項１に記載の方法。
【請求項６】
前記第２の誘電体層を形成する工程は、高誘電率を有する誘電体層を形成することを含む、請求項１に記載の方法。
【請求項７】
前記第２の誘電体層を形成する工程は、少なくとも２つの誘電体層のスタックを形成することを含み、その少なくとも２つの誘電体層のうちの少なくとも１つは約４を超える誘電率を有する、請求項１に記載の方法。
【請求項８】
前記キャップを形成する工程は、ポリシリコンのキャップを形成することを含む、請求項１に記載の方法。
【請求項９】
前記半導体基板は第３の部分をさらに有し、
前記方法は、
前記第３の部分の上に第３の誘電体層を形成する工程と、
前記第３の誘電体層の上に前記第２の電極層を形成する工程と、
前記第２の電極層の上に第３の電極層を形成する工程と
をさらに備える請求項１に記載の方法。
【請求項１０】
前記第３の誘電体層を形成する工程および前記第２の誘電体層を形成する工程は、同じ誘電材料を形成することを含む、請求項９に記載の方法。
【請求項１１】
前記第３の誘電体層を形成する工程および前記第２の誘電体層を形成する工程は、互いに異なる誘電材料を形成することを含む、請求項９に記載の方法。
【請求項１２】
前記半導体基板は第４の部分をさらに有し、
前記方法は、
前記第４の部分内に分離領域を形成する工程と、
前記第４の部分の上に前記キャップを形成する工程と、
前記キャップの上に前記第２の電極層を形成する工程と
をさらに備える請求項１に記載の方法。
【請求項１３】
第１の部分および第２の部分を有する半導体基板を用意する工程と、
半導体基板の前記第１の部分の上に、高誘電率を有する第１の誘電体を形成する工程と、
半導体基板の前記第２の部分の上に第２の誘電体を形成する工程と、
前記第２の誘電体の上にシリコンからなるキャップを形成する工程と、
ポリシリコンのキャップを形成した後、前記第１の誘電体の上に、金属からなる第１の電極を形成する工程と、
前記第１の電極を形成した後、前記ポリシリコンのキャップの上に、ポリシリコンからなる第２の電極を形成する工程と
を備える半導体デバイスの形成方法。
【請求項１４】
前記第１の誘電体を形成する工程および前記第２の誘電体を形成する工程は、互いに異なる誘電材料を形成することを含む、請求項１３に記載の方法。
【請求項１５】
前記第１の誘電体を形成する工程および前記第２の誘電体を形成する工程は、同じ誘電材料を形成することを含む、請求項１３に記載の方法。
【請求項１６】
前記第２の誘電体を形成する工程は、フィールド酸化物を形成することを含む、請求項１３に記載の方法。
【請求項１７】
前記第１の誘電体を形成する工程は、ゲート誘電体を形成することを含む、請求項１３に記載の方法。
【請求項１８】
前記高誘電率を有する第１の誘電体を形成する工程は、約４を超える誘電率を有する第１の誘電体を形成することを含む、請求項１３に記載の方法。
【請求項１９】
第１の部分および第２の部分を有する半導体基板と、
前記第１の部分の上の第１の誘電体層と、
前記第１の誘電体層の上のキャップと、
前記キャップの上の第１の電極層と、
前記第２の部分の上の第２の誘電体層と、
前記第２の誘電体層の上の第２の電極層と
を備える半導体デバイス。
【請求項２０】
前記キャップはポリシリコンからなり、
前記第１の電極層は前記第２の電極層とは異なり、
前記第１の誘電体層は前記第２の誘電体層とは異なる、請求項１９に記載の半導体デバイス。
【請求項２１】
前記第２の誘電体層は約４を超える誘電率を有する、請求項２０に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの形成に関し、より詳細には高電圧デバイスの形成に関する。
【背景技術】
【０００２】
デバイスの小型化に伴って、回路において最低電圧で動作するデバイス用のゲート誘電体として高誘電率（高ｋ）材料が使用されている。このデバイスを以下コアデバイスという。しかし、中間厚さのゲート酸化物デバイス（以下ＴＧＯデバイスと称する）、より肉厚のゲート酸化物デバイス（以下ＤＧＯデバイスと称する）、またはコンデンサなどの高電圧デバイスにＨｆＯ２（酸化ハフニウム）などの高ｋ材料を使用する場合、少なくとも３つの問題が存在する。第１に、ＨｆＯ２をＳｉＯ２（二酸化ケイ素）の上に形成する場合、製造中にＨｆ（ハフニウム）の欠陥およびＨｆ誘発の欠陥がＳｉＯ２内に拡散することがある。この拡散により、特に高電圧印加時の信頼性が低下する。第２に、高ｋ材料を使用することによって、デバイスの仕事関数が変化する。仕事関数が変化すると、そのデバイスに関連する技術も改めなければならない。その代わり、高ｋ材料に変更しないことによって、これまでの技術を使用し続けることができ、新技術を開発する時間が節約される。第３に、高電圧デバイス内でＨｆＯ２を使用する場合、パターニングされたゲートの縁部において、高ｋ材料と他の材料との間の相互作用による何らかの影響が生じるかどうか不明である。したがって、高電圧デバイスなどの半導体デバイスによっては高ｋ材料を使用しないことが望ましい。
【０００３】
コアデバイスおよび高電圧デバイスの両方を同じ半導体基板の上に形成することが望ましい場合がしばしばある。コアデバイス用に高ｋ材料を形成する際、高ｋ材料が高電圧デバイス用のゲート・スタックの一部として形成されないことが望ましい。したがって、基板の異なる領域に異なる誘電体の形成を可能にする統合プロセスが求められている。
【発明を実施するための最良の形態】
【０００４】
図１は、半導体基板１１と、半導体基板１１内に形成された第１の誘電体層２２と、半導体基板１１の一部の上に形成された第２の誘電体２４とを有する本発明の一実施形態に係る半導体デバイス１０の断面図である。図示された実施形態では、半導体デバイス１０は、受動デバイス領域１２と、第１の高電圧デバイス領域１４および第２の高電圧デバイス領域１６と、第１のコアデバイス領域１８と、第２のコアデバイス領域２０とを備える。ただし、これらの領域全てが存在する必要はない。また、これらの領域は、本発明の理解を助けるだけのために密接して描かれている。したがって、これらの各領域の間に描かれていない領域があり得ることを示すために、領域間を波線で描いている。例えば、これらの領域間には分離のためのフィールド酸化物領域が存在する。
【０００５】
抵抗体、コンデンサ、ダイオードなどのあらゆる受動デバイスを受動デバイス領域１２内に形成することができる。ここでは、受動デバイス領域１２に抵抗体を形成する。一実施形態では、第１の高電圧デバイス領域１４は、デュアル・ゲート酸化物領域（ＤＧＯ）またはコンデンサを形成すべき領域であり、第２の高電圧デバイス領域１６は、薄いゲート酸化物領域またはコンデンサを形成すべき領域である。本実施形態では、第１のコアデバイス領域１８内にＮＭＯＳトランジスタを形成し、第２のコアデバイス領域２０内にＰＭＯＳトランジスタを形成する。ただし、コアデバイスの極性を切り換えることができること、コアデバイス領域１８および２０のどちらにも同じ極性を持たせることができること、ならびに、図示していないが、半導体基板内にウェルを形成してもよいことは、当業者であれば分かるであろう。例えば、第１のコアデバイス領域１８がｐウェルを有し、第２のデバイス領域２０がｎウェルを有することもできる。
【０００６】
半導体基板１１は、任意の半導体材料でもよいし半導体材料を組み合わせたものでもよく、例えば、ヒ化ガリウム、シリコン・ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）、シリコン、単結晶シリコンなどがある。またこうした半導体材料の組合せでもよい。第１の誘電体領域２２は、フィールド分離領域であってもよい。このフィールド分離領域は一実施形態では、ＳｉＯ２で充填された半導体基板１１内のトレンチ領域である。第２の誘電体２４は、高電圧領域１４および１６ならびにコアデバイス領域１８および２０の上に熱成長させたものとして示されている。本実施形態では、第２の誘電体層２４は二酸化ケイ素であってもよい。熱成長させる場合、第１の誘電体層２２の上に酸化物がいくらか形成され得るが、成長量が他の領域の上での成長量よりずっと少なく、取るに足らないものなので無視する。また、第２の誘電体領域２４は、化学気相成長法（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相成長（ＰＶＤ）などによって、およびこれらの方法の組合せなどの他の方法によっても形成することができる。一実施形態では、第２の誘電体層２４は、ＤＧＯの誘電体して働く。第２の誘電体層２４の厚さは約５０Å（５ｎｍ）でもよい。フォトレジスト・マスクを形成し、第２の誘電体層２４の露光部分をエッチングで除去するなどの任意の方法を使用して、第２の誘電体層２４はパターニングされる。
【０００７】
第２の誘電体層２４をパターニングした後、図２に示すように第３の誘電体層２６を形成する。第３の誘電体層２６は、一実施形態では第２の誘電体層２４とは異なる材料であるが、同じ誘電体を使用してもよい。一実施形態では、第３の誘電体層２６は、ＴＧＯデバイスのゲート誘電体として働く。本実施形態では、第２の誘電体層２４がＤＧＯデバイスのゲート誘電体となる場合、第３の誘電体層２６は第２の誘電体層２４よりも厚みの小さい熱成長ＳｉＯ２であってもよい。一実施形態では、ＴＧＯとして働く第３の誘電体層２６の厚さは約３０Å（３ｎｍ）である。第３の誘電体層２６は、ＣＶＤ、ＡＬＤ、ＰＶＤなどによって、およびこれらの組合せによって形成することができる。
【０００８】
第３の誘電体層２６を形成した後、図３に示すように、半導体デバイス１０の上にキャップ２８を形成する。キャップ２８は平滑化または平坦化され得る。一実施形態では、キャップはポリシリコンなどのシリコンを含む。あるいは、キャップ２８は、金属や導電性酸化物などの任意の導電材料であってもよい。一実施形態では、キャップ２８の厚さは約１００〜５００Å（１０〜５０ｎｍ）である。キャップ２８は、ＣＶＤ、ＡＬＤ、ＰＶＤ、電気めっき、無電解めっきなどによって、およびこれらの組合せによって形成することができる。処理に関してさらに述べた後で明らかになろうが、キャップ２８は追加の誘電体層を形成する場合、下層の各誘電体層を保護する働きがある。一実施形態では、キャップ２８は、第１の誘電体層２２、第２の誘電体層２４および第３の誘電体層２６の上に高ｋ材料が形成されるのを防止する。
【０００９】
キャップ２８を形成した後、キャップ２８の一部を除去する。この除去は、ウェット・エッチングまたはドライ・エッチングなどの任意の工程によって行うことができる。キャップ２８がポリシリコンの場合には、ＣＦ４などの塩素およびフッ素ベースの化学物質を使用したドライ・エッチングを利用することができる。一実施形態では、第１のコアデバイス領域１８および第２のコアデバイス領域２０からキャップ２８を除去する。コアデバイス領域１８および２０が互いに同じゲート誘電材料を含むが第２の誘電体層２４および第３の誘電体層２６とは異なる誘電材料を含むような場合にこれは望ましいといえる。
【００１０】
一実施形態においてキャップ２８をパターニングした後、図４に示すように、（残りの）キャップ２８ならびに第１のコアデバイス領域１８および第２のコアデバイス領域２０の上に第４の誘電体３０を形成する。図４〜図９に示す実施形態の場合、第１のコアデバイス領域１８および第２のコアデバイス領域２０はゲート誘電体用の同じ材料を有することになるが、これは必須ではない。一実施形態では、第４の誘電体３０は、高誘電率を有する誘電材料（つまり、高ｋ誘電体）である。高誘電率とは、二酸化ケイ素の誘電率の約３．９より大きい誘電率のことである。あるいは、一実施形態では、化学量論的組成の窒化ケイ素（Ｓｉ３Ｎ４）の誘電率の約７．５より大きい誘電率のことである。一実施形態では、第４の誘電体３０は高ｋ誘電体である。適切な高ｋ誘電体は、ジルコニウム、ハフニウム、アルミニウム、ランタン、ストロンチウム、タンタル、チタン、シリコンの酸化物であってもよく、これらの組合せを使用してもよい。ケイ酸ハフニウム（ＨｆｘＳｉｙＯｚ）やアルミン酸ハフニウム（ＨｆｘＡｌｙＯｚ）などの遷移金属ケイ酸塩類および遷移金属アルミン酸塩類を使用することもできる。
【００１１】
第４の誘電体３０は、ＣＶＤ、ＡＬＤ、ＰＶＤ、熱成長などによって、およびこれらの組合せなどの、任意の工程によって形成することができる。さらに、第４の誘電体層３０はいくつかの層のスタックまたは組合せであってもよい。また、第４の誘電体３０と半導体基板１１との間には、自然酸化物（例えば、二酸化ケイ素）が存在する場合がある。これは、自然酸化物は元来、半導体基板１１を酸化環境に晒したときに形成されることが多々あるからである。これは、半導体基板１１がシリコンを含む場合特にいえることである。第４の誘電体３０はいかなる厚さであってもよい。一実施形態では、第４の誘電体３０は、第２の誘電体層２６の厚さとほとんど同等の厚さを有する。図４では、第４の誘電体３０は半導体デバイス１０の上部表面のみを覆っているように示されているが、それは共形層である。各図内に波線で示すように、各領域は実際には他から分離しているので、領域１６と１８との間の段差の側壁上に第４の誘電体３０があるようには示していない。というのは、この段差は存在するかもしれないし、存在しないかもしれないからであり、あるいは実際にはもっと勾配が緩やかかもしれないからである。（図における他の各層にもこの同じ基本原理を適用することができる。）
一実施形態では、第４の誘電体３０の形成の前に、コアデバイス領域１８または２０のいずれか、あるいは両方の内部に半導体層が形成され得る。第４の誘電体３０と半導体基板１１内の単一または複数の材料との間の相互作用が望ましくない場合には、この半導体層を形成することが望ましい可能性がある。したがって、この任意選択の半導体層の材料は、この半導体層と第４の誘電体３０との間の材料の相互作用が改善されるように選択することができる。この半導体層は、ＣＶＤ、ＡＬＤ、ＰＶＤ、熱成長などによって、およびこれらの組合せなどの、任意の工程によっても形成することができる。この半導体材料は、任意の半導体材料または複数の半導体材料の組合せでもよく、例えば、ヒ化ガリウム、シリコン・ゲルマニウム、シリコン、単結晶シリコン、およびこうした半導体材料の組合せでもよい。この半導体材料は、インシチュでドープしてもよいし非ドープでもよく、約１０〜２００Å（１〜２０ｎｍ）の厚さを有してもよい。
【００１２】
第４の誘電体３０を形成した後、第１のコアデバイス領域１８および第２のコアデバイス領域２０のゲート電極が形成され得る。いくつかの図に示すように、デュアル金属ゲート工程を以下に説明する。ただし、電極はポリシリコンでもよいし、任意の工程で形成されるあらゆる適切な材料であってもよい。金属ゲートはポリシリコン・ゲートに優る利点を有するので、金属ゲートの工程を以下に説明する。例えば、金属ゲートはゲートの空乏化およびホウ素の侵入の影響を未然に防ぎ、ポリシリコン・ゲートよりもかなり低いシート抵抗体を提供する。
【００１３】
図５に示すように、半導体基板の上に第１の電極層３２および第１の保護層３４を形成する。ゲート長が５０ｎｍ未満のバルクＣＭＯＳの場合、半導体基板１１用に使用する材料のバンド端部（伝導および価電子帯）の約０．２ｅＶ以内の仕事関数をそれぞれ有するゲート金属が望ましい。したがって、半導体基板１１がシリコンの場合、第１の電極層３２は、ＰＭＯＳデバイス用にレニウム、イリジウム、白金、モリブデン、ルテニウム、酸化ルテニウムなど、およびこれらの組合せを含んでいてもよいし、ＮＭＯＳデバイス用にチタン、バナジウム、ジルコニウム、タンタル、アルミニウム、ニオブ、窒化タンタルなど、およびこれらの組合せを含んでいてもよい。第１の電極層３２は、ＣＶＤ、ＡＬＤ、ＰＶＤ、電気めっき、無電解めっきなどによって、およびこれらの組合せなどの任意の方法によって形成することができる。一実施形態では、第１の電極層３２の厚さは約５０〜１０００Å（５〜１００ｎｍ）である。
【００１４】
第１の保護層３４は、ＣＶＤ、ＡＬＤ、ＰＶＤなどによって、またはこれらの組合せによって形成することができる。好ましい実施形態では、第１の保護層３４は、酸化ケイ素または窒化ケイ素のハードマスクである。保護層３４は、第１の電極層３２をパターニングする際にハードマスクとして働き、かつ下層である第１の電極層３２を保護するほど十分に厚くなければならない。さらに、第１の保護層３４は、第１の電極層３２をパターニングした後、効率よく除去可能なほど十分に薄くなければならない。第１の電極層３２は第１の保護層３４を使用してパターニングされる。その理由は、第１の電極層３２のパターニングに使用される多くの適切な金属エッチ液は、第１の電極層３２が金属の場合、フォトレジスト・マスクもエッチングまたは劣化させるからである。それ故、第１の保護層３４などの金属エッチ液に十分に耐え得るマスクが必要とされる。第１の保護層３４は、フォトレジスト・マスクおよびエッチング工程（例えば、ドライ・エッチングまたはウェット・エッチング）を使用してパターニングすることができる。第１の保護層３４は、第１の電極層３２を取り除く各領域が取り除かれている。
【００１５】
第１の保護層３４をパターニングした後、第１の保護層３４をハードマスクとして使用して第１の電極層３２をパターニングする。一実施形態では、第１の電極層３２は、硫酸、過酸化水素および水からなる溶液を用いたウェット・エッチングによりパターニングされる。次いで第１の保護層３４の残りの部分が全て取り除かれる。いくつかの実施形態では、ドライ・エッチングまたはウェット・エッチングを利用して取り除く。結果として得られる構造は、図６に示すように、第１の電極層３２が第２のコアデバイス領域２０の上のみに形成されたものである。
【００１６】
第１の電極層３２を形成およびパターニングした後、第２の電極層３６および第２の保護層３８を形成する。第２の電極層３６は、第１の電極層３２と同じ材料のうちいずれの材料でもよく、第１の電極層３２と同じ工程のうちどれによっても形成することができる。しかし第２の電極層３６はたいてい、第１の電極層３２とは異なる導電性を有するデバイス用に選択される。したがって、第１の電極層３２がＰＭＯＳデバイス用の電極である場合、第２の電極層３６は、ＮＭＯＳデバイス用の電極であり得る。好ましい実施形態では、第１の電極層３２は、Ｐ型金属であり第２の電極層３６はＮ型金属である。第２の保護層３８は、第１の保護層３６と同じでよく、同じ工程によって同じ厚さに形成してよいが、これは必須ではない。第２の電極層３６および第２の保護層３８のパターニングは、第１の電極層３２および第１の保護層３４と同じであるが、たった１つ違うことは、第２の電極層３６は、第１のコアデバイス領域１８および第２のコアデバイス領域２０のどちらにも残る点である。（第１の電極層３２は第２のコアデバイス領域２０内にのみ残った。）このように、第２の電極層３６は、第１のコアデバイス領域１８および第２のコアデバイス領域２０のどちらにおいても、第４の誘電体３０の上に形成される。さらに、図７に示すように、第２の電極層３６は、第２のコアデバイス領域２０内の第１の電極層３２の上に形成される。
【００１７】
第２の電極層３６をパターニングした後、キャップ２８の上の第４の誘電体３０の一部を除去し、図８に示すように第３の電極層４０を全ての領域の上に形成する。第４の誘電体層３０は、ドライ・エッチングまたはウェット・エッチングなどのエッチング工程を使用して除去することができる。キャップ２８は、各下層を保護し、第４の誘電体層３０をそこから除去することが難しいであろういずれの下層の上にも第４の誘電体層３０が形成されることを防止する。
【００１８】
第３の電極層４０は、ＣＶＤ、ＡＬＤ、ＰＶＤ、電気めっき、無電解めっきなどによって、およびこれらの組合せなどの任意の工程によって形成することができる。好ましい実施形態では、第３の電極層４０は、導電材料として付着されるシリコン含有層か、あるいは後から導電性にされるいずれかのシリコン含有層である。好ましい実施形態では、第３の電極層４０は、十分な導電性を得るよう、インシチュでドープされるポリシリコン層またはポリシリコン・ゲルマニウム層か、あるいは後からドープされるいずれかのポリシリコン層またはポリシリコン・ゲルマニウム層である。第３の電極層４０は、ドープされた非晶質シリコン層またはシリコン・ゲルマニウム層でもよいし、非ドープの非晶質シリコン層またはシリコン・ゲルマニウム層でもよい。第３の電極層４０は、シリコン含有であることが好ましく、それにより高電圧領域１４および１６では、高ｋ誘電体以外の誘電体を使用することができ、高電圧印加の際に高ｋ誘電体または金属電極によって生じ得る問題もなく、シリコン含有の電極が形成される。しかし、第３の電極層４０は金属であってもよい。第３の電極層４０は、約１００〜１５００Å（１０〜１５０ｎｍ）の厚さを有してもよい。必要であれば、層のパターニングをよく制御するために、層４０を平滑化または平坦化することも可能である。
【００１９】
第３の電極層４０を形成した後、図９に示すように半導体基板１１の上に形成された層全てをパターニングする。コアデバイスのパターニングを他のデバイスとは別に行うことにより、パターニング中により十分な制御を可能にすることができる。受動デバイス領域１２では、第３の電極層４０およびキャップ２８をパターニングして第１の誘電体層２２の上に抵抗体を形成する。第１の高電圧デバイス領域１４では、第２の誘電体層２４、キャップ２８および第３の電極層４０をパターニングしてＤＧＯスタックを形成する。第２の高電圧デバイス領域１６では、第３の誘電体層２６、キャップ２８および第３の電極層４０をパターニングしてＴＧＯスタックを形成する。第１のコアデバイス領域１８では、第３の誘電体層３０、第２の電極層３６および第３の電極層４０をパターニングしてＰＭＯＳスタックを形成する。第２のコアデバイス領域２０では、第３の誘電体層３０、第１の電極層３２、第２の電極層３６および第３の電極層４０をパターニングしてＮＭＯＳスタックを形成する。従来の技術を使用してもよい。各領域内にデバイスを形成するために、半導体基板１１のドーピング部分をドープしてソース領域およびドレイン領域を形成するなど、追加の周知の処理が行われる。
【００２０】
第１および第２のコアデバイス領域が互いに異なる誘電体層を有する代替の実施形態を図１０に示す。この実施形態では、キャップ２８の形成前に第４の誘電体３０を形成する。第４の誘電体３０を形成した後、先に述べたようにキャップ２８を形成する。第４の誘電体層３０は第１のコアデバイス領域１８内にすでに形成されているので、キャップ２８を、それが第２のコアデバイス領域２０を除き全ての領域の上に残るようにパターニングする。キャップ２８をパターニングした後、第２のコアデバイス領域２０内およびキャップ２８の上に第５の誘電体層５０を形成する。一実施形態では、第２のコアデバイス領域２０内でかつキャップ２８の上に第５の誘電体層５０を形成する前に、デバイス領域２０内に半導体層を形成する。ここで形成する半導体層は、一実施形態において第４の誘電体層３０の前に形成される半導体層と同様であってもよい。図５〜図９に関して述べたように処理を続ける。異なる点は、これらの図全てにおいて第１のコアデバイス領域１８が第２のコアデバイス領域２０とは異なる誘電体層を有し、キャップ２８が第１のコアデバイス領域１８内に存在し、第５の誘電体層５０が、それが除去されるまでキャップ２８の上に存在することである。図７および図８の間で第４の誘電体層３０と同様のやり方で第５の誘電体層５０を除去する。図１０に示す実施形態では、キャップ２８を第４の誘電体３０の上に形成するので、キャップ２８は、第１のコアデバイス領域１８に適したゲート電極材料である材料が望ましい。したがって、キャップ２８は、形成されるデバイスの導電性に適した金属ゲート材料でもよいし、形成されるデバイス用に適した導電性にドープされたポリシリコンでもよい。
【００２１】
コアデバイスと同じ半導体デバイスの上に高電圧デバイスが一体化され、高電圧デバイスおよびコアデバイスが互いに異なる（ゲート）誘電体および電極を有することは既に理解されよう。かくして複数の電圧デバイスが同じ半導体基板の上に形成され得る。既存のＤＧＯ／ＴＧＯデバイスの技術は、金属ゲート／金属酸化物の技術に使い回しすることが可能である。また、信頼性のあるＤＧＯ／ＴＧＯデバイス特性を得ることも可能である。さらに、ＣＭＯＳの応用において、一体化を利用して金属ゲート／金属酸化物のＮＭＯＳデバイスをＳｉＯ２のＰＭＯＳデバイスと共に作ることができる。例えば、受動デバイス領域１２、ならびに第１の高電圧デバイス領域１４および第２の高電圧デバイス領域１８の存在を省いて図１０の実施形態を使用することもできる。先に述べたように、この一体化を（ポリ）抵抗体および（デカップリング）コンデンサに利用することができる。本明細書の先の記載では、特定の実施形態に関して本発明を説明してきた。しかし、添付の特許請求の範囲に示す本発明の範囲から逸脱せずに、様々な修正および変更を加えることができることを、当業者であれば理解するであろう。例えば、別の材料を使用してもよい。したがって、明細書および図面は限定的な意味ではなく例示的なものとみなされるべきであり、そのような修正は全て本発明の範囲に含まれるものとする。
【００２２】
特定の導電型または電位の極性に関して本発明を述べてきたが、導電型および電位の極性は逆にしてもよいことは当業者であれば理解するであろう。さらに、詳細な説明および特許請求の範囲内の用語「前部」、「後部」、「上部」、「下部」、「上に」および「下に」などは、たとえあったとしてもそれらは説明のために使用するのであって、必ずしも永続的な相対位置を説明するものではない。そのように使用する用語は、適切な状況のもとでは相互交換可能であり、したがって本明細書に記載する本発明の実施形態は、例えば、本明細書に例示または記載するものとは別の方向において動作可能であることを理解されたい。本明細書で使用する「からなる」、「含む」という用語あるいはその用語の変化形は全て非排他的な包含をカバーするのであって、したがって要素のリストを含む工程、方法、物品または装置は、その要素のみを含むのではなく、そのような工程、方法、物品または装置にはっきりとリストされていない、またはそれらに固有の他の要素も含むことができるものとする。
【００２３】
特定の実施形態に関し、利益、他の利点および課題の解決法を先に説明してきた。しかし、こうした利益、利点、課題の解決法、ならびにこうした利益、利点、または課題の解決法をもたらしたり、より明白にしたりするあらゆる単一または複数の要素は、いずれかの請求項または全ての請求項の不可欠な、必須の、または基本的な特徴または要素と解釈されるべきものではない。
【００２４】
図面中の構成要素が簡単かつ明瞭に例示されたものであって必ずしも原寸に比例していないことは当業者であれば理解するであろう。例えば、図面中の構成要素の中には、本発明の実施形態の理解を助けるために、他の構成要素に比べて寸法が拡大されたものもある。
【図面の簡単な説明】
【００２５】
【図１】受動デバイス領域と、高電圧デバイス領域およびコアデバイス領域と、第１の誘電体層と、第２の誘電体層とを有する本発明の一実施形態に係る半導体デバイスの部分断面図。
【図２】本発明の実施形態による、高電圧デバイス領域およびコアデバイス領域の上に第３の誘電体層を形成した後の図１に示す半導体デバイスの図。
【図３】本発明の実施形態による、キャップを形成した後の図２に示す半導体デバイスの図。
【図４】本発明の実施形態による、第４の誘電体層を形成した後の図３に示す半導体デバイスの図。
【図５】本発明の実施形態による、第１の電極層および第１の保護層を形成した後の図４に示す半導体デバイスの図。
【図６】本発明の実施形態による、第１の電極層をパターニングした後の図５に示す半導体デバイスの図。
【図７】本発明の実施形態による、第２の電極層を形成した後の図６に示す半導体デバイスの図。
【図８】本発明の実施形態による、第２の電極層をパターニングし、かつ第３の電極層を形成した後の図６に示す半導体デバイスの図。
【図９】本発明の実施形態による、受動デバイス構造、高電圧デバイス構造およびコアデバイス構造を形成するべくパターニングした後の図８に示す半導体デバイスの図。
【図１０】本発明の別の実施形態による、第５の誘電体層を形成した後の図３に示す本発明の別の実施形態に係る半導体デバイスの図。
【図１】
2008508718.tif 000003
【図２】
2008508718.tif 000004
【図３】
2008508718.tif 000005
【図４】
2008508718.tif 000006
【図５】
2008508718.tif 000007
【図６】
2008508718.tif 000008
【図７】
2008508718.tif 000009
【図８】
2008508718.tif 000010
【図９】
2008508718.tif 000011
【図１０】
2008508718.tif 000012
【国際調査報告】
2008508718.tif 000013