(57)【要約】  本発明は、遅延制御回路、および入力信号に基づいて出力信号生成の遅延を制御する方法であって、基準信号に対する専用の時間遅延を有する基準信号の複数の遅延されたレプリカが、生成され、入力信号によって定義される所定のタイミングでサンプリングされる回路および方法に関する。それらの遅延されたレプリカの１つが、サンプリング手段の出力に基づいて選択され、出力信号が、その選択されたレプリカに基づいて生成される。これにより、データと基準信号の間における厳密な位相関係が全く与えられていないケースでも、所定の位相関係が、生成されることが可能である。
2008514086.tif 000002
【特許請求の範囲】
【請求項１】
基準信号に基づいて、入力信号の遅延されたバージョンを所定の遅延で生成するための遅延制御回路であって、
ａ．前記基準信号に対するそれぞれの専用の時間遅延をそれぞれが有する、前記基準信号の複数の遅延されたレプリカを生成するための信号生成手段と、
ｂ．前記遅延されたレプリカを、前記入力信号によって定義された所定のタイミングでサンプリングするためのサンプリング手段と、
ｃ．前記サンプリング手段の出力に基づいて前記レプリカの１つを選択するための、および、前記選択されたレプリカに基づいて前記遅延されたバージョンを生成するための選択手段と、を含む回路。
【請求項２】
前記選択手段は、前記サンプリング手段の前記出力に基づいて選択信号を生成するための符号化手段を含み、前記選択信号は、前記レプリカの前記１つを選択するのに使用される請求項１に記載の回路。
【請求項３】
前記符号化手段は、前記遅延されたバージョンの所望される遅延を示す遅延情報を入力するための入力端子を含み、前記符号化手段は、前記サンプリング手段の前記出力と前記遅延情報とを併せた考慮に基づいて前記選択信号を生成するように適合される請求項２に記載の回路。
【請求項４】
前記符号化手段は、前記専用の時間遅延の連続する値を有する、サンプリングされたレプリカのそれぞれのデータを、論理ゲートの２つの入力端子において受け取る複数の論理ゲートを含み、前記論理ゲートは、前記論理ゲートの入力端子に異なる論理値が印加された場合にアクティブな出力信号を生成するように適合される請求項２または３に記載の回路。
【請求項５】
前記選択手段は、前記遅延されたレプリカ群のそれぞれのレプリカをそれぞれが受け取ると共に、前記論理ゲート群のそれぞれのゲートの出力信号によってそれぞれが制御される複数の切り替え手段を含む請求項４に記載の回路。
【請求項６】
前記サンプリング手段は、フリップ・フロップ手段のクロック入力に印加された前記入力信号の前記所定のタイミングに応答して、前記遅延されたレプリカ群の状態をサンプリングするための複数のフリップ・フロップ手段を含む請求項１ないし５のいずれか一項に記載の回路。
【請求項７】
前記所定のタイミングは、前記入力信号の立ち上がりエッジと立ち下がりエッジの少なくともいずれかに対応する請求項６に記載の回路。
【請求項８】
前記入力信号は、断続的なストローブ信号であり、前記基準信号は、継続的なクロック信号である請求項１ないし７のいずれか一項に記載の回路。
【請求項９】
入力信号に基づいて出力信号生成の遅延を制御する方法であって、
ａ．基準信号に対するそれぞれの専用の時間遅延をそれぞれが有する、前記基準信号の複数の遅延されたレプリカを生成するステップと、
ｂ．前記遅延されたレプリカを、前記入力信号によって定義された所定のタイミングでサンプリングするステップと、
ｃ．前記サンプリング手段の出力に基づいて前記レプリカの１つを選択するステップと、
ｄ．前記選択されたレプリカに基づいて、前記出力信号を生成するステップと、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に基づいて、入力信号の遅延されたバージョンを所定の遅延で生成するための遅延制御回路、および、ストローブ・パルスなどの、出力信号の遅延制御方法に関する。
【背景技術】
【０００２】
クロック信号は、多種多様なデジタル回路により、デジタル回路の動作中に生じる様々な事象［event―イベント―］のタイミングを制御するのに使用されている。例えば、クロック信号は、コンピュータ・システムにおいて使用されるコマンド、およびその他の信号が、いつ有効であり、そのため、コンピュータ・システムの動作を制御するのに使用されることが可能であるかを示すのに使用される。クロック信号は、次いで、コマンド、またはその他の信号をラッチして、コマンド、またはその他の信号が、もはや有効でなくなった後、コマンド、またはその他の信号が使用されることが可能であるようにするのに使用される。
【０００３】
シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ―Synchronous Dynamic Access Memory―）などの、多くの高速の集積デバイスは、クロック信号に依拠して、デバイスに入り、デバイスを経由し、デバイスから出るコマンド、データ、およびアドレスの流れを制御する。通常、動作は、クロック信号のエッジで、すなわち、高い論理状態から低い論理状態への遷移、または低い論理状態から高い論理状態への遷移において開始される。動作のタイミングをデバイス内部でより正確に制御するため、クロック信号の各周期は、ときとして、そのような動作が、クロック・エッジの直後まで開始しないようにサブ周期に分周される。
【０００４】
クロック信号の周期内で動作のタイミングを制御するための一方法は、クロック信号の位相遅延されたバージョンを生成する。例えば、クロック周期を４つのサブ周期に分周するのに、それぞれ、９０°、１８０°、および２７０°だけクロック信号に遅れる位相遅延されたバージョンが、生成される。位相遅延されたクロック信号のエッジは、動作を開始させるのに使用されることが可能な各サブ周期の始め、または終わりにおいて遷移する信号をもたらす。そのような可変遅延の制御クロックを生成する１つの可能なアプローチは、基準クロックにより駆動されるＤＬＬ（遅延ロックト・ループ―Delay-Locked Loop―）を使用する。基準クロック信号は、例えば「自己バイアス化技術に基づく低ジッタ・プロセス独立ＤＬＬおよびＰＬＬ―Low Jitter Process Independent DLL and PLL Based on Self-Biased Techniques―、マニーティス、ＩＥＥＥ固体回路雑誌―Maneatis, IEEE Journal of Solid-state Circuits―３１（１１）、１７２３〜１７３２ページ、１９９６年１１月、において説明されるような、従来の多出力の可変遅延回路に入力される。
【０００５】
しかし、基準制御クロック信号とは異なり、基準データ・クロック信号が不連続であるアプリケーションが、存在する。典型的には、基準データ・クロック信号は、データのブロックにアクセスされた際、クロックパルスのバーストで着信する。バーストの合間では、基準データ・クロック信号は、比較的不活性［inactive―イナクティブ］であり、したがって、ＤＬＬは、ＤＬＬのロックを失うことがある。その結果、バーストが着信した際、遅延されたデータ・クロックの遅延は、遅延ロックト・ループによって適切に調整されていないことがあり、データは、ラッチまでに、データ・バスにおいて不十分な、または過度の発達時間を有することがある。
【０００６】
この問題の問題解決法が、国際公開第９８／３５４４６号パンフレットにより提案されており、第９８／３５４４６号によれば、いくつかの遅延されたクロック信号が、提供され、各信号は、連続的な基準クロック信号に対する、それぞれの時間遅延だけ遅延される。セレクタ・スイッチが、論理制御回路の制御下で、遅延されたクロック信号の１つを結合して、データ・ラッチを制御する。論理回路は、所定のスイッチ位置を選択して、入力制御クロックに対して、クロック周期のおよそ１／２だけ遅延されたパルスを有する、遅延されたクロック信号の１つを、遅延されたクロック信号として選択する。論理制御回路は、スイッチ位置を変えて、動作周波数変化の結果、生じることがあるクロック周期の変化に対応することができる。好ましくは、セレクタ・スイッチ位置は、メモリ・デバイスが製造される際に、論理制御回路にプログラミングされる。しかし、メモリ・デバイスが複数の周波数で使用されることがある場合、または、データもしくはコマンドの着信時刻がデータもしくはコマンドのそれぞれの基準クロックに対して変動することがある場合、メモリ・コントローラが、改訂された選択スイッチ位置を定義するように、論理制御回路に命令することができる。多タップの可変遅延ラインをセレクタ・スイッチと組み合わせて使用することにより、メモリ・デバイスが、様々な動作周波数条件に合わせて調整されることが可能になる。
【０００７】
また、デジタル・パルス信号が、基準クロック周期の所与の割合の間、遅延されるべき同様の要件は、ＤＤＲ（ダブル・データ・レート―Double Data Rate―）メモリ・インタフェース回路のデータ読み取り部分に関しても妥当である。そのようなＤＤＲインタフェース回路では、データ（ＤＱ）は、クロック信号（ＣＫ）と同期である。しかし、データは、そのクロックに対して厳密な位相関係を全く有さない。このことに起因して、データ遷移の正確なタイミング位置は、その代わりに、いわゆるストローブ・パルス（ＤＱＳ）によって示される、または、表される。
【０００８】
図１は、ＤＤＲインタフェース読み取りタイミングのケースにおける以上の信号群の波形を示すシグナル図を示す。クロック（ＣＫ）は、絶えず利用可能であるが、ストローブ信号（ＤＱＳ）は、有効なデータ（ＤＱ）ビットが送信された場合にだけ、有効なエッジを有する。最大の信頼性のあるデータ受信を得るのに、データ周期の正確に中心でデータをサンプリングすることが必要である。ストローブ信号は、したがって、クロック周期の１／４（９０°）に相当する時間量だけ、遅延されなければならない。
【０００９】
先行技術によって提案される以上の問題解決法は、複雑な制御回路、および基準クロックを様々な入力周波数およびタイミングに適応させるための調整操作を要求する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明の目的は、データの正確なサンプリングが、クロック信号とストローブ信号の間における厳密な位相関係無しに、達せられることが可能な、遅延制御回路および遅延制御方法を提供することである。
【課題を解決するための手段】
【００１１】
以上の目的は、請求項１で請求される遅延制御回路、および請求項９で請求される遅延制御方法によって達せられる。
【００１２】
したがって、信号生成手段により生成された、遅延されたレプリカ［replica―複製―］が、入力信号によって定義される所定のタイミングでサンプリングされ、それらのレプリカの１つが、サンプリング結果に基づいて選択され、入力信号の遅延されたバージョン、つまり、遅延された出力信号が、選択されたレプリカに基づいて生成される。このため、入力信号と基準信号の間の相当な位相ずれのケースでも、正しい位相関係、つまり、正しい遅延における出力信号の迅速で信頼できる生成が行なわれて、最大の信頼性のあるデータ受信が得られることが可能である。前段の先行技術とは異なり、この遅延制御は、レプリカ信号の既定の１つを使用し、次に、サンプリング結果に応答して調整することにより、受信されたデータのサンプリング結果に基づかない。むしろ、レプリカ信号の正しい１つが、入力信号、例えば、データ・ストローブ信号のタイミングに基づいてレプリカ自体をサンプリングすることにより、直接に特定される。このことは、より高速でそれほど複雑でない同期プロセスをもたらす。
【００１３】
サンプリング手段は、サンプリング手段の出力に基づいて選択信号を生成するための符号化手段を含んでも良く、選択信号は、レプリカの１つを選択するために使用される。符号化手段の使用は、遅延されたバージョンの所望される遅延を示す遅延情報を入力するための入力端子が、提供されることが可能であるという利点をもたらし、符号化手段は、サンプリング手段の出力と遅延情報とを併せた考慮に基づき、選択信号を生成するように適合されることが可能である。それにより、出力信号は、基準信号に関するある所望の遅延で生成されることが可能である。
【００１４】
さらに、符号化手段は、専用の時間遅延の連続する値を有する、サンプリングされたレプリカのそれぞれのデータを、論理ゲートの２つの入力端子において受け取るために構成された複数の論理ゲートを含んでも良く、論理ゲートは、論理ゲートの入力端子に異なる論理値が印加された場合にアクティブな出力信号を生成するように適合されても良い。論理ゲートを使用することは、とりわけ特別な遅延情報が全く要求されない場合に、符号化手段を実施するための簡単な問題解決法を提供する。
【００１５】
選択手段は、遅延されたレプリカ群のそれぞれのレプリカをそれぞれが受け取り、論理ゲート群のそれぞれのゲートの出力信号によってそれぞれが制御される複数の切り替え手段を含んでも良い。この処置は、単に論理ゲート群の出力信号を使用して、遅延されたレプリカの１つを制御回路の出力に切り替えるための切り替え操作を制御することにより、制御回路をさらに単純化するのに役立っている。
【００１６】
さらに、サンプリング手段は、フリップ・フロップ手段のクロック入力に印加された入力信号の所定のタイミングに応答して、遅延されたレプリカ群の状態をサンプリングするための複数のフリップ・フロップ手段を含んでも良い。このことは、入力信号が、単にフリップ・フロップ手段のクロック入力に供給され、その結果、クロック入力の特性に基づき、例えば、正のエッジ、または負のエッジによって制御されたクロック入力に基づき、遅延されたレプリカ群がサンプリングされることが可能であるので、簡単な問題解決法をもたらしている。所定のタイミングは、このため、入力信号の立ち上がりエッジと立ち下がりエッジの少なくともいずれかに対応しても良い。
【００１７】
好ましい実施形態による特定のインプリメンテーションでは、入力信号は、断続的なストローブ信号であっても良く、基準信号は、継続的なクロック信号であっても良い。
【００１８】
本発明は、次に、添付の図面に関連して、好ましい実施形態に基づいて説明される。
【発明を実施するための最良の形態】
【００１９】
以下、好ましい実施形態がＤＤＲメモリ・インタフェース回路のデータ読み取り部分で使用するためのデジタル・パルス遅延回路（ＤＰＤＣ―Digital Pulse Delay Circuit―）に基づいて説明され、データ（ＤＱ）は、図１に示されるとおり、クロック信号ＣＫと同期であるが、そのクロックに対する厳密な位相関係は、全く有さない。データ遷移の正確なタイミング位置はストローブ・パルス（ＤＱＳ）によって示される。
【００２０】
図２は、好ましい実施形態による、提案されるＤＰＤＣの概略ブロック図を示す。この遅延制御回路は、基準クロック周期のある割合だけ、着信パルスを遅延させることができる。本明細書では、ＤＤＲインタフェースの文脈で説明されるが、この回路の応用は、ＤＤＲインタフェースに限定されず、所定の遅延またはプログラミング可能な遅延で出力信号を要求する他の多くの応用例が、考えられる。
【００２１】
図２に示されたＤＰＤＣでは、遅延ロックト・ループ（ＤＬＬ―Delay Locked Loop―）１０が、着信基準クロックＣＫにロックして、その基準クロックＣＫのＮ個の時間遅延されたレプリカ、つまり、コピーを生成する。時間遅延されたレプリカは、それらのクロック・レプリカを使用することにより、パルス・サンプリング回路２０のそれぞれの入力に印加される着信ストローブ信号ＤＱＳの少なくとも一方のエッジの位置をサンプリングする、パルス・サンプリング回路２０に供給される。このサンプリング・プロセスから獲得されるエッジ位置、またはその他のタイミング情報は、デコーダ回路またはエンコーダ回路３０に供給され、デコーダ回路またはエンコーダ回路３０において、エッジ位置、またはその他のタイミング情報は、所望される遅延値を示すオプションの遅延情報と組み合わせられて、Ｎ個の遅延されたクロック・レプリカから選択された遅延されたクロック・レプリカＣＬＫｄを、入力パルスまたはストローブ信号ＤＱＳの遅延されたバージョンとして回路出力に供給するようにセレクタ回路４０を制御する、選択信号Ｓを生成してもよい。ＤＬＬ回路１０の選択された分解能に依存して、遅延の任意の精度が、得られることが可能である。
【００２２】
さらに、パルス・サンプリング回路２０、デコーダ／エンコーダ３０、およびセレクタ回路４０の実施される複雑さに応じて、提案されるＤＰＤＣは、着信ストローブ信号ＤＱＳの立ち上りエッジ、立ち下りエッジ、またはその両方のエッジに作用するように構成されることが可能である。
【００２３】
図３は、ＤＰＤＣの特定の実施例の概略回路図を示す。この実施例は、ＤＤＲインタフェース回路を実施するのに必要とされる種類のパルス遅延のための、簡単ではあるが、使用可能な問題解決法に相当する。
【００２４】
図３によれば、図１のＤＬＬ回路１０は、位相検出回路１２と、その後に続く、不要な信号成分を除去するために使用されるループ・フィルタ１４とを含む。さらに、ＤＬＬ回路１０は、特定の遅延Ｔをそれぞれが有する制御された遅延要素１６のチェーンを含み、したがって、ＤＬＬ回路１０の合計の遅延は、１２Ｔに達する。この実施例では、ＤＬＬ回路の分解能は、１２タップ（１２Ｔ）として示され、そのため、概略の回路の複雑さを小さくしている。しかし、遅延回路は、所望される分解能に応じて、他の任意の数のタップ、すなわち遅延要素によって実施されることが可能である。
【００２５】
図３の回路においては、遅延要素１６の並列の出力信号が、次々に増加する遅延で基準クロック信号ＣＫの複数のレプリカを提供し、近隣のまたは隣接するレプリカは、時間差を有し、そのため、１タップの遅延差を有する。基準クロック信号ＣＫと比較して、最後の遅延されたレプリカｃ１２は、１２タップ（１２Ｔ）だけ遅延されている。１２Ｔという合計の遅延は、位相検出器１２およびループ・フィルタ１４によって、着信クロック周期と等しくなるように制御される。このことは、最後の遅延要素の出力から導出されたフィードバック信号ＤＣ（遅延制御）を、位相検出器１２の入力に供給することによって達せられる。
【００２６】
図２のサンプリング回路２０は、ＤＬＬ回路の出力において遅延されたレプリカの状態をサンプリングするＤ型フリップ・フロップ（Ｄ−ＦＦ［D-type flip Flops］）２２の列によって実施される。この実施例では、サンプリングは、着信パルスまたは着信ストローブ信号ＤＱＳの立ち上りエッジにおいて実行される。サンプリング動作は、入力ストローブ信号ＤＱＳを、すべてのＤ−ＦＦ２２のクロック入力に供給することによって達せられる。Ｄ−ＦＦ２２の論理出力値は、非反転入力と、反転入力とを有する複数の論理ＡＮＤゲートによって実施されるデコーダ回路に供給されて、非反転入力における論理状態が、アクティブ状態、つまり、論理値「１」に相当する場合、および反転入力における論理状態が、非アクティブ状態、つまり、論理値「０」に相当する場合、アクティブな出力信号を生成するようになる。これにより、簡単なデコーダ機能が実現され、この機能の出力は、立ち上がりエッジ位置を「ワン・ホット［one-hot］」符号に変換する、すなわち、論理ＡＮＤゲート群３２の、ゲート３２のそれぞれの入力端子において異なる論理状態を有する１つのゲート３２がアクティブな出力信号を生成するのに対して、その他の論理ＡＮＤゲート群３２は、イナクティブ［inactive］な出力信号を生成する。
【００２７】
論理ＡＮＤゲート群３２の並列出力値は、１つのアクティブなビットを有する符号語として解釈されることが可能であり、その符号語に基づき、スイッチ４２の列が、ＤＬＬ回路１０の出力群における遅延されたレプリカ群、すなわち、遅延チェーンの１つのレプリカを選択し、その信号を、遅延されたストローブ信号ＤＱＳｄとして、遅延制御回路の出力において提供するように制御される。
【００２８】
図３に示される現下の実施例では、遅延は、既定の結線によるものであり、例えば、遅延情報ｄを入力する入力オプションに基づいて、選択可能にはされない。セレクタ入力としてのＤＬＬタップ数の実施される既定の選択のため、入力ストローブ信号ＤＱＳの立ち上りエッジは、クロック周期の既定の割合に及んで偏移される。このことは、スイッチ群４２と、ＤＬＬ回路１０のそれぞれの出力端子の間において、ある割り当てを選択して、出力端子群が、図３の実施例では、左側に３つの位置だけ移動されるようにすることによって達せられる。したがって、アクティブな信号を出力する論理ＡＮＤゲートにかかわらず、遅延された出力ストローブ信号ＤＱＳｄは、９０度に相当する３Ｔという既定の割合だけ遅延される。もちろん、他の任意の既定の遅延が、ＡＮＤゲート群３２の出力におけるスイッチ群４２およびＤＬＬ回路１０の出力群の間における割り当てを変更することにより、実施されることも可能である。入力遅延情報ｄに基づくプログラミング可能な遅延は、ＤＬＬ回路１０の出力と、スイッチ群４２の入力との間で論理回路またはシフト回路を設けることによって実施されることが可能である。
【００２９】
図３の簡単な実施例では、着信ストローブ信号ＤＱＳの立ち上りエッジだけが感知され、ストローブ信号ＤＱＳの周期長は、クロック信号ＣＫの周期長で置き換えられる。しかし、これは、要件ではなく、ストローブ信号ＤＱＳの立ち上りエッジと立ち下りエッジを別々にサンプリングして、それらのエッジを、所与の時間遅延後に、遅延制御回路の出力において再現することもまた、可能である。
【００３０】
さらに、図３の実施例では、遅延時間は、セレクタ回路２０におけるタップ・オフセットの既定の選択によって決まる。しかし、このことは、既に前述されたとおり、選択可能な遅延を提供することにより、またはより複雑なデコーダ・インプリメンテーションによって変更されることも可能である。
【００３１】
入力ストローブ信号ＤＱＳが、遅い品質または雑音のある品質である場合、そのことは、データの誤った回復を生じさせることがある、接近して相次ぐ、２重のエッジ、または複数のエッジをもたらすことがある。図３のインプリメンテーションでは、遅延された出力ストローブ信号ＤＱＳｄは、それらの２重のエッジ間の距離が、実現された遅延未満であるという条件付きで、入力ストローブ信号ＤＱＳのエッジの最新の出現を基準として、常にタイミング制御される。
【００３２】
入力ストローブ信号ＤＱＳが回路をトリガすると遅延された出力ストローブ信号ＤＱＳｄは、バースト型の信号ではなく、継続的である。これは、入力ストローブ信号ＤＱＳが、不連続な信号である場合でも、そうである。このことは、データの存在の指示ではなく、そのデータをサンプリングするための基準タイミング位置が、生成されるべきであるという事実に鑑みて、利点となることがある。
【００３３】
多くの応用例では、システム・クロックＣＫに対する入力ストローブ信号ＤＱＳの位置は安定した（ただし、知られていない）性質のものである。そのようなケースでは、システムは、選択信号Ｓの質を改善するためにエッジ位置ＥＰまたは選択信号Ｓの位置でパスに時間的フィルタリングを追加することにより、拡張されることが可能である。この追加のフィルタは、時間平均特性または中央値フィルタリング特性を有することが可能である。
【００３４】
要約すると、遅延制御回路、および基準信号に基づいて出力信号生成の遅延を制御する方法であって、基準信号に対する専用の時間遅延を有する基準信号の複数の遅延されたレプリカが、生成され、入力信号によって定義される所定のタイミングでサンプリングされる回路および方法が、説明された。それらの遅延されたレプリカの１つが、サンプリング手段の出力に基づいて選択され、出力信号がその選択されたレプリカに基づいて生成される。これにより、データと基準信号の間における厳密な位相関係が全く与えられていないケースでも、所定の位相関係が、生成されることが可能である。
【００３５】
本発明は、以上の好ましい実施形態には限定されず、任意の遅延制御回路において、所定の遅延を有する出力信号を得るのに使用されることが可能であることに留意されたい。好ましい実施形態の回路構成要素および回路ブロックは、具体的なハードウェア回路によって実施されても、あるいはデジタル・シグナル・プロセッサなどの、プロセッサ・デバイスを制御するソフトウェア・ルーチンによって実施されても良い。好ましい諸実施形態は、このため、添付の特許請求の範囲内で様々である可能性がある。
【００３６】
「含む」という用語は、特許請求の範囲を含め、本明細書で使用される場合、述べられる特徴、手段、ステップ、または構成要素の存在を明示するが、１つまたは複数の他の特徴、手段、ステップ、またはコンポーネント、あるいは以上のグループの存在または追加を除外しないものとされることにさらに留意されたい。さらに、請求項において要素の前に付いた「ある（ａ）」または「ある（ａｎ）」という語は、複数のそのような要素の存在を除外しない。さらに、いずれの符号も、特許請求の範囲を限定しない。
【図面の簡単な説明】
【００３７】
【図１】遅延制御回路の特徴的な信号群の波形を示すシグナル図である。
【図２】好ましい実施形態による遅延制御回路を示す概略ブロック図である。
【図３】好ましい実施形態による遅延制御回路の実施例を示す概略回路図である。
【図１】
2008514086.tif 000003
【図２】
2008514086.tif 000004
【図３】
2008514086.tif 000005
【国際調査報告】
2008514086.tif 000006
2008514086.tif 000007
2008514086.tif 000008