(57)【要約】第１の電圧基準電位（ＶＤＤ）と第２の電圧基準電位（ＶＳＳ）の間に結合されたトリガ部分回路（２０４）と、ＥＳＤ保護されるべき回路デバイスと第２の電圧基準電位（ＶＳＳ）の間のトリガ部分回路（２０４）に結合されたＥＳＤ分路部分回路（２０２）とを含むＥＳＤ回路保護用装置。ＥＳＤ分路部分回路（２０２）は、集積回路（ＩＣ）接続のパッド（１１０）によって接続されるように適合される。ＥＳＤ分路部分回路（２０２）は、ＥＳＤ保護されるべき回路デバイスに接続されたアノードと、第２の電圧基準電位（ＶＳＳ）に接続されたカソードとを有するシリコン制御整流器（ＳＣＲ）である。トリガ部分回路（２０４）は、ＲＣトリガ型ＰＭＯＳ（３０４）、またはＧＧＮＭＯＳ（４０２）および直列接続された抵抗器（４０６）である。
2008514010.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧基準電位と第２の電圧基準電位の間に結合された、能動回路を備えるトリガ部分回路と、
前記トリガ部分回路に結合され、かつＥＳＤ保護されるべき回路デバイスと前記第２の電圧基準電位との間に結合された、少なくとも１つのＥＳＤ分路部分回路とを含むことを特徴とするＥＳＤ回路保護用装置。
【請求項２】
前記少なくとも１つのＥＳＤ分路部分回路が、集積回路（ＩＣ）接続のパッドを介して、ＥＳＤ保護されるべき回路デバイスに結合されることを特徴とする請求項１に記載の装置。
【請求項３】
ＥＳＤ事象が発生したときに、前記トリガ部分回路が、前記少なくとも１つのＥＳＤ分路部分回路にトリガ信号を送出することを特徴とする請求項１に記載の装置。
【請求項４】
前記少なくとも１つのＥＳＤ分路部分回路はシリコン制御整流器（ＳＣＲ）であることを特徴とする請求項１に記載の装置。
【請求項５】
保護されるべきパッドから離れた場所でのＥＳＤ事象発生を検出する工程と、
前記ＥＳＤ事象を検出に応動して、前記保護されるべきパッドから前記ＥＳＤ事象を分流する工程とを含むことを特徴とする静電放電（ＥＳＤ）事象から回路を保護する方法。
【請求項６】
前記分流する工程が、シリコン制御整流器を活動化する工程をさらに含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記離れた場所が、第１の電圧基準電位と第２の電圧基準電位との間であることを特徴とする請求項５に記載の方法。
【請求項８】
前記検出する工程が離れた単一の場所に対して行われ、そして、前記分流する工程が、前記離れた単一の場所でＥＳＤ事象が検出されたときに、複数の保護されるべきパッドに対して行われることを特徴とする請求項５に記載の方法。
【請求項９】
前記離れた単一の場所が、集積回路の電源入力端子の間であることを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、参照により組み込まれている、２００４年９月１６日に出願した米国特許仮出願第６０／６１０，２９４号の利益を主張するものである。
【０００２】
本発明は、一般に静電放電（ＥＳＤ）保護回路に関し、より具体的には、集積回路（ＩＣ）の保護回路内のシリコン制御整流器（ＳＣＲ）構造の改善に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）およびその他の半導体デバイスは、ＥＳＤ事象との接触によって生じ得る高電圧の影響を非常に受けやすい。したがって、集積回路にとって静電放電（ＥＳＤ）保護回路は不可欠である。一般にＥＳＤ事象は、高電圧電位（通常、数キロボルト）の放電に起因し、短い持続時間（通常、１００ナノ秒）の大電流（数アンペア）パルスを生じる。例示的にはＥＳＤ事象は、たとえば人がＩＣのリード線に接触することにより、またはＩＣの他のリード線において電気的に荷電した機械類が放電されることによって、ＩＣ内で発生される。製品への集積回路の組み込み時に、これらの静電放電がＩＣの機能を破壊しまたは損ない、それによって製品への費用のかかる修理が必要になることがあり、これはＩＣが受け得る静電放電を散逸させるための機構を設ければ避けられる。
【０００４】
通常、ＥＳＤ保護回路は、「局所的」デバイスである。すなわち、このような保護回路は、ＥＳＤ損傷を受けやすい回路のノード（すなわち半導体デバイスまたはＩＣの入力ピン）に直接に接続される。このように直接に接続すると、ＥＳＤ事象時に電圧をたとえば接地へ分流することによって、ノードの電圧が低減される。このような構成の一例を、図１の概略回路図に示す。
【０００５】
ＥＳＤ保護回路１００が、入力パッド１１０から接地１１２へ結合されているのが示されている。この構成では回路１００は、ＥＳＤ事象を受けると、その事象たとえば高電圧をパッド１１０から接地１１２へ分流し、それによって保護を必要とする集積回路内の回路を保護する。このようなＥＳＤ保護回路は、本願の譲受人に譲渡された米国特許第６，７９１，１２２号に記載されており、同特許をここに参照により組み込む。
【０００６】
より具体的には、ＥＳＤ保護回路１００は、保護回路（たとえばシリコン制御整流器（ＳＣＲ）１１６）に結合されたトリガ回路（たとえばｎＭＯＳトランジスタ１０２）を含む。ｎＭＯＳトランジスタ１０２のドレイン１０４は入力パッド１１０に接続され、そのソース１０６は抵抗器１１４を介して接地電位１１２に接続される。トランジスタ１０２のゲート１０８は、抵抗器１１４を介してソース１０６に接続される。ＳＣＲ１１６は、パッド１１０に接続された第１の端子１１８と、接地電位１１２に接続された第２の端子１２０とを有する。第３の端子１２２すなわちトリガ端子は、トランジスタ１０２のソース１０６に接続される。動作時は、ＥＳＤ事象がトリガ回路１０２によって「検出」されると、ＳＣＲ１１６の導通（すなわち「ターン・オン」）を始めさせるためのトリガ信号が発生する。ＳＣＲ１１６を通る電流経路が、ＥＳＤ事象をパッドから接地へ分流する。
【特許文献１】米国特許第６，７９１，１２２号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
残念ながら、このような設計による解決策には、いくつかの欠点がある。（１）ＥＳＤ保護回路１０２は、もとの回路設計時には考慮されていなかった「占有面積」（ｆｏｏｔｐｒｉｎｔ）を生じ得る（すなわち各パッド近傍の集積回路上で追加の面積を占める）。（２）ＥＳＤ保護回路により、パッド１１０（ＩＣと他の回路デバイスの間の接続点）に、寄生容量が導入される。（３）トリガ回路がパッドから接地へ電流を漏洩し、一部のＩＣでは、この漏洩が、保護される回路およびＩＣ全体の通常の動作に干渉し得る。
【０００８】
したがって、ＥＳＤ保護をもたらすことができ、かつ利用可能な設計スペースおよび回路性能への影響が最小な装置が必要である。
【課題を解決するための手段】
【０００９】
従来技術の欠点は、第１の電圧基準電位と第２の電圧基準電位の間に結合されたトリガ部分回路と、トリガ部分回路に結合され、かつＥＳＤ保護されるべき回路デバイスと第２の電圧基準電位の間に結合されたＥＳＤ分路部分回路を含むＥＳＤ回路保護用装置によって克服される。ＥＳＤ分路部分回路は、集積回路（ＩＣ）接続のパッドに結合される。トリガ部分回路にＥＳＤ電流を供給するために、導電路によってトリガ部分回路が分路部分回路に結合される。一実施形態では、ＥＳＤ分路部分回路は、ＥＳＤ保護されるべき回路デバイスに接続されたアノードと、第２の電圧基準電位に接続されたカソードとを有するシリコン制御整流器（ＳＣＲ）である。
【００１０】
上に記載されたような本発明の特徴を詳細に理解するために、一部が添付の図面で示される実施形態を参照することによって、上記で簡単に要約した本発明についてより具体的に説明する。しかし、添付の図面は、本発明の典型的な実施形態だけを示すものであり、本発明は他の同等に有効な実施形態を許容し得るので、したがって、本発明の範囲を限定すると見なされるものではないことに留意されたい。
【００１１】
分かりやすくするために、各図に共通な同一の要素を示すのに、可能な場合は常に同一の参照番号を用いている。１つの実施形態の一部の要素は、他の実施形態中に有利に組み込み得ることが企図されている。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態は、全体的な回路設計によって課されるスペース制限への影響が最小であり、かつ保護ポイントにおけるＥＳＤの導入によって生じる寄生容量および電流漏洩の可能性を低減または除去するＥＳＤ保護デバイスを提供する。これらの利点は、まず、ＥＳＤ保護デバイスを２つの別々な部分として取り組み、次いで必要な結果を得るために、これらの部分のそれぞれを戦略的に配置することによって実現される。この手法の詳細、および全体的な利点は、以下の説明および添付の図面で示される。
【００１３】
図２は、本発明によるＥＳＤ保護回路（ＥＳＤＰＣ）２００のブロック図を示す。ＥＳＤＰＣ  ２００は、分路部分回路２０２と、トリガ部分回路２０４とを含む。トリガ部分回路２０４は、どの場合に分路部分回路２０２が動作状態（すなわち低抵抗）になるべきかを決定し、分路部分回路２０２は、ＥＳＤ事象によって生じる電流を、たとえば接地に分流することによって実際の回路保護動作を行う。図２から分かるように、分路部分回路２０２、およびトリガ部分回路２０４は、異なるノードに接続されている。トリガ部分回路２０４は、ノードＮｔｈの第１の電圧基準電位２０６と、ノードＮｔｌの第２の電圧基準電位２１６の間に接続される。分路部分回路２０２は、ノードＮｅｈの局所／信号ピン１１０（すなわちＩＣ接続またはＥＳＤ保護を必要とする他の同様なデバイスのパッド）と、第２の信号ピン２０８（ノードＮｅｈ）の間に接続される。したがって、本発明は、局所ピンに接続されるのではなく基準電位源（たとえばＶＳＳ、ＶＤＤ、Ｖｒｅｆ）に接続されたトリガ経路を介して、局所的な分流をトリガすることを目指している。ＥＳＤ事象は、基準電位ピンまたはパッド上に生じ、保護される入力パッド１１０または２０８に接続されたクリティカルな回路からＥＳＤ事象を分流するための分路部分回路をトリガするのに用いることができるものする。
【００１４】
パッド１１０上のＥＳＤ事象は、２１４を介してＮｔｌに、またはパッド２１２を介してＮｔｈに結合される。以下で述べるように、電流経路２１４または２１２は、トリガ部分回路２０４と分路部分回路２０２の間の短絡接続でよく、経路２１０として明示的に追加することができ、または分路部分回路２０２内の内因性経路とすることができる。
【００１５】
動作時は、局所的に印加されたＥＳＤ事象が発生すると、２つの基準電位源それぞれ２０６と２１６の間で、導電回路２１２を通ってトリガ電流が流れる。このような動作により、次いで、局所／信号パッド１１０と基準電位源２１６の間の局所保護がトリガされる。トリガ動作は、トリガ部分回路２０４の出力２１０に沿って送られる、分路部分回路２０２活動化信号を通して行われる。したがって、本発明の一実施形態では、単一のトリガ部分回路２０４がＩＣの電源端子ＶＤＤとＶＳＳの間に結合され、個々の分路部分回路２０２がＩＣの各入力信号パッドに結合される。端子２０６と２１６の間でＥＳＤ事象が検出されると、単一のトリガ部分回路２０４が、すべての個々の分路回路２０２を活動化する。
【００１６】
図３は、図２に示されるような本発明の第１の実施形態であるＥＳＤＰＣ  ２００の回路図を示す。この実施形態では、分路部分回路の実装は、シリコン制御整流器（ＳＣＲ）３０２によって実現される。ＳＣＲ３０２は、パッド１１０（パッド＝ＳＣＲアノード＝Ｎｅｈ）と第２の電圧基準電位（ＶＳＳ）２０８（ＳＣＲカソード／Ｇ１＝ＶＳＳ＝Ｎｅｌ）の間に結合される。この実施形態では、電流経路２１４は、ノード２０８をノード２１６に接続した短絡である。第１のベース／コレクタ・ノード（Ｇ２）３０６は、第１の電圧基準電位ＶＤＤに結合される。ＳＣＲ３０２をトリガするために、ＶＤＤ（Ｎｔｈ）とＶＳＳ（Ｎｔｌ）の間にトリガ回路が付加されている。本発明の一実施形態では、図２のトリガ回路２０４は、ＰＭＯＳ  ３０４であり、それに接続されたＲＣ回路３０８／３１０によってトリガされる。ノード３０６（Ｇ２）とＶＤＤパッド２０６の間の接続３１０は、トリガ接続２１０（図２）として、およびＮｅｈとＮｔｈの間の導電路（図２の経路２１２）として働く。
【００１７】
動作時には、最初の電流がパッド１１０から、ＳＣＲ３０２のアノード−Ｇ２−ダイオードを通ってＶＤＤ（ＥＳＤの時点ではフローティング）へ流れる。ＲＣ−ＰＭＯＳの容量が充電されてしまわないうちは、第１の電圧基準電位（ＶＤＤ）２０６と第２の電圧基準電位（ＶＳＳ）２０８の間で、ＰＭＯＳトリガ回路３０４が電流を引き込む。この電流はＳＣＲ３０２のアノード−Ｇ２ダイオードを通って流れるので、ＳＣＲ３０２はトリガし、パッド１１０（およびそれに接続されたＩＣピン／デバイス）からＥＳＤ電流を分流することになる。トリガ回路が動作する必要があるのはＳＣＲ３０２のターン・オン時間の間だけであるので、ＰＭＯＳの時定数は小さい（ＳＣＲのトリガ速度に応じて、約５〜３０ｎｓ）。第１の電圧基準電位（ＶＤＤ）２０６とパッド１１０の間に交番電流経路（たとえばＰＭＯＳ出力ドライバ）がある場合は、ＲＣ−ＰＭＯＳは比較的大きな電流レベル（約数１００ｍＡ程度）に耐えるように設定されることに留意されたい。これは、ＳＣＲ  ３０２をトリガするのに、トリガ回路を通るすべての電流は用いられないので必要である。
【００１８】
既存の局所クランプに対する、この第１の実施形態の利点は次の通りである。
（１）トリガ回路を複数のＩＯセルにわたって共有することができ、それにより、部品の重複を避けることによって面積が節約される。
（２）トリガ回路はパッドには付加されず、したがってそれに接続されるデバイスには寄生容量または追加的ノイズが付加されない。
（３）トリガ回路はパッドには付加されず、したがってパッド１１０と第２の電圧基準電位の間の漏洩電流が少ない。
【００１９】
図４は、図２に示されるような本発明の第２の実施形態であるＥＳＤＰＣ  ２００の回路図を示す。この実施形態では、分路部分回路の実装は、やはりＳＣＲ  ３０２によって実現される。ＳＣＲ  ３０２は、パッド１１０とＶＳＳの間に結合される（アノード／Ｇ２はパッドに結合され、カソードはＶＳＳに結合される）。トリガ回路４０４は、先の実施形態のように、第１の電圧基準電位ＶＤＤ  ２０６と第２の電圧基準電位ＶＳＳ  ２０８の間に構成される。しかし、トリガ回路４０４は、直列抵抗器４０６を有するＧＧＮＭＯＳ  ４０２を含む。ＥＳＤ動作時にＳＣＲ  ３０２をトリガするために、ＧＧＮＭＯＳ  ４０２と直列抵抗器４０６の間のノード４０８は、ＳＣＲ  ３０２のＧ１ノードに（経路４１０を通して）結合される。さらに、パッド１１０と第１の電圧基準電位ＶＤＤ  ２０６の間に、ダイオード４１２が接続される。パッド１１０での容量を低減するために、任意選択で、ＳＣＲ  ３０２のＧ２ノードを第１の電圧基準電位ＶＤＤ  ２０６に結合することができる。
【００２０】
ＥＳＤ事象がパッド１１０に到達すると、最初の電流が、ダイオード４１２を通って第１の電圧基準電位ＶＤＤ  ２０６へ、次いでトリガ回路４０４を通って流れる。これに応答してＧＧＮＭＯＳ  ４０２は、ＮＰＮモードとなり、それによってＧ１ノード４０８の電位を上昇させる。この電位の上昇により、ＳＣＲ  ３０２のＧ１−カソードの「内因性ダイオード」が順バイアスされ、それによってＳＣＲ  ３０２がトリガされる。ＥＳＤ電流は、次いでＳＣＲ  ３０２によって分流される。上述の利点（１）、（２）および（３）に加え、この設計の利点は、すべての場合で、トリガ回路４０４を通る電流がすべてＳＣＲ  ３０２をトリガするのに用いられることである。ＧＧＮＭＯＳ  ４０２は、ＳＣＲ  ３０２をトリガするために機能するが、一部の場合ではこのトランジスタは、ゲートが内部のノードに結合されて通常の動作機能を有することができることに留意されたい。この場合直列抵抗器４０６は、通常動作時にＳＣＲ  ３０２をトリガしないように注意深く選ばなければならない。
【００２１】
上記は、本発明の実施形態を対象とするものであるが、その基本的な範囲から逸脱することなく本発明のその他の実施形態を考案することができ、その範囲は添付の特許請求の範囲によって定められる。
【図面の簡単な説明】
【００２２】
【図１】集積回路の電源パッドに接続された、典型的なＥＳＤ保護回路の概略回路図である。
【図２】本発明によるＥＳＤ保護回路のブロック図である。
【図３】図２に示すＥＳＤ保護回路の第１の実施形態の概略回路図である。
【図４】図２に示すＥＳＤ保護回路の第２の実施形態の概略回路図である。
【図１】
2008514010.tif 000003
【図２】
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【図３】
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【図４】
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【国際調査報告】
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