(57)【要約】  試験されるべき少なくとも一つのアプリケーション回路（４０）と、アプリケーション回路（４０）を試験し且つ少なくとも一つの擬似ランダム試験サンプルを生成するために設けられた少なくとも一つの自己試験回路（１０，２０，３２，３４，３６，５０）とを有し、擬似ランダム試験サンプルを少なくとも一つの試験ベクトルに変換することができ、試験ベクトルは、プログラム可能及び／又は決定論的であるとともに、少なくとも一つの論理ゲート（３２，３４，３６）を介して、論理ゲート（３２，３４，３６）に対して印加できる少なくとも一つの信号により、試験の目的のためにアプリケーション回路（４０）に対して供給することができ、決定論的な試験ベクトルに基づいて生じる出力信号を、少なくとも一つの署名レジスタ（５０）を用いてアプリケーション回路（４０）により評価することができる集積回路装置（１００）、及び、自己試験回路（１０，２０，３２，３４，３６，５０）によって集積回路装置（１００）内に存在するアプリケーション回路（４０）を試験する方法であって、追加の決定性論理に接続される内蔵自己試験（ＢＩＳＴ）ハードウェアを低減できる集積回路装置（１００）及び方法を開発することが目的であり、論理ゲート（３２，３４，３６）に対して供給されるべき信号を、読み出し専用メモリに基づいて少なくとも一つのビットフリッピング機能論理回路（１０）により利用可能にできることが提案される。
2008505310.tif 000002
【特許請求の範囲】
【請求項１】
試験されるべき少なくとも一つのアプリケーション回路と、
前記アプリケーション回路を試験し且つ少なくとも一つの擬似ランダム試験サンプルを生成するために設けられた少なくとも一つの自己試験回路と、
を有し、
前記擬似ランダム試験サンプルは、少なくとも一つの試験ベクトルに変換され得るものであり、前記試験ベクトルは、プログラム可能及び／又は決定論的であるとともに、少なくとも一つの論理ゲートを介して、前記論理ゲートに対して印加され得る少なくとも一つの信号により、試験の目的のために前記アプリケーション回路に対して供給することができ、
決定論的な前記試験ベクトルに基づいて生じる出力信号を、少なくとも一つの署名レジスタを用いて前記アプリケーション回路により評価することができる集積回路装置において、
前記論理ゲートに対して供給されるべき信号を、読み出し専用メモリに基づいて少なくとも一つのビットフリッピング機能論理回路により利用可能にすることができることを特徴とする集積回路装置。
【請求項２】
前記自己試験回路は、前記擬似ランダム試験サンプルを生成する目的のために、特に少なくとも一つの集積及び／又はダウンストリーム移相器を有する少なくとも一つのリニアフィードバックシフトレジスタを備えていることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記論理ゲートは、少なくとも一つのビットフリッパブロックとして、特に少なくとも一つのＸＯＲ論理リンクとして構成されていることを特徴とする請求項１又は２に記載の回路装置。
【請求項４】
前記ビットフリッピング機能論理回路は、
少なくとも一つの読み出し専用メモリユニット、特にマイクロＲＯＭユニットと、
その出力信号（１１２ｏ）を前記読み出し専用メモリユニットに対して印加することができる少なくとも一つのアドレスカウンタユニットと、
前記読み出し専用メモリユニットの少なくとも第１の出力信号（１０４ｏ１）が印加可能であり且つ少なくとも第１の出力信号（１２２ｏ１）により前記アドレスカウンタユニットをアクティブにする少なくとも一つのカウンタユニット、特にダウンカウンタユニットと、
前記カウンタユニットの少なくとも第２の出力信号（１２２ｏ２）及び前記読み出し専用メモリユニットの少なくとも第２の出力信号（１０４ｏ２）が印加可能な少なくとも第２の論理ゲート、特に少なくともＡＮＤ論理リンクと、
を備えることを特徴とする請求項１乃至３のいずれか一項に記載の回路装置。
【請求項５】
前記読み出し専用メモリユニットは、
前記アドレスカウンタユニットの前記出力信号（１１２ｏ）が印加可能な少なくとも一つのマイクロＲＯＭユニットと、
その第１の出力信号（１０４ｏ１）を前記カウンタユニットに対して供給する少なくとも一つのインタフェースＲＯＭユニットと、
前記インタフェースＲＯＭユニットの第２の出力信号（１０４ｏ２）が印加可能な少なくとも一つの組み合わせＲＯＭユニットと、
に分けられることを特徴とする請求項４に記載の回路装置。
【請求項６】
少なくとも一つの自己試験回路によって集積回路装置内に設けられた少なくとも一つのアプリケーション回路を試験する方法であって、
［ｉ］前記自己試験回路によって少なくとも一つの擬似ランダム試験サンプルを生成するステップと、
［ｉｉ］前記擬似ランダム試験サンプルを、
少なくとも一つの論理ゲートを用い、且つ、
少なくとも一つの読み出し専用メモリに基づいてビットフリッピング機能論理回路により利用可能にすることができ且つ前記論理ゲートに印加可能な少なくとも一つの信号を用いて、
試験の目的のために前記アプリケーション回路に対して供給できる少なくとも一つのプログラム可能な及び／又は決定論的な試験ベクトルへと変更するステップと、
［ｉｉｉ］決定論的な前記試験ベクトルに基づいて前記アプリケーション回路から得られる出力信号を少なくとも一つの署名レジスタにより評価するステップと、
を含むことを特徴とする方法。
【請求項７】
前記ビットフリッピング機能論理回路の少なくとも一つの読み出し専用メモリユニットには、前記ビットフリッピング機能論理回路の少なくとも一つのアドレスカウンタユニットの少なくとも一つの出力信号（１１２ｏ）が印加されることを特徴とする請求項６に記載の方法。
【請求項８】
前記ビットフリッピング機能論理回路の少なくとも一つのカウンタユニットは、
前記読み出し専用メモリユニットの少なくとも第１の出力信号（１０４ｏ１）が印加されるとともに、
少なくとも第１の出力信号（１２２ｏ１）を前記アドレスカウンタユニットに対して印加する、
ことを特徴とする請求項７に記載の方法。
【請求項９】
前記ビットフリッピング機能論理回路の少なくとも第２の論理ゲートには、
前記カウンタユニットの少なくとも第２の出力信号（１２２ｏ２）と、
前記読み出し専用メモリユニットの少なくとも第２の出力信号（１０４ｏ２）と、
が印加されることを特徴とする請求項８に記載の方法。
【請求項１０】
少なくとも一つのアプリケーション回路を試験するための、及び／又は、前記アプリケーション回路の論理部分におけるエラー、特に製造欠陥を発見するための、請求項１乃至５の少なくともいずれか一項に記載された少なくとも一つの集積回路装置の用途及び／又は請求項６乃至９の少なくともいずれか一項に記載された方法の用途。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、
試験されるべき少なくとも一つのアプリケーション回路と、
前記アプリケーション回路を試験し且つ少なくとも一つの擬似ランダム試験サンプルを生成するために設けられた少なくとも一つの自己試験回路と、
を有し、
前記擬似ランダム試験サンプルは、少なくとも一つの試験ベクトルに変換され得るものであり、前記試験ベクトルは、プログラム可能及び／又は決定論的であるとともに、少なくとも一つの論理ゲートを介して、前記論理ゲートに対して印加され得る少なくとも一つの信号により、試験の目的のために前記アプリケーション回路に対して供給することができ、
決定論的な前記試験ベクトルに基づいて生じる出力信号を、少なくとも一つの署名レジスタを用いて前記アプリケーション回路により評価することができる集積回路装置に関する。
【０００２】
（先行技術文献ドイツ特許出願公開第ＤＥ１０２０１５５４Ａ１号公報（特許文献１）参照）。
【０００３】
本発明は、さらに、少なくとも一つの自己試験回路によってそのような集積回路装置内に設けられた少なくとも一つのアプリケーション回路を試験する方法に関する。
【背景技術】
【０００４】
集積回路の製造において、これらの集積回路をそれらの機能に関して試験することは一般的な要請である。そのような試験は、外部の試験装置によって行うことができる。しかしながら、外部試験においては、
−  そのような集積回路の非常に高い集積密度、
−  これらの集積回路が動作する非常に高いクロック周波数、
−  非常に多数の試験ベクトルが必要になることによる、大きな試験ベクトルメモリを有する超大規模集積回路（ＶＬＳＩ）試験システムの複雑化
に起因して、多くの製造関連の問題が起こるとともに、コストが高くなる。
【０００５】
先行技術文献米国特許第ＵＳ６，０６１，８１８号公報（特許文献２）、米国特許第ＵＳ６，６７１，８３８号公報（特許文献３）、米国特許第ＵＳ６，６８４，３５８号公報（特許文献４）及び米国特許出願公開第ＵＳ２００３／０１４０２９３Ａ１号公報（特許文献５）は、そのような試験装置を実現するための可能性を開示しており、また、それに加えて、先行技術からドイツ特許出願公開第ＤＥ１００３８３２７Ａ１号公報（特許文献６）及びドイツ特許出願公開第ＤＥ１０１１０７７７Ａ１号公報（特許文献７）を参照されたい。
【０００６】
しかしながら、これらの公報に開示された試験装置は、とりわけ、高い集積回路（ＩＣ）内部クロック周波数と、前者と比較して非常にゆっくりとした入出力（ＩＯ）ボンドパッド段とにより実質的に引き起こされる試験問題を解決するのに適していない。集積回路の高い内部クロック周波数は、確かに、外部へと至る比較的非常にゆっくりとした入力／出力ボンドパッド段に対して好ましくない比率を有している。
【０００７】
このため、集積回路のある種の自己試験を利用可能にすることが望ましい。その場合、自己試験回路は、集積回路内に設けられ、それにより、集積回路内に設けられるアプリケーション回路を試験する機能も果たす。アプリケーション回路は、集積回路の実際の実用目的のために設計される回路である。
【０００８】
上記問題を解決する際の第１のステップは、いわゆる内蔵型自己試験（ＢＩＳＴ）方法の使用である。従来、例えば試験点の挿入によりランダム試験を行うことが可能な回路が改良されており、又は、いわゆるビットフリッピング機能（ＢＦＦ）が使用される。
【０００９】
更なる決定論的な論理ＢＩＳＴハードウェア（いわゆるＤＬＢＩＳＴ）の論理ゲートに基づく従来の実施により、実際には極めて大きい集積回路装置を有する非常に大きな更なるＤＬＢＩＳＴハードウェアがもたらされている。
【特許文献１】ドイツ特許出願公開第ＤＥ１０２０１５５４Ａ１号公報
【特許文献２】米国特許第ＵＳ６，０６１，８１８号公報
【特許文献３】米国特許第ＵＳ６，６７１，８３８号公報
【特許文献４】米国特許第ＵＳ６，６８４，３５８号公報
【特許文献５】米国特許出願公開第ＵＳ２００３／０１４０２９３Ａ１号公報
【特許文献６】ドイツ特許出願公開第ＤＥ１００３８３２７Ａ１号公報
【特許文献７】ドイツ特許出願公開第ＤＥ１０１１０７７７Ａ１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述した不都合及び欠点を考慮するとともに、関連する従来の技術を勘案すると、本発明は、その目的のために、更なる内蔵自己試験（ＢＩＳＴ）ハードウェアを低減することができる、冒頭で述べた種類の集積回路装置及び前述した種類の方法を開発しなければならない。
【課題を解決するための手段】
【００１１】
この目的は、請求項１の特徴的機能を有する集積回路装置、及び、請求項６の特徴的機能を有する方法によって達成される。本発明の有利な実施の形態及び有用な更なる発展は、それぞれの従属請求項において特徴付けられている。
【００１２】
従って、本発明は、従来のゲートベース（ｇａｔｅ−ｂａｓｅｄ）の実施の代わりとなる読み出し専用メモリ（ＲＯＭ）実施の原理に基づいている。この関連で使用されるビットフリッピング機能（ＢＦＦ）は、例えば待ちロジック（本発明を画定するため、例えば、先行技術文献米国特許第ＵＳ６，６７１，８３８号公報（特許文献３）又は米国特許出願公開第ＵＳ２００３／０１４０２９３Ａ１号公報（特許文献５）では、エラー保証範囲（ｅｒｒｏｒ  ｃｏｖｅｒａｇｅ）を高めるために、いわゆる待ちロジックが使用される）に基づくシステムではあり得ない１００％のエラー保証範囲を可能にする。
【００１３】
本発明の教示によれば、更なる決定論的論理ＢＩＳＴハードウェア（いわゆるＤＬＢＩＳＴハードウェア）を明らかに低減することができる。即ち、ＤＬＢＩＳＴハードウェアのパーセンテージは、集積回路の全表面積に対する比率がゲートベース実施の場合よりも有利となる（５０％の更なるＤＬＢＩＳＴハードウェア表面積を断然に有利であるとみなすことができないのに対し、数パーセントの小さなＤＬＢＩＳＴハードウェア表面積は有利であるといえる）。
【００１４】
本発明の本質的な利点は、読み出し専用メモリ（ＲＯＭ）に基づくＤＬＢＩＳＴハードウェアの実施のために、従来のゲートベースの実施の形態と比較して表面積が明らかに節約され、それにより、更なるＤＬＢＩＳＴハードウェアが許容できる表面積まで減少されるという点である。この面積の減少の結果、本発明に係る内蔵論理自己試験を伴う集積回路におけるコストが明らかに低減される。
【００１５】
最後に、本発明は、前述した種類の少なくとも一つの集積回路装置の使用及び／又は少なくとも一つのアプリケーション回路を試験するための前述した種類の方法の使用に関するものである。
【００１６】
従って、本発明は、集積回路（ＩＣ）、集積回路のテスト容易性のための設計（ＤＦＴ）、集積回路のコンピュータ支援設計（ＣＡＤ）、集積回路のコンピュータ支援試験（ＣＡＴ）の技術分野に関し、特に、集積密度が非常に高く且つ回路の論理部分における製造欠陥を発見するための内蔵型自己試験論理（いわゆるＢＩＳＴ論理）を伴う集積回路装置に関する。
【発明を実施するための最良の形態】
【００１７】
前述したように、本発明の教示内容を有利な態様で実施して更に発展させるための様々な可能性がある。この点に関し、請求項１に従属する請求項及び請求項６に従属する請求項を参照する一方で、以下では、特に図１乃至図２Ｂに示され且つ単なる一例として与えられている二つの実施の形態に関して、本発明の更なる他の実施の形態、特徴、利点について更に詳しく説明する。
【００１８】
図１乃至図２Ｂにおいて、同一又は類似の実施の形態、要素又は特徴には、同じ参照符号が与えられている。
【００１９】
図１は、アプリケーション回路４０を備える集積回路装置（ＩＣ）１００のブロック図である。アプリケーション回路４０は、集積回路１００の特定の用途のために設計された回路である。
【００２０】
ＩＣ１００の製造後の完全な動作のために、アプリケーション回路４０を試験することが望ましい。そのため、図１に示されるような回路素子１０，２０，３２，３４，３６，５０を備える自己試験回路が集積回路１００上に設けられる。
【００２１】
本発明に係る集積回路１００において、この自己試験回路は、関連する回路素子１０，２０，３２，３４，３６，５０がアプリケーション回路４０の完全に外側に配置され、それにより、正常な動作中におけるアプリケーション回路４０の動きが自己試験回路によって影響されないように構成されている。
【００２２】
図１の実施の形態においては、アプリケーション回路４０が二つの回路チェーン（いわゆる、参照符号４２，４４，４６が付された走査チェーン）を備え、これらのチェーンがシフトレジスタであると仮定する。しかしながら、本発明の範囲内では、以下も可能である。
−  チェーンが一つだけ若しくはチェーンが二つだけ、即ち、シフトレジスタが少ない、又は、
−  三つより多いチェーン、即ち、更なるシフトレジスタが設けられる。また、更なる回路素子が存在してもよい。
【００２３】
自己試験回路は、試験サンプルの擬似ランダムシーケンスを供給し且つ集積された又はダウンストリーム接続された移相器が通常は取り付けられるリニアフィードバックシフトレジスタ（ＬＦＳＲ）２０を含んでいる。シフトレジスタ２０は、フィードバックされ且つ限られた長さだけを有しているため、この試験サンプルシーケンスは真にランダムではない。即ち、試験サンプルシーケンスは、それ自体を特定の間隔で繰り返すパターンを示す。
【００２４】
この試験サンプルシーケンスは、アプリケーション回路４０を試験するために最適に構成された総ての試験サンプルを完全に備えているとは限らないため、それぞれがビットフリッパブロックとして構成され、特にそれぞれがＸＯＲ論理リンクとして構成された第１の論理ゲート３２，３４，３６が設けられる。これらのゲートは、プログラム可能で決定論的な構造を有する試験サンプルが第１の論理ゲート３２，３４，３６の出力において生じ、従って、アプリケーション回路４０又はその回路チェーン４２，４４，４６の入力において生じるように、リニアフィードバックシフトレジスタ２０の出力信号を変化させる。
【００２５】
これは、集積回路１００内に設けられたビットフリッピング機能（ＢＦＦ）論理１０により信号が第１の論理ゲート３２，３４，３６に対して供給され、その信号によって第１の論理ゲート３２，３４，３６がリニアフィードバックシフトレジスタ２０により供給される試験サンプルの個々のビットを変更して、それにより、所望の決定論的な試験サンプルが形成されるということによって達成される。
【００２６】
図１の実施の形態では、アプリケーション回路４０内の回路チェーン４２，４４，４６に対して試験ベクトルが供給される。これらの試験サンプルにより、回路チェーン４２，４４，４６は、署名レジスタ５０（いわゆる、マルチ入力署名レジスタ即ちＭＩＳＲ）に達する出力信号をアプリケーション回路４０内において供給する。
【００２７】
署名レジスタ５０は、それぞれが一つの試験サンプルを備える複数の試験サイクルに亘って試験結果の組み合わせを形成するとともに、試験手続きの後にいわゆる署名を供給するように構成されており、この署名は、アプリケーション回路４０の実行に欠陥が無い場合に、特定の所定の値を示さなければならない。
【００２８】
このようにして、試験中に署名レジスタ５０に到達するビットを確実に評価できるようになる。これにより、いくつかの試験サイクルの実行後に署名レジスタ５０内に存在する署名結果を十分に評価することができ、また、当該署名結果が信頼できる試験結果を供給する。
【００２９】
自己試験回路１０，２０，３２，３４，３６，５０を有する本発明に係る集積回路の本質的な利点は、試験プロセスのためにアプリケーション回路４０を変更する必要がないという点である。これにより、アプリケーション回路４０の使用にとって最適な態様でアプリケーション回路４０を構成することができる。自己試験回路１０，２０，３２，３４，３６，５０は、アプリケーション回路４０のその実用的な使用時における正常な動作に何等影響を与えない。
【００３０】
また、本発明に係る自己試験回路１０，２０，３２，３４，３６，５０は、チップ上でアプリケーション回路４０の試験を行うことを可能にし、そのため、比較的ゆっくりとしたボンドパッド接続が試験を妨げず、アプリケーション回路４０の動作を最大クロック速度で行うことができる。
【００３１】
目的は、改良されたハードウェアの表面積を著しく減少させること、従って、本発明に係る内蔵型論理自己試験を伴う集積回路１００のコストを明らかに減少させることであり、図１に示される回路１００の本質的な特徴は、ＢＦＦ論理１０がＲＯＭベースのプロセス制御による実現されるという事実にある。
【００３２】
ビットフリッパ（ＢＦ）ブロック３２，３４，３６のための種々の組み合わせ１０４ｏ２（図２Ａ及び図２Ｂ参照）及びこれらの組み合わせ１０４ｏ２をいつ形成すべきかに関する情報（いわゆる、待ち信号１０４ｏ１）は、特定のマイクロ読み出し専用メモリ（ＲＯＭ）ユニット１０２内に記録されている。
【００３３】
ダウンカウンタとして構成されるカウンタ１２２には、マイクロＲＯＭ１０２から待ちサイクル１０４ｏ１の数がロードされる。このカウンタの値がゼロに等しくない限り、ビットフリップ（ＢＦ）ブロック３２，３４，３６は非アクティブでなければならない。従って、カウンタ１２２は、第２の論理ゲート１３２  ＡＮＤにより組み合わせ１０４ｏ２のビットと組み合わせられる信号１２２ｏ２（例えば、フリップ＝「１」）を形成し、それにより、ビットフリップ（ＢＦ）ブロック３２，３４，３６のフリッピングが防止される。
【００３４】
カウンタ１２２は逆からカウントする。このダウンカウンタ１２２のカウント位置がゼロに等しい場合、「１」状態が形成され、マイクロＲＯＭ１０２内の組み合わせ１０４ｏ２がビットフリップ（ＢＦ）ブロック３２，３４，３６をアクティブにする。同時に、アドレスカウンタ１１２は、第１の出力信号（＝１２２ｏ１が付されたインクリメント信号即ち「ｉｎｃ」信号）によってカウンタユニット１２２をインクリメントし、従って、マイクロＲＯＭ１０２の次の値が指し示され、その結果、マイクロＲＯＭ１０２の待ちサイクル１０４ｏ１がカウンタ１２２へ再びロードされる。
【００３５】
図２Ｂは、図２Ａの第１の実施の形態と比較してチップ表面積に関して更に最適化された図１の回路装置１００内のＲＯＭベースＢＦＦ論理回路１０の第２の実施の形態において、マイクロＲＯＭを三つの小さなＲＯＭ１０２’，１０４，１０６にどのように分割できるかを示している。これにより、ビットフリッピング論理１０におけるチップ表面積を更に最小にする目的で、マイクロＲＯＭ内に存在する冗長情報が低減される。
【００３６】
この実施の形態は、異なる組み合わせ１０４ｏ２が概してほとんど起こらず、即ち、多くの場合マイクロＲＯＭにおいて多くの組み合わせが起こるという状況を利用する。これらの少ない異なる組み合わせ１０４ｏ２がエンコードされ、また、多くのビット幅である実際の組み合わせが別個のＲＯＭ内に記憶されるため、ＲＯＭ全体の表面積の５０パーセント以上を実際の回路で節約できる。
【００３７】
ビットフリップ（ＢＦ）ブロック３２，３４，３６における組み合わせ１０４ｏ２の様々なアドレスは、個々のＲＯＭ、いわゆる「Ｃｏｍｂ−ＲＯＭ」、即ち、その出力信号１０６ｏが第２のＡＮＤ論理ゲート１３２に供給される組み合わせＲＯＭ１０６内に記憶される。
【００３８】
インタフェースＲＯＭ１０４は、次の組み合わせ１０４ｏ２がビットフリッパ３２，３４，３６に対して適用されるまで、組み合わせ１０４ｏ２のアドレスと待ちサイクル１０４ｏ１の数とを備えている。
【００３９】
マイクロＲＯＭ１０２’のワード幅は、異なる待ち組み合わせ１０４ｏ１，１０４ｏ２の数によって与えられる。
【００４０】
インタフェースＲＯＭ１０４内の待ち信号１０４ｏ１は、待ち値からゼロへとカウントダウンするダウンカウンタ１２２をアクティブにする。このダウンカウンタ１２２の値がゼロに等しくない限り、ビットフリッパ３２，３４，３６はアクティブとはならず、ダウンカウンタ１２２は、この時間中に、ビットフリッパ３２，３４，３６の前にあるＡＮＤゲート１３２に対して値「１」を供給し、それにより、ビットフリッピングが防止される。
【００４１】
ダウンカウンタ１２２がゼロ値に達すると、ビットフリッパ３２，３４，３６の前にあるＡＮＤゲート１３２に対して値「１」が供給され、その結果、個々のビットフリッパ３２，３４，３６は、第２の論理ゲート１３２の出力信号１３２ｏにより、Ｃｏｍｂ−ＲＯＭの値に従ってフリップできる。
【００４２】
ダウンカウンタ１２２がゼロ値に達すると、アドレスカウンタ１１２がインクリメントされ、その結果、アドレスカウンタユニット１１２のアドレス出力信号１１２ｏによりマイクロＲＯＭ１０２’の次のアドレスが選択される。
【００４３】
本発明は、それ自体を先行技術文献米国特許第ＵＳ６，０６１，８１８号公報（特許文献２）の実施の形態から明確に区別する。これは、先行技術文献米国特許第ＵＳ６，０６１，８１８号公報（特許文献２）の実施の形態において、ビットフィクスシーケンスジェネレータが、
−  ＯＲリンキング論理における状態「０」に関するフィクス信号、又は、
−  ＡＮＤリンキング論理における状態「１」に関するフィクス信号
を形成するからである。
【００４４】
これに対し、本発明では、ＲＯＭベースＢＦＦ論理１０から生じ且つＸＯＲリンキング論理３２，３４，３６がそれぞれの場合に印加される制御信号が常に一つだけ存在する。
【００４５】
また、先行技術文献米国特許第ＵＳ６，６８４，３５８号公報（特許文献４）の実施の形態では、本発明とは異なり、試験刺激を利用可能にするために常に依然として試験システムが必要とされ、更に、当該先行技術文献米国特許第ＵＳ６，６８４，３５８号公報（特許文献４）の実施の形態におけるデコンプレッサ（復元器）として構成されるリニアフィードバックシフトレジスタ（ＬＦＳＲ）がチップ入力への接続部を有しているため、完全な自己試験が行われないという点において、本発明はそれ自体を先行技術文献米国特許第ＵＳ６，６８４，３５８号公報（特許文献４）の実施の形態から明確に区別する。
【００４６】
全体として、本発明に係る自己試験回路１０，２０，３２，３４，３６，５０、特に本発明に係るＲＯＭベースＢＦＦ論理１０によれば、何等の制約を受けることなく、チップ上でアプリケーション回路４０の試験を行うことができる。アプリケーション回路４０の変更を行う必要もなく、それにより、このアプリケーション回路４０をその実用的な機能のために最適に構成することができる。
【００４７】
本発明においては、試験のためにゆっくりとした外部からのボンドパッド接続を使用する必要がないため、フルクロック速度での試験も可能である。
【００４８】
記憶及びアナログ動作を伴う部品を備えるアプリケーション回路において制約なく総ての試験プロセスを行うこともできる。
【００４９】
また、実際に所望の決定論的な又はランダムな試験サンプルであることが間違いない試験サンプルのみが試験下の回路４０に到達することが保護される。それにもかかわらず、ＲＯＭベースＢＦＦ論理１０の構造的費用、従って、集積回路上に必要な空間を少なく維持することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る方法によって動作する本発明に係る集積回路装置の実施の一形態のブロック図である。
【図２Ａ】図１の回路装置内のＲＯＭベースＢＦＦ論理回路における第１の実施の形態のブロック図である。
【図２Ｂ】図１の回路装置内のＲＯＭベースＢＦＦ論理回路における第２の実施の形態のブロック図である。
【符号の説明】
【００５１】
１００  集積回路装置、特に集積回路チップ
１０  ビットフリッピング機能（ＢＦＦ）論理回路
２０  シフトレジスタ、例えば、特に集積及び／又はダウンストリーム移相器を有するリニアフィードバックシフトレジスタ
３２  第１の回路チェーン４２に関連する論理ゲート、特にビットフリッパ（ＢＦ）ブロック、特にＸＯＲ論理リンク
３４  第２の回路チェーン４４に関連する論理ゲート、特にビットフリッパ（ＢＦ）ブロック、特にＸＯＲ論理リンク
３６  第３の回路チェーン４６に関連する論理ゲート、特にビットフリッパ（ＢＦ）ブロック、特にＸＯＲ論理リンク
４０  アプリケーション回路
４２  第１の回路チェーン
４４  第２の回路チェーン
４６  第３の回路チェーン
５０  署名レジスタ、特にマルチ入力署名レジスタ
１０２  読み出し専用メモリ（ＲＯＭ）ユニット、特にマイクロＲＯＭユニット（第１の実施の形態、図２Ａ参照）
１０２’  読み出し専用メモリ（ＲＯＭ）ユニット、特にマイクロＲＯＭユニット（第２の実施の形態、図２Ｂ参照）
１０４  インタフェースＲＯＭユニット（第２の実施の形態、図２Ｂ参照）
１０４ｏ１  第１の出力信号、特にＲＯＭユニット１０２又はインタフェースＲＯＭユニット１０４の待ちサイクル又は待ち信号
１０４ｏ２  第２の出力信号、特にＲＯＭユニット１０２又はインタフェースＲＯＭユニット１０４の組み合わせ信号
１０６  組み合わせＲＯＭユニット（第２の実施の形態、図２Ｂ参照）
１０６ｏ  組み合わせＲＯＭユニット１０６の出力信号（第２の実施の形態、図２Ｂ参照）
１１２  アドレスカウンタユニット
１１２ｏ  出力信号、特にアドレスカウンタユニット１１２のアドレス又はアドレス信号
１２２  カウンタユニット、特にダウンカウンタ
１２２ｏ１  第１の出力信号、特にカウンタユニット１２２のインクリメント即ち「ｉｎｃ」信号
１２２ｏ２  カウンタユニット１２２の第２の出力信号
１３２  第２の論理ゲート、特にＡＮＤゲート
１３２ｏ  第２の論理ゲート１３２の出力信号
【図１】
2008505310.tif 000003
【図２Ａ】
2008505310.tif 000004
【図２Ｂ】
2008505310.tif 000005
【国際調査報告】
2008505310.tif 000006
2008505310.tif 000007
2008505310.tif 000008