(57)【要約】  基板の上に形成された新規な不揮発性メモリセルにおいて、ダイオードが、可逆的な抵抗率切り換え材料、好ましくは、例えばＮｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy などの金属酸化物または窒化物と対にされている。好ましい実施形態において、ダイオードは、導体間に配置された垂直な柱として形成される。モノリシックな三次元メモリアレイを形成するために、複数のメモリレベルを積み重ねることが可能である。ある実施形態において、ダイオードは、ゲルマニウムまたは比較的低い温度で堆積および結晶化可能なゲルマニウム合金を備え、導体内でアルミニウムまたは銅を使用できる。本発明のメモリセルは、再書き込み可能なメモリセルまたは１回プログラム可能なメモリセルとして使用でき、２つ以上のデータ状態を記憶できる。
2008541452.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
ダイオードと、
１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素と、を備え、
ダイオードおよび抵抗切り換え要素は、メモリセルの一部である不揮発性メモリセル。
【請求項２】
請求項１記載の不揮発性メモリセルにおいて、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれる不揮発性メモリセル。
【請求項３】
請求項１記載の不揮発性メモリセルにおいて、
ダイオードおよび抵抗切り換え要素は、直列に接続される不揮発性メモリセル。
【請求項４】
請求項３記載の不揮発性メモリセルにおいて、
ダイオードおよび抵抗切り換え要素は、第１の導体と第２の導体との間に配置される不揮発性メモリセル。
【請求項５】
請求項４記載の不揮発性メモリセルにおいて、
第２の導体は、第１の導体の上にあり、ダイオードおよび抵抗切り換え要素は、それらの間に垂直に配置される不揮発性メモリセル。
【請求項６】
請求項５記載の不揮発性メモリセルにおいて、
ダイオードは、抵抗切り換え要素の上にある不揮発性メモリセル。
【請求項７】
請求項５記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、ダイオードの上にある不揮発性メモリセル。
【請求項８】
請求項５記載の不揮発性メモリセルにおいて、
柱をさらに備え、ダイオードは、柱内にあり、垂直に向けられている不揮発性メモリセル。
【請求項９】
請求項８記載の不揮発性メモリセルにおいて、
第１の導体および第２の導体は、レール状である不揮発性メモリセル。
【請求項１０】
請求項９記載の不揮発性メモリセルにおいて、
第１の導体は、第１の方向に延在し、第２の導体は、第１の方向とは異なる第２の方向に延在する不揮発性メモリセル。
【請求項１１】
請求項１０記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、柱内に配置される不揮発性メモリセル。
【請求項１２】
請求項１０記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、レール状であり、第２の導体とダイオードとの間に配置され、第２の方向に延在する不揮発性メモリセル。
【請求項１３】
請求項１０記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、レール状であり、第１の導体とダイオードとの間に配置され、第１の方向に延在する不揮発性メモリセル。
【請求項１４】
請求項８記載の不揮発性メモリセルにおいて、
第１の導体または第２の導体は、アルミニウムを備える不揮発性メモリセル。
【請求項１５】
請求項８記載の不揮発性メモリセルにおいて、
第１の導体または第２の導体は、タングステンを備える不揮発性メモリセル。
【請求項１６】
請求項３記載の不揮発性メモリセルにおいて、
ダイオードは、半導体接合ダイオードである不揮発性メモリセル。
【請求項１７】
請求項１６記載の不揮発性メモリセルにおいて、
半導体接合ダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える不揮発性メモリセル。
【請求項１８】
請求項１７記載の不揮発性メモリセルにおいて、
シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金は、単結晶ではない不揮発性メモリセル。
【請求項１９】
請求項１８記載の不揮発性メモリセルにおいて、
シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金は、多結晶である不揮発性メモリセル。
【請求項２０】
請求項１７記載の不揮発性メモリセルにおいて、
半導体接合ダイオードは、垂直に向けられ、第１の導電形を有する底部濃ドープ領域と、中間部真性または軽ドープ領域と、第２の導電形を有する上部濃ドープ領域とを備える不揮発性メモリセル。
【請求項２１】
請求項１７記載の不揮発性メモリセルにおいて、
半導体接合ダイオードは、ツェナーダイオードである不揮発性メモリセル。
【請求項２２】
請求項２１記載の不揮発性メモリセルにおいて、
ツェナーダイオードは、垂直に向けられ、第１の導電形を有する底部濃ドープ領域と、第２の導電形を有する上部濃ドープ領域とを備える不揮発性メモリセル。
【請求項２３】
請求項３記載の不揮発性メモリセルにおいて、
メモリセルは、第１のメモリレベルの一部である不揮発性メモリセル。
【請求項２４】
請求項２３記載の不揮発性メモリセルにおいて、
第１のメモリレベルは、単結晶シリコン基板の上に形成される不揮発性メモリセル。
【請求項２５】
請求項２３記載の不揮発性メモリセルにおいて、
少なくとも第２のメモリレベルは、モノリシックな三次元メモリアレイ内の第１の上にモノリシック的に形成される不揮発性メモリセル。
【請求項２６】
請求項１記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、貴金属の近傍にある不揮発性メモリセル。
【請求項２７】
請求項２６記載の不揮発性メモリセルにおいて、
貴金属は、Ｐｔ，Ｐｄ，Ｉｒ，およびＡｕからなる群から選ばれる不揮発性メモリセル。
【請求項２８】
請求項３記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、複数の抵抗率状態のうちの１つの状態であり得る不揮発性メモリセル。
【請求項２９】
請求項２８記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、セットパルスが抵抗切り換え要素に対して印加されると、高抵抗率状態から低抵抗率状態へ変換される不揮発性メモリセル。
【請求項３０】
請求項２８記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、リセットパルスが抵抗切り換え要素に対して印加されると、低抵抗率状態から高抵抗率状態へ変換される不揮発性メモリセル。
【請求項３１】
請求項１記載の不揮発性メモリセルにおいて、
メモリセルは、再書き込み可能である不揮発性メモリセル。
【請求項３２】
請求項１記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、複数の抵抗率状態のうちの１つの状態であり得る不揮発性メモリセル。
【請求項３３】
請求項３２記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、セットパルスが抵抗切り換え要素に対して印加されると、高抵抗率状態から低抵抗率状態へ変換される不揮発性メモリセル。
【請求項３４】
請求項３２記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、リセットパルスが抵抗切り換え要素に対して印加されると、低抵抗率状態から高抵抗率状態へ変換される不揮発性メモリセル。
【請求項３５】
請求項１記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、金属添加物を含み、金属添加物は、金属酸化物または窒素酸化物の層内の金属分子の０．０１％と５％との間である不揮発性メモリセル。
【請求項３６】
請求項３５記載の不揮発性メモリセルにおいて、
金属添加物は、コバルト、アルミニウム、ガリウム、インジウム、マンガン、ニッケル、ニオブ、ジルコニウム、チタン、ハフニウム、タンタル、マグネシウム、クロム、バナジウム、ボロン、イットリウム、およびランタンからなる群から選ばれる不揮発性メモリセル。
【請求項３７】
複数の不揮発性メモリセルであって、
第１の方向に延在する、実質的に平行で実質的に同一平面の第１の複数の導体と、
第１の複数のダイオードと、
第１の複数の抵抗切り換え要素と、
第１の方向とは異なる第２の方向に延在する、実質的に平行で実質的に同一平面の第２の複数の導体と、を備え、
各メモリセルにおいて、第１のダイオードのうちの１つおよび第１の抵抗切り換え要素のうちの１つは直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置され、
第１の複数の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料の層を備える複数の不揮発性メモリセル。
【請求項３８】
請求項３７記載の複数の不揮発性メモリセルにおいて、
第１の導体は第１の高さに形成され、第２の導体は第２の高さに形成され、第２の高さは第１の高さより高い複数の不揮発性メモリセル。
【請求項３９】
請求項３８記載の複数の不揮発性メモリセルにおいて、
第１のダイオードは、垂直に向けられた半導体接合ダイオードである複数の不揮発性メモリセル。
【請求項４０】
請求項３９記載の複数の不揮発性メモリセルにおいて、
第１のダイオードは、ｐ−ｉ−ｎダイオードである複数の不揮発性メモリセル。
【請求項４１】
請求項３９記載の複数の不揮発性メモリセルにおいて、
第１のダイオードは、ツェナーダイオードである複数の不揮発性メモリセル。
【請求項４２】
請求項３９記載の複数の不揮発性メモリセルにおいて、
第１の複数の柱をさらに備え、各柱は、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される複数の不揮発性メモリセル。
【請求項４３】
請求項４２記載の複数の不揮発性メモリセルにおいて、
第１のダイオードの各々は、第１の柱のうちの１つ内に配置される複数の不揮発性メモリセル。
【請求項４４】
請求項４３記載の複数の不揮発性メモリセルにおいて、
第１の抵抗切り換え要素の各々は、第１の柱のうちの１つ内に配置される複数の不揮発性メモリセル。
【請求項４５】
請求項４３記載の複数の不揮発性メモリセルにおいて、
第１の抵抗切り換え要素の各々は、第１の柱のうちの１つ内に配置されない複数の不揮発性メモリセル。
【請求項４６】
請求項３７記載の複数の不揮発性メモリセルにおいて、
第１の複数のダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える複数の不揮発性メモリセル。
【請求項４７】
モノリシックな三次元メモリアレイであって、
ａ）基板の上に形成された第１のメモリレベルであって、第１の複数のメモリセルを備え、第１のメモリレベルの各メモリセルは、１つの金属のみを有する抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素を備える、第１のメモリレベルと、
ｂ）第１のメモリレベルの上にモノリシック的に形成された、少なくとも第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項４８】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれるモノリシックな三次元メモリアレイ。
【請求項４９】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリセルは、再書き込み可能なメモリセルであるモノリシックな三次元メモリアレイ。
【請求項５０】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリセルは、１回プログラム可能なメモリセルであるモノリシックな三次元メモリアレイ。
【請求項５１】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリセルは、複数の検出可能なデータ状態のうちの１つを記憶可能であるモノリシックな三次元メモリアレイ。
【請求項５２】
請求項５１記載のモノリシックな三次元メモリアレイにおいて、
複数の検出可能なデータ状態は、２つのデータ状態を含むモノリシックな三次元メモリアレイ。
【請求項５３】
請求項５１記載のモノリシックな三次元メモリアレイにおいて、
複数の検出可能なデータ状態は、少なくとも３つのデータ状態を含むモノリシックな三次元メモリアレイ。
【請求項５４】
請求項５１記載のモノリシックな三次元メモリアレイにおいて、
複数の検出可能なデータ状態は、少なくとも４つのデータ状態を含むモノリシックな三次元メモリアレイ。
【請求項５５】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
基板は、単結晶シリコンを備えるモノリシックな三次元メモリアレイ。
【請求項５６】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、第１の複数のダイオードをさらに備え、第１のメモリレベルの各メモリセルは、第１のダイオードのうちの１つを備えるモノリシックな三次元メモリアレイ。
【請求項５７】
請求項５６記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルの各メモリセルにおいて、ダイオードおよび抵抗切り換え要素は、直列に配列されるモノリシックな三次元メモリアレイ。
【請求項５８】
請求項５７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、
第１の方向に延在する、実質的に平行で実質的に同一平面の第１の複数の導体と、
第１の方向とは異なる第２の方向に延在する、実質的に平行で実質的に同一平面の、第１の導体の上にある第２の複数の導体と、をさらに備え、
第１のメモリレベルの各メモリセルにおいて、第１のダイオードおよび抵抗切り換え要素は、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置されるモノリシックな三次元メモリアレイ。
【請求項５９】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、第１の複数の柱をさらに備え、第１の柱の各々は、第１の導体のうちの１つと第２の導体のうちの１つとの間に垂直に配置されるモノリシックな三次元メモリアレイ。
【請求項６０】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１の導体または第２の導体は、タングステンを備えるモノリシックな三次元メモリアレイ。
【請求項６１】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１の導体または第２の導体は、アルミニウムを備えるモノリシックな三次元メモリアレイ。
【請求項６２】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードは、半導体接合ダイオードであるモノリシックな三次元メモリアレイ。
【請求項６３】
請求項６２記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードは、ゲルマニウム、シリコン、もしくはゲルマニウムおよび／またはシリコンの合金を備えるモノリシックな三次元メモリアレイ。
【請求項６４】
請求項６３記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードは、ゲルマニウムまたは少なくとも８０原子パーセントのゲルマニウムである半導体合金を実質的に含むモノリシックな三次元メモリアレイ。
【請求項６５】
請求項６４記載のモノリシックな三次元メモリアレイにおいて、
半導体合金は、少なくとも９０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項６６】
請求項５７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、抵抗率切り換え材料の連続層をさらに備え、各抵抗切り換え要素は、抵抗率切り換え材料の連続層内に配置されるモノリシックな三次元メモリアレイ。
【請求項６７】
請求項６６記載のモノリシックな三次元メモリアレイにおいて、
抵抗率切り換え材料の連続層は、第１のダイオードの上にあるモノリシックな三次元メモリアレイ。
【請求項６８】
請求項６６記載のモノリシックな三次元メモリアレイにおいて、
抵抗率切り換え材料の連続層は、第１のダイオードの下にあるモノリシックな三次元メモリアレイ。
【請求項６９】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第２のメモリレベルは、第２の複数のメモリセルを備え、第２のメモリレベルの各メモリセルは、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料の層を備える抵抗切り換え要素を備えるモノリシックな三次元メモリアレイ。
【請求項７０】
複数の不揮発性メモリセルを形成するための方法であって、
実質的に平行で実質的に同一平面の第１の複数の導体を形成するステップと、
第１の導体の上に第１の複数のダイオードを形成するステップと、
第１の複数の抵抗切り換え要素を形成するステップと、
第１のダイオードの上に実質的に平行で実質的に同一平面の第２の複数の導体を形成するステップと、を含み、
第１の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える方法。
【請求項７１】
請求項７０記載の方法において、
第１の導体は、基板の上に形成される方法。
【請求項７２】
請求項７１記載の方法において、
基板は、単結晶シリコンを備える方法。
【請求項７３】
請求項７０記載の方法において、
第１のダイオードの各々は、第１の抵抗切り換え要素のうちの１つと直列に配列される方法。
【請求項７４】
請求項７３記載の方法において、
第１の導体を形成するステップは、
導電性材料の第１の層または積み重ねを堆積させるステップと、
導電性材料の第１の層または積み重ねをパターン形成およびエッチングして第１の導体を形成するステップと、
第１の導体間に誘電充填物を堆積させるステップと、
を含む方法。
【請求項７５】
請求項７３記載の方法において、
第１のダイオードを形成するステップは、
半導体層の積み重ねを第１の導体の上に堆積させるステップと、
半導体層の積み重ねをパターン形成およびエッチングして第１のダイオードを形成するステップと、
を含む方法。
【請求項７６】
請求項７５記載の方法において、
半導体層の積み重ねは、シリコン、ゲルマニウム、またはそれらの合金を備える方法。
【請求項７７】
請求項７３記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第１の導体の上に、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える抵抗率切り換え材料の層を堆積させるステップを含む方法。
【請求項７８】
請求項７７記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第１のダイオードをパターン形成およびエッチングするために使用されるのと同一のパターン形成するステップにおいて、抵抗率切り換え材料の層をパターン形成およびエッチングするステップをさらに含む方法。
【請求項７９】
請求項７３記載の方法において、
第１の導体は、アルミニウムを備える方法。
【請求項８０】
請求項７３記載の方法において、
第１の導体は、タングステンを備える方法。
【請求項８１】
請求項７３記載の方法において、
第１のダイオードは、垂直に向けられた柱の形式を取る方法。
【請求項８２】
請求項７３記載の方法において、
第２の導体を形成するステップは、
導電性材料の第２の層または積み重ねを堆積させるステップと、
導電性材料の第２の層または積み重ねをパターン形成およびエッチングして第２の導体を形成するステップと、
を含む方法。
【請求項８３】
請求項８２記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第１のダイオードの上に、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える抵抗率切り換え材料の層を堆積させるステップを含む方法。
【請求項８４】
請求項８３記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第２の導体をパターン形成およびエッチングするために使用されるのと同一のパターン形成するステップにおいて、抵抗率切り換え材料の層をパターン形成およびエッチングするステップをさらに含む方法。
【請求項８５】
モノリシックな三次元メモリアレイを形成するための方法であって、
ａ）第１のメモリレベルを基板の上に形成するステップであって、第１のメモリレベルは、
ｉ）第１の複数のダイオードを形成するステップと、
ｉｉ）Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える第１の複数の抵抗切り換え要素を形成するステップと、を含む方法によって形成される、ステップと、
ｂ）少なくとも第２のメモリレベルを第１のメモリレベルと基板との上にモノリシック的に形成するステップと、
を含む方法。
【請求項８６】
請求項８５記載の方法において、
基板は、単結晶シリコンを備える方法。
【請求項８７】
請求項８５記載の方法において、
第１のメモリレベルを形成するステップは、
実質的に平行で実質的に同一平面の第１の複数の導体を形成するステップと、
実質的に平行で実質的に同一平面の第２の複数の導体を形成するステップと、をさらに備え、
第２の導体は、第１の導体の上にある方法。
【請求項８８】
請求項８７記載の方法において、
第１のメモリレベルは、第１の複数のメモリセルを備え、各メモリセルは、第１の導体のうちの一部と、第１のダイオードのうちの１つと、抵抗切り換え要素の１つと、第２の導体のうちの１つの一部とを備える方法。
【請求項８９】
請求項８７記載の方法において、
第１のダイオードを形成するステップは、
第１の半導体層の積み重ねを第１の導体の上に堆積させて、誘電空隙充填物を介在させるステップと、
第１の半導体層の積み重ねをパターン形成およびエッチングして第１のダイオードを形成するステップと、
を含む方法。
【請求項９０】
請求項８９記載の方法において、
第１の半導体層の積み重ねをパターン形成およびエッチングして第１のダイオードを形成するステップは、半導体層の積み重ねをパターン形成およびエッチングして第１の複数の柱を形成するステップを含む方法。
【請求項９１】
請求項８５記載の方法において、
第１の複数の抵抗切り換え要素を形成するステップは、抵抗率切り換え材料の第１の層を堆積させるステップを含む方法。
【請求項９２】
請求項８５記載の方法において、
少なくとも第２のメモリレベルを第１のメモリレベルの上にモノリシック的に形成するステップは、抵抗率切り換え材料の第２の層を基板の上に堆積させるステップを含む方法。
【請求項９３】
請求項８５記載の方法において、
第１のダイオードは、ゲルマニウム、シリコン、もしくはそれらの合金を備える方法。
【請求項９４】
モノリシックな三次元メモリアレイを形成するための方法であって、
実質的に平行で実質的に同一平面の第１の複数の導体を、基板の上に第１の高さで、第１の方向に延在するように形成するステップと、
実質的に平行で実質的に同一平面の第２の複数の導体を、第１の高さより高い第２の高さで、第１の方向とは異なる第２の方向に延在するように形成するステップと、
Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える第１の複数の抵抗切り換え要素を形成するステップと、
第１の複数のダイオードを形成するステップであって、第１のダイオードおよび第１の抵抗切り換え要素は、第１の高さより高く、第２の高さより低い、ステップと、
第２のダイオードを第２の導体の上に形成するステップと、
第３の導体を第２の導体の上に形成するステップと、
を含む方法。
【請求項９５】
請求項９４記載の方法において、
モノリシックな三次元メモリアレイは、第１の複数のメモリセルを備え、第１のメモリセルの各々は、第１の導体のうちの１つと第２の導体のうちの１つとの間に直列に配列された、第１のダイオードのうちの１つと抵抗切り換え要素のうちの１つとを備える方法。
【請求項９６】
請求項９４記載の方法において、
Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える、第２の導体の上に形成された第２の複数の抵抗切り換え要素をさらに備える方法。
【請求項９７】
請求項９４記載の方法において、
第３の導体は、第２のダイオードの上にある方法。
【請求項９８】
請求項９４記載の方法において、
第２のダイオードの上に、実質的に平行で実質的に同一平面の第４の複数の導体をさらに備える方法。
【請求項９９】
請求項９８記載の方法において、
第２のダイオードは、第３の導体の上にある方法。
【請求項１００】
請求項９４記載の方法において、
第１のダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える方法。
【請求項１０１】
不揮発性メモリセルを形成するための方法であって、
第１の導体を形成するステップと、
第２の導体を形成するステップと、
抵抗切り換え要素を形成するステップと、
ダイオードを形成するステップであって、ダイオードおよび抵抗切り換え要素は、第１の導体と第２の導体との間に電気的に直列に配置される、ステップと、を含み、
第１および第２の導体、ダイオード、ならびに抵抗切り換え要素の形成中ならびにダイオードの結晶化中に、温度は摂氏約５００度を超えない方法。
【請求項１０２】
請求項１０１記載の方法において、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える方法。
【請求項１０３】
請求項１０１記載の方法において、
温度は、摂氏約４７５度を超えない方法。
【請求項１０４】
請求項１０１記載の方法において、
温度は、摂氏約４００度を超えない方法。
【請求項１０５】
請求項１０１記載の方法において、
温度は、摂氏約３５０度を超えない方法。
【請求項１０６】
請求項１０１記載の方法において、
ダイオードは、ゲルマニウムまたはゲルマニウム合金からなる半導体材料を備える方法。
【請求項１０７】
請求項１０６記載の方法において、
ゲルマニウム合金は、少なくとも８０原子パーセントのゲルマニウムである方法。
【請求項１０８】
請求項１０７記載の方法において、
ゲルマニウム合金は、少なくとも９０原子パーセントのゲルマニウムである方法。
【請求項１０９】
請求項１０７記載の方法において、
ダイオードは、半導体接合ダイオードである方法。
【請求項１１０】
請求項１０６記載の方法において、
半導体材料は、実質的に多結晶である方法。
【請求項１１１】
請求項１０１記載の方法において、
第１の導体または第２の導体は、アルミニウム層を備える方法。
【請求項１１２】
請求項１０１記載の方法において、
第１の導体または第２の導体は、銅層を備える方法。
【請求項１１３】
請求項１０１記載の方法において、
基板は、単結晶シリコンを備える方法。
【請求項１１４】
モノリシックな三次元メモリアレイを形成するための方法であって、
ｉ）第１のメモリレベルを基板の上に形成するステップであって、第１のメモリレベルは、複数の第１のメモリセルを備え、第１のメモリセルの各々は、
ａ）抵抗切り換え要素と、
ｂ）ダイオードとを備え、第１のメモリレベルの形成中の温度は、摂氏約４７５度を超えない、ステップと、
ｉｉ）少なくとも第２のメモリレベルを第１のメモリレベルの上にモノリシック的に形成するステップと、
を含む方法。
【請求項１１５】
請求項１１４記載の方法において、
第１のメモリセルの各々の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える方法。
【請求項１１６】
請求項１１４記載の方法において、
ダイオードは、ゲルマニウムまたはゲルマニウム合金である半導体材料を備える方法。
【請求項１１７】
請求項１１６記載の方法において、
半導体材料は、少なくとも８０原子パーセントのゲルマニウムである方法。
【請求項１１８】
請求項１１７記載の方法において、
半導体材料は、少なくとも９０原子パーセントのゲルマニウムである方法。
【請求項１１９】
請求項１１６記載の方法において、
半導体材料は、実質的に多結晶である方法。
【請求項１２０】
請求項１１６記載の方法において、
第１のメモリレベルは、複数の第１の導体と、複数の第２の導体とをさらに備え、第２の導体は、第１の導体の上に形成され、
第１のメモリセルの各々は、第１の導体のうちの１つの一部と、第２の導体のうちの１つの一部とを備え、
第１の導体または第２の導体は、アルミニウム層または銅層を備える方法。
【請求項１２１】
不揮発性メモリセルであって、
ゲルマニウムまたはゲルマニウム合金である半導体材料を備えるダイオードと、
抵抗切り換え要素と、
を備える不揮発性メモリセル。
【請求項１２２】
請求項１２１記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える不揮発性メモリセル。
【請求項１２３】
請求項１２１記載の不揮発性メモリセルにおいて、
ゲルマニウム合金は、少なくとも２０原子パーセントのゲルマニウムである不揮発性メモリセル。
【請求項１２４】
請求項１２３記載の不揮発性メモリセルにおいて、
ゲルマニウム合金は、少なくとも５０原子パーセントのゲルマニウムである不揮発性メモリセル。
【請求項１２５】
請求項１２４記載の不揮発性メモリセルにおいて、
ゲルマニウム合金は、少なくとも８０原子パーセントのゲルマニウムである不揮発性メモリセル。
【請求項１２６】
請求項１２１記載の不揮発性メモリセルにおいて、
半導体材料は、ゲルマニウムである不揮発性メモリセル。
【請求項１２７】
請求項１２１記載の不揮発性メモリセルにおいて、
底部導体と上部導体とをさらに備え、ダイオードおよび抵抗切り換え要素は、底部導体と上部導体との間に直列に配列され、上部導体は、底部導体の上にある不揮発性メモリセル。
【請求項１２８】
請求項１２７記載の不揮発性メモリセルにおいて、
上部導体または底部導体は、銅層またはアルミニウム層を備える不揮発性メモリセル。
【請求項１２９】
モノリシックな三次元メモリアレイであって、
ｉ）基板の上に形成された第１のメモリレベルであって、第１のメモリレベルは、複数の第１のメモリセルを備え、第１のメモリセルの各々は、
ａ）抵抗切り換え要素と、
ｂ）ゲルマニウムまたはゲルマニウム合金である半導体材料を備えるダイオードと、を備える、第１のメモリレベルと、
ｉｉ）第１のメモリレベルの上に形成された、少なくとも第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項１３０】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備えるモノリシックな三次元メモリアレイ。
【請求項１３１】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
ゲルマニウム合金は、少なくとも２０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項１３２】
請求項１３１記載のモノリシックな三次元メモリアレイにおいて、
ゲルマニウム合金は、少なくとも５０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項１３３】
請求項１３１記載のモノリシックな三次元メモリアレイにおいて、
ゲルマニウム合金は、少なくとも８０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項１３４】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、半導体接合ダイオードであるモノリシックな三次元メモリアレイ。
【請求項１３５】
請求項１３４記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、ｐ−ｉ−ｎダイオードであるモノリシックな三次元メモリアレイ。
【請求項１３６】
請求項１３４記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、ツェナーダイオードであるモノリシックな三次元メモリアレイ。
【請求項１３７】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、
第１の方向に延在し、基板の上に形成される、実質的に平行で実質的に同一平面の第１の複数の導体と、
第２の方向に延在し、第１の導体の上に形成される、実質的に平行で実質的に同一平面の第２の複数の導体と、をさらに備え、
第１のメモリセルの各々は、第１の導体のうちの１つの一部と、第２の導体のうちの１つの一部とをさらに備え、
各メモリセルにおいて、ダイオードおよび抵抗切り換え要素は、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置されるモノリシックな三次元メモリアレイ。
【請求項１３８】
請求項１３７記載のモノリシックな三次元メモリアレイにおいて、
第１の導体または第２の導体は、アルミニウム層または銅層を備えるモノリシックな三次元メモリアレイ。
【請求項１３９】
モノリシックな三次元メモリアレイであって、
ｉ）基板の上に形成された第１のメモリレベルであって、第１のメモリレベルは、複数の第１のメモリセルを備え、第１のメモリセルの各々は、
ａ）アルミニウム、アルミニウム合金、または銅の層を備える、基板の上に形成された第１の底部導体と、
ｂ）抵抗切り換え要素と、
ｃ）第１の底部導体の上に形成されたダイオードと、を備える、第１のメモリレベルと、
ｉｉ）第１のメモリレベルの上にモノリシック的に形成された、少なくとも第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項１４０】
請求項１３９記載のモノリシックな三次元メモリアレイにおいて、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備えるモノリシックな三次元メモリアレイ。
【請求項１４１】
請求項１３９記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、ゲルマニウムまたはゲルマニウム合金から形成されるモノリシックな三次元メモリアレイ。
【請求項１４２】
請求項１４１記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、多結晶であるモノリシックな三次元メモリアレイ。
【請求項１４３】
正確に１つの金属を含む金属酸化物または窒化物の化合物の抵抗率切り換え層を備えるメモリセルをメモリアレイにプログラムするための方法であって、
抵抗率切り換え層を第１の抵抗率状態から第２のプログラムされた抵抗率状態へ変化させることによって、メモリセルをプログラムするステップを含み、
第２のプログラムされた抵抗率状態は、メモリセルのデータ状態を記憶する方法。
【請求項１４４】
請求項１４３記載の方法において、
メモリアレイは、メモリセルをプログラムおよび読み出すための回路を備え、回路は、メモリセルをたった１回だけプログラムするように適合され、メモリアレイは、１回プログラム可能なアレイである方法。
【請求項１４５】
請求項１４４記載の方法において、
回路は、メモリセルを２つの予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１４６】
請求項１４４記載の方法において、
回路は、メモリセルを２つ以上の予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１４７】
請求項１４６記載の方法において、
回路は、メモリセルを３つまたは４つの予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１４８】
請求項１４４記載の方法において、
メモリセルをプログラムするステップは、第１のプログラミングパルスを印加するステップを含む方法。
【請求項１４９】
請求項１４８記載の方法において、
第１のプログラミングパルスを印加した後にメモリセルを読み出すステップをさらに含む方法。
【請求項１５０】
請求項１４９記載の方法において、
第２のプログラムされた抵抗率状態が達成できていない場合に、第２のプログラミングパルスを印加するステップをさらに含む方法。
【請求項１５１】
請求項１４３記載の方法において、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれる方法。
【請求項１５２】
請求項１４３記載の方法において、
メモリセルは、抵抗率切り換え層と直列のダイオードをさらに備える方法。
【請求項１５３】
請求項１５２記載の方法において、
ダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える方法。
【請求項１５４】
請求項１５３記載の方法において、
シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金は、多結晶である方法。
【請求項１５５】
請求項１４３記載の方法において、
回路は、メモリセルを２つ以上の予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１５６】
請求項１５５記載の方法において、
回路は、メモリセルを３つまたは４つの予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１５７】
請求項１５６記載の方法において、
メモリアレイは、再書き込み可能なメモリアレイである方法。
【請求項１５８】
メモリセルをメモリアレイにおいてプログラムおよび検知するための方法であって、メモリセルは、正確に１つの金属を含む金属酸化物または窒化物の化合物の抵抗率切り換え層と、多結晶半導体材料を備えるダイオードとを備え、抵抗率切り換え層およびダイオードは、電気的に直列に配列される方法において、
ｉ）第１のプログラミングパルスをメモリセルに印加するステップであって、第１のプログラミングパルスは、
ａ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させるか、または
ｂ）多結晶半導体材料の第２の抵抗率状態を検出可能に変化させるか、または
ｃ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させ、かつ、多結晶半導体材料の第２の抵抗率状態を検出可能に変化させる、ステップと、
ｉｉ）メモリセルを読み出すステップであって、抵抗率切り換え層の第１の抵抗率状態は、データを記憶するように働き、多結晶半導体材料の第２の抵抗率状態は、データを記憶するように働く、ステップと、
を含む方法。
【請求項１５９】
請求項１５８記載の方法において、
メモリセルは、３つまたは４つのデータ状態のうちの１つを記憶するように適合されている方法。
【請求項１６０】
請求項１５８記載の方法において、
多結晶半導体材料は、ポリシリコンである方法。
【請求項１６１】
請求項１５８記載の方法において、
ダイオードは、接合ダイオードである方法。
【請求項１６２】
請求項１５８記載の方法において、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれる方法。
【請求項１６３】
請求項１６２記載の方法において、
金属酸化物または窒化物の化合物は、ＮｉＯ，Ｎｂ2 Ｏ5 ，ＴｉＯ2 ，ＨｆＯ2 ，Ａｌ2 Ｏ3 ，ＭｇＯ，ＣｏＯ，ＣｒＯ2 ，ＶＯ，ＺｎＯ，ＺｒＯ，ＢＮおよびＡｌＮからなる群から選ばれる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各セルがダイオードと抵抗切り換え要素とを直列に備える、再書き込み可能な不揮発性メモリアレイに関する。
【背景技術】
【０００２】
高抵抗率状態および低抵抗率状態間で可逆的に変換可能である抵抗率切り換え材料が知られている。これら２つの安定した抵抗率状態により、そのような材料は、再書き込み可能な不揮発性メモリアレイにおいて使用するのに魅力的なオプションとなっている。しかし、セル間の障害、高い漏れ電流、および無数の製造上の問題のために、そのようなセルの大規模で高密度のアレイを形成するのが困難となっている。
【０００３】
したがって、容易に製造可能で確実にプログラム可能な抵抗切り換え要素を使用する、大規模な再書き込み可能な不揮発性メモリに対する要求がある。
【特許文献１】米国特許出願第１０／３２６，４７０号
【特許文献２】米国特許出願第１０／９５５，５４９号
【特許文献３】米国特許出願第１１／０１５，８２４号
【特許文献４】米国特許出願第１０／９５４，５７７号
【特許文献５】米国特許出願第１１／１２５，６０６号
【特許文献６】米国特許出願第１１／１４８，５３０号
【特許文献７】米国特許出願第１０／９５４，５１０号
【特許文献８】米国特許出願第１１／２８７，４５２号
【特許文献９】米国特許出願第１０／８８３，４１７号
【特許文献１０】米国特許出願第１１／１２５，６０６号
【特許文献１１】米国特許出願第１０／７２８，４３６号
【特許文献１２】米国特許出願第１０／８１５，３１２号
【特許文献１３】米国特許出願第１１／０９７，４９６号
【特許文献１４】米国特許出願第１１／１７９，４２３号
【特許文献１５】米国特許第６，０３４，８８２号
【特許文献１６】米国特許第６，４２０，２１５号
【特許文献１７】米国特許出願第１０／１８５，５０７号
【特許文献１８】米国特許第５，９１５，１６７号
【非特許文献１】パグニアおよびソトニックによる「電気鋳造された金属−絶縁体−金属装置における双安定切り換え」、フィジカステイタスソリディ，（Ａ）１０８、１１〜６５（１９８８年）
【発明の開示】
【０００４】
本発明は、請求項によってのみ規定され、このセクションにおけるいかなるものも、これらの請求項に対する限定と受け取られるべきではない。一般的に、本発明は、ダイオードと抵抗率切り換え材料とを備える不揮発性メモリセルに向けられている。
【０００５】
本発明の第１の態様は、不揮発性メモリセルを提供するものであって、ダイオードと、１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素とを備え、ダイオードおよび抵抗切り換え要素は、メモリセルの一部である。
【０００６】
本発明の他の態様は、複数の不揮発性メモリセルを提供するものであって、第１の方向に延在する、実質的に平行で実質的に同一平面の第１の複数の導体と、第１の複数のダイオードと、第１の複数の抵抗切り換え要素と、第１の方向とは異なる第２の方向に延在する、実質的に平行で実質的に同一平面の第２の複数の導体とを備え、各メモリセルにおいて、第１のダイオードのうちの１つおよび第１の抵抗切り換え要素のうちの１つは直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置され、第１の複数の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料の層を備える。
【０００７】
本発明の好ましい一実施形態は、モノリシックな三次元メモリアレイを提供するものであって、ａ）基板の上に形成された第１のメモリレベルであって、第１の複数のメモリセルを備え、第１のメモリレベルの各メモリセルは、１つの金属のみを有する抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素を備える、第１のメモリレベルと、ｂ）第１のメモリレベルの上にモノリシック的に形成された、少なくとも第２のメモリレベルと、を備える。
【０００８】
本発明の他の態様は、複数の不揮発性メモリセルを形成するための方法を提供するものであって、この方法は、実質的に平行で実質的に同一平面の第１の複数の導体を形成するステップと、第１の導体の上に第１の複数のダイオードを形成するステップと、第１の複数の抵抗切り換え要素を形成するステップと、第１のダイオードの上に実質的に平行で実質的に同一平面の第２の複数の導体を形成するステップとを含み、第１の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える。
【０００９】
本発明の他の好ましい実施形態は、モノリシックな三次元メモリアレイを形成するための方法を提供するものであって、この方法は、ａ）第１のメモリレベルを基板の上に形成するステップであって、第１のメモリレベルは、ｉ）第１の複数のダイオードを形成するステップと、ｉｉ）Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える第１の複数の抵抗切り換え要素を形成するステップと、を含む方法によって形成される、ステップと、ｂ）少なくとも第２のメモリレベルを第１のメモリレベルと基板との上にモノリシック的に形成するステップと、を含む。
【００１０】
関連する一実施形態は、モノリシックな三次元メモリアレイを形成するための方法を提供するものであって、この方法は、実質的に平行で実質的に同一平面の第１の複数の導体を、基板の上に第１の高さで、第１の方向に延在するように形成するステップと、実質的に平行で実質的に同一平面の第２の複数の導体を、第１の高さより高い第２の高さで、第１の方向とは異なる第２の方向に延在するように形成するステップと、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える第１の複数の抵抗切り換え要素を形成するステップと、第１の複数のダイオードを形成するステップであって、第１のダイオードおよび第１の抵抗切り換え要素は、第１の高さより高く、第２の高さより低い、ステップと、第２のダイオードを第２の導体の上に形成するステップと、第３の導体を第２の導体の上に形成するステップと、を含む。
【００１１】
さらに他の実施形態は、不揮発性メモリセルを形成するための方法を提供するものであって、この方法は、第１の導体を形成するステップと、第２の導体を形成するステップと、抵抗切り換え要素を形成するステップと、ダイオードを形成するステップであって、ダイオードおよび抵抗切り換え要素は、第１の導体と第２の導体との間に電気的に直列に配置される、ステップと、を含み、第１および第２の導体、ダイオード、ならびに切り換え要素の形成中ならびにダイオードの結晶化中に、温度は摂氏約５００度を超えない。
【００１２】
本発明のさらに他の実施形態は、モノリシックな三次元メモリアレイを形成するための方法を提供するものであって、この方法は、ｉ）第１のメモリレベルを基板の上に形成するステップであって、第１のメモリレベルは、複数の第１のメモリセルを備え、各第１のメモリセルは、ａ）抵抗切り換え要素と、ｂ）ダイオードとを備え、第１のメモリレベルの形成中の温度は、摂氏約４７５度を超えない、ステップと、ｉｉ）少なくとも第２のメモリレベルを第１のメモリレベルの上にモノリシック的に形成するステップと、を含む。
【００１３】
本発明の一態様は、ゲルマニウムまたはゲルマニウム合金である半導体材料を備えるダイオードと、抵抗切り換え要素と、を備える不揮発性メモリセルを提供する。関連する一実施形態は、ｉ）基板の上に形成された第１のメモリレベルであって、第１のメモリレベルは、複数の第１のメモリセルを備え、各第１のメモリセルは、ａ）抵抗切り換え要素と、ｂ）ゲルマニウムまたはゲルマニウム合金である半導体材料を備えるダイオードと、を備える、第１のメモリレベルと、ｉｉ）第１のメモリレベルの上にモノリシック的に形成された、少なくとも第２のメモリレベルと、を備えるモノリシックな三次元メモリアレイを提供する。
【００１４】
さらに他の実施形態は、ｉ）基板の上に形成された第１のメモリレベルであって、第１のメモリレベルは、複数の第１のメモリセルを備え、各第１のメモリセルは、アルミニウム、アルミニウム合金、または銅の層を備える、基板の上に形成された第１の底部導体と、抵抗切り換え要素と、第１の底部導体の上に形成されたダイオードと、を備える、第１のメモリレベルと、ｉｉ）第１のメモリレベルの上にモノリシック的に形成された、少なくとも第２のメモリレベルと、を備えるモノリシックな三次元メモリアレイを提供する。
【００１５】
本発明の他の態様は、正確に１つの金属を含む金属酸化物または窒化物の化合物の抵抗率切り換え層を備えるメモリセルをメモリアレイにプログラムするための方法を提供するものであって、この方法は、抵抗率切り換え層を第１の抵抗率状態から第２のプログラムされた抵抗率状態へ変化させることによって、メモリセルをプログラムするステップを含み、第２のプログラムされた抵抗率状態は、メモリセルのデータ状態を記憶する。
【００１６】
本発明の関連する一態様は、メモリセルをメモリアレイにおいてプログラムおよび検知するための方法を提供するものであって、メモリセルは、正確に１つの金属を含む金属酸化物または窒化物の化合物の抵抗率切り換え層と、多結晶半導体材料を備えるダイオードとを備え、抵抗率切り換え層およびダイオードは、電気的に直列に配列され、この方法は、ｉ）第１のプログラミングパルスをメモリセルに印加するステップであって、第１のプログラミングパルスは、ａ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させるか、ｂ）多結晶半導体材料の第２の抵抗率状態を検出可能に変化させるか、またはｃ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させ、かつ、多結晶半導体材料の第２の抵抗率状態を検出可能に変化させる、ステップと、ｉｉ）メモリセルを読み出すステップであって、抵抗率切り換え層の第１の抵抗率状態は、データを記憶するように働き、多結晶半導体材料の第２の抵抗率状態は、データを記憶するように働く、ステップと、を含む。
【００１７】
本願明細書に記載された本発明の各態様および実施形態は、単独または互いに組み合わせて使用することができる。
【００１８】
好ましい態様および実施形態を、添付の図面を参照して以下に説明する。
【発明を実施するための最良の形態】
【００１９】
様々な材料が、可逆的な抵抗率切り換え動作を示す。このような材料には、カルコゲニド、炭素ポリマー、ペロフスカイト、ならびにある種の金属酸化物および窒化物が含まれる。特定的には、１つの金属のみを含み、確実な抵抗率切り換え動作を示す金属酸化物および窒化物があり、これは、パグニアおよびソトニックによる「電気鋳造された金属−絶縁体−金属装置における双安定切り換え」、フィジカステイタスソリディ（Ａ）１０８、１１〜６５（１９８８年）(Pagnia and Sotnick in “Bistable Switching in Electroformed Metal-Insulator-Metal-Device," Physica Status Solidi (A) 108, 11-65 (1988)（非特許文献１）に記載されているようなものである。この群は、例えば、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy を含み、ｘおよびｙは０と１との間の範囲である。例として、ＮｉＯ，Ｎｂ2 Ｏ5 ，ＴｉＯ2 ，ＨｆＯ2 ，Ａｌ2 Ｏ3 ，ＭｇＯ，ＣｏＯ，ＣｒＯ2 ，ＶＯ，ＺｎＯ，ＺｒＯ，ＢＮおよびＡｌＮという化学量論的化合物が上げられるが、非化学量論的化合物も同様に使用されてもよい。これらの材料のうちの１つの層が、例えば比較的低い抵抗率状態といった最初の状態において形成されてもよい。充分な電圧を加えると、材料は、安定的な高い抵抗率状態に切り換わる。この抵抗率切り換えは、可逆的である。適切な電流または電圧を後で加えることによって、抵抗率切り換え材料が安定的な低い抵抗率状態に戻ることができるようになる。この変換は、何度も繰り返すことができる。ある材料では、最初の状態は、低抵抗率ではなく、高抵抗率である。この説明が「抵抗率切り換え材料」、「抵抗率切り換え金属酸化物または窒化物」、「抵抗切り換えメモリ要素」、または同様の用語について言及する場合には、「可逆的な」抵抗率切り換え材料の意味であることが理解できる。
【００２０】
よって、これらの抵抗率切り換え材料は、不揮発性メモリアレイにおいて使用されるものとして注目されている。ある抵抗率状態は、例えばデータ「０」に対応してもよく、他の抵抗率状態は、データ「１」に対応する。このような材料のうちのあるものは、２つより多くの安定的な抵抗率状態を有してもよく、実際、任意の複数のデータ状態を達成することができてもよい。
【００２１】
このような材料を使用するメモリセルを作るために、高抵抗率状態と低抵抗率状態との間の抵抗率の相違は、容易に検出可能なほど充分に大きくなければならない。例えば、高抵抗率状態の材料の抵抗率は、低抵抗率状態の材料の抵抗率の少なくとも３倍なくてはならない。この説明が「抵抗率切り換え材料」、「抵抗率切り換え金属酸化物または窒化物」、「抵抗切り換えメモリ要素」、または同様の用語について言及する場合には、低および高抵抗間または低および高抵抗率状態間の相違は、少なくとも３倍であることが理解できる。
【００２２】
しかし、大規模不揮発性メモリアレイにおけるこのような抵抗率切り換え材料の使用には、数多くの障害がある。ある可能な配列において、複数のメモリセルが形成され、それぞれは、図１に示すように、導体間、例えば上部導体４と底部導体６との間にクロスポイントアレイ状に配置された（列挙された抵抗率切り換え材料のうちの１つを備える）抵抗切り換えメモリ要素２を備える。抵抗切り換えメモリ要素２は、上部導体４と底部導体６との間に電圧を印加することによってプログラムされる。
【００２３】
クロスポイントアレイ状に配列されたそのようなセルの大規模アレイにおいて、数多くのセルが、同一の上部導体または底部導体によってアドレス指定されることになる。比較的大きな電圧または電流が必要な場合には、上部または底部導体をアドレス指定すべきセルと共有しているメモリセルは、充分な電圧または電流にさらされることになり、これらの半選択済みのセルにおける望んでいない抵抗率切り換えが生じる。使用されるバイアス化手法によっては、未選択のセル間の過剰な漏れ電流も懸念される場合がある。
【００２４】
本発明において、ダイオードは、抵抗率切り換え材料と対にされて、大規模高密度アレイ状に形成およびプログラム可能な、再書き込み可能な不揮発性メモリセルを形成する。本願明細書に記載する方法を使用して、そのようなアレイを確実に製造およびプログラムすることができる。
【００２５】
数多くの実施形態が可能であり、例示的な一選択について説明することになるものの、本発明に従って形成されたメモリセルの簡易版を図２に示す。セルは、例えば濃ドープ半導体材料、導電ケイ化物、または、好ましくは、タングステン、アルミニウム、または銅などの金属である導電性材料を備える底部導体２００を含む。この上に形成されるのは、上部導体４００であって、底部導体と同一の材料であってもよい。レール形状の上部および底部導体は、好ましくは互いに異なる方向に延在し、例えば、これら導体は、直交していてもよい。導体は、必要に応じて、導電バリアまたは接着層を含んでもよい。上部導体４００と底部導体２００との間には、ダイオード３０と、抵抗切り換え要素１１８とが直列に配列される。他の層、例えばバリア層が、導体２００と４００との間に含まれてもよい。抵抗切り換え要素１１８は、両端に渡る電圧または抵抗切り換え要素１１８を通る電流の流れが印加されると、低抵抗率状態から高抵抗率状態へ変換されるか、代わりに、高抵抗率状態から低抵抗率状態へ変換される。低抵抗率から高抵抗率への変換は、可逆的である。
【００２６】
ダイオード３０は、１方向バルブとして作用し、電流を一方向に対して他の方向よりも容易に流す。順方向の臨界「ターンオン」電圧以下では、ダイオード３０は、ほとんどまたは全く電流を流さない。適切なバイアス化手法を使用することによって、ある単一のセルがプログラミングのために選択される場合に、近傍のセルのダイオードは、これらのセルの抵抗切り換え要素を電気的に分離する役割を果たすことができるので、選択されていないまたは半選択されたセルの両端の電圧が順方向に印加される場合にダイオードのターンオン電圧を超えないか、または、逆方向に印加される場合に逆降伏電圧を越えない限り、不注意によるプログラミングを防止する。
【００２７】
複数のそのような上部および底部導体を、介在するダイオードおよび抵抗切り換え要素と共に製造することができ、第１のメモリレベルを形成し、その一部を図３に示す。好ましい実施形態において、さらなるメモリレベルがこの第１のメモリレベルの上に積み重なって形成されてもよく、高密度のモノリシックな三次元メモリアレイを形成する。メモリアレイは、例えば単結晶シリコン基板などの基板の上に堆積および成長された層で形成される。サポート回路が、メモリアレイの下の基板において好都合に形成される。
【００２８】
確実に製造可能な高密度の１回プログラム可能な不揮発性メモリアレイを作るための有利な方法は、ハーナーらの米国特許出願第１０／３２６，４７０号（特許文献１）に教示され、この米国特許出願は、放棄されているので、以下’４７０出願と称し、本願明細書において参照により援用されているものとする。関連のメモリアレイおよびその使用および製造方法は、２００４年９月２４日に出願されたハーナーらの米国特許出願第１０／９５５，５４９号であって、以下’５４９出願と称する「高および低インピーダンス状態を有する誘電性アンチヒューズを伴わない不揮発性メモリセル」（特許文献２）、２００４年１２月１７日に出願されたハーナーらの米国特許出願第１１／０１５，８２４号であって、以下’８２４出願と称する「高さを低くした垂直ダイオードを備える不揮発性メモリセル」（特許文献３）、および２００４年９月２９日に出願されたハーナーらの米国特許出願第１０／９５４，５７７号であって、以下’５７７出願と称される「様々な半導体組成を備える接合ダイオード」（特許文献４）に教示され、これらの米国特許出願はすべて、本願の譲受人によって所有され、本願明細書において参照により援用されている。これらの引用された出願において教示された方法は、本発明に係るメモリアレイの製造において有用である。
【００２９】
製造オプション
好ましい実施形態には、いくつかの重要な変形が含まれる。一般的に、選択された抵抗率切り換え材料の性質と、メモリセルが使用されることになっているやり方とによって、どの実施形態が最も有利かが決定される。
【００３０】
無指向性対指向性切り換え：一般的に、先に挙げた抵抗率切り換え金属酸化物および窒化物は、切り換え動作の２つの一般的な種類のうちの１つを示す。図４のＩ−Ｖ曲線を参照すると、これらの材料の中には、グラフ上の領域Ａにおいて、最初に低抵抗率状態であるものがある。第１の電圧Ｖ1 に到達するまで、印加電圧に対して電流は容易に流れる。電圧Ｖ1 において、抵抗率切り換え材料は、領域Ｂに示す高抵抗率状態へ変換し、低くなった電流が流れる。ある臨界高電圧Ｖ2 において、材料は、最初の低抵抗率状態へと切り換わって戻り、高くなった電流が流れる。矢印は、状態変化の順序を示す。この変換は、繰り返し可能である。このような材料において、電流の流れおよび電圧バイアスの「方向」は重要ではないので、このような材料は、「無指向性」と称されることになる。電圧Ｖ1 は「リセット電圧」、電圧Ｖ2 は「セット電圧」と称されてもよい。
【００３１】
一方、抵抗率切り換え材料の他のものは、図５ａおよび図５ｂに示すように動作し、「指向性」と称されることになる。指向性抵抗率切り換え材料は、図５ａの領域Ａに示す、低抵抗率状態において形成されてもよい。リセット電圧である第１の電圧Ｖ1 に到達するまで、印加電圧に対して容易に電流は流れる。電圧Ｖ1 において、指向性抵抗率切り換え材料は、図５ａの領域Ｂに示す、高抵抗率状態に変換される。しかし、指向性抵抗率切り換え材料を低抵抗率状態に「戻す」ように変換するためには、「逆の」電圧を印加しなければならない。図５ｂに示すように、指向性抵抗率切り換え材料は、セット電圧である臨界逆電圧Ｖ2 までは、負の電圧の領域Ｂにおいて高抵抗である。この電圧において、指向性抵抗率切り換え材料は、低抵抗率状態に戻る。矢印は、状態変化の順序を示す。（ある材料は、高抵抗率状態で最初に形成される。切り換え動作は同一で、簡素化のために、１つの初期状態のみを説明している。）
【００３２】
好ましい実施形態において、無指向性抵抗率切り換え材料は、実質的に１方向のダイオードと対にされてもよい。そのようなダイオードの１つは、図６に示すようなｐ−ｉ−ｎダイオードである。好ましいｐ−ｉ−ｎダイオードは、例えばシリコンなどの半導体材料で形成され、第１の導電形を有する底部濃ドープ領域１２と、作為的にドープされたのではない中間部真性領域１４と、第１とは反対の第２の導電形を有する上部濃ドープ領域１６とを含む。図６のｐ−ｉ−ｎダイオードにおいて、底部領域１２はｎ形であり、上部領域１６はｐ形である。所望すれば、極性は逆であってもよい。領域１４などの真性半導体材料の領域は、作為的にドープされたのではないものの、完全に電気的に中立ではないということになる。数多くの製造処理において、真性の堆積シリコンにおける欠陥によって、この材料は、ややｎ形であるように動作するようになる。ある実施形態において、この領域を軽くドープするのが好ましい場合もある。電圧を印加すると、そのようなダイオードは図８のＩ−Ｖ曲線によって示すように動作する。かなり低い電圧において、電流はわずかに流れるか、または全く流れない。ダイオードのターンオン電圧である臨界電圧Ｖ3 において、ダイオードは、通電して、著しい順電流が流れる。図８の領域Ｄにおけるように、ダイオードを低または中程度の逆電圧下におくと、電流はわずかに流れるか、または全く流れず、ダイオードは１方向バルブとして動作する。
【００３３】
しかし、非常に高い逆電圧Ｖ4 を印加すると、ダイオードは、電子なだれ (avalanche)ブレークダウンを受け、逆電流が流れ始めることになる。この事態は、ダイオードにとって、理想的には破壊的なものではないものの、破壊的なものである場合もある。思い出してほしいのは、無指向性抵抗率切り換え材料のセットおよびリセット電圧は、１方向のみの電流が必要であるということである。よって、図６のｐ−ｉ−ｎダイオードは、無指向性抵抗率切り換え材料とうまく対になることができる。
【００３４】
しかし、図５ａおよび図５ｂのＩ−Ｖ曲線に示すように、切り換えがうまくいくためには、指向性抵抗率切り換え材料は、順および逆電流の両方にさらされなければならない。図５ｂに示す低抵抗率から高抵抗率への変換には、（電圧Ｖ2 での）逆電流が必要である。逆電流は、通常比較的高い、例えば少なくとも９ボルトの逆降伏電圧での１方向ダイオードにおいてのみ達成される（図８で電圧Ｖ4 ）。
【００３５】
よって、指向性抵抗率切り換え材料は、１方向ダイオードと有利に対にならない場合もある。その代わりに、そのような材料は、可逆的非オーム装置、すなわち、いずれの方向にも電流が流れてもよいものと対にされてもよい。そのような装置の１つは、ツェナーダイオードである。ツェナーダイオードの例を、図７に示す。第１の導電形の第１の濃ドープ領域１２と、反対の導電形の第２の濃ドープ領域１６とを有することがわかる。極性は逆であってもよい。図７のツェナーダイオードには真性領域がないが、ある実施形態において、非常に薄い真性領域があってもよい。図９は、ツェナーダイオードのＩ−Ｖ曲線を示す。ツェナーダイオードは、順バイアス下では、ターンオン電圧Ｖ3 で、ｐ−ｉ−ｎダイオードのように動作する。しかし、逆バイアス下では、いったん臨界電圧Ｖ4 に達すると、ツェナーダイオードは、逆電流が流れることを許可する。ツェナーダイオードにおいて、臨界逆電圧Ｖ4 は、１方向ダイオードのそれとは大きさが実質的に小さい。指向性抵抗率切り換え材料を高抵抗率から低抵抗率状態へ変換するには、前述しかつ図５ｂに示すように（電圧Ｖ2 における）中程度の電圧におけるそのような制御可能な逆電流が必要である。よって、指向性抵抗率切り換え材料を使用する本発明の実施形態において、ツェナーダイオードが好ましい。（実際には、非常に小さな真性領域を有するｐ−ｉ−ｎダイオードとツェナーダイオードとの区別はうわべだけであるが、当業者によって慣例的に行われる。）
【００３６】
無指向性抵抗率切り換え材料は、順方向および逆方向の両方での電流を「必要」としないが、前述したように、抵抗率切り換えは、いずれかの方向で達成できればよい。よって、ある回路編成において、無指向性抵抗率切り換え材料をツェナーダイオードと対にするのが有利な場合もある。
【００３７】
「接合ダイオード」という用語は、非オーム導電という性質を有し、２つの端末電極を有し、一方の電極はｐ形で他方ではｎ形である半導体材料でできた半導体装置のことをいうために、本願明細書において使用される。例として、ツェナーダイオードなどのｐ形半導体材料とｎ形半導体材料が接触しているｐ−ｎダイオードおよびｎ−ｐダイオード、ならびに、ｐ形半導体材料とｎ形半導体材料との間に真性（ドープされていない）半導体材料が挟まれているｐ−ｉ−ｎダイオードが挙げられる。
【００３８】
高電流要件：抵抗率切り換え材料をリセットして、無指向性抵抗率切り換え材料において高抵抗率から低抵抗率状態へ遷移させるためには、材料によっては、比較的高い電流が必要な場合がある。このような材料の場合、ダイオードは、シリコンに比べて所定の電圧でより高い電流を与えるゲルマニウムまたはゲルマニウム合金であるのが好ましい。
【００３９】
貴金属端子および低温製造：抵抗率切り換え材料を例えばＩｒ，Ｐｔ，Ｐｄ，またはＡｕからなるような貴金属端子間に挟めば、前述した金属酸化物および窒化物の抵抗率切り換えがより容易にかつ確実に達成されることが認められている。貴金属端子が使用される本発明によるセルの例を図１０に示す。抵抗切り換え要素１１８は、貴金属層１１７と１１９との間にある。
【００４０】
しかし、貴金属の使用には問題がある。高温にさらされると、貴金属は急速に拡散しがちであり、装置の他の部分を損傷する場合がある。例えば、図１０において、貴金属層１１７は、半導体ダイオード３０の近傍にある。貴金属がダイオード３０の半導体材料に広範に拡散すると、装置の性能を損傷することになる。抵抗切り換え要素が貴金属端子間に形成される場合には、処理温度を最小限にすることが有利である。ダイオードは、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金であってもよい。ゲルマニウムは、シリコンよりも低い温度で結晶化でき、シリコン−ゲルマニウム合金のゲルマニウム含有量が増加すると、結晶化温度は下がる。貴金属端子を使用する場合には、ゲルマニウムまたはゲルマニウム合金で形成されたダイオードが好ましい。
【００４１】
多結晶シリコン（この説明では、多結晶シリコンは、「ポリシリコン」と称されることになり、多結晶ゲルマニウムは「ポリゲルマニウム」と称されることになる）の従来の堆積および結晶化温度は、比較的高く、従来形成されたポリシリコンダイオードの使用が、比較的低い溶点を有するある金属と不適合を生じさせる。例えば、アルミニウム線は、摂氏約４７５度を上回る温度にさらされると、軟化して突き出るようになる。この理由から、’４７０、’５４９、および’８２４出願の数多くの実施形態において、導体にタングステンを使用するのが好ましい。なぜならば、タングステン配線は、より高い温度に耐えうるからである。しかし、ゲルマニウムまたはゲルマニウム合金を使用する場合には、ゲルマニウムのより低い堆積および結晶化温度によって、例えば図１０の導体２００および４００のような導体にアルミニウムが使用できたり、または、銅も使用できたりする。このような金属は低い膜耐性を有するので、温度の予算がその使用を許すならば、一般的に好ましい。しかし、タングステンまたは何らかの他の導電性材料が代わりに使用されてもよい。本願明細書において参照により援用されている、低温製造に関連するハーナーらの米国特許出願第１１／１２５，６０６号「半導体ダイオードを備える、低温で製造された高密度不揮発性メモリアレイ」（特許文献５）のどの教示も、低温が好ましい場合には適用可能であってもよい。
【００４２】
導電性および絶縁性：大規模アレイにおいてプログラミングを可能にするために、各メモリセルにダイオードを含ませて、近傍のセル間で電気的絶縁を提供することについて説明してきた。ある抵抗率切り換え材料は、高抵抗率状態で堆積され、他のものは低抵抗率状態で堆積される。高抵抗率状態で堆積される抵抗率切り換え材料に関して、一般的に、低抵抗率状態への変換は、局地的な現象である。例えば、図１１ａを参照すると、（断面で示す）メモリセルが、左から右へページを渡って延在するレール状の底部導体２００と、ダイオード３０と、高抵抗率状態で形成された抵抗率切り換え材料の層１１８と、ページの外に伸びるレール状の上部導体４００とを含むとする。この場合に、抵抗率切り換え材料の層１１８は、一括層として形成されている。抵抗率切り換え材料の層１１８の高抵抗率状態が充分に高い限り、層１１８は、望ましくない導電性経路を与えるものではなく、導体４００を近傍の導体または近傍のダイオードのダイオード３０に対して短絡させる。抵抗率切り換え材料の層１１８が高電圧にさらされて、低抵抗率状態に変換される場合には、ダイオードにすぐ近傍の層１１８の領域のみが変換されることになると予想される。例えば、プログラミング後に、層１１８の斜線が施されている領域が低抵抗率となり、斜線が施されていない領域は高抵抗率のままであることになる。斜線が施されている領域は、抵抗率切り換え材料の連続層１１８内に配置された抵抗率切り換え材料である。
【００４３】
しかし、読み出し、セット、およびリセット電圧によっては、ある抵抗率切り換え材料に関して、抵抗率切り換え材料の高抵抗率状態が確実な分離には導電性が高すぎる場合があり、図１１ａのように連続層に形成すると、近傍の導体またはダイオードを短絡させやすくなってしまう。よって、互いに異なる抵抗率切り換え材料に関して、ａ）図１１ａの装置におけるように、抵抗率切り換え材料１１８をパターン形成しないままにするか、または、ｂ）図１１ｂ（斜視図）の装置におけるように、抵抗率切り換え材料１１８を上部および底部導体でパターン形成するか、あるいはｃ）図２および１０の装置におけるように、抵抗率切り換え材料１１８をダイオード３０でパターン形成するのが好ましい場合もある。
【００４４】
メモリ要素が低抵抗率状態で形成される抵抗率切り換え材料から形成される場合には、近傍のセルの抵抗切り換えメモリ要素から分離されて、それらの間の望まない導電性経路を形成しないようにしなければならない。
【００４５】
’５４９出願および２００５年６月８日に出願された米国特許出願第１１／１４８，５３０号であって、以下’５３０出願と称される、本願明細書において参照により援用されている「多結晶半導体材料において昇順で動作する不揮発性メモリ」（特許文献６）に詳細に説明されているように、説明される方法に従って形成された多結晶半導体ダイオードに関して、ある実施形態においては、ダイオードの多結晶が初期の高抵抗率状態で形成されることになり、充分に高い電圧が印加されると、低抵抗率状態に永久に変換されることになることが予想されてもよい。よって、図２のセルを参照すると、このセルを最初に形成する場合に、ダイオード３０のポリシリコンおよび可逆性の抵抗切り換え要素１１８の両方を高抵抗率状態で形成する。
【００４６】
プログラミング電圧を最初に印加すると、ダイオード３０のポリシリコンおよび抵抗切り換え要素１１８の両方が、低抵抗率状態に変換されることになる。一般的に、ダイオード３０の変換は不変であり、抵抗切り換え要素１１８の変換は可逆的である。工場の条件で高抵抗率から低抵抗率へのダイオードのポリシリコンの最初の変換を行って、ダイオードの条件を前もって効果的に整えるのが好ましい。
【００４７】
代わりに、２００４年９月２９日に出願されたハーナーの米国特許出願第１０／９５４，５１０号であって、以下’５１０出願と称され、本発明の譲受人に譲渡され、本願明細書において参照により援用されている「ケイ化物の近傍で結晶化された半導体接合ダイオードを備えるメモリセル」（特許文献７）は、形成された際の低抵抗率状態の多結晶半導体ダイオードを形成するための方法を説明している。’５１０出願の好ましい実施形態において、ダイオードの半導体材料、一般的にはシリコンは、例えばＴｉＳｉ2 などのケイ化物層の近傍で結晶化される。ケイ化物層によって、シリコンに対して、結晶化する際の順序だった結晶化テンプレートが提供され、形成された際の結晶化の欠陥が少ない高結晶化ダイオードという結果になる。この手法を本発明において使用することもできる。ダイオードがゲルマニウムの場合には、ゲルマニウムダイオードは、ＴｉＧｅ2 などのゲルマニウム化物層の近傍で結晶化され、ゲルマニウムにとって類似の結晶化テンプレートを提供することになる。そのようなダイオードのゲルマニウムは、形成された際に低抵抗率となり、通過する低抵抗経路を作成するための「プログラミング」ステップを必要としない。
【００４８】
１回プログラム可能なメモリセル：２つの状態
本発明の実施形態において、再書き込み可能なメモリセルとして使用された場合の、抵抗切り換え要素と対にされたダイオードについて述べてきた。これらの要素を代替の実施形態に使用して、１回プログラム可能なメモリセルを形成することもできる。
【００４９】
低および高抵抗率状態間で切り換え可能な酸化ニッケルまたは任意の列挙した抵抗率切り換えバイナリ金属酸化物または窒化物に関して、低抵抗率から高抵抗率状態へのリセット切り換えが、より難しいものとなる場合がある。（この説明において、「酸化ニッケル」は、ＮｉＯまたは非化学量論的化合物のいずれをも指してもよいことが理解される）。実際の切り換え機構は明確ではないものの、ある電圧を抵抗率切り換え層の両端に印加して切り換えるようにしなければならないようである。材料のセット状態が非常に低抵抗率で、材料は高い導電性を有する場合には、充分な電圧を構築して切り換えが生じるようにするのは困難でありうる。本発明のメモリセルを１回プログラム可能なセルとして使用することによって、より困難な切り換えを回避することができる。これは、一般的に、プログラミング回路を簡素化するものである。
【００５０】
好ましい抵抗率切り換え材料の１つである酸化ニッケルは、無指向性であり、この材料だけで正または負の印加電圧で切り換わることを意味する。しかし、ある実施形態において、ダイオードと対になると、酸化ニッケルの層のリセットは、逆バイアス下でのダイオードで最も容易に達成されることがわかった。ダイオードのバイアスを逆にするために、負の電圧を与えるためには、基板において追加のトランジスタが必要に場合がある。これらのトランジスタは、基板空間を消費して、装置はより高額になり、これらのトランジスタを形成すると、処理が複雑になる場合がある。よって、逆バイアスがリセットに必要な実施形態において、１回書き込みセルとしてセルを使用してリセットを回避することで、負の電圧の生成という困難性を回避する。
【００５１】
本発明によるダイオードと抵抗率切り換え層とを備えるメモリセルを１回プログラム可能なセルとして使用するための最も簡単な方法において、セルは、未プログラムとプログラム済みという２つの値を有し、これらは、セルを通る２つの別個の読み出し電流に対応している。
【００５２】
セット電圧は、抵抗切り換え要素に使用される材料、層の厚さ、材料の特徴、および他の要素によって様々となる。パルス時間を延ばすと、材料を高抵抗から低抵抗へ設定するのに必要な電圧を減少させる場合がある。セット電圧は、例えば、４ボルトから１０ボルトまで様々となりうる。
【００５３】
前に説明したように、ダイオードをポリシリコンで形成する場合には、シリコンにとって良好な結晶化テンプレートを提供する配向の格子構造を有するケイ化物の近傍でポリシリコンを結晶化させると、欠陥の少ない低抵抗率のポリシリコンが生じる結果となり、窒化チタンなどの不良の格子適合を有する材料のみの近傍で結晶化させると、欠陥の多い高抵抗率のポリシリコンが生じる結果となる。ダイオードがより高い抵抗のポリシリコンから形成される場合には、ポリシリコンを低抵抗率状態へ変換してダイオードを良好な整流動作にしておくためには、適切なプログラミング電圧をダイオードの両端に印加することが必要である。
【００５４】
さらに、最初の高抵抗率状態で形成された抵抗率切り換え金属酸化物または窒化物には、ある実施形態において、高抵抗率から低抵抗率への最初の切り換えを達成するには、「形成パルス (forming pulse)」が必要である。形成パルスは、後続の低抵抗率から高抵抗率への切り換えまたは高抵抗率から低抵抗率への切り換えよりも高い電圧を必要とする。例えば、１回の指向において、形成パルスは、約８．５ボルトから９ボルトであったのが、後続のセットパルスは、約６．５ボルトから７ボルトであった。
【００５５】
ハーナーらの２００５年１１月２３日に出願された米国特許出願第１１／２８７，４５２号であって、以下’４５２出願と称する、本願明細書において参照により援用されている「追加の金属を伴う可逆性抵抗率切り換え金属酸化物または窒化物層」（特許文献８）に記載されているように、金属をバイナリ金属酸化物または窒化物に追加することによって、セットおよびリセット電圧を減少でき、形成パルスの振幅を減少させるか、その必要性を全面的に排除する場合もある。一般的に、金属添加物は、金属酸化物または窒化化合物の層において、金属原子の約０．０１パーセントと約５パーセントとの間である。金属添加物に使用する好ましい金属は、コバルト、アルミニウム、ガリウム、インジウム、マンガン、ニッケル、ニオブ、ジルコニウム、チタン、ハフニウム、タンタル、マグネシウム、クロム、バナジウム、ボロン、イットリウム、およびランタンからなる群から選ばれる。
【００５６】
よって、バイナリ金属酸化物または窒化物の抵抗切り換え要素とダイオードとを含む１回プログラム可能なメモリセルについて、数多くのオプションが可能である。抵抗切り換え要素を高または低抵抗率ポリシリコンのダイオードと対にすることの効果を考慮すべきである。
【００５７】
バイナリ金属酸化物または窒化物が高抵抗率状態で形成され、ダイオードが欠陥の少ない低抵抗率ポリシリコンで形成される場合には、読み出し電圧下で高い電流が流れるプログラムされた状態にメモリセルを変換することは、バイナリ金属酸化物または窒化物をセット状態へ変換することによって達成される。しかし、ダイオードが欠陥が多い高抵抗率ポリシリコンから形成される場合には、ダイオードのポリシリコンは、あたかもプログラムされたかのように動作するために、メモリセル用のプログラミング電圧を受けなければならず、印加された読み出し電圧下での高電流の流れが可能となる。
【００５８】
ポリシリコンの無秩序から秩序への変換と、バイナリ金属酸化物または窒化物の高抵抗率から低抵抗率への変換を生じさせるために必要な相対的な電圧によっては、適切なケイ化物の近傍で結晶化された欠陥の少ないポリシリコンダイオードの使用が好ましい場合がある。
【００５９】
代わりに、高抵抗率状態で形成されたバイナリ金属酸化物または窒化物に対して大きな形成パルスが必要な場合には、工場での前提条件付けステップにおいて形成パルスを印加してもよい。形成パルスに必要な高い電圧は、金型の外部から供給することができるので、ダイ上で利用可能である必要はない。逆バイアスがリセットに必要であれば、リセットパルスもさらなる前提条件付けステップにおいて印加することができるので、メモリアレイがエンドユーザに対して準備可能である場合に、セルはリセット状態にあり、より低い形成後のセット電圧によってプログラム可能である。このように、ダイ上の回路が高電圧形成パルスまたは負のパルスのいずれも提供する必要がなく、回路要件が簡素化される。
【００６０】
さらに、形成およびリセットパルスの前提条件付けが工場で与えられる場合には、形成パルスに必要な大きな電圧は、ダイオードの欠陥の多いポリシリコンを高抵抗率から低抵抗率へ変換するのに充分な場合がある。この場合には、欠陥の多い非ケイ化ダイオードを使用する不都合はなく、ケイ化テンプレート層を提供して処理がさらに複雑になるということを回避できる。
【００６１】
メモリアレイにおけるそのようなメモリセルは（メモリセルは、金属酸化物または窒化物の化合物の抵抗率切り換え層を備え、金属酸化物または窒化物の化合物は、正確に１つの金属を含む）、抵抗率切り換え層を第１の抵抗率状態から第２のプログラムされた抵抗率状態へ変化させることによって、メモリセルをプログラムするステップを含む方法によってプログラムされ、第２のプログラムされた抵抗率状態は、メモリセルのデータ状態を記憶する。メモリアレイは、メモリセルをプログラムおよび読み出すための回路を備え、この回路は、メモリセルをたった１回だけプログラムするように適合されている。メモリアレイは、１回プログラム可能なアレイである。
【００６２】
１回プログラム可能な複数の状態
他の実施形態において、実際、バイナリ金属酸化物または窒化物を欠陥の多いポリシリコンで形成されたダイオードと対にするのが好ましい場合がある。データを記憶するために、ダイオードを形成するポリシリコンの２つの状態、すなわち、最初の高抵抗率状態およびプログラムされた低抵抗率状態を使用することができ、メモリセルの密度を増加させる。
【００６３】
例えば、欠陥の多いポリシリコン（適切なケイ化物の近傍で結晶化されていない）で形成されたダイオードが酸化ニッケルの層と対にされ、これら２つは、上部と底部導体との間で電気的に直列であると仮定する。酸化ニッケルは、高抵抗率状態で形成され、高抵抗率から低抵抗率への最初の変換を有効にするために、形成パルスが必要である。’５３０出願に記載された無秩序から秩序への変換を生じさせてポリシリコンを高抵抗率状態に変換するために、ダイオードが８ボルトのプログラミング電圧を必要としていると仮定する。さらに、形成パルスのために酸化ニッケルによって必要とされる電圧は、１０ボルトであると仮定する。（ここに記載する電圧は例に過ぎないことが理解される。電圧は、装置の特徴および他の要因が変動することによって変化することになる。）
【００６４】
形成されたメモリセルは、高抵抗率酸化ニッケルと、高抵抗率ポリシリコンとを有する。以下の表１は、このメモリセルによって達成されるような３つのデータ状態の概要を示すものである。これには、この例では、各状態を達成するために必要なプログラミング、および、＋２ボルトの印加読み出し電圧において各データ状態について予想される読み出し電流の例も含まれる。
【表１】
2008541452.tif 000003
【００６５】
プログラミング電圧を印加しないと、形成されたメモリセルは、第１のデータ状態にあり、これを便宜上「００」状態と称することにする。＋８ボルトを印加すれば、ダイオードのポリシリコンを高抵抗率から低抵抗率へ変換するのに十分だが、形成パルスに必要な電圧以下なので、酸化ニッケルは、その最初の高抵抗率状態のままである。このデータ状態を、「１０」と称することにする。＋１１ボルトを最初の「００」状態のセルに印加すれば、ポリシリコンの無秩序から秩序への変換を有効にするのと、酸化ニッケルを低抵抗率状態に設定するのとの両方に充分である。このデータ状態を「１１」状態と称する。
【００６６】
他の実施形態において、形成パルスなし、または小さな形成パルスのみが必要であってもよく、セット電圧は、ポリシリコンを切り換えるために必要な電圧より小さくてもよい。この場合、達成可能なデータ状態の概要を表２に示す。
【表２】
2008541452.tif 000004
【００６７】
形成時には、メモリセルは、「００」状態にあり、ポリシリコンおよび酸化ニッケルは共に高抵抗率である。＋６ボルトを印加すると、酸化ニッケルはセットされるが、ポリシリコンを切り換えるには充分でなく、セルは「０１」状態のままである。＋８ボルトを印加すると、ポリシリコンおよび酸化ニッケルの両方が切り換わり、共に低抵抗率状態のままとなり、「１１」データ状態に対応する。
【００６８】
これらのいずれの実施形態においても、いったんセルが「１１」状態になると、ダイオードのポリシリコンが低抵抗率状態であり、酸化ニッケルがリセット状態であるという第４のデータ状態を、酸化ニッケルをリセットすることによって達成することができる。この状態を「１０」状態と称することにし、逆バイアスがリセットに必要な実施形態において、この状態は、負のリセットパルス、例えば−４ボルトを「１１」状態のセルに印加することによって達成される。
【００６９】
要約すると、説明したばかりのメモリセルは、ｉ）第１のプログラミングパルスをメモリセルに印加するステップであって、第１のプログラミングパルスは、ａ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させるか、ｂ）多結晶半導体材料の第２の抵抗率状態を検出可能に変化させるか、またはｃ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させ、かつ、多結晶半導体材料の第２の抵抗率状態を検出可能に変化させる、ステップと、ｉｉ）メモリセルを読み出すステップであって、抵抗率切り換え層の第１の抵抗率状態は、データを記憶するように働き、多結晶半導体材料の第２の抵抗率状態は、データを記憶するように働く、ステップと、を含む。メモリセルは、３つまたは４つのデータ状態のうちの１つを記憶するように適合されている。
【００７０】
複数の抵抗レベル
本願明細書で述べた抵抗率切り換えバイナリ酸化物または窒化物は、単に２つの安定した抵抗率状態以上を達成することが可能である。よって、ある実施形態において、本発明に従って形成されたアレイのメモリセルは、金属酸化物または窒化物を３つ、４つ、またはそれ以上の検出可能な別個の抵抗率状態のうちの１つにすることによって、２つより多くのデータ状態、例えば３つ、４つ、またはそれ以上のデータ状態を記憶することが可能である。検出可能な別個のデータ状態は、アレイ内の回路を感知および復号化することによって、確実に検出することができる。これらの実施形態は、再書き込み可能か、または１回プログラム可能かのいずれかでもありうる。
【００７１】
例えば、抵抗率切り換え金属酸化物または窒化物が、高抵抗率状態に形成されている酸化ニッケル（他の任意の指定材料のいずれも使用してもよいことが理解される）であると仮定する。図１２に移ると、形成時には、酸化ニッケルは低抵抗率状態にあり、００とラベル付けされた曲線上に示されている。
【００７２】
酸化ニッケルは、２つより多くの検出可能な別個の抵抗率状態にされてもよい。例えば、図２に示すようなメモリセルが、４つの異なる状態を有してもよく、それぞれは、例えば約２ボルトの印加された読み出し電圧下での電流の流れの範囲によって区別される。
【００７３】
この例において、最高抵抗率状態において、メモリセルの両端に２ボルトが印加される場合には、約３０ナノアンペアより小さい電流が流れる。これを「００」状態と称することにする。「０１」状態では、２ボルトで、電流は約１００ナノアンペアと３００ナのアンペアとの間となる。「１０」状態では、２ボルトで、電流は約１マイクロアンペアと３マイクロアンペアとの間となる。最低抵抗率状態である「１１」状態において、２ボルトでの電流は、９マイクロアンペアより大きくなる。これらの電流範囲および読み出し電圧は、明確さのために提供されたに過ぎず、使用される実際の材料および装置の特徴によっては、他の値が適切な場合もあることが理解される。
【００７４】
この例において、セットパルスは、約８ボルトと約１０ボルトの間の電圧を有するのに対して、リセット電圧は、約３ボルトと約６ボルトの間の電圧を有する。ｐ−ｉ−ｎダイオードと対になっている酸化ニッケルを含む実施形態において、リセット電圧は、逆バイアスで印加される。しかし、使用する材料ならびにメモリセルの構成および特徴によっては、セルをリセットするために逆バイアスが必要ない場合もある。
【００７５】
図１２を参照すると、セルは、「００」状態で形成される。セルを０１状態にプログラムするためには、例えば８ボルトのセット電圧を印加してもよい。すべてのセットパルスについて、好ましくは、電流制限器が回路に含まれる。セットパルスの印加の後、セルは、２ボルトで読み出される。２ボルトの電流が「０１」状態の予想範囲内である約１００ナノアンペアと約３００ナノアンペアとの間であれば、セルはプログラムされたと考えられる。電流が低すぎる場合（例えば、８０ナノアンペア）、必要に応じてより高いセット電圧で、追加のセットパルスを印加して、セルが再び２ボルトで読み出される。この処理は、メモリセルを通る電流が２ボルトでの正しい範囲内となるまで繰り返される。
【００７６】
プログラミングパルスが印加された後、代わりに、電流は、「０１」状態の許容範囲を上回ってもよい。これは、例えば４００ナノアンペアであってもよい。この場合、２つのオプションがある。酸化ニッケルを「００」状態に戻すのに充分なリセットパルスを印加でき、他の恐らくより小さいセットパルスがその後に続くという場合と、酸化ニッケル層の抵抗率をわずかに増加させるために、リセットパルスを印加でき、「０１」範囲へ漸増させるという場合である。この処理は、メモリセルを通る電流が２ボルトで正確な範囲内に収まるまで繰り返される。
【００７７】
メモリセルを「１０」または「１１」状態にするために、同様の取り組みが取られる。例えば、９．５ボルトのセット電圧が、メモリセルを「１０」状態にするのに充分であってもよく、１０ボルトのセット電圧がメモリセルを「１１」データ状態にプログラムしてもよい。
【００７８】
メモリセルは、好ましくは、再書き込み可能なメモリセルとして使用される。しかし、基板内の空間を節約して、逆バイアスを印加することが可能なトランジスタを省略して、順バイアス下のセルをプログラムするだけが好ましい場合もある。セルをリセットするために逆バイアスが必要ない場合には、そのようなメモリアレイは、再書き込み可能であってもよい。しかし、逆バイアスがリセットに必要である場合には、そのようなメモリアレイは、１回プログラム可能なアレイとして使用できる。この場合に、意図したデータ状態のために所望したよりも高い電流の状態（酸化ニッケル層の低抵抗率）にセルをセットしないように、多大な注意を払わなければならない。酸化ニッケル層の抵抗率を徐々に下げて、電流を許容範囲内に上昇させるために、意図的に低くセットされた電圧を印加することができ、所望範囲を上回ることを回避する。なぜならば、この場合、逆バイアスがないので、オーバーシュートを補正することができないからである。
【００７９】
従来の実施形態におけるように、適切なケイ化物の近傍でポリシリコンを結晶化させることによって欠陥の少ないポリシリコンのダイオードを形成する利点および欠点を考慮すべきである。高振幅の形成パルスが必要な場合には、形成パルスの電圧は、欠陥の多い高抵抗率ポリシリコンを低抵抗率ポリシリコンへ変換するのに充分である。この場合、欠陥の少ないケイ化ポリシリコンの使用は、何の利点ももたらさない。形成パルスを必要としないか、または小さな形成パルスを必要とする場合には、欠陥の少ない低抵抗率ポリシリコンからなる、適切なケイ化物の近傍で結晶化したダイオードが好ましい。
【００８０】
形成パルスなどの前提条件付けステップを与えなければならない場合には、このステップを工場で行うのが有利な場合がある。この場合、高電圧はダイにある必要はない。
【００８１】
第１の製造例
本発明の好ましい一実施形態に従って形成されたモノリシックな三次元メモリアレイの製造の詳細な一例を示す。明確にするために、ステップ、材料、および処理条件を含む数多くの詳細が含まれることになる。この例は限定的ではなく、これらの詳細は、本発明の範囲内である限り、修正、省略、または増強することができることが理解できる。
【００８２】
一般的に、’４７０出願、’５４９出願、’８２４出願、および’５７７出願は、メモリセルを備えるメモリアレイであって、各メモリセルは、１回プログラム可能なセルであるメモリアレイを教示する。セルは、高抵抗率状態で形成され、プログラミング電圧が印加されると、低抵抗率状態に永久に変換される。特定的には、’４７０出願、’５４９出願、’８２４出願、および’５７７出願ならびに他の援用されている特許出願および特許の教示は、本発明によるメモリの形成に該当すると思われる。簡素化するために、援用されている特許出願および特許のすべての詳細を含めるわけではないが、これらの特許出願および特許の教示を除外しようとするものではないことが理解できる。
【００８３】
図１３ａへ移ると、メモリの形成は、基板１００で開始する。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素などのＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、この層上のエピタキシャル層、または任意の他の半導体材料といった、当該技術で既知の任意の半導体基板でありうる。基板は、内部に製造された集積回路を含んでもよい。
【００８４】
絶縁層１０２が、基板１００上に形成される。絶縁層１０２は、酸化シリコン、窒化シリコン、高誘電率Ｓｉ−Ｃ−Ｏ−Ｈ膜、または任意の他の絶縁材料であってもよい。
【００８５】
第１の導体２００は、基板１００および絶縁体１０２の上に形成される。導電層１０６の接着を助けるために、接着層１０４が絶縁層１０２と導電層１０６との間に含まれてもよい。接着層１０４の好ましい一材料は、窒化チタンであるが、他の材料を使用してもよく、またはこの層を省略してもよい。接着層１０４は、任意の従来の方法、例えばスパッタリングなどによって堆積できる。
【００８６】
追加層１０４の厚さは、約２０オングストロームから約５００オングストロームの範囲内であってもよく、好ましくは、約１００オングストロームと約４００オングストロームとの間であり、最も好ましくは、約２００オングストロームである。この説明において、「厚さ」とは、垂直厚さを示すことになり、基板１００に対して垂直方向で計測される。
【００８７】
次に堆積する層は、導電層１０６である。導電層１０６は、当該技術で既知の任意の導電材料を備えることができ、ドープされた半導体、タングステンなどの金属、または導電性の金属ケイ化物などであってもよい。好ましい一実施形態において、導電層１０６は、アルミニウムである。導電層１０６の厚さは、部分的には、所望の膜抵抗に基づくことができるので、所望の膜抵抗を提供する任意の厚さであってもよい。一実施形態において、導電層１０６の厚さは、約５００オングストロームから約３，０００オングストロームまでの範囲であってもよく、好ましくは約１，０００オングストロームから約２，０００オングストロームであり、最も好ましくは約１，２００オングストロームである。
【００８８】
好ましくは窒化チタンである他の層１１０が、導電層１０６上に堆積される。層１０４に相当する厚さを有していてもよい。アルミニウム層１０６および窒化チタン層１０４をパターン形成するために、フォトリソグラフィステップが行われることになる。アルミニウムの高い反射能によって、直接アルミニウム層に対してフォトリソグラフィをうまく行うことは難しくなっている。窒化チタン層１１０は、反射防止のコーティングとして機能する。
【００８９】
いったん導体レールを形成することになるすべての層を堆積させると、この層は、図１３ａに断面を示す、実質的に平行で実質的に同一平面の導体２００を形成するための任意の適切なマスキングおよびエッチング処理を使用してパターン形成およびエッチングされる。一実施形態において、フォトレジストが堆積され、フォトリソグラフィによってパターン形成され、層はエッチングされ、その後、フォトレジストは除去されて、酸素含有プラズマ内での「灰化(ashing)」などの標準的な処理手法を使用して、ＥＫＣによって調合されたような従来の液体溶液内でのエッチングの際に、残りのポリマーを取り除く。
【００９０】
次に、誘電材料１０８を導体レール２００の上およびそれらの間に堆積させる。誘電材料１０８は、酸化シリコン、窒化シリコン、または酸窒化シリコンなどである任意の既知の電気的絶縁材料であればよい。好ましい一実施形態において、酸化シリコンを誘電材料１０８として使用する。酸化シリコンは、任意の既知の方法を使用して堆積させることができ、例えば、化学気相成長（ＣＶＤ）または、例えば、高濃度プラズマＣＶＤ（ＨＤＰＣＶＤ）などがある。
【００９１】
最後に、導体レール２００上の余分な誘電材料１０８を除去して、誘電材料１０８によって分離された導体レール２００の上部を露出させて、実質的に平坦な面１０９とする。結果生じる構成を図１３ａに示す。この誘電体オーバーフィルを除去して平坦な面１０９を形成することは、エッチバックまたは化学的機械的研磨（ＣＭＰ）などの当該技術で既知の任意の処理を使用することによって行うことができる。例えば、２００４年６月３０日に出願され、その全体が本願明細書において参照により援用されている、ラギュラムらの米国特許出願第１０／８８３，４１７号であって、以下’４１７出願と称される「埋め込みパターン形成された特徴を露出する非選択パターン形成されていないエッチバック」（特許文献９）に記載されているエッチバック技術を有利に使用することが可能である。
【００９２】
好ましい実施形態において、底部導体２００は、導電材料の第１の層または積み重ねを堆積させ、導電材料の第１の層または積み重ねをパターン形成およびエッチングして第１の導体を形成し、第１の導体間に誘電充填物を堆積させることによって形成される。
【００９３】
代わりに、導体レールは、ダマシン処理によって形成することもできる。ダマシン処理において、酸化物が堆積されて、トレンチが酸化物内にエッチングされて、その後、トレンチは導電材料で埋められて導体レールを作成する。銅ダマシン処理を使用して導体２００を製造することは、ハーナーらの米国特許出願第１１／１２５，６０６号「半導体ダイオードを備える、低温で作成された高密度不揮発性メモリアレイ」（特許文献１０）に記載されている。銅ダマシン導体は、少なくともバリア層と、銅層とを含む。
【００９４】
次に、図１３ｂへ移って、垂直柱が、完成された導体レール２００の上に形成されることになる。（空間を節約するために、図１３ｂとそれ以降の図において、基板１００は省略され、その存在は仮定されることになる。）パターン形成されて柱になる半導体材料が堆積される。半導体材料は、ゲルマニウム、シリコン、シリコン−ゲルマニウム、シリコン−ゲルマニウム−炭素、または他の適切なＩＶ−ＩＶ化合物、ガリウム砒化物、インジウムリン化物、または他の適当なＩＩＩ−Ｖ化合物、セレン化亜鉛、または他のＩＩ−ＶＩＩ化合物、もしくは組み合わせであってもよい。任意の割合のシリコンおよびゲルマニウムのシリコン−ゲルマニウム合金を使用してもよく、例えば、少なくとも２０、少なくとも５０、少なくとも８０、または少なくとも９０原子パーセントのゲルマニウム、もしくは純ゲルマニウムを使用してもよい。用語「純ゲルマニウム」は、一般的な製造環境で通常見受けられる導電性強化ドーパントまたは汚染物質の存在を除外しない。
【００９５】
好ましい実施形態において、半導体柱は、接合ダイオードを備え、この接合ダイオードは、第１の導電形を有する底部濃ドープ領域と、第２の導電形を有する上部濃ドープ領域とを備える。上部領域と底部領域との間の中間部領域は、第１および第２の導電形のいずれかの真性または軽ドープ領域である。
【００９６】
この例において、底部濃ドープ領域１１２は、濃ドープされたｎ形ゲルマニウムである。最も好ましい一実施形態において、底部濃ドープ領域１１２は、任意の従来の方法、好ましくはその場で(in situ) ドープされることによって、リンなどのｎ形ドーパントで堆積およびドープされる。この層は、好ましくは、約２００オングストロームと約８００オングストロームとの間である。
【００９７】
次に、残りのダイオードを形成することになるゲルマニウムを堆積させる。ある実施形態において、後続の平坦化ステップによっていくらかゲルマニウムを除去することになるので、余分の厚さが堆積される。平坦化ステップが従来のＣＭＰ方法を使用して行われる場合には、約８００オングストロームの厚さが失われる場合がある。（これは平均であり、量は、ウェハ全体で様々である。ＣＭＰ中に使用されるスラリーおよび方法によっては、ゲルマニウムの損失は、多くなったり少なくなったりすることがある。）平坦化ステップがエッチバック方法で行われる場合には、約４００オングストロームまたはそれ以下のゲルマニウムだけが除去されてもよい。使用される平坦化方法および所望の最終的な厚さによっては、約８００オングストロームと約４，０００オングストロームとの間、好ましくは約１，５００オングストロームと約２，５００オングストロームとの間、最も好ましくは約１，８００オングストロームと約２，２００オングストロームとの間のドープされていないゲルマニウムを、任意の従来の方法によって堆積させる。所望であれば、ゲルマニウムは、軽くドープすることも可能である。上部濃ドープ領域１１６は、後に注入ステップにおいて形成されることになるが、この時点においてはまだ存在しないので、図１３ｂには示されていない。
【００９８】
堆積させたばかりのゲルマニウムは、パターン形成およびエッチングされて、柱３００を形成することになる。柱３００は、各柱３００が導体２００の上部に形成されるように、下部の導体２００とほぼ同一のピッチでほぼ同一の幅を有しなければならない。
【００９９】
柱３００は、任意の適切なマスキングおよびエッチング処理を使用して形成することができる。例えば、フォトレジストを堆積させて、標準的なフォトリソグラフィ手法を使用してパターン形成して、エッチングすることができ、その後、フォトレジストは除去される。代わりに、例えば二酸化シリコンなどのいくつかの他の材料のハードマスクを半導体層の積み重ねの上に形成することができ、底部はその上に反射防止コーティング（ＢＡＲＣ）がなされ、その後、パターン形成およびエッチングされる。同様に、誘電反射防止コーティング（ＤＡＲＣ）をハードマスクとして使用することもできる。
【０１００】
本発明によるメモリアレイの形成に使用される任意のフォトリソグラフィステップを行うために、共に本発明の譲受人が所有し、本願明細書において参照により援用されている、２００３年１２月５日に出願されたチェンの米国特許出願第１０／７２８，４３６号「交互位相シフティングを使用する、内部の非プリンティングウィンドウを伴うフォトマスクの特徴」（特許文献１１）または２００４年４月１日に出願されたチェンの米国特許出願第１０／８１５，３１２号「クロムのない非プリンティング位相シフティングウィンドウを伴うフォトマスクの特徴」（特許文献１２）に記載されているフォトリソグラフィ手法を有利に使用することができる。
【０１０１】
誘電材料１０８を柱３００の上およびそれらの間に堆積させて、それらの空隙を埋める。誘電材料１０８は、酸化シリコン、窒素シリコン、または酸窒化シリコンなどである任意の既知の電気的絶縁材料であればよい。好ましい一実施形態において、酸化シリコンを絶縁材料として使用する。酸化シリコンは、ＣＶＤまたはＨＤＰＣＶＤなどの任意の既知の処理を使用して堆積させることができる。
【０１０２】
次に、柱３００の上の誘電材料を除去して、誘電材料１０８によって分離された柱３００の上部を露出させ、実質的に平坦な面としておく。この過剰な誘電充填物の除去は、ＣＭＰまたはエッチバックなどの当該技術で既知の任意の処理によって行うことができる。例えば、ラギュラムらによる’４１７出願に記載されているエッチバック手法を使用することができる。結果生じた構造を図１３ｂに示す。
【０１０３】
図１３ｃへ移って、好ましい実施形態において、濃ドープ上部領域１１６は、この時点において、例えばボロンまたはＢＦ2 などのｐ形ドーパントでイオン注入することによって形成される。本願明細書において説明されるダイオードは、底部ｎ形領域と、上部ｐ形領域とを有する。所望であれば、導電形は逆であってもよい。所望であれば、ｎ形領域を底部に有するｐ−ｉ−ｎダイオードをあるメモリレベルで使用し、ｐ形領域を底部に有するｐ−ｉ−ｎダイオードを他のメモリレベルで使用することもできる。
【０１０４】
柱３００にあるダイオードは、半導体層の積み重ねを第１の導体および誘電充填物の上に堆積するステップと、半導体層の積み重ねをエッチングして第１のダイオードを形成するステップとを含む方法によって形成されている。
【０１０５】
次に、例えば窒化チタン、金属、または何らかの他の適切な材料などの導電性バリア材料の層１２１が堆積される。層１２１の厚さは、約１００オングストロームと約４００オングストロームとの間であってもよい。ある実施形態において、層１２１は省略されてもよい。金属酸化物または窒化物の抵抗率切り換え材料の層１１８が、バリア層１２１上に堆積される。この層は、好ましくは、約５０オングストロームと約４００オングストロームとの間、例えば、約１００オングストロームと約２００オングストロームとの間である。層１１８は、前述した材料のうちの任意のものであってよく、好ましくは、抵抗率切り換え動作を示す正確に１つの金属を含む金属酸化物または窒化物から形成される。好ましくは、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料で形成される。簡素化するために、この説明は、層１１８における酸化ニッケルの使用について説明した。しかし、前述した任意の他の材料を使用できることが理解できる。酸化ニッケルは、無指向性切り換え動作を示すので、ｐ−ｉ−ｎダイオードと対にされてきたが、ツェナーダイオードも、回路配置がそのような選択を指示していれば使用できたはずである。前述したように、指向性抵抗率切り換え材料が選択されていれば、ツェナーダイオードが好ましかったはずである。好ましい一実施形態において、そのようなツェナーダイオードは、真性領域はないか、または約３５０オングストロームを超えないほどの真性領域を有する。
【０１０６】
最後に、好ましい実施形態において、バリア層１２３が酸化ニッケル層１１８上に堆積される。層１２３は、好ましくは窒化チタンであるが、何らかの他の適切な導電性バリア材料を代わりに使用してもよい。バリア層１２３の目的は、次の平坦化ステップを、酸化ニッケル層１１８ではなくバリア層１２３に対して行うができるようにすることである。ある実施例において、層１２３は省略されてもよい。
【０１０７】
層１２３，１１８，および１２１は、パターン形成およびエッチングされて、理想的には先のパターン形成およびエッチングステップで形成された柱３００の上に短い柱を形成する。図１３ｃに示すように、何らかの位置ずれが生じる場合があるが、許容できる。柱３００をパターン形成するために使用されたフォトマスクを、このパターン形成ステップにおいて再使用してもよい。
【０１０８】
この例において、層１２３，１１８，および１２１は、ゲルマニウム層１１２および１１４（そして後続のイオン注入ステップにおいて形成された１１６）とは異なるパターン形成ステップでパターン形成されていた。これは、エッチング高さを削減するのと、酸化ニッケルと金属バリア層を半導体エッチング専用のチャンバ内で露出させることによって、予想される汚染を回避するために、望ましい場合がある。しかし、他の実施形態において、層１２３，１１８，１２１，１１６，１１４，および１１２を単一のパターン形成ステップでパターン形成するのが好ましい場合もある。この場合、濃ドープゲルマニウム層１１６のイオン注入は、バリア層１２１の堆積よりも前に生じる。代わりに、濃ドープ層１１６は、その場でドープされてもよい。
【０１０９】
ある実施形態において、バリア層１２１、酸化ニッケル層１１８、およびバリア層１２３は、ダイオード層１１２，１１４，および１１６の前に（したがって、それらの下に）形成することができ、同一または別個のパターン形成ステップでパターン形成されてもよい。
【０１１０】
次に、導電性材料または積み重ねを堆積させて、上部導体４００を形成する。好ましい一実施形態において、窒化チタンバリア層１２０が次に堆積され、続いてアルミニウム層１２２と上部窒化チタンバリア層１２４が続く。上部導体４００は、前述したようにパターン形成およびエッチングすることができる。各セルにおけるこの例では、（層１１２，１１４，および１１６の）ダイオードと、抵抗切り換え要素（酸化ニッケル層１１８の一部）とが、上部導体４００と底部導体２００との間に直列に形成されていた。重なっている第２の導体４００は、好ましくは第１の導体２００とは異なる方向、好ましくはそれらと実質的に直交するように、延在することになる。図１３ｃに示す結果生じた構成は、メモリセルの底部または第１の階層である。
【０１１１】
一代替の実施形態において、上部導体は、銅を備えることができ、ダマシン法によって形成することができる。モノリシックな三次元メモリアレイにおける上部銅導体の製造の詳細な説明が、ハーナーらの米国特許出願第１１／１２５，６０６号「半導体ダイオードを備える、低温で製造された高密度不揮発性メモリアレイ」（特許文献１０）において詳細になされている。
【０１１２】
好ましい一実施形態において、メモリセルの第１の階層は、複数の不揮発性メモリセルであって、第１の方向に延在する、実質的に平行で実質的に同一平面の第１の複数の導体と、第１の複数のダイオードと、第１の複数の可逆的抵抗切り換え要素と、第１の方向とは異なる第２の方向に延在する、実質的に平行で実質的に同一平面の第２の複数の導体とを備え、各メモリセルにおいて、第１のダイオードのうちの１つおよび第１の可逆的抵抗切り換え要素のうちの１つは直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置され、第１の複数の可逆的抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える。第１の導体は第１の高さに形成され、第２の導体は第２の高さに形成され、第２の高さは第１の高さより高い。
【０１１３】
追加のメモリレベルを、この第１のメモリレベルの上に形成することができる。ある実施形態において、導体は、メモリレベル間で共有することができる。すなわち、上部導体４００は、次のメモリレベルの底部導体としての役割を果たすことができる。他の実施形態において、中間レベルの誘電体を図１３ｃの第１のメモリレベルの上に形成して、その表面は平坦化させ、第２のメモリレベルの構築をこの平坦化された中間レベルの誘電体上で共有する導体なしで開始する。上部導体４００がメモリレベル間で共有されない場合には、ＣＭＰステップをこれらの導体に対して行う必要はない。この場合に、所望すれば、窒化チタンバリア層１２４をＤＡＲＣの層に置き換えてもよい。
【０１１４】
堆積されたゲルマニウムは、ドープされていないか、またはｎ形のドーパントでドープされ、かつ比較的低温で堆積された場合には、前述したように、一般的にアモルファスとなる。すべてのメモリレベルが構築された後に、例えば摂氏約３５０度と約４７０度との間で行われる、最終の比較的低温な焼きなましを行って、ゲルマニウムダイオードを結晶化させることができる。この実施形態において、結果生じたダイオードは、ポリゲルマニウムから形成されることになる。例えば１００ウェハ以上などのウェハの大きな束を一度に焼きなますことができ、適切な製造スループットを維持する。
【０１１５】
基板内のメモリレベル間および回路間の垂直相互接続を、好ましくはタングステンプラグとして形成し、このタングステンプラグは、任意の従来の方法によって形成できる。
【０１１６】
各層をパターン形成するために、フォトリソグラフィ中にフォトマスクを使用する。ある層は、各メモリレベルにおいて繰り返され、これらを形成するために使用したフォトマスクは、その後再利用されてもよい。例えば、図１３ｃの柱３００を規定するフォトマスクを各メモリレベルで再使用してもよい。各フォトマスクは、それが適切に揃うように使用される基準マークを含む。フォトマスクが再使用される場合には、２回目またはそれ以降の使用において形成された基準マークが、同一のフォトマスクの先に使用中に形成された同一の基準マークの邪魔をする場合がある。本願明細書において参照により援用されている、２００５年３月３１日に出願されたチェンらの米国特許出願第１１／０９７，４９６号「垂直構成においてフォトマスクの再使用を可能にするための、反復オーバーレイのマスキングおよび位置合わせマーク」（特許文献１３）は、本発明のようなモノリシックな三次元メモリアレイの形成中のそのような邪魔を回避するための方法について説明している。
【０１１７】
本願明細書で説明したステップおよび構成に対して数多くの変更が想定可能であり、それが好ましいこともある。本発明をより完全に図示するために、いくつかの変更について以下説明する。当業者が予想される変更のいっそう広い範囲をどのように作りかつ使用するかを理解するのに、本発明の範囲内のすべての変更を完全に詳述する必要はないことが理解できる。
【０１１８】
第２の製造例：ダイオードの上の貴金属端子
図１０は、抵抗率切り換え材料１１８が貴金属層１１７および１１９に挟まれている一実施形態を示す。好ましい貴金属は、Ｐｔ，Ｐｄ，Ｉｒ，およびＡｕである。層１１７および１１９は、同一の貴金属から形成されてもよいし、別々の金属から形成されてもよい。
【０１１９】
抵抗率切り換え材料が貴金属層に挟まれている場合には、近傍のダイオードまたは導体間に対して望ましくない導電性経路を提供しないことを確実なものにするために、貴金属層は、パターン形成およびエッチングされなければならない。
【０１２０】
図１０に示すようなセルを備えるメモリレベルの断面を図１４に示す。この構成を形成するための好ましい一実施形態において、底部導体２００が前述したように形成される。濃ドープゲルマニウム層１１２およびドープされていないゲルマニウム層１１４は、前述したように堆積される。好ましい一実施形態において、上部濃ドープ層１１６のイオン注入は、柱をパターン形成およびエッチングする前に、全体のゲルマニウム層上で行うことができる。次に、貴金属層１１７を堆積させ、その後で、抵抗切り換え要素１１８と、貴金属層１１９とが続く。貴金属層１１７および１９は、約２００から約５００オングストロームであってもよく、好ましくは約２００オングストロームである。
【０１２１】
柱は、層１１７，１１８，および１１９が柱内に含まれるように、この時点でパターン形成およびエッチングされるので、互いに電気的に分離されている。選択されたエッチング剤によっては、層１１９，１１８，および１１７のみをエッチングする第１のエッチングステップを行って、これらの層をハードマスクとして残りの柱をエッチングするのが好ましい場合がある。
【０１２２】
代わりに、層１１２，１１４，および１１６をパターン形成およびエッチングして、それらの空隙を生めて、柱の上部を平坦化を通じて最初に露出させてもよい。層１１７，１１８，および１１９の堆積が、これらの層の別個のパターン形成およびエッチングと共に続いてもよい。
【０１２３】
空隙が埋められて、前述したようにＣＭＰまたはエッチバックステップが行われて、実質的に平坦な面を作成する。次に、窒化チタン層１２０と、アルミニウム層１２２と、窒化チタン層１２４とからなる上部導体４００が、この平坦な面上に前述したように形成される。代わりに、上部貴金属層１１９を堆積して、上部導体４００でパターン形成およびエッチングしてもよい。
【０１２４】
他の代替策において、濃ドープ層１１６は、イオン注入によるのではなく、その場でドープされることによってドープすることも可能である。
【０１２５】
第３の製造例：ダイオードの下の貴金属端子
図１５に示す一代替の実施形態において、この場合、貴金属層１１７と１１９との間に挟まれている抵抗切り換え要素１１８は、ダイオードの上ではなく、ダイオードの下に形成されている。
【０１２６】
この構成を形成するために、底部導体２００を前述したように形成する。層１１７，１１８，および１１９を、空隙埋め込みによって分離された導体２００の平坦化された表面１０９上に堆積させる。濃ドープ層１１２とドープされていない層１１４とを含むゲルマニウムの積み重ねを堆積させる。層１１４，１１２，１１９，１１８，そしてオプションとして１１７を前述したようにパターン形成およびエッチングして、柱３００を形成する。空隙の埋め込みおよび平坦化の後に、上部濃ドープ領域１１６がイオン注入によって形成される。上部導体４００は、先の実施形態のように、例えば窒化チタン層１２０、アルミニウム層１２２、および窒化チタン層１２４などの導電層を堆積させて、パターン形成およびエッチングして導体４００を形成する。
【０１２７】
他の実施形態におけるように、所望するならば、層１１７，１１８，および１１９は、層１１０，１１２，１１４，および１１６とは別個にパターン形成およびエッチングされてもよく、１回のパターン形成ステップですべてをエッチングしなくてもよい。
【０１２８】
直前に説明した好ましい実施形態において、形成されたのは、モノリシックな三次元メモリアレイであって、ａ）基板の上に形成された第１のメモリレベルであって、第１の複数のメモリセルを備え、第１のメモリの各メモリセルは、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える可逆的抵抗切り換え要素を備える、第１のメモリレベルと、ｂ）第１のメモリレベルの上にモノリシックに形成された、少なくとも第２のメモリレベルと、を備える。
【０１２９】
数多くの他の代替の実施形態も想像可能である。例えば、ある実施形態において、貴金属層１１７および１１９は省略可能である。この場合、抵抗率切り換え材料１１８を、底部導体２００、柱３００と共にパターン形成するか、またはダイオードの上または下の連続層としておくことができる。
【０１３０】
直前に説明した実施形態の利点の１つは、ダイオードにゲルマニウムを使用すると、第１の導体を形成し、第２の導体を形成し、可逆的抵抗切り換え要素を形成し、ダイオードを形成することによって不揮発性メモリセルを形成することができ、ダイオードおよび可逆的抵抗切り換え要素は、第１の導体と第２の導体との間に電気的に直列で配置され、第１および第２の導体、ダイオード、および切り換え要素の形成ならびにダイオードの結晶化中に、温度は摂氏約５００度を超えないということである。使用する堆積および結晶化条件によっては（温度が低ければ、より長い結晶化の焼きなましを行える）、温度は摂氏約３５０度を超えなくてもよい。代替の実施形態において、半導体材料の堆積および結晶化温度は、最大温度が摂氏４７５度，４２５度，４００度，または３７５度を超えないようになされてもよい。
【０１３１】
第４の製造例：ケイ化ダイオード
シリコンのダイオードを形成するのが好ましく、特定的には、好都合な結晶化テンプレートを提供するような、ケイ化チタンまたはケイ化コバルトなどのケイ化物の近傍で結晶化したポリシリコンで形成するのが好ましく、比較的欠陥の少ない低抵抗率ポリシリコンを形成する。
【０１３２】
図１６ａを参照すると、底部導体２００を前述したように形成できる。ポリシリコンは、一般的に、銅およびアルミニウムと適合しない結晶化温度を必要とするので、タングステンなどの高温を許容する材料が、底部導体２００用の好ましい導電材料１０６である。
【０１３３】
好ましい一実施形態において、接着層１０４が最初に堆積され、それにタングステン層１０６が続き、これらの層は、パターン形成およびエッチングされて、実質的に平行な導体２００を形成する。誘電充填物１０８が導体２００の上およびそれらの間に堆積され、その後、平坦化ステップ、例えばＣＭＰによって、過剰な充填物を除去し、導体２００と誘電体１０８とを実質的に平坦な面で露出する。
【０１３４】
次に、例えば窒化チタンの薄いバリア層１１０を平坦な面上に堆積する。次に、ダイオードを形成することになる半導体材料を堆積する。この実施形態において、半導体材料は、好ましくは、シリコンまたはシリコンを多く含んだシリコン−ゲルマニウム合金である。濃ドープｎ形領域１１２が先に堆積され、好ましくはその場でドープされることによってドープされる。この層は、約１００オングストロームと約１，０００オングストロームとの間の厚さであってもよく、好ましくは約２００オングストロームである。
【０１３５】
次に、真性シリコンが、好ましくは約８００オングストロームと約３，３００オングストロームとの間の厚さで堆積される。シリコンの積み重ねの上にある濃ドープｐ形領域１１６が、好ましくはボロンまたはＢＦ2 などのｐ形ドーパントのイオン注入によってドープされ、中間領域１１４はドープされないままとなる。一代替の実施形態において、濃ドープｐ形領域１１６は、その場でドープされる。
【０１３６】
例えば約５０オングストロームと約２００オングストロームの間のチタンの薄層１２５が堆積される。オプションのバリア層１２１が次に堆積され、酸化ニッケル層１１８（任意の他の既述の抵抗率切り換え金属酸化物または窒化物を代わりに使用できる）と、窒化チタンであってもよいオプションのバリア層１２３とがそれに続く。酸化ニッケルの層１１８は、’４５２出願に記載されているように、追加の金属を含んでもよく、切り換え電圧または電流を削減し、形成パルスに対する必要性を削減または解消する役割を果たすことがある。
【０１３７】
バリア層１２３、酸化ニッケル層１１８、およびバリア層１２１は、パターン形成およびエッチングされて、短い柱を形成する。酸化ニッケルの層１１８は、スパッタエッチングされてもよいし、好ましくは、２００５年６月１１日に出願され、本願明細書において参照により援用されている、ラギュラムらの米国特許出願第１１／１７９，４２３号「遷移金属およびその化合物のプラズマエッチング方法」（特許文献１４）に記載されているような化学処理を使用してエッチングされる。この時点での構成を図１６ａに示す。
【０１３８】
図１６ｂに移ると、エッチングされた層１２１，１１８，および１２３が、チタン層１２５、濃ドープｐ形領域１１６、真性領域１１４、濃ドープｎ形領域１１２、およびバリア層１１０のエッチング中にハードマスクとして働きながら、エッチングが継続して、柱３００を形成する。誘電材料１０８が、柱３００の上およびそれらの間に堆積されて、それらの空隙を埋める。例えばＣＭＰによる平坦化ステップによって、誘電体１０８の詰め過ぎが除去されて、柱３００の上部において、充填物１０８によって分離されたオプションのバリア層１２３（または、バリア層１２３が省略されたならば、酸化ニッケル層１１８）を露出させる。図１６ｂは、この時点での構成を示す。
【０１３９】
図１６ｃを参照すると、上部導体４００は、好ましくは前述した実施形態のように、窒化チタンの接着層１２０とタングステンの導電層１３０とで形成される。
【０１４０】
焼きなましステップによって、チタン層１２５がシリコン領域１１６と反応して、ケイ化チタンを形成する。その後のより高温の焼きなましによって、シリコン領域１１６，１１４，および１１２のシリコンが結晶化して、比較的欠陥の少ない低抵抗率のポリシリコンのダイオードを形成する。
【０１４１】
このメモリセルを形成するのに、数多くの変形が可能である。例えば、好ましければ、酸化ニッケル層１１８および任意の関連するバリア層を、ダイオードを形成するのと同一のステップではなく、別個のステップでパターン形成およびエッチングしてもよい。
【０１４２】
第５の製造例：非ケイ化ダイオード
ダイオードのポリシリコンの抵抗率状態を使用してデータ状態を記憶する１回プログラム可能な実施形態において、欠陥の少ないポリシリコンの形成を促進するケイ化物の近傍に結晶化しないポリシリコンダイオードを形成するのが好ましい場合がある。
【０１４３】
この場合、底部導体２００は、前述したように形成される。柱３００は、この実施形態においてダイオードのシリコンと反応してケイ化チタンを形成するチタン層１２５が省略されていることを除いて、従来のケイ化の実施形態において説明したように形成される。酸化ニッケルの層１１８および任意の関連するバリア層が最初にパターン形成およびエッチングされて、ハードマスクとしての役割を果たして、シリコン領域１１６，１１４，および１１２ならびにバリア層１１０をエッチングするのが好ましい。代わりに、ダイオード層１１６，１１４，および１１２が最初にパターン形成およびエッチングされ、それらの間の空隙が誘電体で埋められ、ダイオードの上部が平坦化ステップにおいて露出され、その後、酸化ニッケル層１１８およびその関連するバリア層が堆積され、その後、別個のステップにおいてパターン形成およびエッチングされてもよい。
【０１４４】
すべての実施形態においてそうであるように、メモリセルの第１の階層が形成されている。追加のメモリレベルを第１のメモリレベルの上に積み重ねて、モノリシックな三次元メモリアレイを形成してもよいが、好ましくは、半導体基板の上に形成するのがよい。
【０１４５】
１回プログラム可能なモノリシックな三次元メモリアレイは、ジョンソンらの米国特許第６，０３４，８８２号「垂直に積み重ねられたフィールドでのプログラム可能な不揮発性メモリおよび製造方法」（特許文献１５）、クネルらの米国特許第６，４２０，２１５号「三次元メモリアレイおよび製造方法」（特許文献１６）、およびヴァイヴォダらの２００２年６月２７日に出願された米国特許出願第１０／１８５，５０７号「アクティブ装置における電気的に絶縁された柱」（特許文献１７）に記載され、これらはすべて本発明の譲受人に譲渡され、本願明細書において参照により援用されている。
【０１４６】
モノリシックな三次元メモリアレイは、複数のメモリレベルがウェハなどの単一の基板の上に介在する基板なしで形成されるものである。１つのメモリレベルを形成する層は、既存の単一のレベルまたは複数のレベルの層の上に直接堆積または成長される。それとは対照的に、積み重ねられたメモリは、リーディの米国特許第５，９１５，１６７号「三次元構造メモリ」（特許文献１８）のように、メモリレベルを別個の基板上に形成してこのメモリレベルを互いの上に付着させることによって構築されている。基板は、接着前に薄くされるか、メモリレベルから除去されてもよいが、メモリレベルは別個の基板の上に最初に形成されているので、そのようなメモリは、真のモノリシックな三次元メモリアレイではない。
【０１４７】
基板の上に形成されたモノリシックな三次元メモリアレイは、基板の上に第１の高さで形成された少なくとも第１のメモリレベルと、第１の高さとは異なる第２の高さで形成された第２のメモリレベルとを備える。３つ、４つ、８つ、または、実際、任意の数のメモリレベルを、そのようなマルチレベルアレイで、基板の上に形成することができる。
【０１４８】
本願明細書において詳細な製造方法を述べてきたが、同一の構造を形成する任意の他の方法を、その結果が本発明の範囲内であれば、使用することができる。
【０１４９】
以上の詳細な説明は、本発明が取りうる数多くの形態のいくつかを述べたに過ぎない。この理由のため、この詳細な説明は、例示を目的とするものであり、限定を目的とするものではない。本発明の範囲を規定することを目的とするのは、すべての均等物を含む特許請求の範囲のみである。
【図面の簡単な説明】
【０１５０】
【図１】導体間に配置された抵抗率切り換え材料を有する実現可能なメモリセルの斜視図である。
【図２】本発明に従って形成された再書き込み可能な不揮発性メモリセルの斜視図である。
【図３】図２に示すようなセルを備えるメモリレベルの斜視図である。
【図４】無指向性抵抗率切り換え材料の低から高へおよび高から低への抵抗率変換を示すＩ−Ｖ曲線である。
【図５ａ】指向性抵抗率切り換え材料の低から高への抵抗変換を示すＩ−Ｖ曲線である。
【図５ｂ】指向性抵抗率切り換え材料の高から低への抵抗変換を示すＩ−Ｖ曲線である。
【図６】本発明のある実施形態において好ましい、垂直に向けられたｐ−ｉ−ｎダイオードの斜視図である。
【図７】本発明の他の実施形態において好ましい、垂直に向けられたツェナーダイオードの斜視図である。
【図８】図６のダイオードのようなｐ−ｉ−ｎダイオードのＩ−Ｖ曲線である。
【図９】図７のダイオードのようなツェナーダイオードのＩ−Ｖ曲線である。
【図１０】抵抗率切り換え材料が貴金属層間に挟まれた、本発明の一実施形態の斜視図である。
【図１１ａ】抵抗率切り換え材料がパターン形成およびエッチングされていない、本発明の一実施形態を示す断面図である。
【図１１ｂ】抵抗率切り換え材料が上部導体でパターン形成およびエッチングされている、本発明の好ましい一実施形態の斜視図である。
【図１２】本発明の一実施形態における、メモリセルの４つの異なるデータ状態についての電流対電圧を示すグラフである。
【図１３ａ】本発明の好ましい一実施形態に従って形成されたモノリシックな三次元メモリアレイのメモリレベルの形成における段階を示す断面図である。
【図１３ｂ】本発明の好ましい一実施形態に従って形成されたモノリシックな三次元メモリアレイのメモリレベルの形成における段階を示す断面図である。
【図１３ｃ】本発明の好ましい一実施形態に従って形成されたモノリシックな三次元メモリアレイのメモリレベルの形成における段階を示す断面図である。
【図１４】本発明の好ましい一実施形態に従って形成されたモノリシックな三次元メモリアレイの一部を示す断面図である。
【図１５】本発明の別の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの一部を示す断面図である。
【図１６ａ】本発明のさらに他の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイのメモリレベルの形成における段階を示す断面図である。
【図１６ｂ】本発明のさらに他の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイのメモリレベルの形成における段階を示す断面図である。
【図１６ｃ】本発明のさらに他の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイのメモリレベルの形成における段階を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１４】
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【図１５】
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【図１６ａ】
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【図１６ｂ】
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【図１６ｃ】
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【国際調査報告】
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