(57)【要約】  光電子デバイスまたはマイクロマシン技術（ＭＥＭｓ）デバイスのようなマイクロコンポーネントを覆う（housing)ための比較的薄いパッケージを製作するための技術が開示される。このパッケージはウェハーレベルのバッチプロセスで製作され得る。このパッケージは、前記マイクロコンポーネントをそのパッケージの外表面上の電気接点と結合させる密封されたフィードスルー電気接続を含み得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
マイクロコンポーネント用のパッケージを製作する方法であって：
マイクロコンポーネントが第一ウェハーと第二ウェハーによって画定された領域に設置されるように、第一のウェハーを第二のウェハーに接合させること、
その後に第一ウェハーをその裏側から薄くすること、
を含む方法。
【請求項２】
第一のウェハーが、第一のウェハーの表側からマイクロビアを少なくとも部分的にフィルするフィードスルーメタライゼーションを含み、且つここで第一および第二のウェハーが一緒に接合される場合に、該フィードスルーメタライゼーションが前記マイクロコンポーネントへのまたは前記マイクロコンポーネントからの一以上の導電経路の部品を形成する、請求項１に記載の方法。
【請求項３】
前記薄くすることが第一のウェハーを２００μｍ以下の厚さに薄くすることを含む、請求項２に記載の方法。
【請求項４】
前記薄くすることが第一のウェハーを１００μｍ以下の厚さに薄くすることを含む、請求項２に記載の方法。
【請求項５】
第一のウェハーを元の厚さの５０％未満の厚さに薄くすることを含む、請求項２に記載の方法。
【請求項６】
第一のウェハーの裏側を薄くすることが機械的プロセスを使用することを含む、請求項２に記載の方法。
【請求項７】
第一のウェハーの裏側を薄くすることが第一のウェハーの裏側を研磨することを含む、請求項５に記載の方法。
【請求項８】
マイクロコンポーネントが第二のウェハーに取り付けられているかまたは一体化されている、請求項２に記載の方法。
【請求項９】
マイクロコンポーネント用の空間を提供するために第一のウェハーの表側にキャビティを提供することを含む、請求項８に記載の方法。
【請求項１０】
マイクロコンポーネントが第一のウェハーに取り付けられているかまたは一体化されている、請求項２に記載の方法。
【請求項１１】
マイクロコンポーネント用の空間を提供するために第二のウェハーの表側にキャビティを提供することを含む、請求項１０に記載の方法。
【請求項１２】
第一のウェハーの表側のマイクロビアと反対側の、第一のウェハーの裏側のキャビティを提供すること、
第一のウェハーの裏側にフィードスルーメタライゼーションと電気的に結合されている導電性接点を提供すること、
を含む請求項２に記載の方法。
【請求項１３】
第一のウェハーの裏側を薄くする前に、キャビティを形成することおよび導電性接点を提供することを含む、請求項１２に記載の方法。
【請求項１４】
第一のウェハーの裏側を薄くした後に、キャビティを形成することおよび導電性接点を提供することを含む、請求項１２に記載の方法。
【請求項１５】
第一のウェハーの裏側を薄くすることがフィードスルーメタライゼーションを露出させ、電気接点を第一のウェハーの裏側に提供して、該露出したフィードスルーメタライゼーションと接触させることを含む、請求項２に記載の方法。
【請求項１６】
前記の薄くして、フィードスルーメタライゼーションを露出させた後で、第一のウェハーの裏側から材料（マテリアル）を除去すること；および
電気接点を第一のウェハーの裏側に提供して、該露出したフィードスルーメタライゼーションと接触させること、を含む請求項２に記載の方法。
【請求項１７】
第一のウェハーの裏側から材料を除去することが、第一のウェハーの裏側にキャビティを形成すること、および埋もれた酸化物層または他の絶縁しているエッチング停止層を部分的にエッチングしてフィードスルーメタライゼーションを露出させること、を含む請求項１６に記載の方法。
【請求項１８】
第一のウェハーが半導体材料を含み且つ第二のウェハーがガラスまたは半導体材料を含む、請求項２に記載の方法。
【請求項１９】
第一のウェハーの表側にマイクロビアを形成すること；および
マイクロビアにフィードスルーメタライゼーションを提供すること、を含み、
ここで第一のおよび第二のウェハーが一緒に接合されるときに、該フィードスルーメタライゼーションがマイクロコンポーネントへのまたはマイクロコンポーネントからの一以上の電気経路の部品を形成し、および
ここでマイクロビアに該フィードスルーメタライゼーションを提供した後で、前記第一のウェハーを薄くすることが実施される、
請求項２に記載の方法。
【請求項２０】
第一の及び第二のウェハーを一緒に接合する前に、マイクロコンポーネントのための領域の付近で第一のウェハーの表側に浅い溝を形成すること；および
該マイクロコンポーネントのための領域からさらに遠い溝の末端に向かって、該浅い溝のそれぞれに個別の一つのマイクロビアを形成すること、
を含む請求項２に記載の方法。
【請求項２１】
ウェハーレベルのバッチプロセスの部分である、請求項２に記載の方法。
【請求項２２】
少なくとも一のウェハーがＳＯＩウェハーである、請求項１に記載の方法。
【請求項２３】
少なくとも一のウェハーが絶縁層に接する半導体層を含む、請求項１に記載の方法。
【請求項２４】
一緒に接合された第一及び第二のウェハーによって画定された領域に設置されたマイクロコンポーネントのためのパッケージを製造する方法であって、
ここで第一のウェハーは第一のウェハーの表側からマイクロビアを少なくとも部分的にフィルするフィードスルーメタライゼーションを含み、およびここで該フィードスルーメタライゼーションがマイクロコンポーネントへのまたはマイクロコンポーネントからの一以上の電気経路の部品を形成し、
該方法が第一のウェハーをその裏側から薄くすることを含む、製造する方法。
【請求項２５】
前記の薄くすることが、第一のウェハーを２００μｍ以下の厚さまで薄くすることを含む、請求項２４に記載の方法。
【請求項２６】
前記の薄くすることが、第一のウェハーを１００μｍ以下の厚さまで薄くすることを含む、請求項２４に記載の方法。
【請求項２７】
第一のウェハーを元の厚みの５０％未満の厚さまで薄くすることを含む、請求項２４に記載の方法。
【請求項２８】
第一のウェハーの裏側を薄くすることが、機械的プロセスを使用することを含む、請求項２４に記載の方法。
【請求項２９】
第一のウェハーの裏側を薄くすることが、第一のウェハーの裏側を研磨することを含む、請求項２８に記載の方法。
【請求項３０】
フィードスルーメタライゼーションと反対側の、第一のウェハーの裏側のキャビティを提供すること；および
該フィードスルーメタライゼーションに電気的に結合された第一のウェハーの裏側に導電性接点を提供すること、を含み、
ここで該キャビティを形成することおよび該導電性接点を提供することが、第一のウェハーの裏側を薄くすることの後に実施される、請求項２４に記載の方法。
【請求項３１】
第一のウェハーの裏側を薄くすることが、フィードスルーメタライゼーションを露出させ、電気接点を第一のウェハーの裏側に提供して、該露出したフィードスルーメタライゼーションと接触させることを含む、請求項２４に記載の方法。
【請求項３２】
前記の薄くした後に、第一のウェハーの裏側からエッチングして、フィードスルーメタライゼーションを露出させること；および
第一のウェハーの裏側に電気接点を提供して、該フィードスルーメタライゼーションと接触させること、を含む請求項２４に記載の方法。
【請求項３３】
半導体構造及び該半導体構造に接合されたリッド構造によって画定された領域に配置した第一のマイクロコンポーネントを含むパッケージであって、
ここで該半導体構造は約２００μｍ以下の厚さを有し、且つ該半導体構造の表側から該半導体構造の裏側へ伸びるマイクロビアにフィードスルーメタライゼーションを含み、
ここで該フィードスルーメタライゼーションが該マイクロコンポーネントへのまたは該マイクロコンポーネントからの一以上の導電経路の部品を形成する、パッケージ。
【請求項３４】
半導体構造が約１００μｍ以下の厚さを有する、請求項３３に記載のパッケージ。
【請求項３５】
マイクロコンポーネントが、該半導体構造の表側に取り付けられるかまたは一体化される、請求項３３に記載のパッケージ。
【請求項３６】
マイクロコンポーネントが、該リッド構造の表側に取り付けられるかまたは一体化される、請求項３３に記載のパッケージ。
【請求項３７】
マイクロコンポーネントが電子デバイスである、請求項３３に記載のパッケージ。
【請求項３８】
マイクロコンポーネントが光電子デバイスである、請求項３３に記載のパッケージ。
【請求項３９】
マイクロコンポーネントがマイクロマシンデバイスである、請求項３３に記載のパッケージ。
【請求項４０】
マイクロコンポーネントがオプティカルマイクロマシンデバイスである、請求項３３に記載のパッケージ。
【請求項４１】
半導体構造の表側に浅い溝を含むパッケージであって、
ここで該浅い溝が少なくとも部分的に導電性材料でフィルされて、該マイクロコンポーネントをマイクロビアにあるフィードスルーメタライゼーションに接続させる導電経路を提供する、請求項３３に記載のパッケージ。
【請求項４２】
マイクロコンポーネントからパッケージの周囲への入口および出口の経路を含むパッケージであって、
ここで該入口および出口の経路により、流体が該マイクロコンポーネントからまたは該マイクロコンポーネントへ提供されることが可能となる、請求項３３に記載のパッケージ。
【請求項４３】
該半導体構造とリッド構造との間の領域に配置された第二のマイクロコンポーネントを含むパッケージであって、
ここで該半導体構造が、該半導体構造の表側から該半導体構造の裏側に伸びるマイクロビアにおいて、追加のフィードスルーメタライゼーションを含み、
ここで該追加のフィードスルーメタライゼーションが、該第二のマイクロコンポーネントへのまたは該第二のマイクロコンポーネントからの一以上の導電性経路の部品を形成し、
且つここで該第一および第二のマイクロコンポーネントが電気的に該半導体構造の裏側にある接点を介して結合している、請求項３３に記載のパッケージ。
【請求項４４】
ここで第一のマイクロコンポーネントが該パッケージの第一の領域に密封され、且つ
ここで該パッケージが第二のマイクロコンポーネントから該パッケージの周囲まで入口および出口の経路を含み、
ここで該入口および出口の経路によって流体が第二のマイクロコンポーネントへまたは第二のマイクロコンポーネントから提供されることが可能になる、
請求項４３に記載のパッケージ。
【請求項４５】
第二のマイクロコンポーネントが流体解析用のＭＥＭＳデバイスである、請求項４４に記載のパッケージ。
【請求項４６】
ここで該半導体構造がＳＯＩ（絶縁材と接するケイ素）構造を含み、且つ該フィードスルーメタライゼーションが該ＳＯＩ構造を貫いて伸び、且つ
ここで該パッケージが、その表側および裏側の表面にメタライゼーションを伴うＳＯＩ構造の一部を有するキャパシティ素子を含む、
請求項３３に記載のパッケージ。
【請求項４７】
ここで該半導体構造がＳＯＩ（絶縁材と接するケイ素）構造を含み、且つ該フィードスルーメタライゼーションが該ＳＯＩ構造を貫いて伸び、且つ
ここで該パッケージが、該半導体構造の表側または裏側表面にマイクロコイルを有するインダクティブ素子を含み、
ここで該マイクロコイルが、フィードスルーメタライゼーションによって該半導体構造の反対側にあるメタライゼーションに電気的に結合されている、
請求項３３に記載のパッケージ。
【請求項４８】
ここで該半導体構造がＳＯＩ（絶縁材と接するケイ素）構造を含み、且つ該フィードスルーメタライゼーションが該ＳＯＩ構造を貫いて伸び、且つ
ここで該ＳＯＩ構造の部分が薄いメンブレンとして機能して、圧力変動を検知する、
請求項３３に記載のパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示はマイクロコンポーネント用のパッケージに関係する。
【背景技術】
【０００２】
光電子工学のおよび他のマイクロコンポーネントのパッケージは、マイクロコンポーネントへの信号およびマイクロコンポーネントからの信号の完全性を確実なものとするために重要であり、そして多くの場合アセンブリの全体の価格を決定する。
【０００３】
本願の譲受人に譲渡された、米国特許第６，８１８，４６４号は、例えば光電子工学デバイスを収容（house)するために使用することができるパッケージの製作技術を開示する。この特許で開示されるように、この光電子工学コンポーネントは基盤(base)に取り付けられてもよい。半導体キャップがこの光電子工学コンポーネントを密封して囲うように取り付けられることもできる。キャップを貫通するフィードスルーメタライゼーションが、キャップの外部からパッケージ内部に収容された光電子工学コンポーネントへの電気接続を提供するために使用され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
概して、このようなパッケージおいてキャップ用に使用される半導体ウェハーの厚みは、少なくとも数百μｍのオーダー（例えば、３００〜７００μｍ）であってもよい。しかしながら、いくつかの用途には、より薄いキャップが望ましい。残念ながら、薄いキャップは取り扱いがより困難になる傾向がありそして結果として生産量が減ることがある。
【課題を解決するための手段】
【０００５】
一以上のマイクロコンポーネントを覆うための比較的薄いパッケージを製作するために技術が開示される。このパッケージは、例えば、ウェハーレベルバッチプロセスで製作されてもよい。
【０００６】
一態様により、マイクロコンポーネント用のパッケージを製作する方法は、マイクロコンポーネントが第一および第二のウェハーによって画定された領域に設置されるように第一のウェハーを第二のウェハーに接合させること、および続いて第一のウェハーをその裏側から薄くすることを含んでもよい。
【０００７】
いくつかの実施において、パッケージは、マイクロコンポーネントをパッケージの外部表面上の電気接点に結合させるフィードスルーメタライゼーションを含んでもよい。このようにして、別の態様により、一緒に接合された第一および第二ウェハーによって画定された領域に設置されているマイクロコンポーネント用のパッケージを製作するための方法が開示される。第一のウェハーは、第一のウェハーの表側からマイクロビアを少なくとも部分的にフィル（注入）するフィードスルーメタライゼーションを含み、且つそのフィードスルーメタライゼーションがマイクロコンポーネントからのまたはマイクロコンポーネントへの一以上の導電経路の部品を形成する。この方法は、第一のウェハーをその裏側から薄くすることを含んでもよい。
【発明の効果】
【０００８】
この開示される技術は、ウェハーの取り扱い時のパッケージへの損傷の可能性を減らすように製作され得る比較的薄いマイクロコンポーネントパッケージを提供することができる。
【０００９】
他の特徴および利点が、以下の詳細な説明、添付の図面および特許請求の範囲から直ちに明らかになる。
【発明を実施するための最良の形態】
【００１０】
図１で示されるとおり、パッケージ２０はキャップ２２および基材（または基盤）２４を含む。このキャップ２２は、例えば、ケイ素のような半導体材料を含んでもよい。この基盤２４もケイ素のような半導体材料またはガラス材料を含んでもよい。マイクロコンポーネント２６は、基盤２４に取り付けられるかまたは一体化されており、基盤はキャップ２２に、例えばシーリングリング（sealing ring）２８によって、接合されてもよい。マイクロコンポーネント２６はパッケージ内部に密封されてもよい。
【００１１】
この開示において使用されるように、「マイクロコンポーネント」という句は、集積回路デバイス、電子デバイス、光学デバイス、電磁気デバイス、化学デバイス、マイクロメカニカルデバイス、光電子デバイス、マイクロマシン(MEMS)デバイス、オプティカルマイクロマシン(MOEMS)デバイスまたはその他のこのような極めて小さいマイクロメートルおよびサブマイクロメートルサイズの素子を含むデバイスを含む。
【００１２】
導電ライン３０は、基盤２４の表面に沿ってマイクロコンポーネント２６から導電バンプ３２へ伸びていてよく、バンプ３２はキャップ２２のマイクロビアを貫いて伸びているフィードスルーメタライゼーション３４に電気的に接続されている。キャップ２２の外部表面において、フィードスルーメタライゼーションは表面マウントパッド３５として役立ち、これは順々にハンダバンプ３６に電気的に結合されてもよい。ハンダバンプ３６は、例えばプリント回路基盤（図示はされない）に接続されてもよい。本開示に記載された技術を用いて、いくつかの実施において、キャップ２２の最終的な厚みを２００μｍ以下の小ささにすることができる。
【００１３】
ウェハーレベルバッチプロセスで同時に複数のパッケージを製作できる。例えば、複数のキャップ構造が第一のウェハーの上に製作されてもよい（これは「キャップウェハー」と呼ばれてもよい）。キャップウェハーはその後第二のウェハー（これは「デバイスウェハー」と呼ばれてもよい）に接合され、その上にマイクロコンポーネントが取り付けられる。デバイスウェハーはパッケージの基盤を形成する基材として役立つことができる。
【００１４】
以下で非常に詳細に説明されるとおり、キャップウェハーは、例えば数百マイクロメートルのオーダー（例えば３００〜７００μｍ）の初期厚みを有してもよい。このウェハーは、例えば４インチの半径を有してもよい。より大きな半径（例えば６インチ）のウェハーもいくつかの実施に対して好適な場合がある。キャップウェハーがデバイスウェハーに接合された後に、結果として得られるキャップが望ましい厚さ（それは２００μｍ以下の小ささでもよい）を有するように機械的研磨または他のプロセスがキャップウェハーの裏側を薄くするために使用されてもよい。これらのウェハーは続いてハンダバンプが備えられ、リフローされ、およびサイの目に切断されマイクロコンポーネントを覆う個々のパッケージを形成することができる。
【００１５】
一つのウェハーに複数のキャップ構造を製作するために使用することができるプロセスは、二面エッチング技術を採用する。図２で示されるとおり、二面エッチング技術が使用されて、キャップウェハーの裏側４０に大きなキャビティ３８を形成することが可能である。このキャビティは近くのキャップ構造同士の間の境界として役に立つ。
【００１６】
二面エッチプロセスの間、フィードスルーメタライゼーションのためのマイクロビア４４がキャップウェハーの表側４２からエッチングされてもよい。このマイクロビアは、例えば図２Ａで示されるように、キャビティ３８の端部の近くに形成されるのが好ましい。いくつかの実施において、全ての他のチップが、例えば図２Ｂで示されるように、９０°回転されてもよい。キャップウェハーの材料に応じて様々なエッチング技術が使用されてキャビティ３８およびマイクロビア４４を形成してもよい。
【００１７】
キャップ２２を形成するのに好適なウェハーは、例えば多層構造を有してもよく、その多層構造は第一及び第二の半導体層の間にサンドイッチされた実質的にエッチングに抵抗する層を含む。その第一および第二の半導体層は例えばケイ素を含み、そしてそのエッチングに抵抗する層は例えば窒化ケイ素、酸窒化ケイ素または二酸化ケイ素を含んでもよい。一つの好適なエッチング技術はＫＯＨ湿式エッチングを使用する。多層構造のさらなる詳細およびエッチング技術の例は前述の米国特許第６，８１８，４６４号で開示されている。この発明の開示はここで引用によりその全体が組み込まれる。他のウェハー構造および他のエッチング技術が同様に使用されてもよい。例えば、図２は傾斜しているキャビティ３８の側壁を示しているが、他のエッチング技術は結果として実質的に垂直な側壁をもたらすことができる。
【００１８】
図２の例から見ることができるように、キャビティ３８およびマイクロビア４４の形成に続いて、そのキャップウェハーがなお数百マイクロメートル（例えば３００〜７００μｍ）のオーダーの全体厚みを有していてもよい。このような厚みは続くキャップウェハーのハンドリングおよびプロセス処理を促進し、且つウェハーがより薄い場合に生じ得る損傷の可能性を減らす。
【００１９】
キャビティ３８およびマイクロビア４４の形成の後で、その二つのマイクロビアが、例えば電気メッキしたフィードスルーメタライゼーション技術を使用して、密封されてもよい（図３および４を参照）。このフィードスルーメタライゼーションも拡散バリアを含んでもよく、且つそのシーリング材料は例えば貴金属でない金属を含んでもよい。このようなフィードスルーメタライゼーション技術のさらなる詳細は、前述の米国特許第６，８１８，３６９号で開示されている。
【００２０】
導電バンプ３２は、フィードスルーメタライゼーションと電気接触した状態でキャップウェハーの表側に備えられる。
【００２１】
それからキャップウェハーは、マイクロコンポーネントが取り付けられる基材として役に立つデバイスウェハーに接合されてもよい（図５参照）。このキャップウェハーおよびデバイスウェハーは、マイクロコンポーネント２６から基盤２４の表面に沿って伸びている導電ライン３０に導電バンプ３２が接触するように、且つマイクロコンポーネントがこれらのウェハー間の領域４６内にちょうど収まるように、並べられる。上記で述べたとおり、シーリングリング２８が、マイクロコンポーネント２６が領域４６に密封して収容されるように、シールを提供してもよい。
【００２２】
例えば、図５に示すように、キャップウェハーおよびデバイスウェハーが接合された後で、キャップウェハーの裏側が、例えば図６で示されるような、望ましい厚さまで薄くされる。機械的研磨（grind)または磨き（polish)技術を含む、様々な技術がこの薄くするプロセス処理のために使用されてもよい。キャップウェハーがデバイスウェハーに接合された後でキャップウェハーを薄くすることを実施すると、そうする前よりもむしろ、その薄いキャップウェハーを続いてハンドリングする間に生じる損傷の可能性を減らすことができる。
【００２３】
薄くする量は個々の用途に応じて変化する。しかしながら、この薄くすることの程度は重大である場合があり、且ついくつかの実施においては５０μｍから数百マイクロメートルのオーダーであってもよい。したがって、いくつかの実施に関する最終的なキャップウェハーの厚さは、初期のウェハーの厚みの約３０〜７０％の範囲であってもよい。キャップウェハーは最終厚みを２００μｍ以下の小ささまで薄くしてもよい。このウェハーは裏側のパッド３５の上方約１０μｍの高さより小さくなるまで薄くしないことが好ましい。さもなければ、パッド３５を損傷する危険性が存在する。
【００２４】
キャップウェハーの裏側を薄くした後で、スクリーン印刷または他のプロセス処理が実施されてハンダバンプ３６を裏側のパッド３５に提供してもよい（図１参照）。
【００２５】
それからウェハーがサイの目に切断されて個々のパッケージを形成することができ、各パッケージは一以上のマイクロコンポーネントを収容する。
【００２６】
前述の技術は比較的薄いマイクロコンポーネントパッケージを提供可能であり、このパッケージはパッケージの外部表面上の電気接点にマイクロコンポーネントを結合する密封されたフィードスルー電気接点を含む。
【００２７】
多くの実施において、マイクロコンポーネントが設置されるキャビティ４６の高さはシーリングリング２８の高さと同じくらいの小ささでよく、シーリングリング２８は例えば５〜５０μｍのオーダーであってもよい。マイクロコンポーネントの高さがシーリングリング２８の高さ以上である状況では、例えば図７および図８で示されるように、キャップウェハーの表側表面に追加のキャビティが備えられてもよい。キャビティ５０は、より厚いマイクロコンポーネントが領域４６に収容可能なように、追加の空間を提供する。図１の実施と関連して述べられたとおり、キャップウェハーをデバイスウェハーに接合された後で、図７および図８のキャップウェハーの裏側が望ましい厚さまで薄くされてもよい。
【００２８】
前述の実施において、フィードスルーメタライゼーションが備えられる前に、ウェハーの表側４２から裏側４０まで伸びるスルーホール４４はキャップ構造２２に形成されてもよい（例えば図２および図４を比較参照のこと）。他の実施においては、フィードスルーメタライゼーションが備えられる前に、フィードスルーメタライゼーションのためのマイクロビアがウェハーを完全に貫通して伸びる必要はない。図９〜図１３は、ウェハーを部分的にのみ貫通して伸びるマイクロビアが形成され、且つフィードスルーメタライゼーションがそのマイクロビアに備えられるような技術の例を示す。続いてウェハーの裏側を薄くするプロセス処理の間に、フィードスルーメタライゼーションへの電気接点を備えることができるように、フィードスルーメタライゼーションが露出される。
【００２９】
図９に示されるように、マイクロビア（例えばｖ−溝）４４が、キャップ構造２２を提供する半導体ウェハーの表側表面にエッチングされる。マイクロビア４４の深さは約２００μｍ以下の小ささでもよい。マイクロビア４４内部表面は酸化されてフィードスルーメタライゼーション３４（図１０）とキャップ構造２２の半導体材料との間の絶縁を提供してもよい。図１０で示されるように、シーリングリング２８と導電バンプ３２もキャップ２２の表側に備えられてもよい。それから図１１で示されるように、キャップウェハーがデバイスウェハーに接合されてもよい。図１１から見られるように、作製段階では、フィードスルーメタライゼーション３４は未だキャップウェハーの裏側４０では露出していない。つぎに、図１２で示されるように、研磨および磨きプロセス処理が、フィードスルーメタライゼーション３４が露出するまで、キャップウェハーの裏側４０で実施される。続いて、光感知性のベンゾシクロブテン（ＢＣＢ）またはポリイミドのような光感知性ポリマー５０をウェハーの裏側４０に堆積させる（図１３）。ビアがポリマー５０に開かれ、そしてパッケージが例えばプリント回路基盤（図示されない）に接続され得るように、導電接点パッドおよびハンダ５２を堆積させる。
【００３０】
前述の例では、マイクロコンポーネントが、キャップ構造（フィードスルーメタライゼーションを含む）を有する別のウェハーに接合しているウェハーに取り付けられるかまたは一体化される。他の実施では、マイクロコンポーネントが、フィードスルーメタライゼーションが備えられている同一のウェハーに取り付けられるかまたは一体化される。このウェハーは続いてパッケージのリッド（フタ）として役立つ別の半導体またはガラスウェハーに接合される。このような技術は図１４〜２３に示され、そしてこのような技術により裏側のウェハーを薄くする技術をデバイスウェハーの後処理のために使用することが可能となる。
【００３１】
図１４に示されるように、傾斜した側壁を伴う浅い再分配溝１０２が第一の半導体ウェハー１００でエッチングされてもよく、これは例えば、比較的薄い（例えば１０μｍ）半導体層１０４と比較的厚い（例えば４００〜６００μｍ）半導体層１０８との間にサンドイッチされたエッチングに抵抗する層（例えば埋もれた酸化物層）１０６を含んでもよい。以下の説明から明確になるとおり、浅い溝１０２は、マイクロコンポーネントからウェハーの裏側の接点への電気接続の再分配を手助けすることができる。
【００３２】
特定の実施において、第一のウェハー１００は、例えば、６インチ半径を有する。その半導体層１０４、１０８は、例えばケイ素を含んでもよい。埋もれた酸化物層は例えば約１０００ナノメートル（ｎｍ）の厚さを有し、且つ再分配溝１０２の深さは約２〜３μｍでもよい。他の実施においては異なる寸法が適当な場合がある。乾式エッチングを使用して再分配溝１０２を形成してもよい。
【００３３】
図１５で示すように、マイクロビア１１０が、再分配溝１０２の各々の離れた端部に、例えば乾式エッチング技術によって、形成される。マイクロビアは、エッチングに抵抗する層１０６の表面が露出するまで、エッチングされてもよい。次に、図１６で示されるように、時間を定めた緩衝フッ化水素（ＢＨＦ）のエッチングを実施して、マイクロビアの深さを部分的に埋もれた酸化物層１０６の中まで深めてもよい。特定の実施において、マイクロビア１１０は、酸化物層１０６を約半分貫いてエッチングされる。ウェハー１００の表側及び裏側がその後酸化物層１１６でカバーされ（図１７Ａ参照）、その厚さは例えば埋もれた酸化物層１０６の厚さの約半分であってもよい。熱的な酸化プロセス処理を使用して、酸化物層１１６を形成してもよい。例えば層１０４と１０８がケイ素であり、且つエッチング停止層１０６が酸化ケイ素であると仮定すると、熱的なガウン酸化物層１１６がケイ素層１０４および１０８の表面をカバーする。
【００３４】
図１７Ａで示されるように、マイクロコンポーネント１１４がマイクロビア１１０の間のウェハーの領域に取り付けられてもよい。比較的深いマイクロビアはリソグラフ工程を阻害しないように、小さく且つマイクロコンポーネントから離れていてもよい。図１７Ｂは、マイクロコンポーネント１１４を取り付けた後のウェハーの上面図を示す。
【００３５】
図１８に示されるように、電気めっき金線１１８のような導電ラインが、マイクロコンポーネント１１４からマイクロビア１１０の底部まで備えられる。この金属１１８の厚みは再分配溝の深さよりも小さいことが好ましい。マイクロビア１１０の底部は、側壁の低い部分と同様に、完全に金属でカバーされている。マイクロコンポーネントのさらなるプロセス処理が、この段階で実施されてもよい。例えば、マイクロコンポーネントがＭＥＭＳ（マイクロマシン技術）デバイスである場合、犠牲層がエッチングされてもよい。
【００３６】
図１９で示されるとおり、二つのウェハー１００と１２０によって画定された領域にマイクロコンポーネント１１４が収容されるように、第一のウェハー１００に半導体またはガラスリッドウェハーが接合される。種々の接合技術、例えば陽極接合、ガラスフリットリフロー、熱圧縮接合またはハンダリフロー、が使用されてもよい。メタルシーリングリングを使用してウェハーに接合する場合、金のライン１１８は不動態化が必要な場合がある。
【００３７】
ウェハー接合後、デバイスウェハー１００の裏側に研磨または他の薄くするプロセスが実施される。裏側のケイ素層１０８の残留厚みは、約５０〜１００μｍ程度でよい。好ましくは、残留するケイ素層１０８は電気バンプの最終的な高さよりも薄くすべきである（図２３参照）。
【００３８】
マイクロビア１１０の金属１１８を露出させるために、フォトレジストマスクを伴う乾式エッチング技術を使用して、ケイ素層１０８の裏側に傾斜した側壁を伴うキャビティ１２２をエッチングしてもよい（図２１）。この乾式エッチングの間、埋もれた酸化物層１０６は、エッチング停止層として役立ってもよい。次に、図２２に示すように、マイクロビア１１０の底部のメタライゼーション１１８が露出されてもよく、例えばＢＨＦを使用して薄い埋もれた酸化物層１０６および金の電気メッキプロセスの間に使用されることのあるメッキ基盤（例えばチタン）を部分的に貫いてエッチングする。図２２に示されるように、ＢＨＦエッチングは、フィードスルーメタライゼーションが露出すると、停止され、ウェハー１００の裏側に埋もれた酸化物１０６の薄い層を残している。残留する酸化物１０６は、半導体材料１０４と続いてフィードスルーメタライゼーションと接触するウェハー１００の裏側に備えられる電気接続（１２４、１２６）との間の絶縁をもたらす（図２３参照）。特定の実施において、残留する酸化物層１０６の厚さは、埋もれた酸化物層の元の厚さの約半分である。
【００３９】
図２３で示されるように、例えば金−チタン（ＴｉＡｕ）メッキ基盤および銅（Ｃｕ）メッキを使用して、裏側のメタライゼーション１２４が提供されてもよい。例えばハンダスクリーンプリントおよびリフロープロセスを通じて、ハンダバンプ１２６または他の電気接点が提供されてもよい。例えばプリント回路基盤（図示されない）に、ハンダ接合１２６が接続されてもよい。このウェハーはそれからサイの目に切断されて、個々のパッケージを形成してもよく、各パッケージは一以上のマイクロコンポーネントを収容し且つ比較的薄い。
【００４０】
図１４〜２３の実施では、デバイスウェハーの裏側を薄くすることを含む後処理の工程が、マイクロコンポーネントを作製し且つそのマイクロコンポーネントをデバイスウェハーに取り付けるかまたは一体化する実体物(entity)とは異なる実体物によって、実施され得る。別の状況では、同じ実体物が前処理および後処理工程の両方を実施することができる。
【００４１】
ある実施においては、マイクロコンポーネントが流体解析用のＭＥＭＳベースのシステムを含んでもよい。このような環境では、ＭＥＭＳデバイスは、例えば、マイクロポンプまたはマイクロセンサーを含んでもよい。追加の経路（channel)が上述のパッケージに備えられてもよく、流体用の入口および出口として役立つ。
【００４２】
図２４はひとつのそのような入口／出口経路１３０を示し、それは再分配溝１０２と同時に形成されてもよい（図１４）。複数の入口／出口経路はマイクロコンポーネント１１４のために備えられてもよく、且つパッケージの端に向けてルートが決められてもよい。例えば、特定の実施において、一組の入口／出口経路がパッケージの同じ側に備えられ、入口経路は再分配溝の一方の側に備えられており、且つ出口経路は再分配溝の反対の側に備えられてもよい。入口／出口経路１３０の幅は、再分配溝の幅と違ってもよい。
【００４３】
例えば図２５でしめされるように、パッケージは一より多いマイクロコンポーネントを含んでもよい。さらに、パッケージの一部は流体解析用のマイクロコンポーネント１１４Ａおよび入口／出口経路１３０を含んでもよく、ここでパッケージの別の部分は、パッケージ内に密封されたマイクロコンポーネント１１４Ｂを含んでもよい。多様な電気相互接続が提供され且つマイクロコンポーネントを形成してもよい。例えば、電気的接続が、マイクロコンポーネント１１４ＢからＳＭＤバンプ１２６に提供されてもよい。加えて、電気相互接続１３２が提供されて、マイクロコンポーネント１１４Ａ、１１４Ｂを電気的に接続してもよい。フィードスルーメタライゼーション１１８はマイクロコンポーネントからパッケージの裏側の接点への電気経路の部品を提供する。
【００４４】
他の特徴がいくつかの実施において提示される。例えば、キャパシタまたはインダクターがパッケージに一体化され、そして特に、それらはキャップウェハーに一体化されてもよい。図２６は一体化したキャパシタ構造の例を示し、それはＳＯＩ層（すなわち酸化物層１０６に接するケイ素層１０４）の両側に金属化した表面１４０、１４２を含む。メタライゼーション１４０はフィードスルーメタライゼーション１１８と同時にデバイスウェハー１００の表側に形成されることが可能である。メタライゼーション１４２は、裏側のメタライゼーション１２４と同時にウェハー１００の裏側に提供されることも可能である。したがって、キャパシタ素子がプロセス工程を追加することなく形成され得る。いくつかの実施において、非常に薄いＳＯＩ層の結果として、大きなキャパシタンス（例えば１〜１０ナノファラッド）を有するキャパシタが１００μｍ２程度の小さな領域に形成され得る。
【００４５】
図２７Ａおよび２７Ｂは、パッケージに一体化したインダクティブマイクロコイルの例を示す。コイル状のメタライゼーション１５０が、例えば、デバイスウェハー１００の表側に提供されてもよく、そしてその裏側に向かってマイクロビアを通じてルートが決められる。ウェハー１００の裏側のメタライゼーション１５２は、酸化物層１０６を貫いて伸びる第二のマイクロビアを通じてルートが決められ、そして表側のメタライゼーション１５０への電気接続を提供する。コイルのための表側のメタライゼーションはフィードスルーメタライゼーション１１８と同時に提供されることが可能である。同様に、裏側のメタライゼーション１５２は、メタライゼーション１２４と同時に提供されることが可能である。したがって、インダクティブ素子がプロセス工程を追加することなく形成されてもよい。リッドウェハー１２０は、マイクロコイル１５０の上方に追加のヘッド空間１５４を含み、コイルにおける磁気的な損失を減少するのに役立つことがある。
【００４６】
図２８は、ＳＯＩウェハーのデバイス層に形成された薄いメンブレン１６０の例を示す。メンブレン１６０は、例えば圧力センサーの部品としてまたはメンブレンの小さな偏差を通じてパッケージ内の圧力変動を検知するために、使用されてもよい。既知の技術が使用されて、小さな圧力変動を電気信号に変換させてもよく、その信号はパッケージ内のリークの可能性を示唆するものとして役立ち、およびそのリークの結果としてマイクロコンポーネントの故障の可能性を警告するものとして役立つ。
【００４７】
マイクロコンポーネントは、第一のおよび第二のウェハー（例えば、キャップウェハー及びリッドウェハー）によって画定される領域に配置される。図はウェハーの一つに取り付けられているマイクロコンポーネントを示しているが、いくつかの実施においてマイクロコンポーネントはこれらのウェハーの一つに一体化されてもよい。
【００４８】
他の実施も本特許請求の範囲内である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施によるマイクロコンポーネントパッケージの断面図を示す。
【図２】パッケージのキャップ構造のためのキャビティおよびマイクロビアを伴う半導体ウェハーの側面図を示す。
【図２Ａ】フィードスルーメタライゼーションのためのマイクロビアの考えられる設置箇所の例を示している個々の半導体ウェハーの上面図を示す。
【図２Ｂ】フィードスルーメタライゼーションのためのマイクロビアの考えられる設置箇所の例を示している個々の半導体ウェハーの上面図を示す。
【図３】さらなるプロセス処理後の図２のウェハーの側面図を示す。
【図４】さらなるプロセス処理後の図２のウェハーの側面図を示す。
【図５】マイクロコンポーネントがそこでプロセス処理されるかまたはそこに取り付けられる第二のウェハーに接合した、キャップ構造を伴う、半導体ウェハーを示す。
【図６】キャップ構造を伴う該ウェハーの裏側を薄くした後の図５のウェハーを示す。
【図７】より大きなマイクロコンポーネントのための別のキャップ構造を伴うパッケージを示す。
【図８】より大きなマイクロコンポーネントのための別のキャップ構造を伴うパッケージを示す。
【図９】マイクロコンポーネントのためのパッケージを製作する別の方法、そこではウェハーを裏側から薄くする技術が事前に堆積されたフィードスルーメタライゼーションを露出させる、を示す。
【図１０】マイクロコンポーネントのためのパッケージを製作する別の方法、そこではウェハーを裏側から薄くする技術が事前に堆積されたフィードスルーメタライゼーションを露出させる、を示す。
【図１１】マイクロコンポーネントのためのパッケージを製作する別の方法、そこではウェハーを裏側から薄くする技術が事前に堆積されたフィードスルーメタライゼーションを露出させる、を示す。
【図１２】マイクロコンポーネントのためのパッケージを製作する別の方法、そこではウェハーを裏側から薄くする技術が事前に堆積されたフィードスルーメタライゼーションを露出させる、を示す。
【図１３】マイクロコンポーネントのためのパッケージを製作する別の方法、そこではウェハーを裏側から薄くする技術が事前に堆積されたフィードスルーメタライゼーションを露出させる、を示す。
【図１４】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図１５】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図１６】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図１７】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図１８】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図１９】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図２０】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図２１】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図２２】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図２３】フィードスルーメタライゼーションが備えられた同一のウェハーに取り付けられるかまたは一体化されたマイクロコンポーネントのためのパッケージを製作する別の方法であって、裏側からウェハーを薄くする技術を含む方法を示す。
【図２４】マイクロコンポーネントからの入口／出口流体経路を含むパッケージを示す。
【図２５】パッケージの異なる囲み領域に収容された複数のマイクロコンポーネントを含むパッケージを示す。
【図２６】キャパシティ素子を含むパッケージの側面図を示す。
【図２７Ａ】インダクティブ素子を含むパッケージの側面図を示す。
【図２７Ｂ】図２７Ａのパッケージの上面図を示す。
【図２８】ＳＯＩ層に圧力感知メンブレンを含むパッケージの側面図。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【国際調査報告】
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