(57)【要約】【課題】本発明は、半導体デバイスの製造方法及び半導体デバイスを含む集積回路の製造方法を提供する。【解決手段】本発明の半導体デバイス（１００）を製造する方法は、とりわけ、基板（１１０）上にゲート構造（１２０）を形成するステップオ、及びゲート構造（１２０）の近くの基板（１１０）にソース／ドレイン領域（１９０）を形成するステップを含む。本方法は、更に、ゲート構造（１２０）及び基板（１１０）をドライエッチングするステップ、及びゲート構造（１２０）及び基板（１１０）をドライエッチングするステップに続いて、ソース／ドレイン領域にフッ素を配置して、フッ化したソース／ドレインを形成するステップを含む。その後、本方法は、ゲート構造（１２０）とフッ化したソース／ドレインに金属スイサイド領域（５１０,５２０）を形成するステップを含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
基板上にゲート構造を形成するステップ、
前記ゲート構造の近くの基板にソース／ドレイン領域を形成するステップ、
前記ゲート構造及び基板をドライエッチングするステップ、
前記ゲート構造及び基板をドライエッチングするステップに続いて、フッ化したソース／ドレインを形成するために、前記ソース／ドレイン領域にフッ素を配置するステップ、及び
前記ゲート構造及び前記フッ化したソース／ドレインに金属シリサイド領域を形成するステップ、
を有することを特徴とする方法。
【請求項２】
前記金属シリサイド領域を形成するステップは、前記ゲート構造及びフッ化したソース／ドレイン上に金属層を形成し、前記金属層を前記ゲート構造及びフッ化したソース／ドレインと反応させて、前記ゲート構造及びフッ化したソース／ドレインに前記金属シリサイド領域を形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項３】
前記ゲート構造及び基板をドライエッチングするステップは、前記ゲート構造及び基板を、ａ）アルゴン・プラズマ・スパッタ・エッチングするステップ、又はｂ）酸化物のドライエッチングし、続いて酸素アッシング及びウエットクリーニングを行うステップを有することを特徴とする請求項１又は請求項２に記載の方法。
【請求項４】
前記フッ化したソース／ドレインは、約５０ミリトル〜１００ミリトルの圧力で、約７５ワット〜約２００ワットの電力レベルで、プラズマチャンバに約０.２seem〜約２０seemでNF3を、約０seem〜約１００seemでN2を、且つ、約０seem〜約１００seemでH2を流すステップを有するフッ素含有プラズマに前記ソース／ドレイン領域を曝すことによって形成されることを特徴とする請求項１乃至請求項３のいずれか１つに記載のほう方法。
【請求項５】
前記フッ化したソース／ドレインは、約０.２keV〜約５KeVのエネルギーで、及び約IE1O原子／cm2〜約1E16原子／cm2のドーズ量でフッ素又はフッ素含有種を前記ソース／ドレイン領域にイオンインプラントすることによって形成されることを特徴とする請求項１ないし請求項３のいずれか１つに記載の方法。
【請求項６】
前記金属シリサイド領域は、ニッケルシリサイド領域であることを特徴とする請求項１乃至請求項５のいずれか１つに記載の方法。
【請求項７】
前記ゲート構造は、ポリシリコンゲート電極層を有し、且つ、前記ゲート構造に金属シリサイド領域を形成するステップは、前記ポリシリコンゲート電極相に金属シリサイド領域を形成するステップを有することを特徴とする請求項１乃至請求項６のいずれか１つに記載の方法。
【請求項８】
請求項１乃至請求項７のいずれか１つに記載の、基板上に半導体デバイスを形成するステップ、及び前記半導体デバイスを電気的に接続するために前記希板状に配置された誘電体内に相互接続するステップを有する集積回路を製造する方法。
【請求項９】
更に、前記ゲート構造に高性能キャパシタを形成するステップを有し、前記ゲート構造上に形成された金属シリサイド領域は、高性能キャパシタ用の底部電極として用いられることを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド化されたゲート電極層の領域及びシリサイド化されたソース／ドレイン領域を有する半導体デバイスの製造方法およびそれらを含む集積回路の製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳトランジスタは、抵抗を減少するためにしばしば金属シリサイド層を用いる。自己整合型のシリサイド化プロセス（サリサイド）は、ＭＯＳトランジスタのゲート電極およびソース／ドレイン領域上にチタン、コバルトまたはタングステンのシリサイドの領域を形成するためにしばしば用いられる。このプロセスにおいて、ブランケット金属膜がＭＯＳトランジスタ構造を含むシリコン基板上に堆積される。その後、金属は下層のシリコン領域と反応して、低抵抗の金属シリサイドを形成する。その後、基板上に残っている未反応の金属は、残りの金属シリサイドに対して選択性のある金属エッチングプロセスを用いて除去される。
【０００３】
このプロセスの間、金属シリサイドは、ソース／ドレイン領域に限られることは重要なことである。ソース／ドレイン領域の場合、もし金属シリサイドがトランジスタの側壁構造の下に形成するならば、トランジスタは動作しなくなるであろう。更に、金属シリサイド層が下にあるソース／ドレイン領域と比較的滑らかな境界面を形成する。金属シリサイドのソース／ドレイン境界面の非一様性はリーク電流を増大し、耐圧を減少することになるであろう。
【０００４】
金属シリサイド領域と関係した抵抗を減少するために、ニッケルが、ＭＯＳトランジスタ、特に、４０ｎｍ以下の物理的なゲート長を有するトランジスタ及び／又は超浅い接合を有するＭＯＳトランジスタに対して、金属シリサイド領域を形成するのに益々有用であることが分っている。ニッケルは、トランジスタの側壁構造の下に広がるニッケル・シリサイド領域の形成につながる、シリコン中に非常に高く拡散する係数を有している。更に、現存する方法用いて形成されたニッケル・シリサイド領域は、下にあるｐ型ソース／ドレイン領域との非常に粗い境界面を有する。上述したように、これは、高いリーク電流と減少した耐圧を有するトランジスタを生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、下にあるソース／ドレイン領域と滑らかな境界面を有するばかりでなく、トランジスタの側壁構造の下へ広がらない、ＭＯＳトランジスタのゲート電極及びソース／ドレイン領域上に金属シリサイド領域を形成する方法に対する必要性がある。
【課題を解決するための手段】
【０００６】
従来技術の上述した欠点を解決するために、本発明は、半導体デバイスの製造方法及び半導体デバイスを含む集積回路の製造方法を提供する。半導体を製造する方法のステップは、とりわけ、基板上にゲート構造を形成するステップ、及びゲート構造の近くの基板にソース／ドレイン領域を形成するステップを有する。本方法は、更に、ゲート構造及び基板をドライエッチングするステップおよびフッ化したソース／ドレインを形成するためにソース／ドレイン領域にフッ素を配置するステップ、続いて、ゲート構造及び基板をドライエッチングするステップを含む。その後、本方法は、ゲート構造及びフッ化したソース／ドレインに金属シリサイドを形成するステップを含む。
【０００７】
上述した方法に加えて、集積回路を製造する方法は、半導体デバイスに電気的に接続するための、基板上に配置された誘電体層内に相互接続を形成するステップを含む。更に、本方法は、ゲート構造上に高性能キャパシタを形成するステップを含み、ゲート構造に形成された金属シリサイド領域が高性能キャパシタ用の下部電極として用いられる。
【０００８】
以上は、当業者が、以下に述べる本発明の詳細な説明をよく理解するように本発明の好適な及び代替の特徴の概要を述べた。本発明の請求項の主題を形成する本発明の更なる特徴を以下に説明する。当業者は、本発明の同じ目的を達成するための他の構造を設計し、変更するための基礎として開示された概念及び特定の実施態様を容易に用いることができることを認識すべきである。また、当業者は、それらの同等の構成は、本発明の範囲から逸脱していないことを理解すべきである。
【発明を実施するための最良の形態】
【０００９】
金属−酸化物−半導体（ＭＯＳ）デバイスにおいて、物理的なゲート長は、特に４０ｎｍレベル以下に減少しつづけているので、連続する障害は、従来のソース／ドレイン領域と接触するための金属シリサイドとしてニッケルを用いて克服されなければならない。それらの障害の一つである、半導体デバイスの側壁スペーサの下に広がるパイプ欠陥がシリコンにおけるニッケルの比較的容易な拡散の働きにあると考えられている。それらの他の障害、即ち、ｐ型ドープされたソース／ドレイン領域上のニッケル・ダイシリサイド（nickel di-silicide: NiSi2)のスパイク形成が部分的にｐ型ドープシリコン上のNiSi2の場所によると考えられていることである。
【００１０】
これらの障害があった場合、本発明は、ニッケル・シリサイドが形成されたシリコン領域にフッ素処理を行なうことによって、パイプ欠陥を実質的に極端に減少し、及びニッケル・ダイシリサイド（NiSi2)のスパイク形成を効果的に排除することを認識した。都合の悪いことに、ニッケル・シリサイド領域の形成の直前に従来のドライエッチングの事前処理は行われていない。何故ならば、それはフッ素処理の効果を減少してしまうからである。しかしながら、従来のドライエッチングの事前処理を行なうことなく、実質的に高いシート抵抗が狭いポリシリコンのゲート電極ラインに対して生じる。
【００１１】
よって、本発明は、ドライエッチングの事前処理がフッ素処理の前に基板ばかりでなくゲート構造の表面上で行なわれる。このプロセスフローを用いて、本発明の原理に従って製造された半導体デバイスは、ドライエッチングの事前処理及びフッ素処理の方法に関連した利点を得ることができる。従って、本発明の方法を使用することによって、パイプ欠陥を減少し、ニッケル・ダイシリサイドのスパイクを効果的に排除し、一方で、狭いポリシリコンゲート電極ラインのために良好なシート抵抗を維持する。
【００１２】
図１−５を参照すると、本発明の原理に従って、利点のある実施態様において半導体デバイスをどのように製造するかをサポートする詳細な製造ステップの断面図が示されている。図１の部分的に完了した半導体デバイスは、基板１１０を含む。基板１１０は、例示的な実施態様において、部分的に完了した半導体デバイス１００に配置されたあらゆる層であり、ウエハ自体又はウエハ上に配置された層（例えば、エピタキシャル層）を含んでいる。
【００１３】
図１に示されるように、ゲート構造１２０が基板１１０上に形成される。図示された実施態様において、このゲート構造１２０は、ゲート絶縁（誘電体）層１２３とゲート電極層１２８を含む。ゲート絶縁層１２３は、例えば、酸化物、即ち熱的に成長した二酸化シリコン(SiO2)、窒化物、酸化窒化物（オキシナイトライド）またはそれらの全ての組合わせを有し、且つ、好ましくは約１ｎｍ〜約２０ｎｍの範囲の厚さを有する。また、ゲート絶縁層１２３は、約３.９より大きな誘電定数を有する高Ｋ誘電体材料を用いて形成されることができる。高Ｋ誘電体材料の例は、ハフニウム酸化物、ハフニウム酸化窒化物等のようなハフニウム含有誘電体を含んでいる。
【００１４】
前に示したように、ゲート構造１２０は、更に、ゲート電極層１２８を含む。１つの有利な実施態様において、ゲート電極層１２８は、ゲート絶縁層１２３上に形成されたシリコン含有材料の層を有する。好ましくは、このシリコン含有材料は、多結晶シリコン（「ポリ」又は「ポリシリコン」）から成るが、それはアモルファスシリコン、エピタキシャルシリコンまたは他の適切な全ての半導体材料を有することができる。
【００１５】
ウエル領域１４０が基板１１０内で絶縁領域１３０間に設けられる。図１−５に示された基板１１０内のウエル領域１４０は、ｎ型又はｐ型のいずれであっても良い。ＣＭＯＳ集積回路を形成する場合、ｎ型とｐ型のウエル領域１４０が基板１１０に形成される。ｐウエル領域の場合、ＮＭＯＳトランジスタが形成される。同様に、ｎウエル領域に対しては、ＰＭＯＳトランジスタが形成される。
【００１６】
標準的なホトリソグラフィ・プロセス及びシリコン・エッチングを用いて画定されるゲート構造１２０について、スペーサ１５０が、例えば、先ず、酸化物を約１ｎｍ〜約５ｎｍ熱的に成長することによって形成され、続いて、ＴＥＯＳ酸化物を約１５ｎｍ堆積することによって形成される。他の実施態様において、スペーサ１５０は、シリコン窒化物及び／又はシリコン酸化物（成長又は堆積のいずれか）の層を組合わせても良い。
【００１７】
ＮＭＯＳトランジスタのために、ウエル領域１４０がｐ型ウエルの一部を有している場合、ブランケットｎ型の軽くドープされたインプラント（打ち込み）が行われ、軽くドープされたｎ型拡張インプラント１６０を生じる。ｎ型の軽くドープされた拡張インプラント１６０は、しばしば、軽くドープされた（低濃度）ドレイン（lightly doped drain: ＬＤＤ）又は程よくドープされたドレイン（moderately doped drain: ＭＤＤ）拡張領域と呼ばれる。このｎ型の軽くドープされた拡張インプラント１６０は、従来から形成され、一般に、約１Ｅ１９原子／ｃｍ3〜約２Ｅ２０原子／ｃｍ3の範囲のピークドーパント濃度を有している。
【００１８】
ｎ型の軽くドープされた拡張インプラント１６０に加えて、ポケットインプラント（図示せず）が時々行なわれる。図１に示された半導体デバイスがＮＭＯＳトランジスタである場合には、ポケットインプラントは、ｐ型ドーパント種を有する。現在の集積回路技術において、ポケットインプラントは、スレッショルド電圧のようなトランジスタ特性に関する短いトランジスタゲート長の効果を減少するために用いられるインプラントである。
【００１９】
しかし、ポケットインプラントの効果は、スレッショルド電圧に限定されない。特定のトランジスタタイプのためのポケット注入は、通常、トランジスタのドレインの広がりを超えて広がるドーピングプロファイルを生じる。ｐ型ポケットインプラントの種は、Ｂ，BF2，Ga，Inまたは他の適当なｐ型ドーパントから成ることができる。軽くドープされた拡張インプラントの種は、As，P，Sbまたは他の適当なｎ型ドーパントから成ることができる。インプラントのオーダ（桁数）は幾分任意的であり、軽くドープされた拡張インプラント１６０は、ポケットインプラントの前に行なわれる。
【００２０】
同様に、ウエル領域１４０がｎ型ウエルの一部を有するＰＭＯＳトランジスタに対しては、ブランケットｐ型の軽くドープされたインプラントが行われ、ｐ型の軽くドープされた拡張インプラント１６０を生じる。また、ｐ型の軽くドープされた拡張インプラント１６０は、従来形成され、同様に、一般的に、約１Ｅ１９原子／ｃｍ3〜約２Ｅ２０原子／ｃｍ3の範囲のピークドーパント濃度を有している。ＮＭＯＳトランジスタンと同様に、ＰＭＯＳトランジスタに対するｐ型の軽くドープされた拡張インプラント１６０に加えて、ポケットインプラントが時々行なわれる。
【００２１】
しかし、この場合、ポケットインプラントはｎ型ドーパント種を有している。ｎ型のポケットインプラントの種は、As，P、又は他の適切なｎ型ドーパントから成っている。ｐ型の軽くドープされた拡張インプラント１６０の種は、ホウ素または他の適切なｐ型ドーパントから成っている。既に述べたように、インプラントの桁数（桁数）は、幾らか任意的であり、ポケットインプラントは、ｐ型の軽くドープされた拡張インプラント１６０の前か、後に行なわれる。
【００２２】
軽くドープされた拡張インプラント１６０（そして、もし行われるなら、ポケットインプラント）及びそれに続くあらゆる処理の完了後に、図１に示されるように、側壁構造１７０が形成される。本発明の実施態様において、側壁構造１７０は、適切な誘電体材料のブランケット層を先ず堆積することによって形成される。その後、異方性エッチングが側壁構造１７０を形成するために用いられる。また、側壁構造１７０は、シリコン窒化物又はシリコン酸化物のような単一の適切な誘電体材料を用いて形成することができる。
【００２３】
側壁構造の形成に続いて、重くドープされた（高濃度）ソース／ドレイン・インプラント１８０が形成される。ＮＭＯＳトランジスタに対しては、ｎ型ドーパント、例えば砒素及び／又はリンが側壁構造１７０に隣接する基板１１０にインプラントされて、重くドープされたソース／ドレイン・インプラント１８０を形成する。ＰＭＯＳトランジスタに対しては、ｐ型ドーパント、例えばホウ素が側壁構造１７０に隣接する基板１１０にインプラントされて、重くドープされたソース／ドレイン・インプラント１８０を形成する。重くドープされたソース／ドレイン・インプラント１８０は、従来形成され、一般に、約１Ｅ１８原子／ｃｍ3〜約１Ｅ２１原子／ｃｍ3の範囲のピークドーパント濃度を有している。
【００２４】
重くドープされたソース／ドレイン・インプラント１８０の形成に続いて、インプラントされたドーパントを活性化し、イオン注入プロセスの間に形成された基板への損傷を除去するために、ソース／ドレインの高温アニール（熱処理）が行なわれる。その結果生じるものはソース／ドレイン領域１９０である。ソース／ドレインのアニールは、ソース／ドレイン領域１９０が２秒から数分間の時間、約８００℃以上の温度でアニールされる高速アニール（ＲＴＡ）プロセスを有する。
【００２５】
図２を参照すると、ゲート構造１２０と基板１１０のドライ・エッチング・プロセス２１０を行った後の、図１に示される部分的に完了した半導体デバイスの断面図が示されている。例示的な実施態様において、ドライ・エッチング・プロセス２１０は、アルゴン・プラズマのスッパッタ・エッチングを有している。この実施態様において、アルゴンガスの流れは、約１５seemから約１００seemの所望の範囲にある。更に、プラズマ・チャンバの圧力は、約０.１ミリトル(mtorr)から約５０ミリトル(mtorr)の範囲にあるのが好ましい。電力レベルは、約５０ワットから約１００ワットの範囲である。更に、約１５０ワットから約４５０ワットのＲＦ電力がバイアスのためにウエハに印加される。他のガス、流量、圧力および電力レベルを用いることができることは勿論のことである。
【００２６】
他の実施態様において、ドライ・エッチング・プロセス２１０はオキサイド・ドライ・エッチング・プロセス(oxide dry etch process)を含む。しかし、本発明の実施態様において、このオキサイド・ドライ・エッチングは、半導体デバイスの製造において用いられた従来のキャップ・オキサイド・エッチング(cap oxide etch)と同様である。このキャップ・オキサイド・エッチングは、一般に、ＣおよびＦを含むガスのプラズマを使用する。例示的な実施態様において、CF4ZCHF3AArのプラズマが用いられる。このようなプロセスは、約３５ミリトルから約１００ミリトルの範囲の圧力及び約１００ワットから約３００ワットの電力レベルで、プラズマ・チャンバ内に約２seemから約１０seemでCF4を、約５seemから約２５seemでCHF3を、および約５０seemから約１００seemでArを流すステップを有する。
【００２７】
このキャップ・オキサイド・エッチングが用いられた場合、任意の酸素アッシングとウエットクリーニングが行なわれる。一つの実施態様において、ウエット・クリーニングは、広範囲のホットＳＣＩクリーニング（例えば、過酸化水素、水酸化アンモニウムおよびＤＩウオータ(DI water)）である。広範囲のホットＳＣＩクリーニングは、約２分から約１５分の間、約５０ＤＣから約９０ＤＣの温度で行なわれる。しかし、他のアッシング及びクリーニングも本発明の範囲内である。
【００２８】
図３を参照すると、フッ化されたソース／ドレイン３２０を形成するためにソース／ドレイン領域１９０にフッ素３１０を配置した後に、図２に示された部分的に完了した半導体デバイスの断面図が示されている。全てのソース／ドレインのアニーリング・プロセスが完了した後に、フッ化されたソース／ドレイン３２０が形成されることに留意すべきである。フッ化されたソース／ドレイン３２０は、約０.５ｎｍ〜約３０ｎｍの深さ、及び約１Ｅ１７原子／ｃｍ3〜約５Ｅ２１原子／ｃｍ3の範囲のフッ素濃度で基板１１０の表面近くに位置づけされる。
【００２９】
実施の態様において、フッ化されたソース／ドレイン３２０は、ソース／ドレイン領域１９０をフッ素含有プラズマに曝すことによって形成される。このプロセスは、約５０ミリトル〜約１００ミリトルの範囲の圧力で、及び約７５ワットから約２００ワットの電力レベルで、プラズマチャンバ内に約０.２seemから約２０seemでNF3を、約０seemから約１００seemでN2を、約０seemから約１００seemでE2をおよび／または約０seemから約１００seemでArを流すステップを有している。フッ素含有領域を形成するために、プラズマ中に用いることができる他のガスは、NF3／H2，NF3MH3，NF3／N2，NF3／Ar，NF3／N2／H2，CF4／H2／Ar，C2F6ZAi，及びC2F6／H2を含むが、これらに限らない。
【００３０】
本発明のフッ素含有プラズマプロセスは、酸化物をエッチングするために用いられる他のフッ素含有プラズマとは区別されるべきであり、及び／又は他の形式の表面処理を行なう。これらのプロセスは、フッ素を下にあるシリコン領域へ組み込まれないようにするのに最適であり、実際、フッ素含有残留物を残さないようにするのに最適である。金属シリサイド領域の形成を制限するフッ素の能力は、本発明以前には知られていなかったし、プラズマを用いるフッ素の近い表面領域の形成は、半導体技術におけるフッ素含有プラズマの現在の使用とは直感的に逆である。
【００３１】
本発明の他の実施態様において、フッ化したソース／ドレイン３２０は、約０.２KeV〜約５keVの範囲のエネルギー及び約IEIO原子／cm２から約IE16原子／cm２の範囲にあるドーズ量で、フッ素及び／又はフッ素含有種をソース／ドレイン領域１９０にイオン・インプラントすることによって形成することができる。当業者は、フッ素プラズマ・プロセス及びフッ素インプランテーション・プロセスの間で選択することが製造される特定のデバイスへの解析を必要とすることを理解するであろう。
【００３２】
ソース／ドレイン領域１９０におけるフッ化したソース／ドレイン３２０を形成するプロセスの間に、フッ化したゲート電極領域３３０もゲート電極層１２８に形成されることができる。ゲート電極層１２８におけるフッ化したゲート電極領域３３０は、ゲート電極層１２８に形成されるニッケル・シリサイド層の続く形成を支援することが望ましい。フッ化したゲート電極領域３３０がゲート電極層１２８に望まれない場合、ゲート電極層をマスクするために、フッ素の組み込みプロセスの間、ブロッキング層又はマスクが用いられる。
【００３３】
図４を参照すると、ゲート電極層１２８とソース／ドレイン領域１９０上に金属層４１０を形成した後、図３に示された部分的に完了した半導体デバイスの断面図が示されている。本発明の実施態様において、金属層はニッケルを含む。ニッケルの他に、他の金属は、コバルト、モリブデン、プラチナ等を含む。金属層４１０を形成するためにニッケルが用いられる場合、金属層４１０の厚さは、約３ｎｍと約４０ｎｍの間で任意である。任意のキャップ層（図示せず）、例えば、TiNは、周囲のガスの潜在的な逆効果を避けるために用いることができる。
【００３４】
図５を参照すると、この金属層４１０をアニールし、それによって、金属層４１０を下にあるシリコン領域と反応させて、金属シリサイド領域５１０、５２０を形成した後に、図４に示された部分的に完了した半導体デバイスの断面図が示されている。金属層４１０と側壁構造１７０間で反応は起きないことを留意すべきである。金属シリサイド領域５１０、５２０の形成に続いて、未反応の金属は、化学的に除去され、図５に示されたものと同様のバイスを生じる。
【００３５】
金属層４１０を形成するために、ニッケルが用いられる場合、ニッケル・モノシリサイド(NiSi)５１０、５２０が約２５０℃から約５５０℃の温度でニッケル金属層４１０をアニーリングすることによって形成される。この実施態様において、フッ化したソース／ドレイン３２０は、もしシリサイド形成プロセス中に全て消費されないならば、少なくとも部分的である。
【００３６】
更に、一般に、金属シリサイド領域５１０とソース／ドレイン領域１９０の境界面においてフッ素の積み上げがある。本発明のプロセスに続いて、金属シリサイド領域５１０と下にあるソース／ドレイン領域１９０間の境界面にある測定されたフッ素の濃度は、約IEI7原子／cm3から約5E21原子／cm3の範囲にあるのが有利である。ソース／ドレイン領域１９０における金属シリサイド領域５１０の形成の間に、ゲート電極層１２８にも金属シリサイド領域５２０が同時に形成される。
【００３７】
幾つかの例において、ゲート構造１２０と基板１１０をドライエッチングすること、フッ化したソース／ドレイン３２０を形成すること、及びその後金属層４１０を形成することは、単一クラスタツールのマルチチャンバ又は単一のチャンバにおいて行うことができる。このクラスタツールは、Enduraの名の下に、カルフォルニア州  ９５０５２、サンタクララ、ボーワーズアベニュー  ３０５０にあるアプライド、マテリアルズを通して購入することができる。プラズマ・スパッタ・エッチングは、この実施態様に対して最適なドライエッチングであることを留意すべきである。この実施態様において、ここに開示された任意のクリーニング・ステップは必ずしも行われる必要はない。
【００３８】
いろいろな処理ステップがエクサイチュウ(ex-situ)で行なわれるこれらの例において、フッ素処理後及び基板１１０やゲート構造１２０上に金属層を形成する前に、第２の任意のクリーニング・ステップが必要とされる。とりわけ、この第２の任意のクリーニングステップは、ＳＣＩ及びフッ化水素酸で表面をクリーニングするステップを含む。この第２のステップは、空気の酸化に対して基板１１０を不動態化すると考えられている。
【００３９】
上述した金属シリサイドの形成プロセスは、ＮＭＯＳ及びＰＭＯＳトランジスタの双方に対して用いることができる。ＮＭＯＳトランジスタの場合、上述したプロセスは、チャネル領域へ広がる側壁構造の下で金属シリサイド領域の形成を最小にし、ソース／ドレイン領域１９０の境界面へ滑らかな金属シリサイド領域５１０を生じる。ＰＭＯＳの場合、上述のプロセスは、ソース／ドレイン領域１９０の境界面における不均一さを最小にし、リーク電流を最小にし、耐圧を増大させる。
【００４０】
図６を参照すると、本発明による原理に従って構成された半導体デバイスを内蔵する集積回路（ＩＣ）６００の断面図を示す。ＩＣ６００は、例えば、ＣＭＯＳデバイス、ＢｉＣＯＭデバイス、バイポーラデバイス、又は他の形式のデバイスを形成するために用いられたトランジスタのようなデバイスを含む。更に、ＩＣ６００は、例えば、インダクタ又は抵抗のような受動デバイスを含むことがきるし、或いは、光学デバイスまたはオプトエレクトロニクス・デバイスを含むこともできる。いろいろな形式のデバイス及びそれらの製造については当業者に良く知られている。図６に示された特定の実施態様において、ＩＣ６００は、半導体デバイス上に配置された誘電体層６２０を有する半導体デバイスを有している。更に、いろいろなデバイスを相互接続するために、相互接続構造６３０が誘電体層６２０内に設けられており、従って、動作可能な集積回路６００を形成する。
【００４１】
図７を参照すると、図６に示されたＩＣ６００の断面図が示されているが、図７のＩＣは、少なくとも１つの半導体デバイス６１０上に配置されたキャパシタ７１０を有する。図７に示された特定の実施態様において、NiSiがポリゲート電極上に形成され、高性能キャパシタ７１０のための下部電極として用いられている。その後、誘電体層（例えば、SiO2）が第２の電極、例えばTiNの前にNiSi下部電極の上部に堆積される。その後、所望のキャパシタ７１０を形成するために、キャパシタのスタックがパターン化される。
【００４２】
本発明について詳細に説明したが、当業者は、本発明の精神から逸脱することなく、最も広い形態で、いろいろな変更、置き換え、代替が可能であることを理解すべきである。
【図面の簡単な説明】
【００４３】
【図１】本発明の原理に従って製造された部分的に完了した半導体デバイスの断面図。
【図２】ゲート構造及び基板をドライエッチングした後の、図１に示された部分的に完了した半導体デバイスの断面図。
【図３】フッ化したソース／ドレインを形成するためにソース／ドレイン領域にフッ素を配置した後の、図２に示された部分的に完了した半導体デバイスの断面図。
【図４】ゲート電極層及びソース／ドレイン領域上に金属層を形成した後の、図３に示された部分的に完了した半導体デバイスの断面図。
【図５】金属層をアニールした後、それによって、金属シリサイド領域を形成するために、金属層が下にあるシリコン領域と反応するようにした、図４に示された部分的に完了した半導体デバイスの断面図。
【図６】本発明により構成された半導体デバイスを内蔵する集積回路（ＩＣ）の断面図。
【図７】少なくとも１つの半導体デバイス上に配置されたキャパシタを有する、図６に示されたＩＣの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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