(57)【要約】  ＣＭＯＳイメージャの隣接するピクセルセンサセルの感光性要素（１００、１００ａ）の物理的及び電気的分離を行う、ピクセルセンサセルの分離領域に代わって形成される第１の導電型のバリア注入領域（１９９、２９９）。バリア注入領域は、第１の幅を有する第１の領域（１９９）、及び、第１の幅よりも大きな第２の幅を有する第２の領域（２９９）を備え、第２の領域（２９９）は第１の領域（１９９）の下方に配置される。第１の領域（１９９）は、ＣＭＯＳイメージャのピクセルセンサセルの隣接するフォトダイオード（１００、１００ａ）の第２の導電型のドープ領域（１２６、１２６ａ）から横方向に離間されている。【選択図】図９
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【特許請求の範囲】
【請求項１】
ピクセル構造であって：
基板；
前記基板の表面の下方に配置された第１の導電型の分離領域であり、前記注入領域は、異なる幅を有する少なくとも２個の注入分離領域を備える、分離領域；及び
前記注入分離領域に隣接して形成される、第２の導電型の電荷収集領域を有する少なくとも１個のフォトセンサ
を備える、ピクセル構造。
【請求項２】
前記フォトセンサは、フォトダイオードである、請求項１に記載のピクセル構造。
【請求項３】
前記フォトセンサは、フォトコンダクタである、請求項１に記載のピクセル構造。
【請求項４】
前記フォトセンサは、フォトゲートである、請求項１に記載のピクセル構造。
【請求項５】
前記ピクセルは、２個のフォトセンサを備え、夫々のフォトセンサは、前記注入領域の両側に、且つ前記注入領域に隣接して配置される、請求項１に記載のピクセル構造。
【請求項６】
前記基板は、更に、基板層の上にドープエピタキシャル層を備え、前記注入領域は、前記ドープエピタキシャル層内に設けられる、請求項１に記載のピクセル構造。
【請求項７】
前記注入領域は、前記ドープエピタキシャル層の上表面の下方に配置された第１の注入分離領域と、前記第１の注入分離領域の下方に且つそれに接触して配置される第２の注入分離領域とを備え、前記第１の注入分離領域は第１の幅を有し、且つ、前記第２の注入分離領域は、第１の幅よりも大きな第２の幅を有する、請求項６に記載のピクセル構造。
【請求項８】
前記第１の幅は、約０．４ミクロン未満である、請求項７に記載のピクセル構造。
【請求項９】
前記第１の幅は、約０．２ミクロン未満である、請求項８に記載のピクセル構造。
【請求項１０】
前記第２の幅は、約０．６から約１．２ミクロンである、請求項７に記載のピクセル構造。
【請求項１１】
前記第２の幅は、約０．８ミクロンである、請求項１０に記載のピクセル構造。
【請求項１２】
前記第１の注入分離領域は、約０．５から約２．０ミクロンの厚みを有する、請求項７に記載のピクセル構造。
【請求項１３】
前記第１の注入分離領域は、約１ミクロンの厚みを有する、請求項１２に記載のピクセル構造。
【請求項１４】
前記第２の注入分離領域は、約１．５から約１２．０ミクロンの厚みを有する、請求項７に記載のピクセル構造。
【請求項１５】
前記第２の注入分離領域は、約５ミクロンの厚みを有する、請求項１４に記載のピクセル構造。
【請求項１６】
前記第２の注入分離領域は、台形断面を有する、請求項７に記載のピクセル構造。
【請求項１７】
前記第１の注入分離領域は、１ｃｍ２当たり約５×１０１１から約５×１０１３アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項７に記載のピクセル構造。
【請求項１８】
前記第１の注入分離領域は、１ｃｍ２当たり約１×１０１２から約５×１０１２アトムのドーパント濃度でｐ型ドーパントがドープされる、請求項１７に記載のピクセル構造。
【請求項１９】
前記第２の注入分離領域は、１ｃｍ２当たり約５×１０１１から約５×１０１３アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項７に記載のピクセル構造。
【請求項２０】
前記第２の注入分離領域は、１ｃｍ２当たり約１×１０１２から約５×１０１２アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項１９に記載のピクセル構造。
【請求項２１】
前記注入分離領域は、Ｐ＋基板の上に形成されるｐ型エピタキシャル層内に配置される、請求項１に記載のピクセル構造。
【請求項２２】
前記ｐ型エピタキシャル層は、約２から約１２ミクロンの厚みに形成される、請求項２１に記載のピクセル構造。
【請求項２３】
前記ｐ型エピタキシャル層は、約２乃から約７ミクロンの厚みに形成される、請求項２２に記載のピクセル構造。
【請求項２４】
前記第１の導電型はｐ型であり、前記第２の導電型はｎ型である、請求項１に記載のピクセル構造。
【請求項２５】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である、請求項１に記載のピクセル構造。
【請求項２６】
前記フォトセンサは、ｐ‐ｎ‐ｐフォトダイオードである、請求項１に記載のピクセル構造。
【請求項２７】
ピクセル構造であって：
基板；
前記基板の表面の下方に配置される第１の導電型の注入領域；及び
前記注入領域に隣接し、且つ前記注入領域の両側に形成される第１及び第２のフォトセンサであり、前記第１のフォトセンサは、前記第２のフォトセンサから約０．４ミクロン未満だけ離間されている、第１及び第２のフォトセンサ；
を備える、ピクセル構造。
【請求項２８】
前記第１のフォトセンサは、前記第２のフォトセンサから約０．２ミクロン未満だけ離間されている、請求項２７に記載のピクセル構造。
【請求項２９】
前記注入領域は、異なる幅を有する少なくとも２個の注入分離領域を備え、前記少なくとも２個の注入分離領域は、一方が他方の下方に且つ互いに接触して配置される、請求項２７に記載のピクセル構造。
【請求項３０】
第１のピクセルセンサセルを隣接する第２のピクセルセンサセルから分離するために基板に形成された分離構造であって、前記分離構造は：
基板の上表面の下方に延出する第１の導電型の第１の注入領域であり、前記第１の導電型は、夫々、前記第１及び第２のピクセルセンサセルに対応する第２の導電型の第１及び第２の電荷収集領域に対して相補的であり、前記第１の注入領域は、第１の幅を有するもの、；及び
前記第１の注入領域の下方で且つそれに接触して配置される第２の注入領域であり、前記第２の注入領域は、第１の幅よりも大きな第２の幅を有するもの
を備える、分離構造。
【請求項３１】
前記第１の幅は、約０．４ミクロン未満である、請求項３０に記載の分離構造。
【請求項３２】
前記第２の幅は、約０．６から１．２ミクロンである、請求項３０に記載の分離構造。
【請求項３３】
前記第１の注入領域は、約０．５から約２．０ミクロンの厚みを有する、請求項３０に記載の分離構造。
【請求項３４】
前記第２の注入領域は、約１．５から約１２．０ミクロンの厚みを有する、請求項３０に記載の分離構造。
【請求項３５】
前記ドープエピタキシャル層は、約２から約１２ミクロンの厚みに形成される、請求項３４に記載の分離構造。
【請求項３６】
前記ドープエピタキシャル層は、約２から約７ミクロンの厚みに形成される、請求項３４に記載の分離構造。
【請求項３７】
撮像装置であって：
第１のピクセルセルの第１のフォトセンサであり、前記第１のフォトセンサは、基板に形成される第１の導電型の第１のドープ層、及び光生成電荷を蓄積するための前記第１のドープ層の下方に形成される第１の電荷収集領域を備え、前記電荷収集領域は、第２の導電型であるもの；
第２のピクセルセルの第２のフォトセンサであり、前記第２のフォトセンサは、前記基板に形成された前記第１の導電型の第２のドープ層、及び光生成電荷を蓄積するための前記第２のドープ層の下方に形成された第２の電荷収集領域を備え、前記電荷収集領域は、前記第２の導電型であるもの；及び
前記第２のフォトセンサからの前記第１のフォトセンサの分離を行うための、前記第１及び第２のフォトセンサの両方に隣接して配置される前記第１の導電型のバリア注入領域であり、前記バリア注入領域は、異なる幅を有する少なくとも２個の異なる分離領域を備える、もの
を備える、撮像デバイス。
【請求項３８】
前記バリア注入分離領域は、約０．２ミクロン未満の第１の幅を有する第１の分離領域、及び、前記第１の分離領域の下方で且つそれに接触して配置され、約０．８ミクロンの第２の幅を有する第２の分離領域を備える、請求項３７に記載の撮像デバイス。
【請求項３９】
前記第１及び第２の分離領域の各々は、１ｃｍ２当たり約５×１０１１から約５×１０１３アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項３８に記載の撮像デバイス。
【請求項４０】
前記第１及び第２の分離領域の各々は、１ｃｍ２当たり約１×１０１２から約５×１０１２アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項３９に記載の撮像デバイス。
【請求項４１】
前記第１及び第２の電荷収集領域の各々は、前記基板の上に形成される転送トランジスタの夫々のゲートに隣接し、前記転送ゲートは、夫々の第１及び第２の電荷収集領域に蓄積される電荷を、前記第２の導電型の夫々の第１及び第２のドープ領域へ転送する、請求項３８に記載の撮像デバイス。
【請求項４２】
ＣＭＯＳイメージセンサであって：
Ｐ＋基板の上に設けられるｐ型エピタキシャル層；
前記ｐ型エピタキシャル層内に形成されるｐ型バリア注入分離領域；及び
前記ｐ型バリア注入領域に隣接し、第１のフォトセンサを備える第１のピクセル、及び前記ｐ型バリア注入領域に隣接し、第２のフォトセンサを備える第２のピクセルであり、前記第１のフォトセンサは、前記第２のフォトセンサから約０．２ミクロン未満だけ離間されている、第１のピクセル及び第２のピクセル
を備えるＣＭＯＳイメージセンサ。
【請求項４３】
前記ｐ型バリア注入領域は、第１の幅を有する第１のｐ型ウェル領域、及び、前記第１のｐ型ウェル領域の下方で且つそれに接触して配置される第２のｐ型ウェル領域を備え、前記第２のｐ型ウェル領域は、第１の幅よりも大きな第２の幅を有する、請求項４２に記載のＣＭＯＳイメージセンサ。
【請求項４４】
前記第１のｐ型ウェル領域は、前記ｐ型エピタキシャル層の上表面に接触し、前記第２のｐ型ウェル領域は、前記Ｐ＋基板の上表面に接触する、請求項４３に記載のＣＭＯＳイメージセンサ。
【請求項４５】
前記第１のｐ型ウェル領域は、約０．５から約２．０ミクロンの厚みを有する、請求項４４に記載のＣＭＯＳイメージセンサ。
【請求項４６】
前記第２のｐ型ウェル領域は、約１．５から約１２．０ミクロンの厚みを有する、請求項４５に記載のＣＭＯＳイメージセンサ。
【請求項４７】
ＣＭＯＳイメージャシステムであり：
（i）プロセッサ；及び
（ii）前記プロセッサに結合されるＣＭＯＳ撮像デバイス
を備え、前記ＣＭＯＳ撮像デバイスが：
基板に形成される第１の導電型の注入領域であり、前記注入領域は、異なる幅を有する少なくとも２個の注入分離領域を備えるもの；及び
前記注入領域に隣接する少なくとも２個のピクセルであり、前記ピクセルの各々は、転送トランジスタのゲートに隣接するフォトダイオードを備え、前記フォトダイオードの各々は、前記第１の導電型のピン止め層、及び、前記ピン止め層の下方に配置される第２の導電型のドープ領域を更に備え、前記ドープ領域は、前記注入領域に隣接する、少なくとも２個のピクセル
を備える、システム。
【請求項４８】
各前記フォトダイオードは、ｐ‐ｎ‐ｐフォトダイオードである、請求項４７に記載のシステム。
【請求項４９】
前記少なくとも２個の注入分離領域は、約０．２ミクロン未満の幅を有する第１の注入分離領域、及び、前記第１の注入領域の下方に且つそれに接触して配置される第２の注入分離を備える、請求項４７に記載のシステム。
【請求項５０】
前記少なくとも２個のピクセルは、互いから約０．２ミクロン未満だけ離間されている、請求項４７に記載のシステム。
【請求項５１】
ピクセルセンサセルを形成する方法であって、前記方法は：
第１の導電型の第１のドープ層を基板に設けること；
前記ドープ層に少なくとも１個のバリア注入分離領域を形成し、前記ピクセルセンサセルを分離することであり、前記バリア注入分離領域は、第１の幅の第１のウェル領及び、前記第１の幅よりも大きな第２の幅の第２のウェル領域を備え、第２のウェル領域は、第１のウェル領域の下方に且つ接触して配置されること；
前記第１のドープ層に第２の導電型の少なくとも２個の電荷収集領域を形成することであり、前記電荷収集領域は、前記バリア注入分離領域に隣接すること；及び
前記電荷収集領域の各々の上方で前記基板に前記第１の導電型の少なくとも２個の第２のドープ層を形成すること
を備える、方法。
【請求項５２】
前記第１のドープ層は、ｐ型エピタキシャル層である、請求項５１に記載の方法。
【請求項５３】
前記第１のウェル領域は、約０．４ミクロン未満の幅に形成される、請求項５１に記載の方法。
【請求項５４】
前記第１のウェル領域は、約０．２ミクロン未満の幅に形成される、請求項５３に記載の方法。
【請求項５５】
前記第２のウェル領域は、約０．６から約１．２ミクロンの幅に形成される、請求項５１に記載の方法。
【請求項５６】
前記第２のウェル領域は、約０．８ミクロンの幅に形成される、請求項５５に記載の方法。
【請求項５７】
前記第１のウェル領域は、約０．５から約２ミクロンの厚みに形成される、請求項５１に記載の方法。
【請求項５８】
前記第１のウェル領域は、約１ミクロンの厚みに形成される、請求項５７の方法。
【請求項５９】
前記第２のウェル領域は、約１．５から約１２．０ミクロンの厚みに形成される、請求項５１に記載の方法。
【請求項６０】
前記第２のウェル領域は、約５ミクロンの厚みに形成される、請求項５９に記載の方法。
【請求項６１】
前記第１のウェル領域は、１ｃｍ２当たり約５×１０１１から約５×１０１３アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項５１に記載の方法。
【請求項６２】
前記第１のウェル領域は、１ｃｍ２当たり約１×１０１２から約５×１０１２アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項６１に記載の方法。
【請求項６３】
前記第２のウェル領域は、１ｃｍ２当たり約５×１０１１から約５×１０１３アトムまでのドーパント濃度でｐ型ドーパントがドープされる、請求項５１に記載の方法。
【請求項６４】
前記第２のウェル領域は、１ｃｍ２当たり約１×１０１２から約５×１０１２アトムまでのドーパント濃度でドーパントがドープされる、請求項６３に記載の方法。
【請求項６５】
ピクセルセンサセルは、互いから０．４ミクロン未満だけ離間されている、請求項５１に記載の方法。
【請求項６６】
ピクセルセンサセルは、互いから０．２ミクロン未満だけ離間されている、請求項６５に記載の方法。
【請求項６７】
撮像デバイスの最小限離間されたピクセルセルを形成する方法であって、前記方法は：
ｐ型エピタキシャル層内にｐ型イオンを注入することによって、前記ｐ型エピタキシャル層の表面の下方に注入領域を形成することであり、前記注入領域は、第１の幅を有する第１のｐ型ウェル領域、及び、前記第１の幅よりも大きな第２の幅を有する第２のｐ型ウェル領域で形成されること；及び
前記ｐ型エピタキシャル層の前記表面の下方に且つ前記注入領域に隣接して少なくとも２個のピクセルセルの感光性要素の少なくとも２個のｎ型ドープ領域を設けること
を備える、方法。
【請求項６８】
前記ｐ型エピタキシャル層は、Ｐ＋基板層上に形成される、請求項６７に記載の方法。
【請求項６９】
前記第１のｐ型ウェル領域は、前記ｐ型エピタキシャル層の前記表面の下方に形成され、前記第２のｐ型ウェル領域は、前記第１のｐ型ウェル領域の下方であると共にそれに接触し、且つ前記Ｐ＋基板層の上表面に接触して形成される、請求項６８に記載の方法。
【請求項７０】
前記第１のｐ型ウェル領域は、約０．４ミクロン未満の幅に形成される、請求項６７に記載の方法。
【請求項７１】
前記第２のｐ型ウェル領域は、約０．６から約１．２ミクロンの幅に形成される、請求項６７に記載の方法。
【請求項７２】
前記第１のｐ型ウェル領域は、約０．５から約２ミクロンの厚みに形成される、請求項６７に記載の方法。
【請求項７３】
前記第２のｐ型ウェル領域は、約１．５から約１２．０ミクロンの厚みに形成される、請求項６７に記載の方法。
【請求項７４】
ピクセルセンサセルを分離するための分離構造を形成する方法であって、前記方法は：
ドープ基板の上にエピタキシャル層を設けることであり、前記エピタキシャル層は、第１の導電型のドーパントをドープされること；
前記エピタキシャル層に前記第１の導電型のドーパントによる複数回の注入を実行し、少なくとも第１のドープ分離領域、及び、前記第１のドープ分離領域の下方に且つそれに接触して配置される第２のドープ分離領域を有する注入分離領域を形成することであり、前記第２のドープ分離領域は、前記第１のドープ分離領域の第１の幅よりも大きな第２の幅を有すること；及び
前記エピタキシャル層に第２の導電型のフォトセンサのドープ層を形成することであり、前記フォトセンサは、前記注入領域に隣接すること
を備える、方法。
【請求項７５】
前記第２のドープ分離領域の下部が前記ドープ基板の上表面に接触する、請求項７４に記載の方法。
【請求項７６】
前記第１のドープ分離領域は、約０．４ミクロン未満の幅に形成される、請求項７４に記載の方法。
【請求項７７】
前記第１のドープ分離領域は、約０．２ミクロン未満の幅に形成される、請求項７４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野に関し、特に、高量子効率ＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
ＣＭＯＳイメージャは、当該技術分野において知られている。例示的なＣＭＯＳセンサピクセル４トランジスタ（４Ｔ）セル１０の半導体ウエハフラグメントの上面図を、図１に例示する。以下に記述されるように、ＣＭＯＳセンサピクセルセル１０は、基板の基礎部に光生成電荷蓄積エリア２１を含む。このエリア２１は、ピン止めダイオード１１として形成される（図２）。ピン止めダイオードは、フォトダイオードが完全に消耗される際、フォトダイオードにおけるポテンシャルが一定値に固定されるので、”ピン止め”と呼ばれる。しかしながら、ＣＭＯＳセンサピクセルセル１０は、光生成電荷のための初期蓄積エリア２１として、ピン止めダイオードの代わりに、フォトゲート又はその他のイメージから電荷への変換デバイスを含んでもよいことは理解されるべきである。
【０００３】
図１のＣＭＯＳイメージセンサ１０は、電荷蓄積領域２１で発生した光電荷を浮遊拡散領域（センシングノード）２５へ転送するための転送ゲートを有する。浮遊拡散領域２５は、更に、ソースフォロワトランジスタのゲート５０に接続される。ソースフォロワトランジスタは、端子３２に対する出力信号を選択的にゲートで制御するためのゲート６０を有する行選択アクセストランジスタへ出力信号を提供する。ゲート４０を有するリセットトランジスタは、各電荷が電荷蓄積領域２１から移動する前に、浮遊拡散領域２５を、ゲート４０と５０との間のソース／ドレイン領域で印加された供給電圧から、特定の電荷レベルへとリセットする。
【０００４】
線２−２’に沿って切断された、図１の例示的ＣＭＯＳイメージセンサ１０の断面図を、図２に例示する。電荷蓄積領域２１は、ｐ型層２４、ｎ型領域２６、及びｐ型基板２０によって形成される感光性又はｐ‐ｎ‐ｐ接合の領域を有するピン止めフォトダイオード１１として形成される。ピン止めフォトダイオード１１は、２つのｐ型領域２０、２４を含み、ｎ型フォトダイオード領域２６がピン止め電圧で完全に消耗されるようにする。不純物ドープソース／ドレイン領域２２（図１）は、好適にはｎ型導電性を有するが、トランジスタゲート４０、５０、６０の両側に設けられる。転送ゲート３０に隣接する浮遊拡散領域２５も、好適にはｎ型である。
【０００５】
一般に、図１乃至図２のＣＭＯＳイメージセンサセル１０等のＣＭＯＳイメージセンサでは、入射光が電子を領域２６に収集させる。最大出力信号は、ゲート５０を有するソースフォロワトランジスタによって生成されるが、領域２６から抽出される電子の数に比例する。最大出力信号は、領域２６の電子を獲得する電子のキャパシタンス又は受容性とともに増加する。ピン止めダイオードの電子のキャパシティは、典型的に、イメージセンサのドーピングレベル及び活性層に注入されたドーパントによって決まる。
【０００６】
図２は、電荷蓄積領域２１が形成される基板層２０に形成されるトレンチ分離領域１５も例示する。基板層２０は、シリコンベース層の上に設けられるエピタキシャル層でもよい。トレンチ分離領域１５は、典型的に、従来のＳＴＩプロセスを使用することによって、又はシリコン局所酸化（ＬＯＣＯＳ）プロセスを使用することによって形成される。トレンチ分離領域１５は、隣接するピクセル同士間に物理的バリアを提供し、ピクセルを光学的及び電気的に互いに分離させることを助ける。例えば、図２に示すように、トレンチ分離領域１５は、隣接するピクセル領域Ｂの感光性要素からピクセル領域Ａのピン止めフォトダイオード１１の表面絶縁を提供する。
【０００７】
上述のトレンチ分離領域１５の形成に関連するその他の問題は、トレンチの底部１７及びエッジ又は側壁１６（図２）に近接する基板にイオンが注入（または打ち込み：ｉｍｐｌａｎｔ）される時、活性デバイス領域及びトレンチ間の接合部で電流漏洩が発生する可能性がある。加えて、トレンチ分離領域１５の底部１７及び側壁１６に沿った支配的な結晶面は、隣接するシリコン基板よりも高いシリコン密度を有し、従って、トレンチ底部１７及び側壁１６に沿って高密度のトラップサイトを創出する。それらのトラップサイトは、通常は帯電されないが、電子及び正孔がトラップサイトに捕捉されると、帯電される。トレンチ分離領域１５の底部１７及び側壁１６に沿って形成されるそれらのトラップサイトの結果として、トレンチ底部１７及び側壁１６に近接し且つ沿う電流発生は、非常に高い可能性があり、そうでなければフォトデバイスによって捕捉された光から得ることが出来る光生成電荷を減少する可能性がある。フォトダイオード空乏領域の内側又は近接したトラップサイトから発生した電流は、望ましくない暗電流も引き起こす。
【０００８】
フォトダイオードにおいて暗電流を最小化することは、ＣＭＯＳイメージセンサの製造において重要である。暗電流は、一般に、ピン止めフォトダイオード１１の電荷収集領域２１における漏洩によって生じ、それはＣＭＯＳイメージセンサのドーピング注入条件に強く依存する。加えて、上記で説明したように、フォトダイオード空乏領域の内側又は近接した欠陥及びトラップサイトは、発生した暗電流の大きさに強く影響を及ぼす。要するに、暗電流は、フォトダイオード空乏領域の内側又は近接したトラップサイトから発生した電流の結果であり、すなわちシリコン／表面インターフェースでの表面漏洩；空乏領域における高電界の結果としてのバンド間トンネリング誘起キャリア発生；フォトダイオードの横側壁から来る接合部漏洩；及び例えば、ストレス誘起及びトラップ支援トンネリングのような分離コーナーからの漏洩の結果である。
【０００９】
ＣＭＯＳイメージャは、典型的に、領域２６において収集された電荷を完全に収集して蓄積することが出来ないことの結果としての、低い信号対ノイズ比率及び狭いダイナミックレンジにも悩まされる。ピクセル電気信号の大きさは、フォトアレイにおける光子の収集のために非常に小さいので、ピクセルの信号対ノイズ比率及びダイナミックレンジは、出来るだけ高くあるべきである。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、減少した暗電流及び増加したフォトダイオードキャパシタンス並びに、隣接するピクセルセンサセル同士間の減少したピクセルスペース、減少したクロストーク及びブルーミングを示す、改良されたＣＭＯＳイメージャが必要である。ＣＭＯＳイメージャのための分離領域も必要であり、それは、（i）最小幅を有して、ピクセルフィルファクタ（ピクセル濃度）を増加し、一方でＣＭＯＳイメージャの隣接するピクセルの感光性要素同士間の電気的及び物理的分離を行い；（ii）電流発生又は電流漏洩を防止し；且つ（iii）フォトダイオードにおける光吸収によって発生した電子をピクセルセンサセルのフォトダイオードの電荷収集領域へ戻す反射バリアとして働く。
【００１１】
これらの改良を示す活性ピクセルフォトセンサを製造する方法並びに暗電流を取り除き及びＣＭＯＳイメージャの隣接するピクセルセンサセル間のクロストークを減少する分離技術が必要である。
【課題を解決するための手段】
【００１２】
一様態において、本発明は、ＣＭＯＳイメージャの隣接するピクセルセンサセルのフォトセンサの物理的及び電気的分離を提供するピクセルセンサセルの分離領域の代わりに形成される第１の導電型のバリア注入領域を提供する。バリア注入領域は、第１の幅を有する第１の領域、及び、第１の領域の下方に配置され、第１の幅よりも大きい第２の幅を有する第２の領域を備える。第１の領域は、ＣＭＯＳイメージャのピクセルセンサセルの隣接するフォトダイオードの第２の導電型のドープ領域から、横方向に離間されている。第１の領域は、約０．４ミクロン未満、好ましくは約０．２ミクロン未満の幅を有し、それが、隣接するピクセルセルのフォトセンサ同士間等の隣接するピクセルセルの要素同士間に最小の離間を提供し、ＣＭＯＳイメージャのピクセル密度を改善する。
【００１３】
バリア注入領域の第２の領域は、第１の領域の下方に且つそれに接触して配置され、約０．６から約１．２ミクロン、より好ましくは約０．８ミクロンの、第１の幅よりも大きな幅を有する。バリア注入領域の第１及び第２の領域は、基板表面の下方で、異なるエネルギー及びドーピングレベルで複数回の第１の導電型の注入を行うことによって形成される。
【００１４】
その他の様態において、本発明は、ＣＭＯＳイメージャの基板表面の下方且つピクセルセンサセルのフォトセンサに隣接してバリア注入領域を形成する方法を提供する。バリア注入領域は、（i）第１の注入を行い、基板表面の下方に、約０．４ミクロン未満、好ましくは約０．２ミクロン未満の第１の幅を有する第１の注入領域を形成すること；及び（ii）第２の注入を行い、第１の注入領域の下方に、約０．６から約１．２ミクロン、より好ましくは約０．８ミクロンの第２の幅を有する第２の注入領域を形成することによって、形成される。
【００１５】
本発明のこれら及びその他の特徴及び利益は、添付の図面及び本発明の示された例示的な実施形態に関連して提供される以下の詳細な説明からより明らかとなるだろう。
【発明を実施するための最良の形態】
【００１６】
以下の詳細な説明において、詳細な説明の一部を成す添付の図面を参照し、そこにおいて、本発明が実施される具体的な実施形態を実例として示す。それらの実施形態は、十分に詳細に記述され、当業者が本発明を実施できるようにし、又、その他の実施形態が利用されてもよいこと、及び、論理及び電気に関する変更は、本発明の精神及び範囲から逸脱することなく行われてもよいことは、理解されるべきである。
【００１７】
”ウエハ”及び”基板”という用語は、シリコンを含む半導体ベースの材料、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイア（ＳＯＳ）技術、ドープ及び非ドープ半導体、ベース半導体基盤によって支持されるシリコンのエピタキシャル層、及びその他の半導体構造として理解されるべきである。更に、以下の説明において”ウエハ”又は”基板”に言及する際、先行の処理ステップを利用して、領域又は接合部を、ベースの半導体構造又は基盤内又はその上に形成してもよい。加えて、半導体は、シリコンベースである必要はないが、シリコンゲルマニウム、シリコン・オン・インシュレータ、シリコン・オン・サファイア、ゲルマニウム、ガリウムヒ素、又はその他の半導体材料をベースとしてもよい。
【００１８】
”ピクセル”という用語は、電磁放射線を電気信号に変換するためのフォトセンサ及びトランジスタを収容しているピクチャエレメントユニットセルを指す。例示の目的で、代表ピクセルの一部が、ここにおいて図面及び説明で例示され、典型的には、イメージャにおける全てのイメージャピクセルの製造は、同様の方法で同時に進行する。
【００１９】
”最小離間された”という言葉は、本発明の実施形態に従って互いに離間された少なくとも２個の隣接するピクセル同士間の最小距離を指す。本発明の目的上、”最小離間された”という言葉は、約０．４ミクロン未満、好ましくは約０．２ミクロン未満の距離を指す。
【００２０】
さて、図面を参照すると、同様の要素は同様の参照番号によって示され、図３乃至図９は、基板１１０の表面の下方に、且つ、隣接する４トランジスタ（４Ｔ）ピクセルセンサセル１００、１００ａ（図９）のフォトダイオード１８８、１８８ａとして形成されるフォトセンサの電荷収集領域１２６、１２６ａに隣接して配置されるバリア注入領域２００を形成する方法の例示的な実施形態を図示する。以下に詳細に説明するように、バリア注入領域２００は、第１の導電型のドーパントを、異なるエネルギー及び／又は注入量（ｄｏｓａｇｅ）で、ｐ型エピタキシャル（エピ）層１１０ａの表面の下方に注入して、第１の幅を有する第１の注入領域１９９、及び第１の幅よりも大きな第２の幅を有する第２の注入領域２９９を形成することによって形成される。第２の注入領域２９９は、第１の注入領域の下方に配置され、第１の注入領域をＰ＋基板１１０ｂの上表面に接続し、従って、隣接するピクセル同士間のクロストークを減少し及びブルーミングを減少する。
【００２１】
本発明は、４トランジスタ（４Ｔ）ピクセルセルにおける使用に関連して以下に記述されるが、本発明は、例えば、電荷転送トランジスタを排除した点で４Ｔセルと異なる３トランジスタ（３Ｔ）セルを含むあらゆるＣＭＯＳイメージャに対する、及び、５個以上のトランジスタを有するピクセルセルに対する適用性も有することは、留意すべきである。
【００２２】
図３乃至図９は、図２におけるものと同一の図面である断面図に沿った基板１１０を例示する。例示の目的のため、図３乃至図９は、ベース半導体によって支持されるエピタキシャル層を備える基板１１０を例示する。もし、ｐ＋エピタキシャル基板層が望ましいならば、図３に例示するように、ｐ型エピタキシャル（エピ）層１１０ａ（図３）を、高度にドープされたＰ＋基板１１０ｂの上に形成する。ｐ型エピタキシャル層１１０ａは、約２ミクロンから約１２ミクロン、より好ましくは、約２ミクロンから約７ミクロンの厚みに形成されてもよく、１ｃｍ３当たり約１×１０１４から約５×１０１６アトム、より好ましくは、１ｃｍ３当たり約５×１０１４から約５×１０１５アトムの範囲におけるドーパント濃度を有してもよい。Ｐ＋基板１１０ｂは、約０．００１Ω‐ｃｍから約１Ω‐ｃｍ、より好ましくは、約０．０１Ω‐ｃｍから約０．１Ω‐ｃｍの電気抵抗を有する高度にドープされた基板である。
【００２３】
図３は、ｐ型エピタキシャル層１１０ａの上に形成される多層転送ゲートスタック１３０、１３０ａも例示し、各々が、夫々第１及び第２の隣接するピクセル領域Ａ及びＢに対応する。転送ゲートスタック１３０の要素は、転送ゲートスタック１３０ａの要素と同様であり、従って、簡単にするために、ゲートスタック１３０の要素のみの説明が行われる。
【００２４】
転送ゲートスタック１３０は、ｐ型エピタキシャル層１１０ａ上に成長又は堆積された酸化シリコンの第１のゲート酸化層１３１、ドープポリシリコン又はその他の適切な導体材料の導電層１３２、及び第２の絶縁層１３３を備え、これは、例えば、酸化シリコン（二酸化シリコン）、窒化物（シリコン窒化物）、酸窒化物（酸窒化シリコン）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、又はＯＮＯ（酸化物−窒化物−酸化物）で形成されることができる。第１及び第２の絶縁層１３１、１３３及び導電層１３２は、従来のデポジション及びエッチング方法、例えば、とりわけ、ブランケット化学蒸着（ＣＶＤ）又はプラズマ化学気相成長（ＰＥＣＶＤ）、そしてその後に続くパターンエッチングによって、形成されてもよい。
【００２５】
必要に応じて、シリサイド層（図示せず）も、多層ゲートスタック１３０において、導電層１３２と第２の絶縁層１３３の間に形成されてもよい。イメージャ回路設計における全てのその他のトランジスタのゲート構造が、この追加的に形成されたシリサイド層を有することが好ましい。このシリサイド層は、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、モリブデンシリサイド、又はタンタルシリサイドでよい。シリサイド層は、ＴｉＮ／Ｗ又はＷＮＸ／Ｗのようなバリア層／高融点金属でも可能であり、又は全体にＷＮＸで形成されることが可能である。
【００２６】
ここで図４を参照する。ゲートスタック１３０、１３０ａの形成後、第１のフォトレジスト層１６７を、図３の構造の上に、約１，０００オングストロームから約５０，０００オングストロームの厚みに形成する。第１のフォトレジスト層１６７をパターニングし、本発明の実施形態に従って第１の注入領域が形成される隣接するピクセル同士間のｐ型エピタキシャル層１１０ａのエリア１０１（図４）の上に第１の開口１６８を得る。図４に例示するように、第１のフォトレジスト層１６７をパターニングし、第１の開口１６８の片側に、フォトレジスト層１６７が、第１及び第２のピクセル領域Ａ及びＢの各々内で距離”Ｗ１／２”だけ延出するようにする。距離Ｗ１は、好ましくは、約０．４ミクロン未満であり、より好ましくは、約０．２ミクロン未満であり、第１の注入領域１９９（図６）の幅Ｗ１を表す。
【００２７】
次に、図４の構造は、例示の目的でｐ型である第１の導電型のドーパントによって第１のドーパント注入１６９（図５）を施される。このように、ｐ型イオンを、開口１６８を介してｐ型エピタキシャル層１１０ａのエリア１０１に注入し、図６に例示するように、第１のｐ型ウェル領域１９９（又は第１の注入領域１９９）を形成する。第１のｐ型ウェル領域１９９は、ｐ型エピタキシャル層１１０ａの表面１１１ａの下方に延出し、以下に記述するように、２個の隣接するフォトダイオードが形成されるべき基板１１０の活性エリアＡ及びＢに隣接して配置される。第１のｐ型ウェル領域１９９の、厚みＴ１（図６）として示される、基板１１０への深さは、約０．５から約２ミクロンであり、より好ましくは、約１ミクロンである。
【００２８】
ドーパント注入１６９を行い、ボロンやインジウム等の、ｐ型イオンを、ｐ型エピタキシャル層１１０ａのエリア１０１に注入し、第１のｐ型ウェル領域１９９（図６）を形成する。イオン注入１６９は、５０ｋｅＶ乃から約１ＭｅＶ、より好ましくは、約１００ｋｅＶから約５００ｋｅＶのエネルギーで行われてもよい。第１のｐ型ウェル領域１９９における注入ドーズは、１ｃｍ２当たり約５×１０１１から約５×１０１３アトムの範囲内であり、好ましくは、１ｃｍ２当たり約１×１０１２から約５×１０１２アトムの範囲内である。必要に応じて、複数回の注入を使用して、第１のｐ型ウェル領域１９９のプロファイルを調整してもよい。加えて、第１のｐ型ウェル領域１９９を形成する注入又は複数回の注入は、角度付けされてもよいし、又は少なくとも一回の角度付けられた注入に関連して使用されてもよい。
【００２９】
図６に示す第１のｐ型ウェル領域１９９の形成後、第１のパターニングされたフォトレジスト１６７を、例えば酸素プラズマ等の従来の技術によって取り除く。この点における構造を、図６に描く。
【００３０】
第２のマスクされたドーパント注入を、例示目的ではｐ型である第１の導電型のドーパントによって行い、第１のｐ型ウェル領域１９９の直接真下に、且つそれに接触して、基板のエリアにイオンを注入し、且つ、図８に示すように、第２のｐ型ウェル領域２９９を形成する。このために、約１３，０００オングストロームから約１００，０００オングストロームの厚みを有する第２のフォトレジスト層２６７（図７）を、図６の構造の上に形成し、図７に示すように、パターニングして第２の開口２６８を得る。図７に例示するように、第２のフォトレジスト層２６７をパターニングして、第２の開口２６８の片側で、フォトレジスト層２６７が、第１及び第２のピクセル領域Ａ及びＢの各々内に距離”Ｗ２／２”だけ延出するようにする。好ましくは、距離Ｗ２は、約０．６から約１．２ミクロン、より好ましくは、約０．８ミクロンであり、第２の注入領域２９９（図８）の上幅Ｗ２を表す。図のように、開口２６８の幅Ｗ２は、開口１６８の幅Ｗ１よりも大きい。
【００３１】
第２のドーパント注入２６９を行い、ボロンやインジウム等のｐ型イオンを、ｐ型エピタキシャル層１１０ａの領域１０２に注入し、第２のｐ型ウエル領域２９９（図８）を形成する。第２のドーパント注入２６９は、基板１１０をイオン注入機に配置して開口２６８を通して適切なｐ型ドーパントイオンを注入することによって行ってもよい。イオン注入２６９は、５０ｋｅＶから約３ＭｅＶ、より好ましくは、約２００ｋｅＶから約１．５ＭｅＶのエネルギーで行ってもよい。第２のｐ型ウェル領域２９９における注入ドーズは、第１のｐ型ウェル領域１９９における注入ドーズと同一でも異なっていてもよい。単に例示の目的のため、第２のｐ型ウェル領域２９９における注入ドーズは、１ｃｍ２当たり約５×１０１１から約５×１０１３アトムの範囲内であり、好ましくは、１ｃｍ２当たり約１×１０１２から約５×１０１２アトム以内である。必要に応じて、複数回の注入を使用して、第２のｐ型ウェル領域２９９のプロファイルを調節してもよい。加えて、第２のｐ型ウェル領域２９９を形成する注入又は複数回の注入は、角度を付されてもよいし、又は少なくとも一回の角度を付された注入に関連して使用されてもよい。
【００３２】
図８に例示するように、例示の実施形態に従って、第２のｐ型ウェル領域２９９は、約０．６から約１．２ミクロン、より好ましくは、約０．８ミクロンの上幅Ｗ２、及び、約０．８から約１．４ミクロン、より好ましくは、約１．０ミクロンの下幅Ｗ３を有する台形断面を有する。しかしながら、本発明は、その他の様々な断面形状、例えば、とりわけ、長方形状を有する第２のｐ型ウェル領域２９９も考慮している。厚みＴ２（図８）によって示される、第２のｐ型ウェル領域２９９の基板１１０への深さは、約１．５から約１２ミクロン、より好ましくは、約５ミクロンである。
【００３３】
第２のドーパント注入２６９（図７）の後、第２のフォトレジスト層２６７を、例えば酸素プラズマ等の従来の技術によって取り除く。この点の構造は、図８に描かれる。
【００３４】
さて、図９を参照すると、次に、４トランジスタ（４Ｔ）ピクセルセンサセル１００、１００ａのフォトダイオード１８８、１８８ａの要素を、本発明のバリア注入分離領域２００の第１及び第２のｐ型注入領域１９９、２９９に隣接して形成する。本発明は、感光性要素としてフォトダイオードを参照して以下に記述されるが、本発明は、この例示の実施形態に制限されず、とりわけ、フォトコンダクタ及びフォトゲート等の様々な感光性要素に隣接する注入領域２００の形成を考慮に入れている。
【００３５】
本発明の例示の実施形態に従うと、フォトダイオード１８８、１８８ａの各々は、夫々領域１２４、１２４ａ、ｐ型エピタキシャル層１１０ａ、及び領域１２６、１２６ａによって形成されたｐ‐ｎ‐ｐフォトダイオードである。ｎ型領域１２６、１２６ａ（図９）は、例示目的では、ｎ型である第２の導電型のドーパントを、基板のエリアに、隣接するピクセルセルの活性エリアＡ及びＢの直接真下に、且つバリア注入領域２００に隣接して注入することによって、形成される。図９に示すように、ｎ型領域１２６、１２６ａは、第１のｐ型ウェル領域１９９から水平方向に約１０から約２０ｎｍの距離”ｄ２”だけ離間されている。図９は、第１のｐ型ウェル領域１９９から少し離間されたｎ型領域１２６、１２６ａを例示するが、本発明は、この実施形態に制限されず、少なくとも片側で第１のｐ型ウェル領域１９９に隣接且つそれに接するｎ型領域１２６、１２６ａの形成を考慮に入れている。
【００３６】
更に、図９は、第２のｐ型ウェル領域２９９から、垂直方向に、約１００から約５００ｎｍ、より好ましくは、約３００ｎｍの距離”ｄ１”だけ僅かに離間されたｎ型領域１２６、１２６ａを例示し、本発明は、第２のｐ型ウェル領域２９９が、少なくとも一方向（例えば、垂直方向）又は垂直及び水平の両方向にｎ型領域１２６、１２６ａに接触する実施形態も考慮に入れている。
【００３７】
注入ｎドープ領域１２６、１２６ａは、光生成電子を収集するための感光性電荷蓄積領域を形成する。イオン注入は、基板１１０をイオン注入機に配置し、適切なｎ型ドーパントイオンを、２０ｋｅＶから５００ｋｅＶのエネルギーで基板１１０に注入し、ｎドープ領域１２６、１２６ａを形成することによって行われることができる。ヒ素、アンチモン、又はリン等のｎ型ドーパントを採用してもよい。ｎドープ領域１２６、１２６ａ（図９）におけるドーパント濃度は、１ｃｍ３当たり約１×１０１５から約１×１０１８アトムの範囲内であり、より好ましくは、１ｃｍ３当たり約５×１０１６から約５×１０１７アトムの範囲内である。必要に応じて、複数回の注入を使用して、ｎドープ領域１２６、１２６ａのプロファイルを調節してもよい。領域１２６、１２６ａを形成する注入は、角度付けられた注入でもよく、それは、ゲートスタック１３０、１３０ａに向かって注入の方向を角度付けることによって形成される。
【００３８】
例示の目的では、ｐ型である第１の導電型のドーパントによる他のドーパント注入を行い、ｐ型イオンを、注入ｎ型領域１２６、１２６ａの上且つ転送ゲート１３０、１３０ａとバリア注入領域２００との間で、基板のエリアに注入して、今完了したフォトダイオード１８８、１８８ａ（図９）のｐ型ピン止め表面層１２４、１２４ａを形成するようにする。
【００３９】
ｐ型ピン止め表面層１２４、１２４ａも、例示の目的では、ｐ型である第１の導電型のドーパントによるドーパント注入によって形成し、ｐ型イオンを、注入ｎ型領域１２６、１２６ａの上且つ転送ゲート１３０、１３０ａとバリア注入領域２００との間で、基板のエリアに注入するようにする。
【００４０】
図９は、多層ゲートスタック１３０、１３０ａに隣接し、且つｐ‐ｎ‐ｐフォトダイオード１８８、１８８ａのｎ型ドープ領域１２６、１２６ａに対向して配置されるｎ型浮遊拡散領域１２９、１２９ａも例示する。このように、多層転送ゲートスタック１３０、１３０ａは、フォトダイオード１８８、１８８ａの電荷収集領域１２６、１２６ａに蓄積された電荷を浮遊拡散領域１２９、１２９に転送する。
【００４１】
ｎ型領域１２６、１２６ａに隣接する図９のバリア注入分離領域２００は、ｐ‐ｎ‐ｐフォトダイオード１８８、１８８ａのｎドープ領域１２６、１２６ａにおいて光によって発生した電子に対する反射バリアとして働く。光子状の光放射がフォトサイト領域１２６、１２６ａに当たると、光エネルギーが電子に変換され、その電子はｎドープ領域１２６、１２６ａに蓄積される。光の吸収が、電子正孔対を創出する。ｐウェル又はｎ型エピタキシャル層におけるｎドープフォトサイトの場合、蓄積されるのは電子である。ｎウェルにおけるｐドープフォトサイトの場合、蓄積されるのは正孔である。従って、ｐ型エピタキシャル層１１０ａにおいて形成されるｎチャネルデバイスを有する上述した例示の実施形態において、ｎドープフォトサイト領域１２６、１２６ａに蓄積されるキャリアは電子である。バリア注入分離領域２００は、バンドダイアグラムを変更する濃度勾配を形成することによって基板１１０に対するキャリア損失を減少するように働き、且つｎドープフォトサイト領域１２６、１２６ａに戻る方向に電子を反射するように働き、それによって、隣接するピクセルセンサセル同士間のクロストークを減少する。
【００４２】
電荷収集領域において光によって発生した電子に対する反射バリアを提供することに加えて、バリア注入分離領域２００は、フォトセンサ同士間の分離、例えば、バリア注入領域２００の反対側に配置される隣接するフォトダイオード（隣接するｐ‐ｎ‐ｐフォトダイオード１８８ａ等）からのｐ‐ｎ‐ｐフォトダイオード１８８の分離を提供する。
【００４３】
バリア領域及びフォトセンサ同士間の分離を行うことに加えて、バリア注入分離領域２００は、浅いトレンチ分離領域の形成、ひいてはそのような浅いトレンチ分離領域の底部に沿うトラップサイトの形成も行わない。トレンチ分離領域の底部に沿うそれらのトラップサイトの形成を削除する結果として、暗電流の発生及び漏洩が減少される。バリア注入領域２００は、ｐ型エピタキシャル層１１０ａをＰ＋基板１１０ｂに”接続する”ことも行ってクロストークを最小にし、改善したピクセルスケーリングを可能にする。
【００４４】
夫々のゲート４０、５０、及び６０及びゲートの両側のソース／ドレイン領域と関連するように、図１に示されるリセットトランジスタ、ソースフォロワトランジスタ、及び行選択トランジスタを含む、ピクセルセンサセル１００、１００ａの残りのデバイスも、公知の方法によって形成する。従来の処理ステップを採用して、接点及び配線を形成してピクセルセル１００、１００ａにおけるゲートライン及びその他の接続を接続してもよい。例えば、表面全体を、平坦化されエッチングされて接点孔を提供するＣＭＰである、例えば、二酸化シリコン、ＢＳＧ，ＰＳＧ，又はＢＰＳＧ等の保護層によって覆い、その接点孔は、必要に応じて、次に金属化して、リセットゲート、転送ゲート、及びその他のピクセルゲート構造への接点を提供する。その他の回路構造に対する導体及び絶縁体の従来の多層も使用して、ピクセルセンサセルの構造を相互接続してもよい。
【００４５】
本発明に従って構成されたピクセルを有する接続されたＣＭＯＳイメージャ６４２を有する、典型的なプロセッサベースのシステム６００が、図１０に例示される。プロセッサベースのシステムは、ＣＭＯＳイメージセンサを含むことの出来るデジタル回路を有するシステムの例示である。制限することなしに、そのようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車両ナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、星追跡機システム、動き検出システム、画像安定化システム、及び高解像度テレビのためのデータ圧縮システムを含むことが出来、それらの全てが、本発明を利用することが出来る。
【００４６】
コンピュータシステム等のプロセッサベースのシステムは、例えば一般に、バス６５２を介して入力／出力（Ｉ／Ｏ）デバイス６４６と通信する中央演算処理装置（ＣＰＵ）６４４、例えば、マイクロプロセッサ、を備える。ＣＭＯＳイメージセンサ６４２も、バス６５２を介して前記システムと通信する。コンピュータシステム６００は、ランダムアクセスメモリ（ＲＡＭ）６４８も含み、コンピュータシステムの場合、バス６５２を介してＣＰＵ６４４とも通信する、フロッピーディスクドライブ６５４、及びコンパクトディスク（ＣＤ）ＲＯＭドライブ６５６又はフラッシュメモリカード６５７等の、周辺デバイスを含んでもよい。プロセッサ６５４、ＣＭＯＳイメージセンサ６４２、及びメモリ６４８を単独のＩＣチップに一体化することも望ましい。
【００４７】
上記の実施形態は、ｐ型バリア注入領域２００に隣接して形成されるｎ型電荷収集領域１２６、１２６ａを有するｐ‐ｎ‐ｐフォトダイオード１８８、１８８ａ（図９）等の、隣接するピクセルセルのｐ‐ｎ‐ｐフォトダイオードとしてのフォトセンサの形成を参照して記述されたが、本発明はこの実施形態に制限されないことは理解されるべきである。従って、本発明は、ｎ型バリア注入領域、フォトゲート、及びその他の型のフォトセンサに隣接して形成されるｐ型電荷収集領域を備えるｐ‐ｎ‐ｐフォトダイオードを含むその他のフォトセンサへの等しい適用性を有する。勿論、全ての構造のドーパント及び導電型は、ＰＭＯＳトランジスタに対応する転送ゲートによって、適宜に変更するだろう。更に、本発明の実施形態は、ｐ‐ｎ‐ｐフォトダイオードを参照して上述されたが、本発明はｎ‐ｐ又はｐ‐ｎフォトダイオードへの適用性も有する。
【００４８】
加えて、上で述べたように、本発明は、隣接するピクセルセンサセルの感光性要素の電荷収集領域を分離する唯一のバリア注入分離領域２００の形成を参照して記述されたが、本発明は、基板上の様々な位置に配置されてピクセルを分離する多数のそのようなバリア注入領域の形成も意図している。更に、本発明は、４トランジスタ（４Ｔ）ピクセルセルにおける使用のために転送トランジスタ接続の転送ゲートを参照して上述されているが、本発明は、特に、５トランジスタ（５Ｔ）ピクセルセル、６トランジスタ（６Ｔ）ピクセルセル、又は３トランジスタ（３Ｔ）セルへの適用性も有する。
【００４９】
上記の説明及び図面は、本発明の特徴及び利益を達成する例示の実施形態の例示とのみ見なされるべきである。具体的なプロセス条件及び構造に対する変形及び置き換えは、本発明の精神及び範囲から逸脱することなく行われることが出来る。従って、本発明は、前記の説明及び図面によって制限されるものとして見なされるべきではなく、しかし添付の請求項の範囲によってのみ制限される。
【図面の簡単な説明】
【００５０】
【図１】例示的な従来のＣＭＯＳイメージセンサピクセルの上面図である。
【図２】線２‐２’に沿って切断された、図１のＣＭＯＳイメージセンサの概略的断面図である。
【図３】処理の初期段階における、本発明に従うバリア注入領域の製造を例示するＣＭＯＳイメージセンサピクセルの概略断面図である。
【図４】本発明の一実施形態に従う、図３に示す処理に続く処理の段階での、図３のＣＭＯＳイメージセンサフラグメントの概略的断面図である。
【図５】図４に示す処理に続く処理の段階での、図３のＣＭＯＳイメージセンサピクセルの概略的断面図である。
【図６】図５に示す処理に続く処理の段階での、図３のＣＭＯＳイメージセンサピクセルの概略的断面図である。
【図７】図６に示す処理に続く処理の段階での、図３のＣＭＯＳイメージセンサピクセルの概略的断面図である。
【図８】図７に示す処理に続く処理の段階での、図３のＣＭＯＳイメージセンサピクセルの概略的断面図である。
【図９】図８に示す処理に続く処理の段階での、図３のＣＭＯＳイメージセンサピクセルの概略的断面図である。
【図１０】本発明に従って製造されるＣＭＯＳイメージセンサを内蔵するコンピュータプロセッサシステムの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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