(57)【要約】  加速領域、光放射および吸収レイヤー、および任意のエネルギーろ過領域から成る活性レイヤーを持ったサブ１００ｎｍＣＭＯＳを含む、ＣＭＯＳをモノリシックに集積した光素子を開示する。光放射または吸収はバルクシリコン、バルク・ゲルマニウム、厚膜ＳＯＩ、薄膜ＳＯＩ、薄膜ＧＯＩなどの、基板の既定のＣＭＯＳ活性領域上に置かれたフィルムに対する印加電圧によって制御される。
2008508702.tif 000002
【特許請求の範囲】
【請求項１】
光の放射または吸収がバルクＳｉ、バルクＧｅ、厚膜ＳＯＩ、薄膜ＳＯＩ、薄膜ＧＯＩなどの基板の所定のＣＭＯＳ活性領域上に積層された膜に対する適用電圧によって制御されることを特徴とする、加速領域、光放射および吸収層、および任意のエネルギーろ過領域から成る活性層を持った、サブ１００ｎｍ  ＣＭＯＳを含む、ＣＭＯＳをモノリシックに積層した光素子。
【請求項２】
光活性層膜がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、ＳｉＧｅＣＳｎなどのランダム合金のような擬似形態の間接バンドギャップで作られており、その中で積層された膜の内側で熱キャリアの衝撃イオン化によって光が放射されること；
光活性層膜がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、ＳｉＧｅＣＳｎなどの超格子のような擬似形態の直接的バンドギャップ材料で作られており、その中で膜の前方傾斜によって、または積層された膜の内側で熱キャリアの衝撃イオン化によって光が放射されること；
光活性層膜がＳｉ2Ｓｎ2Ｃおよび／またはＧｅ3ＳｎＣなどの擬似形態の直接バンドギャップ材料で作られており、その中で膜の前方傾斜によって、または積層された膜の内側で熱キャリアの衝撃イオン化によって光が放射されること；
光活性層膜がＣｕＩｎ1-xＧａxＳ2またはＳｉＣＡＩＮなどのグループIVに属さない擬似形態の直接バンドギャップ材料で作られており、その中で膜の前方傾斜によって、または積層された膜の内側で熱キャリアの衝撃イオン化によって光が放射されること；
光活性層は、雪崩モードを含めて、光センサーとして作動させることもできる；
その中で雪崩が起こる材料の絶対バンドギャップが低いほど、雪崩を開始するに必要とする適用電圧は低くなる；
直接の、擬似直接の、および間接のバンドギャップ活性領域での効率的な放射性の再結合のための新規少数キャリア注入機構；
０．３１２ｅＶから３．２ｅＶまでのバンドギャップで、エピタキシャル直接および擬似直接のバンドギャップ材料を積み上げて、定量のウエルおよび／または超格子を形成する可能性；
を特徴とする、単一層平坦性を持つことができる、シリコン基板上に作られた請求項１記載の光素子。
【請求項３】
光活性層膜がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、ＳｉＧｅＣＳｎなどのランダム合金のような擬似形態の間接バンドギャップで作られており、その中で積層された膜の内側で熱キャリアの衝撃イオン化によって光が放射されること；
光活性層膜がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、ＳｉＧｅＣＳｎなどの超格子のような擬似形態の直接的バンドギャップ材料で作られており、その中で膜の前方傾斜によって、または積層された膜の内側で熱キャリアの衝撃イオン化によって光が放射されること；
光活性層膜がＧｅＳｎランダム合金および／または超格子などの擬似形態の直接バンドギャップ材料で作られており、その中で膜の前方傾斜によって、または積層された膜の内側で熱キャリアの衝撃イオン化によって光が放射されること；
光活性層膜がＡｌＧａＡｓ合金および超格子などのグループIVに属さない擬似形態の直接バンドギャップ材料で作られており、その中で膜の前方傾斜によって、または積層された膜の内側での熱キャリアの衝撃イオン化によって光が放射されること；
光活性層は、雪崩モードを含めて、光センサーとして作動させることもできる；
その中で雪崩が起こる材料の絶対バンドギャップが低いほど、雪崩を開始するに必要とする適用電圧は低くなる；
直接の、擬似直接の、および間接のバンドギャップ活性領域での効率的な放射性の再結合のための新規少数キャリア注入機構；
０．３１２ｅＶから３．２ｅＶまでのバンドギャップで、エピタキシャルの直接および擬似直接のバンドギャップ材料を積み上げて、定量のウエルおよび／または超格子を形成する可能性；
を特徴とする、単一層の、平坦性を持つことができる、シリコン基板上に作られた請求項１記載の光素子。
【請求項４】
光がエピタキシャル膜からその表面および基板に垂直に放射されることを特徴とする請求項１、２、および３のいずれか１項記載の光素子。
【請求項５】
適用されたバイアスが破断電圧未満になるように雪崩式フォトダイオードとして作動させることができることを特徴とする請求項１、２、３および４のいずれか１項記載の光素子。
【請求項６】
前側だけからの光放射および／または吸収；
後側だけからの光放射および／または吸収；
前側および後側からの光放射および／または吸収；
を特徴とする光学的に垂直なキャビティに埋設された薄膜ＳＯＩまたは薄膜ＧＯＩ上に作成された請求項４および５のいずれか１項記載の光素子。
【請求項７】
当該ＭＯＳＦＥＴと光活性層の下部電極の源泉／排出領域の同一ドーピング形式；
光層の下の活性領域と隣接するＭＯＳＦＥＴとの源泉／排出領域とを電気的に接続することによって光活性層の下部電極への接点が作られる；
バルクまたは厚膜ＳＯＩまたはＧＯＩ基板では、光層の下の活性領域と隣接するＭＯＳＦＥＴの源泉／排出領域とを接続することは、活性領域のドーピング形式と該ＭＯＳＦＥＴ源泉／排出領域のドーピング形式とを同一にした「ウエル・インプラント」で達成される；
バルクまたは厚膜ＳＯＩまたはＧＯＩ基板では、光層が上に積層された活性領域は隔離（例えば浅い溝）によって囲まれ、「ウエル・インプラント」は該ＭＯＳＦＥＴの源泉／排出領域と直接隣接している領域のオキサイド投入された溝の下に導通路を設ける；
光活性層の上部電極への接点はマトリックスの全てのセルに共通としてよい；
以上の事項を特徴とする、請求項１から６のいずれかのＭＯＳＦＥＴと装置とを一体化した、大型マトリックスを形成するための複製に適するレイアウト・セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体接続部からの光放射、特にはそれらの接続部が雪崩状の光放射ダイオード（ＡＬＥＤ）の活性領域として雪崩モードで操作され、それによって間接的な帯域放射ができるようにしたものである。それは、「光放射素子」（以下、ＬＩＸＥＬという）を形成する、サブミクロンおよびサブ１００ｎｍＣＭＯＳ技術をもった、ＡＬＥＤのモノリシック集積に適した、素子レイヤーの設計および配置、並びに製作の方法に関する。ＬＩＸＥＬはシリコンのバルク基板、厚膜ＳＯＩ基板、または超薄膜シリコン−オン−絶縁体（ＳＯＩ）基板、並びにゲルマニウムのバルク基板または超薄膜ゲルマニウム−オン−絶縁体（ＧＯＩ）基板で完成させてもよい。薄膜ＧＯＩの基板はサブ４５ｎｍＣＭＯＳ技術用に用いるべき良好な候補である。
【背景技術】
【０００２】
初期の半導体技術には、雪崩モードで操作されたシリコン接合部は白色の光を放射することが認められていた。実際、長波長赤外線域（ＬＷＩＲ）から紫外線域（ＵＶ）まで電磁スペクトルの大きい領域を横切って光放射が起こっているようである。そのような光子エネルギーの広い間隔は、異なった蓋然性と有効性とを持つ物理学的機構が、光子の放射を担うことの表れである。この話題についての最近の検討は、N.Akil,S.E.Kerns,D.V.Kerns,Jr.,A,Hoffmann,J.-P.Charles,IEEE Trans.on Elect.Dev.,Vol.46,No.5,May 1999,pp.1022-1028,の雪崩降状でのシリコン接合部による光子生成の多機構モデル」、およびM.de la Bardonnie,D.Jiang,S.E.Kerns,D.V.Kerns,Jr.,P.Mialhe,J.-P.Charles,A.Hoffmann,「シリコン接合部からの雪崩光放射のエージングについて」、IEEE Trans.on Elect.Dev.,Vol.46,No.6,June 1999,pp.1234-1239 に見出すことができる。
【０００３】
それらの機構のいくつかは、（１）（１ａ）熱い電子と熱孔、（１ｂ）熱い孔と熱電子、（１ｃ）熱い電子と熱い孔との間のバンド間遷移；（２）（２ａ）伝導帯域内のおよび／または（２ｂ）価電子帯内の、バンド間遷移；（３）イオン化された不純物によるホットキャリアの散乱に起因する制動放射であると考えられている。
【０００４】
シリコンが光を放射できることについて１９５０年台から多数の実験的証拠があったけれども、効率は何時も非常に低かった：即ち、大雑把に言ってバンドギャップを横切る１０の７乗の再結合の中で僅かに１の発光しか無い程度であった。この低い効率はシリコンの帯域構造の細部と結びついている、即ち最小のバンドギャップは素子の設計／幾何学に対して、またプロセスの構造に対して、間接的に１．１ｅＶとなっている。
【０００５】
従来の雪崩型の発光素子は横方向かまたは縦方向かのｐｎ結合をするようにバルク基板内へのイオンの注入によって行われる。何れの場合でも、光を放射する位置は基板表面から何百ナノメーターも離れたところで行われることができるので、その結果基板の最小のバンドギャップよりも大きいエネルギーを持った光子が吸収されて、それによって外部の力の効率を大きく減退させる。
【０００６】
帯域構造、素子設計、およびプロセス構築という、上述の全ての理由によって、雪崩モードで操作されたシリコン接続部からの光の放射について実用的な適用に利点を持つことは不可能であった。これと反対に、従来のＣＭＯＳ技術はｐｎ結合部のバンドギャップの工学のためには他の半導体材料の集積化に対して従いやすいものではない。こう言った理由で、ＣＭＯＳでの効率的な発光素子の完全なモノリシック集積はできなかった。
【０００７】
ＷＯ  ２００２／３３７５５およびＷＯ  ２００４／０２７８７９に開示された装置およびプロセスの構築並びに同時未決の出願に開示された新規の配置設計に基づいて、本発明は光放射地帯が半導体基板以外の材料（例えば、シリコンまたはゲルマニウム）で作られ得る、サブ−１００ｎｍ技術を含む、ＡＬＥＤを進歩したＣＭＯＳと一枚岩状に積層させることができるようにする、新規の製作方法、素子レイヤー、および配置設計を提供する。それはまた、光放射の効率を増大させるための最適化されたドーピングおよび異種結合の輪郭、並びに一定の範囲の周波数で、即ち１．３μｍから１．５５μｍの範囲での光の放射をするための最適化された輪郭をも提供する。
【０００８】
ＡＬＥＤを進歩したＣＭＯＳと一枚岩状に積層させる技術は、一つの例示的な関係では、問題のＣＭＯＳ技術に要するマスクの数に関して、僅かに３つの追加のマスクを必要とするだけである。ＷＯ  ２００２／３３７５５およびＷＯ  ２００４／０２７８７９に記述された雪崩状光ダイオードで、配置の一つは同時未決の出願に記述されているものは、一定の作動の条件下では光を放射することが試験的に証明された。
【発明の開示】
【０００９】
本発明の目的はサブ−ミクロンおよびサブ−１００ｎｍＣＭＯＳ技術と両立できて、雪崩状の接合部によって光の放射の固有のおよび付帯的な効率を向上させる、光素子の製作のための新規なプロセスの構築である。
【００１０】
１．基板はバルクシリコン上または絶縁体などの上に載った−シリコン・バルクまたはＳＯＩ、ＧｅバルクまたはＧＯＩ、ＳｉＧｅの実質上の基板であってよい。使用するべき基板の形式は装置が一枚岩状に積層される相手のＣＭＯＳ技術の要件と関連する。
２．バルク基板上に載せられた膜に対しては、加速領域（高電界の部分）を基板の内部に配置してよい。この場合には、載せられた膜は衝撃イオン化地帯だけを含むか、または「エネルギーろ過」のための地帯をも含んでもよい。
３．載せられた膜には、衝撃イオン化地帯を最大化するように考えられた地帯はｎ−型またはｐ−型の伝導性を持っていてよい。
４．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に載置された膜については、載せられた膜のドーピングおよび異状接合の輪郭は前側の光放射に対してかまたは後側の光放射に対してかまたは両方に対して最適化してよい。
５．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に載置された膜からの前側の光放射に対しては、膜は選択的にはエネルギーろ過地帯である、同時に電極でもある、光放射が起こる地帯である、「加速領域」を含む。
６．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に載置された膜からの後側の光放射に対しては、膜はエネルギーろ過地帯、加速領域および光放射が起こる地帯と反対にある電極を含む。
７．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に載置された膜からの前側の光放射に対しては、膜は加速領域および上電極を含む。上および下電極は光の放射に適していなければならず、そして加速領域はその端部の両方に対して光の放射に適していなければならず、また加速領域はその端部の両方に対して光の放射に適していなければならない。任意選択のエネルギーろ過領域は加速領域の両端に、または一端だけに、置かれてよい。
８．チャージ・キャリアの可動性ができるだけ高くなければならないから、使用される基板に関係なく、加速領域は単結晶性であるべきである。
９、使用される基板に関係なく、光放射が起こる地帯はできるだけ薄くして側壁を通る横からの光放射を最小限にするべきである。
１０．放射した光の光子エネルギーが基板中への帯域間吸収のための閾値よりも低くなるようにするために光放射が起こる地帯をバンドギャップ工作してよい。
【００１１】
本発明のもう一つの目的は、雪崩状の接合部によって光の放射の固有のおよび付帯的な効率を向上させる、サブ−ミクロンおよびサブ−１００ｎｍＣＭＯＳ技術と両立できる、新規な装置の構築である。
【００１２】
１．雪崩によって光の放射が起こる地帯は活性エリアに置かれた薄膜である。
２．電界および雪崩電流は基板表面に垂直になっている；
３．その中で雪崩によって光の放射が起こる置かれた膜は純粋な材料か、無作為の合金か、または短期間の超格子であってよい。
４．光放射膜の載置は不正形の結晶膜、多結晶膜または非結晶質膜を形成するように加工できる。また、異なった材料の膜の組み合わせをすることも可能である。例えば、不正形の結晶の次に多結晶、または不正形の結晶の次に非結晶質、または不正形の結晶の次に多結晶、次に非結晶質という組み合わせがある。さらに、結晶性膜を載置し、その後適当な加工をして、それをナノ−結晶性または多孔性にすることも可能である。
５．載置工程中に、光放射プロセスの固有の効率を最大にするために、光放射に関わる一つまたはそれ以上の物理的機構に対して異質結合およびドーピングの輪郭を見積もることもできる。
６．載置された膜の異質結合およびドーピングの輪郭は特定の波長範囲で効率的な光の放射をするように最適化すればよい。
７．載置された膜の異質結合およびドーピングの輪郭は載置された膜が衝撃イオン化のための場所としてだけ用いられるように設計すればよい。
８．載置された膜の異質結合およびドーピングの輪郭は、衝撃イオン化のための場所に加えて、「エネルギー・フィルター」として作用する地帯、即ち一定のエネルギー範囲だけを持ったチャージ・キャリアが衝撃イオン化（即ち雪崩）が起こる地帯へ移動することができるようにする地帯、も含むことができる。
９．載置された膜の異質結合およびドーピングの輪郭は、衝撃イオン化のための場所に加えて、その中でチャージ・キャリアが加速される地帯をも加えることができる。
１０．載置された膜の異質結合およびドーピングの輪郭は、衝撃イオン化のための場所に加えて、「エネルギー・フィルター」として作用する地帯を設け、またその中でチャージ・キャリアが加速される地帯をも加えることができる。
１１．同装置は、破損電圧より上で故障したとき、および破損電圧より下で故障したときは、雪崩光ダイオードとして作動することができる。
【００１３】
本発明のさらに別の目的は、雪崩結合による光放射の固有のおよび付帯的な効率を向上させる、サブ−ミクロンおよびサブ−１００ｎｍＣＭＯＳ技術と両立できる、新規な配置の構築である。
【００１４】
１．ＳｉＧｅ（またはＳｉＧｅＣ）ＢｉＣＭＯＳプロセス技術で代表される、縦型のバイポーラ・プロセス技術でのＢｉＣＭＯＳプロセスでのモノリシックな集積に対しては、光放射器はＣＭＯＳ活性エリアであるか、またはバイポーラ活性エリアであってよい。
２．純ＣＭＯＳプロセスでのモノリシックな集積に対しては、活性エリアは標準ＣＭＯＳ活性エリアである。
３．バルクウエハーまたは厚膜ＳＯＩウエハー上の純ＣＭＯＳプロセスでのモノリシックな集積に対しては、発光素子の下電極への伝導路にはウエル・インプラントを装置する。
【００１５】
３ａ．ｐ−型の載置された膜に対しては、活性エリアはｐ−基板上のｎ−型である。ｎ−型の活性エリアへの伝導路にはｎ−型の活性エリアを囲む浅い溝の隔離の部分の両側に重なるｎ−ウエルのインプラントを備え付ける
３ｂ．ｎ−型の載置された膜に対しては、活性エリアはｎ−基板上のｐ−型であるか、またはｐ−基板技術での３−ウエル上のｎ−ウエルである。ｐ−型の活性エリアへの伝導路にはｐ−型の活性エリアを囲む浅い溝の隔離の部分の両側に重なるｐ−ウエルのインプラントを備え付ける。
【００１６】
３ｃ．ｎ−型の活性エリアで、ｎ−ウエル・インプラントもまた、隣接する活性エリアでＮ−ＭＯＳＦＥＴの源泉／排出地帯と重なり、それによってスイッチング素子に連結した発光素子のきわめて小型の配置を設けることができる。
【００１７】
３ｄ．ｐ−型の活性エリアで、ｐ−ウエル・インプラントもまた、隣接する活性エリアで、Ｐ−ＭＯＳＦＥＴの源泉／排出地帯と重なり、それによってスイッチング素子に連結した発光素子のきわめて小型の配置を設けることができる。
４．薄膜ＳＯＩまたはＧＯＩの基板上の純ＣＭＯＳプロセスでのモノリシックな集積に対しては、隔離して活性エリアを完全に囲むことをしないで下電極に対する横の接触が設けられる。
【発明を実施するための最良の形態】
【００１８】
１．製作方法
本発明はバルクＣＭＯＳ装置と一枚岩状に積層されたエピタキシャル式に成長した活性レイヤーでの雪崩式光ダイオード（ＡＰＤｓ）の製作をカバーするＷＯ  ２００２／３３７５５に開示された製作機構およびプロセス・フロウを利用したものである。その製作機構の基本的な得点はＡＰＤｓの活性レイヤーのいくつかがＭＯＳＦＥＴに直製隣接して、ＣＭＯＳ活性のエリア上にエピタキシャル式に載置されており、それによって非常に小型のＣＭＯＳとのモノリシック集積ができたことである。活性エリアのいくつかはシリコンの表面上（活性エリア）に載置されているために、シリコン自体とは異なって、シリコンとエピタキシャル式に両立できる材料を得ることができる。
【００１９】
ＷＯ  ２００２／３３７５５およびＷＯ  ２００４／０２７８７９と同様に、本発明の製作の方法はシリサイド・レイヤーの形成までは標準のＣＭＯＳプロセス・フロウに従っている。理想的には、エピタキシャル式載置は、イオン注入および源泉／排出ＣＭＯＳ接合部の焼きなましなどの、全ての高温工程が起こってしまった後に起こるので、「載置された通りの」異種接合およびドーピングの輪郭は温度誘因の拡散および／または歪み緩みによって変えられることは無い。サブ１００ｎｍ  ＣＭＯＳにおいては、シリサイド形成、並びに全ての金属加工工程のような、後続の加工工程はエピタキシャル成長用に用いられるものより低い温度で行ってよい。
【００２０】
本発明の製作の方法はＡＰＤｓ／ＡＬＥＤｓを進歩したＣＭＯＳと非常に小型の一枚岩式の積層をしてＰｉｘｅｌｓ／Ｌｉｘｅｌｓの「活性マトリックス」を形成することができるようにするもので、その中ではＡＰＤｓ／ＡＬＥＤｓは精巧なドーピングおよび異質結合輪郭のエンジニアリングをしてエピタキシャル成長させた活性レイヤーから成っている。これによって深大に変更された帯域構造を持った活性地帯の製作ができるようになり、基板（シリコンまたはゲルマニウム、または緩和されたＳｉＧｅバッファー・レイヤー）に関して大幅に改善された光電子特性が得られる。そのような複雑化されたドーピングおよび異質結合の輪郭エンジニアリングはそれらのレイヤーのエピタキシャル成長無しに作られた装置では不可能である。
【００２１】
ＷＯ  ２００２／３３７５５はバルク基板および厚膜ＳＯＩ上の製作の方法を提供する。ＷＯ  ２００４／０２７８７９は前および／または後側の照明用に、薄膜ＳＯＩまたはＧＯＩ基板上の製作の方法を提供した。本件の開示はバルク、厚膜および薄膜ＳＯＩまたはＧＯＩ基板に適用できる。
【００２２】
光放射のための最適な素子レイヤーはＣＭＯＳ装置無しの基板上にも製作でき、遥かに簡単でまたより低コストのプロセス・フローが得られる。固体照明（ＳＳＬ）などのいくつかの適用法は進歩したエピタキシャル・レイヤーとＣＭＯＳとの一枚岩式積層を必要としない。この場合は３つの選択枝がある；それらは（１）単一の大型のＡＬＥＤ／Ｌｉｘｅｌ装置を製作する、（２）並列に接触させた二次元配列のＡＬＥＤ／Ｌｉｘｅｌ装置を製作する、（３）「受身のマトリックス・アドレッシング」を通じて個人的に接触させた二次元配列のＡＬＥＤ／Ｌｉｘｅｌ装置を製作する、である。
【００２３】
ＷＯ  ２００２／３３７５５に開示されたプロセス・フローはＳｉＧｅＣレイヤーのエピタキシャル載置に必要とする熱の予算は深いサブミクロン（例えば０．１８μｍ）ＣＭＯＳ技術に対して高度にドープされた加速領域の形成後に行われるには十分低いと想定される例である。低温エピタキシャル載置プロセス（プレ・エピタキシ表面制作を含む）が証明された。しかし、生産で最も普通に用いられるプロセスは所要の膜を達成するために依然として幾らかより大きい熱予算を必要としている。
【００２４】
もしＳｉＧｅＣ膜のエピタキシャル載置のための熱予算が高過ぎると考えられるならば、源泉／排出接合部の形成より前に載置工程を挿入することができよう。ＳｉＧｅＣ膜のエピタキシャル載置のための熱予算は時を超えて減少してきた。この、および多くの他のプロセス工程に対して、熱の予算が低下する方へ向かう傾向があることが広く認められている。近い将来の何時か、生産等級設備およびレシピは源泉／排出地帯の形成後にエピタキシャル載置の工程の挿入と両立できるようになるであろうと予期することは合理的である。４５ｎｍより下のＣＭＯＳ技術に対して基板をシリコンからゲルマニウムに替えることは熱予算を減少させるのをさらに助けることになろう、何故ならばゲルマニウムの本来のオキシドはきわめて安定したシリコン・オキシドと比較して、非常に容易に除去される（それは水溶性である）からである。それゆえ、ゲルマニウム基板／表面は以前から存在するドーピング／異質接合の輪郭に衝撃を与えること無く多重のエピタキシャル載置の工程ができるようになることが期待される。
【００２５】
下記のプロセス・フロー中、「隔離モジュール」は従来のＬＯＣＯＳまたはＳＴＩ技術であってよいが、ＳＴＩが好ましいものであろう。また、「イオン注入モジュール」、並びに「シリサイド・モジュール」も、それぞれの従来のプロセス・モジュール／工程／レシピを言う。
【００２６】
下記のプロセス・フロー中、材料、ドーピングおよび異質接合の輪郭、の詳細は示してない、何故ならば、それらはプロセス・フローの記述のためには必要としないから、またそれらのレイヤーの詳細が変わってもプロセス・フローは変らないからである。
【００２７】
下記のものは図面中で参照したレイヤー／材料のリストである。
１００−ｐ−基板
１０１−活性
１０２−ＳＴＩ
１０３−ｐ−ウエル
１０４−ｎ−ウエル
１０５−ｐ−型のドープされた地帯（１０５）、隣接する光ダイオード活性のエリアを隔離
１０６−ＡＰＤｓ／ＡＬＥＤｓのエピタキシャル・レイヤー用のｎ−型のドープされた活性のエリア
１０７−ＭＯＳＦＥＴのゲート絶縁器
１０８−ＮＭＯＳ  ＬＤＤｓ
１０９−ＮＭＯＳ源泉／排出地帯（ＨＤＤ）などの高度にｎ−型ドープされた地帯
１１０−薄膜ＳＯＩのフィールド隔離
１１１−ゲート電極
１１２−ニトライドのスペーサー
１１３−深溝隔離部（ＤＴＩ）
１１４−エピタキシー用のハードマスクとしてのニトライド膜
１１５−シリサイド
１１６−前金属誘電体
１１７−エピタキシャリー載置された膜−活性エリア上の単一結晶材料
１１８−エピタキシャリー載置された膜−フィールド隔離エリア上のアモルファス／多結晶性材料
１１９−ＡＰＤの活性エリア内へのＮ−型のインプラント
１２０−ＳＯＩ基板の埋設オキシド
１２１−ＳＯＩ機械式基板
１２６−遮光レイヤー
１２７−赤色フィルター
１２８−緑色フィルター
１２９−青色フィルター
１３０−接点
１３１−金属−１
１５０−透明な基板
１５１−Ｎ−型シリコン基板
１５２−後ろ側の金属加工
１６０−Ｐ−型電極および光放射レイヤー
１６１−Ｎ−型電極光放射レイヤー
１６２−前側光放射用加速領域
１６３−後側光放射用加速領域
１６４−前側光放射用ろ過地帯
１６５−後側光放射用ろ過地帯
１６６−Ｐ−型電極
１６７−Ｎ−型電極
【００２８】
プロセス・フロウ例＃１
ＣＭＯＳ装置との一枚岩的積層のためのプロセス・フロウでバルク基板上に作られた、「活性マトリックス・アドレッシング」を通じて個々に接触させた多重ＡＬＥＤ／Ｌｉｘｅｌ装置の製作。この例示プロセス・フロウはｐ−基板シリコン水上でツイン・ウエル・プロセスを使用している。下記のフロウは最も重要なプロセス・モジュールだけを示している。
【００２９】
プロセス・モジュールの順序（図９Ａ−９Ｈ）
「隔離モジュール」
「Ｐ−ウエル注入モジュール」
「Ｎ−ウエル注入モジュール」（図９Ａ）
「多重ゲート・モジュール」（図９Ｂ）
「ＮＭＯＳ  ＬＤＤ  注入モジュール」
「ＰＭＯＳ  ＬＤＤ  注入モジュール」
「Ｌｉｘｅｌ  注入モジュール」（図９Ｃ）
「ニトライド・スペーサー・モジュール」
「ＮＭＯＳ  ＨＤＤ  注入モジュール」
「ＮＭＯＳ  ＨＤＤ  注入モジュール」（図９Ｄ）
「前エピタキシー・モジュール」（図９Ｅ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき場合のウインドウを規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口ウインドウへのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
「エピタキシー・モジュール」（図９Ｆ）
Ａ．前エピタキシー・クリーン；
Ｂ．最適化されたドーピングおよび異質結合の輪郭を持ったレイヤーのエピタキシャル成長。エピタキシャル成長は選択的または非選択的であってよい。図は非選択的成長を示す；
Ｃ．エピタキシャル膜が除去されるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上で停止して、エピタキシャル・レイヤーを除去するべきエッチ、
Ｅ．フォトレジスト・ストリップおよびクリーン；
「シリサイド・モジュール」（図９Ｇ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．中でシリサイドが形成される活性エリアの上のウインドウを空けるためのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するための熱なまし；
Ｇ．不反応の金属（例えば、選択的湿エッチ）除去；
「金属化モジュール」（図９Ｈ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００３０】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。
【００３１】
プロセス・フロウ例＃２
ＣＭＯＳ装置との一枚岩的積層のために要求されるものよりも簡素なプロセス・フロウでバルク基板上に作られた、「受身のマトリックス・アドレッシング」を通じて個々に接触させた多段ＡＬＥＤ／Ｌｉｘｅｌ装置の製作。この例示プロセス・フロウはｐ−基板のシリコン・ウエハーを利用しており、そして標準ＣＭＯＳ装置を製作するために用いられる多くの工程を省いている。
【００３２】
プロセス・モジュールの順序（図１０Ａ−１０Ｅ）
「隔離モジュール」
「イオン注入モジュール」（図１０Ａ）
このモジュールはｎ−型ドーパントをイオン注入されるべき場所を定める。好ましい実施態様では３つの別々に型を設けた注入パターンがある。
【００３３】
−第１のインプラントはＣＭＯＳプロセスの標準Ｎ−ウエル・インプラントで、活性エリアと隔離地帯とに重なっている。
【００３４】
−活性エリア内に入る第２のインプラントはＢｉＣＭＯＳプロセスの高速ＨＢＴ装置のコレクター地帯で用いられるものと同様のドーピング・レベルを作り出す。第２のインプラントは既定の地帯に沿ったＮ−ウエル・インプラントと重複している。
【００３５】
−第３のインプラントは既定の地帯に沿ったＮ−ウエル・インプラントと重複して、既定の表面地帯に高いドーパント濃度を与えている。
「前エピタキシー・モジュール」（図１０Ｂ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき場合のウインドウを規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口ウインドウへのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
「エピタキシー・モジュール」（図１０Ｃ）
Ａ．前エピタキシー・クリーン；
Ｂ．最適化されたドーピングおよび異質結合の輪郭を持ったレイヤーのエピタキシャル成長。エピタキシャル成長は選択的または非選択的であってよい。図は非選択的成長を示す；
Ｃ．エピタキシャル膜が除去されるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上で停止して、エピタキシャル・レイヤーを除去するべきエッチ、
Ｅ．フォトレジスト・ストリップおよびクリーン；
「シリサイド・モジュール」（図１０Ｄ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．中でシリサイドが形成される活性エリアの上のウインドウを空けるためのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するための熱なまし；
Ｇ．不反応の金属（例えば、選択的湿エッチ）除去；
「金属化モジュール」（図１０Ｅ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００３６】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。
【００３７】
プロセス・フロウ例＃３
ＣＭＯＳ装置との一枚岩的積層のために要求されるものよりも簡素なプロセス・フロウでバルク基板上に作られた、全てが同時に平行に接触させられた、多段ＡＬＥＤ／Ｌｉｘｅｌ装置の製作。この例示プロセス・フロウはｎ−基板のシリコン・ウエハーを利用しており、そして標準ＣＭＯＳ装置を製作するために用いられる多くの工程を省いている。このフロウでは下電極への接触は基板の後側を通って行われるが、それはｎ−型の基板が用いられる理由である。
【００３８】
プロセス・モジュールの順序（図１１Ａ−１１Ｆ）
「隔離モジュール」
「イオン注入モジュール」（図１１Ａ）
ｎ−型基板と、（薄くした）ウエハーの後側を通ってされている下電極への接触とで、Ｎ−ウエルのインプラントの必要が無くなり、またインプラントがウエハーの表面の近くで高いｎ−型ドーパント濃度を作り出す必要も無くなった。
【００３９】
−活性エリア内へのインプラント、ＢｉＣＭＯＳプロセスで高速ＨＢＴ装置のコレクター地帯で用いられるものと同様のドーピング・レベルを作り出すため。この型取りをしたインプラントは隔離地帯の周りにより低いドーピング地帯を残すために活性エリアと重複する。
「前エピタキシー・モジュール」（図１１Ｂ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき場合のウインドウを規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口ウインドウへのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
「エピタキシー・モジュール」（図１１Ｃ）
Ａ．前エピタキシー・クリーン；
Ｂ．最適化されたドーピングおよび異質結合の輪郭を持ったレイヤーのエピタキシャル成長。エピタキシャル成長は選択的または非選択的であってよい。図は非選択的成長を示す；
Ｃ．エピタキシャル膜が除去されるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上で停止して、エピタキシャル・レイヤーを除去するべきエッチ、
Ｅ．フォトレジスト・ストリップおよびクリーン；
「シリサイド・モジュール」（図１１Ｄ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．中でシリサイドが形成される活性エリアの上のウインドウを空けるためのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するための熱なまし；
Ｇ．不反応の金属（例えば、選択的湿エッチ）除去；
「金属化モジュール」（図１１Ｅ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００４０】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。典型的な適用では、金属化モジュールは一つだけの金属レベルを持つ。
「後側モジュール」（図１１Ｆ）
ウエハーの前側に作成された装置の下電極への接点を形成するための、ウエハーの後側に金属（例えばアルミニウム）の載置および焼きなましをすること。後側に金属の載置をするのに先立ってウエハーを薄くして前側に製作された構造物に対するシリーズ抵抗を最小にする。
【００４１】
プロセス・フロウ例＃４
ＣＭＯＳ装置との一枚岩的積層のためのプロセス・フロウで薄膜ＳＯＩ（またはＧＯＩ）基板上に作られた、「活性マトリックス・アドレッシング」を通じて個々に接触させた多重ＡＬＥＤ／Ｌｉｘｅｌ装置の製作。下記のフロウは最も重要なプロセス・モジュールだけを示している。
【００４２】
プロセス・モジュールの順序（図１２Ａ−１２Ｈ）
「隔離モジュール」（図１２Ａ）
「多重ゲート・モジュール」および「ＮＭＯＳ  Ｓ／Ｄ  インプラント・モジュール」（図１２Ｂ）
「前エピタキシー・モジュール」（図１２Ｃ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき場合のウインドウを規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口ウインドウへのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
「エピタキシー・モジュール」（図１２Ｄ）
Ａ．前エピタキシ・クリーン；
Ｂ．最適化されたドーピングおよび異質結合の輪郭を持ったレイヤーのエピタキシャル成長。エピタキシャル成長は選択的または非選択的であってよい。図は非選択的成長を示す；
Ｃ．エピタキシャル膜が取り除かれるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上で停止して、エピタキシャル・レイヤーを除去するべきエッチ、
Ｅ．フォトレジスト・ストリップおよびクリーン；
「シリサイド・モジュール」（図１２Ｅ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．中でシリサイドが形成される活性エリアの上のウインドウを空けるためのエッチ；
Ｄ．フォトレジスト・ストリップおよびクリーン；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するための熱なまし；
Ｇ．不反応の金属（例えば、選択的湿エッチ）除去；
「金属化モジュール」（図１２Ｆ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００４３】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。
任意選択の「後側プロセッシング・モジュール」（図１２Ｇ）
基板の前側に全てのプロセッシングがされた後に、基板の後側を取り除くという任意選択肢がある。埋められた酸化物は後側を取り除くどのような方法に対してでもマーキング・レイヤーを提供する。そうすれば完全に加工されたＳＯＩ（またはＧＯＩ）レイヤーは下記のいずれかとなる：
（１）新基板に直接接着されて、光透明または半透明となることができ、そして絶縁体または伝導体となることができる；
（２）埋設されたオキシドの新たに露出した表面に加工を受けて、それから新基板に接着される；
埋設されたオキシドの新たに露出した表面に対する加工は下記のために用いることができる；
（Ａ）ウエハーの前側に作られた構造物の電気的接続、
（Ｂ）追加の電気的、および／または電子的、および／または光学的、光電子装置の製作。そのような装置の例としてはアンテナ、縦型および／または横型の光学的（半）凹部、「採光孔」などの表面プラズモンーポラリトン（ＳＰＰ）構造物（ＷＯ  ２００４／０２７８７９）などがある。後側に光学的半凹部を製作することは、「エピタキシー・モジュール」の直後に、および「シリサイド・モジュール」の前に、前側に半凹部を製作することと補足してもよいことを認めるべきである。
【００４４】
２．基板およびエピタキシャル・レイヤーの種類
本発明の製造方法は、様々な基板材料（例えばバルクシリコンまたはゲルマニウム、厚膜ＳＯＩまたはＧＯＩ、薄膜ＳＯＩまたはＧＯＩ）および様々な方位（＜１００＞、＜１１１＞、等）に実現できる。異なる材料および方位で成長できるエピタキシャル膜に関しては違いがあり、光電子特性、したがって性能と機能性に影響が出ることは当然である。
【００４５】
シリコン基板のパターン化された領域が、S.Tanaka、G.C.Umbach、J.M.Blakely、R.M.Tromp、M.Mankos、「Ｓｉ（００１）上の大きな工程のない領域のアレイの製造（Fabrication of arrays of large step-free regions on Si(001)）」、応用物理学レター（Appl.Phys.Lett）、第６９巻、第９号、１２３５ページ、１９９６年8月２６日、およびD.Lee、J.Blakely、「Ｓｉ（００１）およびＳｉ（１１１）上の大きな工程のない領域の形成および安定性（Formation and stability of large step-free areas on Si(001) and Si(111)）」、表面科学（Surf.Sci.）、第４４５巻、３２ページ、２０００年により実証されるように、単分子層の平坦さを達成するために処理でき、高品質の仮像（pseudomorphic）ランダム合金および短期間超格子のエピタキシャル成長のための理想的な表面であることが立証されている。単原子層の平坦な放射面を製造するために必要とされる処理は、同時係属出願のレイアウトだけではなく、国際公開第２００２／３３７５５号パンフレットおよび国際公開第２００４／０２７８７９号パンフレットのプロセスフローと適合しており、その結果、本開示の素子の光活性層はこのような表面で製造できる。
【００４６】
基板の材料と方位に関係なく、ＡＬＥＤは活性層、つまり第１の電極、「加速」領域、任意の「エネルギーろ過領域」、および第２の電極でもある「衝撃イオン化」領域つまり「雪崩」領域から特定の機能性を必要とする。例えば、ｐ−基板上のｎ−ウエルに作られる素子の場合、下部電極はｎ−型であり、上部電極はｐ−型である。「加速」領域と「エネルギーろ過」領域は無ドープとすることができる。
【００４７】
これらの要件から、バルク基板または厚膜ＳＯＩ基板上に作られる素子については、担体は基板内で加速できるが、薄膜ＳＯＩまたはＧＯＩ上に作られる素子はエピタキシャルスタックの一部となるために「加速」を有さなければならないことがすぐに推論できる。バルクまたは厚膜ＳＯＩ基板では、「加速」領域はエピタキシャルに成長させることができ、単一の均質物質内に作られる「加速」領域に優る多くの潜在的な優位点を持つ、注意深く設計されたヘテロ接合外形を通したバンドギャップエンジニアリングを可能にする。
【００４８】
電子および／または孔のための「エネルギーろ過」領域は、J.Martorell、D.W.L.SprungおよびG.V.Morozov、「電気的にバイアスをかけられる有限超格子のための電子バンドパスフィルターの設計（Design of electron band pass filters for electrically biased finite superlattices）」、物理学レビュー（Phys.Rev.）、Ｂ６９、１１５３０９、２００４年によって示されるように、超格子で作ることができる。「雪崩」領域（上部電極）の形成の直前にこのような層をエピタキシャルスタックの中に構築する目的は、担体の「雪崩」層の中への流れを、特定の範囲内にエネルギーを持つものだけに制限するためである。そのエネルギー範囲は「雪崩」領域の内部に発光性遷移を発生させる確率が最も高いものとなるように選ばれる。結果として、理想的な範囲から外れたエネルギーを持った担体の流れは抑制され、それにより総電流を著しく減少させ、それにより総電力消散を減少させ、したがって全体的な効率電力効率を大幅に上昇させることができる。
【００４９】
理想的には、「エネルギーろ過」領域は、それを横切ることができるあらゆる担体が、光子を発射させることになる衝撃イオン化イベントを引き起こすように機能する。このようなシナリオでは、間接的なバンドギャップ材料からの雪崩光発光の効率は直接バンドギャップ材料における熱担体の再結合による光発光の効率に近づくであろう。
【００５０】
薄膜ＳＯＩ基板またはＧＯＩ基板は、基板（例えば、シリコンまたはゲルマニウム）のバンドギャップより大きなエネルギーを持つ光子の背面放射のためのＡＬＥＤの設計を可能にする。埋め込まれた酸化物層はシリコンまたはゲルマニウムの機械的な基板を除去するための完全なマーキング・レイヤーであるため、埋め込まれた酸化物の背面に対する直接的な処理、および以後の透明基板への接着を可能にする。背面処理により可能になる多くの可能性の１つが光キャビティの製造である。これは特に垂直キャビティ発射素子に有効である。
【００５１】
従来の共振光キャビティは、通常、発光層の前面に半分のキャビティ、および背面にもう半分のキャビティを製造することを必要とするであろう。従来のＣＭＯＳレイアウトおよび／または処理に適合しない貴金属のパターン化された薄膜の製造を必要とする表面プラズモンポラリトン（ＳＰＰ）を利用する新しい概念は、すでに国際公開第２００４／０２７８７９号パンフレットに開示されているように、前面ですべてのＣＭＯＳと適合する処理を仕上げた後に、これらの基板の背面で容易に実現できる。
【００５２】
図１Ａは、モノリシック集積化のための構成を提示し、ｐ−型エピタキシャル・レイヤーが衝撃イオン化による光発光が起こる領域であり、「加速」領域がｎ−型であってバルク内にあり、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。下部電極に対する接触は、ｎ−ウエル・インプラントによって放射面の外部で行われる。
【００５３】
図１Ｂは、図１Ａの構成とは異なる構成を示し、「加速」領域はきわめてｎ−型にドーピングされた表面にエピタキシャルに積層する。「加速」領域はドーピングしないか、あるいは低い程度にドーピングすることができる。
【００５４】
図１Ｃは、図１Ｂの構成とは異なる構成を示し、「加速」領域はきわめてｎ−型にドーピングされた表面にエピタキシャルに積層し、任意の「エネルギーろ過」領域が、「加速」と衝撃イオン化により光発光が起こる領域の間に設置されている。「加速」領域および「ろ過」領域は、ドーピングしないか、あるいは低い程度にドーピングすることができる。
【００５５】
図２Ａは、バルク基板上に作られるＣＭＯＳとモノリシックに集積化されてよい、または集積化されなくてよい構成を提示し、１個の光素子および上部電極と下部電極への接点を示し、ｎ−型エピタキシャル・レイヤーは、イオン衝撃による光発光が起こる領域であるが、「加速」領域はｐ−型であり、バルク内にある。下部電極への接触は、ｐ−ウエル・インプラントにより放射面の外部で行われる。
【００５６】
図２Ｂは、図２Ａの構成と異なる構成を示し、「加速」領域はきわめてｎ−型にドーピングされた表面に積層する。「加速」領域はドーピングしないか、あるいは低い程度にドーピングできる。
【００５７】
図２Ｃは、図２Ｂの構成とは異なる構成を示し、「加速」領域はきわめてｎ−型にドーピングされた表面にエピタキシャルに積層し、任意の「エネルギーろ過」領域が、「加速」と、衝撃イオン化による光発光が起こる領域の間に設置されている。「加速」領域と「フィルタリング」領域は、ドーピングしないか、または低い程度にドーピングできる。
【００５８】
図３Ａは、超薄膜ＳＯＩ基板またはＧＯＩ基板上でのモノリシック集積化のための構成を提示し、「フィルター」領域のない前面光発光のための、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示す。ドーピングしないことがある「加速器」領域は、ｎ−型放射面に直接的に積層することができ、続けて衝撃イオン化による光発光のためにｐ−型膜が積層する。
【００５９】
図３Ｂは、超薄膜ＳＯＩ基板またはＧＯＩ基板上のモノリシック集積化のための構成を提示し、「フィルター」領域のある前面光発光のために、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。ドーピングしないことがある「加速器」領域は、ｎ−型放射面に直接的に積層でき、「フィルター」層、および衝撃イオン化による光発光のためのｐ−型膜の積層が後に続く。
【００６０】
図３Ｃは、超薄膜ＳＯＩ基板またはＧＯＩ基板上のモノリシック集積化のための構成を提示し、「フィルター」領域のない背面光発光のための、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。ドーピングしないことがある「加速器」領域は、ｎ−型放射面に直接的に積層でき、衝撃イオン化による光発光のためのｐ−型膜の積層が後に続く。
【００６１】
図３Ｄは、超薄膜ＳＯＩ基板またはＧＯＩ基板上のモノリシック集積化のための構成を提示し、「フィルター」領域のある背面光発光のための、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。ドーピングしないことがある「加速器」領域は、ｎ−型放射面に直接的に積層でき、「フィルター」層および衝撃イオン化による光発光のためのｐ−型膜の積層が後に続く。
【００６２】
図４Ａは、超薄膜ＳＯＩ基板またはＧＯＩ基板上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、あるいはされなくてよい構成を提示し、１個の光素子と、「フィルター」領域のない前面光発光のための上部電極と下部電極への接点を示している。ドーピングしないこともある「加速器」領域は、ｎ−型放射面に直接的に積層でき、衝撃イオン化による光発光のためのｐ−型膜の積層が後に続く。
【００６３】
図４Ｂは、超薄膜ＳＯＩ基板またはＧＯＩ基板の上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、またはされなくてよい構成を提示し、「フィルター」領域のある前面光発光のための１個の光素子と、上部電極と下部電極への接点を示している。ドーピングしないことがある「加速器」領域は、ｎ−型放射面に直接的に積層でき、「フィルター」層と、衝撃イオン化による光発光のためのｐ−型膜の積層が後に続く。
【００６４】
図４Ｃは、超薄膜ＳＯＩ基板またはＧＯＩ基板の上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、またはされなくてよい構成を提示し、「フィルター」領域のない背面光発光のための１個の光素子と上部電極と下部電極に対する接点を示している。ドーピングしないことがある「加速器」領域は、ｎ−型放射面に直接的に積層でき、衝撃イオン化による光発光のためのｐ−型膜の積層が後に続く。
【００６５】
図４Ｄは、超薄膜ＳＯＩ基板またはＧＯＩ基板の上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、またはされなくてよい構成を提示し、「フィルター」領域のある背面光発光のための１個の光素子と、上部電極と下部電極への接点を示している。ドーピングしないことがある「加速器」領域は、ｎ−型放射面の上に直接的に積層でき、「フィルター」層と、衝撃イオン化による光発光のためのｐ−型膜の積層が後に続く。
【００６６】
３．素子「活性層」
前項にすでに説明したように、複数のグループの「活性層」がある。下部電極、「加速」領域、任意の「エネルギーろ過」領域、および衝撃イオン化による光発光が起こり、同時に上部電極であることがある領域である「雪崩」領域。
【００６７】
熱担体が隣接する「雪崩」領域で衝撃イオン化を引き起こすために必要なエネルギーを獲得するのは「加速」領域内である。「加速」領域の中の電界からエネルギーを獲得できるかどうかは、その領域における電子および／または孔の可動性による。つまり、可動性が高いほど、衝撃イオン化を引き起こすために所望されるエネルギーレベルを獲得する担体の数が多くなる。したがって、「加速」領域がドーピングされていない、あるいは低い程度にドーピングされる単結晶領域であることがきわめて有利である。加速領域はバルクウエハーの基板または厚膜ＳＯＩ基板の一部であるように設計することができる。あるいは任意のタイプの基板、つまりバルク、圧膜ＳＯＩ、あるいは薄膜ＳＯＩまたはＧＯＩでエピタキシャルに成長できる。エピタキシャルに成長した「加速」領域の場合、性能および／または機能性を高めるために、高度なヘテロ接合およびまたはドーピング外形を有することも可能である。
【００６８】
任意の「エネルギーろ過」領域は、超格子で実現されている場合、単分子層レベルでのヘテロ接合エンジニアリングの単結晶エピタキシャル膜を必要とする。したがって、この任意の素子層の組は、基板のタイプには関係なくエピタキシャルに成長されなければならない。
【００６９】
好ましい実施形態では、「雪崩」領域は、高度なヘテロ接合およびドーピング外形のある単結晶膜でもある。しかしながら、それは、以下に記載する材料のいずれかであり、シリコン基板またはゲルマニウム基板上に形成できる、多結晶、ナノ結晶、非晶質または多孔性等の非擬似形態（non-pseudomorphic）膜（合金および／または超格子）であってもよい。
【００７０】
本開示の以下の副項は、光発光層として使用できる様々な種類の材料／層についてさらに詳細な情報を示す。
【００７１】
３．１．Ｓｉ基板上のIV族元素（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ）だけを使用するエピタキシャル・レイヤー
前述の理由から、現在の最先端のＣＭＯＳ技術を用いたモノリシック集積化のための例示的な実施形態は、例えば（１００）、（１１１）、または（３１１）のような、さらに関連性のある結晶方位のいずれかとともに、ランダム合金および／または仮像（pseudomorphic）Ｓl-xＧｅx、および／またはＳｉ1-y−Ｃy、および／またはＳｉ基板に引っ張られるＧｅ1-x−Ｃxの超格子を用いると簡単である。
【００７２】
ランダム合金および／または仮像（pseudomorphic）Ｓl-xＧｅx、および／またはＳｉ1-y−Ｃy、および／またはＳｉ1-x-yＧｅxＣy、つまり、Ｓｉ基板に引っ張られているＧｅ1-z−Ｃzの超格子の統合、および雪崩のための光発光がそれらの膜／材料の内部で起こる素子設計の中へのそれらの組み込みが、純粋なシリコン素子に対するわずかな改良よりはるかに大きい、性能と機能性の向上を可能にする。好ましい波長範囲の選択による機能性に加えて、発光性遷移の効率の向上等の性能の質的な飛躍の理由は、シリコンとゲルマニウムのバンド構造の間の質的な差異、およびランダム合金および超格子へのそれらの組み合わせに関連している。
【００７３】
シリコンでは、間接的なバンドギャップ（１．１ｅＶ）と最小の直接バンドギャップ（３．２ｅＶ）の間のエネルギーの差は２．１ｅＶであるが、ゲルマニウムでは、間接的なバンドギャップ（０．６６ｅＶ）と最小の直接バンドギャップ（０．８ｅＶ）の間の差は０．１４ｅＶに過ぎない。ゲルマニウムの場合、０．１４ｅＶの運動エネルギーを（＜１１１＞の方向に沿った）Ｌ谷間の熱電子に追加し、１．５５μｍ波長（０．８ｅＶ）光子を発射することによって、それらがΓ谷間の中に移動できるようにし、したがってきわめて効率的な直接的な発光性遷移を可能にする。したがって、雪崩による光発光が起こり、シリコンよりむしろゲルマニウムで作られている領域は依然として間接的なバンドギャップを有するが、光電子のバンド間遷移のための結果は、単にシリコンの間接バンドギャップの物理的な写真を撮影し、それを１．１ｅＶから０．６６ｅＶに削減するよりさらに複雑である。
【００７４】
現在の技術とともに使用されるＳｉＧｅおよび／またはＳｉＧｅＣランダム合金の組成については、バンドギャップ構造は、間接バンドギャップと最小直接バンドギャップの間の大きな差を含むシリコンのバンドギャップ構造に非常に似ている。しかしながら、M.J.ShawおよびM.Jaros：「ひずみ層ＧｅＳｉ：Ｑｕｏ  Ｖａｄｉｓの基本的な物理的性質（Fundamental Physics of Strained layer GeSi: Quo Vadis）」、つまり「ゲルマニウムシリコン：物理的性質と材料（Germanium Silicon: Physics and Materials）」、第５６巻、アカデミック出版（Academic Press）１９９９年の第４章によって説明されるように、それは、「ゾーン折り返し」が超格子の成長軸に沿ってバンド構造を劇的に変更するＳｉＧｅ／Ｓｉ超格子には当てはまらない。ひずみの影響、および超格子期間のバンド構造に対する影響は、理論的にかつ実験的に光検出と発光を目的として研究されてきた。
【００７５】
最も期待できる超格子のいくつかは、緩和されたＳｉ0.5Ｇｅ0.5ランダム合金の仮想基板に引っ張られるＳｉ5−Ｇｅ5であるように思われる。この特定の超格子は必要とされている仮想基板のために、ＣＭＯＳとのモノリシック集積化には適していない。類似する直接バンドギャップ構造を生じさせてよい他の超格子設計は、シリコン基板上に直接的に形成できる。１つのこのような超格子は、Ｓｉ1-yＣyランダム合金の５つの単分子層から構成され、その大部分が炭素であり、純粋なＧｅまたはＧｅl-zＣzランダム合金の５つの単分子層と交互になる。Ｇｅl-zＣz層の中の炭素の量は、達成される目標に応じて変えてもよい。これより大幅に高い炭素含有量の場合、およびこの超光子に対して必要に応じて予想されるものよりはるかに厚い場合、Ｓｉに引っ張られるＧｅl-zＣz合金は、M.Todd、J.Kouvetakis、D.J.Smith「化学蒸着を使用するヘテロエピタキシャルダイヤモンド構造のＧｅ1-xＣx（ｘ＝１．５〜５．０％）の合成および特徴付け（Synthesis and characterization of heteroepitaxial diamond-structured Ge1-x Cx（x=1.5-5.0%）alloys using chemical vapor deposition）」応用物理学レター（Appl.Phys.Lett.）第６８巻、第１７号、１９９６年４月２２日、２４０７〜２４０９ページによって証明された。
【００７６】
シリコン格子に引っ張られるゲルマニウムのバンド構造に対する炭素の影響は、十分に特徴付けられていない。以下では、少量の炭素を純粋なゲルマニウム膜に添加しても質的な変化は生じず、ゲルマニウム膜のバンド構造の劇的な量的な変化も生じないと仮定する。また、非常に少量の炭素が、技術的に関連がある結晶方位のいずれかのシリコン基板に引かれる、ほぼ純粋なゲルマニウム層の臨界厚さを厚くすることもできると仮定されている。
【００７７】
推定により、Ｓｉ（１００）上の純粋なＧｅの臨界厚さが１．２ｎｍであることが示されている。少量の炭素をＧｅ層に組み込むと、その臨界厚さは拡大し、Ｇｅ（実際にはＧｅ1-zＣz）の単分子層をさらに多く備えたＳＬの製造が可能になる。（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子の両方の構成要素の炭素含有量に応じて、全体的な層スタックがひずみ補償されることが考えられる。（Ｓｉ1-yＣy）5層内の圧縮ひずみを（Ｇｅ1-z−Ｃz）5層の中の引っ張りひずみよりなおさらに大きくすることもできる。
【００７８】
擬似直接バンドギャップミニバンドを有するために、シリコンに富んだ層の伝導帯の中に裂け目を有することが望ましい−例えば、「ゲルマニウムシリコン：物理的性質学と材料（Germanium Silicon: Physics and Materials）」、第５６巻、アカデミック出版１９９９年の２３１ページ、F.Cerdeira、「光学特性（Optical Properties）」、第５章を参照すること。Ｓｉ引っ張りひずみ層は、「ゲルマニウムシリコン：物理的性質と材料（Germanium Silicon: Physics and Materials）」、第５６巻、アカデミック出版１９９９年のK.Eberl、K.Brunner、O.G.Schmidt、「Ｓｉ1-yＣyおよびＳｉ1-x-yＧｅxＣy合金層（Si1-yCy and Si1-x-yGexCy Alloy Layers）」第８章、によって実証されるように、緩和（relaxed）されたＳｉＧｅバッファ層（仮想基板）上でシリコンを成長させることによって、あるいは層、つまりＳｉ基板に引っ張られるＳｉ1-yＣyの中に炭素を含めることによって達成できる。同本の図２（３８９ページ）と図１３（４０３ページ）を参照すること。図１６（４０６ページ）と図１７（４０７ページ）は、Ｓｉ1-yＣyのＳｉに引っ張られた帯端とバンドギャップを示している。
【００７９】
緩和されたＳｉ0.5Ｇｅ0.5ランダム合金の仮想基板に引っ張られるＳｉ5−Ｇｅ5超格子では、その裂け目は引っ張りひずみによって引き起こされ、４つの面内Δバレー（Δ||）を（バルク基板に関して）持ち上げ、超格子の成長の方向に沿って該２つのΔバレー（Δ⊥）を未変更のままとする。シリコン格子に引っ張られる（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子では、シリコンに富んだ層の伝導帯内の裂け目は、その膜内に炭素が存在することによって引き起こされる圧縮ひずみにより生じる。圧縮ひずみにより、超格子の成長の方向に沿って該２つのΔバレー（Δ⊥）がバルク基板、および該面内の４つのΔバレー（Δ||）に関して引き下げられる。
【００８０】
（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子は、緩和されたＳｉ0.5Ｇｅ0.5ランダム合金に引っ張られるＳｉ5−Ｇｅ5の「発振器強度」に類似した非常に大きな発振器強度を有する可能性がある。（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子は、ひずみ補償される必要はないが、補償された場合には、その総厚さはひずみによって制限されないであろう。
【００８１】
理論上は、ＳＬの価電子帯の上部がバルクＧｅΓ点状態で発すると予測される。したがって、純粋なＧｅをＧｅ1-zＣzで置換すると、Ｇｅ層のひずみの削減によりＳｉバルクに関して価電子帯内のさらに小さなオフセットが生じるため、ＳＬのバンドギャップは増加するはずである。したがって、シリコン基板に引っ張られる（Ｇｅ1-zＣz）m−（Ｓｉ１-yＣy）n超格子（例えば、ｍ＝ｎ＝５を用いて）は、高い発振器強度で乱流擬似直接バンドギャップを生じさせると予想するに足る理由がある。Ｓｉに富んだ層の中の炭素の量はＳＬの伝導帯端を制御し、Ｇｅに富んだ層の中の炭素の量はＳＬの価電子帯端を制御する。したがって、ＳＬの両方の層の中の炭素の含有量の変調を通して、ＳＬ層のバンドギャップエンジニアリングを実行することができる。
【００８２】
ＳＬ伝導帯端が側面方向より成長の方向において低くなるという事実は、電子移送に深刻な結果を招く可能性がある。つまり、伝導帯端（電位エネルギー）は、基板に平行な方向に対してより、基板に垂直な方向に対して低くなる。この異方性は、特に発生した電子孔の組の速度の角分布の場合、衝撃イオン化等の散乱イベントにとって非常に重要な結果を招く可能性がある。
【００８３】
これらの材料のいずれかにおいての直接バンドギャップ全体での再結合の確率は、これらの層の中の高濃度ｎ−型ドーピングによってさらに高めることができる。１つの理由は、伝導帯における最低の状態は高濃度ドーピングから電子によって占有され、これによってフェルミ準位を伝導帯の直接バンドギャップ端に向かって押すためである。これは、特に、乱流擬似直接バンドギャップが最低の間接バンドギャップよりわずかに大きいに過ぎない、ゲルマニウムおよびＳｉ、Ｇｅ、Ｃを含む超格子等の前記直接バンドギャップが最低の間接バンドギャップよりあまり大きくない、間接バンドギャップ膜／材料に関連している。
【００８４】
原位置の考えられる最高ドーピングレベルは、通常行われるような唯一の不純物ではなく、複数の種類の不純物を組み込むことによって達成される可能性がある。例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ膜プロセスのエピタキシャルは、３つの一般的に使用されているｎ−型ドーパントＰ、Ａｓ、Ｓｂを運ぶガスを有するであろう。非常に高濃度のドーピングとは、結晶格子内にかなりのパーセンテージの外来原子があることを意味する。ゲルマニウム原子濃度は４．４２×１０22ｃｍ-3である。例えば、５×１０20ｃｍのドーピング濃度は、格子の中の１％を超える原子を表す。多くのＳｉＧｅＣ膜の中で、炭素濃度が１％を下回り、依然としてそれらの膜の中では炭素からの重要な化学的な影響と、ひずみの影響があることに注意すべきである。高濃度ドーピングの別の結果は、「バンドギャップ狭窄」（ＢＧＮ）である。この影響は、例えば太陽電池等の特定の素子にとっては不利であるが、本発明の素子にとっては有利となる場合がある。
【００８５】
従来のホモ接合またはヘテロ接合の中間帯発光ダイオードでは、放射性再結合が、それぞれ孔と電子入射器としての機能を果たすｐ−型領域とｎ−型領域を分離する領域内で発生する。ホモ接合素子では、この領域は単に空乏領域である。ヘテロ接合素子では、この領域はさらに狭いバンドギャップを有するように選ばれ、ｐ−型ドーピング領域とｎ−型ドーピング領域に関してタイプIIの位置合わせを有し、それにより電子と孔を限定する。
【００８６】
本発明では、いくつかの実施形態はこの従来の素子構造とは異なっており、放射性再結合が起こることになる領域は高濃度ｎ−型ドーピング領域である。
【００８７】
図５、図６、図７および図８は、素子層外形を示しており、ドーピング外形とヘテロ接合外形は、衝撃イオン化による光発光がきわめてｎ−型にドーピングされた領域で起こるようになっている。
【００８８】
図５は、ｐ−型シリコン下部電極、ドーピングされていないシリコン「加速器」領域、および薄いシリコン層によりキャッピングされ、ｎ−型ドーピングもされているｎ−型ドーピング層のある素子の質的バンド図を示している。
【００８９】
図６は、ｐ−型シリコン下部電極、ドーピングされていないシリコン「加速器」領域、および薄いシリコン層によってキャッピングされる、ｎ−型ドーピングもされているｎ−型ドーピングされた（ＳｉＣ）−（ＧｅＣ）超格子層のある素子の質的バンド図である。
【００９０】
図７は、ｐ−型シリコン下部電極、ドーピングされていないＳｉＧｅまたはＳｉＧｅＣ「加速器」領域、および薄いシリコン層でキャッピングされ、ｎ−型ドーピングもされているｎ−型ドーピングＧｅ層のある素子の質的バンド図を示す。ｎ−型ドーピングされた発光層のある「加速器」領域の界面には、伝導帯域オフセットがある。このオフセットは、障壁の上方で（基板に垂直な方向に沿って）運動エネルギーを持つ担体だけが、ｎ−型ドーピング層に達するという意味で、エネルギーフィルターとして使用できる。障壁は、担体が分散せずにそれを渡るほど十分に薄くなくてはならないが、トンネル化を防ぐのに十分な厚さでなくてはならない。この障壁は熱担体がｎ−型ドーピング層に到達するのを防ぐ必要があり、したがってｎ−型ドーピング層上での衝撃イオン化を生じさせないであろう電流の大部分を抑制する。
【００９１】
図５、図６、図７の素子では、自由空孔が高濃度ｎ−型ドーピング領域の中に注入される。ｎ−型領域の内部での衝撃イオン化による電子−孔の組。これは、担体が電界からエネルギーを獲得する「加速」領域の存在を必要とする。
【００９２】
シリコンとゲルマニウムにおいては、電子の可動性は孔の可動性よりも大幅に高いため、衝撃イオン化が、ホットホールによってよりむしろホットエレクトロンによって引き起こされる素子を設計することが有利である。したがって、素子はホットエレクトロンの雪崩による発光のために設計されなければならない。しかしながら、超格子加速領域では、これは当てはまらない可能性があり、ホットホールによる衝撃イオン化から発光を有する方がより有利であることもある。
【００９３】
図８は、逆雪崩バイアスよりむしろ順方向バイアスを受けた素子の質的バンド図を示している。この素子は、このケースでは本当は「加速器」ではないｎ−型ドーピング光エミッタと中間層の間の界面にある伝導帯障壁により、ｎ−型層に電子を注入することを除き、基板に向かって電子が移動するのを妨げることが可能であることを示している。図８の素子は、その層での再結合が熱電子と熱孔の間であるため、直接バンドギャップｎ−型層を有さなければならない。
【００９４】
３．２．Ｓｉ基板上で純粋なＧｅおよび／またはＧｅ1-zＣzランダム合金を使用する実施形態
非常に高濃度のｎ−型ドーピングでは、フェルミ準位は最も低い伝導帯端のかなり上に配置されてよく、ゲルマニウムの伝導帯のＬ谷の低い方のエネルギー状態を完全に占有させる。フェルミ準位がゲルマニウムの伝導帯の内部で深いほど、電子をΓ谷の底部に配置させるために必要なエネルギーは小さくなる。十分に高いｎ−型ドーピングでは、Γ谷の底部より上にフェルミ準位を配置することは可能であろう。その状況では、自由空孔がそれらの電子と再結合するために使用できるのであれば、バンドギャップ全体での直接的な光電子遷移が熱電子でも可能になる。
【００９５】
３．３．Ｓｉ基板上で（Ｓｉ1-yＣy）m−（Ｇｅ1-zＣz）n超格子を使用する実施形態
高濃度ｎ−型ドーピングは、それが純粋なＧｅ膜用であるのと同様に（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子のミニバンドで利用することもできる。最も低いバンド間遷移が間接的である場合、それを除き、直接的な遷移は（エネルギーにおいて）非常に短い距離の範囲内にあるので、その差異は高度ｎ−型ドーピングで部分的にまたは完全に架橋できる。つまりフェルミ準位は伝導ミニバンドのΓ谷の非常に近くに、あるいはΓ谷の上にも配置することができるため、Γ谷は熱電子で配置できる。放射性再結合は伝導帯の内部の価電子帯の上部とフェルミ準位の間の差異に対応するエネルギーを持った光子の発射につながる。このような高濃度の不純物はバンド混合および電荷担体の散乱を生じさせる可能性があり、ミニバンドのギャップ全体での直接的な遷移の発振器強度を高めるために有利となるであろう。
【００９６】
３．４．Ｓｉ基板上でのＳｉ2Ｓｎ2Ｃおよび／またはＧｅ3ＳｎＣを使用する実施形態
前述のように、これらのランダム合金は直接バンドギャップを有するため、活性領域の高濃度ｎ−型ドーピングを必要とせず、Γ谷に電子をもたらし、効率的な放射性再結合を可能にするための雪崩も必要としない。P.Zhang、V.H.Crespi、E.Chang、S.G.Louie、M.L.Cohen、「ＣＶＤ先駆物質からのIV族準安定合金の理論（Theory of metastable group-IV alloys from CVD precursors）」、物理学レビュー（Phys.Rev.）Ｂ、第６４巻、２３５２０１ページ、２００１年に示されているようなこれらの材料についての情報は、それらがＡＰＤとＡＬＥＤを含む光発光および光検出のための素子の中に組み込むことができ、本発明に開示されているようなサブ１００ｎｍＣＭＯＳとモノリシックに集積化できるという期待につながる。シリコンと比較してそれらのバンドギャップは直接的で小さく（Ｓｉ2Ｓｎ2Ｃの場合、０．６２５ｅＶ、およびＧｅ3ＳｎＣの場合０．３１２ｅＶ）、したがって中間波長（Mid-Wavelength）赤外線（MWIR）における検出に新しい可能性を開く。これらの２つの材料を超格子に結合し、０．３１２ｅＶと０．６２５ｅＶの間で連続的にバンドギャップを変えることも可能である。さらに、Ｓｉ2Ｓｎ2Ｃ（および／またはＧｅ3ＳｎＣ）とＳｉ、ＳｉＧｅ、ＳｉＧｅＣ等の超格子を作ることも可能である。当面、このような材料のバンド構造は公知ではない。
【００９７】
３．５．アモルファスＳｉ、Ｇｅ、ＳｉＧｅ光発光層を使用する実施形態
本手法は、可動性が重要である加速領域である結晶シリコンと、高い可動性を持つ必要がない雪崩層考えられる最高の態様を結合しようと試みる。つまり、衝撃イオン化の高い確率、したがって非単結晶材料の典型であり、高濃度ドーピングにより補助される散乱を有することが有用である。
【００９８】
前述のように、衝撃イオン化を通した光発光が起こる層は単結晶ではなく、むしろ例えば、ａ−Ｓｉ、またはａ−Ｇｅ、またはａ−ＳｉＧｅのような２０ｎｍ未満の薄膜である可能性がある。アモルファス層は、散乱の確率および衝撃イオン化を最大限にするために高濃度でドーピングされる必要がある。下にある結晶ＣＭＯＳ層で加速される担体は、これらの高濃度でドーピングされるアモルファス層に入った時点で衝撃イオン化を受ける。
【００９９】
アモルファス層はその厚さが歪みによって制限されないため、および同じ材料の単結晶形式に関して修正されたバンド構造を有する、例えば、ａ−Ｓｉはｃ−Ｓｉよりわずかに大きい直接バンドギャップを有するために、アモルファス層は興味深い。
【０１００】
３．６．シリコン基板上の非IV族元素を使用する素子
前述のように、シリコンの上にエピタキシャルに成長されたが、H.Metzner、J.Cieslak、J.Eberhardt、Th.Hahn、M.Mueller、U.Kaiser、A.Chuvilin、U.Reisloehner、およびW.Witthuhn、R.GoldhahnおよびF.Hudert、J.Krausslich、「Ｓ（１１１）上のエピタキシャルＣｕＩｎ1-xＧａxＳ2：ｘ≒０．５の場合の完璧に格子整合されたシステム（Epitaxial CuIn1-xGaxS2 on S(111): A perfectly lattice-matched system for x≒0.5）」応用物理学レター（Appl.Phys.Lett.）第８３巻、第８号、２００３年８月、１５６３〜１５６５ページ、およびJohn Tolle、R.Roucka、P.A.Crozier、A.V.G.Chizmesha、I.S.T.Tsong、およびJ.Kouvetakis、「酸化物結晶界面を介したＳｉ（１１１）でのＳｉＣＡＩＮの成長（Growth of SiCAIN on Si(111) via a crystalline oxide interface）」応用物理学レター（Appl.Phys.Lett.）第８１巻、第１２号、２００２年９月１６日、２１８１〜２１８３ページによって実証されるようなIV族の成分、つまり１．５ｅＶ（ｘ＝０）から２．５ｅＶ（ｘ＝１）にＧａ含有量とともに線形に変化するＣｕＩｎ1-xＧａxＳ2から作られていないいくつかの直接バンドギャップ材料がある。
【０１０１】
ＧａＳｅは、Reiner Rudolph、Christian Pettenkofer、Aaron A.Bostwick、Jonathan A.Adams、Fumio Ohuchi、Marjorie A.Olmstead、Bengt Jaeckel、Andreas KleinおよびWolfram Jaegermann、「Ｓｉ（１１１）の電子構造：ＧａＳｅ  ファンデルワールス状の表面終端」、ニュージャーナルオブフィジックス（New Journal of Physics）７（２００５年）１０８によって、エピタキシャル的に適合し、（１１１）シリコンのある界面を有し、シリコンのギャップにエネルギーレベルがないことが実験的に立証された。同じことは、J.A.Adams、A.Bostwick、T.Ohta、Fumio S.Ohuchi、およびMarjorie A.Olmstead、「シリコン付きのアルミニウムセレナイドのヘテロインタフェース形成：Ｓｉ（１１１）の電子および原子構造；Ａｌｓｅ」、」物理学レビュー（Phys.Rev.）Ｂ  ７１、１９５３０８  ２００５年によってＡｌＳｅに当てはまることも判明した。これらの材料の両方ともシリコンより大きなバンドギャップを有し、したがって発射の波長の修正を可能にする。
【０１０２】
鉄−セレナイド（β−ＦｅＳｉ2）は、シリコンの上に形成でき、おそらくＣＭＯＳと適合し、光発光に適したバンドギャップを有し、光ファイバ電気通信に関連する波長バンドの吸収に適した直接バンドギャップ半導体として特定された。しかしながら、現在まで、この材料からの実験的光発射は、効率に関する高い期待を満たしていない。これまでに行われた試みは、M.Takauji、C.Li、T.Suemasu、およびF.Hasegawa、「分子線エピタキシーによるｐ−Ｓｉ／β−ＦｅＳｉ2／ｎ−Ｓｉ二重へテロ接合発光ダイオード（Fabrication of p-Si/β-FeSi2/n-Si Double-Heterostructure Light-Emitting Diode by Molecular Beam Epitaxy）」、日本応用物理学ジャーナル（Jpn.J.Appl.Phys.）第４４巻、第４Ｂ号、２００５年、２４８３〜２４８６ページによるもののように、光発光素子のための従来の設計に依存している。
【０１０３】
本発明は、この材料の内部での衝撃イオン化により生じる光発光がバンド間遷移によって発生する素子設計内におけるこの材料の活用を可能にする。ＣＭＯＳプロセスフローの中でのその挿入は、ＳｉＧｅＣ膜のために考え出された指針に従う。Y.Terai、Y.Maeda「Ａｌドーピングされたβ−ＦｅＳｉ2内で観察される１．５４μｍの光ルミネセンスの強化（Enhancement of 1.54μm photoluminescence observed in Al-doped β-FeSi2）」応用物理学レター（Appl.Phys.Lett.）第８４巻、第６号、第９号、２００４年２月、９０３〜９０５ページによって識別されたようにBoronによるｐ−型ドーピングを含む。それは、バルク、圧膜ＳＯＩ、薄膜ＳＯＩとともに、および「エネルギーろ過」層と連動して使用することもできる。
【０１０４】
いくつかのこれらの材料、ＣｕＩｎ1-xＧａxＳ2、ＳｉＣＡＩＮ、ＧａＳｅ、ＡｌＳｅ、β−ＦｅＳｉ2、Ｓｉ2Ｓｎ2ＣおよびＧｅ3ＳｎＣを組み込む設計の超格子は、０．３１２ｅＶと３．２ｅＶの間でバンドギャップを変化できるようにしなければならない。本発明では、光発光および／または光吸収のためにこのような層のスタックを想像することができ、スタックの中の層の各セットは異なる波長で、あるいは一連の波長で動作し、ＣＭＯＳとモノリシックに集積化している。
【０１０５】
３．７．Ｇｅ基板上のIV族元素（Ｓｉ、Ｇｅ、Ｃ、Ｓｎ）を使用する素子
本発明のこの素子および製造方法は、０．８ｅＶ直接バンドギャップのために、バルクＧｅおよび／またはＧＯＩ等のＧｅ基板に適用するのにきわめて適している。それにより低エネルギー状態はホットエレクトロンが使用できなくなるため、利用する１つの方法は、雪崩領域を可能な限り高濃度でｎ−型ドーピングさせることであろう。高濃度ｎ−型ドーピングはＧｅの伝導帯の下部で、あるいは超格子の伝導ミニバンドにおいて可能な限り多くの状態を満たす。間接バンド（複数の場合がある）のすべての状態が完全に満たされ、その結果外部電界は電子を直接バンド（複数の場合がある）の中に直接的に注入できることが理想的である。ドーピング、ひいては熱電子ポピュレーションが高濃度であるほど、任意のホットエレクトロンリラックスが０．６６ｅＶ間接バンドギャップよりむしろ、事実上０．８ｅＶ直接バンドギャップ全体となる可能性が高い。
【０１０６】
間接バンドのフェルミ準位と、最も低くある直接バンドの底部の間のエネルギー差異が小さいほど、電子が直接バンドの中に移動し、したがって発光性遷移に関与する非常に高い確率を有するために必要とするエネルギーが低くなる。この場合、引火電圧を増加する、つまり電子によって達成可能な最大エネルギーを増加することが可能であり、それによって発光性遷移のエネルギーは上昇し、それにより発射される光子の「ブルーシフト」が生じる。
【０１０７】
さらに、バルクゲルマニウムまたはＧＯＩ基板を使用すると、Ｓｎを含むエピタキシャル膜の成長が可能になり、その結果、遠赤外線で光子を発光する放射性バンド間遷移が可能になる。
【０１０８】
ゲルマニウムの低処理温度、および特にゲルマニウム基板の表面を清掃し、エピタキシーに準備完了にする容易さのために、複数のエピタキシャル成長を有するのが容易であり、隣接する放射面に複数のエピタキシャル素子を成長させることが可能になり、様々な材料および／またはドーピング／へテロ接合外形が電磁スペクトルの異なる波長範囲に最適化される。
【０１０９】
３．８．Ｇｅベースの基板での純粋なＧｅ素子の実施形態
前述のように、高濃度ｎ−型ドーピングによる純粋なＧｅ層がフェルミ準位をΓ谷の非常に近くまたは上方にすることができる。これにより、熱電子および孔の再結合を通して放射性直接遷移が可能になる。考えられる最も高濃度のｎ−型ドーピングがフェルミ準位をΓ谷の端縁の十分近くにもたらさない場合には、Γ谷および価電子帯の上部にある孔の電子の間の放射性直接遷移は依然としてΓ谷をホットエレクトロンで配置することによって発生できる。また前述のように、これは衝撃イオン化が高濃度ｎ−型ドーピング層の内部で発生する素子構造で容易に達成される。
【０１１０】
３．９．Ｇｅベースの基板の上でIV族元素を使用する実施形態
いくつかのＧｅＳｎ合金は、M.R.Bauer、C.S.Cook、P.Aella、J.Tolle、およびJ.Kouvestakis、P.A.Crozier、A.V.G.Chizmeshya、およびD.J.Smith、S.Zollner、「Ｓｉベースの赤外線オプトエレクトロニクスのためのＳｎＧｅ超格子材料（SnGe superstructure materials for Si-based infrared optoelectronics）」応用物理学レター（Appl.Phys.Lett.）第８３巻、第１７号、２００３年１０月２７日、３４８９〜３４９１ページによって、H.Perez Ladron de Guevara、A.G.Rodriguez、H.Navarro-Contreras、およびM.A.Vidal、「Ｇｅ（００１）上で仮像的（pseudomorphically）に成長したＧｅ1-xＳｎx合金（Ge1-xSnx alloys pseudomorphically grown on Ge(001)）」、応用物理学レター（Appl.Phys.Lett.）第８３巻、第２４号、２００３年１２月１５日、４９４２〜４９４４ページによって、およびG.HeおよびH.A.Atwater、「ＳｎxＧｅ1-x合金におけるバンド間遷移（Interband Transitions in SnxGe1-x Alloys）」、物理学レビューレター（Phys.Rev.Lett.）、第７９巻、第１０号、１９９７年９月８日、１９３７〜１９４０ページによって示され、直接バンドギャップを有し、いくつかのＧｅ／Ｓｎ超格子はD.MunzarおよびN.E.Christensen、「Ｓｎ／Ｇｅ超格子の電子構造（Electronic Structure of Sn/Ge superlattices）」物理学レビュー（Phys.Rev.）Ｂ、第４９巻、第１６号、１９９４年４月１５日−II、１１２３８〜１１２４７ページ、１１２４２ページの表Ｖによっても示され、直接バンドギャップを有する。Ｓｎ原子はＧｅより大きいため、Ｓｉ原子とＣ原子が部分的または全体的なひずみ補償のために追加されてよいことも考えられ、それにより臨界厚さを強化する。以下は、ゲルマニウム基板上で成長させるために実行可能な超格子の例である：（Ｓｉ1-yＧｅy）m−（Ｇｅ1-zＳｎz）n、（Ｓｉ1-yＳｎy）m−（Ｇｅ1-zＳｎz）n、（Ｓｉ1-yＣy）m−（Ｇｅ1-zＳｎz）n、（Ｓｉ1-yＧｅy）m−（Ｓｎ1-zＣz）n、（Ｃ1-yＧｅy）m−（Ｇｅ1-zＳｎz）n。
【０１１１】
３．１０．第IV族ではない元素をゲルマニウム基板上で使用する素子
ゲルマニウムが、ＧａＡｓ膜および素子のエピタキシャル成長のための優れた開始基板であることは長く公知であった。本発明がこのような直接バンドギャップ膜を取り込むこともできるのは当然である。膜は光発光素子のための従来の外形を有することができる。あるいは前記膜内の衝撃イオン化によって光発光するために薄く、高度にドーピングされるように設計することもできる。
【０１１２】
４．ＡＬＥＤ／Ｌｉｘｅｌの適用
４．１．ソリッドステート照明（ＳＳＬ）
直接バンドギャップまたは乱流擬似直接バンドギャップ材料で作られたＡＬＥＤは非常に高い電力効率を有していなければならず、ソリッドステート照明に使用される従来の直接バンドギャップ材料の電力効率に近づかなくてはならない。この用途の場合、ＡＬＥＤ素子のＣＭＯＳとのモノリシック集積化を有することは必要ではなく、したがってプロセスフローははるかに簡略かつ安価になるであろう。
【０１１３】
ＳＳＬ用の最先端の素子は３”または４”のサファイア等の高価な基板上に作られるが、ＳＳＬのための従来の材料および素子に優る優位点は、すべての十分に確立されたシリコンプロセス技術および装置とともに、特にＡＬＥＤが標準的な３００ｍｍのシリコン基板上に製造できることを考慮するときに数桁低い製造費用に始まり、多数あると思われる。
【０１１４】
４．２．発光体または光吸収体としての動作
発光体として説明されてきた同じ素子は、破壊電圧の下でバイアスをかけられると、雪崩光検出器として動作することもできる。同時係属出願のすべてのピクセル／Ｌｉｘｅｌ設計に説明されているセルの一部である正確に同じフォトニック層（ＡＰＤ／ＡＬＥＤ層）は、光センサーまたは発光体として動作できる。ＡＰＤとして光検知のために動作されるためには、ＡＰＤ／ＡＬＥＤの端子に印加される電圧は破壊電圧より小さくなければならない。センサー／エミッタマトリックスの周囲にある適切な回路で、ＡＰＤを流れる総電流は異なる照明条件に合うために制御できる。光発光のためにＡＬＥＤとして動作されるために、ＡＰＤ／ＡＬＥＤの端子に印加される電圧は破壊電圧以上でなければならない。マトリックスの周辺での適切な回路網では、ＡＬＥＤを流れる総電流は素子に対する損傷を防止するために制御できる。ＡＬＥＤのマトリックスは異なる用途を有することができる。
【０１１５】
４．３．ディスプレイ用のＡＬＥＤ／Ｌｉｘｅｌの適用
光発光の効率および電気電力消散が適切である場合、発光素子（Ｌｉｘｅｌ）のマトリックスは、「アクティブピクセル／Ｌｉｘｅｌ」の「アクティブマトリックス」（アクティブアドレス指定）、つまり各ピクセル／Ｌｉｘｅｌが光を発し、各ピクセルが専用の電源オン／オフスイッチ（ＭＯＳＦＥＴ素子）を有するマトリックス付きのディスプレイを作るために拡大縮小できる。フルカラーディスプレイは、カラー画像検知のために使用されるものと同一であるバイヤー（Bayer）パターン等のカラーフィルターモザイクを作ることによって達成できる。きわめて小さなアクティブピクセルを作る能力は、従来のフラットパネルディスプレイの通常のピクセル／Ｌｉｘｅｌサイズと比較して、非常に高解像度の小型ディスプレイの、したがって非常に高い画像／ビデオ品質の製造を可能にする。該非常に小型のピクセルサイズは、特定の原色のための「マクロ−ピクセル／Ｌｉｘｅｌ」がそれ自体多くの最小サイズのピクセル／Ｌｉｘｅｌのマトリックスであるディスプレイ構造を設計するために使用できるであろう。この構造は、光度、およびダイナミックレンジを、マクロ−ピクセル／Ｌｉｘｅｌの内部で「オン」である最小サイズのピクセル／Ｌｉｘｅｌの数によって定義することを可能にする。例えば、２５６×２５６の最小サイズのピクセル／Ｌｉｘｅｌのマトリックスから構成されるマクロ−ピクセル／Ｌｉｘｅｌは、１６ビットのダイナミックレンジに相当する２５６×２５６=６５，５３６レベルの光度を生成できる。それは、各ピクセル／Ｌｉｘｅｌが「オン」または「オフ」のどちらかでしかありえないと仮定しているため、これは、非常に保守的な推定値である。各ピクセル／Ｌｉｘｅｌが（４つの異なる印加電圧に相当する）４つの異なる光度レベルを有することができる場合には、ダイナミックレンジは１８ビットになるであろう。現在のところ、最も一般的なフラットパネルディスプレイ技術、プラズマディスプレイおよび液晶ディスプレイにとって最良のダイナミックレンジは１０から１２ビットの範囲にある。
【０１１６】
４．４．二重モードセンサー／エミッタマトリックスのためのピクセル／Ｌｉｘｅｌの適用
光を検知する／発するためのピクセル／Ｌｉｘｅｌのマトリックスは、ビデオまたはスチール写真術のためにカメラで使用でき、画像の取得と光発光を（ソフトウェア制御により）交互に行う能力を備える。この交互機能性は、以下の用途に使用できる。
【０１１７】
３Ｄ−イメージング
光子の発射と反射された光子の検出の間の「飛行時間」（ＴＯＦ）の測定は、三次元イメージングに使用できる。これは、複数の反射を測定し、このようにして視野内の被写体の「後ろ」を見る可能性を含む。飛行時間の測定は、原色のいくつかだけ、またはすべてを使用する光発光／検出で行うことができる。ＩＲだけが使用される場合、人間の目によって見られ、典型的なカメラ（フィルムとデジタル）によって記録される画像は外乱されないであろう。この目的に使用される光がカメラのレンズを通して（センサー上の画像を形成する光の反対方向に移動する）視野内の被写体に達するという事実は、二次反射のさらに優れた制御だけではなく、必要とされる電力の点でも利点を有する可能性がある。これは、非常に遠く離れた被写体の３Ｄ画像を捕捉するために望遠レンズを使用するときに特に有効な場合がある。
【０１１８】
完全に集積化されたフラッシュとしてのＡＬＥＤ／Ｌｉｘｅｌ
このケースでは、フラッシュの光はカメラのレンズを通って移動し、その種類（広角、マクロ、望遠等）に関係なく、レンズの視野内にあるものだけを直接的に照明する。同様に、これは、光を等方的に発射する従来のフラッシュと比較して光電力要件を削減するはずである。フラッシュの色（複数の場合がある）と色温度を、各タイプの原色フィルター（Ｒ、Ｇ、Ｂ、ＩＲ）を通過する光度を制御することにより制御することができる。これは、従来のカメラ用のフラッシュとは劇的に異なる。
【０１１９】
モノリシックに集積化された光電子トランシーバ
エピタキシャルに付着した光発光膜のための適切な材料／組成を用いて、光吸収および発射を赤外線で、つまり光ファイバ通信で使用される波長である１．３μｍから１．５５μｍの範囲で有することが可能である。したがって、光信号を直接的に受信し、光信号を光ファイバに発射し、それにより第III／Ｖ属の化合物半導体の低コスト技術代替策を可能にすることができるＣＭＯＳ集積回路を製造することが可能になる。
【０１２０】
本開示では、これらの波長範囲をカバーするための優れた候補材料として以下の複数の材料が言及された：（Ｇｅ1-ZＣZ）5−（Ｓｉ1-yＣy）5、β−ＦｅＳｉ2、Ｓｉ2Ｓｎ2Ｃ、Ｇｅ3ＳｎＣ。
【図面の簡単な説明】
【０１２１】
【図１Ａ】モノリシック集積の形状を示すもので、一つの光装置の下電極に接続された一つのＮ−ＭＯＳＦＥＴを示し、その中では「加速」地帯はｎ−型で、バルクになっているが、ｐ−型のエピタキシャル・レイヤーは衝撃イオン化を通じて光の放射が起こる地帯である。下電極への接触はｎ−ウエルのインプラントを通じて活性エリアの外側で行われる。
【図１Ｂ】図１Ａのものとは異なった形状を示すもので、「加速」地帯が高度にｎ−型ドープされた表面上にエピタキシャリーに載置されている。「加速」地帯はドープできないかまたは低度にドープされている。
【図１Ｃ】図１Ｂのものとは異なった形状を示すもので、「加速」地帯が高度にｎ−型ドープされた表面上にエピタキシャリーに載置されて、任意の「エネルギーろ過」地帯は「加速」地帯と衝撃イオン化を通じて光の放射が起こる地帯との間に置かれている。「加速」と「ろ過」地帯とはドープできないかまたは低度にドープされている。
【図２Ａ】ＣＭＯＳと一枚岩状に積層されるかまたはされなくてもよい、バルク基板の上に作られた、形状を表わし、一つの光素子および上および下電極との接点を示しており、その中で「加速」地帯はｐ−型でバルクになっており、一方ｎ−型のエピタキシャル・レイヤーはその中で衝撃イオン化を通じて光の放射が起こる地帯である。下電極との接触はｐ−ウエル・インプラントを通じて、活性エリアの外側で行われる。
【図２Ｂ】図２Ａのものとは異なった形状を示すもので、その中で「加速」地帯は高度にｎ型にドープされた表面上にエピタキシャリーに載置されている。「加速」地帯はドープされないかまたは低度にドープされてもよい。
【図２Ｃ】図２Ｂのものとは異なった形状を示すもので、その中で「加速」地帯は高度にｎ型ドープされた表面上にエピタキシャリーに載置されて、任意の「エネルギーろ過」地帯は「加速」地帯と衝撃イオン化を通じて光の放射が起こる地帯との間に置かれている。「加速」と「ろ過」地帯とはドープできないかまたは低度にドープされている。
【図３Ａ】超薄膜ＳＯＩまたはＧＯＩ基板上のモノリシック集積の形状を表わし、「フィルター」地帯無しに前側の光の放射をするため、一つの光素子の下電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい、「加速器」地帯はｎ型の活性エリア上に直接載置され、次に衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図３Ｂ】超薄膜ＳＯＩまたはＧＯＩ基板上のモノリシック集積の形状を表わし、「フィルター」地帯で前側の光の放射をするため、一つの光素子の下電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい、「加速器」地帯はｎ型の活性エリア上に直接載置され、次に、「フィルター」レイヤー上に載置され、また衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図３Ｃ】モノリシック集積の形状を表わし、「フィルター」地帯無しで後側の光の放射をするため、一つの光素子の下電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい、「加速器」地帯はｎ−型の活性エリア上に直接載置され、次に、衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図３Ｄ】超薄膜ＳＯＩまたはＧＯＩ基板上のモノリシック集積の形状を表わし、「フィルター」地帯で後側の光の放射をするため、一つの光素子の下電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい、「加速器」地帯はｎ−型の活性エリア上に直接載置され、次に、「フィルター」レイヤー上に載置され、また衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図４Ａ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳと一枚岩状に積層されるかまたはされなくてもよい、形状を表わし、「フィルター」地帯無しに前側の光の放射をするための一つの光素子および上および下電極への接点を示している。ドープされなくてよい、「加速器」地帯はｎ−型の活性エリア上に直接載置され、次に、衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図４Ｂ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳと一枚岩状に積層されるかまたはされなくてもよい、形状を表わし、「フィルター」地帯で前側の光の放射をするための一つの光素子および上および下電極への接点を示している。ドープされなくてよい、「加速器」地帯はｎ−型の活性エリア上に直接載置され、次に、「フィルター」レイヤー上に載置され、また衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図４Ｃ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳと一枚岩状に積層されるかまたはされなくてもよい、形状を表わし、「フィルター」地帯無しに後側の光の放射をするための一つの光素子および上および下電極への接点を示している。ドープされなくてよい、「加速器」地帯はｎ−型の活性エリア上に直接載置され、次に、衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図４Ｄ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳと一枚岩状に積層されるかまたはされなくてもよい、形状を表わし、「フィルター」地帯で後側の光の放射をするための一つの光素子および上および下電極への接点を示している。ドープされなくてよい、「加速器」地帯はｎ−型の活性エリア上に直接載置され、次に、「フィルター」レイヤー上に載置され、また衝撃イオン化による光放射のためｐ−型膜の載置をされてよい。
【図５】ｐ−型のシリコン下電極、ドープされないシリコン「加速器」地帯、および薄いシリコン・レイヤーを被せた、ｎ−型のドープされたゲルマニウム・レイヤー、またｎ−型のドープされたもの、を持った装置の例示的な質的な帯域図を示す。
【図６】ｐ−型のシリコン下電極、ドープされないシリコン「加速器」地帯、および薄いシリコン・レイヤーを被せた、ｎ−型のドープされた（ＳｉＣ）−（ＧｅＣ）超格子レイヤー、またｎ−型のドープされたもの、を持った装置の例示的な質的な帯域図を示す。
【図７】ｐ−型のシリコン下電極、ドープされないＳｉＧｅまたはＳｉＧｅＣ「加速器」地帯、および薄いシリコン・レイヤーを被せた、ｎ−型のドープされた超格子レイヤー、またｎ−型のドープされたもの、を持った装置の例示的な質的な帯域図を示す。ｎ−型のドープされた光放射レイヤーを持った「加速器」地帯のインターフェースには、伝導帯域オフセットがある。そのオフセットは、バリアの上の（基板と直角の方向に沿った）運動エネルギーを持ったキャリアだけがｎ−型のドープされたレイヤーに届くのと同じ意味で、エネルギー・フィルターとして用いることができる。バリアは、キャリアが拡散することなくそれを横切るように十分薄くするべきである。このバリアは熱キャリアがｎ−型のドープされたレイヤーに届くのを妨げるので、そのためｎ−型のドープされたレイヤーに衝撃イオン化を起こさせないような大部分の電流を抑制する。
【図８】逆雪崩バイアスより寧ろ前進バイアスに基づく装置の例示的な質的帯域図を示す。この装置はｎ−型のドープされた光放射器および中間レイヤー（この場合は真には「加速器」ではない）での伝導帯域バリアでは、電子が基板の方へ動くのを防止することが可能であるが、しかし電子をｎ−型のレイヤーへ射出することができる。図９の装置は直接バンドギャップのｎ−型レイヤーを持つことを意味する、何故ならばそのレイヤーの再結合は熱電子と熱孔との間のものであるからである。
【図９Ａ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｂ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｃ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｄ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｅ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｆ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｇ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｈ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図１０Ａ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｂ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｃ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｄ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｅ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１１Ａ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｂ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｃ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｄ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｅ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｆ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１２Ａ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｂ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｃ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｄ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｅ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｆ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｇ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｈ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１Ａ】
2008508702.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
2008508702.tif 000009
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
2008508702.tif 000035
【図１１Ｃ】
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【図１１Ｄ】
2008508702.tif 000037
【図１１Ｅ】
2008508702.tif 000038
【図１１Ｆ】
2008508702.tif 000039
【図１２Ａ】
2008508702.tif 000040
【図１２Ｂ】
2008508702.tif 000041
【図１２Ｃ】
2008508702.tif 000042
【図１２Ｄ】
2008508702.tif 000043
【図７Ｅ】
2008508702.tif 000044
【図１２Ｆ】
2008508702.tif 000045
【図１２Ｇ】
2008508702.tif 000046
【国際調査報告】
2008508702.tif 000047
2008508702.tif 000048
2008508702.tif 000049
2008508702.tif 000050
2008508702.tif 000051