(57)【要約】  抵抗記憶装置（３０）のアレイの抵抗記憶装置をプログラミングおよび消去する方法において、１つのコマンドに応じて、高電流がプログラミング機能および消去機能双方について与えられ、前の状態から変わるべき状態にある記憶装置（３０）のみがプログラミングおよび消去される。
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【特許請求の範囲】
【請求項１】
抵抗記憶装置（３０）に対する手続を行なう方法であって、
データ情報をデータレジスタ（６６）に与えるステップと、
前記データレジスタ（６６）からのデータ情報をラッチ（６８）に与えるステップと、
記憶装置（３０）へのデータ書込に関する情報を、ラッチ（６８）から書込ドライバ（５２）に与えるステップとを含む、方法。
【請求項２】
書込ドライバ（５２）がデータを記憶装置（３０）に書込むステップをさらに含む、請求項１に記載の方法。
【請求項３】
書込ドライバ（５２）がデータを書込むことにより、記憶装置（３０）の抵抗は低い状態から高い状態に変化する、請求項２に記載の方法。
【請求項４】
書込ドライバ（５２）がデータを書込むことにより、記憶装置（３０）の抵抗は高い状態から低い状態に変化する、請求項２に記載の方法。
【請求項５】
記憶装置（３０）へのデータ書込に関する情報に基づき、データは書込ドライバ（５２）によって記憶装置（３０）に書込まれない、請求項１に記載の方法。
【請求項６】
記憶装置（３０）の抵抗の高い状態を検証するステップをさらに含む、請求項３に記載の方法。
【請求項７】
記憶装置（３０）の抵抗の低い状態を検証するステップをさらに含む、請求項４に記載の方法。
【請求項８】
抵抗記憶装置（３０）に対する動作を行なう方法であって、
記憶装置（３０）の所望の状態を判断するステップと、
記憶装置（３０）の状態を判断するステップと、
前記記憶装置（３０）の所望の状態および前記記憶装置（３０）の判断された状態に基づいて、前記記憶装置（３０）の状態と前記記憶装置（３０）の所望の状態とが異なる場合のみ、データを記憶装置（３０）に書込むステップとを含む、方法。
【請求項９】
記憶装置（３０）の状態をさらに検証するステップを含む、請求項８に記載の方法。
【請求項１０】
メモリ構造であって、
ビット線（ＢＬ）と、
前記ビット線に接続された抵抗記憶装置（３０）と、
データレジスタ（６６）と、
前記ビット線（ＢＬ）をデータレジスタ（６６）に接続するための手段と、
ラッチ（６８）と、
前記ビット線（ＢＬ）をラッチ（６８）に接続するための手段と、
前記データレジスタ（６６）をラッチ（６８）に接続するための手段とを含む、メモリ構造。
【請求項１１】
前記ビット線に接続された書込ドライバ（５２）をさらに含む、請求項１０に記載の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
１  技術分野
本発明は、一般的には記憶装置に関し、より具体的には抵抗記憶装置動作に関する。
【背景技術】
【０００２】
２  背景技術
図１は、イオン移動抵抗記憶装置として知られている抵抗記憶装置３０の１つの典型を示す。この記憶装置３０は、電極３２（たとえば銅）と、電極３２の上の硫化銅層３４と、層３４の上のたとえば酸化銅層である活性層３６と、活性層３６の上の電極３８（たとえばチタン）とを含む。まず、記憶装置３０がまだプログラミングされていないと想定し、記憶装置３０をプログラミングするために、電極３８を接地電位にする一方で、電極３２に正電圧を印加して、電位Ｖｐｇ（「プログラミング」電位）を記憶装置３０を通して高電位から低電位へと記憶装置３０の順方向に印加する（図２の記憶装置電流対記憶装置３０を通して印加される電位の図参照）。この電位は、銅イオンを層３４から電極３８に向かって引寄せて活性層３６の中に入れることで（Ａ）導電性フィラメントを形成し、活性層３６（および記憶装置３０全体）を（順方向）低抵抗または導電状態にするのに十分な電位である。このような電位を除去すると（Ｂ）、プログラミングステップの間に活性層３６の中に引込まれたイオンはそこに留まるので、活性層３６（および記憶装置３０）は導電または低抵抗状態を保つ。
【０００３】
プログラミングされた（導電）状態にある記憶装置３０の読出ステップでは、電位Ｖｒ（「読出」電位）を記憶装置３０を通して高電位から低電位へと記憶装置３０の順方向に印加する。この電位は、プログラミングのために記憶装置３０を通して印加する電位Ｖｐｇより小さい（上記参照）。この状態において、記憶装置３０は容易に電流を通し、これは、記憶装置３０がプログラミングされた状態にあることを示す。
【０００４】
記憶装置を消去するには、正電圧を電極３８に印加する一方で、電極３２を接地に保ち、電位Ｖｅｒ（「消去」電位）を記憶装置３０を通して高電位から低電位へと記憶装置３０の逆方向に印加する。この電位は、銅イオンを活性層３６から電極３２に向かって追い出して層３４の中に入れることで（Ｃ）、活性層３６（および記憶装置３０全体）を高抵抗または実質的に非導電状態にするのに十分な電位である。このような電位を記憶装置３０から除去するとこの状態は維持される。
【０００５】
消去された（実質的に非導電）状態にある記憶装置３０の読出ステップでは、上記のように電位Ｖｒを再び記憶装置３０を通して高電位から低電位へと記憶装置３０の順方向に印加する。活性層３４（および記憶装置３０）が高抵抗または実質的に非導電状態にあるので、記憶装置３０は大きな電流を通さず、これは、記憶装置３０が消去された状態にあることを示す。抵抗記憶アレイは典型的に多数のこのような記憶装置３０を含み、記憶装置は各々、個々に読出され、プログラミングされ、消去される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の説明および図２からわかるように、記憶装置３０の状態の読出には比較的低い電流が必要である（低電圧を印加して別の状態への妨害を避けるのが望ましい）のに対し、装置３０をプログラミングおよび消去するには実質的により高い電流が必要である。ひい
てはこのような高電流を与えるためのアーキテクチャが必要である。
【０００７】
加えて、典型的に、従来のフラッシュメモリアレイでは、２コマンドアプローチが行なわれ、第１のコマンドで、データのページ全体が消去され、次に、第２のコマンドで、データがアレイに書込まれる。１つのコマンドで、消去およびプログラミングが、前の状態からの状態変更が必要である記憶装置のみに対して行なわれるアプローチを提供することが望ましいであろう。すなわち、前の状態から変更されるべきでない状態にある記憶装置は、その状態を維持し、消去またはプログラミング動作を受けない。
【０００８】
したがって、抵抗記憶装置のプログラミングおよび消去における高電流要求を満たすとともに、１つのコマンドを用い状態変更が必要な記憶装置のみの状態を変更する方法が必要である。
【課題を解決するための手段】
【０００９】
発明の開示
概して、本発明は、抵抗記憶装置のアレイの抵抗記憶装置に対して動作を行なう方法であって、このアレイは、状態の異なる記憶装置を含み、この方法は、各記憶装置の所望の状態を判断することと、各記憶装置の状態を判断することと、状態が所望の状態と異なる記憶装置のみにデータを書込むこととを含む。
【００１０】
本発明は、以下の詳細な説明を添付の図面と関連付けて考慮すればよりよく理解される。当業者には以下の説明から容易に明らかになるように、本発明の実施例は、発明を実施するための最良の形態の例示のみを目的として、示され説明されている。本発明には他の実施例が可能でありそのいくつかの詳細事項は変形および明らかな種々の局面が可能でありこれらはすべて本発明の範囲を超えるものではないことがわかるであろう。したがって、図面および詳細な説明は本質的に例示であり限定ではないと見なされる。
【００１１】
本発明の特徴をなすと考えられる新規の特徴が特許請求の範囲に記載されている。しかしながら、本発明自身に加え、上記好ましい使用の形態ならびに本発明のさらに他の目的および利点は、例示として挙げる実施例の詳細な説明を添付の図面と関連付けて読めば最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
発明を実施するための最良の形態
本発明者らが現在発明を実施するための最良の形態であると考えているものを示す本発明の具体的な実施例を詳細に参照する。
【００１３】
図３は、本発明を実施するための回路の一般的な形態を示す。メモリアレイ４２のページ４０の一部が示される。メモリアレイ４２のページ４０は、複数のメモリ構造４８を含む。回路５０（書込ドライバ５２、回路論理５４および入出力ポート５６を含む）は、以下で説明する態様でページ４０と関連付けられている。
【００１４】
各メモリ構造４８はビット線５８を含み、ビット線は、回路５０に、ｙデコーダトランジスタ６０およびｙデコーダトランジスタ６２を通して接続される。各ビット線５８には、その長さに沿い、各々アクセストランジスタ６４と直列接続される複数の記憶装置３０が接続される。しかしながら、わかりやすくするために、各ビット線５８に接続される１つの記憶装置３０のみが示されている。各メモリ構造４８は、（スイッチとして示されるトランジスタ７０によって接続される）センスラッチ６８と直列のデータレジスタ６６も含み、データレジスタ６６およびセンスラッチ６８は、ビット線５８およびセンスラッチ６８を接続するスイッチとして示されるトランジスタ７２と、ビット線５８およびデータ
レジスタ６６を接続するスイッチとして示されるトランジスタ７４とによって、ビット線５８と並列接続される。
【００１５】
この回路の動作を、図３のメモリ構造４８、この例では中央のメモリ構造４８に対する動作について説明するが、他のメモリ構造４８も各々同様に動作することが理解されるであろう。
【００１６】
初めに、上記のように、記憶装置３０は高抵抗（プログラム「１」）状態または低抵抗（プログラム「０」）状態にある。図４も参照して、スイッチ７４を閉じスイッチ７０、７２を開くと、データは、１バイトずつ入出力ポート５６からｙデコーダトランジスタ６２を通してデータレジスタ６６にロードされる。このデータは記憶装置３０Ａの所望の状態を示す。次に、スイッチ７０を閉じると、データレジスタ６６のデータは（ページ全体が）センスラッチ６８にダンプされる。次に、消去検証ステップが行なわれ、実際上は、センスラッチ６８のデータが記憶装置３０のデータと比較され、記憶装置３０の消去ステップを（ページ全体について）行なう必要があるかどうか判断される。すなわち、たとえば、記憶装置３０が消去された状態（論理１）であり記憶装置３０の所望の状態が消去された状態（論理１）であれば、記憶装置３０の消去ステップは不要であり実施されない。同様に、記憶装置３０がプログラミングされた状態（論理０）であり記憶装置３０の所望の状態がプログラミングされた状態（論理０）であれば、消去ステップは実施されない。記憶装置３０が消去された状態（論理１）であり記憶装置３０の所望の状態がプログラミングされた状態（論理０）であれば、消去ステップは実施されない（以下で説明するようにプログラミングステップが行なわれる）。最後に、記憶装置３０がプログラミングされた状態（論理０）であり記憶装置３０の所望の状態が消去された状態（論理１）であれば、消去ステップが実施される。スイッチ７２が閉じるとともにスイッチ７０、７４が開き、消去ステップの実施が必要であるという情報が、センスラッチ６８からスイッチ７２を通しかつｙデコーダトランジスタ６２およびｙデコーダトランジスタ６０を通して論理５４に与えられ、これが、センスラッチ６８の状態に基づいて情報を書込ドライバ５２に与え、所望される状態において消去電流が記憶装置３０を通して与えられる（上記参照）。次に、もう１つの消去検証ステップが、記憶装置３０がセンスラッチ６８と通信することによって行なわれ、センスラッチ６８の状態は、消去ステップがうまく実施されたか否かを示す。消去ステップが所望されこの消去検証ステップが消去状態にまだ達していないことを示していると、消去検証が消去ステップが有効であることを示すまで、消去ステップが繰返され他の消去検証ステップが実施される。
【００１７】
次に、プログラム検証ステップが実施され、センスラッチ６８のデータが記憶装置３０のデータと比較されて、記憶装置３０のプログラミングステップの実施が必要か否か判断される。すなわち、たとえば、記憶装置３０が消去された状態（論理１）であり記憶装置３０の所望の状態が消去された状態（論理１）であれば、プログラミングステップは不要であり実施されない。同様に、記憶装置３０がプログラミングされた状態（論理０）であり記憶装置３０の所望の状態がプログラミングされた状態（論理０）であれば、プログラミングステップは実施されない。記憶装置３０が消去された状態（論理１）であり記憶装置３０の所望の状態がプログラミングされた状態（論理０）であれば、プログラミングステップが行なわれる。最後に、記憶装置３０がプログラミングされた状態（論理０）であり記憶装置３０の所望の状態が消去された状態（論理１）であれば、プログラミングステップは実施されない。プログラミングステップを実施する必要性についての情報が、センスラッチ６８から、スイッチ７２を通し、かつ、ｙデコーダトランジスタ６２およびｙデコーダトランジスタ６０を通して論理５４に与えられ、これは、センスラッチ６８の状態に基づいて情報を書込ドライバ５２に与え、所望される状態においてプログラム電流が記憶装置３０に与えられる（上記参照）。次に、別のプログラム検証ステップが、記憶装置３０とセンスラッチ６８の通信を通して行なわれ、センスラッチ６８の状態はプログラミ
ングステップがうまく実施された否かを示す。プログラミングステップが所望されるとともにこのプログラム検証ステップがプログラミングされた状態にまだ至っていないことを示すと、プログラム検証がプログラミングステップが既に有効であることを示すまで、プログラミングステップが繰返されもう１つのプログラム検証ステップが行なわれる。
【００１８】
図５−１５は、図３の回路を詳細に示す。図示のように４つのメモリ構造４８1、４８2、４８3、４８4が示されているが、セクタ４６にはこのようなメモリ構造が非常に数多く含まれていることが理解されるであろう。各メモリ構造４８は、データレジスタ６６、センスラッチ６８およびトランジスタ７０、７２、７４を含み、これらはすべて上記のとおりである。図示のように、各メモリ構造４８において、直列のトランジスタ８２、８４、８６、８８を含むセンス回路８０は、トランジスタ９０を通して関連するビット線５８と通信し、関連するセンスラッチ６８と通信する。
【００１９】
この例では、この方法を説明するために、記憶装置３０1、３０2、３０3、３０4はまず低抵抗（０）、低抵抗（０）、高抵抗（１）、高抵抗（１）状態としてそれぞれ示される。一方、これら記憶装置の所望の状態はそれぞれ低抵抗（０）、高抵抗（１）、低抵抗（０）、高抵抗（１）である。まず、ＬＤＰＤはハイ、ＤＵＭＰはロー、ＲＤＰＢはローであるので、データビット（０１０１）が順次ｙデコーダトランジスタ６０およびＹデコーダトランジスタ６２1、６２2、６２3、６２4を通してそれぞれデータレジスタ６６1、６６2、６６3、６６4に与えられ、データレジスタ６６1、６６2、６６3、６６4のノードＣ１、Ｃ２、Ｃ３、Ｃ４はそれぞれ０１０１状態である（図５）。次に（図６）、トランジスタ７０への入力が同時にハイにされ（ＤＵＭＰハイ）、各ノードＣの情報が関連のセンスラッチに与えられ、センスラッチのノードＡの状態は、関連のデータレジスタのノードＣの状態と同じである。すなわち、ノードＡ１、Ａ２、Ａ３、Ａ４はそれぞれ０１０１状態である。一方、センスラッチの各ノードＢは関連のノードＡと逆の状態である、すなわち、ノードＢ１、Ｂ２、Ｂ３、Ｂ４はそれぞれ１０１０状態である。
【００２０】
次に、図７を参照して、消去検証ステップが実施され、ＢＬＰＲＯＴはロー、ＳＥＴはロー、ＲＤＰＢ、ＤＵＭＰおよびＬＤＰＢはすべてローである。ｙデコーダトランジスタ６２1、６２2、６２3、６２4がオンであり、読出電流が記憶装置３０1、３０2、３０3、３０4各々を通して駆動され、その抵抗に応じ、それぞれのノードＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４（およびノードＳＮＳ１、ＳＮＳ２、ＳＮＳ３，ＳＮＳ４）は、ハイかローのいずれかである。示されている特定の状況においては、記憶装置３０1、３０2が低抵抗状態にあるので、ノードＢＬ１、ＢＬ２およびＳＮＳ１、ＳＮＳ２はハイであり、記憶装置３０3、３０4が高抵抗状態にあるので、ノードＢＬ３、ＢＬ４およびＳＮＳ３、ＳＮＳ４はローである。メモリ構造４８1では、ＳＮＳ１がハイでありＳＥＴがローであるので、ノードＢ１は１状態のままである。メモリ構造４８2では、ここでもＳＮＳがハイでありＳＥＴがローであるので、ノードＢ２は０状態のままである。メモリ構造４８3では、ＳＮＳがローでありＳＥＴがローであるので、ノードＢ３は１状態のままである。しかしながら、メモリ構造４８4においては、ＳＮＳがローでありＳＥＴがローであり、ノードＢ４は強制的にハイにされる、すなわち１状態にされ、そのノードＡ４を強制的にローまたは０状態にする。
【００２１】
次に（図８）、信号ＲＤＰＢがハイに駆動され、トランジスタ７２をオンにするので、メモリ構造４８1、４８2、４８3、４８4のノードＡ１、Ａ２、Ａ３、Ａ４の情報は、順次ｙデコーダトランジスタ６２1、６２2、６２3、６２4を通し連続する０１００として論理５４に与えられる。論理５４は情報を書込ドライバ５２に与え、関連のノードＡの状態が１である記憶装置のみを消去する。この場合、これは記憶装置３０2のみである。次に（図９）、Ｙデコーダトランジスタ６２2のみがオンであるので、高電流が書込ドライバ５２によって記憶装置３０2を通して適切な方向で駆動され、記憶装置３０2を消去する。図
９に示されるように、この動作を通して、記憶装置３０2の状態は０（低抵抗）から１（高抵抗）に変化する。一方、記憶装置３０1、３０3、３０4の状態は変化しないままであるので、記憶装置３０１、３０２、３０３、３０４の状態はそれぞれ０１１１である。
【００２２】
消去手続（図１０）を完了するために、もう１つの消去検証ステップが実施され、ＢＬＰＲＯＴはロー、ＳＥＴはロー、ＲＤＰＢ、ＤＵＭＰおよびＬＤＰＢはすべてローである。ｙデコーダトランジスタ６２1、６２2、６２3、６２4がオンであるので、読出電流が記憶装置３０1、３０2、３０3、３０4各々を通して駆動され、その抵抗に応じ、それぞれのノードＢＬおよびＳＮＳはハイかローのいずれかである。記憶装置３０1は低抵抗なので、ノードＢＬ１およびノードＳＮＳ１はハイであり、記憶装置３０2、３０3、３０4は高抵抗なので、ノードＢＬ２、ＢＬ３およびＢＬ４ならびにノードＳＮＳ２，ＳＮＳ３およびＳＮＳ４はローである。ノードＡはすべてロー状態にあり、この情報が論理５４に与えられると、所望の消去が実現したことが確認される。
【００２３】
この手続を通し、ＤＵＭＰはローなので、ノードＣ１、Ｃ２、Ｃ３、Ｃ４は最初に設定された状態すなわちそれぞれ０１０１のままである（図１１）。次に、トランジスタ７０への入力（ＤＵＭＰ）が同時にハイにされ、ノードＣ各々の情報が関連するセンスラッチに与えられ、センスラッチのノードＡの状態は関連のデータレジスタのノードＣの状態と同じである。すなわち、ノードＡ１、Ａ２、Ａ３、Ａ４はそれぞれ０１０１状態である。一方、センスラッチ６８1、６８2、６８3、６８4のノードＢ１、Ｂ２、Ｂ３、Ｂ４は関連のノードＡの状態と逆である、すなわち、ノードＢ１、Ｂ２、Ｂ３、Ｂ４はそれぞれ１０１０状態である。
【００２４】
次に図１２を参照して、プログラム検証ステップが行なわれ、ＢＬＰＲＯＴはロー、ＳＥＴはハイ、ＲＤＰＢ、ＤＵＭＰおよびＬＤＰＢはすべてローである。ｙデコーダトランジスタ６２1、６２2、６２3、６２4がオンであり、読出電流が記憶装置３０1、３０2、３０3、３０4各々を通して駆動され、その抵抗に応じ、それぞれのノードＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４およびＳＮＳ１、ＳＮＳ２、ＳＮＳ３、ＳＮＳ４はハイかローのいずれかである。示されている特定の状況においては、記憶装置３０1が低抵抗なので、ノードＢＬ１（ノードＳＮＳ１）はハイであり、記憶装置３０2、３０3、３０4が高抵抗なので、ノードＢＬ２、ＢＬ３、ＢＬ４およびノードＳＮＳ２、ＳＮＳ３、ＳＮＳ４はローである。メモリ構造３０1において、ＳＮＳ１がハイでＳＥＴがハイであるので、ノードＢ１は０状態に駆動され、今度はノードＡ１を１状態に駆動する。一方、ノードＢ２、Ｂ３およびＢ４はそれぞれその０１０状態のままである。
【００２５】
次に（図１３および１４）、信号ＲＤＰＢがハイに駆動され、トランジスタ７２1、７２2、７２3、７２4をオンにするので、各メモリ構造のノードＡの情報が順次Ｙデコーダトランジスタ６２1、６２2、６２3、６２4を通して論理５４に連続する１１０１として伝えられる。論理５４は、情報を書込ドライバに与え、関連するノードＡの状態が０である記憶装置のみをプログラミングする。この場合、これは記憶装置３０3のみである。次に、Ｙデコーダトランジスタ６２3のみがオンであるので、書込ドライバ５２によって高電流が記憶装置３０3を通して適切な方向に駆動され、その記憶装置３０3のみをプログラミングする。図１４に示されるように、この動作を通して、記憶装置３０3の状態は１（高抵抗）から０（低抵抗）に変化する。一方、記憶装置３０1、３０2、３０4の状態はそのままであり、すなわち記憶装置３０1、３０2、３０３、３０4の状態はそれぞれ最初に与えられたデータに対応する０１０１である。
【００２６】
最後に、このプログラミング手続を完了させるために、もう１つのプログラム検証ステップ（図１５）が行なわれ、ＢＬＰＲＯＴはロー、ＳＥＴはハイ、ＲＤＰＢ、ＤＵＭＰ、およびＬＤＰＢはすべてローである。ｙデコーダトランジスタ６２1、６２2、６２3、６
２4がオンであり、読出電流が記憶装置３０1、３０2、３０3、３０4各々を通して駆動され、それぞれの抵抗に応じ、それぞれのノードＳＮＳはハイかローのいずれかである。記憶装置３０1、３０3が低抵抗なので、ノードＢＬ１、ＢＬ３およびノードＳＮＳ１、ＳＮＳ３はハイであり、記憶装置３０2、３０4が高抵抗なので、ノードＢＬ２、ＢＬ４、およびノードＳＮＳ２およびＳＮＳはローである。ノードＢ３はローに駆動され、ノードＡ３はハイに駆動される。ノードＡはすべてハイ状態にあり、この情報が論理回路に与えられると、所望のプログラミングが実現したことが確認される。
【００２７】
上記のように、また図４に示されるように、このプロセス全体は１つのコマンドに応じて実施される。これは先行技術とは対照的であり、先行技術では２コマンドアプローチが行なわれる、すなわち、第１のコマンドでデータのページ全体が消去され、第２のコマンドでデータがアレイに書込まれる。加えて、消去およびプログラミングは、前の状態からの状態変化が必要な記憶装置のみに対して行なわれる、すなわち、状態が前の状態から変化すべきでない記憶装置はその状態のままであり、消去またはプログラミング動作は行なわれない。明らかに、これらの方策は記憶装置のプログラミングおよび消去の効率を大幅に高め、電力要求を低減する。さらに、この方法は、装置のプログラミングおよび消去に必要な高電流を与える。
【００２８】
この方策は、「背景技術」において先に述べた種類のイオン移動抵抗記憶装置に容易に応用可能であるが、この方策は、電子スイッチ抵抗記憶装置を含め広範囲にわたる記憶装置に応用可能であることが理解されるであろう。
【００２９】
本発明の実施例のこれまでの説明は、例示を目的としたものである。本発明を開示されたまさにその形式に限定することは意図されていない。上記の教示に照らしこれ以外の変形または変更が可能である。
【００３０】
この実施例は、本発明の原理およびその実際の応用例を最も良く示すことによって当業者が本発明を種々の実施例において意図する特定の用途に適した種々の変形を伴って利用できるように選択され説明されている。これらの変形および変更はすべて、特許請求の範囲が、正確に、法的に、かつ公正にふさわしい範囲にしたがって解釈されたときに、特許請求の範囲によって決められる発明の範囲に含まれる。
【図面の簡単な説明】
【００３１】
【図１】上記の記憶装置の断面図である。
【図２】図１の記憶装置の動作特性を示す電流対電圧の図である。
【図３】本発明を実施するための回路を一般的に示す図である。
【図４】本方法のステップを示すフロー図である。
【図５】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図６】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図７】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図８】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図９】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図１０】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図１１】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図１２】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図１３】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図１４】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図１５】本発明を実施するのに使用される図３の回路の模式図をこの方法のステップとともに詳細に示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008542957.tif 000015
【図１４】
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【図１５】
2008542957.tif 000017
【国際調査報告】
2008542957.tif 000018
2008542957.tif 000019