(57)【要約】  ｎ型半導体材料の活性層（２４）が上に設けられた絶縁材料層（２２）を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を備えるＰＭＯＳデバイス。Ｐ型のソースおよびドレイン領域（１４、１６）が、拡散によってｎ型活性層（２２）中に設けられる。ｐ型プラグ（２８）がソース領域（１４）に設けられ、このｐ型プラグは、活性半導体層（２４）を貫通し絶縁層（２２）まで延びる。プラグ（２８）は、過剰なリーク電流を発生せずに、デバイスに印加されるソース電圧が、基板電圧を大幅に上回って上昇されることを可能とするように設けられる。
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【特許請求の範囲】
【請求項１】
第１の導電型のドープ半導体領域と、前記第１の導電型のゲート領域と、前記第１の導電型の前記領域内のデバイスの表面に設けられたソース領域およびドレイン領域とが上に設けられた絶縁材料層を有するセミコンダクタ・オン・インシュレータ基板を備え、前記ソースおよびドレイン領域が、第２の導電型のドープ半導体領域をそれぞれ備え、それらの間でチャネルを画定し、前記ソースおよびドレイン領域と、前記絶縁材料層との間にギャップが設けられた金属酸化膜半導体デバイスであって、前記ソース領域における、またはそこに隣接する前記デバイスの前記表面から前記第１の導電型の前記ドープ半導体領域中に延び、かつ前記ソース領域に電気的に短絡されている前記第２の導電型のプラグ領域をさらに備える金属酸化膜半導体デバイス。
【請求項２】
前記プラグ領域が、前記デバイスの前記表面から前記絶縁材料層まで延びる請求項１に記載のデバイス。
【請求項３】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型であるＰＭＯＳトランジスタを備える請求項１に記載のデバイス。
【請求項４】
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型であるＮＭＯＳトランジスタを備える請求項１に記載のデバイス。
【請求項５】
前記プラグ領域が、少なくとも部分的に前記ソース領域に重複する請求項１に記載のデバイス。
【請求項６】
前記プラグ領域が、導電性接点によって前記ソース領域に電気的に短絡される請求項１に記載のデバイス。
【請求項７】
第１の導電型のドープ半導体領域が上に設けられる絶縁材料層を有するセミコンダクタ・オン・インシュレータ基板を設けること、前記第１の導電型のゲート領域を設けること、前記第１の導電型の前記領域内のデバイスの表面に、拡散によってソース領域およびドレイン領域を設けることを含み、前記ソースおよびドレイン領域が、第２の導電型のドープ半導体領域をそれぞれ備え、それらの間でチャネルを画定し、前記ソースおよびドレイン領域と、前記絶縁材料層との間にギャップが設けられた金属酸化膜半導体デバイスを製造する方法であって、前記ソース領域における、またはそこに隣接する前記デバイスの前記表面から前記第１の導電型の前記ドープ半導体領域中に延び、かつ、前記ソース領域に電気的に短絡されている前記第２の導電型のプラグ領域を形成することをさらに含む方法。
【請求項８】
請求項１に記載のＭＯＳデバイスを含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧印加での使用に適したＭＯＳＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ―Field Effect Transistor―）は、基本的に、電流に垂直に電界を印加することによってそのコンダクタンスが制御される半導体電流路である。電界は、ｐｎ接合に逆バイアスをかけることから得られる。特定の種類のＦＥＴが、金属酸化膜半導体（ＭＯＳ―Metal Oxide Semiconductor―）ＦＥＴとして知られており、このＭＯＳＦＥＴは、いわゆる表面ＦＥＴであり、第１の導電型の、２つの集中ドープ［concentric doped］半導体領域を、第２の導電型の軽ドープ［lightly doped］半導体基板中に拡散させることによって製造される。
【０００３】
例えば、図１を参照すると、典型的ないわゆる「バルク［bulk］」ＰＭＯＳトランジスタ１０が、ｎ型軽ドープ基板１２を備え、その中に２つのｐ型ドープ半導体領域１４、１６が拡散されている。ｐ型領域１４、１６は、デバイスのソースとドレインとを形成し、その間にチャネル（矢印１８で示される）を有する。このデバイスは、ゲート領域２０をさらに備える。使用時には、ゲート２０と基板との間に電圧が印加されると、電流がチャネル１８を介してソースからドレインに流れる。
【０００４】
こうしたバルクＭＯＳ構造体は、ＣＭＯＳ（相補型ＭＯＳ）構造体においては、ＰＭＯＳデバイスのｎ型領域すなわちウェルと、隣接するＮＭＯＳデバイスのｐ型領域すなわちウェルとが、それぞれのｐｎ接合を効果的に形成し、その結果、一方がｎｐｎ型、他方がｐｎｐ型の一対のバイポーラ・トランジスタが存在することになり、寄生ｐｎｐｎサイリスタを形成するという欠点を有する。このサイリスタに関して、ラッチアップとして知られる現象が生じ得、それによって、例えば、外部雑音のため、このデバイスは導通したままとなり、回復されなくなる。したがって、ＮＭＯＳデバイスとＰＭＯＳデバイスとの間隔をあまり小さくすることができず、これは、そうでなければ、上述のバイポーラ・トランジスタの利得が許容できないほど高くなるためであるが、ラッチアップを回避するためには、バイポーラ・トランジスタの利得は、最小化される必要がある。したがって、バルクＭＯＳ構造体では、集積密度が制限される。さらに、バルクＭＯＳ構造体では、全てのソースおよびドレイン領域が、同じ基板またはウェル間に形成されるｐｎ接合を有し、その結果ｐｎ接合によって生じる寄生容量は、デバイスの高速動作に関して極めて不利となる。
【０００５】
高性能集積回路の製造では、シリコン・オン・インシュレータ（ＳＯＩ―Silicon On Insulator―）材料が、バルク材料に優る潜在的利点を提供し、絶縁体上の単結晶半導体層にＭＯＳＦＥＴを形成する方法が、ＳＯＩ−ＭＯＳ形成法として知られている。図面の図２を参照すると、ＳＯＩ−（Ｐ）ＭＯＳ構造体は、図１に示されるバルクＭＯＳ構造体と多くの点で類似しており、同様の要素は同じ参照符号によって示されている。しかし、この場合、この構造体は、埋込み酸化物（ＢＯＸ―buried oxide―）層２２を内部に有する基板１２を備え、このＳＯＩ基板には、ｎ型軽ドープ半導体層２４が設けられている。ｐ型の浅いソースおよびドレイン領域１４、１６が、ｎ型半導体層２４中に拡散されており、ゲート領域２０が従前通り設けられている。
【０００６】
したがって、このＭＯＳデバイスは、その直ぐ下に比較的厚い絶縁体を有し、ドレイン接合容量と、信号線−基板容量とを、従来のバルクＭＯＳデバイスの約１／１０に低減させる能力によって特徴付けられる。さらに、このＭＯＳは、支持基板とは絶縁かつ分離されており、したがって、α線照射と、ラッチアップ現象とによって生じる欠点を実質的に解消する能力によっても特徴付けられる。さらに、ＳＯＩ−ＭＯＳでは、シリコン酸化物が、シリコンｐｎ接合部よりも遙かに高い電圧を支持し、全てのデバイス間の、基板とのＳｉＯ２分離が、より小さい領域における遙かに高い電圧差を可能とし、また、ＳＯＩ技術は、ＭＯＳＦＥＴが、ハンドル・ウェハに対して負の電圧で使用されることを可能とする。
【０００７】
正の電圧基準（供給）線Ｖｓに接続されたソースを有するＰＭＯＳデバイスが利用される数多くの応用例が存在する。比較的高い電圧が印加される場合、ハンドル・ウェハ基板２６（図２参照）が、（Ｖｓである）ソースよりも遙かに低い電位（Ｖｈｗ＝０Ｖ）となるため、問題となり得る。その結果、空乏（移動性キャリアが半導体層領域から基本的になくなる現象）がＰＭＯＳデバイスのｎ型軽ドープ層２４の埋込み酸化物層２２から上方に（表面に向けて）生じ得る。Ｖｓがあまりに高く上昇された場合、埋込み酸化物層２２に反転層が形成され得る。同様に、ハンドル・ウェハに対して負の電圧で使用されるＮＭＯＳデバイスにも類似した問題が存在する。
【０００８】
こうした問題は、ソースからドレインに、許容できないほど高いリーク電流を生じ得、このリーク電流は、埋込み酸化物層２２にある上述の空乏層が、ドレイン領域１６からｎ型領域２４中に延びる空乏層（図示せず）に接触し、かつ、ソース領域１４がｎ型領域２４と接触しているとき、または、埋込み酸化物層２２にある空乏層が、ソース領域１４に接触するときに生じる。図面の図４ａおよび４ｂに示されるように、ドープ・ドーズ量が０．９ｅ１２／ｃｍ２であるｎ型領域を有する、従来技術によるＰＭＯＳデバイスでは、ソース電圧がハンドル・ウェハ基板を上回っては上昇されない場合（図４ａ）に比べて、ソース電圧がハンドル・ウェハ基板電圧を２５Ｖ上回って上昇される（図４ｂ）とき、リーク電流は、ソース−ドレイン電圧の大きさに伴って増大する。このリーク電流は、ＰＭＯＳデバイスの使用を、Ｖｈｗを約２０Ｖまでしか上回らないように制限しており、またはｎ型領域２４のドープ・ドーズ量が増大される場合には約２０Ｖよりもさらに高くなるが、その場合も、ＰＭＯＳが上昇され得る電圧Ｖｓ−Ｖｈｗは制限される。
【０００９】
米国特許第６２２５６６７号が、ＳＯＩ−ＭＯＳトランジスタについて記載しており、この特許では、ソース領域は、基板表面から絶縁層まで延び、それにより、（浮遊ソース領域をなくすことによって）デバイスの浮遊ボディ効果［floating body effect］を低減させており、この浮遊ボディ効果は、ソースからドレインへのリーク電流を含み得る。しかし、一方で、デバイスがボディ接点なしに作製され得る場合（すなわち、かかるデバイスのボディ領域が浮遊したまま保持される場合）、ＳＯＩの回路配置は極めて簡略化され、集積密度が大幅に高められ得る。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明者らは、改善された構成を考案してきたものであり、本発明の目的は、過剰なリーク電流を発生せずに、印加されるソース電圧が、基板電圧を大幅に上回って（例えば７０Ｖ以上）上昇され得るＭＯＳデバイスおよびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明にしたがって、第１の導電型のドープ半導体領域と、前記第１の導電型のゲート領域と、前記第１の導電型の前記領域内の、デバイスの表面に設けられたソース領域およびドレイン領域とが上に設けられた絶縁材料層を有するセミコンダクタ・オン・インシュレータ［semiconductor-on-insulator］基板を備え、前記ソースおよびドレイン領域が、第２の導電型のドープ半導体領域をそれぞれ備え、それらの間でチャネルを画定し、前記ソースおよびドレイン領域と、前記絶縁材料層との間にギャップ［gap］が設けられた金属酸化膜半導体デバイスが提供され、このデバイスは、前記ソース領域における、またはそこに隣接する前記デバイスの前記表面から、前記第１の導電型の前記ドープ半導体領域中に延び、かつ、前記ソース領域に電気的に短絡されている前記第２の導電型のプラグ領域をさらに備える。
【００１２】
また、本発明にしたがって、金属酸化膜半導体デバイスを製造する方法が提供され、この方法は、第１の導電型のドープ半導体領域が上に設けられる絶縁材料層を有するセミコンダクタ・オン・インシュレータ基板を設けることと、前記第１の導電型のゲート領域を設けることと、前記第１の導電型の前記領域内の、前記デバイスの表面に、拡散によってソース領域およびドレイン領域を設けることとを含み、前記ソースおよびドレイン領域は、第２の導電型のドープ半導体領域をそれぞれ備え、それらの間でチャネルを画定し、前記ソースおよびドレイン領域と、前記絶縁材料層との間にギャップが設けられ、この方法は、前記ソース領域における、またはそこに隣接する前記デバイスの前記表面から、前記第１の導電型の前記ドープ半導体領域中に延び、かつ、前記ソース領域に電気的に短絡されている前記第２の導電型のプラグ領域を形成することをさらに含む。
【００１３】
また、本発明は、上記で定義されたＭＯＳデバイスを含む集積回路にも及ぶ。
【００１４】
好ましくは、プラグ領域は、前記ソース領域における前記デバイスの前記表面から前記絶縁材料層まで延びる。
【００１５】
ソース領域において、デバイス表面と絶縁層との間にプラグを設けることによって、上述の反転層に電荷キャリアがもたらされることになり、（反転層が、拡散されたソース領域またはドレイン領域の空乏領域に達するのを阻止するようにするために）、電位をソース電圧Ｖｓに固定することになる。
【００１６】
好ましい実施形態では、ＭＯＳデバイスは、前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であるＰＭＯＳトランジスタを備える。しかし、ＭＯＳデバイスは、ＮＭＯＳトランジスタであっても等しくよい。好ましくは、前記絶縁材料層は、埋込み絶縁層、例えば、埋込み酸化物層である。
【００１７】
プラグ領域は、ソース領域と同じ電位を有することが求められ、すなわち、このプラグ領域は、電気的に短絡される必要がある。こうした短絡は、金属接点などによって、または、重複ドープによって達成されることができる。
【００１８】
したがって、例示的な一実施形態では、プラグ領域は、少なくとも部分的に前記ソース領域に重複する。重複の程度は、加工バラツキ［processing variation］に対処するのに十分なものでなければならない。本発明の特定の例示的な一実施形態では、前記第２の導電型の半導体材料は、適当などのようなドーパントでもドープされることができ、例えば、約０．１ｅ１２／ｃｍ２〜３ｅ１２／ｃｍ２の範囲のドープ・ドーズ量の燐（その原子は比較的軽く、したがって、数ミクロンの深さまで容易に注入される）が可能である。
【００１９】
上記その他の態様は、本明細書に記載の実施形態から明らかとなり、それらを参照することによって解明されるであろう。
【００２０】
次に、本発明の実施形態が、添付の図面を参照しながら単なる例によって説明される。
【発明を実施するための最良の形態】
【００２１】
上記で説明されたように、本発明の目的は、過剰なリーク電流を発生せずに、印加されるソース電圧が、基板電圧を大幅に上回って（例えば７０Ｖ以上）上昇され得るＭＯＳデバイスおよびその製造方法を提供することである。
【００２２】
ｎ型領域のドープ・ドーズ量が例えば３ｅ１２／ｃｍ２まで増大されると（図５ａ）、その後過剰なリーク電流を発生せずに、ソース電圧をある程度まで上昇させることが可能となり得る（図５ｂ参照）。しかし、図５ｂは、この場合、ソース電圧は、過剰なリーク電流を発生せずに１２０Ｖまで上昇され得るが、ＳＯＩの時間依存容量で示されてきたように、電荷キャリア発生プロセスによって以外には、反転層を形成する電荷キャリアがもたらされないので、この状況は長時間にわたっては安定でなく、また、明確に規定された状況でもないことを示している。何れにせよ、図５ｃに示されるように、同デバイスは、過剰なリーク電流を発生せずに（例えば）１８０Ｖまで上昇されたソース電圧を有することはできない。
【００２３】
図面の図３を参照すると、本発明の例示的な実施形態によるＰＭＯＳトランジスタが、従前通り埋込み酸化物層２２を有するＳＯＩ基板２６を備え、その上にｎ型ウェル領域２４が設けられている。ウェル領域２４内には、拡散によってｐ型半導体領域が設けられ、それによりソースおよびドレイン領域１４、１６をそれぞれ形成している。ソースおよびドレイン領域１４、１６の間にチャネルが画定され、ゲート領域２０が設けられている。
【００２４】
上述の本発明の目的を達成するために、ｐ型ドープ半導体材料の深いプラグ２８が、拡散によってｎ型領域２４内のソース領域１４の所に設けられ、このプラグ２８は、デバイス表面から埋込み酸化物層２２まで延びている。好ましい実施形態に示されるように、プラグ２８は、少なくとも部分的にソース領域１４に重複している。
【００２５】
プラグ２８は、ソース電圧Ｖｓが、ハンドル・ウェハ基板電圧Ｖｈｗを閾値電圧よりも幾分上回って上昇されるときに、埋込み酸化物層２２から上方に形成される反転層に電荷キャリアをもたらす効果を有し、それにより、電位をソース電圧Ｖｓに固定する。図面の図６ａを参照すると、本発明の例示的な実施形態によるＰＭＯＳトランジスタの、ソース電圧とハンドル・ウェハ基板電圧との差がほぼゼロであるときのドレイン電流対ゲート電圧がグラフで示されている。次に、図６ｂを考慮すると、この図は、ソース電圧がハンドル・ウェハ基板電圧を１８０Ｖ上回って上昇されたときの、同じＰＭＯＳトランジスタのドレイン電流対ゲート電圧をグラフで示し、リークの僅かな［insignificant―顕著でない―］増大を示唆している。このリークの僅かな増大は、プラグ２８を設けた結果、ソース電圧がハンドル・ウェハ［handle wafer］基板電圧をさらに上回って上昇されるときに、埋込み酸化物層２２から上方の空乏層が、ある点を越えて成長することが阻止され、その代わりに固定時埋込み酸化物層２２上の電界がＶＳ−Ｖｈｗによって固定されることになるため、実現されるものである。したがって、ＰＭＯＳトランジスタのソース電圧を１８０Ｖ上昇させても、リーク電流は大幅には増大しない。
【００２６】
次いで、ソース−ドレイン電圧が増大される場合は、ドレイン領域１６の空乏層だけが、埋込み酸化物層２２の空乏層に接触する限界に達するまで延びることになる。図示の例においては、この現象は、図７の閾値以下のリーク電流グラフから分かるように、約８〜９Ｖで生じ、これは、提案された機構体の有効性を確証するものである。
【００２７】
プラグ領域が、ソース領域１４ではなく、ドレイン領域１６に設けられる場合も、正電荷が埋込み酸化物層２２上に留まって完全反転層を形成するのではなく、最も負である点、すなわちドレインに流れることになるので、完全反転層が埋込み酸化物層２２に形成されることはやはり阻止されることになる。しかし、埋込み酸化物層２２からの空乏層が、ソース領域１４に接触する場合は、ソースからドレインへのリーク電流が流れることになる。この場合、ドープ・ドーズ量が３ｅ１２／ｃｍ２のｎ型領域を有するデバイスは、ソースからドレインへのリークが生じることになるので、約７０Ｖよりも上回って上昇されることはできない。
【００２８】
一般に、プラグ領域のドープ・ドーズ量は、ウェルを絶縁体界面まで下方に重複ドープするのに十分である必要がある。
【００２９】
上述の実施形態は、本発明を限定するのではなく、例示するものであって、当業者であれば、添付の特許請求の範囲に規定された本発明の範囲から逸脱することなく、多くの代替実施形態を設計することが可能であることに留意すべきである。特許請求の範囲において、括弧内に記されたいかなる参照符号も、特許請求の範囲を限定するものと解釈されるべきではない。用語「備えた、含んだ［comprising］」および「備える、含む［comprises］」などは何れかの請求項または明細書全体に記載された要素またはステップ以外のものの存在を排除するものではない。要素の単数の参照は、このような要素の複数の参照を排除するものではなく、その逆もまた同様である。本発明は、いくつかの異なる要素を含むハードウェアを用いて、かつ、適切にプログラムされたコンピュータを用いて実施されることができる。いくつかの手段を列挙するデバイスの請求項において、これらの手段のいくつかは、全く同一のハードウェア部品によって具体化されることができる。いくつかの対策が、互いに異なる従属請求項に記載されているが、これらの対策は、有利に組み合わせて使用され得ないということではない。
【図面の簡単な説明】
【００３０】
【図１】従来技術によるバルクＭＯＳデバイスの概略断面図である。
【図２】従来技術によるＳＯＩ−ＭＯＳデバイスの概略断面図である。
【図３】本発明の例示的な実施形態によるＳＯＩ−ＭＯＳデバイスの構成を示す概略断面図である。
【図４ａ】ドープ・ドーズ量が０．９ｅ１２／ｃｍ２のｎ型領域を有する、従来技術によるＰＭＯＳトランジスタに関し、ソース−ドレイン電圧Ｖｄｓ＝２、３、４、５、６Ｖの場合において、ソース電圧がハンドル・ウェハ基板電圧を上回っては上昇されない（図４ａ）ときにおける、リーク電流対ゲート電圧を示すグラフである。
【図４ｂ】ドープ・ドーズ量が０．９ｅ１２／ｃｍ２のｎ型領域を有する、従来技術によるＰＭＯＳトランジスタに関し、ソース−ドレイン電圧Ｖｄｓ＝２、３、４、５、６Ｖの場合において、ソース電圧がハンドル・ウェハ基板電圧を２５Ｖ上回って上昇されるとき（すなわち、Ｖｓ−Ｖｈｗ＝２５Ｖ）における、リーク電流対ゲート電圧を示すグラフである。
【図５ａ】ドープ・ドーズ量が３ｅ１２／ｃｍ２のｎ型領域を有する、従来技術によるＰＭＯＳトランジスタの、Ｖｄｓ＝２、３、４、５、６Ｖの場合において、ソース電圧がハンドル・ウェハ基板電圧を上回って上昇されない場合のドレイン電流対ゲート電圧を示すグラフである。
【図５ｂ】図５ａが関連するＰＭＯＳトランジスタの、Ｖｄｓ＝２、３、４、５、６Ｖの場合において、ソース電圧がハンドル・ウェハ基板電圧を１２０Ｖ上回って上昇された（すなわちＶｓ−Ｖｈｗ＝１２０Ｖ）場合のドレイン電流対ゲート電圧を示すグラフである。
【図５ｃ】図５ａが関連するＰＭＯＳトランジスタの、Ｖｄｓ＝２、３、４、５、６Ｖの場合において、ソース電圧がハンドル・ウェハ基板電圧を１８０Ｖ上回って上昇された（すなわちＶｓ−Ｖｈｗ＝１８０Ｖ）場合のドレイン電流対ゲート電圧を示すグラフである。
【図６ａ】本発明の例示的な実施形態によるＰＭＯＳトランジスタの、Ｖｄｓ＝２、３、４、５、６Ｖの場合において、ソース電圧がハンドル・ウェハ基板電圧を上回って上昇されなかった場合のドレイン電流対ゲート電圧を示すグラフである。
【図６ｂ】図６ａが関連するＰＭＯＳトランジスタのＶｄｓ＝２、３、４、５、６Ｖの場合において、ソース電圧がハンドル・ウェハ基板電圧を１８０Ｖ上回って上昇された（すなわちＶｓ−Ｖｈｗ＝１８０Ｖ）場合のドレイン電流対ゲート電圧を示すグラフである。
【図７】図６ａが関連するデバイスのソース電圧＝０Ｖ、Ｖｈｗ＝−１２０Ｖ、かつソース−ドレイン電圧Ｖｄｓ＝０、−２、−４、−６、−８、−１０Ｖにおける応答を示すグラフであり、Ｖｄｓ＝−１０Ｖでは０．２μＡの僅かな電流リークがあることが分かり、−８Ｖで最初の兆候が見られる。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図７】
2008517456.tif 000013
【国際調査報告】
2008517456.tif 000014
2008517456.tif 000015