(57)【要約】  直接デジタル合成によって生成される２つの信号を使用する時間測定システムである。生成される信号は、周波数は同じであるが位相が異なる。一方の信号は、測定間隔の開始を識別するために使用され、他方の信号は、測定された間隔の終了を示す信号が検出され得る測定窓を識別するために使用される。この時間測定システムは、時間領域反射率測定（ＴＤＲ）システムの一部として使用される。入射パルスは、第１の信号と同期され、ラインに送出される。測定窓において、ライン上の信号が閾値と比較されることにより、パルスが反射されソースに戻ってきたか否かが判断される。異なる測定窓を用いて測定を反復的に繰り返すことにより、反射パルスの到着時間を確定することができる。この時間領域反射率測定手法は、半導体デバイスを検査する自動検査装置に組み込まれ、検査装置を較正するために使用される。
2008505318.tif 000002
【特許請求の範囲】
【請求項１】
時間測定装置であって、
ａ）第１のクロック信号を出力する第１のクロック発生回路であって、第１の数値カウンタ発振器を備える第１のクロック発生回路と、
ｂ）第２のクロック信号を出力する第２のクロック発生回路であって、第２の数値カウンタ発振器を備える第２のクロック発生回路と、
ｃ）前記第１の数値カウンタ発振器及び前記第２の数値カウンタ発振器に結合されるクロック入力であって、前記第１の数値カウンタ発振器及び第２の数値カウンタ発振器がインクリメントするレートを制御する、クロック入力と、
ｄ）前記時間測定装置の動作を制御する少なくとも１つのシーケンサであって、前記第１のクロック信号に同期する第１の制御信号及び前記第２のクロック信号に同期する第２の制御信号を生成する、少なくとも１つのシーケンサと、
から構成される時間測定装置。
【請求項２】
前記第１のクロック発生回路及び前記第２のクロック発生回路は、それぞれ第１の直接デジタル合成回路及び第２の直接デジタル合成回路を備える、請求項１に記載の時間測定装置。
【請求項３】
前記第１のクロック発生回路は、アドレス入力及び出力を有するルックアップテーブルをさらに備え、前記第１の数値カウンタ発振器の出力は、前記ルックアップテーブルの前記アドレス入力に加えられる、請求項１に記載の時間測定装置。
【請求項４】
前記第１のクロック発生回路は、デジタル入力及びアナログ出力を有するデジタル−アナログ変換器をさらに備え、前記デジタル入力は前記ルックアップテーブルの出力に結合される、請求項３に記載の時間測定装置。
【請求項５】
前記第２のクロック発生回路は、アドレス入力及び出力を有する第２のルックアップテーブルをさらに備え、前記第２の数値カウンタ発振器の出力は、前記第２のルックアップテーブルの前記アドレス入力に加えられる、請求項４に記載の時間測定装置。
【請求項６】
前記第２のクロック発生回路は、デジタル入力及びアナログ出力を有する第２のデジタル−アナログ変換器をさらに備え、該デジタル入力は前記第２のルックアップテーブルの出力に結合される、請求項５に記載の時間測定装置。
【請求項７】
タイミング入力を有するドライバ回路とタイミング入力を有する測定回路とをさらに備え、前記ドライバ回路の前記タイミング入力は前記第１の制御信号に結合され、前記測定回路の前記タイミング入力は前記第２の制御信号に結合される、請求項１に記載の時間測定装置。
【請求項８】
前記測定回路はコンパレータを備える、請求項７に記載の時間測定装置。
【請求項９】
前記ドライバ回路及び前記コンパレータ回路は、半導体デバイスのための自動検査装置のチャネルにおいてピンエレクトロニクスを備える、請求項８に記載の時間測定装置。
【請求項１０】
クロック入力及び前記ドライバに結合される出力を有する第１のフリップフロップと、クロック入力及び前記コンパレータに結合されるデータ入力を有する第２のフリップフロップをさらに備え、前記第１のフリップフロップの前記クロック入力は前記第１の制御信号に結合され、前記第２のフリップフロップの前記クロック入力は前記第２の制御信号に結合される、請求項７に記載の時間測定装置。
【請求項１１】
少なくとも１つのラインに接続されるように適応された検査ポイントを有する検査装置であって、
ａ）ドライバ回路であって、前記検査ポイントに結合される出力と、該ドライバが前記検査ポイントで信号を駆動する時刻を制御するタイミング入力とを有する、ドライバ回路と、
ｂ）コンパレータ回路であって、前記検査ポイントに結合される入力と、該コンパレータ回路が前記検査ポイントで信号の値を測定する時刻を制御するタイミング入力とを有する、コンパレータ回路と、
ｃ）第１の数値カウンタ発振器を含み、前記ドライバ回路の前記タイミング入力に結合される出力を有する第１の回路と、
ｄ）第２の数値カウンタ発振器を含み、前記コンパレータ回路の前記タイミング入力に結合される出力を有する第２の回路と、
ｅ）前記第１の回路と前記第２の回路との間で同期信号を伝達する導体と、
から構成される検査装置。
【請求項１２】
前記第１の回路は第１の直接デジタル合成回路を備える、請求項１１に記載の検査装置。
【請求項１３】
前記第２の回路は第２の直接デジタル合成回路を備える、請求項１２に記載の検査装置。
【請求項１４】
前記第１の回路及び前記第２の回路を同期して動作するように制御するマスタクロックをさらに備える、請求項１１に記載の検査装置。
【請求項１５】
前記検査装置は、各々がピンエレクトロニクス及び前記ドライバ回路を備える複数のチャネルを有する半導体デバイスを検査する自動検査装置を含み、前記コンパレータ回路は、前記自動検査装置の１つのチャネルにおける前記ピンエレクトロニクスの一部を含む、請求項１１に記載の検査装置。
【請求項１６】
マスタクロックを備え、前記第１の数値カウンタ発振器及び前記第２の数値カウンタ発振器は前記マスタクロックによってクロックされる、請求項１５に記載の検査装置。
【請求項１７】
時間差を測定する方法であって、
ａ）第１の周波数を有する第１のクロックを生成し、該周波数は少なくとも１つの値に応じて制御され、
ｂ）前記第１の周波数に関連付けられる第２の周波数を有する第２のクロックを生成し、前記第２のクロックの周波数、及び前記第１のクロックの位相に対する前記第２のクロックの位相は、少なくとも１つのデジタル値に応じて制御され、
ｃ）前記第１のクロックに同期して測定間隔を開始し、
ｄ）前記第２のクロックに同期して前記測定間隔を終了する、
ことを含む、時間差を測定する方法。
【請求項１８】
前記第１のクロック及び前記第２のクロックは、周波数が同じであり位相が異なる、請求項１７に記載の時間差を測定する方法。
【請求項１９】
前記第１のクロックは、第１の位相インクリメントレジスタを有する第１の数値カウンタ発振器を含む第１の直接デジタル合成回路によって生成され、前記第２のクロックは、第２の位相インクリメントレジスタを有する第２の数値カウンタ発振器を含む第２の直接デジタル合成回路によって生成され、第１のクロック及び第２のクロックの生成は、前記第１の位相インクリメントレジスタ及び前記第２の位相インクリメントレジスタに同じ値をロードすることを含む、請求項１８に記載の時間差を測定する方法。
【請求項２０】
前記第１の直接デジタル合成回路は、第１の位相アキュムレータレジスタを有する第１の数値カウンタ発振器を含み、前記第２のクロックは、第２の位相アキュムレータレジスタを有する第２の数値カウンタ発振器を含む第２の直接デジタル合成回路によって生成され、第１のクロック及び第２のクロックの生成は、前記第１の位相アキュムレータレジスタ及び前記第２の位相アキュムレータレジスタを、異なる値を有するように初期化することを含む、請求項１８に記載の時間差を測定する方法。
【請求項２１】
前記第１の数値カウンタ発振器は第１の位相アキュムレータレジスタを有し、前記第２の数値カウンタ発振器は第２の位相アキュムレータレジスタを有し、第１のクロック及び第２のクロックの生成は、前記第１の位相アキュムレータレジスタ及び前記第２の位相アキュムレータレジスタを、異なる値を有するように初期化することを含む、請求項１９に記載の時間差を測定する方法。
【請求項２２】
信号を、前記測定間隔の終了時においてイベントを画定する値と比較すること
をさらに含む、請求項１７に記載の時間差を測定する方法。
【請求項２３】
前記第１のクロックを生成するステップ、前記第２のクロックを生成するステップ、前記測定間隔を開始するステップ、前記測定間隔を終了するステップ及び前記信号を比較するステップを、複数回反復して繰り返すことをさらに含み、
前記複数回の反復の各々に対し、前記第１のクロックに対する前記第２のクロックの前記位相は、異なる相対位相を提供するように制御される、請求項２２に記載の時間差を測定する方法。
【請求項２４】
測定間隔を開始すること、該測定間隔を終了すること、及び前記信号値を比較することを繰り返すことによってデータセットを収集することをさらに含み、該データセットの値は各比較に対して生成され、
ｉ）前記複数の繰返しの各々に対し、前記第１のクロックに対する前記第２のクロックの前記位相は、同じ相対位相を提供するように制御され、
ｉｉ）信号を比較することは該信号をバイナリ閾値と比較することを含み、第１のデジタル値の値の指定された割合を有する前記データセットによってイベントが定義される、請求項２２に記載の時間差を測定する方法。
【請求項２５】
ａ）前記測定間隔の開始時に信号を送信し、
ｂ）前記測定間隔の終了時に信号を測定する、
ことをさらに含む、請求項１７に記載の時間差を測定する方法。
【請求項２６】
前記時間測定はＴＤＲ測定において使用される、請求項２５に記載の時間差を測定する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には検査装置及び測定装置に関し、特に時間依存測定を行うシステムの較正に関する。
【背景技術】
【０００２】
半導体デバイスの製造において、自動検査装置（「テスタ」）が広く使用されている。デバイスは、それらの製造中、少なくとも１回、多くの場合は複数回検査される。検査の結果を使用して、製造されているデバイスの流れから欠陥のあるデバイスを取り除くことができる。場合によっては、検査結果により、不適切な動作をしている製造装置が明らかになり、それら結果を使用してプロセスの修正箇所を確認することにより半導体デバイスの歩留りを増大させることができる。一方、検査結果により、被検査デバイスに対して行うことができる修正が明らかになる場合もある。たとえば、メモリ、プログラマブルアレイロジックデバイス及び同様のデバイスは、冗長構造を有する場合が多い。検査により、１つの構造に欠陥があることが明らかとなる場合、デバイスを、欠陥のある構造の代りに冗長構造を用いるように変更することができる。状況によっては、検査結果を、部品を「分別（ビンニング：binning）」するために使用することができる。意図された動作仕様を満たさないが質を落とした仕様に対しては適当に動作するデバイスが、より低性能の仕様でより安価にパッケージされて販売される場合もある。たとえば、デバイスは、高速で動作している時にエラーを示すが、より低速で動作する場合は適当に作動する場合もある。同様に、デバイスは、その温度範囲の上限で動作する時はエラーを示すが、それより低い温度では適当に作動する場合もある。これらデバイスは、それらの最大動作速度又は最高使用温度は設計仕様より低いということを示してパッケージされ販売される可能性がある。
【０００３】
半導体デバイスの動作時のエラーを検出するために、自動検査装置は、デバイスに刺激信号を加え、応答信号を測定する。検査装置は多くの「チャネル」を含む。各チャネルは、任意のサイクルにおいて、被検査デバイスの１つの検査ポイントに与えられるデジタル値を生成し又は測定することができる。チャネルは、他の種類の信号を生成し又は測定することができる追加の回路構成を含む場合もある。たとえば、チャネルによっては、プログラムされた周波数の連続クロックを生成する回路構成、又は連続するパルスの間の時間差を測定する回路構成を含む。
【０００４】
図１は、テスタ１００を非常に簡略化した形態で示す。テスタ１００は、被検査デバイス（ＤＵＴ）１１０を検査しているように示されている。テスタ１００は、中央コントローラ１２０を有する。コントローラ１２０は、ユーザが検査プログラムを開発し又はテスタにロードすることができるようにオペレータインタフェースとしての役割を果たすコンピュータワークステーションを含んでもよい。コントローラ１２０はまた、複数のチャネルによって使用されるか又はチャネルの回路構成に関連しない集中資源を提供するテスタ本体を含んでもよいが、簡単にするためにこうした既知の特徴の詳細は省略する。
【０００５】
テスタ１００は、複数のチャネル１３０１、１３０２、…１３０Ｎを備える。代表としてチャネル１３０１をとると、各チャネルは、パターン発生器１４０及びタイミング発生器１５０を有することができる。パターン発生器１４０は、検査中に各サイクルに対し、チャネル１３０１内の回路構成が何を行うべきかを指定するようにプログラムされる。たとえば、ＤＵＴ１１０に駆動（ドライブ）する値、又はＤＵＴ１１０から何の値が期待されるかを指定してもよい。
【０００６】
タイミング発生器１５０は、信号遷移が発生する時刻を制御するタイミング信号を生成する。たとえば、タイミング信号は、生成されている信号の開始、又は信号値が期待値と比較される時刻を指定してもよい。ＤＵＴ１１０を完全に検査するためには、刺激信号が加えられる時刻と、応答が測定される時刻とを制御することが重要である。タイミング発生器１５０は、これらの機能を制御する信号を提供する。
【０００７】
チャネル１３０１はまた、ピンエレクトロニクス１６０も備える。ピンエレクトロニクス１６０は、ＤＵＴ１１０に接続されたライン１７０１を駆動するか又はそのラインにおける信号値を測定する回路構成を含む。
【０００８】
ライン１７０１を駆動するために、ピンエレクトロニクス１６０はドライバ１６２を備える。ドライバ１６２は、フリップフロップ１６４に接続される。そして、フリップフロップ１６４は、タイミング発生器１５０からの信号によってクロックされる。フリップフロップ１６４へのデータ入力は、パターン発生器１４０によって提供される。フリップフロップ１６４により、パターン発生器１４０によって指定された値が、タイミング発生器１５０によって指定された時刻にライン１７０１上で駆動される。フリップフロップ１６４を「フォーマッタ」と呼んでもよい。フォーマッタは当該技術分野において既知であり、一般にテスタに含まれる特徴のすべてを含むフルフォーマッタは、簡単にするために示していない。
【０００９】
ライン１７０１上の信号を感知するために、ピンエレクトロニクス１６０はコンパレータ１６６を備える。コンパレータ１６６の１つの入力はライン１７０１に接続される。コンパレータ１６０の基準入力は、プログラム可能な基準値発生器、通常はデジタル−アナログ変換器に与えられるデジタル入力を格納するレジスタに結合される。コンパレータ１６６の出力はラッチ１８０に提供される。ラッチ１８０は、タイミング発生器１５０によって生成されるタイミング信号によって制御される。ラッチ１８０のデータ出力は、パターン発生器１４０に提供される。このように、ピンエレクトロニクス１６０は、ライン１７０１上の値が、タイミング発生器１５０からの信号によって指示される時刻に特定の値を有するか否かを示す。ピンエレクトロニクス１６０のドライバ部分と同様に、コンパレータ部分は当該技術分野において既知であり、簡略化した形態で示す。
【００１０】
タイミング発生器１５０は、ピンエレクトロニクス１６０における信号の相対的なタイミングを制御する信号を提供する。ＤＵＴ１１０の性能を正確に測定するために、ピンエレクトロニクス１６０において信号が生成されるか又は測定される時刻を、それら信号がＤＵＴ１１０に達するか又はＤＵＴ１１０から離れる時刻に関連付けることが必要である。ライン１７０１を通る通過時間を考慮しなければならない。
【００１１】
この通過時間を補償するために、テスタは通常較正される。テスタを較正するために、ライン１７０１を通る通過時間を確定する測定が行われる。プログラムされた時間値は、ライン１７０１を通る通過時間を補償するために或る量だけずれている。較正により、ピンエレクトロニクス１６０において生成されるか又は測定される信号は、ＤＵＴ１１０における信号の正確な指示である。
【００１２】
ライン１７０１を通る通過時間が測定される１つの方法は、時間領域反射率測定（ＴＤＲ：Time Domain Reflectometry）と呼ばれる技法による。ＴＤＲを図２に示す。ＴＤＲ測定を行うために、検査装置１００は、ライン１７０１にパルス２１０を送信する。パルスは、Ａに示すように、時刻ｔ＝０において送信される。
【００１３】
パルス２１０は、Ｂにおいてｔ＝Ｘとして示すある時間後にラインの末端に達するまで、ライン１７０１を移動する。ラインが終端されていないか、若しくは短いか又はラインのインピーダンスに整合しない他の任意の負荷で終端されている場合、パルスの一部又はすべてが検査装置１００に向かって戻るように反射することになる。Ｃに示すように、パルス２１０は、検査装置１００に向かって戻るように移動し始める。
【００１４】
Ｄに示すように、時刻ｔ＝２Ｘにおいて、パルス２１０は検査装置１００に達する。検査装置１００は、パルスが送信された時間に対する反射パルスの時間を検出することにより、ライン１７０１を通る通過時間を確定することができる。
【００１５】
図３Ａ…図３Ｃは、テスタ１００が信号のエッジの時刻を確定することができる測定技法を示し、それを使用してパルスの到着時刻を確定することができる。この技法は、「エッジ検知（edge find）」技法と呼ばれることもある。テスタは、レジスタ１６８（図１）の閾値Ｈを用いてプログラムされる。テスタは、ｔ＝０であるようにとることができる時刻にパルスを放出する。その後、ラッチ１８０は、コンパレータ１６６の出力をラッチする。
【００１６】
図３Ａに示すように、テスタは、パルスの送信に関し時刻Ｔ１においてラッチコマンドを発する。時刻Ｔ１においてコンパレータ１６６をラッチすることにより、窓３１２Ａにおいてライン１７０１上の信号の値の非常に粗い測定がもたらされる。この信号比較から、テスタ１００は、時刻Ｔ１における信号が閾値Ｈを上回るか又は下回るかを判断することができる。
【００１７】
窓３１２Ａにおいて、パルス３１０はテスタ１００に達しておらず、ライン１７０１上の信号は閾値Ｈを下回る。したがって、テスタ１００は、時刻Ｔ１において、ライン１７０１上の信号がＬＯであると判断し、これは、パルス３１０がまだピンエレクトロニクス１６０に達していないという指示として解釈される。
【００１８】
そして、再び時刻ｔ＝０とみなしてもよい時刻において別のパルスが送信される。図３Ｂは、パルスの送信に関し時刻Ｔ１＋Ｄにおいて行われる測定を示す。測定窓３１２Ｂにおいて、パルス３１０はテスタ１００に達しておらず、信号はこの場合もまた閾値Ｈを下回る。この測定値は、コンパレータ１６６の出力においてラッチされる論理ＬＯによって示される。
【００１９】
図３Ｃは、別のパルスの送信に関し時刻Ｔ１＋２Ｄにおいて行われる測定を示す。測定窓３１２Ｃにおいて、パルス３１０はテスタ１００に達しており、信号は閾値Ｈを上回る。テスタ１００は、この信号レベルを論理ＨＩとして示す。
【００２０】
この一連の測定により、テスタ１００は、テスタ１００によって送信されるパルス３１０が、それが送信された後に時刻Ｔ１＋ＤとＴ１＋２Ｄとの間の時刻において反射してテスタ１００に達すると判断することができる。この情報により、ライン１７０１を通る信号通過時間を計算することが可能になる。信号通過時間により、テスタ１００を、ライン１７０１における信号遅延によってもたらされる時間測定値のいかなる誤差も除去するように較正することができる。
【００２１】
ＴＤＲを使用する較正は、ＴＤＲ測定が、ＤＵＴ１１０を検査するテスタ１００内にある回路構成を使用して行われるため非常に便利である。しかしながら、較正により、パルス３１０がＴ１＋ＤとＴ１＋２Ｄとの間のいずれかの時刻において到達したことが示される。Ｄが、タイミング発生器１５０が検査信号を指定することができる最小増分である場合、この値によって較正測定の分解能が制限される。テスタを可能な限り正確に較正することが望ましい。また、他の測定のためにテスタに存在する回路構成を使用してテスタを較正することも望ましい。
【００２２】
図４は、テスタに含まれ得るが、これまでタイミング較正に使用されていなかった、プログラム可能なクロック発生回路構成の略図である。クロック発生回路４００は、直接デジタル合成（ＤＤＳ）と呼ばれることもある技法を使用して、プログラム可能な周波数を有するクロックＣＬＯＣＫ＿Ｌを生成する。クロック発生回路４００は、クロック信号ＭＣＬＫによってクロックされる。ＭＣＬＫは、通常、固定周波数クロックである。それは、テスタ１００を通して正確に分配され得るように、比較的低周波数、約１００ＭＨｚであるようにされる。こうしたクロック発生回路の設計及び使用のさらなる詳細は、参照によりその全体が本明細書に援用される、「ANALOG CLOCK MODULE」と題するGage他に対する米国特許第６，１８８，２５３号に見出すことができる。
【００２３】
クロック発生回路４００は、数値カウンタ発振器（ＮＣＯ）４１０を備える。ＮＣＯの設計及び使用のさらなる詳細は、参照によりその全体が本明細書に援用される、２００３年１２月２９日に出願された係属中の米国特許出願第１０／７４８，４８８号に記載されている。
【００２４】
ＮＣＯ４１０はアキュムレータ４２０を含む。アキュムレータ４２０は、ＭＣＬＫによってクロックされるレジスタ４２２を備える。レジスタ４２２の入力は加算器４２４から来る。加算器４２４は、レジスタ４２２に前に格納されている値と、レジスタ４２６に格納されている値との和を計算する。
【００２５】
アキュムレータ４２０の出力は、サイン（正弦）テーブル４３０と示すメモリにアドレス指定するために使用される。正弦テーブル４３０は、周期信号のサンプルのシーケンス、通常正弦波を格納する。アキュムレータ４２０の値が増大するに従い、正弦テーブルは、その正弦波における点に対応するサンプルを出力する。シーケンスの値は、連続して後に位相が一致する正弦波上の点を表す。このように、アキュムレータ４２０の値は、特定の時刻における正弦波の位相を示す。
【００２６】
レジスタ４２６の値は、位相がサンプル毎に増大（インクリメント）する量を示す。したがって、レジスタ４２６の値を変更することにより、出力波形の位相変化のレート（割合）、すなわち周波数が変化する。
【００２７】
正弦テーブル４３０によって提供される正弦波のサンプルは、デジタル−アナログ変換器４３２に入力される。変換器４３２のアナログ出力はフィルタ４３４に与えられる。フィルタ４３４は、実際的であるほど純正弦波に近いアナログ信号を生成する、平滑化フィルタである。
【００２８】
そして、正弦波はクリッピング増幅器４３６に提供される。クリッピング増幅器４３６は、正弦波を矩形波に変換する高利得増幅器である。
クリッピング増幅器４３６から出る矩形波は、レジスタ４２６の値を変更することによってプログラムすることができる周波数を有するデジタルクロックとしての役割を果たすことができる。しかしながら、ＮＣＯ４２０は、周波数をプログラムすることができる分解能が限られている。分解能は、レジスタ４２６の分解能のビットの数及び正弦テーブル４３０に格納されている正弦波のサンプルの数等の要因によって決まる。
【００２９】
より大きい分解能が望まれる場合、周波数スケーリング回路４４０を使用することができる。周波数逓倍器として位相ロックループ（ＰＬＬ）が使用されることが多い。位相ロックループは、周波数を、プログラムすることができる整数量によって逓倍することができる。周波数分割（分周）器としてカウンタを使用することができる。カウンタは、周波数を、同様にプログラムすることができる整数量によって分周することができる。周波数逓倍器及び周波数分周器を合せて使用することにより、ＰＬＬによって提供される周波数逓倍とカウンタによる周波数分周との間の割合に等しい非整数量だけ、ＮＣＯからの周波数をスケーリングすることができる。
【００３０】
図４のブロック図は、クロック発生回路の簡易ブロック図である。こうした回路の従来の要素は明示的に示していない。たとえば、レジスタ４２６をロードする回路構成は示していない。同様に、アキュムレータレジスタ４２２をリセット又はロードする回路構成は示していない。しかしながら、こうした回路構成は、図示するタイプのクロック発生回路では日常的に含まれる。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
図４に示すようなクロック発生回路は既知であるが、こうした回路は今まで後述するような方法では使用されていなかった。さらに、非常に高い精度で時間測定値を提供することが非常に望ましく、従来よりテスタに含まれているような回路構成を用いて高分解能測定を行うことが特に有利である。
【課題を解決するための手段】
【００３２】
一態様では、本発明は、第１のクロック信号を出力する第１のクロック発生回路と、第２のクロック信号を出力する第２のクロック発生回路とを有する時間測定装置に関する。第１のクロック発生回路は、第１の数値カウンタ発振器を備え、第２のクロック発生回路は、第２の数値カウンタ発振器を備える。クロック入力が、第１の数値カウンタ発振器及び第２の数値カウンタ発振器に結合される。クロック入力は、第１の数値カウンタ発振器及び第２の数値カウンタ発振器がインクリメントする速度を制御する。少なくとも１つのシーケンサが、時間測定装置の動作を制御する。シーケンサ（複数可）は、第１のクロック信号に同期する第１の制御信号と第２のクロック信号に同期する第２の制御信号とを生成する。
【００３３】
別の態様では、本発明は、少なくとも１つのラインに接続されるようになっている検査ポイントを有する検査装置に関する。検査装置は、検査ポイントに結合される出力と、ドライバが検査ポイントで信号を駆動する時刻を制御するタイミング入力とを有するドライバ回路を有する。コンパレータ回路が、検査ポイントに結合される入力と、コンパレータ回路が検査ポイントで信号の値を測定する時刻を制御するタイミング入力とを有する。第１の回路が、第１の数値カウンタ発振器を含み、ドライバ回路のタイミング入力に結合される出力を有する。第２の回路が、第２の数値カウンタ発振器を含み、コンパレータ回路のタイミング入力に結合される出力を有する。導体が、第１の回路と第２の回路との間で同期信号を伝達する。
【００３４】
別の態様では、本発明は、時間差を測定する方法に関する。本方法は、第１の周波数を有する第１のクロックを生成することであって、周波数は少なくとも１つの値に応じて制御される、第１のクロックを生成することを含む。第１の周波数に関連付けられる第２の周波数を有する第２のクロックが生成される。第２のクロックの周波数及び第１のクロックの位相に対する第２のクロックの位相は、少なくとも１つのデジタル値に応じて制御される。測定間隔が、第１のクロックに同期して開始され、第２のクロックに同期して終了される。
【００３５】
本発明による装置及び方法を、ＴＤＲ測定を行うような自動検査装置で採用することができる。
添付図面は、一定比例尺で描かれているようには意図されていない。図面において、それぞれの図に示される同一又はほぼ同一の要素の各々は、同様の符号で表されている。明確にする目的で、すべての図面においてすべての要素には符号を付していない場合もある。
【発明を実施するための最良の形態】
【００３６】
本発明は、その適用において以下の説明に示されるか又は図面に例示される要素の構造及び配置の詳細に限定されない。本発明は、他の実施形態が可能であり、且つさまざまな方法で実施されるか又は実行されることが可能である。また、本明細書で使用する語句及び術語は、説明の目的のためのものであり、限定するものとみなされるべきではない。本明細書における「含む、有する(including)」、「具備する、備える（comprising）」又は「有する（having）」、「包含する（containing）」、「含む、伴う（involving）」及びその変形は、以下列挙する項目及びその均等物並びに追加の項目を包含するように意図されている。
【００３７】
図５は、従来技術による手法より正確であるタイミング測定を行うように使用され得る回路構成を示す。およそフェムト秒の分解能での時間測定が、テスタにおいて従来含まれるような回路構成を用いて容易に達成可能である。より高分解能の回路構成を用いてさらに高分解能の測定が可能である。例示する実施形態では、回路構成は、検査システムを較正するために使用され得るようなＴＤＲ測定を行うために使用される。
【００３８】
時間測定回路は、パルス発生回路５００Ａ及び５００Ｂを含む。パルス発生回路５００Ａは、時間測定の開始時にパルスが送信される時刻を制御するパルスを生成する。回路５００Ａからのパルスは、ピンエレクトロニクス１６０のラッチ１６４をクロックする。図５には、ラッチ１６４へのデータ入力源は示していない。しかしながら、それを、任意の都合のよい手段により、ラッチ１６４がクロックされる時にパルスが生成されるようにする論理値に設定してもよい。したがって、パルス発生回路５００Ａからの信号を、図３Ａ…図３Ｂに示すように、時刻ｔ＝０を確立するものとしてとることができる。ラッチ１６４へのデータ入力が設定される特定の方法は重要ではない。たとえば、パターン発生器１４０（図１）によって設定してもよい。
【００３９】
パルス発生回路５００Ｂは、図３Ａ…図３Ｃにおける３１２Ａ…３１２Ｃ等の測定窓を制御するパルスを生成する。このパルスは、ピンエレクトロニクス１６０内のラッチ１８０をクロックする。ラッチ１８０の出力はシーケンサ５５０Ｂに入る。後により詳細に説明するように、図５の時間測定回路は、エッジ検知アルゴリズムを実行する。シーケンサ５５０Ｂは、ラッチ１８０の出力を監視することによりエッジがいつ検出されたかを確定する。有利なことには、パルス発生器５００Ａ及び５００Ｂからの信号の相対的なタイミングを、非常に正確な時間測定のために非常に正確に決めることができる。パルス発生回路５００Ａは、Ｄ＿ＳＹＮＣとして識別される信号を受け取る。Ｄ＿ＳＹＮＣは、パルス発生回路５００Ａ及び５００Ｂを互いに同期させるコマンドである。信号Ｄ＿ＳＹＮＣを、たとえば、パターン発生器１４０からのコマンドから導出してもよい。パルス発生回路５００Ｂは、パルス発生回路５００Ａと構造的に類似する。回路５００Ａ及び５００Ｂは、ともに動作して、測定間隔の開始及び終了を画定する。
【００４０】
パルス発生回路５００Ａは、ＮＣＯ５１０Ａを備える。ＮＣＯ５１０Ａは、ＮＣＯ４１０（図４）等、当該技術分野において既知であるようなＮＣＯであってもよい。ＮＣＯ５１０Ａは、基準クロックＭＣＬＫによってクロックされ、プログラム可能な周波数のデジタルクロックを生成する。ＮＣＯ５１０Ａによって生成されるクロックは、周波数スケーリング回路５４０Ａに渡される。周波数スケーリング回路５４０Ａは、すべてＮＣＯ５１０Ａからの周波数の整数倍又は非整数倍である周波数で、複数のクロックを生成する。クロックはすべて、同じソースから生成され、したがって時間的に相関する。周波数スケーリング回路５４０Ａは、周波数スケーリング回路４４０（図４）等、当該技術分野において既知であるような周波数スケーリング回路であってもよい。ＮＣＯ５１０Ａがクロック信号を生成する特定の周波数は、本発明にはそれほど重要ではない。
【００４１】
時間測定は、Ｄ＿ＳＹＮＣ信号のアサーション（assertion）で開始される。例示する実施形態では、Ｄ＿ＳＹＮＣ信号は、周波数スケーリング回路５４０Ａによって出力されるクロックと同じクロックドメインにあるように想定される。「クロックドメイン」は、単一クロックか又は関連付けられる信号である１組のクロックによってタイミングがとられる回路を指す。デジタル設計では、回路への入力は、その回路内の動作のタイミングをとるクロックに相関する時刻に発生することが好ましい。そうでない場合、回路は、入力信号が与えられる前に動作を実行する場合があり、又は入力が状態を変化させた後に動作する場合もある。このように同期がない場合、意図されない結果がもたらされる可能性がある。したがって、１つの時間領域で生成される信号が別の時間領域における回路構成に渡される時、従来、その信号を新たな時間領域に同期させ、それは、信号がその時間領域の回路構成のタイミングをとるクロックに相関する時刻で発生する場合にクロックドメインにあると考えられる新たな時間領域と同期するクロックで信号をラッチすること等によって行う。
【００４２】
図５の回路に関して、ＮＣＯ５１０Ａ及び５１０Ｂの出力は、時間測定を開始するコマンドを始動する回路と同じ時間領域にない可能性が高い。何らかの同期化を採用してもよい。しかしながら、Ｄ＿ＳＹＮＣ信号がコマンドから生成されるようにする同期化の特定の方法は、本発明には重要でなく、その同期化の詳細は示さない。
【００４３】
Ｄ＿ＳＹＮＣ信号は、フリップフロップ５１４Ａの入力として提供される。フリップフロップ５１４Ａは、周波数スケーリング回路５４０Ａによって生成されるＣＬＫ＿Ｌ１Ａによってクロックされる。フリップフロップ５１４Ａは、Ｄ＿ＳＹＮＣ信号をＣＬＫ＿Ｌ１Ａと整列させる。
【００４４】
フリップフロップ５１４Ａの出力は、マルチプレクサ５１６Ａへの切替入力のうちの１つとして提供される。マルチプレクサ５１６Ａへの制御入力は明示的には示さない。しかしながら、時間測定に対し、マルチプレクサ５１６Ａは、フリップフロップ５１４Ａの出力をフリップフロップ５１８Ａの入力に渡すように制御されることが好ましい。マルチプレクサ５１６Ａの第２の切替入力は、パルス発生回路５００Ｂに接続される。この接続により、Ｄ＿ＳＹＮＣ信号を、パルス発生回路５００Ｂからの同期信号によって置き換えることができる。この代替の接続は、通常の時間測定には必要でなく、マルチプレクサ５１６Ａを完全に省略してもよい。しかしながら、デバッグのために代替の接続を使用してもよく、マルチプレクサ５１６Ａを含めることにより、回路５００Ａ及び５００Ｂは同一のハードウェアを含むことができる。
【００４５】
フリップフロップ５１８Ａは、フリップフロップ５１４Ａに提供されるクロックの論理反転によってクロックされる。フリップフロップ５１８Ａは、回路５００Ａ及び５００Ｂが対称となるようにパルス発生回路に含まれる。それもまた、回路をデバッグするために使用してもよい。
【００４６】
フリップフロップ５１８Ａの出力は、フリップフロップ５２０Ａに提供される。フリップフロップ５２０Ａは、周波数スケーリング回路５４０ＡからのＣＬＫ＿Ｌ１によってクロックされる。このクロックの周波数は、クロック駆動シーケンサ５５０Ａの周波数に一致する。例示する実施形態では、シーケンサ５５０Ａは、ＭＣＬＫの周波数の４倍である周波数でクロックされる。フリップフロップ５２０Ａは、Ｄ＿ＳＹＮＣ信号が、シーケンサ５５０Ａをクロックするクロックに同期する時刻にシーケンサ５５０Ａに到着することを確実にする。
【００４７】
フリップフロップ５２０Ａの出力は、シーケンサ５５０Ａへの開始信号としての役割を果たす。シーケンサ５５０Ａは、フリップフロップ５５２Ａに渡される出力信号を生成する。
【００４８】
フリップフロップ５５２Ａは、ＣＬＫ＿Ｌ１によってクロックされ、したがってその出力は、そのクロックと同期する。フリップフロップ５５２Ａの出力は、出力パルスの生成を制御するためにピンエレクトロニクス１６０に提供される。ピンエレクトロニクス１６０へのデータ入力は示さないが、パターン発生器１４０等により、パターン発生器が時間測定を開始するＤ＿ＳＹＮＣ信号を送出する前に論理ＨＩ値に設定されることが好ましい。
【００４９】
フリップフロップ５５２Ａは、ピンエレクトロニクス１６０内のフリップフロップ１６４のクロック入力に接続されるように示されている。上述したように、フリップフロップ１６４は、要求される信号を生成するようにピンエレクトロニクス１６０を制御するフォーマッタ又は他の回路を表す。したがって、パルス２１０（図２）等のパルスは、フリップフロップ５５２がアサートされることに応じて送信される。したがって、パルスは、回路５００Ａによって制御される時刻に送信される。その時刻は、ＣＬＫ＿Ｌ１によって制御される。
【００５０】
パルス発生回路５００Ｂは、フリップフロップ１８０を制御するパルスを生成する。パルス発生回路５００Ｂによって生成されるパルスは、図３Ａ…図３Ｃの３１２Ａ…３１２Ｃ等の測定窓のタイミングを制御する。
【００５１】
パルス発生回路５００Ｂは、パルス発生回路５００Ａと構造的に同様であってもよい。それは、ＮＣＯ５１０Ａと同じように構成されることが好ましいＮＣＯ５１０Ｂを備える。パルス発生回路５５０Ｂはまた、周波数スケーリング回路５４０Ａに類似する周波数スケーリング回路５４０Ｂも備える。
【００５２】
ＮＣＯ５１０Ｂは、ＮＣＯ５１０Ａと同じ周波数の信号を生成するようにプログラムされることが好ましい。しかしながら、ＮＣＯ５１０Ｂによって生成される信号の位相は、ＮＣＯ５１０Ａによって生成される信号の位相からずれている。２つの信号を相対的に異なる位相で生成することは、ＮＣＯ５１０Ａ及びＮＣＯ５１０Ｂを、レジスタ４２２（図４）等、それらのアキュムレータに格納された異なる初期値で同時に開始することによって達成することができる。
【００５３】
パルス発生回路５００Ｂは、信号Ｄ＿ＳＹＮＣ＿２を受け取るフリップフロップ５１４Ｂを備える。例示する実施形態では、両パルス発生回路５００Ａ及び５００ＢはＤ＿ＳＹＮＣによって同期される。Ｄ＿ＳＹＮＣ＿２入力は、パルス発生器回路５００Ａ及び５００Ｂ間の対称性のために且つデバグ支援として提供される。
【００５４】
マルチプレクサ５１６Ｂは、マルチプレクサ５１６Ａと構成が類似する。マルチプレクサ５１６Ｂは、フリップフロップ５１４Ａ及び５１４Ｂの出力を切替入力として受け取る。タイミング測定のために、マルチプレクサ５１６Ｂは、フリップフロップ５１４Ａの出力をフリップフロップ５１８Ｂの入力に切り替えるように構成される。フリップフロップ５１４Ａの出力を両フリップフロップ５１８Ａ及び５１８Ｂの入力に切り替えることにより、両パルス発生回路５００Ａ及び５００Ｂが同じソースから同期信号を受け取ることが確実になる。
【００５５】
フリップフロップ５１８Ｂの出力は、ＮＣＯ５１０Ｂ及び周波数スケーリング回路５４０Ｂによって生成されるクロックＣＬＫ＿Ｌ２Ａと同期する開始パルスを表す。ＣＬＫ＿Ｌ１Ａ及びＣＬＫ＿Ｌ２Ａは同じ周波数を有することが好ましい。
【００５６】
フリップフロップ５１８Ｂの出力は、フリップフロップ５２０Ｂのデータ入力に結合される。フリップフロップ５２０Ｂは、ＮＣＯ５１０Ｂ及び周波数スケーリング回路５４０Ｂによって生成されるクロックＣＬＫ＿Ｌ２によってクロックされる。例示する実施形態では、このクロックは、ＣＬＫ＿Ｌ２Ａの周波数の４倍である周波数を有する。それは、シーケンサ５５０Ｂがクロックされる周波数に一致する。
【００５７】
シーケンサ５５０Ｂを、当該技術分野において既知であるような逐次（シーケンシャル）論理回路で実装してもよい。それは、アキュムレータレジスタ４２２（図４）におけるように、ＮＣＯ５１０Ｂのデジタル値を監視する。シーケンサ５５０Ｂは、パルスの送信から図３の３１２Ａ…３１２Ｃ等の所望の測定窓まで時間が経過したことを示す値を検出するまで、この値を監視する。アキュムレータレジスタ４２２の値がその時間にオーバフローする場合、シーケンサ５５０Ｂはオーバフローの数をカウントする。このように、時間測定の継続時間は、アキュムレータレジスタ４２２のビットの数によって制限されない。
【００５８】
シーケンサ５５０Ｂが追跡する時間の量はプログラム可能である。プログラムされた間隔の最後に、シーケンサ５５０Ｂはフリップフロップ５５２Ｂにパルスを出力する。フリップフロップ５５２Ｂは、ＮＣＯ５１０Ｂ及び周波数スケーリング回路５４０Ｂによって生成されたクロックによってクロックされる。したがって、フリップフロップ５５２Ｂの出力パルスは、ＮＣＯ５１０Ｂの初期設定によってもたらされた任意の位相オフセットを含んで、そのクロックと同期することになる。
【００５９】
フリップフロップ５５２Ｂの出力は、ピンエレクトロニクス１６０内のフリップフロップ１８０に提供される。それは、比較動作のタイミングを制御する。図３Ａ…図３Ｃに示す測定の状況では、シーケンサ５５０Ｂは、測定窓の時間を設定する。
【００６０】
例示する実施形態では、フリップフロップ１８０の出力はシーケンサ５５０Ｂに提供される。シーケンサ５００Ｂは、ピンエレクトロニクスの出力が、測定されている時間間隔の最後におけるエッジを表す値を示すか否かを判断する。シーケンサ５５０Ａ及び５５０Ｂは、図６に関連して説明する機能を実行するようにテスタ１００を制御する。
【００６１】
図６は、図５に示すような回路構成を、ＴＤＲ測定を形成するために使用することができるようにするプロセスを示す。ステップ６１０において、シーケンサ５５０Ａ及び５５０Ｂは測定のために初期化される。
【００６２】
ステップ６１２において、ＮＣＯ５１０Ａ及び５１０Ｂは、周波数は同じであるが位相が異なるクロックを生成するようにプログラムされる。この位相オフセットを、ＮＣＯ５１０Ｂのアキュムレータ４２２に初期値を格納することによってもたらしてもよい。
【００６３】
ステップ６１４において、パルスがライン１７０１に送信される。図５の実施形態では、シーケンサ５５０Ａは、測定開始コマンドとして作用するＤ＿ＳＹＮＣ信号に応じてこのパルスを生成する。測定開始コマンドはまた、ＮＣＯ５１０Ｂのアキュムレータレジスタの値の監視を開始するようにシーケンサ５５０Ｂをトリガする。
【００６４】
ステップ６１６において、プロセスは、プログラムされた測定窓に達するまで待機する。図３Ａ…図３Ｃに関連して上述したように、「エッジ検知」アルゴリズムを、エッジが検出される直前及び直後まで測定窓の時間を変更することによって実装してもよい。測定動作は、エッジが検出されるまで測定窓に対してプログラムされた多数回繰り返される。図５において上述したように、測定窓の時間は、ＮＣＯ５１０Ｂ内の値を監視するシーケンサ５５０Ｂによって確定される。比較時刻において、シーケンサ５５０Ｂは、フリップフロップ５５２Ｂにおいて整列されその後ピンエレクトロニクス１６０に渡されるパルスを送出する。このパルスは、ステップ６１８に示すように比較動作をトリガする。
【００６５】
ステップ６２０において、コンパレータの出力は、シーケンサ５５０Ｂによってそれがエッジを表すか否かを判断するために処理される。コンパレータ１６６が、測定窓の直前の値がレジスタ１６８に格納された閾値を下回る場合にライン１７０１上の値がその閾値を超過することを示す、測定窓の位置を特定することによってエッジを検出してもよい。ステップ６２０においてエッジが検出されない場合、処理はステップ６２２に進む。
【００６６】
ステップ６２２において、測定窓の時間がインクリメントされる。測定窓の時間は、複数の方法でインクリメントすることができる。シーケンサ５５０Ｂを、ＮＣＯ５１０Ｂのアキュムレータレジスタ６２２がより高い値に達することに基づき、測定間隔の終了を指示するようにプログラムしてもよい。別法として、シーケンサ５５０Ｂを、フリップフロップ５５２Ｂにパルスを送出する前にＮＣＯ５１０Ｂのアキュムレータレジスタ４２２のより多くのオーバフローをカウントするようにプログラムしてもよい。別法として、ＮＣＯ５１０ＡとＮＣＯ５１０Ｂとの初期位相差を増大させてもよい。
【００６７】
これらの調整の形態を、測定間隔の比較的大きい変化か又は比較的小さい変化をもたらすために使用してもよい。ＮＣＯ５１０Ｂのアキュムレータレジスタ４２２のオーバフローの数を調整することを、測定窓の粗調整とみなしてもよい。ＮＣＯ５１０ＡとＮＣＯ５１０Ｂとの相対的な位相差をインクリメントすることを、測定窓の時間の比較的細かい調整とみなしてもよい。
【００６８】
図４に示すようなＮＣＯは、多ビットの分解能を有する位相アキュムレータを有してもよく、それにより測定窓にわたる非常に正確な制御が可能になる。たとえば、ＮＣＯが４８ビットの分解能及びおよそ１００ＭＨｚのクロックを有する場合、ピコ秒以下の測定精度が可能である。半導体テスタで従来見られる分解能を有する回路構成は、数１００フェムト秒の測定精度を容易にもたらすことができ、こうした回路構成は、アト（atto）秒範囲の精度で時間を測定するのに十分な分解能を容易に含むことができる。
【００６９】
図６に示すプロセスは、ステップ６１４、６１６、６１８、６２０及び６２２を含むループを通して反復的に繰り返される。このループは、エッジが検出される測定窓まで繰り返される。エッジが検出された時点で、プロセスはステップ６２４に進む。ステップ６２４において、パルスがライン１７０１上に送信される時刻と、そのパルスの反射が検出されたことを示すエッジとの間の時間の差を反映する計算がなされる。計算された時間差は、アキュムレータレジスタ４２２を通しての完全なサイクルの数、アキュムレータレジスタ４２２を通しての一サイクルの一部、及びＮＣＯ５１０ＡとＮＣＯ５１０Ｂとの間で最初にプログラムされた位相オフセットを反映する。ＮＣＯ５１０Ｂが、ＭＣＬＫの各サイクルに対して既知の量を増大させるため、計算された値を実際の時間に変換することができる。この時間測定は非常に高い分解能を有することができる。位相インクリメントレジスタ４２６の値が小数として表される場合、この測定の分解能は、位相インクリメントレジスタ４２６の最下位ビットの値にＭＣＬＫの周期を乗算した値に等しい。
【００７０】
このように本発明の少なくとも１つの実施形態のいくつかの態様を説明したが、当業者にはさまざまな改変、変更及び改良が容易に想起されるであろうということが理解されるべきである。
【００７１】
たとえば、２つのシーケンサ５５０Ａ及び５５０Ｂを示している。上述した制御機能を、任意の都合のよい方法でハードウェア又はソフトウェアに割り当ててもよい。説明した実施形態は、パルス発生回路５００Ａ及び５００Ｂが同様の設計を有することができるという利点を提供する。しかしながら、単一シーケンサが測定プロセス全体を制御してもよい。別法として、制御機能のうちのいくつかを、パターン発生器又は他の制御回路構成で実装してもよい。
【００７２】
さらなる例として、パルス発生回路５００Ａ及び５００Ｂにおいて生成されるクロックの相対位相が、パルス発生回路５００Ｂにおいて生成されるクロックの位相をずらすことによって制御される、ということが述べられている。いずれかの回路の位相を変更することにより、相対位相差をもたらすことができる。
【００７３】
別の例として、エッジを識別するために、論理ＨＩを示す単一測定値が十分であることが述べられている。測定プロセスにおける雑音の影響を低減するためにより多くのデータを使用してもよい。この結果を達成する１つの方法は、ＬＯからＨＩへの遷移に続きＨＩ値のシーケンスが受け取られる時にのみエッジを示すというものである。
【００７４】
別法として、各測定窓に対して測定を複数回繰り返してもよい。各測定窓は、関連する複数の値を有し、それにより或る形式の平均化によって雑音の影響を低減することができる。信号値が閾値に等しい測定窓では、わずかな量の雑音により、コンパレータ出力が閾値を上回るか下回る可能性がある。同じ測定窓において測定を繰り返すことにより、測定値がＬＯである時もありＨＩである時もあるようになる。信号値が閾値に等しく、一様に分散されたランダム雑音が存在する場合、値は、時間の約５０％はＨＩとなり時間の５０％はＬＯとなる。信号が５０％ＨＩ及び５０％ＬＯである時間窓を探すことにより、雑音が存在する時にエッジを正確に検出することができる。
【００７５】
また、上述したステップの順序は重要ではないことが理解されるべきである。ステップ６２４において計算される時間差は、たとえば、測定窓をインクリメントするステップ６２２の一部であってもよい。別法として、ステップ６２０は、反復的に実行されるループにある必要はない。まず、あり得るすべての測定窓に対しデータを収集してもよく、そのデータは、後にエッジを含む測定窓を見つけるために処理される。
【００７６】
こうした改変、変更及び改良は、本発明の一部であるように意図されており、本発明の精神及び範囲内にふくまれるように意図される。したがって、上述した説明及び図面は単なる例としてのものである。
【図面の簡単な説明】
【００７７】
【図１】従来技術においてあり得るテスタを示すブロック図である。
【図２】既知のＴＤＲ測定を示す略図である。
【図３】信号のタイミングを測定する既知の「エッジ検知」アルゴリズムを示す一連の略図である。
【図４】従来技術によるクロック発生回路のブロック図である。
【図５】本発明を組み込んだ時間測定回路のブロック図である。
【図６】本発明による時間測定プロセスのフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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