(57)【要約】  データ信号と基準クロック信号との間のスキューを検出してデータ信号と基準クロック信号とを同期させる新規の方法およびシステムが提示される。多相クロック発生器を使用して、共通の周波数を有する、複数の位相分離されたクロック信号を作成する。次に、複数のクロック信号を利用して、複数のクロック信号の一意のシーケンスにそれぞれ対応するタイミングビンを作成する。デジタルシステムの特徴に基づいて、タイミングビンは有効タイミングビンおよび無効タイミングビンに分けられる。インタフェースで受け取ったデータ信号が、有効タイミングビン中に遷移するか、それとも無効タイミングビン中に遷移するかを判断することにより処理される。データ信号が無効タイミングビン中に遷移する場合、エラー信号を生成することができ、テストデータ信号を生成し、有効タイミングビン中に遷移するように後続のデータ信号を位相偏移させることにより、リンクを再トレーニングすることができる。【選択図】図１
2008541657.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号遷移とデータ信号遷移との間に相対位相を確立する方法であって、
同じ周波数を有する複数のクロック信号を作成するステップであって、前記各クロック信号が異なる相対位相を有するステップと、
前記クロック信号に従って一連のタイミングビンを確立するステップと、
前記一連のタイミングビンを有効タイミングビンおよび無効タイミングビンに分けるステップと、
リンクインタフェースからデータ遷移を有するデータ信号を受け取るステップであって、前記データ信号がデータ位相を有するステップと、
前記データ遷移が有効タイミングビン中に発生したか、それとも無効タイミングビン中に発生したかを判断するステップと
を含む方法。
【請求項２】
各タイミングビンは、前記複数のクロック信号の一意のシーケンスに対応する、請求項１に記載の方法。
【請求項３】
各タイミングビンは、前記クロック信号のうちの１つの立ち上がりエッジで始まり、続く相対位相を有する前記クロック信号の立ち上がりエッジで終わる、請求項２に記載の方法。
【請求項４】
前記複数のクロック信号はそれぞれ位相分離２π／Ｎラジアンを有し、Ｎはクロック信号数である、請求項１に記載の方法。
【請求項５】
前記ヒットタイミングビンが有効タイミングビンであるか、それとも無効タイミングビンであるかを判断するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記ヒットタイミングビンが無効タイミングビンである場合、前記リンクの再トレーニングプロセスを開始するステップをさらに含む、請求項５に記載の方法。
【請求項７】
前記再トレーニングプロセスは、
一連のテスト信号を前記リンクインタフェースにおいて生成するステップであって、各テスト信号は遷移を有し、異なる位相を有するステップと、
各テスト信号を宛先で受け取るステップと、
各テスト信号が遷移を有効タイミングビン中に有するか、それとも無効タイミングビン中に有するのかを判断するステップと、
前記テスト信号が有効タイミングビン中に遷移する場合のみ、各テスト信号を有効テスト信号に分類するステップと、
前記データ位相を有効テスト信号の位相にセットするように前記リンクインタフェースに命令するステップと
を含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速集積回路の分野に関する。特に、本発明は、高速集積回路において正確な位相およびサンプリングウィンドウの検出を行うように設計された回路に関する。
【０００２】
連邦政府による資金提供を受けた研究開発の記載
本発明は、米空軍研究所から与えられた契約Ｆ２９６０１−９８−９−０１９３の下で部分的に米国政府の援助を受けてなされたものである。したがって、米国政府は本発明に一定の権利を所有することができる。
【背景技術】
【０００３】
デジタル回路システムでは、１つまたは複数の構成要素の動作は、基準クロック等の同期信号の状態に依存することができる。動的回路では、１つまたは複数の基準クロックを使用して、データの流れを論理ブロックに導くことができ、一般に、基準クロックはシステムの予測可能性を増大させることができる。動的ランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスでは、基準クロックを使用して、いつデータをストレージに適宜読み書きできるかを判断することができる。同様に、デジタルシステムの入力インタフェースが受け取るデータ信号も、基準クロックにより決められるデジタルシステムのタイミング制約に従わなければならない。しかし、このようなデータ信号の同期は、往々にしてそうであり得るように、データ信号を生成するリンクがデジタルシステムのスキューのない基準クロックにアクセスすることができない場合に複雑になる恐れがある。
【０００４】
一般に、デジタル回路が受け取るデータ信号は、データ信号の適宜サンプリングを保証するために、特定の期間にわたり安定していなければならない。単一クロックエッジで遷移する回路では、この安定期間は、基準クロック信号の立ち上がりエッジまたは立ち下がりエッジに一致する必要があり得る。両クロックエッジで遷移する回路、すなわちデュアルデータレートシステムでは、安定期間は、基準クロック信号のあらゆる遷移に一致する必要があり得る。入力データ信号は、クロックエッジ前の特定の期間（セットアップ時間として知られている）およびクロックエッジ後の特定の期間（ホールド時間として知られている）にわたり安定している必要があり得る。システムのセットアップ時間およびホールド時間は、データ信号が安定である必要がある間サンプリングウィンドウの画定を助ける。サンプリングウィンドウ中のデータ信号のいかなる遷移も、データ信号の未知または不正確なサンプリングに繋がる恐れがある。
【０００５】
回路のデータ伝送レートが増大するにつれて、サンプリング時間要件はますます厳しくなる。データレートが高いほど、サンプリングに有効なデータ期間の部分は小さくなり、セットアップ時間およびホールド時間のマージンが減少することになる。結果として、スキュー、クロックジッタ、およびリンクノイズ等のばらつきに対する許容差も低減する。一般に、クロックジッタおよびリンクノイズは基板レベルで対処され、両方の影響を低減するために、主眼がクロックのロバスト設計および結合技術に置かれる。しかし、スキュー（２つの信号の位相差）はデータ−クロックスキューを含むいくつかの形で現れることがあり、より複雑な解決法を必要とする。
【０００６】
データ−クロックスキューは、基板レイアウトでのクロック信号のトレース長とデータ信号のトレース長との差により生じ得る。場合によっては、この影響は、トレース長を合わせようとするか、または送信インタフェースまたは受信インタフェースのいずれかで固定位相シフトをクロック信号に追加するような静的位相整合技術を通して軽減される。一般に、静的な努力は実施が難しく、かつ実質的な恩恵をあまり提供しない。具体的には、トレース長を合わせることは労力を必要とするプロセスであり、ピン数の多い複雑なシステムでは実施が不可能であることがあり、同様に、固定位相シフトを追加することで、システムおよび基板の設計に柔軟性をほとんど与えない。さらに、大半の静的位相整合技術は、実際の回路および基板の状況について推定しかできない設計の生産開始前のシミュレーションからの結果に大きく依存している。さらに、シミュレーション結果を利用すると、一般に、加工、電圧、および温度のばらつきによる回路性能への影響の指標が提供されない。
【０００７】
データ−クロックスキューに対処するよりロバストな方法は、動的位相整合を利用する。動的な方法は、加工、電圧、および温度のばらつきによるシステムの挙動変化に対応する能力がより高く、さらに、このような方法では、システムをシステム挙動の長期変化に適合させることが可能であり得る。一般に、このような動的な方法は、１つまたは複数のデータ信号のデータ−クロックスキューを監視してから、積極的に対応してあらゆる位相同期エラーを補正する。多くの場合、受信インタフェースのクロック信号は、データ信号と位相整合するように調整される。一般に、スキューの検出はアナログ位相検出器を使用して実現することができ、アナログ位相検出器の出力がデジタル信号に変換されて論理層に送られ、論理層は、局所クロックの位相を偏移させたものを生成することにより、局所クロックをデータに同期させる。しかし、このような現行の動的位相整合技術は、複数のインタフェースを介して受け取るデータを調整するために複雑な回路を必要とすることがある。具体的には、各データトレースは異なる量のスキューを有し得るため、各受信インタフェースは、局所クロックをデータに同期させる別個のシステムを有さなければならず、結果として、各受信インタフェースは局所クロックの異なる位相を有するバージョンに対応することになり得る。この場合、並行処理を意図されるデータ（すなわち、バスデータ）には、直列化システムを通してさらに調整およびグループ化を行わなければならない。さらに、このようなシステムでは、複数のアナログ／デジタル変換器を使用して、アナログ位相検出器により測定されたデータを処理する必要があり得、このような変換器はオンチップ設計で相当な面積を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
動的位相整合技術を使用して高速データ通信が可能な適合可能なシステムを提供することが望ましい。さらに、このシステムが、複数のアナログ位相・スキュー検出装置およびアナログ／デジタル変換器を必要とせずに動作することが望ましい。このシステムが、局所クロックのスキューしたものを使用することに起因してバスデータをさらに同期させる必要なく動的位相整合を提供することも望ましい。最後に、このシステムはロバストであり、製造プロセス、電圧、および温度のばらつきを補償することが可能であり、かつイオン化および単一イベント放射影響（ｓｉｎｇｌｅ  ｅｖｅｎｔ  ｒａｄｉａｔｉｏｎ  ｅｆｆｅｃｔ）に対処することが可能であるべきである。
【課題を解決するための手段】
【０００９】
概して、本発明は、多相クロック発生器を高速回路のデータエッジ−クロックエッジ位相検出および同期に利用するシステムおよび方法に関する。一態様では、本発明は、データエッジ−クロックエッジ相対位相差を検出する方法であって、異なる位相を有する複数のクロック信号を生成するステップと、複数のクロック信号のシーケンスに基づいて一連のタイミングビンを画定するステップと、タイミングビンを有効時間間隔中に発生するタイミングビンまたは無効時間間隔中に発生するタイミングビンとして特定するステップと、１つまたは複数のリンクを介して受信されたデータ信号からデータ信号遷移を検出するステップと、データ信号遷移が有効タイミングビンに対応するか、それとも無効タイミングビンに対応するかを判断するステップとを含む方法に関する。別の態様では、有効データエッジ−クロックエッジ相対位相差を検出するこの方法は、リンクからのデータ信号が無効タイミングセグメントに対応する場合、リンク再トレーニングセッションを開始することをさらに含む。
【００１０】
別の態様では、本発明は、データエッジ−クロックエッジ位相を検出して同期させるシステムであって、実質的に異なる位相を有する複数のクロック信号を生成する多相クロック発生器、複数のクロック信号を受け取り、複数のクロック信号のシーケンスが一連の有効時間セグメントに対応するか、それとも無効時間セグメントに対応するかを判断するシーケンサ、データ信号を搬送する１つまたは複数のリンク、およびデータ信号を１つまたは複数のリンクから受け取り、シーケンサと通信して、データ信号が有効時間セグメントに対応するか、それとも無効時間セグメントに対応するかを判断するコンパレータを備えるシステムに関する。別の態様では、データエッジ−クロックエッジ位相を検出して同期させるこのシステムは、データ信号の位相を選択的に変化させて、有効時間セグメントに対応させるために使用することができる、１つまたは複数のリンクに対応する１つまたは複数の位相変更モジュールをさらに備える。
【００１１】
本発明の実施形態を、同様の参照番号が各図内の同様の要素を指す添付図と併せて以下において説明する。
【発明を実施するための最良の形態】
【００１２】
本発明は、基準クロック信号に対するデータ信号の位相を検出する問題を解決する枠組みを提供する。さらに、本発明は、基準クロック信号により特定される有効サンプリングウィンドウの位相と同期するようにデータ信号の位相を調整する枠組みを提供する。相対位相を検出し、データ信号と基準クロック信号とを同期させる能力は、部分的には「タイミングビン」の作成により実現される。タイミングビンは、基準クロック信号の期間を、ほぼ同じ周波数を有し、異なる相対位相で分離された複数のクロック信号により画定される複数の部分に分けることにより確立される。
【００１３】
図１は、基準クロック信号に対する１つまたは複数のデータ信号の相対位相を検出するシステムの概略を示す。このシステムは、同一の周波数を有し、かつ互いに異なる相対位相を有する一連のＮ個のクロック信号を生成する多相クロック発生器１０２を備える。信号の周波数はｆであることができ、周期Ｔを有することができる。一般に、隣接するクロック信号間の位相の相対分離は、２π／Ｎラジアンという定数値であることができる。このようなＮ個のクロック信号のうちの１つが、データ信号を受信しているデジタルシステム１０４の実際のシステムクロックを表す基準クロック信号であることができる。多相クロック発生器は、さらに以下において説明するように、変更された位相同期ループ（ＰＬＬ）回路または変更された遅延同期ループ（ＤＬＬ）回路により実現することができる。
【００１４】
図２は、多相クロック発生器１０２を実現するために使用することができるＰＬＬ回路の概略を示す。変更されたＰＬＬは、当該分野において既知のＰＬＬ回路と同じ構成要素を備えるが、異なる相対位相を有する複数のクロック出力を作成する追加のノードタップを有する。変更されたＰＬＬ回路は、周波数を逓倍して実質的により高い周波数を有する出力クロック信号２１４を提供するベースクロック２０２を備える。クロック信号２１４は、共通周波数を入力制御電圧により調整できる複数のクロック信号を提供することが可能な電圧制御発振器（ＶＣＯ）２１０により生成される。ＶＣＯ２１０から出力されるクロック信号２１４のうちの１つが、デジタルシステムにより利用される基準クロック信号であることができる。この基準クロック信号は分周器２１２に送られ、ベースクロック２０２の周波数に合うように周波数を低減することができる。分周された基準クロック信号およびベースクロック信号は両方とも位相／周波数検出器２０４に送られ、位相／周波数検出器２０４はこれら２つの信号を比較し、分周された基準クロック信号がベースクロック信号よりも遅れているか、または進んでいる場合にそれぞれ、「アップ」または「ダウン」信号を生成することができる。「アップ」および「ダウン」インジケータは電荷ポンプ２０６により受け取られ、電荷ポンプ２０６はこれらインジケータを、ＶＣＯ２１０により出力されるクロック信号の周波数の制御に使用できるアナログ電圧に変換する。このアナログ電圧をまず、低域フィルタ２０８に通して、クロック信号のエッジに関連する高速変化による高周波ジッタを除去することができる。
【００１５】
図３は、ＰＬＬのＶＣＯ内で使用することができるリング発振器の概略を示す。リング発振器は、Ｍ個の差動バッファ素子３０２を備え、それぞれ同じ周波数を有し、位相π／Ｍラジアンで分離された２Ｍ個のクロック出力を生成する電圧可変差動リング発振器３００である。これら各差動バッファ素子は差動電圧入力対を受け取り、遅延後、差動出力信号対を出力する。発振は、差動バッファ素子のうちの１つの出力差動対をクロス配線することにより導入される。図３では、差動バッファ素子Ｍ３０４の出力対は、最初の差動バッファ素子３０６の逆の入力端子に配線されて、回路の発振挙動を生み出す。各素子により導入される遅延は、ＰＬＬ内の電荷ポンプにより生成されるアナログ制御信号であってよい調整電圧により制御される。各差動バッファ素子３０２は同じ調整電圧入力を受け取るため、各素子により導入される遅延はほぼ等しい。各差動バッファ素子３０２の差動出力をタップして、一連の差動整流器に送り、Ｍ個セットの真のクロック信号を提供することができる。各素子により導入されるほぼ等しい遅延により、真の各クロック信号は位相π／Ｍラジアンで分離される。さらに、一連のインバータを使用して、Ｍ個の真の各クロック信号からＭ個の相補クロック信号を生成することもできる。結果として、位相π／Ｍラジアンでそれぞれ分離され、共通の周波数を有する、合計で２Ｍ個のクロック信号が、電圧可変差動リング発振器３００により生成される。さらに、ＶＣＯのこの実施態様では、異なる素子からのクロック出力の相対位相分離は安定しており、プロセス、電圧、および温度のばらつきから比較的独立している。
【００１６】
同様に、当該分野において既知のようなＤＬＬ回路を使用して、多相クロック発生器を実現してもよい。上記の変更されたＰＬＬのように、ＤＬＬの電圧制御遅延回路内の個々の遅延素子の出力を使用して、一定の位相で分離され、共通の周波数を有する複数のクロック信号を提供することができる。
【００１７】
図１のシステムを参照すると、多相クロック発生器１０２からのＮ個のクロック信号はシーケンサ１０６に送ることができ、シーケンサ１０６はクロック信号の現在の値を解釈して、クロック信号値のシーケンスが有効な時間間隔、すなわちサンプリングウィンドウに対応するか否かを示す有効信号を生成する。異なる各入力クロック信号シーケンスは、シーケンサ１０６のタイミングビンを表すことができる。基準クロック信号の単一期間にわたって可能な別個のＴ／Ｎ時間間隔のすべてをカバーする、合計でＮ個の別個のタイミングビンがあることができる。基準クロック信号の立ち上がりエッジおよび立ち下がりエッジを基準としたタイミングビンの位置に応じて、かつ他の各種デジタルシステム回路パラメータに基づいて、タイミングビンは、デジタルシステム１０４がデータを正しくサンプリングすることができる期間（有効時間間隔）に完全に一致するか、またはデジタルシステム１０４がデータを正しくサンプリングすることができない期間（無効時間間隔）に少なくとも部分的に一致するかのいずれであることができる。有効時間間隔に完全に一致するタイミングビンは「有効なタイミングビン」とみなすことができ、無効時間間隔に少なくとも部分的に一致するタイミングビンは「無効タイミングビン」とみなすことができる。シーケンサ１０６により出力される有効な信号は、現在のクロック信号シーケンスが有効タイミングビンを示すか、それとも無効タイミングビンを示すかに対応する。さらに、シーケンサは、完全な基準クロック信号期間内の各タイミングビンに一意のシーケンス値を割り当て、タイミングビンと基準クロック信号との現在の位相差に関するより具体的な情報を提供することができる。単一の有効信号を提供することに加えて一意のシーケンス番号を示すことにより、シーケンサ１０６は、各タイミングビンに関連するものとして現在の相対位相を特に提供することができる。各シーケンス値はビットセットで表してよく、シーケンサ１０６によりシーケンス信号セットとして出力してよい。
【００１８】
デジタルシステム１０４のタイミング特徴は、少なくとも部分的に、デジタルシステム１０４の構造および設計パラメータにより決まるため、デジタルシステム１０４のサンプリング要件は、一般に、シーケンサ１０６の設計および実施に先立ってデジタルシステムのテストおよびシミュレーションを通して分かることに留意されたい。結果として、一般に、無効時間間隔および有効時間間隔は設計者に知られ、有効タイミングビンおよび無効タイミングビンは、シーケンサ１０６の設計中に確立することができる。
【００１９】
有効信号は、１つまたは複数のリンクインタフェース１１０からデータ信号も受け取るコンパレータ１０８に送られる。コンパレータは、リンクインタフェース１１０からのデータ信号を監視し、データ信号のタイミングエッジに対応する各データ信号の遷移に応答する。各データ信号遷移で、コンパレータは、その特性の遷移が発生したのが、シーケンサ１０４からの有効信号により決まる有効タイミングビン中であるか、それとも無効タイミングビン中であるかを判断する。データ信号の遷移が有効タイミングビン中に発生した場合、データ信号が伝搬したリンクがシステムに十分に同期していると判断することができる。しかし、データ信号の遷移が無効タイミングビン中に発生した場合、データ信号が伝搬したリンクがシステムの基準クロックにもはや同期していないと判断することができ、コンパレータ１０８がアラーム信号を生成して、エラーロジック１１２に送ることができ、システムはそれに従って応答することができる。さらに、シーケンサ１０６がタイミングビンシーケンス番号をコンパレータ１０８に提供する場合、コンパレータ１０８は、データスキューまたはデータ信号と基準クロックとの実際の位相差を示すものとしてこのシーケンス番号をエラーロジック１１２に出力することができる。
【００２０】
図４は、基準クロック信号に関するデータ信号の相対スキューを決定するためにタイミングビンの使用を示すタイミング図を示す。示されるタイミング図では、６つの別個のタイミングビン４０６を作成する６つのクロック信号４００が生成される。クロック信号４００は同一の周波数のものであり、各相補信号４０４と共に位相π／３ラジアンで分離された３つの真のクロック信号４０２として表すことができる。第１のクロック信号ＣＬＫ＿１  ４０１は、デジタルシステムの基準クロック信号とみなすことができ、その１つのエッジ（単一データレートロジック）または複数のエッジ（デュアルデータレートロジック）が、入力データ信号の相対スキューを決定するための基準として機能する。各クロック信号シーケンス４００は一意のタイミングビンを示し、６つの繰り返しクロックシーケンスが６つの別個のタイミングビン４０６を示す。シーケンサは、一意のシーケンス値を各タイミングビンに割り当てることができ、６つのタイミングビン４０６は、０〜５と付番されたシーケンス値を受け取る。これらタイミングビン４０６のうち、シーケンス番号２および５を有するタイミングビンは無効タイミングビンとして示され、図２では、タイミング図の陰影付きセグメントに対応して示されている。有効タイミングビンに対応するのは、有効タイミング信号４０８およびその相補信号４１０であり、これらの信号は、入力データ信号のデータスキューを決定するために生成することができる。有効タイミングビン中に発生するいくつかの遷移、すなわち有効遷移を有するサンプルデータ信号４１２を示す。しかし、これら遷移のうちのいくつかの後、データ信号４１２の位相は変化し、データ信号遷移４１４のうちの１つは、無効タイミングビン中に発生している。データ信号４１２の挙動の変化は、一時的な放射イベント、環境変化、データ信号が搬送されたリンクの電気特性の変化、またはリンクの遅延に一時的または永久的に影響を及ぼし得る任意の他のイベントに起因し得る。
【００２１】
上述したように、所与のリンクからのデータ信号が無効タイミングビン中に遷移する場合、コンパレータ１０８は、所与のリンクに対応するアラートをエラーロジック１１２に生成することができる。さらに、この信号は、リンクを基準クロックに再同期させる必要性も示すことができる。図５は、デジタルシステムの基準クロックとの同期から外れたリンクの再トレーニングに使用できるリンク再トレーニングロジックを備えたシステムの概略を示す。リンク再トレーニングモジュール５０２は、所与のリンクからのデータ信号が有効タイミングビン中に遷移しているか否かに関するフィードバックをリンクインタフェースに提供する。リンクインタフェースはこのフィードバックを使用して、リンクの位相を調整し、それにより、データ信号を基準クロックの有効サンプリングウィンドウ内に配置することができる。リンクの位相調整は、リンクインタフェースに人為的な遅延を挿入し、それを変更することにより実現することができる。
【００２２】
図６は、リンクがシステムの基準クロックとの同期から外れた場合にリンクの再トレーニングに使用することができるプロセスを示す。リンクのデータ信号が無効タイミングビン中に遷移する場合、リンク再トレーニングモジュールが、リンクの再トレーニングプロトコルを開始する制御信号を生成することができる。再トレーニングプロトコルを開始するために、リンクインタフェースはリンクの可変遅延素子の遅延を初期化してゼロにし（６０２）、それにより、人為的に導入された位相調整をすべてなくすことができる。次に、システムは、リンクを介してテストデータ信号を生成することができる（６０４）。コンパレータはテストデータ信号を受け取り、有効タイミングビン中に遷移したかのか、それとも無効タイミングビン中に遷移したのかを判断することができる（６０６）。その結果（有効か無効かのいずれか）はリンク再トレーニングロジックに返され、リンク再トレーニングロジックは、この結果を、テスト信号を生成する際に使用した現在の遅延量に関連付ける（６０８）。次に、リンク遅延に、コンパレータの結果に応じて有効または無効のいずれかが関連付けられる。次に、クロック期間の相当部分が再トレーニングプロセス中にテストされたか否かが判断される。一実施形態では、基準クロック期間全体をテストしてよく、別の実施形態では、遅延は、単に、最初の有効可変遅延が見つかるまで調整されるだけであってよい。相対位相の十分な部分が調べられていないと判断される場合（６１０）、リンクは、リンクに導入される遅延量を増大させ（６１２）、それにより、データ信号の位相を調整し、別のテスト信号を生成することができる。各種遅延の結果が分かった後、リンクは、可変遅延素子を有効遅延に調整し（６１４）、通常動作を再開することができる。
【００２３】
リンク再トレーニングモジュールの実施により、システムが各種リンクの遅延要素を常時調整して、環境変数の遷移変化中および経時にわたるリンク遅延への永久的な変化中に安定動作を維持できるようにする閉フィードバックループが提供される。さらに、このシステムは、単一イベント一時的影響（ｓｉｎｇｌｅ  ｅｖｅｎｔ  ｔｒａｎｓｉｅｎｔ  ｅｆｆｅｃｔ）が、最悪の場合でも、リンク再トレーニングセッションを開始するだけであるという点でロバストである。さらに、上述したタイミングビンの使用により、あらゆるアナログ位相測定のアナログ／デジタル変換の必要がなくなることに留意されたい。
【００２４】
データエッジ−クロックエッジスキューを検出して同期させるシステムおよび方法に関する本発明の例示的な実施形態を提示した。図は必ずしも一定の縮尺で描かれているわけではなく、各実施形態の説明のための近似であることに留意されたい。同様に、構造のより大きな変更も可能であり、本明細書において教示したシステムの範囲内にあるものであることにも留意されたい。例えば、概略図中のモジュール間に示される通信線は制限を意図するものではなく、システム構成要素間の代替の通信線が存在してよい。
【００２５】
本明細書において説明したプログラム、プロセス、方法、および装置は、別段に示されない限り、いかなる特定のタイプのプロセッサ、コンピュータ、またはネットワーク装置（ハードウェアまたはソフトウェア）にも関連せず、またはこれらに限定されないことを理解されたい。各種タイプの汎用または専用プロセッサまたはコンピュータ装置を、本明細書において説明した技術で使用することができ、または本明細書において説明した技術に従って動作を実行することができる。好ましい実施形態の各種要素をハードウェアで実施されるものとして説明したが、他の実施形態では、別法として、ソフトウェアまたはファームウェアの実施を使用してもよく、この逆も同様である。
【００２６】
最後に、本発明の原理を適用することができる広範囲の実施形態に照らして、説明した実施形態はあくまでも例示であり、本発明の範囲および精神を制限するものとして解釈されるべきではないことを理解されたい。例えば、流れ図のステップは、説明した順序以外の順序をとってよく、ブロック図により多数の要素、より少ない要素、または他の要素を使用してよい。同様に、特許請求の範囲は、その旨が記載される場合を除き、説明した順序または要素に制限されるものとして読まれるべきではない。添付の特許請求の範囲に規定される本発明の精神および範囲から逸脱することなく、形態および詳細の変形を本発明に対して行い得ることが理解されるであろう。
【図面の簡単な説明】
【００２７】
【図１】一実施形態によるデータ遷移エッジ−クロックエッジ相対位相検出システムの概略である。
【図２】一実施形態による、複数のクロック出力を有する、変更された電圧制御発振器（ＶＣＯ）を備えた位相同期ループ（ＰＬＬ）システムの概略である。
【図３】一実施形態による、同じ周波数を有する複数のクロック信号を生成するために使用できるＭ要素電圧可変差動リング発振器を備えるＶＣＯの概略である。
【図４】一実施形態による、タイミングビンを使用して、データ遷移エッジ−クロックエッジ位相検出システム内のデータ遷移エッジとクロックエッジとの相対位相差を決定することができる方法を示すタイミング図である。
【図５】一実施形態によるデータ遷移エッジ−クロックエッジ相対位相検出および同期システムの概略である。
【図６】一実施形態による、有効タイミングビン内の遷移に許可されるリンク内の適正な遅延量を決定することによりデータリンクを再トレーニングするプロセスを示す流れ図である。
【図１】
2008541657.tif 000003
【図２】
2008541657.tif 000004
【図３】
2008541657.tif 000005
【図４】
2008541657.tif 000006
【図５】
2008541657.tif 000007
【図６】
2008541657.tif 000008
【国際調査報告】
2008541657.tif 000009
2008541657.tif 000010