(57)【要約】  画像センサのためのアンチ・エクリプス回路は、光信号が、飽和状態で動作するピクセルに対応するかを決定するためにピクセルによって出力された光信号レベルをモニタする。そうであるならばそのピクセルがエクリプス歪の影響を受ける危険がある。ピクセルが飽和状態において動作するものとして検出された時、アンチ・エクリプス回路は、エクリプス歪が発生することを防止するために、サンプルホールド回路に以前に格納されたリセット信号レベルを適切な電圧レベルへとプルアップする。【選択図】図７
2008541622.tif 000002
【特許請求の範囲】
【請求項１】
イメージャに対するアンチ・エクリプス回路であって
列線に接続されて第一の時間にリセット信号を記録しそして第二の時間に光信号を記録するための信号記録回路であって、この信号記録回路は
信号線上に制御信号を受信し、その記録されたリセット信号を前記制御信号が第
一の状態にアサートされているなら第二の時間の間に修正信号によって置き換え
られる置き換え回路とからなり
前記光信号の電圧レベルをモニタし前記制御信号アサートするための検出回路であってこの前記検出回路は前記電圧レベルが所定の閾値電圧よりも低くなるとき、前記制御信号を前記第一の状態にアサートする、
ものからなるアンチ・エクリプス回路。
【請求項２】
請求項１記載のアンチ・エクリプス回路であって、前記信号記録回路は更に
第一のサンプルキャパシタからなるサンプルホールド回路と、
第二のサンプルホールド回路と、
前記列線と、前記第一のサンプルホ−ルド回路および前記第二のサンプルホールド回路に接続され、前記リセット信号を前記列線から前記第一のサンプルホールド回路に第一の時間の間にルーティングし、前記光信号を前記列線から前記第二のサンプルホールド回路へ前記第二の時間の間にルーティングするための入力回路と
からなり
前記置き換え回路は前記第一のサンプルキャパシタと電源の間に直列に接続されたスイッチからなり、スイッチはまた前記制御線に接続されると共に、前記制御線が前記第一の状態にアサートされている時のみ閉状態を維持するように構成されてなるアンチ・エクリプス回路。
【請求項３】
請求項２記載のアンチ・エクリプス回路であって、前記スイッチはゲートが前記制御線に接続され第一のソース／ドレインは前記電源に接続され、第二のソース／ドレインは第一のサンプル用のキャパシタに接続されるＰＭＯＳトランジスタである回路。
【請求項４】
請求項１記載のアンチ・エクリプス回路であって、前記検出回路は
第一の回路と、
前記制御線に接続された出力ノードと、
バイアストランジスタと、
スイッチトランジスタと、
からなりここにおいて
前記第一の回路は電源と前記出力ノードとの間に直列に接続され
前記出力ノードは前記バイアストランジスタの第一のソース／ドレインを介して前記バイアストランジスタに接続され
前記バイアストランジスタは前記バイアストランジスタの第二のソース／ドレインおよび前記スイッチトランジスタの第一のソース／ドレインを介して前記スイッチトランジスタに接続され、前記スイッチトランジスタは前記スイッチトランジスタの第二のソース／ドレインを介して前記列線に接続されてなるアンチ・エクリプス回路。
【請求項５】
請求項４記載のアンチ・エクリプス回路において、前記第一の回路はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタの第一のソース／ドレインは前記電源に接続され、前記ＮＭＯＳトランジスタのゲートは前記電源に接続され、前記ＮＭＯＳトランジスタの第二のソース／ドレインは前記出力ノードに接続されてなる回路。
【請求項６】
請求項４記載のアンチ・エクリプス回路であって、前記第一の回路はＰＭＯＳトランジスタであり、前記ＰＭＯＳトランジスタの第一のソース／ドレインは前記電源に接続され、前記ＰＭＯＳトランジスタのゲートは接地電位源に接続され、前記ＰＭＯＳトランジスタの第二のソース／ドレインは前記出力ノードに接続されてなる回路。
【請求項７】
請求項４記載のアンチ・エクリプス回路であって、前記バイアストランジスタのゲートはバイアス線に接続され、前記アンチ・エクリプス回路は更にバイアス回路とからなり、このバイアス回路は
第二の回路と、
前記バイアス線に接続されたバイアス制御ノードと、
第一のトランジスタと、
第二トランジスタと、
第三のトランジスタおよび
第四のトランジスタとからなり、
前記第二の回路は電源と前記第一のトランジスタのソース／ドレインの間に直列に接続されてなり、
前記第一のトランジスタおよび、前記第二のトランジスタ、前記第三のトランジスタおよび前記第四のトランジスタは各ソース／ドレインを介して直列に接続されてなり、そして前記第四のトランジスタはそのソース／ドレインの一つを介して接地電位源に接続されている回路。
【請求項８】
請求項７記載のアンチ・エクリプス回路であって
列線は、第一の負荷トランジスタと第二の負荷トランジスタとからなる負荷回路に接続され、
前記第一の負荷トランジスタおよび前記第二の負荷トランジスタは第一の幅対長さ（Ｗ／Ｌ）比を共有し、
前記第三および第四のトランジスタは第二の幅対長さ比を共有しおよびここで前記第一のＷ／Ｌ比は前記第二のＷ／Ｌ比よりも大きい回路。
【請求項９】
前記所定の閾値電圧は、前記光信号を出力するピクセルが飽和する時を示す電圧において設定される請求項１記載の回路。
【請求項１０】
前記所定の閾値電圧は、約０．４Ｖに設定される請求項９記載のアンチ・エクリプス回路。
【請求項１１】
イメージャであって、
各リセット信号と光信号を生ずるためのピクセルのアレイと、
複数の列線を介してピクセルのアレイに接続され、処理のために前記アレイから一行のピクセルを選択するための列回路とからなり、この列回路は
各列線に接続され、第一の時点で各ピクセルによって生じた前記リセット信号を記録し、第二の時点で各ピクセルによって生じた前記光信号を記録するための複数の信号記録回路であって、各信号記録回路は
制御線により制御信号を受信し、前記記録されたリセット信号を前記制御信号が
第一の状態にある時に、第二の時間の間に修正信号によって置き換えるための置
き換え回路と、
前記光信号の電圧レベルをモニタし前記制御信号をアサートするための検出回路
であって前記検出回路は、前記電圧レベルが所定電圧よりも低い時
に、前記制御信号を前記第一の状態にアサートすることからなる
イメージャ。
【請求項１２】
請求項１１記載のイメージャであって
前記信号記録回路の各々は、
第一のサンプルキャパシタからなる第一のサンプルホールド回路と、
第二のサンプルホールド回路と、
前記列線と、前記第一のサンプルホ−ルド回路および前記第二のサンプルホールド回路に接続され、前記リセット信号を前記列線から前記第一のサンプルホールド回路に第一の時間の間にルーティングし、前記光信号を前記列線から前記第二のサンプルホールド回路へ前記第二の時間の間にルーティングするための入力回路と、
からなり
前記置き換え回路は前記第一のサンプルキャパシタと電源の間に直列に接続されたスイッチからなり、前記スイッチはまた前記制御線に接続されると共に、前記制御信号が前記第一の状態にアサートされている時のみ閉状態を維持するように構成されてなるイメージャ。
【請求項１３】
請求項１２記載のイメージャであって、前記各スイッチはゲートが前記制御線に接続され第一のソース／ドレインは前記電源に接続され第二のソース／ドレインは第一のサンプル用のキャパシタに接続されるＰＭＯＳトランジスタであるイメージャ。
【請求項１４】
請求項１１記載のイメージャであって、前記検出回路の各々は
第一の回路と、
前記制御線に接続された第一のノードと、
バイアストランジスタと、
スイッチトランジスタと、
からなり、
前記第一の回路は電源と前記出力ノードとの間に直列に接続され、
前記出力ノードは前記バイアストランジスタの第一のソース／ドレインを介して前記バイアストランジスタに接続され、
前記バイアストランジスタは前記バイアストランジスタの第二のソース／ドレインおよび前記スイッチトランジスタの第一のソース／ドレインを介して前記スイッチトランジスタに接続され、そして
前記スイッチトランジスタは前記スイッチトランジスタの第二のソース／ドレインを介して前記列線に接続されてなるイメージャ。
【請求項１５】
請求項１４記載のイメージャにおいて、
前記第一の回路はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタの第一のソース／ドレインは前記電源に接続され、前記ＮＭＯＳトランジスタのゲートは前記電源に接続され、前記ＮＭＯＳトランジスタの第二のソース／ドレインは前記出力ノードに接続されてなるイメージャ。
【請求項１６】
請求項１４記載のイメージャであって、前記第一の回路はＰＭＯＳトランジスタであり、前記ＰＭＯＳトランジスタの第一のソース／ドレインは前記電源に接続され、前記ＰＭＯＳトランジスタのゲートは接地電位源に接続され、前記ＰＭＯＳトランジスタの第二のソース／ドレインは前記出力ノードに接続されてなるイメージャ。
【請求項１７】
請求項１４記載のイメージャであって、前記バイアストランジスタのゲートはバイアス線に接続され、前記イメージャは更に少なくとも一つのバイアス回路とからなり、これは、
第二の回路と、
前記バイアス線に接続されたバイアス制御ノードと、
第一のトランジスタと、
第二のトランジスタと、
第三のトランジスタおよび、
第四のトランジスタとからなり、
ここで前記第二の回路は電源と前記第一のトランジスタのソース／ドレインの間に直列に接続され、
前記第一のトランジスタおよび、前記第二のトランジスタ、前記第三のトランジスタおよび前記第四のトランジスタは、各ソース／ドレイン間に直列に接続され、そして
前記第四のトランジスタはソース／ドレインの一つを介して接地電位源に接続されているイメージャ。
【請求項１８】
請求項１７記載のイメージャであって
前記列線は、第一の負荷トランジスタと第二の負荷トランジスタとからなる負荷回路に接続され、
前記第一の負荷トランジスタおよび前記第二の負荷トランジスタは第一の幅対長さ（Ｗ／Ｌ）比を共有し、
前記第三および第四のトランジスタは第二の幅対長さ（Ｗ／Ｌ）比を共有しおよび
ここで前記第一のＷ／Ｌ比は前記第二のＷ／Ｌ比よりも大きいイメージャ。
【請求項１９】
前記所定の閾値電圧は、前記光信号を出力するピクセルが飽和する時を示す電圧において設定される請求項１１記載のイメージャ。
【請求項２０】
前記所定の閾値電圧は、約０．４Ｖである請求項１９記載のイメージャ。
【請求項２１】
システムであって、
プロセッサと、
前記プロセッサに接続されるイメージャと、
からなり、前記イメージャは、
各リセット信号と光信号を生ずるためのピクセルのアレイと、
複数の列線を介して前記ピクセルのアレイに接続され、処理のために前記アレイ
から一行のピクセルを選択するための列回路とからなりこの列回路は
各列線にそれぞれ接続され、第一の時点で各ピクセルによって生じた前記
リセット信号を記録し、第二の時点で各ピクセルによって生じた前記光信
号を記録するための複数の信号記録回路であって、前記信号記録回路の
各々は
制御線上で制御信号を受信し、前記制御信号が第一の状態にあるな
ら、第一の時間の間前記記録されたリセット信号を、修正信号によ
って置き換えるための置き換え回路と、
前記光信号の電圧レベルをモニタし前記制御信号をアサートするた
めの検出回路であって前記検出回路は前記電圧レベルが所定の閾値
電圧よりも低い時に前記制御信号を前記第一の状態にアサートする
ことからなるシステム。
【請求項２２】
画像信号を処理する方法であって、
第一の時点でピクセルによって生じたリセット信号を記録し、
第二の時点で前記ピクセルによって生じた光信号を記録し、
前記光信号の電圧レベルをモニタし、
前記電圧レベルが所定閾値電圧よりも低いならば、前記記録されたリセット信号を修正された信号によって置き換えることからなる画像信号の処理方法。
【請求項２３】
前記所定の閾値電圧は前記ピクセルが飽和していることを示す電圧レベルで選択されることからなる請求項２２記載の方法。
【請求項２４】
前記所定の閾値電圧は０．４Ｖである請求項２３記載の方法。
【請求項２５】
前記リセット信号と関連した格納素子を電源に接続し、一方前記光信号は前記光信号と関連した格納装置によってサンプルされる請求項２１記載の方法。
【請求項２６】
画像回路を形成する方法であって、半導体基板上に、各リセット信号と光信号とを生じるためのピクセルのアレイを形成し、
前記半導体基板上に、複数の列線を介して前記ピクセルのアレイに接続され処理のために前記アレイからピクセルの一行を選択する列回路を形成しこの列回路は、
各列線にそれぞれ接続され、第一の時間に各ピクセルによって生じた前記リセッ
ト信号を記録し、第二の時間に各ピクセルによって生じた前記光信号を記録する
複数の信号記録回路からなり、各信号記録回路は、
制御線上で制御信号を受信し、前記制御信号が第一の状態にあるなら第二
の時間の間に前記記録されたリセット信号を修正信号によって置き換える
ための置き換え回路からなり、
前記光信号の電圧レベルをモニタし、前記制御信号をアサートするための検出回路であって、前記検出回路は、前記電圧レベルが所定の閾値電圧よりも低い時に前記制御信号を第一の状態にアサートするための回路であることからなる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般的に半導体イメージャのピクセル構造に関する。より具体的にはこの発明は画像センサに対するアンチ・エクリプス（あるいは黒点状不具合対策：ａｎｔｉ−ｅｃｌｉｐｓｅ）システムに関する。
【背景技術】
【０００２】
図１は従来の４つのトランジスタ（４Ｔ）ピクセル１００の図示である。ピクセル１００は光ダイオードとして示される感光素子と浮遊拡散ノードＣと、４つのトランジスタすなわち転送トランジスタ１１１、リセットトランジスタ１１２、ソースフォロワートランジスタ１１３、行選択トランジスタ１１４からなる。ピクセル１００は転送トランジスタ１１１の導電性を制御するためのＴＸ制御信号とリセットトランジスタ１１２の導電性を制御するためのＲＳＴ制御信号および行選択トランジスタ１１４の導電性を制御するためのＲＯＷ選択信号とを受け取る。浮遊拡散ノードＣにおける電圧はソースフォロワートランジスタ１１３の導電性を制御する。ソースフォロワートランジスタ１１３の出力は行選択トランジスタ１１４が導通するときにノードＢに現れる。
【０００３】
転送およびリセットトランジスタ１１１、１１２の状態は浮遊拡散ノードＣは、電荷集積期間の後で、感光素子１０１によって発生される光によって発生された電荷を受信するための感光素子に接続されるかまたはリセット期間にノードＡからのピクセル電源ＶＡＡＰＩＸに接続される。
【０００４】
ピクセル１００は以下のように動作する。ＲＯＷ制御信号は行選択トランジスタ１１４を導通させるために高にアサートされる。同時にＲＳＴ制御信号は、ＴＸ制御信号が低にアサートされている間に高にアサートされる。これにより浮遊拡散ノードＣをノードＡでピクセル電源ＶＡＡＰＩＸへ接続し、ノードＣでの電圧をピクセル電源ＶＡＡＰＩＸにリセットする。ピクセル１００はノードＢでリセット信号Ｖｒｓｔを出力する。図２に関して以下に詳細に説明されるように、ノードＢはイメージャ（あるいは撮像装置：ｉｍａｇｅｒ）２００の列線２１５（図２）に典型的には接続される。
【０００５】
リセット信号Ｖｒｓｔが出力された後で、ＲＳＴ制御信号は低にアサートされる。感光素子１０１は入射光に露光され電荷集積期間に入射光のレベルに基づいて電荷を蓄積する。電荷集積期間の後にＴＸ制御信号がアサートされる。これにより浮遊拡散ノードＣを感光素子１０１へ接続する。電荷は転送トランジスタ１１１を通して流れ、浮遊拡散ノードＣの電圧を減少する。ピクセル１００はノードＢで光信号Ｖｓｉｇを出力する。リセットおよび光信号Ｖｒｓｔ、Ｖｓｉｇは全ピクセル信号（即ちＶｏｕｔｐｕｔ＝Ｖｒｓｔ−Ｖｓｉｇ）の異なった成分であり、これは以下に詳細に説明されるようにイメージャ２００（図２）によって典型的には処理される。
【０００６】
図２はピクセルアレイ２０１を形成する複数のピクセル１００を含むイメージャ２００の図である。紙面上の制限のために、ピクセルアレイ２０１は４行４列のアレイとして図示される。当業者は殆どのイメージャ２００においてピクセルアレイ２０１はより多くの行と列とを通常含みしたがってより多くのピクセル１００を含むことを理解するであろう。
【０００７】
イメージャ２００はまた行回路２１０、列回路２２０、デジタル変換回路２３０、デジタル処理回路２４０、記憶装置２５０を含む。イメージャ２００はまた制御部２６０を含む。行回路２１０はピクセルアレイ２０１からピクセル１００の行を選択する。選択された行のピクセル１００は異なったタイミングでリセットおよびピクセル信号Ｖｒｓｔ、Ｖｓｉｇを列回路２２０へ列線２１５を介して出力する。列回路２２０はリセットおよびピクセル信号Ｖｒｓｔ、Ｖｓｉｇをサンプルホールドする。列回路２２０はまた差電圧Ｖｒｓｔ−Ｖｓｉｇからアナログピクセル出力信号Ｖｐｉｘｅｌを形成し、線２１６上のＶｐｉｘｅｌ信号をデジタル変換回路２３０へ出力する。
【０００８】
図３を参照すると列回路２２０は複数のアナログピクセル処理回路２２１と複数の対応する負荷回路３１０からなることがわかる。各列線２１５がノードＤで各アナログ処理回路２２１と各負荷回路３１０へ並列に接続される。各アナログピクセル処理回路２２１は列線２１５で異なったタイミングにピクセルから出力されたリセットおよびピクセル信号Ｖｒｓｔ、Ｖｓｉｇを受け取り、リセットとピクセル信号Ｖｒｓｔ、Ｖｓｉｇとの間の差（即ちＶｐｉｘｅｌ＝Ｖｒｓｔ−Ｖｓｉｇ）としてアナログピクセル信号Ｖｐｉｘｅｌを形成する。信号Ｖｐｉｘｅｌは線２１６に出力される。
【０００９】
図４は単一のアナログピクセル処理回路２２１とそれと対応する列および出力線２１６と負荷回路３１０のより詳細な図である。アナログピクセル処理回路２２１はリセット信号Ｖｒｓｔをサンプルホールドするための第一の信号路ＳＰ１および光信号Ｖｓｉｇをサンプルホールドする第二の信号路ＳＰ２を含む。サンプルホールドされたＶｒｓｔ、Ｖｓｉｇ信号は利得段４５０に加えられ、これは線２１６上にピクセル信号Ｖｐｉｘｅｌを出力する。これに加えてアナログ処理回路２２１は更にスイッチ４３１、４３２、および４３３を含む。
【００１０】
第一の信号路ＳＰ１はスイッチ４２１、キャパシタ４４１およびスイッチ４３４を含む。スイッチ４２１の状態はサンプルホールドリセット（ＳＨＲ）制御信号によって制御され、これはピクセルが線２１５上にリセット信号Ｖｒｓｔを出力している時に高にアサートされる。ＳＨＲ制御信号は、そのピクセルがリセット信号Ｖｒｓｔを出力していないならば低にアサートされる。
【００１１】
第二の信号路ＳＰ２はスイッチ４２２、キャパシタ４４２およびスイッチ４３５を含む。スイッチ４２１の状態はサンプルホールド信号（ＳＨＳ）制御信号によって制御され、これはピクセルが線２１５に光信号Ｖｓｉｇを出力している時高にアサートされる。ＳＨＳ信号はピクセルが光信号Ｖｓｉｇを出力していないならば低にアサートされる。
【００１２】
回路２２１は以下のように動作する。まず線２１５に接続されたピクセルがリセットまたは光信号Ｖｒｓｔ、Ｖｓｉｇのいずれか一方を出力する前にキャパシタ４４１、４４２は知られている状態にセットされなければならない。スイッチ４２１，４２２，４３２、４３３，４３４，４３５がそれぞれ開である時スイッチ４３１が閉である。これによりキャパシタ４４１、４４２のノードＤに最も近接した側の電荷が等しくされる。スイッチ４３２および４３３はそれから閉となり、キャパシタ４４１と４４２の利得段４５０に最も近い側をクランプ電圧Ｖｃｌへ接続する。スイッチ４３１，４３２、４３３はそれから開となる。
【００１３】
出力線２１５に接続されたピクセルは線２１５上にリセット信号Ｖｒｓｔを出力する。ＳＨＲ制御信号は高にアサートされている間にＳＨＳ制御信号は低にアサートされる。ＳＨＲおよびＳＨＳ制御信号の状態の組み合わせによってスイッチ４２１を閉じ一方ではスイッチ４２２を開状態に保ちこれにより第一の制御信号路ＳＰ１をノードＤに接続する。そのピクセルによって出力されるリセット信号Ｖｒｓｔはキャパシタ４４１の電荷レベルを変化させる。そのピクセルがリセット信号Ｖｒｓｔの出力を一度完了するとＳＨＲ制御信号は低にアサートされ、スイッチ４２１を開にしこれによりキャパシタ４４１をノードＤから切り離す。
【００１４】
出力線２１５に接続されたピクセルは線２１５上に光信号Ｖｓｉｇを出力する。ＳＨＲ制御信号が低にアサートされている間、ＳＨＳ制御信号は高にアサートされる。ＳＨＲおよびＳＨＳ制御信号の状態の組み合わせによってスイッチ４２２が閉となりその間スイッチ４２１は開状態を保ち、これによって第二の信号路ＳＰ２のみをノードＤに接続する。そのピクセルによって出力された光信号Ｖｓｉｇはキャパシタ４４２の電荷レベルを変化させる。ピクセルが光信号Ｖｓｉｇの出力を一度完了すると、ＳHＳ制御信号は低にアサートされ、スイッチ４２２を開としこれによってキャパシタ４４２をノードＤから切り離す。
【００１５】
スイッチ４３４と４３５はそれから同時に閉となり、利得段４５０をキャパシタ４４１、４４２に接続する。利得段４５０は差分Ｖｒｓｔ−Ｖｓｉｇに等しいアナログピクセル信号Ｖｐｉｘｅｌを生じる。アナログピクセル信号Ｖｐｉｘｅｌは線２１６上に出力される。
【００１６】
図５は負荷回路３１０のより詳細な例示である。負荷回路３１０はトランジスタ３１１および３１２からなり、これはノードＤと接地電位源との間にソースとドレインによって直列に接続される。トランジスタ３１１のゲートはＶＬＮ＿イネーブル制御信号へ接続されこれはオンとオフの状態の間でトランジスタ３１１を切り替えるために使われる。トランジスタ３１２のゲートは、トランジスタ３１２の導電性を所定レベルに制御するためにＶＬＮ＿バイアス制御信号へ接続される。
【００１７】
ピクセル１００（図１）はエクリプス（または黒点状不具合：ｅｃｌｉｐｓｅ）として知られている歪を検知する。エクリプスは、明るい光がピクセル上に入射するにも拘らず、暗いピクセルに対応したピクセル信号を出力する時生ずる歪を意味する。エクリプスは、ピクセルが明るい光に露光される時に生じ、これは感光素子１０１が多量の光発生電荷を生ずるからである。入射光のレベルが所定レベルを一度越えると、感光素子１０１は飽和し最大量の電荷を発生する。エクリプス条件は、感光素子１０１が大きな電荷を生じ、ＲＳＴ制御信号の立下りエッジとＳＨＲ制御信号の立下りエッジの間（すなわち転送トランジスタ１１１が非導通状態にセットされている時）に少なくとも光発生電荷のいくつかが転送トランジスタ１１１から溢れその浮遊拡散ノードＣに対しての路を作る場合に、エクリプス条件が発生する。これは浮遊拡散ノードにおけるリセット電圧を減少しそして、ピクセル１００に正しくない（すなわち減少された電圧である）リセット信号Ｖｒｓｔを出力させる。これによって順にリセットおよび光信号Ｖｒｓｔ、Ｖｓｉｇはほぼ同じ電圧を持つようになる。例えば光およびリセット信号Ｖｒｓｔ、Ｖｓｉｇはそれぞれ約０Ｖであってもよい。（Ｖｒｓｔ−Ｖｓｉｇ）に等しいピクセル出力信号Ｖｐｉｘｅｌがしたがってほぼ０となり、これによって暗いピクセルと通常関連した出力電圧に対応する。
【００１８】
アンチ・エクリプス回路はエクリプス効果を減少するために使われる。従来のアンチ・エクリプス（黒点状不具合対策）回路はリセット信号の電圧レベルをモニタしそしてその電圧レベルが異常に低いことを決定することによってエクリプス条件の存在を検出する。そのような場合には、リセット信号は列出力線を電源にクランプすることによって適当なレベルまで引き上げられる。電源の適当な電圧は通常のリセット信号電圧レベルである。残念なことに、電圧はイメージャ毎に変化しこれは電圧が半導体処理工程の変動（またはバラツキ）に敏感であるからである。その結果として、電圧源は通常は制御可能な電圧源であり、これは例えばソース／ドレインを電源電圧へ結合しそしてゲートをＡＥ＿電圧バイアス信号として典型的には示されているような制御信号へと接続したトランジスタである。製造後の調整によってＡＥ＿電圧バイアス信号が適当なレベルに設定されて、これによってアンチ・エクリプス（または黒点状不具合対策）回路がリセット信号を、エクリプス条件が決定した時に適当な電圧にできるようにする。アンチ・エクリプス回路に対する必要性と要求が存在し、このアンチ・エクリプス回路はリセット信号における電圧レベルのモニタには頼ることなくかつ調整の必要なしに動作することができる。
【発明の開示】
【００１９】
この発明の方法および装置の例示的な実施例はイメージャに対するアンチ・エクリプス回路を提供する。このアンチ・エクリプス回路はピクセルがリセット信号を当初出力するようにし、これによってこのリセット信号はサンプルホールドされる。次にそのピクセルは光信号を出力する時、光信号もまたサンプルホールドされる。ピクセルは光信号を出力している時、光信号の電圧レベルはモニタされて、光によって発生された電荷を生ずるための感光素子が飽和するかどうかを決定する。もしそうであるならばそのピクセルはアンチ・エクリプス条件に敏感である。したがってアンチ・エクリプス回路は前にサンプルされたリセット信号レベルが適切な電圧レベルまで引き上げられるようにし、これによってアナログピクセル電圧を発生するために使われるリセット信号電圧が正しい電圧レベルにあることを確かなものとししたがってエクリプス条件を避けることができる。
【発明を実施するための最良の形態】
【００２０】
この図面を参照すると、同様の参照番号は同様の要素を示すが、図６にはこの発明のアンチ・エクリプスシステムを組み込んだ列回路２２０´を示す。
【００２１】
図示するように各列線２１５は処理ブロック７００と関連する。各列線２１５はその関連した処理ブロック７００へリセット信号Ｖｒｓｔおよびピクセル信号Ｖｓｉｇを（異なった時間に）提供するために用いられる。処理ブロック７００は以下により詳細に述べられているように、線２１６上のエクリプス歪から保護され得るようなアナログピクセル信号Ｖｐｉｘｅｌを発生する。
【００２２】
図７は図６の処理ブロック７００のより詳細な例示である。列線２１５は線５３２、５３３および５３４を介してノードＤで並列に光信号モニタ回路５００、負荷回路３１０およびアナログ処理回路２２１´に接続される。光信号モニタ回路５００はまた線５３１を介してアナログ処理回路２２１´に直接接続される。更に加えて、光信号モニタ回路５００は線６２１ないし６２２を介してヘルパ回路６００にも接続される。
【００２３】
ヘルパ回路６００はＡＥ＿電圧バイアス信号を発生してこれは線６２１を介して光信号モニタ回路５００に加えられる。ヘルパ回路６００は負荷５１０およびトランジスタ６１０、６２０、６３０および６４０を含み、これらはそれぞれ電源ＶＡＡＰＩＸおよび接地電位との間でソースとドレインを介して直列にそれぞれ接続される。図７に示すように負荷回路５１０の例示的実施例はそのゲートが接地電位に接続されたＰＭＯＳトランジスタ５１１またはダイオードとして動作するように構成されたＮＭＯＳトランジスタ５１２を含む。一つの例示的実施例において、各トランジスタ６１０、６２０、６３０および６４０はＮＭＯＳトランジスタである。トランジスタ６１０はＡＥ＿電圧バイアス信号を線６２１上に生ずるように図示され構成される。トランジスタ６２０のゲートは線６２２を介してＳＨＳ制御信号に接続される。トランジスタ６３０、６４０のゲートはそれぞれ負荷回路３１０（図５）の動作を制御するために使われるＶＬＮ＿イネーブルおよびＶＬＮ＿バイアス制御信号が供給される。
【００２４】
トランジスタ６３０と６４０は望ましくはこれらが負荷回路３１０（図３）の対応するトランジスタ３１１および３１２と同様に減少された幅対長さ（Ｗ／Ｌ）比を有するように特徴付けられる。したがってトランジスタ６３０と６４０はトランジスタ３１１と３１２よりも高いオーバードライブ（Ｖｇｓ）電圧を有する。このより高いオーバートドライブ電圧は電流源が常に飽和状態になっていることを保証する。
【００２５】
ヘルパ回路６００は以下のように動作する。線２１５に接続されたピクセルが光信号Ｖｓｉｇを出力しない間に少なくとも制御信号ＳＨＳとＶＬＮ＿イネーブルの少なくとも一つは低にアサートされこれによってＡＥ＿電圧バイアス信号がＶＡＡＰＩＸであるようにされる。しかしながら線２１５に接続されたピクセルは光信号Ｖｓｉｇを出力している時には、制御信号ＳＨＳおよびＶＬＮ＿イネーブルの両方のイネーブル線が高にアサートされてこれによってＡＥ＿電圧バイアス信号の電圧レベルがＶＡＡＰＩＸよりも低い電圧にされる。ＡＥ＿電圧バイアス信号レベルはＶＡＡＰＩＸ電圧よりも低い程度はＶＬＮ＿バイアス制御信号の電圧レベルとトランジスタ６３０と６４０のより狭い幅対長さ比（従ってより高いオーバードライブ電圧）とに基づいている。
【００２６】
光信号モニタ回路５００は負荷５１０、第一のトランジスタ５２１、第二のトランジスタ５２２からなる。負荷５１０とトランジスタ５２１、５２２はピクセル電源ＶＡＡＰＩＸとノードＤとの間に図７に示すように直列に接続される。さらに、線５３１は負荷５１０とトランジスタ５２１の間に接続される。線５３１は負荷５１０とトランジスタ５２１の間に接続される。線５３１はＲＥＳＥＴ＿プルアップ制御信号を出力しこれは以下に述べるようにアナログ処理回路２２１´に供給される。
【００２７】
図７を（従来のアナログ処理回路２２１を図示する）図４と比較するとアナログ処理回路２２１´（図７）は従来のアナログ処理回路２２１（図４）の全ての構成要素を含む。一例示的実施例において付加トランジスタ４６０は一つのソース／ドレインはピクセル電源ＶＡＡＰＩＸに接続され、他のソース／ドレインはスイッチ４２１とキャパシタ４４１との間に接続されたＰＭＯＳトランジスタである。トランジスタ４６０のゲートはＲＥＳＥＴ＿プルアップ制御信号を受信するために線５３１に接続される。したがってＲＥＳＥＴ＿プルアップ制御信号は高にアサートされるなら、トランジスタ４６０は非導通となりキャパシタ４４１に蓄えられた電荷に対して影響しない。しかしながらＲＥＳＥＴ＿プルアップ制御信号が低にアサートされるなら、トランジスタ４６０は導通しこれによってキャパシタ４４１をトランジスタ４６０を介してピクセル電源ＶＡＡＰＩＸに接続しキャパシタ４４１の電荷レベルを変更する。
【００２８】
この発明は以下のように動作する。第一にいかなるピクセル信号も処理される前に、（リセット信号Ｖｒｓｔをサンプルホールドするための）キャパシタ４４１と（光信号Ｖｓｉｇをサンプルホールドするための）キャパシタ４４２の電荷レベルが所定状態に設定される。線２１５に接続されたピクセルは光信号及びリセット信号の両方をこの時点で出力していないので、ＳＨＲおよびＳＨＳ制御信号は両方とも低にアサートされる。更にＶＬＮ＿イネーブル制御信号も低にアサートされる。
【００２９】
回路６００において、トランジスタ６２０と６３０はそれぞれ制御信号ＳＨＳおよびＶＬＮ＿イネーブルを介して、非導通状態にされる。結果としてＡＥ＿電圧バイアス信号はＶＡＡＰＩＸにセットされる。
【００３０】
回路５００において、トランジスタ５２２は非導通状態に設定される。結果としてＲＥＳＥＴ＿プルアップ制御信号は高にアサートされる。
【００３１】
回路２２１´において、低にアサートされたＳＨＲおよびＳＨＳ制御信号はスイッチ４２１および４２２を開状態に設定する。これに加えてスイッチ４３２、４３３、４３４および４３５はまた開状態に設定されて一方スイッチ４３１は閉状態に設定される。ＲＥＳＥＴ＿プルアップ制御信号は高にアサートされてこれによってＰＭＯＳトランジスタ４６０が非導通状態になる。したがってキャパシタ４４１、４４２のスイッチ４３１に最も近い電極はお互いに接続されているのでしたがってそれらの電荷レベルを等しくする。スイッチ４３２と４３３はそれから閉状態に設定されてこれによってキャパシタ４４１と４４２の利得段４５０に最も近い電極をクランプ状態Ｖｃｌに接続する。所定時間経過後にスイッチ４３１、４３２、４３３は開状態に設定されて、キャパシタ４４１，４４２上の電荷は知られた所定の状態へと初期化された。
【００３２】
第二に、ピクセルがリセット信号を出力する時リセット信号の電圧レベルは、ＳＨＲが高にアサートされる時、キャパシタ４４１によってサンプルホールドされる。そのピクセルが線２１５上にリセット信号を出力するので、ＳＨＲとＶＬＮ＿イネーブル制御信号は高にアサートされ、一方ＳＨＳは低にアサートされる。
【００３３】
回路６００において、トランジスタ６２０は非導通状態に設定される。なぜならＳＨＳ制御信号は低にアサートされるからである。したがってヘルパ回路６００はＡＥ＿電圧をＶＡＡＰＩＸに設定する。
【００３４】
回路５００において、トランジスタ５２２は非導通状態に設定される。なぜならＳＨＳ制御信号は低にアサートされるからである。その結果として回路５００は高ＲＥＳＥＴ＿プルアップ制御信号を出力する。
【００３５】
回路２２１´においてスイッチ４２１は高ＳＨＲ制御信号によって閉状態に設定され、一方スイッチ４２２は低ＳＨＳ制御信号によって開状態に設定される。この間に、スイッチ４３１、４３２、４３３、４３４，４３５はそれぞれ開状態になる。高ＲＥＳＥＴ＿プルアップ電圧はトランジスタ４６０を非導通状態に設定する。結果としてリセット信号Ｖｒｓｔはキャパシタ４４１に接続されてこれを充電する。
【００３６】
次に、そのピクセルはリセット信号Ｖｒｓｔを線２１５上に出力することを停止する時、ＳＨＲとＶＬＮ＿イネーブル制御信号は低にアサートされる。
【００３７】
回路６００において、トランジスタ６２０はなお非導通状態でありこれはＳＨＳ制御信号がまだ低状態であるからである。したがって回路６００はなおＡＥ＿電圧バイアス信号をＶＡＡＰＩＸ電圧レベルで出力している。
【００３８】
回路５００においてトランジスタ５２２は非導通状態にまだ設定されている。これはＳＨＳ制御信号がまだ低にアサートされているからである。したがって、回路５００は高ＲＥＳＥＴ＿プルアップ制御信号を出力し続ける。
【００３９】
回路２２１´において低ＳＨＲ制御信号はスイッチ４２１を開状態に設定する。高ＲＥＳＥＴ＿プルアップ制御信号はトランジスタ４６０を非導通状態に維持する。結果として前にサンプルされたリセット信号Ｖｒｓｔが今キャパシタ４４１にホールドされる。
【００４０】
ピクセルは線２１５上に光信号Ｖｓｉｇを出力する時、ＳＨＳおよびＶＬＮ＿イネーブル制御信号が高にアサートされ、ＳＨＲ制御信号が低にアサートされる。
【００４１】
回路６００において、トランジスタ６１０、６２０、６３０および６４０の各一つは導通である。ＡＥ＿電圧バイアス信号の電圧レベルはＶＡＡＰＩＸより低くなり、そしてＶＬＮ＿バイアス制御電圧レベルおよびトランジスタ６１０、６２０、６３０および６４０の閾値電圧によっている。
【００４２】
回路５００において、負荷５１０およびトランジスタ５２１、５２２を介して流れる電流の総量は光信号Ｖｓｉｇの電圧レベルによる。通常の環境の下では、電流は回路５００を通して流れないので、したがってＲＥＳＥＴ＿プルアップ電圧を高電圧に維持する。ピクセルは段々明るくなる光に露光されるので、ピクセルのソースフォロワーのゲートにおける信号電圧は減少する。例示的実施例において、ピクセルは光信号が０．８Ｖに近づくにつれて飽和を開始する。この点において、電流は回路５００を通して流れない。光信号が０．４Ｖに近づく時までに、その回路５００は導通し光信号レベルが低下を続けるのでより導通する状態となる。回路５００は一度導通すると、ＲＥＳＥＴ＿プルアップ制御信号の電圧レベルは低下始める。回路２２１´に関してより詳細に以下に述べられるように、これによってトランジスタ４６０を介して代りのリセット信号でキャパシタ４４１を充電始める。
【００４３】
回路２２１´において高ＳＨＳ制御信号はスイッチ４２２を閉状態に設定し一方低ＳＨＲ制御信号はスイッチ４２１を開状態に設定する。これによって光信号Ｖｓｉｇはキャパシタ４４２によってサンプルされる。
【００４４】
回路５００が高ＲＥＳＥＴ＿プルアップ制御信号を生ずるならば、トランジスタ４６０は非導通の状態にとどまり、以前にサンプルされたリセット信号Ｖｒｓｔはキャパシタ４４１に格納されているので変更されない。しかしながら回路５００はＲＥＳＥＴ＿プルアップ制御信号を生じこれによってトランジスタ４６０が導通するならば、前に格納されたリセット信号Ｖｒｓｔはトランジスタ４６０を介して電圧源ＶＡＡＰＩＸがキャパシタ４４１を充電することによって変更される。その充電率はトランジスタ４６０の導通度によっておりこれは、ＲＥＳＥＴ＿プルアップ制御信号の電圧レベルに基づいている。
【００４５】
ピクセルは光信号を出力することを完了した時、制御信号ＳＨＳ信号とＶＬＮ＿イネーブルはそれぞれ低にアサートされる。
【００４６】
回路６００においてトランジスタ６２０と６３０は非導通になりこれによってＡＥ＿電圧バイアス信号をＶＡＡＰＩＸ電圧のレベルにセッティングする。
【００４７】
回路５００においてトランジスタ５２２は非導通となりこれによってＲＥＳＥＴ＿プルアップを高レベルにアサートする。
【００４８】
回路２２１´において高ＲＥＳＥＴ＿プルアップ信号はトランジスタ４６０を非導通状態に設定する。スイッチ４２２は開である。この時までに光信号Ｖｓｉｇはキャパシタ４４２によってサンプルホールドされる。もし電源ＶＡＡＰＩＸが決してキャパシタ４１を充電しないならば、当初にサンプルホールドされたリセット信号Ｖｒｓｔがキャパシタ４４１に記憶される。しかしながらもし電源がキャパシタ４４１を充電するために使われたならば、これは光信号出力が電圧において減少するので当初にサンプルされたリセット信号はエクリプス歪を蒙るという大きなリスクがあるということを示す。このために、当初にサンプルされたリセット信号はキャパシタ４４１を電源ＶＡＡＰＩＸによって充電することによって変更される。
【００４９】
この発明はしたがってリセットおよび光信号をサンプルホールドするためのサンプルホールド回路と共働するアンチ・エクリプス（黒点状不具合対策）回路に向けられている。ピクセルがリセット信号を出力する時、そのリセット信号は最初サンプルおよびホールドされる。したがってピクセルが光信号を出力する時、光信号の電圧レベルは、ピクセルに入射する光がピクセルの飽和限界をかなり超えるかどうかを決定するために使われる。もしそうであるならば、エクリプスの危険が有り、そして前にサンプルホールドされたリセット信号は更にリセット信号サンプルを正常化するために充電される。
【００５０】
図８はプロセッサに基づくシステム８００を示す。システム８００は画像装置を有するデジタルシステムの例である。これに限定されるものではないが、システム８００はコンピュータシステム、カメラ、スキャナ、マシンビジョンシステム、車両および人のナビゲーション、カメラ付携帯電話、ビデオフォン、監視装置、自動フォーカスシステム、光トラッキング追跡システム、画像安定化システム、動き検出システムおよび画像ファンクション機能を持っている他のシステムの一部であっても良い。システム８００例えばカメラは一般にはバス８２０を含む。プロセッサ例えばＣＰＵ８０２、メモリたとえばＲＡＭ８０４、取り外し可能なメモリ８１４入出力装置８０６および回路７００（図７）を含むイメージャ２２０はバス８２０に接続される。
【００５１】
この発明の他の実施例は回路７００を製造するための方法にかかることが理解されるであろう。一実施例において、アンチ・エクリプス回路を製造する方法は単一の集積回路に対応する基板の一部に渡って、少なくとも複数のピクセル１００および回路７００を含む列回路２２０´を提供するステップを含む。ピクセル１００、列回路２２０´および回路７００は公知の半導体製造技術を使った同じ集積回路上に製造される。
【００５２】
この発明は例示的実施例に関連して詳細に述べられたがしかしこの発明は上記の実施例に限定されるものではない。むしろこの発明はここに述べられてきていないがこの発明の精神と範囲を合致する変更あるいは変形、置き換えまたは等価物を組み込むように変形されてもよく、したがってこの発明は前述の記載や図面によって限定されるものではなく添付の請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５３】
この発明の効果と特徴は図面を参照したこの発明の例示的実施例の詳細な説明からより明らかとなる。
【図１】従来のピクセルを示す。
【図２】図１のピクセルを使ったイメージャを示す。
【図３】図２のイメージャからの列回路を示す。
【図４】列回路の一部を示しより詳細なアナログ処理回路を含む。
【図５】列線回路の負荷回路部分をより詳細に示す。
【図６】この発明の例示的実施例に従った列回路を示す。
【図７】図６の列線回路の一部を示す。
【図８】図７の回路を有するイメージャを組み込んだシステムを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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