(57)【要約】  集積回路のＩ／Ｏセル用のＥＳＤ保護システム。セルのバンク（２０１）のＩ／Ｏセルは、ＥＳＤトリガ回路を有する第一タイプのＩ／Ｏセル（２１１）と、ＥＳＤクランプ・デバイス（２４１）を有する第二タイプのＩ／Ｏセル（２１３）とを含む。一実施形態において、第一タイプのＥＳＤトリガ回路は、第二タイプのＩ／ＯセルのＥＳＤクランプ・デバイス用のフロア・プランにおける領域と同じ能動回路フロア・プランの領域に配置される。
2008530794.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
複数のＩ／Ｏセルを備え、前記複数のＩ／Ｏセルの各Ｉ／Ｏセルは、第一タイプ又は第二タイプのうちの一方であり、
前記第一タイプのＩ／Ｏセルは、ＥＳＤ現象を検出するためのＥＳＤトリガ回路を含み、
前記第二タイプの各Ｉ／Ｏセルは、前記第一タイプのＩ／ＯセルのＥＳＤトリガ回路によるＥＳＤ現象の検出に応答して、ＥＳＤ現象から電流を放電するための放電経路提供用のＥＳＤクランプ・デバイスを含み、且つ前記第二タイプの各Ｉ／Ｏセルは、前記Ｉ／Ｏセルの前記ＥＳＤクランプ・デバイスが応答する対象のＥＳＤトリガ回路を含まない、
集積回路。
【請求項２】
前記第二タイプの各Ｉ／Ｏセルの前記ＥＳＤクランプ・デバイスは、バスに接続される制御端子を有するトランジスタを含み、前記第一タイプのＩ／Ｏセルの各ＥＳＤトリガ回路は前記バスに接続される出力を含む、請求項１に記載の集積回路。
【請求項３】
前記第一タイプの複数のＩ／Ｏセルの複数の前記ＥＳＤトリガ回路は、並行に動作して前記バスを駆動して、ＥＳＤ現象の検出に応答して、前記第二タイプのＩ／Ｏセルの前記ＥＳＤクランプ・デバイスを通電させる、請求項２に記載の集積回路。
【請求項４】
前記複数のＩ／Ｏセルの各Ｉ／Ｏセルは、能動回路フロア・プランに従う能動回路の物理レイアウトを有し、
前記第二タイプの各Ｉ／Ｏセルに対して、前記ＥＳＤクランプ・デバイスは前記第二タイプの能動回路フロア・プランと同じ指定領域に配置され、
前記第一タイプの各Ｉ／Ｏセルに対して、前記ＥＳＤトリガ回路の回路は前記第一タイプのＩ／Ｏセルの能動回路フロア・プランと同じく指定領域に配置される、
請求項１に記載の集積回路。
【請求項５】
前記複数のＩ／ＯセルはＩ／Ｏセルのバンク内に設けられ、前記バンク内の前記第二タイプのＩ／Ｏセル数対前記バンク内の前記第一タイプのＩ／Ｏセル数の比はＮであり、Ｎは１以上である、請求項１に記載の集積回路。
【請求項６】
前記第一タイプの各Ｉ／Ｏセルは、ＥＳＤトリガ回路によるＥＳＤ現象の検出に応答して、ＥＳＤ現象から電流を放電するための放電経路提供用のＥＳＤクランプ・デバイスを含む、請求項１に記載の集積回路。
【請求項７】
前記第一タイプのＩ／Ｏセルの各ＥＳＤクランプ・デバイスは、前記第二タイプのＩ／Ｏセルの各ＥＳＤクランプ・デバイスよりも小さな面積の能動回路物理レイアウトを有する、請求項６に記載の集積回路。
【請求項８】
集積回路であって、
複数のＩ／Ｏセルを備え、各Ｉ／Ｏセルは能動回路フロア・プランに従う能動回路物理レイアウトを有し、
前記複数のＩ／ＯセルのＩ／Ｏセルの第一部分の各々は能動回路フロア・プランと同じ指定領域に配置されるＥＳＤクランプ・デバイスを含み、
前記複数のＩ／ＯセルのＩ／Ｏセルの第二部分の各々は能動回路フロア・プランと同じ指定領域に配置されるＥＳＤトリガ回路を含む、
集積回路。
【請求項９】
前記第二部分のＥＳＤトリガ回路によるＥＳＤ現象の検出に応答して前記第一部の前記ＥＳＤクランプ・デバイスが通電されて、ＥＳＤ現象による電流を放電する、請求項８に記載の集積回路。
【請求項１０】
前記複数のＩ／Ｏセルは前記集積回路のセル・バンクに設けられる、請求項８に記載の集積回路。
【請求項１１】
前記複数のＩ／Ｏセルの各々はＩ／Ｏパッドを含む、請求項８に記載の集積回路。
【請求項１２】
前記複数のＩ／Ｏセルの各Ｉ／Ｏセルに対して、前記Ｉ／Ｏパッドは前記Ｉ／Ｏセルの第一ダイオードを介して第一バスに接続され、且つ前記Ｉ／Ｏセルの第二ダイオードを介して第二バスに接続され、前記第一ダイオードは能動回路フロア・プランの第二の同じ指定領域に配置され、前記第二ダイオードは能動回路フロア・プランの第三の同じ指定領域に配置される、請求項１１に記載の集積回路。
【請求項１３】
前記複数のＩ／Ｏセルの各Ｉ／Ｏセルに対して、前記Ｉ／Ｏパッドは前記Ｉ／Ｏセルの第三ダイオードを介して第三バスに接続され、前記第三ダイオードは、能動回路フロア・プランと同じ第四の指定領域に配置され、前記第二部の各Ｉ／Ｏセルに対して、前記ＥＳＤトリガ回路は前記第一バスと前記第三バスとに関するＥＳＤ現象を検出する、請求項１２に記載の集積回路。
【請求項１４】
前記第二部分の各Ｉ／Ｏセルは、前記第一部分の少なくとも一つのＩ／Ｏセルにより互いに分離されている、請求項８に記載の集積回路。
【請求項１５】
前記第二部分の各Ｉ／Ｏセルは、前記第一部分の少なくとも二つのＩ／Ｏセルにより互いに分離されている、請求項８に記載の集積回路。
【請求項１６】
前記第二部分の各Ｉ／Ｏセルは、能動回路フロア・プランの同じ指定領域においてＥＳＤクランプ・デバイスを含む、請求項８に記載の集積回路。
【請求項１７】
前記第二部分の前記ＥＳＤクランプ・デバイスは、前記第一部分のＥＳＤクランプ・デバイスよりも面積が小さい、請求項１６に記載の集積回路。
【請求項１８】
前記複数のＩ／Ｏセルはセルのバンク内に設けられ、前記バンク内の前記第一部分のＩ／Ｏセル数対前記バンク内の前記第二部分のＩ／Ｏセル数はＮであり、Ｎは１以上である、請求項８に記載の集積回路。
【請求項１９】
Ｎが４以上である、請求項１８に記載の集積回路。
【請求項２０】
前記複数のＩ／Ｏセルがセルのバンク内に設けられ、
前記セルの前記Ｉ／ＯセルのＥＳＤ保護用の全能動回路は、セルのバンク内に含まれる、請求項８に記載の集積回路。
【請求項２１】
前記複数のＩ／Ｏセルはセルのバンク内に設けられ、電力セル及び接地セルがいずれもセルのバンク内にまったく配置されていない、請求項８に記載の集積回路。
【請求項２２】
集積回路であって、
セルのバンクに配置される複数のＩ／Ｏセルを備え、前記複数のＩ／Ｏセルの各Ｉ／ＯセルはＩ／Ｏパッドを含み、前記複数のＩ／Ｏセルの各Ｉ／Ｏセルは第一タイプ又は第二タイプの一つであり、前記複数のＩ／Ｏセルの各Ｉ／Ｏセルは、能動回路フロア・プランに従う能動回路物理レイアウトを有し、
前記第一タイプの各Ｉ／Ｏセルは、ＥＳＤ現象を検出するためのＥＳＤトリガ回路を含み、前記第一タイプの各Ｉ／Ｏセルに対して、前記ＥＳＤトリガ回路の回路は、能動回路フロア・プランと同じ指定領域に配置され、
前記第二タイプの各Ｉ／Ｏセルは、前記第一タイプのＩ／ＯセルのＲＳＤトリガ回路によるＥＳＤ現象の検出に応答して、ＥＳＤ現象による電流を放電するための放電経路を提供するＥＳＤクランプ・デバイスを含み、前記第二タイプの各Ｉ／Ｏセルは前記Ｉ／Ｏセルの前記ＥＳＤクランプ・デバイスが応答する対象のＥＲＳＤトリガ回路を含まず、前記第二タイプの各Ｉ／Ｏセルに対して、前記ＥＳＤクランプ・デバイスは前記能動回路フロア・プランの前記同じ指定領域に配置される、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に静電放電（ＥＳＤ）に関連し、より詳細には、集積回路内ＥＳＤ回路構成に関連する。
【背景技術】
【０００２】
集積回路は、製造工程において、組み立て及び試験の間又は最終的なシステム・アプリケーションにおいて、静電放電（ＥＳＤ）現象による障害を被ることがある。従来の集積回路（ＩＣ）のＥＳＤ保護方法において、特別なクランプ回路が多くの場合に利用されて、電源レール間のＥＳＤ電流をシャントし、それにより内部素子を障害から保護する。能動型金属酸化膜半導体電界トランジスタ（ＭＯＳＦＥＴ）クランプ回路として公知であるＥＳＤクランプ回路のタイプは、トリガ回路と大きなＭＯＳＦＥＴクランプ・トランジスタとの二つの部位を典型的に備える。クランプ・トランジスタの通電はトリガ回路により制御される。能動型ＭＯＳＦＥＴクランプ回路は電力バスに沿った分散型ネットワークの形状で採用されて、ＩＣの全入力／出力（Ｉ／Ｏ）パッドに対する堅牢性且つ堅実なＥＳＤ保護を提供する。このようなネットワークの複数の実施形態が、「Ｅｌｅｃｔｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  （ＥＳＤ）  Ｐｒｏｔｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ」と題された米国特許第６，３８５，０２２１号明細書及び「Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｐｒｏｔｅｃｔｉｏｎ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｏｐｅｒａｔｉｏｎ」と題された米国特許第号明細書に示され、両特許は本発明の譲受人により譲受された。
【０００３】
図１は一つのこのような分散型ＥＳＤネットワーク１００を示し、Ｉ／Ｏセルのバンクにおける複数のＩ／Ｏパッドを保護する。５つのＩ／Ｏセル１１０〜１１４が図１に示されている。しかし、分散型ネットワークは、図１に示される素子の左右に配置される三点リーダにより示される、ＩＣ周辺領域の周囲のＩ／Ｏセルの大きなバンクを包含する。Ｉ／Ｏセル１１０は外部接続（Ｉ／Ｏ）パッド１２０を含み、外部接続パッド１２０はダイオード１２２及び１２３を介してＶＳＳバス１０２及びＶＤＤ１０３に各々接続されている。クランプＮチャンネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）１２５がＶＳＳバスとＶＤＤバスとの間に接続されている。クランプＮＭＯＳＦＥＴ１２５のゲートがトリガ・バス１０９に接続されている。Ｉ／Ｏセル１１０には図示されていないが、通常の（すなわちＥＳＤでない）Ｉ／Ｏセル機能用の回路が存在していることを仮定する。Ｉ／Ｏセル１１１〜１１４は各々Ｉ／Ｏセル１１０と同一なものである。Ｉ／Ｏセルは、入力信号、出力信号又は入力信号と出力信号との両者を伝達する回路を含むセルである。
【０００４】
Ｉ／Ｏセルに加えて、ＩＣの周辺部の周りのＩ／Ｏリングは複数の電源（ＶＤＤ）セル及びグラウンド（ＶＳＳ）セルを典型的に含む。ＶＤＤセル１１６とＶＳＳセル１１７との例が図１に示されている。ＶＤＤセルは外部接続ＶＤＤパッド１３０を含み、外部接続ＶＤＤパッド１３０はチップ上のＶＤＤバス１０３に接続される。一方で、ＶＳＳセルは外部接続ＶＳＳパッド１３２を含み、外部接続ＶＳＳパッド１３２はチップ上のＶＳＳバス１０２に接続される。ＶＤＤセルはトリガ回路１３５を含み、トリガ回路１３５はＶＤＤバスとＶＳＳバスとにより給電され、トリガ・バス１０９を駆動する出力信号を提供する。ＶＤＤセルもクランプＮＭＯＳＦＥＴ１３６を含む。クランプＮＭＯＳＦＥＴ１３６のゲート（ＮＭＯＳＦＥＴの制御端子）はトリガ・バスに接続されている。ＶＳＳセルはトリガ回路１４０とクランプＮＭＯＳＦＥＴ１４１とを含み、トリガ回路１４０とクランプＮＭＯＳＦＥＴ１４１とはＶＤＤセルのトリガ回路とクランプＮＭＯＳＦＥＴと同様である。
【０００５】
集積回路は、接地されたＶＳＳに対してＩ／Ｏに接続された正のＥＳＤ現象の間に障害を最も被りやすいことが多い。図１のＩ／Ｏパッド１２０に印加されるこの現象に対するＥＳＤネットワーク１００の応答は以下のとおりである。Ｉ／Ｏパッド電圧としてのダイオード１２３の順バイアスは約０．８Ｖを越えて急速に増加する。これにより、ＶＤＤバス１０３に、時間に対して急速な電圧増加（ｄＶ／ｄｔ又は電圧スルー・レート）がもたらされる。トリガ回路１３５及び１４０は、非常に高速なＥＳＤに関連付けられる過渡電流のみに応答するように調整された抵抗−コンデンサ（ＲＣ）ベースの電圧スルー・レートセンサと、トリガ回路の出力を駆動する、一連の逆バッファ・ステージとを含むタイプのトリガ回路である。ＶＤＤバス上のＥＳＤ  ｄＶ／ｄｔ過渡電流に応答して、トリガ回路１３５と１４０とはトリガ・バス１０９をＶＤＤバス電圧まで駆動する。このことにより、Ｉ／Ｏ及び電源／接地セルに分散している複数のＮＭＯＳＦＥＴ１２５，１３６及び１４１各々が作動する。クランプＮＭＯＳＦＥＴは、トリガ回路のＲＣ時定数により決定される期間、通電し続ける。トリガ回路はクランプＮＭＯＳＦＥＴを、ＥＳＤ現象（例えば３００〜６００ナノ秒）の典型的な期間を超える時間駆動し続けるべきであるが、ＶＤＤバスの通常の増加の期間に、クランプＮＭＯＳＦＥＴの間違ったトリガは避けるべきである。いくつかの例では、通常の動作中のＶＤＤの増加は１〜５マイクロ秒を典型的に必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
幾つかのＩＣの設計において、Ｉ／Ｏリングに配置される電力セル又は接地セルはほとんど又はまったく存在しない。このことは、図１のＥＳＤネットワークによるアプローチに伴う問題である。なぜならば、近隣のＩ／Ｏセルに配置されるクランプＮＭＯＳＦＥＦＴを効率的に駆動するために、典型的にはトリガ回路が１０〜１５セル毎に少なくとも一つ配置されなければならない。例えば、電源セル又は接地セルをまったく挟まずに配置される、完全な状態で且つ狭い空間に隣接した２０以上のＩ／ＯセルのバンクをＥＳＤ保護することは困難であろう。加えて、進歩的なパッケージングである選択肢は、電力セル又は接地セルをＩ／Ｏリングに一体化することにより多くの場合消去する。例えば、フリップ・チップ用に設計されたＩＣにおいて、電源バスと接地バスとへのオフ・チップ接続は、ＩＣのコア領域におけるバス上に直接下ろされることにより、典型的に作成される。故に、電源セル又は接地セルをまったく挟まない、狭い空間に隣接した大きなバンクのＩ／Ｏセルを特に完全に保護する、新規のＥＳＤネットワークのアプローチに対する需要が存在する。
【課題を解決するための手段】
【０００７】
一実施形態において、集積回路は複数のＩ／Ｏセルを含む。複数のＩ／Ｏセルの各Ｉ／Ｏセルは、第一タイプ又は第二タイプのうちの一つである。第一タイプの各Ｉ／Ｏセルは、ＥＳＤ現象を検出するためのＥＳＤトリガ回路を含む。第二タイプの各Ｉ／Ｏセルは、第一タイプのＩ／ＯセルのＥＳＤトリガ回路によるＥＳＤ現象の検出に応答して、ＥＳＤ現象から電流を放出するための放電経路提供用のＥＳＤクランプ・デバイスを含む。第二タイプの各Ｉ／Ｏセルは、Ｉ／ＯセルのＥＳＤクランプ・デバイスが応答可能であるＥＳＤトリガ回路を含まない。
【０００８】
一実施形態において、集積回路は複数のＩ／Ｏセルを含む。各Ｉ／Ｏセルは、能動回路フロア・プランに従う能動回路の物理レイアウトを有する。複数のＩ／ＯセルのＩ／Ｏセルの第一部の各々は、能動回路フロア・プランと同様に設計された領域にＥＳＤクランプ・デバイスを含む。複数のＩ／ＯセルのＩ／Ｏセルの第二部は、能動回路フロア・プランと同様に設計された領域にＥＳＤトリガ回路用の回路を含む。
【０００９】
一実施形態において、集積回路はセルのバンク内に配置される複数のＩ／Ｏセルを含む。複数のＩ／Ｏセルの各Ｉ／ＯセルはＩ／Ｏパッドを含み、複数のＩ／Ｏセルの各Ｉ／Ｏセルは第一タイプか或いは第二タイプかのうちの一つである。複数のＩ／Ｏセルの各Ｉ／Ｏセルは、能動回路フロア・プランに従う能動回路物理レイアウトを有する。第一タイプの各Ｉ／Ｏセルは、ＥＳＤ現象を検出するためのＥＳＤトリガ回路を含む。第一タイプの各Ｉ／Ｏセル毎に、ＥＳＤトリガ回路の回路は、能動回路フロア・プランと同様に設計された領域に存在する。第二タイプの各Ｉ／Ｏセルは、第一タイプのＩ／ＯセルのＥＳＤトリガ回路によるＥＳＤ現象の検出に応答して、ＥＳＤ現象から電流を放電するための放電経路提供用のＥＳＤクランプ・デバイスを含む。第二タイプの各Ｉ／Ｏセルは、Ｉ／ＯセルのＥＳＤクランプ・デバイスが応答可能である、ＥＳＤトリガ回路を含まない。第二タイプの各Ｉ／Ｏセル毎に、ＥＳＤクランプ・デバイスは、能動回路フロア・プランと同様に設計された領域に配置される。
【発明を実施するための最良の形態】
【００１０】
添付された図面を参照することにより、本発明はよりよく理解され、複数の物件、特徴及び利点が当業者に明らかになるであろう。他に注意書きが無い限り異なる図面で利用される同一の参照記号は、同一の事項を指す。図面が縮尺どおりに描かれる必要は無い。
【００１１】
以下では、本発明を実行するためのモードの詳細な記載が説明される。記載は本発明を説明することが意図されており、本発明を制限していると解釈されるべきではない。
本発明の一実施形態において、ＥＳＤトリガ回路はＩ／Ｏセル・バンク内に４つ又は５つのＩ／Ｏセル毎に配置され、バンクの残りのＩ／ＯセルはＥＳＤクランプＮＭＯＳＦＥＴ（または他のタイプのＥＳＤクランプ・デバイス）を含んで、ＥＳＤトリガ回路は近隣のＩ／ＯセルのＮＭＯＳＦＥＴを駆動する。幾つかの実施形態では、トリガ・バスが利用されて、第一タイプのＩ／Ｏセル（すなわちトリガ回路を含むＩ／Ｏセル）におけるトリガ回路の出力を、第二タイプのＩ／Ｏセル（すなわちクランプＮＭＯＳＦＥＴを含むＩ／Ｏセル）に分散されたクランプＮＭＯＳＦＥＴ（又は他のタイプのＥＳＤクランプ・デバイス）のゲートに接続する。幾つかの実施形態において、両タイプのＩ／Ｏセルは他の態様全てにおいて同一である。幾つかの実施形態において、Ｉ／Ｏセル・バンクの一Ｉ／ＯセルにおけるＥＳＤトリガ回路は、隣接したＩ／Ｏセルの少なくとも二つのクランプＮＭＯＳＦＥＴを駆動する。少なくとも幾つかの実施形態では、電源セル又は接地セルをまったく挟まずに狭い空間に隣接したＩ／Ｏセルの大規模バンクが保護されるような、ＥＳＤ保護ネットワークが実施される。電源セルと接地セルとは従来技術の保護ネットワークにおけるトリガ・セルの配置に利用される。
【００１２】
図２は、本発明の一実施形態に従う集積回路の中のＩ／ＯセルのバンクにおけるＥＳＤ保護ネットワークを図示している。各Ｉ／Ｏセルは図２に示されるように概略的及び（例えば図５に示されるように）物理レイアウトの両者で記載され、ＩＣ周辺部の特定の領域を占有する。図２の実施形態に示されるように、バンク２０１はＩ／ＯパッドとＥＳＤ素子とを有するＩ／Ｏセルを含む。図２のＩ／Ｏセルには示されていないが、例えばＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）及びＮチャンネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）出力ドライバ、入力バッファ及び通常のＩ／Ｏ機能用に典型的に含まれる他の回路部品のような、ＥＳＤ障害から保護されることが所望されるＩ／Ｏ回路が存在することが、仮定されている。一実施形態において、図２に示される素子の左右に配置される三点リーダが示されるように、バンク２０１はＩＣ周辺領域を囲むＩ／Ｏセルのより大規模なバンクの一部である。用語「Ｉ／Ｏセル」は、入力専用セル、出力専用セル、又は入力及び出力セルを包含する。用語「Ｉ／Ｏパッド」は、入力信号専用の、出力信号専用の、又は入力信号と出力信号との両者を伝達するパッドを包含する。
【００１３】
各Ｉ／Ｏパッド（例えば２４３）は、各セルのダイオードＡ１として指定されるダイオード（例えばダイオード２４５）を介してＶＤＤ電源バス２０３に接続され、且つダイオードＢ（例えばダイオード２４７）として指定されるダイオードを介してＶＳＳ電源バス２０７に接続される。他の実施形態において、各Ｉ／Ｏセルは、二つのＩ／Ｏパッド又は一つのＩ／Ｏパッドと電源パッド（電圧パッド又は接地パッド）とのような複数のパッドを含む。
【００１４】
バンク２０１は二タイプのＩ／Ｏセルを含む。以後トリガＩ／Ｏセルと呼ばれる第一タイプのＩ／Ｏセル（例えばセル２１１，２２１）は、ＥＳＤトリガ回路（例えば２３１，２３２）を含む。以後クランプＩ／Ｏセルと呼ばれる第二タイプのＩ／Ｏセル（例えばセル２０９，２１３，２１５，２１７，２１９及び２２３）は、（Ｍ１として指定される）ＥＳＤクランプ・デバイスを含み、図示される実施形態においてＥＳＤクランプ・デバイスはＮＭＯＳＦＥＴ（例えばＮＭＯＳＦＥＴ２４１）として実施される。他の実施形態は例えば、ＰＭＯＳＦＥＴ、バイポーラ・トランジスタ又は半導体制御整流器（ＳＣＲ）のような他のタイプのＥＳＤクランプ・デバイスを含む。
【００１５】
トリガＩ／Ｏセル（２１１及び２２１）における各ＥＳＤトリガ回路（２３１及び２３２）はＥＳＤ現象を検出する回路を含む。一実施形態においてＥＳＤ現象は、例えば１００ピコ秒〜６０ナノ秒で特徴付けられる急激な上昇時間を有する現象として定義される。しかし他の実施形態において、ＥＳＤ現象は他の上昇時間を有する又は、他の特長により定義される。ＥＳＤ現象の検出に応答して、トリガ回路はトリガ・バス２０５を近似的にＶＤＤバス２０３の電圧レベルまで駆動して、クランプＩ／Ｏセル（２０９，２１３，２１５，２１７及び２２３）のＭ１クランプ・デバイスを通電し、ＶＤＤバス２０３からＶＳＳバス２０７までＥＳＤ現象の電流を放電する。
【００１６】
バンク２０１のＥＳＤ保護ネットワークの機能を示す一例において、接地ＶＳＳバス２０７に関する正のＥＳＤ現象がＩ／Ｏパッド２３３に接続される。このことにより、順バイアスされたＡ１ダイオード２３５を介して、ＶＤＤバス２０３上で大スルー・レート（ｄＶ／ｄｔ）を有する電圧が生成される。トリガ回路２３１及び２３２は、ＶＤＤバス２０３上で急激なｄＶ／ｄｔを検知し、応答としてトリガ・バス２０５を、ＶＤＤバス２０３の電圧レベルに近似的に等しい電圧レベルまで駆動して、Ｍ１クランプＮＭＯＳＦＥＴの各々を通電する。このようにして、ＶＤＤバス２０３はグラウンドに、並行してに機能するＭ１クランプＮＭＯＳＦＥＴのドレイン−ソース伝導を介して放電される。図２に示されるＥＳＤネットワークは同様にして、他のタイプのＥＳＤ現象を放電する。
【００１７】
図２に示される実施形態の一利点は、Ｉ／Ｏセル・バンク２０１を保護するＥＳＤネットワークの全素子が、Ｉ／Ｏセル自身内に存在することである。図２の実施形態において、電源セル又は接地セルがＥＳＤ保護用に必要とされていないことに留意されたい。幾つかの実施形態においてこのことは、従来技術の分散型レール・クランプ・ネットワークに対する重要な改善である。
【００１８】
図２はバンク２０１内に８個のＩ／Ｏセルが存在すること示す。しかしバンク２０１は、セル２０９及びセル２２３に隣接して配置される、より多くのトリガＩ／Ｏセル及びクランプＩ／Ｏセルの両者を更に含む。一実施形態において、トリガＩ／Ｏセルは、４つ又は５つのクランプＩ／Ｏセル毎にほぼ一つ配置される。他の実施形態において、この配置周期は変化する。幾つかの実施形態において、配置周期は、全てのクランプＩ／Ｏセルに一つのトリガＩ／Ｏセルから２０クランプＩ／Ｏセル毎に一つのトリガＩ／Ｏセルの範囲内にある。一実施形態において、バンク２０１は数百又は更に数千のＩ／Ｏセルを有する、全ＩＣを囲む閉リングを形成する。この場合、ＶＤＤバス２０３もＶＳＳバス２０７も、ＩＣの周囲を囲む切れ目の無いリングを形成する。他の実施形態において、ＩＣは図２に類似するか又は他の設計を有するＩ／Ｏの複数のバンクを含む。これら複数のＩ／Ｏバンクの各々は同じ又は異なるＶＤＤバスとＶＳＳバスとを利用する。幾つかの実施形態において、Ｉ／Ｏバンクは集積回路の周辺部のみに配置される。他の実施形態において、Ｉ／ＯバンクはＩＣのコア領域内に部分的に又は排他的に配置される。
【００１９】
図３は、本発明に従う集積回路のＩ／Ｏセルのバンク３０１の他の実施形態を図示している。図３の実施形態において、ＥＳＤ保護ネットワークは更にブースト・バス３０２を含んでいる。図２のネットワークとは対照的に、ＶＤＤバス３０３よりはむしろ、ブースト・バス３０２がトリガ回路（例えばＩ／Ｏセル３１５におけるトリガ回路）に給電する。バンク３０１の各Ｉ／ＯパッドはＡ２ダイオード（例えばＩ／Ｏセル３１３のダイオード３２９）を介してブースト・バス３０２に接続される。
【００２０】
高ＥＳＤ電流ＶＤＤバス３０３から分離しているブースト・バス３０２を介して、ＥＳＤトリガ回路が任意の大電圧を印加されるＩ／Ｏパッドに接続されることが、このネットワークの特徴である。例えば、接地されたＶＳＳバス３０７に対してＩ／Ｏパッド３２１に正のＥＳＤ現象が印加されている間、主要（大電流）ＥＳＤ経路は順バイアスされたＡ１ダイオード３２７を介してＶＤＤバスへ続き、次に各Ｍ１クランプを介してＶＳＳバス２０７へ続く。（例えば２〜４アンペア以上の）大ＥＳＤ電流が原因で主要なＩＲ電圧降下がこの経路に沿って発生し、Ｍ１クランプＮＭＯＳＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）は多くの場合、大電圧が印加されるＩ／Ｏパッド３２１の電圧の半分以下である。副（小電流）ＥＳＤ経路は順バイアスされたＡ２ダイオード３２９を介してブースト・バス３０２へ続き、ブースト・バス３０２はトリガ回路に給電する。トリガ回路は次に、ブースト・バス３０２上のｄＶ／ｄｔ過渡電流を検出し、Ｍ１クランプ・ゲートを近似的にブースト・バス電圧まで、トリガ・バス３０５を介して駆動する。Ｍ１クランプ・ゲートを駆動することには、ほんのわずかな電流が必要である。従って、ほんのわずかなＥＳＤ電流がブースト・バス及びトリガ・バスを流れることにより、Ａ２ダイオードに起因するダイオード電圧降下（〜０．８Ｖ）が存在するが、大電圧が印加されたＩ／Ｏパッド３２１とＭ１クランプのゲートとの間のＩＲ電圧降下はわずかである。実際に、ブースト・バスとトリガ・バスとは、ＥＳＤ現象の期間中に重大なＩＲ降下をまったく与えないような、非常に狭く且つ抵抗を有するように作成される。従ってトリガ回路が、ＩＲ降下が高いＶＤＤバス３０３ではなくＩＲ降下が低いブースト・バス３０２を介して大電圧が印加されるＩ／Ｏパッドに接続されているという事実のために、複数のＭ１クランプのゲート−ソース電圧（Ｖｇｓ）はドレイン−ソース電圧（Ｖｄｓ）よりも典型的には高い。これらのバイアス条件の下で、クランプＮＭＯＳＦＥＴのオン抵抗は近似的にＶｇｓに反比例する。このことは、分散型レール・クランプ・ネットワークの性能を最大化し、所与の性能レベルの堅牢なＥＳＤ保護回路を実施するために必要なレイアウト領域を最小化することに役立つ。図３に示される「ブースト化された」ＥＳＤネットワークは、図２に示されるブースト化されていない回路と比較して、ＥＳＤ保護が増進される。ブースト化されたＥＳＤ保護ネットワークのより詳細な説明及び例は、米国特許第６，７２４，６０３号明細書に見出される。
【００２１】
図２のＥＳＤネットワークのように、バンク３０１は例えば、トリガＩ／ＯセルとクランプＩ／Ｏセルとの両タイプのＩ／Ｏセルを備える。トリガ回路３３１を有する一つのトリガＩ／Ｏセルが図３に示される。Ｍ１（たとえば３２３）で指定される、（図示される実施形態においてＮＭＯＳＦＥＴで実施される）ＥＳＤクランプ・デバイスを有する複数のＩ／Ｏセル（例えば、３０９．３１１，３１３，３１７）も示される。図３はバンク３０１中の５つのＩ／Ｏセルを示している。バンク３０１は両タイプの更なるＩ／Ｏセルを、Ｉ／Ｏセル３０９の左とＩ／Ｏセル３１７の右との三点リーダにより示されるように含む。図３のＥＳＤネットワークにおいて、４つ又は５つのＩ／Ｏバンクセル毎に一つトリガ回路を含んで、残りの近隣のクランプＩ／Ｏセル中のクランプＮＭＯＳＦＥＴを駆動する。しかし他の実施形態において、クランプＩ／Ｏセルの中にトリガＩ／Ｏセルを配置する周期は変化する。バンク３０１は全ＩＣを囲む閉リングを形成してもよいし、複数のＩ／Ｏバンクの一つをＩＣの中に形成してもよい。電源セル又は接地セルが図３にまったく示されていないことに留意されたい。Ｉ／Ｏセル・バンク３０１を保護するＥＳＤネットワークの全素子がＩ／Ｏセル自身内に配置されている。
【００２２】
一実施形態において、複数のＥＳＤトリガ回路が並行して機能して、一つのトリガ・バス（例えば３０５）を駆動する。他の実施形態においてトリガ・バスは、一つのトリガ回路（例えば３３１）がトリガ・バスの部位を駆動するように分割される。別の実施形態において、ブースト・バス（例えば３０２）が同様に分割される。
【００２３】
図２及び図３に示されるＥＳＤネットワークの利点は、これらのネットワークがＩ／Ｏバンク内に電力セル又は接地セルを配置する周期に関するいかなるＥＳＤ固有の規則を利用せずにＩＣ設計用の堅牢なＥＳＤ保護を可能にすることである。このことがＩ／Ｏリング設計者に、設計の選択肢と柔軟性を大幅に増加する。一実施形態において、電力セル又は接地セルはＩ／Ｏセル内に非常に大きな周期で（すなわち２０以上のＩ／Ｏセル毎に一つ）配置される。他の実施形態において、フリップ・チップ用の幾つかの集積回路の場合と同様に、Ｉ／Ｏリングはいかなる電力セル又は接地セルも含まない。トリガＩ／ＯセルとクランプＩ／Ｏセルとに見出される以外のＥＳＤ素子をまったく必要とせずに、Ｉ／Ｏセル・バンクの完全に能動的なＭＯＳＦＥＴレール・クランプＥＳＤ保護回路は、バンク内のＩ／Ｏセルの物理的範囲内に完全に含まれる。
【００２４】
図４はＥＳＤトリガ回路３３１の一実施形態の回路図である。トリガ回路３３１は、ブースト・バス３０２上のｄＶ／ｄｔ過渡電流を検出するためのコンデンサ素子４０５と抵抗素子４０７のＲＣ回路を含む。電圧上昇時間が十分に短い（例えば６０ｎｓ以下である）場合、トランジスタ４０９は十分に長い期間起動されて、ノード４１０をＶＳＳバス３０７の電圧（論理レベル低）まで引き下げる。次にインバータ４１７はブースト・バス３０２にほぼ等しい電圧（論理レベル高）を、トリガ・バス３０５に出力して、Ｍ１クランプ・デバイス（例えば図３の２３２）を起動する。電流源４１１とコンデンサ素子４１５とは、ＥＳＤ現象を完全に放電するに適する期間（例えば幾つかの実施形態に対して典型的に３００〜６００ｎｓ）に渡って、インバータ４１７の入力を低く保持する遅延回路として動作する。
【００２５】
幾つかの実施形態において、トリガ回路３３１はＶＤＤブースト回路（図４に図示されず）も含む。ＶＤＤブースト回路はブースト・バス電圧を、正のＥＳＤ現象が直接ＶＤＤに印加される期間中、ＶＤＤに印加される電圧まで増加させるために利用される。ブースト回路は、電圧比較回路を含み、ＶＤＤバスの電圧がＥＳＤ現象期間中にブースト・バスを超える場合、ブースト回路はＶＤＤバスの電圧までブースト・バスを引き上げる。
【００２６】
図４は一タイプのトリガ回路を示し、図３のＥＳＤ保護ネットワーク内で実施される。このトリガ回路は、トリガ回路をブースト・バスではなくＶＤＤに給電することにより、図２の非ブースト化されたネットワークで利用される。他の実施形態は、例えば他のタイプのＲＣ又は過渡電流検出トリガ回路、又は電圧閾値検出トリガ回路を含む他のタイプイのＥＳＤトリガ回路に具体化される。
【００２７】
図５は、集積回路５０１のＩ／Ｏセル・バンク（例えば３０１）内の二つのＩ／Ｏセルの能動回路（例えばトランジスタ、コンデンサ、抵抗、ダイオード）の物理レイアウトの上面図の一部である。一実施形態において、能動回路は、例えばバルク半導体（例えばシリコン、ＳｉＧｅ，ＧａＡｓ）のような基板の半導体物質内で実施される部位を有するデバイスを含む。他の実施形態において、能動デバイスは絶縁体上のシリコン（ＳＯＩ）構造に実施される。図５は、クランプＩ／Ｏセル３１３及びトリガＩ／Ｏセル３１５の二つのＩ／Ｏセルの能動領域の物理レイアウトの一部を示している。（両タイプの）他のＩ／Ｏセルが図５に示されるセルの左右に見出されることが仮定される。一実施形態において、Ｉ／Ｏセル３１３と３１５とがＩＣの周辺Ｉ／Ｏリングに配置される。
【００２８】
図５に示されるように、セル３１３と３１５との能動回路の物理レイアウトは、能動回路フロア・プランに従って各々レイアウトされ、能動回路フロア・プランは両タイプのＩ／Ｏセルに対して類似している。例えば、両セルのＡ１ダイオード（３２７及び３３７）は各フロア・プランの同じ領域に配置される。同様にして、Ｂダイオード（例えば３２５及び３３５）、Ａ２ダイオード（例えば３２９及び３３９）、ＮＭＯＳＦＥＴバッファ（セル３１３のバッファ５０７及びセル３１５のバッファ５１４）及びＰＭＯＳＦＥＴバッファ（セル３１３のバッファ５０５及びセル３１５のバッファ５１１）がフロア・プランの同じ領域に配置される。同様にして、セル３１３は別のＩ／Ｏ回路５３９を含み、セル３１５は別のＩ／Ｏ回路５４１を含み、これらは一部が図５に示されており、フロア・プランの同じ領域に配置される。
【００２９】
幾つかの実施形態において、クランプＩ／Ｏセル３１３はＮＭＯＳ出力バッファ５０７とＰＭＯＳ出力バッファ５０５の間に配置されるＭ１クランプ・デバイス３２３を含む。バンク３０１の他のクランプイＩ／Ｏセル（例えばセル３０９，３１１及び３１７）に対して、Ｍ１クランプ・デバイスはセル３１３のように、フロア・プランの同じ領域に配置される。
【００３０】
図示される実施形態において、トリガＩ／Ｏセル３１５のトリガ回路３３１はＮＭＯＳ出力バッファとＰＭＯＳ出力バッファとの間の領域５３１に配置される。Ｍ１クランプ・デバイス３２３がクランプＩ／Ｏセル３１３内に存在するように、領域５３１はトリガＩ／Ｏセル３１５の能動回路フロア・プランの同じ領域に存在する。図５に示される領域５３１は、例えばコンデンサ素子４０５及び抵抗素子４０７を含む幾つかの（長方形として図示されている）能動デバイスを含んでいる。デバイス５４５は、インバータ４１７におけるＰＭＯＳＦＥＴプルアップ・トランジスタである。バンク３０１の他のトリガＩ／Ｏセルはもし存在すれば、セル３１５のようにフロア・プランの同じ領域（例えば、５３１）に配置されるＥＳＤトリガ回路も含む。領域５３１は他の実施形態において他のデバイスを含む。
【００３１】
図５の実施形態において、クランプＩ／Ｏセル３１３におけるＭ１クランプ・デバイス３２３とトリガＩ／Ｏセル３１５の領域５１３におけるトリガ回路３３１とは、物理的にほぼ同じ大きさであり、各々対応するＩ／Ｏセルのフロア・プランの同じ物理レイアウト領域を占有する。このため、一つのベースＩ／Ｏセル・フロア・プランの設計レイアウトは、このクランプ／トリガ回路領域内に何も配置されずに形成される。クランプＩ／Ｏセル又はトリガＩ／Ｏセルは、このベースＩ／Ｏセル・フロア・プランからＭ１クランプ・デバイス（例えば３２３）又はトリガ回路（例えば３３１）のいずれかをドロッピングすることにより設計される。Ｉ／Ｏバンク（例えば図３のＩ／Ｏバンク）の設計は次に、クランプＩ／Ｏセル又はトリガＩ／Ｏセルを必要に応じて配置することにより容易に形成される。Ｍ１クランプ又はトリガ回路が交換可能であるベースＩ／Ｏセル・フロア・プランを利用するこのアプローチは、Ｉ／Ｏセルのバンク内にＥＳＤネットワークを実施する非常に効率的な手段を提供する。
【００３２】
幾つかの実施形態において、ブースト・バス３０２、ＶＤＤバス３０３、トリガ・バス３０５及びＶＳＳバス３０７への全接続が、Ｍ１クランプ・デバイス又はトリガ回路のいずれかにより占有される領域内に容易に作成されるように、ベースＩ／Ｏセルのフロア・プランは構成される。
【００３３】
幾つかの実施形態において、トリガ回路３３１とＭ１クランプ・デバイス３２３とは、Ｉ／Ｏセルのフロア・プランのレイアウトの領域周辺を占有する。別例では、Ｉ／Ｏセルフロア・プランがより大きな二つのＥＳＤ素子に適合させなければならないので、幾らかの領域は、より小さな二つのＥＳＤ素子を有するＩ／Ｏセル内で浪費される。従って、ＥＳＤネットワーク回路シミュレーションを例えばＳＰＩＣＥで実行して、Ｉ／ＯセルのバンクにおけるＭ１クランプ・デバイスの大きさと、トリガ回路素子の大きさと、最適なトリガ回路の配置周期（トリガＩ／Ｏセルの配置周期）を決定するときに、この等面積を利用した考察は妥当である。
【００３４】
図５を再び参照する。集積回路の他のバンクの他のＩ／Ｏセルは、異なるフロア・プランの他の物理レイアウトを有してもよい。例えば、図５のレイアウトは、ＥＳＤ回路（例えば、Ｍ１クランプ・デバイス、Ａ１ダイオード、Ａ２ダイオード、Ｂダイオード及びトリガ回路）と混合されたＰＭＯＳＦＥＴバッファ（例えば５０５）とＮＭＯＳＦＥＴバッファ（例えば５０７）とを示す。しかし他の実施形態において、これらの領域はＥＳＤデバイスから分離されているか又は他の配置に混合されている。別の実施形態においてもＥＳＤデバイスは、図５に示されるように分離される代わりに、Ｉ／Ｏセルの他のＩ／Ｏ回路（例えば５３９又は５４１）と混合される。同様に別の実施形態において、Ｉ／Ｏセルのフロア・プランは図５に示される形態と異なる形態を有する。例えば、入力専用として構成されるＩ／ＯセルはＰＭＯＳＦＥＴ出力バッファとＮＭＯＳＦＥＴ出力バッファとを含む必要は無い。Ｉ／Ｏセルの別の実施形態は他の回路を含む。
【００３５】
図６は本発明に従う集積回路のＩ／Ｏセルのバンク６０１の他の実施形態の回路図である。図６のＥＳＤ保護ネットワークは、ＥＳＤトリガ回路（例えば６２５）を含む第一タイプのＩ／Ｏセル（例えば６１５）は、Ｍ２クランプ・デバイス（例えば６２１）として指定され、ＮＯＳＦＥＴで実施されるクランプ・デバイスも含んでいることを除いて、図３のＥＳＤ保護回路に類似している。Ｍ１クランプ・デバイス（例えば６２３）を含む第二タイプのＩ／Ｏセル（例えば６１３）は、前記と同様である。一実施形態において、Ｍ２クランプ・デバイスは、Ｍ１クランプ・デバイスよりも小さい面積のＩ／Ｏセルの物理レイアウトを占有する。
【００３６】
トリガ回路６２５とＭ２クランプ・デバイス６２１との組み合わされた物理レイアウトの面積が、Ｍ１クランプ・デバイス（例えば６２３）の物理レイアウトの面積にほぼ等しいときに、図６の実施形態は最も効率的である。図５を参照して記載された構成に類似して、ベースＩ／Ｏセル・フロア・プランが形成されて、例えば（第一タイプのＩ／Ｏセルを形成するために）領域５３１のようにトリガ回路とＭ２クランプ・デバイスとを組み合わること又は（第二タイプのＩ／Ｏセルを形成するために）Ｍ１クランプ・デバイスのいずれかを交換できるように配置することを可能にする。
【００３７】
第一タイプのＩ／ＯセルにおけるＭ２クランプ・デバイスとトリガ回路とを含む幾つかのＩＣへの応用に対して、第二タイプのＩ／ＯセルにおけるＭ１クランプ・デバイスは、組み合わされたＥＳＤ要素の物理レイアウト領域を最小化し、全ネットワークのより大きな放電能力を有益に提供する。
【００３８】
本発明の特定の実施形態が示され且つ記載されてきたが、本明細書の教示に基づいて、更なる変形物及び変更物が本発明とそのより広い態様から乖離せずに作成されてよく、故に添付された請求項が、本発明の真の技術思想と範囲とに含まれる変形物及び変更物のようなこれら全範囲を包含するべきであることが、当業者に認識されるであろう。
【図面の簡単な説明】
【００３９】
【図１】従来技術のＥＳＤ保護ネットワークを図示している、回路の概略図。
【図２】本発明に従うＥＳＤ保護ネットワークの一実施形態を図示している、回路の概略図。
【図３】本発明に従うＥＳＤ保護ネットワークの他の実施形態を図示している、回路の概略図。
【図４】本発明に従うＥＳＤトリガ回路の一実施形態の概略図。
【図５】本発明に従う集積回路の能動回路の一実施形態の上面図の一部。
【図６】本発明に従うＥＳＤネットワークの他の実施形態を図示している、回路の概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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