(57)【要約】  アナログ入力フロントエンドは、設定可能な利得ステージおよびアナログデジタル変換器を含む。設定可能な利得ステージは、差動アナログ入力信号のようなアナログ入力信号を受け取り、最大値と最小値との間の特定の電圧範囲内の利得調整アナログ入力信号を出力するように、アナログ入力信号に利得値を提供する。アナログデジタル変換器は利得調整アナログ入力信号を受け取り、アナログ入力信号を表わすデジタル信号を出力するために、利得調整アナログ入力信号にアナログデジタル変換を実行する。
2008515359.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を受け取り、かつ前記アナログ入力信号に利得値を提供して、最大値と最小値との間の特定の電圧範囲内の利得調整アナログ入力信号を出力するように構成された設定可能な利得ステージと、
前記設定可能な利得ステージから出力された前記利得調整アナログ入力信号を受け取り、かつ前記利得調整アナログ入力信号にアナログデジタル変換を実行して、前記アナログ入力信号を示すデジタル信号を出力するように構成されたアナログデジタル変換器と、
を備えたアナログ入力フロントエンド。
【請求項２】
前記設定可能な利得ステージが、
第１演算増幅器を含む正の差動入力信号ステージと、
第２演算増幅器を含む負の差動入力信号ステージと、
を備えた、請求項１に記載のアナログ入力フロントエンド。
【請求項３】
前記正の差動入力信号ステージが、
前記第１演算増幅器の前後に接続され、かつ第１周波数フィルタとして働く、第１抵抗器および第１コンデンサ、
をさらに備え、前記負の差動入力信号ステージが、
前記第２演算増幅器の前後に接続され、かつ第２周波数フィルタとして働く、第２抵抗器および第２コンデンサ、
をさらに備えた、請求項２に記載のアナログ入力フロントエンド。
【請求項４】
前記正の差動入力信号ステージが、
前記正の差動利得ステージを減衰モード、単位利得モード、および１を超える利得モードで動作させるように切り替えることのできる第１スイッチおよび第２スイッチ、
をさらに備え、前記負の差動入力信号ステージが、
前記負の差動利得ステージを減衰モード、および単位利得モード、および１を超える利得モードで動作させるように切り替えることのできる第３スイッチおよび第４スイッチ、
をさらに備えた、請求項３に記載のアナログ入力フロントエンド。
【請求項５】
前記正および負の差動利得ステージのそれぞれの出力の間に設けられた第５スイッチ、
をさらに備えた、請求項４に記載のアナログ入力フロントエンド。
【請求項６】
設定可能な利得ステージによってアナログ入力信号を受け取るステップと、
最大値と最小値との間の特定の電圧範囲内にある利得調整アナログ信号を出力するように、前記設定可能な利得ステージによって前記アナログ入力信号に利得値を提供するステップと、
設定可能な利得ステージから出力された利得調整アナログ入力信号を、アナログデジタル変換器によって受け取るステップと、
前記アナログ入力信号を示すデジタル信号を出力するように、アナログデジタル変換器によって前記利得調整アナログ入力信号にアナログデジタル変換を実行するステップと、
を含む、アナログ入力信号をデジタル信号に変換する方法。
【請求項７】
前記設定可能な利得ステージを、減衰モード、単位利得モード、および１を超える利得モードのうちの１つに設定するステップ、
をさらに含む、請求項６に記載の方法。
【請求項８】
前記アナログデジタル変換器のフルレンジ入力を複数のフルレンジ入力設定の１つに設定するステップ、
をさらに含む、請求項６に記載の方法。
【請求項９】
前記設定可能な利得ステージが複数のスイッチを含み、前記方法が、
前記設定可能な利得ステージを減衰モード、単位利得モード、および１を超える利得モードのうちの１つに設定するために、前記複数のスイッチをＯＮまたはＯＦＦ設定のいずれかに設定するステップ、
を含む、請求項７に記載の方法。
【請求項１０】
帯域通過フィルタの通過帯域内の入力信号だけが前記設定可能な利得ステージに入力されるように、前記設定可能な利得ステージに帯域通過フィルタを設けるステップ、
をさらに含む、請求項６に記載の方法。
【請求項１１】
第１抵抗値を有する第１抵抗器と、第２抵抗値を有する第２抵抗器と、第１演算増幅器とを含む正の差動入力信号ステージと、
第１抵抗値を有する第３抵抗器と、第２抵抗値を有する第４抵抗器と、第２演算増幅器とを含む負の差動入力信号ステージと、
第１から第６スイッチであって、第１および第２スイッチが前記正の差動入力信号ステージに設けられ、第３および第４スイッチが前記負の差動入力信号ステージに設けられ、第５スイッチが前記正および負の差動入力信号ステージの間に設けられ、第６スイッチが接地電位と前記正および負の差動入力信号ステージの少なくとも１つとの間に設けられて成る、第１から第６スイッチと、
を備えた設定可能な利得ステージであって、
１より大きい利得値を入力差動信号対に提供する第１動作モード、単位利得値を入力差動信号対に提供する第２動作モード、および０より大きいが１未満の利得値を入力差動信号対に提供する第３動作モードで動作することができる設定可能な利得ステージ。
【請求項１２】
前記設定可能な利得ステージの出力端に結合された別の装置によって処理される信号用のインピーダンスバッファを提供するための手段を含む、請求項１１に記載の設定可能な利得ステージ。
【請求項１３】
Ａ／Ｄ変換器によって処理される信号用のインピーダンスバッファおよびダイナミックレンジコントローラの両方として働くようにＡ／Ｄ変換器に結合された、請求項１１に記載の設定可能な利得ステージ。
【請求項１４】
前記設定可能な利得ステージの全ての動作状態に対して、前記設定可能な利得ステージの最大利得誤差を所定の値未満にするために、前記設定可能な利得ステージを制御するように構成された較正制御ユニット、
をさらに備えた、請求項１１に記載の設定可能な利得ステージ。
【請求項１５】
前記較正制御ユニットが、
演算増幅器と、
前記演算増幅器に接続された抵抗ラダーと、
前記演算増幅器および前記抵抗ラダーに接続されたデジタルアナログ変換器と、
スイッチと、
前記スイッチを介して前記抵抗ラダーに接続された電圧基準ユニットであって、前記デジタルアナログ変換器にも接続された電圧基準ユニットと、
を備えた、請求項１４に記載の設定可能な利得ステージ。
【請求項１６】
利得ステージおよびアナログデジタル変換器ユニット用の較正回路であって、
演算増幅器と、
デジタルアナログ変換器と、
前記演算増幅器と前記デジタルアナログ変換器との間に設けられた抵抗ラダーと、
前記デジタルアナログ変換器に接続された電圧基準ユニットと、
前記利得ステージおよび前記アナログデジタル変換器ユニットへのオン／オフ接続を提供する複数のスイッチと、
を備え、
前記利得ステージおよび前記アナログデジタル変換器の全ての動作モードに対して、前記利得ステージおよび前記アナログデジタル変換器ユニットの総誤差を所定の値未満に維持するように構成された、
較正回路。
【請求項１７】
前記演算増幅器の入力ポートと出力ポートとの間に設けられた抵抗器、
をさらに備えた、請求項１６に記載の較正回路。
【請求項１８】
前記抵抗器が、前記抵抗ラダーを構成する複数の抵抗器に関して所定の抵抗値を有する、請求項１７に記載の較正回路。
【請求項１９】
前記デジタルアナログ変換器が前記較正回路に対して較正命令としてデジタルデータを受け取るように構成された、請求項１６に記載の較正回路。
【請求項２０】
前記抵抗ラダーの少なくとも１つの抵抗器と前記電圧基準ユニットとの間に設けられたスイッチ、
をさらに含む、請求項１６に記載の較正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にフロントエンドシステムに関する。特に、本発明は統一アナログ入力フロントエンド装置および方法に関する。
【背景技術】
【０００２】
特定の型の信号を測定するために、多くの専用回路が存在する。これらの回路の多様性は、特定の用途にどれだけの量を、かつどの型を含めるべきかを厳密に計画することを困難にしている。これは、異なる型のプラットフォーム、例えば異なる型の航空機での再使用を必要とする用途の場合に特に当てはまる。
【０００３】
したがって、異なる種類の用途のために、異なる型のプラットフォームで利用することのできる統一アナログ入力フロントエンドを持つことが望ましい。
【発明の開示】
【０００４】
本発明の１態様は、アナログ入力フロントエンドに関する。アナログ入力フロントエンドは設定可能な利得ステージおよびアナログデジタル変換器を含む。設定可能な利得ステージはアナログ入力信号、例えば差動アナログ入力信号を受け取り、アナログデジタル変換器の入力範囲に適合する特定の電圧範囲内の利得調整アナログ信号を出力するように、アナログ入力信号に利得値を提供する。アナログデジタル変換器は利得調整アナログ入力信号を受け取り、アナログ入力信号を示すデジタル信号を出力するように、利得調整アナログ入力信号にアナログデジタル変換を実行する。
【０００５】
本発明の別の態様は、設定可能な利得ステージによってアナログ入力信号を受け取ることを含む、アナログ入力信号をデジタル信号に変換する方法に関する。該方法はまた、最大値と最小値との間の特定の電圧範囲内の利得調整アナログ入力信号を出力するように、設定可能な利得ステージによって利得値をアナログ入力信号に提供することをも含む。該方法はさらに、設定可能な利得ステージから出力された利得調整アナログ入力信号をアナログデジタル変換器が受け取ることをも含む。該方法はさらになお、アナログ入力信号を示すデジタル信号を出力するように、アナログデジタル変換器が利得調整アナログ入力信号にアナログデジタル変換を実行することをも含む。
【０００６】
本発明のさらに別の態様は、第１抵抗値を有する第１抵抗器と、第２抵抗値を有する第２抵抗器と、第１演算増幅器とを含む正の差動入力信号ステージを含む、設定可能な利得ステージに関する。設定可能な利得ステージはまた、第１抵抗値を有する第３抵抗器と、第２抵抗値を有する第４抵抗器と、第２演算増幅器とを含む負の差動入力信号ステージをも含む。設定可能な利得ステージはさらに第１から第６スイッチを含み、第１および第２スイッチは正の差動入力信号ステージに設けられ、第３および第４スイッチは負の差動入力信号ステージに設けられ、第５スイッチは正および負の差動入力信号ステージの間に設けられ、第６スイッチは設置電位と正および負の差動入力信号ステージの少なくとも一方との間に設けられる。設定可能な利得ステージは、１より大きい利得値を入力差動信号対に提供する第１動作モード、１の利得値を入力差動信号対に提供する第２動作モード、および０より大きいが１未満の利得値を入力差動信号対に提供する第３動作モードで動作することができる。
【０００７】
本発明のさらに別の態様は、利得ステージおよびアナログデジタル変換器ユニットのための較正回路に関する。該較正回路は、演算増幅器と、デジタルアナログ変換器と、演算増幅器とデジタルアナログ変換器との間に設けられた抵抗ラダーと、デジタルアナログ変換器に接続された電圧基準ユニットと、利得ステージおよびアナログデジタル変換器ユニットに対しオン／オフ接続を提供する複数のスイッチとを含む。該較正回路は、利得ステージおよびアナログデジタル変換器の全ての動作モードに対して、利得ステージおよびアナログデジタル変換器ユニットの総誤差を所定の値未満に維持するように構成される。
【０００８】
本発明の他の特徴および利点は、以下の詳細な説明および添付の図面から当業者には明らかになるであろう。しかし、詳細な説明および特定の実施例は、本発明の好適な実施形態を示しているが、例証として掲げるものであって、限定としてではないことを理解されたい。本発明の請求の範囲内で、その精神から逸脱することなく、多くの変形および変化を施すことができ、本発明はそのような変形を全て含む。
【０００９】
例示的実施形態について以下で、添付の図面を参照しながら説明する。図面において、同様の番号は同様の要素を表わす。
【発明を実施するための最良の形態】
【００１０】
以下の説明では、説明を目的として、本発明の完全な理解をもたらすために、多数の特定の詳細を記載する。しかし、例示的実施形態はこれらの特定の詳細無しに実施することができることが、当業者には明白であろう。他の場合、例示的実施形態の説明を容易にするために、構造および装置を線図の形で示す。
【００１１】
今、図１を参照すると、本発明の第１実施形態に係る統一アナログ入力フロントエンドの全体的トポロジが示されている。統一アナログ入力フロントエンドは、データ取得のための高性能でありながら非常に汎用性の高いアナログ信号処理および変換回路である。それは、複数のフルスケールレンジで、差動信号のような入力信号にアナログデジタル（ＡＤ）変換を実行するように統一アナログ入力フロントエンドを設定することのできる、デジタルコマンドを通して実時間で設定可能である。好適な実施形態では、差動入力信号対に対して±０．３１２５ボルトから±２００ボルトまで、１２個の可能なフルスケールレンジがある。言うまでもなく、本発明に従って作成される統一アナログ入力フロントエンドに対して、他のフルスケールレンジが可能である。
【００１２】
統一アナログ入力フロントエンドは、Ｄ．Ｃ．から所定の周波数までのアナログ入力信号の信号処理および変換を実行することができる。好適な実施形態では、所定の周波数は５００Ｈｚであるが、言うまでもなくそれは、当業者には公知の通り、特定の目的に適した任意の所望の周波数（例えば５０Ｈｚから１０ｋＨｚの間の値）に設定することができる。
【００１３】
統一アナログ入力フロントは、１４ビットの分解能およびフルスケールの１％より優れた精度を持つように設計される。これは、慎重に開発された非常に柔軟なトポロジにより、かつマキシム・インテグレーテッド・プロダクツ・インコーポレーテッド(Maxim Integrated Products, Inc.,)によって、またアルファ・インコーポレーテッド(Alpha, Inc)によって製造されるようなカスタム設計された構成部品を使用することによって、達成される。
【００１４】
本発明の第１実施形態について、統一アナログ入力フロントエンドを構成する全体的回路を示す図１を参照しながら説明する。統一アナログ入力フロントエンド１００は、個別部品から構成される設定可能な利得ステージ１１０およびアナログデジタル変換器１２０を含む。好適な実施形態では、アナログデジタル変換器１２０はマキシム・インテグレーテッド・プロダクツ・インコーポレーテッド(Maxim Integrated Products, Inc.,)によって製造されたＭａｘ１３３８  Ａ／Ｄ変換器であるが、当業者は、本発明の請求の範囲内であり続けながら、統一アナログ入力フロントエンド１００のアナログデジタル変換器１２０部分に他の型の変換器を利用することができることを理解する。本書で論じる可変フルスケールレンジはＭａｘ１３３８の機能であり、本発明の１実施形態に係る統一アナログ入力フロントエンドに利用することのできる、他の型のＡ／Ｄ変換器はそのような機能を持つこともあり、持たないこともある。
【００１５】
好適な実施形態では、設定可能な利得ステージ１１０は３つの別個の利得設定を提供し、アナログデジタル変換器１２０は４つの別個の利得設定（実際にはＡ／Ｄのフルスケール設定）を提供し、それによって統一アナログ入力フロントエンド１００に対し、３×４＝１２個のフルスケールレンジがもたらされる。
【００１６】
図１および図２を参照すると、設定可能な利得ステージ１１０は、１９Ｒの抵抗値（Ｒは所定の値である）を持つ第１抵抗器Ｒ１と、Ｒの抵抗値を持つ第２抵抗器Ｒ２と、７Ｒの抵抗値を持つ第３抵抗器Ｒ３と、Ｃの容量値を持つ第１コンデンサＣ１と、第１ツェナ（Ｚｅｎｎｅｒ）ダイオードＤ１と、第１演算増幅器Ｕ１と、１９Ｒの抵抗値を持つ第４抵抗器Ｒ４と、Ｒの抵抗値を持つ第５抵抗値Ｒ５と、７Ｒの抵抗値を持つ第６抵抗値Ｒ６と、Ｃの容量値を持つ第２コンデンサＣ２と、第２ツェナダイオードＤ２と、第２演算増幅器Ｕ２とを含む。また、統一アナログ入力フロントエンド１００には第１スイッチＳ１、第２スイッチＳ２、第３スイッチＳ３、第４スイッチＳ４、第５スイッチＳ５、および第６スイッチＳ６も含まれ、それによってスイッチＳ１〜Ｓ６の配置が、設定可能な利得ステージ１１０の特定の利得設定を決定する。
【００１７】
図１で、（差動入力信号対の）正の差動入力信号は第１抵抗器Ｒ１に入力され、（差動入力信号対の）負の差動入力信号は第４抵抗器Ｒ４に入力され、それによって統一アナログ入力フロントエンド１００は差動入力信号に対応するデジタル値を決定するように構成される。
【００１８】
設定可能な利得ステージ１１０は３つの基本目的、すなわちａ）Ａ／Ｄ変換器１２０の入力信号範囲を超えており、Ａ／Ｄ変換器１２０を損傷させるおそれのある大きい信号を減衰させること、ｂ）Ａ／Ｄ変換器１２０の入力信号範囲より小さい信号を増幅させること、およびｃ）Ａ／Ｄ変換器１２０の比較的低い入力インピーダンス（およそ１５Ｋオーム）によって減衰することのできる信号源のための高入力インピーダンス／低出力インピーダンスバッファとして働くことを達成する。
【００１９】
設定可能な利得ステージ１１０の３つの異なる利得構成は、デジタル制御アナログスイッチＳ１〜Ｓ６を用いて選択可能である。Ｒ１〜Ｒ３およびＲ４〜Ｒ６は、アルファ・インコーポレーテッド(Alpha, Inc)によって販売されるような、３個単位でカスタムパッケージされた抵抗器であることが好ましい。好適な実施形態では、抵抗器パックの各々は０．０２％の精度で１９：１：３２の抵抗比を満たす。
【００２０】
演算増幅器Ｕ１およびＵ２は、高精度低バイアス電流低オフセット電圧演算増幅器であることが好ましい。コンデンサＣ１およびＣ２は、それらが周波数範囲を優に越えて形成する低域通過フィルタの上限部分を維持しながら、演算増幅器Ｕ１およびＵ２に多少のフィルタリングおよび振動防止をもたらすためにそれらが含まれる好適な実施形態では、１０ｐＦコンデンサである。好適な実施形態では、（統一アナログ入力フロントエンド１００に入力される信号の）所定の周波数範囲は、統一アナログ入力フロントエンド１００が測定するように設計された信号の範囲であるＤ．Ｃ．（０Ｈｚ）から５００Ｈｚまでである。ツェナダイオードＤ１およびＤ２は、演算増幅器Ｕ１およびＵ２ならびにスイッチＳ１〜Ｓ６をそれらのレールを超える電圧から保護するために使用され、よってツェナダイオードＤ１およびＤ２はバックツーバックダイオード（両極性信号用の）として構成される。
【００２１】
図３は、０．０５の利得を持つ減衰モードに切り替えられたときの設定可能な利得ステージ１１０のトポロジを示し、実際の抵抗値および容量値が設定可能な利得ステージ１１０の好適な実現に示されている。この動作モードは入力電圧範囲が±２００Ｖ入力範囲のように大きい場合に有用であり、それによってその大きい入力範囲は、Ａ／Ｄへの入力に適した±１０Ｖ入力範囲にまで縮小する。減衰モードでは、スイッチＳ１、Ｓ４、およびＳ６は閉じられる一方、他のスイッチは全て（Ｓ２、Ｓ３、およびＳ５）は開く。図３では、設定可能な利得ステージ１１０の好適な実現で使用されるマキシムＭａｘ４６６５スイッチの最大オン抵抗を表わすために、スイッチＳ１〜Ｓ６は５Ωの抵抗によって表わされる。
【００２２】
この動作モードでは、設定可能な利得ステージ１１０は分圧器として機能し、それによって設定可能な利得ステージ１１０の利得は次のようになる。
G-=(R2+Rs1)/(R1+R2+Rs1)（負のレッグの場合）                   （１）
G+=(R5+Rs4+Rs6)/(R4+R5+Rs4+Rs6)（正のレッグの場合）            （２）
【００２３】
この場合、演算増幅器Ｕ１およびＵ２によってもたらされる利得はなく、それによって抵抗器Ｒ３およびＲ６前後の電圧降下は、演算増幅器Ｕ１およびＵ２への入力を反転させるバイアス電流のみに依存する。
【００２４】
したがって、差動信号の利得は次のように計算される。
G=Voutdiff/Vindiff                                              （３）
=G+V+-G-V-/Vindif                                            （４）
=G+(Vincm+Vindiff/2)-G-(Vincm-Vindiff/2)/Vindiff                （５）
=Vindiff(G++G-)/2+Vincm(G+-G-)/Vindiff                          （６）
G=(G++G-)/2+K(G+-G-)                                          （７）
ここでK=Vincom/Vindiff、すなわち差動モード入力に対する同相モード入力の比である。
【００２５】
理想的な場合、好適な実施形態では、Ｒ１＝Ｒ４＝６１５．６ｋΩ、Ｒ２＝Ｒ５＝３２．４ｋΩであり、次の利得の場合、全てのスイッチ抵抗は零である。
G=G+=G-=32.4/(615.6+32.4)=0.05000                          （８）
【００２６】
利得誤差は、抵抗器の許容差（好適な実施形態で使用される抵抗器の場合、０．０２％の許容差）およびスイッチの抵抗（好適な実施形態で使用されるＭａｘ４６６５スイッチの場合３〜５Ω）によって導入される。上記の方程式７から、利得誤差は、正および負の差動レッグの両方に共通する平均誤差（第１項）、または同相モード比Ｋに比例する不一致誤差（第２項）のいずれかの結果として発生し得ることが分かる。
【００２７】
各レッグの最大および最小利得は次のように算出される。
G+MAX=(32406.48+5+5)/(615476.88-+32406.48+5+5)
=0.050033666                                            （９）
G+MIN=(32393.52+3+3)/(32393.52-+615723.12+3+3)
=0.049989798                                            （１０）
G-MAX=(32406.48+5)/(615476.88-+32406.48+5)
=0.050026335                                            （１１）
G-MIN=(32393.52+3)/(32393.52_+615723.12+3)
=0.049985401                                            （１２）
【００２８】
信号が接地をはさんで均等に分配される場合（Ｖincm＝Ｋ＝０）、最大誤差は、それより上で０．０５からの最大絶対平均差を有する利得の対に対応する。
したがって、0.060001％の利得誤差の場合、次のようになる。
G=(G+MAX+G-MAX)/2=0.050030001                                      （１３）
【００２９】
最大誤差は、Ｋ≦０．５（負のレッグが接地される点）の場合、２つのレッグの最大平均誤差に依存する。Ｋ＞０．５の場合、最大誤差％は次のように算出される。
GERRMAX%=(G+MAX+G-MAX)/2-0.05+K(G+MAX+G-MAX))/0.05*100               （１４）
【００３０】
したがって誤差は同相モードに比例し、設定可能な利得ステージ１１０のオフセットによって使用される誤差バジェットの百分率、およびＡ／Ｄ変換器１２０の誤差の数字に基づいて、同相モードの制限因子になる。
【００３１】
図４は、単位利得（利得＝１）モードの設定可能な利得ステージ１１０のトポロジを示す。この動作モードは、入力信号電圧範囲がＡ／Ｄへの入力に適切な範囲内にあるときに、高入力インピーダンス／低入力インピーダンスバッファが必要である場合に適している。このモードでは、３２．４ｋΩ抵抗器Ｒ２、Ｒ５は、分圧器としても、あるいは演算増幅器Ｕ１およびＵ２で増幅を発生させるためにもスイッチが入らない。したがって図４の回路はＧ＝１を有し、利得誤差は無い。Ｇ＝１モード時の誤差の主成分は、演算増幅器Ｕ１、Ｕ２の入力における漏れ電流、ならびにそれらが６１５．６ｋΩ抵抗器Ｒ１、Ｒ４、および２２６．８ｋΩ抵抗器Ｒ３、Ｒ６の前後で発生させる電圧降下のみならず、演算増幅器Ｕ１、Ｕ２のオフセット電圧にもよる。好適な実施形態では、演算増幅器は、次の特性すなわちＶOS＝±１２０μＶ、ＩBIAS＝±２ｎＡ、ＩOFFSET＝±２ｎＡ、最悪の場合、−４０℃＜ＴA＜１２５℃を有するＯＰ４１７７ＡＲＵ演算増幅器である。したがって、好適な実施形態では、回路の１つのレッグに対して、オフセット誤差は次の通りである。
Vos+VR615.6+VR226.6                                              （１５）
=Vos+(IBIAS+IOFFSET)*615.6K+(IBIAS+IOFFSET)*226.8K              （１６）
=2.647mV
誤差は正または負とすることができるので、１つのレッグの誤差がもう１つのレッグの誤差の逆である場合、絶対最悪事例が発生し、総誤差は２．６４７ｍＶ＋２．６４７ｍＶ＝５．２９４ｍＶとなる。±１０ＶフルスケールレンジのＡ／Ｄ１２０で、これは０．０５２９４％の誤差に対応する。好適な実施形態で使用される使用されそうな最小フルスケールＡ／Ｄレンジつまり±１．２５Ｖでは、これは０．４２４％の誤差に対応する。
【００３２】
図５は、利得モード（利得＞１）で動作する設定可能な利得ステージ１１０を示す。この動作モードは、±０．３１２５Ｖの入力範囲のように入力電圧範囲が小さいときに有用であり、それによってその小さい入力範囲が、Ａ／Ｄ１２０への入力に適した±２．５Ｖの入力範囲に拡張される。このモードでは、差動の負側はＶIN-に結合され、電圧は利得無しの演算増幅器Ｕ１を介してバッファされる。スイッチＳ３は閉じるので、抵抗器Ｒ５の低側がＶout-に接続される。スイッチＳ４は閉じて抵抗器Ｒ５は抵抗器Ｒ６に接続され、それによって演算増幅器Ｕ２を中心に利得＝（２２６．８＋３２．４）／３２．４＝８を持つ増幅器が形成される。事実上、演算増幅器Ｕ２ならびに抵抗器Ｒ５およびＲ６は基本的非反転増幅器として働く。接地を基準にする代わりに、この増幅器はＶout-を基準にし、それはＶIN-と等しい。８倍の差動利得を達成するこの方法は、Ｇ＝０．０５減衰モードの方法に次いで、設定可能な利得ステージ１１０の両方のレッグが８の利得を有する場合より同相モード電圧に強い。
【００３３】
実際は、利得モード時の設定可能な利得ステージの理想的な利得は、次の通りである。
VOUT-=VIN-                                                      （１７）
VOUT+=VIN-+(VIN+-VOUT-)*8                                          （１８）
または、GDIFF=Voutdoff/Vindiff=VOUT+-VOUT-/VIN+-VIN-
=8(VIN+-VIN-)/(VIN+-VIN-)=8                                （１９）
【００３４】
設定可能な利得ステージ１１０の誤差は、演算増幅器Ｕ１、Ｕ２のバイアス電流およびオフセット電圧によって発生し、それは、利得＝１の動作モードについて論じたものと同様のオフセット誤差の原因になる。設定可能な利得ステージ１１０の誤差はまた、抵抗器Ｒ５およびＲ６の許容差による抵抗比の誤差、ならびに理論的に閉鎖スイッチとして作用し、その全てが利得誤差を生じるスイッチＳ３およびＳ４の有限抵抗値によっても発生する。
【００３５】
設定可能な利得ステージ１１０の負のレッグのオフセットは、利得＝１の場合と同じ、２．６４７ｍＶである。（スイッチＳ３、Ｓ４、およびＳ５が閉じることによって）３２．４ｋΩ抵抗器Ｒ５のスイッチが入り、それによって負電流は３２．４ｋΩ抵抗器Ｒ５と２２６．８ｋΩ抵抗器Ｒ６との間で分割されるので、設定可能な利得ステージ１１０の正のレッグのオフセットは異なる。また、この組合せによる誤差は入力ではなく出力に付加されるので、それを入力に関連させるには、それを利得で除算する必要がある。そうするとオフセットの式は、次のように計算される。
Vos+(IBIAS+IOFFSET)*615.6kΩ*1/8*226.8kΩ(IBIAS+IOFFSET)......(32.4kΩ/(226.8kΩ+32.4kΩ)
（２０）
=1.92mV
【００３６】
考えられる最悪の場合、２つの演算増幅器Ｕ１、Ｕ２の極性は、正のレッグおよび負のレッグのオフセットが反対方向になるように配置され、結果的にそれらの和の総オフセットは、入力を基準にしたとき、Ｖos＝２．６４７ｍＶ＋１．９２ｍＶ＝４．５６７ｍＶとなる。
【００３７】
誤差項を含めて、ＤＣ利得の方程式は次の通りである。
G=(R6±R6error+R5±R5error)/(Rs4+Rs3+R5±R5error)                      （２１）
=(226.8kΩ±0.45kΩ+32.4kΩ±0.0065kΩ)/(5Ω+32.4kΩ+5Ω+0.0065kΩ （２２）
最低利得は、抵抗器Ｒ６がその許容差の負端にあり、抵抗器Ｒ５がその許容範囲の正端にあり、両方のスイッチが５Ωのときに発生し、その結果、−０．００５２６の利得誤差に対して、次のようになる。
GLOW=(226755+32406.5)/(5+5+32406.5)
=7.9974                                                      （２３）
【００３８】
最高利得は、抵抗器Ｒ６がその許容範囲の正端にあり、抵抗器Ｒ５がその許容範囲の負端にあり、両方のスイッチが抵抗０のときに発生し、その結果、０．００２８０の利得誤差に対して、次のようになる。
GHIGH=(226845+32893.5)/(32395.5)=0.00280                        （２４）
【００３９】
ここで、統一アナログ入力フロントエンド１００の一部を形成するアナログデジタル変換器１２０について論じることにしよう。上述の通り、アナログデジタル変換器１２０は、好適な実施形態ではＡＣＧＯ  ４チャネル、１４ビット差動Ａ／Ｄ変換器に対応するが、本発明の精神および範囲内にあり続けながら、任意の型またはモデルのＡ／Ｄ変換器を利用することができることを、当業者は理解する。図６は、ＡＣＧＯ  Ａ／Ｄ変換器１２０の詳細を示す。トラックアンドホールド回路６１０は、４つのチャネル全てを同時にサンプリングし、変換回路の単一ブロックによって順次変換することを可能にする。
【００４０】
好適な実施形態ではプログラム可能なゲートアレイとして実現される範囲選択回路６２０は、Ａ／Ｄ変換器１２０に入力されるデジタルコマンド（信号Ｄ０、Ｄ１）を介して、Ａ／Ｄ変換器１２０をチャネル毎に複数の異なる範囲用に設定することを可能にする。好適な実施形態では、異なる範囲は±１０Ｖ、±５Ｖ、±２．５Ｖ、±１．２５Ｖに対応する。本発明の精神および範囲内にあり続けながら、可能な範囲の個数、およびこれらの範囲の実際の値は、好適な実施形態に関連して上述したものと異なってもかまわないことを、当業者は理解する。
【００４１】
図６に示すように、Ａ／Ｄ変換器１２０は、差動マルチプレクサ６３０（好適な実施形態では４×差動マルチプレクサ）およびＮビット差動Ａ／Ｄ変換器ステージ６４０（好適な実施形態ではＮ＝１４）をも含む。好適な実施形態のＡ／Ｄ変換器１２０の４×差動マルチプレクサ６３０は、最高４つまでの別個の差動入力を同時に受け取り、かつそれらをデジタル（例えば１４ビット）値に変換するために順次Ａ／Ｄ変換器ステージ６４０に出力することができる。
【００４２】
本発明の好適な実施形態に係るＡ／Ｄ変換器１２０の誤差の仕様は、Ａ／Ｄ変換器１２０の全てのステージに存在する誤差を含めて、製造者（マキシム）によってエンドツーエンド許容差（ほとんどがＬＳＢつまり最下位ビット）として提供される。誤差は、オフセット誤差（入力および温度に依存しない誤差）または利得誤差（入力に依存する誤差）のいずれかに分類することができる。本発明の好適な実施形態に係るＡ／Ｄ変換器１２０のオフセット誤差の和は、±１１ＬＳＢ＝０．１２２％フルスケールに等しい。本発明の好適な実施形態に係るＡ／Ｄ変換器１２０の利得誤差の和は、１５８ＬＳＢ＝１．９２９％フルスケールに等しい。
【００４３】
利得誤差を許容できる低い値に維持することが望ましい。これを行なうには、較正回路の使用が必要である。設定可能な利得ステージ１１０についての前述の議論は、設定可能な利得ステージ１１０の３つの状態（または動作モード）についてオフセット誤差を計算するときに、演算増幅器Ｕ１、Ｕ２に対するバイアス電流の影響を多少過大評価している（また、利得＝１の状態については、オフセット計算は完全に無視された）。前述の計算で使用したバイアスおよびオフセット電流の大きさは、好適な実施形態で利用したＯＰ４１７７演算増幅器のデータシートからの「最大」仕様値から取ったものであり、任意の２つのゲート間の整合が（たとえ同一パッケージでも）マイナスの最大値からプラスの最大値までのランダムな分布であることを前提としている。これは単純化した手法であり、ＯＰ４１７７演算増幅器の実際の温度挙動を考慮に入れていない。
【００４４】
そういうものとして、設定可能な利得ステージ１１０のオフセット値は、次のように算出することができる。
G=0.05モード：
Vos=2VOSopamP+(1/(1/615.6K+1/32.4K))(IBIASΔ+IOFFΔ)              （２６）
G=1モード：
Vos=2VOSopamP+615.6K(IBIASΔ+IOFFΔ)+226.8(IBIASΔ+IOFFΔ)        （２７）
G=8モード：
Vos=2VOSopamP+615.6K(IBIASΔ+IOFFΔ)+32.4(IBIASΔ+IOFFΔ)
(226.8)/(32.4+226.8)+1/8*226.8((IBIASΔ+IOFFΔ)
(32.4)/(32.4+226.8)                                            （２８）
ここでVOSopampは、演算増幅器Ｕ１、Ｕ２に使用される特定の型の演算増幅器の指定オフセット電圧であり、IBIASΔおよびIOFFΔは、最小電流が０であり、最大電流がデータシートの「典型的」仕様値である（４１７７演算増幅器の場合、０．５、０．２ｎＡ）と考慮した電流の最大予想差である。
【００４５】
したがって、オフセット電圧は次の通りである。
G=0.05->Vos=0.4203mV
G=1->Vos=0.8298mV
G=8->Vos=0.6930mV
【００４６】
統一アナログ入力フロントエンド１００の設定可能な利得ステージ１１０およびＡ／Ｄ変換器１２０の両方に対し存在する利得誤差およびオフセット誤差により、システム全体に対する誤差の影響を示すブロック図を作成することができ、図７はそのようなブロック図である。該ブロック図は入力電圧範囲を選択されたＡ−Ｄ範囲にマッピングする回路を想定しているので、示されたＡ／Ｄ変換器１２０の利得は１（単位）である。Ａ／Ｄ変換器１２０の内部で、範囲選択プログラム可能ゲートアレイは、選択範囲をＡ／Ｄ変換器１２０の内部変換範囲にマッピングするように適切な利得に設定され、Ａ／Ｄ変換器１２０に含まれる誤差はＧerrで表わされる。しかし、Ａ／Ｄ変換器の誤差は大部分がＬＳＢおよびｄＢで指定され、それは数字自体を選択された範囲に合わせて拡大縮小可能にするので、理想的なＡ／Ｄ変換器の利得を１と表わし、フルスケール入力（ＦＳIN）に対する理想的な出力を所与の範囲の最大値に対応するＡＤＣMAXと表わすことは便利である。したがって、総合誤差の影響の方程式は次の通りである。
(FSIN+CGSOFF)(CGSGERR+CGSGAIN)_+(ADCOFF%*ADCMAX)
(1+ADCGERR)                                                    （２９）
=ADCMAX+FSERROR
FSERROR%=100*FSERROR/ADCMAX                                       （３０）
【００４７】
したがって、フルスケール誤差百分率は、方程式（２９）からＡＤＣMAXを減算し、かつＡＤＣMAXで除算することによって求めることができる。ＡＤＣMAXは理想的なフルスケール入力応答であり、ＦＳIN＊ＣＧＳGAINに等しいので、ＦＳERROR%のための単純化された式は次の通りである。
FSERROR%=(((CGSERR_CGSGERR*ADDGERR)/CGSGGAIN)+
((CGSOFF+ADCERR*CGSOFF)/FSIN)+
((CGSOFF*CGSGERR+ADCGERR*CGSGERR*CGSOFF+ADCOFF*
ADCGERR)/ADCMAX)+ADCGERR+ADCOFF)*100                              （３１）
誤差項が小さければ、任意の２つの誤差項の積は非常に小さい。任意の誤差積が無視できるほど小さいと考えると、FSERROR%は次のように近似化することができる。
FSERROR% ≒((CGSGERR/CGSGGAIN)+(CGSOFF/FSIN)+(ADCGERR+ADCOFF))*100  （３２）
これは、直感的に予想されるように、統一アナログ入力フロントエンド１００の相対誤差の全部の和に対応する。
【００４８】
方程式（３１）を使用して、好適な実施形態の統一アナログ入力フロントエンド１００の１２の利得／範囲の組合せに対するフルスケール誤差％（FSERR%）を、下の表１に示す。
表Ｉ−最悪の場合の誤差の計算値
【表１】
2008515359.tif 000003
＊２つを組み合せると、結果的に１．２５Ｖフルスケールとなる。
【００４９】
表１から分かるように、チャネル誤差は１％より高い。これは、＜１％の目標精度を達成するために、統一アナログ入力フロントエンド１００に対し、何らかの形の較正を実行しなければならないことを意味する。ＡＤＣ利得誤差および設定可能な利得ステージ１１０の８×利得誤差は、最大誤差源であるように思われ、したがって較正方法および装置は特にこれらの誤差を大幅に低減かつ／または除去するように設計する必要がある。
【００５０】
図８は、本発明の第２実施形態に係る較正回路８００付きの統一アナログ入力フロントエンド１００を示す。スイッチＳ１およびＳ４は、較正中には常に開いているので、較正出力に対する唯一の負荷は、６１５．６ｋΩおよび２２６．８ｋΩの抵抗器、ならびに演算増幅器Ｕ１およびＵ２の入力漏れとなる。単一のチャネルの電流引込みは低いので、１つの較正回路８００を利用して、設定可能な利得ステージ１１０の２つのチャネルのような、多数の入力チャネルに役立てることができる。
【００５１】
図８に示すように、較正回路８００は、演算増幅器Ｕ３、抵抗器Ｒ７、Ｒ８、Ｒ９、スイッチＳ７、Ｓ８、Ｓ９、デジタルアナログ変換器（ＤＡＣ）８１０、および電圧基準ユニット８２０（好適な実施形態では２．５Ｖ基準電圧）を含む。
【００５２】
図９は、好適な実施形態に特定的な型の構成部品を持つ較正回路８００のより詳細な図を示す。電圧基準ユニット８２０はＡＤＲ４２１Ａ型として示される。コンデンサＣ１、Ｃ２、およびＣ３はＡＤＲ４２１Ａに結合され、＋５Ｖの基準電圧がＡＤＲ４２１ＡのＶＩＮ入力に提供される。ＤＡＣ８１０はＭＡＸ５２２３ＤＡＣとして示され、それはそのＤＩＮ（データイン）、ＣＬＫ（クロック）、およびＣＳ（チップ選択）入力端子にデジタルデータを入力する。演算増幅器Ｕ３は４１７７型として示される。較正回路８００の好適な実施形態で、抵抗器Ｒ７は２２６．８ｋΩ抵抗器として示され、抵抗器Ｒ８は６１５．６ｋΩ抵抗器として示され、かつ抵抗器Ｒ９は３２．４ｋΩ抵抗器として示される。図９に示す装置の型のみならず、その図に示された抵抗器およびコンデンサおよび電圧基準ユニットのための値も例示であり、よって本発明の精神および範囲内にあり続けながら、他の値を利用することができることを、当業者は理解する。
【００５３】
スイッチＳ９の開閉を切り替えることによって、出力を２．５*（−２２６．８／６１５．６）＝−０．９２１０５Ｖだけ変化させることができる。抵抗器の精度および２．５Ｖ基準電圧の精度のため、このデルタは非常に正確であり、該較正スキームは主としてこの精度に依存している。ＤＡＣ８１０の精度はあまり重要ではなく、それは単に較正点を移動するために使用されるだけである。移動可能な較正点は、幾つかの範囲に設定することのできるＡＤＣ（例えばＡＤＣ１２０）を取り扱うときに望ましい。また、同一ＡＤＣ範囲の複数の点付近の利得誤差を求め、かつそれらを平均することによって、この方法は、ＡＤＣの非直線性によって生じる非典型的な局所利得誤差によって汚損されることを回避する。微分非線直線性（ＤＮＬ）は全ての主要キャリアを中心に偶対称であるので、スケール全体にわたって規則的間隔で配置された１組の較正点は、全体的な利得誤差測定に対する任意の１つの局所的ＤＮＬの影響を最小化するはずである。加えて、スイッチＳ９を閉じることによって生じるデルタを求める測定切替え測定手法は、統一アナログ入力フロントエンド１００または較正回路８００のオフセット誤差が、１つの測定値を別の測定値から減算することによって相殺されることを確実にする。この方法は利得誤差のみに焦点を当てるものであり、オフセットは、算出される利得較正定数の精度に対し何ら影響しない。
【００５４】
較正測定の誤差は、基準電圧の不正確さ、６１５．６ｋΩおよび２２６．８ｋΩ抵抗器の不整合、ならびに第１および第２測定値間の雑音差によってのみ発生する。ＤＡＣ１２０の出力の非除波雑音は無視できないが、その影響は、この実施形態では、移動較正点を平均化する固有の手法によって緩和される。本発明の実施形態に係る較正方法の代替的構成では、各較正点および／またはスイッチＳ９の状態で追加の平均化を実行することもできる。
【００５５】
特定の較正点の利得較正係数は、次の方程式によって求められる。指揮中、Ｘ1＝スイッチＳ９が開いた状態での測定値であり、Ｘ2＝スイッチＳ９が閉じた状態での測定値である。
ＧCF＝０．９２１０５／（Ｘ1−Ｘ2）
次いで、異なる較正点で得られたＧCFの値を平均して、統一アナログ入力フロントエンド１００の較正点を得る。この係数の誤差は、減算Ｘ1−Ｘ2によって算術的に相殺することのできない誤差源、つまり基準電圧の誤差、および演算増幅器Ｕ３での２２６．８ｋΩ／６１５．６ｋΩ増幅の利得誤差のみに関連する。利得較正係数は次のように計算される。
GcFERR=(((REF+REFERR)((226.8±0.02%)/(615.6±0.02%)))/0.92105)-1    （３３）
【００５６】
較正回路８００の好適な実施形態で、ＡＤＲ４２１Ａ構成部品を電圧基準ユニットとして使用した場合、約２５℃の温度で１回較正が行なわれることを前提として、ＲＥＦERRは±３ｍＶである。
GCFERRHI=((2.503(226.84536/615.47688))/0.92105)-1=0.16%          （３４）
GcFERRLO=((2.497(226.75464/615.72312))/0.92105)-1=-0.16%        （３５）
したがって、ＧCFは±０．１６％の精度を有する。
【００５７】
GCFは実際の利得に対する理想的な利得の比であり、GCFERRORはGCF自体の誤差率である。したがって、実際の値は、次の通りである。
GCFACTUAL=GCF(1+GCFERR)=(1/GACTUAL)(1+GCFERR)                       （３６）
出力に対する利得誤差の影響は次の通りである。
Vout=VinGACTUAL                                                  （３７）
したがって、算出されたＧCFACTUALを乗算すると、次の結果が得られる。
VoutGCFACTUAL=VIN(GACTUAL/GACTUAL)(1+GCFERR)
=VIN(1+GCFEFF)
【００５８】
したがって、事実上、較正はＡＤＣ利得誤差を較正方法の誤差に置換する。関係する誤差は、較正が実際に行なわれるときに存在する誤差だけである。較正が室温で実行される場合、較正基準の温度誤差は、上記方程式＃３４および＃３５の場合のように無視することができるが、入力回路利得の温度関連誤差は較正には含まれず、したがってＡＤＣ利得誤差の和に含める必要がある。
【００５９】
較正は温度範囲の真中付近で行なうことが好ましいので、較正点からの最大温度変位はその範囲のわずか２分の１であり、温度関連利得誤差は、内部基準温度から事前に算出された数字の２分の１に基づく。特定オフセット誤差プラス初期内部基準誤差は、ＧCFERRによって置換される因子である。
【００６０】
表１の場合と同様に算出された、統一アナログ入力フロントエンド１００の異なる範囲／利得構成の較正誤差％を、下の表２に示す（ＣＧＳOFF、ＣＧＳＧERR、およびＡＤＣOFFの値は、表１に示したのと同じであり、したがって表２には示さない）。
表ＩＩ−最悪の場合の較正誤差
【表２】
2008515359.tif 000004
表２の値から分かるように、較正回路８００は、最後の範囲／利得構成を除く全ての場合に、統一アナログ入力フロントエンド１００の誤差を＜１％の許容レベルまで減少させる（よってその最後の１つだけが１％をわずかに上回る）。
【００６１】
再び図１に関連して、本発明の第３実施形態では、ツェナダイオードＤ１およびＤ２は、±１２Ｖのクランプ範囲を持つＢＡＶ９９ダイオードのような低容量信号ダイオードクランプ（図示せず）と置換される。第３実施形態のクランプダイオードは、許容量を超える電流漏れを経験することがあり、６１５．６ｋΩ抵抗器に望ましくないオフセット電圧を引き起こす。しかし、使用されるクランプダイオードの型に基づいて、電流漏れを許容量に維持することができる。
【００６２】
再び図１に関連して、本発明の第４実施形態では、スイッチは、±１２Ｖまでのそれ自体の保護ダイオードを有するＭａｘ３１３Ｑｕａｄ  ＳＰＳＴ（単極単投）スイッチのような、それら自体の内部保護ダイオードを持つように選択することができる。そのようなスイッチを設定可能な利得ステージに使用することにより、スイッチのこれらの内部保護ダイオードだけで過電圧保護を達成することができ、したがってこの場合、第１実施形態のツェナダイオードＤ１、Ｄ２を使用する必要が無い。さらに、上述した実施形態では、スイッチＳ２はいずれの利得モードでも閉じられず、したがって設定可能な利得ステージの第１（または他の）実施形態の代替的構成では、スイッチＳ２を設定可能な利得ステージから除去し、それによって５個のスイッチだけを残すことができる。
【００６３】
本発明に対し、その精神から逸脱することなく、多くの他の変更および変形を施すことができる。これらおよび他の変更の範囲は、付属の特許請求の範囲から明らかになるであろう。例えば、設定可能な利得ステージによって出力される信号を受け取り、かつ何らかの方法でこれらの信号を処理する、Ａ／Ｄ以外の他の装置のためのインピーダンスバッファおよび／または入力信号ダイナミックレンジ調整機構を提供するために、設定可能な利得ステージを利用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態に係る統一アナログ入力フロントエンドの全体的トポロジを示す回路レベル図である。
【図２】第１の実施形態の好適な構成における実際の抵抗値および容量値を提示した、統一アナログ入力フロントエンドの設定可能な利得ステージ部分を示す回路レベル図である。
【図３】減衰モードで動作する設定可能な利得ステージを示す回路レベル図である。
【図４】単位利得モードで動作する設定可能な利得ステージを示す回路レベル図である。
【図５】正利得モードで動作する設定可能な利得ステージを示す回路レベル図である。
【図６】第１実施形態の好適な構成に従って利用することのできるアナログデジタル変換器を示すブロック図である。
【図７】第１実施形態に係るシステムに対する誤差の影響を示すブロック図である。
【図８】本発明の第２実施形態に係る統一アナログ入力フロントエンドに結合された較正ユニットを示すブロック図である。
【図９】第２実施形態の好適な構成に係る較正ユニットを示す回路レベル図である。
【図１】
2008515359.tif 000005
【図２】
2008515359.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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