(57)【要約】  シリコン基板(11)上に純粋なゲルマニウムの層(12)を堆積することができる方法及び装置。このゲルマニウム層は、非常に薄く、約１４Åのオーダーであり、シリコン上の純粋なゲルマニウムに関する臨界厚さよりも小さい。該ゲルマニウム層(12)は、シリコン基板(11)と高ｋゲート層(13)との間の中間層として役立ち、該高ｋゲート層(13)はゲルマニウム層(12)の上に堆積される。ゲルマニウム層(12)は、高ｋ材料の適用中、酸化物界面層の発生を避けるのに役立つ。半導体構造におけるゲルマニウム中間層の適用は、酸化物不純物のための直列キャパシタンスの不利益無しで機能的な高ｋゲートを生じさせる。ゲルマニウム層(12)は更に移動度を改善する。
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面に堆積されたゲルマニウム層と、
前記ゲルマニウム層上に堆積された高ｋ材料の誘電層のスタック又は誘電層とを有し、
前記ゲルマニウム層がおおよそ１４オングストロームの厚さより小さいことを特徴とする半導体構造体。
【請求項２】
前記基板が、シリコン、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ＧａＡｓの他の合金化合物、及び、ＩｎＰの他の合金化合物からなるグループから選択された材料からなることを特徴とする請求項１に記載の半導体構造体。
【請求項３】
前記基板の層が、シリコン、ガリウムヒ素、インジウムリン、ガリウムヒ素の合金化合物、又は、インジウムリンの合金化合物の単結晶からなり、前記ゲルマニウム層がゲルマニウムの単結晶からなることを特徴とする請求項１に記載の半導体構造体。
【請求項４】
前記ゲルマニウム層が重量パーセント濃度で５％までの炭素を更に含むことを特徴とする請求項１に記載の半導体構造体。
【請求項５】
前記ゲルマニウム層が更に、ゲルマニウム格子で３原子層までのゲルマニウムからなることを特徴とする請求項１に記載の半導体構造体。
【請求項６】
前記誘電層が、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、珪酸塩、窒化ハフニウム、及びゲルマニウムオキシナイトライドからなるグループから選択されることを特徴とする請求項１に記載の半導体構造体。
【請求項７】
前記基板の層が、ゲルマニウムの層と格子ミスマッチが４．２％より小さいことを特徴とする請求項１に記載の半導体構造体。
【請求項８】
前記ゲルマニウム層が、転移を形成せず前記基板の層の上に仮像に形成されることを特徴とする請求項１に記載の半導体構造体。
【請求項９】
前記誘電層が、おおよそ１００オングストロームの厚さよりも小さいことを特徴とする請求項１に記載の半導体構造体。
【請求項１０】
露出した表面を備えた基板を提供するステップと、
シリコン層の露出した表面に、厚さがおおよそ１４オングストロームより小さい層のゲルマニウム層を堆積するステップと、を有し、堆積された前記ゲルマニウム層は露出した表面を備え、
前記ゲルマニウム層の露出した表面に高ｋ材料の誘電層のスタック又は誘電層を堆積するステップと、
を有することを特徴とする半導体構造体を形成する方法。
【請求項１１】
前記基板を提供するステップが更に、単結晶シリコンの露出した表面を備えたシリコン層を提供するステップからなることを特徴とする請求項１１に記載の方法。
【請求項１２】
前記基板を提供するステップが更に、単結晶ガリウムヒ素又はその合金化合物の露出された表面を備えたガリウムヒ素層を提供するステップからなることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記基板を提供するステップが更に、単結晶インジウムリン又はその合金化合物の露出された表面を備えたインジウムリン層を提供するステップからなることを特徴とする請求項１１に記載の方法。
【請求項１４】
前記ゲルマニウム層を堆積するステップが更に、化学蒸着法（ＣＶＤ）プロセスを介してゲルマニウムの層を堆積するステップからなることを特徴とする請求項１１に記載の方法。
【請求項１５】
前記ゲルマニウム層を堆積するステップが更に、分子線エピタキシー（ＭＢＥ）プロセスを介してゲルマニウムの層を堆積するステップからなることを特徴とする請求項１１に記載の方法。
【請求項１６】
前記ゲルマニウム層を堆積するステップが更に、原子層堆積（Atomic layer deposition；ＡＬＤ）プロセスを介してゲルマニウムの層を堆積するステップからなることを特徴とする請求項１１に記載の方法。
【請求項１７】
前記ゲルマニウム層を堆積するステップが更に、２次元成長モードでゲルマニウム層を成長させるステップからなることを特徴とする請求項１１に記載の方法。
【請求項１８】
前記ゲルマニウム層を堆積するステップが更に、重量パーセント濃度で５％までの炭素を備えたゲルマニウムを堆積させるステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１９】
前記ゲルマニウム層を堆積するステップが更に、ゲルマニウム結晶格子において３又はそれより少ない原子層を備えたゲルマニウム層を堆積するステップを含むことを特徴とする請求項１１に記載の方法。
【請求項２０】
その場（in situ）又は外部（ex situ）の方法を用いて酸化物の存在を最小にするように前記露出された基板表面を洗浄するステップを更に含むことを特徴とする請求項１１に記載の方法。
【請求項２１】
酸化物の存在を最小にするためにゲルマニウムの露出された表面を洗浄するステップを更に有することを特徴とする請求項１１に記載の方法。
【請求項２２】
高ｋ材料の誘電層を堆積するステップにおける誘電層が更に、酸化ハフニウム、酸化ジルコニウム、酸化チタニウム、酸化アルミニウム、珪酸塩、及び窒化ハフニウムからなるグループから選択された誘電材料からなることを特徴とする請求項１１に記載の方法。
【請求項２３】
露出された表面を備えた高純度の単結晶基板層を提供するステップと、
酸化物の存在を低減させるためにシリコン層の前記露出された表面を洗浄するステップと、
前記基板層の露出された表面上に高純度ゲルマニウムの層を堆積するステップと、を有し、前記ゲルマニウム層がシリコン層にエピタキシャルに適合し、前記ゲルマニウム層は、臨界厚さよりも小さく、前記堆積されたゲルマニウム層は露出した表面を備え、
酸化物の存在を低減させるために前記基板層の露出した表面を洗浄するステップと、
前記ゲルマニウム層の露出した表面に高ｋ材料の誘電層を堆積するステップと、
を有することを特徴とする半導体構造体を形成する方法。
【請求項２４】
前記高純度ゲルマニウムの層を堆積するステップが更に、厚さがおおよそ１４オングストロームよりも小さくなるように高純度のゲルマニウム層を堆積するステップからなることを特徴とする請求項２４に記載の方法。
【請求項２５】
前記誘電層を堆積するステップが更に、おおよそ１００オングストロームの厚さよりも小さい誘電層を堆積するステップを有することを特徴とする請求項２４に記載の方法。
【請求項２６】
高ｋ材料の誘電層を堆積するステップにおける誘電材料が更に、酸化ハフニウム、酸化ジルコニウム、酸化チタニウム、酸化アルミニウム、珪酸塩、窒化ハフニウム、ゲルマニウムオキシナイトライド、及び、酸化ランタンからなるグループから選択された誘電材料からなることを特徴とする請求項２４に記載の方法。
【請求項２７】
前記誘電層を堆積するステップが更に、厚さがおおよそ６０乃至８０オングストロームの間である誘電層を堆積するステップからなることを特徴とする請求項２４に記載の方法。
【請求項２８】
前記ゲルマニウムの層を堆積するステップが更に、化学蒸着法（ＣＶＤ）堆積プロセスを介してゲルマニウムの層を堆積するステップからなることを特徴とする請求項２４に記載の方法。
【請求項２９】
前記ゲルマニウムの層を堆積するステップが更に、分子線エピタキシー（ＭＢＥ）プロセスを介してゲルマニウムの層を堆積するステップからなることを特徴とする請求項２４に記載の方法。
【請求項３０】
前記ゲルマニウムの層を堆積するステップが更に、原子層堆積（Atomic layer deposition；ＡＬＤ）プロセスを介してゲルマニウムの層を堆積するステップからなることを特徴とする請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全体として半導体デバイス及びそれらの製造方法に関し、特にシリコン基板及び高Ｋ誘電材料と一緒に使用する界面ゲルマニウム層の使用に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、エレクトロニクス産業において広い用途が見いだされている。いくつかの特定のプロセス用途は、スイッチング、増幅、フィルタリング、及び他のタスクを含む。酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、現在使用されているＦＥＴデバイスのより一般的なタイプの一つである。それらは、例えば、ディジタル処理用途で著しい使用が見いだされている。ＭＯＳＦＥＴ構造は典型的には、ソースとドレインとの間に電流を流すことができる半導体チャネル内で電解を生成するために活性化された金属又はポリシリコンゲート電極を含む。
【０００３】
ムーアの法則に従って、設計者はトランジスタのサイズを縮小させることを試み続ける。トランジスタが小さくなればなるほど、ゲート誘電層も薄くなる。ゲート誘電層の厚さが薄くなり続けることは、技術的な問題を導く。ゲートの酸化シリコン誘電層を介するリークは、その厚さが減少するに従い指数関数的に増加する。将来的に提案されるゲート寸法は、誘電層が、純粋な「オン」及び「オフ」状態から漂遊しうるくらい薄い誘電層を要求する。その代わり、リークは、低パワー、又は、「漏洩（leaky）」オフ状態を導きうる。この挑戦は、将来のトランジスタ世代の成功に関して取り組まれなければならない。
【０００４】
提唱されている他の態様は、ゲート誘電層としての酸化シリコンの代わりに高ｋ材料を使用することである。高ｋは、高い誘電率のことを言い、材料がどれくらい電荷を保持することができるかの基準である。異なる材料は、電荷を保持する能力が異なる。高ｋ材料は、二酸化ハフニウム（ＨｆＯ2）、二酸化ジルコニウム（ＺｒＯ2）及び二酸化チタニウム（ＴｉＯ2）のような酸化化合物であり、二酸化珪素の値である、約３．９の誘電率をもつ。
【０００５】
誘電率はまた、トランジスタの性能に影響を及ぼす。ｋ値が増加すると、トランジスタの容量もまた増大する。この増加した容量により、トランジスタは、「オン」と「オフ」との間のスイッチング特性を発揮することができる。更に、高ｋ値は、高性能スイッチングに対応し、「オフ」状態、及び、「オン」状態中の高い電流フローにおいて非常にわずかな電流リークがあるだけである。加えて、誘電スタック（dielectric stack）における高ｋ材料は、最終的なトランジスタにおける電荷の移動度を改善することに繋がる。高ｋ材料の特徴である良好な電荷移動度は、トランジスタの性能、信頼性及び寿命を改善することができる。かかる高ｋ材料は、誘電スタックにおいて使用され得る可能性のある材料として著しく有望である。
【発明の開示】
【課題を解決するための手段】
【０００６】
しかしながら、エレクトロニクス産業界では、ここ数十年の間、誘電層の材料として二酸化珪素の使用が支配的であった。誘電層としての高ｋ材料の実験的な使用は、より薄い二酸化珪素層が採用されるとき明白でない他の製造及びプロセスの挑戦として意味深い。高ｋ材料の用途の更なる開発のために、これらの技術的な挑戦を克服することが望まれる。高ｋ材料が誘電層に使用されるときに明らかにされるある特定の問題は、シリコン層の表面での酸化物の形成のための弱い誘電性能である。
【０００７】
高ｋ誘電層における使用のために提案されている多くの材料は、酸素を含む化合物である。シリコン基板上のこれらの材料の更なる堆積は、酸化ステップを含む処理ステップを含む。材料の酸化の後にある元素の化学蒸着（ＣＶＤ）又はスパッタリングをすることは、高ｋ材料層を形成するための一つの例示的な処理の一種である。堆積プロセスにおいて存在する周りのガス、又は、酸化化合物それ自体から供給されるガスのいずれかの酸素が、シリコン基板の近位に存在する。この種の製造の結果、シリコン基板と高ｋ誘電層との間の層である界面層が現れる。界面層は、シリコンの基板と酸素との反応から生じる二酸化シリコンのような酸化物を含む。更に、これらの酸化物は性能を損じ、さもなければ、高ｋ誘電材料で達成される。
【０００８】
薄い二酸化シリコン層は、実質的に低ｋ界面層である。この種の低ｋ界面層は、高ｋ誘電層と直列にキャパシタのように電気的に作用する。二酸化シリコン界面層の影響は、ゲート誘電スタックの全体的なキャパシタンスを低減させ、かくして、高ｋ材料の使用の利点を無効にする。更に、界面層は、（ゲート誘電層のすぐ下の）チャネル領域での移動度の低減をもたらし、かくして、それに関連するデバイスの性能を低下させる。
【０００９】
従って、高ｋ誘電層のこれらの材料及び、これらの材料を適用する方法を発見することが望まれる。所望のプロセス及び材料は、ゲート誘電層における高ｋ材料と一緒に以前に使用されていた際に顕著な界面酸化物層の影響を低減又は除去すべきである。更に、ＦＥＴ製造で使用されている現在のプロセス技術で使用するのに適した、これらの材料及び方法を開発することが望ましい。また、半導体中の電荷移動度を改善し、半導体の有効な寿命を改善するように、高ｋ誘電材料を適用することもまた望ましい。本発明は、これらの１又はそれ以上の必要性を扱うものである。更に、本発明の他の所望の特徴及び特性は、本発明のこの技術的背景及び添付の図面と一緒に本発明の詳細な説明及び特許請求の範囲から明らかである。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を図面を参照して記載する。可能な限り、同じエレメントは同じ参照番号で記載する。
本発明の詳細な説明を単に例示的に以下に示すが、本発明、又は、本発明の用途及び使用を限定するものではない。
【００１１】
純粋なゲルマニウムの層をシリコン基板上に成長させることができることが発見された。このゲルマニウム層は非常に薄く、約１４オングストロームのオーダーであり、シリコン上の純粋なエピタキシャルゲルマニウムの臨界厚さよりも薄い。ゲルマニウム層は、シリコン基板と高ｋゲート層との間の中間層として役立つ。ゲルマニウム層は、高ｋ材料の適用中に、酸化物界面層の発生を妨げるのを助ける。ゲルマニウム界面層の適用により、酸化物不純物のための直列キャパシタンスの不利益なしで、高ｋゲート機能性を生じる。
【００１２】
図１を参照すると、本発明の実施形態によるゲルマニウム層を使用した半導体構造の概略図が示されている。図１に示された半導体構造は、図１のマルチレイヤー構造から図２に示された完成したトランジスタにトランジスタ構造を変形させるようなプロセスを示していることが当業者には理解されるであろう。図１に示したように、構造は、シリコンベース層１１、薄いゲルマニウム層１２、及び、高ｋ材料の誘電層１３からなる。シリコン層１１は、シリコンベース半導体の製造に使用されるようなシリコン基板である。別の実施形態では、シリコン層１１は、シリコン−オン−絶縁体（ＳＯＩ）材料からなっても良い。
【００１３】
別の実施形態では、層１１は、シリコンではない材料からなる。任意の材料は、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ＧａＡｓのいかなる合金化合物、及び、ＩｎＰのいかなる合金化合物を含む。
【００１４】
図２を参照すると、完成したトランジスタの代表的な例を示す。このトランジスタは、図１の出発構造から形成される。シリコンベース層１１、ゲルマニウム層、及び、誘電層１３に加えて、完成したトランジスタは、ソース領域１４及びドレイン領域１５を更に有する。更に、誘電スタックの物理的な構造は、ゲート内に誘電層１３を変形させるように形成される。これは、完成したトランジスタ内に半導体スタックを変形させるようにプロセスを製造することの一部であることを当業者は理解するであろう。
【００１５】
図１に示した半導体構造を進展させる方法は、シリコン基板１１の準備で始まる。これは、半導体技術において使用されるいかなる周知のプロシージャを介しても達成することができる。例えば、基板はバルクシリコン基板であって良い。別の実施形態では、半導体基板は、シリコン−オン−絶縁体タイプ基板であってもよい。基板はまた、ｐドーピングのようなドーパントを含んでも良い。基板１１の進展は、材料の層、この場合では、ゲルマニウム層１２が堆積される基板の露出された表面を提供する。好ましい実施形態では、露出されたシリコン表面は、表面酸化物が実質的にない単結晶材料である。シリコン層１１が単結晶シリコン材料からなることも好ましい。
【００１６】
シリコン基板１１を作り出すステップに加えて、基板１１は、露出された表面で酸化物を除去又は低減するように任意の処理を追加的に受けても良い。クリーニング・プロシージャは、露出された表面をフッ化水素酸の溶液で洗浄すること、並びに、半導体産業で使用される他のクリーニング・プロシージャを含む。クリーニング・プロシージャは、当業界で知られている、その場（in situ）又は外部（ex situ）洗浄方法に従って良い。シリコン材料が、特に露出された表面で、実質的に汚染がないことはより好ましい。当業界で知られているように、シリコン基板のプロセスは、酸素の存在を最小にするために不活性雰囲気か又は真空で行われる。
【００１７】
次のステップでは、ゲルマニウム１２の層がシリコン層の露出された表面上に堆積される。このステップの完了の際に、ゲルマニウム層１２は、以前に露出したシリコン表面又は露出した表面の一部を被覆する。ゲルマニウム層１２の完了の際に、それは露出した表面を有する。高ｋ材料のような後の材料は、その表面上に堆積されうる。
【００１８】
ある実施形態では、ゲルマニウム層１２は高純度ゲルマニウムであるのが好ましい。この実施形態では、ゲルマニウム中の不純物又は他の材料は避けられる。ゲルマニウム層の厚さは臨界厚さ以下であるのが好ましい。他の実施形態では、ゲルマニウム層１２は、少量の炭素を含むことができる。
【００１９】
シリコン上にゲルマニウム層を堆積する方法は、分子線エピタキシー（ＭＢＥ）及び化学気相蒸着（ＣＶＤ）を含む。ＭＢＥは、原子スケールで材料成長の制御をすることができる方法である。ＭＢＥはまた、良好な制御、再現性、及びスループットで薄いエピタキシャル層を可能とする。かくして、ＭＢＥは、薄いゲルマニウム層の堆積によく適している。分子線エピタキシーは、超高真空環境で固体ソース蒸着を採用し、材料は典型的には空気シャッターのような供給システムによって個別に制御される。このプロセスは、柔軟性を提供し、高い再現性を伴うコンピュータ制御下で製造される複雑な合金及び超格子構造を可能にする。
【００２０】
ＭＢＥ成長方法のある実施形態では、まずシリコンウェハは、ＭＢＥチャンバ内に配置される。ゲルマニウムソースが、１又はそれ以上の噴散セル内にロードされる。各噴散セルは、ゲルマニウムの塊変形を促進するように所望のレベルに加熱される。ＭＢＥチャンバは、高レベルの真空を提供するために真空引きされるのが好ましい。シリコンウェハは、ウェハ上にゲルマニウムのエピタキシャル成長を促進するために所望の温度に加熱される。ＭＢＥ装置内のシャッターが、所望の長さの時間の間、ＭＢＥチャンバにゲルマニウムを露出させるために開けられる。シリコンウェハの回転のように、ＭＢＥ堆積に共通の他の制御は、システムに包含されて良い。シリコン基板上にゲルマニウムのエピタキシャル２次元成長を促進するように、時間、温度、及びエネルギ転送のような制御パラメータが選択される。他の任意の堆積プロシージャもまた、ゲルマニウム層を形成するのに使用されうる。これらの方法は、有機金属気相成長（ＭＯＣＶＤ）、原子層成長（atomic layer deposition、ＡＬＤ）、原子気相成長（atomic vapor deposition、ＡＶＤ）、物理蒸着法（ＰＶＤ）、化学溶液成長（chemical solution deposition、ＣＳＤ）、パルスレーザ成長（ＰＬＤ）、又は同様な方法を含む。
【００２１】
図３を参照すると、シリコン結晶と適合するゲルマニウムの結晶格子の図を示す。結晶のシリコン部分が層３０として示され、ゲルマニウム部分は層３１である。純粋なゲルマニウム結晶のゲルマニウム原子の間の間隔が、純粋なシリコン結晶のシリコン原子の間の間隔よりも大きいので、ゲルマニウム及びシリコンのそれら自体による結晶構造は、ミスマッチする。しかしながら、所定の厚さ以下では、ゲルマニウム結晶は、シリコン結晶層上にエピタキシャル成長されうる。臨界厚さ以下の厚さでは、ゲルマニウム格子構造におけるゲルマニウム原子は、シリコンの格子構造にマッチするように適合することができる。ゲルマニウム格子は、垂直方向にゲルマニウム格子を伸張させることにより、水平面でシリコンに適合するように伸張又は圧縮する。しかしながら、臨界厚さを超える厚さでは、ゲルマニウム結晶は、シリコン結晶に適合するように緊張を伸張させることができず、ゲルマニウム結晶はリラックスし、かくしてあるポイントでブレークする。このブレークポイントは、臨界厚さと呼ばれる。シリコン結晶に適合したゲルマニウムの薄い層に関して、その臨界厚さは、おおよそ１４オングストロームである。この臨界厚さは、結晶格子におけるゲルマニウム原子のおおよそ３乃至４原子層に相当する。かくして、ゲルマニウム結晶格子は、ゲルマニウム原子の３又はそれ以下の原子層を有することが好ましい。
【００２２】
基板上に成長されたゲルマニウム層は、基板上に仮像に形成されるのが好ましく、それは、ゲルマニウムが、ゲルマニウムと基板材料とに関する臨界厚さまで適合するエピタキシャル格子であることを意味する。更に、好ましい仮像成長は、転位なしでゲルマニウム層を形成する。随意的に、基板層は、ゲルマニウムとの格子ミスマッチが４．２％より小さいのが好ましい。シリコン、ガリウムヒ素、インジウムリン及びそれらの合金以外の好ましい基板層は、シリコンの格子間隔よりもゲルマニウムにより近い格子間隔を備えたものが好ましい。かくして、これらの材料の上でのゲルマニウム層の成長は、ゲルマニウム層でより小さな応力を生成する。ガリウムヒ素、インジウムリン、及び、それらの合金は、ゲルマニウムに対して４．２％より小さい格子ミスマッチを有する。
【００２３】
ゲルマニウム層は、臨界厚さよりも大きな厚さでシリコン上に成長させることができ得る。これは、ゲルマニウムに少量の炭素を包含させることにより達成される。ゲルマニウム格子中の炭素原子は、ゲルマニウム結晶を破砕することなく緩和させることができる。かくして、ゲルマニウム結晶がシリコン格子に適合し、臨界厚さを超えて成長したとき、ゲルマニウム結晶における応力は、局所の炭素で決定する。ゲルマニウム中の大体１％濃度の炭素は、おおよそ１０％だけゲルマニウム結晶を緩和する。別の実施形態では、ゲルマニウム層は、重量パーセントで５％の炭素まで包含する。ゲルマニウム層は、臨界厚さよりも大きいのが望ましい。
【００２４】
ゲルマニウム界面層の成長は、Stranski-Krastanov成長モードが起こるのが好ましい。シリコン上でのゲルマニウム成長は、２次元モード（Stranski-Krastanov）または３次元モード（Volmer-Weber）で成長することができる。図を参照すると、図４は、シリコン層１１上にゲルマニウム層１２の２次元成長を表し、図５は、シリコン基板１１上にゲルマニウム「アイランド」１６の３次元成長を表す。２次元成長は、ゲルマニウムの層の成長によって特徴付けられ、層は原子層であってよい。２次元成長モードでは、ゲルマニウムの第１の原子層は、シリコン表面上で成長する。第１の層上にゲルマニウムの第２の原子層の堆積が続く。対照的に、３次元成長は、クラスタ又は「アイランド」におけるゲルマニウム材料の堆積によって特徴付けられ、ゲルマニウムの各アイランドは、ゲルマニウム自体の多くの原子層からなる。更に、３次元成長モードでは、ゲルマニウムアイランドは、互いに接触せず、シリコン表面のパッチが依然として露出している。２次元モードで成長する純粋ゲルマニウムの層が臨界厚さを通過するとき、ゲルマニウム成長は、ゲルマニウム格子が緩和するように３次元成長モードに変更される。かくして、ゲルマニウム層は、シリコン上におおよそ１４オングストロームの純粋なゲルマニウムの臨界厚さで、又は、その臨界厚さ以下で保持されるべきである。ゲルマニウム層の成長は、２次元成長から３次元成長に変形しないのが好ましい。
【００２５】
ゲルマニウムは、シリコン上のゲルマニウムの堆積が、さもなければ二酸化シリコン界面層を形成する著しいレベルの酸化物を生成しない状況の一部では、界面層に関して好ましい材料として選択される。ゲルマニウムは、化学的に安定な酸化物構造を容易に形成しない。酸素欠乏雰囲気で純粋なゲルマニウムがシリコン上に堆積されるとき、かくして、酸化物は、最小になる。シリコンが反応する酸素は最小になる。かくして、従来技術の方法の困難性は回避される。良好な製造の限界は、酸素の存在を最小にするようにすることであることは当業者には承知されているであろう。例えば、酸素の存在を避けるために、真空又は不活性雰囲気中での操作が含まれる。高純度材料の使用はまた、酸化物の存在を小さくする。
【００２６】
堆積されたゲルマニウム層１２では、酸化物の存在を低減するために更に処理されうる。かかる処理は、フッ化水素酸、又は、他の洗浄剤で処理されるような洗浄ステップを含む。この点で、ゲルマニウム層の露出された表面は、誘電層における高ｋ材料の堆積を容易にする。
【００２７】
誘電層は、ゲルマニウム層の露出した表面で堆積される。好ましい実施形態では、誘電層は厚さ１００オングストロームよりも小さい。ゲルマニウム上に高ｋ材料を堆積する周知の方法は以下の通りである。
【００２８】
ここで使用している「高ｋ」又は「高ｋ誘電材料」は、約１０又はそれ以上のｋ値を備えた誘電材料を意味する。かかる高ｋ誘電材料は、例えば、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタニウム、酸化アルミニウム、及び他の材料を含む。一般的な高ｋ誘電材料では、二酸化、三酸化及びより高次の酸化物、及び、約２０またはそれ以上のｋ値を備えたいかなる強誘電性材料であるこれらの材料を包含する。更に、高ｋ誘電材料は、珪酸ハフニウム、他のシリカ化合物、ハフニウムシリコンオキシナイトライド、ゲルマニウムオキシナイトライド、及び、他のオキシナイトライドのような化合物を含む。
【００２９】
材料が特定の化学名称又は化学式によって呼ばれるとき、その材料は、化学名称によって識別される化学量論的に抽出された化学式の非化学量論的なバリエーションを含んでもよい。かくして、例えば、酸化ハフニウムは、化学式ＨｆＯ2の組成、並びに、１と２のそれぞれからある量だけｘ又はｙのいずれかを変化させたＨｆxＯyを化学量論的に抽出した両方を含んでよい。
【００３０】
少なくとも１つの実施形態を本発明の詳細な説明において表したが、巨大な数の変形が存在することは明らかであろう。例示的な実施形態は単なる例であり、適用可能な範囲を制限するものでない。
【図面の簡単な説明】
【００３１】
【図１】本発明のある実施形態によるゲルマニウム界面層を使用した半導体構造の概略図である。
【図２】本発明のある実施形態によるプロセスのステップで作られたトランジスタ構造体の概略図である。
【図３】本発明のある実施形態によるゲルマニウム結晶及びシリコン結晶の格子構造の概略図である。
【図４】２次元構造におけるシリコン層上に成長されたゲルマニウム層の概略図である。
【図５】３次元構造におけるシリコン層状に成長されたゲルマニウム層の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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