(57)【要約】入力データ信号を集積回路上の他の回路網に提供するための回路網は、粗遅延チェーンおよび微遅延チェーンを含む。これらの２つの遅延チェーンは、カスケードにすることが可能であり、必要に応じて、非常に広い範囲の可能な遅延量を提供する。これらの遅延量は、微遅延チェーンを使用することによって、細かく段階付けされ得る。これらの遅延チェーンを含む可変遅延回路網は、プログラマブルロジックデバイス（「ＰＬＤ」）などで、有益に使用される。
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【特許請求の範囲】
【請求項１】
選択可能な遅延量によって、信号を遅延させるための回路網であって、
選択可能な個数の比較的大きな遅延インクリメントによって、該信号を遅延させるための第一の回路網と、
選択可能な個数の比較的小さな遅延インクリメントによって、該信号を追加的に遅延させるための第二の回路網と
を備える、回路網。
【請求項２】
前記大きなインクリメントは、全て実質的に等しい遅延量である、請求項１に記載の回路網。
【請求項３】
前記小さなインクリメントは、全て実質的に等しい遅延量である、請求項２に記載の回路網。
【請求項４】
前記大きなインクリメントのそれぞれは、複数整数個の前記小さなインクリメントに、ほぼ等しい、請求項３に記載の回路網。
【請求項５】
前記大きなインクリメントのそれぞれは、前記小さなインクリメントの２倍〜Ｎ倍のインクリメントに等しく、Ｎは０でない正の整数である、請求項３に記載の回路網。
【請求項６】
前記第一の回路網は、前記選択可能な個数の比較的大きな遅延インクリメントを選択するように、プログラマブルである、請求項１に記載の回路網。
【請求項７】
前記第二の回路網は、前記選択可能な個数の比較的小さな遅延インクリメントを選択するように、プログラマブルである、請求項１に記載の回路網。
【請求項８】
前記第一の回路網は、前記選択可能な個数の比較的大きな遅延インクリメントによって遅延される中間信号を生成し、前記第二の回路網は、該中間信号に動作して、前記選択可能な個数の比較的小さな遅延インクリメントによって、その信号を追加的に遅延させる、請求項７に記載の回路網。
【請求項９】
複数のタップを有する遅延チェーン回路網と、
該複数のタップのうちの１つを選択して、前記選択可能な個数の比較的大きな遅延インクリメントによって、前記信号を遅延させるためのマルチプレクサ回路網と
をさらに備える、請求項１に記載の回路網。
【請求項１０】
前記第二の回路網は、選択可能な信号伝播速度を有する遅延チェーン回路網を備える、請求項１に記載の回路網。
【請求項１１】
前記信号が、前記第一の回路網および前記第二の回路網によって処理された後、該信号を登録するための登録回路網をさらに備える、請求項１に記載の回路網。
【請求項１２】
前記信号が、前記第一の回路網によって処理された後、あるいは該信号が、前記登録回路網によって登録された後のいずれかに、該信号を出力として選択するためのマルチプレクサ回路網をさらに備える、請求項１１に記載の回路網。
【請求項１３】
前記信号が、前記第一の回路網および前記第二の回路網によって処理された後、該信号を登録するための第二の登録回路網をさらに備え、該第二の登録回路網は、前記登録回路網をクロックするために使用されるクロック信号に対して反転されているクロック信号によって、クロックされる、請求項１１に記載の回路網。
【請求項１４】
出力信号として、（１）前記第一の回路網によって処理された後の前記信号、（２）前記登録回路網によって登録された後の該信号、および（３）前記第二の登録回路網によって登録された後の該信号のうちの一つを選択するためのマルチプレクサ回路網をさらに備える、請求項１３に記載の回路網。
【請求項１５】
第二の選択可能な個数の前記比較的大きなインクリメントによって、前記信号を遅延させるための第三の回路網をさらに備える、請求項１４に記載の回路網。
【請求項１６】
第二の出力信号として、（１）前記第三の回路網によって処理された後の前記信号、（２）前記登録回路網によって登録された後の該信号、および（３）前記第二の登録回路網によって登録された後の該信号のうちの一つを選択するための第二のマルチプレクサ回路網をさらに備える、請求項１５に記載の回路網。
【請求項１７】
選択可能な個数の比較的大きな遅延インクリメントおよび選択可能な個数の比較的小さな遅延インクリメントによって、入力信号を選択的に遅延させるための遅延回路網と、
該遅延回路網によって、該信号が処理された後、該信号を登録するための登録回路網と、
出力信号として、（１）該遅延回路網によって処理された後の該信号、および（２）該登録回路網によって登録された後の該信号のうちの一つを選択するための選択回路網と
を備える、ＰＬＤ用の入力回路網。
【請求項１８】
前記信号が、前記遅延回路網によって処理された後、該信号を登録するための第二の登録回路網をさらに備え、該第二の登録回路網は、前記登録回路網をクロックするために使用されるクロック信号に対して反転されているクロック信号によって、クロックされる、請求項１７に記載の入力回路網。
【請求項１９】
前記選択回路網は、前記出力信号を、（３）前記第二の登録回路網によって登録された後の前記信号として、追加的に選択することが可能である、請求項１８に記載の入力回路網。
【請求項２０】
第二の選択可能な個数の前記比較的大きな遅延インクリメントによって、前記信号を遅延させるための第二の遅延回路網と、
第二の出力信号として、（１）該第二の遅延回路網によって処理された後の該信号、（２）前記登録回路網によって登録された後の該信号、および（３）前記第二の登録回路網によって登録された後の該信号のうちの一つを選択するための第二の選択回路網と
をさらに備える、請求項１８に記載の入力回路網。
【請求項２１】
選択可能な遅延量によって、信号を遅延させるための回路網であって、
複数の形式で、該信号を出力するための第一の遅延チェーン回路網であって、該複数の形式のそれぞれは、該信号に対して、異なる個数の比較的大きな遅延インクリメントを有する、第一の遅延チェーン回路網と、
中間信号として、該複数の形式のうちの一つを選択するための選択回路網と、
選択可能な個数の比較的小さな遅延インクリメントによって、該中間信号を遅延させるための第二の遅延チェーン回路網と
を備える、回路網。
【請求項２２】
前記選択回路網は、前記複数の形式のうちのどれが選択されるかに対して、プログラマブルである、請求項２１に記載の回路網。
【請求項２３】
前記第二の遅延チェーン回路網は、前記比較的小さな遅延インクリメントの前記個数に対して、プログラマブルである、請求項２１に記載の回路網。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の背景）
本発明は、可変遅延回路網に関し、より具体的には、提供される信号の遅延量に対してプログラマブルである遅延回路網に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（「ＰＬＤ」）は、可変遅延回路網を含むことが有益である回路網の例である。ＰＬＤ内のこのような回路網は、デバイスへの入力データ信号の到着と、そのデータ信号のそのデバイスのコア（例えば、プログラマブルロジック）回路網への配信との間の遅延を調整するために、使用され得る。その入力データ信号は、そのデバイスの入力／出力（「Ｉ／Ｏ」）セルの中に登録されることも、登録されないこともあり得、また、この入力データ信号が、このデバイスのコアに到達するとき、そのＩ／Ｏセルによって、そのデータ信号が、登録されることも、登録されないこともあり得る。そのデータ信号は、このハンドリングの過程の中で、遅延されて、デバイス上の他の信号（例えば、クロック信号）に対して、そのタイミングを改善する必要があり得る。この信号がどのように使用されるか（例えば、この信号が登録されるかどうか、どこに登録されるか）は、どの程度の量、どの程度正確にデータ信号が、遅延される必要があるかに影響し得る。データ信号の一部の使用においては、比較的大きな遅延量であるが、比較的広い範囲の許容可能値を必要とし得る。データ信号の他の使用においては、比較的小さい遅延量だけを必要とし得るが、より高い精度をともなって必要とし得る。データ信号のさらに別の使用においては、大きな遅延量と、その遅延に対する精度とを必要とし得る。
【発明の開示】
【課題を解決するための手段】
【０００３】
（発明の概要）
本発明に従うと、選択可能な遅延量によって、信号を遅延させるための回路網は、選択可能な個数の比較的大きな遅延インクリメントによって、該信号を遅延させるための第一の回路網と、選択可能な個数の比較的小さな遅延インクリメントによって、該信号を追加的に遅延させるための第二の回路網とを含み得る。様々な実施形態において、該第一の回路網および該第二の回路網は、個別に使用され得るか、あるいは該第一の回路網および該第二の回路網は、カスケードにされ（直列に使用され）得る。カスケードにされた場合において、この回路網は、信号遅延全体の精密制御を、考えられる信号遅延全体の大きな範囲、または幅広い範囲にわたって、可能にする。この幅広い範囲は、（その大部分に対して）第一の回路網によって提供される一方で、精度は、第二の回路網によって提供される。
【０００４】
本発明のさらなる特徴、その性質および様々な実施形態は、添付図面および以下の詳細な説明から、より明らかになる。
【発明を実施するための最良の形態】
【０００５】
（詳細な説明）
図１に示される例示的な遅延回路網は、プログラマブルロジックデバイス（「ＰＬＤ」）内の入力／出力（「Ｉ／Ｏ」）セルまたはモジュール１０内に含まれるが、回路網の他での使用もまた、可能である。遅延回路網は、入力信号のハンドリングと関係して、使用されるのみであるので、図１には、Ｉ／Ｏセル１０の入力信号ハンドリングの部分のみが示される。このＩ／Ｏセル回路網は、セル１０のＩ／Ｏピンまたはパッド２０とＰＬＤのコア回路網３０との間に、接続される。図示される回路網は、入力信号をパッド２０からコア３０に、幾つかの異なる方法のうちの任意の方法で、搬送するために使用され得る。さらに、入力信号が、コア３０にＣＤＡＴＡ０ＩＮとして搬送される方法は、この入力信号が、コア３０にＣＤＡＴＡ１ＩＮとして搬送される方法と同じであることも、異なることもあり得る。
【０００６】
図１は、以下の素子、すなわち、（１）Ｉ／Ｏバッファ４０、（２）粗遅延チェーン５０、（３）微遅延チェーン６０、（４）マルチプレクサ７０、８０ａ、８０ｂ、９０、１２０ａ、および１２０ｂ、（５）レジスタ１００ａおよび１００ｂ、（６）ラッチ１１０、ＮＯＲゲート１３０ａおよび１３０ｂ、（７）インバータ１４０ａおよび１４０ｂ、（８）ＮＡＮＤゲート１５０、ならびに（９）インバータ１６０を含む。
【０００７】
遅延チェーン５０は、その（以下に、より詳細に記載される）出力タップ間の遅延インクリメントが、微遅延チェーン６０が制御されて、生成し得る遅延インクリメントよりも大きいので、粗遅延と称される。例えば、微遅延チェーン６０は、８つの異なる遅延量を有し得、これらの遅延は、ＲＡＭビットＲ４４〜Ｒ４６のプログラマブルな制御によって、選択され得る。これらの異なる遅延量は、時間的に等間隔離れていることが好ましく、この間隔は、微インクリメントと称される。粗遅延チェーン５０もまた、自身が、（例えば、以下に、より詳細に議論されるようなマルチプレクサ８０ａと関連して）生成し得る８つの異なる遅延量を有し得る。これらの異なる遅延量もまた、時間的に等間隔離れていることが好ましく、この場合における間隔は、粗インクリメントと称される。特に好ましい実施形態において、８つの微インクリメントの合計は、１つの粗インクリメントに、ほぼ等しい。これによって、本発明の回路網によって可能であるように、粗遅延チェーン５０および微遅延チェーン６０が、カスケードにされる（すなわち、粗遅延チェーン５０が、微遅延チェーン６０と直列接続される）とき、細かな間隔を空けた利用可能な遅延量は、６４個にもなる。この点を幾分か一般化すると、各粗インクリメントは、微インクリメントの２倍〜Ｎ倍に等しいことが、特に好ましい（ここで、Ｎは、０でない任意の正の整数である）。粗インクリメントと微インクリメントとのこのタイプの関係は、遅延選択制御信号のコード化を効率的にするために、望ましい。
【０００８】
ここで、図１の回路網をより詳細に考慮すると、パッド２０に付与されるデータ入力信号は、バッファ４０によって、バッファされる。バッファ４０の出力信号は、粗遅延チェーン５０の第一の（ゼロ遅延）出力を考慮し得る。この信号は、遅延チェーン５０の残部と、またマルチプレクサ８０ａおよび８０ｂのそれぞれの第一の入力端末と称され得るものとに付与され得る。これらの第一の入力端末は、図１において、０００とラベル付けされる。遅延チェーン５０は、７つの連続する粗遅延インクリメントによって、自身に付与される信号を遅延させる。この信号は、これらの粗遅延インクリメントのそれぞれの後に、遅延チェーン５０の複数のタップのうちの一つのタップ上に、出力される。例えば、第一のインクリメントの後、信号は、マルチプレクサ８０ａおよび８０ｂのそれぞれの（００１とラベル付けされた）第二の入力端末に付与される。２つのインクリメントの後に、この信号は、マルチプレクサ８０ａおよび８０ｂのそれぞれの（０１０とラベル付けされた）第三の入力端末に付与される。この進行は、第七のインクリメントの後に、この信号が、マルチプレクサ８０ａおよび８０ｂのそれぞれの（１１１とラベル付けされた）第八の入力端末に付与されるまで、続く。
【０００９】
マルチプレクサ８０ａは、ＲＡＭビットＲ２７、Ｒ４３、およびＲ３４のプログラミングによって、制御可能であり、自身の入力信号の任意の一つを選択して、自身の出力信号とする。マルチプレクサ８０ｂは、プログラマブルなＲＡＭビットＲ２９、Ｒ２８、およびＲ３５に応答して、同様に動作する。マルチプレクサ８０ａによってなされる入力信号の選択は、マルチプレクサ８０ｂによってなされる入力信号の選択と同じことも、異なることもあり得る。
【００１０】
マルチプレクサ８０ａの出力信号は、微遅延チェーン６０と、またマルチプレクサ１２０ａの（００とラベル付けされた）第一の入力端末とに付与される。マルチプレクサ８０ｂの出力信号は、マルチプレクサ１２０ｂの第一（００）の入力端末に付与される。
【００１１】
微遅延チェーン６０は、本明細書で前述したように、８つの細かくインクリメントされた遅延量のうちの任意のものによって、自身に付与される信号を遅延させ得る。微遅延チェーン６０によって導入される遅延量は、上述のように、どのようにＲＡＭビットＲ４４〜Ｒ４６がプログラミングされるかによって、制御される。例えば、ＲＡＭビットＲ４４〜Ｒ４６の中にプログラミングされる値は、信号が遅延チェーン６０を介して伝播する速度を制御し得る。
【００１２】
微遅延チェーン６０の出力信号は、マルチプレクサ７０の一つの入力端末（１とラベル付けされた端末）に、付与される。マルチプレクサ７０は、ＮＡＮＤゲート１５０の出力信号によって制御され、遅延チェーン６０から信号を選択し、マルチプレクサの出力信号とする。
【００１３】
マルチプレクサ７０の出力信号は、マルチプレクサ９０の一つの入力端末（０とラベル付けされた端末）と、レジスタまたはフリップフロップ１００ｂのＤ入力端末とに、付与される。マルチプレクサ９０は、ＲｅｇＳｃａｎ入力信号によって制御可能であり、マルチプレクサ７０から信号を選択し、レジスタまたはフリップフロップ１００ａのＤ入力端末へ付与する。
【００１４】
レジスタ１００ａのＱ出力信号は、マルチプレクサ１２０ａおよび１２０ｂのそれぞれの（０１とラベル付けされた）第二の入力端末に付与される。レジスタ１００ｂのＱ出力信号は、ラッチ回路１１０のＤ入力端末に付与される。ラッチ１１０のＱ出力信号は、マルチプレクサ１２０ａおよび１２０ｂのそれぞれの（１０とラベル付けされた）第三の入力端末に付与される。レジスタ１００ａは、図示されるクロック信号における立ち上がりエッジによって、クロックされる。レジスタ１００ｂは、クロック信号における立ち下がりエッジによって、クロックされる（クロック信号は、レジスタ１００ｂに付与するために、インバータ１６０によって反転されている）。クロック信号における立ち上がりエッジはまた、ラッチ回路１１０をエネーブルにして、ラッチ回路に付与される信号を（ＤからＱに）パスする。ラッチ１１０の目的は、レジスタ１００ａおよび１００ｂの出力を同期させ、マルチプレクサ１２０ａおよび１２０ｂへの出力が、そのクロック信号の立ち上がりエッジで、変化するようにすることである。レジスタ１００ａおよび１００ｂは、ダブルデータレート（「ＤＤＲ」）レジスタとして、一緒に使用され、ＣＤＡＴＡ０ＩＮおよびＣＤＡＴＡ１ＩＮを介して、同時に、コア３０を駆動し得る。レジスタ１２０ａおよび１２０ｂは、クロック信号の立ち上がりエッジおよび立ち下がりエッジによって、それぞれクロックされて、１つのクロックサイクルの中の２つのデータ入力を獲得するので、これら２つのデータ入力は、ＰＬＤコア回路網３０に送信される前に、クロック信号の立ち上がりエッジ上で、ラインアップされなくてはならない。これが、ラッチ１１０の目的である。
【００１５】
マルチプレクサ１２０ａへの第四の入力は、ＶＣＣのよう固定信号であり得る。同様のことは、マルチプレクサ１２０ｂへの第四の入力にも当てはまる。
【００１６】
マルチプレクサ１２０ａは、プログラマブルなＲＡＭビットＲ３２およびＲ３３によって制御され、その入力信号のうちの一つを選択して、その出力信号とする。マルチプレクサ１２０ｂは、ＲＡＭビットＲ３７およびＲ３８によって、同様にプログラマブルに制御される。マルチプレクサ１２０ａおよび１２０ｂは、同じ信号を選択して、出力し得るか、あるいは異なる信号を選択し得る。
【００１７】
ＮＯＲゲート１３０ａおよび１３０ｂが、ＦＲＺＬＯＧＩＣ信号によって、エネーブルにされるとき、これらのゲートは、それらのそれぞれのマルチプレクサの出力信号を、それらのそれぞれのインバータ１４０ａおよび１４０ｂを介して、ＰＬＤコア回路網３０に、パスする。
【００１８】
以上の記述から、パッド２０からの入力信号は、幾つかの異なる方法で、コア３０に付与され得ることが明らかである。それらの方法には、（１）登録あり、または登録なし、および／または（２）遅延あり、または遅延なしを含む。遅延が、用いられる場合、遅延は、粗遅延のみ、微遅延のみ、あるいは粗遅延とともにカスケードされた微遅延であり得る。これらの様々なオプションの例は、次の段落で、考慮される。
【００１９】
マルチプレクサ１２０ａから利用可能な可能性をまず考慮すると、未登録信号が所望される場合、マルチプレクサ１２０ａは、プログラマブルに制御され、その第一の（００）入力端末からの信号を選択して、その出力信号とする。マルチプレクサ８０ａのプログラマブルな制御によって選択されるので、この信号は、（粗遅延なしを含む）任意の粗遅延量を有し得る。登録信号が、マルチプレクサ１２０ａから所望される場合、マルチプレクサ１２０ａへの第二の（０１）入力が、選択され得る。第二の入力が選択される場合、登録信号は、レジスタ１００ａから来て、その信号は、カスケードされた粗遅延および微遅延の任意の量（ゼロ粗遅延を含む）を有し得る。これは、その信号が、レジスタ１００ａに到達する前に、素子５０、８０ａ、および６０の一部または全てを通過した結果である。任意の所望の粗遅延量（ゼロ遅延を含む）が、素子５０および８０ａによって、提供され、選択される。この粗遅延量に、任意の所望の微遅延量（ゼロ微遅延を含む）が、追加される。この微遅延量は、ＲＡＭビットＲ４４〜Ｒ４６によって制御されるような素子６０によって提供される。マルチプレクサ１２０ａへの第三の入力は、ＤＤＲ動作が望まれる場合に、選択され得る。ここでも、信号は、任意の粗遅延量および／または微遅延量を有し得る。遅延は、上述されたレジスタ１００ａへと向かう信号の遅延と同じであり、同じ方法によって生成される。
【００２０】
マルチプレクサ１２０ａからの最後の可能性は、その１１入力信号の選択からの結果である。
【００２１】
ここで、マルチプレクサ１２０ｂからの出力信号に対する可能性に移ると、第一の可能性（マルチプレクサ１２０ｂをプログラミングして、その００入力端末に付与される信号を出力することによって、選択可能である）は、マルチプレクサ８０ｂからの未登録出力である。これは、粗遅延チェーン５０から利用可能な任意の数の粗遅延インクリメント（ゼロ遅延を含む）によって、遅延され得る信号である。使用されるインクリメントの個数は、マルチプレクサ８０ｂのプログラマブルな制御によって、選択される。これは、したがって、マルチプレクサ１２０ａへの第一の（００）入力の選択から利用可能であるものと同じ種類の信号であるが、マルチプレクサ８０ａおよび８０ｂによって選択される遅延量は、同じであることも、互いに異なることもあり得る。
【００２２】
マルチプレクサ１２０ｂからの第二および第三の可能性は、マルチプレクサ１２０ａからの第二および第三の可能性と同じである。なぜなら、これらのマルチプレクサの双方への０１入力および１０入力は、同じだからである。
【００２３】
マルチプレクサ１２０ｂからの第四の可能性は、その１１入力信号の選択の結果から生じる。
【００２４】
今までに記載されなかった図１の少数の信号および素子は、本発明に従う回路網の動作に対して、重要ではない。例えば、ＦＲＺＬＯＧＩＣ信号およびその関連回路網は、制御された方法で、回路網の動作を起動するなどの目的のために提供される。ＲｅｇＳｃａｎ信号および関連回路網は、レジスタが、ある種のテスティングの間に、スキャンチェーンで動作し得るようにするために、提供される。素子７０および１５０は、レジスタ１００ａおよび１００ｂの同期したクリアを実行するために、使用される。ＮＡＮＤゲート１５０へのラベルの付いていない入力は、ＳＣＬＲ信号である。この機能は、ＲＡＭビットＲ３０によって、選択的に、エネーブルにされる。この機能が、エネーブルにされると仮定すれば、ＳＣＬＲ信号が、アサートされるとき、その信号は、レジスタを、次のクロックサイクルでのＲＡＭビットＲ３１（１または０）によって特定された値に、設定する。
【００２５】
遅延チェーン５０および６０は、多数の異なる方法で、構築され得るが、粗遅延チェーン５０の例示的な構造は、図２に示され、微遅延チェーン６０の例示的な構造は、図３に示される。図２において、（図１のＩ／Ｏバッファ４０からの）遅延チェーン入力信号は、インバータ２１０によって、反転される。インバータ２１０の出力信号は、インバータ２３０ａおよび直列の遅延回路素子２２０ｂ〜２２０ｈに付与される。各遅延素子２２０は、自身を介して伝播する信号に、１つの粗遅延インクリメントを追加する。各遅延素子２２０の出力信号は、インバータ２３０ｂ〜２３０ｈのそれぞれの一つに付与される。インバータ２３０ａ〜２３０ｈの出力は、それぞれマルチプレクサ８０ａおよび８０ｂへの０００〜１１１入力（図１）である。
【００２６】
図３において、（図１のマルチプレクサ８０ａからの）遅延チェーン入力は、マルチプレクサ３３０の一つの入力および直列の遅延回路素子３２０ｂ〜３２０ｈに付与される。各遅延素子３２０は、自身を介して伝播する信号に、１つの微遅延インクリメントを追加する。各遅延素子３２０の出力信号は、それぞれマルチプレクサ３３０へのさらなる入力である。ＲＡＭビットＲ４４〜Ｒ４６（図１）は、その入力マルチプレクサ３３０のうちのどの一つを出力するかを選択する。マルチプレクサ３３０の出力は、図１のマルチプレクサ７０へと向かう。
【００２７】
遅延チェーン回路網５０／６０にとって、（避けられない）できるだけ小さな遅延を内在させておくことが、望ましい。遅延チェーン回路網のゼロ遅延を有する０００制御設定が、可能であるべきである。これが可能でない場合、全ての他の設定は、等しい量のインクリメントを維持するために、この同じゼロでない遅延を自身の上に追加することになる。
【００２８】
以上の記述は、本発明の原理の単なる例示に過ぎないことと、本発明の範囲および精神から逸脱することなく、当業者によって、様々な改変がなされ得ることは、理解されるべきである。例えば、粗遅延インクリメントおよび微遅延インクリメントの（絶対的および相対的な）サイズおよび利用可能な個数は、上述された例示的な実施形態と異なり得る。同様に、マルチプレクサ１２０ａおよび１２０ｂを介して出力され得る信号の特定の選択は、以上に図示され、記載された選択と異なり得る。粗遅延チェーンおよび微遅延チェーンをカスケードにするための回路網におけるこれらのチェーンの順序は、図１に示されるものと異なり得る。例えば、これらのチェーンをカスケードにするための回路網において、微遅延チェーンは、粗遅延チェーンに先行し得る。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明に従って構築された回路網の例示的な実施形態の簡略模式ブロック図である。
【図２】図２は、図１の回路網の特定の部分の例示的な構造のより詳細であるが、依然として簡略な模式ブロック図である。
【図３】図３は、図１の回路網の特定の別の部分の例示的な構造のより詳細であるが、依然として簡略な模式ブロック図である。
【図１】
2008533916.tif 000003
【図２】
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【図３】
2008533916.tif 000005
【国際調査報告】
2008533916.tif 000006
2008533916.tif 000007
2008533916.tif 000008