(57)【要約】  アクティブマトリックスディスプレィバックプレーン（１００）は、可撓性誘電基板（２０２）をアニーリングすることによって形成され、次いで、アニールされた基板の表面に、相互接続（２４０）、１またはそれ以上のピクセル電極（１１４）、および、１またはそれ以上の薄膜トランジスタ（ＴＦＴ）（１１２）を形成する。相互接続（２４０）は、互いに電気的に結合され、間隔が隔てられた別々の電極を含む。相互接続電極の一方は、ＴＦＴ（１１２）に電気的に結合され、相互接続電極の他の一方は、ピクセル電極（１１４）に電気的に結合され、それによりＴＦＴ（１１２）とピクセル電極（１１４）とが電気的に相互接続される。
2008530797.tif 000002
【特許請求の範囲】
【請求項１】
可撓性誘電基板（２０２）上にアクティブマトリックスディスプレィバックプレーン（１００）を形成する方法であって、
可撓性誘電基板（２０２）の表面にゲート層（２１２）を形成するステップと、
前記ゲート層（２１２）の上にゲート誘電層（２１４）を形成するステップと、
前記ゲート誘電層（２１４）の少なくとも一部の上にアモルファスシリコン（ａ−Ｓｉ）層（２１６）を形成するステップと、
前記ａ−Ｓｉ層（２１６）の上にインター金属誘電層（２１８）を形成するステップと、
前記インター金属誘電層（２１８）の一部を選択的に除去するステップであって、それにより前記ａ−Ｓｉ層（２１６）の上の少なくともソースコンタクト領域及びドレインコンタクト領域を露出させる、ステップと、
前記ソースコンタクト領域にソースコンタクト（２２２）を形成するステップと、
前記ドレインコンタクト領域にドレインコンタクト（２２４）を形成するステップと、
を有することを特徴とする方法。
【請求項２】
前記可撓性誘電基板（２０２）をアニーリングするステップを更に有することを特徴とする請求項１に記載の方法。
【請求項３】
前記可撓性誘電基板（２０２）が、ポリエチレンナフタレート（ＰＥＮ）からなることを特徴とする請求項１に記載の方法。
【請求項４】
前記可撓性誘電基板（２０２）の表面上に窒化シリコン（ＳｉＮｘ）誘電バリア層（２０８）の層を形成するステップを
更に有することを特徴とする請求項１に記載の方法。
【請求項５】
前記ゲート層（２１２）が、ニッケルクロム（ＮｉＣｒ）からなり、
前記誘電層（２１４）が、窒化シリコン（ＳｉＮｘ）からなる
ことを特徴とする請求項１に記載の方法。
【請求項６】
前記インター金属誘電層（２１８）を形成するステップが、
ＰＥＣＶＤプロセスを介して約３０００Åの厚さのＳｉＮｘの層を堆積するステップと、
前記ＳｉＮｘ層の上にフォトレジスト層を堆積するステップと、
マスクを形成するためにフォトレジスト層をパターニングするステップと、
前記ＳｉＮｘインター金属誘電層をエッチングするステップであって、それにより、その一部を選択的に除去し、前記ａ−Ｓｉ層（２１６）の上のドレインコンタクト領域及びソースコンタクト領域を露出させる、ステップと、
を有することを特徴とする請求項１に記載の方法。
【請求項７】
前記ソースコンタクト（２２２）及びドレインコンタクト（２２４）の上に伝導材料の層を形成するステップと、
前記伝導材料の一部を選択的に除去するステップであって、それにより、少なくともソース（２２６）およびドレイン（２２８）電極を互いに電気的に絶縁させる、ステップと
を更に有することを特徴とする請求項１に記載の方法。
【請求項８】
前記ドレインコンタクト（２２４）に電気的に結合されたピクセル電極（１１４）を前記基板の表面に形成するステップを更に有することを特徴とする請求項１に記載の方法。
【請求項９】
前記基板の表面に相互接続コンダクタ（２４２）を形成するステップと、
前記相互接続コンダクタ（２４２）の上にピクセル電極コンタクト（２４６）と相互接続コンタクト（２４４）を形成するステップと、
少なくとも前記ピクセル電極コンタクトの上にピクセル電極（１１４）を形成するステップと、
を更に有することを特徴とする請求項１に記載の方法。
【請求項１０】
少なくとも第１の表面（２０４）と第２の表面（２０６）とを備え、アニールされた可撓性誘電基板（２０２）と、
前記アニールされた可撓性誘電基板の第１の表面（２０４）に形成された薄膜トランジスタ（ＴＦＴ）（１１２）と、
前記アニールされた可撓性誘電基板の第１の表面（２０４）に形成されたピクセル電極（１１４）と、
前記アニールされた可撓性誘電基板（２０２）の上に形成された相互接続（２４０）と、
を有し、前記相互接続（２４０）が、そこに形成されたピクセル電極コンタクト（２４６）及び相互接続コンタクト（２４４）を備えたコンダクタ（２４２）を包含し、前記相互接続コンタクト（２４４）が、前記ＴＦＴ（１１２）に電気的に結合され、前記ピクセルコンタクト（２４６）が、前記ピクセル電極（１１４）に電気的に結合されたことを特徴とする、
アクティブマトリックスディスプレィ（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックスディスプレィに関し、特に、可撓性基板に直接に薄膜トランジスタ（ＴＦＴ）ディスプレィバックプレーンを形成する方法に関する。
【背景技術】
【０００２】
最近、軍事および民生の両方の用途について可撓性のアクティブマトリックス（ＡＭ）ディスプレィの開発に関する関心が高まっている。少なくとも部分的には、アクティブマトリックスディスプレィ技術が、比較的堅牢で、フルカラーで、軽量で、低消費電力で、ローコストな可撓性ディスプレィを実現する可能性を提供するためであろう。現在、ほとんどのアクティブマトリックスディスプレィは、固いガラス基板を使用している。これらの固いアクティブマトリックスディスプレィの多くは、多くの用途及びサイズで民生用に使用されてきている。例えば、比較的小さいサイズ（例えば、〜対角線２インチ）のディスプレィは、ディジタルカメラや携帯電話に使用されている。比較的大きなサイズ（例えば、≧対角線１５インチ）のアクティブマトリックスディスプレィは、例えば、パーソナルコンピュータ（ＰＣ）やテレビ（ＴＶ）を含む他の多くの消費製品に使用されている。
【０００３】
固いアクティブマトリックスディスプレィは一般的に信頼性が高く頑丈であるけれども、可撓性アクティブマトリックスディスプレィの可能性を高める利点もあると確信する。例えば、可撓性アクティブマトリックスディスプレィは、使用、移動、およびストレージ中に、満足のいく堅牢さ及びユニークな形状を内在するのに、ユニークなディスプレィ用途を可能にしうる。可撓性ディスプレィはまた、ロールツーロール製造法に影響を受けやすく、製造コストにおいて著しい低廉を提供しうる。
【０００４】
あいにく、アクティブマトリックスディスプレィを製造する現在のプロセスは典型的には、可撓性プラスチック基板を使用したアクティブマトリックスディスプレィの製造には適していない。それは、少なくとも一部として、基板上に薄膜トランジスタ（ＴＦＴ）を形成するのに使用される典型的な薄膜よりも著しく大きい（〜２０ｐｐｍ対から３ｐｐｍ）ＣＴＥ（熱膨張率）を備えた可撓性基板によるものである。その結果、プロセス中、可撓性基板のカーリングおよびラッピングを導き出しうる熱応力が生じる。殆どの例では、カールされおよびラッピングされた基板に種々のフォトリソグラフィオペレーションを導入することは不可能であり、それにより、不可能でないとしても、基板処理を完了させるプロセスを行うことをより困難にさせている。更に、種々のＴＦＴプロセスオペレーション中に、可撓性基板は収縮し、その結果、寸法が不安定になり、層間のアライメントの正確性を困難にさせる。
【０００５】
それ故、ＴＦＴプロセス中に基板に著しい熱応力を生じさせない、及び／又は、比較的寸法が安定した可撓性基板上に直接、アクティブマトリックスディスプレィバックプレーンを形成する方法が必要とされている。本発明は、１又はそれ以上のこれらの必要性に着目する。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明は、ＴＦＴおよびピクセル電極が可撓性基板上に直接形成されるＴＦＴディスプレィバックプレーンを提供する。ある実施形態では、単なる例示であるが、可撓性誘電基板上にアクティブマトリックスディスプレィバックプレーンを形成する方法であって、可撓性誘電基板の表面にゲート層を形成するステップと、ゲート層の上にゲート誘電層を形成するステップと、ゲート誘電層の少なくとも一部の上にアモルファスシリコン（ａ−Ｓｉ）層を形成するステップと、ａ−Ｓｉ層の上にインター金属誘電層を形成するステップと、ａ−Ｓｉ層の上のインター金属誘電層の一部を選択的に除去するステップと、それにより、ａ−Ｓｉ層の上の少なくともドレインコンタクト領域およびソースコンタクト領域を露出させ、ソースコンタクト領域にソースコンタクトを形成するステップと、ドレインコンタクト領域にドレインコンタクトを形成するステップとを有する方法が開示されている。
【０００７】
別の例示的な実施形態では、基板に形成されたピクセル電極と薄膜トランジスタ（ＴＦＴ）とを電気的に相互接続する方法であって、基板上に伝導材料層を形成するステップと、伝導材料層の上にピクセル電極コンタクトと相互接続コンタクトを形成するステップと、相互接続コンタクトにＴＦＴを電気的に結合するステップと、ピクセル電極をピクセル電極コンタクトに電気的に接続するステップとを有する方法を開示する。
【０００８】
更に別の実施形態では、アニールされた可撓性誘電基板と、薄膜トランジスタ（ＴＦＴ）と、ピクセル電極と、相互接続とを有するアクティブマトリックスディスプレィバックプレーンを開示する。アニールされた可撓性誘電基板は、少なくとも第１の表面及び第２の表面を有する。ＴＦＴは、アニールされた可撓性誘電基板の第１の表面に形成される。ピクセル電極は、アニールされた可撓性誘電基板の第１の表面上に形成される。相互接続は、アニールされた可撓性誘電基板に形成され、コンダクタ、相互接続コンタクト、およびピクセル電極コンタクトを含む。相互接続コンタクト及びピクセル電極コンタクトはコンダクタの上に形成される。相互接続コンタクトは、ＴＦＴに電気的に接続され、ピクセルコンタクトはピクセル電極に電気的に接続される。
【発明を実施するための最良の形態】
【０００９】
本発明の以下の詳細な説明は単に例示的なものであり、本発明の使用及び用途に関して本発明を制限するものではない。更に、本発明の以下の詳細な説明、および、上述の背景技術の如何なる記載も本発明を拘束するものではない。これに関して、ここでのディスプレィバックプレーンは、各ピクセルを絵師御するのに使用される各ディスプレィピクセルに関する薄膜トランジスタのアレイを含む。しかしながら、トランジスタはまた、例えば有機発光ディスプレィ、電気泳動ディスプレィのような他のアクティブマトリックスディスプレィデバイスにも使用されうる。
【００１０】
アクティブマトリックスディスプレィバックプレーン１００の例示的な実施形態の概略図を図１に示し、これには、複数のゲートバスライン１０２、複数のデータバスライン１０４、ゲートドライバ回路１０６、データドライバ回路１０８、複数の薄膜トランジスタ（ＴＦＴ）１１２、および、複数のピクセル電極１１４を含む。ゲートバスライン１０２およびデータバスライン１０４は、ゲートドライバ回路１０６およびデータドライバ回路１０８のそれぞれに各々接続され、それぞれそこから供給されるデータ信号電圧を入力し、ゲートドライブ信号を受信する。
【００１１】
ＴＦＴ１１２は、ゲートターミナル１１６、ソースターミナル１１８および、ドレインターミナル１２２をそれぞれ含み、ゲートバスライン１０２のうちの一つと、データバスライン１０４のうちの一つと、ピクセル電極１１４のうちの一つにそれぞれ結合される。例示された実施形態では、各ＴＦＴ１１２のゲートターミナル１１６は、ゲートバスライン１０２のうちの一つに接続され、各ＴＦＴ１１２のソースターミナル１１８は、データバスライン１０４のうちのひとつに接続され、各ＴＦＴ１１２の度ラインターミナル１２２は、ピクセル電極１１４のうちの一つに結合される。かくして、ゲートドライバ回路１０６が、１又はそれ以上のゲートバスライン１０２を介して、１又はそれ以上のゲートターミナル１１６にゲート選択ドライブ信号を供給するとき、関連するＴＦＴ１１２は、ターンオンされる。その結果、データドライバ回路１０８から、ターンオンされたＴＦＴ１１２に関連するデータバスライン１０４に供給された入力信号電圧は、関連するピクセル電極１１４に供給され、それにより、関連するディスプレィピクセル（図示せず）からの光放射を制御する。
【００１２】
図２では、バックプレーン１００の一部の断面を示し、ＴＦＴ１１２のうちの一つと、ピクセル電極１１４のうちの一つをより詳細に図示する。図２に示したように、ＴＦＴ１１２およびピクセル電極１１４は、可撓性基板２０２の上に各々形成される。第１の表面２０４および第２の表面２０６を含む可撓性基板２０２は、例えば、プラスチックのような可撓性誘電材料からなるのが好ましい。種々の他の可撓性誘電材料が現在知られており、または将来開発されることが明らかであるけれども、特に好ましい実施形態では、可撓性誘電材料はポリエチレンナフタレート（ＰＥＮ）であるのが好ましい。ＴＦＴ１１２またはピクセル電極１１４がその第１の表面２０４に形成される前に、可撓性基板２０２が形成される特定の可撓性誘電材料が問題ではなく、可撓性基板２０２はアニールされる。アニールされた可撓性基板２０２は、アニールされていない可撓性基板よりも寸法的により安定する。その結果、上述した、可撓性基板２０２、ＴＦＴ１１２およびピクセル電極１１４の間の熱応力の差から生じる熱応力は、著しく低減する。好ましい基板のアニーリングプロセスのより詳細な記載は、後述する。
【００１３】
上述したようなＴＦＴ１１２およびピクセル電極１１４は、アニールされた可撓性誘電基板２０２の第１の表面２０４上に形成される。好ましくは、その前に、第１の表面２０４および第２の表面２０６は、誘電体２０８の層で被覆される。例示の実施形態では、ＴＦＴ１１２は、ゲート電極２１２、ゲート誘電層２１４、アモルファスシリコン（ａ−Ｓｉ）層２１６、インター金属誘電層２１８、ソースコンタクト２２２，ドレインコンタクト２２４、ソース電極２２６、ドレイン電極２２８、パッシベーション層２３２，および、誘電被覆層２３４を含む。伝導材料からなるゲート電極２１２は、図１に示したゲートターミナル１１６と電気的に等しく、それと同じように機能する。同様にソース２２６およびドレイン２２８電極層は、それぞれ図１に示したソース１１８およびドレイン１２２と電気的に等しく、同じように機能する。
【００１４】
一般的に知られているように、ソース２２２とドレイン２２４コンタクトの間に配置されたインター金属誘電層２１８の長さ（Ｌ）は、ＴＦＴ１１２のチャネル長を規定する。更に、電荷キャリアはソースコンタクト２２２とドレインコンタクト２２４の間を移動するけれども、ａ−Ｓｉ層２１６は、ＴＦＴチャネルとして機能する。より詳細には後述するように、ソースコンタクト２２２及びドレインコンタクト２２４は、それぞれコンタクト向上層２３６およびバリア層２３８から形成されるのが好ましい。コンタクト向上層２３６は、例えば、しきい値電圧を低減させ、サブしきい値スロープを増加させることによってＴＦＴパフォーマンスを改善し、バリア層２３８は、安定金属伝導層として機能し、オーミックコンタクトを形成し、下に横たわる反応コンタクト向上層２３６を保護する。
【００１５】
パッシベーション層２３２および誘電被覆層２３４は、デバイスのパッシベーション及び／又は保護を提供するためにピクセル電極１１４の一部、および、ＴＦＴ１１２の上に形成される。更に、例示された実施形態では、パッシベーション層２３２は、ＴＦＴ１１２の上に形成され、誘電被覆層２３４は、ピクセル電極１１４の一部およびパッシベーション層２３２の上に形成される。
【００１６】
図２にも示されているように、例示の実施形態では、ピクセル電極１１４は、相互接続２４０を介してドレイン電極２２８に電気的に接続される。相互接続２４０は、コンダクタ２４２、相互接続コンタクト２２４，ピクセル電極コンタクト２４６、および、インター金属誘電層２１８の一部を含む。より詳細については後述する相互接続コンダクタ２４２は、ゲート電極２１２と同時に形成され、同じ材料で、同じ厚さで形成されるのが好ましい。更に、より詳細には後述するように、相互接続コンタクト２２４および、ピクセル電極コンタクト２４６はともに、ソースコンタクト２２２およびドレインコンタクト２２４と同時に、同じ材料で、同じ厚さで形成されるのが好ましい。
【００１７】
構造的な観点からディスプレィバックプレーンの記載された実施形態について、記載されたバックプレーン１００を形成する特定の好ましいプロセスを開示する。これについては、図３乃至１１を適宜参照するのが好ましい。説明の明快および容易のために、図２に示したものと同様の断面を簡略化したものを使用する。更に、単一のＴＦＴ１１２、単一のピクセル電極１１４、および、単一の相互接続２４０に関して方法を記載するけれども、複数のＴＦＴ１１２、ピクセル電極１１４および相互接続２４０が同じ基板２０２に形成されることは明らかである。
【００１８】
図３を参照すると、バックプレーン１００の開始材料として基板２０２が記載されている。上述の通り、基板２０２は、可撓性誘電材料からなるのが好ましく、その後のプロセスステップを通して形状が安定するように改良するために、その材料の処理可能な最大温度で又はそれに近い温度でアニールされる。記載された実施形態では、基板２０２は、ＰＥＮからなり、基板は、約１８０℃の温度、約１ミリトールの真空の環境で約１６時間アニールされる。この温度、圧力、時間のプロファイルは単なる例示であり、基板２０２に関して使用される特定の可撓性誘電材料に依存して変化するのは明らかである。しかしながら、ＰＥＮ基板に関するこの特定の温度、圧力、時間のプロファイルは、残りのプロセスステップ中に２５ｐｐｍより小さい収縮を生じる。
【００１９】
更なる処理の前に、引き続いてのプロセスステップは、種々の薄膜堆積およびフォトリソグラフィプロセスを含む。かくして、例示していないけれども、引き続いての薄膜堆積プロセス中、可撓性基板２０２の外周（例えば、基板エッジから約０．１インチ）は、薄膜堆積中は、基板２０２を実質的にフラットに保持するようにピクチャーフレームタイプの固定具で保持される。更に、これもまた表示されていないけれども、フォトリソグラフィプロセス中、基板２０２は、ガラスと基板２０２の間に、水の薄い層のような界面活性剤でガラス基板（図示せず）に基板２０２を一時的に取り付けることにより、または、真空チャックの使用のいずれかによりフラットを保持する。更に、また表示されていないけれども、プロセス中であって、アニーリングおよびバリアコーティングの後、基板２０２が、比較的形状的に安定している間、基板２０２は、例えば窒素パージされたグローブボックスのような湿気のない環境に保存されるのが好ましい。これは、湿気の吸収のために生じうる形状の変化を最小にするのに好ましい。
【００２０】
バックプレーン形成方法の記載に戻ると、図４には、アニーリングプロセス後であって、いかなる薄膜処理ステップの前において、アニールされた可撓性誘電基板２０２が、その第２の側２０４及び第２の側２０６の両方において誘電材料２０８で被覆される。表示された実施形態では、誘電体２０８は、約３０００Åの厚さで堆積されたＳｉＮｘである。誘電体２０８は、種々の堆積（又は形成）プロセスを用いて堆積（又は、さもなければ形成）されうるけれども、表示された実施形態では、誘電材料２０８は、プラズマ促進化学蒸着（ＰＥＣＶＤ）を使用して堆積される。
【００２１】
アニールされた可撓性誘電基板２０２が、誘電体２０８にいったん被覆されたならば、薄膜処理ステップは始まる。最初に、図５に示しちゃおうに、ゲート電極２１２および相互接続コンダクタ２４２が、誘電体２０８の上で、基板の第１の表面２０４に同時に形成される。好ましくは、ゲート電極２１２および相互接続伝導材料層２４２は、適当な厚さまで、現在において周知または将来において開発されるであろう種々のタイプの電気的伝導材料の一つを堆積することによって形成される。表示された実施形態では、ゲート電極２１２および相互接続コンダクタ２４２は、約１５００Åの厚さまでＮｉＣｒをスパッタリング堆積させ、より詳細には後述するエッチバック（etch-back）またはリフトオフ（lift-off）フォトリソグラフィ技術のような在来のフォトリソグラフィ技術を使用して、堆積されたＮｉＣｒをパターニング及びエッチングすることにより形成される。使用される特定のフォトリソグラフィ技術は問題ではなく、完了の際、フォトレジスト層（図示せず）が基板から剥離される。図５には示されていないけれども、ゲート電極２１２は、同じパターニングプロセスの一部としてゲートバスライン１０２を含むようにパターニングされうる。
【００２２】
図５を引き続き参照すると、ゲート電極２１２および相互接続コンダクタ２４２が形成された後、ゲート誘電層２１４およびａ−Ｓｉ層２１６がゲート電極２１２の上に形成される。表示された実施形態では、ゲート電極層２１４およびａ−Ｓｉ層２１６は、約１６０℃でＰＥＣＶＤプロセスを使用してともに堆積され、適当な形状にパターニング及びエッチングされる。しかしながら、これは単なる例示であり、種々の他のプロセスがこれらの層２１４および２１６を形成するのに用いられ得ることは明らかである。更に、誘電層２１４は、厚さが変化する種々の誘電材料のうちの一つを有するけれども、表示された実施形態では、ゲート誘電材料は、約２５００Åの厚さまで堆積されたＳｉＮｘである。同様に、ａ−Ｓｉ層２１６は、厚さを変化するように堆積されうるけれども、表示された実施形態では、約１０００Åの厚さまで堆積される。
【００２３】
少なくとも表示された実施形態では、ゲート誘電層２１４およびａ−Ｓｉ層２１６は、単一の堆積プロセスの一部として連続して堆積される。しかしながら、これは単なる例示であり、これらの層２１４，２１６は、２つの別々の堆積プロセスを介して個別に堆積されうる。更に、ＴＦＴ１１２の特定の設計に依存して、ゲート誘電層２１４及び／又はａ−Ｓｉ層２１６は、種々のデバイスジオメトリの一つを規定するようにパターニング及びエッチングされうる。表示された実施形態では、ゲート誘電層２１４およびａ−Ｓｉ層２１６は、互いに整列され、ゲート電極２１２の上の中央に配置されたアイランドを一緒に形成する。
【００２４】
図６を参照すると、いったん、ゲート誘電層２１４およびａ−Ｓｉ層２１６が形成されると、インター金属誘電層２１８が次いで形成される。インター金属誘電層２１８は、種々の誘電材料の一つであり、厚さを変化させる酔おうに形成（又は、堆積）されうる。しかしながら、表示された実施形態では、インター金属誘電層２１８は、約３０００Åの厚さを備えたＳｉＮｘからなる。インター金属誘電層２１８は、種々の周知の形状又は堆積技術のうちの一つを使用して更に形成されうる。しかしながら、表示された実施形態では、インター金属誘電層２１８は、ＰＥＣＶＤと「部分的な」エッチバックフォトリソグラフィプロセスを結合した技術を使用して形成される。より詳細に「部分的な」エッチバックフォトリソグラフィプロセスを記載する前に、在来のエッチバックフォトリソグラフィプロセスおよび在来のリフトオフフォトリソグラフィプロセスをまずは完全に記載する。
【００２５】
在来のエッチバックフォトリソグラフィプロセスについては一般的に知られているように、材料層が基板または他の材料層の表面上に堆積され（または、さもなければ形成される）。次いで、フォトレジストの層が、その堆積された材料層の上に堆積される。次いで、フォトレジスト層は、フォトリソグラフィを使用してパターニングされ、フォトレジスト層の選択された部分は除去され、下に横たわる材料層の部分が露出される。次いで、マスクとして残ったフォトレジスト層を使用して、下に横たわった材料層の露出された部分がエッチングによって除去される。残ったフォトレジスト層／マスクは、次いで、除去される。
【００２６】
在来のリフトオフフォトリソグラフィプロセスでは、フォトレジストの層が最初に表面上に堆積される。フォトレジスト層は次いで、フォトリソグラフィを使用してパターニングされ、フォトレジスト層の選択された部分が除去され、下に横たわった表面の部分が露出される。次いで、引き続きの材料堆積中に、残ったフォトレジスト層は、マスクとして機能する。その後、材料層は、フォトレジスト層／マスク上に、および、下に横たわる表面の露出された部分の上に堆積される。いったん、材料層が堆積されたならば、フォトレジスト層／マスクの上に堆積された材料層のそれらの部分、および、フォトレジスト層／マスクは、化学的に「リフトオフ（lifted off）」され、表面の露出された部分の上に材料層を残す。かくして、このフォトリソグラフィ技術では、フォトレジスト層／マスクは、ときどきリフトオフマスクと呼ばれる。
【００２７】
また詳細な説明の記載に戻ると、上述したように、インター金属誘電層２１８が、ＰＥＣＶＤおよび「部分的」エッチバックフォトリソグラフィプロセスを使用して形成される。ここで用いたように、これは、インター金属誘電層２１８がエッチングされた後に、このフォトレジスト層／マスク（図６では図示せず）が除去されないことを意味する。かくして、堆積されたインター金属誘電層２１８のエッチングに続いて、後により詳細に述べる引き続きのフォトリソグラフィプロセス中に、フォトレジスト層／マスクは、適所に残り、リフトオフマスクとして使用される。いずれのケースにおいても、図６に示したように、インター金属誘電層堆積中に使用されるフォトレジスト層が、ソースコンタクトビア６０２、ドレインコンタクトビア６０４、相互接続コンタクトビア６０６、および、ピクセル電極コンタクトビア６０８という４つのコンタクトビアを含むようにパターニングされる。開示されているように、ソースコンタクト２２２、ドレインコンタクト２２４、相互接続コンタクト２４４および、ピクセル電極コンタクト２４６はそれぞれ、ソースコンタクトビア６０２、ドレインコンタクトビア６０４、相互接続コンタクトビア６０６および、ピクセル電極コンタクトビア６０８にそれぞれ形成される。
【００２８】
上述したソースコンタクト２２２、ドレインコンタクト２２４、相互接続コンタクト２４４および、ピクセル電極コンタクト２４６の各々は、コンタクト向上層２３６およびバリア層２３８を有する。図７を参照すると、コンタクト向上層２３６およびバリア層２３８は、例えば、熱蒸着プロセス、および、リフトオフマスクのような以前のステップからのフォトレジスト層／マスクを使用して、インター金属誘電層２１８の上に連続して堆積される。例示された実施形態では、コンタクト向上層２３６およびバリア層２３８は、それぞれ７００Åの厚さのＹｂおよびＮｉＣｒの層を有するのが好ましいが、他の材料及び厚さを使用することもでき得る。いずれにしても、これらの層２３６，２３８の堆積（または、形成）に続いて、次いで、種々の周知の方法を使用してリフトオフマスクが除去される。開示された実施形態では、リフトオフマスクは、超音波アセトンバスで除去される。
【００２９】
図８に示したように、いったんソースコンタクト２２２、ドレインコンタクト２２４、相互接続コンタクト２４４、および、ピクセル電極コンタクト２４６がそれぞれ形成されたならば、ソース２２６およびドレイン２２８電極が形成される。そうするために、現在周知または、将来開発されうる種々の材料の堆積方法及びフォトリソグラフィ技術を使用して、アルミニウムのような伝導材料の単一層が堆積され、パターニングされ、エッチングされる。例示された実施形態では、アルミニウム層が、スパッタリング技術を使用して堆積され、次いで、上述したエッチバックフォトリソグラフィ技術を使用してパターニング及びエッチングがなされる。特定の技術を採用することは問題ではなく、アルミニウム層が堆積される厚さは変化するが、開示された実施形態では、アルミニウムは、約４０００オングストロームの厚さに堆積される。図８に示しちゃおうに、フォトレジストがパターニングされ、アルミニウム層がエッチングされた後、ソース電極２２６は、ソースコンタクト２２２に電気的に結合され、ソースコンタクト２２２の上に延び、ドレイン電極２２８は、ドレインコンタクト２２４と相互接続コンタクト２４４に電気的に結合され、それらの上およびそれらの間に延びる。しかしながら、ピクセル電極コンタクト２４６は、露出されたままである。
【００３０】
ソース電極２２６およびドレイン電極２２８が形成された後、パッシベーション層２３２が形成される。図９に示したように、形成されたとき、パッシベーション層２３２は、ＴＦＴ１１２および相互接続２４０の一部の上に延びる。ここに記載したような以前の層の各々のように、パッシベーション層２３２は、種々の誘電材料のうちの一つからなり、種々の厚さを有しうる。更に、パッシベーション層２３２は、現在周知または将来開発されうる種々の材料堆積方法およびフォトリソグラフィ技術を使用して形成されうる。例示された実施形態では、パッシベーション層２３２は、ＳｉＮｘからなり、ＰＥＣＶＤを使用して約３６００Åの厚さまで堆積される。更に、パッシベーション層２３２は、上述の「部分的」エッチバックフォトリソグラフィ技術を使用してパターニング及びエッチングがなされるのが好ましい。かくして、堆積されたパッシベーション層２３２がエッチングされた後、フォトレジスト層／マスクは、除去されず、引き続きのフォトリソグラフィプロセスに関してリフトオフマスクとして使用される。
【００３１】
続いて図９を参照すると、パッシベーション層の堆積中に使用されたフォトレジスト層（図示せず）が、ピクセル電極コンタクトビア９０２をも含むようにパターニングされる。かくして、ピクセル電極コンタクト２４６は、露出されたままである。その結果、図１０を参照すると、ピクセル電極１１４が引き続いて形成されるとき、ピクセル電極コンタクト２４６に電気的に接続される。かくして、ピクセル電極１１４は、ピクセル電極コンタクト２４６、相互接続コンダクタ２４２、および、相互接続コンタクト２４４を介してＴＦＴドレイン電極２２８に電気的に接続される。
【００３２】
ピクセル電極１１４は、例えば、リフトオフマスクのような以前のステップからのフォトレジスト層／マスクおよびスパッタリングプロセスを使用して、パッシベーション層２３２の一部と、ピクセル電極コンタクト２４６の上に適当な材料層を堆積することによって形成される。ピクセル電極１１４は、現在周知又は将来開発されうる種々の適当な材料からなり、種々の適当な厚さに堆積されうる。例示された実施形態では、ピクセル電極１１４は、インジウム錫酸化物（ＩＴＯ）からなり、約１０００Åの厚さに堆積される。ピクセル電極１１４の堆積（又は形成）に続いて、リフトオフマスクは、超音波アセトンバスで除去されるが、現在周知又は将来開発されうる他の種々の方法を使用して除去されうる。
【００３３】
ピクセル電極１１４が形成された後、誘電被覆層２３４が形成される。そうするために、誘電材料の層が、現在周知又は将来開発されうる種々の材料の堆積方法及びフォトリソグラフィ技術を使用して堆積され、パターニングされ、エッチングされる。例示された実施形態では、誘電材料層は、ＰＥＣＶＤ技術を使用して堆積され、堆積された誘電材料層は、上述のエッチバックフォトリソグラフィ技術を使用してパターニング及びエッチングされる。特定の技術を採用することが問題ではなく、誘電層の材料及び厚さは変化し、例示された実施形態では、材料はＳｉＮｘからなり、約３６００Åの厚さまで堆積される。図１１に示したように、フォトレジストがパターニングされ、被覆層２３４がエッチングされた後、ピクセル電極１１４の一部は被覆されないまま残る。
【００３４】
上述したプロセスを使用して製造された可撓性バックプレーン１００は、更なるディスプレィ製造のために準備される。例えば、図１２に示したように、図２の可撓性バックプレーン１００は、底部発光１２１０アーキテクチャを備えた可撓性アクティブマトリックスＯＬＥＤディスプレィの製造を完了するために、有機発光ダイオード（ＯＬＥＤ）構造スタック１２０２、カソード層１２０４、および、追加の薄膜封止層１２０６及び１２０８で集積される。ＯＬＥＤ構造スタック１２０２は、アクティブマトリックスバックプレーン１００の上に低分子ＯＬＥＤデバイス構造またはポリマーＯＬＥＤデバイス構造のいずれかを製造するために、周知のインクジェット印刷技術またはマスクされた真空蒸着技術を使用して製造されるのが好ましい。カソード層１２０４は、種々の熱蒸着技術を介して堆積されるのが好ましい低い仕事関数カソード材料であるのが好ましい。薄膜封止層１２０６および１２０８は、ＣＶＤ、スパッタリング、原子層堆積のような周知の技術を使用して堆積され、ＯＬＥＤ寿命を向上させるために、湿気および酸素進入を防止する種々の適当なバリア材料から成りうる。図２のアクティブマトリックスバックプレーン１００はまた、頂部発光ＯＬＥＤアーキテクチャおよび、電気泳動または液晶ディスプレィ媒体を使用した反射、透過可撓性ディスプレィで、可撓性ＯＬＥＤディスプレィを製造するのにも用いられ得る。
【００３５】
可撓性誘電基板２０２上のピクセル電極１１４とＴＦＴ１１２を電気的に相互接続させ形成させる上記方法は、単に例示的なものであり、ＴＦＴ１１２とピクセル電極１１４は、相互接続２４０を使用することなく電気的に接続されうる。例えば、図１３に示したような別の実施形態では、ＴＦＴ１１２とピクセル電極１１４は、ドレイン電極２２８の上に直接、ピクセル電極コンタクト１３０２を形成することにより電気的に相互接続される。
【００３６】
ここに記載された方法によって製造された可撓性バックプレーン１００は、改善された形状の安定性を提供し、それにより、層間のミスアライメントの可能性を実質的に除去し、基板と堆積された材料層との間の熱膨張率（ＣＴＥ）によるミスマッチから生じる熱応力を最小にすることができる。記載された方法は、製造中に生じうる基板のカーリング及びラッピングを最小にし、又は、除去することができうる。
【００３７】
少なくとも１つの例示的な実施形態を開示してきたけれども、膨大な数の変形が存在することは明らかであろう。例示の実施形態は単なる具体例であり、本発明の範囲、適用可能性または構成を制限するものではない。むしろ、この詳細な説明は当業者に便利なロードマップを提供するものである。種々の変形は、添付の特許請求の範囲の発明の範囲から逸脱することなく例示の例としてなされうる。
【図面の簡単な説明】
【００３８】
【図１】アクティブマトリックスディスプレィバックプレーンの例示的な実施形態の概略図である。
【図２】図１に示したバックプレーンの一部の断面図である。
【図３】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図４】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図５】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図６】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図７】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図８】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図９】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図１０】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図１１】バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。
【図１２】図１１の可撓性アクティブマトリックスバックプレーンを使用して製造されたアクティブマトリックスＯＬＥＤ（有機発光ダイオード）の一部の例示的な実施形態の断面図である。
【図１３】本発明の別の実施形態による図１に示したバックプレーンの一部の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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