(57)【要約】  本発明は識別された故障メモリセルを修正または修復するセット連想リペアキャッシュシステムを利用してメモリデバイスのスケーリングおよびその動作を容易にする。リペアキャッシュ領域ルータ（６０２）がメモリアドレスのリペア領域部をリペアキャッシュ領域と比較して整合リペアキャッシュ領域を識別する。次に、ローカルリペア個所ルータ（６０３）がメモリアドレスのリペアアドレス部を整合リペアキャッシュ領域に特有のローカルリペア個所アドレスと比較して整合ローカルリペアアドレスを識別する。整合ローカルリペアアドレスが識別されると、リペアコンポーネント（６０６）は整合ローカルリペアアドレスおよび整合するリペアキャッシュ領域に従ってリペア個所へのアクセスを提供する。また、メインメモリ（６０４）がメモリアドレスに従って記憶場所へのアクセスを提供する。他のシステムおよび方法も開示される。
2008515108.tif 000002
【特許請求の範囲】
【請求項１】
リペアキャッシュ領域のリストを維持するリペア領域レジスタと、
該リペア領域レジスタに接続され、メモリアドレスのリペア領域アドレスを受信して前記リペアキャッシュ領域の前記リストと比較し、整合リペアキャッシュ領域を識別するリペア領域比較器と、
ローカルリペア個所アドレスを維持し、前記整合リペアキャッシュ領域に従って選択されたローカルリペア個所アドレスを提供するリペアセットと、
前記リペアセットに接続され、提供された前記ローカルリペア個所アドレスをメモリのローカルアドレスと比較して整合ローカルリペア個所を識別するローカル比較器と、
リペアデータ個所を維持し、前記整合リペアキャッシュ領域および前記整合ローカルリペア個所アドレスに従って前記リペアデータ個所のリペアデータ個所へのリード／ライトアクセスを提供するリペアデータバンクと、
を含むリペアキャッシュシステム。
【請求項２】
請求項１に記載のシステムであって、さらに、
メインメモリと、
中央処理装置と、
前記中央処理装置に接続されたデータバスと、
前記リペア領域比較器の故障時に前記中央処理装置を制御するために前記データバスに接続して前記整合リペアキャッシュ領域と前記ローカル比較器とを識別し前記整合ローカルリペア個所アドレスを識別するリペアモード回路と、
を含む前記システム。
【請求項３】
請求項１に記載のシステムであって、前記リペア領域比較器は前記整合リペアキャッシュ領域を識別すると、前記整合リペアキャッシュ領域を識別するイネーブル信号を発生させる前記システム。
【請求項４】
メモリアドレスを有する記憶場所へのアクセス要求を受信し、リペアキャッシュ領域のリストを維持し、故障時にメモリコンポーネントへ前記アクセス要求を送って整合リペアキャッシュ領域を識別し、整合リペアキャッシュ領域を識別したら前記メモリアドレスのリペアアドレス部に従ってローカルリペア個所ルータへ前記アクセス要求を送るリペアキャッシュ領域ルータと、
ローカルリペア個所アドレスのリストを維持し、故障時に前記メインメモリへ前記アクセス要求を送って整合リペア個所アドレスを識別するか、あるいは整合ローカルリペア個所アドレスを識別したら前記メモリアドレスのローカルアドレス部に従ってリペアコンポーネントに前記アクセス要求を送るかを選択的に行うローカルリペア個所ルータと、
前記アクセス要求に応答して前記メモリアドレスによりアドレス指定される記憶場所へのアクセスを提供する前記メインメモリと、
前記整合リペアキャッシュ領域と前記整合前記ローカルリペア個所アドレスとによりアドレスと指定されるリペアデータ個所アドレスへのアクセスを提供する前記リペアコンポーネントと、
を含むリペアキャッシュシステム。
【請求項５】
請求項４に記載のシステムであって、前記リペアキャッシュ領域ルータは、さらに、前記リペアキャッシュ領域の前記リストと前記リペアアドレスとを比較して前記整合リペアキャッシュ領域を識別するリペア領域比較器を含むシステム。
【請求項６】
請求項４または５に記載のシステムであって、前記ローカルリペア個所ルータは、さらに、前記整合リペアキャッシュ領域に従って選択された前記ローカルリペア個所アドレスの前記リストのサブセットと前記ローカルアドレスとを比較して前記整合ローカルリペア個所アドレスを識別するローカル比較器を含むシステム。
【請求項７】
リペアキャッシュの動作方法であって、
メモリアドレスへのアクセス要求を受信するステップと、
前記メモリアドレスのリペア領域部とリペアキャッシュ領域のリストとを比較して整合するリペアキャッシュ領域を識別するステップと、
前記整合リペアキャッシュ領域に関連付けられるローカルリペア個所アドレスのリストを提供するステップと、
前記メモリアドレスのローカルアドレス部と前記ローカルリペア個所アドレスの前記リストとを比較して整合ローカルアドレスを識別するステップと、
前記整合リペアキャッシュ領域と前記整合ローカルアドレスとが識別されると、前記整合リペアキャッシュ領域と前記整合リペアアドレスとに従ってリペアデータ個所へのアクセスを提供するステップと、
を含むリペアキャッシュの動作方法。
【請求項８】
請求項７に記載の方法であって、さらに、識別されない前記整合リペアキャッシュ領域上の前記メモリアドレスに従ってメインメモリ内の記憶場所へのリード／ライトアクセスを提供するステップを含む方法。
【請求項９】
セット連想リペアキャッシュシステムの構成方法であって、
１つ以上のメモリセルを含むメモリアレイを提供するステップと、
前記メモリアレイのメモリセルをテストして故障メモリセルと故障記憶場所とを識別するステップと、
アレイの記憶場所を記憶領域内に配置するステップと、
リペア要因に従っていくつかのリペアキャッシュ領域およびリペアデータ個所を選択するステップと、
１つ以上の識別された故障記憶場所を有する記憶領域にリペアキャッシュ領域を選択的に割当てるステップと、
前記割り当てられた前記リペアキャッシュ領域に従って配置されたリペアデータ個所を前記識別された故障記憶場所に選択的に割当てるステップと、
を含む前記セット連想リペアキャッシュシステムの構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は一般的にメモリデバイスに関し、特に、メモリデバイス内の故障メモリ個所を修復／置換するシステムおよび方法に関する。
【背景技術】
【０００２】
（背景）
半導体メモリデバイスの記憶容量は増大し続けているが、その上にメモリデバイスを作り込む集積回路ダイは減少し続けている。その結果、メモリデバイス内に存在するメモリセル数およびメモリデバイスの複雑さも増大し続けている。メモリセル付加および複雑さにより、付加センス増幅器、電荷供給回路、アドレス指定機構、デコーダ、等が必要となる。さらに、メモリデバイス内に存在するコンポーネントおよび構造のディメンジョンは付加記憶容量に応答して微細化する必要がある。その結果、メモリデバイスのメモリセルは従来のより記憶容量の小さいメモリデバイスのメモリセルよりも欠陥、残渣、汚染物質に敏感となることがある。このような欠陥および汚染物質によりメモリセルは非作動かつ使用不能となることがある。
【０００３】
欠陥および汚染物質を軽減して欠陥セル数を低減する１つの方法はより厳重な半導体製造プロセス制御およびレイアウト設計およびアーキテクチュアを使用することである。しかしながら、いつまでも微細化するディメンジョンと記憶容量の増大はより厳重なプロセス制御およびレイアウト設計またはアーキテクチュアの改善の利点に反対に作用する。その結果、１つ以上の欠陥メモリセルを含むかなりの数のメモリデバイスが製作される。ある種の修正機構が無いと、このようなメモリデバイスは使用不能となったり、使用するとエラーを生じることがある。
【０００４】
一種の修正機構はメモリデバイスに対していくつかの冗長ロー（ｒｏｗ）を作り込むことである。いくつかの冗長ローはメモリセルのオリジナルローに追加して形成される。次に、テスト中に、故障メモリセルおよび関連するローが識別される。その後、フューズ等の選択装置を利用して冗長ローを識別された欠陥ローと置換することができる。その結果、オリジナルロー内のメモリセルへのアドレス指定はメモリセルの置換、冗長ローへ再送される。したがって、欠陥メモリセル／ローは外部デバイスには容易に認められない。
【０００５】
もう一種の修正機構は、メモリセルのオリジナルコラムの他に、メモリデバイスに対していくつかの冗長コラムを作り込むことである。欠陥または故障メモリセル／コラムは、次に、テスト中に識別される。その後、関連するコラムはフューズ等の選択機構を利用して１つ以上の冗長コラムと置換される。したがって、欠陥／故障コラム内にあるメモリセルへのアドレス指定はメモリセルの割当てられた冗長コラムへ再送される。これらの欠陥メモリセル／コラムは外部デバイスには判らない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記修正機構、冗長ロー置換および冗長コラム置換の１つの問題点は、多数の非故障セルが必要ないのに置換されることである。たとえば、単一故障メモリセルは、冗長ロー機構のもとで、単一故障メモリセルを含む全ローが置換されることを必要とする。メモリデバイス内の単一ローは、５１２個所または１０２４個所のメモリセル等の、多数のメモリセルを提供させることができる。したがって、１つの故障メモリセルにより、５１１個所または１０２３個所等の、ロー内の他のセルが置換されることがある。このような非効率性により、冗長ローおよび／またはコラムを提供するためにダイ上の貴重なスペースを消費してメモリデバイスの記憶容量を低減することがある。
【課題を解決するための手段】
【０００７】
（概要）
本発明はメモリデバイスのスケーリングおよびその動作を容易にする。完全なローまたはコラム置換の替わりに、識別された故障メモリセルを修正または修復するために比較的効率的なリペアキャッシュシステムが利用される。効率が高められるため従来の機構よりも少ないリペアメモリセルを利用することができ、ダイエリアが節減される。
【０００８】
リペアキャッシュシステムはリペアキャッシュ領域のリストおよびリペアキャッシュ領域に関連するローカルリペア個所アドレスのリストを格納している。さらに、リペアキャッシュシステムはメインメモリ内に存在する故障メモリセルを修復または置換するのに利用できるリペアデータ個所を維持する。リペアデータ個所は動作中に整合リペアキャッシュ領域および整合ローカルリペア個所アドレスによりアクセスされる。他のシステムおよび方法も開示される。
【０００９】
本発明の利点および特徴は下記の実施例の詳細な説明から明らかとなる。
【実施例】
【００１０】
添付図を参照して本発明の実施例について説明する。本発明は識別された故障メモリセルを修復または置換するために利用されるリペアキャッシュを開示することによりメモリデバイスのスケーリングおよびその動作を容易にする。リペアキャッシュは従来のローまたはコラム置換修正機構に較べて高められた効率を達成することができる。高められた効率により利用されるリペアセルまたは個所数を軽減することができ、ダイエリアの消費が低減される。
【００１１】
故障／欠陥メモリセルから回復するのにメモリの冗長ロー、メモリの冗長コラム、およびメモリの冗長ブロックが一般的に利用される。それぞれ１つ以上の故障メモリセルを含む故障コラムおよび／またはローがテスト中に識別される。次に、故障コラムおよび／またはローは同一数の冗長ローおよび／またはコラムにより修正すなわち置換される。たとえば、メモリセルの全ローが故障しておれば、冗長ローによるそのローの置換は比較的効率的である。しかしながら、ロー内の単一メモリセルしか故障していなければ、全ローを冗長ローで置換するのは比較的非効率的となる。
【００１２】
ある製作により誘起される、大エリア欠陥はロー、コラム、またはブロックの大部分に影響を及ぼすことがある。このような大エリア欠陥に対して、ロー、コラム、および／またはブロック置換機構は比較的効率的で実用的とすることができる。しかしながら、他の製作欠陥は少数の孤立メモリセル（たとえば、１個所）に影響を及ぼすランダムな孤立欠陥を含んでいる。これらのランダムな孤立欠陥に対しては、ロー、コラム、および／またはブロック置換機構は比較的非効率的である。
【００１３】
図１Ａは化学的機械的平坦化（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）により生じることがあるランダムな孤立欠陥を示す。典型的なＣＭＰプロセスにおいて、精密研磨機は細かいセラミック・スラリーを使用して半導体ウェーハ表面を平坦にし、たとえば、後のマイクロリソグラフィ集積回路製作ステップに対する良好な解像度を保証する。半導体デバイス上に形成されるある層は均一性を高めその上に付加層を形成できるようにするために平坦化、研磨層操作を必要とすることがある。例示するＣＭＰプロセスは反対方向に回転するウェーハと接触させる回転ヘッド１０２を利用している。スラリーは逆回転ヘッドおよびウェーハ間のウェーハ表面上を流れる。スラリーはウェーハの平坦化を促進する化学物質および粒子を含んでいる。しかしながら、スラリーやＣＭＰヘッドはウェーハおよびその上に形成されたメモリデバイスに孤立ランダム損傷を生じる残渣１０４を含むことがある。残渣１０４は、たとえば、金属層に研磨接触してスクラッチや金属欠落を生じ望ましくない開路や抵抗増大を導くことがある。ランダム欠陥によりランダムな孤立欠陥を生じ、その結果、ランダムな孤立故障メモリセルを生じることがある。
【００１４】
図１Ｂはメモリデバイス製作中にビアおよびコンタクトボイドから生じることがあるランダムな孤立欠陥を示す。ビア形成およびメタライゼーションは、メモリデバイス内に存在するキャパシタその他の構造と電気的に接続するために、一般的にメモリデバイス製作中に行われる。しかしながら、ビアやプラグは完全に充填されないあるいは不適切にエッチングされて下層構造と適切に接続されない点において欠陥となることがある。例として、図１Ｂはキャパシタ１０６、ビア１０８、および金属配線層１１０を示す。この例では、ビア１０８は適切に充填されておらず、その結果、キャパシタ１０６からビア１０８、したがって、金属配線層１１０への接続を絶つまたは防止するボイド１１２が存在する。ボイド１１２によりキャパシタ１０６へのアクセスが防止されて単一メモリセルが故障することがあるが、一般的には近隣メモリセルに影響は及ぼさない。その結果、ボイド１１２はランダムな孤立欠陥を作り出す。
【００１５】
図１Ｃはメモリデバイス製作中にエッチングまたはＣＭＰ残渣から生じることがあるランダムな孤立欠陥を示す。特に、キャパシタ形成およびメタライゼーションに関して、エッチングプロセスは一般的にメモリデバイス製作中に行われる。プラズマエッチング等のエッチプロセスからのエッチ残渣はエッチプロセス完了後に残ることがある。さらに、平坦化プロセスからの残渣も完了後に残ることがある。後で形成される層は残渣をカバーすることにより残渣を残す。その結果、形成された層は変形したり歪んだりする。ＣＭＰ等の平坦化プロセスは、ブリスタと呼ばれる、突出する隆起の向きを変えることにより歪んだ層を損傷させることがある。
【００１６】
図１Ｃ（下の図参照）は一例の半導体デバイスにおけるブリスタの形成を示す。デバイス上に望ましくないエッチ残渣１１４を残すエッチプロセスが行われる。この例では、フィールド酸化物層（ＦＯＸ）１１６が形成され残渣１１４の存在により歪められる。次に、金属層堆積および平坦化プロセス１２０が行われフィールド酸化物層１１６を壊すブリスタ１１８が形成される。ブリスタ１１８は短絡および／または他の問題を導き故障メモリセルを生じることがある。ブリスタ１１８等のブリスタはエッチング後に残る望ましくないエッチ残渣の結果である。残渣は典型的にはランダムに分布される。その結果、ブリスタが形成され、影響を受けるメモリセルもランダムに分布される。
【００１７】
図２Ａはランダム欠陥を内蔵する非揮発性メモリのメモリアレイ２００の一例を示す。メモリアレイ２００は強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、またはＯｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ（ＯＵＭ）等の最近の非揮発性メモリタイプで形成することができる。これらのメモリは基板および上部金属層間に存在するメモリエレメント用の新しい層を含み、したがって、それはＣＭＰまたはエッチプロセス残渣により損傷される高い確率を有しランダムな孤立ビット故障を生じることがある。より新しい非揮発性メモリは電界、磁界、および単純な抵抗用の電極および特殊膜または層を含んでいる。これらの電極層または特殊膜または層へのランダム欠陥は弱いまたは故障ビットの潜在的ソースであり、おそらくそれは全ロー、コラム、またはブロックを置換させて効率的に解決されない孤立ランダム欠陥である。これらの欠陥はＣＭＰプロセス、エッチングおよび残渣、プラズマエッチングおよび残渣、酸化物層形成および残渣、他の層形成および残渣、等から生じ、電極や特殊層内に開路を導入することがある。
【００１８】
ＦｅＲＡＭメモリセルは非揮発性メモリセルに必要な２つの特性、すなわち、デジタルメモリ内の２つの２進レベルに対応する２つの安定状態を有し、電力無しでそれらの状態を保持する、を有する強誘電体キャパシタを利用する。
【００１９】
ＭＲＡＭはＤＲＡＭ（ダイナミックランダムアクセスメモリ）により使用される電荷の替わりに磁荷を使用してデータビットを格納する方法である。金属は磁界内に置かれた時に電気抵抗が幾分変化すれば磁気抵抗性と規定される。スタティックＲＡＭの高速とＤＲＡＭの高密度を組み合わせることにより、提案者はＭＲＡＭを使用してより大量のデータを格納することにより電子製品を著しく改善し、既存の電子的メモリよりも少ないバッテリ消費電力でより高速にアクセスできると言っている。
【００２０】
ＯＵＭは薄膜材料を使用して情報を経済的に格納しかつ優れた固体メモリ特性を有する。薄膜材料は市販のＣＤ−ＲＷおよびＤＶＤ−ＲＡＭ光ディスク上に情報を格納するのに使用するフィルムに似た位相変化カルコゲナイド合金である。
【００２１】
光メモリディスクはレーザ光を使用して薄膜を非晶質（無秩序原子構造）と結晶性（規則正しい、高反復性、かつ定序原子構造）との間で変換させることにより小さなスポットを書き込む。１および０のデジタルデータが非晶質（高抵抗および非反射性）または結晶性（低抵抗および反射性）構造として格納される。ＯＵＭデバイスは同様にデータを格納するが小さいトランジスタにより制御される電気的エネルギを使用して材料を結晶性または非晶質（したがって、１または０）へ電子的に変換する。この電子固体メモリはリードおよびライトの両方に対して光メモリよりも遥かに小さいエリアに高速でデータを格納する。
【００２２】
ＯＵＭメモリ技術の動作速度はＤＲＡＭと同様でありフラッシュライトよりも数桁高速である。また、従来のフラッシュメモリとは異なり、ＯＵＭメモリはメモリアドレス指定に対して完全にランダムアクセス可能である。任意の定められたビットが一意的にアドレス指定され、次に、カストマによりライトまたはリードされる。さらに、フラッシュメモリは１００，０００ライトサイクル後に「磨耗する」（故障する）が、ＯＵＭメモリ状態は１０兆回よりも多く書き込むことができ、このメモリは汎用インタラクティブ（ＤＲＡＭ）データ格納メモリとしてだけでなくプログラム格納（フラッシュ）にも有用である。
【００２３】
図２Ａのメモリアレイ２００は２つの欠陥メモリセル２０２および２０４を有して例示されている。メモリセル内に存在する特殊膜への欠陥によりセル２０２および２０４は不適切に動作し、欠陥または故障となる。
【００２４】
図２Ｂは非揮発性メモリセル２１０を示す。メモリセル２１０は、ＦｅＲＡＭ，ＯＵＭ，およびＭＲＡＭ等のより最近の設計である。メモリセル２１０は下部電極２１２、特殊膜２１４、上部電極２１６、および追加ビア２１８を含んでいる。特殊膜２１４はメモリのタイプ（たとえば、強誘電性、磁気抵抗性、位相変化能力）に依存する特性を有しランダム欠陥を感応することができる。特殊膜２１４は、損傷すると、メモリセル２１０にしか影響を及ぼさず、他のすなわち周囲のメモリセルに悪影響を及ぼすことはない。同様に、下部電極２１２および上部電極２１６への損傷はメモリセル２１０に限定される。
【００２５】
前述した図面および説明はランダムな孤立メモリセルまたはビット故障に導く半導体デバイス製作において生じることがあるあるタイプのランダム欠陥の例を示す。ある他のタイプのランダム欠陥は酸化物欠陥、ブリスタ、金属／導電性材料欠落、ＣＭＰスクラッチ、およびＣＭＰ残渣を含んでいる。
【００２６】
図３Ａはリペアロー修正機構を示す。メモリアレイ３００はメモリセル／ビットのいくつかのローを含んで示されている。テスティングによりアレイ３００内の第１および第２の故障メモリセル３０２および３０４を識別する。故障メモリセル３０２および３０４を含むローを置換するのに冗長リペアロー３０６が利用される。メモリデバイス内の典型的なローは１０２４個所のメモリセルを含んでいる。したがって、単一欠陥メモリセルは置換される１０２４個所のメモリセルを必要とする。置換セル内の他のセルは必ずしも欠陥ではないため、このタイプの置換は比較的非効率的である。
【００２７】
図３Ｂはリペアコラム修正機構を示す。ここで、メモリアレイ３１０はメモリセル／ビットのいくつかのコラムにより構成される。テスティングによりアレイ３１０内の第１および第２の故障メモリセル３１２および３１４が識別されている。この修正機構のもとで、冗長リペアコラム３１６は第１および第２の故障メモリセル３１２および３１４を含む両方のコラムを置換する。典型的コラムはおよそ５１２個所のメモリセルの長さである。したがって、本例では、単一故障メモリセルの置換には５１２個所のメモリセル（その内の５１１個所は欠陥ではない）の置換が必要である。正しく動作した多数のセルが置換されたため、ここでも、この修正機構は孤立ランダム欠陥に対して比較的非効率的である。
【００２８】
図３Ｃはブロックリペア修正機構を示す。メモリセル３２０はメモリセルのブロックにより構成される。各ブロックは固定数のローおよびコラムにより構成される。欠陥メモリセルを修正するために、欠陥／故障メモリセルを含む全ブロックが置換される。テスティングは第１および第２の故障メモリセル３０２および３０４を識別した。識別された故障メモリセル３０２および３０４を修正するために、メモリセル３２６の２つの冗長ブロックが利用される。多数の適切に働くメモリセルが不必要に置換されるため、ここでも、この修正機構は比較的非効率的である。
【００２９】
図４は本発明の実施の形態例に従ったリペアキャッシュの動作を示す。リペアキャッシュはランダムな孤立欠陥によるものを含む故障メモリセルを比較的効率的な方法で修復／修正するように動作する。図４はいくつかのローおよびコラムにより構成されるメモリアレイ４００を示す。前述したような、製作中に生じたランダムな孤立欠陥により、いくつかの故障メモリセル４０２が存在する。典型的に、メモリアレイ４００内のセルへの読出しおよび書込みを含むテスティングが実施され、正しい値を適切に格納し維持することができないセルは故障と見なされる。本発明のリペアキャッシュシステムは故障メモリセル４０２を効率的に修復／修正するように動作できる。
【００３０】
各故障メモリ個所４０２は、リペアリソースおよび／またはリペア個所とも呼ばれる、リペアデータ個所４０６により１対１で置換される。リペアデータ個所は、たとえば、１ビット、８ビット、1６ビット、３２ビット等のさまざまな数のビットを格納することができる。リペアデータ個所は単一メモリセルとすることができる。同様に、故障メモリ個所は、それぞれ、さまざまな数のビットまたは単一メモリセルを含むことができる。メモリセルはシングルビットメモリセルまたはマルチビットメモリセル（たとえば、２ビット以上）とすることもできる。故障メモリセル４０２へのアドレスは置換データキャッシュ４０６へのポインタを格納するアドレスキャッシュ４０４により置換データキャッシュへ向けて再指向される。その結果、欠陥メモリセルを修正するのに単一メモリセルまたは少数のメモリセルしか利用できず、したがって、典型的にはランダムな孤立欠陥に対するロー置換、コラム置換、および／またはブロック置換機構よりも効率的である。
【００３１】
本発明のリペアキャッシュは典型的な従来のメモリキャッシュとは異なる。本発明のリペアキャッシュは識別された故障メモリアドレスのリストしか維持せず、メインメモリまたはアレイの他に個別リペアリソースを含んでいる。対照的に、従来のメモリキャッシュはキャッシュされたメモリアドレスのリストしか維持せず、キャッシュされたアドレスに対する個別リソースを維持しない。さらに、従来のメモリキャッシュはメインメモリからのデータを格納するが、本発明のリペアキャッシュはメインメモリからのデータを置換する。
【００３２】
図５は本発明の一態様に従ったセット連想リペアキャッシュに対して構成されたメモリアレイ５００の一部を示す。メモリアレイ５００が例として示されるが、本発明は代替サイズまたは構成を有する他のメモリアレイも考慮している。メモリアレイ５００は情報コンテンツを格納し、維持し、提供するために利用されるいくつかの記憶場所を有する。メモリアレイ５００は揮発性または非揮発性メモリとすることができ、ＦｅＲＡＭ，ＯＵＭ，およびＭＲＡＭ等の適切なメモリタイプとすることができる。記憶場所は典型的に情報コンテンツの１ワード（たとえば、1６ビット、３２ビット、５４ビット、等）を格納しメモリアドレス５０１によりアドレス指定できる。
【００３３】
同じポイントにおいて、記憶場所は故障メモリセル個所５０４を識別するためにテストされる。いくつかの適切な機構を利用することができる。１つの例はデータの選択されたパターンをメモリセルへ書き込み、データのパターンをメモリセルから読み出し、次に、その読み出したパターンとその書き込んだパターンとを比較して故障メモリセルを識別することである。もう１つの例は異なる値をメモリセルへ書き込むサイクルを繰り返し、次に、格納された値をメモリセルから読み戻し、それらを比較することである。故障記憶場所を識別する他の適切な機構も利用できる。
【００３４】
アレイ５００の記憶場所は記憶領域５０２内へ編成または構成され、それらは記憶場所のブロックまたは）グループと関連付けられる。図５は記憶領域５０２をブロックとして示すが、それらはローおよびコラム等を含む他の構成に編成することもできる。リペアキャッシュ領域５１０はキャッシュされリペア個所を割当てられる記憶領域５０２である。典型的には、いくつかの記憶領域５０２しか識別された故障記憶場所を有していない。したがって、記憶領域のサブセットしか通常リペアキャッシュ領域５１０として割当てられない。
【００３５】
故障記憶場所が関連付けられる記憶領域を識別するのに、リペア領域アドレス５０３と呼ばれる、メモリアドレスの一部が利用される。したがって、リペアキャッシュ領域内に特定の記憶場所が存在すれば、リペア領域アドレス５０３もリペアキャッシュ領域を識別する。リペアキャッシュアドレス５０３は、それぞれ、１つ以上のローカルリペアレジスタすなわちリペア個所５０６を含み、それを利用して各リペア領域内の識別された故障メモリ個所５０４を修復または修正することができる。リペアキャッシュ領域内のローカルリペア個所５０６にアクセスするのに、記憶場所のメモリアドレス５０１の一部でもあるローカルリペアアドレス５０７が利用される。
【００３６】
メモリアレイ５００に対するリード／ライト動作中に、識別された故障記憶場所に対する要求がリペア領域アドレス５０３に従って特定のリペアキャッシュ領域へ送られ、ローカルリペアアドレス５０７に従って特定のリペア領域内の特定のローカルリペア個所またはレジスタへ送られる。
【００３７】
図６は本発明の一態様に従ったリペアキャッシュシステム６００を示す。本システム６００はリペアコンポーネント内に配置された冗長メモリセルを有することにより、故障メモリセル／個所を修正するように動作することができる。冗長メモリセル／場所はリード／ライト動作のためにメインメモリ内の故障メモリセルの替わりにアクセスされる。リペア個所を利用することにより、そうするのに必要な冗長メインメモリセル数を軽減しながら、メインメモリ内で突き止められた故障メモリセルを説明できる。
【００３８】
リペアキャッシュシステム６００はリペアキャッシュ領域ルータ６０２、ローカルリペア個所ルータ６０３、メインメモリ６０４、リペアコンポーネント６０６、およびデータバス６０８を含んでいる。システム６００はリペアキャッシュ領域の整合に対する要求を解析し、次に、ローカルリペア個所によりメモリ動作をメインメモリ６０４またはリペアコンポーネント６０６へ送る。
【００３９】
リペアキャッシュ領域ルータ６０２はリード／ライト動作用メモリアドレスを受信し、メモリアドレスのリペア領域部に従ってメインメモリ６０４またはローカルリペア個所ルータ６０３へ要求を送る。リペアキャッシュ領域ルータ６０２は要求を送るコンポーネントはどれかを決定するのを容易にするテーブル、データ構造、ポインタ、比較器、その他のコンポーネントを含むことができる。ローカルリペア個所ルータ６０３はリペアキャッシュ領域ルータ６０２から整合領域情報を受信し、メモリアドレスのローカル領域部に従ってメインメモリ６０４またはリペアコンポーネント６０６へ要求を送る。ローカルリペア個所ルータ６０３は要求を送るコンポーネントはどれかを決定するのを容易にするテーブル、データ構造、ポインタ、比較器、その他のコンポーネントを含むこともできる。
【００４０】
メインメモリ６０４は揮発性および／または非揮発性記憶場所を含み、その各々が１つ以上のメモリセル（たとえば、メモリの１ワード）を含むことができる。メインメモリ６０４の記憶場所は、後述するように、適切なテスティング機構により故障または有効として識別される。適切なテスティング機構を利用することができ、それでも誤って有効な記憶場所を識別することが理解される。
【００４１】
リペアコンポーネント６０６は揮発性および／または非揮発性記憶場所も有し、その各々が１つ以上のメモリセル（たとえば、３２ビット）を含むことができる。メインメモリ６０４およびリペアコンポーネント６０６は共に、限定はしないが、強誘電性メモリ、磁気抵抗ランダムアクセスメモリ、ｏｖｏｎｉｃ  ｕｎｉｆｉｅｄ  ｍｅｍｏｒｙ、ダイナミックランダムアクセスメモリ、等を含む適切なメモリタイプにより構成することができる。
【００４２】
リードおよび／またはライト動作を実施する前に、メインメモリ６０４はその中のゼロ以上の故障記憶場所を識別するためにテストおよび／またはスキャンされる。故障記憶場所はその少なくとも１つのメモリセルが故障と決定または識別されるメモリセルを含んでいる。いくつかの適切な機構を利用して故障メモリセル、したがって、故障記憶場所を識別することができる。適切な機構の一例はデータの選択されたパターンをメモリセルに書き込み、データのパターンをメモリセルから読み出し、次に、その読み出しパターンとその書き込みパターンとを較べて故障メモリセルを識別することである。適切な機構のもう１つの例は第１の値をメモリセルへ書き込み、次に、第１の値が読み戻されるのを予期するメモリセルから読み戻し（リードバック）、次に、第２の値をメモリセルへ書き込み、次に、第２の値が読み戻されるのを予期するメモリセルから読み戻すサイクルを繰返し実施することである。故障記憶場所を識別する他の適切な機構を利用することもできる。
【００４３】
メインメモリ６０４の記憶場所は典型的にその中に固定数の記憶場所を有する記憶領域内に配置すなわち構成される。故障記憶場所を識別した後で、故障記憶場所を含む記憶領域はリペアキャッシュ領域として指示され、故障記憶場所はそれらのメモリアドレスのローカルアドレス部によりリペアキャッシュ領域内で参照されるリペアデータ個所が割当てられる。識別された故障記憶場所を置換するリペアデータ個所に対するリペアキャッシュ領域は識別された故障記憶場所のメモリアドレスのリペア領域部に従って参照される。次に、リード／ライトメモリ動作中に、デバイス動作中の故障記憶場所の替わりにリペアデータ個所を利用することができる。
【００４４】
リード／ライト動作に対して、リペアキャッシュ領域ルータ６０２はメモリアドレスを受信しそれが有効なリペアキャッシュ領域内であるかどうかをメモリアドレスのリペア領域部に従って決定する。整合リペアキャッシュ領域が識別されると、整合領域はローカル修復個所ルータ６０３へ通され、それはメモリアドレスが有効なリペアデータ個所を有するかどうかをメモリアドレスのローカルアドレス部に従って決定する。ローカルリペア個所ルータ６０３が整合リペア個所アドレスを識別すると、整合リペアキャッシュ領域およびローカルアドレスがリペアコンポーネント６０６へ通される。整合リペア個所またはレジスタはリペアキャッシュ領域またはリペアアドレス（メモリアドレスの一部）およびローカルアドレス（メモリアドレスのもう１つの部分）に従って選択される。次に、選択されたリペア個所はメインメモリ内にある故障記憶場所の替わりにリード／ライトアクセスするためにデータバス６０８に接続される。
【００４５】
整合リペアキャッシュ領域および／または整合リペア個所が識別されなければ、メモリアドレスはメインメモリ６０４へ提供される。メモリアドレスにより参照されるメインメモリ６０４の記憶場所が、次に、リード／ライトアクセスするためにデータバス６０８に接続される。
【００４６】
図７は本発明の一態様に従った連想リペアキャッシュシステム７００を示すブロック図である。本システム７００はリペアデータ個所内にある冗長メモリセルを有することにより故障メモリセルを修正するように動作することができ、それはリード／ライト動作のために故障メモリセルの替わりにアクセスされる。修復領域および領域内のリペアデータ個所を利用することにより、リペアデータ個所およびそのコンテンツをアドレス指定するための記憶要求条件を従来のロー、コラム、および／またはブロックリペア機構に較べて低減することができる。さらに、低減された記憶要求条件により故障メモリセルを修復または修正するために利用されるダイのエリアが軽減される。
【００４７】
システム７００は中央処理装置７０２、リペア領域レジスタバンク７０８、リペア領域比較器７０９、リペアセット７１０、ローカルアドレス比較器７１８、リペアデータバンク７２２、メインメモリ７３０、およびデータバス７２６を含んでいる。
【００４８】
中央処理装置７０２はアドレス指定された記憶場所に対してリードおよびライトを行うためにメモリアドレスによりメインメモリ７３０の記憶場所にアクセスするように動作することができる。中央処理装置７０２は他の処理装置関連機能を実施し、電子デバイス内に存在するいくつかの処理装置の１つとすることができる。システム７００のいくらかまたは全てだけでなく、中央処理装置７０２も、限定はしないが、パーソナルコンピュータ、パーソナルデジタルアシスタント、モバイル／セルラー電話機、ラップトップコンピュータ、ノートブックコンピュータ、デジタルカメラ、等の一部とすることができる。
【００４９】
メインメモリ７３０の記憶場所は固定サイズの記憶領域内に配置され構成される。一般的に、記憶領域のサブセットは識別された故障記憶場所を修復または置換するための割当てられたリペアキャッシュ場所である。記憶領域のサブセットはリペアキャッシュ領域と呼ばれる。例として、２５６個所の記憶場所を有する１０２４個所の記憶領域を含むメインメモリはその記憶領域の中の４８個所のと関連付けられる４８個所のリペアキャッシュ領域しかない。この関係の詳しい説明は後述する。メインメモリ７３０の記憶場所はメモリアドレスによりアドレス指定される。記憶領域とリペアキャッシュ領域と両方がリペア領域アドレス７０４と呼ばれるメモリアドレスの一部により表示または参照される。特定のリペアキャッシュ領域と関連付けられるリペアデータ個所７２３はローカルアドレス７０６と呼ばれるメモリアドレスのもう１つの部分により表示または参照される。
【００５０】
リペア領域レジスタバンク７０８はリペアキャッシュ領域のリストを含んでいる。一般的に、リペアレジスタバンク７０８はリペアキャッシュ領域をエントリとして格納する揮発性または非揮発性メモリにより構成される。リペア領域比較器７０９は、それぞれ、個別のリペアキャッシュ領域と関連付けられ、リペア領域アドレスを受信して、受信したリペア領域アドレスとリペア領域レジスタバンク７０８からのリペアキャッシュ領域のリストとを比較することにより整合リペアキャッシュ領域を識別する。さらに、整合領域が識別されると、整合比較器が整合リペアキャッシュ領域を示すイネーブル信号を発生させる。
【００５１】
リペアセット７１０は、タグ（ＴＡＧ）とも呼ばれるＭのリペア個所アドレスすなわちポインタ７１２をエントリとして維持し、リペアキャッシュ領域当たり１つのローカルリペア個所アドレスを有する。Ｍはシステム７００内のリペアキャッシュ領域の数である。存在するリペアセット７１０の数Ｎはリペアキャッシュ領域当たりの選択されたローカルリペアアドレス数に関連している。したがって、領域当り８つのローカルリペアアドレスがあれば、Ｎは８に等しく８つのリペアセットがある。ローカルリペア個所アドレス７１２は特定のリペアキャッシュ領域内のリペアデータ個所に対するローカルアドレスを含む。ローカルリペア個所アドレス７１２は随意にリペアイネーブルインジケータ（図示せず）を含むこともでき、それはローカルリペア個所アドレスにとって有効なリペアかどうかを示す１ビットとすることができる。動作において、各リペアセット７１０はリペア領域７０４に対するイネーブル信号７０８に従って選択されたローカルリペア個所アドレスを提供する。
【００５２】
リペアセット７１０は識別される整合リペアキャッシュ領域上のリペア領域比較器７０９からイネーブル信号を受信する。イネーブル信号は整合リペアキャッシュ領域に対するリペア個所アドレスまたはポインタを選択する。ローカルアドレス比較器７１８は選択されたローカルリペア個所アドレスをローカルリペアアドレス７０６と比較して整合ローカルリペアアドレスを識別する。整合ローカルリペア個所アドレスを識別すると、整合ローカル比較器は整合ローカルリペア個所アドレスを示すローカル整合またはＨＩＴ信号７１６を発生させる。センス増幅器７１１は随意に存在して選択されたローカルリペア個所アドレスをローカル比較器７１８へ提供するのに利用することができる。
【００５３】
リペアデータバンク７２２は複数のリペアレジスタバンク７２４および複数のデータバンクデコーダ７２５を含んでいる。典型的に、リペアキャッシュ領域当たり１つのリペアレジスタバンクおよびリペアレジスタバンク当たり１つのデータバンクデコーダがある。リペアレジスタバンクは、それぞれ、１つの特定のリペアキャッシュ領域に関連付けられたリペアデータ個所またはレジスタ７２３を含んでいる。
【００５４】
リペアレジスタバンク７２４は選択されたリペアキャッシュ領域に従ってデータバンクデコーダ７２５を介して選択され、それはエンコーダ７１４により発生されたイネーブル信号から識別される。本発明の別の一態様では、リペアキャッシュ領域に対応する、リペア領域アドレスに従って選択する他の機構に従ってリペアレジスタバンクを選択することができる。リペアデータ個所７２３はローカル整合信号７１６に従って個別リペアレジスタバンクから選択され、それによりリペアレジスタバンク７０４当たり１つのリペアデータ個所が選択される。本発明の別の一態様ではローカルアドレス７０６に従って選択する他の機構に従ってリペアデータを選択することができる。
【００５５】
リペアレジスタバンク７２４は非揮発性または揮発性メモリにより構成することができる。揮発性メモリにより構成する時は、リペアデータ個所７２３はシステム７００の外部に維持することができ、システム７００の初期化または始動時に割当てられたリペアレジスタバンク内にロードされるまたは書き込まれる。
【００５６】
データバス７２６が存在し、メモリアドレス、ライトデータ、リードデータを含む情報コンテンツ／データをＣＰＵ７０２およびメインメモリ７３０から又に対して転送することができる。リペアモード回路７２０がデータバススイッチ７２８によりメインメモリ７３０へのアクセスを制御し、それはメインメモリ７３０をデータバス７２６から又に対して接続または接断する。整合リペアキャッシュ領域および整合ローカルリペアアドレスが見つかれば、メインメモリ７３０によるデータバス７２６へのアクセスがディセーブルされる。そうでなければ、メインメモリ７３０によるデータバス７２６へのアクセスはイネーブルされる。
【００５７】
図７は本発明のより良い理解を助けるために特定ビット長および領域の例を示す。本発明は任意適切なビットサイズ、メモリアドレスサイズ、リペア領域数、等に対して利用されることが理解される。さらに、センス増幅器およびデコーダ等の他のコンポーネントがシステム内に存在することができる。デコーダおよびセンス増幅器はリペアデータバンク７２２およびメインメモリ７３０により共有することができる。
【００５８】
図８は本発明の一態様に従ってリペアレジスタバンク８００の例を示す図である。この例では、リペアレジスタバンク８００は１０２４個所記憶領域を有するメモリアレイ／デバイス内に存在する。これらの領域のサブセットがキャッシュされ、これはそれらが識別された故障メモリセルに関連付けられたリペアデータ個所を割り当てていることを意味し、そのサブセットはリペアキャッシュ領域とも呼ばれる。この例では、１０２４個所の記憶領域のうち、４８個所はリペアキャッシュ領域として配置または構成されている。記憶領域およびリペアキャッシュ領域の両方をメモリデバイスの記憶場所に対するメモリアドレスの選定された部分に従って識別することができる。これらの選定された部分はリペア領域アドレスおよびリペアアドレスと呼ばれる。
【００５９】
したがって、リペアキャッシュ領域アドレス、さらにリペア領域アドレス、はメモリデバイスの特定のリペアキャッシュ領域および記憶領域に対応する。例として、１０２４個所の可能な記憶領域のうち、４８領域は本例におけるメモリデバイスのテスティング中に修復／修正に対するリペアキャッシュ領域として選択することができる。前述したように、リペアアドレスおよびローカルアドレスは個別メモリアドレスから引き出される。その結果、リペアアドレスのサイズおよびローカルアドレスのサイズはメモリアドレスのサイズに関連付けられる。例として、１８ビット長のメモリアドレスに対して、８ビットのリペア領域アドレスの例を選択して記憶領域およびリペアキャッシュ領域を構成および／または配置するのに利用することができる。さらに、１０ビットのローカルアドレスサイズを選択して識別された故障記憶場所へローカルリペアデータ個所を割当てるのに利用することができる。
【００６０】
リペアレジスタバンク８００は識別された故障記憶場所を修復／置換するのに利用できる８つのローカルリペアデータ個所８０４を含んで図８に示されている。リペアデータ個所８０４は、典型的にはメモリデバイスの記憶場所に対する記憶サイズに一般的に対応する１ワード（たとえば、１６ビット、３２ビット、等）である、記憶サイズ８０２を有する。リペアレジスタバンク８００はリペアアドレス部を介して識別可能な特定のリペアキャッシュ領域に関連付けられる。個別のローカルリペアデータ個所８０４は記憶場所と関連付けられローカルアドレス部を介して識別可能である。
【００６１】
リペア領域８００の編成および構成が例として与えられ、本発明は他の構成も考えられる。たとえば、より多いまたは少ないリペアデータ個所をともなうリペアレジスタバンクを利用することができる。
【００６２】
前述したように、本発明は全ローまたはコラムを置換せずにビットや少数のビットまたはセルを置換できる。しかしながら、ある状況では全ローまたはコラムを置換するのが有利である。本発明は全ローまたはコラムを置換するように適合することができる。そうするために、多数の領域をリンクして完全なローまたはコラムリペアを形成することができる。
【００６３】
図９は本発明の一態様に従ったローリペア例を示す図である。メモリアレイの単一ローは５１２ビットを含む。図９の例では、４８個所のリペアキャッシュ領域が存在し、それぞれ、８つの３２ビットリペアアドレスを含んでいる。その結果、各リペア領域は２５６（連続）ビットを置換することができる。
【００６４】
図９は本発明の一態様に従った第１のリペアキャッシュ領域９０２および第２のリペア領域９０４に対するリペアデータ個所を示す。組み合わせると、領域９０２および９０４はメモリアレイのロー内のビット数でもある５１２ビットを置換すなわち修正するように動作できる。したがって、第１のリペア領域９０２および第２のリペア領域９０４は共に故障または欠陥ローの５１２ビットを単一置換ロー９０６として置換するのに利用することができる。本例では、８つの３２ビットワードリペアを有する４８個所のリペア領域によりメモリアレイに対する合計２４の完全なローリペアが可能である。本発明は１０２４ビット等の他の共通ロー長さ、異なる数のリペア領域、異なる数のリペアアドレスまたは個所、リペアアドレスに対する異なる数のビットサイズも含む。
【００６５】
前述した構造および機能的特徴から、本発明のさまざまな態様に従った方法が先の図面を参照して良く理解できる。説明を簡単にするために、図１０および１１の方法はシリアルに実行するものとして示したが、本発明に従ったある態様はここに示し説明したものとは異なる順序でまたは他の態様と同時に生じるため、本発明は例示した順序に限定されないことが理解される。さらに、本発明の一態様に従った方法を実施するのに例示した特徴の全てが必要な訳ではない。
【００６６】
図１０は本発明の一態様に従ったセット連想リペアキャッシュの動作方法１０００を示す図である。この方法はメモリデバイス／アレイの識別された故障記憶場所に対する要求をリペアコンポーネント（たとえば、リペアデータバンク）内のリペアデータ個所すなわちレジスタへ再送する。
【００６７】
方法１０００はブロック１００２で開始し、そこでメモリアドレスを有する記憶場所へのアクセス要求が受信される。この要求はメモリアドレスへのリードおよび／またはライトアクセスを含んでいる。典型的に、要求する方はメモリアドレスによりアドレス指定されたメモリデバイス内の記憶場所が故障か否かは知らない。
【００６８】
メモリアドレスのリペア領域アドレスはブロック１００４において得られる。リペア領域部は典型的にメモリアドレスの指定数の連続ビットを含む（たとえば、上位１０ビット）。リペア領域アドレスはメモリデバイスの記憶領域に対応しそれを識別する。
【００６９】
メモリアドレスのローカルアドレスはブロック１００６において得られる。ローカルアドレス部も、典型的には、メモリアドレスの指定数の連続ビットを含んでいる（たとえば、下位１０ビット）。ローカルアドレス部は、それが位置する記憶領域に関する記憶場所に対応しそれを識別する。
【００７０】
ブロック１００８において、リペア領域アドレスはリペアキャッシュ領域のリストと比較されて整合リペアキャッシュ領域を識別する。リペアキャッシュ領域もリペアキャッシュアドレスのサイズ（たとえば、１０ビット）に等しいアドレスを介して識別される。リペアキャッシュ領域のリストは１つ以上の故障個所が関連付けられているメモリデバイスの記憶領域のサブセットに関連付けられたいくつかの領域である。典型的に、リペアキャッシュ領域はメモリ領域よりも少ない。
【００７１】
存在するリペアキャッシュ領域の数はいくつかの要因に応じて変動しメモリデバイスのテスティング中に確立することができる。たとえば、多数のエラーはリペアキャッシュ領域のリスト内により多くの領域が存在することを示唆する。他の要因としてはアレイ密度、ランダム性、等を含む。
【００７２】
リペアキャッシュ領域および記憶領域を識別するのに利用されるビット数も実施の形態による。リペアキャッシュ領域を表しかつ識別するのにより多くのビットが利用されるほど、領域はより小さくなる。逆に、リペアキャッシュ領域を表しかつ識別するのにより少ないビットが利用されると、より大きいリペアキャッシュ領域となる。利用されるビット数に影響を及ぼす要因はエラーレート、エラーのランダム性、アレイ密度、動作速度、等を含む。
【００７３】
ブロック１０１０において整合リペアキャッシュ領域が識別されると、ブロック１０１２において整合リペアキャッシュ領域に関連付けられるローカルリペアキャッシュアドレスのリストが提供される。そうでなければ、メインメモリ内の記憶場所がメモリアドレスに従って選択され、ブロック１０１３において記憶場所へのデータアクセスが提供されて方法１０００は終わる。ローカルリペアアドレスのリストはデバイスの識別された故障メモリセル／ビットを置換しまたは修正するのに利用されるリペアデータ個所へのポインタのリストである。引き続き、ブロック１０１４においてメモリアドレスのローカルアドレス部がローカルリペアアドレスのリストと比較されて整合ローカルリペアアドレスを識別する。
【００７４】
ローカルリペアアドレスおよびローカルアドレスに利用されるビット数（たとえば、１０ビット）も実施の形態による、リペアキャッシュアドレスを表しかつ識別するのにより多くのビットが利用されるほど、リペアキャッシュ領域当りに存在するデータ場所はより多くなる。逆に、リペアキャッシュアドレスを表しかつ識別するのにより少ないビットが利用されると、リペアキャッシュ領域当りに存在するデータ場所はより少なくなる。利用されるビット数に影響を及ぼす要因はエラーレート、エラーのランダム性、アレイ密度、動作速度、等を含む。
【００７５】
ブロック１０１６において整合リペアアドレスが識別されると、ブロック１０１８において整合リペア領域および整合ローカルリペアアドレスに従ってデータ場所にデータアクセスが提供される。データ場所は実施の形態による。たとえば、１０ビット、１６ビット、３２ビット、１ビット、等のいくつかのビットを格納する。そうでなければ、メインメモリ内の記憶場所がメモリアドレスに従って選択され、ブロック１０２０において記憶場所へのデータアクセスが提供され、方法１０００が終わる。
【００７６】
図１１は本発明の一態様に従ってリペアキャッシュシステムを構成する方法１１００を示すフロー図である。この方法１１００はメモリアレイ内の故障メモリビットまたはセルまたは個所をテストかつ識別し、識別された故障メモリセルの替わりにリペアデータ個所が利用されるようにリペアキャッシュシステムを構成するように動作する。
【００７７】
方法１１００はブロック１１０２において開始され、そこでいくつかのメモリセルおよび個所を含むメモリアレイが提供される。メモリセルはシングルビットメモリセルおよび／またはマルチビットメモリセルとすることができる。
【００７８】
ブロック１１０４において、アレイのメモリセルは故障記憶場所を識別するためにテストされる。故障記憶場所は、たとえば、１ビット、８ビット、１６ビット、３２ビット、６４ビット、等の選定ビット数により構成されそれを格納し、記憶場所に対する少なくとも１つのメモリセルが故障である。
【００７９】
ブロック１１０６において、デバイスの記憶場所は記憶領域内に配置される。記憶領域は固定サイズであり、限定はしないが、識別された故障記憶場所、エラーレート、デバイスサイズ、等の要因に従ったサイズおよび配置とすることができる。
【００８０】
ブロック１１０８において、いくつかのリペアキャッシュおよびいくつかのリペアデータ個所が、識別された故障記憶場所等のリペア要因に従って選択される。考慮できる他の要因は利用されるビット数、エラーレート、エラーのランダム性、アレイ密度、動作速度、等を含む。本発明の別の一態様において、リペアキャッシュ領域、記憶領域およびリペアデータ個所の数は予め定められている。リペアキャッシュ領域数は記憶領域数よりも少ない。
【００８１】
ブロック１１１０において、リペアキャッシュ領域は識別された故障記憶場所を含むデバイスの記憶領域に選択的に割当てられる。その結果、識別された故障記憶場所は特定のリペアキャッシュ領域へ割当てられる。リペアキャッシュ領域には関連付けられた記憶領域と同じ記憶場所が関連付けられることに注目願いたい。リペアキャッシュ領域は記憶領域内の記憶場所に対するメモリアドレスのリペアアドレス部（たとえば、上位１０ビット）により識別することができる。
【００８２】
方法１１００を続けると、ブロック１１１２において、識別された故障記憶場所はローカルリペアキャッシュアドレスおよび関連付けられたリペアデータ個所が割当てられる。ローカルリペアキャッシュアドレスは単にそこに割当てられる識別された故障記憶場所のローカルアドレス部（たとえば、下位８ビット）とすることができる。
【００８３】
当業者ならば、本発明の範囲を逸脱することなく前記した実施例に修正、追加および置換を行えることがお判りであろう。
【図面の簡単な説明】
【００８４】
【図１Ａ】化学的機械的平坦化により生じることがあるランダムな孤立欠陥を示す略図である。
【図１Ｂ】メモリデバイス製作中にビアおよびコンタクトボイドにより生じることがあるランダムな孤立欠陥を示す略断面図である。
【図１Ｃ】一例の半導体デバイス内のブリスタ形成を示す略図である。
【図２Ａ】内部にランダム欠陥を有する非揮発性メモリのメモリアレイを示す図である。
【図２Ｂ】非揮発性メモリセルを示す図である。
【図３Ａ】リペアロー修正機構を示す図である。
【図３Ｂ】リペアコラム修正機構を示す図である。
【図３Ｃ】ブロックリペア修正機構を示す図である。
【図４】本発明の原理に従ったリペアキャッシュの動作を示す図である。
【図５】本発明の原理に従ったセット連想リペアキャッシュに対して構成されたメモリアレイの一部を示す図である。
【図６】本発明の原理に従ったリペアキャッシュシステムを示すブロック図である。
【図７】本発明の原理に従った連想リペアキャッシュシステムを示すブロック図である。
【図８】本発明の原理に従ったリペアレジスタバンクの例を示すブロック図である。
【図９】本発明の原理に従った第１のリペアキャッシュ領域および第２のリペア領域に対するリペアデータ個所を示す図である。
【図１０】本発明の原理に従ったセット連想リペアキャッシュの動作方法を示すフロー図である。
【図１１】本発明の原理に従ったリペアキャッシュシステムの構成方法を示すフロー図である。
【図１Ａ】
2008515108.tif 000003
【図１Ｂ】
2008515108.tif 000004
【図１Ｃ】
2008515108.tif 000005
【図２Ａ】
2008515108.tif 000006
【図２Ｂ】
2008515108.tif 000007
【図３Ａ】
2008515108.tif 000008
【図３Ｂ】
2008515108.tif 000009
【図３Ｃ】
2008515108.tif 000010
【図４】
2008515108.tif 000011
【図５】
2008515108.tif 000012
【図６】
2008515108.tif 000013
【図７】
2008515108.tif 000014
【図８】
2008515108.tif 000015
【図９】
2008515108.tif 000016
【図１０】
2008515108.tif 000017
【図１１】
2008515108.tif 000018
【国際調査報告】
2008515108.tif 000019