(57)【要約】【課題】本発明は、ゲート長がチャネル材料の電流キャリアのド・ブロイ波長の２倍よりも小さいＭＯＳトランジスタを提供する。【解決手段】チャネル領域の断面（３）は、ドレイン領域（８）の近傍で、少なくとも１つの寸法に沿った方向で前記波長の半分よりも小さい値（ｅ２）にまで減少する。【選択図】図２
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【特許請求の範囲】
【請求項１】
チャネル材料中における電荷キャリアのド・ブロイ波長の２倍よりも短いゲート長を有するＭＯＳトランジスタであって、チャネル領域（３）の断面積が、ドレイン領域（８）の近傍で、少なくとも１つの寸法に沿って、前記波長の半分よりも小さい値（ｅ２）にまで減少していることを特徴とするＭＯＳトランジスタ。
【請求項２】
前記チャネル領域が、少なくとも、２つの絶縁体の間に設けられていることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記トランジスタが、絶縁体上に形成された薄い半導体層で形成されていることを特徴とする請求項１に記載のトランジスタ。
【請求項４】
半導体部分に関して、ワイヤ又はナノチューブで形成されていることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
半導体ブリッジの中に形成されていることを特徴とする請求項１に記載のトランジスタ。
【請求項６】
前記ゲート長が、前記ド・ブロイ波長よりも短いことを特徴とする請求項１に記載のトランジスタ。
【請求項７】
薄いシリコン層の中に形成され、前記ゲート長が２０ｎｍよりも短く、狭部のレベルでのシリコン層の厚さが３ｎｍよりも短いことを特徴とする請求項１に記載のトランジスタ。
【請求項８】
前記ゲート長が１０ｎｍよりも短いことを特徴とする請求項１に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノメータトランジスタとして現在称されている、非常に小さい寸法のＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ナノメータトランジスタにおいては、非常に短いゲート長であるために、量子効果、特に、トンネル効果によるソースとドレインとの間の電荷キャリアの転送が重要になってくる。ＭＯＳトランジスタのゲート長が、チャネル材料中における電荷キャリアのド・ブロイ（ｄｅ  Ｂｒｏｇｌｉｅ）波長の振幅のオーダであるとき、例えばこの波長の２倍よりも短いとき、及びより詳細には、この波長と同じかもしくはこの波長よりも非常に短いときに、そのような量子効果が重要になる。例として、熱運動から生じるインパルスを有する電子にとって、シリコン中におけるド・ブロイ波長は、環境温度で１４ｎｍのオーダ、液体窒素の温度（７７°Ｋ）で２７ｎｍのオーダである。この波長は、ガリウムヒ素（ＧａＡｓ）中においては、環境温度で２５ｎｍのオーダである。
【０００３】
図１は、ＮチャネルＭＯＳトランジスタを非常に一般的に示した図である。ゲート、ソース及びドレインの接続は示されていない。この図は基本的に、本記述において用いられる表記を設定するためのものである。ＭＯＳトランジスタは、絶縁層１上に形成された薄い半導体材料内に形成される。絶縁層１は、固体の絶縁基板を成しているか、又は、他の材料、例えばシリコン上のシリコン酸化膜上に成膜された絶縁層である。薄い半導体材料層は、ゲート絶縁体４及びゲート導体５の下に形成される、軽くドープされたＰ型チャネル領域３を有する。チャネル領域のそれぞれの側で、重くドープされたＮ型領域７及び８（それぞれソース及びドレインに対応する）が形成される。該当するそのようなトランジスタにおいては、ゲート長Ｌは、上記のように、ド・ブロイ波長のオーダであり、それはつまり、該当する材料中におけるド・ブロイ波長の約２倍の値から、ド・ブロイ波長よりもかなり小さい値までの範囲のオーダである。
【０００４】
そのようなトランジスタにおいて、ゲートにバイアスをかけてトランジスタをオフ状態にするとき、電荷キャリアは、トンネル効果によって、まだソースからドレインに流れやすい状態にある。言い換えると、不確定性原理により、ソースにあると考えられているキャリアがドレインにあるという可能性があるということである。その結果、そのようなナノメータトランジスタにおいて、オン状態での電流（ＯＮ）とオフ状態での電流（ＯＦＦ）との比率ＩＯＮ／ＩＯＦＦは、より大きい寸法のＭＯＳトランジスタよりもかなり小さい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、トランジスタのその他の特性を劣化させることなく、このＩＯＮ／ＩＯＦＦ比率と、特に電流ＩＯＮとを改善することである。
【課題を解決するための手段】
【０００６】
この目的を達成するために、本発明は、チャネル材料中における電荷キャリアのド・ブロイ波長の２倍よりも短いゲート長を有するＭＯＳトランジスタを提供する。チャネル領域の断面積は、ドレイン領域の近傍で、少なくとも１つの寸法に沿って、前記波長の半分よりも小さい値にまで減少している。
【０００７】
本発明の実施形態によると、チャネル領域は、少なくとも、２つの絶縁体の間に設けられている。
【０００８】
本発明の実施形態によると、トランジスタは、絶縁体上に形成された薄い半導体層で形成されている。
【０００９】
本発明の実施形態によると、トランジスタは、半導体部分に関して、ワイヤ又はナノチューブで形成されている。
【００１０】
本発明の実施形態によると、トランジスタは、半導体ブリッジの中に形成されている。
【００１１】
本発明の実施形態によると、ゲート長は、ド・ブロイ波長よりも短い。
【００１２】
本発明の実施形態によると、トランジスタは薄いシリコン層の中に形成され、ゲート長が２０ｎｍよりも短く、狭部のレベルでのシリコン層の厚さが３ｎｍよりも短い。
【００１３】
本発明の実施形態によると、ゲート長は１０ｎｍよりも短い。
【００１４】
前述した本発明の目的、特徴及び利点は、添付の図面と関連した特定の実施形態の限定されない以下の記述において詳細に説明される。
【発明を実施するための最良の形態】
【００１５】
図２では、図１と同じ参照符号が用いられて本発明の一実施形態が示されており、同一又は似た要素を示している。ソース、チャネル及びドレイン領域７、３及び８を備える薄い半導体層の厚さは、ｅ１で示されている。本発明によると、チャネル領域３は、ドレイン領域８の近傍に狭部を備え、そしてそのチャネル層は、この狭部のレベルでは厚さｅ２しか有していない。この狭部は、例えばドレイン領域に近いチャネル領域部の絶縁層１の突起１１からできている。この狭部は、ドレインの近傍のチャネルの電子の量子閉じ込めを増加させ、更なるポテンシャル障壁を生み出す。もちろん、この効果を十分なものにするために、狭部のレベルでの厚さｅ２は、電荷キャリアが十分に閉じ込められるよう小さくなければならない。典型的に、厚さｅ２は、ド・ブロイ波長の半分よりも小さくなければならない。
【００１６】
本発明者によって実行されたシミュレーションが示すものは、この狭部によって、図１のトランジスタの電流に対してオン状態の電流は実質的に変わらないが、オフ状態の電流は明らかに減少するということである。
【００１７】
図３は、狭部の効果を理解するのに役立つ。この図は、縦座標に、チャネル領域、及び、ソース及びドレインにおけるチャネル領域の近傍の電子から見た、電子ボルト単位の位置エネルギーを示している。横座標は、ナノメータ単位の距離を示している。この図において、ソースは０から５ｎｍまで、チャネルは５から１２ｎｍまで、ドレインは１２から１７ｎｍまでの値の間に位置している。下側の曲線（ＯＮ）は、オン状態の位置エネルギーを、図１のトランジスタに対して曲線２０で、図２のトランジスタに対して曲線２１で示している。上側の曲線（ＯＦＦ）は、オフ状態の位置エネルギーを、図１のトランジスタに対して曲線３０で、図２のトランジスタに対して曲線３１で示している。ソースから４ｎｍオーダの距離ｄに配置された狭部の効果は、ドレインの近傍のチャネル領域に更なるポテンシャル障壁を生み出すことである。オン状態、すなわちソースとドレインとの間の全体的障壁が比較的低く、電子が主に熱電子効果によって通る状態で、この小さな更なる障壁の存在は実質的に電流ＩＯＮを変化させない。あるケースでは、エネルギーサブバンド間のカップリング効果が恐らく原因で、電流ＩＯＮの増加がみられたこともある。ポテンシャル障壁が高いオフ状態では、この障壁は、通常、熱電子電流の大部分の伝搬を阻止し、電流は実質的に量子電流すなわちトンネル効果電流となり、この更なる障壁の存在は、トンネル効果による伝搬が大きく減少する要因となる。
【００１８】
本発明の特定の実施形態は既に述べられたが、この実施形態は単なる例として説明されており、本発明は多くの変形例を有する。一般的に、本発明は、閉じ込められたチャネル領域を有するＭＯＳトランジスタに適用し、ドレインの近傍のチャネル領域の狭部を提供する。ＭＯＳトランジスタは、下部表面側に別のゲートが置かれるデュアルゲートトランジスタでもよい。この場合、狭部は、下部表面側及び／又は上部表面側の突起からできてもよい。また、トランジスタは、チャネル領域のレベルでゲート絶縁体によって囲まれたワイヤ又はナノチューブで形成されてもよく、その狭部の形は、該当する半導体材料の可能な異方性に従って決定される。また、シリコン・オン・ナッシングＭＯＳトランジスタＳＯＮが用いられてもよい。もちろん、本発明は、半導体素子としてシリコンを使用することに限定されない。特に、ＳｉＧｅ型半導体及びガリウムヒ素のようなＩＩＩ−Ｖ半導体が用いられてもよい。同様に、本発明は、エンハンスメント型又は空乏型のＰチャネルＭＯＳトランジスタと同様に、ＮチャネルＭＯＳトランジスタに適用する。より一般的に、様々なナノメータＭＯＳトランジスタ構造及びその変形物の形成は、本発明のコンテクストの範囲で用いられてもよい。
【図面の簡単な説明】
【００１９】
【図１】従来技術によるナノメータＭＯＳトランジスタを示している。
【図２】本発明の実施形態によるナノメータＭＯＳトランジスタを示している。
【図３】本発明及び従来技術による、オン状態及びオフ状態の、ソースとドレインとの間のポテンシャル障壁を示している。集積回路の表示のように、様々な図面の縮尺は違っている。
【符号の説明】
【００２０】
１  絶縁層
３  チャネル領域
４  ゲート絶縁体
５  ゲート導体
７  ソース領域
８  ドレイン領域
１１  突起
ｅ、ｅ１、ｅ２  厚さ
ｄ  ソースからの距離
Ｌ  ゲート長
Ｄ  ドレイン
Ｓ  ソース
Ｐ  チャネル
【図１】
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【図２】
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【図３】
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【国際調査報告】
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