(57)【要約】【課題】  超大規模集積回路（ＶＬＳＩ）設計の歩留まりと信頼性を高めるための冗長性を増加させる方法を提供する。【解決手段】  集積回路に冗長パス（４０、５０）を挿入するための方法及びシステムが開示される。特に、本発明は、２つの要素を接続する第１パス（４０）内の単一ビア（３０）を識別し、２つの要素（１０、２０）を接続するのにもう１つの経路（冗長ビア（５４）以外の）が利用可能であるかどうかを判定し、第２パス（５０）を利用可能なもう１つの経路（７０）に挿入する方法を提供する。第１パス（４０）と第２パス（５０）の組合せは、冗長ビア（５４）だけを挿入するよりも大きな冗長性を与える。より重要なことには、こうした冗長パス（５０）は、密集性が単一ビア（３０）の隣に冗長ビア（５４）を挿入するのを妨げるときに、冗長性を与える。この方法の一実施形態はさらに、第２パスを形成するのに用いられる全ての付加的なビア（５２）を冗長にすることができる場合に、単一ビア（３０）及び任意の冗長配線セグメント（５１）を除去することを含む。【選択図】      図１
2008541308.tif 000002
【特許請求の範囲】
【請求項１】
製造欠陥に対する設計の敏感さを減少させ、集積回路接続部における信頼性を高めるための自動化された方法であって、
第１要素と第２要素を接続する第１パス内の単一ビアをブロックすることと、
前記第１要素と前記第２要素の間の利用可能なもう１つの経路を識別することと、
少なくとも付加的なビアと付加的な層内コネクタとを有する第２パスを、前記利用可能なもう１つの経路に挿入することと、
前記単一ビアをブロック解除して、前記第１要素と前記第２要素の間に冗長パスを形成することと、
を含む方法。
【請求項２】
前記利用可能なもう１つの経路が前記第１パスにより用いられる金属層内及び金属層間にある場合にのみ前記第２パスを挿入することをさらに含む、請求項１に記載の方法。
【請求項３】
前記利用可能なもう１つの経路が、前記単一ビアから所定の距離内、及び前記単一ビアから第２の所定の距離外のうちの少なくとも一方に配置される場合にのみ、前記第２パスを挿入することをさらに含む、請求項１に記載の方法。
【請求項４】
既存のビアが維持される場合にのみ前記第２パスを挿入することをさらに含む、請求項１に記載の方法。
【請求項５】
前記第２パスを前記挿入することは、前記第１パスに対して配線データベース内で用いられる配線コードとは異なる配線データベース内の配線コードを用いることを含む、請求項１に記載の方法。
【請求項６】
前記第２パスを前記挿入することの前に、費用−便益分析を行って、前記第２パスを前記挿入することの便益が、前記第２パスを前記挿入することの費用を上回るかどうかを判定することと、前記便益が前記費用を上回る場合にのみ、前記第２パスを挿入することとをさらに含む、請求項１に記載の方法。
【請求項７】
前記費用−便益分析を前記行うことは、
前記単一ビア内の潜在的障害に起因する不規則欠陥を回避することの便益評価値と、開回路障害危険区域を減少させることの便益評価値とを見積ることと、
短絡障害危険区域の増加の費用評価値を見積ることと、
前記費用評価値と前記便益評価値を比較することと、
を含む、請求項６に記載の方法。
【請求項８】
前記便益評価値を前記見積ることは、
前記開回路障害危険区域を見積ることと、
前記第２パスによって生成されることになる冗長の長さを測定し、
前記開回路障害危険区域から前記冗長の前記長さを差し引き、
所定の欠陥密度増倍率を適用することによって、
前記開回路障害危険区域を前記減少させることの評価値を決定することと、
前記単一ビアに関する前記開回路障害危険区域に所定の欠陥密度増倍率をかけることによって、前記不規則欠陥を前記回避することの評価値を決定することと、
前記開回路障害危険区域を前記減少させることの前記評価値を、前記不規則欠陥を前記回避することの前記評価値に加えることと、
を含む、請求項７に記載の方法。
【請求項９】
前記費用評価値を前記見積ることは、
前記第２パスの配線セグメントと既存の配線セグメントとの間の近接距離を測定することと、
前記近接距離を前記短絡障害危険区域に加えることと、
所定の欠陥密度増倍率を適用することと、
を含む、請求項７に記載の方法。
【請求項１０】
前記第１及び第２要素の各々は、ピン、配線及びデバイスのうちの少なくとも１つを含む、請求項１に記載の方法。
【請求項１１】
前記第２パスを前記挿入することの後に、前記付加的なビアに対応する付加的な冗長ビアを、前記第２パス内の利用可能な位置に挿入することと、
前記付加的な冗長ビアを前記挿入することの後に、前記第２パス内の前記付加的なビアの各々が対応する付加的な冗長ビアを有する場合に、前記単一ビアをブロック解除する代わりに、前記単一ビアを前記集積回路配線設計から恒久的に除去することと、
をさらに含む、請求項１に記載の方法。
【請求項１２】
製造欠陥に対する設計の敏感さを減少させ、集積回路接続部における信頼性を高めるための自動化された方法であって、
前記集積回路配線内の利用可能な位置に冗長ビアを挿入することと、
前記冗長ビアを前記挿入することの後に、第１要素を第２要素に接続する単一ビアをブロックすることと、
前記第１要素と前記第２要素の間の利用可能なもう１つの経路を識別することと、
少なくとも付加的なビアと付加的な層内コネクタとを有する第２パスを、前記利用可能なもう１つの経路に挿入することと、
前記単一ビアをブロック解除して前記第１要素と前記第２要素の間に冗長パスを形成することと、
を含む方法。
【請求項１３】
前記利用可能なもう１つの経路が前記第１パスにより用いられる金属層内及び金属層間にある場合にのみ、前記第２パスを挿入することをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記利用可能なもう１つの経路が、前記単一ビアから所定の距離内、及び前記単一ビアから第２の所定の距離外のうちの少なくとも一方に配置される場合にのみ、前記第２パスを挿入することをさらに含む、請求項１２に記載の方法。
【請求項１５】
既存のビアが維持される場合にのみ、前記第２パスを挿入することをさらに含む、請求項１２に記載の方法。
【請求項１６】
前記第２パスを前記挿入することは、前記第１パスに対して前記配線データベース内で用いられる配線コードとは異なる配線データベース内の配線コードを用いることを含む、請求項１２に記載の方法。
【請求項１７】
前記第２パスを前記挿入することの前に、費用−便益分析を行って、前記第２パスを前記挿入することの便益が、前記第２パスを前記挿入することの費用を上回るかどうかを判定することと、前記便益が前記費用を上回る場合にのみ、前記第２パスを挿入することとをさらに含む、請求項１２に記載の方法。
【請求項１８】
前記費用−便益分析を前記行うことは、
前記単一ビア内の潜在的障害に起因する不規則欠陥を回避することの便益評価値と、開回路障害危険区域を減らすことの便益評価値とを見積ることと、
短絡障害危険区域の増加の費用評価値を見積ることと、
前記費用評価値を前記便益評価値と比較することと、
を含む、請求項１７に記載の方法。
【請求項１９】
前記便益評価値を前記見積ることは、
前記開回路障害危険区域を見積ることと、
前記第２パスによって生成されることになる冗長の長さを測定し、
前記開回路障害危険区域から前記冗長の前記長さを差し引き、
所定の欠陥密度増倍率を適用することによって、
前記開回路障害危険区域を前記減少させることの評価値を決定することと、
前記単一ビアに関する前記開回路障害危険区域に所定の欠陥密度増倍率をかけることによって、前記不規則欠陥を前記回避することの評価値を決定することと、
前記開回路障害危険区域を前記減少させることの前記評価値を、前記不規則欠陥を前記回避することの前記評価値に加えることと、
を含む、請求項１８に記載の方法。
【請求項２０】
前記費用評価値を前記見積ることは、
前記第２パスの配線セグメントと既存の配線セグメントとの間の近接距離を測定することと、
前記近接距離を前記短絡障害危険区域に加えることと、
所定の欠陥密度増倍率を適用することと、
を含む、請求項１８に記載の方法。
【請求項２１】
前記第１及び第２要素の各々は、ピン、配線及びデバイスのうちの少なくとも１つを含む、請求項１２に記載の方法。
【請求項２２】
前記第２パスを前記挿入することの後に、前記付加的なビアに対応する付加的な冗長ビアを、前記第２パス内の利用可能な位置に挿入することと、
前記付加的な冗長ビアを前記挿入することの後で、前記第２パス内の前記付加的なビアの各々が対応する付加的な冗長ビアを有する場合に、前記単一ビアをブロック解除する代わりに、前記集積回路配線設計から前記単一ビアを恒久的に除去することと、
をさらに含む、請求項１２に記載の方法。
【請求項２３】
製造欠陥に対する設計の敏感さを減少させ、集積回路接続部における信頼性を高めるための自動化された方法であって、
第１要素と第２要素を接続する第１パス内の単一ビアを保持することの第１の所定の費用を定めることと、
前記第１要素と前記第２要素の間のもう１つの経路に関する各々の付加的なビアを作成することの第２の所定の費用を定めることと、
前記第１要素と前記第２要素の間の利用可能なもう１つのルートを識別することと、
前記第２の所定の費用の合計が前記第１の所定の費用よりも少ない場合にのみ、第２パスを、前記利用可能なもう１つの経路に挿入することと、
を含む方法。
【請求項２４】
前記利用可能なもう１つの経路が前記第１パスにより用いられる金属層内及び金属層間にある場合にのみ、前記第２パスを挿入することをさらに含む、請求項２３に記載の方法。
【請求項２５】
前記利用可能なもう１つの経路が、前記単一ビアから所定の距離内、及び前記単一ビアから第２の所定の距離外のうちの少なくとも一方に配置される場合にのみ、前記第２パスを挿入することをさらに含む、請求項２３に記載の方法。
【請求項２６】
前記第２パスを前記挿入することは、前記第１パスに対して配線データベース内で用いられる配線コードとは異なる配線データベース内の配線コードを用いることを含む、請求項２３に記載の方法。
【請求項２７】
前記第１及び第２要素は、ピン、配線及びデバイスのうちの少なくとも１つを含む、請求項２３に記載の方法。
【請求項２８】
製造欠陥に対する設計の敏感さを減少させ、集積回路接続部における信頼性を高める方法を実施するための、機械によって実行可能な命令のプログラムを具体的に包含する、機械によって読み取り可能なプログラム記憶装置であって、前記方法は、
第１要素を第２要素に接続する単一ビアをブロックすることと、
前記第１要素と前記第２要素の間の利用可能なもう１つの経路を識別することと、
少なくとも付加的なビアと付加的な層内コネクタとを有する第２パスを、前記利用可能なもう１つの経路に挿入することと、
前記単一ビアをブロック解除して、前記第１要素と前記第２要素の間に冗長パスを形成することと、
を含む、プログラム記憶装置。
【請求項２９】
前記方法は、前記利用可能なもう１つの経路が前記第１パスにより用いられる金属層内及び金属層間にある場合にのみ、前記第２パスを挿入することをさらに含む、請求項２８に記載のプログラム記憶装置。
【請求項３０】
前記方法は、前記利用可能なもう１つの経路が前記単一ビアから所定の距離内に配置される場合にのみ、前記第２パスを挿入することをさらに含む、請求項２８に記載のプログラム記憶装置。
【請求項３１】
前記方法は、既存のビアが維持される場合にのみ、前記第２パスを挿入することをさらに含む、請求項２８に記載のプログラム記憶装置。
【請求項３２】
前記第２パスを前記挿入することは、前記第１パスに対して前記配線データベース内で用いられる配線コードとは異なる配線データベース内の配線コードを用いることを含む、請求項２８に記載のプログラム記憶装置。
【請求項３３】
前記方法は、前記第２パスを前記挿入することの前に、費用−便益分析を行って、前記第２パスを前記挿入することの便益が、前記第２パスを前記挿入することの費用を上回るかどうかを判定することと、前記便益が前記費用を上回る場合にのみ、前記第２パスを挿入することとをさらに含む、請求項２８に記載のプログラム記憶装置。
【請求項３４】
前記費用−便益分析を前記行うことは、
前記単一ビア内の潜在的障害に起因する不規則欠陥を回避することの便益評価値と、開回路障害危険区域を減らすことの便益評価値とを見積ることと、
短絡障害危険区域の増加の費用評価値を見積ることと、
前記費用評価値を前記便益評価値と比較することと、
を含む、請求項３３に記載のプログラム記憶装置。
【請求項３５】
前記便益評価値を前記見積ることは、
前記開回路障害危険区域を見積ることと、
前記第２パスによって生成されることになる冗長の長さを測定し、
前記開回路障害危険区域から前記冗長の前記長さを差し引き、
所定の欠陥密度増倍率を適用することによって、
前記開回路障害危険区域を前記減少させることの評価値を決定することと、
前記単一ビアに関する前記開回路障害危険区域に所定の欠陥密度増倍率をかけることによって、前記不規則欠陥を前記回避することの評価値を決定することと、
前記開回路障害危険区域を前記減少させることの前記評価値を、前記不規則欠陥を前記回避することの前記評価値に加えることと、
を含む、請求項３４に記載のプログラム記憶装置。
【請求項３６】
前記費用評価値を前記見積ることは、
前記第２パスの配線セグメントと既存の配線セグメントとの間の近接距離を測定することと、
前記近接距離を前記短絡障害危険区域に加えることと、
所定の欠陥密度増倍率を適用することと、
を含む、請求項３４に記載のプログラム記憶装置。
【請求項３７】
製造欠陥に対する設計の敏感さを減少させ、集積回路接続部における信頼性を高めるためのシステムであって、
第１要素と第２要素を接続する第１パス内の単一ビアであって、層間接続を形成するために用いられる単一ビアを含む前記単一ビアを識別するための識別装置と、
前記第１要素と前記第２要素の間の第２パスのために利用可能なもう１つの経路を識別し、少なくとも付加的なビアと付加的な層内コネクタとを前記利用可能な経路に挿入して前記第２パスを形成するためのルータと、
前記単一ビアをブロックして前記ルータが前記もう１つの経路を識別することを可能にし、前記第２パスが挿入された後で前記単一ビアをブロック解除して前記第１パスと前記第２パスが前記第１要素と前記第２要素の間に冗長パスを与えるようにするように適合させられたダイバータと、
を備えるシステム。
【請求項３８】
前記システムは、前記第２パスを所定の範囲内に制限することによって前記ルータを制御するコントローラをさらに備える、請求項３７に記載のシステム。
【請求項３９】
前記コントローラは、前記第２パスを、前記第１パスにより用いられる金属層内及び金属層間と、前記単一ビアから所定の距離内と、既存のビアの外部とのうちの少なくとも１つに制限するように適合させられる、請求項３７に記載のシステム。
【請求項４０】
前記コントローラは、前記第２パスを挿入することの費用−便益分析を行って、前記第２パスの便益が前記第２パスの費用を上回る場合にのみ、前記第２パスを挿入するように適合させられる、請求項３７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、特に、回路の信頼性を高めるために、経路設定された超大規模集積（ＶＬＳＩ）設計における冗長性を増加させる方法に関する。
【背景技術】
【０００２】
超大規模集積回路（ＶＬＳＩ）の物理的寸法が縮小し続けるのに伴って、こうした集積回路を高い信頼度で製造することはますます難しくなってきている。不規則欠陥に対するＶＬＳＩ設計の敏感さは、構造体の幅及び構造体間の間隔が小さくなるのに伴って増加する。さらに、単一ビア（即ち単一ビアによる層間コネクタ）の存在は特に望ましくない。不規則欠陥による歩留まりの観点から、単一ビアは、特に、単一ビア上に生じるスポット欠陥が開回路をもたらすことから、チップ故障を招く可能性が高い。系統的歩留まりの観点から、ビアを所与のプロセスで作成するのが難しい場合、不完全に形成された単一ビアが回路を開放させ又は高抵抗の接続部をもたらして、回路にタイミング判断の失敗を引き起す可能性がある。新しい製造プロセスは、ビアに伴う歩留まりの問題に対して特に敏感である。
【０００３】
【特許文献１】米国特許第６，０２６，２２４号
【非特許文献１】Ｋａｈｎｇ他、ＩＣＣＡＤ２００２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＶＬＳＩレイアウトにおけるビア接続部の品質を高めるための技術は、経路設定ステップの一部、又は、別個の経路設定後ステップのいずれかとして、冗長ビアを付加することによるものである。２０００年２月１５日に発行されたＤａｒｄｅｎ他の特許文献１（引用によりここに組み入れられる）は、金属平面間に冗長ビアを付加するために、局所検索を用いて一方又は両方の金属平面内の単一ビアに隣接する配線トラック内の自由スペースを見い出すことによる、経路設定後の冗長ビア挿入法を開示している。冗長ビアを形成する他の方法では、単一ビアに隣接する配線を押しのけて、隣接する配線トラック内に冗長ビアを加えることができるスペースを作る。Ｋａｈｎｇ他による非特許文献１（引用によりここに組み入れられる）は、ＶＬＳＩ設計に非ツリー型経路設定を付加して歩留まり及び信頼性を高めるための技術を提示している。しかしながら、既存の単一ビアは、自由スペースが利用可能でないか又はそれらを利用できなくする密集領域に位置するため、これらの標準的手法は、冗長ビアを付加するのに失敗する場合が多い。
【課題を解決するための手段】
【０００５】
本発明は、回路の信頼性及び歩留まりを高めるために、既存のルータ技術（例えば経路設定プログラム）を用いて、層間コネクタ（即ちビア）及び層内コネクタ（例えば配線セグメント）の冗長性を増加させることにより、製造欠陥に対する集積回路設計の敏感さを減少させ、集積回路の信頼性を高めるための自動化された方法を提供する。ひとたび最初の経路設定が完了すると、単一ビア（即ち層間接続部を形成するのに用いられる単一ビア）が識別される。次に、特定の単一ビアが選択され、一時的にブロックされる。特に、選択された単一ビアは、第１要素（例えば配線、ピン、デバイスなど）を第２要素（例えば配線、ピン、デバイスなど）に接続するのに利用可能でないものとして経路設定プログラム内で標識付けされる。単一ビアはまた、経路設定プログラムが別のパスを形成するために元の単一ビアを除去しないようにするために、「保持必須」としてコード化されることが好ましい。次に、既存の経路設定プログラムは、第１要素と第２要素の間の接続のために利用可能なもう１つの経路を識別し、そこに第２パスを挿入する。第２パスは、第１要素から第２要素まで延びるループからなり、少なくとも１つの付加的なビア及び付加的な層内コネクタ（例えば配線セグメント）を含む。ひとたび第２パスが挿入されると、単一ビアがブロック解除される。従って、第１要素と第２要素は、第１パスと第２パスの両方（即ち冗長パス）によって接続される。このプロセスは、各々の識別された単一ビアに対して繰り返される。これらの冗長パスは、単一ビア内の潜在的障害によって生じる可能性がある製造欠陥に対する集積回路の敏感さを減少させるために用いられる。
【０００６】
本発明は、必ずしも集積回路内の配線層に限定されないことに注意されたい。デバイス（例えばトランジスタ）を形成する層への非冗長性接続もまた、ここで説明される技術を用いて取り扱うことができる。
【０００７】
第２パスの挿入プロセスに対して制限を課すことができる。例えば、１つの制限は、第２パスは、それが第１パスにより用いられる金属層内及び金属層間に位置する場合にのみ、挿入することができるということである。別の制限は、第２パスは、それが単一ビアから所定の距離内にある場合及び／又は該単一ビアから別の所定の距離外にある場合にのみ挿入できることとすることができる。さらに別の制限は、第２パスを挿入するときに、あらゆる既存の冗長ビアが維持されなければならないこととすることができる。さらに、第２パスを挿入することの便益が第２パスの挿入に関連する費用を上回るかどうかを判断するために、費用−便益分析を行うことができる。冗長パス（即ち第２パス）を挿入することは、集積回路内の（例えば集積回路の配線内の）開回路障害危険区域を減少させることによって開回路障害が発生する確率を減少させるが、また、集積回路内の（例えば集積回路の配線内の）短絡障害危険区域を増加させることによって不規則短絡障害が発生する確率を増加させる。費用−便益分析を行うために、単一ビア内の潜在的障害に起因する欠陥を回避することの便益評価値と、開回路障害危険区域を減少させることの評価値が見積られる。便益評価値は、第２パスによって生じることになる冗長の長さを測定し、この冗長の長さを開回路障害危険区域から差し引き、製造プロセスに関する所定の欠陥密度ベクトルを適用することによって見積られる。短絡障害危険区域の増加の費用評価値も見積られる。費用評価値は、第２パスの配線セグメントと既存の配線セグメントとの間の近接距離を測定し、この近接距離を短絡危険区域に加え、製造プロセスに関する所定の欠陥密度ベクトルを適用することによって見積られる。費用評価値が便益評価値と比較され、第２パスは、便益が費用を上回る場合にのみ挿入される。
【０００８】
本発明の方法の別の実施形態は、前述の実施形態と同じプロセスを含むが、層内コネクタ（例えば配線セグメント）及び層間コネクタ（即ちビア）を経路設定した後で、冗長ビアが集積回路内の可能な場所に挿入される。冗長ビアは、例えば、冗長ビアを単一ビアに隣接する空きスペース内に挿入するために局所幾何学的方法を用いることによって、従来技術の方法を用いて挿入することができる。ひとたび冗長ビアが挿入されると、残りの単一ビアが識別される。残りの単一ビアは、それらが冗長ビアを挿入するのに十分な隣接の空きスペースがない密集した領域に配置されているために（最初に又はネットの移動により）、冗長にすることができなかったビアである。
【０００９】
本発明の方法の別の実施形態はまた、前述の実施形態と同じプロセスを含むが、第２パスの挿入により、付加的な冗長ビアが、付加的なビアに隣接する第２パス内の可能な場所に挿入される。冗長ビアを挿入した後で、付加的なビアの全てが冗長である場合には、元のビアと、プロセス中に形成された任意の冗長層内コネクタ（例えば配線セグメント）とは、随意に恒久的に除去することができる。一方、冗長ビアを挿入した後で、少なくとも１つの付加的なビアが依然として単一である（即ち冗長でない）場合には、その単一ビアがブロック解除されて、その結果第１パス及び第２パスが第１要素と第２要素の間に冗長パスを与える。
【００１０】
本発明はまた、製造欠陥に対する敏感さを減少させ、集積回路の層間及び層内接続部の信頼性を増加させるためのシステムを提供する。このシステムは、利用可能な経路を識別し、層内コネクタ（例えば配線セグメント）及び層間コネクタ（即ちビア）を利用可能な経路内に挿入して接続パスを形成するためのルータを含む。識別装置が、前に経路設定された接続パス内の単一ビア、例えば、第１要素（例えば配線、ピン、デバイスなど）と第２要素（例えば配線、ピン、デバイスなど）を接続する第１パス内の単一ビアを識別する。ダイバータ（ｄｉｖｅｒｔｅｒ）が、選択された単一ビアをブロックして、それがルータによって第１要素と第２要素の間の接続部として認識されないようにする。ダイバータはまた、例えば、ネットの全ての残りの接続部を「保持必須」に設定することにより、ルータが、作成された可能性のあるアンテナを除去することのないようにしなければならない。言い換えれば、ダイバータは、その単一ビアが、第１要素と第２要素の接続に用いるのに利用可能ではないかのようにルータをだまして進行させる。ルータはさらに、単一ビアがブロックされたときに第１要素と第２要素を接続するために、及び、パスを挿入するために、もう１つのパス（即ち第２パス）を決定するように適合させられる。ダイバータはさらに、ひとたび第２パスが挿入されると、選択された単一ビアをブロック解除して、第１パス及び第２パスが第１要素と第２要素の間に冗長パスを与えるようにするように適合させられる。コントローラは、用いることができる第２パスに制限を課すことによってルータを制御する。例えば、コントローラは、第２パスを、第１パスにより用いられる金属層間及び金属層内の領域内に、及び／又は単一ビアから所定の距離内に制限するように適合させることができる。コントローラはまた、第２パスを形成するために既存のビアを引きはがさないように、ルータを制限することができる。さらに、コントローラは、費用−便益分析を行って、第２パスを挿入することの便益が、第２パスを挿入する費用を上回る場合にのみ、第２パスを挿入するように適合させることができる。
【００１１】
従って、本発明は、集積回路配線内に冗長パスを挿入する方法を提供する。冗長パスは、冗長ビアだけよりも大きな冗長性を与える。さらに、冗長パスは、密集性が冗長ビアを挿入することを妨げるときに冗長性を与える。この冗長性は、不規則欠陥に起因する障害の確率を低下させることによって、回路の歩留まりと信頼性を高める。本発明のこれら及び他の態様と目的は、以下の説明及び添付の図面を併せて考察するときに、よりよく認識され理解されるであろう。しかしながら、以下の説明は、本発明の好ましい実施形態とその多くの特定の詳細を示しているが、例証のために与えられるものであって、限定するものではないことを理解されたい。本発明の趣旨から逸脱することなく、本発明の範囲内で多くの変更及び修正を行うことができ、本発明はすべてのそうした修正を含む。
本発明は、添付の図面を参照して以下の詳細な説明からよりよく理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明及びその種々の特徴及び利点の詳細を、添付の図面に示され以下の説明において詳述される、非限定的な実施形態を参照しながら、より十分に説明する。図面に示された特徴は、必ずしも一定の尺度で描かれてはいないことに注意されたい。周知の構成要素及び処理技術の説明は、本発明を不必要に不明瞭にしないために省略されている。ここで用いられる実施例は、単に、本発明を実施できる方法の理解を容易にし、さらに当業者が本発明を実施できるようにすることを意図したものである。従って、これらの実施例は、本発明の範囲を限定するものと解釈されるべきではない。
【００１３】
本発明は集積回路に関し、特に回路の歩留まり及び信頼性を高めるために、経路設定された超大規模集積回路（ＶＬＳＩ）設計における冗長性を増加させる方法に関する。この方法は、既存の経路設定プログラムと組み合わせて用いることができる。さらに、この方法は、冗長性を付加するために既存の冗長ビア挿入プログラムと組み合わせて又は代替的にそれ単独で用いることができる。本発明は、集積回路配線内に冗長パスを挿入する方法、特に単一ビアで交わる２つの金属セグメント間に冗長パスを挿入する方法を提供する。冗長パスは、冗長ビアだけを挿入するよりも高い冗長性を与える。さらに、冗長パスは、密集性が単一ビアの隣に冗長ビアを挿入することを妨げるときに冗長性を与える。この冗長性は、不規則欠陥に起因する障害の確率を低下させることによって、回路の歩留まりと信頼性を高める。説明のために、本発明は、配線層内及び層間のコネクタに冗長性を与えるものとして説明されるが、本発明は必ずしも配線層に限定されないことを、当業者は理解するであろう。例えば、本発明は、活性層間に、及び活性層と金属層の間に冗長コネクタを形成するのに用いることができる。
【００１４】
図１を参照すると、本発明は、冗長パスを付加することによって回路の歩留まり及び信頼性を高めるために、既存のルータ技術（例えば経路設定プログラム）を用いることによって、集積回路配線の製造欠陥に対する敏感さを減少させ、その信頼性を増加させるための自動化された方法を提供する。この方法の１つの実施形態は、従来技術の経路設定プログラムを用いて集積回路の層内及び層間コネクタ（例えば配線セグメント及びビア）を経路設定すること（１０１、図２参照）を含む。本発明は、例示の目的のためだけに、ここでは格子状の配線設計に関して説明され図示される。本発明は、現在利用可能な任意の適切な配線設計方法と共に、又は将来利用可能となる任意の適切な配線設計方法と共にコンピュータで実施できることを、当業者であれば理解するであろう。ひとたびプロセス１０１において最初の経路設定が完了すると、単一ビア３０（即ち層間接続を形成するのに用いられる単一ビア）が識別される（１０４）。例えば、図２を参照すると、最初の経路設定は、単一ビア３０ａによって第２層上の第２要素２０（例えば第２方向の第２層Ｍ２上の第２配線）に接続された第１層上の第１要素１０（例えば第１方向の第１層Ｍ１上の第１配線）を配置することができる。この単一ビア３０ａは、第１要素１０と第２要素２０の間の全体の第１パス４０を含む。次に、処理のために個々の単一ビア（例えば、単一ビア３０ａ、３０ｃなど）が１つずつ目標にされる。目標にされた単一ビア３０ａは一時的にブロックされる（１０６、図３参照）。言い換えれば、経路設定プログラムは、第１要素１０を第２要素２０に接続するのに用いるには単一ビア３０ａが利用可能ではないかのようにだまされて進行する。ブロックすることは、単一ビア３０ａを機能的にブロックすることによって、又は、単一ビア３０ａをダミー・ネットのような別のネットに移動させることによって達成することができる。単一ビア３０ａはまた、「保持必須」としてコード化して、別のパスを形成するために経路設定プログラムがこの単一ビア３０ａを除去しないようにすることが好ましい。単一ビア３０ａをブロックすることによって、経路設定プログラムが、第２パス５０を挿入して第１要素１０を第２要素２０に接続する冗長ループを形成するために用いることができる利用可能なもう１つの経路７０を識別することが可能となる（１０８）。代替として、単一ビア３０ａは、保持のための高いコストで簡単にコード化することができ、その結果、経路設定プログラムは２つの要素を接続する別の経路の発見を試行することになる。
【００１５】
図２を参照すると、プロセス１０８において、第１要素１０を第２要素２０に接続するのに利用可能なもう１つの経路７０（即ち新しい正当な経路）が、経路設定プログラムによって識別される。こうした利用可能な経路７０が識別される場合には、経路設定プログラムは、付加的なビア５２及び層内コネクタ（例えば配線セグメント）５１を利用可能な経路７０に挿入して、第２パス５０を形成する（１１３）。例えば、経路設定プログラムは、第２パス５０（図４参照）を形成するために、付加的なビア５２を空き格子点７１及び位置７３に挿入し、付加的な配線セグメント５１を空きチャネル７２に挿入することができる。特に、付加的なビア５２は、新しいセグメント５１が第１又は第２配線２０に交わる位置７３に、及び、付加的な配線セグメント５１が互いに交わる位置７１に挿入することができる。従って、第２パス５０は、付加的なビア５２（例えば、図４に示されるように、３つの付加的なビア５２）と付加的な配線セグメント５１（例えば、図４に示されるように、３つの付加的な配線セグメント５１）を有するループを含む。
【００１６】
冗長性を付加することは、最小包囲面積についての制限などの基本ルールの違反を引き起こす可能性がある。従って、プロセス１１３において第２パス５０を挿入するときには、付加的なビア５２及び配線セグメント５１に対して配線データベース内の異なる配線コードを用いて（１１４）、基本ルールの違反が起こる場合にこれらの付加的なビア５２及び配線セグメント５１を選択的に除去できるようにする必要がある。
【００１７】
プロセス１１３において第２パス５０が挿入された後で、単一ビア３０ａがブロック解除される（１１８、図５参照）。従って、第１要素１０と第２要素２０は、第１パス４０と第２パス５０との両方によって接続されて冗長パスを形成する。このプロセスは、プロセス１０４において識別された単一ビア（例えば３０ｃなど）の各々について繰り返される。ビアと任意の冗長層内コネクタ（例えば配線セグメント）との両方によって生成された冗長性は、集積回路の層間及び層内接続部における不規則欠陥（例えば、単一ビア３０ａ内の潜在的障害又は配線セグメント７５内の潜在的な開回路障害に起因する可能性のある欠陥）を回避する。
【００１８】
第２パス５０を挿入するプロセス１０８に制限を課すことができる。例えば、任意に長い第２パス５０が形成されないようにプロセス１０８に制限を課すことができる。また、目標の単一ビア３０ａに接近しすぎて配置された付加的なビア５２は、付加的なビア５２と目標の単一ビア３０ａの間の障害相関を増加させ、それゆえ冗長ビアが目標の単一ビア３０ａからより遠くに配置された場合よりも低い障害耐性を配線設計に付加するため、同じくプロセス１０８に制限を課すことができる。
【００１９】
例えば、制限は、第２パス５０は特定の範囲内に（即ち、ブロックされた単一ビア３０ａから所定の距離１３内に、及び／又はブロックされた単一ビア３０ａから第２の所定の距離１４の外に）のみ挿入できることとすることができる。単一ビア３０ａからのより大きな距離を有する冗長パス５０は障害相関を減少させることになるが、冗長パス５０は、タイミング分析の問題を回避するために、依然として単一ビア３０ａの十分近くに保たれなければならない。こうした問題は、付加された冗長パスの静電容量性負荷が、ネットを駆動するゲートの遅延を増加させ得るために起こる可能性があり、冗長パスの長さを制限することが、負荷の増加を制限することになる。同様に、別の制限は、第２パス５０は第１パス４０により用いられる金属層（例えばＭ１及びＭ２）内及び間の領域内にのみ挿入できることとすることができる（１０９）。しかしながら、図８（ａ）を参照すると、付加的な層内コネクタ５１（例えば配線セグメント）及び付加的なビア５２が２つの第１層要素（例えば２つの層Ｍ１の配線）を２つの第２層要素（例えば２つの層Ｍ２の配線）に接続するように機能するために、目標の単一ビア３０ａ及び冗長パス４０、５０の付加的な単一ビア５２の障害確率が相互に関連するときに冗長性の障害耐性が低下する。異なる層上のビアの障害は相互に関連せず、冗長性は遥かに障害耐性を増すので、目標の単一ビア３０ａのために用いられたものとは異なる層の対の上に付加的なビアを配置することが望ましい可能性がある。例えば、図８（ｂ）を参照すると、第２パス５０が別の金属配線層Ｍ３上の付加的な第２方向配線セグメント５１ａとそれに関連する付加的なビア５２ａとを含む場合に、冗長性の障害耐性が増加する。付加的な単一ビア５２ａを異なる層Ｍ３上に配置することによって、相関が破れ、それにより、Ｍ１／Ｍ２及びＭ２／Ｍ３ビア障害は互いに関連しなくなる。第２パス５０を挿入するプロセス１０８に対する別の制限は、あらゆる既存のビア（例えば、ブロックされた単一ビア３０ａ）又はあらゆる他のビア（例えば、３０ｃ、３０ｂ、５４など）が維持されなければならない（即ち引きはがされない）こととすることができる（１１１）。プロセス１０８に対するさらに別の制限は、費用−便益分析が行われ、第２パス５０を挿入することの便益が第２パス５０を挿入することに関連する費用を上回る場合にのみ第２パス５０が挿入されることとすることができる（１１２）。
【００２０】
ＶＬＳＩ設計の開回路危険区域は、開回路を引き起こす不規則欠陥（即ち配線を切断する欠陥）に対する設計の敏感さの数学的尺度である。短絡危険区域は、異なる電気的ネット上の２つの形に同時に触れることによって短絡を引き起こす不規則欠陥に対する設計の敏感さの尺度である。危険区域の測定値は、歩留まりを予測するのに用いることができる。冗長パス（即ち第２パス５０）を挿入することは、集積回路内の開回路障害危険区域を減少させることによって不規則開回路障害が発生する確率を低下させるが、集積回路配線内の短絡欠陥危険区域を増加させることによって不規則短絡欠陥の確率を増加させる。プロセス１１２において費用−便益分析を行うために、単一ビア内の潜在的障害に起因する不規則欠陥を回避することの便益評価値と、開回路障害危険区域を減少させることの便益評価値が見積られる。図４を参照すると、例えば、便益評価値は、第２パス５０によって生成されることになる層Ｍ２上の冗長の長さ４を最初に測定することによって見積ることができる。冗長の長さ４は、同じく冗長にされている第１配線１０及び／又は第２配線２０のセグメント７５の長さに等しい。次に、冗長の長さ４を、開回路障害危険区域から差し引くことができ、そしてその製造プロセスに関する所定の欠陥密度増倍率を適用することができる。開回路に関する危険区域と短絡に関する危険区域は、歩留まり予測の間に、各々の評価値に短絡欠陥及び開回路障害の推定発生率を表す重み係数をかけて、組み合わさられる。この重み係数は、欠陥密度ベクトルと呼ばれる。さらに、短絡欠陥危険区域を増加させることの費用評価値もまた見積ることができる。費用評価値は、第２パス５０の配線セグメント５１と既存の隣接の配線セグメント５３との間の近接距離を測定することによって見積られる。この近接距離は、短絡欠陥危険区域に加えられ、そして製造プロセスに関する所定の欠陥密度増倍率が適用される。次に、見積られた費用評価値が便益評価値と比較され、便益が費用を上回る場合にのみ第２パス５０が挿入される。
【００２１】
より具体的には、プロセス１１２における費用−便益分析は、付加された新しい配線セグメント５１の長さと、単一ビア３０ａとしてビアを残すことの費用との間でトレードオフを行う。第２パス５０が構成されるとき、このトレードオフは、既存の配線と新しい配線との間の短絡危険区域の増加に起因する不規則欠陥短絡の可能性の増加と、冗長にされた元の回路の任意の部分における開回路がもはや電気的開放を引き起こさないことによる不規則欠陥解放の可能性の減少と、単一ビア自体が冗長にされていることによる不規則欠陥ビア障害の可能性の減少とを含む。これらの３つの量の各々についての費用重みは、製造プロセスに関する欠陥密度の密度を用いることによって容易に得ることができる。例えば、図４を参照すると、この方法の費用−便益分析１１２は、提案された新しいセグメント５１の金属層Ｍ１及びＭ２上の単一チャネルの近接距離を算出することによって、短絡危険区域の増加を見積る。この方法は、新しいパス５０により冗長にされた第１配線１０と第２配線２０の部分の長さを算出することによって、開回路危険区域の減少を見積る。この方法は、見積られた付加的な短絡危険区域を加え、見積られた付加的な開回路危険区域を差し引き、単一ビア３０ａの費用を差し引くことによって、提案された新しいパス５０を付加することの正味の費用を計算する。正味の費用がマイナスである場合には、本発明は新しいパス５０を受け入れてそれを配線に付加する。正味の費用がプラスである場合には、本発明は、目標のビアを単一のままに残し、別の単一ビアを目標にして続行する。
【００２２】
さらに、プロセス１１２における費用−便益分析はさらに、単一ビアに関する第１の所定の費用と、各々の付加的なビアを作成することの第２の所定の費用とを設定することを含むことができる。次に、単一ビアにつながる配線上の利用可能な箇所を識別し、可能な限り少ないビアを用いて回路を作成し、必要な場合にのみ単一ビア３０ａを再使用することによって、プロセス１０８において利用可能な経路７０が識別される。従って、第２の所定の費用（各々の付加的なビアを付加することの）の合計が、単一ビアを保持することの第１の所定の費用よりも少ない場合にのみ、第２パス５０が利用可能なもう１つの経路７０の内部に挿入される。
【００２３】
再び図１を参照すると、本発明の方法の別の実施形態は、前述したのと同じプロセスを含むが、随意に、プロセス１０１において層内コネクタ（例えば配線）及び層間コネクタ（例えばビア）を経路設定した後で、冗長ビア５４が単一ビアの隣の可能な場所に挿入される（１０２、例えば、図２の単一ビア３０ｂ参照）。単一ビア（例えば３０ｂ）に隣接した利用可能な空きスペース内に冗長ビア５４を挿入するために、局所幾何学的方法を用いることによるなど、冗長ビアを挿入する従来技術の経路設定後の方法を用いて挿入することができる。例えば、冗長ビアは、上で引用された特許文献１に記載されているように全体的に、又は、任意の他の従来技術の方法によって、挿入することができる。ひとたび冗長ビア５４が単一ビア３０ｂに隣接して挿入されると、いずれかの残りの単一ビア３０ａが識別される（１０４）。残りの単一ビア３０ａは、それらが密集した領域に配置されている（即ち、それらは冗長ビア５４を挿入するのに十分な隣接した空きスペースをもたず、或いはネットから外れて移動することによりそうしたスペースを利用可能にすることができなかった）ために、冗長にすることができなかったビアである。
【００２４】
再び図１を参照すると、本発明の方法の別の実施形態はまた、前述の実施形態と同じプロセスを含むが、プロセス１１３において第２パス５０を挿入すると、付加的な冗長ビア５６が、対応する付加的な単一ビア５２に隣接した第２パス５０内の可能な場所に挿入される（１１５、図６参照）。付加的な冗長ビア５６は、第２パス５０内の付加的な単一ビア５２に隣接した空きスペースの中に冗長ビア５６を挿入するために、局所幾何学的方法を用いることによるなど、従来技術の経路設定後の方法を用いることによって挿入することができる。例えば、冗長ビアは、上で引用された特許文献１に記載されているように全体的に、又は、任意の他の従来技術の方法によって、挿入することができる。付加的な冗長ビア５６を挿入した後で、付加的なビア５２の全てが対応する付加的な冗長ビア５６を有する場合には、単一ビア３０ａは、隋意に集積回路配線設計から恒久的に除去することができる（１１６、図７参照）。さらに、第２パス５０が第１配線１０及び第２配線２０に接続される箇所の間のネットの第１配線１０又は第２配線２０の任意の冗長セグメント７５（図４参照）を除去するために、ネット上でアンテナ除去を実施することができる。一方、付加的な冗長ビア５６を挿入した後で、少なくとも１つの付加的なビア５２が依然として単一である（即ち冗長ではない）場合には、単一ビア３０ａがブロック解除されて、第１配線１０及び第２配線２０間の第１パス４０及び第２パス５０が冗長となる（１１８）。全ての付加的なビア５２が冗長にされた場合に単一ビア３０ａ及び冗長セグメント７５を除去することは（プロセス１１６において）、第２パス５０が付加されたネットに対する静電容量負荷を減少させ、並列配線パスを無くしてネット分析を簡単にして促進させ、不必要なネット・セグメントを除去することにより配線の密集、結合及び危険配線区域を概ね減少させる。さらに、単一ビア３０ａ及び冗長セグメント７５を除去するプロセス１１６はまた、全てのビアが良好に作成されるときと、冗長ビアの対の１つに欠陥があって接続形成に失敗するときとの間のネットの遅延の変動を減少させる。このことは、最大及び最小ネット遅延に関して単一又は並列と見なす必要のある並列導体の長さが、ネットの第２パスの長さから隣接する冗長ビア間の距離にまで至るために、達成される。この長さが短くなるので、抵抗の変動、従って遅延の変動は小さくなる。
【００２５】
図２−図８は、単一ビア３０ａによって第２方向の第２層（例えば層Ｍ２）上の第２要素２０（例えば第２配線）に接続された第１方向の第１層（例えば層Ｍ１）上の第１要素１０（例えば第１配線）に適用された本発明の方法を示す。図示されるように、単一ビア３０ａは、第１要素１０と第２要素２０の間の第１パス４０全体を含む。同様に、図９−図１３（ａ）、（ｂ）は、本発明の同じ方法が、両方の要素１１、２１が同じ方向に向いているときに第１要素１１を第２要素２１に接続するために適用できることを示す。集積回路の配線及びビア接続部は、既存の経路設定プログラムを用いて経路設定される（１０１、図９参照）。随意に、冗長ビア５４を、単一ビア３０ｂに隣接する空きスペース内の可能な場所に挿入することができる（１０２）。次に、単一ビア３０ａ、３０ｂなどが識別される（１０４）。冗長ビア５４が挿入される場合、残りの単一ビア３０ａなどは、それらが密集した領域内に配置されているために、やむを得ず冗長にすることができなかったビアである。図９を参照すると、単一ビア３０ａは、第１要素１１と第２要素２１の間の第１パス４０の一部分を含む。図示されるように、第１パス４０はまた、層内コネクタ４１（例えば配線セグメント）並びにビア３０ｂ及び５４を含む。次に、処理のために個々の単一ビア（例えば単一ビア３０ａなど）が１つずつ目標にされる。目標にされた単一ビア３０ａは、前述のように一時的にブロックされる（１０６、図１０参照）。単一ビア３０ａをブロックすることによって、経路設定プログラムが、第１配線１１を第２配線２１に接続する第２パス５０のために利用可能な経路７０を識別することが可能になる（１０８）。第２パス５０は、経路設定プログラムによって利用可能な経路７０の中に挿入される（１１３、図９参照）。第２パス５０は、付加的なビア５２（例えば図１１の２つの付加的なビア）と、同じ方向の第１要素１１と第２要素２１を再接続するために用いられる付加的な層内コネクタ５１（例えば図１０の２つの付加的な配線セグメント５１）とを有するループを含む。ひとたびプロセス１１３において第２パス５０が挿入されると、単一ビア３０がブロック解除される（１１８、図１２参照）。従って、第１要素１１と第２要素２１は、第１パス４０と第２パス５０（即ち冗長パス４０及び５０）の両方によって接続される。単一冗長ルート（即ち第２パス５０）は、２つの単一ビアを冗長にするのに用いることができることに注意されたい。例えば、２つの単一ビア３０ｅ及び３０ｆを介して１つのＭ１配線１１が別のＭ１配線２１に接続する（図１３（ａ）−（ｂ）参照）。付加的なビア５２ｅ及び５２ｆ、並びに、２つの付加的な配線セグメント５１が第２パス５０を形成して３０ｅと３０ｆの両方を冗長にする。プロセス１０４において識別された各々の単一ビアについてプロセスが繰り返され、図２−図７に関連して前述された種々の制限及び実施形態が同様に適用される。
【００２６】
示された実施例においては、第２パス５０がそれらの間に構成されることになる第１及び第２配線（例えば図５の第１及び第２要素１０、２０又は図１２の第１及び第２要素１１、２１）は、それぞれ単一金属層上の単一の長方形として図示されているが、それらはより一般的には、ブロックされたビアが除去されたときに電気的に接続されたままとなるチップの全ての導電層上の２組の型又は構造体であると考えられたい。配線Ｗ１がビアＶ１２を通じて配線Ｗ２に接続し、配線Ｗ２がビアＶ２３を通じて配線Ｗ３に接続し、そして配線Ｗ３がビアＶ３４を通じて配線Ｗ４に接続する場合を考察する。ビアＶ２３に関して冗長パスが見出される場合には、第１配線は、Ｗ１、Ｖ１２及びＷ２の集合体であると見なされ、第２配線は、Ｗ３、Ｖ３４及びＷ４の集合体であると見なされることになる。従って、ルータによって見出されたもう１つのパスは、Ｗ２をＷ３に接続する可能性があるが、また、既に説明したように何らかの距離の制限を受けながら、Ｗ１をＷ３に、Ｗ１をＷ４に、又はＷ２をＷ４に接続する可能性もある。第１（又は同等に、第２）配線はまた、接続されるべき１つの回路内に、ポリシリコン又は拡散物を含む導電性構造を含むことができ、この場合、冗長パスが確立されるべきビアは、金属からポリシリコン又は金属から拡散物へのコンタクトとなる。次に、ルータは、第２配線（即ち、回路を接続するネットを含む任意の構造）を異なる位置の回路に接続することによって、もう１つの経路を生成することができる。
【００２７】
図１４−図１６を参照すると、回路への配線接続部は普通、一般に「ピン」と呼ばれる（例えば同等なピン１４２０ａ−ｂを参照）回路内の予め定められた位置にのみ形成されるように規制されることに注意されたい。所与の接続箇所に関して、複数のピン又は単一のピンを有する複数の接続が存在する可能性がある。回路設計は、回路間に特定の論理接続を形成するために、配線１４１０に接続し得る幾つかの同等なピン１４２０ａ−ｂを設けることができる。ピン１４２０ａ−ｂは、特別な属性を有する構造又は特別な層上の構造とすることができ、本発明の第１又は第２要素と見なすことができる。本発明の方法は、配線１４１０と、同じピン又は同等なピンとの間の冗長な接続を形成するのに用いることができる。例えば、第１要素（例えば配線１４１０）を第２要素（例えばピン１４２０ａ）に接続する孤立ビア１４３０が識別された場合には、それはブロックすることができる。次に、経路設定プログラムは、第２要素への（例えば、同等なピン１４２０ｂへの、図１５参照、又は、同じピン１４２０ａへの、図１６参照）もう１つの経路を識別することができ、付加的なビア１４５２及び配線セグメント１４５１を含む冗長パス１４５０を挿入することができる。配線１４１０と、同じピン１４２０ａ又は同等なピン１４２０ｂとの間に、ひとたび冗長パス１４５０が挿入されると、孤立ビア１４３０はブロック解除することができる。
【００２８】
図１７を参照すると、本発明はまた、本発明を実施することができるシステム１７００を提供する。システム１７００は、プロセッサ１７０２、メモリ１７０４及びユーザ・インターフェース１７０５を含む。プロセッサ１７０２、メモリ１７０４及びユーザ・インターフェース１７０５は、従来の電気接続、無線接続、インターネット接続などのうちの１つによって電気的に接続される。プロセッサ１７０２は、ルータ１７０６、ダイバータ１７１０、識別装置１７１２及びコントローラ１７０８を含む。ルータ１７０６は、層内コネクタ（例えば配線セグメント）及び層間コネクタ（即ちビア）を集積回路内に経路設定し、挿入するように適合させられる。ルータ１７０６はまた、ユーザが各々のビア、ネット、セグメントなどに割り当てられたコードを変更することができるように適合させることができる。例えば、ルータ１７０６は、単一ビアが「保持必須」ビアであって、別のパスを形成するためにルータ１７０６がその単一ビアを除去しないことを示すコードを受け取るように適合させることができる。識別装置１７１２は、既に経路設定された配線パス内の単一ビアを識別するように適合させられる（例えば、図２及び図９を参照すると、単一ビア３０ａは、第１配線１０及び第２配線２０に接続された第１パス４０内で識別することができる）。ダイバータ１７１０は、特定の単一ビアを目標とし、目標にされた単一ビアを必要に応じてブロック及びブロック解除するように適合させられる。特に、ダイバータ１７１０は、目標にされた単一ビア３０ａを標識付けして、それがルータ１７０６により第１配線１０と第２配線２０の間の接続として認識されないようにするように適合させられる。言い換えれば、ダイバータ１７１０は、単一ビア３０ａが第１配線１０を第２配線２０に接続するのに用いるために利用可能ではないかのようにルータ１７０６をだまして進行させる。ダイバータ１７１０は、単一ビア３０ａを機能的にブロックするか又は単一ビア３０ａをダミー・ネットのような別のネットに切り替えるように適合させることができる。ルータ１７０６はさらに、単一ビア３０ａがブロックされたときに、第１配線１０と第２配線２０を接続するためにもう１つのルート７０が利用可能であるかどうか、及び、そうしたもう１つのルート７０が第２パス５０をもう１つのルート７０に挿入するために利用可能であるかどうかを判定するように適合させられる。第２パス５０は、付加的なビア５２及び付加的な層内接続（例えば配線セグメント）５１を含むことができる。ダイバータ１７１０はさらに、ひとたび第２パス５０が集積回路配線に挿入されて、第１パス４０及び第２パス５０が第１配線１０と第２配線２０の間に冗長パスを与えると、前にブロックされた目標の単一ビア３０ａをブロック解除するように適合させられる。コントローラ１７０８は、使用可能な第２パス５０を制限することによってルータ１７０６を制御する。例えば、コントローラ１７０８は、第２パス５０を、層間（例えば、第１パス４０により用いられる金属層Ｍ１、Ｍ２間の）及び層内の領域に制限し、単一ビア３０ａからの距離が所定の距離１３よりも大きくならないように制限するように適合させることができる。コントローラ１７０８はまた、第２パス５０を形成するために、既存のビア（例えば３０ｃ、３０ｂなど）を引きはがさないように、ルータ１７０６を制限することができる。さらに、コントローラ１７０８は、費用−便益分析を行うこと、及び第２パス５０を挿入することの便益が、第２パス５０を挿入する費用を上回る場合にのみ第２パス５０を挿入するように適合させることができる。メモリ１７０４は、前に経路設定された集積回路の概要を表すデータを含み、ルータ１７０６によりアクセス可能な、配線概要データベース１７１４を含む。メモリ１７０４はさらに、費用−便益分析を行うときにコントローラ１７０８によりアクセス可能な、危険区域データ、欠陥密度ベクトル・データ、系統的歩留まり降下データなどを含む、費用−便益評価値データベース１７２０を含む。ユーザ・インターフェース１７０５は、端末１７１６と、キーボード又は他のユーザ・インターフェース・デバイス１７１８とを含み、プロセッサ１７０２を監視及び／又は制御するように適合させられる。
【００２９】
従って、本発明は、回路の歩留まり及び信頼性を高めるために、経路設定された超大規模集積回路（ＶＬＳＩ）設計における冗長性を増加させる方法、及びその方法を実施するためのシステムを提供する。本発明を用いると製造欠陥は依然として発生する可能性があるが、冗長性を付加することにより、こうした製造欠陥が集積回路の故障を引き起こす確率が低下する。本発明は、集積回路に冗長パスを挿入する方法を提供する。特に、本発明は、２つの要素（例えば配線、デバイスなど）を接続する第１パス内の単一ビアを識別して目標にし、２つの要素を接続するのにもう１つの経路（単一ビアに隣接する冗長ビア以外の）が利用可能であるかどうかを判定し、そして利用可能なもう１つのルートに第２パスを挿入する方法を提供する。第１パスと第２パスの組み合わせは、冗長ビアだけを挿入するよりも大きな冗長性を与える。より重要なことには、こうした冗長パスは、とにかく密集性が単一ビアの隣に冗長ビアを挿入するのを妨げるときに、冗長性を与える。この方法の実施形態はさらに、第２パスを形成するのに用いられる全ての付加的なビアが冗長にすることができる場合に、単一ビア及び任意の冗長配線セグメントを除去することを含む。本発明は、実施形態に関して説明されたが、本発明は、添付の特許請求の範囲の趣旨及び範囲内の修正を加えて実施することができることを、当業者であれば認識するであろう。
【図面の簡単な説明】
【００３０】
【図１】本発明の方法を説明する流れ図である。
【図２】第１方向の第１配線と第２方向の第２配線とを接続する第１パスとして単一ビアを有する２層の集積回路配線の上面図である。
【図３】単一ビアがブロックされた状態の図２を示す。
【図４】第２パスが第１配線と第２配線を接続している状態の図３を示す。
【図５】単一ビアがブロック解除された状態の図４を示す。
【図６】第２パス内の付加的なビアが冗長にされた状態の図４を示す。
【図７】第１パスが除去された状態の図６を示す。
【図８】（ａ）、（ｂ）は本発明の方法の例示的な実施形態を示す。
【図９】同じ方向の第１配線と第２配線を接続する第１パス内の単一ビアを有する２層の配線の上面図である。
【図１０】単一ビアがブロックされた状態の図９を示す。
【図１１】第２パスが第１配線と第２配線を接続している状態の図１０を示す。
【図１２】単一ビアがブロック解除された状態の図１１を。
【図１３】（ａ）、（ｂ）は本発明の方法の別の例示的な実施形態を示す。
【図１４】本発明の方法の別の例示的な実施形態を示す。
【図１５】本発明の方法の別の例示的な実施形態を示す。
【図１６】本発明の方法の別の例示的な実施形態を示す。
【図１７】本発明のシステムを示す概略的なボックス図表である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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