(57)【要約】【課題】トレンチゲート型ＭＯＳＦＥＴにおいて、オン抵抗を過度に高めずアバランシェ電流をクランプし、フィールドプレート誘導（ＦＰＩ）衝撃イオン化を最小化する。【解決手段】トレンチゲート型ＭＯＳＦＥＴに、エピタキシャル層８４２と逆導電型でゲート８４４より浅いボディ領域８４３と、ボディ領域より深く高濃度にドープされ、トレンチより浅いクランプ領域８５３とを設ける。ツェナＰＮ接合部は、ドレイン−ソース電圧をトレンチ近傍のボディＰＮ接合部のＦＰＩ降伏電圧より低くクランプするが、トレンチより浅く最大ＤＳ間電圧の過度の低下は生じない。この構造の製造では連続注入法を用いることで接合部深さとドーパント濃度を正確に制御できるが、ゲートバス形成前の注入または形成後のゲートバスを通しての注入で形成してもよい。【選択図】図１３Ａ
2008505480.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板における複数のトレンチ内のゲート構造であって、各トレンチにおけるゲート構造が、当該トレンチの側壁部において第１の厚さを有し、当該トレンチの底部において前記第１の厚さより厚い第２の厚さを有する絶縁材によって外囲された導電性ゲートを含む、該ゲート構造と、
前記トレンチの少なくとも１つに隣接し、前記基板の第１の深さまで延在するとともに、前記トレンチに隣接するチャネル領域を含む、第２導電型の第１領域と、
前記第１領域と電気的に接触し、前記第１の深さよりも深く前記トレンチよりも浅い第２の厚さまで延在する前記第２導電型の第２領域と、
前記第１の領域の上に位置する前記第１導電型の第３領域であって、前記導電性ゲートの電圧が、前記第３領域から前記第１領域を通って前記基板の下層をなす部分へ流れる電流を制御する、該第３領域とを含むことを特徴とする半導体装置。
【請求項２】
前記導電性ゲートは、前記第１の深さよりも深く前記第２の深さよりも浅い深さまで延在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板が第１半導体層を含み、前記第１半導体層はそれより高濃度にドープされた半導体基板の上に位置し、前記トレンチが前記第１半導体層の中へ延在していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基板が、前記第１半導体層の上に形成された第２半導体層であって、前記第１半導体層よりも低濃度にドープされた、該第２半導体層を更に含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１領域が、前記第２半導体層と接合部を形成し、
前記第２領域が、前記第１半導体層と接合部を形成することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記導電性ゲートの電圧が、前記第３領域から前記第１領域を通り、前記第１半導体層を通って前記半導体基板へ流れる電流を制御することを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記基板が、トレンチが存在し、かつ前記第１導電型のドーパント濃度が前記層の深さとともに増加するような連続的なドーパント濃度勾配を有する層を含むことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記基板が、前記第１導電型のドーパント濃度が前記基板の深さとともに増加するように深さ及びドーパント濃度の異なる一連の複数の注入部を含むことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第２領域が、深さの異なる一連の複数の注入部を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１領域および前記第３領域は、第１の１対のトレンチ間の第１メサ（台地形状領域）にあり、
前記第２領域は、第２の一対のトレンチ間にあることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記基板の表面にあり、前記第２の一対のトレンチ間を分離する部分を完全に横切って延在する前記第２導電型の第４領域をさらに含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
第１トレンチと第２トレンチとの間のメサ（台地形状領域）が、
前記基板の表面にあり、前記第１トレンチに隣接する前記第３領域と、
前記基板の表面にあり、前記第２トレンチに隣接する前記第１導電型の第４領域と、
前記基板の表面にあり、前記第３領域と前記第４領域との間の前記第２導電型の第５領域と、
前記第３領域および前記第４領域の下層をなす第１領域と、
前記第３領域の下層をなし、前記第１トレンチおよび前記第２トレンチから離れた位置にある前記第２領域とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記第３領域、前記第４領域及び前記第５領域との電気的接続部をさらに含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２領域が、複数の前記トレンチの対の間にある第１の複数の隣接するメサの組へ延在し、かつ複数の前記トレンチの対の間にある第２の複数の隣接するメサの組には存在しないことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記トレンチ中の前記ゲート構造に電気的に接触し、前記第１領域の少なくとも一部を含む前記基板の部分の上に位置するゲートバスをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記トレンチ中の前記ゲート構造に電気的に接触し、前記第２領域の少なくとも一部を含む前記基板の部分の上に位置するゲートバスをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項１７】
前記第２領域が、前記第１領域のドーパント濃度より高い前記第２導電型のドーパント濃度を有することを特徴とする請求項１に記載の半導体装置。
【請求項１８】
半導体装置の製造方法であって、
（ａ）第１導電型の基板に複数のトレンチを形成する過程と、
（ｂ）前記トレンチの底部に厚い酸化層を被着する過程と、
（ｃ）前記トレンチの側壁上にゲート酸下層を形成する過程と、
（ｄ）前記トレンチに導電性材料を充填する過程と、
（ｅ）トレンチ間の１以上のメサ（台地形状領域）に対応する領域において前記基板に第２導電型のボディ領域を形成する過程であって、前記ボディ領域が第１の深さを有する、該過程と、
（ｆ）前記トレンチの間の１以上のメサに対応する領域における、前記第２導電型のクランプ領域を形成する過程であって、前記クランプ領域は、前記第１の深さより深くかつ前記トレンチより浅い第２の深さを有する、該過程と、
（ｇ）前記ボディ領域の上に前記第１導電型のアクティブ領域を形成する過程と、
（ｈ）前記導電性材料、前記アクティブ領域、及び前記基板への電気的接続部を設ける過程とを有することを特徴とする方法。
【請求項１９】
前記（ａ）過程は、前記（ｅ）過程及び前記（ｆ）過程より前に実施されることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記（ｅ）過程及び前記（ｆ）過程は、前記（ａ）過程より前に実施されることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記導電材をパターニングし、前記基板の上に位置するゲートバスを形成する過程をさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２２】
前記ボディ領域を形成する過程が、前記ゲートバスを通して前記第２導電型のドーパントを注入する過程を含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記クランプ領域を形成する形成が、前記ゲートバスを通して前記第２導電型のドーパントを注入する過程を含むことを特徴とする請求項２１に記載の方法。
【請求項２４】
前記基板の表面から導電材を除去する過程と、
前記導電材に接触し、前記基板の一部の上に位置するゲートバスを形成する過程とをさらに含み、
前記ボディ領域を形成する過程及び前記クランプ領域を形成する過程が、前記基板の表面から前記導電材を除去した後で、かつ前記ゲートバスを形成する前に行われることを特徴とする請求項１８に記載の方法。
【請求項２５】
前記トレンチのそれぞれは、１または２以上の他のトレンチを横断することを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
バーチカルトレンチ内ゲート型パワーＭＯＳＦＥＴは、そのオフ状態電圧遮断能力、高いセル密度、高い電流容量、及びその固有の低いオン抵抗のために、他のすべての形態の低電圧パワーＭＯＳＦＥＴを急速に取って代わった。従来技術の断面図である図１Ａに示されたトレンチ内ゲート型ＭＯＳＦＥＴ１００は、薄いゲート酸化層１０４で内側を覆われ内部にポリシリコンゲート１０５が埋め込まれる、エッチングで形成されたトレンチのアレイを有する。デバイス全体は、高濃度ドーピング基板１０１の上に成長された、同じ導電型のエピタキシャル層１０２に形成される。トレンチゲート型ＭＯＳＦＥＴ１００のドレインとして機能するエピタキシャル層１０２は、オフ状態ブレークダウン電圧とオン状態導電特性との間の最適なトレードオフを調節するべく、その厚さとドーパント濃度を調節されている。
【０００２】
ＭＯＳＦＥＴ１００は、トレンチゲート型ＤＭＯＳデバイスと呼ばれることも多く、ここで「Ｄ」は二重拡散（即ち一方が他方の内側に形成される２回の連続した拡散処理）によるデバイスのチャネル領域の形成にちなんで付けられたダブル(Double)の頭文字である。二重拡散部の深いほうである、ボディ領域１０３は、エピタキシャル層１０２と異なる導電型を有し、ＭＯＳＦＥＴ１００のボディ−ドレイン接合を形成する。浅いほうの領域１０６（領域１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ等を含む）は、その内部に含まれるＭＯＳＦＥＴ１００のソースとしての役目を果たす異なる導電型のボディ領域１０８と接合部を形成する。従って、このＭＯＳＦＥＴのチャネル領域は、ボディ領域１０３内に埋め込まれたゲート１０５の側面に沿って垂直に設けられる。
【０００３】
図面においては、ソース領域１０６（高濃度であることをあらわすためにＮ＋なる符号が付されている）はＮ型、ボディ領域１０３（符号ＰＢが付されている）はＰ型であり、エピタキシャル層１０６（符号Ｎｅｐｉが付されている）はＮ型である。N型ソース及びドレインを有するＭＯＳＦＥＴはＮチャネルデバイスと称する。ＭＯＳＦＥＴ１００の製造プロセスは、１個から並列に接続された最大数百万個のトランジスタを一体に形成することができるが、各トランジスタはすべてＮチャネルデバイスの改変形態である。或いは、基板、エピタキシャル層、及びソースはＰ型に（そしてボディ領域はＮ型に）形成して、全てＰチャネルデバイスの並列アレイを形成してもよい。正味の結果は、図１Ｂに模式的に示されているような、数百万のデバイスが集積されているにもかかわらずソース、ドレイン、及びゲートの３つの端子しか有していないデバイスとなる。従来のＣＭＯＳ集積回路の場合と異なり、トレンチ型ＭＯＳＦＥＴデバイスのＮチャネル型とＰチャネル型を１個のシリコンに統合する方法は現在は存在しない。
【０００４】
ＩＣで使用される従来の表面のＭＯＳＦＥＴと全く異なり、ＤＭＯＳデバイスの重要な特徴は、そのチャネル長が、そのポリシリコンゲートのフォトリソグラフィ上の寸法ではなくソース−ボディとボディ−ドレインの深さの差によって決定される点である。トレンチ内ゲートＭＯＳＦＥＴのゲートとチャネルは、ダイの表面に垂直な向きであることから、電流はシリコンのバルク内を垂直方向に流れて、ウエハの裏側に抜ける。従って、そのようなデバイスはバーチカルコンダクションデバイスと称する。厚い金属１０９（一般的には少量の銅及びシリコンを含むアルミニウム）を用いることで、ソース領域１０６への接続を容易にするとともに、ボディ領域１０３とソース領域１０６とを、浅いＰ＋コンタクト領域１０７（領域１０７Ａ、１０７Ｂ等を含む）を介して短絡させるている。ボディ領域１０３への電気的接続は、適切な閾値電圧のためにボディ領域１０３にバイアスをかけ、寄生バイポーラ接合トランジスタを抑制するために必要である。この寄生トランジスタの存在と意義については後に詳述する。ドレインへの電気的接続は、通常は、ウエハの薄肉化の後に（即ちウエハ製造工程の終了後に）形成されたチタン、ニッケル及び銀のサンドウィッチ構造により基板１０１の裏面を通して促進される。
【０００５】
ＭＯＳＦＥＴ１００を形成するために拡散プロセスを使用する場合、ソース領域１０６の濃度はボディ領域１０３よりも高濃度であることが必要であり、ボディ領域１０３はエピタキシャル１０２よりさらに高濃度にドープされる。ボディ領域の濃度がエピタキシャル１０２よりも高いことから、逆バイアスでの動作中にＭＯＳＦＥＴ１００において拡がる空乏領域の大部分はボディ領域１０３ではなく低濃度にドープされたエピタキシャルドレイン１０２に生ずる。従って、短いチャネル長を有するＭＯＳＦＥＴ１００は、ソース領域１０６への空乏領域の「パンチスルー」のリスクなしで、大きい逆バイアス電圧をサポートできる。一般的なチャネル長は、３０Ｖまたは１００Ｖ定格のデバイスにおいてすら１．５ミクロン以下である。従来型の表面ＭＯＳＦＥＴでは、０．５ミクロンのチャネル長は約５Ｖ乃至１０Ｖしかサポートできない。
【０００６】
米国特許第６４１３８２２号（Williamsら）に記載のような最近の発明では、二重拡散でなく、実質的に拡散が不要である全てを注入で行う方法が用いられている。注入状態維持型（as-implanted）（即ちドーパントプロフィールが拡散によって再分散されない）ＤＭＯＳ接合部で得られる短いチャネル長は、二重拡散を用いる場合と類似しているが、注入のみのドーパントプロフィールは、ドーズ量及びエネルギーを変えた連続した注入部を含み得、従って拡散された接合部のガウス分布にもとづくドーパントプロフィール特性に従う必要がない点が異なっている。そのようなデバイスはＤＭＯＳと称されているが、ここでいう”Ｄ”は二重接合部（ドレイン内のボディ内のソース）を示しており、二重拡散プロセスを意味する”Ｄ”ではない。
【０００７】
ここで図１Ｂを再度参照すると、トレンチ型ＤＭＯＳ１２０の等価回路は、理想化されたＭＯＳＦＥＴ１２１及びゲート付きダイオード１２２を含んでいる。ダイオード１２２は、ボディ領域１０３とドレイン領域１０２によって形成されたボディ−ドレインＰＮ接合部を表している。ゲート１０５がドレイン１０２に重なっており、薄いゲート酸下層１０４のみが２つの要素を分割していることから、ゲートは、この接合部に対するポリシリコンゲート１０５のフィールドプレート効果を表している。薄いゲート酸化層１０４は、そのオフ状態において隣接するボディ領域１０３との間での空乏層を共有できなくなることから保護されているが、ゲート１０５の存在は、トレンチＤＭＯＳ１２０のブレークダウン電圧定格とアバランシェプロセスの生ずる位置の両方に関して接合部アバランシェに悪影響を及ぼし得る。
【０００８】
この原理は図１Ｃに示されており、この図ではトレンチ型ＭＯＳＦＥＴ１３０が、フィールドプレートで誘導されるブレークダウンの原理を例示するためにソース領域を除いて示してある。ボディ１０３とエピタキシャルドレイン１０２の間の接合部に逆バイアスＶＤＳを印加することによって、トレンチゲート１０５の近傍に位置する衝撃イオン化の輪郭線１３１によって示されるようにキャリアが増加する。イオン化率は、トレンチゲート１０５が存在しない場合と比較して非常に高くなり、また異なった形状となる。図１Ｄに示す、ゲート付きダイオードのブレークダウンＢＶＤＳＳとゲート酸化層の厚さとの関係のグラフは、酸化層の厚さが逆バイアスされたＰＮ接合のアバランシェ値に影響を及ぼし得ることを示している。図に示す例の場合は、ゲート−ソース電圧ＶＧＳが０であるとき、即ちゲート１０５がＰ型ボディに結び付けられている場合、厚いゲート酸化層が、グラフの領域１４０によって示すような酸化層の厚さによる影響を回避させている。しかし、酸化層がより薄い場合には、ブレークダウンはグラフの領域１４１によって明示されているように、酸化層の厚さに正比例して低下する。符号で示すように、領域１４１におけるアバランシェ値の低下は、フィールドプレートに誘導された（ＦＰＩ）ブレークダウン効果によるものである。
【０００９】
ＦＰＩブレークダウンを示す別の方法は、図１Ｅに示す接合ブレークダウンとゲートバイアスとの関係を示すグラフとして示されている。この形態ではボディの大部分のキャリア濃度を蓄積するようにソースがバイアスされている場合の、負のゲートバイアスがデバイスのブレークダウン電圧を悪化させ得る。図に示すように、接合部ブレークダウン１４２は、トレンチゲートのフィールドプレート効果の存在によって低下される。或る負のゲートバイアス、一般的にはソース電圧を超えるいくつかの電圧（即ちＶＧＳ≦０）から始めて、曲線１４３はＦＰＩブレークダウンの発生を示している。このＦＰＩブレークダウンの発生によって、通常はゲート電圧に比例してＢＶＤが低下する。たとえそうであっても、曲線１４３のデバイスは、ゲート−ソース間電圧ＶＧＳが０であるときに、そのブレークダウンが最大電圧にとどまっていることから、最小限のＦＰＩ効果しか示していない。異なるデバイスの曲線１４４はより強いＦＰＩ効果を示しており、ゲート−ソース間電圧ＶＧＳが０である場合でもブレークダウンの低下を示している。この曲線１４４はトレンチゲートが、ボディ領域内部のかなり深くまで侵入しているか、曲線１４３のデバイスよりかなり薄い酸化層を備えている場合の例を表している。明確にわかるように、ＦＰＩブレークダウンの悪影響は、薄い酸化層のデバイスの場合により支配的になる。薄い酸化層のデバイスは、一般的に電池で駆動される用途の低電圧デバイスの動作のために用いられており、従ってＦＰＩ関連の問題により大きい影響を受ける。
【００１０】
ゲートのブレークダウンに対する影響を減らす１つの方法は、Buluceaらに付与された”Trench DMOS Power Transistor With Field-Shaping Body Profile And Three-Dimensional Geometry”なる名称の米国特許第５０７２２６６号に記載のような、ボディ領域と同じ導電型の深い接合部を用いてトレンチの底部を静電シールドする方法である。図２Ａはトレンチゲート１５５の底部より深く拡散した深いボディ領域１５３を有するトレンチ型ＭＯＳＦＥＴ１５０の一部を示す。深いボディ領域１５３はボディ領域１５６と同じ電位を有するが、一般的にはより高いドーパント濃度を有する。領域１５３及び１５６はともに高濃度ドーピングコンタクト領域１５７の表面で結合される。
【００１１】
トレンチ型ＭＯＳＦＥＴ１５０の電気的特性は、図２Ｂに概略が示されており、この図ではＭＯＳＦＥＴ１７１がゲート付きダイオード１７２を備えている。しかし、図１Ｂのフラットな底部のボディ領域を有するデバイス１２０の場合のようにＭＯＳＦＥＴ１７１のゲートにゲート付きダイオード１７２のゲートが直接接続されている場合と異なり、図２Ａのデバイス１５０は、デバイス１５０の実際のゲートとＦＩＰゲート付きダイオード効果を表すゲートとの間のＪＦＥＴ１７３接続した構成によって最もよく説明できる効果を示す。十分な逆バイアスがかけられている場合、隣接する深いボディ領域１５３から広がる空乏領域は一体的に併合して、接合部電圧からフィールドプレート効果をピンチオフ即ち切り離すことになる（図２Ｃの斜線部参照）。そしてこのＦＰＩ効果が大きく低減させられて、高いブレークダウンが保存される。
【００１２】
図２Ｂには、深いボディ領域１５３と高濃度にドープされた基板１５１との間に形成されたＰＩＮ接合を現すツェナダイオード１７４が付加されているのが示されている。大電流アバランシェの場合には、図２Ｄに示すように、大部分の電流が、ボディ領域１５６を通すのではなく高濃度ドーピング領域１５３を通して流れる。深い領域１５３は、（イオン化輪郭線によって示すような）そのブレークダウン電圧の低下や（ボディ領域１５６より高濃度にドープされることによる）直列抵抗の低下のために、アバランシェ時により多くの電流を流す接合部を形成する。ツェナダイオード１７４のブレークダウンは、ゲート付きダイオード１７２よりも低くなる。これは、ダイオードがアノードを形成する領域１５３が浅いボディ１５６より基板１５１に近い位置にあり、これによってそのＰＩＮブレークダウン電圧が低下するからである。従って、このブレークダウンはボディ接合部ブレークダウンより低い電圧で発生するので、深いボディ領域１５３は最大ドレイン電圧をより低い値にクランプするとともに、その電圧をフィールドプレート誘導ブレークダウンが発生する点まで高めないことによって、第２の程度の保護を追加する。ＦＰＩブレークダウンを回避することは有益である。なぜなら、そのＦＰＩブレークダウンが、バルクシリコンのアバランシェブレークダウンより、もともと信頼性の低い半導体の境界面及び表面に関与するからである。「ツェナ」という用語は、ツェナブレークダウンメカニズム（トンネル現象の一種）を表しているのではなく、単にダイオードの電圧クランプ作用を表していることに注意されたい。
【００１３】
深いボディ１５３は、トレンチ型ＭＯＳＦＥＴ１５０のアバランシェにおける耐性を大幅に改善し得るが、それとともにトレンチ型ＭＯＳＦＥＴ１５０のオン状態での性能に対して問題となる限界をも与える。例えば図２Ｅは、オン状態における電流の流れを示しており、電流は、上側のソース１５８からゲート酸下層１５３に沿ってボディ領域１５６Ａの内部を垂直に流れ、次にトレンチの底部を通過した後にエピタキシャル層１５２のなかに拡がる。
【００１４】
電流の拡がりは断面全体が電流によって完全には利用されていないことを示している。従って、このデバイスは、その理論上の最低オン抵抗で動作していないことになる。さらに電流の拡がる角度（約４５度以上にはならない）は、深いボディ領域１５３の横方向拡散の侵入によりさらに小さい角度に抑えられる。実際、深いボディ領域１５３の直下にあるエピタキシャル層部分１７７Ａ及び１７７Ｂは全く電流を流しておらず、高い抵抗値の一因となっている。
【００１５】
各トレンチゲート１５５を外囲する深いボディダイオードによりオン抵抗の上昇は、セルサイズが小さくなるにつれ（即ちセル密度が高くなるにつれ）より大きな問題となる。例えば、図２Ｆにおいて、セル密度が上昇すると、理想的には並列のトランジスタ数を増加させて所定の面積のデバイスの全体の抵抗値を下げるはずである。デバイスの類似していない領域どうしの比較を避けるために、オン抵抗ＲＤＳは多くの場合面積Ａによって標準化され、単位がオン抵抗×面積（例えばｍΩｃｍ２）である、固有オン抵抗値ＲＤＳＡとして知られる性能指数によって表記される。領域Ｉ（セル密度が約１２Ｍセル／平方インチ未満）では、セル密度が上昇すると、固有オン抵抗値が予測されるとおりに低下する。それよりセル密度が高い領域ＩＩでは、エピタキシャル層における電流の拡がりを規制する深いボディの影響によってセル当たりのオン抵抗値の上昇が起こり、これが同じ面積により多くの平行な導電性セルを有することによって得られる利益を相殺してしまう。電流の拡がりの制限は一定の固有オン抵抗値を生じ、従ってセル密度の上昇による抵抗値の低下が達成できない。領域ＩＩＩ（例えばセル密度が２４Ｍセル／平方インチ以上）では、オン抵抗値は急激に上昇し始める。これは、深いボディの高い濃度がチャネル濃度に悪影響を及ぼし始めることによってデバイスの閾値電圧を高める場合に生ずる効果である。
【００１６】
図２Ｇは、トレンチゲート型ＭＯＳＦＥＴ１８０のクローズドセルアレイ（この場合は正方形）の平面図であって、トレンチ領域１８１に充填されたポリシリコン及びトレンチ間のメサ領域（台地形状領域）１８２が示されており、深いボディ領域１８３は各メサ領域１８２の内部に配置されている。深いボディ領域１８３とトレンチ領域１８１との間隔が接近しすぎると、上述のように深いボディ領域１８３の高濃度がチャネルの濃度に悪影響を及ぼす。この効果は、深いボディ領域１８３が大きすぎる場合、またはセルのピッチを小さくして深いボディ領域１８３を合わせて縮小しなかった場合に生じ得る。深いボディ領域１８３は、少なくともトレンチの底部を通過して拡散される最小のサイズを有していなければならない。深いボディ領域１８３がその深さより小さくなると、拡散効果の不足を示し始める（この場合表面全体に沿った表面の濃度が横方向及び垂直方向の拡散の両方によって影響を受ける）。拡散不足の影響は、深いボディの接合深さが他の領域における場合より浅くなり、かつトレンチの底部より低い位置まで達しなくなり、深いボディ領域の存在から得られる利益が失われることである。
【００１７】
W. Grabowskiｍ、R. Williams、M. Darwishに付与された”Trench-Gated Power MOSFET with Protective Diode”なる名称の米国特許第６１４０６７８号に記載された別の方法では、深いボディ領域を各メサ領域に導入せず、代わりにデバイスのメサ領域の一部（一般的には全アクティブデバイスセルの１／１６）に限定する。図３Ａでは、デバイスの断面図に、高濃度ドープ基板２０１の上のエピタキシャル層２０２に形成されたゲート酸下層２０４及び埋め込まれたトレンチポリシリコン２０５を備えたトレンチのアレイが示されている。ボディ拡散領域（集合的に２０３）は、トレンチの間のアクティブチャネル部分２０３Ａ、２０３Ｂ、２０３Ｃ、２０３Ｅ、及び２０３Ｆを含む各メサ領域に形成される。ボディ領域２０３Ｄは、ソース領域が存在しないが、２つの隣接するトレンチ間全体に延在し得る幅ｙｄＰ＋を有する深いボディ領域２０９（図に示すＮチャネルの例ではｄＰ＋なる符号が付されている）を備えている、ダイオードオンリーセルに形成される。
【００１８】
デバイス２００は図２Ａのデバイス１５０に類似しているが、デバイス２００の動作は、図３Ｂに等価回路図として概略が示されているように実質的に異なっている。図３Ｂにおいて、ＭＯＳＦＥＴ２２０とそれに並列なツェナダイオード２２２とが異なる面積を有している。各面積は、ダイオードは”１／Ａ”という符号で表され、ＭＯＳＦＥＴは”（ｎ−１）／Ａ”という符号で表されている。これらの符号は、アクティブ領域Ａ（ｎ個のセルを含む）において１個のセルがダイオードセルを構成し、他の（ｎー１）個のセルがアクティブトランジスタを有していることを表している。アクティブトランジスタは、トレンチゲート電極によりゲート制御される、一体的なボディ−ドレインＰＮ接合ダイオード２２１も含んでいる。図２Ａのデバイス１５０におけるゲート付きダイオードのブレークダウンを最小にする深いボディ領域の電荷共有効果（ＪＦＥＴ効果）の利益は、１／ｎ設計では失われてしまう。なぜなら深いボディ領域が各セルの内部や近傍に存在しないからである。電荷共有効果がないと、デバイスの保護は完全に、まばらではあるが均等に所定間隔で設けられたツェナダイオードのみに依存することになる。電荷共有効果がないので、ダイオード２２２のツェナブレークダウン電圧は、ゲートダイオード２２１のブレークダウン電圧より低くなり、これがある程度の保護を与えることに注意されたい。
【００１９】
”ｎ”セルデバイスでは、ｎ個のセルあたり１個のセル（１／ｎセル）が、保護用ツェナダイオードクランプ２２２を有し、残りのセルがアクティブデバイスを有する。そのレイアウトは、図３Ｃのクローズドセルアレイ垂直トレンチゲート型ＭＯＳＦＥＴの平面図に最もわかりやすく示されている。このような設計では、トレンチゲートアレイ２３１が、反復される１６個のセルのアレイを含み、うち１５個のセルがアクティブデバイス２３４を有し、残りの１個のダイオードセル２３２が深いボディ２３３を有する。全アレイは所定の間隔で反復して配置される。
【００２０】
原理上は、深いボディ開口２３３によって形成されるダイオードクランプ２２２が、デバイスに印加される最大電圧を制限する。ツェナダイオードのコンタクト及び接合部領域は、損傷を受けずにアバランシェ電流を流すことができる十分な面積でなければならない。しかし実際上は、深いボディ領域の寸法ｙｄｐ＋は、メサ領域２３２より概ね小さくなければならないが、深い接合部の横方向の拡散は隣接するアクティブセルの上に進んで、それら導電能力を損なう。
【００２１】
図３Ｄは、１／ｎ設計のアバランシェ時の動作、即ちシリコンアバランシェ点において高電圧と強電界を維持しながら電流が流れる様子を示している。適切な動作時には、深いボディ領域２０９がデバイスでの最強電界を維持し、イオン化輪郭線がブレークダウンを示し、その結果生じる電流はトレンチゲート酸化層２０４から離れた深いボディ拡散領域の底部において発生する。トレンチゲートの近傍（トレンチの近傍のボディ２０３Ｃの下側）におけるイオン化を低いレベルに維持するため、深いボディダイオード２０９からエピタキシャル層２０２Ａへのアバランシェブレークダウンは、トレンチゲートによってゲートの作用を受けるボディ２０３Ｃからエピタキシャル層２０２へのブレークダウンより実質的に低くなければならない。
【００２２】
この原理は、図３Ｅのグラフに示されており、この図では構成要素のダイオードブレークダウン電圧ＢＶが、ゲート酸下層の厚さＸｏｘの関数として示されている。平坦なボディ接合部のブレークダウンＢＶ（ＰＢ）は、ゲート酸下層が、線２４３が示しているフィールドプレート誘導ブレークダウンを誘導するのに十分な薄さに達するまで、線２４２が示すアバランシェ電圧を有する。線２４０が示す深いボディツェナダイオードクランプのアバランシェブレークダウン電圧ＢＶＺは、トレンチゲートの近傍でブレークダウンが生じないように、意図的にボディダイオードのブレークダウン電圧（線２４２）より低くなるように設計されている。ＦＰＩブレークダウン電圧がツェナ電圧より低くならないような製造上の変更を許容するために、電圧の余裕は４Ｖ乃至１０Ｖもたせるのが望ましい。
【００２３】
ＦＰＩブレークダウンが線２４０のツェナ電圧ＢＶＺより低くなると、デバイスは保護されなくなる。この問題は、エピタキシャル層におけるエピタキシャルドーパント濃度が高い場合及びゲート酸下層がより薄い場合に生ずる。つまり低い電圧のトレンチデバイスをオン抵抗を可能な限り小さくするべく最適化するのに必要な条件の場合に生ずる。この効果は図３Ｆのグラフによって例示されている。図３Ｆは、エピタキシャル濃度が高濃度の場合に、ＰＮ接合部のアバランシェブレークダウンからＦＰＩブレークダウン２５１への移行が、エピタキシャル濃度に左右されることを示している。ツェナ電圧ＢＶＺは、領域２５３において濃度依存性がほとんどなく、またツェナダイオードはＰＩＮリーチスルーアバランシェ状態にある。即ちアバランシェにおける空乏領域がエピタキシャル層を完全に空乏化している状態（より具体的には正味のエピタキシャル層が深いボディ接合部の底部と高濃度ドープ基板の上部の間にしか存在しない状態）にある。ドーパント濃度がより高濃度になると、エピタキシャル層はもはや空乏化せず、ダイオードは領域２５４の古典的なＰＮドーピング依存性を示すようになる。しかし、それが起こる前に、ボディ接合部のＦＰＩブレークダウンがＢＶＺより低い電圧まで下がり、デバイスがもはや保護されなくなる。
【００２４】
結論として、１／ｎクランプ方式は、低電圧デバイスにおいて、そのクランプ能力及びＦＰＩブレークダウンの対する保護を与える能力が制限されてしまう。例えば、薄いゲート酸下層を有する３０定格のＭＯＳＦＥＴを保護するために、ツェナは３４Ｖでブレークダウンするように設計しなければならず。ゲート付きボディダイオードは、４０Ｖ以上でブレークダウンする非常に低濃度のエピタキシャルドーピングを使用しなければならない。要するに、４０ＶのＭＯＳＦＥＴは、３０Ｖでしか安全な動作させる使用ができない。余分の１０Ｖのアバランシェ保護帯は、そのデバイスが３０デバイスではなく４０Ｖデバイスのオン抵抗を有することを意味している。この方法は、図２Ａのデバイス１５０ほど酷くはないものの、依然として望ましいオン抵抗より高いオン抵抗となる。
【００２５】
ＦＰＩブレークダウンの問題の影響を低減する方法が、Williamsらに付与された米国特許第６２９１２９８号に記載されている。図４Ａに示すように、断面で示されたトレンチゲート型垂直パワーＭＯＳＦＥＴ３００は、埋め込まれたポリシリコンゲート３０４Ａ−３０４Ｃ（集合的にゲート３０４と称する）及び薄い側壁ゲート酸下層３１０Ａ−３１０Ｃ（集合的に側壁ゲート酸下層３１０と称する）を備えたトレンチゲートを有し、かつ各トレンチの底部に位置する厚い酸化領域３０３Ａ−３０３Ｃ（集合的に厚い底部酸下層３０３と称する）を備えている。厚い底部酸下層（ＴＢＯＸ）は、通常の厚さが２ｋÅ程度であり、ボディ領域３０５Ａ−３０５Ｄ（集合的にボディ３０５と称する）によって形成された接合部に対するトレンチゲートの影響を大幅に低減し、フィールドプレート誘導衝撃イオン化を低減して、トレンチ底部におけるキャリア注入による劣化から酸化層を保護し、かつドレイン−ゲートの重なり部分におけるキャパシタンスを低下させる。側壁ゲート酸下層３１０が、厚さのボディ３０５からエピタキシャル層３０２へのＰＮ接合ブレークダウンに及ぼす影響は、とりわけゲートポリシリコン３０４のボディがボディ３０５より少し先までしか重なっていない場合には、ＴＢＯＸ領域３０３が存在することにより著しく低減される。ボディ領域を形成する最適な方法は、高エネルギーイオン注入と熱拡散による再分散のない注入状態維持型（as-implanted）ドーパントプロフィールを用いた方法であることが分かっている。
【００２６】
図に示すデバイスは金属３１１に短絡されたソース領域３０６Ａ−３０６Ｄを有する一様なセルを備えており、かつ（図４Ａの特定の断面には示されていない）デバイスの３次元的な突出部分において金属３１１が接続している、ボディ領域３０５へのコンタクト部を備えている。各トレンチは、上側誘電体３０８Ａ−３０８Ｃによってソース金属から絶縁されている。デバイス３００の概略等価回路図が図４Ｂに示されており、ここではＭＯＳＦＥＴ３２０にボディ−ドレイン接合部３２１に並列に接続されている。ツェナダイオードクランプは存在せず、実質的にフィールドプレート誘導ブレークダウンメカニズムも存在していない。
【００２７】
図４Ｃは、電圧クランプを必要としない継続するアバランシェにおける厚い底部酸化層の利点を示す図である。トレンチデバイスをアバランシェ状態にバイアスすると（図４Ｃにおいてはゲート付きダイオードとして単純化した形態で示されている）、イオン化輪郭線が示すように、アバランシェがＴＢＯＸ領域３０３Ｂに対向するトレンチ底部において発生し、ボディ領域３０５Ｃを越えた薄いゲート酸化層３１０Ｂの重複部分の近傍では発生しない。この構造では、ボディ領域３０５Ｂ及び反対の導電型のエピタキシャル層３０２によって形成された接合部とゲート電極３０４Ｂとが近接しているにもかかわらず、最小限のホットキャリアしか薄い側壁ゲート酸下層３１０Ｂには注入されない。そのようなデバイスのホットキャリアの信頼性は、トレンチを裏打ちする全体に薄い酸化層を備えたクランプされていないデバイスより大幅に改善される。さらに、そのようなデバイスのブレークダウンはゲート酸下層３０４Ｂの厚さに左右される度合いが最小限で済む。しかし、アバランシェ時の横方向の電流がボディ領域３０５（図４Ｃのボディ領域３０５Ｃ）内で発生し得ることに注意されたい。この横方向の電流は、純粋な垂直方向の電流と比べて望ましいものではなく、後述するように重要な問題である。
【００２８】
図５Ａは、従来型の、一様なゲート酸下層を備えたトレンチゲート型ダイオード３４０（または類似のトレンチゲート型ＭＯＳＦＥＴ）におけるホットキャリアトラッピング及び酸化層劣化の現象を示す図である。ゲート電極３４６の存在が、ボディ３４３Ａ、３４３Ｂとエピタキシャル層３４２との間の逆バイアス接合におけるＦＰＩキャリア生成を誘導する。領域３５０における電界を局所的に強化するトレンチの湾曲効果を含めて、電子対が衝撃イオン化によって生成される。アバランシェ電圧より低い電圧においてすら、これらのキャリアは逆バイアスされた接合部の局所的な高い電界によって加速されて、電子はウエハの裏側のコンタクトに向かって集められ、正孔は負にバイアスされたゲート電極に向かって加速される。正孔が十分なエネルギーを得ている場合には、正孔は酸化シリコン界面のエネルギー障壁を乗り越えて自ら酸化層３４５のなかに入り込み、薄いゲート酸下層３４５を次第に荷電して劣化させることがある。
【００２９】
これに対して、図５Ｂに示すＴＢＯＸ領域３６１を有するトレンチゲート型デバイス３６０は、主として領域３６７における衝撃イオン化で誘導されたホットキャリア生成を示し、これが実質的にデバイスの信頼性に影響を与えない厚い酸化層３６１へのホット正孔注入をもたらす。薄い側壁ゲート酸下層３６２の近傍における領域３６８でのホットキャリアの生成のみが、デバイス３６０の導電特性及び長期的な信頼性を損ない得る。この不具合は統計的なプロセスであり統計的な現象であることから、領域３６８の断面積を小さくすると電荷注入は最小となり、最悪の場合でも非常に時間をかけた劣化しか起こらない。注入をそのような低いレベルとすることによって、２０年以上の動作の信頼性の確保と製品寿命を達成できる。従って、厚い底部酸下層３６１はホットキャリアによって誘導される劣化を防止するが、厚い底部酸下層３６１は、大電流のアバランシェ条件で生じ得る二重注入効果を完全には防止しない。
【００３０】
この二重注入効果は図６Ａに示されている。この図では薄いゲートを備えたトレンチゲート型垂直パワーＭＯＳＦＥＴ３８０が、以前に示したゲート付きダイオード構造（ゲート３８５、薄いゲート酸下層３８４、ボディ領域３８３Ａ、３８３Ｂ、及び高濃度ドープされたボディコンタクト領域３８６Ａ、３８６Ｂを含む）を備えるのみならず、反対の導電型のソース領域３８７Ａ、３８７Ｂ（Ｎ＋領域として示されている）をも備える。電流のラインによって図示されているように、衝撃イオン化からのプレアバランシェ電流は、Ｎ型エピタキシャル層３８２における電子と、ボディ領域３８３Ｂ内を横方向に流れて、ボディコンタクトＰ＋領域３８３Ｂに流れ込む、Ｐ型ボディ領域における正孔とを含む。ボディ領域３８３Ｂがそのような動作中に比較的空乏化されていないと仮定すると、Ｐ型ボディ領域３８３Ｂにおける正孔の流れはキャリア伝導の大部分を構成する。図６Ｂに示すように、Ｐ型材料における正孔の伝導は、寄生抵抗ｒｂに関連する電圧降下と、ソース−ボディ接地電位（０Ｖ）より高い電圧ＶＢ（ｙ）へのボディ領域３８３Ｃの電圧の上昇とを示す。従って、ゲート付きダイオード３９１はＦＰＩイオン化電流を生成し、これによってボディ電圧のバイアスが除去される。電圧ＶＢ（ｙ）がＮ＋ソース３８７Ｃの電位より０．６Ｖ（即ち順バイアスダイオード電圧）以上高くなった場合には、Ｎ＋ソース３８７Ｃが薄いＰ型ボディ領域３８３Ｃ内に電子を注入し始める。これらの注入された電子は、エミッタとしてのＮ＋ソース領域３８７Ｃ、ベースとしてのＰ型ボディ３８３Ｃ、及びコレクタとしてのＮ型エピタキシャル層３８２を有する寄生ＮＰＮバイポーラトランジスタのコレクタ電流を高め、このために二重注入と呼ばれている。この電子の流れは、ゲート電流と平行に流れるが、これが正帰還を与えることになって、特に高温化において電位暴走状態が生ずる。ＮＰＮ寄生トランジスタの正帰還は、温度が高くなるにつれて悪化して、局所的な過熱、ホットスポット、及び局所的な電流密度の増加によるデバイスの焼け付きを引き起こす。
【００３１】
二重注入の問題に対する解決としては、抵抗ｒｂを小さく維持するべくＮ＋ソース領域３８７Ｃの長さを短くし、かつボディ領域３８３Ｃの濃度をできる限り高濃度にする（所定の目標閾値電圧及びゲート酸下層厚さの条件の下で）ことである。この良好なソース−ボディ短絡の原理は、図６Ｃに概略等価回路図として示されている。この図では、ＭＯＳＦＥＴ４００が、ドレイン−ボディＰＮダイオード４０１（アバランシェにおけるＦＰＩ効果を有し得る）、寄生ＮＰＮトランジスタ４０３、及び大きさｒｂの寄生ベース抵抗４０２を有するソース−ボディ短絡コンタクトを有する。この短絡が完全で理想的であれば、抵抗ｒｂはゼロとなり、ＮＰＮトランジスタ４０３はオン状態にならず、Ｎ＋ソースからの電子注入を回避し、従って図５Ｄの電流ＩＤとドレイン−ソース電圧ＶＤＳとの関係に示される電圧スナップバックを生ずる危険を回避できる。
【００３２】
ボディ領域の全長さに沿ったＰ＋ボディコンタクトに接触する十分な余裕がない狭いメサを有するトレンチゲート型パワーＭＯＳＦＥＴでは特に、抵抗ｒｂを小さくすることが困難である。図６Ｅ及び図６Ｆに断面を示すデバイス５００では、Ｐ＋コンタクト５０５Ａへの抵抗ｒｂが、特にＮ＋ソース５０４Ａの下のＰ型ボディ５０３内を流れる電流に対して無視できないものとなり得る。ソースはＰ＋コンタクト５０５Ａに接触する余裕を与えるために中断された形態にされなければならず、このことによって、ソースの周囲の大きさ（オン抵抗の低さ）と、ボディコンタクトＰ＋（抵抗ｒｂの低さ及びスナップバックの改善）との間に望ましくないトレードオフの関係が生ずる。
【００３３】
従って、要約すると、二重注入は、トレンチゲート型パワーＭＯＳＦＥＴのオフ状態での遮断特性を、フィールドプレート誘導（ＦＰＩ）衝撃イオン化とＦＰＩアバランシェ電流から生ずる電圧よりさらに低い電圧まで低下させ得る。さらに電圧クランプがないと、高いアバランシェ電流を（ボディ領域における横方向の電流を回避するために）トレンチエッジから離れるようにシャント（迂回）して、二重注入で誘導されるスナップバックを抑制することは困難である。図２Ａのデバイス１５０で実現されているような深いボディ領域を用いる方法や、図３Ａのデバイス２００で実現されているような分散された（１／ｎ型）ダイオードクランプは、二重注入を抑制するが、デバイスのオン抵抗を高めてしまう。この高いオン抵抗は、デバイス１５０のセル密度が厳しい限界をもたらし、このため各セルに深いボディを設ける必要がでてくる。分散されたクランプでの抵抗の上昇も無視できないものであり、ＦＰＩブレークダウンを避けるために少なくとも１０Ｖの設計上の猶予（これはオン抵抗の２０−４０％の上昇をもたらし得る）が必要となる一方で、ＦＰＩ衝撃イオン化電流を完全に除去することは依然としてできない。
【００３４】
図７のデバイス５５０の断面図に示すように、１／ｎクランプ法を用いているが、同時に浅い高濃度ドープボディ５５４または浅いツェナ電圧クランプを用いている場合には、デバイス５５０を十分に保護することができない。トレンチゲート５５６Ａ、５５６Ｂがダイオード接合部のクランプより深いため、そこが初めにブレークダウンするからである。一例として、デバイスの製造における非対象性によって、領域５５８及び５５９のようなトレンチの両側ではなく一方の側においてアバランシェが起こりやすくなり、局所的な高いイオン化電流を原因とする二重注入が起こりやすくなる。
【００３５】
厚い底部酸下層によって、ＦＰＩ衝撃イオン化電流が低減し、アバランシェの発生が高まし、かつデバイスのブレークダウン電圧が高くなるが、厚い底部酸下層自体は、特にそのデバイスが高電流ブレークダウン動作に入るように駆動されている場合（誘導性の負荷を備えた電源回路の用途で一般的な条件）には、二重注入の発生の防止を保証するものではない。
【発明の開示】
【発明が解決しようとする課題】
【００３６】
トレンチゲート型パワーＭＯＳＦＥＴにおけるスナップバックを避けるべく電圧をクランプする（かつアバランシェ電流を迂回させる）ために利用できる方法は、高いオン抵抗をもたらし、薄いゲートのフィールドプレート誘導（ＦＰＩ）効果からの衝撃イオン化を低減するために利用可能な方法は二重注入及びスナップバックを防止することがほとんどできない。必要とされているのは、オン状態に抵抗を過度に高めることなく、アバランシェ電流をクランプまたは迂回させられ、かつ（薄いゲート酸下層でも）ＦＰＩ衝撃イオン化を回避（少なくとも最小化）できるデバイスである。
【課題を解決するための手段】
【００３７】
本発明の一態様によれば、トレンチゲート型ＭＯＳＦＥＴが、
同じ導電型の基板の上のエピタキシャル層と、
厚い底部酸下層、側壁ゲート酸下、及び導電性ゲートを含むトレンチと、
前記ゲートより浅い反対の導電型のボディ領域と、
前記ボディ領域よりも高濃度にドープされ、かつ深いが、前記トレンチより浅い、ツェナクランプ領域とを有する。ツェナ接合部は、前記トレンチの近傍のボディ接合部のＦＰＩブレークダウンより低くドレイン−ソース電圧をクランプするが、前記トレンチよりも浅いツェナ接合部は、最大ドレイン−ソース電圧の過度な低下を回避する。
【００３８】
本発明の或る特定の実施形態は、前記基板のトレンチ内にゲート構造を有する半導体デバイスである。トレンチのそれぞれにおいて、ゲート構造は、前記トレンチの側壁部では第１の厚さで前記トレンチの底部では第２の厚さの二酸化シリコンのような絶縁性材料によって外囲された導電性（例えばポリシリコンまたはシリサイド）ゲートを含む。前記第１の厚さは、前記ゲート酸下層の厚さであり、前記第２厚さは前記第１の厚さよりも厚い底部酸下層の厚さである。第２の導電型の第１の領域（例えばボディ領域）は、トレンチの少なくとも１つに隣接し、基板内に第１の深さまで延在している。第２の導電型の第２の領域（例えばツェナクランプ領域）は、前記第１領域に電気的に接触し、前記第１の深さより深くかつ前記トレンチより浅い第２の深さまで延在している。この導電性ゲートは、通常第１の深さより深く、かつ第２の深さより浅い深さまで延在している。
【００３９】
第１の導電型の第３の領域（例えばソース領域）は、ボディ領域の上に位置し、かつ前記ゲート及びゲート酸下層に隣接しており、前記導電性ゲート上の電圧が、前記第３の領域から前記第１の領域を通して前記基板の下側の部分まで流れる電流を制御する。この電流は、一般的には、前記第３の領域から前記第１の領域を通り、さらにエピタキシャル層を通して高濃度にドープされた半導体基板に流れる。
【００４０】
基板の構造は、デバイスの特性を制御するべく変更することができる。通常、前記基板は、第１の半導体層（例えばエピタキシャル層）と、第１の半導体層の下に位置し、第１の半導体層より高濃度にドープされた半導体基板と、前記第１半導体層内に設けられたトレンチとを有する。前記第１の層には、第１導電型のドーパント濃度が、層内で深くなるにつれて高濃度になるような連続的な濃度勾配を与えることができる。また異なる打ち込み深さとドーパント濃度を有する一連の注入よって、深くなるにつれてエピタキシャル層と同じ導電型のドーパント濃度が増加する形にすることができる。或いは、基板が、第１の半導体層と、その上の前記第１の半導体層より低濃度にドープされた第２の半導体層と有していてもよい。この形態では、第１の領域即ちボディ領域が、第２の半導体層と接合部を形成し、第２の領域即ちツェナクランプ領域は前記第１の半導体層と接合部を形成する。
【００４１】
ツェナクランプ領域は、深さの異なる連続した注入部を有するか、或いは所望の深さまでの拡散によって設けられる。しかし通常は、ツェナクランプの注入状態維持型の（as-implanted）構造で、優れた接合部プロフィール及びプロセス再現性が得られる。或る形態では、ツェナクランプ領域は、選択されたいくつかの位置において隣接するトレンチ間の距離を完全に埋めるように延在しており、さらにトレンチ間にある隣接するメサの組まで延在し得る。或いは、ツェナクランプ領域が選択されたアクティブトランジスタセルに含められてもよい。
【００４２】
トレンチのゲート構造に電気的に接続されたゲート構造は、ボディ領域及び／またはツェナクランプの少なくとも一部を含む基板の部分の上に位置し得る。より詳しくは、ボディ及び／またはクランプ領域は、ゲートバスを形成する前に形成されるか、或いはゲートバスの形成後にゲートバスを通しての注入によって形成され得る。
【００４３】
本発明の別の特定の実施形態はトレンチゲート型ＭＯＳＦＥＴのような半導体デバイスの製造プロセスである。このプロセスは、
（ａ）第１の導電型の基板に複数のトレンチを形成する過程と、
（ｂ）前記トレンチの底部に厚い酸化層を被着する過程と、
（ｃ）前記トレンチの側壁上にゲート酸下層を形成する過程と、
（ｄ）前記トレンチに導電性材料を充填する過程と、
（ｅ）トレンチ間の１以上のメサ（台地形状領域）に対応する領域において前記基板に第２の導電型のボディ領域を形成する過程であって、前記ボディ領域が第１の深さを有する、該過程と、
（ｆ）前記トレンチの間の１以上のメサに対応する領域における、前記第２の導電型のクランプ領域を形成する過程であって、前記クランプ領域は、前記第１の深さより深くかつ前記トレンチより浅い第２の深さを有する、該過程と、
（ｇ）前記ボディ領域の上に前記第１の導電型のアクティブ領域を形成する過程と、
（ｈ）前記導電性材料、前記アクティブ領域、及び前記基板への電気的接続部を設ける過程とを有する。別のプロセスフローでは、（ａ）過程乃至（ｄ）過程が、（ｅ）過程及び（ｆ）過程の前または後に行われる。
【００４４】
このプロセスは、ゲートバスを形成するための別のプロセスフローを用いることができる。或るプロセスフローでは、導電性材料をパターニングして前記基板の上に位置するゲートバスを形成する。そのゲートバスを通して第２の導電型のドーパントを注入することによって、ボディ及び／またはクランプ領域を形成し得る。或いは、前記基板の表面から（例えばエッチバックまたはＣＭＰプロセスによって）導電性材料を除去し、次いで前記ボディ領域及びクランプ領域を形成した後にゲートバスを形成する。以下に図面を参照して本発明を説明するが、異なる図面において類似した要素または同一の要素には同じ符号を付してある。
【発明を実施するための最良の形態】
【００４５】
図８は、本発明の一実施形態による、トレンチゲート型ＭＯＳＦＥＴデバイス５７０の断面図である。デバイス５７０は埋め込まれたポリシリコンゲート５７６を備えたトレンチのアレイと、同じ導電型の高濃度ドーピング基板５７１の上に位置するエピタキシャル層５７２に形成された厚い底部酸化層５７７Ａ、５７７Ｂ、５７７Ｃを有する。トレンチ間のシリコンのメサ領域（台地形状領域）では、エピタキシャル層５７２とは異なる導電型の不純物を拡散または注入したボディ５７３（具体的にはボディ５７３Ａ−５７３Ｄ）が、埋め込まれたポリシリコンゲート５７６の底部の深さよりわずかに浅い深さを有している。ボディ５７３は、イオン注入後の熱拡散によってドーパントの再分散が全く生じないか僅かにしか生じないような任意のドーパントプロフィール（箱形状またはガウス曲線形状のプロフィールを含む）を形成するエネルギーとドーズ量を変えて行うイオンの連続注入を利用して形成され得る。これらの注入状態維持型（as-implanted）プロフィールは、低サーマルバジェット及び低温度プロセスに一致するプロフィールである。
【００４６】
トレンチ間のシリコンメサには多数のアクティブトランジスタセルまたはストライプが形成される。図８において、各アクティブセルはボディ領域５７３Ａ、５７３Ｂ、または５７３Ｄ及びソース領域５７４Ａ、５７４Ｂ、または５７４Ｃを有する。ボディ領域５７３Ａ−５７３Ｄへのコンタクトは、三次元的に形成、即ち図８の断面には示されていないＺ軸方向に形成される。
【００４７】
図８において、アクティブソース領域５７４Ａ、５７４Ｂ、及び５７４Ｃには「Ｎ＋」なる符号が付され、エピタキシャル層５７２には「Ｎｅｐｉ」なる符号が符号が付されてＮ型のドーピング領域であることが示されている。またボディ領域５７３には「ＰＢ」なる符号が付されて、ボディがＰ型ドーピング領域であることが示されている。導電型を逆にすることによって、Ｐチャネルデバイスを形成することができる。
【００４８】
ボディ領域５７３Ｃを含むメサでは、ボディ領域５７３Ｃと同じ導電型のドーパントを含むより高濃度にドープされた領域５７８及び／または深い接合部が形成され、局所的なツェナダイオードクランプとして作用する。領域５７８とエピタキシャル層５７２との間の接合部に形成されたツェナダイオードは、ボディ５７３とエピタキシャル層５７２との間の接合部と比較して低い電圧でアバランシェブレークダウンするように設計されており、従って領域５７８によって形成されたツェナダイオードがデバイス５７０のソース−ドレイン電圧をクランプする。トレンチゲート付きボディ接合部のＦＰＩブレークダウンより低い電圧へのクランプを達成するために、ツェナ注入領域５７８（ここではＰＺなる符合を付してある）は埋め込まれたポリシリコンゲート５７６の底部より深い深さを有するべきであるが、ブレークダウンの低下を避けるために接合部はトレンチの底部より浅い位置にあるべきである。従ってツェナ注入領域５７８は、ポリシリコンゲート５７６よりは深いがトレンチよりは浅い深さであるべきであり、この方法は厚い底部酸化層５７７Ａ、５７７Ｂ、及び５７７Ｃが存在する場合にのみ可能である。従って浅い電圧クランプと厚い底部酸化層とを組み合せることによって、いずれか一方の要素自体では達成し得ない特別に有利な効果が得られる。
【００４９】
デバイス５７０を完成させるために、各トレンチは上側酸化層５８０Ａ、５８０Ｂ、５８０Ｃで覆われて、埋め込まれたゲート５７６が厚いアルミ・銅・シリコンのソースメタリゼーションに短絡するのが防止される。さらにＴｉＮまたはシリサイドのバリア層５８１を用いて、金属５８２、ソース領域５７４Ａ、５７４Ｂ、及び５７４Ｃ、及びボディ−コンタクト領域５７５（これらの要素はすべて、図８の断面図には示されていないが、Ｚ軸方向においてさまざまに改変した形態で設けることができる。）の間の接続を容易にする。
【００５０】
図８のデバイス５７０の等価回路図が図９Ａに示されている。図９Ａでは、ＭＯＳＦＥＴ６００が固有のボディ−ドレインダイオード６０１及びツェナダイオードクランプ６０２を有する。ボディ−ドレインダイオード６０１は、（ゲート５７６が図８におけるボディ５７３とエピタキシャル層５７２の間の接合部の僅かに超えた部分にしか重なっていないために）ＦＰＩ劣化がないか、僅かにしかないブレークダウンＢＶｊを有する。ツェナダイオード６０２のブレークダウンＢＶｚは、そのためだけの注入及び拡散によって、または連続注入されたエピタキシャル層によってプログラムされ、厚い底部酸化層がゲート酸下層をホットキャリアによる劣化からシールドするためにボディ−エピタキシャル接合部より僅かに低い電圧であればよい。
【００５１】
この原理は、ＢＶＤＳＳとドーパント濃度Ｎｅｐｉとの関係を示す図９Ｂのグラフに示されている。ボディ−エピタキシャル接合部は２つのブレークダウンメカニズムを示す。一つは線分６１０によって示される大きさＢＶｊ（Ｐｂｏｄｙ）の接合部アバランシェであり、もう一つはエピタキシャル濃度が非常に高濃度で、ゲート酸下層が非常に薄く、かつ統計的なプロセスのばらつきがトレンチゲートウェルをボディ接合部を超えるところまで達するようにしている（即ちオーバーエッチングされている）場合にのみ生ずる、線分６１１で示されたＦＰＩアバランシェＢＶＦＰＩである。エピタキシャルドーピング、ゲート酸下層厚さ、及びトレンチの深さの名目上の条件の下では、ＴＢＯＸが形成されたデバイスの場合にはＦＰＩメカニズムは全く発生し得ない。何れの場合にも、標準的なトレンチゲート型ＭＯＳＦＥＴと比較したとき、ＴＢＯＸを充填されたトレンチゲートを用いるとＦＰＩブレークダウンの開始が非常に高い電圧での発生となる。この電圧の改善は、場合によっては１０Ｖにも及ぶ。
【００５２】
また、図９Ｂは、ツェナダイオードクランプの設計が、線６１２で示されたブレークダウン値ＢＶＺを有することも示しており、このブレークダウン値はほとんどの条件の下でボディ接合部のブレークダウンＢＶｊ（Ｐｂｏｄｙ）よりも低い。ボディ領域より深くかつ／またはドーパント濃度が高い注入されたツェナアノードを有していることから、そのツェナダイオードクランプは、符号６１３の点（ＦＰＩ効果がブレークダウン電圧をボディ接合部のブレークダウンより低い値にまで下げる点）までの実質的にあらゆるエピタキシャル濃度についてボディ接合部ブレークダウン電圧より低いブレークダウン電圧を有することになる。ＦＰＩブレークダウンの発生は（仮に生ずるならば）非常に高い電圧で生ずることになり、またＢＶＺは本来ＢＶｊ（Ｐｂｏｄｙ）より低く両者はエピタキシャル濃度の変化に対して平行線を描くことから、ブレークダウン電圧間の電圧保護帯は最小限、即ち数Ｖ程度となり得る。
【００５３】
従って、ＦＰＩブレークダウンが生じないようにする非常に低い電圧へのクランプを保証するために電圧余裕の大きい設計が採用しているいくつかの従来型のトレンチゲート型ＭＯＳＦＥＴとは異なり、この新しいデバイスのツェナクランプされたＴＢＯＸトレンチ型ＭＯＳＦＥＴは、この条件を自然に維持する。ＴＢＯＸ付きゲートを用いてＦＰＩ条件を実質的に除去することによって、ツェナとボディ接合部のブレークダウン電圧の両方が、エピタキシャル濃度の変化につれて実質的に平行線を描くことになり、これにより高いエピタキシャル濃度及び小さい保護電圧帯の使用が可能となる。従って、本発明の一態様によって形成されたトレンチゲート型ＭＯＳＦＥＴは、従来型のトレンチゲート型ＭＯＳＦＥＴより、低いオン抵抗を示すとともに、薄いゲートのデバイスで問題となるフィールドプレート誘導ブレークダウンによって生ずる性能や信頼性の低下を回避することができる。
【００５４】
得られるオン抵抗の改善の大きさは、任意の電圧のデバイスについてエピタキシャルドーピングの濃度の高さに比例する。任意の電圧のデバイスにこの原理を適用することができるが、電圧オーバースペック設計の影響は、（各電圧値のデバイスが非常に競争的な市場に入れられている）低い電圧のデバイスにおいて一層無視できない問題となる。５０Ｖ未満のデバイスでは、この新設計及びプロセスを用いることによる改善度は、電圧に概ね比例する。例えば、本発明のよって形成された薄いゲートの３０Ｖデバイスは、名目上のブレークダウンが３３Ｖ（この電圧で依然としてＦＰＩブレークダウンは回避できる）として設計されている。これに対して、いくつかの従来型のデバイスにおいてＦＰＩブレークダウンを防止するには、概ね４３Ｖを目標とした、より低濃度のエピタキシャルドーピングが必要となる。３３Ｖのエピタキシャル層と４３Ｖのエピタキシャル層とを比較すると、オン抵抗についての改善度は概ね３３／４４、即ち約２５％の低下である。この比較における両デバイスは信頼性を確保するために３３Ｖにクランプされていることから、従来型のデバイスは、その低濃度にドーピングされたエピタキシャル層とそれに比例した高いオン抵抗にもかかわらず、３０Ｖ定格のＭＯＳＦＥＴとしてしか販売できない。
【００５５】
図９Ｃは、ソース領域が存在しない断面図として示されている、この設計による電圧クランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴのバイアスのかけかた及び動作を示す図である。デバイス６２０は高濃度にドープされた基板６２１の上に成長させられたエピタキシャル層６２２を有する（この例では両要素をＮ型としている）。エピタキシャル層６２２におけるトレンチは、ポリシリコンゲート電極６２７、薄いゲート酸化層の側壁６２６、及び厚い底部酸下層（ＴＢＯＸ）領域６２５を含む。トレンチに隣接する２つのメサ領域は、（ＰＢ）Ｐ型ボディ６２３Ａ、６２３Ｂと、高濃度にドープされたＰ＋コンタクト領域６２８Ａ、６２８Ｂとをそれぞれ有し、メサ領域の一方はボディ領域６２３Ａ及び６２３Ｂより高濃度で、かつボディ領域６２３Ａ及び６２３Ｂと同じかそれより深い深さを有し、好ましくはトレンチの底部及びＴＢＯＸ酸化層６２５の最も深い部分より浅いＰＺツェナダイオードアノード領域６２４を含む。
【００５６】
図９Ｃに示すように、外部電源がデバイス６２０をそのオフ状態にバイアスすると、ＰＺ領域６２４とＮ型エピタキシャル層６２２の接合部、特にトレンチ近傍に沿った領域に沿って最も強くなる電界が生ずる。点６３０における衝撃イオン化は、それが生ずる場合には、薄い側壁酸下層６２６から離れた位置にある厚い酸化層６２５のなかにホットキャリアを注入する。ボディ６２３Ａとエピタキシャル層６２２とのＰＮ接合部の薄い側壁ゲート酸下層６２６に隣接する領域のイオン化率は、数桁分の大きさだけ低下し、従って本発明のこの実施形態により形成された電圧クランプされたＴＢＯＸゲート構造によって保護されていることが分かる。
【００５７】
従って、本発明の好ましい実施形態は、あらゆるゲート酸下層の厚さに対してツェナダイオードクランプのブレークダウンがボディ接合部より低くなるように設計された、ボディよりも深いがトレンチの底部よりも浅いツェナクランプ注入部（ＰＺ領域）及び厚いボディ酸化トレンチゲートを備えた、トレンチゲート型ＭＯＳＦＥＴである。
【００５８】
図８を再度参照すると、Ｎ＋ソース領域５７４Ａ、５７４Ｂ、５７４Ｃが、ボディ領域５７３Ａ、５７３Ｂ、５７３Ｄを含むメサ領域にのみに存在し、ＰＺツェナノード５７８が一体化されたボディ領域５７３Ｃには存在しないことに注意されたい。代わりに、ボディ領域５７５にはＰ＋コンタクト注入部５７５のみが形成されている。従って、（本発明の他の望ましい実施形態と同様に）Ｐ型ツェナ注入領域５７８は、局所的にソース（Ｎ＋）注入部５７４が存在せずＰ＋ボディコンタクト領域５７５が接触しているメサ領域（またストライプ型のメサ領域の局所的な部分）にのみ形成されるべきである。同一のメサまは近傍に、Ｎ＋ソース５７４とＰＺ領域５７８との組み合わせが存在するのを避けることによって、デバイス５７０のツェナクランプ領域５７８（アバランシェが発生するように強制されている領域）は、寄生バイポーラＮＰＩトランジスタのエミッタとなるＮ＋領域が存在しないことから、前述の二重注入、寄生ＮＰＮトランジスタがオン状態になること、及びスナップバックブレークダウンの問題のリスクを負わずに済む。
【００５９】
図１０Ａ及び図１０Ｂは、異なるＰＺ条件についての電圧クランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの設計の二つの改変形態６５０及び６９０を示す。図１０Ａでは、ＰＺツェナ領域６５４がボディ６５３Ｂより僅かに浅い。ブレークダウンがツェナ注入部６５４によって生ずることを保証するために、ツェナ領域６５４のドーパント濃度はボディ領域６５３Ｂのドーパント濃度より少なくとも４０％以上高くなければならず、そうでなければクランプによる利益が得られない。そのような構造は、ＴＺツェナ領域６５４に隣接する薄いゲート６５６におけるいくらかのホットキャリア注入に依然として影響を受けるが、ツェナ注入領域６５４が、Ｐ＋コンタクト領域６７０が存在する所でのみ形成されることから、ホットキャリアによる害はアクティブセル、ひいてはＭＯＳＦＥＴの特性に影響を及ぼさない。同様に、ＰＺツェナ領域６５４の上にＮ＋領域６５９Ａまたは６５９Ｂが存在しない場合には、アバランシェを起こしている領域において二重注入やスナップバックは発生し得ない。
【００６０】
図１０Ｂにおいて、デバイス６９０のツェナ領域６９４は、厚い底部酸下層６９５Ａ、６９５Ｂの底部より深く注入（または拡散）される。この設計は、深いツェナ領域６９４がオン抵抗を下げることなくデバイス６９０のブレークダウン電圧を低下させることから、図８の好ましい実施形態よりオン抵抗の点で劣る。デバイス６９０のブレークダウンの低下は、（エピタキシャル層６９２がオフ状態において完全に空乏化される場所である）ＰＺツェナ領域６９４の底部とＮ＋基板６９１の上部との間でのリーチスルー（ＰＩＮ）ブレークダウンによるものである。
【００６１】
デバイス６９０の構造は、図３Ａのデバイス２００に類似しているが、デバイス６９０の動作は実質的に異なる。従来型のデバイス２００では、薄いゲート酸下層２０４がフィールドプレートに誘導された電界の増強、イオン化、及びブレークダウンの低下をもたらす。（全ての動作及びプロセス条件の下で）ツェナクランプダイオードのブレークダウン電圧を可能な限り小さいＦＰＩブレークダウンより低い電圧に下げることのみによって、デバイス２００のＦＰＩブレークダウンを回避することができる。たとえこれを達成しても、いくらかのホットキャリアが依然としてゲート２０５の近傍において生ずる。デバイス２００に印加される最大電圧、即ちそのブレークダウン電圧は、ゲート２０５の近傍のイオン化状態をも設定するが、このイオン化状態は依然としてゲート酸下層の厚さに左右される。
【００６２】
図１０Ｂのデバイス６９０では、ＴＢＯＸ６９５Ａ及び６９５Ｂが、たとえアバランシェの間でもゲート６９７Ａ、６９７Ｂの近傍でＦＰＩで発生する電流を実質的に除去する。従って、ＦＰＩイオン化とツェナクランプ電圧とは完全に切り離される。そのようなデバイスでは、ツェナがゲートの近傍における領域が電界を受ける十分前に大部分のアバランシェエネルギーを吸収するために、そのデバイスをフィールドプレート誘導故障モードに強制することは実質的に不可能になる。従って、デバイス６９０は図８のデバイス６７０より低いブレークダウンを有するとともに、デバイス６９０はそのより深いＰＺツェナクランプ６９４からの非常に低い抵抗の電圧クランプを与える。また、図３Ａのデバイス２００のドーピングプロフィールは、その製造プロセスの産物としてガウス分布を描くことになる。リーチスルークランプダイオードの場合、箱形状のドーピングプロフィールが、深い拡散された接合部のばらつきの大きい連続的濃度勾配のプロフィールよりより再現性の高いブレークダウンを作りだす。ドーパントの再分散を生じない低いサーマルバジェットプロセスを用いて、ＰＺツェナ領域６９４の注入状態維持型ドーパントプロフィールは、任意の形状の接合部を作り出す連続注入を用いて形成できる。その濃度プロフィールを形作ることによって、特により深い接合部により低いドーズ量を注入して例えば３つの異なる濃度を有する階段状の箱型形状のプロフィールを形成することによって、ＰＺツェナ領域６９４の最も深い部分からのブレークダウン電圧における損失が最小化され得る。
【００６３】
（図１０Ａ、図８、及び図１０Ｂのデバイスの断面図に示されているように）ＰＺツェナ領域の深さを変えることによって、ＴＢＯＸトレンチゲート型ＭＯＳＦＥＴのブレークダウン電圧クランプにおける保護帯、即ちエピタキシャル−ボディブレークダウン電圧７１０とエピタキシャル−ツェナブレークダウン電圧７１１との差であるΔＢＶは、パラメータ的に変更することができる。図１０Ｃのグラフに示すように、ΔＢＶとデバイスの挙動との関係は、ボディ、トレンチ、及びツェナ領域の相対的な深さに応じて３つの場合に分けることができる。
【００６４】
第１の場合は、図１０Ａにデバイスによって示されており、ツェナ領域６５４の深さがボディ６５３より浅く、ブレークダウン電圧の低下はダイオードに拡がる両側の空乏領域がないことによってのみ生ずる。従って、クランプが、その高いドーピング（即ちそれによる低い直列抵抗）によって他の領域から離れたところにアバランシェ電流をそらすように作用するとともに、電圧クランプΔＢＶの大きさは小さくなる。
【００６５】
第２の場合は、本発明の好ましい実施形態（図８の断面図を参照）が、ボディ５７３より深く、トレンチ及び厚い底部酸下層５７７の底部より浅いツェナ接合部５７４を有する。ツェナクランプと厚い底部酸化層とを組み合わせることにより、この第２の場合には、中程度の電圧クランプΔＢＶが、ＭＯＳＦＥＴに対する優れた保護を提供する。そのようなものとして、ツェナ接合部５７８は電圧をクランプし、ＴＢＯＸ５７７はＦＰＩブレークダウンの低下に対する保護を与え、これによりボディダイオード５７３が、特に（ボディ５７３と側壁ゲート酸下層５７９が接触する）ゲート５７６の近傍において、ブレークダウン電圧をツェナブレークダウン電圧より高く維持している。
【００６６】
第１の場合及び第２の場合における接合部アバランシェブレークダウンのメカニズムは、標準的なＰＮ接合（１次元で近似では、ＰＮ接合部が、ボディ−エピタキシャル接合部にピークを有する三角形の電界を示す）のそれであり、主として（ツェナ領域及びエピタキシャル材料の両方の）ドーピング濃度に左右されるが、名目的な製造上の相違に対応するエピタキシャル層の厚さのばらつきには有意な影響を受けない。
【００６７】
第３の場合は、（図１０Ｂのデバイス６９０に示すように）ツェナ領域の深さが、トレンチのボディ接合部と底部の両方より深い場合であって、これはより優れたクランプ効果を提供するが、ブレークダウンの低下及び／またはオン抵抗の上昇のトレードオフの関係が生ずる。深いツェナクランプ６９４は、アバランシェの間に低インピーダンスのクランプとして作用することから、事実上全てのアバランシェ電流はアクティブセル６９３Ａ及び６９３Ｂから離れた位置に逸らされる。これがアバランシェ電圧を低下させることは、即ちデバイス６９０が所定のオン抵抗に対してより低い電圧定格を有すること、またはデバイス６９０が、より厚く及び／またはより低濃度にドーピングされたエピタキシャル層を用いて目標値を変更しなければならないこと（即ちデバイスのオン抵抗が高くなること）を意味している。
【００６８】
第３の条件においては、電圧の差ΔＢＶが大きくなるのみならず、（第１及び第２の場合と比較して）ツェナダイオードの物理的なアバランシェのメカニズムも異なってくる。（エピタキシャル層ができる限り薄くかつ目標のブレークダウン電圧の条件を満たすような）最適なエピタキシャル層の厚さに対して、ツェナ領域の底部とＮ＋基板の上部との間の「正味の」エピタキシャル層は、第３の場合においては、アバランシェ状態に達する前に完全に空乏化されることになる（即ち、電界を加えられることによってエピタキシャル領域における全ての自由キャリアが一掃される）。そのようなダイオードは、エピタキシャル層の完全な空乏状態が基板にまで達することを反映して「リーチスルー」ブレークダウンで動作する、と称される。エピタキシャル層が完全に空乏化されることから、エピタキシャル層の濃度はデバイスにほとんど影響を与えず、エピタキシャル領域はオフ状態において電気的に誘導された真正半導体層（intrinsic layer）のように振舞う。そのようなダイオード（ＰＩＮダイオードと呼ばれる）のブレークダウン電圧は、真正半導体の正味のエピタキシャル層（即ちＰＩＮダイオードの「Ｉ」の部分）の厚さのみによって左右され、エピタキシャル層のドーピング濃度には左右されない。従って、第３の場合には、所定のオン抵抗に対するブレークダウン電圧が低下し、エピタキシャル層の厚さのばらつきにより大きい影響を受けるようになる。
【００６９】
ここで、図１０Ｃを再度参照すると、デバイスの名目上の設計は、プロセス条件における予測されるばらつきを許容するように選択されるべきである。このようなツェナクランプされたＴＢＯＸトレンチゲート型垂直ＭＯＳＦＥＴにおける最大のばらつきは、エピタキシャルステップとトレンチエッチング加工ステップにおいて、特にボディとツェナ接合部の深さに対するトレンチに埋め込まれたポリシリコンゲートの底部の相対的深さに関して生ずる。しかし、低サーマルバジェットプロセスを用いると、注入状態維持型のツェナ領域及びボディ連続注入の再現性は非常に高いものとなり、トレンチの深さが制御すべき第１の変数となる。
【００７０】
本発明の好ましい実施形態では、目標条件７１２が、第２の場合の条件に名目上収まるように選択されて、従ってプロセスのばらつきの影響によって、浅いツェナを用いる第１の場合（与える保護が小さく、ＦＰＩイオン化電流関連の問題が大きい）や、深いツェナの第３の場合（デバイスのオン抵抗やブレークダウン特性が劣る）に製造条件が統計的に入るのを避けるようにする。３ｋÅの厚い底部酸化層を設け、高エネルギーの連続注入を使用し、かつドライシリコントレンチエッチングを行うことによって、デバイスの製造を第２の場合に維持することは、今日のプロセシング装置を用いることで可能である。そのようなものとして、低いオン抵抗、高いブレークダウン電圧、そして良好なアバランシェエネルギー吸収能力を備えた、最高の信頼性を有する薄いゲート酸化層を備えたトレンチゲート型ＭＯＳＦＥＴを、本発明によるデバイスとして実現可能である。
【００７１】
図１１は、図８に示すデバイスに類似した電圧クランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴ７４０の三次元切欠図である。デバイス７４０は、セル状またはストライブ状のトレンチゲートのアレイを備えたおり、各トレンチゲートは、埋め込まれたポリシリコンゲート７４５と、ゲート酸化層側壁７４４、及びＮ＋基板７４１の上側に形成されたＮ型エピタキシャル層７４２に形成された厚い底部酸化層ＴＢＯＸ７４３を含む。上側金属部やシリコンの表面上の表面コンタクトマスクまたは誘電体形状部は図１１には示されていない。
【００７２】
Ｐ型ボディ領域７４６（７４６Ａ、７４６Ｂ、７４６Ｃ）は、埋め込まれたトレンチゲート７４５の底部より浅い深さを有するエピタキシャル層７４２の内部に形成される。ボディ領域７４６は、一様に形成されるか、マスクされてアクティブなＭＯＳＦＥＴチャネル領域に局所化されるかいずれかの形で形成され得る。Ｎ＋ソース領域７４７（７４７Ａ−７４７Ｄ）は、ボディ領域７４６より浅い接合部深さを有して、ボディ領域７４６の内部に形成され、トレンチゲート及び埋め込まれたポリシリコン７４５の周囲に沿って配置されている。Ｎ＋領域７４７がブロックされるシリコン表面の部分は、浅いＰ＋領域７４８（７４８Ａ、７４８Ｂ）を備えており、これによってその下層をなすＰ型ボディ領域７４６との電気的接触を容易にしている。
【００７３】
ツェナ領域７５０は、デバイス７４０のアバランシェ特性及びブレークダウン電圧を制御するために設けられる。ＰＺツェナ領域７５０は、エッチングされたシリコントレンチより浅く（従ってＴＢＯＸ７４３の底部より浅く）、かつ埋め込まれたゲート７４５の底部よりも深い深さを有し、トレンチゲート間のシリコンメサ領域の部分に配置される。理想的には、ＰＺツェナ領域７５０は、下側のＮ＋ソース領域７４７に重ならないか僅かにしか重ならないように、浅いＰ＋領域７４８の下側または上側に重なる形で配置される。
【００７４】
ボディコンタクト領域７４８及びＰＺツェナ領域７５０は均一に分散配置され得、トレンチゲート及びＮ＋ソースストライプ領域に対して直交する向きのストライプ形状を有し得る。
【００７５】
ツェナクランプの形成工程は、そのトレンチＭＯＳＦＥＴの製造シーケンスが厚い底部酸化層及び深いツェナクランプ領域を組み込むものである限り、いかなるシーケンスにも加えることができる。
【００７６】
図１２Ａにおいて、断面が示されたトレンチゲート構造７６０は、ツェナクランプを導入する前に形成されたものである。図に示すように、トレンチゲート型ＭＯＳＦＥＴの製造における中間のステップにおいて、デバイス７６０は、Ｎ＋基板７６１と、Ｎ型エピタキシャル層７６２と、厚い底部酸化層７６３Ａ、７６３Ｂ、薄い側壁ゲート酸化層７６４、埋め込まれたポリシリコンゲート７６５Ａ、７６５Ｂ、及び薄い上部酸化層７６９を含むエッチングされたトレンチとを含む。
【００７７】
ゲートポリシリコン７６５及びＴＢＯＸ７６３を包入するシリコントレンチの深さxtrenchは、最も浅くて０．５μｍ深くて３．０μｍであり、１．０μｍ−１．８μｍのトレンチが製造及び再現性の制御が容易である。浅すぎるトレンチは短いチャネルの効果（パンチスルーブレークダウン等）のリスクを負いやすく、深すぎるトレンチはそのトレンチの先端部において高電界（デバイスの信頼性に悪影響を及ぼす）を示したり、ポリシリコンでトレンチを充填するのが困難になる。ＴＢＯＸの厚さは、（側壁酸化層のエッチバックステップの後の）最終厚さで１ｋÅ−５ｋÅの範囲であり得るが、３ｋÅ程度が望ましい。ポリシリコンゲート電極７６５の底部は、トレンチの深さとＴＢＯＸの差によって決定されるが、この差は関係式xgate = xtrench - xTBOXであらわされ、一般的には０．５μｍ−１．５μｍの範囲である。側壁ゲート酸化層７６４の厚さは、５０Å−１２００Åの範囲であり、１５０Å−５００Åがより一般的である。
【００７８】
深いツェナアノード領域７６７のイオン注入は、従来通りのイオン注入を１回、８０−１２０ｋｅＶで行い、次にドライブイン拡散（９００℃乃至１１５０℃で３０分乃至１０時間）を、好ましくは異なるエネルギーとドーズ量で連続して複数のイオン注入を行う連続注入によって行う。最も深い注入は、３ＭｅＶもの高いエネルギーで行われる（１．３ＭｅＶが注入の最大エネルギーとしてより一般的である）。注入ドーズ量は、一般的には１Ｅ１２ｃｍ−２−５Ｅ１４ｃｍ−２の範囲である（７Ｅ１２ｃｍ−２−５Ｅ１３ｃｍ−２が好ましい）。前に述べたように、領域７６７の深さは、ゲート深さxgateより僅かに浅い深さから、トレンチの深さxtrenchより１μｍ以上深さまでさまざまであり得るが、前述したようにゲート深さxgateより深く、かつトレンチの深さxtrenchより浅い深さが好ましい。フォトレジスト７６８は、最も深いイオン注入をブロックするのに十分な厚さでなければならず、３μｍ−４μｍの厚さであり得る。フォトレジスト７６８は、隣りのデバイスメサへの注入を防止するために、典型的にはウエハの表面に対して８５゜−９０゜の角度で傾斜した側壁面を有していなければならない。約２００Å−７００Åの厚さを有する薄い上側酸化層７６９は、シリコンメサ領域の汚染や注入チャネリングを防止するための、注入前酸化層（pre-implant oxide）として用いられる。
【００７９】
図１２Ｂにおいて、デバイス７８０の表面は２００Å−３０００Åの厚さ（好ましくは５００Å−１５００Åの厚さ）を有する窒化シリコン層７８７と、その下の厚さ１００Å−１０００Å（好ましくは３００Å程度）の下側酸化層７８６とを含む。その表面に窒化シリコンを備えたデバイスは、（例えば、Williamsらに付与された米国特許第６４１３８２２号に記載のような）スーパー自己整合プロセスに適合する。
【００８０】
図１２Ｃは、最も深い注入が最も大きいドーズ量を有し、最も浅い注入が最も小さいドーズ量を有する、連続注入ツェナ電圧クランプの濃度プロフィールの一例を示す。濃度と深さとの関係を示すグラフは、図１２Ｃでは横軸となる深さxtrenchのトレンチ８００の断面を参照したものである。トレンチ８００は、深さxgateのポリシリコンゲート８０３と、トレンチ８００の底部に延在するＴＢＯＸ８０４とを備える。図に示された連続注入部は、注入部８０１Ａ、８０１Ｂ、８０１Ｃ、及び８０１Ｄの４つの連続した注入部を含む。注入部８０１Ｄは最も深い注入部で、深さＸｊ（ＰＺ）のところで反対の導電型のエピタキシャル層８０２とＰＮ接合部を形成する。図に示すように、ＰＺツェナクランプの深さは、ゲート深さxgateより深くトレンチ深さxtrenchより浅いのが好ましい。
【００８１】
ＰＺツェナ注入８０１Ａ−８０１Ｄは、同一のドーズ量か、図１２Ｃに示す場合のように深くなるにつれてドーズ量が増加してゆく形態であり得るが、任意の濃度プロフィールが可能である。例えば、ＰＺ連続注入プロフィールは、２５０ｋｅＶで５Ｅ１３ｃｍ−２の注入部８０１Ａと、５００ｋｅＶで７Ｅ１３ｃｍ−２の注入部８０１Ｂと、９００ｋｅＶで９Ｅ１３ｃｍ−２の注入部８０１Ｃと、１．２ＭｅＶで１．２Ｅ１４ｃｍ−２の注入部８０１Ｄとからなり得る。この注入シーケンスは、図１２Ｃに示すように深くなるにつれて次第に濃度が上昇するドーピングプロフィールを作りだす。ここで各注入に、一定間隔で間隔をおく必要はないことに注意されたい。
【００８２】
図１２Ｄでは、高濃度にドープされた浅いＰ＋領域８２１が、ツェナクランプアノード領域に接触するように導入される。図１２Ｄでは、深さＸｊ（Ｐ＋）のＰ＋領域８２１がＰ型連続注入８２２と併合して、ツェナクランプを完成させている。低エネルギー高ドーズ量（高ビーム電流）イオン注入機を用いて浅いＰ＋領域を注入することによって、連続注入において高濃度注入を行う必要がなくなる。浅い高ドーズ量の注入と深い低ドーズ量とを２台の異なる機械に分けて行うことによって、高額のＭｅＶレベルの能力のある（即ち高エネルギーの）イオン注入機を用いた時間のかかる高ドーズ量イオン注入を不要とすることにより、製造コストを最小にする。Ｐ＋領域８２１は、ＰＺツェナ領域が存在しないＰ型ボディ領域に接触する、デバイスの他の位置においても使用され得る。
【００８３】
Ｐ型ボディ領域８２４は連続注入部も含み得るが、それは低エネルギーで行われることに注意されたい。深さxgateの埋め込まれたポリシリコンゲート８２５及び厚い底部酸化層８２６を備えた、トレンチ深さxtrenchのトレンチの断面図８２０と比較すると、図１２Ｄには、Ｐ型ボディ領域の深さが、同じデバイスのアクティブなチャネル形成を容易にするためにゲート深さxgateより浅いものである必要のある深さＸｊ（ＰＢ）であることが示されている。
【００８４】
別の可能なＰＺツェナ領域のプロフィールが図１２Ｅに示されており、この図ではＰＺツェナ領域が１つの深い注入部８２１を構成し、浅いＰＺイオン注入部は存在していない。この場合には、ツェナ領域が、注入部８３１Ａ、８３１Ｂ、８３１Ｃ、及び８３１Ｄを含む連続注入部を通して上側の浅いＰ＋（図示せず）に接触している。前の例のように、同じデバイスのアクティブセルにおけるＭＯＳＦＥＴの動作は、ボディドーパントプロフィールがゲート深さxgateより浅い深さＸｊ（ＰＢ）を有することを要請する。注入部８３２のＰＺツェナ領域注入部プロフィールは、クランプダイオードの電気的接続を保証するべくＰＢボディ注入部プロフィール８３１の上に重なっていなければならない。図１２Ｅのデバイスは製造が容易であるが、図１２Ｄのデバイスより高い直列抵抗を示し、従ってクランプのロバスト性が低くなり、従ってアバランシェエネルギー吸収能力も低くなる。
【００８５】
上述の例においては、ポリシリコンゲートコンタクトに対しては特に説明していなかった。具体的には、図１３Ａのデバイス８４０では、埋め込まれたポリシリコンゲート８４４は、金属ゲートバス８５２及びゲートボンディングパッド（図示せず）への電気的接触を容易にするために、ポリシリコン領域８４５によって表面まで延ばされなければならない。問題となるのはシーケンスの１つである。ポリシリコン８４５及びシリサイドコンタクト領域８５１Ｂはウエハの表面上に延在しているので、ポリシリコン８４５の存在は、深いツェナクランプ注入部（ひいてはあらゆるＰ型領域）をポリシリコンゲートバス８４５の下のシリコン領域へ導入するのを妨げたり、防止することさえし得る。
【００８６】
電気的には、ポリシリコンゲートバス８４５の下にＰ型材料がないことが、重要な問題を孕むことになる。このゲートは接地され（即ちソース電位に結び付けられ）、かつエピタキシャルドレインは全ドレイン電位にバイアスされうことから、シールドされていないポリシリコンゲートバスの下側のシリコン（即ち、下にＰ領域のないポリシリコン）及び酸化層が強い電界を受けることになり、シリコンでのアバランシェを受けたり、誘電体の劣化が生じ得ることになる。
【００８７】
この問題に対する３つの解決法が可能である。即ち、トレンチゲートを形成する前にゲートバス領域にＰ領域を形成する方法、ゲートコンタクトポリシリコンを通して注入を行う方法、及びゲートポリシリコンを２つの被着部分に分割し、一方に埋め込まれたゲートを形成し、他方に接続を容易にするトレンチの外に延出している表面ポリシリコン８４５を形成する方法である。
【００８８】
これらの３つの選択肢のうち、早い時期の（トレンチ前の）注入の不都合な点は、それがプロセスの全体のサーマルバジェットを受けることになる点である。高温プロセスの悪影響は、（特に比較的高温の犠牲酸下及びゲート酸化サイクルを原因とする）ドーパントの拡散と、トレンチエッチングを原因とするドーパントの分離及びドーパントの消失である。この両方の効果によって、望ましくない拡散がＰＺ濃度を低下させ、傾斜角の小さいＰＺクランプドーパントプロフィールが作られるため、プロセスのこのステップにおいてＰＺツェナクランプを一体的に設けることが困難になる。従って、ゲートバスのシールドの問題はトレンチの前にＰ型注入を組み込むことによって解消され得るが、そのような初期段階での注入をツェナクランプとして用いることは困難である。
【００８９】
第２の選択肢は、ポリシリコンゲートバスを通してＰＺ領域を注入する方法である。この方法の不都合な点は、ツェナダイオードドーピングプロフィール及び接合部深さがポリシリコンの厚さに大きく左右されてしまう（即ちよく制御されていない化学的機械的エッチバックプロセスにより劇的な変化が生じてしまう）点である。製造に際してよく制御された接合部深さを有するツェナドーピングプロフィールを作り出すのは、表面のポリシリコン層を通して注入を行う限り、うまく制御できないプロセスの変数が数多く存在するため困難である。
【００９０】
好ましいシーケンスは、ポリシリコンゲートとゲートバス形成を、二つの被着ステップに分割し、埋め込まれたポリシリコンゲートの被着及びエッチバックの後で、かつ表面ポリシリコンの被着の前にＰＺ領域を注入することによって、プロセスの後の段階でＰＺアノードを注入する方法である。図１３Ａは、Ｐ型ツェナ注入８５３Ａ及び８５３Ｂのイオン注入の前に被着されてエッチバック（平坦化）された、埋め込まれたゲート８４４Ａ−８４４Ｆを含む断面８４０を示す図である。Ｐ型ボディ領域８４３Ａ−８４３Ｇも、製造シーケンスのこの時点で注入することができる。ボディ８４３とツェナ領域８５３の両注入部は、拡散された接合部を用いて、好ましくは高エネルギー連続注入を用いて形成することができる。第２のポリシリコン層８４５は、ポリシリコン層８４５がＰＢボディ領域８４３Ｄ、８４３Ｅの上及びＰＺツェナ領域８５３Ａ及び８５３Ｂの上に重なっていることからも明らかなように、Ｐ型ボディ及びツェナ注入部の後に形成される。
【００９１】
図１３Ｂのデバイス９００においては、薄い酸化層９０８と窒化シリコン９０９（領域９０９Ａ、９０９Ｂ、９０９Ｃを含む）を含むサンドウィッチ型ハードマスクによって確定されたトレンチに、比較的よく制御された窒化シリコン層９０９を通してイオン注入を行って、ＰＺツェナアノード領域９０４Ａ及び９０４Ｂを形成し得る。ＰＺツェナ領域は、第１のポリシリコン９０７（９０７Ａ及び９０７Ｂを含む）を被着してエッチバックした後に、ＰＺツェナ注入を受ける位置を制限するための厚いフォトレジストマスク９１０を用いて注入される。図に示す例では、ＰＺツェナ注入部が、ＰＢボディ領域９０５Ａ及び９０５Ｂ（ボディ領域９０５Ｃを除く）に対応するメサ領域に形成されている。フォトレジスト９１０の断面形状は、（ボディ領域９０５Ｃの含むメサのような）保護されたメサへの無視できない注入の侵入を防止するために、急な傾斜を有する垂直なものでなければならない。
【００９２】
ボディ領域９０５（９０５Ａ、９０５Ｂ、及び９０５Ｃを含む）の注入も、埋め込まれたポリシリコンゲートの形成の後で、ＰＺツェナ注入の前または後に行うのが好ましい。その後、図１３Ｃに示すような第２のポリシリコンゲートコンタクトまたはゲートバス領域９１２を被着し、フォトリソグラフィ、マスク、及びエッチングによってパターン形成する。第２のポリシリコン９１２は、ＰＢボディ領域９０５及びＰＺツェナ領域９０４の後に形成されることから、注入された領域は表面ポリシリコン９１２の下に位置し得る。これによってＰ領域は、ゲートバス９１２を、エピタキシャル層９０２のドレイン電位から静電シールドする。
【００９３】
デバイスが、上側ポリシリコンバス形成後のイオン注入を用いて製造された場合には、ボディ８４３及びツェナ８５３の深さは表面の形状によって変化し、表面のポリシリコン層があるか否かに応じて浅くなったり、完全にブロックされたりするということに注意されたい。
【００９４】
本発明の一実施形態によるトレンチゲート型ＭＯＳＦＥＴの製造のための可能な製造フローの一つは、図１４Ａに概略が示されている。図１４Ａのプロセスは、基板の準備と、エピタキシャル層におけるトレンチをエッチングする最初のステップ９２０を含む。次にステップ９２２では、トレンチにおける厚い底部酸化層の形成（ＴＢＯＸ形成）、トレンチの側壁におけるゲート酸化層（ＧＯＸ）形成、及び第１のポリシリコン層「ポリ１」の形成を行う。ＰＢ及びＰＺ注入はこの時点で行うことができる。
【００９５】
２つの可能なプロセスの組み合せが得られる。ポリ１がシリコンの上に残るとともにＰＢボディ及びＰＺツェナ領域が注入される場合には、ステップ９２６において第２のポリシリコン層の形成の必要がなくなり、処理はステップ９２４か直接ステップ９２８でのＮ＋及びＰ＋領域の形成に進む。或いは、第１のポリシリコン層「ポリ１」がＰＢボディ及びＰＺツェナ注入が行われる前にエッチバックされる場合には、ステップ９２６で、Ｎ＋及びＰ＋注入を行う前に第２のポリシリコン層「ポリ２」を被着しパターン形成する。最後にステップ９２８でコンタクト及び金属を形成して製造が終了する。
【００９６】
図１４Ｂに示す別のプロセスでは、エピタキシャル及びフィールド酸化層形成ステップ９２０に続けて、全てのドーパントの注入プロセス（例えばＰＺ、ＰＢ，Ｎ＋、Ｐ＋注入）９３４を行い、その後にステップ９３６においてトレンチをエッチングする。トレンチゲートは、ステップ９３６においてトレンチエッチング、ＴＢＯＸ形成、及びゲート酸化を行い、ステップ９３８で１回のポリシリコン被着とマスクを用いたエッチバックを行い、次にコンタクト及び金属層プロセス９４０を行うことによって形成される。
【００９７】
図１５Ａ乃至図１５Ｅは、本発明によるツェナクランプされたＴＢＯＸトレンチゲート型デバイス９５０の製造のために用いられる一体型プロセスフローの一例を示す。このプロセスは、図１５Ａに示すように、結晶方向＜１００＞で１乃至３ｍΩｃｍ２のＮ＋基板から開始され、そのデバイスのドレイン電圧定格に従って、所定範囲の抵抗率及び厚さを有するＮ型シリコン層９５２のエピタキシャル成長が行われる（エピタキシャル層の厚さと抵抗率の目標値は以下の表１を参照されたい）。
【００９８】
【表１】
2008505480.tif 000003
【００９９】
エピタキシャル成長が終了した後、シリコン材料を、８５０℃乃至１１００℃の温度で１０分乃至２時間、好ましくは９００℃乃至１０００℃の温度で３００分かけて酸化する。得られる酸化層９５３は、目標厚さ１００Å乃至１０００Åを有するが、好ましくは約３００Å乃至５００Åの厚さを有する。次にＣＶＤを用いて、窒化シリコン層９５４を、８００Å乃至５０００Åの厚さまで被着する。その後、フォトリソグラフィ技術を用いて窒化シリコン層９５４をパターニングして、トレンチエッチング領域を露出させた後に、プラズマ法またはＲＩＥ法を用いてドライエッチングを行い、窒化シリコン層９５４、酸化層９５３、及び最後にシリコンエピタキシャル層９５２の露出された部分を除去する。エッチング窓を確定するために用いられるフォトレジストは、一般的にはトレンチ９５５を形成するシリコンエッチングステップの前に除去される。トレンチ９５５は、前述したように１．５μｍ乃至数μｍの範囲の深さを有し得る。
【０１００】
図１５Ｂの構造を形成するために、トレンチを、９００℃乃至１１００℃で３０分乃至５時間、好ましくは９５０℃乃至１０００℃で３０分かけて酸化し、エッチングによる損傷を取り除く。次に、トレンチ９５５内の酸化層をフッ化水素酸またはＢＯＥ（buffered oxide etch）を行うことによって除去し、二酸化シリコンの第２の層（図示せず）、いわゆる「ライニング酸化層」を、（以前に説明したように）犠牲酸化層成長と類似した熱条件を用いて数１００Åの厚さまで成長させる。次に、高圧プラズマＣＶＤを用いて厚い底部酸下層を被着して、方向性デポジション法（Williamsらに付与された米国特許第６２９１２９８号に記載）を用いて厚さ１ｋÅ乃至５ｋÅ、好ましくは２ｋÅ乃至３ｋÅの厚い底部酸下層を形成する。厚い酸化層は、領域９５６Ａや９５６Ｃのようなシリコンメサの上にも形成する。トレンチ９５５の側壁上への被着は最小限となる。短時間フッ化水素に浸漬した後、側壁上に被着された酸化層９５６は、ライニング酸化層の側壁部分に沿って除去される。前に説明した犠牲酸化プロセスに類似した条件を用いてゲート酸下層９５７をトレンチの側壁上に成長させる。ゲート酸下層９５７の最終的な厚さは、デバイスの最大ゲート電圧定格ＶＧＳ（ｍａｘ）によって決まってくる。一般的に、ゲートの最大連続動作電圧は、ゲート電界（ＶＧＳ（ｍａｘ）／ＸＯＸとして定義される）が４ＭＶ／ｃｍを超えない大きさであるべきである（但し、５ＭＶ／ｃｍの電界をゲートに安全に印加できる２００Åより薄い酸化層の場合を除く）。例えば、３００Åゲートは１２Ｖの最大動作電圧をサポートでき、５００Åゲート酸下層は、２０Ｖ定格ゲートを備えたデバイスの製造に使用できる。
【０１０１】
ゲート酸化の後、ＣＶＤ技術を用いてポリシリコン層９５８をトレンチの深さと概ね等しい厚さまで被着し、その後平坦化のためのエッチバックまたはＣＭＰ加工を行う。ポリシリコン９５８は現場でドーピングしてもよいし、或いは、イオン注入と９５０℃乃至１０００℃で１時間の拡散を行った後にドーパントをトレンチポリシリコン層９５８内に打ち込んでもよい。一般的には、ＮチャネルＭＯＳＦＥＴの場合にはリンを用いる（また、Ｐチャネルデバイスの場合にはホウ素を用いるが、ある種のＰチャネルＭＯＳＦＥＴでは、信頼性を向上させる目的で、リンをドープしたポリシリコン、または少量のリンが存在するホウ素をドープしたポリシリコンを用いることもある。）。ポリシリコン９５８の最終的なエッチバックを行った後に、主としてポリシリコンゲート９５８の上部をシールするために、厚さ１００Å乃至３００Åの薄い酸化層９５９を９００℃乃至９５０℃で３０分乃至１時間かけて熱成長させる。
【０１０２】
図１５Ｃでは、スピンオンやＣＶＤ技術を用いて、例えばガラス９６０、二酸化シリコン、ＴＥＯＳ、またはＢＰＳＧを被着し、次に平坦化エッチバックやＣＭＰ加工によって窒化シリコン層９５４の表面上に存在する全てのガラスを除去する。このステップの間、ガラス９６０の部分及び表面のＴＢＯＸ９５６Ａ及び９５６Ｂ領域の全体は除去される。
【０１０３】
また、図１５Ｃにおいて、前述したように、好ましくはホウ素の連続注入によってＰＺツェナ領域９６１及びＰＢボディ領域９６２Ａ及び９６２Ｂを形成する。このステップでは、ゲートバス領域（図示せず）の上の酸化層が清浄化され、第２ポリシリコン層が１ｋÅ乃至６ｋÅ、好ましくは３ｋÅの厚さまで被着される。このポリシリコン層をマスクし、エッチバックしてゲートバス領域（図示せず）を形成する。
【０１０４】
図１５Ｄの構造を形成するために、プラズマエッチングによって、トレンチに埋め込まれたポリシリコンゲート９５８の上からガラス９６０を除去することなく窒化シリコン層９５４を除去する。次にＮ＋領域９６４を選択的にマスクし、アクティブメサ領域内に注入を行う。Ｎ＋注入領域９６５はリンを含み得るが、好ましくは８０−１２０ｋｅＶで５Ｅ１５ｃｍ−２乃至８Ｅ１５ｃｍ−２のヒ素イオン注入を利用する。Ｐ＋注入領域９６４は、マスクかブランケット層を設けて６０−１００ｋｅＶで２Ｅ１５ｃｍ−２乃至４Ｅ１５ｃｍ−２のホウ素を注入することによって形成し得る。
【０１０５】
ソース注入の後に、２０秒間のＲＴＡ（高速熱アニーリング）または９５０℃で１０分間の熱アニーリングを行い得る。或いは、続くガラスリフローステップによってインプラントアニーリングを行っても良い。
【０１０６】
ソース及びボディコンタクト注入を行った後、薄い酸化層９５３を除去して、シリコンメサを露出することができる。或いは、ガラスＢＰＳＧやスピンオングラス（ＳＯＧ）を被着して、コンタクトマスクでマスクし、シリコンメサ領域を露出することもできる。図１５Ｅに示すように、短時間、一般的には９００℃で１５分の熱アニーリングによってコンタクトマスクした後、ガラス９６２を面取りすることができる。このガラスの面取りの利点は、金属空隙や段差被覆性の問題を防止できる点である。金属形成は、薄いチタン／ＴｉＮバリア金属９９５から始めて、次に一般的には３μｍの厚さの厚いアルミニウム−銅またはアルミニウム−銅−シリコン９９６をスパッタリングする。その後金属９９５及び９９６をマスクした上でドライエッチングしてソース金属からゲートバスを分離する。
【０１０７】
図１５Ｅに示す得れられた構造９５０は、埋め込まれたトレンチゲートを有し、厚い底部酸化層９５６Ｂとツェナクランプ９６１及びボディ９６２を備えた、完成した電圧クランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの一形態である。そのようなプロセスでは、ゲート９５８は、ツェナクランプ９６１とボディ９６２の接合部より前に形成される。
【０１０８】
図１６Ａ及び図１６Ｂに示す別のプロセスフローでは、ドーピング領域をはじめに形成し、次にトレンチを形成する。この別法では、デバイス９８０が、連続的なマスキング、イオン注入、及び連続イオン注入によって、Ｎ＋基板９８１の上のＮ型エピタキシャル層９８２に形成された、ＰＺツェナクランプ９８２、ＰＢボディ領域９３８、Ｎ＋ソース９８４、及びＰ＋領域９８５を備える。選択に応じて、高温拡散を用いてボディ９８３及びツェナ９８２領域に打ち込みを行ってもよい。このプロセスフローにおける注入ドーズ量は、図１５Ｅのデバイスの製造で使用された前述のエネルギー及びドーズ量条件に類似したものである。
【０１０９】
図１６Ａに示す構造を作り出すために、次にシリコントレンチエッチングを用いてトレンチゲートを形成し、次いで犠牲酸化層を形成し、ライニング酸下層を形成し、ＴＢＯＸ９９０Ａ及び９９０Ｂを被着し、ゲート酸下層９９１を形成し、ポリシリコン再充填部の堆積とエッチバックを行って、ゲート９９２Ａ及び９９２Ｂを形成する。ツェナクランプ９８２はトレンチゲート９９２Ａとは自己整合されず、従ってトレンチゲートの両側に延在し得ることに注意されたい。
【０１１０】
何れかのプロセスフロー（即ち、ドーピング前のトレンチ形成か、ドーピング後にトレンチ形成）を用いて、デバイスの全アバランシェ電流を取り扱うべくツェナダイオードクランプのサイズを調節することができる。図１７では、ツェナダイオードが、ツェナ領域１００４Ａ−１００４Ｃを有し、ダイオードはいくつかのトレンチゲート１００３Ａ、１００３Ｂ、及び１００３Ｃにわたって延在する。ツェナ領域１００４Ａ−１００４Ｃが位置するメサ領域へのコンタクトは、浅いＰ＋領域１００８Ａ、１００８Ｂ、及び１００８Ｃを有し、好ましくは前記ツェナダイオード領域の内部またはそれに実質的に重なる形に存在するＮ＋ソース領域１００９を有さない。
【０１１１】
図１８Ａ、図１８Ｂ、及び図１８Ｃは、ＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの種々のツェナダイオードクランプの設計を示す。図１８Ａでは、ツェナクランプ１０３５及びＰ＋領域１０３９Ｂが非アクティブな（ダイオードのみの）セル或いはメサ領域に位置しており、アクティブトランジスタは、ソース領域１０３８Ｂ、１０３８Ｃへの接触コンタクトを形成する浅いＰ＋１０３９Ａを含み得る。
【０１１２】
ソース−ボディ短絡を供えたデバイスの他の実施形態として、図１８Ｂには、幅の広いメサのデバイスにおいて、ＰＺツェナクランプ１０５５と結合された表面Ｐ＋領域１０６１が、アクティブセルの中央部分内に一体化され得ることが示されている。従来のクランプされたデバイスと異なり、ＰＺツェナクランプ１０５５はゲートポリシリコンの下に延在するが、好ましくはトレンチ及びそのＴＢＯＸ部分１０５３の下には延在しない。
【０１１３】
本発明の別の実施形態では、図１８Ｃのツェナクランプが、（図１８Ｂに示すようなＰ型列を形成するための連続注入を用いることなく）一回の注入で深いＰＺ注入されたクランプ領域１０７９を備え得る。しかし、そのようなデバイスは、（図１８Ａのデバイスのように）表面から接合部の底部まで高濃度の領域を含むＰ型ツェナを組み込んだデバイスより、ブレークダウンにおけるより高いインピーダンスを示す。
【０１１４】
図１９Ａ及び図１９Ｂは、本発明の別の実施形態によるツェナクランプ構造を示す。図１９Ａのダイオード１０９０では、ＰＺツェナアノード領域１０９３が、エピタキシャル層１０９２内に拡散されている。一回の浅い高濃度注入の後、１０５０℃ないし１１５０℃で３時間乃至１０時間の高温ドライブイン拡散を用いて、Ｐ型ツェナアノード領域をその目標深さまで打ち込む。ＮチャネルＭＯＳＦＥＴの場合には、ツェナ注入は、８０ｋｅＶで５Ｅ１４ｃｍ−２乃至５Ｅ１５ｃｍ−２のドーズ量のホウ素である。Ｐチャネルデバイスの場合には、ツェナ注入は、同程度ののドーズ量だか僅かに高いエネルギー（概ね１００ｋｅＶ乃至１２０ｋｅＶ）のホウ素である。前に説明したように、拡散された接合部は、概ねガウス曲線状のドーパントプロフィールを示して深くなるほど濃度が下がり、これは再現性の高い電圧クランプを形成するために好ましいドーパントプロフィールではない。さらに、接合部の幅は、トレンチゲートに規制されていない場合には、それが縦方向に拡散するのと同様に横方向に広がる。拡散された接合部の幅は、横方向の拡散が各方向ごとに深さの約８０％程度にまでなることから、ＰＺダイオードをフォトリソグラフィで確定するために用いられるマスク開口の幅ｙの三倍になり得る。
【０１１５】
これに対して、図１９Ｂに示す連続ＰＺアノード注入されたダイオード１１００は、異なるドーズ量とエネルギーの注入部１１０４Ａ−１１０４Ｄを重ね合わせて結合することによって形成された概ね垂直な列方向に延在する構造のＰ型材料を有する。この複合ツェナ構造１１０４の深さは、ドーパント注入１１０４Ａのエネルギーによって決まる。ＰＺ列の幅は、注入の横方向のばらつき（跳ね返り）のために、マスクの幅ｙよりわずかに広くなる。拡散された接合部とは異なり、注入された領域の幅は、（横方向のばらつきが注入エネルギーに比例して大きくなるので）深くなるほど広くなる。マスク材料１１０３は、厚いフォトレジスト、二酸化シリコン、窒化シリコン、または他の誘電体であり得、最大エネルギーでの注入が、マスクで保護された領域を通してエピタキシャル層１１０２に侵入するのをブロックできる程度に十分な厚さに選択されなければならない。
【０１１６】
トレンチがＰＺ注入部の側面の一方または両方に当接する場合には、注入部の横方向のばらつきは、（トレンチが薄すぎない限り）トレンチによって規制される。
【０１１７】
図２０Ａ乃至図２０Ｈは、本発明の実施形態によるエピタキシャル層の種々の例を示す。それぞれの場合において、エピタキシャル層の目的は、ＰＺツェナクランプの電圧クランプ能力を犠牲にすることなく薄いゲート酸下層近傍のイオン化電流を最小化することにある。図２０Ａでは、断面１１２０が、Ｎ＋基板１１２１Ａの上に形成された厚さｘｅｐｉの一様にドープされたエピタキシャル層１１２２Ａを含んでいる。対応するドーパントプロフィールは図２０Ｂに示されている。
【０１１８】
図２０Ｃでは、断面１１３０が、高濃度にドープされたＮ＋基板１１３１Ａと、Ｎ＋基板１１３１Ａの上に形成された第１のＮ型エピタキシャル層１１３２Ａと、エピタキシャル層１１３２Ａの上に位置する第２のＮ型エピタキシャル層１１３３Ａとを有する。図２０Ｄは、階段状のエピタキシャル層が、底部エピタキシャル層１１３２Ａのドーパントプロフィール１１３２Ｂによって示されたドーパント濃度Ｎｅｐｉより低い濃度Ｎｅｐｉ２を有する上側エピタキシャル層１１３３Ａ（厚さｘｅｐｉ２）のドーパントプロフィールを示している。上側エピタキシャル層１１３３の濃度Ｎｅｐｉ２は、底部エピタキシャル層１１３２Ａの濃度より５％乃至４０Ｒ低い濃度であり得るが、好ましくは濃度Ｎｅｐｉ２は、底部エピタキシャル層１１３２Ａの濃度より１５％乃至２５％低い濃度範囲にあるべきである。底部エピタキシャル層の厚さは、ブレークダウン時にツェナ電圧クランプ上に広がる空乏層をサポートするためだけに必要な厚さがあればよい
【０１１９】
図２０Ｅは、連続的な濃度勾配を有するエピタキシャル層１１５２Ａを示しており、これは図２０Ｆの濃度グラフに示すように、基板１１５１Ａの近傍で濃度が最大で、表面に向かって連続的に濃度が低下している。そのようなエピタキシャル層１１５２Ａは、一定濃度のエピタキシャル層より成長させるのがより難しく、その濃度プロフィールにおいて段階を示さない（これは再現性をコントロールするのが難しい）。
【０１２０】
連続的な濃度勾配を有するエピタキシャル層を合成する新規な方法は、ドーズ量とエネルギーを変えた複数回イオン注入１１７２Ａ、１１７３Ａ，及び１１７４Ａを用いることによるもので、図２０Ｇに構造の断面１１７０が、図２０Ｈに得られる濃度プロフィール１１７２Ｂ、１１７３Ｂ、及び１１７４Ｂが示されている。この構造は、一様な濃度の低濃度ドープされたエピタキシャル層Ｎｅｐｉ  １１７５Ａを、Ｎ＋基板１１７１Ａの上に成長させ、次いで深い高エネルギー注入１１７２Ａ（符号ＮＷ１）、浅い中エネルギー注入１１７３Ａ（符号ＮＷ２）、さらに低エネルギーの注入１１７４Ａ（符号ＮＷ３）を連続して行うことにより形成されている。最も低エネルギーの注入は表面に広げても、或いは表面下に注入して、エピタキシャル層１１７５Ａの部分を補償しないでおいてもよい。
【０１２１】
段階的または連続的な濃度勾配のエピタキシとツェナクランプされたＴＢＯＸトレンチゲート型デバイスを組み合せることの利点は、ＰＺツェナクランプの電圧クランプ能力を犠牲にすることなく、薄いゲート酸下層近傍のイオン化電流を更に最小化することができることにある。図２１Ａは、デバイス１１８０内部のトレンチゲートに対する階段状エピタキシャル層１１８２、１１８３の相対的深さを示す。上側エピタキシャル層１１８３は、埋め込まれたポリシリコンゲート１１８７の底部より深くなる（従ってゲート酸下層側壁１１８８の近傍のホットキャリアレベルが低くなる）ように選択された厚さｘｅｉ２を有する。さらに、上側エピタキシャル層１１８３ではなく第１のエピタキシャル層１１８２がクランプダイオードのブレークダウンを決定するように、ＰＺアノード領域１１８５の底部は第１のエピタキシャル層１１８２の上に重なっているべきである。
【０１２２】
一例として、１．７μｍのトレンチを有し、０．３μｍの厚さのＴＢＯＸ層を備えたトレンチ型ＭＯＳＦＥＴを考えてみる。そのようなデバイスでは、埋め込まれたポリシリコンゲート１１８５の底部が深さ１．４μｍにある。従って、第１と第２のエピタキシャル層の移行部は１．４μｍと１．８μｍの間にあるが、（デバイスの薄いゲート酸化層側壁１１８８から十分に離れた位置とするために）１．６μｍより深いのが好ましい。
【０１２３】
図２１Ｂは、図２１Ａのデバイス１１８０の切断面Ａ−Ａ’で切った、アクティブＭＯＳＦＥＴチャネルを通してのドーパントプロフィールを示す断面図である。このドーパントプロフィールでは、プロフィール１１８４Ｂを有する埋め込まれたＰＢボディ領域１１８４Ａが、上側エピタキシャル層１１８３より浅く、従って接合部深さ（ＰＢ）が上側エピタキシャル層１１８３Ａの深さＸｅｐｉ２より浅い。
【０１２４】
ＰＢボディ領域１１８４Ａがより高濃度にドープされた底部エピタキシャル層１１８２Ａ内に延在していないことから、（ゲート近傍における）エピタキシャルドレインでのイオン化率は、デバイスが一様にドープされたエピタキシャル層を用いて製造されている場合より低くなる。
【０１２５】
図２１Ｃは、デバイス１１８０の切断面Ｂ−Ｂ’に沿って切断した、ＰＺツェナクランプアノード１１８５Ａを通してのドーパントプロフィール１１８５Ｂ及び１１８１Ｂを示す断面図である。ドーピングプロフィール１１８５Ｂには、注入されたＰＺアノード領域１１８５Ａが上側エピタキシャル層１１８３Ａより深く、底部エピタキシャル層１１８２Ａより下まで延在していることが示されている。また、ＰＺ領域アノード１１８５Ａはエピタキシャル層の全厚さより浅いので、上側エピタキシャル層１１８３Ａの深さＸｅｐｉ２は、ツェナダイオード接合部の深さＸｊ（ＰＺ）より浅く、さらにＸｊ（ＰＺ）はエピタキシャル層の全厚さ（Ｘｅｐｉ１＋Ｘｅｐｉ２）より浅い。
【０１２６】
底部エピタキシャル層１１８２Ａの厚さＸｅｐｉ１は、デバイスの定格ブレークダウン電圧ＢＶＤＳＳを維持しなければならず、リーチスルーブレークダウン限界に達する直前に維持するのが理想である。リーチスルー限界は、ＰＺアノード１１８５ＡとＮ＋基板１１８１Ａの上側との間のエピタキシャル領域の厚さである正味のエピタキシャル厚さに左右される。ＰＺアノード領域１１８５Ａが底部エピタキシャル層１１８２Ａに重なっていることから、ツェナの正味のエピタキシャル厚さは、エピタキシャル層の全厚さ（Ｘｅｐｉ１＋Ｘｅｐｉ２）から、ＰＺアノード領域１１８５Ａの接合部深さＸｊ（ＰＺ）を差し引いた厚さである。従って、深さ及び厚さは次の式１を満たすのが好ましい。
【０１２７】
【数１】
2008505480.tif 000004
【０１２８】
ここで、上側エピタキシャル層１１８３Ａのドーピングが、底部層１１８２Ａのドーピングより低いと仮定すると、式１は、ボディ−エピタキシャル層接合部ブレークダウン電圧ＢＶｂｏｄｙは、ツェナブレークダウン電圧ＢＶＺより高くなければならないことを確認するものである。
【０１２９】
埋め込まれたポリシリコントレンチゲート１１８７の底部の深さをｘｐｏｌｙとし、さらにトレンチの底部の深さ（即ちＴＢＯＸ領域１１８６）をｘｔｒｅｎｃｈとすると、以下のことを決定することができる。即ち、ポリシリコンゲート１１８７は、ボディ１１８４Ａより深くなければならず、さらに好ましい実施形態では、より低濃度にドープされた上側エピタキシャル層１１８３Ａの厚さより浅い深さで、従って以下の式２を満たすものであるべきである。
【０１３０】
【数２】
2008505480.tif 000005
【０１３１】
トレンチポリゲート基準と上述の階段状エピタキシャル接合部のブレークダウン基準とを組み合せると、階段状のエピタキシャル層を備えるツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴを改善するための一般規則が、次の式３として得られる。
【０１３２】
【数３】
2008505480.tif 000006
【０１３３】
要するに、ボディはポリシリコンゲートより浅くなければならず、ポリシリコンゲートは、全エピタキシャル層の厚さより薄い低濃度にドープされたエピタキシャル層より浅い深さであるべきである。
【０１３４】
好ましい実施形態では、ＰＺツェナクランプ接合部の深さも、トレンチの底部より浅い深さであり、従って次の式４を満たす。
【０１３５】
【数４】
2008505480.tif 000007
【０１３６】
このような基準は、トレンチがゲートより実質的に深い、即ち厚い底部酸下層が存在する場合にのみ満たされ得る。
【０１３７】
上述の本発明によるデバイス及びそれらの製造において用いられるあらゆるプロセス（例えば図１５Ａ乃至図１５Ｅや図１６Ａ乃至図１６Ｂに示されたもの）は、Ｎチャネルデバイスを例にとっているが、ここに開示する方法はＰチャネルデバイスにも等しく適用できることに注意されたい。当業者は、リンやヒ素をホウ素に置き換え（或いは逆の置き換えを行って）、かつ異なるドーパントの種やイオン注入時の電荷質量比を許容できるように適宜注入エネルギーを調節して、Ｐチャネルデバイスを形成することができる。さらに、上述のプロセスの例示は、用いられるプロセスフローをここに開示されたものに限定しようとする趣旨ではない。多くの場合、得られる構造や電圧クランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの利点を基本的に変更することなく、処理シーケンスの順番を並べ変えることができる。
【図面の簡単な説明】
【０１３８】
【図１Ａ】従来型の、一様なゲート酸化層を備えた”フラットボトム”トレンチゲート型パワーＭＯＳＦＥＴの断面図。
【図１Ｂ】図１Ａに示すデバイスの等価回路図。
【図１Ｃ】ゲート付きダイオードの効果を示す図。
【図１Ｄ】図１Ａのデバイスのトレンチゲート接合部ブレークダウンと酸化層の厚さとの関係を示すグラフ。
【図１Ｅ】図１Ａのデバイスのトレンチゲート接合部ブレークダウンとゲートバイアスとの関係を示すグラフ。
【図２Ａ】既存の、一様なゲート酸化層を備えた深いボディシールド付きトレンチゲート型パワーＭＯＳＦＥＴの断面図。
【図２Ｂ】図２Ａのデバイスの模式図であって、ゲート付きダイオードのＪＦＥＴシールド効果を示す図。
【図２Ｃ】図２Ａのデバイスの断面図であって、空乏層拡大のシールド効果を示す図。
【図２Ｄ】図２Ａのデバイスの断面図であって、各セルの中央を通して流れるアバランシェ電流の流れを示す図。
【図２Ｅ】図２Ａのデバイスの断面図であって、エピタキシャルドレインにおける電流の「拡がり」を含むオン状態での電流の流れを示す図。
【図２Ｆ】図２Ａのデバイスの３つの動作領域におけるオン抵抗を、セル密度の関数として示すグラフ。
【図２Ｇ】各セルにクランプダイオードを備えたトレンチゲート型ＭＯＳＦＥＴの平面図。
【図３Ａ】従来の、一様なゲート酸化層を備えた”１／ｎ”（ｎ個のうちの１個が）ツェナクランプされたトレンチゲート型パワーＭＯＳＦＥＴの断面図。
【図３Ｂ】図３Ａのデバイスの等価回路図であって、ゲート付きダイオードのツェナクランプ効果を示す図。
【図３Ｃ】”１／１６”（１６個のうちの１個が）ツェナクランプされたトレンチゲート型ＭＯＳＦＥＴの平面図。
【図３Ｄ】図３Ａのデバイスの断面図であって、ツェナクランプ付きセルを通したアバランシェ電流の流れを示す図。
【図３Ｅ】図３Ａのデバイスのトレンチゲート接合部ブレークダウンと酸化層の厚さとの関係を示すグラフ。
【図３Ｆ】図３Ａのデバイスのトレンチゲート接合部ブレークダウンとエピタキシャルドーパント濃度との関係を示すグラフ。
【図４Ａ】既存の、厚い底部酸化層を備えたクランプされていないトレンチゲート型ＭＯＳＦＥＴの断面図。
【図４Ｂ】図４Ａのデバイスの等価回路図であって、ゲート付きダイオードを備えていない点を明示した図。
【図４Ｃ】アバランシェ電流の流れを示す、デバイスの断面図。
【図５Ａ】一様なゲート酸化層のトレンチデバイスにおいて衝撃イオン化によってどのように薄いゲート酸化層内にホットキャリアが注入されるかを示す、デバイスの断面図。
【図５Ｂ】ＴＢＯＸトレンチゲート型デバイスにおいて衝撃イオン化によってどのように薄いゲート酸化層内への注入はほとんど行わずに厚い酸化層にホットキャリアが注入されるかを示す、デバイスの断面図。
【図６Ａ】厚い底部酸化層を備えたクランプされていないバーチカルトレンチゲート型ＭＯＳＦＥＴにおける電流の流れを示す断面図。
【図６Ｂ】二重注入のメカニズムを説明するための、デバイスの断面上に重ね合わされた寄生バイポーラトランジスタの等価回路図。
【図６Ｃ】一体的な寄生バイポーラトランジスタ、ドレインダイオード、及び抵抗性エミッタ−ベース短絡を備えたトレンチ型ＭＯＳＦＥＴの等価回路図。
【図６Ｄ】寄生バイポーラで誘導されるスナップバックブレークダウンの電流−電圧特性を示す図。
【図６Ｅ】寄生バイポーラベース抵抗の起源を示す、トレンチ型ＭＯＳＦＥＴの切欠図。
【図６Ｆ】バンブー型ソース−ボディメサコンタクト設計を有するストライプ形状のトレンチ型ＭＯＳＦＥＴを示す切欠図。
【図７】一様なゲート酸化層を備えたトレンチ型ＭＯＳＦＥＴの断面図であって、浅いツェナダイオードでは薄いゲート酸化層における実質的な衝撃イオン化を防止できないことを示す図。
【図８】本発明の一実施形態による、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの断面図。
【図９Ａ】図８のデバイスの等価回路図であって、フィールドプレートのないドレインダイオード及びツェナクランプを示す図。
【図９Ｂ】図９Ａのツェナダイオード及びボディダイオードについてのブレークダウン電圧とエピタキシャルドーパント濃度との関係を示すグラフ。
【図９Ｃ】ツェナクランプがＴＢＯＸ領域に隣接したアバランシェを強制することを示す、デバイスの断面図。
【図１０Ａ】本発明の一実施形態による、浅いツェナクランプを備えたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの断面図。
【図１０Ｂ】深いツェナクランプを備えたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの断面図。
【図１０Ｃ】ブレークダウン電圧とＰＺツェナアノードの深さとの関係を示すグラフ。
【図１１】本発明の一実施形態による、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの切欠図。
【図１２Ａ】ツェナダイオードの形成のための連続注入を受けている薄い上部酸化層を備えたデバイスの断面図。
【図１２Ｂ】ツェナダイオードの形成のための窒化シリコンハードマスクを通した連続注入を受けているデバイスの断面図。
【図１２Ｃ】ＰＺアノードの連続注入による形成の結果の濃度プロフィールを示す図。
【図１２Ｄ】浅いＰ＋領域が重ね合わされた連続注入の結果の濃度プロフィールを示す図。
【図１２Ｅ】深いツェナ注入領域を備えた連続注入ボディの濃度プロフィールを示す図。
【図１３Ａ】ゲートバスを下層をなすＰＺ領域とともに示す、デバイスの断面図。
【図１３Ｂ】第２のポリシリコン被着の前に行われるツェナ注入の間のデバイスの断面図。
【図１３Ｃ】第２のポリシリコン被着、マスキング、及びエッチングの後のデバイスの断面図。
【図１４Ａ】トレンチの形成の後にドーパント導入が行われるプロセスの流れ図。
【図１４Ｂ】ドーパント導入の後にトレンチの形成が行われるプロセスの流れ図。
【図１５Ａ】本発明の一実施形態による、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの製造プロセスの間に形成される構造の断面図。
【図１５Ｂ】本発明の一実施形態による、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの製造プロセスの間に形成される構造の断面図。
【図１５Ｃ】本発明の一実施形態による、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの製造プロセスの間に形成される構造の断面図。
【図１５Ｄ】本発明の一実施形態による、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの製造プロセスの間に形成される構造の断面図。
【図１５Ｅ】本発明の一実施形態による、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの製造プロセスの間に形成される構造の断面図。
【図１６Ａ】ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの別のプロセスにおける、ドーピング領域でのマスクされた注入部形成を示す断面図。
【図１６Ｂ】ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの別のプロセスにおける、トレンチ形成、トレンチを充填、コンタクト形成及びメタリゼーションを示す断面図。
【図１７】複数のゲートに重なる余分な幅のツェナダイオードを備えた、ツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの断面図。
【図１８Ａ】本発明の一実施形態による、アクティブセルから分離されたツェナセルを有するＴＢＯＸトレンチゲート型ＭＯＳＦＥＴを示す図。
【図１８Ｂ】本発明の一実施形態による、アクティブセルの中央に狭い注入されたツェナ列を有するＴＢＯＸトレンチゲート型ＭＯＳＦＥＴを示す図。
【図１８Ｃ】本発明の一実施形態による、アクティブセルの中央に深い注入されたツェナを有するＴＢＯＸトレンチゲート型ＭＯＳＦＥＴを示す図。
【図１９Ａ】深い拡散ツェナダイオードの形成中の構造の断面図。
【図１９Ｂ】連続注入されたツェナダイオードの形成中の構造の断面図。
【図２０Ａ】一様なエピタキシャル層を備えた構造の断面図。
【図２０Ｂ】一様なエピタキシャル層を備えた構造のドーパントプロフィールを示す図。
【図２０Ｃ】階段状のエピタキシャル層を備えた構造の断面図。
【図２０Ｄ】階段上のエピタキシャル層を備えた構造のドーパントプロフィールを示す図。
【図２０Ｅ】連続的な濃度勾配を有するエピタキシャル層を備えた構造の断面図。
【図２０Ｆ】連続的な濃度勾配を有するエピタキシャル層を備えた構造のドーパントプロフィールを示す図。
【図２０Ｇ】連続注入部を有する一様なエピタキシャル層を備えた構造の断面図。
【図２０Ｈ】連続注入部を有する一様なエピタキシャル層を備えた構造のドーパントプロフィールを示す図。
【図２１Ａ】本発明の一実施形態による、ステップ型のエピタキシャルドレインを備えたツェナクランプされたＴＢＯＸトレンチゲート型ＭＯＳＦＥＴの断面図。
【図２１Ｂ】図２１ＡのＭＯＳＦＥＴの或る位置に沿ったドーパントプロフィールを示す図。
【図２１Ｃ】図２１ＡのＭＯＳＦＥＴの或る位置に沿ったドーパントプロフィールを示す図。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２０Ｆ】
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【図２０Ｇ】
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【図２０Ｈ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【国際調査報告】
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