(57)【要約】  集積回路構成部分を形成する方法が提供されている。第１のタイプの集積回路（ＩＣ）構成部分に対応したマスク特徴幾何学形状を有する第１のマスク特徴を含むフォトマスクが提供される。半導体ウェーハ上に第１のＩＣ構成部分を形成するために半導体ウェーハに第１のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスが行われる。半導体ウェーハ上の第１のＩＣ構成部分の少なくとも１つの電気特性が測定される。第１のＩＣ構成部分の少なくとも１つの電気特性を測定した結果に少なくとも基づき、第１のマスク特徴幾何学形状が物理的に修正される。
2008508724.tif 000002
【特許請求の範囲】
【請求項１】
集積回路構成部分を形成する方法であって、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含むフォトマスクを提供する工程と、
第１の半導体ウェーハ領域に第１のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に、前記第１のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスを行う工程と、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果に少なくとも基づき、前記第１のマスク特徴幾何学形状を物理的に修正する工程
とを含む方法。
【請求項２】
第２の半導体ウェーハ領域に第２のＩＣ構成部分を形成するために、第２の半導体ウェーハ領域に前記第１のマスク特徴の修正された第１のマスク特徴幾何学形状を転写するための第２のリソグラフィ・プロセスを行う工程と、
前記第２のＩＣ構成部分の前記少なくとも１つの電気特性を測定する工程と、
前記第２のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が不満足なものであれば、前記修正された第１のマスク特徴幾何学形状を物理的に修正する工程とをさらに含む請求項１に記載の方法。
【請求項３】
前記第２のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が満足できるものであれば、１つまたは複数の半導体ウェーハ領域に１つまたは複数のＩＣ構成部分を形成するために、前記１つまたは複数の追加の半導体ウェーハ領域に前記修正されたマスク特徴幾何学形状を転写するための１つまたは複数の追加のリソグラフィ・プロセスを行う工程をさらに含む請求項２に記載の方法。
【請求項４】
前記第１のＩＣ構成部分は抵抗器を含み、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は、前記抵抗器の抵抗を測定する工程を含む請求項１に記載の方法。
【請求項５】
前記第１のＩＣ構成部分はコンデンサを含む請求項１に記載の方法。
【請求項６】
前記第１のマスク特徴幾何学形状を物理的に修正する工程は、前記第１のマスク特徴の一部を物理的に除去する工程を含む請求項１に記載の方法。
【請求項７】
前記第１のマスク特徴の一部を物理的に除去する工程は、前記第１のマスク特徴中にノッチを形成する工程を含む請求項６に記載の方法。
【請求項８】
前記第１のマスク特徴の一部を物理的に除去する工程は、
前記第１のマスク特徴中にシャントを形成する工程と、
前記第１のマスク特徴の側面から前記シャントに延在するノッチを形成することによりシャントを開ける工程
とを含む請求項６に記載の方法。
【請求項９】
前記第１のマスク特徴幾何学形状を物理的に修正する工程は、前記第１のマスク特徴に対して拡張部を追加する工程を含む請求項１に記載の方法。
【請求項１０】
前記第１のマスク特徴に対して前記拡張部を追加する工程は、前記第１のマスク特徴の少なくとも１つの側面から延在する前記拡張部を形成するために材料を付着する工程を含む請求項９に記載の方法。
【請求項１１】
集積回路構成部分を形成する方法であって、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴および第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を有する第２のマスク特徴を含むフォトマスクを提供する工程と、
第１の半導体ウェーハ領域に第１のＩＣ構成部分および第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第１および第２のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスを行う工程と、
前記第１の半導体ウェーハ領域の前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１の半導体ウェーハ領域の前記第２のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの測定された電気特性を、前記第２のＩＣ構成部分の前記少なくとも１つの測定された電気特性と比較する工程と、
前記測定された電気特性の比較に基づき、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正するか否かを決定する工程
とを含む方法。
【請求項１２】
前記測定された電気特性の前記比較に基づき、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程をさらに含む請求項１１に記載の方法。
【請求項１３】
第２の半導体ウェーハ領域に第３のＩＣ構成部分および第４のＩＣ構成部分を形成するために、前記第２の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状を転写するための第２のリソグラフィ・プロセスを行う工程であって、前記第２のリソグラフィ・プロセスにおいて使用されるフォトマスクは前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つへの修正を含む工程と、
前記第２の半導体ウェーハ領域の前記第３のＩＣ構成部分および前記第４の集積ＩＣの少なくとも１つの少なくとも１つの電気特性を測定する工程と、
前記少なくとも１つの電気特性を測定した結果が不満足なものであれば、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程
とをさらに含む請求項１２に記載の方法。
【請求項１４】
前記少なくとも１つの電気特性を測定した結果が満足できるものであれば、１つまたは複数の追加の半導体ウェーハ領域に追加のＩＣ構成部分を形成するために、前記１つまたは複数の追加の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状を転写するための１つまたは複数の追加のリソグラフィ・プロセスを行う工程をさらに含む請求項１３に記載の方法。
【請求項１５】
前記第１のＩＣ構成部分および前記第２のＩＣ構成部分は抵抗器を含み、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記第１のＩＣ構成部分の抵抗を測定する工程を含み、
前記第２のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記第２のＩＣ構成部分の抵抗を測定する工程を含む請求項１１に記載の方法。
【請求項１６】
前記第１のＩＣ構成部分および前記第２のＩＣ構成部分はコンデンサを含む請求項１１に記載の方法。
【請求項１７】
前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程は、前記第１のマスク特徴の一部を物理的に除去する工程を含む請求項１２に記載の方法。
【請求項１８】
前記第１のマスク特徴の一部を物理的に除去する工程は、前記第１のマスク特徴内にノッチを形成する工程を含む請求項１７に記載の方法。
【請求項１９】
前記第１のマスク特徴の一部を物理的に除去する工程は、
前記第１のマスク特徴中にシャントを形成する工程と、
前記第１のマスク特徴の側面から前記シャントに延在するノッチを形成することによりシャントを開ける工程
とを含む請求項１７に記載の方法。
【請求項２０】
前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程は、前記第１のマスク特徴に対して拡張部を追加する工程を含む請求項１２に記載の方法。
【請求項２１】
前記第１のマスク特徴に対して前記拡張部を追加する工程は、前記第１のマスク特徴の少なくとも１つの側面から延在する前記拡張部を形成するために材料を付着する工程を含む請求項２０に記載の方法。
【請求項２２】
集積回路構成部分を形成する方法であって、
第１のタイプの集積回路（ＩＣ）構成部分に対応したマスク特徴幾何学形状を有するマスク特徴を含むフォトマスクを提供する工程と、
半導体ウェーハ領域上にＩＣ構成部分を形成するために、前記半導体ウェーハ領域に前記マスク特徴の前記マスク特徴幾何学形状を転写するためのリソグラフィ・プロセスを行う工程と、
前記ＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記１つまたは複数の測定の結果が満足できるものであるか否かを決定する工程と、
前記１つまたは複数の測定の結果が不満足なものであると決定されれば、前記マスク特徴幾何学形状を修正する工程と、
リソグラフィ・プロセスを行う工程、少なくとも１つの電気特性を測定する工程、結果が満足できるものであるか否かを決定する工程、および、前記１つまたは複数の測定の結果が満足できるものであると決定されるまで前記マスク特徴幾何学形状を修正する工程を繰り返す工程
とを含む方法。
【請求項２３】
集積回路構成部分を形成する方法であって、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含む第１のフォトマスクを提供する工程と、
第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を各々が有する１つまたは複数の第２のマスク特徴を含む第２のフォトマスクを提供する工程と、
第１の半導体ウェーハ領域に前記第１のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する第１のリソグラフィ・プロセスを行う工程と、
前記第１の半導体ウェーハ領域に１つまたは複数の第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第２のマスク特徴幾何学形状を転写するための前記第２のフォトマスクを使用する第２のリソグラフィ・プロセスを行う工程であって、前記１つまたは複数の第２のＩＣ構成部分の各々は前記第１のＩＣ構成部分に結合されている工程と、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果に少なくとも基づき、前記１つまたは複数の第２のマスク特徴の少なくとも１つの前記第２のマスク特徴幾何学形状を物理的に修正する工程
とを含む方法。
【請求項２４】
前記第１のリソグラフィ・プロセスを行う工程は、前記第１の半導体ウェーハ領域に第１の層内の前記第１のＩＣ構成部分を形成する工程を含み、かつ、
前記第２のリソグラフィ・プロセスを行う工程は、前記第１の半導体ウェーハ領域に第２の層内の前記１つまたは複数の第２のＩＣ構成部分を形成する工程を含み、前記第２の層は前記第１の層に隣接している請求項２３に記載の方法。
【請求項２５】
前記１つまたは複数の第２のマスク特徴は、第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を各々が有する１対の第２のマスク特徴を含み、
前記第１の半導体ウェーハ領域に１対の第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記１対の第２のマスク特徴の各々の前記第２のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する前記第２のリソグラフィ・プロセスを行う工程を含み、前記１対の第２のＩＣ構成部分の各々は、有効コンタクト点において前記第１のＩＣ構成部分に結合されており、かつ、
前記第２のマスク特徴幾何学形状を物理的に修正する工程は、前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を修正する工程を含む請求項２３に記載の方法。
【請求項２６】
前記第１の集積回路構成部分は抵抗器を含み、
前記１対の第２の集積回路構成部分は、前記抵抗器の抵抗が１対の相互接続部と前記抵抗器の間の有効コンタクト点間の距離に少なくとも部分的に依存するように前記抵抗器に結合された前記１対の相互接続部を含み、かつ、
前記第１の集積回路構成部分の少なくとも１つの電気特性を測定する工程は、前記抵抗器の抵抗を測定する工程を含む請求項２５に記載の方法。
【請求項２７】
前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を修正する工程は、前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を増大または短縮させるために、前記１対の第２のマスク特徴の少なくとも１つの一部を除去する工程を含む請求項２５に記載の方法。
【請求項２８】
前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を修正する工程は、前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を増大または短縮させるために、前記１対の第２のマスク特徴の少なくとも１つに拡張部を追加する工程を含む請求項２５に記載の方法。
【請求項２９】
前記第２のマスク特徴幾何学形状を物理的に修正する工程と、
第２の半導体ウェーハ領域に前記第１のＩＣ構成部分を形成するために、前記第２の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する第３のリソグラフィ・プロセスを行う工程と、
前記第２の半導体ウェーハ領域に１つまたは複数の第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第２のマスク特徴幾何学形状を転写するための前記第２のフォトマスクを使用する第４のリソグラフィ・プロセスを行う工程であって、前記１つまたは複数の第２のＩＣ構成部分の各々は前記第１のＩＣ構成部分に結合され、前記第４のリソグラフィ・プロセスに使用される前記第２のフォトマスクは前記第２のマスク特徴幾何学形状への修正を含む工程と、
前記第２の半導体ウェーハ領域の前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が不満足なものであれば、前記第２のマスク特徴幾何学形状を物理的に修正する工程
とをさらに含む請求項２３に記載の方法。
【請求項３０】
前記第２の半導体ウェーハ領域の前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が満足できるものであれば、１つまたは複数の追加の半導体ウェーハ領域に１つまたは複数の第２のＩＣを形成するために、前記１つまたは複数の半導体ウェーハ領域に前記第２のマスク特徴幾何学形状を転写するための１つまたは複数の追加のリソグラフィ・プロセスを行う工程をさらに含む請求項２９に記載の方法。
【請求項３１】
特定の半導体ウェーハ領域に形成された特定の集積回路構成部分を含む集積回路デバイスであって、前記特定の集積回路構成部分は、少なくとも、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含むフォトマスクを提供する工程と、
試験用半導体ウェーハ領域に試験用ＩＣ構成部分を形成するために、前記試験用半導体ウェーハ領域に、前記第１のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスを行う工程と、
前記試験用ＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記試験用ＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果に少なくとも基づき、前記第１のマスク特徴を物理的に修正する工程と、
第２の半導体ウェーハ領域に前記特定のＩＣ構成部分を形成するために、前記特定の半導体ウェーハ領域に前記修正された第１のマスク特徴幾何学形状を転写するための第２のリソグラフィ・プロセスを行う工程
とにより形成される集積回路デバイス。
【請求項３２】
前記試験用ＩＣ構成部分は抵抗器を含み、かつ、
前記試験用ＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記抵抗器の抵抗を測定する工程を含む請求項３１に記載の集積回路デバイス。
【請求項３３】
前記試験用ＩＣ構成部分はコンデンサを含む請求項３１に記載の集積回路デバイス。
【請求項３４】
特定の半導体ウェーハ領域に形成された特定の対の集積回路構成部分を含む集積回路デバイスであって、前記特定の対の集積回路構成部分は、少なくとも、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴および第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を有する第２のマスク特徴を含むフォトマスクを提供する工程と、
試験用半導体ウェーハ領域に試験用第１のＩＣ構成部分および試験用第２のＩＣ構成部分を形成するために、前記試験用半導体ウェーハ領域に前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスを行う工程と、
前記試験用第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記試験用第２のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記試験用第１のＩＣ構成部分の前記少なくとも１つの測定された電気特性を、前記試験用第２のＩＣ構成部分の前記少なくとも１つの測定された電気特性と比較する工程と、
前記測定された電気特性の比較に基づき、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程と、
前記特定の半導体ウェーハ領域に前記特定の対の集積回路構成部分を形成するために、前記特定の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状を転写するための第２のリソグラフィ・プロセスを行う工程であって、前記第２のリソグラフィ・プロセスにおいて使用されるフォトマスクは、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つに対する修正を含む工程
とにより形成される集積回路デバイス。
【請求項３５】
前記試験用第１のＩＣ構成部分および前記試験用第２のＩＣ構成部分は抵抗器を含み、
前記試験用第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記試験用第１のＩＣ構成部分の抵抗を測定する工程を含み、
前記試験用第２のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記試験用第２のＩＣ構成部分の抵抗を測定する工程を含む請求項３４に記載の集積回路デバイス。
【請求項３６】
集積回路デバイスであって、
半導体ウェーハ領域に形成された第１の集積回路（ＩＣ）構成部分と、
前記半導体ウェーハ領域に形成された１つまたは複数の第２のＩＣ構成部分であって、前記１つまたは複数の第２のＩＣ構成部分の各々は前記第１のＩＣ構成部分に結合されており、前記第１のＩＣ構成部分および前記１つまたは複数の第２のＩＣ構成部分は、少なくとも、
第１のタイプのＩＣ構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含む第１のフォトマスクを提供する工程と、
第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を各々が有する１つまたは複数の第２のマスク特徴を含む第２のフォトマスクを提供する工程と、
試験用半導体ウェーハ領域に試験用第１のＩＣ構成部分を形成するために、前記試験用半導体ウェーハ領域に前記第１のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する第１のリソグラフィ・プロセスを行う工程と、
前記試験用第１の半導体ウェーハ領域に１つまたは複数の試験用第２のＩＣ構成部分を形成するために、前記試験用半導体ウェーハ領域に前記１つまたは複数の第２のマスク特徴の各々の前記第２のマスク特徴幾何学形状を転写するための前記第２のフォトマスクを使用する第２のリソグラフィ・プロセスを行う工程であって、前記１つまたは複数の試験用第２のＩＣ構成部分は前記試験用第１のＩＣ構成部分に結合されている工程と、
前記試験用第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記試験用第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果に少なくとも基づき、前記１つまたは複数の第２のマスク特徴の少なくとも１つの前記第２のマスク特徴幾何学形状を物理的に修正する工程と、
前記半導体ウェーハ領域に前記第１のＩＣ構成部分を形成するために、前記半導体ウェーハ領域に前記第１のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する第３のリソグラフィ・プロセスを行う工程と、
前記半導体ウェーハ領域に前記１つまたは複数の第２のＩＣ構成部分を形成するために、前記半導体ウェーハ領域に前記１つまたは複数の第２のマスク特徴の各々の前記第２のマスク特徴幾何学形状を転写するための前記第２のフォトマスクを使用する第４のリソグラフィ・プロセスを行う工程であって、前記１つまたは複数の第２のＩＣ構成部分の各々は前記第１のＩＣ構成部分に結合され、前記第４のリソグラフィ・プロセスにおいて使用される前記第２のフォトマスクは、前記１つまたは複数の第２のマスク特徴の少なくとも１つの前記第２のマスク特徴幾何学形状に対する修正を含む工程とにより形成される第１のＩＣ構成部分および１つまたは複数の第２のＩＣ構成部分
とを含む集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路の製作に関し、より詳細には、精密な特性を有する集積回路構成部分を形成するためのシステムおよび方法に関する。
【背景技術】
【０００２】
集積回路デバイスは、例えば、様々なトランジスタ、抵抗器、および、コンデンサなどの様々な回路構成部分を典型的に含む。このような集積回路構成部分は、様々な付着およびリソグラフィの技術などの様々な集積回路製作技術を使用して、半導体ウェーハ（例えば、シリコン・ウェーハ）中に特定の幾何学形状を形成することにより生産され得る。いくつかの事例において、集積回路デバイスの２つ以上の電気構成部分は、集積回路デバイスが適切に動作するためにこれらの電気構成部分の１つまたは複数の特性が「マッチング」しなければならないように、互いに関連付けられている。例えば、デバイスが適切に、または、所望の通りに動作するために、集積回路デバイス内の特定の１対の抵抗器が等しい大きさの抵抗を提供することが必要となることがある。他の例として、デバイスが適切に、または、所望の通りに動作するために、集積回路デバイス内の特定の１対のコンデンサが等しい大きさの容量を提供することが必要となることがある。
【０００３】
「マッチングした」電気特性（ｍａｔｃｈｉｎｇ  ｅｌｅｃｔｒｉｃａｌ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を有するこのような構成部分（ｃｏｍｐｏｎｅｎｔ）を提供するために、半導体ウェーハ内に同一の幾何学形状（ｇｅｏｍｅｔｒｙ）を有する構成部分を形成するための試みが行われてきた。しかし、様々な要因が半導体ウェーハ内に形成された集積回路構成部分の幾何学形状に、例えば、集積回路構成部分の形成に使用されるフォトマスク内に形成された幾何学形状の欠陥、集積回路構成部分のリソグラフィ画像形成に伴う欠陥、リソグラフィ画像形成処理に使用されるレンズに伴う欠陥、および／または、リソグラフィ画像形成処理中の光の反射によって引き起こされる欠陥などの欠陥および食い違いをしばしば引き起こす。
【０００４】
マッチングすることが必要である１対の集積回路構成部分が実際にはマッチングしていないと決定されたなら、半導体ウェーハ上のその１対の構成部分の１つまたは両方の物理的幾何学形状は修正され得る。従来技術、例えば「タブ」（ｔａｂ）を使用することは、構成部分の関連する電気特性がマッチングしたと決定されるまでその構成部分の１つまたは両方にレーザ・アブレートすることができる。半導体ウェーハ上の構成部分のこのような処置はサイクル・タイムおよび労働力を追加することがあり、このことは効率を下げることがあり、かつ、そのため、集積回路デバイスを製作する費用を上昇させることがある。
【発明の要約】
【０００５】
本発明の教示によれば、精密な電気特性を有する集積回路構成部分をウェーハ上に形成することに伴う短所および問題は実質的に低減または排除される。一般に、フォトマスクは所望のフォトマスクを形成するために反復性の工程を使用して試験および修正され得る。例えば、フォトマスクは試験用構成部分を形成するためにリソグラフィ・プロセスにおいて使用され得、試験用構成部分の１つまたは複数の電気特性が試験され得、かつ、試験の結果が不満足であれば、フォトマスクは修正され、プロセスは、フォトマスクが所望の電気特性を有する試験用構成部分を作成するまで繰り返される。続いて、フォトマスクは任意の適した数のウェーハ上に構成部分を形成するために使用され得る。
【０００６】
一実施形態において、集積回路構成部分を形成するための方法が提供されている。第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状（ｍａｓｋ  ｆｅａｔｕｒｅ  ｇｅｏｍｅｔｒｙ）を有する第１のマスク特徴を含むフォトマスクが提供され得る。第１のリソグラフィ・プロセスは、半導体ウェーハ上に第１のＩＣ構成部分を形成するために、第１のマスク特徴幾何学形状を半導体ウェーハに転写するために行われ得る。第１のＩＣ構成部分の少なくとも１つの電気特性が測定され得る。第１のマスク特徴幾何学形状は、第１のＩＣ構成部分の少なくとも１つの電気特性を測定した結果に少なくとも基づき、物理的に修正され得る。
【０００７】
他の実施形態において、集積回路構成部分を形成する他の方法が提供されている。第１のタイプのＩＣ構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴および第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を有する第２のマスク特徴を含むフォトマスクが提供され得る。第１のリソグラフィ・プロセスは、第１の半導体ウェーハ領域に第１のＩＣ構成部分および第２のＩＣ構成部分を形成するために、第１の半導体ウェーハ領域に第１のマスク特徴幾何学形状および第２のマスク特徴幾何学形状を転写するために行われ得る。第１および第２のＩＣ構成部分の各々の少なくとも１つの電気特性が測定され得る。第１のＩＣ構成部分の少なくとも１つの測定された電気特性は、第２のＩＣ構成部分の少なくとも１つの測定された電気特性と比較され得る。測定された電気特性の比較に基づき、第１のマスク特徴幾何学形状および第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正するか否かに関して決定が行われ得る。
【０００８】
さらに他の実施形態において、集積回路構成部分を形成する他の方法が提供されている。第１のフォトマスクおよび第２のフォトマスクが提供され得る。第１のフォトマスクは、第１のタイプのＩＣ構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含み得、第２のフォトマスクは、各々が第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を有する１つまたは複数の第２のマスク特徴を含み得る。第１のフォトマスクを使用する第１のリソグラフィ・プロセスは、第１の半導体ウェーハ領域に第１のＩＣ構成部分を形成するために第１の半導体ウェーハ領域に第１のマスク特徴幾何学形状を転写するために行われ得る。第２のフォトマスクを使用する第２のリソグラフィ・プロセスは、第１の半導体ウェーハ領域に１つまたは複数の第２のＩＣ構成部分を形成するために第１の半導体ウェーハ領域に１つまたは複数の第２のマスク特徴の各々の第２のマスク特徴幾何学形状を転写するために行われ得、１つまたは複数の第２のＩＣ構成部分の各々は第１のＩＣ構成部分に結合されている。第１のＩＣ構成部分の少なくとも１つの電気特性が測定され得る。第１のＩＣ構成部分の少なくとも１つの電気特性を測定した結果に少なくとも基づき、第２のマスク特徴の少なくとも１つの第２のマスク特徴幾何学形状が物理的に修正され得る。
【０００９】
１つの長所は、クリティカル・パフォーマンス（ｃｒｉｔｉｃａｌ  ｐｅｒｆｏｒｍａｎｃｅ）の集積回路構成部分を形成するためのシステムおよび方法が提供され得ることである。いくつかの実施形態において、フォトマスクは、所望のフォトマスクを形成するための反復性の工程を使用して試験および修正され得、続いて、任意の適した数の半導体ウェーハ上に満足できる電気特性を有する集積回路構成部分を生成するために使用され得る。このような技術を使用して、半導体ウェーハ上に形成された集積回路構成部分に対する（例えば、トリミングまたはレーザ・アブレーションなどの）修正の量が、クリティカル・パフォーマンスの集積回路構成部分を生産するための従来技術と比較して削減または排除され得、このことが、これにより、サイクル・タイムを短縮し、スループットを増大させ、かつ／または、費用を削減する。
【００１０】
これらの技術的長所の全て、または、いくつかが、本発明の様々な実施形態に存在することも、あるいは、何らしないこともある。他の技術的長所は、以下の図面、説明、および、特許請求の範囲から当業者に直ちに明らかとなるだろう。
【００１１】
本実施形態およびその長所のより完全かつ徹底した理解は、同様の参照番号が同様の構造物を示す添付の図面とともに合わせて以下の説明を参照することにより獲得され得る。
【発明を実施するための最良の形態】
【００１２】
本発明の好ましい実施形態およびその長所は、同様の番号が同様かつ対応する部分を示すために使用されている図１から６を参照することにより最もよく理解される。
【００１３】
図１は本発明の特定の実施形態による例示的フォトマスク組立体１０の断面図である。フォトマスク組立体１０はフォトマスク１２上に搭載されたペリクル組立体１４を含み得る。基板１６およびパターン形成済み層１８は、例えば、円形、長方形、または、正方形を含むが、これらに限定されない様々なサイズおよび形状を有し得、普通ならマスクまたはレチクルとして知られているフォトマスク１２を形成し得る。フォトマスク１２は、半導体ウェーハ上に回路パターンの画像を投影するために使用され得る１回限りマスタ、５インチ・レチクル、６インチ・レチクル、９インチ・レチクル、または、他の任意の適切なサイズのレチクルを含むが、これらに限定されないいかなる様々なフォトマスク・タイプにもなされ得る。フォトマスク１２は、さらに、リソグラフィ・システムにおける使用に適した２値マスク、位相シフト・マスク（ＰＳＭ）（例えば、Ｌｅｖｅｎｓｏｎタイプ・マスクとしても知られている交番開口位相シフト・マスク）、光学プロキシミティ補正（ＯＰＣ）マスク、または、他の任意のタイプのマスクともされ得る。
【００１４】
フォトマスク１２は、リソグラフィ・システムにおいて電磁エネルギーに露出されると（明らかには示されていない）半導体ウェーハの表面上にパターンを投影し得る基板１６の頂部表面１７上に形成されたパターン形成済み層１８を含み得る。いくつかの実施形態において、基板１６は、約１０ナノメータ（１０ｎｍ）と約４５０ｎｍの間の波長を有する入射光の少なくとも７５％を透過する石英、合成石英、融解石英、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、または、他の任意の適した材料などの透明な材料とされ得る。他の実施形態において、基板１６は、約１０ｎｍと４５０ｎｍの間の波長を有する入射光の約５０％より多くを反射するシリコンまたは他の任意の適した材料などの反射性材料とされ得る。
【００１５】
いくつかの実施形態において、パターン形成済み層１８は、紫外（ＵＶ）領域、遠紫外（ＤＵＶ）領域、真空紫外（ＶＵＶ）領域、および、極紫外（ＥＵＶ）領域における波長を持つ電磁エネルギーを吸収するクロム、窒化クロム、金属オキシ・カルボ窒化物（例えば、ＭＯＣＮ、ここで、Ｍはクロム、コバルト、鉄、亜鉛、モリブデン、ニオブ、タンタル、チタン、タングステン、アルミニウム、マグネシウム、および、シリコンからなる群から選択される）、または、他の任意の適した材料などの金属材料とされ得る。他の実施形態において、パターン形成済み層１８は、ＵＶ、ＤＵＶ、ＶＵＶ、および、ＥＵＶの領域において約１％から約３０％の透過率を有する珪化モリブデン（ＭｏＳｉ）などの部分透過性材料とされ得る。
【００１６】
フレーム２０およびペリクル・フィルム２２はペリクル組立体１４を形成し得る。フレーム２０はアルマイトから形成され得るか、あるいは、リソグラフィ・システム内で電磁エネルギーに露出されても劣化またはガス発生を起こさないステンレス鋼、プラスチック、または、他の適した材料でも形成され得る。ペリクル・フィルム２２は、ＵＶ、ＤＵＶ、ＥＵＶおよび／または、ＶＵＶの領域における波長に対して透明であるＥ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙにより製造されたＴＥＦＬＯＮ（登録商標）ＡＦ、または、旭硝子株式会社により製造されたＣＹＴＯＰ（登録商標）などのニトロセルロース、セルロース・アセテート、非晶質フッ化ポリマー、あるいは、他の適したフィルムなどの材料から形成された薄いフィルム膜とされ得る。ペリクル・フィルム２２は、例えば、スピン成形などの従来技術により作成され得る。
【００１７】
ペリクル・フィルム２２は、汚染物質がフォトマスク１２から規定された距離だけ離れていることを確実にすることにより、例えば埃の粒子などの汚染物質からフォトマスク１２を保護し得る。このことは、リソグラフィ・システムにおいて特に重要となり得る。リソグラフィ・プロセス中に、フォトマスク組立体１０はリソグラフィ・システム内の放射性エネルギー源により生成された電磁エネルギーに露出され得る。電磁エネルギーは、例えば、水銀アーク・ランプのＩ線とＧ線のほぼ間の波長、あるいは、ＤＵＶ、ＶＵＶ、または、ＥＵＶ光などの様々な波長の光を含み得る。動作において、ペリクル・フィルム２２は、電磁エネルギーの大きな割合がこのフィルム２２を通過することを可能にするように設計され得る。ペリクル・フィルム２２上に収集された汚染物質は、処理されているウェーハの表面において焦点の外にある可能性が高く、したがって、ウェーハ上で露光された画像は鮮明である可能性が高い。本発明の教示によって形成されたペリクル・フィルム２２は全てのタイプの電磁エネルギーについて満足に使用され得、かつ、本出願において説明されている如くの光波に限定されない。
【００１８】
フォトマスク１２はいずれかの標準的なリソグラフィ・プロセスを使用してフォトマスク・ブランクから形成され得る。リソグラフィ・プロセス中に、パターン形成済み層１８に対するデータを含むマスク・パターン・ファイルがマスク・レイアウト・ファイルから生成され得る。一実施形態において、マスク・レイアウト・ファイルは集積回路に対するトランジスタ（または、他のＩＣ構成部分）および電気接続部を表す多角形を含み得る。マスク・レイアウト・ファイルの多角形は、集積回路が半導体ウェーハ上に製作された時の集積回路の異なる層をさらに表し得る。例えば、トランジスタは、拡散層およびポリシリコン層を使用して半導体ウェーハ上に形成され得る。したがって、マスク・レイアウト・ファイルは拡散層上に描かれた１つまたは複数の多角形およびポリシリコン層上に描かれた１つまたは複数の多角形を含み得る。各層に対する多角形は、集積回路の１つの層を表すマスク・パターン・ファイルに変換され得る。各マスク・パターン・ファイルは特定の層に対してフォトマスクを生成するために使用され得る。いくつかの実施形態において、マスク・パターン・ファイルは、フォトマスクが２つ以上の層から半導体ウェーハの表面上に特徴を画像形成するために使用され得るように、集積回路の２つ以上の層を含み得る。
【００１９】
所望のパターンは、レーザ、電子ビーム、または、Ｘ線のリソグラフィ・システムを使用してフォトマスク・ブランクのレジスト層中に画像形成され得る。一実施形態において、レーザ・リソグラフィ・システムは約３６４ｎｍの波長を有する光を放出するアルゴン・イオン・レーザを使用する。他の実施形態において、レーザ・リソグラフィ・システムは約１５０ｎｍから約３００ｎｍまでの波長の光を放出するレーザを使用する。フォトマスク１２は、パターンを作り出すためにレジスト層の露光された領域を現像およびエッチングすること、レジストにより覆われていないパターン形成済み層１８の部分をエッチングすること、および、基板１６を覆うパターン形成済み層１８を作り出すために未現像のレジストを除去することにより製作され得る。
【００２０】
パターン形成済み層１８は、半導体ウェーハ上に形成されるべき集積回路構成部分に対応した幾何学形状を有する１つまたは複数の構成部分を含み得る。リソグラフィ・プロセス中に、そのような構成部分の幾何学形状は、対応した集積回路構成部分を形成するために、半導体ウェーハの表面上に転写され得る。そのような集積回路構成部分は、例えば、抵抗器、トランジスタ、コンデンサ、相互接続部、導通孔、および、金属配線を含み得るが、これらに限定されない。
【００２１】
いくつかの実施形態において、パターン形成済み層１８は、ＩＣ構成部分の１つまたは複数の電気特性および／または特性に関する精度および／または確度が、そのような構成部分が形成されるＩＣの適切な、または、所望の動作に重要または決定的となり得るＩＣ構成部分に対応した１つまたは複数の特徴３０（図２を参照）を含み得る。そのようなＩＣ構成部分はクリティカル・パフォーマンスＩＣ構成部分３２（図２を参照）と呼ばれ得る。いくつかの実施形態において、クリティカル・パフォーマンスＩＣ構成部分３２は、１つまたは複数のマッチングしている電気特性を有する少なくとも２つのＩＣ構成部分を含み得る。他の実施形態において、クリティカル・パフォーマンスＩＣ構成部分３２は、ＩＣの適切な、または、所望の動作に重要となり得る何らかの適したマッチングした特性を有する２つ以上のＩＣ構成部分を含み得る。
【００２２】
ＩＣ構成部分の電気特性がＩＣ構成部分の（形状および寸法を含めて）物理的な幾何学形状に少なくとも部分的には依存し得るため、クリティカル・パフォーマンスＩＣ構成部分３２の幾何学形状は、ＩＣの適切な、または、所望の動作に必要な電気特性を提供するために、重要または決定的とされ得る。上記に検討したように、クリティカル・パフォーマンスＩＣ構成部分３２は互いにマッチングする１つまたは複数の電気特性を有し得る。そのため、このようなＩＣ構成部分の幾何学形状は、クリティカル・パフォーマンスＩＣ構成部分３２に対して、互いにマッチングするか、または、他の方法で、マッチングした電気特性を提供するかのいずれかであることが重要となり得る。
【００２３】
上記に検討したように、クリティカル・パフォーマンスＩＣ構成部分３２は、同構成部分３２の１つまたは複数の電気特性および／または特性に関する精度および／または確変が、クリティカル・パフォーマンスＩＣ構成部分３２を含むＩＣの適切な、または、所望の動作に重要または決定的となるいずれかのＩＣ構成部分（複数も可）を含み得る。いくつかの実施形態において、クリティカル・パフォーマンスＩＣ構成部分３２は、各抵抗器が、抵抗器が含まれているＩＣの適切な、または、所望の動作を可能とするために、実質的に同一の大きさの抵抗を提供するように関係付けられた１対（または、それ以上の）抵抗器を含み得る。他の実施形態において、クリティカル・パフォーマンスＩＣ構成部分３２は、各コンデンサが、ＩＣの適切な、または、所望の動作を可能とするために、実質的に同一の大きさの容量を提供するように関係付けられた１対（または、それ以上の）コンデンサを含み得る。他の実施形態において、クリティカル・パフォーマンスＩＣ構成部分３２は、各インダクタが、ＩＣの適切な、または、所望の動作を可能とするために、実質的に同一の大きさのインダクタンスを提供するように関係付けられた１対（または、それ以上の）インダクタを含み得る。
【００２４】
他の実施形態において、クリティカル・パフォーマンスＩＣ構成部分３２は、確変の特定の程度内で特定の所定の測定値に実質的にマッチングしている１つまたは複数の電気特性を有する１つまたは複数のＩＣ構成部分を含み得る。例えば、クリティカル・パフォーマンスＩＣ構成部分３２は、約＋／−２オームの許容誤差範囲内で約３５４オームの抵抗を提供する抵抗器を含み得る。
【００２５】
本明細書において検討されたＩＣ構成部分は例に過ぎず、クリティカル・パフォーマンスＩＣ構成部分３２は他の任意のタイプのＩＣ構成部分を含み得ることを理解されたい。
【００２６】
図２は本発明の実施形態によるクリティカル・パフォーマンスＩＣ構成部分３２の形成に使用されるリソグラフィ・プロセスを示す立体部分図である。フォトマスク１２上のパターン形成済み層１８は、半導体ウェーハ４０上に形成されるべき少なくとも１対のクリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂにそれぞれ対応した幾何学形状を有する少なくとも１対の特定の特徴３０ａおよび３０ｂを（図示されていない他の特徴の中に）含み得る。特徴３０ａおよび３０ｂを含むパターン形成済み層１８は、図１に関して上記に説明されたように、または、フォトマスク１２のパターン形成済み層１８を形成するための何らかの他の適した技術を使用して形成され得る。
【００２７】
半導体ウェーハ４０は、様々なＩＣ構成部分を含む１つまたは複数の集積回路を各々が含む複数の、チップとも呼ばれ得るダイを含み得る。いくつかの実施形態において、半導体ウェーハ４０は、半導体デバイスおよび集積回路の製造に適した単結晶の半導体材料の薄い円形のスライスを含み得る。クリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂは、半導体ウェーハ４０上に形成される集積回路４２の一部を形成し得る。
【００２８】
図２に示されたように、１つまたは複数のフォトリソグラフィおよび／または他の製作工程は、クリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂを含む集積回路４２（または、集積回路４２の少なくとも一部）を形成するために、半導体ウェーハ４０の第１の領域上に、特徴３０ａおよび３０ｂを含むパターン形成済み層１８により形成された画像を転写するために、矢印４４により示されているように、実行され得る。クリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂが形成された後、集積回路構成部分３２ａおよび／または３２ｂの１つまたは複数の電気特性が、例えば、集積回路４２内のクリティカル・パフォーマンスＩＣ構成部分３２ａおよび／または３２ｂ、あるいは、他のどこかの上の特定の点におけるプローブまたは他の測定デバイスを接続することにより測定され得る。測定の結果は、クリティカル・パフォーマンスＩＣ構成部分３２ａおよび／または３２ｂの１つまたは複数の電気特性が満足できるものであるか否かを決定するために使用され得る。一実施形態において、クリティカル・パフォーマンスＩＣ構成部分３２ａおよび／または３２ｂの電気特性は、測定された電気特性が確変または精度の所定のレベルに従った所定の値にマッチングすれば、満足できるものとされ得る。
【００２９】
クリティカル・パフォーマンスＩＣ構成部分３２ａおよび／または３２ｂの測定された電気特性の１つまたは複数が満足できるものでなければ、パターン形成済み層１８内の特徴３０ａおよび３０ｂの１つまたは両方の幾何学形状は、物理的に修正され得る。例えば、このような修正は、図３Ａ〜３Ｃを参照して以下により詳細に検討されるように、材料の何らかの適した除去および追加を含み得る。いくつかの実施形態において、特徴３０ａおよび／または３０ｂに対して行われるべき（修正のタイプおよび／または量を含む）特定の物理的修正は、電気特性の測定の結果に基づき決定され得る。
【００３０】
特徴３０ａおよび３０ｂの１つまたは両方に修正が一旦行われれば、図２に示されたフォトリソグラフィおよび／または他の製作工程は、クリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂを含む集積回路４２（または、少なくとも集積回路４２の一部）を形成するために、半導体ウェーハ４０の第２の領域上に、または、他の半導体ウェーハ上に、特徴３０ａおよび３０ｂを含むパターン形成済み層１８により形成された画像を転写するために反復され得る。この１対のクリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂは、好ましくは、半導体ウェーハ４０の第１の領域内に形成された対とは異なるものである。
【００３１】
クリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂの第２の対が形成された後、各構成部分の１つまたは複数の電気特性は、再び、測定され、かつ、満足できるものであるか、不満足なものであるか決定され得る。測定された電気特性が不満足なものであれば、パターン形成済み層１８内の特徴３０ａおよび３０ｂの１つまたは両方の幾何学形状は、再び、物理的に修正され得る。特徴３０ａおよび／または３０ｂを修正する工程、クリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂを形成する工程、および、クリティカル・パフォーマンスＩＣ構成部分３２ａおよび／または３２ｂを試験する工程は、測定された電気特性が満足できるものである少なくとも１対のクリティカル・パフォーマンスＩＣ構成部分３２ａおよび３２ｂが形成されるまで、反復する形で繰り返され得る。
【００３２】
図３Ａ〜３Ｃは、本発明の特定の実施形態によるフォトマスク１２のパターン形成済み層１８における（例えば、上記に検討された特徴３０ａおよび／または３０ｂなどの）特徴３０の幾何学形状を修正する例示的な方法を示す特徴３０の上面図である。
【００３３】
図３Ａは、特徴３０の体積または他の寸法を低減するために、特徴３０を形成する材料の一部を除去することにより特徴３０内に形成され得る例示的ノッチ５０ａ、５０ｂ、５０ｃ、および、５０ｄを含む様々なノッチ５０を示している。一実施形態において、１つまたは複数のノッチ５０は、例えばレーザ・トリミング技術または特定のエッチング工程を使用するなどして、特徴３０から材料を除去するための何らかの適した技術を使用して特徴３０内に形成され得る。
【００３４】
ノッチ５０ｄに関して示されたように、各ノッチ５０は、長さ「Ｌ」および幅「Ｗ」により規定され得る。いくつかの実施形態において、長さＬおよび幅Ｗは、特徴３０に伴う電気特性の測定値に基づき決定され得る。一実施形態において、特徴３０は半導体ウェーハ４０上に抵抗器を作り出すために使用され得、ノッチ５０は半導体ウェーハ４０上に形成された対応するクリティカル・パフォーマンス構成部分３２に対して抵抗を変化させ得る。例えば、特徴３０内に（特定の長さＬおよび幅Ｗを有する）ノッチ５０ａを形成することは、結果として得られる抵抗器の抵抗を約１％だけ低下させ得、特徴３０内に（特定の長さＬおよび幅Ｗを有する）ノッチ５０ｂを形成することは、結果として得られる抵抗器の抵抗を約２％だけ低下させ得、特徴３０内に（特定の長さＬおよび幅Ｗを有する）ノッチ５０ｃを形成することは、結果として得られる抵抗器の抵抗を約３％だけ低下させ得、かつ、特徴３０内に（特定の長さＬおよび幅Ｗを有する）ノッチ５０ｄを形成することは、結果として得られる抵抗器の抵抗を約４％だけ低下させ得る。したがって、特定の寸法ＬおよびＷを有するノッチ５０は、特徴３０に伴う電気特性の測定値に基づき形成され得る。
【００３５】
図３Ｂは、特徴３０を形成する材料の一部を除去することにより特徴３０内に形成され得る例示的シャント（ｓｈｕｎｔ）５２ａ、５２ｂ、５２ｃ、および５２ｄを含む様々なシャント５２を示している。一実施形態において、１つまたは複数のシャント５２は、例えばレーザ・トリミング技術または特定のエッチング工程を使用するなどして、特徴３０から材料を除去するための何らかの適した技術を使用して特徴３０内に形成され得る。
【００３６】
シャント５２ａに関して示されたように、各シャント５２は、長さ「Ｌｓ」および幅「Ｗｓ」により規定され得る。各シャント５２は特徴３０の側面５４から距離「Ｗｎ」に示されている幾分かの距離において形成され得る。シャント５２は、特徴３０の側面５４からシャント５２に延在するノッチ５６を形成するために特徴３０から材料を除去することにより開けられ得る。したがって、シャント５２はノッチ５６に対して所定の幅Ｗｎを提供するために使用され得る。例えば、シャント５２ａは特徴３０の側面５４からシャント５２ａに延在するノッチ５６ａを形成することにより開けられ得る。ノッチ５６ａのサイズは、図３Ｂに示されたように幅Ｗｎおよび長さＬｎにより規定され得る。
【００３７】
いくつかの実施形態において、シャント５２の長さＬｓおよび／または幅Ｗｓ、特徴３０の側面５４からシャント５２への距離Ｗｎ、および／または、５６の長さＬｎの１つまたは複数は、特徴３０に伴う１つまたは複数の電気特性の測定値に基づき決定され得る。一実施形態において、特徴３０は半導体ウェーハ４０上に抵抗器を作り出すために使用され得、１つまたは複数のシャント５２は半導体ウェーハ４０上に形成された対応するクリティカル・パフォーマンス構成部分３２に対して抵抗を変化させ得る。例えば、特徴３０内に（特徴３０の側面５４から第１の特定の距離Ｗｎにおいて形成された）シャント５０ａを形成し、かつ、開けることは、結果として得られる抵抗器の抵抗を約４％だけ低減し得、特徴３０内に（特徴３０の側面５４から第２の特定の距離Ｗｎにおいて形成された）シャント５０ｂを形成し、かつ、開けることは、結果として得られる抵抗器の抵抗を約３％だけ低減し得、特徴３０内に（特徴３０の側面５４から第３の特定の距離Ｗｎにおいて形成された）シャント５０ｃを形成し、かつ、開けることは、結果として得られる抵抗器の抵抗を約２％だけ低減し得、かつ、特徴３０内に（特徴３０の側面５４から第４の特定の距離Ｗｎにおいて形成された）シャント５０ｄを形成し、かつ、開けることは、結果として得られる抵抗器の抵抗を約１％だけ低減し得る。
【００３８】
いくつかの実施形態において、１つまたは複数のシャント５２は特徴３０内に事前形成され得る。特徴３０に伴う１つまたは複数の電気特性の測定値に基づき、事前形成されたシャント５２の１つまたは複数は、１つまたは複数の電気特性に所望の変化をもたらすために開けられるように選択され得る。例えば、４つのシャント５２ａ〜５２ｄを有する特徴３０を使用して形成された抵抗器の抵抗は、図３Ｂに示されたように、測定され得、その測定値から、抵抗が約３％だけ低減されることが決定され得る。シャント５２ｂを開けることが結果として得られる抵抗器の抵抗を約３％だけ低減すると知られていると仮定すると、シャント５２ｂはノッチ５６ｂを形成することにより開けられるように選択され得る。
【００３９】
図３Ｃは、特徴３０の体積または他の寸法を増大させるために特徴３０に隣接して材料を追加することにより、特徴３０上に形成され得る例示的拡張部５８ａ、５８ｂ、５８ｃ、および、５８ｄを含む様々な拡張部５８を示している。１つまたは複数の拡張部５８は、例えば様々な付着技術を使用するなどして、フォトマスク１２のパターン形成済み層１８内に形成されたいずれの特徴にも材料を追加するための何らかの適した技術を使用して、特徴３０に追加され得る。拡張部５８は特徴３０と同じ材料で形成されても、されなくてもよい。
【００４０】
例示的拡張部５８ｃに関して示されたように、各拡張部５８は長さ「Ｌ」および幅「Ｗ」により規定され得る。いくつかの実施形態において、長さＬおよび幅Ｗは、特徴３０に伴う１つまたは複数の電気特性の測定値に基づき決定され得る。一実施形態において、特徴３０は半導体ウェーハ４０上に抵抗器を作り出すために使用され得、拡張部５８は半導体ウェーハ４０上に形成された対応するクリティカル・パフォーマンス構成部分３２に対して抵抗を変化させ得る。例えば、特徴３０内に（特定の長さＬおよび幅Ｗを有する）拡張部５８ａを形成することは、結果として得られる抵抗器の抵抗を約１％だけ上昇させ得、特徴３０内に（特定の長さＬおよび幅Ｗを有する）拡張部５８ｂを形成することは、結果として得られる抵抗器の抵抗を約２％だけ上昇させ得、特徴３０内に（特定の長さＬおよび幅Ｗを有する）拡張部５８ｃを形成することは、結果として得られる抵抗器の抵抗を約３％だけ上昇させ得、かつ、特徴３０内に（特定の長さＬおよび幅Ｗを有する）拡張部５８ｄを形成することは、結果として得られる抵抗器の抵抗を約４％だけ上昇させ得る。したがって、特定の寸法ＬおよびＷを有する拡張部５８は、特徴３０に伴う電気特性の測定値に基づき形成され得る。
【００４１】
図４は、本発明の実施形態による半導体ウェーハ４０内にクリティカル・パフォーマンスＩＣ構成部分３２を形成するための反復的方法のフロー・チャートを示している。
【００４２】
工程１００において、フォトマスク１２は、半導体ウェーハ４０内に形成されるべき１つまたは複数のクリティカル・パフォーマンスＩＣ構成部分３２に対応した１つまたは複数の特徴３０を含むパターン形成済み層１８を有して形成され得る。フォトマスク１２は、例えば本明細書において検討された技術を含む何らかの適した技術を使用して形成され得る。
【００４３】
工程１０２において、１つまたは複数のフォトリソグラフィおよび／または他の製作工程は、１つまたは複数のクリティカル・パフォーマンスＩＣ構成部分３２を含む集積回路の少なくとも一部を形成するために、ウェーハ４０上に、特徴３０の幾何学形状を含むパターン形成済み層１８により形成された画像を転写するために実行され得る。
【００４４】
工程１０４において、１つまたは複数のクリティカル・パフォーマンスＩＣ構成部分３２の１つまたは複数の電気特性は、例えば、集積回路内のクリティカル・パフォーマンスＩＣ構成部分３２または他のどこかの上の特定の点におけるプローブまたは他の測定デバイスを接続することによるなどして測定され得る。例えば、１つまたは複数のクリティカル・パフォーマンス集積回路構成部分３２が１対の抵抗器を含む場合、各抵抗器の抵抗が測定され得る。
【００４５】
工程１０６において、工程１０４において収集された測定値は、確変または精度の何らかの所定のレベルに従うなどで、クリティカル・パフォーマンスＩＣ構成部分３２の１つまたは複数の電気特性が満足できるものであるか否かを決定するために使用され得る。
【００４６】
クリティカル・パフォーマンスＩＣ構成部分３２の電気特性（複数も可）が満足できるものであると決定されれば、フォトマスク１２は、工程１０８に示されたように、いかなる数の半導体ウェーハ上にも、クリティカル・パフォーマンスＩＣ構成部分３２を含む任意の数の集積回路の製作に対しても使用され得る。
【００４７】
代わりに、クリティカル・パフォーマンスＩＣ構成部分３２の電気特性の１つまたは複数が不満足なものであると決定されれば、フォトマスク１２のパターン形成済み層１８内の特徴３０の少なくとも１つの幾何学形状が、工程１１０において示されたように、物理的に修正されることが決定され得る。このような修正は、図３Ａ〜３Ｃを参照して上記に検討されたものなど、特徴３０の少なくとも１つからの材料の任意の適した除去または追加を含み得る。いくつかの実施形態において、行われるべき特定の物理的修正は（そのような修正のタイプおよび／または量を含めて）、１つまたは複数の電気特性の測定の結果に基づき決定され得る。
【００４８】
工程１１０においてフォトマスク１２に修正が一旦行われれば、他の半導体ウェーハ（または、同じ半導体ウェーハの異なった領域上）に、新しいセットのクリティカル・パフォーマンスＩＣ構成部分３２を形成するために、方法は工程１０２に戻り得る。次いで、この新しいセットのクリティカル・パフォーマンスＩＣ構成部分３２の電気特性は工程１０４において測定され得、工程１０６において満足できるものか不満足なものかを決定され得、かつ、まだ不満足なものであると決定されれば、工程１０８において再び修正され得る。この反復性工程は、測定された電気特性が満足できるものであると工程１０６において決定される１つのセットのクリティカル・パフォーマンスＩＣ構成部分３２が形成されるまで継続し得る。したがって、フォトマスク１２のパターン形成済み層１８内の特徴３０は、満足できる電気特性を有するクリティカル・パフォーマンスＩＣ構成部分３２を生成するように同構造物３０が動作可能となるまで、いかなる回数でも修正され得る。
【００４９】
上記に検討した反復性工程によるフォトマスク１２のパターン形成済み層１８を修正することにより、結果として得られるフォトマスク１２は、満足できる電気特性を有するクリティカル・パフォーマンスＩＣ構成部分３２を多数の半導体ウェーハ上に形成するために使用され得る。したがって、製作されたウェーハ上のクリティカル・パフォーマンスＩＣ構成部分３２に対する（例えば、トリミングまたはレーザ・アブレーションなどの）修正の量は、クリティカル・パフォーマンス集積回路構成部分を生産するための従来技術と比較して削減または排除され得る。この結果、製作工程の効率が高められ得る。
【００５０】
図５は、本発明の実施形態による半導体ウェーハ内に形成された集積回路の一部を示す立体図である。特に、図５に示された集積回路の一部は、第１の層１５４内に形成された第１の対の相互接続部または導通孔１５０および１５２、第２の層１５８内に形成された抵抗器１５６、ならびに、第３の層１６４内に形成された第２の対の相互接続部または導通孔１６０および１６２を含み得る。相互接続部１５０、１５２、１６０、および、１６２の各々は抵抗器１５６に物理的に結合され得る。構成部分のこの配置は抵抗器１５６および１対の相互接続部を含む様々な潜在的回路を提供し得、このような対の相互接続部は、例えば、（１）相互接続部１５０および１５２、（２）相互接続部１５０および１６２、（３）相互接続部１６０および１６２、および／または、（４）相互接続部１６０および１５２を潜在的に含む。例示の目的のみのために、以下の検討は、抵抗器１５６および相互接続部１５０および１５２を含む潜在的回路に焦点を合わせている。
【００５１】
当技術分野ではよく知られているように、集積回路内の抵抗器の抵抗は、抵抗器に結合されているコンタクト間の有効距離に部分的に依存する。したがって、この例において、抵抗器１５６の抵抗は、図５で長さＲＬとして示されている相互接続部１５０と１５２の間の有効距離に部分的に依存する。相互接続部１５０と１５２の間の有効距離ＲＬは、相互接続部１５０と抵抗器１５６の間の有効コンタクト点と、相互接続部１５２と抵抗器１５６の間の有効コンタクト点との間の距離に基づき規定され得る。相互接続部１５０と１５２の間の有効距離ＲＬを変更することにより、抵抗器１５６の抵抗は変更され得る。
【００５２】
図６を参照して以下に検討されるように、相互接続部１５０および１５２を形成するために使用されるフォトマスクは、抵抗器１５６から所望の抵抗を生成する有効距離ＲＬにより分離されている相互接続部１５０および１５２を作成する所望のフォトマスクを形成するために、反復性工程を使用して試験および修正され得る。次いで、フォトマスクは任意の適した数のウェーハ上にも相互接続部１５０および１５２を形成するために使用され得、このことは、したがって、製作されたウェーハ上の相互接続部１５０および１５２に対する（例えば、トリミングまたはレーザ・アブレーションなどの）修正の量を削減または排除し得、このことが、これにより、サイクル・タイムを短縮し、スループットを増大させ、および／または、費用を削減する。
【００５３】
図６は、本発明の実施形態による相互接続部１５０および１５２（図５を参照）を形成するために使用される１対のマスク特徴１７０および１７２を含むパターン形成済み層１８を有するフォトマスク１２の一部の上面図である。１つまたは複数のフォトリソグラフィおよび／または他の製作工程は、相互接続部１５０および１５２を形成するために、半導体ウェーハ上に、マスク特徴１７０および１７２の幾何学形状を含むパターン形成済み層１８により形成された画像を転写するために実行され得る。相互接続部１５０および１５２の形成に先立って形成され得る抵抗器１５６ならびに相互接続部１６０および１６２を形成するための１つまたは複数の他のフォトリソグラフィおよび／または他の製作工程において、１つまたは複数の他のフォトマスク１２が使用され得ることを理解されたい。
【００５４】
抵抗器１５６ならびに相互接続部１５０および１５２が形成された後のある時点において、抵抗器１５６の抵抗（および／または、１つまたは複数の他の電気特性）が、回路内の相互接続部１５０および１５２または他のどこかにおけるプローブまたは他の測定デバイスを接続することによるなどして測定され得る。このような測定の結果に基づき、確変または精度の一定の所定のレベルに従うなどで、抵抗器１５６の測定された抵抗が満足できるものであるか否かが決定され得る。
【００５５】
抵抗器１５６の測定された抵抗が満足できるものであれば、フォトマスク１２は、いかなる数の半導体ウェーハ上のいかなる数の集積回路内にも相互接続部１５０および１５２の製作に対しても使用され得る。代わりに、抵抗器１５６の測定された抵抗が不満足なものであれば、相互接続部１５０と１５２の間の有効距離ＲＬは、抵抗器１５６の抵抗を変更するために変更されることが決定され得る。後続のウェーハ上に形成された相互接続部１５０と１５２の間の有効距離ＲＬを変更するために、マスク特徴１７０および１７２の少なくとも１つの幾何学形状が、図６で長さＣＬとして示されているマスク特徴１７０と１７２の間の有効距離を調整するために修正され得る。
【００５６】
マスク特徴１７０および／または１７２の幾何学形状のこのような修正は、マスク特徴１７０および／または１７２に対する材料の任意の適した除去および／または追加を含み得る。例えば、いくつかの実施形態において、例えば、図３Ａ〜３Ｃを参照して上述されたものなどのように、マスク特徴１７０および／または１７２の内部にノッチが、または、これに隣接して拡張部が形成され得る。例示的修正は図６に示されている。例えば、マスク特徴１７０に関して、部分１８０として示されているマスク特徴１７２に対面しているマスク特徴１７０の一部は、マスク特徴１７０と１７２の間の有効距離ＣＬを増加させるために除去され得る。代わりに、拡張部が、マスク特徴１７０と１７２の間の有効距離ＣＬを増加させるために、拡張部１８２として示され、マスク特徴１７２から最も遠いマスク特徴１７０の側面に隣接して形成され得る。他の実施例として、マスク特徴１７２に関して、部分１８４として示されているマスク特徴１７０から最も遠いマスク特徴１７２の一部は、マスク特徴１７０と１７２の間の有効距離ＣＬを短縮させるために除去され得る。代わりに、拡張部が、マスク特徴１７０と１７２の間の有効距離ＣＬを短縮させるために、拡張部１８６として示され、マスク特徴１７０に対面するマスク特徴１７０の側面に隣接して形成され得る。材料のこのような除去および／または追加の任意の適した組合せも、所望されるように、マスク特徴１７０と１７２の間の有効距離ＣＬを修正するために採用され得る。いくつかの実施形態において、マスク特徴１７０および１７２の１つまたは両方に対して行われる特定の物理的修正は（このような修正のタイプおよび／または量を含めて）、抵抗器１５６の測定された抵抗の結果に基づき決定され得る。
【００５７】
上記に検討したように、マスク特徴１７０および／または１７２に修正が一旦行われれば、１つまたは複数のフォトリソグラフィおよび／または他の製作工程は、ウェーハ上に、新しいセットの相互接続部１５０および１５２を形成するために、他の半導体ウェーハ上（または、同じウェーハの異なった領域上）に、マスク特徴１７０および１７２の修正された幾何学形状を含むパターン形成済み層１８により形成された画像を転写するために、再び行われ得る。再び、相互接続部１５０および１５２の形成に先立って形成され得る抵抗器１５６ならびに相互接続部１６０および１６２を形成するための１つまたは複数の他のフォトリソグラフィおよび／または他の製作工程において、１つまたは複数の他のフォトマスク１２が使用され得る。
【００５８】
抵抗器１５６ならびに第２の対の相互接続部１６０および１６２が新しいウェーハ（または、同じウェーハの新しい部分）上に形成された後、抵抗器１５６の抵抗は、再び、測定され得、かつ、満足できるものであるか不満足なものであるかを決定され得る。抵抗器１５６の抵抗がまだ不満足なものであれば、フォトマスク１２のマスク特徴１７０および１７２の１つまたは両方の幾何学形状は、再び、マスク特徴１７０と１７２の間の有効距離ＣＬを変更し、したがって、相互接続部１６０と１６２の間の有効距離ＲＬを変更し、かつ、抵抗器１５６の抵抗を変更するために、物理的に修正され得る。マスク特徴１７０および／または１７２を修正し、試験用抵抗器１５６ならびに相互接続部１６０および１６２を形成し、かつ、試験用抵抗器１５６を試験するこの工程は、満足できる抵抗を有する抵抗器が形成されるまで反復する形で繰り返され得る。
【００５９】
本発明が、その特定の好ましい実施形態に関して説明されたが、当業者には様々な変更および修正が提案され得、かつ、冒頭の特許請求の範囲内に該当するそのような変更および修正を本発明が包含していることが意図されている。
【図面の簡単な説明】
【００６０】
【図１】本発明の特定の実施形態による例示的フォトマスク組立体の断面図である。
【図２】本発明の実施形態によるクリティカル・パフォーマンスの集積回路構成部分を形成するために使用されるリソグラフィ・プロセスを示す立体部分図である。
【図３Ａ】本発明の特定の実施形態による構成部分の幾何学形状を修正するための例示的方法を示すフォトマスクのパターン形成済み層に形成された構成部分の上面図である。
【図３Ｂ】本発明の特定の実施形態による構成部分の幾何学形状を修正するための例示的方法を示すフォトマスクのパターン形成済み層に形成された構成部分の上面図である。
【図３Ｃ】本発明の特定の実施形態による構成部分の幾何学形状を修正するための例示的方法を示すフォトマスクのパターン形成済み層に形成された構成部分の上面図である。
【図４】本発明の実施形態による半導体ウェーハ内にクリティカル・パフォーマンスの集積回路構成部分を形成するための反復的方法のフロー・チャートである。
【図５】本発明の実施形態による半導体ウェーハ内に形成された集積回路の一部を示す立体図である。
【図６】本発明の実施形態による抵抗器に対する１対の相互接続部を形成するために使用される、１対のマスク特徴を含むパターン形成済み層を有するフォトマスクの一部の上面図である。
【図１】
2008508724.tif 000003
【図２】
2008508724.tif 000004
【図３Ａ】
2008508724.tif 000005
【図３Ｂ】
2008508724.tif 000006
【図３Ｃ】
2008508724.tif 000007
【図４】
2008508724.tif 000008
【図５】
2008508724.tif 000009
【図６】
2008508724.tif 000010
【手続補正書】
【提出日】平成19年1月29日(2007.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路構成部分を形成する方法であって、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含むフォトマスクを提供する工程と、
第１の半導体ウェーハ領域に第１のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に、前記第１のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスを行う工程と、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果に少なくとも基づき、前記第１のマスク特徴幾何学形状を物理的に修正する工程
とを含む方法。
【請求項２】
第２の半導体ウェーハ領域に第２のＩＣ構成部分を形成するために、第２の半導体ウェーハ領域に前記第１のマスク特徴の修正された第１のマスク特徴幾何学形状を転写するための第２のリソグラフィ・プロセスを行う工程と、
前記第２のＩＣ構成部分の前記少なくとも１つの電気特性を測定する工程と、
前記第２のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が不満足なものであれば、前記修正された第１のマスク特徴幾何学形状を物理的に修正する工程と、
前記第２のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が満足できるものであれば、１つまたは複数の半導体ウェーハ領域に少なくとも１つのＩＣ構成部分を形成するために少なくとも１つの追加の半導体ウェーハ領域に前記修正されたマスク特徴幾何学形状を転写するための少なくとも１つの追加のリソグラフィ・プロセスを行う工程
とをさらに含む請求項１に記載の方法。
【請求項３】
削除
【請求項４】
前記第１のＩＣ構成部分は抵抗器またはコンデンサを含み、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は、前記抵抗器の抵抗を測定する工程または前記コンデンサの容量を測定する工程を含む請求項１に記載の方法。
【請求項５】
削除
【請求項６】
前記第１のマスク特徴幾何学形状を物理的に修正する工程は、前記第１のマスク特徴の一部を物理的に除去する工程を含む請求項１に記載の方法。
【請求項７】
前記第１のマスク特徴の一部を物理的に除去する工程は、前記第１のマスク特徴中にノッチを形成する工程を含む請求項６に記載の方法。
【請求項８】
前記第１のマスク特徴の一部を物理的に除去する工程は、
前記第１のマスク特徴中にシャントを形成する工程と、
前記第１のマスク特徴の側面から前記シャントに延在するノッチを形成することによりシャントを開ける工程
とを含む請求項６に記載の方法。
【請求項９】
前記第１のマスク特徴幾何学形状を物理的に修正する工程は、前記第１のマスク特徴の少なくとも１つの側面から延在している拡張部を形成するために材料を付着することにより、前記第１のマスク特徴に対して前記拡張部を追加する工程を含む請求項１に記載の方法。
【請求項１０】
削除
【請求項１１】
集積回路構成部分を形成する方法であって、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴および第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を有する第２のマスク特徴を含むフォトマスクを提供する工程と、
第１の半導体ウェーハ領域に第１のＩＣ構成部分および第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第１および第２のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスを行う工程と、
前記第１の半導体ウェーハ領域の前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１の半導体ウェーハ領域の前記第２のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの測定された電気特性を、前記第２のＩＣ構成部分の前記少なくとも１つの測定された電気特性と比較する工程と、
前記測定された電気特性の比較に基づき、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正するか否かを決定する工程
とを含む方法。
【請求項１２】
前記測定された電気特性の前記比較に基づき、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程をさらに含む請求項１１に記載の方法。
【請求項１３】
第２の半導体ウェーハ領域に第３のＩＣ構成部分および第４のＩＣ構成部分を形成するために、前記第２の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状を転写するための第２のリソグラフィ・プロセスを行う工程であって、前記第２のリソグラフィ・プロセスにおいて使用されるフォトマスクは前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つへの修正を含む工程と、
前記第２の半導体ウェーハ領域の前記第３のＩＣ構成部分および前記第４の集積ＩＣの少なくとも１つの少なくとも１つの電気特性を測定する工程と、
前記少なくとも１つの電気特性を測定した結果が不満足なものであれば、前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程と、
前記少なくとも１つの電気特性を測定した結果が満足できるものであれば、少なくとも１つの追加の半導体ウェーハ領域に追加のＩＣ構成部分を形成するために前記少なくとも１つの追加の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状を転写するための少なくとも１つの追加のリソグラフィ・プロセスを行う工程
とをさらに含む請求項１２に記載の方法。
【請求項１４】
削除
【請求項１５】
前記第１のＩＣ構成部分および前記第２のＩＣ構成部分は抵抗器またはキャパシタを含み、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記第１のＩＣ構成部分の抵抗または容量を測定する工程を含み、
前記第２のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記第２のＩＣ構成部分の抵抗または容量を測定する工程を含む請求項１１に記載の方法。
【請求項１６】
削除
【請求項１７】
前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程は、前記第１のマスク特徴の一部を物理的に除去する工程を含む請求項１２に記載の方法。
【請求項１８】
前記第１のマスク特徴の一部を物理的に除去する工程は、前記第１のマスク特徴内にノッチを形成する工程を含む請求項１７に記載の方法。
【請求項１９】
前記第１のマスク特徴の一部を物理的に除去する工程は、
前記第１のマスク特徴中にシャントを形成する工程と、
前記第１のマスク特徴の側面から前記シャントに延在するノッチを形成することによりシャントを開ける工程
とを含む請求項１７に記載の方法。
【請求項２０】
前記第１のマスク特徴幾何学形状および前記第２のマスク特徴幾何学形状の少なくとも１つを物理的に修正する工程は、前記第１のマスク特徴の少なくとも１つの側から延びる延長部を形成するために材料を付着することによって前記第１のマスク特徴に対して拡張部を追加する工程を含む請求項１２に記載の方法。
【請求項２１】
削除
【請求項２２】
削除
【請求項２３】
集積回路構成部分を形成する方法であって、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含む第１のフォトマスクを提供する工程と、
第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を各々が有する１つまたは複数の第２のマスク特徴を含む第２のフォトマスクを提供する工程と、
第１の半導体ウェーハ領域に前記第１のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する第１のリソグラフィ・プロセスを行う工程と、
前記第１の半導体ウェーハ領域に１つまたは複数の第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第２のマスク特徴幾何学形状を転写するための前記第２のフォトマスクを使用する第２のリソグラフィ・プロセスを行う工程であって、前記１つまたは複数の第２のＩＣ構成部分の各々は前記第１のＩＣ構成部分に結合されている工程と、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果に少なくとも基づき、前記１つまたは複数の第２のマスク特徴の少なくとも１つの前記第２のマスク特徴幾何学形状を物理的に修正する工程
とを含む方法。
【請求項２４】
前記第１のリソグラフィ・プロセスを行う工程は、前記第１の半導体ウェーハ領域に第１の層内の前記第１のＩＣ構成部分を形成する工程を含み、かつ、
前記第２のリソグラフィ・プロセスを行う工程は、前記第１の半導体ウェーハ領域に第２の層内の前記１つまたは複数の第２のＩＣ構成部分を形成する工程を含み、前記第２の層は前記第１の層に隣接している請求項２３に記載の方法。
【請求項２５】
前記１つまたは複数の第２のマスク特徴は、第２のタイプのＩＣ構成部分に対応した第２のマスク特徴幾何学形状を各々が有する１対の第２のマスク特徴を含み、
前記第１の半導体ウェーハ領域に１対の第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記１対の第２のマスク特徴の各々の前記第２のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する前記第２のリソグラフィ・プロセスを行う工程を含み、前記１対の第２のＩＣ構成部分の各々は、有効コンタクト点において前記第１のＩＣ構成部分に結合されており、かつ、
前記第２のマスク特徴幾何学形状を物理的に修正する工程は、前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を修正する工程を含む請求項２３に記載の方法。
【請求項２６】
前記第１のＩＣ構成部分は抵抗器を含み、
前記１対の第２のＩＣ構成部分は、前記抵抗器の抵抗が１対の相互接続部と前記抵抗器の間の有効コンタクト点間の距離に少なくとも部分的に依存するように前記抵抗器に結合された前記１対の相互接続部を含み、かつ、
前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程は、前記抵抗器の抵抗を測定する工程を含む請求項２５に記載の方法。
【請求項２７】
前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を修正する工程は、前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を増大または短縮させるために、前記１対の第２のマスク特徴の少なくとも１つの一部を除去する工程を含む請求項２５に記載の方法。
【請求項２８】
前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を修正する工程は、前記１対の第２のマスク特徴と前記第１のＩＣ構成部分の間の有効コンタクト点間の距離を増大または短縮させるために、前記１対の第２のマスク特徴の少なくとも１つに拡張部を追加する工程を含む請求項２５に記載の方法。
【請求項２９】
前記第２のマスク特徴幾何学形状を物理的に修正する工程と、
第２の半導体ウェーハ領域に前記第１のＩＣ構成部分を形成するために、前記第２の半導体ウェーハ領域に前記第１のマスク特徴幾何学形状を転写するための前記第１のフォトマスクを使用する第３のリソグラフィ・プロセスを行う工程と、
前記第２の半導体ウェーハ領域に１つまたは複数の第２のＩＣ構成部分を形成するために、前記第１の半導体ウェーハ領域に前記第２のマスク特徴幾何学形状を転写するための前記第２のフォトマスクを使用する第４のリソグラフィ・プロセスを行う工程であって、前記１つまたは複数の第２のＩＣ構成部分の各々は前記第１のＩＣ構成部分に結合され、前記第４のリソグラフィ・プロセスに使用される前記第２のフォトマスクは前記第２のマスク特徴幾何学形状への修正を含む工程と、
前記第２の半導体ウェーハ領域の前記第１のＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が不満足なものであれば、前記第２のマスク特徴幾何学形状を物理的に修正する工程と、
前記第２の半導体ウェーハ領域の前記第１のＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果が満足できるものであれば、前記１つまたは複数の半導体ウェーハ領域に１つまたは複数の第２のＩＣを形成するために１つまたは複数の追加の半導体ウェーハ領域に前記第２のマスク特徴幾何学形状を転写するための１つまたは複数の追加のリソグラフィ・プロセスを行う工程
とをさらに含む請求項２３に記載の方法。
【請求項３０】
削除
【請求項３１】
特定の半導体ウェーハ領域に形成された特定の集積回路構成部分を含む集積回路デバイスであって、前記特定の集積回路構成部分は、少なくとも、
第１のタイプの集積回路（ＩＣ）構成部分に対応した第１のマスク特徴幾何学形状を有する第１のマスク特徴を含むフォトマスクを提供する工程と、
試験用半導体ウェーハ領域に試験用ＩＣ構成部分を形成するために、前記試験用半導体ウェーハ領域に、前記第１のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスを行う工程と、
前記試験用ＩＣ構成部分の少なくとも１つの電気特性を測定する工程と、
前記試験用ＩＣ構成部分の前記少なくとも１つの電気特性を測定した結果に少なくとも基づき、前記第１のマスク特徴を物理的に修正する工程と、
第２の半導体ウェーハ領域に前記特定のＩＣ構成部分を形成するために、前記特定の半導体ウェーハ領域に前記修正された第１のマスク特徴幾何学形状を転写するための第２のリソグラフィ・プロセスを行う工程
とにより形成される集積回路デバイス。
【請求項３２】
前記試験用ＩＣ構成部分は抵抗器またはキャパシタを含み、かつ、
前記試験用ＩＣ構成部分の少なくとも１つの電気特性を測定する工程は前記抵抗器の抵抗またはキャパシタの容量を測定する工程を含む請求項３１に記載の集積回路デバイス。
【請求項３３】
削除
【請求項３４】
削除
【請求項３５】
削除
【請求項３６】
削除
【国際調査報告】
2008508724.tif 000011