(57)【要約】  Ｔ字型ゲート（１０）を有する電界効果トランジスタにおいて、ゲートはネック部（１６）と該ネック部から張り出したＴバー部（１８）とを有し、ネック部（１６）は複数の相隔てられたピラー（２０）を有する。ネック部を複数の相隔てられたピラーから形成することにより、ゲートとチャネルとの接触面積すなわち“実効ゲート幅”が狭くされる一方で、Ｔバー部（１８）がピラー（２０）を橋渡しすることによりゲートを通じての電気的な連続性を確保している。これにより入力ゲート容量が低減され、向上されたデバイス性能を備えたＦＥＴがもたらされる。
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【特許請求の範囲】
【請求項１】
Ｔ字型ゲートを有する電界効果トランジスタであって、前記ゲートはネック部と該ネック部から張り出したＴバー部を有し、前記ネック部は複数の相隔てられたピラーを有する、電界効果トランジスタ。
【請求項２】
ソースとドレインとの間に配置されたチャネルを含む半導体基体を更に有し、前記ゲートに供給されるゲート電圧が、前記ソースと前記ドレインとの間で前記チャネルを通って流れる電流を制御する働きをする、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ソースと前記ドレインとは横方向に相隔てられ、前記複数の相隔てられたピラーは、前記チャネルの上方に一列に配置された複数のピラーを有し、且つ該列は前記ソースと前記ドレインとを横方向に相隔てた方向に実質的に垂直である、請求項２に記載の電界効果トランジスタ。
【請求項４】
各ピラーは付随の空乏領域を前記チャネル内に有し、該領域は隣接するピラーに付随する空乏領域と重なり合う、請求項２又は３に記載の電界効果トランジスタ。
【請求項５】
ゲート長が１１０ｎｍ未満である、請求項１乃至４の何れかに記載の電界効果トランジスタ。
【請求項６】
各ピラーの幅が５０ｎｍから１００ｎｍまでの範囲内である、請求項１乃至５の何れかに記載の電界効果トランジスタ。
【請求項７】
隣接し合うピラー間の間隔が３０ｎｍから１５０ｎｍまでの範囲内である、請求項１乃至６の何れかに記載の電界効果トランジスタ。
【請求項８】
前記相隔てられたピラーの各々が、実質的に円形の水平断面を有する、請求項１乃至７の何れかに記載の電界効果トランジスタ。
【請求項９】
前記相隔てられたピラーの各々が、実質的に長方形の水平断面を有する、請求項１乃至８の何れかに記載の電界効果トランジスタ。
【請求項１０】
前記相隔てられたピラーの各々が、実質的に楕円形の水平断面を有する、請求項１乃至９の何れかに記載の電界効果トランジスタ。
【請求項１１】
請求項１乃至１０の何れかに記載の電界効果トランジスタを有する集積回路チップ。
【請求項１２】
電界効果トランジスタのＴ字型ゲートを製造する方法であって、前記ゲートはネック部と該ネック部から張り出したＴバー部を有し、前記ネック部は複数の相隔てられたピラーを有し、当該方法が：
（ｉ）半導体ウェハ上にマスク層を堆積する工程；
（ｉｉ）前記マスク層に複数の相隔てられた開口を形成する工程；
（ｉｉｉ）前記マスク層及び前記開口を覆うように導電層を堆積する工程；及び
（ｉｖ）Ｔ字型ゲートを形成するために前記導電層をパターニングする工程；
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタ（ＦＥＴ）に関し、具体的には、他を排除するわけではないが、Ｔ字型ゲートを有するＦＥＴに関する。
【背景技術】
【０００２】
ＦＥＴは、ソースとドレインとの間でチャネルを通って流れる電流がゲート電極によって制御される半導体デバイスである。このようなデバイスの動的性能すなわち速度は、例えばゲート長などの、ゲートの寸法に直接的に依存する。ゲート長が短いほど性能は優れる。しかしながら、低いゲート抵抗を維持することもまた望まれる。なぜなら、ゲート抵抗の如何なる増加もデバイス性能に幾つかの面で悪影響を及ぼすからである。
【０００３】
ＦＥＴが小さいゲート長と低いゲート抵抗とを有することへの要求により、Ｔ字型ゲートの開発が行われるに至っている。特許文献１はＴ字型ゲート構造の一例を開示している。また、図１及び２を参照するに、Ｔ字型ゲート１０は半導体ウェハ１１内の導電チャネル１０の上方に位置している。ゲートに電圧の形態で印加されるゲート信号は、ソース及びドレイン１２、１４間のチャネルを流れる電流を調節するように機能する。Ｔ字型ゲート１０は、直立部すなわち“ネック”部１６と“Ｔバー”部１８とを有し、これらは一体化された導電性ゲート構造を形成している。ネック部１６はゲート長Ｌｇ及びゲート幅Ｗを定め、一方、Ｔバー部１８は低い抵抗を確保するゲート導電率のバルクをもたらしている。
【０００４】
今日のエレクトロニクス市場における超高速デバイスへの要望は、より短いゲート長を有するＦＥＴと、より小型の集積回路部品とを提供するために、製造業者に課題を提示している。このことは、特に、（ミリ波及びそれ以上に至る）非常に高い周波数で動作するＦＥＴに基づくモノリシック型マイクロ波回路（ＭＭＩＣ）に当てはまる。このようなＦＥＴには、例えば、ＭＥＳＦＥＴ、ＨＥＭＴ、ＰＨＥＭＴ及びＭＨＥＭＴが含まれる。１００ｎｍ未満のゲート長が望まれる。
【０００５】
所与のゲート長、及び所与の材料構造においての、Ｔ字型ゲートＦＥＴの高周波性能の主な制約は、その入力ゲート容量にある。
【特許文献１】米国特許出願公開第２００４／００１６９７２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、入力ゲート容量の低減されたＴ字型ゲートＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に従って提供されるＴ字型ゲートを有する電界効果トランジスタにおいては、ゲートはネック部と該ネック部から張り出したＴバー部とを有し、ネック部は複数の相隔てられたピラーを有する。本出願の発明者によって、入力ゲート容量はゲート幅に正比例することが認識されている。ネック部を複数の相隔てられたピラーから形成することにより、ゲートとチャネルとの接触面積、すなわち“実効ゲート幅”が狭くされる一方で、Ｔバー部がピラーを橋渡しすることによりゲートを通じての電気的な連続性を確保している。これにより入力ゲート容量が低減され、向上されたデバイス性能を備えたＦＥＴがもたらされる。
【０００８】
好ましい一実施形態において、当該ＦＥＴはソースとドレインとの間に配置されたチャネルを含む半導体基体を更に有し、ゲートに供給されるゲート電圧が、ソースとドレインとの間でチャネルを通って流れる電流を制御する働きをする。ソースとドレインとは横方向に相隔てられ、複数の相隔てられたピラーは、ソースとドレインとを横方向に相隔てた方向に実質的に垂直に、チャネルの上方に一列に配置された複数のピラーを有する。各ピラーは付随の空乏領域をチャネル内に有し、該領域は隣接するピラーに付随する空乏領域と重なり合う。この重なりは、ピラーの寸法及び間隔の適当な選択によって実現されることが可能であり、有利には、ゲート電圧によるドレイン電流の優れた制御とトランジスタのピンチオフとを可能にする。
【０００９】
以降の説明のため、用語“長さ”は、ソース電極及びドレイン電極（及び導電チャネル）の横方向の分離に実質的に平行であり且つ半導体ウェハの面に平行である方向で測定される寸法を呼ぶこととする。用語“幅”は、ソース電極及びドレイン電極の横方向の分離に実質的に垂直であり且つ半導体ウェハの面に平行である方向で測定される寸法を呼ぶこととする。
【００１０】
ゲートの長さは好ましくは１１０ｎｍ未満であり、より典型的には８０ｎｍ未満である。このような短いゲート長は、高速性を有するデバイス、及びより少ないウェハ面積のみを占有するデバイスをもたらす。
【００１１】
Ｔ字型ゲートのネック部を形成するピラーは、例えば、正方形、長方形、円形又は楕円形の形状をした水平断面を有する。各ピラーの底面での幅は好ましくは５０ｎｍから１００ｎｍまでの範囲内であり、典型的には７０ｎｍから８０ｎｍである。隣接し合うピラー間の底面での間隔は好ましくは３０ｎｍから１５０ｎｍまでの範囲内である。デバイスの動的及び静的性能の面での改善は、隣接するピラー間の間隔とピラー幅との比に比例する。故に、ＦＥＴの性能を向上させるために、隣接ピラー間の間隔は拡げられるべきであり、且つ／或いはピラー底面の幅は短縮されるべきである。しかしながら、認識されるように、ＨＥＭＴデバイスにおいては、実用的な最大ピラー間隔はデバイスの供給層のドーピングレベルによって決定され、また、実現可能な最小ピラー幅はパターニングプロセスの能力によって制約される。
【００１２】
また、本発明に従って提供される、電界効果トランジスタのＴ字型ゲートを製造する方法は、半導体ウェハ上にマスク層を堆積する工程、マスク層に複数の相隔てられた開口すなわち空洞を形成する工程、マスク層及び開口を覆うように導電層を堆積する工程、及びＴ字型ゲートを形成するために前記導電層をパターニングする工程を有する。
【発明を実施するための最良の形態】
【００１３】
単に例示として添付の図面を参照しながら本発明について説明する。認識されるように、図は概略にすぎず、縮尺通りに描かれていない。特に、層又は領域の厚さなど、ある特定の寸法が誇張される一方で、他の寸法は縮小される場合がある。同一の参照符号は図面を通して同一又は同様の部分を指し示すために使用されている。
【００１４】
図３は、例えばＩＩＩ−Ｖ族材料などから成る半導体ウェハ１１上の、本発明に従ったＴ字型ゲート１０を有する電界効果トランジスタを示している。チャネル領域（図示せず）は、ウェハ上で横方向に間隔を設けられたソース１２とドレイン１４との間の半導体ウェハ内に位置している。ゲート１０は８個の相隔てられたピラー２０を有するネック部を具備している。認識されるように、簡単のため８個のピラーのみが図示されており、典型的なデバイスは何百といったピラーを有してもよい。ピラーはチャネルの上方に一列に配置されており、その列の方向はソースとドレインとを横方向に相隔てた方向に実質的に垂直である。
【００１５】
各ピラー２０は実質的に円形の水平断面を有するとともに、例えばチタニウム／プラチナ／金の積層体から形成されているが、代わりに他の如何なる好適材料が用いられてもよい。代わりの金属積層体には、チタニウム／パラジウム／金、プラチナ／チタニウム／金、及びタングステン／金がある。ゲートはまた、ネック部に覆い被さったＴバー部１８を具備している。Ｔバー１８はチタニウム／プラチナ／金の積層体から形成されており、ピラー２０の頂部に接触することによって相隔てられたピラー２０を電気的に接続している。
【００１６】
Ｔ字型ゲートには動作中、電圧の形態の電気的なゲート信号が供給される。ゲート信号はソース及びドレイン１２、１４間でチャネルを通って流れる電流を調節する働きをする。ソースとドレインとの間隔に対する、図３のＴ字型ゲートの長さＬｇは、図１の既知の構造のＬｇと有意に異ならないことが見て取れる。しかしながら、Ｔ字型ゲートのネック部を多数の導電性ピラーから形成したことにより、ゲートのネック部と半導体ウェハ１１との接触面積は有意に削減されている。これは、有利なことに、ゲートとチャネルとの接触により発生し且つデバイス性能を低速化させることで知られる寄生容量を低減する。
【００１７】
各ピラーは半導体チャネル内に位置する付随の空乏領域を有する。例えばＨＥＭＴデバイスにおいては、供給層のドーピングレベル及び／又はピラー幅Ｗｐを調整することによって、個々の空乏領域の各々が要求に応じて制御される。図４は単純なＴ字型ゲート構造を示しており、簡単のため２つの相隔てられたピラー２０のみを示している。点線は各ピラーの下の付随する空乏領域２２を示している。図４ａにおいては空乏領域は分離されており、デバイス電流のピンチオフを許していない。一方、図４ｂは好ましい配置を示しており、隣接し合うピラー２２の空乏領域が重なり合うように、ピラー間の間隔Ｗｐｐが小さくされている。重なり２２ａはゲート電圧によるドレイン電流の優れた制御を可能にし、それにより、トランジスタの“ピンチオフ”が可能になる。
【００１８】
本発明に従ったＦＥＴのＴ字型ゲートの製造について、例として図５ａ乃至５ｅを参照しながら説明する。図５ａ乃至５ｅは製造の様々な段階におけるウェハの様子を示している。ウェハ上の様々な絶縁性部品及び導電性部品の少なくとも一部の形成に、既知の堆積、リソグラフィパターン形成、エッチング及びドーピング技術が用いられてもよい。具体的には、Ｔ字型ゲート構造を形成するために電子ビーム又は光学フォトリソグラフィが用いられ得る。Ｅ．Ｙ．Ｃｈａｎｇ等による文献（「深紫外リソグラフィを用いたサブミクロンＴ字状ゲートＨＥＭＴ製造法（Ｓｕｂｍｉｃｒｏｎ  Ｔ−Ｓｈａｐｅｄ  Ｇａｔｅ  ＨＥＭＴ  Ｆａｂｒｉｃａｔｉｏｎ  Ｕｓｉｎｇ  Ｄｅｅｐ−ＵＶ  Ｌｉｔｈｏｇｒａｐｈｙ）」ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、１５巻、８号、１９９４年８月、ｐ．２７７−２７９）に、ＨＥＭＴデバイスにＴ字型ゲートを形成する上記の技術が記載されている。
【００１９】
例えば、エピタキシャル層、特にＨＥＭＴデバイスのＴ字型ゲートの下に位置するバリア層（図示せず）の成長、ソース及びドレインの形成、及びＴ字型ゲートの形成に続く処理工程などの、製造シーケンスにおける処理工程は周知であり本発明には関係がないので、これらの処理工程については説明しないこととする。ＨＥＭＴデバイスの場合、デバイスのキャップ層を除去するために、金属の堆積前にゲートリセスの形成が行われてもよい。
【００２０】
図５ａを参照するに、半導体ウェハ１１上に順次、三層のポジ型レジスト５２、５４、５６が堆積される。ここでの使用に適したフォトレジストは、例えば、ポリメチルメタクリル（ＰＭＭＡ）、ＭＭＡ又はコポリマー（ＰＭＭＡ／ＭＭＡ）である。そして、第２及び第３のフォトレジスト層５４、５６を露光して、適当な現像後に、図５ｂに示されるように第３のフォトレジスト層の残部６６が第２のフォトレジスト層の残部６４から張り出すように覆い被さったパターンをもたらすために、第１の電子ビーム露光１００が用いられる。このパターンは、形成されるべきゲートのＴバー部の長さに相当する長さを含んでいる。第２の電子ビーム露光及び現像工程を用いて、第１のフォトレジスト層５２内に開口すなわち空洞が形成される。開口の各々は約１００ｎｍの直径を有し、約７０ｎｍの距離で互いに隔てられている。
【００２１】
形成された開口７０の位置は、図５ｃに示されるように、最終的なデバイスのＴ字型ゲートネック部１６の所望位置に対応している。開口７０の直径はゲート長Ｌｇを決定する。図５ｃ（ｉｉ）に示される斜視図は１０個の開口７０を示しており、各々の開口７０は円形の断面を有し、且つＴ字型ゲートの幅が延在される方向に相当する方向に一列に形成されている。
【００２２】
形成された開口７０の形状及び寸法は、Ｔ字型ゲートのネック部すなわち“ピラー”の形状及び寸法を決定する。円形断面を有する開口について説明されているが、代わりに、例えば長方形又は楕円などの、異なる形状の断面を有する開口が形成されてもよいことは想定されるところである。
【００２３】
図５ｄを参照するに、ウェハ１１及び現像されたレジストパターンを覆ってチタニウム／プラチナ／金から成る金属積層体８０が堆積され、それにより、ネック部及びＴバー部を有するＴ字型ゲートが形成される。第２のレジスト層６４の厚さはＴ字型ゲートと不所望な金属部との間の不連続性を確保するのに十分なだけ大きい。その後、残存するレジストが剥がされる（リフトオフされる）。これにより、図５ｅに示されるように、半導体ウェハ１１上にＴ字型ゲートが残される。
【００２４】
本発明は特にＨＥＭＴデバイスに関連して説明されているが、本発明は如何なるＦＥＴにも適用可能であることは認識されるべきである。例えば、本発明に従ったＴ字型ゲート構造は、ＭＥＳＦＥＴ、ＰＨＥＭＴ、ＭＨＥＭＴ及びＭＯＳＦＥＴ内に含まれていてもよい。
【００２５】
要するに、複数の相隔てられたピラーを有するネック部と、ネック部から張り出したＴバー部とを具備するＴ字型ゲートを有する電界効果トランジスタが提供される。ネック部を複数の相隔てられたピラーから形成することにより、ゲートとチャネルとの接触面積、すなわち“実効ゲート幅”、が狭くされる一方で、Ｔバー部がピラーを橋渡しすることによりゲートを通じての電気的な連続性を確保している。これにより入力ゲート容量が低減され、向上されたデバイス性能を備えたＦＥＴがもたらされる。
【００２６】
本発明に従ったＴ字型ゲートについて切り離して説明してきたが、このようなＴ字型ゲートを有するＦＥＴは例えば集積回路チップ等の多くの異なる応用に組み込まれ得ることは認識されるべきである。
【００２７】
この開示を読むことにより、他の変形及び変更が当業者に明らかになるであろう。そのような変形及び変更は、均等物と、半導体の設計、製造及び使用で既知の他の特徴、及び記載された特徴に加え、あるいは代えて使用され得る他の特徴とを含み得る。特許請求の範囲はこの出願においては特徴の特定の組み合わせに対して策定されているが、明示的であろうとなかろうと、ここで開示された如何なる新規な特徴、若しくは特徴の如何なる新規な組み合わせ、又はそれらの如何なる一般化も、本発明が軽減するのと同一の技術的課題の何れか又は全てを軽減するかに拘わらず、この開示に含まれることは理解されるべきである。
【図面の簡単な説明】
【００２８】
【図１】既知のＴ字型ゲートＦＥＴ構造を示す斜視図である。
【図２】既知のＴ字型ゲートＦＥＴを示す断面図である。
【図３】本発明の一実施形態に従ったＦＥＴを示す斜視図である。
【図４ａ】本発明に従ったＦＥＴの例のＴ字型ゲートの幅を横切る断面図である。
【図４ｂ】本発明に従ったＦＥＴの例のＴ字型ゲートの幅を横切る断面図である。
【図５ａ】製造の第１段階における、図３に示されたＦＥＴを示す断面図である。
【図５ｂ】製造の第２段階における、図３に示されたＦＥＴを示す断面図である。
【図５ｃ（ｉ）】製造の第３段階における、図３に示されたＦＥＴのピラー位置を横切る垂直平面を示す断面図である。
【図５ｃ（ｉｉ）】製造の第３段階における、図３に示されたＦＥＴを示す斜視図である。
【図５ｄ】製造の第４段階における、図３に示されたＦＥＴのピラーを横切る垂直平面を示す断面図である。
【図５ｅ】製造の第５段階における、図３に示されたＦＥＴのピラーを横切る垂直平面を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ（ｉ）】
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【図５ｃ（ｉｉ）】
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【図５ｄ】
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【図５ｅ】
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【国際調査報告】
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