(57)【要約】  半導体デバイスの製造方法は、互いに逆方向に向く第一及び第二主面を有する半導体基板を設けることを含む。この半導体基板の第一主面には、溝が形成される。当該溝は半導体基板の第一深さ位置まで延び、誘電体材料で覆われる。また、この溝は導電性材料で充填される。電気部品が、第一主面に露出した導電材料へ電気的に接続される。そして、キャップが第一主面へ取り付けられ、電気部品と電気的接続とを覆う。
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【特許請求の範囲】
【請求項１】
互いに逆方向に向く第一及び第二主面を有する半導体基板を設ける工程と、
前記半導体基板に第一深さ位置まで延びる少なくとも一つの溝を前記第一主面に形成する工程と、
前記少なくとも一つの溝を誘電体材料で覆う工程と、
前記少なくとも一つの溝を導電性材料で充填する工程と、
前記第一主面において前記少なくとも一つの溝の前記導電性材料へ電気部品を電気的に接続する工程と、を含むと共に、
前記第一主面へキャップを実装する工程において、前記キャップが前記電気部品の少なくとも一部、及び、前記電気部品と前記導電性材料との間の前記電気的接続を覆う半導体デバイスの製造方法。
【請求項２】
前記少なくとも一つの溝の充填は、不純物が注入されていないポリシリコン、不純物が注入されたポリシリコン、金属のうちの少なくとも一つにより行われる請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記少なくとも一つの溝は、前記半導体基板を機械加工するための微小電気機械システム技術により形成される請求項１に記載の半導体デバイスの製造方法。
【請求項４】
前記誘電体材料を低圧化学気相成長オルト珪酸テトラエチル又はスピンオンガラス蒸着を用いて蒸着する請求項１に記載の半導体デバイスの製造方法。
【請求項５】
化学機械研磨により平坦化が行われる請求項１に記載の半導体デバイスの製造方法。
【請求項６】
前記電気部品は、加速度計、ジャイロスコープ、レートセンサ、圧力センサ、共鳴装置、温度センサ、光学センサのうちの一つである請求項１に記載の半導体デバイスの製造方法。
【請求項７】
前記少なくとも一つの溝を囲む前記第一主面の少なくとも一部を前記誘電体材料で覆う工程を備える請求項１に記載の半導体デバイスの製造方法。
【請求項８】
前記少なくとも一つの溝を囲む前記誘電体材料を露出するために前記第一主面を平坦化する工程を備える請求項１に記載の半導体デバイスの製造方法。
【請求項９】
前記第二主面の前記導電性材料を露出するために前記第二主面を平坦化する工程を備える請求項１に記載の半導体デバイスの製造方法。
【請求項１０】
互いに逆方向に向く第一及び第二主面を有する半導体基板と、
前記第一主面から前記半導体基板を貫通して前記第二主面まで延びる少なくとも一つの導電性ビアと、
前記半導体基板を通して前記少なくとも一つの導電性ビアを囲み、前記少なくとも一つの導電性ビアを前記半導体基板から電気的に絶縁する誘電体層と、
前記第一主面において前記少なくとも一つの導電性ビアへ電気的に接続された電気部品と、
前記第一主面へ密封状に固定され、前記電気部品の少なくとも一部、及び、前記電気部品と前記少なくとも一つの導電性ビアとの間の前記電気的接続を覆うキャップと、
を備える半導体デバイス。
【請求項１１】
前記少なくとも一つの導電性ビアは、不純物が添加されていないポリシリコン、不純物が添加されたポリシリコン、金属のうちの一つから少なくとも一部が形成される請求項１０に記載の半導体デバイス。
【請求項１２】
前記電気部品は、加速度計、ジャイロスコープ、レートセンサ、圧力センサ、共鳴装置、温度センサ、光学センサのうちの一つである請求項１０に記載の半導体デバイス。
【請求項１３】
互いに逆方向に向く第一及び第二主面を有する半導体基板を設ける工程と、
前記半導体基板の第一深さ位置まで延びると共に、前記半導体基板の一部周辺の境界界面を形成する導電性ビアが形成される前記半導体基板に少なくとも一つの溝を前記第一主面に形成する工程と、
前記少なくとも一つの溝を誘電体材料により覆う工程と、
前記少なくとも一つの溝を絶縁性材料又は半絶縁性材料により充填する工程と、
前記第一主面において電気部品を導電性ビアに電気的に接続する工程と、を備え、
前記第一主面へキャップを実装する工程で、前記キャップが前記電気部品の少なくとも一部、及び、前記電気部品と前記導電性ビアとの間の前記電気的接続を覆う半導体デバイスの製造方法。
【請求項１４】
前記少なくとも一つの溝の前記充填は、不純物が注入されていないポリシリコン、不純物が注入されたポリシリコン、不純物が注入された酸化物、不純物が注入されていない酸化物、窒化ケイ素、半絶縁性多結晶シリコン（ＳＩＰＯＳ）のうち少なくとも一つにより行われる請求項１３に記載の半導体デバイスの製造方法。
【請求項１５】
前記少なくとも一つの溝は、半導体基板を機械加工するための微小電子機械システム技術により形成される請求項１３に記載の半導体デバイスの製造方法。
【請求項１６】
前記誘電体材料を低圧化学気相成長オルト珪酸テトラエチル又はスパンオンガラス蒸着を用いて蒸着する請求項１３に記載の半導体デバイスの製造方法。
【請求項１７】
化学機械研磨により平坦化が行われる請求項１３に記載の半導体デバイスの製造方法。
【請求項１８】
前記電気部品は、加速度計、ジャイロスコープ、レートセンサ、圧力センサ、共鳴装置、温度センサ、光学センサのうちの一つである請求項１３に記載の半導体デバイスの製造方法。
【請求項１９】
前記境界界面は、円形、三角形、長方形、楕円形、多角形、非幾何学的／非対称のうちの一つである請求項１３に記載の半導体デバイスの製造方法。
【請求項２０】
前記少なくとも一つの溝を囲む前記第一主面の少なくとも一部を誘電体材料で覆う工程を含む請求項１３に記載の半導体デバイスの製造方法。
【請求項２１】
前記第一主面の平坦化工程を含む請求項１３に記載の半導体デバイスの製造方法。
【請求項２２】
前記導電性ビアの少なくとも一部を露出する工程を含む請求項１３に記載の半導体デバイスの製造方法。
【請求項２３】
前記第二主面において前記導電性ビアを露出するために前記第二主面を平坦化する工程を含む請求項１３に記載の半導体デバイスの製造方法。
【請求項２４】
互いに逆方向を向く第一及び第二主面を有する半導体基板と、
前記第一主面から前記半導体基板を貫通して前記第二主面まで延び、半導体基板の一部から形成される、少なくとも一つの導電性ビアと、
前記半導体基板を貫通して前記少なくとも一つの導電性ビアを囲み、前記少なくとも一つの導電性ビアを前記半導体基板より電気的に絶縁する誘電体層と、
前記第一主面において前記少なくとも一つの導電性ビアへ電気的に接続された電気部品と、
前記第一主面に密封状に固定され、前記電気部品、及び、前記電気部品と前記少なくとも一つの導電性ビアとの間の電気的接続を覆うキャップと、
を備える半導体デバイス。
【請求項２５】
前記少なくとも一つの導電性ビアは、ボロン又はリンが少なくとも部分的に注入されている請求項２４に記載の半導体デバイス。
【請求項２６】
前記電気部品は、加速度計、ジャイロスコープ、レートセンサ、圧力センサ、共鳴装置、温度センサ、光学センサのうちの一つである請求項２４に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体デバイス、及び半導体デバイスの製造方法、更に詳しくは、ウエハを貫通する導電性ビアを有する半導体デバイス、及びウエハを貫通する導電性ビアを有する半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
微小電子機械システム（ＭＥＭＳ）は、小さく且つ繊細な様々なセンサ技術等の電子部品の創出を導いた。現在、これらのＭＥＭＳセンサは、その繊細さの為、標準的な集積回路（ＩＣ）パッケージ技術に通常対応していない。これまでに、このＭＥＭＳ用のウエハレベルのパッケージを検討した人がいる。そこでは、通常のクリーンルーム工程の一部として、ＭＥＭＳセンサはＭＥＭＳセンサ上へのガラス又はシリコン保護カバーの直接ウエハ接合又は陽極接合を利用する等の接合方法により封入される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１は、ＭＥＭＳセンサ９０をシリコンウエハ、即ち基板２０へ実装し、ガラス又はシリコンキャップ８０によりＭＥＭＳセンサ９０を封入する、従来技術の一つの方法を示すものである。図示されるように、導線９７は、基板２０の表面に沿って、ＭＥＭＳセンサ又は他の電気部品９０に接続される。キャップ８０を介した電気的接続の配線は容易ではなく、キャップ８０と電気的接続部９７との間の界面８３が、不完全な密着、若しくは電気的接続部の導電性の問題の原因となる。
【０００４】
そこで、ＭＥＭＳセンサ等の電気部品へ半導体基板直下から接続するためにウエハを貫通する導電性ビアを有する半導体デバイスを設けると好適である。また、充填工程を最小限にするために半導体基板材料自身を使ってウエハを貫通する導電性ビアを形成することも好適である。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態では、半導体デバイスの製造方法を含む。工程のはじめに、互いに逆方向を向く第一及び第二主面を有する半導体基板を設ける。少なくとも一つの溝が、前記半導体基板の前記第一主面に形成される。前記少なくとも一つの溝は、前記半導体基板の第一深さ位置まで延びる。前記少なくとも一つの溝は、誘電体材料で覆われる。前記少なくとも一つの溝は、導電性材料で充填される。電気部品は、前記第一主面に露出された前記導電性材料へ電気的に接続される。キャップが、前記第一主面に搭載される。前記キャップは、前記電気部品の少なくとも一部、及び、前記電気部品と前記導電性材料との間の前記電気的接続を覆う。
【０００６】
本発明の別実施形態は、半導体デバイスを含む。前記半導体デバイスは、互いに逆方向を向く第一及び第二主面を有する半導体基板を備える。更に、前記半導体デバイスは前記第一主面から前記半導体基板を貫通して前記第二主面まで延びる少なくとも一つの導電性ビアを備える。誘電体層は前記半導体基板を通して前記少なくとも一つの導電性ビアを囲み、前記少なくとも一つの導電性ビアは前記誘電体層により前記半導体基板から電気的に絶縁される。更に、前記半導体デバイスは前記第一主面において前記少なくとも一つの導電性ビアへ電気的に接続された電気部品と前記第一主面に密封状に固定されたキャップをと備える。前記キャップは、前記電気部品の少なくとも一部、及び、前記電気部品と前記少なくとも一つの導電性ビアとの間の前記電気的接続を覆う。
【０００７】
本発明の別実施形態は、半導体デバイスの製造方法を含む。工程のはじめに、互いに逆方向を向く第一及び第二主面を有する半導体基板を設ける。少なくとも一つの溝が、前記第一主面に形成される。前記少なくとも一つの溝は、前記半導体基板の第一深さ位置まで延びる。前記少なくとも一つの溝は、前記半導体基板の一部周辺の境界界面を形成する。前記少なくとも一つの溝により境界が形成される前記半導体基板の一部は導電性ビアを形成する。前記少なくとも一つの溝は、誘電体材料により覆われる。前記少なくとも一つの溝は、絶縁性材料及び半絶縁性材料のうちの一つで充填される。電気部品は前記第一主面において前記導電性ビアへ電気的に接続される。キャップが、前記第一主面に搭載される。前記キャップは、前記電気部品の少なくとも一部、及び、前記電気部品と前記導電性ビアとの間の前記電気的接続を覆う。
【０００８】
本発明の別実施形態は、半導体デバイスを含む。前記半導体デバイスは、互いに逆方向を向く第一及び第二主面を有する半導体基板を備える。更に、前記半導体デバイスは前記第一主面から前記半導体基板を貫通して前記第二主面まで延びる少なくとも一つの導電性ビアを備える。前記少なくとも一つの導電性ビアは、前記半導体基板の一部から形成される。更に、前記半導体デバイスは前記半導体基板を通して前記少なくとも一つの導電性ビアを囲む誘電体層を備える。前記少なくとも一つの導電性ビアは、前記誘電体層により前記半導体基板より電気的に絶縁されている。更に、前記半導体デバイスは前記第一主面において前記少なくとも一つの導電性ビアへ電気的に接続された電気部品と前記第一主面へ密封状に固定されたキャップとを備える。前記キャップは前記電気部品の少なくとも一部、及び、前記電気部品と前記少なくとも一つの導電性ビアとの間の前記電気的接続を覆う。
【発明を実施するための最良の形態】
【０００９】
下記の本発明の好適な実施形態の詳細な説明のみならず、上記概要も、添付図面と併せて読むとより良く理解されるであろう。本発明の図には、好適とされる実施形態が図示される。しかしながら、本発明は、示された配置や手段により限定されるものではない。
【００１０】
以下の記載において、特定の用語が適宜使用されるが、これに限定されるものではない。「右」、「左」、「下」、「上」は、参照される図面における方向を示す。「内方」や「外方」の用語は、記載された対象の幾何学的中心とその指定部分の方向、及び、それらから離れた方向を示す。その解釈は、特に上記で示した用語やその派生語及び同義語を含む。また、請求項及び明細書における、数量を限定していない単語は“少なくとも一つ”を意味するものである。
【００１１】
本発明の実施形態において、導電性に関する記述は、便宜上の理由でのみ用いられる。しかしながら、Ｐ型導電性をＮ型導電性に変えることは当然に可能であり、このような場合であってもデバイスが正常に機能することは、当業者においては容易に理解されるであろう。従って、本明細書で用いられるＮ又はＰに関する記述は、Ｎ若しくはＰとすることは可能であり、また、ＰとＮとを夫々置換することも可能である。
【００１２】
図２―９は、本発明の第一実施形態に係る半導体デバイスの製造工程の概略を図示したものである。
【００１３】
図２は、半導体基板、即ちウエハ２０を図示したものである。必要に応じて、半導体基板２０には、不純物を注入しないようにする、低濃度の不純物を注入する、又は、高濃度の不純物を注入することが可能であるが、高濃度の不純物を注入すると好適である。半導体基板２０は、第一主面２０ａと、第二主面２０ｂと、厚さＴとから構成される。
【００１４】
図３に示されるように、半導体基板２０の第一主面２０ａは、周知技術を用いて第一深さ位置Ｄまでエッチングされるが、半導体基板２０の端面までエッチングされることはない。エッチング工程により幅Ａを有する溝２７が半導体基板２０の全面に形成される。エッチング工程は、化学エッチングや、プラズマエッチングや、反応性イオンエッチング（ＲＩＥ）や、これらと同等のものを用いることが可能である。更に、溝２７は、半導体基板２０を「機械加工する」ための微小電気機械システム（ＭＥＭＳ）技術を活用して形成することが可能である。特定の電気部品９０に必要な電気的接続の数に応じて、複数の溝２７は、好適なパターンとしての間隔となる位置に、半導体基板２０に形成することが可能である。
【００１５】
図４は、複数の溝２７が形成された後の半導体基板２０の一部断面平面図を示したものである。
【００１６】
図５は、溝２７を囲む第一主面２０ａの少なくとも一部、及び、溝２７の側壁面と底部とが誘電体材料３３で覆われることを示している。第一主面２０ａの全体及び全ての溝２７が誘電体材料３３で覆われると好適である。誘電体材料は、低圧（ＬＰ）化学気相成長（ＣＶＤ）オルト珪酸テトラエチル（ＴＥＯＳ）、スピンオンガラス（ＳＯＧ）蒸着技術、又は、当業者により周知である他の酸化物蒸着技術を用いて蒸着することも可能である。誘電体材料は酸化物材料であるが、必要に応じて他の誘電体材料を用いても良い。
【００１７】
図６は、その後、溝２７が、不純物が注入されていないポリシリコン（ポリ）、不純物が注入されたポリ、又は、金属等の導電性材料３６により充填されることを示している。充填材料により形成される経路が高導電性となるように、溝２７は高濃度の不純物が注入されたポリを用いて完全に充填されると好適である。上述のように、ポリはＮ型となるように不純物を注入しても良いし、Ｐ型となるように不純物を注入しても良い。更には、不純物を注入したポリをそのまま蒸着しても良く、又は、不純物を注入していないポリとして蒸着し、その後、ポリに高導電性を得るためにリン又はボロンを拡散させてもよい。
【００１８】
図７は、第一主面２０ａが溝２７を囲む誘電体材料３３を露出するために平坦化された後の半導体基板２０を示したものである。この平坦化は、化学機械研磨（ＣＭＰ）又は他の適切な平坦化技術を使って行っても良い。
【００１９】
図８は、第二主面２０ｂの導電性材料３６を露出するために第二主面２０ｂを、同様の技術を用いて平坦化した後の半導体基板２０を示したものである。第二主面２０ｂの平坦化を他の工程が完了した後に行われる中間製造業者による平坦化と合わせて行うことも可能である。例えば、導電性ビアを形成する導電性材料３６を有する基板２０を、形成したデバイスをパッケージする前に電気部品９０やキャップ８０を追加するために中間製造業者へ渡してもよい。
【００２０】
図９は、電気部品９０が半導体基板２０の第一主面２０ａへ搭載され、電気部品９０が第一主面２０ａに露出した導電材料３６へ電気的接続されたことを示すものである。電気部品９０は、加速度計やジャイロスコープ、レートセンサ（rate sensor）、圧力センサ、共鳴装置、温度センサ、光学センサ、又は、その他のセンサ又はデバイス等のセンサデバイスであっても良い。電気部品９０は、当該技術分野で周知なシリコン基板上に搭載することを必要とする如何なる部品でも良い。キャップ８０は、電気部品９０の少なくとも一部、及び、電気部品９０と導電材料３６との間の電気的接続を封入するためにシリコン基板の第一主面２０ａへ搭載されたものである。キャップ８０はシリコン、ポリマー、セラミック、ガラス、金属及び同等のもの、又は、他の適切な材料で良い。キャップ８０は、電気部品９０、及び、電気部品９０と導電体３６との間の電気的接続を完全に密封すると好適である。密封を行うために、ウエハ直接接合若しくは陽極接合を使用してキャップ８０をシリコン基板２０へ接合しても良い。
【００２１】
図９は、半導体基板２０と、第一主面２０ａから半導体基板２０を経て第二主面２０ｂまで延びる少なくとも一つの導電性ビアと、半導体基板２０を通して少なくとも一つの導電性ビア３６を囲む誘電体層３３とを備える半導体デバイスを示している。導電性ビア３６は、誘電体層３３により半導体基板２０から電気的に絶縁されている。電気部品９０は、第一主面２０ａにおける導電性ビア３６へ電気的に接続されている。キャップ８０は、第一主面２０ａへ密封状態で固定され、電気部品９０の少なくとも一部、及び、電気部品９０と導電性ビア３６との間の電気的接続を覆う。
【００２２】
ＭＥＭＳセンサ等の電気部品９０は、キャップ８０の内側に完全に収容され、キャップ８０を第一主面２０ａに密着させると好適である。全ての電気部品９０への接続はキャップ８０の内側又は直下で行われる。この技術は、シリコン、ポリマー、セラミック、ガラス及び金属キャップ技術、及び、同等のものとの使用に適している。
【００２３】
誘電体層３３により基板から絶縁されたウエハを貫通する導電性ビア３６を有する基板２０を形成でき、その後、電気部品９０及びリード線に金属コーティングを行うために中間業者へ送ることができる。例えば、中間業者は電気部品９０を加え、導電性ビア３６への電気的接続を行い、その後半導体基板２０上にキャップ８０を密封状態で固定しても良い。中間業者は、その後半導体基板２０の第二主面２０ｂを平坦化し、更に、電気的接続のための金属コーティング、及び／又は、当該技術分野において周知である半田バンプや表面実装接続等のパッケージングを行うことが可能である。
【００２４】
図１０−１４は、本発明の第二実施形態に係る半導体デバイスの製造工程の概略を示すものである。
【００２５】
図１０は、中にエッチングされた円形又は環状の溝１２７を有する半導体基板２０の一部断面平面図を示したものである。第一実施形態と同様であるが、溝１２７は半導体基板２０の少なくとも第一深さ位置Ｄまで延びる。溝１２７は、半導体基板２０の一部周辺の「境界界面」を形成している。溝１２７により境界が形成される半導体基板の一部により導電性ビア１４２、１５２が形成される（図１４）。境界界面は、円形、三角形、長方形、楕円形、多角形、又は、非幾何学的又は幾何学的及び対照的又は非対称形状で良い。
【００２６】
溝１２７の幅Ｗは、シリコン基板２０全体の厚さＴと、溝１２７の深さＤと、幅Ｗに対する深さＤと、好適なアスペクト比により決定される。充填材料が最小化されるように溝１２７の幅Ｗを最小化すると好適である。しかしながら、幅Ｗは好適な溝１２７の深さＤとするために、ある程度の小さい値となる。また、幅Ｗは、導電性ビア１４２、１５２とシリコン基板２０の残り部分との間に必要とされる電気的絶縁性に基づいて決定される。
【００２７】
図１１は、二つの環状の溝１２７を有するシリコン基板２０の一部断面側面図である。各溝１２７を別の電気的ビア１５２から分離した別の電気的ビア１４２を形成するために用いることが可能である（図１４）。この場合、領域１４０は第一ビア１４２を含み、領域１５０は同じシリコン基板２０に形成された第二ビア１５２を含む。シリコン基板２０の全体の大きさと、溝１２７の幅Ｗと、各導電性ビア１４２、１５２の全体の大きさとによるが、当然にビア１４２、１５２を幾つでも半導体基板２０に形成することが可能である。
【００２８】
図１２は、少なくとも溝１２７を囲む第一主面２０ａの少なくとも一部へ誘電体層１３３が適用された後のシリコン基板２０を示す。また、誘電体材料１３３は、溝１２７の側壁と底部とを覆う。更に、溝１２７は絶縁材料及び半絶縁性材料１３６のうちのいずれかにより充填されている。充填材料は不純物が注入されていないポリ、不純物が注入されたポリ、不純物が注入された酸化物、不純物が注入されていない酸化物、シリコン窒化物、又は、半絶縁性多結晶シリコン（ＳＩＰＯＳ）若しくは他の適切な絶縁性又は半絶縁性の材料であっても良い。
【００２９】
図１３は、第一主面２０ａが、例えばＣＭＰを使って平坦化された後のシリコン基板２０を示したものである。
【００３０】
図１４は、電極窓が導電性ビア１４２、１５２の上に開かれ、導電性ビア１４２、１５２の各端に接点を形成するために金属コーティングを施した後のシリコン基板２０を示したものである。例えば、金属接点１４５が、シリコン基板２０の第一主面２０ａに形成され、導電性ビア１４２と電気的にカップリングされる。同様に、金属接点１４９は、第二主面２０ｂが平坦化された後にシリコン基板２０の第二主面２０ｂに配置され、導電性ビア１４２と電気的にカップリングされる。同様に、金属接点１５５は、シリコン基板２０の第一主面２０ａに形成され、導電性ビア１５２と電気的にカップリングされる。さらに、金属接点１５９が第二主面２０ｂに形成されて、導電性ビア１５２と電気的にカップリングされる。その後、電気部品９０を接点１４５、１５５との電気的接続状態で搭載でき、上述の第一実施形態と同様に、キャップ８０をシリコン基板２０の第一主面２０ａへ密封状に固定することが可能である。コンタクト１４９、１５９は表面実装技術に使用されるバンプでも良い。
【００３１】
導電性ビア１４２、１５２にボロン及びリンのいずれか又は他の不純物を一部注入しても良い。同様に、溝１２７を形成する前にシリコン基板２０に不純物を注入しても良いし、高濃度に不純物を注入しても良い。
【００３２】
当該技術分野において、周知の他の処理工程は本発明から逸脱することなく用いることは可能である。例えば、溝２７、１２７を必要であれば等方性プラズマエッチング又はＭＥＭＳ機械加工等の処理工程を使って表面を滑らかにしても良い。シリコン基板２０の一部又はデバイス全体に、予め犠牲二酸化シリコン層を成長させ、その後、緩衝酸化物エッチング、又は、希塩（ＨＦ）酸エッチング又は同様のものを用いてエッチングして滑らかな表面及び／又は角を丸く形成しても良く、これにより、残留応力や不要な汚染物質を削減できる。更に、誘電体層に加えてさらなる絶縁層を加えることも可能である。又、特定の導電性を得るために導電性シリコン基板へ注入及び拡散を行うことができる。
【００３３】
上記より、本発明の実施形態は、半導体デバイス、及び半導体デバイスの製造方法に関することが分かる。更に、本発明の実施形態は、ウエハを貫通する導電性ビアを有する半導体デバイス、及びウエハを貫通する導電性ビアを有する半導体デバイスの製造方法に関することが分かる。広範囲な発明の趣旨から逸脱することなく上記の実施形態に変更を加えることが可能である事は、当業者に理解されるであろう。従って、本発明は開示された特定の実施形態に限定されないが、添付した特許請求の範囲により定義される本発明の趣旨や範囲内での改良を含むものである。
【図面の簡単な説明】
【００３４】
【図１】従来技術による半導体基板に電気部品が密封された側面断面図
【図２】本発明の第一実施形態に係る半導体デバイスを形成するために使用される半導体基板の一部断面側面図
【図３】溝を形成する工程の後の図１の半導体基板の一部断面側面図
【図４】図３の半導体基板の一部断面平面図
【図５】誘電体で覆う工程の後の図３の半導体基板の一部断面側面図
【図６】溝充填工程の後の図５の半導体基板の一部断面側面図
【図７】第一面の平坦化後の図６の半導体基板の一部断面側面図
【図８】第二面の平坦化後の図７の半導体基板の一部断面側面図
【図９】第一実施形態に係る形成された半導体基板の一部断面側面図
【図１０】本発明の第二実施形態に係る境界界面を形成する溝を有する半導体基板の一部断面平面図
【図１１】図１０の半導体基板の一部断面側面図
【図１２】溝を覆い、充填する工程の後の図１１の半導体基板の一部断面側面図
【図１３】第一面を平坦化した後の図１２の半導体基板の一部断面側面図
【図１４】第二面を平坦化し、導電体ビアに金属コーティングを施した後の図１３の半導体基板の一部断面側面図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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