(57)【要約】【課題】  ハイブリッド配向基板のための改善されたアモルファス化／テンプレート再結晶化の方法。【解決手段】  本発明は、低欠陥密度のハイブリッド配向基板を製作するための改善されたアモルファス化／テンプレート再結晶化（ＡＴＲ）の方法を提供する。ハイブリッド配向基板製作のためのＡＴＲ法は、一般的には、第１配向を有し、第２配向を有する第２Ｓｉ層又は基板に接合された、Ｓｉ層から開始する。第１Ｓｉ層の選択された領域がアモルファス化され、次に、テンプレートとして第２Ｓｉ層を用いて第２Ｓｉ層の配向に再結晶化される。本発明のプロセス・フローは、従来技術のＡＴＲ法によって解決されていない２つの主要な問題、即ち、トレンチによって接合されるアモルファス化Ｓｉ領域の縁部での「コーナー欠陥」の生成、及び、高温の再結晶化後の欠陥除去アニール中における、トレンチによって接合されていない非ＡＴＲ領域の望ましくない配向変化の問題を解決する。特に、本発明は、（ｉ）トレンチのない基板領域内で実行されるアモルファス化及び低温再結晶化のステップと、（ｉｉ）ＡＴＲ領域の縁部の欠陥領域を包含するトレンチ分離領域を形成するステップと、（ｉｉｉ）所定の位置にトレンチ分離領域を配置して実行される高温欠陥除去アニールのステップとを含むプロセス・フローを提供する。【選択図】      図６
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【特許請求の範囲】
【請求項１】
低欠陥密度のハイブリッド配向基板を形成する方法であって、
第１表面配向を有し、第２表面配向を有する下層の半導体基板上に配置された、直接半導体接合層を含むハイブリッド配向基板であって、前記直接半導体接合層の選択された領域はアモルファス化され、第１温度又はそれ以下の温度で再結晶化アニールを受けて、前記第２表面配向を有する前記直接半導体接合層の選択された領域をもたらす、ハイブリッド配向基板を準備するステップと、
前記第２表面配向を有する前記直接半導体接合層の前記選択された領域を、前記第１表面配向を有する前記直接半導体接合層の領域から横方向に分離するための、前記直接半導体接合層の少なくとも厚さと同じ深さまで延びる誘電体分離領域を形成するステップと、
前記第１温度より高い第２温度又はそれ以下の温度で欠陥除去アニールを実行するステップと
を含む方法。
【請求項２】
前記第２表面配向を有する前記下層の半導体基板は、半導体・オン・インシュレータ層を含む、請求項１に記載の方法。
【請求項３】
前記直接半導体接合層及び前記下層の半導体基板は、ＳｉＧｅ、Ｓｉ、及びＧｅからなる群から選択される半導体材料を含む、請求項１に記載の方法。
【請求項４】
前記半導体材料はさらにドーパントを含む、請求項３に記載の方法。
【請求項５】
前記半導体材料は、歪み層と無歪み層の任意の組合せを含む、請求項３に記載の方法。
【請求項６】
前記第１及び第２表面配向は、１００、１１０、又は１１１のうちの１つを含む、請求項１に記載の方法。
【請求項７】
前記第１表面配向は１１０であり、前記第２表面配向は１００である、請求項１に記載の方法。
【請求項８】
前記ハイブリッド配向基板を準備するステップは、（ｉ）下層の半導体基板上に配置された前記直接半導体接合層を含む２層テンプレート・スタックを形成するステップと、（ｉｉ）前記直接半導体接合層の選択された領域を、アモルファス化領域及び初期配向領域を有する選択された領域を残すように、前記下層の半導体基板層に至るまでアモルファス化するステップと、（ｉｉｉ）前記第１温度又はそれ以下の温度で再結晶化アニールを実行して、前記アモルファス化領域を前記下層の半導体基板の配向を有する変更配向半導体の領域に変換するステップとを含む、請求項１に記載の方法。
【請求項９】
前記再結晶化アニールは、５００℃から９００℃までの温度範囲においてアニールするステップを含む、請求項１に記載の方法。
【請求項１０】
前記欠陥除去アニールは、１２００℃から１３５０℃までの温度範囲においてアニールするステップを含む、請求項１に記載の方法。
【請求項１１】
前記誘電体分離領域はトレンチ分離領域である、請求項１に記載の方法。
【請求項１２】
前記誘電体分離領域は、前記欠陥除去アニールの前に処分可能な絶縁体で充填又は部分的に充填され、前記処分可能な絶縁体は前記欠陥除去アニール後に永続的な絶縁体で置き替えられる、請求項１に記載の方法。
【請求項１３】
前記第１表面配向を有する前記直接半導体層、前記第２表面配向を有する前記選択された領域及び前記誘電体分離領域の各々は、互いに同一平面にある上部表面を有する、請求項１に記載の方法。
【請求項１４】
低欠陥密度のハイブリッド配向の半導体・オン・インシュレータ基板を形成する方法であって、
第１配向を有する第１の下部の単結晶半導体・オン・インシュレータ層と、前記第１配向とは異なる第２配向を有する第２の上部の単結晶半導体層とを含む、２層テンプレート層スタックを絶縁基板層上に形成するステップと、
前記２層テンプレート・スタックの前記下部半導体層を選択された範囲でアモルファス化して局所的なアモルファス化領域を形成するステップと、
第１温度又はそれ以下の温度で再結晶化アニールを実行して、前記下部半導体層の前記アモルファス化領域を前記上部半導体層の配向を有する変更配向半導体の領域に変換するステップと、
前記スタックの前記上部半導体層を除去して前記下部半導体層を露出させるステップと、
前記下部半導体層の前記初期配向領域と前記変更配向領域を横方向に分離するための、前記絶縁基板層と接触する誘電体分離領域を形成するステップと、
前記第１温度より高い第２温度又はそれ以上の温度で欠陥除去アニールを実行するステップと
を含む方法。
【請求項１５】
前記第１及び第２半導体層はＳｉＧｅ、Ｓｉ、及びＧｅからなる群から選択される半導体材料を含む、請求項１４に記載の方法。
【請求項１６】
前記半導体材料はさらにドーパントを含む、請求項１５に記載の方法。
【請求項１７】
前記半導体材料は、歪み層と無歪み層の任意の組合せを含む、請求項１５に記載の方法。
【請求項１８】
前記第１及び第２表面配向は、１００、１１０、又は１１１のうちの１つを含む、請求項１４に記載の方法。
【請求項１９】
前記第１表面配向は１１０であり、前記第２表面配向は１００である、請求項１４に記載の方法。
【請求項２０】
前記再結晶化アニールは、５００℃から９００℃までの温度範囲においてアニールするステップを含む、請求項１４に記載の方法。
【請求項２１】
前記欠陥除去アニールは、１２００℃から１３５０℃までの温度範囲においてアニールするステップを含む、請求項１４に記載の方法。
【請求項２２】
前記誘電体分離領域はトレンチ分離領域である、請求項１４に記載の方法。
【請求項２３】
前記誘電体分離領域は、前記欠陥除去アニールの前に、処分可能な絶縁体で充填又は部分的に充填され、前記処分可能な絶縁体は前記欠陥除去アニール後に永続的な絶縁体で置き替えられる、請求項１４に記載の方法。
【請求項２４】
ハイブリッド配向基板を形成する方法であって、
第１表面配向を有し、第２表面配向を有する下層の半導体基板層上に配置された、直接半導体接合層を備えた出発基板を準備するステップと、
前記直接半導体接合層の選択された領域を溶融し再結晶化して、前記第２表面配向を有する前記直接半導体接合層の選択された領域を作成するステップと
を含む方法。
【請求項２５】
前記下層の半導体基板層は、バルク半導体ウェハ又は半導体・オン・インシュレータ層である、請求項２４に記載の方法。
【請求項２６】
配向変更の溶融及び再結晶化に対して前記選択された領域と、配向変更の溶融及び再結晶化に対して選択されない領域との間に絶縁体充填の分離領域を形成するステップをさらに含む、請求項２４に記載の方法。
【請求項２７】
前記絶縁体充填の分離トレンチは、前記溶融及び再結晶化ステップの前に形成される、請求項２６に記載の方法。
【請求項２８】
前記絶縁体充填の分離トレンチは、前記溶融及び再結晶化ステップの後に形成される、請求項２６に記載の方法。
【請求項２９】
再結晶化後の欠陥除去アニールをさらに含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ｐチャネル電界効果トランジスタ（ｐＦＥＴ）とｎチャネル電界効果トランジスタ（ｎＦＥＴ）に対して異なる半導体表面配向を用いることによってキャリア移動度が高められる、高性能相補型金属酸化膜半導体（ＣＭＯＳ）回路のような結晶基板構造体に関する。より具体的には、本発明は、異なる表面結晶配向をもつ半導体を含む平面的なハイブリッド配向基板構造体を製作するための改善されたアモルファス化／テンプレート再結晶化技術に関する。
【背景技術】
【０００２】
半導体デバイス技術は、相補型金属酸化膜半導体（ＣＭＯＳ）回路におけるｎチャネルＭＯＳＦＥＴ（ｎＦＥＴ）及びｐチャネルＭＯＳＦＥＴ（ｐＦＥＴ）の性能を改善するために、ますます特殊半導体基板に依存しつつある。例えば、キャリア移動度のシリコン配向への強い依存性が、ハイブリッド配向Ｓｉ基板への関心を高めてきたが、その基板においては、非特許文献１、及び「ハイブリッド結晶配向基板上の高性能ＣＭＯＳ  ＳＯＩデバイス」と題する２００３年６月１７日出願の特許文献１に記載されているように、ｎＦＥＴが（１００）配向Ｓｉ（電子移動度がより高い配向）内に形成され、ｐＦＥＴが（１１０）配向Ｓｉ（ホール移動度がより高い配向）内に形成される。
【０００３】
ハイブリッド配向基板を製作するためのアモルファス化／テンプレート再結晶化（ＡＴＲ）の方法は、例えば「積層されたテンプレート層の局所的なアモルファス化及び再結晶化により形成される選択された半導体結晶配向を有する平面型基板」と題する２００３年１２月２日出願の特許文献２に開示されているように、典型的には、第１配向を有し、第１配向とは異なる第２配向を有する第２半導体層に直接接合された、第１半導体層から開始する。第１半導体層の選択された領域は、イオン注入によってアモルファス化され、次に第２半導体層を結晶テンプレートとして用いて、第２半導体層の配向状態に再結晶化される。
【０００４】
図１（Ａ）−図１（Ｄ）は、バルクのハイブリッド配向Ｓｉ基板を形成するための、特許文献２のＡＴＲ法の「上部アモルファス化／底部テンプレート」のバージョンを示す。ＡＴＲのこのバージョンでは、アモルファス化される第１半導体層が上部にあり、テンプレートとして機能する第２半導体層は底部にある。特に、図１（Ａ）は、第１結晶配向を有する上部シリコン層２０、第１結晶配向とは異なる第２結晶配向を有する底部シリコン層又は基板３０、及び、それらの間の接合界面４０を備えた出発基板１０を示す。図１（Ｂ）は、誘電体充填の浅いトレンチ分離（ＳＴＩ）領域５０が形成された後の図１（Ａ）の基板（ここでは１０’で示す）を示す。次に、上部Ｓｉ層２０の選択された領域が、図１（Ｃ）に示されるように、アモルファス化イオン注入６０を受けて、１つ又は複数のアモルファス化領域７０を生成する。アモルファス化イオン注入６０は、典型的には、Ｓｉ又はＧｅイオンを用いて実行される。アモルファス化領域７０は上部Ｓｉ層２０の厚さ全体に及び、下部Ｓｉ層３０の内部にまで延びる。次にアモルファス化領域７０は、下部Ｓｉ層３０をテンプレートとして用いて第２結晶配向状態に再結晶化され、再結晶化された変更配向Ｓｉ領域９０をもつ（理想的な）平面型ハイブリッド配向基板８０が生成される。この実施例においては、Ｓｉ領域３０及び９０の配向は（１００）配向を有することができ、一方、Ｓｉ領域２０は（１１０）配向を有することができる。
【０００５】
図１（Ｄ）に示す理想的な結果とは対照的に、図１（Ｃ）の構造体のアモルファス化Ｓｉ領域７０の再結晶化は、典型的には、領域端欠陥９７及びコーナー欠陥９９をもつ図２（Ａ）の構造体を生じることになる。領域端欠陥は良く研究されていて、例えば、非特許文献２に報告されており、そしてコーナー欠陥は、非特許文献３に以前に記載されている。特許文献３に記載されているように、ＡＴＲ後に残る領域端欠陥９７は、図２（Ｂ）に示すように、再結晶化プロセスの一部として高温（約１３００℃）アニールを含めることにより除去することができる。しかしながら、この高温アニールはコーナー欠陥９９を除去するのに効果的であるとは予想されない。さらに強いアニール（例えば、１３００℃より高い温度で２、３時間以上の）は限られた程度には役立つ可能性があるが、それはＳＴＩ充填に含まれる酸化物層の反応及び分解の懸念があるために好ましい選択ではない。
【０００６】
図３（Ａ）−図３（Ｅ）は、ＡＴＲ領域９０を含む可能性のあるＦＥＴデバイスに関するコーナー欠陥９９の幾何学的形状を示す。特に、図３（Ａ）−図３（Ｂ）は、ゲート及びゲート誘電体を含むＦＥＴ１１２をもつ（図３（Ｂ））及びもたない（図３（Ａ））ＡＴＲ領域９０の平面図を示す。参照番号５０は誘電体充填トレンチ領域を示す。図３（Ｃ）−図３（Ｅ）は、それぞれ、図３（Ｂ）の線Ｃ−Ｃ１、線Ｄ−Ｄ１、及び線Ｅ−Ｅ１を通る断面図を示す。コーナー欠陥９９は、円で囲んだ領域１１８において特に問題であり、そこでそれらはＦＥＴ１１２のゲート及びゲート誘電体の真下にあり、有害な漏電の一因となる可能性がある。
【０００７】
コーナー欠陥９９を修復する方法を考案できるとしても、どれもあまり実際的ではないように思われる。例えば、初めのアモルファス化より浅い深さまでＡＴＲ領域を再アモルファス化して、次に、再結晶化することが可能である。これはまだコーナー欠陥を残すであろうが、上述のＢｕｒｂｕｒｅ及びＪｏｎｅｓによる非特許文献３に論じられているように、コーナー欠陥の大きさはアモルファス化の深さに比例するので、それらはより小さくなるであろう。代替的に、コーナー欠陥領域を除去して、それらを絶縁体又はエピタキシャル成長Ｓｉで置き替えることができる。しかしながら、これを実行するステップはかなり複雑である。それゆえに、明らかに、好ましいアプローチはまず第１にコーナー欠陥の形成を防止することである。
【０００８】
コーナー欠陥の形成は、図４（Ａ）−図４（Ｅ）のＡＴＲ先行ＳＴＩのプロセス・フローにより防止することができる。特に、図４（Ａ）は図１（Ａ）に示すような出発基板１０を示す。図４（Ｂ）は、アモルファス化イオン注入６０を受けて、１つ又は複数のアモルファス化領域１２０及び非アモルファス領域２０´を生成した図４（Ａ）の基板１０を示す。アモルファス化領域１２０は上部Ｓｉ層２０の厚さ全体に及び、下部Ｓｉ層３０内部にまで延びる。次に、アモルファス化領域１２０は、下部Ｓｉ層３０をテンプレートとして用いて再結晶化され、変更配向Ｓｉ領域１３０を形成するが、この領域は図４（Ｃ）に示すように、下は領域端欠陥９７に接し、横方向は潜在的な欠陥縁部領域１４０に接する。次に、領域端欠陥９７は、図４（Ｄ）に示すように、高温欠陥除去アニールによって除去され、アニールされた縁部領域１４０’が残る。次に、アニールされた縁部領域１４０’は、図４（Ｅ）に示すように、ＳＴＩ領域１５０によって置き替えられる。
【０００９】
本願の出願人によって提供された図５（Ａ）−図５（Ｄ）は、１００配向Ｓｉハンドル・ウェハ上の２００ｎｍ厚の１１０配向Ｓｉ  ＤＳＢ（直接にシリコン接合された）層の場合に関する、図４（Ｃ）の１４０に対応する境界領域の断面ＳＥＭ画像を示す。全ての試料は初めにＣｒでコートし、劈開し、次に、短時間のセコ・エッチングを施して界面及び欠陥を強調した。セコ・エッチング液は、ＨＦ、Ｋ２ＣｒＯ７、及びＨ２Ｏの混合物を含む。図５（Ａ）は、１０℃の基板温度において４Ｅ１５／ｃｍ２の２２０ＫｅＶ  Ｇｅによりパターン付けされたアモルファス化の後の、再結晶化アニーリングより前の、試料を示す。アモルファス化領域１５５は、下で１００配向基板１５７に隣接し、横方向で非アモルファス化１１０配向ＤＳＢ領域１５９に隣接する。接合界面１６１は、Ｓｉ基板１５７とＤＳＢ領域１５９の間にある。非アモルファス化ＤＳＢ領域は、約１０μｍの中央部に５μｍ平方（１００配向基板の１１０方向に整合された）を含む。図５（Ｂ）−図５（Ｃ）は、１つがＤＳＢ層の１００方向に沿い、他方はそれに垂直な、１００配向基板の１１０方向と一致する２つの垂直な劈開に沿った９００℃／１分の瞬時熱再結晶化アニールの後の図５（Ａ）の試料を示す。領域１６３は、基板の１００配向に再結晶化され、角度の付いた界面１６５及び／又は１６７によって１１０配向領域から分離される。
【００１０】
図５（Ｂ）−図５（Ｃ）の画像は、特許文献２に教示されている配向変更ＡＴＲ法が、特徴的に角度の付いた境界領域によって横方向に分離された異なる配向のＳｉ領域を含む構造体を提供できることを明らかにする。これらの境界領域の形態及び欠陥性は、種々の成長最前面の動力学、及び、再結晶化においてテンプレートにされる結晶面の初期配向に依存し、例えば、欠陥領域１７１は図５（Ｂ）の画像には存在するが、図５（Ｃ）の画像には存在しない。これらの特徴的に角度の付いた境界領域が従来技術では予想されない又は説明されない使用法を有する可能性を考慮すれば、それゆえに、特許文献２により教示されるハイブリッド配向ＡＴＲ法は、原の発明方法の範囲から離れることなく、これらの特徴的に独特の境界をもつＳｉ領域を生成するために使用することができるものと主張される。
【００１１】
コーナー欠陥の問題を解決する一方で、図４（Ａ）−図４（Ｅ）のＡＴＲ先行ＳＴＩの方法は、残念なことに別の問題を生じる。即ち、再結晶化及び高温欠陥除去アニールがＳＴＩ形成の前に実行される場合には、非ＡＴＲのＳｉ領域（又はアイランド）２０’は、下層の基板の配向に変換することにより「消失する」可能性がある。図５（Ｄ）は、この消失／変換プロセスの初期段階（即ち、１２５０℃までの緩やかな炉の上昇の後）における図５（Ｃ）のうちの１つに類似した断面を示す。画像は、（少なくとも１００配向基板に埋め込まれた１１０配向アイランドの場合に関して）非ＡＴＲ領域の消失は、縁部領域の横方向の移動によってではなく、緩やかな底部コーナーの丸み付き又は腐食によって進行することを示唆する。興味深いことには、１００配向Ｓｉ基板に埋め込まれた非ＡＴＲの１１０配向Ｓｉアイランドの安定性は、図４の２０’のような１１０配向アイランドの縁部が変更配向Ｓｉ領域１３０に隣接する場合にのみ問題となるように思われるが、その理由は、酸化物充填トレンチが隣接する１１０配向アイランド２０’が、その初期配向を損なわれずに高温欠陥除去アニールに耐えるからである。
【００１２】
【特許文献１】米国特許出願第１０／２５０，２４１号
【特許文献２】米国特許出願第１０／７２５，８５０号
【特許文献３】米国特許出願第１１／０３１，１４２号
【非特許文献１】Ｍ．Ｙｏｕｎｇ他、「異なる結晶配向を有するハイブリッド基板上に作成された高性能ＣＭＯＳ」、ＩＥＤＭ  ２００３  Ｐａｐｅｒ  １８．７
【非特許文献２】Ｊ．Ｐ．ｄｅ  Ｓｏｕｚａ及びＤ．Ｋ．Ｓａｄａｎａ、「半導体ハンドブック：材料、性質及び調製」中、Ｓ．Ｍａｈａｊａｎ編（Ｎｏｒｔｈ  Ｈｏｌｌａｎｄ，１９４４）、第３巻、ｐ．２０３３
【非特許文献３】Ｎ．Ｂｕｒｂｕｒｅ及びＫ．Ｓ．Ｊｏｎｅｓ、「イオン注入シリコン内での欠陥の生成及び発生に対する酸化物トレンチの影響」、Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．８１０  Ｃ４．１９（２００４）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献２のＡＴＲ法の別の問題は、配向変更に関して選択された領域から初期の配向情報を除去する手段として、イオン注入アモルファス化に依存していることである。これらの選択された領域におけるこのような結晶から非結晶への変換を達成するための代替の方法はまた、非常に望ましいことになる。
【課題を解決するための手段】
【００１４】
本発明は、（ｉ）ＡＴＲ領域におけるコーナー欠陥、及び、（ｉｉ）非ＡＴＲ領域の望ましくない配向変更の問題を防止する、低欠陥密度のハイブリッド配向基板を形成するためのＡＴＲの方法を提供する。
【００１５】
特に、本発明のＡＴＲ法は、初めに、特許文献２に説明される従来技術の処理ステップによりハイブリッド配向基板を製作するステップを含む。この‘８５０出願に開示される１つの実施形態において、ハイブリッド配向基板は、（ｉ）第１表面配向（例えば１１０配向）を有し、第２表面配向（例えば１００配向）を有する下層のＳｉ基板の上に配置された、Ｓｉの直接シリコン接合（ＤＳＢ）層を含む２層テンプレート・スタックを形成するステップと、（ｉｉ）アモルファス化領域及び初期配向領域を有するＤＳＢ層を残すように、ＤＳＢ層の選択された領域を下層のＳｉ基板層にいたるまでアモルファス化するステップと、（ｉｉｉ）第１温度又はそれ以下の温度で再結晶化アニールを実行してＤＳＢ層のアモルファス化領域を下層のＳｉ基板の配向を有する変更配向Ｓｉ領域に変換させるステップとによって形成される。次に、絶縁体充填の浅いトレンチ分離（ＳＴＩ）領域が、ＤＳＢ層の初期配向領域と変更配向領域を横方向に分離するために形成される。本発明によれば、分離領域は、少なくともＤＳＢ層の厚さと同じ深さまで延びる。絶縁体充填ＳＴＩ領域の形成後、従来技術の特許文献３に従い、所定位置にＳＴＩ領域を加えて、欠陥除去アニールを第１温度より高い第２温度又はそれ以下の温度で実行する。
【００１６】
より一般的には、本発明の方法は、
第１表面配向を有し、第２表面配向を有する下層の半導体基板の上に配置された、直接半導体接合層を含むハイブリッド配向基板であって、直接半導体接合層の選択された領域はアモルファス化され、第１温度又はそれ以下の温度で再結晶化アニールを受けて第２表面配向を有する直接半導体接合層の選択された領域をもたらす、ハイブリッド配向基板を準備するステップと、
第２表面配向を有する直接半導体接合層の選択された領域を、第１表面配向を有する直接半導体接合層の領域から横方向に分離するために、少なくとも直接半導体接合層の厚さと同じ深さまで延びる誘電体分離領域を形成するステップと、
第１温度より高い第２温度又はそれ以下の温度で欠陥除去アニールを実行するステップと
を含む。
【００１７】
アモルファス化及び低温再結晶化ステップの後、しかし欠陥除去アニール前にＳＴＩ形成を含むこのプロセス・フローは、上述の２つの問題、（ｉ）ＡＴＲ領域がＳＴＩに接触する場所でのコーナー欠陥と、（ｉｉ）高温欠陥除去アニール中における、非ＡＴＲ（初期配向）のＤＳＢ層領域の基板の配向への変換とを防止する。このプロセス・フローのもう少し複雑な変形においては、ＳＴＩ領域のトレンチが欠陥除去アニールの前に形成され、欠陥除去アニールの後で永続的な誘電体で充填され、それにより、ＳＴＩ充填物は欠陥除去アニールに耐えられるものという要件が削除される。両方のプロセス・フローにおいて、非ＡＴＲのＤＳＢ領域に隣接するＡＴＲ領域の境界は、再結晶化アニールの後に欠陥を含む可能性がある。しかしながら、これは、これらの欠陥の縁部領域がかなり局部的であり（典型的には、ＤＳＢ層の厚さの約半分に過ぎない幅を有する）、通常はＳＴＩによって置き替えられることになるので、問題ではない。
【００１８】
上で本発明の方法は、バルクＳｉ基板上のＳｉのＤＳＢ層の場合に関して特に説明されたが、それらはまた、他の基板（例えば、バルクＳｉ基板の代わりに、Ｓｉ・オン・インシュレータ（ＳＯＩ）又は半導体・オン・インシュレータ基板）により、他の半導体材料（例えば、Ｇｅ、ＳｉＧｅ合金のようなＳｉ含有半導体、ドーパントをさらに含むこれらの材料など）を含むＤＳＢ及び基板層により、及び／又は、歪み層と無歪み層の任意の組合せにより実施することができる。
【００１９】
さらに、（ｉ）ＳＴＩ形成の前にアモルファス化Ｓｉを再結晶化することによってＳｉ／ＳＴＩ境界におけるコーナー欠陥を防止すること、（ｉｉ）潜在的な欠陥境界領域Ｓｉを除去するために変更配向ＡＴＲ領域と初期配向の非ＡＴＲ領域との間の境界に配置される絶縁体充填の分離トレンチを用いること、及び、（ｉｉｉ）高温欠陥除去アニール中に、変更配向ＡＴＲ領域と初期配向の非ＡＴＲ・ＤＳＢ層領域の再結晶化後の大きさを、これらの領域を相互に横方向に分離するためにＳＴＩ又はＳＴＩ様構造を使用することによって保存することの重要な構想は、一般的には、本発明の範囲から離れることなく、特許文献２に記載されているハイブリッドＡＴＲ法の多数の変形に適用することができる。例えば、本発明は、低部アモルファス化及び上部テンプレートを利用するＡＴＲスキーム、又は、埋め込み絶縁体層がＡＴＲ後に作成されるスキームに適用することができる。
【００２０】
本発明のさらなる態様は、ハイブリッド配向基板の形成におけるイオン注入アモルファス化の代替又は補助としてレーザ誘起溶融の使用法を教示する。例えば、本明細書で及び特許文献２の原の方法において説明されている配向変更ＡＴＲ処理のために選択される２層テンプレート・スタックの領域には、異なる配向の上部及び下部Ｓｉ層を分離する接合界面より下の深さまで溶融するレーザ溶融プロセスを施すことができる。次に、結果として生じたレーザ溶融領域が、下部Ｓｉ層をテンプレートとして用いて溶融状態から再結晶化される。
【００２１】
より一般的には、ハイブリッド配向基板を形成するための本発明の方法のこの態様は、第１表面配向を有し、第２表面配向を有する下層の半導体基板層上に配置された、直接半導体接合層を含む出発基板を準備するステップと、直接半導体接合層の選択された領域を溶融し再結晶化して第２表面配向を有する直接半導体接合層の選択された領域をもたらすステップとを含む。
【００２２】
下層の半導体基板層は、例えば、バルク半導体ウェハ又は半導体・オン・インシュレータ層とすることができる。絶縁体充填の分離領域を、配向変更の溶融及び再結晶化のために選択された領域と、配向変更の溶融及び再結晶化のために選択されない領域との間に形成することができる。前述のように、付加的な欠陥除去アニールを再結晶化後に実行することができる。
【発明を実施するための最良の形態】
【００２３】
本発明は、これから、本出願に添付の図面を参照してより詳細に説明される。添付の図面において、類似の及び対応する要素は類似の参照番号で示される。また、本発明の種々の処理ステップ中の構造体を表す本発明の図面は例示の目的のために提供されるものであり、一定の尺度で描かれてはいないことに注意されたい。
【００２４】
初めに図６（Ａ）−６（Ｅ）を参照すると、これらは低欠陥密度のハイブリッド配向基板、即ち、コーナー欠陥が無く、残留する領域端欠陥が低濃度（＜１０７／ｃｍ２）であるハイブリッド配向基板を形成するための本発明の方法の好ましい実施形態のステップを示す画像による説明（断面図による）である。図６（Ａ）は、第１結晶配向を有する上部シリコン層２２０、第１結晶配向とは異なる第２結晶配向を有する下部シリコン層又は基板２３０、及びそれらの間の接合界面２４０を備えた出発基板２００を示す。図６（Ｂ）は、アモルファス化イオン注入６０を受けて、１つ又は複数のアモルファス化領域２５０及び非アモルファス化領域２２０’を生成した図６（Ａ）の基板２００を示す。図６（Ｂ）には示さないが、アモルファス化イオン注入６０は、典型的には、ブランケット注入であり、領域２２０’は、典型的には、ある型のフォトレジストによりマスクされる。アモルファス化領域２５０は、上部Ｓｉ層２２０の厚さ全体に及び、下部Ｓｉ層２３０内部にまで延びる。次に、アモルファス化領域２５０は初めの再結晶化アニールによって再結晶化され、下層のＳｉ層２３０（テンプレートとして機能する）の配向を有する変更配向Ｓｉ領域２６０を生成する。ここで、変更配向ＡＴＲ領域２６０は、図６（Ｃ）に示すように、下方で領域端欠陥２７０に隣接し、横方向で縁部領域２８０に隣接する。図６（Ｄ）は、誘電体充填の浅いトレンチ分離（ＳＴＩ）領域２９０などの誘電体分離領域の形成後の図６（Ｃ）の構造体を示すが、この領域２９０の位置及び大きさは、典型的には、欠陥縁部領域２８０を包含するように設計されることになる。次の高温アニーリング中に、非ＡＴＲ領域２２０’における初期配向の望ましくない配向変化を防止するために、分離領域２９０は界面２４０の下にまで延びている必要がある。次に、領域端欠陥２７０は、高温欠陥除去アニールによって除去されて、間にＳＴＩ領域２９０をもつ低欠陥密度の変更配向ＡＴＲ・Ｓｉ領域３１０と非ＡＴＲ初期配向Ｓｉ領域２２０’を有する、図６（Ｅ）のハイブリッド配向基板構造体３００が作成される。次に、ＦＥＴ及び他の回路素子（図示せず）などのデバイスが、当該技術分野で周知の技術を用いて基板３００上に製作されることになる。
【００２５】
図６（Ａ）の構造体を参照すると、Ｓｉ層２２０及び２３０の配向は、１００、１１０、１１１、並びに他の主要及び副次的なミラー指数から選択することができる。例えば、本発明の好ましい実施形態において、上部Ｓｉ層２２０は１１０配向を有し、下部Ｓｉ層２３０は１００配向を有することができる。代替的に、上部Ｓｉ層２２０は１００配向を有し、下部Ｓｉ層２３０は１１０配向を有することができる。
【００２６】
特許文献２及び特許文献３に論じられているように、図６（Ｂ）の構造体を図６（Ｃ）の構造体に変換するのに用いられる初めの再結晶化アニールは、例えば、約５００℃から約９００℃までの温度のような種々の従来技術の再結晶化条件のいずれかにより実行することができる。約１分から約２時間までの時間、不活性環境において約６００℃から約６５０℃までの範囲の温度でアニールすることが、特に好ましいと考えられる。一般に、アニール温度は再結晶化の適度な速度をもたらすのに十分に高く、しかし再結晶化がテンプレートによること（自発的及びランダムにではなく）を保証するのに十分に低くなければならない。特許文献２及び特許文献３には論じられていない付加的な考察は、再結晶化は非ＡＴＲ領域２２０’の完全性を保つのに十分に温和な条件下で実行する必要があるということである。しかしながら、非ＡＴＲ領域２２０’は再結晶化アニールに典型的に用いられる範囲内の全温度で安定であることが期待される。さらに、非ＡＴＲ領域２２０’のある程度の寸法の変化さえも許容されるが、その理由は、図５（Ｄ）に関連して上述したように、非ＡＴＲ領域２２０’の消失は縁部領域の横方向の移動によってではなく、緩やかな底部コーナーの丸み付きによって進行するからである。好適な再結晶化アニールを選択する指針として、検出可能なコーナーの丸み付きは、１０５０℃での２時間のアニールの後、図５（Ａ）−５（Ｄ）の試料において観察可能となることに注意されたい。
【００２７】
図６（Ｄ）の構造体を図６（Ｅ）の基板構造体３００に変換するために用いられる高温欠陥除去アニールに対する選択肢は、特許文献３に記載されており、引用により組み入れられる。特に、欠陥除去アニールは典型的には、所定位置の保護キャップ層を用いて、約１２００℃から約１３２０℃までの範囲の温度で実行されることに注意されたい。しかしながら、高温欠陥除去アニールは、残存する欠陥が後のデバイスの性能及び信頼性に悪影響を及ぼさない場合には、隋意に省略するか、あるいは、より低い温度（例えば、約１０００℃から約１２００℃までの範囲で）で実行することができることに留意されたい。興味深いことに、領域端損傷が消失し始める温度／時間の条件が、非ＡＴＲ領域が底部コーナーの丸み付きを示し始める条件とほとんど同じであることが分かった。
【００２８】
図７（Ａ）−図７（Ｆ）及び図８（Ａ）−図８（Ｅ）は、図６（Ａ）−図６（Ｅ）の方法の「処分可能なＳＴＩ充填」の変形の画像による説明（断面図による）である。特に、図７（Ａ）は、図６（Ａ）−図６（Ｂ）の構造体に関連して説明されたプロセス・ステップにより形成された、図６（Ｃ）の構造体を示す。図７（Ｂ）は、研磨停止としても機能するハードマスク層３２０を堆積しパターン付けした後の図７（Ａ）の構造体を示す。ハードマスク層３２０は、典型的には、薄い（約５ｎｍから約１０ｎｍの程度の）ＳｉＯ２下層及びより厚いシリコン窒化物上層を含むことになる。図７（Ｃ）は、キャビティ３３０を形成するトレンチ・エッチング後の図７（Ｂ）の構造体を示す。次に、キャビティ３３０は、１つ又は複数の処分可能な誘電体で部分的又は完全に充填されて、図７（Ｄ）（キャビティ３３０が誘電体３４０で部分的に充填される）又は図７（Ｅ）（キャビティ３３０が誘電体３４０’で完全に充填される）の構造体が形成される。誘電体３４０は、欠陥除去アニール中に、ハードマスク層３２０及びトレンチ３３０の側部の酸化を防止する。誘電体３４０は、ＳｉＯ２であり、ハードマスク層３２０に対して選択的に除去可能であることが好ましい。図７（Ｆ）は、領域端損傷ループ２７０を除去する欠陥除去アニール（詳細は図６に関連して上述された）の後の図７（Ｄ）の構造体を示す。図８（Ａ）は、処分可能な誘電体３４０の除去後の図７（Ｆ）の構造体を示す。図８（Ｂ）は、キャビティ３３０を充填又は過剰充填するための１つ又は複数の永続的な誘電体３５０の堆積の後の図８（Ａ）の構造体を示す。次に、誘電体３５０を平坦化し研磨停止３２０上で停止して、充填ＳＴＩ領域３５０’を有する図８（Ｂ）の構造体を形成する。最後に、研磨停止層３２０を除去して図８（Ｄ）の構造体を形成し、そしてＳＴＩ領域３５０’を少しエッチ・バックして平坦なＳＴＩ領域３５０”を有する図８（Ｅ）の構造体を形成する。
【００２９】
図６（Ａ）−図６（Ｅ）、図７（Ａ）−図７（Ｆ）及び図８（Ａ）−図８（Ｅ）のプロセス・フローは、バルクＳｉ基板上のＳｉのＤＳＢ層の場合に関して示されているが、同じプロセス・フローはまた、他の基板（例えば、バルクＳｉ基板の代わりにＳｉ・オン・インシュレータ（ＳＯＩ）又は半導体・オン・インシュレータ基板）を用いて、ＤＳＢ及び他の半導体材料（例えば、Ｇｅ、ＳｉＧｅ合金のようなＳｉ含有半導体、さらにドーパントを含むこれらの材料など）含む基板層を用いて、及び／又は、歪み層と無歪み層の任意の組合せを用いて、特許文献２に記載のいずれかの構造体を作成するために実施することができる。
【００３０】
図９（Ａ）−図９（Ｂ）は、ＳＯＩ基板上で実行された図６（Ａ）−図６（Ｅ）、図７（Ａ）−図７（Ｆ）及び図８（Ａ）−図８（Ｅ）のプロセス・フローに関する最初及び最終の構造体を示す画像による説明（断面図による）である。図９（Ａ）は、ハンドル・ウェハ５１０、埋め込み絶縁体層５２０、第１結晶配向を有するＤＳＢ層５３０、及び、第１配向とは異なる第２配向を有するＳＯＩ層５４０を備えた出発基板５００を示し、図９（Ｂ）は、原のＤＳＢ及びＳＯＩ層５３０及び５４０よりも小さな領域５３０’及び５４０’、ＳＴＩ領域５５０、並びに変更配向ＡＴＲ領域５６０を備えた最終構造体を示す。
【００３１】
上述のように、（ｉ）ＳＴＩ形成前にアモルファス化Ｓｉを再結晶化することによりＳｉ／ＳＴＩの境界におけるコーナー欠陥を防止すること、（ｉｉ）潜在的な欠陥境界領域Ｓｉを除去するために変更配向ＡＴＲ領域と初期配向の非ＡＴＲ領域との間の境界に配置される絶縁体充填の分離トレンチを用いること、及び、（ｉｉｉ）変更配向ＡＴＲ領域と初期配向の非ＡＴＲ・ＤＳＢ層領域の再結晶化後の大きさを、高温欠陥除去アニール中にこれらの領域を互いに横方向に分離するＳＴＩ又はＳＴＩ様構造を用いることによって保存することという重要な構想は、一般的に、本発明の範囲から離れることなく、特許文献２に記載のハイブリッドＡＴＲ法の多数の種々の変形に適用することができる。例えば、本発明は、底部アモルファス化及び上部テンプレートを利用するＡＴＲスキーム、あるいは、埋め込み絶縁体層がＡＴＲ後に作成されるスキームに適用することができる。
【００３２】
特に、低欠陥密度のハイブリッド配向半導体・オン・インシュレータ基板は、絶縁基板層上に、第１配向を有する第１の下部の単結晶半導体・オン・インシュレータ層、及び第１とは異なる第２配向を有する第２の上部の単結晶半導体層を備えた２層テンプレート層スタックを形成するステップと、２層テンプレート・スタックの下部の半導体層を選択された範囲でアモルファス化して局部的なアモルファス化領域を形成するステップと、第１温度又はそれ以下の温度における再結晶化アニールを実行して、下部半導体層のアモルファス化領域を上部半導体層の配向を有する変更配向Ｓｉ領域に変換するステップと、スタックの上部半導体層を除去して下部半導体層を露出させるステップと、下部半導体の初期配向領域と変更配向領域を横方向に分離し、絶縁基板層に接触する、絶縁体充填の浅いトレンチ分離（ＳＴＩ）領域を形成するステップと、第１温度より高い第２温度又はそれ以下の温度で欠陥除去アニールを実行するステップとを含む、底部アモルファス化／上部テンプレートのスキームを利用することによって達成することができる。
【００３３】
このプロセス・フローのステップは図１０（Ａ）−図１０（Ｆ）の画像による説明（断面図による）において示される。特に、図１０（Ａ）は、第１結晶配向を有する上部シリコン層６１０と、第１配向とは異なる第２結晶配向を有する下部シリコン層６２０と、それらの間の接合界面６３０を備えた出発基板６００を示す。下部シリコン層６２０は基板６５０の埋め込み絶縁体層６４０の上に配置される。図１０（Ｂ）は、アモルファス化イオン注入６６０を施して、１つ又は複数の、表面下のアモルファス化領域６７０及び非アモルファス化領域６６０’を作成した図１０（Ａ）の基板を示す。図６（Ｂ）には示されないが、アモルファス化イオン注入６６０は、典型的にはブランケット注入であり、領域６６０’は典型的には、ある型のフォトレジストによってマスクされることになる。アモルファス化領域６７０は、下部Ｓｉ層６２０の厚さ全体に及び、上部Ｓｉ層６１０内部にまで延びる。次に、アモルファス化領域６７０は、第１温度又はそれ以下の温度における再結晶化アニールにより再結晶化され、上層のＳｉ層６１０（テンプレートとして機能する）の配向を有する変更配向ＡＴＲのＳｉ領域６８０を生成する。図１０（Ｃ）に示すように、ここでＡＴＲ領域６８０は、上方で「領域開始端」欠陥６９０に隣接し、横方向で欠陥縁部領域７００に隣接する。図１０（Ｄ）は、熱酸化／ウェット・エッチング又は化学機械研磨のようなプロセスによる上部Ｓｉ層６１０の除去後の図１０（Ｃ）の構造体を示す。図１０（Ｅ）は、典型的には欠陥縁部領域７００を包含する誘電体充填の浅いトレンチ分離（ＳＴＩ）領域７２０などの誘電体分離領域の形成後の図１０（Ｄ）の構造体を示す。
【００３４】
次に、領域開始端欠陥６９０が高温欠陥除去アニールにより除去され、同一平面の、第１結晶配向を有する低欠陥密度の変更配向ＡＴＲのＳｉ領域７６０と、第２（初期）結晶配向を有する非ＡＴＲのＳｉ領域６６０’と、それらの間のＳＴＩ領域７２０とを有する図１０（Ｆ）のハイブリッド配向基板構造体７５０が作成される。次に、ＦＥＴ及び他の回路素子（図示せず）のようなデバイスが、当業者に周知の技術を用いて基板７５０上に製作される。
【００３５】
図１０（Ａ）−図１０（Ｆ）のプロセス・フローに関する再結晶化アニール及び欠陥除去アニールのための条件は、図６（Ａ）−図６（Ｅ）のプロセス・フローに関連して説明されたものに類似しているべきである。図７（Ａ）−図７（Ｆ）及び図８（Ａ）−図８（Ｅ）のプロセス・フローの場合のように、図１０（Ａ）−図１０（Ｆ）の絶縁体充填トレンチは、欠陥除去アニールの前に処分可能な絶縁体で充填又は部分的に充填することができ、この処分可能な絶縁体は欠陥除去アニール後に永続的な絶縁体で置き替える。
【００３６】
高温アニーリングは、異なる配向のＳｉ基板に埋め込まれた１つの配向の単結晶Ｓｉアイランド領域に対して、基板の配向をもつアイランドを残す配向変更を引き起こすことができるという観察は、本発明のための主要な動機づけ、及び防止するべき問題の両方として前述の背景技術の節で紹介した。しかしながら、この影響をもたらす同じアニール条件は、サイズ、形状及び／又はこのようなアイランドの数を変更するために好都合に及び意識的に、場合により用いることができることに注意されたい。例えば、図５（Ｄ）に示されるように、ある温度の範囲におけるアニールは、アイランドの底部コーナーの丸み付けをもたらすことができ、あるいは、それらを完全に消失させることができる。
【００３７】
代替的に、選択されたアイランドを、残りの（保護されていない）アイランドを消失させるのに十分な時間／温度条件でアニールする前に、保護用の（充填された又は空の）トレンチでそれらを横方向に囲むことによって保護することができる。
【００３８】
本発明のさらなる態様は、イオン注入アモルファス化の代替又は補助としてレーザ誘起溶融の使用法を教示する。例えば、本明細書及び特許文献２の原の方法において説明されている、配向変更ＡＴＲ処理のために選択された２層テンプレート・スタックの領域に、異なる配向を有する上部及び下部Ｓｉ層を分離する接合界面より下の深さまで溶融するレーザ溶融法を施すことができる。次に、結果として生じるレーザ溶融領域は、下部Ｓｉ層をテンプレートとして用いて、溶融状態から再結晶化される。
【００３９】
レーザ溶融を用いる主要な問題は、溶融の深さが、（ｉ）配向変更を受ける領域内では接合界面を越えて延び（下部Ｓｉ層からのテンプレートを保証するため）、及び、（ｉｉ）配向変更を受けない領域内では、上部Ｓｉ層内部に止まる（上部Ｓｉ層からのテンプレートを保証して初期配向に戻すため）とういう要件である。これらの要件は、深い溶融（及びレーザ・フルエンスの最大吸収）が望ましいＳｉ領域の上に反射防止（ＡＲ）コーティング層、及び、浅い溶融又は溶融しないことが望ましいＳｉ領域の上には無コーティング又は高反射性層を用いて、ブランケット・レーザ照射を使用することによって最も容易に満たされる。横方向のテンプレートを最小にするためには、レーザ照射をＳＴＩが所定の位置に置かれた後に実行することができる。溶融深さの制御及び選択性はまた、レーザ溶融すべき領域をイオン注入を用いてアモルファス化することにより改善することができるが、その理由はアモルファスＳｉが結晶Ｓｉより数百℃低い融点を有し、従って、結晶Ｓｉを溶融させる閾値よりも低いフルエンスにおいて溶融させることができるためである。
【００４０】
本発明は、その好ましい実施形態に関して特に示され説明されたが、本発明の趣旨及び範囲から離れることなく、形態及び詳細における前述及び他の変更を施すことができることが当業者により理解されるであろう。それゆえに、本発明は、説明され例証された通りの形態及び詳細には限定されず、添付の特許請求の範囲内に含まれることが意図されている。
【図面の簡単な説明】
【００４１】
【図１】図１（Ａ）−図１（Ｄ）は、ハイブリッド配向Ｓｉ基板を形成するための理想的な上部アモルファス化／下部テンプレートのＳＴＩ先行ＡＴＲの従来技術のプロセスを示す画像による説明（断面図による）である。
【図２】図２（Ａ）−図２（Ｂ）は、図１の従来技術のＳＴＩ先行ＡＴＲのプロセスの後に残る欠陥の型及び位置を示す画像による説明（断面図による）である。
【図３】図３（Ａ）−図３（Ｅ）は平面図（Ａ及びＢ）及び断面図（Ｃ−Ｅ）による変更配向ＡＴＲ領域を含むＦＥＴデバイスに関するコーナー欠陥の幾何学的形状を示す。
【図４】図４（Ａ）−図４（Ｅ）は、ハイブリッド配向Ｓｉ基板を形成するための理想的な上部アモルファス化／底部テンプレートのＡＴＲ先行ＳＴＩの従来技術のプロセスを示す画像による説明（断面図による）である。
【図５】図５（Ａ）−図５（Ｄ）は、初めに１００配向Ｓｉハンドル・ウェハ上に１１０配向ＳｉＤＳＢ層を含んだハイブリッド配向基板に関する、ＡＴＲ領域と非ＡＴＲ領域の間の境界領域の断面の、アモルファス化後で再結晶化前（Ａ）、９００℃の再結晶化アニール後（Ｂ及びＣ）、及び１２５０℃のアニール後（Ｄ）、のＳＥＭ画像を示す
【図６】図６（Ａ）−図６（Ｅ）は、低欠陥密度のハイブリッド配向基板を形成するための本発明の方法の好ましい実施形態のステップを示す画像による説明（断面図による）である。
【図７】図７（Ａ）−図７（Ｆ）は、図６（Ａ）−図６（Ｅ）に示される方法の「処分可能なＳＴＩ充填」の変形を示す画像による説明（断面図による）である。
【図８】図８（Ａ）−図８（Ｅ）は、図６（Ａ）−図６（Ｅ）に示される方法の「処分可能なＳＴＩ充填」の変形を示す画像による説明（断面図による）である。
【図９】図９（Ａ）−図９（Ｂ）は、図６（Ａ）−図６（Ｅ）、図７（Ａ）−図７（Ｆ)、及び図８（Ｇ)−図８（Ｋ）の方法のＳＯＩバージョンに関する最初及び最終の構造体を示す画像による説明（断面図による）である。
【図１０】図１０（Ａ）−図１０（Ｆ）は、アモルファス化／上部テンプレートの場合に関する本発明の方法を示す画像による説明（断面図による）である。
【符号の説明】
【００４２】
１０、２００、５００、６００：出発基板
１０’：基板
２０、２２０、６１０：上部シリコン層
２０’、２２０’、６６０’：非アモルファス化領域
３０、２３０、６２０：下部シリコン層（基板）
４０、２４０：界面
５０、１５０、２９０：浅いトレンチ分離（ＳＴＩ）領域
６０、６６０：アモルファス化イオン注入
７０、１２０、２５０、６７０：アモルファス化領域
８０、３００、７５０：ハイブリッド配向基板
９０、１３０、２６０：変更配向Ｓｉ領域
９７、２７０：領域端欠陥
９９：コーナー欠陥
１１２：ＦＥＴ
１１８：円で囲まれた領域
１４０：潜在的欠陥縁部領域
１４０’：アニールされた縁部領域
１５５：アモルファス化領域
１５７：１００配向基板
１５９：非アモルファス化１１０配向ＤＳＢ領域
１６１、６３０：接合界面
１６３：領域
１６５、１６７：界面
１７１：欠陥領域
２８０：縁部領域
３１０、７６０：低欠陥変更配向ＡＴＲＳｉ領域
３２０：ハードマスク層
３３０：キャビティ
３４０：誘電体
３５０：永続的な誘電体
３５０’：充填ＳＴＩ領域
３５０”：平坦化ＳＴＩ領域
５１０：ハンドル・ウェハ
５２０、６４０：埋め込み絶縁体層
５３０：ＤＳＢ層
５４０：ＳＯＩ層
５５０：ＳＴＩ領域
５６０：変更配向ＡＴＲ領域
６５０：基板
６９０：領域開始端部欠陥
７００：欠陥縁部領域
【図１】
2008543081.tif 000003
【図２】
2008543081.tif 000004
【図３】
2008543081.tif 000005
【図４】
2008543081.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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2008543081.tif 000013
2008543081.tif 000014
2008543081.tif 000015
【国際調査報告】
2008543081.tif 000016
2008543081.tif 000017
2008543081.tif 000018