(57)【要約】第１の半導体デバイス上のフラッシュメモリセルを、第２の半導体デバイス上のＲＯＭメモリセルに変換する方法であって、第１および第２の半導体デバイスのそれぞれは、半導体基板上に配置されて、同一のデバイス部、並びに、当該デバイス部をフラッシュメモリセルおよびＲＯＭメモリセルにそれぞれ配線するための、同一の書込みスキームをそれぞれ具え、フラッシュメモリセルは、少なくとも１つの不揮発性技術のマスクを用いて、不揮発性メモリ技術において製造され、さらに、アクセストランジスタ、並びに、浮遊ゲートおよび制御ゲートを含む浮遊トランジスタを具え、ＲＯＭメモリセルは、少なくとも１つのベースラインマスクを用いて、ベースライン技術において製造され、単一のゲートトランジスタを具え、少なくとも１つのベースラインマスクのレイアウトを操作するステップを含み、当該操作ステップは、フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインマスクのレイアウトに組み込むステップと、少なくとも１つのベースラインマスクから、フラッシュメモリセルのレイアウトからの浮遊トランジスタのレイアウトを除去し、さらに、フラッシュメモリセルのアクセストランジスタのレイアウトを、ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして設計することによって、少なくとも１つのベースラインマスクにおけるフラッシュメモリセルのレイアウトを、ＲＯＭメモリセルのレイアウトに変換するステップとを含む変換方法。
2008520093.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体デバイス上のフラッシュメモリセルを、第２の半導体デバイス上のＲＯＭメモリセルに変換する方法であって、前記第１および第２の半導体デバイスのそれぞれは、半導体基板上に構成されて、同一のデバイス部と、当該デバイス部をフラッシュメモリセルおよびＲＯＭメモリセルにそれぞれ配線するための同一の配線スキームとを具え、
前記フラッシュメモリセルは、少なくとも１つの不揮発性技術のマスクを用いて不揮発性メモリ技術において製造され、且つアクセストランジスタと浮遊ゲートおよび制御ゲートを含む浮遊トランジスタとを具え、
前記ＲＯＭメモリセルは、少なくとも１つのベースラインマスクを用いてベースライン技術において製造され、且つ単一のゲートトランジスタを具え、
前記変換する方法は、前記少なくとも１つのベースラインマスクのレイアウトを操作するステップを含み、当該操作ステップは、
‐前記フラッシュメモリセルのレイアウトを、前記少なくとも１つのベースラインマスクのレイアウトに組み込むステップと、
‐前記少なくとも１つのベースラインマスクから、前記フラッシュメモリセルのレイアウトにおける浮遊トランジスタのレイアウトを除去し、さらに、前記フラッシュメモリセルのアクセストランジスタのレイアウトを、前記ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして指定することによって、前記少なくとも１つのベースラインマスクに組み込まれる前記フラッシュメモリセルのレイアウトを前記ＲＯＭメモリセルのレイアウトに変換するステップとを含むフラッシュ−ＲＯＭ変換方法。
【請求項２】
請求項１に記載のフラッシュ−ＲＯＭ変換方法において、
前記フラッシュメモリセルが第２のフラッシュメモリセルと対を成して、当該２つのフラッシュメモリセルは共通のコンタクトを共有し、さらに、
前記少なくとも１つのベースラインマスクの操作ステップが、
‐前記少なくとも１つのベースラインマスクから、前記共通のコンタクトを除去するステップと、
‐もと前記浮遊トランジスタの場所に、ＲＯＭメモリセルコンタクトのためのレイアウトを作成するステップとを含むフラッシュ−ＲＯＭ変換方法。
【請求項３】
請求項２に記載のフラッシュ−ＲＯＭ変換方法において、
前記ＲＯＭメモリセルコンタクトのためのレイアウトを作成するステップが、プログラムコード内のビットのビット値に従って前記ＲＯＭメモリセルをプログラムするために、前記少なくとも１つのベースラインマスクを変更するステップを含み、前記プログラムコードは、使用時に、前記第２の半導体デバイスに機能を付与するものであり、前記ビットは、前記ＲＯＭメモリセルに記憶されるように構成されているフラッシュ−ＲＯＭ変換方法。
【請求項４】
請求項３に記載のフラッシュ−ＲＯＭ変換方法において、
前記ビット値は、第１のビット状態の値または第２のビット状態の値のいずれかの値を有し、
前記少なくとも１つのベースラインマスクを変更するステップにおいて、前記ＲＯＭメモリセルコンタクトのためのレイアウトを作成するステップは、前記記憶されるビットが前記第１のビット状態の値および前記第２のビット状態の値のうちのいずれか１つの所定の値を有するときにのみ実行するフラッシュ−ＲＯＭ変換方法。
【請求項５】
請求項２に記載のフラッシュ−ＲＯＭ変換方法において、
前記少なくとも１つのベースラインを操作するステップが、
前記第２の半導体デバイスの２つの近接するメタライゼーションレベル間のビア用のレイアウトを作成するステップと、
プログラムコード内のビットのビット値に従って前記ＲＯＭメモリセルをプログラムするための前記ビア用のレイアウトを作成するために、前記少なくとも１つのベースラインマスクを変更するステップとを含み、前記プログラムコードは、使用時に、前記第２の半導体デバイスに機能を付与するものであり、前記ビット値は、前記ＲＯＭメモリセルに記憶されるように構成されているフラッシュ−ＲＯＭ変換方法。
【請求項６】
請求項５に記載のフラッシュ−ＲＯＭ変換方法において、
前記ビット値は、第１のビット状態の値または第２のビット状態の値のいずれかの値を有し、前記少なくとも１つのベースラインを操作するステップにおいて、前記ビアの作成は、前記記憶されるビットが、前記第１のビット状態の値および前記第２のビット状態の値のうちのいずれか１つの所定の値を有するときにのみ実行するフラッシュ−ＲＯＭ変換方法。
【請求項７】
前記請求項２〜６のいずれか１項に記載のフラッシュ−ＲＯＭ変換方法において、
前記ＲＯＭメモリセルコンタクトが、コンタクトスタッドを含むフラッシュ−ＲＯＭ変換方法。
【請求項８】
前記請求項２〜７のいずれか１項に記載のフラッシュ−ＲＯＭ変換方法において、
前記少なくとも１つのベースラインマスクが、前記除去された共通のコンタクトの場所に、フィールド酸化膜または浅いトレンチ分離領域を規定するように操作されるフラッシュ−ＲＯＭ変換方法。
【請求項９】
請求項１に記載のフラッシュ−ＲＯＭ変換方法において、
前記フラッシュメモリセルが、第２のフラッシュメモリセルと対を成して、当該２つのフラッシュメモリセルは共通のコンタクトを共有し、さらに、
前記少なくとも１つのベースラインマスクの操作ステップが、
‐前記少なくとも１つのベースラインマスクから、前記浮遊トランジスタのレイアウトを除去するステップと、
‐前記共通のコンタクトと前記シングルゲートトランジスタとの間の接続パスのためのレイアウトを作成するステップとを含むフラッシュ−ＲＯＭ変換方法。
【請求項１０】
請求項９に記載のフラッシュ−ＲＯＭ変換方法において、
前記接続パスのためのレイアウトを作成するステップが、プログラムコード内のビットのビット値に従って前記ＲＯＭメモリセルをプログラムするために、前記少なくとも１つのベースラインマスクを変更するステップを含み、前記プログラムコードは、使用時に、前記第２の半導体デバイスに機能を付与するものであり、前記ビット値は、前記ＲＯＭメモリセルに記憶されるように構成されているフラッシュ−ＲＯＭ変換方法。
【請求項１１】
請求項１０に記載のフラッシュ−ＲＯＭ変換方法において、
前記ビット値は、第１のビット状態の値または第２のビット状態の値のいずれかの値を取り、前記少なくとも１つのベースラインマスクを変更するステップにおいて、前記接続パスのためのレイアウトを作成するステップは、前記記憶されるビットが前記第１のビット状態の値および前記第２のビット状態の値のうちいずれか１つの所定の値を有するときにのみ実行するフラッシュ−ＲＯＭ変換方法。
【請求項１２】
請求項１１に記載のフラッシュ−ＲＯＭ変換方法において、
前記少なくとも１つのベースラインマスクが、前記少なくとも１つのベースラインマスクを変更するステップにおいて、前記接続パスのためのレイアウトの作成が実行されない場合に、前記除去された浮遊トランジスタの場所に、フィールド酸化膜または浅いトレンチ分離領域を規定するように操作されるフラッシュ−ＲＯＭ変換方法。
【請求項１３】
請求項１〜１２のいずれか１項に記載のフラッシュ−ＲＯＭ変換方法において、
前記少なくとも１つのベースラインマスクが、
‐アクティブ領域を規定するためのマスク、
‐ポリシリコン領域を規定するためのマスク、
‐コンタクト領域を規定するためのマスク、
‐局部的な相互接続領域を規定するためのマスク、および、
‐前記第２の半導体デバイスの上に低濃度ドープ領域を規定するための少なくとも１つのマスク、
のうち少なくとも１つを含むフラッシュ−ＲＯＭ変換方法。
【請求項１４】
請求項１〜１３のいずれか１項に記載のフラッシュ−ＲＯＭ変換方法において、
前記フラッシュメモリセルが、前記配線スキームと前記フラッシュメモリセルとの間に配置されて前記フラッシュメモリセルの動作を制御するための周辺回路を具え、さらに、
前記少なくとも１つのベースラインマスクを操作するステップが、前記周辺回路に含まれる任意のｎチャネルおよびｐチャネルデバイスを、それぞれ、ベースラインのＣＭＯＳのｎチャネルおよびｐチャネルデバイスに変換するために、前記少なくとも１つのベースラインマスクを変更するステップを含み、
当該変更が、
‐ｐウェルおよびｎウェル領域を規定するための少なくとも１つのマスクのレイアウト、
‐ゲート酸化膜領域を規定するためのマスクのレイアウト、および、
‐前記第２の半導体デバイス上に低濃度ドープ領域を規定するための少なくとも１つのマスクのレイアウト
のうち少なくとも１つの関係する、フラッシュ−ＲＯＭ変換方法。
【請求項１５】
請求項１〜１４のいずれか１項に記載のフラッシュ−ＲＯＭ変換方法において、
前記第２の半導体デバイスの製造が、前記少なくとも１つのベースラインマスクを用いるリソグラフィ処理を含むフラッシュ−ＲＯＭ変換方法。
【請求項１６】
フラッシュメモリセルを具える第１の半導体デバイスから変換された、ＲＯＭメモリセルを具える第２の半導体デバイスであって、
前記第１および第２の半導体デバイスは、それぞれ、同一のデバイス部と、当該デバイス部を前記フラッシュメモリセルおよび前記ＲＯＭメモリセルにそれぞれ配線するための同一の配線スキームとを具え、
前記フラッシュメモリセルが、リソグラフィ処理中に、
‐前記フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインマスクのレイアウトに組み込み、
‐前記少なくとも１つのベースラインマスクから、前記フラッシュメモリセルのレイアウトにおける浮遊トランジスタのレイアウトを除去し、さらに、前記フラッシュメモリセルのアクセストランジスタのレイアウトを、前記ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして指定することによって、前記少なくとも１つのベースラインマスクに組み込まれる前記フラッシュメモリセルのレイアウトを前記ＲＯＭメモリセルのレイアウトに変換することによって、
前記ＲＯＭメモリセルに置き換えられている半導体デバイス。
【請求項１７】
請求項１に記載の方法に従って、前記ベースラインマスクのレイアウトについての計算を実行するための計算機プログラムであって、
当該計算機プログラムは、計算機に読み込まれた後に、前記ベースライン技術において用いられる、少なくとも１つのベースラインマスクのレイアウトを操作する以下のステップ、すなわち
‐フラッシュメモリセルのレイアウトを、前記少なくとも１つのベースラインマスクのレイアウトに組み込むステップ、および、
‐前記少なくとも１つのベースラインマスクから、前記フラッシュメモリセルのレイアウトにおける浮遊トランジスタのレイアウトを除去し、さらに、前記フラッシュメモリセルのアクセストランジスタのレイアウトを、前記ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして指定することによって、前記少なくとも１つのベースラインマスクにおける前記フラッシュメモリセルのレイアウトを、前記ＲＯＭメモリセルのレイアウトに変換するステップを含むステップを、
前記計算機に実行させる計算機プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリをＲＯＭメモリへ変換する方法に関する。また、本発明は、そのような変換されたＲＯＭメモリを具える半導体デバイスにも関する。
【背景技術】
【０００２】
現行のＵＬＳＩ技術では、半導体デバイスの多くを‘システム・オン・チップ’（ＳＯＣ）デバイスとして製造している。このようなシステム・オン・チップでは、最初に別個に製造した素子構造を、単一のチップに一体化する。これにより、例えば、アナログ、バイポーラ、（不揮発性）メモリおよび論理ＣＭＯＳ技術を、微小な半導体領域上に組み合わせることができる。
【０００３】
通常、ベースライン技術の主流のプロセスは拡張されて、１つ以上の他の技術がオプションとして組み込まれる。典型的には、このベースライン技術は、シングルレベルのポリシリコン製造技術を要するＣＭＯＳ技術に関連する。このベースライン技術に、例えば、アナログ、バイポーラおよび（不揮発性）メモリのような、マルチレベルのポリシリコン製造技術を要する他の技術が組み込まれる。
【０００４】
ＳＯＣデバイスの多くには、プログラム可能な不揮発性メモリ部が組み込まれている。このプログラム可能な不揮発性メモリとは、例えば、フラッシュメモリである。
【０００５】
フラッシュメモリをＳＯＣデバイスで用いて、ＳＯＣデバイスの機能をプログラムすることができる。すなわち、フラッシュメモリに格納されたプログラムで、ＳＯＣデバイスの機能を制御することができる。特に、そのようなＳＯＣを具える製品の開発段階では、プログラムコードのいくつかの修正が必要となる場合があるため、フラッシュメモリは有益である。
【０００６】
このプログラムコードは、製品の開発後に完成する。このような場合、もはやＳＯＣデバイス上でフラッシュメモリを用いる必要はなく、プログラムコードの保持には、ＲＯＭ（読み出し専用メモリ）のような、より永久的な不揮発性のメモリで十分である。
【０００７】
多くの場合、フラッシュメモリを具えるＳＯＣデバイスのコストは、ＲＯＭメモリを具えるＳＯＣデバイスと比べ相対的に高くなるが、これは、フラッシュメモリの製造には、上述のようなＣＭＯＳ技術のベースライン技術には属さない、付加的な処理工程を必要とするためである。対してＲＯＭメモリは、ベースライン技術によって製造することができる。
【０００８】
しかしながら、ＳＯＣデバイスを再設計して、フラッシュメモリをコード化したＲＯＭメモリと完全に置き換えるのはコストがかかる。一般に、このような置き換えには、メモリのレイアウトおよびそのオンチップワイヤ配線の再配置が必要となる。従って、そのような場合は、全てのマスクを再設計しなくてはならなくなる。
【０００９】
米国特許６７１７２０８号には、ＲＯＭメモリに変換することでフラッシュメモリを無効にし、メモリコンテンツを保護する手法が開示されている。この手法は、ゲートマスクおよび埋め込みコードマスクを、所与のフラッシュメモリセルの上に配置するステップを含む。その後、そのセルの基板レイヤーの内部に、論理的に加算されたマスクを経てフィールド酸化膜を製造する。フィールド酸化膜の形成によって無効化された特定のセルは別として、この手法は、変換されたセルはそのまま残す。
【００１０】
不都合なことに、（フラッシュメモリセルの作成を含む）全プロセスフローはそのままとし、上述のゲートマスクおよび埋め込みコードマスクを配置するステップを変更しているだけである。さらに、この従来技術は、フラッシュメモリを、単に部分的にＲＯＭメモリセルに変換することを意図するものである。
【００１１】
従来技術の米国特許６８０３２８３号から、ＬＤＤ領域の埋め込みステップを操作することによって、フラッシュメモリセルを常にオフのＭＯＳＦＥＴに変換することができる手法が既知である。この手法では、１つまたは複数のＬＤＤ埋め込みマスクを、格納すべきプログラムコードに従って変更する必要がある。不都合なことに、この手法は十分にロバストでなく、そのようなデバイスのオン電流は非常に大きくなってしまうおそれがある。
【００１２】
さらに、ＵＳ２００４／０１９５５８９号には、浮遊ゲートのチャネル領域に、チャネルの導電型とは逆の導電型の不純物を埋め込むことで、フラッシュメモリセルからＲＯＭメモリセルを製造する手法が開示されている。この目的のためには、格納すべきプログラムコードに従ってフラッシュメモリセルを変えるために、既存のマスクを変更しなければならない。このことは、ビット線電流の大きさおよび周辺回路に対する不都合が推測される。
【００１３】
従来の手法は、全体的に、製造工程の比較的早い段階でＳＯＣデバイスの製造プロセスを変更する必要がある、という点で不都合である。ＲＯＭメモリへのプログラムコードの組み込み（すなわち、カスタム化）中、ＳＯＣデバイスは、製造工程の早い段階でそれらの顧客固有のプログラムコードを取得するため、ファウンダリにとって好適な大量生産プロセスの柔軟性が低減されてしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、フラッシュメモリをＲＯＭメモリに変換する手法であって、フラッシュメモリのレイアウトをＲＯＭメモリのレイアウトに再設計することなく、フラッシュ−ＲＯＭ変換された“システム・オン・チップ”デバイスを、ベースラインプロセスで完全に製造できるようにする手法を提供することにある。
【課題を解決するための手段】
【００１５】
この目的は、第１の半導体デバイス上のフラッシュメモリセルを、第２の半導体デバイス上のＲＯＭメモリセルへ変換する方法によって達成され、ここで、この第１および第２の半導体デバイスは、それぞれ半導体基板上に配置されて、同一のデバイス部分、並びに、その同一のデバイス部分をフラッシュメモリセルおよびＲＯＭメモリセルに配線するための、同一の書込みスキームを含む。フラッシュメモリセルは、少なくとも１つの不揮発技術のマスクを用いる不揮発性メモリ技術において製造され、アクセストランジスタおよび浮遊トランジスタを具えており、この浮遊トランジスタは、浮遊ゲートおよび制御ゲートを具える。ＲＯＭメモリセルは、少なくとも１つのベースラインマスクを用いるベースライン技術で製造され、単一のゲートトランジスタを具える。この方法は、少なくとも１つのベースラインマスクのレイアウトを操作するステップを含み、その操作ステップは、
‐フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインマスクのレイアウトに組み込むステップと、
‐少なくとも１つのベースラインマスクから、フラッシュメモリセルのレイアウトにおける浮遊トランジスタのレイアウトを除去し、さらに、フラッシュメモリセルのアクセストランジスタのレイアウトを、ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして指定することによって、少なくとも１つのベースラインマスクにおけるフラッシュメモリセルのレイアウトをＲＯＭメモリセルのレイアウトに変換するステップとを含む。
【００１６】
本発明は、ＲＯＭメモリセルの位置が、フラッシュメモリセルの位置に対して本質的には変化しない、という利点を提供するものである。従って、（レイアウトおよびオンチップ配線の）設計は影響を受けず、ＲＯＭメモリセルのコーディングは、フラッシュメモリセルに格納されているコードと一致することになる。それゆえ、新たなエラー源が生じるリスクが最小限に保たれる。
【００１７】
本発明は、第１の好適な実施例において上述の方法に関連しており、フラッシュメモリセルは、共通のコンタクトを共有する第２のフラッシュメモリセルと対を成し、少なくとも１つのベースラインマスクの操作ステップは、以下のステップ、すなわち
‐少なくとも１つのベースラインマスクから、共通のコンタクトのレイアウトを除去するステップと、
‐もと浮遊トランジスタの位置に、ＲＯＭメモリセルのコンタクト用のレイアウトを作成するステップと、
を含む。
【００１８】
この実施態様において、フラッシュメモリセルにおいて開発されたプログラムコードは、ＲＯＭセルコンタクトの段階で組み込まれる。本発明は、製造プロセスの比較的後半の工程で行われるカスタマイズ化と無関係に、フレキシブルな方法で、所与のタイプのＳＯＣデバイスに対するベースライン技術のプロセスフローを実行できる、という利点を提供する。
【００１９】
本発明は、第２の好適な実施例において上述の手法に関連しており、フラッシュメモリセルは、共通のコンタクトを共有する第２のフラッシュメモリセルと対を成し、少なくとも１つのベースラインマスクの操作ステップは、以下のステップ、すなわち
‐少なくとも１つのベースラインマスクから、浮遊トランジスタのレイアウトを除去するステップと、
‐共通のコンタクトとシングルゲートトランジスタとの間を接続するパスを作成するステップと、
を含む。
【００２０】
この実施態様では、フラッシュメモリセルにおいて開発されたプログラムコードは、ＲＯＭメモリセルのシングルゲートトランジスタと１つのコンタクトとの間のアクティブ領域接続の段階で組み込まれる。本発明は、ここでは、ベースラインマスクの操作を、比較的最小限に、かつ比較的簡単にする、という利点を提供する。
【００２１】
さらに、本発明によれば、セルと周辺回路との間の配線を変えずに、フラッシュメモリセルおよびフラッシュメモリセルの周辺回路をベースライン技術のトランジスタに変換するため、少なくともＲＯＭメモリセルからの読出し動作の特性を、フラッシュメモリセルからの読出し動作と等しいままにすることができる。
【００２２】
また、本発明は、フラッシュメモリセルを具える第１の半導体デバイスから変換されたＲＯＭメモリセルを具える半導体デバイスにも関し、この第１および第２の半導体デバイスは、同一のデバイス部分、並びに、その同一のデバイス部分をフラッシュメモリセルおよびＲＯＭメモリセルに配線するための、同一の配線スキームをそれぞれ含み、このフラッシュメモリセルは、リソグラフィ処理中に、
‐フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインマスクのレイアウトに組み込み、
‐少なくとも１つのベースラインマスクから、フラッシュメモリセルのレイアウトにおける浮遊トランジスタのレイアウトを除去し、さらに、フラッシュメモリセルのアクセストランジスタのレイアウトを、ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして指定することによって、少なくとも１つのベースラインマスクにおけるフラッシュメモリセルのレイアウトを、ＲＯＭメモリセルのレイアウトに変換することによって、ＲＯＭメモリセルに変換される。
【００２３】
さらに、本発明は、フラッシュ−ＲＯＭ変換方法に従って、ベースラインマスクのレイアウト上で計算を実行するためのコンピュータプログラムに関し、このコンピュータプログラムは、コンピュータに読込まれた後、当該コンピュータに、ベースライン技術において用いられる少なくとも１つのベースラインマスクのレイアウトを操作するステップ、すなわち
‐フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインレイアウトに組み込むステップと、
‐少なくとも１つのベースラインマスクから、フラッシュメモリセルのレイアウトにおける浮遊トランジスタのレイアウトを除去し、さらに、フラッシュメモリセルのアクセストランジスタのレイアウトを、ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして指定することによって、少なくとも１つのベースラインマスクにおけるフラッシュメモリセルのレイアウトを、ＲＯＭメモリセルのレイアウトに変換するステップを実行させる。
【発明を実施するための最良の形態】
【００２４】
これ以降に、幾つかの図面を参照して本発明を説明していくが、図面は例示するためだけのもので、添付の請求の範囲において規定される保護の範囲を制限するものではない。
【００２５】
図１は、ＳＯＣデバイスのフラッシュ−ＲＯＭ変換の概略図である。
【００２６】
第１のＳＯＣデバイス１００は、ベースライン技術によって製造されるデバイス部１１０を具える。デバイス部１１０の内部には、フラッシュセクション１２０が組み込まれている。デバイス部１１０とフラッシュセクションとの間の配線スキームは、象徴的に領域１２５で示す。フラッシュメモリセクション１２０は、周辺回路１３０とフラッシュメモリ部１４０とを具える。周辺回路１３０は、１つの側面がデバイス部１１０の配線スキーム１２５に接続され、さらに、別の側面がフラッシュメモリ部１４０に接続されている。フラッシュメモリ部１４０は、多数のフラッシュメモリセルを含み、その多数のフラッシュメモリセルの内部に、プログラムコードＣを保持するように構成されている。プログラムコードＣは、ＳＯＣデバイス１００の機能性を、その動作中に提供するプログラムに関連する。
【００２７】
周辺回路１３０は、フラッシュメモリセルの書込み、消去および読み出し動作を行うように構成した、当業者に既知の高電圧駆動回路を具える。
【００２８】
プログラムコードＣは、「０」または「１」の値を有し得るビットで表される。プログラムコードＣの各ビットは、フラッシュメモリ部１４０における多数のフラッシュメモリセルの単一のメモリセル内に、個別に格納することができる。
【００２９】
プログラムコードＣは、ＳＯＣデバイス１００の開発段階で、ＳＯＣデバイス１００の十分な機能が得られるまで設計された後に統合されて、プログラムコードとしてＲＯＭに入力することができる。矢印１５０によって示すフラッシュ−ＲＯＭ変換は、第１のＳＯＣデバイス１００から、第２のＳＯＣデバイス２００へと変換するものである。
【００３０】
本発明によれば、第２のＳＯＣデバイス２００は、第１のＳＯＣデバイス１００のデバイス部１１０と同一のデバイス部１１０、およびＲＯＭメモリセクション１６０を具える。ＲＯＭメモリセクション１６０は、第１のＳＯＣデバイス１００における配線スキームと同一の配線スキーム１２５によって、デバイス部１１０に接続されている。この条件によって、ＳＯＣデバイスのデザインを何ら変更することなく、フラッシュ−ＲＯＭ変換を行うことができる。
【００３１】
ＲＯＭメモリセクション１６０は、多数のＲＯＭメモリセルを具えており、それら多数のＲＯＭメモリセル内に、統合されたプログラムを保持するように構成されている。
【００３２】
本発明の方法１５０で、ＳＯＣデバイスのデザインを何ら変更することなく、フラッシュメモリ部１４０をＲＯＭメモリ部１６０によって置き換えることができる。ＳＯＣデバイス１００および２００のデバイス部１１０における全ての電子的な構成要素は、この方法１５０により影響されないままとなる。また、デバイス部１１０とＲＯＭセルメモリセクション１６０との間の配線スキーム１２５は、デバイス部１００とフラッシュメモリセクション１２０との間の配線スキームと同じものである。
【００３３】
再設計なしの条件のもと、ＲＯＭメモリセクション１６０のセルにおけるビットの電子応答（すなわち、読出し特性）が、フラッシュメモリセクション１２０のセルにおけるビットの電子応答と等しくなくてはならないため、フラッシュ−ＲＯＭ変換１５０の基本概念は、フラッシュメモリ部１４０におけるフラッシュメモリセル、および、周辺回路１３０における高電圧駆動回路の両方を、ベースライン（すなわち、ＣＭＯＳ）と互換性のある構成要素に変更することから成る。
【００３４】
本発明による方法を、図２のフラッシュメモリ構造を変換する例を用いて、以下に説明する。
【００３５】
図２は、模範的なプレーナ型２Ｔ不揮発性メモリセルの、概略断面図である。
【００３６】
図示した２Ｔ不揮発性メモリセル１は、フラッシュセルとしても知られており、プレーナ型で、かつ、２つの異なるトランジスタ、すなわちダブルゲート（またはフローティング）トランジスタＦＴおよびシングルゲート（またはアクセス）トランジスタＡＴを具えている。
【００３７】
ｐ型基板２上には、ｎ型ドレイン領域３、ｎ型ソース領域４、およびｎ型ドープ連結領域５が形成されている。表面上には、ドレイン領域３とドープ連結領域５との間に、薄いゲート酸化膜７の上に浮遊ゲート６が形成される。フラッシュアプリケーション用の極いゲート酸化膜７の厚みは、実装に応じて、５〜１０ｎｍの値をとり得る。浮遊ゲート６の上部に、制御ゲート８が形成される。制御ゲートは、例えば二酸化シリコン、二酸化シリコン／窒化シリコン、または、二酸化シリコン／窒化シリコン／二酸化シリコン層のような、中間誘電体層１４によって、浮遊ゲート６から分離されている。絶縁用のスペーサ９が、浮遊ゲート６および制御ゲート８の積層体の側面に形成されている。浮遊ゲート６は、電荷の保持を制御できるように構成され、制御ゲート８は、付随する浮遊ゲート６について読み出し、書き込み、および消去動作を制御するように構成されている。この、浮遊ゲート６および制御ゲート８の積層体に近接して、ドープ連結領域５とソース領域４との間の、基板２上の薄いゲート酸化膜７上に、アクセスゲート１０が形成される。ここに示すように、アクセストランジスタは、浮遊ゲート６、絶縁層１４、制御ゲート８を含むことができるが、アクセスゲートは、代わりに、単一層のみから成る構造を含んでもよい。また、アクセスゲート１０の側壁は、絶縁性のスペーサ１１によって覆われている。ドレイン領域３およびソース領域４は、それぞれのドレインコンタクト１２およびソースコンタクト１３によって、それぞれ、ドレイン線およびソース線に接続されている。アクセストランジスタＡＴは、連結領域５によって、浮遊トランジスタＦＴに接続されている。
【００３８】
シングルゲートまたはアクセストランジスタＡＴは、ダブルゲートトランジスタＦＴを選択するためのアクセスゲートとして機能するように構成する。
【００３９】
典型的には、フラッシュメモリセルは、図１に示すようなメモリアレイ１４０の内部に配置される。このようなアレイにおいて、２つの近接するフラッシュメモリセルは、単一のソース（またはドレイン）およびそのソース（またはドレイン）へのコンタクトを共有することができる。このようなフラッシュメモリは、比較的高密度なメモリセルとなる。
【００４０】
図３は、フラッシュメモリセクション１２０で用いられる種々のタイプのトランジスタの概略的な断面図である。
【００４１】
これらのタイプのトランジスタは、周辺回路１３０およびフラッシュメモリ部１４０の両方のデバイスを構成する。
【００４２】
半導体基板１上に、埋め込みｎウェル領域ＢＮＷが位置する。この埋め込みｎウェル領域ＢＮＷ上に、ｐドープ領域Ｆｌａｓｈ−Ｐｗｅｌｌ（別名、Flash-matrix）がある。ｐドープ領域Ｆｌａｓｈ−Ｐｗｅｌｌの上部に、フラッシュメモリセルＦＣ１（ＦＣ２，ＦＣ０１またはＦＣ０２）があり、これらは、アクセストランジスタＡＴおよび浮遊トランジスタＦＴを含む。動作時における浮遊トランジスタＦＴおよびアクセストランジスタＡＴの下のｐドープ領域Ｆｌａｓｈ−Ｐｗｅｌｌにおける伝導率を制御するために、ソース／ドレイン領域ＳＤが設けられている。ｐドープ領域Ｆｌａｓｈ−Ｐｗｅｌｌは、浅いトレンチ分離ＳＴＩの形態の分離法で区切られている。図３に示すフラッシュメモリセルは、図２を参照して説明したフラッシュメモリセルと同一のものである。
【００４３】
周辺回路１３０のトランジスタデバイスは、例えばＨＶ-ｎＭＯＳＦＥＴ（ＨＮＭ），ＨＶ−ｐＭＯＳＦＥＴ（ＨＰＭ）のような高電圧（ＨＶ）デバイスと、さらに、ｎＭＯＳＦＥＴ（ｎＭＯＳ）およびｐＭＯＳＦＥＴ（ｐＭＯＳ）のような、ベースライン（中電圧ＭＶ）デバイスとを具える。
【００４４】
典型的に、ＨＶデバイスは、１０Ｖおよびそれ以上の電圧用に構成されたデバイスである。そのようなデバイスは、２０ｎｍオーダーの厚みのゲート酸化膜を有する。ＭＶデバイスは、典型的に、およそ３Ｖの電圧用に構成されたデバイスである。そのような中電圧のデバイスのゲート酸化膜の厚みは、６〜９ｎｍである。
【００４５】
埋め込みｎウェル領域ＢＮＷ上には、ＨＶ−ｎＭＯＳＦＥＴ（ＨＮＭ）も位置する。つまり、埋め込みｎウェル領域ＢＮＷの上部に、第１のｐウェル領域ＨＰＷがある。第１のｐウェル領域ＨＰＷの上部には、第１のＨＶゲート酸化膜ＯＸＨＰ、ポリシリコン層ＰＳＢおよびゲート電極層ＬＧＥ（例えば、シリサイドまたは金属より構成されている）から成る積層体がある。この積層体は、スペーサＳＰによって画定されている。ＯＸＨＰ，ＰＳＢ，ＬＧＥの積層体の隣には、第１のｐウェル領域ＨＰＷ内にソース／ドレイン領域ＳＤＨＰが位置している。ＨＶ−ＮＭＯＳＦＥＴ（ＨＮＭ）は、基板内で浅いトレンチ分離ＳＴＩによって区切られている。高電圧（ＨＶ）用のために、第１のＨＶゲート酸化膜ＯＸＨＮは、ＨＶ用に適合する厚み、例えば２０ｎｍの厚みを有する。
【００４６】
ＨＶ−ｐＭＯＳＦＥＴ（ＨＰＭ）が、第１のｎウェル領域ＨＮＷに位置する。第１のｎウェル領域ＨＮＷの上部には、第２のＨＶゲート酸化膜ＯＸＨＰ，ポリシリコン層ＰＳＢおよびゲート電極層ＬＧＥから成る積層体がある。この積層体は、スペーサＳＰによって画定されている。ＯＸＨＰ，ＰＳＢ，ＬＧＥの積層体の隣には、第１のｎウェル領域ＨＮＷ内にソース／ドレイン領域ＳＤＨＮが位置している。このHV-nMOSFET（ＨＰＭ）は、基板における浅いトレンチ分離ＳＴＩによって区切られている。ＨＶ用のために、第２のＨＶゲート酸化膜ＯＸＨＰは、ＨＶ用に適合する厚み、例えば２０ｎｍの厚みを有する。
【００４７】
nMOSFET（ｎＭＯＳ）は、第２のｐウェル領域ＰＷ上に位置する。第２のｐウェル領域ＰＷの上部に、ｎＭＯＳゲート酸化膜ＯＸＮ、ポリシリコン層ＰＳＢおよびゲート電極層ＬＧＥから成る積層体がある。この積層体は、スペーサＳＰによって画定されている。ＯＸＮ，ＰＳＢ，ＬＧＥの積層体の隣には、第２のｐウェル領域ＰＷ内にソース／ドレイン領域ＳＤＮが位置している。NMOSFET（ｎＭＯＳ）は、基板内の浅いトレンチ分離ＳＴＩによって区切られている。
【００４８】
nMOSFET（ｎＭＯＳ）は、周辺回路１３０において、２通りの変形で用いることができる。すなわち、論理レベルで用いる第１のｎＭＯＳ型と、中電圧レベルで用いる第２のｎＭＯＳ型である。論理レベルでの用の場合、このｎＭＯＳ酸化膜ＯＸＮは、例えば３〜５ｎｍの厚みを有する。ＭＶ用に対しては、酸化膜ＯＸＮは、例えば６〜９ｎｍの厚みを有する。
【００４９】
pMOSFET（ｐＭＯＳ）は、第２のｎウェル領域ＮＷ上に位置している。第２のｎウェル領域ＮＷの上部に、ｐＭＯＳ酸化膜ＯＸＰ，ポリシリコン層ＰＳＢおよびゲート電極層ＬＧＥから成る積層体がある。この積層体は、スペーサＳＰによって画定されている。ＯＸＰ，ＰＳＢ，ＬＧＥの積層体の隣には、第２のｎウェル領域ＮＷ内にソース／ドレイン領域ＳＤＰが位置している。このpMOSFET（ｐＭＯＳ）は、基板内の浅溝分離ＳＴＩによって区切られている。
【００５０】
pMOSFET（ｐＭＯＳ）は、周辺回路１３０において、２通りの変形で用いることができる。すなわち、論理レベルで用いる第１のｐＭＯＳ型と、中電圧レベルで用いる第２のｐＭＯＳ型である。論理レベル用の場合、このｐＭＯＳ酸化膜ＯＸＰは、例えば３〜５ｎｍの厚みを有する。中電圧用に対しては、ｐＭＯＳゲート酸化膜ＯＸＰは、例えば６〜９ｎｍの厚みを有する。
【００５１】
各ソース／ドレイン領域ＳＤ，ＳＤＨＰ，ＳＤＨＮ，ＳＤＮ，ＳＤＰは、それぞれのウェル領域の導電型、すなわちｎ型かｐ型かに依存して、それぞれ、低濃度ドープ領域ＦＤＤ，ｎＬＤＤ，ｐＬＤＤ，ｎＤＤ，ｐＤＤ、および高濃度ドープ領域ｎＨＤＤまたはｐＨＤＤを含む。
【００５２】
フラッシュメモリセルのソース／ドレイン領域ＳＤは、フラッシュメモリデバイスに適合する低濃度ドープ領域ＦＤＤ、およびｎ型の高濃度ドープ領域ｎＨＤＤを含む。
【００５３】
HV-nMOSFET（ＨＮＭ）のソース／ドレイン領域ＳＤＨＮは、ＨＶ（高電圧）ｎ型デバイスに適合する低濃度ドープ領域ｎＬＤＤ、およびｎ型の高濃度ドープ領域ｎＨＤＤを含む。
【００５４】
HV-pMOSFET（ＨＰＭ）のソース／ドレイン領域ＳＤＨＰは、ＨＶ（高電圧）ｐ型デバイスに適合する低濃度ドープ領域ｐＬＤＤ、およびｐ型の高濃度ドープ領域ｐＨＤＤを含む。
【００５５】
nMOSFET（ｎＭＯＳ）のソース／ドレイン領域ＳＤＮは、ｎＭＯＳＦＥＴ用に適合する低濃度ドープ領域ｎＤＤ、およびｎ型の高濃度ドープ領域ｎＨＤＤを含む。
【００５６】
pMOSFET（ｐＭＯＳ）のソース／ドレイン領域ＳＤＰは、ｐＭＯＳＦＥＴ用に適合する低濃度ドープ領域ｐＤＤ、およびｐ型の高濃度ドープ領域ｐＨＤＤを含む。
【００５７】
明確化のため、図３には、低濃度ドープ領域の細部を示していない。
【００５８】
図４は、ＲＯＭメモリセルに変換される２Ｔフラッシュメモリセル構造の電気回路図である。
【００５９】
この構造は、第１の２ＴフラッシュメモリセルＦＣ１、および第２の２ＴフラッシュメモリセルＦＣ２を含む。
【００６０】
この構造において、第１の２ＴフラッシュメモリセルＦＣ１、および第２の２ＴフラッシュメモリセルＦＣ２は、第１の２ＴフラッシュメモリセルＦＣ１および第２の２ＴフラッシュメモリセルＦＣ２に接続された、共通の（好適にはドレインの）コンタクトＣＴ０を共有している。
【００６１】
第１の２Ｔフラッシュメモリセルは、第１の浮遊ゲートトランジスタＦＴ１、および第１のアクセストランジスタＡＴ１を含み、第１のアクセストランジスタＡＴ１は、例えば、図２に示す連結部５と同様の、第１のアクセストランジスタＡＴ１と第１の浮遊ゲートトランジスタＦＴ１との間の第２の連結部ＡＬ２によって、第１の浮遊ゲートトランジスタＦＴ１に接続される。さらに、第１の２ＴフラッシュメモリセルＦＣ１は、第１のコンタクト（ソース）ＣＴ１を含み、これは、第３の連結部ＡＬ３によって、第１の浮遊ゲートトランジスタＦＴ１に面しない側で、第１のアクセストランジスタＡＴ１に接続される。また、第１の連結部ＡＬ１は、浮遊ゲートトランジスタＦＴ１と共通コンタクトＶＴ０との間に位置する。
【００６２】
第１、第２、および第３の連結部ＡＬ１，ＡＬ２，ＡＬ３は、基板の表面にアクティブ導電性領域として設けられている。第１のアクセストランジスタＡＴ１および第１の浮遊ゲートトランジスタＦＴ１の直列接続において、第１、第２、および第３の接続部ＡＬ１，ＡＬ２，ＡＬ３は、第１のフラッシュメモリセルＦＣ１の導電性パスＣＰ１ｆを形成する。
【００６３】
第２の２Ｔフラッシュメモリセルは、第２の浮遊ゲートトランジスタＦＴ２、および第２のアクセストランジスタＡＴ２を含む。第２のアクセストランジスタＡＴ２は、例えば、図２に示す連結部５と同様の、第２のアクセストランジスタＡＴ２と第２の浮遊ゲートトランジスタＡＴ２との間の第５の連結部ＡＬ５によって、第２の浮遊ゲートトランジスタＦＴ２に接続されている。
【００６４】
第１の２ＴフラッシュメモリセルＦＣ１と同様に、第２の２ＴフラッシュメモリセルＦＣ２は、第２のコンタクト（ソース）ＣＴ２を含み、これは、第６の連結部ＡＬ６によって、第２の浮遊ゲートトランジスタＦＴ２に面しない側で、第２のアクセストランジスタＡＴ２に接続されている。また、第４の連結部ＡＬ４が、第２の浮遊ゲートトランジスタＦＴ２と共通コンタクトＣＴ０との間にある。
【００６５】
第４、第５、および第６の接続部ＡＬ４，ＡＬ５，ＡＬ６は、基板の表面にアクティブ導電性領域として設けられている。第２のアクセストランジスタＡＴ２、および第２の浮遊ゲートトランジスタＦＴ２の直列接続において、第４、第５、および第６の接続部ＡＬ４，ＡＬ５，ＡＬ６は、第２のフラッシュメモリセルＦＣ２の導電性パスＣＰ２ｆを形成している。
【００６６】
図５は、本発明の第１の実施例において、図４のフラッシュメモリセルから変換されたＲＯＭメモリセル構造の電気回路図である。
【００６７】
フラッシュ−ＲＯＭ変換１５０は、第１の２ＴフラッシュメモリセルＦＣ１、および第２の２ＴフラッシュメモリセルＦＣ２を、それぞれ、第１のＲＯＭメモリセルＲＣ１、および第２のＲＯＭメモリセルＲＣ２に変換する。
【００６８】
この変換によって、２ＴフラッシュメモリセルＦＣ１，ＦＣ２は、それぞれ、シングルトランジスタ（１Ｔ）のＲＯＭメモリセルＲＣ１，ＲＣ２に変換される。第１および第２のメモリセルＲＣ１，ＲＣ２の両方とも、ベースライン技術、すなわちＣＭＯＳによって製造される。
【００６９】
第１のＲＯＭメモリセルＲＣ１は、第１の基本トランジスタＴ１（ＣＭＯＳによるＭＯＳＦＥＴ）を含み、この第１の基本トランジスタＴ１は、接続部Ｌ１によって、一方の側が、第１のセルコンタクトＣＣ１、例えばドレインコンタクトに接続され、接続部Ｌ２によって、他方の側が、第２のセルコンタクトＣＣ２、すなわちソースコンタクトに接続されている。
【００７０】
接続部Ｌ１，Ｌ２は、基板の表面にアクティブ導電性領域として設けられている。第１の基本トランジスタＴ１との直列接続において、接続部Ｌ１，Ｌ２は、第１のセルコンタクトＣＣ１と第２のセルコンタクトＣＣ２との間の第１のＲＯＭメモリセルＲＣ１の導電性パスＣＰ１を形成する。
【００７１】
第２のＲＯＭメモリセルＲＣ２は、第２の基本トランジスタＴ２（ＣＭＯＳによるＭＯＳＦＥＴ）を含み、この第２の基本トランジスタＴ２は、接続部Ｌ３によって、一方の側が、第３のセルコンタクトＣＣ３、例えばソースコンタクトに接続され、接続部Ｌ４によって、他方の側が、第４のセルコンタクトＣＣ４、すなわちドレインコンタクトに接続されている。
【００７２】
接続部Ｌ３，Ｌ４は、基板の表面にアクティブ導電性領域として設けられている。第２の基本トランジスタＴ２との直列接続において、接続部Ｌ３，Ｌ４は、第３のセルコンタクトＣＣ３と第４のセルコンタクトＣＣ４と間の第２のＲＯＭメモリセルＲＣ２の導電性パスＣＰ２を形成する。
【００７３】
本発明において、第１の２ＴフラッシュメモリセルＦＣ１と第２の２ＴフラッシュメモリセルＦＣ２との間の共通（ドレイン）コンタクトＣＴ０は、犠牲となり、第１のＲＯＭメモリセルＲＣ１および第２のＲＯＭメモリセルＲＣ２それぞれに対する２つのセルコンタクトＣＣ１，ＣＣ３によって置き換えられる。
【００７４】
１つの共通コンタクトの代わりに２つの別個のセルコンタクトを収容するためには、２Ｔフラッシュメモリセル構造における領域よりも相対的に広い領域が、ＲＯＭメモリセル構造において必要となる（両者のコンタクトサイズは同一である）。よって、２Ｔフラッシュメモリセル構造に使用可能な領域と比べて、若干の空き領域を作らなければならない。すなわち、ＲＯＭメモリセルＲＣ１，ＲＣ２の構造における２つのセルコンタクトを見越して、元のフラッシュメモリセルＦＣ１，ＦＣ２それぞれにおいて、トランジスタＡＴ１およびＦＴ１、ＡＴ２およびＦＴ２のうちの１つを除去するのが有利である。
【００７５】
第１のＳＯＣデバイス１００のデバイス部１１０、および配線スキーム１２５と同一のレイアウトを保持し、さらに、（第１のＳＯＣデバイス１００から第２のＳＯＣデバイスへ２００への変換のための）マスクの変更を最小限にするという目的を考慮すると、ＲＯＭメモリ領域１６０におけるＲＯＭメモリセルＲＣ１，ＲＣ２のそれぞれのトランジスタＴ１，Ｔ２の位置は、対応する２ＴフラッシュメモリセルＦＣ１，ＦＣ２のそれぞれのアクセストランジスタＡＴ１，ＡＴ２の位置にほぼ一致させる点に留意されたい。
【００７６】
ここで留意すべきは、この変換において、好適には、フラッシュメモリセルのアクセストランジスタを、ＲＯＭメモリセルのシングルゲートトランジスタとして構成すること、すなわち、アクセストランジスタの位置に、シングルゲートトランジスタを形成させることである。しかしながら、そうはせずに、浮遊トランジスタをシングルゲートトランジスタとして構成し、アクセストランジスタを除去すること、つまり、浮遊ゲートトランジスタの位置に、シングルゲートトランジスタを形成させることも考えられる。この代替手法は、ＳＯＣデバイスのフラッシュメモリセクションにおけるメモリセルの構造がこの変換方法に有利である実施態様において用いることができる。また、両者の場合で必要とするマスク操作の総数が、どのオプション（すなわち、浮遊トランジスタまたはアクセストランジスタのどちらかの除去、および、ＲＯＭメモリセルのシングルゲートトランジスタの位置としての残存トランジスタの位置の指定）が好適かに影響を及ぼし得る。
【００７７】
図６は、変換されるフラッシュメモリセルのレイアウトを示す平面図である。
【００７８】
図５に示すフラッシュメモリセルＦＣ１，ＦＣ２は、図２および図４を参照して上で説明した。図６において、これより前の図面で示したものと同一のものには、同一の符号を付している。
【００７９】
第１のフラッシュメモリセルＦＣ１を、破線の長方形領域で示す。第２のフラッシュメモリセルＦＣ２は、共通コンタクトＣＴ０の中心に位置し第１の方向Ｘに平行な、鏡軸ＭＡに対して、第１のフラッシュメモリセルＦＣ１と鏡面対称であり、従って、第１のフラッシュメモリセルＦＣ１と同様の領域を占めると考えられる。
【００８０】
第１のフラッシュメモリセルＦＣ１、および第２のフラッシュメモリセルＦＣ２は、それぞれ、第１、第２および第３の連結部ＡＬ１，ＡＬ２，ＡＬ３、並びに、第４、第５および第６の連結部ＡＬ４，ＡＬ５，ＡＬ６の導電性領域を含む導電性パスＣＰ１ｆ，ＣＰ２ｆを有し、それらは、第１の方向Ｘにほぼ垂直な、第２の方向Ｙの方向に延在している。
【００８１】
第１のコンタクト線ＣＬ１は、第１の方向Ｘの方向に延在して、第１のフラッシュメモリセルＦＣ１の導電性パスと交差している。第１のコンタクト線ＣＬ１と第１のフラッシュメモリセルＦＣ１の交点に、第１のコンタクトＣＴ１が位置する。
【００８２】
第１のワード線ＷＬ１は、第１のコンタクト線ＣＬ１と平行におかれ、さらに、第１のアクセスゲートトランジスタＡＴ１の上で第１のフラッシュメモリセルＦＣ１と交差し、その交点でアクセスゲートコンタクトを形成する。第１のワード線ＷＬ１は、ポリシリコンで構成するのが好ましい。
【００８３】
第１の制御ゲート線ＣＧ１は、第１のコンタクト線ＣＬ１および第１のワード線ＷＬ１に平行におかれ、さらに、第１の浮遊ゲートＦＧの上で第１のフラッシュメモリセルＦＣ１と交差し、その交点で第１の浮遊ゲートトランジスタＦＴ１を形成する。第１の制御ゲート線ＣＧ１は、ポリシリコンで構成するのが好ましい。
【００８４】
浮遊ゲートは、第１の制御ゲート線ＣＧ１の下で第１のポリシリコンラインから構成されているが、同一の制御ゲート線ＣＧ１上の近接するフラッシュメモリセル（例えば、フラッシュメモリセルＦＣ０１）から、第１のフラッシュメモリセルＦＣ１を確実に分離するために、第１のフラッシュメモリセルＦＣ１と近接するフラッシュメモリセルとの間で、分離スリットＳＬ１，ＳＬ２，ＳＬ３によって、第１のポリシリコンラインを遮断していることに留意されたい。図７に、線ＶＩＩ−ＶＩＩに沿った断面図を示し、このフラッシュメモリセルの構造をより詳細に説明する。
【００８５】
鏡軸ＭＡで鏡面対称であるため、第２のコンタクト線ＣＬ２、第２のワード線ＷＬ２、第２のポリシリコンライン、および第２の制御ゲート線ＣＧ２は、第２のフラッシュメモリセルＦＣ２およびこれに近接するメモリセル、例えばフラッシュメモリセルＦＣ０２の上に位置する。また、スリットＳＬ１，ＳＬ２，ＳＬ３は、鏡軸ＭＡを越えて第２の方向Ｙの方向に延在し、第２のポリシリコンラインを確実に遮断する。
【００８６】
図７は、図６の線ＶＩＩ−ＶＩＩに沿ったフラッシュメモリセルの断面図である。
【００８７】
基板２上に、ゲート酸化膜層７が存在する。基板２内に、２つの浅いトレンチＳＬ１，ＳＬ２の形態の分離領域が位置する。ゲート酸化膜７の上には、浮遊ゲート領域ＦＧが２つの浅いトレンチＳＬ１とＳＬ２との間にほぼ位置する。浮遊ゲート領域ＦＧの上部には、中間の誘電体層１４がある。中間の誘電体層１４の上部には、制御ゲート層ＣＧがあり、本例ではその表面が平坦化されている。
【００８８】
次に、マスク操作スキームを説明する。
【００８９】
先に図４を用いて説明したように、本発明の目的は、フラッシュメモリを有する第１のＳＯＣデバイス１００と、ＲＯＭメモリを有する第２のＳＯＣデバイス２００との間で再設計を行わないことであって、これは、第２のＳＯＣデバイス２００におけるデバイス部１１０、および配線スキーム１２５のレイアウトを、第１のＳＯＣデバイス１００におけるレイアウトと同一のままにし、さらに、（第１のＳＯＣデバイス１００から第２のＳＯＣデバイス２００へ、設計に影響を及ぼすことなく変換するための）マスクの変更を最小限にすることに関連している。このことはさらに、ＲＯＭメモリ領域１６０におけるＲＯＭメモリセルＲＣ１，ＲＣ２のそれぞれのトランジスタＴ１，Ｔ２の位置を、対応する２ＴフラッシュメモリセルＦＣ１，ＦＣ２のそれぞれのアクセストランジスタＡＴ１，ＡＴ２の位置に本質的に一致させることにも関連している。
【００９０】
従って、本発明は、第１のＳＯＣデバイス１００の設計（レイアウトおよび配線スキーム）に対して、第２のＳＯＣデバイス２００の設計（レイアウトおよび配線スキーム）に実質的に影響を与えることなく、フラッシュメモリをＲＯＭメモリへ変換するマスク操作スキームを提供する。このマスク操作スキームは、実行すべき処置を少なくとも２つ含む。
【００９１】
まず初めに、実際のフラッシュメモリセルのＣＭＯＳシングルゲートトランジスタへの変換を実行する。次に、図３に示すような周辺回路１３０における（ＨＶ，ＭＶ）デバイスの、低電圧（ベースライン）または中電圧のＣＭＯＳデバイスへの変換を実行しなければならない。
【００９２】
以下に説明するように、これらのうち少なくとも２つの操作は、ベースライン技術に使用される１つ以上のマスク（ベースラインマスク）のレイアウトを適応化および変更する必要がある。さらに、第２のＳＯＣデバイス２００は、変更したベースラインマスク（変換法１５０に従って変更される）によって製造され、第１のＳＯＣデバイス１００の製造に用いたような不揮発技術マスク（不揮発性化マスク）を用いる必要はない。
【００９３】
図８は、変換されるフラッシュメモリセルのレイアウトにおける、幾つかのマスク領域の平面図である。
【００９４】
Ａ）フラッシュメモリセル構造ＦＣ１，ＦＣ２またはＦＣ０１，ＦＣ０２においては、{Active}と示すアクティブ（ドープ）領域を変更する：
【００９５】
まず、浮遊トランジスタおよびコンタクト領域ＣＴ０を含む領域{BLCONT}を規定する。
【００９６】
論理的には、フラッシュ上の破線で示す浮遊トランジスタの領域は、第１のマスク領域{CG_SFG}Flashであり、このマスク領域は、浮遊ゲートＦＧ１，ＦＧ２に近接するスリットＳＬ１，ＳＬ２，ＳＬ３の領域と、これらの浮遊ゲート領域を覆うＣＧの領域とを覆う制御ゲートラインマスク{CG}Flashの一部に等しい。
【００９７】
さらに、（ビットライン）共通コンタクトＣＴ０，ＣＴ００のためのマスク領域{CONT}Flashが示されている。
【００９８】
領域{BLCONT}は、{CG_SFG}Flashに最も近いＢＬＣＯＮＴ（ビットラインコンタクト）であり、一定の拡大化（すなわち、当該領域の長さおよび幅を拡大することにより、例えばその面積を４％拡大すること）の後、{CG_SFG}に接触する{CONT}によって規定することができる。すなわち、
{BLCONT}={CG_SFG}Flash+upsizeAND{CONT}      （１）
である。
【００９９】
第１のフラッシュメモリセルＦＣ１の導電性パスＣＰ１ｆのためのマスクレイアウトについては、{BLCONT}によって覆われるアクティブ領域がアクティブ領域マスクから除去されることを除き、アクティブ領域は同一のままとなって有効である。同様の操作を、例えば第２のフラッシュメモリセルＦＣ２のような、他のフラッシュメモリセルの導電性パスに関連する別のアクティブ領域部分のためのアクティブ領域マスクについても実行する。
【０１００】
論理的に、アクティブ領域マスクは、以下の式で規定される。
{Active}CMOS={Active}FlashAND(NOT{BLCONT}Flash)      （２）
ここで、指数ＣＭＯＳは、ＲＯＭメモリセルを具えるＳＯＣデバイス２００で用いるマスクを示し、指数Ｆｌａｓｈは、フラッシュメモリセルを具えるＳＯＣデバイス１００で用いるマスクを示す。
【０１０１】
Ｂ）{Poly}と示す、ポリシリコン堆積のためのマスクは、以下のように変更する：
【０１０２】
ＣＭＯＳのためのポリシリコンマスク{Poly}CMOSは、フラッシュ{Poly}Flashのための元のポリシリコンマスクに、制御ゲート線マスク{CG}Flashを付加するが、浮遊ゲートＦＧ１，ＦＧ２に近接するスリットＳＬ１，ＳＬ２，ＳＬ３の領域{SFG}Flashを覆う制御ゲート線マスク{CG}Flashに等しい第１のポリマスク領域{CG_SFG}Flashを付加しない領域に等しい。{Poly}マスクの他の部分はそのままにする。
【０１０３】
従って、ポリシリコンに対するマスク{Poly}は、以下の式で規定される：
{Poly}CMOS={Poly}FlashAND{CG}FlashAND(NOT{CG_SFG}Flash+upsize)      （３）
【０１０４】
Ｃ）{CONT}で示すコンタクトマスクは、各ＲＯＭメモリセルのためのコンタクト場所を具えるように変更する。初めに、マスク{CONT}を縮小して、フラッシュコンタクトを除去する。すなわち：
{CONT}CMOS={CONT}FlashAND(NOT{BLCONT})      （４）
とする。
【０１０５】
このコンタクトは、コンタクトスタッドの上部に形成することができる。その場合、シングルゲートトランジスタがある第１の層内に、コンタクトスタッドとして、局部的な相互接続（local interconnect）ＬＩＬが設けられる。
【０１０６】
{LIL}と示す局部的な相互接続（ＬＩＬ）を、その後、もとは浮遊トランジスタの場所にあるＣＭＯＳのためのコンタクトの位置に応じて変更する。フラッシュ用のコンタクトの場所は、マスクから除去される。
【０１０７】
{LIL}マスクの他の部分はそのままにする。
【０１０８】
基本的には、{LIL}CMOSマスクで規定されるＬＩＬのための場所は、（図８の）フラッシュメモリセル構造にある浮遊トランジスタの場所とする。
【０１０９】
次に、コンタクトスタッドが使われる場合、コンタクトが、{LIL}CMOSマスクによって規定されるコンタクトスタッドの上部に作られる。
【０１１０】
{LIL}CMOSマスクを、各ＲＯＭメモリセルに対して（「０」または「１」の）１ビットづつ実際のプログラムコードＣに適合させることによって、「１」と規定されたＲＯＭメモリセル上にのみ機能的なコンタクトが形成され、「０」と規定されたＲＯＭメモリセル上には形成されない。基本的に、このことは、第１のＬＩＬ領域マスクについて、各コンタクトに対して論理「ＡＮＤ」演算を行ってプログラムコード{CONT}CMOS+Codeを有するＣＭＯＳに対するコンタクトマスクを作ることに関係し、この演算は以下の通りである。
{CONT}CMOS+Code={LIL}CMOSAND{ROM code at{CG_SEF}Flash+upsize×{Active}CMOS}}      （５）
【０１１１】
当業者には、配線論理を逆にできること（すなわち、「１」ビット上にコンタクトを形成せず、「０」ビット上にコンタクトを形成すること）は明らかである。
【０１１２】
コンタクトスタッドが使われない場合、プログラムコード{CONT}CMOS+Codeを有するＣＭＯＳのためのコンタクトマスクは、式（４）のコンタクトマスク{CONT}CMOSおよび{ROM code at{CG_SFG}Flash+uprize×{Active}CMOS}}から、以下のようになる:
{CONT}CMOS+Code={CONT}CMOSAND{ROM code at{CG_SFG}Flash+upsize×{Active}CMOS}}      （６）
【０１１３】
Ｅ）周辺回路１３０におけるデバイスＨＰＭ，ＨＮＭ，ｎＭＯＳ，ｐＭＯＳの変換のためには、さらなるマスク操作が必要である。基本的に、ｐチャネルデバイスＨＰＭ，ｐＭＯＳは、ベースラインＣＭＯＳ  ｐチャネルデバイス（ｐチャネル  ＭＯＳＦＥＴ）に変換される。ｎチャネルデバイスＨＮＭ，ｎＭＯＳは、ベースラインｎチャネルデバイス（ｎチャネル  ＭＯＳＦＥＴ）に変換される。また、ＨＶデバイスに対するゲート酸化膜は、論理レベルのデバイスに対するものよりも厚いため、変換される周辺回路のデバイスに対する、適切なゲート酸化膜領域を規定するのに、ゲート酸化膜も変換する必要がある。
【０１１４】
ＣＭＯＳでは、周辺回路１３０におけるデバイスＨＰＭ，ＨＮＭ，ｎＭＯＳ，ｐＭＯＳを規定するマスクについて標準的なウェルのみが用いられる。
【０１１５】
ｐ型基板上のｎウェルマスク{Nwell}CMOSは、ｎウェル領域ＮＷを覆うフラッシュＨＶデバイスに対するｎウェルマスク{Nwell}Flashに等しく、且つフラッシュメモリセルにおけるＨＮＷ領域を覆うマスク{HNW}Flashに等しい。すなわち：
{Nwell}CMOS={Nwell}FlashAND{HNW}Flash      （７）
である。
【０１１６】
ｐ型基板上のＣＭＯＳにおいて、ｐウェル領域は、ｎドープ領域の相補領域である。ｐウェルマスク{Pwell}CMOSは、この場合、ｎウェルマスク{Nwell}CMOSによって規定される領域以外の領域に等しい。すなわち：
{Pwell}CMOS=NOT{Nwell}CMOS      （８）
である。
【０１１７】
さらに、ＨＶデバイスＨＰＭ，ＨＮＭにおけるゲート酸化膜ＯＸＨＰ，ＯＸＨＮは、低めの（中）電圧のＣＭＯＳデバイスに適合する厚みまで削減される。従って、ＨＶデバイスに対するゲート酸化膜マスク{GO2}で、フラッシュにおいて２０ｎｍの厚みを有していた関連する領域が、ＣＭＯＳにおける６〜９ｎｍの厚みを有するように変換される。
【０１１８】
さらに、ｎＭＯＳおよびｐＭＯＳそれぞれに対するゲート酸化膜領域ＯＸＮ，ＯＸＰを、変換する必要がある。
【０１１９】
また、周辺回路１３０におけるＨＶおよびＭＶデバイスの電気特性が変化するため、一般に{LDD}で示す、単一または複数の低濃度ドープのマスクを適合させる。当業者には、この目的のための単一または複数の低濃度ドープのマスクの変更方法は既知である。
【０１２０】
最後に、フラッシュメモリセル部分１４０におけるトランジスタに対する、単一または複数のｎ型のＬＤＤ埋め込みマスク{LDD}は、以下のように適合させる必要がある。すなわち：ｐドープ領域Ｆｌａｓｈ＿Ｐｗｅｌｌのトンネル酸化物の領域であって、同時にｎ＋ドープ領域ＢＮＷを覆う領域において、ｎ−ＬＤＤの埋め込みが必要である。その上、この単一のまたは複数の埋め込みマスク{LDD}は影響を受けない。
【０１２１】
上述のマスク操作により、フラッシュメモリセルを作るための不揮発性技術に関係するマスクを、第２の半導体デバイス２００の製造プロセスから除去することができる。ベースライン技術、すなわちＣＭＯＳに対するマスクのみが、第２の半導体デバイス２００の製造に用いられることになる。
【０１２２】
従って、マスクの基本操作は、フラッシュメモリセル構造における共通コンタクトＣＴ０，ＣＴ００の除去と、それらのそれぞれの２つのＲＯＭメモリセルＲＣ１，ＲＣ２およびＲＣ０１，ＲＣ０２に対する、２つの別個のコンタクトＣＣ１，ＣＣ３による置き換えとを含む。２Ｔセルから１つのトランジスタを除去することができるため、フラッシュメモリ部１４０が占める同一の領域の内部に、ＣＭＯＳ  ＲＯＭメモリセル構造１６０を実現することができる。
【０１２３】
図９は、本発明の第１の実施態様により図６のフラッシュメモリセルから変換したＲＯＭメモリセルの、レイアウトの平面図である。
【０１２４】
図９には、第２の半導体デバイス２００の基板２上の、４つのＲＯＭメモリセル領域ＲＣ１，ＲＣ２，ＲＣ０１，ＲＣ０２の構造を示しており、各領域は、図５におけるＲＯＭメモリセルの電気回路図に対応している。
【０１２５】
図には、ＬＩＬマスク{LIL}CMOSを適用する処理段階の後の、ＲＯＭメモリセル構造を示している。
【０１２６】
第１のＲＯＭメモリセルＲＣ１は、第１のセルコンタクトＣＣ１と第２のセルコンタクトＣＣ２との間に、第２の方向Ｙの方向に延在する導電性パスＣＰ１を具える。導電性パスＣＰ１は、第２のコンタクトＣＣ２において、第１の方向Ｘの方向に延在する第１のコンタクト線ＣＬ１に接続されている。第１のコンタクト線ＣＬ１と平行に、第１のワード線ＷＬ１が延在しており、この第１のワード線ＷＬ１は、シングルゲートトランジスタＴ１に接続されている。さらに、第１のＲＯＭメモリセルＲＣ１の導電性パスＣＰ１上に、第１のコンタクトスタッドＣＳ１を配置してもよい。
【０１２７】
第２のＲＯＭメモリセルＲＣ２は、鏡軸ＭＡにそって、第１のＲＯＭメモリセルＲＣ１と鏡面対称となっている。
【０１２８】
第２のＲＯＭメモリセルＲＣ２は、第３のセルコンタクトＣＣ３と第４のセルコンタクトＣＣ４との間に、導電性パスＣＰ２を具える。導電性パスＣＰ２は、第４のコンタクトＣＣ４において、第１の方向Ｘの方向に延在する第２のコンタクト線ＣＬ２に接続している。第２のコンタクト線ＣＬ２と平行に、第２のワード線ＷＬ２が延在しており、この第２のワード線ＷＬ２は、第２のゲートトランジスタＴ２に接続されている。さらに、第２のＲＯＭメモリセルＲＣ２の導電性パスＣＰ２上に、第３のコンタクトスタッドＣＳ３を配置してもよい。
【０１２９】
同様に、ＲＯＭメモリセルＲＣ０１は、（ＲＣ０１のベースライントランジスタＴ０１と直列な導電性領域の）導電性パスを、自身のセルコンタクトＣＣ０１とＣＣ０２との間に具えている。この導電性パスは、セルコンタクトＣＣ０２において、第１のコンタクト線ＣＬ１に接続されている。第１のワード線ＷＬ１は、ＲＯＭメモリセルＲＣ０１のシングルゲートトランジスタＴ０１に接続されている。さらに、ＲＣ０１の導電性パス上に、コンタクトスタッドＣＳ０１が位置する。
【０１３０】
また、ＲＯＭメモリセルＲＣ０２は、（ＲＣ０２のベースライントランジスタＴ０２と直列な導電性領域の）導電性パスを、自身のセルコンタクトＣＣ０３とＣＣ０４との間に具えている。コンタクトＣＣ０４において、この導電性パスは、第１の方向Ｘの方向に延在する第２のコンタクト線ＣＬ２に接続されている。第２のコンタクト線ＣＬ２と平行に、第２のワード線ＷＬ２が延在しており、第２のワード線ＷＬ２は、ＲＯＭメモリセルＲＣ０２の第２のシングルゲートトランジスタＴ０２に接続されている。さらに、ＲＣ０２の導電性パス上に、第４のコンタクトスタッドＣＳ０２を配置してもよい。
【０１３１】
コンタクトスタッドＣＳ１，ＣＳ２，ＣＳ０１，ＣＳ０２および／またはそれらの位置におけるコンタクトの形成を以下により詳細に説明する。
【０１３２】
マスク操作により、フラッシュメモリセル構造に存在するコンタクトＣＴ０，ＣＴ００の領域は空き領域となっており、代わって、その領域にフィールド酸化膜（浅いトレンチ分離ＳＴＩ）が形成されるように、マスク操作スキームを調整することに留意すべきである。フィールド酸化膜またはＳＴＩの形成は、スリットＳＬ１，ＳＬ２，ＳＬ３のマスキングおよび形成プロセスと組み合わせることができる。
【０１３３】
図１０ａおよび１０ｂは、図９に示すＲＯＭメモリセルの断面図であり、それぞれ、線ＸＡ−ＸＡおよび線ＸＢ−ＸＢに沿った断面図である。
【０１３４】
ＲＯＭメモリセルＲＣ１は、シングルゲートトランジスタＴ１、コンタクトスタッドＣＳ１、およびコンタクトＣＣ２を具えている。
【０１３５】
トランジスタＴ１は、ゲート酸化膜７上に、スペーサ９の中にポリシリコン体を具える。ポリシリコン体の上には、シリサイドのようなゲート電極層ＬＧＥが位置してもよい。このゲート電極層は、ポリシリコン体の導電性を高め、かつ、トランジスタＴ１のゲート電極の機能を向上させるように構成される。
【０１３６】
ｐ型基板２の内部に、ｎ型のドープ領域３および４がソース／ドレイン領域として位置しており、この各領域は、基板の表面に沿って、ポリシリコン体のわずか下に延在している。ｎ型のドープ領域３は、コンタクトＣＣ２に接続されている。ｎ型のドープ領域４は、コンタクトスタッドＣＳ１に接続されている。さらに、このＲＯＭメモリセルは、トランジスタＴ１を覆う平坦化された絶縁層ＯＸを具えている。コンタクトスタッドＣＳ１の上部のコンタクト領域ＣＡ１およびコンタクトＣＣ２のコンタクト領域ＣＡ２は、平坦化された絶縁層ＯＸの上面にほぼ平行に延在している。
【０１３７】
図１０ｂは、図９に示すＲＯＭメモリセルの、ラインＸＢ−ＸＢに沿った断面図である。トランジスタＴ１のポリシリコン体は、スリットＳＬ１，ＳＬ２として与えられる２つの分離トレンチ（浅いトレンチ分離ＳＴＩ）の間に位置する。
【０１３８】
図１１ａおよび図１１ｂは、ＲＯＭメモリセルの、ラインＸＡ−ＸＡに沿った断面図であり、それぞれ、接触したコンタクトスタッドおよび非接触のコンタクトスタッドを示している。
【０１３９】
図１１ａおよび図１１ｂにおけるＲＯＭメモリセルは、図１０ａの断面図で示すＲＯＭメモリセルと同一の構成をしており、ここでは詳細に述べないものとする。
【０１４０】
図１１ａを参照するに、絶縁層ＯＸ、コンタクトＣＣ２、およびコンタクトスタッドＣＳ１の上部に、第２の絶縁層ＯＸ２が位置し、この絶縁層ＯＸ２は、絶縁層ＯＸ、コンタクトＣＣ２、およびコンタクトスタッドＣＳ１を覆っている。第２の絶縁層ＯＸ２の中には、コンタクトホールＣＨ１が位置する。コンタクトホールＣＨ１の中に、電気接点を作るための（金属の）コンタクトＣＣ１を設けられている。第２の絶縁層ＯＸ２の最上面に、ＲＯＭメモリセルＲＣ１と接触させるためのビット線ＢＬｃｍｏｓが設けられている。このビット線ＢＬｃｍｏｓは、Ｘ方向に延在している。ビット線ＢＬｃｍｏｓは、トランジスタＴ１と接触するために、コンタクトＣＣ１およびコンタクトスタッドＣＳ１と接触している。この場合、コンタクトＣＣ２は、図面と垂直なＹ方向に延在するワード線ＷＬとして構成されている。
【０１４１】
図１１ｂに、ＲＯＭメモリセルＲＣ０１を示す。絶縁層ＯＸ、コンタクトＣＣ２、およびコンタクトスタッドＣＳ１の最上面には、第２の絶縁層ＯＸ２があり、絶縁層ＯＸ、コンタクトＣＣ２、およびコンタクトスタッドＣＳ１を覆っている。第２の絶縁層ＯＸ２の最上面に、ビット線ＢＬｃｍｏｓが位置する。ＲＯＭメモリセルＲＣ０１には、第２の絶縁層ＯＸ２にコンタクトホールが設けられていないため、ビット線ＢＬｃｍｏｓとＲＯＭメモリセルのトランジスタＴ０１との間に機能的な接触が設定されていない。
【０１４２】
先に説明したように、「１」ビット（または、反転モードにおいては「０」ビット）を格納しなければならないＲＯＭメモリセルに対し、プログラムコードＣは、第２の絶縁層ＯＸ２におけるコンタクトホールとして規定する。ＲＯＭメモリセルＲＣ１は、「１」ビットのメモリセルを表し、ＲＯＭメモリセルＲＣ０１は、「０」ビットのメモリセルを表す。
【０１４３】
ここでは、プログラミングは、Ｍｅｔａｌ−１の下のコンタクトレベルで実行されることに留意されたい。当業者には、このプログラミングを、より高い位置の金属層間におけるコンタクトでも実行できることは明らかであろう。その場合、金属層も同様に操作する必要がある。
【０１４４】
図１２は、本発明の第２の実施例において、図４のフラッシュメモリセルから変換された、ＲＯＭメモリセル構成の電気回路図である。
【０１４５】
フラッシュ−ＲＯＭ変換１５０は、第１の２ＴフラッシュメモリセルＦＣ１および第２の２ＴフラッシュメモリセルＦＣ２を、それぞれ、第３のＲＯＭメモリセルＲＭ１および第４のＲＯＭメモリセルＲＭ２に変換する。
【０１４６】
この変換によって、２ＴフラッシュメモリセルＦＣ１，ＦＣ２は、それぞれ、シングル・トランジスタ（１Ｔ）ＲＯＭメモリセルＲＭ１，ＲＭ２に変換される。第３および第４のＲＯＭメモリセルＲＭ１，ＲＭ２は方とも、ベースライン技術、すなわちＣＭＯＳにおいて製造される。
【０１４７】
第３のＲＯＭメモリセルＲＭ１は、第１のベースライン・トランジスタＴ１（ＣＭＯＳにおけるＭＯＳＦＥＴ）を含み、これは、例えばドレイン・コンタクトのような共通のセルコンタクトＣＣ５に一方の側が接続され、例えばソース・コンタクトのような第２のセルコンタクトＣＣ２に他方の側が接続されている。第３のＲＯＭメモリセルＲＭ１において、ソースＣＣ２とトランジスタＴ１の一方の側との間には第１の接続パスＬ１があり、トランジスタＴ１の他方の側と共通のコンタクトＣＣ５との間には第２の接続パスＬ２がある。
【０１４８】
第４のＲＯＭメモリセルＲＭ２は、第２のベースライン・トランジスタＴ２（ＣＭＯＳにおけるＭＯＳＦＥＴ）を含み、これは、共通のセルコンタクトＣＣ５に一方の側が接続され、第４のセルコンタクトＣＣ４、すなわちソース・コンタクトに、他方の側が接続されている。第４のＲＯＭメモリセルＲＭ１において、ソースＣＣ４とトランジスタＴ２の一方の側との間には第３の接続パスＬ３があり、トランジスタＴ２の他方の側と共通のドレインコンタクトＣＣ５との間には第４の接続パスＬ４がある。
【０１４９】
接続パスＬ１，Ｌ２，Ｌ３およびＬ４を、図１３を参照につきより詳細に述べる。
【０１５０】
本発明において、第１の２ＴフラッシュメモリセルＦＣ１と第２の２ＴフラッシュメモリセルＦＣ２との間の共通のコンタクトＣＣ５は、第３のＲＯＭメモリセルＲＭ１および第４のＲＯＭメモリセルＲＭ２に対する共通のコンタクトＣＣ５として保持される。
【０１５１】
各ＲＯＭメモリセルＲＭ１およびＲＭ２には、フラッシュメモリＦＣ１およびＦＣ２のそれぞれ２つのトランジスタＦＴ１，ＡＴ１およびＦＴ２，ＡＴ２がかつて占有していた同一の領域内に、それぞれただ１つのトランジスタＴ１，Ｔ２しか存在しないため、ＲＯＭメモリセル配列は、２Ｔフラッシュメモリセル構造の密度よりも（両者のコンタクトサイズは同一であるとして）、いくらか小さくなる。２Ｔフラッシュメモリセル配列における領域に比べて、いくつかの空き領域が得られる。
【０１５２】
第１のＳＯＣデバイス２００のデバイス部１１０および配線スキーム１２５の同一のレイアウトを維持し、さらに、（第１のＳＯＣデバイス１００から第２のＳＯＣデバイス２００へ変換するための）マスクの変更を最小にするという目的を鑑みると、ＲＯＭメモリ領域１６０における、ＲＯＭメモリセルＲＭ１およびＲＭ２のそれぞれのトランジスタＴ１およびＴ２の位置は、浮遊トランジスタＦＴ１およびＦＴ２を除去する一方で、対応する２ＴフラッシュメモリセルＦＣ１およびＦＣ２のそれぞれのアクセストランジスタＡＴ１およびＡＴ２の位置と一致させるのが好適である。
【０１５３】
本発明の第２実施態様において、ＲＯＭメモリセル構造に記憶すべきプログラムコードＣは、ＲＯＭメモリセル内のトランジスタ上の、ソースコンタクトとドレインコンタクトとの間の導通接続（アクティブ状態）の存在によって、ビットレベルで規定することができる。「１」ビットは、例えば、導通状態にあるＲＯＭセルによって規定することができ、「０」ビットは、従って、非導通状態によって規定することができる。
【０１５４】
導通状態は、電流が所定の閾値を超えた状態として、非導通状態は、電流がその閾値以下の状態に等しい状態として規定することができる。当業者には既知のように、ビットの存在は、逆の導通スキームによっても表現することができ、「０」を導通状態に、「１」を非導通状態にしてもよい。
【０１５５】
また、導通状態を、トランジスタ間で測定した電圧レベルに関連させてもよく、電圧レベルが閾値より上かまたは下かによって、対応するビット値を判定する。
【０１５６】
例えば、セルＲＭ１のようなＲＯＭメモリセルにおいて、接続パスＬ１および／またはＬ２を、セルのプログラミングに用いることができる。接続パスＬ１および／またはＬ２を除去することによって、ＲＯＭメモリセルＲＭ１を非導通にすることができる、すなわち、ＲＯＭメモリセルを導通状態にできなくなる。接続パスＬ１およびＬ２の両者が存在すると、そのＲＯＭメモリセルを導通させることができる。従って、ＲＯＭメモリセルのプログラミングは、格納すべきビット値に依存する接続パスの数を、そのセルに対して規定することによって、実行することができる。従って、ＲＯＭメモリセルを導通させるためには、２つの接続パスを規定しなければならず、ＲＯＭメモリセルの非導通に対して、ゼロまたは１つの接続パスを規定することができる。
【０１５７】
図１３は、本発明の第１の実施例に従って図６のフラッシュメモリから変換された、ＲＯＭメモリセルのレイアウトの平面図である。
【０１５８】
図１３は、４つのＲＯＭメモリセル領域ＲＭ１，ＲＭ２，ＲＭ０１およびＲＭ０２を示しており、それらは対をなし、図１２に示す第３および第４のＲＯＭメモリセルＲＭ１，ＲＭ２の電気回路図に対応している。
【０１５９】
ＲＯＭメモリセルＲＭ１は、第１の接続パスＬ１および第２の接続パスＬ２を含む。
【０１６０】
第１の接続パスＬ１は、共通コンタクトＣＣ５とトランジスタＴ１との間に位置している。第２の接続パスＬ２は、トランジスタＴ１とコンタクトＣＣ２との間に位置し、ビット線ＢＬ１は第２方向Ｙに延在している。第２コンタクトＣＣ２にて、第２の接続パスＬ２は、第１の方向Ｘに延在する第１のコンタクト線ＣＬ１に接続されている。第１のコンタクト線ＣＬ１と並行に、第１のワード線ＷＬ１が延在しており、その第１のワード線ＷＬ１は、シングルゲートトランジスタＴ１に接続されている。
【０１６１】
ＲＯＭメモリセルＲＭ１の初期段階における接続パスＬ１を、基板２の表面上の空き領域として示す。第２の接続パスＬ２は、ＲＯＭメモリセルＲＭ１において、コンタクトＣＣ２とトランジスタＴ１との間のドープアクティブ領域によって規定される。
【０１６２】
同様に、ＲＯＭメモリセルＲＭ２は、共通コンタクトＣＣ５とトランジスタＴ２との間に第３の接続パスＬ３を有し、トランジスタＴ２とコンタクトＣＣ４との間に、第４の接続パスＬ４を有する。コンタクトＣＣ４にて、第４の接続パスは、第１の方向Ｘに延在する第２のコンタクト線ＣＬ２に接続されている。第２のコンタクト線ＣＬ２と並行に、第２のワード線ＷＬ２が延在しており、その第２のワード線ＷＬ２は、シングルゲートトランジスタＴ２に接続されている。第３の接続パスＬ３は、いまだ基板の表面上の空き領域であり、一方、第４の接続パスＬ４は、ドープアクティブ領域で規定される。
【０１６３】
ＲＯＭメモリセルＲＭ０１およびＲＭ０２は、それぞれ、ＲＭ１およびＲＭ２と同様に構成することができ、ここでは詳細を述べないものとする。
【０１６４】
接続パス上で、この例ではＬ３に対して全く接続が規定されない場合、マスク操作スキームによって、空き場所に浅いトレンチ分離領域を規定することに留意されたい。これは、各フラッシュメモリセルＦＣ１において、共通コンタクトＣＴ０を除去することによって空くことになる各場所を、浅いトレンチ分離領域として規定する第１の実施例の方法と同様である。
【０１６５】
この第２の実施例におけるマスク操作は、フラッシュメモリセル配置の領域を除去するように規定され、この領域は、浮遊トランジスタＦＴ１，ＦＴ２，ＦＴ０１，ＦＴ０２の領域及び場合により、浮遊ゲートＦＧ１，ＦＧ２に近接したスリットＳＬ１，ＳＬ２，およびＳＬ３も含む領域に等しく、さらに、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ０１，ＡＴ０２とそれぞれに対応する浮遊トランジスタＦＴ１，ＦＴ２，ＦＴ０１，ＦＴ０２（図３を参照のこと）との間のそれぞれの接続パスＡＬ１，ＡＬ２，ＡＬ４，ＡＬ５，ＡＬ０１，ＡＬ０２，ＡＬ０４，ＡＬ０５（すなわち、アクティブ領域）の、それぞれの浮遊トランジスタに近接する領域部分をさらに覆うものとすることもできる。
【０１６６】
第２の実施例において、領域{BLCONT}は、{CG_SFG}Flash+upsizeと{Active_BL}Flashとの結合で定義することができ、
{BLCONT}={{CG_SFG}Flash+upsizeAND{Active_BL}Flash}      （９）
となる。
【０１６７】
この場合、アクティブマスク{Active}CMOSは、式（２）に従って定義することができる。コンタクトマスクを除く他の全てのマスク操作は、第１の実施例と同様である。第２の実施例に対するコンタクトマスクは、フラッシュに対するコンタクトマスクとほぼ同様であり、ベースラインマスクのマスクセットにおいて、浮遊トランジスタＦＴ１，ＦＴ２，ＦＴ０１，ＦＴ０２に関するレイアウトが変わるのみである。
【０１６８】
さらに、各ＲＯＭメモリセルＲＭ１，ＲＭ２におけるプログラムコードＣのビットは、図１２を参照して述べたＲＯＭメモリセルに対する実際のビット値に基づいて、第１（第３）の接続パスＬ１，Ｌ３を{Active}マスクによって規定することで規定される。
【０１６９】
従って、アクティブマスクに論理ＡＮＤ演算
{ROM code at {CG_SFG}Flash+upsize × {Active_BL}}
を実行することによって、{Active}CMOSを適合させる。ここで、{ROM code at {CG_SFG}Flash+upsize × {Active_BL}は、スリット領域ＳＬ１，ＳＬ２，ＳＬ３に近接するＣＧ、浮遊ゲートＦＧ１，ＦＧ２の最上面及び、{Active_BL}の領域によって占有される領域を指す。
【０１７０】
図１４ａは、第１の接続パスＬ１に接続を含むＲＯＭメモリセルの断面図である。図１４ｂは、第３の接続パスＬ３に接続を含まないＲＯＭメモリセルの断面図である。
【０１７１】
図１４ａおよび１４ｂにおいて、これ以前の図面における同一の構成要素には、同一の符号を付す。
【０１７２】
図１４ａにおいては、接続パスＬ１は、コンタクトスタッドＣＳ１の下のアクティブ領域４から、トランジスタＴ１のチャネル領域まで延在しており、この接続パスＬ１を経てコンタクトＣＣ２とコンタクトスタッドＣＳ１との間を導通することができる。
【０１７３】
しかしながら図１４ｂにおいては、アクティブ領域は、浅いトレンチ分離ＳＴＩ−２によってチャネル領域から切断されている。この場合には、ＲＯＭメモリセルコンタクトＣＣ２とＣＳ１との間を、（少なくとも上述の閾値で）非導通とすることができる。
【０１７４】
図１５は、第２の絶縁層ＯＸ２、および、ビット線または‘ｍｅｔａｌ−１’接続ＢＬｃｍｏｓを規定した後の、図１４ｂのＲＯＭメモリセルの断面図である。コンタクトスタッドＣＳ１の最上面には、ビッド線ＢＬｃｍｏｓへの共通コンタクトＣＣ５が、第２の絶縁層ＯＸ２の中に位置している。
【０１７５】
本発明によれば、上述した２Ｔメモリセルに対するフラッシュ−ＲＯＭ変換は、プログラマブル不揮発性（フラッシュ）メモリを形成するための全てのマスクを、有利に省略することができる。それでも、ＣＭＯＳ（または、ベースライン）処理に要するマスクのみは必要である。もとはフラッシュメモリセルであったＲＯＭメモリセル及び周辺回路１３０内のデバイスを組み込むために、これらのマスクの幾つかを変更する必要がある。ＳＯＣデバイス１００，２００に対する再設計は全く必要なく、さらに、元のＣＭＯＳ専用のベースラインマスクの数に加えて追加のマスクを導入する必要もない。
【０１７６】
また、本発明による実施例は、それら特有の利点を有することに留意されたい。
【０１７７】
第１の実施例は、処理段階のやや後半で（コンタクトレベルにおいて）、ＲＯＭメモリをプログラムしており、このことは、製造中の柔軟性を高める。原理上は、ＳＯＣデバイス２００は、後続する一般的な手法によって処理することができ、比較的後半の段階でカスタマイズすることができる。
【０１７８】
第２の実施例は、その実装を一層簡単にできるが、カスタマイズが非常に早い処理段階で行われるため、製造中の柔軟性はやや低くなる。
【０１７９】
さらに、本発明によるマスク操作スキームは、リソグラフィ処理のためのパターンマスク、特に、ベースラインマスクのレイアウトについて、フラッシュからＲＯＭメモリセルへの変換に関して計算を実行するようにプログラムされ、さらに、変更されたＣＭＯＳベースラインマスクに作成すべきリソグラフィパターンを用意する、１つまたは複数の計算機の助けを必要とすることに留意されたい。
【０１８０】
そのような計算機は、当業者には周知である。その計算機を構成して、入力データとして不揮発性技術のフラッシュ、またはベースライン技術のＣＭＯＳのどちらかに関連するマスクをデジタル表現で受信し、必要なフラッシュ−ＲＯＭマスク操作に従って、ベースラインマスクのデジタル表現でのデータを得るべく、その入力データを処理し、さらに、本発明によるフラッシュ−ＲＯＭ変換に関連する計算の後に、それらベースラインマスクのデジタル表現を出力する。
【０１８１】
従って、本発明はさらに、この変換方法による、マスクレイアウトを変えるための計算機システムおよびプログラムにも関する。
【図面の簡単な説明】
【０１８２】
【図１】ＳＯＣデバイスの、フラッシュ−ＲＯＭ変換を示す概略図である。
【図２】不揮発性のメモリセルの典型的なプレーナ２Ｔの断面の概略図である。
【図３】フラッシュメモリセクション１２０で用いるトランジスタタイプの断面の概略図である。
【図４】ＲＯＭメモリセルに変換されるフラッシュメモリセル２Ｔの構成を示す電気回路図である。
【図５】本発明の第１の実施例による、フラッシュメモリセルから変換された、ＲＯＭメモリセルの配置を示す電気回路図である。
【図６】変換すべきフラッシュメモリセルのレイアウトを示す平面図である。
【図７】図６における線ＶＩＩ−ＶＩＩに沿った、フラッシュメモリセルの断面図である。
【図８】変換されるべきフラッシュメモリセルのいくつかのマスク領域の平面図である。
【図９】本発明の第１の実施例による、変換されたＲＯＭメモリセルのレイアウトの平面図である。
【図１０ａ】図９における線ＸＡ−ＸＡに沿った、ＲＯＭメモリセルの断面図である。
【図１０ｂ】図９における線ＸＢ−ＸＢに沿った、ＲＯＭメモリセルの断面図である。
【図１１ａ】コンタクトスタッドが接触しているＲＯＭメモリセルの、ラインＸＡ−ＸＡに沿った断面図である。
【図１１ｂ】コンタクトスタッドが非接触であるＲＯＭメモリセルの、ラインＸＡ−ＸＡに沿った断面図である。
【図１２】本発明の第２実施例によるＲＯＭメモリセル構造の、電気回路図である。
【図１３】本発明の第２実施例において変換されたＲＯＭメモリセルのレイアウトの平面図である。
【図１４ａ】第１の接続パスＬ１に接続を具えるＲＯＭメモリセルの断面図である。
【図１４ｂ】第３の接続パスＬ３に接続を具えないＲＯＭメモリセルの断面図である。
【図１５】第２の絶縁層およびビットラインまたは‘ｍｅｔａｌ−１’接続が規定された後の、ＲＯＭメモリセルの断面図である。
【図１】
2008520093.tif 000003
【図２】
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【図３】
2008520093.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
2008520093.tif 000015
【図１２】
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【図１３】
2008520093.tif 000017
【図１４ａ】
2008520093.tif 000018
【図１４ｂ】
2008520093.tif 000019
【図１５】
2008520093.tif 000020
【国際調査報告】
2008520093.tif 000021
2008520093.tif 000022