(57)【要約】  高密度集積回路内で活性領域を分離するための自己整列型トレンチ充填方法を提供する。基板内の、活性領域同士の間に深く狭いトレンチがエッチングされる。トレンチは、その内部で二酸化シリコンなどの適切な誘電体を成長させることで充填される。酸化物が基板から成長してトレンチを充填し、基板内に浸透することで、トレンチよりも幅広く深い酸化物が得られる。ＮＡＮＤ型フラッシュメモリシステムのための記憶素子は、例えば、ＮＡＮＤストリング活性範囲を形成するべくエッチングを行った後、あるいはエッチングの一部として実行されるので、基板をエッチングしてトレンチを形成することで製造することができる。これにより、ＮＡＮＤストリング活性範囲が分離トレンチ同士の間に確実に整列させることができる。誘電体成長工程は自己規制型であるため、エッチング工程によって出来たオープン範囲を活性範囲同士の間に維持することができる。次に形成されるゲート内誘電層と制御ゲート層により、オープン範囲が充填されて、制御ゲートと浮遊ゲートの間に側壁結合が得られる。【選択図】図７
2008521250.tif 000002
【特許請求の範囲】
【請求項１】
非揮発性メモリ装置を製造する方法であって、
基板よりも上に第１誘電層を形成する工程と、
前記第１誘電層よりも上に第１伝導層を形成する工程と、
前記第１伝導層の形成後に、前記第１伝導層、前記第１誘電層を貫通し、前記基板の少なくとも一部に至る範囲にエッチングを行い、前記第１伝導層の第１部分と前記第１伝導層の第２部分の間にトレンチを形成する工程と、
誘電性物質を成長させて前記トレンチを充填する工程と、
前記第１伝導層よりも上に第２誘電層を形成する工程と、
前記第２誘電層よりも上に第２伝導層を形成する工程と、を備えることを特徴とする非揮発性メモリ装置を製造する方法。
【請求項２】
前記第１伝導層の前記第１部分は頂部と２つの側壁を備えており、
前記第１伝導層の前記第２部分は頂部と２つの側壁を備えており、
前記方法は更に、
前記第１伝導層の前記第１部分の一方の側壁に沿って第１側壁スペーサを形成する工程と、
前記第１伝導層の前記第２部分の一方の側壁に沿って第２側壁スペーサを形成する工程を備えており、
前記第１側壁スペーサが形成された前記第１伝導層の前記第１部分の前記側壁と、前記第２側壁スペーサが形成された前記第２伝導層の前記第２部分の前記側壁は隣接しており、
前記第１側壁スペーサを形成する工程と、前記第２側壁スペーサを形成する工程は、前記第１伝導層をエッチングした後、かつ前記基板をエッチングする前に実施されることを特徴とする請求項１に記載の方法。
【請求項３】
前記エッチング工程は、前記第１側壁スペーサと前記第２側壁スペーサの間の前記基板をエッチングする工程を備えることを特徴とする請求項２に記載の方法。
【請求項４】
前記第１側壁スペーサと前記第２側壁スペーサを形成する工程では、
前記第１側壁スペーサと前記第２側壁スペーサとして酸化物層を形成する工程と、
前記酸化物層をエッチングする工程と、
前記第１側壁スペーサと前記第２側壁スペーサとして窒化物層を形成する工程と、
前記窒化物層をエッチングする工程と、を備えることを特徴とする請求項２に記載の方法。
【請求項５】
前記酸化物層をエッチングする工程は、前記第１誘電層をエッチングする工程を含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記第１伝導層よりも上に前記第２誘電層を形成する工程に先立って、前記第１側壁スペーサと前記第２側壁スペーサを除去する工程を備えており、
更に前記第１伝導層の前記第１部分及び前記第２部分の前記側壁に沿って前記第２誘電層を形成し、前記第２誘電層の実質的に垂直な部分を形成する工程を備えることを特徴とする請求項２に記載の方法。
【請求項７】
前記第２誘電層の前記実質的に垂直な部分に沿って前記第２伝導層を形成し、前記第２伝導層の実質的に垂直な部分を形成する工程を更に備えることを特徴とする請求項６に記載の方法。
【請求項８】
前記第２伝導層の前記実質的に垂直な部分は、前記トレンチを充填するために成長させた前記誘電性物質をエッチングすることなく形成されることを特徴とする請求項７に記載の方法。
【請求項９】
前記誘電性物質を成長させる工程では、熱酸化により酸化物を成長させる工程を備えていることを特徴とする請求項１に記載の方法。
【請求項１０】
前記誘電性物質を成長させる工程では、
酸化物層を付着させて前記トレンチを部分的に充填する工程と、
酸化物を熱成長させて前記トレンチを完全に充填する工程と、を備えることを特徴とする請求項１に記載の方法。
【請求項１１】
前記誘電性物質を成長させて前記トレンチを充填する工程は、
前記基板から酸化物を成長させて前記トレンチを充填する工程と、
前記基板内部へと酸化物を成長させる工程と、を備えており、
前記成長した酸化物の幅は、前記エッチングしたトレンチの幅よりも広く、前記成長した酸化物の深さは、前記エッチングしたトレンチの深さよりも深いことを特徴とする請求項１に記載の方法。
【請求項１２】
前記第１伝導層の前記第１部分は細分化されて、前記集積回路の第１ストリングを構成する非揮発性記憶素子の浮遊ゲートを形成しており、
前記第１伝導層の前記第２部分は細分化されて、前記集積回路の第２ストリングを構成する非揮発性記憶素子の浮遊ゲートを形成しており、
前記第２伝導層の少なくとも一部は、前記第１ストリングの第１非揮発性記憶素子及び前記第２ストリングの第２非揮発性記憶素子の制御ゲートを形成することを特徴とする請求項１に記載の方法。
【請求項１３】
前記第１伝導層の前記第１部分と前記第１伝導層の前記第２部分は、前記第１伝導層を貫通するエッチングよって形成され、
前記第１伝導層をエッチングする工程では、前記第１誘電層をエッチングして、前記第１誘電層の第１部分と前記第１誘電層の第２部分を形成する工程を含んでいることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記方法は、非揮発性ＮＡＫＤ型フラッシュメモリ装置アレイを製造する工程の一部として実行されることを特徴とする請求項Ｉ５に記載の方法。
【請求項１５】
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから除去可能であることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記アレイはホストシステムに内蔵されていることを特徴とする請求項１４に記載の方法。
【請求項１７】
非揮発性記憶メモリ装置であって、
基板と、
前記基板よりも上に形成された第１誘電層と、
細分化されて前記集積回路の記憶素子の第１グループの浮遊ゲートを形成する第１部分と、細分化されて前記集積回路の記憶素子の第２グループの浮遊ゲートを形成する第２部分とを含んでいる第１伝導層と、
前記第１伝導層の前記第１部分と前記第２部分の間の前記基板にエッチングされて形成され、その後誘電性物質を成長させて充填されるトレンチと、
前記第１伝導層の前記第１部分及び前記第２部分よりも上に形成された第２誘電層と、
前記第２誘電層の表面に形成されており、記憶素子の前記第１グループと第２グループの制御ゲートを形成すると共に細分化されて前記集積回路のワードラインを形成する第２伝導層と、を備えていることを特徴とする非揮発性メモリ装置。
【請求項１８】
前記第１伝導層の前記第１部分は頂部と少なくとも１つの側壁を含み、
前記第１伝導層の前記第２部分は頂部と少なくとも１つの側壁を含み、
前記第１部分の前記少なくとも１つの側壁は前記第２部分の前記少なくとも１つの側壁に隣接しており、
前記第２誘電層は、前記第１伝導層の前記第１部分の前記頂部及び第２部分の前記頂部よりも上に形成された第１部分を含み、
また前記第２誘電層は、前記第１伝導層の前記第１部分の前記少なくとも１つの側壁及び前記第１伝導層の前記第２部分の前記少なくとも１つの側壁に沿って形成された第２部分を含み、
前記第２伝導層は更に、前記第２誘電層の前記第２部分の間に形成されていることを特徴とする請求項１７に記載の非揮発性メモリ装置。
【請求項１９】
前記成長させた誘電性物質は、前記エッチングしたトレンチから前記基板内部へと延びており、前記成長した誘電性物質の幅は前記トレンチの幅よりも広く、前記成長した誘電性物質の深さは前記トレンチの深さよりも深いことを特徴とする請求項１７に記載の非揮発性メモリ装置。
【請求項２０】
前記第１グループの記憶素子は非揮発性記憶素子の第１ＮＡＮＤストリングであり、
前記第２グループの記憶素子は非揮発性記憶素子の第２ＮＡＮＤストリングであることを特徴とする請求項１７に記載の非揮発性メモリ装置。
【請求項２１】
前記第１及び第２グループの記憶素子は非揮発性記憶要素アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから除去可能であることを特徴とする、請求項１７に記載の非揮発性メモリ装置。
【請求項２２】
前記基板は少なくともＰウェルとＮウェルのいずれかを含んでいることを特徴とする、請求項１７に記載の非揮発性メモリ装置。
【請求項２３】
ＮＡＮＤ型非揮発性メモリを製造する方法であり、
第１ＮＡＮＤストリング活性範囲と第２ＮＡＮＤストリング活性範囲の間の基板に分離トレンチを形成する工程と、
誘電性物質を成長させて前記トレンチを充填し、前記第１ＮＡＮＤストリング活性範囲と前記第２ＮＡＮＤストリング活性範囲を分離する工程と、を備えており、
前記第１ＮＡＮＤストリング活性範囲及び前記第２ＮＡＮＤストリング活性範囲はそれぞれ第１誘電性部分と第１伝導性部分を含んでおり、前記第１ＮＡＮＤストリング活性範囲及び前記第２ＮＡＮＤストリング活性範囲の前記第１誘電性部分と前記第１伝導性部分は前記分離トレンチ形成前に形成されることを特徴とする方法。
【請求項２４】
前記第１ＮＡＮＤストリング活性範囲と前記第２ＮＡＮＤストリング活性範囲を形成する工程は、
前記基板の表面に第１誘電層を形成する工程と、
前記第１誘電層の表面に前記第１伝導層を形成する工程と、
前記第１誘電層をエッチングして、前記第１ＮＡＮＤストリング活性範囲の前記第１誘電性部分と、前記第２ＮＡＮＤストリング活性範囲の第１誘電性部分とを作成する工程と、
前記第１伝導層をエッチングして、前記第１ＮＡＮＤストリング活性範囲の前記第１伝導性部分と、前記第２ＮＡＮＤストリング活性範囲の前記第１伝導性部分とを作成する工程を更に備えることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記第１ＮＡＮＤストリング活性範囲の第１側壁上に第１側壁スペーサを形成する工程と、
前記第２ＮＡＮＤストリング活性範囲の第１側壁上に第２側壁スペーサを形成する工程を更に備えており、
前記第１側壁スペーサが形成された前記第１ＮＡＮＤストリング活性範囲の前記第１側壁は前記第２側壁スペーサが形成された前記第２ＮＡＮＤストリング活性範囲の前記第１側壁に隣接していることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記分離トレンチを形成する工程では、
前記第１側壁スペーサと前記第２側壁スペーサの間の前記基板をエッチングする工程を含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
前記第１ＮＡＮＤストリング活性範囲と前記第２ＮＡＮＤストリング活性範囲を形成する工程では、前記第１ＮＡＮＤストリング活性範囲の前記第１側壁と前記第２ＮＡＮＤストリング活性範囲の前記第１側壁の間にオープン範囲を作成する工程を含むことを特徴とする請求項２５に記載の方法。
【請求項２８】
前記第１ＮＡＮＤストリング活性範囲の頂部と前記第１側壁の上に前記第２誘電層を形成する工程と、
前記第２ＮＡＮＤストリング活性範囲の頂部と前記第１側壁の上に前記第２誘電層を形成する工程と、
前記第２誘電層上に第２伝導層を形成する工程と、を備えており、
前記第２誘電層を形成する前記工程では前記オープン範囲を部分的に充填する工程を含んでおり、
前記第２伝導層を形成する前記工程では前記オープン範囲の残りの部分を充填する工程を含むことを特徴とする請求項２７に記載の方法。
【請求項２９】
前記第２伝導層をエッチングして、前記ＮＡＮＤ型非揮発性メモリの複数のワードラインを形成する工程を更に備えることを特徴とする請求項２８に記載の方法。
【請求項３０】
前記分離トレンチの周辺に存在している前記基板内部へと前記誘電性物質を成長させる工程をさらに備えており、
成長した前記誘電性物質の幅は前記分離トレンチよりも広く、成長した前記誘電性物質の深さは前記分離トレンチよりも深いことを特徴とする請求項２３に記載の方法。
【請求項３１】
前記ＮＡＮＤ型メモリは非揮発性記憶要素アレイを含んでおり、
前記アレイはホストシステムと通信し、
前記アレイは前記ホストシステムから除去可能であることを特徴とする請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリのような高密度半導体装置と、高密度半導体装置内の活性領域と構成部品を分離する方法に関する。
【背景技術】
【０００２】
集積回路は、１つの基板を共有する、電気的に接続し分離された複数の装置で構成されている。共通の基板上又は内部に複数の装置を形成する場合には、分離技術を用いて個々の装置を分離する必要がある。集積回路の集積度が増加するにつれて、装置分離に利用できるスペースは狭くなる。装置寸法が小型化するにつれて、装置内部の寄生電流や電荷がより大きな問題となる。その為、分離技術が集積回路製造の重大な要素となっている。
【０００３】
例えば、フラッシュメモリのような非揮発性半導体メモリ装置では、１つの共通の基板から多数の独立した記憶素子が形成され、これらがメモリアレイを形成している。こうした独立した記憶素子は、分離技術を用いてお互いに分離されている。例えばフラッシュメモリシステムでは、ＮＡＮＤ構造が用いられている。ＮＡＮＤ構造は、２つの選択ゲートの間に直列配列された複数のトランジスタが形成されている。直列したトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれている。一般に、分離技術は装置製造工程内で使用され、１つの基板を共有する隣接したＮＡＮＤストリング同士を電気的に分離している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＮＡＮＤフラッシュメモリやその他の半導体装置において、数多くの分離技術が存在する。シリコン局所酸化法（ＬＯＣＯＳ）技術では、基板表面上に酸化膜を成長又は付着し、次にこの酸化膜上に窒化膜を付着する。これらの層をパターニングすることで所望の分離範囲を露出させ、所望の活性範囲を被服する。その後、トレンチをこれらの層及び基板の一部の内部までエッチングする。次に、露出した領域上に酸化膜を成長させる。一般に、付着した窒化膜の下に酸化膜を成長させることで、活性領域内に酸化膜が侵入する（バードピークと呼ばれることが多い）。この侵入によりシリコン内に応力が発生し、最終的に欠陥が生じる。さらに、この侵入によって、集積回路の集積度を決める装置の活性範囲が縮小される。これに加えて、ＬＯＣＯＳ技術では、装置の浮遊ゲートに使用される伝導層のような層を形成する前にトレンチを形成する為、整列の問題が生じる。例えば、後から形成された浮遊ゲートが、先に形成された所定の２つのトレンチの間に正確に整列されなくなる恐れがある。
【０００５】
これらの工程では、活性範囲内への酸化膜の侵入を減らすために側壁マスク分離（ＳＷＡＭＩ）のような技術を用いて改善が行われている。ＳＷＡＭＩでは、トレンチ壁上に酸化物を形成する前に窒化物を形成することで、酸化物の侵入とバードビークの形成が減少する。この工程により従来のＬＯＣＯＳ技術は改善されるが、酸化工程中にトレンチ内の窒素が活性化し、基板の活性範囲内に侵入してしまう。又この技術では、トレンチの角で酸化物の成長が抑制されるために、トレンチの角に過剰な応力が発生する。さらに、装置製造前にトレンチが形成されるため、前述の整列の問題が発生する。
【０００６】
したがって、上記に挙げた従来技術の欠点を解決し、高密度半導体集積回路内で装置同士を効率的に分離できる分離技術が必要とされている。
【課題を解決するための手段】
【０００７】
高密度集積回路内で活性領域同士を分離する自己整列型のトレンチ充填方法を提供する。活性領域同士の間の基板内に深く狭いトレンチをエッチングにて形成すする。この深く狭いトレンチは、活性領域同士の間に効率的な分離領域を形成することができる。その為、例えばシャロートレンチ分離のような他の技術を用いる必用が無く、他の技術で必用とされる領域を確保する必要がない。トレンチは、二酸化シリコンのような適切な誘電体を成長させることによって充填する。誘電物が基板から成長してトレンチを充填する。次に基板内部へと浸透し、トレンチよりも幅広で深い誘電体を形成する。例えば、ＮＡＮＤ型フラッシュメモリシステムのような記憶素子では、基板をエッチングしトレンチを形成することによって製造される。前記エッチングは、ＮＡＮＤストリング活性範囲を形成する為のエッチングの後に、又はこのエッチングの一部として実行される。この技術は、ＮＡＮＤストリング活性範囲のような装置活性範囲を形成する前にトレンチを形成する従来技術（例えばＬＯＣＯＳ）とは対照的である。これにより、ＮＡＮＤストリング活性範囲が確実に分離トレンチの間に整列する。誘電体を形成する工程では、形成する場所が自己規制され、エッチング工程によって出来たオープン範囲はエッチングされていない領域の間に存在し続ける。次にゲート間誘電層及びゲート間制御ゲート層を形成することでオープン範囲を充填し、制御ゲート又は浮遊ゲート間に側壁容量を形成する。従来の堆積によってトレンチを充填する技術では、ＮＡＮＤストリング活性範囲間の範囲は、トレンチを充填した誘電体を用いて充填されてしまう。その為、制御ゲートは浮遊ゲートと垂直方向のみに重なる。こうした従来技術の構成では側壁容量を設けることができない。
【０００８】
１つの実施形態では、基板よりも上に第１誘電層を形成する工程と、第１誘電層よりも上に第１伝導層を形成する工程とを備えた非揮発性メモリ装置を製造する方法を提供する。この方法では、これらの層の形成後、第１伝導層及び第１誘電層を貫通し、基板の少なくとも一部に至るエッチングを行い、第１伝導層の第１部分と第１伝導層の第２部分の間の基板トレンチを形成する工程を更に備える。誘電性物質を成長させてトレンチを充填する。この方法では続けて、第１伝導層よりも上に第２誘電層を形成し、第２誘電層よりも上に第２伝導層を形成する。
【０００９】
別の実施形態では、基板と、基板の上に形成された第１誘電層と、第１部分及び第２部分を具備した第１伝導層と、トレンチとを備えた非揮発性メモリ装置を提供する。上記第１伝導層の第１部分は、細分化されて集積回路の第１グループの記憶素子の浮遊ゲートを形成している。上記第２部分は、細分化されて集積回路の第２グループの記憶素子の浮遊ゲートを形成している。上記トレンチは、第１伝導層の第１部分と第２部分の間の基板内にエッチングされて形成される。誘電性物質を成長させることによってトレンチを充填する。さらにこの回路は、第１伝導層の第１部分と第２部分よりも上に形成された第２誘電層と、第２誘電層よりも上に形成された第２伝導層を備えている。第２伝導層は、第１及び第２グループの記憶素子の制御ゲートを形成する。第２伝導層は細分化されて、集積回路のワードラインを形成している。
【００１０】
別の実施形態では、第１ＮＡＮＤストリング活性範囲と第２ＮＡＮＤストリング活性範囲の間の基板に分離トレンチを形成する工程を備える非揮発性メモリの製造方法を提供する。第１ＮＡＮＤストリング活性範囲と第２ＮＡＮＤストリング活性範囲はそれぞれ第１誘電性部分と第１伝導性部分を含む。第１ＮＡＮＤストリング活性範囲及び第２ＮＡＮＤストリング活性範囲の第１誘電性部分と第１伝導性部分は、分離トレンチよりも前に形成される。この方法はさらに、誘電性物質を成長させることによってトレンチを充填し、第１ＮＡＮＤストリング活性範囲を第２ＮＡＮＤストリング活性範囲から分離する工程を含んでいる。
【００１１】
本発明のこれ以外の特徴、態様、目的は、明細書、図面、請求項から理解することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、１つのＮＡＮＤストリングを示す平面図である。図２はその等価回路である。説明として、実施形態に従ったトレンチ分離技術を、非揮発性フラッシュメモリとＮＡＮＤ型メモリに使用した例を示す。しかし、ここで説明する技術は、説明の記載に限定されるのではない。各種の集積回路を製造する多くの工程に利用することができる。
【００１３】
図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に直列配置された４つのトランジスタ１００、１０２、１０４、１０６を備えている。選択ゲート１２０がＮＡＮＤストリングをビットライン１２６に接続している。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続する。トランジスタ１００、１０２、１０４、１０６はそれぞれ制御ゲートと浮遊ゲートを備えている。例えば、トランジスタ１００は制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを設けている。トランジスタ１０２は制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧを設けている。トランジスタ１０４は制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを設ける。トランジスタ１０６は制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを設ける。制御ゲート１００ＣＧはワードラインＷＬ３に接続し、制御ゲート１０２ＣＧはワードラインＷＬ２に接続し、又、制御ゲート１０４ＣＧはワードラインＷＬ１に接続し、制御ゲート１０６ＣＧはワードラインＷＬ０に接続している。
【００１４】
図１、図２はＮＡＮＤストリング内の４つのメモリセルを示すが、これら４つのトランジスタの使用は単なる例証として提供する。ＮＡＮＤストリングは4つ未満の、又は４つ以上のメモリセルを備えていても構わない。例えば、ＮＡＮＤストリングに８個、１６個、３２個等のメモリセルが備えられている場合がある。
【００１５】
ＮＡＮＤ構造を使用したフラッシュメモリシステムの一般的な構造には、数個のＮＡＮＤストリングを含んでいる。例えば図３は、多くのＮＡＮＤストリングを含むメモリアレイ内の３つのＮＡＮＤストリング２０２、２０４、２０６を示す。図３のそれぞれのＮＡＮＤストリングは、２つのトランジスタと４つのメモリセルを含む。各ストリングは選択トランジスタ（例えば選択トランジスタ２３０及び選択トランジスタ２５０）によってソースラインに接続している。選択ラインＳＧＳは、ソース側の選択ゲートを制御するために使用される。複数のＮＡＮＤストリングが、選択ラインＳＧＤで制御される選択トランジスタ２２０、２４０等によって、それぞれ対応するビットラインに接続している。各ワードライン（ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０）は、各ＮＡＮＤストリングに含まれる各メモリセルを制御する制御ゲートに接続し、セル行群を形成している。
例えば、ワードラインＷＬ２はメモリセル２２４、２４４、２５２用の制御ゲートに接続している。同図からわかるように、ビットライン及び対応するＮＡＮＤストリングは、メモリセルアレイ列群を備えている。ＮＡＮＤ構造では、分離技術を使用して、それぞれのＮＡＮＤストリング及びこれに関連する記憶素子を相互に分離させる必要がある。
【００１６】
図４は、図１〜図３に示した本発明の実施形態に従って製造されるフラッシュメモリセルの1つの実施形態を示す２次元ブロック線図である。図４のメモリセルは、Ｐ基板、Ｎウェル、Ｐウェルを備えたトリプルウェルを備えている。図面を単純化するために、図４ではＰ基板とＮウェルを省略している。Ｐウェル３２０内には、メモリセルのソース／ドレイン領域として機能するＮ+ドープ領域３２４が設けられている。どちらのＮ＋ドープ領域３２４をソース領域とするか、或いはドレイン領域とするかは任意である。そのため、Ｎ＋ドープソース／ドレイン領域３２４をソース領域、又はドレイン領域、あるいは両方として考えることが可能である。
【００１７】
Ｎ＋ドープ領域３２４どうしの間にはチャネル３２２が形成されている。チャネル３２２の上には第１誘電性範囲又は層３３０が形成されている。誘電層３３０の上には、メモリセルの浮遊ゲートを形成する誘電範囲又は層３３２が形成されている。浮遊ゲートは、読み出し又はバイパス動作に関連する低圧動作条件下に置かれると、第１誘電層３３０によってチャネル３２２から電気絶縁／分離される。浮遊ゲート３２２の上には第２誘電範囲又は層３３４が形成されている。誘電層３３４の上に、メモリセルの制御ゲートを形成する第２伝導層３３６が形成されている。前記した層の間に各種の層が差し入れるか、追加されるような実施例も存在する。例えば、制御ゲート３３６の上に、ハードマスクが追加される場合が存在する。誘電体３３０、浮遊ゲート３３２、誘電体３３２、制御ゲート３３６はまとめてスタックを構成する。メモリセル群はこのようなスタックを多数含んでいる。
【００１８】
トンネル効果に基づいたプログラムによって、電気的に消去可能であり、プログラム可能である読み出し専用メモリ（ＥＥＰＲＯＭ）又はフラッシュメモリ装置をプログラムする場合、通常は、制御ゲートにプログラム電圧が印加され、ビットラインが接地される。電子が誘電体３３０の中を移動し、チャネルからの電子が浮遊ゲートに注入される。誘電体３３０はトンネル誘電体又はトンネル酸化物と呼ばれている。浮遊ゲート３３２内に電子が蓄積されると、浮遊ゲートには負電荷が帯電し、メモリセルの閾値電圧が事前に定義された閾値電圧レベルの１つにまで上昇する。これによって、１つ又は複数ビットのデータが記憶されたことを表す。一般に、制御ゲートに印加されるプログラム電圧は一連のパルスとして付加される。パルスの大きさは、事前に決めたステップサイズで連続的に上昇させる。
【００１９】
前述したように、半導体に集積回路を構造する場合、それぞれの装置の間を分離させる必要がある。例えばフラッシュメモリの場合、図４に示したように、ある選択されたメモリセルは記憶装置アレイの他のメモリセルから電気的に分離されている必要がある。図５に、大型のフラッシュメモリアレイの一部として製造された２つの一般的なＮＡＮＤストリング３０２、３０４の３次元ブロック線図を示す。図５では、ストリング３０２、３０４上の４つのメモリセルを含んでいる。ストリングに含まれるメモリセルの数は４以上でも、４未満でも構わない。ＮＡＮＤストリングの各々のメモリセルは、図４を用いて前述したように、スタックが形成されている。図５では更に、Ｐウェル３２０の下に配置したＮウェル３２６が図示されており、またＮＡＮＤストリングに沿ったビットライン方向、ＮＡＮＤストリングに対して垂直なワードライン方向が図示されている。図５には、Ｎウェル３３６の下に存在するＰタイプ基板は図示されていない。１つの実施形態では、制御ゲートがワードラインを形成する。伝導層３３６は一面に広がった層として形成され、ワードラインを横切る方向にも連続して形成される。これにより、共通のワードライン、又はワードライン上の各装置に共通の制御ゲートを形成することができる。
【００２０】
図５に示すようなＮＡＮＤストリングを含むＮＡＮＤ構造に基づいた非揮発性メモリシステムを製造する場合、隣接したストリング同士の間に電気的に分離される必要がある。例えば、ＮＡＮＤストリング３０２をＮＡＮＤストリング３０４から電気的に分離することで、独立した電気特徴を備えた装置を形成することができる。ＮＡＮＤストリング３０２上のメモリセルをＮＡＮＤストリング３０４上のメモリセルから分離するには、一般に、ストリングの間に電気的なバリアを形成することで、隣接するメモリセル間の寄生電流及び負荷を禁止又は防止ことができる。
【００２１】
図５に示す１つの実施形態では、オープン範囲又は空隙３０６によりＮＡＮＤストリング３０２はＮＡＮＤストリング３０４から分離されている。典型的なＮＡＮＤ構成では、隣接したＮＡＮＤストリング同士の間に誘電材料が形成され、オープン範囲３０６の位置に堆積される。前述したように、従来技術の多くでは、例えばＬＯＣＯＳ工程を用いて各メモリセルにスタックが形成される前に誘電性分離領域が形成される。
【００２２】
電気的に分離する能力は、フィールド閾値によって測定されることが多い。フィールド閾値は、特定の分離技術において耐えることができる電荷又は電流の量を表す。例えば、分離された領域が印加された１０ボルトの負荷に耐えられる場合、その領域は１０ボルトのフィールド閾値を持つ。最近の非揮発性フラッシュメモリ装置では、回路に含まれる電荷レベルが上昇している。装置寸法が減少するに従い、浮遊ゲートがチャネル領域に与える影響が減少する。こうした小さい寸法の非揮発性フラッシュメモリ装置を正確にプログラムするには、制御ゲートに高いプログラム電圧が印加される。例えば、多くの非揮発性フラッシュメモリ装置では、２０ボルト又はこれよりも高いプログラム電圧が印加されている。したがって、ＮＡＮＤストリングの間では、現在の装置で予想された最大電圧レベルと等しい、又はこれ以上のフィールド閾値電圧が必用とされる。装置内の電荷レベルの上昇に加え、装置寸法の減少により、装置同士を分離するスペースが減少し、装置同士を電気的に分離することが難しくなっている。図５で説明すると、ＮＡＮＤストリング３０２、３０４はさらに隣接して製造されるため、これらの間を効率的に分離することはより難しくなる。
【００２３】
図６Ａ〜図６Ｈは、１つの実施形態に従い、集積回路内の活性範囲同士の間に分離領域を形成する連続工程を示す。図７は、図６Ａ〜図６Ｈに示したような非揮発性メモリ装置の製造中に分離領域を形成する工程を示すフローチャートである。図６Ａ〜図６Ｈ及び図７は、特にＮＡＮＤフラッシュメモリ装置に関する例を示す。ここで述べられた技術は多くの半導体装置に容易に拡張でき、又、多種の製造工程に組み込むことができる。図６Ａ〜６Ｈでは、ビットライン方向は紙面に対して紙面と垂直な方向であり、ワードライン方向は紙面に対して左から右に向かう方向である。
【００２４】
図６Ａは、複数の非揮発性ＮＡＮＤ型フラッシュメモリ装置が形成される基板３００を示す。基板３００は一般的な基板を示しているが、多様な用途に適用するように、その内部にＰウェル及び／又はＮウェルを形成されていてもよい。例えば、Ｐウェル及びＮウェルが図４、図５に示すように、基板３００内部に形成されていてもよい。
【００２５】
図７のステップ４０２では、基板３００に注入、及びアニール処理が行われ、トリプルウェルが基板３００に形成される。トリプルウェルに対する注入及びアニール処理後、ステップ４０４にて、基板３００よりも上に誘電層３３０が形成される。誘電層３３０は記憶素子のトンネル酸化膜を構成する。誘電層３３０として酸化物の他、他の適切な誘電性物質などが使用されている実施例が存在する。さらに誘電層３３０は、従来の化学蒸着（ＣＶＤ）工程、有機金属ＣＶＤ工程、物理蒸着（ＰＶＤ）工程、原子層付着（ＡＬＤ）工程を用いて付着させることができる。また熱酸化工程、または別の適切な工程を用いても形成することができる。１つの実施形態では、誘電層３３０の厚さは約７０〜１００オングストロームである。これよりも厚い又は薄い層を使用した実施例が存在する。これに加え（又は任意で）、他の物質が誘電層３３０を形成する誘電体の上下又は内部に組み込まれていても良い。
【００２６】
ステップ４０６では、酸化トンネル層の頂部に第１伝導層３３２（例えばポリシリコン）が付着される。第１伝導層３３２は、製造中のストリングのメモリ装置のための浮遊ゲートを備える。１つの実施形態では、伝導層３３２は、上述した従来の工程を用いて付着されたポリシリコンである。別の実施形態では、別の伝導性物質が使用される。また１つの実施形態では、伝導層３３２の厚さは約５００オングストロームである。しかし、別の実施形態では、５００オングストロームよりも厚い又は薄い伝導層が使用される。
【００２７】
浮遊ゲート層の付着後に、ステップ４０８で窒化物層３４０が付着され、またステップ４１０で酸化物層３４２が付着される。これらの酸化物層と窒化物層は、以降に実行される多くの工程で犠牲層として機能する。酸化物層と窒化物層の両方とも従来の工程で形成することができ、又、各層の厚さは約４００オングストロームである。様々な実施形態に従い、これら層の厚さは実施例によって、４００オングストロームよりも厚く又は薄くしてもよい。層３３０、３３２、３４０、３４２は、複数の装置を形成するＮＡＮＤストリング活性範囲層の基礎構造である。複数のＮＡＮＤストリングは、こうした層を開始層として使用し、構造される。
【００２８】
層３３０、３３２、３４０、３４２の形成後に、酸化物層３４２上にハードマスクを付着させて、装置のそれぞれのＮＡＮＤストリングを形成する工程を開始する（ステップ４１２）。酸化物層上にハードマスクを付着させた後、フォトリソグラフィをすることによって、ＮＡＮＤストリングが形成される囲上にフォトレジストのストライプ構造を形成する。フォトレジストのストライプ構造を形成後、露出したマスク層を、例えば異方性のプラズマエッチングによってエッチングして除去する。
【００２９】
ステップ４１４では、フォトレジスト及びマスクを使用して酸化物層、窒化物層、浮遊ゲート層がエッチングされ、それぞれのＮＡＮＤストリング活性範囲３８０、３８２、３８４が形成される。この工程による結果を図６Ｂに示す。図６Ｂでは、エッチングを行って、３つの独立したＮＡＮＤストリング活性範囲層の基礎構造となった浮遊ゲート層３３２、窒化物層３４０、酸化物層３４２を図示している。これらの基礎構造がメモリ装置のＮＡＮＤストリング活性範囲層となる。
３つのＮＡＮＤストリング活性範囲は、ワードライン方向において相互に隣接している。
【００３０】
ＮＡＮＤストリング活性範囲の形成後、エッチングにより露出した面上に酸化物が付着され（ステップ４１６）、形成された各ストリングの側壁スペーサの形成が開始される。酸化物層の付着後、酸化物は基板３００の表面に至る範囲でエッチングされ、各ＮＡＮＤストリングに第１側壁スペーサ層３４４が形成される。また
誘電体３３０もエッチングされ、スペーサの外部、かつ活性範囲層の基礎構造同士の間の基板３００が露出する。図６Ｃは、付着及びエッチングを施した後の酸化物スペーサ３４４を示す。
【００３１】
酸化物スペーサ層３４４が付着及びエッチングされた後、窒化物層が同様に付着及びエッチングされ（ステップ４１８）、第２側壁スペーサ層３４６が形成される。図６Ｃに、付着及びエッチングされて窒化物スペーサ３４６が形成されたスタックを図示する。層３４４と３４６で、各ＮＡＮＤストリングスタックの各側壁上に側壁スペーサが形成される。この側壁スペーサは、次のトレンチをエッチングする工程でマスクとして機能し、メモリ装置内の隣接したＮＡＮＤストリング同士の間に形成されるトレンチの幅を狭める。例えば、活性範囲３８０と３８２の間にトレンチを画定するためには、ＮＡＮＤストリング活性範囲３８０上の側壁スペーサと、これと隣接したＮＡＮＤストリング活性範囲３８２上の側壁スペーサを使用する。
【００３２】
側壁スペーサ形成後に、基板３００に狭く、及び深いトレンチをエッチングすることで（ステップ４２０）、隣接したＮＡＮＤストリング同士の間に分離領域の形成を開始する。図６Ｄは、エッチングしてトレンチ３５０を形成した後の基板を示す。隣接したＮＡＮＤストリング活性範囲同士の間でトレンチ３５０にエッチングが施される。トレンチは、トレンチ底部に向かってより狭くなる傾斜壁を備えている。エッチングの前に側壁スペーサ（層３４４、３４６）が形成されているので、トレンチの幅を、従来技術を用いて形成したトレンチよりも狭くすることができる。１つの実施形態では、トレンチ２３０は深さ約２，０００オングストローム、頂部幅約３００オングストロームである。しかし、様々な実施形態によっては、これ以外の寸法の構造でも可能である。図６Ｄに図示するように、酸化物層３４２はエッチング工程の犠牲層として機能する。酸化物層３４２の厚さは、エッチング工程の間に減少する。
【００３３】
幅の狭いトレンチを形成することで、ＮＡＮＤストリングの間隔がより接近し、装置全体の寸法が縮小する。非常に深いトレンチを使用するため、高いフィールド閾値電圧を持ちながら、狭いトレンチ幅を維持することができる。図６Ａ〜図６Ｈに示すように、トレンチを使用して分離される領域によって達成されるフィールド閾値電圧の値は、トレンチの幅／高さの比により定義されるアスペクト比によって決定される。実施形態によれば、深く狭いトレンチを使用することで、装置の寸法を低減しながら適切なアスペクト比を維持している。これにより、高いフィールド閾値を維持しながら装置寸法を低減することができる。前述のとおり、側壁スペーサ（層３４４、３４６）を使用することによって、トレンチの形成時にマスクとしても機能し、幅の狭いトレンチを形成することが可能になる。酸化物及び窒化物層は、エッチングを隣接した窒化物スペーサ層同士の間に留めるよう機能する。トレンチ頂部は、隣接したＮＡＮＤストリング同士の間の幅よりも、各酸化物スペーサ層及び各窒化物スペーサ層の幅の２倍に等しい幅だけ狭くなっている。
【００３４】
トレンチ３５０をエッチングする前に浮遊ゲート層３３２を形成することで、浮遊ゲート層を形成する前に分離領域を形成する従来技術で問題となっていた誤整列が回避される。まず浮遊ゲート層が形成され、基板と共にエッチングされてトレンチが形成される。その為、このトレンチは隣接したＮＡＮＤストリング上のメモリセルの浮遊ゲート同士の間に正確に整列される。最初にトレンチを形成する従来技術では、事前に形成された分離領域どうしの間に浮遊ゲート層を正確に形成する際に十分な注意を要する。成長工程と付着工程が不正確であると、浮遊ゲートを分離領域どうしの間に正確に配置できなくなる恐れがある。本発明の実施形態では、浮遊ゲートの形成後にエッチングによって浮遊ゲートがトレンチの間に正確に配置されるので、上記のような問題が発生しない。
【００３５】
トレンチ３５０の形成後に、トレンチの底部及び側部から酸化物又は他の適切な誘電性物質（例えば窒化物）を熱成長（及び／又は付着）させることでトレンチを充填し、実質的にトレンチを成長した酸化物で充填する（ステップ４２２）。トレンチの充填は、シリコン基板から酸化物を成長させるための公知の熱成長技術を用いて行うことができる。例えば、シリコン基板を、酸素を含んだ混合物に露出させると、シリコンが酸化して、トレンチ内に二酸化シリコンが形成される。二酸化シリコンは、トレンチの底部及び各側壁の両方から成長する。この成長工程は自己規制型のものである。トレンチの底部は幅が狭いため、まずこの部分から充填が開始し、酸化物の形成が進むに従い、底部及び側部から徐々に酸化物が形成されてゆく。これにより、この工程を自己規制型にすることができる。底部及び側部からトレンチの充填を開始することで、露出された未充填部分において以降の成長が集中及び最速化される。これにより、トレンチ充填酸化物の均一な成長が期待できる。1つの実施形態では、ステップ４２２は、化学蒸着と酸化物成長の組み合わせを含むことも可能である。例えば、トレンチの側壁と底部に沿って小さくて薄い酸化物層を付着させて、シリコン基板と後に成長される酸化物との間のクッションを形成することが可能である。又、トレンチの壁と底部に沿ってこの薄層を形成した後に、先述のとおりに酸化物を成長させてトレンチを完全に充填できる。
【００３６】
トレンチの形状と自己規制型成長工程を用いることで、従来のように蒸着工程を利用してトレンチを充填する際に、トレンチの底部付近の鍵穴空隙（酸化物の穴）が生じることはなくなる。なぜなら、酸化物はまずトレンチの底部から成長して充填するので、従来技術の工程で見られるような、トレンチ頂部に不均衡な酸化物付着が原因の空隙が生じることがなくなる。
【００３７】
図６Ｅは、トレンチ３５０内に酸化物３５２が熱成長した結果を示す。酸化物３５２は各トレンチ３５０を充填し、トレンチの頂部を越えて、ほぼ第１伝導層３３０底部の高さにまで延びている。完成品のシリコン酸化物の幅及び深さは、元のエッチングしたトレンチ３５０のものよりも広く、深い。完成品の幅及び深さは、トレンチの側壁及び底部からトレンチ内部に成長するだけでなく、二酸化シリコンがトレンチの側壁及び底部から基板３００自体の内部にも成長することによって得られる。図示するように、最終的に完成品の幅及び深さは、最初に基板にエッチングして得られたトレンチよりも幅広く深くなる。例えば、各トレンチの酸化物の頂部幅は、隣接したＮＡＮＤストリング活性範囲どうしの間のスペースを実質的にほぼ全て包括する形で延びている。３００オングストロームの幅をエッチングして、図６Ｄに示すようなトレンチ頂部を形成する1つの実施形態では、酸化物の成長後に、トレンチ頂部の実質的な酸化物幅が約６００オングストロームに達する。これに加え、トレンチの２, ０００オングストロームの深さを酸化物成長によって約２，２００オングストロームにまで拡張する。
【００３８】
分離トレンチ３５０を酸化物成長によって形成及び充填した後に、ウェットエッチング工程を用いて（ステップ４２４）、窒化物層３４０、酸化物層３４２の全ての残余部分、酸化物層３４４と窒化物層３４６の間に形成された側壁スペーサを除去する。ステップ４２４によって、図６Ｆに示すように、各ＮＡＮＤストリング活性範囲の浮遊ゲート層の頂部と側部が露出する。
【００３９】
浮遊ゲート層３３２の露出後、ステップ４２６にて、浮遊ゲート層３３２よりも上と、浮遊ゲート層３３２のエッチングした部分同士の間に第２誘電層が形成される。第２誘電層が、各ストリングのそれぞれの記憶装置のゲート内誘電体を形成する。1つの実施形態によれば、第２誘電層は、誘電性物質からなる複数の独立層で形成される。図６Ｇに示すように、誘電層は第１酸化物層３６２、第２窒化物層３６０、第３酸化物層３６４（酸化物層３６４は窒化物層３６４の外部に示されているが、図中の厚さは実際の厚さではない）で形成することができる。酸素層／窒素層／酸素層を備えた誘電体はＯＮＯ誘電体と呼ばれている。第２誘電層の総厚さは約２９０オングストロームである。例えば、酸化物層３６２は約１２０オングストローム、窒化物層３６０は約１２０オングストローム、第２酸化物層３６４は約５０オングストロームである。別の実施形態では、第２誘電層は２９０オングストロームより大きくても小さくてもよく、各層は指定された寸法より大きくても小さくても、又、別の材料で形成されていてもよい。1つの実施形態では、誘電層は、化学蒸着のような工程を用いて酸化物層と窒化物層の各々を付着させて形成される。誘電層は公知の緻密化技術を使用して緻密化される。１２０オングストロームの酸化物層、１２０オングストロームの窒化物層、５０オングストロームの酸化物層が緻密化されて、実質的に約１４０オングストロームのＯＮＯ層が得られる。
【００４０】
第２誘電層の形成後、ステップ４２８にて、第２伝導層３７０が露出領域に付着される。1つの実施形態では、伝導層３７０はポリシリコンであり、複数の非揮発性メモリセルの制御ゲートを形成する。1つの実施形態では、ポリシリコン層３７０は、第２誘電層の頂部から約２，０００オングストロームの厚さで付着される。図６Ｈで図示しているように、ポリシリコン層３７０は誘電層３７０よりも上に付着されるだけでなく、隣接したＮＡＮＤストリング活性範囲同士の間にも付着されて、各ＮＡＮＤストリングの浮遊ゲート同士の間の範囲３６６を充填している。例えば、ポリシリコン層３７０は、ＮＡＮＤストリング活性範囲３８０とＮＡＮＤストリング活性範囲３８２の間の範囲を充填する。浮遊ゲート層の３面（即ち、浮遊ゲートの頂面と両側面）が制御ゲート層によって包囲される（第２誘電層によって制御ゲート層からは分離されている）。これにより得られる制御ゲートから浮遊ゲートへのカップリングの力には、３つのカップリング要素が含まれる。第１成分は、制御ゲート層の底部と浮遊ゲート層の頂部の間をカップリング要素である。第２及び第３の要素は、制御ゲート層の側壁部と、スタック内の浮遊ゲートの２つの側壁との間のカップリング要素である。
【００４１】
第１浮遊ゲート層をトレンチ形成以前に付着させるので、前述したように浮遊ゲートが２つのトレンチの間に整列する。このために、各浮遊ゲートに対して第２誘電層が自己整列し、各形成セルのカップリングが一貫する。エッチングが浮遊ゲート層を通り基板内部に達してトレンチが形成されるので、浮遊ゲートの一貫した間隔で整列することができる。これにより各浮遊ゲートの周囲に制御ゲート層が均一に形成され、各装置のカップリング特性が一貫する。従来技術では、浮遊ゲート層が誤整列してしまい、以降に各浮遊ゲート周囲に形成される制御ゲート層が均等にならない恐れがある。これにより、カップリング特性がセル毎に違ったものになっていた。
【００４２】
ここで、本発明の実施形態に従ったトレンチ分離技術を用いて達成される追加的特徴について説明する。図６Ｇで図示するように、第２誘電層形成後に、隙間３６６が各ＮＡＮＤストリング活性範囲同士の間に形成される。化学蒸着を用いてトレンチを充填する従来技術では、酸化物はトレンチ内に付着されるだけでなく、露出した他の層にも付着される。例えば、酸化物を化学蒸着してトレンチを充填する前に浮遊ゲート層３３２の付着を行う場合には、酸化物は図６Ｅ〜図６Ｆ５に示すようにトレンチを充填するだけでなく、トレンチの頂部よりも上、そして各浮遊ゲート層３３２よりも上の部分にまで付着される。酸化物は、図６Ｇに示す範囲３６６のような隙間範囲を充填する。こうした工程では化学機械研磨（ＣＭＰ）工程を用いて付着した酸化物を平坦化し、少なくとも浮遊ゲート層３３２の高さにまでエッチングされる。化学機械研磨工程では、スタック間を選択的にエッチングすることはできない。したがって、酸化物の頂部は浮遊ゲート層３３２の頂部と等しい高さになる。これによって、図６Ｇに示したＮＡＮＤストリング同士の間に隙間を作成することができない。次の第２誘電層の付着（例えば層３６０、３６２、３６４）では、誘電層が浮遊ゲート層の頂部にのみ付着される。その為、付着される制御ゲート層は浮遊ゲートよりも上に延びるだけで、図６Ｈに示すように、浮遊ゲート同士の間に延びることはない。制御ゲートがそれぞれの浮遊ゲートに与える影響は各層の対向した表面範囲によって決定されるで、達成可能なカップリング比が制限される。なぜなら制御ゲートから浮遊ゲートに向かうカップリングの力は、制御層の底部から浮遊ゲート層の頂部への１方向のみしかないからである。そのため、この場合にはカップリング比は制御ゲートの底面範囲と浮遊ゲートの頂面範囲のみに比例する。カップリング比は浮遊ゲート層の厚さ（紙面に対して頂部から底部に無向かう方向）によって影響を受けたり、浮遊ゲート層の厚さが有効に働いたりしない。
【００４３】
しかし、図６Ｈに示す実施形態では、浮遊ゲート層よりも上の部分と、浮遊ゲート層の隣接した部分同士の間の両方にポリシリコン層を付着する。その為、制御ゲートによる浮遊ゲートの制御は、頂部から底部へのカップリングによる浮遊ゲート頂部の頂面範囲のみではなく、側壁カップリングによるポリシリコン層３７０の厚さによっても管理される。
【００４４】
例えば、エッチング後に浮遊ゲート層３３２の各々の幅がλ、厚さがＴとなる場合を想定する。制御ゲートが垂直方向のみにおいて浮遊ゲートの上に重なる従来技術で達成されるカップリングは、何らかの定数にλを掛けた数に等しくなる。しかし、本発明の実施形態による技術を使用した場合、図６Ｈに示すように、制御ゲート層が浮遊ゲート層よりも上の部分だけでなく、それぞれのＮＡＮＤストリング活性範囲同士の間にも形成される。その為、カップリングは側壁カップリングによって拡張される。側壁カップリングの場合も同じ定数に厚さＴを掛けた数に等しくなる。２面からのカップリングが存在するため、側壁カップリングの合計は２Ｔを掛けた定数と等しくなる。全体のカップリングは側壁カップリング値及び頂部カップリング値と等しいため、全体のカップリング比は従来技術の場合のように何らかの定数にλのみを掛けるのではなく、λ＋２Ｔを掛けた数に等しくなる。
【００４５】
制御ゲート層３７０の付着後に活性範囲を細分化して、相互に離間したワードラインを形成する。ステップ４３０では、制御ゲート層３７０上にマスク層を付着させ、フォトリソグラフィを用いてＮＡＮＤストリング（ワードライン方向に形成されている）に対して垂直なフォトレジストのストライプ構造を形成する。ステップ４３２では、マスクの露出部分とその下の層を、純粋なフィジカルエッチングであるプラズマエッチング、イオン研磨、イオンエッチング、あるいはこれ以外の、様々な層をエッチングするのに適した工程によってエッチングする。これによって制御ゲート層、ゲート内誘電層、浮遊ゲート層を細分化して各ワードラインを形成する。制御ゲート層のエッチングされた部分が各ワードラインを形成する。1つの実施形態では、トンネル誘電層に達するまでエッチングを実施する。別の実施形態では、エッチングはトンネル誘電体を通り基板に達するまで続けられる。
【００４６】
図８は、本発明を使用して実現されるフラッシュメモリシステムの1つの実施形態のブロック線図を示す。メモリセルアレイ５０２は列群制御回路５０４、行群制御回路５０６、ｃソース制御回路５１０、ｐウェル制御回路５０８によって制御される。アレイ５０２は、図６、図７で述べた実施形態によって製造した１つ又は複数のメモリセルを含む。列群制御回路５０４はメモリセルアレイ５０２のビットラインに接続し、メモリセルに記憶されたデータの読み出し、プログラム動作中におけるメモリセルの状態の決定、プログラミング及び消去を促進又は禁止するためのビットラインの電位レベル制御を実施している。行群制御回路５０６はワードラインに接続し、ワードラインの１つの選択、読み出し電圧の印加、列群制御回路５０４により制御されたビットライン電位レベルであるプログラム電圧の印加、消去電圧の印加を実施している。Ｃソース制御回路５１０は、メモリセルに接続した共通ソースライン（図６では「Ｃソース」と示されている）を制御する。ｐウェル制御回路５０８はｐウェル電圧を制御する。
【００４７】
列群制御回路５０４がメモリセルに記憶されたデータを読み出し、このデータがデータ入力／出力バッファ５１２を介して外部Ｉ／Ｏラインに出力される。メモリセルに記憶するプログラムデータが外部Ｉ／Ｏラインを介してデータ入力／出力バッファ５１２に入力され、列群制御回路５０４へ転送される。外部Ｉ／Ｏラインは制御装置５１８に接続している。
【００４８】
フラッシュメモリ装置を制御するための命令データが制御装置５１８に入力される。命令データは要求された動作をフラッシュメモリに知らせる。次にこの入力命令が状態マシン５１６に転送される。状態マシン５１６は列群制御回路５０４、行群制御回路５０６、ｃソース制御部５１０、ｐウェル制御回路５０８、データ入力／出力バッファ５１２を制御する。又、状態マシン５１６は、ＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬといったフラッシュメモリの状態データを出力することもできる。
【００４９】
制御装置５１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のホストシステムに接続しているか、接続可能である。制御装置５１８は、データをメモリアレイ５０２に記憶する命令、メモリアレイ５０２からデータを読み出す命令、こうしたデータの提供及び受信を行う命令を開始するホストと通信する。制御装置５１８はこうした命令を、状態マシン５１６と通信している命令回路５１４によって解釈及び実行される命令信号に変換する。一般に、制御装置５１８は、メモリアレイに書き込み中、又はメモリアレイから読み出し中のユーザデータのためのバッファメモリを含んでいる。
【００５０】
１つのメモリシステムの実施形態には、制御装置５１８を含んだ１つの集積回路と、メモリアレイ及び関連する制御部を具備した１つ又は複数の集積回路チップと、入力／出力回路と、状態マシン回路を備えている。メモリアレイとシステムの制御装置回路を１つ又は複数の集積回路チップ上に統合するのが最近の傾向である。メモリシステムはホストシステムの一部として組み込まれ、又はホストシステムに取り外し可能に挿入されるメモリカード（又は別のパッケージ）に内蔵される。こうしたカードは、メモリシステム全体（例えば制御装置を含む）を含む場合もあれば、（ホストの制御装置又は組み込まれた制御機能に含まれる）関連した周辺回路の単なるメモリアレイ（１つ又は複数）である場合もある。したがって、制御装置はホストに組み込まれる場合もあれば、着脱可能なメモリシステムに内蔵される場合もある。
【００５１】
図９を参照して、メモリセルアレイ５０２の構造の例を示す。1つの実施形態として、１，０２４個のブロックに仕切られたＮＡＮＤフラッシュＥＥＰＲＯＭを示す。各ブロックに記憶されたデータは同時に消去される。1つの実施形態では、ブロックは同時に消去される最小のセル単位である。この例では、各ブロックには偶数の列群及び奇数の列群に分割される８，５１２個の列が設けられている。ビットラインも偶数のビットライン（ＢＬｅ）と奇数のビットライン（ＢＬｏ）に分割される。図９は、ＮＡＮＤストリングを形成している４つの直列接続されたメモリセルを示す。同図では、各ＮＡＮＤストリング内に４つのセルが含まれた状態で示されているが、これよりも多い又は少ないセルが含まれていてもよい（例えば、１６個、３２個、あるいはこれ以上）。ＮＡＮＤストリングの一端において、第１選択トランジスタＳＧＤ（選択ゲートとも呼ばれる）を介して関連したビットラインに接続しており、他端において第２選択トランジスタＳＧＳを介してｃソースに接続している。
【００５２】
1つの実施形態では読み出し及びプログラミング動作の最中に、４，２５６個のメモリセルが同時に選択される。この選択されたメモリセルは同じワードライン（例えばＷＬ２−ｉ）の同種のビットライン（例えば偶数のビットライン）に含まれている。そのため、５３２バイトのデータを同時に読み出す又はプログラミングすることができる。同時に読み出される又はプログラミングされるこれらの５３２バイトのデータは論理ページを形成する。したがって、この例では、１つのブロックに少なくとも８ページを記憶することができる。各メモリセルが２ビットのデータを記憶する場合には（例えばマルチレベルセル）、各ブロックは１６ページを記憶することができる。
【００５３】
読み出し及び確認動作では、トランジスタをパスゲートとして動作させるために、選択されたブロックの選択ゲート（ＳＧＤ、ＳＧＳ）が１つ又は複数の選択電圧にまで上昇され、選択されたブロックの未選択のワードライン（例えばＷＬ０、ＷＬ１、ＷＬ３）は読み出しパス電圧（例えば４．５ボルト）に上昇される。選択されたブロックの選択されたワードライン（例えばＷＬ２）は基準電圧に接続される。その基準電圧のレベルによって、各読み出し及び確認動作の際に、懸案のメモリセルの閾値電圧がこのレベルよりも高いか低いかが判断される。例えば、１ビットのメモリセルの読み出し動作で、選択されたワードラインＷＬ２が接地される場合、閾値電圧が０Ｖよりも高いか否かが判断される。１ビットのメモリセルの確認動作で、例えば、選択されたワードラインＷＬ２が２．４Ｖに接続される場合、プログラミングの中で閾値電圧が２．４Ｖに達したか否かが確認される。読み出し及び確認動作中、ソースとｐウェルは０ボルトに設定されている。選択されたビットライン（ＢＬｅ）は、事前に例えば０．７Ｖのレベルに充電されている場合を考える。閾値電圧が読み出し又は確認電圧レベルよりも高い場合には、非伝導性メモリセルとなるので、懸案のビットライン（ＢＬｅ）の電位レベルが高レベルを維持する。一方、閾値電圧が読み出し又は確認電圧レベルよりも低い場合には、伝導性メモリセルとなるので、懸案のビットライン（ＢＬｅ）の電位レベルが例えば０．５Ｖ未満といった低レベルにまで低下する。メモリセルの状態は、ビットラインに接続しており、ビットライン電圧を感知する感知増幅器によって検出される。メモリセルがプログラミングされているか、プログラムが消去されているかは、浮遊ゲートに最終的に負の電荷が記憶されているかどうかに依存する。例えば、浮遊ゲートに負の電荷が記憶されている場合には、閾電圧が高くなり、トランジスタが拡張動作モードになる。
【００５４】
メモリセルをプログラミングする場合の1つの実施形態では、ドレインとｐウェルには０ボルトを印加する。一方、制御ゲートには一連の増加する振幅を持ったプログラミングパルスを受圧する。1つの実施形態では、一連のパルスの大きさは７〜２０ボルトの範囲内である。また他の実施形態では、一連のパルスの範囲は、例えば７ボルトよりも高い開始レベルを有するといったように異なっていてもよい。メモリセルのプログラミング中、プログラミングパルスの間の期間内に確認動作を実施する。即ち、並列にプログラミングされたグループに含まれる各セルのプログラミングレベルが、各プログラミングパルスの間に読み出され、プログラミングレベルが確認レベルに達したか又はこれを超えたか否かが判断される。プログラミングを確認する１つの手段は、特定の比較ポイントにて伝導性の試験を実施するというものである。十分にプログラミングされたと確認されたセルでは、例えばＮＡＮＤを用いた例では、それ以降の全てのプログラミングパルスについてビットライン電圧を０ボルトからＶｄｄ（例えば２．５ボルト）に上昇することで確かめられる。パルスの数は制限されている場合があり（例えば２０個のパルス）、懸案のメモリセルが最後のパルスによっても十分にプログラミングされなかった場合にはエラーとみなされる。また多くの場合では、メモリセルはプログラミング前に（ブロック又は他のユニットにて）消去される。
【００５５】
図１０は、非揮発性メモリシステムをプログラミングする方法を説明するフローチャートである。本開示の範囲及び目的から逸脱しない範囲で、特定の用途又は結果に応じて、様々な工程を変更、追加、省略することができる。多くの場合で、メモリセルはプログラミングの前に（ブロック又は他のユニット単位で）消去される。図１０のステップ６５０（さらに図８を参照）では、制御装置５１８がデータロード命令を発行し、この命令が命令回路５１４に入力される。これにより、データ入力／出力バッファ５１２へのデータ入力が可能になる。入力データは命令として認識され、命令ラッチ信号（図示せず）を介して状態マシン５１６によってラッチされて、命令回路５１４に入力される。ステップ６５２では、制御装置５１８から、ページアドレスを指定するアドレスデータが行群制御装置５０６に入力される。この入力されたデータはページアドレスとして認識される。また状態マシン５１６を介してラッチされ、命令回路５１４に入力されたアドレスラッチ信号によって実行される。ステップ６５４では、データ入力／出力バッファ５１２に５３２バイトのプログラムデータが入力される。５３２バイトのプログラムデータはここで説明した特定の実施形態に特化したものであるため、別の実施形態ではこれ以外の様々なサイズのプログラムデータが必要とされ、又は利用される。このデータは、選択されたビットラインのレジスタでラッチされる。またこのデータは、選択されたビットラインの第２レジスタでもラッチされ、確認動作に使用されることが多い。ステップ６５６では、制御装置３１８がプログラム命令を発行し、この命令がデータ入力／出力バッファ５１２に入力される。状態マシン３１６は、命令回路５１４に入力された命令ラッチ信号を介してこの命令をラッチする。
【００５６】
ステップ６５８では、選択されたワードラインに印加されるプログラムパルス電圧レベルＶｐｇｍが開始時のパルス（例えば１２ボルト）に初期化され、状態マシン５１６によって維持されているプログラムカウンタＰＣが０に初期化される。ステップ６６０では、選択されたワードラインにプログラム電圧（Ｖｐｇｍ）パルスが付加される。プログラムされるメモリセルを含んだビットラインが接地されてプログラミング可能となる。一方、他のビットラインはＶｄｄに接続され、プログラミングパルス付加中のプログラミングが禁止される。
【００５７】
ステップ６６２では、選択されたメモリセルの状態が確認される。選択されたセルの対象の閾値電圧が適切なレベル（例えば、論理０のためのプログラミングレベル、又はマルチステートセルの特定の状態）に達すると、選択されたセルがその対象状態にプログラムされたと確認される。閾値電圧が適切なレベルに達していないと判断された場合には、選択されたセルは、その対象状態にプログラムされたと確認されない。ステップ３６２で、対象の状態にプログラムされたと確認されたセルは、以降のプログラミングから排除される。ステップ６６４では、プログラム対象であるセル全てが、対応する状態になっていることが確認される。これは、例えば対応する状態の受信及び発信として適切なデータ記憶レジスタであるかを調べることで実施される。この場合、選択されたメモリセル全てが対象の状態にプログラムされ、また確認された為、プログラミング工程は無事終了する。ステップ６６６にて、パスの状態が報告される。ステップ６６４で全てのメモリセルが確認されなかった場合には、プログラミング工程は継続する。ステップ６６８では、プログラムカウンタＰＣがプログラム規制値に対して調べられる。プログラム規制値の一例は２０である。プログラムカウンタＰＣが２０以上となった場合は、失敗を表すフラグが立てられ、ステップ６７０にて失敗の状態が報告される。プログラムカウンタＰＣが２０未満である場合には、ステップ６７２にてＶｐｇｍレベルがステップサイズ分だけ上昇し、プログラムカウンタＰＣが増分される。ステップ６７２が終わると、工程がステップ６６０に戻り、次のＶｐｇｍプログラムパルスを付加する。
問題なくプログラム工程が終了した場合、メモリセルの閾値電圧は、プログラムされたメモリセルの中で１つ又は複数の閾電圧分布を持つか、又は消去されたメモリセルの閾値電圧分布内を持つ。
【００５８】
図１０のフローチャートは、２進記憶装置に適用できるシングルパスプログラミング方法を示す。例えばマルチレベルの記憶装置に適用できるツーパスプログラミング方法では、フローチャートを反復して使用することでマルチプログラミング又は確認工程を実行することができる。プログラミング動作が実行されている各パスについて、ステップ３６０〜３７２が実行される。第１パスでは、１つ又は複数のプログラムパルスを印加し、その結果を確認することで、セルが適切な中間状態にあるか否かが判断される。第２パスでは、１つ又は複数のプログラムパルスが印加され、その結果を確認することで、セルが適切な最終状態にあるか否かが判断される。
【００５９】
図１１は、アレイ５０２内のメモリセルの読み出し工程の1つの実施形態を説明するフローチャートである。ステップ７０２では、ホストから読み出し命令を受信し、この命令を状態マシンに記憶する。ステップ７０４では、アドレスを受信して記憶する。図１１の工程では、１つの消去状態と３つのプログラム状態を備えた４つの状態メモリセルを仮定している。そのため、1つの実施形態では、メモリセルに記憶されたデータを読み出すために、３つの読み出し動作を実行する。メモリが８個の状態を備えている場合には７個の読み出し動作が実行され、メモリが１６個の状態を備えている場合は１５個の読み出し動作が実行され、これ以降も同様である。ステップ７０６では、第１読み出し動作が実行される。選択されたワードラインに、状態０と状態１の間の閾値電圧に相当する第１読み出し比較ポイントが印加される。また、各ビットライン上の感知増幅器が、選択されたワードラインと各感知増幅器が接続したビットラインの交差部に存在するセルがオン・オフのいずれにあるかについての２進決定を実行する。セルがオンであると検出された場合には状態０にあると読み出される。これ以外の場合は、セルは状態１、２、あるいは３にあると読み出される。換言すれば、メモリセルの閾値電圧が第１読み出し比較ポイントよりも高い場合には、メモリセルは消去状態０にあると推測される。
【００６０】
ステップ７０８では、第２読み出し動作が実行される。選択されたワードラインに、状態２と状態１の間の閾値電圧に相当する第２読み出し比較ポイントが付加される。また、各ビットライン上の感知増幅器が、選択されたワードラインと各感知増幅器が接続したビットラインの交差部に存在するセルがオン・オフのいずれにあるかについての２進決定を行う。「オフ」ビットラインは、関連するメモリセルが状態０又は状態１にあることを表す。「オン」ビットラインは、関連するメモリセルが状態２又は状態３にあることを表す。
【００６１】
ステップ７１０では、第３読み出し動作が実行される。選択されたワードラインに、状態３と状態２の間の閾値電圧に相当する第３読み出し比較ポイントが印加される。また、各ビットライン上の感知増幅器が、選択されたワードラインと各感知増幅器が接続したビットラインの交差部に存在するセルがオン・オフのいずれにあるかについての２進決定を行う。「オフ」ビットラインは関連するセルが状態０、状態１、又は状態２のいずれかにあることを表す。「オン」ビットラインは関連するメモリセルが状態３にあることを表す。上で説明した連続する３工程で取得した状態はラッチ内に記憶される。復号器が３つの読み出し動作の結果を組み合わせて各セルの状態が確認される。例えば、状態１は以下の３つの読み出し結果から得た結果である：ステップ７０６ではオン、ステップ７０８ではオフ、ステップ７１０ではオフ。上述の読み出し動作のシーケンスは、図５で示した波形確認シーケンスに関連して反転させることができる。本発明にはこれ以外の読み出し工程を使用することも可能である。
【００６２】
先述の本発明の詳細な説明は、例示及び説明の目的で提示されたものである。これは、限定されたものでもなく、又、上記に開示された形態に本発明を制限することを意図するものではない。上記の示唆に沿った多くの改良及び応用が可能である。上記の実施形態は、本発明を様々な実施形態において、考えられる特定の使用に適した様々な改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するものとして選択されている。本発明の技術的範囲は、添付された特許請求の範囲によって定義されるものとする。
【図面の簡単な説明】
【００６３】
【図１】ＮＡＮＤストリングの平面図である。
【図２】図１に示したＮＡＮＤストリングの等価回路線図である。
【図３】３つのＮＡＮＤストリングを示す回路線図である。
【図４】一実施形態に従って製造できるフラッシュメモリセルの一実施形態の２次元ブロック線図である。
【図５】一実施形態に従って製造できる２つのＮＡＮＤストリングの１対の４ワードライン長部分の３次元図面である。
【図６】一実施形態による製造工程の様々な段階にある一実施形態によるＮＡＮＤストリングスタックを示す。
【図７】一実施形態によるフラッシュメモリセル製造方法のフローチャートである。
【図８】本発明の実現に使用できるメモリシステムの一例を示すブロック線図である。
【図９】メモリアレイの構成の一例を示す。
【図１０】非揮発性メモリ装置をプログラミングする工程の一実施形態を説明するフローチャートである。
【図１１】非揮発性メモリ装置の読み出し工程の一実施形態を説明するフローチャートである。
【図１】
2008521250.tif 000003
【図２】
2008521250.tif 000004
【図３】
2008521250.tif 000005
【図４】
2008521250.tif 000006
【図５】
2008521250.tif 000007
【図６Ａ】
2008521250.tif 000008
【図６Ｂ】
2008521250.tif 000009
【図６Ｃ】
2008521250.tif 000010
【図６Ｄ】
2008521250.tif 000011
【図６Ｅ】
2008521250.tif 000012
【図６Ｆ】
2008521250.tif 000013
【図６Ｇ】
2008521250.tif 000014
【図６Ｈ】
2008521250.tif 000015
【図７】
2008521250.tif 000016
【図８】
2008521250.tif 000017
【図９】
2008521250.tif 000018
【図１０】
2008521250.tif 000019
【図１１】
2008521250.tif 000020
【手続補正書】
【提出日】平成19年7月31日(2007.7.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
非揮発性メモリ装置を製造する方法であって、
基板よりも上に第１誘電層を形成する工程と、
前記第１誘電層よりも上に第１伝導層を形成する工程と、
前記第１伝導層の形成後に、前記第１伝導層、前記第１誘電層を貫通し、前記基板の少なくとも一部に至る範囲にエッチングを行い、前記第１伝導層の第１部分と前記第１伝導層の第２部分の間にトレンチを形成する工程と、
誘電性物質を成長させて前記トレンチを充填する工程と、
前記第１伝導層よりも上に第２誘電層を形成する工程と、
前記第２誘電層よりも上に第２伝導層を形成する工程と、を備えることを特徴とする非揮発性メモリ装置を製造する方法。
【請求項２】
前記第１伝導層の前記第１部分は頂部と２つの側壁を備えており、
前記第１伝導層の前記第２部分は頂部と２つの側壁を備えており、
前記方法は更に、
前記第１伝導層の前記第１部分の一方の側壁に沿って第１側壁スペーサを形成する工程と、
前記第１伝導層の前記第２部分の一方の側壁に沿って第２側壁スペーサを形成する工程を備えており、
前記第１側壁スペーサが形成された前記第１伝導層の前記第１部分の前記側壁と、前記第２側壁スペーサが形成された前記第２伝導層の前記第２部分の前記側壁は隣接しており、
前記第１側壁スペーサを形成する工程と、前記第２側壁スペーサを形成する工程は、前記第１伝導層をエッチングした後、かつ前記基板をエッチングする前に実施されることを特徴とする請求項１に記載の方法。
【請求項３】
前記エッチング工程は、前記第１側壁スペーサと前記第２側壁スペーサの間の前記基板をエッチングする工程を備えることを特徴とする請求項２に記載の方法。
【請求項４】
前記第１側壁スペーサと前記第２側壁スペーサを形成する工程では、
前記第１側壁スペーサと前記第２側壁スペーサとして酸化物層を形成する工程と、
前記酸化物層をエッチングする工程と、
前記第１側壁スペーサと前記第２側壁スペーサとして窒化物層を形成する工程と、
前記窒化物層をエッチングする工程と、を備えることを特徴とする請求項２に記載の方法。
【請求項５】
前記酸化物層をエッチングする工程は、前記第１誘電層をエッチングする工程を含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記第１伝導層よりも上に前記第２誘電層を形成する工程に先立って、前記第１側壁スペーサと前記第２側壁スペーサを除去する工程を備えており、
更に前記第１伝導層の前記第１部分及び前記第２部分の前記側壁に沿って前記第２誘電層を形成し、前記第２誘電層の実質的に垂直な部分を形成する工程を備えることを特徴とする請求項２に記載の方法。
【請求項７】
前記第２誘電層の前記実質的に垂直な部分に沿って前記第２伝導層を形成し、前記第２伝導層の実質的に垂直な部分を形成する工程を更に備えることを特徴とする請求項６に記載の方法。
【請求項８】
前記第２伝導層の前記実質的に垂直な部分は、前記トレンチを充填するために成長させた前記誘電性物質をエッチングすることなく形成されることを特徴とする請求項７に記載の方法。
【請求項９】
前記誘電性物質を成長させる工程では、熱酸化により酸化物を成長させる工程を備えていることを特徴とする請求項１に記載の方法。
【請求項１０】
前記誘電性物質を成長させる工程では、
酸化物層を付着させて前記トレンチを部分的に充填する工程と、
酸化物を熱成長させて前記トレンチを完全に充填する工程と、を備えることを特徴とする請求項１に記載の方法。
【請求項１１】
前記誘電性物質を成長させて前記トレンチを充填する工程は、
前記基板から酸化物を成長させて前記トレンチを充填する工程と、
前記基板内部へと酸化物を成長させる工程と、を備えており、
前記成長した酸化物の幅は、前記エッチングしたトレンチの幅よりも広く、前記成長した酸化物の深さは、前記エッチングしたトレンチの深さよりも深いことを特徴とする請求項１に記載の方法。
【請求項１２】
前記第１伝導層の前記第１部分は細分化されて、前記集積回路の第１ストリングを構成する非揮発性記憶素子の浮遊ゲートを形成しており、
前記第１伝導層の前記第２部分は細分化されて、前記集積回路の第２ストリングを構成する非揮発性記憶素子の浮遊ゲートを形成しており、
前記第２伝導層の少なくとも一部は、前記第１ストリングの第１非揮発性記憶素子及び前記第２ストリングの第２非揮発性記憶素子の制御ゲートを形成することを特徴とする請求項１に記載の方法。
【請求項１３】
前記第１伝導層の前記第１部分と前記第１伝導層の前記第２部分は、前記第１伝導層を貫通するエッチングよって形成され、
前記第１伝導層をエッチングする工程では、前記第１誘電層をエッチングして、前記第１誘電層の第１部分と前記第１誘電層の第２部分を形成する工程を含んでいることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記方法は、非揮発性ＮＡＮＤ型フラッシュメモリ装置アレイを製造する工程の一部として実行されることを特徴とする請求項１に記載の方法。
【請求項１５】
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから除去可能であることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記アレイはホストシステムに内蔵されていることを特徴とする請求項１４に記載の方法。
【請求項１７】
非揮発性記憶メモリ装置であって、
基板と、
前記基板よりも上に形成された第１誘電層と、
細分化されて前記集積回路の記憶素子の第１グループの浮遊ゲートを形成する第１部分と、細分化されて前記集積回路の記憶素子の第２グループの浮遊ゲートを形成する第２部分とを含んでいる第１伝導層と、
前記第１伝導層の前記第１部分と前記第２部分の間の前記基板にエッチングされて形成され、その後誘電性物質を成長させて充填されるトレンチと、
前記第１伝導層の前記第１部分及び前記第２部分よりも上に形成された第２誘電層と、
前記第２誘電層の表面に形成されており、記憶素子の前記第１グループと第２グループの制御ゲートを形成すると共に細分化されて前記集積回路のワードラインを形成する第２伝導層と、を備えていることを特徴とする非揮発性メモリ装置。
【請求項１８】
前記第１伝導層の前記第１部分は頂部と少なくとも１つの側壁を含み、
前記第１伝導層の前記第２部分は頂部と少なくとも１つの側壁を含み、
前記第１部分の前記少なくとも１つの側壁は前記第２部分の前記少なくとも１つの側壁に隣接しており、
前記第２誘電層は、前記第１伝導層の前記第１部分の前記頂部及び第２部分の前記頂部よりも上に形成された第１部分を含み、
また前記第２誘電層は、前記第１伝導層の前記第１部分の前記少なくとも１つの側壁及び前記第１伝導層の前記第２部分の前記少なくとも１つの側壁に沿って形成された第２部分を含み、
前記第２伝導層は更に、前記第２誘電層の前記第２部分の間に形成されていることを特徴とする請求項１７に記載の非揮発性メモリ装置。
【請求項１９】
前記成長させた誘電性物質は、前記エッチングしたトレンチから前記基板内部へと延びており、前記成長した誘電性物質の幅は前記トレンチの幅よりも広く、前記成長した誘電性物質の深さは前記トレンチの深さよりも深いことを特徴とする請求項１７に記載の非揮発性メモリ装置。
【請求項２０】
前記第１グループの記憶素子は非揮発性記憶素子の第１ＮＡＮＤストリングであり、
前記第２グループの記憶素子は非揮発性記憶素子の第２ＮＡＮＤストリングであることを特徴とする請求項１７に記載の非揮発性メモリ装置。
【請求項２１】
前記第１及び第２グループの記憶素子は非揮発性記憶要素アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから除去可能であることを特徴とする、請求項１７に記載の非揮発性メモリ装置。
【請求項２２】
前記基板は少なくともＰウェルとＮウェルのいずれかを含んでいることを特徴とする、請求項１７に記載の非揮発性メモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
Ｎ＋ドープ領域３２４どうしの間にはチャネル３２２が形成されている。チャネル３２２の上には第１誘電性範囲又は層３３０が形成されている。誘電層３３０の上には、メモリセルの浮遊ゲートを形成する誘電範囲又は層３３２が形成されている。浮遊ゲートは、読み出し又はバイパス動作に関連する低圧動作条件下に置かれると、第１誘電層３３０によってチャネル３２２から電気絶縁／分離される。浮遊ゲート３２２の上には第２誘電範囲又は層３３４が形成されている。誘電層３３４の上に、メモリセルの制御ゲートを形成する第２伝導層３３６が形成されている。前記した層の間に各種の層が差し入れるか、追加されるような実施例も存在する。例えば、制御ゲート３３６の上に、ハードマスクが追加される場合が存在する。誘電体３３０、浮遊ゲート３３２、誘電体３３４、制御ゲート３３６はまとめてスタックを構成する。メモリセル群はこのようなスタックを多数含んでいる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
前述したように、半導体に集積回路を構造する場合、それぞれの装置の間を分離させる必要がある。例えばフラッシュメモリの場合、図４に示したように、ある選択されたメモリセルは記憶装置アレイの他のメモリセルから電気的に分離されている必要がある。図５に、大型のフラッシュメモリアレイの一部として製造された２つの一般的なＮＡＮＤストリング３０２、３０４の３次元ブロック線図を示す。図５では、ストリング３０２、３０４上の４つのメモリセルを含んでいる。ストリングに含まれるメモリセルの数は４以上でも、４未満でも構わない。ＮＡＮＤストリングの各々のメモリセルは、図４を用いて前述したように、スタックが形成されている。図５では更に、Ｐウェル３２０の下に配置したＮウェル３２６が図示されており、またＮＡＮＤストリングに沿ったビットライン方向、ＮＡＮＤストリングに対して垂直なワードライン方向が図示されている。図５には、Ｎウェル３２６の下に存在するＰタイプ基板は図示されていない。１つの実施形態では、制御ゲートがワードラインを形成する。伝導層３３６は一面に広がった層として形成され、ワードラインを横切る方向にも連続して形成される。これにより、共通のワードライン、又はワードライン上の各装置に共通の制御ゲートを形成することができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
ここで、本発明の実施形態に従ったトレンチ分離技術を用いて達成される追加的特徴について説明する。図６Ｇで図示するように、第２誘電層形成後に、隙間３６６が各ＮＡＮＤストリング活性範囲同士の間に形成される。化学蒸着を用いてトレンチを充填する従来技術では、酸化物はトレンチ内に付着されるだけでなく、露出した他の層にも付着される。例えば、酸化物を化学蒸着してトレンチを充填する前に浮遊ゲート層３３２の付着を行う場合には、酸化物は図６Ｅ〜図６Ｆに示すようにトレンチを充填するだけでなく、トレンチの頂部よりも上、そして各浮遊ゲート層３３２よりも上の部分にまで付着される。酸化物は、図６Ｇに示す範囲３６６のような隙間範囲を充填する。こうした工程では化学機械研磨（ＣＭＰ）工程を用いて付着した酸化物を平坦化し、少なくとも浮遊ゲート層３３２の高さにまでエッチングされる。化学機械研磨工程では、スタック間を選択的にエッチングすることはできない。したがって、酸化物の頂部は浮遊ゲート層３３２の頂部と等しい高さになる。これによって、図６Ｇに示したＮＡＮＤストリング同士の間に隙間を作成することができない。次の第２誘電層の付着（例えば層３６０、３６２、３６４）では、誘電層が浮遊ゲート層の頂部にのみ付着される。その為、付着される制御ゲート層は浮遊ゲートよりも上に延びるだけで、図６Ｈに示すように、浮遊ゲート同士の間に延びることはない。制御ゲートがそれぞれの浮遊ゲートに与える影響は各層の対向した表面範囲によって決定されるで、達成可能なカップリング比が制限される。なぜなら制御ゲートから浮遊ゲートに向かうカップリングの力は、制御層の底部から浮遊ゲート層の頂部への１方向のみしかないからである。そのため、この場合にはカップリング比は制御ゲートの底面範囲と浮遊ゲートの頂面範囲のみに比例する。カップリング比は浮遊ゲート層の厚さ（紙面に対して頂部から底部に無向かう方向）によって影響を受けたり、浮遊ゲート層の厚さが有効に働いたりしない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
図１０は、非揮発性メモリシステムをプログラミングする方法を説明するフローチャートである。本開示の範囲及び目的から逸脱しない範囲で、特定の用途又は結果に応じて、様々な工程を変更、追加、省略することができる。多くの場合で、メモリセルはプログラミングの前に（ブロック又は他のユニット単位で）消去される。図１０のステップ６５０（さらに図８を参照）では、制御装置５１８がデータロード命令を発行し、この命令が命令回路５１４に入力される。これにより、データ入力／出力バッファ５１２へのデータ入力が可能になる。入力データは命令として認識され、命令ラッチ信号（図示せず）を介して状態マシン５１６によってラッチされて、命令回路５１４に入力される。ステップ６５２では、制御装置５１８から、ページアドレスを指定するアドレスデータが行群制御装置５０６に入力される。この入力されたデータはページアドレスとして認識される。また状態マシン５１６を介してラッチされ、命令回路５１４に入力されたアドレスラッチ信号によって実行される。ステップ６５４では、データ入力／出力バッファ５１２に５３２バイトのプログラムデータが入力される。５３２バイトのプログラムデータはここで説明した特定の実施形態に特化したものであるため、別の実施形態ではこれ以外の様々なサイズのプログラムデータが必要とされ、又は利用される。このデータは、選択されたビットラインのレジスタでラッチされる。またこのデータは、選択されたビットラインの第２レジスタでもラッチされ、確認動作に使用されることが多い。ステップ６５６では、制御装置５１８がプログラム命令を発行し、この命令がデータ入力／出力バッファ５１２に入力される。状態マシン５１６は、命令回路５１４に入力された命令ラッチ信号を介してこの命令をラッチする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
ステップ６６２では、選択されたメモリセルの状態が確認される。選択されたセルの対象の閾値電圧が適切なレベル（例えば、論理０のためのプログラミングレベル、又はマルチステートセルの特定の状態）に達すると、選択されたセルがその対象状態にプログラムされたと確認される。閾値電圧が適切なレベルに達していないと判断された場合には、選択されたセルは、その対象状態にプログラムされたと確認されない。ステップ６６２で、対象の状態にプログラムされたと確認されたセルは、以降のプログラミングから排除される。ステップ６６４では、プログラム対象であるセル全てが、対応する状態になっていることが確認される。これは、例えば対応する状態の受信及び発信として適切なデータ記憶レジスタであるかを調べることで実施される。この場合、選択されたメモリセル全てが対象の状態にプログラムされ、また確認された為、プログラミング工程は無事終了する。ステップ６６６にて、パスの状態が報告される。ステップ６６４で全てのメモリセルが確認されなかった場合には、プログラミング工程は継続する。ステップ６６８では、プログラムカウンタＰＣがプログラム規制値に対して調べられる。プログラム規制値の一例は２０である。プログラムカウンタＰＣが２０以上となった場合は、失敗を表すフラグが立てられ、ステップ６７０にて失敗の状態が報告される。プログラムカウンタＰＣが２０未満である場合には、ステップ６７２にてＶｐｇｍレベルがステップサイズ分だけ上昇し、プログラムカウンタＰＣが増分される。ステップ６７２が終わると、工程がステップ６６０に戻り、次のＶｐｇｍプログラムパルスを付加する。問題なくプログラム工程が終了した場合、メモリセルの閾値電圧は、プログラムされたメモリセルの中で１つ又は複数の閾電圧分布を持つか、又は消去されたメモリセルの閾値電圧分布内を持つ。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2008521250.tif 000021
【国際調査報告】
2008521250.tif 000022
2008521250.tif 000023
2008521250.tif 000024