(57)【要約】 ピクセルアレイ構造は、分割トランクピクセルレイアウトに配置される複数のピクセルセルを持ち、共通のピクセルセル構成要素を共用する。このアレイ構造はフィルファクタを高め、さらにピクセルセルの量子効率も高める。共通のピクセルセル構成要素は、アレイの多数のピクセルによって共用されてよく、またピクセルセルからの信号の蓄積・読み取りに係わる構成要素をいくつか含んでよい。【選択図】図３
2008541456.tif 000002
【特許請求の範囲】
【請求項１】
イメージャであって、
光に応じて電荷を生成する第一の光センサーと、
前記生成された電荷を前記光センサーから蓄積ノードに転送する転送ゲートを備える第一の転送トランジスタと、
前記蓄積ノードからの電荷を受け取り、出力信号を与えるゲートを備える少なくとも一つのトランジスタと、
を備え、
前記転送ゲートと前記蓄積ノードは第一のアクティブ領域に配置され、
前記少なくとも一つのトランジスタは、前記第一のアクティブ領域とは別個の第二のアクティブ領域に配置され、
前記ゲートは、容量性素子のための電極も備える、
イメージャ。
【請求項２】
前記少なくとも一つのトランジスタは、ソースフォロワトランジスタからなる請求項１に記載のイメージャ。
【請求項３】
前記ゲートは、埋め込み相互接続またはメタライゼーション配線レイヤーのいずれか一つによって、前記電荷を受け取る、
請求項１に記載のイメージャ。
【請求項４】
前記転送ゲートの少なくとも一部分が、前記第一の光センサーに対して角度を持つように配置される、
請求項１に記載のイメージャ。
【請求項５】
前記転送ゲートの側面の辺のみが、前記第一の光センサーに対して角度を持つように配置される、
請求項４に記載のイメージャ。
【請求項６】
前記蓄積ノードをリセットするための前記第一のアクティブ領域に配置されるリセットトランジスタをさらに備える、
請求項１に記載のイメージャ。
【請求項７】
ソースフォロワトランジスタの出力をゲーティングするために連結される行選択トランジスタをさらに備え、前記行選択トランジスタは前記第二のアクティブ領域に設けられる、
請求項６に記載のイメージャ。
【請求項８】
光に応じて電荷を生成する第二の光センサーと、
前記生成された電荷を前記第二の光センサーから前記蓄積ノードに転送する転送ゲートを備える第二の転送トランジスタと、
をさらに備える請求項１に記載のイメージャ。
【請求項９】
前記第一および第二の転送トランジスタは、それぞれ転送ゲートを備える、
請求項８に記載のイメージャ。
【請求項１０】
第一のトランクが、少なくとも部分的に前記第一および第二の光センサーの間のエリアに配置される、
請求項８に記載のイメージャ。
【請求項１１】
第二のトランクが、前記第一および第二の光センサーの一つに隣接する領域に配置される、
請求項１０に記載のイメージャ。
【請求項１２】
ピクセルアレイであって、
光に応じて光電荷を生成する第一の光センサーを備える第一のピクセルと、
光に応じて光電荷を生成する第二の光センサーを備える第二のピクセルと、
前記光電荷を前記第一および第二の光センサーから共通蓄積領域にそれぞれ転送する第一および第二の転送トランジスタ構造を持つ第一のアクティブ領域と、
前記共通蓄積領域から信号を読み出す少なくとも一つのトランジスタを持ち、前記第一のアクティブ領域とは別個であるが前記第一のアクティブ領域に電気的に接続された第二のアクティブ領域と、
を備えるピクセルアレイ。
【請求項１３】
前記第一および第二の転送トランジスタ構造は、それぞれ第一および第二の転送トランジスタゲートを備える、
請求項１２に記載のピクセルアレイ。
【請求項１４】
前記第一のアクティブ領域は、前記共通蓄積領域をリセットするリセットゲートをさらに備える、
請求項１２に記載のピクセルアレイ。
【請求項１５】
前記第二のアクティブ領域は、ソースフォロワトランジスタの出力をゲーティングするために連結される行選択トランジスタをさらに備える、
請求項１４に記載のピクセルアレイ。
【請求項１６】
前記第二のアクティブ領域上に配置され、前記共通蓄積領域に電気的に接続されるキャパシタをさらに備える、
請求項１２に記載のピクセルアレイ。
【請求項１７】
ソースフォロワトランジスタのゲートは、前記キャパシタの一つの電極を形成する、
請求項１６に記載のピクセルアレイ。
【請求項１８】
前記第一および第二のピクセルは隣接した列ピクセルである、
請求項１２に記載のピクセルアレイ。
【請求項１９】
前記第一および第二のピクセルは隣接した行ピクセルである、
請求項１２に記載のピクセルアレイ。
【請求項２０】
ピクセルアレイを形成する方法であって、
基板に光センサーを形成し、
第一のアクティブ領域の一部であって、前記光センサーに対して傾いた少なくとも一部分を持つ転送ゲートを形成し、
前記第一のアクティブ領域とは別個である第二のアクティブ領域に、前記第一のアクティブ領域に電気的に接続されたトランジスタゲートを形成し、
キャパシタの電極がトランジスタゲートであるように前記キャパシタを形成する、
方法。
【請求項２１】
光センサーの形成はフォトダイオードの形成を含む、
請求項２０に記載の方法。
【請求項２２】
さらに、前記トランジスタゲートを前記第一のアクティブ領域に電気的に接続するために、基板の表面の近くに埋め込み相互接続を形成することによって、相互接続を形成する、
請求項２０に記載の方法。
【請求項２３】
さらに、前記トランジスタゲートを前記第一のアクティブ領域に電気的に接続するために、基板の表面の上にメタライゼーションレイヤーを形成することによって、相互接続を形成する、
請求項２０に記載の方法。
【請求項２４】
前記第一のアクティブ領域は前記光センサーの第一の側面に隣接して形成され、前記第二のアクティブ領域は前記フォトセンサーの第二の側面に隣接して形成される、
請求項２０に記載の方法。
【請求項２５】
複数のピクセルを備えるピクセルセルアレイを形成する方法であって、
与えられた光に応じて光電荷を生成する第一および第二の光センサーを形成し、
前記光電荷を、前記第一および第二の光センサーのそれぞれから共通蓄積領域に転送する共通転送ゲートを含む第一のトランクを形成し、
前記第一のトランクから分離され、前記共通蓄積領域に転送された前記光電荷を表わす信号を読み出す少なくとも一つのトランジスタを含む第二のトランクを形成し、
前記共通転送ゲートは、前記第一および第二の光センサーのそれぞれに対して、少なくとも部分的に角度を持つように配置される、
方法。
【請求項２６】
前記少なくとも一つのトランジスタは、ゲートを持つソースフォロワトランジスタを備える、
ことを特徴とする請求項２５に記載の方法。
【請求項２７】
さらに、前記第二のトランク上に容量素子を形成する、
請求項２５に記載の方法。
【請求項２８】
前記第一および第二の光センサーの形成は、隣接した行光センサーの形成を含む、
請求項２５に記載の方法。
【請求項２９】
前記第一のトランクが、少なくとも部分的に前記第一および第二の光センサーの間であって前記第一および第二のセンサーの上のエリアに形成される、
請求項２８に記載の方法。
【請求項３０】
前記第二のトランクが、前記第一および第二の光センサーの一つに隣接して形成される、
請求項２９に記載の方法。
【請求項３１】
処理システムであって、
プロセッサと、
前記プロセッサに電気的に連結され、ピクセルアレイを備えるイメージャと、
を備え、
前記アレイは、
光に応じて光電荷を生成する第一の光センサーを備える第一のピクセルと、
光に応じて光電荷を生成する第二の光センサーを備える第二のピクセルと、
前記光電荷を前記第一および第二の光センサーから共通蓄積領域に転送する共通トランジスタゲートを備える第一のアクティブ領域と、
前記第一のアクティブ領域から分離され、前記共通蓄積領域から信号を読み出す少なくとも一つのトランジスタと、キャパシタを備える第二のアクティブ領域と、
を備える、
処理システム。
【請求項３２】
前記イメージャはCMOSイメージャを備える、
請求項３１に記載の処理システム。
【請求項３３】
前記第一および第二のピクセルセルは隣接した行ピクセルセルである、
請求項３１に記載の処理システム。  
【請求項３４】
ピクセルセルのアレイを持つイメージャであって、
前記アレイは、
第一のピクセルペアを備え、
前記第一のピクセルペアは、
光電荷を生成する第一および第二の光センサーと、
前記第一および第二の光センサーから蓄積ノードに前記光電荷をそれぞれ転送する第一および第二の転送トランジスタと、
少なくとも部分的に前記第一および第二の光センサーの間に配置された第一のアクティブ領域と、
前記ピクセルペアのためのキャパシタを備え、前記第一のアクティブ領域とは別個であるが前記第一のアクティブ領域に電気的に接続された第二のアクティブ領域と、
を備えるイメージャ。
【請求項３５】
前記第二のアクティブ領域は、前記アレイにおける前記第一および第二のピクセルペアの間に配置される、
請求項３４に記載のイメージャ。
【請求項３６】
前記キャパシタの電極は、ソースフォロワトランジスタのゲートを備える、
請求項３４に記載のイメージャ。
【請求項３７】
前記第一および第二の転送トランジスタは、それぞれ第一および第二の転送トランジスタゲートを備え、
前記第一および第二の転送トランジスタゲートは、前記第一および第二の光センサーに対して少なくとも部分的に角度を持つようにそれぞれ配置される、
請求項３４に記載のイメージャ。
【発明の詳細な説明】
【技術分野】
【０００１】
[発明の分野]
本発明は、デジタル画像センサーに係り、特に量子効率の高いピクセルセルアレイ構成に関する。
【背景技術】
【０００２】
[発明の背景]
通常、デジタルイメージャ（あるいは撮像装置）のアレイは、例えばフォトゲート、フォトコンダクタ、フォトダイオードなどの光センサーをそれぞれ含むピクセルセルの焦点面アレイを含む。CMOSイメージャにおいて、読み出し回路は、通常ソースフォロワ出力トランジスタを含む各ピクセルセルに接続される。光センサーは、光子を、例えば、ソースフォロワ出力トランジスタのゲートに接続された浮遊拡散領域などの蓄積ノードに通常転送される電子に変換する。電荷転送デバイス（例えばトランジスタ）は、光センサーから浮遊拡散領域に電荷を転送するために含まれてよい。さらに、このようなイメージャのセルは、電荷を転送する前に、蓄積ノードを所定の電荷レベルにリセットするトランジスタを通常備えている。ソースフォロワトランジスタの出力は、行選択トランジスタによって、ピクセル出力信号としてゲート制御される。
【０００３】
例示的ＣＭＯＳ画像回路、その処理ステップ、および画像回路の種々のＣＭＯＳ素子の機能の詳細は、マイクロン  テクノロジー，インクの、例えば米国特許No. ６，１４０，６３０, 米国特許No. ６，３７６，８６８, 米国特許No. ６，３１０，３６６, 米国特許No. ６，３２６，６５２, 米国特許No. ６，２０４，５２４, および米国特許No. ６，３３３，２０５に記載されている。これらの各特許の開示は、その全容を参照することにより本明細書に組み込まれている。
【０００４】
従来のＣＭＯＳピクセルセル１００の全体図および断面図をそれぞれ示す図１、２において、入射光１８７がフォトダイオード光センサー１２０の表面に当たると、電子正孔対が、フォトダイオード光センサー１２０の（ｎ−蓄積領域１２２とｐ＋表面レイヤー１２３の境界に示された）ｐ−ｎ接合で生成される。生成された電子（光電荷）は、光センサー１２０のｎ−タイプ蓄積領域１２２に収集される。この光電荷は、転送トランジスタ１０６を介して、最初の電荷蓄積領域１２２から浮遊拡散領域１１０に移動する。浮遊拡散領域１１０における電荷は、通常、ソースフォロワトランジスタ１０８によってピクセル出力電圧に変換され、その後行選択トランジスタ１０９を介して列出力ライン１１１に出力される。
【０００５】
例えば図１に示した、ピクセルセル１００のためのイメージャ設計などの従来のCMOSイメージャの設計は、約５０パーセントのフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）を実現する。これは、セル１００の半分だけが光を電荷キャリアに変換することを意味する。図示されているように、セル１００のわずか一部分だけが光センサー１２０（例えばフォトダイオード）を備える。ピクセルセル１００の残りの部分は、基板１０１のＳＴＩ 領域として図示した分離領域１０２、転送トランジスタ１０６の転送ゲート１０６’に連結された浮遊拡散領域１１０、それぞれゲート１０７’、１０８’、１０９’を備えるリセット１０７、ソースフォロワ１０８、および行選択１０９トランジスタに対するソース・ドレイン領域１１５を含む。従来のピクセルセル１００のレイアウトにおいては、リセット、ソースフォロワ、および行選択トランジスタのゲート１０７’、１０８’、１０９’は連続して配置され、ソース・ドレイン領域１１５を共用し、各ピクセルセル１００にかなりの表面積を必要とする。ピクセルの小型化によってピクセル１００の全面積が狭くなるにつれ、最小の表面積を使用する高感度の光センサーを作成するか、またはピクセルの、非感光度の構成要素に必要な面積を最小にする、より効率的なピクセルレイアウトを見つけ出すことがますます重要となる。
【０００６】
さらに、浮遊拡散領域１１０などの従来の蓄積ノードは、電荷蓄積容量が限られている。この容量がひとたび限界に達すると、ピクセルセルの効率が下がる。電荷蓄積容量がひとたび超過すると、ブルーミングとして知られる好ましくない現象が起こり、これにより容量を超過した電荷がピクセルセル１００の好ましくない部分か、または隣接したピクセルセルに逃れることになる。この限られた電荷蓄積容量に対処する解決策の一つは、浮遊拡散領域１１０に接続されるキャパシタを増加することである。キャパシタは容量を超過した電荷を蓄積するために使用され、これにより電荷は該当するセルの他の領域、または隣接したセルにあふれ出すことはなくなる。しかしこの解決策に伴う問題は、キャパシタを増加しなければセルの光センサーを大きくするために使用できるはずのセルのスペースを、この増加によって使ってしまうことである。この結果、ピクセルセルとアレイ全体のフィルファクタを低減させてしまう。
【０００７】
従って、改善されたフィルファクタと電荷蓄積容量を持つ、より効率的なピクセルセルアレイ構造が必要となり、望まれる。
【発明の開示】
【０００８】
[発明の概要]  
様々な実施形態に図示されているように、本発明は、分割されたトランク（主要部：ｔｒｕｎｋ）ピクセルレイアウトに配置された複数のピクセルセルを持ち、共通のピクセルセル構成要素を共用するピクセルセルアレイ構造を提供する。ピクセルセルとアレイ構造はフィルファクタを上昇させ、さらにピクセルセルアレイの量子効率を高める。共通のピクセルセル構成要素は、アレイの多数のピクセルセルによって共用される。共通のピクセルセル構成要素は、ピクセルセルからの信号の読み出しに係わる構成要素をいくつか含んでよい。分割トランクレイアウトは、一つのトランク上で、浮遊拡散領域によって分離された転送トランジスタとリセットトランジスタを提供し、また別のトランク上で、ソースフォロワトランジスタと行選択トランジスタを提供してよい。各トランクはそれぞれアクティブ装置領域を持つ。
【０００９】
本発明の実施形態によれば、ピクセルセル構造は、共用される転送ゲート浮遊拡散領域、および第二のトランク上で共用される行選択・ソースフォロワトランジスタからは分離され第一のトランク上に配置される、複数ピクセルのためのリセットゲートを含む。他の実施形態において、ソースフォロワトランジスタゲートは、キャパシタの底面電極の一部である。
【００１０】
[発明の詳細な説明]
以下の詳細な説明において、この明細書の一部であって、図示により本発明を実現する具体的な実施形態を示す添付の図面を参照する。これらの実施形態は、当業者が本発明を実施できるように十分詳細に説明されており、他の実施形態も使用可能であり、また本発明の趣旨および範囲から逸脱せずに構造的、論理的、電気的変更が可能である。記述された処理ステップの進捗は、本発明の実施形態の例であるが、これら一連のステップは、本明細書中に記載されたものに限定されず、ある一定の順序で必然的に起こるステップを除き、この技術分野において既知のように変更してよい。
【００１１】
本明細書中で使用する用語“ウェハ”および“基板”は、シリコン、エピタキシャル、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）技術、添加・無添加セミコンダクタ、および他の半導体構造を含むものとする。さらに、以下の説明において“ウェハ”または”基板“に言及する場合、従来の処理ステップを、基本の半導体構造または基盤において領域、接合または素材レイヤーを形成するために使用したとしてもよい。さらに、半導体はシリコンベースである必要はなく、シリコン・ゲルマニウム、ゲルマニウム、ガリウム砒素、または他の半導体をベースとすることもできる。
【００１２】
本明細書中で使用する用語“ピクセル”は、光センサーおよびそれに係わる、光子を電気信号に変換するトランジスタを含む光素子ユニットセルを意味する。図示のため、代表的なピクセルセルを記述することとする。しかし本発明は、代表的な構成要素を持つピクセルセルに限定されない。したがって、下記の詳細な説明は、限られた意味合いに解釈されるべきではなく、本発明の範囲は、追記されたクレームによってのみ定義される。
【００１３】
本明細書中で使用する表現“角度を持って”、“傾いている”、および“傾斜している”は、記述されたある参照点を基準としていずれかの角度を持っているものとする。すなわち、完全に平行または垂直ではない。従って、対象物の一部分とある参照点が０ー、９０ー、または１８０ーではない角度をなす場合、その対象物は参照点を基準として“傾いている”、“角度を持って”、または“傾斜している”。
【００１４】
図面に戻る。図面において同様参照番号は同様構成要素を表す。本発明の第一の実施形態を、図３、４を関連付けながら記述する。図３は、本発明の第一の実施形態によるレイアウトを持つ基板の全体図である。図４は、図３の実施形態の電気回路を示している。
【００１５】
図３、４において、二つの隣接する行ピクセル４００、４２０は、ピクセルアレイの一部を形成している。点線４６０は、共通・共用ピクセル構造を表す。この共用ピクセル構造は、それぞれが共通構造４６０および例えばフォトダイオード４０１，４０３である光センサーの一つによって形成される2つのピクセル４００、４２０によって共用される。４６０に図示した共通・共用構造は、分割されたトランクピクセルを含む。第一の分割トランク４５１はアクティブ装置領域を持ち、それぞれが光センサー４０１、４０３に係わり転送トランジスタゲート４０５ａ、４０５ｂを持つ転送トランジスタの一対によって示される。第一の分割トランク４５１は、さらに共通浮遊拡散領域４１０、リセットトランジスタ４７０のゲート４０７、および実際には図３にVａａ−ｐｉｘとして示された電源電圧に接続される、リセットトランジスタ４７０にも係わるソース・ドレイン領域４０６を備える。同様にアクティブ領域を持つもう一方の分割トランク４５２は、電源電圧Vａａ−ｐｉｘに接続可能なソース・ドレイン領域４３０、ソースフォロワトランジスタゲート４３２、ソース・ドレイン領域４１５、行選択トランジスタのゲート４３４、および共用ピクセル４００，４２０に対する列出力を形成する別のソース・ドレイン領域４３６を含む。
【００１６】
図３に示した構造において、ソースフォロワトランジスタのゲート４３２はキャパシタの一方の電極４０８”でもあり、他方の電極は４０８’として示されている。コンダクタ４３８は、図３において浮遊拡散領域４１０とソースフォロワトランジスタ４０９のゲート電極４３２を相互接続している。図３では埋め込みコンダクタ、すなわち基板の表面に近いコンダクタとして示されているが、コンダクタ４３８は、周知のように上位レイヤーのメタライゼーション（金属化）レベルで実現することもできる。さらに別の埋め込みコンダクタ４４１が、キャパシタ４０８の電極４０８”とソース・ドレイン領域４３０を相互接続している。ソース・ドレイン領域４３０は電源電圧Vａａ−ｐｉｘ  に接続される。
【００１７】
図３は、点線４６０で囲んだ共通構造を共有する2つのピクセル４００、４２０を示す。各ピクセルは、それぞれ光センサー４０１、４０３を備える。従って、一方のピクセル４００は光センサー４０１と共通構造４６０によって形成され、他方のピクセル４２０は光センサー４０３と共通構造４６０によって形成される。分離領域４１２は、２つの隣接する光センサー４０１、４０３を分離する。
【００１８】
図３、４の実施形態で図示したピクセル構造は、ピクセルアレイにおいて水平、垂直両方向に何度も複製される。ピクセルのための分割トランク構造の利点は、ピクセルの操作に必要なトランジスタの構造をより柔軟に配置できることである。さらに、ピクセル同士は蓄積・読み出し構造を共用するので、各ピクセルに別々の蓄積・読み出し構造を備える必要がない。これにより、より高密度のピクセル構造、またはより広い面積の光センサー４０１、４０３が可能となる。図示した実施形態では、第一の分割トランク４５１のアクティブ装置領域は、部分的に光センサー４０１、４０３の間であってそれらセンサーの真上のエリアに配置される。第二のトランク４５２のアクティブ領域は、ピクセル４００，４２０の第一ペアと（図示されていない）隣接する第二のピクセルペアの間であって図３のピクセルペア４００、４２０の上に配置される。
【００１９】
上記に示した実施形態において、転送ゲート４０５ａ、４０５ｂ（図３）の少なくとも一部分が、光センサー４０１、４０３に対して傾いている。例えば図3では、各ゲート４０５ａ、４０５ｂの側面は、それぞれの光センサー４０１、４０３の長さLと幅Wに対して傾斜している。転送ゲート４０５ａ、４０５ｂがこのように傾いた形状を持つことにより、転送ゲートの効率的なレイアウトが可能となる。さらにこの傾いたレイアウトは、各ピクセルの光センサー４０１、４０３の面積を最大にすることにより、ピクセルセルのフィルファクタを最大にするという利点もある。
【００２０】
本発明に従って記述したように、2つのピクセルセルの共用構成要素は、分割されたトランクに配置されおり、2つのトランク４５１、４５２のアクティブ装置領域によって定義される。2つのアクティブ領域は、ピクセルが形成された基板の表面に近い埋め込みコンダクタとして形成されてよいコンダクタ４３８を介するか、またはピクセルアレイ４５０の表面の上の配線レイヤーにおいて電気的に接続される。コンダクタ４３８は、ソースフォロワゲート４３２を浮遊拡散領域４１０に電気的に接続してもよい。適合する導電材料であれば如何なるものでも、相互接続レイヤー４１７を形成するために使用してよい。本発明は、図３の実施形態に示されたレイアウトに限定されず、他の分割トランクレイアウトも、本発明の範囲内である。
【００２１】
さらに、分割セルトランクピクセル構造に従って、ソースフォロワゲート４３２の面積を広くてもよく、これにより、フィルファクタを下げずにピクセルセル４００、４２０の固定パターンノイズを削減する。図示した実施形態では、ゲート４３２は、浮遊拡散領域４１０と電源電圧Ｖａａ−ｐｉｘ の間に電気的に接続された共用キャパシタ４６５の一つの電極４０８”として機能することができる。共用キャパシタ４６５を、浮遊拡散領域４１０の電荷蓄積容量、およびピクセル４００、４２０の量子効率を高めるために使用することができ、ソースフォロワトランジスタ４０９のゲート４３２をキャパシタ電極４０８”としても使用することで、光センサーの面積が極力狭くならないようにしつつ、キャパシタ４６５の面積を最大にしている。
【００２２】
共用ピクセル構造４６０を、本明細書の図３に示した分割トランクピクセルレイアウトの実施形態において記載しているように、トランジスタを形成する既知のトランジスタ作成方法を使用する基板上で形成してもよい。光センサー４０１、４０３は、光子を電子（光電荷）に変換するなんらかの適切な感光性構造として形成することができる。実施形態において、光センサー４０１、４０３はピン型フォトダイオード領域であるが、フォトゲート、 ショットキーダイオード、または本発明に適合する他の光センサーとして形成してもよい。光センサー４０１、４０３の間の分離領域４１２を形成する方法は、浅溝型素子分離 （ＳＴＩ） 領域の形成を含んでもよいし、または他の分離手法が使用されてもよい。これらの分離手法を、トランク４５１、４５２のアクティブ領域部分を分離するため、光センサー４０１，４０３からアクティブ領域を分離するため、または一つのピクセルを別のピクセルから分離するために採用してもよい。上述したように、コンダクタ４３８、４４１を形成する方法は、基板の表面近くの埋め込み相互接続の形成、または基板の上のレイヤーにおけるメタライゼーション配線を含んでよい。キャパシタ４６５が所望される場合、その電極４０８”を、本発明の実施形態に従ってソースフォロワトランジスタのゲート４３２として形成してよい。ピクセルセル同士で共用することのできるキャパシタ４６５は、他の位置に配置されてもよい。例えば、共通浮遊拡散領域４１０上に形成されてもよい。
【００２３】
図５は、上述の分割トランクの実施形態に従って構成したピクセルセルで形成されたピクセルアレイ２００を持つＣＭＯＳイメージャ３００を示すブロック図である。ピクセルアレイ２００は、（図示されていない）所定数の列と行に配置された複数のピクセルを備える。アレイ２００には、本明細書中で記述する信号処理回路が取り付けられている。アレイ２００の各行のピクセルは同時に操作することができ、各列のピクセルは、列選択ラインによってそれぞれ選択的に出力される。複数の行・列ラインがアレイ２００全体に設けられる。行ラインは、行アドレスデコーダ２２０に対応して行ドライバ２１０によって選択的に起動される。列選択ラインは、列アドレスレコーダー２７０に対応して列ドライバ２６０によって選択的に起動される。このように、行・列アドレスを各ピクセルに対して設ける。
【００２４】
ＣＭＯＳイメージャ３００は、タイミング・制御回路２５０によって操作される。タイミング・制御回路２５０は、ピクセル読み出しのために適切な行・列ラインを選択するアドレスデコーダ２２０、２７０を制御する。また制御回路２５０は、行・列ドライバ回路２１０、２６０が選択された行・列ラインの駆動トランジスタに駆動電圧を印加するよう、これらの行・列ドライバ回路２１０、２６０を制御する。浮遊拡散領域４１０がリセットされた後にピクセル出力として取得されるピクセルリセット信号（Vｒｓｔ）、および光センサーに蓄積された電荷が転送トランジスタ４０５によって浮遊拡散領域４１０にゲーティングされた後に取得されるピクセル画像信号（Vｓｉｇ)を通常含むピクセル列信号は、列ドライバ２６０に係わるサンプル・ホールド回路２６５によって読み出される。差分信号（Vｒｓｔ-Vｓｉｇ）は、各ピクセルの差動増幅器２６７によって生成される。この差分信号は、アナログ・デジタルコンバータ（ADC）２７５によってデジタル化される。アナログ・デジタルコンバータ２７５は、デジタル化したピクセル信号を、デジタル画像を形成して出力する画像プロセッサ２８０に与える。
【００２５】
図６は、本発明の実施形態に従って構成したイメージャ３００を含むプロセッサシステム３０８を示している。このプロセッサシステム３０８は、デジタルカメラまたは他の画像システムの一部であってよい。イメージャ３００は、システム３０８から制御され、データを受け取ってよい。システム３０８は、画像処理または他の画像処理操作のための中央演算処理装置（ＣＰＵ）を備えるプロセッサ３０２を含む。プロセッサ３０２は、バス３０４を介して様々な装置と通信を行う。バス３０４に接続された装置の一部は、システム３０８に対しておよびシステムからの通信を提供する。すなわち、入出力（I／O）装置３０６、イメージャ３００などのイメージャがこのような通信装置である。バス３０４に接続された他の装置は、例えばランダムアクセスメモリ（ＲＡＭ）３１０，または着脱式メモリ３１５などのメモリである。
【００２６】
上記の処理および装置は、使用可能で作成可能な多くの好適な方法および典型的な装置を例示するものである。上記の説明と図面は、本発明の目的、特徴、および利点を実現する実施形態を例示している。しかし、本発明は上記に記述し例示した実施形態のみに限定されるものではない。例えば、隣接した列ピクセル間の構成要素を共用する2つのピクセルを持つピクセルアレイのみに関して本発明を説明したが、多数のピクセルを共用するアレイも、本発明の範囲内であり、分割トランク設計は、如何なるピクセルセルアレイで実現されてもよい。さらに、後述のクレームの趣旨と範囲に収まる、現在では予見できない本発明の如何なる修正も、本発明の一部としてみなされるべきである。
【図面の簡単な説明】
【００２７】
本発明の前述および他の態様は、添付の図面に関連してなされた以下の本発明の詳細な説明によって、より深く理解できるであろう。
【図１】図１は、従来のＣＭＯＳピクセルセルの全体図である。
【図２】図２は、ライン１−１’で切り取った、図１のピクセルセルの断面図である。
【図３】図３は、本発明の実施形態に従って構成したＣＭＯＳピクセルセルアレイの部分を示す全体図である。
【図４】図４は、図３に示した例示的ピクセルセルアレイの部分を示す回路図である。
【図５】図５は、本発明に従って構成したピクセルセルアレイを持つＣＭＯＳイメージャチップを示すブロック図である。
【図６】図６は、本発明に従って構成したＣＭＯＳイメージャを採用した処理システムを示す図である。
【図２】
2008541456.tif 000003
【図３】
2008541456.tif 000004
【図４】
2008541456.tif 000005
【図１】
2008541456.tif 000006
【図５】
2008541456.tif 000007
【図６】
2008541456.tif 000008
【国際調査報告】
2008541456.tif 000009
2008541456.tif 000010
2008541456.tif 000011