(57)【要約】  いくつかの実施例は、本発明は、処理タイプ信号を有するレジスタを有するチップを有する。当該チップはまた、第１コマンドを受け付け、第１コマンドに応答して、処理タイプ信号が第１の値を有する場合、チップに第１処理を実行させ、処理タイプ信号が第２の値を有する場合、チップに第２処理を実行させる制御回路を有する。当該チップは、メモリシステムにおけるメモリチップであってもよい、他の実施例が記載及び請求される。
2008521158.tif 000002
【特許請求の範囲】
【請求項１】
処理タイプ信号を有するレジスタと、
第１コマンドを受け付け、該第１コマンドに応答して、前記処理タイプ信号が第１の値を有する場合、当該チップに第１処理を実行させ、前記処理タイプ信号が第２の値を有する場合、当該チップに第２処理を実行させる制御回路と、
を有するチップ。
【請求項２】
メモリコアと、
ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）と、
をさらに有し、
前記第１処理は、前記ＯＤＴをオンするためのものであり、前記第２処理は、データを前記メモリコアに書き込むためのものである、請求項１記載のチップ。
【請求項３】
前記制御回路は、第２コマンドを受け付け、前記処理タイプ信号が前記第１の値を有する場合、当該チップに前記第２処理を実行させ、前記処理タイプ信号が前記第２の値を有する場合、当該チップに前記第１処理を実行させる、請求項１記載のチップ。
【請求項４】
前記処理タイプ信号は、第１処理タイプ信号であり、
前記レジスタはまた、第２処理タイプ信号を有し、
前記制御回路は、第３コマンドを受け付け、前記第２処理タイプ信号が第１の値を有する場合、当該チップに第３処理を実行させ、前記第２処理タイプ信号が第２の値を有する場合、当該チップに第４処理を実行させる、請求項１記載のチップ。
【請求項５】
第１コマンドを供給する第１チップと、
前記第１コマンドを受け付ける第２チップと第３チップと、
を有するシステムであって、
前記第１チップは、第１処理を実行することによって前記第１コマンドに応答し、
前記第２チップは、第２処理を実行することによって前記第１コマンドに応答する、システム。
【請求項６】
前記第１チップは、メモリコントローラであり、
前記第２チップは、第１ランクのメモリチップであり、
前記第３チップは、第２ランクのメモリチップである、請求項５記載のシステム。
【請求項７】
前記第１及び第２チップはさらに、
メモリコアと、
ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）と、
を有し、
前記第１処理は、前記ＯＤＴをオンするためのものであり、前記第２処理は、データを前記メモリコアに書き込むためのものである、請求項５記載のシステム。
【請求項８】
第１コマンドを供給する第１チップと、
第１の値を有する処理タイプ信号を有するレジスタを有する第２チップと、
第２の値を有する処理タイプ信号を有するレジスタを有する第３チップと、
を有するシステムであって、
前記第１コマンドと前記処理タイプ信号とに応答して、前記第２チップは第１処理を実行し、前記第３チップは第２処理を実行する、システム。
【請求項９】
前記第１チップは、メモリコントローラであり、
前記第２チップは、第１ランクのメモリチップであり、
前記第３チップは、第２ランクのメモリチップである、請求項８記載のシステム。
【請求項１０】
第２コマンドの受け付けに応答して、前記第２チップは第２処理を実行し、前記第３チップは第１処理を実行する、請求項８記載のシステム。
【請求項１１】
第３コマンドの受け付けに応答して、前記第２チップは第３処理を実行し、前記第３チップは第４処理を実行する、請求項８記載のシステム。
【請求項１２】
前記コマンドは、前記第２及び第３チップにより同時に受け付けされる、請求項８記載のシステム。
【請求項１３】
前記コマンドは、前記第２及び第３チップにより異なる時点に受け付けされる、請求項８記載のシステム。
【請求項１４】
第１コマンドを供給するメモリコントローラと、
各々が第１の値を有する処理タイプ信号を有するレジスタを有する第１メモリチップ群と、
各々が第２の値を有する処理タイプ信号を有するレジスタを有する第２メモリチップ群と、
を有するシステムであって、
前記第１コマンドと前記処理タイプ信号の値に応答して、前記第１メモリチップ群の各チップは第１処理を実行し、前記第２メモリチップ群の各チップは第２処理を実行する、システム。
【請求項１５】
前記第１メモリチップ群の各チップは、前記第２処理を実行することによって第２コマンドに応答し、
前記第２メモリチップ群の各チップは、前記第１処理を実行することによって第２コマンドに応答する、請求項１４記載のシステム。
【請求項１６】
前記処理タイプ信号は、第１処理タイプ信号であり、
前記レジスタはまた、第２処理タイプ信号を有し、
第３コマンドと前記第２処理タイプ信号の値とに応答して、前記第１メモリチップ群の各チップは第３処理を実行し、前記第２メモリチップ群の各チップは第４処理を実行する、請求項１４記載のシステム。
【請求項１７】
前記第１処理は、ライト処理であり、
前記第２処理は、該処理を実行するチップにおけるＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）をオンするものである、請求項１４記載のシステム。
【請求項１８】
前記第１処理は、該第１処理を実行するチップにおけるＯＤＴをオンするものであり、
前記第２処理は、ライト処理である、請求項１４記載のシステム。
【請求項１９】
前記第１処理は、リード処理であり、
前記第２処理は、リフレッシュ処理である、請求項１４記載のシステム。
【請求項２０】
前記第１処理は、リフレッシュ処理であり、
前記第２処理は、リード処理である、請求項１４記載のシステム。
【請求項２１】
前記第１メモリチップ群は、第１ランクにあり、
前記第２メモリチップ群は、第２ランクにある、請求項１４記載のシステム。
【請求項２２】
前記チップの少なくとも１ビットの状態を制御するメモリコントローラとプログラムとの間のインタフェースをとるシステム回路をさらに有する、請求項１４記載のシステム。
【請求項２３】
前記プログラムは、ＢＩＯＳを有する、請求項１４記載のシステム。
【請求項２４】
前記プログラムは、オペレーティングシステムを有する、請求項１４記載のシステム。
【請求項２５】
前記メモリコントローラは、前記レジスタにおいて前記処理タイプ信号を設定するための信号を前記メモリチップに供給する、請求項１４記載のシステム。
【請求項２６】
前記処理タイプ信号の値は、前記チップが動作状態になると、設定される、請求項２５記載のシステム。
【請求項２７】
前記処理タイプ信号の値は、前記チップが動作状態になった後、変更可能である、請求項２５記載のシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［技術分野］
本発明は、半導体チップに関し、より詳細には、コマンドが異なるチップにおいて異なる処理を行わせるチップに関する。
【０００２】
［背景技術］
コンダクタ（ｃｏｎｄｕｃｔｏｒ）は、典型的には、抵抗物質やトランジスタなどの抵抗構成を介し終端処理（ｔｅｒｍｉｎａｔｅ）される。このターミネーションは様々な位置に配置されてきた。ターミネーション位置の具体例として、マザーボード上、他の回路ボード若しくはカードなどがあげられる。ターミネーション位置の他の具体例として、信号を送信するチップ上及び／又は信号を受信するチップ上などがあげられる。チップ上のターミネーションは、通常はＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）と呼ばれる。
【０００３】
いくつかのＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）チップは、ＤＲＡＭチップの各機能を制御するためのビットを含むモード・レジスタ・セット（ＭＲＳ）と呼ばれるレジスタを有する。ＭＲＳの１以上のビットは、ＤＲＡＭチップの特定の機能を制御するようかもしれない。拡張されたＭＲＳ（ＥＭＲＳ０、ＥＭＲＳ１など）は、使用のためさらなるビットを提供するかもしれない。
【０００４】
ＤＲＡＭチップは、典型的には、その一部がＤＩＭＭ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）であるメモリモジュールに含まれる。「ランク」という用語は、例えば、共有チップ選択信号や他の何れかの方法により共に選択されるメモリチップグループを表す。いくつかのモジュールは、モジュール毎に１つのランクのみを有し、いくつかのモジュールは、モジュール毎に複数のランクを有する。いくつかのランクは、複数のモジュール上にチップを有する。
【０００５】
いくつかの２ランクメモリシステムでは、ベストの電気パフォーマンスのため、ＯＤＴが、ライト処理に対するデータを受け付けていないＤＲＡＭチップ上でイネーブルとされる。
【０００６】
ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎは、ＤＤＲ２（Ｄｕａｌ  Ｄａｔｅ  Ｒａｔｅ  ２又はＤｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ２）  ＤＲＡＭチップの規格を提供してきた。ＤＤＲ２  ＤＲＡＭチップでは、ＯＤＴは、ランク毎に個別の信号を使用することによって制御される。いくつかの２ランク−１  ＤＩＭＭシステムでは、２つのＯＤＴピンがコントローラ及びＤＩＭＭ上で利用される。２つのピンはまた、スタッキングソリューションをサポートするため、ＤＲＡＭチップ毎に利用されてもよい。本開示で使用される「ピン」という単語は、従来のピン又はダイパッドとの他の接続を意味する。
【０００７】
ＧＤＤＲ３（グラフィックスＤＤＲ３）及びまたＤＤＲ３／ＤＤＲ２プロポーザルでは、コマンドバスは２つのランク間で共有されてもよい。ＤＲＡＭは、ライト処理についてコマンドバスをモニタ又はスヌープすることが可能である。それがライトサイクルを確認し、ＣＳ＃がアサートされていない場合、それはそれのＯＤＴをオンすることができる。ライトコマンドは、他方のランクを対象とするかもしれない。（ＣＳ＃は、ランク又はデバイスに固有のものである。）「２Ｎタイミング」という用語は、１Ｎタイミングと比較して、サンプリングのための追加的なクロックサイクルをとる状況を表す。このサンプリングは、アドレス信号などの信号についてのものであってもよい。スヌープ処理は、１Ｎタイミングについては良好に機能するが、２Ｎタイミングについては（サンプリング前に追加的なクロックサイクルを有する）、スヌープ処理がターンアラウンド（ｔｕｒｎａｒｏｕｎｄ）サイクルとリードオフ（ｌｅａｄｏｆｆ）ライトサイクルにおいて追加的なクロックサイクルを生じさせる可能性があるため、良好には機能しない。
【０００８】
［詳細な説明］
図１を参照するに、メモリコントローラ１２は、サポート１６上のメモリチップＭＣ０とメモリチップＭＣ１にコマンド信号（以降においてコマンドと呼ぶ）を含む各種信号を供給する。メモリモジュール１８は、チップＭＣ０及びＭＣ１とサポート１６とを有し、図１に図示されないさらなるチップを有するかもしれない。コマンドを含む各種信号は、メモリコントローラ１２とＭＣ０及びＭＣ１との間のインターコネクトを介しわたされる。データ、アドレス、コマンド及びチップ選択信号は、異なるコンダクタ上にあってもよく、又は同一のコンダクタの少なくとも一部において共有されてもよい。異なるタイプの信号が異なるインターコネクトを介し搬送され、又はインターコネクト１４の同一のコンダクタ上で完全に又は部分的にパケット化又は時間多重されてもよい。
【０００９】
チップＭＣ０は、１つの処理を実行することによりあるコマンドに応答し、チップＭＣ１は、他の処理を実行することにより同一のコマンドに応答する。例えば、チップＭＣ０は、ライト処理を実行することによって、例えば、コマンドＡと呼ばれるコマンドに応答し、チップＭＣ１は、ＯＤＴをオンすることによってコマンドＡに応答する。すなわち、チップＭＣ０は、コマンドＡをライトコマンドであると解釈し、チップＭＣ１は、コマンドＡをスイッチオンＯＤＴコマンドであると解釈するようにしてもよい。いくつかの実施例では、例えば、チップＭＣ０がＯＤＴをオンすることによって応答し、チップＭＣ１がライト処理を実行することにより応答するコマンドＢと呼ばれる第２のコマンドが存在する。他の例として、チップＭＣ０は、例えば、リード処理を実行することによって、コマンドＣと呼ばれるコマンドに応答し、チップＭＣ１は、リフレッシュ処理を実行することによってコマンドＣに応答する。同様に、例えば、チップＭＣ０がリフレッシュ処理を実行することにより応答し、ＭＣ１がリード処理を実行することにより応答するコマンドＤと呼ばれる第２のコマンドが存在するかもしれない。さらなる他の処理が、コマンドに応答して実行されてもよい。ラベルＡ、Ｂ、Ｃ及びＤは任意であることに留意されたい。
【００１０】
チップＭＣ０とＭＣ１が実現される方法は多数存在する。図２はいくつかの実現形態（実施例）を示すが、本発明は図２の詳細及びそれに関する以下の説明に限定されるものではない。本発明は、図２及びその説明と異なる各種実施例により実現可能である。さらに、図２の実施例は、図２に示されないさらなるコンポーネントを有するかもしれない。
【００１１】
図２を参照するに、メモリコントローラ１２が、コントロールバス２０、データバス２２及びアドレスバス２４を介しチップＭＣ０及びＭＣ１に接続される。チップ選択（ＣＳ）信号が、バス２６及び２８を介しチップＭＣ０及びＭＣ１に供給される。チップ選択信号は、ときどきローアクティブであり、指定されたＣＳ＃である。チップ選択信号は、チップＭＣ０についてはＣＳ０＃であり、チップＭＣ１についてはＣＳ１＃である。チップ選択信号は、ときどきデバイス選択信号と呼ばれる。
【００１２】
本開示で参照されるコマンドは、様々な方法を介してメモリコントローラ１２からチップＭＣ０及びＭＣ１に供給されるかもしれない。いくつかの実施例では、ここに記載されるコマンドは、コントロールバス２０のみを介し供給される。他の実施例では、コマンドは、コントロールバス２０とアドレスバス２４との組み合わせを介し供給される。さらなる他の実施例では、データバスもまたコマンドを通信するのに利用される。チップＭＣ０の制御回路３２と制御回路４２とは、コマンドを含む信号がコントローラ１２と制御回路３２及び４２との間で変更されるかもしれないが、コントローラ１２からコマンドを受け付ける。
【００１３】
チップＭＣ０はレジスタ３０を有し、チップＭＣ１はレジスタ４０を有する。レジスタ３０及び４０は、チップＭＣ０及びＭＣ１が少なくともいくつかのコマンドをどのように解釈するか制御するため、処理タイプ信号を有する。この処理タイプ信号は、１ビット又は複数ビットによるものであってもよい。例えば、レジスタ３０及び４０はそれぞれ、前に使用されていないビット又は新たなビットを用いてＭＲＳ又はＥＭＲＳに含まれてもよい。しかしながら、レジスタ３０及び４０がＭＲＳ又はＥＭＲＳに存在している必要はない。
【００１４】
具体例（例１と呼ぶ）として、レジスタ３０の処理タイプ信号は、例えば、レジスタ３０の特定ビットが第１の電圧状態を有するため、第１の値を有する。レジスタ４０の同じ処理タイプ信号は、レジスタ４０の対応するビットが第２電圧状態を有するため、第２の値を有する。例１では、コマンドＡ及びＢと呼ばれるコマンドが存在する。チップＭＣ０は、コマンドＡにライトコマンドとして応答し、これは、制御回路３２がデータバス２２の特定のデータビットをチップＭＣ０のコア３６に格納することを意味する。チップＭＣ１は、ＯＤＴ４８をオンすることによってコマンドＡに応答する。より詳細には、制御回路４２はＯＤＴ４８をオンする。他方、チップＭＣ０は、ＯＤＴ３８をオンすることによってコマンドＢに応答するが、チップＭＣ１は、ライトコマンドとしてコマンドＢに応答する。より詳細には、コマンドＢに応答して、制御回路３２はＯＤＴ３８をオンし、制御回路４２は、バス２２上のデータをコア４６に格納する。いくつかの実施例では、レジスタ３０及び４０の処理タイプ信号の値が反対のものである場合、チップＭＣ０は、ＯＤＴ３８をオンすることによってコマンドＡに応答し、ライト処理を実行することによりコマンドＢに応答し、チップＭＣ１は、ライト処理を実行することによりコマンドＡに応答し、ＯＤＴ処理を実行することによりコマンドＢに応答することとなる。
【００１５】
他の具体例（例２と呼ぶ）では、コマンドＣ及びＤと呼ばれるコマンドが存在する。レジスタ３０及び４０の処理タイプ信号は、チップＭＣ０がリードコマンドとしてコマンドＣに応答し、リフレッシュコマンドとしてコマンドＤに応答し、チップＭＣ１がリフレッシュコマンドとしてコマンドＣに応答し、リードコマンドとしてコマンドＤに応答するように、特定の値により設定可能である。処理タイプ信号の値は、レジスタ３０及び４０の１以上のビットの状態（電圧）により設定することが可能である。レジスタには１つのみ又は複数の処理タイプ信号が存在可能である。いくつかの実施例では、チップＭＣ０及びＭＣ１は例１及び２の両方の特徴を有し、他の実施例では、チップＭＣ０及びＭＣ１は、例１の特徴は有するが、例２の特徴は有さず、さらなる他の実施例では、チップＭＣ０及びＭＣ１は、例２の特徴は有するが、例１の特徴は有しない。
【００１６】
図３は、“ライト又はＯＤＴオン”についての１以上のビットと、“リード又はリフレッシュ”についての１以上のビットとを有するレジスタを示す。図３のレジスタは、レジスタ３０及び４０が“ライト又はＯＤＴオン”と“リード又はリフレッシュ”の両方につてビットを有することは要求されていないが、レジスタ３０又は４０を表す。図３では、
“ライト又はＯＤＴオン”及び“リード又はリフレッシュ”を制御するための異なるビットが、示されている。あるいは、同一のビットが双方を制御することも可能である。例えば、処理タイプ信号が第１の値を有する場合、チップはライトリクエストとしてコマンドＡに応答し、リードリクエストとしてコマンドＣに応答し、処理タイプ信号が第２の値を有する場合、チップはＯＤＴオンコマンドとしてコマンドＢに応答し、リフレッシュリクエストとしてコマンドＤに応答する。他の情報が処理タイプ信号に符号化することができる。
【００１７】
例１及び２では、第１状態は論理ハイ電圧であり、第２状態は論理ロー電圧とすることができるが、それは必須ではない。例えば、第１状態が論理ロー状態、第２状態が論理ハイ状態とすることが可能である。他の実施例では、２より多くの状態（電圧）をレジスタビットに含めることができる。
【００１８】
ＯＤＴが構成される方法は各種あり、本発明は何れか特定の方法に限定されるものではない。図４は、チップＭＣ０におけるＯＤＴ３８の実現形態を示しているが、本発明はこれらの詳細に限定されるものではない。実際、他の各種タイプのＯＤＴが利用可能である。さらに、いくつかの実施例は、ＯＤＴを含んでいない。図４を参照するに、抵抗構成Ｒ１−Ｄ，．．．，ＲＮ−Ｄが、それぞれデータノード５０とスイッチＳｗ１−Ｄ，．．．，ＳｗＮ−Ｄとの間にあり、これらはさらに、供給電圧ノードＶＤＤＱに接続される。抵抗構成Ｒ１−Ｓ，．．．，ＲＭ−Ｓが、それぞれデータノード５０とスイッチＳｗ１−Ｓ，．．．，ＳｗＭ−Ｓとの間にあり、これらはさらに、グラウンド電圧ノードＶＳＳＱに接続される。“Ｎ”及び“Ｍ”の数は、同一又は異なるものであってもよく、異なる実現形態では異なる値を有するかもしれない。制御回路３２は、スイッチを制御し、これにより、ＯＤＴ３８が“オン”であるか否かを制御する。閉じられているスイッチの個数は、ターミネーションの抵抗量を決定するかもしれない。例えば、コマンドＡ１は、ＯＤＴのあるレベルの抵抗を生じさせ、コマンドＡ２は、他のレベルの抵抗を生じさせる。図４では、データノード５０は、ピン（パッド）と入力バッファ５２との間にある。いくつかのチップは、従来のピンを有さず、パッドを有するようにしてもよい。
【００１９】
現在の典型的な実現形態では、複数のメモリチップがモジュールに含まれる。これらのチップは、典型的にはランクによりグループ化される。例えば、図５は、サポート６２によりサポートされる２つのランクのチップを有するメモリモジュール６４のメモリチップに接続されるメモリコントローラ１２を示す。第１ランク（ランク０）は、メモリチップＭＣ０−０，．．．，ＭＣ０−Ｎ（Ｎは、図４のものと必ずしも同じでなくてもよい）を有する。第２ランク（ランク１）は、メモリチップＭＣ１−０，．．．，ＭＣ１−Ｎを有する。これら２つのランクは、同数又は異なる個数のチップを有してもよい。図５は、同一のチップ選択信号により選択されるランクの各チップを示す（ランク０のチップについてのＣＳ０と、ランク１のチップについてのＣＳ１）。チップ選択信号は、図５に示されるように、それ自体のマルチドロップバスを介し、又は多重化又はパケット化された信号などの他の方法により供給することができる。
【００２０】
図６において、メモリコントローラ１２は、サポート６６によりサポートされる第１ランクのチップ（ＭＣ０−０，．．．，ＭＣ０−Ｎ）と第２ランクのチップ（ＭＣ１−０，．．．，ＭＣ１−Ｎ）とを有する第１メモリモジュール６８と、サポート７２によりサポートされる第３ランクのチップ（ＭＣ２−０，．．．，ＭＣ２−Ｎ）と第４ランクのチップ（ＭＣ３−０，．．．，ＭＣ３−Ｎ）とを有する第２メモリモジュール７４とに接続される。チップ選択信号ＣＳ０、ＣＳ１、ＣＳ２及びＣＳ３は、対応するランクにおけるチップを選択するのに利用される。このため、チップ選択信号ＣＳ０は、第１ランク（ランク０）のすべてのチップについて使用され、ＣＳ１は第２ランク（ランク１）のすべてのチップについて使用されるなどとなる。図６のチップ選択信号は、“＃”シンボルを含むことが可能である。
【００２１】
他の各種代替が利用可能である。例えば、いくつかの実施例では、各モジュールは１つのみのランクしか有しない。本例では、図６は、モジュール６８のすべてのチップが１つのランクに存在し、モジュール７４のすべてのチップが他のランクに存在するように、変更することが可能である。他の代替として、各モジュールは２つのランクを有することが可能であるが、システムは２つのみのランクしか有しない。本例では、図６は、チップＭＣ０−０，．．．，ＭＣ０−ＮとＭＣ２−０，．．．，ＭＣ２−Ｎが１つのランクに存在し、チップＭＣ１−０，．．．，ＭＣ１−ＮとＭＣ３−０，．．．，ＭＣ３−Ｎが他方のランクに存在するように変更可能である。モジュール毎に２より多くのランクと、システム毎に４より多くのランクが存在可能である。
【００２２】
図５及び６に示されるように、各メモリチップがサポート６２、６６及び７２の同一サイドに存在する。実際には、１つのランクのチップはサポートの一方のサイドにあり、他のランクのチップはサポートの他方のサイドに存在してもよく、あるいは他の構成が利用可能である。いくつかの実施例では、同一のランクからのチップはサポートの異なるサイドに存在する。
【００２３】
図７は、本発明がこれらの詳細に限定されるものではないが、図５のシステムの処理の例示的なタイミング図を提供する。
【００２４】
クロックサイクル０において、コマンドＡは、ＣＳ０＃とＣＳ１＃とがアサートされることにより発行される。
【００２５】
クロックサイクル３において、各チップＭＣ１−０，．．．，ＭＣ１−Ｎ（ランク１）のＯＤＴは、ｔＡＯＮＤの遅延後にオンされる。
【００２６】
クロックサイクル４〜７において、データは、ｔＷＬの遅延後にバスを介しＭＣ０−０，．．．，ＭＣ０−Ｎ（ランク０）に書き込まれる。一例として、ＤＤＲ３メモリチップは、８のバースト長（ＢＬ）により利用され、データダブルポンプされ（デュアルデータレート又はダブルデータレートと呼ばれる）、そのことは、各１／２クロックサイクルに１回送受信されることを意味する。ＯＤＴがランク１のチップにおいてオンされる時間と、データがランク０のチップについてバス上に存在する時間との間には時間があることに留意されたい。
【００２７】
クロックサイクル５において、コマンドＢは、ＣＳ０＃及びＣＳ１＃がアサートされることにより発行される。
【００２８】
クロックサイクル８において、チップＭＣ１−０，．．．，ＭＣ１−Ｎ（ランク１）のＯＤＴは、８のバースト長に基づく固定された遅延後に自動的に（別のコマンドなく）オフされる。（他のいくつかの実施例では、ＯＤＴは自動的にはオフされない。）クロックサイクル８において、チップＭＣ０−０，．．．，ＭＣ０−Ｎ（ランク０）のＯＤＴは、コマンドＢに応答して、遅延ｔＡＯＮＤ後にオンされる。
【００２９】
クロックサイクル９〜１２において、データは、ｔＷＬの遅延後にバスを介しチップＭＣ１−０，．．．，ＭＣ１−Ｎ（ランク１）に書き込まれる。
【００３０】
クロックサイクル１３において、チップＭＣ０−０，．．．，ＭＣ０−Ｎ（ランク０）のＯＤＴは、８のバースト長に基づき固定された遅延後に自動的にオフされる。
【００３１】
いくつかの実施例では、１つのＣＳ＃のみがアサートされている場合、第２ランクはコマンドを無視するようにしてもよい。
【００３２】
メモリコントローラ１２が異なる図面に示されているが、本発明の異なる実施例によるメモリコントローラは、各システムにおいて動作可能である必要はない。
【００３３】
図８は、マイクロプロセッサなどのプロセッサ８４にあるものとしてメモリコントローラ１２を示す。図９は、チップセットのメモリコントローラハブ８６にあるものとしてメモリコントローラ１２を示す。
【００３４】
図２、５及び６はマルチドロップバスコンフィギュレーションにより示されているが、ポイント・ツー・ポイントインターコネクトが利用可能である。例えば、図１のインターコネクト１４は、マルチドロップ、ポイント・ツー・ポイント又は上記の組み合わせとすることが可能である。異なるチップにより異なって応答されるコマンドは、各チップにより同時に受信可能であり、又は各チップにより異なる時間に受信可能である。
【００３５】
メモリチップＭＣ０及びＭＣ１が示されているが、本発明は、その主たる目的がメモリストレージではないチップにより利用されてもよい。
【００３６】
コマンドは、並列的に、直列的に又は並列と直列の組み合わせによる複数のビットを有してもよい。コマンドは、他の信号によりパケット化されてもよい。
【００３７】
レジスタ３０及び４０のビットの状態は、ブートアップ時（チップＭＣ０及びＭＣ１を有するシステムのオン時）に又はブートアップ後に設定されてもよい。例えば、この状態は、ブートアップ後に生じる可能性がある各状況に応じて変更されてもよい。いくつかの実施例（図１のものと異なる）では、レジスタ３０及び４０のビットの状態は、チップＭＣ０とＭＣ１がある時点ではライトコマンド、また他の時点ではＯＤＴスイッチオンコマンドと同じコマンドに応答するように変更される。この場合、コマンドＡを単に使用することで十分であり、コマンドＢは、例１と同様に利用されない。
【００３８】
図１０は、システム回路９０がメモリ９４のプログラム９２とインタフェースをとることを除いて、図２のものと同一である。いくつかの実施例では、プログラム９２は、ＢＩＯＳ、オペレーティングシステム又は他のソフトウェアであってもよい。特に、プログラム９２は、例１及び２など、チップＭＣ０及びＭＣ１がコマンドにどのように応答するかを含むレジスタ３０及び４０のコンテンツの少なくとも一部を制御するものであってもよい。他の実施例では、プログラム９２は、例１及び２など、チップＭＣ０及びＭＣ１がコマンドにどのように応答するかを制御するレジスタ３０及び４０の上記部分のコンテンツを制御するものでない。例えば、メモリコントローラ１２は、プログラム９２のコントロールとは独立したコントローラ１２の内部ロジックに基づき、何れがレジスタ３０及び４０の上記コンテンツであるか決定するようにしてもよい。
【００３９】
ＯＤＴを制御するためコマンドを利用することによって、いくつかの実施例ではＯＤＴを制御するためのピンがあってもよいが、ＯＤＴを制御するためのピン（パッド）を有する必要はない。いくつかの実施例では、ＯＤＴは、ピンではなくコマンドのみによって制御される。このことは、ＯＤＴを制御するのに用いられるピンを有するシステムと非アックして、ピンの減少をもたらす。他の実施例では、ＯＤＴはピンによってのみ制御される。さらなる他の実施例では、ＯＤＴはある時点ではコマンドによって、また他の時点ではピンによって制御される。
【００４０】
ＯＤＴを制御するためコマンドを利用することによって、１Ｎ又は２Ｎタイミングが利用されるか否かは重要でなくなる。２Ｎタイミングは、信号をサンプリングするため１つの追加的なクロックサイクルを伴う。
【００４１】
「コントロール又は制御する」という用語は、少なくとも部分的に制御することを意味する。「生じさせる」という用語は、少なくとも部分的に生じさせることを意味する。
【００４２】
本開示及び請求項では、「第１」という単語の使用は、区別するのに際して便宜上利用されるものである。それは、時間的、空間的又は重要度を意味するものではない。例えば、第１処理タイプ信号という表現は、第１処理タイプ信号が第２処理タイプ信号に関して時間的、空間的又は重要度において第１であることを意味するものではない。同様に、第１コマンドという表現は、第１コマンドが他のコマンドに関して時間的、空間的又は重要度において第１であることを意味するものではない。同様に、「第２」、「第３」及び「第４」という単語は、時間的、空間的又は重要度を意味するものでなく単なるラベルである。
【００４３】
実施例は、本発明の実現形態又は具体例である。本明細書における「実施例」、「一実施例」、「いくつかの実施例」又は「他の実施例」という表現は、当該実施例に関して説明されている特定の特徴、構成又は特性が少なくともいくつかの実施例に含まれるが、本発明のすべての実施例に必ずしも含まれるものでないことを意味している。「実施例」、「一実施例」又は「いくつかの実施例」という各種表現は、そのすべてが同一の実施例を参照しているとは限らない。
【００４４】
本明細書が、コンポーネント、特徴、構成又は特性が「含まれてもよい」、「含まれうる」又は「含めることができる」ということを記述している場合、当該コンポーネント、特徴、構成又は特性が含まれることは必須ではない。明細書又は請求項が「ある」要素と表現する場合、それは当該要素が１つしか存在しないことを意味するものでない。明細書又は請求項が「さらなる」要素を表現する場合、そのことは、当該さらなる要素が複数存在することを排除するものでない。
【００４５】
本発明は、ここに記載される詳細に制限されるものでない。実際、上記記載及び図面の他の多くの変形が本発明の範囲内で可能である。従って、本発明の範囲を規定するものは、それに対する補正を含む以下の請求項である。
【図面の簡単な説明】
【００４６】
【図１】図１は、本発明のいくつかの実施例によるメモリチップを有するメモリモジュールとメモリコントローラとを有するシステムのブロック図である。
【図２】図２は、本発明のいくつかの実施例による図１のメモリチップとメモリコントローラとのさらなる詳細のブロック図である。
【図３】図３は、本発明のいくつかの実施例によるレジスタの図である。
【図４】図４は、本発明のいくつかの実施例による図１及び２のメモリチップのさらなる詳細のブロック図である。
【図５】図５は、本発明のいくつかの実施例によるメモリモジュールとメモリコントローラとを有するシステムのブロック図である。
【図６】図６は、本発明のいくつかの実施例によるメモリモジュールとメモリコントローラとを有するシステムのブロック図である。
【図７】図７は、本発明のいくつかの実施例による図５のメモリチップとメモリコントローラとの処理を示すタイミング図である。
【図８】図８は、プロセッサとして同一のダイに含まれる図１、２、５及び６のメモリコントローラのブロック図である。
【図９】図９は、チップセットのメモリコントローラハブと同一のダイに含まれる図１、２、５及び６のメモリコントローラのブロック図である。
【図１０】図１０は、図２のレジスタに値を提供するプログラムを示すシステムである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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