(57)【要約】フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の集積回路（「ＩＣ」）デバイスのコンフィギュレーション・メモリセル（「ＣＲＡＭ」）は、シングルイベントアップセット（「ＳＥＵ」）に対する増加された抵抗力を与えられる。ＣＲＡＭの入力ノードのゲート構造の一部分は、そのゲート構造の残りの部分の名目上のサイズに対して、サイズが増加される。拡大されたゲート構造の部位はＩＣのＮウェル領域に容量的に近くに配置され、別の部位はＩＣのＰウェル領域に容量的に近くに配置される。この配置は、その入力ノードのロジックレベルに関係なく、その入力ノードに、ＳＥＵに抵抗するための増加された静電容量を与える。本発明はまた、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能である。
2008505501.tif 000002
【特許請求の範囲】
【請求項１】
ＳＥＵに対する増加された抵抗力を有するＩＣメモリセル回路網であって、
該メモリセルのノードのゲート形成部であって、該ノードの静電容量を増加するように拡大された部分を有する、ゲート形成部を備える、ＩＣメモリセル回路網。
【請求項２】
前記部分の第１の部位に対して容量的に近位のＮウェル領域と、
該部分の第２の部位に対して容量的に近位のＰウェル領域と
をさらに備える、請求項１に記載の回路網。
【請求項３】
前記部分が前記Ｎウェル領域と前記Ｐウェル領域との間の境界を橋渡しする、請求項２に記載の回路網。
【請求項４】
前記ゲートは前記拡大された部分の外部では名目上の幅ｗを有し、該拡大された部分の幅Ｗは少なくとも約２ｗであり、該拡大された部分の長さＬは少なくとも約ｗである、請求項３に記載の回路網。
【請求項５】
Ｗが少なくとも約３ｗである、請求項４に記載の回路網。
【請求項６】
Ｌが少なくとも約２ｗである、請求項５に記載の回路網。
【請求項７】
前記Ｎウェル領域が比較的高い電位のソースと接続され、前記Ｐウェル領域が比較的低い電位のソースと接続される、請求項２に記載の回路網。
【請求項８】
前記メモリセルがＣＲＡＭセルである、請求項１に記載の回路網。
【請求項９】
前記ノードが前記ＣＲＡＭセルの入力ノードである、請求項８に記載の回路網。
【請求項１０】
集積回路網の一部である信号ルーティングパストランジスタを制御する集積回路網であって、
第１および第２のＰＭＯＳトランジスタと、
第１および第２のＮＭＯＳトランジスタであって、該ＮＭＯＳトランジスタのそれぞれが、比較的高い電位のソースと比較的低い電位のソースとの間においてＰＭＯＳトランジスタのそれぞれの一つと直列に接続される、第１および第２のＮＭＯＳトランジスタと、
該第２のＰＭＯＳトランジスタと該第２のＮＭＯＳトランジスタとの間において直列に接続される出力ノードであって、該出力ノードはまた、該第１のＰＭＯＳトランジスタ、該第１のＮＭＯＳトランジスタ、および該パストランジスタのゲート回路網と接続される、出力ノードと、
該第１のＰＭＯＳトランジスタと該第１のＮＭＯＳトランジスタとの間において直列に接続される入力ノードであって、該入力ノードはまた、該第２のＰＭＯＳトランジスタおよび該第２のＮＭＯＳトランジスタのゲート回路網と接続され、該第２のＰＭＯＳトランジスタおよび該第２のＮＭＯＳトランジスタのうちの少なくとも一つの該ゲート回路網が、該入力ノードの静電容量を増加するように拡大された部分を含む、入力ノードと、
を備える、集積回路網。
【請求項１１】
前記部分が、該部分の外部での名目上の幅ｗに対して、幅Ｗに増加されることによって拡大されている、請求項１０に記載の集積回路網。
【請求項１２】
Ｗが少なくとも約２ｗである、請求項１１に記載の集積回路網。
【請求項１３】
Ｗが少なくとも約３ｗである、請求項１２に記載の集積回路網。
【請求項１４】
前記部分の実質的にＷと直角である寸法Ｌが少なくとも約ｗである、請求項１１に記載の集積回路網。
【請求項１５】
Ｌが少なくとも約２ｗである、請求項１４に記載の集積回路網。
【請求項１６】
前記部分の第１の部位と容量的に近位にあり、かつ比較的高い電位のソースと結合される、Ｎウェル領域と、
該部分の第２の部位と容量的に近位にあり、かつ比較的低い電位のソースと結合される、Ｐウェル領域と
をさらに備える、請求項１０に記載の集積回路網。
【請求項１７】
前記第１の部位および前記第２の部位がほぼ等しいサイズである、請求項１６に記載の集積回路網。
【請求項１８】
前記部分が、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタの前記ゲート回路網の名目上の幅ｗに対して、幅Ｗ幅Ｗに増加されることによって拡大されている、請求項１０に記載の集積回路網。
【請求項１９】
Ｗが少なくとも約２ｗである、請求項１８に記載の集積回路網。
【請求項２０】
Ｗが少なくとも約３ｗである、請求項１９に記載の集積回路網。
【請求項２１】
前記部分の実質的にＷと直角である寸法Ｌが少なくとも約ｗである、請求項１８に記載の集積回路網。
【請求項２２】
Ｌが少なくとも約２ｗである、請求項２１に記載の集積回路網。
【請求項２３】
第１の電界効果トランジスタゲート導体構造を含む入力ノード回路網と、
第２の電界効果トランジスタゲート導体構造を含む出力ノード回路網と、
相対的に高い電位のソースに接続されるＮウェル領域と、
該Ｎウェル領域に隣接し、かつ相対的に低い電位のソースと接続される、Ｐウェル領域と、
該Ｎウェル領域と該Ｐウェル領域とを橋渡しする該第１のゲート導体構造の部分であって、該第２のゲート導体構造および該部分の外側の該第１のゲート導体構造の名目上の幅ｗよりも大きな幅Ｗを有する部分と
を備える、ＦＰＧＡ  ＩＣ上のＣＲＡＭ回路網。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路（「ＩＣ」）に関し、より詳細には、アルファ粒子および大気中の中性子などの原因のために生じるある種のメモリエラーに対するＩＣの抵抗力を増加するＩＣ構造に関する。
【背景技術】
【０００２】
アルファ粒子および大気中の中性子がＩＣの材料を通過するなどのイベントは、そのイベントが生じる付近の材料のイオン化を生じさせ得る。そのイオン化による電荷はＩＣの電気回路網へと流れ込み得、その回路網においてエラーを生じさせ得る。例えば、メモリセルは、そのメモリセルが記憶されたデータ値を維持するためには、所定の電位（電圧）を保持するメモリセルのノードに依存し得る。上述のようなイベントの結果として、十分に大きい電荷がそのノードへと十分に速い速度で流れると、そのノードは必要とされる電位から外され得、それによって、メモリセルを「フリップ（ｆｌｉｐ）」させ、誤ったデータ値を出力させてしまう。このような現象はシングルイベントアップセット（「ＳＥＵ」）と呼ばれ得る。それはまた、ソフトエラーアップセット、ソフトエラーレート（「ＳＥＲ」）などとも呼ばれ得る。ＳＥＵは、それに影響されたＩＣを故障させ得る。これによって、ＳＥＵに影響されたＩＣを含むシステムが故障し得る。ＩＣの形状が小さくなるほどＩＣはより影響を受け易くなる傾向にあり、当然、それは、ＩＣ製造におけるより重要な傾向のうちの一つである。
【発明の開示】
【課題を解決するための手段】
【０００３】
本発明に従い、ＳＥＵに対して影響を受け易いＩＣノードは、その静電容量を増加させることによって、そのようなイベントに対する増加された抵抗力を与えられる。さらに、この静電容量は好適には二つの部分を含む。第１の部分は、相対的に高いまたは正の電位のソース（例えば、ＶＣＣ）に接続される、第１のコンデンサターミナルを有することを含む。第２の部分は、比較的低いまたは負の電位のソース（例えば、ＶＳＳ）に接続される、第２のコンデンサターミナルを有することを含む。ＳＥＵに対して保護されるＩＣ回路ノードは、第１のターミナルまたは第２のターミナルのいずれかに容量的に結合可能である第３のコンデンサターミナルである。この配置の結果として、そのＩＣ回路ノードがどのような電位の（またはロジックの）状態にあることが意図されようとも、その静電容量は、逆の電位を有する第１または第２のターミナルに対するその静電結合によって著しく増加される。ＩＣノードのこの増加された静電容量は、そのノードに、ＳＥＵに抵抗するためのより強い堅牢さを与える。
【０００４】
本発明のさらなる特徴、その性質および様々な利点は、添付の図面および以下に続く詳細な記載から明らかになる。
【発明を実施するための最良の形態】
【０００５】
図１は、例えば、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）ＩＣ上において用いられ得る、従来のスタティックＲＡＭ（「ＳＲＡＭ」）セル１０を示す。例えば、このタイプのセルは、ＦＰＧＡ上におけるランダムアクセスメモリのブロック（いわゆる「ユーザＲＡＭ」）を提供するために用いられ得る。セル１０において、ＰＭＯＳトランジスタ２０ａは、比較的高い電位のソースＶＣＣ（またはロジック１）と比較的低い電位のソースＶＳＳ（あるいはロジック０または接地）との間において、ＮＭＯＳトランジスタ３０ａと直列に接続される。ＰＭＯＳトランジスタ２０ｂは同様に、ＶＣＣとＶＳＳとの間におけるＮＭＯＳトランジスタ３０ｂと直列に接続される。ノード２２ａは、トランジスタ２０ａと３０ａとの間において、ならびに、トランジスタ２０ｂと３０ｂとのゲート間において接続される。ノード２２ｂは、トランジスタ２０ｂと３０ｂとの間において、ならびに、トランジスタ２０ａと３０ａとのゲート間において接続される。ノード２２ａは、ＮＭＯＳトランジスタ４０ａを介してビット線５０ａへと選択的に接続可能である。ノード２２ｂは、ＮＭＯＳトランジスタ４０ｂを介してビット線５０ｂへと選択的に接続可能である。
【０００６】
データをセル１０に書き込むことが所望される場合には、そのデータは補完的な形式で、ビット線５０ａおよび５０ｂに与えられ、トランジスタ４０ａおよび４０ｂは、それらのゲートへ与えられるワード線信号によってイネーブルされる。これはセル１０の上（以前のセルの状態に関係なく）にデータを書き込ませる。例えば、トランジスタ４０ａおよび４０ｂがイネーブルされた場合であって、ビット線５０ａがハイ（ロジック１）で、ビット線５０ｂがロー（ロジック０）である場合、ノード２２ａはハイにドライブされ、ノード２２ｂはローにドライブされる。続いてトランジスタ４０ａおよび４０ｂがディセーブルされると、メモリセル１０はノード２２ａおよび２２ｂをこれらの状態に維持し続ける。メモリセルは続いて、再びトランジスタ４０ａおよび４０ｂをイネーブルすることによって読み出され得、この時点では、ビット線５０ａおよび５０ｂに他の重要なドライブは与えられない。これによって、メモリセルはビット線を、ノード２２ａおよび２２ｂの補完的電位へとドライブすることが可能となる。これにより、メモリセルの内容は、ビット線５０ａおよび５０ｂのロジックレベルを感知することによって読み出され得る。
【０００７】
ＳＲＡＭセル１０は、上述のように、ビット線５０ａおよび５０ｂからの外部のデータ書き込みドライブが存在しない場合に、二つの状態のうちのいずれ（すなわち、ノード２２ａがハイでノード２２ｂがローである、またはノード２２ａがローでノード２２ｂがハイである）においても安定しているが、ＳＥＵはそのようなセルの状態を誤って変化させ得、そのようなエラーのリスクは、セルの構成要素が小さくなるにつれて増加する傾向にある。そうなる理由は、セルの構成要素が小さくなればなるほど、回路が有するＳＥＵに抵抗するための内在の静電容量が少なくなるからである。
【０００８】
ＦＰＧＡにおける多くのメモリセルは、ＦＰＧＡのプログラマブル相互接続（または「ルーティング」）回路網を制御するために提供される。実際には、多くのＦＰＧＡアーキテクチャにおいて、メモリセルの他のタイプよりも、「コンフィギュレーションＲＡＭ」または「ＣＲＡＭ」のタイプがより著しく多く見られ得る。このタイプの代表的なＣＲＡＭセル１００は図２に示される。回路の概略的な観点から、このＣＲＡＭセルのコアは、図１におけるＲＡＭセル１０のコアと類似している。これらの「コア」要素は、図２において、１２０ａ、１３０ａ、１２０ｂ、１３０ｂ、１２２ａ、および１２２ｂである（図１における要素、２０ａ、３０ａ、２０ｂ、３０ｂ、２２ａ、および２２ｂに個々に対応する）。それゆえ、ＣＲＡＭセル１００のコアは、図１におけるＳＲＡＭセル１０のコアと同様に動作し、これらの動作は、従って、再度記載する必要はない。ＣＲＡＭセル１００は、通常、ＦＰＧＡのプログラマブルルーティングリソースにおけるいくつかのパスゲートトランジスタ（例えば、１６０ａ、１６０ｂ、および１６０ｃ）を制御する。特に、ノード１２２ｂは、ＣＲＡＭセル１００の出力ノードであり、パストランジスタ１６０のゲートと接続される。ＣＲＡＭセル１００は図２において３つのパスゲート１６０を制御することが示されているが、この数は、ＦＰＧＡの中の異なる位置において、または異なるＦＰＧＡアーキテクチャにおいて、異なり得る。
【０００９】
ＣＲＡＭセル１００は、ＮＭＯＳトランジスタ１４０ａ（そのトランジスタのゲートに与えられるゲート−イネーブル可能なアドレス信号を用いて）をイネーブルすることによってプログラム（または再プログラム）される。これにより、信号の中のデータは、セルのノード１２２ａに与えられることが可能となり、それにより、セルをそのデータの値にプログラム（または再プログラム）する。セルは、クリア信号をＮＭＯＳトランジスタ１４０ｂのゲートに与えることによって、クリアされ得る（続いてロジック０を出力する）。これはノード１２２ｂをＶＳＳに接続し、少なくとも異なるデータが、上述されたように、主要なデータからセルに記憶されるまで、そのセルにロジック０を出力させる。
【００１０】
ＣＲＡＭ１００のようなＣＲＡＭセルは、通常、比較的、頻繁には、プログラム／再プログラム／クリアされない。例えば、それらの一部であるＦＰＧＡがオンにされる（電源を入れられる）度に、それらはクリアされ得、次いで、プログラムされ得る。それらはまた、所定のデバイスのクリア／リセット／再スタート状態において、クリアされ得、次いで、プログラム／再プログラムされ得る。繰り返すと、しかしながらこれらのプログラミング／再プログラミング／クリアのイベントは比較的頻繁にはなされず、そのデバイスの通常動作モードの動作よりもスピードは重要視されない。すなわち、クリア、プログラミング、および／または再プログラミングに対するＣＲＡＭ１００のようなＣＲＡＭセルの応答時間が、そのデバイス上のユーザＲＡＭおよび他の回路網の応答時間（通常動作の間）よりも長くなることに対しては該して許容可能である。しかしながら、通常、ＦＰＧＡ上にはＣＲＡＭ１００のようなＣＲＡＭセルが非常に多く存在するゆえに、これらのセルのサイズを減少させようとする絶え間ない圧力が存在する（そのデバイスの全体サイズにかなり貢献する他の全ての構成要素のサイズを減少させようとする圧力が存在するのと同じように）。
【００１１】
出力ノード１２２ｂは、通常、図２に示されるように、いくつかのパストランジスタ１６０のゲートと接続されるので、このノードの内在の静電容量は、例えば、入力ノード１２２ａ（この場合）として参照され得るノードの内在の静電容量と比較して、比較的高い傾向にあり得る。従って、出力ノード１２２ｂは、ＳＥＵのリスクが高くなっている非常に小さいＣＲＡＭセルに対してでさえも、入力ノード１２２ａよりも、ＳＥＵに対して、内在的により大きな抵抗力を有する傾向にある。本発明の目的の一つは、ＣＲＡＭ１００のようなＣＲＡＭセルにおける入力ノード１２２ａの静電容量をブーストし、そのノードのＳＥＵ抵抗力を増加すること、および、ＣＲＡＭセルのサイズを著しく大きくすることなくこれを達成することである。
【００１２】
図３は、本発明に従った、ＩＣ上のＣＲＡＭセル１００の例示的な配置を示す。図３において、要素２１０ａ〜２１０ｎはコンタクトである。コンタクト２１０は、図３において示される層の、一つ以上の上の層における金属導体と接続される（例えば、図５を参照。その導体の接続が概略的に示される）。要素２２０ａ〜２２０ｄは導電性ポリゲート材料である。破線２３０は、Ｎウェル（デバイスのＰタイプ基板２６０（図４）における）の境界を示す。点線２４０は、Ｐタイプ材料（Ｎウェル２３０の中の）の領域の境界を示す。一点鎖線２５０ａ〜２５０ｄは、Ｎタイプ材料（上述のＰタイプの基板の中の）の領域の境界を示す。ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）（すなわち、溝状の酸化物）は、様々な機能を互いに分離するように適切に提供される（例えば、図４を参照。代表的なＳＴＩ領域２７０ａおよび２７０ｂが示される）。図３において示されるものの上の部分は、ＣＲＡＭセル１００のコアのＰＭＯＳ部分１２０ａおよび１２０ｂを示す。図３の下の部分は、ＣＲＡＭコアのＮＭＯＳ部分１３０ａおよび１３０ｂを含む。
【００１３】
以下の表は、図３に示された様々な特徴を、図２の概略的な回路の各部分に関連付ける。
【００１４】
【表１】
2008505501.tif 000003
ノード１２２ａ（図２；図３においてコンタクト２１０ｋ（上述のように、コンタクト２１０ｄおよび２１０ｉと接続される）およびゲート２２０ｂとしてインプリメントされる）の静電容量を増加するために、ゲート２２０ｂの構造は、ここで記載されるように、本発明に従って修正される。Ｎウェル２３０とＰウェル２６０との間における境界２３２（図４）に隣接し、かつ境界２３２を橋渡しするゲート２２０ｂは、単にその境界を跨ぐだけではなくて、さらに長く、境界２３２に沿って延びるように、その幅を拡大される。図３において、ゲート２２０ｂの通常の幅または名目上の幅はｗである。（この例示的な実施形態において、ｗはまた、他のゲート構造２２０ａ、２２０ｃ、および２２０ｄの名目上の幅であることに留意されたい）。境界２３２の近傍におけるゲート２２０ｂのより大きな幅はＷである。ゲート２２０ｂの拡大された部分の長さ（実質的にＷと直角である）はＬである。
【００１５】
図４に示されるゲート２２０ｂの一部分は、Ｎタイプ材料の介在層２５０ｄおよびＳＴＩ  ２７０ａおよび２７０ｂによって、基底のＮウェル２３０およびＰウェル２６０から電気的に絶縁される。Ｎウェル２３０はＶＣＣ（または、ＶＣＣよりも高い電位であり得るＶＤＤ）と電気的に接続される。Ｐウェル２６０は接地またはＶＳＳと接続される。従って、図４に示される構造は以下のようにコンデンサ特性を有する。ゲート２２０ｂはコンデンサの一つのターミナルである。Ｎウェル２３０はそのコンデンサの別のターミナルであり、このターミナルは、ゲート２２０ｂがロジック０、またはロジック０に近い場合（Ｎウェル２６０のＶＣＣまたはＶＤＤ電位とは逆に）には、容量的に有効となる。あるいは、コンデンサのこのターミナルはＰウェル２６０であり、他のターミナルは、ゲート２２０ｂがロジック１、またはロジック１に近い場合（Ｐウェル２６０のＶＳＳまたは接地電位とは逆に）には、容量的に有効となる。コンデンサの誘電体は、一方での、ゲート２２０ｂと、他方でのＮウェル２３０およびＰウェル２６０との間の材料、２５０ｄ、２７０ａ、および２７０ｂである。
【００１６】
上述のように、拡大されたゲート２２０ｂは、入力ノード１２２ａの静電容量を著しく増加する。そうである理由は、ゲート２２０ｂのこの拡大は、そのゲートの電位に依存して、そのゲートとＮウェル２３０またはＰウェル２６０のいずれかとの間における静電結合を増加させるからである。例えば、ゲート２２０ｂがロジック０、またはロジック０に近い場合には、Ｎウェル２３０の上のゲート２２０ｂの拡大による、Ｎウェル２３０（ＶＣＣまたはＶＤＤにおいて）に対する増加された静電結合が存在する。これは、ＳＥＵに起因するゲート２２０ｂへの正電荷の急増のイベントにおいて、ゲート２２０ｂの状態をロジック１へと変更しないようにすることを助ける。同様に、ゲート２２０ｂがロジック１、またはロジック１に近い場合には、Ｐウェル２６０の上のゲート２２０ｂの拡大による、Ｐウェル２６０（ＶＳＳまたは接地において）に対する増加された静電結合が存在する。これは、ＳＥＵに起因するゲート２２０ｂへの負電荷の急増のイベントにおいて、ゲート２２０ｂの状態をロジック０へと変更しないようにすることを助ける。これによってノード１２２ａは、ＳＥＵに対するより大きな抵抗力が与えられる。（ノード１２２ｂは、本明細書において以前に記載されたように、いくつかのルーティングパスゲート１６０のうちの複数のゲートへの接続のために、ＳＥＵへのより大きい抵抗力を既に有している）。
【００１７】
上述のように、ＣＲＡＭ１００へ静電容量を付加することは、性能の問題ではない。なぜならば、以前に述べたように、ＣＲＡＭの動作速度は、そのデバイスの通常の動作の間に用いられる他のメモリセルの動作速度と同様には、重要ではないからである。上述のように、ＣＲＡＭ１００に静電容量を付加することはまた、ＣＲＡＭを含むＩＣ上でＣＲＡＭによって占められる面積の増加を含まない。ゲート２２０ｂは、ＣＲＡＭ１００において、ＣＲＡＭ自体がさらに大きくなることなく、その拡大を許可することができる位置において、拡大される。例えば、垂直方向および水平方向の両方において、コンタクト２１０ａ〜２１０ｊの間隔は、本発明の付加の後と本発明の付加の前とでは、同じであるか、実質的に同じである。
【００１８】
ＷおよびＬ（図３）は広範な値を有し得るが、Ｗは、好適には少なくとも約２ｗ、より好適には、少なくとも約３ｗである。Ｌは、好適には少なくとも約ｗ、より好適には、少なくとも約２ｗである。
【００１９】
ＳＥＵに対する抵抗力を増加するための他の方法は、所望の場合、上述のものと共に用いられ得る。これらの方法のうちの一つは、折り返されたゲートを用いることである。折り返されたゲートの例は図３に示され、ここで、ゲート構造２２０ｂはコンタクト２１０ｂを囲んで折り返され、ゲート構造２２０ｃはコンタクト２１０ｄを囲んで折り返される。これらの折り返されたゲートは、標準のゲートと比較して、減少された収集面積となる。例えば、折り返されたゲートは、約４０パーセント、収集面積を減少させることができる。ＳＥＵがゲートに与える影響の確率も、これに対応して減少する。
【００２０】
前述の内容が本発明の原理を例示的に示すのみであることは理解され、様々な修正が、本発明の範囲および趣旨から逸脱することなく当業者によってなされ得ることもまた理解される。例えば、図３において示されるコンタクト２１０およびゲート２２０の配置は、そのような構成要素の可能な配置のうちの一つの例にすぎない。当業者にとっては、他の配置もまた、通常的な変更の問題として、生じる。同様に、ゲート２２０ｂの拡大された部分（Ｌ×Ｗ）の他の位置取りおよび／または配置もまた、当業者にとっては通常的な所定の変更の問題として、生じる。本発明はまた、ＳＯＩ（シリコン・オン・インシュレータ）デバイスにおいても用いられ得る。同様に、本発明は主としてＣＲＡＭセルへの用途の関連の中で記載されているが、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能であることは理解される。
【図面の簡単な説明】
【００２１】
【図１】図１は、従来のスタティックランダムアクセスメモリ（「ＳＲＡＭ」）セルの簡略化された略図である。
【図２】図２は、本発明に従って構築され得るコンフィギュレーション・ランダムアクセスメモリ（「ＣＲＡＭ」）の例示的な実施形態の、簡略化された略図である。
【図３】図３は、本発明に従った図２の回路網の、例示的な集積回路（「ＩＣ」）のインプリメンテーションの所定の層の、簡略化された平面図である。
【図４】図４は、図３における線４−４に沿った簡略化された断面図である。
【図５】図５は、簡略化された形で示された一部の追加的な接続を有する、図３において示された要素の一部を再度示す。
【図１】
2008505501.tif 000004
【図２】
2008505501.tif 000005
【図３】
2008505501.tif 000006
【図４】
2008505501.tif 000007
【図５】
2008505501.tif 000008
【国際調査報告】
2008505501.tif 000009
2008505501.tif 000010
2008505501.tif 000011