(57)【要約】集積回路はメモリ（１０）を含む。メモリ（１０）は不揮発性メモリ・セルのアレイ（１２）を含む。アレイ（１２）の各メモリ・セル（１４）は、制御ゲートと、電荷格納領域と、ソースと、ドレインと、井戸端子と、深井戸端子とを備える複数の端子を含む。アレイ（１２）の消去動作に続いて、消去電圧がメモリ・セルの各々から放電される。放電速度制御回路（１１）がメモリ・セルの端子の放電を制御する。放電速度制御回路（１１）は例えば、不揮発性メモリ・セルのアレイ（１２）と電源端子との間に結合される複数の並列に接続されるトランジスタを含む。
2008541325.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは電荷格納領域と複数の端子とを有する、不揮発性メモリ・セルのアレイと、
消去されるメモリ・セルの前記複数の端子の一つ以上の放電速度を制御する放電速度制御回路であって、前記放電速度制御回路は前記複数の端子の前記一つ以上と電源端子との間に結合される複数の並列に接続されるトランジスタを備える、放電速度制御回路と
を備える集積回路。
【請求項２】
不揮発性メモリ・セルの前記アレイはフラッシュ・メモリ・セルのアレイを備える、請求項１に記載の集積回路。
【請求項３】
前記複数の並列に接続されるトランジスタの一つ以上のトランジスタが第１の所定時間通電して第１放電速度を提供し、前記複数の並列に接続されたトランジスタの一つ以上のトランジスタが第２の所定の時間通電して第１放電速度よりも速い第２放電速度を提供する、請求項１に記載の集積回路。
【請求項４】
前記複数の端子は制御ゲートとドレインとソースとを含む、請求項１に記載の集積回路。
【請求項５】
前記アレイの前記メモリセルの各々の前記ドレインは対応するビット線に結合され、且つ前記アレイの前記ソースの全てが一つに結合される、請求項１に記載の集積回路。
【請求項６】
前記複数の並列に接続されるトランジスタを比較的高い消去電圧による障害から保護するための高電圧保護回路を更に備える、請求項１に記載の集積回路。
【請求項７】
前記複数の並列に接続されるトランジスタの各トランジスタは第１電源端子に結合される第１電極と、制御信号を受信する制御電極と、第２電流電極とを有する、請求項１に記載の集積回路。
【請求項８】
前記複数の並列に接続されるトランジスタの各トランジスタの前記第２電流電極に結合される第１電流電極と、第１バイアス電圧を受信する制御電極と、第２電流電極とを有する第１トランジスタと、
前記第１トランジスタの前記第２電流電極にその両者が結合される前記第１電流電極と制御電極と、第２電流電極とを有する第２トランジスタと、
前記第２トランジスタの前記第２電流電極に結合される第１電流電極と、第２バイアス電圧を受信する制御電極と、第２電流電極とを有する第３トランジスタと、
前記第３トランジスタの前記第２電極にその両者が結合される第１電流電極と制御電極と、第２電源電圧端子に結合される第２電流電極とを有する第４トランジスタと
を更に備える、請求項７に記載の集積回路。
【請求項９】
前記第１、第２、第３、及び第４トランジスタは前記複数の並列に接続されるトランジスタのゲート酸化物よりも比較的厚いゲート酸化物を有する、請求項８に記載の集積回路。
【請求項１０】
前記電荷格納領域はフラッシュ・メモリ・セルの浮遊ゲートである、請求項１に記載の集積回路。
【請求項１１】
集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは、制御ゲートと、ソースと、ドレインと、第１井戸端子と、第２井戸端子とを有する不揮発性メモリ・セルのアレイと、
不揮発性メモリ・セルの前記アレイの消去動作の後に消去されるメモリ・セルの前記制御ゲートと、前記ソースと、前記ドレインと、前記第１井戸端子と、前記第２井戸端子とから消去電圧の放電を制御する放電速度制御回路であって、前記放電速度制御回路は不揮発性メモリ・セルの前記アレイと電源端子との間に結合される複数の並列に接続されるトランジスタを備える、放電速度制御回路と
を備える集積回路。
【請求項１２】
不揮発性メモリ・セルの前記アレイはフラッシュ・メモリ・セルを備える、請求項１１に記載の集積回路。
【請求項１３】
前記複数の並列に接続されるトランジスタの一つ以上のトランジスタが第１の所定の時間に通電して第１放電速度を提供し、且つ前記複数の並列に接続されるトランジスタの一つ以上のトランジスタが第２の所定の時間に通電して前記第１放電速度よりも速い第２放電速度を提供する、請求項１１に記載の集積回路。
【請求項１４】
前記アレイの各前記メモリ・セルの前記ドレインが対応するビット線に結合され、且つ前記アレイの前記ソースのすべてが一つに結合される、請求項１１に記載の集積回路。
【請求項１５】
比較的高い消去電圧による障害から前記複数の並列に接続されるトランジスタを保護する高電圧保護回路を更に備える、請求項１１に記載の集積回路。
【請求項１６】
前記複数の並列に接続されるトランジスタの各トランジスタは第１電源端子に結合される第１電流電極と、制御信号を受信する制御電極と、第２電流電極とを有する、請求項１１に記載の集積回路。
【請求項１７】
前記複数の並列に接続されるトランジスタの各トランジスタの前記第２電流電極に結合される第１電流電極と、第１バイアス電圧を受信する制御電極と、第２電流電極とを有する第１トランジスタと、
前記第１トランジスタの前記第２電極にその両者が結合される第１電流電極と制御電極と、第２電流電極とを有する第２トランジスタと、
前記第２トランジスタの前記第２電流電極に結合される第１電流電極と、第２バイアス電圧を受信する制御電極と、第２電流電極とを有する第３トランジスタと、
前記第３トランジスタの前記第２電流電極にその両者が結合される第１電流電極と制御電極と、第２電源端子に結合される第２電流電極とを有する第４トランジスタと、
を更に備える、請求項１６に記載の集積回路。
【請求項１８】
前記第１、第２、第３及び第４トランジスタは前記複数の並列に接続されるトランジスタのゲート酸化物よりも比較的厚いゲート酸化物を有する、請求項１７に記載の集積回路。
【請求項１９】
複数の端子を有する不揮発性メモリ・セルに印加される消去電圧の放電速度を制御するための方法であって、
前記複数の端子の一つ以上の端子間に結合される複数の並列に接続されたトランジスタを提供すること、
前記消去電圧を前記不揮発性メモリ・セルに印加することにより前記不揮発性メモリ・セルを消去すること、
第１時間に第１放電速度で前記複数の並列に接続されるトランジスタの一つ以上のトランジスタを介して消去電圧を放電すること、
第２時間に第２放電速度で前記複数の並列に接続されるトランジスタの一つ以上のトランジスタを介して消去電圧を放電することを備え、前記第２放電速度は前記第１放電速度よりも速く、且つ前記第２時間は前記第１時間に続く、
方法。
【請求項２０】
前記複数の端子は、制御ゲートと、浮遊ゲートと、ソースと、ドレインと、井戸領域とを含み、前記井戸領域は半導体基板内に存在する、請求項１９に記載に方法。
【請求項２１】
集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは電荷格納領域と、複数の端子とを有する不揮発性メモリ・セルのアレイと、
消去されるメモリ・セルの前記複数の端子の一つ以上の端子の放電速度を制御するための放電速度制御回路であって、
基準電流を提供する基準電流生成器と、
前記基準電流生成器に結合され、前記消去動作の後に前記複数の端子の第１の所定の端子を放電するための第１の所定の放電電流を提供するための第１電流ミラーと
を備える前記放電速度制御回路と
を備える集積回路。
【請求項２２】
前記放電速度制御回路は、前記複数の端子の一つ以上の端子間の静電結合による電圧オーバーシュートを低減するように決定された速度で全ての前記複数の端子を放電するためにのものである、請求項２１に記載の集積回路。
【請求項２３】
前記複数の端子は、制御ゲートと、ドレインと、ソースとを含む、請求項２２に記載の集積回路。
【請求項２４】
前記第１及び第２の所定の端子の両者は第１の所定の時間に第１速度で放電され、第２の所定の時間に第２速度で放電され、前記第２速度は前記第１速度よりも速い、請求項２１に記載の集積回路。
【請求項２５】
前記複数の端子の前記第１の所定の端子は、第１の所定の時間に第１速度で放電され、第２の所定の時間に第２速度で放電され、前記第２速度は前記第１速度よりも速い、請求項２１に記載の集積回路。
【請求項２６】
前記基準電流生成器に結合され、前記消去動作の後に前記複数の端子の第２の所定の端子を放電するための第２の所定の放電電流を提供する第２電流ミラーを更に備える、請求項２１に記載の集積回路。
【請求項２７】
前記第２電流ミラーは、
前記基準電流生成器にその両者が結合される第１電流電極と制御電極と、第１電源端子に結合される第２電流電極とを有する第１トランジスタと、
メモリ・セルの前記アレイの各々の前記井戸端子に選択的に結合可能な第１電流電極と、前記基準電流生成器に結合される制御電極と、前記第１電源端子に結合される第２電流電極とを有する第２トランジスタと
を備える、請求項２６に記載の集積回路。
【請求項２８】
前記第１電流ミラーは、
前記基準電流生成器にその両者が結合される第１電流電極と制御電極と、メモリ・セルの前記アレイの各メモリ・セルの前記ソースとドレインとに選択的に結合される第２電流電極とを有する第３トランジスタと、
メモリ・セルの前記アレイの各メモリ・セルのソースに結合される第１電流電極と、前記基準電流生成器に結合される制御電極と、メモリ・セルの前記アレイの各メモリ・セルの前記制御ゲートに選択的に結合される第２電流電極とを有する第４トランジスタと
を備える、請求項２１に記載の集積回路。
【請求項２９】
第３電流ミラーを更に備え、前記所定の端子から電源端子への電荷を再利用するために、前記第３電流ミラーは前記第２の所定の放電電流を受信する入力を有し、前記第３電流ミラーは前記アレイの各メモリ・セルの所定の端子から放電経路を提供する、請求項２１に記載の集積回路。
【請求項３０】
前記放電速度制御回路は前記第１及び第２電流ミラーに結合される第２基準電流生成器を更に備える、請求項２１に記載の集積回路。
【請求項３１】
前記アレイの各前記メモリ・セルの前記ドレインは対応するビット線に結合され、前記アレイのすべての前記ソースは一つに結合される、請求項２１に記載の集積回路。
【請求項３２】
前記電荷格納領域はフラッシュ・メモリ・セルの浮遊ゲートである、請求項２１に記載の集積回路。
【請求項３３】
集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは制御ゲートと、ソースと、ドレインと、井戸端子とを有する不揮発性メモリ・セルのアレイと、
基準電流を生成する基準電流生成器と、
前記基準電流生成器に結合される第１電流ミラーであって、前記アレイの消去動作の後に不揮発性メモリの前記アレイの各メモリ・セルの前記制御ゲートを放電するための第１の所定の放電電流を提供する第１電流ミラーと、
前記基準電流生成器に結合される第２電流ミラーであって、前記アレイの前記消去動作の後に不揮発性メモリ・セルの各メモリ・セルの井戸端子を放電するための第２の所定の放電電流を提供する第２電流ミラーと
を備える集積回路。
【請求項３４】
正電圧を各メモリ・セルの前記井戸端子に印加し、負電圧を各メモリ・セルの前記制御ゲートに印加することによって前記アレイが消去される、請求項３３に記載の集積回路。
【請求項３５】
前記アレイは複数のフラッシュ・メモリ・セルを備える、請求項３３に記載の集積回路。
【請求項３６】
一つ以上のメモリ・セル端子間の静電結合によって引き起こされる放電電圧オーバーシュートが最小化される速度で、前記制御ゲートと、前記ドレインと、前記ソースと、前記井戸端子とがすべて放電される、請求項３３に記載の集積回路。
【請求項３７】
前記制御ゲートは第１の所定の時間に第１速度で放電され、第２の所定の時間に第２速度で放電され、前記第２速度は前記第１速度よりも速い、請求項３３に記載の集積回路。
【請求項３８】
前記制御ゲートと前記井戸端子との両者は第１の所定の時間に第１速度で放電され、第２の所定の時間に第２速度で放電され、前記第２速度は前記第１速度よりも速い、請求項３３に記載の集積回路。
【請求項３９】
各前記メモリ・セルは前記第２電流ミラーに結合される深井戸端子を更に備え、前記深井戸端子は前記消去動作の後に第２放電電流によって放電される、請求項３３に記載の集積回路。
【請求項４０】
集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは、制御ゲートと、ソースと、ドレインと、第１井戸端子と、第２井戸端子とを有する不揮発性メモリ・セルのアレイと、
不揮発性メモリ・セルの前記アレイの消去動作の後に消去されるメモリ・セルの、前記制御ゲートと、前記ソースと、前記ドレインと、前記第１井戸端子と、前記第２井戸端子とから消去電圧の放電を制御する放電速度制御回路と
を備える集積回路。
【請求項４１】
前記放電速度制御回路は、
基準電流を提供するための基準電流生成器と、
前記基準電流に応答して複数の放電電流を提供するための複数の電流ミラーであって、複数の所定の速度で前記消去電圧を放電するための前記複数の電流ミラーと
を備える、請求項４０の集積回路。
【請求項４２】
前記消去電圧の放電速度は、前記制御ゲートと、前記ソースと、前記ドレインと、前記第１井戸端子と、前記第２井戸端子とのうちの一つ以上の間の静電結合による電圧オーバーシュートを減少するように決定される、請求項４０の集積回路。
【請求項４３】
不揮発性メモリ・セルの前記アレイはフラッシュ・メモリ・セルのアレイを備える、請求項４０の集積回路。
【請求項４４】
前記制御ゲートは第１の所定の時間に第１速度で放電され、第２の所定の時間に第２速度で放電され、前記第２速度は前記第１速度よりも速い、請求項４０の集積回路。
【請求項４５】
前記制御ゲートと前記第１井戸端子との両者は第１の所定の時間に第１速度で放電され、第２の所定の時間に第２速度で放電され、前記第２速度は前記第１速度よりも速い、請求項４０の集積回路。
【請求項４６】
不揮発性メモリ・セルに印加される消去電圧の放電速度を制御するための方法であって、前記不揮発性メモリ・セルは複数の端子を有し、
基準電流を提供すること、
前記基準電流をミラーリングして第１の所定の時間に第１放電速度で前記複数の端子の第１端子を放電するために第１のミラーリングされた電流を提供すること、
前記基準電流をミラーリングして第２の所定の時間に第２放電速度で前記複数の端子の第２端子を放電するために第２のミラーリングされた電流を提供すること、
を備える方法。
【請求項４７】
前記複数の端子は制御ゲートと、浮遊ゲートと、ソースと、ドレインと、井戸領域とを含み、前記井戸領域は半導体基板内に存在する、請求項４６に記載の方法。
【請求項４８】
前記第１放電速度は前記第２放電速度に近似的に等しく、且つ前記第１の所定の時間は前記第２の所定の時間に近似的に等しい、請求項４６に記載の方法。
【請求項４９】
第３の所定の時間に第３放電速度で前記第１端子を放電すること、
第４の所定の時間に第４放電速度で前記第２端子を放電すること、
を更に備える、請求項４６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路に関し、より詳細には電圧消去の放電速度制御を備える不揮発性メモリを有する集積回路に関する。
【背景技術】
【０００２】
消去可能及び書き込み可能な読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能及び書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、ブロック消去可能な（「フラッシュ」）ＥＥＰＲＯＭ、及び一回書き込み可能な読み出し専用メモリ（ＯＴＰＲＯＭ）のような浮遊ゲート不揮発性メモリは、自動制御、テープが無い応答装置のような民生品等の数多くの電子装置に応用される。浮遊ゲート・メモリでは、各メモリ・セルの状態は浮遊ゲートに格納される電荷の量により定まる。浮遊ゲートはトンネル酸化物によって下にあるチャンネルから分離される。典型的には、浮遊ゲート・トランジスタは、ファウラー−ノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象及びホット・キャリア注入として公知の工程によって書き込まれ且つ消去される。フラッシュメモリを消去するためのファウラー−ノードハイムトンネル現象を利用する一工程は、「チャンネル消去」と呼ばれる。
【０００３】
「３重井戸（ｔｒｉｐｌｅ  ｗｅｌｌ）」工程を利用して製造される典型的なフラッシュ・メモリ・セルは、５つの端子（制御ゲート、ソース、ドレイン、Ｐ型井戸（Ｐ−ｗｅｌｌ）端子、及び深Ｎ型井戸（ｄｅｅｐ  Ｐ−ｗｅｌｌ）端子）を有し、書き込み及び消去動作のために適切にバイアスされなければならない。フラッシュ・メモリ・セルのアレイはＰ型井戸で形成される。Ｐ型井戸は深Ｎ型井戸の中に分離された状態で存在する。フラッシュ・メモリ・アレイのメモリ・セルでチャンネル消去動作を実行するための一技術は、例えば約−９ボルトの比較的高い負電圧を制御ゲートに印加し、例えば約＋９ボルトの比較的高い正電圧をＰ型井戸及び深Ｎ型井戸に印加することを含む。メモリ・セルのドレイン及びソースは「浮遊」すること、すなわちドレイン及びソースがポテンシャル源に直接結合されないことが許される。しかし、ドレイン／ソースとＰ型井戸との間に形成されるダイオードのように浮遊ゲートの周りの５つの端子間の静電結合のために、ドレイン及びソースはＰ型井戸／深Ｎ型井戸電圧未満のダイオード降下（ｄｉｏｄｅ  ｄｒｏｐ）よりも低くない浮遊があってもよい。
【０００４】
消去動作の終わりに５つの端子の電圧が放電される。端子があまりに早く放電できる場合、制御ゲートの比較的高い負電圧の放電による影響により、静電結合のためドレイン、ソース及びＰ型井戸のポテンシャルに１０ボルトを超えるピークが形成される。１０ボルトを超える高電圧を印加することにより、メモリ・セルのノードに接続される高電圧トランジスタのゲート酸化物の破壊、メモリ・セルのノードに接続されるトランジスタのドレイン・ソース・パンチ・スルー現象、又は他の形態の高電圧障害が生じるかもしれず、従って、フラッシュ・メモリの寿命を縮める。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、高電圧トランジスタを信頼性限界を超える高電圧にさらされることを防止する方法及びそのような方法を利用する不揮発性メモリが望まれる。この技術を利用するそのような方法及び不揮発性メモリが本発明で提供される。本発明の特徴及び利点は、添付した図面と共に以下の詳細な記載により、より明白に理解されるであろう。
【課題を解決するための手段】
【０００６】
一般に、本発明はメモリを有する集積回路を提供する。メモリは不揮発性メモリ・セルのアレイを含む。アレイの各メモリ・セルは、制御ゲートと、電荷格納領域と、ソースと、ドレインと、井戸端子と、深井戸端子とを備える複数の端子を含む。アレイの消去動作に次いで、消去電圧はメモリ・セルの各々から放電される。放電速度制御回路が消去されるメモリセルの端子の放電を制御する。消去電圧は、メモリ・セルの端子の一つからメモリ・セルの他の端子への静電結合が電圧オーバーシュートを本質的にゼロにするか又は最少化する速度で放電される。所定の時間が経過した後に、消去電圧はメモリ・セルの任意の端子に接続されるデバイスが安全であるレベルまで放電される。一実施形態では、メモリ・セルの全５つの端子が同時に回復又は放電される。他の実施形態では、全５つに満たない端子が同時に放電される。同様に他の実施形態では、ソース及びドレインにある正電圧にして負電圧を回復する放電回路が望まれる。これにより、他の正電源からの電荷を利用する必要が無くなる。
【０００７】
一実施形態において放電速度制御回路は、基準電流を提供するための基準電流生成器と基準電流生成器に接続されて、制御ゲートとドレインとソースとを放電するための第一の所定の放電電流を提供する第一電流ミラーと基準電流生成器に接続されて、消去動作の後に井戸端子を放電するための第二の所定の放電電流を提供する第二電流ミラーとを含む。他の実施形態では、放電速度制御回路は不揮発性メモリのアレイと電源端子との間に接続される複数の並列トランジスタを含む。放電速度は並列トランジスタのどれを通電させるかを選択することにより制御される。
【０００８】
図示される実施形態に従う放電速度制御回路を利用する放電速度の制御は、メモリ・セルに接続されるトランジスタをトランジスタの信頼性限界を超える高電圧にさらされることによる障害から保護する。
【発明を実施するための最良の形態】
【０００９】
図１は本発明に従う不揮発性メモリ１０の一部を概略図の形で示したものである。不揮発性メモリ１０は集積回路に実施され、ワード線とビット線との交点に結合される不揮発性メモリ・セルのアレイ１２を含む。アレイ１２は、ＷＬ［０］，ＷＬ［１］及びＷＬ［Ｎ］とラベル付けされたＮ本のワード線を含む。ここでＮは整数である。アレイ１２は、ＢＬ［０］，ＢＬ［１］及びＢＬ［Ｍ］とラベル付けされたＭ本のビット線を含む。ここでＭは整数である。不揮発性メモリ・セル１４はアレイのメモリ・セルを表し、ワード線ＷＬ［０］に結合される制御ゲートと、ビット線ＢＬ［Ｍ］に結合されるドレインと、浮遊ゲートと、「ＰＷ」とラベル付けされるＰ型井戸端子と、「ＮＷ」とラベル付けされる深Ｎ型井戸端子とを含む。井戸端子ＰＷは、集積回路が実施される半導体基板のＰ井戸領域に結合される。アレイの全メモリ・セルのソース端子は一つに結合され、「ＣＳ」とラベル付けされる。図示される実施形態では、アレイ１２はフラッシュメモリであり、従来の３重井戸工程を利用して製造され、且つアレイを分離するために深Ｎ井戸を含む。深Ｎ井戸は半導体基板内でＰ井戸を囲む。別の実施形態では、アレイ１２は深Ｎ井戸を含まない、異なる処理を利用して製造される。また別の実施形態では、井戸の導電型が異なる。加えて、図示される実施形態のアレイ１２は浮遊ゲート・トランジスタを含む。別の実施形態では、アレイ１２は、電荷格納層が例えば、窒化物、ナノ結晶、又は窒化物とナノ結晶の組み合わせを含む、例えばＳＯＮＯＳ構造のような別の不揮発性メモリ・セルの型を含む。加えて、不揮発性メモリ１０は独立したメモリとして集積回路で実施されるか、又は例えばマイクロプロセッサ、又は中央処理ユニット（ＣＰＵ）及び一つ以上の周辺回路を有するマイクロコントローラのような他の回路と共に実施される。
【００１０】
行復号器１３はアレイ１２の全ワード線に結合される。行復号器１３は従来の復号器であり、且つアクセス動作の型に依存し、受信する行アドレスに応じて一つ以上のワード線を選択するためのものである。書き込み選択トランジスタが各ビット線に結合され、ＰＳＥＬ［０］、ＰＳＥＬ［１］及びＰＳＥＬ［Ｍ］とラベル付けされる復号化された書き込み選択信号の一つを受信する。例えば、書き込み選択トランジスタ１６は、ビット線ＢＬ［０］に結合されるドレインと、書き込み選択信号ＰＳＥＬ［０］を受信するように結合されるゲートと、Ｎチャンネル・トランジスタ１８のドレインに結合されるソースとを有する。Ｎチャンネル・トランジスタ１６及び１８は書き込み及び消去動作の間比較的高い電圧にさらされるので、図１において厚めに描かれることによって示される高電圧ＣＭＯＳ（相補型金属酸化物半導体）工程を利用して具体化される。高い書き込み及び消去電圧にさらされないトランジスタは、薄めのゲート酸化物で具体化される。トランジスタ１８は書き込み選択トランジスタとＮチャンネル列選択トランジスタ２０との間に結合され、列選択トランジスタ２０を比較的高い書き込み及び消去電圧から分離するためのものである。トランジスタ１８は読み出し動作の間は常に動作可能であり、書き込み及び消去動作の間は比較的薄い酸化物トランジスタ用の高電圧分離デバイスとして動作する。トランジスタ１８は他の実施形態では不必要である。トランジスタ２０のような列選択トランジスタの各々は、列選択信号ＣＳＥＬ［０］、ＣＳＥＬ［１］及びＣＳＥＬ［Ｍ］のうちのアサートされる一つに応答して対応するビット線をデータ線に結合するためのものである。図示される実施形態では、（図示されない）検出増幅器がデータ線に結合され、所定の数のビット線間で共有される。検出増幅器はビット線を流れる比較的小さな電流を検出し且つ増幅するためのものである。
【００１１】
放電速度制御回路１１は、消去動作の後に不揮発性メモリ・セルの端子の電圧を放電するために提供される。放電速度制御回路１１は、負のブロック・スイッチ１７を介して行復号器１３に結合されるＶＮＥＧとラベル付けされる第一導体と、Ｎチャンネル・トランジスタ１９を介して書き込み選択トランジスタのソース端子に結合されるＶＲとラベル付けされる第二導体とを有する。Ｎチャンネル・トランジスタは「ドレイン経路イネーブル」とラベル付けされる信号で活性化される。負のブロック・スイッチ１７は「ブロック・スイッチ２」とラベル付けされるイネーブル信号を受信する。「ソース経路イネーブル」とラベル付けされる信号がアサートされるときに、第二導体はＮチャンネル・トランジスタ２６を介してアレイ１２の共通のソースＣＳにも結合される。加えて、放電速度制御回路１１は、Ｐチャンネル・トランジスタ２２及び２４を介してＰ型井戸端子と深Ｎ型井戸端子とに結合されるＶＰＯＰとラベル付けされる第三導体を含む。Ｐチャンネル・トランジスタ２２及び２４はアサートされる「ブロック・スイッチ１」とラベル付けされる信号に応答する。図示されたトランジスタの導電型は本発明を記載する目的にとっては重要ではなく、他の実施形態では異なっていてもよいことに留意されたい。また、トランジスタ２２及び２４は別の実施形態では個別に制御される。
【００１２】
メモリ・アレイ１２はチャンネル消去動作を利用して消去される。例えば、約−９ボルトの比較的高い負電圧がアレイの各メモリ・セルの制御ゲートに印加され、例えば、約＋９ボルトの比較的高い正電圧がＰ型井戸及び深Ｎ型井戸に印加される。ドレインとソースとは、Ｐ型井戸未満のダイオード降下を下回らずに「浮遊」することが可能である。すなわち、ドレインとソースとはポテンシャル源に直接結合されない。しかし、浮遊ゲートの周りの５つの端子間の静電結合と、Ｐ型井戸から接合点を介したドレインとソースとへの充電とによって、ドレイン及びソースはＰ型井戸／深Ｎ型井戸電圧未満のダイオード降下において浮遊する。これらの電圧は所定の時間、アレイ１２に印加される。他の実施形態では、消去電圧は異なるものであり、且つ利用される消去機構に依存してメモリ・セルの異なる端子に印加される。
【００１３】
消去動作の後、メモリ・アレイ１２から消去電圧を放電する必要がある。メモリ・セルのノードに接続されるトランジスタへの高電圧障害を防止するために、放電速度制御回路１１はゲートの高い（又は低い）負の消去電圧と、井戸とドレインとソースとの高い正の消去電圧とを５端子いずれかで他の５端子のいずれかから１０Ｖを超える高い結合電圧を抑制する速度で放電させる。図示される実施形態ではアレイ１２はフラッシュ・メモリなので、アレイ１２の全トランジスタは同時に消去される。同様にして、消去電圧は全トランジスタから同時に放電される。一実施形態では、アレイ１２はメモリ・アレイ全体を表す。他の実施形態では、アレイ１２は不揮発性メモリ・アレイの２つ以上のブロック又はセクタの一つのみを表す。放電速度制御回路１１の様々な実施形態の動作は以下により詳細に記載される。
【００１４】
図２は、図１のメモリ用の放電速度制御回路７０の第１実施形態を概略図の形で図示している。放電速度制御回路７０は図１の放電速度制御回路１１の役割を果たす。図面全体で、同じ参照番号は同じ又は類似の構成要素に使用されることに留意されたい。放電速度制御回路７０は、電流源３４と、電流ミラー３６，３９及び４６と、保護回路５４と、Ｐチャンネル・トランジスタ３２と、Ｎチャンネル・トランジスタ４２及び５２とを含む。電流ミラー３６はＮチャンネル・トランジスタ３８及び４４を含む。電流ミラー３９はＮチャンネル・トランジスタ３８及び４０を含む。電流ミラー４６はＰチャンネル・トランジスタ４８及び５０を含む。保護回路５４はＰチャンネル・トランジスタ５６とＮチャンネル・トランジスタ５８及び６０とを含む。Ｎチャンネル・トランジスタ４２及び５２とＰチャンネル・トランジスタ３２とはスイッチとして機能する。
【００１５】
電流源３４はＶＦＬとラベル付けされる電源端子に結合される第一端子と、「ＩＲＥＦ」とラベル付けされる基準電流を提供するための第二端子とを有する。Ｐチャンネル・トランジスタ３２は電流源３４の第二端子に結合されるソースと、「ＶＳＷ１」とラベル付けされる制御信号を受信するように結合されるゲートと、ドレインとを有する。図示された実施形態では、電流源３４はシリコンのバンドギャップ電圧に基づいて生成される。他の実施形態では、電流源３４は異なる方法で生成される。Ｎチャンネル・トランジスタ３８はトランジスタ３２のドレインにその両者が結合されるゲートとドレインと、「ＶＳＳ」とラベル付けされる電源端子に結合されるソースとを有する。Ｎチャンネル・トランジスタ４０はドレインと、トランジスタ３２のドレインに結合されるゲートと、ＶＳＳに結合されるソースとを有する。Ｎチャンネル・トランジスタ４２は「ＶＰＯＳ」とラベル付けされる、昇圧された正電圧端子に結合されるドレインと、「ＶＳＷ」とラベル付けされる制御信号を受信するためのゲートと、ソースとを有する。Ｎチャンネル・トランジスタ４４はトランジスタ４２のソースに結合されるドレインと、トランジスタ３２のドレインに結合されるゲートと、ＶＳＳに結合されるソースとを有する。Ｐチャンネル・トランジスタ４８は「ＶＲ」とラベル付けされる電源電圧端子に結合されるソースと、Ｎチャンネル・トランジスタ４０のドレインに結合されるゲートとドレインとを有する。Ｐチャンネル・トランジスタ５０はＶＲに結合されるソースと、Ｎチャンネル・トランジスタ４０のドレインに結合されるゲートと、ソースとを有する。Ｎチャンネル・トランジスタ５２はＶＲに結合されるドレインと、「ＶＳＷ２」とラベル付けされる制御信号を受信するためのゲートと、Ｐチャンネル・トランジスタ５０のドレインに結合されるソースとを有する。Ｐチャンネル・トランジスタ５６はＰチャンネル・トランジスタ５０のドレインに結合されるソースと、ＶＳＳに結合されるゲートと、ドレインとを有する。Ｎチャンネル・トランジスタ５８と６０とはダイオード接続され、トランジスタ５６のドレインと「ＶＮＥＧ」とラベル付けされる昇圧された負電圧端子との間に直列に接続される。
【００１６】
ＶＮＥＧに提供される昇圧された負電圧は書き込み及び消去動作に利用され、充電ポンプ（図示せず）によって提供されるか、又は他の実施形態ではメモリ１０の外部の電源によって提供される。同様にして、ＶＰＯＳに供給される昇圧された正の電圧は、書き込み及び消去動作に利用され、他の充電ポンプ（図示されない）によって提供されるか、又は他の実施形態ではメモリ１０の外部の電源によって提供される。Ｎチャンネル・トランジスタ４２が消去動作で利用される昇圧された正の電圧にさらされるので、図２のより厚いゲートによって示されるように、Ｎチャンネル・トランジスタ４２は高電圧トランジスタである。保護回路５３は電流ミラー４６のトランジスタをＶＮＥＧから受信される昇圧された負の消去電圧から保護するように機能する。従って、トランジスタ５６，５８及び６０も高電圧トランジスタである。
【００１７】
上記のように、放電速度制御回路７０は消去動作後にアレイ１２のメモリ・セルの電圧の放電を制御するために利用される。例えば消去動作中に、正の９ＶがＶＰＯＳを介してアレイ１２の各メモリ・セルのＰ型井戸に印加される。正の９Ｖはトランジスタ４２と４４とを介してＶＳＳに放電される。同様にして消去動作中に、負の９ＶがＶＮＥＧを介して各メモリ・セルの制御ゲートに印加される。負の９Ｖは保護回路５４とトランジスタ５０及び５２とを介してＶＲに放電される。メモリ・セルの各端子の放電速度は既知の基準に対するミラー速度に基づいて決定される。図２では基準電流は、ＩＲＥＦであり、電流源３４によって電流ミラー３６及び３９のトランジスタ３８に提供される。電流ミラー３６及び３９では、トランジスタ３８を介する電流はＩＲＥＦによって決定される。トランジスタ４０を介する電流は、図２に図示されるように因子「Ｋ」を利用することにより、トランジスタ３８のＷ１／Ｌ比に対してゲート幅（Ｗ）対ゲート長（Ｌ）比を調整することによって決定される。同様にしてトランジスタ４４を介する放電電流は、因子「Ｊ」とＷ１／Ｌとの積であるゲート幅対ゲート長比によって決定される。因子Ｋ及びＪは静電負荷によって一般に決定され、いくつかの実施形態では実質的に同じである。また、トランジスタ５０を介する電流は「Ｘ」とＷ２／Ｌとの積である。但し、Ｗ２はトランジスタ４８のゲート幅であり、Ｌはトランジスタ４８のゲート長である。トランジスタ４８を介する電流はトランジスタ４０を介する電流によって決定される。図示される実施形態では、ゲート長Ｌがすべてのトランジスタで同じことに留意されたい。しかし他の実施形態では、ゲート長Ｌは様々なトランジスタで異なる。
【００１８】
動作においては、制御信号ＶＳＷ１が論理低電圧ＶＳＳとしてアサートされたときに、放電速度制御回路７０は活性化される。ＶＳＷ１のアサートと同時又はアサートに次いで、制御信号ＶＳＷが論理高ＶＦＬとしてトランジスタ４２のゲートにアサートされる。トランジスタ４２は、トランジスタ４４を比較的高い消去電圧から保護し、更にトランジスタ３８を介する電流の正確なミラーリングのためにトランジスタ４４のドレイン・ソース電圧を制限する目的で提供される。トランジスタ４２は、いくつかの実施形態では必要ない。トランジスタ３８を介する電流はトランジスタ４０及び４４によってミラーリングされる。トランジスタ４８を介する電流はトランジスタ５０によってミラーリングされる。次にＶＮＥＧの電圧はＶＲに放電され、ＶＰＯＳの電圧はＶＳＳに放電される。因子Ｊ、Ｋ及びＸは、メモリ・セルの一端子からメモリ・セルの他の端子への静電結合が電圧オーバーシュートに対して本質的に消去されるか又は最少化される速度でメモリ・セル消去電圧が放電し始めるように選択される。所定の時間が経過した後に、消去電圧はメモリ・セルの任意の端子に接続されるデバイスが安全であるレベルまで放電される。後に、制御信号ＶＳＷ２が論理高電圧ＶＦＬとしてアサートされてトランジスタ５２を通電し、その結果ＶＧＥＮ及びＶＲを急速に放電するための他の電流経路を提供する。
【００１９】
放電速度制御回路７０はメモリ・セルの全端子を、同時に通過し且つ工程、温度及び電源による変化が非常に小さくなる速度で放電する。また、放電速度制御回路７０はＶＲに対するＶＧＥＮの２つの回復又は放電速度を提供する。それらは、最初の比較的ゆっくりとした安全な電圧までの回復と、次に回復時間を短縮するための高速な回復とである。図示された実施形態は電圧信頼性限界近くで動作するメモリに対して特に有用である。
【００２０】
図３は、本発明の第２実施形態に従う放電速度制御回路３０を概略図の形で図示している。放電速度制御回路３０は図１の放電速度制御回路１１の役割を果たす。放電速度制御回路３０がトランジスタ５２を有さないという点で、放電速度制御回路３０は放電速度制御回路７０と異なる。回路３０では、放電速度は初速度を保つ。しかし、比因子Ｊ，Ｋ及びＸを注意深く決定すると、酸化物破壊（ｏｘｉｄｅ  ｂｒｅａｋｄｏｗｎ）、ゲート注入接合破壊（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｊｕｎｃｔｉｏｎ  ｂｒｅａｋｄｏｗｎ）、ドレイン−ソース・パンチ・スルーのようなデバイス・パラメータに比較的大きな余裕がある実施形態では、特に放電速度は比較的早い。
【００２１】
図４は、本発明の第３実施形態に従う放電速度制御回路８０を概略図の形で図示している。放電速度制御回路８０は図１のメモリの放電速度制御回路１１を置換する。放電速度制御回路８０がメモリ・セルの端子から消去電圧を放電するための異なる速度を提供するための電流ミラー３６及び３９に選択的に結合される複数の電流源を含むという点で、放電速度制御回路８０は放電速度制御回路３０とは異なる。図４はＰチャンネル・トランジスタ６２及び６４を介して電流ミラー３６及び３９に各々結合される２つの更なる電流源６６及び６８を示す。Ｐチャンネル・トランジスタ６２は、制御信号ＶＳＷ３が論理低電圧としてアサートされるときに通電する。Ｐチャンネル・トランジスタ６４は、制御信号ＶＳＷ２が論理低電圧としてアサートされるときに通電する。制御信号ＶＳＷ３がアサートされるとき、電流源６６は電流ＩＲＥＦ１を電流ミラー３６及び３９に提供する。同様にして制御信号ＶＳＷ２がアサートされるとき、電流源６８は電流ＩＲＥＦ２を電流ミラー３６及び３９に提供する。電流ＩＲＥＦ１及びＩＲＥＦ２は所望の放電速度に応じてＩＲＥＦと同じでも異なっていてもよい。他の実施形態では、３を超える又は３未満の電流源が存在してもよいことに留意されたい。電流源の各々は個別に制御スイッチに結合される。図示される実施形態では、消去電圧は、ＶＳＷ１のみを所定の時間アサートすることにより低速で最初に放電される。所定の時間が経過した後、制御信号ＶＳＷ２がアサートされて電流ＩＲＥＦ１がＩＲＥＦに加えられ、メモリ・セルを第二のより速い速度で放電する。最後に、制御信号ＶＳＷ３がアサートされて電流ＩＲＥＦ２がＩＲＥＦとＩＲＥＦ１とに加えられ、メモリ・セルのノードを第三の速度で放電する。電流源３４のように、電流源６６及び６８はバンドギャップ生成される。しかし他の実施形態では、電流源６６及び６８は他の方法で生成される。
【００２２】
図５は、本発明の第４実施形態に従う放電速度制御回路９０を概略図の形で図示している。放電速度制御回路９０は図１のメモリの放電速度制御回路１１を置換する。放電速度制御回路９０がＮチャンネル・トランジスタ４４のドレインに結合される電流ミラー９２を含むという点で、放電速度制御回路９０は放電速度制御回路３０と異なる。電流ミラー９２はＰチャンネル・トランジスタ９４及び９６とＮチャンネル・トランジスタ１００とを含む。トランジスタ９８及び１００は電流をトランジスタ９４及び９６が流すことを可能となるように機能する。トランジスタ９８の電圧はＶＰＯＰからＶＦＬへの電流を無効にするために十分な高さでなければならない。この実施形態では、トランジスタ９８は厚い酸化物トランジスタであり、大ゲート電流に耐えるのに役立つ。Ｎチャンネル・トランジスタ１００はＮチャンネル・トランジスタ４４のドレインに結合されるソースと、制御信号ＶＳＷ３を受信するためのゲートと、ドレインとを有する。Ｐチャンネル・トランジスタ９６はＶＰＯＳに結合されるソースと、トランジスタ１００のドレインに結合されるゲートとドレインとを含む。Ｐチャンネル・トランジスタ９４はＶＰＯＳに結合されるソースと、トランジスタ１００のドレインに結合されるゲートと、ドレインとを有する。Ｐチャンネル・トランジスタ９８はトランジスタ９４のドレインに結合されるソースと、制御信号ＶＳＷ２を受信するためのゲートと、ＶＦＬに結合されるドレインとを有する。トランジスタ９４の幅／長比はトランジスタ９６の幅／長比（Ｗ３／Ｌ）と因子「Ｙ」だけ異なる。
【００２３】
電流ミラー９２が図５で利用されて、放電される消去電圧のいくらかを流用してＶＰＯＳからＶＦＬへ電荷のいくらかを「再利用」し、メモリ１０を有するデバイスの電力消費を低減する。消去動作の後にＶＰＯＳを放電するために、制御信号ＶＳＷ２及びＶＳＷ３がアサートされてトランジスタ９８及び１００を通電する。放電電流のいくらかがＶＳＳにトランジスタ９６，１００及び４４を介して提供され、放電電流のいくらかがＶＦＬにトランジスタ９４及び９８を介して提供される。ＶＦＬに提供されるＶＰＯＳからの電流の大きさは、図５に図示されるように、少なくとも部分的にはトランジスタ９４及び９６の幅／長比によって決定される。
【００２４】
図６は、本発明の第５実施形態に従う放電速度制御回路１１０を概略図の形で図示している。放電速度制御回路１１０は図１のメモリの放電速度制御回路１１の別の実施形態である。放電速度制御回路１１０は、複数の並列に接続されるＮチャンネル・トランジスタ１１２と保護回路１１４とを含む。複数のトランジスタ１１２はトランジスタ１１６，１１８，１２０及び１２２を含む。保護回路１１４はＰチャンネル・トランジスタ１２４と、ダイオード接続されるＮチャンネル・トランジスタ１２６及び１３０と、Ｎチャンネル・トランジスタ１２８とを含む。複数のトランジスタ１１２の各々は電源電圧端子ＶＲに接続される電流電極（ドレイン）と、制御信号ＶＳＷ１，ＶＳＷ２，ＶＳＷ３及びＶＳＷ４を受信するための制御電極（ゲート）と、「Ｎ１」とラベル付けされるノードに接続される電流電極（ソース）とを有する。
【００２５】
保護回路１１４では、Ｐチャンネル・トランジスタ１２４はノードＮ１に接続されるソースと、電源電圧端子ＶＳＳに接続されるゲートと、ドレインとを有する。Ｎチャンネル・トランジスタ１２６はトランジスタ１２４のドレインに接続されるゲートとドレインと、他にソースとを有する。Ｎチャンネル・トランジスタ１２８はトランジスタ１２６のソースに接続されるドレインと、「ＶＴＮ」とラベル付けされるバイアス電圧を受信するためのゲートと、ソースとを有する。Ｎチャンネル・トランジスタ１３０はトランジスタ１２８のソースに接続されるゲートとドレインと、ＶＧＥＮに接続されるソースとを有する。保護回路１１４は複数のトランジスタ１１２を昇圧された負の消去電圧ＶＧＥＮから保護するように機能する。従って、トランジスタ１２４，１２６，１２８及び１３０は、図６で比較的厚めのゲートによって示されるように高電圧トランジスタである。図２〜５に図示される実施形態とは異なり、放電速度制御回路１１０は電圧ＶＰＯＳ又はＶＦＬの利用を必要としないことに留意されたい。
【００２６】
動作では、放電速度制御回路１１０は消去電圧を図１のメモリ・セルの端子から複数のトランジスタ１１２の一つ以上を利用して制御信号ＶＳＷ１，ＶＳＷ２，ＶＳＷ３及びＶＳＷ４の一つ以上をアサートすることにより放電する。図６の一実施形態では、トランジスタ１１６，１１８，１２０及び１２２の各々が同じ長さ及び幅を有し、したがって実質的に同じ電流を提供する。この実施形態では、放電速度はトランジスタ１１６，１１８，１２０及び１２２のいくつが通電しているかによって決定される。一般に消去電圧は、制御信号ＶＳＷ１，ＶＳＷ２，ＶＳＷ３及びＶＳＷ４の一つ（例えば制御信号ＶＳＷ１）のみを最初にアサートすることにより、比較的低速で最初に放電されるべきである。所定の時間が経過した後、他の制御信号の一つ以上がＶＳＷ１に加えてアサートされて放電速度を所望分だけ増加させる。図示される実施形態では、４つの並列に接続されるトランジスタの利用により４つまでの異なる放電速度が可能になる。他の実施形態では、４つを超える又は４つ未満の並列に接続されるトランジスタを設けて消去電圧を放電する。他の実施形態では、トランジスタ１１６，１１８，１２０及び１２２は異なる電流を提供するように各々の大きさが決定される。この実施形態では、トランジスタの各々が次々と通電されて追加の電流を提供するか、又はある時刻に１つのトランジスタのみが通電するように制御される。放電電荷速度は、通電するように選択されるトランジスタ１１６，１１８，１２０及び１２２の組み合わせによって決定される。制御信号ＶＳＷ１，ＶＳＷ２，ＶＳＷ３及びＶＳＷ４を提供するために必要な制御論理はアプリケーションによって決定される。一実施形態では、制御信号はメモリ１０の動作を制御するために利用される（図示されない）データ・プロセッサによって提供される。他の実施形態では、制御信号はメモリ１０を制御するために利用される（図示されない）個別の制御回路によって提供される。
【００２７】
上記のように保護回路１１４は高電圧保護を提供して、複数のトランジスタ１１２を比較的高い消去及び書き込み電圧にさらされることによる障害から保護する。保護回路１１４により、トランジスタ１１６，１１８，１２０及び１２２は、保護回路１１４のトランジスタよりも比較的低い電圧が定格の薄めのゲート酸化物を利用する。このことにより、より低い閾値電圧（ＶＴ）と、より高い導電性（Ｇｍ）が導かれる。また、より低いＶＴによりトランジスタ１１６，１１８，１２０及び１２２間の工程変化が小さくなる。小さな工程変化によってインピーダンス変化が小さくなる。
【００２８】
保護回路１１４ではＮチャンネル・トランジスタ１２８が提供されて、ノードＮ１の電圧が正になることが防止される。図示される実施形態では、バイアス電圧ＶＴＮは約０．６ボルトのＮチャンネルの閾値電圧である。他の実施形態では、バイアス電圧ＶＴＮは異なり、メモリ１０を製造するために利用される特定の処理技術に依存する。
【００２９】
上記の詳細では、本発明は特定の実施形態を参照して記載されてきた。しかし、様々な改良及び変更が以下の請求項で説明される本発明の範囲から乖離せずに実施され得ることは、当業者には明らかであろう。従って、詳細及び図面は制限という意味よりはむしろ説明として見なされるべきであり、このような改良の全ては本発明の範囲に含まれることが意図される。
【００３０】
利便性、他の優位性及び問題の解法が特定の実施形態に関して上に記載されてきた。しかし、利便性、他の優位性、問題の解法及び任意の利便性、他の優位性及び問題の解法を生み出す又はより明白にする任意の要素は、任意又はすべての請求項の決定的に重要なもの、必要なもの、又は本質的な特徴又は要素として構成されるべきでない。本明細書で利用されるように、用語「備える」、「備えている」又はその任意の活用形は非排他的包含を対象にすることが意図されており、リストの要素を備える工程、方法、物件、又は装置はこれらの要素のみを含むのではなく、明確にリストされない又は固有の工程、方法、物権又は装置を含んでもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明に従う不揮発性メモリの一部の概略図。
【図２】図１のメモリ用の放電速度制御回路の第１実施形態の概略図。
【図３】図１のメモリ用の放電速度制御回路の第２実施形態の概略図。
【図４】図１のメモリ用の放電速度制御回路の第３実施形態の概略図。
【図５】図１のメモリ用の放電速度制御回路の第４実施形態の概略図。
【図６】図１のメモリ用の放電速度制御回路の第５実施形態の概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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