(57)【要約】  集積回路等の電気デバイスに複数の電源電圧レベル及び参照源電圧レベルを供給する分割型薄膜キャパシタを形成することは、空間が制約された用途や、電力消費物と電源との間に近接した電気接続を必要とする用途において有用である。空間制約用途と近接結合用途との双方の例は、マイクロプロセッサ等の集積回路（ＩＣ）である。マイクロプロセッサに電力を供給、加減するキャパシタは、高クロック速度のマイクロプロセッサで見られる瞬時電力要求に応じるために近接して結合される必要があり、またマイクロプロセッサパッケージ内の空間は非常に制限されている。マイクロプロセッサは、その高速論理コア部の最小サイズ高速トランジスタには低電源電圧レベルを、キャッシュメモリ及びＩ／Ｏのトランジスタ部には通常の電源電圧レベルを用い得る。故に、高周波ＩＣに所望電力を供給するには、複数の電源及び参照源レベルを有する小型キャパシタが必要とされる。
2008515237.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電性電極であり、誘電率を有する誘電体材料で第２の導電性電極から電気的に分離された第１の導電性電極；
第１の導電性電極の第１部分であり、該第１の導電性電極の第２部分から電気的に分離された第１部分；並びに
第１の導電性電極の第１部分に第１電圧を供給すること、第２の導電性電極に第２電圧を供給すること、及び第１の導電性電極の第２部分に第３電圧を供給すること；
を有する、複数の電圧を供給する方法。
【請求項２】
前記誘電体材料は窒化シリコンの誘電率より高い誘電率を有し、且つチタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する、請求項１に記載の方法。
【請求項３】
第１電圧は第１の電源によって集積回路のキャッシュ部に供給され、第２電圧は参照源によって供給され、且つ第３電圧は、第１電圧を供給する電源以外の電源によって集積回路の論理コア部に供給される、請求項１に記載の方法。
【請求項４】
単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、ポリマー及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料から成る実質的に平坦な基板上に、前記第２の電極を配置することを更に有する請求項１に記載の方法。
【請求項５】
前記基板は、該基板の頂部側から底部側に電気信号を導くように配置された複数の導電性ビアを有する、請求項４に記載の方法。
【請求項６】
前記複数の導電性ビアは：
第１の導電性電極の第１部分を前記基板の底部側の第１部分に電気的に接続する第１の複数のビア；
第２の導電性電極を前記基板の底部側の第２部分に電気的に接続する第２の複数のビア；
第１の導電性電極の第２部分を前記基板の底部側の第３部分に電気的に接続する第３の複数のビア；及び
前記基板の頂部側の第４の複数のコンタクト位置を前記基板の底部側の第５の複数のコンタクト位置に電気的に接続する第４の複数のビアであり、前記複数のビアの選択されたビアが集積回路上の複数のフリップチップ接着バンプの選択された１つに電気的に接続するように配置された第４の複数のビア；
を有する、請求項５に記載の方法。
【請求項７】
第２の導電性電極を少なくとも２つの部分に電気的に分離すること、及び各部分に別個の電源を供給することを更に有する請求項１に記載の方法。
【請求項８】
前記第２の電極の電気的に分離された各部分は、関連する前記第１の電極の電気的に分離された部分の下方に配置される、請求項７に記載の方法。
【請求項９】
前記基板の底部側に配置された第３の導電性電極であり、第２の誘電率を有する誘電体材料で第４の導電性電極から分離された第３の導電性電極、を更に有する請求項４に記載の方法。
【請求項１０】
第２の誘電率は第１の誘電率と同一であり、且つ前記第４の電極は少なくとも２つの部分に電気的に分離される、請求項９に記載の方法。
【請求項１１】
基板を形成する工程；
前記基板の頂面上で第１の複数の電極をパターニングする工程；
第１の複数の電極上で第１の誘電体材料をパターニングする工程；
第１の誘電体材料上で第２の複数の電極をパターニングする工程；
第２の複数の電極上で第２の誘電体材料をパターニングする工程；
第１及び第２の誘電体内に第２の複数の電極のパターンの隙間を通り抜ける複数のコンタクトホールを形成する工程；及び
第２の誘電体材料上で第３の複数の電極をパターニングする工程；
を有する、薄膜キャパシタの形成方法。
【請求項１２】
第１の誘電体材料は、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する、請求項１１に記載の方法。
【請求項１３】
前記基板は、単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、ポリマー及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する、請求項１１に記載の方法。
【請求項１４】
前記基板に、該基板の頂部側から底部側に電気信号を導くように配置された複数の導電性ビアを設ける工程、を更に有する請求項１３に記載の方法。
【請求項１５】
前記基板の底面に形成されたキャパシタを更に有する、請求項１４に記載の方法。
【請求項１６】
第１の複数の電極に第１電源電圧を供給すること；
第２の複数の電極にグランド電圧を供給すること；及び
第３の複数の電極に第２電源電圧を供給すること；
を更に有する請求項１１に記載の方法。
【請求項１７】
第３の複数の電極の頂面に複数のコンタクト位置を設ける設置工程であり、該複数のコンタクト位置の各々は、第１、第２及び第３の複数の電極の１つの選択された部分に電気的に接続され、且つ集積回路上の複数のフリップチップ接着バンプの選択された１つに電気的に接続するように配置される設置工程；及び
前記基板に、前記複数の電極を外部回路に接続する複数の電気コンタクトピンを設ける設置工程であり、該電気コンタクトピンは電気接続体のエリアアレイの少なくとも１つを有し、該電気接続体の１つ以上は、ピン、はんだバンプ及びリード、並びに更なる列が第１の列に平行である少なくとも１つの列を有する周辺アレイから本質的に成るグループから選択される設置工程；
を更に有する請求項１１に記載の方法。
【請求項１８】
頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続される複数の電気接続、を有する基板；並びに
少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；
を有する半導体装置であって：
前記基板は、単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、無機ポリマー、有機ポリマー及びこれらの混合物から本質的に成っている、半導体装置。
【請求項１９】
前記複数の電極の少なくとも１つは少なくとも２つの部分を有し、各部分は異なる電源に接続される、請求項１８に記載の装置。
【請求項２０】
前記誘電体層の少なくとも１つは、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する高誘電率材料である、請求項１８に記載の装置。
【請求項２１】
少なくとも１つの外部電気回路に接続される前記複数の電気接続は個々に、集積回路上の複数のフリップチップ接着バンプの１つに電気的に接続され；且つ
該電気接続は、ピン、はんだバンプ、リード及びこれらの結合体、並びにリードの少なくとも１つの集中的な列を有する周辺アレイから成るグループから選択された１つ以上の接続体を有するエリアアレイの少なくとも１つを含む；
請求項１８に記載の装置。
【請求項２２】
アンテナを含む複数の結合要素；並びに
頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続される複数の電気接続、を有する基板；及び、少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；
を有する通信システムであって：
前記複数の電極の少なくとも１つは少なくとも２つの部分を有し、各部分は異なる電源に接続される、通信システム。
【請求項２３】
前記誘電体層の少なくとも１つは、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する高誘電率材料である、請求項２２に記載のシステム。
【請求項２４】
少なくとも計算要素、メモリ要素、通信要素、及び入／出力要素を含む複数の要素であり、該要素の少なくとも１つは、頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続するように配置された複数の電気接続を有する基板、を有する複数の要素；並びに
少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；
を有するコンピュータシステム。
【請求項２５】
前記複数の電極の少なくとも１つは少なくとも２つの部分を有し、各部分は異なる電源に接続され、且つ前記誘電体層の少なくとも１つは、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する高誘電率材料である、請求項２４に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに記載される様々な実施形態は、概して、例えば集積回路などの電子デバイスとともに使用される薄膜キャパシタを含むキャパシタの設計に関する。
【背景技術】
【０００２】
多くの電子デバイスは、電源によって常には適切に供給され得ず、局所的な電圧変化や場合によって誤った信号伝播をもたらす局所的な瞬時電流に関する要求を有する。電気デバイス及び電子デバイスにおける局所的な電力平滑化応用にキャパシタを使用することが知られている。しかしながら、特にマイクロプロセッサやメモリ等の集積回路デバイスにおいては、電子デバイスにおけるクロックサイクル速度はデバイスの小型化につれて速くなり続けており、近接して結合されたキャパシタの必要性が増している。さらに、電子デバイスの小型化につれ、電界をデバイスの信頼性が低下する臨界レベル未満に維持するために、デバイスのある一定の部分において動作電圧が低減される必要がある。電子デバイスの性能を維持しながらデバイスの信頼性が臨界的である部分の動作電圧を低減する一手法は、相異なる電源電圧レベルを有する２つの電源を用いて動作させることである。例えば、集積回路（すなわち、ＩＣ）の内部論理部分は可能な限り最速の動作スピードを得るために最小サイズのトランジスタを使用し、故に低電圧電源を必要とし、一方で、ＩＣ周辺の入力及び出力（すなわち、Ｉ／Ｏ）ドライバは、高い方の電圧の電源を必要とし且つ小型論理トランジスタが信頼性の低下なしで許容できる電圧レベルより高くまで耐えられる、より大型且つより高パワーのトランジスタを使用している。２つの電源電圧を使用する状況の結果として、同一集積回路チップに付随する２つの別個の近接結合キャパシタが必要となる。相異なる電源電圧レベルを有する２つの別個のキャパシタを用いることは、例えばＩＣパッケージ内など、電子デバイスにおける空間的な問題となる。故に、複数の電圧レベルに対して能力を有する単一のキャパシタに対するニーズが存在する。また、ノイズを分離するために２つの別個の電源を有するキャパシタに対するニーズも存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、複数電圧用の分割型薄膜キャパシタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に従った複数の電圧を供給する方法は、第１の導電性電極であり、誘電率を有する誘電体材料で第２の導電性電極から電気的に分離された第１の導電性電極；第１の導電性電極の第１部分であり、該第１の導電性電極の第２部分から電気的に分離された第１部分；並びに第１の導電性電極の第１部分に第１電圧を供給すること、第２の導電性電極に第２電圧を供給すること、及び第１の導電性電極の第２部分に第３電圧を供給すること；を有する。
【０００５】
本発明の他の一実施形態に従った薄膜キャパシタの形成方法は、基板を形成する工程；前記基板の頂面上で第１の複数の電極をパターニングする工程；第１の複数の電極上で第１の誘電体材料をパターニングする工程；第１の誘電体材料上で第２の複数の電極をパターニングする工程；第２の複数の電極上で第２の誘電体材料をパターニングする工程；第１及び第２の誘電体内に第２の複数の電極のパターンの隙間を通り抜ける複数のコンタクトホールを形成する工程；及び第２の誘電体材料上で第３の複数の電極をパターニングする工程；を有する。
【０００６】
本発明の他の一実施形態に従った半導体装置は、頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続される複数の電気接続、を有する基板；及び少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；を有し、前記基板は、単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、無機ポリマー、有機ポリマー及びこれらの混合物から本質的に成っている。
【発明を実施するための最良の形態】
【０００７】
以下の詳細な説明では、説明の一部を為し、且つ本発明が最適に実施され得る具体的な実施形態が本発明原理の例示として示される図面を参照する。図面においては、様々な実施形態を通して、似通った符号は実質的に同様な構成要素を表す。これらの実施形態は当業者がその発明を実施することができる程度に十分詳細に記載される。ここに開示される原理の他の実施形態が用いられてもよく、ここに開示される実施形態には本発明の範囲及び原理を逸脱することなく様々な構造的及び材料的な変更が為され得る。
【０００８】
ここで使用される誘電率についての“高”及び“低”という用語（すなわち、高誘電率（high-k）及び低誘電率（low-k））は、誘電率を有する材料を、例えば二酸化シリコンや窒化シリコン等の標準的な誘電体と比較して称する相対語である。ここで電圧について“高”及び“低”という用語が使用される場合、それらは電源電圧の値の相対値を称するものであり、“グランド”という用語は参照電圧源を称するものである。“高”電圧は、これらの実施形態が実施され得る電気システムにおける様々な要因、例えば電気システム内に見られる集積回路の技術及び大きさや、他のこのような差異、に応じて変わるものである。例えば、ＩＣが小さくなるにつれ、ＩＣはＭＯＳＦＥＴにおけるゲート酸化膜の高電圧劣化、及びバイポーラ接合トランジスタにおける接合パンチスルーの影響を受けやすくなるため、デバイス寿命を延ばすために動作電圧が低減されることがしばしばである。
【０００９】
図１は薄膜キャパシタの内部構成の側面図を示している。この薄膜キャパシタは、典型的に標準的な誘電率材料又は低誘電率（すなわち、low-k）材料の何れかから成る基板100を有しており、基板100は上面に第２の誘電体層102を有している。第２の誘電体層102は、例えば上面から底面に直線的に貫通するなど、基板を様々な方向に横切る多数の電気的ビア及び複数の信号配線や、上面、中間面及び底面を用いてデバイスの別々の部分を接続し、また他の電気デバイス及びプリント回路基板（すなわち、ＰＣＢ）への外部電気接触を形成する横方向の導電配線におけるクロストークを低減するために、典型的にlow-k材料から成っている。この例示された実施形態においては、薄膜キャパシタ（すなわち、ＴＦＣ）の頂部プレートを形成し、且つこの頂部プレートを基板100の背面に接続する多数の電気配線及びビア104が断面内に示されている。また、第２の誘電体層102内に埋め込まれたＴＦＣの底部プレートを形成し、且つこの底部プレートを基板100の背面に接続する多数の電気配線及びビア106も示されている。キャパシタの２つのプレート104及び106は高誘電率（すなわち、high-k）誘電体108によって相隔てられており、大きい値のキャパシタを形成している。如何なるhigh-k材料も層108として使用され得る。high-k材料の典型例には、誘電体層100がテープキャストセラミックである場合に有用な、チタン酸バリウムストロンチウム、チタン酸バリウム、又はチタン酸ストロンチウムが含まれる。当業者にはこの他にも多数のhigh-k誘電体が周知であり、それらのhigh-k誘電体が具体的な用途にて使用される材料及びプロセスによる要求に応じて、この実施形態の実施に使用されてもよい。
【００１０】
図１に示された典型例は、頂面の部分をコンタクトパッドによって頂面又は底面の何れかの上にある外部電気デバイスの何れにも接続するため、及びある位置にあるＴＦＣの部分を基板100の他の位置に接続するため、例えば110等の縦方向の導電性配線を含むように拡張されてもよいことは明らかである。例えば、キャパシタの頂部電極プレートの全ては、１つの大きなキャパシタを形成するように、当業者に周知の方法によって、底面側の、頂面側の、又は基板100内に埋め込まれた、横方向の導電体を用いて互いに接続されてもよい。そして、接続された頂部プレートの電極配線は縦方向の導電体110、ひいては頂面又は底面上のコンタクトパッドを介して外部電源に接続されてもよい。他の例では、接続された頂部プレートの電極配線は、縦方向の接続体110を必要とせずに、基板100の底面に位置する接続パッドによって外部電気デバイスに接続されてもよい。同様に、埋め込まれた底部キャパシタプレートは、１つの大きなキャパシタプレートを形成するように上述と同様の手段によって互いに接続されてもよく、また、頂面又は底面の何れかの接続によって、例えばＩＣ又は電源などの外部電気デバイスに接続されてもよい。
【００１１】
図１に示された典型例は、基板の頂面に示された構造が底面にも形成され、キャパシタが取り付けられる電気デバイスの全使用面積を同一にしながら基本的に２倍の面積及びキャパシタンスを有するキャパシタを備える構成を含むように拡張されてもよい。また、理解されるべきは、縦方向の導電体110は図示されるようなキャパシタ周辺の単一列に限定されず、複数列の縦方向の接続体とコンタクトパッドを有してもよく、また流出／入する電流に対して抵抗及びインダクタンスを低減するように接続体のエリアアレイを形成していてもよいことである。故に、図１に示された典型的な実施形態において、頂部キャパシタプレート104の各々が、例えば縦方向接続110等の内包される導電体によって異なる電圧の電源に接続される一方で、下側のキャパシタプレート106の全てがグランド電圧と呼ばれ得る電圧を供給する参照電圧源に接続されてもよい。他の例では、下側のキャパシタプレート106は、グランドの跳ね返り（bounce）の分離などの様々な理由から、頂部キャパシタプレート104の分離と連関して別々の参照電圧源に接続されてもよい。このような構成により、相異なる２つの電源電圧を有する、例えばＩＣ等の電気回路を設けることが可能である。このような２つの電源電圧は、ＩＣ内部の最小サイズのトランジスタ論理部に低電圧レベルを供給する一方で、同一ＩＣのメモリキャッシュ又は入／出力（すなわち、Ｉ／Ｏ）部に高電圧レベルを供給するのに有用である。
【００１２】
図２の上側部分は、例示的に２つの別個の区画に分割された頂部キャパシタプレートを有する薄膜キャパシタ（すなわち、ＴＦＣ）の上面図を示している。この典型例においては、キャパシタの左側202は、このＴＦＣの頂面に直接的に搭載されたＩＣ等の、近接結合された電気デバイスのメモリキャッシュ部への動作電圧レベルを供給するように選択されている。例示されたＴＦＣの右側204は、電圧の影響を受けやすいＩＣの論理コアへの異なる動作電圧レベルを供給するように選択されている。他の例では、両側202及び204は、同時スイッチング問題又は他の設計上の理由から互いに電気的に分離される必要がある内部ＩＣ信号を個々に供給してもよい。
【００１３】
図２の下側の拡大側面図部分には、上側のキャパシタプレートの分離周辺の領域が示されている。この典型的な実施形態においては、頂部キャパシタプレートは２つの区画のみに分離されているとして示されており、下側のキャパシタプレート208は単一の導電体シートであるとして示されている。ここで説明される実施形態は、下側のキャパシタプレートが分割されている図１の典型例を参照して上述されたように、このように限定されないことは明らかである。キャパシタは基板210上に形成されており、high-k誘電体206に覆われた下側キャパシタプレート208を有している。この典型例では簡単のため、high-k誘電体206は連続しているとして示されている。誘電体206の選定はこの実施形態が使用される具体的な用途に依存する。例えば、低温同時焼成セラミック技術においては、high-k誘電体材料はチタン酸バリウムストロンチウム又は他の同様な材料に選定され得る。このhigh-k誘電体206は簡単のため連続した単一層であるとして示されているが、実施形態はこのように限定されるものではなく、high-k誘電体層は実施される具体的な用途に最も有用であるだけの数の別個の区画に分けられていてもよい。
【００１４】
図３は典型的な一実施形態を示しており、ＩＣの最小サイズトランジスタの論理コア領域への低電源電圧を供給するように選択された領域302と、同一ＩＣのメモリキャッシュ領域への異なる電源電圧レベルを供給するように選択された領域304とを有する上面図を含んでいる。この典型的な実施形態における領域302は、その拡大上面図において、例えばストライプ306とストライプ308とは異なる外部電源への接続を有しており、頂部キャパシタプレート導体の交互ストライプによってＩＣのコア領域の相異なる領域への相異なる２つの低電圧電源の値を供給するように配置されている。相異なる電源は同一の電圧レベルを有しながら、信号分離問題のために互いに分離されていてもよいし、あるいは、具体的な用途の要求に従った個々の領域のトランジスタの動作上の差異に応じて相異なる電圧レベルを供給してもよい。ＩＣのキャッシュ部による使用のために選択された領域304においても、同一の電源分離が行われてもよい。例えば、高電源電圧レベル領域304はキャッシュメモリ区画及びＩ／Ｏ区画に対して相異なる２つの電源電圧レベルを使用してもよい。ＢｉＣＭＯＳプロセスとして知られる場合のＩＣのＩ／Ｏ区画、又は他のＩ／Ｏ型のデバイスは、出力デバイスとしてバイポーラ接合トランジスタを用いてもよく、故に、キャッシュのＭＯＳトランジスタとは異なる電源レベルを必要としてもよい。
【００１５】
この典型的な実施形態の側面図に見られるように、頂部キャパシタプレート302の分離された導体ストライプ306及び308は、図３においては簡単のために連続した層として示されているhigh-k誘電体層310上に位置しているが、実施形態はここで示されるようには限定されない。下側のキャパシタプレート312を形成する下側導体は、この実施形態においては、各々が上側キャパシタプレート302の導体ストライプに結合された個々の導体ストライプに分離されているとして示されているが、多くの具体的な用途においては、参照電圧源（例えば、グランド）に取り付けられた途切れのない下側キャパシタプレートが好適な手法であることがある。下側のキャパシタプレート導体312は基板314上に形成されているが、基板314はまた、図１及び２の説明に関連して先述されたように、スルーホール導体、中間階層の横方向導体、及び／又は上述のように基板314の底部側に配置されたキャパシタ構造を有していてもよい。
【００１６】
このような構成によると、ＩＣのキャッシュ領域に高電源電圧レベルのキャパシタ304を供給する一方で、内部論理コア領域の部分に低電源電圧キャパシタ領域302の区画306及び308を用いて相異なる２つの低電源電圧レベルを供給することが可能である。低い区画302の相異なる部分に供給されるキャパシタの総量は、ストライプ308の大きさに対するストライプ306の相対的な大きさを変えることによって具体的な用途の要求に容易に調整され得る。
【００１７】
ＩＣの低電源電圧領域302又は高電源電圧領域304の何れかの相異なる部分に供給されるキャパシタンス総量を制御する代替方法が、図３の底部にある側面図に示されている。そこには、相異なる２つのhigh-k誘電体層310及び311を有する典型的な実施形態が示されている。ＩＣの相異なる部分に供給されるキャパシタンス総量は、先のように導体ストライプ306及び308の相対的な面積を変えることによってやはり制御され得るが、この典型的な構成を用いると、ここでは層311が他方のhigh-k誘電体層310より薄いとして図示されているように、２つのhigh-k誘電体層の厚さが変えられてもよいし、あるいはhigh-k誘電体として使用される材料が２つの層に対して異なるものとされてもよいし、この実施形態が実施される具体的な用途に適切なようにこれら２つの方法の組み合わせが用いられてもよい。
【００１８】
図３に示された典型的な実施形態における積層されたキャパシタ構成、基板314は、既述の特徴に加え、図１及び２並びに既述の隣り合ったストライプの実施形態に関して説明された、縦方向のスルーホール接続体、内部導体、及び両側の頂部及び底部に形成されたキャパシタ構造を有していてもよい。
【００１９】
図４は、直接的に搭載されたＩＣとともに使用されるＴＦＣの典型的な一実施形態を示している。一実施形態において有機基板404を有するＴＦＣキャパシタ402が示されている。有機基板404は、頂部側に形成されたキャパシタ406と底部側に形成されたキャパシタ408とを有する多層プリント回路基板であってもよい。キャパシタは基板に内蔵されていてもよい。頂部及び底部のキャパシタは様々な手法で接続されてもよく、例えば、互いに完全に分離されて搭載ＩＣ412の相異なる部分に設けられてもよいし、利用可能なキャパシタンス量を基本的に２倍にするように互いに接続されてもよいし、このＴＦＣが適用される具体的な用途に必要とされるような任意の組み合わせの接続であってもよい。
【００２０】
ＴＦＣキャパシタ402の底面は、外部コンタクトが接続される多数の接続パッドを有している。例えば、この典型的な実施形態は、スルーホール型のプリント回路基板との接続のためのピン410のエリアアレイを示している。代わりの接続には、表面実装用のガルウィング型リード、ボールグリッドアレイ、又は例えば図示されたフルグリッドソケット（すなわち、ＦＧＳ）等のソケットコネクタピンが含まれる。
【００２１】
この典型的な実施形態におけるＴＦＣキャパシタ402の頂面は、はんだボールアレイ414を用いてパッケージ化されたＩＣ412を受入れ且つはんだ付けするように配置された接続パッドのエリアアレイを有している。代わりの接続方法には、はんだめっき若しくは金バンプを用いた、パッケージ化されていないシリコンダイのフリップチップ接着、又はヒートシンクが搭載されたセラミックリードＩＣパッケージを表面実装することが含まれる。
【００２２】
このような構成により、如何なる所望数の相異なる電力供給電圧源及び参照供給電圧源に対しても、ＩＣ412はＴＦＣ402の様々な部分から短い電気的接続を有する。ＴＦＣ402はまた、有利には、電気的接続ピン410を用いたＩＣ412の電気デバイスへの取付手段を提供するために使用されてもよい。このような構成は、フルスピードでのＩＣ検査のために必要なキャパシタンスを適切に配置することによって、完成形の電子デバイスの組立に先立つＩＣ412のより完全な検査を可能にするという利点を有し得る。
【００２３】
図５は、例えば通信ネットワーク、コンピュータ、メモリシステム、磁気若しくは光ディスク、他の幾つかの情報記憶装置、及び／又は何れかの種類の電子デバイス若しくはシステム等の、様々な実施形態に従った製造品目502のブロック図である。品目502は、例えば、関連情報（例えば、コンピュータプログラム命令508及び／又は他のデータ）を記憶するメモリ506、及び、例えばバス若しくはケーブル512等の様々な手段によって外部の電気デバイス若しくは電子デバイスに接続された入／出力ドライバ510等の、機械アクセス可能媒体に結合されたプロセッサ504を有していてもよく、アクセスされると、数学的問題の解法を計算するなどの動作を実行する機械をもたらす。例えばプロセッサ504である品目502の要素のうちの様々な要素は瞬時電流問題を有することがあるが、この問題は、近接結合されたキャパシタを用いて電流変動を軽減・緩和する助けとなる本発明の実施形態の使用により利益を受け得る。典型的な実施形態として、プロセッサ504は有利にはセラミックパッケージ内で、図４にて先述されたようなＴＦＣの頂部に直接的にパッケージ化されてもよい。この実施形態はプロセッサ504だけでなく品目502の如何なる構成部品に適用されてもよい。
【００２４】
他の典型的な一例として、品目502は、バスケーブル512を介して他のネットワーク要素（明りょう化のために図示せず）に取り付けられた通信ネットワーク要素などのシステムであってもよい。通信ネットワークはケーブル512として図示されるようなバスによって相互接続された多数の結合ネットワーク要素を含んでいてもよい。ネットワーク要素は、有線ケーブル512の代わりに、あるいは併せて、ダイポールアンテナ、単一指向性アンテナ、又は他の形態の無線相互接続の可能性を含んでいてもよい。典型的な通信ネットワークにおいて見られる様々な要素の中にも、上述のＴＦＣの典型的な実施形態の使用による利益を受け得る電子回路が存在する。上述の近接結合ＴＦＣによる利益を受け得る通信ネットワーク内の電子回路又は電子回路群には、ローカルなマイクロプロセッサ504、及び信号をケーブル512に送信する例えば図示された入／出力ドライバ510等の外部配線ドライバが含まれる。この実施形態は、システムの具体的な用途又は使用法に応じて、図示されたシステムの個々の構成要素の何れにも有益となり得る。
【００２５】
他の典型的な一例として、品目502は代わりに、マイクロプロセッサ等の計算要素504、プログラムコード508を記憶するメモリ要素506、通信要素及び入／出力ドライバ要素510を含む多数の要素を有するコンピュータシステムであってもよく、またバス若しくはケーブル512を介して、あるいは無線接続（図示せず）によって他のコンピュータシステムに接続されていてもよい。これら要素の１つ以上は、特に、Ｉ／Ｏドライバ510及び／又は計算要素504は近接結合ＴＦＣが改善し得る瞬時電流問題を有するものであり、上述のＴＦＣの使用による利益を受け得る。この実施形態は使用法に応じて、システムの個々の構成要素の何れにも有益となり得る。この実施形態はまた上述の要素の各々に上述のキャパシタを２つ以上あるいは任意の数だけ用いて有用となり、上述の要素は多数の他のキャパシタ使用のうちの、電荷ポンプ、フィルタ、無線周波数応用、及び差分ＡＣカップラ等の要素も含んでもよい。
【００２６】
この一部を為す添付図面は、開示対象が実施され得る具体的な実施形態を、限定ではなく例示によって示している。例示された実施形態は、ここで開示された教示を当業者が実施可能なように十分に詳細に記載されている。これらの実施形態から他の実施形態が使用されたり、得られたりすることができ、本開示の範囲を逸脱することなく構造的及び論理的な置き換え及び変更が為され得る。故に、この詳細な説明は限定的に解されるべきではなく、様々な実施形態の範囲は添付の請求項の範囲によってのみ、請求項が権利を与えられる完全な範囲の均等物とともに定められるものである。
【００２７】
本発明対象のこのような実施形態は、実際に複数が開示されている場合に本出願の範囲を如何なる単一の発明又は発明概念に自発的に限定することなく、ここでは個々又は集合的に、単に便宜上の理由で用語“発明”によって参照されてもよい。故に、ここでは具体的な実施形態が例示、説明されているが、同一の目的を達成することが見込まれる如何なる構成も、示された具体的な実施形態の代わりとされ得ることは認識されるべきである。この開示は様々な実施形態の如何なる且つ全ての適応又は変形にも及ぶものである。上記記載を見直すことにより、上述の実施形態の組み合わせや、ここには具体的には記載されていない他の実施形態が当業者に明らかとなろう。
【００２８】
また、上述の詳細な説明においては、この開示を簡潔にするため及びその明りょう性を増すために、様々な特徴が共に単一の実施形態にグループ化されていることが分かる。開示のこの方法は、請求項記載の実施形態が各請求項に明示的に列挙されたものより多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、請求項は、発明対象は単一の開示実施形態の全ての特徴より少ない特徴にあることを反映するものと解釈されるべきである。故に、請求項は詳細な説明に組み込まれるものであり、各請求項は別個の実施形態としてそれ自身に基づく。
【図面の簡単な説明】
【００２９】
【図１】本発明の典型的な一実施形態を示す側面図である。
【図２】本発明の典型的な他の一実施形態を示す上面図及び側面図である。
【図３】本発明の典型的な他の実施形態を示す上面図及び側面図である。
【図４】本発明の一実施形態を用いた組立体を示す側面図である。
【図５】本発明の一実施形態を用いたシステムを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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