(57)【要約】  正確で低ノイズな条件的リセットを行う、アナログ／デジタルシステム中の積分回路は、測定期間中に何回か積分回路の出力をアナログ／デジタル変換器を用いてサンプリングし、サンプルイベント中に積分回路に対する入力を遮断し、所定のレベルに達した積分回路出力に応答してリセット信号を生成し、かつサンプルイベント中に積分回路の帰還コンデンサを積分回路の増幅回路から遮断するとともに、該帰還コンデンサを基準源に接続することによって該帰還コンデンサをリセットする。
2008541576.tif 000002
【特許請求の範囲】
【請求項１】
増幅回路及び帰還コンデンサを具備する積分回路と、
前記積分回路の出力を各測定期間で少なくとも１回サンプリングするために、前記積分回路の出力に接続された入力を備えるアナログ／デジタル変換器と、
所定の積分回路出力電圧に達した後に、前記帰還コンデンサをリセットするための条件的リセット回路と、
サンプリング及びリセット中に、前記帰還コンデンサを選択的に遮断するための切替システムと
を具備したことを特徴とする正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項２】
前記積分回路の出力を再構成するために、前記アナログ／デジタル変換器の出力に応答するサンプル再構成回路をさらに具備することを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項３】
前記サンプル再構成回路が、前記積分回路の出力を再構成するために、測定期間中に生じた各サンプルの値間の差を決定し、かつ帰還コンデンサがリセットされた時点で任意のサンプルイベントの値を加算するためのデジタル計算回路を具備することを特徴とする請求項２に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項４】
前記サンプル再構成回路が、リセットイベント補正回路及び傾き評価計算回路を具備することを特徴とする請求項２に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項５】
前記切替システムが、サンプリングイベント中に前記積分回路を入力から遮断するための入力保留切替回路を具備することを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項６】
前記条件的リセット回路が、条件的リセット中に前記帰還コンデンサを基準電圧源に接続するためのリセット切替回路を具備することを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項７】
前記切替システムが、条件的リセット中に前記増幅回路を前記帰還コンデンサから遮断するための遮断切替回路を具備することを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項８】
前記デジタル計算回路が、サンプリングイベント時のサンプルの値と、前記帰還コンデンサがリセットされた時点でのサンプルの値とを格納するための記憶装置を具備することを特徴とする請求項３に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項９】
前記デジタル計算回路が、サンプリングイベント時のサンプル値の差分計算と、帰還コンデンサがリセットされた時点でのサンプルの値の加算とのための加算回路を具備することを特徴とする請求項３に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項１０】
前記条件的リセット回路が、基準電圧源を具備することを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項１１】
前記条件的リセット回路は、積分回路出力が前記所定の積分回路出力電圧に達したかどうかを決定するための比較器を具備することを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項１２】
前記条件的リセット回路が、
基準電圧源と、
前記基準電圧源を前記帰還コンデンサに接続するためのリセット切替回路と
を具備することを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項１３】
前記リセットが、所定の積分回路出力電圧に達した後に、次のサンプルイベント時に生じることを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項１４】
前記積分回路が、フォトダイオードからの入力を受け取ることを特徴とする請求項１に記載の正確で低ノイズな改良アナログ／デジタル変換器システム。
【請求項１５】
アナログ／デジタルシステムの積分回路を条件的にリセットする正確で低ノイズな方法であって、
測定期間中に何回か積分回路の出力をアナログ／デジタル変換器を用いてサンプリングする段階と、
サンプルイベント中に入力を積分回路から遮断する段階と、
所定のレベルに達した積分回路出力に応答してリセット信号を生成する段階と、
サンプルイベント中に積分回路の帰還コンデンサを積分回路の増幅回路から遮断し、かつ該帰還コンデンサを基準源に接続することによって、該帰還コンデンサをリセットする段階と
を具備したことを特徴とする方法。
【請求項１６】
前記積分回路の出力を再構成するための、
測定期間中に生じた各サンプルの値間の差を決定する段階と、
帰還コンデンサがリセットされた時点での任意のサンプルの値を加算する段階と
をさらに具備することを特徴とする請求項１５に記載の方法。
【請求項１７】
サンプリングイベント時のサンプルの値と、
前記帰還コンデンサがリセットされた時点でのサンプルの値と
を格納する段階をさらに具備することを特徴とする請求項１６に記載の方法。
【請求項１８】
前記基準源が、電圧基準源を具備することを特徴とする請求項１５に記載の方法。
【請求項１９】
前記基準源が、電荷基準源を具備することを特徴とする請求項１５に記載の方法。
【請求項２０】
前記リセットする段階が、所定の積分回路出力電圧に達した後に、次のサンプルイベント時に生じることを特徴とする請求項１５に記載の方法。
【請求項２１】
前記積分回路が、フォトダイオードからの入力を受け取ることを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、正確で低ノイズな改良アナログ／デジタル変換器システムに関する。
【背景技術】
【０００２】
例えば、ＣＴ（computed tomography）スキャナにおいて使用されるようなアナログ／デジタル変換器システムの特性には、広いダイナミックレンジ及び低いノイズが望ましい。そのような環境においては、広いダイナミックレンジへの特に強い要望があり、例えば、低密度な身体部位を通過する非常に強い放射線を提供するためには、１２０ｄＢが必要とされる。ただし、下端においても、骨を通過する低レベルの放射線の品質及びコントラストを向上させるために、極めて低いノイズであることが望ましい。この課題への１つの提案は、より大きい信号に対応するために計測期間に何回か、かつ低い信号においてノイズを低減するために計測期間中にたとえ１回未満でも行うことが可能な、条件的なリセットを与え続けることである。このような提案の１つが、Ｂｒｏｍｂａｃｈｅｒらの特許文献１に開示されている。しかしながら、その提案においては、不正確な出力の形成をリセットする間と、帰還コンデンサ（feedback capacitor）とやりとりを行う増幅器からのノイズをリセットする間とに、入力電荷が浪費されている。Ｂｒｏｍｂａｃｈｅｒらは、一実施例として、補間（interpolation）及びデルタ値のフィルタリングによってこれらの問題を緩和することを試みたが、これは本質的に不正確であって、情報は失われる。
【特許文献１】米国特許第６６６０９９１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、この発明の目的は、より正確で低ノイズな改良アナログ／デジタル変換器システムを提供することにある。
【０００４】
この発明のさらなる目的は、電荷を保存し、かつリセットノイズを減らすために、入力を帰還コンデンサ及び積分回路増幅器から遮断する、上記のより正確で低ノイズな改良アナログ／デジタル変換器システムを提供することにある。
【０００５】
この発明のさらなる目的は、ノイズを減らすために、積分回路増幅器を帰還コンデンサから遮断する、より正確で低ノイズな改良アナログ／デジタル変換器システムを提供することにある。
【０００６】
この発明のさらなる目的は、リセットをアナログ／デジタル変換器（ＡＤＣ）から遮断し、リセット経路のＡＤＣレイテンシを回避し、かつ高速リセット応答を提供する、より正確で低ノイズな改良アナログ／デジタル変換器システムを提供することにある。
【０００７】
この発明のさらなる目的は、多数の積分器チャネルを用いてＡＤＣを多重化できるリセットの切り離しを備える、より正確で低ノイズな改良アナログ／デジタル変換器システムを提供することにある。
【０００８】
この発明のさらなる目的は、測定期間中の平均入力のより良い評価を提供する、より正確で低ノイズな改良アナログ／デジタル変換器システムを提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、測定期間中に何回か積分回路の出力をアナログ／デジタル変換器を用いてサンプリングすることと、サンプルイベント中に入力を積分回路から遮断することと、所定のレベルに達した積分回路出力に応答してリセット信号を生成することと、積分回路の帰還コンデンサを積分回路の増幅回路から遮断し、かつサンプルイベント中に積分回路の帰還コンデンサを基準源に接続することによって該帰還コンデンサをリセットすることとで達成されることが可能な、アナログ／デジタル変換器システム中の積分回路のより正確で低ノイズな条件的リセットの実現から結果として生じる。
【００１０】
しかしながら、発明の要旨は、他の実施態様においてこれらの全ての目的を達成する必要はなく、かつ本特許請求の範囲は、これらの目的を達成できる構造または方法に限定されるべきではない。
【発明の効果】
【００１１】
この発明は、増幅回路及び帰還コンデンサを有する積分回路と、各測定期間に少なくとも１回は積分回路出力をサンプリングするために、積分回路出力に入力が接続されたアナログ／デジタル変換器とを含んだ、正確で低ノイズな改良アナログ／デジタル変換器システムを特徴とする。条件的リセット回路は、所定の積分回路出力電圧に達した後に、帰還コンデンサをリセットし、かつサンプリング及びリセット中に切替システムが、帰還コンデンサを選択的に遮断する。
【００１２】
好適な実施態様においては、積分回路の出力を再構成するために、アナログ／デジタル変換器の出力に応答するサンプル再構成回路がある。サンプル再構成回路は、積分回路の出力を再構成するために、測定期間中に生じた各サンプルの値間の差を決定し、かつ帰還コンデンサがリセットされた時点で任意のサンプルイベントの値を加算するためのデジタル計算回路を含んでいる。サンプル再構成回路は、リセットイベント補正回路及び傾き評価計算回路を含んでもよい。切替システムは、サンプリングイベント中に積分回路を入力から遮断するための入力保留切替回路を含んでいる。条件的リセット回路は、条件的リセット中に帰還コンデンサを基準電圧源に接続するためのリセット切替回路を含んでいる。切替システムは、条件的リセット中に増幅回路を帰還コンデンサから遮断するための遮断切替回路を含んでもよい。デジタル計算回路は、サンプリングイベント時のサンプルの値と、帰還コンデンサがリセットされた時点でのサンプルの値とを格納するための記憶装置を含んでいる。デジタル計算回路は、サンプリングイベント時のサンプル値の差分計算と、帰還コンデンサがリセットされた時点でのサンプル値の加算とのための加算回路を含んでもよい。条件的リセット回路は、基準電圧源を含んでもよい。条件的リセット回路は、積分回路の出力が所定の積分回路出力電圧に達したかどうかを決定するための比較器を含んでもよい。条件的リセット回路は、基準電荷源と、基準電荷源を帰還コンデンサに接続するためのリセット切替回路とを含んでもよい。リセットは、所定の積分回路出力電圧に達した後に、次のサンプルイベント時に生じる。積分回路は、その入力をフォトダイオードから受け取る。
【００１３】
また、本発明は、測定期間中に何回か積分回路の出力をアナログ／デジタル変換器を用いてサンプリングする段階と、サンプリングイベント中に積分回路からの入力を遮断する段階とを含む、アナログ／デジタルシステム中の積分回路の条件的リセットを行う正確で低ノイズな方法を特徴とする。リセット信号は、所定のレベルに達した積分回路出力に応答して生成され、かつ積分回路の帰還コンデンサは、増幅回路から遮断されるとともに、サンプルイベント中に基準源に接続されることによって、リセットされる。
【００１４】
好適な実施態様において、積分回路の出力を再構成するために、測定期間中に生じた各サンプルの値間の差を決定でき、かつ帰還コンデンサがリセットされた時点での任意のサンプル値を加算できる。サンプリングイベント時のサンプルの値と、帰還コンデンサがリセットされた時点でのサンプルの値とが格納できる。基準源は、電圧基準源及び電荷基準源を含むことができる。リセットは、所定の積分回路出力電圧に達した後に、次のサンプリングイベント時に生じることができる。積分回路は、フォトダイオードからの入力を受け取ることができる。
【００１５】
その他の目的、特徴、及び利点は、以下の好適な実施形態の記載及び添付する図面から当業者に見出される。
【発明を実施するための最良の形態】
【００１６】
好適な実施形態及び以下に開示する実施形態とは別に、この発明は、その他の実施形態及びさまざまな手段による応用または実施を可能にする。故に、本発明は、以下の記載及び図面に説明される構成の詳細及び構成要素の配置によって、その出願の中に限定されることはない。明細書中にただ１つの実施形態が記載されている場合でも、これに関する特許請求の範囲は、その実施形態に限定されない。さらに、これに関する特許請求の範囲は、明らかな除外、限定、または放棄を示す明白かつ説得力のある証拠がない限り、限定的に読み取られることはない。
【００１７】
増幅器１４及び帰還コンデンサ１６を有する積分回路１２を含む、正確で低ノイズな改良アナログ／デジタル変換器システム１０が図１に示されている。各測定期間に１回は積分回路１２の出力をサンプリングするアナログ／デジタル変換器１８がある。所定の積分回路１２の出力電圧に達した後に、帰還コンデンサをリセットするための条件的リセット回路２０がある。条件的リセット回路２０は、比較器２２と、この特定の実施形態においては基準電圧源として図示された基準源２４と、サンプリング及びリセット中に帰還コンデンサ１６を遮断する切替システム２６とを含む。切替システム２６は、入力保留切替回路である、サンプリングイベント中に積分回路を入力３０から遮断するためのスイッチ２８を含む。また、切替システム２６は、条件的リセット中に増幅回路１４を帰還コンデンサ１６から遮断するための遮断切替回路３２を含む。また、条件的リセット回路２０は、条件的リセット中に帰還コンデンサ１６を基準源２４に接続するスイッチ３６，３８を含むリセット切替回路３４を含む。例えば、積分回路の出力を再構成するためのデジタルフィルタなどのサンプル再構成回路４０がある。タイミング回路４２は、切替システム２６及びアナログ／デジタル変換器１８のために、時間ｔＨ及びｔＣでクロックパルスをそれぞれ提供する。このシステムへの典型的な一入力は、例えば、ＣＴスキャナ中の配列に使用されるフォトダイオードに特有の固有静電容量５２を有する、フォトダイオード５０からのものである。積分回路１２への入力は、フォトダイオード５０の出力からのものである。
【００１８】
動作において、積分回路１２は、固定静電容量５２を備えたフォトダイオード５０からの電荷を受け取るとともに、アナログ／デジタル変換器１８に出力する。また、積分回路１２の出力は、比較器２２に供給される。アナログ／デジタル変換器１８は、例えば、１測定期間につき４サンプルというように、所定の測定期間中に任意の数のサンプルを取ることができる。測定期間は、製造者仕様書またはその他の基準によって決定できる。フォトダイオードのための典型的な測定期間は、例えば、３００マイクロ秒である。アナログ／デジタル変換器１８が増幅器１４の出力をサンプリングするたびに、増幅器１４及び帰還コンデンサ１６から静電容量５２を備えたフォトダイオード５０を開放及び遮断するために、入力保留スイッチ２８がタイミング信号ｔＨによって有効にされる。これは２つの事を達成する。最初の１つは、帰還コンデンサ１６とのやりとりからの標準的なキャパシタノイズｋＴ／Ｃを抑制し、それによって、システム中のノイズを低減する。またそれは、サンプリング期間中のフォトダイオード５０から帰還コンデンサ１６及び増幅器１４への電荷損失を抑制する。代わりに電荷は、固定静電容量５２に格納されるとともに、サンプルイベントが終了し、タイミング信号ｔＨが途切れ、かつ入力保留スイッチ２８が再度短絡された後に、増幅器１４及び帰還コンデンサ１６へ提供される。比較器２２は、積分回路１２の増幅器１４の出力を監視する。その出力電圧が、アナログ／デジタル変換器１８の限界を間もなく越えるのに充分なほど大きい信号であることを示す所定の電圧レベルを越える場合、比較器２２は、ｔＣによって示される次のサンプリングイベントにおいて、ｔＲで遮断スイッチ３２を開放し、かつリセットスイッチ３６，３８を短絡するためのリセット信号を提供する。これは、増幅器１４から帰還コンデンサ１６を切り離し、それによって、増幅器１４から帰還コンデンサ１６へのノイズのいかなるやりとりも除去する。それとともに、帰還コンデンサ１６をゼロにリセットするために、基準源２４から基準電圧を印加する。この動作は、図２及び図３に関して、より詳細に説明される。図示するように、入力保留スイッチ２８の好適な位置は、サンプリングイベント中に、帰還コンデンサ１６を遮断するのみならず、フォトダイオード５０上の電荷を保持する、増幅器１４への入力においてである。
【００１９】
典型的に、フォトダイオード５０がＣＴスキャナ中の多数のフォトダイオードのうちの１つである場合、図１に破線で示された構成要素は、１つのフォトダイオード５０に関連する１つのチャネルだけを構成する。しかし、多くの上記フォトダイオード５０ａ，５０ｂ，５０ｎが、多数のチャネル１〜Ｎにあってもよい。その場合、もし、各チャネルがサンプル・保留回路６０のようなチャネル１のサンプル・保留回路を提供され、かつマルチプレクサ６２がアナログ／デジタル変換器１８への入力に提供されるならば、多数のチャネルとフォトダイオードに関係するそれらとは、１つのアナログ／デジタル変換器１８によって機能できる。この発明の利点の１つは、比較器２２の使用、または帰還コンデンサのリセットを提供するために動作する同様の装置の使用である。好適には、リセットは、アナログ／デジタル変換器の出力から得られる。この発明において、リセットは、比較器２２または同様の装置に関連するとともに、アナログ／デジタル変換器の出力から切り離され、それによって、リセット経路でのアナログ／デジタル変換器レイテンシを回避するとともに、高速なリセット応答を提供する。そして、この利点は、アナログ／デジタル変換器１８が多数のチャネルを機能させるために多重化される場合に、なおさら重要である。
【００２０】
条件的リセットの動作は、図２を参照して、縦軸が電圧を表し、かつ横軸が時間を表すことをより明確に理解可能である。比較器２２が反応する所定のしきい値は、例えば、飽和電圧の２分の１までとして、符号７０で示され、かつ過電圧または飽和電圧は、例えば２．０Ｖまでとして、符号７２で示される。例えば３００マイクロ秒である測定期間Ｔ１は、測定期間Ｔ１の終わりと同時に起こるサンプルイベントＳ４を備えた、符号Ｓ１，Ｓ２，Ｓ３，Ｓ４で示される４つのサンプルイベントを含む。図２には、異なる強さまたは傾きの３つの信号である、急勾配の信号７４と、中間の勾配の信号７６と、浅い勾配の信号７８とがある。中間の勾配７６から見ていくと、符号７８で示されるサンプル時間Ｓ１において、信号７６はしきい値７０を越えていないことがわかる。しかしながら、符号８０でしきい値を越え、次のサンプル時間Ｓ２において、符号８２でリセットされて、符号８４でゼロに戻る。積分回路１２の出力は、線７６’にそって続き、サンプルイベントＳ３において、符号８６でしきい値７０に達していないことがわかる。しかし、符号８８でしきい値に達し、次のサンプルイベントＳ４において、符号９０でリセットされて、符号９２でゼロに戻る。図１の回路４０によって実行されるサンプル再構成は、図２を参照して、符号９０における最終値から元の符号９４における初期値を差し引き、ついで、符号８２とゼロである符号８４でのリセットとの間の距離によって示される符号８２における値となる任意の中間の勾配のリセットサンプル値に加えることによって容易に得られることがわかる。急勾配または強い信号７４に対しては、各サンプル時間９６，９８，１００，１０２，並びに１０４から１０６へ、１０８から１１０へ、１１２から１１４へ、及び１１６から１１８へのリセットとなる各サンプル時間Ｓ１，Ｓ２，Ｓ３，Ｓ４までの範囲で、その信号がしきい値７０を越えることがわかる。ここで再び、合計出力は、符号１１６における最終値  −  符号９４における初期値（ゼロ）  ＋  各サンプルイベント１０４，１０８，１１２における値、となる。故に、例えば、ＣＴスキャンにおいて密度の低い肉体を通り抜ける信号のような非常に強い信号は、完全な信号が飽和レベル７２をはるかに越えるにもかかわらず、入力信号のこのオーバーサンプリングによって適合されることができる。非常に浅いまたは弱い信号７８に関して、サンプルイベントＳ１，Ｓ２，Ｓ３，Ｓ４のそれぞれにおいて、しきい値７０を越えないということがわかり、従って、この測定期間において、かつもしかしたら将来の追加的な測定期間のために、リセットを必要としない。
【００２１】
ｔＨ，ｔＣ，ｔＲによって引き起こされる実際の切り替えは、中間の勾配の信号７６の一部に関して、図３に見ることができる。そこで、信号７６がしきい値７０と交差していることがわかる。図３の符号１２０で示されるクロック信号ｔＨ受け取り時に、図１のスイッチ２８が開放される。これは、サンプリング中に電荷がフォトダイオード５０から積分回路１２中に移動することを妨げる。少ししてから、ｔＣにおいて、タイミング信号１２２は、アナログ／デジタル変換器１８に符号１２４でサンプルを取らせる。信号７６がしきい値７０と交差したあとに、比較器２２は、符号１２８でゼロにリセットするために、ｔＲのパルス１２６を提供する。ｔＨは、信号１２０を送り、その後符号１３０で終わる。スイッチ２８は、符号１３２で示されるその上の電荷が積分回路１２にもう一度伝わるように、もう一度短絡される。しきい値７０が交差していなければ、符号１２８でゼロにリセットされることはなく、ｔＨのパルス１２０の終わりである符号１３０の代わりに、符号１３２’として示されるように追加的な電荷１３２が加えられ、かつシステムは破線１３４に沿って続く。
【００２２】
図１のサンプル再構成回路４０の１つの実施は、図４に示される。サンプル再構成回路４０ａは、図２に示されるサンプルイベントを表す多数の記憶装置Ｓ０〜Ｓ４を含む。また、測定期間中に生じる各サンプル間の差または変化量を決定し、ついで、積分回路の出力を再構成するために、帰還コンデンサがリセットされた時点で、任意のサンプルイベントの値を加える、デジタル計算回路１４０がある。ここで、デジタル計算回路１４０は、複数の加算器１４２，１４４，１４６，１４８，１５０を含む。この簡単な計算は、以下の式で表される。
Result ＝ Final − Initial ＋ Intermediate reset samples  ・・・（１）
故に、加算回路１４２は、記憶装置Ｓ０から符号１５２での１入力を受け取るとともに、リセットされた場合に、ライン１５４上の第２入力を受け取る。同様に、加算回路１４４，１４６，１４８は、前の加算回路から入力を受け取り、かつ、リセットされた場合に、また、関係する記憶装置Ｓ１，Ｓ２，Ｓ３から入力１５６，１５８，１６０を受け取る。最後の加算器１５０は、前の加算器１４８からの入力と、記憶装置Ｓ４からの入力とを受け取る。
【００２３】
積分回路の出力を再構成するために差及び変化量を用いる代わりに、図５のサンプル再構成回路４０ｂは、リセットイベント補正回路１７０及び傾き評価計算回路１７２を含んでもよい。例えばそれらは、当業者に良く知られた最小２乗近似回路であってもよい。また、この場合、リセットイベント補正回路１７０は、記憶装置Ｓ０〜Ｓ４を含むが、加算回路１７６は、出力Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４が式（２），（３），（４），（５），（６）に示されるように算出できるように構成される。
D0 ＝ S0                                                  ・・・（２）
D1 ＝ S1 ＋ if reset at S0 add S0                          ・・・（３）
D2 ＝ S2 ＋ if reset at S0 add S0 ＋ if reset at S1 add S1  ・・・（４）
D3 ＝ S3 ＋ if reset at S0 add S0 ＋ if reset at S1 add S1
＋ if reset at S2 add S2                          ・・・（５）
D4 ＝ S4 ＋ if reset at S0 add S0 ＋ if reset at S1 add S1
＋ if reset at S2 add S2 ＋ if reset at S3 add S3  ・・・（６）
【００２４】
故に、システムが電圧基準源である図１の基準源２４を用いて示されてはいるが、これは、本発明の限定に必要なものではない。例えば、基準源は、図１に示されるような基準電圧源の代わりに、図６の基準電荷源２４ａであってもよい。これは、図６に示されるように、スイッチ２０２と電荷源コンデンサ２０４とに接続された基準電圧源２００から電圧電荷源２４ａを生成することによって達成できる。システムのリセットは、電荷コンデンサ２０４を充電するためにスイッチ２０２が短絡されるということを除いて、前に記載したように動作する。比較器２２からのリセット信号の発生と同時に、スイッチ２０２は開放されて、基準電圧源２００から電荷コンデンサ２０４を切り離し、かつスイッチ３６ａは短絡されて、電荷コンデンサ２０４を帰還コンデンサ１６に接続し、ゼロボルトにリセットされる代わりにそこへ一定量の充電を加える。この構成において、遮断スイッチ３２は省かれる。基準電荷源２４ａの代わりに、電荷は、再び一定の電荷が帰還コンデンサ１６に伝えられるように、特定の期間に対して、スイッチ３６ａを介して電流源２４ｂによって供給できる。この説明を通して、例えば、電荷は帰還コンデンサ１６に加えられるよりはそこから排出されるというように、電荷は負であるよりは正であるとされてきたが、これは一実施例にすぎない。もし、フォトダイオード５０の極性が反転されたならば、終始、積分回路の傾斜電圧出力は正に向かうよりは負に向かい、かつ基準は電荷を排出するよりは加える。
【００２５】
図６のシステムの実施において、サンプル再構成回路４０は、図７の傾き評価計算回路４０ｂを用いて実施できる。また、リセットイベント補正回路１７０ｂは、記憶装置Ｓ０〜Ｓ４を含む。ここで、基準電荷源２４ａ，２４ｂは、加算回路１７６ａ〜１９４ａがサンプルイベント時にリセットされるたび、特定の電荷に足し戻されるように、リセット中に電荷を排出する。この場合、最終的な結果または出力Ｄ０〜Ｄ４は、以下の式（７）〜（１１）のように表される。
D0 ＝ S0                                                      ・・・（７）
D1 ＝ S1 ＋ (if reset at S0 add CR)                            ・・・（８）
D2 ＝ S2 ＋ (if reset at S0 add CR) ＋ (if reset at S1 add CR)  ・・・（９）
D3 ＝ S3 ＋ (if reset at S0 add CR) ＋ (if reset at S1 add CR)
＋ (if reset at S2 add CR)                            ・・・（１０）
D4 ＝ S4 ＋ (if reset at S0 add CR) ＋ (if reset at S1 add CR)
＋ (if reset at S2 add CR) ＋ (if reset at S3 add CR)  ・・・（１１）
【００２６】
本発明の特徴がいくつかの図に示され、かつ他の図に示されていないが、これは、便宜上のことであり、各特徴は、本発明に関連する任意のまたは全ての他の特徴と組み合わせることができる。明細書中で使用される用語「含む（including）」、「具備する（comprising）」、「有する（having）」、及び「備える（with）」は、広く包括的に解釈されるべきであって、いかなる物理的な繋がりをも限定するものではない。さらに、本出願に開示される全ての実施形態は、単に可能な実施形態としてのみ扱われるのではない。
【００２７】
加えて、この特許のために特許出願の審査手続中に提示される任意の補正は、提出した出願中に示されるいかなる特許請求の範囲の要素をも拒否するものではない。当業者によって、全ての考えられる均等物を完全に含む特許請求の範囲が草案されることを、合理的には予期できない。多くの均等物は、補正時に予期不可能であるとともに、（どちらかといえば）放棄されるべきことの正当な判断を越えるものである。補正の基礎をなす理論的根拠は、多くの均等物への正しい関係を担うにすぎない。出願人によって、補正された任意の特許請求の範囲の要素のために、ある実体の無い代用実施例を記載することが予期できない多くのその他の理由がある。
【００２８】
その他の実施形態が、当業者に見出されるとともに、上記特許請求の範囲内にある。
【図面の簡単な説明】
【００２９】
【図１】この発明に従う遮断を用いた、改良された条件的リセットを行うアナログ／デジタル変換器システムのブロック図である。
【図２】異なる強さの３つの信号について、図１のシステムのサンプリング及び条件的リセットを図示した波形である。
【図３】サンプリング及びリセット切替を図示する波形の一部の拡大詳細図である。
【図４】図１のシステムのためのサンプル再構成回路のブロック図である。
【図５】傾き評価計算回路を使用するサンプル再構成回路の図４と同様のブロック図である。
【図６】基準電荷源を使用する図１と同様の遮断を用いた、改良された条件的リセットを行うアナログ／デジタル変換器システムのブロック図である。
【図７】図６のシステムのための、図５と同様のサンプル再構成回路のブロック図である。
【符号の説明】
【００３０】
１０  アナログ／デジタル変換器システム
１２  積分回路
１４  増幅器
１６  帰還コンデンサ
１８  アナログ／デジタル変換器
２０  条件的リセット回路
２２  比較器
２４  基準源
２６  切替システム
３０  入力
３２  遮断切替回路
３４  リセット切替回路
３６，３８  スイッチ
４０  サンプル再構成回路
４２  タイミング回路
５０，５０ａ，５０ｂ，５０ｎ  フォトダイオード
６０  サンプル・保留回路
６２  マルチプレクサ
【図１】
2008541576.tif 000003
【図２】
2008541576.tif 000004
【図３】
2008541576.tif 000005
【図４】
2008541576.tif 000006
【図５】
2008541576.tif 000007
【図６】
2008541576.tif 000008
【図７】
2008541576.tif 000009
【国際調査報告】
2008541576.tif 000010