(57)【要約】第１のセットの集積回路ダイであって、そのセットのそれぞれの構成要素が、種々の形状でかつ該ダイ上に配置された入／出力回路を有する第１のセットの集積回路ダイと、第２のセットの集積回路ダイであって、それぞれが、該ダイ上に配置された種々の論理機能回路を有する第２のセットの集積回路ダイと、を含むことを特徴とする集積回路システム。集積回路ダイの第１および第２のセットのそれぞれの構成要素は、該ダイ上に配置されかつ他のセットのそれぞれの構成要素の一連の対面ボンディングパッドと結合される、一連の対面ボンディングパッドを含む。
2008515202.tif 000002
【特許請求の範囲】
【請求項１】
第１のセットの集積回路ダイであって、該ダイ上に配置された入／出力回路を有する第１のセットの集積回路ダイと、
第２のセットの集積回路ダイであって、該ダイ上に配置された論理機能回路を有する第２のセットの集積回路ダイと、を含み
前記第１および第２の集積回路ダイは、それぞれ、該ダイの反対面上に配置され、前記入／出力回路と前記論理機能回路とにそれぞれ連結される、一連の結合対面ボンディング構造を含む、
ことを特徴とする集積回路システム。
【請求項２】
前記入／出力回路は前記第１の集積回路ダイの周辺部分に配置され、前記結合対面ボンディングパッドは前記第１の集積回路ダイの内部の部分において前記反対面上に配置されることを特徴とする請求項１に記載の集積回路システム。
【請求項３】
前記結合対面ボンディングパッドは、前記入／出力回路の上に少なくとも部分的に配置されることを特徴とする請求項１に記載の集積回路システム。
【請求項４】
前記結合対面ボンディングパッドの下に配置される追加の回路をさらに含むことを特徴とする請求項１に記載の集積回路システム。
【請求項５】
前記第２の集積回路ダイの上の前記論理機能回路はフィールド・プログラマブル・ゲート・アレイを含むことを特徴とする請求項１に記載の集積回路システム。
【請求項６】
前記結合対面ボンディングパッドの下に配置された追加の回路をさらに含むことを特徴とする請求項５に記載の集積回路システム。
【請求項７】
前記追加の回路は、デジタル−アナログ・コンバータ回路を含むことを特徴とする請求項６に記載の集積回路システム。
【請求項８】
前記追加の回路は、アナログ−デジタル・コンバータ回路を含むことを特徴とする請求項６に記載の集積回路システム。
【請求項９】
前記追加の回路は、電圧レギュレータ回路を含むことを特徴とする請求項６に記載の集積回路システム。
【請求項１０】
前記追加の回路は、フィールド・プログラム・ゲート・アレイのプログラミング制御回路を含むことを特徴とする請求項６に記載の集積回路システム。
【請求項１１】
前記追加の回路は、少なくとも１つの電荷ポンプ回路を含むことを特徴とする請求項６に記載の集積回路システム。
【請求項１２】
前記追加の回路は、データ調整回路を含むことを特徴とする請求項６に記載の集積回路システム。
【請求項１３】
前記データ調整回路は、並直列変換(serdes)回路を有することを特徴とする請求項１２に記載の集積回路システム。
【請求項１４】
前記データ調整回路は、バスインターフェース回路を有することを特徴とする請求項１３に記載の集積回路システム。
【請求項１５】
集積回路システムで使用するための入／出力集積回路であって、
該集積回路上に配置された複数の入／出力回路と、
該集積回路の面上に配置され、前記入／出力回路に連結された一連の対面ボンディングパッドと、を含み、
前記一連の配置は適合パターンに並べられていることを特徴とする入／出力集積回路。
【請求項１６】
集積回路システムで使用するための機能集積回路であって、
該集積回路上に配置された少なくとも１つの機能回路と、
該集積回路の面上に配置され、前記機能回路に連結された一連の対面ボンディングパッドと、を含み、
前記一連の配置は適合パターンに並べられていることを特徴とする機能集積回路。
【請求項１７】
第１のセットの集積回路ダイであって、該ダイ上に配置された入／出力回路を有し、前記第１のセットのそれぞれの構成要素が種々の形状のＩ／Ｏパッド接続部を有する第１のセットの集積回路ダイと、
第２のセットの集積回路ダイであって、該ダイ上に配置された論理機能回路を有し、前記第２のセットのそれぞれの構成要素が、該ダイ上に配置されかつ種々の論理機能回路を有する第２のセットの集積回路ダイと、を含み、
前記第１および第２のセットの集積回路ダイは、それぞれ、該ダイの反対面上に配置され、前記入／出力回路と前記論理機能回路とにそれぞれ連結される、一連の対面ボンディング構造を含み、前記第１のセットにおけるそれぞれの配置は、前記第２のセットにおけるそれぞれの配置に適合するパターンで配置されていることを特徴とする集積回路システム。
【請求項１８】
前記第１のセットのＩ／Ｏパッド接続部の形状は、種々の数のＩ／Ｏパッド接続部を有することを特徴とする請求項１７に記載の集積回路システム。
【請求項１９】
前記第２のセットにおけるそれぞれの論理機能回路の論理機能回路は、プログラム可能論理素子であり、前記第２のセットにおけるそれぞれの論理機能回路は種々の数のゲートを含むことを特徴とする請求項１７に記載の集積回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路技術に関わる。本発明は、さらにとりわけ、対面集積回路ダイの結合セットを含む集積回路システムに関係する。
【背景技術】
【０００２】
プロセスの幾何学形状規模に応じて、入／出力回路（Ｉ／Ｏ）を専門としなければならないフィールド・プログラマブル・ゲート・アレイ(Field Programmable Gate Array：ＦＰＧＡ)集積回路や複合デジタル・アナログ機能集積回路のようなデジタル論理機能集積回路の領域の部分は、論理ゲートに対するダイ領域のパーセンテージの増加を呈している。しばしば二次的なコストとして問題になるのは、顧客が多くのゲートではなく、かなりの量のＩ／Ｏを必要としうるということである。現在、このような顧客は、必要なＩ／Ｏを得るために、不必要なゲートに対して支払いをするということになる。その逆もまた真である。それは、顧客に一層の費用効率の高い製品を提供する機会を示している。
【０００３】
もう１つの問題は、いくつかの製造業者が、ＦＰＧＡおよびその他のプログラム可能論理技術を使用する多くのシステム・オン・ア・チップ(system-on-a-chip：ＳＯＣ)集積回路およびその派生物を作成することを想定しているということである。これらの派生物は用途に応じて様々な数量とアナログ周辺機器の機能を持つことになる。アナログ周辺装置の多くのバリエーションが想定される。さらに、それぞれのセットの周辺装置のために必要なＦＰＧＡゲートの数は顧客に依存することになり、やはり、必要としないゲートに対して顧客が支払いをするという状況を引き起こす。
【０００４】
この産業は、今日まで、Ｉ／Ｏ問題に対する良好な解決策を考え出してこなかった。現在の傾向は、種々の組み合わせのＩ／Ｏ構造とゲート数を持ったいくつかの製品バリエーションを提供するということである。例えば、いくつかのＩ／Ｏはインライン回路として作られ、他方、他のものは千鳥配置である。いくつかのＩ／Ｏは、ＬＶＤＳ、またはＰＣＩ適合回路、または他の基準の実装に使われる回路のような種々の特徴を含むかもしれない。いくつかの高密度Ｉ／Ｏ回路は、さらに多くのＩ／Ｏ回路のためにチップの上にさらなるスペースを確保するように静電気放電（ＥＳＤ）保護回路を縮小または排除することを必要としている。そのために、従来の技術システムでは、ＥＳＤ保護回路と利用可能なＩ／Ｏ回路との間にトレードオフ（置き換え）がしばしば存在する。もう１つの解決策はいわゆるＩ／Ｏ浸漬を使用することであって、その状況では、Ｉ／ＯがＦＰＧＡ構造のどこかにプログラムされ、それによってＩ／Ｏの数とゲートの数を分断する。なぜならば、Ｉ／Ｏ回路は素子の周辺に限定されないからである。しかしながら、この解決策は、フリップチップパッキングを必要とする。フリップチップパッキングは、ＩＣ面上のどこかに配置されたボンディングパッドをワイヤーを使用しないで直接パッケージに接続する技術である。フリップチップパッケージは、現在および合理的に予測可能な将来において、依然として、その解決策から実現されるコスト削減と相殺する程度に、製品に対する多くのコストを付加することになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この産業は、一般的に、いわゆる３−Ｄ（三次元的）パッケージ技術のバリエーションを睨んでいる。これらのバリエーションのどれも、上述のＩ／Ｏ問題を解決するための３Ｄパッケージ技術を使用していない。
【課題を解決するための手段】
【０００６】
集積回路システムは、第１のセットの集積回路ダイであって、そのセットのそれぞれの構成要素が、種々の（異なった）形状でかつ該ダイ上に配置された入／出力回路を有する第１のセットの集積回路ダイと、第２のセットの集積回路ダイであって、それぞれが、該ダイ上に配置された種々の（異なった）論理機能回路を有する第２のセットの集積回路ダイと、を含む。集積回路ダイの第１および第２のセットのそれぞれの構成要素は、該ダイ上に配置されかつ他のセットのそれぞれの構成要素の一連の対面ボンディングパッドと結合される、一連の対面ボンディングパッドを含む。
【０００７】
本発明の種々の実施の態様によれば、論理機能回路は、ＦＰＧＡアレイのようなプログラム可能論理配列を含むことができ、第１の集積回路ダイは、他のデジタル、アナログ、および／または、入／出力回路に付加したインタフェース回路を含むことができる。
【発明を実施するための最良の形態】
【０００８】
当技術分野の当業者ならば、本発明の以下の記載が専ら例示的なものであって、決して限定的なものではない、ということを理解するであろう。本発明の他の実施形態はそのような当業者に容易にそれ自体を示唆することになるであろう。
【０００９】
ＦＰＧＡのＩ／Ｏ回路部分は、成熟したプロセスで生産することができる。なぜなら、他の理由の中でも、ＦＰＧＡコアに必要とされるよりも高電圧のボードシグナリング（board signaling）をシステム設計者が要求するからである。つまり、１．５ボルトのような一の電圧でＦＰＧＡは動作させることができる一方で、Ｉ／Ｏ回路は、種々の顧客の用途を扱うために、例えば３〜５ボルトのような他の電圧で動作させうることを必要とする。
【００１０】
このような成熟したプロセスを使って生産された回路のウェーハ価格は、通常、最先端プロセスと比較して急に安くなる。例えば、９０ｎｍ特徴サイズがＦＰＧＡプロセスの最先端である時期に、９０ｎｍＦＰＧＡ素子のためのＩ／Ｏチップは１８０ｎｍプロセスを使って生産できる。成熟したプロセスは、使われる一層厚い酸化物に起因して、一層高電圧をサポートすることができる。本発明の一実施形態では、顧客の用途によって要求される電圧に基づくＦＰＧＡチップを備えた対面ボンディングに対して、種々のＩ／Ｏチップを提供することができる。
【００１１】
本発明によれば、集積回路システムはＩ／Ｏ回路を含んだ複数の第１の集積回路ダイを含み、そのそれぞれが種々のＩ／Ｏ数を持つ。そのＩ／Ｏ回路は、好ましくはダイの周囲に位置することができ、ワイヤーボンディングのために利用可能である。Ｉ／Ｏ回路は、好ましくは、成熟したプロセスノード(process node)を使って組み立てることができる。
【００１２】
本発明の集積回路システムは、デジタルプログラム可能論理素子回路を含んだ複数の第２の集積回路ダイをも含み、そのそれぞれが種々のゲート数を持つ。デジタル集積回路は、好ましくは、最先端のプロセスノードを使って組み立てることができる。
【００１３】
第１および第２の集積回路ダイのそれぞれにおける対面ボンディングパッドは、第１および第２の集積回路ダイの中央部に配置される。第１および第２の集積回路ダイのそれぞれにおける対面ボンディングパッドはお互いに対して結合されるように配置されており、第２の集積回路、例えば好ましくはコストの最小化／ゲートの最小化のために最先端プロセスを使って組み立てることができるＦＰＧＡが、第１のＩＯダイに接合できるように配置される。対面ボンディングパッドは、種々のゲート−カウントＦＰＧＡ集積回路ダイが種々のＩ／Ｏ回路ダイを対面接合することを可能にするような、レイアウトパターンに配置することができる。
【００１４】
本発明によれば、デバイス製造業者は、所定のゲートを持った製品のための種々の数のＩ／Ｏ回路を購入することに関する選択を、ウェーハレベルにおける種々の種類のそんな製品を生産することを必要とせずに、顧客に申し出ることができる。このようにして顧客は、必要なゲート数と必要な数のＩ／Ｏ回路の両方を備えた製品を、一方の必要とする数のものを得るために他方の必要でない数のものを買うことによりコストを妥協してしまう必要性なしに、購入することができることになる。当技術分野の当業者に理解できるように、本発明は、ＦＰＧＡのようなプログラム可能論理素子のほかに、ＡＳＩＣ集積回路、ＳＯＣ集積回路、またはその他の機能形式の集積回路に適用される。
【００１５】
まず、図１を参照すると、これは、本発明の方式による集積回路システムに使うことができる入／出力集積回路ダイ１０の具体的な平面図を示している。入／出力集積回路ダイ１０は、当技術分野で知られているように、その周囲に配置された複数の入／出力パッド１２を含む。これらの入／出力パッドは、当技術分野で知られているように、集積回路パッケージ（図示せず）によってチップ外の回路構成に接続をなすために集積回路ワイヤーボンディング技法を使って付けることの可能な接続ワイヤーを、受け入れるのに使うことができる。当技術分野で知られているように、パッケージは集積回路をシールして外部環境から守る。
【００１６】
入／出力パッド１２は入／出力回路１４に電気的に接続される。当技術分野で知られているように、入／出力回路１４は、バッファ、レベルシフティング回路、およびその他のデジタル信号調整回路を含むことができる。本発明の方式によって組み立てられる集積回路内の入／出力回路１４の特定の構成は、当技術分野の当業者によって成される設計選択の問題であり、本発明の集積回路システムが使われる用途によって規定される。
【００１７】
用途に応じて必要とされるＩ／Ｏ密度に依存して、入／出力回路１４は、例えば、集積回路ダイのエッジから内部に位置したリングの最外のものと、外側リングにおける入／出力回路の内側に位置した次のリングとを備える１つ以上の同心の「リング」に配列することができる。
【００１８】
また、入／出力集積回路ダイ１０の上に含まれるのは一連の対面ボンディングパッドであり、それらの一つを参照番号１６で示す。これらの対面ボンディングパッドは、対面集積回路のボンディング技術の分野で知られているように、組み立ておよび構成することができる。本発明の集積回路システムにおける一連の対面ボンディングパッドに使われることになる対面ボンディングパッドの数は、システムにおいて遭遇する接続の必要性によって決定される設計選択の問題である。一連の対面ボンディングパッドにおける対面ボンディングパッドの配置パターンは重要ではなく、第２の集積回路ダイの結合対面ボンディングパッドを入／出力集積回路ダイ１０に対面接合するのを可能とするような構成にすることだけが必要である。
【００１９】
標準的な集積回路では、入／出力回路１４は集積回路上の内部回路構成に接続され、その内部回路構成に対して外部チップソースからの信号を入／出力回路１４が駆動し、あるいは、入／出力パッド１２を介した外部信号ロードに駆動すべき信号を入／出力回路１４がその内部回路構成から受け取ることになる。しかしながら、本発明の集積回路システムでは、入／出力回路１４は対面ボンディングパッドのいくつかに接続され、その対面ボンディングパッドに対して、入／出力パッド１２と外部チップソースからの入／出力回路１４とを経由して伝達される信号を入／出力回路１４が駆動するか、あるいは、入／出力パッド１２を介し入／出力回路１４を経由して外部信号ロードに駆動するようにボンディングされる第２の集積回路ダイからの信号を、入／出力回路１４がその対面ボンディングパッドから受け取ることになる。従って、具体的な電気接続部１８および２０は、対面ボンディングパッド２２と入／出力回路２４との間、および対面ボンディングパッド２６と入／出力回路２８との間に、それぞれ作られていることが示される。
【００２０】
プログラム可能論理素子技術分野で知られているように、入／出力回路１４は固定入力回路と出力回路との複合回路として構成することができ、または当技術分野で知られているように、１つ以上の入力機能または出力機能、論理レベル定義、信号調整などとして構成可能である。当技術分野でも知られているように、これらの機能のプログラミングはレジスタビットによって設定できる。プログラミングレジスタは、それぞれのプログラム可能入／出力回路中に含めることができ、あるいは、図１に示すプログラミングレジスタ３０、３２、および３４として別々に構成することができる。
【００２１】
当技術分野で知られているように、プログラミングレジスタ３０、３２、および３４はそのような機能とパラメータを定義するために入／出力回路に連結することができる。当技術分野の当業者に理解できるように、そのようなプログラミングレジスタは、一般的にこの産業で使用され、プログラミングレジスタのロードは、そのようなプログラム可能レジスタおよびプログラム可能論理素子を一般的にプログラムするために知られた技術を使うことによって、達成できる。このような技術は、入／出力パッドに連結される集積回路ダイ１０上のＪＴＡＧポートにレジスタを連結し、プログラムされる他の回路構成にレジスタを連結し、集積回路ダイ１０の上、または入／出力回路集積回路ダイ１０に結合される集積回路の上に配置することを含むが、それに限定されない。そのレジスタは、例えば集積回路ダイ１０の上、または図１の集積回路ダイ１０が対面インタフェースを通じて結合されることになる論理機能集積回路ダイの上に収容されるＦＰＧＡプログラミング回路に連結することができる。レジスタビットは、集積回路ダイ１０の上、または図１の集積回路ダイ１０が対面インタフェースを通じて結合されることになる論理機能集積回路ダイの上に配置されるフラッシュメモリのような不揮発性メモリからロードすることができる。最終的に、当技術分野の当業者ならば、上記の代わりに、追加の対面ボンディングパッドを介してＦＰＧＡから来るプログラムされた信号によってレジスタの機能を遂行できる、ということを理解するであろう。
【００２２】
さて図２を参照すると、これは、本発明の方式による集積回路システムに使うことができる具体的な論理機能ダイ４０の平面図を示している。論理機能集積回路ダイ４０は、例えばプログラム可能論理アレイまたはＦＰＧＡとすることが可能な論理機能回路４２（破線で示す）を含む。
【００２３】
図１の入／出力回路集積回路ダイ１０と同様に、図２の論理機能集積回路ダイ４０は、参照番号４４で示される一連の対面ボンディングパッドを含む。これらの対面ボンディングパッドは、図１の入／出力集積回路ダイ１０の一連の対面ボンディングパッドと結合するように順応させられる。対面ボンディングパッドと論理機能回路４２の回路素子（破線の四角形４２内の小さな正方形として示す）の両方の具体的なものを共に接続した状態を示している。当技術分野の当業者ならば、小さな正方形で表した論理機能回路４２の回路素子が、入力および出力バッファ、並びにその他の回路を含むが、それに限定されない多種多様な回路素子のいずれともなりうる、ということを理解するであろう。
【００２４】
当技術分野の当業者ならば、現在の開示内容が論理機能回路の例を使っている一方で、本発明の集積回路システムが論理機能回路としてここで言及してきたもの以外の集積回路を使って実践することができる、ということを理解するであろう。例えば、ＳＯＣ集積回路は一層普及している。このようなＳＯＣ集積回路はＦＰＧＡ集積回路と同様のＩ／Ｏ変動性問題を持ちうる。本発明は、このような集積回路と、さらに使用者にとって入手可能なＩ／Ｏラインの数をカスタマイズできる性能から利益を得ることのできる他の集積回路をも包含することを意図している。
【００２５】
上記のように、他の回路を、本発明の集積回路システムの入／出力集積回路ダイの上に好都合に配置することができる。本発明のこの局面を、図３に示す。この図３は、本発明の方式による集積回路システムに使うことができる追加の機能回路を含んだ他の具体的な入／出力集積回路ダイの平面図である。
【００２６】
さて、図３を参照すると、入／出力集積回路ダイ５０が示されている。図１の入／出力集積回路ダイ１０と同様に、集積回路ダイ５０は、当技術分野で知られているように、その周囲に配置された複数の入／出力パッド５２を含む。これらの入／出力パッドは、当技術分野で知られているように、集積回路パッケージ（図示せず）によってチップ外の回路構成に接続をなすために集積回路ワイヤーボンディング技法を使って付けることの可能な接続ワイヤーを、受け入れるのに使うことができる。当技術分野で知られているように、パッケージは集積回路をシールして外部環境から守る。
【００２７】
図１の実施形態のように、入／出力パッド５２は入／出力回路５４に電気的に接続される。当技術分野で知られているように、入／出力回路５４は、バッファ、レベルシフティング回路、およびその他のデジタル信号調整回路を含むことができる。本発明の方式によって組み立てられる集積回路内の入／出力回路５４の特定の構成は、当技術分野の当業者によって成される設計選択の問題であり、本発明の集積回路システムが使われる用途によって規定される。
【００２８】
また、入／出力集積回路ダイ５０の上に含まれるのは一連の対面ボンディングパッドであり、それらの一つを参照番号５６で示す。これらの対面ボンディングパッドは、対面集積回路のボンディング技術の分野で知られているように、組み立ておよび構成することができる。構成レジスタ５８および６０は、入／出力回路５４が図１を参照して開示したように構成可能な場合に対して示されている。
【００２９】
図１の実施形態と共通な入／出力集積回路ダイ５０のこれらの特徴に加えて、入／出力集積回路ダイ５０は他の回路構成を含むことができる。当技術分野の当業者によって理解できるように、一連の対面ボンディングパッドは、絶縁層および金属相互接続層によってその下に横たわる半導体基板から分離された集積回路ダイの上の層の上に配置されており、その下に横たわる半導体基板のいずれをも占拠していない。故に、基板のこの領域は他の回路構成のために利用可能である。従って、回路ブロック６２、６４、６６、および６８は、図３の中央部分における一連の対面ボンディングパッドの下に一様に配置された破線の長方形として示されている。これらの回路ブロック６２、６４、６６、および６８の入力および出力回路素子は、そこに配置された小さな正方形として示され、また、対面ボンディングパッドのいくつかと入／出力回路のいくつかの模範となる接続を持つものとして示されている。当技術分野の当業者ならば、これらの回路素子が、回路ブロック６２、６４、６６、および６８の個々のものの特性に依存して遭遇することになるような、入力バッファ入力、出力バッファ出力、デジタル入力および出力、アナログ入力および出力、などのようなものを表す、ということを理解するであろう。
【００３０】
本発明によれば、多数の種類の回路ブロック６２、６４、６６、および６８を、対面ボンディングパッドの下のこの領域に好都合に配置することができる。このような回路構成は、アナログ機能回路、デジタル−アナログ・コンバータ回路、アナログ−デジタル・コンバータ回路、電圧レギュレータ回路、結合集積回路上に配置されるＦＰＧＡ回路といったようなプログラム可能論理素子のためのプログラミング制御回路、電荷ポンプ(charge pump)回路、データ調整回路、自己クロック直列−並列変換を行なう並直列変換器（セリアライザ）／直並列変換器(デセリアライザ)（並直列変換(SERDES)）回路、工業規格バス回路（ＰＣIなど）のような、回路機能を含むことができるが、それらに限定されない。このような回路は当技術分野ではよく知られており、また一般に、成熟したプロセス技術を使って経済的に作られ、それにより追加的なコストの節約を提供する。
【００３１】
本発明による集積回路システムにおいては、図１および図３のような入手可能な複数の入／出力集積回路ダイが存在し、それぞれが種々の数、および／または、入／出力回路と入／出力パッドの形状を持っている。図２に示したような入手可能な複数の機能回路集積回路ダイも存在する。複数の入／出力集積回路ダイおよび複数の機能回路集積回路ダイのそれぞれの上にある一連の対面ボンディングパッドのパターンは、複数の入／出力集積回路ダイおよび複数の機能回路集積回路ダイが互いに結合できるように、お互いが結合されるよう配置される。当技術分野の当業者に理解できるように、少ない数の対面ボンディングパッドを持ったダイのパターンが、多くの配列を持っているダイの上の対面ボンディングパッドの一部と正確に結合するように向けることができるような配列パターンである限りは、結合される入／出力集積回路ダイと数機能回路集積回路ダイの上の対面ボンディングパッドの数は、同数である必要がない。これは完全に幾何学的配置についての事項であり、従って、少ない配列の対面ボンディングパッドのフットプリント(型）の、多い配列の対面ボンディングパッドのフットプリントの一部へのマッピングは、当技術分野の当業者にとって平凡なレイアウト事項である。
【００３２】
さて、図４を参照すると、これは、入／出力集積回路１０に対面ボンディングされる具体的な論理機能集積回路ダイ４０の拡大斜視図である。入／出力集積回路１０の上の対面ボンディングパッド２４は、論理機能集積回路ダイ４０の対面ボンディングパッド４４に整列される。論理機能集積回路ダイ４０の対面ボンディングパッド４４は図４では破線で示され、実際に入／出力集積回路ダイ１０最上部に面した論理機能集積回路ダイ４０の面に位置していることを示す。パッケージボンディングワイヤー８０は、当技術分野で知られているように、入／出力集積回路１０をパッケージ構成要素に接続するのに使われる。
【００３３】
本発明の実施形態と適用とを示し、説明したが、ここでの新規な概念から逸脱することなく、上記で言及したものよりさらに多くの変更が可能である、ということは、当業者には明白なことであろう。従って、本発明は、添付の特許請求の範囲の精神を除いては限定されない。
【図面の簡単な説明】
【００３４】
【図１】本発明の方式による集積回路システムに使うことができる入／出力集積回路ダイの具体的な平面図である。
【図２】本発明の方式による集積回路システムに使うことができる具体的な論理機能または他の機能の集積回路ダイの平面図である。
【図３】本発明の方式による集積回路システムに使うことができる追加の機能回路を含んだ他の具体的な入／出力集積回路ダイの平面図である。
【図４】本発明の方式による集積回路システムに使うことができる、具体的な入／出力集積回路、および論理機能または他の機能の集積回路ダイの斜視図である。
【符号の説明】
【００３５】
１０  入／出力回路集積回路ダイ
１２  入／出力パッド
１４  入／出力回路
１６  対面ボンディングパッド
１８、２０  電気接続部
２２  対面ボンディングパッド
２４  入／出力回路
２６  対面ボンディングパッド
２８  入／出力回路
３０、３２、３４  プログラミングレジスタ
４０  論理機能集積回路ダイ
４２  論理機能回路
４４  対面ボンディングパッド
５０  入／出力集積回路ダイ
５２  入／出力パッド
５４  入／出力回路
５６  対面ボンディングパッド
５８  構成レジスタ
６２、６４、６６、６８  回路ブロック
【図１】
2008515202.tif 000003
【図２】
2008515202.tif 000004
【図３】
2008515202.tif 000005
【図４】
2008515202.tif 000006
【国際調査報告】
2008515202.tif 000007
2008515202.tif 000008