(57)【要約】  この発明は、ソース−ドレインｃＭＯＳトランジスタの置換技術に関する。プロセスは、装置一式を利用して基板材料に窪みをエッチングして、その後、別のものに堆積することに関する。エッチングとその後の堆積とを、大気に曝すことなく、同じ反応器でなす方法が開示される。置換ソース―ドレインアプリケーション用のソース―ドレイン窪みのイン・サイチューエッチングは、現行のエックス・サイチューエッチングに対して幾らかの利点を提供する。トランジスタ駆動電流は、（１）ａｓエッチングされた表面が大気に曝されると、シリコンエピ層界面の汚染が削減されること、（２）エッチング窪みの形状に対する正確制御、により向上する。堆積は、選択的／非選択的方法を含む、様々な技術によりなされてもよい。ブランケット堆積の場合、性能重要領域のアモルファス堆積を避ける基準も提示される。【選択図】図１【特許請求の範囲】
【請求項１】
一の第１接合領域を形成すべく一のゲート電極の隣の一の基板の一の第１箇所と、前記基板に一の第２接合領域を形成すべく前記ゲート電極の隣の前記基板の一の異なる第２箇所とを除去する工程と、
前記第１接合領域と前記第２接合領域とに一の結晶質材料の一のエピタキシャル厚みを形成する工程とを含み、
前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの一の封止を破ることなく起こる、方法。
【請求項２】
前記除去する工程は、一の塩素ガス、一の塩酸ガス、一の水素ガス、および一の窒素ガスのうちの少なくともひとつでエッチングすることを含む、請求項１に記載の方法。
【請求項３】
前記除去する工程は、前記ゲート電極の隣の前記基板の一の第１側壁を前記第１接合領域内の前記基板の一の第１ベース表面に対して１２８度〜１２３度の間の一の角度で形成すべく、および、前記ゲート電極の隣の前記基板の一の第２側壁を前記第２接合領域内の前記基板の一の第２ベース表面に対して１２８度〜１２３度の間の一の角度で形成すべく、一の純粋塩素ガスで、エッチングすることを含む、請求項１に記載の方法。
【請求項４】
前記形成する工程は、前記第１側壁の表面および前記第２側壁の表面、および前記第１ベース表面および前記第２ベース表面に対して一のシリコン合金あるいはシリコン元素材料の一の厚みを化学結合すべく、一のシランガス、一のジシランガス、一のジクロロシランガス、一のゲルマンガス、および一のメチルシランガスのうちの少なくともひとつで選択的堆積を行うことを含む、請求項３に記載の方法。
【請求項５】
前記除去する工程および前記形成する工程は、一の化学気相成長法（ＣＶＤ）チャンバ、一のバッチ高真空（ＵＨＶ）ＣＶＤチャンバ、一のコールド・ウォールＵＨＶ  ＣＶＤチャンバ、一の低圧（ＬＰ）ＣＶＤチャンバ、一の高速熱的（ＲＴ）ＣＶＤチャンバ、一の減圧（ＲＰ）ＣＶＤチャンバ、一の大気圧（ＡＰ）ＣＶＤチャンバのうちのひとつの中で、前記チャンバが摂氏５００〜８００度の間の一の温度を持つとき、および１Ｅ−４Ｔｏｒｒ〜１０００Ｔｏｒｒの間の一の圧力である一の期間内に起こる、請求項１に記載の方法。
【請求項６】
一の基板の一のゲート電極の隣の一の第１基板表面の一の第１先端領域を形成すべく、前記基板の一の第１箇所を除去する工程と、
前記基板の前記ゲート電極の隣の一の第２基板表面の一の第２先端領域を形成すべく、一の基板の一の異なる第２箇所を除去する工程とを含み、
前記第１先端領域は、前記ゲート電極の一の底面に対して略５４．７度の一の角度を持つ一の第１切子面を規定し、前記第２先端領域は、前記底面に対して略５４．７度の一の角度を持つ一の第２切子面を規定する、方法。
【請求項７】
前記第１切子面および第２切子面は、通例のミラー指数命名法（Ｍｉｌｌｅｒ  ｉｎｄｅｘ  ｎｏｍｅｎｃｌａｔｕｒｅ）の面｛１，１，１｝を形成する、請求項６に記載の方法。
【請求項８】
前記除去する工程は、前記ゲート電極と前記基板の一の頂面との間に形成される一のゲート誘電体の一の底面の下にあり接触している前記第１切子面を形成することと、前記ゲート誘電体の前記底面の下にあり接触している前記第２切子面を形成することとを含む、請求項６に記載の方法。
【請求項９】
前記第１切子面は、前記ゲート電極と前記基板の一の頂面との間に形成される一のゲート誘電体の一の底面の下に形成される堆積材料から製造される一の第１先端を含み、前記第２切子面は、前記底面の下に形成される堆積材料から製造される一の第２先端を含む、請求項６に記載の方法。
【請求項１０】
前記基板は、シリコン、多結晶シリコン、単結晶シリコンのうちひとつの一の材料を含み、
前記形成する工程は、基板材料の一の格子間隔よりも大きい一の格子間隔を持つホウ素でドープされたシリコンゲルマニウム、および、基板材料の前記格子間隔よりも小さい一の格子間隔を持つリンでドープされたシリコンカーボン合金のうちのひとつの一の厚みを形成することを含む、請求項６に記載の方法。
【請求項１１】
前記形成する工程は、前記第１切子面と前記第２切子面との間の、前記基板の一のチャネルに一の圧縮性のひずみを生じさせるべく、ホウ素でドープされたシリコンゲルマニウムの一の十分な厚みを形成すること、および、前記第１切子面と前記第２切子面との間の、前記基板の一のチャネルに一の伸張性のひずみを生じさせるべく、リンでドープされたシリコンカーボン合金の一の十分な厚みを形成することのうちのひとつを含む、請求項１０に記載の方法。
【請求項１２】
一のプリント回路基板に、電気的および物理的に連結された一の半導体マイクロプロセッサを含むシステムであって、前記マイクロプロセッサは一のトランジスタを含み、前記トランジスタは、
一の基板と、
前記基板上の一のデバイスとを含み、前記デバイスは、
一のゲート電極の隣の一の単結晶シリコン基板内の一の第１接合領域と、
前記ゲート電極の隣の前記基板中の一の異なる第２接合領域と、
前記第１接合領域と前記第２接合領域との間の前記シリコン基板の一の頂面の上の一のゲート誘電体層とを含み、
前記ゲート電極の隣の前記第１接合領域の一の第１切子面は、前記ゲート誘電体の一の底面に対して５２度〜５７度の間の一の角度を規定し、前記ゲート電極の隣の前記第２接合領域の一の第２切子面は、前記底面に対して５２度〜５７度の間の一の角度を規定する、システム。
【請求項１３】
前記第１接合領域および前記第２接合領域は、前記頂面の下に一の深さを規定し、
前記システムは、前記第１接合領域および前記第２接合領域内に配置される一の材料をさらに含み、前記材料は前記深さの１０〜５０パーセントの間の一の距離で、前記頂面より優位である一の表面を持つ、請求項１２に記載のシステム。
【請求項１４】
一の基板内の一の第１接合領域内に一の結晶質材料の一の第１エピタキシャル厚みと、前記基板内の一の異なる第２接合領域内に一の結晶質材料の一の第２エピタキシャル厚みと、一のゲート電極の隣の前記第１接合領域および第２接合領域と、前記ゲート電極の上の一のアモルファス材料の一の等角的厚みとを同時に形成する工程と、
次に、前記アモルファス材料の一の厚みと、前記結晶質材料の一の厚みとを同時に除去する工程とを含む、方法。
【請求項１５】
一のアモルファス材料の前記等角的厚みを形成する一の速度は、結晶質材料の前記第１エピタキシャル厚みおよび第２エピタキシャル厚みを形成する一の速度よりも速く、結晶質材料の前記厚みを除去する一の速度は一のアモルファス材料の前記厚みを除去する一の速度より遅い、請求項１４に記載の方法。
【請求項１６】
前記同時に除去する工程は、前記アモルファス材料の一の残りの水平方向の厚みが前記結晶質材料の一の残りの垂直方向の厚みより薄くなるまで、前記アモルファス材料の一の厚みを除去することを含む、請求項１４に記載の方法。
【請求項１７】
前記同時に除去する工程は、前記アモルファス材料の一の残りの垂直方向の厚みが前記結晶質材料の一の残りの垂直方向の厚みより薄くなるまで、前記アモルファス材料の一の厚みを除去することを含む、請求項１４に記載の方法。
【請求項１８】
前記アモルファス材料の前記残りの厚みを除去する工程をさらに含む、請求項１７に記載の方法。
【請求項１９】
前記基板の一の表面は、前記基板の一の頂面を規定し、前記方法は、前記第１接合領域の一の表面と前記第２接合領域の一の表面が前記頂面よりも優位になるまで、前記同時に形成する工程と前記同時に除去する工程とを繰り返す工程をさらに含む、請求項１４に記載の方法。
【請求項２０】
０．８ナノメータ〜１．４ナノメータの結晶質材料の一の厚みを形成すべく、前記同時に形成する工程と前記同時に除去する工程とを５〜１０回繰り返す工程をさらに含む、請求項１４に記載の方法。
【請求項２１】
前記同時に形成する工程と前記同時に除去する工程とは、一の化学気相成長法（ＣＶＤ）チャンバ、一の超高真空（ＵＨＶ）ＣＶＤチャンバ、一の高速熱的（ＲＴ）ＣＶＤチャンバ、一の低圧（ＲＰ）ＣＶＤチャンバのうちのひとつの中で、前記チャンバの封止を破ることなく起こる、請求項１４に記載の方法。
【請求項２２】
前記同時に形成する工程と前記同時に除去する工程とは、同一の化学気相成長法チャンバ内で、摂氏５００〜７５０度の間の一の温度で、且つ１２〜１８Ｔｏｒｒの間の一の圧力で起こる、請求項１４に記載の方法。
【請求項２３】
前記同時に除去する工程は一の塩酸ガスでエッチングをすることを含み、
前記同時に形成する工程は、トリシランの導入、モノメチルシランの導入による、前記結晶質およびアモルファス材料の非選択的化学気相成長法を含む、請求項１４に記載の方法。
【請求項２４】
前記同時に形成する工程は、基板材料に一のひずみを生じさせる目的上十分な、基板材料の一の格子間隔とは異なる一の格子間隔を持つ一の結晶質材料の一のエピタキシャル厚みを堆積することを含む、請求項１４に記載の方法。
【請求項２５】
前記同時に形成する工程は、基板材料に一の伸張性ひずみを生じさせる目的上十分な、一の結晶質でリンによりドープされたシリコンカーボン合金材料の一のエピタキシャル厚みを堆積することを含む、請求項１４に記載の方法。
【請求項２６】
一の結晶質材料の前記エピタキシャル厚みは、０．１３パーセント〜２．０パーセントの間の一の置換型炭素濃度と、１立方センチメータにつき５Ｅ１３アトム（ａｔｏｍｓ／ｃｍ３）〜５Ｅ２０ａｔｏｍｓ／ｃｍ３の一のリン濃度とを持つ一のシリコン材料とを持つ、請求項１４に記載の方法。
【請求項２７】
前記同時に除去する工程は、前記第１接合領域の近傍の前記基板の一の第１側壁表面と、前記第２接合領域の近傍の前記基板の一の第２側壁表面とから、一のアモルファス材料の前記等角的厚みを除去することを含み、
前記同時に形成する工程は、前記第１側壁表面の直近の一の第１先端領域と、前記第２側壁表面の直近の一の第２先端領域とを満たす目的上十分な、一の結晶質のリンを含むシリコンカーボン合金材料の一のエピタキシャル厚みを堆積することを含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
回路デバイスおよび回路デバイスの製造および構造である。
【背景技術】
【０００２】
基板上の回路デバイス（半導体（例えばシリコン）基板上の集積回路（ＩＣ）トランジスタ、抵抗器、コンデンサ、など）における性能の改善は、典型的にこれらデバイスの設計、製造、および操作中に考慮される主要な要因である。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）などにおけるように、金属酸化膜半導体（ＭＯＳ）トランジスタデバイスの設計、製造あるいは形成中には、Ｎ型ＭＯＳデバイス（ｎ−ＭＯＳ）チャネル中の電子の移動を増加させ、Ｐ型ＭＯＳデバイス（ｐ−ＭＯＳ）チャネルにおける正電荷を帯びた正孔の移動を増加させることがしばしば望ましい。デバイス性能評価における重要なパラメタは任意の設計電圧で供給される電流である。このパラメタは一般にトランジスタ駆動電流あるいは飽和電流（ＩＤｓａｔ）と称される。駆動電流は、トランジスタのチャネル移動度および外部抵抗を含む要因に影響される。
【０００３】
チャネル移動度は、トランジスタのチャネル領域内のキャリア（正孔および電子）の移動度のことを言う。キャリア移動度の増加は、任意の設計電圧およびゲート長における駆動電流の増加と直接換言できる。キャリア移動度はチャネル領域のシリコン格子にひずみ（ｓｔｒａｉｎ）をかけることで増加させることができる。ｐ−ＭＯＳデバイスにおいては、キャリア移動度（つまり、正孔移動度）は、トランジスタのチャネル領域において圧縮性のひずみを（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）生成することで強化される。ｎ−ＭＯＳデバイスにおいては、キャリア移動度（つまり、電子移動度）は、トランジスタのチャネル領域において伸張性のひずみを（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）を生成することで強化される。
【０００４】
駆動電流はさらに（１）オーム接点（金属から半導体へ、および半導体から金属へ）に関する抵抗、（２）ソース／ドレイン領域そのもの内の抵抗、（３）チャネル領域とソース／ドレイン領域との間の領域（先端領域）の抵抗、および（４）最初の基板エピ層界面の位置における不純物（炭素、窒素、酸素）汚染による界面抵抗、を含むその他の要因によっても影響を被る。これら抵抗の合計も、一般に外部抵抗と称される。
【０００５】
従前の先端（典型的にソース・ドレイン・エクステンションとも称される）領域製造は、ゲート・スペーサ誘電体層製造前に、ドーパント注入によりなされる。ドーパントの位置は基板の頂面付近に集中している。このドーパントの狭い帯は高い広がり抵抗に繋がり、電流の流れをチャネルからサリサイド接触に制限する。目下の技術水準の置換ソース・ドレインアーキテクチャでは、窪みの形状は良くなっているが、広がり抵抗に関しては依然、完全に最適化できていない。
【発明を実施するための最良の形態】
【０００６】
局所的にひずみをかけるトランジスタチャネル領域はＭＯＳトランジスタのチャネル領域にひずみを与える材料を用いて、ソースおよびドレイン領域に選択的エピタキシャル堆積を行うことで達成することができる。このようなプロセスの流れは、エッチング反応器を利用する一プロセス処理において、トランジスタのソース―ドレイン領域から基板材料をエッチングしてもよい。その後の処理において、除去された材料を堆積反応器内でＳｉ合金材料に置き換えてもよい。エッチング反応器および堆積反応器は物理的に異なり別個であってもよい。従い、Ｓｉ合金堆積プロセス開始前に、基板はエッチング反応器から取り出され、大気圧環境に曝されねばならない。Ｓｉ合金は純粋なＳｉあるいはＳｉ１−ｘＧｅｘあるいはＳｉ１−ｘＣｘであってよく、非ドープであってもよいし、あるいはｐ型あるいはｎ型のドーパントでドープされていてもよい。堆積プロセスは選択的でも非選択的でもよい。ここで提供する実施形態によると、エッチング反応器および堆積反応器は物理的に同じであってもよい。
【０００７】
例えば図１は、ウェル、ゲート誘電体、ゲート電極、および先端材料を持つ基板の部分の概略断面図である。図１は、ウェル１２４の上方の基板１２０の頂面１２５に形成されたゲート誘電体１４４を持つ基板１２０を含む装置１００を示す。ゲート電極１９０はゲート誘電体１４４上に形成されていて、側面にスペーサ１１２および１１４が形成されている。エッチングマスク１４２はゲート電極１９０上に形成される。さらに電気絶縁材料１３０が周囲領域１２８からウェル１２４を電気的に絶縁すると示されている。表面１７０および表面１８０がゲート電極１９０に隣接すると示されている。装置１００、および上述されたその部材は、一以上のプロセスチャンバを伴う半導体トランジスタ製造プロセスなどでさらに加工されて、ｐ−ＭＯＳあるいはｎ−ＭＯＳトランジスタのパーツとなってもよい（例えば、ＣＭＯＳデバイスのパーツなど）。
【０００８】
例えば、基板１２０は、シリコン、多結晶シリコン、単結晶シリコンを含んでも、それから形成されても、それで堆積されても、それから成長させられてもよい。あるいはシリコンウェハなどのシリコンベースあるいは基板を形成する他の様々な適切な技術を利用してもよい。例えば、実施形態によると、基板１２０は、１００オングストローム〜１０００オングストロームの純粋シリコンの厚みを持つ単結晶シリコン基板基材を成長させることで形成されてもよい。あるいは、基板１２０は、ＣＶＤなどにより２マイクロメータの厚みの厚みを形成すべく、様々な適切なシリコンあるいはシリコン合金材料の十分な化学気相成長法（ＣＶＤ）により形成されることで１〜３マイクロメータの厚みの厚みを持つ材料層を形成してもよい。また、基板１２０は、緩和されたあるいは非緩和の、グレードされた、あるいは非グレードのシリコン合金材料であってもよいと考えられる。
【０００９】
図１に示すように、基板１２０は、基板１２０形成中あるいは形成後にドーピング基板１２０により形成される電気的に正の電荷を持つＰ型材料上の電気的に負の電荷を持つＮ型ウェルなどの、ウェル１２４を含む。特に、ウェル１２４を形成するには、頂面１２５はｐ−ＭＯＳトランジスタ（ＣＭＯＳデバイスのｐ−ＭＯＳデバイスなど）のＮ型ウェルを形成するリン、ヒ素、および／またはアンチモンでドープされてもよい。ここで記載されるドーピングは、例えば、上述のドーパントのイオンあるいは原子を、材料（基板１２０あるいは基板１２０の中／上に形成される材料など）に注入するなどの、アングルド・ドーピング（ａｎｇｌｅｄ  ｄｏｐｉｎｇ）により遂行してもよい。例えば、ドーピングはイオン「銃」あるいはイオン「注入機」により、基板表面に超高速イオンを衝突させて、ドープされた材料を形成するイオン注入を含んでもよい。加速したイオンは材料の表面を貫通、あるいは下の材料に拡散して、ドープされた材料の深さを形成してもよい。例えば、マスクを非選択の一領域あるいは複数の領域上に配置して、ドーパントが前記非選択の一領域あるいは複数の領域へ侵入するのを妨げながら、一方でドーパントをウェル１２４へドープさせることなどにより、頂面１２５を選択的にドープしてもよい。
【００１０】
この他にも、ウェル１２４を形成するには、頂面１２５をホウ素および／またはアルミニウムでドープして、ｎ−ＭＯＳトランジスタ（例えば、ＣＭＯＳデバイスのｎ−ＭＯＳデバイス）のＰ型ウェルを形成してもよい。
【００１１】
従い、ウェル１２４はトランジスタデバイスの「チャネル」を形成するのに適した材料であってもよい。例えば、トランジスタデバイスチャネルは頂面１２５の下方、および表面１７０および１８０の間にあるウェル１２４の材料の一箇所として規定されてよく、あるいは表面１７０および１８０の隣に形成される接合、それらの消費箇所、および／またはそれらを含む接合であってもよい。
【００１２】
図１は、ウェル１２４と周囲領域１２８との間の電気絶縁材料１３０を示す。材料１３０は様々な適切な電気絶縁材料、および周囲領域１２８からウェル１２４を電気的に絶縁するのに十分な構造であってもよい。例えば、周囲領域１２８は隣のあるいは関連のトランジスタデバイスのウェル領域であってもよい。詳しくは、材料１３０は、ｐ−ＭＯＳデバイスのＮ型ウェル（例えば、ウェル１２４がＮ型ウェルを持つ箇所）と基板１２０の他の領域との間に形成され、Ｎ型ウェルをその他の領域から電気的に絶縁する、浅いトレンチ絶縁（ＳＴＩ）であってもよい。同様に、材料１３０はｎ−ＭＯＳデバイスのＰ型ウェル（例えば、ウェル１２４がＰ型ウェルである箇所）と基板１２０の他の領域との間に形成されるＳＴＩであってもよい。従い、材料１３０はウェル１２４を基板１２０の他の領域から絶縁して、頂面１２５上に形成されるトランジスタの機能を提供してもよい（例えば、ウェル１２４と対になっている関連デバイスの隣接ウェルからウェル１２４を絶縁してＣＭＯＳデバイスを形成する）。一例においては、ウェル１２４がＮ型ウェルである箇所において、領域１２８の一つは、頂面１２５に形成されるｐ−ＭＯＳデバイスと対になったｎ−ＭＯＳデバイスの関連Ｐ型ウェルであり、ＣＭＯＳデバイスを形成してもよい。あるいは、ウェル１２４がＰ型ウェルである箇所において、領域１２８の一つは、頂面１２５に形成されるｎ−ＭＯＳデバイスと対になったｐ−ＭＯＳデバイスの関連Ｎ型ウェルであり、ＣＭＯＳデバイスを形成してもよい。材料１３０は材料１３０上に位置する材料層にドーピングすることで形成されてよく、および／またはウェル１２４形成の前あるいは前に形成されてもよい。
【００１３】
図１に示すように、ゲート誘電体１４４は幅Ｗ２を持つ。ゲート電極１９０はゲート誘電体１４４上に幅Ｗ１で形成されると示されている。ゲート誘電体１４４の厚みは頂面１２５のトポグラフィに沿うように幅Ｗ２沿いに全域に亘り大体一貫していてもよい。さらには、ゲート誘電体１４４は比較的高い誘電率（例えば、二酸化ケイ素（ＳｉＯ２）の誘電率以上の誘電率）を持つ材料により、あるいは比較的低い誘電率を持つ材料により形成されてもよい。ゲート誘電体１４４の厚みは１〜５ナノメータの厚みであってもよい。ゲート誘電体１４４はＣＶＤ、原子層堆積（ＡＬＤ）、ブランケット堆積、選択的堆積、エピタキシャル堆積、超高真空（ＵＨＶ）ＣＶＤ、高速熱的（ＲＴ）ＣＶＤ、低圧（ＲＰ）ＣＶＤ、分子線エピタキシー（ＭＢＥ）などの堆積法、および／または、その他の適切な成長、堆積、あるいは形成プロセスにより形成されてもよい。ゲート誘電体１４４は装置１００に適切なＰ型仕事関数を持っていてもよい（例えば装置１００がｐ−ＭＯＳデバイスである場合）。あるいは、ゲート誘電体１４４は装置１００に適切なＮ型仕事関数を持っていてもよい（例えば装置１００がｎ−ＭＯＳデバイスである場合）。詳しくは、ゲート誘電体１４４は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、酸化ジルコニウム（ＺｒＯ）、炭素ドープ酸化物（ＣＤＯ）、立方晶窒化ホウ素（ＣＢＮ）、リンケイ酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）（ＰＳＧ）、窒化ケイ素（Ｓｉ３Ｎ４）、フッ素系ケイ酸ガラス（ＦＳＧ）、炭化ケイ素（ＳｉＣ）などの誘電体により形成されてもよい。
【００１４】
ゲート電極１９０は、ゲート誘電体１４４の形成について上述したプロセスなどにより、形成することができる。さらには、ゲート電極１９０はシリコン、多結晶シリコン、結晶シリコン、および／または様々な他の適切なゲート電極材料などの、様々な半導体あるいは伝導体材料で形成されてもよい。さらに、ゲート電極１９０は形成中あるいは形成後にドープされてもよい。例えばゲート電極１９０は、ホウ素および／またはアルミニウムでドープされることで電気的に正の電荷を持つｐ型ゲート電極を形成してもよい（例えば、ＣＭＯＳデバイスの一部であってもよいｐ−ＭＯＳデバイスについて）。逆に、ゲート電極１９０は、リン、ヒ素、および／またはアンチモンでドープされて、電気的に負の電荷を持つｎ型ゲート電極を形成してもよいと思われる（例えば、ＣＭＯＳデバイスの一部であってもよいｎ−ＭＯＳｎ−ＭＯＳデバイスについて）。
【００１５】
ゲート電極１９０はｐ−ＭＯＳあるいはｎ−ＭＯＳデバイスにつき適切な厚みを持ってもよい（装置１００がｐ−ＭＯＳあるいはｎ−ＭＯＳデバイスである場合など）。例えば、ゲート電極１９０は基板１２０上に形成されるトランジスタに、０．１〜０．５ボルトの閾値「ＯＮ」電圧を持たせるような厚みを持っていてもよい。場合によっては、ゲート電極１９０は例えば、１５０〜２０００オングストローム（１５〜２００ナノメータ（ｎｍ））の厚みを持ってもよい。ゲート電極１９０は、ｐ−ＭＯＳデバイスのゲート電極に対応する仕事関数を持っていてもよい（例えば、装置１００がｐ−ＭＯＳデバイスの場合）。あるいは、ゲート電極１９０は、ｎ−ＭＯＳデバイスのゲート電極に対応する仕事関数を持っていてもよい（例えば、装置１００がｎ−ＭＯＳデバイスの場合）。
【００１６】
図１はゲート電極１９０およびゲート誘電体１４４の表面に形成されたスペーサ１１２およびスペーサ１１４を示している。詳しくは、スペーサ１１２およびスペーサ１１４はゲート電極１９０の側壁表面、およびゲート誘電体１４４の頂面（基板１２０とは反対側の表面）に形成されてもよい。スペーサ１１２、１１４は、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素（ＳｉＯ２）、および／または様々な他の適切な半導体デバイススペーサ材料で形成されてもよい。
【００１７】
図１はさらに、ゲート電極１９０上に形成されるエッチングマスク１４２を示す。エッチングマスク１４２は窒化ケイ素（Ｓｉ３Ｎ４）から形成される「ハード」マスクであってよく、上述のゲート誘電体１４４を形成する目的の他の材料であってもよい。例えば、エッチングマスク１４２はゲート電極１９０、ゲート誘電体１４４および／またはスペーサ１１２、１１４を形成するときに利用されてもよい。詳しくは、マスク１４２の形状に対応する箇所、あるいはマスク１４２の周辺領域は、マスク１４２をエッチングストップとして利用して、上からエッチングにより除去してもよい。
【００１８】
例えば、スペーサ１１２、１１４は先ず、ゲート誘電体１４４について上述した誘電体材料と類似した誘電体材料を基板１２０の表面、ゲート電極１９０の側壁表面、頂面エッチングマスク１４２に沿って等角的に堆積することで形成されてもよい。そして、形成されたあるいは堆積された誘電体材料はパターニングおよびエッチングされて、スペーサ１１２、１１４を作成してもよい。
【００１９】
実施形態によると、表面１７０および表面１８０などにおける、ウェル１２４および基板１２０の箇所が削除されることで、ゲート電極１９０の隣の基板１２０の接合領域が形成されてもよい。例えば、ゲート電極１９０の隣の接合は、基板１２０の表面１７０、１８０の数箇所を除去して基板１２０に接合領域あるいは窪みを形成して、その後接合材料を接合領域に形成あるいは堆積することで形成されてもよい。このような除去は、接合領域がゲート誘電体１４４の下に広がるように「ソース―ドレイン窪み」エッチングを含んでもよい。
【００２０】
例えば、図２は、先端領域を持つ接合領域の形成後の図１の概略基板である。図２は、ゲート電極１９０の隣の基板１２０の表面１７０に形成される窪み、及びゲート誘電体１４４の底面の下のソース―ドレイン窪みのような、接合領域２７０を示す。同様に、図２は、ゲート電極１９０の隣の基板１２０の表面１８０に形成される窪み、及びゲート誘電体１４４の底面の下のソース―ドレイン窪みのような、接合領域２８０を示す。
【００２１】
接合領域２７０は基板表面２２２（例えば、接合領域２７０のベース表面）、切子面２２０、および先端領域２７６を規定する。先端領域２７６は切子面２２０とゲート誘電体１４４の底面との間にある。例えば、先端領域２７６は、切子面２２０とゲート誘電体１４４の底面との間に角度Ａ１を持つ切子面２２０を規定すると言うことができる。同様に、接合領域２８０は基板表面２３２、切子面２３０、及び先端領域２８６を規定する。先端領域２８６は切子面２３０とゲート誘電体１４４との間に在る。先端領域２８６は、切子面２３０とゲート誘電体１４４の底面との間に角度Ａ２を持つ切子面２３０を規定すると言える。
【００２２】
実施形態によると、好ましい角度Ａ１および／またはＡ２は５２度〜５７度の角度であってもよい。例えば、角度Ａ１、Ａ２は双方とも、略５２度、５３度、５４度、５４．７度、５４．７４度、５４．７３９１３７度、５４．８度、５５度、５６度であってもよい。この角度範囲は、従来のミラー指数命名法（Ｍｉｌｌｅｒ  ｉｎｄｅｘ  ｎｏｍｅｎｃｌａｔｕｒｅ）を利用して示される、｛１１１｝面族の配置に略対応する。代替的実施形態では、角度Ａ１、Ａ２が０度〜９０度の範囲にあるようになっており、ここにリストした好ましい範囲が除外されている。
【００２３】
実施形態によると、先端領域２７６、２８６はスペーサ１１２、スペーサ１１４、および／またはゲート電極１９０の下に延びてもよい。例えば、先端領域２７６、２８６は、０より大きい幅などの、幅Ｗ２に等しい幅から、幅Ｗ２より小さい幅までの、ゲート誘電体１４４の底面下に頂面１２５沿いに延びてもよい。従い、切子面２２０、２３０は基板１２０の頂面１２５の隣のゲート誘電体１４４の底面に接触して、切子面２２０、２３０間の頂面１２５下のチャネルを形成してもよく（例えば、装置２００に形成されるトランジスタのチャネル）、ここで切子面２２０、２３０は各々、ゼロと幅Ｗ２の半分の間の距離でゲート誘電体１４４の下に延びていてもよい。従い、スペーサ１１２、スペーサ１１４、および／またはゲート電極１９０の下のゲート誘電体１４４の底面に接するよう、ゲート誘電体１４４の底面に接触し、その下に延びる切子面２２０、２３０を形成するように基板１２０の数箇所を除去してもよい。
【００２４】
接合領域２７０および／または２８０は、上面１２５の下に８００オングストローム〜１３００オングストロームの深さを持ってもよいと考えられる。さらには、接合領域２７０および／または２８０は、トランジスタデバイス（例えば、ＣＭＯＳデバイスのｐ−ＭＯＳあるいはｎ−ＭＯＳデバイス）の接合を形成すべく、これら領域に材料を堆積するのに適した幅あるいは寸法を持ってもよい。
【００２５】
接合領域２７０および／または２８０は「ソース―ドレイン領域」あるいは「拡散領域」と称することができる。また、適切な材料が接合領域２７０、２８０に形成、堆積、あるいは成長されるとき、生じる材料は「接合」「ソース」「ドレイン」「拡散領域」として称することができる。
【００２６】
実施形態によると、接合領域２７０、２８０は基板１２０の、表面１７０および１８０におけるような望ましくない箇所を除去することで形成することができる。例えば、第１操作中、フォトレジストを利用して除去すべきハードマスクの領域（例えば、図１の装置１００の上方のハードマスク層）を規定する、二つの操作をパターニングするプロセスが利用されてもよい。これらハードマスク領域はその後エッチングで取り除かれる。このエッチングの後で、フォトレジストが除去され、窪みエッチングを施して基板１２０の望ましくない箇所を除去することで接合領域２７０、２８０を形成する（残りのハードマスクで被覆されていない、望ましくない露出箇所をエッチングで除去する）。エッチングストップ、誘電体材料、フォトレジスト、あるいはマスキングおよびエッチング処理に適した他の材料（例えば、負のフォトレジストマスク、正のフォトレジストマスク、二酸化ケイ素（ＳｉＯ２）、あるいは窒化ケイ素（Ｓｉ３Ｎ４））を利用するフォトリソグラフィーパターニングも、図２に示すように、接合領域２７０、２８０を形成すべくソース―ドレイン窪みエッチングを施す間に保護したい領域を規定するのに利用されてもよい。
【００２７】
表面１７０、１８０などの基板１２０の望ましくない箇所を除去することで接合領域２７０、２８０を形成するのに適した非プラズマエッチングケミストリーには、塩素（Ｃｌ２）、塩酸（ＨＣＩ）、フッ素（Ｆ２）、臭素（Ｂｒ２）、ＨＢｒおよび／または、基板１２０の箇所を除去することのできる他のエッチングプロセスが含まれる。ＳＦ６、ＮＦ３などのケミストリーを含むプラズマエッチングは、代替実施形態として可能性がある。今日入手できる典型的なエピタキシャル堆積装置の種類は（例えば、チャンバあるいは反応器）は、上述の非プラズマエッチングを、少ない修正で、あるいは修正なしに行うことができる。上述のプラズマエッチングができるようになる変更、および同じ反応器内でのＣＶＤ堆積もできるが、ハードウェアに対して多大な複雑性が加わる（例えば、チャンバあるいは反応器）。
【００２８】
接合領域２７０、２８０をエッチングするのに適したチャンバには、ＣＶＤチャンバ、ＡＬＤチャンバ、ＵＨＶＣＶＤチャンバ、ＲＴＣＶＤチャンバ、ＲＰＣＶＤチャンバ、ＭＢＥチャンバ、「バッチ」ＵＨＶ  ＣＶＤチャンバ、コールド・ウォール（ｃｏｌｄ  ｗａｌｌ）ＵＨＶ  ＣＶＤチャンバ、大気圧（ＡＰ）ＣＶＤチャンバ、低圧（ＬＰ）ＣＶＤチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【００２９】
さらに、接合領域２７０、２８０を形成するエッチングは、「コールド・ウォール」あるいは「ホット・ウォール」内において、１Ｅ−４Ｔｏｒｒ〜１，０００Ｔｏｒｒの圧力（例えば、１Ｅ−３、１Ｅ−２、０．１、１．０、１０、１００、１０００Ｔｏｒｒのうちの一つの十進範囲（ｄｅｃｉｍａｌ  ｒａｎｇｅ）の圧力で）でなされてもよい。また、接合領域２７０、２８０を形成するエッチングは、例えば摂氏５００〜９００度の、典型的なエピタキシャルシリコン合金堆積温度で行われてもよい。「コールド・ウォール」反応器は、堆積あるいはエッチング中に室温である容器壁を持つ反応器として記すことができる。「コールド・ウォール」反応器の容器壁は、金属から製造されてもよい。または、「ホット・ウォール」反応器の容器壁が、堆積あるいはエッチング中に室温より高い温度である、石英あるいは他のセラミックから製造されてもよい。
【００３０】
例えば、接合領域２７０、２８０は、塩素（Ｃｌ２）、塩酸（ＨＣＩ）、水素（Ｈ２）、および／または、窒素（Ｎ２）を含む混合物を含むことのできるエッチャントガスで、基板１２０の箇所を除去あるいはエッチングすることで形成されてもよい。詳しくは、上述のガスのうちの一以上を含むエッチャントあるいはガスは、装置１００が収納されるチャンバ内に、一分につき５標準立方センチメータ（ＳＣＣＭ）〜１０ＳＣＣＭの速度で、摂氏５００度〜摂氏８００度（例えば、摂氏５００、５２５、５４０、５５０、５６０、５７５、６００、６２５、６５０、６７５、７００、７５０、８００度）の温度で、３０〜９０分間（例えば、３０、３５、４０、４５、５０、５５、６０、６５、７５、８５、９０分間）流入されて、基板１２０の表面１７０、１８０の箇所をエッチングしてもよい。実施形態によると、接合領域２７０および／または２８０は、３Ｅ−３Ｔｏｒｒ〜７Ｅ−３Ｔｏｒｒの間（例えば、３Ｅ−３、３．５Ｅ−３、４Ｅ−３、４．５Ｅ−３、５Ｅ−３、５．５Ｅ−３、６Ｅ−３、６．５Ｅ−３、７Ｅ−３）の圧力で形成されてもよい。場合によっては、塩素ガスを利用して、上述のチャンバ内で接合領域２７０、２８０を、摂氏６５０度の温度で３Ｅ−３Ｔｏｒｒ〜７Ｅ−３Ｔｏｒｒの間の圧力で、および３００ミリメータ（ｍｍ）ＵＨＶ  ＣＶＤコールド・ウォール単一ウェハ反応器でエッチングすることもある。
【００３１】
例えば図３Ａは、接合を形成すべく接合領域に材料の厚みを形成した後の図２の基板を示す。図３Ａは、接合領域２７０に材料３７０が形成され、接合領域２８０に材料３８０が形成された装置３００を示す。材料３７０および／または材料３８０は、接合、ソース、ドレイン、あるいは拡散領域として記載されてもよい。さらには、材料３７０は、基板１２０の頂面１２５よりも優位の接合頂面３７２を有すよう形成されてもよい。詳しくは、材料３７０は基板１２０の材料の格子間隔よりも大きな格子間隔を持つシリコンゲルマニウム材料の厚みを持ってもよい。同様に、材料３８０も、頂面１２５よりも優位の接合頂面３８２を持つよう形成されてもよい。例えば、材料３７０は、結晶質シリコンゲルマニウム合金、ゲルマニウム、あるいはシリコン材料（例えばＳｉＸＧｅ１−ＸなどのＳｉＧｅ）のエピタキシャル厚みを持つ厚みＴ４であってよい（ここで寸法および／または厚みＴ４は、基板１２０に圧縮性のひずみを起こすのに十分である）。材料は純粋でも、ｐ型ドーパントにドープされていてもよい（ＢおよびＡｌなど）。または、材料３７０は結晶質シリコンカーボン合金材料（例えばＳｉＸＣ１−Ｘ）のエピタキシャル厚みを持つ厚みＴ４であってよい（ここで寸法および／または厚みＴ４は、基板１２０に伸張性のひずみを起こすのに十分である）。材料は純粋でも、ｎ型ドーパントにドープされていてもよい（ＰおよびＡｓ、Ｓｂなど）。例えば、材料３７０は基板１２０の格子間隔よりも小さい格子間隔を持つシリコンカーボン合金（ＳｉＸＣ１−Ｘ）の厚みであってもよい。同様に、材料３８０は、寸法および／または厚みＴ５が基板１２０にひずみを起こすのに十分である、結晶質シリコンゲルマニウム合金（ＳｉＸＧｅ１−Ｘ）のエピタキシャル厚みの厚みＴ５を持っていてもよい。
【００３２】
例えば、図３Ａに示すように、材料３７０は頂面１２５下の基板１２０の箇所に対して圧縮性のひずみ３７４を生じさせることができ、材料３８０は基板１２０の同じ箇所に対して圧縮性のひずみ３８４を生じさせることができる。故に、ひずみ３７４は圧縮性のひずみ３９２を生じさせることができ、ひずみ３８４は圧縮性のひずみ３９４を材料３７０と材料３８０との間の基板１２０のチャネル内に生じさせることができる（例えば、接合領域２７０、２８０、および装置３００のチャネル内に形成されるｐ型接合材料の間の圧縮性のひずみ、ここで装置３００はｐ−ＭＯＳデバイス）。圧縮性のひずみ３９２、３９４は、材料３７０と材料３８０との間のキャリア移動性（例えば、ウェル１２４のチャネルの正孔の移動性）を増すのに足る、切子面２２０と２３０との間のひずみであってもよいことが理解されよう。つまり、基板１２０内のチャネルは、基板１２０の材料の格子間隔よりも大きい材料３７０および／または材料３８０の格子間隔が引き起こす圧縮性のひずみ下にあってもよい（例えば、ここで材料３７０および材料３８０はシリコンゲルマニウム合金材料である）。
【００３３】
別の例においては、材料３７０および材料３８０は伸張性のひずみを装置３００のチャネルに生じさせてもよい（例えば、ひずみ３７４、３８４、３９２、３９４の方向を逆にする場合）。この場合、装置３００のチャネルの伸張性のひずみは、装置３００がｎ−ＭＯＳデバイスである場合、材料３７０と材料３８０との間のキャリア移動性（ウェル１２４のチャネル内の電子の移動性）を増すのに足る、切子面２２０と２３０との間のひずみであってもよい。対応して、基板１２０内のチャネルは、基板１２０の新たな材料の格子間隔より大きい、材料３７０および／または材料３８０の格子間隔が引き起こす伸張性のひずみ下にあってもよい（例えば、これら材料はシリコンカーボン合金である）。
【００３４】
材料３７０および材料３８０は化学気相成長法あるいはゲート誘電体１４４を形成する上述の他のプロセスにより堆積されてもよい。例えば、材料３７０および材料３８０は、接合領域２７０、２８０形成目的のおよびゲート誘電体１４４形成目的の、上述のチャンバ内に形成されてもよい。材料３７０および３８０を形成、成長、あるいは堆積するのに適したチャンバは、シリコンベースの要素あるいは合金のフィルムの選択的堆積ができる装置を含む。例えば、材料３７０および材料３８０を形成するのに適したチャンバのなかには、ＣＶＤチャンバ、ＡＬＤチャンバ、ＵＨＶＣＶＤチャンバ、ＲＴＣＶＤチャンバ、ＲＰＣＶＤチャンバ、ＭＢＥチャンバ、「バッチ」ＵＨＶ  ＣＶＤチャンバ、コールド・ウォールＵＨＶ  ＣＶＤチャンバ、大気圧（ＡＰ）ＣＶＤチャンバ、低圧（ＬＰ）ＣＶＤチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【００３５】
適した堆積技術には、シリコンウェハ上の水素化物あるいは塩素処理された水素化物の前駆ガスの熱分解が含まれる。堆積圧力は１Ｅ−４Ｔｏｒｒ〜１０００Ｔｏｒｒであってもよい（例えば、１Ｅ−３、１Ｅ−２、０．１、１．０、１０、１００、あるいは１０００Ｔｏｒｒのうちの一つの十進範囲内の圧力）。堆積はコールド・ウォールあるいはホット・ウォール反応器内で起こってもよい。詳しくは、材料３７０、３８０はシラン、ジシラン、ジクロロシラン、および／またはメチルシランガスの選択的堆積により接合領域２７０および２８０の表面にシリコン合金あるいはシリコン元素材料の厚みを化学結合してそこに接合を形成することで形成されてもよい。代替的実施形態においては、これはトリシランをシリコン前駆体として、および下記と同じ合金およびドーパント前駆ガスを使用することで行われてもよい。
【００３６】
あるプロセスには、堆積が３００ｍｍエピタキシャルＵＨＶ  ＣＶＤコールド・ウォール単一ウェハ反応器において行われるものがある。材料３７０、３８０を形成するのに適切な温度は、３００Ｅ−３Ｔｏｒｒ〜７Ｅ−３Ｔｏｒｒ（例えば、３Ｅ−３、３．５Ｅ−３、４Ｅ−３、４．５Ｅ−３、５Ｅ−３、５．５Ｅ−３、６Ｅ−３、６．５Ｅ−３、７Ｅ−３）の圧力において、室温、摂氏５００〜８００度の温度が含まれる。幾らかの例においては、材料３７０および３８０は、一分につき７標準立方センチメータ（ＳＣＣＭ）〜２０ＳＣＣＭのジシランを導入、および１０ＳＣＣＭ〜３００ＳＣＣＭのメチルシランを導入することで形成される。例えば、厚みＴ４および／またはＴ５は１０００オングストローム〜１５００オングストロームの厚みであってもよい（１０５０、１１００、１１５０、１２００オングストロームの厚みなど）。
【００３７】
材料３７０および３８０は形成中にドープされても、および／または形成後にドープされてもよい。幾らかの実施形態においては、材料３７０および／または３８０は、シリコン前駆体の流れがゲルマン、メチルシラン、アセチレン、ジボラン、塩化ホウ素、ホスフィン、アルシン、および／またはスチビンにより追従される堆積中に、合金化されてもドープされてもよい。例えば、形成中あるいは形成後には、材料３７０および３８０は、ホウ素および／またはアルミニウムなどによりドープされ電気的に正の電荷を持つＰ型接合材料を形成してもよい。一実施形態においては、材料３７０および材料３８０はホウ素および／またはアルミニウムによりドープされたエピタキシャル結晶質シリコンゲルマニウム合金材料として接合領域２７０および２８０に形成され、その後追加的なホウ素および／またはアルミニウムによりドープされてもよい。
【００３８】
あるいは、形成中および／または形成後に、材料３７０および３８０は、電気的に負の電荷を持つＮ型接合材料を形成するリン、ヒ素、および／またはアンチモンなどでドープされてもよい。一実施形態においては、材料３７０および３８０は、接合領域２７０および２８０に形成されるシリコンカーボン合金エピタキシャル結晶質材料であってよく、その後追加的なリン、ヒ素、および／またはアンチモンでドープされてもよい。
【００３９】
故に、材料３７０および３８０は、ｐ−ＭＯＳについては（ＳｉＸ（Ｇｅ）１−Ｘ：（Ｂ，Ａｌ）、およびｎ−ＭＯＳについてはＳｉＸＣ１−Ｘ：（Ｐ，Ａｓ，Ｓｂ）であってもよい。材料３７０および３８０形成に続いて、装置３００はアニーリングなどの熱処理にかけられてもよい。
【００４０】
さらに、幾らかの実施形態によれば、接合領域２７０および２８０の形成、および、材料３７０および材料３８０の形成、堆積、あるいは成長は、同じチャンバ、同じ反応器で、同じ圧力、同じ温度下で、同じ設定で、および／または一チャンバあるいは反応器でそのチャンバあるいは反応器の封止あるいは真空状態を壊すことなく起こってもよい。プロセスは、最初にエッチングガスを流す一式のプロセスおよび、その後になされる堆積ガスを流す一式のプロセスを含む。故に、材料３７０および３８０の形成は、接合領域２７０および２８０の形成とともにイン・サイチューでなされてもよい。接合領域２７０および２８０を、材料３７０および３８０の堆積に利用されるのと同じチャンバ内で形成することにより、接合領域２７０および２８０、および材料３７０および３８０の表面の炭素、酸素、窒素を含む望ましくない不純物を除去することもできる。接合領域２７０および２８０の形成、および材料３７０および３８０の形成に適したチャンバには、上述の接合領域２７０および２８０の形成用チャンバが含まれる。
【００４１】
例えば、接合領域２７０および２８０の形成、および材料３７０および３８０の形成を同一のチャンバでなすのに適したチャンバには、ＣＶＤチャンバ、ＡＬＤチャンバ、ＵＨＶＣＶＤチャンバ、ＲＴＣＶＤチャンバ、ＲＰＣＶＤチャンバ、ＭＢＥチャンバ、「バッチ」ＵＨＶ  ＣＶＤチャンバ、コールド・ウォールＵＨＶ  ＣＶＤチャンバ、大気圧（ＡＰ）ＣＶＤチャンバ、低圧（ＬＰ）ＣＶＤチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。堆積方式は選択的でも非選択的でも構わない。さらに、接合領域２７０および２８０の形成および材料３７０および３８０の堆積は、同じ真空状態の同じチャンバ内でなすことができる（例えば、チャンバを開いたり、チャンバを開封したり、チャンバの内部をチャンバ外の空気に曝すことなしに）。例えば、接合領域２７０および２８０、および材料３７０および３８０は、１Ｅ−４Ｔｏｒｒ〜１０００Ｔｏｒｒの圧力（１Ｅ−３、１Ｅ−２、０．１、１．０、１０、１００、あるいは１０００Ｔｏｒｒの一つの十進範囲内（ｄｅｃｉｍａｌ  ｒａｎｇｅ）の圧力）を持つチャンバ内で、チャンバを開いたり、チャンバを開封したり、チャンバの内部をチャンバ外の空気に曝すことなしに、形成されてもよい。
【００４２】
一例においては、ソースドレイン材料の堆積（例えば、材料３７０および３８０の堆積）が直後に続く、イン・サイチューに窪んだソースドレインエッチング（例えば、接合領域２７０および２８０をなすこと）をなすプロセスは、ＵＨＶ  ＣＶＤチャンバ内でなされる（例えば、３００ｍｍエピタキシャルＵＨＶ  ＣＶＤコールド・ウォール単一ウェハ反応器）。このプロセスは、エッチングガス一式および堆積ガス一式を利用することで切子面２２０および２３０を持つ接合領域を形成して、その後、シリコンあるいはシリコン合金材料を選択的に堆積することでこれら切子面に接合を形成する。さらに、エッチングおよび／または堆積プロセス中に水素（Ｈ２）および／または、窒素（Ｎ２）をキャリアガスとして利用してもよい。材料３７０および３８０の堆積は、領域２７０および２８０のエッチングの直後に、装置２００の処理の次の操作において、チャンバの開封あるいは真空を破ることの前に、領域２７０および２８０の窪みの形成の３０分間に、および／またはチャンバの「ポンプアウト」の後に、領域２７０および２８０の形成に利用されるエッチャントあるいはガスを除去すべく行われることが留意される。
【００４３】
一例においては、１０〜３００分間（例えば３０、４０、５０、６０、７０、８０、９０、１００、１２０分間）、５〜１０ＳＣＣＭの流量の純粋な塩素ガスを利用したエッチングプロセスを利用して、領域２７０および２８０を形成する。純粋な塩素ガスのポンプアウトに続き、領域２７０および２８０へ材料３７０および３８０を形成すべく、同じチャンバで、チャンバ内を外気に曝すことなく、堆積プロセスが起こる。
【００４４】
堆積プロセスは、１０〜２００秒間（例えば１０、１５、２０、２５、３０、３５、４０、４５、５０、６０、７０、８０、９０秒間）７〜２０ＳＣＣＭの流量のジシランおよび１０〜３０ＳＣＣＭの流量のメチルシランを含むことができ、ジシランおよびメチルシランはその後、５秒間ポンプアウトされ、このポンプアウト期間の後に純粋塩素ガスを５〜１５ＳＣＣＭの流量で１０〜２００秒間（例えば、１０、１５、２０、２５、３０、３５、４０、４５、５０、６０、７０、８０、９０秒間）導入する工程が続く。塩素ガスはその後５秒間ポンプアウトされる。ジシラン、メチルシラン、およびその後の塩素エッチングは、５０〜１００回繰り返されて（例えば、７０回、７５回、８０回、８５回、あるいはその他の５０〜１００回の間の回数繰り返され）材料３７０および３８０が形成される。
【００４５】
一例においては、窪んだソースドレインエッチングは、３００ミリメータ（ｍｍ）ウェハＵＨＶ  ＣＶＤコールド・ウォール単一ウェハ反応器内でソースドレイン材料の堆積とともにイン・サイチュー
になされる。先ず、反応器を摂氏６５０度に保ったまま、チャンバに純粋塩素を一分につき５標準立方センチメータ（ＳＣＣＭ）〜１０ＳＣＣＭの速度で一時間にわたり流して基板１２０の箇所を除去あるいはエッチングすることで、接合領域２７０および２８０を形成する。接合領域２７０および２８０は１０００オングストロームの深さまで形成される。
【００４６】
次に、材料３７０および３８０が、反応器を摂氏６５０度に保ったまま、標準ＭＯＳ集積により、エッチングの「直後」に、領域２７０および２８０に形成される（他のいかなる処理も塩素エッチャントのポンプアウトと、材料３７０および３８０の堆積との間になされない、ということ）。例えば、７〜２０ＳＣＣＭの流量の純粋ジシランと、１０〜３０ＳＣＣＭの流量のＨ２に１０パーセントのメチルシランとを３０秒間導入して、５秒間ポンプアウトすることで、材料３７０および３８０を形成あるいは堆積する。ポンプアウト期間の後に、５〜１５ＳＣＣＭの流量の純粋塩素ガスを３０秒間導入して、５秒間ポンプアウトする。
【００４７】
ジシランおよびメチルシランの導入、ポンプアウト、塩素の導入、ポンプアウト、というシーケンスは、７５回繰り返され、Ｓｉ−Ｃ合金からなり、一原子パーセントのＣおよび１１００オングストロームの厚みの材料３７０および３８０が形成される。さらに、反応器の封止あるいは真空は７５回の繰り返しの間損ななくてよいことが理解されよう。同様に、チャンバの圧力および摂氏６５０度の温度が７５回の繰り返しの間維持されてもよい。
【００４８】
こうして、材料３７０および３８０は、Ｃの原子パーセントが炭素の０．１〜２パーセントであり（例えば１パーセント）、厚みが１１００オングストロームのＳｉ―Ｃ合金のエピタキシャル層として形成されてもよい。あるいは、材料３７０および３８０は、Ｇｅの原子パーセントが１０〜４０パーセント（例えば２０パーセント）であり、厚みが１１００オングストロームのＳｉＧｅ合金として形成されてもよい。
【００４９】
上述のプロセスで、および／または同じチャンバで、チャンバの真空状態あるいは封止を壊すことなく、接合領域２７０および２８０、および材料３７０および３８０を形成することにより、極めて高品質のエピタキシャルフィルム接合領域材料３７０および３８０が接合領域２７０および２８０に、界面汚染あるいはひずみをもつチャネルなしに電子あるいは正孔の移動性を増すよう形成され、且つ、少なくとも次の四つの観点において駆動電流が増す。
１．切子面２２０および２３０は、高い純度のせいで、接合位置においてエピタキシャル材料のよく定義された高品質界面となりうる。例えば、領域２７０および２８０の形成（切子面２２０および２３０を含む）および材料３７０および３８０の形成が上述のように単一のチャンバ内でなされることで、当初の基板のエピ層界面位置において（切子面２２０、２３０および材料３７０、３８０の間）不純物による汚染により（炭素、窒素、酸素の量が界面で減ることにより）界面抵抗が減ることがあり、これが、よりよい界面制御、より低いＲｅｘｔｅｒｎａｌおよびより高い駆動電流に繋がることがある。同様に、このような形成により、材料３７０および３８０で界面不純物汚染が減り、材料３７０および３８０で、より高いドーパント汚染を起こすことがあり（例えば、ホウ素、アルミニウム、リン、ヒ素、および／またはアンチモン）、またソース／ドレイン領域自身内の抵抗が減ることがあり、故に、よりよい界面制御、より低いＲｅｘｔｅｒｎａｌおよびより高い駆動電流に繋がることがある。
２．略５４度の角度の切子面２２０および２３０を持つソース―ドレイン窪みの形状は、最適な電流波及を提供する。例えば、上述のように形成された切子面２２０および２３０の角度、配置、および平面特徴は、切子面および先端を通じて電流をより均等に容易に（より大きな総体規模および量で）波及させるのに（例えば、電流が材料３７０および３８０およびチャネル領域の間を流れること）最適な先端形状および配置を提供することがあり、チャネル領域および材料３７０、３８０間の領域の抵抗を低くし、より低いＲｅｘｔｅｒｎａｌおよびより高い駆動電流に繋がる。
３．また略５４度の角度の切子面２２０および２３０は、チャネル下で短絡、および短絡チャネル効果を引き起こしかねないドーパントのオーバーランに対して最大抵抗を提供する。窪みおよび先端領域３７６および４８６は、短絡チャネル効果あるいは短絡の惧れなく、チャネルのより近傍に配置することができる。
４．ミスフィット転位の形成によるひずみ緩和は、界面汚染が存在する場合に強化される。この発明は、緩和なしに堆積フィルムで、より高いひずみ利用ができる。例えば、領域２７０および２８０の形成（切子面２２０および２３０を含む）、および材料３７０および３８０の形成を上述のように単一のチャンバでなすことにより、材料３７０および３８０内でゲルマニウムあるいは炭素の濃度がより高くなり、チャネル内のひずみ量がより多くなり、トランジスタとして利用される間により高いキャリア移動性および駆動電流を生じる。
【００５０】
さらに、接合領域２７０および２８０、および材料３７０および３８０を上述のプロセスで形成する際、接合／基板界面における生来の酸化物ビルドアップが減らされ（例えば、材料３７０、３８０および基板のウェル１２４の間の界面）、これら界面における炭素、酸素、および／または窒素汚染が減らされ、湿式洗浄（例えば、洗浄に必要な処理待ち時間制限）が不要となり、処理中に必要となるツール種類の数が減らされ、ネスト化した領域のローディング（ｌｏａｄｉｎｇ）が減らされ、（１，１，１）切子面を持つ、平面化、平坦化され、および適切な配置の先端プロフィールが（先端３７６、３８６について）生成され、チャネルにおける電子および／または正孔移動性が、接合領域内でｐ−ＭＯＳについては（ＳｉＸＧｅ１−Ｘ）：Ｂ，Ａｌ、およびｎ−ＭＯＳについては（ＳｉＸＣ１−Ｘ）：Ｐ，Ａｓ，Ｓｂであることにより改善され、ＲＥｘｔｅｒｎａｌが、許される範囲のドーパントの高い濃度により減らされる（例えば、ｐ−ＭＯＳについては（ＳｉＸＧｅ１−Ｘ）：Ｂ，Ａｌ、およびｎ−ＭＯＳについては（ＳｉＸＣ１−Ｘ）：Ｐ，Ａｓ，Ｓｂを形成するべく、エピタキシャル堆積中および／またはエピタキシャル堆積後に、リンあるいはホウ素を接合にドープする）。
【００５１】
また、上述の構想は、スペーサ下には広がるが、ゲート電極下には広がらない接合領域（ソースドレイン領域）を持つトランジスタを形成するべく適用することもできる。このような場合、先端の注入（例えば、ドープされた基板材料）をゲート電極下の接合領域の隣に形成することができる。例えば図３Ｂは、接合を形成すべく先端注入を持つ接合領域に材料の厚みを形成した後の図２の基板を示す。図３Ｂはスペーサ１１２および１１４の下に広がるがゲート電極１９０の下には広がらない接合領域２７０および２８０（例えば、ソースドレイン領域）を示す。さらに示されているのは、先端注入３５４および３６４（例えばドープされた基板材料）がゲート電極下の接合領域の隣に形成されてもよいことである。先端注入３５４および３６４は、例えば基板１２０の形成中あるいはその後に、基板１２０をドープすることなどの、この業界では標準的なプロセスで形成されてもよい。詳しくは、ウェル１２４を形成するには、頂面１２５はホウ素および／またはアルミニウムでドープされることでｐ−ＭＯＳトランジスタのｐ型先端注入を形成してもよい。基板１２０の表面をドープすることで先端注入のｐ型材料を形成した後、ｐ型材料の箇所を除去あるいはエッチングして、図２に関して上述したような接合領域２７０および２８０を形成する。従い、図３Ｂに示すように、切子面３２０および３３０は、ゲート誘電体の底面下に形成される堆積材料から製造される先端を持つと示されてもよい（例えば、先端注入）。
【００５２】
図３Ａ同様に、図３Ｂは、材料３７０が頂面１２５下の基板１２０の箇所に対して圧縮性のひずみ３７４を生じさせてもよく、材料３８０が基板１２０の同じ箇所に対して圧縮性のひずみ３８４を生じさせてもよいことを示している。故に、ひずみ３７４は圧縮性のひずみ３９２を生じさせてもよく、ひずみ３８４は基板１２０のチャネル中、先端注入３５４および３６４間に、圧縮性のひずみ３９４を生じさせてもよい。圧縮性のひずみ３９２および３９４は、材料３７０、材料３８０、および先端注入３５４、３６４の間のキャリア移動性（例えば、ウェル１２４のチャネルの正孔移動性）を増すのに足る、切子面２２０、２３０、および先端注入３５４、３６４の間のひずみであってもよいことが理解されよう。
【００５３】
別の例においては、材料３７０および材料３８０は装置３００のチャネル中に伸張性のひずみを生じさせてもよい（例えば、ひずみ３７４、３８４、３９２、３９４の方向を逆にする場合）。この場合、装置３００がｎ−ＭＯＳデバイスである場合、装置３００のチャネル内の伸張性のひずみは、材料３７０および材料３８０間のキャリア移動性（例えば、ウェル１２４のチャネル内の電子移動性）を増すのに足る切子面２２０、２３０、先端注入３５４、３６４間のひずみであってもよい。
【００５４】
例えば、図４は代表的なＣＭＯＳ構造を示す。図４は、図３Ａおよび３Ｂについて上述したような装置３００のｐ−ＭＯＳ実施形態のような、ｎ−ＭＯＳトランジスタデバイス４７８に典型的方法で接続されるｐ−ＭＯＳデバイスを持つＣＭＯＳデバイス４００を示す。基板１２０は、ＣＭＯＳデバイス４００を形成すべくＮ型ウェル１２４に関するＰ型ウェル４２２を含み、Ｐ型ウェル４２２は、基板１２０の第２領域上に形成されるｎ−ＭＯＳトランジスタデバイス４７８の一部であり、Ｎ型ウェル１２４の隣の基板１２０の異なる第２内面４２５を定義している。詳しくは、例えば、ここで記載されるように材料１３０を電気絶縁することで、ｎ−ＭＯＳデバイス４７８をｐ−ＭＯＳ装置３００から電気的に絶縁することで、ｎ−ＭＯＳデバイス４７８がｐ−ＭＯＳ装置３００の隣に形成されてもよい。さらに、ｎ−ＭＯＳデバイス４７８はゲート電極４９０の下であるゲート誘電体４４４の下、およびＮ型接合４７０および４８０の間にあるチャネルを含むこともできる。ｎ−ＭＯＳデバイス４７８はさらにスペーサ４１２および４１４を持つとして示されている。ｎ−ＭＯＳデバイス４７８は、図３ＡおよびＢとの関連で上述した装置３００のｎ−ＭＯＳ実施形態であってもよい。故に、ＣＭＯＳデバイス４００はグランドＧＮＤ、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、およびバイアス電圧ＶＤＤを持つ。
【００５５】
幾らかの実施形態によると、図１−４の関連で上述した技術およびプロセスは、接合領域への結晶質材料のエピタキシャル厚みのブランケットあるいは非選択的堆積をなして、例えばトランジスタデバイスの形成中などに、ゲート電極上に接合およびアモルファス材料の等角的厚み（ｃｏｎｆｏｒｍａｌ  ｔｈｉｃｋｎｅｓｓ）を形成する。例えば、図１−４の関連で上述した技術およびプロセスは、図５−１２の関連で以下に記載するプロセスおよびデバイスと組み合わせても組み合わせなくてもよい。
【００５６】
図５はウェル、ゲート誘電体、ゲート電極、および先端領域を持つ接合領域を持つ基板の部分の概略断面図である。図５は、ウェル５２４の上方の基板５０５の上面５２５に形成されたゲート誘電体５４４を持つ基板５０５を含む装置５００を示す。ゲート電極５９０はゲート誘電体５４４上に形成されていて、側面にスペーサ５１２および５１４が形成されている。エッチングマスク５４２はゲート電極５９０上に形成される。さらに電気絶縁材料５１０が、周囲領域５２８からウェル５２４を電気絶縁すると示されている。接合領域５７０および５８０がゲート電極５９０に隣接すると示されている。装置５００、および上述されたその部材は、一以上のプロセスチャンバを伴う半導体トランジスタ製造プロセスなどでさらに加工されることでｐ−ＭＯＳあるいはｎ−ＭＯＳトランジスタのパーツとなってもよい（例えば、ＣＭＯＳデバイスのパーツなど）。
【００５７】
図５の特徴は、上述の図１の特徴と「対応」していてもいなくてもよい（「対応」とは、対応するあるいは類似する特徴、材料、ドーピング、幅、長さ、深さ、厚み、および機能がある、対応するあるいは類似するチャンバあるいは反応器に形成されている、および／または対応するあるいは類似するプロセスにより形成される、ということである）。例えば、図５においては、基板５０５は基板１２０に対応していてよく、エッチングマスク５４２はエッチングマスク１４２に対応していてよく、スペーサ５１２、５１４はスペーサ１１２、１１４に対応していてよく、幅Ｗ５１は幅Ｗ１に対応していてよく、幅Ｗ５２は幅Ｗ２に対応していてよく、頂面５２５は頂面１２５に対応していてもよい（上述の図１参照）。
【００５８】
さらに図５においては、ウェル５２４は、図１のウェル１２４に関して上述したようなｎ−ＭＯＳトランジスタのＰ型ウェルに対応していてもよい。詳しくは、ウェル５２４を形成すべく、頂面５２５はホウ素および／またはアルミニウムにドーピングされることでｎ−ＭＯＳトランジスタのＰ型ウェルを形成してもよい（ＣＭＯＳデバイスのｎ−ＭＯＳデバイス）。故に、ウェル５２４は、ｎ−ＭＯＳトランジスタデバイスの「チャネル」を形成するのに適した材料であってもよい。例えば、トランジスタデバイスチャネルは、頂面５２５の下、および接合領域５７０と５８０との間にあるウェル５２４の材料の箇所、あるいはそこに形成される接合として規定されてもよい。
【００５９】
また図５においては、材料５１０は材料１３０に対応していてよく、周囲領域５２８は周囲領域１２８に対応していてもよい（図１参照）。詳しくは、材料５１０は、ｎ−ＭＯＳデバイスのＰ型ウェル（ウェル５２４がＰ型ウェルを持つところの）と基板５０５の他の領域の間に形成される浅い溝の分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）（ＳＴＩ）であってよく、Ｐ型ウェルを他の領域から電気絶縁していてもよい（ここで、他の領域５２８の一つは、基板５０５のｐ−ＭＯＳデバイスのＮ型ウェルである）。
【００６０】
次に、図５のゲート誘電体５４４は上述した図１のゲート誘電体１４４に対応していてもよい。例えば、ゲート誘電体１４４は装置５００に対して適切なＮ型仕事関数を持っていてもよい（例えば装置５００がｎ−ＭＯＳデバイスである場合）。
【００６１】
さらに、図５においては、ゲート電極５９０は上述の図１のゲート電極１９０に対応していてもよい。故に、ゲート電極５９０はリン、ヒ素、および／またはアンチモンでドープされることで電気的に負の電荷を持つＮ型電極材料を形成してもよい（例えば、ｎ−ＭＯＳデバイスについて、これはＣＭＯＳデバイスの一部であってもよい）。ゲート電極５９０は、例えば装置５００がｎ−ＭＯＳデバイスである場合など、ｐ−ＭＯＳあるいはｎ−ＭＯＳデバイスに適した厚みを持っていてもよい。ゲート電極５９０はｎ−ＭＯＳデバイスのゲート電極に対応する仕事関数を持っていてもよい（例えば装置５００がｎ−ＭＯＳデバイスである場合）。
【００６２】
図５は、ゲート電極５９０の隣の基板５０５の表面に形成される窪みおよびゲート誘電体５４４の底面下のソース―ドレイン窪みのような、接合領域５７０を示す。同様に、図５は、ゲート電極５９０の隣の基板５０５の表面に形成される窪みおよびゲート誘電体５４４の底面下のソース―ドレイン窪みのような、接合領域５８０を示す。
【００６３】
図５の、ウェル５２４および基板５０５の箇所は、ゲート電極５９０の隣の基板５０５の接合領域５７０および５８０のような窪みを形成すべく除去されてもよい。例えば、ゲート電極５９０の隣の接合は、接合材料を接合領域５７０および５８０に形成あるいは堆積することで形成されてもよい。このような除去は、接合領域５７０および６８０がゲート誘電体５４４下に広がるように、図２の接合領域２７０および２８０の形成に関して上述した「ソース―ドレイン窪み」エッチングを含むことができる。
【００６４】
接合領域５７０は、基板表面５２２（例えば、接合領域５７０のベース表面）、切子面５２０、および先端領域５７６を規定する。先端領域５７６は切子面５２０とゲート誘電体５４４の底面との間にある。同様に、接合領域５８０は、基板表面５３２、切子面５３０、および先端領域５８６を規定する。先端領域５８６は切子面５３０とゲート誘電体５４４の底面との間にある。
【００６５】
実施形態によると、先端領域５７６、５８６はスペーサ５１２、スペーサ５１４、および／またはゲート電極５９０の下に延びることもできる。例えば、先端領域５７６および５８６は、０より大きい幅などの、幅Ｗ５２と等しい幅から、幅Ｗ５２より小さい幅までの、ゲート誘電体５４４の底面下に頂面５２５沿いに延びてもよい。故に、切子面５２０、５３０は、基板５０５の頂面５２５の隣のゲート誘電体５４４の底面に接触して、切子面５２０、５３０間の頂面５２５下のチャネルを形成していてよく（例えば、装置５００に形成されるトランジスタのチャネル）、ここで切子面５２０、５３０は各々、ゼロと幅Ｗ２の半分の間の距離でゲート誘電体５４４の下に延びていてよい。従いスペーサ５１２、スペーサ５１４、および／またはゲート電極５９０の下のゲート誘電体５４４の底面に接するよう、ゲート誘電体５４４の底面に接触し、その下に延びる切子面５２０、５３０を形成するように基板５０５の箇所を除去してもよい。
【００６６】
接合領域５７０および／または５８０は、「ソース／ドレイン領域」あるいは「拡散領域」と称することができる。また、適切な材料が接合領域５７０、５８０に形成、堆積、あるいは成長されるとき、生じる材料は「接合」「ソース」「ドレイン」「拡散領域」と称することができる。
【００６７】
接合領域５７０、５８０をエッチングするのに適したチャンバは、ゲート誘電体１４４の形成に関して上述したものを含む。詳しくは、接合領域５７０および／または５８０をエッチングするのに適したチャンバには、ＣＶＤチャンバ、ＡＬＤチャンバ、ＵＨＶＣＶＤチャンバ、ＲＴＣＶＤチャンバ、ＲＰＣＶＤチャンバ、ＭＢＥチャンバ、「バッチ」ＵＨＶ  ＣＶＤチャンバ、コールド・ウォールＵＨＶ  ＣＶＤチャンバ、大気圧（ＡＰ）ＣＶＤチャンバ、低圧（ＬＰ）ＣＶＤチャンバ、エッチングチャンバ、高純度高流量水素（Ｈ２）パージ反応器、塩素（Ｃｌ２）エッチングチャンバ、トリシラン堆積反応器、ジシラン堆積反応器、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【００６８】
その結果、図５において、接合領域５７０、５８０は接合領域２７０、２８０に対応していてもいなくてもよく、表面５２２、５３２は表面２２２、２３２に対応していてもいなくてもよく、切子面５２０、５３０は切子面２２０、２３０に対応していてもいなくてもよく、先端領域５７６、５８６は先端領域２７６、２８６に対応していてもいなくてもよい（上述の図２参照）。詳しくは、図５においては、接合領域５７０、５８０は塩素エッチングあるいは接合領域２７０、２８０に関して上述した他のエッチングにより形成されてもされなくてもよい。同様に、図５の接合領域５７０、５８０への材料の堆積は、接合領域５７０、５８０が形成あるいはエッチングされたチャンバと同じチャンバで起こっても起こらなくてもよい。次に、図５の切子面５２０、５３０は、図２に関して述べた角度Ａ１、角度Ａ２に類似した角度を表面５２２、５３２に対して形成してもしなくてもよい。
【００６９】
図６は、接合領域に結晶質材料の厚み、ゲート電極上にアモルファス材料の厚みを形成した後の図５の概略基板である。図６は、エッチングマスク５４２、スペーサ５１２、５１４、ゲート電極５９０、およびゲート誘電体５４４の上に形成されたアモルファス材料の等角的厚み（ｃｏｎｆｏｒｍａｌ  ｔｈｉｃｋｎｅｓｓ）６１０を持つ装置６００を示す。ここで、エッチングマスク５４２、スペーサ５１２、５１４、ゲート電極５９０、およびゲート誘電体５４４は「ゲート構造」と称されてもよい（例えば、装置５００のゲート構造）。等角的厚み６１０は、エッチングマスク５４２の上にＴ６１０の厚み、スペーサ５１２の横にＴ６１２の厚み、スペーサ５１４の横にＴ６１３の厚みを持つと示されている。
【００７０】
図６はまた、接合領域５７０に結晶質材料のエピタキシャル厚み６２０を示しており、これは厚みＴ６２０を持つ。同様に、エピタキシャル厚み６３０が接合領域５８０に形成されており、厚みＴ６３０を持つ。実施形態によると、厚み６１０（例えば、アモルファス層）およびエピタキシャル厚み６２０、６３０は、同じ期間に、装置６００の厚み６１０、６２０、６３０を形成するべく、ブランケット堆積、および／または非選択的堆積により、これら材料を装置５００に堆積させることなどにより、「同時に」形成されてもよい。さらに、同時形成中に、等角的厚み６１０の形成速度は、エピタキシャル厚み６２０、６３０の形成速度よりも速くてもよい。
【００７１】
例えば、等角的厚み６１０およびエピタキシャル厚み６２０、６３０は、結晶質およびアモルファス材料の、非選択的あるいは「ブランケット」化学気相成長法（ＣＶＤ）により形成されてもよい。エピタキシャル厚み６２０、６３０は、基板５０５の格子間隔と異なる格子間隔を持つシリコン合金あるいはシリコン元素材料であってもよいと考えられる。幾らかの実施形態においては、厚み６２０、６３０は、基板５０５に伸張性のひずみを生じさせる、寸法、厚み、および格子間隔を持つ結晶質リンおよび／またはシリコンカーボン合金材料のエピタキシャル厚みであってよい。厚み６２０、６３０は形成中あるいは形成後に、電気的に負の電荷を持つＮ型材料を形成する目的などから、リン、ヒ素、および／またはアンチモンなどでドープされてもよい。故に、厚み６２０および厚み６３０は、伸張性のひずみを装置６００のチャネル（頂面５２５下であり、接合領域５７８、５８０の間である、基板５０５の領域など）に生じさせてもよい。
【００７２】
等角的厚み６１０は、厚み６２０、６３０の形成に使用されるのと同じシリコン合金あるいはシリコン元素材料であるアモルファス材料であってもよい。詳しくは、エピタキシャル厚みである代わりに、等角的厚み６１０は厚み６２０、６３０を形成するのと同じ材料の等角的厚みであってもよい。このような次第で、等角的厚み６１０は、厚み６２０、６３０の原子および結晶質材料の非常に規則的な配列と比較して、原子の並びが明確でないアモルファス層であることができる。さらに、等角的厚み６１０は、材料エッチングマスク５４２、スペーサ５１２、５１４、ゲート電極５９０、および／またはゲート誘電体５４４（装置５００のゲート構造）のものと異なる格子間隔を持つことができる。故に、等角的厚み６１０は、ゲート電極５９０および／または装置５００のゲート構造のその他の構成品に対して伸張性のひずみを生じさせることができる。
【００７３】
例えば、厚み６１０、６２０、６３０は、シリコンカーボン合金フィルムブランケットで形成されても、あるいはトランジスタ（装置５００上に堆積される）の能動領域上に非選択的に堆積されてもよい（装置６００がｎ−ＭＯＳトランジスタあるいはデバイスである、あるいはそうなる場合）。堆積は、トリシラン、メチルシラン、および水素（Ｈ２キャリアガス）を使用する化学気相成長法（ＣＶＤ）で、堆積温度は摂氏５５０度未満であってよい（例えば、摂氏４５０、５００、５５０度）。このような設定において、エピタキシャル厚み６２０、６３０は、露出シリコンあるいは接合領域５７０、５８０の表面においてエピタキシャルになる。詳しくは、エピタキシャル層は表面５２２、切子面５２０、表面５３２、および切子面５３０に形成される。または、このような設定において、アモルファス厚みは、エッチングマスク５４２、スペーサ５１２、５１４、ゲート電極５９０、およびゲート誘電体５４４の誘電体、酸化物、あるいは窒化物上に形成される（例えば、装置５００のゲート構造）。厚み６２０、６３０として形成されるエピタキシャル結晶質材料は、Ｎ型の電気的に負の電荷の材料を形成するべく、堆積中あるいは堆積後にイン・サイチューにリンあるいはヒ素でドープされてもよい。
【００７４】
実施形態によると、厚み６１０、６２０、６３０はトリシランを毎分２５ミリグラム（ｍｇ／ｍｉｎ）〜２００ｍｇ／ｍｉｎ導入して、モノメチルシランを１５標準立方センチメータ（ＳＣＣＭ）〜４５ＳＣＣＭ導入して、ＰＨ３（例えば、水素（Ｈ２）キャリアガスに１パーセントＰＨ３を導入することで）を４００ＳＣＣＭ〜８００ＳＣＣＭ導入することで形成されてもよい。別の例においては、厚み６１０、６２０、６３０を形成することには、５０〜１００ｍｇ／ｍｉｎのトリシラン、３０ＳＣＣＭのモノメチルシラン、および６００ＳＣＣＭのＰＨ３を導入することが含まれてもよい。
【００７５】
一実施形態においては、単一水３００ｍｍＲＴ  ＣＶＤ反応器において、２０ＳＣＣＭのトリシラン、３０ＳＣＣＭのモノメチルシラン、２０ＳＬＭのＨ２の、摂氏５５０度で１５Ｔｏｒｒ圧力で１２分間のケミストリーにより、５００ナノメータのシリコンカーボン合金フィルムが、エピタキシャル厚み６２０および６３０として３Ｅ２０立方ｃｍの完全置換型炭素濃度で生成される。アモルファス材料の等角的厚み６１０が、接合領域５７０、５８０の表面に接触しない領域で形成される（例えば、表面５２２、５３２あるいは切子面５２０、５３０と接触しない領域）。故に、等角的厚み６１０はエッチングマスク５４２、スペーサ５１２、５１４、ゲート電極５９０、および／またはゲート誘電体５４４上に形成することができる。表面５２２、５３２、および切子面５２０、５３０の結晶質材料の形成の一つの理由は、これら表面では、既存の格子をエピタキシャル拡張させることによりシリコンが成長し続けることにある。しかし、エッチングマスク５４２、スペーサ５１２、５１４、ゲート電極５９０、およびゲート誘電体５４４の表面上では成長を支えるシリコン格子が存在しないので、そこに形成される材料はアモルファスな性質を持つ。
【００７６】
幾らかの実施形態においては、エピタキシャル厚み６２０、６３０は、０．１３〜２．０パーセントの置換型炭素濃度を持つシリコン材料であってよい、またはそれを含んでよい。さらに、幾らかの実施形態においては、エピタキシャル厚み６２０、６３０は、１立方センチメータあたり５Ｅ１３アトム（アトム／ｃｍ）〜５Ｅ２０アトム／ｃｍ３のリン濃度を持つシリコン材料であってよい、またはそれを含んでよい。例えば、エピタキシャル厚み６２０、６３０は、０．１３パーセント〜２．０パーセントの置換型炭素濃度を持ち、１立方センチメータあたり５Ｅ１３アトム（アトム／ｃｍ）〜５Ｅ２０アトム／ｃｍ３のリン濃度を持つ、シリコン合金あるいはシリコン元素材料であってもよい。
【００７７】
しばしば、トランジスタの能動領域上のブランケットあるいは非選択的堆積（例えば、装置５００上の堆積）が続くと、厚み６１０、６２０、および６３０は、厚み６２０、６３０がこれら位置に延びる前に、厚み６１０が先端領域内および／またはゲート電極の底面上に延びるように、形成されてもよい。詳しくは、もし図６に関して上述した堆積プロセスが続くと、厚みＴ６１２、Ｔ６１３が成長し続けて、厚み６１０のアモルファス材料が先端領域５７６、５８６内（図５参照）および／またはゲート誘電体５４４の底面Ｂ１あるいは底面Ｂ２上（図７参照）に延びることもあろう。厚み６１０のアモルファス材料を先端領域および／またはゲート電極の底面上に持つことで、トランジスタの性能が阻害される。さらには、厚み６２０、６３０が表面５２５より上の高さまで形成されてしまうと、厚み６１０のアモルファス材料を先端領域内および／またはゲート電極の底面上からエッチングにより取り除くことあるいは除去することにより、デバイスが適切に機能しないことになる。
【００７８】
しかし、実施形態によると、エピタキシャル厚み６１０、６２０、６３０は、厚み６１０、６２０、６３０を延ばすべく材料を堆積する前にエッチングされてもよい。例えば、図７は結晶質材料の厚みとアモルファス材料の厚みとを除去した後の図５の基板を示す。図７は、等角的厚み６１０およびエピタキシャル厚み６２０、６３０の厚みが除去された後の装置６００に対応する装置のような、装置７００を示す。例えば、等角的厚み６１０のアモルファス材料およびエピタキシャル厚み６２０、６３０の結晶質材料は、図７に示すように等角的厚み７１０およびエピタキシャル厚み７２０、７３０を形成するエッチングプロセスのように、プロセス中で同時に除去されてもよい。等角的厚み７１０はエッチングマスク５４２上の厚みＴ７１０、スペーサ５１２の隣の厚みＴ７１２、スペーサ５１４の隣の厚みＴ７１３である。また、エピタキシャル厚み７２０は厚みＴ７２０を持ち、エピタキシャル厚み７３０は厚みＴ７３０を持つ。実施形態によると、エピタキシャル厚み７２０、７３０の除去あるいはエッチング速度は、等角的厚み７１０の除去あるいはエッチング速度よりも遅くてもよい。例えば、エッチングケミストリーは、厚み７２０、７３０の結晶質材料が、厚み７１０のアモルファス材料のエッチングよりも遅くエッチングされるように選択されてもよい。故に、厚み７１０、７２０、７３０の除去は、厚み７１０の残りの垂直厚みが厚み７２０、７３０の残りの厚みよりも小さくなるまで続けられてもよい。詳しくは、厚みＴ７１０は、厚みＴ７２０あるいは厚みＴ７３０よりも小さくてもよい。しかし、厚みＴ７１０は、厚みＴ７２０および／または厚みＴ７３０以上であってもよいと思われる。
【００７９】
さらに、実施形態によると、厚み７１０の形成は、厚み７１０上への等角的材料の次の形成あるいは堆積がゲート誘電体５４４の底面Ｂ１あるいは底面Ｂ２の上あるいは下に延びないように、十分に厚み６１０の厚みを除去することを含んでよい。例えば、厚みＴ７１２および厚みＴ７１３は、厚み７１０への等角的厚みあるいはアモルファス材料の厚みの次の堆積が、底面Ｂ１およびＢ２の下あるいは上に伸びないように、十分薄くてもよい。
【００８０】
厚みＴ７２０および／または厚みＴ７３０は、０．５ナノメータ（ｎｍ）〜２ｎｍの結晶質材料の厚みであってもよい（０．８、０．９、０．９５、１．０、１．０５、１．１、１．１５、１．２、１．３、１．４ｎｍなど）。詳しくは、厚み６１０、６２０、６３０を形成して、その厚みを除去して厚み７１０、７２０、７３０を形成することの正味の影響は、エピタキシャル厚み７２０、７３０について毎秒略１．０５オングストローム（例えば、毎分１０ｎｍ）の形成速度を規定することであってもよい。類似する正味の影響あるいは厚み７１０が横方向で起こることもあり、垂直方向よりも少し高いこともある（例えば厚みＴ７１０の方向）。
【００８１】
さらには、実施形態においては、厚み６１０、６２０、６３０の厚みの除去は、厚みＴ７１２、Ｔ７１３が厚みＴ７２０あるいは厚みＴ７３０よりも小さいように、ある速度、期間、あるいはエッチャントで起こる場合もある。
【００８２】
例えば、厚み６１０、６２０、６３０の厚みの除去は、塩酸、塩素、あるいは他の適切なエッチャントあるいはガスによるエッチングを含むことがある。詳しくは、このようなエッチングは、塩酸ガスで、１００ＳＣＣＭ〜２００ＳＣＣＭの流量（１４０、１４５、１５０、１５５、１６０ＳＣＣＭの流量など）のエッチングを含むことがある。また、ドライレジストエッチング、塩素エッチング、ＣＦ４、プラズマ、スパッタリング、および／または、厚み６１０、６２０、６３０の厚みを除去できる他のエッチングケミストリーあるいはガスを利用することができると考えられる。
【００８３】
さらに、実施形態によると、厚み７１０、７２０、７３０を形成すべく、厚み６１０、６２０、６３０の形成、およびその厚みの除去を行うことは同じチャンバあるいは反応器で、そのチャンバあるいは反応器の封止、真空、圧力、雰囲気を壊さずに、および／またはそのチャンバあるいは反応器の内部を外雰囲気あるいは外気に曝すことなく起こってもよい。故に、厚み７１０、７２０、７３０を形成すべく材料の厚みを除去することは、厚み６１０、６２０、６３０の形成とともにイン・サイチューに行ってもよい。詳しくは、厚みの形成および除去を同時になすことは、同じ圧力で、同じ温度で、同じ雰囲気（ａｍｂｉａｎｃｅ）中で、同じ大気中（ａｔｍｏｓｐｈｅｒｅ）で、および／またはチャンバあるいは反応器の同じ封止あるいは真空中で起こってもよい。例えば、厚み７１０、７２０、７３０を形成すべく同じチャンバ内で厚み６１０、６２０、６３０の形成、その厚みの除去を行うことは、ＣＶＤチャンバ、ＡＬＤチャンバ、ＵＨＶＣＶＤチャンバ、ＲＴＣＶＤチャンバ、ＲＰＣＶＤチャンバ、ＭＢＥチャンバ、「バッチ」ＵＨＶ  ＣＶＤチャンバ、コールド・ウォールＵＨＶ  ＣＶＤチャンバ、大気圧（ＡＰ）ＣＶＤチャンバ、低圧（ＬＰ）ＣＶＤチャンバ、エッチングチャンバ、高純度高流量水素（Ｈ２）パージ反応器、塩素（Ｃｌ２）エッチングチャンバ、トリシラン堆積反応器、ジシラン堆積反応器、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。さらに、適切なチャンバは、シリコン、シリコン合金、および／またはシリコン元素材料のエピタキシャル厚みの堆積をなすチャンバ、アモルファス材料の等角的厚みの堆積用のチャンバ、結晶質材料の堆積用チャンバ、ブランケットあるいは非選択的堆積形成用チャンバ、選択的堆積形成用チャンバ、ドープされた材料の堆積用チャンバ、シリコンゲルマニウム（ＳｉＧｅ）堆積用チャンバ、および／またはシリコンカーボン合金（Ｓｉ１−ｘＣｘ）材料堆積用チャンバを含む。
【００８４】
幾らかの実施形態においては、厚み６１０、６２０、６３０の形成、およびその厚みの除去は、同じＣＶＤチャンバ内で、摂氏５００〜７５０度の温度で（例えば、摂氏５００、５５０、６００、６５０、７００、７５０度の温度で）、および１２〜１８Ｔｏｒｒの圧力で（例えば、１２、１３、１４、１５、１６、１７、１８Ｔｏｒｒの圧力で）起こってもよい。また、厚み６１０、６２０、６３０の形成、およびその厚みの除去は、同じＣＶＤチャンバ内で、１Ｅ−４〜１０００Ｔｏｒｒの圧力で（例えば、１Ｅ−３、１Ｅ−２、０．１、１．０、１０、１００、１０００Ｔｏｒｒのうちの一つの十進範囲内の圧力で）起こってもよい。幾らかの場合においては、厚み６１０、６２０、６３０の形成、およびその厚みの除去は、同じＣＶＤチャンバ内で、３Ｅ−３Ｔｏｒｒ〜７Ｅ−３Ｔｏｒｒの圧力で（例えば、３Ｅ−３、３．５Ｅ−３、４Ｅ−３、４．５Ｅ−３、５Ｅ−３、５．５Ｅ−３、６Ｅ−３、６．５Ｅ−３、７Ｅ−３）の圧力で起こってもよい。さらに、形成および除去中、毎分１０標準リッター（ＳＬＭ）〜３０ＳＬＭの水素（Ｈ２）雰囲気の流れがあってもよい。
【００８５】
幾らかの実施形態においては、図６、７に関して上述した、厚み６１０、６２０、６３０の厚みの形成、堆積、あるいは成長、その後の厚み６１０、６２０、６３０の厚みの除去、あるいはエッチングは、一つの繰り返しのことであっても、あるいは多数の繰り返しプロセスの堆積／除去シーケンスのことであってもよい。故に、図６、７のこの繰り返し、あるいは堆積／除去シーケンスは反復してもよい。
【００８６】
例えば、図８は、接合領域に結晶材料の次の厚み、およびゲート電極上に非結晶材料の次の厚みを形成した後の図７の基板を示す。図８は、厚み８１０を形成すべく厚み７１０に追加的なアモルファス材料の等角的厚みを再形成あるいは再堆積して、厚み８２０を形成すべく厚み７２０に追加的な結晶質材料のエピタキシャル厚みを再形成あるいは再堆積して、エピタキシャル厚み８３０を形成すべく厚み７３０に追加的な結晶質材料のエピタキシャル厚みを再形成あるいは再堆積した後の装置７００のような、装置８００を示す。故に、等角的厚み８１０の厚みＴ８１０は、厚みＴ６１０あるいはＴ７１０よりも厚くてもよい。同様に、厚みＴ８１２は厚みＴ７１２あるいはＴ６１２より厚くてもよい。同様に、厚みＴ８１３は厚みＴ７１３あるいはＴ６１３より厚くてもよい。
【００８７】
同様に、エピタキシャル厚み８２０の厚みＴ８２０は、厚みＴ７２０あるいはＴ６２０より厚くてもよい。同様に、エピタキシャル厚み８３０の厚みＴ８３０は厚みＴ７３０あるいはＴ６３０より厚くてもよい。
【００８８】
等角的厚み８１０は、等角的厚み６１０に関して上述したような、材料を含み、プロセスから形成され、機能を持ち、ひずみを生じさせてもよい。同様に、エピタキシャル厚み８２０、８３０は、エピタキシャル厚み６２０、６３０に関して上述したような、材料に対応し、プロセスから形成され、ひずみを生じさせ、機能を持ってもよい。
【００８９】
装置８００の形成に続いて、厚み８１０、８２０、８３０の厚みをエッチングなどにより除去してもよい。例えば、図９は、結晶質材料およびアモルファス材料の厚みを除去した後の図８の基板を示す。図９は、アモルファス材料の等角的厚み９１０、結晶質材料のエピタキシャル厚み９２０、および結晶質材料のエピタキシャル厚み９３０を形成すべく厚み８１０、８２０、８３０の厚みを除去した後の装置８００などの、装置９００を示す。故に、厚み９１０、９２０、９３０の材料、プロセス、機能、およびひずみは、厚み７１０、７２０、７３０に関して上述したものと対応していてもよい。また、厚み９１０、９２０、９３０の、厚み８１０、８２０、８３０と比べたときの関係は、厚み７１０、７２０、７３０の、厚み６１０、６２０、６３０と比べたときの関係に対応していてもよいと考えられる。詳しくは、装置７００から装置８００を形成して、その後に装置８００から装置９００を形成するプロセスは、装置５００から装置６００を形成して、その後に装置６００から装置７００を形成する前述のプロセスに対応していてもよい。
【００９０】
さらに、実施形態によれば、装置６００、７００、８００、９００の形成プロセスは同じチャンバで、チャンバの封止あるいは真空を壊さずに、および／または装置６００から装置７００を形成することに関して上述したその他の設定あるいは条件下などで起こってもよい。故に、堆積／除去繰り返しのプロセスで、装置６００、７００の形成は、第１繰り返しとして規定され、装置８００、９００の形成は第２繰り返しとして規定されてもよい。これら繰り返しは、トランジスタデバイスの接合領域にエピタキシャル結晶質材料の望ましいあるいは選択された厚みが形成されるまで続けられてもよい。また、このような繰り返しは、トランジスタデバイスのゲート構造上に等角的アモルファス材料の望ましいあるいは選択された厚みが形成されるまで続けられてもよい。幾らかの場合においては、このような繰り返しは、５〜１０回繰り返されてもよい（例えば、５回、６回、７回、８回、９回、１０回などの繰り返し）。
【００９１】
また、このような繰り返しは堆積／除去プロセスと共に終了してもよい（例えば、装置６００あるいは装置７００の形成に対応するプロセス）。同様に、繰り返しの堆積／除去部分は、５秒〜５分の期間起こってよく、ここで、各堆積および／または除去プロセスは、１０秒、２０秒、２５秒、３０秒、３５秒、４０秒、４５秒、５０秒、６０秒、９０秒などの期間起こるなどである。
【００９２】
一例においては、厚み６１０、６２０、６３０の形成は、ＣＶＤチャンバ内で厚み７１０、７２０、７３０を形成目的の材料の厚みの除去と共にイン・サイチューになされてもよい。先ず、チャンバを摂氏６００〜６５０度の温度に保ち、チャンバを１５Ｔｏｒｒの圧力にして、Ｈ２をチャンバへ２０ＳＬＭの流れで導入しながら、５０ｍｇ／ｍｉｎ〜１００ｍｇ／ｍｉｎのトリシラン導入、３０ＳＣＣＭのモノメチルシランの導入、および６００ＳＣＣＭのＰＨ３の導入（Ｈ２に１パーセントのＰＨ３）を３０秒間行うことで、厚み６１０、６２０、６３０が形成あるいは堆積される。
【００９３】
次に、厚み７１０、７２０、７３０が、厚み６１０、６２０、６３０の堆積の「直後に」形成される（例えば、厚み６１０、６２０、６３０の形成に利用される堆積ガスのポンプアウトと、および厚み７１０、７２０、７３０の形成目的の厚み６１０、６２０、６３０のエッチングとの間には何ら他の処理がなされないということである）。例えば、厚み７１０、７２０、７３０は、チャンバを摂氏６００〜６５０度の温度に保ち、チャンバを１５Ｔｏｒｒの圧力にして、Ｈ２をチャンバへ２０ＳＬＭの流れで導入しながら、１５０ＳＣＣＭのＨＣｌをチャンバへ３０秒間導入して、厚み６１０、６２０、６３０をエッチングすることで形成される。
【００９４】
トリシラン、モノメチルシラン、およびＰＨ３の導入、ポンプアウト、その後にＨＣｌを導入するシーケンスは、厚み７２０、７３０の結晶質材料が約１．０５オングストローム／秒の厚み（堆積からエッチングを引き算する）になるまで、７回繰り返される。非結晶材料の厚み７１０の厚みは、横方向には略等しい（例えば、厚みＴ７１２、Ｔ７１４）が、垂直方向（例えば、厚みＴ７１０）には少し大きい。さらに、チャンバの封止あるいは真空は、７回の繰り返しの間損なわれなくてもよい。７回の繰り返しの間、Ｈ２がチャンバに２０ＳＬＭの流れで導入され、チャンバが摂氏６００〜６５０度の温度に保たれ、およびチャンバが１５Ｔｏｒｒの圧力であるという条件も、同様である。
【００９５】
故に、エピタキシャル厚みの頂面が頂面５２５より優位になるまで、および／またはエピタキシャル厚みが選択されたひずみを基板５０５に生じさせるまで、等角的およびエピタキシャル厚みの形成／除去の繰り返しを繰り返すことができる。例えば、図１０は、接合を形成すべく、接合領域に結晶質材料の厚みを形成した後、およびゲート電極上にアモルファス材料の厚みを形成した後の図９の基板を示す。図１０は、ゲート構造上に非結晶材料の等角的厚み１０１０、および接合領域５７０、５８０中にエピタキシャル厚み１０２０、１０３０を持つ装置１０００を示す。厚み１０２０は、頂面５２５より優位な頂面１０２２を持ち、厚み１０３０は、頂面５２５より優位な頂面１０３２を持つ。図１０はまた、厚みＴ１０２０を持つ厚み１０２０、および厚みＴ１０３０を持つ厚み１０３０を示す。
【００９６】
等角的厚み１０１０は、等角的厚み６１０に関して上述したような、プロセスによる材料から形成され、機能を持ち、ひずみを生じさせてもよい。同様に、エピタキシャル厚み１０２０、１０３０は、エピタキシャル厚み６２０、６３０に関して上述したような、材料から形成され、プロセスから形成され、機能を持ち、および／またはひずみを生じさせてもよい。例えば、厚み１０２０、１０３０は、基板５０５に、装置１０００のチャネルのひずみのようなひずみを生じさせるべく（例えば、チャネルは、頂面５２５の下および厚み１０２０、１０３０の間の基板５０５の箇所で規定されてもよい）、基板５０５の新たな材料の格子間隔と異なる格子間隔を持つ十分な厚みあるいは寸法の結晶質材料であってもよい。さらに、厚み１０２０および１０３０は、基板５０５に伸張性のひずみを生じさせるのに足る、結晶質リンおよび／またはシリコンカーボン合金材料のエピタキシャル厚みであってもよい。
【００９７】
特に、図１０に示すように、厚み１０２０は、頂面５２５下の基板５０５の箇所から離れる伸張性のひずみ１０７４を生じさせてよく、厚み１０３０は、基板５０５の同じ箇所から離れる伸張性のひずみ１０８４を生じさせてもよい。故に、ひずみ１０７４は伸張性のひずみ１０９２を、および、ひずみ１０８４は伸張性のひずみ１０９４を、厚み１０２０および１０３０の間の基板５０５のチャネル内に生じさせてもよい（例えば、装置１０００のチャネルの伸張性ひずみ、あるいは装置１０００はｎ−ＭＯＳデバイスである）。実施形態によると、伸張性ひずみ１０９２、１０９４は、厚み１０２０、１０３０間のキャリア移動性（例えば、ウェル５２４のチャネルの電子の移動性）を増すのに足るひずみであってもよい。つまり、基板５０５のチャネルは、基板材料の格子間隔より大きい厚み１０２０および１０３０のリンおよび／またはシリコンカーボン合金材料の格子間隔が生じさせる伸張性ひずみの下にあってもよい。
【００９８】
また、上述のように、等角的厚み６１０に関して、等角的厚み１０１０は装置１０００のゲート構造に、ゲート電極５９０の伸張性ひずみのような、伸張性のひずみを生じさせてもよい。
【００９９】
図１０はまた、先端領域５７６を満たすエピタキシャル厚み１０２０、および先端領域５８６を満たすエピタキシャル厚み１０３０を示す。例えば、厚み１０２０は底部Ｂ１および切子面５２０に接触および／または原子的に結合されていてもよい。同様に、厚み１０３０もＢ２および／または切子面５３０に取付および／または原子的に結合されていてもよい。
【０１００】
また、厚み１０２０および厚み１０３０は、電気的に負の電荷を持つＮ型材料を形成すべく、形成中あるいは形成後にリン、ヒ素、および／またはアンチモンでドープされてもよい。
【０１０１】
例えば、ひとたび、十分なあるいは選択された材料の厚みが厚み１０２０、１０３０として堆積あるいは形成されると（例えば、一回の繰り返し中、一堆積／エッチング部分の後に）、等角的厚み１０１０が除去されてもよい。故に、図１０の等角的厚み１０１０は、選択的ウェットエッチングなどにより、装置１０００のゲート構造から除去されてもよい。さらに、等角的アモルファス厚み（例えば、上述の厚み６１０、７１０、８１０、９１０、１０１０）もまた絶縁材料（例えば、材料５１０）上に残されてもよい。これら等角的アモルファス厚みもまた、選択的ウェットエッチングなどにより除去されてよく、これにより、電子移動性および駆動電流の増した伸張性のひずみをもつＮ−チャネルトランジスタが生じる。
【０１０２】
例えば、図１１は、アモルファス材料の除去後の図１０の基板を示す。図１１は、装置１０００のゲート構造から等角的厚み１０１０を除去あるいはエッチングにより取り除いた後の装置１０００のような、装置１１００を示す。例えば、等角的厚み１０１０は、厚み１１２０、１１３０のように、接合領域５７０、５８０のエピタキシャル材料の適切な厚みを残すエッチングケミストリーを利用して選択的あるいは非選択的にエッチングすることができる。幾らかの実施形態においては、ゲート構造から等角的厚み１０１０をエッチングすることには、厚み１０２０、１０３０の厚みの５パーセント〜３５パーセントの厚みをエッチングすることが含まれる。故に、ゲート構造から等角的厚み１０１０をエッチングした後、厚み１１２０、１１３０は、図１０について上述した厚み１０２０、１０３０の７５、８０、７５、９０パーセントほどの厚みであってもよい。同様に、頂面１１２２、１１３２は図１０について上述した頂面１０２２、１０３２に対応してもよい。さらに、厚みＴ１１２０、Ｔ１１３０は、図１０について上述した厚みＴ１０２０、Ｔ１０３０に対応してもよい。
【０１０３】
厚み１０１０の除去後、残りのトランジスタ（例えば、装置１１００）は、図１０のひずみ１０７４、１０８４、１０９２、１０９４の大きさ以上の大きさのひずみ１１７４、１１８４、１１９２、１１９４を持ってもよい。また、ひずみ１１７４、１１８４、１１９２、１１９４は、図１０のひずみ１０７４、１０８４、１０９２、１０９４に対応する、あるいはそれと同様の方向を持ってもよいことが理解される。特に、ひずみ１１７４、１１８４、１１９２、１１９４は、図１０のひずみ１０７４、１０８４、１０９２、１０９４に対応する、あるいはその三十パーセントの大きさの範囲、および１０度の方向であってもよい。
【０１０４】
故に、ひずみ１１７４、１１８４、１１９２、１１９４は、電子移動性および駆動電流を増すべく、装置１１００のチャネルに十分な伸張性ひずみを生じさせてもよい。さらに、ひずみ１１９２、１１９４は、エピタキシャル厚み１１２０、１１３０のリンおよび置換型炭素濃度の増加により生じる単軸伸張性ひずみであってもよい。また、エピタキシャル厚み１１２０、１１３０のリンのドーピング増加は、２Ｅ２０立方ｃｍより大きくてもよい。特に、装置１１００は、キャリア移動性を増しＲＥｘｔｅｒｎａｌを減らすべく、エピタキシャル厚み１１２０、１１３０に十分に増加したリンおよび置換型炭素濃度を持つｎ−ＭＯＳトランジスタであってもよい。概して、装置１１００に類似したトランジスタは、キャリア移動性のゲインにより、およびエピタキシャル厚み１１２０、１１３０において減少したシート抵抗により、改善された飽和電流および改善されたデバイス速度を持ってもよい。
【０１０５】
故に、装置１１００はＣＭＯＳデバイスのｎ−ＭＯＳデバイスであってもよい。例えば、図１２は代表的なＣＭＯＳ構造を示す。図１２は、ｐ−ＭＯＳデバイス１２０４に典型的様式で接続された、図１１に関して上述した装置１１００の実施形態のような、ｎ−ＭＯＳデバイス１２０２を持つＣＭＯＳデバイス１２００を示す。基板５０５は、ＣＭＯＳデバイス１２００を形成すべく、Ｎ型ウェル１２２４に関するＰ型ウェル５２４を含み、Ｎ型ウェル１２２４は基板５０５の第２領域に形成されるｐ−ＭＯＳトランジスタデバイス１２０４の一部であり、Ｐ型ウェル５２４の隣の基板５０５の第２の異なる界面表面１２２５を規定する。特に例えば、ｐ−ＭＯＳデバイス１２０４は、ここに記載されたように材料５１０を電気絶縁することでｐ−ＭＯＳデバイス１２０４をｎ−ＭＯＳデバイス１２０２から電気絶縁させることで、ｎ−ＭＯＳデバイス１２０２の隣に形成することができる。さらに、ｐ−ＭＯＳデバイス１２０４は、ゲート電極１２９０下のゲート誘電体１２４４の下、およびＰ型接合１２２０、１２３０間のチャネルを含んでもよい。ｐ−ＭＯＳデバイス１２０４もまた、スペーサ１２１２、１２１４とともに示される。
【０１０６】
図１２も、圧縮性のひずみ１２７４、１２８４、１２９２、１２９４およびｐ−ＭＯＳデバイス１２０４を示す。例えば、接合１２２０および１２３０は、頂面１２２５下の基板５０５の箇所に向けて、圧縮性のひずみ１２７４、１２８４を生じさせてもよい。故に、ひずみ１２７４、１２８４はｐ−ＭＯＳデバイス１２０４のチャネルに圧縮性のひずみ１２９２、１２９４を生じさせてもよい。圧縮性のひずみ１２９２、１２９４は、接合１２２０、１２３０間のキャリア移動性（例えば、ウェル１２２４のチャネルの正孔の移動性）を増すのに足るものであってもよいことが理解されよう。特に、接合１２２０、１２３０は、基板５０５の格子間隔より大きい格子間隔を持つ材料から形成されてもよい（Ｐ型の電気的に正の電荷を持つ材料を形成すべく、ホウ素および／またはアルミニウムでドープされてもされなくてもよい、ＳｉＧｅで形成されることにより）。最後に、ＣＭＯＳデバイス１２００はグランドＧＮＤ、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、およびバイアス電圧ＶＤＤを持つ。
【０１０７】
上記明細書では特定の実施の形態を用いて説明している。しかしながら、それに対しては、請求項で述べるように実施形態の広義の精神および範囲から逸脱することなく様々な変更または修正を加えてもよい。よって明細書および図面は、限定的ではなく例示的に捉えられるべきである。
【図面の簡単な説明】
【０１０８】
【図１】ウェル、ゲート誘電体、およびゲート電極を持つ基板の部分の概略断面図である。
【０１０９】
【図２】先端領域を持つ接合領域を形成した後の図１の概略基板である。
【０１１０】
【図３Ａ】接合を形成すべく接合領域に材料の厚みを形成した後の図２の基板を示す。
【０１１１】
【図３Ｂ】接合を形成すべく、先端注入を持つ接合領域に材料の厚みを形成した後の図２の基板を示す。
【０１１２】
【図４】代表的なＣＭＯＳ構造を示す。
【０１１３】
【図５】ウェル、ゲート誘電体、ゲート電極、および先端領域を持つ接合領域を持つ基板の部分の概略断面図である。
【０１１４】
【図６】接合領域に結晶質材料の厚み、ゲート電極上にアモルファス材料の厚みを形成した後の図５の概略基板である。
【０１１５】
【図７】結晶質材料の厚みとアモルファス材料の厚みとを除去した後の図６の基板を示す。
【０１１６】
【図８】接合領域に結晶質材料の次の厚み、ゲート電極上にアモルファス材料の次の厚みを形成した後の図７の基板を示す。
【０１１７】
【図９】結晶質材料およびアモルファス材料の厚みを除去した後の図８の基板を示す。
【０１１８】
【図１０】接合を形成すべく接合領域に結晶質材料の厚みを形成した後、およびゲート電極上にアモルファス材料の厚みを形成した後の、図９の基板を示す。
【０１１９】
【図１１】アモルファス材料を除去した後の図１０の基板を示す。
【０１２０】
【図１２】代表的なＣＭＯＳ構造を示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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