(57)【要約】  従来のＣＭＯＳゲートスタックと比べて反転キャパシタンスを増大させるＣＭＯＳゲートスタックが記載される。ゲート誘電体層に近い従来のポリＳｉゲートの代わりに、ポリＳｉＧｅゲートを用いて、活性化され得る埋込まれたドーパント量を増加させる。この増加は、従来のＣＭＯＳゲートスタックにおける反転キャパシタンスを制限するポリシリコンの枯渇を克服する。ポリＳｉＧｅ層をゲートスタックに組込むために、ゲート誘電体層とポリＳｉＧｅ層との間にＳｉ薄層を堆積させる。適切なサリサイド形成を確実にするために、ポリＳｉＧｅ層の上にポリＳｉ層のキャップを被せる。ポリＳｉＧｅの上に微粒子のポリＳｉを得るために、ポリＳｉ層とポリＳｉＧｅ層の間に第２のＳｉ層を堆積させる【選択図】  図１
2008514003.tif 000002
【特許請求の範囲】
【請求項１】
半導体ＭＯＳデバイスのゲートスタックであって、
前記半導体ＭＯＳデバイスの半導体基板上に形成された誘電体膜と、
該誘電体膜上に形成された第１のα-Ｓｉ層と、
該第１のα-Ｓｉ層上に形成されたポリＳｉＧｅ層と、
該ポリＳｉＧｅ層上に形成された第２のα-Ｓｉ層と、
該第２のα-Ｓｉ層上に形成されたポリＳｉ層と、
を備えた前記デバイス。
【請求項２】
該誘電体膜が、異なる材料の第１誘電体膜と第２誘電体膜を備えている、請求項１記載のデバイス。
【請求項３】
該第２のα-Ｓｉ層が該第１のα-Ｓｉ層より厚い、請求項１記載のデバイス。
【請求項４】
該第１のα-Ｓｉ層の厚さが約３０オングストローム〜約５０オングストロームである、請求項３記載のデバイス。
【請求項５】
該ポリＳｉＧｅ層におけるＧｅ含量が約５原子％〜約４０原子％である、請求項３記載のデバイス。
【請求項６】
該ポリＳｉＧｅ層の厚さが約３００オングストローム〜約１０００オングストロームである、請求項５記載のデバイス。
【請求項７】
該第２のα-Ｓｉ層の厚さが約５０オングストローム〜約３００オングストロームである、請求項３記載のデバイス。
【請求項８】
該ポリＳｉ層の厚さが約３００オングストローム〜約１５００オングストロームである、請求項３記載のデバイス。
【請求項９】
該誘電体層が、二酸化シリコンと酸窒化物を含んでいる、請求項１記載のデバイス。
【請求項１０】
基板上にα-Ｓｉ層を堆積させる方法であって、
該基板をチャンバ内に配置するステップと、
第１のＳｉ含有ソースガスを該チャンバに導入するステップと、
約５０オングストローム未満の厚さのα-Ｓｉ層が前記基板上に堆積されるまで、第２のＳｉ含有ソースガスを該チャンバに導入するステップと、
を含む前記方法。
【請求項１１】
該第１のＳｉ含有ガスがＳｉ２Ｈ６である、請求項１０記載の方法。
【請求項１２】
該第１のＳｉ含有ガスが非反応性ガスで希釈されている、請求項１１記載の方法。
【請求項１３】
該非反応性ガスが、Ｎ２、Ａｒ、Ｈ２、Ｈｅ、又はそれらの組合わせを含んでいる、請求項１２記載の方法。
【請求項１４】
該第２のＳｉ含有ガスがＳｉＨ４である、請求項１０記載の方法。
【請求項１５】
該第１のＳｉ含有ソースガスと該第２のＳｉ含有ソースガスが、混合物として該チャンバに導入される、請求項１０記載の方法。
【請求項１６】
該第１のＳｉ含有ソースガスが導入された後、該第２のＳｉ含有ソースガスが所定の時間導入される、請求項１０記載の方法。
【請求項１７】
基板上にゲートスタックを形成する方法であって、
該基板の最上部に誘電体薄層を堆積させるステップと、
該誘電体膜上に第１のα-Ｓｉ層を堆積させるステップと、
該第１のα-Ｓｉ層上にポリＳｉＧｅ層を堆積させるステップと、
該ポリＳｉＧｅ層上に第２のα-Ｓｉ層を堆積させるステップと、
該第２のα-Ｓｉ層上にポリＳｉ層を堆積させるステップと、
を含む前記方法。
【請求項１８】
該第１のα-Ｓｉ層と、該ポリ-ＳｉＧｅ層と、該第２のα-Ｓｉ層が同一温度で堆積される、請求項１７記載の方法。
【請求項１９】
該第１のα-Ｓｉ層の厚さが約５０オングストローム〜約３００オングストロームである、請求項１８記載の方法。
【請求項２０】
該第２のα-Ｓｉ層の厚さが約３０オングストローム〜約５０オングストロームである、請求項１８記載の方法。
【発明の詳細な説明】
【発明の背景】
【０００１】
発明の分野
[0001]本発明の実施形態は半導体デバイスのためのポリシリコンゲルマニウム（ポリＳｉＧｅ）ゲートスタック及びその形成方法に関する。
【０００２】
関連技術の説明
[0002]トランジスタドライブ電流、つまり、ＣＭＯＳ（相補形金属酸化膜半導体）デバイスのスイッチング速度は反転キャパシタンスの増大とともに増加する。反転キャパシタンスを制限する要因の１つは反転中の従来のポリＳｉゲート電極における電荷キャリアの枯渇である。高性能論理回路に用いられるＣＭＯＳデバイスに関して、代替的ゲート電極材料はポリシリコン（又はポリＳｉ）の枯渇を回避する必要がある。
【０００３】
[0003]電荷キャリア濃度が少なくとも二桁だけポリＳｉのキャリア濃度を超える金属ゲートを用いると、実質的にはポリＳｉ枯渇作用が排除される。しかしながら、従来のＣＭＯＳフローに金属ゲートを組込むことはプロセス統合が難しいために複雑である。主として、金属ゲートは引き続き高温アニールを切り抜ける必要がある熱化学安定性を欠いている。金属ゲートの堆積とパターン形成も現在は未熟である。
【０００４】
[0004]代替的方法は従来のポリＳｉゲートの代わりに、ポリＳｉＧｅ（ポリシリコンゲルマニウム）ゲートを用いることである。ポリＳｉへゲルマニウム（Ｇｅ）を組込むことにより、活性化され得る埋込みドーパントの量を増加させるためのドーピングが高められる。このことは、特にホウ素のようなドーパントにも当てはまる。より高いドーパント活性化によって、より高い電荷キャリア濃度と反転中に同時に起きるゲート電極枯渇の低下が得られる。更に、ＳｉＧｅはミッドギャップ半導体材料であるので、ＮＭＯＳやＰＭＯＳデバイスのしきい電圧が異極性のものとほとんど等しい。補足的なしきい電圧は適切なＣＭＯＳ回路動作に必要である。ポリＳｉＧｅの利点は、更に、材料が化学的にポリＳｉと似ていることである。これにより、ポリＳｉＧｅに適合させるためにプロセス統合スキームの最低限の調節が要求される。ポリＳｉＧｅは熱的に安定であり、デバイスが製造手順において受ける熱サイクルを切り抜けることができる。
【発明の概要】
【０００５】
[0005]本発明の実施形態は、電荷キャリアの枯渇を低減させるＣＭＯＳデバイスのポリＳｉＧｅゲートを設けることである。
【０００６】
[0006]一実施形態においては、半導体ＭＯＳデバイスのゲートスタックは、前記半導体ＭＯＳデバイスの半導体基板上に形成された誘電体膜と、誘電体膜上に形成された第１のα-Ｓｉ層と、第１のα-Ｓｉ層上に形成されたポリＳｉＧｅ層と、ポリＳｉＧｅ層上に形成された第２のα-Ｓｉ層と、第２のα-Ｓｉ層上に形成されたポリＳｉ層とを備えている。
【０００７】
[0007]他の実施形態においては、基板上にα-Ｓｉ層を堆積させる方法は、基板をチャンバ内に配置するステップと、第１のＳｉ含有ソースガスをチャンバへ導入するステップと、前記基板上に約５０オングストローム未満厚さのα-Ｓｉ層が堆積するまで第２のＳｉ含有ソースガスをチャンバに導入するステップとを含む。
【０００８】
[0008]他の実施形態においては、基板上にゲートスタックを形成する方法は、基板の最上部に誘電体薄層を堆積させるステップと、誘電体膜上に第１のα-Ｓｉ層を堆積させるステップと、第１のα-Ｓｉ層上にポリＳｉＧｅ層を堆積させるステップと、ポリＳｉＧｅ層上に第２のα-Ｓｉ層を堆積させるステップと、第２のα-Ｓｉ層上にポリＳｉ層を堆積させるステップとを含む。
【０００９】
[0009]本明細書に記載される発明の特徴が得られ詳細に理解され得るように、上で簡単にまとめた本発明のより具体的な説明は、添付の図面に示されるその実施形態によって参照してもよい。しかしながら、添付の図面が本発明の典型的な実施形態を示し、それ故、本発明の範囲を制限するものとしてみなされず、本発明が他の等しい実施形態を許容することができることは留意すべきである。
【００１０】
[0022]理解を容易にするために、図面に共通な同一の要素を示すために、可能な場合には、同一の符号を用いた。また、図面が一定の比率の縮尺でないことに留意のこと。
【詳細な説明】
【００１１】
[0023]ゲルマニウム含量が約５原子％〜４０原子％であるポリＳｉＧｅゲートは、反転中のゲート電極枯渇を減少させるが、Ｇｅがゲート酸化物をエッチングして結果として揮発性ＧｅＯを形成することから、ＳｉＯ２ベースゲート誘電体上に直接堆積させることができない。ＧｅＯ形成は、高品質のポリＳｉＧｅ膜の成長を阻止する。この化学不適合性はゲート誘電体とポリＳｉＧｅ間にα-Ｓｉ薄層を組込むことを望ましくする。
【００１２】
[0024]しかしながら、ポリＳｉＧｅとゲート誘電体間にドープされていないα-Ｓｉ層を挿入すると、ドーパントの枯渇問題が悪化する。この問題は、隣接するポリＳｉＧｅ層からＧｅや他のドーパントが外方に拡散することによって続いての高温処理中にドープされるほどα-Ｓｉ層が十分に薄い場合には修正され得る。実験的に、α-Ｓｉ層が少なくとも、３０-５０オングストロームでなければならないことがわかった。この層が薄すぎる場合には、Ｇｅが続いての高温処理でポリＳｉＧｅ膜中の弱点を通して拡散し得るので、ゲート誘電体のゲルマニウム攻撃の危険が行われる。層が厚すぎる場合には、ドーパント枯渇、ポリＳｉＧｅゲート電極の主な動機の１つが軽減されず、増大することさえある。また、ゲート電極の作業関数は、ゲート電極に隣接する材料の作業関数に左右される。α-Ｓｉが厚すぎる場合には、アニール後のポリＳｉの作業関数を示す。α-Ｓｉが十分に薄い場合には、隣接するポリＳｉＧｅからのＧｅが続いての熱アニール中にα-Ｓｉに拡散し、ポリＳｉＧｅの作業関数に変わる。
【００１３】
[0025]微粒子のポリＳｉ又はポリＳｉＧｅが望ましい。第一に、微粒子サイズでは、埋込まれたドーパントは粒子全体により均一に分配される。大きな粒子膜の場合、ドーパントは粒界で分離してしまい、電気的活性なドーパント濃度を低下させる。第二に、微粒子膜は、一般的には、平滑なエッジをもつエッチングラインを生じる。ゲート電極のラインエッジの粗さはしきい値未満勾配としきい電圧拡大を高めることがあり、いずれも高性能デバイスに望ましくない。第三に、シリサイド形成と最初に形成された状態の高抵抗相から熱アニール後の低抵抗相へのシリサイドの変換はより微粒子サイズほど容易になる。
【００１４】
[0026]ポリＳｉＧｅ上に堆積させるポリＳｉの形態を改善する一方法はポリＳｉＧｅとポリＳｉ層間にα-Ｓｉ層を挿入することである。α-Ｓｉ層は、ポリＳｉ堆積の間、アモルファス微細構造を保持し得る。α-Ｓｉ介入層をもつポリＳｉＧｅ上のポリＳｉの成長はヘテロエピタキシャルではない。それ故、ポリＳｉ粒子構造は、膜がＳｉＯ２層のようなアモルファス表面上に直接堆積される時に得られた構造と似ている。
【００１５】
[0027]図１は、ポリＳｉＧｅ層を含むゲートスタックを示す図である。シリコン基板２０１上に、二酸化シリコン２０２ａを約２０オングストローム〜約１５０オングストロームの厚さに、酸窒化物を約２０オングストローム〜約１００オングストロームの厚さに堆積させることによりゲート誘電体薄層２０２が形成される。或いは、ゲート誘電体薄層２０２は二酸化シリコン層２０２ａのみを含んでもよい。α-Ｓｉ薄層２０７は、誘電体薄層２０２の最上部に形成される。α-Ｓｉ薄層２０７の厚さは、約３０オングストローム〜５０オングストロームである。α-Ｓｉ薄層２０７後、ポリＳｉＧｅ層２０８は約３００オングストローム〜約１０００オングストロームの厚さに堆積される。ポリＳｉＧｅ層２０８の最上部に、α-Ｓｉ薄層２０９が約５０オングストローム〜約３００オングストロームの厚さに堆積される。ポリＳｉゲート２０４は、α-Ｓｉ薄層２０９の最上部に約３００オングストローム〜約１５００オングストロームの厚さに堆積される。ソース領域２０５とドレイン領域２０６はそれぞれ誘電体薄層２０２の下のいずれかの側で部分的に形成される。
【００１６】
[0028]α-Ｓｉ薄層２０７、ポリＳｉＧｅ層２０８、α-Ｓｉ薄層の堆積は、急速なガスフローと温度サイクルの影響を受けやすいリアクタにおいてプロセスガスの新規なシーケンスと代替的なプロセスガスの使用を用いることによって得ることができる。本発明は、カリフォルニア州、サンタクララのアプライドマテリアルズ社から市販されているもののようなミニバッチ低圧気相化学成長法（ＬＰＣＶＤ）システム、ＦｌｅｘＳｔａｒによって下で説明的に記載される。しかしながら、本発明が単一ウエハＬＰＣＶＤシステム又は他の適用しうるＬＰＣＶＤシステムのような他のシステム構造に有用であることは理解すべきである。ここに報告した実験の全てがＦｌｅｘＳｔａｒについて行われた。ＦｌｅｘＳｔａｒの関連した詳細とＣＶＤプロセスへの適用は、２００２年の３月５日発行の共同譲渡された米国特許第６,３５３,５９３号、２００２年８月９日出願の米国特許出願第１０/２１６,０７９号に見ることができ、いずれの開示内容も本明細書に援用されている。
【００１７】
[0029]このＦｌｅｘＳｔａｒシステムは、クロスウエハガスフローを使う。即ち、プロセスガスは、ウエハ表面全体に流れる。クロスウエハガスフローはこの適用に幾つかの利点がある。第一に、反応種濃度とドーパント濃度はウエハ表面全体に均一である。第二に、各ウエハは、反応種の同じ用量を受け、ウエハ全体の均一性が良好になる。第三に、ウエハ付近のガスの滞留時間がガスフローによって制御され得る。ガス滞留時間の制御は、膜堆積がウエハ全体に同時に開始しなければならない極薄堆積に重要である。滞留時間は、また、ガス相反応の程度を決定する。
【００１８】
[0030]ウエハ温度は、また、連続プロセスにおいて異なるプロセスステップで循環される。ポリＳｉＧｅ/ポリＳｉスタックの場合、プロセス温度は、ポリＳｉＧｅの堆積からポリＳｉの堆積に転移しつつ約１００℃だけ増加させなければならない。温度サイクルは、従来の垂直拡散炉において実施することは難しいが、ＦｌｅｘＳｔａｒシステムのユニークな構造がこれを可能にする。
【００１９】
[0031]発明による方法３００は、図２Ａに示される以下のステップを含む。最初に、ステップ３０１で、１以上の基板がプロセスチャンバ内に配置される。その後、ステップ３０２で、Ｓｉ２Ｈ６（シリコン含有ソースガス）又はＮ２、Ａｒ、Ｈ２又はＨｅのような他のガスで希釈されたＳｉ２Ｈ６のフローが短時間チャンバに導入されて、基板表面上でα-Ｓｉ核形成を開始する。核形成時間は、図１に示されるα-Ｓｉ薄膜２０７の堆積を可能にする５分未満でなければならない。核形成が設定された後、ステップ３０３で、Ｓｉ２Ｈ６のフローが停止され、所望される厚さ（３０-５０オングストローム）のα-Ｓｉが堆積されるまでＳｉＨ４（シリコン含有ソースガス）又はＮ２、Ａｒ、Ｈ２又はＨｅのような他のガスで希釈されたＳｉＨ４のフローがチャンバに導入される。
【００２０】
[0032]或いは、図２Ｂに示されるように、発明による方法３１０は以下のステップを含む。最初に、ステップ３１１で、１以上の基板がプロセスチャンバ内に配置される。その後、ステップ３１２で、ＳｉＨ４/Ｓｉ２Ｈ６のガス混合物、又はＮ２、Ａｒ、Ｈ２又はＨｅのような他の非反応性ガスで希釈されたＳｉＨ４/Ｓｉ２Ｈ６が短時間チャンバに導入されて、基板表面上でα-Ｓｉ核形成を開始する。核生形成時間は、図１に示されるα-Ｓｉ薄膜２０７の堆積を可能にする５分未満でなければならない。核形成が設定された後、ステップ３１３で、Ｓｉ２Ｈ６のフローが停止され、基板の最上部にα-Ｓｉの所望される厚さ（３０-５０オングストローム）が堆積されるまでＳｉＨ４（又はＮ２、Ａｒ、Ｈ２又はＨｅのような他のガスで希釈されたＳｉＨ４）のフローが続けられる。
【００２１】
[0033]上記の方法を用いて、核形成の遅れをほとんどゼロにすることができ、３０-５０オングストロームのα-Ｓｉ膜の制御可能な堆積のために十分に低い堆積速度が得られる。５０オングストロームα-Ｓｉシード層を堆積させるように変更されたプロセスの処理条件の個々の例を以下に記載する。
【００２２】
実施例１：５０オングストロームα-Ｓｉシード層を堆積させるプロセス
ステップ１：０.２ｓｌｍのＳｉ２Ｈ６、２.０ｓｌｍのＳｉＨ４、０.０ｓｌｍの希釈剤Ｎ２、０.４トール、５２０℃、３０秒間。
ステップ２：０.０ｓｌｍのＳｉ２Ｈ６、２.０ｓｌｍのＳｉＨ４、０.０ｓｌｍの希釈剤Ｎ２、０.４トール、５２０℃、１５０秒間。
【００２３】
実施例２：５０オングストロームα-Ｓｉシード層を堆積させるプロセス
ステップ１：０.１５ｓｌｍのＳｉ２Ｈ６、２.３ｓｌｍの希釈剤Ｎ２、０.４トール、５２０℃、３０秒間。
ステップ２：２.０ｓｌｍのＳｉＨ４、０.０ｓｌｍの希釈剤Ｎ２、０.４トール、５２０℃、６０秒間。
【００２４】
[0034]重要なプロセスステップだけが上に記載される。完全なプロセス手順には、堆積前にガスフローとウエハ温度を安定化するステップと、反応後にリアクタから基板を取り出す前に行われるチャンバポンプ/チャージステップとが含まれる。また、ガスシーケンスの概念が広範囲のプロセス条件にわたって適用することができ、α-Ｓｉのプロセス条件の個々の選択は主にリアクタ構造に左右される。更に、ポリＳｉの最も一般的なシリコン含有ソースガスであるので、ＳｉＨ４とＳｉ２Ｈ６について方法を記載してきたが、他のシリコン含有ソースガスを本発明に用いてもよい。
【００２５】
[0035]本発明のプロセスの結果は、膜の低表面粗さによって証明されるように、シード層が薄く連続していることである。従来のプロセスにおいて、本発明者らは１００オングストロームα-Ｓｉの粗さ（Ｒａ）が約１.３ｎｍであることを実測した。高表面粗さと２５ｎｍの高Ｒｍａｘ値は、膜が半連続であることを示している。表面粗さが少なくとも０.３ｎｍまで下がり、Ｒｍａｘが４ｎｍ未満まで下がり、発明によるプロセスが膜が連続していることを示している。
【００２６】
[0036]α-Ｓｉシード層上に堆積されたポリＳｉＧｅの表面粗さと結晶構造の確認はポリＳｉＧｅ膜について改善されたα-Ｓｉシード層の効果を評価するために使用し得る。
【００２７】
実施例３：α-Ｓｉシード層上にポリＳｉＧｅを堆積させるプロセス
２.０ｓｌｍのＳｉＨ４、０.１２ｓｌｍのＧｅＨ４、０.０ｓｌｍの希釈剤Ｎ２、０.４トール、５２０℃、６００秒。
ＧｅＨ４：ＳｉＨ４のフロー比は、膜におけるＧｅ含量を純粋なα-Ｓｉから約５０原子％Ｇｅに調整するために変えることができる（図３を参照のこと）。図３は、ＧｅＨ４/ＳｉＨ４比の関数としてポリＳｉＧｅのＧｅ含量と堆積速度を示すグラフである。
【００２８】
[0037]オージェ分析は、ポリＳｉＧｅ堆積プロセスによって、膜へのＧｅ組込みが均一になることを示している（図４）。図４に示されるように、α-Ｓｉシード層は酸化物と界面で存在している。Ｇｅ含量を推定するために格子間隔を用いるベガードの法則から得られるＧｅ含量は、オージェ分析と充分一致し（即ち、数原子％まで）、Ｇｅが置換位置を占めていることが確認される。
【００２９】
[0038]ポリＳｉＧｅ膜は、また、きわめて等角である（図５を参照のこと）。平行なウエハ処理リアクタのユニークな構造によって、膜堆積が均一になり、１６１７オングストローム膜について０.７％の厚さの均一性を有する。均一性は、厚さと平均の厚さとの標準偏差を割ることによって定義される。
【００３０】
[0039]ポリＳｉＧｅの粗さに対するα-Ｓｉシード層の影響は劇的である。シード層がないと、８００オングストロームのポリＳｉＧｅの表面粗さは約３９オングストロームである（図６Ａを参照のこと）。対照的に、８００オングストロームのポリＳｉＧｅが上記の５０オングストロームのα-Ｓｉシード層上に堆積される場合、ポリＳｉＧｅ膜の表面粗さは、約２１オングストロームに劇的に低下する（図６Ｂを参照のこと）。平滑で連続する５０オングストロームのα-Ｓｉシード層上に堆積されるポリＳｉＧｅ膜もまた、θ‐２θのＸＲＤ（Ｘ線回折）スキャンで例示されるように充分にわかった結晶構造を有する（図７を参照のこと）。
【００３１】
[0040]ポリＳｉＧｅ/ポリＳｉスタックについて、ポリＳｉＧｅ上に堆積されたポリＳｉの形態は不十分である。粒度分布は、ゲート誘電体上に直接堆積したポリＳｉに比べて幅広い。平均粒径もまた、ポリＳｉＧｅ上のポリＳｉ成長が準へテロエピタキシャルであるのでより大きい。即ち、ポリＳｉ結晶の格子間隔は、下にあるポリＳｉＧｅのより大きい格子間隔に従う傾向がある。
【００３２】
[0041]ポリＳｉＧｅ/ポリＳｉスタックを形成するための本発明による方法は、ポリＳｉＧｅとポリＳｉ層との間にα-Ｓｉ薄層を挿入するステップを含んでいる。α-Ｓｉ層は、ポリＳｉ堆積温度でそのアモルファス構造を保持する。α-Ｓｉ介入層を有するポリＳｉＧｅ上のポリＳｉの成長は、ヘテロエピタキシャルではない。ポリＳｉ粒子構造は、膜が熱ＳｉＯ２のようなアモルファス表面上に直接堆積させたときに得られるものとより似ている。
【００３３】
[0042]α-Ｓｉが挟まれた層を有するポリＳｉＧｅ上にポリＳｉが堆積されるときに得られるより小さなポリＳｉ粒径は、スタックの表面粗さの低下によって確認される。例えば、１０００オングストロームのポリＳｉが５００オングストロームのポリＳｉＧｅ上に直接堆積される場合（α-Ｓｉシード層を含まない）、スタックの表面粗さは約５８オングストロームである（図８Ａを参照のこと）。ポリＳｉとポリＳｉＧｅ間に１００オングストロームのα-Ｓｉが挟まれる場合、表面粗さはおよそ３４オングストロームに減少する（図８Ｂを参照のこと）。比較して、熱ＳｉＯ２上に直接堆積された１５００オングストロームのポリＳｉの表面粗さは約３０オングストロームである。
【００３４】
[0043]この界面層に用いられるα-Ｓｉ堆積条件を以下に記載する。
【００３５】
実施例４：ポリＳｉＧｅとポリＳｉ間の界面α-Ｓｉ層を堆積させるプロセス
１００オングストロームのα-Ｓｉを堆積させるために、２.０ｓｌｍのＳｉＨ４、０.０ｓｌｍの希釈剤のＮ２、０.４トール、５２０℃、４２０秒間。
本実施例において、堆積温度は、α-Ｓｉシード層と、ポリＳｉＧｅとα-Ｓｉ界面層が全て、ポリＳｉの堆積のために温度を上昇させる前と同じ温度で堆積されるようにポリＳｉＧｅと同じであるように選ばれる。
【００３６】
[0044]以下のプロセス条件をポリＳｉの堆積に用いた。
【００３７】
実施例５：ポリＳｉ層を堆積させるプロセス
１０００オングストロームのポリＳｉを堆積させるために、２.０ｓｌｍのＳｉＨ４、０.０ｓｌｍの希釈剤のＮ２、０.４トール、６３０℃、４２０秒間。
【００３８】
[0045]α-Ｓｉ以外の材料を界面層に用いてもよいが、埋込まれたドーパントを活性化するとともに拡散させるために行われる後の熱アニールの間にポリＳｉに変換されるので、α-Ｓｉが最も適している。アニール後、ポリＳｉＧｅ/ポリＳｉスタックが生じる。α-Ｓｉシード層は、ポリＳｉＧｅからＧｅがα-Ｓｉシード層に拡散するので、アニールの間にポリＳｉＧｅに変換される。他の利点は、α-ＳｉがポリＳｉＧｅと同じ反応種を用いて同じ温度で堆積され得ることである。
【００３９】
[0046]ＳｉＧｅの他の適用は、半球状粒子シリコン（ＨＳＧ）の堆積である。半球状粒子シリコンは、ＤＲＡＭコンデンサのボトム電極スタックに一般に用いられている。平滑なα-Ｓｉ又はポリＳｉボトム電極スタックと比べて、ＨＳＧＳｉを組込んでいるスタックは１.５-２.５×大きい表面積を持つ。より大きな表面積はＤＲＡＭコンデンサのキャパシタンスを増大する。
【００４０】
[0047]最も単純な手法において、α-ＳｉはＳｉＨ４又はＨｅ、Ｈ２、Ｎ２、又はＡｒで希釈したＳｉＨ４で０.５〜１.５トールの圧力と５６０℃〜６００℃の温度で堆積される。５６０℃〜６００℃の中間温度で、α-Ｓｉの形態が平滑な膜から粗い膜まで変化する。この堆積方法の温度窓は１０℃であり、一般的には、狭すぎて製造環境において制御できない。
【００４１】
[0048]上記の堆積方法は、プロセスをより製造可能にするように改良することができる。重要な概念はα-ＳｉをＧｅでドープし、堆積温度を調節して、半球状粒子成長を達成することである。Ｇｅドーピングはアモルファス相の多結晶層へ転移を援助し、それにより温度制御に対する要求が減少する。この転移温度は高Ｇｅ含量の場合、５８０℃から４８０℃に１００℃下げることができる。Ｇｅを添加すると、半球状粒子のサイズを大きくさせる粒径が増大する。一般的なゲルマニウム源はＧｅＨ４である。ＧｅＨ４はＳｉＯ２未変性酸化物のエッチング剤であり、それにより成長が抑制される。未変性酸化物はＨＳＧ-Ｓｉの形成を阻止する傾向がある。ＨＳＧ-ＳｉＧｅはプロセス統合に必要な場合にはα-Ｓｉのドープされていない層でキャップを被せることができる。
【００４２】
[0049]これら要因の全てが、表面積が増大したより大きな半球状粒子に貢献する。Ｇｅドーピングは、都合の良いことに、その他の２つのＨＳＧ-Ｓｉ堆積技術と同様に用いられる。潜在的改善の一部を以下に記載する。技術の１つは、Ｇｅがドープされたα-Ｓｉ層を堆積させ、その後、真空アニール又はＨ２又はＧｅＨ４/Ｈ２の雰囲気中でアニールして、ＨＳＧ-ＳｉＧｅを形成することである。ＧｅＨ４を用いる場合には、Ｇｅの堆積を防止するために十分に希釈しなければならないが、アニール中に成長することができる未変性酸化物をエッチングするのには十分に高くなければならない。未変性酸化物が表面拡散を減少させる傾向があり、ＨＳＧ膜の形成を阻止する傾向がある。その他の技術は、純粋なシリコン核の代わりにＳｉＧｅ核でα-Ｓｉベース層をシードし、その後、真空アニール又はＨ２又はＧｅＨ４/Ｈ２の雰囲気中でアニールして、ＨＳＧ-ＳｉＧｅを形成することである。ＧｅＨ４を用いる場合には、Ｇｅ堆積を防止するために十分に希釈しなければならないが、アニール中に成長することができる未変性酸化物をエッチングするのに十分に高くなければならない。未変性酸化物は表面拡散を減少させる傾向があり、ＨＳＧ膜の形成を阻止する傾向がある。
【００４３】
[0050]Ｇｅ添加による表面粗さの増加は図９に見られる。膜中のＧｅ含量が堆積温度を一定に保ちつつ低下するにつれて、膜の表面粗さが約３０％未満のＧｅ含量で急激に増加する。約３０％未満の臨界Ｇｅ含量で、堆積温度と転移温度が同じようになる。このように、堆積温度とＧｅ含量はＨＳＧ-ＳｉＧｅ相への転移を制御することができる。この臨界Ｇｅ濃度で堆積温度を上昇させる場合には、ＨＳＧ-ＳｉＧｅ相からポリＳｉＧｅ相への膜転移につれて表面粗さが低下する。
【００４４】
[0051]ＳｉＧｅについて更に他の適用は、インサイチュでドープされたポリＳｉの堆積である。インサイチュでドープされたＳｉ膜は、ゲート電極、ワード線、ビット線、コンデンサ電極、コンデンサプレートとしてメモリデバイスに一般に用いられる。一般的には、これらの膜は、リン、ホウ素又はヒ素で、インサイチュでドープされたα-Ｓｉとして堆積される。高温の堆積後炉アニール又は急速熱アニールはドーパントを活性化させるとともに大きな粒子の低抵抗ポリＳｉへ膜を変換させるために行われる。
【００４５】
[0052]堆積された状態の光ドーピング濃度を必要とする不揮発性メモリの浮動ゲートのようなある種の適用においては、無作為に配向させた粒子による堆積された状態の微粒子ポリＳｉ微細構造が所望される。以前に、Ｇｅドーピングがα-ＳｉをポリＳｉ転移温度に下げることを示した。言い換えると、ゲルマニウムドーピングはα-ＳｉＧｅのポリＳｉＧｅへの転移を容易にする。このように、インサイチュでドープされた膜の堆積された状態のポリＳｉ微細構造を得るための新規な一方法は、ＧｅＨ４又は他のゲルマニウム含有ソースガスをポリＳｉの堆積に用いられるシリコン含有ソースガスに添加することである。幾つかのドーパント、特にホウ素の場合、Ｇｅドーピングもまたドーパントの活性化を増大させる。このように、インサイチュでドープされたポリＳｉＧｅ膜は、通常はインサイチュでドープされたα-Ｓｉを生じるプロセス温度で得られる。これらのポリＳｉＧｅ膜はα-Ｓｉ又はポリＳｉでキャップが被せられてもよい。以前に記載されたように、ドープされていない又はインサイチュでドープされたα-Ｓｉのシード層はポリＳｉＧｅ堆積を開始するのに必要なものである。
【００４６】
[0053]インサイチュでドープされた膜の他の適用は、ＭＥＭＳ（マイクロメカニカルシステム）やＴＦＴ（薄膜トランジスタ）適用である。サーマルバジェットはＭＥＭＳ処理にとって深刻な束縛である。典型的には、処理温度はマイクロマシンの部品に対する損傷を避けるために６００℃を維持しなければならない。これらのような適用の場合、活性化したドーパントで低温（＜６００℃）のインサイチュでドープされたポリＳｉ膜が所望される。再び、Ｇｅドーピングがそのような膜を得るために用いられる。最初に、インサイチュでドープされたα-ＳｉＧｅはＳｉＧｅのアモルファスから多結晶転移より低い温度で堆積される（典型的には４７５℃〜５５０℃）。その後、膜は６００℃より低い温度でインサイチュでアニールされて、膜を結晶化すると共にドーパントを活性化する。アニールの間に、アモルファス相から多結晶相に固相再結晶として既知のプロセスによって膜が変換する。Ｇｅドーピングは６００℃を超える温度から５５０℃未満にα-Ｓｉ固相再結晶の温度を低下させる。
【００４７】
[0054]このように、改良されたゲート電極の主な適用として導入されたポリＳｉＧｅ堆積技術は、有利には、ＨＳＧシリコン形成、インサイチュでドープされたポリＳｉ堆積、低温のインサイチュでドープされたポリＳｉに適用され得る。
【００４８】
[0055]従って、本発明をその種々の実施形態と共に開示してきたが、以下の特許請求の範囲によって決定されるように他の実施形態が本発明の精神と範囲に包含されることは理解されるべきである。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の実施形態のゲートスタック構造を示す図である。
【図２Ａ】図２Ａは、α-Ｓｉ薄層を堆積させるプロセス流れを示す図である。
【図２Ｂ】図２Ｂは、α-Ｓｉ薄層を堆積させるプロセス流れを示す図である。
【図３】図３は、ポリＳｉＧｅ堆積速度と膜中のＧｅ濃度に対するＧｅＨ４：ＳｉＨ４流量比の影響を示すグラフである。
【図４】図４は、ポリＳｉＧｅ膜におけるゲルマニウム組込みのオージェ分析結果を示す図である。
【図５】図５はポリＳｉＧｅの等角堆積を示す図であり、ここで、Ｇｅ含量は２３原子％である。
【図６Ａ】図６Ａは、熱ＳｉＯ２上に直接堆積した８００オングストロームポリＳｉＧｅの表面粗さを示す図である。Ｇｅ含量は３０原子％である。
【図６Ｂ】図６Ｂは、堆積した５０オングストローム介入α-Ｓｉシード層において、また、本発明の方法において堆積した８００オングストロームポリＳｉＧｅの表面粗さを示す図である。Ｇｅ含量は３０原子％である。
【図７】図７は、膜結晶性を示すポリＳｉＧｅ膜のθ-２θＸＲＤスキャンを示す図である。ゲルマニウム含量は３０原子％である。
【図８Ａ】図８Ａは、ポリＳｉＧｅ上にポリＳｉを直接堆積する場合の１０００オングストロームポリＳｉＧｅ/５００オングストロームポリＳｉスタックの表面粗さを示す図である。
【図８Ｂ】図８Ｂは、ポリＳｉＧｅとポリＳｉの界面に１００オングストロームのα-Ｓｉを含有するスタックの場合の１０００オングストロームポリＳｉＧｅ/５００オングストロームポリＳｉスタックの表面粗さを示す図である。
【図９】図９は、ゲルマニウム含量と堆積温度の関数としてのポリＳｉＧｅの表面粗さを示すグラフである。
【符号の説明】
【００５０】
２０１…シリコン基板、２０２…ゲート誘電体層、２０２ａ…二酸化シリコン層、２０４…ポリシリコンゲート、２０５…ソース領域、２０６…ドレイン領域、２０７…α-Ｓｉ層、２０８…ポリＳｉＧｅ層、２０９…α-Ｓｉ薄層。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【国際調査報告】
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