(57)【要約】半導体素子（１０）は、ゲート（２２）を、シリコンから成ることが好ましい半導体層（１６）の上に配置することにより形成される。例えば、ＳｉＧｅまたはＧｅのみから成る半導体材料（２６）をゲートに隣接するように、かつ半導体層の上に、更にソース／ドレイン領域の上に形成する。熱処理プロセスを行なってストレッサ材料を半導体層に拡散させる。横方向の拡散が生じることにより歪みチャネル（１７）が形成され、ストレッサ材料層（３０）が歪みチャネルの直ぐ傍に隣接するようになる。エクステンションイオン注入を行なうことにより、ソース及びドレイン注入領域がストレッサ材料層の第１部分に形成される。ストレッサ材料層の第２部分は、歪みチャネルとソース及びドレイン注入領域との間のチャネルに残される。従って、ヘテロ接合が歪みチャネルに形成される。別の形態では、エクステンションイオン注入ではなく、ストレッサ材料の酸化を行なうことにより、歪みチャネルを形成する。
2008515188.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を設ける工程と、
ゲート誘電体を半導体層の第１部分の上方に形成する工程と、
ゲート電極を前記ゲート誘電体の上方に形成する工程と、
前記ゲート電極及び前記ゲート誘電体を保護材料によって被覆する工程と、
前記半導体層の材料とは異なる材料からなる半導体材料を、前記半導体層の第１部分の外側にある第２部分の上方に選択的に成長させる工程と、
半導体材料を拡散ソースとして使用して、半導体材料が半導体層のチャネル領域に拡散する量を制御し、半導体材料がチャネル領域に拡散することによって歪みチャネルが形成される工程とを備える、半導体素子の製造方法。
【請求項２】
半導体材料を拡散ソースとして使用する工程では、熱アニールプロセスを使用して、拡散ソースが半導体層のチャネル領域に拡散する量を制御する、請求項１記載の方法。
【請求項３】
熱アニールプロセスは、短時間高温アニール及び長時間低温アニールから成るグループから選択される一つを含み、短は長よりも小さく、かつ長は短よりも大きい、請求項２記載の方法。
【請求項４】
更に、熱アニールプロセスは更に、塩化水素（ＨＣｌ）雰囲気、及び不活性ガス雰囲気から成るグループから選択される一つを含み、これらの雰囲気を異なる温度で、かつ異なる時間に渡って使用して、半導体材料がチャネル領域に拡散する量、及び半導体素子の歪みチャネルに発生する歪みの大きさを制御する、請求項３記載の方法。
【請求項５】
半導体材料は、ゲルマニウムソース、炭素含有シリコンソース、ボロンソース、リンソース、及び砒素ソースから成るグループから選択される少なくとも一つを含む、請求項１記載の方法。
【請求項６】
不活性ガス雰囲気は、窒素及びアルゴンから成るグループから選択される少なくとも一つを含む、請求項４記載の方法。
【請求項７】
半導体材料を拡散ソースとして使用する工程では、半導体材料の酸化を行なって凝集現象を生起させ、凝集現象は、半導体材料の内の１つの成分が酸化膜の形成によって選択的に消費され、そして拡散し、更に半導体層の中の半導体材料が多くなって拡散するときに観察され、前記方法では更に、
ゲート電極及びゲート誘電体を取り囲む保護材料が除去されることがないように酸化膜を選択的に除去し、及び
別の半導体材料層を選択エピタキシャル成長により選択的に成長させる、請求項１記載の方法。
【請求項８】
別の半導体材料は、最初の同じ半導体材料及び異なる半導体材料層から成るグループから選択される一つを含む、請求項７記載の方法。
【請求項９】
更に、
半導体材料を拡散ソースとして使用し、酸化膜を選択的に除去し、そして別の半導体材料層を選択的に成長させる処理を繰り返して、半導体層のチャネル領域の中の半導体材料を所望の量だけ増加させる、請求項７記載の方法。
【請求項１０】
選択的に除去する処理では、ウェットエッチングプロセスを使用する、請求項７記載の方法。
【請求項１１】
半導体材料はＳｉＧｅを含み、そして酸化膜ＳｉＯ２を形成することによりＳｉを選択的に消費し、かつＧｅを選択的に拡散させてＧｅを増やし、前記方法は更に、
ゲート電極及びゲート誘電体を取り囲む保護材料が除去されることがないように酸化膜ＳｉＯ２を選択的に除去する工程と、
別の半導体材料層をエピタキシャル成長により選択的に成長させる工程とを備える、請求項７記載の方法。
【請求項１２】
更に、
ソース／ドレインエクステンション領域へのイオン注入、及び不純物活性化アニールを行う工程と、
サイドウォールスペーサをゲート電極に隣接するように形成する工程と、
ソース／ドレイン領域へのイオン注入を行なってソース／ドレインを形成する工程と、
ソース／ドレイン及びゲート電極の領域をシリサイド化する工程とを備える、請求項１記載の方法。
【請求項１３】
半導体層を設ける処理では、セミコンダクタオンインシュレータ基板を設ける、請求項１記載の方法。
【請求項１４】
セミコンダクタオンインシュレータ基板はシリコンオンインシュレータ基板を含む、請求項１３記載の方法。
【請求項１５】
被覆する工程では、保護材料を使用して、ゲート電極及びゲート誘電体への酸素の拡散を最小限に抑える、請求項１記載の方法。
【請求項１６】
ゲート電極を被覆する工程では、窒化膜、酸化膜、及び窒化膜及び酸化膜の組み合わせから成るグループから選択される保護材料を使用する、請求項１記載の方法。
【請求項１７】
半導体材料は、所定のＧｅ濃度及び所定の半導体材料膜厚を有するシリコンゲルマニウム（ＳｉＧｅ）を含み、所定のＧｅ濃度は所定の膜厚に反比例し、かつ酸化時間によって変わるので、半導体層に拡散するＧｅの合計量が維持される、請求項１記載の方法。
【請求項１８】
所定のＧｅ濃度は１５％より大きい、請求項１７記載の方法。
【請求項１９】
半導体材料は垂直方向に拡散して半導体層に入り込み、更に半導体層の内部を横方向に拡散してソース／チャネル界面及びドレイン／チャネル界面に到達し、ヘテロ接合をチャネル領域のそれぞれの界面に形成する、請求項１記載の方法。
【請求項２０】
半導体素子は、横型ダブルゲート素子及び縦型ダブルゲート素子から成るグループから選択される一つを含む、請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体に関し、特に非常に寸法の小さい半導体素子を形成する方法に関する。
【背景技術】
【０００２】
トランジスタ構造のような半導体素子は、リソグラフィプロセスが進化するにつれて寸法がどんどん小さくなっている。しかしながら、トランジスタ構造を１００ｎｍよりもずっと小さい寸法に形成するために解決すべき種々の大きな課題が生じている。更に、約１００ｎｍ以下のトランジスタ寸法を使用する場合、イオン注入を従来の半導体製造装置では制御することができない。チャネル不純物濃度のばらつきは回路内での素子の均一性に悪影響を及ぼす。トランジスタが導通するときの電圧である従来のバルクトランジスタの閾値電圧を制御するために、チャネル領域内のドーパントを利用する。しかしながら、チャネルドーピングを用いる手法は超薄型デバイス開発のための効率的な方法とはならない、というのは、超薄型デバイスを得るには、チャネル不純物濃度を高くする必要があるからである。従って、高不純物濃度を必要とする超薄型デバイスは閾値電圧ばらつきの影響を更に受け易い。更に、チャネル不純物濃度を高くすると、電子移動度及び正孔移動度の両方が小さくなり、かつソース／ゲート接合リーク電流、及びドレイン／ゲートリーク電流が大きくなる。
【０００３】
バルクトランジスタ性能を向上させる方法では、歪みチャネルを有するバルクトランジスタを形成する。このような素子は、歪みがトランジスタのチャネルに発生するような構造に形成される。チャネルに適切な歪みを発生させることにより、電子移動度及び正孔移動度の両方が大きくなってオン電流が大きくなり、素子の駆動能力を高めることができる。
【０００４】
歪みチャネルを有するトランジスタを形成する一の方法では、ソース及びドレインが形成される予定の領域のシリコン材料にリセスを形成し、そしてストレッサ材料をリセス領域に再成長させる。しかしながら、極薄ボディ素子を形成する場合、ストレッサ材料に適用できる深さはチャネルに十分大きい歪みを発生させるためには不十分である。この方法に関する別の問題は、シリコン材料にリセスを、エッチングプロセスを使用して形成することである。エッチングプロセスを所望の深さで停止する処理は、解決すべき大きな課題であり、かつ停止するときの深さはばらつく。更に、ストレッサ材料を残った非常に薄いシリコンの上に再成長する処理は困難を伴なう。また、非常に薄いシリコンはストレッサ材料を成長させるために必要な温度で凝集する。更に、この方法は公知のＦＩＮＦＥＴ構造に適用することができない、または極薄ボディのいずれのトランジスタ素子にも適用することができない。
【０００５】
応力をチャネルに発生させる別の公知の方法では、或る構造をストレッサ材料として使用する。この手法の不具合は、ストレッサ材料がＳｉＧｅである場合、ＳｉＧｅは、Ｇｅが誘電体／半導体界面に拡散して界面準位が多くなることによりゲート誘電体が劣化するように作用することである。ＳｉＧｅ材料のバンドギャップは小さい。従って、この手法に関する別の問題は、ＳｉＧｅがトランジスタのチャネルに含まれることにより、トランジスタのオフリーク電流が大きくなることである。更に、この方法は公知のＦＩＮＦＥＴ構造に適用することができない、または極薄ボディのいずれの起立型ダブルゲートトランジスタにも適用することができない。
【０００６】
トランジスタのチャネルに応力を発生させる更に別の公知の方法では、被覆応力発生層をトランジスタの活性領域の上に使用する。しかしながら、ストレッサ材料がチャネルからずっと遠く離れた位置に設けられるので、ストレッサ材料がチャネルに及ぼす影響が小さくなってしまう。
【発明を実施するための最良の形態】
【０００７】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００８】
図１に示すのは、本発明による半導体素子１０である。基板１２を設ける。一の形態では、基板１２はシリコンである。しかしながら、いずれの半導体材料も使用することができる。被覆誘電体層１４を形成する。ウェハ接着法または酸素を構成元素とする材料のイオン注入を使用して誘電体層１４を形成することができる。一の形態では、誘電体層１４は酸化膜である。半導体層１６を誘電体層１４の一部分の上に形成し、そしてパターニングする。一の形態では、半導体層１６はシリコンであり、そしてゲート長を半導体層１６の膜厚で割った値に等しいアスペクト比が少なくとも３になるような膜厚を有する。従って、半導体層１６は非常に薄い。半導体層１６に隣接するのは分離領域１８である。ここで、分離領域１８には材料を充填しない、または分離領域１８はいずれかの誘電体材料により形成することができることを理解されたい。従って、一の形態では、分離領域１８には何も充填されない。ゲート誘電体２０を半導体層１６の上に形成する。ゲート２２をゲート誘電体２０の上に形成する。窒化膜のような誘電体層２４をゲート２２及びゲート誘電体２０の周りに形成する。誘電体層２４の組成はゲート誘電体２０への酸素の拡散を最小にし、かつ熱的にも安定な材料である。従って、窒化膜の他に、他の材料を使用することができる。
【０００９】
図２に示すのは、半導体素子に更に処理を施したときの半導体素子１０である。図２では、半導体材料２６を、半導体素子１０のソース／ドレイン領域に選択的に堆積させる、またはエピタキシャル成長させる。一の形態では、半導体材料２６はＳｉＧｅである、またはＧｅのみから成り、そして応力をトランジスタのチャネルに発生させる材料として使用することができる。更に別の形態では、半導体材料２６は炭素含有シリコンとして形成することができる。炭素含有シリコンを形成する場合、以下に説明するように、結果として得られる歪みは圧縮歪みではなく引っ張り歪みである。他の半導体材料を半導体材料２６に使用することもできる。どの半導体材料を選択するかによっても、半導体素子１０の閾値電圧Ｖｔに直接影響する。ここで、他のストレッサ材料を使用することができることを良く理解されたい。図示の形態では、半導体材料２６を選択成長させる。種々の膜厚を半導体材料２６に使用することができる。
【００１０】
図３に示すのは、半導体素子に更に処理を施したときの半導体素子１０である。詳細には、ＲＴＡのような熱処理プロセス、または電気炉アニールを使用して半導体材料２６を下地の半導体層１６に拡散させる。半導体材料２６は横方向に拡散してソース−チャネル界面、及びドレイン−チャネル界面に達する。熱処理によって、半導体材料２６がＳｉＧｅ拡散ソース２８に変わる。拡散ソース２８のＧｅ濃度は、堆積直後の、または成長直後の層に含まれる初期濃度のＧｅが拡散することによって低くなる。ＳｉＧｅ拡散ソース２８のＧｅ濃度が低くなる。ここで、拡散ソース２８からの拡散元素は半導体層１６に入り込み、そして図３の矢印で示すように、ゲート２２に向かってゲート２２の下に拡散することに注目されたい。Ｇｅが拡散する結果、半導体層１６はストレッサ材料層３０となる。チャネル領域はゲート２２の下に形成される。Ｇｅがストレッサ材料層３０に拡散することにより、歪みチャネル１７が形成される。歪みチャネルの垂直破線境界は、Ｇｅが横方向に拡散することにより形成される、ストレッサ材料層３０と歪みチャネル１７との間の境界を示している。ここで、ストレッサ材料層３０が歪みチャネル１７の直ぐ隣に位置するのでチャネルに大きな影響を及ぼすことができることに注目されたい。
【００１１】
別の形態では、ストレッサ材料層３０へのＧｅの拡散を、特定の半導体素子の要件に従って熱処理を追加することにより、または更に酸化を行なうことにより継続させる。一の実施形態では、追加の処理は、材料がストレッサ材料層３０及び歪みチャネル１７の両方に均一に含まれるまで継続させる。この形態では、圧縮材料がソース、チャネル、及びドレインに横方向に均一に含まれる。チャネルを通ってソース及びドレインから延在するほぼ均一な圧縮層が、Ｐ型トランジスタの場合に望ましい。しかしながら、残りの図は、このような追加処理を行なわない構造を示し、そして異なるチャネル材料、及びソース／ドレイン材料を示すことになる。
【００１２】
図４に示すのは、半導体素子に更に処理を施したときの半導体素子１０である。詳細には、エクステンションイオン注入を行なって、ソース注入領域及びドレイン注入領域を形成する。エクステンションイオン注入によって、ドーパントがストレッサ材料層３０及び拡散ソース２８に導入される。拡散ソース２８及びストレッサ材料層３０に導入されるドーパントをアニールしてソースエクステンション及びドレインエクステンションをこれらの層の両方に形成する。
【００１３】
図５に示すのは、半導体素子に更に処理を施したときの半導体素子１０である。詳細には、完成版の機能トランジスタが形成される。サイドウォールスペーサ３４を従来の方法により、誘電体層２４に隣接して形成する。熱アニールプロセス工程を行なって、注入ドーパントを拡散させて不純物がドープされたソース／ドレイン領域３６を形成する。ストレッサ材料層３０の第１部分に不純物をドープしてソース／ドレイン領域３６を形成する。ストレッサ材料層３０の第２部分は、歪みチャネル１７を画定する垂直破線と、不純物がドープされたソース／ドレイン領域３６のエッジとの間のチャネルに残される。従って、図５の２つの垂直破線の各々によって示される２つのヘテロ接合は、歪みチャネル１７と、不純物がドープされたソース／ドレイン領域３６の該当する一つの領域との間に形成される。シリサイド領域３８は従来の方法により、拡散ソース２８及びゲート２２の上に形成される。この時点で、歪みチャネル及びヘテロ接合をチャネルに有するトランジスタが形成されている。また、半導体素子１０は隆起ソース／ドレインを有し、隆起ソース／ドレインには、拡散ソース２８の内、サイドウォールスペーサ３４の下の部分である隆起エクステンションがそれぞれ設けられる。ストレッサ材料層３０は歪みチャネル１７に非常に近接して位置するので、電子移動度及び正孔移動度、及びトランジスタのオン電流が大きくなる。
【００１４】
本発明の別の形態は図２に示す構造を処理する工程から始まる。図６に示すのは、図２の半導体素子１０の半導体材料２６を酸素雰囲気中で酸化することにより得られる半導体素子４０である。説明を分かり易くするために、図１及び２、及び図６に共通する構成要素には同様の参照番号を付し、そして共通の構成要素の形成については繰り返し説明することはしない。酸化雰囲気はＨ２Ｏ及び／又はＨＣｌを含むことができる。酸化処理を行なった結果、半導体層１６の一部分がシリコンゲルマニウム（ＳｉＧｅ）ストレッサ材料層４４となる。半導体層１６の内、ＳｉＧｅを含まない部分は歪みチャネル１７としてそのままの形で残る。半導体材料２６は被覆ＳｉＯ２絶縁層４２となる。絶縁層４２及びシリコンゲルマニウムストレッサ材料層４４は両方とも誘電体層１４上に設けられる。ここでも同じように、シリコンゲルマニウムストレッサ材料層４４は、シリコンゲルマニウムストレッサ材料層４４の膜厚に対するゲート長の比を表わすアスペクト比が少なくとも３になるような膜厚を有する必要がある。従って、シリコンゲルマニウムストレッサ材料層４４は非常に薄い。従って、この形態では、シリコンゲルマニウムはストレッサ材料層４４に、拡散のみを利用するというのではなく、酸化雰囲気によって形成される。この形態の利点は、シリコンゲルマニウムストレッサ材料層４４のゲルマニウム含有量を、ゲルマニウムが図３のストレッサ材料層３０に使用される場合よりも大きくすることができることである。ここで、ＳｉＧｅ以外の他のストレッサ材料を使用することができることに留意されたい。
【００１５】
図７に示すのは、半導体素子に更に処理を施したときの半導体素子４０である。図７では、絶縁層４２を半導体素子４０から除去する。一の形態では、絶縁層４２はウェットまたはドライのいずれかのエッチングにより除去される。歪みチャネル１７は垂直破線によって示される。ここで、ストレッサ材料層４４は歪みチャネル１７の直ぐ横に隣接して位置するので、歪みチャネルに大きな影響を与えることができることに注目されたい。
【００１６】
図８に示すのは、半導体素子に更に処理を施したときの半導体素子４０である。隆起ソース／ドレインエクステンションは、半導体層４６を選択成長させる、または選択的に堆積させることにより誘電体層２４に隣接して形成される。半導体層４６は一の形態では、シリコンにより形成することができるが、シリコンゲルマニウムなどのようないずれの半導体材料とすることもできる。エクステンションイオン注入を行なってソース注入領域及びドレイン注入領域を形成する。エクステンションイオン注入によって、ストレッサ材料層４４と半導体層４６との界面にドーパントが導入される。半導体層４６及びストレッサ材料層４４に注入されるドーパントをアニールしてソースエクステンション及びドレインエクステンションをこれらの層の両方に形成する。ここで、半導体層４６を設けることにより、半導体素子４０のソース及びドレインとして使用される材料のシート抵抗が、半導体素子４０のボディ部が薄いために低くなるように作用することに注目されたい。シート抵抗が低くなるのは、ソース／ドレイン不純物として含まれる半導体材料の量が増えるからである。
【００１７】
図９に示すのは、半導体素子に更に処理を施したときの半導体素子４０である。詳細には、完成版の機能トランジスタが形成される。サイドウォールスペーサ５０を従来の方法により、誘電体層２４に隣接して形成する。熱アニールプロセス工程を行なって、注入ドーパントを拡散させて不純物がドープされたソース／ドレイン領域５２を形成する。ストレッサ材料層４４の第１部分に不純物をドープしてソース／ドレイン領域５２を形成する。ストレッサ材料層４４の第２部分は、歪みチャネル１７を画定する垂直破線と、不純物がドープされたソース／ドレイン領域のエッジとの間のチャネルに残される。従って、図９の２つの垂直破線の各々によって示される２つのヘテロ接合は、歪みチャネル１７と、不純物がドープされたソース／ドレイン領域５２の該当する一つの領域との間に形成される。シリサイド領域５４は従来の方法により、半導体層４６及びゲート２２の上に形成される。この時点で、歪みチャネル及びヘテロ接合をチャネルに有するトランジスタが形成されている。また、半導体素子４０は該当する隆起エクステンションを備える隆起ソース／ドレインを有し、これらの隆起エクステンションは半導体層４６の内、サイドウォールスペーサ５０の下の部分である。ストレッサ材料層４４は歪みチャネル１７に非常に近接して位置するので、電子移動度及び正孔移動度、及びトランジスタのオン電流が大きくなる。
【００１８】
図１０に示すのは、ダブルゲートトランジスタの初期形成段階の半導体素子６０である。説明の都合上、図１〜９に関する初期形成段階において類似する構成要素には同様の番号を付している。一の形態では、ここに説明するダブルゲートトランジスタはＦＩＮＦＥＴとして形成される。他のダブルゲートトランジスタを形成することができる。基板１２には前に説明した被覆誘電体層１４を設ける。誘電体層１４の上には、シリコン層６２が設けられ、このシリコン層はダブルゲートトランジスタのフィン構造として機能することになる。ここで、シリコン以外の半導体材料を使用してシリコン層６２を形成することができることを理解されたい。シリコン層６２の一部分は、後の工程において、ダブルゲートトランジスタのソース及びドレインとして機能することになる。シリコン層６２の上には酸化膜層６４が設けられる。酸化膜層６４は：（１）酸化バリア；及び（２）シリコン層６２と酸化膜層６４上に設けられる厚膜絶縁体６６との間の応力緩衝層として機能する。厚膜絶縁体６６の上にはゲート６８が設けられる。包囲誘電体層７０はゲート６８の周辺を囲むように形成されてバリアとして機能する。
【００１９】
図１１に示すのは、図１０の切断線１１−１１に沿った断面図である。図１０を参照しながら上に説明した参照番号の他に、シリコン層６２の垂直側壁を取り囲むゲート誘電体６７も開示される。
【００２０】
図１２に示すのは、半導体素子６０の断面図であり、この場合、半導体材料７２は、シリコン層６２を被覆し、そして取り囲むように選択成長させる、または選択的に堆積させる。半導体材料７２はシリコンゲルマニウム（ＳｉＧｅ）であり、かつ炭化シリコン、炭素、及び他のＩＶ族元素または合金のような他の材料により形成することができる。
【００２１】
図１３に示すのは、半導体素子６０の断面図であり、この場合、半導体材料７２のゲルマニウムをアニールによってシリコン層６２に拡散させて、Ｇｅ欠乏ＳｉＧｅ領域７４を形成する。図１３の矢印は、Ｇｅが垂直方向及び水平方向の両方に移動してＧｅ拡散ＳｉＧｅストレッサ層７６に拡散することを示している。この時点で、チャネル領域は、垂直破線で示すようにゲート電極下に示される。ＧｅがＳｉＧｅストレッサ層７６に拡散することによって歪みチャネル６３が形成され、この歪みチャネルでは、Ｇｅが歪みチャネル６３に非常に近接して位置する。歪みチャネル６３の垂直破線は半導体素子６０内部のヘテロ接合を表わす。
【００２２】
別の形態では、ストレッサ層７６へのＧｅの拡散は、特定の半導体素子の要件に従って熱処理を追加する、または酸化を追加することにより継続させる。一の実施形態では、追加の処理は、材料がストレッサ層７６及び歪みチャネル６３の両方に均一に含まれるまで継続させる。この形態では、圧縮材料がソース、チャネル、及びドレインに横方向に均一に含まれる。ほぼ均一な圧縮層がソース及びドレインからチャネルを通って延在する構造は、Ｐ型トランジスタにとって望ましい。このような実施形態では、ヘテロ接合はチャネルには形成されない。
【００２３】
図１４に示すのは、ソース／ドレインエクステンション注入領域が形成される半導体素子６０の断面図である。エクステンションイオン注入を行なってソース注入領域及びドレイン注入領域を形成する。エクステンションイオン注入によって、ストレッサ層７６及びＳｉＧｅ領域７４を分離する破線で示すように、ストレッサ層７６とＳｉＧｅ領域７４との界面にドーパントが導入される。拡散ＳｉＧｅ領域７４及びストレッサ層７６に注入されるドーパントをアニールしてソース及びドレインエクステンション７７をこれらの層の両方に形成する。従って、図１４の２つの垂直破線の各々によって示される２つのヘテロ接合は、歪みチャネル６３と、ソース／ドレインエクステンション７７の該当する一つのエクステンションとの間に形成される。一の形態では、歪みチャネルは不純物がドープされていないシリコンである。チャネルのセクション６５及びセクション６７はそれぞれ、各ヘテロ接合と、チャネルとソース及びドレインエクステンション７７のそれぞれとの間の接合との間に設けられる。一の形態では、セクション６５及びセクション６７は不純物がドープされていないシリコンゲルマニウムであり、そしてソース及びドレインエクステンション７７は不純物がドープされたシリコンゲルマニウムである。
【００２４】
図１５に示すのは、完成版の機能トランジスタが形成される半導体素子６０の断面図である。サイドウォールスペーサ８０を従来の方法により、誘電体層７０に隣接して形成する。熱アニールプロセス工程を行なって、注入ドーパントを拡散させて不純物がドープされたソース／ドレイン領域８２を形成する。ストレッサ材料層７６の第１部分に不純物をドープしてソース／ドレイン領域８２を形成する。ストレッサ材料層７６の第２部分は歪みチャネル６３に隣接して残され、かつ歪みチャネル６３を画定する垂直破線と、不純物がドープされたソース及びドレインエクステンション７７のエッジとの間に残される。シリサイド領域８４は従来の方法により、ソース／ドレイン領域８２及びゲート６８の上に形成される。この時点で、歪みチャネル及びヘテロ接合をチャネルに有するトランジスタが形成される。また、半導体素子６０は該当する隆起エクステンションを備える隆起ソース／ドレインを有し、これらの隆起エクステンションは、ＳｉＧｅ領域７４の内、サイドウォールスペーサ８０の下に位置する前方部分である。ストレッサ層７６は歪みチャネル６３に非常に近接して位置するので、電子移動度及び正孔移動度、及びトランジスタのオン電流が大きくなる。ＦＩＮＦＥＴ形態についてここに開示しているが、歪みチャネルトランジスタは、ここに提示される示唆を活用していずれのダブルゲート構造にも用いることができることを良く理解されたい。
【００２５】
図１６に示すのは、半導体素子９０の断面図であり、この場合、ダブルゲートトランジスタの初期形成工程が図１０〜１２の半導体素子６０の形成工程に従って行なわれている。便宜上、図１０〜１２及び図１６に共通する要素番号を使用することとし、これらの共通の構成要素に関する議論は繰り返さない。図１６に示すのは、図１２の半導体素子６０の半導体材料７２を酸素雰囲気中で酸化した後に得られる半導体素子９０である。酸化雰囲気はＨ２Ｏ及び／又はＨＣｌを含むことができる。シリコンゲルマニウム（ＳｉＧｅ）ストレッサ材料層９４及び被覆ＳｉＯ２絶縁層９２は両方とも誘電体層１４上に設けられる。ここでも同じように、シリコンゲルマニウムストレッサ材料層９４は、シリコンゲルマニウムストレッサ層９４の膜厚に対するゲート長の比を表わすアスペクト比が少なくとも３になるような膜厚を有する必要がある。従って、シリコンゲルマニウムストレッサ層９４は非常に薄い。従って、この形態では、シリコンゲルマニウムはストレッサ層９４に、拡散のみを利用するというのではなく、酸化雰囲気によって形成される。この形態の利点は、シリコンゲルマニウムストレッサ層９４のゲルマニウム含有量を、ゲルマニウムが図１３のストレッサ層７６に使用される場合よりも大きくすることができることである。ここで、ＳｉＧｅ以外の他のストレッサ材料を使用することができることに留意されたい。
【００２６】
図１７に示すのは、ＳｉＯ２絶縁層９２を半導体素子９０から除去したときの半導体素子９０である。絶縁層９２はウェットまたはドライのいずれかのエッチングにより除去することができる。
【００２７】
図１８に示すのは、隆起ソース／ドレイン９６を、シリコンゲルマニウムストレッサ層９４を覆い、かつ取り囲むように選択的に成長または堆積させたときの半導体素子９０の断面図である。ストレッサ層９４はシリコンゲルマニウム（ＳｉＧｅ）であり、そして炭化シリコン、炭素、及び他のＩＶ族元素または合金のような他の材料により形成することができる。
【００２８】
図１９に示すのは、ソース／ドレインエクステンション注入領域を形成したときの半導体素子９０の断面図である。エクステンションイオン注入を行なってソース及びドレイン注入領域を形成する。エクステンションイオン注入を行なうことにより、ドーパントがストレッサ層９４と隆起ソース／ドレイン９６との界面に導入される。隆起ソース／ドレイン９６及びストレッサ層９４に注入されたドーパントをアニールしてソース及びドレインエクステンション９８をこれらの層の両方に形成する。完成版の機能トランジスタが次に形成される。サイドウォールスペーサ１００が従来の方法により誘電体層７０に隣接して形成される。熱アニールプロセス工程を行なって注入ドーパントを拡散させ、不純物ドープされたソース／ドレイン領域１０２を形成する。ストレッサ層９４の第１部分に不純物をドープすることによりソース／ドレイン領域１０２を形成する。ストレッサ層９４の第２部分は歪みチャネル６３に隣接して残され、かつ歪みチャネル６３を画定する垂直破線と不純物ドープされたソース及びドレインエクステンション９８のエッジとの間に残される。従って、図１９の２つの垂直破線の各々によって示される２つのヘテロ接合は、歪みチャネル６３と、ソース及びドレインエクステンション９８の該当する一つのエクステンションとの間に形成される。シリサイド領域１０４は従来の方法により、隆起ソース／ドレイン９６及びゲート６８の上に形成される。この時点で、歪みチャネル及びヘテロ接合をチャネルに有するトランジスタが形成される。また、半導体素子９０は該当する隆起エクステンションを備える隆起ソース／ドレイン９６を有し、これらの隆起エクステンションは、不純物ドープされた隆起ソース及びドレインエクステンション９８の内、サイドウォールスペーサ１００の下の部分である。ストレッサ層９４は歪みチャネル６３に非常に近接して位置するので、電子移動度及び正孔移動度、及びトランジスタのオン電流が大きくなる。ＦＩＮＦＥＴ形態をここに開示しているが、歪みチャネルトランジスタは、ここに提示される示唆を使用して、いずれのダブルゲート構造にも用いることができることを良く理解されたい。
【００２９】
図２０及び２１に示すのは、プレーナ型ダブルゲートトランジスタ１１０の断面図である。議論を簡単にするために、図１〜５及び他の箇所に示す構成要素と同様の参照番号を有する構成要素を使用する。従って、図２０及び２１に示す構成要素の全てに関する形成方法に関して全てを議論するということは冗長であるので行なわない。誘電体層１４を基板１２上に形成した後、ゲート１１２が誘電体層１４の内部に、幾つかの従来の方法の内の一つの方法により形成される。被覆ゲート酸化膜１１４が形成され、かつこのゲート酸化膜は誘電体層１４の上側表面と同じ平面を構成する上側表面を有する。半導体層１６の上にはゲート酸化膜１１６が設けられる。ゲート酸化膜１１６の上にはゲート１１８が設けられる。ゲート酸化膜１１６及びゲート１１８の全表面は誘電体層２４によって覆われる。図２０のトランジスタ１１０はプレーナ型ダブルゲート素子である。
【００３０】
図２１に示すのは完成版のトランジスタ１１０であり、この場合、トランジスタ１１０の残りの構成要素は、図５の実施形態における構成要素に相当する構成要素を形成するために使用される類似の方法により形成される。ソース／ドレイン領域３６は上に議論したように、ストレッサ材料層３０及び拡散ソース２８を形成することにより形成される。従って、トランジスタ１１０はダブルゲート素子であり、この素子は一つのヘテロ接合を素子のソースとチャネルとの間に、そして一つのヘテロ接合を素子のドレインとチャネルの間に有する。トランジスタ１１０はＦＩＮＦＥＴとは異なるプレーナ型素子であり、そして圧縮または引っ張りのいずれにするかを選択することができるという特徴を持つ歪みチャネルを有する。
【００３１】
以上の記述から、トランジスタ性能を向上させる歪みチャネルを有する半導体素子を形成する方法が提示されていることを理解されたい。ヘテロ接合、隆起ソース／ドレイン領域、及び歪みチャネルを組み合わせることにより、トランジスタ素子性能が著しく向上する。形成方法は本明細書においては、バルクトランジスタ素子及びダブルゲートトランジスタ素子の両方を形成するという形で記載されている。一の形態では、半導体層を設け、そしてゲート誘電体を半導体層の第１部分の上に設けることにより半導体素子を形成する方法が提供される。ゲート電極はゲート誘電体上に設けられる。ゲート電極及びゲート誘電体は保護材料によって取り囲まれる。ストレッサ形成材料（ｓｔｒｅｓｓｏｒ  ｓｏｕｒｃｅ  ｍａｔｅｒｉａｌ）を半導体層の内、第１部分の外側の第２部分の上に選択的に成長させる。ストレッサ材料（ｓｔｒｅｓｓｏｒ  ｍａｔｅｒｉａｌ）は拡散ソースに改質され、この場合、ストレッサ材料を拡散ソースに改質させる処理では、下地半導体層のチャネル領域へのストレッサ材料の拡散の量を調整する。チャネルは歪みチャネルとなる。
【００３２】
極薄ボディのトランジスタの寸法は小さくなり続けるので、チャネル領域が更に薄くなることによって、トランジスタの閾値電圧が大きくなる。ここに記載するＳｉＧｅなどのような材料を、チャネル形成に使用される半導体層に使用することにより、閾値電圧を下げることができるので、相対的に小さい寸法にスケーリングされる場合の従来の極薄ボディのトランジスタにおける閾値の増加量を相殺することができる。更に、ミッドギャップ（エネルギーギャップの真ん中。つまり、伝導帯の最小値エネルギーと価電子帯の最大値エネルギーの真ん中のエネルギーを指す）メタルをゲート金属として使用する場合、トランジスタの閾値電圧が大きくなる。閾値電圧が大きくなる現象を防止するために、トランジスタのボディに不純物をドープすることができる。しかしながら、不純物をドープすることによって、トランジスタの電気特性が劣化して、動作パラメータの変動が大きくなる。ソース材料を使用してソース／ドレイン領域、及びチャネル領域への拡散を制御性良く行なうことにより、ミッドギャップメタルゲートを有し、かつボディに不純物がドープされない小さいＶｔのトランジスタが実現する。
【００３３】
一の形態では、半導体層が設けられる半導体素子を形成する方法がここに提供される。ゲート誘電体が半導体層の第１部分の上に設けられる。ゲート電極はゲート誘電体上に設けられる。ゲート電極及びゲート誘電体は保護材料によって取り囲まれる。半導体材料を半導体層の内、第１部分の外側の第２部分の上に選択的に成長させ、この場合、半導体材料は半導体層の材料とは異なる材料である。半導体材料は、半導体層のチャネル領域への半導体材料の拡散の量を制御する拡散ソースとして使用される。半導体材料がチャネル領域に拡散することにより、歪みチャネルが形成される。一の形態では、半導体材料は拡散ソースとして使用され、そして熱アニールプロセスを使用して半導体層のチャネル領域への半導体材料の拡散の量を制御する。別の形態では、熱アニールプロセスは短時間の高温アニール、及び長時間の低温アニールを含み、この場合、「短」は「長」よりも小さく、かつ「高」は「低」よりも大きい。別の形態では、熱アニールプロセスでは更に、異なる温度及び異なる時間での塩化水素（ＨＣｌ）雰囲気及び不活性ガス雰囲気における処理の内の一つの処理を行って、チャネル領域への半導体材料の拡散の量、及び半導体素子の歪みチャネルに発生する歪みの大きさを制御する。別の形態では、半導体材料は、ゲルマニウムソース、炭素含有シリコンソース、ボロンソース、リンソース、及び砒素ソースから成るグループから選択される少なくとも一つを含む。別の形態では、不活性ガス雰囲気は窒素及びアルゴンの内の少なくとも一つを含む。一の形態では、半導体材料は拡散ソースとして使用され、そして半導体材料の酸化を行なって凝集現象を生じさせるが、この現象は、半導体材料の内の１つの成分が酸化膜の形成によって選択的に消費され、そして拡散し、更に半導体層の中の半導体材料が多くなって拡散するときに観察される。酸化膜は、ゲート電極及びゲート誘電体を取り囲む保護材料が除去されることがないように選択的に除去される。一の形態では、別の半導体材料層を選択エピタキシャル成長により選択成長させる。別の形態では、別の半導体材料は最初の同じ半導体材料及び異なる半導体材料の内の一つを含む。別の形態では、半導体材料を拡散ソースとして繰り返し使用し、酸化膜を選択的に除去し、そして別の半導体材料層を選択成長させて半導体層のチャネル領域の中の半導体材料を所望の量だけ増やすことができる。別の形態では、選択的に除去する処理では、ウェットエッチングプロセスを使用する。一の形態では、半導体材料はＳｉＧｅを含み、酸化膜ＳｉＯ２を形成することによりＳｉを選択的に消費し、そしてＧｅを選択的に拡散させ、そしてＧｅを増やす。別の形態では、本方法では更に、酸化膜ＳｉＯ２を、ゲート電極及びゲート誘電体を取り囲む保護材料がエッチングされないように選択的に除去する。別の半導体材料層をエピタキシャル成長により選択成長させる。別の形態では、ソース／ドレインエクステンション注入領域を形成し、そしてドーパント活性化アニールを行なう。サイドウォールスペーサはゲート電極に隣接して形成される。ソース／ドレイン領域へのイオン注入を行なってソース／ドレインを形成する。ソース／ドレイン及びゲート電極の領域を一の形態ではシリサイド化する。一の形態では、半導体層を設ける処理では、セミコンダクタオンインシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を設ける。別の形態では、セミコンダクタオンインシュレータ基板はシリコンオンインシュレータ基板を含む。別の形態では、保護材料によって取り囲む処理では、保護材料を使用してゲート電極及びゲート誘電体への酸素の拡散を最小に抑える。更に別の形態では、ゲート電極を保護材料によって取り囲む処理では、窒化膜、酸化膜、及び窒化膜及び酸化膜の組み合わせから成るグループから選択される保護材料を使用する。別の形態では、半導体材料は所定のＧｅ濃度を有するシリコンゲルマニウム（ＳｉＧｅ）を含む。半導体材料が所定の膜厚を有する更に別の形態では、所定のＧｅ濃度は前記所定の膜厚に反比例し、かつ酸化時間によって変わるので、半導体層に拡散するＧｅの合計量を維持することができる。更に別の形態では、所定のＧｅ濃度は１５％超である。別の形態では、半導体材料は半導体層に垂直方向に拡散し、更に半導体層内を横方向にソース／チャネル界面及びドレイン／チャネル界面にまで拡散してヘテロ接合をチャネル領域のそれぞれの界面に形成する。一の形態では、半導体素子は横型素子及びＦｉｎＦＥＴデバイスの内の一つを含む。更に別の形態では、半導体材料は半導体素子の所望の閾値電圧を実現するために選択される材料である。
【００３４】
更に別の形態では、トランジスタを形成する方法が提供される。半導体層が設けられる。ゲート誘電体を半導体層の第１部分の上に設ける。ゲート電極をゲート誘電体の上に設ける。ゲート電極及びゲート誘電体は誘電体層によって取り囲まれる。半導体材料を、半導体層の内、第１部分の外側の第２部分の上に選択成長させ、この場合、半導体材料は半導体層の材料とは異なる材料を含む。半導体材料を酸素雰囲気中で酸化することにより、ストレッサ層が半導体層の第２部分に形成されるので、歪みチャネルが半導体層の第１部分の内部に形成される。ソース及びドレイン領域は半導体層の第２部分、及び半導体材料に形成される。
【００３５】
更に別の形態では、トランジスタを形成する方法が提供される。半導体層が設けられる。ゲート誘電体を半導体層の第１部分の上に設ける。トランジスタのゲート電極をゲート誘電体の上に設ける。ゲート電極及びゲート誘電体は保護材料によって取り囲まれる。ゲルマニウムを含む半導体材料を、半導体層の内、第１部分の外側の第２部分の上に選択成長させ、この場合、半導体材料は半導体層の材料とは異なる材料である。半導体材料を加熱してゲルマニウムを半導体層の第２部分に拡散させることにより、歪みチャネルをゲート誘電体の下に形成する。トランジスタのソース及びドレイン領域は半導体層の第２部分、及び半導体材料に形成される。
【００３６】
本明細書ではこれまで、本発明について特定の実施形態を参照しながら説明してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、炭化シリコン、またはシリコンと合金を形成するいずれかの材料をシリコンゲルマニウムの代わりに使用することができる。種々の導電型を使用し、そして異なる不純物濃度を使用することができる。種々のトランジスタ構造に、本明細書が示唆する歪みチャネル形成方法を適用することができ、これらのトランジスタ構造として、ダブルゲート構造を含む種々のマルチゲート構造を挙げることができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。
【００３７】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備える（ｃｏｍｐｒｉｓｅｓ  ａ  ｌｉｓｔ  ｏｆ  ｅｌｅｍｅｎｔｓ）プロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。本明細書で使用される「ａ」または「ａｎ」という用語は「１つ以上（ｏｎｅ  ｏｒ  ｍｏｒｅ）」として定義される。本明細書で使用される「ｐｌｕｒａｌｉｔｙ」という用語は「２つ以上（ｔｗｏ  ｏｒ  ｍｏｒｅ）」として定義される。本明細書で使用される「ａｎｏｔｈｅｒ」という用語は「少なくとも２番目以降の（ａｔ  ｌｅａｓｔ  ａ  ｓｅｃｏｎｄ  ｏｒ  ｍｏｒｅ）」として定義される。本明細書で使用される「ｉｎｃｌｕｄｉｎｇ」及び／又は「ｈａｖｉｎｇ」という用語は「ｃｏｍｐｒｉｓｉｎｇ」（すなわち広義語）として定義される。本明細書で使用される「ｃｏｕｐｌｅｄ」という用語は「ｃｏｎｎｅｃｔｅｄ」として定義されるが、必ずしも直接にという意味ではなく、必ずしも機械的にという意味でもない。
【図面の簡単な説明】
【００３８】
【図１】本発明の一の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図２】本発明の一の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図３】本発明の一の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図４】本発明の一の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図５】本発明の一の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図６】本発明の別の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図７】本発明の別の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図８】本発明の別の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図９】本発明の別の形態による極薄ボディのトランジスタを形成する方法を示す断面図。
【図１０】本発明の一の形態による極薄ボディのダブルゲート素子を示す断面図。
【図１１】本発明の一の形態による極薄ボディのダブルゲート素子を示す断面図。
【図１２】本発明の一の形態による極薄ボディのダブルゲート素子を示す断面図。
【図１３】本発明の一の形態による極薄ボディのダブルゲート素子を示す断面図。
【図１４】本発明の一の形態による極薄ボディのダブルゲート素子を示す断面図。
【図１５】本発明の一の形態による極薄ボディのダブルゲート素子を示す断面図。
【図１６】本発明の別の形態による極薄ボディの別のダブルゲート素子を示す断面図。
【図１７】本発明の別の形態による極薄ボディの別のダブルゲート素子を示す断面図。
【図１８】本発明の別の形態による極薄ボディの別のダブルゲート素子を示す断面図。
【図１９】本発明の別の形態による極薄ボディの別のダブルゲート素子を示す断面図。
【図２０】本発明の別の形態による極薄ボディの更に別のダブルゲートのプレーナ型トランジスタを示す断面図。
【図２１】本発明の別の形態による極薄ボディの更に別のダブルゲートのプレーナ型トランジスタを示す断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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