(57)【要約】ＳＯＩ（Semiconductor on Insulator）デバイス（２０）の製造方法が提供される。本方法は、一実施形態においては、基板上に、絶縁層（２６）によってこの基板から離されている単結晶シリコン層（２２）を備えた単結晶シリコン基板（２４）が提供される。ゲート電極（４０、４２）とスペーサ（４４）とを形成するために、ゲート電極材料（３９）が堆積される。単結晶シリコン層に離間したソース領域（５６、６６）およびドレイン領域（５８、６８）を形成するために、ゲート電極（４０、４２）をイオン注入マスクとして使用して、単結晶シリコン層（２２）に不純物を決定するドーパントイオン（５４、６４）が注入され、単結晶基板（２４）に離間したデバイス領域（６０、７０）を形成するために、スペーサをイオン注入マスクとして使用して単結晶シリコン基板（２４）に不純物を決定するドーパントイオン（５４、５６）が注入される。次に、離間したデバイス領域（６０、７０）に接続する電気接続（７６）が形成される。
2008541446.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコン基板（２４）の上に重なり、絶縁層（２６）によってこの単結晶シリコン基板から離されている単結晶シリコン層（２２）を備えたＳＯＩデバイスの製造方法であって、
前記単結晶シリコン層（２２）の上に重ねてゲート電極材料（３９）を堆積するステップと、
ゲート電極（４０、４２）およびスペーサ（４４）を形成するために前記ゲート電極材料（３９）をパターニングするステップと、
前記単結晶シリコン層に離間したソース領域（５６、６６）およびドレイン領域（５８、６８）を形成するために、前記ゲート電極（４０、４２）をイオン注入マスクとして使用して、前記単結晶シリコン層（２２）に不純物を決定するドーパントイオン（５４、６４）をイオン注入するステップと、
前記単結晶基板（２４）に離間したデバイス領域（６０、７０）を形成するために、前記スペーサ（４４）をイオン注入マスクとして使用して、前記単結晶シリコン基板（２４）に不純物を決定するドーパントイオン（５４、６４）をイオン注入するステップと、
前記離間したデバイス領域（６０、７０）を電気的に接続するステップ（７６）とを含む、方法。
【請求項２】
前記ゲート電極材料（３９）をパターニングするステップは、
最小のリソグラフィ加工寸法を用いて前記ゲート電極材料をフォトリソグラフィカルパターニングおよびエッチングするステップと、
その後、前記ゲート電極材料（３９）を等方性エッチングして前記ゲート電極（４０、４２）とスペーサ（４４）の幅を減少させるステップとを含む、請求項１記載の方法。
【請求項３】
離間したデバイス領域を形成する前記イオン注入ステップは、
Ｎ型のデバイス領域（６０）を形成するために、Ｎ型の不純物を決定するドーパント（５４）をイオン注入するステップと、
Ｐ型のデバイス領域（７０）を形成するために、Ｐ型の不純物を決定するドーパント（６４）をイオン注入するステップとを含む、請求項１記載の方法。
【請求項４】
前記Ｎ型の不純物を決定するドーパント（５４）をイオン注入するステップは、Ｎチャネルソース領域（５６）およびドレイン領域（５８）を前記単結晶シリコン層（２２）に形成するために、Ｎ型の不純物を決定するドーパントをイオン注入するステップをさらに含み、前記Ｐ型の不純物を決定するドーパント（６４）をイオン注入するステップは、Ｐチャネルソース領域（６６）およびドレイン領域（６８）を前記単結晶シリコン層（２２）に形成するために、Ｐ型の不純物を決定するドーパントをイオン注入するステップをさらに含む、請求項３記載の方法。
【請求項５】
単結晶シリコン基板（２４）の上に重なり、絶縁層（２６）によってこの単結晶シリコン基板から離されている単結晶シリコン層（２２）を備えたＳＯＩデバイスの製造方法であって、
前記単結晶シリコン層（２２）を通って前記絶縁層（２６）にまで延びる誘電絶縁層（３０）を形成するステップと、
前記単結晶シリコン層（２２）および前記誘電絶縁領域（３０）の上にゲート電極材料層（３９）を堆積するステップと、
前記単結晶シリコン層（２２）の上にゲート電極（４０、４２）を、前記誘電絶縁領域（３０）の上にスペーサ（４４）を同時に形成するように、ゲート電極材料層（３９）をパターニングするステップと、
前記スペーサをエッチマスクとして使用して、前記誘電絶縁領域（３０）と前記絶縁層（２６）とをエッチングするステップと、
前記スペーサ（４４）をイオン注入マスクとして使用して、前記単結晶シリコン基板（２４）に離間したデバイス領域（６０、７０）を形成するために、不純物を決定するドーパントイオン（５４、６４）をイオン注入するステップと、を含む方法。
【請求項６】
前記ゲート電極材料層（３９）をパターニングするステップは、各々が最小幅を有するゲート電極（４０、４２）およびスペーサ（４４）を形成するために、前記ゲート電極材料層（３９）をパターニングするステップを含む、請求項５記載の方法。
【請求項７】
離間したデバイス領域（６０、７０）を形成するために、前記不純物を決定するドーパントイオン（５４、６４）をイオン注入するステップは、
基板ダイオードの陽極を形成するために、Ｐ型領域（７０）をイオン注入するステップと、
基板ダイオードの陰極を形成するために、Ｎ型領域（６０）をイオン注入するステップとを含む、請求項６記載の方法。
【請求項８】
単結晶シリコン基板（２４）の上に重なり、絶縁層（２６）によってこの単結晶シリコン基板から離されている単結晶シリコン層（２２）を備えたＳＯＩデバイスの製造方法であって、
前記単結晶シリコン層（２２）を通って前記絶縁層（２６）にまで延びる誘電絶縁領域（３０）を形成するステップと、
前記単結晶シリコン層（２２）と前記誘電絶縁領域（３０）上にゲート電極層を堆積するステップと、
前記単結晶シリコン層（２２）の上にＰチャネルゲート電極（４０）とＮチャネルゲート電極（４２）、および前記誘電絶縁領域（３０）の上にスペーサ（４４）を形成するために、前記ゲート電極層（３０）をパターニングするステップと、
前記単結晶シリコン基板（２４）において離間した陽極領域（７０）と陰極領域（６０）とを露出するように、前記スペーサ（４４）をエッチマスクとして使用して、前記誘電絶縁領域（３０）と前記絶縁層（２６）とを通ってエッチングするステップと、
Ｐ型の不純物ドーパント（６４）を、前記Ｐチャネルゲート電極（４０）に近接してＰチャネルＭＯＳトランジスタのソース領域（６６）およびドレイン領域（６８）を形成するために単結晶シリコン層（２２）に、および、基板ダイオードの陽極を形成するために単結晶シリコン基板（２４）の陽極領域（７０）に注入するステップと、
Ｎ型の不純物ドーパント（５４）を、前記Ｎチャネルゲート電極（４２）に近接してＮチャネルＭＯＳトランジスタのソース領域（５６）およびドレイン領域（５８）を形成するために単結晶シリコン層（２２）に、および、基板ダイオードの陰極を形成するために単結晶シリコン基板（２４）の陰極領域（６０）に注入するステップと、
前記陽極（７０）および陰極（６０）に電気接触した金属シリサイド（７２）を形成するステップと、
前記金属シリサイド（７２）の上に電気的絶縁層（７４）を堆積するステップと、
前記金属シリサイド（７２）の一部を露出するために、前記電気的絶縁層（７４）を通って延びるコンタクト開口部（７６）をエッチングするステップと、
前記コンタクト開口部（７６）を通って前記陽極（７０）および前記陰極（６０）と接する電気コンタクト（７８）を形成するステップと、を含む方法。
【請求項９】
前記陽極（７０）および前記陰極（６０）が形成される前記単結晶シリコン基板（２４）にウェル領域（３７）をイオン注入するステップをさらに含む、請求項８記載の方法。
【請求項１０】
前記ゲート電極材料（３９）をパターニングするステップは、
最小のフォトリソグラフィ加工寸法を有するスペーサを実現するために、フォトグラフィックパターニングおよびエッチングプロセスを使用して前記ゲート電極材料（３９）をパターニングするステップと、
前記最小のフォトリソグラフィック加工寸法を縮小するために、続いて等方性エッチングするステップとを含む、請求項８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明はＳＯＩ(Semiconductor on Insulator)デバイスの製造方法に関し、より詳細には、薄膜ＳＯＩ層と基板の両方にデバイスを有するＳＯＩ集積回路の製造方法に関する。
【背景技術】
【０００２】
現在の集積回路の多くは、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴまたはＭＯＳトランジスタ）とも呼ばれる複数の相互接続電界効果トランジスタ（ＦＥＴ）を使用して実装される。通常、ＩＣは、ＰチャネルとＮチャネル双方のＦＥＴを使用して形成される。よって、このＩＣは相補型ＭＯＳあるいはＣＭＯＳ回路と呼ばれる。ＦＥＴ集積回路の性能は、絶縁層の上に重なる薄膜半導体材料層にＦＥＴを形成することでいくらか改良することができる。このようなＳＯＩ  ＦＥＴは例えば、接合容量が低いので、より高速に動作することができる。しかしながら、ある実施形態では、絶縁層をサポートする半導体基板に少なくともいくつかのデバイスを製造することが有利である。例えば、基板に形成されるデバイスは、熱的特性が優れており、薄膜半導体層に形成されるデバイスよりも高い電圧をサポートできる。
【０００３】
集積回路の複雑度が増すにつれ、集積回路の機能を実装すべく、ますます多くのトランジスタが求められる。ますます多くのトランジスタがＩＣ内にデザインされるようになると、ＩＣの寸法を適度にとどめ、かつ、確実にＩＣが製造されるように、個々のＭＯＳトランジスタの寸法を縮めることが重要となる。ＭＯＳトランジスタの寸法を縮めるというのは、最小加工寸法、つまり、ラインの最小幅またはライン間の最小間隔を縮めるということである。ＭＯＳトランジスタは、トランジスタのゲート電極がその幅において４５ナノメータ（ｎｍ）以下にまで積極的に縮小されている。しかしながら、ＳＯＩ構造の基板にデバイスを製造するためにこれまでに用いられてきた方法では、薄膜半導体層に形成されるデバイスで実現されるサイズと同様の最小加工寸法を基板デバイスにおいて実現することができない。
【０００４】
従って、最小加工寸法を持つＳＯＩデバイスの製造方法を提供することが望ましい。加えて、最小加工寸法の基板デバイスを備えたＳＯＩデバイスを製造するための自己整合法を提供することが望ましい。さらに、本発明のその他の望ましい特性および特徴は、添付の図面と前述の技術分野および背景とあわせて、以下の詳細な説明と添付の特許請求項から明らかとなるであろう。
【発明の開示】
【０００５】
ＳＯＩデバイスの製造方法が提供される。該方法は、一実施形態では、基板の上に重なり、絶縁層によってこの基板から離されている単結晶シリコン層を備えた単結晶シリコン基板を提供するステップを含む。ゲート電極およびスペーサを形成するために、ゲート電極材料が堆積されパターニングされる。不純物を決定するドーパントイオンは、単結晶シリコン層に離間したソースおよびドレイン領域を形成するために、ゲート電極をイオン注入マスクとして使用して単結晶シリコン層に注入され、また、単結晶シリコン基板に離間したデバイス領域を形成するために、スペーサをイオン注入マスクとして使用して単結晶シリコン基板に注入される。次に、この離間したデバイス領域と接触する電気コンタクトが形成される。
【発明を実施するための最良の形態】
【０００６】
以下、本発明を以下の図面とあわせて説明する。図面において同じ参照符号は同じ要素を示す。以下の詳細な説明は単に例示を目的としており、本発明や応用、および本発明の用途を限定することを意図していない。さらに、先行する技術分野、背景技術、簡単な概要、あるいは以下の詳細な説明において示された、明示あるいは暗示されたセオリーによって限定することを意図しない。
【０００７】
図１乃至１１に、本発明の各種実施形態に従うＣＭＯＳ集積回路２０を製造する方法のステップを概略的に示す。「ＭＯＳデバイス」という用語は、金属ゲート電極と酸化物ゲート絶縁膜とを持つデバイスを適切に指すが、この用語は、本明細書においては、半導体基板上に位置決めされた（酸化物であろうとその他の絶縁膜であろうと）ゲート絶縁膜上に位置決めされた、（金属であろうとその他の伝導性材料であろうと）伝導性のゲート電極を含む半導体デバイスのことを指す。このような実施形態においては、ＣＭＯＳ集積回路２０のほんの一部だけを図示する。ＣＭＯＳデバイスの製造においての様々なステップが周知であるために、簡素化のため、本明細書においては、多くの従来のステップを単に簡潔に述べるか、周知のプロセスの詳細を説明せずに、全体を省略している。この実施形態においては、集積回路２０はＣＭＯＳ回路であるが、本発明は単チャネル型のＭＯＳ回路の製造にも適用することができる。
【０００８】
図１に示すように、本発明の一実施形態に従う方法は、半導体基板２１を準備することから始まる。好ましくは、この半導体基板は、単結晶シリコン層２２が単結晶シリコンキャリア基板２４の上に重なって形成された状態のシリコン基板である。本明細書において使用しているように、“シリコン層”および“シリコン基板”という用語は、実質的に単結晶の半導体材料を形成するためにゲルマニウム、炭素などのその他の元素と混合されるシリコンに加えて、半導体産業で典型的に使用される比較的純粋なシリコン材料を包含するように使用される。単結晶シリコン層２２は、ＮチャネルおよびＰチャネルＭＯＳトランジスタの形成において使用されることになる。単結晶シリコン基板２４は、本明細書においてはＰＮ接合ダイオードとして示される基板デバイスを形成するために使用されることになる。単結晶シリコン層２２は、例えば周知の層転写技術などで形成することができる。このような技術においては、酸化した単結晶シリコンウェハの表面下領域に水素が注入される。その後、この注入されたウェハは、単結晶シリコン基板２４にフリップ接続される。次に、この水素が注入されたウェハを注入領域に沿って分割し、接合を強化するために二相熱処理が実施される。これにより、単結晶シリコン基板に接合され、誘電絶縁層２６によって基板から分離された薄膜単結晶シリコン層２２が残る。次に、この単結晶シリコン層は、実装されている回路機能に応じて、約５０から３００ナノメータ（ｎｍ）の厚みにまで、化学機械平坦化（ＣＭＰ）技術などによって研磨され薄膜化される。単結晶シリコン層と単結晶シリコンキャリア基板の双方は、好ましくは抵抗率が１平方あたり少なくとも約１から３５オームである。シリコンは、Ｎ型あるいはＰ型のいずれかで不純物ドープすることができるが、好ましいのはＰ型のドープである。典型的には二酸化シリコンである誘電絶縁層２６は、好ましくは厚みが約５０から２００ｎｍである。
【０００９】
ウェハ接合技術に代わる一技術として、単結晶半導体基板２１をＳＩＭＯＸプロセスによって形成することができる。このＳＩＭＯＸプロセスは、酸素イオンが単結晶シリコン基板２４の表面下領域に注入されるという周知のプロセスである。この単結晶シリコン基板と注入される酸素とは、ＳＯＩ層２２を単結晶シリコン基板２４の残りの部分から電気的に絶縁する表面下の酸化シリコン絶縁層２６を形成するために、後で加熱される。ＳＯＩ層２２の厚みは注入イオンのエネルギーにより決定される。一般に、絶縁層２６は埋め込み酸化膜あるいは「ＢＯＸ」と呼ばれ、本明細書においても以後そのように呼ぶ。
【００１０】
半導体基板２１を準備すると、本発明の一実施形態に従う方法は図２に示す方法へと続く。図２においては、単結晶シリコン層２２を通って絶縁層あるいはＢＯＸ２６へと延びる誘電絶縁領域２８が形成される。この誘電絶縁領域は、好ましくは、周知のシャロートレンチアイソレーション（ＳＴＩ）技術により形成される。この技術において、トレンチが単結晶シリコン層２２にエッチングされ、堆積された二酸化シリコンなどの絶縁材料でトレンチが充填され、余分な二酸化シリコンがＣＭＰにより除去される。ＳＴＩ領域２８は必要に応じて、単結晶シリコン層２２に形成されるＣＭＯＳ回路の様々なデバイス間に電気絶縁を与える。本発明の一実施形態によれば、ＳＴＩ領域３０は、単結晶シリコン層２２に形成されるデバイスからキャリア基板２４に形成されるデバイスが電気的に絶縁されるのを補助する。誘電絶縁領域２８、３０の形成前あるいは形成後、Ｐ型領域３２とＮ型領域３４とを形成するために、イオン注入などで単結晶シリコン層２２の一部をドープすることができる。
【００１１】
本発明の一実施形態によれば、単結晶シリコン層２２および誘電絶縁領域２８、３０の表面上にフォトレジスト層３５が塗布される。このフォトレジスト層は、図３に示すように、誘電絶縁領域３０の一部を露出するようにパターニングされる。パターニングされたフォトレジストはイオン注入マスクとして使用され、伝導性を決定するイオン性不純物が矢印３６に示すように、単結晶シリコン基板２４の表面に注入されて、ドープ領域３７が形成される。例えば、Ｎ型のドープ領域３７を形成するために、約２００から３００ＫｅＶのエネルギーおよび約１×１０１３から２×１０１４ｃｍ−２の投与量でリンイオンを単結晶シリコン基板に注入することができる。
【００１２】
図４に例示しているように、フォトレジスト層３５の除去後、ゲート絶縁材料３８をシリコン層２２の表面に成長させるか、堆積させる。このゲート絶縁膜は、酸化環境でシリコン基板を加熱することで形成された熱成長二酸化シリコンであっても、または、二酸化シリコン、窒酸化シリコン、窒化シリコン、ＨｆＳｉＯなどの高誘電率絶縁体などの、堆積された絶縁体であってもよい。堆積された絶縁体は、化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、またはプラズマエンハンスト化学気相堆積（ＰＥＣＶＤ）によって堆積することができる。このゲート絶縁材料の厚みは、典型的には１から１０ナノメータ（ｎｍ）である。図示しているように、ゲート絶縁材料３８は、誘電絶縁領域２８、３０と残りの単結晶シリコン層２２の双方の上に堆積された堆積層である。周知のように、熱成長酸化膜は、単結晶シリコン層上だけで成長することになる。ゲート電極層３９を形成する多結晶シリコンなどの材料を、ゲート絶縁材料３８、単結晶シリコン層２２、および誘電絶縁領域２８、３０の上に堆積させる。以下、層３９を多結晶シリコン層と呼ぶ。しかし、当業者であればゲート電極材料として他の伝導性材料を使用することが可能であることが分かるであろう。好ましくは、多結晶シリコン層は、ドープされていない多結晶シリコンとして堆積され、その後イオン注入によって不純物ドープされる。
【００１３】
本発明の一実施形態の方法の進行を図５に示す。多結晶ゲート電極層３９は、単結晶シリコン層２２のＮ型領域３４の上にＰチャネルゲート電極４０と、単結晶シリコン層２２のＰ型領域３２の上にＮチャネルゲート電極４２と、誘電絶縁領域３０の上にスペーサ４４とを形成するためにパターニングされエッチングされる。多結晶ゲート電極のエッチングは十分に進んだ技術であるので、わずか４５ｎｍ以下のゲート長を実現することができる。好ましくは、多結晶シリコンゲート電極層３９は、このように周知で高度なパターニングおよびエッチング技術を使用してエッチングされ、各々が最小加工寸法を有するゲート電極４０、４２、およびスペーサ４４を得ることが好ましい。概して、このような高度なパターニングおよびエッチング技術においては、最小利用可能フォトリソグラフィ露出加工寸法(minimum available photolithography exposed feature size)を用いて多結晶シリコンをパターニングおよびエッチングし、その後、この多結晶シリコンを等方エッチングし、最終的な構造の幅をさらに縮める。
【００１４】
図６に例示しているように、フォトレジスト層４６がこの構造に塗布され、誘電絶縁領域３０の一部とスペーサ４４とを露出するようにパターニングされる。本発明の一実施形態では、開口部４８および５０を誘電絶縁領域３０および誘電絶縁層２６を通ってエッチングし、不純物ドープされた領域３７部分を露出するために、パターニングされたフォトレジスト層とスペーサ４４とをエッチングマスクとして共に使用する。開口部４８および５０は、好ましくは反応性イオンエッチングにより、誘電絶縁領域３０と誘電絶縁層２６とを通って異方性エッチングされる。この絶縁層を、例えばＣＦ４またはＣＨＦ３化学物質を使用して反応性イオンエッチングしてもよい。開口部４８と５０との間の間隔は、フォトレジスト層４６の開口部の間隔によってではなく、スペーサ４４の幅によって決定される。よって、本発明の一実施形態によれば、最小の加工寸法に相当する。従って、開口部４８と５０との間の間隔は、最小のフォトリソグラフィックの加工スペースよりも小さくすることができ、さもなければ、フォトリソグラフィックパターニングとエッチングだけで達成することができる。
【００１５】
フォトレジスト層４６を除去後、次に、別のフォトレジスト層５２がこの構造に塗布され、開口部４８および５０の一方を露出するようにパターニングされる。この間に開口部のもう一方の部分はマスキングされる。さらに、このフォトレジスト層は、領域３２および３４の一方を露出するようにパターニングされ、この際もう一方の領域はマスキングされる。図７に示すように、フォトレジスト層５２は開口部４８とＰ型領域３２とを露出するようにパターニングされている。パターニングされたフォトレジスト層５２は、イオン注入マスクとして使用され、矢印５４で示しているように、Ｎ型の不純物ドーパントイオン、好ましくはヒ素イオンがこの露出領域に注入される。このＮ型の不純物ドーパントイオンは、ゲート電極４２と自己整合するＮチャネルＭＯＳトランジスタのソース領域５６とドレイン領域５８、およびスペーサ４４の１つの端部と自己整合する陰極領域６０を形成する。
【００１６】
フォトレジスト層５２は除去され、別のフォトレジスト層６２がこの構造に塗布され、開口部４８および５０のうちのもう一方の部分と領域３２および３４のうちのもう一方の部分を露出するようにパターニングされ、この際に先に露出した開口部と領域とをマスキングする。図８に示すように、フォトレジスト層６２は、開口部５０と領域３４とを露出するようにパターニングされる。パターニングされたフォトレジスト層６２は、イオン注入マスクとして使用され、矢印６４で示しているように、Ｐ型の不純物ドーパントイオン、好ましくはホウ素イオンがこの露出領域に注入される。このＰ型の不純物ドーパントイオンは、ゲート電極４０と自己整合するＰチャネルＭＯＳトランジスタのソース領域６６とドレイン領域６８、およびスペーサ４４のもう一つの端部と自己整合する陽極領域７０を形成する。フォトレジスト層５２は除去され、イオンが注入された領域が好ましくは高速熱アニールで加熱され、この注入したイオンを活性化する。ＭＯＳトランジスタのプロセッシングを完了するために、ゲート電極に側壁スペーサを形成すること、さらなるソースおよびドレイン領域を注入すること、ゲート電極の下に配置されないゲート絶縁材料を除去することなど、その他の従来の方法ステップ（図示せず）を実行してもよい。
【００１７】
本発明の実施形態によれば、ニッケル、コバルト、チタン、パラジウムなどのシリサイド形成金属の層は、ゲート電極４０および４２に加えて、イオン注入されたソース、ドレイン、陽極、および陰極領域に接するように構造上に堆積される。このシリサイド形成金属は、好ましくは厚みが約５から１５ｎｍである。シリサイド形成金属は、金属が接触しているシリコンと反応して、イオン注入された各領域の表面およびゲート電極上に、金属シリサイドコンタクト領域７２を形成するように、好適には約３５０℃から５００℃の温度にまで加熱される。これを図９に示す。シリコンと接していない金属、例えば、誘電絶縁領域上に堆積された金属は、この加熱ステップにおいては反応せず、例えばＨ２Ｏ２／Ｈ２ＳＯ４あるいはＨＮＯ３／ＨＣｌ溶液でウエットエッチングすることにより除去される。
【００１８】
図１０に例示しているように、絶縁材料層７４は、コンタクト領域を覆うように堆積されて平坦化される。この絶縁材料は、テトラエチルオルソシリケート(tetraethylorthosilicate)ソースを使用して低圧化学気相堆積によって堆積されてもよい。層７４は、好ましくはＣＭＰによって平坦化される。平坦化後、フォトレジスト層（図示せず）を平坦化した絶縁材料の表面に塗布し、絶縁材料から金属シリサイドコンタクト領域にまで延びるコンタクト開口部７６をエッチングするように、エッチングマスクとして使用される。
【００１９】
様々なデバイス領域への電気接触を可能とするように、それぞれのコンタクト開口部７６にコンタクトプラグ７８が形成される。このコンタクトプラグは、例えばチタン、窒化チタン、およびタングステンからなる連続層を周知の方法で堆積することにより形成できる。次に、図１１に示すようなコンタクトプラグ７８を残すように、余分な金属層をＣＭＰによって除去することができる。当業者であれば、シリサイドコンタクト領域の１つ１つのすべてに接触するためにコンタクト開口部７６およびコンタクトプラグ７８は必要とされ得ず、むしろこのような接触については実装される回路の詳細において決定されることが理解できるであろう。
【００２０】
当業者であれば、集積回路２０を製造するために別の形態および／あるいは付加的ステップを使用してもよく、また、本発明の広い範囲から逸れることなく、その方法の順序を変えてもよいことは明らかであろう。例えば、ゲート電極の端部に側壁スペーサを形成してもよく、これらのスペーサをさらなるイオン注入のためのマスクとして、あるいは、金属シリサイドのコンタクトをゲート電極から離間するために使用してもよい。
【００２１】
先のＳＯＩ集積回路は、絶縁層の上の薄膜単結晶シリコン層に形成されるその他の回路コンポーネントに加えて、単結晶シリコン基板に製造されたダイオードを含んでいるが、このような回路の製造においては、従来のフォトリソグラフィ技術を使用して、上に重なる薄膜シリコン層と絶縁層とをパターニングおよびエッチングすることで、基板に陽極と陰極領域とを形成している。つまり、この陽極および陰極領域は、別々のマスクパターンにより、つまり、せいぜい最小加工寸法に等しい距離だけ離間されたパターンにより定義されている。本発明の一実施形態を使用して基板デバイスを製造することにより、基板内の領域間のスペースを、最小に実現可能なゲート長の幅に等しい距離にまで縮めることが可能である。本発明の一実施形態により基板デバイスを製造することにより実現可能な利益は、図１２に示す従来の方法によって製造された基板ダイオードと、図１３に示す本発明の一実施形態によって製造された基板ダイオードとを比較することで理解できる。図１２および図１３においては、ＳＯＩ集積回路のダイオード部分だけを示している。図１３においては、図１１で使用した参照符号と同じ参照符号を使用しており、図１２において対応する領域には同じ参照符号が付けられている。ダブルヘッドの矢印８６によって示す従来技術のデバイスの陽極と陰極間のスペースは、ダブルヘッドの矢印８８によって示す、本発明の実施形態に従い製造された陽極と陰極間のスペースの２．５〜５倍である。
【００２２】
これまでの詳細な説明においては少なくとも１つの実施形態を示してきたが、当然、数多くのバリエーションがある。当然、例示の実施形態は単に例であり、どのような場合においても本発明の範囲、適用性、あるいは構造を制限することを意図しない。むしろ、これまでの詳細な説明は、例示的実施形態を実装するための好都合な指針を当業者に提供することになる。添付の請求項とその法的均等物において説明された本発明の範囲から逸れることなく、機能や配置において様々に変更を施してもよいことが理解されよう。
【図面の簡単な説明】
【００２３】
【図１】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図２】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図３】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図４】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図５】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図６】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図７】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図８】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図９】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図１０】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図１１】本発明の様々な実施形態に従うプロセスステップの概略断面図。
【図１２】従来技術の基板ダイオードの断面図。
【図１３】本発明の一実施形態の基板ダイオードの概略断面図。
【図１】
2008541446.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成19年2月27日(2007.2.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
単結晶シリコン基板（２４）の上に重なり、絶縁層（２６）によってこの単結晶シリコン基板から離されている単結晶シリコン層（２２）を備えたＳＯＩデバイスの製造方法であって、
前記単結晶シリコン層を通って延びる誘電絶縁領域（３０）を形成するステップと、
前記単結晶シリコン層（２２）の上に重ねてゲート電極材料（３９）を堆積するステップと、
ゲート電極（４０、４２）およびスペーサ（４４）を形成するために前記ゲート電極材料（３９）をパターニングするステップと、
前記スペーサ（４４）をエッチマスクとして使用して前記誘電絶縁領域を通って離間した開口部をエッチングするステップと、
前記単結晶シリコン層に離間したソース領域（５６、６６）およびドレイン領域（５８、６８）を形成するために、前記ゲート電極（４０、４２）をイオン注入マスクとして使用して、前記単結晶シリコン層（２２）に不純物を決定するドーパントイオン（５４、６４）をイオン注入するステップと、
前記単結晶シリコン層に離間したソースおよびドレイン領域（５８、６８）を形成するために、前記ゲート電極（４０、４２）をイオン注入マスクとして使用して、前記単結晶シリコン層（２４）に不純物を決定するドーパントイオン（５４、５６）をイオン注入するステップと、
前記単結晶基板（２４）に離間したデバイス領域（６０、７０）を形成するために、前記スペーサ（４４）をイオン注入マスクとして使用して、前記離間した開口部を通って前記単結晶シリコン基板（２４）に不純物を決定するドーパントイオン（５４、６４）をイオン注入するステップと、
前記離間したデバイス領域（６０、７０）を電気的に接続するステップ（７６）とを含む方法。
【請求項２】
前記ゲート電極材料（３９）をパターニングするステップは、
第１のゲート電極幅を実現するために、前記ゲート電極材料をフォトリソグラフィカルパターニングおよびエッチングするステップと、
その後、前記ゲート電極材料（３９）を等方性エッチングして前記ゲート電極（４０、４２）とスペーサ（４４）の幅を減少させるステップとを含む、請求項１記載の方法。
【請求項３】
離間したデバイス領域を形成する前記イオン注入ステップは、
Ｎ型のデバイス領域（６０）を形成するために、Ｎ型の不純物を決定するドーパント（５４）をイオン注入するステップと、
Ｐ型のデバイス領域（７０）を形成するために、Ｐ型の不純物を決定するドーパント（６４）をイオン注入するステップとを含む、請求項１記載の方法。
【請求項４】
前記Ｎ型の不純物を決定するドーパント（５４）をイオン注入するステップは、Ｎチャネルソース領域（５６）およびドレイン領域（５８）を前記単結晶シリコン層（２２）に形成するために、Ｎ型の不純物を決定するドーパントをイオン注入するステップをさらに含み、前記Ｐ型の不純物を決定するドーパント（６４）をイオン注入するステップは、Ｐチャネルソース領域（６６）およびドレイン領域（６８）を前記単結晶シリコン層（２２）に形成するために、Ｐ型の不純物を決定するドーパントをイオン注入するステップをさらに含む、請求項３記載の方法。
【請求項５】
前記誘電絶縁領域（３０）は前記絶縁層（２６）まで延びており、
前記堆積したゲート電極材料層（３９）もまた前記誘電絶縁領域（３０）の上に重なっており、
前記ゲート電極材料層（３９）は、前記ゲート電極（４０、４２）および前記スペーサ（４４）を同時に形成するようにパターニングされ、前記スペーサもまた前記誘電絶縁領域（３０）の上に重なるものであって、
前記エッチングステップもまた前記絶縁層（２６）をエッチングする、請求項１記載の方法。
【請求項６】
離間したデバイス領域（６０、７０）を形成するために、不純物を決定するドーパントイオン（５４、６４）をイオン注入するステップは、
基板ダイオードの陽極を形成するために、Ｐ型領域（７０）をイオン注入するステップと、
基板ダイオードの陰極を形成するために、Ｎ型領域（６０）をイオン注入するステップとを含む、請求項５記載の方法。
【請求項７】
前記ゲート電極層（３０）は、前記単結晶シリコン層（２２）の上に重なるＰチャネルゲート電極（４０）とＮチャネルゲート電極（４２）、および前記誘電絶縁領域（３０）の上に重なるスペーサ（４４）を形成するためにパターニングされ、
前記エッチングステップは、前記単結晶シリコン基板（２４）において離間された陽極領域（７０）と陰極領域（６０）とを露出させ、
Ｐ型の不純物ドーパント（６４）を、前記Ｐチャネルゲート電極（４０）に近接してＰチャネルＭＯＳトランジスタのソース領域（６６）およびドレイン領域（６８）を形成するために単結晶シリコン層（２２）に、および、基板ダイオードの陽極を形成するために、単結晶シリコン基板（２４）の陽極領域（７０）に注入するステップと、
Ｎ型の不純物ドーパント（５４）を、前記Ｎチャネルゲート電極（４２）に近接してＮチャネルＭＯＳトランジスタのソース領域（５６）およびドレイン領域（５８）を形成するために単結晶シリコン層（２２）に、および、基板ダイオードの陰極を形成するために、単結晶シリコン基板（２４）の陰極領域（６０）に注入するステップと、
前記陽極（７０）および陰極（６０）に電気接触した金属シリサイド（７２）を形成するステップと、
前記金属シリサイド（７２）の上に電気的絶縁層（７４）を堆積するステップと、
前記金属シリサイド（７２）の一部を露出するために、前記電気的絶縁層（７４）を通って延びるコンタクト開口部（７６）をエッチングするステップと、
前記コンタクト開口部（７６）を通って前記陽極（７０）および前記陰極（６０）と接する電気コンタクト（７８）を形成するステップとを含む、請求項５記載の方法。
【請求項８】
前記陽極（７０）および前記陰極（６０）が形成される前記単結晶シリコン基板（２４）のウェル領域（３７）をイオン注入するステップをさらに含む、請求項７記載の方法。
【請求項９】
前記ゲート電極材料（３９）をパターニングするステップは、
第１の加工寸法を有するスペーサを実現するために、フォトグラフィックパターニングおよびエッチングプロセスを使用して前記ゲート電極材料（３９）をパターニングするステップと、
前記加工寸法を縮小するために、続いて等方性エッチングするステップとを含む、請求項７記載の方法。
【国際調査報告】
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