(57)【要約】  半導体パッケージは、導電部材内の浅い開口に固定される薄型半導体ダイを有する。  このダイの底部のダイ電極は、再配分された接点とメッキ接続され、これは、ダイ底部接点及び絶縁部材に重なるように配置され、ダイと開口の間の環状の空隙を充てんする。このパッケージを製造するためのプロセスでは、リードフレーム部材内に離間して配置された複数の開口は同時に処理され、プロセスの最終段階で個片化される。【選択図】    図３
2008515192.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
内部空間と、この内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
前記内部空間内に配置され、電気的かつ機械的に、前記導電クリップ内部の下面に固定されている上面電極と、前記内部空間内に配置されている下面電極とを有する半導体ダイと、
前記半導体ダイの外周の少なくとも一部と、前記導電クリップの内部壁との間に配置されている内部空間と、
前記内部空間を充填し、かつ前記下面電極と同一平面上にある底面を有する絶縁部材と、
前記下面電極に固定され、前記絶縁部材の底表面の少なくとも一部上に延在することにより、外部から下面電極へ接触するための再配置された表面積を提供している、少なくとも１つの再配置された電極、
とを備える半導体デバイス。
【請求項２】
前記下面電極と離間し、かつこれと同一平面上にある、前記ダイの底部の第２の下面電極と、前記少なくとも１つの再配置された電極から側方に離間する第２の再配置された電極とを更に有し、前記第２の再配置された電極は、前記第２の下面電極に固定され、少なくとも前記絶縁部材の前記底面の第２の部分上に延在することにより、外部から前記第２の下面電極へ接触するための再配置された表面積を提供している、請求項１に記載の半導体デバイス。
【請求項３】
前記下面電極は、メッキされた銅であり、前記再配置された電極は、ハンダ付け可能である請求項１に記載の半導体デバイス。
【請求項４】
前記下面電極は、メッキ銅であり、前記再配置された電極はハンダ付け可能である請求項２に記載の半導体デバイス。
【請求項５】
前記内部空間は、約１５０ミクロン未満の深さを有し、前記ダイは、前記窪みの厚さと同等の厚さを有することにより、前記下面電極と前記フランジ底部は、同一平面となっている請求項１に記載の半導体デバイス。
【請求項６】
前記内部空間は、約１５０ミクロン未満の深さを有し、前記ダイは、前記窪みの厚さと同等の厚さを有することにより、前記下面電極と前記フランジ底部は、同一平面上となっている請求項２に記載の半導体デバイス。
【請求項７】
半導体パッケージを製造するためのプロセスであって、
導電リードフレーム部材内に、底部が前記部材の表面と平行な面内に存在する浅い開口を形成するステップと、
下面電極が前記部材の表面と同一平面上にあり、周囲が前記開口の包囲壁から離間される前記半導体ダイにおける上面電極を、前記開口の底部に導電的及び機械的に固定するステップと、
前記ダイの周囲と絶縁材による前記開口の壁の間の環状空隙を充填し、かつ、前記絶縁材の露出面を前記部材の表面とともに平坦化し、前記ダイの下面電極を露出させるステップと、
前記開口の反対側の前記導電部材の表面を薄化するステップ
とを有するプロセス。
【請求項８】
前記下面電極、及び前記開口に隣接する前記導電部材の底面を銅メッキするステップを更に有する請求項７に記載のプロセス。
【請求項９】
前記底部の接点に対して、前記絶縁材の底面上に重なるよう、接点を再配分するステップを更に有する請求項７に記載のプロセス。
【請求項１０】
前記底部の接点に対して、前記絶縁材の底面上に重なるよう、接点を再配分するステップを更に有する請求項８に記載のプロセス。
【請求項１１】
前記複数の浅い開口は、側方において相互に変位し、前記開口のそれぞれは、個別に半導体ダイを受容し、前記絶縁材で充填されることにより、同時に複数のダイ及び収容部組立体を形成し、その後、前記ダイ及び収容部組立体を個片化する請求項７に記載のプロセス。
【請求項１２】
前記複数の浅い開口は、側方において相互に変位し、かつ前記開口のそれぞれは、個別に半導体ダイを受容し、前記絶縁材で充てんされることにより、同時に複数のダイ及び収容部組立体を形成し、その後、前記ダイ及び収容部組立体を個片化する請求項８に記載のプロセス。
【請求項１３】
前記複数の浅い開口は、側方において相互に変位し、前記開口のそれぞれは、個別に半導体ダイを受容し、かつ前記絶縁材で充てんされることにより、同時に複数のダイ及び収容部組立体を形成し、その後、前記ダイ及び収容部組立体を個片化する請求項９に記載のプロセス。
【請求項１４】
前記複数の浅い開口は、側方において相互に変位し、前記開口のそれぞれは、個別に半導体ダイを受容し、前記絶縁材で充てんされることにより、同時に複数のダイ及び収容部組立体を形成し、その後、前記ダイ及び収容部組立体を個片化する請求項１０に記載のプロセス。
【請求項１５】
半導体デバイスであって、
内部空間と、この内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
前記内部空間内に配置され、機械的に前記クリップ内部の下面に固定されている上面と、前記内部空間内に配置されている下面とを有する半導体ダイと、
前記底面に固定されている少なくとも１つの底面電極と、前記半導体ダイ外周の少なくとも一部と前記クリップの内部壁との間に配置されている内部空間と、
前記内部空間を充填し、前記下面電極と同一平面上にある底面を有する絶縁部材と、
前記下面電極の少なくとも１つに固定され、前記絶縁部材の前記底表面の少なくとも一部上に延在することにより、外部から前記の少なくとも１つの下面電極に接触するための再配置された表面積を提供する、少なくとも１つの再配置された電極、
とを備える半導体デバイス。
【請求項１６】
前記下面電極から離間し、かつ前記下面電極と同一平面上にある、前記ダイの底面の第２の下面電極と、前記少なくとも１つの再配置された電極から側方に離間し、前記第２の下面電極に固定され、前記絶縁部材の前記底面の第２の部分の上に少なくとも延在して前記第２の下面電極への外部接続のために再配置された表面積を提供する、第２の再配置された電極
とを更に備える請求項１５に記載の半導体デバイス。
【請求項１７】
前記下面電極は、メッキされた銅であり、前記再配置された電極は、ハンダ付け可能である請求項１５に記載の半導体デバイス。
【請求項１８】
前記下面電極は、メッキされた銅であり、前記再配置された電極は、ハンダ付け可能である請求項１６に記載の半導体デバイス。
【請求項１９】
前記内部空間の深さは、約１５０ミクロン未満であり、前記下面電極と前記フランジの底部とが、同一平面上になるよう、前記ダイの厚さは、前記凹部の厚さと同じである請求項１６に記載の半導体デバイス。
【請求項２０】
前記ダイは、ラテラル導通型半導体デバイスである請求項１６に記載の半導体デバイス。
【請求項２１】
マルチチップ型半導体デバイスであって、
内部空間と、この内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
前記クリップ内部に配置され、相互接続する第１及び第２の半導体ダイと、
前記内部空間内に配置され、電気的かつ機械的に、前記クリップ内部の下面に固定されている上面電極と、前記内部空間内に配置されている下面電極とを有する前記第１の半導体ダイと、
前記底面に固定されている少なくとも１つの底面電極と、前記半導体ダイ外周の少なくとも一部と、前記クリップの内部壁との間に配置されている内部空間と、
前記内部空間を充填し、前記下面電極と同一平面上にある底面を有する絶縁部材と、
前記下面電極に固定され、前記絶縁部材の前記底表面の少なくとも一部上に延在することにより、外部から下面電極へ接触するための再配置された表面積を提供する、少なくとも１つの再配置された電極、
とを備える半導体デバイス。
【請求項２２】
前記下面電極と離間し、かつこれと同一平面上にある、前記ダイの底部の第２の下面電極と、前記少なくとも１つの再配置された電極から、側方に離間する第２の再配置された電極とを更に有し、
前記第２の再配置された電極は、前記第２の下面電極に固定され、少なくとも前記絶縁部材の底面の第２の部分上に延在することにより、外部から前記第２の下面電極へ接触するための再配置された表面積を提供している、請求項２１に記載の半導体デバイス。
【請求項２３】
前記下面電極はメッキ銅であり、前記再配置された電極はハンダ付け可能である請求項２１に記載の半導体デバイス。
【請求項２４】
前記ダイは、ラテラル導通型半導体デバイスであり、前記第２の半導体は、前記第１のダイ用の制御デバイスである請求項２１に記載の半導体デバイス。
【請求項２５】
前記再配置された表面積の少なくとも一部の上に配置され、基板実装プロセス中に、前記再配分された接点から、他の露出された接点へのハンダのブリッジングを防止するソルダーマスクを更に備える請求項１に記載の半導体デバイス。
【請求項２６】
前記ダイは、ラテラル導通型半導体デバイスであり、前記第２の半導体は、前記第１のダイ用の制御デバイスである請求項１５に記載の半導体デバイス。
【請求項２７】
前記再配置された表面積の少なくとも一部の上に配置され、基板実装プロセス中に再配分された接点から、他の露出された接点へのハンダのブリッジングを防止する、ソルダーマスクを更に備える請求項２０に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００４年９月２３日出願の米国仮特許出願第６０／６１２３７２号の利益を主張するものであり、その開示全体は、参照事項として本願に包含されるものである。
【０００２】
本発明は、半導体装置に関し、特に、半導体パッケージを製造するためのプロセス、及び半導体パッケージの構造に関する。
【背景技術】
【０００３】
ハンダにより、金属パターンをＦＲ−４プリント回路基板等の支持体ボード上に形成し、搭載しようとする複数の電極を、底面上に離間して配置した、パワー半導体のダイは周知である。
【０００４】
パッケージの寸法が縮小するにつれて、電極の面積や間隔も縮小するため、装置の温度特性といったハンダの接触におけるエレクトロマイグレーションの問題や、パッケージを支持体ボードへ誤差なく正しい位置に配置すること等に関する問題点は大となる。
【０００５】
図１は、銅などの導電材料により形成される導電クリップ（ないしカン）１２と、パワーMOSFETなどの半導体デバイス１４とを有する従来技術のチップスケール半導体パッケージ１０を示す。このパッケージ１０は、インターナショナル  レクテイファイヤ  コーポレーション（International Rectifier Corporation）より、商標Direct FETにより入手可能である。
【０００６】
半導体デバイス１４は、たとえばハンダ、導電エポキシ等により、導電クリップ１２の内面に接続される第１の電極１６を有している。また半導体デバイス１４は、ハンダ、導電エポキシその他により、基板のそれぞれの導電パッドに電気的に接続されるように構成されている別の電極１８を、対向する面上に有している。
【０００７】
また、半導体デバイス１４は、電極１８に隣接し、電極１８と同様に電気的に接続するように構成された制御電極２０を有していてもよい。先行技術に係る半導体パッケージに関するさらなる詳細は、本出願の譲受人に譲渡される米国特許出願第６，６２４，５２２号に記載されている。
【０００８】
半導体デバイス１４は、パワーMOSFETダイとしてもよく、その場合、電極１６、１８、２０は、順にそれぞれ、ドレイン電極、ソース電極、ゲート電極である。ソース電極１６と同じ電位にある導電クリップ１２のフランジと、接点１８及び２０とが、共通の面において終端していることにより、受容ボード面上のマッチングパッドへの接続が容易となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
デバイスの寸法が縮小するにつれ、接点１８、２０及び導電クリップ１２のフランジの面積及び間隔も縮小するため、熱特性が低下し、また、針状結晶のハンダブリッジが成長することにより、電極が短絡する危険性が増大する。
【００１０】
パッド面積が縮小すると、エレクトロマイグレーションが生じやすいという別の問題も生じる。この場合、ハンダが移動し、その結果、ハンダ接合部に空隙が形成されたり、ジュール加熱や開回路の断線の危険性が増大する。
【００１１】
図１に示すようなデバイスを製造するには、通常、先ず、導電クリップ１２を、打抜きあるいはパンチングにより、導電材料から抜き出し、その後、例えば、ピックアンドプレース法を用いて、そこに半導体デバイス１４を配置する。
【課題を解決するための手段】
【００１２】
本発明は、図１に示したと同様の方法でありながら、さらに、パッケージの特性を向上させたチップスケールパッケージの新規な製造方法に関する。特に、個片化された薄化ダイが、導電フレーム内のエッチングによる凹部内に配置され、これは、デバイスフレームになる。
【００１３】
このダイ電極は、その底面上に予め成膜された銅電極を有し、その上面電極を凹部のベースに固定した後、開いた面を更に成型することにより、開口内にダイをカプセル化し、次いで、平坦に研削することにより、底部パッドを露出させる。
【００１４】
次いで、別の接点群を、プレート領域の底部誘電体と重なる部分にメッキし、接点パッド群を再配分する。次いで、ハンダ付け可能な金属をパッドに整合し、ダイ/パッケージを個片化する。
【００１５】
本発明の上記した以外の特徴および利点は、添付図面を参照して、以下に行う本発明の説明から明らかになると思う。
【発明を実施するための最良の形態】
【００１６】
図２Ａ及び図２Ｂに示すように、本発明に係る方法では、先ず、例えばエッチングにより、離間して位置する複数の凹部２４を、導電リードフレーム部材２２に形成する。この導電リードフレーム部材２２は、銅等で形成することができる。
【００１７】
上記のようにして形成された各凹部２４は、例えばパワーMOSFETダイ等の幅が狭くて薄い半導体ダイを受容するのに、十分に広く、かつ十分に深い形状を有している。
【００１８】
次に図２Ｃにおいては、パワーMOSFETダイ２６は、リードフレーム部材２２の各凹部２４内に配置されている。本発明の好適な具体例では、各パワーMOSFET ２６のドレイン電極２８は、それぞれの凹部２４の内面に対し、ハンダ、導電エポキシその他により、電気的及び機械的に固定されている。
【００１９】
MOSFETダイ２６の厚さは、例えば、約１００ミクロン未満であって、凹部２４の深さよりも若干薄いことが好ましい。
【００２０】
次に、図２Ｄを参照すると、例えば誘電体エポキシ等の絶縁材３０が、パワーMOSFET２６の上、及びリードフレーム部材２２の凹部２４内に形成される。
【００２１】
その後、図２Ｅに示すように、研削やエッチング等により絶縁材３０を除去し、パワーMOSFET ２６のソース電極３２とゲート電極３４を、露出させ出現させる。
【００２２】
最終デバイスの高さを更に薄くする必要がある場合には、図２Ｆに示すように、リードフレーム部材２２の上面部分（破線で示す部分）を、研削等によって除去して、平らにするのがよい。
【００２３】
その後、複数のハンダ接点３６（好ましくは銅）を、好ましくはソース電極３２及びゲート電極３４の上に、めっきやエッチングによって形成し、そこに、ハンダ付け可能な金属を塗布して、ハンダ付け可能な部分とする。これらの接点３６は、絶縁３０の底部上に重なり、接点３２、３４に対し、所用の関係位置と大きさで再配分されていることに留意されたい。
【００２４】
次いで、リードフレーム部材２２をソーライン３８に沿って切断すると、図３に示すような個々のパッケージが得られる。
【００２５】
好適な具体例として、パワーMOSFET２６の電極の上には、予め銅を付着させておいてもよい。
【００２６】
さらに、好適な具体例として、リードフレーム部材２２の厚さは０．２５mmであり、また、パワーMOSFET２６の厚さは、１００μｍ以下であるのがよい。
【００２７】
メッキ形成したハンダ付け可能な接点３６は、凹部２４内に残留する絶縁材３０の上まで延在していることが好ましいことに、留意する必要がある。
【００２８】
メッキしたハンダ付け可能な接点３６の利点として、優れたエレクトロマイグレーション特性、優れた熱特性、および、パッケージを基板にハンダで固定するための面積を大きくすることができることを挙げることができる。
【００２９】
別の例としては、図２Ｃで示す構造から出発し、その表の面を、例えば光転写性エポキシ等、光転写可能な誘電材料でコーティングする。次いで、光転写可能な誘電体内に開口を形成し、ゲート電極３４とソース電極３２を露出させる。
【００３０】
次いで、電極３２、３４のそれぞれの上の個々の接点に対してメッキすることにより、またはパッケージ全面にメッキすることにより、接点３６を形成する。次いで接点３６をエッチングして、基板から削る。次いで、Ni 、Au、Ag等のハンダ付け可能な仕上げ材料を、接点３６に塗布する。
【００３１】
この代替の方法では、ダイのめっきのコストを削減することが可能である。また、グリッドの形状等を縮小させることができる。
【００３２】
また別の例として、図２Ｃにおいて、ダイ２６を、例えば金属窒化物デバイス等のラテラルデバイスとしてもよい。この場合、ダイを、ハンダや導電接着剤により、凹部２４の内面に機械的に接続することができる。
【００３３】
更に別の本発明の具体例として、２つのデバイス、例えばラテラルパワーデバイスとコントローラＩＣとを、導電性又は絶縁性の接着剤により、凹部２４の内面に固定してもよい。この具体例では、ラテラルパワーダイの電極を、メッキトラックを用いて、コントローラダイに接続することができる。
【００３４】
上記全ての例では、ソルダーマスク材料を、隣接の電極に重なり合うように、また再配分されたハンダ付け可能な接点群を部分的に露出するように、塗布してもよい。この材料を塗布することにより、次のボード組立プロセス中に、ダイ上の電極のハンダがブリッジングを起こすことが防止される。ソルダーマスク材料は、光転写可能なエポキシ等であってもよい。
【００３５】
また、完成した組立体に対して、打抜き、レーザー蒸着、噴射水切削等により、デバイスを個片化してもよい。
【００３６】
以上、本発明を、特定の具体例に即して説明してきたが、その他の変形・修正・用例等が可能であることは、当業者にとって自明であると思う。したがって、本発明は、上記した特定の具体例の開示内容によってではなく、特許請求の範囲のみによって、限定されるものである。
【図面の簡単な説明】
【００３７】
【図１】従来の半導体パッケージの縦断面図である。
【図２Ａ】本発明に係る製造法における工程を概略的に例示する縦断面図である。
【図２Ｂ】本発明に係る製造法における工程を概略的に例示する縦断面図である。
【図２Ｃ】本発明に係る製造法における工程を概略的に例示する縦断面図である。
【図２Ｄ】本発明に係る製造法における工程を概略的に例示する縦断面図である。
【図２Ｅ】本発明に係る製造法における工程を概略的に例示する縦断面図である。
【図２Ｆ】本発明に係る製造法における工程を概略的に例示する縦断面図である。
【図３】本発明に従って製造されたパッケージの縦断側面図である。
【符号の説明】
【００３８】
１０  半導体パッケージ
１２  導電クリップ
１４  半導体デバイス
１６  第１の電極
１８  第２の電極
２０  制御電極
２２  導電リードフレーム部材
２４  凹部
２６  MOSFET
３０  絶縁材
３２  ソース電極
３４  ゲート電極
３６  接点
３８  ソーライン
【図１】
2008515192.tif 000003
【図２Ａ】
2008515192.tif 000004
【図２Ｂ】
2008515192.tif 000005
【図２Ｃ】
2008515192.tif 000006
【図２Ｄ】
2008515192.tif 000007
【図２Ｅ】
2008515192.tif 000008
【図２Ｆ】
2008515192.tif 000009
【図３】
2008515192.tif 000010
【手続補正書】
【提出日】平成19年4月27日(2007.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
内部空間と、この内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
前記内部空間内に配置され、電気的かつ機械的に、前記導電クリップ内部の下面に固定されている上面電極と、前記内部空間内に配置されている下面電極とを有する半導体ダイと、
前記半導体ダイの外周の少なくとも一部と、前記導電クリップの内部壁との間に配置されている内部空隙と、
前記内部空隙を充填し、かつ前記下面電極と同一平面上にある底面を有する絶縁部材と、
前記下面電極に固定され、前記絶縁部材の底表面の少なくとも一部上に延在することにより、外部から下面電極へ接触するための再配置された表面積を提供している、少なくとも１つの再配置された電極、
とを備える半導体デバイス。
【請求項２】
前記下面電極と離間し、かつこれと同一平面上にある、前記ダイの底部の第２の下面電極と、前記少なくとも１つの再配置された電極から側方に離間する第２の再配置された電極とを更に有し、前記第２の再配置された電極は、前記第２の下面電極に固定され、少なくとも前記絶縁部材の前記底面の第２の部分上に延在することにより、外部から前記第２の下面電極へ接触するための再配置された表面積を提供している、請求項１に記載の半導体デバイス。
【請求項３】
前記下面電極は、メッキされた銅であり、前記再配置された電極は、ハンダ付け可能である請求項１に記載の半導体デバイス。
【請求項４】
前記内部空間は、約１５０ミクロン未満の深さを有し、前記ダイは、前記窪みの厚さと同等の厚さを有することにより、前記下面電極と前記フランジ底部は、同一平面上となっている請求項１に記載の半導体デバイス。
【請求項５】
半導体パッケージを製造するためのプロセスであって、
導電リードフレーム部材内に、底部が前記部材の表面と平行な面内に存在する浅い開口を形成するステップと、
下面電極が前記部材の表面と同一平面上にあり、周囲が前記開口の包囲壁から離間される前記半導体ダイにおける、上面電極を、前記開口の底部に導電的及び機械的に固定するステップと、
前記ダイの周囲と絶縁材による前記開口の壁の間の環状空隙を充填し、かつ、前記絶縁材の露出面を前記部材の表面とともに平坦化し、前記ダイの下面電極を露出させるステップと、
前記開口の反対側の導電部材の表面を薄化するステップ
とを有するプロセス。
【請求項６】
前記下面電極、及び前記開口に隣接する前記導電部材の底面を銅メッキするステップを更に有する請求項５に記載のプロセス。
【請求項７】
前記底部の接点に対して、前記絶縁材の底面上に重なるよう、接点を再配分するステップを更に有する請求項５に記載のプロセス。
【請求項８】
前記複数の浅い開口は、側方において相互に変位し、前記開口のそれぞれは、個別に半導体ダイを受容し、前記絶縁材で充填されることにより、同時に複数のダイ及び収容部組立体を形成し、その後、前記ダイ及び収容部組立体を個片化する請求項５に記載のプロセス。
【請求項９】
半導体デバイスであって、
内部空間と、この内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
前記内部空間内に配置されている、機械的に前記クリップ内部の下面に固定されている上面と、前記内部空間内に配置されている下面とを有する半導体ダイと、
前記底面に固定されている少なくとも１つの底面電極と、
前記半導体ダイ外周の少なくとも一部と前記クリップの内部壁との間に配置されている内部空間と、
前記内部空間を充填し、前記下面電極と同一平面上にある底面を有する絶縁部材と、
前記下面電極の少なくとも１つに固定され、前記絶縁部材の底表面の少なくとも一部上に延在することにより、外部から前記の少なくとも１つの下面電極に接触するための再配置された表面積を提供する、少なくとも１つの再配置された電極、
とを備える半導体デバイス。
【請求項１０】
前記下面電極から離間し、かつ前記下面電極と同一平面上にある、前記ダイの底面の第２の下面電極と、前記少なくとも１つの再配置された電極から側方に離間し、前記第２の下面電極に固定され、前記絶縁部材の前記底面の第２の部分の上に少なくとも延在して前記第２の下面電極への外部接続のために再配置された表面積を提供する、第２の再配置された電極
とを更に備える請求項９に記載の半導体デバイス。
【請求項１１】
前記ダイは、ラテラル導通型半導体デバイスである請求項９に記載の半導体デバイス。
【請求項１２】
マルチチップ型半導体デバイスであって、
内部空間と、前記内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
前記クリップの内部に配置され、相互接続する第１及び第２の半導体ダイと、
前記内部空間内に配置され、電気的かつ機械的に、前記クリップ内部の下面に固定されている上面電極と、前記内部空間内に配置されている下面電極とを有する前記第１の半導体ダイと、
前記底面に固定されている少なくとも１つの底面電極と、
前記半導体ダイ外周の少なくとも一部と前記クリップの内部壁との間に配置されている内部空間と、
前記内部空間を充填し、前記下面電極と同一平面上にある底面を有する絶縁部材と、
前記下面電極に固定され、前記絶縁部材の前記底表面の少なくとも一部上に延在することにより、外部から下面電極へ接触するための再配置された表面積を提供する、少なくとも１つの再配置された電極、
とを備える半導体デバイス。
【請求項１３】
前記下面電極と離間しかつこれと同一平面上にある、前記ダイの底部の第２の下面電極と、前記少なくとも１つの再配置された電極から側方に離間する第２の再配置された電極とを更に有し、前記第２の再配置された電極は、前記第２の下面電極に固定され、少なくとも前記絶縁部材の底面の第２の部分上に延在することにより、外部から前記第２の下面電極へ接触するための再配置された表面積を提供している、請求項１２に記載の半導体デバイス。
【請求項１４】
前記ダイは、ラテラル導通型半導体デバイスであり、前記第２の半導体は、前記第１のダイ用の制御デバイスである請求項１２に記載の半導体デバイス。
【請求項１５】
前記再配置された表面積の少なくとも一部の上に配置され、基板実装プロセス中に前記再配分された接点から、他の露出された接点へのハンダのブリッジングを防止するソルダーマスクを更に備える請求項１２に記載の半導体デバイス。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008515192.tif 000011
【図２Ａ】
2008515192.tif 000012
【図２Ｂ】
2008515192.tif 000013
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【国際調査報告】
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