(57)【要約】  半導体素子は、半導体基板、及びその半導体基板に隣接する少なくとも1の活性素子を有して良い。その少なくとも1の活性素子は、電極層、その電極層の下に存在し、かつその電極と接する高誘電率誘電層、及びその高誘電率誘電層の下に存在し、かつその高誘電率誘電層と接する超格子を有して良い。その超格子は、各々が複数の層からなる複数の群を積層した状態で有して良い。超格子の複数の層からなる群の各々は、基礎となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び隣接する基礎となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有して良い。
2008543052.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、及び該半導体基板に隣接する少なくとも1の活性素子、を有する半導体素子であって、
前記少なくとも1の活性素子は、
電極層、
該電極層の下に存在して、かつその電極と接する高誘電率誘電層、及び
前記電極層と対向するように前記高誘電率誘電層の下に存在して、かつ前記高誘電率誘電層と接する超格子、
を有し、
前記超格子は、各々が複数の層からなる複数の群を積層した状態で有し、
前記超格子の複数の層からなる群の各々は、
基本となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び
隣接する基本となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層、
を有する、
半導体素子。
【請求項２】
前記高誘電率誘電層が約5よりも大きな誘電率を有する、請求項1に記載の半導体素子。
【請求項３】
前記高誘電率誘電層が約10よりも大きな誘電率を有する、請求項1に記載の半導体素子。
【請求項４】
前記高誘電率誘電層が約20よりも大きな誘電率を有する、請求項1に記載の半導体素子。
【請求項５】
前記の隣接する基本となる半導体部分の結晶格子の内部に束縛された前記少なくとも1の非半導体分子層が約5分子層未満であるため、エネルギーバンド修正層として機能する、請求項1に記載の半導体素子。
【請求項６】
前記少なくとも1の活性素子が、前記超格子の下に存在するチャネル領域をさらに有する、請求項1に記載の半導体素子。
【請求項７】
前記少なくとも1の活性素子が、前記チャネル領域に隣接するソース領域及びドレイン領域をさらに有する、請求項6に記載の半導体素子。
【請求項８】
前記高誘電率誘電層が、シリコン酸化物、ジルコニウム酸化物、及びハフニウム酸化物のうちの少なくとも1を有する、請求項1に記載の半導体素子。
【請求項９】
前記基本となる半導体がシリコンを有する、請求項1に記載の半導体素子。
【請求項１０】
前記少なくとも1の非半導体分子層が酸素を有する、請求項1に記載の半導体素子。
【請求項１１】
前記少なくとも1の非半導体分子層が、基本的に酸素、窒素、フッ素、及び炭素-酸素からなる群から選択される非半導体を有する、請求項1に記載の半導体素子。
【請求項１２】
前記少なくとも1の非半導体分子層が単分子層の厚さである、請求項1に記載の半導体素子。
【請求項１３】
各基本となる半導体部分が、8分子層の厚さ未満である、請求項1に記載の半導体素子。
【請求項１４】
前記基本となる半導体部分の全てが、同一分子層数の厚さである、請求項1に記載の半導体素子。
【請求項１５】
前記基本となる半導体部分の一部が、異なる分子層数の厚さである、請求項1に記載の半導体素子。
【請求項１６】
前記超格子の複数の層からなる隣接群内の対向している基本となる半導体分子層は、共に化学結合している、請求項1に記載の半導体素子。
【請求項１７】
半導体基板、及び該半導体基板に隣接する少なくとも1の活性素子、を有する半導体素子であって、
前記少なくとも1の活性素子は、
電極層、
該電極層の下に存在して、かつその電極と接する、約5よりも大きな誘電率を有する高誘電率誘電層、及び
前記電極層と対向するように前記高誘電率誘電層の下に存在して、かつ前記高誘電率誘電層と接する超格子、
を有し、
前記超格子は、各々が複数の層からなる複数の群を積層した状態で有し、
前記超格子の複数の層からなる群の各々は、
基本となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び
隣接する基本となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有するエネルギーバンド修正層、
を有する、
半導体素子。
【請求項１８】
前記高誘電率誘電層が約20よりも大きな誘電率を有する、請求項17に記載の半導体素子。
【請求項１９】
前記の隣接する基本となる半導体部分の結晶格子の内部に束縛された前記少なくとも1の非半導体分子層が約5分子層未満であるため、エネルギーバンド修正層として機能する、請求項17に記載の半導体素子。
【請求項２０】
前記少なくとも1の活性素子が、前記超格子の下に存在するチャネル領域をさらに有する、請求項17に記載の半導体素子。
【請求項２１】
前記少なくとも1の活性素子が、前記チャネル領域に隣接するソース領域及びドレイン領域をさらに有する、請求項20に記載の半導体素子。
【請求項２２】
前記高誘電率誘電層が、シリコン酸化物、ジルコニウム酸化物、及びハフニウム酸化物のうちの少なくとも1を有する、請求項17に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体分野に関し、より具体的には、エネルギーバンドエンジニアリングに基づいて改善された特性を有する半導体、及びそれに関連する方法に関する。
【背景技術】
【０００２】
たとえば荷電キャリアの移動度の改善のような、半導体素子の性能を改善する構造及び方法が提案されてきた。たとえば特許文献1は、シリコン、シリコン-ゲルマニウム、及び緩和したシリコンからなる歪み材料層について開示している。それらの材料層は、性能の劣化を引き起こさないように不純物を含まない領域をも有する。上部のシリコン層に2軸歪みが発生した結果、キャリア移動度が変化する。それにより、より高速及び/又はより低消費電力の素子が可能となる。特許文献2は、同様の歪みシリコン技術に基づいたCMOSインバータについて開示している。
【０００３】
特許文献3は、シリコン及びシリコン層間に挟まれた炭素層を有することで、第2シリコン層の伝導帯及び価電子帯が引っ張り歪みの影響を受ける、半導体素子について開示している。より小さな有効質量を有し、かつゲート電極に印加される電場によって誘起される電子が第2シリコン層に閉じこめられるので、n-チャネルMOSFETはより高い移動度を有すると考えられる。
【０００４】
特許文献4は、8層未満である複数の層であって、分数比又は2元の化合物半導体層を有する複数の層が、交互にエピタキシャル成長した、超格子について開示している。主として電流が流れる方向は、超格子層に対して垂直である。
【０００５】
特許文献5は、超格子中での合金散乱を減少させることで高移動度が実現されるSi-Ge短周期超格子について開示している。この方針に沿って、特許文献6は、シリコンと第2材料の合金を有するチャネル層を有するMOSFETであって、前記第2材料は、チャネル層が引っ張り歪みを受けた状態になるような割合で、前記シリコン格子中に置換された状態で存在することで、移動度が改善されたMOSFETについて開示している。
【０００６】
特許文献7は、2のバリヤ領域及び前記バリヤ層の間に挟まれたエピタキシャル成長した半導体薄膜を有する量子井戸について開示している。各バリヤ領域は、一般に2から6分子層の範囲の厚さを有するSiO2/Siの繰り返し層で構成される。かなり厚いシリコン部分は、バリヤ間に挟まれている。
【０００７】
ツー(Tsu)による「シリコンナノ構造素子での現象(“Phenomena  in  silicon  nanostructure  device”)」という題名が付けられた非特許文献1は、シリコン及び酸素からなる半導体-原子超格子(SAS)について開示している。Si/O超格子は、シリコン量子素子及び発光素子として有用であるものとして開示されている。特に、緑色エレクトロルミネッセンスダイオード構造が、構築及びテストされた。ダイオード構造での電流は、垂直、つまりSASの層に垂直に流れる。開示されたSASは、たとえば酸素原子及びCO分子のような吸着種によって分離された半導体層を有して良い。吸着した酸素分子層上でのシリコンの成長は、かなりの低欠陥密度でのエピタキシャル成長と言える。一のSAS構造は、約8原子層のシリコンである厚さ1.1nmのシリコン部分を有し、他のSAS構造は、このシリコンの2倍の厚さを有する。ルオ(Luo)他による「直接遷移型発光シリコンの化学的設計(“Chemical  Design  of  Direct-Gap  Light-Emitting  Silicon”)」という題名が付けられた非特許文献2は、ツーが作製した発光SAS構造についてさらに論じている。
【０００８】
特許文献8は、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素又は水素で構成されることで、格子を垂直に流れる電流を4桁よりも減少させるバリヤについて開示している。絶縁層/バリヤ層は、低欠陥のシリコンを、その絶縁層上にエピタキシャル成長させることを可能にする。
【０００９】
特許文献9は、非周期フォトニックバンドギャップ(APBG)構造の原理が、電子バンドギャップエンジニアリングに合致するということを開示している。特にその出願は、たとえばバンド最小値の位置、有効質量等の材料パラメータを調節することで、所望のバンド構造特性を有する新たな非周期材料が得られる、ということを開示している。たとえば伝導率、熱伝導率、誘電率、又は透磁率のような他のパラメータもまた、材料設計を可能にするものとして開示されている。
【００１０】
材料工学で、半導体素子中の荷電キャリアの移動度を増大させるために、かなりの努力がなされてきたにもかかわらず、依然として大きな改善が必要とされている。移動度が向上することで、素子の速度は増大し、かつ/又は素子の電力消費は減少すると考えられる。移動度が大きくなることで、素子の特徴部位を小さくし続けながらも、素子の性能を維持することができる。しかも特に高誘電率誘電体が用いられる用途では、隣接する誘電層界面で高移動度を供する構造が必要となる。
【特許文献１】米国特許出願公開第2003/0057416号明細書
【特許文献２】米国特許出願公開第2003/0034529号明細書
【特許文献３】米国特許第6472685号明細書
【特許文献４】米国特許第4937204号明細書
【特許文献５】米国特許第5357119号明細書
【特許文献６】米国特許第5683934号明細書
【特許文献７】米国特許第5216262号明細書
【特許文献８】国際公開第2002/103767号パンフレット
【特許文献９】英国特許出願第2347520号明細書
【特許文献１０】米国特許出願第10/647069号明細書
【特許文献１１】米国特許出願第10/467069号明細書
【非特許文献１】ツー(Tsu)、Applied  Physics  and  Materials  Science  &  Processing誌、pp.391-402、2000年9月6日オンライン出版
【非特許文献２】ルオ(Luo)他、Physical  Review  Letters誌、第89巻、2002年8月12日
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の背景の観点より、本発明の目的は、たとえば散乱を減少させる誘電体界面を供する超格子を含む半導体素子の提供である。
【課題を解決するための手段】
【００１２】
本発明に従った上記及び他の目的、特徴、及び利点は、半導体基板、及びその半導体基板に隣接する少なくとも1の活性素子を有することのできる半導体素子によって供される。より詳細には、その少なくとも1の活性素子は、電極層、その電極層の下に存在し、かつその電極と接する高誘電率誘電層、及びその高誘電率誘電層の下に存在し、かつその高誘電率誘電層と接する超格子を有して良い。その超格子は、各々が複数の層からなる複数の群を積層した状態で有して良い。超格子の複数の層からなる群の各々は、基本となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び隣接する基本となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有して良い。
【００１３】
その超格子は、従来の高誘電率誘電体に用いられてきたシリコン酸化物のような絶縁層と比較して、散乱が減少する結果移動度が改善された高誘電率誘電層用の界面として有利に機能する。しかも高誘電率誘電体を用いる用途において絶縁層に超格子を用いる結果、全体の厚さが減少することで、素子のキャパシタンスが改善されると考えられる。
【００１４】
より詳細には、高誘電率誘電体層は、たとえば約5、より具体的には約10又は20の誘電率を有して良い。さらに前記少なくとも1の非半導体分子層は、約5分子層未満であるため、エネルギーバンド修正層として機能することができる。例として高誘電率誘電体は、シリコン酸化物、ジルコニウム酸化物、及びハフニウム酸化物のうちの少なくとも1を有して良い。
【００１５】
前記少なくとも1の活性素子は、その超格子の下に存在するチャネル領域、並びにそのチャネル領域の下に存在するソース及びドレイン領域をさらに有して良い。さらにその基本となる半導体はシリコンを有して良く、前記少なくとも1の非半導体分子層は酸素を有して良い。より詳細には、前記少なくとも1の非半導体分子層は、酸素、窒素、フッ素、及び炭素-酸素からなる群から選択されて良い。
【００１６】
たとえば、前記少なくとも1の非半導体分子層の厚さは1分子層であって良く、基本となる半導体部分の各々の厚さは8分子層であって良い。さらに実施例によっては、基本となる半導体部分のすべては、同数の分子層厚さであって良い。また別の実施例では、少なくとも一部の基本となる半導体部分が、異なる分子層厚さであっても良い。しかも超格子の層からなる群であって、隣接する群に含まれた対向する半導体分子層同士は、共に化学結合していて良い。
【発明を実施するための最良の形態】
【００１７】
ここで本発明について、好適実施例が図示されている添付の図を参照しながら十分に説明する。しかし本発明は、多くの異なる形態での実施が可能であり、本明細書で記載されている実施例に限定されるものと解してはならない。むしろこれらの実施例は、この開示が十分かつ完全となり、そして本発明の技術的範囲を当業者に十分伝えられるように、供されている。本明細書全体を通して、同一参照番号は同一素子を指すものとし、ダッシュ記号は、代替実施例中の同様な素子を指すのに用いられる。
【００１８】
本発明は、原子又は分子レベルで半導体材料の特性を制御することによる、半導体素子の性能の改善に関する。さらに本発明は、半導体素子の伝導経路中に用いられる改善された材料の特定、作製、及び利用に関する。
【００１９】
出願人らは、本明細書に記載された特定の超格子が荷電キャリアの有効質量を減少させ、かつそれによって荷電キャリアの移動度が大きくなる、という仮説を立てる。ただし出願人らはその仮説に固執しているわけではない。有効質量は、参考文献中にある様々な定義によって記述される。有効質量が改善されたことを示す指標として、出願人らは、“伝導性逆有効質量テンソル(conductivity  reciprocal  effective  mass  tensor)”、Me-1及びMh-1を用いた。電子についての伝導性逆有効質量テンソルMe-1及び正孔についての伝導性逆有効質量テンソルMh-1は、それぞれ以下のように定義される。
【００２０】
【数１】
2008543052.tif 000003
【００２１】
【数２】
2008543052.tif 000004
ここでfはフェルミ-ディラック分布関数、EFはフェルミエネルギー、Tは温度、E(k,n)は波数ベクトルk及びn番目のエネルギーバンドに対応する状態での電子のエネルギー、指数i及びjはガリレオ座標x,y,及びzを意味し、積分はブリュアンゾーン(B.Z.)全体で取られ、かつ総和は、電子のフェルミエネルギーよりも高いエネルギーを有するバンドについて、及び正孔のフェルミエネルギーよりも低いエネルギーを有するバンドについて、それぞれ取られている。
【００２２】
出願人らによる伝導性逆有効質量テンソルの定義は、材料の伝導性についてのテンソル成分が、伝導性逆有効質量テンソルの対応する成分が大きくなることで、大きくなるようなものである。繰り返しになるが、出願人らは、本明細書に記載されている超格子が、伝導性逆有効質量テンソルの値を、たとえば好適方向での荷電キャリア輸送が典型とする、材料の伝導特性が改善されるように設定する、という仮説を立てた。ただし出願人らはその仮説に固執しているわけではない。適当なテンソル要素の逆数は、伝導性有効質量と呼ばれる。換言すれば、半導体材料の構造を評価するため、意図したキャリア輸送方向について計算された上述の電子/正孔についての伝導性有効質量を用いて、改善された材料が識別される。
【００２３】
上述の指標を用いることで、特定目的のために改善されたバンド構造を有する材料を選択することができる。そのような例の1つが、半導体素子中の誘電界面層としての超格子材料25である。最初に図1を参照しながら、本発明に従った超格子25を有する平面型MOSFET20について説明する。しかし当業者には、本明細書で特定される材料が、たとえば個別的素子及び/又は集積素子のような、多くの異なる種類の半導体素子で利用可能であることが分かる。一例としては、誘電体界面として超格子25が利用可能な他の用途はFINFETsである。
【００２４】
特にFET素子をさらに小さくするという傾向が続いているので、高誘電率誘電体材料を用いることは、より魅力的である。この理由は、たとえば二酸化シリコン(SiO2)のような従来のゲート誘電体材料は、素子のサイズを減少させようとして全体に薄くした場合には、漏れ電流を生じさせる傾向にあるからである。しかし高誘電率材料を素子チャネルに直接設けるのは、たとえばチャネルへ高誘電率材料が流入するといった、他の問題を引き起こす恐れがある。その結果、高誘電率ゲート誘電体が用いられるほとんどの用途において、SiO2界面層は、チャネル領域と高誘電率材料との間に堆積される。しかしこれによって、薄い高誘電率材料を用いて実現されたサイズ減少をある程度打ち消される恐れがあり、かつ素子のキャパシタンスをも減少させる恐れがある。しかも意図しない散乱が、SiO2/高誘電率誘電体界面で生じる恐れがある。
【００２５】
図示されたMOSFET20は、基板21、低ドープのソース拡張領域22/ドレイン拡張領域23、より高ドープのソース領域26/ドレイン領域27、及びソースとドレインとの間にあるチャネル領域24を有する。ゲート誘電体層37（わかりやすくするため、図1では点刻されて図示されている）は超格子25の上にあり、ゲート電極層36はゲート誘電体層の上であって、かつその超格子の反対側にある。図示されたMOSFET20には、側壁スペーサ40、41が供され、かつ、低ドープのソース領域22上にシリサイド層30、低ドープのドレイン領域23上にシリサイド層31、及びゲート電極層36上にシリサイド層34が、それぞれ供されている。
【００２６】
超格子25は、従来の高誘電率誘電体に用いられてきたシリコン酸化物のような絶縁層と比較して、散乱が減少する結果移動度が改善された高誘電率誘電層界面として有利に機能する。しかも高誘電率誘電体を用いる用途において絶縁層に超格子を用いる結果、全体の厚さが減少することで、素子のキャパシタンスが改善されると考えられる。この理由は、後述するように、超格子25が、比較的薄く形成されているにもかかわらず、依然として所望の絶縁特性を供することができるためである。
【００２７】
ゲート誘電体層37は、たとえば約5よりも大きな誘電率を有することが好ましく、約10又は20の誘電率を有することがより好ましい。例としては、ゲート誘電体層は、BaSrTiO3(k=300)、Ta2O5(k=26)、ZrO2(k=25)、HfO2(k=24.5)、Al2O3(k=9)、及びSi3N4(k=7)のうちの1以上を有して良い。とはいえ、他の適切な高誘電率誘電体材料が用いられても良い。
【００２８】
出願人らは、MOSFET20の超格子25に用いられる改善された材料又は構造を特定した。より詳細には、出願人らは、電子及び/又は正孔の適切な伝導性有効質量が、シリコンでの対応する値よりも実質的に小さくなるエネルギーバンド構造を有する材料又は構造を特定した。
【００２９】
ここで加えて図2及び図3を参照すると、構造又は材料は、超格子25の形態である。その構造は、原子又は分子レベルで制御され、かつ既知の原子又は分子層堆積法を用いて作製されて良い。図2の概略的断面図を詳細に参照することで理解できるように、超格子25は、積層した状態で配置されている複数の層からなる群45a-45nを有する。
【００３０】
超格子25の複数の層からなる群45a-45nの各々は、各対応する基本となる半導体部分46a-46nを画定する、複数の積層された基本となる半導体分子層46、及びその上にエネルギーバンド修正層50を有する。エネルギーバンド修正層50は、わかりやすくするため、図2では点刻されて図示されている。
【００３１】
図示されているように、エネルギーバンド修正層50は、隣接する基本となる半導体部分の結晶格子内部に束縛された1層の非半導体分子層を有する。つまり、複数の層からなる隣接した群45a-45n内の対向する基本となる半導体分子層46は、共に化学結合している。たとえばシリコン分子層46の場合では、複数の分子層からなる群46aの上側に位置する半導体分子層中に含まれるシリコン原子の一部は、群46bの下側に位置する半導体分子層中に含まれるシリコン原子の一部と共有結合する。このため、結晶格子は、（複数の）非半導体分子層（たとえば（複数の）酸素分子層）が存在するにもかかわらず、複数の層からなる群を介して連続することができる。当然のことだが、隣接する群45a-45nの対向するシリコン層46同士での完全又は純粋な供給結合は存在しない。なぜならこれらの層の各々に含まれる複数のシリコン原子は非半導体原子（つまり本実施例では酸素）と結合するからである。このことは、当業者には明らかなことである。
【００３２】
他の実施例では、2層以上の非半導体層を用いることも可能である。例として、エネルギーバンド修正層50での非半導体分子層の数は、所望のエネルギーバンド修正特性を供するため、約5分子層未満であることが好ましいだろう。
【００３３】
非半導体分子又は半導体分子について言及する際には、分子層に用いられる材料が、バルクの状態で形成されたときの非半導体又は半導体である、ことを意味することに留意して欲しい。つまりたとえば半導体のような材料の1分子層は、必ずしもバルク又は比較的厚い状態で形成されたときの同じ特性を示さなくても良い。これは当業者には明らかなことである。
【００３４】
出願人らは、エネルギーバンド修正層50及び隣接する基本となる半導体部分46a-46nによって、超格子25は、それらが存在しなかった従来技術よりも、荷電キャリアの適切な伝導性有効質量が、平行な層の方向において小さくなる、という仮説を立てた。ただし出願人らはその仮説に固執しているわけではない。別の考え方をすると、この平行方向は、積層方向に対して垂直である。バンド修正層50はまた、超格子25が共通のエネルギーバンド構造を有するようにして良い。その一方でバンド修正層50は、超格子の上及び下に位置する層又は領域間の絶縁体として有利に機能する。
【００３５】
しかもこの構造はまた、超格子25の上及び下に位置する層間でのドーパント及び/又は材料の流出に対するバリヤとしても有利に機能する。よってこれらの特性によって、超格子25は、高誘電率材料がチャネル領域へ流出するのを減少させるだけではなく、意図しない散乱効果を減少させることで素子の移動度を改善する、高誘電率誘電体用の界面を供することが可能となる。このことは当業者には明らかなことである。
【００３６】
また、たとえば図示されているMOSFET20のような半導体素子は、従来技術よりも小さな伝導性有効質量に基づいて、より大きな荷電キャリア移動度を享受する、という仮説を立てた。実施例によっては、本発明によって実現されるバンドエンジニアリングの結果として、超格子25はさらに、実質的に直接遷移型のバンドギャップを有して良い。直接遷移型のバンドギャップは、たとえば光電子素子にとって特に有利であると考えられる。これについては以降で詳述する。当然のこととして、超格子25の上述した特性の全てが、全用途に利用される必要はない。たとえば用途によっては、超格子25は、ドーパント遮断/絶縁特性、又は改善された移動度のみが用いられて良い。あるいは別な用途では、超格子25は、両方の特性が用いられても良い。このことは当業者には明らかなことである。
【００３７】
しかも平行な層方向において荷電キャリアの適切な伝導性有効質量が上述したように小さくなるので、実施例によっては、超格子25はまた、チャネル領域24を供するのに有利に用いられても良い。つまり、図示された超格子25は、十分な厚さで作製されることで、複数の層からなる群45の下側がチャネルとして用いられて良い一方で、群45の上側は、高誘電率誘電体界面を供して良い。あるいはその代わりに、各対応する超格子層が、これらの目的のために作製されて良い。このように超格子を半導体素子のチャネルに利用することについてのさらなる詳細は特許文献10に供されている。
【００３８】
チャネル24が本発明に従った超格子を有する実施例では、MOSFET20のソース領域22/ドレイン領域23、及びゲート35は、超格子を介した荷電キャリアの輸送を、積層された群45a-45nの層に対して平行な方向で引き起こす、領域と考えられている。他のそのような領域もまた、本発明では考えられる。
【００３９】
図示されているように、超格子25は、上側の層の群45n上にキャップ層52をも有する。キャップ層52は、複数の基本となる半導体分子層46を有して良い。キャップ層52は、2から100層の基本となる半導体を有して良く、より好適には10から50分子層を有する。
【００４０】
各基本となる半導体部分46a-46nは、IV族半導体、III-V族半導体、及びII-VI族半導体からなる群から選択される基本となる半導体を有して良い。当然のこととして、IV族半導体という語は、IV-IV族半導体をも含む。これは当業者には明らかなことである。より具体的には、基本となる半導体は、たとえばシリコン及びゲルマニウムのうちの少なくとも1を有して良い。
【００４１】
各エネルギーバンド修正層50は、たとえば酸素、窒素、フッ素、及び炭素-酸素からなる群から選択される非半導体を有して良い。非半導体はまた、次の層を堆積している間も熱的に安定であるので、作製上の補助となる。他の実施例では、非半導体は、所与の半導体プロセスとの相性が良い別の無機元素若しくは有機元素又は化合物であって良い。これは当業者には明らかなことである。より詳細には、基本となる半導体は、たとえばシリコン及びゲルマニウムのうちの少なくとも1を有して良い。
【００４２】
“分子層”という語は、単原子層及び単分子層をも含むことを意味していることに留意すべきである。また単分子層によって供されるエネルギーバンド修正層50は、全ての可能なサイトが占められていない分子層をも含むことを意味していることに留意すべきである。たとえば図3の原子スケールの図を詳細に参照すると、基本となる半導体材料としてシリコンが、そしてエネルギーバンド修正材料として酸素が用いられている、4/1繰り返し構造が図示されている。酸素についての可能なサイトは、わずか半分しか占められていない。
【００４３】
他の実施例及び/又は各異なる材料では、当業者には明らかなことであるように、このように1/2が占められるというのは、必ずしも問題となるわけではない。特にこの概略図中にさえも、所与の分子層中の個々の酸素原子が、平面に沿って厳密な位置に存在していないことが分かる。これは当業者にとっては明らかなことである。例として、好適な占有範囲は、可能な酸素の全サイトの約1/8から1/2である。とはいえ、実施例によっては他の数が用いられても良い。
【００４４】
シリコン及び酸素は、従来の半導体プロセスにおいて、現状で広範に用いられている。従って製造者らは、本明細書に記載されているこれらの材料をすぐに用いることができる。原子又は分子堆積もまた、現在広く用いられている。従って本発明に従った超格子25を含む半導体素子は、すぐに導入され、かつ実施可能である。これは当業者には明らかなことである。
【００４５】
たとえばSi/O超格子のような超格子については、たとえばシリコン分子層数は、7層以下であることが望ましく、それにより超格子のエネルギーバンドは、全体的に共通又は比較的均一となることで所望の利点を実現する、という仮説を立てた。しかし実施例によっては8層以上の層が用いられて良い。図2及び図3に図示されている、Si/Oの4/1繰り返し構造は、X方向における電子及び正孔の移動度が改善されていることを示すようにモデル化された。たとえば電子についての計算された伝導性有効質量は0.26（バルクシリコンでは等方的である）、X方向における4/1SiO超格子では、電子の有効質量は0.12となるので、比は0.46となる。同様に、正孔について計算すると、バルクシリコンでは0.36の値が得られ、4/1のSi/O超格子では0.16の値が得られる。その結果、比は0.44となる。
【００４６】
そのような方向の選択性という特徴は、特定の半導体素子では望ましいが、他の素子は、複数の層からなる群に平行な如何なる方向での移動度が、より均一に増大することによる利点を享受するだろう。電子と正孔の両方の移動度を増大させることが有利なこともあれば、又はこれらの種類の荷電キャリアのうちの1種類だけの移動度を増大させることが有利な場合もある。これは当業者には明らかなことである。
【００４７】
超格子25に係る4/1のSi/O実施例についての小さな伝導性有効質量は、従来技術に係る伝導性有効質量の2/3未満である。このことは、電子と正孔の両方に当てはまる。当然のこととして、超格子25は、その中に含まれる少なくとも1種類の伝導性ドーパントをさらに有して良い。このことは当業者には明らかなことである。
【００４８】
ここでさらに図4を参照すると、本発明の実施例に従った、様々な特性を有する超格子25’の別な実施例が記載されている。この実施例では、3/1/5/1の繰り返しパターンが図示されている。より詳細には、最底部の基本となる半導体部分46a’は3分子層を有し、最底部の次に位置する基本となる半導体部分46b’は5分子層を有する。このパターンは、超格子25’全体にわたって繰り返されている。エネルギーバンド修正層50’はそれぞれ、1分子層を有して良い。Si/Oを有するそのような超格子25’にとっては、荷電キャリア移動度の改善は、層の面内配向に独立している。具体的な言及のない図4の他の素子は、先に図2を参照して論じたものと同一であるため、ここでさらに論じる必要はない。
【００４９】
素子の実施例の中には、超格子25の基本となる半導体部分46a-46n全ては、同一の分子層数厚さであって良い。別な素子の実施例では、少なくとも一部の基本となる半導体部分46a-46nが異なる層数の分子層厚さであって良い。また別な素子の実施例では、超格子25の基本となる半導体部分46a-46n全てが、異なる層数の分子層厚さであって良い。
【００５０】
図5A-5Cでは、密度汎関数理論(DFT)を用いて計算されたバンド構造が与えられている。DFTがバンドギャップの絶対値を小さく見積もってしまうことは当業者にはよく知られている。従ってギャップより上のすべてのバンドは、適切な“シザーズ補正(scissors  correction)”によってシフトされるだろう。しかしバンドの形状は、かなりの信頼性があることが知られている。縦軸のエネルギーは、この観点を考慮した上で解釈されなければならない。
【００５１】
図5Aは、γ点(G)について計算されたバルクシリコンのバンド構造（連続線で表されている）と図1-3に図示されている4/1のSi/O超格子25のバンド構造（破線で表されている）を表す。図中に示されている方向は、4/1のSi/O構造のユニットセルを意味しており、Siについて通常用いられるユニットセルを表しているわけではない。とはいえ、図中の(001)方向は、Siについて従来用いられるユニットセルの(001)方向に対応するので、予想されるSiの伝導帯の最小値の位置を示す。図中の(100)及び(010)方向は、Siについて従来用いられるユニットセルの(110)方向及び(-110)方向に対応する。図に記載されているシリコンのバンドは、4/1のSi/O構造についての適切な逆格子方向でのバンドを表すために折りたたまれていることは、当業者には明らかなことである。
【００５２】
バルクシリコン(Si)とは対照的に、4/1のSi/O構造の伝導帯の最小値がγ点に位置する一方で、価電子帯の最大値は、我々がZ点と呼んでいる、(001)方向でのブリュアンゾーン端部に位置しているのが分かる。付加された酸素層によって導入される摂動によるバンド分裂のため、4/1のSi/O構造の伝導帯最小値の曲率は、Siの伝導帯最小値の曲率よりも大きくなっているのも分かるだろう。
【００５３】
図5Bは、Z点について計算されたバルクシリコンのバンド構造（連続線で表されている）と4/1のSi/O超格子25のバンド構造（破線で表されている）を表す。この図は、(100)方向での価電子帯の曲率が改善されていることを示している。
【００５４】
図5Cは、γ点及びZ点について計算されたバルクシリコンのバンド構造（連続線で表されている）と図4の超格子25’の5/1/3/1のSi/O構造のバンド構造（破線で表されている）を表す。5/1/3/1のSi/O構造が有する対称性のため、(100)方向について計算されたバンド構造と(010)方向について計算されたバンド構造とは等価である。よって伝導性有効質量及び移動度は、層に平行、つまり(001)積層方向に対して垂直な面内で等方的であることが予想される。5/1/3/1のSi/O構造の例では、伝導帯最小値と価電子帯最大値の両方が、Z点又はその付近に位置していることを明記しておく。
【００５５】
たとえ曲率の増大が有効質量の減少を示すとはいえ、伝導性逆有効質量テンソルを介して、適切な比較及び区別を行って良い。これにより、出願人らは、5/1/3/1の超格子25’が実質的に直接遷移型のバンドギャップであるという仮説をさらに立てた。当業者には明らかな通り、光学遷移についての適切な行列要素は、直接遷移型バンドギャップと間接遷移型バンドギャップとの振る舞いを区別する別な指標である。
【００５６】
ここでさらに図6A-6Cを参照すると、MOSFET20の作製方法が説明されている。その方法は、シリコン基板21を供することから開始される。例として、基板は、<100>に配向した低ドープのp型又はn型単結晶シリコンの8インチウエハであって良いが、他の適切な基板が用いられても良い。本例に従うと、超格子25の材料層は、基板21の上側表面にわたって形成される。
【００５７】
より詳細には上述したように、超格子25の材料は、原子層堆積法を用いて基板21の表面にわたって堆積され、かつエピタキシャル成長したシリコンキャップ層52が形成される。そしてその表面は平坦化される。実施例によっては、超格子25の材料は、基板21全体にわたって堆積されるのではなく、所望領域に選択的に堆積されて良いことに留意して欲しい。このことは当業者には明らかなことである。しかもどの実施例においても、平坦化が必要というわけではない。
【００５８】
エピタキシャル成長したシリコンキャップ層52は、ゲート酸化膜の成長中又は他の後続の酸化プロセス中に超格子が消費されるのを防ぐのに好適な厚さを有して良い。それ同時に、シリコンキャップ層の厚さを減少又は最小にすることで、超格子への並列な電流経路を減少させて良い。ある所与の酸化物を成長させることで約45%の下地のシリコンが消費されるという周知の関係によると、シリコンキャップ層は、シリコンキャップ層は、成長させたゲート酸化膜の厚さの45%に、当業者にはよく知られている、製造許容度のためのわずかな増分を加えた厚さよりも厚くなるだろう。本例において25Åのゲートを成長させると仮定すると、約13-15Åの厚さを有するシリコンキャップ層が用いられて良い。
【００５９】
一旦超格子25が完全に形成されると、ゲート誘電体層37及びゲート電極層36が形成される。より詳細には、高誘電率材料が堆積され、かつ、多結晶堆積、パターニング、及びエッチングが実行されることで、図6Aに図示されたゲートスタックが供される。多結晶堆積とは、低圧化学気相成長法(LPCVD)による酸化膜上へのシリコン堆積を意味する（従って多結晶材料が形成される）。たとえば、その工程は、P+又はAs-をドーピングすることで堆積した層が伝導性を有するようにする工程を有し、かつ堆積した層は約250nmの厚さであって良い。
【００６０】
それに加えて、パターニング工程は、フォトレジスト塗布、ベーキング、露光（つまりフォトリソグラフィ工程）、及びレジスト現像を実行する工程を有して良い。大抵の場合、パターンは、エッチング工程中にマスクとして機能する別な層（酸化物又は窒化物）へ転写される。エッチング工程は典型的に、材料選択性（たとえばシリコンは酸化物の10倍エッチングされる）を有し、かつリソグラフィパターンを関心材料に転写するプラズマエッチング（異方性ドライエッチング）である。
【００６１】
超格子25の材料は、既知の半導体プロセス技術を用いてエッチングされて良い。しかしたとえば酸素のような超格子25内に存在する非半導体のため、その超格子は、シリコン用のエッチャントよりも酸化物用のエッチャントを用いた方が、より容易にエッチングされることに留意して欲しい。当然のこととして、所与の注入にとって適切なエッチングは、超格子25及び基板21に用いられる構造及び材料に基づいて変化する。このことは当業者には明らかなことである。
【００６２】
図6Bでは、低ドープのソース拡張領域22及びドレイン拡張領域23(“LDD”)が形成される。これらの領域は、n型又はp型のLDD注入、アニーリング、及び洗浄を用いて形成される。アニーリング工程は、LDD注入後に行われて良い。しかし具体的プロセスに依存して、アニーリング工程は省略されて良い。洗浄工程は、酸化膜の堆積前に、金属及び有機物を除去する化学エッチングである。
【００６３】
図6Cは、側壁スペーサ40,41の形成、並びにソース26及びドレイン27の注入を図示している。SiO2マスクは、この目的のために堆積され、かつエッチングされて良い。n型又はp型のイオン注入は、所与の注入に依存して、ソース領域26及びドレイン領域27を形成するのに用いられる。続いてその構造はアニーリング及び洗浄される。続いて自己整合シリサイドが形成されることで、シリサイド層30,31及び34が形成されて良い。ソースコンタクト32/ドレインコンタクト33が形成されることで、図1に図示された最終形の半導体素子20が供される。シリサイドの形成は、シリサイド化としても知られている。シリサイド化のプロセスには、金属堆積（たとえばTi）、窒素アニーリング、金属エッチング、及び第2アニーリングが含まれる。
【００６４】
上記のことは当然のことながら、本発明を利用できるプロセス及び素子の一例に過ぎない。当業者は、他の多くのプロセス及び素子における本発明の応用及び用途を理解する。他のプロセス及び素子では、本発明の構造は、ウエハの一部の上又はウエハのほとんど全領域上に形成されて良い。それに加えて、実施例によっては、超格子25を形成するのに原子層堆積装置を用いる必要がない。たとえば分子層は、分子層制御と相性の良いプロセス条件でCVD装置を用いることによって形成することも可能である。このことは当業者には明らかなことである。本発明に従った半導体素子の作製に関するさらなる詳細は、たとえば特許文献11で見つけることができる。
【００６５】
上記説明及び関連する図に示される教示による利益を有する当業者には、本発明の修正型及び他の実施例が数多く思いつく。従って、本発明は開示された特定の実施例に限定されてはならず、かつ修正型及び変化型は「特許請求の範囲」の請求項の技術的範囲内に含まれることに留意して欲しい。
【図面の簡単な説明】
【００６６】
【図１】超格子を有する本発明に従った半導体素子の概略的断面図である。
【図２】図1に図示された超格子をかなり拡大した概略的断面図である。
【図３】図1に図示された超格子の一部の原子スケールでの概略的斜視図である。
【図４】図1の素子で利用可能な超格子の別な実施例をかなり拡大した概略的断面図である。
【図５Ａ】従来技術としてのバルクシリコンについてγ点(G)で計算されたバンド構造のグラフと、図1-3に図示された4/1のSi/O超格子についてγ点(G)で計算されたバンド構造のグラフである。
【図５Ｂ】従来技術としてのバルクシリコンについてZ点で計算されたバンド構造のグラフと、図1-3に図示された4/1のSi/O超格子についてZ点で計算されたバンド構造のグラフである。
【図５Ｃ】従来技術としてのバルクシリコンについてγ点(G)とZ点の両方で計算されたバンド構造のグラフと、図4に図示された5/1/3/1のSi/O超格子についてγ点(G)とZ点の両方で計算されたバンド構造のグラフである。
【図６Ａ】図1の半導体素子を作製する方法を図示した一連の概略的断面図である。
【図６Ｂ】図1の半導体素子を作製する方法を図示した一連の概略的断面図である。
【図６Ｃ】図1の半導体素子を作製する方法を図示した一連の概略的断面図である。
【図１】
2008543052.tif 000005
【図２】
2008543052.tif 000006
【図３】
2008543052.tif 000007
【図４】
2008543052.tif 000008
【図５Ａ】
2008543052.tif 000009
【図５Ｂ】
2008543052.tif 000010
【図５Ｃ】
2008543052.tif 000011
【図６Ａ】
2008543052.tif 000012
【図６Ｂ】
2008543052.tif 000013
【図６Ｃ】
2008543052.tif 000014
【手続補正書】
【提出日】平成19年3月22日(2007.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板、及び該半導体基板に隣接する少なくとも1の活性素子、を有する半導体素子であって、
前記少なくとも1の活性素子は、
電極層、
該電極層の下に存在して、かつその電極と接する高誘電率誘電層、
前記電極層と対向するように前記高誘電率誘電層の下に存在して、かつ前記高誘電率誘電層と接する超格子、及び
前記超格子の下に存在するチャネル領域
を有し、
前記超格子は、各々が複数の層からなる複数の群を積層した状態で有し、
前記超格子の複数の層からなる群の各々は、
基本となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び
隣接する基本となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層、
を有し、かつ
前記超格子の複数の層からなる隣接群内の対向している基本となる半導体分子層は、共に化学結合する、
半導体素子。
【請求項２】
前記高誘電率誘電層が約5よりも大きな誘電率を有する、請求項1に記載の半導体素子。
【請求項３】
前記高誘電率誘電層が約10よりも大きな誘電率を有する、請求項1に記載の半導体素子。
【請求項４】
前記高誘電率誘電層が約20よりも大きな誘電率を有する、請求項1に記載の半導体素子。
【請求項５】
前記の隣接する基本となる半導体部分の結晶格子の内部に束縛された前記少なくとも1の非半導体分子層が約5分子層未満であるため、エネルギーバンド修正層として機能する、請求項1に記載の半導体素子。
【請求項６】
前記少なくとも1の活性素子が、前記チャネル領域に隣接するソース領域及びドレイン領域をさらに有する、請求項1に記載の半導体素子。
【請求項７】
前記高誘電率誘電層が、シリコン酸化物、ジルコニウム酸化物、及びハフニウム酸化物のうちの少なくとも1を有する、請求項1に記載の半導体素子。
【請求項８】
前記基本となる半導体がシリコンを有する、請求項1に記載の半導体素子。
【請求項９】
前記少なくとも1の非半導体分子層が酸素を有する、請求項1に記載の半導体素子。
【請求項１０】
前記少なくとも1の非半導体分子層が、基本的に酸素、窒素、フッ素、及び炭素-酸素からなる群から選択される非半導体を有する、請求項1に記載の半導体素子。
【請求項１１】
前記少なくとも1の非半導体分子層が単分子層の厚さである、請求項1に記載の半導体素子。
【請求項１２】
各基本となる半導体部分が、8分子層の厚さ未満である、請求項1に記載の半導体素子。
【請求項１３】
前記基本となる半導体部分の全てが、同一分子層数の厚さである、請求項1に記載の半導体素子。
【請求項１４】
前記基本となる半導体部分の一部が、異なる分子層数の厚さである、請求項1に記載の半導体素子。
【請求項１５】
前記超格子の複数の層からなる隣接群内の対向している基本となる半導体分子層は、共に化学結合している、請求項1に記載の半導体素子。
【請求項１６】
半導体基板、及び該半導体基板に隣接する少なくとも1の活性素子、を有する半導体素子であって、
前記少なくとも1の活性素子は、
電極層、
該電極層の下に存在して、かつその電極と接する、約5よりも大きな誘電率を有する高誘電率誘電層、
前記電極層と対向するように前記高誘電率誘電層の下に存在して、かつ前記高誘電率誘電層と接する超格子、及び
前記超格子の下に存在するチャネル領域、
を有し、
前記超格子は、各々が複数の層からなる複数の群を積層した状態で有し、
前記超格子の複数の層からなる群の各々は、
基本となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び
隣接する基本となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有するエネルギーバンド修正層、
を有し、かつ
前記超格子の複数の層からなる隣接群内の対向している基本となる半導体分子層は、共に化学結合する、
半導体素子。
【請求項１７】
前記高誘電率誘電層が約20よりも大きな誘電率を有する、請求項16に記載の半導体素子。
【請求項１８】
前記の隣接する基本となる半導体部分の結晶格子の内部に束縛された前記少なくとも1の非半導体分子層が約5分子層未満であるため、エネルギーバンド修正層として機能する、請求項16に記載の半導体素子。
【請求項１９】
前記少なくとも1の活性素子が、前記チャネル領域に隣接するソース領域及びドレイン領域をさらに有する、請求項16に記載の半導体素子。
【請求項２０】
前記高誘電率誘電層が、シリコン酸化物、ジルコニウム酸化物、及びハフニウム酸化物のうちの少なくとも1を有する、請求項16に記載の半導体素子。
【国際調査報告】
2008543052.tif 000015
2008543052.tif 000016
2008543052.tif 000017