(57)【要約】  本発明は被試験デバイス（ＤＵＴ）の出力信号（１）を評価する方法に関し、前記方法において、前記被試験デバイス（ＤＵＴ）は自動試験装置（ＡＴＥ）によって供給される入力信号に応じて前記出力信号（１）を出力し、前記方法は、前記被試験デバイス（ＤＵＴ）の前記出力信号（１）と基準信号（３）との差を表す差分信号（４）を生成するステップと、各クロック周期（１１ａ、１１ｂ）中に前記差分信号（４）を積分して、積分の結果積分差分信号を生成するステップと、前記各クロック周期（１１ａ、１１ｂ）中に前記被試験デバイス（ＤＵＴ）の前記出力信号（１）に割り当てられるビットレベルに関して、前記積分差分信号（６）を評価するステップと、を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）の出力信号を評価する方法であって、前記被試験デバイス（ＤＵＴ）は自動試験装置（ＡＴＥ）によって供給される入力信号に応じて前記出力信号を出力し、前記方法が、
前記被試験デバイス（ＤＵＴ）の出力信号と基準信号との差を表す差分信号を生成するステップと、
各クロック周期中に前記差分信号を積分して、積分の結果積分差分信号を生成するステップと、
前記各クロック周期中に前記被試験デバイスの前記出力信号に割り当てられるビットレベルに関して、前記積分差分信号を評価するステップと、を含む方法。
【請求項２】
前記評価するステップが、前記積分差分信号を少なくとも１つの比較信号と比較するステップを含むことを特徴とすることを特徴とする、請求項１に記載の方法。
【請求項３】
前記比較を連続して行うことにより、連続した比較信号を生成し、前記被試験デバイス（ＤＵＴ）の前記出力信号を評価するために、前記連続した比較信号を所定の時点でサンプリングすることを特徴とする、請求項２に記載の方法。
【請求項４】
前記差分信号の前記積分を連続して実行することを特徴とする、請求項１から３のいずれかに記載の方法。
【請求項５】
前記積分差分信号を周期的に所定値にリセットし、好ましくは各クロック周期に一旦ゼロ値にリセットすることを特徴とする、請求項１から４のいずれかに記載の方法。
【請求項６】
前記基準信号が所定の閾値信号であることを特徴とする、請求項１から５のいずれかに記載の方法。
【請求項７】
差分信号を生成する前記ステップが、前記被試験デバイス（ＤＵＴ）の前記出力と前記所定の閾値信号との比較であることを特徴とする、請求項６に記載の方法。
【請求項８】
前記比較を連続的に行い、前記比較の出力信号をオーバーサンプリングし、前記評価が前記被試験デバイス（ＤＵＴ）の前記出力信号と前記所定の閾値信号との前記比較のオーバーサンプリングした出力信号に基づくことを特徴とする、請求項７に記載の方法。
【請求項９】
前記基準信号が、前記各クロック周期における前記被試験デバイスの前記出力信号に対する予測ビット値を表すバイナリ信号であることを特徴とする、請求項１に記載の方法。
【請求項１０】
前記バイナリ信号の低レベル又は高レベルの少なくとも一方が調整可能であることを特徴とする、請求項９に記載の方法。
【請求項１１】
好ましくはデータキャリアに格納され、コンピュータ等のデータ処理システムにおいて実行する際に、請求項１から９のいずれかの方法を実行する、ソフトウェアプログラム又はプロダクト。
【請求項１２】
被試験デバイス（ＤＵＴ）の出力信号を評価するシステムであって、前記被試験デバイス（ＤＵＴ）は自動試験装置（ＡＴＥ）によって供給される入力信号に応じて前記出力信号を出力し、前記システムが、
前記被試験デバイス（ＤＵＴ）の前記出力信号と基準信号との差を表す差分信号を生成する手段と、
各クロック周期中に前記差分信号を積分して、積分の結果積分差分信号を生成する、手段と、
前記各クロック周期中に前記被試験デバイス（ＤＵＴ）の前記出力信号に割り当てられるビットレベルに関して、前記積分差分信号を評価する手段と、を含むシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動試験装置（ＡＴＥ）によって供給される入力信号に応じて出力される被試験デバイス（ＤＵＴ）の出力信号の評価を改善することに関する。
【背景技術】
【０００２】
一般に、集積回路（ＩＣ）は試験を行うことによって、その適切な動作を保証する必要がある。詳細には、この試験はＩＣの開発及び製造段階で行うことが必要である。製造段階で試験を行う場合、ＩＣの試験は最終的な利用の前に行われるのが通例である。試験の間、被試験デバイス（ＤＵＴ）であるＩＣは様々なタイプの刺激信号に曝され、それに対する反応を測定し、処理するが、通常は良好な装置の予測される応答に比較される。自動試験装置（ＡＴＥ）は通常、デバイス特有のテストプログラムに従ってそれらの作業を実行する。ＡＴＥの例として、アジレント・テクノロジーズ社（Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ）の半導体試験システムであるＡｇｉｌｅｎｔ８３０００及び９３０００ファミリが挙げられるが、それらは例えばhttp://www.ate.agilent.com/ste/products/intelligent_test/SOC_test/SOC_Tech Oview.shtmlにおいて開示されている。それらの詳細は、欧州公開特許ＥＰ−Ａ−８５９３１８、ＥＰ−Ａ−８６４９７７、ＥＰ−Ａ−８８６２１４、ＥＰ−Ａ−８８２９９１、ＥＰ−Ａ−１０９２９８３号、米国特許ＵＳ−Ａ−５，４９９，２４８、ＵＳ−Ａ−５，４５３，９９５号に開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
かかる従来技術では、同期式コンパレータを使用してＡＴＥの入力におけるＤＵＴの出力信号の電圧レベルを、クロック周期中の所定の時点で閾値レベルに対して比較する。この特定の時点近くで又はこの特定の時点で妨害信号が発生すれば、ＤＵＴの出力信号に重大な歪みが生じ、同期式コンパレータの評価では、ビットレベルが不正確なものになる。
【０００４】
本発明の目的は、ＤＵＴの出力信号に対する改善された出力信号評価を提供することである。また本発明の目的は、改善された信号評価を用いて電子デバイスの試験を改善することである。
【課題を解決するための手段】
【０００５】
上記目的は、独立請求項に定義するように達成される。好適な実施形態は従属請求項により定義する。
【０００６】
クロック周期中に差分信号を積分することにより、評価せざるを得ない出力信号中の誤作動、クロストーク、共鳴、オーバーシュート、反射等の歪みを、クロック周期中のそれらが発生した時点に関係なく許容することができる。ＡＴＥまでの長いケーブルを駆動するようにＤＵＴドライバを設計しなければ、特にＡＴＥに対するループバック試験において過度の歪みが生じかねない。
【０００７】
本発明の第1のタイプの実施形態では、ＤＵＴの出力信号と閾値信号である基準信号との差を生成する。閾値信号の信号値は少なくともクロック周期中、好ましくは試験の進行中、一定であることが好ましい。差分信号は連続的に、詳細には非同期的に生成する。差分信号は全ビット時間中に、即ち対応するクロック周期中に積分し、各クロック周期の開始時又は終了時に積分手段をリセットするが、その際ゼロ値にリセットすることが好ましい。
【０００８】
積分した差分信号をその後コンパレータに入力し、所定の時点でサンプリングして比較信号を生成するが、詳細にはこのサンプリングは各クロック周期に一度行う。サンプリングした比較信号は、評価によって検出されると共にＤＵＴの出力信号に割り当てられるビットとして解釈する。コンパレータの比較信号値がゼロであれば、サンプリングした比較信号の符号を、検出されるビットとして解釈する。
【０００９】
本発明の第１のタイプの実施形態の代替例では、ＤＵＴの出力信号と基準信号との差分信号は、例えばＤＵＴの出力信号を閾値信号と比較するコンパレータによって比較可能である。このコンパレータのバイナリ出力信号をその後オーバーサンプリングし、オーバーサンプリングしたコンパレータのバイナリ出力信号値を評価して、対応する出力信号に対して検出されるビットを求める。オーバーサンプリングしたコンパレータのバイナリ出力値は、メモリに格納することができる。ＤＵＴの出力信号の評価は、コンパレータのそれらのオーバーサンプリングしたバイナリ出力値に基づいて任意のルールによって行う。そのルールの例として、ＤＵＴの出力信号に対して評価されるビットレベルを、格納したコンパレータのオーバーサンプリング出力値の中で多数を占めるものによって決定する、というものがある。
【００１０】
本発明の第1のタイプの実施形態によれば、本発明によって出力信号に対して評価したビットを、ビットエラー試験に対する予測ビット値と比較することができる。
【００１１】
かかる本発明の第２のタイプの実施形態によれば、ＤＵＴの出力信号とかかる出力信号に対する予測値を表す基準信号との差を全ビット時間中に積分する。ビット時間の終了時に、積分した値をエラー閾値に対して比較してビットエラーを求める。対応するエラー閾値は、許容できる歪みのエネルギー量、例えば許容できるグリッチエネルギーを示す。好ましくはエラー閾値をプログラム可能とすることで、必要に応じて用途毎に調整することができる。
【００１２】
ＤＵＴの出力信号と基準信号との前記差の積分は、連続して行うことが好ましい。積分した差分信号は、好ましくはゼロである所定値に周期的にリセットし、各クロック周期に対して開始条件を同じにする。積分の後のコンパレータでは、好ましくは値がゼロである１つの比較信号を用いるようにすることも、あるいは多数の比較信号を用いることによってウィンドウコンパレータの機能を実現するようにすることもできる。従って、積分手段の出力信号が第１上限閾値より大きいか、又は第２下限閾値未満か、又は第１閾値と第２閾値の間にあるか、を判別することができる。
【００１３】
かかる本発明の第２のタイプの実施形態では、差分信号を生成するステップの基準値は、各クロック周期における前記ＤＵＴの出力信号に対する予測ビット値を表すバイナリ信号であり、前記バイナリ信号のレベルの高低、即ちバイナリ「１」を表す高電圧レベルとバイナリ「０」を表す低電圧レベルは調整可能、またはプログラム可能である。
【００１４】
本発明はまた、コンピュータ等のデータ処理システムで実行する際にデジタルクロック信号を同期化する方法を実行するソフトウェアプログラム又はプロダクトに関する。好ましくは、このプログラム又はプロダクトはデータキャリア内に格納される。
【００１５】
さらに本発明は、本発明によるＤＵＴ出力信号の評価を行うシステムに関する。
【発明を実施するための最良の形態】
【００１６】
本発明のその他の目的及び付随する利点は、添付の図面と共に以下の詳細な説明を参照することで容易に理解され、より深く理解されるであろう。実質的に又は機能的に同等又は同様の特徴を有するものについては、同じ参照番号を付して示す。
【００１７】
図１は本発明の第１実施形態のブロック図を示す。このブロック図は、被試験デバイスＤＵＴの出力信号１を評価する方法を示しており、ＤＵＴは自動試験装置ＡＴＥの入力から有意に離れた場所に配置してもよい、即ち、出力信号１に対するラインは、数十センチ又は１メートルより長いものにすることもできる。第１差分計算手段２は、出力信号１と基準信号３との差を表す差分信号４を生成する。この第１実施形態では基準信号３は閾値によって表され、この閾値は特定の用途に対応させたものとすることができる。即ち、ＤＵＴ毎に特定的にプログラムしたり、試験方法毎に特定的にプログラムしたりすることが可能である。
【００１８】
積分手段５を用いて差分信号４を積分することで積分差分信号６が生成されるが、この第１実施形態ではこの積分差分信号６がゼロより大きいか否かについて比較を行う単純な比較手段７によって、積分差分信号６を評価する。従って、比較手段７の出力信号８は前記積分差分信号がゼロより大きい場合には「高」となり、そうでない場合には「低」となる。制御可能なスイッチ９は、比較手段７の出力信号８をこの第１の実施形態の出力信号１０として利用可能なものとするが、出力信号１０は、この特定のクロック周期においてＤＵＴの出力信号１を評価したビットを表す。スイッチ９はクロックライン１１によって制御される。さらに、クロックライン１１はクロック信号の任意の立ち上がりエッジ又は任意の立ち下りエッジにおいて、積分手段５をリセットする。
【００１９】
図２は本発明の第２実施形態をより詳細に示している。第１実施形態と同じ特徴を示すものについては、第１実施形態と同じ参照番号を用いて示している。差分計算手段２はオペアンプで実現される。積分手段５は電圧−電流（Ｖ／Ｉ）コンバータ１２を含み、このコンバータ１２がキャパシタ１３に供給を行い、積分が行われる。キャパシタ１３及び積分手段５は、クロックライン１１によって制御される制御可能なスイッチ１４によってリセットされる。比較手段７はオペアンプにより実現され、その出力信号８が制御可能なゲート又はスイッチ１５を通過すると、本実施形態の出力信号１０が生成される。任意のモードスイッチ３６を切り替えることにより、比較手段７は、積分差分信号６又は直接的に差分信号４のいずれかによって駆動される。出力信号１０はＤＵＴの出力信号１に対して評価されたビットとしてみなす必要があり、その後ビットエラーを検出するために予測ビット値に対してＡＴＥによって比較又は格納されることができる。
【００２０】
図３は図２で示す第２実施形態に対応した、２つのクロック周期１１ａ、１１ｂに対する信号を示す図である。上の線はクロック信号１１を示し、その下の線はＤＵＴの出力信号１を示している。点線は基準信号３、すなわち閾値を示している。第１周期１１ａでは、出力信号はビットレベル「０」又は「低」に落ち着いている。各クロック周期１１ａ、１１ｂの始まりでは、積分差分信号６はキャパシタ１３の放電によりゼロにセットされる。確実にリセットするのに必要な時間１６は、図３では第１周期に対して矢印で示している。その後、出力信号１のレベルが「０」であることにより、積分差分信号６の値は負の値に低下して、負の終了値１７となり、この値１７は、図３の最も下のラインとして示される出力信号１０で表されるように、出力信号１のビット値「０」に割り当てられる。
【００２１】
第２クロック周期１１ｂでは、出力信号１は最初バイナリ「１」又は「高」の値にある。第２クロック周期１１ｂの間にグリッチ１８が発生する。従来技術では、グリッチ１８の発生中にサンプリングを行ってしまうことによって出力信号３のビットレベルを評価した場合には、第２クロック周期１１ｂにおいてビットレベル「０」が出力信号１に割り当てられる。本発明では、このように誤った評価を回避できる。積分差分信号６は第２クロック周期１１ｂの終了時には終了値１９となり、入力信号１が安定してバイナリ「１」を示す場合よりも低くなるが、低下したものの正である終了値１９をバイナリ「１」として、出力信号１０によって確実に評価することができる。
【００２２】
図４は本発明の第３実施形態を示し、本発明の方法をデジタルで実行した例を示している。評価対象の出力信号１は基準信号３と共にコンパレータ２０に入力される。コンパレータ２０の出力信号２１は、出力信号１が基準信号３より高いレベルにあるか低いレベルにあるかによって、論理「高」又は論理「低」となる。このデジタル出力信号２１はその後オーバーサンプリング手段２２によってオーバーサンプリングされる。このように、この第３実施形態ではオーバーサンプリングは積分前に行われる。可能なオーバーサンプリング率はクロックライン１１におけるクロック信号の周波数の４倍又は８倍である。オーバーサンプリングした信号２３は積分と比較を組み合わせて行う手段２４に入力される。評価のルールはそのような手段２４において使用することができる。例えば、この手段２４の出力信号２５が論理「高」であるか論理「低」であるかについての決定を、オーバーサンプリングした信号２３の論理レベルの多い方によって行うことができる。また、オーバーサンプリングした信号２３の１つ又は幾つかに重きを置くこと等、手段２４においてより複雑な評価ルールを設けることが可能である。
【００２３】
図２から図４で示す第２及び第３実施形態は、上述した本発明の第１のタイプの実施形態の実施例とみなすことができる。
【００２４】
図５は本発明の第４実施形態を示す。この第４実施形態によれば、ＤＵＴの出力信号１と基準信号３との差を積分手段５により積分するが、本実施形態では基準信号３は特定のクロック周期内における予測ビット値に対応した信号値とする。予測ビット値２６は、例えば予測ビット値が「１」の場合にはスイッチ２７を高電圧電極２８と接続して基準信号３とし、予測ビット値が「０」の場合には、スイッチ２７を低電圧電極２９と接続して基準信号３とするというように、スイッチ２７を制御する。
【００２５】
積分手段５の出力信号６は、第１出力電極３１と第２出力電極３２を有するウィンドウコンパレータ３０に入力され、これら出力電極はそれぞれ、２つの比較要素３３と３４に対応している。Ｔ１及びＴ２はウィンドウコンパレータ３０内でエラー限界を設定するものであり、電極３１及び３２におけるコンパレータ３０の出力はエラー信号である。エラーのない状況では、積分差分信号６の値はゼロである。第１比較要素３３は積分差分信号６を第１の閾値Ｔ１と比較する。積分差分信号６が閾値Ｔ１より高い場合には、第１出力３１は論理「高」となり、そうでない場合には第１出力３１は論理「低」となる。第２比較要素３４は積分差分信号６を第２の閾値Ｔ２と比較する。積分差分信号６が閾値Ｔ２より低い場合には、第２出力３２は論理「高」となり、そうでない場合には第２出力３２は論理「低」となる。
【００２６】
好適な実施形態では閾値Ｔ１及びＴ２は調整可能であり、詳細にはプログラム可能である。出力３１は、出力信号１が予測ビット値２６に対する信号レベルよりかなり高い場合を示す。よって出力３１が論理「高」であれば、それはビットエラーであると解釈できる。出力３２は出力信号１が予測ビット値よりかなり低い場合を示す。従って出力３２が論理「高」であれば、ビットエラーとして解釈できる。
【００２７】
図６は図５の第４実施形態をより詳細に示した図である。図２で示す実施形態と同様に、差分計算手段２はオペアンプで実現され、積分手段５は電圧−電流コンバータ１２と、クロックライン１１によって制御されるスイッチ１４によってリセットされ得るキャパシタ１３と、によって実現される。スイッチ２７はオペアンプにより実現される。予測ビット値２６のスイッチ２７への入力ばかりでなく、第１比較要素３３及び第２比較要素３４の第１電極３１及び第２電極３２への出力も、スイッチ１５ａ、１５ｂ、及び３５を用いてクロックライン１１によって制御される。第１出力電極３１及び第２出力電極３２に対するスイッチ１５ａ、１５ｂは、ウィンドウコンパレータ３０内に統合することができる。
【００２８】
図７は本発明の第５実施形態を示す。このブロック図には、被試験デバイスＤＵＴの出力信号１を評価する方法が示されている。第１差分計算手段２は出力信号１と基準信号３との差を表す差分信号４を生成する。この実施形態では、基準信号３は論理「低」を表す電圧と論理「高」を表す電圧との間の値に設定される。好ましくは、基準信号３は論理「低」を表す電圧と論理「高」を表す信号の平均値である。
【００２９】
差分信号４は、積分手段５によって積分される。積分手段５の出力信号６は、第１出力電極３１と第２出力電極３２とを有するウィンドウコンパレータ３０に入力され、電極３１と３２はそれぞれ、２つの比較要素３３と３４に対応している。Ｔ１はウィンドウコンパレータ３０内における「許容できる良好な高」の限界を設定し、Ｔ２はウィンドウコンパレータ３０内における「許容できる良好な低」の限界を設定する。例えば、電圧Ｔ１は小さい正の値であり、電圧Ｔ２は小さい負の値であり得る。ＤＵＴの出力信号１における「低」は出力３２が「高」となった場合に、「許容できる良好な低」であると見なされる。出力信号１における「高」は、出力３１が「高」となった場合に「許容できる良好な高」であると見なされる。両出力３１及び３２が同時に「低」となれば、これはＤＵＴのエラーを示し、そのＤＵＴは不良品であると見なす。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態のブロック図。
【図２】本発明の第２実施形態をより詳細に示す図。
【図３】図２に示す第２実施形態に対応する２つのクロック周期に対する信号を示す図。
【図４】本発明の第３実施形態を示す図。
【図５】本発明の第４実施形態を示す図。
【図６】図５の第４実施形態を幾分詳細に示す図。
【図７】本発明の第５実施形態を示す図。
【符号の説明】
【００３１】
１  ＤＵＴの出力信号
２  第１差分計算手段
３  基準信号
４  差分信号
５  積分手段
６  積分差分信号
７  比較手段
８  出力信号
９  スイッチ
１０  出力信号
１１  クロックライン
１１ａ、１１ｂ  クロック周期
２２  オーバーサンプリング手段
【図１】
2008505329.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
2008505329.tif 000010
2008505329.tif 000011