(57)【要約】  本発明は、寄生動作（６６２）を補償する−従って検知回路の出力においてではなく、コアメモリセル（６０４）のドレイン（６１０）における電圧を規制することにより、より正確なデータ読み取りを促進する。より詳細には、例えば、検知回路のビットラインの始点など、１つ以上のノード（６６０）における各電圧を調節して、寄生動作（６６２）のために発生し得る電圧降下を補償する。コアメモリセルにおいて実質的に一定の電圧レベルを維持することにより、仮想接地スキームにおけるサイドリークを低減しつつ、理想的な条件で比較を行うことが可能となる。これは、マージン損失を軽減し、より信頼性のあるデータ検知を促進する。
2008533647.tif 000002
【特許請求の範囲】
【請求項１】
ビットライン復号経路（６２６）内の寄生を補償することによりメモリセル（６０４）のドレイン（６１０）において実質的に一定の電圧を維持するように構成される回路（６００）であって、
ビットライン復号経路を流れる電流がビットライン寄生（６６２）において電圧降下を生じてドレイン電圧を低減する場合に、ビットライン復号経路を流れる電流Ｉｃｏｒｅ（６１２）の関数としてビットライン復号経路（６２６）上のＤＡＴＡＢ電圧（６６１）を調節することによりドレイン電圧Ｖｄに対する調整を促進する電流補償フィードバック構成要素（６２４）を具備し、ＤＡＴＡＢ電圧（６６１）を調整することによりビットライン寄生における電圧降下を補償し、それによりドレイン電圧Ｖｄを実質的に一定レベルに維持する回路（６００）。
【請求項２】
電流補償フィードバック構成要素（６２４）とビットライン経路（６２６）との間に動作可能に接続される差動増幅構成要素（６２２）であって、電流補償フィードバック構成要素（６２４）からＣＡＳＦＢ電圧（６５１）を受け、それに応答してＣＡＳＣＴＬ電圧（６４７）を調整する差動増幅構成要素（６２２）をさらに具備し、ＣＡＳＣＴＬ電圧（６４７）はビットライン経路（６２６）を供給電圧Ｖｃｃ（６１６）に晒すことを規制することによりＤＡＴＡＢ電圧（６６１）の調整を促進する、請求項１に記載の回路（６００）。
【請求項３】
ビットライン経路（６２６）を供給電圧Ｖｃｃ（６１６）に晒すことを選択的に規制することを可能とする、調整されるＣＡＳＣＴＬ電圧（６４７）により駆動される、ビットライン経路（６２６）のビットライントランジスタ（６５８）をさらに具備する、請求項２に記載の回路（６００）。
【請求項４】
電流補償フィードバック構成要素（６２４）により出力されるＣＡＳＦＢ電圧（６５１）は、コア電流Ｉｃｏｒｅ（６１２）の関数である因子分だけ低減されるＤＡＴＡＢ電圧（６６１）に等しい、請求項３に記載の回路（６００）。
【請求項５】
電流補償フィードバック構成要素（６２４）は、
上側抵抗器Ｒ１（６７２）と下側トランジスタ（６７３）とを含む左ブランチ（６７０）と、
上側トランジスタ（６７４）と下側トランジスタ（６７５）とを含む右ブランチ（６７１）と、
を具備し、
ＣＡＳＣＴＬ電圧（６４７）は上側トランジスタ（６７４）に印加されて、ビットライン経路（６２６）に流れる電流Ｉｃｏｒｅ（６１２）の比率である、右ブランチ（６７１）内の電流ｋＩｃｏｒｅ（６８０）を確立し、比率ｋは上側トランジスタ（６７４）とビットライントランジスタ（６５８）の相対サイズの関数であり、
下側トランジスタ（６７３、６７５）は、右ブランチ（６７１）の電流を左ブランチ（６７０）上にミラーするように構成され、
ＣＡＳＦＢ電圧（６５１）がＤＡＴＡＢ電圧（６６１）から抵抗器Ｒ１（６７２）における降下を引いたものに等しくなるように、抵抗器Ｒ１（６７２）の第１の端は、ＣＡＳＦＢ電圧（６５１）が電流補償フィードバック構成要素（６２４）から出力されるノード（６７７）に接続され、抵抗器Ｒ１（６７２）の第２の端にはＤＡＴＡＢ電圧（６６１）が印加され、Ｒ１における降下はｋＩｃｏｒｅ×Ｒ１（ｋ  Ｉｃｏｒｅ  ｔｉｍｅｓ  Ｒ１）に等しい、請求項４に記載の回路（６００）。
【請求項６】
電流補償フィードバック構成要素（６２４）に動作可能に接続されて、電流補償フィー
ドバック構成要素が与え得る補償の量を制限する、フィードバッククランプ装置（６２８）をさらに具備する、請求項５に記載の回路（６００）。
【請求項７】
フィードバッククランプ装置は、
電流補償フィードバック構成要素（６２４）の左（６７０）および右（６７１）ブランチに動作可能に接続されて、これらのブランチを流れ得る電流、従って抵抗器Ｒ１（６７２）に発生する電圧降下、従ってＣＡＳＦＢ電圧（６５１）が低減される程度を制限するトランジスタ（６２８）を具備する、請求項６に記載の回路（６００）。
【請求項８】
差動増幅構成要素（６２２）は、
第１の上側トランジスタ（６４０）と第１の下側トランジスタ（６４４）とを互いに直列に有する左ブランチ（６３８）と、
第２の上側トランジスタ（６４２）と第２の下側トランジスタ（６４６）とを互いに直列に有する右ブランチ（６３９）と、
を具備し、
第１の上側トランジスタ（６４６）と第２の上側トランジスタ（６４２）は互いに並列であり、第１の下側トランジスタ（６４４）と第２の下側トランジスタ（６４６）は互いに並列であり、
電流補償フィードバック構成要素（６４５）からのＣＡＳＦＢ電圧（６５１）は、第２の下側トランジスタ（６４６）で受信され、
調整されるＣＡＳＣＴＬ電圧（６４７）は、第１の上側トランジスタ（６４０）と第１の下側トランジスタ（６４４）との間に位置付けられる、差動増幅構成要素（６２２）のノード（６４５）からビットライントランジスタ（６５８）に出力される、請求項７に記載の回路（６００）。
【請求項９】
ビットライン経路（６２６）に動作可能に接続され、ＯＦＦにおいて（ｏｆｆ  ｏｆ  ｗｈｉｃｈ）、ビットライン経路（６２６）を流れる、従ってメモリセル（６０４）を流れる電流（６１２）を表す電圧ＳＡＩＮ（６６９）がタップされ得、メモリセル（６０４）内で記憶されるビットレベル決定するのに使用され得る、出力ステージ（６３０）をさらに具備する、請求項８に記載の回路（６００）。
【請求項１０】
プレアンプトランジスタはＰＭＯＳトランジスタを具備する、
差動増幅構成要素（６２２）の第１（６４０）および第２（６４２）の上側トランジスタは各ＰＭＯＳトランジスタを具備する、
差動増幅構成要素（６２２）の第１（６４４）および第２（６４６）の下側トランジスタは各ＮＭＯＳトランジスタを具備する、
電流補償フィードバック構成要素（６２４）の左ブランチ（６７０）における下側トランジスタ（６７３）はＮＭＯＳトランジスタを具備する、
電流補償フィードバック構成要素（６２４）の右ブランチ（６７１）における上側トランジスタ（６７４）はＰＭＯＳトランジスタを具備する、
電流補償フィードバック構成要素（６２４）の右ブランチ（６７１）における下側トランジスタ（６７５）はＮＭＯＳトランジスタを具備する、
フィードバッククランプ装置のトランジスタ（６２８）はＮＭＯＳトランジスタを具備する、および
Ｒ１（６７２）の値は、所望の補償電位Ｖｃｏｍｐおよび電流増倍率ｋに基づく、
以上のうちの少なくとも１つである、請求項９に記載の回路（６００）。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、概ね電子システムなどのメモリに関し、詳細にはメモリセルを読み取る際に発生し得る寄生損失およびリーク電流の管理に関する。
【背景技術】
【０００２】
背景技術
コンピュータなどのデータを記憶するために、多くの異なるタイプのメモリが存在する。例えば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、プログラマブル読み取り専用メモリ（ＰＲＯＭ）、電気的プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリはすべて現在では、データ記憶を提供するために利用可能である。
【０００３】
各タイプのメモリは、それ自身の特有の利点および欠点を有する。例えば、ＤＲＡＭおよびＳＲＡＭは、データの個々のビットを一度に１つずつ消去可能であるが、かかるメモリは電源が切られるとそのデータを失う。または、ＥＥＰＲＯＭは追加の外部機器なしで簡単に消去可能であるが、データ記憶密度は低く、スピードは遅く、費用が高い。それに対して、ＥＰＲＯＭはさほど高価でなく、密度も大きいが消去性に欠ける。
【０００４】
フラッシュメモリは、ＥＰＲＯＭの高密度および低コストの利点とＥＥＰＲＯＭの電気的消去性とを兼ね備えているので、人気の高いタイプのメモリとなってきた。フラッシュメモリは書き換え可能であり、電源なしでコンテンツを保持可能なので、不揮発性である。これは、携帯電話、携帯用コンピュータ、ボイスレコーダなどの多くの携帯型電子製品、ならびに、車、飛行機、産業用制御システムなどの多くのより大型の電子システムにおいて使用される。
【０００５】
他のタイプのメモリのように、フラッシュメモリは概ね、ビットと呼ばれるバイナリの情報を記憶し得る多くのメモリセルで構成される。それぞれのメモリセルは典型的には、積み重ねられたゲート金属酸化膜半導体（ＭＯＳ）トランジスタ装置などの半導体構造により構成される。メモリセルは概ね、読み取り、書き込みおよび／または消去動作に対してアクセス可能であるアドレス可能単位またはグループに組織される。セルは例えば、一般的には８個のセルを構成するバイトおよび、通常は８の倍数で構成される１６以上のセルを含み得るワードに組織される。消去、書き込みおよび／または読み取り動作は一般的には、メモリセルの一定端子への適切な電圧の印加により行われる。消去または書き込み動作では、例えば、電圧が印加されて電荷が除去またはメモリセルに蓄積される。一方、読み取り動作では、適切な電圧が印加されて電流がセルに流れるが、電流量はとりわけ、セル内に蓄積される電荷量の関数である。セル内に蓄積された電荷量はセルの状態に対応し、データ記憶に対してセルの状態が指定され得る。例えば、一定量の電荷は、ロジックハイまたはバイナリデータビット“１”として指定され得るハイデータ状態に対応し得る。同様に、より少ない量の蓄積された電荷は、ロジックローまたはバイナリデータビット“０”として指定され得るロー状態に対応し得る。かかる各バイナリビットを含むメモリセルの長さを共につなげて、例えば８ビットワードなどのデータを記憶し得る。
【０００６】
比較的最新のメモリ技術は両面ＯＮＯフラッシュメモリであり、これにより複数ビットが単一セルに記憶可能である。この技術では、メモリセルは基本的に２つの同一（両面）
部分に分割され、それぞれが２つの独立したビットのうちの一方を記憶するように設計される。各両面ＯＮＯフラッシュメモリセルは、従来のセルのように、ソースおよびドレインを備えたゲートを有する。しかしながら、ソースが常に電源に接続され、ドレインが常に排流に接続されている従来の積層ゲートセルとは異なり、両面ＯＮＯフラッシュメモリセルのソースおよびドレインは、メモリセルの２つのビット／サイドのいずれが動作されているかに依存して、逆になり得る。
【０００７】
他のタイプのメモリセルのアレイと同様に、両面ＯＮＯフラッシュメモリセルは、最初に導電性ビットラインを半導体基板内に形成することにより組立てられる。しかしながら、ＯＮＯフラッシュメモリセルのアレイを形成する際に、メモリセルとして機能するトランジスタを構築する際にビットライン上に単に酸化層を形成するのではなく、その後で、酸化物、窒化物、酸化物（ＯＮＯ）材料の三層がビットラインおよび基板上に形成される。この三層の材料は、「電荷トラップ誘電体層」と称され得、概ね、第１の絶縁層、電荷トラップ層、および第２の絶縁層を含み、各電荷量が電荷トラップ層内に「トラップ」され得る。その後、ワードラインが電荷トラップ誘電体層上にビットラインに対して実質的に垂直に形成される。制御ゲートとして作用するワードラインへ電圧信号を与えて、ソースおよびドレインが一方の配置で接続されている場合は一方のビットが作用するように、またソースとドレインが別の配置で接続されている場合は相補ビットが作用するようにビットライン接続を変更することにより、１セル当たり２つのビットの制御が行われる。変化するビットライン接続およびその結果生じるセル内のソースおよびドレイン配置ゆえに、固定アースラインは概ねＯＮＯセルのアレイにおいては必要ない。このように、ＯＮＯセルのアレイは「仮想接地」アーキテクチャを具現化すると言える。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
電子産業において引き続き存在する動向は、電子装置を小型化して、ますます複雑となる多数の機能をより速くより少ない電力で行うことができる、より小さいがよりパワフルな装置（例えば、携帯電話、デジタルカメラなど）を生産することである。これを達成するためには、これらの装置に利用される半導体および集積回路（例えば、メモリセル、トランジスタなど）のサイズはますます小さくなっている。これらの構成要素のより多くを単一の半導体基板上またはその一部（金型として既知）に「パック」する能力も、組み立て効率および歩留りを向上させる。従って、とりわけ、個々の半導体ウエハ（または金型）上に組み立て可能なメモリセルの数を増やすための努力が続けられている。
【０００９】
より多くのメモリセル／トランジスタをより小さな領域にパックするための１つの技術は、その構造および構成要素をより密接に形成することである。ビットラインを互いにより密接に形成することは、例えば、その間に画成されるチャネルの長さを短くし、より多くの装置を同じ領域に形成することを可能とする。しかし、これにより一定の望ましからぬ現象がより顕著となり得る。例えば、チャネル長が短くなり、個々のビットが電荷トラップ層内でより密接になるにつれて、２つのビットまたは電荷トラップ層内に蓄積された電荷を隔離することがますます困難になる。例えば、蓄積された電荷は互いに密接にされるにつれて互いに汚染または干渉し得る。これは、例えば読み取り動作時にメモリセルで生じる電流を異常に高く見せて、実際には読み取りはロジックローまたは“０”となるべき場合において、ロジックハイまたは“１”の誤った解釈を生じ得る。蓄積された電荷またはデュアルビットが互いに影響を及ぼし得るという事実は、コンプリメンタリビットディスターブ（ｃｏｍｐｌｉｍｅｎｔａｒｙ  ｂｉｔ  ｄｉｓｔｕｒｂ）またはＣＢＤと呼ばれることもある。かかる「読み誤り」はまた、メモリセルを読み取る際に経験され得る寄生効果により、ならびに「仮想接地」型アーキテクチャに発生し得る電流リークにより悪化し得る。従って、これらの課題を解決し、それによりより正確な読み取りを促進する方法で、デュアルビットメモリセルを含むメモリセルを読み取ることができるのが望まし
い。
【課題を解決するための手段】
【００１０】
発明の開示
以下は、本発明のいくつかの態様の基本的理解をもたらすために、本発明の簡単な概要を提示する。本概要は、本発明の広範囲に及ぶ概略ではない。本発明の鍵となるまたは重大な要素を識別したり、または本発明の範囲を線引きすることを意図するものでない。むしろ、その主要な目的は単に、後述されるより詳細な説明への前置きとして簡単な形式で本発明の１つ以上の概念を提示することである。
【００１１】
本発明の１つ以上の態様は、ビットライン復号経路内で発生し得る寄生動作を補償することにより、メモリセルのドレインにおいて比較的一定の電圧を維持するように機能する。比較的一定の電圧は、プレアンプ経路における寄生動作を補償することにより、メモリセルに隣接する保護ノードにおいても同様に維持され得る。保護ノードにおける電圧は概ねドレイン電圧と同じレベルに維持される。これは、メモリセルと隣接する保護ノードとの間のサイドリーク電流の発生を軽減する。寄生を補償し、これらのノードにおいて実質的に一定の電圧を維持することは、マージン損失を軽減し、より信頼性のあるデータ検知を促進する。
【００１２】
本発明の１つ以上の態様によると、メモリセルのドレインにおいて実質的に一定の電圧を維持するように構成される回路が開示される。電圧はビットライン復号経路内の寄生を補償することにより維持される。回路は、ビットライン復号経路を流れる電流がビットライン寄生での電圧降下を生じてドレイン電圧を低減する場合に、ビットライン復号経路上のＤＡＴＡＢ電圧を、ビットライン復号経路を流れる電流Ｉｃｏｒｅの関数として調整することにより、ドレイン電圧Ｖｄへの調節を促進する電流補償フィードバック構成要素を含む。ＤＡＴＡＢ電圧を調整することにより、ビットライン寄生における電圧降下を補償し、これによりドレイン電圧Ｖｄを実質的に一定のレベルに維持する。
【００１３】
本発明の１つ以上の態様によると、メモリセルのドレインに隣接する保護ノードにおいて実質的に一定の電圧を維持して、リーク電流がドレインと保護ノードとの間に生じるのを軽減するように構成される回路が開示される。電圧はプレアンプ経路内の寄生を補償することにより維持される。回路は、プレアンプ経路を流れる電流がプレアンプ寄生での電圧降下を生じて保護ノード電圧を低減する場合に、プレアンプ経路を流れる電流Ｉｐの関数としてプレアンプ経路上のＰＲＥ電圧を調整することにより、保護ノード電圧Ｖｐへの調節を促進する電流補償フィードバック構成要素を含む。ＰＲＥ電圧を調整することにより、プレアンプ寄生における電圧降下を補償し、これにより保護ノード電圧Ｖｐを実質的に一定のレベルに維持する。
【００１４】
前述および関連する目的の達成のために、以下の説明および添付図面は、本発明の一定の例証的態様および実施について詳述する。これらは、本発明の１つ以上の態様が採用され得る種々の方法のほんの２、３を示すものである。本発明の他の態様、利点および新規な特徴は、添付図面と共に考察される際に本発明の以下の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
発明の実施の形態
本発明の１つ以上の態様は図面を参照して説明されるが、同一の参照番号は概ね、本説明を通して同一の要素を示すように利用され、種々の構造は必ずしも一定の縮尺で描かれていない。以下の記述では、説明の目的のために、多くの具体的な詳細が、本発明の１つ以上の態様の徹底した理解をもたらすために述べられる。しかしながら、本発明の１つ以
上の態様がこれらの具体的詳細の程度がより少なくても実践され得ることは当業者には明白であろう。他の例では、本発明の１つ以上の態様の説明を容易にするために、周知の構造および装置がブロック図または他の形態で示される。
【００１６】
本発明は、１つ以上の所望のノードで実質的に一定の電圧を維持することにより、より正確なデータ読み取りを促進する。一例として、先行技術図１はメモリアレイ１００の少なくとも一部の上面図を示す。メモリアレイ１００は、半導体ウエハなどの半導体基板１０２または、ウエハの金型上に形成される。アレイ１００は基板１０２にインプラントされ、互いに実質的に平行に延びる複数のビットライン１０４を含む。アレイ１００はさらに、インプラントされたビットライン１０４および基板１０２上に形成される複数のワードライン１０６を含む。本実施例では、ワードライン１０６は互いに実質的に平行であり、インプラントされたビットライン１０４に実質的に垂直である。
【００１７】
図２は、図１のアレイ１００の切断線２−２に沿って切断されるものなど、従来のメモリアレイの部分２００の断面等尺図である。考察の目的で、図２に図示される実施例においてデュアルビットタイプのメモリセルが描かれていることは理解されるであろう。但し、本発明の１つ以上の態様の適用は、デュアルビットメモリセルにもまたメモリセルにも概ね限定されないことも理解されるであろう。
【００１８】
図示された実施例では、第１および第２の導電性ビットライン１０４ａおよび１０４ｂが半導体基板１０２内に形成される。任意の数のかかるビットラインが半導体基板１０２にインプラントされ、かかるビットラインは図１に描かれるビットライン１０４に対応し得ることは理解されるであろう。ビットラインは典型的には、例えば砒素などのインプラントｎ型材料で形成される。第１および第２の導電性ビットライン１０４ａおよび１０４ｂは、有効長（Ｌｅｆｆ）分、離間され、チャネル領域２０８がビットライン１０４ａ、１０４ｂ間に画成される。
【００１９】
図示された実施例における基板１０２は、例えばホウ素などのｐ型不純物がドープされて閾値調節インプラント（Ｖｔａｄｊｕｓｔ）領域２１０をそこに構築する。閾値調節インプラントは、半導体基板１０２よりも大量にドープされた領域２１０をもたらす。Ｖｔａｄｊｕｓｔ領域２１０は、基板１０２内／上で画成されるトランジスタベースメモリセルにおいて電流を導電することができる、トランジスタ装置の閾値電圧Ｖｔを設定するのを助ける。一例として、基板１０２はシリコンから形成され、それ自身ｐ型不純物によりドープされ得る。
【００２０】
電荷トラップ誘電層２１２は、半導体基板１０２およびインプラントされたビットライン１０４ａ、１０４ｂ上に形成される。電荷トラップ誘導体層２１２は、概ね３つの別々な層で構成される。すなわち、第１の絶縁層２１４、電荷トラップ層２１６、および第２の絶縁層２１８である。第１および第２の絶縁層２１４および２１８は典型的には、二酸化ケイ素（ＳｉＯ２）などの酸化物誘電体で形成され、電荷トラップ層２１６は概ね、窒化ケイ素（ＳｉｘＮｙ）などの窒化物誘電体で形成される。便宜上、酸化物−窒化物−酸化物構成は一般的にはＯＮＯ層と呼ばれる。
【００２１】
導電性ワードライン１０６ａ、１０６ｂは電荷トラップ誘電体層２１２を覆う。任意の数のかかるワードラインが電荷トラップ誘電体層２１２上に形成され得、かかるワードラインは、図１に描かれたワードライン１０６に対応し得ることは理解されるであろう。ワードラインは、例えばポリシリコン材料から形成され得、ポリシリコン材料は電荷トラップ誘電体層２１２上に蒸着され、その後ワードラインの形状にパターン化されエッチングされ得る。
【００２２】
従って、メモリセル２２０ａとして機能するトランジスタは、チャネル領域２０８を覆うビットライン１０６ａの一部、同様にチャネル領域２０８を覆う電荷トラップ誘電体層２１２の一部、およびチャネル領域２０８を構成する基板１０２の部分とチャネル領域２０８に隣接するビットライン１０４ａ、１０４ｂの各部分により画成されることは理解されるであろう。また、別のトランジスタベースメモリセル２２０ｂが同様にセル２２０ａの背部に構築され、他の同様のセルがセル２２０ａおよび２２０ｂの左右に画成され、かかるセルのアレイを構成することも理解されるであろう。図示されていないが、このアーキテクチャにおいては隣接するセルはビットラインを共有することが理解できる。
【００２３】
かかるすべてのトランジスタベースメモリセルのように、ワードライン１０６ａはセル２２０ａ用ゲートとして機能し、これにより、ワードライン１０６ａに動作可能に接続された電気的コンタクト２２２ａを介するなどして、ゲート電圧がセル２２０ａのゲートに印加可能となる。同様に、ゲート電圧は、ワードライン１０６ｂに動作可能に接続された電気的コンタクト２２２ｂを介して、セル２２０ｂのゲートに印加し得る。ワードラインは連続しているので、ゲート電圧は概ね、例えばセル２２０ａおよび２２０ｂの左右にある各セル（図示せず）など、同じ列にあるメモリセルの各ゲートに同時に印加される。
【００２４】
チャネル領域２０８に隣接するビットライン１０４ａ、１０４ｂの部分は、トランジスタベースメモリセル２２０ａのソースおよびドレイン領域として機能する。ワードラインと同様に、電圧は例えば電気的コンタクト２２４ａおよび２２４ｂを介してこれらの領域に印加され得る。加えて、ビットライン１０４ａ、１０４ｂは連続しているので、それにかかるバイアスは概ね同じビットライン上のメモリセルのすべてに達する（抵抗などによる損失にもかかわらず）。図示される実施例では、デュアルビットメモリセルが描かれているので、ビットラインはいずれも、トランジスタのいずれのサイドが動作されているのかに依存して、トランジスタ２２０ａのソース（Ｓ）またはドレイン（Ｄ）として、それ故に前述の仮想接地アーキテクチャとして機能し得る。位置２２６および２２８は概ね、各電荷量がメモリセル２２０ａの電荷トラップ層２１６に蓄積され得る場所を示して、データの２つの個別ビットの各状態を表し得る。
【００２５】
しかしながら、例えば小型化が発生してチャネル長が縮むと、電荷トラップ層２１６に蓄積された異なる電荷が互いに密接になることは理解されるであろう。これは、コンプリメンタリビットディスターブ（ＣＢＤ）を生じ、その影響は特にメモリセルからデータを読み取る際に顕著であり得る。例えば、セル２２０ａからデータを読み取るには、コンタクト２２２ａを介するなどしてゲート電圧をセルのゲートに印加する一方、供給電力（Ｖｃｃ）が、コンタクト２２４ａまたは２２４ｂを介するなどして、２つのビットライン１０４ａまたは１０４ｂのうちの一方に同時に印加される。供給電圧を受ける特定のビットライン１０４ａまたは１０４ｂは、ビットラインのいずれがセル２２０ａのドレインとして機能しているか、ひいてはセルのどちら側の関数が読み取られているかに依存する。これらの電圧の印加により、電流は概ねチャネル２０８を通って−ドレインからソースへと−セル内を流れるが、ここで電流の大きさはセル２２０ａの読み取られているサイドに蓄積された電荷量の関数である。但し、ＣＢＤでは、セルから読み取られる電流は、近隣の電荷が通常存在しない場合よりも大きく、または小さく見え得る。従って、読み取られる電流は“０”の代わりに“１”のデータビットに対応する、またその反対に対応するように誤って解釈され得る。従って、セルの状態／ビットレベルのより正確な決定をなされ得るように、トランジスタベースメモリセルから読み取られる電流の分解能を上げることができるのが望ましいであろう。さらに論じられるように、読み取り動作時においてビットライン電圧レベルを上げることは、ＣＢＤを軽減してより正確な読み取りを促進するための１つの技術である。
【００２６】
加えて、ますます小さい電子装置におけるより大きい記憶容量への要求の増大に応える
ために、セル２２０ａなどのデュアルビットメモリセルは、電荷トラップ層２１６の両サイドに複数レベルの電荷を蓄積するように設計されている。これは、電荷トラップ層２１６が実質的に非導電性であり、そのためにその中に注入された電荷（例えば、適切なワードライン電圧の印加により）は実質的に位置２２６および２２８に集中したままであるゆえに可能である。これにより、メモリセル２２０ａおよび、これに対応してかかるセルのアレイは、より多くのデータ量を記憶可能となる。例えば、４つの異なるレベルの電荷（例えば、１、２、３および４）が位置２２６および２２８のセル２２０ａの両サイドに記憶可能であれば、セル２２０ａは１６の異なる組み合わせのビット状態（例えば、１−１、１−２、１−３、１−４、２−１、２−２、２−３、２−４、３−１、３−２、３−３、３−４、４−１、４−２、４−３および４−４）を表し得る。但し、これは異なるビットレベルを読むための読み取りマージンを低減し、異なるビット状態を正しく識別する際の困難を増幅することが理解できる。
【００２７】
図３は、位置２２６、２２８における多様な度合いの電荷を蓄積するセルの容量を示す、両面ＯＮＯフラッシュメモリセル２２０の断面図である。メモリセル２２０は例えば、図２に描かれたメモリセル２２０ａに対応し得ることは理解されるであろう。セル２２０は２つの誘電体層２１４、２１８間に挟まれた電荷トラップ層２１６を具備する電荷トラップ誘電体層２１２を含む。電荷トラップ層２１６は窒化物系材料などの１つ以上の実質的に非導電性物質から形成される。誘電体層２１４、２１８は同様に酸化物系材料などの１つ以上の電気的絶縁物質から形成される。電荷トラップ誘電体層２１２の層間配置は一般的にＯＮＯ層と呼ばれる。
【００２８】
電荷トラップ層誘電体層２１２は、例えばシリコンまたは何らかの他の半導体材料から形成され得る基板１０２上に形成される。基板１０２は、例えばホウ素などのｐ型ドーパントで選択的にドープされて、その電気的特性を変化させ得る。図示される実施例では、基板１０２は第１のビットライン１０４ａおよび第２のビットライン１０４ｂを含む、埋め込まれたビットラインまたはビットライン拡散を有する。ビットライン１０４ａおよび１０４ｂは例えば、インプラントされたｎ型ドーパントにより形成され得る。チャネル２０８は、第１の１０４ａおよび第２の１０４ｂビットライン拡散間の基板内において画成される。
【００２９】
電荷トラップ誘電体層２１２の上側誘電体層２１８を覆っているのはゲート１０６（例えば、ワードラインの一部）である。このゲート１０６は、例えばポリシリコン材料から形成され得、ｎ型不純物（例えばリン）でドープされて、その電気的動作を変化させ得る。ゲート１０６は、ソースおよびドレインとしてのビットライン拡散１０４ａ、１０４ｂの電気的接続に依存して、各電荷が位置２２６、２２８においてセル内に蓄積およびセルから読み出しおよび消去されることができるように、セル２２０に電圧を印加可能とする手段として機能する。
【００３０】
両面ＯＮＯフラッシュメモリセル２２０は概ね左右対称であるので、ビットライン１０４ａおよび１０４ｂは活性ソースおよびドレインとして相互に取替え可能である。ゲート１０６および活性ドレイン領域に電圧を印加し、活性ソース領域をアースに接続することにより、セル２２０をプログラムし得る。セル２２０の左２２６および右２２８ビット位置をプログラムするのに利用される電圧が増加されるかより長い時間保持された場合、これらの位置で蓄積される電子の数または電荷量が、増加するかさもなくば変化し得ることは理解できる。これにより、セル２２０は追加データ記憶に利用可能となる。例えば、異なる量の電荷は異なるプログラム状態に対応し得る。図示された実施例では、例えば左２２６および右２２８ビット位置は共に、４つの異なる状態またはレベル、すなわち、１、２、３および４を有すると言える。ここで、レベル１は位置がブランクまたはプログラムされていない状況に対応し、レベル２、３および４はそれぞれ、蓄積された電荷量の増加
に対応する。例えば左ビット位置２２６に関して言えば、レベル２は比較的少ない蓄積電荷量３４０に対応し得、一方レベル３および４はそれぞれ、増加する大きな量の蓄積電荷量３４２および３４４に対応し得る。
【００３１】
各位置２２６および２２８において蓄積される電荷量は、読み取り動作時における活性ソースと活性ドレイン間を流れる電流量、ならびにかかる電流を流すためにゲート１０６に印加されなければならない閾値点圧（Ｖｔ）のレベルに影響を及ぼすことが理解できる。それゆえに、記憶されたビットのレベルは、ドレインからソースへの電流（コア電流Ｉｃｏｒｅと呼ばれることもある）、ならびに対応する印加閾値ゲート（ワードライン）電圧を調べることにより決定され得る。例えば、第１、第２、第３または第４の範囲に入る測定電流および／または閾値電圧は、例えば特定ビットに対してそれぞれ、レベル１、レベル２、レベル３またはレベル４を示し得る。
【００３２】
しかしながら、電荷トラップ層２１６が実質的に非導電性であり、そこにトラップされた電子が実質的に領域２２６または２２８内に集中されたままだとしても、コンプリメンタリビットディスターブの影響は、デュアルビットが３４０、３４２および３４４などの異なるレベルにプログラム可能な場合においてより大きく現れ得ることはさらに理解できる。例えば、左ビット位置２２６がプログラムされていない（レベル１）か、または単にわずかにプログラムされていて（レベル２）、右ビット位置２２８は高度にプログラムされている（レベル４）場合は、右ビットをプログラムするのに利用される電荷の一部が左ビットに影響を及ぼし得、左ビット読み取り時にセルを流れる電流を、例えば意図したよりも高くし得る。これは同様に左ビットを読み取るのに必要な閾値電圧をつり上げて、そのＶｔは左ビットの実際のレベル１またはレベル２ではなく、レベル３を表すことになる。同様に、左ビット上の電荷（欠乏）により、右ビットは意図したよりも低い電流を読み取ることになるか、または右ビットを読み取るのに必要な閾値電圧が下げられ、このＶｔがより低いビットレベルを表し得る。
【００３３】
図４は、セル内のデュアルビットが４つの異なるレベルにプログラム可能であり、セル上の電荷が互いに影響し得るという状況を示すグラフ４００である。ミリボルト（ｍＶ）で測定される、ビットの一方に対する閾値読み取り電力（Ｖｔ）マージンはｘ軸上にプロットされ、一方特定Ｖｔに対する分布または発生数は対数目盛り上のｙ軸にプロットされる。グラフ４００は、ビットが有し得る４つの異なるレベルに対応する曲線４０２、４０４、４０６、４０８の４つの異なる例示的グループ分けを含む。各グループ分けは、近隣ビットまたはコンプリメンタリビット（ｃｏｍｐｌｉｍｅｎｔａｒｙ  ｂｉｔ）のレベルが変化するにつれて（例えば、増加する）、測定ビットに対する読み取りＶｔのシフトを示す複数の曲線を含む。
【００３４】
例えば、グループ分け４０２は１−２、１−３および１−４の状態にそれぞれ対応する、３本の曲線４１２、４１４、４１６を含む。近隣ビットが激しくプログラムされるにつれて、読み取りビット（これはグループ分け４０２における曲線４１２、４１４、４１６のすべてにおいてレベル１のままである）に対するＶｔの値の範囲は増加することがわかる。例えばコンプリメンタリビットがレベル２にプログラムされる曲線４１２では、読み取りビットに対するＶｔの値は約３０００から約３５００ミリボルトの間の範囲内に入る。しかし、コンプリメンタリビットがレベル４にプログラムされる曲線４１６では、読み取りビットに対するＶｔ値の範囲は約３７００から約４２００ミリボルトの間に上昇してシフトする。それほど劇的ではないにしろ、読み取りビットがレベル２、３および４にプログラムされ、近隣ビットがプログラムされたレベル１、２、３および４を周期的にめぐる場合、同様のシフトが発生することが理解できる。これは、グループ分け４０４、４０６および４０８でもそれぞれ見られる。
【００３５】
図５は、図１に描かれるアレイ１００の少なくとも一部を含み得るようなメモリコアの一部５００を概略的に図示する。回路概略図は、メモリセルの行または列を示し、これは、メモリセル５０１乃至５０４を含み、そのいずれか１つが例えば図３で描かれたメモリセル２２０および／または図２のセル２２０ａに対応し得る。各メモリセル５０１乃至５０４は、メモリセルの対が共通のビットラインを共有するように仮想接地型インプリメンテーションで接続される。例えば、示された実施例では、メモリセル５０１は関連付けられたビットライン５０８および５０９を有し、メモリセル５０２は関連付けられたビットライン５０９および５１０を有し、メモリセル５０３は関連付けられたビットライン５１０および５１１を有し、メモリセル５０４は関連付けられたビットライン５１１および５１２を有する。このように、セル５０１および５０２はビットライン５０９を共有し、セル５０２および５０３はビットライン５１０を共有し、セル５０３および５０４はビットライン５１１をそれぞれ共有する。加えて、メモリセルはセルの制御ゲートとして機能する共通ワードライン１０６に接続される。
【００３６】
図示される実施例におけるメモリセルはデュアルビットセルであり、ワードライン電圧およびビットライン接続に依存して、メモリセル５０１乃至５０４は位置５１５乃至５２２においてビットを書き込み、読み取り、消去することが可能である。ビットラインとワードラインとの間に挟まれる電荷トラップ誘電体層２１２により、少なくとも部分的に複数のビットの記憶が可能とされる。電荷トラップ誘電体層２１２は、電荷トラップ層２１６（例えば、窒化物系材料の）を挟む複数の絶縁層２１４、２１８（例えば、酸化物系材料の）を含む。例えば、位置５１５で読み取り動作を行うには、ソースはビットライン５０８に接続するように指定され、ドレインはビットライン５０９に接続するように指定され、供給電圧はビットライン５０８に印加され、ゲート電圧はワードライン１０６に印加される。例えば位置５１５におけるプログラム動作時は、ソースとドレインは逆になり、ソースがビットライン５０９に接続されるように指定され、ドレインはビットライン５０８に接続されるように指定される。さらなる実施例としては、位置５１６において読み取りを行うには、ドレインはビットライン５０８に接続され、ソースはビットライン５０９に接続される。
【００３７】
電荷トラップまたはＯＮＯ層２１６により、異なるビットが複数の状態またはレベルでも記憶可能となる。例えば、プログラム時において制御ゲートまたはワードライン１０６によりメモリセル５０１乃至５０４に印加される電圧に依存して、多様な電荷量が位置５１５乃至５２２に蓄積され得る。異なる電荷量は、例えば異なるビット状態またはレベルに対応し得る。４つの異なる電荷レベル（例えば、１、５、３、および４）が、例えばビット位置５１５乃至５２２のそれぞれで記憶可能であれば、２ビットセル５０１乃至５０４はそれぞれ、１６の異なる組み合わせ（例えば、１−１、１−２、１−３、１−４、２−１、２−２、２−３、２−４、３−１、３−２、３−３、３−４、４−１、４−２、４−３および４−４）の記憶データを有し得る。
【００３８】
本発明の１つ以上の態様は、ビットライン復号経路に存在する寄生または寄生動作を補償することによりビットレベルのより正確な決定を促進する。これにより、ビットライン復号経路を流れる電流の変化に関わらず、コアメモリセルのドレインにおける電圧を比較的一定レベルに維持することが可能となる。さもなくば、このドレイン電圧はビットライン経路における寄生での電圧降下およびビットライン復号経路における電流が変化する際のこれらの寄生変化での降下により影響を受けるので、電流のこのような変化はコアメモリセルのドレインにおける電圧を変動させてしまうことになる。このドレイン電圧を比較的一定レベルに維持することが重要である。なぜなら、このドレイン電圧は、コアセルが比較される基準メモリセルのドレイン電圧と「一致」しないことがあるため、この電圧の変動がコアメモリセルからのデータの読み取りに干渉し得るからである。これは、コアメモリセルと基準メモリセルが同じ条件下で動作または読み取りされず、不正確なデータ読
み取りに繋がり得るので、例えば「似ていない（ｕｎ−ｌｉｋｅ）」セルの比較（例えば、「リンゴとオレンジ」の比較）を生じることになろう。
【００３９】
加えて、コアメモリセルが鎖状に共に接続されるようなデュアルビットメモリにおいては仮想接地アーキテクチャが採用されるので、ドレイン電圧が増加する（例えば、セルを読み取るために）につれて、周囲のノードは単に低電圧レベルでフロートしているので、大きな（概ね側方への）リーク電流が発生し得る。このリークを軽減するために、プリアンプにより、１つ以上の隣接する「保護（Ｐ）」ノードは、読み取られているコアセルのドレインと同じ電圧レベルに充電され得る。これを行う際に、ドレインとＰノード間にはなんらバイアスまたは電圧差がないので、その間に電流が流れたり、または「リーク」したりしない。従って、ドレインとＰノード間のサイドリーク電流を軽減するために（例えば、より大きい電位からより小さい電位へ）、Ｐノードでの電圧をドレイン電圧に非常に近く維持することが重要であることが理解できる。リーク電流は、読み取られている電流に誤差を誘導することがあり、この場合、ドレインからＰノードへのなんらかの電流がリークしている場合は少なすぎる電流が読み取られ、またＰノードからドレインへなんらかの電流がリークしている場合は多すぎる電流が読み取られる。コアセルのように、Ｐノードにおける電圧はビットライン復号経路における寄生ゆえに変動し得る。従って、コアメモリセルのドレインにおける電圧のように、本発明の１つ以上の態様は、同様にビットライン復号経路内の寄生を補償して、「保護」ノードにおいて実質的に一定の電圧を維持し、ひいてはサイドリーク電流を軽減するように機能する。加えて、“Ｖｉｒｔｕａｌ−Ｇｒｏｕｎｄ  Ｓｅｎｓｉｎｇ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｆａｓｔ，Ｌｏｗ−Ｐｏｗｅｒ，１．８Ｖ  Ｔｗｏ−Ｂｉｔ−Ｐｅｒ−Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ”，ＢＩＮＨ  ＱＵＡＮＧ  ＬＥ，Ａ  Ｄｉｓｓｅｒｔａｔｉｏｎ  Ｓｕｂｍｉｔｔｅｄ
ｔｏ  ｔｈｅ  Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  Ｅｎｇｉｎｅｅｒｉｎｇ  ａｎｄ  ｔｈｅ  Ｃｏｍｍｉｔｔｅｅ  ｏｎ  ｇｒａｄｕａｔｅ  ｓｔｕｄｉｅｓ  ｏｆ  Ｓｔａｎｆｏｒｄ  Ｕｎｉｖｅｒｓｉｔｙ  ｉｎ  ｐａｒｔｉａｌ  ｆｕｌｆｉｌｌｍｅｎｔ  ｏｆ  ｔｈｅ  ｒｅｑｕｉｒｅｍｅｎｔｓ  ｆｏｒ  ｔｈｅ  ｄｅｇｒｅｅ  ｏｆ  Ｄｏｃｔｏｒ  ｏｆ  Ｐｈｉｌｏｓｏｐｙ”，Ｎｏｖｅｍｂｅｒ，２００３，１４８  ｐｇｓ（全体が本明細書において参照により組み込まれている）に開示されているものなど、従来の設計は、近隣ビットライン上の複数（例えば、３つのドレインおよび３つの保護）ノードを充電することによりこのサイドリークを軽減しようとしてきた。本明細書で提案される設計は、１つの‘Ｄ’および‘Ｐ’ノードが充電される必要があるだけで−従って、検知スピードを速め、消費電力を大幅に低減する。
【００４０】
図６は、ビットライン寄生の補償を促進する、本発明の１つ以上の態様に係る例示的回路配置６００を図示する概略図である。より具体的には、ビットライン寄生に発生する損失が補償されて、ドレイン電圧は比較的一定レベルに維持可能となり、ひいてはビットレベルのより正確な決定を促進する。提示される実施例に限定する意図はないが、回路６００が、デュアルビットフラッシュメモリセルなどのトランジスタベースメモリセルにおいて電流を検知するという状況において説明される。従って、回路６００はかかるデュアルビットメモリセルの列またはチェーン６０２に動作可能に接続される。図示される実施例では、回路６００は、特定電圧がセル６０４に印加される際にセル６０４を流れる電流を決定することが可能なように、列６０２内の特定セル６０４に動作可能に接続される。考察の目的で、図示される実施例では、デュアルビットセル６０４の左サイドが読み取られていて（例えば、位置６０６から）、セル６０４に接続されるビットライン６０８は、セル６０４の活性ドレイン６１０に対応する。従って、規制された電圧６１６がビットライン６０８に印加され、十分なゲート電圧Ｖｇ６１８がセル６０４のゲート６２０に印加されると（例えば、列６０２の各セルに対するゲートとして機能するワードラインを介して）、適切な電圧がセルに印加される際にセル６０４に流れる電流（Ｉｃｏｒｅ）６１２がセル６０４のドレイン６１０からソース６１４へ流れる。
【００４１】
回路は差動増幅構成要素６２２と、電流補償フィードバック構成要素６２４とを含み、これらは共にビットライン経路６２６に動作可能に接続される。電流補償フィードバック構成要素６２４はさらに、フィードバッククランプ装置６２８を含む。差動増幅構成要素６２２、ビットライン６２６および出力ステージ６３０は供給電圧Ｖｃｃ６１６に動作可能に接続される。同様に、差動増幅構成要素６２２、ビットライン６２６および出力ステージ６３０は、本実施例では、供給電圧６１６に動作可能に接続されたパワーダウン（ＰＤ）ｐ型またはＰＭＯＳトランジスタ６３２、６３４、６３６を含み、ＰＤの各ソース（Ｓ）は供給電圧６１６に向いている。ＰＤ信号がハイの場合は、各トランジスタ６３２、６３４、６３６はオフで、回路６００を動作停止させることは理解されるであろう。非常に小さい電圧降下がＰＤ装置６３２、６３４、６３６に亘って（例えば、約１〜約５ミリボルトの間で）見られることも理解されるであろう。このように、パワーダウン装置６３２、６３４、６３６は単にそれらの下側の各ノード上にＶｃｃ６１６を伝えるものと見なされる。
【００４２】
差動増幅構成要素６２２は、各第１の６４０および第２の６４２の上側トランジスタを互いに並列に有し、第１の６４４および第２の６４６下側トランジスタも互いに並列に、かつ上側トランジスタと直列に有する、左右のブランチ６３８、６３９を含む。図示される実施例では、第１の６４０および第２の６４２の上側トランジスタはｐ型またはＰＭＯＳトランジスタであり、一方第１の６４４および第２の６４６の下側トランジスタはｎ型またはＮＭＯＳトランジスタである。差動増幅器６２２は、第１の上側トランジスタ６４０のドレイン（Ｄ）が第１の下側トランジスタ６４４のドレイン（Ｄ）に動作可能に接続されるように構成される。同様に、第２の上側トランジスタ６４２のドレイン（Ｄ）は第２の下側トランジスタ６４６のドレイン（Ｄ）に動作可能に接続される。加えて、第１の上側および第１の下側トランジスタ６４０、６４４の各ドレインは制御信号（ＣＡＳＣＴＬ）６４７に対応するノード６４５に接続される。さらに、第２の上側トランジスタ６４２のドレインは該トランジスタ６４２のゲートに接続される。下側トランジスタ６４４および６４６のソース（Ｓ）はＮＭＯＳトランジスタ６４８のドレインに接続され、そのソースはアースに接続され、そのゲート（Ｇ）はバイアス信号（ＣＡＳ−ＢＩＡＳ）６４９に接続される。上側トランジスタ６４０、６４２の各ソース（Ｓ）は、パワーダウン（ＰＤ）トランジスタ６３２のドレイン（Ｄ）に動作可能に接続される。上側トランジスタ６４０、６４２のゲートは互いに接続され（従って、第２の上側トランジスタ６４２のドレイン（Ｄ）にも接続）、一方、下側トランジスタ６４４、６４６のゲート（Ｇ）はそれぞれ、電圧レベルＣＡＳＲＥＦ６５０およびＣＡＳＦＢ６５１に接続される。
【００４３】
ビットライン６０８におけるパワーダウントランジスタ６３４のドレインは、ビットライン経路６２６におけるビットラインＰＭＯＳトランジスタ６５８のソース（Ｓ）に接続される。ビットラインＰＭＯＳトランジスタ６５８のゲート（Ｇ）はノード６４５に、従って制御信号ＣＡＳＣＴＬ６４７に接続される。ビットライン経路ＰＭＯＳ６５８のドレイン（Ｄ）はノード６６０に接続され、ノード６６０ではＤＡＴＡＢ６６１の電圧レベルが存在する。ビットライン経路ＰＭＯＳ６５８のドレイン（Ｄ）はさらに、下方でメモリセル６０４の活性ドレイン（Ｄ）６１０に接続する。種々の素子６６２（例えば、抵抗器、トランジスタなど）が、ノード６６０とメモリセル６０４のドレイン（Ｄ）６１０間のビットライン経路６２６において図示され、ビットライン復号経路６２６内に発生する寄生動作を表す。ビットライン寄生は、ビットライン経路を流れる電流Ｉｃｏｒｅ６１２の関数として、ビットライン経路６２６に沿って電圧降下を起こす、関連付けられた抵抗（Ｒｐ）を生成することは理解されるであろう。Ｒｐにおける電圧降下を考えると、コアメモリセル６０４の活性ドレイン（Ｄ）６１０における電圧（Ｖｄ）は、ＤＡＴＡＢ６６１における電圧からビットライン寄生Ｒｐの抵抗×Ｉｃｏｒｅ６１２を引いた電圧に等しい。この低減したドレイン電圧は、例えば、そのドレインにＤＡＴＡＢ６６１が印加される
基準セルに対して比較が行われるなど、ドレイン電圧（Ｖｄ）が実質的にＤＡＴＡＢ６６１に等しいと予測されて不正確なデータ読み取りを引き起こし得る。
【００４４】
出力ステージ６３０のパワーダウントランジスタ６３６のドレイン（Ｄ）は、ｐ型またはＰＭＯＳトランジスタ６６６のソース（Ｓ）に接続され、トランジスタ６６６のドレイン（Ｄ）はゲイン抵抗器Ｒｇａｉｎ６６７の一方の端に接続され、他方の端はアースに接続される。トランジスタ６６６のゲート（Ｇ）は、ビットラインＰＭＯＳトランジスタ６５８のゲート（Ｇ）に接続され、従って制御信号ＣＡＳＣＴＬ６４７に接続される。一例として、Ｒｇａｉｎ６６７は約１５０００から約３００００オームの間の値を有し得る。回路６００の出力は、トランジスタ６６６のドレイン（Ｄ）とゲイン抵抗器６６７の第１の端の間に位置するノード６６８でタップオフされ得る。回路の出力はビットライン６０８とメモリセル６０４を流れる電流Ｉｃｏｒｅ６１２の関数である。このコア電流６１２は、それ自身は、メモリセル６０４、より詳細にはセルの左半分−図示される実施例では−位置６０６に蓄積される電荷量、ならびに読み取り動作時におけるセル６００のドレイン（Ｄ）６１０およびゲート（Ｇ）６２０の各電圧ＶｄおよびＶｇの関数である。回路６００の出力は、検知増幅器（図示せず）への入力（ＳＡＩＮ）６６９として使用され得、この検知増幅器は位置６０６に蓄積される電荷のレベルに関して決定を下す際に入力６６９を使用し得る。
【００４５】
電流補償フィードバック構成要素６２４は左右ブランチ６７０、６７１を含み、左ブランチは上側抵抗器Ｒ１６７２と下側ＮＭＯＳトランジスタ６７３とを含み、右ブランチは上側ＰＭＯＳトランジスタ６７４と下側ＮＭＯＳトランジスタ６７５とを含む。上側ＰＭＯＳトランジスタ６７４のソース（Ｓ）はパワーダウントランジスタ６３２のドレイン（Ｄ）に動作可能に接続される。上側ＰＭＯＳトランジスタ６７４のドレイン（Ｄ）は、下側ＮＭＯＳトランジスタ６７５のドレイン（Ｄ）に接続される。下側ＮＭＯＳトランジスタ６７３、６７５の各ソース（Ｓ）は、フィードバッククランプ装置として機能するＮＭＯＳトランジスタ６２８のドレイン（Ｄ）に動作可能に接続される。ＮＭＯＳトランジスタ６２８のソース（Ｓ）はアースに接続され、一方トランジスタ６２８のゲート（Ｇ）はバイアス信号（ＣＡＳ−ＢＩＡＬ）６４９に接続される。ＮＭＯＳトランジスタ６７５のゲートはそのトランジスタ６７５のドレイン（Ｄ）に接続し戻され、ならびにＮＭＯＳトランジスタ６７３のゲートに接続される。下側トランジスタ６７３のドレイン（Ｄ）は、トランジスタ６４６のゲート（Ｇ）、従って電圧レベルＣＡＳＦＢ６５１に接続されるノード６７７を介して抵抗器Ｒ１６７２の第１の端に接続される。抵抗器Ｒ１６７２の第２の端は、電圧レベルＤＡＴＡＢ６６１に接続される。同様に、上側ＰＭＯＳトランジスタ６７４のゲート（Ｇ）は、制御信号電圧レベルＣＡＳＣＴＬ６４７に接続される。
【００４６】
回路６００の動作に関しては、電流補償フィードバック構成要素６２４が、ビットライン寄生６６２における（例えば、Ｒｐゆえの）降下、従ってドレイン電圧Ｖｄに影響を及ぼす、ビットライン復号経路６２６における電流Ｉｃｏｒｅ６１２の変化に応答して活性ドレイン６１０の電圧Ｖｄを調整するように機能する。このように、ドレイン電圧Ｖｄはビットライン電流Ｉｃｏｒｅ６１２の変化に関わらず、この電圧が基準セルのドレイン電圧に「一致する」ように所望のレベルに維持され得る。このように、読み取り誤差およびマージン損失を軽減するための理想的な電圧条件のもとで、コアおよび基準メモリセルが比較され得る。
【００４７】
より詳細には、ビットライントランジスタ６５８のゲート（Ｇ）に与えられる制御信号ＣＡＳＣＴＬ６４７は、電流補償フィードバック構成要素６２４の上側トランジスタ６７４のゲート（Ｇ）にも与えられるので、同じ電流がこれらの装置６５８および６７４に流れる（これらの装置が同じサイズであると仮定する）。また、これらの同じバイアス条件により、これらの装置は１対２、１対４などの所望の比率を得る大きさにすることも可能
である。このように、電流補償フィードバックネットワーク６２４の右ブランチ６７１は、ビットライン経路における電流の比率である電流６８０、またはｋＩｃｏｒｅを有する。ここで、ｋはその比率を表す。
【００４８】
電流補償フィードバック構成要素６２４の右ブランチ６７１の一番下のトランジスタ６７５は、左ブランチ６７０の一番下のトランジスタ６７３と電流ミラーを形成する。このように、右ブランチ６７１における電流６８０は左ブランチ６７０に、従って抵抗器６７２を介して反映される。Ｒ１６７２を流れる電流は、ビットライン経路を流れる電流の比率、またはｋＩｃｏｒｅであるので、ノード６７７で見られる電圧は、抵抗器６７２の第２の端に接続されるＤＡＴＡＢ電圧６６１からＲ１で降下された電圧を引いたものに等しく、ここではこの電圧降下はＲ１×ｋＩｃｏｒｅに等しい。従って、ビットライン経路６２６を流れる電流Ｉｃｏｒｅ６１２が増加するにつれて、Ｒ１を流れる電流も増加し、Ｒ１での電圧降下を増加させ、これによりノード６７７の電圧が低下する。ノード６７７における低下された電圧は、差動増幅構成要素６２２におけるトランジスタ６４６に反映して戻される。その結果、差動増幅構成要素６２２は、左右ブランチ６３８、６３９におけるバランスを保とうとして、ノード６４５のＣＡＳＣＴＬ電圧６４７を下げることになる。ＣＡＳＣＴＬ６４７を低下させることにより、ＣＡＳＣＴＬ６４７はゲート（Ｇ）に印加されるためビットライン経路６２６におけるＰＭＯＳ装置６５８をさらにＯＮにし、従って該装置６５８のゲートとソース間のバイアスが増加する。これにより、ＰＭＯＳ装置６５８はむしろショートとして動作し、よってこれにかかる電圧降下を低減させ、Ｖｃｃ６１６に大幅にさらすことによってノード６６０のＤＡＴＡＢ６６１がＶｃｃにより近くなるように引き上げられる。従って、補償構成要素６２４および差動増幅構成要素６２２は、Ｉｃｏｒｅ６１２が増加すると、ノード６６０のＤＡＴＡＢ電圧６６１を増加させ、これは、ビットライン寄生での降下を補償し、活性ドレイン６１０の電圧Ｖｄが実質的に一定に保持されることを可能とする。
【００４９】
フィードバッククランプ装置６２８は、電流補償フィードバック構成要素６２４から発生し得る正のフィードバックを軽減し、この場合、ノード６６０におけるＤＡＴＡＢ電圧６６１を増加させること自体がビットライン復号経路６２６における電流Ｉｃｏｒｅ６１２の増加をもたらし得る。フィードバッククランプ装置６２８は正のフィードバックの程度を制限して、補償量を制御し得る。より詳細には、フィードバッククランプ装置６２８のゲート（Ｇ）に印加されるバイアス電圧ＣＡＳ−ＢＩＡＳ６４９（典型的には、バイアス生成回路から生成される）は装置６２８を流れ得る最大電流を設定し、これにより電流補償フィードバック構成要素６２４の左右ブランチ６７０、６７１を流れ得る電流量を制限する。左ブランチ６７０を通り得る電流量を制限することにより、ノード６７７においてどの位低いＣＡＳＦＢ６５１が通るかを規制する。これは、ノード６７７のＣＡＳＦＢ電圧６５１が抵抗器６７２の第２の端におけるＤＡＴＡＢ６６１の電圧レベルから左ブランチの電流６８０×Ｒ１を引いたものに等しいからである。ＣＡＳＦＢ６５１に対してより低い制限を規定することにより、どの位低いＣＡＳＣＴＬ６４７を通し得るかを制限し、ゆえに活性補償時において、ビットライン経路６２６におけるＤＡＴＡＢ６６１をどの位上げるか、または増加させるかを制限する。本明細書の考察では、ＤＡＴＡＢ６６１の増加、従って活性ドレイン６１０の電圧Ｖｄの増加を含むが、該ＤＡＴＡＢ６６１、従ってドレイン電圧Ｖｄは同様に、本発明の１つ以上の態様により減少させ得ることが理解されるであろう。
【００５０】
ドレイン電圧Ｖｄは概ね、可能な限りＣＡＳＲＥＦ６５０に近づくように規制されることが理解されるであろう（例えば、基準セルのドレイン電圧もまた概ねＣＡＳＲＥＦに維持されるので）。一例として、ビットライン寄生での降下を補償するのに必要な電位をＶｃｏｍｐと表し得る。ビットラインに電流が流れていない場合、Ｖｃｏｍｐは０であり、ノード６６０（ならびにコアセルドレイン（ノード６１０））はＣＡＳＲＥＦに規制され
る。但し、正の電流がコアセルにより引かれると、ノード６６０のＤＡＴＡＢ６６１は、コアドレイン（ノード６１０）が尚ＣＡＳＲＥＦに規制されるように、Ｖｃｏｍｐにより上にシフトされる。比率Ｖｃｏｍｐ／Ｉｃｏｒｅは回路の補償インピーダンスとして定義され得る。好適には、補償インピーダンスは、ＤＡＴＡＢノード６６０で見られるビットライン寄生に等しい。電流ミラー因子ｋと抵抗値Ｒ１の値は所望の補償インピーダンスを設定するように選択されることは理解されるだろう。さらに、回路のフィードバックを統治することにより、フィードバッククランプ装置６２８はＶｃｏｍｐの天井値を効果的に設定する。また、本発明の１つ以上の態様は、フラッシュメモリおよび／または仮想接地アーキテクチャの適用を超えて適用可能であることが理解されるであろう。規制された検知ノード（本実施例ではＤＡＴＡＢ）を必要とする任意の電流検知の用途に使用可能であろう。
【００５１】
図７は図６に提示されるものと同様であるが、活性ドレイン６１０における電圧Ｖｄではなく、保護（Ｐ）ノードにおける電圧Ｖｐを規制するための別の例示的回路配置７００を図示する概略図である。但し、保護ノード７１０が、読み取られているメモリセル６０４のドレイン６１０に隣接して位置付けられて、サイドリーク電流７１３を軽減しているが、かかるリーク電流は、読み取り動作を行うためにドレイン電圧Ｖｄが増加するにつれて、ドレイン６１０とこのノード７１０との間で発生し得る。図７に図示される構成要素、素子、部品などの多くは図６と同様であるので、同じ参照文字で呼ばれる。これらの同様の構成要素、素子、部品などは、図６の対応物と同様に動作するので、簡潔さを期すために、図７に関しては改めて論じない。
【００５２】
ドレイン６１０とノード７１０との間のサイドリーク電流７１３を軽減するために、ノード７１０の電圧Ｖｄは、ドレイン６１０における電位電圧Ｖｄと実質的に等しい電圧電位Ｖｐに設定される。このように、電流はドレイン６１０からノード７１０またはその反対に「リーク」させないようにされている。それにもかかわらず、このノード７１０における電圧レベルＶｐは、下で保護ノード７１０へと繋がるプレアンプ経路７２６における寄生７６２での電圧降下に影響され得る。より詳細には、保護ノード７１０における電圧Ｖｐはノード７６０に存在するプレアンプ（ＰＲＥ）７６１電圧レベルに概ね等しい。しかしながら、ノード７６０とノード７１０との間に位置する寄生７６２は、関連付けられた抵抗Ｒｐを有し、電流Ｉｐ７１２がプレアンプ経路７２６を流れる際にこの抵抗で電圧降下が発生する。従って、ノード７１０における電圧Ｖｐは、ＰＲＥ７１３電圧レベルからＲｐの降下×Ｉｐを引いたものに等しい。ドレイン６１０およびノード７１０が異なる電位を有しうるので、７１０における電圧Ｖｐの変化がサイドリーク電流７１３に繋がり得ることが理解できる。従って、電流補償フィードバック構成要素６２４は、Ｉｐの変動（ａｃおよびｄｃ両方）に関係なく、保護ノード電圧Ｖｐを所望レベルに（例えば、Ｖｄまたはその付近）維持するように機能する。
【００５３】
図６における回路６００の動作と同様に、プレアンプ経路７２６におけるＰＭＯＳトランジスタ７５８のゲート（Ｇ）に印加される制御信号ＰＲＥＣＴＬ７４７は、図７に描かれる配置７００における電流補償フィードバック構成要素６２４の上側トランジスタ６７４のゲート（Ｇ）にも印加される。このように、等しい電流がトランジスタ装置７５８および６７４を流れる。これにより、電流補償フィードバック構成要素６２４の右ブランチ６７１に、プレアンプ経路７２６を流れる電流Ｉｐ７１２の比率である電流７８０が発生する。この電流７８０は、ｋＩｐと等しく、ｋは比率を表し、またｋはトランジスタ７５８と６７４の相対サイズ決定の関数である。この電流７８０はその後電流補償フィードバック構成要素６２４の左ブランチ６７０上に反映されて、電流ｋＩｐ７８０が増加（従って、プレアンプ電流Ｉｐの増加の関数として）するにつれて、ノード６７７における電圧レベルＰＲＥＦＢ７５１が低下する。ノード６７７の電圧は、抵抗器Ｒ１の第２の端に印加されるＰＲＥ電圧７６１から、Ｒ１×ｋＩｐに等しいこの抵抗器６７２での降下を引い
たものに等しいので、Ｉｐが増加するにつれてＰＲＥＦＢ７５１は低下する。
【００５４】
ＰＲＥＦＢ７５１の低下により、差動増幅構成要素６２２は左右ブランチ６３８、６３９のバランスを保とうとするので、ＰＲＥＣＴＬ７４７のレベルが低下する。ＰＲＥＣＴＬ７４７が装置７５８のゲート（Ｇ）に印加され、従って装置７５８上のゲートとソース間のバイアスが増加するので、ＰＲＥＣＴＬ７４７が低減することによりプレアンプ経路７２６のＰＭＯＳ装置７５８はさらにＯＮとなる。これはＰＭＯＳ装置７５８がショートしたように見せ、これにより装置７５８での電圧降下は低減され、ノード７６０におけるＰＲＥ７６１が基準電圧Ｖｃｃ６１６近くまで引き上げ可能となる。従って、この配置７００における補償構成要素６２４および差動増幅構成要素６２２は、Ｉｐ７１２が増加するとノード７６０のＲＥＦ電圧７６１を増加させ、これにより、プレアンプ寄生での降下を補償し、保護ノード７１０における電圧Ｖｐが実質的に一定（例えば、ドレイン電圧Ｖｄおよびこの付近）に保たれることを可能とし、ドレイン６１０と保護ノード７１０間のサイドリーク電流７１３を軽減する。
【００５５】
トランジスタ６２８は、電流補償フィードバック構成要素６２４に流れ得る電流量７８０、従ってＰＲＥＦＢ７５１およびＰＲＥＣＴＬ７４７が低下させられて、それによりＰＲＥ７６１およびＶｐが増加し得る程度を制限することにより、回路７００のフィードバッククランプ装置として同様に作用する。ＮＭＯＳトランジスタ７９０は、差動増幅構成要素６２２の出力ステージにバイアスをかけるように機能することは理解されるであろう。本明細書では単一の保護ノード７１０について論じられているが、任意の適切な数のこのような保護ノードがメモリセル付近に位置付けられてリーク電流を軽減し得、本明細書で説明されるようにこのような他の保護ノードにおける各電圧が同様に比較的一定に維持され得ることも理解されるであろう。
【００５６】
図８では、ブロック図で共通ソース型構成を有する本発明の１つ以上の態様に係る例示的補償回路８００の簡単な概略を示す。その負および正の入力端子においてそれぞれ、ＣＡＳＲＥＦ６５０およびＣＡＳＦＢ６５１信号を受信するように構成されるオペアンプ８０２が含まれる。オペアンプ８０２の出力は、ＰＭＯＳトランジスタ６５８、６７４の各ゲート（Ｇ）に接続され、それらのソース（Ｓ）は供給電圧Ｖｃｃ６１６に接続される。トランジスタ６５８のドレイン（Ｄ）はノード６６０に接続され、ノード６６０はさらに抵抗器Ｒｐの第１の端に接続され、抵抗器Ｒｐはコア電流Ｉｃｏｒｅ６１２が流れるビットライン経路６２６における寄生の抵抗をモデルとしている。抵抗Ｒｐの第２の端は、コアメモリセル（図示せず）のドレイン（Ｄ）６１０に接続される。加えて、ＤＡＴＡＢ６６０の電圧レベルは、ノード６６０から電流補償フィードバック構成要素６２４に与えられる。
【００５７】
トランジスタ６７４のドレイン（Ｄ）も電流補償フィードバック構成要素６２４に接続され、電流６８０がトランジスタ６２４から電流補償フィードバック構成要素６２４内に送られる。この電流６８０はｋ×Ｉｃｏｒｅに等しく、ｋはトランジスタ６５８および６７４の相対サイズから導出される比率である。電流補償フィードバック構成要素は、ＤＡＴＡＢ電圧とビットラインを流れる電流をサンプリングする。その後、これらの２つの情報を使用して、電流補償ＤＡＴＡＢ電圧（ＣＡＳＦＢ）を生成する。従って、ＣＡＳＲＥＦ６５０およびＣＡＳＦＢ６５１の各レベルに依存して、トランジスタ６５８のゲートは激しく駆動されて、ＤＡＴＡＢ６６０のレベルを上昇させ、電流補償する。
【００５８】
図９は同様に、本発明の１つ以上の態様に係る例示的補償回路９００の簡単な概略を図示し、回路９００はソースフォロワ型構成を有する。図８と同様に、ＣＡＳＲＥＦ６５０およびＣＡＳＦＢ６５１信号を受信するように構成されるオペアンプ９０２が含まれる。但し、これらの信号はそれぞれオペアンプの正および負の入力端子で受信される。オペア
ンプの出力は、ＮＭＯＳトランジスタ９０４のゲート（Ｇ）に接続され、ＮＭＯＳトランジスタ９０４のソース（Ｓ）はノード６６０に接続され、ドレイン（Ｄ）はＰＭＯＳトランジスタ９０６のドレイン（Ｄ）に接続される。ノード６６０は、抵抗器Ｒ１を介してコアメモリセル（図示せず）のドレイン（Ｄ）６１０に接続され、コア電流Ｉｃｏｒｅ６１２がそこを流れる。
【００５９】
ＤＡＴＡＢ６６１の電圧レベルは、ノード６６０から電流補償フィードバック構成要素６２４内に送られる。ＰＭＯＳ装置９０６のゲート（Ｇ）はＰＭＯＳトランジスタ６７４のゲート（Ｇ）に接続されるとともに、装置９０６のドレイン（Ｄ）に接続されて戻される。トランジスタ９０６および６７４の各ソース（Ｓ）は供給電圧Ｖｃｃ６１６に接続される。トランジスタ６７４のドレイン（Ｄ）は電流補償フィードバック構成要素６２４に接続されて、ビットライン経路６２６における電流６１２の比率である電流６８０を与える。より詳細には、電流６８９はｋ×Ｉｃｏｒｅに等しく、ｋはトランジスタ９０６および６７４の相対サイズの関数である比率である。従って、ＣＡＳＲＥＦおよびＣＡＳＦＢの値に依存して、トランジスタ９０４、９０６および６７４は、電流ｋＩｃｏｒｅ６８０と電圧レベルＤＡＴＡＢ６６１とが電流補償フィードバック構成要素６２４に与えられて、電流補償フィードバック構成要素がそれに応答する電流補償されたＤＡＴＡＢ電圧を生成するように駆動される。図８および図９の回路８００および９００はそれぞれ、ＣＡＳＲＥＦおよびＣＡＳＦＢ信号、およびコア電流などに関して論じられているが、回路はそれによって限定されないことは理解されるであろう。例えば、回路配置８００および９００は、図７に図示されるような保護ノードＰならびに任意の他の適切な型の回路への適用が可能であろう。
【００６０】
本発明は１つ以上の実施に関して示され、説明されたが、本明細書および添付図面を読んで理解することにより同等の変更および変形が当業者に生じるであろう。本発明はかかる変形および変更をすべて含む。上記の構成要素（アセンブリ、装置、回路など）により行われる種々の機能に関して、かかる構成要素を説明するのに使用される用語（「手段」の言及を含む）は他の指摘がない限り、たとえ本発明の本明細書にて図示された例示的実施における機能を行う開示された構造と構造的に均等でなかったとしても、説明される構成要素の特定機能を行う任意の構成要素（すなわち、機能的に均等物）に対応することを意図する。加えて、本発明の特定の特徴はいくつかの実施のうちの１つだけに対して開示されているかもしれないが、かかる特徴は任意の所与または特定の用途に所望および有益であり得る場合に応じて、他の実施の１つ以上の他の特徴と組み合わせ得る。さらには、用語「含む（ｉｎｃｌｕｄｅｓ）」「有する（ｈａｖｉｎｇ）（ｈａｓ）」「備える（ｗｉｔｈ）」またはその変形は、詳細な説明または請求項のいずれかにおいて使用される範囲で、かかる用語は、用語「具備する」（ｃｏｍｐｒｉｓｉｎｇ）」と同様に包括的であることを意図する。また、本明細書で使用される用語「例示的な（ｅｘｅｍｐｌａｒｙ）」は、最良というより単に一例を意味する。
【産業上の利用可能性】
【００６１】
産業上の利用可能性
本明細書に開示される電流検知回路アーキテクチャは、データ記憶および検索の分野で使用され、不正または誤った読み取りを軽減し得る。
【図面の簡単な説明】
【００６２】
【図１】メモリアレイの少なくとも一部の上面図である。
【図２】図１の切断線２−２に沿って切断されたものなど、メモリアレイの一部の断面等尺図である。
【図３】デュアルビットメモリセルの断面図である。
【図４】デュアルビットが４つの異なるレベルにプログラム可能である状況を図示したグラフである。
【図５】図１に描かれたアレイの少なくとも一部を含み得るような、メモリコアの一部の概略図である。
【図６】寄生補償を促進する本発明の１つ以上の態様に係る例示的回路を図示する概略図である。
【図７】リーク電流を軽減する保護ノードにおける寄生の補償を促進する、本発明の１つ以上の態様に係る例示的回路を示す概略図である。
【図８】共通ソース型構成を有する、本発明の１つ以上の態様に係る例示的補償回路を図示するハイレベルブロック図である。
【図９】ソースフォロワ型構成を有する、本発明の１つ以上の態様に係る例示的補償回路を図示するハイレベルブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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