(57)【要約】シフトレジスタ回路の夫々の段は、その前の段の出力へ接続された第１の入力Ｒｎ−１と、その段の出力へ第１のクロック電力線電圧Ｐｎを結合する駆動トランジスタＴｄｒｉｖｅと、駆動トランジスタの寄生容量の影響を補償するための補償コンデンサＣ１と、駆動トランジスタのゲートとその段の出力との間に接続された第１のブートストラップコンデンサＣ２と、第１の入力Ｒｎ−１によって制御され、第１のブートストラップコンデンサＣ２を充電するための入力トランジスタＴｉｎ１とを有する。夫々の段は、入力トランジスタＴｉｎ１のゲートと第１の入力Ｒｎ−１との間に接続された第２のブートストラップコンデンサＣ３を有する、その段の二段前の段の出力Ｒｎ−２へ結合された入力部１０を有する。２つのブートストラップコンデンサの使用により、回路は閾値電圧のレベル又は変動に敏感ではなくなり、アモルファスシリコン技術による実施が可能となる。
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【特許請求の範囲】
【請求項１】
複数の段を有するシフトレジスタ回路であって：
その前の段の出力へ接続された第１の入力；
第１のクロック電力線電圧を当該段の出力へ結合するための駆動トランジスタ；
該駆動トランジスタの寄生容量の影響を補償するための補償コンデンサ；
前記駆動トランジスタのゲートと当該段の出力との間に接続された第１のブートストラップコンデンサ；及び
前記第１の入力によって制御され、前記第１のブートストラップコンデンサを充電するための入力トランジスタ，
を各々有し、
夫々の段は、当該段の二段前の段の出力へ結合された入力部を更に有し、
前記入力部は、前記入力トランジスタのゲートと前記第１の入力との間に接続された第２のブートストラップコンデンサを有する、回路。
【請求項２】
夫々の段は、その次の段の出力へ接続された第２の入力を更に有する、請求項１記載の回路。
【請求項３】
前記第２の入力は、前記駆動トランジスタのゲートと低電力線との間に接続されたリセットトランジスタのゲートへ接続される、請求項２記載の回路。
【請求項４】
夫々の段の前記補償コンデンサは、前記駆動トランジスタのゲートと、前記第１の電力線電圧に対して相補的にクロックパルスを有する第２のクロック電力線電圧との間に接続される、請求項１乃至３のうちいずれか一項記載の回路。
【請求項５】
前記入力部は、前記第２のブートストラップコンデンサでトランジスタ閾値電圧を蓄えるための回路素子を有する、請求項１乃至４のうちいずれか一項記載の回路。
【請求項６】
前記入力部は：
当該段の二段前の段の前記出力を前記第１の入力トランジスタのゲートへ供給する第２の入力トランジスタ；及び
前記第２のブートストラップコンデンサに並列に接続される減衰トランジスタであって、該減衰トランジスタの閾値電圧に達するまで前記第２のブートストラップコンデンサでの電圧を減衰させる減衰トランジスタ；
を有する、請求項１乃至５のうちいずれか一項記載の回路。
【請求項７】
前記減衰トランジスタは、前記第１の入力トランジスタと実質的に同じ寸法を有する、請求項６記載の回路。
【請求項８】
前記入力部は、前記第２のブートストラップコンデンサを放電するために、当該段の出力へ接続されたゲートを有するリセットトランジスタを更に有する、請求項１乃至７のうちいずれか一項記載の回路。
【請求項９】
アモルファスシリコン技術により実施される、請求項１乃至８のうちいずれか一項記載の回路。
【請求項１０】
アクティブマトリクス表示画素の配列；及び
請求項１乃至９のうちいずれか一項記載のシフトレジスタ回路を有する行ドライバ回路；
を有するアクティブマトリクス表示装置。
【請求項１１】
アクティブマトリクス液晶表示装置を有する、請求項１０記載のアクティブマトリクス表示装置。
【請求項１２】
多段シフトレジスタ回路出力を発生させる方法であって、
前記シフトレジスタ回路の夫々の段に対して：
入力トランジスタのゲートを充電するよう当該段の二段前の段の出力を用い、第２のブートストラップコンデンサでゲート−ソース間電圧を蓄えるステップ；
閾値電圧が前記第２のブートストラップコンデンサで蓄えられるまで前記第２のブートストラップコンデンサを放電するステップ；
前記入力トランジスタを介して駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するよう当該段の一段前の段の出力を用いるステップ；及び
第１のクロック電力供給線電圧を前記駆動トランジスタを介して当該段の出力へ結合するステップ；
を有する方法。
【請求項１３】
第２のクロック電力供給線電圧を補償コンデンサを介して前記駆動トランジスタのゲートへ結合するステップを更に有し、
前記第１及び第２のクロック電力供給線電圧は相補的にクロックを有する、請求項１２記載の方法。
【請求項１４】
その次の段の出力を用いて前記第１のブートストラップコンデンサをリセットするステップを更に有する、請求項１２又は１３記載の方法。
【請求項１５】
当該段の出力を用いて前記第２のブートストラップコンデンサをリセットするステップを更に有する、請求項１２乃至１４のうちいずれか一項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にアクティブマトリクス表示装置の表示画素へ行電圧を供給するための、シフトレジスタに関する。
【背景技術】
【０００２】
アクティブマトリクス表示装置は、行及び列に配置されており、少なくとも１つの薄膜駆動トランジスタと、表示素子、例えば液晶セルとを各々有する画素の配列を有する。画素の各行は、その行にある画素の薄膜トランジスタのゲートへ接続する行導体を共有する。画素の各列は、画素駆動信号が供給される列導体を共有する。行導体上の信号は、トランジスタがオン又はオフとされるかどうかを決定する。行導体上の高電圧パルスによってトランジスタがオンされる場合には、列導体からの信号は、液晶物質の領域へと伝わることを可能にされ、それによって、その物質の光伝達特性を変更する。
【０００３】
アクティブマトリクス表示装置のフレーム（フィールド）期間は、画素の行が短い時間期間にアドレス指定されることを必要とし、これは、言い換えると、所望の電圧レベルへと液晶物質を充電又は放電するために、トランジスタの電流駆動能力に条件を課す。それらの電流要求を満足するために、薄膜トランジスタへ供給されるゲート電圧は、大きな電圧振幅により変動する必要がある。アモルファスシリコン駆動トランジスタの場合には、この電圧振幅は約３０ボルトでありうる。
【０００４】
行導体における大きな電圧振幅に対する要求は、行ドライバ回路が高電圧部品を用いて実施されることを必要とする。
【０００５】
表示画素の配列の基板と同じ基板上に行ドライバ回路の部品を集積することに大きな関心が持たれてきた。１つの可能性は、画素トランジスタに多結晶シリコンを使用することである。これは、この技術が行ドライバ回路の高電圧回路素子に更に容易に適するためである。アモルファスシリコン技術により表示配列を製造する費用優位性は、その場合には失われる。
【０００６】
従って、アモルファスシリコン技術により実施されうるドライバ回路を提供することに関心が持たれている。アモルファスシリコン・トランジスタの低移動性、及び閾値電圧におけるストレス誘発性の変動は、アモルファスシリコン技術によるドライバ回路の実施に深刻な困難性を与える。
【０００７】
行ドライバ回路は、従来、シフトレジスタ回路として実施され、シフトレジスタ回路は、順に各行導体で行電圧パルスを出力するよう動作する。
【０００８】
本来、シフトレジスタ回路の夫々の段は、クロック高電力線と行導体との間に接続された出力トランジスタを有し、駆動トランジスタは、クロック高電力線へ行導体を結合するようオンされて、行アドレス指定パルスを発生させる。行導体での電圧が（直列接続駆動トランジスタに関わらず）電力線電圧に達することを確実にするために、出力トランジスタの浮遊容量によるブートストラップ効果を利用することが知られる。これは、米国特許６０５２４２６号明細書で論じられる。
【０００９】
この方法における駆動トランジスタの寄生容量の使用に伴う問題は、他の浮遊効果が存在することであり、これらは、同様に、米国特許６０５２４２６号明細書で論じられる。これに対する１つの解決法は、第１の更なるコンデンサを導入することによって浮遊容量の影響を相殺し、且つ、ブートストラップ動作のために設けられた第２の更なるコンデンサを導入することである。
【特許文献１】米国特許６０５２４２６号明細書
【特許文献２】米国特許６０６４７１３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この方法における更なるブートストラップコンデンサを用いるシフトレジスタ回路は、米国特許６０５２４２６号明細書及び米国特許６０６４７１３号明細書で開示される。これらの回路では、出力トランジスタのゲートは、入力トランジスタを介して、前の行の行パルスによって充電される。結果として、出力トランジスタへ印加されうる最大ゲート電圧は、入力トランジスタの閾値電圧に依存する。特に、アモルファスシリコン技術を用いてシフトレジスタ回路を実施する場合に、これは、回路の性能における制限要素となりうる。これは、特に、低温において問題である。これは、ＴＦＴの移動性が、その場合に、その最も低いところにあり、閾値電圧は、その最も高いところにあるためである。
【課題を解決するための手段】
【００１１】
本発明に従って、
複数の段を有するシフトレジスタ回路であって：
その前の段の出力へ接続された第１の入力；
第１のクロック電力線電圧を当該段の出力へ結合するための駆動トランジスタ；
該駆動トランジスタの寄生容量の影響を補償するための補償コンデンサ；
前記駆動トランジスタのゲートと当該段の出力との間に接続された第１のブートストラップコンデンサ；及び
前記第１の入力によって制御され、前記第１のブートストラップコンデンサを充電するための入力トランジスタ，
を各々有し、
夫々の段は、当該段の二段前の段の出力へ結合された入力部を更に有し、
前記入力部は、前記入力トランジスタのゲートと前記第１の入力との間に接続された第２のブートストラップコンデンサを有する、回路が提供される。
【００１２】
この回路配置は、２つのブートストラップコンデンサを用いる。１つは、全電力供給線電圧が出力へ結合されうることを確実にするためであり、他は、その前の段からの全行電圧がゲート充電ステップの間に駆動トランジスタへ入力トランジスタを介して結合されることを確実にするためである。この回路は、２つのプレ充電動作周期、即ち、入力トランジスタのゲートが予め充電される第１の周期と、駆動トランジスタのゲートが予め充電される第２の周期とを有する。これにより、回路は閾値電圧のレベル又は変動に敏感でなくなり、アモルファスシリコン技術による実施が可能となる。
望ましくは、夫々の段は、前記駆動トランジスタのゲートと低電力線との間に接続されたリセットトランジスタのゲートへ接続され、その次の段の出力へ接続された第２の入力を更に有する。このようにして、この回路は２つのプレ充電周期、即ち、１出力周期及びリセット周期を有する。
【００１３】
望ましくは、夫々の段の前記補償コンデンサは、前記駆動トランジスタのゲートと、前記第１の電力線電圧に対して相補的にクロックパルスを有する第２のクロック電力線電圧との間に接続される。この補償コンデンサは、駆動トランジスタの寄生容量の影響を相殺するよう動作する。
【００１４】
望ましくは、前記入力部は、前記第２のブートストラップコンデンサでトランジスタ閾値電圧を蓄えるための回路素子を有する。
【００１５】
例えば、前記入力部は：
当該段の二段前の段の前記出力を前記第１の入力トランジスタのゲートへ供給する第２の入力トランジスタ；及び
前記第２のブートストラップコンデンサに並列に接続される減衰トランジスタであって、該減衰トランジスタの閾値電圧に達するまで前記第２のブートストラップコンデンサでの電圧を減衰させる減衰トランジスタ；
を有しても良い。
【００１６】
望ましくは、前記減衰トランジスタは、前記第１の入力トランジスタへ接続されたゲートを有しており、それらは同じ電圧ストレスを受け、また、前記第１の入力トランジスタと実質的に同じ寸法を有しても良い。このようにして、前記減衰トランジスタは前記入力トランジスタの模型（ｍｏｄｅｌ）として用いられ、前記減衰トランジスタの閾値電圧は前記入力トランジスタの閾値電圧を表すために用いられる。
【００１７】
前記入力部は、前記第２のブートストラップコンデンサを放電するために、当該段の出力へ接続されたゲートを有するリセットトランジスタを更に有する。
【００１８】
本発明のシフトレジスタ回路は、例えばアクティブマトリクス液晶表示装置といった、アクティブマトリクス表示装置の行ドライバ回路での使用に特に適する。
【００１９】
本発明は、また、多段シフトレジスタ回路出力を発生させる方法であって、
前記シフトレジスタ回路の夫々の段に対して：
入力トランジスタのゲートを充電するよう当該段の二段前の段の出力を用い、第２のブートストラップコンデンサでゲート−ソース間電圧を蓄えるステップ；
閾値電圧が前記第２のブートストラップコンデンサで蓄えられるまで前記第２のブートストラップコンデンサを放電するステップ；
前記入力トランジスタを介して駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するよう当該段の一段前の段の出力を用いるステップ；及び
第１のクロック電力供給線電圧を前記駆動トランジスタを介して当該段の出力へ結合するステップ；
を有する方法を提供する。
【００２０】
これは、先に説明された２段階のプレ充電動作を提供する。
【００２１】
先と同じく、前記第１のブートストラップコンデンサは、その次の段の出力を用いてリセットされ、前記第２のブートストラップコンデンサは、当該段の出力を用いてリセットされうる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の例を、添付の図面を参照して詳細に説明する。
【００２３】
図１は、アモルファスシリコン・アクティブマトリクス液晶表示装置（ＡＭＬＣＤ）での使用に適した既知の高インピーダンス・ゲートドライバ回路を示す。示される回路は、多段シフトレジスタの単一の段である。その夫々の段は、行電圧パルスを画素の１行へ供給するために用いられる。同様の回路が米国特許６０５２４２６号明細書に記載されている。
【００２４】
この回路は、クロック電力線Ｐｎと、その段によって制御される行導体Ｒｎとの間に結合された出力駆動トランジスタＴｄｒｉｖｅを有する。クロック電力線（及び相補信号ｉｎｖＰｎ）は二位相信号であり、クロック電力線の周期はシフトレジスタ段の順次動作のタイミングを決定する。
【００２５】
その前の行Ｒｎ−１での行パルスは、ダイオード接続された入力トランジスタＴｉｎを介して出力トランジスタのゲートを充電するために用いられる。第１のコンデンサＣ１は、出力トランジスタと、クロック電力線Ｐｎへ相補信号を送る制御線との間に接続される。コンデンサＣ１の目的は、出力トランジスタの内部寄生容量の影響をオフセットすることである。
【００２６】
更なるブートストラップコンデンサＣ２は、出力トランジスタのゲートと行導体（即ち、その段の出力）との間に設けられる。
【００２７】
当該段は、また、その次の行Ｒｎ＋１での行パルスによって制御される。次の行Ｒｎ＋１での行パルスは、出力トランジスタのゲート電圧をプルダウンすることによって当該段をオフとするために用いられる。次の行Ｒｎ＋１での行パルスは、次の行導体信号に結合された入力トランジスタＴｒ（ｎ＋１）を介して出力トランジスタのゲートへ供給される。
【００２８】
この回路は、また、最初に回路に電力を供給する際に用いられる２つのリセットトランジスタＴｒ−ｎ及びＴｒ−ｒを有する。
【００２９】
動作において、入力トランジスタＴｉｎは、前の行パルスの間に出力トランジスタのゲートを充電する。この前の行パルスの間に、電力線Ｐｎは低電位であり、逆相電力線ｉｎｖＰｎは高電位である。出力トランジスタは前の行パルスによってオンとされるが、電力線Ｐｎが低電位であるから、当該段の出力は低電位のままである。
【００３０】
この充電段階の間に、ブートストラップコンデンサＣ２は、（入力トランジスタＴｉｎの閾値電圧を差し引いた）行電圧パルスへと充電される。
【００３１】
次のクロック周期の間に、クロック信号Ｐｎは高電位であり、この電圧増加は、出力トランジスタを介して行導体Ｒｎでの出力電圧をプルアップする。ブートストラップコンデンサＣ２の効果は、クロック信号Ｐｎの全電圧レベルが行導体Ｒｎへと送られることを確実にするようゲート電圧を増大させることである。トランジスタＴｒ（ｎ＋１）は、その後、次の行パルスの間に出力トランジスタのゲート電圧ノードをリセットする。
【００３２】
遊休状態では、第１の更なるコンデンサＣ１による逆相電力線ｉｎＰｎの結合は、出力トランジスタＴｄｒｉｖｅがＰｎからパルスを受ける場合に、出力トランジスタのゲートがオンすることを防ぐよう設計される。
【００３３】
上述された回路動作は、当業者には知られている。
【００３４】
上述されたように、図１の回路の動作の１つの制限は、前の行パルスのタイミングの間の出力トランジスタのゲートの充電が入力トランジスタＴｉｎの閾値電圧に依存することである。アモルファスシリコン・トランジスタにとって、この閾値電圧は重要であり、更に、温度及び時間の経過により極めて変化しうる。
【００３５】
本発明は、当該段の二段前の段の出力へ結合された更なる入力部を設ける。この入力部は、入力トランジスタのゲートと第１の入力との間に接続された第２のブートストラップコンデンサを有し、駆動トランジスタのゲートの充電の際に入力トランジスタの閾値電圧の影響を相殺するよう動作する。
【００３６】
図２は、本発明のシフトレジスタ回路の一段を示す。
【００３７】
この回路は、第２のブートストラップコンデンサＣ３へＴＦＴ閾値電圧をサンプリングするために用いられるプレ充電回路１０を有する。これは、その場合に、入力トランジスタの閾値電圧に関わらず駆動トランジスタのゲート電圧の良好な充電を得られるように、入力ＴＦＴ  Ｔｉｎをブートするために用いられる。次に、行回路は、入力ＴＦＴ  Ｔｉｎがドリフトしないように、Ｃ３での充電をリセットする。図２の回路の他の部分は、図１と同じであり、これらの構成要素の説明については繰り返さない。
【００３８】
プレ充電回路１０は、示される段の二段前の段の出力Ｒｎ−２へ接続された入力を有する。この出力Ｒｎ−２は、第２の入力トランジスタＴｉｎ２を介して第１の入力トランジスタＴｉｎ１のゲートへ結合される。
【００３９】
第２のブートストラップコンデンサＣ３は、第１の入力トランジスタＴｉｎ１のゲートと、前の段Ｒｎ−１の出力との間に接続されている。
【００４０】
減衰トランジスタＴｄｅｃａｙは、第２のブートストラップコンデンサＣ３に並列に接続され、ダイオード接続されている。減衰トランジスタのゲートは第１の入力トランジスタＴｉｎ１のゲートへ接続されており、それらは同じ電圧ストレスを受ける。望ましくは、減衰トランジスタは、また、第１の入力トランジスタＴｉｎ１と実質的に同じ寸法を有する。
【００４１】
プレ充電部１０は、第２のブートストラップコンデンサＣ３を放電するために、その段Ｒｎの出力へ接続されたゲートを有するリセットトランジスタＴｒ（ｎ）を有する。
【００４２】
動作において、現在の行の２つ前の行Ｒｎ−２の行パルスは、第２の入力トランジスタＴｉｎ２を介して第１の入力トランジスタＴｉｎ１のゲート及び第２のブートストラップコンデンサＣ３を充電するために用いられる。
【００４３】
行ｎ−２が低電位になると、減衰トランジスタＴｄｅｃａｙは、第２のブートストラップコンデンサＣ３の両端の電圧をほぼＴＦＴ閾値電圧へと減衰させる。遅延トランジスタＴｄｅｃａｙ及び第１の入力トランジスタＴｉｎ１は常に同じゲートバイアスを受けるので、如何なる閾値電圧ドリフトが生じた場合にも、それらは同じ閾値電圧を示す。
【００４４】
行ｎ−１が高電位になると、第１の入力トランジスタＴｉｎ１のゲートは、駆動トランジスタＴｄｒｉｖｅのゲートの良好な充電を得られるように、第２のブートストラップコンデンサＣ３によってブートされる。
【００４５】
行ｎ−１が低電位になる場合に、その電圧が閾値に近くなると共に電荷はＴｉｎ１を介して取り除かれない。代わりに、行が高電位になると、放電トランジスタＴｒ（ｎ）は、第２のブートストラップコンデンサＣ３の両端の電圧を放電して、第１の入力トランジスタＴｉｎ１を完全にオフとする。
【００４６】
その後、回路動作は、図１の既知の回路と同じく続く。
【００４７】
リセットトランジスタＴｒ（ｎ）は、（図示される）低電圧線Ｖｏｆｆへ接続されたその低電位側に置かれても良く、あるいは、それは前の行ｎ−１へ接続されても良い。
【００４８】
図３は、当該回路の動作のタイミングを概略的に説明するために用いられる。そのプロットは、クロック電力供給線電圧、第１の入力トランジスタＴｉｎ１のゲート電圧、駆動トランジスタＴｄｒｉｖｅのゲート電圧、及び出力Ｒｎを示す。
【００４９】
２つ前の段のタイミングｎ−２の間に、第２のブートストラップコンデンサＣ３は、予め充電される。この相の終了時に、コンデンサが閾値電圧を蓄えるまで電圧は降下する。第２のブートストラップコンデンサにおける電圧のこのような減衰は、出力パルスｎ−１の入力トランジスタへの印加の間続き、行ｎ−１の出力パルスの終了によって、第２のブートストラップコンデンサの両端の電圧は、閾値補償が入力トランジスタにとって有効であるように閾値電圧まで減衰し、全行電圧が第１のブートストラップコンデンサを充電するために用いられる。
【００５０】
段ｎ−１の間に、段ｎ−１の出力は、第１の入力トランジスタＴｉｎ１を駆動するゲート電圧を導き出すよう第２のブートストラップコンデンサの電圧へ容量的に加えられる。
【００５１】
段ｎ−１の間に、第１のブートストラップコンデンサＣ２は、また、駆動トランジスタのゲートに関してプロットから明らかであるように、充電される。
【００５２】
段ｎの間に、クロック電力供給線電圧Ｐｎは、駆動トランジスタＴｄｒｉｖｅのゲート電圧を導き出すよう第１のブートストラップコンデンサＣ２の電圧へ加えられる。
【００５３】
周期ｎの開始は、Ｒｎによって制御されるリセットトランジスタＴｒ（ｎ）を介して第２のブートストラップコンデンサＣ３を放電するために用いられる。
【００５４】
本発明の回路は、アクティブマトリクス液晶表示装置の行ドライバ回路での使用に特に適する。
【００５５】
図４は、アクティブマトリクス液晶表示装置用の従来の画素構造を示す。この表示装置は、行及び列での画素の配列として配置されている。画素の夫々の行は共通行導体１１を共有し、画素の夫々の列は共通列導体１２を共有する。夫々の画素は、薄膜トランジスタ１４と、列導体１２と共通電極１８との間に直列に配置された液晶セル１６とを有する。トランジスタ１４は、上述されたように、行導体１１に供給される信号によってオン及びオフを切り替えられる。夫々の画素は、一方の端子２２で次の行電極へ、前の行電極へ、あるいは別のコンデンサ電極へ接続される蓄積コンデンサ２０を更に有する。このコンデンサ２０は、トランジスタ１４がオフとされた後に信号が液晶セル１６の両端で保持されるように、駆動電圧を蓄える。
【００５６】
必要とされるグレーレベルを得るよう所望の電圧へと液晶セル１６を駆動するために、適切な信号が、行導体１１での行アドレス指定パルスと同期して列導体１２に供給される。この行アドレス指定パルスは、薄膜トランジスタ１４をオンとし、それによって列導体１２が液晶セル１６を所望の電圧へ充電し、更に蓄積コンデンサ２０を同じ電圧へ充電することを可能にする。行アドレス指定パルスの終了時に、トランジスタ１４はオフとされ、蓄積コンデンサ２０は、他の行がアドレス指定されている際にセル１６の両端の電圧を保持する。蓄積コンデンサ２０は、液晶漏れの影響を低減し、液晶セル容量に依存する電圧によって引き起こされる画素容量の百分率変化を減少させる。
【００５７】
行は、全ての行が１つのフレーム期間にアドレス指定されるように順次アドレス指定され、次のフレーム期間にリフレッシュされる。
【００５８】
図５に示されるように、表示画素の配列３４へ、行アドレス指定信号は行ドライバ回路３０によって供給され、画素駆動信号は列アドレス指定回路３２によって供給される。本発明の回路は、行ドライバ回路での使用に適し、アモルファスシリコン技術により製造される。その場合に、回路素子は、アクティブマトリクス表示装置の基板上に集積されうる。
【００５９】
本発明の回路は、低温での一層より良い動作と、より幅広いプロセスマージンとをもたらす。これは、その場合に、（全て小さい）余分なＴＦＴが含まれるにも関わらず、より低い電力と、より小さい回路設計とをもたらすように、より小さな構成要素が所定の用途に用いられることを可能にするために用いられうる。
【００６０】
前出の例で、次の段によって制御されるリセットトランジスタＴｒ（ｎ＋１）は、駆動トランジスタのゲートと低電力線との間に接続されている。それは、代わりに、駆動トランジスタのゲートと行出力との間、即ち、第１のブートストラップコンデンサＣ２の両端に接続されても良い。更に、このリセットトランジスタは、例えば、（（ｎ＋（クロック相の数）−１）までの）段ｎ＋２、ｎ＋３などの異なる出力段の出力へ接続されても良い。
【００６１】
入力部のリセットトランジスタＴｒ（ｎ）は、第１の入力トランジスタＴｉｎ１のゲートと低電力線Ｖｏｆｆとの間に接続されるように例では示される。代わりに、それは、第１の入力トランジスタＴｉｎ１のゲートと前の行出力ｎ−１との間、即ち、第２のブートストラップコンデンサＣ３の両端に接続されても良い。このリセットトランジスタのゲートは、また、例えば、段ｎ＋１、ｎ＋２などの異なる出力段の出力へ接続されても良い。当該回路は、また、全くリセットトランジスタを用いずに機能することもできる。
【００６２】
以上、詳細に記載される特定の回路に関して多数の変形例が存在することは明らかであり、多数の他の変形が当業者に知られうる。
【図面の簡単な説明】
【００６３】
【図１】既知のシフトレジスタ回路を示す。
【図２】本発明のシフトレジスタ回路を示す。
【図３】本発明の表示装置を示す。
【図４】アクティブマトリクス液晶表示装置に係る既知の画素構造の一例を示す。
【図５】本発明の回路が使用されうるところの行列ドライバ回路を含む表示装置を示す。
【図１】
2008508654.tif 000003
【図２】
2008508654.tif 000004
【図３】
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【図４】
2008508654.tif 000006
【図５】
2008508654.tif 000007
【国際調査報告】
2008508654.tif 000008
2008508654.tif 000009