(57)【要約】  データ信号からクロックを修正するために使用される位相検出器と方法（２００）を提供する。位相検出器が位相修正信号をクロック信号生成器（２０６）に供給する。位相修正信号は、所定のデータサンプルパターンが観察された場合にのみ生成される。特に、所定のデータサンプルパターンは、１からゼロへの遷移が望ましい。ゼロから１への遷移は、遷移が発生しても、有効な位相更新出力信号を供給しない。他の実施例においては、所定のデータサンプルパターンは、追加のロジック１サンプルに先導される、１からゼロへの遷移が好ましい。
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【特許請求の範囲】
【請求項１】
位相修正信号をクロック信号生成器に供給する装置であって、
ローカルクロック信号に応答して、記号レートの２倍で信号サンプルを供給するデータ信号サンプラーであって、該信号サンプルは、記号周期によって分離された少なくとも第１の信号サンプルと第２の信号サンプルと、該第１の信号サンプルと第２の信号サンプルとの間に発生する介在信号サンプルと、からなる、前記データ信号サンプラーと、
該第１の信号サンプル、第２の信号サンプルおよび介在信号サンプルを処理して、１）所定の信号遷移の発生を識別して、識別されたならば、２）パターン依存位相修正信号を生成するデジタルロジック回路と、
からなる装置。
【請求項２】
前記データ信号サンプラーは、前記第１の信号サンプルと第２の信号サンプルとをそれぞれ格納する第１のメモリと第２のメモリ、および、前記介在信号サンプルを格納する第３のメモリ、を備える請求項１に記載の装置。
【請求項３】
前記メモリはフリップフロップである請求項２に記載の装置。
【請求項４】
前記第１のメモリと第２のメモリは、クロック信号の第１のエッジによって記号レートでトリガされ、前記第３のメモリはクロック信号の第２のエッジによって記号レートでトリガされる請求項３に記載の装置。
【請求項５】
再計測された前記介在信号サンプルを格納する第４のメモリを更に備える請求項４に記載の装置。
【請求項６】
前記デジタル信号サンプラーは、１ビットのアナログ‐デジタル変換器（ＡＤＣ）である請求項１に記載の装置。
【請求項７】
前記１ビットＡＤＣは所定のしきい値を設定する装置を備える請求項６に記載の装置。
【請求項８】
前記デジタル信号サンプラーは多ビットのＡＤＣである請求項１に記載の装置。
【請求項９】
前記多ビットのＡＤＣは、異なるしきい値を有する２つのしきい値設定装置を備える請求項８に記載の装置。
【請求項１０】
前記データ信号サンプラーは更に、記号周期によって第１の信号サンプルと第２の信号サンプルのうちの１つから分離された第３の信号サンプルを含み、前記デジタルロジック回路は、第１と第２と第３の信号サンプルを処理して、所定の信号遷移の発生を識別する、請求項１に記載の装置。
【請求項１１】
前記データ信号サンプラーは、クロック信号の立ち上がりエッジ上のデータをサンプリングするための第１のサンプル経路と、クロック信号の立ち下がりエッジ上のデータをサンプリングするための第２のサンプル経路と、を備える請求項１に記載の装置。
【請求項１２】
位相修正信号をクロック信号生成器に供給する方法であって、
（１）受信された信号サンプル列を得る工程と、
（２）該受信された信号サンプル列に応答して、クロック信号と受信されたデータ信号との間の相対位相を決定する工程と、
（３）該受信された信号サンプル列に応答して、データ遷移が発生したか否かを判定する工程と、
（４）該受信された信号サンプル列が所定の信号サンプル列と等しいか否かを判定して、等しいならば、該決定された相対位相に応答して、パターン依存性位相修正信号を生成する工程と、
からなる方法。
【請求項１３】
前記受信された信号サンプル列を得る工程が、受信信号が第１のしきい値より上か下かを判定する工程を含む請求項１２に記載の方法。
【請求項１４】
前記受信された信号サンプル列を得る工程が、受信信号が第２のしきい値より上か下かを判定する工程を更に含む請求項１３に記載の方法。
【請求項１５】
前記受信された信号サンプル列を得る工程が、記号レートの２倍に等しいレートで得られる請求項１２に記載の方法。
【請求項１６】
遷移が発生したか否かを判定する工程が、１つの記号周期で分離されたサンプルを比較する工程からなる請求項１２に記載の方法。
【請求項１７】
遷移が発生したか否かを判定する工程が、高から低への遷移が発生したことを判定する工程からなる請求項１２に記載の方法。
【請求項１８】
受信された信号サンプル列が所定の信号サンプル列と等しいか否かを判定する工程が、１つの記号周期によって分離された少なくとも２つのサンプルがデータ遷移に先行しているか否かを判定する工程からなる請求項１２に記載の方法。
【請求項１９】
位相修正信号をクロック信号生成器に供給する方法であって、
（１）少なくとも複数の多ビットサンプルを含む、受信された信号サンプル列を得る工程と、
（２）該受信された信号サンプル列に応答して、クロック信号と受信されたデータ信号との間の相対位相を決定する工程と、
（３）該多ビットサンプルに応答して、所定のデータ遷移が発生したか否かを判定する工程と、発生したならば、
（４）、該決定された相対位相に応答して、パターン依存性位相修正信号を生成する工程と、
からなる方法。
【請求項２０】
所定のデータ遷移が発生したか否かを判定する工程が、該データ遷移が、最高信号サンプル値から最低信号サンプル値への遷移を含んでいることを保証する工程を含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ通信に使用されるクロック修正法および装置に関する。
【背景技術】
【０００２】
クロック修正回路は通常、図１Aに示されるような位相検出器を備える。図１Aの位相検出器は、アレクサンダー位相検出器やバンバン（Bang−Bang）位相検出器として、当業者に周知のタイプである。信号線１０２で受信されたデータ信号は、信号線１０４のクロック信号の立ち上がりエッジ上でフリップフロップ１０６によってサンプリングされる。データ信号はフリップフロップ１０８によって、クロックの立ち下がりエッジ上で再度サンプリングされる。クロック信号の次の立ち上がりエッジ上で、データ信号はフリップフロップ１０６によって再度サンプリングされ、前の信号はフリップフロップ１１０と１１２に移される。図１Ｂに示されるように、フリップフロップ１１０、１１２、１０６に保持されるデータサンプルは、それぞれサンプルＡ，ＢおよびＣである。フリップフロップ１０６と１１０の出力が同じ（Ａ＝Ｃ）ならば、一つだけのＯＲ（ＸＯＲ）ゲート１１６，１２０の出力は共にゼロで、位相も更新されない。一方、データ信号中に立ち下がりエッジ（高から低へ）または立ち上がりエッジ（低から高へ）が存在する時は、ＡとＣが異なる値（Ａ≠Ｃ）をとり、位相更新が必要になる。
【０００３】
ＡとＣが異なるならば、出力はＢの値に依存する。クロックが早い（サンプルＡと同じビット時刻にクロックのエッジが立ち下がる）ことを示すＡ＝Ｂならば、ＸＯＲゲート１１４の出力１１６が低で、ＸＯＲゲート１１８の出力１２０が高である。クロックが遅い（サンプルＣと同じビット時刻にクロックのエッジが立ち下がる）ことを示すＢ＝Ｃならば、出力１１６と出力１２０が逆になる。したがって、ＸＯＲゲート１１４，１１８は位相調節信号を出す。
【特許文献１】特許出願番号第１１／４２０，１９５号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
光通信システムにおいて、光ファイバ伝送は信号波形の非線形ひずみを起こす。その結果、中央ビットの位置に関連するビット遷移の相対位置が、伝送されるデータ列に依存して変化しがちである。更に、あるパルス列は、立ち下がりエッジに続いて立ち上がり、そのエッジ間は１つの記号間隔よりも小さくなる。したがって、図１Aの位相検出器やその
類似品は、パルス形状の変化によって誘起されるジッタのために、正確なクロック信号に修正するのが難しくなる。したがって、改良が望まれる。
【課題を解決するための手段】
【０００５】
データ信号からクロック修正をするのに使用される位相検出器や位相検出法を提供する。位相検出器はクロック信号生成器に位相修正信号を提供する。位相修正信号は、所定のデータサンプルパターンが観測された時のみ生成される。特に、所定のデータサンプルパターンは、所望のタイミング情報と関連する一つの特定のサンプル列である。そのサンプル列はどのようなサンプルパターンであってもよいし、任意の長さでよい。一実施例において、所定のデータサンプルパターンは、１からゼロへの遷移であることが望ましい。したがって、ゼロから１への遷移は、遷移が起こっても、有効な位相更新出力信号を提供しない。他の実施例において、所定のデータサンプルパターンは、更なるロジックの一つのサンプルに先導された、１からゼロへの遷移が好ましい。更に別の実施例においては、ゼロから１への遷移でもよく、１からゼロへの遷移は無視される。
【０００６】
好ましい実施例において、位相検出器は、データ信号サンプラーと、所定の信号遷移を識別してパターン依存性位相修正信号を生成するデジタルロジック回路と、を有する。データ信号サンプラーは通常、記号レートの２倍で受信データ信号の信号サンプルを供給する。サンプリングの瞬間はローカルクロック信号によって判定されるのが好ましい。サンプルは好ましくは、記号レートの２倍のレートであって、それによって、中央の記号の時間近傍で得られたデータ信号のサンプルが、記号遷移時間の間に得られたデータ信号のサンプルと比較される。したがって、好ましい実施例において、少なくとも３つのサンプルが得られる。第１と第２の信号サンプルは記号周期によって分離され、第１と第２の信号サンプルの間に介在信号サンプルが発生する。
【０００７】
記号レートサンプリングは、１つ以上のサンプリングと、必要に応じて、インターリーブされたサンプルによって行なわれる。このような実施例においては、フリップフロップ回路が使用される：一方はローカルクロック信号の一方のエッジ（例えば立ち上がりエッジ）上でサンプルを得て、他方はクロックの他方のエッジ（例えば立ち下がりエッジ）上でサンプルを得る。この実施例において、アナログからデジタルへのコンバータ（ＡＤＣ）は１ビット・コンバータである。アナログ電圧が１かゼロかを判断する、フリップフロップのしきい値電圧が設定されてもよい。実際、ＡＤＣは、異なるしきい値を有する２つのフリップフロップからなる多ビットコンバータでもよい。メモリ中で信号サンプリングと格納を行なうために、標準のアナログからデジタルへのコンバータおよびデータラッチのような、他のコンバータ構成も使用され得る。
【０００８】
位相検出器はまた、所定のデータサンプルパターンが得られたことを確認するための、信号サンプルを処理するためのデジタルロジック回路を備える。好ましくは、ロジック回路は、所定の信号遷移の発生を識別するために、１つの記号周期によって分割された信号サンプルを、介在信号サンプルと一緒に比較する。所定の信号遷移が識別されると、デジタルロジック回路は位相更新（または位相修正）信号を生成する。位相修正信号はパターン依存位相修正信号と呼ばれる。なぜなら、発生するすべての信号遷移に対して発生するのではなくて、所定のパターンと一致する遷移のみに対して発生する。
【０００９】
別の実施例は、位相修正信号をクロック信号生成器に供給する方法を提供する。その方法は好ましくは、（１）受信した信号サンプル列を得る、（２）受信した信号サンプル列に対応するデータ信号とクロック信号との間の相対位相を判定する、（３）受信した信号サンプル列に対応して、データ遷移が発生したか否かを判断する、（４）受信した信号サンプル列が所定の信号サンプル列か否かを判定して、所定の信号サンプル列ならば、決定した相対位相に対応するパターン依存位相修正信号を生成する、のステップを含む。
【００１０】
別の実施例において、本方法は、（１）受信した、幾つかの多ビットサンプルを含む信号サンプル列を得る、（２）受信した信号サンプル列に対応するデータ信号とクロック信号との間の相対位相を判定する、（３）多ビットサンプルに対して、所定のデータ遷移が発生したか否かを判定する、（４）発生したならば、決定した相対位相に対応するパターン依存位相修正信号を生成する、というステップを含む。
【００１１】
これらの方法は、他の態様、優位点および変形と同様に、添付図を適宜参照して下記の詳細説明を読めば、通常の同業者には明らかになるであろう。更に、この説明は単に説明のためであって、本発明の請求項の範囲を限定するものではない。
【発明を実施するための最良の形態】
【００１２】
本発明のクロック修正法やその装置は、アナログからデジタルへのコンバータ（ＡＤＣ）中のサンプラーで、クロックとデータの位相配列を達成することによって、および位相同期ループ（ＰＬＬ）中の高速追跡の電圧制御発信機（ＶＣＯ）の設計や結合によって、チ
ャネル散乱の存在下でデータ信号からクロック信号を修正し得る。高速追跡のＶＣＯの詳細は、同時係属中の、２００６年５月２４日に提出された、名称「ノイズ耐性の電圧制御発信機（ＶＣＯ）」、特許出願番号第１１／４２０，１９５号に開示されているので、その内容を参照する。
【００１３】
従来のクロック修正システムは、光ファイバの長さが約８０ｋｍを超えると、クロック修正が不可能になる。なぜなら、従来のＰＬＬは受信信号中のゼロクロス（ｚｅｒｏ  ｃｒｏｓｓｉｎｇ）を探してそれに同期する。ファイバ分散は、高周波数データパターン（０１０１０）ではゼロクロスがない。従って、分散がある量を超えると、従来のクロック修正では同期できはい。ここで述べる修正法とその装置は、位相検出器を使用して、パターン依存位相更新が可能な後処理ロジック回路を用いる。図３Ａ−３Ｃは、この後処理回路ブロックの特定の実施例である。この新しい位相検出器によるクロック修正は分散に対してロバストであり、光信号対ノイズの比が小さく、ビット誤り率（ＢＥＲ）が小さい、という状況での動作にもロバストである。
【００１４】
図２に示すように、例示の位相検出器２００は、データサンプラー２０２、パターン認識ロジック回路２０４、およびクロック生成器２０６を含む。データサンプラー２０２は、ライン２０８上で、ファイバ光通信チャネルから得られた受信信号を含むデータ信号を受信する。データサンプラー２０２は、受信信号のデータサンプルをパターン認識ロジック回路２０４に供給する。パターン認識ロジック回路２０４の出力に基づいて、クロック発生器２０６がローカルなクロック信号を発生する。このクロック信号はデータサンプラー２０２でデータをサンプリングするのに使用される。データサンプラー２０２は、しきい値以上の入力電圧をロジック１としてラッチししきい値以下の入力電圧をロジックゼロとしてラッチする、ロジックしきい値を有するフリップフロップを含んで、多くの形式をとり得る。このしきい値は、所望の定量的特性を有するように調整できる。多ビット出力を供給するために、異なるしきい値を有するフリップフロップを組み合わすか、複数のデータサンプルを供給するために従来のＡＤＣ部品を使用してもよい。位相検出器はそれ自身の部品を使用することが好ましい。しかしながら、クロック信号生成器２０６によって制御されるデータサンプラー２０２のサンプリング時期は、データ修正のために送信機中で使用されるサンプリング時期と同じでなくてもよい。しかしながら、別の幾つかの実施例においては、送信機のＡＤＣはパターン認識ロジック回路２０４に使用されてもよい。
【００１５】
パターン認識ロジック回路２０４は、位相修正信号をクロック信号生成器２０６に供給する。パターン認識ロジック回路２０４は、データサンプラーからデータサンプルを受信して、所定のデータパターンが観測されたら、位相更新信号のみを供給する。所定のデータパターンは、所望のタイミング情報に関連する特定のサンプル列が望ましい。サンプル列は、種々のパターンで任意の長さでよい。一実施例において、パターン認識ロジック回路２０４は、ゼロから１への遷移と、１からゼロへの遷移と、を区別する組合せロジック回路を含み、１からゼロへのパターンが認識されると更新のみを行なう。他の実施例において、所定のデータサンプルパターンは、１からゼロへの遷移に先行して、追加のロジック１サンプルが望ましい。ここでは１−１−ゼロのパターンを参照する。他の実施例において、遷移はゼロから１への遷移でもよく、１からゼロへの遷移は無視される。さらに他の実施例において、所定のデータサンプルパターンは、追加のロジックゼロサンプル（ゼロ‐ゼロ‐１）が先行して、ゼロから１への遷移が望ましい。所定のパターンの更なる実施例は、少なくとも２つの１（ゼロ‐１−１遷移）に続く立ち上がりエッジ、少なくとも２つのゼロ（ゼロ‐ゼロ‐１遷移）に続く立ち下がりエッジ、および、１−１−ゼローゼロ、または、ゼローゼロ−１−１遷移を含む。他の所定の列も使用し得る。更なる実施例において、すべての可能な遷移列のサブセットも使用し得る。すなわち、１−ゼローゼロとゼロ−１−１が共に使用され得る（そして、１−ゼロ‐１やゼロ−１−ゼロのような他の遷移列は使用されない）、または、１−１−ゼローゼロやゼローゼロ−１−１は使用さ
れ得るが他の列は位相更新には使用されない。
【００１６】
位相検出器のデータサンプルは受信記号の近似値でしかなく、観察された、１−１−ゼロのデータサンプルパターンは必ずしも、１−１−ゼロの記号列の送信と受信の結果ではない。すなわち、ある条件の下で、ゼロに続く３つのゼロの符号列は、観察される１−１−ゼロのデータサンプルパターンのために順に必要とされる。
【００１７】
データ信号サンプラー２０２は通常、記号レートの２倍で受信データの信号サンプルを供給する。中央符号時間近傍で得られたデータ信号のサンプルは、信号遷移時間の間に得られたデータ信号サンプルと比較されるので、サンプルは記号レートの２倍の速度が好ましい。図３Ａ−３Ｃを参照して、データサンプラー２０２はフリップフロップ３１４とフリップフロップ３１８で、ライン３１２上のクロック信号の立ち上りエッジと立ち下りエッジで、ライン３１０上のデータをそれぞれサンプリングする。データサンプラー３１４、３１８はそれぞれ、１／２記号によってオフセットされたサンプリング時で、記号レートで動作する。合わせて、データサンプラー３１４、３１８は記号レートサンプリングを行う。フリップフロップ３１６と３２０は、データサンプルが下方シフトし、ライン３１２上でクロックの次の立ち上がりエッジで格納され得る。合わせて、フリップフロップ３１４、３１６．３１８および３２０は、量子化されたデータ信号サンプル値を格納する。
【００１８】
図３Ａで、後処理ロジック回路３３０はＸＯＲゲート３２２、３２４、およびＡＮＤゲート３２６，３２８を含む。ＸＯＲゲート３２２、３２４は、従来のアレクサンダー位相検出器と同様の形式で動作して、フリップフロップ３１４と３１６の出力と同様に、遷移が発生していないことを示し、出力が更新されないか出力ができないことを示す。フリップフロップ３１４と３１６から、ロジックゼロ‐ゼロ、またはロジック１−１が発生しないように出力を調整することによって、この時はディスエイブルでもよい（例えば、ＮＯＲゲートとＡＮＤゲートへ、フリップフロップ３１４と３１６の符号がスペーシングされたサンプルを供給し、その出力はしたがってＯＲされる）。
【００１９】
ロジック回路３３０は３つのデータ信号サンプルについて動作する。第１と第２の信号サンプルはフリップフロップ３１４と３１６からで、記号周期によって分離されている。中間の信号サンプルはフリップフロップ３２０からで、第１と第２の信号サンプルの間の地点で得られる。ＡＮＤゲート３２６，３２８を追加して、ロジック回路のパターン依存特性を提供する。特に、ＸＯＲゲート３２２、３２４からの位相更新信号は、フリップフロップ３１６がロジック１のときのみエネイブルになる。従って、ロジック回路３３０は、クロック修復回路２００位相を更新するために、１からゼロへの遷移のみが使用されることを確認している、従って、ロジック回路３３０はパターン依存位相更新信号を提供し、この場合は、１からゼロへの遷移パターンである。
【００２０】
図３Ｂにおいて、フリップフロップ３１７の追加は、追加の以前のデータサンプルを可能にする。したがってロジック回路３３２は、記号周期によって分離される３つのサンプル（フリップフロップ３１７、３１６および３１４）と、好ましくは、第２と第３の符号がスペースされたサンプルの間で発生する（フリップフロップ３１４と３１６の出力）、第４の中間サンプル（フリップフロップ３２０の出力）４つのデータサンプルについて動作する。
【００２１】
所望の遷移を識別してパターン依存性を得るために、フリップフロップ３１６と３１７に格納されたデータサンプルは、ＡＮＤゲート３３１によって一緒にＡＮＤされる。ＡＮＤゲート３２７と３２９は、ＡＮＤゲート３３１の出力によって条件付けされた位相更新信号を提供する。このようにして、ロジック回路３３２は、１−ゼロ遷移と追加の前のロジック１データサンプル（すなわち、１−１−ゼロ遷移）とを必要とする、パターン依存
性位相更新信号を提供する。位相修正信号はパターン依存性位相修正信号と呼ばれる。なぜならそれは、発生するすべての信号遷移に対して生成されるのではなくて、所定のパターン、この場合は１−１−ゼロのパターンに、整合する信号遷移に対してのみ生成される。
【００２２】
図３Ｃには、格納フリップフロップ３１５に加えて。追加のデータサンプラー３１３が示されている。フリップフロップ３１３は、より高いしきい値で構成されており、従って、ライン３１０上のデータ信号が、より高いしきい値以上の時のみロジックを格納する。高から低への遷移が検出されると、ＯＲゲート３２２、３２４からの位相更新信号を調整するために、ＡＮＤゲート３２３が提供される（ＡＮＤゲート３３３、３３５と組み合わされて）が、高信号の振幅がフリップフロップ３１３のより高いしきい値以上の時のみである。図３Ｃの実施例は標準の多ビットＡＤＣではなくて、フリップフロップ３１３からのロジック１の値とフリップフロップ３１４からのロジックゼロの値は不可能である。標準ＡＤＣ回路からの多ビットサンプルを使用した別の実施例においては、デジタル化されたサンプルのしきい値が決定されて、しきい値以上の信号を含む遷移に対してのみ、位相更新がなされてもよい。例えば、２ビットのＡＤＣにおいて、高から低への遷移を含むパターンについて調整され得る。ここで低は「ゼロ‐ゼロ」サンプルで、高サンプル値は「１−１」サンプルか「１‐ゼロ」サンプルであって、「ゼロ‐１」サンプルではない。
【００２３】
別の実施例において、クロック信号生成器に位相修正信号を供給する方法を示す。図４に示すようにその方法は好ましくは、受信された信号サンプル列を得る工程４０２、受信された信号サンプル列に応答して、クロック信号と受信されたデータ信号との間の位相関係を判定する４０４の工程、受信された信号サンプル列に応答して、データ遷移が発生したか否かを判定する４０６の工程、受信された信号サンプル列が所定の信号サンプル列と等しいか否かを判定する４０８の工程、および、等しければ、判定された位相関係に応答して、パターン依存性位相修正信号を生成する４１０の工程、を含む。一般に、この工程は可能ならばいずれの順序で行われてもよい。更に、ある複数の工程が単一動作に組み入れられ、例えば、工程４０４、４０６、４０８、および４１０がすべて単一の組み合わせロジック回路によって実施されてもよい。ここに述べた工程は、ロジック回路の動作を説明しただけである。
【００２４】
上記のように、工程４０２は、受信された信号が第１のしきい値も上か下かを判断する工程を含む。そのしきい値はフリップフロップによるアナログ値の組でもよいし、量子化ビットに基づくデジタルしきい値でもよい。さらに上述のように、１つ以上のしきい値が、多ビットサンプルを得るためにデータサンプラー中で使用されてもよい。受信された信号サンプル列は、記号レートの２倍の速度で取得されたサンプルを含むのが好ましい。
【００２５】
工程４０４は、どれが整合するかを見るために、中間サンプルを有する１つの記号周期によって分離された２つのサンプルを比較する工程を含む。工程４０６は、１つの記号周期によって分離されたサンプルを比較することによって実行される。更に、この工程は、修正されたしきい値か多ビット量子化器値を用いて、充分な大きさの遷移が発生したことの確認を要求してもよい。好ましい実施例において、高から低への遷移のみが位相更新に使用される。別の実施例においては、低から高への遷移が使用される。
【００２６】
工程４０８は、データ遷移の前に、１つの記号周期によって分離されている少なくとも２つのサンプルが高い値を有するか否かを判断する工程を含む。この遷移をここでは１−１−ゼロ遷移と呼ぶ。
【００２７】
多ビットサンプルを使用する別の実施例において、クロック信号生成器に位相修正信号を供給する方法は、１）少なくとも複数の多ビットサンプルを含む受信信号サンプル列を
得る、２）受信信号サンプル列に応答して、クロック信号と受信データ信号との間の位相関係を判断する、３）多ビットサンプルに応答して、所定のデータ遷移が発生したか否かを判断して、発生したならば、４）決定された相対位相に応答して、パターン依存性位相修正信号を生成する、という工程を含む。この実施例において、所定のデータ遷移が発生したか否かを判断する工程は、データ遷移が、最高の信号サンプルから最低の信号サンプル値への遷移を含んでいることを確認することによって実行されてもよい。
【００２８】
発明の実施例について述べたが、請求項によって規定された発明の精神や範囲から逸脱せずに、実施例の修正は行なわれ得る。
【図面の簡単な説明】
【００２９】
【図１Ａ】従来技術のアレクサンダー位相検出器を図示するブロックダイアグラム。
【図１Ｂ】従来技術のアレクサンダー位相検出器の動作を図示するブロクダイアグラム。
【図２】位相検出器の好ましい実施例のブロックダイアグラム。
【図３Ａ】位相検出器の好ましい実施例を図示する回路ダイアグラム。
【図３Ｂ】位相検出器の別の好ましい実施例を図示する回路ダイアグラム。
【図３Ｃ】位相検出器の別の好ましい実施例を図示する回路ダイアグラム。
【図４】位相更新する方法の好ましい実施例のフローチャート。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【国際調査報告】
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