(57)【要約】そのソースがＶdd及び第１のｎ井戸に接続され、そのドレインが、Ｉ／Ｏパッドに接続された、第１のｎ井戸(511)内のｐＭＯＳトランジスタ(510)であって、第１のｎ井戸へのフィンガー形状のコンタクト(513)であってソース接合に接触するコンタクトを備える、ＥＳＤ事象に対してＩ／Ｏパッドを保護するための半導体回路。ソース(512)は、コンタクトへの、オーミック(シリサイド化された)コネクションを更に備える。そのカソード(521)を有するフィンガー形状のダイオード(520)は、第２のｎ井戸内に配置され、Ｉ／Ｏパッドに接続され、そのアノードが接地に接続される。アノードは、カソードと第１のｎ井戸の間に配置されることによって、フィンガー形状のアノードとカソードが、フィンガー形状のトランジスタのｎ井戸コンタクトに対して、ほぼ垂直に配向される。更に、第３のフィンガー形状のｎ井戸が、第１のｎ井戸とダイオードの間に配置され、第３のｎ井戸が、電源(Ｖｄｄ)に接続され、ほぼ、第１のｎ井戸コンタクトに対して垂直であり、ガード・ウォールとして作動する。【選択図】図５
2008541414.tif 000002
【特許請求の範囲】
【請求項１】
静電放電(ＥＳＤ)事象に対して入力／出力(Ｉ／Ｏ)パッドを保護するための半導体回路であって、当該Ｉ／Ｏパッドが、電源パッド(power pad)の近傍(proximate)に配置されるものであり、当該半導体回路が、
第１のｎ井戸の中のｐＭＯＳトランジスタであって、そのソースが前記電源パッド及び当該第１のｎ井戸に接続され、そのドレインが前記Ｉ／Ｏパッドに接続され、当該ｐＭＯＳトランジスタが、前記第１のｎ井戸へのフィンガー形状のコンタクトを有し、当該フィンガー形状のコンタクトが、当該トランジスタのソースに接触(touching)するもの、及び、
第２のｎ井戸の中に配置され、前記Ｉ／Ｏパッドに接続されるカソードを有し、アノードが接地(ground)に接続される、第１のフィンガー形状のダイオード、
を備える、半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的に、電子的システム及び半導体素子の分野に関連し、より詳細には、サブミクロンＣＭＯＳ技術におけるパワー・パッド(pads)又は信号パッドの静電気放電(ＥＳＤ)保護の分野に関連する。
【背景技術】
【０００２】
集積回路(ＩＣｓ)は、静電気放電(ＥＳＤ)事象(events)によって深刻に損傷され得る。ＩＣｓへのＥＳＤ暴露(exposure)の主な源は、人体(「人体モデル」(ＨＢＭ：human body model)によって記述される)から来る。人体の放電は、約１００nsの間、ＩＣへの数アンペアのピーク電流を生成する。ＥＳＤの第２の源は、金属物体(「機械モデル」（ＭＭ:machine model）によって記述される)からのものである。そして、これは、ＨＢＭ  ＥＳＤ源に比して、かなり高いライズ・タイム(rise times)及び電流レベルを持つトランジエントを生成する。第３の源は、「荷電素子モデル」(ＣＤＭ：charged device model)によって記述される。このＣＤＭにおいては、ＩＣ自身が荷電され、500psより少ないライズ・タイム(rise times)で、接地へ放電する。
【０００３】
より速い作動速度、より小さい作動電圧、より高いパッキング密度、及び、削減されたコスト、に対する需要が、全ての素子寸法の削減をもたらすに連れて、ＩＣsにおけるＥＳＤ現象は益々重要になっている。この傾向は、より薄い誘電層、より急峻な(abrupt)ドーピング・トランジションを伴う、より高いドーピング・レベル、及び、より高い電界を含む。これら全ての要因が、破壊的なＥＳＤ事象に対して、益々敏感となることに寄与する。
【０００４】
メタル・オキサイド半導体(ＭＯＳ)ＩＣｓで最も広く用いられている保護スキームは、ｎＭＯＳ素子であって、当該ｎＭＯＳ素子のドレインが、保護されるべきピン(pin)に接続され、そのソースが接地に接続される(tied to)、ｎＭＯＳ素子と関連付けられる寄生(parasitic)バイポーラ・トランジスタに依存する。保護レベル、又は、故障スレッシュホールドは、ｎＭＯＳ素子のゲート酸化物の下(under)のドレインからソースまでのｎＭＯＳ素子の幅(width)を変化させることによって設定され得る。ストレス状況(stress condition)のもとで、保護されるピンと接地の間の支配的な電流導電パスには、そのｎＭＯＳ素子の寄生バイポーラ・トランジスタが含まれる。寄生バイポーラ・トランジスタは、接地ストレス事象(ground stress events)に対してピンが正の状態でのスナップバク(snapback)領域で作動する。
【０００５】
スナップバック状態(対応するコレクタ／ドレイン電流Ｉt1を伴う、コレクタ／ドレイン電圧Ｖt1で発生するスナップバックにおいて、バイポーラがオンになる)における寄生バイポーラ・トランジスタとして作動するｎＭＯＳ保護素子で発見される、支配的な故障メカニズムは、スレッシュホールド電流Ｉt2における二次(second)降伏(breakdown)の開始である。２次降伏は、衝撃イオン化（impact ionization）電流の低減が、キャリアの熱生成によってオフセットされる場所全てにおける(wherever)、素子における熱的ランナウェイ(thermal runaway)を含む現象である。２次降伏は、自己過熱(self-heating)の結果としてストレスの下にある素子(a device-under-stress)において開始される。ピークのｎＭＯＳ素子温度(当該温度において、２次降伏が開始される)は、ストレス電流レベルとともに増加することが知られている。２次降伏によってトリガされる電流Ｉt2が、ＥＳＤ強度モニタ(monitor)として広く用いられる。
【０００６】
ＥＳＤ保護素子の開発において、小さなスナップバック及び高いオン抵抗特性をもたらすことになる、寄生横方向(lateral)pnpバイポーラ接合トランジスタの低いβに起因して、ｐＭＯＳトランジスタには多くの注意が惹かれていなかった。ＣＭＯＳ技術が進歩するにつれて、ｐＭＯＳの、スナップバック・モードについての性能は、絶えず改善されてきた。更に、もし、ｎ井戸の抵抗が十分に高いならば、ｐＭＯＳ素子は、より均一な導電性を示すことによって、比較的高いＩt2を提供する。スナップバック導電モードにおいて、満足できるように実行することによって、ｐＭＯＳが、正のＥＳＤクランプ(clamp)として採用されることを保証することが示されてきた一方、それは、意図せずに(inadvertently)ターン・オンし得、それによってＩ／Ｏ回路における競合(competing)電流パスに繋がり、これは、新たな信頼性に係る問題を引き起こす。この故障は、ｐＭＯＳトランジスタが、想定されるＥＳＤストレスに耐えるために十分に大きいサイズにされたときにさえ観察されてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
それゆえ、この不具合を回避する方法を開発する必要性が生じてきた。発明者たちによる詳細な調査によって、ｐＭＯＳトランジスタの意図されないターン・オンが、入力／出力(Ｉ／Ｏ)信号パッドにおける基板ダイオードと、ｐＭＯＳ出力プルアップ・トランジスタの、局所的な相互作用によって引き起こされることが示されてきた。
【課題を解決するための手段】
【０００８】
本発明の１つの実施例は、Ｉ／Ｏパッドが、パワー・パッドと接地ポテンシャル・パッドの間に配置されるときに、ＥＳＤ事象に対してＩ／Ｏパッドを保護するための半導体回路である。本回路は、そのソースがパワー・パッド及び第１のｎ井戸に接続され、そのドレインがＩ／Ｏパッドに接続された、第１のｎ井戸におけるｐＭＯＳトランジスタを備え、当該トランジスタは、第１のｎ井戸への、フィンガー形状(finger-shaped)のコンタクト(contact)を有する。本回路は、更に、そのカソードが第２のｎ井戸に配置されて、Ｉ／Ｏパッドに接続され、ｐ基板内のそのアノードが接地に接続された、第１のフィンガー形状のダイオードを有する。アノードは、カソードと第１のｎ井戸の間に配置されることによって、フィンガー形状のアノード及びカソードは、フィンガー形状のトランジスタのｎ井戸コンタクト(contact)に対してほぼ垂直に配向される(oriented)。
【０００９】
本発明の他の実施例は、Ｉ／Ｏパッドがパワー・パッドと接地ポテンシャル・パッドの間に配置されるときに、ＥＳＤ事象に対してＩ／Ｏパッドを保護するための他の半導体回路である。この回路は、そのソースがパワー・パッド及び第１のｎ井戸に接続され、そのドレインがＩ／Ｏパッドに接続された、第１のｎ井戸内のｐＭＯＳトランジスタを備え、当該トランジスタは、フィンガー形状のｎ井戸コンタクトを有する。本回路は、更に、そのカソードが第２のｎ井戸内に配置されて、Ｉ／Ｏパッドに接続され、そのアノードが接地に接続された、第１のフィインガー形状のダイオード、及び、第１のｎ井戸とダイオードの間に配置された、第３の、フィンガー形状のｎ井戸を有する。この第３のｎ井戸は、接地に接続される。
【発明の効果】
【００１０】
チップ集積回路レイアウト密度が維持され得る一方で、本発明によって指定されるレイアウト(layout)技術が得られ得ることは、本発明の技術的利点である。
【００１１】
本発明の追加的な技術的利点は、実施例が製造容易であり、それらが、通常の作動の間に、ラッチアップ(latch-up)に対して頑強であることである。特に、文献においては、ラッチ・アップを回避するだけのために、保護壁(電子を集めるｎタイプの拡散)が推奨される一方、本発明は、それらを、ＥＳＤ保護を改善するために用いる。その結果、保護壁(guard-wall)は、ｐＭＯＳトランジスタを用いる(with)設計のためだけでなく、一般的に、全てのトランジスタを用いる設計のためにも適用され得る。
【００１２】
添付の図面、及び、発明に記載された新規な特徴を伴って考慮されたときに、本発明によって呈される技術的利点、及びに、その特徴が、本発明の好ましい実施例の以下の説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１３】
図１は、ＥＳＤ事象(event)に対して信号Ｉ／Ｏパッド101を保護ことが意図される回路100の概略図を示す。Ｉ／Ｏパッドは、電源パッド(Ｖｄｄ)102と、接地ポテンシャル・パッド103(Ｖｓｓ)の間に配置される。第１のダイオード104は、そのカソード104ａをＩ／Ｏパッド101に接続され、そのアノード104ｂを接地103に接続される。第２のダイオード105は、そのアノード105ｂをＩ／Ｏパッド101に接続され、そのカソード105ａを電源パッド102に接続される。
【００１４】
Ｉ／Ｏパッド101に、Ｖｄｄ102に対して負のストレスがかけられるときに（又は、同等に、Ｖｄｄ102に、Ｉ／Ｏパッド101に対して正のストレスがかかったときに）、ストレス電流(stress current)は、Ｖｄｄパッド102から、電源クランプ（power clamp）106及びネガティブ・ダイオード(negative diode)104を通じて、Ｉ／Ｏパッド101に流れるはずである（なお、電源クランプ106内の複数の構成要素の中で、図１は、ｎＭＯＳトランジスタ107のみを示す）。
【００１５】
出力ドライバとして、図１の回路は、プルアップｐＭＯＳトランジスタ108及びプルダウンｎＭＯＳトランジスタ109をも含む。ｐＭＯＳトランジスタ108は、そのソース108ａが電源パッド102及び第２のダイオードのカソード105ａに接続され、トランジスタ108のドレイン108ｂは、Ｉ／Ｏパッド101に接続される。ｐＭＯＳ108のｎ井戸108ｃは、Ｖｄｄパッド102に接続される。ｎＭＯＳトランジスタ109は、そのソース109ａが、接地パッド103及び第１のダイオードのアノード104ｂに接続され、そのドレインが、Ｉ／Ｏパッド101及びｐＭＯＳトランジスタのドレイン108ｂに接続される。ｎＭＯＳ109の基板109ｃは、Ｖｓｓパッド103に接続される。
【００１６】
ストレス電流パス(path)110の有効オン抵抗、及び、印加されたＥＳＤストレス・レベルに依存して、Ｖｄｄパッド102における電圧は、プルアップｐＭＯＳトランジスタ108を、スナップバック導電モードに入ることを強いるために十分に高く上がり得、別の(alternative)電流120が流れ始め、電流110と競合(compete with)する。電流120は、図１の破線の矢印120によって表現されている。もし、スナップバック・モードにおけるｐＭＯＳトランジスタ108のオン抵抗が、十分な量の電流120を引き出す(draw)ために十分に低いならば、ｐＭＯＳトランジスタ108は、その第２の降伏モードに到達し得、故障(fail)し得る。次に、その時期尚早(premature)の故障を回避するために、ｐＭＯＳについての適切なサイズの採用が必要となる。しかし、ｐＭＯＳの適切なサイジングを採用した場合でさえ、ｐＭＯＳと基板ダイオードの間の、ローカライズされた(localized)相互作用は、依然として、ｐＭＯＳの故障に繋がり得る。この故障メカニズムの写真及び他の詳細が、Proc. 42nd Internat. Reliab. Phys. Symp., pp. 405-411, 2004で発行された、Jung-Hoon Chun, Charvaka Duvvury, Gianluca Boselli, Hans Kunz, 及び、Robert W. Duttonによる論文「A pMOSFET ESD Failure Caused by Localized Charge injection」に説明されている。
【００１７】
図２の概略断面図は、Ｉ／Ｏパッド201が、ＥＳＤストレスの下で、Ｖｄｄ電源パッド202に対して負極性にストレスされる(stressed)ときに行われる電子注入を示す。これと均等に、Ｖｄｄパッド202は、Ｉ／Ｏパッド201に対して正にストレスされ得る。ｐＭＯＳトランジスタ208は、第１のｎ型井戸230内にあり、そのソース208ａがＶｄｄパッド202及び第１のｎ井戸230に接続される。ドレイン208ｂは、Ｉ／Ｏパッド201に接続される。
【００１８】
図２は、更に、第１のダイオード204をも示す。構成要素の集積及び微小化についての現在進行中のトレンドに従って、集積回路に対する設計ルールは、構成要素の高密度化、そして、それによる、ダイオード・カソード204ａ、Ｉ／Ｏパッド201、及び、トランジスタ208の近設化を奨励する。第１のダイオード204のカソード・コンタクト204ａは、第２のｎ井戸240内に配置され、Ｉ／Ｏパッド201に接続される。
【００１９】
ＥＳＤストレスの下では、Ｉ／Ｏパッド201において、ネガティブ・ダイオード204から注入される過剰（excess）な電子の一部分は、ｐＭＯＳトランジスタ208の第１のｎ井戸230によって収集されることになろう。この電子電流は、図２において250で示される。そして、これは、集積回路設計ルールに従った、第１の及び第２のｎ井戸230及び240の非常な近接化(close proximity)によって促進(facilitate)される。電子電流250は、第１のｎ井戸230を、局所的に(locally)バイアスし、それによって、ＥＳＤ動作について何ら対策(intended)されていないｐＭＯＳトランジスタ208が、時期尚早にトリガされ、故障する(fail)ことになり得る。その結果、図１における、設計された電流パス(path)110の代わりに、過剰電流が、寄生的(parasitic)パス120を通過し得る。
【００２０】
ダイオード204を、Ｉ／Ｏパッド201とトランジスタ208から離して(far from)配置することによって電子電流250の相互作用を無くす(eliminate)する提案は、どんな集積回路のレイアウトにも悪影響をもたらすことになろう。
【００２１】
図３Ａの概略断面図は、半導体回路300が、ＥＳＤ事象に対して、Ｉ／Ｏパッド301を保護するための、本発明の実施例を示す。回路300は、ｐ型基板材料の中に製造される。Ｉ／Ｏパッド301は、電力パッド(Ｖｄｄ)302と、接地ポテンシャル・パッド(Ｖｓｓ)303の間に配置される。回路300は、第１のｎ井戸内のｐＭＯＳトランジスタ310を備える。このトランジスタは、好ましくは、マルチ・フィンガー・トランジスタである。それは、そのソース312が、電力パッド302、及び、第１のｎ井戸311に接続される。第１のｎ井戸311へのコンタクト313は、好ましくは、フィンガー形状で、ソース312の接合部312に隣接する(abutting)。第１の井戸コンタクト313が、トランジスタのソース312に接触(touching)するので、ＥＳＤ保護に対して有効なｎ井戸抵抗は、トランジスタのソースと井戸コンタクトを離した状態で保持するために配置される(in place for)浅い溝の隔離210を持つ図２の抵抗に比して削減される。トランジスタのドレイン314は、Ｉ／Ｏパッド301に接続される。
【００２２】
図３Ｂに示される実施例は、ソース312とｎ井戸コンタクト313に亘ってオーミック・コネクション(ohmic connection)315を提供し、それによって、最小化されるべき全体の抵抗の一部であるコンタクト抵抗を削減することによって、有効井戸抵抗の、更なる１ステップの削減をドライブ(drive)する。オーミック・コネクションの例は、シリサイド化された（silicided）層315である。
【００２３】
回路300は更に、好ましくはフィンガー形状である、第１のダイオード320、即ち、Ｉ／Ｏパッドにおける基板ダイオードを備える。ダイオード320は、そのカソード321を、第２のｎ井戸322内に配置し、カソード321はＩ／Ｏパッド301に接続され、アノード323は接地303に接続される。図３が示すように、アノード323は、カソード321と第１のｎ井戸311の間に配置される。この幾何学的アレンジメントを持って、ｎ井戸311及び322は、如何なる回路設計レイアウト・ルールに反することも無しに、互いに遠く離された状態を維持する。ｎ井戸311とｎ井戸322の間の好ましい距離330は、５μｍより大きい(＞)。
【００２４】
図３に示される、ｎ井戸311、ｐＭＯＳトランジスタ310、及び、ダイオード320の幾何学的アレンジメントに基づいて、図３の破線の矢印で示される注入された電子電流340は、その、ｎ井戸311内の局所的なバイアシング効果が、無視できるほどに小さく維持され得る。
【００２５】
追加的な幾何学的アレンジメントが、特に、ｐＭＯＳトランジスタ310のための、及び、信頼できるＥＳＤ保護のための、安全な回路作動のための、更なる利点を生成し得る。図４は、図３に示される回路部分の概略上面図を示す。ｎ井戸311は、トランジスタ・ソース312ａに接触(touches)する、フィンガー形状のｎ＋コンタクト313を持つ。ｐＭＯＳトランジスタ310は、ソース(312ａ、312ｂ)及びドレイン(314)が、ｎ井戸コンタクト・フィンガー313に平行に配向される、マルチ・フィンガー・トランジスタとして示される。
【００２６】
図３Ａ及び３Ｂと整合的に(in agreement with)、図４にネガティブ・ダイオード320が示される。このネガティブ・ダイオード320は、その、ｎ＋コンタクト321が、ｎ井戸311から離れていて、330として示される隔離距離は、好ましくは、＞５μｍ(５μｍより大きい)である。更に、コンタクト321は、ほぼ、フィンガー形状のトランジスタのｎ井戸コンタクト313に垂直に配向される(oriented)。ほぼ垂直(normal)の配向角度(90°)が、440として示されている。ｎ井戸コンタクト313の、カソード321に対する、この特定の配向の目的は、ダイオード・カソード321から、トランジスタのｎ井戸311への電子の流れ340の最小化を助け、それによって、いかなる、ｎ井戸内の局所的なバイアシング効果の最小化をも助けることである。
【００２７】
本発明の他の実施例が、図５Ａの概略断面図で示される。半導体回路500は、ｐ型基板材料内に製造される。Ｉ／Ｏパッド501は、電源パッド(Ｖｄｄ)502と、接地ポテンシャル・パッド(Ｖｓｓ)503の間に配置される。回路500は、第１のｎ井戸511の中のｐＭＯＳトランジスタ510を備え、このトランジスタは、好ましくは、マルチ・フィンガー・トランジスタである。このトランジスタは、そのソース512が、電源パッド502及び第１のｎ井戸511に接続される。第１のｎ井戸511へのコンタクト513は、好ましくは、フィンガー形状であり、ソース512の接合512ｃに隣接する。トランジスタ・ドレイン514は、Ｉ／Ｏパッド501に接続される。更に、図５Ａは、トランジスタ・ソース512とｎ井戸コンタクト513の間のオーミック(ohmic)接続を示す。オーミック接続の１つの例は、シリサイド化された（silicided）層515である。
【００２８】
回路500は、更に、第１のダイオード520、好ましくはフィンガー形状であるＩ／Ｏパッドにおける基板ダイオードを備える。ダイオード520は、そのカソード521が、第２のｎ井戸522の中に配置される。そして、そのカソード521は、Ｉ／Ｏパッド501に接続され、アノード523は、接地503に接続される。
【００２９】
更に、回路500は、第１のｎ井戸511とダイオード520の間に配置される、好ましくはフィンガー形状の、第３のｎ井戸551を有する。そのコンタクト552によって、第３のｎ井戸551は、接地Ｖｓｓ503に接続される。
【００３０】
図５Ａが示すように、ダイオード・カソードｎ井戸52からトランジスタｎ井戸511への、何らかの注入された電子電流の大多数540は、第３のｎ井戸551内に沈み、従って、トランジスタｎ井戸511に到達することを阻止する。従って、第３のｎ井戸551はしばしば、ガード・ウォール、または、ダミー・ガード・ウォールと呼ばれ、図５Ａにおいて、550で示される。電子電流の少ない部分541だけが、ｎ井戸511に到達できる。しかし、局所的バイアシング効果は最小化される。ラｔッチ・アップを回避するためにガードリングが導入されるような、既知の技術とは対照的に、本実施例のガードウォールは、単にｐＭＯＳトランジスタ内だけでなく、一般的に、ＥＳＤによる弱点を保護することによって、ＥＳＤロバストネス(robustness)を改善するために働く。
【００３１】
図５Ａは、ガード・ウォール550の挿入が、ダイオード・カソード521の遠隔配置と結合される(combined with)ような、本発明の他の実施例を示す。ダイオード・アノード523は、カソード521と第１のｎ井戸511の間に配置されることによって、基板ダイオードのｎ+カソードをスクリーニング（screening）する。この幾何学的アレンジメントによって、ｎ井戸511及び523は、如何なる回路設計レイアウト・ルールにも反すること無しに、互いに離れることが維持され得る。ｎ井戸511とｎ井戸523の間の好ましい距離530は、＞５μｍ(５ミクロンより大きい)である。
【００３２】
ｐＭＯＳトランジスタ510、ダイオード520、及び、図５Ａに示されるガード・ウォール550の挿入、という、ｎ井戸511の幾何学的アレンジメントに基づいて、図５Ａの破線の矢印として示される何らかの注入された電子電流541は、ｎ井戸511内のその局所的バイアシング効果が、無視できる程に小さく維持され得る。
【００３３】
図５Ｂにおいて、ｎ井戸551を伴うガード・ウォール552が、図５ＡようにＶｓｓに接続される代わりに、電源(Ｖｄｄ)にも接続され得ることに留意してほしい。実際、多くのアプリケーションにおいて、電源(Ｖｄｄ)への接続が好ましい接続である。何故なら、Ｖｄｄの正のポテンシャルが、ガード・ウォール551の電子ブロッキング能力を増強し、それによって、寄生的電子電流541が消滅することを引き起こすからである。
【００３４】
特に、ｐＭＯＳトランジスタ510、及び、信頼性のあるＥＳＤ保護に対して、安全な回路作動のための利点を提供するための幾何学的アレンジメントの組み合わせを持つ実施例が、図６Ａの概略上面図に示される。ｎ井戸511は、フィンガー形状のｎ+コンタクト513を持つ。ｐＭＯＳトランジスタ510は、そのソース(512ａ、512ｂ)及びドレイン(514)が、ｎ井戸コンタクト・フィンガー513に平行に配向された、マルチ・フィンガー・トランジスタとして示される。コンタクト・フィンガー513は、ソース512ａの接合に接触する。
【００３５】
図６Ａは更に、ガード・ウォール550のｎ井戸551及びコンタクト552を示す。ここで、コンタクト552は、Ｖｓｓに接続される。ガード・ウォールは、ほぼ、フィンガー形状のトランジスタｎ井戸コンタクト513に垂直に配向(oriented)される。この、ほぼ垂直の(normal)配向角度(90°)は、640として示される。この、特定の配向の目的は、基板ダイオードからの電子注入を収集し、ダイオード・カソード521から、トランジスタｎ井戸に流れて来る電子の大多数540を妨害(intersect)し、それによって、ｎ井戸における局所的バイアシング効果の削減を助けることである。
【００３６】
図６Ｂにおいて、ｎ井戸551を有するガード・ウォール552が、電源(Ｖｄｄ)に接続されることに留意してほしい。その正のポテンシャルに起因して、実際、多くのアプリケーションに対して、これは、好ましい接続である。
【００３７】
図５と整合して、そのｎ＋コンタクト521がｎ井戸511から離された、ネガティブ・ダイオード520が図６Ａに示される。そして、530で示される、この隔離距離は、好ましくは、＞5μｍ(５ミクロンより多い)である。更に、コンタクト521は、フィンガー形状のトランジスタのｎ井戸コンタクト513に対して、ほぼ、垂直に配向される。この、ほぼ垂直の、配向角度(90°)は、640で示される。この、特定の、配向の目的は、ダイオード・カソード521から、トランジスタのｎ井戸511への電子の流れ541の最小化を助け、それによって、如何なる、ｎ井戸内の局所的バイアシング効果の最小化をも助けることである。
【００３８】
本発明が、説明的な実施例を参照して説明されてきた一方、この説明は、限定的な意味で解釈されることは意図されない。この説明的実施例、及び本発明の他の実施例の種々の修正及び組合せが、説明を参照することによって、当業者にとって明白となろう。例として、実施例は、ＥＳＤ保護を改善するために、ｐＭＯＳトランジスタとともに、ｎＭＯＳトランジスタにおいても有効である。例として、半導体材料の材料は、シリコン、シリコン・ゲルマニウム、ガリウム砒素、又は、ＩＣ製造で使用される、他の如何なる半導体、又は、化合物(compound)材料を含み得る。更に他の例として、本発明の概念は、多くの半導体素子技術のノード(nodes)に対しても有効であり、特定の１つに限定されない。従って、発明に記載された発明は、如何なる、そのような修正又は実施例をも包含することが意図される。
【００３９】
以上の記載に関連して、以下の各項を開示する。
（発明１）
静電放電(ＥＳＤ)事象に対して入力／出力(Ｉ／Ｏ)パッドを保護するための半導体回路であって、当該Ｉ／Ｏパッドが、電源パッド(power pad)の近傍(proximate)に配置されるものであり、当該半導体回路が、
第１のｎ井戸の中のｐＭＯＳトランジスタであって、そのソースが前記電源パッド及び当該第１のｎ井戸に接続され、そのドレインが前記Ｉ／Ｏパッドに接続され、当該ｐＭＯＳトランジスタが、前記第１のｎ井戸へのフィンガー形状のコンタクトを有し、当該フィンガー形状のコンタクトが、当該トランジスタのソースに接触(touching)するもの、及び、
第２のｎ井戸の中に配置され、前記Ｉ／Ｏパッドに接続されるカソードを有し、アノードが接地(ground)に接続される、第１のフィンガー形状のダイオード、
を備える、半導体回路。
【００４０】
（発明２）
前記アノードが、前記カソードと前記第１のｎ井戸の間に配置され、前記フィンガー形状のダイオードが、前記ｐＭＯＳトランジスタの前記フィンガー形状のコンタクトに、ほぼ垂直に配向(oriented)される、発明１に記載の回路。
【００４１】
（発明３）
前記第１のｎ井戸と前記ダイオードの間に配置される、第３のフィンガー形状のｎ井戸を更に備え、
前記第３のｎ井戸が、前記電源パッド又は接地に接続される、
発明１に記載の回路。
【００４２】
（発明４）
前記第１のダイオードが、そのアノードを、そのカソードと前記第１のｎ井戸の間に配置され、そのフィンガー形状のアノード及びカソードが、前記フィンガー形状のトランジスタのｎ井戸のコンタクトに対してほぼ垂直に配向(oriented)される、発明３に記載の回路。
【００４３】
（発明５）
前記ｐＭＯＳトランジスタが、マルチ・フィンガー・トランジスタである、発明１ないし４に記載された回路。
【００４４】
（発明６）
前記第１のｎ井戸と前記アノードの間に、前記アノードの長さだけ挿入された障壁(barrier)を更に備え、
前記障壁が、前記電源パッド又は接地に接続された、第３のフィンガー形状のｎ井戸を含む、
発明１ないし４に記載の回路。
【００４５】
（発明７）
第２のダイオードであって、そのアノードが、前記Ｉ／Ｏパッドに接続され、そのカソードが、前記電源パッド及び前記ｐＭＯＳトランジスタのソースに接続されるもの、
前記電源パッド及び接地に接続されたパワー・クランプ(power clamp)、及び、
ｎＭＯＳトランジスタであって、そのソースが、接地及び前記第１のダイオードのアノードに接続され、そのドレインが、前記Ｉ／Ｏパッド及び前記ｐＭＯＳトランジスタのドレインに接続されたもの、
を更に備える、発明１ないし４のいずれかに記載の回路。
【００４６】
（発明８）
前記ｐＭＯＳトランジスタのソースと、前記フィンガー形状のコンタクトの間のオーミック接続(ohmic connection)を更に備える、発明１ないし４に記載の回路。
【００４７】
（発明９）
前記オーミック接続が、前記ｐＭＯＳトランジスタのソースと、前記フィンガー形状のコンタクトを接続するシリサイド（ silicide）層を含む、発明１ないし４に記載の回路。
【図面の簡単な説明】
【００４８】
【図１】Ｉ／ＯパッドとＶｄｄの間に負のストレス(negative stress)が印加されたときに、プルアップｐＭＯＳトランジスタが予期せずに故障し得る場合の、ＥＳＤ保護回路の概略図である。
【図２】図１に示されるＥＳＤ保護回路における、ｐＭＯＳトランジスタ及び基板ダイオードのレイアウトの概略断面図である。
【図３Ａ】本発明の実施例による、ＥＳＤ保護回路におけるｐＭＯＳトランジスタ及び基板ダイオードのレイアウトの概略断面図である。
【図３Ｂ】本発明の他の実施例による、ＥＳＤ保護回路におけるｐＭＯＳトランジスタ及び基板ダイオードのレイアウトの概略断面図である。
【図４】本発明のいくつかの実施例を取り込んだ、ＥＳＤ保護回路におけるマルチ・フィンガーｐＭＯＳトランジスタ、及び、フィンガー形状基板ダイオードの概略上面図である。
【図５Ａ】本発明の他の実施例による、ＥＳＤ保護回路におけるｐＭＯＳトランジスタ及び基板ダイオードのレイアウトの概略断面図である。
【図５Ｂ】本発明の他の実施例による、ＥＳＤ保護回路におけるｐＭＯＳトランジスタ及び基板ダイオードのレイアウトの概略断面図である。
【図６Ａ】本発明の追加的実施例を取り込んだＥＳＤ保護回路における、マルチ・フィンガーｐＭＯＳトランジスタ、及び、フィンガー形状基板ダイオードの概略上面図である。
【図６Ｂ】本発明の追加的実施例を取り込んだＥＳＤ保護回路におけるマルチ・フィンガーｐＭＯＳトランジスタ及びフィンガー形状基板ダイオードの概略上面図である。
【符号の説明】
【００４９】
１００  回路
１０１  信号Ｉ／Ｏパッド
１０２  電源パッド(Ｖｄｄ)
１０３  接地ポテンシャル・パッド
１０４  第１のダイオード
１０４ａ  第１のダイオード104のカソード
１０４ｂ  第１のダイオード104のアノード
１０５  第２のダイオード
１０５ａ  第２のダイオード105のカソード
１０５ｂ  第２のダイオード105のアノード
１０６  電源クランプ（power clamp）
１０７  ｎＭＯＳトランジスタ
１０８  プルアップｐＭＯＳトランジスタ
１０８ｂ  トランジスタ108のドレイン108ｂ
１０９  プルダウンｎＭＯＳトランジスタ
１０９ａ  ｎＭＯＳトランジスタ109のソース
１１０  ストレス電流パス(path)
１２０  別の(alternative)電流
２０４  第１のダイオード
２０４ａ  ダイオード・カソード
２０８  ｐＭＯＳトランジスタ
２０８ａ  ｐＭＯＳトランジスタ208のソース
２０８ｂ  ｐＭＯＳトランジスタ208のドレイン
２３０  第１のｎ型井戸
２４０  第２のｎ井戸
２５０  電子電流
３００  半導体回路
３１０  第１のｎ井戸内のｐＭＯＳトランジスタ
３１１  第１のｎ井戸
３１２  マルチ・フィンガー・トランジスタのソース
３１２ａ  トランジスタのソース
３１２ｂ  トランジスタのソース
３１３  第１のｎ井戸311へのコンタクト
３１４  トランジスタのドレイン
３２０  第１のダイオード
３２１  ダイオード320のカソード
３２２  第２のｎ井戸
３２３  アノード
３３０  ｎ井戸311とｎ井戸322の間の好ましい距離
３４０  注入された電子電流
４４０  ほぼ垂直(normal)の配向角度(90°)
５００  半導体回路
５１０  第１のｎ井戸(511)内のｐＭＯＳトランジスタ
５１１  第１のｎ井戸
５１２  マルチ・フィンガー・トランジスタのソース
５１２ａ  ｐＭＯＳトランジスタ510のソース
５１２ｂ  ｐＭＯＳトランジスタ510のソース
５１３  第１のｎ井戸へのフィンガー形状のコンタクト
５１４  ｐＭＯＳトランジスタ510のドレイン
５２０  フィンガー形状のダイオード
５２１  ダイオード520のカソード
５２２  第２のｎ井戸
５２３  アノード
５３０  ｎ井戸511とｎ井戸523の間の好ましい距離
５４０  何らかの注入された電子電流の大多数
５４１  電子電流の少ない部分
５５０  第３のｎ井戸551（ガード・ウォール、または、ダミー・ガード・ウォール）
５５１  第３のｎ井戸
５５２  コンタクト
６４０  ほぼ垂直の(normal)配向角度(90°)
【図１】
2008541414.tif 000003
【図２】
2008541414.tif 000004
【図３】
2008541414.tif 000005
【図４】
2008541414.tif 000006
【図５】
2008541414.tif 000007
【図６】
2008541414.tif 000008
【手続補正書】
【提出日】平成19年12月14日(2007.12.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
本願は、出願番号11/107,033(2005年4月15日出願)の一部継続出願であり、その開示の全体が、ここに参照として取り込まれる。
集積回路(ＩＣｓ)は、静電気放電(ＥＳＤ)事象(events)によって深刻に損傷され得る。ＩＣｓへのＥＳＤ暴露(exposure)の主な源は、人体(「人体モデル」(ＨＢＭ：human body model)によって記述される)から来る。人体の放電は、約１００nsの間、ＩＣへの数アンペアのピーク電流を生成する。ＥＳＤの第２の源は、金属物体(「機械モデル」（ＭＭ:machine model）によって記述される)からのものである。そして、これは、ＨＢＭ  ＥＳＤ源に比して、かなり高いライズ・タイム(rise times)及び電流レベルを持つトランジエントを生成する。第３の源は、「荷電素子モデル」(ＣＤＭ：charged device model)によって記述される。このＣＤＭにおいては、ＩＣ自身が荷電され、500psより少ないライズ・タイム(rise times)で、接地へ放電する。