(57)【要約】  シリコンカーバイドパワーデバイスを形成する方法が提供される。ｎ”シリコンカーバイド層が、シリコンカーバイド基板上に設けられる。ｐ型シリコンカーバイドウェル領域が、ｎシリコンカーバイド層上に設けられる。ｐ＋シリコンカーバイドの埋込み領域が、ｐ型シリコンカーバイドウェル領域に設けられる。シリコンカーバイドのｎ＋領域が、ｐ＋シリコンカーバイドの埋込み領域上に設けられる。パワーデバイスのチャネル領域が、ｐ＋シリコンカーバイドの埋込み領域とシリコンカーバイドのｎ＋領域に隣接する。ｎ”領域は、チャネル領域上に設けられ、＆領域の一部分が除去され、それにより、ｎ”領域の一部分が、チャネル領域上に残って、チャネル領域の表面粗さの低減をもたらす。
2008543048.tif 000002
【特許請求の範囲】
【請求項１】
シリコンカーバイドパワーデバイスを形成する方法であって、
シリコンカーバイド基板上にｎ−シリコンカーバイド層を形成するステップ、
前記ｎ−シリコンカーバイド層上にｐ型シリコンカーバイドウェル領域を形成するステップ、
前記ｐ型シリコンカーバイドウェル領域内にｐ＋シリコンカーバイドの埋込み領域を形成するステップ、
前記ｐ＋シリコンカーバイドの埋込み領域上にシリコンカーバイドのｎ＋領域を形成するステップであって、前記パワーデバイスのチャネル領域が、前記ｐ＋シリコンカーバイドの埋込み領域と前記シリコンカーバイドのｎ＋領域に隣接する、ｎ＋領域を形成するステップ、
前記チャネル領域上にｎ−領域を形成するステップ、および、
前記チャネル領域から前記ｎ−領域の一部分を除去するステップであって、それにより、前記ｎ−領域の一部分が、前記チャネル領域上に残って、前記チャネル領域の表面粗さの低減をもたらす、除去するステップを含むことを特徴とする方法。
【請求項２】
除去するステップは、前記チャネル領域から前記ｎ−領域の一部分を除去する化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）（ＣＭＰ）プロセスを実施するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記ＣＭＰプロセスは、前記チャネル領域から前記ｎ−領域の、約１０００から約５０００Åを除く全てを除去するステップを特徴とする請求項２に記載の方法。
【請求項４】
除去するステップは、前記チャネル領域の前記表面粗さの深さの約２．０から約３．０倍である前記ｎ−領域の一部分を除去するステップをさらに含むことを特徴とする請求項２に記載の方法。
【請求項５】
前記ｎ−領域の約１５００Åは、前記ＣＭＰプロセス後に前記チャネル領域上に残ることを特徴とする請求項４に記載の方法。
【請求項６】
前記表面粗さの低減は、少なくとも約２８Åから約１．０Å未満までの２乗平均平方根（ＲＭＳ）表面粗さの低減であることを特徴とする請求項１に記載の方法。
【請求項７】
除去するステップは、
前記チャネル領域上の前記ｎ−領域の残りの部分上に、約１００から約１０００Åの厚さを有する犠牲酸化物層を形成するステップ、および、
前記犠牲酸化物層を除去するステップを続いて伴い、前記ＲＭＳ表面粗さは、前記犠牲酸化物層の形成および約１．０Å未満から約０．７０Åまでの前記犠牲酸化物層の除去によってさらに低減されることを特徴とする請求項６に記載の方法。
【請求項８】
前記ｎ−領域を形成するステップは、前記チャネル領域上でｎ−エピタキシャル層を所定の厚さに成長させることであって、それにより、前記ｎ−エピタキシャル層の一部分が、前記ｎ−エピタキシャル層のその部分の除去後に、前記チャネル領域上に残る、成長させることを含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記ｎ−エピタキシャル層の前記所定の厚さは、約１５００Åから約６０００Åであることを特徴とする請求項８に記載の方法。
【請求項１０】
前記ＣＭＰプロセスを実施するステップは、前記ｎ−領域が、前記ｎ＋領域から除去されるように、前記ｎ−領域を選択的にエッチングするステップを続いて伴うことを特徴とする請求項２に記載の方法。
【請求項１１】
前記ｐ型シリコンカーバイドウェル領域を形成するステップは、ｐ型ドーパントを前記ｎ−シリコンカーバイド層内に注入するステップを含み、
前記ｐ＋シリコンカーバイドの埋込み領域を形成するステップは、ｐ型ドーパントを前記ｐ型シリコンカーバイドウェル領域内に注入するステップを含み、
前記シリコンカーバイドのｎ＋領域を形成するステップは、ｎ型ドーパントを、前記ｐ＋シリコンカーバイドの埋込み領域上の前記ｐ型シリコンカーバイドウェル領域内に注入するステップを含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記注入されたドーパントを約１６００℃より高い温度にさらすことによって前記注入されたドーパントを活性化するステップをさらに含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記ｐ型シリコンカーバイドウェル領域を形成するステップは、前記ｎ−シリコンカーバイド層上にｐ型エピタキシャル層を形成するステップを含み、
前記ｐ＋シリコンカーバイドの埋込み領域を形成するステップは、ｐ型シリコンカーバイドドーパントを前記ｐ型シリコンカーバイドウェル領域内に注入するステップを含み、
前記シリコンカーバイドのｎ＋領域を形成するステップは、ｎ型シリコンカーバイドドーパントを、前記ｐ＋シリコンカーバイドの埋込み領域上の前記ｐ型シリコンカーバイドウェル領域内に注入するステップを含むことを特徴とする請求項２に記載の方法。
【請求項１４】
前記チャネル領域に隣接する前記ｐ型シリコンカーバイドウェル領域内にシリコンカーバイドのｎ型領域を形成するステップをさらに含み、前記チャネル領域が、前記ｐ＋シリコンカーバイドの埋込み領域と前記シリコンカーバイドのｎ型領域との間に画定され、前記シリコンカーバイドのｎ型領域が、前記シリコンカーバイドパワーデバイスの接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（ＪＦＥＴ）領域であることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記チャネル領域に隣接する前記ｐ型シリコンカーバイドウェル領域内にシリコンカーバイドのｎ型領域を形成するステップをさらに含み、前記チャネル領域が、前記ｐ＋シリコンカーバイドの埋込み領域と前記シリコンカーバイドのｎ型領域との間に画定され、前記ｎ−領域が、前記チャネル領域上に残るだけであることを特徴とする請求項１に記載の方法。
【請求項１６】
前記基板は、前記シリコンカーバイドパワーデバイスのドリフト領域の役をするｎ−基板を含み、方法は、前記ｎ−シリコンカーバイド層に対向するｎ＋ドレイン領域を基板上に形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１７】
ｎ＋ドレイン領域を形成するステップは、前記ｎ−基板内に前記ｎ＋ドレイン領域を注入するステップ、または、前記ｎ−基板上で前記ｎ＋ドレイン領域を成長させることの少なくとも一方を含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記シリコンカーバイドパワーデバイスは、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（ＭＯＳＦＥＴ）を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
シリコンカーバイドパワーデバイスを形成する方法であって、
前記パワーデバイスのチャネル領域上でシリコンカーバイドエピタキシャル領域を成長させること、および、
前記シリコンカーバイドエピタキシャル領域の一部分を機械的に除去するステップであって、それにより、前記チャネル領域上の前記シリコンカーバイドエピタキシャル領域の残りの部分が、前記チャネル領域の表面粗さの低減をもたらす、機械的に除去するステップを含むことを特徴とする方法。
【請求項２０】
前記表面粗さの低減は、少なくとも約２８Åから約１．０Å未満までの２乗平均平方根（ＲＭＳ）表面粗さの低減であることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記シリコンカーバイドエピタキシャル領域の残りの部分上に、約１００から約１０００Åの厚さを有する犠牲酸化物層を形成するステップ、および、
前記チャネル領域の表面粗さのさらなる低減をもたらすために、前記犠牲酸化物層を除去するステップをさらに含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記ＲＭＳ表面粗さは、前記犠牲酸化物層の形成および約１．０Å未満から約０．７０Åまでの前記犠牲酸化物層の除去によってさらに低減されることを特徴とする請求項２１に記載の方法。
【請求項２３】
機械的に除去するステップは、前記チャネル領域から前記シリコンカーバイドエピタキシャル領域の一部分を除去する化学機械研磨（ＣＭＰ）プロセスを実施するステップを含むことを特徴とする請求項１９に記載の方法。
【請求項２４】
前記ＣＭＰプロセス後の前記シリコンカーバイドエピタキシャル領域の残りの部分は、約１０００から約５０００Åの厚さを有するステップを特徴とする請求項２３に記載の方法。
【請求項２５】
機械的に除去するステップは、前記チャネル領域の前記表面粗さの深さの約２．０から約３．０倍である前記シリコンカーバイドエピタキシャル領域の一部分を機械的に除去するステップをさらに含むことを特徴とする請求項１９に記載の方法。
【請求項２６】
前記シリコンカーバイドエピタキシャル領域の残りの部分は、約１５００Å以上の厚さを有するステップを特徴とする請求項２５に記載の方法。
【請求項２７】
前記シリコンカーバイドエピタキシャル領域は、約１５００Åから約６０００Åの厚さを有するステップを特徴とする請求項１９に記載の方法。
【請求項２８】
機械的に除去するステップは、前記シリコンカーバイドエピタキシャル領域の一部分を前記パワーデバイスの前記チャネル領域上に残しながら、下にある層をさらすために、前記シリコンカーバイドエピタキシャル領域を選択的にエッチングするステップを続いて伴うことを特徴とする請求項１９に記載の方法。
【請求項２９】
シリコンカーバイド基板上にｎ−シリコンカーバイド層を形成するステップ、
前記ｎ−シリコンカーバイド層上にｐ型シリコンカーバイドウェル領域を形成するステップ、
前記ｐ型シリコンカーバイドウェル領域内にｐ＋シリコンカーバイドの第１および第２の離間した埋込み領域を形成するステップ、および、
前記シリコンカーバイドの第１および第２のｐ＋領域上に、それぞれ、シリコンカーバイドの第１および第２の離間したｎ＋領域を形成するステップであって、それにより、前記パワーデバイスの前記チャネル領域が、前記シリコンカーバイドの第１のｐ＋領域およびｎ＋領域と前記シリコンカーバイドの第２のｐ＋領域およびｎ＋領域との間に画定される、形成するステップをさらに含むことを特徴とする請求項１９に記載の方法。
【請求項３０】
前記ｐ型シリコンカーバイドウェル領域を形成するステップは、ｐ型ドーパントを前記ｎ−シリコンカーバイド層内に注入するステップを含み、
前記ｐ＋シリコンカーバイドの第１および第２の離間した埋込み領域を形成するステップは、ｐ型ドーパントを前記ｐ型シリコンカーバイドウェル領域内に注入するステップを含み、
前記シリコンカーバイドの第１および第２の離間したｎ＋領域を形成するステップは、ｎ型ドーパントを、前記シリコンカーバイドの第１および第２のｐ＋領域上の前記ｐ型シリコンカーバイドウェル領域内に注入するステップを含むことを特徴とする請求項２９に記載の方法。
【請求項３１】
前記注入されたドーパントを約１６００℃より高い温度にさらすことによって前記注入されたドーパントを活性化することをさらに含むことを特徴とする請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイスを作製する方法およびその結果得られるデバイスに関し、より詳細には、シリコンカーバイドパワーデバイスおよびシリコンカーバイドパワーデバイスの作製方法に関する。
【背景技術】
【０００２】
パワーデバイスは、大電流を流し、かつ、高電圧を保持するために広く使用されている。最新のパワーデバイスは、一般に、単結晶シリコン半導体材料から作製される。広く使用されている１つのパワーデバイスは、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴでは、制御信号が、ゲート電極に供給され、ゲート電極は、これに限定はしないが二酸化シリコンであってよい介在する絶縁体によって半導体表面から分離される。電流伝導は、バイポーラトランジスタ動作で使用される少数キャリア注入の存在無しで、多数キャリアの輸送によって起こる。パワーＭＯＳＦＥＴは、優れた安全動作エリアを提供することができ、また、ユニットセル構造において並列化されることができる。
【０００３】
当業者によく知られているように、パワーＭＯＳＦＥＴは、横型構造または縦型構造を含んでもよい。横型構造では、ドレイン、ゲート、およびソース端子は、基板の同じ表面上にある。対照的に、縦型構造では、ソースおよびドレインは、基板の反対表面上にある。
【０００４】
広く使用されている１つのシリコンパワーＭＯＳＦＥＴは、２重拡散プロセスを使用して作製される２重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）である。これらのデバイスにおいて、ｐベース領域およびｎ＋ソース領域は、マスク内の共通開口を通して拡散される。ｐベース領域は、ｎ＋ソース領域より深いところに追いやられる。ｐベース領域とｎ＋ソース領域との横拡散の差が、表面チャネル領域を形成する。ＤＭＯＳＦＥＴを含むパワーＭＯＳＦＥＴの概要は、非特許文献１、特に、「Ｐｏｗｅｒ  ＭＯＳＦＥＴ」という名称の第７章に見出すことができ、その開示は、参照により本明細書に組み込まれる。
【０００５】
パワーデバイスにおける開発努力は、パワーデバイスのためのシリコンカ−バイド（ＳｉＣ）の使用の調査も含まれた。シリコンカ−バイドは、シリコンに比較して、広いバンドギャップ、低い誘電率、高い絶縁破壊電界強度、高い熱伝導率、および高い飽和電子ドリフト速度を有する。これらの特性は、シリコンカーバイドパワーデバイスが、従来のシリコンベースパワーデバイスと比べて、高い温度で、高い電力レベルで、また、低い固有オン抵抗を持って動作することを可能にする場合がある。シリコンデバイスと比べたシリコンカーバイドデバイスの優位性の理論的解析は、非特許文献２に見出される。シリコンカーバイドで作製されたパワーＭＯＳＦＥＴは、「Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ」という名称で、本発明の譲受人に譲渡された、Ｐａｌｍｏｕｒに対する特許文献１に記載されている。シリコンカーバイドパワーデバイスはまた、「Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ  ｂｙ  Ｉｍｐｌａｎｔａｔｉｏｎ  ａｎｄ  Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｉｏｎ」という名称の、Ｓｕｖｏｒｏｖ他に対する特許文献２、および、「Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ  ｂｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ａｎｎｅａｌｉｎｇ」という名称の、Ｓｕｖｏｒｏｖ他に対する特許文献３に記載され、両特許は、本発明の譲受人に譲渡される。
【０００６】
【特許文献１】米国特許第５，５０６，４２１号明細書
【特許文献２】米国特許第６，１０７，１４２号明細書
【特許文献３】米国特許第６，１００，１６９号明細書
【特許文献４】米国特許出願公開第２００４／０２１１９８０号明細書
【特許文献５】米国特許出願公開第２００４／０１１９０７６号明細書
【特許文献６】米国特許出願公開第２００２／００３８８９１号明細書
【特許文献７】米国特許出願第１０／８７３，３９４号明細書
【特許文献８】米国特許第６，６１０，３６６号明細書
【特許文献９】米国特許第６，７６７，８４３号明細書
【特許文献１０】米国特許出願公開第２００２／０１０２３５８Ａ１号明細書
【非特許文献１】PWS Publishing Company, 1996によって出版された、B.J. Baligaによる「Power Semiconductor Devices」という名称の教科書
【非特許文献２】Bhatnagar, et al., ”Comparison of 6H-SiC, 3C-SiC and Si for Power Devices”, IEEE Transactions on Electron Devices, Vol. 40, 1993, pp.645-655
【非特許文献３】Shenoy, et al., ”High-Voltage Double-Implanted Power MOSFET's in 6H-SiC”, IEEE Electron Device Letters, Vol. 18, No. 3, March 1997, pp.93-95
【非特許文献４】Chung, et all., ”Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これらの可能性のある利点にもかかわらず、パワーＭＯＳＦＥＴを含むパワーデバイスをシリコンカーバイドで作製することは難しい場合がある。たとえば、上述したように、２重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）は、一般に、ｐベース領域がｎ＋ソースより深いところに追いやられる２重拡散プロセスを使用して、シリコンで作製される。残念ながら、シリコンカーバイドでは、従来のｐ型およびｎ型ドーパントの拡散係数が、シリコンと比較して小さいため、許容可能な拡散時間と温度を使用して、ｐベース領域およびｎ＋ソース領域の必要とされる深さを得ることが難しい場合がある。イオン注入はまた、ｐベース及びｎ＋ソースを注入するのに使用されてもよい。たとえば、非特許文献３を参照されたい。しかし、イオン注入される領域の深さおよび横範囲（ｌａｔｅｒａｌ  ｅｘｔｅｎｔ）を制御することは難しい場合がある。さらに、ソース領域を囲む表面チャネルを形成する必要性は、２つの別個の注入マスクの使用を必要とする場合がある。そのため、ｐベース領域とソース領域を互いに位置合わせすることは難しい場合があり、それにより、デバイス性能に影響を及ぼす可能性がある。さらに、一連の注入工程および注入物活性化アニールを実施することは、ＭＯＳＦＥＴのチャネルにわたって段差が隆起した表面をもたらす場合があり、たとえば、オン抵抗の増加および信頼性の低下の点でデバイス性能を低下させる場合がある。
【０００８】
本発明の一部の実施形態は、シリコンカーバイドパワーデバイスを形成する方法を提供する。
【課題を解決するための手段】
【０００９】
ｎ−シリコンカーバイド層が、シリコンカーバイド基板上に設けられる。ｐ型シリコンカーバイドウェル領域が、ｎ−シリコンカーバイド層上に設けられる。ｐ＋シリコンカーバイドの埋込み領域が、ｐ型シリコンカーバイドウェル領域上に設けられる。シリコンカーバイドのｎ＋領域が、ｐ＋シリコンカーバイドの埋込み領域上に設けられる。パワーデバイスのチャネル領域が、ｐ＋シリコンカーバイドの埋込み領域とシリコンカーバイドのｎ＋領域に隣接する。ｎ−領域は、チャネル領域上に設けられ、ｎ−領域の一部分が、チャネル領域から除去され、それにより、ｎ−領域の一部分が、チャネル領域上に残って、チャネル領域の表面粗さの低減をもたらす。
【００１０】
本発明のさらなる実施形態では、ｎ−領域の一部分は、チャネル領域からｎ−領域の一部分を除去する化学機械研磨（ＣＭＰ）プロセスを使用して除去されてもよい。ＣＭＰプロセスは、ｎ−領域の、約１０００から約５０００Åを除く全てを除去してもよい。チャネル領域の表面粗さの深さの約２．０から約３．０倍であるｎ−領域の一部分が除去されてもよい。本発明のいくつかの実施形態では、ｎ−領域の約１５００Åは、ＣＭＰプロセス後にチャネル領域上に残る。
【００１１】
本発明のさらなる実施形態では、表面粗さの低減は、少なくとも約２８Åから約１．０Å未満までの２乗平均平方根（ＲＭＳ）表面粗さの低減であってよい。約１００から約１０００Åの厚さを有する犠牲酸化物層は、チャネル領域上のｎ−領域の残りの部分上に形成され、また、除去されてもよい。ＲＭＳ表面粗さは、さらに、犠牲酸化物層の形成および約１．０Å未満から約０．７０Åまでの犠牲酸化物層の除去によって低減される。
【００１２】
本発明の一部の実施形態では、ｎ−領域は、ｎ−エピタキシャル層であってよく、ｎ−エピタキシャル層は、チャネル領域上で所定の厚さに成長し、それにより、ｎ−エピタキシャル層の一部分が、ｎ−エピタキシャル層のその部分の除去後に、チャネル領域上に残る。本発明のいくつかの実施形態では、ｎ−エピタキシャル層の所定の厚さは、約１５００Åから約５０００Åであってよい。ＣＭＰプロセスは、ｎ−領域が、ｎ＋領域から除去されるように、ｎ−領域を選択的にエッチングすることを続いて伴ってもよい。
【００１３】
本発明のさらなる実施形態では、ｐ型シリコンカーバイドウェル領域は、ｐ型ドーパントをｎ−シリコンカーバイド層内に注入することによって形成されてもよい。ｐ＋シリコンカーバイドの埋込み領域は、ｐ型ドーパントをｐ型シリコンカーバイドウェル領域内に注入することによって形成されてもよい。シリコンカーバイドのｎ＋領域は、ｎ型ドーパントをｐ＋シリコンカーバイドの埋込み領域上のｐ型シリコンカーバイドウェル領域内に注入することによって形成されてもよい。注入されたドーパントは、約１６００℃より高い温度にさらすことによって活性化されてもよい。
【００１４】
本発明のさらなる実施形態では、ｐ型シリコンカーバイドウェル領域は、ｎ−シリコンカーバイド層上のｐ型エピタキシャル層であってよい。ｐ＋シリコンカーバイドの埋込み領域は、ｐ型シリコンカーバイドドーパントをｐ型シリコンカーバイドウェル領域に注入することによって形成されてもよい。シリコンカーバイドのｎ＋領域は、ｎ型シリコンカーバイドドーパントを、ｐ＋シリコンカーバイドの埋込み領域上のｐ型シリコンカーバイドウェル領域内に注入することによって形成されてもよい。
【００１５】
本発明の一部の実施形態では、シリコンカーバイドのｎ型領域は、チャネル領域に隣接するｐ型シリコンカーバイドウェル領域内に形成されてもよい。チャネル領域は、ｐ＋シリコンカーバイドの埋込み領域とシリコンカーバイドのｎ型領域との間に画定されてもよい。シリコンカーバイドのｎ型領域は、シリコンカーバイドパワーデバイスの接合型電界効果トランジスタ（ＪＦＥＴ）領域であってよい。
【００１６】
本発明のさらなる実施形態では、シリコンカーバイドのｎ型領域は、チャネル領域に隣接するｐ型シリコンカーバイドウェル領域内に形成されてもよい。チャネル領域は、ｐ＋シリコンカーバイドの埋込み領域とシリコンカーバイドのｎ型領域との間に画定されてもよい。ｎ−領域は、チャネル領域上に残るだけである。
【００１７】
本発明のさらなる実施形態では、基板は、シリコンカーバイドパワーデバイスのドリフト領域の役をするｎ−基板であってよい。ｎ＋ドレイン領域は、ｎ−シリコンカーバイド層に対向する基板上に設けられてもよい。ｎ＋ドレイン領域は、注入される領域またはエピタキシャル領域であってよい。本発明のいくつかの実施形態では、シリコンカーバイドパワーデバイスは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であってよい。
【００１８】
本発明の一部の実施形態は、シリコンカーバイドパワーデバイスを形成する方法を提供する。シリコンカーバイドエピタキシャル領域は、パワーデバイスのチャネル領域上で成長する。シリコンカーバイドエピタキシャル領域の一部分は、機械的に除去され、それにより、シリコンカーバイドエピタキシャル領域の残りの部分がチャネル領域の表面粗さの低減をもたらす。
【００１９】
本発明のさらなる実施形態では、表面粗さの低減は、少なくとも約２８Åから約１．０Å未満までのＲＭＳ表面粗さの低減であってよい。本発明のいくつかの実施形態では、犠牲酸化物層は、シリコンカーバイドエピタキシャル領域上に形成されてもよく、また、犠牲酸化物層は、チャネル領域の表面粗さのさらなる低減をもたらすために除去されてもよい。ＲＭＳ表面粗さは、さらに、犠牲酸化物層の形成および約１．０Å未満から約０．７０Åまでの犠牲酸化物層の除去によって低減されてもよい。
【発明を実施するための最良の形態】
【００２０】
本発明は、ここで、本発明の実施形態が示される添付図面を参照して以降でより完全に説明されるであろう。しかし、本発明は、多くの異なる形態で具現化されてもよく、本明細書に述べる実施形態を制限するものと解釈されるべきではない。むしろ、これらの実施形態は、本開示が、徹底的でかつ完全であり、かつ、本発明の範囲を当業者に完全に伝えるように提供される。図面では、層および領域のサイズおよび相対サイズは、明確にするために誇張されている場合がある。要素または層が、別の要素または層に対して「上にある（ｏｎ）」、「接続される（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」、または「結合される（ｃｏｕｐｌｅｄ  ｔｏ）」と言うとき、要素または層は、他の要素または層に対して、直接上にある、接続される、または結合されることができるか、あるいは、介在する要素または層が存在してもよいことが理解されるであろう。対照的に、要素が、別の要素もしくは層に対して、「直接上にある（ｄｉｒｅｃｔｌｙ  ｏｎ）」、「直接接続される（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」、または「直接結合される（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と言うとき、介在する要素または層は存在しない。同じ数字は、全体を通して同じ要素を指す。本明細書に使用されるように、「および／または（ａｎｄ／ｏｒ）」という用語は、列挙する関連するアイテムの１つまたは複数の任意のまた全ての組合せを含む。
【００２１】
第１、第２などの用語は、本明細書では、種々の要素、コンポーネント、領域、層、および／またはセクションを説明するのに使用されてもよいが、これらの要素、コンポーネント、領域、層、および／またはセクションは、これらの用語によって制限されるべきでないことが理解されるであろう。これらの用語は、１つの要素、コンポーネント、領域、層、またはセクションを別の要素、コンポーネント、領域、層、またはセクションと区別するのに使用されるだけである。そのため、以下で説明される第１の要素、コンポーネント、領域、層、またはセクションは、本発明の教示から逸脱することなく、第２の要素、コンポーネント、領域、層、またはセクションと呼ばれることができる。
【００２２】
さらに、「下方の（ｌｏｗｅｒ）」または「底部の（ｂｏｔｔｏｍ）」および「上方の（ｕｐｐｅｒ）」または「頂部の（ｔｏｐ）」などの相対用語は、本明細書では、図に示す、１つの要素の別の要素に対する関係を説明するのに使用されてもよい。相対用語は、図に示す配置（ｏｒｉｅｎｔａｔｉｏｎ）に加えて、デバイスの異なる配置を包含することが意図されることが理解されるであろう。たとえば、図のデバイスが反転する場合、他の要素の「下方の（ｌｏｗｅｒ）」面上にあると説明される要素は、他の要素の「上方の（ｕｐｐｅｒ）」面上に配置されることになる。したがって、「下方の（ｌｏｗｅｒ）」という例示的な用語は、図の特定の配置に応じて、「下方の（ｌｏｗｅｒ）」と「上方の（ｕｐｐｅｒ）」の配置を共に包含することができる。同様に、図の１つのデバイスが反転する場合、他の要素の「下部に（ｂｅｌｏｗ）」または「下に（ｂｅｎｅａｔｈ）」として説明される要素は、他の要素の「上に（ａｂｏｖｅ）」なるように配置されることになる。「下部に（ｂｅｌｏｗ）」または「下に（ｂｅｎｅａｔｈ）」という例示的な用語は、上と下の配置を共に包含することができる。
【００２３】
本発明の実施形態は、本発明の理想化された実施形態の略図である断面図を参照して本明細書で述べられる。したがって、たとえば、製造技法および／または製造公差の結果としての図の形状からの変形が予想される。そのため、本発明の実施形態は、本明細書に示す領域の特定の形状に限定されるものとして考えられるべきではなく、たとえば、製造から生まれる形状の逸脱を含む。たとえば、長方形として示す被注入領域は、通常、注入領域から非注入領域への２値的変化ではなく、その縁部において丸いまたは湾曲した特徴部および／または注入物濃度勾配を有するであろう。同様に、注入によって形成される埋込み領域は、埋込み領域と、注入がそこを通して行われる表面との間の領域内に一部の注入をもたらす場合がある。そのため、図に示す領域は、本来概略的であり、その形状は、デバイスの領域の厳密な形状を示すことを意図せず、本発明の範囲を制限することを意図しない。
【００２４】
本発明の実施形態は、種々の層／領域について、特定の極性の伝導タイプを参照して述べられる。しかし、当業者によって理解されるように、領域／層の極性は、反対極性のデバイスを提供するために反転されてもよい。
【００２５】
本発明の一部の実施形態は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および／またはシリコンカーバイドのドープ領域を含んでもよい他のパワーデバイスを提供する。当業者に知られているように、シリコンカーバイドのドープ領域は、エピタキシャル成長によっておよび／または注入によって形成されてもよい。たとえば、シリコンカーバイドのｐ型領域は、ｐ型ドーパントの存在下でのエピタキシャル成長によって、または、非ドープのｐ型またはｎ型エピタキシャル層におけるｐ型ドーパントの注入によって形成されてもよい。エピタキシャル成長から生じる構造は、注入から生じる構造とは異なる。そのため、「エピタキシャル領域」および「注入領域」という用語は、シリコンカーバイドのさまざまな領域を構造的に区別し、また、シリコンカーバイドの領域の構造特性の説明として、および／または、シリコンカーバイドのこうした領域を形成する方法の説明として本明細書で使用する。
【００２６】
本発明の実施形態については、ＭＯＳＦＥＴを参照して述べるが、本発明の実施形態は、本発明の範囲から逸脱することなく、横拡散型ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、または他のこうしたＭＯＳベースデバイスなどの他のデバイス、ならびに、ショットキーダイオードおよびＰｉＮダイオードなどの高電圧デバイスにおいて使用されてもよい。
【００２７】
表面形態（ｍｏｒｐｈｏｌｏｇｙ）は、ＳｉＣパワーＭＯＳＦＥＴなどの商用シリコンカーバイド（ＳｉＣ）パワーデバイスの開発における関心事である。一連の注入工程および注入物活性化アニールは、デバイスのチャネルにわたって段差が隆起した表面をもたらす場合がある。デバイスの表面上に生成された段差は、数百オングストロームであり、デバイスのオン抵抗の増加および信頼性の低下をもたらす場合がある。本発明の一部の実施形態による方法は、全体のデバイス性能を改善するために、表面粗さが低減されたチャネル領域を提供することができる。特に、本発明の一部の実施形態によるパワーデバイスを作製する方法は、チャネル領域上にさらなるｎ−領域を提供してもよい。特に、ｎ−領域は、デバイスのチャネル領域上に形成されてもよく、ｎ−領域の一部分が、除去され、それにより、チャネル領域上のｎ−領域の残りの部分によって、チャネル領域の表面粗さを低減する。そのため、段差のある隆起した表面の少なくとも一部分は、チャネル領域から除去されて、より平滑なチャネル領域、すなわち、表面粗さが低減されたチャネル領域を提供することができる。一部の実施形態では、除去プロセスは、チャネル領域から、ｎ−領域の、一部分または約１２００Åから約１４００Åを除去することができる化学機械研磨プロセスを使用して実施される。ｎ−領域の残りの部分は、図１から図４に関して以下でさらに説明されるように、少なくとも約２８Åから約１．０Å未満までの、チャネル領域の２乗平均平方根（ＲＭＳ）表面粗さの低減を提供することができる。
【００２８】
ここで図１を参照して、本発明の一部の実施形態による縦型パワーＭＯＳＦＥＴの実施形態を示す断面図について説明する。縦型シリコンカーバイドＭＯＳＦＥＴは、一般に、ユニットセル内で複製されることが当業者によって理解されるであろう。こうしたユニットセルは、線１００ａと１００ｃとの間または線１００ｂと１００ｃと間に示される。例示を容易にするために、２つのユニットセルＭＯＳＦＥＴが説明されるが、当業者によって認識されるように、本発明の範囲から逸脱することなく、さらなるユニットセルが、一方向に沿って、または、２つの方向、一般に、直交方向に沿ってＭＯＳＦＥＴ内に組み込まれてもよい。
【００２９】
図１に示すように、本発明の一部の実施形態によるＭＯＳＦＥＴは、ｎ＋単結晶シリコンカーバイド基板１０、たとえば、４Ｈシリコンカーバイドを含む。ｎ−シリコンカーバイド層１２は、基板１０の第１表面１０Ａ上に設けられる。本明細書で使用されるように、「ｐ＋」または「ｎ＋」は、同じまたは別の層または基板の隣接領域または他の領域内に存在する、高いキャリア濃度によって規定される領域を指す。同様に、「ｐ−」または「ｎ−」は、同じまたは別の層または基板の隣接領域または他の領域内に存在する、低いキャリア濃度によって規定される領域を指す。
【００３０】
本発明の一部の実施形態では、ｎ−基板は、デバイスのｎ−ドリフト層の役をすることができる。本発明のこれらの実施形態では、ｎ＋ドレイン領域は、ｎ−基板の第２表面１０Ｂ上に設けられてもよい。ｎ＋ドレイン領域は、本発明の範囲から逸脱することなく、イオン注入またはエピタキシャル成長によって設けられてもよい。
【００３１】
ｐ型シリコンカーバイド領域１４は、ｎ−シリコンカーバイド層１２上に設けられ、ＭＯＳＦＥＴのｐウェル領域を提供してもよい。本発明の範囲から逸脱することなく、ｐウェル領域は、エピタキシャル領域または注入領域であってよいことが理解されるであろう。
【００３２】
ｐ＋シリコンカーバイドの埋込み領域１８は、ｐ型領域１４内に同様に設けられるシリコンカーバイドのｎ＋領域２０の下でｐウェル領域１４内に設けられる。ｎ＋領域２０は、デバイスのソース領域を提供してもよい。ｎ＋ソース領域２０には、ｐウェル領域１４中を通ってｎ−シリコンカーバイド層１２まで延在する（ｅｘｔｅｎｄ）ｎ型シリコンカーバイド領域２１が離間して隣接する。ｐウェル領域１４がエピタキシャル層である本発明の実施形態では、ｎ型シリコンカーバイド領域２１は、デバイスの接合型電界効果トランジスタ（ＪＦＥＴ）領域と呼ばれてもよいことが理解されるであろう。
【００３３】
ｎ型シリコンカーバイド領域２１は、ｎ型チャネル領域２９の一部分を提供してもよい。ｎ型シリコンカーバイド領域２１の表面は、それぞれ最大数百オングストロームの好ましくない段差を含む場合があり、好ましくない段差は、デバイスの、オン抵抗の増加および信頼性の低下をもたらす場合がある。さらに、ｎ型シリコンカーバイド領域２１とｐ＋シリコンカーバイドの埋込み領域１８との間のｐ型領域３１の表面もまた、これらの好ましくない段差を含む場合がある。そのため、図１に示すように、本発明の一部の実施形態によるｎ−領域１９’は、ｎ型シリコンカーバイド領域２１およびｐ型領域３１上に設けられ、デバイスのチャネル領域２９を形成してもよい。特に、図２Ａから図２Ｊに関して以下でさらに説明されるように、ｎ型エピタキシャル層は、ｎ型シリコンカーバイド領域２１、ｐ型領域３１、および構造の他の表面上で再成長し、ｎ−領域１９’の一部分が、デバイスのｎ型シリコンカーバイド領域２１およびｐ型領域３１上に残るが、ｎ＋ソース領域２０から除去されるように選択的に除去されてもよい。
【００３４】
再成長は、同一譲受人に譲渡された、２００３年４月２４日に出願された「Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ  Ｗｉｔｈ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｏｕｒｃｅ  Ａｎｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ  Ａｎｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  Ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓａｍｅ」という名称の特許文献４、２００３年１０月３０日に出願された「Ｖｅｒｔｉｃａｌ  ＪＦＥＴ  Ｌｉｍｉｔｅｄ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｖｅｒｔｉｃａｌ  ＪＦＥＴ  Ｌｉｍｉｔｅｄ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ」という名称の特許文献５、および、２００１年６月２４日に出願された「Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｈａｖｉｎｇ  ａ  Ｓｈｏｒｔｉｎｇ  Ｃｈａｎｎｅｌ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｈａｖｉｎｇ  ａ  Ｓｈｏｒｔｉｎｇ  Ｃｈａｎｎｅｌ」という名称の特許文献６に詳細に説明され、その開示は、その全体が述べられているかのように、参照により本明細書に組み込まれる。
【００３５】
ｎ型シリコンカーバイド領域２１およびｐ型領域３１上でのｎ−領域１９’の存在は、チャネル領域２９（ｎ型シリコンカーバイド領域２１、ｐ型領域３１、およびｎ−領域１９’の残りの部分の組合せ）の表面粗さを低減することができる。換言すれば、ｎ−領域１９’は、ｎ型シリコンカーバイド領域２１およびｐ型領域３１の表面上の山と谷の一部を充填して、チャネル領域２９とゲート絶縁層３０（以下で説明する）との間により平滑な界面３５を提供してもよい。本発明の一部の実施形態によれば、チャネル領域２９は、約１．０Å未満の２乗平均平方根（ＲＭＳ）表面粗さを有してもよい。こうして、本発明の一部の実施形態によれば、少なくとも約２８Åから約１．０Å未満のＲＭＳ表面粗さの低減を実現できる。このことについては、図２Ａから図３（ｃ）に関して以下でさらに説明される。本発明の一部の実施形態によれば、任意選択の犠牲酸化物層（図示せず）が、チャネル領域２９の表面上に設けられ、その後除去されてもよい。犠牲酸化物層は、約１００から約１０００Å、たとえば、５００Åの厚さを有してもよい。犠牲酸化物層の形成および除去は、さらに、チャネル領域２９の表面のＲＭＳ表面粗さを、約０．７０Åに低減することができる。
【００３６】
二酸化シリコン（ＳｉＯ２）などの適した誘電性材料のゲート絶縁層３０は、チャネル領域２９の上から、ｎ＋ソース領域２０まで延在する。ゲートコンタクト２６は、ｎ型シリコンカーバイド領域２１、ｐ型領域３１、およびｎ−領域１９’を含むチャネル領域２９に対向するゲート層上に設けられる。ソースコンタクト２４は、ｎ＋ソース領域２０間に設けられ、ドレインコンタクト２８は、ｐ型領域１４に対向する基板１０の第２面１０Ｂ上に設けられる。
【００３７】
本発明の実施形態は、図１に示すＭＯＳＦＥＴ構造に関して説明されるが、本発明の実施形態は、この構成に限定されないことが理解されるであろう。たとえば、本発明の一部の実施形態では、ＭＯＳＦＥＴは、「Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｄｅｖｉｃｅｓ  Ｗｉｔｈ  Ｈｙｂｒｉｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ  Ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｄｅｖｉｃｅｓ  Ｗｉｔｈ  Ｈｙｂｒｉｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ」という名称の、２００４年６月２２日に出願された同一譲受人に譲渡された特許文献７に記載されるハイブリッドウェル構造を含んでもよく、その開示は、本明細書で完全に述べられるかのように、参照により本明細書に組み込まれる。
【００３８】
ここで図２Ａから図２Ｊを参照して、本発明の一部の実施形態による、パワーデバイス、たとえばＭＯＳＦＥＴの作製における処理工程を説明する。図２Ａに示すように、ｎ−エピタキシャル層１２が、ｎ＋シリコンカーバイド基板１０、たとえば、４Ｈシリコンカーバイド基板上に形成される。ｎ−層１２は、約５から約２００μｍの厚さおよび約１×１０１４ｃｍ−３から１×１０１７ｃｍ−３のキャリア濃度を提供するためのドーピングを有してもよい。本発明の特定の実施形態では、ｎ−層１２は、約１２μｍ厚であり、約５×１０１５ｃｍ−３のキャリア濃度を提供するようにドープされる。
【００３９】
ｐ型層１４は、ｎ−エピタキシャル層１２上に設けられる。先に説明したように、ｐ型層１４は、デバイスのｐウェル領域を提供してもよい。ｐ型層１４は、本発明の範囲から逸脱することなく、エピタキシャル領域または注入領域であってよい。特に、ｐ型層１４が注入領域である本発明の実施形態では、ｐ型層１４を設けるために、ｐ型シリコンカーバイドドーパントが、ｎ−層１２内に注入されてもよい。ｐ型層１４がエピタキシャル層である本発明の実施形態では、ｐ型層１４は、ｎ−層１２上で成長してもよい。ｐ型層１４は、約０．５から約３μｍの厚さおよび約２×１０１６ｃｍ−３から約５×１０１７ｃｍ−３のキャリア濃度を提供するためのドーピングを有してもよい。本発明の特定の実施形態では、ｐ型層１４は、約０．５μｍ厚であり、約１×１０１６ｃｍ−３のキャリア濃度を提供するようにドープされる。図２Ａにさらに示すように、マスク層１００は、ｐ型層１４上に形成され、デバイスのソース領域２０および埋込みｐ型領域１８に相当する開口を形成するようにパターニングされる。
【００４０】
図２Ｂおよび図２Ｃに示すように、埋込みｐ型領域１８およびソース領域２０は、ソース領域２０のロケーションに相当する開口を有するようマスク層１００をパターニングすることによって形成されてもよい。埋込みｐ型領域１８は、パターニングされたマスク１００を使用したｐ型ドーパントのイオン注入によって形成される。埋込みｐ型領域１８は、ドリフト領域、たとえば、ｎ−層１２まで延在し、また、一部の実施形態では、ｎ−層１２内に延在してもよい。ｐ型ドーパントは、たとえば、アルミニウムまたは他の適したｐ型ドーパントであってよい。本発明のいくつかの実施形態では、ｐ型領域１８は、ほぼ、領域２１が形成されてもよい厚さ、たとえば、約０．２μｍから約１μｍの厚さを有する。本発明の特定の実施形態では、埋込みｐ型領域１８は、ｐ型層１４の表面から約０．２μｍの深さから約０．７μｍの深さまで延在する。さらに、ｐ型領域１８は、約１×１０１７ｃｍ−３から約１×１０１８ｃｍ−３のキャリア濃度を提供するためにドープされてもよい。
【００４１】
図２Ｃに示すように、ソース領域２０は、パターニングされたマスク１００を利用してｎ型ドーパントをｐ型層１４内に注入することによって形成される。ｎ型注入物のために使用されるｎ型ドーパントは、たとえば、窒素および／またはリンであってよいが、他のｎ型ドーパントが、使用されてもよい。ｎ型ソース領域２０は、ｐ型層内に約０．２μｍから約０．３μｍの距離だけ延在してもよい。ｎ型ソース領域２０は、良好なオーミックコンタクトの形成を可能にするのに十分なキャリア濃度を提供するようにドープされてもよい。本明細書で使用されるように、「オーミックコンタクト」という用語は、オーミックコンタクトに関連するインピーダンスが、実質的に全ての予想される動作周波数および電流において、実質的に、インピーダンス＝Ｖ／Ｉ（Ｖはコンタクトの両端の電圧であり、Ｉは電流である）の関係で与えられる（すなわち、オーミックコンタクトに関連するインピーダンスは、全ての動作周波数において実質的に同じである）コンタクトを指す。本発明の特定の実施形態では、ｎ型ソース領域は、ｐ型層内に約０．２μｍの深さまで延在し、少なくとも、約１×１０１９ｃｍ−３から約１×１０２０ｃｍ−３のキャリア濃度を提供するためにドープされる。
【００４２】
本発明の実施形態は、ｐ型領域１８とソース領域２０の両方の注入のために、パターニングされたマスク１００内で同じ窓を使用して、本明細書で述べられるが、本発明の一部の実施形態では、注入における失敗を補償するために、異なるサイズの窓が使用されてもよい。
【００４３】
図２Ｄから図２Ｅに示すように、マスク１００は、除去され、デバイスのｎ型シリコンカーバイド領域２１が、ｐウェル領域１４内に設けられてもよい。ｎ型シリコンカーバイド領域２１は、本発明の範囲から逸脱することなく、注入領域またはエピタキシャル領域であってよい。ｎ型シリコンカーバイド領域２１が注入領域である本発明の実施形態では、第２マスク層１２０が、図２Ｄに示すように、デバイスのｎ型シリコンカーバイド領域２１に相当する開口を有するようにパターニングされてもよい。ｐウェル領域１４がエピタキシャル層である本発明の実施形態では、ｎ型シリコンカーバイド領域２１は、デバイスの接合型電界効果トランジスタ（ＪＦＥＴ）領域と呼ばれてもよいことが理解されるであろう。
【００４４】
図２Ｅに示すように、ｐ型層１４を通ってドリフト領域、たとえばｎ型エピタキシャル層１２まで延在するｎ型シリコンカーバイド領域２１を形成するために、ｎ型シリコンカーバイド領域２１は、パターニングされたマスク１２０を利用してｐ型層１４内にｎ型ドーパントを注入することによって形成されてもよい。どんな適したｎ型ドーパントが使用されてもよい。本発明の一部の実施形態では、窒素が、ｎ型ドーパントとして使用される。
【００４５】
デバイスがターンオンされると、ｎ型領域２１は、ＭＯＳチャネルから低濃度でドープしたドリフト領域（１２）への経路を提供することができ、電子が、ソース領域からドレイン領域へ流れることを可能にする。オフ状態では、このｎチャネル領域は、チャネル領域の両側で形成される逆バイアスされたｐｎ接合によって電子が枯渇する場合がある。チャネル領域の両側におけるｐｎ接合は、オフ状態の高い電界からＭＯＳ領域をシールドしてもよく、このことが、ＵＭＯＳＦＥＴなどのトレンチデバイスと比較して、高いデバイス信頼性をもたらす可能性がある。
【００４６】
図２Ｆは、堆積した酸化物および／または他のパッシベーション材料の任意選択のキャップ層１４０の形成を示す。キャップ層１４０は、約０．０１μｍから約１μｍの厚さを有してもよい。いずれにしても、キャップ層１４０が利用されるか否かによらず、ｎ型およびｐ型注入物を活性化するために、デバイスは、たとえば、５分などの数分の間、約９００℃から約１８００℃の範囲の、また、一部の実施形態では、約１６００℃の高温アニールにさらされてもよい。
【００４７】
図２Ｇに示すように、キャップ層１４０は、除去され、ｎ−シリコンカーバイドエピタキシャル領域１９が、デバイスのチャネル領域２９上に形成されてもよい。ｎ−シリコンカーバイドエピタキシャル領域１９の深さは、後続の処理工程において、ｎ−領域１９の一部分だけが、チャネル領域２９から除去されるように制御されてもよい。本発明の一部の実施形態では、ｎ−シリコンカーバイド領域は、約１５００Åから約６０００Åの厚さ、および、約５×１０１５ｃｍ−３のキャリア濃度を有してもよい。
【００４８】
図２Ｈに示すように、ｎ−領域１９の一部分が除去される。ｎ型シリコンカーバイド領域２１およびｐ型領域３１上に残るｎ−領域の部分１９’は、デバイスのチャネル領域２９（図２Ｉ）を画定してもよい。ｎ−領域の残りの部分１９’は、約１０００から約５０００Åの厚さを有してもよい。本発明の一部の実施形態では、ｎ−領域の残りの部分１９’は、約１５００Åの厚さを有してもよい。チャネル領域２９上でのｎ−領域の残りの部分１９’の存在は、ｎ−領域１９’とゲート絶縁体３０との間の界面３５において、チャネル領域２９の表面粗さの低減を提供してもよく、このことは、図３に関して以下でさらに説明されるであろう。
【００４９】
チャネル領域２９が、ｎ−領域の残りの部分１９’およびｎ型シリコンカーバイド領域２１と埋込みｐ型領域１８との間のｐウェルの部分３１およびソース領域２０によって画定されることが理解されるであろう。相応して、本発明の範囲から逸脱することなく、ｎ−領域１９’は、ｎ型シリコンカーバイド領域２１と埋込みｐ型領域１８との間のｐウェルの部分３１およびソース領域２０上に残るだけであり、ｎ型シリコンカーバイド領域２１上に残らなくてもよい。
【００５０】
本発明の一部の実施形態では、チャネル領域２９の表面からｎ−領域１９の一部分を除去する化学機械研磨（ＣＭＰ）プロセスが実施されてもよい。本発明のいくつかの実施形態では、ＣＭＰプロセスが、チャネル領域２９の表面粗さの深さの約２．０から３．０倍である、ｎ−領域１９の一部分を除去してもよい。本発明の範囲から逸脱することなく、従来のどんなＣＭＰプロセスも、本明細書で説明されるＣＭＰプロセスとして使用されてもよいことが理解されるであろう。しかし、本明細書で説明するプロセスは、ｎ−領域１９全体を除去しない。通常、注入領域は、数百オングストロームの厚さを有し、従来のＣＭＰプロセスは、所望の結果を得るために、ＣＭＰプロセス中に数ミクロンの膜を除去する。しかし、当業者によって理解されるように、図２Ｇの構造からの数ミクロンの膜の除去は、注入領域の全てを除去し、デバイスを非機能的にさせる。
【００５１】
相応して、本発明の一部の実施形態は、ｎ−領域１９の一部分を除去するＣＭＰプロセスを使用し、チャネル領域２９上にｎ−領域の一部分１９’を残したままにする。たとえば、本発明の一部の実施形態では、ＣＭＰプロセスは、約３時間未満、たとえば、約半時間から約１時間の間実施されてもよい。換言すれば、ＣＭＰプロセス後に、約１０００から約５０００Åのｎ−領域１９が、デバイスのチャネル領域２９上に残ってもよい。こうして、ｎ−領域の残りの部分が、約１０００から約５０００Åであってよい。ｎ型シリコンカーバイド領域２１およびｐウェル領域３１上のｎ−領域の残りの部分１９’は、チャネル領域２９の一部になる。すなわち、ｎ−領域の残りの部分１９’は、ｎ型シリコンカーバイド領域２１およびｐウェル領域３１の表面上の山と谷を充填してもよい。図２Ｈにさらに示すように、マスク１３０が、ｎ−領域の残りの部分１９’上に設けられ、ｎ−領域１９’が、マスク１３０に従ってパターニングされ、図２Ｉに示すように、ソース領域２０上のｎ−領域の部分１９’を除去する。先に説明したように、本発明の一部の実施形態では、ｎ−領域１９’は、ｎ型シリコンカーバイド領域２１とソース領域２０との間のｐウェル領域３１および埋込みｐ型領域１８上に残るだけであってよい。
【００５２】
先に説明したように、ｎ型領域２１およびｐウェル領域３１上にｎ−領域１９’を設けることは、ｎ−領域１９’とゲート絶縁体３０との間の表面粗さの低減を提供してもよい。たとえば、図３（ａ）に示すように、ｎ型シリコンカーバイド領域２１およびｐウェル領域３１の表面は、注入領域を活性化するアニール後に、多くの山と谷を有する場合がある。これらの山と谷（数百オングストローム）は、デバイスの最適状態に及ばない性能をもたらす場合がある。本発明の一部の実施形態に従って、ｎ型シリコンカーバイド領域２１およびｐウェル領域３１上にｎ−領域１９を形成し、ｎ型シリコンカーバイド領域２１およびｐウェル領域３１からｎ−領域の一部分を除去した後、図３（ｂ）に示すように、ｎ−領域の残りの部分１９’の存在によって、多くの山と谷が除去されてもよい。特に、チャネル領域２９の２乗平均平方根（ＲＭＳ）表面粗さは、本発明の一部の実施形態に従って、図３（ａ）の少なくとも約２８Åから図３（ｂ）の約１．０Å未満まで低減されてもよい。さらに、本発明の一部の実施形態では、任意選択の犠牲酸化物層（図示せず）が、チャネル領域２９の表面上に形成され、除去されてもよい。犠牲酸化物層の形成および除去は、さらに、図３（ｃ）に示すようにＲＭＳ表面粗さを約０．７０Åまで低減させてもよい。
【００５３】
図２Ｉに示すように、絶縁材料の層３０は、ゲート絶縁材料を設けるためにデバイス上に堆積されてもよい。本発明の一部の実施形態では、絶縁材料は、「Ｍｅｔｈｏｄ  ｏｆ  Ｎ２Ｏ  ａｎｎｅａｌｉｎｇ  ａｎ  ｏｘｉｄｅ  ｌａｙｅｒ  ｏｎ  ａ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ  ｌａｙｅｒ」という名称の特許文献８、「Ｍｅｔｈｏｄ  ｏｆ  Ｎ２Ｏ  ｇｒｏｗｔｈ  ｏｆ    ａｎ  ｏｘｉｄｅ  ｌａｙｅｒ  ｏｎ  ａ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ  ｌａｙｅｒ」という名称の特許文献９、および／または、「Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａｎ  ｏｘｉｄｅ  ｌａｙｅｒ  ｏｎ  ａ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ  ｌａｙｅｒ  ｕｔｉｌｉｚｉｎｇ  ａｎ  ａｎｎｅａｌ  ｉｎ  ａ  ｈｙｄｒｏｇｅｎ  ｅｎｖｉｒｏｎｍｅｎｔ」という名称の特許文献１０に記載されるように形成されてもよく、その開示は、その全体が述べられるかのように、本明細書に組み込まれる。本発明のいくつかの実施形態では、絶縁材料は、非特許文献４に記載されるように形成されてもよい。図２Ｉにさらに示すように、ゲートコンタクト２６は、ゲート絶縁材料３０上に金属コンタクトを形成することによって形成されてもよい。適したゲートコンタクト材料は、アルミニウム、ポリシリコン、およびモリブデンを含むが、それらに限定されない。さらに、当業者によって認識されるように、多層ゲートコンタクトが使用されてもよい。
【００５４】
図２Ｊに示すように、コンタクトホールが、絶縁材料３０’内に形成されてもよく、また、ソースコンタクト２４を提供するために、オーミックコンタクトが、コンタクトホール内に形成されてもよい。同様に、オーミックコンタクト２８は、基板１０上に形成されてもよい。適したオーミックコンタクト材料は、ニッケル、チタン合金、およびアルミニウムを含むが、それらに限定されない。堆積した金属コンタクトは、その後、約５００℃から約１２００℃の範囲の高温でアニールされてもよい。たとえば、デバイスの接続を容易にするために、オーバレイ金属もまた、コンタクト上に堆積されてもよい。
【００５５】
図２Ａから図２Ｊの工程の順序が変更されてもよいことが当業者によって理解されるであろう。そのため、たとえば、ｎ型シリコンカーバイド領域２１は、本発明の範囲から逸脱することなく、ｎ＋領域２０を形成する前に形成されてもよい。同様に、埋込みｐ＋領域１８は、ｎ＋領域２０またはｎ型シリコンカーバイド領域２１の形成の前か後のいずれかで形成されてもよい。同様に、コンタクト２４が、たとえば、金属層を堆積しパターニングすることによって形成され、次に、絶縁層３０’が設けられ、絶縁層内の開口が、コンタクト２４に対して形成されてもよい。相応して、本発明は、明細書に述べる正確な動作シーケンスに限定されるものとして解釈されるべきではなく、本開示に照らして当業者に明らかになると思われる他の作製シーケンスを包含することが意図される。
【００５６】
ここで図４を参照して、従来のデバイスと本発明の一部の実施形態による方法を使用して作製されたデバイスについての、ドレイン電圧（Ｖ）対ドレイン電流（Ａ）の比較を示すチャートが説明される。図４に示すように、本発明の一部の実施形態に従って作製されたＭＯＳＦＥＴのドレイン電流は、相当するドレイン電圧において、従来のＭＯＳＦＥＴより大きい。
【００５７】
図面および明細書において、本発明の典型的な好ましい実施形態が開示されており、特定の用語が使用されるが、特定の用語は、制限するためでなく、一般的でかつ記述的な意味でだけ使用されており、本発明の範囲は、添付特許請求項において述べられる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一部の実施形態による、パワーＭＯＳＦＥＴを示す断面図である。
【図２Ａ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｂ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｃ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｄ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｅ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｆ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｇ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｈ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｉ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図２Ｊ】本発明の一部の実施形態による、図１のパワーＭＯＳＦＥＴの作製の処理工程を示す断面図である。
【図３】（ａ）は本発明の一部の実施形態による方法を使用して作製されたＭＯＳＦＥＴのチャネルの画像であり、（ｂ）は本発明の一部の実施形態による方法を使用して作製されたＭＯＳＦＥＴのチャネルの画像であり、（ｃ）は本発明の一部の実施形態による方法を使用して作製されたＭＯＳＦＥＴのチャネルの画像である。
【図４】従来のデバイスと本発明の一部の実施形態による方法を使用して作製されたデバイスについての、ドレイン電圧（Ｖ）対ドレイン電流（Ａ）の比較を示すチャートである。
【図１】
2008543048.tif 000003
【図２Ａ】
2008543048.tif 000004
【図２Ｂ】
2008543048.tif 000005
【図２Ｃ】
2008543048.tif 000006
【図２Ｄ】
2008543048.tif 000007
【図２Ｅ】
2008543048.tif 000008
【図２Ｆ】
2008543048.tif 000009
【図２Ｇ】
2008543048.tif 000010
【図２Ｈ】
2008543048.tif 000011
【図２Ｉ】
2008543048.tif 000012
【図２Ｊ】
2008543048.tif 000013
【図３】
2008543048.tif 000014
【図４】
2008543048.tif 000015
【手続補正書】
【提出日】平成19年6月15日(2007.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコンカーバイドパワーデバイスを形成する方法であって、
シリコンカーバイド基板上にｎ−シリコンカーバイド層を形成するステップ、
前記ｎ−シリコンカーバイド層上にｐ型シリコンカーバイドウェル領域を形成するために、前記ｎ−シリコンカーバイド層内にｐ型ドーパントを注入するステップ、または、前記ｎ−シリコンカーバイド層上にｐ型エピタキシャル層を形成するステップ、
前記ｐ型シリコンカーバイドウェル領域内にｐ＋シリコンカーバイドの埋込み領域を形成するために、前記ｐ型シリコンカーバイドウェル領域内にｐ型ドーパントを注入するステップ、
前記ｐ＋シリコンカーバイドの埋込み領域上にシリコンカーバイドのｎ＋領域を形成するために、前記ｐ＋シリコンカーバイドの埋込み領域上の前記ｐ型シリコンカーバイドウェル領域内にｎ型ドーパントを注入するステップであって、前記パワーデバイスのチャネル領域が、前記シリコンカーバイドのｐ＋およびｎ＋領域に隣接する、ｎ型ドーパントを注入するステップ、
前記チャネル領域上にｎ−領域を形成するステップ、および、
前記チャネル領域から前記ｎ−領域の一部分を除去するステップであって、それにより、前記ｎ−領域の一部分が、前記チャネル領域上に残って、前記チャネル領域の表面粗さを低減する、除去するステップを含むことを特徴とする方法。
【請求項２】
前記除去するステップは、前記チャネル領域から前記ｎ−領域の一部分を除去する化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）（ＣＭＰ）プロセスを実施するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記ＣＭＰプロセスは、前記チャネル領域から前記ｎ−領域の、約１０００から約５０００Åを除く全てを除去することを特徴とする請求項２に記載の方法。
【請求項４】
前記除去するステップは、前記チャネル領域の前記表面粗さの深さの約２．０から約３．０倍である前記ｎ−領域の一部分を除去するステップをさらに含むことを特徴とする請求項２に記載の方法。
【請求項５】
前記ｎ−領域の約１５００Åは、前記ＣＭＰプロセス後に前記チャネル領域上に残ることを特徴とする請求項４に記載の方法。
【請求項６】
前記表面粗さの低減は、少なくとも約２８Åから約１．０Å未満までの２乗平均平方根（ＲＭＳ）表面粗さの低減であることを特徴とする請求項１に記載の方法。
【請求項７】
前記除去するステップは、
前記チャネル領域上の前記ｎ−領域の残りの部分上に、約１００から約１０００Åの厚さを有する犠牲酸化物層を形成するステップ、および、
前記犠牲酸化物層を除去するステップ
を続いて伴い、前記ＲＭＳ表面粗さは、前記犠牲酸化物層の形成および約１．０Å未満から約０．７０Åまでの前記犠牲酸化物層の除去によってさらに低減されることを特徴とする請求項６に記載の方法。
【請求項８】
前記ｎ−領域を形成するステップは、前記チャネル領域上でｎ−エピタキシャル層を所定の厚さに成長させることであって、それにより、前記ｎ−エピタキシャル層の一部分が、前記ｎ−エピタキシャル層のその部分の除去後に、前記チャネル領域上に残るようにｎ−領域を成長させるステップを含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記ｎ−エピタキシャル層の前記所定の厚さは、約１５００Åから約６０００Åであることを特徴とする請求項８に記載の方法。
【請求項１０】
前記ＣＭＰプロセスを実施するステップは、前記ｎ−領域が、前記ｎ＋領域から除去されるように、前記ｎ−領域を選択的にエッチングするステップを続いて伴うことを特徴とする請求項２に記載の方法。
【請求項１１】
前記注入されたドーパントを約１６００℃より高い温度にさらすことによって前記注入されたドーパントを活性化するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記チャネル領域に隣接する前記ｐ型シリコンカーバイドウェル領域内にシリコンカーバイドのｎ型領域を形成するステップをさらに含み、前記チャネル領域が、前記ｐ＋シリコンカーバイドの埋込み領域と前記シリコンカーバイドのｎ型領域との間に画定され、前記シリコンカーバイドのｎ型領域が、前記シリコンカーバイドパワーデバイスの接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（ＪＦＥＴ）領域であることを特徴とする請求項１に記載の方法。
【請求項１３】
前記チャネル領域に隣接する前記ｐ型シリコンカーバイドウェル領域内にシリコンカーバイドのｎ型領域を形成するステップをさらに含み、前記チャネル領域が、前記ｐ＋シリコンカーバイドの埋込み領域と前記シリコンカーバイドのｎ型領域との間に画定され、前記ｎ−領域が、前記チャネル領域上に残るだけであることを特徴とする請求項１に記載の方法。
【請求項１４】
前記基板は、前記シリコンカーバイドパワーデバイスのドリフト領域の役をするｎ−基板を含み、前記ｎ−シリコンカーバイド層に対向するｎ＋ドレイン領域を基板上に形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１５】
前記ｎ＋ドレイン領域を形成するステップは、前記ｎ−基板内に前記ｎ＋ドレイン領域を注入するステップ、および、前記ｎ−基板上で前記ｎ＋ドレイン領域を成長させるステップの少なくとも一方を含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記シリコンカーバイドパワーデバイスは、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（ＭＯＳＦＥＴ）を含むことを特徴とする請求項１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
広く使用されている１つのシリコンパワーＭＯＳＦＥＴは、２重拡散プロセスを使用して作製される２重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）である。これらのデバイスにおいて、ｐベース領域およびｎ＋ソース領域は、マスク内の共通開口を通して拡散される。ｐベース領域は、ｎ＋ソース領域より深いところに追いやられる。ｐベース領域とｎ＋ソース領域との横拡散の差が、表面チャネル領域を形成する。ＤＭＯＳＦＥＴを含むパワーＭＯＳＦＥＴの概要は、非特許文献１、特に、「Ｐｏｗｅｒ  ＭＯＳＦＥＴ」という名称の第７章に見出すことができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
再成長は、同一譲受人に譲渡された、２００３年４月２４日に出願された「Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ  Ｗｉｔｈ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｏｕｒｃｅ  Ａｎｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ  Ａｎｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  Ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓａｍｅ」という名称の特許文献４、２００３年１０月３０日に出願された「Ｖｅｒｔｉｃａｌ  ＪＦＥＴ  Ｌｉｍｉｔｅｄ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｖｅｒｔｉｃａｌ  ＪＦＥＴ  Ｌｉｍｉｔｅｄ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ」という名称の特許文献５、および、２００１年６月２４日に出願された「Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｈａｖｉｎｇ  ａ  Ｓｈｏｒｔｉｎｇ  Ｃｈａｎｎｅｌ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｈａｖｉｎｇ  ａ  Ｓｈｏｒｔｉｎｇ  Ｃｈａｎｎｅｌ」という名称の特許文献６に詳細に説明される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
本発明の実施形態は、図１に示すＭＯＳＦＥＴ構造に関して説明されるが、本発明の実施形態は、この構成に限定されないことが理解されるであろう。たとえば、本発明の一部の実施形態では、ＭＯＳＦＥＴは、「Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｄｅｖｉｃｅｓ  Ｗｉｔｈ  Ｈｙｂｒｉｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ  Ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｄｅｖｉｃｅｓ  Ｗｉｔｈ  Ｈｙｂｒｉｄ  Ｗｅｌｌ  Ｒｅｇｉｏｎｓ」という名称の、２００４年６月２２日に出願された同一譲受人に譲渡された特許文献７に記載されるハイブリッドウェル構造を含んでもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
図２Ｉに示すように、絶縁材料の層３０は、ゲート絶縁材料を設けるためにデバイス上に堆積されてもよい。本発明の一部の実施形態では、絶縁材料は、「Ｍｅｔｈｏｄ  ｏｆ  Ｎ２Ｏ  ａｎｎｅａｌｉｎｇ  ａｎ  ｏｘｉｄｅ  ｌａｙｅｒ  ｏｎ  ａ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ  ｌａｙｅｒ」という名称の特許文献８、「Ｍｅｔｈｏｄ  ｏｆ  Ｎ２Ｏ  ｇｒｏｗｔｈ  ｏｆ    ａｎ  ｏｘｉｄｅ  ｌａｙｅｒ  ｏｎ  ａ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ  ｌａｙｅｒ」という名称の特許文献９、および／または、「Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａｎ  ｏｘｉｄｅ  ｌａｙｅｒ  ｏｎ  ａ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ  ｌａｙｅｒ  ｕｔｉｌｉｚｉｎｇ  ａｎ  ａｎｎｅａｌ  ｉｎ  ａ  ｈｙｄｒｏｇｅｎ  ｅｎｖｉｒｏｎｍｅｎｔ」という名称の特許文献１０に記載されるように形成されてもよい。本発明のいくつかの実施形態では、絶縁材料は、非特許文献４に記載されるように形成されてもよい。図２Ｉにさらに示すように、ゲートコンタクト２６は、ゲート絶縁材料３０上に金属コンタクトを形成することによって形成されてもよい。適したゲートコンタクト材料は、アルミニウム、ポリシリコン、およびモリブデンを含むが、それらに限定されない。さらに、当業者によって認識されるように、多層ゲートコンタクトが使用されてもよい。
【国際調査報告】
2008543048.tif 000016
2008543048.tif 000017