(57)【要約】本発明は、通信システムノード用のデータ記憶装置、データ記憶方法、及び通信システムノードに関するものである。より詳細には、本発明は、バッファリングデータ及び制御データを、通信コントローラの外部に配置された装置内にシステムまたはホストコントローラのレベルで記憶することに関するものであり、時間トリガのプロトコルが前記ノード上で実行される。フォーマット及び挙動を含む制御及びバッファリング関係のデータを通信コントローラの外部に配置することによって、データ・バッファリング関係の制約、例えばバッファサイズ及びバッファ数が通信コントローラのレベルからシステムのレベルに移動するので、本発明はずっとフレキシブル、拡張可能、かつ再構成可能になる。
2008542946.tif 000002
【特許請求の範囲】
【請求項１】
ホストコントローラ、ホストコントローラレベルの汎用メモリーユニット、及び通信コントローラが設けられ、時間トリガのプロトコルに基づいて通信する通信システムノードにおいて、
構成及びバッファリング関係のデータ用の少なくとも１つの記憶装置が、前記通信コントローラの外部にホストコントローラレベルで設けられ、前記通信コントローラには、構成及びバッファリング関係のデータ用の記憶装置が設けられていないことを特徴とする通信システムノード。
【請求項２】
前記記憶装置が、
前記通信コントローラのタイムスロットをそれぞれのバッファに関連付けるスロット制御リストと；
前記バッファを当該バッファのバッファエントリに関連付けるバッファ制御リストと；
前記バッファエントリをフレームまたはメッセージデータに関連付けるバッファ記述子リストと；
前記フレームまたはメッセージ、及び状態データを保持するフレームバッファとを具え、
前記スロット制御リストは前記バッファ制御リストにリンクされ；
前記バッファ制御リストは前記バッファ記述子リストにリンクされ；
前記バッファ記述子リストは前記フレームバッファにリンクされている
ことを特徴とする請求項１に記載の通信システムノード。
【請求項３】
前記スロット制御リストが、前記通信コントローラのタイムスロットの、前記通信システムノードに対する関連性及び目的の定義を提供し、当該タイムスロットが関連付けられた前記バッファへの論理的リンクを保持することを特徴とする請求項２に記載の通信システムノード。
【請求項４】
前記バッファ制御リストが、挙動の定義を提供し、前記バッファの状態を保持し、前記バッファの前記バッファエントリへの論理的リンクを保持することを特徴とする請求項２または３に記載の通信システムノード。
【請求項５】
前記バッファ記述子リストが、前記バッファエントリの特性の定義を提供し、前記フレームバッファへの論理的リンクを保持することを特徴とする請求項２〜４のいずれかに記載の通信システムノード。
【請求項６】
前記フレームバッファが、前記フレームまたはメッセージデータ、及び前記状態データを保持する領域を提供することを特徴とする請求項２〜５のいずれかに記載の通信システムノード。
【請求項７】
第１アドレス計算ユニットが、前記スロット制御リストと前記バッファ制御リストとの間に設けられていることを特徴とする請求項２〜６のいずれかに記載の通信システムノード。
【請求項８】
第２アドレス計算ユニットが、前記バッファ制御リストと前記バッファ記述子リストとの間に設けられていることを特徴とする請求項２〜７のいずれかに記載の通信システムノード。
【請求項９】
第３アドレス計算ユニットが、前記バッファ記述子リストと前記フレームバッファとの間に設けられていることを特徴とする請求項２〜８のいずれかに記載の通信システムノード。
【請求項１０】
前記記憶装置が汎用論理回路であることを特徴とする請求項１〜９のいずれかに記載の通信システムノード。
【請求項１１】
前記記憶装置が、前記汎用メモリーユニットの内部に、システムレベルまたはホストコントローラレベルで配置されていることを特徴とする請求項１〜１０のいずれかに記載の通信システムノード。
【請求項１２】
前記通信コントローラが、データの検索、解釈、拡張、及び状態更新用の専用論理回路を内蔵していることを特徴とする請求項１〜１１のいずれかに記載の通信システムノード。
【請求項１３】
前記スロット制御リストにリンクされて前記スロット制御リスト内のエントリをアドレス指定するスロット制御リスト・アドレシングユニットが、前記通信コントローラに設けられていることを特徴とする請求項２〜１２のいずれかに記載の通信システムノード。
【請求項１４】
前記バッファ制御リスト内のエントリをアドレス指定するバッファ制御リスト・アドレシングユニットが前記通信コントローラに設けられ、前記バッファ制御リスト・アドレシングユニットは、前記スロット制御リストと前記バッファ制御リストとの間の前記第１アドレス計算ユニットにリンクされていることを特徴とする請求項２〜１３のいずれかに記載の通信システムノード。
【請求項１５】
前記バッファ記述子リスト内のエントリをアドレス指定するバッファ記述子アドレシングユニットが前記通信コントローラに設けられ、前記バッファ記述子アドレシングユニットは、前記バッファ制御リストと前記バッファ記述子リストとの間の前記第２アドレス計算ユニットにリンクされていることを特徴とする請求項２〜１４のいずれかに記載の通信システムノード。
【請求項１６】
前記フレームバッファをアドレス指定するフレームバッファ・アドレシングユニットが前記通信コントローラに設けられ、前記フレームバッファ・アドレシングユニットは、前記バッファ記述子リストと前記フレームバッファとの間の前記第３アドレス計算ユニットにリンクされていることを特徴とする請求項２〜１５のいずれかに記載の通信システムノード。
【請求項１７】
前記通信コントローラが、フレックスレイ（登録商標）データリンクコントローラとして実現されていることを特徴とする請求項１〜１６のいずれかに記載の通信システムノード。
【請求項１８】
前記時間トリガのプロトコルがフレックスレイ・プロトコルであることを特徴とする請求項１〜１７のいずれかに記載の通信システムノード。
【請求項１９】
１つ以上のアクティブ・タイムスロットが設けられるか  あるいはアクティブ・タイムスロットが設けられず、さらに少なくとも１つの論理バッファが設けられた通信システム内の記憶装置において、
通信コントローラのタイムスロットをそれぞれの前記論理バッファに関連付けるスロット制御リストと；
前記論理バッファを当該論理バッファのバッファエントリに関連付けるバッファ制御リストと；
前記バッファエントリをフレームまたはメッセージデータに関連付けるバッファ記述子リストと；
前記フレームまたはメッセージ、及び状態データを保持するフレームバッファとで構成され、
前記スロット制御リストが前記バッファ制御リストにリンクされ；
前記バッファ制御リストが前記バッファ記述子リストにリンクされ；
前記バッファ記述子リストが前記フレームバッファにリンクされた
一組のリンクデータ構造を具えていることを特徴とする記憶装置。
【請求項２０】
前記一組のリンクデータ構造が、請求項３〜１１のいずれかに記載の特徴を具えていることを特徴とする請求項１９に記載の記憶装置。
【請求項２１】
時間トリガの通信プロトコル用の通信システム内の制御及びバッファリング関係のデータ用のデータ記憶方法において、
スロット制御リストのエントリを、通信コントローラによってアドレス指定するステップと；
前記スロット制御リストのエントリをバッファ制御リストのエントリにリンクして、タイムスロットをバッファに関連付け、前記バッファ制御リストのエントリを、前記通信コントローラによってアドレス指定するステップと；
前記バッファ制御リストのエントリをバッファ記述子リストのエントリにリンクして、前記バッファ記述子リストのエントリを前記通信コントローラによってアドレス指定するステップと；
前記バッファ記述子リストのエントリをフレームバッファにリンクして、前記フレームバッファを前記通信コントローラによってアドレス指定するステップと
を具えていることを特徴とするデータ記憶方法。
【請求項２２】
前記スロット制御リストのエントリをアドレス指定するステップが、前記スロット制御リストのエントリの当該リスト内の相対位置に関連するオフセットを、前記スロット制御リストのベースアドレスに加算することを含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記スロット制御リストのエントリを前記バッファ制御リストのエントリにリンクするステップが、第１アドレス計算ユニットにおいて、前記スロット制御リスト内に存在し、かつ前記バッファ制御リストのエントリの当該リスト内の相対位置に関連するオフセットを、前記バッファ制御リストのベースアドレスに加算することを含むことを特徴とする請求項２１に記載の方法。
【請求項２４】
前記バッファ制御リストのエントリを前記バッファ記述子リストのエントリにリンクするステップが、第２アドレス計算ユニットにおいて、前記バッファ制御リスト内に存在し、かつ前記バッファ記述子リストのエントリの当該リスト内の相対位置に関連するオフセットを、前記バッファ記述子リストのベースアドレスに加算することを含むことを特徴とする請求項２１に記載の方法。
【請求項２５】
前記記述子制御リストのエントリを前記フレームバッファにリンクするステップが、第３アドレス計算ユニットにおいて、論理アドレスをシステム関連のアドレスに調整することを含むことを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムノード用のデータ記憶装置、データ記憶方法、及び通信システムノードに関するものである。より詳細には、本発明は、バッファリングデータ及び制御データを、通信コントローラの外部に配置された装置内にシステムまたはホストコンピュータのレベルで記憶することに関するものであり、ノード上では時間トリガのプロトコルが実行される。
【背景技術】
【０００２】
近年、自動車産業は、その製品に導入される電子システムの量の増加を目の当たりにしてきた。異なる通信システムが、種々の電子制御装置（ＥＣＵ：Electronic Control Unit）用に開発されてきた。通信システムは一般に、多数の装置またはノードを具え、これらは互いに通信する。この通信は通常、バス経由で行われ、バスはいくつかのノードを同一組の配線（ワイヤ）上で接続する。各ノードは、ホストコントローラ、通信コントローラ、及びデータを生成する物理的装置で構成される。通信コントローラは、ホストコントローラが受信したデータを送信し、受信したデータをホストコントローラに供給する。
【０００３】
現在技術では、種々のバスシステムが知られている。ＬＩＮバス（Local Interconnect Network：ローカル相互接続ネットワーク）は、現在の自動車ネットワーク・アーキテクチャ内で使用されるバスシステムである。ＬＩＮバスは、車内のメカトロニクス応用向けに設計された小型でかなり低速なネットワークシステムである。集積された部材はインテリジェント・センサーデバイスまたはアクチュエータである。１つの専用ノードがＬＩＮマスターとして設定され、他のすべての付属ノードはＬＩＮスレーブである。このトポロジは固定であり、後に変更することはできない。
【０００４】
より高速なネットワークがコントローラ・エリア・ネットワーク（ＣＡＮ：Controller Area Network）であり、元々1980年代に開発された電子制御装置の接続用のマルチキャスト共用型シリアルバス規格である。ＣＡＮは、ノイズのある環境内で強固（ロバスト）であるように特別に設計され、そして、あらゆる装置が、バス上に大きな負担を生じさせることなしに他の装置またはネットワークと通信することを可能にするネットワークである。自動車用途では、ＣＡＮは例えば、空調制御装置、シートアクチュエータ、集中ドアロック（施錠）システム、あるいは加速スキッド（滑走）制御用に用いられる。ＣＡＮネットワークに加えて、多くの車両が追加的なＬＩＮバスをより小型のサブネットワーク用に用いている。
【０００５】
しかし、多数のセンサ、アクチュエータ、及び電子制御装置を組み合わせた先進の制御システムの導入は、現在、既存の通信プロトコルが応えていない通信技術の要求を出し始めている。信頼性及び生存性における厳しい要求が課される機械的及び油圧のブレーキ（制動）及び操舵（ステアリング）の配線への置き換え用には、分散型フォールト・トレラント（耐故障性、耐障害性）コンピュータシステムが義務付けられている。さらに、安全関連の用途はリアルタイムのデータ管理を必要とする。高優先度のメッセージはすべての状況において所定時間内に伝送しなければならない。機能性の増加及びボード上での（オンボード）診断の必要性も増加するにつれて、帯域及びシステム拡張性の両方におけるフレキシビリティ（柔軟性）も、キーとなる属性になる。先進の制御システムは、既存のＣＡＮ通信バス上に境界の必要性を与え始めている。
【０００６】
決定論的かつエラー・トレラント（耐エラー性）の通信、及び10Mbit/s（ビット／秒）までの高いデータレートを有するバスシステムの要求を満たすために、フレックスレイ（FlexRay）（登録商標）システムが提案されている。フレックスレイ・システムは、ネットワーク構成に関して高度にフレキシブルである。ＣＡＮのような現在のイベント（事象）トリガの通信プロトコルとは対照的に、フレックスレイは、時間トリガのシステムをイベントトリガのシステムと組み合わせる。フレックスレイ・システムのコア（核）に、フレックスレイ通信プロトコルがある。このプロトコルは、スケーラブル（拡大縮小可能）な静的メッセージ伝送と動的メッセージ伝送とを組み合わせることによってフレキシビリティ及び決定論を提供し、よく知られた同期及び非同期プロトコルの利点を含む。このプロトコルは、全地球的（グローバル）なタイムベースによるフォールト・トレラントのクロック同期、衝突フリー（無衝突）のバスアクセス、識別子によるメッセージ志向のアドレス指定、単一チャンネルまたは二重チャンネルのいずれかのサポートによるスケーラブルなシステムのフォールト・トレランス（耐故障性、耐障害性）をサポートする。
【０００７】
フレックスレイ・コントローラは、そのチャンネル毎に送信兼受信装置を具え、各送信兼受信装置は２つの独立した装置に分離することもでき、さらに、タイミング装置、ホスト及びプロトコル状態マシンへの接続用のコントローラ・ホストインタフェース（ＣＨＩ：Controller Host Interface）を具えている。抽出したデータまたは送信用のデータはバッファに記憶される。フレックスレイのアーキテクチャレベルは、ホストレベル、コントローラ・ホスト・インタフェースレベル、チャンネル・インタフェースレベル、及び可能なチャンネルＡ及びＢを有するトポロジレベルから成る。コントローラ・ホストインタフェースを通して伝送されるデータは、状態データ、制御データ、例えば外部クロック同期データ、メッセージデータ、あるいはネットワークまたはノードの構成に関する構成データを含む。
【０００８】
【特許文献１】欧州特許EP 1355456
【０００９】
欧州特許EP 1355456はフレックスレイ・プロトコルを開示している。通信ラインに結合された少なくとも１つのノード、及び通信用の手段を有するネットワークシステムが提供され、この手段は上記通信上で通信サイクルを生成することができる。
【００１０】
通信サイクルは、フレックスレイ内のメディア（媒体）アクセス方式の基本要素である。通信サイクルは、タイミング階層によって規定される。タイミング階層は、図１に示す４つのタイミング階層レベルから成る。最高レベル、即ち通信サイクルレベルは通信サイクルを規定する。通信サイクルレベルは、スタティック（静的）セグメント、ダイナミック（動的）セグメント、シンボル・ウィンドウ、及びネットワーク・アイドルタイム（ＮＩＴ：Network Idle Time：ネットワーク空き時間）を含む。次に低いレベル、即ちアービトレーション（調停）グリッドレベルは、フレックスレイのメディア・アービトレーション（媒体調停）の基幹を形成する。スタティック・セグメント内では、アービトレーション・グリッドは、連続したスタティックスロットと称する時間間隔で構成され、ダイナミック・セグメント内では、アービトレーション・グリッドは連続したミニスロットと称する時間間隔で構成される。
【００１１】
【特許文献２】国際特許出願公開WO 2005/002145
【００１２】
国際特許出願公開WO 2005/002145は、ネットワーク内のネットワークノードの通信コントローラ及びホストプロセッサによってアクセスされるメモリーを管理するアセンブリ及び方法を開示している。このアセンブリ及び方法は、フレックスレイ・バスシステムに好適に適用される。各データメッセージには識別子が割り当てられ、関連する識別子の数に相当するバッファの数はネットワークノードのメモリーに供給される。制御データは、上記識別子を割り当てられたバッファの少なくとも一部に記憶される。
【００１３】
【特許文献３】国際特許出願公開WO 2004/105328
【００１４】
国際特許出願公開WO 2004/105328は、ＣＡＮまたはフレックスレイ・システムに適用可能な通信プロトコル及び方法用のメッセージメモリーを記載している。仮想メモリー表現と、メッセージメモリーとしての特定数のセグメントに分割された物理メモリーとの組合せを使用し、上記メモリーは、メッセージ・オブジェクトの量及びそのデータ容量の意味で、ある用途における特定利用のための最適化を可能にする。
【００１５】
フレックスレイのような現代の通信システムは、フォールト・トレランス及びフレキシビリティのために特別に設計されている。既存の解決法の欠点は、構成（コンフィギュレーション）データ及びバッファデータが、通信コントローラ内部の専用論理回路を通して処理され、こうしたデータへのあらゆるアクセスが、通信コントローラのアクセス・スレーブポートを通して処理されなければならない、ということにある。こうしたコントローラ内の専用論理回路は、ネットワークの構成空間に制約を課し、バッファの最大数を定め、従って、通信システムのフレキシビリティに上限を与える。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、時間トリガのプロトコルに基づく通信システムのフレキシビリティを増加させる通信システムノード用のデータ記憶装置、データ記憶の方法、及び通信システムノードを提供することにある。
【００１７】
本発明のさらなる目的は、時間トリガのプロトコルに基づく通信システムの生産コストを減少させる通信システムノード用のデータ記憶装置、データ記憶の方法、及び通信システムノードを提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明の態様によれば、ホストコントローラ、ホストコントローラレベルの少なくとも１つの汎用メモリーユニット、及び通信コントローラを具えた通信システムノードが提供され、通信は時間トリガのプロトコルに基づき、構成及びバッファリング（バッファ記憶）関係のデータ用の少なくとも１つの記憶装置が、前記通信コントローラの外部にホストコントローラレベルで設けられ、前記通信コントローラには、構成及びバッファリング関係のデータ用の記憶装置は設けない。
【００１９】
フォーマット、挙動、及びサイクル／スロット結合を含むフレックスレイ・データ及びバッファリング関係データを通信コントローラ（ＣＣ：Communication Controller）の外部に配置することによって、本発明の通信ノードはずっとフレキシブルな、拡張性のある、再構成可能なものとなる、というのは、データバッファリング関係の制約、例えばバッファサイズ及びバッファ数は、内部ＣＣレベルから特別なＣＣシステムレベルに移動するからである。
【００２０】
本発明の記憶装置は、次のリンクデータ構造を具える：
通信コントローラのタイムスロットをそれぞれのバッファに関連付けるスロット制御リスト（ＳＣＬ：Slot Control List）；及びこのリストがリンクされた：
バッファをバッファエントリに関連付けるバッファ制御リスト（ＢＣＬ：Buffer Control List）；及びこのリストがリンクされた：
バッファエントリをフレームデータまたはメッセージデータに関連付けるバッファ記述子リスト（ＢＤＬ：Buffer Descriptor List）；及びこのリストがリンクされた：
フレームデータまたはメッセージデータ、及び状態データを保持するフレームバッファ（ＦＢ：Frame Buffer）。
【００２１】
上記スロット制御リストは、通信コントローラのスロットの通信システムノードに対する関連性及び目的の定義を提供し、当該通信コントローラのタイムスロットが関連付けられたバッファへの論理リンクを保持する。
【００２２】
バッファ制御リストは、挙動の定義を提供し、バッファの状態を保持し、そしてこのバッファのバッファエントリへの論理リンクを保持する。
【００２３】
バッファ記述子リストは、バッファエントリの特性の定義を提供し、フレームバッファへの論理リンクを保持する。
【００２４】
フレームバッファは、フレームデータまたはメッセージデータ、及び状態データを保持する記憶領域を提供する。
【００２５】
前記スロット制御リストと前記バッファ制御リストとは演算ユニットを介してリンクされ、この演算ユニットはベースアドレスに適切なオフセットを加算する。前記バッファ制御リストと前記バッファ記述子リストとは、第２の「ベースアドレスに適切なオフセットを加算する」アドレス計算ユニットを介してリンクされる。前記バッファ記述子リストと前記フレームバッファとは、通常のアドレスを介してリンクされる。
【００２６】
記憶装置の好適例では、前記記憶装置は、前記汎用メモリーユニットの内部にシステムまたはホストコントローラのレベルで配置され、かつ前記通信コントローラの外部に配置された汎用論理回路である。
【００２７】
前記通信コントローラは、データ検索、補間、実行、及び状態更新用の専用論理回路を内蔵し、前記スロット制御リスト内のエントリをアドレス指定するためのスロット制御リスト・アドレシング（アドレス指定）ユニット、前記バッファ制御リスト内のエントリをアドレス指定するためのバッファ制御リスト・アドレシングユニット、及び前記バッファ記述子リスト内のエントリをアドレス指定するためのバッファ記述子リスト・アドレシングユニットが設けられ、前記バッファ制御リスト・アドレシングユニットは、前記スロット制御リストと前記バッファ制御リストとの間で前記アドレス計算ユニットにリンクされ、前記バッファ記述子リスト・アドレシングユニットは、前記バッファ制御リストと前記バッファ記述子リストとの間で前記アドレス計算ユニットにリンクされている。
【００２８】
好適例では、前記通信コントローラが、フレックスレイ・データリンクコントローラとして実現され、前記時間トリガのプロトコルがフレックスレイ・プロトコルである。
【００２９】
その結果、通信システム内の記憶装置が提供され、このシステムには、１つ以上のアクティブ・タイムスロットが設けられるか、あるいはアクティブ・タイムスロットが設けられず、さらに、送信（Ｔx）または受信（Ｒx）用の少なくとも１つの論理バッファが設けられ、次の一組のリンクデータ構造を具えている：
通信コントローラのタイムスロットをそれぞれのバッファに関連付けるスロット制御リスト；及びこのリストがリンクされた：
バッファをバッファエントリに関連付けるバッファ制御リスト；及びこのリストがリンクされた：
バッファエントリをフレームデータまたはメッセージデータに関連付けるバッファ記述子リスト；及びこのリストがリンクされた：
フレームデータまたはメッセージデータ、及び状態データを保持するフレームバッファ。
【００３０】
バッファはデータを保持することになり、基本的に３つの状態、即ち空、満、及びその中間の状態を有する。空のバッファは例えば、このバッファが適切なＢＣＬ及びＢＤＬデータを有するが、フレームバッファにリンクされていない状態であり得る。このことは有効な設定であり、そして本発明のフレキシビリティにより可能である。
【００３１】
従って、時間トリガの通信プロトコル用の、通信システム内のデータ記憶方法は、次のステップを具えている：
通信コントローラによって、スロット制御リストのエントリをアドレス指定するステップ；
スロット制御リストのエントリをバッファ制御リストのエントリにリンクさせて、タイムスロットをバッファに関連付け、バッファ制御リストのこのエントリを、前記通信コントローラによってアドレス指定するステップ；
バッファ制御リストのエントリをバッファ記述子リストのエントリにリンクさせて、バッファをバッファエントリに関連付け、バッファ記述子リストのこのエントリを、前記通信コントローラによってアドレス指定するステップ；
前記バッファ記述子リストのエントリをフレームバッファにリンクさせて、前記フレームバッファを前記通信コントローラによってアドレス指定するステップ。
【００３２】
なお、これらのステップの各々が条件付きであり、即ち、ＳＣＬエントリは読むべきものでなければ、即ち、前のＳＣＬエントリによってこうしたものとして識別されなければ読まれない。ＳＣＬエントリが動作を要求しなければ、ＢＣＬは読まれない、等である。このことも本発明のフレキシビリティを増加させる、というのは、要素が読まれ、こうした要素が通信コントローラの挙動に影響を与えることを意図的に回避することができるからである。
【００３３】
本発明の利点は、データリンク・コントローラ（ＤＬＣ：Data Link Controller）／通信コントローラ（ＣＣ：Communication Controller）の外部でのバッファリング（バッファ記憶）が、その構成空間、例えばサポートされる挙動、バッファの最大数を規定する問題を、ＤＬＣ／ＣＣからシステムレベルに移すことにある。このようにして、制約は、ＤＬＣ／ＣＣ自体の内部のメモリーの量の代わりに、システムレベルで利用可能なメモリーの量から生じる。
【００３４】
ＤＬＣ／ＣＣ内部の専用論理回路の実現を、システムレベルの汎用メモリー内のデータに置き換えることは、システムのコストを低減する。このシステムはよりフレキシブルであり、再構成可能（リコンフィギャラブル）であり、そしてより拡張可能である。
【００３５】
本発明の以上及び他の目的、特徴、及び利点は、図面に示す本発明の好適な実施例の、以下のより特別な説明より明らかになる。
【００３６】
以下、本発明の実施例について図面を参照しながら説明する。
【発明を実施するための最良の形態】
【００３７】
通信システムは一般に多数のノードを具え、これらはメッセージを交換する。これらのノードの各々が、ホストコントローラ、通信コントローラ、及びデータを生成する物理的装置を具えている。ホストコントローラはアプリケーション・ソフトウェアを実行し、受信したデータを評価し、そして通信コントローラに送信するデータを生成する。通信コントローラは、いわゆる物理層の１つまたは２つのチャンネルに接続され、通信コントローラは物理層においてメッセージを送信及び受信することができ、そしてホストコントローラと通信するためのコントローラ・ホストインタフェース（ＣＨＩ：Controller Host interface）を設けられている。
【００３８】
本発明は、フレックスレイのような時間トリガのネットワーク・プロトコルに関するものであり、このプロトコルでは、あらゆるネットワークの動作が所定のタイムスロット内で始まる。システムは、電子制御装置のローカル（自機の）時間を、特別な制御アルゴリズムの助けを借りて調整する。このことは、クラスタ（群）内のすべての個別ノードのローカルクロックがグローバル（全体）クロックに同期して動作することを保証する。決定論的な挙動を可能にするために、伝送体系はサイクルに編成される。スタティック（静的）セグメント内では、特別なタイムウィンドウ（時間窓）またはタイムスロットが各ネットワークノードに割り当てられる。ノードのメッセージは、それぞれのスロットの固定時点で送信される。割り当てられたスロットの規定の送信時刻は決定論的なデータの送信を保証する。スタティック及びダイナミック・セグメントの各々の長さは、ネットワークの構成中に規定される。フレームは、所定の方法でパックされ（詰め合わされ）１チャンネル上の１スロット内で送信される所定のデータ組から成る。なお、フレックスレイは、スロット内の複数のフレームのＴx（送信）を処理する方法を明示的に規定している。メッセージは、フレーム内で搬送されるすべてのアプリケーションデータを含む。いくつかのメッセージを一緒にパックしてフレームを構成することができる。
【００３９】
本発明の好適なフレックスレイの実施例では、各フレームが３つのセグメント：即ち、ヘッダ、ペイロード、及びトレーラに分割される。ヘッダは例えば、フレームを識別するフレームＩＤを含む。ペイロードはフレームが転送するデータを有する。トレーラはエラー（誤り）を検出するために用いる。
【００４０】
状態（ステータス）データ、制御（コントロール）データ、または構成（コンフィギュレーション）データのような異なる種類のデータが、コントローラとホストとの間で通信される。
【００４１】
状態データはフレームバッファ及びフレーム制御リスト内に記憶され、フレームバッファ及びフレーム制御リストは共にメモリー内に存在する。制御データはＳＣＬ、ＢＣＬ、ＢＤＬ、及びフレームバッファ（すべてメモリー内にある）内に記憶され、ＳＣＬ、ＢＣＬ、ＢＤＬ、及びフレームバッファは、ＣＣが、ＣＣ内部の限定組の制御データ（ベースアドレス及びリスト長）を通してアクセス可能である。メッセージデータはフレームバッファ内に記憶されるか、あるいは、データを保持しているフレームバッファへのアクセスを生じさせないデータ構造設定の結果として生成されるＴx用である。構成データはＳＣＬ、ＢＣＬにアクセスするために必要なものであり、ＢＤＬ（ベースアドレス及びリスト長）はＣＣの内部に記憶され、残りはデータ構造の内部に記憶される。従って、メモリー領域は、メッセージ領域を含む大部分のデータ、即ちＳＣＬ、ＢＣＬ、ＢＤＬ、及びＦＢを受け入れる。
【００４２】
メッセージ領域は、送信／受信されるフレームがフレーム毎の状態情報と共に記憶されるメモリー領域を含む。このメモリー領域内のデータへのアクセスは、各通信コントローラの構成データ中に定められる。このメモリー内のデータのレイアウトは、ＳＣＬ、ＢＣＬ、ＢＤＬ、及びＦＢに関して規定されるが、必ずしもこれらのすべてが規定されず、例えばＳＣＬのみを有することも有効な構成であり、フレックスレイ準拠のＣＣ挙動を生じさせる。
【００４３】
図１に、フレックスレイ通信サイクルの概略図を示す。この通信サイクルは、フレックスレイ内のメディアアクセス方式の基本要素である。この通信サイクルは、４つのタイミング階層レベルから成るタイミング階層によって規定される。最高レベル、即ち通信サイクルレベルは通信サイクルを規定する。通信サイクルレベルは、スタティック・セグメント、ダイナミック・セグメント、シンボル・ウィンドウ（記号窓）、及びネットワーク・アイドルタイム（ＮＩＴ）を含む。スタティック・セグメント内では、静的な時分割多重アクセス（多元接続）方式を用いて伝送を調停する。ダイナミック・セグメント内では、動的なミニスロット化ベースの方式を用いて伝送を調停する。次に低いレベル、即ちアービトレーション（調停）グリッドレベルは、フレックスレイのメディア・アービトレーション（媒体調停）の基幹を形成するアービトレーション・グリッドを含む。スタティック・セグメント内では、アービトレーション・グリッドは、連続したスタティック・スロットと称する時間間隔で構成され、ダイナミック・セグメント内では、アービトレーション・グリッドは連続したミニスロットと称する時間間隔で構成される。
【００４４】
図２に、現在技術の通信バスシステムノードを示す。このシステムは、ホストコントローラ１０、通信コントローラ１２、ここではフレックスレイ・コントローラ、ホストコントローラレベルにある汎用メモリーユニット１６、及びこれらの部品を接続するための相互接続線を具えている。
【００４５】
なお、ホストコントローラは、読み込んだデータ、あるいはＣＣに書き込もうとするデータを（一次的に）保持するためのメモリーユニットを必要とする。このメモリーはＣＣが存在する結果としてあるのではなく、ホストコントローラを動作させるためにある。
【００４６】
ホストコントローラ１０はマスターとして実現され、通信コントローラを制御し、送信及び受信データ及び制御を通信コントローラ１２との間で交換し、そして送信及受信データをメモリーユニット１６との間で交換する。
【００４７】
通信コントローラ１２には、構成データ、バッファデータ、構成制御及びバッファ制御用の専用論理回路１４が設けられている。従って通信コントローラ１２自体は、フォーマット及び挙動を含むすべての制御及びバッファリング関係のデータを保持し、このため、このデータへのあらゆるアクセスはＤＬＣ／ＣＣアクセスポート、例えばＡＭＢＡ２ ＡＨＢスレーブポートを通して処理される。
【００４８】
図３に、本発明による通信システムノードを示す。この好適な実施例では、構成データ及びバッファデータは今度は、主メモリー１６の内部の汎用論理回路１８内に記憶され、即ち、これらのデータはシステムレベルで記憶される。
【００４９】
このメモリー１６はホストコントローラを動作させるために既にあるので、本発明はこのメモリーをＣＣデータ用に用いることを可能にする。このことはチップ面積及びＣＰＵの実行サイクルを共に節減する。汎用メモリーにおけるアクセスはスレーブポートを通したアクセスよりずっと効率的であるので、サイクルが節減される。
【００５０】
通信コントローラ１２、ここでもフレックスレイ・コントローラは、データのアクセス、解釈、実行、及び更新用の専用論理回路１４を提供する。データリンク・コントローラ（ＤＬＣ）または通信コントローラ（ＣＣ）１２は汎用メモリー１６／１８内のデータ構造を自分のマスターポートを通して検索し、解釈し、実行し、そして更新する。このデータ構造は最初に、ホスト１０、即ちＣＰＵによってメモリー１６内に置かれる。データ構造中の、通信コントローラ関係の状態データは、通信コントローラ１２によってデータ構造の更新を通してメモリー１６内に置かれる。
【００５１】
データ構造の実行及び更新についてホストコントローラに伝えるために、通信コントローラはホストコントローラ向けの割り込み（イベント）をサポートすることができる。一般に、これらのイベントは、ＣＣの内部に保持されている、メモリー内のデータ構造の状態更新を反映した状態データから生成される。
【００５２】
フォーマット及び挙動を含むデータ・バッファリング関係のデータを、フレックスレイ・データリンクコントローラ１２の外部、例えばオンチップ（チップ上）またはオフチップ（チップ外）のメモリー内に配置することによって、この実施例はずっとフレキシブル、拡張可能、及び再構成可能になる、というのは、サポートされる挙動、バッファサイズ、及びバッファ２８の数がＤＬＣ／ＣＣレベルからシステムレベルに移動するからである。また、このデータへのホストコントローラのアクセスはより効率的になる、というのは、汎用メモリー内のデータへのアクセスは一般に、専用スレーブポートを通したＣＣ内のデータへのアクセスよりずっと効率的であるからである。
【００５３】
このようにして、制約は、ＤＬＣ／ＣＣ１２自体の内部のメモリーの量の代わりに、システムレベルで利用可能なメモリーの量から生じる。このことは、効果的かつ効率的なソフトウェア／ハードウェアの区分を可能にする。また、アクセスの制約は、ＤＬＣ／ＣＣ自体によって提供されるアクセスの代わりに、システムレベルで利用可能なメモリーによって提供されるアクセスから生じる。このことも、効果的かつ効率的なソフトウェア／ハードウェアの区分を可能にする。
【００５４】
この概念は、この目的で専用論理回路１４を使用する代わりに、メモリー１６／１８内のデータを用いてデータ構造を規定し、このデータ構造は必要なデータ・バッファリングの挙動も指定する。その結果、現在のフレックスレイ・プロトコルのバージョン2.0が要求するデータ・バッファリング挙動の特色よりも多くのデータ・バッファリング挙動の特色をサポートすることができる。フレックスレイの関係の例は、単一のバッファを共用してスロットを送信、多重送信、または受信する待ち行列バッファリング、及びロック／アンロック（ロック解除）メカニズム（機構）を必要としないバッファアクセス及び更新の能力である。
【００５５】
ＤＬＣ／ＣＣ１２の内部の専用論理回路１４がＤＬＣ／ＣＣの外部の汎用論理回路１４、即ちシステムレベルに置き換えられるので、ＤＬＣ／ＣＣ１２の実現のシリコンコスト（シリコンの経費）を低減することができる、というのは、システムレベルの汎用論理回路１８はＤＬＣ／ＣＣ１２の内部の専用論理回路より安価であるからである。
【００５６】
本発明の本質的な利点は次の通りである：
ＤＬＣ／ＣＣ実現の内部の専用論理回路１４を、システムレベルの汎用メモリー１８内のデータに置き換えることによる、より低いコスト。この汎用論理回路１８は、ＤＬＣ／ＣＣ１２が使用しない際に他の機能と共用することができる。
【００５７】
よりフレキシブルである：データ・バッファリングの構成空間は今度は、ＤＬＣ／ＣＣ１２の内部の論理回路１４の量の代わりに、システムレベルで利用可能なメモリー１６の量に制約される。
【００５８】
より拡張可能である：データ・バッファリングの挙動はメモリー１６内のデータによって規定されるので、今度は、ＤＬＣ／ＣＣ１２自体を変更する必要なしに追加的な特色を可能にする。
【００５９】
増加した再構成能力：ＤＬＣ／ＣＣ１２のデータ・バッファリングの挙動は、専用論理回路１４の代わりにメモリー内のデータを通して掴むので、ソフトウェアによって容易に調整することができる。
【００６０】
上記記憶装置はシステムレベルの汎用メモリー内に置くことが好ましい。しかし、この記憶装置は、システムまたはホストコントローラのレベルの１つ以上の独立したメモリーで構成することもできる。
【００６１】
図４に、システムレベルでバッファリングするための通信コントローラ１２及び論理回路１６の詳細図を示す。本発明によるデータ記憶方法は、メモリー内のリンクされた次の一組のデータ構造によって規定される：
ＤＬＣ／ＣＣ１２の送信及び受信の挙動を制御する、メモリー内のデータ構造；
実際の送信及び受信データを保持する、メモリー内のデータ構造；
送信及び受信状態情報を保持する、メモリー内のデータ構造；
システムの読出しアクセスの、ＤＬＣ／ＣＣ１２の書込みアクセスからの明示的分離、及びその逆の明示的分離。
【００６２】
記憶装置１８は次の構造を用いる：
ＳＣＬ  スロット制御リスト２２：フレックスレイ・スロットの挙動を規定し、フレックスレイ・スロットをそのバッファ２８にリンクする；
ＢＣＬ  バッファ制御リスト２４：バッファの挙動を規定し、バッファをそのバッファエントリにリンクする；
ＢＤＬ  バッファ記述子リスト２６：バッファエントリの挙動を規定し、バッファエントリをそのデータ領域（フレックスレイ・フレーム）にリンクする；
ＦＢ  フレームバッファ２８：フレーム（メッセージ）及び状態データの挙動を規定し、これらを記憶する。
【００６３】
より正確には、上記データ構造は、通信コントローラのタイムスロットを特徴付け、通信コントローラのタイムスロットをそれぞれのバッファ２８に関連付けるスロット制御リスト２２であり、バッファ制御リスト２４にリンクされ、バッファ制御リスト２４は、バッファ２８を特徴付け、このバッファ２８をバッファエントリに関連付け、バッファ記述子リスト２６にリンクされ、バッファ記述子リスト２６はバッファエントリを特徴付け、このバッファエントリをそのフレームデータまたはメッセージデータに関連付け、フレームバッファ２８にリンクされ、フレームバッファ２８はフレームまたはメッセージの状態データを特徴付け、これらを保持する。
【００６４】
これらのデータ構造、及びその関係の目的は次の通りである：
ＳＣＬ２２はエントリの連続リストであり、ノードに関係するスロットまたは複数スロットの範囲毎に１つのエントリである。スロットは、ノードが当該スロットを用いてデータを受信または送信（Ｒx，Ｔx）しようとする場合に、このノードに関係する。ＳＣＬ２２は、フレックスレイ・スロットのフレックスレイ・ノードに対する関連性及び目的を規定する。ＳＣＬ２２はＢＣＬ２４にリンクされて、バッファをスロットに関連付ける。
【００６５】
なお、２チャンネルのＤＬＣ／ＣＣ用には、チャンネル毎に１つの、２つのＳＣＬが存在する。ＢＣＬ、ＢＤＬは１つしか存在せず、そして両チャンネルが共用するＦＢが存在する。こうした「同類のもの」及び「独自のもの」は概念的である、というのは、その物理的実現は異なるものとすることができ、例えば、単一の物理メモリーが両方の概念的ＳＣＬを単一の連続データブロックとして保持し、２つ隣接する、従って連続した物理メモリーが単一のＢＣＬを保持する。従って本発明は、その論理表現を反映する限りその物理表現が自由な論理データ構造の上に構築される。
【００６６】
ＢＣＬ２４もエントリの連続リストであり、ＳＣＬ２２で参照するバッファ２８毎に１つのエントリである。バッファはＢＣＬ２４、ＢＤＬ２６、及びＦＢ２８の組合せの抽象化であり、ＢＣＬ２４はバッファ定義を提供し、ＢＤＬ２６はエントリの定義を提供し、ＦＢ２８はバッファデータを提供し、ＢＣＬ２４内の単一項目（アイテム）はＢＤＬ２６内の１つ以上の項目にリンクされる。
【００６７】
一般に、バッファは１つ以上のエントリを通して、規定の方法でデータを管理することのできる構造である。なお、１つのバッファが複数のＢＤＬエントリを有しても、このバッファは空である、即ち、エントリを有しないものと考えることができる、というのは、ＢＤＬエントリの存在はバッファがエントリを有することを意味しないからである。バッファがＢＤＬエントリ及びこれに関連するＦＢを有し、これらが共にアクセス可能であり、かつその内容が適正である場合に、バッファはエントリを有する。アクセス及び内容の明示的操作は、本発明によって提供されるフレキシビリティの一部である。
【００６８】
ＢＣＬ２４はバッファの挙動を規定し、バッファの状態を保持し、これらは例えばエントリの数、読出し及び書込みを行うべき次のエントリであり、そしてＢＤＬ２６にリンクされてバッファエントリをバッファ２８に関連付ける。
【００６９】
なお、ＢＣＬはバッファ当たり１つのエントリを有するリストである。４つのバッファが存在する場合には、ＢＣＬは４つのエントリを有する。５番目のバッファを設定すべき場合には、このことは、４エントリのリストの終わりに５番目のエントリを追加することによって行うことができる。
【００７０】
ＢＤＬ２６はエントリのリストを提供し、ＢＣＬ２４内のバッファ２８の一部であるエントリ毎に１つのエントリである。バッファエントリはフレーム関係のデータの実際位置へのアクセスを提供する。この領域を「フレームバッファ２８」と称する。ＢＤＬ２６内の単一エントリは、バッファエントリの特性、例えばそのデータサイズを規定し、そしてＦＢ２８にリンクされてバッファエントリをそのフレームデータに関連付ける。
【００７１】
なお、ＢＤＬはバッファ当たり１つ以上のエントリを有するリストである。４つのバッファが存在し各々が３つのエントリを有する場合には、ＢＤＬは４×３＝１２個のエントリを有する。
【００７２】
ＦＢ２８は、フレーム（メッセージ）関係のデータを保持するメモリーの領域である。ＦＢ２８はＢＤＬ２６内でアドレスを通して参照されるので、ＦＢはシステムのアドレス範囲（32ビット・アドレシングについては4GB）内のあらゆる所に存在することができる。ＦＢ２８はＲx、Ｔx用のペイロードデータを保持するだけでなく、状態データも保持する。
【００７３】
ＳＣＬ２２は、ＳＣＬベースアドレス１２ａに、ＳＣＬ２２内の相対位置に関連するオフセットを加算することによってアクセスされる。
【００７４】
ＳＣＬ２２は、「ＳＣＬエントリに在るＢＣＬオフセットをＢＣＬベースアドレスに加算する」アドレス計算ユニット３０によってＢＣＬ２４にリンクされる。ＢＣＬ２４自体も、「ＢＣＬエントリに在るＢＤＬオフセットをＢＤＬベースアドレス１２ｃに加算する」第２のアドレス計算ユニット３０によって、ＢＤＬ２６にリンクされる。各ＢＤＬエントリはフレームバッファ２８にリンクされる。
【００７５】
通信コントローラ１２は、ユニット１２ａ内の第１ＳＣＬエントリのアドレス、ユニット１２ｂ内の第１ＳＣＬエントリのアドレス、及びユニット１２ｃ内の第１ＳＣＬエントリのアドレスを保持する。これらのアドレスは、スロット制御リスト２２、ＳＣＬ２２とＢＣＬ２４との間にある第１アドレス計算ユニット３０、及びＢＣＬ２４とＢＤＬ２６との間にある第２アドレス計算ユニット３０にリンクされる。
【００７６】
データフロー（データの流れ）は次の通りである：データリンク・コントローラ１２は、ＳＣＬアドレシングユニット１２ａを通してスロット制御リスト２２をアドレス指定する。スロット制御リスト２２は、それぞれのタイムスロットを、ＤＬＣ／ＣＣ１２によってアドレス指定されたバッファ制御リスト２４に接続する。ＢＣＬ２４は、バッファの挙動を規定し、バッファの状態、例えばエントリの数を保持し、そしてＢＤＬ２６にリンクされてバッファエントリをバッファに関連付ける。ＢＤＬ２６はＤＬＣ／ＣＣ１２によってアドレス指定される。ＢＤＬ２６はバッファエントリの特性、例えばそのデータサイズを規定し、ＦＢ２８にリンクされてバッファエントリをそのフレームデータに関連付ける。
【００７７】
一般に、「アドレス計算」とは、ベースアドレスにオフセットを加算することによってアドレスを生成することに読み替えられる。ＳＣＬについては、このことはＳＣＬエントリカウンタを通して行われ、ＳＣＬエントリカウンタは、ＤＬＣ／ＣＣがＴx／Ｒxを行う必要のあるスロット毎に増加され、このカウンタは、ＳＣＬベースアドレスにオフセットを加算して、処理すべき実際のＳＣＬエントリのアドレスを得るためのオフセットとして作用する。ＢＣＬについては、このオフセットはＳＣＬエントリであり、ＢＤＬについては、このオフセットはＢＣＬエントリである。
【００７８】
図５−Ｉ〜５−IIIに、本発明による記憶装置１８を用いた、フレックスレイ環境におけるデータフローのサンプルを示す。図５−Ｉの上部に示す通信サイクル３２は７つのスロットを使用し、この特定サイクル内では、スタティック・セグメントは３つのスロットから成り、ダイナミック・セグメントは４つのスロットから成る。ＤＬＣ／ＣＣ１２はスロット１内で受信し、スロット３内で送信する。スロット２は使用されない。ダイナミック・スロットは４つのスロット用に用いられる。ＤＬＣ／ＣＣ１２は、スロット４及び５内で受信し、スロット６内で送信し、スロット７はこのノード１００によって使用されない。スロット５内では、データは受信されない。
【００７９】
このシナリオはメモリー内のデータ構造の初期化、コントローラ・ホストインタフェース（ＣＨＩ：Controller Host Interface）の設定、及びこのデータ構造によって規定されるもののプロトコルエンジンＰＥでの実行をカバーする。
【００８０】
さらに、このシナリオは、ＣＨＩが使用するＡＨＢバス及びＣＰＵ、即ちホスト１０が使用するＡＨＢバス上のデータトラフィックをカバーする。ＣＨＩは４つの概念的スレッドによって表現され、データ構造が並列処理及び同時処理をサポートすることを示す。これらのスレッドは：
Set-up（設定、セットアップ）：次のＴx、Ｒx、あるいはアイドルスロット（ＳＣＬ２２；ＢＣＬ２４）のための設定を行う；
PE2Mem：ＰＥから受信し、Ｒxデータをメモリーに記憶する；
Mem2PE：メモリーからデータを読み込み、このデータをＰＥに向けて送信する；
Wrap-up（ラップアップ、終了）：メモリー（ＦＢ２８）内の状態を更新することによってＴxまたはＲxを終了する。
【００８１】
フレックスレイの（例えば）「サイクルチャート（cycle chart）」イベントを用いて、図５−IIの部分Ｉ中に示すように、ＳＣＬの読出しをトリガし、次にＢＣＬの読出しをトリガし、次にＢＤＬの読出しをトリガし、次にＦＢにアクセスする。そして、スロット１内でフレームを受信する。受信後に、メモリー内のデータ構造を、フレックスレイの（例えば）「次のスロット」のイベント後の状態に更新する（「Set Status」）。「Ｒx」はＳＣＬが受信を要求することを意味する。「Set Status」は、フレーム及びバッファの状態データをデータ構造（ＲＢ及びＢＣＬ）中に記憶することを意味する。ＦＢは、フレームバッファの詳細を意味し、そしてフレームをフレームバッファに書き込むことを可能にすべく交換される。
【００８２】
図５−IIIの部分IIは、受信を期待するがフレームを受信していない（フレックスレイのダイナミック・セグメント）の例である。フレームがない以外は前（部分Ｉ）と同じである。
【００８３】
部分IIIにおける送信はＦＢを通した受信に似ており、詳細情報は書込み用ではなく読出し用に通過し、フレームデータは他の向き（PE2Memの代わりにMem2PE）に移動する。
【００８４】
サイクルの終わりに、フレックスレイは次のサイクルを開始し、次のサイクルは再び第１スロットから始まる。このことを（Ｉの部分中の左上の）戻りの矢印で示す。
【００８５】
本発明はＲx／Ｔxをスケジュール／管理する３次元メカニズムに関するものであり、その第１次元は時間（フレックスレイ・スロット）であり、第２次元はバッファリング（バッファ記憶）であり、第３次元はデータ記憶である。この方法は動的性／フレキシビリティの上に構築される。この方法は、送信（Ｔx）及び受信（Ｒx）の両方に指向したものである。
【００８６】
本発明は、フレックスレイのようなあらゆる時間トリガのプロトコルに適用可能である。なお、上述したシナリオは多くの可能な並存的方法の１つを表すものであり、例として考えるべきものである。図面は本発明の応用を限定するものと解釈すべきものではない。特に、本発明はフレックスレイ環境を用いて例示説明した。なお、本発明はあらゆる時間トリガのプロトコルによって用いることができる。
【００８７】
本発明はその特定実施例に関連して説明してきたが、多くの代案、修正、及び変形が当業者にとって明らかであることは明白である。従って、本明細書に記載した本発明の好適な実施例は例示的なものであり限定的なものではないことを意図している。請求項に規定する本発明の範囲を逸脱することなしに、種々の変更を加えることができる。
【００８８】
参照符号のリスト
１００  通信システムノード
１０    ホストコントローラ／ＣＰＵ
１２    通信コントローラ
１２ａ  スロット制御リスト・アドレシングユニット
１２ｂ  バッファ制御リスト・アドレシングユニット
１２ｃ  バッファ記述子リスト・アドレシングユニット
１４  専用論理回路
１６  メモリー
１８  汎用論理回路
２０  専用論理回路
２２  スロット制御リスト
２４  バッファ制御リスト
２６  バッファ記述子リスト
２８  フレームバッファ
３０  アドレス計算ユニット
３２  通信サイクル
【図面の簡単な説明】
【００８９】
【図１】フレックスレイ通信サイクルの概略図である。
【図２】現在技術の通信システムノードを概略的に示す図である。
【図３】本発明による通信システムノードを概略的に示す図である。
【図４】本発明によるデータ記憶装置を有する通信コントローラを概略的に示す図である。
【図５−Ｉ】フレックスレイ環境における、本発明による記憶装置を用いた代表的なデータフローを示す図である。
【図５−ＩＩ】フレックスレイ環境における、本発明による記憶装置を用いた代表的なデータフローを示す図である。
【図５−ＩＩＩ】フレックスレイ環境における、本発明による記憶装置を用いた代表的なデータフローを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−Ｉ】
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【図５−ＩＩ】
2008542946.tif 000008
【図５−ＩＩＩ】
2008542946.tif 000009
【国際調査報告】
2008542946.tif 000010
2008542946.tif 000011
2008542946.tif 000012
2008542946.tif 000013