(57)【要約】絶縁体（１０４）上に半導体層（１０６）を備える、その上に絶縁体（１０４）を有する半導体基板（１０２）を提供する。半導体層（１０６）に歪みを引き起こす深いトレンチ分離（１０８）を形成する。半導体層（１０６）上にゲート絶縁体（２０２）およびゲート（２０４）を形成する。ゲート（２０４）の周りにスペーサ（３０４）を形成し、スペーサ（３０４）の外側の半導体層（１０６）および絶縁体（１０４）を除去する。スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成する。
2008520097.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体（１０４）上に半導体層（１０６）を備える、その上に絶縁体（１０４）を有する半導体基板（１０２）を提供するステップと、
前記半導体層（１０６）に歪みを引き起こす深いトレンチ分離（１０８）を形成するステップと、
前記半導体層（１０６）上にゲート絶縁体（２０２）およびゲート（２０４）を形成するステップと、
前記ゲート（２０４）の周りにスペーサ（３０４）を形成するステップと、
前記スペーサ（３０４）の外側の前記半導体層（１０６）および前記絶縁体（１０４）を除去するステップと、
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップと、を有する、
半導体デバイスを製造する方法（７００）。
【請求項２】
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップは、前記スペーサ（３０４）の外側に選択エピタキシャル成長によってくぼんだソース／ドレイン（４０２）を形成するステップをさらに含む、請求項１記載の方法（７００）。
【請求項３】
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップは、前記半導体層（１０６）に歪みを引き起こす、前記スペーサ（３０４）の外側にくぼんだ炭素ドープされたソース／ドレイン（４０２）を形成するステップをさらに含む、請求項１記載の方法（７００）。
【請求項４】
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップは、前記半導体層（１０６）に歪みを引き起こす、前記スペーサ（３０４）の外側にくぼんだシリコンゲルマニウム・ソース／ドレイン（４０２）を形成するステップをさらに含む、請求項１記載の方法（７００）。
【請求項５】
前記スペーサ（３０４）を除去するステップと、
前記深いトレンチ分離（１０８）を除去し、トレンチ（６０２）を形成するステップと、
前記トレンチ（６０２）中および前記ソース／ドレイン（４０２）と前記ゲート（２０４）上に、前記半導体層（１０６）に歪みを引き起こす層（６０４）をたい積するステップと、をさらに含む、請求項１記載の方法（７００）。
【請求項６】
絶縁体（１０４）上に半導体層（１０６）を備える、その上に絶縁体（１０４）を有する半導体基板（１０２）と、
前記半導体層（１０６）上のゲート絶縁体（２０２）およびゲート（２０４）と、
前記ゲート（２０４）の周りの任意のスペーサ（３０４）と、
前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）と、
前記シリコン層に任意に歪みを引き起こす深いトレンチ分離（１０８）としての前記スペーサ（３０４）の外側に配置されるトレンチ（６０２）と、を含む、
半導体デバイス。
【請求項７】
前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）は、選択エピタキシャル成長によって形成された前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）をさらに含む、請求項６記載の半導体デバイス。
【請求項８】
前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）は、前記半導体層（１０６）に歪みを引き起こす、前記スペーサ（３０４）の外側のくぼんだ炭素ドープされたソース／ドレイン（４０２）をさらに含む、請求項６記載の半導体デバイス。
【請求項９】
前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）は、前記半導体層（１０６）に歪みを引き起こす、前記スペーサ（３０４）の外側のくぼんだシリコンゲルマニウム・ソース／ドレイン（４０２）をさらに含む、請求項６記載の半導体デバイス。
【請求項１０】
前記トレンチ（６０２）中および前記くぼんだソース／ドレイン（４０２）と前記ゲート（２０４）上に、前記半導体層（１０６）に歪みを引き起こす層をさらに含む、請求項６記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、シリコン・オン・インシュレータ半導体デバイスに関し、より詳しくは、完全空乏型シリコン・オン・インシュレータ・トランジスタに関する。
【背景技術】
【０００２】
現在、生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが集積回路である。集積回路は、航空機やテレビ受像機から腕時計まであらゆるものに使用されている。
【０００３】
半導体ウェーハ完成品を製造するために、数百、場合によっては、数千もの精密制御プロセスを調整する必要がある極めて複雑なシステムによって、シリコンウェーハおよびシリコンウェーハ上に集積回路が作られる。半導体ウェーハ完成品の各々は、数百から数万の集積回路を有し、各々には数百または数千ドルの価値がある。
【０００４】
集積回路は、数百または数百万の個々のコンポーネントから構成されている。１つの一般的なコンポーネントは、半導体トランジスタである。現在使用されている最も一般的かつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、相補型金属酸化膜半導体(CMOS:Complementary Metal Oxide Semiconductor)トランジスタである。
【０００５】
ＣＭＯＳトランジスタの主要な要素は一般的に、トランジスタ部分を遮断する浅いトレンチ酸化分離領域を有するシリコン基板からなる。トランジスタ部分は、シリコン基板上に、酸化シリコンゲート上のポリシリコンゲート、いわゆるゲート酸化物を含む。ポリシリコンゲートの両側のシリコン基板は、導電性になるようにわずかにドープされる。
これらのシリコン基板の低ドープ領域を、「浅いソース／ドレイン」と呼び、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングがたい積して、「深いＳ／Ｄ」と呼ばれる浅いソース／ドレイン（Ｓ／Ｄ）のより高ドープの領域を形成できる。
【０００６】
トランジスタを完成するために、ポリシリコンゲート、湾曲スペーサ、およびシリコン基板を覆うように酸化シリコン誘電体層がたい積される。トランジスタに電気的接続を与えるために、酸化シリコン誘電体層において、ポリシリコンゲートおよびＳ／Ｄまで開口部がエッチングされる。
この開口部は、金属で充填されて電気コンタクトを形成する。集積回路を完成するために、コンタクトは、誘電材料の外側へのさらなる誘電材料レベルにあるさらなる配線レベルに接続される。
【０００７】
ＣＭＯＳトランジスタに対する改善の１つは、シリコン・オン・インシュレータ（”ＳＯＩ”）と呼ばれる絶縁基板を使用する。ＣＭＯＳおよび高速の電界効果トランジスタ（”ＦＥＴ”）において絶縁基板を使用するという利点は、ラッチアップ耐力（latchup immunity）、耐放射線性、寄生接合容量の減少、接合部の漏れ電流の減少、および短チャネル効果の減少を含む。これらの利点の多くはＦＥＴの速度性能を増加する。
【０００８】
ＳＯＩ・ＦＥＴは、シリコンのような半導体基板上の二酸化シリコンのような絶縁体で製造される。
そのソース接合部、チャネル、ドレイン接合部、ゲート、オーム接触および配線チャネルを含んだＦＥＴ全体は、絶縁体中のシリコンアイランド上に形成され、所定の固定電位から絶縁される。
これにより、本体（ボディ）またはチャネル領域の電位がフロート状態となり、ＦＥＴの正しい機能を阻害する可能性のある電位となり得るので、「フローティングボディ」問題と呼ばれるものに帰着してしまう。
チャネルに対して半導体基板がフロートしているため、このフローティングボディ問題は、高い漏れ電流および寄生バイポーラ効果（parasitic bipolar action）を引き起こす。この問題は、スレッショルド電圧の制御や回路動作に悪影響を及ぼす。
【０００９】
フローティングボディ問題を解決するには、シリコンアイランドを完全に空乏化することが必要である。このことは、シリコンアイランドを非常に薄くするので、ＦＥＴがオフ状態かつ両方の接合部が接地されているとき、ボディ領域の厚み全体にわたって多数キャリアが空乏化することを意味する。
シリコンアイランドを完全に空乏化し、かつ完全に空乏化されたシリコン・オン・インシュレータ（”ＦＤＳＯＩ”）を形成するために、シリコンアイランドは極薄でなければならないことが知られている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、薄いシリコンアイランドにすると、低い寄生抵抗を有するソースおよびドレインの形成における、ＦＤＳＤＩ  ＣＭＯＳの製造における問題を引き起こす。
この解決策の１つとして、薄いシリコンアイランド上のソースおよびドレインの位置を高くする（raised）ことがあげられる。高くされたソースおよびドレインは、選択エピタキシャル成長（”ＳＥＧ”）によって形成される。しかしながら、極薄のシリコンアイランド上に高品質な単結晶のソースおよびドレインを均一に成長させることは難しい。
さらに、酸化、前洗浄およびH2ベーキング（H2 baking）のようなＳＥＧより前に実行されるプロセスは、ＳＥＧに必要とされる薄いシリコンのすべてまたは一部を除去し得る。
【００１１】
ＦＤＳＤＩ  ＣＭＯＳの製造における他の主な問題は、性能を改善するためのメカニズムである。
性能を改善する方法の１つは、チャネルに引張歪みまたは圧縮歪みを引き起こす方法である。
電流の方向に沿った引張歪みは、電子および正孔移動度の双方を増加させる。他方、圧縮歪みは正孔移動度を増加させるが、電子移動度を低下させる。歪みは、トレンチ分離の充てん部を通じてチャネルに引き起こされる。
しかしながら、従来、トレンチのエッチングや充てんのないメサ分離がＦＤＳＤＩ  ＣＭＯＳに使用されている。
【００１２】
したがって、チャネルに歪みを引き起こす一方で、高品質な単結晶のソースおよびドレインを均一に成長させる方法が必要とされている。
長期にわたってこれらの問題の解決策が要求されているが、従来の研究開発では、何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者らが長い間成し遂げられなかったものである。
【課題を解決するための手段】
【００１３】
本発明は、絶縁体上に半導体層を備える、その上に絶縁体を有する半導体基板を提供する。半導体層に歪みを引き起こす深いトレンチ分離を形成する。ゲート絶縁体およびゲートを半導体層上に形成する。ゲートの周りにスペーサを形成し、スペーサの外側の半導体層および絶縁体を除去する。スペーサの外側に、くぼんだソース／ドレイン（リセス・ソース／ドレイン）を形成する。
【００１４】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
以下の記載において、本発明の完全な理解が得られるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることが明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは、詳細には開示していない。
同様に、デバイスの実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
本願明細書において使用される「水平（horizontal）」という用語は、基板またはウェーハに対して平行な面として定義される。「垂直（vertical）」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に（on）」、「〜の上方に（above）」、「〜の下方に（below）」、「下部（bottom）」、「上部（top）」、「側部（side）」（「側壁」のように）、「より高い（higher）」、「より低い（lower）」、「〜の上に（over）」、および「〜の下に（under）」などの用語は、水平面に対して定義される。
【００１６】
「処理する（processing）」という用語は、材料またはフォトレジストのたい積、または記載される構造を形成するのに必要な材料またはフォトレジストのパターニング、露出、形成、エッチング、洗浄、および（または）除去を含む。
【００１７】
図１は、完全空乏化されたシリコン・オン・インシュレータ（”ＦＤＳＯＩ”）ウェーハ１００の断面図である。このウェーハ１００は、Ｐドープシリコン（””Ｓｉ）のような材料からなる半導体基板１０２を含んでいる。
この半導体基板１０２の上面には、二酸化シリコン（”SiO2”）のような絶縁層である埋め込み酸化被膜（”ＢＯＸ”）１０４、およびSiの薄層からなるチャネル層１０６が存在する。
【００１８】
２５ｎｍ以下のゲート長で、４５ｎｍ以下のノードの短チャネル効果を制御するためには、チャネル層１０６の厚みを１００Åより薄くしなければならないことが発見されている。
【００１９】
くぼんだソース／ドレイン４０２（図４）の外側に配置された深いトレンチ分離（”ＤＴＩ”）)１０８は、ＦＤＳＯＩウェーハ１００に追加される。
ＤＴＩ１０８は、チャネル層１０６、ＢＯＸ１０４を貫通し、基盤１０２中までエッチングする深いトレンチエッチングで形成される。
デバイス分離を維持するために、ＤＴＩの深さはくぼんだソース／ドレイン４０２（図４）よりも深くなければならない。
ＤＴＩ１０８を完成するために、形成された深いトレンチは、SiO2のような材料からなる絶縁体で充填される。
【００２０】
図２は、SiO2、シリコン酸窒化物（”SiON”）、またはシリコン窒化物（”Si3N4”）のような材料からなるゲート絶縁体２０２、およびドープまたは非ドープのポリシリコンまたはアモルファス・シリコンのような材料からなるゲート２０４を形成する従来のたい積、パターニング、フォトリソグラフィ、およびエッチングを実行した後の、図１の構造を示している。
【００２１】
図３は、さらなる処理を行った後の、図２の構造を示している。
ＤＴＩ１０８の凹部エッチングのため、ＤＴＩ１０８中にスペーサが形成するように、ウェーハ１００を処理する。SiO2のような材料からなるライナー３０２が、ゲート２０４、チャネル層１０６およびＤＴＩ１０８上にたい積される。Si3N4のような材料からなるスペーサ３０４が、ライナー３０２のゲート部分の周りおよびＤＴＩ１０８中に形成される。
【００２２】
ＦＤＳＯＩ  ＣＭＯＳを製造するための主な問題点の中には、低い寄生抵抗を備えるソースおよびドレインの形成がある。
この解決策の１つは、ソースおよびドレインの位置を高くすることである。高くされたソースおよびドレインは、選択エピタキシャル成長（”ＳＥＧ”）によって形成される。しかしながら、チャネル層１０６のような極薄のシリコンアイランド上に高品質な単結晶のソースおよびドレインを均一に成長させることは難しい。
さらに、酸化、前洗浄およびH2ベーキング（H2 baking）のようなＳＥＧより前に実行されるプロセスは、ＳＥＧに必要とされる薄いシリコンのすべてまたは一部を除去してしまう可能性がある。
【００２３】
図４は、本発明の実施形態に従って処理した後の、図３の構造を示している。くぼんだソース／ドレイン４０２が、ＦＤＳＯＩウェーハ１００に形成されている。チャネル層１０６は、チャネル４０４を形成すべく、エッチングされている。
【００２４】
くぼんだソース／ドレイン４０２を形成するために、ゲート２０４およびＤＴＩ１０８の間のチャネル層１０６およびＢＯＸ１０４を貫通するように、エッチングのような適切なプロセスが使用される。１００Åから６００Åの薄いＢＯＸ１０４が最適な厚みとなることが発見されている。
その後、基板１０２およびチャネル４０４の側壁上で、選択エピタキシャル成長（”ＳＥＧ”）が実行される。
これにより、チャネル層１０６のシリコンが前処理によってその一部または全体が消費されてしまう場合であっても、くぼんだソース／ドレイン４０２のＳＥＧにおける持続的な高品質のSi表面が保証される。
【００２５】
生成された構造は、薄いシリコン上のＳＥＧの問題を克服する一方、低い寄生抵抗のような、高くされたソースおよびドレインの利点を有する。
この段階において、くぼんだソース／ドレイン４０２のＳＥＧの変更を通じて性能が改善され得る。
【００２６】
図５は、本発明の実施例に従ってさらに処理した後の、図４の構造を示している。
NiSi層５０４を形成するために、ゲート２０４およびソース／ドレイン４０２上でシリサイド化が実行される。
【００２７】
くぼんだソース／ドレイン４０２およびＤＴＩ１０８を形成する順序は任意であり、上記の順序は単なる一例であることが理解されるであろう。
くぼんだソース／ドレイン４０２は、くぼんだソース／ドレイン４０２の選択エピタキシャル成長の間に、またはイオン注入および急速熱アニーリングによって、その場に形成することができる。
歪みを引き起こすためのトレンチ充てん絶縁体によって、ＤＴＩ１０８は、チャネル４０４に歪みを引き起こし、トランジスタ間の分離に適している。
【００２８】
ＦＤＳＯＩ  ＣＭＯＳデバイスのチャネルに引張歪みまたは圧縮歪みを引き起こすことは、性能を改善することになる。
電流の方向に沿った引張歪みは、電子および正孔移動度の双方を増加させる。他方、圧縮歪みは正孔移動度を増加させることにより、ＰＭＯＳの性能を改善する。
したがって、チャネル４０４に適切に歪みを与えることは、チャネル移動度を著しく増加させ、結果的に、移動度利得により、主に駆動電流を増加させることになる。
【００２９】
シリコンゲルマニウム（SiGe）の選択エピタキシャル成長によって、ＦＤＳＯＩ  ＰＭＯＳトランジスタにおける歪みがさらに改善され得ることが発見されている。
したがって、くぼんだソース／ドレイン４０２のSiGeは、ＦＤＳＯＩ  ＰＭＯＳトランジスタのチャネル４０４中に歪みを効果的に引き起こす。
また、くぼんだソース／ドレイン４０２がチャネル４０４と直に隣接し、これにより高くされたソース／ドレイン中に引き起こされる歪みよりも歪みをより引き起こすことが可能になるので、歪みがより効果的に導入される。
【００３０】
さらに、炭化ケイ素（SiC）の選択エピタキシャル成長によってＦＤＳＯＩ  ＮＭＯＳトランジスタにおける歪みがさらに改善され得ることが発見されている。
したがって、くぼんだソース／ドレインのSiCは、ＦＤＳＯＩ  ＮＭＯＳトランジスタのチャネル４０４中に歪みを効果的に引き起こす。
また、くぼんだソース／ドレイン４０２がチャネル４０４と直に隣接し、高くされたソース／ドレイン中に引き起こされる歪みよりもより多くの歪みを引き起こすことが可能になるので、歪みがより効果的に導入される。
【００３１】
上記の歪み制御は、ＤＴＩ１０８がくぼんだソース／ドレイン４０２より前に形成される場合の主要な制御として、またはＤＴＩ１０８からの歪み制御に付帯して実行することができる。
【００３２】
図６は、本発明の他の実施形態に従ってさらに処理した後の、図５の構造を示す。エッチングにより、スペーサ３０４（図５）およびＤＴＩ１０８の絶縁体の充てん物が除去され、トレンチ６０２が形成されている。
エッチングの後、トレンチ６０２中およびソース／ドレイン４０２、ライナー３０２およびゲート２０４上にコンタクト・エッチング停止層６０４をたい積する。
トレンチ６０２中のコンタクト・エッチング停止層６０４は、チャネル４０４にさらなる歪みを引き起こす。
【００３３】
図７は、本発明に従って歪み完全空乏型シリコン・オン・インシュレータを製造する方法７００のフローチャートを示す。
方法７００は、絶縁体上に半導体層を備える、その上に絶縁体を有する半導体基板を提供するステップ（ステップ７０２）、前記半導体層上にゲート絶縁体およびゲートを形成するステップ（ステップ７０４）、スペーサの外側に、前記半導体層に歪みを引き起こす深いトレンチ分離を形成するステップ（ステップ７０６）、前記ゲートの周りにスペーサを形成するステップ（ステップ７０８）、前記スペーサの外側の半導体層および絶縁体を除去するステップ（ステップ７１０）、および前記スペーサの外側にくぼんだソース／ドレインを形成するステップ（ステップ７１２）を含んでいる。
【００３４】
このように、本発明の半導体デバイスの製造方法および装置は、重要な、従来公知でなく利用されていないＦＤＳＯＩ  ＣＭＯＳについての機能的な利点、解決方法および性能を提供することが発見された。そのプロセスおよび構成は簡単、経済的であり複雑ではなく、用途が広く、正確でセンシティブであり、効果的である。また、製造、適用および利用するのに既知のコンポーネントを適用することによって実施することができる。
【００３５】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例、および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例、および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事柄は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【００３６】
【図１】完全空乏型シリコン・オン・インシュレータ半導体ウェーハの断面図。
【図２】その上にゲートが形成された図１の構造を示す図。
【図３】その上にライナーおよびスペーサがたい積された図２の構造を示す図。
【図４】本発明の実施形態に従ってくぼんだソース／ドレインが形成された図３の構造を示す図。
【図５】本発明の実施形態に従ってシリサイド化した後の図４の構造を示す図。
【図６】本発明の他の実施形態に従ってコンタクト・エッチング停止層が形成された図５の構造を示す図。
【図７】本発明の実施形態に従って歪み完全空乏型シリコン・オン・インシュレータ半導体デバイスを製造する方法のフローチャート。
【図１】
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【図２】
2008520097.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008520097.tif 000008
【図７】
2008520097.tif 000009
【手続補正書】
【提出日】平成18年10月6日(2006.10.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁体（１０４）上に半導体層（１０６）を備える、その上に絶縁体（１０４）を有する半導体基板（１０２）を提供するステップと、
深いトレンチ分離（１０８）を形成するステップと、
前記半導体層（１０６）上にゲート絶縁体（２０２）およびゲート（２０４）を形成するステップと、
前記半導体層（１０６）に歪みを導入すべく、前記ゲート（２０４）または前記深いトレンチ分離（１０８）の一部を除去した後、前記ゲート（２０４）の周り、および前記深いトレンチ分離（１０８）中にスペーサ（３０４）を形成するステップと、
前記スペーサ（３０４）の外側の前記半導体層（１０６）および前記絶縁体（１０４）を除去するステップと、
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップと、を有する、
半導体デバイスを製造する方法（７００）。
【請求項２】
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップは、前記スペーサ（３０４）の外側に選択エピタキシャル成長によってくぼんだソース／ドレイン（４０２）を形成するステップをさらに含む、請求項１記載の方法（７００）。
【請求項３】
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップは、前記半導体層（１０６）に歪みを引き起こす、前記スペーサ（３０４）の外側にくぼんだ炭素ドープされたソース／ドレイン（４０２）を形成するステップをさらに含む、請求項１記載の方法（７００）。
【請求項４】
前記スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成するステップは、前記半導体層（１０６）に歪みを引き起こす、前記スペーサ（３０４）の外側にくぼんだシリコンゲルマニウム・ソース／ドレイン（４０２）を形成するステップをさらに含む、請求項１記載の方法（７００）。
【請求項５】
前記スペーサ（３０４）を除去するステップと、
前記深いトレンチ分離（１０８）を除去し、トレンチ（６０２）を形成するステップと、
前記トレンチ（６０２）中および前記ソース／ドレイン（４０２）と前記ゲート（２０４）上に、前記半導体層（１０６）に歪みを引き起こす層（６０４）をたい積するステップと、をさらに含む、請求項１記載の方法（７００）。
【請求項６】
絶縁体（１０４）上に半導体層（１０６）を備える、その上に絶縁体（１０４）を有する半導体基板（１０２）と、
前記半導体層（１０６）上のゲート絶縁体（２０２）およびゲート（２０４）と、
前記ゲート（２０４）の周りの任意のスペーサ（３０４）と、
前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）と、
前記くぼんだソース／ドレイン（４０２）の外側に配置され、前記くぼんだソース／ドレインに歪みを引き起こす深いトレンチ分離（１０８）としての前記スペーサまたはコンタクトエッチング層を含むトレンチ（６０２）と、を含む、
半導体デバイス。
【請求項７】
前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）は、選択エピタキシャル成長によって形成された前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）をさらに含む、請求項６記載の半導体デバイス。
【請求項８】
前記スペーサ（３０４）の外側のくぼんだソース／ドレイン（４０２）は、前記半導体層（１０６）に歪みを引き起こす、前記スペーサ（３０４）の外側のくぼんだ炭素ドープされたソース／ドレイン（４０２）をさらに含む、請求項６記載の半導体デバイス。
【国際調査報告】
2008520097.tif 000010
2008520097.tif 000011
2008520097.tif 000012