(57)【要約】  アクティブマトリクス型発光デバイス表示器及びその駆動技術が提供される。ピクセルは、発光デバイスと複数のトランジスタとを含む。駆動トランジスタに印加される電圧を記憶するためにキャパシタを使用し、当該発光デバイスを通る電流がトランジスタ及び発光デバイスの特性の如何なるずれとも無関係になるようにすることができる。ピクセル回路にバイアスデータ及びプログラミングデータが駆動方式に従って供給される。
2008521033.tif 000002
【特許請求の範囲】
【請求項１】
発光デバイスと複数のトランジスタとを有するピクセル回路であって、前記複数のトランジスタが前記発光デバイスにピクセル電流を供給する駆動トランジスタと、信号ラインに接続されると共に第１選択ラインにより選択される第１スイッチトランジスタと、制御可能なバイアスラインに接続されると共に第２選択ラインにより選択される第２スイッチトランジスタとを含むようなピクセル回路と、
前記ピクセル回路をプログラミング及び駆動するドライバであって、前記信号ラインにプログラミングデータを供給すると共に、前記ピクセル回路の時間依存性パラメータを補償するために少なくとも前記制御可能なバイアスラインに制御可能なバイアス信号を供給するようなドライバと、
安定したピクセル電流を発生するように前記ドライバを制御するコントローラと、
を有する表示システム。
【請求項２】
請求項１に記載の表示システムにおいて、前記発光デバイスが有機発光ダイオードを含むような表示システム。
【請求項３】
請求項１に記載の表示システムにおいて、前記ピクセル回路が前記時間依存性パラメータを記憶するための少なくとも１つのキャパシタを更に含むような表示システム。
【請求項４】
請求項１に記載の表示システムにおいて、前記トランジスタのうちの少なくとも１つが薄膜トランジスタであるような表示システム。
【請求項５】
請求項１に記載の表示システムにおいて、前記トランジスタのうちの少なくとも１つがｎ型トランジスタであるような表示システム。
【請求項６】
請求項１に記載の表示システムにおいて、前記トランジスタのうちの少なくとも１つがｐ型トランジスタであるような表示システム。
【請求項７】
請求項１に記載の表示システムにおいて、前記ピクセル回路がＡＭＯＬＥＤ表示アレイを形成し、複数の前記ピクセル回路が行及び列に配列されるような表示システム。
【請求項８】
請求項１に記載の表示システムにおいて、前記バイアス信号がバイアス電流、バイアス電圧又はこれらの組み合わせであるような表示システム。
【請求項９】
請求項１に記載の表示システムにおいて、前記ピクセル回路が電流プログラム型回路又は電圧プログラム型回路であるような表示システム。
【請求項１０】
請求項３に記載の表示システムにおいて、前記発光デバイスが第１端子及び第２端子を有し、該発光デバイスの第１端子は電圧供給ラインに接続され、
前記キャパシタは第１端子及び第２端子を有し、
前記第１スイッチトランジスタはゲート端子、第１端子及び第２端子を有し、該第１スイッチトランジスタのゲート端子は前記第１選択ラインに接続され、該第１スイッチトランジスタの第１端子は前記信号ラインに接続され、該第１スイッチトランジスタの第２端子は前記キャパシタの第１端子に接続され、
前記第２スイッチトランジスタはゲート端子、第１端子及び第２端子を有し、該第２スイッチトランジスタのゲート端子は前記第２選択ラインに接続され、該第２スイッチトランジスタの第１端子は前記キャパシタの第２端子に接続され、該第２スイッチトランジスタの第２端子は前記制御可能なバイアスラインに接続され、
前記駆動トランジスタはゲート端子、第１端子及び第２端子を有し、該駆動トランジスタのゲート端子は前記第１スイッチトランジスタの第２端子及び前記キャパシタの第１端子に接続され、該駆動トランジスタの第１端子は電圧供給ラインに接続され、該駆動トランジスタの第２端子が前記発光デバイスの第２端子に接続されている、
表示システム。
【請求項１１】
請求項１又は請求項１０に記載の表示システムにおいて、前記第１選択ライン及び前記第２選択ラインが共通の選択ラインであるような表示システム。
【請求項１２】
請求項３に記載の表示システムであって、前記発光デバイスは第１端子及び第２端子を有し、該発光デバイスの第１端子は第１電圧供給部に接続され、
前記キャパシタは、各々が第１端子及び第２端子を有するような第１キャパシタ及び第２キャパシタを含み、
前記第１選択ライン及び前記第２選択ラインは共通の選択ラインであり、
前記第１スイッチトランジスタはゲート端子、第１端子及び第２端子を有し、該第１スイッチトランジスタのゲート端子は前記選択ラインに接続され、該第１スイッチトランジスタの第１端子は前記信号ラインに接続され、該第１スイッチトランジスタの第２端子は前記第１キャパシタの第２端子及び前記第２キャパシタの第１端子に接続され、
前記第２スイッチトランジスタはゲート端子、第１端子及び第２端子を有し、該第２スイッチトランジスタのゲート端子は前記選択ラインに接続され、該第２スイッチトランジスタの第１端子は前記制御可能なバイアスラインに接続され、該第２スイッチトランジスタの第２端子は前記発光デバイスの第２端子に接続され、
前記トランジスタは、ゲート端子、第１端子及び第２端子を有する第３スイッチトランジスタを含み、該第３スイッチトランジスタのゲート端子は前記選択ラインに接続され、該第３スイッチトランジスタの第１端子は前記第２スイッチトランジスタの第２端子及び前記発光デバイスの第２端子に接続され、該第３スイッチトランジスタの第２端子は前記第１キャパシタの第１端子に接続され、
前記駆動トランジスタはゲート端子、第１端子及び第２端子を有し、該駆動トランジスタのゲート端子は前記第３スイッチトランジスタの第２端子及び前記第１キャパシタの第１端子に接続され、該駆動トランジスタの第１端子は前記発光デバイスの第２端子に接続され、該駆動トランジスタの第２端子は第２電圧供給ラインに接続されている、
表示システム。
【請求項１３】
請求項１ないし７及び１０ないし１２の何れか一項に記載の表示システムにおいて、前記ピクセル回路は電圧プログラム型ピクセル回路であり、前記プログラミングデータはプログラミング電圧であり、前記制御可能なバイアス信号は固定レベルのバイアス電流であるような表示システム。
【請求項１４】
請求項７に記載の表示システムにおいて、前記ピクセル回路が、ｎ番目の行のプログラミングサイクルが（ｎ＋１）番目の行のプログラミングサイクルと重なるように構成されているような表示システム。
【請求項１５】
請求項８に記載のピクセル回路を駆動する方法において、
第１プログラミングサイクルにおいて、前記バイアス信号を前記ピクセル回路に供給するステップと、
第２プログラミングサイクルにおいて、プログラミング電圧を前記ピクセル回路に供給するステップと、
駆動サイクルにおいて、前記プログラミング電圧及び前記バイアス信号を不活性化するステップと、
を有するような方法。
【請求項１６】
請求項８に記載のピクセル回路を駆動する方法において、
第１プログラミングサイクルにおいて、前記バイアス信号を前記ピクセル回路に供給するステップと、
第２プログラミングサイクルにおいて、プログラミング電圧を前記ピクセル回路に供給すると共に、前記バイアス信号を不活性化するステップと、
駆動サイクルにおいて、前記プログラミング電圧を不活性化するステップと、
を有するような方法。
【請求項１７】
請求項１に記載のピクセル回路を駆動する方法において、
第１プログラミングサイクルにおいて、バイアス電流を前記ピクセル回路に供給すると共に、プログラミング電圧及びバイアス電圧により規定される電圧を供給するステップと、
第２プログラミングサイクルにおいて、前記バイアス信号を不活性化するステップと、
を有するような方法。
【請求項１８】
請求項１に記載のピクセル回路を駆動する方法において、
第１プログラミングサイクルにおいて、前記バイアス信号を前記ピクセル回路に供給するステップと、
第２プログラミングサイクルにおいて、前記バイアス信号を不活性化すると共に、バイアス電圧及びプログラミング電圧により規定される電圧を供給するステップと、
を有するような方法。
【請求項１９】
請求項１に記載のピクセル回路を駆動する方法において、
前記ピクセル回路に接続された仮想接地点上にプログラミング電圧、バイアス電圧又はこれらの組み合わせを供給するステップ、
を有するような方法。
【請求項２０】
請求項１に記載の表示システムにおいて、前記ピクセル回路がカレントミラー型のピクセル回路であるような表示システム。
【請求項２１】
発光デバイスと、
前記発光デバイスにピクセル電流を供給する駆動トランジスタと、信号ラインに接続されると共に第１選択ラインにより選択される第１スイッチトランジスタと、制御可能なバイアスラインに接続されると共に第２選択ラインにより選択される第２スイッチトランジスタとを含むような複数のトランジスタと、
を有するピクセル回路であって、
前記信号ラインにはプログラミングデータが供給され、前記ピクセル回路の時間依存性パラメータを補償するために少なくとも前記制御可能なバイアスラインに制御可能なバイアス信号が供給されるようなピクセル回路。
【請求項２２】
請求項２１に記載のピクセル回路において、前記発光デバイスが有機発光ダイオードを含むようなピクセル回路。
【請求項２３】
請求項２１に記載のピクセル回路において、該ピクセル回路が前記時間依存性パラメータを記憶するための少なくとも１つのキャパシタを更に含むようなピクセル回路。
【請求項２４】
請求項２１に記載のピクセル回路において、前記トランジスタのうちの少なくとも１つが薄膜トランジスタであるようなピクセル回路。
【請求項２５】
請求項２１に記載のピクセル回路において、前記トランジスタのうちの少なくとも１つがｎ型トランジスタであるようなピクセル回路。
【請求項２６】
請求項２１に記載のピクセル回路において、前記トランジスタのうちの少なくとも１つがｐ型トランジスタであるようなピクセル回路。
【請求項２７】
請求項２１に記載のピクセル回路において、該ピクセル回路がＡＭＯＬＥＤ表示アレイを形成するようなピクセル回路。
【請求項２８】
請求項２１に記載のピクセル回路において、前記バイアス信号がバイアス電流、バイアス電圧又はこれらの組み合わせであるようなピクセル回路。
【請求項２９】
請求項２１に記載のピクセル回路において、該ピクセル回路が電圧プログラム型ピクセル回路又は電流プログラム型ピクセル回路であるようなピクセル回路。
【請求項３０】
請求項２１ない２９の何れか一項に記載のピクセル回路において、該ピクセル回路は電圧プログラム型ピクセル回路であり、前記プログラミングデータはプログラミング電圧であり、前記制御可能なバイアス信号は固定レベルのバイアス電流であるようなピクセル回路。
【請求項３１】
請求項２１に記載のピクセル回路において、該ピクセル回路がカレントミラー型のピクセル回路であるようなピクセル回路。
【請求項３２】
請求項２１に記載のピクセル回路において、前記第１選択ライン及び前記第２選択ラインが共通の選択ラインであるようなピクセル回路。
【請求項３３】
第１電圧供給ラインに接続された第１端子と、第２端子とを有する発光デバイスと、
信号ラインに接続されると共に第１スイッチトランジスタ及び第２スイッチトランジスタを有するスイッチネットワークであって、これらトランジスタの各々がゲート端子、第１端子及び第２端子を有するようなスイッチネットワークと、
各々がゲート端子、第１端子及び第２端子を有するような第１及び第２駆動トランジスタを有するカレントミラーであって、これら駆動トランジスタのうちの一方が前記発光デバイスにピクセル電流を供給するための駆動トランジスタであるようなカレントミラーと、
前記スイッチネットワーク及び前記カレントミラーに接続されたキャパシタであって、第１端子及び第２端子を有し、該第１端子が仮想接地ラインに接続されているようなキャパシタと、
を有するピクセル回路と；
前記ピクセル回路をプログラミング及び駆動するドライバであって、前記信号ラインにプログラミングデータを供給し、前記ピクセル回路のプログラミングを加速させると共に該ピクセル回路の時間依存性パラメータを補償するために前記信号ラインに制御可能な第１バイアス信号を供給し、且つ、該第１バイアス信号を除去するために前記仮想接地ラインに制御可能な第２バイアス信号を供給するようなドライバと；
安定したピクセル電流を発生させるように前記ドライバを制御するコントローラと；
を有するような表示システム。
【請求項３４】
請求項３３に記載の表示システムにおいて、
前記第１スイッチトランジスタのゲート端子は選択ラインに接続され、該第１スイッチトランジスタの第１端子は前記信号ラインに接続され、該第１スイッチトランジスタの第２端子は前記第２スイッチトランジスタの第１端子及び前記第１駆動トランジスタの第１端子に接続され、
前記第２スイッチトランジスタのゲート端子は前記選択ラインに接続され、該第２スイッチトランジスタの第２端子は前記キャパシタの第２端子、前記第１駆動トランジスタのゲート端子及び前記第２駆動トランジスタのゲート端子に接続され、
前記第１駆動トランジスタの第２端子は第２電圧供給ラインに接続され、
前記第２駆動トランジスタの第１端子は前記発光データの第２端子に接続され、該第２駆動トランジスタの第２端子が前記仮想接地ラインに接続されている、
表示システム。
【請求項３５】
請求項３３に記載の表示システムにおいて、前記発光デバイスが有機発光ダイオードを含むような表示システム。
【請求項３６】
請求項３３に記載の表示システムにおいて、前記トランジスタのうちの少なくとも１つが薄膜トランジスタであるような表示システム。
【請求項３７】
請求項３３に記載の表示システムにおいて、前記トランジスタのうちの少なくとも１つがｎ型トランジスタであるような表示システム。
【請求項３８】
請求項３３に記載の表示システムにおいて、前記トランジスタのうちの少なくとも１つがｐ型トランジスタであるような表示システム。
【請求項３９】
請求項３３に記載の表示システムにおいて、前記ピクセル回路がＡＭＯＬＥＤ表示アレイを形成し、複数の前記ピクセル回路が行及び列に配列されるような表示システム。
【請求項４０】
請求項３３に記載の表示システムにおいて、前記プログラミングデータはプログラミング電流であり、前記第１バイアス信号はバイアス電流であり、前記第２バイアス信号がバイアス電圧であるような表示システム。
【請求項４１】
請求項３３に記載の表示システムにおいて、前記ピクセル回路が電流プログラム型回路又は電圧プログラム型回路であるような表示システム。
【請求項４２】
請求項３３に記載の表示システムにおいて、前記ピクセル回路が、ｎ番目の行のプログラミングサイクルが（ｎ＋１）番目の行のプログラミングサイクルと重なるように構成されているような表示システム。
【請求項４３】
請求項３３に記載のピクセル回路を駆動する方法において、
第１プログラミングサイクルにおいて、バイアス電圧を前記仮想接地ラインに供給すると共に、プログラミング電流及びバイアス電流により規定される電流を前記信号ラインに供給するステップと、
第２プログラミングサイクルにおいて、前記バイアス電圧及び前記電流を不活性化するステップと、
を有するような方法。
【請求項４４】
第１電圧供給部に接続された第１端子と、第２端子とを有する発光デバイスと、
信号ラインに接続されると共に第１スイッチトランジスタ及び第２スイッチトランジスタを有するスイッチネットワークであって、これらトランジスタの各々がゲート端子、第１端子及び第２端子を有するようなスイッチネットワークと、
各々がゲート端子、第１端子及び第２端子を有するような第１及び第２駆動トランジスタを有するカレントミラーであって、これら駆動トランジスタのうちの一方が前記発光デバイスにピクセル電流を供給するための駆動トランジスタであるようなカレントミラーと、
前記スイッチネットワーク及び前記カレントミラーに接続されたキャパシタであって、第１端子及び第２端子を有し、該第１端子が仮想接地ラインに接続されているようなキャパシタと、
を有するピクセル回路であって、
前記信号ラインにプログラミングデータが供給され、前記ピクセル回路のプログラミングを加速させると共に該ピクセル回路の時間依存性パラメータを補償するために前記信号ラインに制御可能な第１バイアス信号が供給され、且つ、該第１バイアス信号を除去するために前記仮想接地ラインに制御可能な第２バイアス信号が供給されるようなピクセル回路。
【請求項４５】
請求項４４に記載のピクセル回路において、前記発光デバイスが有機発光ダイオードを含むようなピクセル回路。
【請求項４６】
請求項４４に記載のピクセル回路において、前記トランジスタのうちの少なくとも１つが薄膜トランジスタであるようなピクセル回路。
【請求項４７】
請求項４４に記載のピクセル回路において、前記トランジスタのうちの少なくとも１つがｎ型トランジスタであるようなピクセル回路。
【請求項４８】
請求項４４に記載のピクセル回路において、前記トランジスタのうちの少なくとも１つがｐ型トランジスタであるようなピクセル回路。
【請求項４９】
請求項４４に記載のピクセル回路において、該ピクセル回路がＡＭＯＬＥＤ表示アレイを形成するようなピクセル回路。
【請求項５０】
請求項４４に記載のピクセル回路において、前記プログラミングデータがプログラミング電流であり、前記第１バイアス信号がバイアス電流であり、前記第２バイアス信号がバイアス電圧であるようなピクセル回路。
【請求項５１】
請求項４４に記載のピクセル回路において、該ピクセル回路が電圧プログラム型ピクセル回路又は電流プログラム型ピクセル回路であるようなピクセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光デバイス表示器に、更に詳細には斯かる発光デバイス表示器のための駆動技術に関する。
【背景技術】
【０００２】
近年、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン、有機又は他の駆動バックプレーン技術を備えるアクティブマトリクス型有機発光ダイオード（ＡＭＯＬＥＤ）表示器が、アクティブマトリクス型液晶表示器を超える利点のため一層魅力的となってきている。例えば、ａ−Ｓｉバックプレーンを使用したＡＭＯＬＥＤ表示器は、異なる基板の使用を広げると共に可撓性の表示器を可能にさせるような低温製造法を含む利点を有し、その低価格製造法は良く確立されていると共に広視野角を持つ高解像度の表示器を生成する。
【０００３】
ＡＭＯＬＥＤ表示器は、行及び列のピクセルのアレイ（各ピクセルが有機発光ダイオード（ＯＬＥＤ）を有する）と、該行及び列のアレイ内に配置されたバックプレーン電子回路とを含んでいる。ＯＬＥＤは電流駆動デバイスであるので、ＡＭＯＬＥＤのピクセル回路は正確且つ一定の駆動電流を供給することができなければならない。
【０００４】
ＡＭＯＬＥＤ表示器を駆動するために採用されている１つの方法は、ＡＭＯＬＥＤピクセルを電流で直接的にプログラミングする方法である。しかしながら、大きな寄生容量に結合されたＯＬＥＤにより必要とされる小さな電流は、電流プログラム型ＡＭＯＬＥＤ表示器のプログラミングの整定時間（セトリングタイム）を不所望に増加させてしまう。更に、所要の電流を正確に供給するための外部ドライバを設計するのは困難である。例えば、ＣＭＯＳ技術においては、トランジスタは、ＯＬＥＤにより必要とされる小さな電流を供給するために閾下体制（sub-threshold regime）で動作しなければならず、これは理想的ではない。従って、電流プログラム型ＡＭＯＬＥＤピクセル回路を使用するためには、適切な駆動方式が望まれる。
【０００５】
電流スケーリングは、ＯＬＥＤにより必要とされる小さな電流に関連する問題に対処するために使用することが可能な１つの方法である。カレントミラーピクセル回路においては、ＯＬＥＤを通過する電流は、ミラートランジスタに比較して小さな駆動トランジスタを有することによりスケーリングすることができる。しかしながら、この方法は、他の電流プログラム型ピクセル回路には適用することができない。また、２つのミラートランジスタを再寸法調整することにより、不整合の影響が増加する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、既存のシステムの上記欠点の少なくとも１つを除去又は軽減するような方法及びシステムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、発光デバイス及び複数のトランジスタを有し、該複数のトランジスタが上記発光デバイスにピクセル電流を供給する駆動トランジスタを含むようなピクセル回路と、このピクセル回路をプログラミング及び駆動するドライバであって、該ピクセル回路の上記プログラミングを加速させると共に該ピクセル回路の時間依存性パラメータを補償するために該ピクセル回路に制御可能なバイアス信号を供給するようなドライバと、該ドライバを制御して安定したピクセル電流を発生させるコントローラとを含むような表示システムが提供される。
【０００８】
本発明の他の態様によれば、発光デバイスと、該発光デバイスにピクセル電流を供給する駆動トランジスタを含む複数のトランジスタとを含むようなピクセル回路であって、該ピクセル回路はドライバによりプログラミング及び駆動され、該ドライバが上記ピクセル回路の上記プログラミングを加速させると共に該ピクセル回路の時間依存性パラメータを補償するために該ピクセル回路に制御可能なバイアス信号を供給するようなピクセル回路が提供される。
【０００９】
本発明の該開示は、必ずしも本発明の全てのフィーチャを記載するものではない。
【００１０】
本発明の他の態様及びフィーチャは、当業者によれば、添付図面に関連する好ましい実施例の下記詳細な説明の精読から容易に明らかとなるであろう。
【００１１】
本発明のこれら及び他のフィーチャは、添付図面を参照した下記の説明から一層明らかとなる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を、有機発光ダイオード（ＯＬＥＤ）及び駆動薄膜トランジスタ（ＴＦＴ）を有するピクセルを用いて説明する。しかしながら、該ピクセルはＯＬＥＤ以外の如何なる発光デバイスを含むこともでき、該ピクセルはＴＦＴ以外の如何なる駆動トランジスタを含むこともできる。また、説明において、“ピクセル回路”及び“ピクセル”は相互に入れ替え可能に使用することができることに注意されたい。
【００１３】
先ず、電流バイアス電圧プログラム型（ＣＢＶＰ）駆動方式を含む、ピクセル用の駆動技術を詳細に説明する。ＣＢＶＰ駆動方式は、異なるグレイスケールを供給するために電圧を使用する（電圧プログラミング）一方、該プログラミングを加速させると共に閾電圧ずれ及びＯＬＥＤ電圧ずれ等のピクセルの時間依存性パラメータを補償するためにバイアスを使用する。
【００１４】
図１は、本発明の一実施例によるピクセル回路２００を図示している。該ピクセル回路２００は、以下に述べるようにＣＢＶＰ駆動方式を採用している。図１のピクセル回路２００は、ＯＬＥＤ１０と、記憶キャパシタ１２と、駆動トランジスタ１４と、スイッチトランジスタ１６及び１８とを含んでいる。各トランジスタは、ゲーム端子、第１端子及び第２端子を有している。本説明において、“第１端子”（“第２端子”）は、限定されるものではないが、ドレイン端子又はソース端子（ソース端子又はドレイン端子）とすることができる。
【００１５】
トランジスタ１４、１６及び１８は、ｎ型ＴＦＴトランジスタである。該ピクセル回路２００に適用される駆動技術は、図５に示すようなｐ型トランジスタを有する相補的ピクセル回路にも適用可能である。
【００１６】
トランジスタ１４、１６及び１８は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。複数のピクセル回路２００が、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００１７】
２つの選択ラインＳＥＬ１及びＳＥＬ２、信号ラインＶＤＡＴＡ、バイアスラインＩＢＩＡＳ、電圧供給ラインＶＤＤ並びに共通接地点が該ピクセル回路２００に設けられている。図１において、上記共通接地点はＯＬＥＤの上側電極（top electrode）に対するものである。該共通接地点は当該ピクセル回路の一部ではなく、ＯＬＥＤ１０が形成される最終段階で形成される。
【００１８】
駆動トランジスタ１４の第１端子は電源供給ラインＶＤＤに接続されている。該駆動トランジスタ１４の第２端子はＯＬＥＤ１０のアノード電極に接続されている。該駆動トランジスタ１４のゲート端子はスイッチトランジスタ１６を介して信号ラインＶＤＡＴＡに接続されている。記憶キャパシタ１２が、駆動トランジスタ１４の第２端子とゲート端子との間に接続されている。
【００１９】
スイッチトランジスタ１６のゲート端子は第１選択クラインＳＥＬ１に接続されている。該スイッチトランジスタ１６の第１端子は信号ラインＶＤＡＴＡに接続されている。該スイッチトランジスタ１６の第２端子は前記駆動トランジスタ１４のゲート端子に接続されている。
【００２０】
スイッチトランジスタ１８のゲート端子は第２選択ラインＳＥＬ２に接続されている。該トランジスタ１８の第１端子はＯＬＥＤ１０のアノード電極及び記憶キャパシタ１２に接続されている。該スイッチトランジスタ１８の第２端子はバイアスラインＩＢＩＡＳに接続されている。ＯＬＥＤ１０のカソード電極は共通接地点に接続されている。
【００２１】
トランジスタ１４及び１６並びに記憶キャパシタ１２はノードＡ１１に接続されている。ＯＬＥＤ１０、記憶キャパシタ１２並びにトランジスタ１４及び１８はノードＢ１１に接続されている。
【００２２】
該ピクセル回路２００の動作は、複数のプログラミングサイクルを有するプログラムフェーズと、１つの駆動サイクルを有する駆動フェーズとを含む。プログラミングフェーズの間において、ノードＢ１１は駆動トランジスタの閾電圧の負に充電される一方、ノードＡ１１はプログラミング電圧ＶＰに充電される。
【００２３】
結果として、駆動トランジスタ１４のゲート／ソース電圧は：
【００２４】
【数１】
2008521033.tif 000003
となり、ここで、ＶＧＳは駆動トランジスタ１４のゲート／ソース電圧を表し、ＶＴは該駆動トランジスタ１４の閾電圧を表す。この電圧は駆動フェーズ内ではキャパシタ１２上に留まり、結果として、該駆動フェーズではＯＬＥＤ１０を介して所望の電流が流れる。
【００２５】
ピクセル回路２００のプログラミングサイクル及び駆動サイクルを詳細に説明する。図２は、図１のピクセル回路２００に適用される或る例示的動作過程を示している。図２において、ＶｎｏｄｅＢはノードＢ１１の電圧を表し、ＶｎｏｄｅＡはノードＡ１１の電圧を表している。図２に示されるように、プログラミングフェーズは２つの動作サイクルＸ１１、Ｘ１２を有し、駆動フェーズは１つの動作サイクルＸ１３を有している。
【００２６】
第１動作サイクルＸ１１：両選択ラインＳＥＬ１及びＳＥＬ２はハイである。バイアス電流ＩＢがバイアスラインＩＢＩＡＳを介して流れ、ＶＤＡＴＡはバイアス電圧ＶＢとなる。
【００２７】
結果として、ノードＢ１１の電圧は：
【００２８】
【数２】
2008521033.tif 000004
となり、ここで、ＶｎｏｄｅＢはノードＢ１１の電圧を表し、ＶＴは駆動トランジスタ１４の閾電圧を表し、βはＩＤＳ＝β(ＶＧＳ−ＶＴ)２により与えられるＴＦＴの電流／電圧（Ｉ−Ｖ）特性の係数を表す。尚、ＩＤＳは駆動トランジスタ１４のドレイン／ソース電流を表す。
【００２９】
第２動作サイクルＸ１２：ＳＥＬ２がローであり、ＳＥＬ１がハイである間、ＶＤＡＴＡはプログラミング電圧ＶＰとなる。ＯＬＥＤ２０の容量１１は大きいので、前のサイクルで発生されたノードＢ１１の電圧は、そのままとなる。
【００３０】
従って、駆動トランジスタ１４のゲート／ソース電圧は、
【００３１】
【数３】
2008521033.tif 000005
【００３２】
【数４】
2008521033.tif 000006
となる。
【００３３】
ΔＶＢは、ＶＢが（４）に基づいて適切に選択されれば零となる。該駆動トランジスタ１４のゲート／ソース電圧、即ちＶＰ＋ＶＴは記憶キャパシタ１２に記憶される。
【００３４】
第３動作サイクルＸ１３：ＩＢＩＡＳはローとなる。ＳＥＬ１は零となる。記憶キャパシタ１２に記憶された電圧が、駆動トランジスタ１４のゲート端子に印加される。該駆動トランジスタ１４はオンとなる。駆動トランジスタ１４のゲート／ソース電圧は記憶キャパシタ１２に記憶された電圧に対して発生する。かくして、ＯＬＥＤ１０を経る電流は、駆動トランジスタ１４の閾電圧及びＯＬＥＤ特性のずれとは無関係となる。
【００３５】
図３は、図１のピクセル回路２００に適用される他の例示的動作過程を示す。図３において、ＶｎｏｄｅＢはノードＢ１１の電圧を表し、ＶｎｏｄｅＡはノードＡ１１の電圧を表す。
【００３６】
プログラミングフェーズは２つの動作サイクルＸ２１、Ｘ２２を有し、駆動フェーズは１つの動作サイクルＸ２３を有する。第１動作サイクルＸ２１は、図２の第１動作サイクルＸ１１と同一である。また、第３動作サイクルＸ３３は、図２の第３動作サイクルＸ１３と同一である。図３において、選択ラインＳＥＬ１及びＳＥＬ２は同一のタイミングを有する。かくして、ＳＥＬ１及びＳＥＬ２は共通の選択ラインに接続することができる。
【００３７】
第２動作サイクルＸ２２：ＳＥＬ１及びＳＥＬ２はハイである。スイッチトランジスタ１８はオンである。ＩＢＩＡＳを介して流れるバイアス電流ＩＢは零である。
【００３８】
駆動トランジスタ１４のゲート／ソース電圧は、上述したようにＶＧＳ＝ＶＰ＋ＶＴであり得る。駆動トランジスタ１４の該ゲート／ソース電圧、即ちＶＰ＋ＶＴは記憶キャパシタ１２に記憶される。
【００３９】
図４は、図１のピクセル回路２００及び図２の波形に対するシミュレーション結果を示している。該結果は、駆動トランジスタ（例えば、図１の１４）における２ボルトのＶＴずれによるＯＬＥＤ電流の変化が、プログラミング電圧の殆どに対して略零パーセントであることを示している。閾電圧等のシミュレーションパラメータは、低いプログラミング電圧において当該ずれが高い百分率を有することを示している。
【００４０】
図５は、ｐ型トランジスタを有するピクセル回路２０２を示している。該ピクセル回路２０２は、図１のピクセル回路２００に対応する。該ピクセル回路２０２は、図６〜７に示すようなＣＢＶＰ駆動方式を採用している。該ピクセル回路２０２は、ＯＬＥＤ２０と、記憶キャパシタ２２と、駆動トランジスタ２４と、スイッチトランジスタ２６及び２８とを含んでいる。トランジスタ２４、２６及び２８はｐ型トランジスタである。各トランジスタは、ゲート端子、第１端子及び第２端子を有している。
【００４１】
トランジスタ２４、２６及び２８は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。複数のピクセル回路２０２が、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００４２】
２つの選択ラインＳＥＬ１及びＳＥＬ２、信号ラインＶＤＡＴＡ、バイアスラインＩＢＩＡＳ、電圧供給ラインＶＤＤ並びに共通接地点が該ピクセル回路２０２に設けられている。
【００４３】
トランジスタ２４及び２６並びに記憶キャパシタ２２はノードＡ１２に接続されている。ＯＬＥＤ２０のカソード電極、記憶キャパシタ２２並びにトランジスタ２４及び２８はノードＢ１２に接続されている。ＯＬＥＤのカソードがピクセル回路２０２の他のエレメントに接続されているので、これは、如何なるＯＬＥＤ製造法による集積も保証する。
【００４４】
図６は、図５のピクセル回路２０２に適用される１つの例示的動作過程を示している。該図６は、図２に対応する。図７は、図５のピクセル回路２０２に適用される他の例示的動作過程を示している。該図７は、図３に対応する。図６〜７のＣＢＶＰ駆動方式は、図２〜３のものと同様にＩＢＩＡＳ及びＶＤＡＴＡを使用する。
【００４５】
図８は、本発明の一実施例によるピクセル回路２０４を示している。該ピクセル回路２０４は、以下に述べるようなＣＢＶＰ駆動方式を採用している。図８のピクセル回路２０４は、ＯＬＥＤ３０と、記憶キャパシタ３２及び３３と、駆動トランジスタ３４と、スイッチトランジスタ３６、３８及び４０とを有している。トランジスタ３４、３５及び３６の各々は、ゲート端子、第１端子及び第２端子を含んでいる。このピクセル回路２０４は、前記ピクセル回路２００のものと同一の態様で動作する。
【００４６】
トランジスタ３４、３６、３８及び４０はｎ型ＴＦＴトランジスタである。該ピクセル回路２０４に適用される駆動技術は、図１０に示すようなｐ型トランジスタを有する相補的ピクセル回路にも適用することができる。
【００４７】
トランジスタ３４、３６、３８及び４０は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。複数のピクセル回路２０４が、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００４８】
ピクセル回路２０４には、選択ラインＳＥＬ、信号ラインＶＤＡＴＡ、バイアスラインＩＢＩＡＳ、電圧ラインＶＤＤ及び共通接地点が設けられている。
【００４９】
駆動トランジスタ３４の第１端子はＯＬＥＤ３０のカソード電極に接続されている。該駆動トランジスタ３４の第２端子は接地点に接続されている。駆動トランジスタ３４のゲート端子は、スイッチトランジスタ３６を介して自身の第１端子に接続されている。記憶キャパシタ３２及び３３は、直列であり、駆動トランジスタ３４のゲートと接地点との間に接続されている。
【００５０】
スイッチトランジスタ３６のゲート端子は選択ラインＳＥＬに接続されている。該スイッチトランジスタ３６の第１端子は駆動トランジスタ３４の第１端子に接続されている。該スイッチトランジスタ３６の第２端子は駆動トランジスタ３４のゲート端子に接続されている。
【００５１】
スイッチトランジスタ３８のゲート端子は選択ラインＳＥＬに接続されている。該スイッチトランジスタ３８の第１端子は信号ラインＶＤＡＴＡに接続されている。該スイッチトランジスタ３８の第２端子は記憶キャパシタ３２及び３３の接続端子（即ち、ノードＣ２１）に接続されている。
【００５２】
スイッチトランジスタ４０のゲート端子は選択ラインＳＥＬに接続されている。該スイッチトランジスタ４０の第１端子はバイアスラインＩＢＩＡＳに接続されている。該スイッチトランジスタ４０の第２端子はＯＬＥＤ３０のカソード端子に接続されている。該ＯＬＥＤ３０のアノード電極はＶＤＤに接続されている。
【００５３】
ＯＬＥＤ３０、トランジスタ３４、３６及び４０は、ノードＡ２１で接続されている。記憶キャパシタ３２並びにトランジスタ３４及び３６は、ノードＢ２１で接続されている。
【００５４】
ピクセル回路２０４の動作は、複数のプログラミングサイクルを有するプログラミングフェーズと、１つの駆動サイクルを有する駆動フェーズとを含んでいる。プログラミングフェーズの間において、第１記憶キャパシタ３２はプログラミング電圧ＶＰに駆動トランジスタ３４の閾電圧を加えた電圧に充電される一方、第２記憶キャパシタ３３は零に充電される。
【００５５】
結果として、駆動トランジスタ３４のゲート／ソース電圧は：
【００５６】
【数５】
2008521033.tif 000007
となり、ここで、ＶＧＳは駆動トランジスタ３４のゲート／ソース電圧を表し、ＶＴは該駆動トランジスタ３４の閾電圧を表す。
【００５７】
ピクセル回路２０４のプログラミングフェーズ及び駆動フェーズを詳細に説明する。図９は、図８のピクセル回路２０４に適用される１つの例示的動作過程を示している。図９に示されるように、プログラミングフェーズは２つの動作サイクルＸ３１、Ｘ３２を有し、駆動フェーズは１つの動作サイクルＸ３３を有している。
【００５８】
第１動作サイクルＸ３１：選択ラインＳＥＬはハイである。バイアス電流ＩＢがバイアスラインＩＢＩＡＳを介して流れ、ＶＤＡＴＡはＶＢ−ＶＰとなる。ここで、ＶＰはプログラミング電圧であり、ＶＢは：
【００５９】
【数６】
2008521033.tif 000008
により与えられる。
【００６０】
結果として、第１記憶キャパシタ３２に記憶される電圧は：
【００６１】
【数７】
2008521033.tif 000009
となり、ここで、ＶＣ１は第１記憶キャパシタ３２に記憶された電圧を表し、ＶＴは駆動トランジスタ３４の閾電圧を表し、βはＩＤＳ＝β(ＶＧＳ−ＶＴ)２により与えられるＴＦＴの電流／電圧（Ｉ−Ｖ）特性の係数を表す。ＩＤＳは駆動トランジスタ３４のドレイン／ソース電流を表す。
【００６２】
第２動作サイクルＸ３２：ＳＥＬはハイである一方、ＶＤＡＴＡは零となり、ＩＢＩＡＳも零となる。ＯＬＥＤ３０の容量３１及びバイアスラインＩＢＩＡＳの寄生容量は大きいので、前のサイクルで発生されたノードＢ２１の電圧及びノードＡ２１の電圧は変化されないままとなる。
【００６３】
従って、駆動トランジスタ３４のゲート／ソース電圧は：
【００６４】
【数８】
2008521033.tif 000010
となり、ここで、ＶＧＳは駆動トランジスタ３４のゲート／ソース電圧を表す。
【００６５】
駆動トランジスタ３４の該ゲート／ソース電圧は記憶キャパシタ３２に記憶される。
【００６６】
第３動作サイクルＸ３３：ＩＢＩＡＳは零である。ＳＥＬは零となる。ノードＣ２１の電圧は零となる。記憶キャパシタ３２に記憶された電圧が駆動トランジスタ３４のゲート端子に供給される。該駆動トランジスタ３４のゲート／ソース電圧は記憶キャパシタ３２に記憶された電圧に対して発生する。駆動トランジスタ３４の電流が主に自身のゲート／ソース電圧により規定されることを考慮すると、ＯＬＥＤ３０を経る電流は、該駆動トランジスタ３４の閾電圧及びＯＬＥＤ特性のずれからは独立となる。
【００６７】
図１０は、ｐ型トランジスタを有するピクセル回路２０６を示している。該ピクセル回路２０６は図８のピクセル回路２０４に対応する。ピクセル回路２０６は図１１に示すようなＣＢＶＰ方式を採用している。図１０のピクセル回路２０６は、ＯＬＥＤ５０と、記憶キャパシタ５２及び５３と、駆動トランジスタ５４と、スイッチトランジスタ５６、５８及び６０とを有している。トランジスタ５４、５６、５８及び６０はｐ型トランジスタである。各トランジスタは、ゲート端子、第１端子及び第２端子を有している。
【００６８】
トランジスタ５４、５６、５８及び６０は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。複数のピクセル回路２０６が、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００６９】
ピクセル回路２０６には、２つの選択ラインＳＥＬ１及びＳＥＬ２、信号ラインＶＤＡＴＡ、バイアスラインＩＢＩＡＳ、電圧供給ラインＶＤＤ及び共通接地点が設けられている。共通接地点は図１のものと同一とすることができる。
【００７０】
ＯＬＥＤ５０のアノード電極、並びにトランジスタ５４、５６及び６０は、ノードＡ２２において接続されている。記憶キャパシタ５２並びにトランジスタ５４及び５６は、ノードＢ２２において接続されている。スイッチトランジスタ５８並びに記憶キャパシタ５２及び５３は、ノードＣ２２において接続されている。
【００７１】
図１１は図１０のピクセル回路２０６に適用される１つの例示的動作過程を示している。図１１は図９に対応する。図１１に示されるように、該図１１のＣＢＶＰ駆動方式は、図９のものと同様にＩＢＩＡＳ及びＶＤＡＴＡを使用する。
【００７２】
図１２は、本発明の一実施例による表示器２０８を示している。該表示器２０８は、以下に示すようなＣＢＶＰ駆動方式を採用している。図１２には、２行及び１列に関連するエレメントが一例として示されている。該表示器２０８は３行以上及び２列以上を含むこともできる。
【００７３】
表示器２０８は、ＯＬＥＤ７０と、記憶キャパシタ７２及び７３と、トランジスタ７６、７８、８０、８２及び８４とを含んでいる。トランジスタ７６は駆動トランジスタである。また、トランジスタ７８、８０及び８４はスイッチトランジスタである。トランジスタ７６、７８、８０、８２及び８４の各々はゲート端子、第１端子及び第２端子を含んでいる。
【００７４】
トランジスタ７６、７８、８０、８２及び８４はｎ型ＴＦＴトランジスタである。該ピクセル回路２０８に適用される駆動技術は、図１６に示すようなｐ型トランジスタを有する相補的ピクセル回路にも適用することができる。
【００７５】
トランジスタ７６、７８、８０、８２及び８４は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。該表示器２０８は、ＡＭＯＬＥＤ表示アレイを形成することができる。ＣＢＶＰ駆動方式と表示器２０８との組み合わせは、大面積高解像度のＡＭＯＬＥＤ表示器を提供する。
【００７６】
トランジスタ７６及び８０並びに記憶キャパシタ７２は、ノードＡ３１で接続されている。トランジスタ８２及び８４並びに記憶キャパシタ７２及び７４は、ノードＢ３１で接続されている。
【００７７】
図１３は、図１２の表示器２０８に適用される１つの例示的動作過程を示している。図１３において、“プログラミングサイクル［ｎ］”は、該表示器２０８の行［ｎ］に対するプログラミングサイクルを表している。
【００７８】
プログラミング時間は、２つの連続する行（ｎ及びｎ＋１）の間で共有される。ｎ番目の行のプログラミングサイクルの間において、ＳＥＬ［ｎ］はハイトなり、バイアス電流ＩＢがトランジスタ７８及び８０を介して流れる。ノードＡ３１における電圧は（ＩＢ／β）１／２＋ＶＴに自己調整される一方、ノードＢ３１における電圧は零となり、ここで、ＶＴは駆動トランジスタ７６の閾電圧を表し、βはＩＤＳ＝β(ＶＧＳ−ＶＴ)２により与えられるＴＦＴの電流／電圧（Ｉ−Ｖ）特性の係数を表し、ＩＤＳは駆動トランジスタ７６のドレイン／ソース電流を表す。
【００７９】
（ｎ＋１）番目の行のプログラミングサイクルの間において、ＶＤＡＴＡはＶＰ−ＶＢに変化する。結果として、ノードＡ３１における電圧は、ＶＢ＝（ＩＢ／β）１／２なら、ＶＰ＋ＶＴに変化する。全ピクセルに対して一定の電流が採用されているので、ＩＢＩＡＳラインは一貫して適切な電圧を有し、かくして、当該ラインを予備充電（プリチャージ）する必要性はなく、結果としてプログラミング時間が短くなると共に電力消費が低くなる。もっと重要なことに、ノードＢ３１の電圧は、ｎ番目の行のプログラミングサイクルの始点でＶＰ−ＶＢから零に変化する。従って、ノードＡ３１における電圧は（ＩＢ／β）１／２＋ＶＴに変化し、既に自身の最終値に調整されており、結果として速い整定時間となる。
【００８０】
ＣＢＶＰピクセル回路の整定時間が、異なるバイアス電流に関して図１４に示されている。ここでは、小さな電流をＩＢとして使用することができ、結果として低電力消費となる。
【００８１】
図１５は、ＣＢＶＰピクセル回路のＩ-Ｖ特性、及び駆動トランジスタ（例えば、図１２の７６）の閾電圧の２-Ｖずれによりピクセル電流に生じる全エラーを示している。該結果は、ピクセル電流における２％未満の全エラーを示している。ＩＢ＝４.５μＡであることに注意されたい。
【００８２】
図１６は、ｐ型トランジスタを有する表示器２１０を示している。該表示器２１０は、図１２の表示器２０８に対応する。表示器２１０は、図１７に示したようなＣＢＶＰ駆動方式を採用している。図１２においては、２行及び１列に関連するエレメントが例示として示されている。該表示器２１０は３行以上及び２列以上を含むことができる。
【００８３】
表示器２１０は、ＯＬＥＤ９０と、記憶キャパシタ９２及び９４と、トランジスタ９６、９８、１００、１０２及び１０４とを含んでいる。トランジスタ９６は駆動トランジスタである。また、トランジスタ１００及び１０４はスイッチトランジスタである。トランジスタ２４、２６及び２８はｐ型トランジスタである。各トランジスタは、ゲート端子、第１端子及び第２端子を有している。
【００８４】
トランジスタ９６、９８、１００、１０２及び１０４は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。表示器２１０は、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００８５】
図１６において、駆動トランジスタ９６はＯＬＥＤ９０のアノード電極と電圧供給ラインＶＤＤとの間に接続されている。
【００８６】
図１７は、図１６の表示器２１０に適用される１つの例示的動作過程を示している。図１７は図１３に対応する。図１７のＣＢＶＰ駆動方式は図１３のものと同様なＩＢＩＡＳ及びＶＤＡＴＡを使用する。
【００８７】
該ＣＢＶＰ方式によれば、駆動トランジスタに供給されるオーバードライブ電圧は、該駆動トランジスタの閾電圧及びＯＬＥＤ電圧からは独立となるように発生される。
【００８８】
ピクセルエレメント（又は複数のエレメント）の特性のずれ（例えば、駆動トランジスタの閾電圧のずれ、及び長期間の表示動作下での発光デバイスの劣化等）は、記憶キャパシタに記憶され電圧により、該電圧を駆動トランジスタのゲートに供給することによって補償される。このようにして、該ピクセル回路は上記ずれの影響なしに発光デバイスを介して安定した電流を供給することができ、これは当該表示器の動作寿命を改善する。更に、回路の簡素さにより、従来のピクセル回路より一層高い製造歩留まり、低い製造コスト、及び高い解像度を保証する。
【００８９】
上述したピクセル回路の整定時間は従来のピクセル回路より大幅に小さいので、上記ピクセル回路は高精細ＴＶ等の大面積表示器に適しているのみならず、小さな表示面積を排除するものでもない。
【００９０】
ＣＢＶＰピクセル回路（例えば、２００、２０２又は２０４）を有する表示アレイを駆動するドライバは、ピクセル輝度データを電圧に変換することに注意されたい。
【００９１】
以下、電圧バイアス電流プログラム（ＶＢＣＰ）型駆動方式を含むピクセル用駆動技術を詳細に説明する。ＶＢＣＰ駆動方式においては、ピクセル電流は、ミラートランジスタの再寸法調整をすることなく縮小（スケールダウン）される。ＶＢＣＰ駆動方式は異なるグレイスケールを提供するために電流を使用し（電流プログラミング）、該プログラミングを加速させると共に、閾電圧ずれ等のピクセルの時間依存性パラメータを補償するためにバイアスを使用する。駆動トランジスタの端子のうちの１つは仮想接地点ＶＧＮＤに接続される。該仮想接地点の電圧を変化させることにより、ピクセル電流が変化される。バイアス電流ＩＢがドライバ側でプログラミング電流ＩＰに加算され、次いで、該バイアス電流はピクセル回路内で上記仮想接地点の電圧を変化させることによりプログラミング電流から削除される。
【００９２】
図１８は、本発明の他の実施例によるピクセル回路２１２を示している。該ピクセル回路２１２は、以下に説明するようなＶＢＣＰ駆動方式を採用している。図１８のピクセル回路２１２は、ＯＬＥＤ１１０と、記憶キャパシタ１１１と、スイッチネットワーク１１２と、ミラートランジスタ１１４及び１１６とを含んでいる。ミラートランジスタ１１４及び１１６はカレントミラーを形成している。トランジスタ１１４は、プログラミングトランジスタである。また、トランジスタ１１６は駆動トランジスタである。スイッチネットワーク１１２はスイッチトランジスタ１１８及び１２０を含んでいる。トランジスタ１１４、１１６、１１８及び１２０の各々は、ゲート端子、第１端子及び第２端子を有している。
【００９３】
トランジスタ１１４、１１６、１１８及び１２０はｎ型ＴＦＴトランジスタである。該ピクセル回路２１２に適用される駆動技術は、図２０に示すようなｐ型トランジスタを有する相補的ピクセル回路にも適用可能である。
【００９４】
トランジスタ１１４、１１６、１１８及び１２０は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。複数のピクセル回路２１２が、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００９５】
当該ピクセル回路１５０には、選択ラインＳＥＬ、信号ラインＩＤＡＴＡ、仮想接地ラインＶＧＮＤ、電圧供給ラインＶＤＤ及び共通接地点が設けられている。
【００９６】
トランジスタ１１６の第１端子は、ＯＬＥＤ１１０のカソード電極に接続されている。該トランジスタ１１６の第２端子はＶＧＮＤに接続されている。トランジスタ１１４のゲート端子、トランジスタ１１６のゲート端子及び記憶キャパシタ１１１は、接続ノードＡ４１に接続されている。
【００９７】
スイッチトランジスタ１１８及び１２０のゲート端子はＳＥＬに接続されている。スイッチトランジスタ１２０の第１端子はＩＤＡＴＡに接続されている。スイッチトランジスタ１１８及び１２０はトランジスタ１１４の第１端子に接続されている。スイッチトランジスタ１１８はノードＡ４１に接続されている。
【００９８】
図１９は、図１８のピクセル回路２１２の例示的動作を示している。図１８及び１９を参照して、該ピクセル回路２１２に適用される電流スケーリング技術を詳細に説明する。該ピクセル回路２１２の動作は、プログラミングサイクルＸ４１と駆動サイクルＸ４２とを有している。
【００９９】
プログラミングサイクルＸ４１：ＳＥＬはハイである。かくして、スイッチトランジスタ１１８及び１２０はオンとなる。ＶＧＮＤはバイアス電圧ＶＢとなる。電流(ＩＢ＋ＩＰ)がＩＤＡＴＡを介して供給され、ここで、ＩＰはプログラミング電流を表し、ＩＢはバイアス電流を表す。(ＩＢ＋ＩＰ)に等しい電流がスイッチトランジスタ１１８及び１２０を通過する。
【０１００】
駆動トランジスタ１１６のゲート／ソース電圧は：
【０１０１】
【数９】
2008521033.tif 000011
に自己調整され、ここで、ＶＴは該駆動トランジスタ１１６の閾電圧を表し、βはＩＤＳ＝β(ＶＧＳ−ＶＴ)２により与えられるＴＦＴの電流／電圧（Ｉ−Ｖ）特性の係数を表す。また、ＩＤＳは駆動トランジスタ１１６のドレイン／ソース電流を表す。
【０１０２】
記憶キャパシタ１１１に記憶される電圧は：
【０１０３】
【数１０】
2008521033.tif 000012
となり、ここで、ＶＣＳは記憶キャパシタ１１１に記憶される電圧を表す。
【０１０４】
駆動トランジスタ１１６の一方の端子はＶＧＮＤに接続されているので、当該プログラムサイクルの間においてＯＬＥＤ１１０を介して流れる電流は：
【０１０５】
【数１１】
2008521033.tif 000013
となり、ここで、ＩpixelはＯＬＥＤ１１０を介して流れるピクセル電流を表す。
【０１０６】
ＩＢ≫ＩＰなら、ピクセル電流Ｉpixelは：
【０１０７】
【数１２】
2008521033.tif 000014
と書くことができる。
【０１０８】
ＶＢは、
【０１０９】
【数１３】
2008521033.tif 000015
のように、適切に選択される。
【０１１０】
かくして、ピクセル電流Ｉpixelはプログラミング電流ＩＰに等しくなる。従って、これは、プログラミングサイクルの間における不所望な放出を防止する。
【０１１１】
再寸法調整は必要とされないので、当該カレントミラーピクセル回路における２つのミラートランジスタの間の一層良好な整合を達成することができる。
【０１１２】
図２０は、ｐ型トランジスタを有するピクセル回路２１４を示している。このピクセル回路２１４は、図１８のピクセル回路２１２に対応する。該ピクセル回路２１４は、図２１に示すようなＶＢＣＰ駆動方式を採用している。該ピクセル回路２１４は、ＯＬＥＤ１３０と、記憶キャパシタ１３１と、スイッチネットワーク１３２と、ミラートランジスタ１３４及び１３６とを含んでいる。ミラートランジスタ１３４及び１３６はカレントミラーを形成している。トランジスタ１３４は、プログラミングトランジスタである。また、トランジスタ１３６は駆動トランジスタである。スイッチネットワーク１３２はスイッチトランジスタ１３８及び１４０を含んでいる。トランジスタ１３４、１３６、１３８及び１４０はｐ型ＴＦＴトランジスタである。これらトランジスタ１３４、１３６、１３８及び１４０の各々は、ゲート端子、第１端子及び第２端子を有している。
【０１１３】
トランジスタ１３４、１３６、１３８及び１４０は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、又はＣＭＯＳ技術（例えば、MOSFET）を用いて製造することができる。複数のピクセル回路２１４が、ＡＭＯＬＥＤ表示アレイを形成することができる。
【０１１４】
当該ピクセル回路２１４には、選択ラインＳＥＬ、信号ラインＩＤＡＴＡ、仮想接地ラインＶＧＮＤ及び電圧供給ラインＶＳＳが設けられている。
【０１１５】
トランジスタ１３６は、ＶＧＮＤとＯＬＥＤ１３０のカソード電極との間に接続されている。トランジスタ１３４のゲート端子、トランジスタ１３６のゲート端子、記憶キャパシタ１３１及びスイッチネットワーク１３２はノードＡ４２で接続されている。
【０１１６】
図２１は、図２０のピクセル回路２１４の例示的動作を示している。図２１は、図１９に対応する。図２１のＶＢＣＰ駆動方式は図１９のものと同様のＩＤＡＴＡ及びＶＧＮＤを使用する。
【０１１７】
ピクセル回路２１２及び２１４に適用されたＶＢＣＰ技術は、カレントミラー型ピクセル回路以外の電流プログラム型ピクセル回路にも適用することができる。
【０１１８】
例えば、ＶＢＣＰ技術はＡＭＯＬＥＤ表示器に使用するのに適している。ＶＢＣＰ技術は、例えばＡＭＯＬＥＤ表示器等の電流プログラム型ピクセル回路表示器の整定時間を向上させる。
【０１１９】
ＶＢＣＰピクセル回路（例えば、２１２、２１４）を有する表示アレイを駆動するドライバはピクセル輝度データを電流に変換することに注意されたい。
【０１２０】
図２２は、複数のＣＢＶＰピクセル回路１５１（ＣＢＶＰ１−１、ＣＢＶＰ１−２、ＣＢＶＰ２−１、ＣＢＶＰ２−２）を有する表示アレイ１５０のための駆動メカニズムを示す。ＣＢＶＰピクセル回路１５１は、ＣＢＶＰ駆動方式が適用可能なピクセル回路である。例えば、ＣＢＶＰピクセル回路１５１は、図１、５、８、１０、１２又は１６に図示したピクセル回路とすることができる。図２２には、４つのＣＢＶＰピクセル回路１５１が一例として示されている。該表示アレイ１５０は５以上の又は４未満のピクセル回路１５１を有することもできる。
【０１２１】
表示アレイ１５０はＡＭＯＬＥＤ表示器であり、複数のＣＢＶＰピクセル回路１５１が行及び列に配列されている。当該アレイ構造において、ＶＤＡＴＡ１（又はＶＤＡＴＡ２）及びＩＢＩＡＳ１（又はＩＢＩＡＳ２）は共通の列のピクセルの間で共有される一方、ＳＥＬ１（又はＳＥＬ２）は共通の行のピクセルの間で共有されている。
【０１２２】
ＳＥＬ１及びＳＥＬ２はアドレスドライバ１５２を介して駆動される。ＶＤＡＴＡ１及びＶＤＡＴＡ２はソースドライバ１５４を介して駆動される。ＩＢＩＡＳ１及びＩＢＩＡＳ２も、ソースドライバ１５４を介して駆動される。コントローラ／スケジューラ１５６は、上述したようなＣＢＶＰ駆動方式のための制御及び計画を含む、当該表示アレイを動作させるためのプログラミング、校正及び他の演算を制御及び計画するために設けられている。
【０１２３】
図２３は、複数のＶＢＣＰピクセル回路を有する表示アレイ１６０のための駆動メカニズムを図示している。図２３では、図１８のピクセル回路２１２がＶＢＣＰピクセル回路の一例として示されている。しかしながら、表示アレイ１６０は、前述したＶＢＣＰ駆動方式が適用可能な如何なる他のピクセル回路を含むこともできる。
【０１２４】
図２３のＳＥＬ１及びＳＥＬ２は、図１８のＳＥＬに対応する。図２３のＶＧＮＤ１及びＶＧＮＤ２は図１８のＶＤＡＴＡに対応する。図２３のＩＤＡＴＡ１及びＩＤＡＴＡ２は図１８のＩＤＡＴＡに対応する。図２３には、４つのＶＢＣＰピクセル回路が一例として示されている。該表示アレイ１６０は、５以上の又は４未満のＶＢＣＰピクセル回路を有することができる。
【０１２５】
表示アレイ１６０は、複数のＶＢＣＰピクセル回路が行及び列に配列されたＡＭＯＬＥＤ表示器である。当該アレイ構造において、ＩＤＡＴＡ１（又はＩＤＡＴＡ２）は共通の列のピクセルの間で共有される一方、ＳＥＬ１（又はＳＥＬ２）及びＶＧＮＤ１（又はＶＧＮＤ２）は共通の行のピクセルの間で共有されている。
【０１２６】
ＳＥＬ１、ＳＥＬ２、ＶＧＮＤ１及びＶＧＮＤ２はアドレスドライバ１６２を介して駆動される。ＩＤＡＴＡ１及びＩＤＡＴＡ２はソースドライバ１６４を介して駆動される。コントローラ／スケジューラ１６６は、上述したようなＶＢＣＰ駆動方式のための制御及び計画を含む、当該表示アレイを作動させるためのプログラミング、校正及び他の演算を制御及び計画するために設けられている。
【０１２７】
全ての引用文献は参照により本明細書に組み込まれるものとする。
【０１２８】
以上、本発明を１以上の実施例に関連して説明した。しかしながら、当業者によれば、多数の変更及び変形を請求項に記載された本発明の範囲から逸脱することなしになすことができることは明らかであろう。
【図面の簡単な説明】
【０１２９】
【図１】図１は、本発明の一実施例によるピクセル回路を示す回路図である。
【図２】図２は、図１のピクセル回路に供給される例示的波形を示すタイミング図である。
【図３】図３は、図１のピクセル回路に供給される他の例示的波形を示すタイミング図である。
【図４】図４は、図１のピクセル回路の電流安定性を示すグラフである。
【図５】図５は、図１のピクセル回路に対応すると共にｐ型トランジスタを有するようなピクセル回路を示す回路図である。
【図６】図６は、図５のピクセル回路に供給される例示的波形を示すタイミング図である。
【図７】図７は、図５のピクセル回路に供給される他の例示的波形を示すタイミング図である。
【図８】図８は、本発明の他の実施例によるピクセル回路を示す回路図である。
【図９】図９は、図８のピクセル回路に供給される例示的波形を示すタイミング図である。
【図１０】図１０は、図８のピクセル回路に対応すると共にｐ型トランジスタを有するようなピクセル回路を示す回路図である。
【図１１】図１１は、図１０のピクセル回路に供給される他の例示的波形を示すタイミング図である。
【図１２】図１２は、本発明の一実施例によるピクセル回路を示す回路図である。
【図１３】図１３は、図１２の表示器に供給される他の例示的波形を示すタイミング図である。
【図１４】図１４は、異なるバイアス電流に対してＣＢＶＰピクセル回路の整定時間を示すグラフである。
【図１５】図１５は、ＣＢＶＰピクセル回路のＩ-Ｖ特性及びピクセル電流に含まれる全エラーを示すグラフである。
【図１６】図１６は、図１２のピクセル回路に対応すると共にｐ型トランジスタを有するようなピクセル回路を示す回路図である。
【図１７】図１７は、図１６の表示器に供給される例示的波形を示すタイミング図である。
【図１８】図１８は、本発明の他の実施例によるＶＢＣＰピクセル回路を示す回路図である。
【図１９】図１９は、図１８のピクセル回路に供給される例示的波形を示すタイミング図である。
【図２０】図２０は、図１８のピクセル回路に対応すると共にｐ型トランジスタを有するようなＶＢＣＰピクセル回路を示す回路図である。
【図２１】図２１は、図２０のピクセル回路に供給される例示的波形を示すタイミング図である。
【図２２】図２２は、ＣＢＶＰピクセル回路を有する表示アレイ用の駆動メカニズムを示す概要図である。
【図２３】図２３は、ＶＢＣＰピクセル回路を有する表示アレイ用の駆動メカニズムを示す概要図である。
【符号の説明】
【０１３０】
１０，２０，３０，５０，７０，９０，１１０，１３０  ＯＬＥＤ
１２，２２，３２，３３，５２，５３，７２，７４，９２，９４，１１１，１３１  記憶キャパシタ
１４，２４，３４，５４，７６，９６  駆動トランジスタ
１６，１８，２６，２８，３６，３８，４０，５６，５８，６０，７８，８０，８４，１００，１０４  スイッチトランジスタ
１１４，１１６，１３４，１３６  ミラートランジスタ
１１８，１２０，１３８，１４０  スイッチトランジスタ
１１２，１３２  スイッチネットワーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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