(57)【要約】【課題】  トリップ電流を精密に制御することができ、かつ再現性を有する低コストなコアＴＢＵを提供する。【解決手段】  過電流保護機能及び過電圧保護機能を有する過渡変化遮断装置（ＴＢＵ）である。本発明はある実施形態では、高電圧及び大電流から回路を保護する装置として具体化されており、少なくとも１以上の高電圧素子を有し、コア過渡変化遮断装置は集積され、当該少なくとも１以上の高電圧装置は別体として形成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
サージ保護装置の製造方法であって、
デプレション型ｐチャンネル素子のバイアス電圧Ｖｐ及びデプレション型ｎチャンネル素子のバイアス電圧Ｖｎが過渡変化によって変更され、前記デプレション型ｐチャンネル素子及び前記デプレション型ｎチャンネル素子が互いにスイッチオフするように、少なくとも１以上の前記デプレション型ｐチャンネル素子と接続された少なくとも１以上の前記デプレション型ｎチャンネル素子を含む集積回路内に複数の低及びまたは中程度の電圧素子と、入力及び出力とを有する回路を組み立てるステップと、
少なくとも１以上の高電圧素子と前記回路の入力及び出力の少なくとも１以上とを接続するステップとを有し、
前記少なくとも１以上の高電圧素子は前記回路から分離されていることを特徴とする方法。
【請求項２】
前記少なくとも１以上の高電圧素子は、前記回路の組み立てステップとは別のプロセスにおいて組み立てられることを特徴とする請求項１に記載の方法。
【請求項３】
前記少なくとも１以上の高電圧素子は、別個の素子であることを特徴とする請求項１に記載の方法。
【請求項４】
前記少なくとも１以上の高電圧素子は、トレンチ加工により前記回路から分離されていることを特徴とする請求項１に記載の方法。
【請求項５】
前記回路は、２方向性の過渡変化遮断装置であることを特徴とする請求項１に記載の方法。
【請求項６】
前記少なくとも１以上の高電圧素子は、前記回路の前記入力に接続した第１高電圧素子と、前記回路の前記出力に接続した第２高電圧素子とを含むことを特徴とする請求項５に記載の方法。
【請求項７】
サージ保護装置であって、
デプレション型ｐチャンネル素子のバイアス電圧Ｖｐ及びデプレション型ｎチャンネル素子のバイアス電圧Ｖｎが過渡変化によって変更され、前記デプレション型ｐチャンネル素子及び前記デプレション型ｎチャンネル素子が互いにスイッチオフするように、少なくとも１以上の前記デプレション型ｐチャンネル素子と接続された少なくとも１以上の前記デプレション型ｎチャンネル素子を備える集積回路内に複数の低及びまたは中程度の電圧素子と、入力及び出力とを有する回路と、
前記回路の入力及び出力の少なくとも１以上に接続された少なくとも１以上の高電圧素子とを含み、
前記少なくとも１以上の高電圧素子は前記回路から分離されていることを特徴とする装置。
【請求項８】
前記少なくとも１以上の高電圧素子は、前記回路から分離して組み立てられていることを特徴とする請求項７に記載の装置。
【請求項９】
前記少なくとも１以上の高電圧素子は、別個の素子であることを特徴とする請求項７に記載の装置。
【請求項１０】
前記少なくとも１以上の高電圧素子は、トレンチ加工により前記回路から分離されていることを特徴とする請求項７に記載の装置。
【請求項１１】
前記回路は、２方向性の過渡変化遮断装置であることを特徴とする請求項７に記載の装置。
【請求項１２】
前記少なくとも１以上の高電圧素子は、前記回路の前記入力に接続した第１高電圧素子と、前記回路の前記出力に接続した第２高電圧素子とを含むことを特徴とする請求項１１に記載の装置。
【請求項１３】
サージ保護装置であって、
デプレション型ｐチャンネル素子のバイアス電圧Ｖｐ及びデプレション型ｎチャンネル素子のバイアス電圧Ｖｎが過渡変化によって変更され、前記デプレション型ｐチャンネル素子及び前記デプレション型ｎチャンネル素子が互いにスイッチオフするように、少なくとも１以上の前記デプレション型ｐチャンネル素子と接続された少なくとも１以上の前記デプレション型ｎチャンネル素子を有する過電流保護を行う保護回路と、
前記保護回路に接続され、過電圧保護を行う少なくとも１以上の入力素子と、
前記少なくとも１以上の入力素子は、前記保護回路の低及びまたは中程度の電圧素子と同じ基板を共有しない高電圧素子であることを特徴とする装置。
【請求項１４】
前記保護回路は、過電圧保護を行う前記少なくとも１以上の入力素子の最大ピンチオフ電圧よりも高いブレークダウン電圧を有することを特徴とする請求項１３に記載の装置。
【請求項１５】
前記少なくとも１以上の入力素子は、前記保護回路の素子のピンチオフ電圧よりも高いピンチオフ電圧を有するデプレション型素子であることを特徴とする請求項１３に記載の装置。
【請求項１６】
前記少なくとも１以上の入力素子は、前記保護回路と異なる処理によって組み立てられた別個の素子であることを特徴とする請求項１３に記載の装置。
【請求項１７】
前記保護回路は２方向性の過渡変化遮断装置であることを特徴とする請求項１３に記載の装置。
【請求項１８】
前記少なくとも１以上の高電圧素子は、前記保護回路の前記入力に接続した第１高電圧素子と、前記保護回路の前記出力に接続した第２高電圧素子とを含むことを特徴とする請求項１３に記載の装置。
【請求項１９】
前記保護回路は、高電圧素子をターンオフにするために必要な最大ゲート駆動電圧と概ね等しいブレークダウン電圧を有することを特徴とする請求項１３に記載の装置。
【請求項２０】
サージ保護装置であって、
デプレション型ｐチャンネル素子のバイアス電圧Ｖｐ及びデプレション型ｎチャンネル素子のバイアス電圧Ｖｎが過渡変化によって変更され、前記デプレション型ｐチャンネル素子及び前記デプレション型ｎチャンネル素子が互いにスイッチオフするように、少なくとも１以上の前記デプレション型ｐチャンネル素子と接続された少なくとも１以上の前記デプレション型ｎチャンネル素子を備える集積回路内に複数の低及びまたは中程度の電圧素子と、入力及び出力とを有する回路と、
前記回路の入力及び出力の少なくとも１以上に接続された少なくとも１以上の高電圧素子とを含み、
前記少なくとも１以上の高電圧素子は前記回路から分離されており、コア回路と異なる半導体基板から形成されていることを特徴とする装置。
【請求項２１】
前記異なる基板は、シリコンカーバイドであることを特徴とする請求項２０に記載の装置。
【請求項２２】
前記異なる基板は、バンドギャップが大きい物質であることを特徴とする請求項２０に記載の装置。
【請求項２３】
前記異なる基板は、ＧａＮであることを特徴とする請求項２０に記載の装置。
【請求項２４】
サージ保護装置であって、
デプレション型ｐチャンネル素子のバイアス電圧Ｖｐ及びデプレション型ｎチャンネル素子のバイアス電圧Ｖｎが過渡変化によって変更され、前記デプレション型ｐチャンネル素子及び前記デプレション型ｎチャンネル素子が互いにスイッチオフするように、少なくとも１以上の前記デプレション型ｐチャンネル素子と接続された少なくとも１以上の前記デプレション型ｎチャンネル素子を有する過電流保護を行う保護回路と、
前記保護回路に接続され、過電圧保護を行う少なくとも１以上の高電圧入力素子と、
前記高電圧入力素子のゲートに直列に接続された少なくとも１以上のゲート電圧増加素子とを含み、
前記高電圧入力素子は、前記保護回路から分離されていることを特徴とする装置。
【請求項２５】
前記少なくとも１以上のゲート電圧増加素子は、少なくとも１以上のクランピング素子を含み、前記少なくとも１以上の高電圧入力素子は、前記保護回路の素子よりもピンチオフ電圧が低いことを特徴とする請求項２４に記載の装置。
【請求項２６】
前記１以上のクランピング素子は、ツェナーダイオード及びアバランシェダイオードのいずれか１以上を含むことを特徴とする請求項２５に記載の装置。
【請求項２７】
前記クランピング素子のブレークダウン電圧は、遮断作動中の作動の安定性を確実にするために、前記高電圧素子の前記ピンチオフ電圧を増加させることを特徴とする請求項２４に記載の装置。
【請求項２８】
前記クランピング素子のブレークダウン電圧は、高電圧素子のピンチオフ電圧を前記保護回路内のＮＭＯＳＦＥＴ素子のピンチオフ電圧を超えて増加させることを特徴とする請求項２４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサージ保護回路に関し、特に、例えば電気通信や電源装置に適した過渡変化遮断装置に関する。
【背景技術】
【０００２】
サージ保護は、多くの電気的装置、特に電気通信、データ装置及び他の高周波同軸ケーブルのような繊細な装置において重要な要素である。稲妻や他の電源事故によって突然に電気的サージや過渡変化が発生する場合がある。このような現象は、繊細な電気装置に損傷を与え、場合によっては破壊することがある。このようなサージに対して保護を行う効果的な装置は既に利用されているが、効率、信頼性、複雑さ、及びバンド帯の減少に関して重大な欠点を有している。
【０００３】
保護装置の形態の１つは、ポリマーＰＴＣまたは正温度係数抵抗器／サーミスタとして知られている。ＰＴＣ材料は、標準状態で低抵抗の導電性経路を形成するべく、多くの炭素粒子が密集している高密度固体の形態をしている。材料が過渡電流により加熱された時に、ポリマーが膨張して炭素鎖を引き離し、抵抗が大きく上昇する。このような装置は、回路が切断されたままの状態を維持するか、或いは電圧が取り除かれて温度が低下するまで開状態を維持する。
【発明の開示】
【課題を解決するための手段】
【０００４】
他のタイプの回路保護装置は、過渡変化遮断装置（transient blocking unit, ＴＢＵ）である。ＰＴＣと同じように、ＴＢＵは過渡電流に反応して効果的に開回路にするべく動作する。ＴＢＵは一般的にＰＴＣに比べて応答時間が速い。ＰＴＣと異なりＴＢＵは安定であり、過渡現象の後にも性能が変化しない。一般的なＴＢＵは電源を必要とせず、回路のバンド帯を制限しない。
【０００５】
図１は、電圧及びまたは電流の過渡的なスパイクやサージから負荷を保護することができる従来技術のＴＢＵを示している。この例では、保護回路は１方向性の素子であり、デプレション型ｎチャネル素子１０２と、デプレション型ｐチャネル素子１０４とによって構成されている。デプレション型素子は、ゲートとソースとの間の電位差（Ｖｇｓ）が０Ｖであるときに低いオン抵抗を有し、（ｎチャネルに対して）負バイアスまたは（ｐチャネルに対して）正バイアスがゲートに供給されることによって（素子のソースに関して）ターンオフする。
【０００６】
ｎチャネル素子１０２は、ｐチャネル素子１０４での電圧降下によってターンオフされる。Ｖｇｓｐで表されるこの電圧降下は、負荷電流が増加するにつれて大きくなる。ｎチャネル素子１０２のバイアスがなくなった時、素子の抵抗が増加し、そのドレイン及びソース間の電圧降下を大きくする。過渡電流が入ってくる入力端にゲートが接続されているためｐチャネル素子１０４は、その後ターンオフする。図１に示されている素子は、１方向性の素子であり、単一極性の入力サージ電流を処理することを意図している。また、以下に示すような両極のサージに対して保護することができる２方向性のＴＢＵも存在する。
【０００７】
図２は、従来技術の２方向性ＴＢＵを示している。この例は、デプレション型ｐチャネル素子２０４と、２つのデプレション型ｎチャネル素子２０２及び２０６とを有する素子を示している。また図２に示されている素子は２組の電流制限素子であり、例えばダイオード、抵抗器、トランジスタに接続したダイオード、電流源またはこれらの組み合わせ２０８，２１０を含んでも良い（限定する目的ではない）。これらの電流制限素子は、ｐチャネル素子２０４のゲートと、この２方向性ＴＢＵの一方端の負荷との間に設けられている。これらの素子２０８，２１０をゲート配線に取り付けることによって、ゲート閾値電圧を高くする必要性を低減することができる。ｐチャネル及びｎチャネルＴＢＵ間における相違は、以下で更に述べる。
【０００８】
図３は、従来技術のＴＢＵの例を示している。しかし、ここでのｐチャネル素子はｎチャネル素子の代わりに入力端に接続している。この素子は、デプレション型素子３０２（本例の中のｐチャネル）と、３０４（本例の中のｎチャネル）と、３０６（本例の中のｐチャネル）とのキャリアタイプの明らかな相違を除いて図２の素子と同様に機能する。また、示されている素子３０８，３１０はダイオード、抵抗器またはそれらの組み合わせである。
【０００９】
入力端に接続されたｎチャネル素子を示す図２の例は、一般的にいくつかの理由から最も効果的であると考えられている。例えば、入力に接続した素子は、ＴＢＵがターンオフになると、過渡的な高電圧を遮断するために使用される。入力素子は、直列抵抗が低く、コストが低く、サイズが小さいまま、高いブレークダウン電圧を有することが要求される。電子及び正孔間の移動度の相違から、ｎチャネル素子はｐチャネル素子よりも抵抗が低くなる。また、一般的にｐチャネル素子よりもｎチャネル素子の方が抵抗値において低く、かつブレークダウン電圧が高いため、ｎチャネル素子であることが好ましい。
【００１０】
上記のＴＢＵの例は、高電圧装置に対しては十分ではないかもしれない。しかし、高電圧状態下では過渡変化に対する保護は必ずしも必要ではない。図４は、高電圧ｎチャネル素子を入力及びまたは出力に付加することによって、ＴＢＵ回路の最大電圧を増加させた従来の高電圧ＴＢＵの例を示している。本例では、図２のＴＢＵが２つの高電圧デプレション型ｎチャネル素子を付加することによって変更されている。２つの素子のひとつは入力に付加され（例えば、１方向または２方向装置の場合）、他方は出力に付加されている。本例では、２つのデプレション型ｎチャネル素子４０２，４０６は、ｐチャネルデプレション型素子４０４と共に設けられている。電流制限素子４０８，４１０は、ｐチャンネル素子にバイアスをかけるために使用されている。図４は、ＴＢＵの両端に設けられた高電圧デプレション型ｎチャネル素子４１２，４１４を示している。デプレション型ｎチャネル素子４１２，４１４の追加は、ＴＢＵの最大遮断能力を増加させるように働く。
【００１１】
ＴＢＵは、低い値の直列抵抗を有し、当該抵抗での電圧降下が低いことから好ましい。ＴＢＵは低コストかつ小型であり、半導体製造といった大規模な製造プロセスに適合することができる。ＴＢＵは、頑丈であり、高い信頼性を有し、複数回のサージの発生後も変化がほとんどないか全くないといった状態で繰り返し使用が可能であることが好ましい。ＴＢＵは、サージが発生した後に自動的に初期化または回復することが好ましい。
【００１２】
ＴＢＵは、上述したように要素数の低減、小型化、アセンブリの簡潔化、及び回路の使用のために組み込まれても良い。例えば、特許文献１を参照する。ここでは、参照することにより本書に含まれるものとする。最も大きな妥協点は、抵抗、遮断電圧及びＴＢＵの感度にある。ＴＢＵを実用的なものとするためには、実際のサージ電圧（５００Ｖを超えることが多い）を遮断できなければならない。更に理想的には、保護回路上に負荷を設けないようにするため、ＴＢＵは抵抗を有さないことが望ましい。しかしながら残念なことに、抵抗が低い高電圧素子は製造コストが高く、特に非常に小さな電流に反応することができる高感度なＴＢＵの製造コストが高い。
【特許文献１】国際出願番号  ＰＣＴ／ＡＵ２００４／００１１７
【００１３】
この技術分野には多くの課題がある。例えば、１つの部材内において高電圧、高感度、低抵抗、低コスト及び小型を組み合わせて実現することは未だに困難である。低抵抗、高感度及び高電圧な機能の全ては、より大きな素子の使用を必要とする。しかし、低コストにするためには小さなダイサイズの使用を必要とする。異なる電圧幅を有する部材を１つのダイに組み合わせる際には、最適化が困難であることから、これらの課題はより困難となる。
【００１４】
更なる情報が特許文献２乃至４に記載されている。ここでは、これらの文献を参照することにより本文に含まれるものとする。
【特許文献２】国際出願番号  ＰＣＴ／ＡＵ２００３／００１７５
【特許文献３】国際出願番号  ＰＣＴ／ＡＵ２００３／００８４８
【特許文献４】米国特許第５７４２４６３号明細書
【００１５】
＜高電圧に適応する過渡変化遮断集積装置＞
本発明は、他のＴＢＵ回路における妥協点の必要性を解消するために、いくつかの分離した要素を備えながら、ＴＢＵのコア要素の高効率な集積を達成する新しい方法を含む。ある実施形態では、本発明によって高電圧及び大電流から回路を保護するための装置を具体化している。装置は、別体として分離された少なくとも１以上の高電圧素子を有するコア過渡変化遮断装置（すなわち、電流感応部分であり、好ましくは組み合わさって電流感応機能を実現する複数の要素を含む）を含む。装置及び方法を含む他の実施形態では、より詳細に以下に記載する。
【００１６】
ここに記載した様々な実施形態の利点は、特に２方向性の回路における製造の容易さやコスト、機能的な構成や一致性、回路の対称性を改善するための素子のより良い一致性にある。
【００１７】
例えば、高電圧素子と高感度であることが要求されるＴＢＵとを切り離すことによって、高電圧素子を適した高電圧（ＨＶ）素子加工装置で製造しつつ、コアを適した低電圧（ＬＶ）素子加工装置（ｆａｂ）によって効果的に製造することができるようになる。ＨＶ素子から高感度特性を取り除くことによって、製造時間を短くすることができ、また低ピンチオフ電圧を有することの必要性を低減するといったように、特定の要求に対して広い許容範囲を備えるようになる。コアの実効能力はＨＶ素子と組み合わされ、高電圧性能を必要とする装置に適応することができるようになる。本発明は、トリップ電流を精密に制御することができ、かつ再現性を有する低コストなコアＴＢＵを提供する。
【発明を実施するための最良の形態】
【００１８】
本発明を、最良の実施形態を特に参照して記載する（なお、例としてであって限定するものではない）。
【００１９】
本発明は、他のＴＢＵ回路において必要となる妥協点を軽減するために要素間を分離しつつ、ＴＢＵのコア要素を効率的に集積することができる新規の方法を含む。例えば、ある実施形態では、ＴＢＵの全ての要素はひとつのダイ中に集積されていない。一貫性があり、頑丈かつ信頼できる過電流保護を行うべく、トリップ電流を精密に制御することができ、かつ再現性を有する低コストなコアＴＢＵを形成するために、ＴＢＵに低電圧素子が組み込まれる。高電圧入力及びまたは出力素子（ＴＢＵが１方向性または２方向性かに依る）は、例えば別個の素子として互いに分離して設けられる。
【００２０】
そのため、本発明の好ましい実施形態では、過電流及び過電圧保護機能を分離している。コアＴＢＵ（好ましくは集積されている）は、過電流保護を行うため、コアＴＢＵに組み込まれた素子には高いブレークダウン電圧を要求されない。過電流保護機能はコアＴＢＵによって行われるため、高電圧素子にはピンチオフ電圧が低いことは要求されない。よって、高電圧入力及びまたは出力素子に対する要求が緩和される。
【００２１】
ｐチャンネル素子のゲートは入力端に接続されているため、ｐチャンネル素子のゲート閾値電圧（ＢＶｇｓｓ）は最大入力電圧よりも高くなければならない。このことにより操作条件またはｐチャンネル素子の選択において制限が付される。ゲートへの配線上に電流源または制限器を追加することによって（例えば、上記の特許文献２参照）、ゲート閾値電圧が高い必要性は低減される。
【００２２】
ＴＢＵのトリップを引き起こす電流は、ｎチャンネル素子のターンオフ点であるため、ｐチャンネル素子の抵抗値は重要である。ｐチャンネルの抵抗値にトリップ電流値を乗じた値は、ある例ではｎチャンネル素子のピンチオフ電圧に等しい。ｐチャンネル素子のピンチオフ電圧は、トリップ電流の信頼性を高めるために、ｎチャンネル素子のピンチオフ電圧より高くするべきである。従って、ｐチャンネル素子は、好ましくは所定のＴＢＵトリップ電流と、ｎチャンネル素子よりも高いピンチオフ電圧とに基づいたＲｄｓｏｎ値を有するＭＯＳＦＥＴまたはＪＦＥＴのデプレション型素子である。このような装置に対しての理想的な低コスト素子は、ＰＪＦＥＴである。
【００２３】
ｎチャンネル素子は、好ましくは低ピンチオフ電圧と高ブレークダウン電圧とを有するデプレション型素子である。ｐチャンネル素子については、ＪＦＥＴ構造（または例えばＳＩＴ）が、ピンチオフ電圧が低いことを除いては装置に良く適している。ＪＦＥＴは一般的に高く、より幅の広いピンチオフ電圧を有している。
【００２４】
ＴＢＵの集積化により、回路及び装置のサイズ及びコストが減少し、性能及び信頼性が向上する。ＴＢＵ回路の全てについて完全に集積化しようとすると、上記したように、内部のｎ及びｐチャンネル素子に高電圧「入力素子」を集積する必要が生じる。２方向性ＴＢＵの集積化を行うことによって、縦方向ｎチャンネルＭＯＳＴＥＴｓが使用できなくなる。なぜなら、これらの構造はドレイン接合としてＮ＋基板を使用するが、２方向性ＴＢＵは２つの分離されたドレインを必要とするためである。横方向素子は非常に高いブレークダウン電圧を達成することができるが、広い使用面積を必要とする。従って、本発明はこれらの矛盾する要求を解決するために行われた。
【００２５】
ある実施形態では、コア部分のブレークダウン電圧は、入力及びまたは出力として使用されるデプレション型ＨＶ素子の最大ピンチオフ電圧よりも高いことが好ましい。コアの電圧は、実施形態のある条件では、３Ｖ乃至１００Ｖの範囲にあってよく、好ましくは４０Ｖである。高電圧素子のピンチオフ電圧は、商業的に利用することができるいくつかのＳｉＮＭＯＳのデプレション型素子を使用した場合には１Ｖ乃至３Ｖであって良く、保護装置に最適ないくつかのＳｉＮＭＯＳ素子は５Ｖ乃至４０Ｖであって良い。シリコンカーバイドの縦方向ＪＦＥＴ素子のような他の型の素子は、更にピンチオフ電圧を高くすることができる。これらの範囲は本発明の範囲を制限するものではなく、例として示しているものである。
【００２６】
ＨＶ素子のブレークダウン電圧は、例えばシリコンの場合に１００Ｖ乃至１４００Ｖの範囲にあって良く、シリコンカーバイド素子のような素子の場合には更に高くても良い（例えば、６００Ｖ乃至５ｋＶ）。
【００２７】
図５は、本発明の好ましい実施形態に係る回路である。この実施形態を実現するために、集積コアＴＢＵ５１６は、過電流保護機能から分離された別個の高電圧回路５１２，５１４と共に設けられている。
【００２８】
本実施形態は、集積コアＴＢＵ５１６の入力及び出力としての２つのｎチャンネルデプレション型素子５０２，５０４を有する。ｐチャンネルデプレション型素子５０４は、ゲート配線によって、２組のダイオード、抵抗器、またはそれらの組み合わせ５０８，５１０に接続されている（この２方向性の実施形態の場合には）。この集積コアＴＢＵは、過電流保護を行うが、過電圧保護は行わない。２つのｎチャンネル高電圧デプレション型素子が、過電圧保護機能を加えることによって回路の保護が完全となる。
【００２９】
そのため本実施形態では、ＴＢＵ回路の最大電圧は、高電圧デプレション型ｎチャンネル素子を入力（１または２方向性装置の場合）及び出力（２方向性装置の場合のみ）に付加することによって強化されている。ｐチャンネル素子に供給される最大ゲート電圧は、高電圧デプレション型ｎチャンネル素子の遮断作用により低下されている。
【００３０】
ブレークダウン電圧は、ＨＶ入力素子の最大ピンチオフ電圧に依存する。高電圧ＮＪＦＥＴまたはＮＳＩＴ素子の一般的なピンチオフ電圧は１５乃至２０Ｖの範囲にあるため、コア内のＮＭＯＳ素子のブレークダウン電圧は３５乃至４０Ｖの範囲にあるべきである。
【００３１】
トリガー電流は、ＮＭＯＳ素子のピンチオフ電圧値をＰＪＦＥＴ素子の抵抗値で割った値であり、以下の図６で再度説明する。本発明は、迅速かつ正確に過電流保護を実行するために必要な素子の全てを備えるコアＴＢＵを含む。図６は、ＰＪＦＥＴ６０４と、２つのＮＭＯＳ素子６０２，６０６とを有するモノリシックコアＴＢＵ６１６を示している。図６は、更に集積コアＴＢＵに対して別体として付加された高電圧素子６１２，６１４を含む。ＰＪＦＥＴ６０４は、ＮＭＯＳ素子６０２，６０６をターンオフするために必要な電圧降下を発生させる。要求される最大電圧は、高電圧（ＨＶ）入力素子のピンチオフ電圧によって決定される。
【００３２】
この結果、ＨＶ素子に対する要求は緩和される。特に、ピンチオフ電圧が低いという特徴は低電圧コアＴＢＵ回路内に備えられているため、もはやＨＶ素子にピンチオフ電圧が低いことは要求されなくなる。これにより、全体のコストは縮小され、また適応性のある保護回路を作成することができるという効果がある。コアＴＢＵ回路は、いくつかの高電圧入力素子と共に使用することができる（なぜならＨＶ素子は好ましい実施形態においてＴＢＵ内に組み込まれていないため）。ＪＦＥＴ、ＳＩＴまたはＭＯＳＦＥＴｓといった様々な型の入力／出力素子を使用することができる。更に、ＳｉまたはＳｉＣといった材料を使用することができる。最終的に、ＨＶ素子の性能は妥協を必要としない。
【００３３】
図７は、コアＴＢＵ７００に係る実施形態を示している。この実施形態では、ｐチャンネル素子７０４にＪＦＥＴを、ｎチャンネル素子に７０２，７０６にＭＯＳＦＥＴｓを使用している。この２方向性素子の実施形態では、入力から出力への短絡を避けるために、ダイオード７０８，７１０がＪＦＥＴのゲート接続に使用されている。図７は単なる一例であって、ＮＭＯＳ素子の代わりにＮＪＦＥＴｓを配置するといったように、本発明の範囲内で他の実施形態を行うことが可能である。
【００３４】
図８は、コアＴＢＵ８００に係る他の実施形態を示している。この１方向性の実施形態では、ＮＭＯＳ８０２とＰＪＦＥＴ８０４とを含む。他の好ましい実施形態と同様に、コアＴＢＵ８００は、モノリシックである。
【００３５】
本発明は、様々な半導体処理によって実施することができる。図９は小型で、高集積かつ低コストである実施形態の一例を示している。この実施形態は、集積された組み合わせ構造に基づいており、２方向性の素子について示している。この実施形態は、ＪＦＥＴチャンネル及びＮＭＯＳ本体のＰ型基板と、Ｎ＋埋め込み層と、Ｐ拡散層またはＰエピタキシャル層とを示している。
【００３６】
図１０は本発明に係る他の実施形態を示している。この実施形態は、図９に示す実施形態と対比することによって、Ｐ拡散層またはＰエピタキシャル層とＮ＋基板とを使用する回路を変更せずに、いくつかの処理オプションを採り得ることを示している。好ましい実施形態は、ＮＭＯＳ本体及びＰＪＦＥＴチャンネルに拡散Ｐウェルと共にエピタキシャル層、またはＰエピタキシャル層を使用することができる。図１０に示されている方法は、埋め込み層を有しないため低コストである。これは、標準的なｐチャンネル分離ＪＦＥＴ製造工程に適用することができる。ＮＭＯＳの処理オプションは、例えばＬＯＣＯＳ法によるフィールド酸化の前に打ち込まれたＮフィールド拡散層と共に行うドレインの拡張、活性領域の自己配列とを含む。２重拡散ドレインまたはドリフトドレイン（drift drain）もオプションである。ドレインの拡張のドーピング及び長さは素子の目標電圧によって変わる。
【００３７】
図１１は、セル構造をした組み合わせコアＴＢＵを示している。この図は、２方向性の素子であり、ＮＭＯＳ１１０２の対する１つのドレインフィンガーと、ＰＪＦＥＴに対する１つのゲートフィンガーとを示している。この実施形態では、ダイオード１１０６はＰＪＦＥＴのゲートフィンガーの内部に配置され、ＰＪＦＥＴは隣接するＮＭＯＳ素子のフィンガーの間に配置されている。
【００３８】
複数のセルが抵抗を下げ、電流を大きくするために使用される。図１２は、ＮＭＯＳに対する２つのドレインフィンガーと、ＰＪＦＥＴに対する３つのゲートフィンガーとを含む２方向性の実施形態を示している。
【００３９】
図１３は、他の実施形態を示している。ＴＢＵ回路１３０２はセルサイズがより大きくコストが高いが、適応性はより高い。この実施形態は、Ｐ基板１３０６とＰチャンネル１３０８と、２つのＰウェル１３１０，１３１２との間にＮ＋埋め込み層１３０４を含む。
【００４０】
図１４は、組み合わされていない構造の実施形態を示している。組み合わされていない構造は、上記の組み合せ構造より約３０％大きくなる。組み合わされていない構造は、組み合わせ構造と同様の効果的なゲート幅を有する。この実施形態はＴＢＵ１４０６のＮＭＯＳ１４０２，１４０４のそれぞれに対して２つのドレインフィンガーと、ＰＪＦＥＴ１４０８に対して３つのゲートフィンガーを有する。
【００４１】
図１５は、組み合わせ構造を有する１方向性の実施形態を示している。この実施形態は、Ｎ＋埋め込み層と、Ｐウェルと、Ｐチャンネルとを含む。
【００４２】
本発明に係る完全に集積された２方向性ＴＢＵは、例えば単一ＮＭＯＳを使用する方法またはデュアルＮＭＯＳを使用する方法のいずれかによって（または、この実施形態にはあまり好ましくはないが代替としてＰＭＯＳを使用することによって）、実現することができる。デュアルＮＭＯＳを使用することによってＨＶトランジスタへの要求を緩和できるという利点がある。また、デュアルＮＭＯＳの使用は、信号経路上に多くの素子を有するため、抵抗が大きいという欠点を有する。
【００４３】
図１６Ａは、２方向性の保護回路であって、ＭＶ＿ＭＯＳ素子１６０２，１６０４を有する従来技術のＴＢＵ回路を示している。図１６Ａ及び図１６Ｂの相違に注意する。図１６Ｂに示されている実施形態は、ＰＪＦＥＴよりも高いピンチオフ電圧を有するＨＶ素子に適合することができる。図１６Ｃは、以下に記載するようなピンチオフ電圧のＨＶ素子に一致する実施形態である。
【００４４】
図１６Ｂは、ＬＶ技術による低抵抗を利用するために、ＭＶ＿ＮＭＯＳ素子１６０２，１６０４が、ＬＶ＿ＮＭＯＳ素子１６０６，１６０８に組み合わされている本発明の実施形態を示している。この形態を使用することによって、ＭＶ＿ＮＭＯＳ素子１６０２，１６０４は、本実施形態にＬＶ＿ＮＭＯＳＦＥＴ及びＰＪＦＥＴ１６１０を用いた場合よりも高く、広い範囲のピンチオフ電圧を有することができる。
【００４５】
図１６Ｃに示すように、ＭＶ＿ＮＭＯＳがＬＶ＿ＮＭＯＳ素子と同様のピンチオフ電圧を有し、ＰＪＦＥＴ１６１０よりも低い場合には、ＭＶ素子のゲート接続に設けられたツェナー／アバランシェダイオード１６１２は、コアＴＢＵの内部部分（ＬＶ＿ＮＭＯＳＦＥＴ及びＰＪＦＥＴ）が確実に最初にターンオフするようにする。よって、このＴＢＵはＭＶ＿ＮＭＯＳＦＥＴの実質上全ての実際のピンチオフ電圧によって動作する。この実施形態は、製造上の歩留及び品質を高くし、コストを低くすることができる保護装置である。
【００４６】
図１６Ｄは、ＴＢＵ回路の入力及びまたは出力に設けられているＨＶ＿ＮＭＯＳ素子１６１４のゲートにクランピング素子を含む新規の構造を示している。例えば、分離したＨＶ＿ＮＭＯＳ素子１６１４は、集積ＴＢＵ内のＬＶ素子よりも低いピンチオフ電圧を有するＦＥＴである。組み合わされたツェナーダイオードは、ＨＶ＿ＦＥＴの実効ピンチオフ電圧がＰＪＦＥＴ素子のピンチオフ電圧よりも高くなるように増加させる。
【００４７】
ある実施形態では、本発明はサージ保護装置の製造方法として記載されている。サージ保護装置の製造方法は、集積回路内に複数の低及びまたは中程度の電圧素子と、入力及び出力と有する回路を組み立て、少なくと１以上の高電圧素子を回路の入力及びまたは出力の少なくとも１以上に接続し、前記少なくとも１以上の高電圧素子は、前記回路から分離されていることを特徴とする。
【００４８】
ある実施形態では、本発明はサージ保護装置として記載されている。サージ保護装置は、集積回路内に複数の低及びまたは中程度の電圧素子と、入力及び出力とを有する回路と、回路の入力及び出力の少なくとも１以上に接続した少なくと１以上の高電圧素子とを有し、前記少なくとも１以上の高電圧素子は、前記回路から分離されていることを特徴とする。
【００４９】
ある実施形態では、本発明はサージ保護装置として記載されている。ある実施形態では、本発明はサージ保護装置として記載されている。サージ保護装置は、過電流保護を行う保護回路と、前記保護回路に接続し、過電圧保護を行う少なくとも１以上の入力素子とを有し、前記少なくとも１以上の入力素子は前記回路から分離されていることを特徴とする。
【００５０】
ある実施形態では、本発明はサージ保護装置として記載されている。サージ保護装置は、集積回路内に複数の低及びまたは中程度の電圧素子と、入力及び出力とを有する回路と、前記回路の入力及び出力の少なくとも１以上に接続した少なくとも１以上の高電圧素子とを有し、前記少なくとも１以上の高電圧素子は前記回路から分離され、コア回路と異なる半導体基板から製造されていることを特徴とする。
【００５１】
ある実施形態では、本発明はサージ保護装置として記載されている。過電流保護を行う保護回路と、前記保護回路に接続し、過電圧保護を行う少なくとも１以上の高電圧入力素子と、前記高電圧入力素子のゲートに直列に接続された少なくとも１以上のゲート電圧強化回路とを有し、前記少なくとも１以上の入力素子はコアから分離されていることを特徴とする。
【００５２】
本出願において記載がないことは、一般的な要素、ステップ、機能は請求の範囲に含まれる基本的な要素を示しているものとして解釈されるべきである。特許の技術的範囲は、請求項によってのみ確定される。更に、これらの請求項は厳密に「手段（means for）」の単語が続かない限り、米国特許法１１２条６項を想起させることを意図していない。
【００５３】
＜修飾及び変更＞
当業者であれば理解できるように、本出願に記載された発明の概念は、出願の非常に広い範囲を超えて修飾や変更を行うことが可能であり、特許発明の範囲は記載した特定の例示によって制限されない。
【００５４】
例えば、本発明は、ここに開示した概念と一致、或いは範囲内で、例えば、分離のために素子間をトレンチするような分離技術を用いて、接合ウエハ上の集積ＨＶ素子を用いて実施することができる。
【００５５】
更に、これらの発明の概念はここに開示した特定の例に制限されるものではなく、全ての均等な実施形態を含む。例えば、本発明の好ましい実施形態を記載するために用いた実施例の素子に代えて（限定するわけではないが）デプレション型素子の異なる型の素子（公知のもの、または現時点で公知でないもの）や他の素子を用いることができる。これは、例えばダイオードや他の素子を追加する（または、電流源といった同様の素子への交換）といったようないくつかの軽微な変更によってコアを変更することを含む。
【００５６】
更に、本発明はシリコンによって与えられる例よりも他の半導体材料に対して適合性が高い。ここで示した概念は広範なピンチオフ電圧や、異なる基板への使用に適合するために、例えば、シリコンカーバイドまたはＧａＮを中程度または高電圧ＦＥＴ素子に使用することができる。
【００５７】
本出願において記載がないことは、一般的な要素、ステップ、機能は請求の範囲に含まれる基本的な要素を示しているものとして読まれるべきである。特許の技術的範囲は、請求項によってのみ確定される。更に、これらの請求項は厳密に「手段（means for）」の単語が続かない限り、米国特許法１１２条６項を想起させることを意図していない。更に、出願と共に提出した特許請求の範囲は可能な限り包括的であることを意図している。全ての新規かつ自明でない開示された発明は、本発明に含まれることを意図しており、意図的に破棄及び放棄している事項はない。
【図面の簡単な説明】
【００５８】
【図１】従来の保護回路を示す回路図である。
【図２】従来のダイオード、抵抗器、またはそれらの組み合わせを用いた保護回路を示す回路図である。
【図３】従来の２つのｐチャンネル素子を入力及び出力に有する保護回路を示す回路図である。
【図４】従来の高電圧保護回路を示す回路図である。
【図５】本発明の好ましい実施形態に係るコアＴＢＵのみ集積した保護回路を示す回路図である。
【図６】本発明の好ましい実施形態に係るコアＴＢＵのみ集積した保護回路を示す回路図である。
【図７】本発明の好ましい実施形態に係るコアＴＢＵを示す回路図である。
【図８】本発明の好ましい実施形態に係る１方向性のコアＴＢＵを示す回路図である。
【図９】本発明の好ましい実施形態に係る組み合わせ構造のための処理オプションを示す素子の断面図及び回路図である。
【図１０】本発明の好ましい実施形態に係る組み合わせ構造のための処理オプションを示す素子の断面図である。
【図１１】本発明の好ましい実施形態に係る組み合わせ構造のためのセル構造を示す平面図及び回路図である。
【図１２】本発明の好ましい実施形態に係る複数セルＴＢＵ構造のためのセル構造を示す平面図である。
【図１３】本発明の好ましい実施形態に係るより大きなセルサイズを有するＴＢＵ素子を示す断面図及び回路図である。
【図１４】本発明の好ましい実施形態に係る組み合わされていないＴＢＵ構造を示す平面図及び回路図である。
【図１５】本発明の好ましい実施形態に係る１方向性の組み合わされていないＴＢＵ構造を示す断面図及び回路図である。
【図１６Ａ】従来の保護回路を示す回路図である。
【図１６Ｂ】本発明の好ましい実施形態に係るＴＢＵを示す回路図である。
【図１６Ｃ】本発明の好ましい実施形態に係るＴＢＵを示す回路図である。
【図１６Ｄ】本発明の好ましい実施形態に係るＴＢＵを示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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