(57)【要約】  スタンドアロンのリアルタイムクロック（ＲＴＣ）を有するマイクロコントローラユニット（ＭＣＵ）が開示される。ＭＣＵは、デジタル情報を受け取り、且つ受け取ったデジタル情報を処理するための処理回路を備える。主クロック回路が、処理回路のためのタイミングを提供する。供給制御回路が、処理回路及び主クロック回路への電力を制御して、少なくとも、供給源電圧入力から全電力レベルを引き出す全電力モード及び供給電圧入力から全電力レベルよりも低い電力レベルを引き出す削減電力モードで動作するように、処理回路及び主クロック回路の動作を制御する。スタンドアロンのＲＴＣ回路も提供され、このＲＴＣ回路は、主クロック回路とは独立に動作するＲＴＣクロック回路を含む。ＲＴＣクロック回路によってクロック制御を受けるタイマは、出力用の記憶された時間値をインクリメントするように動作することができ、ＲＴＣクロック回路は、規定された時間基準を有する。入出力（Ｉ／Ｏ）デバイスが、タイマによって出力された結果への処理回路によるアクセスを提供する。電力管理回路部が、ＲＴＣクロック回路、タイマ、及びＩ／Ｏデバイスが、処理回路部及び主クロック回路の動作の電力モードにかかわらず動作するように、スタンドアロンのＲＴＣ回路への電力を管理する。
2008505421.tif 000002
【特許請求の範囲】
【請求項１】
スタンドアロンのリアルタイムクロック（ＲＴＣ）を有するマイクロコントローラユニット（ＭＣＵ）であって、
デジタル情報を受け取り、且つ前記受け取ったデジタル情報を処理するための処理回路と、
前記処理回路のためのタイミングを提供するための主クロック回路と、
前記処理回路及び前記主クロック回路への電力を制御して、少なくとも、供給電圧入力から全電力レベルを引き出す全電力モード及び前記供給電圧入力から前記全電力レベルよりも低い電力レベルを引き出す削減電力モードで動作するように、前記処理回路及び前記主クロック回路の動作を制御するための電力制御回路と、
スタンドアロンのＲＴＣ回路であって、
前記主クロック回路とは独立に動作するＲＴＣクロック回路と、
前記ＲＴＣクロック回路によるクロック制御を受けて、出力用の記憶された時間値をインクリメントするためのタイマであって、前記ＲＴＣクロック回路は、規定された時間基準を有する、タイマと、
前記タイマによって出力された結果への、前記処理回路によるアクセスを可能にするための入出力（Ｉ／Ｏ）デバイスと、
前記ＲＴＣクロック回路、前記タイマ、及び前記Ｉ／Ｏデバイスが、前記処理回路部及び前記主クロック回路の動作の前記電力モードにかかわらず動作するように、前記スタンドアロンのＲＴＣ回路への電力を管理するための電力管理回路部と
を含む、スタンドアロンのＲＴＣ回路と
を備える、スタンドアロンのリアルタイムクロック（ＲＴＣ）を有するマイクロコントローラユニット（ＭＣＵ）。
【請求項２】
前記主クロック回路は、第１の高クロック周波数又は第２の低クロック周波数のいずれかで動作し、
前記処理回路は、前記高周波数の下で動作する時に、より多くの電力を引き出し、
前記電力制御回路部は、前記削減電力モードの期間中、前記処理回路部を前記低クロック周波数で動作させるように動作することができる、請求項１に記載のＭＣＵ。
【請求項３】
前記電力制御回路部は、前記削減電力モードの期間中、前記主クロック回路の動作をサスペンドして、前記削減電力モードで動作させるように動作することができる、請求項１に記載のＭＣＵ。
【請求項４】
前記処理回路部が前記ＲＴＣクロック回路と共に動作することを可能にするためのマルチプレクサをさらに備える、請求項１に記載のＭＣＵ。
【請求項５】
前記電力制御回路部は、前記削減電力モードにおいて、少なくとも前記処理回路によって入力された前記供給電圧から、実質的にゼロ電力の電力引き出しで動作する、請求項１に記載のＭＣＵ。
【請求項６】
前記ＲＴＣ回路の前記Ｉ／Ｏデバイスは、ラッチ信号を受け取ることに応答して前記タイマの結果を記憶するためのラッチを含み、
前記ラッチは、前記ラッチへのアクセスが前記処理回路へ提供されるようにインターフェースされる、請求項１に記載のＭＣＵ。
【請求項７】
読み出しコマンドを前記処理回路から受け取ると、前記ラッチから前記処理回路への出力用の前記ラッチの内容をバッファリングするための、バッファメモリをさらに備える、請求項６に記載のＭＣＵ。
【請求項８】
前記処理回路が前記ラッチへ情報を書き込むことができるように、前記ラッチへの書き込み入力をさらに備え、
前記処理回路部によって前記ラッチに書き込まれた前記ラッチの内容を、前記タイマの初期値としてロードして、前記タイマの値を調整することを可能にするための更新回路部が、前記ＲＴＣ回路に設けられる、請求項６に記載のＭＣＵ。
【請求項９】
前記ＲＴＣ回路は、所定のアラーム値を前記タイマから出力された結果と比較するためのアラーム回路であって、真の比較が行われた場合に、前記処理回路で所定の動作をとるために、前記処理回路への出力としてこのような比較の表示を生成するためのアラーム回路をさらに含む、請求項１に記載のＭＣＵ。
【請求項１０】
前記アラームは、前記処理回路によってプログラミング可能である、請求項９に記載のＭＣＵ。
【請求項１１】
前記電力管理回路は、前記ＲＴＣ回路への電力が中断されないように、電力が前記供給電圧入力から取り除かれた場合に、前記ＲＴＣ回路にバッテリーバックアップを提供するためのバッテリーバックアップ供給を含む、請求項１に記載のＭＣＵ。
【請求項１２】
スタンドアロンのリアルタイムクロック（ＲＴＣ）を有するマイクロコントローラユニット（ＭＣＵ）であって、
処理回路と、
前記処理回路のためのタイミングを提供するための主クロック回路と、
前記処理回路及び前記主クロック回路への電力を制御して、少なくとも、供給電圧入力から第１の電力レベルの電力を引き出す全電力モード及び前記供給電圧入力から前記第１の電力レベルよりも低い電力レベルの電力を引き出す削減電力モードで動作するように、前記処理回路及び前記主クロック回路の動作を制御するための電力制御回路と、
スタンドアロンのＲＴＣ回路であって、
規定された時間基準を有するＲＴＣクロック回路と、
前記ＲＴＣクロック回路によるクロック制御を受けて、出力用の記憶された時間値をインクリメントするためのタイマと、
前記ＲＴＣが前記電力制御回路の動作を制御することを可能にするための制御出力と
を含む、スタンドアロンのＲＴＣ回路と
を備えるスタンドアロンのリアルタイムクロック（ＲＴＣ）を有するマイクロコントローラユニット（ＭＣＵ）。
【請求項１３】
前記制御出力は、割り込みを生成するための割り込み回路を備え、
前記電力制御回路は、前記ＲＴＣ回路の前記制御出力回路による前記割り込みの生成に応答して、前記処理回路部で割り込みルーチンを開始するための割り込みハンドラを含む、請求項１２に記載のＭＣＵ。
【請求項１４】
前記割り込み回路は、前記タイマの内容を事前に記憶されたアラーム値と比較し、且つ、前記タイマの内容が前記内容を超えている場合に前記割り込みを生成するように動作する、請求項１３に記載のＭＣＵ。
【請求項１５】
前記主クロック回路は、前記処理回路部にタイミング動作を提供しないようにサスペンドモードで動作し、
前記制御出力は、前記主クロック回路に前記サスペンドモードを中止させて通常動作を再開させるように動作することができる、請求項１２に記載のＭＣＵ。
【請求項１６】
前記ＲＴＣ回路は、前記タイマによって出力された結果への前記処理回路によるアクセスを可能にするための入出力（Ｉ／Ｏ）デバイスを含む、請求項１２に記載のＭＣＵ。
【請求項１７】
前記ＲＴＣ回路は、前記ＲＴＣクロック回路、前記タイマ、及び前記Ｉ／Ｏデバイスが、前記処理回路部及び前記主クロック回路の動作の前記電力モードにかかわらず動作するように、前記スタンドアロンのＲＴＣ回路への電力を管理するための電力管理回路部を含む、請求項１２に記載のＭＣＵ。
【請求項１８】
処理回路のためのタイミングを提供するための、関連付けられる主クロック回路を有する前記処理回路を備えている半導体回路に配置されるリアルタイムクロック（ＲＴＣ）回路であって、
その電力は、少なくとも、供給電圧入力から全電力レベルを引き出す全電力モード及び前記供給電圧入力から前記全電力レベルよりも低い電力レベルを引き出す削減電力モードで動作するように、その動作を制御するための電力制御回路部によって制御され、
前記ＲＴＣ回路は、
前記主クロック回路とは独立に動作するＲＴＣクロック回路と、
前記ＲＴＣクロック回路によるクロック制御を受けて、出力用の記憶された時間値をインクリメントするためのタイマであって、前記ＲＴＣクロック回路は、規定された時間基準を有する、タイマと、
前記タイマによって出力された結果への前記処理回路によるアクセスを可能にするための入出力（Ｉ／Ｏ）デバイスと、
前記ＲＴＣクロック回路、前記タイマ、及び前記Ｉ／Ｏデバイスが、前記処理回路部及び前記主クロック回路の動作の前記電力モードにかかわらず動作するように、前記スタンドアロンのＲＴＣ回路への電力を管理するための電力管理回路部と
を備える、リアルタイムクロック（ＲＴＣ）回路。
【請求項１９】
前記主クロック回路は、第１の高クロック周波数又は第２の低クロック周波数のいずれかで動作し、
前記処理回路は、前記高周波数の下で動作する時に、より多くの電力を引き出し、
前記電力制御回路部は、前記削減電力モードの期間中、前記処理回路部を前記低クロック周波数で動作させるように動作することができる、請求項１８に記載のＲＴＣ。
【請求項２０】
前記電力制御回路部は、前記削減電力モードの期間中、前記主クロック回路の動作をサスペンドして、前記削減電力モードで動作させるように動作することができる、請求項１８に記載のＲＴＣ。
【請求項２１】
前記処理回路部が前記ＲＴＣクロック回路と共に動作することを可能にするためのマルチプレクサをさらに備える、請求項１８に記載のＲＴＣ。
【請求項２２】
前記電力制御回路部は、少なくとも前記処理回路によって、前記削減電力モードにおいて、前記供給電圧入力からの実質的にゼロ電力の電力引き出しで動作する、請求項１８に記載のＲＴＣ。
【請求項２３】
前記Ｉ／Ｏデバイスは、ラッチ信号を受け取ることに応答して前記タイマの結果を記憶するためのラッチを含み、
前記ラッチは、前記ラッチへのアクセスが前記処理回路へ提供されるようにインターフェースされる、請求項１８に記載のＲＴＣ。
【請求項２４】
読み出しコマンドを前記処理回路から受け取ると、前記ラッチから前記処理回路への出力用の前記ラッチの内容をバッファリングするためのバッファメモリをさらに備える、請求項２３に記載のＲＴＣ。
【請求項２５】
前記処理回路が前記ラッチへ情報を書き込むことができるように、前記ラッチへの書き込み入力をさらに備え、
前記処理回路部によって前記ラッチに書き込まれた前記ラッチの内容を前記タイマの初期値としてロードして、前記タイマの値を調整することを可能にするための更新回路部が設けられる、請求項２３に記載のＲＴＣ。
【請求項２６】
所定のアラーム値を前記タイマから出力された結果と比較するためのアラーム回路であって、真の比較が行われた場合に、前記処理回路で所定の動作をとるために、前記処理回路への出力としてこのような比較の表示を生成するためのアラーム回路をさらに含む、請求項１８に記載のＲＴＣ。
【請求項２７】
前記アラームは、前記処理回路によってプログラミング可能である、請求項２６に記載のＲＴＣ。
【請求項２８】
前記電力管理回路は、前記ＲＴＣ回路への電力が中断されないように、電力が前記供給電圧入力から取り除かれた場合に、前記ＲＴＣ回路にバッテリーバックアップを提供するためのバッテリーバックアップ供給を含む、請求項１８に記載のＲＴＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の技術分野］
本発明は、包括的には、関連付けられるアナログ回路部及びデジタル回路部を混在信号構成で有するマイクロコントローラユニット（ＭＣＵ）に関し、より詳細には、リアルタイムクロック機能を提供する、関連付けられるタイミング機能に関する。
【０００２】
［関連出願の相互参照］
該当なし
【０００３】
［発明の背景］
データ収集に必要なものには、通常、アナログデータを受け取り、そのアナログデータをデジタルフォーマットに変換し、その後、そのデータを変換又は記憶するためにそのデータをデジタルフォーマットで処理する動作が含まれる。混在信号技術を利用して「システムオンチップ」（ＳＯＣ）ソリューションを提供するこのような用途向けのデバイス類が開発されてきた。これらのＳＯＣは、時にマイクロコントローラユニット（ＭＣＵ）と呼ばれることがあるが、デジタル部から構成され、アナログ部を含む場合もある。アナログ部は、通常、アナログ／デジタル変換器を含む。このアナログ／デジタル変換器は、さまざまなセンサやトランスデューサ等の複数の異なるソースからのアナログ値をサンプリングできるように、多重化された入力を有してもよい。これらのＭＣＵは、遠隔のエリアに配置されて、バッテリー電力で長時間動作することができるように、非常に低い電力で動作するように設計されている。データのサンプリングは、かなり断続的な動作であるので、これらのデバイスは、低電力動作モードに入る能力を有することが有利である。これらのタイプのＭＣＵチップの電力バジェットは、複数の機能素子の間で分割される。デジタル側では、プロセッサは、多数のゲートを有し、通常、十分な能力を提供するために２５ＭＨｚのオーダーの比較的高い動作周波数を必要とする。また、複数のタイマ、入出力（Ｉ／Ｏ）デバイス等も存在するが、電力バジェットの最大の部分はプロセッサである。クロック回路部も、プロセッサを駆動していない時でさえも電力バジェットのかなりの部分を占めることがあるが、デジタル処理及びそのデジタル処理のクロック速度の所要電力のために、電力バジェットの主要部分を占めることがある。これらのＭＣＵは、２５ＭＨｚから１００ＭＨｚに及ぶクロック速度を有する。たとえプロセッサが情報を処理してなくても、クロックは、依然としてチップを比較的高い周波数でクロック制御しており、ゲートが複数の異なる状態へ駆動されている限り、電力は消散される。したがって、これらのＭＣＵデバイスのほとんどは、低電力動作モードを有する。この低電力動作モードによって、プロセッサ又はそのプロセッサのデジタル部を、処理動作を中止させることにより非常に「深いスリープ」モードにするか、又は、単に低電力モードとすることができる。低電力モードでは、クロック速度を、たとえば３２ｋＨｚの低いクロック動作速度に下げることが時に必要である。これによって、プロセッサは、はるかに低い速度ではあるが、動作し続けることが可能になる。さらに、別の電力引き出し源は、データ変換器であるアナログ／デジタル変換器（ＡＤＣ）及びデジタル／アナログ変換器（ＤＡＣ）である場合がある。これらのデータ変換器は、アナログ部に配置され得る。チップのこの部分は、たとえ低いクロック速度で動作することができても、このクロック速度で入力をサンプリングする時間は、許容できない場合がある。したがって、プロセッサは、通常、バックグラウンド処理動作では低いクロック速度で動作し、サンプリング動作を行っている時は高いクロック速度に引き上げられる。ＭＣＵに関連付けられる複数のコンポーネント又は機能ブロックは、その部分が基づいている電力管理方針に応じてオフにすることができる。しかしながら、最も低い電力動作は、プロセッサの「現在状態」の構成情報を保持し、デジタル部を、処理動作が実質的に中止される深いスリープモードにすることである。外部監視回路は、別のブロックによって生成された割り込みや外部イベント等のいくつかの状態を監視し、その後、その部分を起動して最新の現在状態で処理を開始する。
【０００４】
いくつかの用途では、リアルタイムクロック機能が必要とされる。これは、通常、高周波数クロックによってクロック制御できるオンボードのタイマ等が設けられるので、高速で動作しているＭＣＵでは容易に促進される。これを提供するＭＣＵの１つのタイプは、Silicon Laboratories社によって製造されるＭＣＵ製品群Ｃ８０５１ＦＸＸＸである。しかしながら、リアルタイムクロック機能を提供するには、カウントをセグメント化しなければならないか、又は、秒、分、時間、日等をカウントできるような或る方法でカウントを感知しなければならず、且つ、カウントをレジスタに記憶しなければならない。通常、リアルタイムクロック機能全体は、低周波数クロックでバックグラウンドにおいて実行することができる。これらのＭＣＵデバイスの一部では、高電力動作モードであるデフォルト動作モードでプロセッサを動作させるための高周波数クロック、及び、低電力モードでプロセッサを動作させるための低周波数クロックが設けられている。低周波数クロックは、プロセッサの動作及び生成された割り込みとは独立にタイマをクロック制御するのに利用することができる。しかしながら、リアルタイムクロックの機能は、基本的には、デジタル部全体の動作を活用する。したがって、取得されたサンプルにタイムスタンプ情報を有することが望ましい非常に低い電力の用途では、非常に低い電力モードの間に、リアルタイムクロックを動作させなければならない。したがって、この時間の間に動作しているデジタル部はまったくないか又はほとんどないことが望ましい。
【０００５】
［発明の概要］
本明細書で開示される本発明は、その一態様では、スタンドアロンのリアルタイムクロック（ＲＴＣ）を有するマイクロコントローラユニット（ＭＣＵ）を含む。ＭＣＵは、デジタル情報を受け取り、且つ受け取ったデジタル情報を処理するための処理回路を備える。主クロック回路が、処理回路のためのタイミングを提供する。電力制御回路が、処理回路及び主クロック回路への電力を制御して、少なくとも、供給電圧入力から全電力レベルを引き出す全電力モード及び供給電圧入力から全電力レベルよりも低い電力レベルを引き出す削減電力モードで動作するように、処理回路及び主クロック回路の動作を制御する。また、スタンドアロンのＲＴＣ回路が提供され、このスタンドアロンのＲＴＣ回路は、主クロック回路とは独立に動作するＲＴＣクロック回路を含む。ＲＴＣクロック回路によるクロック制御を受けるタイマが、出力用の記憶された時間値をインクリメントするように動作することができ、ＲＴＣクロック回路は、規定された時間基準(time base)を有する。入出力（Ｉ／Ｏ）デバイスが、タイマによって出力された結果への、処理回路によるアクセスを提供する。ＲＴＣクロック回路、タイマ、及びＩ／Ｏデバイスが、処理回路部及び主クロック回路の動作の電力モードにかかわらず動作するように、電力管理回路部はスタンドアロンのＲＴＣ回路への電力を管理する。
【０００６】
ここで、本発明及びその利点のより完全な理解のために、添付図面と共に取り入れられる以下の説明を参照する。
【０００７】
［発明の詳細な説明］
ここで、図１を参照すると、混在信号技術（mixed signal technologies）を駆動するプロセッサベースのシステムのブロック図が示されている。この混在信号技術は、その一部としてデジタル部を含む。このデジタル部は、中央処理装置（ＣＰＵ）１０２及びデジタルＩ／Ｏ部１０４を含む。デジタルＩ／Ｏ部１０４は、さまざまなシリアル入力及びシリアル出力とインターフェースするように動作することができる。また、このシステムはアナログ部も含む。このアナログ部は、１つ又は２つ以上のアナログ入力を受け取るように動作することができるアナログ／デジタル変換器（ＡＤＣ）１０６を提供し、また、ＣＰＵ１０２からのデジタル情報をアナログ出力情報に変換することを可能にするためのデジタル／アナログ変換器（ＤＡＣ）１１０も提供する。ＣＰＵ１０２の動作は、主発振器部のさまざまなクロック１１２によって制御される。これらのクロックは、ＭＣＵの全体的な動作を制御する動作クロックである。或るモードでは、それらクロックは、その高精度な動作のために水晶１１４とインターフェースされる。しかしながら、本明細書で後述するように、非水晶ベースの内部高精度クロックを利用してもよく、さらに、２つの異なる動作モード用の高周波数水晶及び低周波数水晶が存在してもよい。通常、ブロック１１２の出力がＣＰＵ１０２に動作クロックを提供する。
【０００８】
また、別個のスタンドアロンのリアルタイムクロック（ＲＴＣ）ブロック１１６も設けられている。このクロック１１６は、クロック１１６の時間基準を提供する別個のＲＴＣ水晶１１８で動作する。ＲＴＣ１１６は、チップ供給電圧ＶＤＤとインターフェースしている。このチップ供給電圧ＶＤＤは、ＣＰＵ１０２及びクロックブロック１１２も駆動する。ＲＴＣブロック１１６は、バッテリー端子１２０及び外部バックアップバッテリー１２２ともインターフェースしている。ＲＴＣ１１６には、複数のレジスタ及びＲＡＭメモリ１２４が配置されている。これら複数のレジスタ及びＲＡＭメモリ１２４は、ＲＴＣ１１６に関連付けられるタイミング情報を記憶するように動作することができる。ＲＴＣ１１６は独立に動作し、その主な目的は、デジタル部及びアナログ部の動作とは別個且つ独立した現在の時刻及び日付の情報と、必要とされる電力又は提供される電力とをＲＴＣ１１６に維持することである。この情報は、レジスタ１２４とのデジタルインターフェース１３０を通じてＣＰＵ１０２によって初期化することができる。動作中、ＲＴＣ１１６は、その内部の時刻及び日付の情報を更新する。この情報は、レジスタ１２４に記憶される。ＲＴＣ１１６は、（ＣＰＵ１０２への）割り込みライン１３２に割り込みを生成するように動作することができる。したがって、ＲＴＣ１１６は、ＣＰＵ１０２への割り込みを生成するためにＣＰＵ１０２とインターフェースすることができる。本明細書で後述するように、この割り込みによって、ＣＰＵ１０２が非アクティブモード又は深いスリープモードにされている時に、ＣＰＵ１０２を起動することが容易になる。しかしながら、ＣＰＵ１０２はいつでも、レジスタ１２４に記憶されている情報について、レジスタ１２４に問い合わせることができる。ＲＴＣ１１６は、本明細書で後述するように、１．０μＡ未満の電流といった、ほとんど電流を引き出さない非常に低い電力の回路である。ＲＴＣ１１６は、ライン１４０でクロック出力をクロックマルチプレクサ１４２に提供する。マルチプレクサ１４２は、クロック回路１１２の出力も受け取る。マルチプレクサの出力は、システムクロックをＣＰＵ１０２に提供する。クロック回路１１２は、逓倍又は分周することができる約２５ＭＨｚの基本周波数を生成するように動作することができる。一方、約３２ｋＨｚのＲＴＣ１１６の基本動作周波数が、システムクロック用に、代わりの低周波数時間基準を提供してもよい。これによって、ＣＰＵ１０２は、電力節約の目的で低周波数で動作することが可能になる。
【０００９】
次に図２を参照すると、ＭＣＵのブロック図が示されている。本明細書で上述したように、ＭＣＵは、一般に、ＲＴＣ１１６が追加されていることを除いて、Silicon Laboratories社によって製造される部品番号Ｃ８０５１Ｆ３３０／１と類似のタイプである。ＭＣＵは、その中心に処理コア２０２を備える。この処理コア２０２は、通常、タイプ「８０５１」の従来のマイクロプロセッサから構成されている。処理コア４０２は、ライン２０４でマルチプレクサ２０６からクロック信号を受け取る。マルチプレクサ２０６は、複数のクロックの中から選択するように動作することができる。８０ｋＨｚの内部発振器２０８、２４．５ＭＨｚのトリミング可能内部高精度発振器２１２、又は外部水晶制御発振器２１０が設けられている。高精度内部発振器２１２は、２００２年９月１６日に出願された「PRECISION OSCILLATOR FOR AN ASYNCHRONOUS TRANSMISSION SYSTEM」という発明の名称の米国特許出願第１０／２４４３４４号明細書に記載されている。この米国特許出願は、参照により本明細書に援用される。処理コア２０２は、端子２１３において外部リセットを受け取るように動作することもできるし、パワーオンリセットブロック２１４からリセット信号を受け取るように動作することもできる。これらのすべては、処理コア２０２にリセットを提供する。処理コア２０２には、複数のメモリ資源が関連付けられている。それらのメモリ資源は、フラッシュメモリ２１６、ＳＲＡＭメモリ２１８、又はランダムアクセスメモリ２２０のいずれかである。処理コア２０２は、オンボードデジタルバス２２２を通じてさまざまなデジタル回路部とインターフェースしている。このオンボードデジタルバス２２２によって、処理コア２０２は、さまざまな動作ピン２２６とインターフェースすることが可能になる。これらさまざまな動作ピン２２６は、チップの外部とインターフェースして、デジタル値の受け取り、デジタル値の出力、アナログ値の受け取り、又はアナログ値の出力を行うことができる。さまざまなデジタルＩ／Ｏ回路部が設けられている。これらは、ラッチ回路部２３０、ＵＡＲＴ２３２等のシリアルポートインターフェース回路部、ＳＰＩ回路２３４、又はＳＭＢｕｓインターフェース回路２３６である。もう１つのラッチ回路２４０に加えて、３つのタイマ２３８が設けられている。これらの回路部２３０〜２４０のすべては、クロスバーデバイス２４２を通じて出力ピン２２６とインターフェース可能である。このクロスバーデバイス２４２は、これらのデバイスを、出力のうちの選択したものと構成可能にインターフェースするように動作することができる。デジタル入出力は、デジタル／アナログ変換器２４４に、又は、アナログ／デジタル変換器２４６のデジタル出力にインターフェースすることもできる。デジタル／アナログ変換器２４４は、デジタル出力をアナログ出力に変換することを可能にするものであり、アナログ／デジタル変換器２４６は、この集積回路の複数の入力ピンにインターフェースされたアナログマルチプレクサ２４８からのアナログ入力信号を受け取る。アナログマルチプレクサ２４８は、ＡＤＣをさまざまなセンサにインターフェースできるように、ピン２２６を通じて複数の出力を検知すること���可能にする。この場合も、ＭＣＵ１０２は従来の回路である。
【００１０】
次に図３を参照すると、発振器２１０及び２１２並びにマルチプレクサ２０６で構成される主発振器部の概略図が示されている。発振器２１０は水晶制御発振器である。この水晶制御発振器は、２つの外部端子３０２及び３０４を通じて外部水晶３０６にインターフェースされ、２５ＭＨｚを超える周波数まで動作する。ＯＳＣＸＣＮのラベルが付けられたレジスタ３０８が設けられている。このレジスタは、発振器２１０の制御信号を駆動し、且つその出力値を記録するように動作することができる。発振器２１０の出力は、ライン３１０でマルチプレクサ２０６の１つの入力に提供される。プログラマブル高精度トリミング可能発振器２１２は、その動作を制御するための、すなわち、その周波数の設定及びこの発振器の有効化の双方を行うための、レジスタ３１８及びレジスタ３２０によって制御される。発振器２１２の出力は、分周回路３３０を通じて処理されて、出力３２２で高精度高周波数クロックをマルチプレクサ２０６の別の入力に提供する。この分周回路３３０の分周比は、レジスタ３２０のビットによって設定される。マルチプレクサ２０６の出力は、システムクロック信号ＳＹＳＣＬＫとして、クロックライン４０４でＭＣＵ１０２に提供される。クロック選択動作は、ＣＬＫＳＥＬのラベルが付けられたレジスタ３２４で容易にされる。このレジスタ３２４は、マルチプレクサ２０６を制御する。
【００１１】
プログラマブル高周波数発振器２１２は、システムリセット後のシステム動作用のデフォルトクロックである。ＯＳＣＩＣＬのラベルが付けられたレジスタ３１８の値は、通常は工場でプログラミングされるビットを提供する。これらのビットは、フラッシュメモリに記憶されている。高周波数クロックの中心周波数は、２４．５ＭＨｚである。分周回路３３０は、１、２、４、又は８の分周比を提供することができる。発振器２１２は、一例にすぎないが、Ｃ８０５１Ｆ３３０デバイスでは、±２パーセントの精度の発振器である。この発振器は、工場でプログラミングされるが、レジスタ３１８のビットを変更することによって調整可能な中心周波数を有する。レジスタ３１８には７ビットが提供され、これら７ビットは較正可能なビットである。レジスタ３２０は、発振器２１２のイネーブルビット、及び、発振器２１２が、プログラミングされた周波数で動作しているかどうかを判断するビットを提供する。レジスタ３２０の２ビットは、分周器３３０の分周比を設定するのに利用される。
【００１２】
また、クロック逓倍器回路３５０も設けられている。このクロック逓倍器回路３５０は、クロック回路２１０の出力、内部クロック２１２、又は２分の１に分周されたクロック２１０を選択して、選択したクロックを４×逓倍器３７８に提供するためのマルチプレクサ３５２から構成されている。この逓倍されたクロックは、その後、分数分周ブロック３８０に入力される。分周ブロック３８０の出力は、マルチプレクサ２０６によって選択される。このブロック３５０は、選択レジスタ３６０によって制御される。この選択レジスタは、以下の表に従って動作する。
【００１３】
【表１】
2008505421.tif 000003
【００１４】
【表２】
2008505421.tif 000004
【００１５】
ビット４〜２は、分数分周回路の分周比を設定することが分かる。値「０００」、「００１」、及び「０１０」の場合、分数分周ではない。残りの値の場合、非整数分周となる。
【００１６】
次に図４を参照すると、低電力ＲＴＣ１１６の詳細なブロック図が示されている。水晶モードで専用の３２ｋＨｚ発振器周波数で動作することができる専用ＲＴＣ発振器４０２が設けられている。この発振器は、非水晶モードでは、２０ｋＨｚ又は４０ｋＨｚの周波数で動作することができることに留意されたい。水晶ベースのモードで水晶とインターフェースするための２つの外部パッド４０４及び４０６が設けられている。又はそれらパッドは、非水晶ベースのモードでは互いに接続することができる。さらに、ＲＴＣ１１６は、節点１２０においてバックアップバッテリー入力を受け取り、ＶＤＤピン４０８において供給電圧ＶＤＤを受け取る。ＲＴＣ発振器４０２によってクロック制御される４８ビットタイマ４１０が設けられている。ＲＴＣ状態マシン４１２は、ＲＴＣ１１６の動作を制御し、４８ビットタイマ４１０とインターフェースして、４８ビットタイマ４１０にデータを書き込むか、又は４８ビットタイマ４１０からデータを読み出すように動作することができ、且つ、一般に、４８ビットタイマ４１０の構成を制御するように動作することができる。本明細書で後述するように、４８ビットタイマは、カウンタ、ラッチ、及びアラーム機能を含む。ＲＴＣ状態マシン４１２は、必要な時に、ライン１３２に割り込みを生成するように動作することができ、ＲＴＣ内部バス４１４とインターフェースされている。内部バス４１４は、バックアップＲＡＭ４１６とインターフェースするように動作することができる。このバックアップＲＡＭ４１６は、６４バイトの記憶容量を有するスタティックＲＡＭ（ＳＲＡＭ）で構成されている。ストレージは、内部レジスタ４１８によって提供される。この内部レジスタ４１８は、４８ビットタイマ４１０から捕捉されるデータ、及び、ＲＴＣ状態マシン４１２とＣＰＵ１０２との間で転送されるさまざまなアドレス指定データの内部ストレージを提供する。ＣＰＵ１０２に内部レジスタ４１８へのインターフェースパスを与えるインターフェースレジスタ４２０が設けられている。スイッチオーバ論理ブロック４２４による電力制御が設けられている。このスイッチオーバ論理ブロック４２４は、ＶＤＤの電圧レベルを監視するように動作することができ、電圧レベルが所定のレベルを下回ると、入力端子１２０のバックアップバッテリーにスイッチオーバする（電圧ＶＤＤは、主バッテリーによって提供できることに留意されたい）。メインチップ電力が喪失した場合に、ＲＴＣ回路に供給される電圧を調整するレギュレータ回路４２８が設けられている。
【００１７】
３２．７６８ｋＨｚの時計水晶（watch crystal）及び少なくとも１Ｖのバックアップ供給と共に利用される場合、ＲＴＣ１１６によって、４７ビット動作では最長１３７年の時間維持能力（time keeping capability）が可能になり、又は４８ビットの分解能では最長２７２年の時間維持能力が可能になる。これは、全体的なＭＣＵの動作とは独立である。図示していないが、ＲＴＣ状態マシン４１２は、ミッシングクロック検出器も含む。このミッシングクロック検出器は、プロセッサ及び発振器１１８をサスペンドモードから中断(interrupt)することもできるし、アラームが所定の値に達した時にデバイスリセットを生成することもできる。
【００１８】
インターフェースレジスタ４２０は、３つのレジスタＲＴＣ０ＫＥＹ、ＲＴＣ０ＡＤＲ、及びＲＴＣ０ＤＡＴを含む。これらのインターフェースレジスタは、ＣＰＵ１０２の特別機能レジスタ(special function register)（ＳＦＲ）メモリマップの一部を占め、ＲＴＣ１１６の内部レジスタ４１８へのアクセスを提供する。これらの内部レジスタの動作は、以下の表１（表１９．１）に列挙されている。ＲＴＣ内部レジスタ４１８は、インターフェースレジスタ４２０を通じて間接的にのみアクセスすることができる。
【００１９】
【表３】
2008505421.tif 000005
【００２０】
ＲＴＣインターフェースレジスタＲＴＣ０ＫＥＹは、インターフェース４２０を保護するように動作することができるロックアンドキーレジスタである。このレジスタには、内部レジスタ４１８の内部アドレスレジスタＲＴＣ０ＡＤＲ及び内部データレジスタＲＴＣ０ＤＡＴに対する書き込み及び読み出しの前に、ＣＰＵ１０２が正しい鍵コードを順に書き込まなければならない。鍵コードは、０ｘａ５、０ｘｆ１である。タイミングの制約はないが、鍵コードは、順番に書き込まなければならない。鍵コードが誤った順番で書き込まれたり、間違ったコードが書き込まれたり、無効な読み出し又は書き込みが試みられたりすると、それ以降のＲＴＣ０ＡＤＲ及びＲＴＣ０ＤＡＴに対する読み出し及び書き込みが、次のシステムリセットまで無効にされる。任意の時刻におけるＲＴＣ０ＫＥＹレジスタの読み出しは、インターフェースにＲＴＣ１１６のステータスを提供するが、書き込み中であるシーケンスを妨げることはない。ＲＴＣ０ＫＥＹレジスタは、４つのステータス状態を提供する８ビットレジスタである。第１は、ロックステータスであり、２つの鍵コードをＲＴＣ０ＫＥＹレジスタに順次書き込まなければならないことを示す。第１の鍵コードが書き込まれた後、ステータスは、次のステータスへ変化する。この次のステータスとは、インターフェースがまだロックされているが、第１の鍵コードが書き込まれており、第２の鍵を待っていることを示すものである。その次のステータスは、第１の鍵コード及び第２の鍵コードが順に書き込まれたので、インターフェースがロック解除されているステータスである。第４のステータスは、次のシステムリセットまでインターフェースが無効にされることを示す。ＲＴＣ０ＫＥＹレジスタは、ＳＦＲアドレス０ｘＡＥに配置され、このアドレスに書き込む時に、第１の鍵コード０ｘＡ５が書き込まれ、その後に続いて、第２の鍵コード０ｘＦ１が書き込まれる。これによって、ＲＴＣインターフェースはロック解除される。状態が、インターフェースがロック解除されていることを示す場合、ＲＴＣ０ＫＥＹレジスタに対するどの書き込みによっても、ＲＴＣ０インターフェースはロックされることになる。
【００２１】
ＲＴＣ内部レジスタ４１８は、ＲＴＣ０ＡＤＲインターフェースレジスタ及びＲＴＣ０ＤＡＴインターフェースレジスタを使用して読み出し及び書き込みを行うことができる。ＲＴＣ０ＡＤＲレジスタは、ＲＴＣ０ＤＡＴに対するその後の読み出し／書き込みの対象となる特定のＲＴＣ内部レジスタを選択する。各読み出し又は書き込みの前に、ＲＴＣインターフェースが別の読み出し動作又は書き込み動作を実行するのにビジーでないことを確認するために、ビット７であるＲＴＣインターフェースビジービットがチェックされるべきである。内部レジスタに対するＲＴＣ書き込みの一例には、ＲＴＣインターフェースがビジーであることをビジービットが示している時の待機動作が含まれる。その後、ＲＴＣ０ＡＤＲには、たとえば、０ｘ０６の値が書き込まれる。この０ｘ０６の値は、０ｘ０６の内部ＲＴＣアドレスに対応する。この後には、たとえば、ＲＴＣ０ＤＡＴに対する０ｘ００の値の書き込みが続く。この書き込みによって、（内部の０ｘ０６アドレスに関連付けられる）ＲＴＣ０ＣＮ内部レジスタに値０ｘ００が書き込まれる。このＲＴＣ０ＣＮレジスタは、ＲＴＣ制御レジスタである。一般に、この実施の形態では、１６個の８ビット内部レジスタが存在する。タイマ４１０からの捕捉されたデータ用の６つの内部レジスタと、ＲＴＣ０ＣＮ制御情報用の１つのレジスタと、６つのアラームレジスタと、バックアップＲＡＭアドレスレジスタと、バックアップＲＡＭデータレジスタとがある。ＲＴＣ０ＣＮへ制御情報を最初に書き込むことによって、この後に、他の内部レジスタのいずれかからのデータの書き込み又は読み出しが続くことができる。他のレジスタのいずれかに書き込むために、ＲＴＣ０ＣＮ内部レジスタは、ＣＰＵ１０２による間接読み出しを開始するためにこのＲＴＣ０ＣＮ内部レジスタに書き込まれたビジービットを有する。読み出しがＣＰＵ１０２によって実行されると、ＲＴＣ０ＤＡＴの内容には、ＲＴＣ０ＣＮの内容がロードされる。制御レジスタに適切なビットをセットすることによって一連の間接読み出しが行われるようにシステムを設定することができる。これらには、たとえば、キャプチャレジスタ又はアラームレジスタのいずれかの内容を完全に読み出すことができるように、一続きの連続した読み出しが提供される。ＲＴＣ０ＡＤＲレジスタは、キャプチャレジスタ又はアラームレジスタに対する各読み出し又は各書き込みの後に、自動的にインクリメントされる。ＲＴＣ０ＣＮレジスタは、８ビットレジスタであり、イネーブルビットと、ミッシングクロック検出器イネーブルビットと、クロック故障フラグビットと、タイマがその現在の値を保持しているか、又は、ＲＴＣクロック周期ごとにインクリメントしているかを示すタイマ実行制御ビットと、アラーム機能を有効にするように動作することができるアラームイネーブルビットと、タイマレジスタ、キャプチャレジスタの値を初期化の目的でＲＴＣタイマへ転送することを引き起こす設定ビットと、４８ビットＲＴＣタイマの内容をキャプチャレジスタへ転送することを引き起こすキャプチャビットとを有する。また、発振器制御レジスタＲＴＣ０ＸＣＮも設けられている。この発振器制御レジスタＲＴＣ０ＸＣＮは、水晶発振器の利得制御を提供する８ビットレジスタであり、ＲＴＣが水晶と共に使用されるのか、それとも水晶なしで使用されるのかを選択するためのモード選択ビットと、電流倍増を有効にするバイアス制御ビットと、水晶発振器がほぼ安定している時を示すクロック有効ビットと、ＶＢＡＴインジケータビットとを有する。これがセットされると、ＲＴＣがバッテリーから電力供給を受けることを示す。
【００２２】
ＲＴＣタイマ４１０は、本明細書で上述したように、そのモードについて有効にされると、ＲＴＣクロックごとにインクメントされる４８ビットカウンタである。タイマは、このタイマに関連付けられるアラーム機能を有する。このアラーム機能は、割り込みを生成するか、チップ全体をリセットするか、又は特定の時刻にブロック１１２の内部発振器をサスペンドモードから解放するように設定することができる。設定された時刻及び日付の値をキャプチャ内部レジスタに記憶し、その後、この情報をタイマ４１０へ転送することによって、４８ビットタイマの内部値をプリセットすることができる。アラーム機能は、タイマの４８ビット値を、リアルタイムベースで内部アラームレジスタの値と比較する。これら２つの値が一致する場合に、アラームイベントがトリガされる。ＲＴＣ割り込みが有効にされている場合に、アラームイベントが発生すると、ＣＰＵ１０２は割り込みサービスルーチンに向かう。ＲＴＣの動作がリセット源として有効にされている場合、アラームイベントが発生すると、ＭＣＵはリセットされる。また、内部発振器１１２は、サスペンドモードにある場合、ＲＴＣアラームイベント時に、サスペンドモードから目覚める。
【００２３】
次に図５を参照すると、４８ビットタイマ４１０のより詳細な図が示されている。ＲＴＣ発振器４０２、ＲＴＣ状態マシン４１２、及びさまざまなレジスタに関連付けられるＲＴＣの全体的な動作が、ＲＴＣコントローラとして単一のブロック５０２に示されている。これによって、クロック及びさまざまな制御機能、アドレス等の生成が可能になる。基本タイマは、６つの８ビットカウンタ５０４から構成されている。各カウンタは、１バイトの情報を提供する。それらのカウンタは、ＢＹＴＥ（バイト）０、ＢＹＴＥ１、…、ＢＹＴＥ５のラベルが付けられている。これは合計４８ビットを提供する。カウンタ５０４のそれぞれは、その内容を、関連付けられるラッチ５０６へ読み出すことができるように、間接的にアドレス指定される。カウンタ５０４へ情報を転送するか又はカウンタ５０４からデータを読み出すための６つのラッチ５０６が存在する（これらは、内部レジスタ４１８のキャプチャレジスタである）。捕捉動作のために、タイマの情報、すなわち、現在の時刻及び日付が出力される場合、そのデータは、カウンタ５０４からラッチ５０６へ転送される。カウンタが初期化される時、新たなカウント値が、ラッチ５０６からカウンタ５０４へ転送される。第１のカウンタＢＹＴＥ０は、コントローラ５０２からのクロック入力によってクロック制御される。このクロック入力は、図４のＲＴＣ発振器４０２によって生成される。各カウンタ出力は、従来の方法で次のカウンタへ供給される。ＢＹＴＥ０のラベルが付けられた第１のカウンタ５０４は、１／６５５３６秒の分解能を提供する。ＢＹＴＥ１のラベルが付けられた第２のカウンタ５０４は、１／２５６秒の分解能を提供する。ＢＹＴＥ２のラベルが付けられた第３のカウンタ５０４は、１秒の分解能を提供する。ＢＹＴＥ３のラベルが付けられた第４のカウンタ５０４は、２５６秒の分解能を提供する。ＢＹＴＥ４のラベルが付けられた第５のカウンタ５０４は、６５５３６秒の分解能を提供する。ＢＹＴＥ５のラベルが付けられた最後のカウンタ５０４は、１６，７７７，２１６秒の値を提供する。
【００２４】
ラッチ５０６のそれぞれは、内部８ビットデータバス４１４にインターフェースされ、データを当該ラッチから出力して、キャプチャ内部レジスタへ転送することが可能になっている。それらのレジスタは６つ存在する。したがって、関連付けられるラッチ５０６のそれぞれは、連続的にアドレス指定され、それらラッチ５０６は、ＲＴＣ１１６のアドレス空間において一意のアドレスを有し、ラッチ５０６の出力は、その後、関連付けられるキャプチャレジスタに記憶される。また、６つのアラームレジスタ５１０も設けられている。各アラームレジスタ５１０は、カウンタ５０４のバイトの１つに関連付けられている。それら６つのアラームレジスタ５１０は、８ビットアラームレジスタであり、４８ビットのアラーム値を提供する。このアラーム値は、比較器５１２でカウンタ５０４の現在の値と比較されて、真に一致する場合、アラーム出力が提供される。このアラーム出力は、本明細書で上述したように、アラームを生成するのに利用される。
【００２５】
次に図６を参照すると、カウンタ５０４のビットの論理図が示されている。このビットは、第１のビットとして示されており、したがって、クロックからの出力がこれをクロック制御する。一方、このビットの後、各ビットは、前のカウンタの立ち下がりエッジ又は前のカウンタのＱバー出力によってクロック制御される。クロック入力は、トグルフロップ（toggle flop）６０２のクロック入力においてトグルフロップ６０２に入力される。トグルフロップ６０２のデータ入力は、トグルフロップ６０２のＱバー出力に接続されている。これは、カウンタ５０４の次のビットのクロック入力に入力を提供する。トグルフロップ６０２のＱバー出力は、データラッチ／マルチプレクサ６０４のＤ０データ入力に入力される。このデータラッチ／マルチプレクサ６０４は、マルチプレクサ選択信号により制御されて、捕捉動作中にフロップ６０２の出力を選択するように動作することができる。捕捉動作中、書き込み信号は、書き込み捕捉信号として受け取られる。この書き込み捕捉信号によって、データがカウンタ６０２から捕捉される時に、Ｄ０データ入力のデータがラッチされる。時刻及び日付がプリセットされるプリセット動作時において、データバス４１４からのデータが、Ｄ１データ入力においてマルチプレクサ６０４に書き込まれる。データラッチ／マルチプレクサ６０４の内容を読み出すために、読み出し捕捉信号によって、読み出しバッファ６０６が、データラッチ／マルチプレクサ６０４のＱ出力を読み出すことが可能になる。このＱ出力は、読み出し動作中、データバス４１４で出力される。したがって、適切なポートＤ０又はＤ１を選択することによって、マルチプレクサ選択信号でデータをデータラッチ／マルチプレクサ６０４にラッチして、プリセット動作用の入力データをラッチするか、又は、フロップ６０２からの出力用にフロップ６０２においてカウンタ５０４の出力データを捕捉するかのいずれかを行うことができる。
【００２６】
フロップ６０２にデータを書き込むために、データラッチ／マルチプレクサ６０４のＱバー出力は、フロップ６０２の入力におけるリセット入力に入力される。プリセット信号がフロップ６０２に与えられるたびに、フロップ６０２のデータ状態を、ラッチ／マルチプレクサ６０４の出力に対応して強制的にハイ又はローのいずれかにすることができる。これによって、そのビット値を「事前に選択」することが可能になる。
【００２７】
アラームモードの場合、データは、書き込みアラーム信号でアラームラッチ６１０に書き込まれる。このアラームラッチ６１０は、基本的には、Ｄ型フリップフロップである。アラームラッチ６１０のＱバー出力は、その値がアラームラッチ６１０にラッチされた後、比較器６１２の一方の入力に入力される。比較器６１２の他方の入力は、カウント動作に関連付けられるトグルフロップ６０２のＱ出力に接続されている。したがって、タイマの特定の関連付けられるビットを、４８ビットアラームワードにおけるアラームワードの固定ビットと比較することができる。すべてのビットが有効である場合に、アラーム比較動作全体が真のアラーム動作となるように、真の比較（true compare）は、直前のビットに関する直前のアラーム比較結果が有効であることに依存する。したがって、フロップ６０２のＱバー出力が、ラッチ６１０の内容と一致し、且つ、前のビットが真の比較を有する場合に、アラーム出力は真となる。これは、すべて、アラームイネーブル信号で有効にされる。加えて、アラームラッチ６１０の内容は、読み出しバッファ６１４に読み出すことができる。この読み出しバッファ６１４により、アラーム読み出し信号で、ラッチ６１０の内容をバス４１４へ出力することが可能になる。
【００２８】
次に図７を参照すると、ＲＴＣの動作に関連付けられるオンチップレギュレータの概略図が示されている。このオンチップレギュレータによって、供給電圧又は調整された電圧のいずれかをリアルタイムクロックに印加することが可能になる。増幅器７０２は、節点７０４に接続されているネガティブ入力、及び、節点７０６に接続されているポジティブ入力を有する。節点７０４は、電流源７０８に一方の側に接続され、電流源７０８の他方の側は、電圧ＶＲＴＣに接続されている。この電圧ＶＲＴＣは、ＲＴＣ回路に供給される電圧である。節点７０４は、２つの直列接続されている負荷トランジスタの一方の側であるｐチャネルトランジスタ７１０に接続されている。このｐチャネルトランジスタ７１０のソース／ドレイン経路は、節点７０４と、ｎチャネルトランジスタ７１２のソース／ドレイン経路の一方の側との間に接続されている。ｎチャネルトランジスタ７１２の他方の側は、接地に接続されている。トランジスタ７１０及び７１２のゲートは、互いに接続されている。増幅器７０２の出力は、ｐチャネルトランジスタ７１４のゲートを駆動する。ｐチャネルトランジスタ７１４のソース／ドレイン経路は、ＲＴＣ供給電圧と節点７０６との間に接続されている。節点７０６は出力電圧ＶＲＥＧを提供する。また、節点７０６は、３つの直列接続されているトランジスタを通って接地にも接続されている。これら３つの直列接続されているトランジスタは、２つの直列接続されているｐチャネルトランジスタ７１６及び７１８から構成されている。これら２つのｐチャネルトランジスタ７１６及び７１８は、節点７０６と節点７２０との間でダイオード構成で互いに接続されている。節点７２０は、ダイオード接続されているｎチャネルトランジスタ７２２を通って接地に接続されている。
【００２９】
また、節点７０６は、ｐチャネルトランジスタ７３０のソース／ドレインの一方の側にも接続されている。ｐチャネルトランジスタ７３０のソース／ドレインの他方の側は、ＶＤＤに接続され、ｐチャネルトランジスタ７３０のゲートは、フォース（Force）ＶＲＥＧ信号に接続されている。フォースＶＲＥＧ信号がローである時、トランジスタ７３０は導通し、ＶＤＤが節点７０６に接続される。フォースＶＲＥＧ信号がハイである時、ＶＤＤは節点７０６から接続解除され、増幅器７０２は、節点７０６の電圧を節点７０４の電圧に調整する。
【００３０】
次に図８を参照すると、スイッチオーバロジックの論理図が示されている。本明細書で上述したように、スイッチオーバロジックは、入力供給電圧ＶＤＤ及び入力バッテリー電圧ＶＢＡＴを監視するように動作することができる。これらの電圧は、比較器８０２のポジティブ入力及びネガティブ入力にそれぞれ入力される。比較器８０２の出力はＶＤＤＭＡＸである。このＶＤＤＭＡＸは、ＮＡＮＤゲート８０４の一方の入力に入力される。ＮＡＮＤゲート８０４の他方の入力は、イネーブル信号に接続されている。ＮＡＮＤゲート８０４の出力は節点８０６に提供され、節点８０６はＶＢＡＴＭＡＸ信号を含む。したがって、比較器８０２の出力が真である場合、それは、ＶＤＤが存在するか、又は、ＶＤＤが最も高い電圧であることを示す。これが存在しないか又はバッテリー電圧よりも低い場合、節点８０６におけるＮＡＮＤゲート８０４の出力は、バッテリーが存在するか又はバッテリーがより高い電圧であることを示す。２つのＮＡＮＤゲート８０８及び８１０から構成されるラッチが設けられている。ＮＡＮＤゲート８１０の一方の入力は、インバータ８１４によって反転された節点８０６の信号によって駆動される。ＮＡＮＤゲート８１０の他方の入力は、ＮＡＮＤゲート８０８の出力に接続されている。ＮＡＮＤゲート８０８の１つの入力は、節点８０６に接続されている。ＮＡＮＤゲート８０８の他の入力は、ＮＡＮＤゲート８１０の出力に接続されている。ＮＡＮＤゲート８０８は、３入力ＮＡＮＤゲートであり、ＮＡＮＤゲート８０８の残る一つの入力は、ＮＡＮＤゲート８０８の動作を有効にするイネーブル信号「ＯＮ」に接続されている。ＮＡＮＤゲート８１０の出力は、ＶＤＤＳＥＬ信号を構成し、ＮＡＮＤゲート８０８の出力は、バッテリー選択信号ＶＢＡＴＳＥＬを構成する。信号ＶＤＤＳＥＬは、ｐチャネルトランジスタ８３０のゲートに入力される。このｐチャネルトランジスタ８３０は、ＲＴＣ電圧供給節点８３２のＶＲＴＣとＶＤＤ節点８３４のＶＤＤとの間に接続されているパストランジスタ(pass transistor)である。ＶＢＡＴＳＥＬ信号は、ｐチャネルパストランジスタ８３６のゲートに接続されている。このｐチャネルパストランジスタ８３６のソース／ドレイン経路は、節点８３２と、電圧ＶＢＡＴのバッテリーに接続されているバッテリー節点８３８との間に接続されている。スイッチオーバ回路は、電力供給節点８３２に対して、供給入力ピンの供給電圧又はバッテリー入力ピンのバッテリー電圧のいずれかを選択する目的で利用される。これらは従来の回路である。
【００３１】
次に図９を参照すると、ＲＴＣ発振器の一構成の概略図が示されている。一般に、これは、水晶発振器として構成された従来の発振器構成である。発振器ｎチャネルトランジスタ９０２が、出力節点９０４と接地との間に接続されて設けられている。フィードバック抵抗器９０６が、節点９０４とトランジスタ９０２のゲートとの間に接続されている。トランジスタ９０２のゲートは、抵抗器９０８及び第１の水晶端子９１０を通って接続されている。第２の水晶端子９１２が、直列抵抗器９１４を通って節点９０４に接続されている。節点９０４は、供給電圧からの電流源９１６で駆動される。チップの外部にある水晶９２０が、第１の水晶端子９１０と第２の水晶端子９１２との間に接続されている。水晶９２０がこのように配置されている場合、水晶９２０は、発振器の発振を制御する。節点９０４は増幅器９２２を駆動する。増幅器９２２は、次に、ドライバ９２６を通じて節点９２４のクロック出力を駆動する。これは従来の発振器回路である。
【００３２】
次に図１０を参照すると、発振器が水晶なしで動作するように構成されている構成の概略図が示されている。この構成では、トランジスタ９０２は、そのゲートが節点１００２に接続されている。節点１００２と接地との間には、コンデンサ１００４が接続されている。第１の水晶入力ピン９１０及び第２の水晶入力ピン９１２は、共に、外部短絡回路１００６と接続されている。コンデンサ１００８が、節点９０４と接地との間に接続されている。節点１００２におけるトランジスタ９０２のゲートは、ｎチャネルトランジスタ１０１０のゲートも駆動する。このｎチャネルトランジスタ１０１０のソース／ドレイン経路は、節点１０１２と接地との間に接続されている。節点１０１２は、電流源１０１４によって駆動され、節点１０１２は、電流制限増幅器１０１６を駆動する。電流制限増幅器１０１６は、ポジティブ電流源１０１８及びネガティブ電流源１０２０で制限される。増幅器１０１０は、３つの直列接続されているバッファ増幅器１０２４、１０２６、及び１０２８を駆動して、節点１０３０を駆動する。節点１０３０は、２入力ＮＯＲゲート１０３２の一方の入力に入力される。この２入力ＮＯＲゲート１０３２の出力は、ｎチャネルトランジスタ１０３４のゲートを駆動する。トランジスタ１０３４のソース／ドレイン経路は、節点１００２と接地との間に接続されている。
【００３３】
ＣＰＵコアは、複数の電力管理モードを有する。これらの電力管理モードは、２つのソフトウェアプログラマブル電力管理モードである。第１のモードはアイドルモードであり、第２のモードは停止モードである。アイドルモードでは、ＣＰＵの動作は中断されるが、周辺機器及び内部クロックはアクティブのままにされる。したがって、タイマ、データ変換器、並びに高周波数高精度クロック及び低周波数クロックは、アクティブのまま維持される。停止モードでは、ＣＰＵが、このＣＰＵに関連付けられるデジタル回路部に遷移を招かないように、ＣＰＵは中断され、すべての割り込み及びタイマは非アクティブモードにされ、内部発振器の動作は停止される。アナログ周辺機器は、それらの機器の選択された状態に維持される。クロックはアイドルモードで動作しているので、電力消費は、システムクロック周波数及びアイドルモードに入る前のアクティブモードのままにされている周辺機器の個数に依存する。停止モードでは、最小電力が消費される。内部電力制御レジスタが設けられている。このレジスタは８ビットレジスタである。ビット０はアイドルモードを提供し、ビット１は停止モードを提供する。残りのビットは今後のために予約されている。ビット１又はビット２のいずれか（双方ではない）がハイである場合、適切なモードが選択される。これらのビットのいずれかに論理「１」を書き込むことによって、適切なモードが選択され、プロセッサは強制的にそのモードにされる。加えて、高精度発振器の高周波数水晶制御と低周波数発振器との間で選択を行うことによって電力を変更することができる。高周波数発振器又は高精度発振器は、通常、２４ＭＨｚのレンジで動作し、低周波数クロックは８０ｋＨｚのオーダーで動作する。低クロック周波数では、デジタル回路部に発生する遷移は少なくなるので、デジタル回路部によって消費される電力は少なくなる。プロセッサが実質的に非アクティブである停止モードであっても、ＲＴＣは依然として実行しており、内部タイマにクロックを供給し、実行時間の値を保持する。これは、たとえ電力が供給電圧端子から取り除かれても、バックアップバッテリーが提供されているので、そのようになる。さらに、その動作は、非常に低い電力動作モードである。
【００３４】
好適な実施の形態を詳細に説明してきたが、添付の特許請求の範囲によって規定される本発明の精神及び範囲から逸脱することなく、さまざまな変更、代用、及び改変を好適な実施の形態に行うことができることが理解されるはずである。
【図面の簡単な説明】
【００３５】
【図１】別個の低電力リアルタイムクロック（ＲＴＣ）を有するＭＣＵの全体図である。
【図２】ＭＣＵチップのさまざまな機能ブロックを示すＭＣＵチップの全体ブロック図である。
【図３】ＭＣＵの処理動作に利用される発振器のブロック図である。
【図４】ＲＴＣのブロック図である。
【図５】ＲＴＣのレジスタのブロック図である。
【図６】レジスタの１ビットの論理図である。
【図７】オンチップレギュレータの概略図である。
【図８】電力スイッチオーバデバイスの論理図である。
【図９】水晶発振モードのＲＴＣ発振器の概略図である。
【図１０】非水晶発振モードのＲＴＣ発振器の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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