(57)【要約】  複数のテスト・アクセス・ポート（１２２，１２８，１３０）のうちの少なくとも１つのテスト・アクセス・ポートを備える試験経路を規定する制御器（１０８）を備える集積回路（１００）であって、複数のテスト・アクセス・ポートのうちの少なくとも１つをバイパスして、上記試験経路の長さに影響を及ぼす少なくとも１つのマルチビット・バイパス・ロジック（１２０，１７０，１７３，１８０）を更に備えることを特徴とする集積回路である。試験経路の長さが、当該試験経路の構成の変化に拘わらず実質的に固定されたままであることが都合良い。集積回路を試験する方法（３００）は、試験信号を試験経路にわたって伝搬させるステップ（３２０）を含む。当該方法は、試験経路の構成を規定するステップ（３１０）を備え、当該試験経路が、少なくとも１つのテスト・アクセス・ポート及び少なくとも１つのバイパス・アクセス・ロジックのうちの少なくとも１つの構成要素を備え、少なくとも１つのマルチビット・バイパス・ロジックが、複数のテスト・アクセス・ポートのうちの少なくとも１つをバイパスして、当該試験経路の長さに影響を与えることを特徴とする。
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【特許請求の範囲】
【請求項１】
複数のテスト・アクセス・ポート（１２２，１２８，１３０）のうちの少なくとも１つのテスト・アクセス・ポートを備える試験経路を規定する制御器（１０８）を備える集積回路（１００）であって、
前記複数のテスト・アクセス・ポートのうちの少なくとも１つをバイパスして、前記試験経路の長さに影響を及ぼす少なくとも１つのマルチビット・バイパス・ロジック（１２０，１７０，１７３，１８０）を更に備えることを特徴とする集積回路。
【請求項２】
前記試験経路の長さが、当該試験経路の構成の変化に拘わらず実質的に固定されたままである請求項１記載の集積回路。
【請求項３】
少なくとも１つのマルチビット・バイパス・ロジック（１２０，１７０，１７３，１８０）の長さが、対応するバイパスされたテスト・アクセス・ポート（１２２，１２８，１３０）内の内部試験経路の長さに対応する請求項１又は２記載の集積回路。
【請求項４】
異なる長さの試験経路の中から選択するよう更に適合された請求項１から３のいずれか一項に記載の集積回路。
【請求項５】
前記集積回路が、選択信号を受け取るピン（２０１）を備える請求項４記載の集積回路。
【請求項６】
少なくとも１つのバイパス・ロジックが、少なくとも１つのデータ・レジスタ及び少なくとも１つの命令レジスタを備える請求項１から５のいずれか一項に記載の集積回路。
【請求項７】
少なくとも１つのバイパス・ロジックが、ＴＡＰ制御器を備える請求項１から６のいずれか一項に記載の集積回路。
【請求項８】
前記テスト・アクセス・ポートが、ＩＥＥＥ１１４９．１に準拠している請求項１から７のいずれか一項に記載の集積回路。
【請求項９】
前記制御器（１０８）が、テスト・アクセス・ポート選択ブロック（１１０）を備える請求項１から８のいずれか一項に記載の集積回路。
【請求項１０】
前記制御器（１０８）が、テスト・アクセス・ポートを備える請求項１から９のいずれか一項に記載の集積回路。
【請求項１１】
少なくとも１つのテスト・アクセス・ポートが、少なくとも１つの別のテスト・アクセス・ポートのクロック周波数とは異なる別のクロック周波数で動作する請求項１から１０のいずれか一項に記載の集積回路。
【請求項１２】
集積回路を試験する方法（３００）であって、試験信号を試験経路にわたって伝搬させるステップ（３２０）を備える方法（３００）において、
前記試験経路の構成を規定するステップ（３１０）を備え、
前記試験経路が、少なくとも１つのテスト・アクセス・ポート及び少なくとも１つのバイパス・アクセス・ロジックのうちの少なくとも１つの構成要素を備え、
前記少なくとも１つのマルチビット・バイパス・ロジックが、複数のテスト・アクセス・ポートのうちの少なくとも１つをバイパスして、前記試験経路の長さに影響を与える
ことを特徴とする方法。
【請求項１３】
前記試験経路の長さが、当該試験経路の構成の変化に拘わらず実質的に固定されたままである請求項１２記載の方法。
【請求項１４】
少なくとも１つのマルチビット・バイパス・ロジックの長さが、対応するバイパスされたテスト・アクセス・ポート内の内部試験経路の長さに対応する請求項１２又は１３記載の方法。
【請求項１５】
前記規定するステップ（３１０）が更に、異なる長さの試験経路の中から選択するステップ（３１２）を備える請求項１２から１４のいずれか一項に記載の方法。
【請求項１６】
少なくとも１つのバイパス・ロジックが、少なくとも１つのデータ・レジスタ及び少なくとも１つの命令レジスタを備える請求項１２から１５のいずれか一項に記載の方法。
【請求項１７】
少なくとも１つのバイパス・ロジックが、ＴＡＰ制御器を備える請求項１２から１６のいずれか一項に記載の方法。
【請求項１８】
前記テスト・アクセス・ポートが、ＩＥＥＥ１１４９．１に準拠している請求項１２から１７のいずれか一項に記載の方法。
【請求項１９】
少なくとも１つのテスト・アクセス・ポートが、少なくとも１つの別のテスト・アクセス・ポートのクロック周波数とは異なる別のクロック周波数で動作する請求項１２から１７のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のテスト・アクセス・ポートを含む集積回路、及びそのような集積回路を試験する方法に関する。
【背景技術】
【０００２】
集積回路の複雑さは、設計者に様々な試験手順及びアーキテクチャを用いることを強いてきた。１つの共通アーキテクチャ及びプロトコルが、ＩＥＥＥ１１４９．１に規定されており、これはまた、ＪＴＡＧとして知られている。
【０００３】
図１は、従来技術のＪＴＡＧ準拠のテスト・アクセス・ポート（ＴＡＰ）１０と、このＴＡＰ１０に接続されているコア１１とを示す。ＴＡＰ１０は、バウンダリ・スキャン・レジスタ３０、１ビット長バイパス・レジスタ１２、命令レジスタ１８、ＴＡＰ制御器２０、及びオプションのユーザにより定義されたデータ・レジスタ１４（以下、「ユーザにより定義された」を「ユーザ定義型」と記す。）を含む。
【０００４】
ＴＡＰ１０は、クロック信号ＴＣＫ、試験データ入力信号ＴＤＩ及び試験モード選択信号ＴＭＳを含む様々な信号を受け取り、そして試験データ出力信号ＴＤＯを出力する。
【０００５】
特に、ＴＭＳ信号に応答したＴＡＰ制御器２０により与えられる様々な制御信号は、ＴＡＰ１０のＴＤＩポートとＴＤＯポートとの間の経路を選択する。
【０００６】
命令レジスタ１８は、バウンダリ・スキャン・レジスタ３０、バイパス・レジスタ１２及びオプションのユーザ定義型データ・レジスタ１４のそれぞれがデータ経路を規定する間に命令経路を形成する。各データ経路及び命令経路は、ＴＡＰ１０の内部試験経路と見なすことができる。
【０００７】
ＴＡＰ制御器２０は、ＴＭＳ信号により制御される状態機械である。図２は、ＴＡＰ制御器２０の複数の状態、即ち、ロジック・リセットを試験（４０）、試験を実行／アイドル（４１）、ＤＲスキャンを選択（４２）、ＤＲを捕捉（４３）、ＤＲをシフト（４４）、ＤＲを退出１（４５）、ＤＲを休止（４６）、ＤＲを退出２（４７）、ＤＲを更新（４８）、ＩＲスキャンを選択（５２）、ＩＲを捕捉（５３）、ＩＲをシフト（５４）、ＩＲを退出１（５５）、ＩＲを休止（５６）、ＩＲを退出２（５７）、及びＩＲを更新（５８）を示す。それらの段階は、矢印により互にリンクされているボックスとして示されている。矢印には、ＴＭＳ信号の値を示す数字（０又は１のいずれか）が付されている。これらの段階は、当該技術では周知であり、更なる説明を必要としない。
【０００８】
一般的に、ＴＡＰ制御器２０は、情報を選択されたデータ及び命令経路の中に入力することを可能にする制御信号、情報を上記経路から検索することを可能にする制御信号、及び情報をデータ及び命令経路に沿って直列に伝搬（シフト）させることを可能にする制御信号を送る。
【０００９】
典型的には、命令レジスタ１８は、命令シフト・レジスタ並びにシャドウ・ラッチを含む。信号は、命令シフト・レジスタを直列に伝搬して、シャドウ・ラッチに並列に与えられる。
【００１０】
ＩＥＥＥ標準１１４９．１は、１ビット長バイパス・レジスタを含む内部試験経路を選択するＢＹＰＡＳＳ命令（バイパス命令）、集積回路に外部境界試験モードに入らせるＥＸＴＥＳＴ命令（外部試験命令）、バウンダリ・スキャン・レジスタを含む内部試験経路を選択するＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令（サンプル／プリロード命令）、及びＴＡＰに外部境界試験モードに入らせるＥＸＴＥＳＴ命令（外部試験命令）のような必須の命令（ｍａｎｄａｔｏｒｙ  ｉｎｓｔｒｕｃｔｉｏｎｓ）を定義している。
【００１１】
ＩＥＥＥ標準１１４９．１はまた、ＣＬＡＭＰ命令（クランプ命令）、ＨＩＧＨＺ命令、ＩＤＣＯＤＥ命令、集積回路に内部境界試験モードに入らせるＩＮＴＥＳＴ命令、集積回路に自己試験モードに入らせるＲＵＮＢＩＳＴ命令、及びＩＤレジスタを含む内部試験経路を選択するＵＳＥＲＣＯＤＥ命令のようなオプションの命令を定義している。
【００１２】
ＩＥＥＥ標準１１４９．１は、シングル・コア集積回路に適している。その標準を、システム・オン・チップのようなマルチ・コア集積回路に適合させることは、ささいなことではない。例えば、そのような適合は、たとえ複数のＴＡＰ制御器が単一の集積回路内に存在するとしても１ビット長バイパス・レジスタを設けることを要求する。
【００１３】
ＩＥＥＥ標準１１４９．１をマルチプル・コア集積回路に適合させる様々な事例は、当該技術では知られている。その幾らかは、Ｗｈｅｔｓｅｌの米国特許Ｎｏ．６０７３２５４及びＣａｓｓｅｔｔｉ他の米国特許Ｎｏ．６３１１３０２に記載されており、これら両方は、本明細書に援用されている。
【００１４】
マルチプルＴＡＰ集積回路を試験する１つの従来技術は、１又はそれより多いＴＡＰを、集積回路のＴＤＩピンとＴＤＯピンとの間で選択的にリンクさせることにより試験経路を与えるようにするものである。これは、異なる試験経路長から結果として生じるタイミングの変動に適合させる必要があるため、試験経路の長さを変えることとなり、そして試験手順を複雑にする。上記の調整は、既存のソフトウエア・モジュールを再使用することを複雑にし、そして試験手順を複雑にする。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
マルチプルＴＡＰシステムを試験する方法及び装置を与える必要性が存在する。
【課題を解決するための手段】
【００１６】
添付の特許請求の範囲に記載されるような集積回路、及び集積回路を試験する方法が提供される。
【００１７】
本発明は、図面に関係した以下の詳細な説明からより完全に理解され、認められるであろう。
【発明を実施するための最良の形態】
【００１８】
以下の記載は、或る一定のシステム・オン・チップ、及び単一のＴＡＰをバイパスすることを可能にするバイパス・ロジックに関連する。本発明は他のシステム又は装置に適用可能であり、そして複数のＴＡＰが１又はそれより多いバイパス・ロジックによりバイパスされることができることに注目されたい。
【００１９】
本発明は、既存のＴＡＰを再使用すること及び専用のバイパス回路を追加することを可能にし、従って、設計のコストを低減する。
【００２０】
試験経路の長さ、特に命令レジスタ・チェインが、試験経路の構成の変化にも拘わらず実質的に固定されたままであることが都合良い。
【００２１】
図３は、本発明の一実施形態に従ったシステム・オン・チップ（システム）１００のような集積回路を示す。図３は、システムＪＴＡＧ制御器１０８に与えられる一部の信号を示し、そしてシステム１００の様々な構成要素間の論理関係を示す。それは、構成要素間の正確な接続を詳細には示していない。
【００２２】
システム１００は、２つのプロセッサ−プロセッサ１３１、及びデジタル信号プロセッサ・コア（ＤＳＰ）１２７を含む。本発明者は、ＡＲＭ（登録商標）プロセッサ及びＳｔａｒＣｏｒｅ１４０（登録商標）ＤＳＰを用いたが、しかし他のコアも利用することができる。
【００２３】
システム１００は更に、（ｉ）内蔵型自己試験モジュール１５４に接続されているメモリ・モジュール（図示せず）、（ｉｉ）セキュリティ・モジュール１５６、（ｉｉｉ）ＤＭＡＣＴＡＰ１２２を含む直接メモリ・アクセス制御器（ＤＭＡＣ）、（ｉｖ）ＤＭＡＣバイパス・ロジック１２０、及び（ｖ）システム１００のパッドを介して様々な信号を受け取ること及び与えることを制御するパッド制御ユニット１５０及びＩ／Ｏ多重化ユニット１５２を含む。
【００２４】
ＤＳＰのデータ・レジスタ１６２は、ＤＳＰ ＴＡＰ制御器１６０に接続され、そしてそれにより制御される。これらのデータ・レジスタは、ＴＤＩ、ＴＣＫＴＲＳＴ及びＴＭＳの信号を受け取ることが都合良い。
【００２５】
更に図４に示されるように、ＤＭＡＣバイパス・ロジックは、ＤＭＡＣ ＴＡＰ１２２をバイパスすることを可能にする。システム１００において、ＤＭＡＣ１２１の最大クロック周波数は、ＤＳＰ１２７及びプロセッサ１３１のような他の構成要素のクロック周波数より遙かに低い（約２０％）。これは、ＤＭＡＣＴＡＰ１２２を含むいずれの試験経路の動作周波数を非常に低減する。従って、ＤＭＡＣ ＴＡＰ１２２をバイパスすることにより、様々な試験を加速することができる。典型的には、ＴＡＰの動作周波数は、コアの動作周波数より小さい。本発明者は、上記動作周波数間に対して１：８の比を用いた。従って、遅い構成要素は、いずれのＪＴＡＧ試験の動作を著しく遅くすることができる。
【００２６】
バイパスされるＴＡＰの量は、これらのＴＡＰをバイパスするバイパス・ロジックの量と異なるようにすることができることに注目されたい。例えば、単一のＴＡＰは、１又はそれより多いバイパス・ロジックを用いることによりバイパスされることができ、そして複数のＴＡＰでさえ、１又はそれより多いバイパス・ロジックによりバイパスされることができる。
【００２７】
更に、ＴＡＰがクロック周波数以外の理由でバイパスされることができることに注目されたい。例えば、１又はそれより多いＴＡＰが試験される場合、他の１又はそれより多いＴＡＰが、バイパスされることができる。
【００２８】
システムＪＴＡＧ制御器１０８は、ＰＯＲ＿Ｂ、ＴＣＫ、ＴＤＩ、ＴＭＳ、ＴＲＳＴ＿Ｂ及びＤＥ＿ＩＮ＿Ｂ及びＳＪＣ＿ＭＯＤＥ信号を含む複数の信号を受け取り、そしてＴＤＯ、ＴＤＯ＿ＥＮ及びＤＥ＿Ｂ＿ＯＥ信号を含む様々な信号を出力する。
【００２９】
ＰＯＲ＿Ｂは、システム１００のパッドから、又はシステム１００の内部構成要素から与えられることができるパワーオン・リセット信号である。ＴＤＯ＿ＥＮは、システム１００のＴＤＯパッドに接続されるトライステート（３状態）バッファを使用可能にする。ＴＲＳＴ＿Ｂは、システムＪＴＡＧ制御器１０８を非同期で初期化するため用いられる。ＤＥ＿ＩＮ＿Ｂ及びＤＥ＿Ｂ＿ＯＥは、デバッグ要求をプロセッサへ伝搬させるため通常用いられるシステム・オン・チップ・デバッグ要求／受領確認ピンである。
【００３０】
図４は、本発明に一実施形態に従った複数のＴＡＰ及び単一バイパス・ロジック１２０を含むシステム１００の一部分９０を示す。
【００３１】
一部分９０は、システムＪＴＡＧ制御器１０８、ＤＭＡＣバイパス・ロジック１２０、マルチプレクサ１２４及び１３２、ＤＭＡＣ ＴＡＰ１２２、ＤＳＰ ＴＡＰ１２８、及びプロセッサＴＡＰ１３０を含む。１又はそれより多いＴＡＰが統合化されることができるが、しかしこれは必ずしもそうであるわけではないことに注目されたい。
【００３２】
ＳＪＣ＿ＭＯＤＥ信号が、専用ピン２０１から受け取られ、そして異なる長さの試験経路の中からの選択を促進することが都合良い。第１の試験経路は、システムＪＴＡＧ制御器１０８、並びに一連のＴＡＰ１２８及び１３０と、ＤＭＡＣＴＡＰ１２２及びＤＭＡＣバイパス・ロジック１２０のうちの１つとを含む。第２の試験経路は、システムＪＴＡＧ制御器１０８のみを含み、次いで１ビット長バイパス・ロジック１２０を含む。ＳＪＣ＿ＭＯＤＥ信号がマルチプレクサ１３２を制御し、当該マルチプレクサ１３２は、プロセッサＴＡＰ１３０からの試験データ出力信号（ＴＤＯ＿４により示す）か、又はシステムＪＴＡＧ制御器１０８からの試験データ出力信号ＴＤＯ＿１かのいずれかを受け取る。
【００３３】
ＤＭＡＣバイパス・ロジック１２０及びＤＭＡＣ ＴＡＰ１２２は、システムＪＴＡＧ制御器１０８の出力（ＴＤＯ＿１）とマルチプレクサ１２４との間に並列に接続され、当該マルチプレクサ１２４は、これら２つの構成要素のどちらがＤＳＰＴＡＰ１２８の入力に接続するかを選択する。この選択は、システムＪＴＡＧ制御器１０８内のＴＡＰ選択ブロック１１０により与えられるＤＭＡＣ＿ＢＹＰＡＳＳ制御信号（ＤＭＡＣバイパス制御信号）に応じて変わる。
【００３４】
マルチプレクサ１２４から出力された信号（ＴＤＯ＿２）は、ＤＳＰ ＴＡＰ１２８のＴＤＩ入力に与えられる。ＤＳＰＴＡＰ１２８から出力された信号（ＴＤＯ＿３）は、プロセッサＴＡＰ１３０のＴＤＩ入力に与えられる。
【００３５】
システムＪＴＡＧ制御器１０８は、ＴＡＰと見ることができる。それは、システムＪＴＡＧ制御器１０８がバウンダリ・スキャン・レジスタ１２２、１ビット長バイパス・レジスタ１２０、識別（ＩＤ）レジスタ１１８、命令レジスタ１１４、デバッグ・レジスタ１１６、ＳＯＣＴＡＰ制御器１１２、及びどのレジスタが試験データ出力信号ＴＤＯ＿１を与えるかを選択するマルチプレクサを含むからである。
【００３６】
デバッグ・レジスタ１１６は、システム１００からのデバッグ情報の収集を可能にする。ＩＤレジスタ１１８は、システム１００の製造業者、パーツ番号及びバージョンについて情報を与える。セキュリティ・モジュール１５６は、或る一定の鍵を与えること、又は或る一定のレジスタにアクセスすることを恒久的に阻止すること、或いは制限無しにレジスタにアクセスすることを可能にすることを要求することにより、システム・レジスタの一部へのアクセスを制限することを可能にする。
【００３７】
システムＪＴＡＧ制御器１０８はまた、ＤＭＡＣ ＴＡＰ１２２をバイパスすべきかどうかを選択するため用いられるＴＡＰ選択ブロック１１０を含む。或る一定のＴＡＰを選択するのを可能にする構成要素（例えば、レジスタのようなもの）が、例えば、システム１００の信頼性を増大させるため、又はシステムＪＴＡＧ制御器１０８をバイパスするのを可能にするため、システムＪＴＡＧ制御器１０８の外側に設けられることができることに注目されたい。
【００３８】
ＤＭＡＣ ＴＡＰ１２２は、少なくとも１つのデータ経路及び少なくとも１つの命令経路を含む。上記経路のそれぞれは、或る一定の長さを有する。換言すると、各経路は、到来ＴＤＩ信号を、所与の動作周波数で或る一定の遅延期間だけ遅延する。ＤＭＡＣバイパス・ロジック１２０は、データをＤＭＡＣＴＡＰ１２２の少なくとも１つのデータ経路及びＤＭＡＣ ＴＡＰ１２２の少なくとも１つの命令経路を通過することをエミュレートする、シフト・レジスタのような複数の構成要素を含む。換言すると、ＤＭＡＣバイパス・ロジック１２０は、ＤＭＡＣＴＡＰ１２２の経路に対する等価なデータ経路及び等価な命令経路を有する。例えば、ＤＭＡＣ ＴＡＰ１２２がＸビット命令経路、並びにＹビット、Ｚビット及びＷビットのデータ経路を含む場合、ＤＭＡＣバイパス・ロジック１２０は、Ｙ、Ｚ及びＷビットのデータ経路、並びにＸビット命令経路を含むか、又はＸビット、Ｙビット、Ｚビット及びＷビットの遅延をエミュレートするロジックを含まねばならない。本発明の別の実施形態に従って、ＤＭＡＣバイパス・ロジック１２０はまた、変化する長さの１又はそれより多い経路を含む。その長さは、ＤＭＡＣＴＡＰ１２２の対応の内部試験経路に一致するように選択されることができる。
【００３９】
ＴＡＰ選択ブロック１１０は、ＴＡＰ選択レジスタ及びＴＡＰ選択シフト・レジスタを含む。ＴＡＰ更新シフト・レジスタは、ＴＤＩとＴＤＯとの間に直列に接続され、そしてＴＡＰ選択レジスタに対して並列に接続される。
【００４０】
ＴＡＰ選択レジスタは、ＴＡＰ選択シフト・レジスタのコンテンツをＳＯＣ ＴＡＰ制御器１１２のＤＲを更新する段階４８中に読み出す。ＴＡＰ選択シフト・レジスタは、ＤＲをシフトする段階４４中にロードされる。ＴＡＰ選択レジスタは、適切な命令（ＴＡＰアクセス）を命令レジスタに与えることによりアクセスされることができる。
【００４１】
図４は、単一のＴＡＰ選択ブロック及びＳＪＣ＿ＭＯＤＥピンを含む制御機構を示すことに注目されたい。設けられる試験経路の構成を決定するため）要求された制御情報を与える他の要領は、本発明の範囲内に含むことができることに注目されたい。
【００４２】
例えば、ＳＪＣ＿ＭＯＤＥ信号は、外部のピンから受け取られる代わりにシステムＪＴＡＧ制御器１０８により発生されることができる。本発明の様々な実施形態に従って、選択情報は、システムＪＴＡＧ制御器１０８以外の１又はそれより多いＴＡＰに与えられることができる。
【００４３】
本発明の一実施形態に従って、制御情報は、１又はそれより多い命令レジスタの１又はそれより多い記憶空間内に格納される。競合する制御情報が与えられる場合、システム１００は、これらの競合を、所定の要領で、例えば、事前定義された優先順位に従って解決することができることに注目されたい。
【００４４】
図５は、本発明に一実施形態に従って、複数のＴＡＰ及び複数のバイパス・ロジック１２０、１７０及び１７３を含むシステム・オン・チップ１００の一部分９０′を示す。
【００４５】
図５の一部分９０′は、ＤＳＰ ＴＡＰ１２８及びプロセッサＴＡＰ１３０をバイパスすることを可能にする追加のバイパス・ロジックを有することにより、図４の一部分９０と異なる。マルチプレクサ１７２は、ＴＡＰ選択ブロック１１０からのＤＳＰ＿ＳＥＬＥＣＴ制御信号（ＤＳＰ選択制御信号）により制御され、そして試験データ出力信号ＴＤＯ＿３としてＤＳＰＴＡＰ１２８の出力又はＤＳＰバイパス・ロジック１７０の出力のいずれを与えるべきかを選択する。
【００４６】
別のマルチプレクサ１７５は、ＴＡＰ選択ブロック１１０からのＰＲＯＣＥＳＯＲ＿ＳＥＬＥＣＴ制御信号（プロセッサ選択制御信号）により制御され、そして試験データ出力信号ＴＤＯ＿４としてプロセッサＴＡＰ１３０の出力又はプロセッサ・バイパス・ロジック１７３の出力のいずれを与えるべきかを選択する。
【００４７】
図６は、本発明の一実施形態に従ってシステムを試験する方法３００を示すフロー・チャートである。
【００４８】
方法３００は、試験経路の構成を規定するステップ３１０により開始され、そこにおいて、当該試験経路は、少なくとも１つの試験アクセス・ポート及び少なくとも１つのバイパス・アクセス・ロジックのうちの少なくとも１つの構成要素を含む。当該少なくとも１つのマルチビット・バイパス・ロジックは、複数のテスト・アクセス・ポートのうちの少なくとも１つをバイパスして、試験経路の長さに影響を与える。試験経路の長さは、たとえ試験経路の構成（例えば、試験経路を形成するＴＡＰ及び／又はバイパス・ロジック）が変わる場合でも変わらないままであることが都合良い。
【００４９】
或る一定のＴＡＰ内で異なる内部経路を選択することが試験経路の長さを変える場合があることに更に注目されたい。試験経路の長さはデータ経路の代わりに命令経路を選択するとき変わり得るが、しかしこの変化は、許容されることが都合良い。
【００５０】
少なくとも１つのマルチビット・バイパス・ロジックの長さが対応のバイパスされたテスト・アクセス・ポート内の内部試験経路の長さに対応することが都合良い。
【００５１】
ステップ３１０には、試験信号を試験経路にわたって伝搬させるステップ３２０が続く。これらの信号は、試験されるシステムのＴＤＩ入力を介して与えられることができるが、しかしこれは、必ずしもそうであるわけではない。
【００５２】
本明細書で説明されたものの変化、変更及び他の実施形態が、特許請求の範囲の本発明の趣旨及び範囲から逸脱することなしに当業者により行われるであろう。従って、本発明は、前述の例示的説明により定義されるべきではなく、添付の特許請求の範囲の趣旨及び範囲により定義されるべきである。
【図面の簡単な説明】
【００５３】
【図１】図１は、従来技術のＴＡＰ及びコアの概略図である。
【図２】図２は、従来技術のＴＡＰ制御器の様々な状態を示すフロー・チャートである。
【図３】図３は、本発明の一実施形態に従ったシステム・オン・チップを示す。
【図４】図４は、本発明の一実施形態に従った複数のＴＡＰ及び単一のバイパス・ロジックを含むシステム・オン・チップの一部分を示す。
【図５】図５は、本発明の一実施形態に従った複数のＴＡＰ及び複数のバイパス・ロジックを含むシステム・オン・チップの一部分を示す。
【図６】図６は、本発明の一実施形態に従った試験方法のフロー・チャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2008520980.tif 000009
2008520980.tif 000010