(57)【要約】ＤＶＩ、Ｓ−ＡＴＡ又はＰＣＩ−Ｅｘｐｒｅｓｓのような高速Ｉ／Ｏインタフェース（６００）は、高価なテスト装置を必要とする。ループバックテストは、１つの代替方法として広く使われているが、タイミングに関係した時間関係の欠陥の補償を欠いている。制御可能な振幅（５０１）及び高精度を有する可変遅延（２０３）を用いるオンチップ・ジッタ挿入のためのシステム及び方法であって、ループバックテストの補償を改善するものを提供する。
2008521272.tif 000002
【特許請求の範囲】
【請求項１】
データビットの入力シーケンスに対して所定の遅延を発生させる可変遅延装置であって、
複数のｎ（ｎ＞１）個のフェーズを出力するマルチフェーズ・クロック発生成分と、
セレクタとを具え、
前記セレクタは、
ｉ．前記複数のｎ（ｎ＞１）個のフェーズの各々を選択又は阻止するためのビットを含むｎ個の選択ビットを出力する遅延ブロックと、
ｉｉ．前記ｎ個の選択ビットのうちの対応するビットに従って、前記複数のｎ個のフェーズの各々を阻止又は通過させるＡＮＤポートとを有し、
最大の予め選択された遅延を出力するプログラム可能な振幅選択器と、
前記予め選択された遅延を、前記セレクタの各々の阻止又は通過されたフェーズと組合わせ、前記生じた遅延を前記発生された所定の遅延として出力するＯＲポートとを
を具える可変遅延装置。
【請求項２】
前記ｎ個のフェーズの選択ビットは、前記データビットの入力シーケンスから直接生成される、請求項１に記載の装置。
【請求項３】
ｎ＝２であり、
前記マルチフェーズ・クロック発生成分は、高速クロックを有し、
前記２個のフェーズは、前記高速クロック及び前記高速クロックの反転を有する、請求項１に記載の装置。
【請求項４】
前記マルチフェーズ・クロック発生成分は、
高速クロックと、
ＤＬＬ及びＰＬＬからなるグループから選ばれたデバイスとを有し、
前記デバイスは、前記クロックに接続され、遅延を１クロック・サイクルに調整し、複数のクロックフェーズを発生する、請求項１に記載の装置。
【請求項５】
前記遅延ブロックは、ｎビットのシフトレジスタを更に有し、このレジスタにおいて、「１」ビットが前記データビットの入力シーケンスのサブセットの機能を取ることによって決定される後方向及び前方向への量だけランダムにシフトされ、下位シフトレジスタ・ビットが「１」ならば前記下位シフトレジスタ・ビットは選択を決定し、「１」でなければ阻止することを決定する、請求項１に記載の装置。
【請求項６】
前記機能は、前記データビットの入力シーケンスの２つの所定のビット（ａ、ｂ）のＸＯＲである、請求項５に記載の装置。
【請求項７】
前記データビットの入力シーケンスのサブセットはサーキュラレジスタにより与えられる、請求項５に記載の装置。
【請求項８】
前記機能は１からｎまでカウントアップされ及びｎから１までカウントダウンされる、請求項５に記載の装置。
【請求項９】
データビットの入力シーケンスに対して所定の遅延を発生する方法であって、
ａ．複数のｎ（ｎ＞１）個クロックフェーズを発生するステップと、
ｂ．ｎ個のフェーズ選択のビットを発生するステップと、
ｃ．前記発生されたｎ個のフェーズ選択ビットに基づいて、前記複数のｎ（ｎ＞１）個の発生されたフェーズの各々を通過又は阻止するステップと、
ｄ．最大の予め選択された遅延を与えるステップと、
ｅ．前記予め選択された遅延を前記通過又は阻止されたフェーズの各々と組合わせ、得られた遅延を前記発生された所定の遅延として出力するステップとを含む方法。
【請求項１０】
前記ステップｂは、前記データビットの入力シーケンスから直接に前記ｎ個のフェーズ選択ビットを生成するステップを含む、請求項９に記載の方法。
【請求項１１】
ｎ＝２であり、
前記ステップａは、高速クロック及び前記高速クロックの反転として２クロックフェーズを発生する、請求項９に記載の方法。
【請求項１２】
前記ステップａは、
高速クロックを与えるステップと、
ＤＬＬ及びＰＬＬからなるグループから選択され、前記与えられたクロックに接続されたデバイスを用いるステップとを更に含み、
前記デバイスは、
ｉ．  遅延を１クロック・サイクルに調整するステップと
ｉｉ．  複数のクロックフェーズを発生するステップとを実行する、請求項９に記載の方法。
【請求項１３】
ステップｂは、
ｂ．１  ｎビットのシフトレジスタを与え、このシフトレジスタにおいて、「１」ビットが前記データビットの入力シーケンスのサブセットの機能を取ることによって決定される後方向及び前方向への量だけランダムにシフトされ、下位シフトレジスタ・ビットが「１」ならば前記下位シフトレジスタ・ビットは選択を決定し、「１」でなければ阻止することを決定するステップを更に含む、請求項９に記載の方法。
【請求項１４】
前記機能は、前記データビットの前記入力シーケンスの２つの所定のビット（ａ、ｂ）のＸＯＲである、請求項１３に記載の方法。
【請求項１５】
前記ステップｂ．１は、
ｂ．１．１  サーキュラレジスタにより前記入力シーケンスのサブセットを与えるステップを更に含む、請求項１３に記載の方法。
【請求項１６】
前記機能は１からｎまでカウントアップされ及びｎから１までカウントダウンされる、請求項１３に記載の方法。
【請求項１７】
高速ＩＯ（ＨＳＩＯ）テスト回路へのオンチップ・ジッタ挿入のシステムであって、
高速ＩＯ（ＨＳＩＯ）テスト回路を具え、この回路は、並直変換器に動作可能に接続され、前記並直変換器に入力として並列入力テスト信号を発生するテスト信号発生器を有し、前記並直変換器は、トランスミッタの送信バッファに動作可能に接続され、前記並列入力テスト信号を直列テスト信号に並直変換し、前記直列テスト信号を前記送信バッファに入力し、前記トランスミッタとレシーバとの間に配置され、これらの間に前記直列テスト信号を送信するループバック回路と、前記レシーバによって受信される直列テスト信号から並列出力信号を与える直並変換器と、前記並列出力信号における誤りをカウントするＢＥＲカウンタとを有し、
並直変換器出力と送信バッファ入力との間に配置され、前記テスト信号に所定の量のジッタを挿入する可変遅延を具え、前記可変遅延は請求項１によって構成されているシステム。
【請求項１８】
高速ＩＯ（ＨＳＩＯ）テスト回路を具え、この回路は、並直変換器に動作可能に接続され、前記並直変換器に入力として並列入力テスト信号を発生するテスト信号発生器を有し、前記並直変換器は、トランスミッタの送信バッファに動作可能に接続され、前記並列入力テスト信号を直列テスト信号に並直変換し、前記直列テスト信号を前記送信バッファに入力し、前記トランスミッタとレシーバとの間に配置され、これらの間に前記直列テスト信号を送信するループバック回路と、前記レシーバによって受信される直列テスト信号から並列出力テスト信号を与える直並変換器と、前記並列出力信号における誤りをカウントするＢＥＲカウンタとを有し、
前記ループバック回路に挿入され、前記テスト信号に所定の量のジッタを挿入する可変遅延を具え、前記可変遅延は請求項１によって構成されているシステム。
【請求項１９】
前記ループバック回路は、ストレート・ループバックの選択を可能にする３入力マルチプレクサを具える、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、確定ジッタ及びランダムジッタの測定が可能であり、明確で制御可能なジッタを与えるオンチップ・ジッタ挿入に関するものである。
【０００２】
ＩＥＥＥ  １３９４、ＵＳＢ２．０、ＤＶＩ、Ｓ−ＡＴＡ及びＰＣＩ−Ｅｘｐｒｅｓｓのような高速シリアルＩ／Ｏ（ＨＳＩＯ）は、広く使われる相互接続方法である。その使用は急速に増大すると予想される。従来の相互接続では高速データ速度が可能でないためである。現在用いられる自動テスト装置（ＡＴＥ）は、差分、低電圧スイング及び高速の相互接続をテストする能力が非常に制限されている。高価なＡＴＥ拡張カードを利用できるが、検査器コストを増大させる他に、それらも、ロードボード開発のために、かなりの労力を増大させる。シリアルＡＴＡ（ＳＡＴＡ）及びＰＣＩ  Ｅｘｐｒｅｓｓのような高速インタフェースの近い将来の普及は、大容量デバイスの製造のための、低コストで、高い完全性テストの解決の必要性を増大させている。
【０００３】
他のテスト方法においては、トランスミッタ（Ｔｘ）からレシーバ（Ｒｘ）へのループバック方法が広く用いられ、この方法は、ＨＳＩＯ  ＢＩＳＴと呼ばれている。Ｔｘは、テストデータを送信し、Ｒｘがそのデータを受信するテストモードにおかれ、受信したデータは誤り検出用の送信データと比較される。
【０００４】
ループバックテストの既知の問題は、Ｒｘのクロック・データ・リカバリ（Ｃｌｏｃｋ−Ｄａｔａ  Ｒｅｃｏｖｅｒｙ（ＣＤＲ））部分の許容範囲である。ＣＤＲは、ジッタ及び減衰の規定量の存在下で、正しいデータを検索することができ、正しいデータは、応用例において相互接続での信号劣化を処理するために必要とされる。ジッタは、予め規定された事象が発生するときと、それが実際に発生したときとの間の時間差である。時間差は単位間隔（ＵＩ）で表され、１ＵＩは理想クロック信号のビット周期の値である。この時間差は位相変動として扱うことができる。すなわち、データ信号の理想位置を変動させる１つ（２つ以上）の信号が存在する。しかしながら、Ｔｘは、クリーンな信号を送信するので、ループバックモードにおいて、ＣＤＲはそのジッタ許容範囲に対してテストはされない。また、Ｔｘにおけるジッタの発生は、標準のループバックでテストされないであろう。ジッタ挿入なしで、システムは「安全な」領域において適切に作動し、比較的大きい異常のみが障害デバイスを検出させる。ジッタは、受信データにビット誤りを生じさせる可能性の故に重要である。ジッタは、確定ジッタ（ＤＪ）及びランダムジッタ（ＲＪ）と呼ばれる２つの成分からなる。確定ジッタは、例えば、帯域制限及び成分の相互作用によって生じる。ランダムジッタは、温度及びノイズの影響によって生じ、実際は統計的である。ランダムジッタは無限であり、一般的に、ガウスの確率密度分布がＲＪを特徴づけるために用いられる。一般的に、ビット誤り率（ＢＥＲ）は、１０−１２のオーダにあることが要求され、総ジッタ量に対して十分な事象を把握するには、１４．１σの範囲を必要とする。
【０００５】
高速Ｉ／Ｏに関連した他の問題は、ビット誤り率（ＢＥＲ）を検査するために長い測定時間を必要とすることである。多くのプロトコルにとって、指定されたＢＥＲは１０−１２であり、これは、通常の理想サンプルモーメントの範囲外の７σ（σは標準偏差である）の値を有するランダムジッタの確率から導出される値である。発生するこのようなランダム事象の妥当な確率を有することは、大量のデータ（１０−１２の数倍）を送受信することを必要とし、このことは数時間又は数日にわたるテスト時間を生じる。
【０００６】
ＢＥＲのテスト時間を減少させるために、バスタブ曲線テストを用いることができる。図１において、バスタブ曲線は、ジッタ対ＢＥＲの関係を与える。一定量のジッタの存在下で、対応するＢＥＲを正常機能のデバイスに対して予測することができる。曲線上の数点を測定し、結果を補外することは、１０−１２のＢＥＲでアイ開口部の推定を与える。
【０００７】
オフチップ・ジッタ挿入は、一般的に、ロードボード上又は自動テスト装置（ＡＴＥ）内で行われる。これら外部的な解決方法は高速信号が、ロードボード上に送信されることを必要とし、特殊なＡＴＥカードを必要とするのでコストを増大する。この外部的方法は、チップ上での信号発生及び誤りチェックを含みループバックＤｆＴを有する必要がある。さらにまた、ＩＣピンでトランスミッタＴｘ及びレシーバＲｘを分離することは、ＵＳＢ  ２．０及び他の双方向インタフェースには有効でない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明のシステム及び方法は、明確で制御可能であるジッタ挿入を埋込む方法を提供する。
【０００９】
一方、埋込まれたジッタ挿入のための既知の解決方法は、明確で制御可能なジッタの付加の可能性を与えていない。制御可能なジッタは、バスタブ曲線上に多数の点を測定することを可能にし、より良好な障害補償をもたらす。その精度は、正常な機能デバイスを誤って排除する危険性を減らし、障害デバイスを検出する能力を増大させるために必要である。
【００１０】
製造テストを合格する製品は、予め設定された使用を満たすようにを保証されなければならない。これは、製造プロセスがその許容内である場合に、製造デバイスが仕様通りであることを保証されることを仮定すると、全てのこれらの仕様をテストする必要があることを意味していない。しかし、製造プロセス自体は、重大な欠陥、軽微な欠陥及びパラメトリック異常を付加する。重大な欠陥及び軽微な欠陥は、例えば、スポット欠陥又は局部的ドーピング変更により生じる局部的異常である。製造プロセス自体がモニタされ、仕様の範囲内であると仮定されると、必要とされる全てのことは製造テストによって重大な欠陥及び軽微な欠陥を検出することである。
【００１１】
重大な欠陥の大部分及びまた軽微な欠陥の一部も、ストレート・ループバック・テストによって検出することができる。残りの欠陥の検出は、本発明のジッタ挿入システム及び方法の目的である。
【００１２】
重大な欠陥及び軽微な欠陥は、３つの原因の影響の増大の故にシステムのジッタ量を潜在的に減少させる。３つの原因は、ランダムジッタ、確定ジッタ及びオフセットである。これらの原因は各々、バスタブ曲線１００に種々の影響を有する（図１Ａ、図１Ｂを参照）。
・ランダムジッタ（ＲＪ）の増大：急勾配の部分１０１（バスタブ曲線の低いＢＥＲ領域における）は、ランダムジッタによって支配され、ガウス分布機能に従わなければならない。ランダムジッタのより小さな拡がり（σ）は、より急勾配の曲線を与える。したがって、急勾配となると予測される曲線の部分における小さな傾斜は、高レベルのランダムジッタを示す。
・確定ジッタ（ＤＪ）の増大：ＤＪが存在する場合、ＤＪは一定量のＵＩまでバスタブ曲線の上端１２０を拡げて、中心の方へ曲線を「シフトする」（図１Ｂを参照）。
・オフセット：デューティ歪みのようなサイクルタイミングオフセットの他に、静的電圧オフセットは、またサンプリングの時点に影響を及ぼし、静的タイミングオフセットに変換される。バスタブ曲線上で、これが曲線の中心へのシフトであり、ＤＪの増大したレベルに類似して、所定のＢＥＲで開口部をより小さくする。いくつかのオフセットは、バスタブのサイドに対して非対称である。
【００１３】
ＤＪレベル及びＲＪレベルは、オフセットがＤＪレベルに含まれるバスタブ曲線から推定される。推定は、よく知られた曲線適合技術を用いて行うことができる。
【００１４】
図２において、本発明は、ジッタ２０３の制御量を挿入し及び挿入されたジッタの存在下で、ＢＥＲ２０８をカウントすることにより、バスタブ曲線の位置を決定する。この方法は、ＢＥＲカウンタ２０８及びジッタ挿入回路を必要とする。好適な実施例において、ＢＥＲカウンタ２０８は、ビットシーケンス発生器及びＢＥＲカウンタ２０８を用いるループバックテスト回路に付加される。ループバック回路は高速Ｉ／Ｏ（ＨＳＩＯ）テストにすでに広く使われている。好適な実施例のジッタ挿入方法を用いて、制御された量のジッタの制御量を挿入し及びＢＥＲをカウントすることによって、バスタブ曲線上の位置の迅速な測定を実行することが可能である。
【００１５】
ジッタ挿入の３つの基本的な方法は、知られている。
（１）フェーズロックドループ（ＰＬＬ）にジッタを付加。
（２）データストリームに可変遅延を付加。
（３）ｎ番目のビットごとに一定遅延を付加。
ジッタ挿入の他に、ＣＤＲタイミングの差の評価を可能にする既知の解決方法もある。
【００１６】
第１のジッタ挿入方法（ＰＬＬにジッタを付加）と関連する問題は、ＨＳＩＯ物理レイヤ（ＰＨＹ）の多くで用いられるクロック技術に関連している。シリアルデータ用のクロックは高速デジタル論理用のクロックと同一であり、低速デジタルはＨＳＩＯクロックから導出されることが多い。さらにまた、Ｒｘクロックも、同じソースＰＬＬから導出されることが多い。全てのこれらの場合において、ＰＬＬにジッタを付加することは、不所望なジッタを残りの回路に付加し、製造テストによる正常に機能のデバイスの誤り排除を潜在的に発生する。
【００１７】
第２のジッタ挿入方法（データストリームに可変遅延を付加）は、上記の問題を発生せず、したがって、より広い用途を有する。挿入された遅延の変動の振幅は、挿入されたジッタ量に対応する。
【００１８】
第３のオプション（ｎ番目のビットごとに一定の遅延を付加）は、Ｔｘ及びＲｘクロック周波数のオフセットを扱う能力をテストすることに関し、１００ｐｐｍ（数１００ｐｐｍ）として特定されることが多い。これは、付加テストとして用いられることができるが、バスタブ曲線の測定に用いられるように、ジッタ挿入に取って代わらない。
【００１９】
好適な実施例において、ジッタは可変遅延を用いて挿入され、ジッタが供給される位置は高速部分にある。このようにして、高速クロックの導出されたバージョンによってクロックされるデジタル論理回路が、欠陥でなくテスト方法によるビット誤りを発生することを防止する。好適な実施例において、高速デジタル信号をＴｘドライバに接続するトランスミッタ内のノードは、ジッタを挿入するために用いられる。他の実施例において、トランスミッタとレシーバ・サンプラとの間の高速部分内の他のいかなるノードも、ジッタを挿入するために用いることができる。
【００２０】
以下の説明では、一例として説明であり及び制限されないものとして、本発明の十分な理解を与えるために、特定のアーキテクチャ、インタフェース、技術等のような特定の詳細を説明する、しかし、本発明をこれらの特定の詳細から離れた他の実施例において実施できることは当業者にとって明らかであろう。
【発明の効果】
【００２１】
本発明は、テスト回路にジッタを挿入するシステム及び方法を提供する。テスト回路は、例えばマルチフェーズ遅延ロックドループ（ＤＬＬ）又はフェーズロックドループ（ＰＬＬ）によって発生される明確なフェーズから導出される回路である。このようなＤＬＬ又はＰＬＬは、また広く使用されるタイプのクロック及びデータ回復と、この回路の再利用を可能にするオーバーサンプリングとに用いられる。本発明の別の態様は、挿入されたジッタの振幅の制御能力であり、それはバスタブ曲線上の多数の点の測定を可能にする。本発明のシステム及び方法は、ランダムジッタとは別に確定ジッタのレベルの測定を可能にし、このことが他のビット誤り率で順に総ジッタの計算を可能にする。
【発明を実施するための最良の形態】
【００２２】
本発明のシステム及び方法のジッタ挿入について、ループバックテストのテスト容易化（ＤｆＴ）回路２０１のためのループバックテスト構成が存在し（図２参照）、この構成は（疑似ランダム）ビットシーケンス（ＰＲＢＳ）発生器及び誤りカウンタを有する誤りチェッカを含むものとする。
【００２３】
図２に図示した第１の好適な実施例のジッタ挿入において、可変遅延２０３は並直変換出力２０２と送信バッファ入力２０４との間に付加される。第２の好適な実施例（図３参照）において、ジッタ２０３はループバック信号２０５内に挿入される。このことは、追加のマルチプレクサがジッタ挿入のためのＴｘパスに不必要であるという利点を有している。なお、ストレート・ループバック・テストにすでに必要とされるマルチプレクサは用いられている。挿入されたジッタを検査するために、信号は、Ｒｘピンで観測される。
【００２４】
本発明の別の態様において、ループバック選択マルチプレクサが３入力マルチプレクサに拡張され、必要に応じてストレート・ループバックの選択を可能にする。これは可変遅延２０３がある場合の測定値と、ない場合の測定値との比較を可能にする。しかし、ジッタ振幅が最小の振幅にプログラムされて、一定の遅延を付加する（更に以下で述べる）場合には、前記比較は厳密に必要とされない。
【００２５】
可変遅延２０３は、ＤＬＬ２０６又はＰＬＬ２０７によって発生される多数のフェーズを用いる（図４参照）。以下のセクションにおいて、マルチフェーズ・クロック発生のＤＬＬ２０６のみを説明するが、同様にＰＬＬを容易に用いることができることを当業者は理解するであろう。
【００２６】
マルチフェーズ・クロック発生タイプのＤＬＬは、オーバーサンプリングを用いるクロック・データ・リカバリ回路にも用いられる。ＤＬＬ２０６は、１つのＲｘクロック・サイクルに遅延を合わせ、３パービット（ｐｅｒ−ｂｉｔ）周期のような多数のフェーズを発生する。
【００２７】
ＤＬＬフェーズのうちの１つは、現在のビット周期に対して選択される。並直変換器２０２のビットシーケンスの出力は、ＡＮＤポートを用いて、選択されたフェーズが「０」から「１」に変化するまで阻止される。「選択遅延」ブロック４０１（図５に示される）は、フェーズを選ぶ１ビットを各々のＤＬＬ２０６のフェーズに対して発生させる。選択ビットは、ＡＮＤポート４０４を用いてフェーズを阻止又は通過させるのに用いられる。得られた阻止／通過フェーズはＯＲポート４０５において、多数のフェーズが選ばれる場合、「０」から「１」に変化する最初のフェーズが生じる（可変）遅延を支配するように組合わされる。この特性は、振幅選択に用いられる。
【００２８】
図５に示すように振幅選択シフトレジスタ５０１をプログラムすることは、ジッタ振幅を制御する。このレジスタにおける最下位ビットは、選ばれることができる最大の遅延を決定する。プログラムされた振幅より大きな遅延が選ばれる場合、両方の選択ビットはハイになり、両フェーズはＯＲポート４０５で組合わされ、最小の遅延が生じる遅延を支配する。
【００２９】
フェーズ選択は、この実施例では、シフトレジスタ５０２においてウォーキング「１」を前後にシフトすることによって行われる。アップ／ダウンの選択は、データビットの機能を用いることによって、疑似ランダム的に行われる。図５にて示した好適な実施例において、２つのデータビットのＸＯＲ機能５０３が用いられる。アップ／ダウン選択のために並直変換器レジスタ５０４の内容を用いることは、ジッタにデータ依存性を生成する。図示の実施例の実施は、（疑似）ランダムデータの内容（高速Ｉ／Ｏテストパターンに広く使われている）によって働く。この実施例において、「アップ」信号が発生されるとき、「１」はビット位置「ｎ」にとどまり、大きいフェーズジャンプを回避する。同様に、「ダウン」信号が出力されるとき、ビット位置「１」における「１」は、その位置にとどまる。これはジッタ確率分布に影響を及ぼす。選ばれている最上位及び最下位フェーズの確率がより高いためである。本発明の別の態様において、並直変換器レジスタ５０４はサーキュラであり、サーキュラは、より均一な分散ジッタを、大きいフェーズジャンプで与える。なお、選ばれた最大ジッタ振幅以外で、より高い確率を有するジッタレベルが存在する。
【００３０】
別の実施例において、アップ／ダウン・カウンタは「１」から「ｎ」まで及び「ｎ」から「１」までカウントするために用いられ、ジッタ挿入についての、この別の実施例を送信された信号のデータ内容と無関係にする。
【００３１】
アップ／ダウン・シフトの目的は、所定のビットシーケンスについて同じジッタを常に有することを回避し、選択された振幅によって分割される高速のクロック周波数を有するジッタの生成を可能にする。
【００３２】
他の態様において、アップ／ダウンシフト・レジスタは省略され、「ｎ」選択ビットはデータから直接発生する。この方法の１つの考えられる不利な点はジッタがサイクルサイクル・ジッタであり、このことはシステムを非常に悩ますことになる。これは用いたシステムに依存する。
【００３３】
２フェーズ入力（「ｎ」＝２）が用いられる更なる別の実施例において、アップ／ダウンシフト・レジスタは省略され、マルチフェーズＤＬＬ及び２フェーズが高速クロック及びその反転を用いて形成される。
【００３４】
マルチフェーズＤＬＬ（又はＰＬＬ）を用いることは、ジッタの１つの振幅を挿入することができ、ジッタの量は標準の遅延ラインと比較して非常に正確に制御できる以上の利点を有している。それは、ジッタ振幅が、データを遅延させるために用いられるフェーズを選ぶことによってプログラムされることを可能にする。
【００３５】
マルチフェーズ出力を有するＤＬＬ（又はＰＬＬ）は最大遅延が正確に１ＵＩであると言う利点を有し、それは多数のフェーズへの正確な副分割を可能にする。このようなＤＬＬ（及びＰＬＬ）も、オーバーサンプリングＣＤＲ回路用のフェーズを発生するために用いられ、これらの回路の再利用を可能にする。
【００３６】
本発明は、制御可能であるオンチップ・ジッタ挿入のシステム及び方法を提供し、このことによりＨＳＩＯデバイスのテストのコスト及び機能的有利性に寄与する。既知のジッタ挿入の解決方法と比べて、可変遅延を用いることによって一般的に用いられるループバックテスト構成へのオンチップ・ジッタ挿入は、一般的に用いられるループバックテスト構成のＨＳＩＯのＢＥＲを決定するために用いることができるバスタブ曲線タイプの測定を実行する利点を有している。
【００３７】
更に一定量のジッタが一般的に用いられるループバックテスト構成に挿入されると、本発明のシステム及び方法は１点ＢＥＲテストを実行することを可能にする。１点ＢＥＲテストのためには、付加されるジッタの量は、Ｒｘピンでの特定のジッタ許容範囲（約４０％〜６０％のＵＩ）のオーダにして、ＤＪ及び／又はＲＪの高すぎるレベルについてテストすることができるようになる。その場合、５０％ＵＩのジッタの付加は、ほとんどの場合、感応領域にループバックシステムをもたらす。その結果、妥当な期間において測定できる予測ＢＥＲを生じる。しかしながら、１点測定は、ジッタを確定ジッタ成分及びランダムジッタ成分に分解するために用いることができない。この分解は、適合曲線を低いＢＥＲまで補外できることが必要とされ、例えば特定されたＢＥＲでアイ開口部を推定するために用いられる。高すぎるＲＪレベルは、予測以上のＤＪによって補正することができ、又はその逆もできる。１点測定はこれらのジッタ成分に関する情報を与えず、したがって潜在的に正常機能デバイスを排除せず、異常機能デバイスを検出しない。
【００３８】
多数のジッタレベルが挿入されるときには、バスタブのより多くの点を測定することができ、これらの結果から、ＲＪ及びＤＪを、より正確に推定することができる。そして、その結果、より良好な障害補償が得られ、正常機能デバイスを誤って排除する危険性が少ない。
【００３９】
良好なバスタブ曲線測定のために、挿入されたジッタの量は、正確に知る必要がある。挿入されたジッタ振幅におけるいかなる誤りも、挿入されたジッタと生じるＢＥＲとの間の対数関係によるＢＥＲ中の大きいオフセットを生じる。
【００４０】
挿入されたジッタの振幅、周波数、確率分布及び振幅ステップ分解能を、定めることを必要とする。
【００４１】
最近のＨＳＩＯプロトコルにおいて、１０−１２又は良好なＢＥＲを少なくとも生じるジッタ量はアイ・ダイヤグラムの禁止領域として特定され、これは単位間隔（ＵＩ）の％で表される。例は、Ｒｘピンの０交差でのジッタ許容範囲の６０％ＵＩである。Ｒｘピンは、２５０の連続ビットにわたって測定されるＰＣＩ  Ｅｘｐｒｅｓｓで特定される（２００２年４月１７日に標準規格として承認されて、ＰＣＩ−Ｅｘｐｒｅｓｓは、既存のＰＣＩバスに対して革新的なアップグレードとなるように企図されている）。シリアルＡＴＡ、すなわちデバイス（ＳＡＴＡ又はＳ−ＡＴＡ）間のポイント対ポイント接続を形成するために用いられる最少４本のワイアを有する単一ケーブルを含むシリアルリンクについては、これは、２５０ビットにわたり６２％であり、５ビットにわたり４５．５％である。デジタル・ビジュアル・インタフェース、すなわち、アナログ信号をデジタル信号に変換し、アナログモニタ及びデジタルモニタ（ＤＶＩ）に収容するＤｉｇｉｔａｌ  Ｄｉｓｐｌａｙ  Ｗｏｒｋｉｎｇ  Ｇｒｏｕｐ（ＤＤＷＧ）によって作成されたデジタルインタフェース規格については、これは５０％である（１０−９ピクセル誤り率）。ＵＳＢ  ２．０については、これは４０％である（Ｒｘピンで推奨されるが、コネクタピンで特定の３５％である）。
【００４２】
１ＵＩまでの制御可能な振幅は、バスタブ曲線上の関連した点の測定を可能にする。ジッタ振幅におけるステップの分解能は、ＲＪ（低いＢＥＲ）によって支配される曲線の部分における少なくとも２点の測定を好ましくは可能にする。一方、できるだけ高いＢＥＲを測定して、かなりテスト時間を減少させる（ＢＥＲが低くなれば低いほど、より大きいビットが、同じ精度を達成するために必要とされる）。約１０％〜２０％ＵＩの分解能（精度ではない）は、これを可能にする。
【００４３】
挿入されたジッタの確率分布は、測定されたＢＥＲに影響を及ぼす。確率密度は、ジッタ変動信号によって決定される。例えば、正弦波変動は、方形波分布と比較して異なる確率分布を生成する。ジッタ変動が全てのテストされたデバイスについて同じ場合、測定されたＢＥＲにおける差分（ジッタ変動のタイプによる）は、テスト限界を調整することによって調べることができる。
【００４４】
図６Ａにおいて、１Ｇｂｐｓより大きいデータ速度を可能にする基本的なシリアルＨＳＩＯトランシーバＰＨＹを図示する。図６Ｂは、図６Ａの基本的なトランシーバの変形例を示す。この変形例は、ループバックテストを実行する。
・ＴＸ  ６１１を用いて、ＲＸ  ６１２を駆動し、オンチップ及びオフチップにおいて、ループを閉じることができる。
・簡単な自動テスト装置（ＡＴＥ）を可能にする。
・外部高速ＤＵＴインタフェース又はインスツルメントは、必要とされない。
すでに示したように、他の欠陥の中で、図６Ｂのテスト構成は適切なタイミングに関係した欠陥をテストしない。更に、図６Ｂの構成が与えられると、パラメトリック欠陥は、相殺することができる。
【００４５】
本発明のシステム及び方法は、製造テスト精度の改善と製造テストコストの低減との両方を、高速Ｉ／Ｏ（シリアルＡＴＡ、ＰＣＩ−Ｅｘｐｒｅｓｓ、ＵＳＢ  ２．０、Ｆｉｒｅｗｉｒｅ及びＤＶＩを含む）を用いて全ての製品に対して用いることができる。図６Ｂを参照して、パターン発生のためのテスト制御論理回路、ＢＥＲカウンタ及び送信信号と受信信号との比較を含むテスト構成を説明する。これらの構成は、オンチップで与えられる。図２及び図３に示したように、本発明の付加によって、強化されたループバックテスト構成はソフト欠陥及びパラメトリック欠陥に対してより大きな許容範囲を有することになる。
【００４６】
本発明の好適な実施例を図示及び説明したが、当業者であれば、様々な変形及び変更を行い、本発明の範囲から逸脱することなく成分を均等物で置換することができることがわかるであろう。さらに、多くの変形を行って、特定の状況に適合させることができる。特定の状況とは、例えばリクエスト及びレスポンスのフレームの成分のフォーマット変換である。本発明の教示は、その主要な範囲から逸脱することなく等価に構成することができる。したがって、本発明は本発明を実施するためのベストモードとして開示される特定の実施例に限定するものではなく、本発明は特許請求の範囲に入る全ての実施例を含むことを意図している。
【図面の簡単な説明】
【００４７】
【図１Ａ】図１Ａは、典型的なバスタブ曲線を示す図である。
【図１Ｂ】図１Ｂは、ＲＪ及びＤＪがバスタブ曲線にどのように影響を及ぼすかを示す図であり、１本の曲線（破線）は他の曲線（実線）と比較してより多くのＤＪ及びより少ないＲＪを含んでいる。
【図２】図２は、Ｔｘバッファの前に、ＢＥＲテストＤｆＴ及びジッタ挿入を有する高速ＩＯ（ＨＳＩＯ）ＰＨＹを示す図である。
【図３】図３は、ＴｘとＲｘとの間で挿入されたＢＥＲ及びＤｆＴを有する高速ＩＯ（ＨＳＩＯ）ＰＨＹを示す図である。
【図４】図４は、ジッタ挿入に用いることができる可変遅延の構造を示す図である。
【図５】図５は、可変遅延ラインの遅延選択ビット生成部を示す図であり、１フェーズに対して「選択された遅延」を発生するために用いられるＡＮＤを示す。
【図６Ａ】図６Ａは、基本的なシリアルＨＳＩＯトランシーバＰＨＹを示す図である。
【図６Ｂ】図６Ｂは、ループバックテストを実行するための図６Ａの基本的なトランシーバの変形例を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【国際調査報告】
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