(57)【要約】シングルイベントアップセット（ＳＥＵ）に強いスタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおける書き込みエラーを防止するための方法とシステムが開示されている。補償要素が、ＳＲＡＭセルのフィードバック経路に接続されている。補償要素は、ＳＲＡＭセルの能動遅延要素に発生する静電結合を相殺する働きをする。補償要素が静電結合の効果を相殺するのに十分であれば、ＳＲＡＭセルに書き込みエラーは起こらない。補償要素は、他の提案されている解決法よりも、占有するシリコン面積が小さい。
2008530718.tif 000002
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおいて、
入力と出力を有する第１インバータと、
入力と出力を有する第２インバータと、
能動遅延要素と、
補償要素と、を備えており、
前記第１インバータの前記入力は、前記第２インバータの前記出力に直接接続されており、
前記第２インバータの前記入力は、前記能動遅延要素を介して、前記第１インバータの前記出力に接続されており、
前記補償要素は、前記第２インバータの前記入力に接続されている、ＳＲＡＭセル。
【請求項２】
前記能動遅延要素と前記補償要素の内の一方は、非反転ワードラインに接続されており、前記能動遅延要素と前記補償要素の内の一方は、反転ワードラインに接続されている、請求項１に記載のＳＲＡＭセル。
【請求項３】
第１及び第２トランスミッションゲートと、
非反転ビットラインと、
反転ビットラインと、
非反転ワードラインと、
反転ワードラインと、を更に備えており、
前記第１トランスミッションゲートは、前記第１インバータの前記出力に接続されており、前記第２トランスミッションゲートは、前記第２インバータの前記出力に接続されており、
前記非反転ビットラインは、前記第１トランスミッションゲートに接続されており、
前記反転ビットラインは、前記第２トランスミッションゲートに接続されており、
前記非反転ワードラインは、前記第１及び第２トランスミッションゲートと、前記能動遅延要素と前記補償要素の内の一方と、に接続されており、
前記反転ワードラインは、前記能動遅延要素と前記補償要素の内の一方に接続されている、請求項１に記載のＳＲＡＭセル。
【請求項４】
前記能動遅延要素は、
ゲートとソースとドレインと本体を有するスイッチトランジスタと、
それぞれ正端子と負端子を有する第１及び第２ダイオードと、を備えており、
前記第１ダイオードの前記正端子は、前記スイッチトランジスタの前記本体に接続されており、前記第１ダイオードの前記負端子は、前記スイッチトランジスタの前記ドレインに接続されており、
前記第２ダイオードの前記正端子は、前記スイッチトランジスタの前記本体に接続されており、前記第２ダイオードの前記負端子は、前記スイッチトランジスタの前記ソースに接続されている、請求項１に記載のＳＲＡＭセル。
【請求項５】
前記スイッチトランジスタの前記ゲートは、非反転ワードラインに接続されている、請求項５に記載のＳＲＡＭセル。
【請求項６】
前記スイッチトランジスタの前記ゲートは、反転ワードラインに接続されている、請求項５に記載のＳＲＡＭセル。
【請求項７】
前記スイッチトランジスタは、ゲートが非反転ワードラインに接続されているエンハンスメントモードＮＭＯＳＦＥＴを備えている、請求項５に記載のＳＲＡＭセル。
【請求項８】
前記スイッチトランジスタは、ゲートが反転ワードラインに接続されているエンハンスメントモードＰＭＯＳＦＥＴを備えている、請求項５に記載のＳＲＡＭセル。
【請求項９】
前記補償要素は、第１プレートと第２プレートを有するコンデンサを備えており、前記コンデンサの前記第１プレートは、前記第２インバータの前記入力に接続されており、前記能動遅延要素と前記コンデンサの前記第２プレートの内の一方は、非反転ワードラインに接続されており、前記能動遅延要素と前記コンデンサの前記第２プレートの内の一方は、反転ワードラインに接続されている、請求項１に記載のＳＲＡＭセル。
【請求項１０】
前記補償要素は、ゲートとソースとドレインと本体を有するＭＯＳＦＥＴコンデンサを備えており、前記ＭＯＳＦＥＴコンデンサの前記ゲートは、前記第２インバータの前記入力に接続されており、前記能動遅延要素と、前記ＭＯＳＦＥＴコンデンサの前記ソース、ドレイン、及び本体の内の１つは、非反転ワードラインに接続されており、前記能動遅延要素と、前記ＭＯＳＦＥＴコンデンサの前記ソース、ドレイン、及び本体の内の１つは、反転ワードラインに接続されている、請求項１に記載のＳＲＡＭセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、半導体記憶装置に関し、より具体的には、ＳＲＡＭメモリセルに関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）の様なメモリは、通常、それぞれが１ビットの情報を記憶する複数のメモリセルを備えている。ＳＲＡＭで通常使用されているメモリセル１００を図１に示す。メモリセル１００は、６トランジスタセルであり、第１インバータ１０２と第２インバータ１０４を含んでいる。第１インバータ１０２は、ＭＯＳＦＥＴ１０６と１０８を含んでおり、第２インバータ１０４は、ＭＯＳＦＥＴ１１０と１１２を含んでいる。
【０００３】
ＭＯＳＦＥＴ１０６と１１０のソース端子は、ソースＶＳＳに接続されており、ＭＯＳＦＥＴ１０８と１１２のソース端子は、供給部ＶＤＤに接続されている。第１及び第２インバータ１０２と１０４は、交差連結されている。従って、ＭＯＳＦＥＴ１０６と１０８のゲート端子は、ＭＯＳＦＥＴ１１０と１１２のドレイン端子に接続されており、ＭＯＳＦＥＴ１１０と１１２のゲート端子は、ＭＯＳＦＥＴ１０６と１０８のドレイン端子に接続されている。
【０００４】
パスゲートとしても知られている第１トランスミッションゲート１１４は、第１ソース／ドレイン端子がＭＯＳＦＥＴ１０６、１０８のドレイン端子に接続され、第２ソース／ドレイン端子がビットラインＢＬに接続され、ゲート端子が非反転ワードラインＷＬに接続されているＭＯＳＦＥＴを含んでいる。また、第２トランスミッションゲート１１６又はパスゲート１１６は、第１ソース／ドレイン端子がＭＯＳＦＥＴ１１０と１１２のドレイン端子に接続され、第２ソース／ドレイン端子が反転ビットラインＮＢＬに接続され、ゲート端子が非反転ワードラインＷＬに接続されているＭＯＳＦＥＴを含んでいる。
【０００５】
ＳＲＡＭ内の各メモリセルは、放射線が強烈な環境に由来する高エネルギー粒子の害を受け易い。それら高エネルギー粒子は、メモリセルにその記憶状態が変化するシングルアップセットイベント（ＳＥＵ）を引き起こす。ＳＥＵは、高エネルギー粒子が、メモリセル内の所与のノードに電荷を堆積させたときに起こる。ＳＥＵが起こる電荷量の閾値は、メモリセルの臨界電荷量と呼ばれている。
【０００６】
一般には、重イオンが、ＳＥＵの主原因と考えられている。重イオンには、メモリセルノードに比較的大量の電荷を堆積させる能力がある。大量の電荷堆積によって、メモリセルノードはその元の状態から逆の状態に、一定期間、変えられてしまう。メモリセルノードが、メモリセルフィードバックループ程度の遅延よりも更に長い期間に亘って逆の状態に保持されると、メモリセルは状態が切り替わってデータは失われてしまう。
【０００７】
また、プロトンとニュートロンもＳＥＵを引き起こす。プロトンとニュートロンは、ＳＥＵを引き起こすほどの電荷をメモリセルに堆積させることは通常ないが、プロトン又はニュートロンは、ＳＲＡＭのＳｉ原子核と相互反応することがある。プロトン又はニュートロンとＳｉ原子核の間の相互反応によって、反跳重イオンとも呼ばれる二次的な高エネルギー粒子が生まれる。反跳重イオンは、Ｓｉの格子を通り抜けて移動し、メモリセルノードに到達することができる。反跳重イオンが実際にメモリセルノードに到達すれば、反跳重イオンは、或る特定の条件の下でＳＥＵを引き起こす恐れがある。
【０００８】
これまでにも、高エネルギー粒子により引き起こされるＳＥＵに対するＳＲＡＭの感受性を低くするための多くの設計技法が提案されてきた。ＳＲＡＭセルをＳＥＵに対してより強くするための１つの一般的な設計技法に、ＳＲＡＭセルの交差連結されているインバータの間に能動遅延要素を加えるという方法がある。交差接続された能動遅延要素を有するメモリセル２００を図２に示す。メモリセル２００は、第１及び第２インバータ２０２と２０４が、能動遅延要素２１８を介して交差接続されている点以外は、図１のメモリセル１００と実質的に同じである。従って、ＭＯＳＦＥＴ２０６と２０８のゲート端子は、ＭＯＳＦＥＴ２１０と２１２のドレイン端子に直接接続されており、ＭＯＳＦＥＴ２１０と２１２のゲート端子は、能動遅延要素２１８を介して、ＭＯＳＦＥＴ２０６と２０８のドレイン端子に接続されている。
【０００９】
能動遅延要素２１８は、スイッチトランジスタを含んでいる。スイッチトランジスタは、様々な形態を採ることができる。例えば、スイッチトランジスタは、シングルエンハンスメントモードＮＭＯＳＦＥＴでもよいし、或いはスイッチトランジスタは、シングルエンハンスメントモードＰＭＯＳＦＥＴでもよい。スイッチトランジスタのゲートは、ワードラインに接続されており、スイッチトランジスタは、書き込み性能を改善するために書き込み動作中はオンにされている。更に、能動遅延要素２１８は、スイッチトランジスタと並列に接続された漏洩ダイオード又は抵抗器の様な追加的なコンポーネントを含んでいてもよい。
【００１０】
能動遅延要素２１８を追加すると、インバータ２０２と２０４を通るフィードバック経路に遅延が加えられるため好都合である。フィードバック遅延が延びると、インバータ２０２と２０４のデータ状態保持トランジスタには、フィードバックが完了する前に、高エネルギー粒子が堆積させた電荷を取り除く時間が与えられる。データ状態保持トランジスタが、フィードバックが完了する前に堆積した電荷を取り除くと、ＳＥＵは回避できる。而して、能動遅延要素２１８を追加すると、メモリセルのＳＥＵに対する強さが改善される。また、能動遅延要素２１８は、動的モード時のメモリセルの書き込み時間を実質的に増加させることはない。
【００１１】
しかしながら、メモリセル２００に能動遅延要素２１８を加えることには不都合もある。一つの不都合な点は、能動遅延要素２１８に発生する静電結合が、書き込み動作時に能動遅延要素２１８を通過する書き込みデータを乱すことである。静電結合は、能動遅延要素２１８のスイッチトランジスタに発生するか、能動遅延要素２１８の漏洩ダイオードに発生する。能動遅延要素２１８の静電結合が、能動遅延要素２１８の出力における書き込みデータの電圧電位を変えてしまうに十分であれば、インバータ２０４は、その元の状態に切り替わり、書き込みエラーが起こる。
【００１２】
図３は、能動遅延要素２１８が、ゲートが非反転ワードラインＷＬに接続されたＮＭＯＳＦＥＴスイッチトランジスタを含んでいる場合、どの様にしてメモリセル２００に書き込みエラーが起こるかを説明している。図３は、ビットラインＢＬ、ワードラインＷＬ、能動遅延要素２１８の入力（ＢＩＴ）、能動遅延要素２１８の出力（ＢＩＴＩＳＯ）、及びインバータ２０４の出力（ＮＢＩＴ）について、書き込み動作中の電圧電位を示している。通常、「０」を保持しているメモリセル２００には、非反転ビットラインＢＬとワードラインＷＬの両方を「１」に上げて、反転ビットラインＮＢＬを「０」に引き下げることにより、「１」が書き込まれる。
【００１３】
「１と書き込む」動作は、図３では時間ｔ０時に初期化される。図に示すように、時間ｔ０時に、ＢＩＴは「１」に設定され、ＮＢＩＴは「０」に設定されている。その後、ＢＩＴで「１」が能動遅延要素２１８を通過すると、時間ｔ０時からｔ１時の間に、ＢＩＴＩＳＯを「０」から劣化した「１」へ移行させる。しかしながら、時間ｔ１時に、非反転ワードラインＷＬが「１」から「０」に戻ると、能動遅延要素２１８の静電結合はＢＩＴＩＳＯの電圧電位を乱す。図に示すように、能動遅延要素２１８の静電結合は、ＢＩＴＩＳＯの電圧電位を、インバータ２０４の切り替え点よりも下に落とす。その結果、書き込み動作が時間ｔ１時に完了すると、ＮＢＩＴは元の「１」に切り替わり、ＢＩＴは「０」に戻され、メモリセル２００には「１」が書き込まれない。
【００１４】
能動遅延要素２１８が、ゲートが反転ワードラインに接続されているＰＭＯＳＦＥＴスイッチトランジスタを含んでいる場合で、「０と書き込む」動作が初期化されるときに、同様の問題が起こる。また、ＳＲＡＭセルが更に拡大できるようになり、ソースＶＤＤが減少するほど、書き込みマージンが狭くなる結果として書き込みエラーが更に蔓延する。従って、能動遅延要素の静電結合により引き起こされる書き込みエラーを防止したＳＲＡＭセルが必要とされている。
【発明の開示】
【課題を解決するための手段】
【００１５】
スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを説明する。ＳＲＡＭセルは、入力と出力を有する第１インバータと、入力と出力を有する第２インバータと、能動遅延要素と、補償要素を含んでいる。ＳＲＡＭセルは、更に、第１及び第２トランスミッションゲートと、非反転ビットラインと、反転ビットラインと、非反転ワードラインと、反転ワードラインを含んでいる。
【００１６】
第１インバータの入力は、第２インバータの出力に直接接続されており、第２インバータの入力は、能動遅延要素を介して第１インバータの出力に接続されている。補償要素は、第２インバータの入力に接続されている。更に、第１トランスミッションゲートは、第１インバータの出力に接続されており、第２トランスミッションゲートは、第２インバータの出力に接続されており、非反転ビットラインは、第１トランスミッションゲートに接続されており、反転ビットラインは、第２トランスミッションゲートに接続されており、非反転ワードラインは、第１及び第２トランスミッションゲートに接続されている。また、非反転ワードラインは、能動遅延要素にも接続されており、反転ワードラインは、補償要素に接続されている。代わりのやり方では、非反転ワードラインは、補償要素にも接続されており、反転ワードラインは、能動遅延要素に接続されている。
【００１７】
能動遅延要素は、スイッチトランジスタと第１及び第２ダイオードを含んでいる。スイッチトランジスタのゲートは、非反転ワードラインに接続されていてもよいし、反転ワードラインに接続されていてもよい。例えば、スイッチトランジスタは、ゲートが非反転ワードラインに接続されているエンハンスドモードＮＭＯＳＦＥＴであってもよいし、ゲートが反転ワードラインに接続されているエンハンスドモードＰＭＯＳＦＥＴであってもよい。第１ダイオードの正端子は、スイッチトランジスタの本体に接続されており、第１ダイオードの負端子は、スイッチトランジスタのドレインに接続されている。同様に、第２ダイオードの正端子は、スイッチトランジスタの本体に接続されており、第２ダイオードの負端子は、スイッチトランジスタのソースに接続されている。
【００１８】
補償要素は、コンデンサである。コンデンサの第１プレートは、第２インバータの入力に接続されており、コンデンサの第２プレートは、能動遅延要素の接続次第で、反転ワードラインか非反転ワードラインの何れかに接続されている。例えば、能動遅延要素が非反転ワードラインに接続されていれば、コンデンサの第２プレートは反転ワードラインに接続されている。代わりに、能動遅延要素が反転ワードラインに接続されていれば、第２コンデンサは、非反転ワードラインに接続されている。
【００１９】
より具体的には、補償要素は、ＭＯＳＦＥＴコンデンサである。ＭＯＳＦＥＴコンデンサのゲートは、第２インバータの入力に接続されており、ＭＯＳＦＥＴコンデンサのソース、ドレイン、及び本体は、能動遅延要素の接続次第で、反転ワードラインか非反転ワードラインの何れかに接続されている。例えば、能動遅延要素が非反転ワードラインに接続されていれば、ＭＯＳＦＥＴコンデンサのソース、ドレイン、及び本体は、反転ワードラインに接続されている。代わりに、能動遅延要素が反転ワードラインに接続されていれば、ＭＯＳＦＥＴコンデンサのソース、ドレイン、及び本体は、非反転ワードラインに接続されている。
【００２０】
上で説明したＳＲＡＭセルの１つの好都合な点は、ＳＲＡＭセルの補償要素が静電結合を相殺する働きをするので、能動遅延要素の静電結合により引き起こされる書き込みエラーを防止できることである。上で説明したＳＲＡＭセルのもう１つの好都合な点は、補償要素が面積損失を最小化するように設計されているので、能動遅延要素の静電結合により引き起こされる書き込みエラーを防止するために提案されている他の解決法よりも、補償要素の占めるシリコン面積が小さくて済むことである。
【発明を実施するための最良の形態】
【００２１】
上記及びこの他の態様並びに利点は、当業者には、適宜添付図面を参照しながら以下の詳細な説明を読んで頂ければ明らかとなるであろう。また、上記要約は一例に過ぎず、特許請求の範囲に定義する本発明の範囲を限定するものではないものと理解されたい。
【００２２】
これより、添付図面に関連付けながら、現時点で好適な実施形態を説明するが、図中、同様の要素には同じ符号を付して示している。
本発明の実施形態によるメモリセル４００を図４に示す。メモリセル４００は、第１インバータ４０２と、第２インバータ４０４と、能動遅延要素４０６と、補償要素４０８を含んでいる。インバータ４０２と４０４は、交差連結されている。従って、第２インバータ４０４の出力は、第１インバータ４０２の入力に直接接続され、第１インバータ４０２の出力は、能動遅延要素４０６を介して第２インバータ４０６の入力に接続されている。また、補償要素４０８は、第２インバータ４０４の入力に接続されている。補償要素４０８は、下で説明するように、メモリセル４００の書き込みエラーを防止する働きをする。
【００２３】
本発明の或る実施形態によるメモリセル５００の相補的金属酸化物半導体（ＣＭＯＳ）実装を図５に示す。メモリセル５００は、第１インバータ５０２と、第２インバータ５０４と、能動遅延要素５１８と、補償要素５２０を含んでいる。更に、メモリセル５００は、更に、第１トランスミッションゲート５１４と、第２トランスミッションゲート５１６と、非反転ビットラインＢＬと、反転ビットラインＮＢＬと、非反転ワードラインＷＬと、反転ワードラインＮＷＬを含んでいる。
【００２４】
第１インバータ５０２は、ＭＯＳＦＥＴ５０６と５０８を含んでおり、第２インバータ５０４は、ＭＯＳＦＥＴ５１０と５１２を含んでいる。ＭＯＳＦＥＴ５０６と５１０のソース端子は、ソースＶＳＳに接続されており、ＭＯＳＦＥＴ５０８と５１２のソース端子は、供給部ＶＤＤに接続されている。第１及び第２インバータ５０２と５０４は、交差連結されている。従って、ＭＯＳＦＥＴ５０６と５０８のゲート端子は、ＭＯＳＦＥＴ５１０と５１２のドレイン端子に直接接続されており、ＭＯＳＦＥＴ５１０と５１２のゲート端子は、能動遅延要素５１８を介してＭＯＳＦＥＴ５０６と５０８のドレイン端子に接続されている。
【００２５】
補償要素５２０は、第２インバータ５０４の入力に接続されている。従って、補償要素５２０は、ＭＯＳＦＥＴ５１０と５１２のゲート端子に接続されている。また、下で説明するが、能動遅延要素５１８と補償要素５２０の内の一方は、非反転ワードラインＷＬに接続されており、能動遅延要素５１８と補償要素５２０の内の一方は、反転ワードラインＮＷＬに接続されている。
【００２６】
パスゲートとしても知られている第１トランスミッションゲート５１４は、第１ソース／ドレイン端子がＭＯＳＦＥＴ５０６と５０８のドレイン端子に接続され、第２ソース／ドレイン端子がビットラインＢＬに接続され、ゲート端子が非反転ワードラインＷＬに接続されているＭＯＳＦＥＴを含んでいる。また、第２トランスミッションゲート５１６又はパスゲートは、第１ソース／ドレイン端子がＭＯＳＦＥＴ５１０と５１２のドレイン端子に接続され、第２ソース／ドレイン端子が反転ビットラインＮＢＬに接続され、ゲート端子が非反転ワードラインＷＬに接続されているＭＯＳＦＥＴを含んでいる。
【００２７】
能動遅延要素５１８は、スイッチトランジスタ５２２と、２つの漏洩ダイオード５２４と５２６を含んでいる。スイッチトランジスタ５２２のゲートは、非反転ワードラインＷＬに接続されているか、反転ワードラインＮＷＬに接続されている。例えば、スイッチトランジスタ５２２は、ゲートが非反転ワードラインＷＬに接続されているシングルエンハンスメントモードＮＭＯＳＦＥＴである。代わりに、スイッチトランジスタ５２２は、ゲートが反転ワードラインＮＷＬに接続されているシングルエンハンスメントモードＰＭＯＳＦＥＴであってもよい。他のスイッチトランジスタ５２２でも使用可能である。２つの漏洩ダイオード５２４と５２６を背中合わせに接続して、スイッチトランジスタ５２２と並列に設置するのが望ましい。従って、第１ダイオード５２４は、スイッチトランジスタ５２２の本体とドレインの間に接続され、第２ダイオード５２６は、スイッチトランジスタ５２２の本体とソースの間に接続されている。
【００２８】
図５に示すように、スイッチトランジスタ５２２は、ゲートが非反転ワードラインＷＬに接続されているエンハンスメントモードＮＭＯＳＦＥＴである。この構成では、非反転ワードラインＷＬが低いときには、スイッチトランジスタ５２２を通るコンダクタンスは無く、メモリセル５００の状態変化は、ダイオード５２４とダイオード５２６を通らねばならない。従って、先に説明したように、高エネルギー粒子の堆積した電荷は、メモリセルの状態が変化する前に取り除かれ、メモリセル５００のＳＥＵに対する感受性は低下する。代わりに、ワードラインＷＬが高いときには、スイッチトランジスタ５２２は、ダイオード５２４と５２６を短絡して、メモリセル５００の状態変化は、スイッチトランジスタ５２２の低インピーダンスを通過する。能動遅延要素５１８は、スイッチトランジスタ５２２が、ゲートが反転ワードラインＮＷＬに接続されているエンハンスメントＰＭＯＳＦＥＴである場合は、実質的に同じように機能する。従って、能動遅延要素５１８は、メモリセル５００の書き込み時間を実質的に増加させることはない。
【００２９】
補償要素５２０はコンデンサである。コンデンサの第１プレートは、ＭＯＳＦＥＴ５１０と５１２のゲート端子に接続されており、コンデンサの第２プレートは、能動遅延要素５１８のスイッチトランジスタ５２２の接続次第で、反転ワードラインＮＷＬか非反転ワードラインＷＬの何れかに接続されている。例えば、スイッチトランジスタ５２２のゲートが非反転ワードラインＷＬに接続されていれば、コンデンサの第２プレートは反転ワードラインＮＷＬに接続されている。代わりに、スイッチトランジスタ５２２のゲートが反転ワードラインＮＷＬに接続されていれば、第２コンデンサは非反転ワードラインＷＬに接続されている。
【００３０】
更に具体的には、図５に示すように、補償要素５２０はＭＯＳＦＥＴコンデンサである。ＭＯＳＦＥＴコンデンサのゲートは、ＭＯＳＦＥＴ５１０と５１２のゲート端子に接続されており、ＭＯＳＦＥＴコンデンサのソース、ドレイン、及び本体は、能動遅延要素５１８のスイッチトランジスタ５２２の接続次第で、反転ワードラインか非反転ワードラインの何れかに接続されている。例えば、スイッチトランジスタ５２２のゲートが非反転ワードラインＷＬに接続されていれば、ＭＯＳＦＥＴコンデンサのソース、ドレイン、及び本体は、反転ワードラインＮＷＬに接続されている。代わりに、スイッチトランジスタ５２２のゲートが反転ワードラインＮＷＬに接続されていれば、ＭＯＳＦＥＴコンデンサのソース、ドレイン、及び本体は、非反転ワードワインＷＬに接続されている。
【００３１】
補償要素５２０を追加すると、補償要素５２０がメモリセル５００の書き込みエラーを防止する働きをするので好都合である。先に説明したように、能動遅延要素５１８に発生する静電結合は書き込みエラーを引き起こす。例えば、能動遅延要素５１８のスイッチトランジスタ５２２が、図５に示すエンハンスメント型ＮＭＯＳＦＥＴである場合は、ＮＭＯＳＦＥＴのゲートは非反転書き込みラインＷＬに接続されており、ＮＭＯＳＦＥＴの入力は第１インバータ５０２の出力に接続されており、ＮＭＯＳＦＥＴの出力は第２インバータ５０４の入力に接続されている。従って、「１と書き込む」動作が初期化されるとき、非反転ワードワインＷＬと非反転ビットラインＢＬは「１」に移行し、反転ビットラインＮＢＬは「０」に移行して、ＮＭＯＳＦＥＴのゲートと入力が「１」にされる。その後程なくして、ＮＭＯＳＦＥＴの入力の「１」は、ＮＭＯＳＦＥＴを通過して、ＮＭＯＳＦＥＴの出力を「０」から劣化した「１」に移行させる。その後、書き込み動作が完了すると、ワードラインＷＬは「１」から「０」に戻り、ＮＭＯＳＦＥＴのゲートを「０」に戻す。すると、ＮＭＯＳＦＥＴに亘る静電結合が、ＮＭＯＳＦＥＴの出力と第２インバータ５０４の入力の電圧電位を低下させる。第２インバータ５０４の入力の電圧電位が第２インバータ５０４の切り替え点より下に降下すると、メモリセル５００に書き込みエラーが起こる。
【００３２】
しかしながら、補償要素５２０は、能動遅延要素５１８の静電結合を相殺することにより、書き込みエラーを防止する。例えば、補償要素５２０が、図５に示すＭＯＳＦＥＴコンデンサである場合は、ＭＯＳＦＥＴコンデンサのゲートは第２インバータ５０４の入力に接続されており、ＭＯＳＦＥＴコンデンサのドレイン、ソース、及び本体は、反転ワードラインＮＷＬに接続されている。従って、メモリセル５００で書き込み動作が完了すると、反転ワードラインＮＷＬは、「０」から「１」に戻り、ＭＯＳＦＥＴコンデンサのドレイン、ソース、及び本体を「１」に移行させる。すると、ＭＯＳＦＥＴコンデンサに亘る静電結合が、ＭＯＳＦＥＴコンデンサのゲートと第２インバータ５０４の入力の電圧電位を上昇させる。ＭＯＳＦＥＴコンデンサにより引き起こされた、第２インバータ５０４の入力の上昇した電圧電位が、ＭＯＳＦＥＴスイッチトランジスタ５２２の静電結合により引き起こされた低下した電圧電位を相殺する。その結果、補償要素５２０は、書き込みエラーを防止する。
【００３３】
補償要素５２０は、更に、スイッチトランジスタ５２２がエンハンスメント型ＰＭＯＳＦＥＴである場合、メモリセル５００の書き込みエラーを防止する。この例では、補償要素５２０は、やはりＭＯＳＦＥＴコンデンサであるが、ＭＯＳＦＥＴコンデンサのドレイン、ソース、及び本体は、今回は、ＰＭＯＳＦＥＴスイッチトランジスタ５２２のゲートが反転書き込みラインＮＷＬに接続されているため、非反転ワードラインＷＬに接続されている。従って、メモリセル５００で「０を書き込む」動作が完了するとき、ＰＭＯＳＦＥＴスイッチトランジスタ５２２の静電結合は、第２インバータ５０４の入力の電圧電位を上昇させ、ＭＯＳＦＥＴコンデンサは、第２インバータ５０４の入力の電圧電位を低下させる。ＭＯＳＦＥＴコンデンサにより引き起こされた電圧電位の低下が、ＰＭＯＳＦＥＴスイッチトランジスタ５２２の静電結合により引き起こされた電圧電位の上昇を相殺するのに十分であれば、書き込みエラーは防止される。
【００３４】
補償要素５２０を追加すると、能動遅延要素５１８の静電結合により引き起こされる書き込みエラーを防止するために提案された他の解決法よりも、補償要素５２０が占めるシリコン面積が小さくて済むことからも好都合である。例えば、補償要素５２０は、能動遅延要素５１８に亘って追加されるフルトランスミッションゲートよりも、占有するシリコン面積が実質的に小さい。また、補償要素５２０を有するメモリセル５００は、シリコン面積損失を最小限にするように設計されている。
【００３５】
図示の実施形態は、一例に過ぎず、本発明の範囲を限定するものではないと理解されたい。特許請求の範囲は、その効果への記載がない限り、説明する配列及び要素に限定されるものとして読まれるべきではない。従って、特許請求の範囲並びにその等価物の範囲と精神に当てはまる全ての実施形態を、本発明として特許請求の対象とする。
【図面の簡単な説明】
【００３６】
【図１】第１の先行技術によるメモリセルの概略配線図である。
【図２】第２の先行技術によるメモリセルの概略配線図である。
【図３】図２に示すメモリセルの書き込み動作時の電圧電位のグラフである。
【図４】本発明の或る実施形態よるメモリセルの概略配線図である。
【図５】本発明の或る実施形態によるメモリセルの相補型金属酸化物半導体（ＣＭＯＳ）実装の概略配線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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