(57)【要約】【課題】  カソードセル設計を提供することである。【解決手段】  ｎ型第３の層（８）によって囲まれたｐチャネルウェル領域（６）を具備しているアクティブセル（５）を有するｎチャネル絶縁ゲート半導体デバイス。このデバイスは、増強された安全動作を可能とするアクティブ半導体セル（５）の外側でチャネルウェル領域（６）に隣接して形成された付加的なウェル領域（１１）を更に備えている。アクティブセル（５）の外側の付加的なウェル領域（１１）は、セルピッチ、すなわちセル間隔のためのデザインルールおよび、セルの間のホールドレナージに関して、アクティブセル設計に影響を及ぼさない。それ故、低いオン状態損失のためのエミッタ側で最適キャリアプロファイルをもたらす。【選択図】
2008543031.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の、上部側（２１）を有する第１の層（２）と、前記上部側（２１）に形成され、アクティブ半導体セル（５）を有する絶縁ゲート電極（４）を有する絶縁ゲート半導体デバイス（１）であって：
−  前記第１の層（２）の部分と、
−  第２の導電型のチャネルウェル領域（６）と、
−  前記第１の層（２）より高いドーピング密度を有する前記第１の導電型のソース領域（７）と、
−  前記第１の層（２）より高ドーピング密度を有する前記第１の導電型の第３の層（８）と、
−  前記上部側（２１）に形成され、ソース領域（７）と、チャネルウェル領域（６）とにコンタクトするエミッター電極（９）と、を具備し、
前記チャネルウェル領域（６）、前記ソース領域（７）、および前記第３の層（８）は、前記第１の層（２）内に形成され、前記上部側（２１）に隣接し、
前記第３の層（８）は、前記チャネルウェル領域（６）と、前記第１の層（２）とを少なくとも部分的に分離し、
前記半導体デバイス（１）は、前記第１の層（２）内に前記アクティブ半導体セル（５）の外側で前記チャネルウェル領域（６）に隣接して形成された前記第２の導電型の付加的なウェル領域（１１）を更に具備し、
前記付加的なウェル領域（１１）は、前記エミッター電極（９）に前記チャネルウェル領域（６）を介して電気的に接続され、
ゲート電極（４）またはソース領域（７）が前記付加的なウェル領域（１１）より上に形成されている場合には、導電チャネルが形成されないために、前記ゲート電極（４）だけ、または前記ソース領域（７）だけが、前記付加的なウェル領域（１１）より上に形成され、前記ソース領域（７）と一緒に前記ゲート電極（４）が形成されず、
前記付加的なウェル領域（１１）は、次の特徴のうちの少なくとも１つを有することを特徴とする：
−  前記チャネルウェル領域（６）より高ドーピング密度を有する前記付加的なウェル領域（１１）、または
−  前記第１の層（２）と、前記チャネルウェル領域（６）との間の接合より深い前記第１の層（２）と、前記付加的なウェル領域（１１）との間の接合を有する半導体デバイス（１）。
【請求項２】
前記半導体デバイス（１）は、前記第１の層（２）と、前記チャネルウェル領域（６）との間の接合より深い前記第１の層（２）と、前記付加的なウェル領域（１１）との間の接合を有することを特徴とする請求項１に記載の半導体デバイス（１）。
【請求項３】
前記半導体デバイスの全エリアに対する前記半導体デバイス（１）の全ての前記付加的なウェル領域（１１）の全面積の比率は、０．０１から０．１０までの範囲であることを特徴とする請求項１又は２に記載の半導体デバイス（１）。
【請求項４】
前記チャネルウェル領域（６）は、５から２００まで範囲とする、ストライプの幅によって割られた前記ストライプの長さとして規定されるアスペクト比を有する前記ストライプの形状を有し、
前記半導体デバイス（１）内の全てのチャネルウェル領域（６）は、互いに並列して配置され、
前記付加的なウェル領域（１１）は、前記チャネルウェル領域（６）の長い側と直角をなして位置合わせされることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体デバイス（１）。
【請求項５】
前記付加的なウェル領域（１１）は、ストライプの形状を有し、互いに並列して配置され、
前記付加的なウェル領域（１１）は、２〜２００マイクロメートルの範囲の幅を有し、
前記付加的なウェル領域（１１）は、５０〜２０００マイクロメートル離れて間隔を置かれることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体デバイス（１）。
【請求項６】
前記付加的なウェル領域（１１）は、ストライプの形状を有し、互いに並列して配置され、
前記付加的なウェル領域（１１）は、前記チャネルウェル領域（６）に位置づけられた電気的伝導コンタクトを介して前記エミッター電極（９）に電気的に接続されることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体デバイス（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高圧パワー半導体素子の分野に関する。それは、独立クレームの前文に係るパワー絶縁ゲート半導体デバイスに関する。
【背景技術】
【０００２】
パワー半導体素子の安全動作領域（ｓａｆｅ  ｏｐｅｒａｔｉｎｇ  ａｒｅａ：ＳＯＡ）は、さまざまな制約を受ける、デバイスの最大使用可能電圧、および、電流限界のグラフィック表現（ｇｒａｐｈｉｃａｌ  ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）である。順方向バイアス安全動作領域（ＦＢＳＯＡ）、および、逆バイアス安全動作領域（ＲＢＳＯＡ）は、それぞれ、順方向バイアスをかけられ、または逆方向バイアスをかけられるゲート−エミッタを有するデバイスＳＯＡを表す。
【０００３】
高圧デバイスのために、ＲＢＳＯＡは、低ｎ−ベースドーピングレベル、および、関連したダイナミックアバランシェ（ｄｙｎａｍｉｃ  ａｖａｌａｎｃｈｅ）のために、より臨界になる。そして、それは低い電流密度で起こる。また、このようなデバイスは、テスト、および、動作の間、高直流リンク電圧で、非常に、より苛酷なＳＯＡ条件を経験する。
【０００４】
標準のプレーナー絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）カソードセル設計は、ｎ＋ソース領域のラッチアップ不感域（ｌａｔｃｈ−ｕｐ  ｉｍｍｕｎｉｔｙ）を増加させることによって、高ＳＯＡに対して通常設計されている。高圧ＩＧＢＴｓのために、これは、アクティブセル領域に高くドーピングされたｐ＋ウェル領域の追加によって、通常達成された。しかしながら、特に２０００Ｖから８０００Ｖまでの範囲の定格を有するＩＧＢＴｓを設計するときに、前述の標準のアプローチがＳＯＡ要件を満たさないことは、周知である。加えて、付加的なｐ＋ウェル領域を用いて改良された安全動作領域と、高圧ＩＧＢＴに対する減少されたオン状態損失との間に設計トレードオフが、ある。
【０００５】
ＵＳ６，０２５，６２２は、アクティブセル領域のこのようなｐ＋ウェル領域を有するＭＯＳＦＥＴを示す。その上、ｐ＋ガードリングは、ゲート電極の下のベース層、ソース層、および、高レジスタンス領域周辺の領域を囲む。これらのｐ＋ガードリングは、ソース電極に対するコンタクトを有さず、フローティングである。それらが、高耐電圧を保証するために、接合ターミネーションとして使われる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＥＰ０  ８３７  ５０８Ａ２にて記載されているように、低いオン状態損失を有するプレーナＩＧＢＴに対して、ｐドーピングされたチャネルウェル領域は、ホールバリア領域としての働きをするｎタイプ層によって囲まれる。これは、デバイスターンオフの間、ラッチアップ電流を増加させる。しかしながら、２０００Ｖを上回る定格を有する高圧ＩＧＢＴｓのために、このようなＩＧＢＴは、十分にＳＯＡ能力を増加させるために効果的であるとは、示されなかった。このようなＩＧＢＴプレーナセルレイアウト、および、断面設計は、図１に示される。
【課題を解決するための手段】
【０００７】
増加されたＳＯＡ（安全動作領域）、および、低いオン状態損失を有する初めに言及された種類のパワー絶縁ゲート半導体デバイスを提供することは、本発明の目的である。
【０００８】
この目的は、独立クレームに係るＩＧＢＴによって達成される。
【０００９】
本発明に係る絶縁ゲート半導体デバイスは、上部側で第１の導電型の第１の層を具備する。絶縁ゲート電極は、上部側に形成される。アクティブ半導体セルを備えている半導体デバイスは、更に以下を含む。
【００１０】
−  第１の層の部品、および、
−  第２の導電型のチャネルウェル領域、
−  前記第１の層より高いドーピング密度を有する第１の導電型のソース領域、
−  ドーピング密度を第１の層より高く、および、ソース領域のドーピング密度より低くしている第１の導電型の第３の層、および、
−  上部側に形成され、および、ソース領域、および、チャネルウェル領域にコンタクトするエミッター電極。
【００１１】
チャネルウェル領域、ソース領域、および、第３の層は、上部側に隣接する第１の層中に形成される。第３の層は、少なくとも部分的にチャネルウェル領域、および、第１の層を分離する。
【００１２】
次の特徴の少なくとも１つまたはそれのいかなる組合せは、以下に適用する：
−  半導体デバイスは、第１の層中でアクティブ半分導体セルの外側でチャネルウェル領域に隣接して形成される第２の導電型の付加的なウェル領域を更に備え、前記付加的なウェル領域は、チャネルウェル領域より高ドーピング濃度を有し、前記付加的なウェル領域は、エミッター電極に前記チャネルウェル領域を介して電気的に接続されている。付加的なウェル領域より上に形成されているゲート電極またはソース領域の場合には、それで、導電チャネルが形成されないために、前記ゲート電極だけ、または前記ソース領域だけは、付加的なウェル領域より上に形成され、前記ソース領域と一緒に前記ゲート電極は形成されない、または、
−  半導体デバイスは、第１の層と、付加的なウェル領域との間の接合を有し、それは、第１の層と、チャネルウェル領域との間の接合より深く、半導体デバイスより高ドーピング濃度を有する付加的なウェル領域の代わりである。
【００１３】
好ましい実施態様では、チャネルウェル領域より高ドーピング密度を有する第２の導電型の領域がアクティブセルに配置されず、したがって、オン状態損失は、減少する。
【００１４】
本発明に係る絶縁ゲート半導体デバイスの第３の層は、ホールバリア領域を提供することによって低いホールドレイン効果を有することによって、オン状態損失を減少する。第３の層のホールバリア効果は、また、アクティブセル領域のセルラッチアップ不感域を増加させる。付加的なウェル領域は、アクティブセル周囲から離れてアバランシェポイントを提供し、および、ホールに対する他の経路を臨界の（ｃｒｉｔｉｃａｌ）ソース領域から離れて提供される。付加的なウェル領域は、セルピッチ、すなわちアクティブセルの間の距離に対する、および、セルの間のホールドレナージ（ｈｏｌｅ  ｄｒａｉｎａｇｅ）に対するデザインルールに関してアクティブセル設計に影響を及ぼさず、それゆえに、低いオン状態損失を有するエミッタ側で最適キャリアプロファイルをもたらす。
【００１５】
本発明による利点は、更に、従属クレームから明瞭である。
【発明を実施するための最良の形態】
【００１６】
本発明の内容は、添付の図面を参照し次の文章において更に詳細に説明される。
【００１７】
図１の上部部分は、ＩＧＢＴデバイスの簡略化された平面図を示し、下部部分は、破線に沿って切断された断面図を示す。絶縁ゲート半導体デバイス１は、第１の（ｎ−）型層２と第２のｐ型層３を備えている。第１の層２は、上部側２１を有し、上部側２１に対し対向する側にて第２の層３に接続される。第２の層３は、下部側３１を有し、下部側３１に対向する側にて前記第１の層２に接続される。上部側２１にて、ゲート電極４は、絶縁層４１内に埋められる。半導体デバイス１においてアクティブ半導体セル５が形成され、以下を含む：
−  前記第１および第２の層２、および、３の部分、
−  ｐ型チャネルウェル領域６、
−  前記第１の層２より高いドーピング密度を有する（ｎ＋）型ソース領域７、
−  前記第１の層２より高いドーピング密度を有し、ソース領域のドーピング密度より低い第３のｎ型層８、
−  前記上部側２１に形成され、ソース領域７およびチャネルウェル領域６にコンタクトするエミッター電極９、および、
−  前記下部側３１に形成され、前記第２の層３のコンタクトするコレクター電極１０。
【００１８】
チャネルウェル領域６、ソース領域７、および、第３の層８は、前記上部側２１に隣接する前記第１の層２中で形成され、この第３の層８は、チャネルウェル領域６を分離し、および、第１の層２の部分を残す。
【００１９】
２つの主電極、エミッター電極９、および、コレクター電極１０は、導電材料、例えばＡｌＳｉでできており、それらは、それぞれ、上部側２１上の第１の層２、または下部側３１上の第２の層３にコンタクトする。ゲート電極４は、導電材料、例えばポリシリコンを具備し、それらは、第１の層２、チャネルウェル領域６、および、第３の層８から、絶縁層４１、例えば低温酸化物（ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ−ｏｘｉｄｅ）によって、分離される。少なくとも部分的にチャネルウェル領域６より上に形成される、ゲート電極４、および、ソース領域７によって、導電チャネルは、第１の層２と、第３の層８と、ソース領域７からエミッター電極９までとの間に形成される。ゲート電極４、および、ソース領域７は、可能であるが、重複することを要しない。
【００２０】
次の図２〜図７は、ｎ型第１の層２を有する発明のｎチャネルＩＧＢＴを示す。本発明を絶縁ゲート電界効果トランジスタ（例えばＩＧＢＴｓの場合ｐ第２の層３の代わりにｎ型第２の層３を有するＭＯＳＦＥＴ）のような他の絶縁ゲート半導体デバイスに適用することは、可能である。さらにまた、本発明をｐ型第１の層を有するｐチャネル絶縁ゲート半導体に適用することも、可能である。しかし、その場合、全ての層の導電型は逆にされる。さらに、ＩＧＢＴｓの場合、本発明は、それらが、図２〜図７に示されるように、ノンパンチスルー（ｎｏｎ−ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）ＩＧＢＴｓに適用されることができるだけでなく、第１の層２と、第２の層３との間の（ｎ＋）型バッファ層を有するパンチスルー（ｐｕｎｃｈ―ｔｈｒｏｕｇｈ）ＩＧＢＴｓにも適用される。そこにおいてバッファ層は第１の層２より高ドーピング密度を有する。
【００２１】
図２は、発明の絶縁ゲート半導体デバイスおよびの第１の実施形態、および、破線に沿って切り取られる半導体デバイスを通る断面を示す。明らかに、図２の下部の左の半分に示される発明のＩＧＢＴのアクティブ断面は、図１に示される標準のＩＧＢＴデザインに類似している。
【００２２】
図２の右半部の破線に沿った切断の断面図は、しかしながら、前記第１の層２の中でアクティブ半導体セル５の外側でチャネルウェル領域６に隣接して形成される新しく導入された付加的な（ｐ＋）型ウェル領域１１を示す。付加的なウェル領域１１は、チャネルウェル領域６より高ドーピング密度を有し、それらはエミッター電極９に前記チャネルウェル領域６を介して電気的に接続される。付加的なウェル領域１１より上に形成されているゲート電極４またはソース領域７の場合には、それで、導電チャネルが形成されないために、前記ゲート電極４だけまたは前記ソース領域７だけは、付加的なウェル領域１１より上に形成されるが、前記ソース領域７と一緒に前記ゲート電極４は形成されない。つまり付加的なウェル領域１１より上には、ゲート電極４またはソース領域７が形成されるのであって、それら双方ともに形成されることはできない。図２において、実施例は、ゲート電極４が付加的なウェル領域１１より上に形成されて示されるが、しかし、ソース領域７は付加的なウェル領域１１より上には形成されない。図２において、ソース領域７は、付加的なウェル領域１１に対して横方向に配置される。
【００２３】
別の形態として、付加的なウェル領域１１より上に、ソース領域７だけが形成されることも、また、可能である。しかし、その場合、ゲート電極７は、付加的なウェル領域１１より上に形成されることができない。さらに変形例において、ゲート電極４もソース領域７も、付加的なウェル領域１１より上に形成されない。全てのケースにおいて、付加的なウェル領域１１を介して導電チャネルが形成されるというわけではなく、このような実施形態の付加的なウェル領域１１は、エミッター電極９にアクティブセル５の端部部分でｐ型チャネルウェル領域６を介して接続されるだけである。
【００２４】
これは、標準のＩＧＢＴデザイン、および、低いオン状態損失に関する電気的な性能に影響を及ぼすことなく、付加的なウェル領域１１と、チャネルウェル領域６との間の最適な接触をもたらす。ストライプの形成を有するチャネルウェル領域６の場合には、付加的なウェル領域１１は、チャネルウェル領域６のより短い側の端部部分に配置される。増加するオン状態損失に関していかなる欠点も有さずに、これらの付加的なウェル領域１１は、内部に配置されたアバランシェポイントを提供することによるアバランシェ電界効果、および、ホールに対して追加の経路を提供することによるホールドレイン効果を増強する。付加的なウェル領域１１がアクティブセル５の端部部分に配置されるように、それらは、ａ）セルピッチ（２つのアクティブセルの間の距離）、および、ｂ）セルの間のホールドレナージに関して、アクティブセル設計に効果的ではない。それゆえに、低いオン状態損失のためのエミッタ側で最適キャリアプロファイルをもたらす。
【００２５】
この動作原理は、以下の通りに説明されることができる：ＩＧＢＴのターンオフ能力の実質的な増加は、主アクティブセルのターンオフの間、なだれ電流の低下によって達成され、したがって、非常により高い電流、および、パワーレベルで、臨界のラッチアップ条件に到達する。
【００２６】
発明の半導体デバイスの更なる実施形態において、チャネルウェル領域がアクティブセルに配置されるより高ドーピング密度を有する第２の導電型の領域でなく、したがって、オン状態損失の増加を回避する。
【００２７】
発明のＩＧＢＴの更なる実施形態において、第１の層２が一般的に６００Ｖの電圧に対して約３０μｍの厚さ、および、約２×１０１４原子／ｃｍ３のドーピング密度を有すること、８０００Ｖの電圧に対して７００μｍまで上昇する厚さ、および、１×１０１２原子／ｃｍ３未満まで低下するドーピング密度を有する。第３の層８は、１〜５μｍの厚さ、および、１×１０１４から１×１０１７原子／ｃｍ３までの範囲のドーピング密度を有する。ソース領域７は、０．１〜５μｍの厚さ、および、１×１０１８原子／ｃｍ３より高いドーピング密度を有する。チャネルウェル領域６は、０．５〜５μｍの厚さ、および、１×１０１６から１×１０１８原子／ｃｍ３までの範囲のドーピング密度を有する。付加的なウェル領域１１は、１〜１０μｍの厚さ、および、１×１０１６原子／ｃｍ３を超えるドーピング密度を有する。
【００２８】
図３から図７は、発明のＩＧＢＴデザインの更にいくつかの例示的実施形態を示す。いかなる変更も、またこれらのデザインの組合せをも、可能である。図のより明瞭とするために、ソース領域７は、図３〜図７の異なる実施形態において、示されない。
【００２９】
図３は、付加的なウェル領域１１がアクティブセル５の先端部分に形成される本発明の実施形態を示す。付加的なウェル領域１１の幅は、アクティブセル５より幅広い。もし半導体デバイス１の２つ以上のアクティブセル５が、列をなして配置されるならば、１つの共通の付加的なウェル領域１１は、アクティブセル５の各先端部分に形成されることができる。このデザインは、チャネルウェル領域６がストライプ型レイアウト設計に適しており、それはアスペクト比（５から２００まで範囲として、ストライプの幅によって分けられるストライプの長さとして規定される）を有するストライプの形状を、前記上部側２１の方の側で有することを意味する。
【００３０】
図４は、アクティブセル５の端部部分の上に形成される付加的なウェル領域１１を示す。それらの幅は、チャネルウェル領域６の幅より小さい。第３の層８は、チャネルウェル領域６を完全にまたは少なくとも部分的に囲むべきである。このデザインは、セル型レイアウト設計に適している。それは、チャネルウェル領域６が、チャネルウェル領域６の長さをそれらの幅によって割られるとして規定したアスペクト比を前記上部側２１の方の側で有することを意味する。
【００３１】
図５に示すように、半導体デバイス１は、列に配置される２つ以上のアクティブセル５を具備することができる。２つの隣接するアクティブセル５は、１つの共通の付加的なウェル領域１１を有する。第３の層８は、チャネルウェル領域６を完全にまたは少なくとも部分的に囲むべきである。このデザインは、セル型レイアウト設計に適している。
【００３２】
図６は、アクティブセル５の付加的なウェル領域１１が中間部において形成される本発明の別の実施形態である。各々のアクティブセルに対して１つの付加的なウェル領域１１だけが必要であるので、このデザインは非常に低いオン状態損失を有する。従って、付加的なウェル領域１１のエリアは小さい。このデザインは、ストライプ型レイアウト設計に適している。
【００３３】
図７は、円形アクティブセル５を示し、エミッター電極９がアクティブセル５の中間部において、横切る形状のエリアでチャネルウェル領域６にコンタクトする。チャネルウェル領域６は、エミッター電極９のコンタクトエリアに隣接して形成される。そして、第３の層８によって埋められる。付加的なウェル領域１１は、アクティブセル５の周囲のリングとして形成される。
【００３４】
絶縁層より上に精密にされる実施形態は、向きを定められたプレーナであり、すなわち上部側２１に並列である。本発明を絶縁層４１、および、ゲート電極４が上部側２１に対して垂直で、および、ソース領域７と隣接して向きを定められるトレンチデザインを有するＩＧＢＴｓに適用することは、また、可能である。そしてチャネルウェル領域６、および、第３の層８は、ソース領域７と、第１の層２との間のプレーナー層として配置されている。
【００３５】
本発明の別の実施形態において、次のデザインの考慮が漂遊インダクタンス（ｓｔｒａｙ  ｉｎｄｕｃｔａｎｃｅ）、アクティブエリア、印加される電流、および、電圧に関して、デバイスによって吸収される必要性なエネルギに従って考慮されること：
−  半導体デバイスの全エリアに対する付加的なウェル領域１１のエリアの比率は、アクティブセル面積、および、オン状態の間、および、ターンオフの間のホールドレナージの最大利用に応じて選ばれる。この比率は、０．０１（１パーセント）から０．１（１０パーセント）までの範囲である。これは、付加的なウェル領域１１の幅を考慮する。それは、１〜１０００μｍ（マイクロメートル）の間のどこかを選ぶことができ、デザインレイアウトに依存する。もし面積比が０．１の値以下にあるならば、それで、ホールドレイン効果はＩＧＢＴのオン状態において明瞭にならない。それ故、付加的なウェル領域１１の小さいエリアは、顕著にキャリアプロファイルに影響を及ぼさない。そして、低いオン状態損失をもたらす。
【００３６】
−  半導体デバイスが切られる（ターンオフ）とき、主に付加的なウェル領域１１を介して、および、アクティブセル５を介さないで、かなりのターンオフ電流が流れる。これは、上の特徴から、エリア、または、増強アバランシェ位置の数（付加的なウェル領域１１の周囲）、および、付加的なウェル領域１１のデザインに依存している。そして、与えられたデバイスに対する必要消費電力を考慮する。２つの電流通路（すなわち付加的なウェル領域１１を介した電流と、アクティブセル電流との間の比率）のための典型的な比率値は、１と、３との間である。
【００３７】
本発明の別の実施形態において、チャネルウェル領域６が前記上部側２１の方の側で、アスペクト比（５から２００まで範囲として、ストライプの幅によって分けられるストライプの長さとして規定される）を有するストライプの形状を有する。半導体デバイス１内の全てのチャネルウェル領域６は、互いに並列に配置され、および、付加的なウェル領域１１は、チャネルウェル領域６の長い側と直角をなして位置合わせされる。顕著にキャリアプロファイルに影響を及ぼさないために、過剰なオン状態損失をもたらして、アンビポーラー（ａｍｂｉｐｏｌａｒ）拡散長は、後述するように考慮されなければならない。従って、付加的なウェル領域１１は、２から２００μｍまでの範囲とする幅を有することができ、および、それらは、５０〜２０００μｍの間、離れて間隔を置かれる。
【００３８】
本発明の別の実施形態において、付加的なウェル領域１１が上部側２１の方の側で、ストライプの形状を有し、および、互いに並列に配置される。増加するＳＯＡに対するターンオフの間のホールにに対する経路を提供するために、付加的なウェル領域１１は、チャネルウェル領域６に位置づけられた電気伝導コンタクトを介して、電気的に、エミッター電極９に接続される。これらのコンタクトは、多くても１０μｍで、付加的なウェルに領域１１に到達する。
【００３９】
付加的なウェル領域１１は、半導体デバイスエリア全体に、均一にまたはランダムに分配されることができる。しかしながら、付加的なウェル領域１１は、オン状態の間、アクティブセル５を有する最小相互作用を有しなければならない。したがって、図２のいかなる付加的なウェル領域１１の間のアクティブセル５の距離ｄは、アンビポーラー拡散長
【数１】
2008543031.tif 000003
【００４０】
より大きくなければならない。ここで、Ｌａは、過剰な少数キャリヤに対する寿命Ｔ、および、拡散定数Ｄａに依存する。Ｌａに対する標準値は、１０μｍから２００μｍ（マイクロメートル）までの間の範囲とする。従って、最適な性能のために、距離ｄは、５０μｍから２０００μｍ（マイクロメートル）までの間の範囲とする。
【００４１】
図８から図１０は、ターンオフの間の異なったＲＢＳＯＡ能力を有する３つのＩＧＢＴセルを概略的に示す。図のより高い明瞭さのために、ソース領域７は、図８〜図１０に示されない。図８は、ｐチャネルウェル領域を有する標準のＩＧＢＴセルを示す。そして、したがって、低い臨界のラッチアップ現象電流（例えば１００Ａ）を有するむしろ劣ったＲＢＳＯＡ能力を有する。この種のＩＧＢＴデバイスは、すぐに全ターンオフ電流に落ち、全アクティブセル電流Ｉｃと等しくなり、臨界のラッチアップ電流（デバイスは、Ｉ＝Ｉｃ＝１００Ａに落ちる）に到達する。図９は、ｐ型チャネルウェル領域６を囲む付加的な深いｎ層８を有する標準のＩＧＢＴセルを示す。それは、より高臨界のラッチアップ電流（例えば２００Ａ）を有する改良されたＲＢＳＯＡ能力を有している。
【００４２】
それでも、この種のＩＧＢＴは、現在の全ターンオフ電流臨界のラッチアップ電流（デバイスは、Ｉ＝Ｉｃ＝２００Ａに落ちる）に到達するときに、なお落ちる。図１０に示される発明のＩＧＢＴセルは、まるで図９のデバイスのような付加的な深いｎ層８を有するが、付加的なウェル領域１１によって更に増強される。そして、更にＲＢＳＯＡ能力を改良する。
【００４３】
全ターンオフ電流は、アクティブセル電流と、付加的なウェル領域を介して流れる電流Ｉｐとに分かれる。従って、デバイスｂ）（例えば２００Ａ）と同じ臨界のラッチアップ電流を有し、アクティブセル電流が臨界のラッチアップ電流に到達するときに、発明のＩＧＢＴデバイスは落ちる。臨界の全ターンオフ電流は、デバイスＡおよびＢの臨界のターンオフより非常に高い（例えばＩｐ＝２×Ｉｃであり、デバイスは、Ｉ＝Ｉｃ＋Ｉｐ＝３×Ｉｃ＝６００Ａに落ちる）。
【図面の簡単な説明】
【００４４】
【図１】従来の技術に係る絶縁ゲート半導体デバイスを示す図である。
【図２】本発明に係る絶縁ゲート半導体デバイスの第１の実施形態を示す図である。
【図３】新しい付加的なウェル領域を有する発明のＩＧＢＴセル設計の異なる実施形態を示す図である。
【図４】新しい付加的なウェル領域を有する発明のＩＧＢＴセル設計の異なる実施形態を示す図である。
【図５】新しい付加的なウェル領域を有する発明のＩＧＢＴセル設計の異なる実施形態を示す図である。
【図６】新しい付加的なウェル領域を有する発明のＩＧＢＴセル設計の異なる実施形態を示す図である。
【図７】新しい付加的なウェル領域を有する発明のＩＧＢＴセル設計の異なる実施形態を示す図である。
【図８】従来の技術に係るＩＧＢＴｓの動作原理を示す図である。
【図９】従来の技術に係るＩＧＢＴｓの動作原理を示す図である。
【図１０】図３の発明のＩＧＢＴに係る、ＩＧＢＴｓの動作原理を示す図である。
【符号の説明】
【００４５】
１…半導体デバイス、２…第１の層、２１…上側、３…第２の層、３１…下側、４…ゲート電極、４１…絶縁層、５…アクティブ半導体セル、６…チャネルウェル領域、７…ソース領域、８…第３の層、９…エミッター電極、１０…コレクター電極、１１…付加的なウェル領域。
【図１】
2008543031.tif 000004
【図２】
2008543031.tif 000005
【図３】
2008543031.tif 000006
【図４】
2008543031.tif 000007
【図５】
2008543031.tif 000008
【図６】
2008543031.tif 000009
【図７】
2008543031.tif 000010
【図８】
2008543031.tif 000011
【図９】
2008543031.tif 000012
【図１０】
2008543031.tif 000013
【国際調査報告】
2008543031.tif 000014
2008543031.tif 000015