(57)【要約】  本発明は少なくとも１つのガス放電ランプ（２０）を給電するためのバラストに関する。このガス放電ランプはスイッチングコンバータ（１００）とインバータ（９００）を有している。スイッチングコンバータ（１００）にはトランジスタ（１３０）と制御回路（２００）が設けられており、この制御回路（２００）によって、トランジスタ（１３０）に対し著しく高い周波数で実質的にゼロ電圧スイッチングが行われる。有利には制御回路（２００）にはドライブ回路（３００）、ターンオン同期回路（４００）、カレントミラー回路（５００）、レール電圧レギュレータ回路（６００）ならびにランプ電流レギュレータ回路（７００）が設けられている。この場合、標準的なパルス幅変調集積回路（３１０）を含む回路構成によってドライブ回路（３００）を実現するのが有利である。
2008517444.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの放電ランプを給電するためのバラストにおいて、
前記少なくとも１つの放電ランプを接続するための出力コネクションを有するインバータと、
直流（ＤＣ）レール電圧を供給するスイッチングコンバータが設けられており、該スイッチングコンバータは、
入力電圧を受け取る第１および第２の入力端子と、
前記インバータと接続された第１および第２の出力端子を有しており、該第１の出力端子と該第２の出力端子との間で前記直流レール電圧が供給され、
前記スイッチングコンバータはさらに、１次巻線と２次巻線をもつトランスと、
ゲート端子とドレイン端子とソース端子をもつトランジスタを有しており、前記ドレイン端子は前記トランスの１次巻線と接続されており、前記ソース端子は回路アースと接続されており、
前記スイッチングコンバータはさらに、前記トランジスタと接続され該トランジスタを実質的にゼロ電圧スイッチング（ＺＶＳ）させる制御回路を有しており、該制御回路は、
前記トランジスタのドレイン端子と接続された第１のコネクションと、前記トランジスタのゲート端子と接続された第２のコネクションと、前記トランスの２次巻線と接続された第３のコネクションと、前記第１の出力端子と接続された第４のコネクションと、
前記第１および第２のコネクションと接続されトランジスタをオンおよびオフにする出力信号を供給するドライブ回路と、
前記第１のコネクションおよびドライブ回路と接続されたターンオン同期回路を有しており、該ターンオン同期回路は、前記トランジスタのドレイン端子とソース端子との間の電圧を監視し、該ドレイン端子とソース端子との間の電圧がゼロに近づくと、前記ドライブ回路に対し前記トランジスタをオンにするよう指示し、
前記制御回路はさらに、前記第１のコネクションおよび前記ドライブ回路と接続されたカレントミラー回路を有しており、該カレントミラー回路は、前記トランスの１次巻線を流れる電流を監視し、該１次巻線を流れる電流がまえもって定められたピークレベルに達すると、前記ドライブ回路に対し前記トランジスタをオフにするよう指示し、
前記制御回路はさらに、前記第４のコネクションおよび前記ドライブ回路と接続されたレール電圧レギュレータ回路を有しており、該レール電圧レギュレータ回路はレール電圧を監視し、前記ドライブ回路の出力信号を制御して、該レール電圧をまえもって定められた第１のレベルに保持し、
前記制御回路はさらに、前記第３のコネクションおよび前記ドライブ回路と接続されたランプ電流レギュレータ回路を有しており、該ランプ電流レギュレータ回路は前記スイッチングコンバータの出力電流を監視し、前記ドライブ回路の出力信号を制御して、該出力電流をまえもって決められた第２のレベルに保持することを特徴とする、
少なくとも１つの放電ランプを給電するためのバラスト。
【請求項２】
請求項１記載のバラストにおいて、
前記トランスの２次巻線は第１のノードと第２のノードとの間に接続されており、
前記スイッチングコンバータはさらに、前記第１の入力端子と前記第２の入力端子との間に接続された第１のキャパシタと、
第２のキャパシタと第１の抵抗の組み合わせから成り前記トランジスタのドレイン端子と回路アースとの間に接続された直列接続体と、
前記第１のノードと前記第１の出力端子との間に接続されたダイオードと、
前記第１のノードと前記第１の出力端子との間に接続された第３のキャパシタと、
前記第１の出力端子と前記第２のノードとの間に接続された第４のキャパシタと、
前記第２のノードと前記回路アースとの間に接続された第２の抵抗を有しており、
前記制御回路の第３のコネクションは前記第２のノードと接続されていることを特徴とするバラスト。
【請求項３】
請求項１記載のバラストにおいて、
前記ドライブ回路はパルス幅変調集積回路（ＰＷＭ ＩＣ）を有しており、該パルス幅変調集積回路は、第１、第２、第３、第４、第５、第６、第７および第８のピンをもち、前記第５のピンは回路アースと接続されており、第７のピンは直流給電電圧源と、第８のピンは参照電圧源と接続されており、
前記ドライブ回路はさらに、
前記パルス幅変調集積回路の第１のピンと第２のピンとの間に接続された第１の抵抗と、
前記パルス幅変調集積回路の第１のピンと第２のピンとの間に接続された第１のキャパシタと、
ゲート、ドレインおよびソースを備え該ソースが回路アースと接続されたトランジスタと、
前記参照電圧と前記パルス幅変調集積回路の第４のピンとの間に接続されたダイオードと、
該ダイオードと前記トランジスタのドレインとの間に接続された第２の抵抗と、
前記第１のノードと回路アースとの間に接続された第３の抵抗と、
前記トランジスタのゲートと前記パルス幅変調集積回路の第６のピンとの間に接続された第４の抵抗と、
前記第１のノードと前記トランジスタのドレインとの間に接続されたキャパシタを有していることを特徴とするバラスト。
【請求項４】
請求項３記載のバラストにおいて、
前記ドライブ回路のトランジスタはＮチャネル電界効果トランジスタであることを特徴とするバラスト。
【請求項５】
請求項３記載のバラストにおいて、前記ターンオン同期回路は、
ベースとコレクタとエミッタを備え該エミッタが直流給電電圧と接続されているトランジスタと、
前記トランジスタのエミッタとベースとの間に接続されたダイオードと、
前記トランジスタのエミッタとベースとの間に接続された第１の抵抗と、
前記トランジスタのコレクタと前記ドライブ回路の第１のノードとの間に接続された第１のキャパシタと、
前記トランジスタのコレクタと回路アースとの間に接続された第２の抵抗と、
第３の抵抗と第２のキャパシタの組み合わせから成り前記トランジスタのベースと前記制御回路の第１のコネクションとの間に接続された直列接続体を有することを特徴とするバラスト。
【請求項６】
請求項５記載のバラストにおいて、
前記ターンオン同期回路のトランジスタはＰＮＰ型のバイポーラ接合トランジスタであることを特徴とするバラスト。
【請求項７】
請求項３記載のバラストにおいて、前記カレントミラー回路は、
ゲートとドレインとソースをもちソースが回路アースと接続されドレインが前記ドライブ回路のパルス幅変調集積回路の第３のピンと接続された第１のトランジスタと、
ゲートとドレインとソースをもちソースが回路アースと接続されドレインが前記第１のトランジスタのゲートと接続された第２のトランジスタと、
前記直流給電電圧源と前記第１のトランジスタのゲートとの間に接続された第１の抵抗と、
前記直流給電電圧源と前記第１のトランジスタのドレインとの間に接続された第２の抵抗と、
前記直流給電電圧源と第１のノードとの間に接続された第３の抵抗と、
前記第１のトランジスタのドレインとソースとの間に接続されたキャパシタと、
前記第１のノードと前記制御回路の第１のコネクションとの間に接続された第１のダイオードと、
前記第１のノードと前記第１のトランジスタのドレインとの間に接続された第２のダイオードを有することを特徴とするバラスト。
【請求項８】
請求項７記載のバラストにおいて、
前記カレントミラー回路における第１のトランジスタと第２のトランジスタはＮチャネル電界効果トランジスタであることを特徴とするバラスト。
【請求項９】
請求項３記載のバラストにおいて、前記レール電圧レギュレータ回路は、
非反転入力側と反転入力側と出力側を備えたオペアンプと、
前記制御回路の第４のコネクションと前記オペアンプの非反転入力側との間に接続された第１の抵抗と、
前記オペアンプの非反転入力側と回路アースとの間に接続された第２の抵抗と、
前記参照電圧と前記オペアンプの反転入力側との間に接続された第３の抵抗と、
前記反転入力側と前記オペアンプの出力側との間に接続された第４の抵抗と、
前記オペアンプの出力側と前記ドライブ回路のパルス幅変調集積回路における第２のピンとの間に接続された第５の抵抗を有することを特徴とするバラスト。
【請求項１０】
請求項３記載のバラストにおいて、前記ランプ電流レギュレータ回路は、
非反転入力側と反転入力側と出力側を備え非反転入力側が回路アースと接続された第１のオペアンプと、
非反転入力側と反転入力側と出力側を備えた第２のオペアンプと、
前記制御回路における第３のコネクションと前記第１のオペアンプの反転入力側との間に接続された第１の抵抗と、
前記第１のオペアンプの反転入力側と前記第１のオペアンプの出力側との間に接続された第２の抵抗と、
前記第１のオペアンプの出力側と前記第２のオペアンプの非反転入力側との間に接続された第３の抵抗と、
ランプ電流参照電圧源と前記第２のオペアンプの反転入力側との間に接続された第４の抵抗と、
前記第２のオペアンプの反転入力側と該第２のオペアンプの出力側との間に接続されたキャパシタと、
前記第２のオペアンプの出力側と前記ドライブ回路のパルス幅変調集積回路における第２のピンとの間に接続された第５の抵抗を有することを特徴とするバラスト。
【請求項１１】
請求項３記載のバラストにおいて、
前記制御回路はさらにシャットダウン回路を有しており、該シャットダウン回路はシャットダウン命令に応答して、前記スイッチングコンバータにおけるトランジスタのスイッチングを中止させるよう前記ドライブ回路に指示することを特徴とするバラスト。
【請求項１２】
請求項１１記載のバラストにおいて、前記シャットダウン回路は、
ベースとコレクタとエミッタをもつトランジスタと、
直流電圧源と該トランジスタのベースとの間に接続された抵抗を有しており、
前記トランジスタのベースへシャットダウン信号が供給され、該トランジスタのコレクタは前記ドライブ回路のパルス幅変調集積回路における第１のピンと接続され、該トランジスタのエミッタは回路アースと接続されていることを特徴とするバラスト。
【請求項１３】
請求項１２記載のバラストにおいて、
前記シャットダウン回路のトランジスタはＮＰＮ型のバイポーラ接合トランジスタであることを特徴とするバラスト。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概略的には放電ランプ給電用回路に関する。さらに詳しくいえば本発明は、ゼロ電圧スイッチングを行わせる新規の制御回路を備えたスイッチングコンバータを含むバラストないしは安定器に関する。
【０００２】
優先権主張
本発明は、米国特許出願第60/321,213号（発明の名称：Zero Voltage Switching Inverter with Low Cost PWM Controller ２００４年１０月２２日出願）に基づく優先権を主張し、その開示内容は本明細書に含まれるものとする。
【０００３】
背景技術
ゼロ電圧スイッチングコンバータを含むバラストが必要とされており、そのようなコンバータは著しく高い周波数（たとえば９００ＫＨｚまで）で駆動可能であり、標準の（すなわち既製の）コンポーネントを用いて実装可能な制御回路を有している。ゼロ電圧スイッチング（ＺＶＳ）が望まれる理由は、これによってコンバータトランジスタにおけるスイッチング電力損失が低減され、それゆえバラストのエネルギー効率全体が向上するからである。標準コンポーネントは、材料コスト、部品入手の可能性、デザインの柔軟性を含む実用上の多くの考察に基づき好ましいものである。また、高い周波数での駆動が望ましい理由は、これによって（慣用のコア＆ボビン型のコンポーネントの代わりに）プレーナ型の磁気コンポーネントを使用できるようになるからであり、さらには大きい電解コンデンサをなくせるようになるからである（電解コンデンサは物理的に大きく、バラストの有効動作寿命を著しく短くする傾向にある）。既存のバラストと比較してこのようなバラストによれば、エネルギー効率の向上、物理的サイズの低減、動作寿命の長期化、ならびに材料コストの削減が実現されるからであり、それゆえ従来技術よりも格段に進歩が遂げられることになる。
【０００４】
図面の簡単な説明
図１は、スイッチングコンバータおよびインバータを含む本発明の１つの有利な実施形態によるバラストを示すブロック図である。
【０００５】
図２は、図１に示したスイッチングコンバータのための制御回路に関する本発明の１つの有利な実施形態によるブロック図である。
【０００６】
図３は、図２に示した制御回路に関する本発明の１つの有利な実施形態による電気的詳細図である。
【０００７】
実施例
図１には、高輝度放電（ＨＩＤ）ランプのような少なくとも１つの放電ランプ２０を給電するためのバラストないしは安定器が示されている。バラスト１０はスイッチングコンバータ１００とインバータ９００を有している。動作中、スイッチングコンバータ１００は入力電圧ＶINを受け取り、実質的に直流（ＤＣ）のレール電圧ＶRAILをインバータ９００へ供給する。インバータ９００はレール電圧ＶRAILを受け取り、周期的に交番する出力電圧と出力電流をランプ２０の点弧および給電のために送出する。
【０００８】
図１に示されているように、スイッチングコンバータ１００をフライバック型のコンバータとして実現するのが有利であり、このコンバータは、第１および第２の入力端子１０２，１０４、第１および第２の出力端子１０６，１０８、第１のキャパシタ１１０、トランス１２０、トランジスタ１３０、第２のキャパシタ１４０と第１の抵抗１４２の直列接続体、ダイオード１５０、第３のキャパシタ１６０、第４のキャパシタ１７０、第２の抵抗１８０、ならびに制御回路２００によって構成されている。第１のキャパシタ１１０は、第１の入力端子１０２と第２の入力端子１０４との間に接続されている。第２の入力端子１０４と第２の出力端子１０８は、それぞれ回路アース６０と接続されている。トランス１２０には、１次巻線１２２と２次巻線１２４が含まれている。トランジスタ１３０はトランス１２０の１次巻線１２２と直列接続されており、このトランジスタをＮチャネル電界効果トランジスタ（ＦＥＴ）により実装するのが有利であって、これにはゲート端子１３２とドレイン端子１３４とソース端子１３６が設けられている。トランス１２０の１次巻線１２２は、第１の入力端子１０２とＦＥＴ１３０のドレイン端子１３４との間に接続されている。ＦＥＴ１３０のソース端子１３６は回路アース６０と接続されている。第２のキャパシタ１４０と第１の抵抗１４２の直列接続体は、ドレイン端子１３４と回路アース６０との間に接続されている。トランス１２０の２次巻線１２４は、第１のノード１６２と第２のノード１７２との間に接続されている。ダイオード１５０と第３のキャパシタ１６０は、それぞれ第１のノード１６２と第１の出力端子１０６との間に接続されている。第４のキャパシタ１７０は、第１の出力端子１０６と第２のノード１７２との間に接続されている。さらに、第２のノード１７２と回路アース６０との間には第２の抵抗１８０が接続されている。
【０００９】
スイッチングコンバータ１００の動作中、ＦＥＴ１３０は制御回路２００によって制御されるかたちでターンオンおよびターンオフされ、この制御によって、調整されたＤＣレール電圧（すなわちＶRAIL、これは典型的には約４００Ｖのオーダとなるよう選定される）と制限された電流とがインバータ９００へ供給され、これにより所定のレベルでランプ２０に給電が行われるようにする。さらに制御回路２００はＦＥＴ１３０を実質的にゼロ電圧スイッチングさせ、これによりＦＥＴ１３０におけるスイッチング電力損失が最低限に抑えられ、バラスト１０のエネルギー効率全体が向上する。これに加えて制御回路２００はＦＥＴ１３０を著しく高い周波数（たとえば９００ＫＨｚ）で駆動するように構成されており、これによって（たとえばトランス１２０を実装するための）プレーナ型の磁気コンポーネントを利用できるようになり、さらに（たとえばキャパシタ１７０を実装するための）大きな電界コンデンサを設ける必要がなくなり、これによってバラスト１０のサイズと重量が低減され、予期される動作寿命が延びることになる。
【００１０】
図１に示されているように、インバータ９００をフルブリッジ型のインバータとして実装するのが有利であり、これには第１および第２の出力コネクション９０２，９０４、第１、第２、第３および第４のトランジスタ９１０，９２０，９３０，９４０（これらはＮチャネルＦＥＴとして実装するのがよい）、第１および第２のインダクタ９５０，９７０、さらにキャパシタ９６０が設けられている。ＦＥＴ９１０は、（コンバータ１００の）第１の出力端子１０６と第１のノード９１２との間に接続されている。ＦＥＴ９２０は、第１のノード９１２と回路アース６０との間に接続されている。ＦＥＴ９３０は、（コンバータ１００の）第１の出力端子１０６と第２のノード９３２との間に接続されている。ＦＥＴ９４０は、第２のノード９３２と回路アース６０との間に接続されている。第１のインダクタ９５０は、第１のノード９１２と第２の出力コネクション９０４との間に接続されている。キャパシタ９０は、第１の出力コネクション９０２と第２の出力コネクション９０４との間に接続されている。さらに第２のインダクタ９７０は、第２のノード９３２と第１の出力コネクション９０２との間に接続されている。
【００１１】
自明のとおりインバータ９００のためには、相補的に制御されるかたちで（すなわちＦＥＴ９１０，９４０がオンであればＦＥＴ９２０，９３０はオフあるいはその逆となるように）、ＦＥＴ９１０，９２０，９３０，９４０を転流させるための（図１には示されていない）インバータドライバ回路が必要である。インバータ９００のための適切なドライバ回路を、照明バラストおよび／または電力供給の当業者であれば周知のように多くの構成のうちのいずれかによって実現することができる。
【００１２】
再び図１を参照すると、制御回路２００には第１、第２、第３および第４のコネクション２０２，２０４，２０６，２０８が設けられており、これらはスイッチングコンバータ１００内部のそれぞれ異なる回路点と接続されている。詳しくは、第１のコネクション２０２はＦＥＴ１３０のドレイン端子１３４と接続されており、第２のコネクション２０４はＦＥＴ１３０のゲート端子１３２と、第３のコネクション２０６は第２のノード１７２と、さらに第４のコネクション２０８は第１の出力端子１０６と接続されている。動作中、制御回路２００は第１のコネクション２０２を介して、ＦＥＴ１３０がオフのときのＦＥＴ１３０のドレイン端子１３４とソース端子１３６との間の電圧ＶDSを監視する。さらに制御回路２００は、ＦＥＴ１３０がオンのときにトランス１２０の１次巻線１２２を介して流れる電流ＩPも監視する。ＦＥＴ１３０をスイッチオンおよびスイッチオフする制御信号は、制御回路２００により第２のコネクション２０４を介して供給される。制御回路２００は第３のコネクション２０６を介して、抵抗１８０両端の電圧を監視する。この場合、抵抗１８０両端における電圧は、スイッチングコンバータ１００により供給される出力電流に比例し、インバータ９００によりランプへ最終的に供給される電流値に関係する。制御回路２００はさらに第４のコネクション２０８を介して、ＤＣレール電圧ＶRAILを監視する。
【００１３】
本発明の１つの有利な実施形態を示す図２を参照すると、制御回路２００は複数の部分回路を有しており、これにはドライブ回路３００、ターンオン同期回路４００、カレントミラー回路５００、レール電圧レギュレータ回路６００、ランプ電流レギュレータ回路７００および（オプションとして）シャットダウン回路８００が含まれている。図３には、部分回路３００，４００，５００，６００，７００，８００各々を実現するための有利な回路構成が示されている。
【００１４】
図２に示されているように、ドライブ回路３００は他の部分回路４００，５００，６００，７００，８００の各々および制御回路２００の第２のコネクション２０４と接続されている。動作中、ドライブ回路３００は、第２のコネクション２０４を介して（ＦＥＴ１３０をスイッチオンおよびスイッチオフするための）制御電圧を供給する。
【００１５】
ターンオン同期回路４００は、ドライブ回路３００および第１のコネクション２０２と接続されている。動作中、ターンオン同期回路４００は第１のコネクション２０２を介して、ＦＥＴ１３０がオフのときのドレイン・ソース電圧（ＶDS）を監視する。ＶDSが低レベルに変わるとターンオン同期回路４００は、ＦＥＴ１３０をスイッチオンするための正の制御電圧（たとえば＋１０Ｖ等）を供給するようドライブ回路３００に指示する。このようにして制御回路２００により、エネルギー効率のよいＦＥＴ１３０のゼロ電圧スイッチングが実現される。
【００１６】
カレントミラー回路５００は、ドライブ回路３００および第１のコネクション２０２と接続されている。動作中、カレントミラー回路５００は第１のコネクション２０２を介して、ＦＥＴ１３０がオンの期間にトランス１２０の１次巻線１２２を介して流れる電流を効率的に監視する。１次巻線１２２を流れる電流がまえもって定められたピーク閾値に達すると、カレントミラー回路５００はドライブ回路３００に対し、ＦＥＴ１３０をスイッチオフさせるためにほぼ０Ｖの制御電圧を供給するよう指示する。有利には、カレントミラー回路５００によって制御回路２００は、電力損失の大きい電流検知抵抗あるいは高価な電流トランスを設ける必要なく、電流モードタイプの制御を行えるようになる。したがってカレントミラー回路によりバラスト１０のエネルギー効率が向上し、かつ材料コストが低減する。
【００１７】
レール電圧レギュレータ６００は、第４のコネクション２０８およびドライブ回路３００と接続されている。動作中、レール電圧レギュレータ６００は第４のコネクション２０８を介してレール電圧ＶRAILを監視してドライブ回路３００に対し、レール電圧ＶRAILをまえもって決められた望ましいレベル（たとえば４００Ｖ）に保持（調整）する目的で、ＦＥＴ１３０へ供給される制御電圧のデューティサイクルを調節する。
【００１８】
ランプ電流レギュレータ７００は、第３のコネクション２０６およびドライブ回路３００と接続されている。動作中、ランプ電流レギュレータ回路７００は第３のコネクション２０６を介して抵抗１８０両端の電圧（既述のとおりこれはランプ２０へ供給される電流の大きさを表す）を監視し、ドライブ回路３００に対し、まえもって定められた望ましいレベルにランプ電流を保持（調整）する目的でＦＥＴ１３０へ供給される制御電圧のデューティサイクルを調節するよう指示する。
【００１９】
シャットダウン回路８００はドライブ回路３００と接続されている。動作中、シャットダウン命令に応答して（この命令はたとえばスイッチングコンバータ１００またはインバータ９００内に設けられるここでは図示ないしは説明していない外部保護回路などによって供給される）、シャットダウン回路８００はドライブ回路３００に対しＦＥＴ１３０のスイッチングを中止するよう指示し、これによりバラスト１０は誤った状態が生じたときに発生する可能性のある損傷から保護される。なお、シャットダウン回路８００がオプションであることは自明であり、制御回路２００に関して高い周波数によるゼロ電圧スイッチングを実現するその主要な目的を達成するために必ずしも設けなくてもよい。
【００２０】
次に、制御回路２００を実現するための有利な回路について、図３を参照しながら説明する。
【００２１】
有利にはドライブ回路３００は、パルス幅変調集積回路（ＰＷＭ ＩＣ）３１０、第１の抵抗３３０、第１のキャパシタ３３２、トランジスタ３４０、ダイオード３５０、第２の抵抗３６０、第３の抵抗３５２、第４の抵抗３６４ならびにキャパシタ３７０を有している。パルス幅変調ＩＣ３１０は第１のピン３１２、第２のピン３１４、第３のピン３１６、第４のピン３１８、第５のピン３２０、第６のピン３２２、第７のピン３２４、第８のピン３２６を有している。パルス幅変調ＩＣ３１０を、ＵＣＣ２８０３パルス幅変調集積回路のような市販の集積回路によって実現するのが有利である。ＰＷＭ集積回路３１０の８つのピンの機能は図３中にテキストを付すことによって表されており、当業者であればそれらを十分に理解することができ、たとえば第１のピン３１２には"ＣＯＭＰ"が、第２のピン３１４には"ＶFB"が付されているといった具合である。（"ＧＮＤ"の付されている）第５のピン３２０は回路アース６０と接続されている。（"ＶCC"の付された）第６のピン３２４はＤＣ給電電圧源ＶCCと接続されており、この電圧は典型的には約１２Ｖのオーダで選定される。第８のピン３２６は参照電圧源ＶREFと接続されており、この電圧は典型的には約４Ｖのオーダで選定される。第１の抵抗３３０と第１のキャパシタ３３２は、パルス幅変調集積回路３１０における第１のピン３１２と第２のピン３１４との間にそれぞれ接続されている。トランジスタ３４０をＮチャネル電界効果トランジスタ（ＦＥＴ）により実現すると有利であり、これにはゲート３４２とドレイン３４４とソース３４６が設けられている。ソース３４６は回路アース６０と接続されている。参照電圧源ＶREFとＰＷＭ集積回路３１０における（"ＲT/ＣT"の付された）第４のピン３１８との間にダイオード３５０が接続されている。ダイオード３５０とＦＥＴ３４０のドレイン３４４との間に第２の抵抗３６０が接続されている。第１のノード３７２と回路アース６０との間に第３のトランジスタ３６２が接続されている。ＦＥＴ３４０のゲート３４２とＰＷＭ集積回路３１０における（"ＯＵＴ"の付された）第６のピン３２２との間に、第４の抵抗３６４が接続されている。さらに第１のノード３７２とＦＥＴ３４０のドレイン３４４との間にキャパシタ３７０が接続されている。
【００２２】
ドライブ回路３００の動作中、抵抗３６０とキャパシタ３７０′のＲＣ時定数により、トランジスタ１３０をオフに保持可能な最大時間に制限が加えられる。
【００２３】
再び図３に戻ると、ターンオン同期回路４００は有利にはトランジスタ４１０、ダイオード４２０、第１の抵抗４３０、第１のキャパシタ４４０、第２の抵抗４３２、ならびに第３の抵抗４３４と第２のキャパシタ４４２の組み合わせから成る直列接続体を有している。トランジスタ４１０をＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）によって実現するのが有利であり、このトランジスタはベース４１２、コレクタ４１４、エミッタ４１６を有している。エミッタ４１６はＤＣ給電電圧源ＶCCと接続されている。ＢＪＴ４１０のエミッタ４１６とベース４１２との間に、ダイオード４２０と第１の抵抗４３０がそれぞれ接続されている。ＢＪＴ４１０のコレクタ４１４とドライブ回路３００の第１のノード３７２との間に、第１のキャパシタ４４０が接続されている。また、ＢＪＴ４１０のコレクタ４１４と回路アース６０との間には第２の抵抗４３２が接続されている。さらに第３の抵抗４３４とキャパシタ４４２の組み合わせから成る直列接続体が、ＢＪＴ４１０のベース４１２と制御回路２００の第１のコネクション２０２との間に接続されている。
【００２４】
図３に示されているようにカレントミラー回路５００は有利には第１のトランジスタ５１０、第２のトランジスタ５２０、第１の抵抗５３０、第２の抵抗５３４、第３の抵抗５３６、キャパシタ５４０、第１のダイオード５５０ならびに第２のダイオード５６０を有している。この場合、第１のトランジスタ５１０をＮチャネル電界効果トランジスタ（ＦＥＴ）により実現すると有利であり、これにはゲート５１２とドレイン５１４とソース５１６が設けられている。ソース５１６は回路アース６０と接続されており、ドレイン５１４はドライブ回路３００のＰＷＭ集積回路３１０における（"ＣＳ"の付された）第３のピン３１６と接続されている。第２のトランジスタ５２０をＮチャネル電界効果トランジスタ（ＦＥＴ）により実現すると有利であり、これにはゲート５２２とドレイン５２４とソース５２６が設けられている。ソース５２６は回路アース６０と接続されており、ドレイン５２４はＦＥＴ５１０のゲート５１２と接続されている。ＤＣ給電電圧源ＶCCとＦＥＴ５１０のゲート５１２との間に、第１の抵抗５３０が接続されている。また、ＤＣ給電電圧源ＶCCとＦＥＴ５１０のドレイン５１４との間には、第２の抵抗５３４が接続されている。さらにＤＣ給電電圧源ＶCCと第１のノード５４２との間には、第３の抵抗５３６が接続されている。ＦＥＴ５１０のドレイン５１４とソース５１６との間には、キャパシタ５４０が接続されている。また、第１のノード５４２と制御回路２００の第１のコネクション２０２との間には、第１のノード５５０が接続されている。さらに第１のノード５４２とＦＥＴ５１０のドレイン５１４との間には、第２のダイオード５６０が接続されている。
【００２５】
カレントミラー回路５００の動作中、抵抗５３４とキャパシタ５４０のＲＣ時定数により、トランジスタ１３０をオンに保持可能な最大時間に制限が加えられる。
【００２６】
再び図３を参照するとレール電圧レギュレータ回路６００は有利には、オペアンプ（ＯＰ ＡＭＰ）６１０、第１の抵抗６３０、第２の抵抗６３２、第３の抵抗６３４、第４の抵抗６３６および第５の抵抗６３８を有している。
【００２７】
オペアンプ６１０は、非反転入力側６１２と反転入力側６１４と出力側６１６を有している。非反転入力側６１２と制御回路２００における第４のコネクション２０８との間に、第１の抵抗６３０が接続されている。非反転入力側６１２と回路アース６０との間には、第２のトランジスタ６３２が接続されている。また、参照電圧ＶREFと反転入力側６１４との間に第３の抵抗６３４が接続されている。反転入力側６１４と出力側６１６との間には、第４の抵抗６３６が接続されている。出力側６１６とドライブ回路３００のＰＷＭ集積回路３１０における（"ＶFB"の付された）第２のピン３１４との間には、第５の抵抗６３８が接続されている。
【００２８】
図３に示されているように、ランプ電流レギュレータ回路７００は有利には第１のオペアンプ（ＯＰ ＡＭＰ）７１０と、第２のオペアンプ７２０と、第１の抵抗７３０と、第２の抵抗７３２と、第３の抵抗７３４と、第４の抵抗７３６と、キャパシタ７４０と、第５の抵抗７３８を有している。第１のオペアンプ７１０は、非反転入力側７１２と反転入力側７１４と出力側７１６を有している。非反転入力側７１２は回路アース６０と接続されている。第２のオペアンプ７２０は、非反転入力側７２２と反転入力側７２４と出力側７２６を有している。第１のオペアンプ７１０の反転入力側７１４と制御回路２００における第３のコネクション２０６との間に、第１の抵抗７３０が接続されている。オペアンプ７１０の反転入力側７１４とオペアンプ７１０の出力側７１６との間には、第２の抵抗７３２が接続されている。オペアンプ７１０の出力側７１６とオペアンプ７２０の非反転入力側７２２との間に、第３の抵抗７３４が接続されている。ランプ電流参照電圧源ＶIとオペアンプ７２０の反転入力側７２４との間に、第４の抵抗７３６が接続されている。ランプ電流参照電圧ＶIはバラスト１０内部の（ここには図示または説明されていない）他の回路により供給され、その目的はランプ２０へ供給される電流に対し所定のレベルを規定することである。オペアンプ７２０の反転入力側７２４とオペアンプ７２０の出力側７２６との間には、キャパシタ７４０が接続されている。オペアンプ７２０の出力側７２６とドライブ回路３００のＰＷＭ集積回路３１０における（"ＶFB"の付された）第２のピン３１４との間には、第５の抵抗７３８が接続されている。
【００２９】
再び図３を参照すると、シャットダウン回路８００は有利にはトランジスタ８１０と抵抗８２０を有している。この場合、トランジスタ８１０をＮＰＮ型のバイポーラ接合トランジスタによって実現するのが有利であり、このトランジスタはベース８１２とコレクタ８１４とエミッタ８１６を有している。ベース８１２にはシャットダウン信号ＶSDが供給され、この信号はスイッチングコンバータ１００またはインバータ９００内部の（ここには図示または説明されていない）保護回路によって供給される。また、コレクタ８１４は、ドライブ回路３００のＰＷＭ集積回路３１０における（"ＣＯＭＰ"の付された）第１のピン３１２と接続されている。さらにエミッタ８１６は回路アース６０と接続されている。ＤＣ給電電圧源ＶCCとトランジスタ８１０のベース８１２との間に、抵抗８２０が接続されている。
【００３０】
これまでいくつかの有利な実施形態に基づき本発明について説明してきたけれども、当業者であれば本発明の新規な着想ならびにその範囲を逸脱することなく、様々な変更や変形を施すことができる。
【図面の簡単な説明】
【００３１】
【図１】スイッチングコンバータおよびインバータを含む本発明の１つの有利な実施形態によるバラストを示すブロック図
【図２】図１に示したスイッチングコンバータのための制御回路に関する本発明の１つの有利な実施形態によるブロック図
【図３】図２に示した制御回路に関する本発明の１つの有利な実施形態による電気的詳細図
【図１】
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【図２】
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【図３】
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【国際調査報告】
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