(57)【要約】  リンが注入されたポリシリコンのシート抵抗を減少するプロセスが存在する。一実施の形態において、ＭＯＳトランジスタ構造（３００）が存在する。構造は、ゲート領域、ドレイン領域及びソース領域を有する。ゲート領域のシート抵抗を減少する方法（２２０）は、予め決定された温度で真性アモルファスシリコンをゲート領域に堆積する（２２１）。アモルファス化の種が、真性アモルファスシリコンに注入される（２２２）。その後、リンの種が、ＭＯＳトランジスタ構造のゲート領域に注入される（２２３）。この実施の形態の特徴は、アモルファス化の種としてのＡｒ＋の使用を含む。
2008515217.tif 000002
【特許請求の範囲】
【請求項１】
ゲート領域（１５０）、ドレイン領域（１８０）及びソース領域（１８０）を有するＭＯＳトランジスタ構造において、前記ゲート領域のシート抵抗を減少する方法（２２０）であって、予め決定された温度で真性アモルファスシリコン（２２１）を前記ゲート領域に堆積し、第１の予め決定されたドーズ量でアモルファス化用の種（２２２）を、前記ゲート領域の前記真性アモルファスシリコンに注入し、第２の予め決定されたドーズ量でリンの種を注入することを特徴とする方法。
【請求項２】
請求項１記載の方法において、前記予め決定された温度が約５３０℃から約５５０℃の範囲にあることを特徴とする方法。
【請求項３】
請求項１記載の方法において、前記アモルファス化の種が、シリコンをアモルファス化するのに十分重いことを特徴とする方法。
【請求項４】
請求項３記載の方法において、前記アモルファス化の種が、アルゴン及びシリコンを含むことを特徴とする方法。
【請求項５】
請求項１記載の方法において、前記ポリシリコンのシート抵抗を、約１８Ω／□から約３０Ω／□の範囲で適合することを特徴とする方法。
【請求項６】
請求項１記載の方法において、前記予め決定された温度が約５３５℃から約５４５℃の範囲にあることを特徴とする方法。
【請求項７】
請求項１記載の方法において、前記予め決定された温度が約５４０℃であることを特徴とする方法。
【請求項８】
請求項１記載の方法において、前記アモルファス化の種の前記第１の予め決定されたドーズ量が、約１×１０１５ｃｍ−２から約３×１０１５ｃｍ−２の範囲にあることを特徴とする方法。
【請求項９】
請求項１記載の方法において、前記リンの前記第２の予め決定されたドーズ量が、約１×１０１４ｃｍ−２から約１．６×１０１６ｃｍ−２の範囲にあることを特徴とする方法。
【請求項１０】
請求項１記載の方法において、前記リンの前記第２の予め決定されたドーズ量が、約３．０×１０１５ｃｍ−２であることを特徴とする方法。
【請求項１１】
ＭＯＳ集積回路（３００）を形成する方法（２００）であって、ゲート酸化膜（２１０）を基板（３００）上に形成し、予め決定された温度でアモルファスシリコン（２２１）を前記ゲート酸化膜（１４０）に堆積し、予め決定されたドーズ量で前記アモルファスシリコン（２２２）をＡｒ＋注入によってアモルファス化し、別の予め決定されたドーズ量でリン（２２３）を前記アモルファスシリコンに注入し、前記アモルファスシリコン（２３０）をパターニングしてゲート領域（３５０）を規定することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体処理に関する。更に詳しくは、本発明は、高温アニール中に高濃度にドープされたポリシリコンゲート電極からゲート酸化膜を通じたリンの侵入を最小にするプロセスに関する。
【背景技術】
【０００２】
電子工業は、より高い機能の装置をよりコンパクトな領域で実現する半導体技術の進歩に依存し続けている。多数のアプリケーションに対して、更に高い機能の装置を実現するために多数の電子装置を単一のシリコンウェファに集積することが必要とされる。シリコンウェファの所定のエリアごとの電子装置の個数が増大するに従って、製造工程は更に難しくなる。
【０００３】
多数の分野において種々のアプリケーションを有する多様な半導体装置が製造されている。そのようなシリコンベースの半導体装置はしばしば、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタや、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタや、相補型ＭＯＳ（ＣＭＯＳ）トランジスタや、ＢｉＣＭＯＳトランジスタのような金属−酸化膜−半導体電界効果トランジスタを含む。そのようなＭＯＳＦＥＴ装置は、導電性のゲートとシリコンのような基板との間に絶縁材料を有する。したがって、これらの装置は、一般的にＩＧＦＥＴ（絶縁ゲートＦＥＴ）と称される。
【０００４】
これら半導体装置のそれぞれは、一般的に、複数の能動性装置が形成される半導体基盤を有する。所定の能動装置の特定の構造は、装置のタイプ間で変更することができる。例えば、ＭＯＳトランジスタにおいて、能動装置は、一般に、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間の電流を調整するゲート電極とを有する。
【０００５】
さらに、そのような装置を、複数のウェファ製造工程で製造されるデジタル又はアナログ装置、例えば、ＣＭＯＳ，ＢｉＣＯＭＳ、バイポーラ等とすることができる。基板を、シリコン、ガリウム砒素（ＧａＡｓ）、又は超小型電子回路を組み立てるのに適した他の基板とすることができる。
【０００６】
一例では、ＤＭＯＳトランジスタを組み立てるのに用いられる製造技術は、ポリシリコンゲートエッジの下のドレイン領域をドープするよう十分に大きな拡散を行うために一般に高いサーマルバジェットを利用する。アニール中、ポリシリコンゲートからのリンは、ゲート酸化膜を通じてトランジスタのチャネル領域に拡散する。リンの侵入によって、装置のしきい値電圧が変更するとともに、短チャネル装置のＶＴロールオフが増大する。これら両方の影響が装置のパフォーマンスを低下させる。
【０００７】
従来のプロセスにおいて、高濃度にリンがドープされたポリシリコン（≧ｅ２０ｃｍ−３）から熱的に成長した酸化膜を通じて単結晶シリコンへのリンの拡散が、長時間に亘る拡散時間の高温アニール（≧１１００℃）の後に観察される。不所望なリンの侵入は、公称しきい値電圧の値に影響を及ぼし、さらに、短チャネル装置のしきい値電圧のロールオフを低下する。
【０００８】
所望のしきい値電圧を維持するとともにＶＴロールオフを許容しうるレベルに維持する必要がある。そのような工程は、装置の歩留まりを増大することによってコストを減少する。
【発明の開示】
【０００９】
一例において、ＭＯＳトランジスタ構造が存在する。この構造は、ゲート領域と、ドレイン領域と、ソース領域とを有する。ゲート領域のシート抵抗を減少する方法は、予め決定された温度で真性アモルファスシリコンをゲート領域に堆積する。アモルファス化の種は、第１の予め決定されたドーズ量でゲート領域の真性アモルファス化シリコンに注入される。第２の予め決定されたドーズ量で、リンの種がゲート領域に注入される。この例の他の特徴は、約５３℃から約５５０℃の範囲にある予め決定された温度での真性アモルファスシリコンの堆積を含む。さらに、ポリシリコンのシート抵抗を約１８Ω／□から約３０Ω／□の範囲で適合する。また、前記アモルファス化の種の前記第１の予め決定されたドーズ量は、約１×１０１５ｃｍ−２から約３×１０１５ｃｍ−２の範囲にあり、前記リンの前記第２の予め決定されたドーズ量は、約１×１０１４ｃｍ−２から約１．６×１０１６ｃｍ−２の範囲にある。
【００１０】
他の例において、ＭＯＳ集積回路の形成方法がある。この方法は、基板上にゲート酸化膜を形成する。予め決定された温度で、ゲート酸化膜にアモルファスシリコンを堆積する。予め決定されたドーズ量で、アモルファスシリコンをＡｒ＋注入によってアモルファス化する。アモルファスシリコンにリンを注入する。アモルファスシリコンのパターニングはゲート領域を規定する。
【００１１】
本発明のこれまでの要約は、本発明の開示例の各々又は各態様を表すことを意図するものではない。他の態様及び実施の形態を、図面及び詳細な説明において提供する。
【００１２】
本発明は、添付図面に関連して本発明の種々の実施の形態の以下の詳細な説明を考慮することによって更に理解される。
【発明を実施するための最良の形態】
【００１３】
本発明が幾多の変更及び変形に従うが、本発明の細目を一例として添付図面を参照しながら詳細に説明する。しかしながら、本発明は、説明される特定の実施の形態に限定されるものではない。それに対して、本発明は、添付した特許請求の範囲によって規定されたような本発明の範囲内にある全ての変更、等価物及び変形をカバーする。
【００１４】
図１を参照すると、従来のプロセス１００において、ゲート酸化膜をシリコン−オン−インシュレータ（ＳＯＩ）上に成長させる（１１０）。
【００１５】
ポリシリコンをゲート酸化膜に堆積し、その状態でリンをポリシリコンにドープする（１２０）。次に、所望の形態を規定するためにポリシリコンにパターニングが施される（１３０）。酸化膜が、パターニングされたポリシリコンに堆積される（１４０）。エッチングによってスペーサが形成される（１５０）。スクリーン酸化膜をポリシリコン上で成長させる（１６０）。ｎ−ＬＤＤを注入すべきエリアをマスクする（１７０）。ポリシリコン領域をマスクによって保護する。マスキング後、ｎ−ＬＤＤが注入される（１８０）。その後、注入された種を拡散させる（１９０）。これらの拡散領域は、最終的にはトランジスタのソース領域及びドレイン領域を規定する。プロセスの更なる詳細を、図３Ａ〜３Ｅの説明の際に概説する。
【００１６】
図３Ａ〜３Ｅは、図１の説明で概説したステップを断面において示す。シリコン−オン−インシュレータ（ＳＯＩ）基板にＤＭＯＳ装置を組み立てる際には、図３Ａ参照。ＳＯＩ基板３００は、シリコン層３１０、ベース酸化膜（ＢＯＸ）層３２０及びＳＯＩ層３３０を有する。酸化膜３４０を成長させる。酸化膜は、ウェット環境で約８００℃の温度で成長させる。約３０ｎｍの厚さまで成長させる。従来のプロセスにおいて、ポリシリコン層３５０を、成長した酸化膜３４０の上に約６８０℃の温度で堆積する。ポリシリコン層３５０を堆積した状態でリンをドープする。図３Ｂ参照。ポリシリコン層３５０を堆積するとともにそれにドープを行ったので、ポリシリコン層３５０がパターニングされる。ＤＭＯＳ装置の所望の形態が規定される。ポリシリコン層は、最終的にはＤＭＯＳトランジスタのゲート構造の一部となる。酸化物が、ポリシリコンのパターニングで規定されたポリシリコン及び領域１５０’に堆積される。酸化物は、約６８０℃の温度において約３００ｎｍの厚さで堆積される。酸化物コーティングは、下層の形態に対応する。図３Ｃ参照。プラズマエッチング（すなわち、「スペーサエッチング」）によって、酸化物コーティングがエッチングされてスペーサ３６０を形成する。図３Ｄ参照。（後のステップの）注入のチャンネリングを防止するために、１０００℃のドライ環境において酸化物を約１８ｎｍの厚さで成長させる。ＳＮＤ（浅いＮ拡散）マスクを適用する。約４０ｋｅＶのエネルギー、３．５×１０１３ｃｍ−２及び０°でのリンのｎ型の低い濃度でドープされたドレイン（ＬＤＤ）注入物が、ソース／ドレイン領域１８０に配置される。図３Ｅ参照。注入領域１８０を活性化するために、基板１００は、約４８０分の間約１１００℃の拡散が施される。
【００１７】
従来のプロセスに対して、本発明による実施の形態では、ドープされたポリシリコンを、約５４０℃で堆積された真性アモルファスシリコンに置換する。アモルファスシリコンの堆積後、シリコンを更にアモルファス化するためにＡｒ＋（アルゴンイオン）を注入する。その後、アモルファスシリコンにリンが注入される。このアモルファスシリコンは、従来のプロセスのポリシリコン３５０を置換する。図２参照。プロセス２００は、図１で概説したものと類似している。ゲート酸化膜をＳＯＩ基板上に成長させる（２１０）。しかしながら、変更された処理フロー２２０は、真性アモルファスシリコン２２１の堆積を含む。真性アモルファスシリコンの堆積後、Ａｒ＋の注入によるアモルファス化を行う（２２２）。変更されたプロセス２２０は、リンの注入によって完了する（２２３）。残りの処理ステップ２３０〜２９０は、図１の処理ステップに従う。
【００１８】
図４参照。本発明によるプロセスの一例において、プロットは、ポリシリコン堆積温度に対するＮ＋ドープポリシリコンのシート抵抗を示す。約５４０℃において、シート抵抗（４１０）は約１４０Ω／□であり、それに対して、約６２５℃において、シート抵抗（４３０）は約３２５Ω／□まで上昇する。シート抵抗は、従来のプロセスの一例の約半分未満になる。シート抵抗（４２０）は、約５５５℃の堆積温度で約１４５Ω／□まで上昇する。
【００１９】
図５参照。本発明によるプロセスの一例において、堆積温度及び予めアモルファス化するためのＡｒ＋の注入に対する約３６０ｎｍのポリシリコンのシート抵抗を、５３０℃及び５４０℃の二つのポリシリコン堆積温度のそれぞれのウェファのサンプル数に対してプロットする。ポリシリコン中のリン濃度を、シート抵抗を増大することなく予めアモルファス化する技術を用いて減少することができる。ゲート酸化膜に侵入するリンが、１１００℃／４８０分のアニールの場合に比べて減少する。曲線５１０，５２０は、Ａｒ＋の注入のないウェファに対するものである。５３０℃において、シート抵抗は約７２Ω／□となり、５４０℃において、シート抵抗は約５５Ω／□となる。曲線５１５，５２５は、Ａｒ＋の注入のあるウェファに対するものである。５３０℃において、シート抵抗は約２２０Ω／□となり、５４０℃において、シート抵抗は２８Ω／□となる。
【００２０】
説明した実施の形態において、Ａｒ＋を、アモルファス化の種として選択した。他の種も選択することができる。例えば、シリコンをアモルファス化するがドーパントとして機能しない十分重いＳｉ＋又は他の種が適切である。
【００２１】
本発明の複数の特定の実施の形態を参照して説明したが、当業者は、特許請求の範囲で説明する本発明の範囲を逸脱することなく幾多の変更を行えることを認識する。
【図面の簡単な説明】
【００２２】
【図１】ドープされたポリシリコンプロセスの従来の処理フローを示す。
【図２】本発明の実施の形態によるポリシリコンゲート領域を組み立てる処理フローを示す。
【図３】図１のプロセスによって製造されたシリコン−オン−インシュレータ基板上のＤＭＯＳ装置の断面を示す。
【図４】ポリシリコン堆積温度に対するＮ＋ドープされたポリシリコンシート抵抗Ｒｓのプロットである。
【図５】本発明のＡｒ＋注入のある及び本発明のＡｒ＋注入のない二つの温度のポリシリコン堆積温度に対するポリシリコンシート抵抗Ｒｓのプロットである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【国際調査報告】
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