(57)【要約】【課題】マイクロプロセッサを備えるコンピュータシステムとともに用いられる再構成可能なコアロジックを備えるロジックデバイスを提供する。【解決手段】マイクロプロセッサを備えるコンピュータシステムとともに利用される再構成可能なコアロジックを含むロジックデバイスは、完全に再構成可能な回路として実現してもよいし、再構成可能なロジック部分と固定ロジック部分を組み合わせたものとして実現してもよい。コアロジックは、動的に、または製造工程中に選択が可能なパラメータ化した機能を含むとしてもよく、この結果、２つ以上のポートの間で、動的にまたは所定の方法に従って、対外的な帯域幅の再割当を実現できる。完全に再構成可能な回路、または再構成可能なロジックと固定ロジックの組み合わせは、単一のダイの上に同時に製造されるとしてもよいし、集積回路ダイ積層技術を用いて形成するとしてもよい。再構成可能なロジック回路は少なくとも部分的に、１つ以上の再構成可能なＤｉｒｅｃｔ  Ｅｘｅｃｕｔｉｏｎ  Ｌｏｇｉｃ（ＤＥＬ）処理素子として機能するように構成されるとしてもよい。当該再構成可能なＤＥＬ処理素子は、コンピュータシステムのリソースへのアクセスに関して、対応するマイクロプロセッサのピアとして実質的に機能するとしてもよい。【選択図】図３
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【特許請求の範囲】
【請求項１】
少なくとも１つのマイクロプロセッサをメモリシステムに接続するロジックデバイスであって、
前記ロジックデバイスを前記メモリシステムにインターフェースする再構成可能なロジック部分
を備えるロジックデバイス。
【請求項２】
前記ロジックデバイスを前記少なくとも１つのマイクロプロセッサにインターフェースする固定ロジック部分
をさらに備える、請求項１に記載のロジックデバイス。
【請求項３】
前記再構成可能なロジック部分は、前記メモリシステムに接続されたメモリバスに接続される
請求項１または２に記載のロジックデバイス。
【請求項４】
前記再構成可能なロジック部分はさらに、前記ロジックデバイスをグラフィクスポートにインターフェースする
請求項１または２に記載のロジックデバイス。
【請求項５】
前記ロジックデバイスを入出力バスに接続する追加ロジックデバイス
をさらに備える、請求項１または２に記載のロジックデバイス。
【請求項６】
前記追加ロジックデバイスは、前記ロジックデバイスの前記再構成可能なロジック部分に接続される
請求項５に記載のロジックデバイス。
【請求項７】
前記入出力バスに接続されたグラフィクスポート
をさらに備える、請求項５に記載のロジックデバイス。
【請求項８】
前記固定ロジック部分は、前記少なくとも１つのマイクロプロセッサに接続されたフロントサイドバスに接続される
請求項１または２に記載のロジックデバイス。
【請求項９】
前記少なくとも１つのマイクロプロセッサは、２つ以上のマイクロプロセッサを有する
請求項１または２に記載のロジックデバイス。
【請求項１０】
前記メモリシステムは複数のメモリモジュールを有する
請求項１または２に記載のロジックデバイス。
【請求項１１】
前記複数のメモリジュールはＤＩＭＭモジュールを含む
請求項７に記載のロジックデバイス。
【請求項１２】
前記再構成可能なロジック部分は、コンピュータシステムの複数のコアロジック機能の少なくとも一部分を実現する
請求項１または２に記載のロジックデバイス。
【請求項１３】
前記複数のコアロジック機能は、再構成可能なロジックを含む複数の集積回路デバイスの間で分配されている
請求項１２に記載のロジックデバイス。
【請求項１４】
前記複数のコアロジック機能は、パラメータ化された機能を含む
請求項１２に記載のロジックデバイス。
【請求項１５】
前記パラメータ化された機能は、少なくとも一部分が、製造工程中に選択が可能である
請求項１４に記載のロジックデバイス。
【請求項１６】
前記複数のコアロジック機能は、２以上のポート間で対外的な帯域幅を動的に再割当することを含む
請求項１２に記載のロジックデバイス。
【請求項１７】
前記複数のコアロジック機能は、製造工程中において２以上のポート間で対外的な帯域幅を再割当することを含む
請求項１２に記載のロジックデバイス。
【請求項１８】
前記再構成可能なロジック部分と前記固定ロジック部分は、単一の集積回路ダイの上に同時に形成される
請求項１または２に記載のロジックデバイス。
【請求項１９】
前記再構成可能なロジック部分と前記固定ロジック部分は、固定ロジックダイ素子に再構成可能なダイ素子を積層することによって形成される
請求項１または２に記載のロジックデバイス。
【請求項２０】
前記再構成可能なロジック部分は、前記ロジックデバイスを前記少なくとも１つのマイクロプロセッサにインターフェースする
請求項１または２に記載のロジックデバイス。
【請求項２１】
前記再構成可能なロジック部分はさらに、少なくとも１つの再構成可能なプロセッサとして構成することが可能である
請求項１または２に記載のロジックデバイス。
【請求項２２】
前記少なくとも１つの再構成可能なプロセッサはＤｉｒｅｃｔ  Ｅｘｅｃｕｔｉｏｎ  Ｌｏｇｉｃ（ＤＥＬ）として機能する
請求項２１に記載のロジックデバイス。
【請求項２３】
前記少なくとも１つの再構成可能なプロセッサおよび前記少なくとも１つのマイクロプロセッサは、コンピュータシステムのリソースへのアクセス方法が略同様である
請求項２１に記載のロジックデバイス。
【請求項２４】
少なくとも１つのマイクロプロセッサをメモリシステムに接続するロジックデバイスを提供するプロセスであって、
前記ロジックデバイスに必要なインターフェースを決定することと、
前記決定された必要なインターフェースに基づいてインターフェースライブラリから適切なインターフェースを選択することと、
前記選択された適切なインターフェースに従って前記ロジックデバイスの再構成可能なロジック部分の配置および配線を行うことと
を含むプロセス。
【請求項２５】
前記再構成可能なロジック部分の配置および配線に基づき、コアロジックに構成フィールドを読み込むこと
をさらに含む、請求項２４に記載のプロセス。
【請求項２６】
前記再構成可能なロジック部分の配置および配線に基づき、構成メモリに構成フィールドを読み込むこと
をさらに含む、請求項２４に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は広くは、マイクロプロセッサを備えるコンピュータシステムの分野に関する。特に本発明は、マイクロプロセッサを備えるコンピュータシステムとともに用いられる再構成可能なコアロジックを備えるロジックデバイスに関する。本願は米国特許出願第１０／９９２，８７１号（出願日：２００４年１１月１９日、名称：マイクロプロセッサを備えるコンピュータシステムとともに用いられる再構成可能なコアロジックを備えるロジックデバイス）に基づき優先権を主張する。当該出願に開示した内容はすべて参照により本願に組み込まれる。
【背景技術】
【０００２】
今日現在、高密度に設けられたマイクロプロセッサのようなロジックデバイスを利用したコンピュータシステムは通常、一般的に「コアロジック」と呼ばれている何らかのチップセットを共に利用する必要がある。このコアロジックを設ける目的は、コンピュータシステムが必要とする機能であるが必ずしもマイクロプロセッサ自体によって実現されるわけではない機能を実行することにある。このような機能の例を挙げると、表示機能、周辺入出力（Ｉ／Ｏ）アクセス機能、メインメモリアクセス機能などがある。ここで、これら３つの例示した機能の間だけでも、アプリケーションによって、要求される性能のレベルが大きく異なる。このため、略すべてのマイクロプロセッサに対して多様なチップセットが準備されており、この結果、性能の組み合わせは多岐にわたり、統一小売価格にも幅がある。さらに、どのマイクロプロセッサも機能性や対外的な帯域幅が有限であるので、フロントサイドバス（ＦＳＢ）を介して利用可能なマイクロプロセッサとのインターコネクト帯域幅に基づきその他の所望の機能をすべて提供するのは、コアロジックの役割となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
機能が固定されている現在利用可能な標準規格のコアロジックとは異なる、再構成可能なロジックを含むコアロジックが開発されれば、必要に応じてコアロジックの機能を変更することが可能となり、また一方では、アプリケーション毎に機能が異なる数多くのチップセットを製造するために生じる高額な開発コストをなくすこともできる。このようなコアロジックは、例えば、メモリを中心としたアプリケーションに対して表示を中心としたアプリケーションを支持するべくピンやゲートを再割当することによって、利用可能な固定帯域幅の分割方法を変更することができる。またさらに、入出力を中心としたアプリケーション用に組み合わせをさらに変更するとしてもよい。
【０００４】
例えば、ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｘ４に替えてＰＣＩ  Ｅｘｐｒｅｓｓ  Ｘ８を利用したい場合、ある入出力機能に対して割り当てるピンの数を２倍にすることによって、帯域幅を略倍増させることができる。さらに別の例を挙げると、メモリ帯域幅を最大にする必要があるアプリケーション用に、シングル・チャネル・コントローラに代えてダブル・チャネル・メモリ・コントローラを実現するべく、ピンを再び再割当する。さらに、新たにチップを設計および製造することなく、ＳＲＣコンピューターズ社のＳＮＡＰ（登録商標）やまだ公知でない入出力規格などカスタマイズしたインターフェースを実現することも可能である。
【０００５】
このような部品の再構成は、固定的にマザーボードをアセンブルする際に実施してもよいし、または、アプリケーション毎に動的に行うとしてもよい。手順としてはまず、ユーザまたはマザーボードの製作者は所望のインターフェースの組み合わせを決定する。利便性の観点から、このステップに先立って、利用可能なインターフェースをすべて回路「マクロ」ライブラリにまとめておくとしてもよい。続いて、ライブラリから適切なマクロを選択する。続いて、所望のマクロセットを組み込んだ回路を実際に生成するべく、配置配線（Ｐｌａｃｅ  ａｎｄ  Ｒｏｕｔｅ）プログラムを実行するとしてもよい。このプロセスを実施した結果出力されるのは、バイナリ構成ファイルである。続いて、このファイルは、直接再構成可能なコアロジックに、または隣接する構成をプログラム可能なＲｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ（ＰＲＯＭ）に読み込まれる。こうして、再構成可能なコアロジックを起動することができ、構成ファイルを読み込ませて、利用可能な状態とする。
【０００６】
このようなポート再構成機能以外にも、コアロジックでは多岐にわたる機能を実現することができる。例えば、所望のメモリデータアクセスパターンが非線形であると考える。現在の標準的なシステムでは、所望の構成要素毎にメモリからキャッシュラインをすべて取り出す必要がある。これは、例えば、実際に必要な量の１６倍のデータをプロセッサが読み込む必要があることに優になり得る。現在のコアロジックは、設計の段階で機能を決定しなければならないので、このような動作を行わざるを得ない。このため、設計方法はすべてのアプリケーションに利用可能なものを採用せざるを得ず、特定のアプリケーション向けに最適化されていない。
【０００７】
しかし本発明の開示内容によれば、コアロジック内にパラメータ化データ先取り機能ユニットのインスタンスが作成されれば、プロセッサから当該機能ユニットに転送されたパラメータによって、当該機能ユニットは回路機能を変更し、非線形で且つ特定アプリケーションに応じた方法でメモリにアクセスし、プロセッサが所望するデータのみを抽出および圧縮する。この結果、上記の例では、帯域幅の効率が１６倍にも改善されると同時に、このような動作は当該機能ユニットがプロセッサから受け取るデータ読み取りコマンドに基づいて行うことができる。このような動作は、コアロジック全体もしくは少なくとも一部が再構成可能であれば、実現は可能である。
【０００８】
再構成が可能でないロジックでもこのような動作機能の選択を少なくとも部分的に実現することは可能であるが、回路構成を事前に決定しチップの設計段階において確定しておく必要がある。また、再構成可能なゲートのセットを単に１セット準備しておくことに比べ、製造時にゲートにおいて所望の選択肢をすべて実現しなければならないので消費するロジックがはるかに多くなる。データ先取り機能ユニットおよびデータアクセス機能ユニットが補完する内容は、対象アプリケーションによって大きく異なり、演算機能を含むこともあり得る。本発明にかかる再構成可能なコアロジックチップセットを配設および利用することによって、両機能ユニットによる補完内容を、ボードを組み立てる時に設定するか、またはアプリケーション毎に再構成することが可能となる。
【０００９】
このような機能性が望まれているが、実現する方法として、少なくとも２つ考えられる。デバイスは１００％完全に再構成可能であってもよいし、フロントサイドバス・インターフェースのような固定ロジックとデータ先取り用または入出力ポート選択用の再構成可能なロジックを組み合わせることもできる。また、このようなコアロジックを実際に物理的に実現するにあたっては、幾通りか方法がある。まず、Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＲＡＭ）を備える再構成可能なロジックの公知の製造技術と、これと両立可能な標準ロジックの製造技術を組み合わせることによって、単一のダイの上に両方のタイプのロジックを製造することができる。この方法は、同一ダイの上にＳＲＡＭキャッシュとともにハイエンド・マイクロプロセッサを形成する場合に現在利用されている製造プロセスに非常によく似ている。この製造方法の問題は、非常に高度なウェハプロセスが必要となるのでダイ領域が非常に大きくなる点である。このため、ウェハの不具合が生じやすくなり、プロセス制御を非常に厳しく行わなければ、歩留まりが低下してしまう。
【００１０】
別の方法としては、通常のロジックデバイスの上に通常の再構成可能なデバイスを重ねる方法がある。このような方法は、例えば、先に述べた既に発行されている特許および係属中の特許出願において開示および請求されている。この方法には使用する２つのダイのサイズをより小さくできるという明確な利点があり、前述した寸法が大きい単一のダイを製造する場合よりも歩留まりが高くなると同時に、ダイを重ねる動作を追加するのみでよい。さらに別の方法としては、１００％完全に再構成可能なデバイスを利用してコアロジック機能のすべてを実現することが挙げられる。
【００１１】
ＳＲＣコンピューターズ社（米国コロラド州、コロラド・スプリングス）ではこれまで、標準規格の書き替え可能ゲートアレイ（ＦＰＧＡ）を利用して、インテル(r)Ｐ６  ＦＳＢに直接接続可能な特定用途向け集積回路（ＡＳＩＣ）置換用ブリッジチップを提供していた。このように、再構成可能なデバイスを利用してＦＳＢに対する接続を実現することが可能であることを示していた。しかし、本発明とは異なり、この技術が本質的に実現していた構成では設計内容が固定されておりシステムに組み込まれた後はほとんど再構成することができず、本明細書で開示しているように入出力補完構成要素を変更するという効果を達成することができず、またＦＳＢに対する接続以外の通常のノースブリッジの機能のすべてを実施できるわけではなかった。実際のところ、上記の設計は主として、標準規格のノースブリッジに追加して利用されるＡＳＩＣに替わるものを意図しており、ノースブリッジに替わるものを意図していたわけではない。
【００１２】
本発明に係る技術によれば、現在のチップセットが「ノースブリッジ」と「サウスブリッジ」に分割されているように、その一部またはすべてが再構成可能である複数の構成要素の間で複数のコアロジック機能を分割することも可能である。
【課題を解決するための手段】
【００１３】
本明細書では、マイクロプロセッサを備えるコンピュータシステムとともに利用される再構成可能なコアロジックを含むロジックデバイスを詳細に開示する。当該ロジックデバイスは、完全に再構成可能な回路として実現してもよいし、再構成可能なロジック部分と固定ロジック部分を組み合わせたものとして実現してもよい。当該コアロジックは、動的に、または製造工程中に選択が可能なパラメータ化した機能を含むとしてもよく、この結果、２つ以上のポートの間で、動的にまたは所定の方法に従って、対外的な帯域幅の再割当を実現できる。完全に再構成可能な回路、または再構成可能なロジックと固定ロジックの組み合わせは、単一のダイの上に同時に製造されるとしてもよいし、集積回路ダイ積層技術を用いて形成するとしてもよい。
【００１４】
また本明細書では、少なくとも１つのマイクロプロセッサをメモリシステムに接続するためのロジックデバイスを詳細に開示する。当該ロジックデバイスは、ロジックデバイスをメモリシステムにインターフェースする再構成可能なロジック部分を備える。本明細書に開示した別の実施形態では、ロジックデバイスはさらに、ロジックデバイスを少なくとも１つのマイクロプロセッサにインターフェースする固定ロジック部分を備えるとしてもよい。
【００１５】
再構成可能なロジック部分は少なくとも部分的にさらに、１つ以上の再構成可能なＤｉｒｅｃｔ  Ｅｘｅｃｕｔｉｏｎ  Ｌｏｇｉｃ（ＤＥＬ）処理素子として機能するように構成されるとしてもよい。当該再構成可能なＤＥＬ処理素子は、コンピュータシステムのリソースへのアクセスに関して、対応するマイクロプロセッサのピアとして機能するとしてもよい。
【図面の簡単な説明】
【００１６】
上述およびそれ以外の本発明の特徴および目的、当該特徴および目的を実現する方法、および本発明は、添付図面と共に下記の好ましい実施形態の説明を参照することによって、理解されたい。添付図面を以下に説明する。
【００１７】
【図１】従来のコアロジックチップセットおよび非インターリーブメモリと共に実現されたコンピュータシステムの一部を示す機能ブロック図である。
【００１８】
【図２】従来のコアロジックチップセット、インターリーブメモリおよび入出力ベースのグラフィクスポートと共に実現されたコンピュータシステムの一部を示す、対応する機能ブロック図である。
【００１９】
【図３】本発明に係る少なくとも部分的に再構成可能なコアロジックチップセットと共に実現された、非インターリーブメモリを用いた、コンピュータシステムの一部を示す機能ブロック図である。
【００２０】
【図４】本発明に係る少なくとも部分的に再構成可能なコアロジックチップセットと共に実現された、インターリーブメモリおよび入出力ベースのグラフィクスポートを用いた、コンピュータシステムの一部を示す、対応する機能ブロック図である。
【００２１】
【図５】本発明に係る完全に再構成可能なコアロジックチップセットと共に実現された、非インターリーブメモリを用いた、コンピュータシステムの一部を示す機能ブロック図である。
【００２２】
【図６】本発明に係る完全に再構成可能なコアロジックチップセットと共に実現された、インターリーブメモリおよび入出力ベースのグラフィクスポートを用いた、コンピュータシステムの一部を示す、対応する機能ブロック図である。
【００２３】
【図７】先行する図面に示した、少なくとも部分的に再構成可能なコアロジックチップセットの代表的な構成プロセスを示すフローチャートである。
【発明を実施するための最良の形態】
【００２４】
図１は、従来のコアロジックチップセットおよび非インターリーブメモリと共に実現されたコンピュータシステム１００の一部を示す機能ブロック図である。コンピュータシステム１００は、フロントサイドバス（ＦＳＢ）を介してノースブリッジ１０４であるコアロジックチップに接続された、一対のマイクロプロセッサ１０２０および１０２１を備える。ノースブリッジ１０４はグラフィクスバスを用いてグラフィクスポート１０６に接続されるとともに、双方向性メモリバスを介して複数のＤｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ（ＤＩＭＭ）１０８を含むメモリシステムに接続されている。サウスブリッジ１１０であるチップは、ノースブリッジ１０４に接続されるとともに、図示されている通りコンピュータシステム１００を入出力（Ｉ／Ｏ）バスに接続している。
【００２５】
図２は、従来のコアロジックチップセット、インターリーブメモリおよび入出力ベースのグラフィクスポートと共に実現されたコンピュータシステム２００の一部を示す、対応する機能ブロック図である。コンピュータシステム２００は、フロントサイドバス（ＦＳＢ）を介してノースブリッジ２０４であるコアロジックチップに接続された、一対のマイクロプロセッサ２０２０および２０２１を備える。ノースブリッジ２０４は、一対の双方向性メモリバスを介してインターリーブされた複数のＤＩＭＭ１０８を含むメモリシステムに接続されている。サウスブリッジ２１０であるチップは、ノースブリッジ２０４に接続されるとともに、図示されている通りコンピュータシステム１００を、入出力（Ｉ／Ｏ）バスに接続されたグラフィクスポート２０６に接続している。
【００２６】
図１および図２では、コアロジックは「ノースブリッジ」および「サウスブリッジ」という一般的な名称で示している。ノースブリッジ１０４および２０４は、グラフィクスバスを初めとする様々な入出力ポートに、マイクロプロセッサ１０２および２０２のフロントサイドバス（ＦＳＢ）の帯域幅、およびメモリバスの帯域幅を配分することを主な機能とするメインのコアロジックチップである。図１に示したコンピュータシステム１００は、例えば、表示を中心とするアプリケーションで利用される構成を示す。この場合、ノースブリッジ１０４に設けられたピンは、直接グラフィクスバスにサービスを提供するように割り当てられる。一方、図２に示したコンピュータシステム２００は、例えば、メモリを中心としたアプリケーションを支持する構成を示す。この場合、ノースブリッジ２０４は２本のメモリバスを備えるように構成されているので、当該システムのメモリ帯域幅を倍増させるという効果を奏する。
【００２７】
どちらの場合でも、ノースブリッジ１０４および２０４であるチップに設けられたピンの数が有限であり、また、内部の論理ゲートは、図１のケースではグラフィクスバスに対する直接接続が実現しているが、これを犠牲にして図２のケースの場合２本のメモリバスを支持するべく割り当てなければならないので、トレードオフが生じるのは避けられない。図２に示したコンピュータシステム２００のグラフィクス機能は、このアプリケーションセットではそれほど重要でないので、グラフィクスに関する接続を、サウスブリッジ２１０上に設けられた汎用入出力に移しても実現することができる。この方法に関する問題点は、支持したい構成毎に、独自のコアロジックチップのセットを用意しなければならない点にある。
【００２８】
現在、特定用途向けのコアロジックチップセットが数多く市販されている。このようなチップセットの開発コストはもちろんのこと非常に高額で、より精密なリソグラフィーを実現するべく技術の進歩が求められているので、これからも増加する一方であろう。このような経済的な理由から、独自の、且つ特定用途向けのコアロジックを開発するコストを必要とせずに、多様なコンピュータシステムの性能レベルを実現する方法が、強く望まれている。
【００２９】
図３は、本発明に係る少なくとも部分的に再構成可能なコアロジックチップセットと共に実現された、非インターリーブメモリを用いた、コンピュータシステム３００の一部を示す機能ブロック図である。コンピュータシステム３００は、図示を簡略にするため２つのみを示すが、１以上のマイクロプロセッサ３０２０および３０２１を備える。マイクロプロセッサ３０２０および３０２１は、フロントサイドバスを介して、一部が固定ロジックから形成され、別の一部が再構成可能なロジックから成る再構成可能なコアロジックチップ３０４に接続されている。再構成可能なコアロジックチップ３０４は、グラフィクスバスを用いてグラフィクスポート３０６に接続され、双方向性メモリバスを介して複数のＤＩＭＭ１０８を備えるメモリシステムに接続されている。従来のサウスブリッジ３１０であるチップは再構成可能なコアロジックチップ３０４に接続されるとしてもよく、図示されている通りコンピュータシステム３００を入出力（Ｉ／Ｏ）バスに接続する。
【００３０】
図４は、本発明に係る少なくとも部分的に再構成可能なコアロジックチップセットと共に実現された、インターリーブメモリおよび入出力ベースのグラフィクスポートを用いた、コンピュータシステム４００の一部を示す、対応する機能ブロック図である。コンピュータシステム４００は、図示を簡略にするため２つのみを示すが、１以上のマイクロプロセッサ４０２０および４０２１を備える。マイクロプロセッサ４０２０および４０２１は、フロントサイドバスを介して、再構成可能なコアロジックチップ４０４に接続されている。再構成可能なコアロジックチップ４０４は、一対の双方向性メモリバスを介して複数のインターリーブされたＤＩＭＭ１０８を備えるメモリシステムに接続されている。サウスブリッジ４１０であるチップは再構成可能なコアロジックチップ４０４に接続され、図示されている通り、コンピュータシステム４００を入出力（Ｉ／Ｏ）バスに接続されたグラフィクスポート４０６に接続する。
【００３１】
図３および図４に示したコンピュータシステム３００および４００では、再構成可能なコアロジックチップ３０４および４０４の再構成可能なロジック部分は、例えば、アプリケーションに応じて、グラフィクスバスおよび１本のメモリバスに対する接続（図３）、または一対のインターリーブメモリバスに対する接続（図４）を支持するように再構成されるとしてもよい。両図に示した例によると、再構成可能なコアロジックチップ３０４および４０４の一部分は、例えばマイクロプロセッサ３０２および４０２に対するフロントサイドバスによる接続を支持するべく、固定ロジックによって実現されている。上述した機能以外に注目しておくべきは、再構成可能なコアロジックチップ３０４（図３）および４０４（図４）の再構成可能なロジックの少なくとも一部分は、１以上の再構成可能なＤｉｒｅｃｔ  Ｅｘｅｃｕｔｉｏｎ  Ｌｏｇｉｃ（ＤＥＬ）処理素子を実現するべく用いられるとしてもよい。この時、マイクロプロセッサ３０２（図３）および４０２（図４）と再構成可能なＤＥＬ処理素子は、コンピュータシステム３００（図３）および４００（図４）のリソースへのアクセスに関して互いにピアとして機能するとしてもよい。
【００３２】
図５は、本発明に係る完全に再構成可能なコアロジックチップセットと共に実現された、非インターリーブメモリを用いた、コンピュータシステム５００の一部を示す機能ブロック図である。コンピュータシステム５００は、図示を簡略にするため２つのみを示すが、１以上のマイクロプロセッサ５０２０および５０２１を備える。マイクロプロセッサ５０２０および５０２１は、フロントサイドバスを介して、完全に再構成可能なコアロジックチップ５０４に接続されている。再構成可能なコアロジックチップ５０４は、グラフィクスバスを用いてグラフィクスポート５０６に接続され、双方向性メモリバスを介して複数のＤＩＭＭ１０８を備えるメモリシステムに接続されている。従来のサウスブリッジ５１０であるチップは再構成可能なコアロジックチップ５０４に接続されるとしてもよく、図示されている通りコンピュータシステム５００を入出力（Ｉ／Ｏ）バスに接続する。
【００３３】
図６は、本発明に係る完全に再構成可能なコアロジックチップセットと共に実現された、インターリーブメモリおよび入出力ベースのグラフィクスポートを用いた、コンピュータシステム６００の一部を示す、対応する機能ブロック図である。コンピュータシステム６００は、図示を簡略にするため２つのみを示すが、１以上のマイクロプロセッサ６０２０および６０２１を備える。マイクロプロセッサ６０２０および６０２１は、フロントサイドバスを介して、完全に再構成可能なコアロジックチップ６０４に接続されている。再構成可能なコアロジックチップ６０４は、一対の双方向性メモリバスを介してインターリーブされた複数のＤＩＭＭ１０８を備えるメモリシステムに接続されている。サウスブリッジ６１０であるチップは再構成可能なコアロジックチップ６０４に接続され、図示されている通り、コンピュータシステム６００を入出力（Ｉ／Ｏ）バスに接続されたグラフィクスポート６０６に接続する。
【００３４】
図５および図６に示したコンピュータシステム５００および６００では、完全に再構成可能なコアロジックチップ５０４および６０４は、例えば、アプリケーションに応じて、グラフィクスバスおよび１本のメモリバスに対する接続（図５）、または一対のインターリーブメモリバスに対する接続（図６）を支持するように再構成されるとしてもよい。両図に示した例によると、再構成可能なコアロジックチップ５０４および６０４に固定ロジックによって実現されている部分はなく、マイクロプロセッサ５０２および６０２に対するフロントサイドバスを介した接続を支持している部分も再構成可能となっている。上述した機能以外に注目しておくべきは、完全に再構成可能なコアロジックチップ５０４（図５）および６０４（図６）の少なくとも一部分は、１以上の再構成可能なＤｉｒｅｃｔ  Ｅｘｅｃｕｔｉｏｎ  Ｌｏｇｉｃ（ＤＥＬ）処理素子を実現するべく用いられるとしてもよい。この時、マイクロプロセッサ５０２（図５）および６０２（図６）と再構成可能なＤＥＬ処理素子は、コンピュータシステム５００（図５）および６００（図６）のリソースへのアクセスに関して互いにピアとして機能するとしてもよい。
【００３５】
図７は、少なくとも部分的に再構成可能なコアロジックチップ３０４（図３）および４０４（図４）の代表的な構成プロセス７００を示すフローチャートである。再構成可能なコアロジックチップ３０４および４０４の再構成は、マザーボードがアセンブルされる際に固定的に行われるとしてもよいし、または動的にアプリケーション毎に行うとしてもよい。ステップ７０２において、ユーザもしくはマザーボードの製造者は所望のインターフェースの組み合わせを決定する。利便性の観点から、このステップに先立って、利用可能なインターフェースをすべて回路「マクロ」ライブラリにまとめておくとしてもよい。ステップ７０４では、ライブラリから適切なマクロを選択するとしてもよい。
【００３６】
ステップ７０６において、所望のマクロセットを組み込んだ回路を生成するべく、配置配線（Ｐｌａｃｅ  ａｎｄ  Ｒｏｕｔｅ）プログラムを実行するとしてもよい。このプロセスを実施した結果出力されるのは、バイナリ構成ファイルである。ステップ７０８において、このファイルは、直接再構成可能なコアロジックに、または隣接する構成をプログラム可能なＲｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ（ＰＲＯＭ）に読み込まれる。こうして、再構成可能なコアロジックを起動することができ、構成ファイルを読み込ませて、ステップ７１０で利用可能な状態とする。
【００３７】
上記では具体的にコンピュータシステムのアーキテクチャを挙げて本発明の原理を説明してきたが、上述の説明は例示に過ぎず、本発明の範囲を限定するものではないと理解されたい。特に、当業者であれば、上記の開示内容に基づき他の変形例に想到することは明らかである。そのような変形例は、それ自体は既に公知のほかの特徴を含むとしてもよいし、本明細書に記載した特徴に替えて、もしくは、そのような特徴とともに利用されるほかの特徴を含むとしてもよい。本願の請求項は特定の特徴の組み合わせを対象としているが、本明細書の開示範囲には、本願の請求項に係る発明と同一の発明に関していようといまいと、および、本発明が解決しようとした技術上の問題の一部またはすべてを改善するものであろうとなかろうと、直接的または間接的に開示された新規の特徴または新規の特徴の組み合わせ、もしくは、当業者が明らかに想到する、そのような新規の特徴または新規の特徴の組み合わせを一般化した概念またはそれらの変形が含まれると理解されたい。また出願人は、本願の審査過程において、もしくは本願から派生した出願の審査過程において、上述したような特徴および／または上述したような特徴の組み合わせに関する請求項を新たに作成する権利を有するものである。
【図１】
2008521128.tif 000003
【図２】
2008521128.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008521128.tif 000009
【国際調査報告】
2008521128.tif 000010