(57)【要約】  伝送経路内の損失を補償するための装置は、伝送経路を介して伝送される信号内に時定数を導入する回路ブロックを備える。時定数は、伝送経路内の損失に寄与する固有の時定数の少なくとも一部を相殺する。回路ブロックは、抵抗性回路と、容量性回路とを備える。容量性回路及び抵抗性回路は共に時定数に寄与する。容量性回路は、回路ブロックを介して個々に切り替えることができる複数のコンデンサを備える。上記装置によって与えられる補償の量は、伝送経路内の損失に少なくとも部分的に対応する。
2008543221.tif 000002
【特許請求の範囲】
【請求項１】
伝送経路内の損失を補償するための装置であって、
前記伝送経路を介して伝送される信号内に時定数を導入する回路ブロックであって、該時定数は、前記伝送経路内の損失の一因である固有の時定数の少なくとも一部を相殺する、回路ブロックを備え、
前記回路ブロックは、
抵抗性回路と、
容量性回路と、
を備え、前記容量性回路及び前記抵抗性回路は共に前記時定数に寄与し、前記容量性回路は、個々に切り替えることができる複数のコンデンサを含み、
前記装置によって与えられる補償の量は、前記伝送経路内の前記損失に少なくとも部分的に対応する、装置。
【請求項２】
前記回路ブロックは第１の回路ブロックであり、該第１の回路ブロックによって導入される前記時定数は第１の時定数であり、
前記装置は、
Ｎ（Ｎ≧１）個の回路ブロックであって、該Ｎ個の回路ブロックはそれぞれ第Ｎの時定数を導入し、前記第１の時定数及び前記Ｎ個の時定数（複数可）は共に、前記固有の時定数の少なくとも一部を相殺する、Ｎ個の回路ブロックをさらに備え、
第Ｍ（１≦Ｍ≦Ｎ）の回路ブロックは、
第Ｍの抵抗性回路と、
第Ｍの容量性回路と、
を備え、前記第Ｍの容量性回路及び前記第Ｍの抵抗性回路は共に、前記第Ｍの回路ブロックによって導入される第Ｍの時定数に寄与し、前記第Ｍの容量性回路は、個々に切り替えることができる複数のコンデンサを備える、請求項１に記載の装置。
【請求項３】
前記複数のコンデンサは、並列に配列される、２進で重み付けされたコンデンサを含み、該２進で重み付けされたコンデンサは、出力トランジスタとグランドとの間で切り替えることができる、請求項１に記載の装置。
【請求項４】
前記２進で重み付けされたコンデンサは、２進で重み付けされた３つのコンデンサを含み、前記２進で重み付けされたコンデンサのうちの第１のコンデンサはＣの静電容量を有し、前記２進で重み付けされたコンデンサのうちの第２のコンデンサは２Ｃの静電容量を有し、前記２進で重み付けされたコンデンサのうちの第３のコンデンサは４Ｃの静電容量を有する、請求項３に記載の装置。
【請求項５】
前記抵抗性回路及び前記容量性回路は直列に接続される、請求項１に記載の装置。
【請求項６】
前記抵抗性回路は１つの抵抗器を含み、前記容量性回路は並列に接続される複数のコンデンサを含む、請求項５に記載の装置。
【請求項７】
前記伝送経路は、回路基板上のトレース、及び該回路基板の一部ではない配線のうちの１つ又は複数から構成される、請求項１に記載の装置。
【請求項８】
前記伝送経路内の前記損失は、該伝送経路に沿って伝送される前記信号において、ピークの丸み及びタイミング誤差を生じさせ、
前記装置によって与えられる補償は、前記丸み及び前記タイミング誤差を少なくとも部分的に相殺する、請求項１に記載の装置。
【請求項９】
前記回路ブロックに接続され、利得抵抗器を通して別のエミッタフォロワに接続されて増幅器として作動する第１のエミッタフォロワトランジスタをさらに備え、該増幅器の周波数応答は、前記利得抵抗器と並列に接続される切替可能な時定数を介して調整可能である、請求項１に記載の装置。
【請求項１０】
前記伝送経路は、自動試験装置（ＡＴＥ）と被試験デバイス（ＤＵＴ）との間の信号経路の少なくとも一部を含む、請求項１に記載の装置。
【請求項１１】
伝送経路内の損失を補償する方法であって、
損失補償回路を介して時定数を導入し、該時定数は前記伝送経路内の固有の時定数の少なくとも一部を相殺し、該時定数は、前記損失補償回路内の抵抗性回路及び容量性回路によって少なくとも部分的に規定され、該容量性回路は、個々に切り替えることができる複数のコンデンサを含み、及び
前記損失補償回路を介して前記複数のコンデンサの任意の組み合わせを切り替える、
ことを含み、該方法によって与えられる補償の量は、前記伝送経路の損失に特有の損失の量に少なくとも部分的に対応する、方法。
【請求項１２】
前記時定数は、少なくとも部分的には、前記損失補償回路に組み込まれる複数の抵抗性回路及び複数の容量性回路によって規定され、該複数の容量性回路はそれぞれ、前記損失補償回路を介して個々に切り替えることができる複数のコンデンサを含み、
前記方法は、前記損失補償回路を介して、前記複数の容量性回路のそれぞれからの前記コンデンサのうちの１つ又は複数を切り替えることをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記複数のコンデンサは、並列に配列される、２進で重み付けされたコンデンサを含み、該２進で重み付けされたコンデンサは、前記損失補償回路とグランドとの間で切り替えることができる、請求項１１に記載の方法。
【請求項１４】
前記２進で重み付けされたコンデンサは、２進で重み付けされた３つのコンデンサを含み、前記２進で重み付けされたコンデンサのうちの第１のコンデンサはＣの静電容量を有し、前記２進で重み付けされたコンデンサのうちの第２のコンデンサは２Ｃの静電容量を有し、前記２進で重み付けされたコンデンサのうちの第３のコンデンサは４Ｃの静電容量を有する、請求項１３に記載の方法。
【請求項１５】
前記抵抗性回路及び前記容量性回路は前記損失補償回路内で直列に接続される、請求項１１に記載の方法。
【請求項１６】
前記抵抗性回路は１つの抵抗器を含み、前記容量性回路は並列に接続される複数のコンデンサを含む、請求項１５に記載の方法。
【請求項１７】
前記伝送経路は、回路基板上のトレース、及び該回路基板の一部ではない配線のうちの１つ又は複数から成る、請求項１１に記載の方法。
【請求項１８】
前記伝送経路内の前記損失は、該伝送経路に沿って伝送される信号において、ピークの丸み及びタイミング誤差を生じさせ、
前記方法によって与えられる前記補償は、前記丸み及び前記タイミング誤差を少なくとも部分的に相殺する、請求項１１に記載の方法。
【請求項１９】
第１のトランジスタ及び第２のトランジスタを介して、前記損失補償回路内へ前記時定数を切り替えることをさらに含み、該第２のトランジスタはエミッタフォロワトランジスタを含み、該エミッタフォロワトランジスタは、損失を補償した信号をエミッタからコレクタに送る、請求項１１に記載の方法。
【請求項２０】
前記伝送経路は、自動試験装置（ＡＴＥ）と被試験デバイス（ＤＵＴ）との間の信号経路の少なくとも一部を含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、伝送経路内で生じる損失の補償に関し、より詳細には、そのような損失を補償するための回路を備える自動試験装置に関する。
関連出願の相互参照
本願は、２００５年６月３日に出願の米国仮特許出願第６０／６８７，３９８号及び２００５年１１月２日に出願の米国特許出願第１１／２６５，５２５号に基づく優先権を主張する。これらの特許出願の内容も、参照により本明細書に援用され、本明細書に完全に包含される。
【背景技術】
【０００２】
高速信号は、導体の外側縁部、すなわち「表皮」を伝搬する傾向がある。したがって、信号を伝送するために用いられる導体の断面積は減少する。用いられる導体が少なくなるので、伝送経路は実質的には抵抗性が高くなる。本明細書において、その抵抗は「表皮抵抗」と呼ばれる。表皮抵抗に起因する信号の損失は、「表皮損失」と呼ばれる。
【０００３】
信号周波数が高くなるほど、表皮損失は優勢となり、信号に種々の有害な影響を及ぼすことがある。たとえば、表皮損失によって信号が減衰し、その結果として実質的には信号パルスが狭くなることがある。デジタル信号のような方形波信号では、そのような減衰によって、信号が丸みを帯びることがある。たとえば、図１に示されるように、表皮損失が、元の相補的な方形波デジタル信号５をエッジが丸みを帯びた信号７に変形することがある。この結果として、信号のパルス幅が狭くなり、それにより、タイミングに悪影響を及ぼす。場合によっては、信号が論理０から論理１への変化を記憶するために必要とされるしきい値に達するのを妨げるほど、振幅の減衰が著しく大きくなることもある。
【０００４】
表皮損失に起因する問題は、自動試験装置（ＡＴＥ）において生じることがある。ここで、ＡＴＥは、半導体、電子回路及びプリント回路基板アセンブリのようなデバイスを試験するための自動化された、通常はコンピュータによって駆動されるシステムである。ＡＴＥによって試験されるデバイスは、被試験デバイス（ＤＵＴ）と呼ばれる。
【０００５】
ＡＴＥは、ＤＵＴに種々のタイプの信号を与えることができる。これらの信号の中には試験信号があり、その信号を用いてＤＵＴが試験される。試験信号は、ＤＵＴを試験及び／又はプログラムするために用いられるアナログ信号及びデジタル信号を含むことがある。これまで、ＡＴＥは、ＡＴＥとＤＵＴとの間の信号の伝送中に生じた表皮損失を打ち消す（相殺する）ために、一定の損失補償を与えてきた。しかしながら、損失補償が固定であることによる１つの問題は、その補償では、種々の信号伝送経路が異なる長さを有し、結果として損失の量が異なるということが考慮されないことである。たとえば、回路基板トレースは、伝送経路の長さが異なることを考慮することができる。一定の損失補償は、表皮損失を十分に補償できないことがあり、場合によっては、表皮損失を過度に補償することもある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、伝送経路において調整可能な損失補償を提供するための、コンピュータプログラム製品を含む方法及び装置を提供する。
【課題を解決するための手段】
【０００７】
概括的には、本発明は、一態様において、伝送経路内の損失を補償するための装置に関し、当該装置は、伝送経路を介して伝送される信号内に時定数を導入する回路ブロックを備える。時定数は、伝送経路内の損失に寄与する固有の時定数の少なくとも一部を相殺する。回路ブロックは、抵抗性回路と、容量性回路とを備える。容量性回路及び抵抗性回路は共に時定数に寄与する。容量性回路は、個々に切り替えることができる複数のコンデンサを備える。上記装置によって与えられる補償の量は、伝送経路内の損失に少なくとも部分的に対応する。この態様は以下の特徴の１つ又は複数を含み得る。
【０００８】
回路ブロックは第１の回路ブロックであり、第１の回路ブロックによって導入される時定数は第１の時定数である。装置は、Ｎ（Ｎ≧１）個の回路ブロックであって、Ｎ個の回路ブロックはそれぞれ第Ｎ（Ｎ番目）の時定数を導入し、それにより第１の時定数及びＮ個の時定数（複数可）は共に、固有の時定数の少なくとも一部を相殺する、Ｎ個の回路ブロックを備える。第Ｍ（１≦Ｍ≦Ｎ）の回路ブロックは、第Ｍの抵抗性回路と、第Ｍの容量性回路とを備える。第Ｍの容量性回路及び第Ｍの抵抗性回路は共に、第Ｍの回路ブロックによって導入される第Ｍの時定数に寄与する。第Ｍの容量性回路は、個々に切り替えることができる複数のコンデンサを備える。
【０００９】
複数のコンデンサは、並列に接続される、２進で重み付けされたコンデンサを含み得る。２進で重み付けされたコンデンサは、出力トランジスタとグランドとの間で切り替えることができる。２進で重み付けされたコンデンサは、２進で重み付けされた３つのコンデンサを含み得る。２進で重み付けされたコンデンサのうちの第１のコンデンサはＣの静電容量を有し、２進で重み付けされたコンデンサのうちの第２のコンデンサは２Ｃの静電容量を有し、２進で重み付けされたコンデンサのうちの第３のコンデンサは４Ｃの静電容量を有し得る。抵抗性回路及び容量性回路は直列に接続され得る。抵抗性回路は１つの抵抗器を含み、容量性回路は並列に接続される複数のコンデンサを含み得る。伝送経路は、回路基板上のトレース、及び回路基板の一部ではない配線のうちの１つ又は複数から構成され得る。伝送経路内の損失は、伝送経路に沿って伝送される信号において、ピークが丸みを帯びること及びタイミング誤差を引き起こす可能性がある。上記装置によって与えられる補償は、丸みを帯びること及びタイミング誤差を少なくとも部分的に相殺し得る。
【００１０】
上記装置は、回路ブロックに接続され、且つ利得抵抗器を通して別のエミッタフォロワに接続されて増幅器として作動する第１のエミッタフォロワトランジスタを備え得る。増幅器の周波数応答は、利得抵抗器と並列に接続される切替可能な時定数を介して調整可能であり得る。伝送経路は、自動試験装置（ＡＴＥ）と被試験デバイス（ＤＵＴ）との間の信号経路の少なくとも一部を含み得る。
【００１１】
概括的には、別の態様では、本発明は、上記の装置によって実行される方法に関する。この方法の態様は、上記の特徴のうちのいずれか１つ又は複数を含み得る。
添付の図面及び以下の説明において、１つ又は複数の例の詳細を述べるが、本発明のさらに多くの特徴、態様及び利点は、その説明、図面及び特許請求の範囲から明らかになるであろう。
【００１２】
種々の図面における同様の参照符号は同様の構成要素を示す。
【発明を実施するための最良の形態】
【００１３】
図２を参照すると、半導体デバイスのような被試験デバイス（ＤＵＴ）１８を試験するためのシステム１０が、自動試験装置（ＡＴＥ）又は他の類似の試験装置のようなテスタ１２を備える。テスタ１２を制御するために、システム１０は、ハードワイヤ接続１６を介してテスタ１２と接続されるコンピュータシステム１４を備える。典型的には、コンピュータシステム１４が、テスタ１２にコマンドを送信し、テスタ１２がＤＵＴ１８を試験するためのルーチン及び機能の実行を開始する。そのように試験ルーチンを実行することによって、試験信号の生成及びＤＵＴ１８への伝送、並びにＤＵＴからのレスポンス（応答）の収集を開始することができる。システム１０によって、種々のタイプのＤＵＴを試験することができる。たとえば、ＤＵＴには、集積回路（ＩＣ）チップ（たとえば、メモリチップ、マイクロプロセッサ、アナログ−デジタルコンバータ、デジタル−アナログコンバータ等）のような半導体デバイスがある。
【００１４】
試験信号を与え、ＤＵＴから応答を収集するために、テスタ１２は、ＤＵＴ１８の内部回路とのインターフェースを提供する１つ又は複数のコネクタピンに接続される。いくつかのＤＵＴを試験するために、たとえば、６４又は１２８（又はそれ以上）もの数のコネクタピンがテスタ１２とのインターフェースを構成することができる。例示するために、例えば、半導体デバイステスタ１２が、配線を介して、ＤＵＴ１８の１つのコネクタピンに接続される。導線２０（たとえば、ケーブル）がピン２２に接続され、ＤＵＴ１８の内部回路に試験信号（たとえば、ＰＭＵ試験信号、ＰＥ試験信号等）を送達するために用いられる。また導線２０は、試験信号が半導体デバイステスタ１２によって与えられるのに応答して、ピン２２において信号を検知する。たとえば、試験信号に応答して、ピン２２において電圧信号又は電流信号を検知し、解析するために導線２０を介してテスタ１２に送信することができる。そのような単一ポート試験は、ＤＵＴ１８内に収容される他のピンにおいても実行することができる。たとえば、テスタ１２は、他のピンに試験信号を与え、導線（与えられた信号を送出する）を介して、反射して戻される関連の信号を収集することができる。反射した信号を収集することによって、他の単一ポート試験による特性量と共に、ピンの入力インピーダンスの特性を判定することができる。他の試験シナリオでは、ＤＵＴ１８上にデジタル値を格納するために、導線２０を介してピン２２にデジタル信号を送信することができる。格納されると、ＤＵＴ１８にアクセスして、格納されたデジタル値を引出し、導線２０を介してそのデジタル値をテスタ１２に送信することができる。その後、引出されたデジタル信号を識別して、ＤＵＴ１８上に適当な値が格納されたか否かを判定することができる。
【００１５】
１ポート測定を実行することに加えて、半導体デバイステスタ１２によって、２ポート試験も実行することができる。たとえば、導線２０を介してピン２２に試験信号を入力することができ、ＤＵＴ１８の１つ又は複数の他のピンから応答信号を収集することができる。この応答信号を半導体デバイステスタ１２に与えて、利得応答、位相応答、及び他のスループット測定量のような特性量を求めることができる。
【００１６】
図３も参照すると、複数の試験信号を送信し、ＤＵＴ（又は複数のＤＵＴ）の複数のコネクタピンからの複数の試験信号を収集するために、半導体デバイステスタ１２は、多数のピンと通信することができるインターフェースカード２４を含む。たとえば、インターフェースカード２４は、たとえば３２、６４又は１２８ピンに試験信号を送信し、対応する応答を収集することができる。ピンへの各通信リンクは典型的にはチャネルと呼ばれ、試験信号を多数のチャネルに与えることによって、複数の試験を同時に実行することができるので、試験時間が短縮される。インターフェースカード上に多数のチャネルを有することに加えて、テスタ１２内に複数のインターフェースカードを収容することによって、全チャネル数が増加し、それにより、試験時間がさらに短縮される。この例では、複数のインターフェースカードをテスタ１２に挿入できることを例示するために、２つのさらに別のインターフェースカード２６及び２８も示される。
【００１７】
各インターフェースカードは、特定の試験機能を実行するために、専用の集積回路（ＩＣ）チップ（たとえば、特定用途向け集積回路（ＡＳＩＣ））を備える。たとえば、インターフェースカード２４は、パラメータ測定ユニット（ＰＭＵ）試験及びピンエレクトロニクス（ＰＥ）試験を実行するためのＩＣチップ３０を備える。ＩＣチップ３０は、ＰＭＵ試験を実行するための回路を含むＰＭＵステージ３２と、ＰＥ試験を実行するための回路を含むＰＥステージ３４とを有する。さらに、インターフェースカード２６及び２８はそれぞれ、ＰＭＵ回路及びＰＥ回路を含むＩＣチップ３６及び３８を備える。典型的には、ＰＭＵ試験は、ＤＵＴにＤＣ電圧又は電流信号を与えて、入力インピーダンス及び出力インピーダンス、漏れ電流、及び他のタイプのＤＣ性能特性のような特性量を求めることを含む。ＰＥ試験は、ＤＵＴ（たとえば、ＤＵＴ１８）にＡＣ試験信号及び波形を送信すると共に応答を収集して、ＤＵＴの性能をさらに特定することを含む。たとえば、ＩＣチップ３０が、ＤＵＴに、そのＤＵＴに格納するための２進のベクトルを表すＡＣ試験信号を送信することができる。これらの２進値が格納されると、テスタ１２によってＤＵＴがアクセスされ、正しい２進値が格納されているか否かが判定される。デジタル信号は典型的には、急激な電圧遷移を含むので、ＩＣチップ３０上のＰＥステージ３４内の回路は、ＰＭＵステージ３２内の回路に比べて相対的に高い速度で動作する。
【００１８】
インターフェースカード２４からＤＵＴ１８にＤＣ及びＡＣ試験信号並びにアナログ波形の両方を送るために、導電性トレース４０がＩＣチップ３０をインターフェースボードコネクタ４２に接続しており、このインターフェースボードコネクタ４２によって、インターフェースボード２４の内外に信号が行き来できるようになる。インターフェースボードコネクタ４２は導体（導線）４４にも接続され、導線４４はインターフェースコネクタ４６に接続されており、インターフェースコネクタ４６によって、テスタ１２の内外に信号が行き来できるようになる。この例では、テスタ１２とＤＵＴ１８のピン２２との間で双方向に信号が行き来するために、導線２０がインターフェースコネクタ４６に接続される。構成によっては、インターフェースデバイスを用いて、テスタ１２からＤＵＴに、１つ又は複数の導線を接続することもできる。たとえば、各ＤＵＴピンにアクセスできるようにするために、ＤＵＴ（たとえば、ＤＵＴ１８）をデバイスインターフェースボード（ＤＩＢ）上に取り付けることができる。そのような構成では、試験信号をＤＵＴの適当なピン（複数可）（たとえば、ピン２２）に入力するために、導線２０はＤＩＢに接続することができる。
【００１９】
この例では、信号を送出すると共に収集するために、導電性トレース４０及び導線４４だけが、それぞれＩＣチップ３０及びインターフェースボード２４を接続する。しかしながら、ＩＣチップ３０（ＩＣチップ３６及び３８と共に）は典型的には複数のピン（たとえば、８ピン、１６ピン等）を有し、ＤＵＴに（ＤＩＢを介して）信号を与え、ＤＵＴから信号を収集するために、それらのピンが複数の導電性トレース及び対応する導線とそれぞれ接続される。さらに、構成によっては、インターフェースカード２４、２６及び２８によって与えられるチャネルを、１つ又は複数の被試験デバイスに接続するために、テスタ１２が２つ以上のＤＩＢに接続されることもある。
【００２０】
インターフェースカード２４、２６及び２８によって実行される試験を開始し、制御するために、テスタ１２は、ＰＭＵ制御回路４８及びＰＥ制御回路５０を備えており、それらの回路は、試験信号を生成し、ＤＵＴ応答を解析するための試験パラメータ（たとえば、試験信号電圧レベル、試験信号電流レベル、デジタル値等）を与える。ＰＭＵ制御回路４８及びＰＥ制御回路５０は、１つ又は複数のＩＣの一部にすることができるか、又はデジタルシグナルプロセッサ（ＤＳＰ）のような処理デバイスによって実現されることがある。またテスタ１２は、コンピュータインターフェース５２も備えており、それにより、コンピュータシステム１４がテスタ１２によって実行される動作を制御できるようにし、さらにテスタ１２とコンピュータシステム１４との間でデータ（たとえば、試験パラメータ、ＤＵＴ応答等）が行き来できるようになる。
【００２１】
図４は、ＡＴＥ１２（たとえば、インターフェースボード上、又は他の場所）に組み込むことができる回路５５を示す。回路５５は、たとえば、表皮抵抗に起因して伝送経路内で生じる信号損失を調整可能に補償できるようにする。しかしながら、回路５５は、表皮損失を補償することには限定されず、むしろ、伝送経路内のあらゆる損失を補償するために用いることができる。ここで、「補償」は基本的には、損失の影響を低減することを意味する。場合によっては、損失が完全に、又は概ね完全に補正されることもあるが、損失を完全に補正することは必ずしも意味していない。
【００２２】
図４は、ＤＵＴ１８を示しており、当該ＤＵＴは、伝送経路５６ａ及び５６ｂにそれぞれ真出力及び補出力を与える。伝送経路５６ａ、５６ｂは、ＤＵＴとＡＴＥ１２内のインターフェースボードとの間の、同軸ケーブルのような配線を含むことがある。また、伝送経路５６ａ、５６ｂは、信号送信点と受信点との間にあるＡＴＥ及び／又はＤＵＴ上の任意の導電性トレースを含むこともある。伝送される信号をバッファリングするために、伝送経路５６ａ、５６ｂ内にバッファ５９が含まれることもある。
【００２３】
損失補償回路５５ａ及び５５ｂが、それぞれ伝送経路５６ａ及び５６ｂにおいて生じる損失を補償する。損失補償回路の構造及び機能は後に説明される。ピンコンパレータ６０が、伝送経路５６ａ及び５６ｂ内の損失補償回路から真信号及び補信号を受信し、その真信号及び補信号を用いてデータを識別する。具体的には、ピンコンパレータ６０は、真信号と補信号との間の差を検出する。その差が予め定義されたしきい値よりも大きい場合には、真信号及び補信号は、「論理１」信号を形成すると見なされる。その差が、予め定義されたしきい値より小さい場合には、真信号及び補信号は、「論理０」信号を形成するものと見なされる。ピンコンパレータ６０は、さらに処理するために、ＡＴＥ上の回路に、結果として生成された論理１信号又は論理０信号のいずれかを送信する。
【００２４】
損失補償回路５５ａ及び５５ｂは構造及び機能に関して類似している。それゆえ、一方の損失補償回路５５ａだけを本明細書において説明する。図５は、損失補償回路５５ａ内に収容される回路を示す。その回路は、入力トランジスタ６２及び出力トランジスタ６４を含む。この実施態様では、入力トランジスタ６２はベース６５を有するエミッタフォロワであり、当該トランジスタを駆動するために、制御信号がベース６５に加えられる。信号経路は、トランジスタのコレクタ−エミッタ経路６６に沿って接続される。出力トランジスタ６４もエミッタフォロワトランジスタである。具体的には、出力トランジスタ６４はエミッタフォロワトランジスタであり、ここではエミッタ６７に加えられる信号がコレクタ６９において出力される。エミッタ６７からコレクタ６９に電流が流れるようにするために、ベース７０には一定のＤＣ信号が加えられる。
【００２５】
損失補償回路５５ａは、並列に接続される、時定数回路ブロック７１ａ〜７１ｃ及び抵抗器７２も備える。入力トランジスタ６６は抵抗器７２を通して出力トランジスタ６４に接続され、増幅器として作動し、その周波数応答は、抵抗器７２と並列に接続される切替可能な時定数により調整可能である。損失補償回路５５ａは、任意の数の時定数回路ブロックを備えることができ、一実施態様では、２つの時定数回路ブロックが収容される（図５には、３つ以上の時定数回路ブロックが示される）。各時定数回路ブロックは、伝送経路５６ａからの伝送信号６５に時定数を導入する。同時に、これらの時定数は、伝送経路５６ａに固有の時定数を相殺する（伝送経路５６ａ内の静電容量（Ｃ）及び抵抗（Ｒ）は、伝送経路５６ａ内の信号減衰を補償するＲＣ時定数を生成する）。
【００２６】
各時定数回路ブロックは構造及び機能に関して類似している。したがって、本明細書では、１つの時定数回路ブロック７１ａだけを説明する。図６を参照すると、時定数回路ブロック７１ａは、抵抗性回路７４及び容量性回路７５を備えており、それらの回路は直列に接続される。図に示されるように、抵抗性回路７４は１つの抵抗器である。しかしながら、抵抗性回路７４は、２つ以上の抵抗器（たとえば、抵抗ネットワーク）、及び／又は１つ若しくは複数の付加的な電子部品を用いて実装することもできる。容量性回路７５は、２進で重み付けされた３つのコンデンサ７５ａ、７５ｂ、７５ｃを含み、これらのコンデンサは並列に接続される。用いられるコンデンサの数は３つより多いことも、少ないこともあることに留意されたい。さらに、静電容量を与える他の回路素子が容量性回路７５内に含まれ得る。
【００２７】
コンデンサ７５ａ〜７５ｃは、Ｃ（コンデンサ７５ａの場合）、２Ｃ（コンデンサ７５ｂの場合）及び４Ｃ（コンデンサ７５ｃの場合）の静電容量（Ｃ）を有する。したがって、時定数回路ブロックによって生成される時定数は７ＲＣ、すなわち、コンデンサ７５ａ〜７５ｃの等価静電容量、すなわち７Ｃと、抵抗性回路７４の抵抗（Ｒ）とを掛け合わせた値である。エミッタ６７において合成される電流の量、したがって時定数回路ブロック７１ａによって与えられる損失補償の量を制御するために、コンデンサ７５ａ〜７５ｃは、エミッタ６７又はグランド７７のいずれかに切り替えることができる。しかしながら、コンデンサが常にエミッタ６７又はグランド７７のいずれかに接続されるので、各ブロックによって生じる時定数は変化しない。
【００２８】
具体的には、図５及び図６に示されるように、コンデンサ７５ａ〜７５ｃがエミッタ６７に接続されるように切り替えられるとき、コンデンサを通って出力トランジスタ６４まで電流が流れる。コンデンサがオフに切り替えられるとき、電流がグランド７７（又は、たとえば、図示されないが、別のタイプの分路）に流れる。トランジスタ６４の中に流れることができるようになる電流が増えると、伝送経路損失がさらに大きく補償されるであろう。あまりにも多くの電流が流れ、それにより、信号損失を過度に補償することのないように注意すべきである。
【００２９】
図７は、伝送経路５６ａ及び５６ｂをそれぞれ介して、ＤＵＴからＡＴＥに伝送される、元の高速デジタル真信号７９ａ及び高速デジタル補信号７９ｂを示す。信号８０ａは、元の真信号７９ａに対応する、補償されていない（すなわち、損失がある）信号である。信号８０ｂは、補信号７９ｂに対応する、補償されていない信号である。図７は、種々の量の補償が信号８０ａ及び８０ｂに及ぼす効果を示す。図７に示されるように、信号８０ａの場合、波形８１ａは補償が不足していること、すなわち伝送経路に切り替えられるコンデンサが十分でないことに対応する。波形８２ａは補償が過度であること、すなわち、伝送経路に切り替えられるコンデンサが多すぎることに対応する。波形８３ａは、元の真信号７９ａを概ね正確に近似するので、補償が概ね適正な量である。
【００３０】
特定の長さの伝送媒体の場合に必要とされる補償の量は、その長さの伝送媒体に起因する損失を補償するために必要とされる時定数回路ブロックの構成と共に、ＡＴＥのメモリに格納することができる。動作前に、損失補償回路をそれに従って構成することができる。別法では、動作前に、損失の量を測定し、その損失を補償するために、損失補償回路を適切に構成することができる。
【００３１】
本明細書において記述される、伝送媒体の損失を補償するために損失補償回路によって実行される過程（これ以降、「損失補償過程」）は、少なくとも１つにはコンピュータプログラム製品、すなわち、データ処理装置、たとえばプログラマブルプロセッサ、コンピュータ又は複数のコンピュータによって実行するために、又はデータ処理装置の動作を制御するために、情報担体、たとえば機械読取り可能記憶デバイスにおいて、又は伝搬する信号において確実に具現されるコンピュータプログラムを介して実施することができる。たとえば、入力トランジスタ６２及び出力トランジスタ６４に加えられる制御信号は、コンピュータによって制御されることがある。
【００３２】
コンピュータプログラムは、コンパイラ型言語又はインタプリタ型言語を含む、任意の形のプログラミング言語において書くことができ、スタンドアローンプログラムとして、或いはモジュール、コンポーネント、サブルーチン又はコンピューティング環境において用いるのに適した他のユニットとして、任意の形で配置することができる。コンピュータプログラムは、１つのコンピュータ上で実行されるように配置することができるか、或いは１つのサイトにある複数のコンピュータ、又は複数のサイトにわたって分散し、ネットワークによって相互接続される複数のコンピュータ上で実行されるように配置することができる。
【００３３】
損失補償過程を実施することに関連する動作は、較正過程の機能を実行するために１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラマブルプロセッサによって実行することができる。損失補償過程の全て又は一部は、専用論理回路、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）として実現することができる。
【００３４】
コンピュータプログラムを実行するのに適したプロセッサは、一例として、汎用及び専用両方のマイクロプロセッサ、並びに任意の種類のデジタルコンピュータのいずれか１つ又は複数のプロセッサを含む。一般的に、プロセッサは、リードオンリーメモリ又はランダムアクセスメモリのいずれか、或いは両方から命令及びデータを受信する。コンピュータの構成要素は、命令を実行するためのプロセッサと、命令及びデータを格納するための１つ又は複数のメモリデバイスとを含む。
【００３５】
損失補償を実施するための回路は、本明細書において記述される具体例には限定されない。たとえば、本明細書はＡＴＥ内の回路を記述するが、本明細書において記述される回路及び過程は、伝送経路において信号損失を受ける任意の回路環境において用いることができる。
【００３６】
本明細書において記述される種々の実施形態の要素を組み合わせて、これまでに具体的には説明されていない他の実施形態を構成することができる。本明細書において具体的に記述されない他の実施形態も、特許請求の範囲内に含まれる。
【図面の簡単な説明】
【００３７】
【図１】表皮損失がデジタル信号に及ぼす影響を示すグラフである。
【図２】デバイスを試験するためのＡＴＥのブロック図である。
【図３】ＡＴＥにおいて用いられるテスタのブロック図である。
【図４】ＡＴＥとＤＵＴとの間の伝送経路内の信号損失を調整可能に補償するための、ＡＴＥ内の損失補償回路を示す図である。
【図５】図４の損失補償回路内に含まれる時間補償回路ブロックを示すブロック図である。
【図６】図５の時間補償回路ブロック内に含まれる回路を示す回路図である。
【図７】損失補償が信号に与える効果を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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