(57)【要約】  エミッタ・アウト拡散、又は縦型バイポーラ装置を形成するために用いられるのと同じ工程で形成されるソース領域及びドレイン領域（１７、１８）を備えたＢｉＣＭＯＳと互換性があるＪＦＥＴ装置であって、バイポーラ装置内にエミッタ・キャップを形成する半導体層がＪＦＥＴ装置のチャネル（１６）を形成し、バイポーラ装置の真性ベース領域を形成する材料層（すなわちベース・エピ・スタック）がＪＦＥＴ装置の真性ゲート領域（１４）を形成するＪＦＥＴ装置。その結果、如何なる更なるマスキング又は他の処理ステップの必要なしに、ＪＦＥＴ装置の標準的なＢｉＣＭＯＳプロセスへの組み込みが達成される。
2008517455.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を用意し、前記基板上に第１の導電型の第１の半導体材料層をエピタキシャルに堆積させ、前記第１の層の上に比較的低濃度にドープされた第２の導電型の第２の半導体材料層を用意し、並びに前記第２の層内に比較的高濃度にドープされた前記第２の導電型の第１及び第２の拡散領域を形成することを含むＪＦＥＴ装置の製造方法であって、前記第１の材料層が前記装置の内部ゲート領域を形成し、前記第１及び第２の拡散領域が各々前記装置のソース領域及びドレイン領域を形成し、前記第２の材料層が前記ソース領域と前記ドレイン領域との間にチャネルを形成する方法。
【請求項２】
上部に第１の導電型の第１の半導体材料層がエピタキシャルに堆積された基板と、前記第１の材料層の上に設けられた比較的低濃度にドープされた第２の導電型の第２の半導体材料層と、前記第２の材料層内に設けられた比較的高濃度にドープされた前記第２の導電型の拡散ソース領域及び拡散ドレイン領域とを備えたＪＦＥＴ装置であって、前記第１の材料層が前記装置の内部ゲートを形成し、前記第２の材料層が前記ソース領域と前記ドレイン領域との間にチャネルを形成するＪＦＥＴ装置。
【請求項３】
縦型バイポーラ装置を支持するための第１の領域、及びＪＦＥＴ装置を支持するための第２の領域を有する基板を用意することを含む、集積回路をＢｉＣＭＯＳプロセスで製造する方法であって、前記第１の領域が第２の導電型のコレクタ領域を画定し、前記方法が、前記基板上の前記第１及び第２の領域に第１の導電型の第１の半導体材料層をエピタキシャルに堆積させ、前記第１の材料層の上に比較的低濃度にドープされた第１の導電型の第２の半導体材料層を用意し、前記第２の材料層内の前記第１の領域に比較的高濃度にドープされた少なくとも１つの前記第２の導電型の拡散領域を形成し、並びに前記第２の材料層内の前記第２の領域に比較的高濃度にドープされた少なくとも２つの前記第２の導電型の拡散領域を形成することを含み、前記第１の材料層が前記縦型バイポーラ装置に関して前記第１の領域に内部ベース領域を形成し且つ前記ＪＦＥＴ装置に関して前記第２の領域に内部ゲート領域を形成し、前記基板の前記第１の領域の前記少なくとも１つの拡散領域が前記縦型バイポーラ装置のエミッタを形成し、前記基板の前記第２の領域の前記少なくとも２つの拡散領域が各々前記ＪＦＥＴ装置のソース領域及びドレイン領域を形成し、前記第２の材料層が前記縦型バイポーラ装置に関してエミッタ・キャップを形成し且つ前記ＪＦＥＴ装置の前記ソース領域と前記ドレイン領域との間にチャネルを形成する方法。
【請求項４】
複数の前記拡散領域を形成する前記ステップが、前記基板の前記第１の領域と前記第２の領域の両方に関して略同時に実施される請求項３に記載の方法。
【請求項５】
前記第１の半導体材料層がＳｉＧｅ又はＳｉＧｅ：Ｃを備える請求項３に記載の方法。
【請求項６】
前記ＪＦＥＴ装置に関して前記少なくとも２つの拡散領域を形成する前記ステップが、前記第２の半導体材料層上に少なくとも２つのそれぞれのダミー・エミッタを設けるステップ、並びに前記ダミー・エミッタそれぞれに関して、所定の距離だけオーバーラップするスペーサを提供するステップを含む請求項３に記載の方法。
【請求項７】
少なくとも１つの縦型バイポーラ・トランジスタ、及び少なくとも１つのＪＦＥＴ装置を備えた、請求項３の方法によって製造される集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、集積回路を製造するためのＢｉＣＭＯＳプロセスに関し、より具体的には、標準的なＢｉＣＭＯＳプロセスと互換性を有するＪＦＥＴ装置及びその製造方法に関する。
【背景技術】
【０００２】
最新の高性能ＲＦ用途向けの集積回路は、通常、従来型のＣＭＯＳプロセスと共に、縦型バイポーラ接合トランジスタを含む半導体プロセスに依存している。
【０００３】
従来から集積回路の設計では、ＭＯＳ（金属酸化膜半導体）型電界効果トランジスタと比べて高い入力インピーダンス、及び改善された遮断周波数、及び低い雑音指数のために、ユニポーラ装置であるＪＦＥＴ（接合型電界効果トランジスタ）が適切な後継装置として使用されることがある。一方、バイポーラ・トランジスタでは相互コンダクタンスがエミッタ電流に比例するのに対して、ＪＦＥＴでは相互コンダクタンスがドレイン電流の平方根に比例するため、ＪＦＥＴはバイポーラ・トランジスタほど優れた増幅器ではない。
【０００４】
縦型バイポーラ装置を製造するために使用される傾向がある、いわゆるＢｉＣＭＯＳプロセスは、ハイエンドＲＦの解決策を満足させるものである。一方、ＪＦＥＴ装置は雑音性能が重要である用途にしばしば用いられ、現在、低雑音のフロントエンドがディスクリートなＩＩＩ／Ｖ装置になる傾向にある衛星受信器や車載レーダ・システムなどの領域において、理想的な解決策を提供することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そうしたハイエンドＲＦの解決策としてＪＦＥＴなど他の装置を使用して、その特定の特性を利用することがきわめて望ましいことがしばしばであるにもかかわらず、これが余計なマスキング及び注入ステップを必要とするため、他の装置、特にＪＦＥＴを標準的なＢｉＣＭＯＳプロセスに組み込むことが困難且つ高コストになる可能性がある。
【０００６】
米国特許第４９３９０９９号は、ＪＦＥＴをＢｉＣＭＯＳプロセスで得るための工程について記載しており、それによって、ＪＦＥＴのソース領域とドレイン領域が縦型バイポーラ・トランジスタのエミッタ領域と同時に形成され、ＪＦＥＴのゲート・コンタクト領域が縦型バイポーラのベース・コンタクト領域と同時に形成される。しかし、ＪＦＥＴの製造にはトップ・ゲート領域を形成するための注入ステップ、及びＪＦＥＴのチャネル領域を作製するための他の注入ステップを含めた追加のステップが必要になり、それらのステップは縦型バイポーラ・トランジスタの製造工程とは別に実施されなければならいため、標準的なＢｉＣＭＯＳプロセスの複雑さとコストを増大させる。
【０００７】
今回、我々は改善された態様を発明し、本発明の目的は、ＪＦＥＴ装置をＢｉＣＭＯＳプロセスで製造する方法を提供することであり、それによって、必ずしも追加のマスキング又は他の処理ステップが実施される必要がなくなる。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体基板を用意し、前記基板上に第１の導電型の第１の半導体材料層をエピタキシャルに堆積させ、前記第１の層の上に比較的低濃度にドープされた第２の導電型の第２の半導体材料層を用意し、並びに前記第２の層内に比較的高濃度にドープされた前記第２の導電型の第１及び第２の拡散領域を形成することを含むＪＦＥＴ装置の製造方法であって、前記第１の材料層が前記装置の内部ゲート領域を形成し、前記第１及び第２の拡散領域が各々前記装置のソース領域及びドレイン領域を形成し、前記第２の材料層が前記ソース領域と前記ドレイン領域との間にチャネルを形成する方法が提供される。
【０００９】
また本発明によれば、上部に第１の導電型の第１の半導体材料層がエピタキシャルに堆積された基板と、前記第１の材料層の上に設けられた比較的低濃度にドープされた第２の導電型の第２の半導体材料層と、前記第２の材料層内に設けられた比較的高濃度にドープされた前記第２の導電型の拡散ソース領域及び拡散ドレイン領域とを備えたＪＦＥＴ装置であって、前記第１の材料層が前記装置の内部ゲートを形成し、前記第２の材料層が前記ソース領域と前記ドレイン領域との間にチャネルを形成するＪＦＥＴ装置が提供される。
【００１０】
さらに本発明によれば、縦型バイポーラ装置を支持するための第１の領域、及びＪＦＥＴ装置を支持するための第２の領域を有する基板を用意することを含む、集積回路をＢｉＣＭＯＳプロセスで製造する方法であって、前記第１の領域が第２の導電型のコレクタ領域を画定し、前記方法が、前記基板上の前記第１及び第２の領域に第１の導電型の第１の半導体材料層をエピタキシャルに堆積させ、前記第１の材料層の上に比較的低濃度にドープされた第１の導電型の第２の半導体材料層を用意し、前記第２の材料層内の前記第１の領域に比較的高濃度にドープされた少なくとも１つの前記第２の導電型の拡散領域を形成し、並びに前記第２の材料層内の前記第２の領域に比較的高濃度にドープされた少なくとも２つの前記第２の導電型の拡散領域を形成することを含み、前記第１の材料層が前記縦型バイポーラ装置に関して前記第１の領域に内部ベース領域を形成し且つ前記ＪＦＥＴ装置に関して前記第２の領域に内部ゲート領域を形成し、前記基板の前記第１の領域の前記少なくとも１つの拡散領域が前記縦型バイポーラ装置のエミッタを形成し、前記基板の前記第２の領域の前記少なくとも２つの拡散領域が各々前記ＪＦＥＴ装置のソース領域及びドレイン領域を形成し、前記第２の材料層が前記縦型バイポーラ装置に関してエミッタ・キャップを形成し且つ前記ＪＦＥＴ装置の前記ソース領域と前記ドレイン領域との間にチャネルを形成する方法が提供される。
【００１１】
本発明は先に定められた方法に従って製造され、少なくとも１つの縦型バイポーラ・トランジスタ、及び少なくとも１つのＪＦＥＴ装置を備えた集積回路に及ぶ。
【００１２】
本発明のＪＦＥＴ装置の変更された配置を考えると、更なるマスキング又は他の必要とされる処理ステップなしで、そうした装置を標準的なＢｉＣＭＯＳプロセスに組み込むことが可能になる。
【００１３】
前記拡散領域を形成するステップが、前記基板の前記第１の領域と前記第２の領域の両方に関して略同時に実施されることが好ましい。
【００１４】
好ましい実施形態では、第１半導体材料層はＳｉＧｅ又はＳｉＧｅ：Ｃを備える。ゲルマニウムを加えると、標準的なシリコン・バイポーラ・トランジスタよりずっと高速で動作することができる、高性能のヘテロ接合バイポーラ・トランジスタの形成が可能になる。実際にそうしたＳｉＧｅ  ＨＢＴは、これまではガリウム砒素を用いてのみ達成可能であった速度で動作することが分かっているが、それにもかかわらず、標準的なシリコン製造ツールを使用している既存のシリコン工場で製造されるという利点を有している。ＳｉＧｅ装置はまた、標準的なＣＭＯＳロジック技術に比較的容易に組み込まれる。少量のゲルマニウム（Ｇｅ）及びカーボンＩをシリコンに加えることによって形成されるシリコン・ゲルマニウム：カーボン（ＳｉＧｅ：Ｃ）によって、通常のシリコン・バイポーラ・トランジスタよりもさらに高い利得周波数、低い雑音指数、高いコレクタ電流及び優れた直線性を与えるヘテロ接合バイポーラ・トランジスタがもたらされる。結果として生じるＳｉＧｅ：Ｃ  ＨＢＴ装置の雑音指数は、通常のＳｉ装置のものより低いが、提案される追加のＪＦＥＴの雑音性能はさらに優れており、そうした性能が必要とされ、望まれている。
【００１５】
ＪＦＥＴ装置に関して前記少なくとも２つの拡散領域を形成するステップは、前記第２の半導体材料層上に少なくとも２つのそれぞれのダミー・エミッタを設けるステップ、並びに前記ダミー・エミッタそれぞれに関して、所定の距離だけオーバーラップするスペーサを提供するステップを含むと有利である。スペーサ同士の間隔は、理想的には、十分なオーバーレイとエッチング耐性のための最小のオーバーラップ部分の２倍を含む、２つのポリエミッタ領域の間（すなわち、ＪＦＥＴ装置のソースとドレインの間）の最小距離を受け入れるのに十分な大きさとすべきである。
【００１６】
本発明のこれらの態様及び他の態様は、本明細書に記載される実施形態から明らかになり、またそれらを参照して説明される。
【００１７】
次に、本発明の実施形態が、例示のみの目的で添付図面を参照して記載される。
【発明を実施するための最良の形態】
【００１８】
図面の図１を参照すると、きわめて高性能のトランジスタ構造体を提供し、且つ２つ以上の半導体材料を用いて作製され、それによって使用される半導体の異なるバンドギャップを利用してベース、エミッタ及びコレクタを形成する、標準的なＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）プロセスから得られる縦型バイポーラ装置の構造が示されている。示された装置は、高濃度にドープされたｎ型コレクタ２の領域も形成する基板１を備え、コレクタ２はさらに、低濃度にドープされた、いわゆるドリフト領域３を備えている。ｎ型エミッタ４は、高濃度にドープされた領域５（いわゆる「エミッタ・アウト」拡散）及び弱くドープされた領域６（いわゆるｎ型「エミッタ・キャップ」）を備えている。エミッタ領域５、６のそれぞれのドーピング濃度は、例えば１０２０ａｔ／ｃｍ３及び１０１８ａｔ／ｃｍ３程度とすることができる。注入された外因性の、高濃度にドープされたｐ型ベース領域７が、半導体本体の表面に隣接するように設けられ、また埋め込まれた又は真性の、高濃度にドープされたｐ型ベース領域８がエミッタ領域下に配置され、その真性ベース領域は、例えばＳｉＧｅ又はＳｉＧｅＣで形成されてもよい。接続導体９、１０及び１１が、それぞれエミッタ４、ベース及びコレクタ２に関して設けられている。
【００１９】
図面の図２を参照すると、本発明による配置を有し、バッファ１３を有する基板１２を備え、基板１２上にｐ型真性ゲート層１４が設けられた横型ＪＦＥＴ装置が概略的に示されている。ｎ型空乏領域１５は装置のチャネル（矢印１６で示される）を支持し、高濃度にドープされたｎ型のソース領域及びドレイン領域１７、１８が、ｎ型空乏領域１５内に設けられている。提案される新しい配置によって、バイポーラ装置のｎ＋エミッタ・アウト拡散５を形成するために用いられるのと同じ工程を用いて、ソース領域及びドレイン領域１７、１８を形成することが可能になる。さらに、ＪＦＥＴ装置のチャネル１６は、バイポーラ装置のｎ型エミッタ・キャップ６を形成するために用いられるのと同じ工程を用いて形成されてもよく、また真性ゲート層１４は、バイポーラ装置の高濃度にドープされたｐ型真性ベース領域３を形成するために用いられるのと同じ工程によって形成されてもよい。さらに、注入された外因性の、高濃度にドープされたｐ型ゲート領域１７は、ＪＦＥＴ装置の半導体本体の表面に隣接するように設けられ、バイポーラ装置の類似の外因性のベース接続領域７を形成するために用いられるのと同じ工程を用いて形成されてもよい。最後に、ソース／ドレインのコンタクト１９、２０は、バイポーラ装置のエミッタと同じモジュールを使用する。
【００２０】
次に、本発明に従ってＪＦＥＴ装置を製造するための例示的なプロセス手法が詳しく記載される。しかし、本発明は必ずしもこのプロセス手法に限定されず、実際には、提案されるＪＦＥＴ装置の新しい配置によって、追加のマスキング、注入、又は必ず必要とされる他の処理ステップなしに、それが多くの様々なＨＢＴプロセスに組み込まれることが可能になることが考察される。
【００２１】
図面の図３ａを参照すると、この例示的な実施形態における基礎としてシリコンの半導体本体が採用され、それにはエピタキシャル成長されたｎ型ドープ層３０が設けられている。単結晶シリコンの領域、ここでは活性領域３２、及びシリコン酸化膜領域、ここでは活性領域３２に隣接しているフィールド絶縁領域３４が、層３０内にその表面３６に隣接するように形成されている。さらに、埋め込まれたｎ型ドープ層３８及びコンタクト領域４０が通常のやり方で形成されている。シード層４２を局所的に開放することによって活性領域３２は露出される。
【００２２】
表面３６上にシリコン（又はゲルマニウム）含有層（図示せず）が堆積され、その層は、単結晶活性領域３２上では単結晶のように、またシード層４２及び絶縁領域３４上では非単結晶（すなわち、非晶質又は多結晶）のように、エピタキシャル成長する。
【００２３】
従って、図面の図３ｂを参照すると、後続のエピタキシャル成長の後、活性領域３２上には単結晶のベース・エピ・スタック４４ａが存在し、シード層４２及びフィールド酸化膜領域３４上には多結晶層４４ｂが形成されている。層４４上にはｎ型エミッタ・キャップ層４６が堆積されている。層４４は一般に、非選択的なエピタキシーを用いて全面に成長され、従って、ウエハ全体に存在するようになることが理解されるであろう。層４６はウエハ全体にわたって均一に堆積されてもよい。従って、ウエハの第１の領域では、層４４がヘテロ接合バイポーラ・トランジスタの真性ベース領域を形成してもよく、ウエハの第２の領域では、同じ層４４が本発明に従ってＪＦＥＴの真性ゲートを形成してもよい。同様に、ウエハの第１の領域では、層４６がＨＢＴのエミッタ・キャップを形成してもよく、第２の領域では、同じ層４６がＪＦＥＴ装置に関して空乏領域（すなわちチャネル）を形成してもよい。
【００２４】
ベース領域４６はシリコンで形成されてもよく、先に示された理由のために、ＳｉＧｅ、より好ましくはＳｉＧｅＣで形成されるとさらに有利である。
【００２５】
次に、図面の図３ｃを参照すると、ダミー・エミッタ４８それぞれにスペーサ５０が続いている。先に言及された第１の領域に関しては、高濃度にドープされたＨＢＴの単一のエミッタを形成するために、単一のダミー・エミッタ及びスペーサが必要とされるが、第２の領域に関しては、ＪＦＥＴ装置の高濃度にドープされた２つのソース領域及びドレイン領域が形成されるのを可能にするために、図３ｃに示されるように、２つのダミー・エミッタ４８及びスペーサ５０が設けられる。スペーサ５０間の間隔５２は、スペーサ５０がオーバーラップするように選択される。オーバーラップしているスペーサは、エミッタ・キャップ４６をオーバードープする後続の外因性ベース（ゲート接続）の注入（図３ｄで矢印５４によって示される）を妨げ、ＪＦＥＴ装置のｎ型チャネルが形成されることになるエミッタ４８間の領域を保護する。
【００２６】
次に、図面の図３ｅを参照すると、分離層５６が堆積及び平坦化されているが、ダミー・エミッタ４８の上部は露出したままになっている。ダミー・エミッタ４８と分離層５６は、ダミー・エミッタ材料の選択的除去を容易にするために異なる材料で製造され、ダミー・エミッタの除去後、図３ｆに示されるように、エピタキシー（モノエミッタの場合）又はＬＰＣＶＤ（ポリエミッタの場合）を用いて、ｎ型エミッタ（ソース／ドレイン）５８が堆積される。
【００２７】
図３ｇ及び３ｈは最終ステップ、すなわち、ＪＦＥＴ装置のソース１７及びドレイン１８を画定するように、図３ｇに示されたポリエミッタをパターン化するステップ、並びにＪＦＥＴ装置のゲート６０を画定するように「ベース」層をパターン化するステップを示している。スペーサ５０間の間隔５２はスペーサ幅によって制限される（すなわち、スペーサ５０はオーバーラップしなければならない）が、一方では、十分なオーバーレイとエッチング耐性のための最小のオーバーラップ部分６４の２倍を含む、２つのポリエミッタ領域の間（すなわち、ＪＦＥＴ装置のソース１７とドレイン１８の間）の最小距離６２を受け入れるのに十分な大きさでなければならないため、これは重要なステップである。既知の工程におけるオーバーレイの最小許容範囲は５０ｎｍ程度又はそれより小さく、約２００ｎｍのプリント可能な最小スリットと合わせて、約３００ｎｍのスペーサ間の最小距離５２が得られる。これは、スペーサ５０が少なくとも１５０ｎｍ幅で存在しなければならない（もう少し十分なエッチング耐性を可能にしなければならない）ことを意味している。
【００２８】
従って、完成した構造体は、ＪＦＥＴ装置のソース１７とドレイン１８として使用される２つのエミッタ、並びにゲート６０として使用されるベース接続からなり、２つのエミッタの間にｎ型エミッタ・キャップ４６によって形成されたｎ型チャネルをはさむようになっている。
【００２９】
これまで述べたように、本発明に従ってＪＦＥＴ装置を製造するための例示的な工程のフローを示してきたが、本発明は必ずしもこの集積方式に限定されない。ただ１つ要求されるものは、５〜１０ｎｍの最小厚さを有することが好ましい、適切な導電型の上層（すなわち、いわゆるエミッタ・キャップ）を備えたベース・エピ・スタックである。ＪＦＥＴ装置の製造には、追加のマスキング、又はＢｉＣＭＯＳプロセスでの縦型バイポーラ装置製造に関する処理ステップは不要であり、従来技術に関するその重要な利点は、ＪＦＥＴの配置の変更によって得られる。
【００３０】
ゲート−ソース、及びソース−ドレイン容量と相互コンダクタンスの積が遮断周波数を決定するため、本発明の装置にとって寄生容量がきわめて重要であることが多い。容量は、ソースとゲートの間の直接的なオーバーラップからの大きな寄与を有している。それは相互コンダクタンスの増加には寄与しないため、これは寄生的である。
【００３１】
装置の配置は、ソース−ゲート容量を最小にするように最適化されることが好ましい。図４には、組み合わせたもの（ａ）とエミッタ・オーバー・アクティブ（ｂ）の２つの例が示されている。シード層及びポリベースの配置はあまり重要ではないため、図には示されていない。
【００３２】
図４ａに示された、組み合わされた装置のオーバーラップ容量は、製造可能な最小のエミッタの大きさ（場所によっては１００〜２００ｎｍになる傾向がある）によって決定される。これはポリ・エミッタ装置である。チャネルは中央のストライプの両側からアクセスされてもよく、従って、寄生容量の相対的な影響が２分の１に軽減されることに留意されたい。さらに、４つの面からチャネルにアクセスすることを可能にするという点で描かれたソースによって幾何的な改善が得られる。
【００３３】
図４ｂに示されたエミッタ・オーバー・アクティブの変形形態は、図４ａの組み合わされた配置よりソース・ゲート容量を少し低減することができる、他の例示的なポリエミッタの配置である。このオプションは、通常、ドーパントの拡散が多結晶材料において著しく高められることに依存している。さらに図面の図５及び６を参照すると、この配置では、エミッタ４８が結晶粒界６６を横切って配置されている。エミッタ４８が多結晶材料と接触している部分は、オーバードープされることになる（ｎ型）。理想的には、（６８で示されるように）ｎドーピングが結晶粒界６６をわずかに越えて広がり、Ｓ−Ｇ接合の良好なパッシベーションをもたらす。ここでは、オーバーレイとエッチング耐性のみが考慮されなければならず、従って、オーバーラップ容量がさらに低減される。この手法の配置は、組み合わされたものときわめて類似しているが、ソースはより大きく、活性領域３６（フィールド領域）においてカットアウト７０とオーバーラップしている。
【００３４】
図７及び８には、本発明による典型的なＪＦＥＴ装置のＤＣ及びＲＦの挙動に関する数値シミュレーションが示されている。装置は、ＪＦＥＴ装置を伴う場合にしばしばあるような「ノーマリー・オン」であることが分かる。さらに、ｄｃ特性は異常を示していない。ＲＦ性能の第１の尺度として、電流利得遮断周波数ｆＴも計算される。
【００３５】
図８は、更なる最適化なしで５０ＧＨｚのレンジの遮断周波数が得られることを示している。
【００３６】
必要であれば、この装置の雑音性能を改善するために、提案された装置構造体の上部付近に第２のゲートを含むことが可能になることもある。その場合には、チャネルが装置構造体の上部付近の酸化物の界面から離れるように押され、それが装置における低周波数雑音の発生源になることがある。
【００３７】
前述の実施形態は本発明を限定するのではなく例示するものであり、当業者には、添付の特許請求の範囲によって定められる本発明の範囲から逸脱することなく、多くの別の実施形態を設計することが可能であろうことに留意すべきである。特許請求の範囲では、括弧内に記載された任意の参照記号を特許請求の範囲を限定するものと解釈してはならない。「備えている」及び「備える」という単語は概して、任意の請求項又は本明細書に挙げられたもの以外の要素又はステップの存在を排除するものではない。単一の要素の参照は複数のそうした要素の参照を排除するものではなく、逆も同様である。本発明は、複数の別個の要素を備えたハードウェア、及び適切にプログラムされたコンピュータによって実施されてもよい。複数の手段を挙げる装置の請求項では、それらの手段の複数のものが、ハードウェアに関する同一の項目に包含されてもよい。ある特定の手段が互いに異なる従属請求項に挙げられているだけで、それらの手段の組み合わせを有利に使用することができないことを示すわけではない。
【図面の簡単な説明】
【００３８】
【図１】従来技術による縦型バイポーラ・トランジスタの概略的な断面図である。
【図２】本発明の例示的な実施形態によるＪＦＥＴ装置の概略的な断面図である。
【図３ａ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図３ｂ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図３ｃ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図３ｄ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図３ｅ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図３ｆ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図３ｇ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図３ｈ】本発明の例示的な実施形態によるＪＦＥＴ装置の製造に含まれる主なステップを概略的に示す図である。
【図４ａ】本発明の例示的な実施形態によるＪＦＥＴ装置用の別の配置を概略的に示す図である。
【図４ｂ】本発明の例示的な実施形態によるＪＦＥＴ装置用の別の配置を概略的に示す図である。
【図５】図４ｂに示された配置を有する、本発明の例示的な実施形態によるＪＦＥＴ装置の概略的な断面図である。
【図６】ソース接続にカットアウトを備えた図５の装置の一部の概略的な平面図である。
【図７】様々なチャネル長に対する、本発明の例示的な実施形態によるＪＦＥＴ装置のＤＣ特性のグラフである。
【図８】様々なチャネル長に対する、本発明の例示的な実施形態によるＪＦＥＴ装置のＤＣ特性のグラフである。
【図１】
2008517455.tif 000003
【図２】
2008517455.tif 000004
【図３ａ】
2008517455.tif 000005
【図３ｂ】
2008517455.tif 000006
【図３ｃ】
2008517455.tif 000007
【図３ｄ】
2008517455.tif 000008
【図３ｅ】
2008517455.tif 000009
【図３ｆ】
2008517455.tif 000010
【図３ｇ】
2008517455.tif 000011
【図３ｈ】
2008517455.tif 000012
【図４ａ】
2008517455.tif 000013
【図４ｂ】
2008517455.tif 000014
【図５】
2008517455.tif 000015
【図６】
2008517455.tif 000016
【図７】
2008517455.tif 000017
【図８】
2008517455.tif 000018
【国際調査報告】
2008517455.tif 000019
2008517455.tif 000020
2008517455.tif 000021