(57)【要約】【課題】  ゲート誘電体とゲート電極との間にＶt安定化層を含む半導体構造を提供することにある。【解決手段】  Ｖt安定化層は、構造のしきい電圧およびフラットバンド電圧を目標値に安定化することができ、窒化金属酸化物または窒素なし金属酸化物を含み、Ｖt安定化層が窒素なし金属酸化物を含む条件で半導体基板またはゲート誘電体のうちの少なくとも一方が窒素を含む。また、本発明は、このような構造を形成する方法も提供する。【選択図】  図６
2008521215.tif 000002
【特許請求の範囲】
【請求項１】
ソースおよびドレイン拡散領域を有する半導体基板であって、前記ソースおよびドレイン拡散領域がデバイス・チャネルによって分離され、前記デバイス・チャネルの上にゲート・スタックが位置し、前記ゲート・スタックがゲート誘電体とＶt安定化層とゲート電極とを含み、前記Ｖt安定化層が前記ゲート誘電体と前記ゲート電極との間に位置し、前記Ｖt安定化層が半導体構造のしきい電圧およびフラットバンド電圧を目標値に安定化することができ、前記Ｖt安定化層が窒化金属酸化物または窒素なし金属酸化物を含み、前記Ｖt安定化層が窒素なし金属酸化物を含む条件で前記半導体基板または前記ゲート誘電体のうちの少なくとも一方が窒素を含む、半導体構造。
【請求項２】
前記ゲート誘電体が少なくとも１つの無機絶縁材を含む、請求項１に記載の半導体構造。
【請求項３】
前記ゲート誘電体が、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、Ｇａ2Ｏ3、ＧｄＧａＯ、シリケート、窒化物または窒化金属シリケート、あるいはこのような材料の混合物または多層を含む高ｋ材料である、請求項１または２に記載の半導体構造。
【請求項４】
第１のデバイス領域と第２のデバイス領域とを有する半導体基板であって、前記第１のデバイス領域が、第１のゲート誘電体と第１のゲート電極とを含む少なくとも１つの第１のゲート・スタックを含み、前記第２のデバイス領域が、第２のゲート誘電体と、前記第２のゲート誘電体の上のＶt安定化層と、前記Ｖt安定化層の上の第２のゲート導体とを含む少なくとも１つの第２のゲート・スタックを含み、前記Ｖt安定化層が窒化金属酸化物または窒素なし金属酸化物を含み、前記Ｖt安定化層が窒素なし金属酸化物を含む条件で前記半導体基板または前記第２のゲート誘電体のうちの少なくとも一方が窒素を含む、半導体構造。
【請求項５】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、その他のＩＶ／ＩＶ、ＩＩＩ／Ｖ、またはＩＩ／ＶＩの化合物半導体、有機半導体、または層状半導体を含む、請求項１または４に記載の半導体構造。
【請求項６】
前記半導体基板が、Ｓｉ、ＳｉＧｅ、シリコン・オン・インシュレータ、またはシリコン・ゲルマニウム・オン・インシュレータを含む、請求項１または４に記載の半導体構造。
【請求項７】
前記第１および第２のゲート誘電体が無機絶縁材を含む、請求項４に記載の半導体構造。
【請求項８】
前記第１および第２のゲート誘電体が、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、Ｇａ2Ｏ3、ＧｄＧａＯ、シリケート、窒化物または窒化シリケート、あるいはこのような材料の混合物または多層を含む、請求項４に記載の半導体構造。
【請求項９】
前記Ｖt安定化層が前記窒化金属酸化物を含む、請求項１または４に記載の半導体構造。
【請求項１０】
前記Ｖt安定化層が、Ａｌ2Ｏ3、酸化ホウ素（ＢxＯy）、酸化ガリウム（ＧａxＯy）、または酸化インジウム（ＩｎxＯy）を含む前記窒素なし金属酸化物である、請求項１または４に記載の半導体構造。
【請求項１１】
前記Ｖt安定化層が約１〜約２５Åの厚さを有する、請求項１または４に記載の半導体構造。
【請求項１２】
前記ゲート電極が、Ｓｉ含有材料、金属または金属合金、金属シリサイド、窒化金属、あるいはこれらの組み合わせを含む、請求項１または４に記載の半導体構造。
【請求項１３】
前記ゲート電極が、ｐｏｌｙ−Ｓｉ、ＳｉＧｅ、またはＳｉＧｅＣからなるグループから選択されたＳｉ含有材料である、請求項１２に記載の半導体構造。
【請求項１４】
ゲート誘電体とＶt安定化層とゲート電極とを含むゲート・スタックを半導体基板上に設けるステップであって、前記Ｖt安定化層が前記ゲート誘電体と前記ゲート電極との間に位置し、前記Ｖt安定化層が窒化金属酸化物または窒素なし金属酸化物を含み、前記Ｖt安定化層が窒素なし金属酸化物を含む条件で前記半導体基板または前記ゲート誘電体のうちの少なくとも一方が窒素を含むステップと、前記ゲート・スタックにバイアスを加えるステップであって、前記Ｖt安定化層が構造のしきい電圧およびフラットバンド電圧を目標値に安定化するステップと、
を含む、半導体構造を形成する方法。
【請求項１５】
前記ゲート・スタックを設ける前記ステップが、前記半導体基板の上に前記ゲート誘電体、前記Ｖt安定化層、および前記ゲート電極からなるブランケット層を付着させるステップを含む、請求項１４に記載の方法。
【請求項１６】
前記ゲート・スタックを設けた後、前記ゲート・スタックに隣接ずる前記半導体基板内にソースおよびドレイン拡散領域が形成される、請求項１４に記載の方法。
【請求項１７】
前記Ｖt安定化層が前記金属酸化物であり、イオン注入、気相ドーピング、または窒化により、前記半導体基板または前記ゲート誘電体のうちの少なくとも一方に窒素が導入される、請求項１４に記載の方法。
【請求項１８】
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を設けるステップと、
前記第１のデバイス領域と前記第２のデバイス領域とを含む前記半導体基板の上に誘電体スタックを形成するステップであって、前記誘電体スタックがゲート誘電体の上にＶt安定化層を含み、前記Ｖt安定化層が窒化金属酸化物または窒素なし金属酸化物を含み、前記Ｖt安定化層が窒素なし金属酸化物を含む条件で前記半導体基板または前記ゲート誘電体のうちの少なくとも一方が窒素を含むステップと、
前記第２のデバイス領域から前記Ｖt安定化層を除去せずに、前記第１のデバイス領域から前記Ｖt安定化層を除去するステップと、
前記第２のデバイス領域内の前記Ｖt安定化層および前記第１のデバイス領域内の前記ゲート誘電体の上にゲート導体を形成するステップと、
前記ゲート導体、前記Ｖt安定化層、および前記ゲート誘電体にエッチングを施して、前記第２のデバイス領域内に少なくとも１つのゲート・スタックを設け、前記第１のデバイス領域内に少なくとも１つのゲート・スタックを設けるステップと、
を含む、半導体構造を形成する方法。
【請求項１９】
前記誘電体スタックを設ける前記ステップが、前記ゲート誘電体および前記Ｖt安定化層からなるブランケット層を付着させるステップを含む、請求項１８に記載の方法。
【請求項２０】
前記第１のデバイス領域から前記Ｖt安定化層を除去する前記ステップが、前記第２のデバイス領域にブロック・マスクを施すステップと、エッチングを施すステップとを含む、請求項１８に記載の方法。
【請求項２１】
前記Ｖt安定化層が、まず金属酸化物層を付着させ、次にそこに窒素を導入することによって形成された前記窒化金属酸化物である、請求項１４または１８に記載の方法。
【請求項２２】
前記窒素がプラズマ窒化によって導入される、請求項２１に記載の方法。
【請求項２３】
前記Ｖt安定化層が前記窒素なし金属酸化物であり、イオン注入、気相ドーピング、または窒化により、前記半導体基板または前記ゲート誘電体のうちの少なくとも一方に窒素が導入される、請求項１８に記載の方法。
【請求項２４】
前記Ｖt安定化層が、Ａｌ2Ｏ3、酸化ホウ素（ＢxＯy）、酸化ガリウム（ＧａxＯy）、または酸化インジウム（ＩｎxＯy）のうちの１つを含む前記窒素なし金属酸化物である、請求項１４または１８に記載の方法。
【請求項２５】
前記Ｖt安定化層が約１〜約２５Åの厚さを有する、請求項１４または１８に記載の方法。
【請求項２６】
前記ゲート電極が、Ｓｉ含有材料、金属または金属合金、金属シリサイド、窒化金属、あるいはこれらの組み合わせを含む、請求項１４または１８に記載の方法。
【請求項２７】
前記ゲート電極が、ｐｏｌｙ−Ｓｉ、ＳｉＧｅ、またはＳｉＧｅＣからなるグループから選択されたＳｉ含有材料である、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、詳細には、この構造のしきい電圧Ｖtを十分に制御することができる層を含む相補型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）構造に関し、この層は本明細書ではＶt安定化層（Vt stabilization layer）という。また、本発明は、このようなＭＯＳＦＥＴ構造を形成する方法にも関する。
【背景技術】
【０００２】
標準的なシリコン相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）技術では、ｐ型電界効果トランジスタ（ｐＦＥＴ：p-typefield effect transistor）は、二酸化シリコンまたは酸窒化シリコンのゲート誘電体層の上に付着させたゲート電極としてホウ素（またはその他の受容体）をドーピングしたｐ型ポリシリコン層を使用する。ゲート誘電体層の下のｎ型シリコン内に反転チャネル（inversionchannel）を形成するために、このポリシリコン層を介してゲート電圧が印加される。
【０００３】
ｐＦＥＴが適切に動作するためには、この反転は、ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート電極にわずかに負の電圧が印加されたときに発生し始めなければならない。これは、図１に描写されているゲート・スタック構造用のバンド・アライメント（band alignment）の結果として発生する。具体的には、図１は、ゲート・バイアスがゼロのときに典型的なｐＦＥＴ内のｐｏｌｙ−Ｓｉ／ゲート酸化膜ゲート・スタック全域の近似バンド・アライメントを示している。図１のＥc、Ｅv、およびＥfは、それぞれ、シリコン内の伝導帯域端（conductionband edge）、価電子帯域端（valence band edge）、およびフェルミ準位（Fermi level）である。ｐｏｌｙ−Ｓｉ／ゲート酸化膜／ｎ型シリコン・スタックは、（基板ドーピング次第で）０Ｖ付近で反転し始め、＋１Ｖ付近で蓄積し始めるキャパシタを形成する。しきい電圧Ｖtは、反転が発生し始める電圧と解釈することができ、したがって、約０Ｖであり、フラットバンド電圧は、キャパシタが蓄積し始める電圧を超えたばかりの電圧であり、約＋１Ｖである。しきい電圧およびフラットバンド電圧の正確な値は、シリコン基板内のドーピング・レベルに対する依存性を有し、適切な基板ドーピング・レベルを選択することによってある程度変更することができる。
【０００４】
今後の技術では、二酸化シリコンまたは酸窒化シリコン誘電体は、より高い誘電率を有するゲート材料に置き換えられることになる。このような材料は「高ｋ（high k）」材料として知られ、「高ｋ」という用語は、その誘電率が４．０を上回り、好ましくは約７．０を上回る絶縁材を示す。本明細書で言及する誘電率は、特に指定がない限り、真空に相対するものである。様々な可能性のうち、酸化ハフニウム、ハフニウム・シリケート、またはハフニウム酸窒化シリコンは、高温におけるその優れた熱安定性のために、従来のゲート誘電体には最も適した置き換え候補である可能性がある。
【０００５】
残念なことに、酸化ハフニウムまたはハフニウム・シリケートなどの誘電体を使用して、ｐ型電界効果トランジスタを形成する場合、デバイスのフラットバンド電圧が約＋１Ｖに近いその理想的な位置から約０＋／−３００ｍＶにシフトすることは周知の問題である。このフラットバンド電圧のシフトについては、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  ＰａｐｅｒｓにおけるＣ．  Ｈｏｂｂｓ他による「Ｆｅｒｍｉ  Ｌｅｖｅｌ  Ｐｉｎｎｉｎｇ  ａｔ  ｔｈｅ  Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｉｎｔｅｒｆａｃｅ」に公表されている。その結果として、デバイスのしきい電圧は約−１Ｖにシフトする。このしきい電圧のシフトは、Ｈｆベースのゲート酸化膜層とポリシリコン層との密接な相互作用の結果であると考えられている。あるモデル（たとえば、Ｃ．Ｈｏｂｂｓ他の同文献を参照）では、このような相互作用がポリシリコン／ゲート酸化膜の界面のシリコン・バンド・ギャップ内に状態密度（density of states）の増加を引き起こし、「フェルミ準位ピン止め（Fermi level pinning）」に至ると推測している。したがって、しきい電圧は「正しい」場所にはなく、すなわち、使用可能なＣＭＯＳ（相補型金属酸化膜半導体）技術には高すぎるものである。
【特許文献１】米国特許出願公報第ＵＳ２００２／００９０７７３号Ａ１
【特許文献２】米国特許出願公報第ＵＳ２００２／０１９０３０２号Ａ１
【非特許文献１】２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  ＰａｐｅｒｓにおけるＣ．Ｈｏｂｂｓ他による「Ｆｅｒｍｉ  Ｌｅｖｅｌ  Ｐｉｎｎｉｎｇ  ａｔ  ｔｈｅ  Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｉｎｔｅｒｆａｃｅ」
【非特許文献２】Ｊ．Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓの９３（２００３年）の３９１２〜３９１９ページに掲載されたＬ−Å．Ｒａｇｎａｒｓｓｏｎ他による「Ｐｈｙｓｉｃａｌ  ａｎｄ  ｅｌｅｃｔｒｉｃａｌ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｒｅａｃｔｉｖｅ  ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｄｅｐｏｓｉｔｅｄ  ａｌｕｍｉｎｕｍ  ｎｉｔｒｉｄｅ  ｉｎ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ  ｓｔｒｕｃｔｕｒｅｓ」
【非特許文献３】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓの８１（２００２年）の２９５６〜２９５８ページに掲載されたＳ．Ｇｕｈａ他による「Ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｔａｂｉｌｉｔｙ  ｏｆ  Ａｌ2Ｏ3  ｄｉｅｌｅｃｔｒｉｃｓ  ｏｎ  Ｓｉ：Ｉｎｔｅｒｆａｃｉａｌ  ｍｅｔａｌ  ｄｉｆｆｕｓｉｏｎ  ａｎｄ  ｍｏｂｉｌｉｔｙ  ｄｅｇｒａｄａｔｉｏｎ」
【非特許文献４】２００２年にＪ．Ｌ．Ｖｅｔｅｒａｎ、Ｐ．Ｓ．Ｈｏ、Ｄ．  Ｏ’Ｍｅａｒａ、Ｖ．Ｍｉｓｒａによって編集されたＳ．Ｓｋｏｒｄａｓ他による「Ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ  ｔｈｉｎ  ｆｉｌｍｓ  ｆｏｒ  ａｄｖａｎｃｅｄ  ＣＭＯＳ  ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ａｐｐｌｉｃａｔｉｏｎｓ，ｉｎ  Ｓｉｌｉｃｏｎ  Ｍａｔｅｒｉａｌｓ−−Ｐｒｏｃｅｓｓｉｎｇ，Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ，ａｎｄ  Ｒｅｌｉａｂｉｌｉｔｙ」の３６ページ
【非特許文献５】ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ（２０００年）の２２３〜２２６ページに掲載されたＤ．Ａ．Ｂｕｃｈａｎａｎ他による「８０ｎｍ  ｐｏｌｙ−ｓｉｌｉｃｏｎ  ｇａｔｅｄ  ｎ−ＦＥＴｓ  ｗｉｔｈ  ｕｌｔｒａ−ｔｈｉｎ  Ａｌ2Ｏ3  ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｆｏｒ  ＵＬＳＩ  ａｐｐｌｉｃａｔｉｏｎｓ」
【非特許文献６】ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖ．Ｌｅｔｔ．２４（２００３年）の２９８〜３００ページに掲載されたＣ．Ｓ．Ｐａｒｋ他による「Ｉｎ  Ｉｎｔｅｇｒａｂｌｅ  Ｄｕａｌ  Ｍｅｔａｌ  Ｇａｔｅ  ＣＭＯＳ  Ｐｒｏｃｅｓｓ  ｕｓｉｎｇ  Ｕｌｔｒａｔｈｉｎ  Ａｌｕｍｉｎｕｍ  Ｎｉｔｒｉｄｅ  Ｂｕｆｆｅｒ  Ｌａｙｅｒ」
【非特許文献７】２００３年９月に発行され、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ、第６９巻、第２〜４刷、１３８〜１４４ページに掲載されたＤ．Ｃ．Ｇｉｌｍｅｒ他による「Ｃｏｍｐａｔｉｂｉｌｉｔｙ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｇａｔｅｓ  ｗｉｔｈ  Ｈａｆｎｉｕｍ−ｂａｓｅｄ  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃｓ」
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しきい電圧のシフトという上記の問題に対して可能な解決策の１つは、しきい値をシフトするためにチャネル注入を使用することができる基板工学（substrate engineering）によるものである。基板工学は、しきい電圧のシフトを安定化するために可能な手段の１つであるが、そのように実行できるのは限られた範囲までであり、それは、ｐｏｌｙ−Ｓｉゲート電極とハフニウム含有高誘電率ゲート誘電体とを含むゲート・スタックを含むＦＥＴには不十分である。
【０００７】
ＭＯＳＦＥＴ内のしきい電圧制御という上記の問題に対して可能なもう１つの解決策は、Ａｌ（Ｏ）Ｎなど、任意選択で酸素を含むことができる窒化金属含有材料を使用することと、それを高ｋゲート誘電体とゲート電極との間に位置決めすることである。
【０００８】
しきい電圧およびフラットバンド電圧のシフトにおける前述の問題を考慮すると、このようなＦＥＴについてしきい電圧およびフラットバンド電圧を安定化することができるＣＭＯＳ技術を開発することはほぼ不可能であった。このため、ゲート・スタックを含有するＦＥＴのしきい電圧およびフラットバンド電圧を安定化することができる方法および構造が必要である。
【課題を解決するための手段】
【０００９】
本発明は、ゲート誘電体とゲート電極との間にＶt安定化層を設けることにより、しきい電圧およびフラットバンド電圧のシフトという上記の問題を解決する。本発明で使用されるＶt安定化層は、空間分離によりゲート誘電体とゲート電極との相互作用を防止することができる。その上、本発明で使用されるＶt安定化層は、その追加によりゲート・キャパシタンスの減少（直列キャパシタンス効果（series capacitance effect）による）が最小限になるように十分に高い誘電率（約４．０またはそれ以上程度）を有する。本発明で使用されるＶt安定化層は、近界面ゲート電極のｐ型動作を保証するために近界面層内でｐ型ドーパントの供給を可能にするために少なくとも部分的に解離することができ、ゲート誘導体からゲート電極への不純物の外方拡散ならびにその逆の外方拡散を防止することができる。
【００１０】
発明のＶt安定化層のもう１つの特有の特徴は、シリコンがそれを還元できないように化学的に安定していることである。発明のＶt安定化層の何らかの解離（dissociation）が発生する可能性がある場合、発明のＶt安定化層は、シリコンに対するｎ型ドーパントであってはならない。むしろ、デバイスのパフォーマンスが悪影響を受けないように、発明のＶt安定化層はｐ型ドーパントまたは中性ドーパントのいずれかにすることができる。また、本発明で使用されるＶt安定化層は、高温（標準的なＣＭＯＳ処理に特有の約１０００℃）に耐えられる耐火化合物でなければならない。
【００１１】
本発明で使用できるＶt安定化層は、任意選択で窒化することができる金属酸化物を含む。金属酸化物が窒化されない諸実施形態では、下にあるゲート誘電体または半導体基板のうちの少なくとも一方がそこに窒素を含むことが要求される。Ｖt安定化層は、ゲート誘電体とゲート電極との間に位置する薄い中間層である。典型的には、Ｖt安定化層は約１〜約２５Åの範囲内の厚さを有し、約２〜約１５Åの厚さがより典型的である。
【００１２】
本発明のものと同様のＶt安定化層は、これまでゲート酸化膜そのものとして（たとえば、Ｊ．Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓの９３（２００３年）の３９１２〜３９１９ページに掲載されたＬ−Å．Ｒａｇｎａｒｓｓｏｎ他による「Ｐｈｙｓｉｃａｌ  ａｎｄ  ｅｌｅｃｔｒｉｃａｌ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｒｅａｃｔｉｖｅ  ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｄｅｐｏｓｉｔｅｄ  ａｌｕｍｉｎｕｍ  ｎｉｔｒｉｄｅ  ｉｎ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ  ｓｔｒｕｃｔｕｒｅｓ」；Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓの８１（２００２年）の２９５６〜２９５８ページに掲載されたＳ．Ｇｕｈａ他による「Ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｔａｂｉｌｉｔｙ  ｏｆ  Ａｌ2Ｏ3  ｄｉｅｌｅｃｔｒｉｃｓ  ｏｎ  Ｓｉ：  Ｉｎｔｅｒｆａｃｉａｌ  ｍｅｔａｌ  ｄｉｆｆｕｓｉｏｎ  ａｎｄ  ｍｏｂｉｌｉｔｙ  ｄｅｇｒａｄａｔｉｏｎ」；２００２年にＪ．Ｌ．Ｖｅｔｅｒａｎ、Ｐ．Ｓ．Ｈｏ、Ｄ．Ｏ’Ｍｅａｒａ、Ｖ．Ｍｉｓｒａによって編集されたＳ．Ｓｋｏｒｄａｓ他による「Ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ  ｔｈｉｎ  ｆｉｌｍｓ  ｆｏｒ  ａｄｖａｎｃｅｄ  ＣＭＯＳ  ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ａｐｐｌｉｃａｔｉｏｎｓ，ｉｎ  Ｓｉｌｉｃｏｎ  Ｍａｔｅｒｉａｌｓ−−Ｐｒｏｃｅｓｓｉｎｇ，  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ，ａｎｄ  Ｒｅｌｉａｂｉｌｉｔｙ」の３６ページ；ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ（２０００年）の２２３〜２２６ページに掲載されたＤ．Ａ．Ｂｕｃｈａｎａｎ他による「８０ｎｍ  ｐｏｌｙ−ｓｉｌｉｃｏｎ  ｇａｔｅｄ  ｎ−ＦＥＴｓ  ｗｉｔｈ  ｕｌｔｒａ−ｔｈｉｎ  Ａｌ2Ｏ3  ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｆｏｒ  ＵＬＳＩ  ａｐｐｌｉｃａｔｉｏｎｓ」を参照されたい）またはエッチング・ストップ層として（たとえば、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖ．Ｌｅｔｔ．２４（２００３年）の２９８〜３００ページに掲載されたＣ．Ｓ．Ｐａｒｋ他による「Ｉｎ  Ｉｎｔｅｇｒａｂｌｅ  Ｄｕａｌ  Ｍｅｔａｌ  Ｇａｔｅ  ＣＭＯＳ  Ｐｒｏｃｅｓｓ  ｕｓｉｎｇ  Ｕｌｔｒａｔｈｉｎ  Ａｌｕｍｉｎｕｍ  Ｎｉｔｒｉｄｅ  Ｂｕｆｆｅｒ  Ｌａｙｅｒ」を参照されたい）使用されてきた。
【００１３】
酸化アルミニウム（Ａｌ2Ｏ3）は、電気的性質の均一性を改善しようと試みるために、酸化ハフニウムとポリシリコンとの間の材料層として使用されるとこれまで報告されてきた。たとえば、２００３年９月に発行され、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ、第６９巻、第２〜４刷、１３８〜１４４ページに掲載されたＤ．Ｃ．Ｇｉｌｍｅｒ他による「Ｃｏｍｐａｔｉｂｉｌｉｔｙ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｇａｔｅｓ  ｗｉｔｈ  Ｈａｆｎｉｕｍ−ｂａｓｅｄ  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃｓ」を参照されたい。この教示にもかかわらず、本出願人は、ハフニウム・シリケートとポリシリコンとの間にＡｌ2Ｏ3層が挿入されている場合、ゲート誘電体または半導体基板のいずれか一方または両方が窒素を含まない限り、しきい電圧について十分有益な改善は得られないと判断した。
【００１４】
米国特許出願公報第ＵＳ２００２／００９０７７３号Ａ１には、ソース領域と、ドレイン領域と、その間のチャネル領域とを有する基板と、チャネル領域の上に配置された絶縁層と、絶縁層の上に配置されたゲート電極とを含む電界効果トランジスタ構造が記載されている。この絶縁層は、窒化アルミニウムのみ、あるいは酸化アルミニウム、二酸化シリコン、または窒化シリコンの上または下に配置された窒化アルミニウムを含むことができる。窒化アルミニウムは、同特許出願では、低い漏れ電流を有するデバイスを提供するために使用されている。
【００１５】
米国特許出願公報第ＵＳ２００２／０１９０３０２号Ａ１には、窒素を含む絶縁層をゲート誘電体として含む電界効果トランジスタ用の拡散バリアが記載されている。この窒素は、絶縁層上の窒素化合物の注入、窒化、または付着によって導入することができる。
【００１６】
大まかに、本発明は、ソースおよびドレイン拡散領域を有する半導体基板であって、そのソースおよびドレイン拡散領域がデバイス・チャネルによって分離され、デバイス・チャネルの上にゲート・スタックが位置し、前記ゲート・スタックがゲート誘電体とＶt安定化層とゲート電極とを含み、前記Ｖt安定化層が前記ゲート誘電体と前記ゲート電極との間に位置し、Ｖt安定化層が構造のしきい電圧およびフラットバンド電圧を目標値に安定化することができ、Ｖt安定化層が窒化金属酸化物または窒素なし金属酸化物を含み、Ｖt安定化層が窒素なし金属酸化物を含む条件で半導体基板またはゲート誘電体のうちの少なくとも一方が窒素を含む、相補型金属酸化膜半導体（ＣＭＯＳ）構造を提供する。
【００１７】
本発明の非常に好ましい一実施形態では、ソースおよびドレイン拡散領域を有する半導体基板であって、前記ソースおよびドレイン拡散領域がデバイス・チャネルによって分離され、前記デバイス・チャネルの上にゲート・スタックが位置し、前記ゲート・スタックがハフニウム含有高ｋゲート誘電体と窒化酸化アルミニウムＶt安定化層とゲート電極とを含み、前記窒化酸化アルミニウムＶt安定化層が前記ハフニウム含有高ｋゲート誘電体と前記ゲート電極との間に位置し、前記窒化酸化アルミニウムＶt安定化層が構造のしきい電圧およびフラットバンド電圧を目標値に安定化することができる半導体基板を含む、ＣＭＯＳ構造が提供される。
【００１８】
本発明の他の態様では、改善されたしきい電圧およびフラットバンド電圧の安定性を有する相補型金属酸化膜半導体（ＣＭＯＳ）構造を形成する方法が提供される。この方法は、ゲート誘電体とＶt安定化層とゲート電極とを含むゲート・スタックを半導体基板上に設けるステップであって、前記Ｖt安定化層が前記ゲート誘電体と前記ゲート電極との間に位置し、前記Ｖt安定化層が窒化金属酸化物または窒素なし金属酸化物を含み、またはそのＶt安定化層が窒素なし金属酸化物を含む条件で半導体基板またはゲート誘電体のうちの少なくとも一方が窒素を含むステップと、任意の既知の技法によって前記ゲート・スタックにバイアスを加えるステップであって、それにより、前記Ｖt安定化層が構造のしきい電圧およびフラットバンド電圧を目標値に安定化するステップとを含む。
【発明を実施するための最良の形態】
【００１９】
次に、構造のしきい電圧およびフラットバンド電圧を安定化することができるＶt安定化層をゲート電極とゲート誘電体との間に含むＣＭＯＳ構造と、それを形成する方法とを提供する本発明について、より詳細に説明する。図２〜図５では、それぞれの図面に図示されている構造が一定の縮尺で描かれているわけではないことは留意すべきである。また、半導体基板上には単一のＦＥＴが図示されているが、本発明は、同じ基板の表面上の複数のＦＥＴを企図するものである。隣接ＦＥＴは分離領域によって互いに分離することができ、その分離領域は本出願の図面の一部には図示されていない。
【００２０】
本発明の図面は、発明のＶt安定化層が従来のＣＭＯＳプロセス・フローで使用される一実施形態を表している。このようなプロセスに関する例示が行われるが、発明のＶt安定化層は、ＦＥＴが形成される置き換えゲート・プロセス（replacementgate process）などの任意の他のタイプのプロセスで使用することができる。したがって、ＦＥＴを形成する際に使用される技法に関するプロセスの説明は、本発明をこのようなプロセスのみに限定するものではない。むしろ、発明のＶt安定化層は、ＦＥＴを形成することができる任意の他のプロセス、たとえば、置き換えゲート・プロセス内で統合することができる。
【００２１】
まず、本発明で使用できる初期構造１０を例示する図２を参照する。図２に図示されている初期構造１０は、半導体基板１２の表面上にゲート誘電体２０、Ｖt安定化層２２、およびゲート電極２４からなるブランケット層を含む。本発明によれば、Ｖt安定化層２２は、ゲート誘電体２０とゲート電極２４との間に位置する。
【００２２】
本発明で使用される半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のすべてのＩＶ／ＩＶ、ＩＩＩ／Ｖ、またはＩＩ／ＶＩの化合物半導体を含むが、これらに限定されない任意の半導体材料を含む。また、半導体基板１２は、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、またはシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）などの有機半導体または層状半導体も含むことができる。本発明のいくつかの実施形態では、半導体基板１２がＳｉ含有半導体材料、すなわち、シリコンを含む半導体材料から構成されることが好ましい。半導体基板１２は、ドープありであるか、ドープなしであるか、またはドープあり領域およびドープなし領域をそこに含むことができる。
【００２３】
また、半導体基板１２は、第１のドープ（ｎまたはｐ）領域と第２のドープ（ｎまたはｐ）領域とを含むこともできる。明瞭にするため、本出願の図面にはドープ領域が具体的に図示されていない。第１のドープ領域と第２のドープ領域は、同じである場合もあれば、異なる導電率またはドーピング濃度あるいはその両方を有する場合もある。これらのドープ領域は「ウェル（well）」として知られている。半導体基板１２は、ひずみあり、ひずみなし、またはこれらの組み合わせにすることができる。その上、半導体基板１２は、たとえば、１００、１１０、１１１、またはこれらの組み合わせを含む、任意の結晶配向（crystallographicorientation）を有することができる。
【００２４】
次に、典型的には、少なくとも１つの分離領域（図示せず）が半導体基板１２内に形成される。分離領域は、トレンチ分離領域またはフィールド酸化膜分離領域にすることができる。トレンチ分離領域は、当業者にとって周知の従来のトレンチ分離プロセスを使用して形成される。たとえば、トレンチ分離領域を形成する際に、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチ充填を使用することができる。任意選択で、トレンチ充填の前にトレンチ内にライナを形成することができ、トレンチ充填後に焼き締め（densification）ステップを実行することができ、トレンチ充填後に平坦化プロセスを続けることもできる。フィールド酸化膜は、いわゆる選択酸化（localoxidation of silicon）プロセスを使用して形成することができる。少なくとも１つの分離領域が隣接ゲート領域間の分離を可能にし、典型的には、隣接ゲートが反対方向の導電性を有するときに必要であることに留意されたい。隣接ゲート領域は同じ導電性（すなわち、いずれもｎ型またはｐ型）を有することができるか、あるいは異なる導電性（すなわち、一方がｎ型でもう一方がｐ型）を有することもできる。
【００２５】
半導体基板１２内に少なくとも１つの分離領域を形成した後、その構造の表面上にゲート誘電体２０が形成される。ゲート誘電体２０は、たとえば、酸化、窒化、または酸窒化などの熱成長プロセスによって形成することができる。代わって、ゲート誘電体２０は、たとえば、化学的気相堆積（ＣＶＤ）、プラズマ利用（plasma-assisted）ＣＶＤ、有機金属化学的気相堆積（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応スパッタリング、化学溶液付着、およびその他の同様の付着プロセスなどの付着プロセスによって形成することができる。また、ゲート誘電体２０は、上記のプロセスの任意の組み合わせを使用して形成することもできる。
【００２６】
ゲート誘電体２０は、ＳｉＯ2などの無機絶縁材からなる。いくつかの実施形態では、ゲート誘電体２０は、約４．０を上回り、好ましくは７．０を上回る誘電率を有する絶縁材からなる。具体的には、本発明で使用されるゲート誘電体２０は、酸化物、窒化物、酸窒化物、または、シリケート（金属シリケートおよび窒化金属シリケートを含む）、あるいはこれらの組み合わせを含むが、これらに限定されない。一実施形態では、ゲート誘電体２０は、たとえば、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、Ｇａ2Ｏ3、ＧｄＧａＯ、およびこれらの混合物などの高ｋを有する酸化物から構成されることが好ましい。高ｋゲート誘電体２０の非常に好ましい例としては、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンを含む。代わって、ゲート誘電体２０は、その誘電率が前述の高ｋ範囲以下である任意の絶縁材を含むことができる。ゲート誘電体２０は、たとえば、ＳｉＯ2を含むことができる。
【００２７】
ゲート誘電体２０の物理的厚さは変化する可能性があるが、典型的には、ゲート誘電体２０は約０．５〜約１０ｎｍの厚さを有し、約０．５〜約３ｎｍの厚さがより典型的である。これは、まず基板の上に付着される酸化シリコンまたは酸窒化シリコンの薄い層（約０．１〜約１．５ｎｍ程度）の上に付着させることができる。
【００２８】
次に、ゲート誘電体２０のブランケット層の上にＶt安定化層２２が形成される。上記の通り、本発明で使用されるＶt安定化層２２は、（ｉ）空間分離によりゲート誘電体２０とゲート電極２４との相互作用を防止できること、（ｉｉ）その追加によりゲート・キャパシタンスの減少（直列キャパシタンス効果による）が最小限になるように十分に高い誘電率（約４．０またはそれ以上程度）を有すること、（ｉｉｉ）ゲート電極材料の近界面のｐ型動作を保証するために近界面層内でｐ型ドーパントの供給を可能にするために少なくとも部分的に解離できること、（ｉｖ）ゲート誘導体２０からゲート電極２４への原子の外方拡散を防止できること、および（ｖ）ゲート電極２４の下のその後の酸化を防止できることという特性のうち少なくとも１つを有する。
【００２９】
本発明のＶt安定化層２２は、ゲート誘電体２０とゲート電極２４との相互作用を防止する化学的中間層である。本発明のＶt安定化層２２は、下にあるゲート誘電体２０に対して実質的に非反応性である（それがドーパント源として作用するときなどに、わずかなまたは部分的な分解が発生する可能性がある）。発明のＶt安定化層２２のもう１つの特有の特徴は、シリコンがその発明のＶt安定化層２２を還元できないことである。発明のＶt安定化層２２の何らかの解離が発生する可能性がある場合、発明のＶt安定化層２２は、デバイス・パフォーマンスが悪影響を受けないように、ｐ型ドーパントまたは中性ドーパントのいずれかでなければならない。また、本発明で使用されるＶt安定化層２２は、高温（標準的なＣＭＯＳ処理に特有の約１０００℃）に耐えられる耐火化合物でなければならない。
【００３０】
Ｖt安定化層２２は、窒化金属酸化物または窒素なし金属酸化物を含む。Ｖt安定化層２２が窒素なし金属酸化物を含む場合、半導体基板１２またはゲート誘電体２０のうちの少なくとも一方が窒素を含む。半導体基板１２への窒素の導入は、典型的には、その上にブランケット層を形成する前に行われる。半導体基板１２内に窒素を供給するために、イオン注入、気相ドーピング、または窒化プロセスを使用することができる。ゲート誘電体２０が窒素を含む場合、窒素含有ゲート誘電体２０を付着させることができるか、または、半導体基板１２内に窒素を導入するために使用できる上述の技法の１つを使用することにより、ゲート誘電体２０内に窒素を導入することができる。
【００３１】
Ｖt安定化層２２が窒化金属酸化物である場合、典型的には、まず従来の付着プロセスを介して金属酸化物を形成し、次にプラズマ窒化によって金属酸化物を窒化する。代わって、イオン注入または気相ドーピングを使用して、金属酸化物層内に励起原子または分子窒素あるいは窒素含有分子または遊離基を導入することにより、金属酸化物を窒化することができる。
【００３２】
したがって、本発明によれば、Ｖt安定化層２２は、たとえば、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ホウ素（ＢxＯy）、酸化ガリウム（ＧａxＯy）、酸化インジウム（ＩｎxＯy）、およびその窒化誘導体などの金属酸化物を含む。本発明の好ましい一実施形態では、Ｖt安定化層２２は、Ａｌ2Ｏ3または窒化Ａｌ2Ｏ3である。
【００３３】
Ｖt安定化層２２は、典型的には約１〜約２５Åの厚さを有し、約２〜約１５Åの厚さがより典型的である薄い層である。
【００３４】
Ｖt安定化層２２はアモルファスにすることができ、特定の結晶構造を欠く可能性があることを意味する。Ｖt安定化層２２は、使用される材料ならびにこれを形成する際に使用される技法次第で、アモルファスに加えてその他の相で存在することもできる。
【００３５】
特に好ましい一実施形態では、本発明で形成されるＶt安定化層２２は、ゲート誘電体２０の上に存在する連続的で均一な層である。「連続的」とは、Ｖt安定化層２２が実質的な断絶または空隙あるいはその両方をまったく含まないことを意味し、「均一」とは、Ｖt安定化層２２がその構造全域にわたって、付着させた通りにほぼ同じ厚さを有することを意味する。
【００３６】
Ｖt安定化層２２の形成後に、たとえば、物理的気相堆積、ＣＶＤ、スパッタリング、または蒸着などの既知の付着プロセスを使用して、Ｖt安定化層２２上にゲート電極材料のブランケット層が形成される。ゲート電極２４は、Ｓｉ含有材料、導電金属または金属合金、金属シリサイド、窒化金属、あるいはこれらの組み合わせを含む。好ましくは、ゲート電極２４は、ポリシリコン、ＳｉＧｅ、およびＳｉＧｅＣなどのＳｉ含有材料を含む。ゲート導体２４を形成する際に使用されるＳｉ含有材料は、単結晶、多結晶、またはアモルファスの形になっているか、またはこのような形の混合物から構成される。
【００３７】
ゲート電極２４は、ドープありまたはドープなしにすることができる。ドープありの場合、これを形成する際に原位置ドーピング（in-situ doping）付着プロセスを使用することができる。代わって、ゲート導体２４は、付着、イオン注入、およびアニーリングによって形成することができる。ゲート電極２４のドーピングは、形成されるゲート導体の仕事関数をシフトする。ドーパント・イオンの例示的な例としては、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、またはこれらの混合物を含む。本発明のこの時点で付着されるゲート電極２４の厚さ、すなわち、高さは、使用される付着プロセス次第で変化する可能性がある。典型的には、ゲート電極２４は、約２０〜約１８０ｎｍの垂直厚さを有し、約４０〜約１５０ｎｍの厚さがより典型的である。
【００３８】
ゲート電極２４のブランケット層の付着後、たとえば、物理的気相堆積または化学的気相堆積などの付着プロセスを使用して、ゲート電極２４のブランケット層の上に誘電体キャップ層（図示せず）を形成することができる。誘電体キャップ層は、酸化物、窒化物、酸窒化物、またはこれらの任意の組み合わせにすることができる。誘電体キャップ層の厚さ、すなわち、高さは、約２０〜約１８０ｎｍであり、約３０〜約１４０ｎｍの厚さがより典型的である。
【００３９】
例示されている処理実施形態では、次に、パターン付きゲート・スタック１８を設けるために、リソグラフィおよびエッチングにより、誘電体キャップ（存在する場合）、ブランケット・ゲート導体２４、ならびに任意選択でＶt安定化層２２およびゲート誘電体２０にパターン形成する。複数のパターン付きゲート・スタックが形成される場合、ゲート・スタックは同じ寸法、すなわち、長さを有する場合もあれば、デバイス・パフォーマンスを改善するために可変寸法を有する場合もある。本発明のこの時点での各パターン付きゲート・スタック１８は少なくともゲート電極２４を含む。図３は、パターン・ゲート・スタック形成後の構造を示している。例示されている実施形態では、本発明のこのステップ中に、ゲート電極２４、Ｖt安定化層２２、およびゲート誘電体２０にエッチングが施される。
【００４０】
リソグラフィ・ステップは、ブランケット層構造の上面にフォトレジストを施すことと、フォトレジストを所望の放射パターンにさらすことと、従来のレジスト現像剤を使用して露出したフォトレジストを現像することを含む。次に、１つまたは複数のドライ・エッチング・ステップを使用して、その構造にフォトレジストのパターンを転写する。いくつかの実施形態では、ブランケット層構造の層の１つにパターンが転写された後、パターン付きフォトレジストを除去することができる。他の実施形態では、エッチングが完了した後にパターン付きフォトレジストが除去される。
【００４１】
パターン付きゲート・スタックを形成する際に本発明で使用できる適切なドライ・エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含むが、これらに限定されない。使用されるドライ・エッチング・プロセスは、典型的には、下にあるゲート誘電体２０に対して選択的なものであるが、必ずそうであるわけではなく、したがって、このエッチング・ステップは、典型的には、ゲート誘電体を除去するわけではない。しかし、いくつかの実施形態では、このエッチング・ステップを使用して、ゲート誘電体２０のうち、前にエッチングが施され、ゲート・スタックの材料層によって保護されていない部分を除去することもできる。
【００４２】
次に、典型的には、各パターン付きゲート・スタックの露出した側面上に少なくとも１つのスペーサ１５が形成されるが、必ずそうであるわけではなく、たとえば、図４を参照されたい。少なくとも１つのスペーサ１５は、酸化物、窒化物、酸窒化物、またはこれらの任意の組み合わせなどの絶縁体から構成される。少なくとも１つのスペーサ１５は、付着およびエッチングによって形成される。
【００４３】
少なくとも１つのスペーサ１５の幅は、ソースおよびドレイン・シリサイド接点（その後形成される）がゲート・スタック１８の両端の下に侵入しないように、十分広くなければならない。典型的には、少なくとも１つのスペーサ１５の幅が、底面で測定した場合に約２０〜約８０ｎｍであるときに、ソース／ドレイン・シリサイドはゲート・スタック１８の両端の下に侵入しない。
【００４４】
また、ゲート・スタック１８を熱酸化、窒化、または酸窒化プロセスにかけることにより、本発明のこの時点でゲート・スタック１８を不動態化することもできる。この不動態化ステップは、ゲート・スタックの周りに不動態化材料の薄い層を形成する。このステップは、前のスペーサ形成ステップの代わりにまたはそれとともに使用することができる。スペーサ形成ステップとともに使用する場合、スペーサ形成は、ゲート・スタック不動態化プロセス後に行われる。
【００４５】
次に、基板内にソース／ドレイン拡散領域１４（スペーサの有無は問わない）が形成される。ソース／ドレイン拡散領域１４は、イオン注入およびアニーリング・ステップを使用して形成される。アニーリング・ステップは、前の注入ステップによって注入されたドーパントを活性化する働きをする。イオン注入およびアニーリングの条件は当業者には周知のものである。イオン注入およびアニーリング後に形成される構造は図５に図示されている。
【００４６】
ソース／ドレイン拡散領域１４は拡張注入領域も含むことができ、これは、従来の拡張注入を使用して、ソース／ドレイン注入の前に形成される。拡張注入に続いて活性化アニールを行うか、代わって、拡張注入中にドーパントを注入することができ、同じ活性化アニール・サイクルを使用してソース／ドレイン注入を活性化することができる。また、本明細書ではハロー注入も企図されている。
【００４７】
次に、前に除去されていない場合、ゲート誘電体２０を選択的に除去する化学エッチング・プロセスを使用して、ゲート誘電体２０の露出部分が除去される。このエッチング・ステップは半導体基板１２の上面で停止する。ゲート誘電体２０の露出部分を除去する際に任意の化学エッチング液を使用することができるが、一実施形態では、希フッ化水素酸（ＤＨＦ：dilute hydrofluoric acid）が使用される。
【００４８】
上述の様々な組み合わせおよび実施形態のうち、本発明の特定の好ましいＣＭＯＳ構造は、ゲート誘電体２０がＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンから構成され、Ｖt安定化層２２が窒化Ａｌ2Ｏ3から構成されるものである。また、特に好ましい構造は、ホウ素ドープのｐｏｌｙ−Ｓｉゲート導体２４も含む。本明細書では特に好ましい構造のその他の変形例および置換例も企図されており、これらは除外すべきではない。
【００４９】
もう一度、図５を参照すると、同図は、本発明のＣＭＯＳ構造を示す図表現（断面図によるもの）である。具体的には、このＣＭＯＳ構造は、半導体基板１２、半導体基板１２内に位置し、デバイス・チャネル１６によって互いに分離されたソース／ドレイン拡散領域１４、ならびにデバイス・チャネル１６の上に位置するゲート誘電体２０と、ゲート誘電体２０の上に位置するＶt安定化層２２と、Ｖt安定化層２２の上に位置するＳｉ含有ゲート導体２４とを含むゲート・スタック１８を含む。
【００５０】
上記の処理ステップは図５に図示されているＣＭＯＳ構造を形成する。シリサイド化接点（ソース／ドレインおよびゲート）の形成ならびに金属相互接続とのＢＥＯＬ（バックエンド・オブ・ザ・ライン）相互接続レベルの形成などの追加のＣＭＯＳ処理は、当業者にとって周知の処理ステップを使用して形成することができる。
【００５１】
この場合も、上記の処理が発明のＶt安定化層を含むＦＥＴを形成するための技法の１つを記述することが強調される。また、本発明は、発明のＶt安定化層を使用できる置き換えゲート・プロセスなどのＦＥＴを形成するためのその他の技法も企図している。ＦＥＴを形成するための他の技法では、上述の窒化金属酸化物がＶt安定化層として使用することができるか、あるいは窒素なし金属酸化物がＶt安定化層として使用され、ゲート誘電体または基板のうちの少なくとも一方がそこに窒素を含む。
【００５２】
上述のプロセスに加えて、改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法であって、第１のデバイス領域と第２のデバイス領域とを有する半導体基板を設けるステップと、前記第１のデバイス領域と前記第２のデバイス領域とを含む前記半導体基板の上に誘電体スタックを形成するステップであって、前記誘電体スタックが高ｋ誘電体の上に絶縁中間層を含むステップと、前記第２のデバイス領域から前記絶縁中間層を除去せずに、前記第１のデバイス領域から前記絶縁中間層を除去するステップと、前記第２のデバイス領域内の前記絶縁中間層および前記第１のデバイス領域内の前記高ｋ誘電体の上にゲート導体を形成するステップと、前記ゲート導体、前記絶縁中間層、および前記高ｋ誘電体にエッチングを施して、前記第２のデバイス領域内に少なくとも１つのゲート・スタックを設け、前記第１のデバイス領域内に少なくとも１つのゲート・スタックを設けるステップとを含む方法を使用すると、ｎＦＥＴおよびｐＦＥＴデバイス領域を有する構造であって、Ｖt安定化層２２がｎＦＥＴデバイス領域内に導入されずにｐＦＥＴデバイス領域内のみに導入される構造を提供することができる。
【００５３】
このような半導体構造を形成するための方法は、第１のデバイス領域と第２のデバイス領域とを有する半導体基板を設けるステップと、第１のデバイス領域と第２のデバイス領域とを含む半導体基板の上に誘電体スタックを形成するステップであって、誘電体スタックがゲート誘電体の上にＶt安定化層を含むステップと、第２のデバイス領域にブロック・マスクを施し、第２のデバイス領域からＶt安定化層を除去せずに、第１のデバイス領域からＶt安定化層を除去するステップと、第２のデバイス領域内のＶt安定化層および第１のデバイス領域内のゲート誘電体の上にゲート導体を形成するステップと、ゲート導体、Ｖt安定化層、およびゲート誘電体にエッチングを施して、第２のデバイス領域内に少なくとも１つのゲート・スタックを設け、第１のデバイス領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。第１のデバイス領域はｎＦＥＴデバイスが形成される領域であり、第２のデバイス領域はｐＦＥＴデバイスが形成される領域である。
【００５４】
結果の構造は図６に図示されている。この構造１００は、分離領域１０４によって分離された第１のデバイス領域１０１と第２のデバイス領域１０２とを有する半導体基板１２を含む。第１のデバイス領域１０１は、第１のゲート誘電体２０と第１のゲート電極２４とを含む少なくとも１つの第１のゲート・スタック１８Ａを含む。第２のデバイス領域１０２は、第２のゲート誘電体２０と、ゲート誘電体２０の上のＶt安定化層２２と、Ｖt安定化層２２の上の第２のゲート導体２４とを含む少なくとも１つの第２のゲート・スタック１８Ｂを含む。この実施形態では、Ｖt安定化層は、前記第１のデバイス領域のしきい電圧およびフラットバンド電圧をシフトせずに、第２のデバイス領域のしきい電圧およびフラットバンド電圧を安定化することができる。
【００５５】
その好ましい諸実施形態に関して本発明を詳細に示し説明してきたが、当業者であれば、本発明の精神および範囲を逸脱せずに、形式および詳細について上記その他の変更を行うことができることが分かるであろう。したがって、本発明は、記載され例示された正確な形式および詳細に限定されず、特許請求の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００５６】
【図１】ゲート・バイアスがゼロのとき、すなわち、Ｖg＝０Ｖであるときに典型的なｐＦＥＴ内の従来技術のゲート・スタック全域の近似バンド・アライメントを示す概略図である。ＥcおよびＥvという数量は、それぞれ、シリコン基板内およびポリシリコン・ゲート内の伝導帯域端および価電子帯域端を示している。Ｅfは、ゲート・バイアスがゼロのときのシリコン基板内およびポリシリコン・ゲート内のフェルミ準位位置（点線）を示している。
【図２】様々な処理ステップにより、ゲート誘電体とゲート電極との間に位置する本発明のしきい電圧安定化層を含む発明のＣＭＯＳ構造の図表現（断面図によるもの）である。
【図３】様々な処理ステップにより、ゲート誘電体とゲート電極との間に位置する本発明のしきい電圧安定化層を含む発明のＣＭＯＳ構造の図表現（断面図によるもの）である。
【図４】様々な処理ステップにより、ゲート誘電体とゲート電極との間に位置する本発明のしきい電圧安定化層を含む発明のＣＭＯＳ構造の図表現（断面図によるもの）である。
【図５】様々な処理ステップにより、ゲート誘電体とゲート電極との間に位置する本発明のしきい電圧安定化層を含む発明のＣＭＯＳ構造の図表現（断面図によるもの）である。
【図６】発明のＶt安定化層がｐＦＥＴデバイス領域内にのみ位置し、ｎＦＥＴデバイス領域内には位置していない、ｎＦＥＴおよびｐＦＥＴデバイス領域を有する半導体構造を例示する図表現（断面図によるもの）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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