(57)【要約】  基板（20）上に形成された高耐圧P型MOSデバイス（12）は、第２極性タイプのエピタキシャル層（22）内に形成された第１極性タイプのHVウエル（26）を有し、該基板上において少なくとも部分的にHVウエルの上部に１対のフィールド酸化領域（32、34）を有している。絶縁ゲート（40、42）が該基板上においてフィールド酸化領域の間に形成されている。スタック状のヘテロドーピングされた周縁部（50、52、60、62）がHVウエル内において両ゲートの外側端部に自己アラインメントして形成されている。第１極性タイプのバッファ領域（66）がHVウエル内において両ゲートの内側端部の間に自己アラインメントして形成されている。第２極性タイプのドリフト領域（68）がバッファ領域内において両ゲートの内側端部の間に自己アラインメントして形成されている。該ドリフト領域はドーパント濃度が徐々に変化する領域（104）を有し、これは第２極性タイプのドレイン領域（110）を含んでいる。
2008514007.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧P型MOSデバイスの形成方法であって、
第２極性のエピタキシャル層内に形成された表面を有する第１極性タイプの高耐圧ウエルを有する半導体基板を提供するステップと、
少なくとも部分的に前記高耐圧ウエルの上に配置されるように前記基板上に１対以上のフィールド酸化領域を形成するステップと、
互いに対向する内側端部及び前記フィールド酸化領域の対応する１つに対向する外側端部を有する１対以上の絶縁ゲートを、前記高耐圧ウエル上のフィールド酸化領域の各対の間に形成するステップと、
前記ゲートの所定の外側部分及びそこに隣接する前記高耐圧ウエル表面の所定の部分を露出せしめるべく、前記基板をマスキングするステップと、
前記ゲートの前記外側端部に自己アラインメントしている前記第１極性タイプの第１及び第２タブ領域をその中に形成すべく、前記高耐圧ウエルの前記露出部分に注入するステップと、
前記ゲートの所定の内側部分及び前記ゲート間の前記高耐圧ウエル表面を露出せしめるべく、前記基板をマスキングするステップと、
前記ゲートの前記内側端部に自己アラインされている前記第１及び第２極性タイプを各々有するバッファ領域及びドリフト領域をその中に形成すべく、前記高耐圧ウエルの前記露出部分を注入するステップと、
前記ゲートの所定の外側部分、そこに隣接する前記第１極性タイプの前記第１及び第２タブ領域の所定の部分、及び前記ドリフト領域の所定の部分を露出せしめるべく前記基板をマスキングするステップと、
前記第１極性タイプの前記第１及び第２タブ領域内に、前記ゲートの前記外側端部に自己アラインメントする前記第２極性タイプの第１及び第２タブ領域を形成し、更に前記ドリフト領域内に前記第２極性タイプの第３タブ領域を形成すべく、前記露出部分に注入するステップと、からなることを特徴とする形成方法。
【請求項２】
前記第１極性タイプの第１及び第２タブ領域を形成すべく前記高耐圧ウエルの前記露出部分に注入する前記ステップは、前記第１タブ領域に約5E16乃至約5E18原子数/cm3のドーパント濃度となるように前記第１極性タイプのドーパントを注入するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
バッファ及びドリフト領域を形成すべく前記基板表面の前記露出部分に注入する前記ステップは、前記バッファ領域に約5E15乃至約5E17原子数/cm3のドーパント濃度となるように第１極性ドーパントタイプを注入するステップを含むことを特徴とする請求項１に記載の方法。
【請求項４】
バッファ及びドリフト領域を形成すべく前記基板表面の前記露出部分に注入する前記ステップは、前記ドリフト領域に約1E17乃至約9E18原子数/cm3のドーパント濃度となるように第２極性ドーパントタイプを注入するステップを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記第２極性タイプの第１及び第２タブ領域を形成すべく前記露出部分に注入する前記ステップは、前記第１及び第２タブ領域及び前記ドリフト領域の前記露出部分に約1E17乃至約9E18原子数/cm3のドーパント濃度となるように前記第２極性タイプのドーパントを注入するステップを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記方法は更に、
前記ゲートの前記内部端部及び外側端部に側壁スペーサを形成するステップと、
ソースタップを形成すべく、前記フィールド酸化領域と前記対応するゲートとの間の前記高耐圧ウエルに前記第１極性タイプのドーパントを注入するステップと、
ドレイン領域を形成すべく、前記ゲートと前記ソースタップとの間の前記高耐圧ウエルに前記第２極性タイプのドーパントを注入するステップと、からなることを特徴とする請求項１に記載の方法。
【請求項７】
前記方法は更に前記ドレイン領域、前記ゲートの所定の外側部分、及び前記ソースタップ上にシリサイドを形成するステップを含むことを特徴とする請求項６に記載の方法。
【請求項８】
高耐圧P型MOSデバイスの製造方法であって、
第２極性のエピタキシャル層内に形成された表面を有する第１極性タイプの高耐圧ウエルを有する半導体基板を提供するステップと、
少なくとも部分的に前記高耐圧ウエルの上に配置されるように前記基板上に１対以上のフィールド酸化領域を形成するステップと、
互いに対向する内側端部及び前記フィールド酸化領域の対応する１つに対向する外側端部を有する１対以上の絶縁ゲートを、前記高耐圧ウエル上のフィールド酸化領域の各対の間に形成するステップと、
前記ゲートの所定の内側部分及び前記ゲート間の前記高耐圧ウエル表面を露出せしめるべく、前記基板をマスキングするステップと、
前記ゲートの前記内側端部に自己アラインされている前記第１及び第２極性タイプを各々有するバッファ領域及びドリフト領域をその中に形成すべく、前記高耐圧ウエルの前記露出部分を注入するステップと、
前記ドリフト領域内に、前記第２極性タイプのドレイン領域を含み且つドーパント濃度プロフィールが徐々に変化する領域を形成するステップと、からなり、前記ドーパント濃度プロフィールが徐々に変化する領域は、前記ドレイン領域に近接した比較的高い濃度から前記ゲートに近接した著しく低いドーパント濃度に向けてドーパント濃度が徐々に減少していることを特徴とする方法。
【請求項９】
前記ドリフト領域内にドーパント濃度プロフィールが徐々に変化する領域を形成する前記ステップは、
前記ドリフト領域の所定の部分を露出せしめるべく前記基板をマスクするステップと、
前記第２極性タイプの第３タブ領域をその中に形成すべく、前記ドリフト領域の前記露出部分に注入するステップと、
ドレイン領域を形成すべく、前記第３タブ領域の所定の部分に前記第２極性タイプのドーパントを更に注入するステップと、からなることを特徴とする請求項８に記載の方法。
【請求項１０】
バッファ及びドリフト領域を形成すべく前記高耐圧ウエルの前記露出部分に注入する前記ステップは、約5E15乃至約5E17原子数/cm3のドーパント濃度となるように第１極性ドーパントタイプを注入するステップを含み、よって前記バッファ領域が形成されることを特徴とする請求項９に記載の方法。
【請求項１１】
バッファ及びドリフト領域を形成すべく前記高耐圧ウエルの前記露出部分に注入する前記ステップは、約5E16乃至約5E18原子数/cm3のドーパント濃度となるように第２極性ドーパントタイプを注入するステップを更に含み、よって前記ドリフト領域が形成されることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記ドレイン領域は約1E19乃至約1E21原子数/cm3のドーパント濃度を有していることを特徴とする請求項１０に記載の方法。
【請求項１３】
高耐圧P型MOSデバイスの製造方法であって、
第２極性のエピタキシャル層内に形成された表面を有する第１極性タイプの高耐圧ウエルを有する半導体基板を提供するステップと、
少なくとも部分的に前記高耐圧ウエルの上に配置されるように前記基板上に１対以上のフィールド酸化領域を形成するステップと、
互いに対向する内側端部及び前記フィールド酸化領域の対応する１つに対向する外側端部を有する１対以上の絶縁ゲートを、前記高耐圧ウエル上のフィールド酸化領域の各対の間に形成するステップと、
前記高耐圧ウエル内に前記ゲートの前記外側端部に自己アラインメントしたスタック状のヘテロドーピングされた周縁部を形成するステップと、からなることを特徴とする製造方法。
【請求項１４】
スタック状のヘテロドーピングされた周縁部を形成する前記ステップは、
前記ゲートの所定の外側部分及びそこに隣接する前記高耐圧ウエル表面の所定の部分を露出せしめるべく、前記基板をマスキングするステップと、
前記ゲートの前記外側端部に自己アラインメントしている前記第１極性タイプの第１及び第２タブ領域をその中に形成すべく、前記高耐圧ウエルの前記露出部分に注入するステップと、
前記ゲートの所定の外側部分、そこに隣接する前記第１極性タイプの前記第１及び第２タブ領域の所定の部分、及び前記ドリフト領域の所定の部分を露出せしめるべく前記基板をマスキングするステップと、
前記第１極性タイプの前記第１及び第２タブ領域内に、前記ゲートの前記外側端部に自己アラインメントする前記第２極性タイプの第１及び第２タブ領域を形成し、更に前記ドリフト領域内に前記第２極性タイプの第３タブ領域を形成すべく、前記露出部分に注入するステップと、からなることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第１極性タイプの第１及び第２タブ領域を形成すべく前記高耐圧ウエルの前記露出部分に注入する前記ステップは、約5E16乃至約5E18原子数/cm3のドーパント濃度となるように前記第１極性タイプのドーパントを注入するステップを含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記第２極性タイプの第１及び第２タブ領域を形成すべく前記露出部分に注入する前記ステップは、約1E17乃至約9E18原子数/cm3のドーパント濃度となるように第２極性ドーパントタイプを注入するステップを含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
高耐圧P型MOSデバイスの製造方法であって、
第２極性のエピタキシャル層内に形成された表面を有する第１極性タイプの高耐圧ウエルを有する半導体基板を提供するステップと、
少なくとも部分的に前記高耐圧ウエルの上に配置されるように前記基板上に１対以上のフィールド酸化領域を形成するステップと、
互いに対向する内側端部及び前記フィールド酸化領域の対応する１つに対向する外側端部を有する１対以上の絶縁ゲートを、前記高耐圧ウエル上のフィールド酸化領域の各対の間に形成するステップと、
ソースタップ領域を形成すべく、前記フィールド酸化領域と前記ゲートとの間の前記高耐圧ウエルに前記第１極性タイプのドーパントを注入するステップと、
ドレイン領域を形成すべく、前記ゲート間の前記高耐圧ウエルの所定の部分に前記第２極性タイプのドーパントを注入するステップと、
前記ゲートに近接した前記高耐圧ウエル内に促進されたRESURF領域を形成するステップと、からなることを特徴とする製造方法。
【請求項１８】
促進されたRESURF領域を形成する前記ステップは、
前記ゲートの所定の内側部分及び前記ゲート間の前記高耐圧ウエル表面を露出せしめるべく、前記基板をマスキングするステップと、
前記ゲートの前記内側端部に自己アラインされている前記第１及び第２極性タイプを各々有するバッファ領域及びドリフト領域をその中に形成すべく、前記高耐圧ウエルの前記露出部分を注入するステップと、からなることを特徴とする請求項１７に記載の方法。
【請求項１９】
バッファ及びドリフト領域を形成すべく前記高耐圧ウエルの前記露出部分に注入する前記ステップは、約5E15乃至約5E17原子数/cm3のドーパント濃度となるように第１極性ドーパントタイプを注入するステップを含み、よって前記バッファ領域が形成されることを特徴とする請求項１８に記載の方法。
【請求項２０】
バッファ及びドリフト領域を形成すべく前記高耐圧ウエルの前記露出部分に注入する前記ステップは、約5E16乃至約5E18原子数/cm3のドーパント濃度となるように第２極性ドーパントタイプを注入するステップを更に含み、よって前記ドリフト領域が形成されることを特徴とする請求項１９に記載の方法。
【請求項２１】
高耐圧P型MOSデバイスの製造方法であって、
第２極性のエピタキシャル層内に形成された表面を有する第１極性タイプの高耐圧ウエルを有する半導体基板を提供するステップと、
少なくとも部分的に前記高耐圧ウエルの上に配置されるように前記基板上に１対以上のフィールド酸化領域を形成するステップと、
互いに対向する内側端部及び前記フィールド酸化領域の対応する１つに対向する外側端部を有する１対以上の絶縁ゲートを、前記高耐圧ウエル上のフィールド酸化領域の各対の間に形成するステップと、
ソースタップ領域を形成すべく、前記フィールド酸化領域と前記ゲートとの間の前記高耐圧ウエルに前記第１極性タイプのドーパントを注入するステップと、
ゲートの各対の間に前記第２極性タイプのドレイン領域を含む前記第２極性タイプのドリフト領域を形成するステップと、
前記ドリフト領域内に、ドーパント濃度プロフィールが徐々に変化する領域を形成するステップと、
前記高耐圧ウエル内に前記ゲートの前記外側端部に自己アラインメントしたスタック状にヘテロドーピングされた周縁部を形成するステップと、
前記ゲートに近接した前記高耐圧ウエル内に促進されたRESURF領域を形成するステップと、からなり、
前記ドーパント濃度プロフィールが徐々に変化する領域は、前記ドレイン領域に近接した比較的高い濃度から前記ゲートに近接した著しく低いドーパント濃度に向けてドーパント濃度が徐々に減少していることを特徴とする製造方法。
【請求項２２】
前記ドリフト領域内に前記ドーパント濃度プロフィールが徐々に変化する領域を形成する前記ステップは
前記ドリフト領域の所定の部分を露出せしめるべく前記基板をマスクするステップと、
前記第２極性タイプの第３タブ領域をその中に形成すべく、前記ドリフト領域の前記露出部分に注入するステップと、
ドレイン領域を形成すべく、前記第３タブ領域の所定の部分に前記第２極性タイプのドーパントを更に注入するステップと、からなることを特徴とする請求項２１に記載の方法。
【請求項２３】
前記ドリフト領域内の前記第３タブ領域は約1E17乃至約9E18原子数/cm3のドーパント濃度にドーピングされていることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記ドレイン領域は約1E19乃至約1E21原子数/cm3のドーパント濃度にドーピングされていることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記スタック状のヘテロドーピングされた周縁部を形成するステップは、
前記ゲートの所定の外側部分及びそこに隣接する前記高耐圧ウエル表面の所定の部分を露出せしめるべく、前記基板をマスキングするステップと、
前記ゲートの前記外側端部に自己アラインメントしている前記第１極性タイプの第１及び第２タブ領域をその中に形成すべく、前記高耐圧ウエルの前記露出部分に注入するステップと、
前記ゲートの所定の外側部分、そこに隣接する前記第１極性タイプの前記第１及び第２タブ領域の所定の部分、及び前記ドリフト領域の所定の部分を露出せしめるべく前記基板をマスキングするステップと、
前記第１極性タイプの前記第１及び第２タブ領域内に、前記ゲートの前記外側端部に自己アラインメントする前記第２極性タイプの第１及び第２タブ領域を形成し、更に前記ドリフト領域内に前記第２極性タイプの第３タブ領域を形成すべく、前記露出部分に注入するステップと、からなることを特徴とする請求項２１に記載の方法。
【請求項２６】
前記第１極性タイプの前記第１及び第２タブ領域は約5E16乃至約5E18原子数/cm3のドーパント濃度を有することを特徴とする請求項２５に記載の方法。
【請求項２７】
前記第２極性タイプの前記第１、第２及び第３タブ領域は約1E17乃至約9E18原子数/cm3のドーパント濃度を有することを特徴とする請求項２５に記載の方法。
【請求項２８】
促進されたRESURF領域を形成する前記ステップは、
前記ゲートの所定の内側部分及び前記ゲート間の前記高耐圧ウエル表面を露出せしめるべく、前記基板をマスキングするステップと、
前記ゲートの前記内側端部に自己アラインされている前記第１及び第２極性タイプを各々有するバッファ領域及びドリフト領域をその中に形成すべく、前記高耐圧ウエルの前記露出部分を注入するステップと、からなることを特徴とする請求項２１に記載の方法。
【請求項２９】
バッファ及びドリフト領域を形成すべく前記基板表面の前記露出部分に注入する前記ステップは、前記バッファ領域を形成すべく約5E15乃至約5E17原子数/cm3のドーパント濃度となるように第１極性ドーパントタイプを注入するステップを含み、前記ドリフト領域を形成すべく約5E16乃至約5E18原子数/cm3のドーパント濃度となるように第２極性ドーパントタイプを注入するステップを含むことを特徴とする請求項２８に記載の方法。
【請求項３０】
高耐圧P型MOSデバイスであって、
前記第１極性タイプと反対の第２極性タイプのエピタキシャル層内に形成された第１極性タイプの高耐圧ウエルを有する基板と、
前記基板の表面上で少なくとも部分的に前記高耐圧ウエルの上に配置された少なくとも１対のフィールド酸化領域と、
互いに対向する内側端部と前記フィールド酸化領域の対応する１つに対向する外側端部とを有し、フィールド酸化領域の各対の間における前記基板上の少なくとも１対の絶縁ゲートと、
前記高耐圧ウエルに前記ゲートの前記外側端部に自己アラインメントして配置されているスタック状のヘテロドーピングされた周縁部と、
前記高耐圧ウエル内において前記ゲートの前記内側端部の間に自己アラインメントして形成されている前記第１極性タイプのバッファ領域と、
前記バッファ領域において前記ゲートの前記内側端部の間に自己アラインメントして形成されている前記第２極性タイプのドリフト領域と、
前記ドリフト領域及びバッファ領域内に形成されている前記第２極性タイプのドレイン領域と、
前記フィールド酸化領域に近接して形成されているソースタップ領域と、からなることを特徴とするデバイス。
【請求項３１】
前記スタック状のヘテロドーピングされた周縁部は、前記第１極性タイプの第１及び第２タブ領域と、前記第１極性タイプの前記第１及び第２タブ領域内に形成された前記第２極性タイプの第１及び第２タブ領域と、からなることを特徴とする請求項３０に記載の高耐圧P型MOSデバイス。
【請求項３２】
前記第１極性タイプの前記第１及び第２タブ領域は約5E16乃至約5E18原子数/cm3のドーパント濃度を有していることを特徴とする請求項３１に記載の高耐圧LDMOSデバイス。
【請求項３３】
前記第２極性タイプの前記第１及び第２タブ領域は約1E17乃至約9E18原子数/cm3のドーパント濃度を有していることを特徴とする請求項３２に記載の高耐圧LDMOSデバイス。
【請求項３４】
前記ドリフト領域は徐々に変化するドーパント濃度を有する領域からなり、前記ドーパント濃度は前記ドレインに近接した比較的高いドーパント濃度から前記ゲートに近接した著しく低いドーパント濃度に向けて徐々に減少していることを特徴とする請求項３０に記載の高耐圧P型MOSデバイス。
【請求項３５】
徐々に変化するドーパント濃度を有する前記領域は前記ドリフト領域内に前記第２極性タイプの第３タブ領域を有し、前記第３タブ領域の一部分には前記第２極性タイプのドーパントが注入されており、よって前記ドレイン領域が形成されていることを特徴とする請求項３４に記載の高耐圧P型MOSデバイス。
【請求項３６】
前記第３タブ領域は約1E17乃至約9E18原子数/cm3のドーパント濃度にドーピングされていることを特徴とする請求項３５に記載の高耐圧P型MOSデバイス。
【請求項３７】
前記ドレイン領域は約1E19乃至約1E21原子数/cm3のドーパント濃度にドーピングされていることを特徴とする請求項３５に記載の高耐圧P型MOSデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して集積回路デバイス及びその製造方法に関する。特に、本発明は高耐圧デバイス及び低耐圧回路若しくは低耐圧デバイスが同一基板上に作成されている集積回路に関する。
【背景技術】
【０００２】
高耐圧集積回路（IC）においては、高耐圧トランジスタもしくはパワートランジスタ等の少なくとも１つの高耐圧デバイスが、論理デバイス等の１以上の低耐圧回路と同一のチップすなわち基板上にしばしば組み込まれている。かかるICにおいては、高耐圧トランジスタは横方向二重拡散金属酸化膜半導体（LDMOS）電界効果トランジスタ（FET）、若しくは高耐圧金属酸化膜半導体（HVMOS）電界効果トランジスタ（FET）としてしばしば形成される。同一基板上に高耐圧トランジスタ及び論理デバイスを形成することは、しかしながら、競合する各構造の設計目的間のトレードオフを一般的に含むことになる。
【０００３】
更に、ディープサブミクロンテクノロジにおいては、低耐圧論理デバイスは比較的小さな形状及び浅い接合を形成するプロセスを用いて作成される。反対に、高耐圧デバイスを形成するために使用される一般的な熱拡散は、高い作動電圧に耐えるデバイスに必要な比較的深い拡散領域を形成するために、非常に高温で長い拡散時間に亘って行なわれる。かかるディープ拡散プロセスは小さな形状及び浅い接合の論理デバイスとは両立しない。高耐圧デバイスの製造に使用する高温長時間拡散プロセスは、かかる条件下に晒される任意の論理デバイスの浅い接合を破壊する可能性が極めて高い。低耐圧デバイスの前に高耐圧デバイスを作成することによって低耐圧デバイスを高温拡散プロセスに晒すことが回避されるが、例えばLDMOSのp-ボディ等の高耐圧デバイスの主構造をゲートポリシリコンに自己アライメントさせることができなくなってしまう。従って、かかる方法で形成されたLDMOSデバイスは比較的長いゲートポリ長及び大きなチャネル抵抗値を有し、デバイスサイズが増大してしまう。
【０００４】
論理デバイスと同一基板上に高耐圧デバイスを形成する１つの方法に、表面電界低減化（RESURF）技術がある。
【０００５】
RESURF技術は、それによって作成された高耐圧デバイスが比較的低いオン抵抗を維持しつつ、破壊電圧の増大を達成している点において望ましい。RESURFデバイスはしばしばドリフト領域と称されるドーピング濃度の低い領域を有しており、これはドレイン領域とチャネル領域との間に形成される。電界成形層（field shaping layer）が時々用いられてデバイスの破壊電圧オン抵抗の更なる向上が達せられる。RESURFデバイスにはドーパント濃度が増やされた厚みの薄いエピタキシャル層が組み入れられても良い。高耐圧トランジスタ内の電界密度を再分配することによって、低いオン抵抗が得られる。
【０００６】
しかしながら、RESURF技術を使用するか若しくはRESURFによる特徴部分を含んだ高耐圧P型デバイスの製造は問題を有している。例えば、種々のかかるデバイスの中で、高耐圧PMOSデバイスのオン抵抗は一般的に比較的高く維持されている。RESURFデバイスはまた、不純物偏析に対して極めて敏感であり、かかる不純物偏析は上方の酸化層の形成若しくは成長の際に低濃度にドーピングされたドリフト領域内に生じる。不純物偏析に対する感度はP型高耐圧デバイスのP型ドリフト領域においては特に明確であり、そこにおいては不純物偏析によって垂直の浅い接合が容易に形成され、よって所望の動作特性を有するPチャネルHV-PMOSデバイスの形成が困難になっている。従って、当業者において必要とされているものは、同一基板上に高耐圧P型デバイス、高耐圧N型デバイス及び低耐圧論理デバイスが組み合わされた改善された集積回路の製造方法である。
【０００７】
更に、当業者において必要とされているものは、不純物偏析に対してより低感度の改善された若しくは促進されたRESURF高耐圧P型デバイス、及びその製造方法である。
【０００８】
更に、当業者において必要とされているものは、改善された絶縁破壊性能、及び改善された／より広い安全動作領域（SOA）を有する改善された若しくは促進されたRESURF高耐圧P型デバイス、並びにその製造方法である。更に、当業者において必要とされているものは、低減されたオン抵抗を有する改善された若しくは促進されたRESURF高耐圧P型デバイス及びその製造方法である。
【発明の開示】
【０００９】
本発明はスタック状のヘテロドーピングされた周縁部及びドーパント濃度が徐々に変化する領域を備えた促進されたRESURF高耐圧P型MOSデバイスを提供し、よって改善された破壊電圧、低減されたオン抵抗及び大きな安全動作領域が提供される。
【００１０】
本発明は一形態においては、基板は第２極性タイプのエピタキシャル層内に形成された第１極性タイプのHVウエルを有している。一対のフィールド酸化領域が該基板上で少なくとも部分的にHVウエルの上部に形成されている。絶縁ゲートが基板上で両フィールド酸化領域の間に形成されている。スタック状のヘテロドーピングされた周縁部がHVウエル内において両ゲートの外側端部に自己アラインメントして形成されている。第１極性タイプのバッファ領域がHVウエル内において両ゲートの内側端部の間で自己アラインメントして形成されている。第２極性タイプのドリフト領域がバッファ領域内において両ゲートの内側端部の間に自己アラインメントして形成されている。該ドリフト領域はドーパント濃度が徐々に変化する領域を有しており、これは第２極性タイプのドレイン領域を有している。
【００１１】
本発明のデバイス及びかかるデバイスを製造する方法によって種々の利点が得られる。第１に、n-バッファ及びp-ドリフト領域が１つのマスク層で形成され、ヘテロドーパントによって注入される。第２に、NLDD層及びn-バッファ層が、少なくともある程度、デバイスの閾値電圧及び突き抜け電圧のコントロールに各々使用され、よって、デバイス及びプロセス設計に対する柔軟性が増加する。更に、p-ドリフト層及びn-バッファが共にスタックされて促進されたRESURFが形成され、よって、本発明の高耐圧P型MOSデバイスのオン抵抗が低減し、絶縁破壊性能が改善する。n-バッファ層は更に低オン抵抗のためのp-ドリフト領域のドーピング濃度の増大に役立ち、従って、更にp-ドリフト領域の不純物偏析に対する感度すなわち脆弱性を低減する。更に、ゲートポリシリコンをエッチングしてp-ドリフト領域注入を処理した後は、p-ドリフト領域への不純物偏析の影響は実質的に減少する。なぜならば、高温の酸化物成長行程が行なわれないからである。
【実施例】
【００１２】
本発明の前述した特徴及び利点並びに他の特徴及び利点、更にそれらを達成する方法は、添付図面を参照しながら以下の本発明の一実施例の記載を参照することによって明らかとなり且つ容易に理解されるだろう。
【００１３】
いくらかの図面に亘って対応する参照符号は対応する部分を示している。ここに記載している例示は本発明の好適な実施例の一形態を示しており、いかなる場合であっても、かかる例示が本発明の範囲を限定すると解釈されてはならない。
【００１４】
ここで図面特に図1を参照すると、本発明の集積回路（IC）の一実施例が示されている。一般的に、以下により詳細に説明するように、IC10は、スタックされたヘテロドーピングの周縁部と、N型バッファ層に形成されたステップ状ドレインを含んだP型ドリフト層と、を備えたHV-PMOSデバイス12を有しており、これは促進されたRESURF領域としての役割を担っている。P型ドリフト層のドーパント濃度はドレインからゲートに向けて徐々に減少している。HV-PMOSデバイス12の前述した特徴部分／構造は閾値電圧制御を改善し、絶縁破壊及び突き抜け電圧を増大し、安全動作領域を拡大し、デバイスのオン抵抗を低減する。特に、IC10が例えばp-若しくはp+型シリコン基板等の半導体単結晶基板20上に形成されている。エピタキシャル層22は基板20上に例えば成長若しくは堆積によって形成されている。エピタキシャル層22は上部表面24を有している。HV-nウエル26がエピタキシャル層22内に形成され、HV-PMOSデバイス12がその中に形成され、これについては以下により詳細に説明する。全体として30で特定される例えば低耐圧論理デバイス等の低耐圧の回路構成がエピタキシャル層22内に形成される。フィールド酸化（FOX）領域32及び34がエピタキシャル層22上に公知の方法で形成されて横方向隔離領域として機能し、これは層22に形成されたHV-PMOSデバイス12を低耐圧デバイス30から分離する。
【００１５】
HV-PMOSデバイス12はゲート40及び42を含み、これらは高濃度にドーピングされたパターン化された層から公知の方法によって形成され、よって導電性ポリシリコン44がゲート酸化物の層46の上に積層される。HV-PMOSデバイス12は更に第１N型タブ50（若しくは、代替案として、適切な線量及び注入エネルギによって形成されたN型の低濃度にドーピングされたドレイン（NLDD）領域）を有しており、これはゲート40を形成するポリシリコン層44の一部分の外側端部に自己アラインメントして形成され、ゲート40とFOX領域32（すなわち、ゲート40の外側）との間に配置されている。同様に、第２n型タブすなわちNLDD領域52がゲート42を形成するポリシリコン層44の一部分の外側端部に自己アラインメントして形成され、これはゲート42とFOX領域34（すなわち、ゲート42の外側）との間に配置されている。第１及び第２NLDD領域50及び52の中には、各々、P型の低濃度にドーピングされたドレイン（PLDD）領域すなわちタブ60及び62がゲート40及び42を形成するポリシリコン層44の一部分の対応する外側端部に自己アラインメントして形成されている。HV-PMOSデバイス12のNLDD 領域50及び52及びPLDD領域60及び62は実質的に従来の低耐圧論理デバイスのNLDD及びPLDD領域と同様である。
【００１６】
HV-PMOSデバイス12は更にゲート40及び42の間に自己アラインメントして形成されたn-バッファ領域66、及びn-バッファ領域66内においてゲート40及び42に自己アラインメントして形成されたp-ドリフト領域68を有している。以下により詳細に説明する第３PLDD領域すなわちタブがp-ドリフト領域68内に配置され、これは他のPLDD領域すなわちタブ60及び62と同時に形成される。
【００１７】
酸化物スペーサ70及び72がゲート40及び42の側壁（参照されず）の上方及び／又は上に各々配置されている。P+ソース領域80及び82が各々外部酸化物スペーサ70及び72に自己アラインメントして形成されている。ソースn+タップ90及び92がFOX領域32及び34に各々隣接して形成されており、これらはp+ソース80及び82に各々シリサイド層94及び96によって接続している。
【００１８】
第３PLDD領域104がp-ドリフト領域68の例えば中央部分等の所定の位置に形成されている。P+ドレイン領域110がPLDD領域104の例えば中央部分等の所定の位置に形成され、PLDD領域104を経てp-ドリフト領域68内に延在している。P-ドリフト領域68、p+ドレイン110及びPLDD領域104は連結してドーパント濃度が徐々に減少する領域（参照されず）、すなわち、P型ドーパント濃度がp+ドレイン134からPLDD領域104に向けて減少し、更にp-ドリフト領域68に向けて減少する領域を形成している。
【００１９】
デバイス10の更なる特徴部分が図2乃至7を参照しながら以下に記載されており、これらの図はIC10の製造に使用される選択されたプロセスを示している。図2に示されるように、FOX領域32及び34が表面24上に形成される。図3に示されるように、ゲート40及び42がゲート酸化層46上であってFOX領域32及び34の間若しくは内側に形成される。ゲート酸化層46はエピタキシャル層22の露出表面24を酸化することによって積層すなわち形成される。導電性ポリシリコンの層44（その一部のみが示されている）がゲート酸化層 46上に堆積される。ポリシリコン層44は高濃度にドーピングされた層として堆積されても良いし、後続するプロセスによってドーピングされても良い。ゲートポリシリコン層44がマスキング及びエッチングされてその不要部分が取り除かれ、よって絶縁ゲート構造40及び42が形成される。
【００２０】
図4に示されるように、パターン化されたフォトレジスト層120が基板20の上に積層されている。図示しないマスクがフォトレジスト層120の不要部分の除去を可能にし、よって好適なウエット若しくはドライエッチプロセスによってフォトレジスト層120内に開口部124及び126を形成する。フォトレジスト層120内の開口部124及び126は、ゲート40及び42を形成するポリシリコン材44の上部表面の外側端部及び外側部分、並びにゲート40及び42の外側において隣接したHV-nウエル26の表面の所定の部分の上方に配置されてそれらを露出する。NLDDタブすなわち領域50及び52がその後基板20をイオン注入装置内に設置することによって形成され、ここにおいてはN型ドーパント128がHV-nウエル26の露出部分に注入される。例えばリンなどのN型ドーパントが注入されてNLDDタブすなわち領域50及び52を形成し、その各々は約5E16乃至約5E18原子数/cm3のドーパント濃度を有し、約0.06乃至約0.7ミクロン（μｍ）の深さを有している。NLDDタブすなわち領域50及び52は各々ゲート40及び42の対応する１つのポリシリコン材44の外側端部に自己アラインされている。
【００２１】
ゲート40及び42の下方で各々拡散するNLDDタブ50及び52の一部は、デバイス12の閾値及び突き抜け電圧を部分的にコントロールする。デバイス12のチャネル長さはゲート40及び42の長さLによって決定される。HV-PMOSデバイス12のチャネル長さは拡大縮小自在であり、短いチャネル長さ従って低チャネル抵抗を提供するサブミクロン若しくはディープサブミクロンの長さに縮小することが可能である。HV-nウエル26は低ドーパント濃度を有し、これは一般的には約1e16原子数/cm3であり、NLDDタブ50及び52並びにn-バッファ66の存在なしではデバイス10は高いドレイン対ソース電圧を支持することが出来ない。更に、NLDDタブ50、52及びn-バッファ66がない場合はデバイス12は高いリーケイジを有するであろう。HV-PMOSデバイス12の閾値及び突き抜け電圧は第１及び第２NLDD領域50及び52並びにn-バッファ領域66を形成する注入によってコントロールされる。これは本発明のプロセス及びデバイスに実質的な柔軟性を付与する。エピタキシャル層22の結晶格子構造へのいかなる損傷も１以上の迅速な熱アニーリング操作によって回復され、これは十分に短時間であるため、注入領域からのイオンの著しい拡散が回避される。フォトレジストマスク120が取り除かれて第２フォトレジストマスク130が、図5に示されるように、基板20の上に形成される。前述したマスク120のパターン化に関する方法と実質的に同様の方法によってマスク130がパターン化されて開口部134が形成され、これはゲート40及び42のポリシリコン材44の内側端部及び上部表面の内側部分並びにその間に配置されたHV-nウエル26の表面を露出する。基板20が再びイオン注入装置内に挿入されてヘテロドーピング操作が実行され、よってHV-nウエル26内にバッファ66領域及びドリフト68領域が形成され、それらは各々ゲート40及び42の内側端部に自己アラインされている。より詳細に説明すると、例えばリンなどのN型ドーパントイオン138が注入されて、約5E15乃至5E17原子数/cm3のN型ドーパント濃度を有し、約0.2乃至約0.8ミクロンの深さを有するN型バッファ領域66が形成される。例えばホウ素イオン等のP型ドーパントイオン148が注入されて約5E16乃至5E18原子数/cm3のp-型ドーパント濃度を有し、約0.1乃至約0.4ミクロンの深さを有するP型ドリフト領域68が形成される。
【００２２】
ここで図6を参照すると、マスク130は公知の技法によって除去されて第３フォトレジストマスク150が基板20の上部に形成される。前述したマスク120及び130のパターン化に関する方法と実質的に同様の方法によってマスク150がパターン化され、その中に開口部154が形成される。開口部154はゲート40及び42のポリシリコン材44の外側端部及び上部表面の外側部分並びに既に形成済みのNLDD領域50及び52少なくとも一部分を露出する。更に、開口部154の１つ（すなわち、中央開口部）はHV-nウエル26の一部の表面を露出し、この中には既に形成済みのP-型ドリフト領域68が配置されている。基板20が再度イオン注入装置に挿入されてイオン注入プロセスが行なわれ、ここにおいて例えばフッ素化ホウ素（BF2）等のP型イオン158が注入されて、第１、第２、及び第３PLDD領域60、62及び104が形成され、これらは各々約1E17乃至9E18原子数/cm3のP型ドーパント濃度を有して約0.03乃至約0.3ミクロンの深さを有している。PLDD領域60及び62の内側は各々ゲート40及び42の外側端部に自己アラインされている。
【００２３】
前述したように、NLDDタブすなわち領域50及び52の内側端部は各々ゲート40及び42の対応する１つのポリシリコン材44の外側端部に自己アラインされていることに留意すべきである。同様に、PLDD領域60及び62の内側は各々ゲート40及び42の対応する１つのポリシリコン材44の外側端部に自己アラインされている。従って、NLDDタブすなわち領域50及びPLDDタブすなわち領域60は全体的に160で示される（図1）スタックされたヘテロドーピングの周縁部を形成する。同様に、NLDDタブすなわち領域52及びPLDDタブすなわち領域62は全体的に162で示される（図1）スタックされたヘテロドーピングの周縁部を形成する。
【００２４】
図7に示されるように、側壁酸化物スペーサ70及び72がゲート40及び42の側部に各々形成される。図7に示す更なる特徴部分が低耐圧論理デバイスの製造に使用される従来の製造工程を用いて形成される。より詳細には、ソースn+タップ領域90及び92、p+ソース領域80及び82、並びにドレイン領域110が従来のマスキング及び注入工程を用いて作成される。p+ソース及びドレイン領域80、82及び110は、各々約1E19乃至1E21原子数/cm3のp+ドーパント濃度を有している。シリサイド層94及び96が当業者に公知の従来の工程を用いて、ゲート40及び42の上部すなわち頂部表面の外側部分の上部、ソースn+タップ領域90及び92の上部表面の上部、及びp+ソース領域80及び82の上部表面の上部に各々形成され、それらの伝導度が増加している。同様に、シリサイド層164がp+ドレイン領域110の上部に形成される。
【００２５】
図示する実施例においては、HV-PMOSデバイス12は２つのゲートストライプ40及び42のみを含んでいる。しかしながら、本発明のHV-PMOSデバイスは、一般に複数のゲートストライプ及びここに開示したFOX領域32、34の間に形成されている対応する構造（すなわち、n+タップ、p+ソース、スタックされたヘテロドーピングの周縁部、ゲートストライプ、促進されたRESURFドリフト領域、及びステップ状ドレイン領域を含んだ繰り返しパターン）を含んでいると理解すべきである。更に、FOX領域32、34は横方向隔離領域として機能し、N型及びP型ガードリング（図示せず）はHV-PMOSデバイスを他の低耐圧デバイスから隔離する。
【００２６】
p-ドリフト領域68を形成するP型イオン148の注入の後は、高温の酸化物成長プロセスが生じることも実行されることもない点に特に留意すべきである。従って、上方の酸化物層の形成若しくは成長の際に従来のRESURFデバイスに生じていた不純物偏析は完全に除去されていないとしても実質的に減少した。
【００２７】
また、周縁部160及び162、n-バッファ領域66、及びp-ドリフト領域68をゲート42及び46に自己アラインメントすることに起因してデバイス12は比較的短いチャネル長さLを有していることに特に留意すべきである。n-バッファ領域66並びにNLDD領域50及び52はp-ドリフト領域68からp+ソース領域80及び82への突き抜けを回避し、よってデバイス12の突き抜け電圧を増加する。HV-PMOSデバイス12の閾値電圧は更にNLDD領域50及び52並びにn-バッファ領域66を形成する注入によってコントロールされる。これは本発明のプロセス及びデバイスの柔軟性を増大せしめる。
【００２８】
前述したように、P-ドリフト領域68、p+ドレイン110及びPLDD領域104は連結してドーパント濃度が徐々に減少する領域（参照されず）、すなわち、P型ドーパント濃度がp+ドレイン134からPLDD領域104に向けて減少し、更にp-ドリフト領域68に向けて減少する領域を形成する。より詳細には、この領域のドーパント濃度は、ドレイン領域134に隣接する約1E19乃至1E21原子数/cm3の濃度から、ゲート領域40及び42に近接した約5E16乃至5E18原子数/cm3の濃度に徐々に減少している。p-ドリフト領域68内のこの徐々にドーピング濃度が変化する／プロフィール領域は均等に分配しており、よってドレイン領域134の領域での電界の均質性を向上する。更に、ドーパント濃度が徐々に変化する領域は、ドレイン領域／部分における絶縁破壊が生じる可能性を低減し、デバイスの安全動作領域を増大する。
【００２９】
RESURFが促進されたデバイスのn-バッファ領域66は更に、オフ状態における空乏領域によって、p-ドリフト領域68のピンチオフを容易に行うことに特に留意すべきである。理想的なデバイスにおいては、オン抵抗は最小であり破壊電圧が高い。しかしながら従来の高耐圧デバイスは、オン抵抗の低下と破壊電圧の増大との間にトレードオフが必要である。一方が改善すると、他方が悪化する。なぜならば、両方が少なくとも部分的にドリフト領域のドーピングによってコントロールされているからである。当業者であればp-ドリフト領域のドーピングを増加することによってオン抵抗が低下することを知っている。しかしながら、p-ドリフト領域におけるドーピングの増加は接合部の空乏領域を減少せしめ、よって空乏領域の幅によって決定される接合なだれ破壊電圧が低減する。換言すれば、空乏領域の幅は接合部のドーピング濃度に逆比例する。p-ドリフト領域が高濃度にドーピングされた場合は、オン抵抗が低下するが空乏領域が小さくなってなだれ破壊電圧が低減する。p-ドリフト領域が低濃度にドーピングされた場合は、空乏領域が広がって破壊電圧が増加するが、低ドーピングに起因してオン抵抗がより高くなる。従来のデバイスのHV-nウエルのドーパント濃度は一般的にp-ドリフトドーピング濃度よりもかなり低いので、p-ドリフト領域の空乏領域は比較的小さい。対照的に、本発明のn-バッファ層66のドーピングはHV-nウエル層26のドーピングよりもより高いレベルに増加されている。このようにして、同様の接合空乏チャージを伴う同様の電圧バイアスにおいては、n-バッファ領域66における空乏領域の伸長は小さくなるが、p-ドリフト領域の下にn-バッファ層が配置されていない従来のデバイスと比べてp-ドリフト領域68においてより大きな空乏領域の伸長が生じる。
【００３０】
p-ドリフト領域68のドーピング及び接合深さとn-バッファ領域66のドーピング及び接合深さとの間を好適にトレードオフさせることによって、p-ドリフト領域68の空乏領域がデバイスの表面に伸長し、表面電界の減少が促進され、ほとんどのp-ドリフト領域68をピンチオフする。空乏領域が著しく増大したので、本発明のHV-PMOSデバイス12は破壊電圧が増加する。換言すれば、従来のデバイスと同等若しくは類似する破壊電圧において、HV-PMOSデバイス12のp-ドリフト領域68のドーピング濃度が増加し、結果的にオン抵抗が減少する。更に、p-ドリフト領域68におけるより高いドーピング濃度に起因してp-ドリフト領域68の不純物偏析に対する感度が更に減少する。
【００３１】
本発明を好適な設計を有するものとして説明したが、本発明は本開示の趣旨と範囲内で更に変更することが可能である。本願は従って任意の変形例、使用例、若しくはここに開示されている全体的な原理を使用した本発明の適合例が包含されることを企図している。更に、本願は本発明に関連する当業者において公知若しくは慣用の範囲内であって且つ添付する特許請求の範囲内において、本開示からのかかる逸脱を包含することが企図されている。
【図面の簡単な説明】
【００３２】
【図１】本発明の集積回路デバイスの一実施例の断面図である。
【図２】図1のデバイスの製造に使用する選択されたプロセスが示されている。
【図３】図1のデバイスの製造に使用する選択されたプロセスが示されている。
【図４】図1のデバイスの製造に使用する選択されたプロセスが示されている。
【図５】図1のデバイスの製造に使用する選択されたプロセスが示されている。
【図６】図1のデバイスの製造に使用する選択されたプロセスが示されている。
【図７】図1のデバイスの製造に使用する選択されたプロセスが示されている。
【図１】
2008514007.tif 000003
【図２】
2008514007.tif 000004
【図３】
2008514007.tif 000005
【図４】
2008514007.tif 000006
【図５】
2008514007.tif 000007
【図６】
2008514007.tif 000008
【図７】
2008514007.tif 000009
【国際調査報告】
2008514007.tif 000010
2008514007.tif 000011