(57)【要約】本発明は、データ端子（Ｉ１／Ｏ１、Ｉ２／Ｏ２）と、第１の導電型の２つのＭＯＳトランジスタ（６０、７０）であって、これらのソース端子が第２の供給電圧端子（１０）に接続されており、ＭＯＳトランジスタ（６０）のドレイン端子がデータ端子（Ｉ１／Ｏ１）に接続されており、ＭＯＳトランジスタ（７０）のドレイン端子がデータ端子（Ｉ２／Ｏ２）に接続されており、これらのＭＯＳトランジスタ（６０、７０）がたすきがけ（cross-coupled）になっているものと、から構成される不揮発性記憶素子に関する。さらに、２つのたすきがけの第２の導電型のフローティングゲートＭＯＳトランジスタ（４０、５０）が供給され、そこではＭＯＳトランジスタ（４０）のドレイン端子がデータ端子（Ｉ１／Ｏ１）に接続され、ＭＯＳトランジスタ（５０）のドレイン端子がデータ端子（Ｉ２／Ｏ２）に接続されている。さらに、第２の導電型の２つのＭＯＳトランジスタ（２０、３０）が供給され、それらのソース端子は第１の供給電圧端子（１２）に接続され、それらのゲート端子は第１のスイッチングライン（switching line）（１４）に接続され、それらのウェル端子（well terminal）は第３の共通制御線（５）に接続され、そこではＭＯＳトランジスタ（２０）のドレイン端子はＭＯＳトランジスタ（５０）のソース端子に接続され、ＭＯＳトランジスタ（３０）のドレイン端子はＭＯＳトランジスタ（５０）のソース端子に接続されている。
2008515122.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のデータ端子（Ｉ１／Ｏ１；Ｉ２／Ｏ２；Ｉ１、Ｉ２）と、
第１の導電型である第１および第２のＭＯＳトランジスタ（６０、７０）であって、
ソース端子が第２の供給電圧端子（１０）に接続されており、
前記第１のＭＯＳトランジスタ（６０）のドレイン端子が前記第１のデータ端子（
Ｉ１／Ｏ１；Ｉ１）に接続されており、前記第２のＭＯＳトランジスタ（７０）の
ドレイン端子が第２のデータ端子（Ｉ２／Ｏ２；Ｉ２）に接続されており、
前記第１および第２のＭＯＳトランジスタ（６０、７０）はそれぞれの他のＭＯＳ
トランジスタ（７０、６０）のドレイン端子に対したすきがけのゲート端子を有す
るものと、
第２の導電型である第３および第４のフローティングゲートＭＯＳトランジスタ（４０、５０）であって、
前記第３のＭＯＳトランジスタ（４０）のドレイン端子は第１のデータ端子（Ｉ１／
Ｏ１；Ｉ１）に接続されており、前記第４のＭＯＳトランジスタのドレイン端子（
５０）は第２のデータ端子（Ｉ２／Ｏ２；Ｉ２）に接続されており、
前記第３および第４のＭＯＳトランジスタ（４０、５０）は制御ゲート（control
-gate）端子（４５、５５）を有し、それらはそれぞれの他のＭＯＳトランジス
タ（５０、４０）のドレイン端子に対してたすきがけとなるものと、
前記第２の導電型である第５および第６のＭＯＳトランジスタ（２０、３０）であって、
ソース端子は第１の供給電圧端子（１２）に接続され、
ゲート端子は第１の共通スイッチングライン（１４）に接続され、
ウェル端子は第３の共通制御線（５）に接続され、
前記第５のＭＯＳトランジスタ（２０）のドレイン端子は前記第３のＭＯＳトラン
ジスタ（５０）の前記ソース端子に接続され、前記第６のＭＯＳトランジスタ（
３０）のドレイン端子は前記第４のＭＯＳトランジスタ（５０）の前記ソース端子
に接続されるものと、
から構成されることを特徴とする不揮発性記憶素子。
【請求項２】
ゲート端子が前記第１の共通スイッチングライン（１４）に接続され、ウェル端子が前記第３の共通制御線（５）に接続されている前記第２の導電型である第７および第８のＭＯＳトランジスタ（８０、９０）を備え、
前記第７のＭＯＳトランジスタ（８０）は前記第１のデータ端子（Ｉ１）と前記第１のＭＯＳトランジスタ（６０）のドレイン端子との間にあるロード端子（load terminals）によって接続され、
前記第８のＭＯＳトランジスタ（９０）は前記第２のデータ端子（Ｉ２）と前記第２のＭＯＳトランジスタ（７０）のドレイン端子との間にあるロード端子によって接続され、
前記第１のＭＯＳトランジスタ（６０）のドレイン端子はデータ出力を形成する第３のデータ端子（Ｏ１）に接続され、
前記第２のＭＯＳトランジスタ（６０）のドレイン端子はデータ出力を形成する第４のデータ端子（Ｏ２）に接続される、
ことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記第３のＭＯＳトランジスタ（４０）は第５のデータ端子（Ｉ３）に接続され、前記第４のＭＯＳトランジスタ（５０）は第６のデータ端子（Ｉ４）に接続されている、
ことを特徴とする請求項１または２に記載の不揮発性記憶素子。
【請求項４】
前記第１の導電型の第９のＭＯＳトランジスタ（１００）を備え、
当該トランジスタのドレイン端子は前記第３のデータ端子（Ｏ１）に接続され、
当該トランジスタのソース端子は前記第４のデータ端子（Ｏ２）に接続され、
当該トランジスタのゲート端子は第２の共通スイッチングライン（９）に接続される、
ことを特徴とする請求項２に記載の不揮発性記憶素子。
【請求項５】
前記第１の導電型の第１０および第１１のＭＯＳトランジスタ（１２０、１１０）によって特徴付けられ、
当該トランジスタのソース端子は前記第１の供給電圧端子（１０）に接続され、
当該トランジスタのゲート端子は第２の共通スイッチングライン（９）に接続され、
前記第１０のＭＯＳトランジスタ（１２０）の前記ドレイン端子は前記第３のデータ端子（Ｏ１）に接続され、前記第１１のＭＯＳトランジスタの前記ドレイン端子は前記第４のデータ端子（Ｏ２）に接続される、
ことを特徴とする請求項２に記載の不揮発性記憶素子。
【請求項６】
請求項２から５のいずれか１項に記載の不揮発性記憶素子と、
前記第３および第４のデータ端子（Ｏ１、Ｏ２）に前記入力側から接続されるロジックゲート（２００）と、
から構成され、
前記第３および第４のデータ端子（Ｏ１、Ｏ２）での出力信号の変化は前記ロジックゲート（２００）によって検知されることができる、
ことを特徴とする装置（arrangement）。
【請求項７】
請求項３に記載の不揮発性記憶素子と、
前記第３および前記第４のデータ端子（Ｏ１、Ｏ２）に前記入力側から接続されるロジックゲート（２００）と、
から構成され、
前記第３および前記第４のデータ端子（Ｏ１、Ｏ２）での出力信号の変化は前記ロジックゲート（２００）によって検知されることができる、
ことを特徴とする装置。
【請求項８】
フリップフロップ（２１０）を備え、
前記第４のデータ端子（Ｏ２）は前記フリップフロップ（２１０）のデータ入力（２１１）に接続され、
前記ロジックゲート（２００）の出力（２０３）は前記フリップフロップ（２１０）のクロック入力（２１２）に接続され、
前記フリップフロップ（２１０）の第１の出力（２１３）は第１のスイッチ（２２０）を経由して前記不揮発性記憶素子の前記第１および前記第５のデータ端子に接続され、
前記フリップフロップ（２１０）の第２の補完的な出力（２１４）は第２のスイッチ（２３０）を経由して前記不揮発性記憶素子の前記第２および第６のデータ端子（Ｉ２、Ｉ４）に接続される、
ことを特徴とする請求項６に記載の装置。
【請求項９】
フリップフロップ（２１０）を備え、
前記第４のデータ端子は前記フリップフロップ（２１０）のデータ入力（２１１）に接続され、
前記ロジックゲート（２００）の出力（２０３）は前記フリップフロップ（２１０）のクロック入力（２１２）に接続され、
前記フリップフロップ（２１０）の第１の出力（２１３）は第１のスイッチ（２２０）を経由して前記不揮発性記憶素子の前記第１および第５のデータ端子に接続され、
前記フリップフロップ（２１０）の第２の補完的な出力（２１４）は第２のスイッチ（２３０）を経由して前記不揮発性記憶素子の前記第２および第６のデータ端子（Ｉ２、Ｉ４）に接続される、
ことを特徴とする請求項７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子に関する。
【背景技術】
【０００２】
本出願に記載されているような記憶素子は、しばしば“ラッチ”として知られる。これらは、小さなデータ量を保存するために用いられる再書込可能で、不揮発性の記憶素子である。一般にデータ量は１ビットから数百ビットまでの範囲を取る。そのデータは、記憶素子への電源供給がスイッチオフされても保持される。より多数のそのような記憶素子は、しばしば、電子集積回路内で用いられる。１つの記憶素子によって占められる表面領域はそれゆえ、可能な限り小さくなくてはならない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
不揮発性メモリが既に知られている。これらの不揮発性の標準のメモリにおいて、複雑なアドレッシングが、複雑な回路要素に対応して用いられる。さらに、不揮発性メモリからデータを読み出すことを可能にするために、センス増幅器が必要になる。不揮発性の標準メモリの利用は、それゆえ、比較的複雑であって、大きな表面領域を占める。
【０００４】
米国特許６，４１１，５４５号は、不揮発性のラッチであって、その中でソース結合（source-coupled）記憶素子および２つの書込入力が、高いボルテージ側で、絶縁された（isolated）したデータ出力を加えて提供されるものを開示している。
【０００５】
米国特許５，６４８，９３０号は、ＲＡＭにおいて典型的に供給されるドレイン結合記憶素子を有する不揮発性ラッチを開示している。当該ラッチはデータ入力とデータ出力とから構成される。これらは電力バスを経由してプログラムされる。
【０００６】
米国特許５，５２３，９７１号は、８個のトランジスタから構成される不揮発性ラッチを開示している。当該不揮発性ラッチは、プログラミング動作中は電力供給と絶縁する（isolate）。
【０００７】
米国特許４，１３２，９０４号は、不揮発性ラッチを開示しており、当該ラッチは、しかし、データが再び読み出されたとき、前に書き込まれたデータと比較して反転するという不利益を有する。
【０００８】
米国特許４，３４８，７４５号は不揮発性ラッチを開示しており、当該ラッチは１２個のトランジスタと１７Ｖのプログラミングボルテージとを要求し、このためこのラッチは比較的複雑になる。
【０００９】
本発明の目的は、シンプルなデザインで小さい領域を占める不揮発性記憶素子を定義することにある。
【課題を解決するための手段】
【００１０】
この目的は、請求項１の不揮発性記憶素子により達成される。
【００１１】
本発明にかかる不揮発記憶素子は、それぞれのトランジスタのフローティングゲートがトランジスタペアの他のトランジスタのドレイン端子と容量結合されている（capacitively coupled）フローティングゲートＭＯＳトランジスタから構成される第１のトランジスタのペアを用いる。フローティングゲートトランジスタのソース端子は同じ導電型の第２のトランジスタペアに接続している。このトランジスタペアのゲート端子は一緒に接続されている。書込モードにおいて、両方のトランジスタが高いインピーダンスを持ち、それから標準の低電圧源からフローティングゲートトランジスタを絶縁させるように、ゲート端子は動かされる。標準の低電圧源から信頼できる絶縁を達成するために、第２のトランジスタペアのウェル（well）端子は、書込中に最大限の電位まで高められる。読み出しモードにおいて、両方のトランジスタはそれらが低いインピーダンスとなるよう動かされる；トランジスタペアのウェル端子はそれから低電圧源に接続される。フローティングゲートトランジスタのドレイン端子は、第３のトランジスタペアのドレイン端子と接続され、そこではこれらのトランジスタが逆の導電型を有する。
【００１２】
第３のトランジスタペアのゲート端子は、他のそれぞれのトランジスタのドレイン端子とたすきがけになっている。本発明にかかる記憶素子は、少数のトランジスタのみを要求し、容易に制御ができる。なぜならば、書込動作において、一方のフローティングゲートに荷電し、もう一方のフローティングゲートは放電するというただ１つの電圧状態が要求されるからである。
【００１３】
本発明の第１の発展例において、フローティングゲートトランジスタのドレイン端子は同じ導電型の第４のトランジスタペアに接続され、それは第１のトランジスタペアと第３のトランジスタペアとの間に接続される。第４のトランジスタペアのトランジスタのゲート端子は、一緒に接続される。データの出力を形成するデータ端子は第３および第４のトランジスタペアの間に供給される。書込モードにおいて、両方のトランジスタが高いインピーダンスを持ち、それゆえデータ出力からフローティングゲートトランジスタが絶縁されるように操作される。さらに、トランジスタペアのウェル端子は、書込モード中、最大限の電位に接続される。読み出しモードにおいて、両方のトランジスタはチャネルが低いインピーダンスを持つように操作される。同時に、トランジスタペアのウェル端子は標準の低電圧源に接続される。第２および第４のトランジスタペアのトランジスタは同じ信号によって操作される。これは、出力および標準の低電圧源が書き込みノードにおける入力に適用された高電圧から絶縁されることを保証する。
【００１４】
本発明の第２の発展形において、同じ導電方の追加のトランジスタが、第３のトランジスタペアのそれぞれのトランジスタに平行に配置される。書き込みモードにおいて、これらのトランジスタは記憶素子の出力が基準電位に短絡されるように操作される。読み出しモードにおいて、両方のトランジスタは、それらが非導電であるように操作される。両方のトランジスタのゲート端子は一緒に結合される。
【００１５】
書き込みモードにおいて、フローティングゲートトランジスタは標準の低電圧源から絶縁され、第２および第４のトランジスタペアの高インピーダンストランジスタによる出力からも絶縁される。データはドレイン端子、ソース端子および第１のフローティングゲートトランジスタの基板（substrate）に中高電圧を適用し、第２のフローティングゲートトランジスタのゲート端子にも適用することによって書き込まれる。第２のフローティングゲートトランジスタにおいて、ドレイン端子、ソース端子および基板はグランド（ground）まで落とされ、第１のフローティングゲートトランジスタにおいてゲート端子がグランドまで落とされる。これらの電圧状態は、電子がドレイン、ソースおよび基板領域から第２のフローティングゲートトランジスタまでトンネルすることを可能にし、一方で第１のフローティングゲートトランジスタにおいてそれらは電子をフローティングゲートからドレイン、ソースおよび基板領域までトンネルすることを可能にする。これらの電流によって、第１のトランジスタのフローティングゲートが正に帯電することになり、第２のトランジスタのフローティングゲートは負に帯電することになる。記憶素子の出力はその間一緒に短絡される。
【００１６】
読み出しモードにおいて、第２および第４のトランジスタペアはゲート端子をグランドに接続することにより導通するようにスイッチを切り替えられる。書き込みモードの間、第５のトランジスタペアは、出力をグランドに短絡するものであるが、このペアは開かれている。もし全ての電圧状態が記載したように存在するならば、記載された構造は、フローティングゲート上の荷電に依存する異なったトリガーポイント（trigger point）を有する２つのたすきがけのインバータを形成する。１つのフローティングゲートトランジスタは他のフローティングゲートトランジスタよりも前に導通を開始し、たすきがけのインバータは１つの出力がＨｉｇｈでもう１つの出力がＬｏｗの状態になる結果となる。
【００１７】
時間ベースの自己監視設備を有する配置が、記憶素子のデータ出力に接続されているさらなるＯＲゲートを用いることにより本発明の第２の発展形にしたがった記憶素子によって実装されることができる。書き込みモードにおいて、ＯＲゲートの出力が常に接地電位にあるように、上述したように出力はグランドに落とされる。読み出しモードにおいて、第１および第２のフローティングゲートトランジスタのフローティングゲート上の荷電にしたがって、１つの出力は操作電位（operating voltage potential）（Ｈｉｇｈ）にあり、他の出力は接地電位（Ｌｏｗ）にある。記憶素子の出力における変化は、ＯＲゲートの出力が接地電位（Ｌｏｗ）から操作電位（Ｈｉｇｈ）へ変化することを引き起こす。
【００１８】
不揮発性記憶素子の自動パワーセービングモード（power-saving mode）は、ＯＲゲートの出力信号および２〜３の追加の論理素子によって実装することができる。パワーセービングモードは、標準の読み出しモードと比較して、不揮発性記憶素子の向上したデータ保持能力という利点を有する。自動パワーセービングモードは以下に模範的な実施例を参照することでより詳細に記載される。
【００１９】
本発明にかかる記憶素子は書き込みモードにおいて漏れ電流のみを消費する不揮発性記憶素子を形成し、パワーセービングモードおよび読み出しモードにおいて、一度記憶素子から出力されるとプログラムされた状態を消費する。
【００２０】
本発明にかかる記憶素子はそのさまざまな実施例において多くの利点を有する。第１の利点は記憶素子のスイッチをオンに入れた後、フローティングゲートトランジスタの荷電に対応する論理信号がその出力において存在するということである。第２の利点は、書き込みモードの間、メモリセルが完全に標準の低電圧源およびデータ出力から絶縁されるということである。第３の利点は、メモリセルが時間ベースの自己監視設備をもちいることで読み出すことができることである。これは記憶素子がそれ自身で、論理決定がなされたときを認識できるということである。本発明のさらなる利点は不揮発性記憶素子の出力電位が常に読み出しおよび書き込みモードにおける低電圧源の範囲内にあるということである。読み出しモードにおいて、電圧降下Ｖｔｈがない。書き込みモードにおいて、標準の論理素子が記憶素子の出力の出力において用いられるように、プログラミングに用いられる高電圧が不揮発性記憶素子のデータ出力に現れない。
【００２１】
本発明のさらに利益のある実施例がサブクレーム内に与えられる。本発明はさらに詳細に以下の模範的な実施例を参照して記載される。
【００２２】
本発明は模範的な実施例を参照して以下に記載されるが、その模範的な実施例は決して制限をかけるものではない。本発明のさらなる実施例がありえ、また、それらは可能であり、また、クレームによってカバーされる。
【発明を実施するための最良の形態】
【００２３】
図１および図２は本発明にかかる記憶素子の２つの回路図を示す。回路はｐ−チャネルトランジスタ４０および５０を有するトランジスタペアから構成され、それぞれのトランジスタはフローティングゲート４４および５４を有する。トランジスタ４０および５０は制御ゲート（control gate）４５および５５を有し、それらはフローティングゲート４４および５４と容量的に結合している。第１のフローティングゲートトランジスタ４０の制御ゲート４５は他のフローティングゲートトランジスタ５０のドレイン端子に接続され、一方で、トランジスタ５０の制御ゲート端子５５はトランジスタ４０のドレイン端子に接続されており、結果としてたすきがけの配置となる。フローティングゲートトランジスタ４０および５０のソース端子はそれぞれ自身のｎ型基板に接続される。
【００２４】
第３および第４のトランジスタ２０および３０は、第２のトランジスタペアを形成し、そのドレイン端子はトランジスタ４０および５０のソース端子と接続されている。第２のトランジスタペアのソース端子は供給電圧端子１２と接続され、供給電圧ＶＣＣはこの方法でそれらに供給される。ゲート端子は一緒に接続され、また第１の制御信号線１４に接続され、そこでは第１の制御信号ＷＥがそれらに適用される。外部制御ユニット（図示せず）は制御信号ＷＥを生成するために供給される。
【００２５】
ウェル端子は一緒に結合され、第３の制御信号線５に接続される。書き込みモードにおいて、フローティングゲートトランジスタをプログラムするためにも用いられる中高電圧は、この端子に適用される。読み出しモードにおいて、ウェル端子は標準の低電圧供給源ＶＣＣに接続される。外部制御ユニット（図示せず）は制御信号ＶＷＥＬＬを生成するために用いられる。
【００２６】
トランジスタ４０および５０のドレイン端子は、第５のトランジスタ６０および第６のトランジスタ７０から構成される第３のトランジスタペアのドレイン端子に接続される。第１および第５のトランジスタ４０および６０のドレイン端子、および第６のトランジスタのゲート端子７０は、第１のデータ端子Ｉ１／Ｏ１に接続され、それはデータ入力とデータ出力との両方を形成する。それに対応して、第２および第６のトランジスタ５０および７０のドレイン端子、および第５のトランジスタ６０のゲート端子は、第２のデータ端子Ｉ２／Ｏ２に接続され、それは同様にデータ入力とデータ出力との両方を形成する。第３のトランジスタペアは基準電位（reference-potential）の端子１０に接続される。
【００２７】
図１および図２の模範的な実施例において、書き込みモードにおいて、プログラミング電圧は、要求されたプログラミングに依存して、第１のデータ端子Ｉ１／Ｏ１または第２のデータ端子Ｉ２／Ｏ２に適用される。読み出しモードにおいて、第１のデータ端子Ｉ１／Ｏ１の出力信号における出力信号はトランジスタ４０および６０のドレイン端子により決定され、一方で第２のデータ端子Ｉ２／Ｏ２における信号はトランジスタ５０および７０のドレイン端子により決定される。
【００２８】
書き込みモードにおいて、その用いられたテクノロジのための標準の操作電圧（operating-voltage）に等しい供給電圧ＶＣＣが、第１の供給電圧端子１２に適用される。第３のトランジスタ２０と第４のトランジスタ３０とが非導通とするために、プログラミング電圧ＶＰＰは第１の制御端子１４において制御信号ＷＥを提供し、第３の制御信号線５において制御信号ＶＷＥＬＬを提供する。プログラミング電圧は１０Ｖから１４Ｖに等しく、フローティングゲートおよび制御ゲートの間の結合係数（coupling factor）に依存し、また、トンネル酸化層（tunnel oxide layer）の厚さに依存する。プログラミング電圧ＶＰＰは、記憶素子にデータ信号をセーブするために第１のデータ端子Ｉ１／Ｏ１に適用されなければならない。この場合、ｎ−チャネルトランジスタ７０は導通を開始し、フローティングゲートトランジスタ５０は導通を停止し、第２のデータ端子Ｉ２／Ｏ２はグランドに落とされる。端子Ｉ２／Ｏ２が接地電位にあることで、第１のフローティングゲートトランジスタ４０は導通を開始し、一方でｎ−チャネルトランジスタ６０は非導通である。この状況では記憶素子の配置を通して直流は流れない。電圧が外部的に第２のデータ端子Ｉ２／Ｏ２を経由して適用されることができても、フローティングゲートトランジスタの制御ゲート４５はグランドに落とされる。第２のフローティングゲートトランジスタ５０の制御ゲート５５はその間、プログラミング電圧ＶＰＰに維持される。電位の差は、フローティングゲートが正に荷電されるようにするため、電子がフローティングゲート４４からトランジスタ４０のチャネルにトンネルすることを引き起こす。
【００２９】
同時に、プログラミング電圧ＶＰＰは、第２のフローティングゲートトランジスタ５０の制御ゲート５５に適用され、ドレイン端子はグランドに落とされる。制御ゲート５５とフローティングゲート５４との間の電位の差は、電子がドレイン領域からフローティングゲート５４へトンネルすることを引き起こし、そこでは、それは負に荷電する。
【００３０】
回路の対称性のために、書込み操作のため唯一の電圧状況は、１つのフローティングゲートを蓄電し、他のフローティングゲートを放電することを要求する。
【００３１】
２つの追加のデータ端子Ｉ３およびＩ４は、データ入力を形成し、それゆえ以下で入力端子として参照されるが、これらの端子は図２の模範的な実施例において供給される。書き込みモードにおいて、データ端子Ｉ３は低インピーダンスパスによりデータ端子Ｉ１／Ｏ１に接続され、一方で、データ端子Ｉ４は低インピーダンスパスによりデータ端子Ｉ２／Ｏ２に接続される。両方の基板はそこで書き込みモードの電位になる。もし、データが記載した方法で記憶素子に書き込まれるならば、トンネル電流（tunnel current）は一方のトランジスタのチャネルから関連するフローティングゲートへと流れ、他方のトランジスタのフローティングゲートからこのトランジスタに属するチャネルへと流れる。
【００３２】
記載された例にしたがって、書き込みアクセスの終わりに、第１のトランジスタ４０のフローティングゲート４４は正に荷電し、第２のトランジスタ５０のフローティングゲート５４は負に荷電する。
【００３３】
読み出しモードにおいて、制御信号ＶＷＥＬＬは供給電圧ＶＣＣにスイッチされ、制御信号ＷＥはグランドに落とされ、トランジスタ２０および３０から構成される第２のトランジスタペアは、第１の供給電圧端子１２に接続されているが、このペアは導通を開始する。正に荷電したフローティングゲートを有するトランジスタは導通せず、一方、負に荷電したフローティングゲートを有するトランジスタは導通する。上記の例において、トランジスタ２０および３０は制御信号ＷＥがグランドに落ちている場合導通し、また、制御信号ＶＷＥＬＬは供給電圧ＶＣＣに接続されている。第２のトランジスタ５０は導通し、第１のトランジスタ４０は導通しない。第５のトランジスタ６０が導通を始めるために、第２のトランジスタ５０を通って流れる電流は、ノード１６を第２のデータ端子Ｉ２／Ｏ２において正に荷電する。トランジスタ５０の制御ゲート５５はそこでグランドに落とされる、なぜならばトランジスタ４０は非導通であるからである。制御ゲート５５が接地電位にあるとき、トランジスタ７０は非導通であり、第１の供給端子１２における十分な電圧ＶＣＣが制御ゲート４５に適用される。
【００３４】
もしフローティングゲートが、データ端子Ｉ１／Ｏ１およびＩ２／Ｏ２への入力信号を取り替えることでフローティングゲートが反対にチャージされたならば、それから、読み出しモードにおいて、データ端子Ｉ１／Ｏ１およびＩ２／Ｏ２の出力信号もまた逆になるように、逆の信号状態が得られる。
【００３５】
図３および図４は本発明の回路配置の発展例を示す。図１および図２に示された実施例の一方で、図３および図４に示される実施例において、第１および第２のデータ端子Ｉ１／Ｏ１およびＩ２／Ｏ２はそれぞれ、データ入力としての機能およびデータ出力としての機能両方を持ち、追加の絶縁されたデータ端子が供給される。フローティングゲートトランジスタ４０および５０のドレイン端子に接続されたデータ端子、および図１および２においてＩ１／Ｏ１、Ｉ２／Ｏ２と記載されたものは、以下に記載された記憶素子においてデータ入力機能のみを持ち、また、それゆえ、この模範的な実施例において入力端子としてＩ１およびＩ２としても記され、一方で別のデータ端子Ｏ１およびＯ２が出力を形成し、またそれゆえ出力端子としても以下に参照されるものとして提供される。出力Ｏ１およびＯ２はそれによってプログラミング電圧ＶＰＰとは絶縁されることができる。
【００３６】
示された両方の回路配置において、ｐ−チャネルトランジスタ８０および９０から構成される追加の第４のトランジスタペアがこの目的のために供給される。トランジスタ８０および９０は、トランジスタ２０および３０から構成される第２のトランジスタペアと類似の方法で配置され、それによってフローティングゲートトランジスタ４０および５０を、第１の電圧源端子１２の電圧源から絶縁させる。追加のトランジスタ８０および９０のゲート端子は一緒に接続され、また制御信号線１４を経由して供給される制御信号ＷＥによって動作される。２つのトランジスタのウェル端子は一緒に接続され、また、制御信号線を経由して供給される制御信号ＶＷＥＬＬによって似たように動作される。これらの２つのトランジスタのソース端子はたすきがけのフローティングゲートトランジスタ４０および５０のドレイン端子に接続される。トランジスタ８０および９０のドレイン端子はたすきがけのｎ−チャネルトランジスタ６０および７０のドレイン端子に接続される。
【００３７】
書込モードにおいて、制御信号ＷＥおよびＶＷＥＬＬはプログラミング電圧ＶＰＰにあり、トランジスタ２０、３０、８０および９０から構成される第２および第４のトランジスタペアは非導通である。たすきがけのフローティングゲートトランジスタ４０および５０は十分に第１の供給電圧ノード１２における供給電圧ＶＣＣから絶縁される。それらは出力端子Ｏ１およびＯ２からも絶縁される。２つの入力端子Ｉ１およびＩ２における電圧は外部から上述したようにセットされなければならない。出力がプログラミング電圧ＶＰＰから絶縁されていることにより、ｎ−チャネルトランジスタ６０および７０がベースプロセス（base process）で製造されるように、たすきがけのｎ−チャネルトランジスタ６０および７０は標準の低電圧のトランジスタとして実装することができる。出力端子Ｏ１およびＯ２の出力レベルはグランドと供給電圧との間の低電圧範囲内に常にある。記憶素子の出力に接続された論理素子は、それゆえ標準の論理ゲートで実装されることができ、また同様にベースプロセスで製造されることができる。
【００３８】
入力端子Ｉ３およびＩ４が図４に加えられている。書込モードにおいて、入力端子Ｉ３は低インピーダンスパスにより入力端子Ｉ１に接続され、入力端子Ｉ４は低インピーダンスパスにより入力端子Ｉ２に接続される。読み込みモードにおいて、これらの入力は両方とも浮遊電位にある。
【００３９】
図５は本発明の別の発展例による回路配置を示すものであり、それはより感度のよい記憶素子を得るためのプレチャージアプローチを採用する。ｎ−チャネルトランジスタ１００が図４の回路配置に加えられる。このトランジスタのドレイン端子は出力端子Ｏ２に接続され、ソース端子は出力端子Ｏ１に接続される。第２の制御信号ＷＥ＿ＬＶは、これもまた外部の制御ユニットから生成されたものであるが、第２の制御信号線９を経由してゲートに適用される。制御信号ＷＥおよびＷＥ＿ＬＶの波形および出力端子Ｏ１およびＯ２における信号の波形は図６に示されている。
【００４０】
書込モードにおいて、制御信号ＷＥ＿ＬＶは供給電圧ＶＣＣに位置し、トランジスタ１００は導通しており、また出力端子Ｏ１およびＯ２は低インピーダンスパスにより一緒に接続され、両方の出力端子Ｏ１およびＯ２が同じ電位を持つようにしている。データは図４を参照して述べたように不揮発性記憶素子に蓄積される。書込モードから読み込みモードに変えることで、信号ＷＥはグランドに落とされ、制御信号ＶＷＥＬＬは供給電圧ＶＣＣに挙げられ、第２および第４のトランジスタペアのトランジスタ２０、３０、８０および９０は導通している。フローティングゲートトランジスタ４０は正に荷電しており、トランジスタ５０は負に荷電している。フローティングゲートトランジスタ５０はそれによって導通を開始し、出力端子Ｏ１およびＯ２の電位は上昇する。トランジスタ６０および７０から構成されるたすきがけのトランジスタペアは、それから、導通を開始する。第２の制御信号ＷＥ＿ＬＶはわずかの遅延の後にグランドに落とされる。ｎ−チャネルトランジスタ６０のゲートはＶＣＣによって動かされ、出力端子Ｏ１はそれからグランドに落とされる。出力端子Ｏ１が接地電位にあることによって、ｎ−チャネルトランジスタ７０は導通を停止し、第２の出力端子Ｏ２はＶＣＣまで上昇する。
【００４１】
トランジスタ４０および５０のフローティングゲート上の非常に小さい荷電の違いは上述の回路配置により評価することができる。この模範的な実施例に従ってデザインされた記憶装置において、読み込みスピードはそれによって上昇する。
【００４２】
図７は時間ベースの自己監視装置を記憶素子の初期化のために採用した本発明にかかる回路配置の模範的な実施例を示し、それはその出力における信号の変化を非常に単純な手段で検知することができる。記載された不揮発性記憶素子はまた、フローティングゲート上電化における小さい変化に対して、図４の回路配置よりもより敏感である。図５の回路は位置と図７の回路は位置との比較により、２つのｎ−チャネルトランジスタ１１０および１２０が供給されていることが示される。第９のトランジスタ１００はもはや供給されない。トランジスタ１２０のドレイン端子は出力端子Ｏ１に接続されており、ソース端子はグランドに接続されている。トランジスタ１１０のドレイン端子は出力端子Ｏ２に接続されており、ソース端子はグランドに接続されている。第２の制御信号ＷＥ＿ＬＶは制御信号線９を介して２つのトランジスタ１１０および１２０のゲート端子に適用される。
【００４３】
書込モードにおいて、制御信号ＷＥ＿ＬＶは供給電圧ＶＣＣに位置し、トランジスタ１１０および１２０の両方は導通し、出力は接地電位にある。データは記憶素子に図４を参照して記載されたやり方で書き込むことができる。記載された例において、フローティングゲートトランジスタ５０は負に荷電し、トランジスタ４０のフローティングゲートは正に荷電する。
【００４４】
書込パルスの終わりにおいて、信号ＷＥは接地電位に落ち、制御信号ＶＷＥＬＬは供給電圧まであがり、トランジスタ２０、３０、８０および９０から構成される第２および第４のトランジスタペアは導通を開始する。第２の制御信号ＷＥ＿ＬＶがＶＣＣに達したとき、フローティングゲートトランジスタ４０および５０のドレインおよびゲート端子のそれぞれの電位は接地電位になる。トランジスタ５０は導通するが、トランジスタ４０は導通しない。
【００４５】
図８は以前に記載された、単純な回路を記憶素子に追加した回路を示す。この場合、不揮発性記憶素子からの２つの出力信号は単一のＯＲゲート２００に取り込まれる。ＯＲゲート２００の出力信号は、双方の入力信号が“０”のとき“０”になる。
【００４６】
書込パルスの終わりにおいて、一度、第１の制御信号ＷＥが接地電位に落ち、第３の制御信号が供給電圧まで上がると、少しの遅延の後第２の制御信号ＷＥ＿ＬＶもまた接地電位に落ちる。波形は図９に示される。第２の出力端子Ｏ２の電圧はそれによってＶＣＣまで上昇し、一方で第１の出力端子Ｏ１の電圧は接地電位に落ちる。これはＯＲゲートの出力信号を“０”から“１”にスイッチする、なぜならば、一の入力信号が“１”であって、他は“０”であるからである。記載された記憶素子の出力における信号変化はそれによって検知できる。
【００４７】
一度蓄積されたデータが記憶素子に接続された標準のフリップフロップ２１０に転送されると、この事実は不揮発性記憶素子をパワーセービングモードに移行するのに用いることができる。たとえば、ＯＲゲート２００の出力信号はフリップフロップ２１０のトリガとなり、図８に示される不揮発性記憶素子からのデータを導入する。
【００４８】
どのように動くかを説明するために、第１の出力端子Ｏ１が“０”のレベルであって、第２の出力端子が“１”のレベルであることを仮定する。フリップフロップ２１０のＤ−入力２１１は、接続された出力端子Ｏ２に対応して“１”のレベルとなる。記憶素子の２つの出力信号はＯＲゲート２００によりＯＲ演算され、もし記憶素子からの出力信号が変化すると、立ち上がりを有する信号がＯＲゲート２００により生産され、その信号はフリップフロップ２１０のクロック入力２１２に対してクロック信号となる。ＯＲゲート２００のスイッチングの遅延のため、クロック信号はデータ信号が入力２１１に届いた後にクロック入力２１２に届く。フリップフロップ２１０はそれゆえ自信を持ってセットされる。
【００４９】
フリップフロップ２１０の出力２１３における“１”のために、“１”は入力Ｉ１およびＩ３に適用され、一方で、“０”が入力Ｉ２およびＩ４に適用される。記憶素子の状態を保持するために、これは元のプログラミングに対応する。
【００５０】
一度フリップフロップ２１０にデータがセーブされると、不揮発性記憶素子はパワーセービングモードに移行する。このモードにおいて、第１の制御信号ＷＥおよび第３の制御信号ＶＷＥＬＬは供給電圧ＶＣＣにあがり、トランジスタ２０、３０、８０および９０はそえによって非導通となり、フローティングゲートトランジスタ４０および５０は供給電圧ＶＣＣから絶縁される。トランジスタ４０および５０は出力端子Ｏ１およびＯ２からも絶縁される。もし第２の制御信号ＷＥ＿ＬＶがＶＣＣにあがるならば、ｎ−チャネルトランジスタ１１０および１２０の両方が導通を開始し、出力端子Ｏ１およびＯ２は接地電位に落ちる。制御信号ＷＥおよびＷＥ＿ＬＶのレベルはそれゆえ、書込モードにおけるレベルと等しい。
【００５１】
フリップフロップ２１０の出力２１３は入力端子Ｉ１およびＩ３に接続されている。フリップフロップ２１０の相補の出力２１４は入力端子Ｉ２およびＩ４に接続されている。図８に示すスイッチ２２０および２３０がこの目的のために閉じられている。上述したパワーセービングモードにおいて、不揮発性記憶素子は漏れ電流のみを消費する。
【００５２】
パワーセービングモードは、修正されたデータが記憶素子に書かれたとき終わりになる。これをするために、スイッチ２２０および２３０は、書き込み操作のため用いられおよび記憶素子の入力端子Ｉ１、Ｉ２、Ｉ３、Ｉ４に適用される高電圧が、フリップフロップ２１０の出力２１３および２１４に届くのを避けるため最初は開かれている。新たなデータはそれから上述のように書き込まれる。
【００５３】
制御信号ＷＥ、ＶＷＥＬＬ、およびＷＥ＿ＬＶのようなスイッチ２２０および２３０のための駆動信号（drive signal）は、外部の制御ユニットによって供給される。
【００５４】
記憶素子およびフリップフロップ２１０のために記載された端子接続に対する代替として、第３のデータ端子Ｏ１が明示的にフリップフロップ２１０のデータ入力２１１にも接続されてよい。出力２１３および２１４からの接続はそれに応じて取り換える必要があるかもしれない。
【００５５】
データ保持に関するパワーセービングモードの更なる利点を理解するために、標準の読み出しモードとパワーセービングモードとにおける電圧状況を考慮することは重要である。パワーセービングモードにおいて、トランジスタ５０の制御ゲート５５は、ノード１８と接続されているが、当該ゲートは供給電圧ＶＣＣに持ち上げられ、また、チャネル領域はグランドに接続されている。フローティングゲート５４は、当該フローティングゲートが
ゲート−チャネル漏れ電流の結果として長時間の後放電してＶＣＣになっているとしても、その前述した例におけるプログラミングに対応して負の荷電を維持している。トランジスタ４０の制御ゲートは、ノード１６と接続されているが、当該ゲートは接地電位まで落とされ、チャネル領域はＶＣＣに持ち上げられる。トランジスタ４０のフローティングゲート４４は、漏れ電流の結果として長時間の後にフローティングゲートが放電してグランドに落ちているとしても正の荷電を維持している。元々プログラムされたデータはパワーセービングモードにおいて、漏れ電流や熱応力にも関わらず、維持されている。
【００５６】
標準の読み出しモードにおいて、トランジスタ５０の制御ゲート５５は接地電位にあり、チャネル領域はＶＣＣにある。トランジスタ５０のフローティングゲート５４はゲート−チャネルの漏れ電流のために長時間の後正に荷電するであろう。しかしながら、前述の例におけるフローティングゲート５４は元々負にプログラムされている。トランジスタ４０の制御ゲート４５はＶＣＣにあり、チャネル領域は接地電位にある。フローティングゲート４４は、元は正にプログラムされていたのだが、ゲート−チャネルの漏れ電流のために長時間の後負に荷電するであろう。これは元々のプログラムされた状態が、ゲート−チャネルの漏れ電流や熱応力によって逆になるという結論となり、つまり蓄積されたデータは失われるということになる。
【００５７】
それゆえ標準の読み出しモードと異なって、パワーセービングモードにおいて長時間データを保存することにおいて問題はない。
【００５８】
この発明の模範的な実施例および適用は標準のＣＭＯＳｎ型基板プロセスのために記載された。ｐ型基板ＣＭＯＳプロセスにおいてｎ−チャネルフローティングゲートトランジスタとして記憶素子を製造することも動揺に可能である。本発明の全ての実施例はｐ型基板プロセスにおける同様の機能を維持するために容易に適用可能である。
【図面の簡単な説明】
【００５９】
【図１】フローティングゲートトランジスタが正の供給電圧から絶縁されている、本発明にかかる不揮発性記憶素子の回路図である。
【図２】フローティングゲートトランジスタが正の供給電圧から絶縁されている、本発明にかかる不揮発性記憶素子の回路図である。
【図３】フローティングゲートトランジスタがさらにデータ出力から絶縁されている、不揮発性記憶素子の発展例の回路図である。
【図４】フローティングゲートトランジスタがさらにデータ出力から絶縁されている、不揮発性記憶素子の発展例の回路図である。
【図５】プレチャージデバイス（precharge device）を有する不揮発性記憶素子の発展例の回路図である。
【図６】図５の回路のための信号波形を描いた信号図である。
【図７】書き込みモードにおいて出力レベルのモニタ機能を有する不揮発性記憶素子の発展例の回路図である。
【図８】時間ベースの自己モニタ機能を形成するＯＲゲートおよびフリップフロップである図７の記憶素子から構成される配置である。
【図９】図８の回路の信号波形を描いた信号図である。
【符号の説明】
【００６０】
５                                  第３の制御信号線
９                                  第２の制御信号線
１０                                第２の供給電圧端子
１２                                第１の供給電圧端子
１４                                第１の制御信号線
１６、１８                          ノード
２０、３０、４０、５０、６０、７０、
８０、９０、１００、１１０、１２０  トランジスタ
４４、５４                          フローティングゲート
２００                              ロジックゲート
２０１                              ロジックゲートの第１の入力
２０２                              ロジックゲートの第２の入力
２０３                              ロジックゲートの出力
２１０                              フリップフロップ
２１１                              フリップフロップのデータ入力
２１２                              フリップフロップのクロック入力
２１３                              フリップフロップの第１の出力
２１４                              フリップフロップの第２の出力
２２０、２３０                      スイッチ
Ｉ１／Ｏ１、Ｉ２／Ｏ２              データ端子
Ｉ１〜Ｉ４                          データ端子
Ｏ１、Ｏ２                          データ端子
ＷＥ                                第１の制御信号
ＷＥ＿ＬＶ                          第２の制御信号
ＶＷＥＬＬ                          第３の制御信号
【図１】
2008515122.tif 000003
【図２】
2008515122.tif 000004
【図３】
2008515122.tif 000005
【図４】
2008515122.tif 000006
【図５】
2008515122.tif 000007
【図６】
2008515122.tif 000008
【図７】
2008515122.tif 000009
【図８】
2008515122.tif 000010
【図９】
2008515122.tif 000011
【手続補正書】
【提出日】平成19年5月30日(2007.5.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１および第２のデータ端子（Ｉ１／Ｏ１；Ｉ２／Ｏ２；Ｉ１、Ｉ２）と、
第１の導電型である第１および第２のＭＯＳトランジスタ（６０、７０）であって、
ソース端子が第２の供給電圧端子（１０）に接続されており、
前記第１のＭＯＳトランジスタ（６０）のドレイン端子が前記第１のデータ端子（
Ｉ１／Ｏ１；Ｉ１）に接続されており、前記第２のＭＯＳトランジスタ（７０）の
ドレイン端子が第２のデータ端子（Ｉ２／Ｏ２；Ｉ２）に接続されており、
前記第１および第２のＭＯＳトランジスタ（６０、７０）はそれぞれの他のＭＯＳ
トランジスタ（７０、６０）のドレイン端子に対したすきがけのゲート端子を有す
るものと、
第２の導電型である第３および第４のフローティングゲートＭＯＳトランジスタ（４０、５０）であって、
前記第３のＭＯＳトランジスタ（４０）のドレイン端子は第１のデータ端子（Ｉ１／
Ｏ１；Ｉ１）に接続されており、前記第４のＭＯＳトランジスタのドレイン端子（
５０）は第２のデータ端子（Ｉ２／Ｏ２；Ｉ２）に接続されており、
前記第３および第４のＭＯＳトランジスタ（４０、５０）は制御ゲート（control
-gate）端子（４５、５５）を有し、それらはそれぞれの他のＭＯＳトランジス
タ（５０、４０）のドレイン端子に対してたすきがけとなるものと、
前記第２の導電型である第５および第６のＭＯＳトランジスタ（２０、３０）であって、
ソース端子は第１の供給電圧端子（１２）に接続され、
ゲート端子は第１の共通制御信号線（１４）に接続され、
ウェル端子は、書き込みモードにおいてプログラミング電圧を、読み出しモードに
おいて第１の供給電圧を、当該ウェル端子に適用するために第３の共通制御信号
線（５）に接続され、
前記第５のＭＯＳトランジスタ（２０）のドレイン端子は前記第３のＭＯＳトラン
ジスタ（５０）の前記ソース端子に接続され、前記第６のＭＯＳトランジスタ（
３０）のドレイン端子は前記第４のＭＯＳトランジスタ（５０）の前記ソース端子
に接続されるものと、
から構成されることを特徴とする不揮発性記憶素子。
【国際調査報告】
2008515122.tif 000012
2008515122.tif 000013
2008515122.tif 000014
2008515122.tif 000015