(57)【要約】【課題】  フローティングゲート及び制御ゲートのカップリング比が高いメモリセル及びその製造方法を提供する。【解決手段】  データを保持し得る２つのフローティングゲートの間に横方向に配置された２つの制御ゲートを含むメモリセルである。メモリセルは、ウェルが設けられている半導体物質の基板の上に第１ポリシリコンを設けることによって形成されている。制御ゲートは、ダマシンプロセスによって形成されることが好ましく、第１ポリシリコンは２つのフローティングゲートを作成した後に取り除かれ、第２ポリシリコンが当該２つのフローティングゲート間に設けられている。２つの制御ゲートを形成するために、異方性エッチングが後の工程で第２ポリシリコンに実施される。【選択図】図１
2008530771.tif 000002
【特許請求の範囲】
【請求項１】
非揮発性メモリ素子であって、
第１トレンチ分離領域と、
前記第１トレンチ分離領域とは別の第２トレンチ分離領域と、
第１幅を有する制御ゲートと、
第２幅を有する第１フローティングゲートと、
第３幅を有する第２フローティングゲートとを含み、
前記制御ゲートは、前記第１及び第２フローティングゲートの間に配置され、前記制御ゲートの前記第１幅と前記第１及び第２フローティングゲートの前記第２及び第３幅は、前記第１及び第２トレンチ分離領域によって画定されることを特徴とする非揮発性メモリ。
【請求項２】
前記第１トレンチ分離領域及び前記第２トレンチ分離領域は、互いに接続されていることを特徴とする請求項１に記載の非揮発性メモリ。
【請求項３】
マスクを使用して非揮発性メモリの、１つの制御ゲートと２つのフローティングゲートとを含む活性領域の幅を画定する自己整合方法であって、
マスクを使用して第１及び第２フィールド分離領域を形成するステップと、
前記第１及び第２フィールド分離領域の間に非揮発性メモリ素子の活性領域を形成するステップとを含み、
前記活性領域は、前記第１及び第２フィールド分離領域によって画定された幅を有し、
前記活性領域の幅は、更に前記制御ゲート及び前記２つのフローティングゲートのそれぞれの幅を画定することを特徴とする自己整合方法。
【請求項４】
前記第１分離領域と前記第２分離領域とを接続するステップを更に含むことを特徴とする請求項３に記載の自己整合方法。
【請求項５】
ポリシリコン層と、前記ポリシリコン層の上に設けられた複数の犠牲材料のブロックと、前記半導体構造を覆う酸化物材料の層とを含む半導体構造内のフローティングゲートのチャンネル長さを画定するための自己整合方法であって、
長さを有するゲートマスクを形成するために前記酸化物材料をエッチング加工するステップと、
前記ゲートマスクの下に前記フローティングゲートを形成するために前記犠牲材料及び前記ポリシリコン層をエッチング加工するステップとを含み、
前記フローティングゲートは前記ゲートマスクの長さによって画定されたチャンネル長さを有することを特徴とする自己整合方法。
【請求項６】
上表面を有する半導体層上に電気的に書換え可能なメモリを製造するための自己整合方法であって、
前記半導体層の前記上表面に絶縁層を成長させるステップと、
前記絶縁層の上に上表面を有する第１導電層を堆積させるステップと、
半導体層内を下向きに延びる複数のトレンチ分離領域を第１方向に沿って形成するステップと、
前記第１導電層の前記上表面の上に上表面を有する犠牲材料層を堆積させるステップと、
第２方向に沿って複数の分離チャンネルを形成するために、前記犠牲材料層をエッチング加工し、２つの隣接する分離チャンネルが２つの側面と、上表面と、底面とを有する犠牲材料のブロックを画定するステップと、
前記犠牲材料のブロックの２つの側面に沿って、各側面に対して１つずつの合計２つのゲートマスクを形成するステップと、
前記複数の分離チャンネルを前記絶縁層まで拡張するために、第１導電層をエッチング加工し、２つの隣接する分離チャンネルが前記犠牲材料のブロックの下に配置されている前記第１導電層のブロックを画定するステップと、
制御チャンネルを形成するために前記犠牲材料の前記ブロックをエッチング加工するステップと、
前記２つのゲートマスクの下に、第１横ブロックと、第２横ブロックとを含む前記第１導電層の２つの横方向に並んだブロックを形成するために、前記第１導電層の前記ブロックをエッチング加工するステップと、
前記制御チャンネルを第２導電層で満たすステップとを含むことを特徴とする自己整合方法。
【請求項７】
前記分離チャンネルを前記半導体層に拡張するステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記第２導電層の第１ブロック及び第２ブロックを形成するために、前記第２導電層を異方性エッチング加工するステップを更に含み、前記第２導電層の前記第１ブロックは前記第１導電層の前記第１ブロックと相対し、前記第２導電層の前記第２ブロックは前記第１導電層の前記第２ブロックと相対していることを特徴とする請求項６に記載の方法。
【請求項９】
拡散領域を前記半導体層の上であって、かつ前記第２導電層の２つのブロック間に形成するステップを更に含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記メモリ素子の全体を覆うために酸化物層を堆積させるステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項１１】
前記第２導電層は、２つの隣接する分離チャンネルによって画定された幅を有することを特徴とする請求項６に記載の方法。
【請求項１２】
前記絶縁層は、トンネル酸化膜であることを特徴とする請求項６に記載の方法。
【請求項１３】
前記第１導電層は第１ポリシリコンであり、前記第２導電層は第２ポリシリコンであることを特徴とする請求項６に記載の方法。
【請求項１４】
前記犠牲材料は窒化ケイ素であることを特徴とする請求項６に記載の方法。
【請求項１５】
複数のトレンチ分離領域を第１方向に沿って形成する前記ステップは、前記導電層の上表面から第２半導体層の内部へと延びたトレンチチャンネルをエッチング加工し、トレンチチャンネルを酸化物で満たすステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項１６】
前記トレンチチャンネルを満たす前記ステップは、高密度プラズマによる酸化物の堆積によって行われることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記トレンチチャンネルを満たす前記ステップは、化学蒸着によって行われることを特徴とする請求項１５に記載の方法。
【請求項１８】
前記トレンチチャンネルを満たす前記ステップは、シリコンガラスの堆積によって行われることを特徴とする請求項１５に記載の方法。
【請求項１９】
前記トレンチチャンネルを満たす前記ステップは、スピンオングラス堆積プロセスによって行われることを特徴とする請求項１５に記載の方法。
【請求項２０】
前記トレンチチャンネル内の酸化物を化学機械研磨プロセスによって研磨するステップを更に含むことを特徴とする請求項１５に記載の方法。
【請求項２１】
前記複数のトレンチ分離領域を前記第１方向に沿って形成する前記ステップは、前記第１導電層の上表面から半導体層の内部へと延びたトレンチチャンネルをエッチング加工し、トレンチチャンネルを酸化物で満たすステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項２２】
前記トレンチ分離領域の上にライナー酸化物を成長させるステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項２３】
前記トレンチ分離領域は底部を有し、前記トレンチ分離領域の前記底部にフィールド打ち込みを行うステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項２４】
前記分離チャンネルの上表面の上に酸化物スペーサの層を成長させるステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項２５】
前記酸化物スペーサの層を異方性エッチング加工するステップを更に含むことを特徴とする請求項２４に記載の方法。
【請求項２６】
前記分離チャンネルの底部に第１ドーパントをドープすることによって前記分離チャンネルの前記底部に拡散領域を形成するステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項２７】
ライナー酸化物の層を成長させるステップを更に含むことを特徴とする請求項２６に記載の方法。
【請求項２８】
前記制御チャンネルを第２半導体層に拡張するために前記絶縁層をエッチング加工するステップと、
前記制御チャンネルの前記底部に閾値電圧を高くするための打ち込みを実施するステップとを更に含むことを特徴とする請求項６に記載の方法。
【請求項２９】
前記制御チャンネルの底部にゲート酸化膜を成長させるステップを更に含むことを特徴とする請求項６に記載の方法。
【請求項３０】
電気的に書き換え可能なメモリ素子であって、
第１ドーパントが第１濃度にドープされた第１半導体層と、
前記第１半導体層の上に位置し、かつ前記第１ドーパントと逆極性の特性を有する第２ドーパントにドープされ、かつ上表面を有する第２半導体層と、
前記第２半導体層の前記上表面に埋め込まれた、間隙を介した２つの拡散領域とを含み、
前記拡散領域のそれぞれは、前記第１ドーパントが前記第１濃度よりも高い濃度の第２濃度にドープされた第１拡散領域と第２拡散領域を有し、
更に、
前記第１拡散領域と前記第２拡散領域との間に画定された第１チャンネル領域と、
第１側面と、第２側面と、第１高さとを有し、導電性物質を含む第１フローティングゲートと、
第１側面と、第２側面と、第２高さとを有し、導電性物質を含む第２フローティングゲートと、
第３高さを有し、導電性物質を含む第１制御ゲートと、
第４高さを有し、導電性物質を含む第２制御ゲートとを含み、
前記第１フローティングゲートは、前記第１拡散領域及び前記第１チャンネル領域から第１絶縁領域によって分離されつつ、前記第１拡散領域に隣接して、前記第１チャンネル領域の上に配置されており、また電荷を貯蔵することができ、
前記第２フローティングゲートは、前記第２拡散領域及び前記第１チャンネル領域から第２絶縁領域によって分離されつつ、前記第２拡散領域に隣接して、前記第１チャンネル領域の上に配置されており、また電荷を貯蔵することができ、
前記第１制御ゲートは、前記第１フローティングゲートの第１側面から第１垂直絶縁層によって分離されつつ、前記第１フローティングゲートと横方向に隣接して配置され、更に前記第１チャンネル領域から第３絶縁領域によって分離されつつ、前記第１チャンネル領域の上に位置し、
前記第２制御ゲートは、前記第２フローティングゲートの第１側面から第２垂直絶縁層によって分離され、かつ前記第１制御ゲートから２つの前記制御ゲートの間に堆積させられた酸化膜層によって分離されつつ、前記第２フローティングゲートと前記第１制御ゲートとに横方向に隣接して配置され、更に前記第１チャンネル領域から第３絶縁領域によって分離されつつ、前記第１チャンネル領域の上に位置していることを特徴とするメモリ素子。
【請求項３１】
第３拡散領域を更に含むことを特徴とする請求項３０に記載のメモリ素子。
【請求項３２】
前記第１ドーパントはＰ型特性を有し、前記第２ドーパントはＮ型特性を有することを特徴とする請求項３０に記載のメモリ素子。
【請求項３３】
前記第１ドーパントはＮ型特性を有し、前記第２ドーパントはＰ型特性を有することを特徴とする請求項３０に記載のメモリ素子。
【請求項３４】
前記第１絶縁領域は、前記第１フローティングゲートと前記第１チャンネル領域との間で電荷のトンネルを可能とする厚さを有することを特徴とする請求項３０に記載のメモリ素子。
【請求項３５】
前記第３絶縁領域は、前記第２フローティングゲートと前記第１チャンネル領域との間で電荷のトンネルを可能とする厚さを有することを特徴とする請求項３０に記載のメモリ素子。
【請求項３６】
前記第３絶縁領域の厚さは、６０オングストローム乃至１１０オングストロームの範囲にあることを特徴とする請求項３５に記載のメモリ素子。
【請求項３７】
前記第１垂直絶縁層は、前記第１フローティングゲート及び前記制御ゲート間に静電容量を有することができる厚さの酸化膜−窒化膜−酸化膜を含み、かつ前記第１垂直絶縁層は前記第１フローティングゲート及び前記制御ゲート間の漏れ電流を防ぐことを特徴とする請求項３０に記載のメモリ素子。
【請求項３８】
２つの遮蔽酸化膜層を更に含み、前記遮蔽酸化膜層のそれぞれは、前記フローティングゲートの前記第２側面に隣接して設置されていることを特徴とする請求項３０に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理ゲートの構造に関し、特にフローティングゲート構造を用いた電気的に消去及びプログラムが可能なリードオンリーメモリ（ＥＥＰＲＯＭ）及びフラッシュＥＥＰＲＯＭと、その自己整合製造プロセスに関する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭのような、電気的に消去及びプログラムが可能な不揮発性半導体素子が、従来技術として良く知られている。フラッシュＥＥＰＲＯＭの１つのタイプは、フローティングゲートＭＯＳ（金属−半導体酸化物−半導体）素子を用いている。一般的に、電荷は電気的に分離された（フローティング）ゲートに輸送され、１つのバイナリ状態を表し、チャージされていないゲートは他のバイナリ状態を表す。フローティングゲートは、一般的に互いに分離された２つの領域（ソース及びドレイン）の間の上方に配置され、薄い絶縁層によって当該領域から分離されている。フローティングゲートの上に配置された上部層（制御）ゲートは、フローティングゲートと容量性結合し、電場が薄い絶縁層を通過して形成されている。フローティングゲートの下のチャンネル領域からの「キャリア」は薄い絶縁層を通過してフローティングゲートに入り、フローティングゲートをチャージする。フローティングゲートにおける電荷の存在は、フローティングゲートの論理状態を例えば、０または１として示す。フローティングゲートの電荷を消去するための方法はいくつかある。ある方法では、２つの領域に接地電位を与え、かつ上部層ゲートに正の高電位を与える。正の高電位はフローティングゲート上に電荷キャリアを生じさせ、ファウラ−ノルドハイム（Fowler-Nordheim）トンネルメカニズムにより、上部層ゲートとフローティングゲートとを分離する絶縁層を通過して上部層ゲートに入るようにする。他の方法では、正の高電位をソース領域に与え、上部ゲートを接地する。ソース領域とフローティングゲートとを分離する層を横切る電場によって、フローティングゲートからソース領域への電子のトンネルを生じる。
【０００３】
一般的に、フローティングゲートの電荷の導入及び消去は、制御ゲートに供給される電位及びフローティングゲートに誘起される電位に左右される。制御ゲート及びフローティングゲートのカップリング比は、フローティングゲートに誘起する電位を決定するため重要である。カップリング比は、それら２つのゲート間の相対に依存する。互いに向かいあった長く背の高いゲートを有するメモリセルは、カップリング比が良いため好ましいが、製造することが難しい。従って本発明はこの製造プロセスを第１の目的とする。
【発明の開示】
【課題を解決するための手段】
【０００４】
ある形態では、本発明は非揮発性メモリ素子であって、第１トレンチ分離領域と、前記第１トレンチ分離領域とは別の第２トレンチ分離領域と、第１幅を有する制御ゲートと、第２幅を有する第１フローティングゲートと、第３幅を有する第２フローティングゲートとを含み、前記制御ゲートは前記第１及び第２フローティングゲートの間に配置され、前記制御ゲートの前記第１幅と前記第１及び第２フローティングゲートの前記第２及び第３幅は、前記第１及び第２トレンチ分離領域によって画定されることを特徴とする。
【０００５】
他の形態では、本発明はマスクを使用して非揮発性メモリの活性領域の幅を画定する自己整合方法であって、前記活性領域は１つの制御ゲートと２つのフローティングゲートとを含む。当該方法は、マスクを使用して第１及び第２フィールド分離領域を形成するステップと、前記第１及び第２フィールド分離領域の間に非揮発性メモリ素子の活性領域を形成するステップとを含み、前記活性領域は、前記第１及び第２フィールド分離領域によって画定された幅を有し、更に前記活性領域の幅は、前記制御ゲート及び前記２つのフローティングゲートそれぞれの幅を画定することを特徴とする。
【０００６】
他の形態では、本発明は半導体構造内のフローティングゲートのチャンネル長さを画定するための自己整合方法であって、前記半導体構造は、ポリシリコン層と、前記ポリシリコン層の上に設けられた複数の犠牲材料のブロックと、前記半導体構造を覆う酸化膜材料の層とを含む。当該方法は、長さを有するゲートマスクを形成するために前記酸化膜材料をエッチング加工するステップと、前記ゲートマスクの下にフローティングゲートを形成するために前記犠牲材料及び前記ポリシリコン層をエッチング加工するステップとを含み、前記フローティングゲートは前記ゲートマスクの前記長さによって画定されたチャンネル長さを有することを特徴とする。
【０００７】
他の形態では、本発明は半導体物質の上に電気的に書換え可能なメモリ素子を製造するための自己整合方法である。メモリ素子は、第１ドーパントが第１濃度でドープされた第１半導体層と、前記第１半導体層の上表面の上に配置され、第２ドーパントが第２濃度でドープされた第２半導体層とを含む。第２ドーパントは、第１ドーパントと逆極性の特性を有する。また、第２半導体層は上表面を有する。製造方法は更に、前記第２半導体層の前記上表面にトンネル酸化膜または絶縁層を成長させるステップと、前記トンネル酸化膜層の上に上表面を有する第１ポリシリコン層のような導電層を堆積させるステップと、複数のシャロートレンチ領域を第１方向に沿って形成するステップと、前記第１ポリシリコン層の前記上表面の上に窒化ケイ素のような犠牲材料層を堆積させるステップと、概ね前記第１方向と垂直な第２方向に沿って複数の分離チャンネルを形成するために、前記窒化シリコン層をエッチング加工するステップとを有する。２つの隣接する分離チャンネルが窒化シリコンのブロックを画定し、窒化シリコンのそれぞれのブロックは２つの側面と、上表面と、底面とを有し、概ね前記窒化シリコンの上表面から前記第１ポリシリコン層の上表面にかけて延在している。製造方法は更に、前記窒化シリコンのブロックの２つの側面に沿って、２つのゲートマスクを形成するステップと、前記分離チャンネルを前記トンネル酸化膜まで拡張するために、それぞれの前記分離チャンネルの底部の前記ポリシリコンをエッチング加工するステップとを含む。２つの隣接する分離チャンネルが前記窒化シリコンのブロックの下に配置されている前記第１ポリシリコン層のブロックを画定する。製造方法は更に、前記分離チャンネルを前記窒化シリコン層の上端まで酸化物で満たすステップと、複数の制御チャンネルを形成するために前記窒化シリコンのそれぞれのブロックをエッチング加工するステップと、それぞれの制御チャンネルの底部を前記トンネル酸化膜まで拡張するために、前記ポリシリコンの各ブロックの中央部をエッチング加工するステップと、それぞれの前記制御チャンネルを第２ポリシリコンのような第２導電性物質で満たすステップとが続く。前記ポリシリコンの各ブロックの中央部をエッチング加工するステップは、２つのゲートマスクの下に第１ポリシリコンの横方向に並んだ２つのブロックを残す。そして第１ポリシリコンの横方向に並んだ２つのブロックはフローティングゲートして、第２ポリシリコンは制御ゲートとして機能する。
【０００８】
他の形態では、本発明は電気的に書換え可能なメモリ素子である。メモリ素子は、第１ドーパントが第１濃度にドープされた第１半導体層と、第１半導体層の上に位置し、かつ前記第１ドーパントと逆極性の特徴を有する第２ドーパントでドープされ、かつ上表面を有する第２半導体層と、前記第２半導体層の上表面に埋め込まれた間隙を介した２つの拡散領域とを含む。前記２つの拡散領域は、第１拡散領域と第２拡散領域を有し、前記拡散領域のそれぞれは第１ドーパントに第１濃度よりも高い濃度の第２濃度にドープされている。第１チャンネル領域は前記第１拡散領域と前記第２拡散領域との間に画定されている。メモリ素子は更に、第１側面と、第２側面と、第１高さとを有し、導電性物質を含む第１フローティングゲートと、第１側面と、第２側面と、第２高さとを有し、導電性物質を含む第２フローティングゲートとを含む。前記第１フローティングゲートは、第１絶縁領域によって前記第１チャンネル領域及び前記第１拡散領域から分離されつつ、前記第１チャンネル領域の上に前記第１拡散領域に隣接して配置されており、また、電荷を貯蔵することができる。前記第２フローティングゲートは、第２絶縁領域によって前記第１チャンネル領域及び前記第１拡散領域から分離されつつ、前記第１チャンネル領域の上に前記第２拡散領域に隣接して配置されており、また、電荷を貯蔵することができる。第１制御ゲート及び第２制御ゲートは、前記第１フローティングゲート及び前記第２フローティングゲートの間に配置されている。前記第１制御ゲートは、第３高さを有し、導電性物質を含む。前記第１制御ゲートは、前記第１フローティングゲートの第１側面と第１垂直絶縁層によって分離されつつ、前記第１フローティングゲートと横方向に隣接して配置され、更に前記第１チャンネル領域と第３絶縁領域によって分離されつつ、前記第１チャンネル領域の上に位置する。前記第２制御ゲート第４高さを有し、導電性物質を含む。前記第２制御ゲートは、前記第２制御フローティングゲートと第２垂直絶縁層によって分離されつつ、前記第２フローティングゲートと第１制御ゲートとに横方向に隣接して配置され、前記第１制御ゲートと前記２つの制御ゲートの間に堆積させられた酸化物層によって分離されている。前記第２制御ゲートは、第３絶縁領域によって分離されつつ、前記第１チャンネル領域の上に位置している。
【０００９】
本発明は、多重データメモリセルの製造を可能にする点で利点がある。本発明の他の利点や特徴は、発明の図面の簡単な説明、発明の詳細な説明及び特許請求の範囲によって明らかとなる。
【発明を実施するための最良の形態】
【００１０】
図１は、３つの電気的にプログラム及び消去が可能な非揮発性メモリストリングを示している。各メモリストリング１００は、垂直方向に延在する活性領域１０６と、複数のメモリストリングを横切って水平方向に延在する複数の制御ゲート１０２とを含む。ゲート領域以外の活性領域は、第１ドーパントによって高濃度にドープされている。制御ゲートはポリシリコンまたは他の適当な材料によって形成されている。複数のフローティングゲート１０４は、活性領域１０６の上に制御ゲート１０２に隣接して配置されている。それぞれの制御ゲート１０２は、２つのフローティングゲート１０４によって２つの側面を囲まれている。
【００１１】
活性領域１０６のある領域上で１つの制御ゲート１０２を囲む２つのフローティングゲート１０４の組み合わせは、メモリセル１０３を形成する。それぞれのメモリセル１０３は２つのデータを保持し、一方のデータをフローティングゲート１０４の一方に保持する。それぞれのメモリストリング１００は、多くのメモリセル１０３を有することができる。メモリセル１０３を有するメモリストリング１００は、第１選択ゲート１１６及び第２選択ゲート１２０によって境界が画定されている。第１選択ゲート１１６及び第２選択ゲート１２０は、全てのメモリストリング１００と活性領域１０６とを横切って水平方向に延在している。フローティングゲート１０４と、制御ゲート１０２と、選択ゲート１１４，１１６，１１８，１２０とによって覆われていない活性領域１０６の部分は、ドープされた拡散領域である。垂直コネクタ１２１は、活性領域１０６と複数のメモリストリング１００を通過して垂直方向に延在するビットライン１１０とを接続している。
【００１２】
それぞれのメモリストリング１００は、活性領域１０６を通じて隣接するメモリストリング１００と接続されている。あるメモリストリング１００内のメモリセル１０３と隣接するメモリストリング１００のメモリセル１０３との分離は、選択酸化（ＬＯＣＯＳ）、埋め込みＬＯＣＯＳ（recessed LOCOS）、ミニＬＯＣＯＳ分離（mini-LOCOS isolation）、フィールド打ち込み分離（field implant isolation）、肉厚フィールド酸化による分離（thick field oxide isolation）、シャロートレンチ分離（ＳＴＩ）、ディープトレンチ分離、酸化膜分離（full oxide isolation）、及び他の適当な方法による絶縁層１２２によって達成されている。活性領域１０６の分離に使用されている絶縁層１２２は、要素が分離されずに相互に接続されていても良い。いくつかの実施形態（図示しない）では、分離層１２２は活性領域全体を囲んでも良い。複数のメモリストリングス１００は、高密度のメモリアレイを形成しても良い。それぞれのメモリストリングス１００は、ここに記載した本発明の製造プロセスを通して形成されても良い。
【００１３】
一般的に、メモリセルの製造はシリコンウエハから開始する。図２にシリコンウエハの断面を示している。断面２００は、半導体基板２０２と、半導体基板２０２の上のウェル２０４とを示している。基板は、Ｎ型またはＰ型の第１ドーパントによってドープされている。ウェル２０４は、第１ドーパントと電気的特性が逆極性の第２ドーパントを基板にドープすることによって形成されている。基板２０２及びウェル２０４が形成された後、トンネル酸化膜２０６の層がウェル２０４の上に成長させられる。
【００１４】
トンネル酸化膜２０６が成長させられた後、図３に示すようにポリシリコン３０２の層がトンネル酸化膜２０６の上に堆積させられる。第１ポリシリコン３０２は、後にフローティングゲートを形成するために使用される。図４は、隣接するメモリストリング１００のメモリセルを分離するために使用されるシャロートレンチ分離（ＳＴＩ）領域４０２を示している。ＳＴＩ領域４０２は、第１ポリシリコン３０２と、トンネル酸化膜２０６と、ウェル２０４の一部とをエッチングすることにより形成されている。ＳＴＩ領域４０２は第１ポリシリコン３０２の上表面からウェル２０４の内部へと延びている。フィールド分離領域としても知られているＳＴＩ領域４０２は、それらの両端が互いに接続していても良い。いくつか場合では、ＳＴＩ領域４０２はそれらの両端が互いに接続していても良いし、後に設けられるトランジスタ要素を完全に囲んでもいても良い。ＳＴＩ領域４０２のエッチングの後、シリコン表面を次のステップのフィールド打ち込みから保護するために、ライナー酸化膜がＳＴＩ領域４０２の表面上に成長させられる。フィールド打ち込みによりＳＴＩ領域４０２の底部は付加的にドープされ、互いに絶縁された隣接するメモリセルが形成される。ＳＴＩ領域のエッチング及びフィールド打ち込みは、当業者によって知られたいくつかのプロセスによって実施することができる。ＳＴＩは図４に示されており、ここでの記載に用いられているが、ディープトレンチ分離といった他の分離技術も使用することができる。ディープトレンチ分離は基板２０２のエッチングによって形成される。
【００１５】
ライナー酸化の後、ＳＴＩ領域４０２は図５に示すように、高密度プラズマ（ＨＤＰ）による酸化物堆積によって酸化物５０２に満たされる。酸化物５０２は、化学蒸着（ＣＶＤ）またはシリコンガラス堆積（SG deposition）によって堆積しても良い。また、シリコンガラス以外の物質が堆積に使用されても良い。酸化物堆積プロセスに続いてアニールプロセスが実施され、堆積プロセスによって形成された構造内の応力を軽減するため温度が上昇させられる。過度の酸化物５０２は、化学機械研磨（ＣＭＰ）プロセスまたは平坦エッチングプロセスに取り除かれる。その結果の構造を図６に示す。
【００１６】
ＳＴＩ領域４０２のエッチング及びそれに続いての酸化物５０２の充填について上記したが、当業者であれば他の方法を適用できることを容易に理解することができる。
【００１７】
図７は、研磨された表面の上に堆積させられた窒化ケイ素（ＳｉＮ）７０２の層を示している。窒化ケイ素は、絶縁を備えるために堆積されエッチング加工される犠牲材料である。ＳｉＮ層７０２は、ＳＴＩ領域４０２の酸化物５０２及び第１ポリシリコン層３０２を覆う。ＳｉＮ層７０２を堆積させた後の次のステップは、ＳＴＩ領域４０２の第１方向に垂直な第２方向に沿ってＳｉＮ層７０２をエッチング加工することである。ＳｉＮ層７０２のエッチング加工によって、複数の分離チャンネル８０２を形成される。それぞれの分離チャンネル８０２はＳｉＮ層７０２の上表面から第１ポリシリコン３０２の上表面へと延びている。エッチング加工されたＳｉＮ層７０２を図８に示す。図９に示すように、ＳｉＮ層７０２の上表面の上に、スペーサ酸化物９０２の層が堆積させられる。他の異方性エッチング処理は過度のスペーサ酸化物を取り除く。スペーサ酸化物は、図１０に示すようにＳｉＮ７０２の側面に取り付けられた層を残し、ＳｉＮ７０２の上表面から第１ポリシリコン３０２の上表面まで延び、ゲートマスク（酸化物端）１００２を形成する。ゲートマスク１００２は、長さ１００４を有し、自己整合により次のステップであるポリシリコンのエッチング加工のガイドとなる。図１０に示すように、第１ポリシリコン３０２はＳｉＮ７０２層と同じように第２方向に沿ってエッチング加工され、分離チャンネル８０２がＳｉＮ７０２の上表面からトンネル酸化膜層２０６まで伸びる。分離チャンネル８０２の底部に、ソース及びドレイン１００６が形成される。ソース及びドレインの打ち込み部１００６は、ウェルをドープするために使用した第２ドーパントと異なる適当なドーパントを分離チャンネル８０２の底部にドープすることによって形成される。
【００１８】
ソース及びドレインの打ち込みが行われた後、他のライナー酸化膜層がＳｉＮ７０２の上部と第１ポリシリコン３０２の横構造とを含む全構造の上に成長させられる。分離チャンネル８０２はその後、ＨＤＰプロセスによって酸化物１１０２に満たされる。酸化物１１０２は、フローティングゲートとして使用される第１ポリシリコン３０２を補強する。ＨＤＰプロセスの後、図１１に示すように平坦な表面を形成するためにＣＭＰプロセスが実施される。分離チャンネル８０２からの第１ポリシリコンの除去と、それに続く酸化物による分離チャンネル８０２の充填とは、ダマシンプロセスとして知られている。
【００１９】
酸化物端（ゲートマスク）１００２の間に残存しているＳｉＮ７０２は、第１ポリシリコン３０２を露出させるためにエッチング加工によって取り除かれる。露出した第１ポリシリコン３０２は、酸化物端１００２に沿った下向き方向にある物質のみ取り除く異方性エッチングによって取り除かれる。第１ポリシリコン３０２の除去は、図１２に示すように、それぞれのゲートマスク１００２の下に第１ポリシリコン３０２の薄いブロック１２０８を残し、それらは結果形成されるメモリセルのフローティングゲートとして使用される。結果形成されるフローティングゲートのチャンネルの長さ１２１０はゲートマスク１００２の長さ１００４によって決定される。第１ポリシリコン３０２の除去は、微細な処理であるため、結果生成される第１ポリシリコン３０２のブロック１２０８は弱化する傾向があり、第１ポリシリコン３０２が崩壊を引き起こす場合がある。しかし、前のステップが図１０及び１１に示すダマシンプロセスであるため、第１ポリシリコン３０２の結果形成されたブロック１２０８は補強されている。図１２に示すように、ＳｉＮ７０２及びその下の第１ポリシリコンのエッチング加工により、複数の制御チャンネル１２０４が形成される。
【００２０】
酸化膜−窒化膜−酸化膜（ＯＮＯ）の層は、全ての構造体の上に堆積させられる。図１２に示すように、その後に異方性エッチングによって酸化物端１００２の側壁に取り付けられたＯＮＯ１２０２の垂直方向の層のみが残される。また、チャンネル１２０４の底部のトンネル酸化膜２０６も取り除かれ、ウェル層２０４が露出する。ＯＮＯをエッチング加工した後に、高電圧な閾値電圧（ＨＶ  Ｖｔ）を得るための打ち込み部（high voltage threshold voltage (HV Vt) implant）が形成される。ドーパントはチャンネル１２０４の底部のウェル層２０４に埋め込まれる。ドーパントの濃度は、結果形成されるチャンネルのメモリセルの閾値電圧を調整する。ＨＶ＿Ｖｔ打ち込みの後に、ゲート酸化膜１２０６がチャンネル１２０４の底部に成長させられる。
【００２１】
図１３は、第２ポリシリコン層１３０２の堆積によって満たされたチャンネル１２０４を示す。第２ポリシリコン１３０２は、導電性を増加させるためにドープされており、結果形成されるメモリセルの制御ゲートとして使用することができる。ドーピングの後、第２ポリシリコン１３０２はＣＭＰプロセス及び平坦化エッチングによって研磨される。結果形成される構造を図１４に示す。
【００２２】
図１４は、３つのメモリセルを示しており（正確な縮尺ではない）、それぞれのメモリセルは１つの制御ゲート１４０２と、２つのフローティングゲート１４０４ａ及び１４０４ｂによって形成されている。ポリシリコン物質の第１フローティングゲート１４０４ａは、チャンネル領域１４０６の上に配置されており、かつ拡散領域１００６ａに隣接している。第１フローティングゲート１４０４ａは、少し拡散領域１００６ａと重なっても良い。しかし、過度の重なりはチャンネル領域１４０６の長さを減少させることになり得る。第１フローティングゲート１４０４ａは、トンネル酸化膜２０６によってチャンネル領域１４０６から分離されている。トンネル酸化膜２０６の厚さは、ファウラ−ノルドハイム型のトンネル機構に基づく第１フローティングゲート１４０４ａからの電子の除去を可能にするのに十分なほど薄くするべきであるが、第１フローティングゲート１４０４ａとウェル２０４との間での電流の漏れの発生を防止するために十分なほどに厚くするべきである。ある実施形態では、トンネル酸化膜２０６の厚さは６０乃至１１０オングストロームである。第１フローティングゲート１４０４ａの下に位置するトンネル酸化膜２０６の長さは、使用した製造技術によって定まるλの値より小さくなる。例えば、仮に０．１８μｍの技術を使用した場合には、λは０．１８μｍに定められる。ポリシリコンの第２フローティングゲート１４０４ｂは同様に設置される。
【００２３】
制御ゲート１４０２は、チャンネル領域１４０８の上であって、かつ横方向において第１フローティングゲート１４０４ａと第２フローティングゲート１４０４ｂとの間に設けられている。制御ゲート１４０２は、第１垂直絶縁層１２０２ａによって第１フローティングゲート１４０４ａと、第２垂直絶縁層１２０２ｂによって第２フローティングゲート１４０４ｂとから分離されている。制御ゲート１４０２は、ゲート酸化膜１２０６によってチャンネル領域１４０８から分離されている。ゲート酸化膜１２０６の厚さは、制御ゲート１４０２の電圧変化による負荷に耐えることができるように十分な程に厚くするべきである。制御ゲート１４０２での電圧は、メモリセルの動作中に変化し、ゲート酸化膜１２０６に負荷を発生させ得る。そのため、ゲート酸化膜１２０６の劣化を生じさせる。制御ゲート１４０２は、異なるメモリストリングにおける他のメモリセルの制御ゲートに接続されている。図１５に示すように、全構造は最終的に酸化物１５０２によって覆われている。
【００２４】
他の実施形態では、上記したプロセスにおいて、酸化物５０２及び窒化ケイ素７０２は交換可能であり、結果形成されるメモリセルは上記したように作動する。更に他の実施形態では、上記のプロセスは、上記のＰチャンネル素子の代えてのＮチャンネル素子の製造に、同様に適用することができる。
【００２５】
第１フローティングゲート１４０４ａは、その下端からその上端までの長さを表す第１高さを有し、第２フローティングゲート１４０４ｂは、その下端からその上端までの長さを表す第２高さを有する。制御ゲート１４０２は、その下端からその上端までの長さを表す第３高さを有する。第１高さ、第２高さ、及び第３高は等しくても良いし、異なっても良い。第１高さ及び第２高さは、第３高さよりも高くても良いし、低くても良い。フローティングゲートは、その幅より大きな高さを有することが好ましい。背の高い形状にすることで制御ゲートに対して相対する広い面積を備えることができ、制御ゲートからのより高い電圧がフローティングゲートに誘起されることが可能となる。フローティングゲートは、細長い外形を有するが、この構造は酸化物堆積１１０２によって補強されている。
【００２６】
カップリング効果は、制御ゲート１４０２をフローティングゲート１４０４ａ，１４０４ｂから分離する層１２０２ａ，１２０２ｂの厚さと、カップリング効果にさらされているそれぞれのフローティングゲート１４０４ａ，１４０４ｂの面積とに依存している。カップリング効果は制御ゲート１４０２に相対するフローティングゲート１４０４ａ，１４０４ｂの面積を増加させることによって容易に増加させることができる。そして当該面積は、制御ゲート１４０２の高さ及びフローティングゲート１４０４ａ，１４０４ｂの高さを増加させることによって増加させることができる。キャパシタが制御ゲート１４０２とそれぞれのフローティングゲート１４０４ａ，１４０４ｂの間に形成される。制御ゲート１４０２とフローティングゲート１４０４ａ，１４０４ｂとを分離する層１２０２ａ，１２０２ｂが薄すぎる場合には、フローティングゲート１４０４ａ，１４０４ｂが電子にチャージされた時に、漏れ電流がフローティングゲート１４０４ａ，１４０４ｂと制御ゲート１４０２とに発生する。層１２０２ａ，１２０２ｂが厚すぎる場合には、カップリング比は低く、フローティングゲート内に低電圧しか生じないかもしれない。動作可能なカップリング比は５０％乃至８０％の範囲にあり、例えば制御ゲート１４０２に供給された１０Ｖは、フローティングゲート１４０４ａ，１４０４ｂに５Ｖ乃至８Ｖを生じさせる。制御ゲート１４０２と、フローティングゲート１４０４ａ，１４０４ｂと、拡散領域１００６ａ，１００６ｂとの組み合わせは制御トランジスタを形成する。制御トランジスタは、２つのデータを保持することができ、データの一方をそれぞれのフローティングゲート１４０４ａ，１４０４ｂのいずれかに保持する。それぞれのフローティングゲート１４０４ａ，１４０４ｂは、特許文献１に記載されているように、独立してプログラムされ、多ビットのデータを保存することができる。図１６は、上記した制御トランジスタの他の実施形態を示している。
【特許文献１】米国特許出願１０／８０１，７８９明細書
【００２７】
図１７は、本発明に係る他の実施形態１７００を示している。この実施形態１７００では、前もって第２ポリシリコンによって形成された単一の制御ゲート１４０２が、異方性プロセスによってエッチング加工されている。制御ゲート１７０２ａ，１７０２ｂの２つのブロックは、それらを分離する１つのチャンネル１７０４と共に形成されている。チャンネル１７０４は、後に誘電性の酸化物によって満たされる。図１７に示すように、２つのキャパシタが形成されている。キャパシタの一方は、制御ゲート１７０２ａと、フローティングゲート１７０６ａと、それらを分離する絶縁層とによって形成されている。他方のキャパシタは、制御ゲート１７０２ｂと、フローティングゲート１７０６ｂとそれらを分離する絶縁層とによって形成されている。それぞれのキャパシタはメモリセルを形成している。制御ゲート１７０２ａはフローティングゲート１７０６ａと相対し、制御ゲート１７０２ｂはフローティングゲート１７０６ｂと相対している。追加の拡散領域が、ウェル２０４内であって、かつ２つの制御ゲート１７０２ａ及び１７０２ｂの間に設けられている。
【００２８】
他の実施形態では、フローティングゲートはＬ字形の形状を有している。フローティングゲートの一側面は制御ゲート１７０２に相対し、他方側面は遮蔽酸化物の層に相対している。遮蔽酸化物は誘電性材料であり、低い静電容量（ｋ）を有する。遮蔽酸化物層は、隣接するメモリセルからの影響を低減するシールドとして作用する。Ｌ字形フローティングゲートの脚部は、トンネル酸化膜の上に適当なゲートを与える。例えば、三角形といったフローティングゲートの他の形状が、隣接するメモリセルの影響を低減する効果を達成するために使用されても良い。三角形のフローティングゲートを有するメモリセル内では、三角形形状の反対側の酸化物層はフローティングゲートに隣接して配置され、絶縁効果を与える。
【００２９】
ここで記載したメモリセルは、特許文献１に記載されているように、作動電圧によって容易にプログラムすることができる。本発明はフラッシュＥＥＰＲＯＭについて記載したが、本発明はワンタイム・プログラマブル（ＯＴＰ）メモリ、マルチタイム・プログラマブル（ＭＴＰ）メモリ、及び他の非揮発性メモリに適用可能であることが理解される。
【００３０】
本発明を特に好ましい実施形態を参照して記載し、示したが、当業者であれば特許請求の範囲に記載された本発明の範囲及び精神から逸脱することなく形式や詳細について様々な変更を行うことが可能である。更に、本発明の要素は単数形で記載または請求されているが、単数形に限定されることを明記していない場合は、複数形であることを考慮する。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係る複数のメモリストリングスを示す平面図である。
【図２】本発明の実施形態に係るメモリセルを示す断面図である。
【図３】本発明の実施形態に係るメモリセルを示す断面図である。
【図４】本発明の実施形態に係るメモリセルを示す断面図である。
【図５】本発明の実施形態に係るメモリセルを示す断面図である。
【図６】本発明の実施形態に係るメモリセルを示す断面図である。
【図７】本発明の実施形態に係るメモリセルを示す断面図である。
【図８】本発明の実施形態に係るメモリセルを示す断面図である。
【図９】本発明の実施形態に係るメモリセルを示す断面図である。
【図１０】本発明の実施形態に係るメモリセルを示す断面図である。
【図１１】本発明の実施形態に係るメモリセルを示す断面図である。
【図１２】本発明の実施形態に係るメモリセルを示す断面図である。
【図１３】本発明の実施形態に係るメモリセルを示す断面図である。
【図１４】本発明の実施形態に係るメモリセルを示す断面図である。
【図１５】本発明の実施形態に係るメモリセルを示す断面図である。
【図１６】本発明の代替の実施形態に係るメモリセルを示す断面図である。
【図１７】本発明の他の代替の実施形態に係るメモリセルを示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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