(57)【要約】  メモリコントローラ・インターフェース（Ｉ／Ｆ）についての１Ｔ及び２Ｔタイミングを適応的に制御する回路、方法及び装置に関する。本発明の一実施形態は、複数のアドレス線及び制御線をそれぞれ有する第１メモリＩ／Ｆ及び追加メモリＩ／Ｆを提供する。冗長メモリＩ／Ｆのアドレス線及び制御線を個々にイネーブル及びディスエーブルできる。追加Ｉ／Ｆ内のある線がイネーブルされる場合、追加Ｉ／Ｆ内の線と第１Ｉ／Ｆ内の対応する線が、低下した負荷を駆動し、より高速の１Ｔデータ転送速度で動作することができる。追加Ｉ／Ｆ内のある線がディスエーブルされる場合、第１Ｉ／Ｆ内の対応する線は、より高い負荷を駆動し、より低速の２Ｔデータ転送速度で動作できる。いずれの場合も、各線が１Ｔタイミング又は２Ｔタイミングのいずれかで動作するかを決定する際に、Ｉ／Ｆの動作速度も考慮することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリコントローラインターフェースを備えた集積回路であって、
前記メモリコントローラインターフェースは、
第１メモリ回路に結合された第１の複数のアドレス線と、
前記第１メモリ回路に結合された第１の複数の制御線と、
第２メモリ回路に結合された第２の複数のアドレス線と、
前記第２メモリ回路に結合された第２の複数の制御線と、を備え、
前記第１の複数の制御線のうちの少なくとも１つは、前記第２メモリ回路にも結合されている集積回路。
【請求項２】
前記第１の複数のアドレス線および第１の複数の制御線は、さらに第３メモリ回路に結合される請求項１に記載の集積回路。
【請求項３】
前記第２メモリ回路は、前記第２の複数のアドレス線と、前記第１の複数のアドレス線のうちの少なくとも１つとによってアドレス指定される請求項１に記載の集積回路。
【請求項４】
前記第２メモリ回路は、前記第２の複数の制御線と、前記第１の複数の制御線のうちの少なくとも１つとによって制御される請求項３に記載の集積回路。
【請求項５】
前記第１の複数の制御線のうちの少なくとも１つが第１周波数で２Ｔタイミングで動作し、前記第１の複数の制御線のうちの少なくとも第２のものが前記第１周波数で１Ｔタイミングで動作する請求項１に記載の集積回路。
【請求項６】
前記集積回路は、グラフィックスプロセッサである請求項１に記載の集積回路。
【請求項７】
前記集積回路は、グラフィックスプロセッサを含む請求項１に記載の集積回路。
【請求項８】
前記第１メモリ回路および第２メモリ回路が、デュアル・イン・ライン・メモリモジュールである請求項１に記載の集積回路。
【請求項９】
前記デュアル・イン・ライン・メモリモジュールは、複数のＤＲＡＭを備える請求項８に記載の集積回路。
【請求項１０】
メモリインターフェース内のメモリインターフェース信号についての１Ｔおよび２Ｔタイミングを決定する方法であって、
前記インターフェース信号で駆動されるべきメモリ回路の数の情報を受け取るステップと、
前記メモリインターフェースの動作周波数の情報を受け取るステップと、
メモリ回路の前記数が第１の数以下であり、且つ、前記メモリインターフェースの前記動作周波数が第１周波数未満である場合に、前記メモリインターフェース信号について１Ｔタイミングを使用するステップと、
メモリ回路の前記数が前記第１の数より多く、且つ、前記動作周波数が第２周波数未満である場合に、前記メモリインターフェース信号について１Ｔタイミングを使用し、そうでない場合、前記メモリインターフェース信号について２Ｔタイミングを使用するステップと
を含む方法。
【請求項１１】
前記第１の数が１である請求項１０に記載の方法。
【請求項１２】
前記第１周波数が前記第２周波数よりも高い請求項１１に記載の方法。
【請求項１３】
駆動されるべきメモリ回路の前記数の情報と、前記メモリインターフェースの動作周波数の情報とがＢＩＯＳによって提供される請求項１０に記載の方法。
【請求項１４】
第１の複数のアドレス線および第１の複数の制御線を有する第１メモリインターフェースと、
第２の複数のアドレス線および第２の複数の制御線を有する第２メモリインターフェースと、
前記第１の複数のアドレス線および前記第１の複数の制御線のそれぞれを個々にディスエーブルすることができ、前記第１の複数のアドレス線のそれぞれと、前記第１の複数の制御線のそれぞれとによって駆動されるべきメモリ装置の数の情報を格納するようにさらに構成された制御回路と、
を備える集積回路。
【請求項１５】
前記制御回路が、前記第１メモリインターフェースが第１周波数未満の周波数で動作すべきか否かの決定の情報を格納するようにさらに構成された請求項１４に記載の集積回路。
【請求項１６】
前記制御回路は、前記第１の複数のアドレス線のそれぞれと前記第１の複数の制御線のそれぞれとが、ディスエーブルされているか、１Ｔタイミングで動作しているか、又は、２Ｔタイミングで動作しているかを判定するようにさらに構成される請求項１５に記載の集積回路。
【請求項１７】
駆動されるべきメモリ装置の数が第１の数未満であり、且つ、前記動作周波数が第１周波数未満である場合、又は、駆動されるべきメモリ装置の数が第１の数より多く、且つ、前記動作周波数が第２周波数未満である場合に、前記制御回路は、前記第１の複数の制御線のうちの１つが１Ｔタイミングで動作すべきであると決定する請求項１６に記載の集積回路。
【請求項１８】
前記第２周波数が前記第１周波数より低い請求項１７に記載の集積回路。
【請求項１９】
前記制御回路が、前記第２の複数のアドレス線のそれぞれと前記第２の複数の制御線のそれぞれとによって駆動されるべきメモリ装置の数を判定し、更に、前記第２の複数のアドレス線および前記第２の複数の制御線が１Ｔタイミングで動作すべきか又は２Ｔタイミングで動作すべきかを判定するように構成される請求項１６に記載の集積回路。
【請求項２０】
駆動されるべきメモリ装置の数が第１の数未満であり、且つ、前記動作周波数が第１周波数未満である場合、又は、駆動されるべきメモリ装置の数が第１の数より多く、且つ、前記動作周波数が第２周波数未満である場合に、前記制御回路は、前記第２の複数の制御線が１Ｔタイミングで動作すべきであると決定する請求項１９に記載の集積回路。
【発明の詳細な説明】
【背景】
【０００１】
[0001]本発明は、データインターフェースについてのデータ転送速度を向上させることに広く関し、より詳細には、メモリコントローラインターフェースについての適応１Ｔ／２Ｔタイミングに関する。
【０００２】
[0002]コンピュータシステム内のデータ転送速度は、ここ数年、劇的な速度で向上している。具体的には、プロセッサ速度は、ムーアの法則に忠実に従っており、またはそれを超えている。しかし、メモリインターフェース速度はこのペースに追従しておらず、急速にコンピュータシステムにおけるボトルネックになりつつある。
【０００３】
[0003]メモリインターフェースデータ転送速度がそのような速度で向上していない１つの理由は、プロセッサはチップ上の信号のみを駆動するのに対して、メモリインターフェース信号は、いくつかの集積回路を含む大きいオフチップ容量性負荷を駆動しなければならないからである。通常、メモリインターフェース出力セルは、プリント回路板トレースと、１つまたは複数のソケットと、デュアル・イン・ライン・メモリ（ＤＩＭＭｓ）などの１つまたは複数のメモリ装置とを駆動する。さらに悪いことに、こうしたＤＩＭＭのそれぞれは、通常いくつかの個々のダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置を含む。
【０００４】
[0004]この構造が、いくつかの不整合終端を有する分布キャパシタンスを形成する。メモリインターフェースの一部である出力回路がこの負荷を駆動するとき、得られる信号が、リンギング、反射、スロードエッジレート（ｓｌｏｗｅｄ  ｅｄｇｅ  ｒａｔｅ）、およびその他の劣化によって破壊される。
【０００５】
[0005]この信号品位の低下は、高いデータ転送速度で特に破壊的である。低速データ転送速度では、こうした信号は、反射およびリンギングに関する遷移に追従して、放散し、落ち着かせる時間をより多く有する。したがって、メモリインターフェースの信号を減速することのできる方法が開発された。
【０００６】
[0006]この変更は１Ｔ／２Ｔタイミングと呼ばれる。簡単に述べると、信号品位の損失によって引き起こされるデータ損失なしにメモリインターフェース信号をその最高のデータ速度で切り換えることができるときに、１Ｔタイミングが使用される。この速度では信号品位の損失のために転送されるデータが失われる可能性があるときに、２Ｔタイミングが使用される。システムＢＩＯＳ（基本入出力システム）は、メモリインターフェースが１Ｔタイミング又は２Ｔタイミングのいずれを使用するのかを決定する設定をしばしば含む。
【０００７】
[0007]１Ｔタイミングにおけるデータ転送速度は２Ｔの２倍であるので、可能な限り多く１Ｔタイミングで動作することが望ましい。したがって、可能なときに２Ｔタイミングではなく１Ｔタイミングでメモリインターフェースが適応的に動作することを可能にする回路、方法、および装置が求められている。
【概要】
【０００８】
[0008]したがって、本発明の実施形態は、メモリコントローラインターフェースについての１Ｔおよび２Ｔタイミングを適応的に制御する回路、方法、および装置を提供する。本発明の一実施形態は、いくつかのアドレス線および制御線をそれぞれ有する、第１メモリインターフェース、および、追加メモリインターフェースすなわち冗長メモリインターフェースを提供する。冗長メモリインターフェースのアドレス線および制御線を個々にイネーブルおよびディスエーブルすることができる。追加のインターフェース内の線がイネーブルされる場合、追加のインターフェース内の線と第１インターフェース内の対応する線がそれぞれ、低下した容量性負荷を駆動し、より高速の１Ｔデータ転送速度で動作することができる。追加のインターフェース内の線がディスエーブルされる場合、第１インターフェース内の対応する線は、より高い負荷を駆動する可能性が高く、より低速の２Ｔデータ転送速度で動作することができる。
【０００９】
[0009]いずれの場合においても、インターフェースの動作速度も考慮することができる。動作速度が充分に低い場合、線負荷が高い場合であっても１Ｔタイミングを使用することができ、一方動作速度が高い場合、追加のインターフェース内の線がイネーブルされる場合であっても２Ｔタイミングを使用する必要がある可能性がある。本発明の様々な実施形態は、本明細書に記載の上記およびその他の特徴のうちの１つまたは複数を組み込むことができる。
【００１０】
[0010]本発明の例示的実施形態は、集積回路を提供する。この集積回路は、メモリコントローラインターフェースを含む。メモリコントローラインターフェースは、第１メモリに結合された第１の複数のアドレス線と、第１メモリに結合された第１の複数の制御線と、第２メモリに結合された第２の複数のアドレス線と、第２メモリに結合された第２の複数の制御線とを含み、第１の複数の制御線のうちの少なくとも１つは、第２メモリにも結合される。
【００１１】
[0011]本発明の別の例示的実施形態は、メモリインターフェースによって供給されるメモリインターフェース信号についての１Ｔまたは２Ｔタイミングを決定する方法を提供する。この方法は、インターフェース信号で駆動されるべきメモリ回路の数を決定すること、およびメモリインターフェースの動作周波数を決定することを含む。メモリ回路の数が第１の数以下であり、かつメモリインターフェースの動作周波数が第１周波数未満である場合、１Ｔタイミングがメモリインターフェース信号に対して使用される。メモリ回路の数が第１の数より多く、かつ動作周波数が第２周波数未満である場合、１Ｔタイミングがメモリインターフェース信号に対して使用される。そうでない場合、２Ｔタイミングがメモリインターフェース信号に対して使用される。
【００１２】
[0012]本発明の別の例示的実施形態は集積回路を提供する。この集積回路は、第１の複数のアドレス線および第１の複数の制御線を備える第１メモリインターフェースと、第２の複数のアドレス線および第２の複数の制御線を備える第２メモリインターフェースと、第１の複数のアドレス線および第１の複数の制御線のそれぞれを個々にディスエーブルするように構成され、第１の複数のアドレス線のそれぞれと、第１の複数の制御線のそれぞれとによって駆動されるべきメモリ装置の数の情報を格納するようにさらに構成された制御回路とを含む。
【００１３】
[0013]以下の詳細な説明および添付の図面を参照して、本発明の性質および利点についてのより良い理解を得ることができる。
【例示的実施形態の説明】
【００１４】
[0021]図１は、本発明の実施形態を組み込むことによって利益を得る改良型コンピュータシステム１００のブロック図である。改良型コンピュータシステム１００は、ＮＶＩＤＩＡ  ｎＦｏｒｃｅ（商標）２統合グラフィックスプロセッサ（ＩＧＰ）１１０、ｎＦｏｒｃｅ２メディア通信プロセッサ（ＭＣＰ２）１２０、メモリ１１２および１１４、ＣＰＵ１１６、任意選択のグラフィックスプロセッサ１１８、およびフレームバッファ１４０、モニタ１２２、スキャナまたはカメラ１３４、マウス、キーボード、およびプリンタ１３６、ハードドライブ１３８、ソフトモデム１４２、ＥｔｈｅｒｎｅｔネットワークまたはＬＡＮ１４６、ならびにオーディオシステム１４８を含む。
【００１５】
[0022]この革命的システムアーキテクチャは、分散処理プラットフォーム向けに設計されており、ＣＰＵに最も適したタスクを実行するようにＣＰＵを解放する。具体的には、ｎＦｏｒｃｅ２  ＩＧＰ１１０は、以前にはＣＰＵ１１６に任されたグラフィックス計算を実行することのできるグラフィックス処理装置（ＧＰＵ）（図示せず）を含む。あるいは、ｎＦｏｒｃｅ２  ＩＧＰ１１０は、こうした計算を実行する任意選択のＧＰＵ１１８とインターフェースすることもできる。さらに、ｎＦｏｒｃｅ２  ＭＣＰ２  １２０は、以前にはＣＰＵ１１６で行われたオーディオ計算の多くを実行することのできるオーディオ処理装置（ＡＰＵ）を含む。このようにして、ＣＰＵは、そのタスクをより効率的に実行することが自由である。さらに、ＵＳＢやＥｔｈｅｒｎｅｔなどの一連のネットワーキング技術および通信技術を組み込むことにより、ｎＦｏｒｃｅ２  ＭＣＰ２  １２０は、以前はＣＰＵ１１６が担っていた通信タスクの多くを実行することができる。
【００１６】
[0023]このアーキテクチャでは、ｎＦｏｒｃｅ２  ＩＧＰ１１０は、バス１１３および１１５を介してメモリ１１２および１１４と通信する。ｎＦｏｒｃｅ２  ＩＧＰ１１０はまた、ａｄｖａｎｃｅｄ  ＡＧＰバス１１７を介して任意選択のグラフィックスプロセッサ１１８にインターフェースする。様々なコンピュータシステムでは、任意選択のプロセッサ１１８を取り除くことができ、モニタ１２２をｎＦｏｒｃｅ２  ＩＧＰ１１０によって直接駆動することができる。他のシステムでは、複数のモニタ１２２を設けることができ、それらの一部または全部が、任意選択のグラフィックスプロセッサ１１８に、またはｎＦｏｒｃｅ２  ＩＧＰ１１０に直接結合される。ｎＦｏｒｃｅ２  ＩＧＰ１１０は、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ（商標）リンク１２１を介してｎＦｏｒｃｅ２  ＭＣＰ２  １２０と通信する。任意選択グラフィックスプロセッサ１１８はまた、この例では図示していない外部メモリとインターフェースすることができる。
【００１７】
[0024]ｎＦｏｒｃｅ２  ＭＣＰ２  １２０は、Ｅｔｈｅｒｎｅｔ接続１４６およびソフトモデム１４２用のコントローラを含む。ｎＦｏｒｃｅ２  ＭＣＰ１２０はまた、マウス、キーボード、プリンタ１３６用のインターフェースと、カメラおよびスキャナ１３４およびハードドライブ１３８用のＵＳＢポートとを含む。
【００１８】
[0025]この構成により、ＣＰＵ１１６、ｎＦｏｒｃｅ２  ＩＧＰ１１０、およびｎＦｏｒｃｅ２  ＭＣＰ２  １２０が、個々に、同時に、且つ、並列的に処理を実行することが可能となる。
【００１９】
[0026]本発明の実施形態を使用して、図１のシステムならびに類似またはその他の電子システムおよびコンピュータシステム内の様々なインターフェースでデータ転送速度を向上させることができる。例えば、本発明の実施形態を使用して、グラフィックスプロセッサ１１８とフレームバッファまたはグラフィックスメモリ１４０（こうした回路が含まれる場合）との間、またはｎＦｏｒｃｅ２  ＩＧＰ１１０内に含まれるグラフィックスプロセッサとメモリ１１２および１１４との間のインターフェースでデータ転送速度を向上させることができる。
【００２０】
[0027]図２は、本発明の実施形態を組み込むことによって改善されることのできるメモリインターフェースのブロック図である。このブロック図は、集積回路２１０と、２つのメモリ回路２２０および２３０とを含む。この特定の実施形態では、２つのメモリ回路２２０および２３０が図示されているが、本発明の別の実施形態では、その他の数のメモリ回路を含めることができる。例えば、３つまたは４つのメモリ回路を含めることができる。この図は、含まれる他の図と同じく、例示的目的で図示したに過ぎず、本発明の可能な実施形態または特許請求の範囲を限定するものではない。
【００２１】
[0028]集積回路２１０は、図１のグラフィックスプロセッサ１１８、やはり図１のｎＦｏｒｃｅ２  ＩＧＰ１１０に含まれるグラフィックスプロセッサ、またはその他のグラフィックスプロセッサなどのグラフィックスプロセッサでよい。この集積回路は、いくつかのアドレス線および制御線のためのドライバを有するメモリインターフェースを含む。メモリ回路２２０および２３０は、複数のＤＲＡＭまたはその他のメモリ回路から形成されたＤＩＭＭでよい。
【００２２】
[0029]この実施形態では、線２４２上のアドレス線Ａ［１４：６］、線２４４上の行アドレス選択ＲＡＳ、線２４６上の列アドレス選択ＣＡＳ、線２４８上の書込みイネーブルＷＥ、および線２５０上のチップイネーブルＣＥなどの制御信号が、メモリ回路２２０およびメモリ回路２３０間で共有される。線２５２および２５４上のチップ選択信号ＣＳ、線２４０および２４２上のアドレス線ＳＡ［５：０］およびＡ［５：０］などの他の信号線は、特定のメモリ回路に対して個別化されている。
【００２３】
[0030]メモリ回路２２０および２３０のそれぞれは通常、プリント回路板基板上に一緒に配置された幾つかの集積回路から構成される。通常、このプリント回路板基板は、コンピュータシステムまたはグラフィックスカードマザーボード上にドーターボードとして挿入される。したがって、集積回路２１０のメモリインターフェースの各ピンは、いくつかのワイヤセグメントに沿って分布する多数の容量性負荷を駆動する。このために、集積回路２１０内のメモリインターフェースがメモリ回路２２０および２３０に対して高スイッチング周波数で信号を駆動するときに問題が生じる。
【００２４】
[0031]具体的には、信号エッジレートが低下し、不整合終端によって反射が引き起こされ、リンギングおよびクロスカップリングが生じる。これにより、集積回路２１０内のメモリインターフェースのピンがメモリ回路２２０および２３０を駆動することのできる速度が制限される。話を簡単にするために、集積回路２１０および他の図の集積回路のメモリインターフェースの一部としてデータピンは図示していない。それらが駆動する負荷は通常低く、したがってこうした同じ問題に遭遇しないからである。
【００２５】
[0032]再び説明すると、信号品位が損なわれるほどメモリインターフェースでの動作周波数が十分に高速であるときにアドレスピンおよび制御ピンが低い速度で動作する方法が、メモリインターフェースに対して考案された。これは一般に１Ｔ／２Ｔタイミングと呼ばれる。具体的には、フル速度で動作することのできるピンが、１Ｔタイミングを使用して切り替わり、一方、リンギングおよび反射が落ち着くのにより多くの時間が必要であるピンが、２Ｔタイミングを使用して切り替わる。
【００２６】
[0033]図３は、メモリインターフェースについての１Ｔおよび２Ｔタイミングを示すタイミング図である。この図では、アドレス線および制御線３１０が、１ＴタイミングであるＴ１３１２に対応するデータ転送速度で駆動される。一方、アドレス線および制御線３３０が、２Ｔタイミングに対応する時間枠Ｔ２３３２ごとに切り替わる。
【００２７】
[0034]理解できるように、データ転送速度を向上させるために、１Ｔタイミングでメモリインターフェースピンを操作することが望ましい。再度述べるが、メモリ回路２２０および２３０の容量性負荷により反射およびリンギングによって引き起こされる信号品位の劣化が原因で、このことはすべての場合に可能ではない。通常、動作周波数がしきい周波数を超える場合に２Ｔタイミングが使用され、そうでない場合には、１Ｔタイミングが使用される。
【００２８】
[0035]図２に示すインターフェースを改善する一技法は、メモリ回路２２０および２３０ごとに別々のインターフェースを含めることである。このように選択的に動作することのできるメモリインターフェースの一例は、参照により組み込まれる、Ｍａｌａｃｈｏｗｓｋｙ等によるＭｅｍｏｒｙ  Ａｄｄｒｅｓｓ  ａｎｄ  Ｄａｔａｐａｔｈ  Ｍｕｌｔｉｐｌｅｘｉｎｇという名称の２００３年１１月１２日出願の同時係属の米国特許出願第１０／７０６０５６号に見出すことができる。
【００２９】
[0036]図４は、本発明の実施形態を組み込むことによって改善されることのできるメモリインターフェースのブロック図である。このブロック図は、集積回路４１０と、メモリ回路４２０および４３０とを含む。ここで、集積回路４２０は、図１のグラフィックスプロセッサ１１８、図１のｎＦｏｒｃｅ２  ＩＧＰ１１０に含まれるグラフィックスプロセッサ、またはその他のグラフィックスプロセッサでよい。メモリ回路４２０および４３０は一般にＤＩＭＭである。
【００３０】
[0037]この特定の例では、アドレス線および制御線のそれぞれがメモリ回路４２０に対して重複する。これにより、各インターフェース回路上の容量性負荷が約２分１に低下するが、集積回路４２０とメモリ回路４２０および４３０のそれぞれとを接続する線のトレースキャパシタンスは通常は２分の１に低下しない。
【００３１】
[0038]この技法を使用する際に生じる１つの難点は、集積回路４２０内のメモリインターフェースが非常に多数のピンを含むことである。例えば、特定の実施形態では、５８０個のメモリインターフェース信号ピンが存在する。このことは、こうした線をプリント回路板上に配置および配線しようと試みるときに悪夢となる。
【００３２】
[0039]プリント回路板は通常、多数の層、例えば４層、６層、またはそれ以上の層を有する。こうした板のコストは、層の数が増加するにつれて増大する。例えば、４層板は８ドルのコストがかかることがあり、６層板は１２ドルのコストがかかることがある。したがって、プリント回路上の層の数を制限することが非常に望ましい。
【００３３】
[0040]しかし、層の数を制限すると、集積回路４１０内のメモリインターフェースについての多数の線によって引き起こされる配線の困難が悪化する。したがって、本発明の実施形態により、ユーザがアドレス線および制御線を異なるメモリ回路に個々に配線すると共に、メモリ回路４２０および４３０の両方の間、ならびに他のメモリ回路が含まれる場合は他のメモリ回路との間で他のアドレス線および制御線を共有することが可能となる。
【００３４】
[0041]図５は、本発明の一実施形態によるメモリインターフェースのブロック図である。このブロック図は、集積回路５１０と、メモリ回路５２０および５３０とを含む。集積回路は、テーブルまたは複数のメモリまたは格納位置５４０と、メモリインターフェースのピンを選択的にイネーブルし、ディスエーブルし、メモリインターフェースのピンのタイミングを制御する関連回路とをさらに含む。
【００３５】
[0042]この特定の例では、いくつかのアドレス線および制御線がメモリ装置５２０および５３０のそれぞれに個々に配線される。具体的には、線５５０上のアドレスＡ１［１４：２］と、線５５２上のＲＡＳ１信号と、線５５４上のＣＡＳ１信号とがメモリ回路５３０に個々に配線されると共に、線５５６上のアドレスＡ２［１４：２］と、線５６０上のＲＡＳ２信号と、線５６２上のＣＡＳ２信号とが個々にメモリ回路５２０に配線される。他のアドレスおよび制御線は、メモリ回路５２０および５３０の両方に配線される。具体的には、線５５６上のアドレスＡ２［１：０］と、線５６４上の制御線ＷＥ２と、線５６６上のＣＥ２とが、メモリ装置５２０および５３０の両方に配線される。
【００３６】
[0043]どの制御信号線を個々に配線すべきか、およびどの制御信号線を別々に配線すべきかを決定する意思決定プロセスは通常、個別的に行われる。この意思決定プロセスの要素には、システムに関する共通オペレーションと、インターフェースワイヤに対するプリント回路板の使用可能スペースが含まれる。例えば、しばしばあるメモリ位置が順にアドレス指定される場合、ある特定のアドレス線を個々に配線すると共に、あるアドレス線をメモリ回路５２０および５３０の両方に配線することができる。
【００３７】
[0044]テーブル５４０および関連回路は、集積回路５１０のインターフェースの出力ピンのうちのどれがイネーブルされるか、および集積回路５１０が動作する周波数を制御する。例えば、この特定のケースでは、アドレス線の一部、ならびに書込みイネーブルＷＥ１およびチップイネーブルＣＥ１線が配線されず、したがってこれらのピンはディスエーブルされる。さらに、線５５２上のＲＡＳ１や線５５４上のＣＡＳ１などのいくつかのピンは１つのメモリ回路のみを駆動し、一方、線５６６上のチップイネーブルＣＥ２などの他のピンは、メモリ回路５２０および５３０の両方を駆動する。
【００３８】
[0045]したがって、テーブル５４０は、個々のピンがイネーブルされるか又はディスエーブルされるか、メモリ回路をいくつ駆動しているか、およびメモリインターフェースについての動作周波数を考慮し、次いで出力ドライバが１Ｔタイミングで動作すべきか、それとも２Ｔタイミングで動作すべきかを決定する。
【００３９】
[0046]通常、ピンが使用されない場合、ピンはディスエーブルされる。ピンが使用され、両方のメモリ回路を低速に、例えば１００ＭＨｚ未満で駆動する場合、１Ｔタイミングを使用することができるが、高い速度、例えば１００ＭＨｚ超でピンが使用され両方のメモリ回路を駆動する場合、２Ｔタイミングが使用される。同様に、第２速度未満、例えば２００ＭＨｚ未満でピンが使用され１つのメモリ回路のみを駆動する場合、１Ｔタイミングを使用することができるが、動作周波数がこの第２しきい値よりも高い場合、２Ｔタイミングが使用される。
【００４０】
[0047]起動中に、システムＢＩＯＳによって提供される情報を使用してテーブル５４０を生成することができる。例えば、ＢＩＯＳは、含まれるメモリ回路の数と、メモリインターフェースの動作周波数を決定することができる。これらのパラメータをテーブル５４０に関連する回路に渡し、各ピンについての１Ｔ／２Ｔタイミングを決定する際に使用することができる。
【００４１】
[0048]図６は、本発明の一実施形態によるメモリインターフェースにおいて信号についてのタイミングを決定する方法のフローチャートである。冗長メモリインターフェースの一部として含まれているピンは、動作６１０で始まる。動作６１０では、ピンがイネーブルされているかどうか、すなわち、このピンが配線されているかどうかが判定される。これは通常、装置のスタートアップ時に提供され、テーブル５４０に格納される。このピンがイネーブルされていない場合、ピンはディスエーブルされる。ピンがイネーブルされている場合、動作６２０で、動作周波数が第１しきい値Ｆ２ＭＡＸより高いかどうかが判定される。動作周波数が第１しきい周波数より高く、例えば２００ＭＨｚである場合、ピンは、動作６３０で示すように、２Ｔタイミングで動作すべきである。しかし、動作周波数がこのしきい値未満である場合、動作６２５で、ピンは１Ｔタイミングで動作することができる。
【００４２】
[0049]非冗長ピンは動作６５０で始まる。動作６５０では、冗長メモリインターフェースまたは追加のメモリインターフェース内の対応するピンがイネーブルされているかどうかが判定される（あるいは、ピンで駆動されるべきメモリ装置の数を直接的に知ることができ、または求めることができる）。対応するピンがイネーブルされている場合、動作６５５で、動作周波数が第１しきい値Ｆ２ＭＡＸより高いかどうかが判定される。そうである場合、動作６７０で示されるように２Ｔタイミングが使用され、そうでない場合、動作６６５で１Ｔタイミングが使用される。このしきい値は、動作６２０で使用されたのと同じしきい値でよく、そのように符号を付けるが、異なるしきい値でもよい。
【００４３】
[0050]対応するピンがイネーブルされていない場合、このピンは、含まれるすべてのメモリ回路を駆動していることがわかる。あるいは、このピンで駆動されるメモリ回路の数を直接的に知ることができ、それを例えばテーブル５４０に格納することができる。この場合、動作６６０で、動作周波数が、通常は第１しきい値未満である第２しきい値未満であるかどうかが判定される。そうである場合、動作６６５で示すように１Ｔタイミングを使用することができ、そうでない場合、動作６７０で、２Ｔタイミングが使用される。
【００４４】
[0051]図７は、本発明の一実施形態によるメモリインターフェースでの信号についてのタイミングオプションを示す表である。この表は、メモリインターフェースのピンを示す列７１０と、冗長インターフェース内の対応するピンがイネーブルされる場合の１Ｔ／２Ｔの決定を示す列７２０と、冗長インターフェース内の対応するピンがディスエーブルされる場合の１Ｔ／２Ｔの決定を示す列７３０とを含む。
【００４５】
[0052]ここで、この特定の例では、話を簡単にするために各周波数しきい値は、１００ＭＨｚおよび２００ＭＨｚとしている。さらに、話を簡単にするために、１５０ＭＨｚで動作中のときの図５のインターフェースに対応する表エントリを丸で囲ってある。例えば、アドレス線Ａ１［１４：２］は、対応するピンがイネーブルされ、動作周波数は２００ＭＨｚ未満であるので、これらのピンはエントリ７２２で示されるように１Ｔで動作することができる。動作周波数が２００ＭＨｚより高くなった場合、エントリ７２４で示されるように２Ｔタイミングが使用される。こうしたピンがディスエーブルされる場合、エントリ７３２で示されるように、１Ｔ／２Ｔタイミングは適用できない。同様に、書込みイネーブル線ＷＥ２は、ディスエーブルされた対応するピンＷＥ１を有し、その動作周波数は１００ＭＨｚより高いので、エントリ７３８で示されるように、２Ｔタイミングが使用される。
【００４６】
[0053]このようにして、ユーザは、１Ｔタイミングを最適化すると共に、基板レイアウト時間を短縮し、または単にすべてのメモリインターフェース線を配線することを可能にするように信号線を配線することができる。さらに、接続された各信号線は、その負荷を考慮してその動作周波数に対して適切となるように２Ｔまたは１Ｔタイミングで動作することができる。
【００４７】
[0054]さらに、上記で示した各例では、２つのメモリ回路が含まれていた。本発明の他の実施形態では、他の数のメモリ回路を含めることができる。さらに、特定の実施形態では、追加の、または冗長な１組のメモリインターフェース線が含まれていた。本発明の他の実施形態では、２つ以上の線の冗長な組または部分的な組を含めることができる。
【００４８】
[0055]上記の本発明の例示的実施形態の説明を例示および説明のために提示した。網羅的なものではなく、本発明を記載の厳密な形態に限定するものでもなく、上記の教示に照らして多くの修正形態および変形形態が可能である。本発明の原理およびその実際的な応用を最も良く説明するために実施形態を選び、説明し、それによって様々な実施形態と、企図される特定の用途に適した様々な修正形態で当業者が本発明を最良に利用することが可能となる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態を組み込むことによって利益を得る改良型コンピュータシステム１００のブロック図である。
【図２】本発明の実施形態を組み込むことによって改善することのできるメモリインターフェースのブロック図である。
【図３】メモリインターフェースについての１Ｔおよび２Ｔタイミングを示すタイミング図である。
【図４】本発明の実施形態を組み込むことによって改善することのできるメモリインターフェースのブロック図である。
【図５】本発明の一実施形態によるメモリインターフェースのブロック図である。
【図６】本発明の一実施形態によるメモリインターフェースで信号についてのタイミングを決定する方法のフローチャートである。
【図７】本発明の一実施形態によるメモリインターフェースでの信号についてのタイミングオプションを示す表である。
【符号の説明】
【００５０】
１１２…メモリ、１１４…メモリ、１４８…オーディオシステム、２１０…集積回路、２２０…メモリ回路、２４２…アドレス線２４４…行アドレス選択線（ＲＡＳ）、２４６…列アドレス選択線（ＣＡＳ）、３１０…アドレス線および制御線、３３０…アドレス線および制御線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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