(57)【要約】  デジタル有限状態機械およびアナログ同調回路で構成されたハイブリッド同調回路を用いて、プロセス、温度、電力供給、およびサンプリング・レートの変化に対して連続時間積分器定数のＲＣ積を効果的に維持する。実装方式が連続的であるため、従来技術よりもトラッキングが正確である。注意深く選ばれた計時スキームを用いて、本技術はフィードバックＤＡＣにおけるシンボル間干渉が除去される。本技術では基準周波数を使用しないため、ユーザーが基準周波数を識別する必要が無くなる。
2008505534.tif 000002
【特許請求の範囲】
【請求項１】
改良型連続時間積分器と連動するハイブリッド同調回路であって、前記改良型連続時間積分器が第１の複数のスイッチおよび第１のプログラム可能なキャパシタアレイを含み、前記ハイブリッド同調回路が、
前記第１の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第２のプログラム可能なキャパシタアレイおよび第２の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御するアナログ制御回路と、
前記積分制御信号を監視する有限状態機械とを含み、前記有限状態機械が前記連続時間積分器および前記アナログ制御回路内のキャパシタアレイのキャパシタ・サイズを増減させるハイブリッド同調回路。
【請求項２】
前記第１の複数のスイッチが、ＲＣ積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項１に記載のハイブリッド同調回路。
【請求項３】
前記第１の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項２に記載のハイブリッド同調回路。
【請求項４】
前記改良型連続時間積分器が第１の固定キャパシタを更に含み、前記第１の複数のスイッチが積分期間中に連続時間積分器の入力抵抗器およびＤＡＣ出力を演算増幅器の各々の加算接続点に接続するか、または前記第１の複数のスイッチが抵抗器およびＤＡＣ出力を前記演算増幅器から切り離して、入力抵抗器およびＤＡＣ出力を既知の電圧に接続する、請求項１に記載のハイブリッド同調回路。
【請求項５】
前記アナログ制御回路が、
パルスジェネレータと
ＲＳフリップフロップと、
ＤＡＣバイアス回路を駆動する電流からバイアスを受ける電流源と、
第２の固定サイズ・キャパシタと、
コンパレータとを更に含む、請求項１に記載のハイブリッド同調回路。
【請求項６】
前記改良型連続時間積分器およびアナログ制御回路が、各々第１および第２の固定キャパシタを更に含み、第１の固定キャパシタに対する第１のプログラム可能なキャパシタアレイの合計の比率が、第２の固定キャパシタに対する第２のプログラム可能なキャパシタアレイの合計の比率に等しい、請求項１に記載のハイブリッド同調回路。
【請求項７】
改良型連続時間積分器と連動するハイブリッド同調回路を実装する集積回路であって、前記改良型連続時間積分器が第１の複数のスイッチおよび第１のプログラム可能なキャパシタアレイを含み、前記集積回路が、
前記第１の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第２のプログラム可能なキャパシタアレイおよび第２の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御するアナログ制御回路要素と、
前記積分制御信号を監視する有限状態機械要素とを含み、前記有限状態機械が前記連続時間積分器および前記アナログ制御回路内のキャパシタアレイのキャパシタ・サイズを増減させる集積回路。
【請求項８】
前記第１の複数のスイッチが、ＲＣ積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項７に記載の集積回路。
【請求項９】
前記第１の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項８に記載の集積回路。
【請求項１０】
前記改良型連続時間積分器が第１の固定キャパシタを更に含み、前記第１の複数のスイッチが積分期間中に前記連続時間積分器要素の入力抵抗器およびＤＡＣ出力を演算増幅器の各々の加算接続点に接続するか、または前記第１の複数のスイッチが抵抗器およびＤＡＣ出力を前記演算増幅器から切り離して、入力抵抗器およびＤＡＣ出力を既知の電圧に接続する、請求項７に記載の集積回路。
【請求項１１】
前記アナログ制御回路が、
パルスジェネレータと
ＲＳフリップフロップと、
ＤＡＣバイアス回路を駆動する電流からバイアスを受ける電流源と、
第２の固定サイズ・キャパシタと、
コンパレータとを更に含む、請求項７に記載の集積回路。
【請求項１２】
前記改良型連続時間積分器およびアナログ制御回路が、各々第１および第２の固定キャパシタを更に含み、第１の固定キャパシタに対する第１のプログラム可能なキャパシタアレイの合計の比率が、第２の固定キャパシタに対する第２のプログラム可能なキャパシタアレイの合計の比率に等しい、請求項７に記載の集積回路。
【請求項１３】
デジタル／アナログ変換器（ＤＡＣ）と、
複数の入力抵抗器と、
演算増幅器と、
ハイブリッド同調回路を介して制御可能な複数のスイッチと、
複数のプログラム可能なキャパシタアレイと、
固定キャパシタとを含む、改良型連続時間積分器であって、
前記スイッチが積分期間中に前記入力抵抗器およびＤＡＣ出力を前記演算増幅器の各々の加算接続点に接続するか、または前記スイッチが前記抵抗器およびＤＡＣ出力を前記演算増幅器から切り離して、入力抵抗器およびＤＡＣ出力を既知の電圧に接続する、改良型連続時間積分器。
【請求項１４】
前記ハイブリッド同調回路が更に、
前記第１の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第２のプログラム可能なキャパシタアレイおよび第２の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御するアナログ制御回路と、
前記積分制御信号を監視する有限状態機械とを含み、前記有限状態機械が前記連続時間積分器および前記アナログ制御回路内のキャパシタアレイのキャパシタ・サイズを増減させる、請求項１３に記載の改良型連続時間積分器。
【請求項１５】
前記第１の複数のスイッチが、ＲＣ積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項１４に記載の改良型連続時間積分器。
【請求項１６】
前記第１の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項１５に記載の改良型連続時間積分器。
【請求項１７】
前記改良型連続時間積分器が第１の固定キャパシタを更に含み、前記第１の複数のスイッチが積分期間中に連続時間積分器の入力抵抗器およびＤＡＣ出力を演算増幅器の各々の加算接続点に接続するか、または前記第１の複数のスイッチが抵抗器およびＤＡＣ出力を前記演算増幅器から切り離して、入力抵抗器およびＤＡＣ出力を既知の電圧に接続する、請求項１４に記載の改良型連続時間積分器。
【請求項１８】
同調回路内でアナログ・ゲイン同調ブロックと共に実装される有限状態機械であって、前記同調回路が改良型連続時間積分器と連動し、前記改良型連続時間積分器が第１の複数のスイッチおよび第１のプログラム可能なキャパシタアレイを含み、前記有限状態機械が、
前記アナログ・ゲイン同調ブロックからの積分制御信号を監視する手段と、
前記積分制御信号の前記監視に基づいて、前記連続時間積分器内の前記第１のプログラム可能なキャパシタアレイのキャパシタ・サイズを増減させる手段とを含む有限状態機械。
【請求項１９】
前記アナログ・ゲイン同調ブロックが、前記第１の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第２のプログラム可能なキャパシタアレイおよび第２の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御する、請求項１８に記載の有限状態機械。
【請求項２０】
前記第１の複数のスイッチが、ＲＣ積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項１８に記載の有限状態機械。
【請求項２１】
前記第１の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項２０に記載の有限状態機械。
【請求項２２】
前記アナログ同調ブロックが、
パルスジェネレータと
ＲＳフリップフロップと
ＤＡＣバイアス回路を駆動する電流からバイアスを受ける電流源と、
前記電流源を制御する一対のスイッチと、
固定サイズ・キャパシタと、
前記有限状態機械からのデジタルコードによりプログラムされたプログラム可能なキャパシタアレイと、
コンパレータとを含む、請求項１８に記載の有限状態機械。
【請求項２３】
連続時間積分器における積分期間を調整する方法であって、
積分制御信号を生成するステップと、
前記連続時間積分器のフィードイン電流とフィードバック電流との差をオン・オフ切り替えするステップと、
前記積分制御信号により前記連続時間積分器の積分期間を制御するステップとを含む方法。
【請求項２４】
フィードバックＤＡＣのシンボル間干渉を減らすべく、
前記積分制御信号をオフにするステップと、
オフ状態である間、ＤＡＣコードを変化させるステップと、
前記積分制御信号をオンにするステップとを更に含む、請求項２３に記載の方法。
【請求項２５】
連続時間積分器における積分期間を調整する方法であって、
積分制御信号を生成するステップと、
前記連続時間積分器のフィードイン電流とフィードバック電流を別々にオン・オフ切り替えするステップと、
前記積分制御信号により前記連続時間積分器の積分期間を制御するステップとを含む方法。
【請求項２６】
フィードバックＤＡＣのシンボル間干渉を減らすべく、
前記積分制御信号をオフにするステップと、
オフ状態である間、ＤＡＣコードを変化させるステップと、
前記積分制御信号をオンにするステップとを更に含む、請求項２５に記載の方法。
【請求項２７】
ゼロ復帰フェーズへ出入りする遷移の間に、ＤＡＣを駆動する電流の出力におけるグリッチを減らす方法であって
ゼロ復帰フェーズ中にＤＡＣの出力および入力抵抗器の両方を既知の電圧に接続するステップと、
バッファを用いてＤＡＣ出力電圧を既知の電圧に維持するステップとを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００４年６月２９日出願の米国仮特許出願第第６０／５８３，７５６号および２００４年９月８日出願の米国特許出願第１０／９３６，１７９号を優先権主張するものであり、両方の全文を本明細書に引用する。
【０００２】
本発明は、シグマデルタ・ノイズ整形型の混合信号変換器に関し、より具体的には、ハイブリッド連続時間および離散時間回路を採用した混合信号アナログ／デジタル変換器に関する。
【背景技術】
【０００３】
シグマデルタ型アナログ／デジタル変換器（ＡＤＣ）は、従来のナイキスト変換器に比べて比較的低コストで高い解像度および低い歪みを実現する手段を提供する。高い解像度は、入力信号をオーバーサンプリングして関心帯域における量子化ノイズをより高い周波数領域に整形することにより実現される。より高い周波数ノイズは次いで、後続のデジタル・フィルタ段によりデジタル的にフィルタリングすることができる。その結果得られたデータは次いで、変換器の出力において所望のサンプル・レートで下方サンプリングされる。
【０００４】
通常、音声シグマデルタＡＤＣは以下の理由によりスイッチトキャパシタ等の離散時間回路を用いて行なう。スイッチトキャパシタ回路は通常、第１積分器の実装に用いられ、クロックジターからの影響が少なく、サンプリング・レートに合わせて容易にスケーリング可能である。更に、キャパシタのマッチングが良好なため、本来的に係数のトラッキングが良好である。しかし、離散時間特性に起因して、変換器は、主として第１の積分器のサンプリング・キャパシタが捕捉した信号依存グリッチにより生じる高調波歪みの影響を受ける。オンチップ・変換器を有するデジタル信号プロセッサ（ＤＳＰ）等の高集積回路において、ＤＳＰが変換器よりはるかに高いクロック・レートで動作しているため、これらの望ましくないグリッチを含むことは、極めて困難である。更に、信号対ノイズ比（ＳＮＲ）が１００ｄＢ超の高性能変換器の場合、サンプリング・キャパシタは熱ノイズを減らすために巨大でなければならない。このように巨大なキャパシタが入力電圧をサンプリングする場合、電流グリッチが信号源へ返されるため電磁干渉（ＥＭＩ）が生じる。
【０００５】
第１の積分器をスイッチトキャパシタにより実装するのではなく、連続時間積分器の実装と同様に、積分器を実際の抵抗器およびキャパシタを用いて実装することができる。スーチ（Ｓｏｏｃｈ）他による米国特許第５，０７９，５５０号（以下スーチ特許）は、シグマデルタＡＤＣにおける連続時間と離散積分器のそのような組合せを提供する。
【０００６】
図１に、加算回路１０１、連続時間積分器１０２、離散時間積分器（群）１０４、量子化器１０６、および電流フィードバック型デジタル／アナログ変換器（ＤＡＣ）１０８を含むスーチの機構１００の概要を表わすブロック図を示す。アナログ入力信号が加算回路または加算器１０１の正入力に接続されていて、加算器１０１の出力がループ・フィルタ１０５の入力に接続されており、これは連続時間積分器１０２への入力でもある。連続時間積分器１０２の出力は、離散信号に変換される。連続時間積分器１０２の反対側には離散時間積分器１０４が接続されており、離散時間積分器１０４の出力はアナログ・ループ・フィルタ１０５の出力を形成して、量子化器１０６の入力に接続されている。これは、本例では１ビットのアナログ対デジタル変換器である。量子化器１０６のＤＡＣ１０８の出力およびＤＡＣ１０８への入力も形成し、ＤＡＣ１０８の出力は加算器１０１の負入力に接続されている。
【０００７】
第１ステージの連続時間機構の特性により、第１ステージで生じるグリッチはサンプリングされるのではなく、クロック周期にわたり平均化される。従って、これらのグリッチが変換器の性能に及ぼす好ましくない影響が大幅に減少する。これは連続時間実装対離散時間実装の主な利点である。更に、入力インピーダンスは純粋に抵抗性であるため（入力からのフィードフォワード経路が除外された場合）、回路は高周波電流グリッチを外部電流源へ返さない。スーチ機構の設定は、スイッチトキャパシタによる実装に比べて、生じる電磁干渉（ＥＭＩ）が極めて低い。しかし、図１のスーチ機構には各種の短所があり、そのいくつかを以下に述べる。
【０００８】
上述の連続時間と離散時間を組合せた実装方式に付随する主な短所は、ＲＣ時定数または積分器ゲインが、プロセス、温度、および電力供給（Ｓｕｐｐｌｙ）により大幅に変動する点である。ＲＣ積の変動によりループのノイズ伝達関数が変化して変換器の性能低下をもたらす。
【０００９】
このような実装方式に付随する別の短所は、ＲＣ時定数もまた、第２ステージにおいてスイッチトキャパシタ・ネットワークを計時する変換器のマスタ・クロックの周期に伴なって変化する点である。これにより、変換器の動作が特定の一つのサンプリング・レートに限定される。
【００１０】
連続時間の実装方式に付随する更に別の短所は、連続時間フィードバックＤＡＣが、ＡＤＣの全体的な性能の高調波歪みを支配するシンボル間干渉（ＩＳＩ）を有する点である。
【００１１】
この問題を解決する試みが、シャ（Ｘｉａ）他による文献「連続同調シグマデルタＡＤＣおよび高精度フィルタ用の自動同調構造」に開示されている。シャ（Ｘｉａ）他は、離散的同調方法を介してＲＣ積の安定を実現した。図２に、シャ（Ｘｉａ）他が示唆した従来技術の同調技術の簡略図を示す。図２の機構は、基準電流源２０２、プログラム可能なキャパシタ・バンク２０４、固定キャパシタ２０６、コンパレータ２０８、および同調論理回路２１０を含んでいる。キャパシタ出力における電圧を固定電圧に調整することにより、当該回路は、制御コードを生成して、同調回路のプログラム可能なキャパシタアレイおよび第１ステップ連続時間積分器のプログラム可能なキャパシタアレイの両方を制御する。シャ（Ｘｉａ）の技術は、カウンタの量子化ステップサイズが粗く、高精度シグマデルタＡＤＣに適していない点が短所である。更に、プログラム可能なキャパシタアレイ２０４を利用する点も、同調を狭い範囲に制限するため、音声ＡＤＣで必要とされるようにサンプリング・レートが大幅に変動する場合に適していない。
【００１２】
図３は、シグマデルタＡＤＣにおける連続時間第１ステージの従来の差分実装方式を示す。これは、増幅器３００、一対のキャパシタ３０２、３０４、一対の入力抵抗器３０６、３０８、およびフィードバックＤＡＣ３１０を含んでいる。通常の動作モードにおいて、入力電圧は入力抵抗器３０６、３０８を介して電流に変換される。フィードバックＤＡＣ３１０は、変換器のデジタル出力により制御される。上述のように、デジタル出力の低周波コンテンツは入力をトラッキングする。従って、エラー電流、すなわちＤＡＣの入力電流と出力の差の大部分は高周波整形されたノイズである。このノイズは、キャパシタ３０２、３０４により積分され、次いで後続のスイッチトキャパシタ積分器によりサンプリングされる。
【００１３】
上に述べた従来技術の実装方式の利点、特徴、および効果が何であれ、いずれも本発明の目的を実現するには至らない。
【００１４】
【特許文献１】米国特許第５，０７９，５５０号明細書
【発明の開示】
【課題を解決するための手段】
【００１５】
本発明は、（ａ）連続時間積分器におけるＲＣ積の変動およびサンプリング周波数の変動を補償するステップと、（ｂ）前記補償に基づいて前記連続時間積分器の積分間隔を調整するステップと、（ｃ）前記補償に基づいて積分キャパシタを調整するステップとを含んでいる。本発明の方法は、一実施形態において、連続時間積分器の入力および帰還信号の両方にゼロ復帰技術を適用することに基づいてシンボル間干渉を除去する。本発明の方法は別の実施形態において、入力と帰還信号の差にゼロ復帰技術を適用することによりシンボル間干渉の問題を解決する。
【００１６】
本発明はまた、ゼロ復帰期間へ出入りする遷移の間に、電流源のドレインにおけるグリッチを減らす方法を提供する。当該方法は、（ａ）積分器から入力抵抗器およびフィードバックＤＡＣを切り離すステップと、（ｂ）ゼロ復帰期間中にＤＡＣの出力および入力抵抗器の両方を既知の電圧に接続するステップと、（ｃ）ＤＡＣ出力電圧を既知のレベルに維持するステップと、（ｄ）ゼロ復帰期間中にＤＡＣ入力コードを変えるステップとを含んでいる。
【００１７】
本発明はまた、改良型連続時間積分器と連動するハイブリッド同調回路を提供する。改良型連続時間積分器は、第１の複数のスイッチと第１のプログラム可能なキャパシタアレイとを含んでいる。ハイブリッド同調回路は、（ａ）第１の複数のスイッチを制御することにより積分制御信号を生成して連続的に調整する第２のプログラム可能なキャパシタアレイと第２の複数のスイッチとを有し、積分制御信号が連続時間積分器の積分時間を制御するアナログ制御回路と、（ｂ）積分制御信号を監視する有限状態機械であって、前記連続時間積分器および前記アナログの制御回路のキャパシタアレイのキャパシタ・サイズを増減させる有限状態機械とを含んでいる。
【００１８】
本発明はまた、連続時間積分器を提供する。当該連続時間積分器は、（ａ）デジタル／アナログ変換器（ＤＡＣ）と、（ｂ）複数の入力抵抗器と、（ｃ）演算増幅器と、（ｄ）ハイブリッド同調回路を介して制御可能な複数のスイッチと、（ｅ）複数のプログラム可能なキャパシタアレイと、（ｆ）固定キャパシタとを含み、スイッチが積分期間中に入力抵抗器およびＤＡＣ出力を演算増幅器の各々の加算接続点に接続するか、またはスイッチが抵抗器およびＤＡＣ出力を演算増幅器から切り離して、入力抵抗器およびＤＡＣ出力を既知の電圧に接続する。
【００１９】
本発明はまた、有限状態機械を提供する。当該有限状態機械は、（ａ）アナログ制御回路からの積分制御信号を監視する手段と、（ｂ）必要に応じて連続時間積分器のキャパシタ・サイズを小さくする手段と、（ｃ）必要に応じて積分器におけるキャパシタ・サイズを大きくする手段とを含んでいる。
【発明を実施するための最良の形態】
【００２０】
本発明を、いくつかの好適な実施形態に関して図示および説明するが、本発明の概念および範囲から逸脱することなく、形式と細部への各種の変更、省略、および追加を行なってもよい。
【００２１】
本発明は、プロセス、温度、電力供給（Ｓｕｐｐｌｙ）、およびサンプリング・レートの変化に対して連続時間積分器定数のＲＣ積を効果的に維持すべく、デジタル有限状態機械およびアナログ制御回路を含むハイブリッド同調回路を使用する。本発明の実装方式が連続的な性質を有するため、上述の従来技術に比べてトラッキングが極めて正確である。更に、本発明は、従来技術では不可能なサンプリング・レートの広範な変動も考慮に入れている。
【００２２】
本発明の更に別の態様によれば、注意深く選ばれた計時スキームが提供され、当該スキームにより従来技術の連続時間ＡＤＣ設計に付随する主な短所である、フィードバックＤＡＣにおけるシンボル間干渉（ＩＳＩ）が除去される。本発明の技術では較正に基準周波数を使用しないため、ユーザーが当該基準を識別する必要が無くなる点に留意されたい。
【００２３】
図４に、本発明で使用する連続時間第１ステージを有する４ビットの２次シグマデルタ型アナログ・デジタル変換器の単純化したモデルを示す。本機構は主に、連続時間積分器４０２、スイッチトキャパシタＤＡＣ４０６、スイッチトキャパシタ積分器４０４、電流ステアリングＤＡＣ４０８、１６レベル・フラッシュＡＤＣ４１０、２進・温度計コード・エンコーダ４１２、データ指向スクランブラ４１４を含んでいる。
【００２４】
図５に、本発明の例証的な実施形態を示す。図５の回路５００により従来技術に関する上述の問題が解決される。回路５００は２個の部分、すなわち改良型連続時間積分器５０２および同調回路５０４で構成されている。上述の改良型連続時間積分器は、入力抵抗器５１０、５１２と直列な一対のスイッチ５０６、５０８、増幅器５１８、ＤＡＣ５２６、並びに電圧バッファ５２０を有する。スイッチ５０６、５０８は、同調回路５０４により制御される。プログラム可能なキャパシタアレイ５１４、５１６もまた同調回路５０４により制御される。
【００２５】
同調回路５０４は、有限状態機械及びアナログ制御ブロックを含んでいる。図６に、同調回路３０４の有限状態機械の例証的な実施形態を示す。有限状態機械は、図４のフローチャートに示すタスクを実行するいくつかのＤフリップフロップおよび組合せ論理と、アナログ同調回路内のキャパシタアレイおよび上述の連続時間積分器のキャパシタアレイをも制御する４ビットの２進カウンタを含んでいる。有限状態機械の実装は、ハードウェア記述言語によっても、または単にマニュアル設計（ｍａｎｕａｌ ｄｅｓｉｇｎ）によっても可能である。
【００２６】
図７に、上述のアナログ制御回路の例証的な実施形態を示す。アナログ制御回路は、リセット・セット（ＲＳ）フリップフロップ７０２と組み合わせたパルスジェネレータ、ＤＡＣと同じバイアス電圧によりバイアスをかけられた電流源７０４、プログラム可能なキャパシタアレイ７０６、スイッチアレイ７０８、固定キャパシタ７１０、コンパレータ７１２、一対のスイッチ７１４、７１６、およびシャントスイッチ７１８を含んでいる。固定キャパシタに対するプログラム可能なキャパシタの合計の比率は、改良型連続時間積分器５０２におけるものと同一である。同調回路および上述の連続時間積分器におけるプログラム可能なキャパシタアレイは共に、有限状態機械からの同一デジタルコードにより制御される。アナログ回路の入力は、マスタ・クロック、ＡＤＣ全体のクロック、上述の有限状態からのデジタルコードを含んでいる。アナログ制御回路は、図５のスイッチ５０６、５０８を制御する積分制御信号を生成する。
【００２７】
図５での議論に戻るに、積分期間、すなわち積分器内の２個のスイッチ５０６、５０８が閉じられている期間をＲＣ積の変化に対して比例的に変化させることにより、プロセス、電力供給、温度、およびサンプリング・レートが変化しても積分器出力における最終電圧が一定であるようにすることが目的である。この動作は、アナログ制御回路において積分制御信号を増減することにより自動的に達成される。別の目的は、同調回路から５０４の有限状態機械からの命令に従い、積分器内の帰還キャパシタ（５１４、５１６）を削減することである。
【００２８】
同調回路の動作について以下に述べる。電源投入時に、アナログ制御回路はリセット状態になる。この状態で、比較器の出力は０であり、制御回路５００および積分器５０２内の全てのキャパシタがスイッチインされて、積分器内のスイッチ５０６、５０８は共に閉じられている。この設定により非同調連続時間積分器が形成される。リセット信号がディアサートされたならば同調回路５０４は機能する。図８にこの方式を示す。マスタ・クロックの立ち上がりエッジにおいて、パルスジェネレータがリセット・セットフリップ・フロップ回路を起動させるパルスを生成する。フリップフロップの出力は次いで、連続時間積分器内の２個のスイッチ５０６、５０８をオンにして積分期間を開始する。同時に、スケーリングされた電流源７０４（図７の）がキャパシタへの充電を開始する。キャパシタアレイの出力における電圧がコンパレータの閾値を超えたならば、コンパレータはトリップする。次いでＲＳフリップフロップがリセットされて、積分期間が終了する。スイッチ７１４は次いで、同調回路内のキャパシタの電圧を放電させる。この間、スイッチ７１８は電流源７０４の出力をアースに接続し、従って当該ノードにおける寄生キャパシタにより捕捉された電圧を全て放電する。
【００２９】
図７のアナログ制御回路は、クロックの次の立ち上がりエッジの前に積分期間が終了するように設計されている。非積分期間、すなわち積分器内の両スイッチが開いている間、ＤＡＣビットは次の値に変化する（図８に示すように）ことができる。次の積分期間が開始する場合、ＤＡＣビットは既に適当な値に設定されている。これは、積分器がＤＡＣの以前のデータを記憶していないことを意味する。従って、積分器にはシンボル間干渉が生じない。当業者であれば、これが誤差信号、すなわちフィードイン電流とフィードバック電流の差に適用されるゼロ復帰スキームであることが想起されよう。このスキームの利点は以下の通りである。すなわち（ａ）積分器内のスイッチを通って流れる微弱な誤差信号にＲＴＺが適用されるため、積分器内の演算増幅器にそれ以上の負荷をかけず、（ｂ）信号に関係する電流をスイッチが通さないため、変換器の性能に影響を及ぼすことがない。このことは、従来のＤＡＣだけにＲＴＺを実装する方式と比較した場合の主な利点である。
【００３０】
図６の有限状態機械は、積分制御信号を常時監視する。プロセスの変動に起因してキャパシタ容量が公称値より小さい場合、アナログ制御回路内のキャパシタアレイの出力における電圧は通常より早くコンパレータの閾値に到達する。積分器の出力はまた、通常より急速に立ち上がる。しかし、コンパレータがトリップした場合、積分期間は短くなる。従って、積分器の出力における最終電圧は依然として通常の場合と同様である。この方式を図９に示す。
【００３１】
プロセスの変動に起因してキャパシタ容量が正常値より大きい場合、アナログ制御回路内のキャパシタアレイの出力における電圧は通常より遅く閾値電圧に到達する。積分器の出力はまた、通常より緩慢に立ち上がる。従って、コンパレータがトリップするまでの時間が長くなる。積分期間は通常より長くなる。同調回路は、積分期間が１クロック周期より長くなるまで連続的にトラッキングする。これが生じた場合、有限状態機械はアナログ制御回路内のプログラム可能なキャパシタアレイを削減する。積分期間が１クロック周期より短くなるまでこれを続ける。この時点で、同調回路は連続時間積分器内のプログラム可能なキャパシタを、アナログ制御回路で用いられているものと同一のコードに変える。サンプリング・レート変動の上限は、従って、同調回路内のプログラム可能なキャパシタと固定キャパシタの合計に対するプログラム可能なキャパシタアレイの比率である。
【００３２】
較正が完了した後で、同調回路は監視状態に入って積分制御信号を連続的に点検し、必要に応じて較正を再開する。連続時間積分器が中断なく動作することを保証すべく、スイッチ５０６、５０８は較正期間中、常時閉じている。また、連続時間積分器内のキャパシタアレイが更新されるのは、較正サイクルの終了時点だけである。
【図面の簡単な説明】
【００３３】
【図１】従来技術によるシグマデルタＡＤＣの連続時間と離散時間実装方式の組み合わせを示す図である。
【図２】従来技術による離散同調技術を示す図である。
【図３】連続時間積分器の従来の差分実装方式を示す図である。
【図４】本発明における連続時間第１ステージを有する４ビット・シグマデルタ型アナログ・デジタル変換器のブロック図である。
【図５】従来技術に関する上述の問題を除去する回路を示す、本発明の例証的な実施例である。
【図６】同調回路のデジタル有限状態機械の例証的な実施形態を示す図である。
【図７】アナログ制御回路の例証的な実施形態を示す図である。
【図８】スイッチング・スキームを示すタイミング図である。
【図９】積分器電圧対積分時間のグラフである。
【図１】
2008505534.tif 000003
【図２】
2008505534.tif 000004
【図３】
2008505534.tif 000005
【図４】
2008505534.tif 000006
【図５】
2008505534.tif 000007
【図６】
2008505534.tif 000008
【図７】
2008505534.tif 000009
【図８】
2008505534.tif 000010
【図９】
2008505534.tif 000011
【国際調査報告】
2008505534.tif 000012
2008505534.tif 000013
2008505534.tif 000014
2008505534.tif 000015
2008505534.tif 000016
2008505534.tif 000017