(57)【要約】  大きなアレイによるアバランチ装置のモノリシックな集積化のための数例の詳細なレイアウト設計が開示されている。当該アバランチ装置は、ホトダイオード（ＡＰＤ）またはアバランチ発光ダイオード（ＡＬＥＤ）として動作することができ、もっぱら印加されたバイアス条件に依存しており、周辺回路からソフトウェア制御できる。もし成膜されたフィルムが直接バンドギャップを有していれば、当該装置は、アバランチ動作がなくても発光することができる。とくに、本発明レイアウトは、基本的なピクセル／ライセル電池の応答によって達成されるセンサー／エミッタ・マトリックスを備えている。
2008508701.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された画素マトリックスからなる撮像デバイスであって、
画素マトリックスが、各画素セルが少なくとも１個の行選択トランジスタと、少なくとも１個の光デバイスとで構成される、複数の画素セルを備え、
各行選択トランジスタと各光デバイスとが、基板上の活性域上に形成され、
各光デバイスは、行選択トランジスタの活性域に近接し、かつ、それから分離された別の活性域上に形成され、
さらに、センサー／エミッタマトリックス構造全体上に、光デバイス全部に共通の上側電極が設けられており、そのため、光デバイス全部が同じ電位に接続されることを特徴とする撮像デバイス。
【請求項２】
光デバイスの下側電極が、対応する行選択トランジスタのドレイン域に接続されており、それら中間の導電経路が両活性域を分離する分離域の下方に配置されるため、下側電極が各画素から電気的に分離される請求項１記載の撮像デバイス。
【請求項３】
同じ行の行選択トランジスタのポテンシャル井戸の行が、浅いトレンチ分離域下方で互いに接続されており、前記画素マトリックスの周辺域にある、その行の端の１個の接点を有し、近接する行の井戸からは電気的に分離されているため、前記井戸の列において独立したバイアス電流を可能にする請求項１記載の撮像デバイス。
【請求項４】
前記光デバイスの下側電極が、対応する行選択トランジスタのドレイン域に接続されており、それら中間の導電経路が両活性域を分離する分離域内で非連続に配置されるため、前記下側電極が各画素から電気絶縁される請求項１記載の撮像デバイス。
【請求項５】
前記光デバイスが、アバランチ式光ダイオード（ＡＰＤ）、または、アバランチ式発光ダイオード（ＡＬＥＤ）として動作する、請求項２、請求項３、または請求項４記載の撮像デバイス。
【請求項６】
前記画素マトリックスが、内部基板上に形成されている請求項２記載の撮像デバイス。
【請求項７】
前記画素マトリックスが、厚膜ＳＯＩ基板上に形成されている請求項２または請求項３記載の撮像デバイス。
【請求項８】
前記画素マトリックスが、薄膜ＳＯＩまたはＧＯＩ基板上に形成されている請求項４記載の撮像デバイス。
【請求項９】
前記光デバイス（ＡＰＬ／ＡＬＥＤ）が、最も単純な構成では、ｐ型基板上に形成されたｎ型添加活性域上にエピタキシャル成長で積層された、単結晶のｐ型添加ＳｉＧｅＣランダム合金層である積層体からなり、
前記光デバイス（ＡＰＬ／ＡＬＥＤ）の下側電極が、ピクセル／ライセル型ＮＭＯＳデバイスのドレイン域に接続された、ｐ型添加ＳｉＧｅＣ層下方のｎ型添加ＣＭＯＳ活性域であって、それら中間のｎ型導電経路が両活性域を分離するＳＴＩ域下方に配置されるため、ｎ型導電経路がｎ型井戸のｎ型層により形成されており、
前記ピクセル／ライセルにおけるＡＰＤ／ＡＬＥＤの下側電極と、それをＮＭＯＳデバイスのドレイン域に接続するｎ型井戸とが、ｐ型域に取り囲まれて、隣接するピクセル／ライセルから電気的に分離されており、
前記隣接するピクセル／ライセル間の電気的分離域が、浅いトレンチ分離域と、浅いトレンチの底部からｐ型基板まで伸びるｐ型井戸域とからなり、ｐ型井戸により、隣接するピクセル／ライセル間に電子の電位バリヤ（正孔井戸）が形成されるため、浅いトレンチ域下方の電子と正孔の拡散を防止し、クロストークを効果的に抑制でき、
ＡＰＤ／ＡＬＥＤ（ｐ型添加ＳｉＧｅＣ層）の上側電極への電気接点が、直列抵抗を最小限にするため、センサー／エミッタマトリックス構造上の第１金属層により形成される請求項６記載の撮像デバイス。
【請求項１０】
前記光デバイス（ＡＰＬ／ＡＬＥＤ）が、最も単純な構成では、ｐ型基板上に形成されたｎ型添加活性域上にエピタキシャル成長で積層された、単結晶のｐ型添加ＳｉＧｅＣランダム合金層である積層体からなり、
前記光デバイス（ＡＰＬ／ＡＬＥＤ）の下側電極が、ピクセル／ライセル型ＮＭＯＳデバイスのドレイン域に接続された、ｐ型添加ＳｉＧｅＣ層下方のｎ型添加ＣＭＯＳ活性域であって、それら中間のｎ型導電経路が両活性域を分離するＳＴＩ域下方に配置されるため、ｎ型導電経路がｎ型井戸のｎ型層により形成されており、
各ピクセル／ライセルにおけるＡＰＤ／ＡＬＥＤの下側電極と、それをＮＭＯＳデバイスのドレイン域に接続するｎ型井戸とが、ｐ型域に取り囲まれて、隣接するピクセル／ライセルから電気的に分離されており、
隣接するピクセル／ライセル間の電気的分離域が、ＳＯＩ基板の内蔵酸化層まで伸びる深いトレンチ分離域からなるため、クロストークを効果的に抑制でき、
ＡＰＤ／ＡＬＥＤ（ｐ型添加ＳｉＧｅＣ層）の上側電極への電気接点が、直列抵抗を最小限にするため、センサー／エミッタマトリックス構造上の第１金属層により形成される請求項７記載の撮像デバイス。
【請求項１１】
前記光デバイス（ＡＰＬ／ＡＬＥＤ）の下側電極が、ピクセル／ライセル型ＮＭＯＳデバイスのドレイン域に接触する、エピタキシャル積層下方の、ｎ型添加活性域であって、
前記ピクセル／ライセルにおけるＡＰＤ／ＡＬＥＤの下側電極と、ＮＭＯＳデバイスの接触ドレイン域とが、フィールド分離域に取り囲まれて、隣接するピクセル／ライセルから電気的に分離されており、
ＡＰＤ／ＡＬＥＤ（ｐ型添加ＳｉＧｅＣ層）の上側電極への電気接点が、直列抵抗を最小限にするため、センサー／エミッタマトリックス構造上の第１金属層により形成される請求項８記載の撮像デバイス。
【請求項１２】
前記薄膜ＳＯＩまたはＧＯＩウェハの機械基板を、ウェハの前面上での全処理が完了した後に、透明基板に代えることができ、元の機械基板を除去した後、新規の透明基板の取り付けの前に、内蔵酸化層の背面上にカラーフィルタを形成することができるため、背面での光検出および／または光出力におけるカラーフィルタ処理を可能にする請求項１１記載の撮像デバイス。
【請求項１３】
相互接続レイアウトが、画素列毎の列データ線を増やすため、金属層を追加して、その結果、各列データ線に接続される画素の数を減らし、マトリックス構造と周辺域との帯域幅を大きくできるよう設定された請求項１〜１２のいずれか１項にいずれかに記載の撮像デバイス。
【請求項１４】
金属相互接続レイアウトの選択、および、４個の画素の出力信号が合成される、行選択線の制御を適切に行うことにより、画素サイズで４倍、つまり、帯域幅も４倍の変更ができる請求項１〜１３のいずれか１項に記載の撮像デバイス。
【請求項１５】
カラーフィルタモザイクであって、４色またはそれ以下の数の基本色からなり、各基本色の画素が四角形状の４個の画素集合体で構成されており、請求項１３に記載の出力信号が合成される４個の画素に適用されるカラーフィルタモザイク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ式受光発光デバイスの製造に関し、特に、そのデバイスの製造のためのレイアウトに関する。
【背景技術】
【０００２】
従来のＣＭＯＳ画像センサーは、光ダイオードとしてのＭＯＳＦＥＴのソース／ドレインポテンシャル井戸域（ｎ型またはｐ型）で形成された内蔵ｐｎ接合を利用したものである。そのため、光ダイオードの主要特性の多くが、ＣＭＯＳデバイスの設計に取り入れられている。ＣＭＯＳ画像センサーは、各ＣＭＯＳデバイスからの受光信号が電気的に増幅される「活性画素」からなる。読取操作は非破壊式であって、受光信号の電荷がＭＯＳＦＥＴのゲート部へ送られ、その相互コンダクタンスにより電荷が電圧値または電流値に変換される。ゆえに、記憶ノードとして作用する接合部を、次の画像取得動作の前にリセットする必要がある。
【０００３】
従来のＣＭＯＳ画像センサーのその他の欠点として、（１）ＣＭＯＳ構造におけるソース／ドレイン接合部のキャパシタンスが高いため、「電荷から電圧」への変換効率が低い、（２）隣接する画素間でのＳＴＩによるクロストークの発生、（３）画素における受光信号の時間集積が、３次元画像検出を可能にする「フライト時間（ＴＯＦ）」の測定に不適である、（４）従来のレイアウトや周辺回路構成では、複数の画素からの信号集積を、解像度よりも信号強度または帯域幅の増加に利用できないなどが挙げられる。
【０００４】
従来のＣＭＯＳ画像センサーでは、光検知を行う接合域が基板に対して大きすぎて、アバランチ操作やバンドギャップ設定ができない。半導体技術の初期段階より、シリコンやゲルマニウムなどの間接バンドギャップ素材は、ｐｎ接合域でのアバランチ  モード（avalanche mode）により発光することが良く知られている。様々な理由から、従来のＣＭＯＳ技術やＢｉＣＭＯＳ技術では、そのような能力が実用化できなかった。
【発明の開示】
【０００５】
本発明の目的は、アバランチ  モードでき、サブミクロンまたは１００ｎｍ以下のＣＭＯＳ技術による一体化集積構成をもつ撮像デバイスを提供することである。周辺回路によるソフト制御が可能な、適用されるバイアス条件によって、アバランチ式光ダイオード（ＡＰＤ）、あるいは、アバランチ式発光ダイオード（ＡＬＥＤ）として機能する、大規模アレイにおけるアバランチデバイスの一体集積構造の、いくつかのレイアウト設計を開示する。その積層が直接バンドギャップを備える場合は、デバイスはアバランチ動作なしに光を出力することができる。
【０００６】
特に、本発明によるレイアウトは、基本的なピクセル／ライセルの反復セル構造によるセンサー／エミッタマトリックス体からなる。画像センサーでは、マトリックス素子は「ピクセル」と呼ばれる。本明細書で記述する「ライセル」とは、光を出力するマトリックス素子を意味する。本発明のレイアウトの物理的構造は、センサーまたはエミッタとして同じように機能できるため、ＡＰＤ／ＡＬＥＤ層に印加される電圧の選択による２重機能を強調する意味で、マトリックス素子はピクセル／ライセルと定義する。
【０００７】
また説明を簡単にするため、「ピクセル／ライセル」は、１個の行選択トランジスタと、アバランチ式光ダイオード（ＡＰＤ）、あるいは、アバランチ式発光ダイオード（ＡＬＥＤ）として機能する光デバイスとからなり、「ピクセル／ライセルのセル」は、１個、２個、または、４個のピクセル／ライセルなどの特定の（レイアウト）幾何構造からなることに注意してほしい。次の金属化工程で、並列の組の「ピクセル／ライセルのセル」を列回路の対応するブロックに接続できるよう相互接続線を形成するため、センサー／エミッタマトリックス体と周辺回路とのあいだの通信帯域幅を増加させることができる。
【０００８】
内部の厚膜ＳＯＩ基板上に作成されるデバイスのレイアウト全部が、光デバイス（ＡＰＤ／ＡＬＥＤ）の下側電極を接触させるのと同じ方法に基づいたものであって、各ピクセル／ライセルにおいて、下側電極は個別に電気的接続されているが、上側電極は全部の光デバイスに共通に接続されている構造体である。また、薄膜ＳＯＩまたはＧＯＩ基板のレイアウト例も示す。
【０００９】
本発明の別の目的は、４個のピクセル／ライセルを１つの出力／入力信号に変換するためのソフト動的制御を行えるセンサー／エミッタマトリックス体と動作モードの組み合わせを提供することである。この機能により、解像度よりも帯域幅（ダイナミックレンジおよび／またはフレーム速度）を増加できるよう、ピクセル／ライセルの大きさを可変にすることができる。
【００１０】
本発明のまた別の目的は、そのカラーフィルタパターンにて画素サイズ変更ができるよう、同じ基本色の４個の画素を、互いに隣接配置して１つの「マクロ画素構造」とすることを可能にするカラーフィルタパターンを提供することである。
【００１１】
本発明のさらにまた別の目的は、同じピクセル／ライセル縦方向列におけるセルを、所定の金属層にてセル集合体に統合するための、金属層レイアウト設計を適用することである。異なるセル集合体は、集合体と列回路とのあいだで平行に信号を搬送するための、それぞれ別の金属線に電気的に接続されている。
【００１２】
なお、別の「ＣＭＯＳと一体集積された発光素子（ライセル）」というタイトルの国際特許出願に、その積層光活性層に設けられた間接的、直接的、または、疑似直接的な帯域幅の、受光素子や発光素子としてのデバイスの動作における影響が記述されている。
【発明を実施するための最良の形態】
【００１３】
本発明は、ＣＭＯＳ活性域面上に積層された活性層をもつ光電デバイスによる、１００ｎｍ以下のＣＭＯＳ技術を含むサブミクロンＣＭＯＳ技術の一体集積化に適したデバイスと処理構造が開示されている国際公開第０２／３３７５５号パンフレットに基づくものである。そのようなデバイスの一例として、エピタキシャルＳｉＧｅＣ層を備えたアバランチ式光ダイオード（ＡＰＤ）がある。
【００１４】
国際公開第０２／３３７５５号パンフレットに開示されているデバイスと処理構造には、単結晶ｐ型のＳｉＧｅおよび／またはＳｉＧｅＣのエピタキシャル層をｎ型ＣＭＯＳ活性域面上にエピタキシ成長させて、浅いトレンチ分離域（ＳＴＩ）にて隣接するＣＭＯＳデバイスから分離されたｐｎヘテロ接合を形成する方法が記述されている。その構造のおかげで、従来のＣＭＯＳ接合つまり従来のＣＭＯＳ光デバイスと違って、アバランチ  モードでの作動が可能となるのである。ｐ型のＳｉＧｅ層および／またはＳｉＧｅＣ層はＡＰＤの上側電極となり、ｎ型のＣＭＯＳ活性域はＡＰＤの下側電極となる。ＡＰＤの上側電極はフィールド分離域に接触しており、ＡＰＤの下側電極は、そのＡＰＤ活性域外の、従来のＰＭＯＳデバイスのｎ型井戸の接触域と同じ役目をする。
【００１５】
エピタキシャル層の成長を、全部の高温処理工程より後で、デバイス相互接続処理（シリサイド形成）の工程の直前に行うことにより、純粋シリコン以外の素材により活性層を形成することができる。
【００１６】
エピタキシャル層の「挿入」形成により、マスプロ製造技術としてＳｉＧｅＣ製のＢｉＣＭＯＳの製造で証明されるように、従来のＣＭＯＳ処理法と同様に、所定の歪率をもつＳｉ1-XＧｅX、Ｓｉ1-YＧｅY、Ｓｉ1-X―YＧｅXＣY、Ｇｅ1-YＣYなどの積層と歪率が一定でない合金および／または超格子との一体化が可能となる。また、その層の形成は、ＣＭＯＳ技術においては標準方法とは現状では認められないが、純粋な技術観点からは、ＣＭＯＳ技術のわずかな変更例と事実上の同様性をもつ、あるいは、適合させることができる。層とＣＭＯＳとの適合についての問題点は、積層工程後の熱処理にある。新規世代のＣＭＯＳ技術では処理温度が低く設定されるため、利用可能な素材のリストが増える。
【００１７】
特に、本発明は、アバランチ式光ダイオード／アバランチ式発光ダイオード（ＡＰＤ／ＡＬＥＤ）などの行選択トランジスタ（ＲＳＴ）と光デバイスからなるセンサー／エミッタマトリックス素子つまりセルの設計に関する。画像センサーにおけるマトリックス素子は、「ピクセル」と呼ばれる。本明細書で記述する「ライセル」とは、光を出力するマトリックス素子を意味する。同じ物理的構造がセンサーまたはエミッタとして機能できるため、ＡＰＤ／ＡＬＥＤ層に印加される電圧の選択による２重機能を強調する意味で、マトリックス素子はピクセル／ライセルと定義する。
【００１８】
本発明による設計における画像検出の受光信号は、アバランチ処理にて増幅されるため、増幅処理のための画素内トランジスタやリセットのための画素内トランジスタが必要ない。
【００１９】
内部の厚膜ＳＯＩ基板上に作成されるデバイスのレイアウト全部が、光デバイス（ＡＰＤ／ＡＬＥＤ）の下側電極を接触させるのと同じ方法に基づいたものであり、かつ、上側電極が全部の光デバイス（ＡＰＤ／ＡＬＥＤ）に共通接続されている構造をもち、他方、下側電極は各画素において電気的に分離されている。
【００２０】
設計の実施例の１つとして、上側電極ｇがｐ型ＳｉＧｅＣエピタキシャル層であり、下側電極がＣＭＯＳのｎ型井戸に接続しており、ＮＭＯＳ行選択トランジスタのドレイン端に接続する端子を備える。本発明は、ｎ型ＳｉＧｅＣエピタキシャル層や、ＰＭＯＳ行選択トランジスタや、光デバイスの下側電極とＰＭＯＳデバイスとのあいだの接続を形成するためのｐ型井戸域にも同様に有効である。本発明は、また、ＳｉＧｅＣ以外の素材層をもつ、エピタキシャル成長の有無を問わない積層をもつ光デバイスにも有効である。
【００２１】
内部基板と厚膜ＣＭＯＳの設計は、一般的な技術にて構築可能であり、ｐ型基板と２重井戸、ｎ型ＣＭＯＳ活性域面上にエピタキシャル積層されたｐ型ＳｉＧｅおよび／またはＳｉＧｅＣの単結晶層を備える。一般的に、同様のピクセル／ライセル設計は、ｎ型基板と、ｐ型ＣＭＯＳ活性域面上にエピタキシャル積層されたｎ型ＳｉＧｅおよび／またはＳｉＧｅＣの単結晶層の組み合わせにも有効である。
【００２２】
好適実施例では、その接合域でアバランチ動作を発生させる電圧で駆動できる、ｐ型ＳｉＧｅＣ層とｎ型シリコン基板によりヘテロ接合が形成される。受光センサーの場合、動作電圧は接合域のブレークダウン電圧値以下であり、アバランチ動作により受光キャリヤ信号が増幅されるアバランチ式光ダイオードでも同様である。三角特性のｐ型ＳｉＧｅＣランダム合金などの間接バンドギャップ半導体の発光ダイオードの場合、接合域に電圧を印加すると、ブレークダウンが発生して発光を促す。
【００２３】
なお、参照図面における表示サイズは、特定の処理技術を意図したものではなく、内部シリコンウェハ上に積層された０．１８μｍＣＭＯＳ層などの浅いトレンチ分離域をもつサブミクロンＣＭＯＳ作成で標準的なサイズを示すものである。
【００２４】
本発明による内部基板上の設計は、以下の共通特性をもつ。
１．  ＡＰＤ／ＡＬＥＤは、行選択ＮＭＯＳトランジスタの活性域から分離かつ近接する活性域面上に形成される。
２．  ＡＰＤ／ＡＬＥＤは、ｐ型基板上に形成されたｎ型ＣＭＯＳ活性層上にエピタキシャル積層された単結晶のｐ型ＳｉＧｅＣ層からなる。
３．  各ＡＰＤ／ＡＬＥＤの上側電極は、ｐ型ＳｉＧｅＣ層である。
４．  各ＡＰＤ／ＡＬＥＤの下側電極は、ｐ型ＳｉＧｅＣ層下方のｎ型ＣＭＯＳ活性域である。
５．  センサー／エミッタマトリックスにおけるＡＰＤ／ＡＬＥＤ全部の上側電極には、同じ電位が接続される。
６．  ＡＰＤ／ＡＬＥＤのｎ型下側電極は、ＳＴＩ下方でｎ型井戸を通じて、ピクセル／ライセルＮＭＯＳのドレイン部に接続される。
８．  ＡＰＤ／ＡＬＥＤの下側電極と、それをＮＭＯＳドレイン部に接続するｎ型井戸とは、ｐ型域に囲まれている。
【００２５】
圧膜ＳＯＩ基板をもつセンサー／エミッタマトリックス設計の例と、薄膜ＳＯＩまたはＧＯＩ基板をもつセンサー／エミッタマトリックス設計の例とを説明する。
【００２６】
内部ＳＯＩ基板と厚膜ＳＯＩ基板の違いは、後者が、ｎ型井戸とｐ型井戸が酸化層に達しており、隣接するピクセル／ライセル活性域間の分離が、ｐ型基板上の浅いトレンチ分離域ではなく、ＳＯＩ基板の酸化層に達する深いトレンチ分離域（ＤＴＩ）で行われることである。
【００２７】
薄膜ＳＯＩまたはＧＯＩ基板の内部基板に対する違いは、ＡＰＤ／ＡＬＥＤの下側電極の接点、および、電位井戸（ｎ型またはｐ型）の不在にある。シリサイド形成工程後では、いずれの設計も同じである。しかし、注目すべきは薄膜ＳＯＩ基板では背面照射（吸収および／または発光）を可能にし、前面での相互接続密度を上げることができ、ＡＰＤ／ＡＬＥＤの活性域上に金属線を搭載できる状態を備えることである。
【００２８】
薄膜ＳＯＩ基板または厚膜ＳＯＩ基板（またはＧＯＩ基板）の実施例では、内部基板で説明した１個、２個、４個のピクセル／ライセルからなるピクセル／ライセル素子のいずれかからなり、シリサイド形成工程後の内部基板上の積層と同じで、内部基板で説明した金属化処理レイアウトの一例を備える。説明を簡略化するため、厚膜ＳＯＩ基板または薄膜ＳＯＩ基板（またはＧＯＩ基板）の実施例における図では、内部基板上の積層構造の変更部位だけを示す。
【００２９】
図示した内部基板の実施例のレイアウトには、完全な製造工程に必要な全部のマスク層が示されているわけではなく、本発明で説明する新規の特徴を示す関連部分だけが示されている。
【００３０】
国際特許ＷＯ２００４／０２７８７９に開示のデバイスや処理法は、ＣＭＯＳ活性面上に活性層をもつ光電デバイスの、薄膜絶縁体上シリコン（ＳＯＩ）基板または薄膜絶縁体上ゲルマニウム（ＧＯＩ）基板上の１００ｎｍ以下ＣＭＯＳ技術による一体集積構造に適したものである。
【００３１】
前記異なるピクセル／ライセル設計を説明する上面図や断面図に示されている素材および／または層のリストを、下記に示す。
（１０１）ｐ型内部基板
（１０２）浅いトレンチ分離域（ＳＴＩ）
（１０３）ｐ型井戸
（１０４）ｎ型井戸
（１０５）隣接する光ダイオード活性域を分離するｐ型域
（１０６）ＡＰＤ／ＡＬＥＤのエピタキシャル層のｎ型活性域
（１０７）ＭＯＳＦＥＴのゲート絶縁域（酸化層）
（１０８）ｎ型ＭＯＳＦＥＴの少量添加ドレイン（ＬＤＤ）域
（１０９）ｎ型ＭＯＳＦＥＴのｎ型多量添加による活性域
（１１０）薄膜ＳＯＩ基板のフィールド分離域（ＳＴＩやＬＯＣＯＳである必要はない）
（１１１）ｎ型ＭＯＳＦＥＴのゲート域
（１１２）ｎ型ＭＯＳＦＥＴのゲート域周囲のスペース域（窒化シリコン）
（１１３）深いトレンチ分離域（ＤＴＩ）
（１１４）パターン域上のエピタキシ成長のためのハードマスク層（窒化シリコンなど）
（１１５）シリサイド層
（１１６）プリメタル誘電層（ＰＭＤ）
（１１７）ＡＰＤ／ＡＬＥＤの活性面上のエピタキシ成長による単結晶層
（１１８）フィールド分離域上のエピタキシ成長によるアモルファス／多結晶層
（１１９）ＡＰＤ／ＡＬＥＤのｎ型活性域
（１２０）ＳＯＩ基板内の酸化層
（１２１）ＳＯＩ機械基板
（１２６）遮光層
（１２７）赤色カラーフィルタ
（１２８）緑色カラーフィルタ
（１２９）青色カラーフィルタ
（１３１）第１金属層
（１３２）第１バイア孔
（１３３）第２金属層
（１３４）第２バイア孔
（１３５）第３金属層
（１３６）第３バイア孔
（１３７）第４金属層
（１３８）第４バイア孔
（１３９）第５金属層
【００３２】
ピクセル／ライセル設計例１
本例のセンサー／エミッタマトリックス構造は、前記で説明した特徴をもつ１つのピクセル／ライセルからなる基本セルの反復により形成される。
【００３３】
図１Ａ、１Ｂ、１Ｃ、１Ｄおよび１Ｅは、製造段階の異なる工程でのピクセル／ライセル設計例１のレイアウトの上面図である。マトリックス例として、４行と４列で示す。
【００３４】
図１Ａは、シリサイド形成前のレイアウトの上面図である。
図１Ｃは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図１Ｄは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図１Ｅは、第３金属層の形成後のレイアウトの上面図である。
【００３５】
ピクセル／ライセル設計例２
本例のセンサー／エミッタマトリックス構造は、下記のような特徴をもつ同一水平行の２個の隣接ピクセル／ライセルからなる基本セルの反復により形成される。
１．  ２個の行選択ＮＭＯＳトランジスタが、同じ活性域上に形成され、同じｐ型井戸および同じ電源入力を共通利用する。
２．  ２個の行選択ＮＭＯＳトランジスタのゲート部は、２つの別途の行選択線で制御される。
３．  ２個の行選択ＮＭＯＳトランジスタのゲート部は、それぞれの接触パッドが共通活性域の同じ面となるよう配置される。
４．  共通活性域とドレイン域の対向端が、対応するＡＰＤ／ＡＬＥＤの下側電極への接続経路を形成する対向ｎ型井戸と重なる。
５．  ２つのゲート間の空間における電源域は、両方のＮＭＯＳデバイスに共通利用され、１本の縦列方向金属線に接続された接点を備える。
６．  マトリックスの各行の「奇数列」のピクセル／ライセルは、「奇数行選択信号」がオンで、「偶数行選択信号」がオフのときに、アクセス可能となる。反対に、「偶数行選択信号」がオンで、「奇数行選択信号」がオフのときには、「偶数列」のピクセル／ライセルがアクセス可能となる。
７．  四角形を形成する、隣接する２つの行の２つのセル内の４個のピクセル／ライセルの信号は、それぞれの行の「奇数行選択信号」と「偶数行選択信号」を同時にオンすることにより、同時にアクセス可能となり、結合して１つの出力信号として出力される。つまり、信号が組み合わされる４個のピクセル／ライセルに対応する寸法の、出力信号が１個の方形ピクセル／ライセルで作成されるのと同様であり、それゆえ、ピクセル／ライセルのサイズが可変となる機能をもつ。
【００３６】
図２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅおよび２Ｆは、製造段階の異なる工程でのピクセル／ライセル設計例２のレイアウトの上面図である。マトリックス例として、４行と４列で示す。
【００３７】
図２Ａは、シリサイド形成前のレイアウトの上面図である。
図２Ｂは、シリサイド層と接点の形成後のレイアウトの上面図である。
図２Ｃは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図２Ｄは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図２Ｅは、第３金属層と第３バイア孔の形成後のレイアウトの上面図である。
図２Ｆは、第４金属層の形成後のレイアウトの上面図である。
【００３８】
ピクセル／ライセル設計例３
本例のピクセル／ライセル設計例３は、第２金属層形成までのピクセル／ライセル設計例２と同じである。第２金属層、第２バイア孔、第３金属層、第３バイア孔、第４金属層が異なり、その効果を以下に示す。
１．  データ信号を送信する第４金属層列方向線の数は、ピクセル／ライセル列の数と同じである。これにより、ピクセル／ライセルの数の半分が、１本の第４金属層列データ線に接続できる。
２．  ピクセル／ライセル設計例２と比べて、本例のレイアウトでは、「列回路」を２倍にすれば、センサー／エミッタマトリックスと周辺域とのあいだの帯域幅を２倍にすることができる。
３．  センサー／エミッタマトリックスと周辺域とのあいだの帯域幅は、別の金属層を追加することにより大きくできる。第４金属層形成の後、新規の金属層を追加するたびに、帯域幅が２倍になる。たとえば、第４金属層に第５金属層を追加して帯域幅を２倍にし、第５金属層に第６金属層を追加すれば、さらに帯域幅が２倍になる。ただし図では、第４金属層までしか図示されていない。
【００３９】
図３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅおよび３Ｆは、製造段階の異なる工程でのピクセル／ライセル設計例３のレイアウトの上面図である。マトリックス例として、４行と４列で示す。
【００４０】
図３Ａは、シリサイド形成前のレイアウトの上面図である。
図３Ｂは、シリサイド層と接点の形成後のレイアウトの上面図である。
図３Ｃは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図３Ｄは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図３Ｅは、第３金属層と第３バイア孔の形成後のレイアウトの上面図である。
図３Ｆは、第４金属層の形成後のレイアウトの上面図である。
【００４１】
ピクセル／ライセル設計例４
本例のセンサー／エミッタマトリックス構造は、下記のような特徴をもつ同一垂直列の２個の隣接ピクセル／ライセルからなる基本セルの反復により形成される。
１．  セル内の２個の行選択ＮＭＯＳトランジスタは、それぞれ別の活性域上に形成されるが、同じｐ型井戸および同じゲート接点を共通利用する。
２．  両方の活性域のドレイン域がそれぞれのｎ型井戸に重なり、対応するＡＰＤ／ＡＬＥＤの下側電極への接続経路を形成する。
３．  ２つの活性域の電源部は、たとえば、それぞれ異なる金属層である２本の別途の縦列方向線に接続される。
４．  ２個のＮＭＯＳトランジスタのゲート部が１つの接点に接続されており、１本の行選択線により両方のゲート部を同時にオンおよびオフ操作できる。
５．  行選択線により同じゲート接点に接続された隣接するピクセル／ライセルの２個のＮＭＯＳトランジスタのゲート部がオンされると、各ピクセル／ライセルから異なる列データ線へアクセルされるため、それら２個のピクセル／ライセルが同時に独立して列回路と相互作用し、列回路の対応するブロックへ接続される。
６．  ピクセル／ライセルの各縦列方向線に対して、２つの別途の列データ線から入力された信号は、センサー／エミッタマトリックス構造の周辺域の列回路の２つの個別ブロックにより並列で処理される。列回路の各ブロックは、ピクセル／ライセルの幅とピッチが合致しており、幅の総計が一定となるよう２つの個別ブロックが整列されているため、ピクセル／ライセルの列のピッチ整合が確保され、列回路の長さがほぼ２倍になる。
７．  ＡＰＤ／ＡＬＥＤの上側電極への電気接点（ｐ型ＳｉＧｅＣ層）は、直列抵抗値を最小にできるよう、センサー／エミッタマトリックス構造全体上の第１金属層にて形成される。
８．  行選択トランジスタのゲート部への電気接点は、第２金属層にて形成される。
９．  １つの列の全部のＡＰＤ／ＡＬＥＤの、たとえば、奇数行の、半分の下側電極への電気接点は、第３金属層で形成され、偶数行の列の後の半分は第４金属層で形成される。
【００４２】
図４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅおよび４Ｆは、製造段階の異なる工程でのピクセル／ライセル設計例４のレイアウトの上面図である。マトリックス例として、４行と４列で示す。
【００４３】
図４Ａは、シリサイド形成前のレイアウトの上面図である。
図４Ｂは、シリサイド層と接点の形成後のレイアウトの上面図である。
図４Ｃは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図４Ｄは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図４Ｅは、第３金属層と第３バイア孔の形成後のレイアウトの上面図である。
図４Ｆは、第４金属層の形成後のレイアウトの上面図である。
【００４４】
ピクセル／ライセル設計例５
本例のセンサー／エミッタマトリックス構造は、下記のような特徴をもつ、四角形状の４個の隣接ピクセル／ライセルからなる基本セルの反復により形成される。
１．  ４個の隣接ピクセル／ライセルからの最小サイズの４つのｎ型井戸は、四角形状に配置され、四角のそれぞれの角に最小サイズの４つのｎ型井戸の幾何学中心が重なる。ｎ型井戸の幾何学中心間の距離は、独立したｎ型井戸間の最小距離と最小サイズのｎ型井戸の長さの和である。
２．  ２つの個別の平行活性域は、水平方向に整列されている。上側と下側の活性域のそれぞれの対向端（ドレイン域）は、同じ水平方向行の２個の異なるピクセル／ライセルのｎ型井戸に重なっている。
３．  各活性域の大きさは、２つのゲート部間の中間にある共通電源に接続している最小サイズの２個のＮＭＯＳトランジスタに適応させるものである。
４．  ４個のＮＭＯＳデバイスのゲート部は、活性域に垂直で縦方向に整列される。左側の上下のゲート部は、同じゲート接点に接続している。右側の上下のゲート部も、同じゲート接点に接続している。
５．  ４個のＮＭＯＳトランジスタを制御するための２つの別個のゲート接点は、それぞれ独立した２つの行選択線に接続される。
６．  上側の活性域の中央の共通電源端、および、下側の活性域の中央の共通電源端は、２本のそれぞれの縦方向列データ線に接続される。
７．  ２本の独立した水平方向行選択線は、４個のピクセル／ライセル集合体の固有の対称特性、および、４個のＮＭＯＳ行選択トランジスタの２つのゲート接点共有のおかげで、同じ金属層で形成することができる。
８．  ２本の独立した縦方向列データ線は、４個のピクセル／ライセルの集合体の固有の対称特性、および、４個のＮＭＯＳ行選択トランジスタの２つの電源接点共有のおかげで、同じ金属層で形成することができる。
９．  センサーマトリックス構造は、４個のピクセル／ライセルのセル集合体の反復配置から形成されている。反復配置を変えると、セル組み合わせ方法やプログラム可能解決法、あるいは、ピクセル／ライセルの大きさの点で異なる特性にすることができる。４個のピクセル／ライセルの基本セルの反復配置は、以下の４つの方法で行える。
Ａ．幾何学変更なしの反復
Ｂ．水平軸に対しての反復とミラー配置
Ｃ．垂直軸に対しての反復とミラー配置
Ｄ．水平軸と垂直軸の両方に対しての反復とミラー配置
１０．  縦方向の列金属線の幾何特定レイアウトは、センサー／エミッタマトリックス構造とその周辺域との帯域幅を大きくするため、異なる４個ピクセル／ライセルの集合体に接続された独立した縦方向列金属線の数を増やせるよう、金属層を追加する直接的な方法で設定される。
１１．  ＡＰＤ／ＡＬＥＤの上側電極の電気接点（ｐ型ＳＩＧｅＣ層）は、直列励行値を最小限にするため、センサー／エミッタマトリックス構造全体上に第１金属線で形成する。
１２．  行選択トランジスタのゲート部の電気接点は、第２金属線で形成する。
１３．  ＡＰＤ／ＡＬＥＤの下側電極の電気接点は、列データ線経由で、第３金属線で形成される。
【００４５】
図５Ａ、５Ｂ、５Ｃ、５Ｄおよび５Ｅは、製造段階の異なる工程でのピクセル／ライセル設計例５のレイアウトの上面図である。図５Ｆは、図５Ｅのレイアウトの変更例を示す。なお、マトリックス例として、８行と８列で示す。
【００４６】
図５Ａは、シリサイド形成前のレイアウトの上面図である。
図５Ｂは、シリサイド層と接点の形成後のレイアウトの上面図である。
図５Ｃは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図５Ｄは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図５Ｅは、第３金属層と第３バイア孔の形成後のレイアウトの上面図である。
図５Ｆは、第３金属層と第３バイア孔の形成後の、図５Ｅのレイアウトの変更例の上面図である。
【００４７】
ピクセル／ライセル設計例６
本例のピクセル／ライセル設計例６は、ピクセル／ライセル設計例２の特徴と同じであるが、２個の選択トランジスタのゲート部が、それぞれの接点パッドが共通活性域の対向端に位置するよう位置決めされていることだけが異なる。また、金属化レイアウトも異なり、別の例を示す。
【００４８】
図６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅおよび６Ｆは、製造段階の異なる工程でのピクセル／ライセル設計例６のレイアウトの上面図である。図６Ｇは、図６Ｆのレイアウトの変更例を示す。なお、マトリックス例として、４行と４列で示す。
【００４９】
図６Ａは、シリサイド形成前のレイアウトの上面図である。
図６Ｂは、シリサイド層と接点の形成後のレイアウトの上面図である。
図６Ｃは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図６Ｄは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図６Ｅは、第３金属層と第３バイア孔の形成後のレイアウトの上面図である。
図６Ｆは、第４金属層の形成後の上面図である。
図６Ｇは、第４金属層の形成後の図６Ｆのレイアウトの変更例の上面図である。
【００５０】
ピクセル／ライセル設計例７
本例では、ピクセル／ライセル設計例６を基本にして、必要な周辺回路を追加することにより、金属層の追加毎に帯域幅を２倍に大きくするための、ピクセル／ライセル設計の利用を説明する。その特徴を説明するため、本例では第５金属層を追加する。
【００５１】
ＡＰＤのピクセル／ライセル設計の長所の１つは、アバランチ現象自体が受光信号の増幅メカニズムであって、電源信号のアナログ増幅を行う必要がない。そのため、行選択トランジスタという１個のトランジスタを備えるだけのピクセル／ライセル設計にて信号増幅を実行できる。従来のＣＭＯＳ「アクティブ画素センサー」では、受光信号を増幅するのにＭＯＳＦＥＴのトランスコンダクタンスを利用する。ＭＯＳＦＥＴのソース／ドレイン間の電流は、そのＭＯＳＦＥＴのゲート部に蓄積された光電電荷量に比例する。しかし、読み出しは非破壊で行うため、次の画像取得動作前にリセットをする機能が必要である。
【００５２】
図７Ａ、７Ｂ、７Ｃ、７Ｄ、７Ｅ、７Ｆおよび７Ｇは、製造段階の異なる工程でのピクセル／ライセル設計例７のレイアウトの上面図である。図７Ｈと７Ｉは、図７Ｆのレイアウトの変更例を示す、なお、マトリックス例として、４行と４列で示す。
【００５３】
図７Ａは、シリサイド形成前のレイアウトの上面図である。
図７Ｂは、シリサイド層と接点の形成後のレイアウトの上面図である。
図７Ｃは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図７Ｄは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図７Ｅは、第３金属層と第３バイア孔の形成後のレイアウトの上面図である。
図７Ｆは、第４金属層と第４バイア孔の形成後のレイアウトの上面図である。
図７Ｇは、第５金属層の形成後のレイアウトの上面図である。
図７Ｈは、第４金属層と第４バイア孔の形成後の図７Ｆの変更例のレイアウトの上面図である。
Ｆ７Ｉは、第５金属層の形成後の図７Ｇのレイアウトの変更例の上面図である。
【００５４】
ピクセル／ライセル設計例８
本例は、厚膜ＳＯＩ基板を使う第１設計例である。
【００５５】
ピクセル／ライセル設計例１〜７は、ＰＣＴ特許ＥＰ０１／１１８１７に記載の内部基板と処理法に関連する。米国特許出願１０／３９９４９５の部分継続出願に、厚膜ＳＯＩ基板を使った、ＣＭＯＳ活性域上に活性層を備えた光電デバイスの従来例が開示されており、本例のピクセル／ライセル設計例８はそれに基づくものである。
【００５６】
従来例では、上側のシリコン層の厚さを、内部基板上に形成されたＣＭＯＳの標準的な深さのｎ型井戸とｐ型井戸がＳＯＩ基板内の酸化層に達するよう設定されている。横方向の分離は、ＣＭＯＳ積層の内部基板における標準寸法の浅いトレンチと、内蔵酸化層まで達する深いトレンチにより行われる。
【００５７】
ピクセル／ライセル設計において、浅いトレンチは、その上面に受光層がエピタキシャル積層される活性域を、その上面にＮＭＯＳ行選択トランジスタが形成される活性域から分離させるために設けられる。深いトレンチは、受光層の隣接する活性域を分離させるため設けられる。
【００５８】
図１２Ａは、浅いトレンチ下方の、ＭＯＳＦＥＴのドレイン域と厚膜ＳＯＩ基板上に形成されたＡＰＤ／ＡＬＥＤデバイスの下側電極との接続、および、受光層の隣接する活性域の深いトレンチによる完全分離を示している。
【００５９】
ピクセル／ライセル設計例８のその他の特徴は、ピクセル／ライセル設計例７で説明したものと同じである。そのため、ピクセル／ライセル設計例８における異なる点だけを、図８Ａから８Ｄに図示する。
【００６０】
図８Ａ、８Ｂ、８Ｃおよび８Ｄは、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成されたピクセル／ライセル設計のレイアウトの上面図である。
【００６１】
ピクセル／ライセル設計例９
本例は、前記設計例８に基づいた、厚膜ＳＯＩ基板を使う第２設計例であって、その活性域のレイアウトにおいて、２個のピクセル／ライセルの集合体の１つの水平行における全部の行選択ｎ型ＭＯＳＦＥＴのｐ型井戸が、その水平行に沿った浅いトレンチ分離域（ＳＴＩ）下方で相互に接続されており、ＡＰＤ／ＡＬＥＤの活性域が深いトレンチ分離域（ＤＴＩ）にて分離されている。それぞれの２個のピクセル／ライセルの集合体におけるｐ型井戸は、その集合体内の２個の行選択ｎ型ＭＯＳＦＥＴが共通利用される。また、２個のピクセル／ライセルの集合体における各水平行のｐ型井戸は、２個のピクセル／ライセルの集合体における別の水平行のｐ型井戸からは電気的に分離されている。
【００６２】
それゆえ、他のｐ型井戸に関係なく、２個のピクセル／ライセルの集合体における１つの水平行のｐ型井戸を独立してバイアスさせることが可能となる。ｐ型井戸はいずれもセンサー／エミッタマトリックス構造の横端に接続されているため、１つの行の全部のｐ型井戸への接点は１つだけでよく、面積に対する問題が発生しない。その結果、行選択ｎ型ＭＯＳＦＥＴのための「動的閾値電圧」を設定できるという長所が生まれる。
【００６３】
ピクセル／ライセル内の行選択ｎ型ＭＯＳＦＥＴを動作オフにすると、閾値電圧が高くなって漏れ電流を低くすることができる。周辺域へのアクセスのため、ピクセル／ライセル内のｎ型ＭＯＳＦＥＴを動作オンにすると、動作オンとなるｎ型ＭＯＳＦＥＴの分だけ閾値電圧が低下する。
【００６４】
図９Ａ、９Ｂ、９Ｃ、９Ｄ、９Ｅ、９Ｆ、９Ｇおよび９Ｈは、製造段階の異なる工程でのピクセル／ライセル設計例９の上面図である。マトリックス例として、４行と４列で示す。
【００６５】
図９Ａは、活性域、浅いトレンチ、深いトレンチのパターン化後のレイアウトの上面図である。
図９Ｂは、複数ゲート部のパターン化とｎ型注入後のレイアウトの上面図である。
図９Ｃは、シリサイド形成前のレイアウトの上面図である。
図９Ｄは、接点の形成後のレイアウトの上面図である。
図９Ｅは、第１金属層と第１バイア孔の形成後のレイアウトの上面図である。
図９Ｆは、第２金属層と第２バイア孔の形成後のレイアウトの上面図である。
図９Ｇは、第３金属層と第３バイア孔の形成後のレイアウトの上面図である。
図９Ｈは、第４金属層の形成後のレイアウトの上面図である。
【００６６】
ピクセル／ライセル設計例１０
本設計例は、薄膜ＳＯＩまたはＧＯＩ基板を使った実施例である。
【００６７】
ピクセル／ライセル設計例１〜７は、ＰＣＴ特許ＥＰ０１／１１８１７に開示された内部基板と処理法に関連する。そのデバイスと処理構造の概念は、ＰＣＴ特許ＥＰ０３／１０３４６とＰＣＴ特許ＥＰ０３／１３９５３にて拡大されて、ＣＭＯＳ活性域上に積層された活性層をもつ光電デバイスの、薄膜絶縁体上シリコン（ＳＯＩ）基板または薄膜絶縁体上ゲルマニウム（ＧＯＩ）基板上に形成された１００ｎｍ以下ＣＭＯＳ技術となる。
【００６８】
薄膜ＳＯＩまたはＧＯＩ基板上に形成されたデバイスは、「完全空乏ＳＯＩ」デバイスとも呼ばれ、ｎ型井戸もｐ型井戸も備えていないため、ＰＣＴ特許ＥＰ０３／１３９５３の図３と４と同様に、図１３Ａと１３Ｂに示すように、ＡＰＤ／ＡＬＥＤの下側電極と行選択トランジスタとのあいだの電気経路が異なる。ピクセル／ライセル設計例９のその他の特徴は、ピクセル／ライセル設計例１〜７で説明したものと同じである。
【００６９】
図１０Ａ、１０Ｂ、１０Ｃおよび１０Ｄは、図１３Ａと１３Ｂの断面図に対応する、薄膜ＳＯＩ（またはＧＯＩ）基板上に形成されたピクセル／ライセル設計のレイアウトの上面図である。本例は、ピクセル／ライセル設計例６を基本とするもので、ｎ型井戸の接続がＰＣＴ特許ＥＰ０３／１０３４６に記載の別のものに代替されている。
【００７０】
図１０Ａは、活性域とポリシリコンゲートを示すレイアウトの上面図である。
図１０Ｂは、エピタキシャル工程前のハードマスク（窒化物）パターン化後のレイアウトの上面図である。
図１０Ｃは、ＳｉＧｅＣエピタキシャル層のパターン化とスペーサ形成の後のレイアウトの上面図である。
図１０Ｄは、シリサイド形成および接点形成後のレイアウトの上面図である。
【００７１】
ピクセル／ライセル設計例６からのレイアウトの変更は、見た目はわずかであるが、内部基板や薄膜ＳＯＩ基板と比べて、エピタキシャル層の特性（添加量やヘテロ接合）において多数の異なる部分がある。基本的には、シリサイド形成前のレイアウトの異なる部分はエピタキシャル層にあって、全部の金属層はピクセル／ライセル設計例１〜７で説明したものと同じである。
【００７２】
ピクセル／ライセル設計例１〜７は、同じ形成の基板上での同じ積層法で形成されるため、同時に製造が可能であって、異なる部分はレイアウト内容だけである。それらピクセル／ライセル設計例の形成方法は、利用する処理技術によってわずかな変更が存在するだけである。ＡＰＤ／ＡＬＥＤで特に考慮すべき事項とは、エピタキシャル成長ＳｉＧｅＣ層下方の活性域が、わずかに異なる処理工程をもち、エピタキシャル成長層の厚さや特性への影響の有無が存在することである。
【００７３】
図１１Ａと１１Ｂは、ピクセル／ライセル設計例２や設計例３などのように、ゲート間の中間に共通電源接点を備える２個からなるピクセル／ライセル集合体のエピタキシャル層の第１の構成例を示す断面図である。図１１Ａでは、２個のＮＭＯＳデバイスを取り囲むフィールド域からなる部位を水平方向に切断しており、図１１Ｂでは、２個のＮＭＯＳデバイスの活性域からなる部位を水平方向に切断している。
【００７４】
図１２Ａと１２Ｂは、ピクセル／ライセル設計例２や設計例３などのように、ゲート間の中間に共通電源接点を備える２個からなるピクセル／ライセル集合体のエピタキシャル層の第２の構成例を示す断面図である。図１２Ａでは、２個のＮＭＯＳデバイスを取り囲むフィールド域からなる部位を水平方向に切断しており、図１２Ｂでは、２個のＮＭＯＳデバイスの活性域からなる部位を水平方向に切断している。
【００７５】
図１３Ａと１３Ｂは、ピクセル／ライセル設計例２や設計例３などのように、ゲート間の中間に共通電源接点を備える２個からなるピクセル／ライセル集合体のエピタキシャル層の第３の構成例を示す断面図である。図１３Ａでは、２個のＮＭＯＳデバイスを取り囲むフィールド域からなる部位を水平方向に切断しており、図１３Ｂでは、２個のＮＭＯＳデバイスの活性域からなる部位を水平方向に切断している。
【００７６】
サイズ変更可能なピクセル／ライセル
本機能により、ソフトの解像度やフレーム速度が高められ、行列の数は４の整数であるのが理想的である。
【００７７】
ピクセル／ライセル設計例２、３（２の派生形）、５、６、および、その設計例６の変更例である設計例７、８、９、１０は、従来のＣＭＯＳ画像センサーにはない特徴をもち、列回路との相互動作中に、四角形状の「マクロ構造のピクセル／ライセル」の出力／入力信号は、１つの電気信号に統合（加算）される。
【００７８】
マクロ構造ピクセル／ライセルを形成する２個のピクセル／ライセルからなる設計例２と６では、隣接する行の２個の２個ピクセル／ライセル集合体からの４つの行選択信号が同時にオンされる。その状態では、４個のＡＰＤ／ＡＬＥＤの４つの下側電極が１本の列データ線に接続する。１個のマクロ構造ピクセル／ライセルの４個のＡＰＤ／ＡＬＥＤは、同じ原色カラーフィルタに整列している。
【００７９】
前記で説明した特徴をもつピクセル／ライセルからなるセンサー／エミッタマトリックス構造では、フレーム速度の最大値がピクセル／ライセルと周辺回路とのあいだの相互動作により制限される場合でも、解像度を下げることで、マクロ構造ピクセル／ライセル特性のフレーム速度を高めることができる。この方法では解像度は下がるが、センサー／エミッタマトリックス構造で受信または作成される画像のどの部分も欠落しない。解像度は低いけれども、レンズ系により作成された画像全体を撮像／作成することが可能である。
【００８０】
各ピクセル／ライセルの入力信号または出力信号が低い場合でも、マクロ構造ピクセル／ライセル操作方法は、照射強度を低くできるという長所をもつ。４個のピクセル／ライセルの信号を加算することにより、解像度の低下をマクロ構造ピクセル／ライセルの信号強度の増加につなげることができるため、ノイズを減少させ、ダイナミックレンジを広げることが可能となる。
【００８１】
特に画像検出において、その長所は「光／電流」変換動作（電子ローリングシャッタ）で有効であり、「電荷蓄積」動作（電子グローバルシャッタ）においては、各ピクセル／ライセルに蓄積される電荷量が電位井戸にて飽和しない限り有効である。また、発光においては、長所は常に有効である。
【００８２】
マクロ構造ピクセル／ライセル操作法は、センサーのマトリックス内の画素総数のサブセット数のみを読み出すことにより、読み出し動作中の画素数を低減するという、従来のＣＭＯＳ画像センサーにおける読み出し方法である「ウィンドウ操作」と混同してはならない。読み出されない画素の信号は、排除されてしまう。従来方法では、センサーのマトリックスの所定部分からの信号を単純に排除するだけなので、取得処理から画像の一部が抜け落ちる結果となる。
【００８３】
４個からなるピクセル／ライセル設計例５でも、マクロ構造ピクセル／ライセルを形成することができ、そこでは、１個のセルの１行の活性域を共有する２個のピクセル／ライセル、および、別の１個のセルの１行の活性域を共有する隣接する２個のピクセル／ライセルが、同じ列データ線に接続されており、対応する行選択トランジスタがオン動作できる。
【００８４】
しかしながら、列データ線のレイアウトには注意が必要である。関係する２個のセルのその他の２つの活性域を、３つの別の活性域とは別に、列データ線に接続しなければならない、つまり、列データ線は隣接するセルの２つの行に接続の４個のピクセル／ライセルのグループ間のピクセル／ライセルの４行をスキップして、ピクセル／ライセルの２列ごとに、あるいは、４個からなるピクセル／ライセルの列ごとに、総計で３本の列データ線を確保する必要がある。
【００８５】
このことは、４個からなるピクセル／ライセルのセル集合体の各列に対して、少なくとも３本のデータ列線を確保すれば可能となる。それゆえ、第３金属層までの同じセル設計において、画素サイズの変更には、少なくとも１つの追加層、つまり、少なくとも第４金属層が必要である。第４金属層によりそれぞれの４個からなるピクセル／ライセルの２本の列データ線が形成でき、画素サイズ変更に必要なのは３本の線（第３金属層から２本、第４金属層から１本）であるため、第４金属層は帯域幅を増やすのに利用できる。
【００８６】
帯域幅を２倍にするためには、正しいピッチの第５金属層を付加することで、６本の金属線（最小本数３の２倍）を形成することが必要であることに注意してほしい。
【００８７】
サイズ変更可能なピクセル／ライセル用のカラーフィルタ
ピクセル／ライセル設計例２、３（設計例２の派生例）、５、６、７、８、９、１０では、読み出しのための４個のピクセル／ライセルのグループ化が行われる。白黒撮像においては、読み出し動作中にグループ化されるピクセル／ライセルの２つの行の選択は自由である。カラー撮像の場合は、読み出し動作中にグループ化されるピクセル／ライセルの２つの行の選択は、カラーフィルタのモザイクパターンを考慮する必要がある。
【００８８】
ＣＣＤやＣＭＯＳ画像センサーで使われる、ベイヤパターンなどの従来のカラーフィルタのモザイクパターンは、異なる４色のからの信号が合成されるため、４個のピクセル／ライセルの出力信号を１つの信号に変換する読み出し方法では利用できない。そのため、本発明による新規のカラーフィルタ用パターンでは、従来の読み出し方法、および、同じ色をもつ四角形状の４個の隣接するピクセル／ライセルの出力信号を合成できる新規の読み出し方法によるカラー撮像を可能にする。
【００８９】
新規のカラーフィルタのパターンの基本的な特徴は、出力信号が合成される４個のピクセル／ライセルが同じ色のカラーフィルタを備えることである。従来のベイヤフィルタでは、３原色（ＲＧＢ）からなり、緑のサイト数は他の青や赤のサイト数の２倍である。
【００９０】
図１４Ａは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、赤外線（ＩＲ）の４つの基本色による従来のカラーフィルタパターンを示す。幾何構成はベイヤパターンと同じであり、緑の第２サイトが赤外線（ＩＲ）のサイトに代えられていることだけが異なる点である。
【００９１】
図１４Ｂに示す新規のカラーフィルタパターンは、ピクセル／ライセルピッチを大きくスケールダウンするにつれ、製造能率の点で長所をもつ。その長所とは、新規のカラーフィルタの画素ピッチが、センサーマトリックス、つまり、従来のカラーフィルタのモザイクパターンの画素ピッチよりも４倍も大きいことである。
【００９２】
なお、図１４Ａと１４Ｂに示すＩＲフィルタを緑色フィルタに代えれば、ベイヤパターンとなる。
【００９３】
ピクセル／ライセルと周辺域との相互接続のデマルチプレクス操作
センサー／エミッタマトリックス構造とその周辺回路の帯域幅を大きくする。
【００９４】
ピクセル／ライセル設計例４には、ピクセル／ライセルの２つの水平行を各行選択線で制御するという特徴がある。水平行のピクセル／ライセルは、同じ行選択線を共用する２つの行のピクセル／ライセルのグループに分割される。ピクセル／ライセルのいずれの縦方向列にも、それぞれがセンサー／エミッタマトリックス構造の周辺域での列回路の別途ではあるが同じブロックに接続する２本の列方向金属線が備わる。ピクセル／ライセル設計例１と比べて、センサー／エミッタマトリックス構造のピクセル／ライセルの数が同じである場合、ピクセル／ライセル設計例４のほうが、センサー／エミッタマトリックス構造と周辺域との帯域幅が２倍となる。
【００９５】
ピクセル／ライセル設計例３、５、６、７で共通の点は、同じ水平行の２個のピクセル／ライセルの出力がマルチプレクス操作により１本の列方向金属線にまとめられていることである。普通、２個のピクセル／ライセルの出力を１本の列方向線にマルチプレクス操作により合成すると、センサーマトリックス構造と周辺回路とのあいだの帯域幅が半分になってしまう。しかしながら、ピクセル／ライセル設計例では、センサー／エミッタマトリックス構造と周辺域との帯域幅を大きくするために、相互接続層の追加が可能であることを示す。
【００９６】
ピクセル／ライセル設計例６は、第４金属層の適切なレイアウトにより、２個のピクセル／ライセルの出力を１本の列方向線にマルチプレクス操作により合成からの帯域幅の減少を解消することができる。つまり、「基本セル」の反復から４本の水平行と２本の垂直列のピクセル／ライセルを構成するため、第４金属層レイアウトを構築することにより達成できる。
【００９７】
ピクセル／ライセル設計例７は、第３金属層まではピクセル／ライセル設計例６と同じであって、「基本セル」の反復から８本の水平行と２本の垂直列のピクセル／ライセルを構成するための、第３バイア孔、第４金属層、第４バイア孔、第５金属層がレイアウト作成される。その結果、センサー／エミッタマトリック構造と周辺域との帯域幅が、ピクセル／ライセル設計例６の２倍になる。
【００９８】
ピクセル／ライセル設計例６と７では、センサー／エミッタマトリックス構造と周辺回路とのあいだの帯域幅が、金属層を１つ加えるたびに倍増する。ピクセル／ライセル構造のレイアウトは、第３金属層までは変わらない。レイアウトを変更する必要があるのは、第３バイア孔と第４金属層から最終金属層までである。レイアウト変更にて、反復すべき「基本セル」内のピクセル／ライセルの水平行の数が２倍になる。
【００９９】
ＣＭＯＳ技術のスケール処理により、より小型のピクセル／ライセルの製造が可能になる。一定サイズのセンサー／エミッタマトリックス構造は、レンズ系で作成される画像サークルの大きさに関係しており、ピクセル／ライセルの横方向の大きさが４倍となる。従来のピクセル／ライセル設計におけるマトリックス構造と周辺回路との帯域幅は、ピクセル／ライセルスケール処理では変化しない。
【０１００】
ＣＭＯＳ画像センサーの場合、列平行方向の読み出し動作に要する時間は、所定の列のピクセル数に線形比例して増加する。読み出し動作がフレーム速度を制限するような場合、ピクセル数の増加はフレーム速度を低下させる。
【０１０１】
反対に、フレーム速度を一定にしたい場合（たとえば、ビデオ標準）には、センサー／エミッタマトリックス構造におけるピクセル／ライセルの数を増やすことは、静止画像の撮影に利用でき、読み出し動作にかかる総時間をビデオ信号に必要なフレーム速度最小値に応ずる一定値に保持できるよう、「ウィンドウ操作」の利用を必要とする。
【０１０２】
ピクセル／ライセル設計例６と７では、同じ要素により、ピクセル／ライセルの数と、センサー／エミッタマトリックス構造と周辺回路との帯域幅とを、同時に増加させることできる方法を記載した。
【０１０３】
その機能は、（１）フレーム速度を維持して、解像度を倍増する場合、（２）解像度を維持して、フレーム速度を倍増する場合、（３）（１）と（２）の組み合わせのいずれの場合には利用可能である。
【０１０４】
前記で説明したソフト制御によるピクセル／ライセル操作の「画素サイズ変更」方法は、「ハード解決方法」に依存しないものであって、解決方法のいずれの組み合わせでも同様に利用できる。
【図面の簡単な説明】
【０１０５】
【図１Ａ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例１のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１Ｂ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例１のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１Ｃ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例１のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１Ｄ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例１のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１Ｅ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例１のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図２Ａ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例２のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図２Ｂ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例２のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図２Ｃ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例２のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図２Ｄ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例２のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図２Ｅ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例２のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図２Ｆ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例２のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図３Ａ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例３のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図３Ｂ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例３のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図３Ｃ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例３のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図３Ｄ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例３のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図３Ｅ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例３のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図３Ｆ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例３のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図４Ａ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例４のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図４Ｂ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例４のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図４Ｃ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例４のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図４Ｄ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例４のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図４Ｅ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例４のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図４Ｆ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例４のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図５Ａ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例５のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図５Ｂ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例５のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図５Ｃ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例５のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図５Ｄ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例５のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図５Ｅ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例５のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図５Ｆ】図５Ｅに示すレイアウトの変更例である。
【図６Ａ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例６のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図６Ｂ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例６のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図６Ｃ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例６のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図６Ｄ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例６のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図６Ｅ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例６のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図６Ｆ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例６のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図６Ｇ】図６Ｆに示すレイアウトの変更例である。
【図７Ａ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例７のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図７Ｂ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例７のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図７Ｃ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例７のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図７Ｄ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例７のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図７Ｅ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例７のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図７Ｆ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例７のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図７Ｇ】製造段階の異なる工程における、図１１Ａと１１Ｂの断面図に対応する、内部基板上に形成されたピクセル／ライセル設計例７のレイアウトの上面図であり、マトリックス例として、８行と８列で示す。
【図７Ｈ】図７Ｆに示すレイアウトの変更例である。
【図７Ｉ】図７Ｇに示すレイアウトの変更例である。
【図８Ａ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成されたピクセル／ライセル設計例８のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図８Ｂ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成されたピクセル／ライセル設計例８のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図８Ｃ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成されたピクセル／ライセル設計例８のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図８Ｄ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成されたピクセル／ライセル設計例８のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ａ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ｂ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ｃ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ｄ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ｅ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ｆ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ｇ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図９Ｈ】製造段階の異なる工程における、図１２Ａと１２Ｂの断面図に対応する、厚膜ＳＯＩ基板上に形成された第２構成例としてのピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１０Ａ】製造段階の異なる工程における、図１３Ａと１３Ｂの断面図に対応する、薄膜ＳＯＩまたはＧＯＩ基板上に形成されたピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１０Ｂ】製造段階の異なる工程における、図１３Ａと１３Ｂの断面図に対応する、薄膜ＳＯＩまたはＧＯＩ基板上に形成されたピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１０Ｃ】製造段階の異なる工程における、図１３Ａと１３Ｂの断面図に対応する、薄膜ＳＯＩまたはＧＯＩ基板上に形成されたピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１０Ｃ】製造段階の異なる工程における、図１３Ａと１３Ｂの断面図に対応する、薄膜ＳＯＩまたはＧＯＩ基板上に形成されたピクセル／ライセル設計例９のレイアウトの上面図であり、マトリックス例として、４行と４列で示す。
【図１１Ａ】ピクセル／ライセル設計例２と３などの、両ゲートの中間の電源接点を共用する、内部基板上に形成された２個からなるピクセル／ライセル集合体のエピタキシャル積層の第１構成例としての断面図であり、図１１Ａは、ｎ型ＭＯＳＦＥＴゲート域が活性域上にある部分を水平方向に切断した図であり、図１１Ｂは、ｎ型ＭＯＳＦＥＴゲート域がフィールド分離域上にある部分を水平方向に切断した図である。
【図１１Ｂ】ピクセル／ライセル設計例２と３などの、両ゲートの中間の電源接点を共用する、内部基板上に形成された２個からなるピクセル／ライセル集合体のエピタキシャル積層の第１構成例としての断面図であり、図１１Ａは、ｎ型ＭＯＳＦＥＴゲート域が活性域上にある部分を水平方向に切断した図であり、図１１Ｂは、ｎ型ＭＯＳＦＥＴゲート域がフィールド分離域上にある部分を水平方向に切断した図である。
【図１２Ａ】ピクセル／ライセル設計例２と３などの、両ゲートの中間の電源接点を共用する、厚膜ＳＯＩ基板上に形成された２個からなるピクセル／ライセル集合体のエピタキシャル積層の第２構成例としての断面図であり、ｎ型ＭＯＳＦＥＴゲート域が活性域上にある部分を水平方向に切断した図でありである。
【図１２Ｂ】ピクセル／ライセル設計例２と３などの、両ゲートの中間の電源接点を共用する、厚膜ＳＯＩ基板上に形成された２個からなるピクセル／ライセル集合体のエピタキシャル積層の第２構成例としての断面図であり、ｎ型ＭＯＳＦＥＴゲート域がフィールド分離域上にある部分を水平方向に切断した図である。
【図１３Ａ】ピクセル／ライセル設計例２と３などの、両ゲートの中間の電源接点を共用する、薄膜ＳＯＩまたはＧＯＩ基板上に形成された２個からなるピクセル／ライセル集合体のエピタキシャル積層の第３構成例としての断面図であり、ｎ型ＭＯＳＦＥＴゲート域が活性域上にある部分を水平方向に切断した図である。
【図１３Ｂ】ピクセル／ライセル設計例２と３などの、両ゲートの中間の電源接点を共用する、薄膜ＳＯＩまたはＧＯＩ基板上に形成された２個からなるピクセル／ライセル集合体のエピタキシャル積層の第３構成例としての断面図であり、ｎ型ＭＯＳＦＥＴゲート域がフィールド分離域上にある部分を水平方向に切断した図である。
【図１４Ａ】カラーフィルタパターンの図であって、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、赤外線（ＩＲ）の４つの基本色からなる従来のカラーフィルタパターンを示し、その幾何学構成は第２の緑色フィルタを赤外線（ＩＲ）フィルタに代えたベイヤパターンと同様である。
【図１４Ｂ】カラーフィルタパターンの図であって、新規のカラーフィルタパターンを示す。
【図１Ａ】
2008508701.tif 000003
【図１Ｂ】
2008508701.tif 000004
【図１Ｃ】
2008508701.tif 000005
【図１Ｄ】
2008508701.tif 000006
【図１Ｅ】
2008508701.tif 000007
【図２Ａ】
2008508701.tif 000008
【図２Ｂ】
2008508701.tif 000009
【図２Ｃ】
2008508701.tif 000010
【図２Ｄ】
2008508701.tif 000011
【図２Ｅ】
2008508701.tif 000012
【図２Ｆ】
2008508701.tif 000013
【図３Ａ】
2008508701.tif 000014
【図３Ｂ】
2008508701.tif 000015
【図３Ｃ】
2008508701.tif 000016
【図３Ｄ】
2008508701.tif 000017
【図３Ｅ】
2008508701.tif 000018
【図３Ｆ】
2008508701.tif 000019
【図４Ａ】
2008508701.tif 000020
【図４Ｂ】
2008508701.tif 000021
【図４Ｃ】
2008508701.tif 000022
【図４Ｄ】
2008508701.tif 000023
【図４Ｅ】
2008508701.tif 000024
【図４Ｆ】
2008508701.tif 000025
【図５Ａ】
2008508701.tif 000026
【図５Ｂ】
2008508701.tif 000027
【図５Ｃ】
2008508701.tif 000028
【図５Ｄ】
2008508701.tif 000029
【図５Ｅ】
2008508701.tif 000030
【図５Ｆ】
2008508701.tif 000031
【図６Ａ】
2008508701.tif 000032
【図６Ｂ】
2008508701.tif 000033
【図６Ｃ】
2008508701.tif 000034
【図６Ｄ】
2008508701.tif 000035
【図６Ｅ】
2008508701.tif 000036
【図６Ｆ】
2008508701.tif 000037
【図６Ｇ】
2008508701.tif 000038
【図７Ａ】
2008508701.tif 000039
【図７Ｂ】
2008508701.tif 000040
【図７Ｃ】
2008508701.tif 000041
【図７Ｄ】
2008508701.tif 000042
【図７Ｅ】
2008508701.tif 000043
【図７Ｆ】
2008508701.tif 000044
【図７Ｇ】
2008508701.tif 000045
【図７Ｈ】
2008508701.tif 000046
【図７Ｉ】
2008508701.tif 000047
【図８Ａ】
2008508701.tif 000048
【図８Ｂ】
2008508701.tif 000049
【図８Ｃ】
2008508701.tif 000050
【図９Ａ】
2008508701.tif 000051
【図９Ｂ】
2008508701.tif 000052
【図９Ｃ】
2008508701.tif 000053
【図９Ｄ】
2008508701.tif 000054
【図９Ｅ】
2008508701.tif 000055
【図９Ｆ】
2008508701.tif 000056
【図９Ｇ】
2008508701.tif 000057
【図９Ｈ】
2008508701.tif 000058
【図１０Ａ】
2008508701.tif 000059
【図１０Ｂ】
2008508701.tif 000060
【図１０Ｃ】
2008508701.tif 000061
【図１１Ａ】
2008508701.tif 000062
【図１１Ｂ】
2008508701.tif 000063
【図１２Ａ】
2008508701.tif 000064
【図１２Ｂ】
2008508701.tif 000065
【図１３Ａ】
2008508701.tif 000066
【図１３Ｂ】
2008508701.tif 000067
【図１４Ａ】
2008508701.tif 000068
【図１４Ｂ】
2008508701.tif 000069
【国際調査報告】
2008508701.tif 000070
2008508701.tif 000071