(57)【要約】  本発明は、時間／電圧変換回路に関し、前記時間／電圧変換回路は、構造的に互いに同一であり、その各々がそれぞれの論理制御信号ＵｐおよびＤｗｎを受ける入力部、ならびに論理制御信号ＶｕｐおよびＶｄｗｎの継続時間を表す対応する電圧を与える出力部を有する２つの単純な時間／電圧変換器ＣＴＴ１およびＣＴＴ２と、各々が当該単純な変換器ＣＴＴ１およびＣＴＴ２に接続されている正３０２および負３０４の入力部ならびに２つの制御信号ＵｐおよびＤｗｎの間の電圧の差を表す信号Ｖｄｉｆｆを与える出力部をもつ微分器ブロックＢＥ２とを備える。微分器ブロックＢＥ２からの出力Ｖｄｉｆｆは、積分器ブロックＢＥ３に接続されている。
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【特許請求の範囲】
【請求項１】
各々が、それぞれの論理制御信号（ＵｐおよびＤｗｎ）を受ける入力部および対応する論理制御信号（ＶｕｐおよびＶｄｗｎ）の継続時間を表す電圧を送出する出力部を有する２つの構造的に同一な基本的時間／電圧変換器（ＣＴＴ１およびＣＴＴ２）と、各々が関連する基本的な変換器（ＣＴＴ１およびＣＴＴ２）の出力部に接続された正の入力部（３０２）および負の入力部（３０４）ならびに２つの制御信号（ＵｐおよびＤｗｎ）の間の電圧差を表す信号（Ｖｄｉｆｆ）を送出する出力部を有する微分器ブロック（ＢＥ２）とを含む、時間／電圧変換回路。
【請求項２】
微分器ブロックの出力が積分器ブロック（ＢＥ３）に接続されている、請求項１に記載の回路。
【請求項３】
微分器ブロック（ＢＥ２）が減算増幅器（３００）である、請求項１に記載の回路。
【請求項４】
積分器ブロック（ＢＥ３）がＲＣタイプの能動増幅器（４００）である、請求項２または３に記載の回路。
【請求項５】
制御信号（ＵｐおよびＤｗｎ）が位相比較器（７００）から得られる、請求項１から４のいずれか一項に記載の回路。
【請求項６】
各基本的時間／電圧変換器（ＣＴＴ１およびＣＴＴ２）が、
第１の電源端子（Ｖｃｃ）に接続された入力分岐部（１０２）、第１の中間交点（１０８）に接続された出力分岐部（１０４）、および制御信号（Ｕｐｂ、Ｄｗｎｂ）を受ける制御入力部（１０６）を有する第１のスイッチ（１００Ａ、１００Ｂ）と、
第２の中間交点（１１８）に接続された入力分岐部（１１２）、第１の中間交点（１０８）に接続された出力分岐部（１１４）、および第１のスイッチ（１００Ａ、１００Ｂ）の制御信号（Ｕｐｂ、Ｄｗｎｂ）の補完信号（Ｕｐ、Ｄｗｎ）を受ける制御入力部（１１６）を有する第２のスイッチ（１１０Ａ、１１０Ｂ）と、
第１の中間交点（１０８）に接続された入力分岐部（１２２）、第２の電源端子（１２８）に接続された出力分岐部（１２４）、および第３の電源端子（Ｖｐｏｌ）に接続された制御入力部（１２６）を含む電流源（１２０Ａ、１２０Ｂ）と、
第２の中間交点（１１８）に接続された第１の端子（１３２）および第２の電源端子（１２８）に接続された第２の端子（１３４）を有するキャパシタ（１３０Ａ、１３０Ｂ）と、
第４の電源端子（Ｖｒｅｆ）に接続された入力分岐部（１４２）、第２の中間交点（１１８）に接続された出力分岐部（１４４）、およびキャパシタを第４の電源端子における値（Ｖｒｅｆ）にリセットするための信号（Ｒｅｓｅｔ）を受ける制御入力部（１４６）を有する第３のスイッチ（１４０Ａ、１４０Ｂ）と、
第２の中間交点（１１８）に接続された制御入力部（１５２）および制御信号（Ｕｐ、Ｄｗｎ）の継続時間を表す電圧（Ｖｕｐ、Ｖｄｗｎ）を送出する出力部（１５４）を有する電圧増幅器（１５０Ａ、１５０Ｂ）と
を含むことを特徴とする、請求項１に記載の回路。
【請求項７】
リセット信号（Ｒｅｓｅｔ）がエッジトリガフリップフロップ（２００）および遅延セル（２１０、２２０）によって生成される、請求項６に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、以下時間／電圧変換と称する時間から電圧への変換に関する。
【背景技術】
【０００２】
本発明は、非常に高い周波数の基準クロック（通常１ＧＨｚより大きい）から非常な精密さをもって位相シフトされたクロックを生成する一実施例を電子回路で見いだす。
【０００３】
したがって本発明は、フェーズロックループ（ＰＬＬ）システムまたは遅延ロックループ（ＤＬＬ）システムにおいて、その中でタイムオフセットを非常な精度をもって比例する電圧に変換することが必要な１つの実施例を見いだす。
【０００４】
標準的なフェーズロックループシステム構成はチャージポンプである。チャージポンプは、一般的に２つのロジック信号、Ｕｐ（増加）およびＤｏｗｎ（減少）からその２つの信号の継続時間の差に比例する電圧を生成する。この差は記憶され時間とともに積分される。
【０００５】
論理信号ＵｐおよびＤｏｗｎは、例えば位相検出器からの制御信号であり、完全に同期することが望まれる２つのクロック信号間の位相シフトをイメージングする。２つのクロックが同期されていないと信号ＵｐおよびＤｏｗｎは異なる継続時間を有する。この継続時間の差が、帰還ループを用いてエラーを修正するために継続時間の差に比例する電圧に変換され、次いで時間とともに積分されようとするものである。
【０００６】
図１を参照すると、従来方式の変換回路２は、２つのスイッチ４および２４を含む。スイッチ４は、信号Ｕｐを受ける制御入力部６、電流源１０に接続された入力分岐部８および出力分岐部１４を有する。電流源１０は、正の電源端子１２に接続されている。スイッチ２４は、信号Ｄｗｎを受ける制御入力部２６、入力分岐部３４および電流源３０に接続されている出力分岐部２８を有する。電流源３０は、電源端子３２（グラウンド）に接続されている。スイッチ４の出力分岐部１４およびスイッチ２４の入力分岐部３４は、交点３６の所で一緒に接続されている。キャパシタ４０の一方の端子３８が交点３６に接続されている。キャパシタ４０の他方の端子４２が電流源３０の出力部に接続されている。
【０００７】
２つの電流源１０および３０からの電流ＩｕｐおよびＩｄｗｎが完全に同一であれば、スイッチ４が開いており、もう一方のスイッチ２４が閉じている（その反対もある）時間があるので、スイッチ４および２４が閉じている時間の差がキャパシタ４０の端子での電圧の増加または減少に反映される。したがってキャパシタ４０に蓄えられた電圧の差は、信号ＵｐとＤｗｎの継続時間の差に比例する。したがってこの構成では、時間／電圧変換および積分は簡素で小型の方式で達成されるが非常な不正確さを伴う。
【０００８】
この不正確さは、このタイプの従来方式の構成の複数のレベルに存在するミスマッチによってもたらされる。
【０００９】
２つのミスマッチが定義されている。第１のタイプは、静的ミスマッチ（ＳＭ）と呼ばれ、論理信号ＵｐとＤｏｗｎの継続時間が同一であるときのキャパシタ４０での電圧ドリフトに相当する。実際には、それは電流源１０と３０のミスマッチゆえに存在する電流ＩｕｐとＩｄｗｎの間の差を反映している。この差は主として電流源１０および３０が構造的に非対称であること、つまり一方がＮＭＯＳトランジスタから生成され、他方がＰＭＯＳトランジスタから生成されているという事実から来ている。この結果は、出力抵抗の差およびバイアス電圧の差である。さらに、相関関係のない技術的な変化ゆえにシミュレーションによって開発された補償の有効性を保証することができない。
【００１０】
ミスマッチの第２のタイプは、動的ミスマッチＤＭと呼ばれ、信号ＵｐとＤｗｎが切り替えられるときにキャパシタ４０で観測される電圧のジャンプに相当する。静的なミスマッチングに関しては、誤差は、電流源１０と３０が構造的に異なっているという事実、具体的には、電流Ｉｕｐの電流源１０および電流Ｉｄｗｎの電流源３０のトランジスタのドレーンおよびソース領域が等しく製作されていても交点８の所と交点２８の所で容量が異なっているという事実に起因する。さらに、ＮＭＯＳトランジスタ内とＰＭＯＳトランジスタ内でのキャリアの移動度が異なり、これらの交点８および２８での回復時間が非対称である。
【００１１】
さらにこの標準的な構造が非常に高い周波数で使用される場合には、動的ミスマッチがクロックサイクルで比較的大きな継続時間を占めるので、その寄与分は、その他の誤差に比べて高くなる。さらに動的ミスマッチング（ＤＭ）は、正確に補償することができない。
【００１２】
上記に説明した従来方式の構成は、交点８および２８ならびにスイッチ４および２４の制御入力部での電圧の変動を減少させることによって改善される。
【００１３】
積分キャパシタ４０は、増幅器、およびその増幅器の負入力部と前記増幅器の出力部の間の帰還回路内に接続されたキャパシタを含む能動回路でさらに置き換えることができる。この種の能動回路は電流源の出力電位を一定に保ち、したがって静的ミスマッチを減少させる。
【００１４】
その他の解決策が、とりわけ米国特許第５，５０８，６６０号明細書および欧州特許第０  ６４７  ０３２号明細書で提案されている。
【００１５】
電流ＩｕｐとＩｄｗｎの間の差が、主回路と同じ条件の下で動作し、したがって同じ誤差を受けるレプリカ回路によって読み取られる構成が、これら文献で説明されている。この誤差は、その極性を反転して、チャージポンプの出力部と電流源のトランジスタのバイアス電圧の間に挿入された補償ループで使用される。
【００１６】
この種の構成は、静的ミスマッチングだけを相殺することができ、動的ミスマッチングは修正されず、したがって高い周波数に対しては適切ではない。実際にこの構成は、やはり、電流ＩｕｐおよびＩｄｗｎの電流源が異なるタイプのトランジスタ（ＮＭＯＳおよびＰＭＯＳ）からなっているためにそれらの電流源の間に構造上の非対称が存在する従来方式のチャージポンプに基づいている。
【００１７】
当業界では、文献「Ａ  ５００  ＭＨｚ  ＭＰ／ＤＬＬ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ  ｆｏｒ  ａ  ５  Ｇｂ／ｓ  Ｂａｃｋｐｌａｎｅ  Ｔｒａｎｓｃｅｉｖｅｒ  ｉｎ  ０．２５  μｓ  ＣＭＯＳ（０．２５μｓ  ＣＭＯＳにおける５Ｇｂ／ｓ  バックプレーントランシーバのための５００ＭＨｚ  ＭＰ／ＤＬＬ  クロック発信器）」ＩＳＣＣ２００３、著者：Ｇｕ−Ｙｅｏｎ  Ｗｅｉ，Ｊｏｈｎ  Ｔ．Ｓｔｏｎｉｃｋ，Ｄａｎ  Ｗｅｉｎｌａｄｅｒ，Ｊｅｆｆ  ＳｏｎｎｔａｇおよびＳｈａｗｎ  Ｓｅａｒｌｅｓに説明されているものと同じような差動構成も知られている。
【００１８】
図２を参照すると、回路は、４つの制御スイッチＳ１からＳ４を含み、制御スイッチＳ１およびＳ２がそれらの制御入力としてそれぞれＵｐおよびＤｗｎ信号を有し、他方の２つＳ３およびＳ４がそれらの制御入力として信号ＵｐおよびＤｗｎの補完信号ＵｐｂおよびＤｗｎｂをそれぞれ有する。
【００１９】
この回路は、さらに８つの電流フロースイッチＳ５からＳ１２を有する。フロースイッチＳ５およびＳ６はバイアス電圧Ｖｂ１によって制御される。フロースイッチＳ７およびＳ８はバイアス電圧Ｖｂ２によって制御される。フロースイッチＳ９およびＳ１０はバイアス電圧Ｖｂ３によって制御される。フロースイッチＳ１１およびＳ１２はバイアス電圧Ｖｂ４によって制御される。
【００２０】
スイッチＳ１３およびＳ１４は共通モードフィードバック（ＣＭＦＢ）ブロックによって制御される。ブロックＣＭＦＢは、共通出力モードつまり電流ＩｕｐおよびＩｄｗｎのレベルを定義する、バイアス電圧Ｖｂ１からＶｂ４の平均レベルを制御する。
【００２１】
信号ＵｐおよびＤｏｗｎが同じ極性の場合、ループフィルタＦＢには電流が流れずシステムは平衡状態にある。
【００２２】
信号ＵｐおよびＤｗｎが反対の極性である場合には、電流ＩｕｐおよびＩｄｗｎがループフィルタＦＢに流れ、積分されて差電圧（Ｖｄｉｆｆ＋  −  Ｖｄｉｆｆ−）が生成される。この差電圧は、コンバータＣＤＵによってディレイラインを制御するための信号に変換される。
【００２３】
この差動構成の構造は、電流ＩｕｐおよびＩｄｗｎが同一タイプおよびサイズのトランジスタを使用して生成されることにおいて対称である。同様に、電流フロースイッチＳ５からＳ１２の制御用トランジスタは、信号ＵｐおよびＤｗｎに対して同一である。
【００２４】
したがってこの構成は、スイッチング時に電荷の注入をバランスさせることによって動的ミスマッチングを減少させる。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
この種の構成の欠点は、一方では共通出力モード（ブロックＣＭＦＢ）を制御する必要性、および他方ではユニポーラ変換ブロックＣＤＵの差動設計である。これら２つのブロックＣＭＦＢおよびＣＤＵは設計が難しく、さらなるミスマッチを生成し静的ミスマッチの増加に寄与する。
【００２６】
本発明がこれらの問題を解決する。
【００２７】
本発明は、２つのロジック信号の継続時間の差を、一般的には１ＧＨｚを越える高い周波数で、非常な精度をもって比例する電圧に変換するようになされた時間／電圧変換器を対象とする。
【課題を解決するための手段】
【００２８】
本発明の一般的な定義によれば、時間／電圧変換回路は、各々が、それぞれの論理制御信号を受ける入力部および対応する論理制御信号の継続時間を表す電圧を送出する出力部を有する２つの構造的に同一な基本的時間／電圧変換器と、各々が関連する基本的な変換器の出力部に接続された正の入力部および負の入力部ならびに２つの制御信号の間の電圧差を表す信号を送出する出力部を有する微分器ブロックとを含む。
【００２９】
この種の構造は、図１に関して説明した構成で、電流Ｉｕｐの電流源の生成と電流Ｉｄｗｎの電流源の生成の間に存在する構造的な非対称を排除する。
【００３０】
同じように、この種の構造は、図２に関して説明した構成の差動プロセスにおけるようなこの非対称に関連する補償ループを使用しない。
【００３１】
実質上本発明による回路は、信号をスイッチする位相（一般的には動的なミスマッチングに関与する）で完全に対称であり、静的な位相では擬似対称である構成を提案するものである。
【００３２】
したがって本発明は、構造的手段で動的および静的ミスマッチングを排除する。
【００３３】
したがって本発明によって使用される技術は、非常な精度を必要とする動作に対して構造が完全に対称であるので電源および基板が抱えるノイズに対してより良い耐性を有する。実質的には、擬似信号（仏語でｐａｒａｓｉｔｅ）は２つのチャンネル上でこのようにして現れ、微分器ブロックによって差し引かれる。
【００３４】
本発明のその他の特徴および利点は、下記の詳細説明および図面から明らかになろう。
【発明を実施するための最良の形態】
【００３５】
図３を参照すると、時間／電圧変換および積分動作は３つの基本ブロックＢＥ１からＢＥ３に分けられる。
【００３６】
第１のブロックＢＥ１は２つの別個のチャンネルの時間／電圧変換に関する。中間ブロックＢＥ２はそれらチャンネルの電圧の差し引きに関し、端部ブロックＢＥ３は差分の積分に関する。
【００３７】
変換ブロックＢＥ１は、完全に対称的な方式で別個のチャンネルに対して信号のスイッチング動作を実行し、構造上の動的ミスマッチングを完全に排除する。
【００３８】
変換ブロックＢＥ１は、２つの同一であり、別個で対称的な基本的時間／電圧変換器ＣＴＴ１およびＣＴＴ２を並列で含む。各基本的変換器ＣＴＴ１およびＣＴＴ２は、それぞれの極性制御信号ＵｐまたはＤｗｎを受ける入力部および各制御信号の継続時間を表す電圧ＶｕｐまたはＶｄｗｎを送出する出力部を有する。
【００３９】
図４Ａを参照すると、基本的時間／電圧変換器ＣＴＴ１は以下の、
正の第１の電源端子Ｖｃｃに接続されている入力分岐部１０２（ドレーン）、第１の中間交点１０８に接続されている出力分岐部１０４（ソース）および制御信号Ｕｐｂを受ける制御入力部１０６（ゲート）を有する第１のスイッチ１００Ａ（トランジスタ）と、
第２の中間交点１１８に接続された入力分岐部１１２、第１の中間交点１０８に接続された出力分岐部１１４（ソース）および第１のスイッチ１００Ａの制御信号Ｕｐｂの補完信号Ｕｐを受ける制御入力部１１６（ゲート）を有する第２のスイッチ（トランジスタ）１１０Ａと、
電流Ｉｐｏｌを生成し、第１の中間交点１０８に接続された入力分岐部１２２（ドレーン）、第２の電源端子１２８（グラウンド）に接続された出力分岐部１２４（ソース）、および第３の電源端子Ｖｐｏｌに接続された制御入力部１２６（ゲート）を有する電流源（トランジスタ）１２０Ａと、
第２の中間交点１１８に接続された第１の端子１３２および第２の電源端子１２８に接続された第２の端子１３４を有するキャパシタ１３０Ａと、
第４の電源端子Ｖｒｅｆに接続された入力分岐部（ドレーン）１４２、第２の中間交点１１８に接続された出力分岐部（ソース）１４４、およびキャパシタを第４の電源端子における値Ｖｒｅｆにリセットするための信号Ｒｅｓｅｔを受ける制御入力部１４６（ゲート）を有する第３のスイッチ（トランジスタ）１４０Ａと、
第２の中間交点１１８に接続された制御入力部（ゲート）１５２および制御信号Ｕｐの継続時間を表す電圧Ｖｕｐを送出する出力部（ドレーン）１５４を有する電圧増幅器（トランジスタ）１５０Ａであり、そのトランジスタ１５０Ａのソース１５６がグラウンド１２８に接続されそのドレーン１５４が抵抗器１６０Ａを介して電源端子Ｖｃｃに接続されている電圧増幅器と
を含む。
【００４０】
図４Ｂを参照すると、基本的時間／電圧変換器ＣＴＴ２は、図４Ａの変換器ＣＴＴ１のものと同一の構造を有する。変換器ＣＴＴ２の構成要素は、変換器ＣＴＴ１のものと同じ符号を有するが後に文字Ｂが続く。変換器ＣＴＴ２は制御信号Ｄｗｎおよびその補完信号Ｄｗｎｂに関連している。
【００４１】
電流Ｉｐｏｌのソース１２０Ａおよび１２０Ｂは、スイッチ１００Ａおよび１００Ｂの制御信号ＵｐｂおよびＤｗｎｂがアクティブであるときには電源端子Ｖｃｃから電流を引き出し、スイッチ１１０Ａの信号Ｕｐおよび１１０Ｂの信号Ｄｗｎがアクティブであるときにはキャパシタ１３０Ａおよび１３０Ｂから電流を引き出す。信号ＵｐｂおよびＤｗｎｂは、反転または補完された信号ＵｐおよびＤｗｎの同等値である。したがってキャパシタ１３０Ａおよび１３０Ｂの端子電圧ＶｕｐおよびＶｄｗｎはスイッチ１１０Ａおよび１１０Ｂが閉じている時間に比例し、したがって信号ＵｐおよびＤｗｎの継続時間に比例する。
【００４２】
これらの電圧信号ＶｕｐおよびＶｄｗｎは、次いで減算器ブロックＢＥ２に送出される前に増幅器１５０Ａおよび１５０Ｂによって増幅および波形整形される。
【００４３】
キャパシタ１３０Ａおよび１３０Ｂは、増幅前の電圧を蓄え、Ｒｅｓｅｔ信号によって電圧Ｖｒｅｆにリセットされる。電圧はトランジスタ１５０Ａおよび１５０Ｂならびに抵抗器１６０Ａおよび１６０Ｂによって増幅される。
【００４４】
電圧Ｖｐｏｌは、各基本的変換器ＣＴＴで電流Ｉｐｏｌを設定する。電圧Ｖｃｃは全体の電源電圧である。電圧Ｖｒｅｆは基準電圧であり電源電圧Ｖｃｃより低い。
【００４５】
時間／電圧変換は、その間にキャパシタ１３０Ａおよび１３０Ｂが基準電圧Ｖｒｅｆにリセットされるリセットフェーズを使用する。
【００４６】
実際には、スイッチはＭＯＳ技術によるトランジスタから作られている。例えば変換器ＣＴＴ１およびＣＴＴ２変換器のすべてのスイッチはＮＭＯＳトランジスタから作られている。
【００４７】
補完された制御信号は実際には反転器を用いて生成される。
【００４８】
図５を参照すると、リセット制御信号Ｒｅｓｅｔは、信号ＵｐまたはＤｗｎから特定のブロックによって生成されるが、その特定のブロックは、例えばエッジトリガフリップフロップ２００および直列接続され各々が個々に２２０Ａから２２０Ｅと表示された反転器２２０からなる遅延セル（ｄｅｌａｙ  ｃｅｌｌ）および個々に２１０Ａから２１０Ｅと表示されたキャパシタ２１０を含む。
【００４９】
例えばリセット信号Ｒｅｓｅｔは、信号Ｕｐの立上りで生成される。このリセット信号は、信号ＵｐおよびＤｗｎの立下りが同期しているのでＤｗｎ信号からも生成することができる。この特性は位相比較器７００の使用に連動している。
【００５０】
図５および６を参照すると、信号Ｕｐの立下りがエッジトリガフリップフロップ２００のクロック入力ＣＫＮをトリガする。０にセットしてあった出力Ｑは、入力Ｄにあるレベル、つまり１になる。信号Ｑは、それからキャパシタ２１０Ａ、２１０Ｂおよび２１０Ｃによって何回か遅延させられる。交点２３０Ｃにある信号がゼロになり、リセットパルスの継続時間に相当する時間Ｔ１の終りの時点でエッジトリガフリップフロップ２００のＲＳＴ入力を０にリセットする。
【００５１】
パルスは次いでキャパシタ２１０Ｄおよび２１０Ｅにより再度何回か遅延させられる。遅延全体の合計が時間Ｔ２になり、リセットパルスＲｅｓｅｔの開始時間に対応する。
【００５２】
図３を再度参照する。時間／電圧変換は対称であり、抵抗器３０６を介して電圧Ｖｕｐを受ける正の入力部３０２および抵抗器３０８を介して電圧Ｖｄｏｗｎを受ける負の入力部３０４を有する減算増幅器３００を含むブロックＢＥ２によって電圧差Ｖｕｐ−Ｖｄｏｗｎが連続して生成される。基準電圧Ｖｒｅｆも抵抗器３１０を介して正の入力部３０２に給電し、出力部３３０は抵抗器３２０を介して負の入力部３０４に接続されている。
【００５３】
差は、抵抗器４１０およびキャパシタ４２０タイプの能動回路増幅器４００を含む積分器ＥＢ３によって連続して積分される。
【００５４】
図７を参照すると、信号Ｄｗｎより大きい継続時間を有する信号Ｕｐに対するタイミングダイヤグラムが示されている。本発明による時間／電圧変換後、電圧ＶｕｐとＤｗｎは、信号ＵｐとＤｗｎの継続時間に比例する異なるレベルを有する。これらの電圧はリセット信号Ｒｅｓｅｔによって基準レベルにリセットされる。
【００５５】
したがって差Ｖｄｉｆｆ＝Ｖｕｐ−Ｖｄｗｎは正であり、積分器ＢＥ３の出力電圧Ｖｉｎｔを増加させる。積分回路は、反転回路であるのでここではＶｉｎｔは反対方向にＶｄｉｆｆへ変化する。
【００５６】
本発明は、超広帯域（ＵＷＢ）送信機の受信チャンネルで使用されるディジタル化技術に組み入れることができる。この技術はＵＷＢ信号を１ビットで２０ＧＨｚの周波数でディジタル化する。
【００５７】
図８を参照すると、ＵＷＢシステムの変換構成は１ビットの２０ＧＨｚアナログ−ディジタル変換器５００および遅延固定ループ（ＤＬＬ）を含む。そのループは、電圧制御遅延ライン６００、位相比較器７００および本発明によって作成された時間／電圧変換器８００を含む。
【００５８】
２０ＧＨｚでの１ビット変換は、技術上の制限からより低い周波数で実現される。例えば、１６クロックが１．２５ＧＨｚの周波数で５０ｐｓオフセットされて生成される。このようにして２０ＧＨｚで動作し、並列接続された１６の比較器からなり１６のオフセットされたクロックによって制御される１ビットのアナログ−ディジタル変換器が得られる。
【００５９】
システムの全体精度にとっての要点の１つは５０ｐｓのオフセットである。この遅延を制御し１６のクロックを生成するためにはフェーズロックループを使用する必要がある。
【００６０】
変換しようとするアナログ信号はＶｉｎ＿ｕｗｂである。この信号は、５０ｐｓオフセットされ１．２５ＧＨｚの周波数で作動する１６の比較器５１０によって並列でＶｒｅｆ＿ｕｗｂと比較される。１６の変換の結果は波形整形および処理のためにロジックユニットに送られる。
【００６１】
５０ｐｓオフセットされた１６のクロックは、電圧制御遅延ライン６００、位相比較器７００、および本発明によって作成された時間／電圧変換器８００からなるフェーズロックループによって生成される。
【００６２】
信号ＵｐおよびＤｗｎを生成する位相比較器７００と電圧制御遅延ライン６００の間でフェーズロックループに組み入れられた本発明による回路８００は、したがって必要な精度を動作周波数１．２５ＧＨｚで提供する。
【００６３】
本発明によって使用される技術は、非常な精度を必要とする動作に対して構造が完全に対称であるので電源および基板が抱えるノイズに対してより良い耐性を有する。したがって実質的には、擬似信号は２つのチャンネルＣＴＴ１およびＣＴＴ２上で見出され、差動器ブロックＢＥ２によって差し引かれる。
【図面の簡単な説明】
【００６４】
【図１】既に説明済みである、従来方式による時間／電圧変換器の構成を示す図である。
【図２】既に説明済みである、従来方式による差動時間／電圧変換器の構成を示す図である。
【図３】本発明による対称的な時間／電圧変換器を図式的に示す図である。
【図４Ａ】本発明による基本的時間／電圧変換器の詳細図である。
【図４Ｂ】本発明による基本的時間／電圧変換器の詳細図である。
【図５】本発明によるリセットパルス発生器を図式的に示す図である。
【図６】図５の発生器をリセットするための信号のタイミングダイヤグラム図である。
【図７】本発明による対称的な時間／電圧変換構成の信号のタイミングダイヤグラム図である。
【図８】本発明による変換器を使用するアナログ−ディジタル変換構成のブロック図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2008520139.tif 000013
2008520139.tif 000014
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