(57)【要約】  ｉ）バーストのデータ・ビットで充填され、保護ビットで充填された保護間隔によって相互に分離されているタイム・スロットのグループのタイム・スロットに関連付けられているデジタルＩ／Ｑ信号を生成するための変調手段（ＳＰＣ、Ｍ０、ＧＭ、ＣＭ０、ＣＭ１、ＭＸ１、ＵＳ１）と、ｉｉ）変調されたデジタルＩ／Ｑ信号を出力するためにフィルタ値によって定義された選択パルス波形をデジタルＩ／Ｑ信号に適用するフィルタ手段（Ｆ０）とを備え、ｉｉｉ）デジタルＩ／Ｑ信号の伝送バーストを受取り次第、保護間隔を充填し、最終保護ビットのフィルタ手段への送信前に、および／または伝送バーストの最終データのフィルタ手段への送信直後にデジタルＩ／Ｑ信号をゼロに設定して、それぞれ保護間隔および保護間隔を囲む連続タイム・スロットを満たしている連続する保護ビットおよびデータ・ビットに時間的に整合された、選択回転有効シンボルを前記フィルタ手段に供給するように配置された初期化手段（ＳＰＣ’、Ｍ０’、ＧＭ’、ＣＭ０’、ＵＳ１’、ＵＳ２’、ＭＸ０）を備える無線通信機器用の変調装置（Ｍ）。
2008508764.tif 000002
【特許請求の範囲】
【請求項１】
ｉ）バーストのデータ・ビットで充填され、保護ビットで充填された保護間隔によって相互に分離されているタイム・スロットのグループのタイム・スロットに関連付けられているデジタルＩ／Ｑ信号を生成するための変調手段と、ｉｉ）変調されたデジタルＩ／Ｑ信号を出力するためにフィルタ値によって定義された選択パルス波形を前記デジタルＩ／Ｑ信号に適用するフィルタ手段とを備え、デジタルＩ／Ｑ信号の伝送バーストを受取り次第、前記最終保護ビットの前記フィルタ手段への送信前に、および／または前記伝送バーストの最終データの前記フィルタ手段への送信直後にデジタルＩ／Ｑ信号をゼロに設定して、それぞれ保護間隔および保護間隔を囲む連続タイム・スロットを満たしている連続する保護ビットおよびデータ・ビットに時間的に整合された、選択回転有効シンボルを前記フィルタ手段に供給するように配置された初期化手段を備えることを特徴とする無線通信機器用の変調装置。
【請求項２】
前記初期化手段は、前記フィルタ手段への前記選択された回転有効シンボルの供給に関連して選択された定数値を備える前記変調手段の入力を処理手段に供給するように配置されることを特徴とする請求項１に記載の変調装置。
【請求項３】
前記定数値は「１」と等しいことを特徴とする請求項２に記載の変調装置。
【請求項４】
前記定数値は「０」と等しいことを特徴とする請求項２に記載の変調装置。
【請求項５】
前記受信されたバーストの最終データの前記フィルタ手段への送信直後に、前記フィルタ手段がゼロに強制された変調デジタルＩ／Ｑ信号を出力するために、ゼロに強制された信号のリセット・シーケンスを前記フィルタ手段に供給するように配置されたリセット手段を備えることを特徴とする請求項１から４の一項に記載の変調装置。
【請求項６】
前記変調手段は少なくとも第１、第２、および第３の変調手段を備え、前記初期化手段は少なくとも第１および第２の初期化手段を備え、前記フィルタ手段は少なくとも、第１の多重化手段を通じて前記第１および第３の変調手段に結合された第１のフィルタ手段と、第２の多重化手段を通じて前記第２の変調手段に結合された第２のフィルタ手段を備えることを特徴とする請求項１から５の一項に記載の変調装置。
【請求項７】
前記第１および第２のフィルタ手段は、各々段階に分割され、それぞれ第１および第２の変調されたデジタルＩ／Ｑ信号を出力する有限インパルス応答フィルタであり、変調装置は前記第１および第２の変調されたデジタルＩ／Ｑ信号を組み合わせて前記変調されたデジタルＩ／Ｑ信号を構成するように配置された組合せ手段を備えることを特徴とする請求項６に記載の変調装置。
【請求項８】
前記初期化手段は第３の初期化手段を備えることを特徴とする請求項６および７の一項に記載の変調装置。
【請求項９】
前記第１、第２、および第３の初期化手段は各々少なくとも、選択されたビット・シーケンスをそれぞれ供給されたマッパーと、前記マッパーに結合された第１の入力および選択回転信号を供給され前記回転信号と前記選択ビット・シーケンスの関数として前記回転有効シンボルを送達するように適合された第２の入力を備える乗算器とを備えることを特徴とする請求項５から８の一項に記載の変調装置。
【請求項１０】
前記第２の初期化手段はまた、前記選択されたビット・シーケンスを供給され、前記マッパーに供給する有限状態マシンを備えることを特徴とする請求項９に記載の変調装置。
【請求項１１】
前記第３の初期化手段はまた、前記選択されたビット・シーケンスを供給され、前記マッパーに供給する直並列変換器を備えることを特徴とする請求項９および１０の一項に記載の変調装置。
【請求項１２】
前記第１および第３の初期化手段は、それぞれ前記乗算器に接続された第１および第２の入力と、第１のフィルタ手段に接続された共用アップサンプラを供給する１つの出力とを少なくとも備えるマルチプレクサを共用することを特徴とする請求項６から１１の一項に記載の変調装置。
【請求項１３】
前記共用マルチプレクサは、ゼロに強制された信号の前記リセット・シーケンスを導入するための第３の入力を備えることを特徴とする請求項４および１２の組合せに記載の変調装置。
【請求項１４】
前記第１および第２の初期化手段は、同じ選択されたビット・シーケンスを供給されることを特徴とする請求項６から１３の一項に記載の変調装置。
【請求項１５】
前記第１の変調手段および前記第１のフィルタ手段は、線形ＧＭＳＫ  Ｉ／Ｑ変調装置のゼロ次を定義し、前記第２の変調手段および前記第２のフィルタ手段は、前記線形ＧＭＳＫ  Ｉ／Ｑ変調装置の１次、共通デジタルＧＭＳＫ  Ｉ／Ｑ信号を供給されている前記線形ＧＭＳＫ  Ｉ／Ｑ変調装置の前記ゼロ次および前記１次を定義し、前記第３の変調手段および前記第１のフィルタ手段は、デジタルＧＭＳＫ  Ｉ／Ｑ信号を供給される８ＰＳＫ  Ｉ／Ｑ変調装置を定義することを特徴とする請求項６から１４の一項に記載の変調装置。
【請求項１６】
請求項１から１５の一項に記載の変調装置を備えることを特徴とする無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機器のデジタル送信部に関し、さらに正確には、連続するタイム・スロットに関連付けられている２つのデータ・バースト間で、ある変調方式から別の変調方式に切り替えるよう適合された変調装置に関する。
【背景技術】
【０００２】
ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）など、特定の通信ネットワークにおいて、いわゆるＥＧＰＲＳ標準（Ｅｎｈａｎｃｅｄ  Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅ）のような新しい標準を通じてデータ転送速度を増強することが提案されてきた。例えば、ＥＧＰＲＳ標準では、ＧＭＳＫ（Ｇａｕｓｓｉａｎ  Ｍｉｎｉｍｕｍ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調方式によって以前提供されていたデータ転送速度を増強するために、８ＰＳＫ（８Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）という名前の新しい変調方式をＧＳＭネットワークに導入した。
【０００３】
データ伝送の柔軟性の目的のため、ＥＧＰＲＳ標準では、ＧＳＭフレームを分割する８つのタイム・スロットのうち複数のタイムスロートがＧＭＳＫまたは８ＰＳＫ変調によるデータ伝送に使用されうることを必要とするマルチタイム・スロット（またはマルチスロット）およびマルチモード操作を定義する。そのため、ＥＧＰＲＳ無線通信機器は、連続するタイム・スロットにおいて、ＧＭＳＫ変調方式から８ＰＳＫ変調方式、およびその逆にも、容易に切り替えできる変調装置を含む必要がある。
【０００４】
しかし、当業者には知られているように、ＧＭＳＫは、高効率で飽和電力増幅器の使用を可能にする固定包絡線変調方式であり、８ＰＳＫは、振幅のみならず位相も変化する変調された搬送波を送達する変調方式であり、そのため飽和電力増幅器の使用を可能にすることはできないが、例えば線形電力増幅器の使用を可能にすることができる。
【０００５】
したがって、マルチスロット操作において、変調方式は、電力増幅モードも変える可能性があるが、残念なことに連続タイム・スロットに関連付けられている隣接チャネル間に干渉を生じさせる。
【０００６】
これらの干渉を軽減するために、電力増幅により伝送電力を下降させて、連続タイム・スロット間に提供される保護期間中に変調装置および／または電力増幅モードを変更することが提案された。保護期間は、データ伝送を行わない制御および／または切り替え操作のために設けられた時間間隔であることが思い起こされる。
【０００７】
この解決策の代替策は、特許文献ＷＯ２００４／０２１６５９号において特に説明されている。代替解決策は、電力増幅モードおよび変調装置のいずれも変更することなく、Ｉ／Ｑ信号成形により（ここでＩおよびＱはそれぞれ位相および直交の成分）電力下降に適合された結合ＧＭＳＫ／８ＰＳＫ  Ｉ／Ｑ変調装置から成る。より正確には、結合ＧＭＳＫ／８ＰＳＫ  Ｉ／Ｑ変調装置のＧＭＳＫ部がＬａｕｒｅｎｔの表現により選択された十分な数の直線変調装置および事前エンコード済み変調装置で近似される場合、および変調装置入力信号が適切に選択される場合、バースト成形はＩ／Ｑ領域で実行されうるので、電力下降の問題が解決される。
【０００８】
バースト成形がＩ／Ｑ領域で実行されるには、変調装置機能が電力制御ループから分離されること、言い換えれば電力増幅器の下降が変調装置の動作によってではなく、厳密に電力制御ループによって決定されることが必要である。しかし、この厳密な条件は、変調装置出力信号が、円滑な遷移ではなく、オン状態／オフ状態（データ・モード対強制ゼロ・モード）間の瞬時の遷移を有することを必要とする。残念なことに、前述のＧＭＳＫ／８ＰＳＫ  Ｉ／Ｑ変調装置は、飽和電力増幅器の電力制御ループをもたらす比較的遅いオン／オフ出力信号遷移に苛まれるが、これは特に保護期間が少数のビットまたはシンボル（例えばタイミング先行バーストに対して５ビット）まで減少される場合に制御が困難な、ＧＭＳＫに好ましく使用されるべきである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、変調装置が、前述の引用特許文献ＷＯ２００４／０２１６５９号において開示されている変調装置のタイプである場合に、状況を著しく改善することである。
【課題を解決するための手段】
【００１０】
このために、本発明は、無線通信機器用の変調装置を提供し、変調装置は、ｉ）バーストのデータ・ビットで充填され、保護ビットで充填された保護間隔によって相互に分離されているタイム・スロットのグループのタイム・スロットに関連付けられているデジタルＩ／Ｑ信号を生成するための変調手段と、ｉｉ）変調されたデジタルＩ／Ｑ信号を出力するためにフィルタ値によって定義された選択パルス波形をデジタルＩ／Ｑ信号に適用するフィルタ手段とを備える。
【００１１】
この変調装置は、デジタルＩ／Ｑ信号の伝送バーストを受取り次第、（この保護間隔を満たす）最終保護ビットのフィルタ手段への送信前に、および／または伝送バーストの最終データのフィルタ手段への送信直後にデジタルＩ／Ｑ信号をゼロに設定して、それぞれ保護間隔および保護間隔を囲む連続タイム・スロットを満たしている連続する保護ビットおよびデータ・ビットに時間的に整合された、選択回転有効シンボルをフィルタ手段に供給するように配置された初期化手段を備えることを特徴とする。
【００１２】
本発明による変調装置は、単独で、または組み合わされて、特に、検討される追加の特徴を含むことができる。
−  変調装置の初期化手段は、フィルタ手段への選択回転有効シンボルの供給に関連して、選択された定数値を備える変調手段の入力を処理手段に供給するように配置されてもよい。例えば、定数値は「１」または「０」と等しくすることができる。
−  変調装置は、伝送バーストの最終データのフィルタ手段への送信直後に、フィルタ手段がゼロに強制された変調デジタルＩ／Ｑ信号を出力するために、ゼロに強制された信号のリセット・シーケンスをフィルタ手段に供給するように配置されたリセット手段を備えることができる。
−  変調装置の変調手段は、少なくとも第１、第２、および第３の変調手段を備えることができ、変調装置の初期化手段は、少なくとも第１および第２、および場合により第３の初期化手段を備えることができ、変調装置のフィルタ手段は少なくとも、第１の多重化手段を通じて第１および第３の変調手段に結合された第１のフィルタ手段と、第２の多重化手段を通じて第２の変調手段に結合された第２のフィルタ手段とを備えることができる。
・  一方では、第１および第２のフィルタ手段は、好ましくは、各々段階に分割され、それぞれ第１および第２の変調されたデジタルＩ／Ｑ信号を出力する有限インパルス応答フィルタであり、他方では変調装置は、第１および第２の変調されたデジタルＩ／Ｑ信号を組み合わせて変調デジタルＩ／Ｑ信号を構成するように配置された組合せ手段を備えることができる。
・  第１、第２、および場合により第３の初期化手段は各々少なくとも、選択されたビット・シーケンスをそれぞれ供給されたマッパーと、マッパーに結合された第１の入力および選択回転信号（または項）を供給され、回転信号と選択ビット・シーケンスの関数として回転有効シンボルを送達するように適合された第２の入力とを備える乗算器を備えることができる。この場合、第２の初期化手段はまた、選択ビット・シーケンスを供給され、マッパーを供給する有限状態マシンを備えることもでき、可能な第３の初期化手段はまた、選択ビット・シーケンスを供給され、マッパーを供給する直並列変換器を備えることもできる。さらに、第１および第３の初期化手段は少なくとも、それぞれ対応する乗算器に接続された第１および第２の入力と、第１のフィルタ手段に接続された共用アップサンプラを供給する１つの出力とを備えるマルチプレクサを共用することができる。この共用マルチプレクサはまた、ゼロに強制された信号のリセット・シーケンスを導入するための第３の入力を備えることもできる。
・  第１および第２の初期化手段は、好ましくは、同じビット・シーケンスを供給される。
・  第１の変調手段および第１のフィルタ手段は、線形ＧＭＳＫ  Ｉ／Ｑ変調装置のゼロ次を定義することができ、第２の変調手段および第２のフィルタ手段は、この線形ＧＭＳＫ  Ｉ／Ｑ変調装置の１次、共通デジタルＧＭＳＫ  Ｉ／Ｑ信号を供給されている線形ＧＭＳＫ  Ｉ／Ｑ変調装置のゼロ次および１次を定義することができ、第３の変調手段および第１のフィルタ手段は、デジタル８ＰＳＫ  Ｉ／Ｑ信号を供給される８ＰＳＫ  Ｉ／Ｑ変調装置を定義することができる。
【００１３】
本発明はまた、上記で導入されているような変調装置を備える無線通信機器を提供する。そのような機器は、例えば、携帯電話であってもよい。
【発明を実施するための最良の形態】
【００１４】
本発明のその他の特性および利点は、以下の詳細な説明と添付の図面を検討すれば明らかとなろう。
【００１５】
添付の図面は、本発明を完成させる役割を果たすだけではなく、必要に応じて、本発明の定義に寄与することもできる。
【００１６】
参照は最初、本発明による変調装置Ｍの実施例を説明するために、非限定的な実施形態において、図１および図２に対して行われる。
【００１７】
以下の説明において、示されている変調装置Ｍは、ＥＧＰＲＳ（またはＥＤＧＥ）標準に準じて増強されたデータ転送速度を備えるＧＳＭ携帯電話のような無線通信機器に装備された結合８ＰＳＫ／ＧＭＳＫ  Ｉ／Ｑ変調装置であることが考慮されるであろう。つまり、変調装置Ｍは、ＧＳＭフレームの連続するタイム・スロットにおいて、ＧＭＳＫ変調方式から８ＰＳＫ変調方式、およびその逆にも、マルチモード操作で切り替えるように適合されている。
【００１８】
本発明が、電力増幅器の線形モードと非線形モード間の切り替えを必要とするこの種の切り替えに限定されないことに留意することは重要である。確かに、本発明は一般に、振幅変調パルスの重ね合わせによるデジタル位相変調された信号のＬａｕｒｅｎｔの構築に基づく変調装置の任意の切り替え方式に適用する。このＬａｕｒｅｎｔの構築に関する詳細の一部は、Ｐ．Ａ．Ｌａｕｒｅｎｔ著「Exact and approximate construction of digital phase modulations by superposition of amplitude modulated pulses(AMO)」、IEEE Transactions on communications、Vol.42、No.2/3/4、1994年の文献に見出されうる。
【００１９】
さらに、本発明は、携帯電話に装備された変調装置に限定されることはない。本発明による変調装置は、任意の無線通信機器、および特に通信装置を備えるラップトップまたはＰＤＡ（携帯情報端末）に装備されてもよい。
【００２０】
当業者には知られているように、変調装置Ｍは、（例えば）携帯電話の伝送セクション部である。この伝送セクションは概略的に、スピーチ・コーダー、チャネル・コーダー、インターリーバ、暗号化機構、バースト・フォーマッタ、結合８ＰＳＫ／ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ、ベースバンド信号用デジタル・アナログ変換器ＤＡＣ、ベースバンドから無線周波数（ＲＦ）への信号アップコンバータ、ＲＦ電力増幅器、および伝送アンテナを備える。
【００２１】
図１に概略的に示されているように、結合８ＰＳＫ／ＧＭＳＫ変調装置Ｍは一般に、バースト・フォーマッタによってデジタル入力信号ＩＳを提供され、変調する入力信号ＩＳのタイプに準じて８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１または線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のいずれかを供給するように配置されたマルチプレクサＭＵを備える。
【００２２】
線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２は、好ましくは、線形パスとも呼ばれるゼロ次変調パスＭ２０を備え、少なくとも、同じ入力信号ＩＳを供給され、２次パスとも呼ばれる１次変調パスＭ２１を備える。線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２が、より一般的には、同じ入力信号ＩＳを供給されるｎ＋１変調パス（ｎ≧０）を備えるｎ次ＧＭＳＫ  Ｉ／Ｑ変調装置であることに留意することは重要である。したがって、本発明による変調装置は、３つ以上の変調パスを備えるＧＭＳＫ  Ｉ／Ｑ変調装置を備えることができる。
【００２３】
線形パスは、Ｃ０フィルタとも呼ばれるフィルタ部Ｆ０を供給するマッピング／回転／アップサンプリング部ＭＲＵ２０を備える。２次パスは、Ｃ１フィルタとも呼ばれるフィルタ部Ｆ１を供給するマッピング／回転／アップサンプリング部ＭＲＵ２１を備える。
【００２４】
８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１は、線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２の線形パスを共有するＣ０フィルタＦ０を供給するマッピング／回転／アップサンプリング部ＭＲＵ１を備える。
【００２５】
Ｃ０フィルタＦ０およびＣ１フィルタＦ１のそれぞれの出力は、変調されたＩ／Ｑ信号を供給するために主結合器ＭＣの入力に接続される。主結合器ＭＣの出力は、変調されたＩ／Ｑ信号ＯＳを供給するためにデジタル・アナログ変換器ＤＡＣに接続される。
【００２６】
本発明によれば、８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１および線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２は各々、ＧＳＭフレームのタイム・スロットに関連付けられている変調デジタルＩ／Ｑ信号を生成するための変調セクションと、変調デジタルＩ／Ｑ信号ＯＳを出力するためにフィルタ値によって定義された選択パルス波形をデジタルＩ／Ｑ信号に適用するためのフィルタ・セクションとを備える。
【００２７】
変調されたデジタルＩ／Ｑ信号は、参照により開示が完全に本明細書に組み込まれている上記で引用された特許文献ＷＯ２００４／０２１６５９号において説明されているように、連続するタイム・スロット間に挿入された保護間隔中に信号の包絡線に一時的下降を有する可能性もある。しかし、この一時的下降は必須ではない。
【００２８】
ＷＯ２００４／０２１６５９号において、一時的下降は、変調装置の内蔵Ｃ０／Ｃ１フィルタの利点を利用することにより、また保護期間中にこれらのフィルタにゼロを供給することにより、信号包絡線に導入されることが思い起こされる。
【００２９】
本発明において、一時的下降は、例えば伝送セクションのデジタル信号処理（乗算器など）により導入されてもよい。このことは例えば、追加の乗算器がデジタル領域に提供される特許文献ＥＰ０３１０４５４．３（２００３年１２月４日出願）において提案されている。乗算器ゲインは、異なる伝送電力を備える連続バースト間の円滑な遷移が保護間隔中に実行されるように選択される。代替として、一時的下降は、代わって電力増幅器手段により供給されるデジタル信号プロセッサ（ＤＳＰ）によって制御されうる外部電力制御ループ（説明されず）を使用してアナログ領域に導入されてもよい。
【００３０】
そのような包絡線の一時的下降により、伝送セクションの急な切り替えに起因する伝送信号の不要の急な切り替え過渡電流が回避されうる。したがって、連続するタイム・スロット間の伝送電力レベルが変化する場合に以前発生した連続タイム・スロットに関連する隣接伝送チャネル間の干渉を最小化することが可能である。さらに、包絡線の一時的下降は、８ＰＳＫ変調方式とＧＭＳＫ変調方式の間の切り替え中に生じたＩ／Ｑ信号の不要な断絶を回避できるようにする。したがって、８ＰＳＫ変調方式とＧＭＳＫ変調方式の間の切り替えの場合に以前発生した連続タイム・スロットに関連する隣接伝送チャネル間の干渉を最小化することが可能である。
【００３１】
ＷＯ２００４／０２１６５９号において、ＦＩＲフィルタに供給されたゼロに起因する円滑な信号のステップオンおよびステップオフにより、近隣のスペクトルを不必要に損なうことは設計によって処置されたことに留意することは重要である。本発明においては、変調装置のステップオンおよびステップオフと電力制御とを分断することを目標としている。したがって、変調装置Ｍは、瞬間的反応が可能であることを確認するのみであるが、一部の追加の処理は、適切な電力下降が発生すること、およびスペクトルの要件が満たされることを保証する必要がある。つまり、円滑なステップオンおよびステップオフは、他の手段によって行われる必要がある。
【００３２】
さらに本発明によれば、変調装置Ｍは、デジタルＩ／Ｑ信号のバーストを受け取ると、この保護間隔を満たす最終保護ビットのフィルタ・セクションへの送信前に（「初期化モード」）、および／または伝送バーストの最終データのフィルタ・セクションへの送信直後にデジタルＩ／Ｑ信号をゼロに設定して（「リセット・モード」）、保護間隔および保護間隔を囲む連続タイム・スロットを満たしている連続する保護ビットおよびデータ・ビットに時間的に整合された、選択回転有効シンボルをフィルタ手段に供給するように配置された初期化（またはプリロード）手段を備える。
【００３３】
これ以降、図２Ａおよび図２Ｂを参照して、本発明による変調装置Ｍの実施形態の非限定的な簡単な例が説明される。
【００３４】
図２Ａに概略的に示されているように、８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１のマッピング／回転／アップサンプリング部ＭＲＵ１は、変調装置ＭのマルチプレクサＭＵによってシリアルデータストリーム（またはデジタル入力信号）ＩＳを供給された直並列変換器ＳＰＣを備えることができる。スピーチ信号（ただし純データである場合もある）がスピーチ・コーダーによって量子化されてから、チャネル・コーダーによってデータ・フレームに編成されうることが思い起こされる。
【００３５】
例えば、直並列変換器ＳＰＣは少なくとも、３ビットの並列信号を出力する３ビット直並列変換器である。好ましくは、直並列変換器ＳＰＣは、ＧＭＳＫデータと８ＰＳＫデータ、および様々なアクティブ（またはゲイン）／リセット／プリロード・モードを区別するためにＬＳＢ（最下位ビット）が使用される４ビット並列信号を出力する４ビットの直並列変換器である。
【００３６】
８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１のマッピング／回転／アップサンプリング部ＭＲＵ１はまた、３ビット並列信号を供給され、８つの複合信号のうちの１つに各ビット・トリプレットをマップするように配置されたグレー・マッパーＧＭを備える。
【００３７】
８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１のマッピング／回転／アップサンプリング部ＭＲＵ１はまた、グレー・マッパーＧＭによって出力されたＩ／Ｑ信号を成形するように配置された複合乗算器ＣＭ０を備える。より正確に、そして以下でさらに詳細に説明されるように、複合乗算器ＣＭ０は、単位円上で受け取るｋ番目のシンボルのマッピングに責任を負う。複合乗算器ＣＭ０は、各受信した信号にｅｘｐ（ｊｋ３π／８）と等しい回転信号を乗算して３ｋπ／８ラジアンの回転を導入する。したがって、乗算器ＣＭ０は、ＲＦ包絡線のゼロ交差を回避できるようにする回転されたシンボルを出力する。
【００３８】
８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１のマッピング／回転／アップサンプリング部ＭＲＵ１はまた、複合乗算器ＣＭ０の出力によって供給される第１の入力と、ゼロ設定のための第２の入力と、マッピング／回転／アップサンプリング部ＭＲＵ２０の複合乗算器ＣＭ１によって供給される第３の入力と、各入力サンプルの後にＮ−１のゼロを挿入することを目的とするアップサンプリングを実行するように適合されたアップサンプラＵＳ１に入力サンプルを供給する１つの出力とを備える「共用」３×１マルチプレクサＭＸ１を備える。例えば、示されているようにＮ＝１６である。
【００３９】
マルチプレクサＭＸ１の機能は、各保護期間中にゼロから選択し、タイム・スロット（またはバーストのアクティブ部）中に回転された８ＰＳＫまたはＧＭＳＫのシンボルを選択することである。保護期間中にゼロをアップサンプラＵＳ１（および後続のＣ０フィルタＦ０）に供給することは、Ｃ０フィルタＦ０の円滑なステップオンおよびステップオフの応答を可能にする。
【００４０】
このアップサンプラＵＳ１は、マルチプレクサＭＸ２０経由でゼロあるいはデジタル８ＰＳＫまたはＧＭＳＫ  Ｉ／Ｑ信号を共用フィルタ部（またはＣ０フィルタ）Ｆ０に供給する。
【００４１】
直並列変換器ＳＰＣ、グレー・マッパーＧＭ、乗算器ＣＭ０、共用マルチプレクサＭＸ１、および共用アップサンプラＵＳ１は、８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１のマッピング／回転／アップサンプリング部ＭＲＵ１を構成する。
【００４２】
Ｃ０フィルタＦ０は、例えば８０タップＣ０ｉ（ｉ＝０〜ｎ、ここでｎ＝７９）を有し、ｍ個のセクションＦ０ｓ（ｓ＝１〜ｍ）に分割されうるパルス成形フィルタであり、ここでｍ＝１〜８０、各々８０／ｍフィルタ係数Ｃ０ｉ（例えば、ｍ＝５の場合、各々１６タップを有する５つのセクションがある）を有する。このＣ０フィルタＦ０は、８ＰＳＫに使用され、ＧＭＳＫ変調装置のゼロ次部と共用される。ＧＳＭにおいて、時間と帯域幅の積はＢＴｂｉｔ＝０．３であり、ガウス形パルスは−２Ｔｂｉｔ．．．２Ｔｂｉｔに制限されるものとして扱われる（ここでＴｂｉｔはＧＭＳＫデータ・ビットシンボル期間を指定する）。
【００４３】
Ｃ０パルス成形フィルタＦ０は、好ましくは、有限インパルス応答（ＦＩＲ）フィルタを定義する低域フィルタである。そのような低域フィルタは、Ｐ．Ｊｕｎｇ著「Ｌａｕｒｅｎｔ’ｓ  ｒｅｐｒｅｓｅｎｔａｔｉｏｎ  ｏｆ  ｂｉｎａｒｙ  ｄｉｇｉｔａｌ  ｃｏｎｔｉｎｕｏｕｓ  ｐｈａｓｅ  ｍｏｄｕｌａｔｅｄ  ｓｉｇｎａｌｓ  ｗｉｔｈ  ｍｏｄｕｌａｔｉｏｎ  ｉｎｄｅｘ  １／２  ｒｅｖｉｓｉｔｅｄ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｃｏｍｍ．、ｖｏｌ．４２、２２１〜２２４頁、１９９４年の文献に説明されている。
【００４４】
Ｃ０パルス成形フィルタＦ０の各部Ｆ０Ｓは、変調されたデジタルＩ／Ｑ信号ＯＳを出力するためにフィルタ値（または係数）Ｃ０Ｓによって定義された選択パルス波形をフィルタが受け取るデジタルＩ／Ｑ信号に適用する。信号はすべてのＦ０Ｓを通じて直列に移動する。
【００４５】
Ｃ０パルス成形フィルタＦ０の各フィルタ係数Ｃ０ｉは、マルチプレクサＭＸ２ｉ経由で同じ信号ストリーム（場合により時間遅延）を供給される。より正確には、フィルタ係数Ｃ００はマルチプレクサＭＸ２０の出力により供給され、マルチプレクサＭＸ２０はまたモジュールＴ１経由で次のマルチプレクサＭＸ２１の３つの入力のうちの１つを供給する。フィルタ係数Ｃ０１はマルチプレクサＭＸ２１の出力により供給され、マルチプレクサＭＸ２１はまたモジュールＴ２経由で次のマルチプレクサＭＸ２２の３つの入力のうちの１つを供給する、というように繰り返される。そして最終的に、フィルタ係数Ｃ０ｎは、モジュールＴｎ経由でマルチプレクサＭＸ２ｎの出力によって供給される。各モジュールＴｉ（ｉ＝１〜ｎ）は、時間領域における選ばれた遅延を導入するように配置される。この遅延は、Ｔｂｉｔ／Ｎに対応する。
【００４６】
示されている例において、Ｃ０フィルタＦ０はまた、それぞれｎ＋１の各フィルタ係数Ｃ０ｉによって出力された信号を結合するためのｎ個の結合器（または加算器）Ｃ１〜Ｃｎも備える。したがって、Ｃ０フィルタＦ０の最後の結合器（または加算器）Ｃｎの出力は、出力がデジタル・アナログ変換器ＤＡＣに接続されている主結合器ＭＣの２つの入力のうちの１つに接続される。
【００４７】
線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のゼロ次変調パス（ＭＲＵ２０およびＦ０）は、各受信した信号を２つの複合信号のうちの１つにマップするように配置されたマッパーＭ０を備える。
【００４８】
ゼロ次変調パスはまた、マッパーＭ０によって出力されたＩ／Ｑ信号を回転するように配置された複合乗算器ＣＭ１も備える。複合乗算器ＣＭ１は、単位円上で受信するシンボルを回転させることに責任を負う（マッパーＭ０は可能なシンボル−１、１を出力し、複合乗算器ＣＭ１は単位円上でこれらの値を回転させ４つの可能な位置のうちの１つを選択する）。複合乗算器ＣＭ１は、各受信した信号にｅｘｐ（ｊｋπ／２）と等しい回転信号を乗算してｋπ／２ラジアンの回転を導入する。
【００４９】
乗算器ＣＭ１は、前述の共用３×１マルチプレクサＭＸ１の第３の入力に接続される。
【００５０】
マッパーＭ０、乗算器ＣＭ１、共用マルチプレクサＭＸ１、および共用アップサンプラＵＳ１は、ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のマッピング／回転／アップサンプリング部ＭＲＵ２０を構成する。
【００５１】
マッピング／回転／アップサンプリング部ＭＲＵ１およびマッピング／回転／アップサンプリング部ＭＲＵ２０は全体として、Ｍａｐ／Ｒｏｔ  Ｃ０という名前のモジュールを構成する（図４では、このモジュールはＧＭＳＫ２  Ｍａｐ／Ｒｏｔ  Ｃ０と名付けられている）。
【００５２】
線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２の１次（または２次の）変調パス（ＭＲＵ２１およびＦ１）は、ゼロ次変調パス（ＭＲＵ２０およびＦ０）のマッパーＭ０のような同じデジタルＧＭＳＫ信号を供給された有限状態マシンＦＳＭを備える。例えば、有限状態マシンＦＳＭは、第１および第２のレジスタと、第１および第２のモジュロ２加算器とを備える。有限状態マシンＦＳＭの入力は、第１のレジスタおよび第１のモジュロ２加算器に供給するが、第１のレジスタの出力は、第２のレジスタおよび第１のモジュロ２加算器に供給する。最後に、第２のレジスタおよび第１のモジュロ２加算器の出力は、出力が有限状態マシンＦＳＭの出力である第２のモジュロ２加算器に供給する。
【００５３】
１次変調パスはまた、２つの可能な信号値−１および１のうちの１つに有限状態マシンＦＳＭからの各信号をマップするように配置されたマッパーＭ１も備える。
【００５４】
１次変調パスはまた、マッパーＭ１によって出力されたＩ／Ｑ信号を成形するように配置された複合乗算器ＣＭ２も備える。複合乗算器ＣＭ２は、各受信した信号にｅｘｐ（ｊ（ｋ−１）π／２）と等しい回転信号を乗算して（ｋー１）π／２ラジアンの回転を導入する。
【００５５】
１次変調パスはまた、複合乗算器ＣＭ２の出力によって供給される１つの入力と、ゼロ設定のための１つの入力と、各入力サンプルの後にＮ−１のゼロを挿入することを目的とするアップサンプリングを実行するように適合されたアップサンプラＵＳ２に入力サンプルを供給する１つの出力とを備える２×１マルチプレクサＭＸ３を備える。例えば、示されているようにＮ＝１６である。
【００５６】
マルチプレクサＭＸ３の機能は、各保護期間中にゼロから選択し、タイム・スロット（またはバーストのアクティブ部）中にマップされて回転されたＧＭＳＫのシンボルを選択することである。
【００５７】
有限状態マシンＦＳＭ、マッパーＭ１、複合乗算器ＣＭ、マルチプレクサＭＸ３、およびアップサンプラＵＳ２は共に、線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２の１次変調パスのマッピング／回転／アップサンプリング部ＭＲＵ２１を定義する。このマッピング／回転／アップサンプリング部ＭＲＵ２１はまた、図４においてＧＭＳＫ２  Ｍａｐ／Ｒｏｔ  Ｃ１としても参照されている。
【００５８】
アップサンプラＵＳ２は、マルチプレクサＭＸ４０経由でゼロまたはデジタルＧＭＳＫ  Ｉ／Ｑ信号をフィルタ部（またはＣ１フィルタ）Ｆ１に供給する。
【００５９】
Ｃ１フィルタＦ１は、例えば４８タップＣ１ｊ（ｊ＝０〜ｑ、ここでｑ＝４７）を有し、ｐセクション（Ｆ１ｐ、この例ではｐ＝１〜３）に分割され、各々１６のフィルタ係数Ｃ１ｊを有するパルス成形フィルタである。フィルタＦ０およびＦ１のフィルタ長は同じ、すなわち８０タップ（したがってｑ＝ｎ）である必要がある。しかし、Ｃ１フィルタＦ１の上側３２タップは０であるため、必ずしも実現されなくてもよい。適正な時間的整合を保証するために、Ｃ０フィルタＦ０およびＣ１フィルタＦ１の出力の合計は適切に行われる必要があることに留意することは重要である。
【００６０】
Ｃ１パルス成形フィルタＦ１は、好ましくは、有限インパルス応答（ＦＩＲ）フィルタを定義する低域フィルタである。そのような低域フィルタはまた、前述のＰ．Ｊｕｎｇの文献において説明されている。
【００６１】
Ｃ１パルス成形フィルタＦ１の各部Ｆ１ｊは、変調されたデジタルＩ／Ｑ信号を出力するためにフィルタ値（または係数）Ｃ１ｊ（ｔ）によって定義された選択パルス波形をフィルタが受け取るデジタルＩ／Ｑ信号に適用する。
【００６２】
Ｃ１パルス成形フィルタＦ１の各フィルタ係数Ｃ１ｊは、マルチプレクサＭＸ４ｊ経由で同じ信号ストリーム（またはその遅延バージョン）を供給される。より正確には、フィルタ係数Ｃ１０はマルチプレクサＭＸ４０の出力により供給され、マルチプレクサＭＸ４０はまたモジュールＴ１経由で次のマルチプレクサＭＸ４１の３つの入力のうちの１つを供給する。フィルタ係数Ｃ１１はマルチプレクサＭＸ４１の出力により供給され、マルチプレクサＭＸ４１はまたモジュールＴ２経由で次のマルチプレクサＭＸ４２の３つの入力のうちの１つを供給する、というように繰り返される。そして最終的に、フィルタ係数Ｃ１ｑは、モジュールＴｑ経由でマルチプレクサＭＸ４ｑの出力によって供給される。
【００６３】
図示されている例において、Ｃ１フィルタＦ１はまた、それぞれｑ＋１の各フィルタ係数Ｃ１ｊによって出力された信号を結合するためのｑ個の結合器（または加算器）Ｃ１〜Ｃｑも備える。したがって、Ｃ１フィルタＦ１の最後の結合器（または加算器）Ｃｑは、出力がデジタル・アナログ変換器ＤＡＣに接続されている主結合器ＭＣの２つの入力のうちの１つに接続される。
【００６４】
本発明によれば、また図２Ａおよび図２Ｂに示されているように、結合変調装置Ｍは、２つのタイム・スロット間の保護期間中、つまり伝送バーストのアクティブ部の送信前（プリロード・モード）、および／または伝送バーストのアクティブ部の直後にデジタルＩ／Ｑ信号をゼロに設定（リセット・モード）して、有効シンボルの「ダミー」シーケンスでＦＩＲフィルタ状態をロードするための初期化手段を備える。
【００６５】
さらに正確には、初期化操作のプリロード部は、Ｃ０  ＦＩＲフィルタＦ０およびＣ１  ＦＩＲフィルタＦ１（モジュールＴ（時間領域の遅延の場合））のすべてのフリップフロップに有効なシンボルをロードすることを目的としている。有効なシンボルは、ＧＭＳＫ（または８ＰＳＫ）アルファベットからの任意の可能なビットの組合せであり、適切に回転される。
【００６６】
回転部は、すべてのゼロが初期状態である場合にＦＩＲフィルタに関連付けられている遅延を回避するので、非常に重要である。さらに、ダミーシーケンスの回転は、位相跳躍することなくダミーシーケンスとデータ・ビット間を切り替えることができるようにする。効果的には、入力信号は、出力において完全に現れる前に、最初にフィルタを通過することが必要になる。フィルタ通過は、回転された有効なシンボルの有効なダミーシーケンスが保護期間中にＦＩＲフィルタにロードされる場合、回避されうる。このように、電力−時間テンプレートに準じた特定の信号を生成することが可能である。
【００６７】
この種の初期化により、非常に小さい振幅（保護期間中に伝送が行われないため）から必要とされる振幅レベルへの急激な遷移を得ることができる。
【００６８】
初期化（またはプリロード）手段は、２つの部分に分割されうる。第１の部分は、少なくとも線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のゼロ次パス（ＭＲＵ２０およびＦ０）、および場合によっては８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１（図２Ａに示される）専用のＭＩａであり、第２の部分は、線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２（図２Ｂに示される）の１次パス（ＭＲＵ２１およびＦ１）に専用のＭＩｂである。
【００６９】
図２Ａに示されている例において、初期化（またはプリロード）手段の第１の部分ＭＩａは、８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１（ＧＭＳＫ切り替えのみが使用される場合は必須ではない）に専用の下位部分ＭＩ０、および線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のゼロ次パス（ＭＲＵ２０およびＦ０）に専用の第２の部分ＭＩ１を備える。
【００７０】
第１の下位部分ＭＩ０は、初期化（またはプリロード）ビットＰＬＳの選択されたシーケンスを供給される直並列変換器ＳＰＣ’を備える。直並列変換器ＳＰＣとして、この直並列変換器ＳＰＣ’は、例えば、３ビット並列信号ＰＬＳを出力する３ビット直並列変換器である。
【００７１】
第１の下位部分ＭＩ０はまた、３ビット並列信号を供給され、８つの複合信号のうちの１つに各ビット・トリプレットをマップするように配置されたグレー・マッパーＧＭ’を備える。
【００７２】
第１の下位部分ＭＩ０はまた、グレー・マッパーＧＭ’によって出力された信号を回転するように配置された複合乗算器ＣＭ０’も備える。複合乗算器ＣＭ０’は、各受信した信号にｅｘｐ（ｊｋ３π／８）と等しい回転信号を乗算して３ｋπ／８ラジアンの回転を導入する。したがって、乗算器ＣＭ０’は、プリロード、リセット、およびアクティブのモード間で切り替える場合に入力データと適切に位相整合できるようにする回転シンボルを出力する。
【００７３】
代替実施形態において、すべてのビットがゼロ（０）または１と等しい入力シーケンスを生成することが可能である。この目的のために、複合乗算器ＣＭ０’入力をマイナス１（−１）または１にハードワイヤして、直並列変換器ＳＰＣ’およびグレー・マッパー（８ＰＳＫ初期化切り替えが予測されない場合は分岐全体も）を省略することができる。
【００７４】
第２の下位部分ＭＩ１は、初期化（またはプリロード）ビットＰＬＳ’の選択シーケンスを供給され、マッパーＭ０として２つの複合信号のうちの１つに各ビットをマップするように配置されたマッパーＭ０’を備える。
【００７５】
第２の下位部分ＭＩ１はまた、マッパーＭ０’によって出力された信号を回転するように配置された複合乗算器ＣＭ１’も備える。複合乗算器ＣＭ１’は、各受信した信号にｅｘｐ（ｊｋπ／２）と等しい回転信号を乗算してｋπ／２ラジアンの回転を導入する。したがって、乗算器ＣＭ１’は、プリロード、リセット、およびアクティブのモード間で切り替える場合に入力データと適切に位相整合できるようにする回転シンボルを出力する。
【００７６】
代替実施形態において、すべてのビットがゼロ（０）または１と等しい入力シーケンスを生成することが可能である。この目的のために、複合乗算器ＣＭ１’入力をマイナス１（−１）または１にハードワイヤして、マッパーＭ０’を省略することができる。
【００７７】
初期化手段の第１の部分ＭＩａはまた、複合乗算器ＣＭ０’の出力によって供給される第１の入力と、複合乗算器ＣＭ１’によって供給される第２の入力と、初期化（またはプリロード）モードの選択有効回転ビットを出力するために各入力サンプルの後にＮ−１のゼロを挿入することを目的とするアップサンプリングを実行するように適合されたアップサンプラＵＳ１’に入力サンプルを供給する１つの出力とを備える共用２×１マルチプレクサＭＸ０を備える。示されている例において、Ｎは１６と等しい。
【００７８】
マルチプレクサＭＸ０の機能は、プリロード・モード中（実装される場合、つまり８ＰＳＫパスの初期化が予測される場合）に回転８ＰＳＫおよびＧＭＳＫのシンボル間で選択することである。
【００７９】
アップサンプラＵＳ１’の出力は、マルチプレクサＭＸ２０の第１の入力と、その他の各マルチプレクサＭＸ２１〜ＭＸ２ｑの各第１の入力にそれぞれモジュールＴ’１〜Ｔ’ｑ経由で接続される（時間領域モジュールの遅延）。
【００８０】
したがって、各マルチプレクサＭＸ２ｉの第１の入力は、初期化（またはプリロード）モードのために回転信号を供給され、各マルチプレクサＭＸ２ｉの第２の入力は、アクティブモードのために回転信号を供給され、各マルチプレクサＭＸ２ｉの第３の入力はリセット・モードのためにゼロを供給される。
【００８１】
第１の部分ＭＩａはまた、Ｒｏｔ／Ｃ０モジュールと名付けられる（図４では、このモジュールはＧＭＳＫ２  Ｒｏｔ／Ｃ０と名付けられている（ＧＭＳＫ初期化のみが示される））。
【００８２】
初期化（またはプリロード）手段の第２の部分ＭＩｂは、マッパーＭ０’に比べて好ましく初期化（またはプリロード）ビットＰＬＳ’の同じ選択されたシーケンスを供給される有限状態マシンＦＳＭを備える。
【００８３】
第２の部分ＭＩｂはまた、２つの複合信号のうちの１つに有限状態マシンＦＳＭ’からの各信号をマップするように配置されたマッパーＭ１’も備える。
【００８４】
第２の部分ＭＩｂはまた、マッパーＭ１’によって出力された信号を成形するように配置された複合乗算器ＣＭ２’も備える。複合乗算器ＣＭ２’は、各受信した信号にｅｘｐ（ｊ（ｋ−１）π／２）と等しい回転信号を乗算して（ｋ−１）π／２ラジアンの回転を導入する。したがって、乗算器ＣＭ２’は、アクティブ、プリロード、およびリセットのモード間で切り替える場合に適切に位相整合できるようにする回転シンボルを出力する。
【００８５】
第２の部分ＭＩｂはまた、乗算器ＣＭ２’の出力によって回転シンボル・サンプルを供給され、初期化（またはプリロード）モードの選択有効回転ビットを出力するために各サンプルの後にＮ−１のゼロを挿入することを目的とするアップサンプリングを実行するように適合されたアップサンプラＵＳ２’を備える。示されている例において、Ｎ＝１６である。
【００８６】
アップサンプラＵＳ２’の出力は、マルチプレクサＭＸ４０の第１の入力と、その他の各マルチプレクサＭＸ４１〜ＭＸ４ｑの各第１の入力にそれぞれモジュールＴ’１〜Ｔ’ｑ経由で接続される（時間領域モジュールの遅延）。
【００８７】
したがって、各マルチプレクサＭＸ４ｊの第１の入力は、初期化（またはプリロード）モードのために回転信号を供給され、各マルチプレクサＭＳ４ｊの第２の入力は、アクティブモードのために回転信号を供給され、各マルチプレクサＭＸ４ｊの第３の入力はリセット・モードのためにゼロを供給される。
【００８８】
第２の部分ＭＩｂはまた、Ｒｏｔ／Ｃ１モジュールと名付けられる（図４では、このモジュールはＧＭＳＫ２  Ｒｏｔ／Ｃ１と参照される）。
【００８９】
代替実施形態において、すべてのビットがゼロ（０）または１と等しい入力シーケンスを生成することが可能である。この目的のために、複合乗算器ＣＭ２’入力をマイナス１（−１）または１にハードワイヤして、マッパーＭ２’および有限状態マシンＦＳＭ’を省略することができる。
【００９０】
プリロード・モードのために複合乗算器ＣＭ１およびＣＭ２は、選択された定数値を供給され、それぞれｅｘｐ（ｊｋπ／２）およびｅｘｐ（ｊ（ｋ−１）π／２）の項を供給される追加の入力を備えることができ、その結果マッパーＭ０およびＭ１が省略されることに留意することができる。初期化（またはプリロード）が行われる必要があるのは、有効で適正に回転されたシンボル（またはビット）の場合だけであるため、マッパーの省略が可能である。この目的のために、追加の入力を１（またはー１）にハードワイヤすることができ、引き続きＣＭｉ’による回転が、アクティブモードに位相が整合されうる適切に回転されたダミーシーケンスをもたらす、つまり位相飛躍を導入することなく切り替えられる。この場合、有限状態マシンＦＳＭはすべての定数入力に対して同じ出力を計算するので、有限状態マシンＦＳＭ（この特殊な場合にモジュロ２加算器としての役割を果たす）を省略することも可能である。
【００９１】
本発明によれば、また図２Ａおよび図２Ｂに示されているように、結合変調装置Ｍの初期化手段は、バーストのアクティブ部の送信直後に、選択された「ダミー」シーケンス（必要な有効シンボルを備えていない）をＦＩＲフィルタ状態にロードするためのリセット手段も備えることができる。この選択された「ダミー」シーケンスは、最後の有効シンボル（伝送された振幅を備える）から非常に小さい振幅に対応する保護期間の全ゼロ状態へのＦＩＲフィルタ状態の迅速な遷移を得るために提供される。
【００９２】
選択されたダミーシーケンスは、ゼロに設定されたデジタルＩ／Ｑ信号のシーケンスである。
【００９３】
リセット・モードにおいて、ゼロに設定されたデジタルＩ／Ｑ信号はＦＩＲフィルタに供給されるが、プリロード・モードにおいて、初期化手段は、後にそれぞれマイナス１（−１）または１と等しいデジタルＩ／Ｑ信号にマップされるＧＭＳＫまたは８ＰＳＫのゼロ（０）または１を供給され、次いで選択された回転が、ＦＩＲフィルタに供給される前に単位円上にある結果のデジタルＩ／Ｑ信号に適用されることに留意することは重要である。
【００９４】
リセットダミーシーケンスは、初期化（またはプリロード）手段によって生成される場合（この場合、初期化手段はリセット手段の役割も果たす）、各マルチプレクサＭＸ２ｉまたはＭＸ４ｊの第３の入力を通じて、あるいは各マルチプレクサＭＸ２ｉまたはＭＸ４ｊの第１の入力を通じて（プリロード（または初期化）信号に専用）導入されてもよい。
【００９５】
図３は、線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２の可能なタイミング・チャート、より正確には、線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のマルチプレクサＭＸ１またはＭＸ３（上部）および線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のマルチプレクサＭＸ２およびＭＸ４（下部）の可能なタイミング・チャートを示す。
【００９６】
ここで、プリロード（または初期化）は、一部の特別に定義された他の保護ビットＧ５〜Ｇ７が後に続く参照された４つの先行保護ビットＧ１〜Ｇ４の後に行われる。これらの保護ビットは、データ・ビットで充填された２つの連続するタイム・スロット間に挿入される保護間隔を充填した。
【００９７】
さらに正確には、この例において、保護間隔はＧ１、．．．、Ｇ７（保護ビット）を取るが、変調装置Ｍ２はＧ４の後にしかオンに切り替えられない。したがって、Ｇ１、Ｇ２、およびＧ３の間、マルチプレクサＭＸ１およびＭＸ３は強制的にゼロに設定されるが（第２の入力をオン）、マルチプレクサＭＸ２およびＭＸ４はアクティブに設定される（第２の入力をオン）。したがって、以前のＧＭＳＫバーストからの円滑なステップダウンが得られる。Ｇ４において、マルチプレクサＭＸ１およびＭＸ３は、マルチプレクサＭＸ２およびＭＸ４がＣ０およびＣ１フィルタにプリロードされるダミーシーケンスを可能にするようプリロードするよう設定される間（第１の入力をオン）、ＧＭＳＫ２に切り替えられる（第１の入力をオン）。したがって、高速の振幅遷移は出力時に発生し、新しいデータ・ビットがダミーシーケンスの後に続き、「実データ」が２．５シンボル期間後（つまり２．５Ｔｂｉｔ後）に出力に到達する。
【００９８】
図３において、テールビットＴ０〜Ｔ２の後にはデータ・ビット（図示されず、「正規の」伝送に対応）が続き、それらの後には他のテールビットＴ’０〜Ｔ’２が続き、ｔ／Ｔｂｉｔは「正規化タイム・スケール」を指定する。
【００９９】
この例において、リセット部（強制ゼロ）は、第３の後続保護ビットＧ’３の後、つまりバーストのアクティブ部の後で、さらに３つの特別に定義された保護ビット（Ｇ’０〜Ｇ’２）の追加の伝送の後に続く。リセット・モードは、Ｇ’０の間にすでにアクティブ化されている可能性もあるが、実際には、オフに切り替えるプロセスにしばらくの時間を導入することが好ましい。
【０１００】
ここで図４を参照して、本発明による線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２の実施形態のさらに詳細な例を説明する。
【０１０１】
この例において、変調装置Ｍの時間は同相の信号Ｉおよび直交信号Ｑをインターリーブするので、同相の信号Ｉと直交信号Ｑが並行して処理される変調器に比べて２倍の速さである。しかし、このインターリーブは必須ではない。
【０１０２】
さらに、この例は、線形ＧＭＳＫ  Ｉ／Ｑ変調装置Ｍ２のゼロ次パス（ＭＲＵ２０およびＦ０）と１次パス（ＭＲＵ２１およびＦ１）のみを説明しているが、８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１については説明していない。しかし、ＧＭＳＫ変調装置のゼロ次パス（ＭＲＵ２０およびＦ０）および８ＰＳＫ  Ｉ／Ｑ変調装置Ｍ１がＣ０フィルタＦ０を共用することに関して、図４における後者の追加に必要となるのは、ＧＭＳＫ２  Ｍａｐ／Ｒｏｔ  Ｃ０モジュールが８ＰＳＫの追加の８ＰＳＫ  マッピング／回転モジュール（８ＰＳＫのマッピング／回転はＧＭＳＫのマッピング／回転とは異なる）を備え、ＧＭＳＫ２  Ｒｏｔ／Ｃ０モジュールが８ＰＳＫプリロード信号の追加の入力を（図２Ａにおけるように）備えることを考慮し、以下に説明されるように続行することだけである。
【０１０３】
さらに、この例において、マルチプレクサＭＸ２ｉおよびＭＸ４ｊは各々、初期化（またはプリロード）信号のための第１の入力（ｐ）と、アクティブＩ／Ｑ信号のための第２の入力（ａ）とを備えるのみであるが、これらのマルチプレクサはまた、図２Ａおよび図２Ｂに示されるようにリセット信号のための第３の入力を備えてもよい。さらに、第１の入力（ｐ）が、プリロード信号およびリセット信号の両方に使用されることを考慮することができる。
【０１０４】
８ＰＳＫ信号の場合、８ＰＳＫ  Ｍａｐ／Ｒｏｔ  Ｃ０モジュールは、回転されたＰＳＫシンボルの１６の可能な状態を４ビットにエンコードする。さらに、Ｃ０フィルタＦ０が回転された８ＰＳＫシンボルまたはゼロのいずれを供給されるべきであるかを示すために強制ゼロフラグを提供することができる。
【０１０５】
シンボルのマッピングは、グレー・マッパーＧＭによって出力された信号およびｅｘｐ（ｊ３πｋ／８）項の追加の回転シンボルを組み合わせる。グレー・マッパーＧＭは、次の規則に従って（この例で単位円は２π／１６部分）、３ビットシンボルを単位円上の対応する位置に変換するゲートのグループとして見なされうる。シンボル［０，１，２，３，４，５，６，７］→［６，８，４，２，１２，１０，１４，０］
３倍の速度で実行しているモジュロ１６カウンタとモジュロ１６加算器の組合せは、次の規則に従ってこの組合せが実装される場合に角度補正を処理する。
ΦＲｏｔ（ｋ）＝ｍｏｄ１６（ΦＭａｐ（ｋ）＋ｍｏｄ１６（３ｋ））＝ｍｏｄ１６（ΦＭａｐ（ｋ）＋３ｋ）
ここで、ｋはゼロ（０）から開始し、ΦＭａｐおよびΦＲｏｔは図５に示されているブロック図に導入される。
【０１０６】
ＧＭＳＫ信号の場合、ＧＭＳＫ２  Ｍａｐ／Ｒｏｔ  Ｃ０またはＣ１モジュールは、訂正ビットからシンボルへのマッピングを処理し、Ｃ０についてＭ＝０、Ｃ１についてＭ＝１としてｅｘｐ（ｊπ（ｋ−Ｍ）／２）項で回転させる。
【０１０７】
８ＰＳＫ信号の場合と同様に、マッパーＭ０またはＭ０’は、シンボル［０，１］→［０，８］という規則に従って（この例でこれらの位置の角度が２π／１６を乗じた整数であると仮定し）、受信シンボルを単位円上の対応する位置に変換する。
【０１０８】
４倍の速度で実行しているモジュロ１６カウンタとモジュロ１６加算器の組合せは、次の規則に従ってこの組合せが実装される場合に角度補正を処理する。
Ｃ０について、Ｍ＝０、ΦＲｏｔ（ｋ）＝ｍｏｄ１６（ΦＭａｐ（ｋ）＋ｍｏｄ１６（４ｋ））＝ｍｏｄ１６（ΦＭａｐ（ｋ）＋４ｋ）
Ｃ１について、Ｍ＝１、ΦＲｏｔ（ｋ）＝ｍｏｄ１６（ΦＭａｐ（ｋ）＋ｍｏｄ１６（４（ｋ−１）））＝ｍｏｄ１６（ΦＭａｐ（ｋ）＋４（ｋ−１））
これらの規則の実装には、図５に示されているブロック図の簡単な適合が必要となる。
【０１０９】
図２Ａおよび２Ｂに反して、図４の示されている例においては、Ｃ０フィルタＦ０およびＣ１フィルタＦ１は同じ結合器（または加算器）を共用する。したがって、主結合器ＭＣは必要ない。さらに、ｍ−１個の結合器Ｃ１．．．Ｃ４がｍ＝５のＣ０フィルタ部に提供される。
【０１１０】
さらに、Ｃ０フィルタＦ０の各ｍ＝５部およびＣ１フィルタＦ１の各ｐ＝３部は、ｇｅｔ  ｓｉｇｎ／０  ａｂｓと名付けられた第１のモジュールおよびｓｅｔ  ｓｉｇｎ／０と名付けられた第２のモジュールに結合された、それぞれＣ０ＬＵＴｒ（ここでｒ＝０〜ｍ−１）およびＣ１  ＬＵＴｖ（ここでｖ＝０〜ｐ−１）と名付けられたルックアップ・テーブルを備える。
【０１１１】
各モジュールｇｅｔ  ｓｉｇｎ／０  ａｂｓは、Ｉ／Ｑ選択多相カウンタ（各Ｃ０  ＬＵＴｒおよびＣ１  ＬＵＴｖにも接続されている）によって提供されたＩ／Ｑ選択ビットに応じてＲｅ｛ｅｊΦＲｏｔ（ｋ）｝またはＩｍ｛ｅｊΦＲｏｔ（ｋ）｝の符号および絶対値を決定するように配置される。
【０１１２】
Ｉ／Ｑ選択多相カウンタは、最大１６まで２進重みを処理するように適合されたカウンタ部と、ＩとＱのデジタル信号から選択するためのＩ／Ｑ選択部とを備える。
【０１１３】
ルックアップ・テーブルのサイズは、｛１，ｃｏｓ（π／８），ｃｏｓ（２π／８），ｃｏｓ（３π／８），０｝であるすべての可能な絶対値｜Ｒｅ｛ｅｊΦＲｏｔ（ｋ）｝｜または｜Ｉｍ｛ｅｊΦＲｏｔ（ｋ）｝｜でＣ０  ＬＵＴｒまたはＣ１  ＬＵＴｖをアドレス指定するために小さく保持される。４つの非ゼロ値は、２ビットでコーディングされる。０値および符号は、２つの他のビットでコーディングされる。前者の２ビットは絶対値をコーディングし、多相カウンタの４ビットはＣ０  ＬＵＴｒまたはＣ１  ＬＵＴｖの６ビットアドレスを形成する。
【０１１４】
各ｓｅｔ  ｓｉｇｎ／０モジュールは、Ｃ０  ＬＵＴｒ出力またはＣ１  ＬＵＴｖ出力の符号を設定するか、またはＣ０  ＬＵＴｒ出力またはＣ１  ＬＵＴｖ出力をゼロに設定する。
【０１１５】
好ましくは、Ｃ０  ＬＵＴｒおよびＣ１  ＬＵＴｖのデータワード長は、丸め誤差を回避するために約１０ビットの好ましいＤＡＣ解像度よりもわずかに大きくする。
【０１１６】
符号取得の操作は、Ｉ／Ｑ選択多相カウンタのＩ／Ｑ選択部からの入力および１つのシンボル遅延線Ｔからの入力を必要とする。
【０１１７】
Ｑ信号の符号ビット（虚数部）は、次の規則に従ってマップされうる（そのために次の定義ＩΦＲｏｔ（ｋ）＝Ｒｅ｛ｅｊΦＲｏｔ（ｋ）｝およびＱΦｒｏｔ（ｋ）Ｉｍ｛ｅｊΦＲｏｔ（ｋ）｝を使用する）。
ｓｉｇｎ（ＱΦＲｏｔ）：位置［１，２，３，４，５，６，７］→１０進値＋１
ｓｉｇｎ（ＱΦＲｏｔ）：位置［９，１０，１１，１２，１３，１４，１５］→１０進値−１
ｓｉｇｎ（ＱΦＲｏｔ）：位置［０，８］→１０進値０
【０１１８】
Ｉ信号の符号ビット（実数部）は、次の規則に従ってマップされうる。
ｓｉｇｎ（ＩΦＲｏｔ）：位置［１３，１４，１，０，１，２，３］→１０進値＋１
ｓｉｇｎ（ＩΦＲｏｔ）：位置［５，６，７，８，９，１０，１１］→１０進値−１
ｓｉｇｎ（ＩΦＲｏｔ）：位置［４，１２］→１０進値０
【０１１９】
そのような規則により、１０進値＋／−１は１ビットにコーディングされ、１０進値０は強制ゼロ信号と組み合わせられうる。次いで符号ビットおよび強制ゼロ・ビットは、適切なｓｅｔ  ｓｉｇｎ／０モジュールに供給される。強制ゼロ・ビットはＩ／Ｑ信号をゼロ値に設定するために使用されうるが、２つのうちの１つだけをゼロに設定するためにも使用されうることを留意することができる。このことは、ルックアップ・テーブルがＩ／Ｑ信号のゼロ・エントリ位置を有していないため必要である。
【０１２０】
さらに、単位円上の信号の位置（角度）を含むＣ０  ＬＵＴｒおよびＣ０  ＬＵＴｖモジュールの４ビット入力は、第１象限にマップされる、つまり｛１，ｃｏｓ（π／８），ｃｏｓ（２π／８），ｃｏｓ（３π／８）｝である。したがって、Ｉ信号およびＱ信号は別々に処理され、それぞれの信号の符号が知られているので、この操作中に情報が失われることはない。
【０１２１】
Ｉ信号およびＱ信号のマッピングは、次の規則に従って実行されうる。
ｐｏｓＬＵＴ（ＱΦＲｏｔ）：位置［（０＊，４，８，１２＊），（１，７，９，１５），（２，６，１０，１４），（３，５，１１，１３）］→［１，ｃｏｓ（π／８），ｃｏｓ（２π／８），ｃｏｓ（３π／８）］
ｐｏｓＬＵＴ（ＩΦＲｏｔ）：位置［（０，４＊，８＊，１２），（３，５，１１，１３），（２，６，１０，１４），（１，７，９，１５）］→［１，ｃｏｓ（π／８），ｃｏｓ（２π／８），ｃｏｓ（３π／８）］
【０１２２】
例えば、Ｑ信号の位置値（１，７，９，１５）は、ルックアップ・テーブルの２番目のエントリであるｃｏｓ（π／８）にマップされる。アスタリスクを有するすべての位置値は、不正なテーブル・エントリを指し示すことになる、つまりＱ信号の位置「０」はテーブルの最初のエントリにマップされる（この位置の虚数部がゼロでなければならないため）。しかし、この位置値の符号ビットがこの状況を処理し、強制ゼロ・エントリでｓｅｔ  ｓｉｇｎ／０モジュールをフラッシュする。
【０１２３】
Ｃ０  ＬＵＴｒモジュールおよびＣ１  ＬＵＴｖモジュールのサイズが必要に応じて縮小されうることに留意することができる。効果的には、Ｃ０  ＬＵＴ０がＣ０  ＬＵＴ４のバージョンにミラーされ、Ｃ０  ＬＵＴ１がＣ０  ＬＵＴ３のバージョンにミラーされ、Ｃ０  ＬＵＴ２がそれ自体の回転対称軸を中心としてミラーされてもよい。したがって、Ｃ０  ＬＵＴｒモジュールおよびＣ１  ＬＵＴｖモジュールのサイズを最適化するためにＣ０／Ｃ１の係数の対称性を使用することができる。
【０１２４】
さらに、Ｉ／Ｑ選択多相カウンタの簡単な変更は、より高速な読み出し時間を代償にルックアップ・テーブルの半分を節約できるようにすることができる。Ｃ０  ＬＵＴ０およびＣ０  ＬＵＴ１のカウンタにはまったく変更は必要ない。Ｃ０  ＬＵＴ３およびＣ０  ＬＵＴ４のカウンタは単に逆の順序で実行し、Ｃ０  ＬＵＴ２のカウンタは０．．．７の順および７．．．０の逆順に実行する。そのようにすることで、Ｃ０  ＬＵＴ３とＣ０  ＬＵＴ４、およびＣ０  ＬＵＴ２の半分がドロップされうる。類似した解決策は、Ｃ１係数に対して確立されてもよい。
【０１２５】
本発明は、単なる例示として前述されている変調装置の実施形態に限定されることはないが、当業者によって付属の特許請求の範囲内であると見なされうるすべての代替実施形態を網羅する。
【図面の簡単な説明】
【０１２６】
【図１】結合８ＰＳＫ／ＧＭＳＫ  Ｉ／Ｑ変調装置の例を概略的に示す図である。
【図２Ａ】本発明による８ＰＳＫ  Ｉ／Ｑ変調装置の実施形態と線形ＧＭＳＫ  Ｉ／Ｑ変調装置のゼロ次パスの簡単な例を概略的に示す図である。
【図２Ｂ】本発明による線形ＧＭＳＫ  Ｉ／Ｑ変調装置の第１次（または２次）パスの実施形態の簡単な例を概略的に示す図である。
【図３】図２Ａおよび２Ｂの線形ＧＭＳＫ  Ｉ／Ｑ変調装置のタイミング図の例を概略的に示す図である。
【図４】プリロードおよびリセットの手段を含む、本発明による線形ＧＭＳＫ  Ｉ／Ｑ変調装置の実施形態の詳細な例を概略的に示す図である。
【図５】単位円上の１６の可能な点のうちの１つへの入力シンボル［０，１，．．．，７］のマッピングを可能にするモジュロ１６カウンタとモジュロ１６加算器の組合せの例を概略的に示す図である（ここでこれらの点の角度は２π／１６の倍数であり、さらに２πｋ／１６によるｋ番目の入力サンプルの角度修正を考慮に入れる）。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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