(57)【要約】  対称型位相ロックループＰＬＬデバイスにおいて、第１のスイッチペアＩ１Ｐ１、Ｉ１Ｐ２および第２のスイッチペアＩ２Ｐ１、Ｉ２Ｐ２が、（ｉ）対称型時間／電圧変換ブロックの第１の出力および第２の出力と、（ｉｉ）電圧処理ブロックの第１の入力および第２の入力との間に配置される。さらに、第３のスイッチペアＩ３Ｐ１、Ｉ３Ｐ２および第４のスイッチペアＩ４Ｐ１、Ｉ４Ｐ２が、位相比較器ＰＣの第１の入力および第２の入力の上流に配置される。制御手段が、第１のスイッチペアから第４のスイッチペアまでの開／閉を制御して、（ａ）第１の位相Ｐ１中、第１のクロック信号Ｃｌｋｒｅｆが、比較器の第１の入力に接続され、第２のクロック信号Ｃｌｋｄｌｙが、比較器の第２の入力に接続され、変換ブロックの第１の出力が、処理ブロックの第２の入力に接続され、変換ブロックの第２の出力が、処理ブロックの第１の入力に接続され、さらに（ｂ）第２の位相Ｐ２中、第１のクロック信号が、比較器の第２の入力に接続され、第２のクロック信号が、比較器の第１の入力に接続され、変換ブロックの第１の出力が、処理ブロックの第１の入力に接続され、変換ブロックの第２の出力が、処理ブロックの第２の入力に接続されるようにして、静的位相誤差を補償するようにする。
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【特許請求の範囲】
【請求項１】
第１のクロック信号および第２のクロック信号（ＣｌｋｒｅｆおよびＣｌｋｄｌｙ）をそれぞれ受け取る第１の入力および第２の入力、ならびに第１の論理信号および第２の論理信号（ＵｐおよびＤｗｎ）をそれぞれ送出する第１の出力および第２の出力を有する位相比較器（ＰＣ）と、
少なくとも第１の論理信号および第２の論理信号（ＵｐおよびＤｗｎ）をそれぞれ受け取る第１の入力および第２の入力、ならびに第１の論理信号および／または第２の論理信号（ＵｐおよびＤｗｎ）に応じて電圧（Ｖｕｐ、Ｖｄｗｎ、Ｖｄｉｆｆ＋、およびＶｄｉｆｆ−）をそれぞれ送出する第１の出力および第２の出力を有する対称型時間−電圧変換ブロックと、
処理されるべき第１の電圧および第２の電圧（Ｖｕｐ、Ｖｄｗｎ、Ｖｄｉｆｆ＋、およびＶｄｉｆｆ−）をそれぞれ受け取る第１の入力および第２の入力を有する電圧処理ブロックとを含む、位相ロックループデバイスであって、
一方の、対称型時間−電圧変換ブロックの第１の出力および第２の出力と、他方の、電圧処理ブロックの第１の入力および第２の入力との間に交互配置された、第１の位相および第２の位相（Ｐ１およびＰ２）に応じて交互に開／閉される第１のスイッチペア（Ｉ１Ｐ１およびＩ１Ｐ２）および第２のスイッチペア（Ｉ２Ｐ１およびＩ２Ｐ２）と、
位相比較器（ＰＣ）の第１の入力および第２の入力の上流側に配置された、第１の位相および第２の位相（Ｐ１およびＰ２）に応じて交互に開／閉される第３のスイッチペア（Ｉ３Ｐ１およびＩ３Ｐ２）および第４のスイッチペア（Ｉ４Ｐ１およびＩ４Ｐ２）と、
第１のスイッチペアないし第４のスイッチペアの開／閉を制御して、第１の位相（Ｐ１）中、第１のクロック信号（Ｃｌｋｒｅｆ）を比較器の第１の入力に、第２のクロック信号（Ｃｌｋｄｌｙ）を比較器の第２の入力に、変換ブロックの第１の出力を処理ブロックの第２の入力に、変換ブロックの第２の出力を処理ブロックの第１の入力に接続し、さらに第２の位相（Ｐ２）中、第１のクロック信号（Ｃｌｋｒｅｆ）を比較器の第２の入力に、第２のクロック信号（Ｃｌｋｄｌｙ）を比較器の第１の入力に、変換ブロックの第１の出力を処理ブロックの第１の入力に、変換ブロックの第２の出力を処理ブロックの第２の入力に接続するようにするための制御手段とをさらに含むことを特徴とする、デバイス。
【請求項２】
位相ロックループデバイスの出力信号（Ｖｉｎｔ）を受け取る第１の入力と、第１のクロック信号（Ｃｌｋｒｅｆ）を受け取る第２の入力と、第２のクロック信号（Ｃｌｋｄｌｙ）を送出する出力とを有する電圧制御された遅延線（ＣＶＤＬ）とがさらに提供される、請求項１に記載のデバイス。
【請求項３】
時間−電圧変換ブロックが、それぞれの論理制御信号（ＵｐおよびＤｗｎ）を受け取る入力と、対応する論理制御信号（ＶｕｐおよびＶｄｗｎ）の持続時間を表す電圧を送出する出力とをそれぞれが有する、２つの構造的に同一の基本時間−電圧変換器（ＣＴＴ１およびＣＴＴ２）を含む、請求項１に記載のデバイス。
【請求項４】
電圧処理ブロックが、第１のスイッチペアおよび第２のスイッチペア（Ｉ１Ｐ１、Ｉ１Ｐ２、およびＩ２Ｐ１、Ｉ２Ｐ２）を介して関連する基本変換器（ＣＴＴ１およびＣＴＴ２）の出力にそれぞれが接続されたプラス入力（３０２）およびマイナス入力（３０４）と、２つの制御信号（ＵｐおよびＤｗｎ）の間の電圧差を表す信号（Ｖｄｉｆｆ）を送出する出力とを有する差動器ブロック（ＢＥ２）を含む、請求項３に記載のデバイス。
【請求項５】
差動器ブロックの出力が積分器ブロック（ＢＥ３）に接続される、請求項４に記載のデバイス。
【請求項６】
差動器ブロック（ＢＥ２）が減算増幅器（３００）である、請求項４に記載のデバイス。
【請求項７】
減算増幅器（３００）のプラス入力およびマイナス入力の上流に配置された、第１の位相および第２の位相（Ｐ１およびＰ２）に応じて交互に開／閉される第５のスイッチペア（Ｉ５Ｐ１およびＩ５Ｐ２）および第６のスイッチペア（Ｉ６Ｐ１およびＩ６Ｐ２）と、
前記第５のスイッチペアおよび前記第６のスイッチペアの開／閉を制御して、第１の位相（Ｐ１）中、変換ブロックの第１の出力をマイナス入力に、変換ブロックの第２の出力をプラス入力に接続し、第２の位相（Ｐ２）中、変換ブロックの第１の出力をプラス入力に、変換ブロックの第２の出力をマイナス入力に接続するようにするための制御手段とがさらに提供される、請求項６に記載のデバイス。
【請求項８】
積分器ブロック（ＢＥ３）がＲＣタイプの能動型増幅器（４００）である、請求項５に記載のデバイス。
【請求項９】
能動型増幅器（４００）のプラス入力およびマイナス入力の上流側に配置された、第１の位相および第２の位相（Ｐ１およびＰ２）に応じて交互に開／閉される第７のスイッチペア（Ｉ７Ｐ１およびＩ７Ｐ２）および第８のスイッチペア（Ｉ８Ｐ１およびＩ８Ｐ２）と、
前記第７のスイッチペアおよび前記第８のスイッチペアの開／閉を制御して、第１の位相（Ｐ１）中、差動器ブロックの出力を能動型増幅器のマイナス入力に、基準電圧（Ｖｒｅｆ）を能動型増幅器のプラス入力に接続し、第２の位相（Ｐ２）中、差動器ブロックの出力を能動型増幅器のプラス入力に、基準電圧を能動型増幅器のマイナス入力に接続しようにするための制御手段とがさらに提供される、請求項８に記載のデバイス。
【請求項１０】
時間−電圧変換ブロックが、差動チャージポンプ（ＰＣＤ）タイプの時間−電圧変換器を含み、電圧処理ブロックが、処理されるべき第１の差動電圧および第２の差動電圧（Ｖｄｉｆｆ＋およびＶｄｉｆｆ−）をそれぞれ受け取る第１の入力および第２の入力と、単極性の信号（Ｖｉｎｔ）を送出する出力とを有する変換器（ＣＤＵ）を備える、請求項１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、対称構造を有する位相ロックループシステムにおける静的位相誤差の補償に関する。
【背景技術】
【０００２】
本発明により、非常に高い周波数の、通常、１ＧＨｚを越える周波数の基準クロックから、高い精度で位相偏移させられたクロックを生成しなければならない電子回路に１つの応用先が見出される。
【０００３】
このため、本発明により、時間オフセットを高い精度で、比例する電圧に変換することが必要な、ＰＬＬ（位相ロックループ）システムまたはＤＬＬ（遅延ロックループ）システムに１つの応用先が見出される。
【０００４】
先行技術の位相ロックループシステムのアーキテクチャを、図１に関連して説明している。そのような位相ロックループシステムは、一般に、以下を含む。すなわち、
位相比較器、すなわちＰＣ、
チャージポンプ、すなわちＣＰ、およびローパスフィルタ、すなわちＰＢを備えた時間−電圧変換器、すなわちＴＶＣ、
電圧制御された遅延線、すなわちＣＶＤＬ
である。
【０００５】
電圧制御された遅延線ＣＶＤＬのクロック信号Ｃｌｋｏｕｔは、クロック信号Ｃｌｋｒｅｆと同一の周波数のクロック信号であるが、高い精度で制御されなければならない持続時間（ｄｕｒｅｅ）だけ、互いに位相偏移させられている。
【０００６】
位相比較器ＰＣは、基準クロック信号Ｃｌｋｒｅｆと、遅延線からの最後のクロック信号Ｃｌｋｄｌｙとを比較する。これら２つのクロック信号ＣｌｋｒｅｆとＣｌｋｄｌｙは、ループがロックされた場合、同相でなければならない。
【０００７】
実際には、位相比較器ＰＣは、完全に同期されるべき２つのクロック信号ＣｌｋｒｅｆとＣｌｋｄｌｙの間の位相偏移のイメージである２つの論理信号ＵｐとＤｗｎを送出する。２つのクロックが、未だに同期されていない場合、論理信号Ｕｐと論理信号Ｄｗｎは、異なる持続時間を有する。
【０００８】
比例する電圧に変換されなければならないのは、この持続時間差であり、この持続時間差は、時間につれて積分されて、フィードバックループを介して誤差が補償されるようにする。
【０００９】
したがって、信号Ｕｐと信号Ｄｗｎの間の持続時間差は、遅延線ＣＶＤＬを制御する積分された比例電圧Ｖｕｐ−Ｖｄｗｎに変換される。
【００１０】
図１からの位相ロックループシステムにおける静的位相誤差を、図２に関連して説明している。
【００１１】
静的位相誤差ΔＴｓｐｅは、ロックモードで測定され、位相比較器ＰＣの入力クロック信号間の一定のオフセットに相当する。誤差ΔＴｓｐｅは、位相比較器ＰＣおよび時間−電圧変換ブロックＴＶＣに存在するすべてのミスマッチ誤差の合計である。
【００１２】
静的位相誤差は、位相偏移させられたクロック信号のオフセットに直接に作用し、位相ロックループシステムにおける誤差の主要な原因を成す。
【００１３】
先行技術の位相ロックループシステムには、「対称構造」アーキテクチャと呼ばれる特定のアーキテクチャ、つまり、高い周波数で実行されるすべての動作のためのＵｐチャネルおよびＤｗｎチャネルに関して、時間−電圧変換の対称性に基づくアーキテクチャが含まれる。
【００１４】
そのようなアーキテクチャは、静的位相誤差を構造的に小さくすることが知られている。
【００１５】
例えば、１つの知られている対称アーキテクチャは、「Ａ  ５００ＭＨｚ  ＭＰ／ＤＬＬ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ  ｆｏｒ  ５Ｇｂ／ｓ  Ｂａｃｋｐｌａｎｅ  Ｔｒａｎｓｃｅｉｖｅｒ  ｉｎ  ０．２５μｍ  ＣＭＯＳ」、ＩＳＣＣ２００３という文献で説明されているような、差動チャージポンプに基づく。
【００１６】
別の対称時間−電圧変換構造が、本出願人が本日に出願した、「Ｓｙｍｍｅｔｒｉｃａｌ  ｔｉｍｅ−ｖｏｌｔａｇｅ  ｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ」という名称の特許出願において説明されている。この出願が何からの役に立つ場合に備え、この出願の説明は、本発明の不可分の部分を形成する。
【００１７】
そのような差動チャージポンプＣＰに基づく対称アーキテクチャは、図３および図４に関連して説明されている。実際には、チャージポンプＣＰは、４つの制御スイッチＳ１ないしＳ４を含み、Ｓ１およびＳ２は、制御入力として、信号Ｕｐおよび信号Ｄｗｎをそれぞれ有し、Ｓ３およびＳ４は、制御入力として、信号Ｕｐおよび信号Ｄｗｎの補信号ＵｐｂおよびＤｄｗｎｂをそれぞれ有する。
【００１８】
回路は、８つの電流フロートランジスタＳ５ないしＳ１２をさらに含む。フロートランジスタＳ５およびＳ６は、バイアス電圧Ｖｂ１に応じて電流の流れを調整する手段である。フロートランジスタＳ７およびＳ８は、バイアス電圧Ｖｂ２によって制御される。フロートランジスタＳ９およびＳ１０は、バイアス電圧Ｖｂ３によって制御される。フロートランジスタＳ１１およびＳ１２は、バイアス電圧Ｖｂ４によって制御される。
【００１９】
トランジスタＳ１３およびＳ１４は、同相モードフィードバックブロックＣＭＦＢによって制御される。ブロックＣＭＦＢは、同相出力モード、つまり、電圧Ｖｄｉｆｆ＋および電圧Ｖｄｉｆｆ−の平均レベルを制御する。
【００２０】
信号Ｕｐと信号Ｄｗｎが反対である場合、電流Ｉｕｐおよび電流Ｉｄｗｎは、ループフィルタＦＢの中を流れ、積分されて、差動電圧（Ｖｄｉｆｆ＋  −  Ｖｄｉｆｆ−）がもたらされる。この差動電圧は、遅延線ＣＶＤＬを制御するように、変換器ＣＤＵによって単極性の信号Ｖｉｎｔに変換される。
【００２１】
以上の差動アーキテクチャの構造は、電流Ｉｕｐおよび電流Ｉｄｗｎが、同一のタイプ、および同一のサイズのトランジスタによって生成されるという点で、対称型と呼ばれる。同様に、信号Ｕｐおよび信号Ｄｗｎに関するトランジスタＳ５ないしＳ１２も、同一である。
【００２２】
３つのブロックが、静的位相誤差を補償するために追加されている。
【００２３】
追加の位相比較器ＣＰＡが、クロックＣｌｋｒｅｆとクロックＣｌｋｄｌｙを比較することによって静的位相誤差を検出するのに使用される。
【００２４】
位相検出器ＣＰＡからのＵｐ指示およびＤｗｎ指示は、デジタルカウンタＣＮにおいて積算される。
【００２５】
電流出力を有するデジタル−アナログ変換器ＣＮＡが、電流Ｉｕｐおよび電流Ｉｄｗｎを調整し、ミスマッチを補償するのに使用される。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
以上の差動チャージポンプアーキテクチャにおいて提案される補償技術は、主要なブロックの静的位相誤差を小さくするが、追加の位相比較器ＣＰＡに存在するミスマッチのため、誤差の原因を追加する。
【００２７】
本発明は、以上の諸問題を解決する。
【課題を解決するための手段】
【００２８】
本発明は、第１のクロック信号および第２のクロック信号をそれぞれ受け取る第１の入力および第２の入力、ならびに第１の論理信号および第２の論理信号をそれぞれ送出する第１の出力および第２の出力を有する位相比較器と、少なくとも第１の論理信号および第２の論理信号をそれぞれ受け取る第１の入力および第２の入力、ならびに第１の論理信号および／または第２の論理信号に応じて電圧をそれぞれ送出する第１の出力および第２の出力を有する対称型時間−電圧変換ブロックと、処理されるべき第１の電圧および第２の電圧をそれぞれ受け取る第１の入力および第２の入力を有する電圧処理ブロックとを含む位相ロックループデバイスに関する。
【００２９】
本発明の一般的な定義によれば、デバイスは、一方の、対称型時間−電圧変換ブロックの第１の出力および第２の出力と、他方の、電圧処理ブロックの第１の入力および第２の入力との間に交互配置された、第１の位相および第２の位相に応じて交互に開／閉される第１のスイッチペアおよび第２のスイッチペアと、位相比較器の第１の入力および第２の入力の上流側に配置された、第１の位相および第２の位相に応じて交互に開／閉される第３のスイッチペアおよび第４のスイッチペアと、第１のスイッチペアないし第４のスイッチペアの開／閉を制御して、第１の位相中、第１のクロック信号を比較器の第１の入力に、第２のクロック信号を比較器の第２の入力に、変換ブロックの第１の出力を処理ブロックの第２の入力に、変換ブロックの第２の出力を処理ブロックの第１の入力に接続し、さらに第２の位相中、第１のクロック信号を比較器の第２の入力に、第２のクロック信号を比較器の第１の入力に、変換ブロックの第１の出力を処理ブロックの第１の入力に、変換ブロックの第２の出力を処理ブロックの第２の入力に接続するようにするための制御手段とをさらに含む。
【００３０】
そのような構造は、継続的に低い周波数で、かつ、他の誤差を生じさせやすい構成要素を追加することなしに、位相比較器および対称型時間−電圧変換ブロックに存在する静的位相誤差を補償する。
【００３１】
一実施形態では、時間−電圧変換ブロックは、それぞれの論理制御信号を受け取る入力と、対応する論理制御信号の持続時間を表す電圧を送出する出力とをそれぞれが有する、２つの構造的に同一の基本時間−電圧変換器を含む。
【００３２】
別の実施形態では、電圧処理ブロックは、第１のスイッチペアおよび第２のスイッチペアを介して関連する基本変換器の出力にそれぞれが接続されたプラス入力およびマイナス入力と、その２つの制御信号の間の電圧差を表す信号を送出する出力とを有する差動器ブロックを含む。
【００３３】
実際には、差動器を形成する電圧処理ブロックの出力は、積分器ブロックに接続される。
【００３４】
例えば、差動器ブロックは、減算増幅器である。
【００３５】
別の実施形態では、デバイスは、減算増幅器のプラス入力およびマイナス入力の上流に配置された、第１の位相および第２の位相に応じて交互に開／閉される第５のスイッチペアおよび第６のスイッチペアと、前記第５のスイッチペアおよび前記第６のスイッチペアの開／閉を制御して、第１の位相中、変換ブロックの第１の出力をマイナス入力に、変換ブロックの第２の出力をプラス入力に接続し、第２の位相中、変換ブロックの第１の出力をプラス入力に、変換ブロックの第２の出力をマイナス入力に接続するようにするための制御手段とをさらに含む。
【００３６】
例えば、積分器ブロックは、ＲＣタイプの能動型増幅器である。
【００３７】
さらなる実施形態では、デバイスは、能動型増幅器のプラス入力およびマイナス入力の上流側に配置された、第１の位相および第２の位相に応じて交互に開／閉される第７のスイッチペアおよび第８のスイッチペアと、前記第７のスイッチペアおよび前記第８のスイッチペアの開／閉を制御して、第１の位相中、差動器ブロックの出力を能動型増幅器のマイナス入力に、基準電圧を能動型増幅器のプラス入力に接続し、第２の位相中、差動器ブロックの出力を能動型増幅器のプラス入力に、基準電圧を能動型増幅器のマイナス入力に接続するようにするための制御手段とをさらに含む。
【００３８】
さらなる実施形態では、時間−電圧変換ブロックは、差動チャージポンプタイプの時間−電圧変換器を含み、電圧処理ブロックは、処理されるべき第１の差動電圧および第２の差動電圧をそれぞれ受け取る第１の入力および第２の入力と、単極性の信号を送出する出力とを有する変換器を備える。
【００３９】
本発明のその他の特徴および利点は、以下の詳細な説明、および図面に鑑みて明白となろう。
【発明を実施するための最良の形態】
【００４０】
図５を参照すると、位相ロックループシステムは、５つの構成ブロックを含む。第１のブロックは、位相比較器ＰＣであり、第２のブロックＢＥ１は、２つの別々のチャネル上の単極性の時間−電圧変換に関する。第３のブロックＢＥ２は、それらの単極性のチャネルの電圧の減算に関する。第４のブロックＢＥ３は、その２つの電圧の差の積分に関し、第５のブロックＣＶＤＬは、遅延線である。
【００４１】
変換ブロックＢＥ１は、それらの別々のチャネルに関して完全に対称的に実施されて、構造上の動的ミスマッチを完全に解消する、信号切り換え動作を含む。
【００４２】
変換ブロックＢＥ１は、２つの同一の、別々の対称型基本時間−電圧変換器ＣＴＴ１およびＣＴＴ２を並列に含む。各基本変換器ＣＴＴ１またはＣＴＴ２は、それぞれの極性制御信号ＵｐまたはＤｗｎを受け取る入力と、各制御信号の持続時間を表す電圧ＶｕｐまたはＶｄｗｎを送出する出力とを有する。
【００４３】
各基本時間−電圧変換器の詳細な説明は、本出願者が本日に出願した、「Ｓｙｍｍｅｔｒｉｃａｌ  ｔｉｍｅ−ｖｏｌｔａｇｅ  ｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ」という名称の出願において説明されている。この出願が何からの役に立つ場合に備え、この出願の説明は、本発明の不可分の部分を形成する。
【００４４】
時間−電圧変換は、対称型である。電圧差Ｖｕｐ−Ｖｄｗｎは、ブロックＢＥ２によって継続的に生成される。このブロックＢＥ２は、抵抗器３０６を介して電圧Ｖｕｐを受け取るプラス入力３０２と、抵抗器３０８を介して電圧Ｖｄｗｎを受け取るマイナス入力３０４とを有する減算増幅器３００を含む。基準電圧Ｖｒｅｆが、抵抗器３１０を介してプラス入力３０２に供給され、出力３３０は、抵抗器３２０を介してマイナス入力３０４に接続される。
【００４５】
差Ｖｄｉｆｆは、抵抗器４１０とキャパシタ４２０のタイプの能動回路増幅器４００を含む積分器ＢＥ３によって継続的に積分される。
【００４６】
図６を参照すると、チャネルＣｌｋｒｅｆ／ＵｐおよびＣｌｋｄｌｙ／Ｄｗｎを反転させるため、および位相ロックループシステムの積分器４００を使用して、時間−電圧変換の結果を平均するための備えが、存在する。
【００４７】
ループの正しい動作を確実にするのに、チャネルＣｌｋｒｅｆ／ＵｐおよびＣｌｋｄｌｙ／Ｄｗｎの各反転時に、制御された遅延線の制御信号の極性を反転させることも必要である。
【００４８】
一方のチャネルから他方のチャネルへの切り換えは、スイッチによって実行される。
【００４９】
実際には、デバイスは、一方の、対称型時間−電圧変換ブロックの第１の出力および第２の出力と、他方の、電圧処理ブロックの第１の入力および第２の入力との間に交互配置された、第１の位相Ｐ１および第２の位相Ｐ２に応じて交互に開／閉される第１のスイッチペアＩ１Ｐ１とＩ１Ｐ２および第２のスイッチペアＩ２Ｐ１とＩ２Ｐ２を含む。
【００５０】
スイッチ群が、位相比較器ＰＣの上流側で、さらに提供される。この実施形態では、デバイスは、位相比較器ＰＣの第１の入力および第２の入力の上流側に配置された、第１の位相Ｐ１および第２の位相Ｐ２に応じて交互に開／閉される第３のスイッチペアＩ３Ｐ１とＩ３Ｐ２および第４のスイッチペアＩ４Ｐ１とＩ４Ｐ２を含む。
【００５１】
制御手段ＭＣは、第１のスイッチペアないし第４のスイッチペアの開／閉を制御して、第１の位相Ｐ１中、第１のクロック信号Ｃｌｋｒｅｆを比較器の第１の入力に、第２のクロック信号Ｃｌｋｄｌｙを比較器の第２の入力に、変換ブロックの第１の出力を処理ブロックの第２の入力に、変換ブロックの第２の出力を処理ブロックの第１の入力に接続し、さらに第２の位相Ｐ２中、第１のクロック信号Ｃｌｋｒｅｆを比較器の第２の入力に、第２のクロック信号Ｃｌｋｄｌｙを比較器の第１の入力に、変換ブロックの第１の出力を処理ブロックの第１の入力に、変換ブロックの第２の出力を処理ブロックの第２の入力に接続するようにする。
【００５２】
図６に関連して、位相Ｐ１は、図５に関連して説明した位相ロックループシステムの動作に対応することを認めることができよう。
【００５３】
位相Ｐ２は、チャネルＣｌｋｒｅｆ／Ｕｐが、チャネルＣｌｋｄｌｙ／Ｄｗｎに取って代わり、チャネルＣｌｋｄｌｙ／Ｄｗｎが、チャネルＣｌｋｒｅｆ／Ｕｐに取って代わる動作に対応する。
【００５４】
２つの位相Ｐ１およびＰ２において、差Ｖｕｐ−Ｖｄｗｎは、差動器ＢＥ２において、位相ロックループシステムの機能を保持するように、常に厳密に生成される。
【００５５】
このため、２つのチャネルの間の誤差またはミスマッチは、差動器ＢＥ２の後に、一方の位相と他方の位相とで反対の符号を有するように見出される。
【００５６】
例えば、２つのチャネルの間のミスマッチが、誤差Ｖｅを生じさせるものと想定した場合、以下を得る。すなわち、
位相Ｐ１において、差動器の出力は、（Ｖｕｐ＋Ｖｅ）−Ｖｄｗｎ＝（Ｖｕｐ−Ｖｄｗｎ）＋Ｖｅ、および
位相Ｐ２において、差動器の出力は、Ｖｕｐ−（Ｖｄｗｎ＋Ｖｅ）＝（Ｖｕｐ−Ｖｄｗｎ）−Ｖｅである。
【００５７】
積分器の濾過の後、理論上の残りのピークピーク誤差は、ＶｒｅｓＣＣ＝Ｖｅ＊Π＊ｆｉｎｔ／ｆｃｏｍｐであり、ただし、ｆｉｎｔは、積分器ＢＥ３のカットオフ周波数であり、ｆｃｏｍｐは、補償ループの周波数である。
【００５８】
例えば、積分器の周波数が、１００ｋＨｚに固定されており、補償周波数が、１０ＭＨｚに固定されている場合、ＶｒｅｓＣＣ＝Ｖｅ／３１、つまり、初期の誤差Ｖｅの３１分の１の低減を得る。
【００５９】
増幅器（Ａ１）３００および（Ａ２）４００の差動入力ペアを構成するトランジスタのミスマッチによって生じさせられるオフセットは、同一の原理に従って有利に補償される。オフセットは、それらの増幅器の出力に、プラスまたはマイナスで交互に適用され、その結果が、積分器４００によって平均される。
【００６０】
このため、デバイスは、減算増幅器３００のプラス入力およびマイナス入力の上流側に配置された、第１の位相Ｐ１および第２の位相Ｐ２に応じて交互に開／閉される第５のスイッチペアＩ５Ｐ１およびＩ５Ｐ２および第６のスイッチペアＩ６Ｐ１およびＩ６Ｐ２を含む。
【００６１】
制御手段ＭＣは、それらのスイッチの開／閉を制御して、第１の位相Ｐ１中、変換ブロックの第１の出力をマイナス入力に、変換ブロックの第２の出力をプラス入力に接続し、第２の位相Ｐ２中、変換ブロックの第１の出力をプラス入力に、変換ブロックの第２の出力をマイナス入力に接続するようにする。
【００６２】
別の実施形態では、デバイスは、能動型増幅器４００のプラス入力およびマイナス入力の上流側に配置された、第１の位相Ｐ１および第２の位相Ｐ２に応じて交互に開／閉される第７のスイッチペアＩ７Ｐ１、Ｉ７Ｐ２および第８のスイッチペアＩ８Ｐ１、Ｉ８Ｐ２をさらに含む。
【００６３】
制御手段ＭＣは、それらのスイッチの開／閉を制御して、第１の位相Ｐ１中、差動器ブロックの出力を能動型増幅器のマイナス入力に、基準電圧Ｖｒｅｆを能動型増幅器のプラス入力に接続し、第２の位相Ｐ２中、差動器ブロックの出力を能動型増幅器のプラス入力に、基準電圧Ｖｒｅｆを能動型増幅器のマイナス入力に接続するようにする。
【００６４】
４つのトランジスタＴ１ないしＴ４を含み、本発明に準拠する補償手段を備えた増幅器Ａ（３００または４００）の一実施形態が、図７に関連して説明されている。
【００６５】
補償手段は、４つの内部スイッチＣＩ１ないしＣＩ４を含む。スイッチＣＩ１およびＣＩ２は、選択された周波数で入力Ｉｎｐと入力Ｉｎｍを交替させる。このため、入力Ｉｎｐは、Ｉｎｍになり、その逆も同様である。増幅器の入力におけるスイッチＣＩ３およびＣＩ４は、増幅器の外部構成要素、すなわち、抵抗器およびキャパシタ（図示せず）に対する接続を確立する。
【００６６】
要求される補償周波数で位相Ｐ１中、および位相Ｐ２中に、それらのスイッチの制御クロックを生成するように、入力クロックＣｌｋｒｅｆが、例えば、Ｄ１ないしＤ７によって個々に表される一連のＤフリップフロップによって分周され、１／２分周器に入るようにループさせられて、使用されることが可能である。
【００６７】
ブロックは、高周波数基準クロックＣｌｋｒｅｆから、低周波数クロックＰ１およびＰ２を生成しなければならない。詳細には、システムの基準クロックＣｌｋｒｅｆは、２の累乗である係数によって分周される。
【００６８】
例えば（図８および図９）、７つのエッジトリガ型フリップフロップ（Ｄ１ないしＤ７）が、連鎖させられ、１／２分周器に入るようにループさせられる場合、信号Ｎ１は、周波数ＦＣｌｋｒｅｆ／２であり、信号Ｎ２は、周波数ＦＣｌｋｒｅｆ／４であり、信号Ｎ３は、周波数ＦＣｌｋｒｅｆ／８であり、信号Ｎ４は、周波数ＦＣｌｋｒｅｆ／１６であり、信号Ｎ５は、周波数ＦＣｌｋｒｅｆ／３２であり、信号Ｎ６は、周波数ＦＣｌｋｒｅｆ／６４である。
【００６９】
したがって、位相Ｐ１およびＰ２は、周波数ＦＣｌｋｒｅｆ／１２８によって制御される。
【００７０】
インバータＩ１によって生成されるクロックＰ２は、クロックＰ１の相補クロックである。
【００７１】
エッジトリガ型フリップフロップの出力Ｑｂは、出力Ｑの相補出力である。
【００７２】
例えば、１．２５ＧＨｚに相当するＦｃｌｋｒｅｆでは、９．７７ＭＨｚという静的位相誤差補償周波数が、得られる。
【００７３】
静的位相誤差補償を例示するタイミング図が、図１０に関連して説明されている。
【００７４】
静的位相誤差補償が、アクティブにされていない場合、電圧Ｖｉｎｔは、クロックＣｌｋｒｅｆとクロックＣｌｋｄｌｙの間のオフセットが、誤差Ｖｅを補償するように、すなわち、差動器の出力Ｖｄｉｆｆが、値Ｖｒｅｆと正確に等しくなるように、位置しているのが見られる。提案される例では、Ｖｉｎｔは、遅延線の理想的な制御電圧（ＴＩＣ）、すなわち、正しい遅延を与える値よりも高い。
【００７５】
補償が、アクティブにされ（ＡＣＴ）、確立されたモードにある場合（確立期間ＰＥの後）、差動器の出力Ｖｄｉｆｆは、誤差Ｖｅと誤差−Ｖｅを交互に被る。補償周波数が、ＤＬＬループの帯域幅と比べて低すぎることはない場合、電圧Ｖｄｉｆｆは、値Ｖｒｅｆに戻る時間を有さない。
【００７６】
このため、「平均して」、電圧Ｖｉｎｔは、遅延線を制御するための理想的な値にある。補償モードにおいて得られる残りのリップル（ＯＲＡ）は、誤差（Ｖｅ）の大きさ、補償周波数（ｆｃｏｍｐ）、およびＤＬＬの帯域幅（ｆｉｎｔ）に依存する。
【００７７】
本発明による静的誤差補償デバイスを備えた、図４の位相ロックループシステムが、図１１に関連して、表されている。
【００７８】
チャージポンプＰＣＤによって実行される時間−電圧変換からもたらされ、ループフィルタＦＢによって積分される差動電圧Ｖｄｉｆｆ＋およびＶｄｉｆｆ−は、差動−単極性変換ブロックＣＤＵによって単極性の電圧Ｖｉｎｔに変換される。
【００７９】
静的位相誤差補償の動作原理は、対称型時間−電圧変換に基づくアーキテクチャに関して図５ないし図１０に関連して前述した原理と同一である。
【００８０】
補償ループは、位相比較器ＰＣおよび差動チャージポンプＰＣＤにおける誤差を補償する。
【００８１】
一方のチャネルから他方のチャネルへの切り換えは、制御手段ＭＣの制御下でスイッチペアＩ１Ｐ１、Ｉ２Ｐ２、Ｉ１Ｐ２、およびＩ２Ｐ１、ならびにスイッチペアＩ３Ｐ１、Ｉ４Ｐ２、Ｉ３Ｐ２、およびＩ４Ｐ１を切り換えることによってもたらされる。図１１に関連して説明されるシステムにおける位相Ｐ１は、図４による位相ロックループシステムの動作に対応することを認めることができよう。位相Ｐ２は、チャネルＣｌｋｒｅｆ／Ｕｐが、チャネルＣｌｋｄｌｙ／Ｄｗｎに取って代わり、チャネルＣｌｋｄｌｙ／Ｄｗｎが、チャネルＣｌｋｒｅｆ／Ｕｐに取って代わる動作に対応する。
【００８２】
チャネルＣｌｋｒｅｆ／Ｕｐの信号、およびチャネルＣｌｋｄｌｙ／Ｄｗｎの信号は、積分ループフィルタＦＢに先行して、正しい極性に戻されて、位相ロックループシステムの機能が保たれる。
【００８３】
制御ロジックＭＣは、位相Ｐ１およびＰ２のための信号を生成する。
【００８４】
１／２分周器に入るようにループさせられる、一連のＤフリップフロップによって分周された入力クロックＣｌｋｒｅｆを使用して、位相Ｐ１中、および位相Ｐ２中に、要求される補償周波数で、スイッチの制御クロックが生成されることが可能である。
【００８５】
このため、本発明は、さらなる誤差を生じさせやすい構成要素を追加することなしに、静的位相誤差補償を提案する。追加される構成要素は、小さいサイズのトランジスタから成るスイッチ群と、制御ロジックに限られる。
【００８６】
本発明は、時間−電圧変換におけるミスマッチ誤差を補償するだけでなく、位相比較器におけるミスマッチも補償する。というのは、位相比較器も、対称型で実施されるからである。
【００８７】
本発明による補償ブロックは、作成するのが簡単であり、実施するのに特別な注意を必要としない。というのは、追加のループは、位相ロックループシステムの主要なループに全く不安定性を生じさせないからである。
【００８８】
さらに、積分器のカットオフ周波数、および／または補償ループのアクティブ化周波数を変更することにより、補償レベルを制御することが可能である。
【００８９】
図１２を参照すると、本発明は、２０ＧＨｚという周波数のＵＷＢ（超広帯域）信号が１ビットでデジタル化されるＵＷＢシステムの変換アーキテクチャに１つの応用先を見出している。
【００９０】
技術的限界という理由で、２０ＧＨｚにおける１ビット変換は、より低い周波数で実行される。例えば、１６個のクロックが、５０ピコ秒だけオフセットされて、１．２５ＧＨｚという周波数で生成される。このようにして、並列に接続され、１６個のオフセットクロックによって制御される１６個の比較器から成る、２０ＧＨｚ（５０ピコ秒）で動作する１ビットアナログ−デジタル変換器が、得られる。
【００９１】
位相ロックループ（ＤＬＬ）の目的は、５０ピコ秒の遅延またはオフセットを制御し、１６個のクロックを生成することである。
【００９２】
変換されるべきアナログ信号は、Ｖｉｎ＿ｕｗｂである。信号Ｖｉｎ＿ｕｗｂは、並列に接続された、個々にＣＯＭ１ないしＣＯＭ１６と表される１６個の比較器ＣＯＭによって、電圧Ｖｒｅｆ＿ｕｗｂと比較される。比較器ＣＯＭは、５０ピコ秒のオフセットを伴って１．２５ＧＨｚの周波数でアクティブにされる。１６の変換の結果は、再整形および処理のために論理ブロックに送られる。
【００９３】
５０ピコ秒だけオフセットされた１６個のクロックは、本発明に準拠する、電圧制御された遅延線ＬＲと、位相比較器ＰＣと、対称型時間−電圧変換器ＣＴＴＳから成る位相ロックループシステムによって生成されて、最良の精度をもたらす。
【００９４】
スイッチペアと、関連する制御ロジックＭＣとから形成された切り換え手段の周囲に結合された補償手段が、位相ロックループシステムに組み込まれ、１．２５ＧＨｚという動作周波数においてシステムの精度を向上させる。
【図面の簡単な説明】
【００９５】
【図１】先行技術の位相ロックループシステムを示す、既に説明した図である。
【図２】図１のシステムのクロック信号のタイミング図を表す、既に説明した図である。
【図３】先行技術の差動タイプの対称型時間−電圧変換器を概略的に示す、既に説明した図である。
【図４】図３からの差動タイプの対称型時間−電圧変換器を利用する先行技術の位相ロックループシステムを概略的に示す、既に説明した図である。
【図５】２つの基本チャネルを有する対称型時間−電圧変換器を利用する位相ロックループシステムを概略的に示す図である。
【図６】本発明による静的誤差補償デバイスを備えた、図５からの位相ロックループシステムを概略的に表す図である。
【図７】本発明による補償デバイスの一実施形態を詳細にリストアップする図である。
【図８】本発明による一実施形態、および静的位相誤差補償制御手段を概略的に示す図である。
【図９】図１０からの制御手段のタイミング図である。
【図１０】本発明による静的位相誤差補償に関するタイミング図である。
【図１１】図４に関連して説明され、本発明による静的誤差補償デバイスを備えたタイプの位相ロックループシステムを概略的に表す図である。
【図１２】本発明による位相ロックループシステムを利用するアナログ−デジタル変換アーキテクチャを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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