(57)【要約】  本発明によって、ＣＭＯＳ技術に基づいて製造することができる、不揮発性抵抗スイッチングメモリシステムを開発する目的を達成する。本発明は、半導体メモリ装置、特に抵抗スイッチングメモリ装置または抵抗スイッチングメモリ素子において用いるための、電解質材料層に混入または堆積されたカルコゲニド材料を含有する電解質材料層の製造方法に関するものである。上記方法は、少なくとも、半導体基板を作製するステップ、上記半導体基板上に２元カルコゲニド層を堆積するステップ、上記２元カルコゲニド層上に硫黄含有層を堆積するステップ、および、少なくとも２つの異なるカルコゲニド化合物ＡＳｅｘＳｙを含有する３元カルコゲニド層を形成するステップを含む。上記カルコゲニド化合物ＡＳｅｘＳｙの１つの成分Ａは、例えばＧｅ、Ｓｉのような第ＩＶ族典型元素の材料、または、好ましくはＺｎ、Ｃｄ、Ｈｇからなる族の遷移金属の材料、または、それらを組み合わせた材料により構成されている。
2008533711.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置、特に抵抗スイッチングメモリ装置（１）または抵抗スイッチングメモリ素子において用いる、カルコゲニド材料が混入または堆積された電解質材料層（３）の製造方法であって、
半導体基板（４）を形成するステップと、
上記半導体基板（４）上に、２元カルコゲニド層（５）を堆積するステップと、
上記２元カルコゲニド層（５）上に、硫黄含有層（６）を堆積するステップと、
少なくとも２つの異なるカルコゲニド化合物（ＡＳｅｘＳｙ）を含有する３元カルコゲニド層（７）を形成するステップとを含み、
上記カルコゲニド化合物の成分は、第ＩＶ族典型元素（例えばＡ＝Ｇｅ、Ｓｉなど）の１つの材料、遷移金属（例えばＺｎ、Ｃｄ、Ｈｇ）の材料、または、それらを組み合わせた材料を含む製造方法。
【請求項２】
上記３元カルコゲニド層（７）の形成ステップは、上記３元カルコゲニド層に混入された、少なくとも２つの異なるカルコゲニド化合物（ＡｘＳｅ１−ｘ−ｙＳｙ）の形成ステップを含み、
上記カルコゲニド化合物（ＡｘＳｅ１−ｘ−ｙＳｙ）の成分は、第ＩＶ族典型元素（例えばＡ＝Ｇｅ、Ｓｉなど）の材料、または、Ｚｎ、Ｃｄ、Ｈｇからなるグループの材料、または、それらを組み合わせた材料によって構成されている請求項１に記載の製造方法。
【請求項３】
上記２元カルコゲニド層（５）の形成は、
好ましくはＧｅＳｅを含有する、２元のスパッタ対象物をスパッタリングする方法、または、セレン含有または硫黄含有の雰囲気、好ましくはアルゴン、Ｈ２Ｓ、または、Ｈ２Ｓｅの雰囲気において、成分Ａを反応性スパッタリングする方法のいずれか、または、上記２つの方法を組み合わせた方法によって行う請求項１に記載の製造方法。
【請求項４】
上記２元カルコゲニド層（５）は、（熱）化学気相成長、プラズマ励起化学気相成長、原子層堆積、物理気相成長、または、蒸着のような好適な層堆積プロセスによって形成する請求項１に記載の製造方法。
【請求項５】
上記２元カルコゲニド層（５）の形成は、２元セレン含有Ａ−Ｓｅ層または硫化Ａ−Ｓ層を形成することによって行い、
上記成分Ａは、第ＩＶ族典型元素（例えば、Ａ＝Ｇｅ、Ｓｉなど）の材料、または、Ｚｎ、Ｃｄ、Ｈｇからなるグループの材料、または、これらを組み合わせた材料から構成されている請求項１に記載の製造方法。
【請求項６】
上記第２カルコゲニド層（６）は、好ましくは堆積法と拡散法とを組み合わせた方法を用いて、硫黄（Ｓ）層、硫黄含有Ａ−Ｓ層、またはセレン含有Ａ−Ｓｅ層を上記２元カルコゲニド層（５）上に堆積することによって形成する請求項１に記載の製造方法。
【請求項７】
硫化カルボニル（ＣＯＳ）を用い、有機金属化学気相成長法によって、第２カルコゲニド硫黄含有Ａ−Ｓ層、または、セレン含有Ａ−Ｓｅ層（６）を形成する請求項６に記載の製造方法。
【請求項８】
上記硫化カルボニル（ＣＯＳ）ガスの硫黄（Ｓ）は、実質的に上記２元セレン含有カルコゲニド層（５）上に堆積して、上記第２カルコゲニド（硫黄含有）層（６）を形成し、
その一方で、ガス状の一酸化炭素（ＣＯ）は、実質的に、上記第２カルコゲニド（硫黄含有）層（６）から放出され、好ましくは、吸引システムの吸引ポンプにより処分される請求項７に記載の製造方法。
【請求項９】
上記第２カルコゲニド硫黄含有Ａ−Ｓ層または上記セレン含有Ａ−Ｓｅ層は、上記３元カルコゲニド層（７）を形成している間に、３元Ａ−Ｓｅ−Ｓ層（７）に変化する請求項６に記載の製造方法。
【請求項１０】
上記第２カルコゲニド層（６）は、既に存在している２元カルコゲニドＡ−Ｓｅ層（５）と反応し、これにより、好ましくはＧｅ−Ｓｅ−Ｓの化合物およびＳｉ−Ｓｅ−Ｓの化合物を含有する粘着３元ＡＳｅｘＳｙ層（７）を形成する請求項６に記載の製造方法。
【請求項１１】
上記２元カルコゲニド層（５）の表面における、上記硫化カルボニル（ＣＯＳ）ガスの硫黄（Ｓ）の吸収および反応は、上記２元セレン含有Ａ−Ｓｅ層（５）上に上記第２カルコゲニド層（６）を堆積している間に、好ましくは上記有機金属化学気相成長法によって行う請求項７に記載の製造方法。
【請求項１２】
上記２元カルコゲニド層（５）の表面における、上記硫化カルボニル（ＣＯＳ）ガスの硫黄（Ｓ）の反応は、上記２元セレン含有Ａ−Ｓｅ層（５）上への上記硫黄または硫黄含有層（６）の堆積が終了した後、または、上記硫黄含有層（６）の堆積中と堆積後との両方において行う請求項７に記載の製造方法。
【請求項１３】
１種類以上の反応ガスを供給して、上記成分Ａ、つまりＡ−Ｘを添加し、上記Ｘは残留有機物である請求項７に記載の製造方法。
【請求項１４】
上記硫化カルボニル（ＣＯＳ）ガスに、１以上の不活性の搬送ガス、好ましくはＮ２、Ａｒを加える請求項７に記載の製造方法。
【請求項１５】
上記硫化カルボニル（ＣＯＳ）ガスは、気体シャワー開口部を介して供給される請求項７に記載の製造方法。
【請求項１６】
約１５０度〜２５０度の範囲のプロセス温度を用いて、上記第２カルコゲニド層（６）を堆積する請求項１に記載の製造方法。
【請求項１７】
１０ｍＴｏｒｒ〜１０Ｔｏｒｒの範囲、好ましくは約５００ｍＴｏｒｒの範囲のプロセス圧力を用いる請求項１に記載の製造方法。
【請求項１８】
プラズマを供給して、膜堆積を助長する請求項１に記載の製造方法。
【請求項１９】
マイクロ波を供給して、膜堆積を助長する請求項１に記載の製造方法。
【請求項２０】
半導体基板（４）は、好ましくはシリコン（Ｓｉ）から構成されており、構造化された層とともに形成されている請求項１に記載の製造方法。
【請求項２１】
好適なプロセス雰囲気における、熱プロセスステップ、好ましくは炉内プロセス、または、ＲＴＰプロセスをさらに含む請求項１に記載の製造方法。
【請求項２２】
不活性の雰囲気またはカルコゲニド含有の雰囲気において後に行われるアニーリングは、上記３元層の化学量論、モルフォロジ、欠陥密度、ドーピング、および／または、ミクロ構造を最適化するために用いられる請求項１に記載の製造方法。
【請求項２３】
上記３元カルコゲニド層（７）の化学量論、ドーピング、および、モルフォロジは、後に行うアニーリングによって、好ましくは上記アニーリングプロセス中に、堆積持続時間および基板温度を変動させることによって設定する請求項２２に記載の製造方法。
【請求項２４】
上記後に行うアニーリングは、不活性の雰囲気またはカルコゲニド含有の雰囲気において行い、別々の設定を可能にし、上記３元カルコゲニド層（７）の化学的特性、物理的特性、および、熱的特性の最適化を可能にする請求項２３に記載の製造方法。
【請求項２５】
請求項１〜２４のいずれか１項に記載の製造方法によって製造された３元カルコゲニド層（７）を含むメモリ装置。
【請求項２６】
メモリセルに電圧パルスまたは電流パルスをそれぞれの強度および持続時間で印加するために、それぞれの抵抗メモリスイッチングメカニズムを示す、少なくとも１つの電解質材料層を含むメモリセルにおいて、
上記電解質材料層は、少なくとも２つの異なるカルコゲニド化合物（ＡＳｅｘＳｙ）を含有する３元カルコゲニド層（７）を含み、
上記カルコゲニド化合物（ＡＳｅｘＳｙ）の１つの成分は、第ＩＶ族典型元素（例えばＡ＝Ｇｅ、Ｓｉなど）の１つの材料、または、遷移金属（例えばＺｎ、Ｃｄ、Ｈｇ）からなる材料、または、それらを組み合わせた材料を含むことを特徴とするメモリセル。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、半導体メモリ装置における、カルコゲニド化合物を含有する電解質材料層の製造方法に関する。詳細には、本発明は、半導体メモリ装置または半導体メモリ素子、特に抵抗スイッチングメモリにおいて電解質材料層として用いるためのカルコゲニド化合物の製造方法、および、該製造方法によって製造されるメモリ装置に関する。
【０００２】
メモリ素子、特に半導体メモリ素子では、例えばＰＬＡ、ＰＡＬ等のような、いわゆる機能メモリ素子と、例えばＲＯＭ素子（ＲＯＭ（Read Only Memory）＝読出し専用メモリ）のような、いわゆるタブメモリ素子とは区別されている。ＲＯＭ素子には、例えば、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、および、例えばＤＲＡＭまたはＳＲＡＭ（Ｄ（dynamic）＝ダイナミック、Ｓ（static）＝スタティック）のようなＲＡＭ素子（ＲＡＭ（Random Access Memory）＝ランダムアクセスメモリ）が含まれる。
【０００３】
ＲＡＭ素子とは、所定のアドレスの下にデータを記憶し、該所定のアドレスから、後に再び該データを読み出すことができるメモリ装置である。高密度ＲＡＭ素子では、個々のセルの製造が、できるだけ簡素であることが重要になっている。
【０００４】
いわゆるＳＲＡＭ（ＳＲＡＭ（Static Random Access Memory）＝スタティックランダムアクセスメモリ）では、個々のメモリセルは、例えば、少数のトランジスタから構成されている。いわゆるＤＲＡＭ（ＤＲＡＭ（Dynamic Random Access Memory）＝ダイナミックランダムアクセスメモリ）では、個々のメモリセルは、好適に制御された単一の静電容量（例えば、ＭＯＳＦＥＴのゲートソース静電容量）のみから構成されており、該静電容量によって、電荷の形で、１ビットを一度に記憶できる。ＤＲＡＭの場合、電荷は短時間しか持続せず、これは、いわゆる「リフレッシュ」工程を、頻繁な間隔（例えば、６４ｍｓ）で行う必要があることを意味している。
【０００５】
これに対して、ＳＲＡＭの場合、電荷はリフレッシュされる必要が無い。つまり、データは、ＳＲＡＭ不揮発性メモリに供給電圧が供給される限り、セル内において記憶された状態を保持する。これは、例えば、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、および、フラッシュメモリ、および、ＲＯＭ素子（ＲＯＭ＝読出専用メモリ）のようなものが、電圧の供給が停止した後も、データが記憶された状態を保持するメモリ素子であることと同様である。
【０００６】
一般的に、ＲＯＭ素子を通常使用している間は、書き込み操作は実行されず、読出し操作だけが実行される。ちょうどＲＡＭの場合のように、標準的な読出しアクセス時間、および、上記ＲＯＭ上にデータを書き込むためにかかる時間は、不揮発性メモリの様々な種類に応じて異なる。
【０００７】
不揮発性メモリの大多数が、電荷蓄積を基にしており、これらの装置は、ＣＭＯＳ（ＣＭＯＳ（complementary metal-oxide semiconductor）＝相補型金属酸化膜半導体）工程において有効な材料から製造されている。しかしながら、電荷蓄積を基にした上記メモリの原理では、高電圧動作である（１０Ｖ〜２０Ｖ）、プログラム速度が遅い（μｓ〜ｍｓの間）、および、プログラミングの持続性が制限される（１０５〜１０６標準書き込み／消去サイクル）のような一般的欠点を有している。高電圧を必要とするので、フラッシュメモリをプログラミングおよび消去するために、大きな電力消費が必要となる。
【０００８】
上記欠点は、長期データ保持を必要とする場合に生じ、これは、大きなエネルギー障壁の存在を伴い、該エネルギー障壁を、メモリセルのプログラミング中および消去中に排除する必要がある。つまり、上記エネルギー障壁の存在は、装置の性能およびスケーラビリティを著しく制限する。これは、システム設計の点においても、大幅に制限されることがあることを意味している。従って、フラッシュメモリの主な利点は、その不揮発性、および、そのセルの寸法が小さいことである。このセルの寸法が小さいことにより、フラッシュメモリは高密度メモリに好適であり、これはさらに、ビットごとの製造コストが低いということにもつながる。
【０００９】
近年、上述したメモリ素子に加えて、いわゆる「抵抗」メモリ装置または「抵抗スイッチング」メモリ装置も知られてきた。例えば、いわゆるペロブスカイト型メモリ、ＰＭＣメモリ（ＰＭＣ（Programmable Metallization Cell）＝プログラム可能なメタライゼーションセル）、相変化メモリ、ＯＵＭメモリ（ＯＵＭ＝Ovonics or ovonyx unified）メモリ：、水素化された、非晶質シリコンメモリ（ａ−Ｓｉ：Ｈメモリ）、重合体／有機物メモリなどである。
【００１０】
ペロブスカイト型メモリセルは、例えば、Ｓ．Ｑ．Ｌｉｕ他のＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７６，２７４９，２０００、および、例えば、Ｗ．Ｗ．Ｚｈｕａｎｇ他のＩＥＤＭ２００２などに開示されている。重合体／有機物メモリセル（例えば、電荷移動錯体を基にした重合体／有機物メモリセル）は、例えば、Ｘ．Ｗａｎ他のＰｈｙｓ．Ｓｔａｔ．Ｓｏｌ．Ａ１８１，Ｒ１３，２０００に記載されている。
【００１１】
ＰＭＣメモリでは、セルのプログラミング中に、上記セル内に論理値「１」が書き込まれるか、論理値「０」が書き込まれるかに応じて、金属性樹枝状結晶が、各電極間に形成または消失される。従って、上記ＰＭＣメモリの内容物（contents）は、上記電極間の各抵抗値により決定される。
【００１２】
上記電極間の抵抗値は、上記ＰＭＣメモリに配置された電極に印加された、好適な電流パルスまたは電圧パルスによって制御され、それによって、上記電極間の上述した金属性接続を形成または解消する、好適な電気化学反応が生じる。このようなプログラム可能なメタライゼーションセル（ＰＭＣ）は、電圧パルスまたは電流パルスが外部から印加されることによって電気化学反応が可能な、例えばＡｇまたはＣｕとともに濃縮された、いわゆるカルコゲニド材料の電解質材料層を含む。それによって、電解質カルコゲニド材料層とＰＣＭメモリ全体との電気抵抗値が変動する。
【００１３】
ＰＭＣメモリは、例えば、Ｙ．Ｈｉｒｏｓｅ、Ｈ．ＨｉｒｏｓｅのＪ．Ａｐｐｌ．Ｐｈｙｓ．４７，２７６７（１９７５）、Ｍ．Ｎ．Ｋｏｚｉｃｋｉ、Ｍ．Ｙｕｎ、Ｌ．Ｈｉｌｔ、Ａ．ＳｉｎｇｈのＥｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ  Ｐｒｏｃ．Ｖｏｌ．９９−１３，（１９９９）２９８、および、例えばＭ．Ｎ．Ｋｏｚｉｃｋｉ、Ｍ．Ｙｕｎ、Ｓ．Ｊ．Ｙａｎｇ、Ｊ．Ｐ．Ａｂｅｒｏｕｅｔｔｅ、Ｊ．Ｐ．ＢｉｒｄのＳｕｐｅｒｌａｔｔｉｃｅｓ  ａｎｄ  Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ、Ｖｏｌ．２７，第５／６（２００）４８５−４８８に開示されている。同様に、Ｍ．Ｎ．Ｋｏｚｉｃｋｉ、Ｍ．Ｍｉｔｋｏｖａ、Ｊ．Ｚｈｕ、Ｍ．Ｐａｒｋ、Ｃ．Ｇｏｐａｌａｎの「Ｃａｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｓｔｒｙ  Ｅｌｉｍｉｎａｔｅ  ｔｈｅ  Ｍｅｍｏｒｙ  Ｓｃａｌｉｎｇ  Ｑｕａｎｄｒｙ」，Ｐｒｏｃ．ＶＬＳＩ（２００２）、および、Ｒ．Ｎｅａｌｅの「Ｍｉｃｒｏｎ  ｔｏ  ｌｏｏｋ  ａｇａｉｎ  ａｔ  ｎｏｎｖｏｌａｔｉｌｅ  ａｍｏｒｐｈｏｕｓ  ｍｅｍｏｒｙ」，Ｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｄｅｓｉｇｎ（２００２）などに開示され、これら文献の内容を引用することにより、本願の一部とする。
【００１４】
特に将来のモバイルアプリケーションにとって、低消費電力、不揮発性、および高速データ転送を可能にする高速演算は不可欠である。（例えばＤＲＡＭおよびＦＬＡＳＨのようなフローティングゲートメモリのような）電荷蓄積メモリは、セルからの不可避である電荷漏れによって生じるデータ保存問題と、蓄積された電荷の量が減少している場合でさえも、データ検出能力に欠けることとによって、そのスケーリングの限界に達しており、上記した要件を満たすためには、これに取って代わる、別の優れた電子スイッチングメカニズムが必要であると思われる。
【００１５】
「抵抗」メモリ装置または「抵抗スイッチング」メモリ装置の場合では、カルコゲニド化合物を含有する電解質材料層が、例えばアノードとカソードとの間のような、好適な２つの電極間に配置されている。上記電解質カルコゲニド材料層は、適切なスイッチングプロセスによって、ほぼ導電状態になりえる。従って、例えば、より導電的な状態は、論理値「１」が記憶されたことになり、より導電的でない状態は、論理値「０」が記憶されたことになる。または、この逆も可能である。
【００１６】
原則的に、抵抗スイッチングメモリセルの上記電解質カルコゲニド材料層は、その中に混入または堆積されているホストマトリクス材料および金属性材料を含む。抵抗スイッチングメモリセルのメモリスイッチングメカニズムは、実質的に、上記ホストマトリクス材料に混入された金属性材料の濃度の変動に基づいている。上記金属性材料は、例えばカルコゲニドガラスであってもよい。上記ホストマトリクス材料の抵抗値は、高抵抗値（つまり、絶縁または半導体の動作を示す）から、その数桁分低い低抵抗値まで、桁をこえて変動する。この非常に大きな抵抗変化は、ナノスケール構造上の化学組成が局所的に変化することにより生じる。
【００１７】
上述したＰＭＣメモリセルでは、樹枝状の経路が形成されることに加えて、上記抵抗スイッチングメカニズムも、金属分に富んだ複数の沈殿物を統計上橋絡することによって機能しうる。上記抵抗スイッチングメモリセルに、書き込みパルスを連続的に印加する場合、上記複数の沈殿物の濃度は、それらが互いに接触するまで濃くなり、上記メモリセル全体を通り抜ける導電性のブリッジを形成する。その結果として、上記メモリセルの２つの電極間は、導電性が高い、金属性または半導体性の接続となる。これは、沈殿物の形成を有するろ過メカニズムに相当する。上記沈殿物は、上記電解質カルコゲニド材料層に存在し、導電性が高い接続によって上記２つの電極に電気的ブリッジを導く。どんな場合であっても、上記沈殿物は長期の記憶のために維持され、この状態の不揮発性は保障されうる。
【００１８】
上記沈殿物の存在に加えて、上記電解質カルコゲニド材料層には、金属性成分、半導体性成分、または、イオン含有成分が存在し、これらは、上記層の中を自由に移動している。この移動は、例えば、上記マトリクスに外部の電界を印加することによって、電気的に誘発されたイオンのドリフトが生じることを促す。電気的に誘発された移動がもたらす利点は、これら可動性の金属イオンを、ドライブイン、および、除去することによって、可逆的な濃度変化が簡単に得られるという点である。これらの金属性成分またはイオン含有成分の上記可動性により、上記沈殿物の寸法を増大すること、または、減少することができる。
【００１９】
このため、上記電解質カルコゲニドマトリクス材料は、第１電極に直接接触している。上記電解質カルコゲニド材料に同様に接触している第２電極は、上述した金属性成分、半導体性成分、または、イオン含有成分を含み、所要の溶解性と上記電解質カルコゲニド材料内における所要の高い可動性とを示している。両方の電極は、直接的に電気接触しておらず、互いにインターフェースによって接続してもいないので、上記電解質カルコゲニド材料層は、上記２つの電極を隔てている。しかしながら、上記２つの電極は、他の導電性材料またはドープされた半導体材料（例えば、金属性ワイヤまたは金属性プラグ）に直接接触して、上記メモリセルと他の装置（つまり、トランジスタや他のメモリセル）とを電気的に接続することもできる。
【００２０】
抵抗メモリ装置または抵抗スイッチングメモリ装置（ペロブスカイト型メモリ、相変化メモリ、ＰＭＣメモリ、ａ−Ｓｉ：Ｈメモリ、重合体／有機物メモリなど）の場合では、上記電極間に配置された（状況に応じて、高導電性または低導電性の状態に切り替えられる）材料の層厚をできるだけ薄くしておくことが好ましい。これによって、上記各材料において得られた電界強度を高めることが可能になり、その結果、スイッチングレートがこれに応じて高くなる。
【００２１】
従来技術では、ＧｅＳｅ層およびＧｅＳ層を堆積するための様々なプロセスが提案されていた。しかしながら、セレンを含有している上記カルコゲニド層の熱的安定性は、後工程（ＢＥＯＬ）のプロセス温度（典型的には４００℃〜４５０℃）に耐えるには十分ではないので、上記様々なプロセスをＣＭＯＳ技術プロセス（ＣＭＯＣ＝相補型金属酸化膜半導体）に統合させることができず、従って大量生産ができないという固有の欠点を既知のＧｅＳｅ層は有している。これは、２元の、セレン含有材料またはセレン含有化合物では、ガラス転移温度および結晶化温度が低すぎるからである。従って、材料分離または結晶化が、それぞれ、上記層において生じ、これによって、固体電解質材料としてのセレン含有カルコゲニド層の機能を制限または完全に破壊する場合さえもある。２元硫化化合物の場合、金属性イオン（例えば銀）の内在イオン可動性は低すぎるので、十分なレートに切り替わるメモリセルを製造することはできない。
【００２２】
従って、本発明の目的は、ＣＭＯＳ技術に基づいた、高速スイッチングメカニズム、スケーラブルなスイッチングメカニズム、低電圧スイッチングメカニズム、および、高スイッチング耐性を有する、不揮発性メモリセルを開発することにある。特に、本発明は、ＣＭＯＳ技術に基づいて製造されうる、抵抗スイッチングメモリシステムの新しい製造方法を提供することを目的としている。
【００２３】
上記目的および他の目的を、独立請求項１、２５、および、２６に記載の内容によって達成する。さらに、本発明の効果的な特徴を、従属請求項に記載する。
【００２４】
本発明の基本的な考えに従って、半導体メモリ装置、特に抵抗スイッチングメモリ装置または抵抗スイッチングメモリ素子において用いるための、カルコゲニド材料が混入または堆積された電解質材料層の製造方法は、少なくとも次のステップを含む。
・半導体基板を製造するステップ
・上記半導体基板上に、２元カルコゲニド層を堆積するステップ
・上記２元カルコゲニド層上に、硫黄含有層を堆積するステップ
・少なくとも２つの異なるカルコゲニド化合物ＡＳｅｘＳｙを含有する３元カルコゲニド層を形成するステップ
この場合、上記カルコゲニド化合物ＡＳｅｘＳｙの１つの成分Ａは、第ＩＶ族典型元素（例えばＧｅ、Ｓｉ）の材料によって構成されている。
【００２５】
本発明は、半導体メモリ素子において、固体電解質材料として用いられうる３元カルコゲニド薄層の形成方法を提供する。本発明の第１の利点は、ＣＭＯＳに基づいたメモリ素子と、抵抗スイッチングメモリ素子のためのカルコゲニド化合物を含有する電解質材料層との両方を、複数の異なる技術を用いる代わりに、ＣＭＯＳプロセスだけを用いることによって製造できるという点である。従って、製造プロセスの煩雑さを解消でき、これによってメモリシステム全体のコストを低減することができる。
【００２６】
他の利点として、本発明に従って製造された電解質カルコゲニド材料層を有する抵抗スイッチングメモリセルは、極めて小さな加工（feature）寸法に対応できる好適なスケーラビリティを実現し、このためビット密度を高めることが可能である点が挙げられる。このメモリの新概念により、低プログラミング電圧による動作、および、高速スイッチング時間を達成できる。従って、広範囲にわたる、様々なアプリケーションを提供できる。
【００２７】
本発明による３元カルコゲニド薄層の形成方法のさらなる利点は、次の点である。
・高速イオン伝導体としてのＧｅＳｅの長所と、ＧｅＳの熱的安定性が高いという長所とを組み合わせることができる点
・化学量論の段階的な最適化にもとい、それぞれの硫黄量を連続的に加えることによって、固体電解質特徴を段階的に最適化できる点
・化学気相成長法を用いて、ナノスケールの大きさのコンタクトホールを充填できる点
・低温度のプロセス、および、一般的な統合スキームとのプロセス互換性。
・プロセス制御が簡素である点
２元カルコゲニド層の製造を、例えば、次の方法によって行うことができる。２元のスパッタ対象物（例えばＧｅＳｅ）をスパッタリングする方法、または、セレン含有の雰囲気または硫黄含有の雰囲気（例えば、アルゴン、Ｈ２Ｓ、または、Ｈ２Ｓｅの雰囲気）において、成分Ａ（例えばＡ＝Ｇｅ、Ｓｉ）を反応性スパッタリングする方法である。２元セレン含有層、もしくは、硫化Ａ−Ｓｅ層またはＡ−Ｓ層（例えばＡ＝Ｇｅ，Ｓｉなど）の形成を、例えば、（熱）化学気相成長（ＣＶＤ）、プラズマ励起化学気相成長（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相成長（ＰＶＤ）、または、蒸着のような層堆積プロセスによって行う。
【００２８】
本発明の基本的な考えに従って、化合物ＡＸＳｅ１−ｘ−ｙＳｙを含有する上記メモリセルの電解質層を形成する。この場合、Ａは、第ＩＶ族典型元素の材料、つまり例えばＡ＝Ｇｅ、Ｓｉなどによって構成され、いわゆる３元層を形成することが好ましい。２つのカルコゲニド成分を含有する上記３元層は、本発明のプロセスによって、上記メモリセルの機能性にとって重要なパラメータを互いに別々に設定できるという利点を有している。加えて、さらなる熱プロセスステップ（例えば炉内プロセス、ＲＴＰプロセス、および同様なもの）において、正確な化学量論（ドーピング）およびモルフォロジを最適化することができるという利点も有している。上記した全ての化学量論、および、ガラス転移温度のような３元層の熱的特性、結晶化温度、および、層の強度、ミクロ構造などのようなさらに他のパラメータを、互いに別々に設定できる。
【００２９】
換言すると、本発明は、少なくとも２つのカルコゲニド化合物を含有する３元カルコゲニド層を、堆積法と拡散法とを組み合わせた方法を用いて製造することを目的としている。このために、以下にさらに詳細に記載するプロセスを用いて、さらなるカルコゲニド層（例えば硫黄）を２元セレン含有カルコゲニド層上に堆積する。上記硫黄層は、基板上において反応し、３元化合物（例えばＧｅ−Ｓｅ−ＳまたはＳｉ−Ｓｅ−Ｓの化合物）が密着層として上記基板上に形成される。
【００３０】
さらに、不活性の雰囲気またはカルコゲニド含有の雰囲気において後に行うアニーリングは、上記３元層の化学量論、モルフォロジ、欠陥密度、ドーピング、および／または、ミクロ構造を最適化するために用いられる。
【００３１】
本発明による方法の好ましい一実施形態では、硫化カルボニル（結合関係を正確に示す場合、化学式はＣＯＳまたはＳ＝Ｃ＝Ｏ）を硫黄含有の気体反応素子として用いながら、有機金属化学気相成長（ＭＯＣＶＤ）法を用いて硫黄層を堆積することによって、Ａ＝Ｇｅ、Ｓｉなどによる化合物を含有するＡ−Ｓｅ層を３元Ａ−Ｓｅ−Ｓ層に変える。上記硫黄層は、上記基板上に既に存在しているＡ−Ｓｅ層と反応し、３元Ａ−Ｓｅ−Ｓ層を形成する。
【００３２】
本発明の好ましい他の一実施形態では、上記プロセスのために、約１５０度から２５０度の範囲の基板温度を選択している。ＣＯＳガスを、気体シャワー開口部を介して、ＣＶＤシステムの反応装置に導入する。この気体流は、気体流制御測定器によって好適に制御および監視される。上記ＣＶＤシステムへのこの供給ラインを、局所的に加熱してもよい。上記ＣＶＤ反応装置において、好ましいプロセス圧力として、約５００ｍＴｏｒｒの圧力を提案する。しかし、実質的には、例えば１０ｍＴｏｒｒから１０Ｔｏｒｒの広範囲にわたる動作も可能である。さらに、不活性の搬送ガス（例えばＮ２、Ａｒなど）を、上記ＣＯＳガスに加えてもよい。
【００３３】
上記基板上において上記反応が行われている間、上記ＣＯＳ分子は、一酸化炭素（ＣＯ）と硫黄（Ｓ）とに分解する。上記硫黄は、上記基板の表面において、既に存在している層（ここでは、セレン層）と反応する。上記一酸化炭素の分子は不活性であり、上記気体の空間から吸引ポンプによって排気される。そのため、上記一酸化炭素の分子は、上記層には決して混入されない。本発明の好ましい一実施形態による上記方法のこの部分を、以下に多段のプロセスにおいて化学的に示す。
Ｉ．上記基板表面における熱解離
１５０度．．．２５０度
ＣＯＳ―――――――――――――――＞ＣＯ＋Ｓ
上記プロセスステップを、約１５０度から２５０度の範囲のプロセス温度において実施する。上記プロセスのこの段階では、上記気体の空間から、上記吸引ポンプによって一酸化炭素（ＣＯ）を除去する。この温度範囲を、約１００度から３５０度の範囲に広げて、上記基板表面における反応値を最適化してもよい。
ＩＩ．上記カルコゲニド表面におけるＳ原子の吸収および反応
Ｓ＋ＡＳｅ―――――――――――――＞ＡＳｅｘＳｙ
Ａ＝Ｇｅ、Ｓｉなど、もしくは、他の材料である、上記第ＩＶ族典型元素、または、遷移金属（特にＺｎ、Ｃｄ、Ｈｇ）である。
【００３４】
上記方法を用いて、堆積の持続時間および上記基板温度を変動させることによって、上記３元層の硫黄ドーピングを行うことができる。
【００３５】
本発明の詳細は、以下の明細書、添付の特許請求の範囲、および、添付の図面を参照することにより、より容易に理解できるであろう。
【００３６】
図１は、従来技術による抵抗スイッチングメモリセルの概略的な断面図である。
【００３７】
図２は、本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第１ステップにおける構造を概略的に示す図である。
【００３８】
図３は、本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第２ステップにおける構造を概略的に示す図である。
【００３９】
図４は、本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第３ステップにおける構造を概略的に示す図である。
【００４０】
図５は、本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第４ステップにおける構造を概略的に示す図である。
【００４１】
図６は、本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第５ステップにおける構造を概略的に示す図である。
【００４２】
図１は、従来技術による抵抗スイッチングメモリセルの概略的な断面図である。この従来技術による抵抗スイッチングメモリセルは、２つの対応する金属電極２ａ，２ｂ（つまり、１つのアノードおよび１つのカソード）を含んでいる。金属電極２ａ，２ｂの間には、対応する、カルコゲニド化合物を含有する電気化学的な「電解質」材料層３が配置されている。上記「電解質」材料層は、適切なスイッチングプロセスによってほぼ導電的な状態に設定可能である。
【００４３】
上記抵抗スイッチングメモリセル１をプログラミングするために（メモリセル１に、論理値「１」が書き込まれるか、論理値「０」が書き込まれるかに応じて）、電極２ａ，２ｂに適切な電流パルスが印加され、セル１の状態を結果的に導電的または非導電的にすることにより、電解質カルコゲニド材料層３において電気化学的反応を生じさせる。上記抵抗スイッチングメカニズムによって、金属性接続／クラスタが電極２ａ，２ｂの間に、セル１に論理値「１」が書き込まれるか、論理値「０」が書き込まれるかに応じて形成または解消される。このため、例えば、抵抗値が低い状態は、論理値「１」が記憶されたことになり、抵抗値が低い状態は、論理値「０」が記憶されたことになる。または、この逆も可能である。例えば、ＰＭＣメモリセルをメモリセル１として用いる場合、適切な金属（例えば、ＡｇまたはＣｕ）により満たされたカルコゲニド層（例えば、ＧｅＳｅ層またはＧｅＳ層）を、電解質材料層３として用いることができる。または、ＷＯＸのような他の好適なイオン伝導体材料を用いてもよい。
【００４４】
電極２ａ，２ｂ間の抵抗値は、電極２ａ，２ｂを介して抵抗スイッチングメモリセル１に接続された各制御線において、好適なプログラミングパルス（書き込みパルスまたは負パルス）によって制御される。これにより、上記電気化学的反応を引き起こす。この反応によって、本明細書に記載したように、電極２ａ，２ｂ間の上記金属性クラスタの形成または消失が生じる。各メモリセル１の内容物は、電極２ａ，２ｂ間の各抵抗値により決定される。上記抵抗値は、電極２ａ，２ｂ間に電圧を印加している各接続線を介して、つまり、電流が流れているかどうか、または、所定値以上の電流が流れているかどうかを計測することにより計測されうる。
【００４５】
図１に記載のメモリセル１の構造に似た構造の、例えばアレイのように並んで配置されている、複数のメモリセルを用いて、適切な記憶容量を有するメモリ装置またはメモリ素子を提供できる。ここでは図示していないが、上記メモリ素子の読出し／書き込み選択ピンまたは選択パッドに、対応する信号（例えば、読み出し信号／書き込み信号）をそれぞれ印加することによって、所定のアドレスの下に、データを上記メモリ素子に記憶するか、または、上記メモリ素子から読み出すかを選択できる。
【００４６】
上記メモリ素子にインプットされた上記データは、上記アドレスによって規定されたような、対応するメモリセル１に記憶され、該データを、後で再びそのメモリセル１から読み出すことができる。さらに、抵抗スイッチングメモリセル１のアレイを含むメモリ素子は、１以上の装置、例えば１以上の処理装置または他の半導体装置などに接続できる。これによって、上記メモリ素子を制御装置によって制御しながら用いて、データをこの中に記憶し、この記憶されたデータを読み出す。
【００４７】
図２は、本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおいて用いる、カルコゲニド化合物層の製造方法の第１ステップにおける概略的構造を示す図である。本発明のプロセスは、例えばシリコン（Ｓｉ）のような半導体材料からなる基板４からはじめてもよい。半導体シリコン基板４は、必要な（構造化された）層をあらかじめ含んでいることが好ましい。
【００４８】
図３は、カルコゲニド化合物層の製造方法の第２ステップにおける半導体構造を示す図である。上記プロセスの第２ステップでは、２元カルコゲニド層５を、半導体基板４の表面に形成する。このために、（Ａ＝Ｇｅ、Ｓｉなど、もしくは、他の材料である第ＩＶ族典型元素、または、特にＺｎ、Ｃｄ、Ｈｇである遷移金属を有する）２元セレン含有Ａ−Ｓｅ層５を、（熱）化学気相成長（ＣＶＤ）、プラズマ励起化学気相成長（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相成長（ＰＶＤ）、または、蒸着のような、好適な層堆積プロセスによって形成する。２元カルコゲニド層５を、２元のスパッタ対象物（例えばＧｅＳｅ）をスパッタリングすること、または、例えばＨ２Ｓｅの雰囲気のようなセレン含有の雰囲気において成分Ａを反応性スパッタリングすることによって形成してもよい。
【００４９】
図４は、本発明の好ましい一実施形態における、カルコゲニド化合物層の製造方法の第３ステップにおける構造を概略的に示す図である。上記プロセスの第３ステップでは、２元セレン含有Ａ−Ｓｅ層５上に、堆積法と拡散法とを組み合わせた方法によって、硫黄含有層６を形成する。従って、２元セレン含有カルコゲニド層５上に、さらなる硫黄含有のカルコゲニド層６が堆積される。
【００５０】
上記プロセスステップには、約１００度から３５０度の範囲の基板温度を用いる。（約ＴＫＰ＝−５０、２度の蒸着温度を有する）硫化カルボニルであるＣＯＳガスを、反応装置のチャンバの中に、気体シャワー開口部を介して導入する。上記ＣＯＳ気体流は、気体流制御測定器によって制御および監視される。上記ＣＶＤシステムへのこの供給ラインを、局所的に加熱してもよい。上記ＣＶＤ反応装置において、好ましいプロセス圧力として、約５００ｍＴｏｒｒの圧力を用いる。さらに、上記ＣＯＳガスに、不活性の搬送ガス（例えばＮ２、Ａｒなど）を加えてもよい。
【００５１】
上記好ましい実施形態では、上記ＭＯＣＶＤ法によって上記プロセスステップを行う。その場合、硫黄Ｓを含有する気体反応素子として硫化カルボニルＣＯＳを用いている。図４に示したように、表面において反応が行われている間に、気体状の硫化カルボニルＣＯＳは、固体状の硫黄Ｓと気体状の一酸化炭素ＣＯとに分解する。硫黄Ｓは硫黄層６を形成し、その一方で、気体状の一酸化炭素ＣＯは層６から放出され、上記反応装置のチャンバから吸引システムの吸引ポンプによって排気される。
【００５２】
図５は、カルコゲニド化合物層の製造方法の第４ステップにおける構造を概略的に示す図である。上記プロセスの第４ステップでは、硫黄層６は、既に存在している２元Ａ−Ｓｅ層５と、その場で反応する。この結果、２つのカルコゲニド成分（例えば、Ｇｅ−Ｓｅ−ＳまたはＳｉ−Ｓｅ−Ｓの化合物）を含有する３元化合物が、粘着３元Ａ−Ｓｅ−Ｓカルコゲニド層７として基板４上に形成される。２元カルコゲニド表面５上の硫黄原子Ｓの吸収および反応を、以下の化学反応式に示すことができる。
Ｓ＋ＡＳｅ―――＞ＡＳｅｘＳｙ
Ａ＝Ｇｅ、Ｓｉ、Ｓｎ、Ｐｂ、Ｃｄ、Ｚｎ、Ｈｇを有する
上記プロセスの第４ステップを、その場で、つまり硫黄含有層６を２元セレン含有Ａ−Ｓｅ層５（上記プロセスの第３ステップ、図４）上に堆積している間に、上記ＭＯＣＶＤ法によって行う。選択的に、２元カルコゲニド表面５上における硫黄原子Ｓの吸収および反応を、別の場所で、つまり、２元セレン含有Ａ−Ｓｅ層５上への硫黄含有層６の堆積が終了した後、または、硫黄含有層６の堆積中と堆積後との両方において行ってもよい。
【００５３】
その後、本発明の好ましい実施形態によるプロセスの第６ステップでは、熱プロセスステップ（例えば、炉内プロセス、ＲＴＰプロセス、および同種のもの）を、図６に示したような好適な雰囲気において行う。このその後のアニーリングプロセスステップによって、３元カルコゲニド層７の正確な化学量論（ドーピング）、ミクロ構造、および、モルフォロジを最適化できる。上記アニーリングプロセス中に、堆積にかかる時間および基板温度を変動させることによって、３元層７の硫黄ドーピングを所定の値に設定してもよい。
【００５４】
不活性の雰囲気またはカルコゲニド含有の雰囲気において後に行うアニーリングは、別々の設定を可能にし、ＡＳｅｘＳｙと、成分Ａ＝Ｇｅ、Ｓｉ、もしくは、他の材料である第ＩＶ族典型元素または遷移金属（特にＺｎ、Ｃｄ、Ｈｇ）との、２つのカルコゲニド化合物を含有する３元層７の、モルフォロジ、欠陥密度、化学量論、従って、ガラス転移温度、結晶化温度のような熱的特性の最適化、および、層の強度、ミクロ構造などのような他のパラメータの最適化も可能になる。
【００５５】
特定の実施形態を詳細に記載し、添付の図面に示したが、上記実施形態は、本発明を説明するためのものであり、決して本発明の範囲を限定するものではないことを理解されたい。従って、添付の特許請求の範囲により規定した本発明の範囲および精神から逸脱することなく、様々な変更が、本発明の記載した実施形態、および、他の実施形態に対してなされてもよいことを認識されたい。
【図面の簡単な説明】
【００５６】
【図１】従来技術による抵抗スイッチングメモリセルの概略的な断面図である。
【図２】本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第１ステップにおける構造を概略的に示す図である。
【図３】本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第２ステップにおける構造を概略的に示す図である。
【図４】本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第３ステップにおける構造を概略的に示す図である。
【図５】本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第４ステップにおける構造を概略的に示す図である。
【図６】本発明の好ましい一実施形態による、抵抗スイッチングメモリセルにおける、カルコゲニド化合物層の製造方法の第５ステップにおける構造を概略的に示す図である。
【００５７】
〔符号の説明〕
１  抵抗スイッチングメモリセル
２ａ  電極
２ｂ  電極
３  カルコゲニド材料含有の電解質材料層
４  半導体シリコン基板
５  ２元セレン含有層
６  硫黄含有層
７  ３元Ａ−Ｓｅ−Ｓカルコゲニド層
【図１】
2008533711.tif 000003
【図２】
2008533711.tif 000004
【図３】
2008533711.tif 000005
【図４】
2008533711.tif 000006
【図５】
2008533711.tif 000007
【図６】
2008533711.tif 000008
【国際調査報告】
2008533711.tif 000009
2008533711.tif 000010
2008533711.tif 000011