(57)【要約】  ストライプセル型又はクローズドセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）を提供する。ストライプセル型又はクローズドセル型のＴＭＯＳＦＥＴは、ソース領域、ソース領域の上方に配置されたボディ領域、ボディ領域の上方に配置されたドリフト領域、ドリフト領域の上方に配置されたドレイン領域を有する。ゲート領域はソース領域の上方に、ボディ領域に隣接して配置されている。ゲート絶縁体領域がゲート領域を、ソース領域、ボディ領域、ドリフト領域及びドレイン領域から電気的に絶縁している。ボディ領域はソース領域に電気的に結合されている。
2008543046.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域；
前記ソース領域の上方に配置された複数のゲート領域であり、実質的に平行な細長構造として形成された複数のゲート領域；
複数のゲート絶縁体領域であり、各々が前記ゲート領域のそれぞれの１つの周囲に配置された複数のゲート絶縁体領域；
前記ソース領域の上方且つ前記複数のゲート絶縁体領域の間に配置された複数のボディ領域；
前記複数のボディ領域の上方且つ前記複数のゲート絶縁体領域の間に配置された複数のドリフト領域；及び
前記複数のドリフト領域の上方且つ前記複数のゲート絶縁体領域の間に配置された複数のドレイン領域；
を有するストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２】
前記複数のドレイン領域及び前記複数のゲート領域は第１の面の側に配置され、前記ソース領域は前記第１の面とは反対側の第２の面の側に配置されている、請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項３】
前記ソース領域は高濃度にｎ型ドープされた半導体から成り；
前記複数のボディ領域はｐ型ドープされた半導体から成り；
前記複数のドリフト領域は低濃度にｎ型ドープされた半導体から成り；
前記複数のドレイン領域は高濃度にｎ型ドープされた半導体から成り；
前記複数のゲート絶縁体領域は酸化物から成り；且つ
前記複数のゲート領域は高濃度にｎ型ドープされた半導体から成る；
請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項４】
前記複数のボディ領域は前記ソース領域に電気的に結合されている、請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項５】
前記複数のボディ領域に電気的に結合された複数の第１のソース−ボディコンタクト；
前記複数の第１のソース−ボディコンタクトと前記ソース領域とに電気的に結合された複数の第２のソース−ボディコンタクト；及び
前記第１のソース−ボディコンタクト及び前記第２のソース−ボディコンタクトを、前記複数のドリフト領域及び前記複数のドレイン領域の１つ以上から電気的に絶縁するソース−ボディコンタクト絶縁体領域；
を更に有する請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項６】
前記複数の第１のソース−ボディコンタクトは高濃度にｐ型ドープされた半導体から成り；且つ
前記複数の第２のソース−ボディコンタクトはシリサイドから成る；
請求項５に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項７】
前記複数のゲート領域は、実質的に、前記複数のボディ領域と重なりを有している、請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項８】
前記複数のゲート領域は、実質的に、前記複数のボディ領域及び前記複数のドリフト領域と重なりを有している、請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項９】
前記複数のゲート領域は、実質的に、前記複数のドレイン領域と重なりを有していない、請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項１０】
前記複数のゲート領域の上方に配置された複数のスーパーソース領域であり、実質的に平行な細長構造として形成され且つ前記ソース領域に電気的に結合された複数のスーパーソース領域、を更に有する請求項１に記載のストライプセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項１１】
ストライプセル型のトレンチ型ＭＯＳＦＥＴを製造する方法であって：
半導体基板上に第１の半導体層を堆積する工程であり、該第１の半導体層は第１型の不純物でドープされ、該半導体基板は第２型の不純物でドープされている工程；
前記第１の半導体層上に第２の半導体層を堆積する工程；
前記第１の半導体層、前記第２の半導体層、及び前記半導体基板の一部に複数の第１のトレンチをエッチングする工程であり、該複数の第１のトレンチは互いに実質的に平行である工程；
前記複数の第１のトレンチ内に第１の誘電体層を形成する工程；
前記複数の第１のトレンチ内に第１のポリシリコン層を堆積する工程；
前記複数の第１のトレンチ内の前記第１のポリシリコン層上に第２の誘電体層を堆積する工程；
前記第１の半導体層を第１型の不純物でドーピングする工程；及び
前記第２の半導体層の前記第１の半導体層とは反対側の一部を第２型の不純物で第１の濃度にドーピングする工程；
を有する方法。
【請求項１２】
前記第１の半導体層を堆積する工程は、ボロンで高濃度にドープされたシリコンをエピタキシャル成長させる工程を有する、請求項１１に記載の方法。
【請求項１３】
前記第２の半導体層を堆積する工程は、ボロンで低濃度にドープされたシリコンをエピタキシャル成長させる工程を有する、請求項１１に記載の方法。
【請求項１４】
前記第１の半導体層を第１型の不純物でドーピングする工程は、ボロンをイオン注入する工程を有する、請求項１３に記載の方法。
【請求項１５】
前記第２の半導体層を堆積する工程は、リン又はヒ素で低濃度にドープされたシリコンをエピタキシャル成長させる工程を有する、請求項１１に記載の方法。
【請求項１６】
前記第２の半導体層の前記第１の半導体層とは反対側の一部を第２型の不純物でドーピングする工程は、リン又はヒ素をイオン注入する工程を有する、請求項１１に記載の方法。
【請求項１７】
前記第２の半導体層の前記一部をドーピングする工程に先立って、前記第２の半導体層を第２型の不純物で第２の濃度にドーピングする工程であり、前記第１の濃度は該第２の濃度より高い工程、を更に有する請求項１１に記載の方法。
【請求項１８】
前記第１の半導体層、前記第２の半導体層、及び前記半導体基板の一部に複数の第２のトレンチをエッチングする工程であり、該複数の第２のトレンチは互いに実質的に平行であり且つ前記複数の第１のトレンチ間に配置される工程；
前記第１の半導体層の前記複数の第２のトレンチに隣接する部分をドーピングする工程；
前記複数の第２のトレンチ内に前記半導体基板及び前記第１の半導体層に沿ってシリサイドを形成する工程；及び
前記複数の第２のトレンチ内に第３の誘電体層を堆積する工程；
を更に有する請求項１１に記載の方法。
【請求項１９】
前記シリサイドを形成する工程は：
前記複数の第２のトレンチ内に前記半導体基板及び前記第１の半導体層に沿って金属膜をスパッタリングする工程；及び
前記金属膜、前記半導体基板及び前記第１の半導体層を熱サイクルにかける工程；
を有する、請求項１８に記載の方法。
【請求項２０】
前記複数の第１のトレンチ内で、前記第１のポリシリコン層と前記第２の誘電体層との間に第２のポリシリコン層を堆積する工程；及び
前記第１のポリシリコン層と前記第２のポリシリコン層との間に第４の誘電体層を形成する工程；
を更に有する請求項１１に記載の方法。
【請求項２１】
ソース領域；
前記ソース領域の上方に配置されたゲート領域であり、該ゲート領域の第１部分は実質的に平行な細長構造として形成され、該ゲート領域の第２部分は、実質的に垂直な、平行な細長構造として形成されているゲート領域；
前記ゲート領域の周囲に配置されたゲート絶縁体領域；
前記ソース領域の上方且つ前記ゲート絶縁体領域の間に配置された複数のボディ領域；
前記複数のボディ領域の上方且つ前記ゲート絶縁体領域の間に配置された複数のドリフト領域；及び
前記複数のドリフト領域の上方且つ前記ゲート絶縁体領域の間に配置された複数のドレイン領域；
を有するクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２２】
前記複数のドレイン領域及び前記ゲート領域は第１の面の側に配置され、前記ソース領域は前記第１の面とは反対側の第２の面の側に配置されている、請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２３】
前記ソース領域は高濃度にｎ型ドープされた半導体から成り；
前記複数のボディ領域はｐ型ドープされた半導体から成り；
前記複数のドリフト領域は低濃度にｎ型ドープされた半導体から成り；
前記複数のドレイン領域は高濃度にｎ型ドープされた半導体から成り；
前記ゲート絶縁体領域は酸化物から成り；且つ
前記ゲート領域は高濃度にｎ型ドープされた半導体から成る；
請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２４】
前記複数のボディ領域は前記ソース領域に電気的に結合されている、請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２５】
前記複数のボディ領域に電気的に結合された複数の第１のソース−ボディコンタクト；
前記複数の第１のソース−ボディコンタクトと前記ソース領域とに電気的に結合された複数の第２のソース−ボディコンタクト；及び
前記複数の第１のソース−ボディコンタクト及び前記複数の第２のソース−ボディコンタクトを、前記複数のドリフト領域及び前記複数のドレイン領域の１つ以上から電気的に絶縁する複数のソース−ボディコンタクト絶縁体領域；
を更に有する請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２６】
前記複数の第１のソース−ボディコンタクトは高濃度にｐ型ドープされた半導体から成り；且つ
前記複数の第２のソース−ボディコンタクトはシリサイドから成る；
請求項２５に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２７】
前記ゲート領域は、実質的に、前記複数のボディ領域と重なりを有している、請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２８】
前記ゲート領域は、実質的に、前記複数のボディ領域及び前記複数のドリフト領域と重なりを有している、請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項２９】
前記ゲート領域は、実質的に、前記複数のドレイン領域と重なりを有していない、請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項３０】
前記ゲート領域の上方に配置されたスーパーソース領域であり、実質的に平行な細長構造として形成され且つ前記ソース領域に電気的に結合されたスーパーソース領域、を更に有する請求項２１に記載のクローズドセル型のトレンチ型ＭＯＳＦＥＴ。
【請求項３１】
クローズドセル型のトレンチ型ＭＯＳＦＥＴを製造する方法であって：
半導体基板上に第１の半導体層を堆積する工程であり、該第１の半導体層は第１型の不純物でドープされ、該半導体基板は第２型の不純物でドープされている工程；
前記第１の半導体層上に第２の半導体層を堆積する工程；
前記第１の半導体層、前記第２の半導体層、及び前記半導体基板の一部に複数のトレンチをエッチングする工程であり、該複数のトレンチの第１の組は互いに実質的に平行であり、該複数のトレンチの第２の組は互いに対して実質的に平行で、該複数のトレンチの前記第１の組に対して実質的に垂直である工程；
前記複数のトレンチに隣接する前記第１の半導体層、前記第２の半導体層及び前記半導体基板に、第１の誘電体層を形成する工程；
前記複数のトレンチ内に第１のポリシリコン層を堆積する工程；
前記複数の第１のトレンチ内の前記第１のポリシリコン層上に第２の誘電体層を堆積する工程；
前記第１の半導体層を第１型の不純物でドーピングする工程；
前記第２の半導体層を第２型の不純物で第１の濃度にドーピングする工程；及び
前記第２の半導体層の前記第１の半導体層とは反対側の一部を第２型の不純物で第２の濃度にドーピングする工程；
を有する方法。
【請求項３２】
前記第１の半導体層を堆積する工程は、ボロンで高濃度にドープされたシリコンをエピタキシャル成長させる工程を有する、請求項３１に記載の方法。
【請求項３３】
前記第２の半導体層を堆積する工程は、リン又はヒ素で低濃度にドープされたシリコンをエピタキシャル成長させる工程を有する、請求項３１に記載の方法。
【請求項３４】
前記第２の半導体層を第２型の不純物でドーピングする工程は、リン又はヒ素をイオン注入する工程を有する、請求項３１に記載の方法。
【請求項３５】
前記第１の半導体層を第１型の不純物でドーピングする工程は、ボロンをイオン注入する工程を有する、請求項３１に記載の方法。
【請求項３６】
前記第２の半導体層の前記第１の半導体層とは反対側の一部を第２型の不純物でドーピングする工程は、リンをイオン注入する工程を有する、請求項３１に記載の方法。
【請求項３７】
前記第１の半導体層、前記第２の半導体層、及び前記半導体基板の一部に複数の開口をエッチングする工程であり、該開口は前記複数のトレンチ間に形成された複数のセルの各々内に配置される工程；
前記第１の半導体層の前記複数の開口に隣接する部分をドーピングする工程；
前記複数の開口内に前記半導体基板及び前記第１の半導体層に沿ってシリサイドを形成する工程；及び
前記複数の開口内に第３の誘電体層を堆積する工程；
を更に有する請求項３１に記載の方法。
【請求項３８】
前記シリサイドを形成する工程は：
前記複数の開口内に前記半導体基板及び前記第１の半導体層に沿って金属膜をスパッタリングする工程；及び
前記金属膜、前記半導体基板及び前記第１の半導体層を熱サイクルにかける工程；
を有する、請求項３７に記載の方法。
【請求項３９】
前記複数のトレンチ内で、前記第１のポリシリコン層と前記第２の誘電体層との間に第２のポリシリコン層を堆積する工程；及び
前記第１のポリシリコン層と前記第２のポリシリコン層との間に第４の誘電体層を形成する工程；
を更に有する請求項３１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、より具体的には、トレンチゲート構造を有する縦型ＭＯＳＦＥＴデバイスに関する。ドレイン側ゲートのトレンチ型ＭＯＳＦＥＴ（ＴＭＯＳＦＥＴ）が説明される。
【背景技術】
【０００２】
図１を参照するに、従来技術に従ったストライプ型トレンチを有するＴＭＯＳＦＥＴ100の斜視断面図が示されている。このストライプ型ＴＭＯＳＦＥＴ100は、複数のソースコンタクト110、複数のソース領域115、複数のゲート領域120、複数のゲート絶縁体領域125、複数のボディ領域130、ドレイン領域135、140、及びドレインコンタクト145を有している。ドレイン領域135、140は、必要に応じて、第１ドレイン部分140及び第２ドレイン部分135を含んでいる。
【０００３】
ボディ領域130はドレイン領域135、140の上方に配置されている。ソース領域115、ゲート領域120及びゲート絶縁体領域125は、ボディ領域130内に配置されている。ゲート領域120及びゲート絶縁体領域125は平行な細長い構造として形成されている。ゲート絶縁体領域125はゲート領域120を囲んでいる。故に、ゲート領域120はゲート絶縁体領域125によって周囲の領域から電気的に絶縁されている。ゲート領域群120はデバイス100の共通ゲートを形成するように結合されている。ソース領域群115は、デバイス100の共通ソースを形成するように、ソースコンタクト110によって結合されている。ソースコンタクト110は複数の個別のソースコンタクト110として図示されているが、認識されるように、ソースコンタクト110は全てのソース領域115を結合させる単一の導電層として設けられ得る。ソースコンタクト110はまた、ソース領域115をボディ領域130に結合させている。
【０００４】
ソース領域115及びドレイン領域140は、例えばリン又はヒ素でドープされたシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。ボディ領域130は、例えばボロンでドープされたシリコン等の、ｐ型ドープされた（Ｐ型）半導体である。ゲート領域120は、例えばリンでドープされたポリシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。ゲート絶縁体領域125は例えば二酸化シリコン等の絶縁体である。
【０００５】
ソース領域115に対するゲート領域120の電位がデバイス100の閾値電圧より高くされると、導電性のチャネルがボディ領域130内でゲート絶縁体領域125の外周に沿って発生させられる。そして、ストライプ型ＴＭＯＳＦＥＴ100はドレイン領域140とソース領域115との間で電流を導通することになる。従って、デバイス100はオン状態になる。
【０００６】
ゲート領域120の電位が閾値電圧より低くされると、チャネルはもはや発生させられない。その結果、ドレイン領域140とソース領域115との間に印加された電圧は、それらの間に電流を流さなくなる。従って、デバイス100はオフ状態になり、ボディ領域130とドレイン領域140とによって形成される接合がソース−ドレイン間への印加電圧を支える。
【０００７】
ドレイン領域135、140が第１ドレイン部分140上に配置された第２ドレイン部分135を有する場合、ドレイン領域の第２部分135は、例えばリン又はヒ素でドープされたシリコン等の、低濃度にｎ型ドープされた（Ｎ−型）半導体であり、ドレイン領域の第１部分140は、例えばリン又はヒ素でドープされたシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。低濃度にｎ型ドープされた（Ｎ−型の）ドレイン領域の第２部分135は、ボディ領域130とドレイン領域の第２部分135との双方の内部に拡がる空乏領域をもたらし、それによりパンチスルー効果が抑制される。従って、低濃度にｎ型ドープされた（Ｎ−型の）ドレイン領域の第２部分135は、ストライプ型ＴＭＯＳＦＥＴ100の耐圧を高める働きをする。
【０００８】
ストライプ型ＴＭＯＳＦＥＴ100のチャネル幅は、複数のソース領域115の長さの関数である。故に、ストライプ型ＴＭＯＳＦＥＴ100は大きいチャネル幅対長さ比をもたらす。従って、ストライプ型ＴＭＯＳＦＥＴは、例えばパルス幅変調（ＰＷＭ）式の電圧調整器におけるスイッチング素子などの、パワーＭＯＳＦＥＴ用途に有利に利用され得るものである。
【０００９】
図２を参照するに、従来技術に従ったクローズドセル（closed  cell）型のトレンチを有するＴＭＯＳＦＥＴ200の斜視断面図が示されている。このクローズドセル型ＴＭＯＳＦＥＴ200は、複数のソースコンタクト210、複数のソース領域215、ゲート領域220、ゲート絶縁体領域225、複数のボディ領域230、ドレイン領域235、240、及びドレインコンタクト245を有している。ドレイン領域235、240は、必要に応じて、第１ドレイン部分240及び第２ドレイン部分235を含んでいる。
【００１０】
ボディ領域230、ソース領域215、ゲート領域220及びゲート絶縁体領域225は、ドレイン領域235、240の上方に配置されている。ゲート領域220及びゲート絶縁体領域225の第１部分は実質的に平行な細長い構造221として形成されている。ゲート領域220及びゲート絶縁体領域225の第２部分は、実質的に垂直な、平行な細長い構造222として形成されている。ゲート領域220の第１部分及び第２部分は、全てが相互に接続されており、複数のセルを形成している。ボディ領域230はゲート領域220によって形成された複数のセル内に配置されている。
【００１１】
ゲート絶縁体領域225はゲート領域220を囲んでいる。故に、ゲート領域220はゲート絶縁体領域225によって周囲の領域から電気的に絶縁されている。ソース領域215は、ゲート絶縁体領域225の外周に沿って複数のセル内に配置されている。
【００１２】
ソース領域群215は、デバイス200の共通ソースを形成するように、ソースコンタクト210によって結合されている。ソースコンタクト210は複数の個別のソースコンタクト210として図示されているが、認識されるように、ソースコンタクト210は、各々のストリップが複数のソース領域215を結合させる複数の導電性ストリップや、全てのソース領域215を結合させる単一の導電層などとして設けられ得る。ソースコンタクト210はまた、ソース領域215をボディ領域230に結合させている。
【００１３】
ソース領域215及びドレイン領域240は、例えばリン又はヒ素でドープされたシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。ボディ領域230は、例えばボロンでドープされたシリコン等の、ｐ型ドープされた（Ｐ型）半導体である。ゲート領域220は、例えばリンでドープされたポリシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。ゲート絶縁体領域225は例えば二酸化シリコン等の絶縁体である。
【００１４】
ソース領域215に対するゲート領域220の電位がデバイス200の閾値電圧より高くされると、導電性のチャネルがボディ領域230内でゲート絶縁体領域225の外周に沿って発生させられる。そして、デバイス200はドレイン領域240とソース領域215との間で電流を導通することになる。従って、デバイス200はオン状態になる。
【００１５】
ゲート領域220の電位が閾値電圧より低くされると、チャネルはもはや発生させられない。その結果、ドレイン領域240とソース領域215との間に印加された電圧は、それらの間に電流を流さなくなる。従って、デバイス200はオフ状態になり、ボディ領域230とドレイン領域240とによって形成される接合がソース−ドレイン間への印加電圧を支える。
【００１６】
ドレイン領域235、240が第１ドレイン部分240上に配置された第２ドレイン部分235を有する場合、ドレイン領域の第２部分235は、例えばリン又はヒ素でドープされたシリコン等の、低濃度にｎ型ドープされた（Ｎ−型）半導体であり、ドレイン領域の第１部分240は、例えばリンでドープされたシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。低濃度にｎ型ドープされた（Ｎ−型の）ドレイン領域の第２部分235は、ボディ領域230とドレイン領域の第２部分235との双方の内部に拡がる空乏領域をもたらし、それによりパンチスルー効果が抑制される。従って、低濃度にｎ型ドープされた（Ｎ−型の）ドレイン領域の第２部分235は、クローズドセル型ＴＭＯＳＦＥＴ200の耐圧を高める働きをする。
【００１７】
クローズドセル型ＴＭＯＳＦＥＴ200のチャネル幅は、ソース領域群215の幅の合計値の関数である。故に、クローズドセル型ＴＭＯＳＦＥＴ200はチャネル領域の幅を、ストライプ型ＴＭＯＳＦＥＴ100と比較して、幾何学的に有利に増大させる。従って、クローズドセル型ＴＭＯＳＦＥＴ200はストライプ型ＴＭＯＳＦＥＴ100と比較して低いチャネル抵抗（例えば、オン抵抗）を有する。この低いチャネル抵抗は、クローズドセル型ＴＭＯＳＦＥＴ200内で消散される電力を、ストライプ型ＴＭＯＳＦＥＴ100内で消散される電力より小さくする。
【００１８】
同様に、クローズドセル型ＴＭＯＳＦＥＴ200のゲート−ドレイン間の静電容量（以下、ゲート−ドレイン容量）は、ゲート領域220の底部とドレイン領域240とが重なり合う面積の関数である。従って、クローズドセル型ＴＭＯＳＦＥＴ200の構造は、ストライプ型ＴＭＯＳＦＥＴ100と比較して大きいゲート−ドレイン容量を有するという問題を有する。ストライプ型ＴＭＯＳＦＥＴ100と比較して大きいゲート−ドレイン容量は、クローズドセル型ＴＭＯＳＦＥＴ200のスイッチング速度を制限してしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の実施形態は、従来と同等のオン抵抗を有しながら、ゲート−ドレイン容量が低減された、ストライプセル型又はクローズドセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の実施形態に従って提供されるトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）は、ゲート領域とドレイン領域とを同じ面の側に有する一方で、ソース領域が反対の面の側に配置されている。
【００２１】
また、本発明の実施形態に従って提供されるストライプセル型又はクローズドセル型のＴＭＯＳＦＥＴは、ソース領域、ソース領域の上方に配置されたボディ領域、ボディ領域の上方に配置されたドリフト領域、ドリフト領域の上方に配置されたドレイン領域を有する。ゲート領域はソース領域の上方に、ボディ領域に隣接して配置されている。ゲート絶縁体領域がゲート領域を、ソース領域、ボディ領域、ドリフト領域及びドレイン領域から電気的に絶縁している。ボディ領域はソース領域に電気的に結合されている。
【００２２】
また、本発明の実施形態に従って提供されるストライプ型又はクローズドセル型ＴＭＯＳＦＥＴの製造方法は、ｎ型ドープされたシリコン基板上にｐ型ドープされたエピタキシャルシリコン層を成長させる工程、及びこのｐ型ドープされたシリコン層上にｎ型ドープされたエピタキシャルシリコン層を成長させる工程を有する。一組のトレンチを形成するように、これらエピタキシャル成長されたシリコン層と基板の一部とが選択的にエッチングされる。ゲート酸化物領域を形成するように、トレンチに隣接するシリコンが酸化される。トレンチの第１の部分はポリシリコンで充填され、トレンチの残りの部分は誘電体で充填される。ドリフト領域とドレイン領域とを形成するようにＮ型不純物が注入される。ＮチャネルＭＯＳＦＥＴのボディ領域を形成するようにＰ型不純物が注入される。
【発明を実施するための最良の形態】
【００２３】
本発明は、添付図面に示された図によって、限定としてではなく例として説明される。図面において、似通った参照符号は同様の要素を参照するものとする。
【００２４】
続いて、添付の図面に例が示された本発明の実施形態を詳細に参照する。本発明はこれらの実施形態との関連で説明されるが、理解されるように、本発明はこれらの実施形態に限定されるものではない。本発明は、対照的に、添付の特許請求の範囲によって定められる本発明の範囲に含まれる変更、改良及び均等物を包含するものである。また、以下の発明の詳細な説明において、本発明の完全な理解を提供するために多数の具体的詳細事項が説明される。しかしながら、理解されるように、本発明はこれらの具体的詳細事項を用いずに実施され得るものである。また、本発明の態様をいたずらに不明瞭にしないよう、周知の方法、手順、構成要素及び回路については詳細には説明しないこととする。
【００２５】
図３を参照するに、本発明の一実施形態に従ったストライプセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）300の斜視断面図が示されている。ストライプセル型ＴＭＯＳＦＥＴ300は、ソースコンタクト310、ソース領域315、複数のゲート領域320、複数のゲート絶縁体領域325、複数のボディ領域330、複数のドリフト領域335、複数のドレイン領域340、及びドレインコンタクト345を有している。このストライプ型ＴＭＯＳＦＥＴ300は更に、第１のソース−ボディコンタクト領域350、第２のソース−ボディコンタクト領域355、及びソース−ボディコンタクト絶縁体領域360を有していてもよい。
【００２６】
複数のゲート領域320、複数のゲート絶縁体領域325、複数のボディ領域330、複数のドリフト領域335、及び複数のドレイン領域340は、ソース領域315の上方に配置されている。ゲート領域320及びゲート絶縁体領域325は実質的に平行な細長い構造として形成されている。ボディ領域330は、ソース領域315の上方で、ゲート領域320とゲート絶縁体領域325とによって形成された平行な細長構造群の間に配置されている。ドリフト領域335は、ボディ領域330の上方で、ゲート領域320とゲート絶縁体領域325とによって形成された平行な細長構造群の間に配置されている。ドレイン領域340は、ドリフト領域335の上方で、ゲート領域320とゲート絶縁体領域325とによって形成された平行な細長構造群の間に配置されている。
【００２７】
ゲート領域320は対応するゲート絶縁体領域325に囲まれている。故に、ゲート領域320はゲート絶縁体領域325によって周囲の領域（例えば、ソース領域315、ボディ領域330、ドリフト領域335、ドレイン領域340及びドレインコンタクト345）から電気的に絶縁されている。図示されていないが、ゲート領域群320は（例えば、このデバイスの外周領域でゲートコンタクトによって）互いに接続されている。複数のドレイン領域340は、デバイスの共通ドレインを形成するように、ドレインコンタクト345によって結合されている。以上の説明から認識されるように、このストライプ型ＴＭＯＳＦＥＴ300はゲート領域320及びドレイン領域340を実質的に同じ面の側に有している。
【００２８】
一実施例において、ソース領域315及びドレイン領域340は、例えばリン又はヒ素でドープされたシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。ボディ領域330は、例えばボロンでドープされたシリコン等の、ｐ型ドープされた（Ｐ型）半導体である。ドリフト領域335は、例えばリン又はヒ素でドープされたシリコン等の、低濃度にｎ型ドープされた（Ｎ−型）半導体である。ゲート領域320は、例えばリン若しくはヒ素でドープされたポリシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体、又は例えばボロンでドープされたポリシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体である。ゲート絶縁体領域325は例えば二酸化シリコン等の酸化物である。
【００２９】
他の一実施例においては、ソース領域315及びドレイン領域340は、例えばボロンでドープされたシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体である。ボディ領域330は、例えばリン又はヒ素でドープされたシリコン等の、低濃度にｎ型ドープされた（Ｎ−型）半導体である。ドリフト領域335は、例えばボロンでドープされたシリコン等の、低濃度にｐ型ドープされた（Ｐ−型）半導体である。ゲート領域320は、例えばリン若しくはヒ素でドープされたポリシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体、又は例えばボロンでドープされたポリシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体である。ゲート絶縁体領域325は例えば二酸化シリコン等の酸化物である。
【００３０】
ボディ領域330はソース領域315に電気的に結合されている。一実施例において、ボディ領域330は第１及び第２のソース−ボディコンタクト領域350、355によってソース領域315に結合されている。第２のソース−ボディコンタクト領域355は例えばタングステンシリサイド等のシリサイドである。第１のソース−ボディコンタクト領域350は、例えばボロンでドープされたシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体である。ソース−ボディコンタクト領域350、355はソース−ボディコンタクト絶縁体領域360によって周囲の領域（例えば、ドリフト領域335）から電気的に絶縁されている。一実施例において、ソース−ボディコンタクト絶縁体領域360は例えば二酸化シリコン等の酸化物である。他の一実施例においては、ソース−ボディコンタクト絶縁体領域360は、ｐ型ドープされたポリシリコン、窒化シリコン等であってもよい。
【００３１】
ソース領域315に対するゲート領域320の電位がデバイス300の閾値電圧より高くされると、導電性のチャネルがボディ領域330内でゲート絶縁体領域325の外周に沿って発生させられる。そして、デバイス300は複数のドレイン領域340とソース領域315との間で電流を導通することになる。従って、デバイス300はオン状態になる。複数のゲート領域320の電位が閾値電圧より低くされると、チャネルはもはや発生させられない。その結果、複数のドレイン領域340とソース領域315との間に印加された電圧は、それらの間に電流を流さなくなる。従って、デバイス300はオフ状態になり、ボディ領域330とドリフト領域335とによって形成される接合が、ソース領域315とドレイン領域340との間に印加された電圧を支える。
【００３２】
チャネル幅は、ドレイン領域群340の長さの合計値の関数である。故に、チャネル領域の幅は、従来のストライプセル型ＴＭＯＳＦＥＴ100の場合と実質的に等しい。従って、デバイス300のオン抵抗（Rds-on）は従来のストライプセル型ＴＭＯＳＦＥＴ100のそれと実質的に等しい。
【００３３】
従来のストライプセル型ＴＭＯＳＦＥＴにおいては、ダイ上のソースを外部デバイスに接続するためにリード線が用いられている。ソースのリード線は、従来のストライプセル型ＴＭＯＳＦＥＴ100における実効的なソースインダクタンスを増大させる。本発明に係るストライプセル型ＴＭＯＳＦＥＴ300のソースは、ＰＣＢ又は従来のストライプセル型ＴＭＯＳＦＥＴに直接的に接続され得る（例えば、ソースコンタクトがダイの底面を覆っており、それがＰＣＢ等にウェーブソルダーではんだ付けされ得る）。ソースのリード線は削除されることができ、故に、実効的なソースインダクタンスが低減される。
【００３４】
ストライプセル型ＴＭＯＳＦＥＴ300は、ゲート領域320がドレイン領域340と重ならないように製造され得る。故に、ゲート領域320とドレイン領域340との離隔間隔が増大される。従って、ゲート−ドレイン容量（Cgd）が従来のストライプセル型ＴＭＯＳＦＥＴ100と比較して実質的に低減され得る。例えば、一実施例において、ゲート領域は実質的にボディ領域と重なり、ドリフト領域又はドレイン領域とは実質的に重ならない。
【００３５】
さらに、ストライプセル型ＴＭＯＳＦＥＴ300は、ゲート領域320のソース領域315との重なりの結果として、比較的大きいゲート−ソース容量（Cgs）を有する。故に、本発明に係るストライプセル型ＴＭＯＳＦＥＴ300のゲート−ソース容量（Cgs）は、一般に、従来のストライプセル型ＴＭＯＳＦＥＴ100のゲート−ソース容量（Cgs）より大きい。これにより、性能指数であるゲート−ドレイン容量（Cgd）のゲート−ソース容量（Cgs）に対する比は、本発明に係るストライプセル型ＴＭＯＳＦＥＴ300の方が従来のストライプセル型ＴＭＯＳＦＥＴ100より小さい（良好な性能指数を有する）。これまた認識されるように、ゲート−ドレイン容量（Cgd）のゲート−ソース容量（Cgs）に対する比は、ソース領域315に近接するゲート酸化物領域325の部分及び／又はドレイン領域340に近接するゲート絶縁体領域325の部分の厚さを調整することによって調整されてもよい。
【００３６】
ゲート領域320とドリフト領域335との重なりは、デバイス300のオン状態において、導電チャネルにおける蓄積を増大させる。これにより、ゲート領域320がボディ領域330とドリフト領域335とに重なるように延在している場合、本発明に係るストライプセル型ＴＭＯＳＦＥＴ300のオン抵抗（Rds-on）は更に低減され得る。
【００３７】
続いて図４を参照するに、本発明の他の一実施形態に従ったストライプセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）400の斜視断面図が示されている。ストライプセル型ＴＭＯＳＦＥＴ400は、複数のスーパーソース領域365が付加された点を除いて、図３を参照して説明されたのと同一である。スーパーソース領域365は、ゲート領域320の上方に配置された実質的に平行な細長い構造として形成されている。ゲート絶縁体領域325は、スーパーソース領域365をも囲んでおり、スーパーソース領域365を周囲の領域（例えば、ゲート領域320、ボディ領域330、ドリフト領域335、ドレイン領域340、及びドレインコンタクト345）から電気的に絶縁している。
【００３８】
図示されていないが、スーパーソース領域365は（例えば、外周領域におけるコンタクトによって）ソース領域315に電気的に結合されている。スーパーソース領域365は、オン状態での抵抗（Rds-on）を低減し且つオフ状態での耐圧を増大させるように適応される。
【００３９】
また、ストライプセル型構造が詳細に図示されるように、ドレインコンタクト345は実質的に切断して示されている。しかしながら、理解されるように、ドレインコンタクト345はストライプセル型ＴＭＯＳＦＥＴ400の中心領域の表面を覆っている。
【００４０】
続いて図５Ａ−５Ｄを参照するに、本発明の一実施形態に従ったストライプセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）を製造する方法のフロー図が示されている。本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの製造方法は、図６Ａ−６Ｏにも示されている。図５Ａ及び６Ａに示されるように、このプロセスは、工程502にて、基板502’への例えば洗浄、堆積、ドーピング、エッチング等の様々な初期工程で開始される。一実施例において、基板502’はリンで高濃度にドープされた（Ｎ＋型）シリコンを有している。認識されるように、半導体基板502’は実質的に、この製造プロセスの完了時にＴＭＯＳＦＥＴのソース領域を構成することになる。
【００４１】
工程504にて、基板502’上に第１半導体層504’がエピタキシャル成長される。一実施例において、第１半導体層504’はｐ型ドープされた（Ｐ型）シリコンから成っている。エピタキシャル成長されるシリコンは、エピタキシャル反応チャンバ内に例えばボロン等の所望の不純物を導入することによってドーピングされ得る。他の例では、第１半導体層504’のドーピングは、例えばボロン等のｐ型ドーパントを用いた高エネルギーインプラ（イオン注入）によって実現されてもよい。
【００４２】
工程506にて、第１半導体層504’上に第２半導体層506’がエピタキシャル成長される。一実施例において、第２半導体層506’は低濃度にｐ型ドープされた（Ｐ−型）シリコンから成っている。エピタキシャル成長されるシリコンは、反応チャンバ内に例えばボロン等の所望の不純物を導入することによってドーピングされ得る。他の例では、第２半導体層506’のドーピングは、例えばボロン等のｐ型ドーパントを用いた高エネルギーインプラによって実現されてもよい。
【００４３】
必要に応じての工程508にて、第２半導体層506’上に犠牲酸化層508’が形成される。一実施例において、犠牲酸化層508’は第２半導体層506’の表面を酸化することによって形成される。工程510にて、ゲートトレンチ用レジスト層510’を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。
【００４４】
工程512にて、露出された部分の犠牲酸化層508’、第２半導体層506’、第１半導体層504’、及び基板502’の一部が、何らかの周知の異方性エッチング法（例えば、ドライエッチング）によってエッチングされる。一実施例において、イオン性のエッチング液が、ゲートトレンチ用レジスト層510’によって露出された犠牲酸化層508’、第２半導体層506’、第１半導体層504’及び基板502’と相互作用する。このエッチングプロセスにより、複数の第１のトレンチ512’が実質的に平行な構造として形成される。
【００４５】
工程514にて、ゲートトレンチ用レジスト層510’が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。工程516にて、複数の第１のトレンチ512’に沿って誘電体層516’が形成される。一実施例において、誘電体層516’はシリコンの露出表面を酸化して二酸化シリコン層を形成することによって形成される。トレンチ壁に沿って得られた誘電体層516’はゲート絶縁体領域の第１部分を形成する。
【００４６】
工程518にて、複数の第１のトレンチ512’内にポリシリコン層が堆積される。一実施例において、このポリシリコンは、例えばシラン（ＳｉＨ４）の分解などの方法によってトレンチ512’内に堆積される。ポリシリコンは例えばリン又はヒ素などのｎ型不純物でドーピングされる。このポリシリコンは堆積プロセス中に不純物を導入することによってドーピングされ得る。工程520にて、余分なポリシリコン材料を除去してゲート領域520’を形成するように、エッチバックプロセスが実行される。ポリシリコン層は、トレンチ内に該ポリシリコン層から形成されるゲート領域と、後に形成されるボディ、ドリフト及びドレイン領域との間の所望の離隔間隔／重なりが得られるようにエッチバックされる。一実施例において、余分なポリシリコンは化学機械研磨（ＣＭＰ）プロセスと異方性エッチング法との組み合わせによって除去される。
【００４７】
必要に応じて選択される一実施形態においては、ゲート領域520’上に誘電体層が形成される。一実施例において、ゲート領域512’のポリシリコンが酸化され、二酸化シリコン層が形成される。ゲート領域520’上に形成された誘電体層上に、第２のポリシリコン層が堆積される。第２のポリシリコン層からスーパーソース領域を形成するために、エッチバックプロセスがもう１度使用される。
【００４８】
図５Ｂ及び６Ｅに示されるように、工程522にて、複数の第１のトレンチ512’内に誘電体層が堆積される。一実施例において、この誘電体は、例えばテトラエチルオルソシリケイト（ＴＥＯＳ）の分解、又は高密度プラズマ充填（ＨＤＰ）等の方法によってトレンチ内に堆積される。工程524にて、余分な誘電体が除去され、ゲート絶縁体領域524’が完成される。一実施例において、余分な誘電体は化学機械研磨（ＣＭＰ）プロセスによって除去される。
【００４９】
工程526にて、複数の第１のトレンチ512’間にボディ領域526’を形成するようにドーピング濃度を調整するために、第１半導体層504’がｐ型ドープされる。一実施例において、このドーピングプロセスは例えばボロン等のｐ型不純物527’を第１半導体層504’に注入（インプラ）する。工程528にて、注入された不純物を実質的に第１半導体層504’の深さ全体に押し込む（例えば、拡散させる）ように熱サイクルが用いられ、それにより、ボディ領域526’が形成される。工程530にて、第２半導体層506’がｎ型ドープされる。一実施例において、このドーピングプロセスは例えばリン又はヒ素などのｎ型不純物531’を第２半導体層506’に注入する。工程532にて、注入された不純物を実質的に第２半導体層506’の深さ全体に押し込む（例えば、拡散させる）ように熱サイクルが用いられる。工程534にて、第２半導体層506’の上部が高濃度にｎ型ドープされ、複数の第１のトレンチ512’間に、第２半導体層506’の上部のドレイン領域534’と下部のドリフト領域530’とが形成される。一実施例において、このドーピングプロセスは例えばリン又はヒ素などのｎ型不純物533’を第２半導体層506’の上部に注入する。工程536にて、所望深さのドレイン領域534’を実現するようにこの第３の注入不純物を押し込むために第３の熱サイクルが用いられてもよい。
【００５０】
必要に応じての工程538にて、ウェハ上に第２の犠牲酸化層538’が形成される。一実施例において、この犠牲酸化層538’はウェハ表面を酸化することによって形成される。工程542にて、ソース−ボディコンタクトトレンチ用レジスト層542’を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。
【００５１】
図５Ｃ及び６Ｊに示されるように、工程544にて、露出された部分の第２の犠牲酸化層538’、ドレイン領域534’及びドリフト領域530’が、何らかの周知の異方性エッチング法によってエッチングされる。一実施例において、イオン性のエッチング液が、ソース−ボディコンタクトトレンチ用レジスト層542’によって露出された犠牲酸化層538’、ドレイン領域534’及びドリフト領域530’と相互作用する。このエッチングプロセスにより、実質的に平行な複数の第２のトレンチ544’が形成される。複数の第２のトレンチ544’の各々は複数の第１のトレンチ512’の各々の間に配置される。
【００５２】
工程546にて、第１のソース−ボディコンタクト546’を形成するために、露出された部分のボディ領域526’が高濃度にｐ型ドープされる。一実施例において、このドーピングプロセスは例えばボロン等のｐ型不純物545’をボディ領域526’に注入する。ソース−ボディ注入不純物を実質的にボディ領域526’の露出部分全体に押し込むように熱サイクルが用いられてもよい。認識されるように、注入された不純物の一部は、その露出部分が隣接しているボディ領域526’の非露出部分へと横方向に拡散する。
【００５３】
工程548にて、ソース−ボディコンタクトトレンチ用レジスト層542’が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。工程550にて、複数の第２のトレンチ544’に沿って誘電体層550’が形成される。一実施例において、誘電体層550’はシリコンの露出表面を酸化して二酸化シリコン層を形成することによって形成される。
【００５４】
工程552にて、複数の第２のトレンチ544’の底部に形成された誘電体とボディ領域526’の露出部分とが、何らかの周知の異方性エッチング法によってエッチングされる。このエッチングプロセスは、複数の第２のトレンチ552’がソース領域502’（例えば、基板）内に部分的に延在するまで行われる。このエッチングプロセスにより、ボディ領域526’の隣接し合う部分とソース領域502’とが露出される一方で、ドリフト領域530’及びドレイン領域は側壁に沿った誘電体層550’によって保護されたままである。認識されるように、ボディ領域526’の非露出部分へと横方向に拡散したソース−ボディコンタクト注入不純物の部分は、このエッチングプロセス後にも実質的に残されたままである。このソース−ボディコンタクト注入不純物の残された部分が第１のソース−ボディコンタクトを形成する。
【００５５】
工程554にて、複数の第２のトレンチ552’の底部に第１の金属層554’が堆積され、この金属層554’はソース領域502’及びボディ領域526’と反応させられる。一実施例において、チタンがスパッタリングされ且つ急速熱アニール（ＲＴＡ）にかけられ、ソース領域502’及びボディ領域526’の露出部分に沿ってチタンシリサイド（ＴｉＳｉ）が形成される。このチタンシリサイドは第２のソース−ボディコンタクト556’を形成し、この第２のソース−ボディコンタクト556’は第１のソース−ボディコンタクト546’と組み合わさって、ボディ領域526’をソース領域502’に電気的に結合させる。工程556にて、誘電体で内側を覆われたソース−ボディトレンチの壁部に沿った金属の未反応部分がエッチングされる。
【００５６】
工程558にて、複数の第２のトレンチ552’内に第２の誘電体が堆積され、ソース−ボディ絶縁体領域560’が形成される。一実施例において、この誘電体は、例えばテトラエチルオルソシリケイト（ＴＥＯＳ）の分解、又は高密度プラズマ充填（ＨＤＰ）等の方法によってトレンチ内に堆積される。
【００５７】
工程564にて、ゲートコンタクト用レジスト層（図示せず）を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。ゲートコンタクトは周辺領域（図示せず）に形成される。工程566にて、ゲート絶縁体524’の露出部分が、何らかの周知の異方性エッチング法によってエッチングされる（図示せず）。一実施例において、イオン性のエッチング液が、ゲートコンタクト用レジスト層によって露出されたゲート酸化物と相互作用する。ゲートコンタクト開口が下にあるゲート520’まで延在する。工程568にて、ゲートコンタクト用レジスト層が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される（図示せず）。
【００５８】
工程570にて、ドレインコンタクト用レジスト層（図示せず）を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。工程572にて、第３の犠牲酸化物の露出部分が、何らかの周知の異方性エッチング法によってエッチングされる（図示せず）。一実施例において、イオン性のエッチング液が、第３の犠牲酸化物及び余分な第２の誘電体材料と相互作用し、ドレインコンタクト開口が形成される。ドレインコンタクト開口は下にあるドレイン領域まで延在する。工程574にて、ドレインコンタクト用レジスト層が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。
【００５９】
工程576にて、ウェハ上に第２の金属層が堆積される。一実施例において、例えばアルミニウムである第２の金属層は、スパッタリング等の何らかの周知の方法によって堆積される。第２の金属層は、ドレイン領域534’、ゲート絶縁体524’及びソース−ボディコンタクト絶縁体560’の頂部を覆う。第２の金属層は、ゲートコンタクト開口内に延在してゲート520’と電気的に接触するとともに、ドレインコンタクト開口内に延在してドレインと電気的に接触する。その後、工程578にて、第２の金属層はフォトレジストマスクと選択的エッチング法とを用いてパターニングされ、ゲートコンタクト層（図示せず）及びドレインコンタクト層578’が形成される。
【００６０】
工程584にて、ソースコンタクトを形成するために、様々な裏面製造プロセスが続けられる。この様々なプロセスには、一般に、エッチング、堆積、ドーピング、洗浄、アニーリング、パッシベーション、切断などが含まれる。
【００６１】
続いて図７を参照するに、本発明の一実施形態に従ったクローズドセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）700の斜視断面図が示されている。クローズドセル型ＴＭＯＳＦＥＴ700は、ソースコンタクト710、ソース領域715、ゲート領域720、ゲート絶縁体領域725、複数のボディ領域730、複数のドリフト領域735、複数のドレイン領域740、及びドレインコンタクト745を有している。このクローズドセル型ＴＭＯＳＦＥＴ700は更に、複数の第１のソース−ボディコンタクト領域750、複数の第２のソース−ボディコンタクト領域755、及び複数のソース−ボディコンタクト絶縁体領域760を有していてもよい。
【００６２】
ゲート領域720、ゲート絶縁体領域725、複数のボディ領域730、複数のドリフト領域735、及び複数のドレイン領域740は、ソース領域715の上方に配置されている。ゲート領域720及びゲート絶縁体領域725の第１部分は実質的に平行な細長い構造として形成されている。ゲート領域720及びゲート絶縁体領域725の第２部分は、実質的に垂直な、平行な細長い構造として形成されている（例えば、ウェハの表面内で、ゲート領域及びゲート絶縁体領域の第２部分は、ゲート領域及びゲート絶縁体領域の第１部分に垂直に形成された複数の実質的に平行な細長い構造を有している）。ゲート領域720の第１部分及び第２部分は、全てが相互に接続されており、複数のセルを形成している。ボディ領域730はソース領域715の上方でこの複数のセル内に配置されている。ドリフト領域735は、ボディ領域330の上方で上記の複数のセル内に配置されている。ドレイン領域740は、ドリフト領域735の上方で上記の複数のセル内に配置されている。ドレインコンタクト745は、クローズドセル型構造が詳細に図示されるように、実質的に切断して示されている。しかしながら、理解されるように、ドレインコンタクト745は中心領域の表面全体を覆っている。
【００６３】
ゲート領域720はゲート絶縁体領域725に囲まれている。故に、ゲート領域720はゲート絶縁体領域725によって周囲の領域（例えば、ソース領域715、ボディ領域730、ドリフト領域735、ドレイン領域740及びドレインコンタクト745）から電気的に絶縁されている。複数のドレイン領域740は、デバイスの共通ドレインを形成するように、ドレインコンタクト745によって結合されている。以上の説明から認識されるように、このクローズドセル型ＴＭＯＳＦＥＴ700はそのゲート端子及びドレイン端子を同じ面の側に有している。
【００６４】
一実施例において、ソース領域715及びドレイン領域740は、例えばリン又はヒ素でドープされたシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。ボディ領域730は、例えばボロンでドープされたシリコン等の、ｐ型ドープされた（Ｐ型）半導体である。ドリフト領域735は、例えばリン又はヒ素でドープされたシリコン等の、低濃度にｎ型ドープされた（Ｎ−型）半導体である。ゲート領域720は、例えばリン若しくはヒ素でドープされたポリシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体、又は例えばボロンでドープされたポリシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体である。ゲート絶縁体領域725は例えば二酸化シリコン等の酸化物である。
【００６５】
他の一実施例においては、ソース領域715及びドレイン領域740は、例えばボロンでドープされたシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体である。ボディ領域730は、例えばリン又はヒ素でドープされたシリコン等の、低濃度にｎ型ドープされた（Ｎ−型）半導体である。ドリフト領域735は、例えばボロンでドープされたシリコン等の、低濃度にｐ型ドープされた（Ｐ−型）半導体である。ゲート領域720は、例えばボロンでドープされたポリシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体、又は例えばリン若しくはヒ素でドープされたポリシリコン等の、高濃度にｎ型ドープされた（Ｎ＋型）半導体である。ゲート絶縁体領域725は例えば二酸化シリコン等の酸化物である。
【００６６】
ボディ領域730はソース領域715に電気的に結合されている。一実施例において、ボディ領域730は第１及び第２のソース−ボディコンタクト領域750、755によってソース領域715に結合されている。第２のソース−ボディコンタクト領域755は例えばタングステンシリサイド等のシリサイドである。第１のソース−ボディコンタクト領域750は、例えばボロンでドープされたシリコン等の、高濃度にｐ型ドープされた（Ｐ＋型）半導体である。ソース−ボディコンタクト領域750、755はソース−ボディコンタクト絶縁体領域760によって周囲のドリフト領域735から電気的に絶縁されている。一実施例において、ソース−ボディコンタクト絶縁体領域760は例えば二酸化シリコン等の酸化物である。他の一実施例においては、ソース−ボディコンタクト絶縁体領域760は、ｐ型ドープされたポリシリコン、窒化シリコン等であってもよい。ソース−ボディコンタクト領域750、755及びソース−ボディ絶縁体領域760は、実質的に各セルの中央に形成されている。この断面図の正面のコーナー部は、ソース−ボディコンタクト領域750、755及びソース−ボディ絶縁体領域760の構造を詳細に示すために切断されている。
【００６７】
ソース領域715に対するゲート領域720の電位がデバイス700の閾値電圧より高くされると、導電性のチャネルがボディ領域730内でゲート絶縁体領域725の外周に沿って発生させられる。そして、デバイス700は複数のドレイン領域740とソース領域715との間で電流を導通することになる。従って、デバイス700はオン状態になる。複数のゲート領域720の電位が閾値電圧より低くされると、チャネルはもはや発生させられない。その結果、複数のドレイン領域740とソース領域715との間に印加された電圧は、それらの間に電流を流さなくなる。従って、デバイス700はオフ状態になり、ボディ領域730とドリフト領域735とによって形成される接合が、ソース領域715とドレイン領域740との間に印加された電圧を支える。
【００６８】
チャネル幅は、ゲート絶縁体領域725に隣接するドレイン領域群740の周囲長の合計値の関数である。故に、チャネル領域の幅は、従来のクローズドセル型ＴＭＯＳＦＥＴ200の場合と実質的に等しい。従って、デバイス700のオン抵抗（Rds-on）は従来のクローズドセル型ＴＭＯＳＦＥＴ200のそれと実質的に等しい。
【００６９】
従来のクローズドセル型ＴＭＯＳＦＥＴ200においては、ダイ上のソースを外部デバイスに接続するためにリード線が用いられている。ソースのリード線は、従来のクローズドセル型ＴＭＯＳＦＥＴ200における実効的なソースインダクタンスを増大させる。本発明に係るクローズドセル型ＴＭＯＳＦＥＴ700のソースは、ＰＣＢ又は従来のクローズドセル型ＴＭＯＳＦＥＴ200に直接的に接続され得る（例えば、ソースコンタクトがダイの底面を覆っており、それがＰＣＢ等にウェーブソルダーではんだ付けされ得る）。ソースのリード線は削除されることができ、故に、本発明に係るクローズドセル型ＴＭＯＳＦＥＴ700の実効的なソースインダクタンスが低減される。
【００７０】
クローズドセル型ＴＭＯＳＦＥＴ700は、ゲート領域720がドレイン領域740と重ならないように製造され得る。故に、ゲート領域720とドレイン領域740との離隔間隔が増大される。離隔間隔が増大されることにより、ゲート−ドレイン容量（Cgd）が低減される。従って、本発明に係るクローズドセル型ＴＭＯＳＦＥＴ700のゲート−ドレイン容量（Cgd）は、従来のクローズドセル型ＴＭＯＳＦＥＴ200のそれと比較して低減される。
【００７１】
さらに、クローズドセル型ＴＭＯＳＦＥＴ700は、ゲート領域720のソース領域715との重なりの結果として、比較的大きいゲート−ソース容量（Cgs）を有する。故に、本発明に係るクローズドセル型ＴＭＯＳＦＥＴ700のゲート−ソース容量（Cgs）は、一般に、従来のクローズドセル型ＴＭＯＳＦＥＴ200のゲート−ソース容量（Cgs）より大きい。これにより、性能指数であるゲート−ドレイン容量（Cgd）のゲート−ソース容量（Cgs）に対する比は、本発明に係るクローズドセル型ＴＭＯＳＦＥＴ700の方が従来のクローズドセル型ＴＭＯＳＦＥＴ200より小さい（良好な性能指数を有する）。これまた認識されるように、ゲート−ドレイン容量（Cgd）のゲート−ソース容量（Cgs）に対する比は、ソース領域715に近接するゲート絶縁体領域725の部分及び／又はドレイン領域740に近接するゲート絶縁体領域725の部分の厚さを調整することによって調整されてもよい。
【００７２】
ゲート領域720とドリフト領域735との重なりは、デバイス700のオン状態において、導電チャネルにおける蓄積を増大させる。これにより、ゲート領域720がボディ領域730とドリフト領域735とに重なるように延在している場合、本発明に係るクローズドセル型ＴＭＯＳＦＥＴ700のオン抵抗（Rds-on）は更に低減され得る。
【００７３】
図示されていないが、これまた認識されるように、クローズドセル型ＴＭＯＳＦＥＴ700は更に、スーパーソース領域を含んでいてもよい。スーパーソース領域は、ゲート領域720の上方に配置された実質的に平行な細長い構造として形成される。ゲート絶縁体領域725は、スーパーソース領域をも囲み、スーパーソース領域を周囲の領域（例えば、ゲート領域720、ボディ領域730、ドリフト領域735、ドレイン領域740、及びドレインコンタクト745）から電気的に絶縁する。スーパーソース領域は（例えば、外周領域におけるコンタクトによって）ソース領域715に電気的に結合される。スーパーソース領域は、クローズドセル型ＴＭＯＳＦＥＴ700のオン状態での抵抗（Rds-on）を更に低減し且つオフ状態での耐圧を増大させるように適応される。
【００７４】
続いて図８Ａ−８Ｄを参照するに、本発明の一実施形態に従ったクローズドセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）を製造する方法のフロー図が示されている。本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法は、図９Ａ−９Ｎにも示されている。図８Ａ及び９Ａに示されるように、このプロセスは、工程802にて、基板802’への例えば洗浄、堆積、ドーピング、エッチング等の様々な初期工程で開始される。一実施例において、基板802’はリンで高濃度にドープされた（Ｎ＋型）シリコンを有している。半導体基板802’は実質的に、この製造プロセスの完了時にＴＭＯＳＦＥＴのソース領域を構成することになる。
【００７５】
工程804にて、基板802’上に第１半導体層804’がエピタキシャル成長される。一実施例において、第１半導体層804’は高濃度にｐ型ドープされた（Ｐ＋型）シリコンから成っている。エピタキシャル成長されるシリコンは、エピタキシャル反応チャンバ内に例えばボロン等の所望の不純物を導入することによってドーピングされ得る。他の例では、第１半導体層のドーピングは、例えばボロン等のｐ型ドーパントを用いた高エネルギーインプラ（イオン注入）によって実現されてもよい。
【００７６】
工程806にて、第１半導体層804’上に第２半導体層806’がエピタキシャル成長される。一実施例において、第２半導体層806’はｎ型ドープされた（Ｎ型）シリコンから成っている。エピタキシャル成長されるシリコンは、反応チャンバ内に例えばリン又はヒ素等の所望の不純物を導入することによってドーピングされ得る。他の例では、第２半導体層のドーピングは、例えばリン又はヒ素等のｎ型ドーパントを用いた高エネルギーインプラによって実現されてもよい。
【００７７】
必要に応じての工程808にて、第２半導体層806’上に第１の犠牲酸化層808’が形成される。一実施例において、犠牲酸化層808’は第２半導体層806’の表面を酸化することによって形成される。工程810にて、ゲートトレンチ用レジスト層810’を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。
【００７８】
工程812にて、露出された部分の犠牲酸化層808’、第２半導体層806’、第１半導体層804’、及び基板802’の一部が、何らかの周知の異方性エッチング法（例えば、ドライエッチング）によってエッチングされる。一実施例において、イオン性のエッチング液が、ゲートトレンチ用レジスト層810’によって露出された犠牲酸化層808’、第２半導体層806’、第１半導体層804’及び基板802’と相互作用する。このエッチングプロセスにより、内部に複数のセルを配置した複数のトレンチ812’が得られる。複数のトレンチ812’は、実質的に平行な構造をした第１部分と、それに実質的に垂直な、平行な構造をした第２部分とを有するように形成される。
【００７９】
工程814にて、ゲートトレンチ用レジスト層810’が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。工程816にて、複数のトレンチ812’に沿って第１の誘電体層816’が形成される。一実施例において、第１の誘電体層816’はシリコンの露出表面を酸化して二酸化シリコン層を形成することによって形成される。トレンチ壁に沿って得られた誘電体816’はゲート絶縁体領域の第１部分を形成する。
【００８０】
工程818にて、複数のトレンチ812’内にポリシリコン層820’が堆積される。一実施例において、ポリシリコン820’は、例えばシラン（ＳｉＨ４）の分解などの方法によってトレンチ812’内に堆積される。このポリシリコンは例えばリン又はヒ素などのｎ型不純物でドーピングされてもよい。このポリシリコンは堆積プロセス中に不純物を導入することによってドーピングされ得る。工程820にて、余分なポリシリコン材料を除去してゲート領域を形成するように、エッチバックプロセスが実行される。ポリシリコン層は、トレンチ内に該ポリシリコン層から形成されるゲート領域と、後に形成されるボディ、ドリフト及びドレイン領域との間の所望の離隔間隔／重なりが得られるようにエッチバックされる。一実施例において、余分なポリシリコンは化学機械研磨（ＣＭＰ）プロセスと異方性エッチング法との組み合わせによって除去される。
【００８１】
必要に応じて選択される一実施形態においては、ゲート上に誘電体層が形成される。一実施例において、ゲートのポリシリコンが酸化され、二酸化シリコン層が形成される。ゲート上に形成された誘電体層上に、第２のポリシリコン層が堆積される。第２のポリシリコン層からスーパーソースを形成するために、エッチバックプロセスがもう１度使用される。
【００８２】
図８Ｂ及び９Ｅに示されるように、工程822にて、複数のトレンチ812’内に第２の誘電体824’が堆積される。一実施例において、この誘電体は、例えばテトラエチルオルソシリケイト（ＴＥＯＳ）の分解、又は高密度プラズマ充填（ＨＤＰ）等の方法によってトレンチ内に堆積される。工程824にて、余分な誘電体が除去され、ゲート絶縁体領域が完成される。一実施例において、余分な誘電体は化学機械研磨（ＣＭＰ）プロセスによって除去される。
【００８３】
工程826にて、複数のトレンチ812’間のボディ領域826’のドーピング濃度を調整するために、第１半導体層804’がｐ型ドープされる。一実施例において、このドーピングプロセスは例えばボロン等のｐ型不純物827’を第１半導体層804’に注入（インプラ）する。工程828にて、注入された不純物を実質的に第１半導体層804’の深さ全体に押し込む（例えば、拡散させる）ように熱サイクルが用いられ、それにより、ボディ領域826’が形成される。工程830にて、第２半導体層806’がｎ型ドープされる。一実施例において、このドーピングプロセスは例えばリン又はヒ素などのｎ型不純物831’を第２半導体層806’に注入する。工程832にて、注入された不純物を実質的に第２半導体層806’の深さ全体に押し込む（例えば、拡散させる）ように熱サイクルが用いられる。工程834にて、第２半導体層806’の上部が高濃度にｎ型ドープされ、複数のトレンチ812’間に、第２半導体層806’の上部のドレイン領域834’と下部のドリフト領域830’とが形成される。一実施例において、このドーピングプロセスは例えばリン又はヒ素などのｎ型不純物833’を第２半導体層806’の上部に注入する。工程836にて、所望深さのドレイン領域834’を実現するようにドレイン領域への注入不純物を押し込むために第３の熱サイクルが用いられてもよい。
【００８４】
工程838にて、ウェハ上に第２の犠牲酸化層838’が形成される。一実施例において、第２の犠牲酸化層838’はウェハ表面を酸化することによって形成される。工程840にて、ソース−ボディコンタクト開口用レジスト層840’を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。
【００８５】
図８Ｃ及び９Ｊに示されるように、工程842にて、露出された部分の第２の犠牲酸化層838’、ドレイン領域834’及びドリフト領域830’が、何らかの周知の異方性エッチング法によってエッチングされる。一実施例において、イオン性のエッチング液が、ソース−ボディコンタクト開口用レジスト層840’によって露出された犠牲酸化層838’、ドレイン領域834’及びドリフト領域830’と相互作用する。このエッチングプロセスにより、複数のソース−ボディコンタクト開口842’が形成される。ソース−ボディコンタクト開口842’の各々は、複数のトレンチ812’によって形成されたセル内に配置される。
【００８６】
工程844にて、第１のソース−ボディコンタクト領域844’を形成するために、露出された部分のボディ領域826’が高濃度にドープされる。一実施例において、このドーピングプロセスは例えばボロン等のｐ型不純物843’をボディ領域826’に注入する。ソース−ボディ注入不純物を実質的にボディ領域826’の露出部分全体に押し込むように熱サイクルが用いられてもよい。認識されるように、注入された不純物の一部は、その露出部分が隣接しているボディ領域826’の非露出部分へと横方向に拡散する。
【００８７】
工程846にて、ソース−ボディコンタクト開口用レジスト層840’が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。工程848にて、ソース−ボディコンタクト開口842’に沿って誘電体848’が形成される。一実施例において、誘電体848’はシリコンの露出表面を酸化して二酸化シリコン層を形成することによって形成される。
【００８８】
工程850にて、ソース−ボディコンタクト開口842’の底部に形成された誘電体848’とボディ領域826’の露出部分とが、何らかの周知の異方性エッチング法によってエッチングされる。このエッチングプロセスは、ソース−ボディコンタクト開口850’がソース領域802’（例えば、基板）内に部分的に延在するまで行われる。このエッチングプロセスにより、ボディ領域826’の隣接し合う部分とソース領域802’とが露出される一方で、ドリフト領域830’及びドレイン領域834’は誘電体層848’によって保護されたままである。認識されるように、ボディ領域826’の非露出部分へと横方向に拡散したソース−ボディコンタクト注入不純物844’の部分は、このエッチングプロセス後にも実質的に残されたままである。このソース−ボディコンタクト注入不純物の残された部分が第１のソース−ボディコンタクト844’を形成する。
【００８９】
工程852にて、ソース−ボディコンタクト開口850’の底部に第１の金属852’が堆積され、この金属852’は露出された部分のボディ領域826’及びソース領域802’と反応させられる。一実施例において、チタンが開口内にスパッタリングされ且つ急速熱アニール（ＲＴＡ）にかけられ、チタンシリサイド（ＴｉＳｉ）が形成される。このチタンシリサイドは第２のソース−ボディコンタクト854’を形成し、この第２のソース−ボディコンタクト854’は第１のソース−ボディコンタクトと組み合わさって、ボディ領域826’をソース領域802’に電気的に結合させる。工程854にて、誘電体で内側を覆われたソース−ボディコンタクト開口850’の壁部に沿ったチタンの未反応部分がエッチング除去される。
【００９０】
工程856にて、ソース−ボディコンタクト開口850’内に第３の誘電体が堆積され、ソース−ボディ絶縁体領域856’が形成される。一実施例において、誘電体856’は、例えばテトラエチルオルソシリケイト（ＴＥＯＳ）の分解、又は高密度プラズマ充填（ＨＤＰ）等の方法によって開口850’内に堆積される。
【００９１】
工程862にて、ゲートコンタクト用レジスト層（図示せず）を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。ゲートコンタクトは周辺領域（図示せず）に形成される。図８Ｄに示されるように、工程864にて、ゲート絶縁体領域824’の露出部分が何らかの周知の異方性エッチング法によってエッチングされ、周辺領域（図示せず）にゲートコンタクトが形成される。一実施例において、イオン性のエッチング液が、ゲートコンタクト用レジスト層によって露出されたゲート酸化物と相互作用する。ゲートコンタクト開口が下にあるゲート領域820’まで延在する。工程866にて、ゲートコンタクト用レジスト層が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。
【００９２】
工程868にて、ドレインコンタクト用レジスト層（図示せず）を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。工程870にて、中心領域の余分な誘電体材料及び第３の犠牲酸化物の露出部分が何らかの周知の異方性エッチング法によってエッチングされ、ドレインコンタクト開口（図示せず）が形成される。一実施例において、イオン性のエッチング液が、余分な誘電体材料及び第３の犠牲酸化物と相互作用し、ドレインコンタクト開口が形成される。ドレインコンタクト開口は下にあるドレイン領域834’まで延在する。工程872にて、ドレインコンタクト用レジスト層が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される（図示せず）。
【００９３】
工程874にて、ウェハ上に第２の金属層が堆積される。一実施例において、例えばアルミニウムである第２の金属層は、スパッタリング等の何らかの周知の方法によって堆積される。この金属層は、ドレイン領域834’、ゲート絶縁体領域824’及びソース−ボディコンタクト絶縁体領域856’の頂部を覆う。第２の金属層は、ゲートコンタクト開口内に延在してゲート領域と電気的に接触するとともに、ドレインコンタクト開口内に延在してドレイン領域834’と電気的に接触する。その後、工程876にて、第２の金属層はフォトレジストマスクと選択的エッチング法とを用いてパターニングされ、ゲートコンタクト層（図示せず）及びドレインコンタクト層876’が形成される。
【００９４】
工程882にて、ソースコンタクトを形成するために、様々な裏面製造プロセスが続けられる。この様々なプロセスには、一般に、エッチング、堆積、ドーピング、洗浄、アニーリング、パッシベーション、切断などが含まれる。
【００９５】
続いて図１０Ａ−１０Ｄを参照するに、本発明の他の一実施形態に従ったクローズドセル型のトレンチ型金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）を製造する方法のフロー図が示されている。本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法は、図１１Ａ−１１Ｏにも示されている。図１０Ａ及び１１Ａに示されるように、このプロセスは、工程1002にて、基板1002’への例えば洗浄、堆積、ドーピング、エッチング等の様々な初期工程で開始される。一実施例において、基板1002’はリンで高濃度にドープされた（Ｎ＋型）シリコンを有している。半導体基板1002’は実質的に、この製造プロセスの完了時にＴＭＯＳＦＥＴのソース領域を構成することになる。
【００９６】
工程1004にて、基板1002’上に第１半導体層1004’がエピタキシャル成長される。一実施例において、第１半導体層1004’は高濃度にｐ型ドープされた（Ｐ＋型）シリコンから成っている。エピタキシャル成長されるシリコンは、エピタキシャル反応チャンバ内に例えばボロン等の所望の不純物を導入することによってドーピングされ得る。他の例では、第１半導体層1004’のドーピングは、例えばボロン等のｐ型ドーパントを用いた高エネルギーインプラ（イオン注入）によって実現されてもよい。
【００９７】
工程1006にて、第１半導体層1004’上に第２半導体層1006’がエピタキシャル成長される。一実施例において、第２半導体層は低濃度にｎ型ドープされた（Ｎ−型）シリコンから成っている。エピタキシャル成長されるシリコンは、反応チャンバ内に例えばリン又はヒ素等の所望の不純物を導入することによってドーピングされ得る。他の例では、第２半導体層1006’のドーピングは、例えばリン又はヒ素等のｎ型ドーパントを用いた高エネルギーインプラによって実現されてもよい。
【００９８】
工程1008にて、第２半導体層1006’上に第１の犠牲酸化層1008’が形成される。一実施例において、犠牲酸化層1008’は第２半導体層1006’の表面を酸化することによって形成される。工程1010にて、ゲートトレンチ用レジスト層1010’を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。
【００９９】
工程1012にて、露出された部分の第１の犠牲酸化層1008’、第２半導体層1006’、第１半導体層1004’、及び基板1002’の一部が、何らかの周知の異方性エッチング法（例えば、ドライエッチング）によってエッチングされる。一実施例において、イオン性のエッチング液が、ゲートトレンチ用レジスト層1010’によって露出された犠牲酸化層1008’、第２半導体層1006’、第１半導体層1004’及び基板1002’と相互作用する。実質的に平行な構造をした第１部分と、それに実質的に垂直な、平行な構造をした第２部分とを有する複数のトレンチ1012’が形成される。
【０１００】
工程1014にて、ゲートトレンチ用レジスト層1010’が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。工程1016にて、複数のトレンチ1012’に沿って第１の誘電体層1016’が形成される。一実施例において、誘電体層1016’はシリコンの露出表面を酸化して二酸化シリコン層を形成することによって形成される。トレンチ壁に沿って得られた誘電体層1016’はゲート絶縁体領域の第１部分を形成する。
【０１０１】
工程1018にて、複数のトレンチ内に第１のポリシリコン層が堆積される。一実施例において、このポリシリコンは、例えばシラン（ＳｉＨ４）の分解などの方法によってトレンチ内に堆積される。このポリシリコンは例えばリン又はヒ素などのｎ型不純物でドーピングされてもよい。このポリシリコンは堆積プロセス中に不純物を導入することによってドーピングされ得る。工程1020にて、余分なポリシリコン材料を除去してゲート領域1020’を形成するように、エッチバックプロセスが実行される。このポリシリコン層は、トレンチ内に該ポリシリコン層から形成されるゲート領域と、後に形成されるボディ、ドリフト及びドレイン領域との間の所望の離隔間隔／重なりが得られるようにエッチバックされる。一実施例において、余分なポリシリコンは化学機械研磨（ＣＭＰ）プロセスと異方性エッチング法との組み合わせによって除去される。
【０１０２】
続いて図１０Ｂ及び１１Ｅを参照するに、必要に応じての工程1022にて、ゲート領域1020’上に第２の誘電体層1022’が形成される。一実施例において、ゲート1020’のポリシリコンが酸化され、二酸化シリコン層が形成される。必要に応じての工程1024にて、ゲート1020’上に形成された誘電体層1022’上に、第２のポリシリコン層が堆積される。必要に応じての工程1026にて、第２のポリシリコン層からスーパーソース領域1026’を形成するために、エッチバックプロセスがもう１度使用される。
【０１０３】
工程1028にて、複数のトレンチ1012’内に第３の誘電体が堆積される。一実施例において、この誘電体は準常圧化学的気相堆積（ＳＡＣＶＤ）プロセスを用いて堆積される。工程1030にて、余分な誘電体材料が除去され、ゲート絶縁体領域1030’が完成される。一実施例において、余分な誘電体材料は化学機械研磨（ＣＭＰ）プロセスによって除去される。
【０１０４】
工程1032にて、第２半導体層1006’の下部がｐ型不純物でドープされる。一実施例において、このドーピングプロセスは例えばボロン等のｐ型不純物1032’を第２半導体層1006’の下部に注入（インプラ）する。必要に応じての工程1034にて、注入された不純物を押し込むように熱サイクルが用いられ、それにより、ボディ領域1035’が形成される。認識されるように、この熱サイクルは、ボディ領域1035’が実質的に第１半導体層1004’と第２半導体層1006’の下部とから形成されるように、第１半導体層1004’内の不純物と、第２半導体層1006’の下部内の工程1032により注入された不純物とを拡散させるものである。
【０１０５】
工程1036にて、ドリフト領域1036’のドーピング濃度を調整するために、第２半導体層1006’の上部がｎ型ドープされる。一実施例において、このドーピングプロセスは例えばリン又はヒ素などのｎ型不純物1037’を第２半導体層1006’の上部に注入する。必要に応じての工程1038にて、注入された第２の不純物を押し込む（例えば、拡散させる）ように第２の熱サイクルが用いられ、それにより、ドリフト領域1036’が形成される。
【０１０６】
工程1042にて、ウェハ上に第２の犠牲酸化層1042’が形成される。一実施例において、この犠牲酸化層はウェハ表面を酸化することによって形成される。図１０Ｃ及び１１Ｈに示されるように、工程1046にて、ソース−ボディコンタクト開口用レジスト層1046’を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。
【０１０７】
工程1048にて、露出された部分の第２の犠牲酸化層1042’及びドリフト領域1036’が、何らかの周知の異方性エッチング法によってエッチングされる。一実施例において、イオン性のエッチング液が、ソース−ボディコンタクト開口用レジスト層1046’によって露出された第２の犠牲酸化層1042’及びドリフト領域1036’と相互作用する。このエッチングプロセスにより、複数のソース−ボディコンタクト開口1048’が形成される。ソース−ボディコンタクト開口の各々は、複数のトレンチ1012’によって形成されたセル内に配置される。
【０１０８】
工程1050にて、ソース−ボディ注入領域1050’を形成するために、露出された部分のボディ領域が高濃度にｐ型ドープされる。一実施例において、このドーピングプロセスは例えばボロン等のｐ型不純物1049’をボディ領域1035’に注入する。ソース−ボディ注入不純物を実質的にボディ領域1035’の露出部分全体に押し込むように熱サイクルが用いられてもよい。認識されるように、ソース−ボディ注入不純物の一部は、その露出部分が隣接しているボディ領域1035’の非露出部分へと横方向に拡散する。
【０１０９】
工程1052にて、ソース−ボディコンタクト開口用レジスト層1046’が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。工程1054にて、ソース−ボディコンタクト開口1048’に沿って第４の誘電体層1054’が形成される。一実施例において、誘電体層1054’はシリコンの露出表面を酸化して二酸化シリコン層を形成することによって形成される。
【０１１０】
工程1056にて、ソース−ボディコンタクト開口1048’の底部に形成された誘電体層1054’の部分とボディ領域1035’の露出部分とが、何らかの周知の異方性エッチング法によってエッチングされる。このエッチングプロセスは、ソース−ボディコンタクト開口1056’が基板1002’内に部分的に延在するまで行われる。このエッチングプロセスにより、ボディ領域1035’の隣接し合う部分とソース領域1002’とが露出される一方で、ドリフト領域1036’は誘電体層1054’によって保護されたままである。認識されるように、ボディ領域1035’の非露出部分へと横方向に拡散したソース−ボディコンタクト注入不純物の部分は、このエッチングプロセス後にも実質的に残されたままである。このソース−ボディコンタクト注入不純物の残された部分が第１のソース−ボディコンタクト1050’を形成する。
【０１１１】
工程1058にて、ソース−ボディコンタクト開口1056’の底部に第１の金属層1060’が堆積され、この金属層1060’は露出された部分のボディ領域1035’及び基板1002’と反応させられる。一実施例において、チタンが開口内にスパッタリングされ且つ急速熱アニール（ＲＴＡ）にかけられ、チタンシリサイド（ＴｉＳｉ）が形成される。このチタンシリサイドは第２のソース−ボディコンタクト1060’を形成し、この第２のソース−ボディコンタクト1060’は第１のソース−ボディコンタクト1050’と組み合わさって、ボディ領域1035’を基板領域1002’に電気的に結合させる。工程1060にて、誘電体で内側を覆われたソース−ボディコンタクト開口の壁部に沿ったチタンの未反応部分がエッチング除去される。工程1062にて、ソース−ボディコンタクト開口内に第５の誘電体層が堆積され、ソース−ボディ絶縁体領域1064’が形成される。一実施例において、この誘電体層は、準常圧化学的気相堆積（ＳＡＣＶＤ）プロセスを用いてソース−ボディコンタクト開口1056’内に堆積される。
【０１１２】
図１０Ｄに示されるように、工程1068にて、ゲートコンタクト用レジスト層（図示せず）を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。ゲートコンタクトは周辺領域（図示せず）に形成される。工程1070にて、第５の誘電体層及びゲート絶縁体領域1030’の露出部分が何らかの周知の異方性エッチング法によってエッチングされる（図示せず）。一実施例において、イオン性のエッチング液が、ゲートコンタクト用レジスト層によって露出されたゲート酸化物と相互作用する。ゲートコンタクト開口が下にあるゲート領域1020’まで延在する。工程1072にて、ゲートコンタクト用レジスト層が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される（図示せず）。
【０１１３】
工程1074にて、ドレインコンタクト用レジスト層（図示せず）を形成するために、何らかの周知のリソグラフィプロセスによってフォトレジストが堆積・パターニングされる。工程1076にて、第５の誘電体層の露出部分が何らかの周知の異方性エッチング法によってエッチングされる。一実施例において、イオン性のエッチング液が第５の誘電体層と相互作用し、ドレインコンタクト開口が形成される。ドレインコンタクト開口は下にあるドリフト領域1036’まで延在する。工程1078にて、ドレイン領域を形成するためにドリフト領域の上部が高濃度にｎ型ドープされる。必要に応じての工程1080にて、所望深さのドレイン領域1080’を実現するように注入不純物を押し込む（例えば、拡散させる）ために第３の熱サイクルが用いられる。工程1082にて、ドレインコンタクト用レジスト層が適当なレジスト剥離又はレジストアッシングプロセスを用いて除去される。
【０１１４】
工程1084にて、ウェハ上に第２の金属層が堆積される。一実施例において、例えばアルミニウムである第２の金属層は、スパッタリング等の何らかの周知の方法によって堆積される。この金属層は、ドレイン領域、ゲート酸化物及びソース−ボディコンタクト酸化物領域の頂部を覆い、ドレイン領域と電気的に接触する。第２の金属層はまた、ゲートコンタクト開口内に延在してゲート領域と電気的に接触する。その後、工程1086にて、この金属層はフォトレジストマスクと選択的エッチング法とを用いてパターニングされ、ゲートコンタクト層（図示せず）及びドレインコンタクト層1086’が形成される。
【０１１５】
工程1088にて、ソースコンタクトを形成するために、様々な裏面製造プロセスが続けられる。この様々なプロセスには、一般に、エッチング、堆積、ドーピング、洗浄、アニーリング、パッシベーション、切断などが含まれる。
【０１１６】
本発明の具体的な実施形態についての以上の記載は説明目的で提示されたものである。これらは網羅的なものではないし、本発明を開示されたそのままの形態に限定するものでもない。そして、上述の教示を踏まえて数多くの変更及び変形が為され得ることは明らかである。以上の実施形態は、本発明の原理及びその実際の適用を最もよく説明し、それにより、当業者が意図する具体的な用途にふさわしい様々な変更を用いて本発明及び様々な実施形態を最良に使用することができるように、選択されて記載されたものである。本発明の範囲は添付の請求項及びその均等物によって定められるものである。
【図面の簡単な説明】
【０１１７】
【図１】従来技術に従ったストライプ型ＴＭＯＳＦＥＴの断面を示す斜視図である。
【図２】従来技術に従ったクローズドセル型ＴＭＯＳＦＥＴの断面を示す斜視図である。
【図３】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの断面を示す斜視図である。
【図４】本発明の他の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの断面を示す斜視図である。
【図５Ａ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図５Ｂ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図５Ｃ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図５Ｄ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図６Ａ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｂ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｃ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｄ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｅ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｆ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｇ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｈ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｉ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｊ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｋ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｌ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｍ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｎ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ｏ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図６Ａ】本発明の一実施形態に従ったストライプセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図７】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの断面を示す斜視図である。
【図８Ａ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図８Ｂ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図８Ｃ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図８Ｄ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図９Ａ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｂ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｃ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｄ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｅ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｆ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｇ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｈ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｉ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｊ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｋ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｌ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｍ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｎ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図９Ｏ】本発明の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１０Ａ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図１０Ｂ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図１０Ｃ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図１０Ｄ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの製造方法を示すフロー図である。
【図１１Ａ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｂ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｃ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｄ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｅ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｆ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｇ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｈ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｉ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｊ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｋ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｌ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｍ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１１Ｎ】本発明の他の一実施形態に従ったクローズドセル型ＴＭＯＳＦＥＴの一製造段階を示す断面図である。
【図１】
2008543046.tif 000003
【図２】
2008543046.tif 000004
【図３】
2008543046.tif 000005
【図４】
2008543046.tif 000006
【図５Ａ】
2008543046.tif 000007
【図５Ｂ】
2008543046.tif 000008
【図５Ｃ】
2008543046.tif 000009
【図５Ｄ】
2008543046.tif 000010
【図６Ａ】
2008543046.tif 000011
【図６Ｂ】
2008543046.tif 000012
【図６Ｃ】
2008543046.tif 000013
【図６Ｄ】
2008543046.tif 000014
【図６Ｅ】
2008543046.tif 000015
【図６Ｆ】
2008543046.tif 000016
【図６Ｇ】
2008543046.tif 000017
【図６Ｈ】
2008543046.tif 000018
【図６Ｉ】
2008543046.tif 000019
【図６Ｊ】
2008543046.tif 000020
【図６Ｋ】
2008543046.tif 000021
【図６Ｌ】
2008543046.tif 000022
【図６Ｍ】
2008543046.tif 000023
【図６Ｎ】
2008543046.tif 000024
【図６Ｏ】
2008543046.tif 000025
【図７】
2008543046.tif 000026
【図８Ａ】
2008543046.tif 000027
【図８Ｂ】
2008543046.tif 000028
【図８Ｃ】
2008543046.tif 000029
【図８Ｄ】
2008543046.tif 000030
【図９Ａ】
2008543046.tif 000031
【図９Ｂ】
2008543046.tif 000032
【図９Ｃ】
2008543046.tif 000033
【図９Ｄ】
2008543046.tif 000034
【図９Ｅ】
2008543046.tif 000035
【図９Ｆ】
2008543046.tif 000036
【図９Ｇ】
2008543046.tif 000037
【図９Ｈ】
2008543046.tif 000038
【図９Ｉ】
2008543046.tif 000039
【図９Ｊ】
2008543046.tif 000040
【図９Ｋ】
2008543046.tif 000041
【図９Ｌ】
2008543046.tif 000042
【図９Ｍ】
2008543046.tif 000043
【図９Ｎ】
2008543046.tif 000044
【図９Ｏ】
2008543046.tif 000045
【図１０Ａ】
2008543046.tif 000046
【図１０Ｂ】
2008543046.tif 000047
【図１０Ｃ】
2008543046.tif 000048
【図１０Ｄ】
2008543046.tif 000049
【図１１Ａ】
2008543046.tif 000050
【図１１Ｂ】
2008543046.tif 000051
【図１１Ｃ】
2008543046.tif 000052
【図１１Ｄ】
2008543046.tif 000053
【図１１Ｅ】
2008543046.tif 000054
【図１１Ｆ】
2008543046.tif 000055
【図１１Ｇ】
2008543046.tif 000056
【図１１Ｈ】
2008543046.tif 000057
【図１１Ｉ】
2008543046.tif 000058
【図１１Ｊ】
2008543046.tif 000059
【図１１Ｋ】
2008543046.tif 000060
【図１１Ｌ】
2008543046.tif 000061
【図１１Ｍ】
2008543046.tif 000062
【図１１Ｎ】
2008543046.tif 000063
【手続補正書】
【提出日】平成20年5月20日(2008.5.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
同様に、クローズドセル型ＴＭＯＳＦＥＴ200のゲート−ドレイン間の静電容量（以下、ゲート−ドレイン容量）は、ゲート領域220の底部とドレイン領域240とが重なり合う面積の関数である。従って、クローズドセル型ＴＭＯＳＦＥＴ200の構造は、ストライプ型ＴＭＯＳＦＥＴ100と比較して大きいゲート−ドレイン容量を有するという問題を有する。ストライプ型ＴＭＯＳＦＥＴ100と比較して大きいゲート−ドレイン容量は、クローズドセル型ＴＭＯＳＦＥＴ200のスイッチング速度を制限してしまう。
【特許文献１】米国特許出願公開第２００１／０２３９５９Ａ１号明細書
【特許文献２】米国特許第５７６０４４０Ａ号明細書
【特許文献３】独国特許発明第１０２３９３１０Ａ１号明細書
【特許文献４】米国特許第６３１９７７７Ｂ１号明細書
【特許文献５】欧州特許第１１７０８０３Ａ号明細書
【特許文献６】米国特許第５９９８８３３Ａ号明細書
【国際調査報告】
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