(57)【要約】  メモリアレイが複数のメモリセルを含み、各セルがビットライン、第１ワードラインおよび第２ワードラインを受けている。各メモリセルはメモリセルの選択を許容するセル選択回路を含んでいる。各メモリセルは２端子スイッチ装置も含み、ナノチューブ物体と電気的に連絡された第１および第２導電性端子を含んでいる。メモリアレイはメモリ操作回路も含み、各セルのビットライン、第１ワードラインおよび第２ワードラインに動作結合されている。回路は適切なラインを作動させることによってセルを選択することができ、また、適切な電気的刺激を適切なラインに印加して第１端子と第２端子間のナノチューブ物体の相対的抵抗値を再プログラム可能に変えることができる。相対的抵抗値はメモリセルの情報状態に対応している。  【選択図】  図２
2008541458.tif 000002
【特許請求の範囲】
【請求項１】
各メモリセルがビットライン、第１ワードラインおよび第２ワードラインを受ける複数メモリセルにおいて、各メモリセルが、
第１ワードラインとビットラインに動作接続され、ビットラインと第１ワードラインの少なくとも一つの作動に応答してメモリセルを選択するセル選択回路と、
ナノチューブ物体と電気的に連絡する第１および第２導電端子を備えており、第１端子がセル選択回路と動作接続され、第２端子が第２ワードラインと動作接続されている２端子スイッチ装置と、
を備えている複数のメモリセルと、
各セルのビットライン、第１ワードラインおよび第２ワードラインと動作接続されたメモリ操作回路において、
前記操作回路がビットラインと第１ワードラインの少なくとも一つを作動させ、第１電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のナノチューブ物体の抵抗値を比較的高い抵抗値に変えることによってセルを選択することができ、
前記操作回路がビットラインと第１ワードラインの少なくとも一つを作動させ、第２電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のナノチューブ物体の抵抗値を比較的低い抵抗値に変えることによってセルを選択することができる
メモリ操作回路と、
を備えており、
ナノチューブ物体の比較的高い抵抗値がメモリセルの第１情報状態に対応し、ナノチューブ物体の比較的低い抵抗値がメモリセルの第２情報状態に対応している
メモリアレイ。
【請求項２】
第１および第２情報状態が不揮発性である請求項１に記載のアレイ。
【請求項３】
第１状態の抵抗値が第２状態の抵抗値よりも少なくとも約１０倍大きい請求項１に記載のアレイ。
【請求項４】
セル選択回路がゲート、ソースおよびドレインを伴うトランジスタを含む請求項１に記載のアレイ。
【請求項５】
ゲートが第１ワードラインと電気的に接続され、ソースが第１導電端子と電気的に接続され、また、ドレインがビットラインと電気的に接続されている請求項４に記載のアレイ。
【請求項６】
セル選択回路がＦＥＴを含む請求項１に記載のアレイ。
【請求項７】
前記操作回路が、ビットラインと第１ワードラインの一方の作動によるセルの選択と、ビットラインと第１ワードラインの他方への読み込み刺激の印加とによってメモリセルの情報状態を読み込む請求項１に記載のアレイ。
【請求項８】
読み込み刺激が浮動電圧の印加を備え、操作回路がビットラインと第１ワードラインの他方上の電圧が閾値よりも低下しているかどうかを決定することによってセルの情報状態を読み込む請求項７に記載のアレイ。
【請求項９】
メモリセルの情報状態の読み込みが非破壊読み出し操作である請求項７に記載のアレイ。
【請求項１０】
前記操作回路が各メモリセルに対応するラッチを含み、メモリセルを消去する前に対応するラッチ内のメモリセルの情報状態を記憶する請求項１に記載のアレイ。
【請求項１１】
操作回路が第１電気的刺激のための消去操作を生成するための回路網を含む請求項１に記載のアレイ。
【請求項１２】
消去操作が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第１状態に変えるのに充分である請求項１１に記載のアレイ。
【請求項１３】
操作回路が第２電気的刺激のためのプログラム操作を生成する回路網を含む請求項１に記載のアレイ。
【請求項１４】
プログラム操作が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第２状態に変えるのに充分である請求項１３に記載のアレイ。
【請求項１５】
ナノチューブ物体が規定された方向のあるナノチューブファブリックの領域を備えている請求項１に記載のアレイ。
【請求項１６】
第１および第２端子が金属である請求項１に記載のアレイ。
【請求項１７】
金属がＲｕ，Ｔｉ，Ｃｒ，Ａｌ，Ａｕ，Ｐｄ，Ｎｉ，Ｗ，Ｃｕ，Ｍｏ，Ａｇ，Ｉｎ，Ｉｒ，Ｐｂ，Ｓｎ，ＴｉＡｕ，ＴｉＣｕ，ＴｉＰｄ，ＰｂＩｎおよびＴｉＷの少なくとも一つを備えている請求項１に記載のアレイ。
【請求項１８】
操作回路が選択電圧を第１ワードラインに印加してセルを選択するとともに消去電圧を第２ワードラインに印加してナノチューブ物体の抵抗値を比較的高い抵抗値に変える請求項１に記載のアレイ。
【請求項１９】
操作回路が選択電圧を第１ワードラインに印加してセルを選択するとともにプログラム電圧を第２ワードラインに印加してナノチューブ物体の抵抗値を比較的低い抵抗値に変える請求項１に記載のアレイ。
【請求項２０】
ビットラインと第１ワードラインに電気的に連絡され、ビットラインと第１ワードラインの少なくとも一つの作動に応答してメモリセルを選択するセル選択回路と、
ナノチューブ物体と電気的に連絡する第１および第２導電端子を備えており、第１端子がセル選択回路と電気的に連絡され、また、第２端子が第２ワードラインと電気的に連絡されている２端子ナノチューブスイッチ装置と、
を備えており、
メモリセルを選択し、第１電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のスイッチ装置の抵抗値を比較的低い抵抗値から比較的高い抵抗値に変え、
メモリセルを選択し、第２電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のスイッチ装置の抵抗値を比較的高い抵抗値から比較的低い抵抗値に変え、
第１端子と第２端子間の比較的高い抵抗値が該メモリセルの第１情報状態に対応し、また、第１端子と第２端子間の比較的低い抵抗値が該メモリセルの第２情報状態に対応している
メモリセル。
【請求項２１】
第１および第２情報状態が不揮発性である請求項２０に記載のセル。
【請求項２２】
第１情報状態の抵抗値が第２状態の抵抗値よりも少なくとも約１０倍大きい請求項２０に記載のセル。
【請求項２３】
セル選択回路がゲート、ソースおよびドレインを伴うトランジスタを含む請求項２０に記載のセル。
【請求項２４】
ゲートが第１ワードラインと電気的に連絡され、ソースが第１導電端子と電気的に連絡され、レインがビットラインと電気的に連絡されている請求項２３に記載のセル。
【請求項２５】
セル選択回路がＦＥＴを含む請求項２０に記載のセル。
【請求項２６】
第１電気的刺激が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第１情報状態に変えるのに充分である請求項２０に記載のセル。
【請求項２７】
第２電気的刺激が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第２情報状態に変えるのに充分である請求項２０に記載のセル。
【請求項２８】
ナノチューブ物体が規定された方向のあるナノチューブファブリックの領域を備えている請求項２０に記載のセル。
【請求項２９】
第１および第２端子が金属である請求項２０に記載のセル。
【請求項３０】
金属がＲｕ，Ｔｉ，Ｃｒ，Ａｌ，Ａｕ，Ｐｄ，Ｎｉ，Ｗ，Ｃｕ，Ｍｏ，Ａｇ，Ｉｎ，Ｉｒ，Ｐｂ，Ｓｎ，ＴｉＡｕ，ＴｉＣｕ，ＴｉＰｄ，ＰｂＩｎおよびＴｉＷの少なくとも一つを備えている請求項２９に記載のセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して不揮発性ランダムアクセスメモリアレイに関し、より詳細には再プログラム可能抵抗値を有し、集積回路に使用できるユニットセルを提供するナノチューブ物体を使用した不揮発性ランダムアクセスメモリアレイに関する。
【０００２】
（関連出願の説明）：  本願は米国特許法第１１９条（Ｃ）の下に以降の出願に対して優先権の権利請求をし、その内容は参照のためにその全体をここに引用する。
米国仮特許出願第６０／６７９，０２９号、２００５年５月９日出願、名称「リバーシブル・ナノスイッチ」、
米国仮特許出願第６０／６９２，８９１号、２００５年６月２２日出願、名称「リバーシブル・ナノスイッチ」、
米国仮特許出願第６０／６９２，７６５号、２００５年６月２２日出願、名称「ロジックのための埋設ＣＮＴスイッチ・アプリケーション」、および
米国仮特許出願第６０／６９２，９１８号、２００５年６月２２日出願、名称「ノンサスペンデッド・リバーシブル・ナノスイッチ・ナノチューブアレイ」。
【０００３】
本願は以降の出願に関連し、その内容は参照のためにその全体をここに引用する。
米国特許出願第（ＴＢＡ）、同日付出願、名称「２端子ナノスイッチ・ナノチューブ装置およびシステム並びに同製造方法」。
米国特許出願第（ＴＢＡ）、同日付出願、名称「ナノチューブスイッチを使用する不揮発性シャドウ・ラッチ」。
米国特許出願第１０／８１０，９６２号、２００３年３月２８日出願、名称「ＮＲＡＭビット選択可能２装置ナノチューブアレイ」。
米国特許出願第１０／８１１，１９１号、２００３年３月２８日出願、名称「集積ナノチューブを伴う単一トランジスタ（ＮＴ−ＦＥＴ）」。
米国特許出願第１０／８１１，３７３号、２００３年３月２８日出願、名称「ナノチューブーオンーゲートＦＥＴ構造体およびアプリケーション」。
米国特許出願第１０／８１０，９６３号、２００４年３月２６日出願、名称「ＮＲＡＭバイト／ブロック／リリースされたビット選択可能１装置ナノチューブアレイ」。
【背景技術】
【０００４】
商用電子装置に使用するためのメモリセルにおける重要な特徴は低生産コスト、不揮発性、高密度、低電力および高速を有することである。従来のメモリ解決策にはリードオンリーメモリ（ＲＯＭ）、プログラム可能リードオンリーメモリ（ＰＲＯＭ）、電気的プログラム可能メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）および静的ランダムアクセスメモリ（ＳＲＡＭ）が含まれる。
【０００５】
ＲＯＭは比較的低コストであるが再書き込みができない。ＰＲＯＭは電気的にプログラムできるが単一書き込みサイクルのみである。読み込みサイクルを有するＥＰＲＯＭはＲＯＭおよびＰＲＯＭの読み込みサイクルと比較して速いが、比較的長い消去時間を有し、かつ、少ない反復読み込み／書き込みサイクルのみに対して信頼性がある。ＥＥＰＲＯＭ（または「フラッシュ」メモリ）は生産が安価であり、かつ、低電力消費であるが、ＤＲＡＭまたはＳＲＡＭと比較して長い書き込みサイクル（ｍｓ）を有するとともに比較的低速である。フラッシュメモリも読み込み／書き込みサイクルの数に限度があり、これが長期信頼性を低くすることにつながっている。ＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭおよびＥＥＰＲＯＭは全て不揮発性であり、これはメモリへの電力が遮断されれば、メモリはメモリセルに記憶された情報を保持できることを意味している。
【０００６】
ＤＲＡＭはコンデンサとして作用するトランジスタ・ゲートに電荷を貯蔵する。これらのコンデンサは電荷漏洩を補償するために数ミリ秒毎に電気的にリフレッシュする必要がある。さらに、読み込み操作がコンデンサを放電させるので、情報は後でメモリに再書き込みしなければならない。コンデンサが放電する前および読み込み操作後で、メモリ内容を「リフレッシュする」ために別回路を含めなければならないので、この操作はシステム設計を複雑にする。ＳＲＡＭはリフレッシュする必要がなく、また，ＤＲＡＭに比べて速いが低密度であり、ＤＲＡＭに比べてより高価である。ＳＲＡＭおよびＤＲＡＭ両者は揮発性である。これはメモリへの電力が遮断されれば、メモリセルはその記憶している情報が消失されることを意味する。
【０００７】
従って、既存の商業的に利用可能な技術は一般的に不揮発性であるが、ランダムにアクセス可能ではなく、また、低密度、高生産コストであり、回路機能の高い信頼性を伴って多数の書き込みを許容するのに限定された能力を有しているか、あるいは揮発性で、複雑なシステム設計を有するか、または低密度である。ある明らかになった技術がこれらの欠点に対処するために試行されている。
【０００８】
例えば、磁気ＲＡＭ（ＭＲＡＭ）または強磁性ＲＡＭ（ＦＲＡＭ）が、磁気または強磁性領域にある材料の方向から発生される不揮発性メモリセルを有している。ＭＲＡＭは異方性磁気抵抗または強磁性材料の巨大磁気抵抗に基づいた磁気抵抗メモリ要素を利用している。これらのタイプのメモリセル両者は不揮発性であるが、比較的高抵抗値と低密度を有している。磁気トンネル接合に基づいた別に提案された磁気メモリセルも実験されたが、大規模商業化ＭＲＡＭ装置に到っていない。ＦＲＡＭはＤＲＡＭと同様の回路構成を使用しているが、代わりに薄膜強誘電体コンデンサと外部印加電界を利用している。このコンデンサは外部印加電界を除去した後も電気的極性を保持し、不揮発性メモリセルを生じると考えられる。しかし、ＦＲＡＭメモリセルは大型になる傾向にあり、また、大規模集積要素として製造するのは困難である。米国特許第４，８５３，８９３号、同第４，８８８，６３０号、同第５，１９８，９９４号参照。
【０００９】
出現した別の不揮発性メモリ技術は相変化メモリである。この技術はセレニウムまたはテルリウムのような元素を合成した薄膜合金内で構造的相変化を誘起することによって情報を記憶する。これらの合金は結晶状態とアモルファス状態両方で安定性を維持すると考えられ、不揮発性メモリセルとして機能する双安定スイッチの形成を許容する。しかし、この技術は低速で作動し、製造するのが困難であり、信頼性が未知であり、商業化状態に到っていないように見える。米国特許第３，４４８，３０２号、同第４，８４５，５３３号、同第４，８７６，６６７号、同第６，０４４，００８号参照。
【００１０】
ワイヤクロスバーメモリも提案されている。米国特許第６，１２８，２１４号、同第６，１５９，６２０号および同第６，１９８，６５５号参照。これらの提案されたメモリセルは双安定スイッチとなる分子を利用している。２本のワイヤ（特定する実行例に依存して金属または半導体とすることができる）がクロスされ、一つまたはそれ以上の分子化合物の層が接合部でワイヤ間に挟持される。挟持化合物を制御することによって、例えば、化学的に集合させることによって、または電子化学的に酸化／還元反応させることによって、２本のワイヤを互いに電気的に接触させ、または離反させてそれぞれ「オン」または「オフ」状態を発生させる。メモリセルのこの形態は高度に特定化されたワイヤ接合部を必要とする製造上の制限がある。さらに、酸化還元プロセスに見られる固有の不安定性および化学化合物が劣化するリスクのために不揮発性または長期信頼性を維持することができない。
【００１１】
最近、メモリ装置は単一壁炭素ナノチューブのようなナノスコピックワイヤを使用してメモリセルとして作用するクロスバー接続部を形成することが提案されている。ＷＯ０１／０３２０８「ナノスコピックワイヤ基準装置、アレイおよびその製造方法」およびトーマス・ルークス他による「分子計算用炭素ナノチューブ基準不揮発性ランダムアクセスメモリ」、サイエンス、第２８９巻、９４−９７ページ，２０００年７月７日参照。以後、これらの装置はナノチューブワイヤクロスバーメモリ（ＮＴＷＣＭ）と呼ぶ。これらの提案された装置において、個々の単一壁ナノチューブワイヤは他のメモリセルから垂下されており、メモリセルを規定している。１本または両ワイヤに書き込まれた電気信号がこれらワイヤをして互いに物理的に誘引し、または、反発せしめる。各物理的状態（すなわち、誘引または反発されるワイヤ）は電気状態に対応している。反発するワイヤは開回路ジャンクションを形成する。誘引ワイヤは閉状態を形成し、整流ジャンクションを形成する。電力がジャンクションから除去されると、ワイヤはその物理的（および、従って、電気的）状態を維持し、これによって不揮発性メモリセルを形成する。
【００１２】
より最近提案されたナノチューブリボン・クロスバーメモリ（ＮＴＲＣＭ）装置は不揮発性の利点を提供し、ビット当りの低製造コスト、高密度、高速ランダムアクセスおよび低電力消費および高い放射許容誤差を有している。このメモリは従来のＳＲＡＭに匹敵する性能を発揮するとともにこれよりも高い密度を達成する。これは電子機械的応答性ナノチューブに３本のアレイラインを付加した２装置構造を利用してメモリセル状態を制御するとともに読み込みしているからである。メモリは非破壊性読み出し（ＮＤＲＯ）操作および不揮発性を有する相対的利点を提供する。
【００１３】
米国特許第６，９１９，５９２号は、とりわけ、メモリセルのようなＮＴＲＣＭ基準電子機械回路を開示している。これらの回路は基板の表面から延長する支持部を有する構造体および支持部間の導電性トレースを含んでいる。支持部は導電性トレース両端でナノチューブリボンを垂下している。各リボンは一つまたはそれ以上のナノチューブを備えている。例えば、米国特許第６，９１９，５９２号に開示されているように、ナノチューブのファブリック（ナノファブリック）はリボン状にパターン化することができる。従って、このリボンは不揮発性電子機械メモリセルを生成する要素として使用することができる。リボンは制御トレースおよび（または）リボンの電気的刺激に応答して電子機械的に偏向可能である。リボンの被偏向物理的状態は対応情報状態を表わすように作ることができる。被偏向物理的状態は不揮発性特性を有しており、これは例え電力がメモリセルから除去されたとしてもリボンがその物理的（および従って情報上の）状態を維持することを意味している。米国特許第６，９１１，６８２号に開示されているように、３トレース・アーキテクチャが電子機械的メモリセルのために使用され、３トレースの内の二つがリボンの偏向を制御するための電極である。
【００１４】
リボンは、例えば米国特許公開公報第６，９１９，５９２号に開示されているように、ナノチューブの溶着ないし成長層またはマット化ファブリックから物質を選択的に除去することによって形成することができる。垂下ナノチューブリボンを作るために、多数のマスキング工程が使用される。犠牲層がリボンの垂下されるスイッチング領域にあるナノチューブリボンの上方と下方に形成される。犠牲層はリボンの上方と下方にスペースを残すために、すなわち、リボンを垂下するために後ほど除去される。
【００１５】
少なくともある目的のための理想的メモリ装置は、既存の嵩高い、すなわち、ＳＯＩ  ＣＭＯＳプロセスを使用して製造するための簡単、低コスト集積を可能にするものである。この種のメモリ装置はただ一つの付加的マスキング層（または多くて二つの付加的マスキング層）と最少の付加的プロセス工程数で製造することができる。
【発明の開示】
【課題を解決するための手段】
【００１６】
本発明は２端子ナノチューブスイッチを含む不揮発性メモリアレイを提供する。このアレイは複数のメモリユニットセルを含んでおり、各々ビットライン、第１ワードラインおよび第２ワードラインを受けている。各メモリユニットセルはセル選択トランジスタおよび再プログラム可能抵抗値を有する不揮発性２端子ナノチューブ物体を含んでおり、その状態がメモリユニットセルのロジック状態を決定する。
【００１７】
一つの観点において、メモリアレイは複数のメモリセルを含んでおり、各メモリセルはビットライン、第１ワードラインおよび第２ワードラインを受けている。各メモリセルが、第１ワードラインとビットラインに動作接続され、ビットラインと第１ワードラインの少なくとも一つの作動に応答してメモリセルを選択するセル選択回路を含んでいる。各メモリセルはまたナノチューブ物体と電気的に連絡する第１および第２導電端子を含んでいる２端子スイッチング装置を含んでいる。第１端子がセル選択回路と動作接続され、第２端子が第２ワードラインと動作接続されている。メモリアレイはまた各セルのビットライン、第１ワードラインおよび第２ワードラインに動作接続されたメモリ操作回路を含んでいる。操作回路はビットラインと第１ワードラインの少なくとも一つを作動させることによって、また、第１電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のナノチューブ物体の抵抗値を比較的高い抵抗値に変えることによってセルを選択することができる。操作回路はまたビットラインと第１ワードラインの少なくとも一つを作動させることによって、また、第２電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のナノチューブ物体の抵抗値を比較的低い抵抗値に変えることによってセルを選択することができる。ナノチューブ物体の比較的高い抵抗値がメモリセルの第１情報状態に対応し、また、ナノチューブ物体の比較的低い抵抗値がメモリセルの第２情報状態に対応している。
【００１８】
別の観点において、第１および第２情報状態が不揮発性である。第１状態の抵抗値が第２状態の抵抗値よりも少なくとも約１０倍大きい。
【００１９】
別の観点において、セル選択回路がゲート、ソースおよびドレインを伴うトランジスタを含んでいる。ゲートが第１ワードラインと電気的に接続され、ソースが第１導電端子と電気的に接続され、また、ドレインがビットラインと電気的に接続されている。別の観点において、セル選択回路がＦＥＴを含んでいる。
【００２０】
別の観点において、操作回路が、ビットラインと第１ワードラインの一方の作動によるセルの選択と、ビットラインと第１ワードラインの他方への読み込み刺激の印加とによってメモリセルの情報状態を読み込む。読み込み刺激が浮動電圧の印加を含んでおり、操作回路がビットラインと第１ワードラインの他方上の電圧が閾値よりも低下しているかどうかを決定することによってセルの情報状態を読み込むことができる。メモリセルの情報状態の読み込みが非破壊読み出し操作とすることができる。
【００２１】
別の観点において、操作回路が各メモリセルに対応するラッチを含んでおり、また、メモリセルを消去する前に対応するラッチ内のメモリセルの情報状態を読み込む。
【００２２】
別の観点において、操作回路が第１電気的刺激のための消去操作を生成するための回路網を含んでいる。消去操作が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第１状態に変えるのに充分である。別の観点において、操作回路が第２電気的刺激のためのプログラム操作を生成する回路網も含んでいる。プログラム操作が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第２状態に変えるのに充分である。
【００２３】
別の観点において、メモリセルがビットラインと第１ワードラインに電気的に連絡され、ビットラインと第１ワードラインの少なくとも一つの作動に応答してメモリセルを選択するセル選択回路を含んでいる。メモリセルはまたナノチューブ物体と電気的に連絡する第１および第２導電端子を含んでいる２端子ナノチューブスイッチ装置を含んでいる。第１端子がセル選択回路と電気的に連絡され、第２端子が第２ワードラインと電気的に連絡されている。メモリセルを選択し、第１電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のスイッチ装置の抵抗値を比較的低い抵抗値から比較的高い抵抗値に変える。メモリセルを選択し、第２電気的刺激をビットライン、第１ワードラインおよび第２ワードラインの少なくとも一つに印加して第１端子と第２端子間のスイッチ装置の抵抗値を比較的高い抵抗値から比較的低い抵抗値に変える。第１端子と第２端子間の比較的高い抵抗値がメモリセルの第１情報状態に対応し、第１端子と第２端子間の比較的低い抵抗値がメモリセルの第２情報状態に対応している。
【００２４】
別の観点において、第１および第２情報状態が不揮発性である。第１情報状態の抵抗値が第２状態の抵抗値よりも少なくとも約１０倍大きい。
【００２５】
別の観点において、セル選択回路がゲート、ソースおよびドレインを伴うトランジスタを含んでいる。ゲートが第１ワードラインと電気的に連絡され、ソースが第１導電端子と電気的に連絡され、ドレインがビットラインと電気的に連絡されている。別の観点において、セル選択回路がＦＥＴを含んでいる。
【００２６】
別の観点において、第１電気的刺激が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第１情報状態に変えるのに充分である。別の観点において、第２電気的刺激が一つまたはそれ以上の電圧パルスを印加するステップを備えており、パルスの振幅、パルスの波形およびパルス数がともに装置を第２情報状態に変えるのに充分である。
【発明を実施するための最良の形態】
【００２７】
本発明の好ましい実施例が再プログラム可能抵抗値を伴うナノチューブ物体を含んでいるスケーラブル・メモリアレイを提供する。概して、アレイは複数のメモリユニットセルを含んでおり、各々セル選択トランジスタと２端子ナノチューブスイッチを含むとともにビットライン、第１ワードラインおよび第２ワードラインに動作接続されている。セル選択トランジスタはビット、第１ワードラインおよび（または）第２ワードラインを使用してトランジスタに電気的刺激を印加することによってセルを選択するのに使用される。２端子ナノチューブスイッチがセル選択トランジスタに動作接続され、メモリユニットセルの状態を記憶するのに使用される。２端子ナノチューブスイッチは二つの導電端子とナノチューブ素子を含んでいる。二つの導電端子間の抵抗値がメモリセルの状態を特徴付ける。高抵抗状態がロジック「０」状態として使用することができ、また低抵抗状態がロジック「１」状態として使用することができる。セルは適切な電気的刺激をビット、第１ワードラインおよび（または）第２ワードラインに印加することによって二つの状態間を再プログラム可能に切り換えることができる。
【００２８】
不揮発性ナノチューブメモリ要素の一実施例は、ＮＦＥＴまたはＰＦＥＴ、特にＮＦＥＴアレイ装置が不揮発性２端子ナノチューブ（ＮＴ）スイッチと組み合わせて含んでおり、集積回路内で使用することができる不揮発性ユニットセルを提供する。
【００２９】
不揮発性ユニットセルを含めることができる２端子不揮発性ＮＴスイッチの実施例は本願の共通譲受人を有する米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出に開示されており、その内容は参照のためにその全体をここに引用する。
【００３０】
開示実施例内のナノチューブスイッチ要素は例えば金属層をナノチューブリボンと直接接触するように溶着およびパターン化することによって製造することができる。これらのナノチューブスイッチはＤＲＡＭと少なくとも同じ密度であるメモリ密度を達成するメモリ装置内に使用することができ、同時にＮＤＲＯ操作、不揮発性データ保存、および高速ランダムアクセス読み込み時間を提供する。さらに、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの書き込み（プログラム）および消去時間より速く、またより低い電圧を必要とする。
【００３１】
２端子ナノチューブスイッチ
開示メモリアレイ内に含めることができる２端子ナノチューブスイッチの実施例は、本願の共通譲受人を有する米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出に開示されており、その内容は参照のためにその全体をここに引用する。電気的特性、製造方法およびスイッチを既存半導体技術で合成する方法の他にスイッチを使用する関連構造体を説明する。
【００３２】
図１Ａは不揮発性２端子ナノチューブスイッチ（２−ＴＮＳ）１０の断面を表わす図である。ナノチューブ素子２５が絶縁体層３０を含む基板３５上に配備されている。ナノチューブ素子２５は少なくとも二つの端子、例えば両者ともナノチューブ素子２５に直接溶着された導電性素子１５と２０と部分的にオーバーラップしている。本実施例において、ナノチューブ素子２５は導電性素子１５および（または）２０の溶着前または溶着後に規定することができる領域内にパターン化される。
【００３３】
導電性素子１５と２０は刺激回路５０と接触している。刺激回路５０はスイッチ１０の状態を変える導電性素子１５と２０の少なくとも一つを電気的に刺激する。より特定すると、ナノチューブ素子２５は導電性素子１５と２０間のスイッチ１０の抵抗値を変えることによってシミュレーションに応答し、抵抗値の相対値はスイッチの状態に対応している。例えば、刺激回路５０が例えば導電性素子１５と２０両端で比較的高い電圧と電流となる第１電気的刺激を印加すれば、次にナノチューブ素子２５が導電性素子１５と２０間の装置の抵抗値を変えることによって比較的高い抵抗値に応答する。この動作が装置の「消去」ないし「オフ」状態に対応し、導電性が導電性素子１５と２０間で比較的悪くなる。導電性素子１５と２０間のインピーダンスもこの状態で比較的高くなる。例えば、刺激回路５０が例えば導電性素子１５と２０両端が比較的低い電圧と電流となる第１電気的刺激を印加すると、次にナノチューブ素子２５が導電性素子１５と２０間のスイッチの抵抗値を変えることによって比較的低い抵抗値に応答する。この動作が装置の「プログラムされた」ないし「オン」状態に対応し、たとえ近抵抗性であっても導電性が導電性素子１５と２０間で比較的良くなる。導電性素子１５と２０間のインピーダンスもこの状態で比較的低くなる。比較的高い「消去」電圧に関連する「消去」電流が、比較的低い「プログラム」電圧に関連する「プログラム」電流よりも大きいかまたは小さくなる。「消去」および「プログラム」電流は一般的にナノアンペアまたはマイクロアンペア範囲であり、また、不揮発性２端子ナノチューブスイッチの形状寸法と材料選択によって決定される。概して、装置の第１導電性素子と第２導電性素子間のインピーダンスだけでなく抵抗値が装置の状態の関数であり、また、スイッチの電気的特性を測定することによって決定することができる。
【００３４】
導電性素子１５と２０は導電性材料で作られるのが好ましく、スイッチ１０の所望の性能特性に依存して同じ材料または異なる材料とすることができる。導電性素子１５と２０は例えばＲｕ，Ｔｉ，Ｃｒ，Ａｌ，Ａｕ，Ｐｄ，Ｎｉ，Ｗ，Ｃｕ，Ｍｏ，Ａｇ，Ｉｎ，Ｉｒ，Ｐｂ，Ｓｎのような金属だけでなく他の適切な金属およびこれらの組み合わせで合成することができる。ＴｉＡｕ，ＴｉＣｕ，ＴｉＰｄ，ＰｂＩｎおよびＴｉＷのような合金、ＣＮＴ自体（例えば、シングル壁、マルチ壁、および（または）ダブル壁）を含む他の適切な導電体または導電性窒化物、酸化物またはＲｕＮ，ＲｕＯ，ＴｉＮ，ＴａＮ，ＣｏＳｉｘおよびＴｉＳｉｘのようなケイ化物が使用できる。他の種類の導電体および半導体物質も使用できる。絶縁物３０は例えばＳｉＯ２，ＳｉＮ，Ａｌ２Ｏ３，ＢｅＯ，ＧａＡｓ、ポリイミドのような適切な絶縁物質、または他の適切な物質が好ましい。２−ＴＮＳ１０に使用できる導電性物質および絶縁性物質の例は、米国特許出願第（ＴＢＡ），名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付出願に詳細に開示されている。
【００３５】
ある実施例において、ナノチューブ素子（物体）２５はマット化炭素ナノチューブのファブリック（ナノファブリックともいう）である。ナノファブリック中のナノチューブはランダムに方向付けられるか、ナノチューブ素子２５の方向に規制されない方向を有するようにできる。ナノチューブ素子は概して実質上表面と順応している。すなわち、ある実施例において、２端子ナノチューブスイッチの一つまたはそれ以上の端子が垂直方向に方向付けられた面を有しており、またナノチューブ素子は実質上垂直方向に向けられた面の少なくとも一部と順応している。ある実施例において、ナノチューブ素子またはファブリックは多孔性であり、また、導電性素子１５および（または）２０からの材料がナノチューブ素子２５の孔の少なくともいくらかを充填する。ある実施例において、ナノチューブ素子２５はシングル壁ナノチューブ（ＳＷＮＴ）および（または）マルチ壁ナノチューブ（ＭＷＮＴ）および（または）ダブル壁ナノチューブ（ＤＷＮＴ）を含んでいる。ある実施例において、ナノチューブ素子２５はナノチューブの一つまたはそれ以上の束を含んでいる。一般的に、ナノチューブ素子２５は少なくとも一つのナノチューブを含んでいる。ナノチューブ素子およびナノファブリックの製造方法は知られており、米国特許第６，７８４，０２８号、同第６，８３５，５９１号、同第６，５７４，１３０号、同第６，６４３，１６５号、同第６，７０６，４０２号、同第６，９１９，５９２号、同第６，９１１，６８２号および同第６，９２４，５３８号、米国特許公開公報第２００５−００６２０３５号、同第２００５−００３５３６７号、同第２００５−００３６３６５号および同第２００４−０１８１６３０号および米国特許出願第１０／３４１００５号、同第１０／３４１０５５号、同第１０／３４１０５４号および同第１０／３４１１３０号に開示されており、その内容は参照のためにその全体を引用する（以後および以前において「引用特許文献」という）。２−ＴＮＳ１０に使用できるナノチューブ素子のある実施例は、米国特許出願第（ＴＢＡ），名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付出願により詳しく開示されている。
【００３６】
概して、高抵抗および低抵抗の値は少なくとも大きさの等級によって区別される。ある好ましい実施例において、「オフ」状態は「オン」状態の抵抗値よりも少なくとも約１０倍高い抵抗値を有している。ある好ましい実施例において、「オフ」状態は「オン」状態のインピーダンス値よりも少なくとも約１０倍高いインピーダンス値を有している。ある実施例において、「プログラムされた」または「オン」状態は一般的に１００オームから１メグオームの範囲にある導電性素子１５と２０間の抵抗値（ＲＯＮ）によって特徴付けられる。ある実施例において、「消去」または「オフ」状態は一般的に１０メグオームから１０ギガオームの範囲またはこれ以上にある導電性素子１５と２０間の抵抗値（ＲＯＦＦ）によって特徴付けられる。これら二つの状態は不揮発性であり、すなわち、刺激回路５０が別の適切な電気的刺激を導電性素子１５と２０の少なくとも一つに印加するまで状態が変化せず、たとえ電力が回路から除かれても状態を維持する。刺激回路は２−ＴＮＳ１０の状態を非破壊読み出し操作（ＮＤＲＯ）に決定することもできる。例えば、刺激回路５０は低測定電圧を導電性素子１５と２０間に印加するとともに導電性素子間の抵抗値Ｒを測定することができる。この抵抗値は導電性素子１５と２０間に流れる電流を測定すること、および抵抗値Ｒを計算することによって測定できる。刺激は装置の状態を変えることのない十分に弱いものである。導電性素子１５と２０（間）を介して放電する事前帯電ビットライン容量を測定することによってセルの状態を決定する方法の別の例につき以下さらに説明する。２端子ナノチューブスイッチのある実施例における「プログラムされた」状態と「消去された」状態に対応する電気的刺激および抵抗の例、および「読み込み」刺激の例は、米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出により詳しく開示されている。
【００３７】
ある実施例において、熱および（または）電気技術、すなわち、熱および（または）電気技術管理（設計）が米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出に開示されているように２端子ナノチューブスイッチの性能を高揚させるために使用することができる。図１Ｂは不揮発性２端子ナノチューブスイッチ（２−ＴＮＳ）１０’の断面を表わす図であり、熱および（または）電気技術管理（設計）がナノチューブ素子２５’と導電性素子２０’間のオーバーラップを限定することによって達成されている。ナノチューブ素子２５’は絶縁体層３０’を含む基板３５’上に配備されている。ナノチューブ素子２５’は、ナノチューブ素子２５’上に両者とも直接溶着された例えば導電性素子１５’と２０´の端子の少なくとも一つの少なくとも一部が所定範囲で特定する形状寸法関係でオーバーラップしている。
【００３８】
本実施例において、ナノチューブ素子２５’は導電性素子１５’および（または）２０’の溶着前または溶着後で規定することができる領域内にパターン化される。導電性素子１５’は近オーム接触を形成するナノチューブ素子２５’の一つの全端部領域をオーバーラップしている。ナノチューブ素子２５´の対向端において、オーバーラップ領域４５’で、導電性素子２０´は調整オーバーラップ長さ４０’だけナノチューブ素子２５’とオーバーラップしている。調整オーバーラップ長さは、例えば１〜１５０ｎｍの範囲、または１５−５０ｎｍの範囲とすることができる。一つの好ましい実施例において、調整オーバーラップ長さ４０’は約４５ｎｍである。スイッチ１０’の材用および製造方法は図１Ａのスイッチ１０に関する上述の説明と同じである。
【００３９】
図１Ａと図１Ｂに示されたスイッチ１０および１０’は、再プログラム可能抵抗値を伴うナノチューブ物体を使用するメモリアレイに使用することができる。２端子ナノチューブスイッチの例を示すメモリアレイに使用することができる２−ＴＮＳの他の実施例は、本願の共通譲受人を有する米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出に開示されており、その内容は参照のためにその全体をここに引用する。
【００４０】
図１Ｃと１Ｄは図１Ａに示した２−ＴＮＳ１０のそれぞれ「オフ」と「オン」状態を概略的に示す。図１Ｃは「オフ」状態１１０にあるスイッチ１００を示す。図１Ｃの導電性素子１２０は図１Ａの導電性素子２０に対応しており、導電性素子１１５は図１Ａの導電性素子１５に対応している。ナノチューブ素子１２５は図１Ａのナノチューブ素子２５に対応している。刺激回路１５０が適切な電気刺激を素子１１５と１２０の少なくとも一つに印加してスイッチ１００の状態を状態１１０に変える。スイッチ１００の状態１１０は素子１１５と１２０間の比較的高い電気抵抗値によって特徴付けられ、素子１１５と１２０間の比較的悪い電気的接触のために「非接触」状態と考えることができる。図１Ｄは「オン」状態１１０’にあるスイッチ１００’を示している。図１Ｄの導電性素子１２０’は図１Ａの導電性素子２０に対応しており、また導電性素子１１５は図１Ａの導電性素子１５に対応している。刺激回路１５０’が適切な電気的刺激を素子１１５’と１２０’の少なくとも一つに印加してスイッチ１００’の状態を状態１１０’に変える。スイッチ１００’の状態１１０’は素子１１５’と１２０’間の比較的低い電気抵抗値によって特徴付けられ、素子１１５’と１２０’間の比較的良い電気的接触のために「接触」状態と考えることができる。
【００４１】
ＮＲＡＭ装置の不動態化は、装置の空気中、室温における動作を容易にするのに、また、ＮＲＡＭ装置の頂部上にある積層物質層に関連する保護層として使用することができる。非不動態化ＮＲＡＭ装置の操作は一般的にアルゴン、窒素またはヘリウムのような不活性環境または上昇（１２５℃以上）サンプル温度内で実行され、暴露ナノチューブから吸収水を除去する。従って、不動態化フィルムの必要条件は一般的に二つの要素がある。第１に、不動態化は効果的な湿気バリアを形成してナノチューブの水への暴露を阻止しなければならない。第２に、不動態化フィルムはＮＲＡＭ装置のスイッチング機構体と干渉しないことである。
【００４２】
不動態化への一つのアプローチは、ＮＲＡＭ装置の回りに形成され被シールスイッチング領域を提供するキャビティを含んでいる。個々の装置の回り（装置レベルの不動態化）と２２装置のダイ全体（ダイレベル不動態化）両方のキャビティに実施される。しかし、製造に対する工程流れは複雑で、少なくとも二つの付加的リトグラフィステップと、少なくとも二つの付加的エッチングステップを必要とする。
【００４３】
不動態化への別のアプローチは、適切な誘電体層をＮＲＡＭ装置上方に溶着するステップを含んでいる。このアプローチの一例は、ＮＲＡＭ装置と直接接触したスピンコートしたポリフッ化ビニリデン（ＰＶＤＦ）の使用である。ＰＶＤＦはダイレベル（ダイ全体の活性領域上方）かまたは装置レベルパッチ（個々の装置をカバーする個々のパッチ）のいずれかにパターン化される。次に、アルミナまたは二酸化シリコンのような適切な２次誘電体不動態化フィルムがＰＶＤＦを密閉するのに使用され、また、不動態化強固さをＮＲＡＭ操作に提供する。ＮＲＡＭ操作は上を覆うＰＶＤＦを熱的に分解すると考えられ、従って２次的不動態フィルムが装置を密閉するのに必要である。ダイレベル不動態化は一般的に１００平方ミクロンのパッチであるので、ローカル分解は２次的不動態化の破壊につながることになり、ＮＲＡＭ装置の空気への暴露となり、またその後機能停止する。２次的不動態化フィルムのこのような機能停止を回避するために、ダイレベル不動態化装置は一般的に０．５Ｖ段階で４Ｖから８Ｖまで５００ｎｓで装置にパルスを印加することによって電気的に「バーンイン」される。この処理はＰＶＤＦを制御可能に分解し、上を覆う２次的不動体化フィルムの破壊を阻止すると考えられる。バーンイン工程後、ダイレベル不動態化ＮＲＡＭ装置は平常に動作する。装置レベルＰＶＤＦコーティングと２次的不動態化フィルムで不動態化された装置は工程中にこのようなバーンインを必要とせず、動作電圧によって直接室温にある空気中で操作することができる。装置レベル不動態化で、ＰＶＤＦはＣＮＴファブリックの正確な形状に、一般的に０．５ミクロン幅と１−２ミクロン長さにパターン化される。このような小さいパッチは２次的不動態化フィルムにストレスを加えて損傷させずに分解することができると考えられる。２次的不動態化中の任意欠陥密度において、より大きいダイレベルパッチと比較して装置レベルＰＶＤＦパッチのより小さいフットプリントに渡って平均して欠陥がないということが起こりうる。
【００４４】
ここで説明するメモリアレイは、スイッチと電気接触するラインに適切な刺激を印加することによってアレイ内の各スイッチを独立して選択し、かつ、制御できる刺激／ラッチ回路を含んでいる。これについては以下により詳しく説明する。刺激／ラッチ回路はさらにアレイ内のスイッチに対応する記憶ラッチ群と連絡されている。刺激／ラッチ回路は読み込み操作中、アレイ内のナノチューブスイッチの状態をラッチ内に記憶する。
２端子ナノチューブスイッチを使用するメモリアレイ
【００４５】
不揮発性２端子ナノチューブスイッチを含む不揮発性ＮＲＡＭメモリアレイ２００の一実施例を図２に示す。アレイ２００はＮＦＥＴまたはＰＦＥＴ装置、特にＮＦＥＴアレイ選択装置Ｔｘｙを含んでいる。ここにｘはワードライン指標であり、またｙはビットライン指標である。Ｔｘｙは不揮発性２端子ナノチューブスイッチＮＴｘｙと直列であり、集積回路に使用できる不揮発性メモリユニットセルを提供する。ここに、ナノチューブスイッチＮＴｘｙは概略的に示され、図１Ｃと１Ｄに示されたナノチューブスイッチ概略１００，１００’に対応している。選択ノードＳＮｘｙは図１Ｃと１Ｄに示した導電性素子１１５，１１５’に対応している。導電性素子ＣＥｘｙは図１Ｃと１Ｄに示された導電性素子１２０，１２０’に対応している。アレイ中の各不揮発性ナノチューブスイッチＮＴｘｙは二つの状態の内一つ、図１Ｄに示した状態１１０’に対応する「オン」状態と、図１Ｃおよびさらに上述した状態１１０に対応する「オフ」状態をとることができる。
【００４６】
不揮発性ＮＲＡＭメモリアレイ２００は不揮発性記憶セルＣ００からＣｎｍのマトリックスを含んでいる。アレイ内に他のセルを伴った不揮発性セルＣ００は選択トランジスタＴ００とナノチューブスイッチＮＴ００を含んでいる。Ｔ００のゲートはＷＬ０に接続され、Ｔ００のドレインはＢＬ０に接続され、Ｔ００のソースはＮＴ００のナノチューブ素子と接触している選択ノードＳＮ００に接続されている。導電性素子ＣＥ００が第２ワードラインＷＷＬ０に接続されている。別の実施例において、Ｔ００のゲートがＢＬ０に接続され、Ｔ００のドレインがＷＬ０に接続され、Ｔ００のソースがＮＴ００のナノチューブ素子と接触している選択ノードＳＮ００に接続されている。
【００４７】
ＮＲＡＭメモリアレイ２００はワードライン（ＷＬ０，ＷＬ１〜ＷＬｎ）、第２ワードライン（ＷＷＬ０，ＷＷＬ１〜ＷＬｎ）およびビットライン（ＢＬ０，ＢＬ１〜ＢＬｍ）を含んでいる。図示していないが、刺激／ラッチ回路はワードライン、第２ワードラインおよびビットラインと電気的に接触しており、これらのラインを介して信号の消去、書き込み（プログラム）およびメモリセルＣ００．．．Ｃｎｍへの読み込みを提供する。刺激／ラッチ回路は信号発生装置を含んでおり、また各ラインは独立した信号発生装置と接触するか、共通信号発生装置を共有することもできる。
【００４８】
ワードラインＷＬ０に沿った、セルＣ００，Ｃ０１からＣ０ｍの同時消去のための典型的消去操作のために、刺激／ラッチ回路がまず対応するラッチにセルＣ００からＣ０ｍの内容を読み出し、また、記憶する。これについては以下にさらに説明する。ワードラインＷＬ０に沿った消去操作は接地された（ゼロボルト）全ビットラインＢＬ０，ＢＬ１からＢＬｍで進行される。全第２ワードラインＷＷＬ０，ＷＷＬ１からＷＷＬｎが消去操作の開始時に接地される。刺激／ラッチ回路が接地（ゼロボルト）でワードラインＷＬ０を開始し、次に、電圧Ｖｗを印加し、トランジスタＴ００をＯＮし、選択ノードＳＮ００を接地ビットラインＢＬ０に接続している導電チャネルを形成する。トランジスタＴ００のＦＥＴチャネル抵抗値はナノチューブスイッチＮＴ００の「オン」抵抗値よりもずっと低く（例えば、１０倍低い）設計される。
【００４９】
次に、刺激／ラッチ回路は消去刺激ＶＥを第２ワードラインＷＷＬ０に印加する。米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出に非常に詳細に説明されているように、例えば消去刺激は単一パルスまたは一連のパルスとすることができ、また、適切な波形および（または）振幅および（または）パルス数を有するようにできる。消去操作の前に、装置ＮＴ００が「オン」状態にあれば、第２ワードラインＷＷＬ０から導電体素子ＣＥ００に流れる電流は、ナノチューブスイッチＮＴ００のナノチューブを通って、トランジスタＴ００のチャネルからＢＬ０を介して接地される。電圧降下のほとんどは、ナノチューブスイッチＮＴ００両端である。これはトランジスタＴ００のチャネル抵抗値がナノチューブスイッチＮＴ００の抵抗値よりもずっと小さいからである。例えば、トランジスタＴ００のチャネル抵抗値がナノチューブスイッチＮＴ００の１／１０であれば、次に、０．９ＶＥがスイッチＮＴ００両端に現れる。消去刺激ＶＥがナノチューブスイッチＮＴ００をして低抵抗値「オン」状態から高抵抗値「オフ」状態に変える。消去操作の前に、ナノチューブスイッチＮＴ００が「オフ」状態にあれば、次に、ナノチューブスイッチＮＴ００は「オフ」状態を維持する。消去操作完了後、全ナノチューブスイッチＮＴ００〜ＮＴ０ｍが消去され、高抵抗値「オフ」状態になる。
【００５０】
書き込み（プログラム）操作がさらに上述したように消去操作によって先行される。換言すれば、選択されたワードラインＷＬ０に沿ったセルＣ００〜Ｃ０ｍは消去または「オフ」状態でプログラム操作を開始する。典型的書き込み（プログラム）操作（例えば、セルＣ００）のために、第２ワードラインＷＷＬ０が接地され、また、ＷＬ０が書き込み操作の開始時に接地される。刺激／ラッチ回路がワードラインＷＬ０を接地からＶｗに切り換えることによってトランジスタＴ００を選択する。セルＣ００内のナノチューブスイッチＮＴ００が「オフ」状態から「オン」状態（例えば、ロジック「１」に対応する）にプログラムされ、次に、刺激／ラッチ回路がプログラム刺激ＶＢＰをビットラインＢＬ０に印加する。米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出により詳細に開示されているように、プログラム刺激は、例えば、単一パルスまたは一連のパルスとすることができ、また、適切な波形および（または）振幅および（または）パルス数を有していてもよい。例えば、ビットライン電圧がまずＶＢＰにランプされ、次に１／２ＶＢＰに降下され、書き込み（プログラム）操作が完了する。概して、プログラム電圧パルスはプログラム電圧を効果的に最大化するように選択される。電流がビットラインＢＬ０からトランジスタＴ００のチャネルを介して、ナノチューブスイッチＮＴ００のナノチューブを通り導電性素子ＣＥ００および第２ワードラインＷＷＬ０を通って流れる。しかし、セルＣ００内のナノチューブスイッチＮＴ００が「オフ」状態（例えば、ロジック「０」状態に対応する）にプログラムされるようになれば、次にビットラインＢＬ０電圧がゼロ電圧に維持され、また、セルＣ００内のＮＴ００が「オフ」状態に維持される。
【００５１】
典型的な読み込み操作（例えば、セルＣ００からの）のために、刺激／ラッチ回路が第２ワードラインＷＷＬ０を接地させ、ビットラインＢＬ０を電圧、例えば高いＶＢＲで駆動し、ライン上の電圧をフロートさせる。読み込みビットライン電圧ＶＢＲは「消去」電圧および「プログラム」電圧両者よりも低く、記憶ロジック状態（ビット）が読み込み操作中に妨害（変更）されないように選択される。刺激／ラッチ回路はＷＬ０を高電圧例えばＷＷＲに駆動し、トランジスタＴ００をＯＮにし、導電性チャネルを形成する。ＮＴ００が「オン」状態であれば、次に導電性経路が、トランジスタＴ００チャネルとナノチューブスイッチＮＴ００のナノチューブを介してビットラインＢＬ０とＷＷＬ０間に形成される。この経路がビットラインＢＬ０上のフロート電圧を大地に放電させる。しかし、ナノチューブスイッチＮＴ００が「オフ」状態であれば、次に導電性経路がビットラインＢＬ０とＷＷＬ０間に形成されない。この状態がビットラインＢＬ０の大地への放電を阻止してＶＢＲを維持する。刺激／ラッチ回路（図示せず）が事前充電ビットラインＢＬ０上の電圧内の変化を検出する。刺激／ラッチ回路は、ビットラインＢＬ０電圧が所定感知閾値ΔＶＢＲを超えた、例えばＮＴ００が「オン」状態にある所定値を超えて低下したことを検出すれば、刺激／ラッチ回路はメモリセルＣ００に対応してラッチをロジック「１」状態に設定する。所定感知閾値ΔＶＢＲの実際値はＮＴ００の特定パラメータ・セルに依存しており、また、当該技術による実際経験的にまたは分析的に決定することができる。刺激／ラッチ回路は、ビットラインＢＬ０の事前充電電圧ＶＢＲが変化されない、例えば、ＮＴ００が「オフ」状態にあることを検出すれば、次に刺激／ラッチ回路がＮＴ００に対応してラッチをロジック「０」状態に設定する。従って、読み込み操作はセル情報の非破壊読み出し（ＮＤＲＯ）となる。ライトバック／再生サイクルは必要ではない。さらに、外部電力が消滅（または切断）されれば、アレイは記憶情報を保存する（すなわち、不揮発性記憶）。
【００５２】
２端子ナノチューブスイッチを使用するメモリアレイのための操作波形
図３は消去操作、プログラム操作および読み込み操作（またはモード）中、図２に示したメモリアレイの実施例に印加することのできる操作波形３００の例を示す。事前消去読み込み操作が、ラッチに対応するワードラインＷＬ０のような被選択ワードラインに沿ってセル状態を記憶するために消去操作の前に実行される。事前読み込み（図示せず）と読み込み（図示）操作のために、刺激／ラッチ回路がビットラインＢＬ０〜ＢＬ０ｍを読み取り、電圧ＶＢＲ、例えば０．５〜２ボルトの範囲に事前充電し、電圧をフロートさせる。次に、刺激／ラッチ回路がＷＬ０を接地電圧からトランジスタＴ００〜Ｔ０ｍをＯＮする、例えば読み取り操作のためにセルＣ００〜Ｃ０ｍを選択するのに充分な１〜６ボルトの読み込み電圧ＶＷＲに変更する。図３に示した例において、読み込み操作中セルＣ００は「オン」（ロジック「１」）状態（図１Ｄに示した）にあり、セルＣ０１が「オフ」（ロジック「０」）状態（図１Ｃに示した）にある。セルＣ００に対して、ビットラインＢＬ０の容量が図３に示すように接地電位に放電するので、ＢＬ０読み込み電圧ＶＢＲが減少する。「オン」と「オフ」状態間のＢＬ０読み込み電圧ΔＶＢＲにある差は一般的に約１００ｍＶ〜２００ｍＶの範囲であるが、この値は回路の特定特性に依存して変わる。刺激／ラッチ回路（図示せず）は、ＢＬ０電圧がＣ００で変化し、また、セルＣ００内のＮＴ０１の「オン」状態に対応するロジック「１」状態にラッチすることを決定する。セルＣ０１に対して、刺激／ラッチ回路は、ＢＬ１読み取り電圧が変化せず（ビットラインＢＬ０が放電しない）、ＮＴ０１の「オフ」状態に対応してロジック「０」状態をセルＣ０１内にラッチすることを決定する。
【００５３】
消去操作は、さらに上述したように消去されるべきセルの状態をラッチ内に記憶する読み込み操作によって先行される。次に、ワードラインＷＬ０に沿ってセルＣ００〜Ｃ０ｍ内のナノチューブスイッチＮＴ００〜ＮＴ０ｍが、同時に消去される。消去操作の開始時に、図３に示すようにＷＷＬ０，ＷＬ０およびＢＬ０〜ＢＬｍが全て接地（ゼロボルト）される。ＢＬ０〜ＢＬｍが全消去操作中、接地状態を維持する。刺激／ラッチ回路はワードラインＷＬ０電圧を例えばほぼ６ボルトのＶＷに切り換える。この動作がセルＣ００のトランジスタＴ００をＯＮし、選択ノードＳＮ００がトランジスタＴ００チャネルを介して接地される。次に、ＷＷＬ０が電圧ＶＥを消去するようにランプされる。一実施例において、ＶＥは例えば約１０ボルトである。ナノチューブスイッチＮＴ００が消去操作の開始時に高抵抗値「オフ」状態にあれば、消去操作の完了後、「オフ」状態が維持される。消去操作の前に、ナノチューブスイッチＮＴ００が「オン」状態にあり、次に電流が流れ、またナノチューブスイッチＮＴ００が「オン」状態から「オフ」状態に変わる。電流がＷＷＬ０とＢＬ０間に、スイッチＮＴ００の特性、例えばスイッチのナノチューブ素子内のナノチューブ数または密度および抵抗値に依存して例えば１００ｎＡから１００μＡの範囲にある電流が流れる。
【００５４】
ナノチューブスイッチＮＴ００の「オン」状態の抵抗値は、一般的にトランジスタＴ００チャネル抵抗値よりも１０倍高く、従って約１０ボルトの消去電圧ＶＥの一例に対して選択ノードＳＮ００は約１ボルトであり、またトランジスタＴ００は約５ボルトのゲート／ソース電圧差を経験、ゲート／ドレイン電圧は約６ボルトの電圧差を経験する。概して、ＶＥは図３でシーケンス・パルスとして示しているが、適切な振幅と波形を有する単一または一連のＷＷＬ０消去パルスを印加できることに注意しなければならない。これについては米国特許出願第（ＴＢＡ）、名称「２端子ナノチューブ装置およびシステム並びに同製造方法」、同日付提出により詳しく開示されている。
【００５５】
書き込み（プログラム）操作は上述したように消去操作によって先行されており、被選択ワードラインに沿った全ナノチューブスイッチを消去する。例えば、ワードラインＷＬ０が選択されれば、ナノチューブスイッチＮＴ００〜ＮＴ０ｍが消去される。従って、全ナノチューブスイッチＮＴ００〜ＮＴ０ｍが書き込み操作の開始時に被消去「オフ」高抵抗値状態にある。書き込み操作の開始時に、ＷＷＬ０〜ＷＷＬｎ，ＷＬ０〜ＷＬｎおよびＢＬ０〜ＢＬｍが全て接地状態（ゼロボルト）にある。本例において、セルＣ００内のナノチューブスイッチＮＴ００は「オン」（ロジック「１」）状態にスイッチ（例えば、書き込み、プログラム）されることになり、セルＣ０１内のナノチューブスイッチＮＴ０１は「オフ」（ロジック「０」）状態のままにされることになる。ＷＷＬ０は全書き込み操作中接地状態を維持する。刺激／ラッチ回路は電圧ＶＷ、例えば約６ボルトをワードラインに印加する。トランジスタＴ００がＯＮされ、また選択ノードＳＮ００がトランジスタＴ００チャネルを介してビットラインＢＬ０に電気的に接続される。本例においてセルＣ００ナノチューブスイッチＮＴ００が「オフ」状態から「オン」状態にスイッチされることになるので、次に刺激回路がＢＬ０をプログラム電圧ＶＢＰ、例えば約５−６ボルトにランプする。ＢＬ０書き込み電圧ＶＢＰがトランジスタＴ００を介して選択ノードＳＮ００に伝送される。トランジスタＴ００がソース−フォロア・モードで動作するので、トランジスタＴ００（選択ノードＳＮ００に接続された）のソース電圧は、ＶＢＰから例えばほぼ１−１．５ボルトのトランジスタＴ００ソース−フォロア閾値電圧降下を差し引いた値に等しい。従って、選択ノードＳＮ００書き込み電圧、例えばほぼ４．５ボルトがナノチューブスイッチＮＴ００両端（選択ノードＳＮ００と第２ワードラインＷＷＬ０に接続された導電性素子ＣＥ００間）に印加される。注意しなければならないのは、ソース−フォロア動作モードは業界においてよく知られていることである。書き込み電流がトランジスタＴ００とナノチューブスイッチＮＴ００のナノチューブ素子を介して、また、ナノチューブスイッチＮＴ００の「オフ」状態から「オン」状態の過渡期に流れる。電流はＢＬ０とＷＷＬ０間で流れ、ナノチューブスイッチＮＴ００の特性に依存して例えば１００ｎＡ〜１００μＡの範囲の電流である。
【００５６】
注意しなければならないのは、ビットライン書き込み電圧は書き込み操作中に変化することである。図３に示した一例において、ビットライン書き込み電圧は書き込み操作中ＶＢＦから１／２ＶＢＦに変化する。従って、書き込み操作中例えばほぼ４．５ボルトから１．５−２ボルトへの対応選択ノードＳＮ００過渡期として、例えばビットライン書き込み電圧は、例えばほぼ５−６ボルトのＶＢＦから、例えばほぼ２．５−３ボルトの１／２ＶＢＦに推移する。本例においてセルＣ０１が「オフ」状態にあることを維持し、次にナノチューブスイッチＮＴ０１が高抵抗値「オフ」状態にあることを維持するので、ビットラインＢＬ１電圧が図３に示したように書き込みサイクル中接地（ゼロ）電位を維持し、スイッチＮＴ０１が「オフ」状態を維持する。アレイ２００の対応セル内に書き込まれるべきロジック状態に依存してビットラインＢＬ０とＢＬ１によって示されたようにビットラインＢＬ２〜ＢＬｍが書き込み電圧を提供するか接地電位を維持する。
【００５７】
以下の米国特許出願および登録特許は、好ましい実施例に含めることができるナノチューブファブリックおよびナノチューブ素子を製造する種々の方法および技術を開示している。ある実施例において、ナノチューブ素子は多孔性であり、また、ある例において高多孔性である。一つまたはそれ以上の実施例において、ナノチューブ素子は実質的に炭素ナノチューブの単一層である。ある実施例において、ナノチューブ素子は単一壁炭素ナノチューブ、マルチ壁ナノチューブおよび（または）ダブル壁ナノチューブを含んでいる。ある実施例において、ナノチューブ素子はナノチューブの一つまたはそれ以上の束を含んでいる。以下の参照例は本願の譲渡人に譲渡されており、また、参照のためにその全体をここに引用する。
ナノチューブリボンを使用する電気機械的メモリアレイおよび同製造方法（米国特許出願第０９／９１５，０９３号、現在米国特許第６，９１９，５９２号）２００１年７月２５日出願。
電気機械的３トレース・ジャンクション装置（米国特許出願第１０／０３３，３２３号、現在米国特許第６，９１１，６８２号）、２００１年１２月２８日出願。
ナノチューブ・フィルムおよび部品（米国特許出願第１０／１２８，１１８号、現在米国特許第６，７０６，４０２号）、２００２年４月２３日出願。
炭素ナノチューブ・フィルム、層、ファブリック、リボン、素子および部品の製造方法（米国特許出願第１０／３４１，００５号）、２００３年１月１３日出願。
不揮発性電気機械的電界効果装置および同装置を使用する回路並びに同装置の製造方法（米国特許出願第１０／８４６，１８６号）、２００４年６月９日出願。
水平方向配備ナノチューブ部品を有する装置および同製造方法（米国特許出願第１０／７７６，０５９号、米国特許公開公報第２００４／０１８１６３０号）、２００４年２月１１日出願。
垂直方向配備ナノチューブ部品を有する装置および同製造方法（米国特許出願第１０／７７６，５７２号、米国特許公開公報第２００４／０１７８５６号）、２００４年２月１１日出願、および
パターン化ナノスコピック部品および同製造方法（米国特許出願第１０／９３６，１１９号、米国特許公開公報第２００５／０１２８７８８号）。
【００５８】
本発明は発明の精神または本質的特性から逸脱することなく他の特定形態で実施することもできる。従って、本実施例は説明を目的とし、これに限定するのもではないことを考慮している。
【図面の簡単な説明】
【００５９】
【図１Ａ】不揮発性２端子ナノチューブスイッチのある実施例を表わす断面図である。
【図１Ｂ】不揮発性２端子ナノチューブスイッチのある実施例を表わす断面図である。
【図１Ｃ】本発明のある実施例に基づく高抵抗値「オフ」状態における図１Ａの不揮発性２端子ナノチューブスイッチの概略を表わす図である。
【図１Ｄ】本発明のある実施例に基づく低抵抗値「オン」状態における図１Ａの不揮発性２端子ナノチューブスイッチの概略を表わす図である。
【図２】本発明のある実施例に基づくセル選択ＦＥＴと不揮発性２端子ナノチューブスイッチを含む各メモリセルを伴うメモリアレイを示す図である。
【図３】本発明のある実施例に基づくメモリアレイの操作波形を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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