(57)【要約】  入力および／または出力パッド（Ｐ）は、入力および／または出力ピンを有するコアを備える集積回路に専用とされている。このパッド（Ｐ）は、入力バッファ（ＩＢ１，ＩＢ２）および／または出力バッファ（ＯＢ）に接続され、かつ、コア入力および／または出力ピンの１つに接続されるように構成されているパッドブロック（ＰＢ）を備えたパッドセル（ＰＣ）を備える。パッド（Ｐ）は、また、入力バッファ（ＩＢ１，ＩＢ２）および／または出力バッファ（ＯＢ）を通してパッドブロック（ＰＢ）に接続され、パッドブロック（ＰＢ）に入力信号を供給し、および／またはパッドブロック（ＰＢ）から出力信号を供給するように構成されている、第１のバウンダリスキャンセル（ＢＣ１）および／または第２のバウンダリスキャンセル（ＢＣ２）と、第１の（ＢＣ１）および／または第２の（ＢＣ２）バウンダリスキャンセルに接続され、かつ、制御信号を受信して、第１のおよび／または第２のバウンダリスキャンセルへのアクセスを制御し、第１のバウンダリスキャンセルに、入力信号を供給し、および／または第１のバウンダリスキャンセル（ＢＣ１）によって供給された出力信号を出力するように構成されている、制御手段と、を備えたパッドロジックモジュール（ＰＬＭ）を備える。
2008514912.tif 000002
【特許請求の範囲】
【請求項１】
入力および／または出力ピンを有するコアを備える集積回路用の、入力および／または出力パッドであって、入力バッファおよび／または出力バッファに接続され、かつ、前記コア入力および／または出力ピンの１つに接続されるように構成されているパッドブロックを備えたパッドセルを備える、入力および／または出力パッドにおいて、
前記入力バッファおよび／または出力バッファを通して前記パッドブロックに接続され、前記パッドブロックに入力信号を供給し、および／または前記パッドブロックから出力信号を供給するように構成されている、第１のバウンダリスキャンセルおよび／または第２のバウンダリスキャンセルと、
前記第１のおよび／または第２のバウンダリスキャンセルに接続され、かつ、制御信号を受信して、前記第１のおよび／または第２のバウンダリスキャンセルへのアクセスを制御し、前記第１のバウンダリスキャンセルに、前記入力信号を供給し、および／または前記第１のバウンダリスキャンセルによって供給された前記出力信号を出力するように構成されている、制御手段と、
を備えたパッドロジックモジュールを、備えることを特徴とする入力および／または出力パッド。
【請求項２】
前記制御手段は、前記パッドブロックが接続されているコア入力を分離するために前記コアがパワーダウンされる直前に、前記パッドセルおよびパッドロジックモジュールの電力を維持させながら、前記第１のバウンダリスキャンセルへの、前記第１信号のアクセスを禁止するように構成されている、ことを特徴とする請求項１に記載の入力および／または出力パッド。
【請求項３】
前記制御手段は、前記入力信号の前記アクセスを禁止し、かつ、前記パッドセルおよびパッドロジックモジュールの電力を維持させながら、前記第１のバウンダリスキャンセルに、選択された値の第１の専用信号を供給するように構成されている、ことを特徴とする請求項２に記載の入力および／または出力パッド。
【請求項４】
前記制御手段は、
ｉ）前記第１のバウンダリスキャンセルに接続され、かつ、コア機能モード目的の第１の入力信号と、２つの値のうちの１つの値をとることができるロック信号と、を受信し、前記第１のバウンダリスキャンセルへの前記第１の入力信号の前記アクセスを、前記ロック信号の値に応じて制御するように構成されている、第１の論路ＡＮＤゲート、および／または、
ｉｉ）前記第１のバウンダリスキャンセルに接続され、コアテストモード目的の第２の入力信号と、前記ロック信号とを受信し、かつ、前記第１のバウンダリスキャンセルへの前記第２の入力信号の前記アクセスを、前記ロック信号の値に応じて制御するように構成されている、第２の論理ＡＮＤゲートを、
備えることを特徴とする請求項２および請求項３のいずれかに記載の入力および／または出力パッド。
【請求項５】
前記制御手段は、前記第１のバウンダリスキャンセルに接続され、かつ、前記第１のバウンダリスキャンセルに、前記第１の専用信号を供給するように構成されている、汎用入力パスを備える、ことを特徴とする請求項３および請求項４のいずれかに記載の入力および／または出力パッド。
【請求項６】
前記制御手段は、前記パッドセルおよびパッドロジックモジュールの電力を維持させ、前記第１のバウンダリスキャンセルへの前記出力信号の前記アクセスを、前記コアがパワーダウンされるたびに禁止するように構成されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の入力および／または出力パッド。
【請求項７】
前記制御手段は、前記第１のバウンダリスキャンセルへの前記出力信号の前記アクセスを禁止しながら、かつ、前記パッドセルおよびパッドロジックモジュールの電力を維持させながら、選択された値の第２の専用信号を、前記パッドロジックモジュールの出力に供給するように構成されている、ことを特徴とする請求項６に記載の入力および／または出力パッド。
【請求項８】
前記制御手段は、ｉ）２つの値のうちの１つの値をとることができる第１の制御信号と、ｉｉ）コア機能モードの第１の出力信号および／またはコアテストモードの第２の出力信号と、を受信し、これらの信号を、前記第１の制御信号の値の関数として選択的に出力するように構成されている、第１のスイッチング手段を備える、ことを特徴とする請求項６および請求項７のいずれかに記載の入力および／または出力パッド。
【請求項９】
前記制御手段は、前記第１のバウンダリスキャンセルに接続された第２のスイッチング手段を備え、前記第２のスイッチング手段は、ｉ）２つの値のうちの１つの値をとることができる第２の制御信号と、前記第１のバウンダリスキャンセルによって供給された前記第１の出力信号と、を受信し、ｉｉ）前記第１のスイッチング手段への前記第１の出力信号、または前記第２の専用信号を、汎用出力パスに、前記第２の制御信号の値に応じて、選択的に出力するように構成されている、ことを特徴とする請求項８に記載の入力および／または出力パッド。
【請求項１０】
前記制御手段は、前記第１のバウンダリスキャンセルに接続され、前記第２の制御信号および前記第１のバウンダリスキャンセルにより供給される前記出力信号を受信し、前記出力信号または前記第２の専用信号を、前記第２の制御信号の値の関数として選択的に出力するように構成されている、第１のスイッチング手段、を備える、ことを特徴とする請求項２乃至請求項７のいずれかに記載の入力および／または出力パッド。
【請求項１１】
前記制御手段は、
―ｉ）２つの値のうちの１つの値をとることができる第３および第４の制御信号と、前記第２の制御信号とを受信し、ｉｉ）前記第３または第４の制御信号を、前記第２の制御信号の値に応じて選択的に出力するように構成されている、第２のスイッチング手段と、
―ｉ）前記第１の制御信号が供給されるように構成されている第１の入力と、前記第２のスイッチング手段に接続されており、前記第３または第４の制御信号が供給される、第２の入力と、ｉｉ）前記第２のバウンダリスキャンセルに接続されており、前記第２のバウンダリスキャンセルに、前記第３または第４の制御信号を、前記第１の制御信号の値に応じて供給するように構成されている出力と、を備える第１の論理ＯＲゲートと、
―ｉ）前記第２のバウンダリスキャンセルに接続され、前記第３または第４の制御信号が供給されるように構成されている第１の入力と、ｉｉ）２つの値のうちの１つの値をとることができる第５の制御信号が供給されるように構成されている、第２の入力と、ｉｉｉ）前記出力バッファに接続され、前記出力バッファに、前記第３または第４の制御信号を、前記第５の制御信号の値に応じて供給するように構成されている出力と、を備える第２の論理ＯＲゲートと、を備え、
前記第３の制御信号は、前記第１のバウンダリスキャンセルへの前記第１の出力信号のアクセスを許可することを意図しており、前記第４の制御信号は、前記第１のバウンダリスキャンセルに、前記第２の専用信号を前記第１のスイッチング手段へ供給することを許可することを意図している、
ことを特徴とする請求項１０に記載の入力および／または出力パッド。
【請求項１２】
前記制御手段は、
―前記第１のバウンダリスキャンセルに接続され、かつ、コア機能モード目的の第１の入力信号と、２つの値のうちの１つの値をとることができるロック信号と、を受信し、前記第１の入力信号の、前記第１のバウンダリスキャンセルへの前記アクセスを、前記ロック信号の値に応じて制御するように構成されている、第１の論路ＡＮＤゲートと、
―前記第１のバウンダリスキャンセルに接続され、かつ、前記第１のバウンダリスキャンセルに、前記第１の専用信号を供給するように構成されている、汎用入力パスと、
―ｉ）２つの値のうちの１つの値をとることができる第２の制御信号と、前記第１の出力信号または前記第２の専用信号とを受信し、前記第１の出力信号または前記第２の専用信号を、前記第２の制御信号の値の関数として選択的に出力するように構成されている、第１のスイッチング手段と、
―前記第１のバウンダリスキャンセルに接続され、かつ、ｉ）前記第１のバウンダリスキャンセルによって出力された、２つの値のうちの１つの値をとることができる第１の制御信号と、前記第１の出力信号または前記第２の専用信号あるいはテストモード目的の第２の出力信号と、を受信し、ｉｉ）前記第１のスイッチング手段に、前記第１の出力信号または前記第２の専用信号を選択的に供給し、あるいは前記パッドロジックモジュールのテスト出力パスに、前記第２の出力信号を、前記第１の制御信号の値に応じて供給するように構成されている、第２のスイッチング手段と、
―ｉ）２つの値のうちの１つの値をとることができる第３および第４の制御信号と、前記第２の制御信号と、を受信し、ｉｉ）前記第３または第４の制御信号を、前記第２の制御信号の値に応じて選択的に出力するように構成されている、第３のスイッチング手段と、
―ｉ）前記第１の制御信号が供給されるように構成されている第１の反転入力と、前記第３のスイッチング手段に接続されており、前記第３または第４の制御信号が供給される、第２の入力と、ｉｉ）前記第２のバウンダリスキャンセルに接続されており、前記第２のバウンダリスキャンセルに、前記第３または第４の制御信号を、前記第１の制御信号の反転値の値に応じて供給するように構成されている出力と、を備える第２の論理ＡＮＤゲートと、
―ｉ）前記第２のバウンダリスキャンセルに接続され、前記第３または第４の制御信号が供給されるように構成されている、第１の入力と、ｉｉ）２つの値のうちの１つの値をとることができる第６の制御信号が供給されるように構成されている、第２の入力と、ｉｉｉ）前記出力バッファに接続され、前記出力バッファに、前記第３または第４の制御信号を、前記第６の制御信号の値に応じて供給するように構成されている出力と、を備える第１の論理ＯＲゲートと、を備え、
前記第３の制御信号は、前記第１のバウンダリスキャンセルへの前記第１の出力信号のアクセスを許可することを意図しており、前記第４の制御信号は、前記第１のバウンダリスキャンセルに、前記第２の専用信号または前記第２の出力信号を前記第２のスイッチング手段へ供給することを、許可することを意図している、
ことを特徴とする請求項２、請求項６および請求項７の組合せに記載の入力および／または出力パッド。
【請求項１３】
前記第１のバウンダリスキャンセルおよび前記第２のバウンダリスキャンセルは、トップレベルピンの間で直列に接続されており、トップレベルパッドにより供給される入力信号が供給され、トップレベルパッドに出力信号を供給し、直列レジスタの一部を定義する、ことを特徴とする請求項１乃至請求項１２のいずれかに記載の入力および／または出力パッド。
【請求項１４】
前記入力バッファは、前記パッドセルを、通常モード、および／またはリピーター（repeater）モードおよび／またはプルアップモードおよび／またはプルダウンモードに設定する、第７および第８の制御信号が供給される、第１および第２の制御入力を備える、ことを特徴とする請求項１乃至請求項１３のいずれかに記載の入力および／または出力パッド。
【請求項１５】
入力および／または出力ピンを有するコアを備える集積回路であって、
前記入力および／または出力ピンに接続されているパッドリングを共に定義する、請求項１乃至請求項１４のいずれかに記載の入力および／または出力パッドの群を備える、
ことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関し、より詳しくは、パッドを通じた集積回路コアの制御に関する。
【背景技術】
【０００２】
当業者に知られるように、集積回路（ＩＣ）のデータ処理コアは、通常、共に集積パッドリングを定義するパッドに囲まれている。パッドは、集積回路の外部から信号を受信し、コアの入力ピン（または端子）の１つを通して、信号をコアへと送出し、および／または、コアの出力ピン（または端子）の１つを通して、コアによって出力される信号を送出するセルである。よって、いわゆる“入力パッド”は、それぞれ、少なくとも１つのコア入力ピンに接続され、いわゆる“出力パッド”は、それぞれ、少なくとも１つのコア出力ピンに接続され、いわゆる“双方向パッド”は、それぞれ、少なくとも１つのコア入力および出力ピンならびに出力イネーブルピンに接続される。パッドは、集積回路の外部、および異なる電圧レベルで動作できるコアとの間の複数の電圧レベルに適応するように構成してもよい。
【０００３】
信号を、集積回路の外部からそのコアに送出できるように、通常、コアをパワーアップする必要がある。同じように、信号を、集積回路コアからこの集積回路の外部に送出することができるように、通常、コアをパワーアップする必要がある。
【０００４】
コアが、その属するシステムで使用されていない場合、このコアをパワーダウンして、システムの電力消費を最小化することが、有益である。しかし、コアの出力ピンの１つが、基板上で信号を送出しているか、または他の集積入力ピンが未知の状態を引き起こし、よって、雑音および／または電力消費の問題を生ずるというリスクなしに、コアをパワーダウンすることは困難である。また、コアの入力ピンの１つが、トランジスタ接合の逆分極などの、コアダメージを誘発し得る無電力ロジック信号を、その内部で送出するリスクなしに、コアをパワーダウンすることも困難である。
【０００５】
さらに、コアの通常の機能に専用とされているパッドの大部分は、バウンダリスキャンテスト（Boundary Scan Test）およびスキャンテストなどのテスト専用にすることもできる。この場合、パッド構成は、コアの通常の機能の間に確立されるものと同じではない。例えば、純粋な双方向パッドを、テストの間に、入力または出力モードに強制することができる。従って、多くの場合、交差できないおよびテストできないテストパッドへのパスおよびテストパッドからのパスがある。
【０００６】
コアが様々なサイズになるほど、コアとそのパッドの間のパスは、より多くに変化可能になり、これは、望まれない遅延を誘発する可能性がある。これは、テストパスが機能パスにリンクされている場合に、顕著である。
【発明の目的及び概要】
【０００７】
よって、本発明の目的は、この状況を、少なくとも部分的に改善することである。
【０００８】
この目的のために、本発明は、入力および／または出力ピンを有するコアを備える集積回路用の、入力および／または出力（ボルトン）パッドを提供し、パッドは、入力バッファおよび／または出力バッファに接続され、かつ、コア入力および／または出力ピンの１つに接続されるように構成されているパッドブロックを備えたパッドセルを備える。
【０００９】
この入力および／または出力（ボルトン）パッドは、また、入力バッファおよび／または出力バッファを通してそのパッドブロックに接続され、前記パッドブロックに入力信号を供給し、および／またはパッドブロックから出力信号を供給するように構成されている、第１のバウンダリスキャンセルおよび／または第２のバウンダリスキャンセルと、第１のおよび／または第２のバウンダリスキャンセルに接続され、かつ、制御信号を受信して、第１のおよび／または第２のバウンダリスキャンセルへのアクセスを制御し、第１のバウンダリスキャンセルに、入力信号を供給し、および／または第１のバウンダリスキャンセルによって供給された出力信号を出力するように構成されている、制御手段と、を備えたパッドロジックモジュール、を備えることを特徴とする。
【００１０】
本発明に係る入力および／または出力パッドは、個別に考慮されるか、または組み合わされる、追加の特徴を含んでもよく、特に、
―その制御手段は、パッドブロックが接続されているコア入力を分離するためにコアがパワーダウンされる直前に、パッドセルおよびパッドロジックモジュールの電力を維持させながら、第１のバウンダリスキャンセルへの、入力信号のアクセスを禁止するように構成されてもよく、
≫制御手段は、入力信号のアクセスを禁止し、かつ、パッドセルおよびパッドロジックモジュールの電力を維持させながら、第１のバウンダリスキャンセルに、選択された値の第１の専用信号を供給するように構成されてもよく、
≫制御手段は、
ｉ）第１のバウンダリスキャンセルに接続され、かつ、コア機能モードを目的とする第１の入力信号と、２つの値のうちの１つの値をとることができるロック信号とを受信し、第１のバウンダリスキャンセルへの第１の入力信号のアクセスを、ロック信号の値に応じて制御するように構成されている、第１の論路ＡＮＤゲート、および／または
ｉｉ）第１のバウンダリスキャンセルに接続され、コアテストモードを目的とする第２の入力信号と、ロック信号とを受信し、かつ、第１のバウンダリスキャンセルへの第２の入力信号のアクセスを、ロック信号の値に応じて制御するように構成されている、第２の論理ＡＮＤゲート、を備えてもよく、
≫制御手段は、第１のバウンダリスキャンセルに接続され、かつ、第１のバウンダリスキャンセルに、第１の専用信号を供給するように構成されている、汎用入力パスを備えてもよく、
―制御手段は、パッドセルおよびパッドロジックモジュールの電力を維持させ、第１のバウンダリスキャンセルへの出力信号のアクセスを、コアがパワーダウンされるたびに禁止するように構成されてもよく、
≫制御手段は、出力信号の、第１のバウンダリスキャンセルへのアクセスを禁止しながら、かつ、パッドセルおよびパッドロジックモジュールの電力を維持させながら、選択された値の第２の専用信号を、パッドロジックモジュールの出力に供給するように構成されてもよく、
≫制御手段は、第１のスイッチング手段を備えてもよく、第１のスイッチング手段は、２つの値のうちの１つの値をとることができる第１の制御信号と、コア機能モードの第１の出力信号および／またはコアテストモードの第２の出力信号と、を受信し、これらの信号を、第１の制御信号（ｔｅ）の値の関数として選択的に出力するように構成されている。
【００１１】
この場合、制御手段は、第１のバウンダリスキャンセルに接続された第２のスイッチング手段、を備えてもよく、第２のスイッチング手段は、
ｉ）２つの値のうちの１つの値をとることができる第２の制御信号と、第１のバウンダリスキャンセルによって供給された第１の出力信号と、を受信し、
ｉｉ）第１のスイッチング手段への第１の出力信号、または第２の専用信号を、汎用出力パスに、第２の制御信号の値に応じて、選択的に出力するように構成されており、
―制御手段は、ｉ）第１のバウンダリスキャンセルに接続され、第２の制御信号および第１のバウンダリスキャンセルにより供給される出力信号を受信し、出力信号または第２の専用信号を、第２の制御信号の値の関数として選択的に出力するように構成されている、第１のスイッチング手段、を備えてもよく、
≫制御手段は、また、
○ｉ）２つの値のうちの１つの値をとることができる第３および第４の制御信号と、第２の制御信号とを受信し、
ｉｉ）第３または第４の制御信号を、第２の制御信号の値に応じて選択的に出力するように構成されている、第２のスイッチング手段と、
○ｉ）第１の制御信号が供給されるように構成されている第１の入力と、第２のスイッチング手段に接続されており、第３または第４の制御信号が供給される、第２の入力と、
ｉｉ）第２のバウンダリスキャンセルに接続されており、第２のバウンダリスキャンセルに、第３または第４の制御信号を、第１の制御信号の値に応じて供給するように構成されている出力と、を備える第１の論理ＯＲゲートと、
○ｉ）第２のバウンダリスキャンセルに接続され、第３または第４の制御信号が供給されるように構成されている第１の入力と、
ｉｉ）２つの値のうちの１つの値をとることができる第５の制御信号が供給されるように構成されている、第２の入力と、
ｉｉｉ）出力バッファに接続され、出力バッファに、第３または第４の制御信号を、第５の制御信号の値に応じて供給するように構成されている出力と、を備える第２の論理ＯＲゲートと、を備えてもよく、第３の制御信号は、第１のバウンダリスキャンセルへの第１の出力信号のアクセスを許可することを意図しており、第４の制御信号は、第１のバウンダリスキャンセルに、第２の専用信号を第１のスイッチング手段へ供給することを、許可することを意図しており、
―制御手段は、
○第１のバウンダリスキャンセルに接続され、かつ、コア機能モード目的の第１の入力信号と、２つの値のうちの１つの値をとることができるロック信号と、を受信し、第１の入力信号の、第１のバウンダリスキャンセルへのアクセスを、ロック信号の値に応じて制御するように構成されている、第１の論路ＡＮＤゲートと、
○第１のバウンダリスキャンセルに接続され、かつ、第１のバウンダリスキャンセルに、第１の専用信号を供給するように構成されている、汎用入力パスと、
○ｉ）２つの値のうちの１つの値をとることができる第２の制御信号と、第１の出力信号または第２の専用信号とを受信し、第１の出力信号または第２の専用信号を、第２の制御信号の値の関数として選択的に出力するように構成されている、第１のスイッチング手段と、
○第１のバウンダリスキャンセルに接続され、かつ、
ｉ）第１のバウンダリスキャンセルによって出力された、２つの値のうちの１つの値をとることができる第１の制御信号と、第１の出力信号または第２の専用信号あるいはテストモード目的の第２の出力信号と、を受信し、
ｉｉ）第１のスイッチング手段に、第１の出力信号または第２の専用信号を選択的に供給し、あるいはパッドロジックモジュールのテスト出力パスに、第１の制御信号の値に応じて供給を行なうように構成されている、第２のスイッチング手段と、
○ｉ）２つの値のうちの１つの値をとることができる第３および第４の制御信号と、第２の制御信号と、を受信し、
ｉｉ）第３または第４の制御信号を、第２の制御信号の値に応じて選択的に出力するように構成されている、第３のスイッチング手段と、
○ｉ）第１の制御信号が供給されるように構成されている第１の反転入力と、第３のスイッチング手段に接続されており、第３または第４の制御信号が供給される、第２の入力と、
ｉｉ）第２のバウンダリスキャンセルに接続されており、第２のバウンダリスキャンセルに、第３または第４の制御信号を、第１の制御信号の反転値に応じて供給するように構成されている出力と、を備える第２の論理ＡＮＤゲートと、
○ｉ）第２のバウンダリスキャンセルに接続され、第３または第４の制御信号が供給されるように構成されている、第１の入力と、
ｉｉ）２つの値のうちの１つの値をとることができる第６の制御信号が供給されるように構成されている、第２の入力と、
ｉｉｉ）出力バッファに接続され、出力バッファに、前記第３または第４の制御信号を、第６の制御信号の値に応じて供給するように構成されている出力と、を備える第１の論理ＯＲゲートと、を備えてもよく、第３の制御信号は、第１のバウンダリスキャンセルへの第１の出力信号のアクセスを許可することを意図しており、第４の制御信号は、第１のバウンダリスキャンセルに、第２の専用信号または第２の出力信号を第２のスイッチング手段へ供給することを、許可することを意図しており、
―パッドリングの全てのバウンダリスキャンセルは、直列に接続されて、直列レジスタを形成し、直列レジスタは、一般にバウンダリスキャンセルと呼ばれ、トップレベルパッドを介してロードされ、トップレベルパッドを介してアンロードされる。よって、第１および第２のバウンダリスキャンセルの両方は、ボルトンパッドのパッドロジックモジュール内で、トップレベルピンの間で直列に接続されており、トップレベルパッドにより供給される入力信号が供給され、トップレベルパッドに出力信号を供給し、直列レジスタの一部を定義し、
―入力バッファは、パッドセルを、通常モード（または入力および／または出力モード）、および／またはリピーター（repeater）モードおよび／またはプルアップモードおよび／またはプルダウンモードに設定する、第７および第８の制御信号が供給される、第１および第２の制御入力を備えてもよい。このような選択肢は、特に、ＰＨＩＬＩＰＳライブラリにおいて利用可能である。これは、ピンを制御して、パッドをその機能状態のままにさせておく（しかし、ほとんどの時間、パッドは単に入力、出力または双方向パッドとして動作する）。
【００１２】
本発明は、また、入力および／または出力ピンを有する少なくとも１つのコアと、前記入力および／または出力ピンに接続されているパッドリングを共に定義する、上述したものなどの入力および／または出力パッドの群と、備える集積回路を提供する。
【実施の形態】
【００１３】
本発明の他の特徴および利点は、以下の詳細な説明、および添付の図面を考察することにより、明らかとなるであろう。
【００１４】
まず図１を参照して、本発明を適用可能な集積回路ＩＣの例を説明する。
【００１５】
以下の説明において、集積回路ＩＣは、携帯電話、例えばＧＳＭ／ＧＰＲＳまたはＵＭＴＳ携帯電話などの携帯型電子機器を対象とすると考えられるであろう。しかし、本発明は、このタイプの電子機器に限定されないことに留意することが重要である。
【００１６】
実際には、本発明は、デジタルまたは混合信号集積回路を備える、電力消費を減少するためにパワーダウンモードが必要な、または未使用時のコアのパワーダウンを必要とする、あるいはコア内部のテスト信号パスによって導入される遅延が、貴重なナノ秒を無駄にしないような性能を必要とする、任意の電子機器に、適用することができる。
【００１７】
図１に示されるように、集積回路ＩＣは、通常、データ（または信号）処理に専用であり、かつ、処理すべき入力信号（またはデータ）を受信する、および／または処理された出力信号（またはデータ）を供給するための、多数の入力および／または出力ピン（または端子）ＩＯＰを備える、少なくとも１つの（チップ）コアＣＣを備える。各コアＣＣは、通常、多数の入力および／または出力パッドＰを備える、集積パッドリングＰＲによって囲まれ、入力および／または出力パッドＰは、“内部”接続（またはパス）ＩＣＸを通して、少なくとも１つのコア入力および／または出力ピンＩＯＰに接続され、かつ、“外部”接続（またはパス）ＥＣＸを通して、外部に接続される。
【００１８】
パッドリングＰＲにおいて、コアＣＣのテストに使用されるパッドＰは、ピンＴｄｉおよびＴｄｏを介して、各パッドのバウンダリスキャンセルＢＣを接続するパスを通して、互いに直列に接続されている。ピンＴｄｉおよびＴｄｏは、トップレベルパッド（図示せず）にそれぞれ接続されている。パッドリングの全てのバウンダリスキャンセルは、直列に接続され、トップレベルパッドを介してロードされ、トップレベルパッドを介してアンロードされる、一般にバウンダリスキャンレジスタと呼ばれる直列レジスタを形成することに、留意すべきである。よって、ボルトン（Bolton）パッドのパッドロジックモジュール内の第１のＢＣ１および第２のＢＣ２バウンダリスキャンセルの両方が、トップレベルピンＴｄｉおよびＴｄｏの間で直列に接続される。
【００１９】
本発明は、入力および／または出力（ボルトン）パッドを提供するものであり、これを以下、ボルトンパッドＰと呼び、ボルトンパッドＰは、固有の制御ロジック（制御テスト部を含む）を備える。
【００２０】
図２に示されるように、本発明に係るボルトンパッドＰは、パッドロジックモジュールＰＬＭに接続されたパッドセルＰＣを備える。
【００２１】
パッドセルＰＣは、入力バッファＩＢ１，ＩＢ２および／または出力バッファ（ＯＢ―図３を参照）に接続され、かつ、コア入力および／または出力ピンＩＯＰの少なくとも１つに接続されることを意図する、パッドブロックＰＢを備える。
【００２２】
パッドロジックモジュールＰＬＭは、第１のバウンダリスキャンセルＢＣ１および／または第２のバウンダリスキャンセル（ＢＣ２―図４を参照）を備え、これ（これら）は、入力バッファＩＢ１，ＩＢ２および／または出力バッファ（ＯＢ）を通してそのパッドブロックＰＢに接続され、入力信号（コアＣＣ向け）を、パッドブロックＰＢに供給（または送出）するように、および／またはパッドブロックＰＢからの出力信号（外部向け）を供給するように構成されている。
【００２３】
パッドロジックモジュールＰＬＭは、また、第１のＢＣ１および／または第２のＢＣ２バウンダリスキャンセルに接続され、かつ、制御信号を受信して、第１のＢＣ１および／または第２のＢＣ２バウンダリスキャンセルへのアクセスを制御し、第１のバウンダリスキャンセルＢＣ１に入力信号を供給し、および／または、第１のバウンダリスキャンセルＢＣ１によって供給された出力信号を出力するように構成されている制御手段を備える。
【００２４】
図２に示されている第１の例において、ボルトンパッドＰは、入力スキャンテストおよび／またはデータ入力に専用のものである。換言すると、ボルトンパッドＰは、スキャンテストモードおよび／または機能モードにおいて動作し、コアＣＣに、スキャンテストデータ（または信号）および／または入力データを供給することを意図しており、よって、図示されたボルトンパッドＰは、１つのバウンダリスキャンセルＢＣ１を備える簡素なパッドロジックモジュールＰＬＭと、入力バッファＩＢ１，ＩＢ２に接続されたパッドブロックＰＢを備える簡素なパッドセルＰＣと、を備えるだけである。
【００２５】
例えば、入力バッファは、２つの結合された抵抗器ＩＢ１およびＩＢ２によって定義され、コアＣＣ内部に位置する外部制御モジュール（図示せず）から、パッドロジックモジュールＰＬＭを通して来る２つの制御信号（またはコマンド）ｔｃｂ＿ｐ１およびｔｃｂ＿ｐ２によって制御される。
【００２６】
図示されるように、（入力）ボルトンパッドＰは、スキャンテストモードおよび機能モードに専用である場合、そのパッドロジックモジュールＰＬＭの制御手段は、第１のＡＮＤ１および第２のＡＮＤ２論理ＡＮＤゲートと、汎用入力パスｇｐｉｐとを備える。
【００２７】
第１の論理ＡＮＤゲートＡＮＤ１は、第１のバウンダリスキャンセルＢＣ１に接続された出力と、コア機能モードの間に第１の入力信号（“０”または“１”）Ｃｉｎを受信するように構成された第１の入力と、ロック信号（“０”または“１”）Ｌｏｃｋを受信するように構成された第２の入力と、を備える。この第１の論理ＡＮＤゲートＡＮＤ１は、第１のバウンダリスキャンセルＢＣ１への第１の入力信号Ｃｉｎのアクセスを、入力ロック信号Ｌｏｃｋの値に応じて制御する。
【００２８】
例えば、ロック信号Ｌｏｃｋがハイである（すなわち１に等しい）場合、第１の入力信号Ｃｉｎは、第１のバウンダリスキャンセルＢＣ１にアクセスし、そして、入力バッファＩＢ１，ＩＢ２を通してパッドブロックＰＢに移動して、入力バッファＩＢ１，ＩＢ２を通してコアＣＣに供給を行なうことができる。ここで、ロック信号Ｌｏｃｋがローである（すなわち０に等しい）場合、第１の入力信号Ｃｉｎは、第１のバウンダリスキャンセルＢＣ１にアクセスすることができず、従って、パッドブロックＰＢに接続されるコア入力および／または出力ＩＯＰは、どの第１の入力信号Ｃｉｎからも分離される。
【００２９】
第２の論理ＡＮＤゲートＡＮＤ２は、バッファＩ１を通して第１のバウンダリスキャンセルＢＣ１に接続された出力と、コアスキャンテストモードの間に第２の入力信号（“０”または“１”）Ｔｅｓｔｉｎを受信するように構成された第１の入力と、ロック信号（“０”または“１”）Ｌｏｃｋを受信するように構成された第２の入力と、を備える。この第２の論理ＡＮＤゲートＡＮＤ２は、第１のバウンダリスキャンセルＢＣ１への第２の入力信号Ｔｅｓｔｉｎのアクセスを、バッファＩ２を通して、入力ロック信号Ｌｏｃｋの値に応じて制御する。
【００３０】
例えば、ロック信号Ｌｏｃｋがハイである（すなわち１に等しい）場合、第２の入力信号Ｔｅｓｔｉｎは、第１のバウンダリスキャンセルＢＣ１にアクセスし、そして、入力バッファＩＢ１，ＩＢ２を通してパッドブロックＰＢにアクセスし、コアＣＣに供給を行なうことができる。ここで、ロック信号Ｌｏｃｋがローである（すなわち０に等しい）場合、第２の入力信号Ｔｅｓｔｉｎは、第１のバウンダリスキャンセルＢＣ１にアクセスすることができず、従って、パッドブロックＰＢに接続されるコア入力および／または出力ＩＯＰは、分離される。
【００３１】
本発明によると、このアクセス制御は、パッドロジックモジュールＰＬＭの制御手段によって実行され、コアＣＣがパワーアップされている場合にのみ、第１のＣｉｎまたは第２のＴｅｓｔｉｎ入力信号に、第１のバウンダリスキャンセルＢＣ１へのアクセスを許可するだけであり、これにより、コアＣＣがパワーダウンされている場合には、これらの信号にこのアクセスを禁止することを意図している。この目的のために、制御手段は、コアＣＣがパワーダウンされているときでも、パッドセルＰＣおよびパッドロジックモジュールＰＬＭの電力を維持させて、パッドブロックＰＢが接続されているコア入力を分離する。
【００３２】
汎用入力パスｇｐｉｐは、第１のバウンダリスキャンセルＢＣ１に、選択された値（例えばロー値“０”）の第１の専用信号ｇｐｉを、好ましくは第１のＣｉｎまたは第２のＴｅｓｔｉｎ入力信号の、第１のバウンダリスキャンセルＢＣ１へのアクセスが禁止された後で、コアＣＣがパワーダウンされる直前に、供給することを意図している。従って、コアＣＣの電力がダウンされた場合、その関連する入力ピンＩＯＰで受信した選択された値を有する信号は、その電子集積構成要素（トランジスタ）を妨害または損傷することはできない。
【００３３】
換言すると、コアＣＣの電力を、減少（またはスイッチオフ）しなければならない場合、制御手段は、ロック信号Ｌｏｃｋの選択された値によって、機能モードまたはテストモードから、汎用入力モードに切り替わる。
【００３４】
入力ボルトンパッドＰが、スキャンテストモードのみに専用である場合、その制御手段は、第１の論理ＡＮＤゲートＡＮＤ１と、汎用入力パスｇｐｉｐと、のみを備えることに留意することが重要である。さらに、入力ボルトンパッドＰが、機能モードのみに専用である場合、その制御手段は、第２の論理ＡＮＤゲートＡＮＤ２と、汎用入力パスｇｐｉｐと、のみを備える。
【００３５】
ＪＴＡＧ制御信号は、テストの間に、コアＣＣに対して、かつパッドリングに対して、テストモードを生成することを担当する、ＪＴＡＧ（“Joint Test Access Group”）トップレベルコントローラにより供給される信号である。ピンＴｄｉおよびＴｄｏは、ＪＴＡＧコントローラの直列入力／出力に接続される。シリアルデータが、Ｔｄｉを介して、シフトインされ、ＪＴＡＧを介したテスト制御を生成し、一方、応答は、シフトアウトされ、Ｔｄｏを介して観察される。
【００３６】
ここで図３を参照し、出力スキャンテストおよび／またはデータ出力のみに専用の、本発明に係るボルトンパッドＰの第２の例を説明する。よって、この（出力）ボルトンパッドＰは、スキャンテストモードおよび／または機能モードで動作し、その出力ピンＩＯＰの少なくとも１つにおいて、コアＣＣによって供給される、スキャンテストデータ（または信号）および／または出力データを集める（または外部に送出する）ことを意図している。この目的のために、図示されたボルトンパッドＰは、また、１つのバウンダリスキャンセルＢＣ１を備える、簡素なパッドロジックモジュールＰＬＭと、出力バッファＯＢに接続されたパッドブロックＰＢを備える、簡素なパッドセルＰＣと、を備える。
【００３７】
図示されるように、（出力）ボルトンパッドＰは、スキャンテストモードおよび機能モードに専用である場合、そのパッドロジックモジュールＰＬＭの制御手段は、１×２マルチプレクサなどの第１のＭ１および第２のＭ２スイッチング手段と、汎用出力パスｇｐｉｐとを備える。
【００３８】
第１のマルチプレクサＭ１は、第１の制御信号（“０”または“１”）ｔｅを受信するように構成された第１の入力と、機能モードまたはスキャンテストモードで動作中にコアＣＣによって供給される第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号を受信するように構成された第２の入力と、第１の出力信号Ｃｏｕｔを供給する第１の出力と、第２の出力信号Ｔｅｓｔｏｕｔを供給する第２の出力と、を備える。
【００３９】
選択的に供給されなければならない、第１または第２の出力信号の選択は、制御信号ｔｅの値に依存する。例えば、図示されるように、ｔｅの値が、“０”（ロー値）に設定されている場合、第１のマルチプレクサＭ１は、第１の出力信号Ｃｏｕｔを、その第１の出力において供給し、ｔｅの値が“１”（ハイ値）に設定されている場合、第１のマルチプレクサＭ１は、第２の出力信号Ｔｅｓｔｏｕｔを、その第２の出力において供給する。
【００４０】
この第２の例では、パッドロジックモジュールＰＬＭの制御手段は、第１のバウンダリスキャンセルＢＣ１に接続され（かつ供給を受ける）、第１のマルチプレクサＭ１のみを、備えることができる。しかし、図示されるように、制御手段が、また、第２のスイッチング手段Ｍ２と、汎用出力パスｇｐｏｐと、を備えて、第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号の、第１のマルチプレクサＭ１への、よって外部へのアクセスを、コアＣＣの電力がダウン（またはスイッチオフ）されている場合に制御することが、有利である。
【００４１】
この目的のために、第２のマルチプレクサＭ２は、第１のバウンダリスキャンセルＢＣ１に接続され、コアＣＣによって供給される第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号を受信する第１の入力と、第２の制御信号（“０”または“１”）ｇｐｉｏ＿ｍｏｄｅを受信する第２の入力と、第１のマルチプレクサＭ１への第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号を供給する第１の出力と、選択された値を有する第２の専用信号ｇｐｏを、汎用出力パスｇｐｏｐにおいて供給する第２の出力と、を備える。
【００４２】
この第２の専用信号ｇｐｏは、好ましくは、コアＣＣによって生成される。
【００４３】
第２のマルチプレクサＭ２は、第２の専用信号ｇｐｏまたは第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号の、外部へのアクセスを、入力された第２の制御信号ｇｐｉｏ＿ｍｏｄｅの値に応じて制御する。
【００４４】
例えば、第２の制御信号ｇｐｉｏ＿ｍｏｄｅが、ローである（すなわち０に等しい）場合、第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号は、第１のマルチプレクサＭ１に、よって外部に、アクセスすることができる。ここで、第２の制御信号ｇｐｉｏ＿ｍｏｄｅがハイである（すなわち１に等しい）場合、選択された値を有する第２の専用信号ｇｐｏは、汎用出力パスｇｐｏｐに、よって外部に、アクセスすることができる。よって、外部は、パッドブロックＰＢに接続されているコア入力および／または出力ピンＩＯＰから分離される。
【００４５】
換言すると、ｇｐｏを用いて、特定の値が、ｇｐｉｏ＿ｍｏｄｅ信号のおかげで、パッドブロックＰＢの外部に送出される。パワーダウンモードにおいて、ｇｐｉｏ＿ｍｏｄｅ信号を用いて、ｇｐｏ値が得られ、コア供給が何であろうと、パッドブロックＰＢの外部ピンが、ハイまたはローに送出される。特定の観点において、コアは、パワーダウンモードにあり、一方、アクティブなパッドリングは、既知の値を、外部の世界に送出する。
【００４６】
本発明によると、パッドロジックモジュールＰＬＭの制御手段によって実行される、この外部アクセス制御は、コアＣＣがパワーアップされている場合にのみ、第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号だけに、外部へのアクセスを許可し、よって、コアＣＣがパワーダウンされている場合に、これらの信号にこのアクセスを禁止することを意図している。この目的のために、制御手段は、コアＣＣがパワーダウンされているときでも、パッドセルＰＣおよびパッドロジックモジュールＰＬＭの電力を維持させて、外部を、パッドブロックＰＢが接続されているコア出力ピンＩＯＰ（図示せず）から分離する。
【００４７】
汎用出力パスｇｐｏｐは、接続された構成要素に応じて、外部に、選択された値の第２の専用信号ｇｐｏを、好ましくは第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号の、第１のマルチプレクサＭ１へのアクセスが禁止された後で、コアＣＣがパワーダウンされる直前に、供給することを意図している。従って、コアＣＣの電力がダウンされた場合、分離されたボルトンパッドＰによって供給された、選択された値を有する信号は、外部接続ＥＣＸを通して接続されている、電子集積構成要素（トランジスタ）を妨害することはできない。
【００４８】
換言すると、コアＣＣの電力を、減少（またはスイッチオフ）しなければならない場合、制御手段は、第２の制御信号ｇｐｉｏ＿ｍｏｄｅの選択された値によって、機能モードまたはテストモードから、汎用出力モードに切り替わる。
【００４９】
出力ボルトンパッドＰが、スキャンテストモードまたは機能モードのみに専用である場合、その制御手段は、第２のマルチプレクサＭ２と汎用出力パスｇｐｏｐと、のみを備えることに留意することが重要である。
【００５０】
ここで、図４を参照し、入力スキャンテストおよび／またはデータ入力および出力に専用の、本発明に係るボルトンパッドＰの第３の例を説明する。よって、この（双方向の）ボルトンパッドＰは、スキャンテストモードで動作して、コアＣＣに、スキャンテストデータ（または信号）を供給（または送出）し、および／または機能モードで動作して、コアＣＣに、入力データ（または信号）を供給し、その入力および／または出力ピンＩＯＰの少なくとも１つにおいて、ＣＣによって供給された出力データを、外部に供給（または送出）することを意図している。
【００５１】
この目的のために、図示されたボルトンパッドＰは、第１のＢＣ１および第２のＢＣ２バウンダリスキャンセルを備えるパッドロジックモジュールＰＬＭと、入力バッファＩＢ１，ＩＢ２（図２を参照して上述されたものなど）と、トライステート出力バッファＯＢと、に接続されているパッドブロックＰＢを備えるパッドセルＰＣと、を備える。
【００５２】
図示されるように、（双方向の）ボルトンパッドＰが、入力スキャンテストモードおよび双方向機能モードに専用である場合、そのパッドロジックモジュールＰＬＭの制御手段は、以下では再び説明されない、入力制御手段（図２を参照して上述したものなどの、第１のＡＮＤ１および第２のＡＮＤ２論理ＡＮＤゲート、ならびに汎用入力パスｇｐｉｐ）と、図３を参照して上述されたものとわずかに異なる出力制御手段（１×２マルチプレクサなどの第１のＭ１および第２のＭ２スイッチング手段、および汎用出力パスｇｐｏｐ）と、を備える。
【００５３】
この第３の例では、出力制御手段は、１×２マルチプレクサなどの第１のＭ１’および第２のＭ３スイッチング手段と、汎用出力パスｇｐｏｐと、第１のＯＲ１および第２のＯＲ２論理ＯＲゲートと、を備える。
【００５４】
第１のマルチプレクサＭ１’は、第１のバウンダリスキャンセルＢＣ１に接続され、機能モードにおいて動作している場合にコアＣＣによって供給される第１の出力信号Ｃｏｕｔが供給される第１の入力と、第２の制御信号ｇｐｉｏ＿ｍｏｄｅ（上述）を受信する第２の入力と、第１の出力信号Ｃｏｕｔを供給する第１の出力と、上述の選択された値を有する第２の専用信号ｇｐｏを、汎用出力パスｇｐｏｐにおいて供給する第２の出力と、を備える。
【００５５】
この第２の専用信号ｇｐｏは、好ましくは、コアＣＣによって生成される。
【００５６】
第１のマルチプレクサＭ１’は、第２の専用信号ｇｐｏまたは第１の出力信号Ｃｏｕｔの、外部へのアクセスを、入力された第２の制御信号ｇｐｉｏ＿ｍｏｄｅの値に応じて制御する。
【００５７】
例えば、第２の制御信号ｇｐｉｏ＿ｍｏｄｅが、ローである（すなわち０に等しい）場合、第１の出力信号Ｃｏｕｔは、外部にアクセスすることができる。ここで、第２の制御信号ｇｐｉｏ＿ｍｏｄｅが、ハイである（すなわち１に等しい）場合、選択された値を有する第２の専用信号ｇｐｏは、汎用出力パスｇｐｏｐに、よって外部に、アクセスすることができる。よって、外部は、パッドブロックＰＢに接続されたコア入力および／または出力ピンＩＯＰから分離される。
【００５８】
本発明によると、パッドロジックモジュールＰＬＭの制御手段によって実行される、この外部アクセス制御は、ＣＣがパワーアップされている場合にのみ、第１の出力信号Ｃｏｕｔだけに、外部へのアクセスを許可し、よって、コアＣＣがパワーダウンされている場合に、これらの信号にこのアクセスを禁止することを意図している。この目的のために、制御手段は、コアＣＣがパワーダウンされているときでも、パッドセルＰＣおよびパッドロジックモジュールＰＬＭの電力を維持させて、外部を、パッドブロックＰＢが接続されているコア出力ピンＩＯＰから分離する。
【００５９】
上述のように、汎用出力パスｇｐｏｐは、外部に、選択された値の第２の専用信号ｇｐｏを、好ましくは第１の出力信号Ｃｏｕｔの、第１のマルチプレクサＭ１’へのアクセスが禁止された後で、コアＣＣがパワーダウンされる直前に、供給することを意図している。従って、コアＣＣの電力がダウンされた場合、分離されたボルトンパッドＰによって供給された、選択された値を有する信号は、外部接続ＥＣＸを通して接続されている、電子集積構成要素（トランジスタ）を妨害することはできない。換言すると、コアＣＣの電力を、減少（またはスイッチオフ）しなければならない場合、制御手段は、第２の制御信号ｇｐｉｏ＿ｍｏｄｅの選択された値によって、機能モードから、汎用出力モードに切り替わる。
【００６０】
第２のマルチプレクサＭ３は、第３の制御信号ｏｅｎ（“出力イネーブル”）が供給されるように構成されている第１の入力と、第４の制御信号ｇｐｉｏ＿ｏｅｎが供給されるように構成されている第２の入力と、第２の制御信号ｇｐｉｏ＿ｍｏｄｅが供給されるように構成されている第３の入力と、第３のｏｅｎまたは第４のｇｐｉｏ＿ｏｅｎ制御信号を供給する出力と、を備える。
【００６１】
後で述べるように、第３の制御信号ｏｅｎは、第１の出力信号Ｃｏｕｔの、第１のバウンダリスキャンセルＢＣ１へのアクセスを許可することを意図しており、第４の制御信号ｇｒｉｐ＿ｏｅｎは、第１のバウンダリスキャンセルＢＣ１が、第１のマルチプレクサＭ１に、第２の専用信号ｇｐｏを供給することを許可することを意図している。
【００６２】
後で述べるように、第３の制御信号ｏｅｎは、第１の出力信号Ｃｏｕｔの、第１のバウンダリスキャンセルＢＣ１へのアクセスを許可することを意図しており、第４の制御信号ｇｐｉｏ＿ｏｅｎは、第１のバウンダリスキャンセルＢＣ１に、第１のマルチプレクサＭ１への第２の専用信号ｇｐｏの供給を許可することを意図している。
【００６３】
第２のマルチプレクサＭ２は、第３のｏｅｎまたは第４のｇｐｉｏ＿ｏｅｎ制御信号の、第１の論理ＯＲゲートＯＲ１へのアクセスを、入力される第２の制御信号ｇｐｉｏ＿ｍｏｄｅの値に応じて制御する。
【００６４】
例えば、第２の制御信号ｇｐｉｏ＿ｍｏｄｅが、ローである（すなわち０に等しい）場合、第３の制御信号ｏｅｎは、第１の論理ＯＲゲートＯＲ１を、アクセスすることができる。ここで、第２の制御信号ｇｐｉｏ＿ｍｏｄｅが、ハイである（すなわち１に等しい）場合、第４の制御信号ｇｐｉｏ＿ｏｅｎは、論理ＯＲゲートＯＲ１をアクセスすることができる。
【００６５】
第１の論理ＯＲゲートＯＲ１は、第２のマルチプレクサＭ３の出力に接続された第１の入力と、スキャンシフティングの間に、ボルトンパッドＰを、入力モードで動作するように強制することを意図した、第１の制御信号ｔｅ（“test enable”）が供給されるように構成された第２の入力と、第２のバウンダリスキャンセルＢＣ２に接続され、第１のｔｅまたは第３のｏｅｎまたは第４のｇｐｉｏ＿ｏｅｎ制御信号を、それらの各値および第２の制御信号ｇｐｉｏ＿ｍｏｄｅの値に応じて供給する出力と、を備える。
【００６６】
より正確には、“ｔｅ”信号は、スキャンシフトモード（“ｔｅ”＝１の場合）と、通常モード（ “ｔｅ”＝０の場合、すなわちコアＣＣが通常機能を行なう間）との制御を意図している。スキャンシフトモードの間、パッドは、入力モードに強制することができ、よって、このパッドを通して、データをコアＣＣにシフトすることができる。通常モードの間、パッドは、機能出力イネーブル信号ｏｅｎおよびｇｐｉｏ＿ｏｅｎを介して、入力または出力モードのいずれかにあることが可能である。これらの信号を生成する機能ロジックは、スキャン通常モードの間にテストすることができる。
【００６７】
第２の論理ＯＲゲートＯＲ２は、第２のバウンダリスキャンセルＢＣ２の出力に接続され、第１のｔｅまたは第３のｏｅｎまたは第４のｇｐｉｏ＿ｏｅｎ制御信号が供給される第１の入力と、第５の制御信号ＩＣＴｅｓｔｅｎが供給されるように構成された第２の入力と、トライステート出力バッファＯＢの反転入力に接続され、第１のｔｅまたは第３のｏｅｎまたは第４のｇｐｉｏ＿ｏｅｎまたは第５のＩＣＴｅｓｔｅｎ制御信号を、それらの各値に応じて供給する出力と、を備える。信号ＩＣＴｅｓｔｅｎは、パッドを、ＪＴＡＧ制御またはコア制御にかかわらず、出力モードまたは入力モードへと直接強制することを意図している。
【００６８】
トライステート出力バッファＯＢが、第１の制御信号ｔｅをアクティブに受信する場合、トライステート出力バッファＯＢは、ボルトンパッドＰを、入力モードで動作するように強制して、コアＣＣに、ロック信号値に応じて第１の入力信号Ｃｉｎおよびｔｅｓｔｉｎを供給させる。トライステート出力バッファＯＢが、第３の制御信号ｏｅｎを受信する場合、トライステート出力バッファＯＢは、ボルトンパッドＰを、第１の出力信号Ｃｏｕｔを供給する出力モード、または入力モードのいずれかで動作するように強制する。トライステート出力バッファＯＢが、第４の制御信号ｇｐｉｏ＿ｏｅｎを受信する場合、トライステート出力バッファＯＢは、ボルトンパッドＰを、第２の出力信号ｇｐｏを供給する出力モード、またはコアＣＣに第１の入力信号ｇｐｉを供給する入力モードのいずれかで動作するように強制する。トライステート出力バッファＯＢが、第５の制御信号ＩＣＴｅｓｔｉｎを受信する場合、トライステート出力バッファＯＢは、ボルトンパッドＰを、入力モードで動作するように強制して、コアＣＣに、ＪＴＡＧ制御またはコア制御にかかわらず第２の入力信号Ｔｅｓｔｉｎを供給させる。
【００６９】
このような実施形態によると、集積回路ＩＣが、スキャンテストベクトルのシフトを行なわない場合（“ｔｅ＝０”に対応する）、すなわち、機能モードクロックサイクルの間に、機能出力イネーブル“ｏｅｎ”を、テストすることができ、よって、コアＣＣの可観測性、およびテストベクトルの障害発見を増加させる。
【００７０】
ここで図５を参照して、スキャンおよび／またはデータ入力および出力の出力に専用の、本発明に係るボルトンパッドＰの第４の例を述べる。よって、この（双方向の）ボルトンパッドＰは、コアＣＣにより出力されたスキャンテストデータ（または信号）を外部に供給（または送出）するスキャンテストモード、および／または、コアＣＣに、入力データ（または信号）を供給（または送出）して、その入力および／または出力ピンＩＯＰの少なくとも１つにおいて、コアＣＣによって供給された出力データを外部に供給（または送出）する機能モード、で動作することを意図している。
【００７１】
この目的のために、図示されたボルトンパッドＰは、第１のＢＣ１および第２のＢＣ２バウンダリスキャンセルを備えるパッドロジックモジュールＰＬＭと、入力バッファＩＢ１，ＩＢ２（図２を参照して上述したものなど）およびトライステート出力バッファＯＢ（図４を参照して上述したものなど）に接続されたパッドブロックＰＢを備えるパッドセルＰＣと、を備える。
【００７２】
図示されるように、（双方向の）ボルトンパッドＰが、出力スキャンテストモードおよび双方向機能モードに専用である場合、そのパッドロジックモジュールＰＬＭの制御手段は、以下では再び説明されない、入力制御手段（図２を参照して上述したものなどの、第１の論理ＡＮＤゲートＡＮＤ１、および汎用入力パスｇｐｉｐ）と、図４を参照して上述されたものとわずかに異なる出力制御手段と、を備える。
【００７３】
この第４の例において、出力制御手段は、図４を参照して上述したものなどで、以下では再び説明されない、第１のＭ１’および第２のＭ３スイッチング手段と、マルチプレクサ２×１などの第３のスイッチング手段Ｍ４と、汎用出力パスｇｐｏｐと、第２の論理ＡＮＤゲートＡＮＤ２と、図４を参照して上述したものなどの第２の論理ＯＲゲートＯＲ２と、を備える。
【００７４】
第３のマルチプレクサＭ４は、第１のバウンダリスキャンセルＢＣ１に接続され、コアＣＣが機能モードで動作している際にコアＣＣによって供給される第１の出力信号Ｃｏｕｔ、またはｇｐｉｏモードにある第１のバウンダリスキャンセルＢＣ１によって供給された選択された値を有する第２の専用信号ｇｐｏ、あるいはコアＣＣがスキャンテストモードで動作している際にコアＣＣにより供給される第２の出力信号Ｔｅｓｔｏｕｔ、が供給される第１の入力と、第１の制御信号ｔｅ（上述）を受信する第２の入力と、第１の出力信号Ｃｏｕｔまたは第２の専用信号ｇｐｏを、第１のマルチプレクサＭ１’に供給する第１の出力と、第２の出力信号Ｔｅｓｔｏｕｔを外部に供給する第２の出力と、を備える。
【００７５】
第３のマルチプレクサＭ４は、第１の出力信号Ｃｏｕｔまたは第２の専用信号ｇｐｏの、第１のマルチプレクサＭ１’へのアクセス、または第２の出力信号Ｔｅｓｔｏｕｔの、外部へのアクセスを、入力される第１の制御信号ｔｅの値に応じて制御する。
【００７６】
例えば、第１の制御信号ｔｅが、ローである（すなわち０に等しい）場合、第１の出力信号Ｃｏｕｔまたは第２の専用信号ｇｐｏは、第１のマルチプレクサＭ１’に、よって外部に、アクセスすることができる。第２の制御信号ｇｐｉｏ＿ｍｏｄｅが、ローである（すなわち０に等しい）場合、第１の出力信号Ｃｏｕｔは、外部にアクセスすることができ、その理由は、第２の制御信号ｇｐｉｏ＿ｍｏｄｅが、ハイである（すなわち１に等しい）場合、選択された値を有する第２の専用信号ｇｐｏは、汎用出力パスｇｐｏｐに、よって外部に、アクセスすることができる（よって、外部は、パッドブロックＰＢに接続されているコア入力および／または出力ピンＩＯＰから分離されている）。
【００７７】
ここで、第１の制御信号ｔｅが、ハイである（または１に等しい）場合、第２の出力信号Ｔｅｓｔｏｕｔは、外部にアクセスすることができる。
【００７８】
本発明によると、パッドロジックモジュールＰＬＭの制御手段によって実行される、この外部アクセス制御は、ＣＣがパワーアップされている場合にのみ、第１のＣｏｕｔまたは第２のＴｅｓｔｏｕｔ出力信号だけに、外部へのアクセスを許可し、よって、コアＣＣがパワーダウンされている場合に、これらの信号にこのアクセスを禁止することを意図している。この目的のために、制御手段は、コアＣＣがパワーダウンされているときでも、パッドセルＰＣおよびパッドロジックモジュールＰＬＭの電力を維持させて、外部を、パッドブロックＰＢが接続されているコア出力ピンＩＯＰから分離する。
【００７９】
上述のように、汎用出力パスｇｐｏｐは、外部に、選択された値の第２の専用信号ｇｐｏを、好ましくは第１の出力信号Ｃｏｕｔの、第１のマルチプレクサＭ１’へのアクセスが禁止された後で、コアＣＣがパワーダウンされる直前に、供給することを意図している。従って、コアＣＣの電力が減少された場合、分離されたボルトンパッドＰによって供給された、選択された値を有する信号は、外部接続ＥＣＸを通して接続されている、電子集積構成要素（トランジスタ）を妨害することはできない。換言すると、コアＣＣの電力を、減少（またはスイッチオフ）しなければならない場合、制御手段は、第２の制御信号ｇｐｉｏ＿ｍｏｄｅの選択された値によって、機能モードから、汎用出力モードに切り替わる。
【００８０】
第２の論理ＡＮＤゲートＡＮＤ２は、第２のマルチプレクサＭ３の出力に接続され、第３のｏｅｎまたは第４のｇｐｉｏ＿ｏｅｎ制御信号が供給される第１の入力と、ボルトンパッドＰを、スキャンシフティングの間に入力モードで動作するように強制することを意図する第１の制御信号ｔｅが供給される、第２の反転入力と、第２のバウンダリスキャンセルＢＣ２に接続され、第１の反転された（非ｔｅ）または第３のｏｅｎまたは第４のｇｐｉｏ＿ｏｅｎ制御信号を、それらの各値および第２の制御信号ｇｐｉｏ＿ｍｏｄｅの値に応じて供給する出力と、を備える。
【００８１】
実施形態の第３の例（図４に示される）において述べたように、ｉ）トライステート出力バッファＯＢが、第１の制御信号ｔｅ＝“１”を受信する場合、トライステート出力バッファＯＢは、ボルトンパッドＰを、スキャンシフティングの間に入力モードで動作するように強制して、コアＣＣに、第１の入力信号Ｃｉｎを供給させ、ｉｉ）トライステート出力バッファＯＢが、第３の制御信号ｏｅｎ＝“０”を受信する場合（ｔｅ＝“０”の場合）、トライステート出力バッファＯＢは、ボルトンパッドＰを、出力モードで動作するように強制して、第１の出力信号Ｃｏｕｔを供給させ（ｇｐｉｏ＿ｍｏｄｅ＝“０”の場合のみ）、ｉｉｉ）トライステート出力バッファＯＢが、第４の制御信号ｇｐｉｏ＿ｏｅｎを受信する場合（ｔｅ＝“０”の場合）、トライステート出力バッファＯＢは、ボルトンパッドＰを、出力モードで動作するように強制して、第２の出力信号ｇｐｏを供給させ（ｇｐｉｏ＿ｍｏｄｅ＝“１”の場合のみ）、ｉｖ）トライステート出力バッファＯＢが、第５の制御信号ＩＣＴｅｓｔｅｎ＝“０”を受信する場合、トライステート出力バッファＯＢは、ボルトンパッドＰを、出力モードで動作するように強制して、外部に、コアＣＣにより供給された第２の出力信号Ｔｅｓｔｏｕｔを供給させる（ｔｅ＝“１”の場合、すなわちスキャンシフティングの間のみ）。
【００８２】
このような実施形態によると、集積回路ＩＣが、スキャンテストベクトルのシフトを行なわない場合（“ｔｅ＝０”に対応）、すなわち、機能モードクロックサイクルの間、機能出力イネーブル“Ｃｏｕｔ”を観察することができ、よって、コアＣＣの可観測性およびテストベクトルの障害発見を増加させる。
【００８３】
好ましくは、集積回路ＩＣおよび特にそのパッドリングＰＲのそれぞれのボルトンパッドＰは、ＣＭＯＳ技術によって実現される。
【００８４】
本発明は、単に例としての、上述の入力および／または出力パッドならびに集積回路の実施形態に限定されず、添付の特許請求の範囲内において当業者によって考案し得る全ての代わりの実施形態を包含する。
【図面の簡単な説明】
【００８５】
【図１】図１は、パッドリングに接続されたコアを備える集積回路を、概略的に示している。
【図２】図２は、入力スキャンテストおよび／またはデータ入力に専用の、本発明に係るボルトンパッドの実施形態の第１の例を、概略的に示している。
【図３】図３は、出力スキャンテストおよび／またはデータ出力に専用の、本発明に係るボルトンパッドの実施形態の第２の例を、概略的に示している。
【図４】図４は、入力スキャンテストおよび／またはデータ入力および出力に専用の、本発明に係るボルトンパッドの実施形態の第３の例を、概略的に示している。
【図５】図５は、出力スキャンテストおよび／またはデータ入力および出力に専用の、本発明に係るボルトンパッドの実施形態の第４の例を、概略的に示している。
【００８６】
添付の図面は、本発明を完成する役割を果たすだけでなく、必要に応じて、その定義に寄与することもできる。
【図１】
2008514912.tif 000003
【図２】
2008514912.tif 000004
【図３】
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【図４】
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【図５】
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【国際調査報告】
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