(57)【要約】  半導体アセンブリは、第１パッケージ基板のダイアタッチ面に貼付されそれと電気的に接続された少なくとも１つのダイを各々が有する第１パッケージと、第１面および第２（「ランド」）面を有する第２基板とを含み、第２基板は、第２基板の第１面が第１パッケージ基板のダイアタッチ面の方を向いた状態で、第１パッケージの成形物上に取り付けられる。したがって、第１基板のダイアタッチ面および第２基板の第１面は相互に向き合い、基板の「ランド面」は互いに反対側を向く。パッケージおよび基板のｚ相互接続は、第１および第２基板を接続するワイヤボンドによる。アセンブリは、第２基板のランド面（アセンブリの片側）および第１パッケージ基板のランド面の一部分（アセンブリの反対側）の両方が露出するように封止されるので、第２レベル相互接続および追加コンポーネントとの相互接続を行なうことができる。一部の実施形態では、第１パッケージはチップスケールパッケージである。また、そのような積層型パッケージアセンブリを作製するための方法は、分離されたＣＳＰを提供するステップと、接着剤をＣＳＰの成形物の表面上に塗布するステップと、第１および第２面を有する第２基板を提供するステップと、ＣＳＰを反転させて、第２基板の第１面に接着剤が接触するように、反転したＣＳＰを第２基板の第１面上に載置するステップと、接着剤を硬化させるステップと、プラズマ洗浄を実行するステップと、ワイヤボンディングにより第２基板の第１面とＣＳＰのランド面との間にｚ相互接続を形成するステップと、プラズマ洗浄を実行するステップと、成形作業を実行して、第２基板のランド面およびＣＳＰ基板のランド面のｌ周縁領域内に位置する領域を露出したまま残しながら、第２基板の第１面、ｚ相互接続ワイヤボンドおよびワイヤループ、ＣＳＰの縁部、ならびにＣＳＰのランド面の周縁領域を封止するステップと、第２レベル配線ソルダボールをＣＳＰ基板の露出領域の部位に取り付けるステップと、（第２基板が帯状体または配列体で提供された場合）ソー分離してアセンブリを完成するステップとを含む。一部の実施形態では、１つまたはそれ以上の追加コンポーネントが第２基板のランド面上に積層される。
2008535264.tif 000002
【特許請求の範囲】
【請求項１】
ダイアタッチ面およびランド面を有する第１基板を含む第１パッケージであって、前記パッケージ基板の前記ダイアタッチ面に貼付されかつそれと電気的に相互接続された少なくとも１つのダイを含む前記パッケージと、第２基板とを有する半導体アセンブリにおいて、前記第１パッケージが前記基板に対して反転され、前記第１パッケージおよび前記第２基板のｚ相互接続が前記第１および第２パッケージ基板を接続するワイヤボンドによって行なわれ、前記アセンブリの片側で前記第２基板および前記アセンブリの反対側で前記第１パッケージ基板の一部分の両方が露出するように前記アセンブリがさらに封止され、それによって第２レベル相互接続および追加コンポーネントとの相互接続を行なうことができるように構成された半導体アセンブリ。
【請求項２】
前記第２基板の前記露出したランド面に第２レベル相互接続をさらに備えた、請求項１に記載の半導体アセンブリ。
【請求項３】
前記第１パッケージ基板の前記ランド面の前記露出した一部分に第２レベル相互接続をさらに備えた、請求項１に記載の半導体アセンブリ。
【請求項４】
前記第２基板がランドグリッドアレイパッケージである、請求項１に記載の半導体アセンブリ。
【請求項５】
前記第１パッケージがマトリックス成形されソー分離されたチップスケールパッケージである、請求項１に記載の半導体アセンブリ。
【請求項６】
アセンブリ封止をさらに備えた、請求項１に記載の半導体アセンブリ。
【請求項７】
前記第１パッケージが積層ダイチップスケールパッケージである、請求項１に記載の半導体アセンブリ。
【請求項８】
前記第１パッケージの前記ダイがワイヤボンディングによって第１パッケージ基板と相互接続される、請求項１に記載の半導体アセンブリ。
【請求項９】
前記第１パッケージの前記ダイがフリップチップ相互接続によって前記第１パッケージ基板と相互接続される、請求項１に記載の半導体アセンブリ。
【請求項１０】
アセンブリの片側で露出したランドグリッドアレイ基板とアセンブリの反対側で露出したチップスケールパッケージ基板の一部分とを備え、前記チップスケールパッケージ基板の前記露出部分に第２レベル相互接続をさらに備え、かつ前記露出したランドグリッドアレイパッケージ基板に取り付けられた少なくとも１つの追加コンポーネントを有する半導体アセンブリ。
【請求項１１】
前記追加コンポーネントが、ボールグリッドアレイパッケージ、追加ランドグリッドアレイパッケージ、クワッドフラットパッケージ、クワッドフラットノンリードパッケージ、リードフレームチップスケールパッケージ、ワイヤボンドダイ、フリップチップダイ、光センサパッケージ、微小電気機械センサパッケージ、または受動デバイスのうちの少なくとも１つを含む、請求項１０に記載のパッケージアセンブリ。
【請求項１２】
アセンブリの片側で露出したランドグリッドアレイ基板とアセンブリの反対側で露出したチップスケールパッケージ基板の一部分とを備え、前記露出したランドグリッドアレイ基板に第２レベル相互接続をさらに備え、かつ前記チップスケールパッケージ基板の前記
露出した部分に取り付けられた少なくとも１つの追加コンポーネントを有する半導体アセンブリ。
【請求項１３】
前記追加コンポーネントが、ボールグリッドアレイパッケージ、追加ランドグリッドアレイパッケージ、クワッドフラットパッケージ、クワッドフラットノンリードパッケージ、リードフレームチップスケールパッケージ、ワイヤボンドダイ、フリップチップダイ、光センサパッケージ、微小電気機械センサパッケージ、または受動デバイスのうちの少なくとも１つを含む、請求項１２に記載のパッケージアセンブリ。
【請求項１４】
半導体アセンブリを作製するための方法であって、ＬＧＡ基板を提供するステップと、分離されたＣＳＰを提供するステップと、前記ＣＳＰパッケージの成形物の表面上に接着剤を塗布するステップと、前記ＣＳＰを反転させ、前記反転したＣＳＰをＬＧＡ基板上に載置するステップと、前記接着剤を硬化させるステップと、プラズマ洗浄を実行するステップと、ワイヤボンディングにより前記ＬＧＡと前記ＣＳＰのランド面との間にｚ相互接続を形成するステップと、プラズマ洗浄を実行するステップと、成形作業を実行して、前記ＬＧＡ基板のランド面および前記ＣＳＰ基板のランド面の周縁領域内に位置する領域を露出したまま残しながら、前記ＬＧＡの１面、ｚ相互接続ワイヤボンドおよびワイヤループ、前記ＣＳＰの縁部、ならびに前記ＣＳＰのランド面上の周縁領域を封止するステップと、第２レベル配線ソルダボールを前記ＣＳＰ基板の前記露出領域の部位に取り付けるステップとを含む方法。
【請求項１５】
半導体アセンブリを作製するための方法であって、ＬＧＡ基板を提供するステップと、分離されたＣＳＰを提供するステップと、前記ＣＳＰパッケージの成形物の表面上に接着剤を塗布するステップと、前記ＣＳＰを反転させ、前記反転したＣＳＰをＬＧＡ基板上に載置するステップと、前記接着剤を硬化させるステップと、プラズマ洗浄を実行するステップと、ワイヤボンディングにより前記ＬＧＡと前記ＣＳＰのランド面との間にｚ相互接続を形成するステップと、プラズマ洗浄を実行するステップと、成形作業を実行して、前記ＬＧＡ基板のランド面および前記ＣＳＰ基板のランド面の周縁領域内に位置する領域を露出したまま残しながら、前記ＬＧＡの１面、ｚ相互接続ワイヤボンドおよびワイヤループ、前記ＣＳＰの縁部、ならびに前記ＣＳＰのランド面上の周縁領域を封止するステップと、第２レベル配線ソルダボールを前記ＬＧＡパッケージ基板の前記露出面の部位に取り付けるステップとを含む方法。
【請求項１６】
前記ＬＧＡ基板の前記露出面に追加コンポーネントを貼付して電気的に接続するステップをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記ＣＳＰ基板の前記露出部に追加コンポーネントを貼付して電気的に接続するステップをさらに含む、請求項１５に記載の方法。
【請求項１８】
装置の下位回路構造に接続された請求項１に記載のアセンブリを備えた積層型パッケージアセンブリを含むコンピュータ。
【請求項１９】
装置の下位回路構造に接続された請求項１に記載のアセンブリを備えた積層型パッケージアセンブリを含む携帯コンピューティング装置。
【請求項２０】
装置の下位回路構造に接続された請求項１に記載のアセンブリを備えた積層型パッケージアセンブリを含む携帯通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、両方とも「Ｅｎｃａｐｓｕｌａｎｔ  ｃａｖｉｔｙ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｐａｃｋａｇｅ  ｓｙｓｔｅｍ」と称し、かつ両方ともＳＴＡＴＳ  ＣｈｉｐＰＡＣ  Ｌｔｄ．に譲渡された、２００５年３月３１日出願の米国特許仮出願第６０／６６７，２７７号の優先権を主張する２００６年１月４日出願の米国特許出願第１１／３０６，６２８号の一部係属出願である。本願はまた、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ａｓｓｅｍｂｌｙ  ｉｎｃｌｕｄｉｎｇ  ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ  ａｎｄ  ｓｅｃｏｎｄ  ｓｕｂｓｔｒａｔｅ  ａｎｄ  ｈａｖｉｎｇ  ｅｘｐｏｓｅｄ  ｓｕｂｓｔｒａｔｅ  ｓｕｒｆａｃｅｓ  ｏｎ  ｕｐｐｅｒ  ａｎｄ  ｌｏｗｅｒ  ｓｉｄｅｓ」と称する２００５年６月２０日出願の米国特許仮出願第６０／６９２，１８３号の優先権をも主張する
本願は、各々２００６年１月４日に出願され、かつ全てＳＴＡＴＳ  ＣｈｉｐＰＡＣ  Ｌｔｄ．に譲渡された、米国特許出願第１１／３０６，６２７号、米国特許出願第１１／３２６，２１１号、および米国特許出願第１１／３２６，２０６号に関連する対象を含む。
【０００２】
本願は、両方とも２００６年３月３１日に出願され、かつ両方ともＳＴＡＴＳ  ＣｈｉｐＰＡＣ  Ｌｔｄ．に譲渡された、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｔａｃｋｅｄ  ｐａｃｋａｇｅ  ａｓｓｅｍｂｌｙ  ｈａｖｉｎｇ  ｅｘｐｏｓｅｄ  ｓｕｂｓｔｒａｔｅ
ｓｕｒｆａｃｅｓ  ｏｎ  ｕｐｐｅｒ  ａｎｄ  ｌｏｗｅｒ  ｓｉｄｅｓ」と称するＭａｒｃｏｓ  Ｋａｒｎｅｚｏｓらによる米国特許出願代理人整理番号ＣＰＡＣ１１１８−２．１、および「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ  ｉｎｃｌｕｄｉｎｇ  ｓｅｃｏｎｄ  ｓｕｂｓｔｒａｔｅ  ａｎｄ  ｈａｖｉｎｇ  ｅｘｐｏｓｅｄ  ｓｕｂｓｔｒａｔｅ  ｓｕｒｆａｃｅｓ  ｏｎ  ｕｐｐｅｒ  ａｎｄ  ｌｏｗｅｒ  ｓｉｄｅｓ」と称するＭａｒｃｏｓ  Ｋａｒｎｅｚｏｓらによる米国特許出願代理人整理番号ＣＰＡＣ１１１８−２．３に関連する。
【背景技術】
【０００３】
背景
本発明は半導体実装に関する。
【０００４】
移動電話機、モバイルコンピューティング、および様々な消費者製品のような携帯電子製品は、最低コストで限られた設置面積ならびに最小限の厚さおよび重量に高い半導体機能および性能を要求する。他の製品の内、特にページャ、携帯電話、およびパーソナルコンピュータのような装置では、実装空間は限定され、あるいは貴重であり、大きいパッケージ設置面積（ｘ−ｙ次元）は望ましくない。このため、当業界は個々の半導体チップの高集積化、および「ｚ軸」上の集積化の実現、つまりチップを積層することによって、またはダイパッケージを積層することによって、積層型パッケージアセンブリ（積層型マルチパッケージモジュール）を形成することを迫られてきた。
【０００５】
積層型パッケージアセンブリは、最小限の設置面積および厚さを有するアセンブリに高度の機能統合を提供する必要のある用途に使用される。セルラ電話機のような携帯通信装置は、特に通信装置が例えば画像、音声、または映像の取込みおよび表示または再生の能力を含む場合、そのような用途の１例である。
【０００６】
統合することが望ましい機能の例として、デジタル信号（ＤＳＰ）、ＡＳＩＣ、グラフィックス（ＧＰＵ）をはじめとする様々なプロセスのための装置、フラッシュ（ＮＡＮＤ）、フラッシュ（ＮＯＲ）、ＳＲＡＭ、ＤＲＡＭ、ＭＲＡＭをはじめとする様々なメモリ、メモリ付き光センサをはじめとする画像および映像キャプチャ、プロセッサおよびメモリ付き微小電気機械システム（ＭＥＭＳ）が挙げられる。
【０００７】
積層型パッケージアセンブリにおけるパッケージ間のｚ配線は、製造可能性、設計の柔軟性、およびコストの観点から重要な技術である。積層型パッケージアセンブリは、ワイヤボンド、またはソルダボール、またはフリップチップ相互接続を使用してｚ方向にそれらを積層し電気的に相互接続することによって、チップおよびパッケージを一体化する。
【０００８】
積層パッケージは多数の利点をもたらすことができる。特に、性能を最大化しかつコストを最小化するために、ワイヤボンディングまたはフリップチップなど、チップの型および構成にとって最も効率的な第１層配線技術を使用して、各ダイまたは２つ以上のダイをそれぞれのパッケージに積重ねて実装することができる。
【０００９】
パッケージが積層される前に、コンポーネントが満足できる性能を示さない限り、それを拒絶することができるように、積層コンポーネント（ダイまたはパッケージ）を電気的に検査できることが望ましい。これにより、最終積層型パッケージアセンブリの歩留まりを最大化することが可能になる。この利点を実際に実現するためには、確立された検査インフラストラクチャを用いて検査可能であるように、パッケージを構成しなければならない。一般的に、個々のダイを検査することによりダイ上の相互接続パッドに損傷を引き起こすことがあり得るので、実装されたダイを検査する方が、個々のダイを検査するより好ましい。
【００１０】
しばしば、製品の製造者は（特に、例えば製品がセルラ電話機のような携帯通信装置である場合）、アセンブリを嵌め込まなければならない空間の寸法を決定する。つまり、製造者は、指定された機能を有するアセンブリが、特定の仕様内の全体的設置面積（長さおよび幅）ならびに厚さを持つことを要求する。そのような制限を提示されて、設計者は、厚さおよび設置面積の制限内で機能の要求を満たすパッケージならびに積層設計およびプロセスを、コストの制限内で選択することができなければならない。
【００１１】
したがって、機能設計者に設計の柔軟性を提供するマルチパッケージ積層構造および積層プロセスを選択することが望ましい。特に、例えば、設計者は、構造またはプロセスを設計し直す必要なく、多種多様な利用可能な製造供給者のいずれかからのパッケージまたはチップを選択し、コンポーネントコストを最小化し、アセンブリ内のチップまたはパッケージの型の変更を行ない、変更したアセンブリの適格性を評価し直す必要性を回避し、かつ表面実装組立てフロアにおいて最終製品段階でアセンブリ積層プロセスを完了して、市場によって要求される製品構成を最短の実質的な商品化時間で可能にするための柔軟性を持つ必要がある。
【００１２】
目まぐるしく変化する市場の要求に応えるには、課題が提示されることがあり得る。例えば、セルラ電話機のような消費者装置を設計するための一般的時間枠は通常、市場の変化の時間枠より長い。消費者装置に特定の機能が望ましい（例えばセルラ電話機のウェブブラウジング機能）という認識が産業界に広まるかもしれず、設計者はその機能をアセンブリに組み込むかもしれない。次いで、まもなく市場における需要は認識されたほどではないことが明らかになるかもしれず、その機能を除去するかあるいはそれを選択肢として市場に提示することが望ましいかもしれない。したがって、「オンザフライ」で装置を構成する、つまり、アセンブリ全体を設計し直す必要なく装置の機能を追加または除去することができることが望ましい。
【００１３】
また、産業界で移動通信装置（例えばセルラ電話機）およびコンピュータのような製品を組み立てるために使用される表面実装組立て方法を用いて、例えばメモリ（フラッシュ、ＳＲＡＭ、ＤＲＡＭ）のような既製品の実装チップを、アセンブリ内の他のパッケージ上に積層することができることも望ましい。特に製品用のメモリは、異なる機能に対しては異なる型とすることができる。例えばセルラ電話機に画像取込み機能を希望する場合、高速メモリ（ＤＲＡＭ）が要求されるかもしれない。
【００１４】
積層型パッケージアセンブリに使用されるパッケージおよび製造プロセスは、選択された構造に対し選択されたプロセスを使用して、パッケージの物理的積層およびそれらの間の電気的相互接続の形成の両方が可能となるように構成しなければならない。
【００１５】
積層型マルチパッケージアセンブリは一般的に２つのカテゴリ、すなわちいわゆる「パッケージオンパッケージ」（ＰｏＰ）アセンブリおよびいわゆる「パッケージインパッケージ」（ＰｉＰ）アセンブリに分類される。
【００１６】
２層ＰｏＰマルチパッケージモジュールの例は、例えば２００３年１０月８日に出願された同時係属米国特許出願第１０／６８１，５７２号に示されている。１つの例では、第１パッケージ（「ボトム」パッケージと呼ばれる）は標準ＢＧＡに類似しており、ＢＧＡ基板のダイアタッチ面（「上」面）に貼付されそれと電気的に接続されたダイを有し、ダイおよび電気接続を被覆するが基板のダイアタッチ面の周縁領域を露出したまま残すモールドキャップを提供するように成形されたキャビティである。ボトムパッケージ基板のダイアタッチ面とは反対側の面（「下」面であり、「ランド」面と呼ばれることもある）には、例えばマザーボードのような下位回路構成とのモジュールの第２レベルの相互接続のために、ソルダボールが設けられる。第２パッケージ（「トップ」パッケージと呼ばれる）はボトムパッケージ上に積層され、それもまた、トップパッケージのランド面に設けられたソルダボールが、ボトムパッケージのダイアタッチ面の露出した周縁領域の相互接続部位に載置されるように、トップパッケージ基板の周辺に配設されることを除いては、同じく標準ＢＧＡに類似する。周辺に配設されたボールが、ボトムパッケージの周辺に配置された配線部と接触し、次いでその上にリフローすると、それらはボトムＢＧＡのモールドキャップと干渉することなくｚ相互接続を達成する。トップパッケージのダイおよび電気接続もまた封止される。
【００１７】
ＰｏＰモジュールに使用されるｚ配線の型は、ｚ配線ボール用の整合パッドを考慮しながらトップおよびボトムパッケージ基板を設計する必要がある。パッケージの１つを、基板が異なるパッド配列（異なるサイズまたは異なる設計）を有するものに交換した場合には、それに応じて他のパッケージの基板を再構成しなければならない。これは、マルチパッケージモジュールの製造コストの増大につながる。ＰｏＰ構成では、トップおよびボトムパッケージ間の距離は、ボトムパッケージの封止高さと少なくとも同程度の大きさでなければならず、それは０．２５ｍｍ以上とすることができ、通常は０．５ｍｍから１．５ｍｍの範囲内であり、ダイの個数によって異なり、かつダイ基板間の電気接続がフリップチップまたはワイヤボンドのいずれによって行なわれるかによって異なる。例えば、ボトムパッケージの単一ワイヤボンドダイに対しては、３００μｍのモールドキャップが一般的に７５μｍ厚さのダイを収容することができる。したがって、ｚ配線ソルダボールは、それらがリフローしたときに、トップパッケージ基板のランド面とボトムパッケージモールドキャップの上面とが接触することなく、ボトムＢＧＡのボンディングパッドと適正に接触するように充分に大きい直径としなければならない。つまり、ソルダボールの直径は、ソルダボールがリフロー中に潰れることを可能にする量さらにボールと基板との間の非共平面性許容量だけ、封止高さより大きくなければならない。潰れたボールの高さとボトムモールドキャップの高さとの間の典型的な設計差（追加離間距離）は約２５μｍである
。例えば約３００μｍの厚さを有するモールドキャップの場合、３００μｍより大きいｚ配線ソルダボールを使用しなければならない。大きいボール直径は大きいボールピッチを必要とする（一般的に、例えば３００μｍのボールの場合、約０．６５ｍｍのピッチ）。それは次に、ボトムパッケージ基板の周辺の利用可能な空間に嵌め込むことのできるボールの個数を制限する。さらに、ソルダボールの周辺配置は、ボトムＢＧＡを標準ＢＧＡのモールドキャップよりかなり大きくすることを強制する。また、ソルダボールの周辺配置は全体的なパッケージサイズをも増大する（サイズはボールの列数およびボールピッチに応じて増大する）。標準ＢＧＡでは、本体サイズはモールドキャップより約２〜３ｍｍも大きくすることができる。さらに、ＰｏＰ構成のトップパッケージは、たとえそれがずっと少数の配線を持つ小さいチップを含む場合でも、ボトムパッケージに匹敵するサイズにしなければならない。ボール取付け（例えばボールの追加列）用により大きい面積を提供するためにパッケージの設置面積を増大すると、特定の用途に対するサイズ制限を越えるかもしれず、いずれにしてもより長いワイヤボンドスパンおよびより大きい基板面積を必然的に伴い、それらは両方ともこれらのコンポーネントのコストを増大させる。パッケージ間の相互接続数の増加は、基板の電気接続内の経路選択を容易にするために、トップパッケージ基板が少なくとも２つの金属層（およびしばしば３層以上）を持つことを要求するかもしれない。用途によっては、ＰｏＰ構成でボトムパッケージに２つのダイを積層することは、ボトムモールドキャップをいっそう厚くし、上述した問題を悪化させるので、非現実的であるかもしれない。
【００１８】
トップおよびボトムパッケージ基板の上向き面の間のワイヤボンドによるｚ相互接続を有する２層ＰｉＰモジュールの例は、例えば２００３年８月２日に出願された同時係属米国特許出願第１０／６３２，５４９号および２００３年１０月８日に出願された同時係属米国特許出願第１０／６８１，５７２号に開示されている。ＰｉＰ構成では、トップパッケージはボトムパッケージと同一方向に向けることができ（すなわち、両方のパッケージ基板のダイアタッチ面が同一方向を向く）、あるいはトップパッケージはボトムパッケージに対して逆向きにすることができる（すなわち、それぞれのパッケージ基板のダイアタッチ面が互いの方向を向く）。第２レベルの配線ソルダボールは、モジュールを例えばマザーボードのような下位回路構成と接続するために、ボトムパッケージ基板のランド面に設けられる。トップパッケージが逆向きにされる構成では、ｚ相互接続ワイヤボンドは、トップ基板のランド面のワイヤボンド部を、ボトムパッケージ基板のダイアタッチ面の周辺に配置されたワイヤボンド部位と接続する。トップおよびボトムパッケージが同様に向けられる場合、ｚ相互接続ワイヤボンドは、トップ基板のダイアタッチ面の周辺に配置されたワイヤボンド部位を、ボトムパッケージ基板のダイアタッチ面の周辺に配置されたワイヤボンド部位と接続する。どちらの構成でも、ワイヤボンドプロセスに対応するために、トップパッケージはボトムパッケージより小さく（ｚ相互接続を有する各周縁で少なくとも０．５ｍｍだけ狭くかつ／または短く）しなければならない。
【００１９】
ＰｏＰモジュールまたはＰｉＰモジュールは、トップパッケージおよびパッケージ間のワイヤボンド配線を全体的に被覆するようにオーバモールドすることによって完成する。ひとたびモジュールがオーバモールドされると、それ以上統合を行なうことはできない。すなわち、設計者は製品組立てレベルで（すなわち表面実装組立てフロアで）アセンブリを再構成する柔軟性を持たず、相手先商標製品製造供給者は、コスト削減のために様々な供給者からの様々なパッケージをうまく組み合わせることができない。
【発明の開示】
【課題を解決するための手段】
【００２０】
概要
本発明は、ダイおよび基板を含む第１パッケージを有し、かつ第１パッケージ上に積層された第２基板を有する半導体アセンブリに関する。第１パッケージは、第１パッケージ
基板のダイアタッチ面に貼付されかつそれと電気的に相互接続された、少なくとも１つのダイを含む。第１パッケージ基板のダイアタッチ面とは反対側の面は、基板の「ランド」面と呼ばれることがある。ＬＧＡ基板とすることのできる第２基板は、第１パッケージ基板のダイアタッチ面と対面する第１面と、第１パッケージ基板のダイアタッチ面とは反対の方向を向く第２面（それは第２基板の「ランド」面とも呼ばれる）とを有する。したがって、基板の「ランド」面は互いに外方を向く。第１パッケージおよび第２基板のｚ相互接続は、第１パッケージ基板および第２基板を接続するワイヤボンドによって行なわれる。
【００２１】
一般的に、本発明では、アセンブリは、第２パッケージ基板（アセンブリの片側）および第１パッケージ基板の一部分（アセンブリの反対側）が両方とも露出するように封止されるので、第２レベルの相互接続および追加コンポーネントとの相互接続を行なうことができる。
【００２２】
本発明の１態様では、第１パッケージは、マトリックス成形されソー分離されたＣＳＰのようなチップスケールパッケージ（ＣＳＰ）である。第１パッケージと第２基板との間のｚ相互接続は、ＣＳＰのランド面の周縁領域のワイヤボンド部位と第２基板の第１面の周縁領域に周辺配置されたワイヤボンド部位との間のワイヤボンドによる。ワイヤボンドのスパンを受け入れるために、第２基板はＣＳＰパッケージ基板より大きい（つまり幅広であるか長いか、あるいはその両方である）。アセンブリ封止は第２基板の第１面の周縁領域を被覆し、ｚ相互接続ワイヤボンドおよびワイヤループ、ＣＳＰの縁部、ならびにＣＳＰのランド面の周縁領域を封入する。したがって、第２基板のランド面、および周縁領域内に位置するＣＳＰ基板のランド面の領域は両方とも、露出状態に残される。
【００２３】
一部の実施形態では、ＣＳＰは積層ダイＣＳＰである。一部の実施形態では、ＬＧＡは積層ダイＬＧＡである。一部の実施形態では、ＣＳＰのダイはワイヤボンディングによってＣＳＰ基板と相互接続され、あるいはＣＳＰのダイはフリップチップ相互接続によってＣＳＰ基板と相互接続される。一部の実施形態では、ＬＧＡのダイはワイヤボンド相互接続によってＬＧＡ基板と相互接続され、あるいはＬＧＡのダイはフリップチップ相互接続によってＬＧＡ基板と相互接続される。
【００２４】
本発明の１つの一般的態様では、アセンブリのＣＳＰ面は第２レベル配線面である。すなわち、下位回路構成（例えばマザーボードのような）に対するアセンブリの第２レベル相互接続は、ＣＳＰ基板のランド面の露出領域のランドでソルダボール（または他の電気接続の手段）によって行なわれる。したがって、ＬＧＡ基板の露出したランド面は、アセンブリ上に積層することのできる追加コンポーネントとの相互接続に利用可能である。その上、さらなる態様では、本発明は、アセンブリの片側で露出している第２基板とアセンブリの反対側で露出しているＣＳＰパッケージ基板の一部分との両方を有し、かつＣＳＰパッケージ基板の露出部に形成される第２レベルの相互接続、および露出した第２パッケージ基板における１つまたはそれ以上の追加コンポーネントとの相互接続を含む、半導体アセンブリを特徴とする。一部の実施形態では、ヒートスプレッダが第２基板の露出したランド面上に取り付けられる。一部の実施形態では、追加コンポーネントは、積層ダイＢＧＡとすることのできるボールグリッドアレイ（ＢＧＡ）パッケージ、または積層ダイＬＧＡとすることのできる追加ＬＧＡ、または積層ダイクワッドフラットパッケージ（ＳＤ
ＱＦＰ）とすることのできるクワッドフラットパッケージ（ＱＦＰ）、または積層ダイクワッドフラットパッケージ（ＳＤ  ＱＦＮ）とすることのできるクワッドフラットノンリード（ＱＦＮ）パッケージもしくはリードフレームチップスケールパッケージ（ＬＦＣＳＰ）、またはオーバモールドすることのできるワイヤボンドダイ（もしくはワイヤボンドダイのスタック）、またはフリップチップダイ、または光センサパッケージ、または微小電気機械センサ（ＭＥＭＳ）パッケージのうちの１つまたはそれ以上を含み、追加コン
ポーネントは追加的に１つまたはそれ以上の受動デバイスを含むことができる。一部の実施形態では、ヒートスプレッダが第２基板の露出したランド面上に取り付けられる。
【００２５】
本発明の別の一般的態様では、アセンブリのＬＧＡ側は第２レベル配線側である。すなわち、下位回路構造（例えばマザーボードのような）に対するアセンブリの第２レベル相互接続は、ＬＧＡ基板のランド面の露出した領域のランドにおけるソルダボール（または他の電気接続の手段）によって行なわれる。したがって、ＣＳＰ基板の露出したランド面は、アセンブリ上に積層することのできる追加コンポーネントとの相互接続に利用可能である。その上、さらなる態様では、本発明は、アセンブリの片側で露出している第２基板とアセンブリの反対側で露出しているＣＳＰパッケージ基板の一部分との両方を有し、かつＬＧＡパッケージ基板の露出部に形成される第２レベル相互接続、および露出したＣＳＰパッケージ基板における１つまたはそれ以上の追加コンポーネントとの相互接続を含む、半導体アセンブリを特徴とする。一部の実施形態では、追加コンポーネントは、積層ダイＢＧＡとすることのできるボールグリッドアレイ（ＢＧＡ）パッケージ、または積層ダイＬＧＡとすることのできるＬＧＡ、または積層ダイクワッドフラットパッケージ（ＳＤ
ＱＦＰ）とすることのできるクワッドフラットパッケージ（ＱＦＰ）、または積層ダイクワッドフラットパッケージ（ＳＤ  ＱＦＮ）とすることのできるクワッドフラットノンリード（ＱＦＮ）パッケージもしくはリードフレームチップスケールパッケージ（ＬＦＣＳＰ）、またはオーバモールドすることのできるワイヤボンドダイ（もしくはワイヤボンドダイのスタック）、またはフリップチップダイ、または光センサパッケージ、または微小電気機械センサ（ＭＥＭＳ）パッケージのうちの１つまたはそれ以上を含み、追加コンポーネントは追加的に１つまたはそれ以上の受動デバイスを含むことができる。一部の実施形態では、ヒートスプレッダがＬＧＡパッケージの露出したランド面上に取り付けられる。
【００２６】
本発明の別の態様では、半導体アセンブリを作製するための方法は、好ましくは検査で「適正」と判定された分離ＣＳＰを提供するステップと、「適正」なＣＳＰのモールドキャップの表面に接着剤を塗布するステップと、第２基板を提供するステップと、「適正」なＣＳＰを反転し、反転されたＣＳＰを、接着剤が第２基板の第１面に接触する状態で第２基板の第１面上に配置するステップと、接着剤を硬化させるステップと、プラズマ洗浄を実行するステップと、ワイヤボンディングを行なって、第２基板の第１面とＣＳＰのランド面との間のｚ相互接続を形成するステップと、プラズマ洗浄を実行するステップと、成形作業を実行して基板の第１面、ｚ相互接続ワイヤボンドおよびワイヤループ、ＣＳＰの縁部、ならびにＣＳＰのランド面の周縁領域を封入し、第２基板の第２（「ランド」）面およびＣＳＰ基板のランド面の周縁領域内に位置する部分を露出したまま残すステップと、第２レベル配線ソルダボールをＣＳＰ基板の露出領域の部位に取り付けるステップと、（第２基板が帯状体または配列体として提供された場合）ソー分離して単位アセンブリを完成するステップとを含む。
【００２７】
一部の実施形態では、該方法はさらに、第２基板の露出したランド面に追加コンポーネントを貼付しかつ電気的に接続することを含む。単数または複数の追加コンポーネントは、積層型パッケージアセンブリの製造のさらなるステップとしてアセンブリ上に装着することができ、あるいは単数または複数の追加コンポーネントは、最終製品組立てフロアでアセンブリ上に装着することができる。
【００２８】
本発明の別の態様では、半導体アセンブリを作製するための方法は、好ましくは検査で「適正」と判定された分離ＣＳＰを提供するステップと、「適正」なＣＳＰのモールドキャップの表面に接着剤を塗布するステップと、第２基板を提供するステップと、「適正」なＣＳＰを反転し、反転されたＣＳＰを、接着剤が第２基板の第１面に接触する状態で第２基板の第１面上に配置するステップと、接着剤を硬化させるステップと、プラズマ洗浄
を実行するステップと、ワイヤボンディングを行なって、第２基板の第１面とＣＳＰのランド面との間のｚ相互接続を形成するステップと、プラズマ洗浄を実行するステップと、成形作業を実行して基板の第１面、ｚ相互接続ワイヤボンドおよびワイヤループ、ＣＳＰの縁部、ならびにＣＳＰのランド面の周縁領域を封入し、第２基板の第２（「ランド」）面およびＣＳＰ基板のランド面の周縁領域内に位置する部分を露出したまま残すステップと、第２レベル配線ソルダボールを第２（ＬＧＡ）基板の露出したランド面の部位に取り付けるステップと、（第２基板が帯状体または配列体として提供された場合）ソー分離して単位アセンブリを完成するステップとを含む。
【００２９】
一部の実施形態では、該方法はさらに、第２基板の露出したランド面に追加コンポーネントを貼付しかつ電気的に接続することを含む。本発明に係る積層型パッケージアセンブリは、コンピュータ、通信機器、ならびに消費者装置および産業用電子機器を作成するために使用することができる。
【００３０】
本発明に係るアセンブリでは、第２基板がｚ相互接続のために第１面で露出したワイヤボンド部位およびアセンブリ検査および／または追加コンポーネントの相互接続のためにランド面で露出した部位を有する限り、第２基板は多種多様な基板のいずれかを含むことができる。アセンブリは多種多様なＬＧＡ基板のいずれかを含むことができる。アセンブリはワイヤボンドパッケージおよび／またはフリップチップパッケージを含むことができる。アセンブリは、アセンブリ内または上の１つまたはそれ以上のヒートスプレッダによって可能になる熱増強機能を含むことができる。アセンブリは、積層するか横に並べた２つ以上のダイをパッケージ内に有する１つまたはそれ以上のＢＧＡおよび／またはＬＧＡを含むことができる。アセンブリは１つまたはそれ以上のパッケージ用の電磁シールドを含むことができる。アセンブリは、ｚ配線パッドが第１パッケージおよび第２基板の周辺領域のボンディングに利用可能であることを前提として、ラミネートまたはビルドアップまたはフレキシブルまたはセラミックなど、任意の基板を含むことができる。
【００３１】
本発明は、薄型で設置面積の小さい積層型パッケージモジュールを生産するのに優れた製造可能性、高い設計柔軟性、および低コストを達成する。
【００３２】
ＣＳＰおよび基板は当業界の標準であり、最低コストおよび最大幅の選択の利用可能性が達成される。これは、積層するパッケージの選択、およびしたがってアセンブリに組み込むことのできる機能の種類にかなりの柔軟性をもたらす。
【００３３】
典型的な単一ワイヤボンドダイのＣＳＰの厚さは０．８ｍｍである。本発明に係るＣＳＰ上への第２基板の積重ねは、１０〜５０ミクロン範囲の仕上げ厚さを有する接着剤を使用して完成することができる。この構造は、追加コンポーネント（パッケージまたはダイまたは受動デバイス）を積層するのに幅広く役立つプラットフォームを提供する。本発明に係るアセンブリの設置面積は、スタックの最大チップサイズによって決定される。ワイヤボンドｚ配線は、基板の金属縁部に短絡することなくワイヤを受け入れるために、一般的にボトムＣＳＰを第２基板より約０．５ｍｍないし１．０ｍｍだけ小さくする必要がある。選択されたボトムＣＳＰパッケージがトップ基板よりかなり小さい場合、ワイヤボンディングは、少なくとも８ｍｍ以上までのサイズ差を受け入れることができる。したがって所与の選択されたＣＳＰに対し、これはＣＳＰよりかなり大きい設置面積を有するトップ基板の選択を可能にする。これは、設計者がアセンブリ上に積層する追加コンポーネントを選択するのにかなりの柔軟性を提供する。
【００３４】
本発明に係る積層型パッケージアセンブリは、コンピュータ、通信機器、ならびに消費者装置および産業用電子機器を作成するために使用することができる。
【発明を実施するための最良の形態】
【００３５】
詳細な説明
本発明について、本発明の代替実施形態を示す図面を参照することによってさらに詳細に説明する。図面は、本発明の特徴および他の特徴および構造に対するそれらの関係を示す略図であり、縮尺通りではない。提示の明確さを向上するために、本発明の実施形態を示す図において、他の図面に示す要素に対応する要素の符号表示を特に全部繰り返してはいないが、全ての図でそれらは全部容易に識別することができる。
【００３６】
本書の所々で、「水平」、「垂直」、「上」、「上面」、「下」、「上側」、「下側」、「トップ」、「ボトム」、「上方」、「下方」等のような相対的方向性の用語は、図に示す特徴の相対的方向性に関連して使用することができる。理解される通り、本発明に係る様々なアセンブリは、使用中または処理中に、任意の方向性に維持することができる。
【００３７】
本書で言及する、上述または下述の全ての特許および特許出願は、参照によって本書に援用する。
【００３８】
図１に目を向けると、第１（「ボトム」）パッケージおよび第１パッケージ上に積層された第２（「トップ」）基板を含み、パッケージおよび第２基板がワイヤボンディングによって相互接続された、本発明の１態様に係る半導体アセンブリの実施形態が略断面図で一般的に１に示されている。図１に示す実施形態では、ボトムパッケージ１００は従来のチップスケールパッケージ（「ＣＳＰ」）である。したがって、この実施形態では、ボトムパッケージ１００は、少なくとも１つの金属層（「インタポーザ」と呼ばれることがある）を有するボトムパッケージ基板１１２上に取り付けられたダイ１１４を含む。基板は、例えば２〜６金属層を持つラミネート、または４〜８金属層を持つビルドアップ基板、または１〜２金属層を持つフレキシブルポリイミドテープ、またはセラミック多層基板を含め、様々な型のいずれかを使用することができる。図１に実施例として示すボトムパッケージ基板１１２は、各々が適切な回路構成を提供するようにパターン形成されかつビア１２２を介して接続される、２つの金属層１２１、１２３を有する。ダイは従来、図１に１１３で示され一般的にダイアタッチエポキシと呼ばれる接着剤を用いて、基板の表面に取り付けられ、図１の構成では、ダイが取り付けられる基板の面（「ダイアタッチ」面）を「上」面と呼ぶことができ、その面上の金属層は「上部」金属層と呼ぶことができるが、ダイアタッチ面は使用時に特定の方向性を持つ必要は無い。
【００３９】
図１の第１ＣＳＰパッケージで、ダイは基板の上部金属層上のワイヤボンド部位にワイヤボンディングされて電気接続を確立する。ダイ１１４およびワイヤボンド１１６は、周囲からおよび機械的応力からの保護を提供して取扱い作業を容易化しかつ第２パッケージをその上に積層することのできる第１パッケージ上面１２９を提供する成形コンパウンド１１７で、マトリックス成形およびソー分離によって封止される。ボンディングパッド１１９は、例えばマザーボード（図示せず）の下位回路構造へのアセンブリの第２レベル相互接続のために、基板１１２の下部金属層１２３に設けられる。ソルダマスク１１５、１２７は、電気接続のために下にある金属のボンディング部位を露出させるように、例えばワイヤボンド１１６およびソルダボール１１８を結合するためにワイヤボンド部位およびボンディングパッドを露出させるように、金属層１２１、１２３上にパターン形成される。
【００４０】
依然として図１を参照すると、第１面および第２面を有する第２（「トップ」）基板１０は、基板誘電体１２および少なくとも１つの金属層を含む。様々な基板の型のいずれかを使用することができる。図１に実施例として示す基板１０は、各々が適切な回路構成を提供するようにパターン形成されかつビア２２を介して接続される、２つの金属層２１、２３を有する。アセンブリの第１パッケージの方を向く第２基板の面は第１面と呼ばれ、
反対側すなわち第２面または「ランド」面は、アセンブリの第１パッケージとは反対側を向く。
【００４１】
図１の実施形態の第２基板１０では、金属層２１、２３の上にソルダマスク１５、２７がパターン形成されて、下にある金属の電気接続用のボンディング部位、例えばワイヤボンド１１８を結合するためのワイヤボンド部位が露出する。
【００４２】
トップ基板１０と第１パッケージ１００との間のｚ配線は、トップ基板の下向きの金属層（金属層２１）のトレースを第１パッケージ基板の下部金属層１２３のトレースと接続するワイヤボンド１１８を経由して行なわれる。各ワイヤボンド１１８の１端は、トップ基板１２の金属層２１上のパッドの下向きの表面に電気的に接続され、各ワイヤボンドの他端は、第１パッケージ基板１１２の下部金属層１２３のパッドの下部表面に接続される。ワイヤボンドは、参照によって本書に援用する例えば米国特許第５，２２６，５８２号に記載されているような、当業界で周知のいずれかのワイヤボンディング技術によって形成することができる。パッケージツーパッケージのｚ配線ワイヤボンドが実施例として、トップ基板の下部金属層のパッドの表面上にビードまたはバンプを形成し、次いでワイヤを第１基板の下部金属層上のパッドに向かって引き込み、それをそこに融着することによって形成されたものとして、図１に示されている。理解される通り、ワイヤボンドは逆方向に、すなわちビードまたはバンプを第１基板の下部金属層上のパッドの下部表面に形成し、次いでワイヤを第２基板の金属層上のパッドに向かって引き込み、それをそこに融着することによって形成することができる。理解される通り、パッケージツーパッケージのｚ相互接続のためのワイヤボンディング戦略の選択は、積層基板の周縁部およびその上のボンディング表面の幾何学的配置に従って決定される。また、理解される通り、従来のワイヤボンディング機器では、ワイヤボンドキャピラリは上向きのボンドパッド上に下向きに打ち込み、したがってアセンブリは本発明では少なくともワイヤボンディング手順のために反転される。
【００４３】
上に指摘した通り、第２（トップ）基板は、ワイヤボンド１１８のためにボンドパッドが露出されるトップパッケージ基板の第１面の周辺の領域を残してそれが上に取り付けられる第１パッケージモールドキャップの表面より大きい。トップ基板は（一般的に後で）パンチまたはソー分離される。
【００４４】
第１パッケージは、ボトムパッケージ基板のダイアタッチ面が成形物によって被覆されるように、（図１に示す実施例では）マトリックス成形されソー分離される（図１に示すように成形用の垂直壁が設けられる）。第１パッケージ基板のダイアタッチ面における上部金属層内のボンドパッドは、ワイヤボンドによってダイに接続され、上部金属層は、ボトムパッケージ基板のランド面の下部金属層に接続され、ビアを介してさらに基板ダイアタッチ面に接続され、ボトムパッケージ基板のランド面の下部金属層は、ｚ相互接続ワイヤ１１８と接続するために周辺に配置されたボンドパッドを提供するようにパターン形成される。
【００４５】
本発明に係る構造は、アセンブリに組み立てる前にＣＳＰの予備検査を行なって、非適合パッケージを組立て前に拒絶し、それによって高い最終モジュール検査歩留まりを確実にすることが可能である。
【００４６】
図１の積層パッケージの実施形態では、それぞれの基板上のｚ配線パッドは、基板の周縁の近くで金属層上に配設される。ｚ配線パッドの配置および順序は一般的に、パッケージが積層されたときに、トップパッケージ基板上のｚ配線パッドがボトムパッケージ上の対応するｚ配線パッドのほぼ真上に重なるように構成される。第２（トップ）基板１０は、基板の金属層の縁部に電気的に短絡することなくワイヤボンドに離間距離を持たせるた
めに、第１（ボトム）パッケージ１００より大きい基板設置面積を持つことが好都合である。
【００４７】
積層された第１パッケージおよび第２基板を接続するｚ配線ワイヤボンドがひとたび形成されると、ｚ配線ワイヤボンドを封入して保護し、かつ完成したアセンブリの機械的完全性を達成するために、アセンブリの封止１０７が形成される。アセンブリの封止１０７は第２基板の下向きの第１面の周縁領域を被覆し、ｚ相互接続ワイヤボンドおよびワイヤループならびにボトムパッケージの垂直壁および縁部を封入し、かつワイヤループ、およびワイヤボンドが接続されたワイヤボンドパッドを含め、ボトムパッケージ基板のランド面の周縁領域を被覆する。これは、第２レベル相互接続のために、ボトムパッケージ基板のランド面の領域を露出したまま残す。図３を参照すると、ソルダボール３１８は、基板の下部金属層上のボンディングパッド１１９上にリフローし、コンピュータのような最終製品の例えばマザーボード（図示せず）の下位回路構造への相互接続を達成する。
【００４８】
実施例として図１および３に示すように、モジュールはそれ自体、ソー分離することができる。代替的に、モジュールはソー分離するのではなく、むしろ個別に成形することができる。
【００４９】
理解される通り、第１パッケージは、ワイヤボンディングではなく、むしろフリップチップでダイを第１パッケージ基板に相互接続することができる。
【００５０】
第１パッケージは、積層ダイパッケージとすることができる。図２は、実施例として、図２の例ではボトムパッケージが２つのワイヤボンドダイを有する積層ダイパッケージであることを除いては、一般的に図１と同様の半導体アセンブリ２を示す。図２を参照すると、ボトムパッケージ１２０は従来の２ダイ積層ダイＣＳＰである。パッケージ１２０で、第１ダイ１１４は、接着剤を用いて、基板１１２の（図１では上向きの）ダイアタッチ面に取り付けられ、第２ダイ１４４は、接着剤を用いて、第１ダイ１１４の（上向きの）ダイアタッチ面に取り付けられる。第１ダイ１１４および第２ダイ１４４は、それぞれワイヤボンド１１６、１４６によって、上部金属層１２１のボンド部位に電気的に接続される。ダイ１１４、１４４およびワイヤボンド１１６、１４６はこの実施例では、周囲からおよび機械的応力からの保護を提供して取扱い作業を容易化しかつ第２基板をその上に積層することのできるボトム上部表面２２９を提供する成形コンパウンド２１７で、マトリックス成形およびソー分離によって封止される。
【００５１】
図２の実施例では、第２基板１０は図１の第２基板１０と実質的に同じである。積層パッケージアセンブリ２では、第２基板１０は、第１パッケージの成形物またはモールドキャップの対合される上部表面２２９と、第２基板の下向きの表面１９との間に接着剤１０３を使用して、第１パッケージ１２０上に貼付される。ｚ相互接続ワイヤボンド２１８が形成される。積層された第１および第２パッケージを接続するｚ配線ワイヤボンドがひとたび形成されると、ｚ配線ワイヤボンドを封入して保護し、かつ完成したアセンブリの機械的完全性を達成するために、アセンブリ封止２０７が形成される。アセンブリ封止２０７は、第２基板の下向きの第１面の周縁領域を被覆し、かつｚ相互接続ワイヤボンドおよびワイヤループならびにボトムパッケージの垂直壁および縁部を封入し、かつワイヤループ、およびワイヤボンドが接続されたワイヤボンドパッドを含め、ボトムパッケージ基板のランド面の周縁領域を被覆する。これは、ボトムパッケージ基板のランド面の領域を第２レベル相互接続のために露出したまま残す。ソルダボールは、露出した下部パッケージ基板の下部金属層上のボンディングパッド１１９上にリフローして、実施例として図３に示すように、コンピュータのような最終製品の例えばマザーボード（図示せず）の下位回路構造への相互接続を達成する。
【００５２】
代替的実施形態では、第２基板の露出面は第２レベル相互接続に備える。実施例として、図４に示す実施形態は、アセンブリをマザーボードのような下位回路構造に接続するために、金属層２３上のパッド４１９に取り付けられた第２レベル配線ソルダボール４１８を有する。このような実施形態では、第１パッケージ基板の露出部は、パッケージ、ダイ、または受動デバイスのような追加コンポーネントを積層するために利用可能である。しかし、第１パッケージ基板の露出部は第２パッケージ基板より限定された領域を有し、第１パッケージ側で行なうことのできる相互接続の数が限定される。さらに、第１パッケージ基板のランド面の周縁領域を被覆するアセンブリ成形物２０７の部分は、ワイヤボンド１１８のループ高さ（さらに許容差）を受け入れるのに充分な厚さでなければならない。一般的に、ワイヤループ部分の成形物の厚さは約５０μｍから約２００μｍの範囲である。ワイヤループの端部が第１パッケージのランド面のパッドにステッチされるように、反転ワイヤボンディングを使用する場合、ワイヤループの高さは実際にはわずか約３５μｍであり、したがってそのような実施形態では、周縁領域で約１００μｍもの小さい成形物の厚さを達成することができる。フォワードワイヤボンディングを使用する場合、約１ミルの厚さを有するワイヤを形成する現在利用可能なワイヤボンディング技術を使用すると、ボール（またはバンプ）上のワイヤループの高さは通常約１００μｍ以上になるので、より大きいモールド高さが要求される。
【００５３】
これは事実上第１パッケージ基板の露出領域の周囲に低い壁を立設し、第１パッケージ基板のランド面上に積層することのできるデバイスの寸法および構成を制限することができる。第１パッケージ基板のランド面の露出領域で第２レベル相互接続が行なわれる、例えば図３に示す実施形態は、例えば図７Ｂおよび８Ｂに示すように、アセンブリ上にずっと大きい追加コンポーネントを積層することが可能である。
【００５４】
第２パッケージ基板のランド面で第２レベル相互接続が行なわれる、図４に示す実施形態は、例えば図１６および１７に示される。下でさらに詳述するように、１つまたはそれ以上の追加コンポーネントを、封止のキャビティ内の第１パッケージ基板のランド面上に取付け、それと電気的に接続することができる。
【００５５】
図５Ａおよび５Ｂは、図１に１１２で示すように適切な第１パッケージ基板のランド面およびダイアタッチ面をそれぞれ示す略平面図である。図５Ａを参照すると、ランド面の表面の大部分はソルダマスクで被覆され、それによって、金属層の部位がソルダマスクの開口によって露出される箇所を除き、下にあるパターン形成された金属層は目立たなくなる。ソルダマスクの開口は、基板表面の中央領域に配列されたボールパッド（例えば５３）、および基板の縁部５２付近の周縁領域に配列されたボンドフィンガ（例えば５６）を含め、基板のランド面のパターン形成された金属層の部位を露出させる。ソルダマスクによって目立たなくなるのは、ボールパッド５３およびボンドフィンガ５６を様々な接続し、かつ／またはボールパッド５３をビア（例えば５２２）と接続する金属層のトレース（例えば５２３）である。それは、基板のランド面のパターン形成された金属層のトレースを、基板のダイアタッチ面のパターン形成された金属層のトレースと電気的に接続する。
【００５６】
上述の通り、アセンブリ封止は、ボンドパッド５６およびパッド５６に形成されたワイヤループを被覆する。封止は基板のランド面で、図５Ａに破線５８で示される周縁領域に制限されるので、周縁封止によって界接される第１パッケージ基板のランド面の領域、すなわち破線５８内の領域は、アセンブリ成形物の形成後、露出したまま残される。したがって、ボールパッド５３は、追加デバイスの取付けに利用可能であり（例えば図４に示す通り）、あるいはより好ましくは、アセンブリから下位回路構造へのｚレベル相互接続に利用可能である（例えば図３に示す通り）。組立て前に、または組立て前にパッケージを検査するために、または希望するならば、第２レベル配線ソルダボールを取り付ける前に、パッケージアセンブリを検査するために、ボールパッド５３はテストプローブ部位とし
て追加的に利用可能である。封止された周縁領域は、ボンドフィンガの長さ、ボンドフィンガまでのトレースの長さ、およびソーストリートの幅の和によって決定される幅（図５ＡのＭＷ）を有する。加えて、一部のモールドフラッシュは基板表面の周縁部の内縁（図５Ａの破線５８）に現われることがある。基板が帯状体または配列体の中の１つとして設けられる場合、第１パッケージのソー分離中に縁部の一部の基板材料がソー幅まで失われる。一般的に、ボンドフィンガの長さは約２５０μｍであり、フィンガトレースの長さは約５０μｍであり、成形樹脂ブリードの許容量は約５００μｍとすることができる。ソーは一般的に約５０μｍを消費する。
【００５７】
実際問題として、ボールは潰れるときに相互に接触したり互いに接近し過ぎたりしてはならないので、ボールパッド５３の個数および配置はボールの公称直径に依存する。また、実際問題として、ボールパッド５３のサイズおよび近接性は、トレースの作製の分解能、および特にソルダマスク開口の限界によって制限される。典型例では、ボールパッドは直径が約２８０μｍの略円形であり、約５００μｍの中心間距離で正方形または長方形配列状に配列される。（隣接ソルダマスク開口の最も近い縁間の距離は一般的に中心間距離の約０．２０倍以上である）。
【００５８】
ダイが取り付けられた第１パッケージ基板のダイアタッチ面が、図５Ｂに図示されている。ダイ１１４は、能動側を上向きにして、基板のダイアタッチ面に貼付される。この例では、ダイは正方形を画定する４辺を有する。ワイヤボンドパッド５１は、ダイの４辺付近に列状に配設される。基板のランド面と同様に、特にボンドフィンガ（例えば５４）の列（この例ではダイの各辺に沿って１列ずつ）を含め、金属層上の部位がソルダマスクの開口によって露出される箇所を除き、ダイアタッチ面の表面の大部分はソルダマスクによって被覆される。ワイヤ１１６はダイパッド５１をボンドフィンガ５４と接続する。ソルダマスクによって目立たなくなるのは、ボンドフィンガ５４をビア（例えば５２２）に接続する金属層のトレース（例えば５２１）である。それは、基板のダイアタッチ面のパターン形成された金属層のトレースをランド面のパターン形成された金属層のトレースと電気的に接続する。したがって、第１パッケージダイはワイヤを介して第１パッケージ基板のダイアタッチ面の金属層のトレースに接続され、かつビアを介してランド面の金属層のトレースおよびｚ配線ワイヤボンドフィンガに接続される。ｚ配線ワイヤは、第１パッケージ基板のランド面のボンドフィンガを第２パッケージ基板のダイアタッチ面のボンドフィンガに接続する。
【００５９】
図６Ａおよび６Ｂは、図１に１０で示すように適切な第２基板の第２面および第１面をそれぞれ示す略平面図である。図６Ａを参照すると、ランド面の表面の大部分はソルダマスクで被覆され、それによって、金属層の部位がソルダマスクの開口によって露出される箇所を除き、下のパターン形成された金属層は目立たなくなる。ソルダマスクの開口は、基板表面の中央領域に配列されたボールパッド（例えば６３）を含め、基板のランド面のパターン形成された金属層の部位を露出させる。ソルダマスクによって目立たなくなるのは、ボールパッド６３をビア（例えば６２２）に接続する金属層のトレース（例えば６２３）である。該ビアは、基板のランド面のパターン形成された金属層のトレースを、基板の第１面のパターン形成された金属層のトレースと電気的に接続する。
【００６０】
上述の通り、第２基板のランド面は、アセンブリ封止後に完全に露出したまま残される。したがって、図６Ａの第２基板の図は実質的にアセンブリの表面の図である。したがって、ボールパッド６３はアセンブリから下位回路構造へのｚレベル相互接続に利用可能であり（例えば図４に示す通り）、あるいはより好ましくは、追加デバイスの取付けに利用可能である（例えば図３に示す通り）。組立て前にパッケージを検査するために、かつ希望するならば、第２レベル配線ソルダボールを取り付ける前に、パッケージアセンブリを検査するために、ボールパッド６３はテストプローブ部位として追加的に利用可能である
。
【００６１】
任意選択的に、かつ用途によっては好ましくは、第２基板のランド面のボールアタッチパッドは、従来の検査ソケットを使用してアセンブリの検査を容易化するために使用することができる。アセンブリのそのような検査は、例えば第２基板をトップ基板として取り付けた後で、しかしアセンブリ全体の成形物の形成前に、またはｚ配線ワイヤボンディングの前に、実行することができる。製造の様々な段階のいずれかで本発明の構成に従って容易化される検査は、仕様に適合しないコンポーネントのさらなる処理の可能性を著しく低減することができる。
【００６２】
第２基板のダイアタッチ面が図６Ｂに示されている。第２基板のランド面と同様に、特に基板の縁６２付近の周縁領域に配列されたｚ配線ボンドフィンガ（例えば６６）を含め、金属層の部位がソルダマスクの開口によって露出される箇所を除き、第１面の表面の大部分はソルダマスクによって被覆される。ソルダマスクによって目立たなくなるのは、基板の第１面にパターン形成された金属層のトレースをランド面にパターン形成された金属層のトレースと電気的に接続するビア（例えば６２２）をｚ配線ボンドフィンガ６６に接続する、金属層のトレース（例えば６２１）である。
【００６３】
第２基板のｚ配線パッド（ボンドフィンガ）６６は、第２パッケージ基板１２の第１面の周縁部に位置する金属層の領域をパターン形成することによって形成される。周縁部は、マトリックス成形されソー分離されたＣＳＰ第１パッケージの場合、ＣＳＰパッケージ成形物２１７と実質的に同一である、積層第１パッケージ基板１１２の設置面積を超えて延びる。この設置面積は図６Ｂに破線６８によって示される。周縁部の幅は約１ｍｍ未満とすることができ、ワイヤボンディングに適切な離間距離を提供するために、周縁部の幅は約０．２ｍｍより大きいことが好ましいかもしれない。名目上、一部の実施形態では、周縁部は約０．５ｍｍである。
【００６４】
上述の通り、第２基板の第１面のｚ配線ボンドフィンガは第１パッケージ基板の第１面の金属層のトレースによって、ビアを経由して、ランド面の金属層のトレースおよびｚ配線ワイヤボンドフィンガに接続され、アセンブリ上に積層された追加デバイスまたは下位基板（第２レベル相互接続）へのアセンブリの相互接続が行なわれる。ｚ配線ワイヤは第２パッケージ基板の第１面のボンドフィンガを第１パッケージ基板のランド面のボンドフィンガに接続し、第１パッケージダイは適宜、トレース、ワイヤ、およびビアを経由して第１パッケージ基板のランド面のパッドに相互接続され、下位基板（第２レベル相互接続）またはアセンブリ上に積層された追加デバイスへのアセンブリの相互接続が行なわれる。この方法で、第１パッケージのダイは要望通りに、完成したアセンブリの頂面および底面で、第１パッケージ基板および第２基板のランド面の露出パッドに相互接続される。
【００６５】
図に示唆する通り、パッケージ基板間のｚ相互接続を受け入れるために、第２基板は必然的に第１パッケージ基板より大きい設置面積を有する。図示した実施例では、ｚ配線はパッケージの４辺全部に沿って配設され、したがって第２パッケージは幅および長さの両方とも第１パッケージより大きい。理解される通り、本発明に係る一部のアセンブリでは、ｚ相互接続は４辺全部より少ない縁で、例えば１辺だけに沿って、または２つの対向する辺に沿って、ボンドフィンガ間で行なうことができる。そのような実施形態では、（第２基板のより大きいダイがより大きい設置面積を必要としなければ）、第２パッケージは１方向のみ第１パッケージより大きく（長くまたは広幅に）する必要がある。
【００６６】
第１パッケージは、多種多様な機能のいずれかを持つことができる。例えば、ＣＳＰパッケージはＤＳＰ、ＡＳＩＣ、ＧＰＵとすることができ、ＣＳＰパッケージはフラッシュ、ＤＲＡＭ、ＳＲＡＭのようなメモリとすることができる。
【００６７】
本発明のこの態様に係るフリップチップボトムパッケージのプロセッサチップは、例えばＡＳＩＣ、ＧＰＵ、またはＣＰＵ、多くの場合ＡＳＩＣとすることができる。ボトムパッケージがメモリパッケージである場合、それは積層ダイメモリパッケージとすることができる。遮蔽フリップチップダイアップボトムパッケージは、特に高速の用途、特に移動通信用途のようにＲＦ周波数処理に適している可能性がある。
【００６８】
本発明に係るさらに別の構成では、追加パッケージをアセンブリの利用可能な（露出した）基板表面に、好ましくは第２パッケージ基板の露出したランド面に取り付けることができる。
【００６９】
一部の実施形態では、追加パッケージはアセンブリの第２パッケージ基板の露出したランド面上に取り付けられる。そのような実施形態では、例えば図１または２に示すアセンブリは、例えば図７Ａないし１３に示すように、追加機能を有するコンポーネントをその上に積層するのに有用なプラットフォームを提供することができる。第２パッケージ基板は完全に露出しているので、任意の多種多様なコンポーネント（ダイまたはパッケージ）の構成およびサイズを受け入れることができ、アセンブリとコンポーネントの適合性のために必要なことは、露出した第２パッケージ基板上のトレースを、追加コンポーネントが受け入れられるように、適切に経路選択することだけである。
【００７０】
例えば、図７Ａおよび７Ｂに示すように、ボールグリッドアレイ（ＢＧＡ）パッケージは、図３に関連して上述した通り構成されたアセンブリ上に取り付けることができる。図７Ａで、配線ソルダボール７１８を有するＢＧＡパッケージ７１０は、第２パッケージ１０基板のランド面と整列してその上に取り付けられ、ソルダボールは金属層２３内のボールパッド上にリフローしてモジュール７０を形成する。ここでＢＧＡ設置面積はアセンブリのそれより小さい。図７Ｂに示すモジュール７２では、ＢＧＡ７２０の設置面積はアセンブリのそれより大きく、ボールアレイはより多くの配線ソルダボールを有し、したがってそれは第２パッケージ１０基板上で、より多くのボールパッドを占有する。また、図７Ｂの実施例では、ＢＧＡは積層ダイパッケージであり、図７ＡではＢＧＡは単一ダイパッケージである。
【００７１】
また、例えば、図８Ａおよび８Ｂに示す通り、追加ランドグリッドアレイ（ＬＧＡ）パッケージは、図３に関連して上述した通り構成されたアセンブリ上に取り付けることができる。図８Ａで、ランド配線８１８を有するＬＧＡパッケージ８１０は、第２パッケージ１０基板のランド面と整列されてそれに取り付けられ、ランド配線は金属層２３内のパッド上にリフローして、モジュール８０が形成される。ここでＬＧＡ設置面積はアセンブリのそれより小さい。図８Ｂに示すモジュール８２では、ＬＧＡ８２０の設置面積はアセンブリのそれより大きく、アレイはより多くのランド配線を有し、したがってそれは第２パッケージ１０基板上でより多くのパッドを占有する。また、図８Ｂの実施形態ではＬＧＡは積層ダイパッケージであり、図８Ａでは、ＬＧＡは単一ダイパッケージである。
【００７２】
図７Ａおよび８Ａに示すように、より大きい追加パッケージが積層型パッケージアセンブリ上に取り付けられる構成は、例えば第１パッケージ１０にプロセッサを含み、かつ追加パッケージ７２０または８２０としてメモリパッケージを含むことができる。アセンブリ内のＣＳＰ１００および第２基板１０の設置面積の最小サイズは主として、第１パッケージ内のダイの寸法によって決定され、これは一般的にダイの機能に関係する。ＡＳＩＣは例えばかなり小さいものにすることができ、異なるプロセッサはかなり異なるサイズとすることができる。他方、メモリダイは比較的大きくすることができる。例えばデジタル信号プロセッサ（ＤＳＰ）パッケージは、一般的に１２×１２ｍｍから１６×１６ｍｍの範囲の設置面積を有する。他方、メモリパッケージは例えば、一般的に８×１０ｍｍから
１８×１８ｍｍの範囲の設置面積を有する。したがって、図３のアセンブリがアセンブリの第１パッケージ１０内にＤＳＰを含み、アセンブリ３に対し１６×１６ｍｍの設置面積が確立される場合、製造者は顧客の仕様に従って、より小さいＬＧＡメモリパッケージ（例えばモジュール８０をもたらす図８Ａの８１０）またはより大きいＬＧＡメモリパッケージ（例えばモジュール８２をもたらす図８Ｂの８２０）のいずれかを選択することができる。したがって、図７Ａ、７Ｂ、８Ａ、８Ｂのような実施形態の場合、製造者はアセンブリプラットフォームを、機能（メモリ容量および速度；メモリ型）に応じかつ様々な供給者からのコストに応じて選択されたメモリＢＧＡまたはＬＧＡとうまく組み合わせることができる。
【００７３】
他の追加コンポーネントまたはデバイスをアセンブリ上に取り付けることができ、必要なことは、コンポーネントからの電気的相互接続を受け入れるように、第２基板のランド面を適切に経路選択するだけである。図９は、一般的に図３と同様に構成された半導体アセンブリ上に取り付けられ、受動デバイス９６を随伴する、積層ダイクワッドフラットパッケージ９００を有するモジュール９０を示す。図１０は、一般的に図３と同様に構成された半導体アセンブリ上に取り付けられ、受動デバイス１０６を随伴する、積層ダイクワッドフラットノンリード型リードフレームチップスケールパッケージ１０００を有するモジュール１００を示す。図１１は、一般的に図３と同様に構成された半導体アセンブリ上に取り付けられ、受動デバイス１１０６を随伴する、ワイヤボンドダイ１１００を有するモジュール１１０を示す。ダイおよびワイヤは、封止樹脂をシリンジ分注することによって形成される、いわゆる「グロップトップ」封止によって被覆される。図１２は、一般的に図３と同様に構成された半導体アセンブリ上に取り付けられ、受動デバイス１２０６を随伴する、フリップチップマウントダイ１２００を有するモジュール１２０を示す。アンダーフィルはフリップチップ配線を保護する。図１３は、一般的に図３と同様に構成された半導体アセンブリ上に取り付けられ、受動デバイス１３０６を随伴する、画像形成装置とすることのできる光センサパッケージ１３００を有するモジュール１３０を示す。光は、矢印１３２０によって示されるように透明なカバーまたはレンズ１３０２を通過して、ワイヤボンド光センサダイの能動面に到達する。
【００７４】
図１４は、第２パッケージ基板のランド面に実装されたヒートスプレッダ１４００を有する、一般的に図３に示す半導体アセンブリを含むアセンブリ１４０を示す。
【００７５】
他の実施形態では、追加パッケージは、アセンブリ封止のキャビティ内でアセンブリの第１パッケージ基板のランド面の露出領域に取り付けられる。これらの実施形態では、図４に示すように第２基板のランド面上に第２レベル相互接続を持つ、図１または２のアセンブリは、例えば図１６ないし２４に示すように、追加機能を有するコンポーネントをその上に積層するのに有用なプラットフォームを提供することができる。図４のプラットフォームを使用する実施形態では、第１パッケージ基板のトレースは、追加コンポーネントを受け入れるように適切に経路指定しなければならない。
【００７６】
例えば、図１６に示す通り、ボールグリッドアレイ（ＢＧＡ）パッケージは、図４に関連して上述したように構成されたアセンブリ上に取り付けることができる。図１６では、配線ソルダボール７１８を有するＢＧＡパッケージ７１０は、第１パッケージ１００の基板のランド面の露出領域と整列してその上に取り付けることができ、ソルダボールは金属層１２３内のボールパッド上にリフローして、モジュール１６０を形成する。また、例えば図１７に示す通り、追加ダイは、図４に関連して上述したように構成されたアセンブリ上に、フリップチップのように取り付けて電気的に接続することができる。図１７で、フリップチップ１２００はキャビティ内で、第１パッケージ１００の基板のランド面の露出領域と整列してそれに取り付けられ、パッド１２３に接続されてモジュール１７０を形成する。また、例えば図１８に示す通り、図４に関連して上述したように構成されたアセン
ブリ上に、追加受動デバイスを取り付けて電気的に接続することができる。図１８で、受動デバイス１８２はキャビティ内で、第１パッケージ１００の基板のランド面の露出領域上に取り付けられ、パッド１２３に接続されてモジュール１７０を形成する。また、例えば図１９に示す通り、図４に関連して上述したように構成されたアセンブリ上に、積層ダイクワッドフラットパッケージを取り付けて電気的に接続することができる。図１９で、積層ダイクワッドフラットパッケージ９００はキャビティ内で、第１パッケージ１００の基板のランド面の露出領域上に取り付けられ、パッド１２３に接続されてモジュール１８０を形成する。また、例えば図２０に示す通り、図４に関連して上述したように構成されたアセンブリ上に、追加ダイを取り付けてワイヤボンディングによって電気的に接続することができる。図２０で、ダイ１１００はキャビティ内で能動面を上向きにして、第１パッケージ１００の基板のランド面の露出領域上に取り付けられ、ワイヤボンドによってパッド１２３に接続されて２００を形成する。また、例えば図２１に示す通り、一般的に図４に関連して上述したように構成されたアセンブリ上に、積層ダイクワッドフラットノンリード型リードフレームチップスケールパッケージ１０００が取り付けられる。図２１で、積層ダイクワッドフラットノンリード型リードフレームＣＳＰ１０００はキャビティ内で、第１パッケージ１００の基板のランド面の露出領域上に取り付けられ、パッド１２３に接続されて２１０を形成する。また、例えば図２２に示す通り、一般的に図４に関連して上述したように構成された積層型パッケージアセンブリ上に、画像形成装置とすることのできる光センサパッケージ１３００が取り付けられる。図２２で、光センサパッケージ１３００はキャビティ内で、第１パッケージ１００の基板のランド面の露出領域上に取り付けられ、パッド１２３に接続されて２２０を形成する。光は、矢印１３２０によって示されるように透明なカバーまたはレンズ１３０２を介して、ワイヤボンド光センサダイの能動面に到達する。また、例えば図２３に示す通り、一般的に図４に関連して上述したように構成された積層型パッケージアセンブリ上に、画像形成装置とすることのできる光センサダイが取り付けられる。図２３で、ダイはワイヤボンドによってパッド１２３に接続されてモジュール２３０を形成する。透明なカバーまたはレンズ１４０２は、アセンブリ封止１０７上に取り付けられたフレーム１４０４によって支持される。光は、矢印１４２０によって示されるように透明なカバーまたはレンズ１４０２を介して、ワイヤボンド光センサダイの能動面に到達する。
【００７７】
図２４に示す通り、キャビティアセンブリ封止２４７は、図２３に示す積層型パッケージアセンブリ上に取り付けられかつそれと電気的に接続された光センサダイの厚さを受け入れるように構成され、かつ寸法が決定され、また透明なカバーまたはレンズ２４０２は、アセンブリ封止２４７内の凹部内に取り付けられた外周シール２４０４によって支持される。
【００７８】
理解される通り、本発明はその全ての様々な態様で、第１（ＣＳＰ）パッケージおよびＣＳＰパッケージ上に積層された第２基板を有し、かつ第１パッケージ基板と第２基板との間にワイヤボンディングｚ配線を有するアセンブリであって、第２基板のランド面が露出され、かつ第１（ＣＳＰ）パッケージのランド面の一部分が露出されるように封止されたアセンブリを特徴とする。
【００７９】
さらに、アセンブリは、多種多様な追加コンポーネントのいずれかと組み合わせるためのプラットフォームを構成する。したがって、様々な構成で、アセンブリの第２レベル相互接続が一方の基板（好ましくは第１パッケージ基板）のランド面で行なわれ、１つまたはそれ以上の追加コンポーネントが他方の基板（好ましくは第２基板）のランド面上に積層される。追加コンポーネントは製造者が製品組立てフロアで選択することができ、既製コンポーネントの中から選択することができる。
【００８０】
本発明の半導体アセンブリは、例えばコンピュータ、携帯通信装置、消費者製品のよう
な多種多様な用途のいずれかに使用することができる。
【００８１】
本発明に係る半導体アセンブリは、コンピュータ、ならびに例えば電気通信分野の消費者装置および産業用電子機器を作製するために使用することができる。本発明は、高い最終検査歩留まりで２つ以上の半導体を薄型で最小設置面積のパッケージに組み立てることに備える。個々のパッケージの構成は、それらがアセンブリに組み立てられる前に検査を行なって、受入可能な適正なパッケージコンポーネントだけが組立てに使用されることを確実にし、したがって高い組立て歩留まりが確保されることを可能にする。
【００８２】
本発明は、設計の柔軟性、特に選択された機能を有するコンポーネントの選択における柔軟性をもたらし、標準パッケージの使用を可能にし、特注設計の必要性を軽減し、コストを削減する。
【００８３】
本発明で使用するためのＣＳＰを作製し、かつパッケージ基板の経路選択を行なうためのプロセスの手順は、当業界で充分に確立されている。
【００８４】
組立てプロセスは、本発明の様々な態様に係る構成に対して同様である。一般的にプロセスは、第２基板を好ましくは基板の帯状体またはマトリックスとして提供するステップと、ＣＳＰパッケージ基板および少なくとも１つのダイを含む（マトリックス成形されソー分離されたＣＳＰのような）ＣＳＰを提供するステップと、ＣＳＰパッケージをＬＧＡに対して反転させるステップと、ＣＳＰパッケージの成形物の表面に接着剤を塗布するステップと、ＣＳＰを反転させ、基板の表面に接着剤が接触するように、反転したＣＳＰを第２基板上に載置するステップと、接着剤を硬化させるステップと、ＣＳＰ基板と第２基板との間にｚ配線を形成するステップとを含む。
【００８５】
パッケージは組立て前に検査することができ、検査で「適正」と判断された第１パッケージだけが組立てモジュールに使用されるように、性能および信頼性の要件を満たさないパッケージは廃棄することができ、有利である。ＣＳＰの検査は当業界で充分に確立されており、一般的にはソルダボールパッドへの接触を評価することによって行なわれる。完成したアセンブリは、ＢＧＡの検査と同様の仕方で検査することができる。
【００８６】
図１５は、例えば図３に示すような積層型パッケージアセンブリの組立てのためのプロセスを示す流れ図である。ステップ１５０２で、基板の非分離帯状体が提供される。ステップ１５０４で、分離されたチップスケールパッケージが提供される。分離されたＣＳＰパッケージは成形物によって保護され、好ましくは検査され（＊）、「適正」と識別される。ステップ１５０６で、「適正」な分離ＣＳＰパッケージの成形物の上部表面に接着剤が分注される。ステップ１５０８で、ピックアンドプレース操作が実行され、「適正」なＣＳＰパッケージが反転され、帯状体の基板上に載置される。したがって接着剤は、第１パッケージ成形物の表面と基板の第１表面との間に位置する。ステップ１５１０で接着剤が硬化する。ステップ１５１２でプラズマ洗浄作業がステップ１５１４の準備として実行され、ステップ１５１４で、ＣＳＰのランド面のワイヤボンド部位と第２基板の第１面との間にワイヤボンドｚ相互接続が形成される。ステップ１５１６で、追加的プラズマ洗浄を実行することができ、それに続いてステップ１５１８で積層型パッケージアセンブリの成形物が形成される。成形装置は、成形コンパウンドがｚ相互接続ワイヤループを封止し、かつ成形コンパウンドがＣＳＰのランド面の内部領域に侵入するのを防止することができるように構成される。ステップ１５２０で、第２レベル配線ソルダボールがＣＳＰのランド面の露出した内部領域に取り付けられる。ステップ１５２２で、完成したアセンブリが検査され（＊）、ソー分離によって帯状体から分離され、その後の使用のためにパッケージに実装される。
【００８７】
図２５は、例えば図４に示す積層型パッケージアセンブリの組立てのためのプロセスを示す流れ図である。ステップ２５０２で、基板の非分離帯状体が提供される。ステップ２５０４で、分離されたチップスケールパッケージが提供される。分離されたＣＳＰパッケージは成形物によって保護され、好ましくは検査され（＊）、「適正」と識別される。ステップ２５０６で、ＣＳＰの成形物上に接着剤が分注される。ステップ２５０８で、ピックアンドプレース操作が実行され、「適正」なＣＳＰパッケージが反転され、基板上に載置される。ステップ２５１０で接着剤が硬化する。ステップ２５１２でプラズマ洗浄作業がステップ２５１４の準備として実行され、ステップ２５１４で、ＣＳＰのランド面のワイヤボンド部位とＬＧＡ基板との間にワイヤボンドｚ相互接続が形成される。ステップ２５１６で、追加的プラズマ洗浄を実行することができ、それに続いてステップ２５１８で積層型パッケージアセンブリの成形物が形成される。成形装置は、成形コンパウンドがｚ相互接続ワイヤループを封止し、かつ成形コンパウンドがＣＳＰのランド面の内部領域に侵入するのを防止することができるように構成される。ステップ２５２０で、第２レベル配線ソルダボールが基板の露出したランド面に取り付けられる。ステップ２５２２で、完成したアセンブリが検査され（＊）、ソー分離によって帯状体から分離され、その後の使用のためにパッケージに実装される。
【００８８】
理解される通り、本発明に係るプロセスの様々なステップの個々のステップは、本書に記載した方法に従って、従来の作製設備の実質的に従来の技術を用いて、本書に記載したように単純な変形を加えて実行することができる。必要になる従来の技術のそのような変化および従来の作製装置の変形は、過度の実験無しに本書の説明を用いて達成することができる。
【００８９】
他の実施形態は、請求項に記載される。
【図面の簡単な説明】
【００９０】
【図１】本発明の１態様に係る半導体アセンブリの実施形態の略断面図である。
【図２】本発明の別の態様に係る半導体アセンブリの実施形態の略断面図である。
【図３】本発明の別の態様に係る半導体アセンブリの実施形態の略断面図である。
【図４】本発明の別の態様に係る半導体アセンブリの実施形態の略断面図である。
【図５Ａ】図３に示した本発明の実施形態に使用するのに適した配列の本発明の実施形態に係るＣＳＰ基板のランド面を示す略平面図である。
【図５Ｂ】図３に示した本発明の実施形態に使用するのに適した配列の本発明の実施形態に係るＣＳＰ基板の、ダイが取り付けられた状態のダイアタッチ面を示す略平面図である。
【図６Ａ】図３に示した本発明の実施形態に使用するのに適した配列の本発明の実施形態に係る第２基板のランド面を示す略平面図である。
【図６Ｂ】図３に示した本発明の実施形態に使用するのに適した配列の本発明の実施形態に係る第２基板の第１面を示す略平面図である。
【図７Ａ】アセンブリ上に積層されたＢＧＡを各々含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図７Ｂ】アセンブリ上に積層されたＢＧＡを各々含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図８Ａ】アセンブリ上に積層されたＬＧＡを各々含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図８Ｂ】アセンブリ上に積層されたＬＧＡを各々含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図９】アセンブリ上に積層されたＳＤ  ＱＦＰを含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図１０】アセンブリ上に積層されたＳＤ  ＱＦＮ／ＬＦＣＳＰを含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図１１】アセンブリ上に積層されたワイヤボンドダイを含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図１２】アセンブリ上に積層されたフリップチップダイを含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図１３】アセンブリ上に積層された光センサパッケージを含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図１４】アセンブリ上に積層されたヒートスプレッダを含む、本発明の実施形態に係る半導体アセンブリの略断面図である。
【図１５】図３の本発明の実施形態に係る半導体アセンブリを作製するためのプロセスのステップを示す図である。
【図１６】図４に示す本発明の実施形態に係るアセンブリ上に積層されたＢＧＡを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図１７】図４に示す本発明の実施形態に係るアセンブリ上に取り付けられたフリップチップダイを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図１８】図４に示す本発明の実施形態に係るアセンブリ上に取り付けられた受動デバイスを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図１９】図４に示す本発明の実施形態に係るアセンブリ上に積層されたＳＤ  ＱＦＰを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図２０】図４に示す本発明の実施形態に係るアセンブリ上に積層されたワイヤボンデッドダイを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図２１】図４に示す本発明の実施形態に係るアセンブリ上に積層されたＳＤ  ＱＦＮ／ＬＦＣＳＰを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図２２】図４に示す本発明の実施形態に係るアセンブリ上に積層された光センサパッケージを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図２３】図４に示す本発明の実施形態に係るアセンブリ上に積層された光センサダイを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図２４】図４に示す本発明の別の実施形態に係るアセンブリ上に積層された光センサダイを含む、本発明の実施形態に係る積層型パッケージアセンブリの略断面図である。
【図２５】図４の本発明の実施形態に係る積層パッケージアセンブリを作製するためのプロセスのステップを示す図である。
【図１】
2008535264.tif 000003
【図２】
2008535264.tif 000004
【図３】
2008535264.tif 000005
【図４】
2008535264.tif 000006
【図５Ａ】
2008535264.tif 000007
【図５Ｂ】
2008535264.tif 000008
【図６Ａ】
2008535264.tif 000009
【図６Ｂ】
2008535264.tif 000010
【図７Ａ】
2008535264.tif 000011
【図７Ｂ】
2008535264.tif 000012
【図８Ａ】
2008535264.tif 000013
【図８Ｂ】
2008535264.tif 000014
【図９】
2008535264.tif 000015
【図１０】
2008535264.tif 000016
【図１１】
2008535264.tif 000017
【図１２】
2008535264.tif 000018
【図１３】
2008535264.tif 000019
【図１４】
2008535264.tif 000020
【図１５】
2008535264.tif 000021
【図１６】
2008535264.tif 000022
【図１７】
2008535264.tif 000023
【図１８】
2008535264.tif 000024
【図１９】
2008535264.tif 000025
【図２０】
2008535264.tif 000026
【図２１】
2008535264.tif 000027
【図２２】
2008535264.tif 000028
【図２３】
2008535264.tif 000029
【図２４】
2008535264.tif 000030
【図２５】
2008535264.tif 000031
【手続補正書】
【提出日】平成19年12月5日(2007.12.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイアタッチ面およびランド面を有する第１基板を含む第１パッケージであって、前記パッケージ基板の前記ダイアタッチ面に貼付されかつそれと電気的に相互接続された少なくとも１つのダイを含む前記パッケージと、第２基板とを有する半導体アセンブリにおいて、前記第１パッケージが前記基板に対して反転され、前記第１パッケージおよび前記第２基板のｚ相互接続が前記第１および第２パッケージ基板を接続するワイヤボンドによって行なわれ、前記アセンブリの片側で前記第２基板および前記アセンブリの反対側で前記第１パッケージ基板の一部分の両方が露出するように前記アセンブリがさらに封止され、それによって第２レベル相互接続および追加コンポーネントとの相互接続を行なうことができるように構成された半導体アセンブリ。
【請求項２】
前記第２基板の前記露出したランド面に第２レベル相互接続をさらに備えた、請求項１に記載の半導体アセンブリ。
【請求項３】
前記第１パッケージ基板の前記ランド面の前記露出した一部分に第２レベル相互接続をさらに備えた、請求項１に記載の半導体アセンブリ。
【請求項４】
前記第２基板がランドグリッドアレイパッケージである、請求項１に記載の半導体アセンブリ。
【請求項５】
前記第１パッケージがマトリックス成形されソー分離されたチップスケールパッケージである、請求項１に記載の半導体アセンブリ。
【請求項６】
アセンブリ封止をさらに備えた、請求項１に記載の半導体アセンブリ。
【請求項７】
前記第１パッケージが積層ダイチップスケールパッケージである、請求項１に記載の半導体アセンブリ。
【請求項８】
前記第１パッケージの前記ダイがワイヤボンディングによって第１パッケージ基板と相
互接続される、請求項１に記載の半導体アセンブリ。
【請求項９】
前記第１パッケージの前記ダイがフリップチップ相互接続によって前記第１パッケージ基板と相互接続される、請求項１に記載の半導体アセンブリ。
【請求項１０】
半導体アセンブリを作製するための方法であって、ＬＧＡ基板を提供するステップと、分離されたＣＳＰを提供するステップと、前記ＣＳＰパッケージの成形物の表面上に接着剤を塗布するステップと、前記ＣＳＰを反転させ、前記反転したＣＳＰをＬＧＡ基板上に載置するステップと、前記接着剤を硬化させるステップと、前記ＣＳＰのランド面にプラズマ洗浄を実行するステップと、ワイヤボンディングにより前記ＬＧＡと前記ＣＳＰのランド面との間にｚ相互接続を形成するステップと、プラズマ洗浄を実行するステップと、成形作業を実行して、前記ＬＧＡ基板のランド面および前記ＣＳＰ基板のランド面の周縁領域内に位置する領域を露出したまま残しながら、前記ＬＧＡの１面、ｚ相互接続ワイヤボンドおよびワイヤループ、前記ＣＳＰの縁部、ならびに前記ＣＳＰのランド面上の周縁領域を封止するステップと、第２レベル配線ソルダボールを前記ＣＳＰ基板の前記露出領域の部位に取り付けるステップとを含む方法。
【請求項１１】
半導体アセンブリを作製するための方法であって、ＬＧＡ基板を提供するステップと、分離されたＣＳＰを提供するステップと、前記ＣＳＰパッケージの成形物の表面上に接着剤を塗布するステップと、前記ＣＳＰを反転させ、前記反転したＣＳＰをＬＧＡ基板上に載置するステップと、前記接着剤を硬化させるステップと、前記ＣＳＰのランド面にプラズマ洗浄を実行するステップと、ワイヤボンディングにより前記ＬＧＡと前記ＣＳＰのランド面との間にｚ相互接続を形成するステップと、プラズマ洗浄を実行するステップと、成形作業を実行して、前記ＬＧＡ基板のランド面および前記ＣＳＰ基板のランド面の周縁領域内に位置する領域を露出したまま残しながら、前記ＬＧＡの１面、ｚ相互接続ワイヤボンドおよびワイヤループ、前記ＣＳＰの縁部、ならびに前記ＣＳＰのランド面上の周縁領域を封止するステップと、第２レベル配線ソルダボールを前記ＬＧＡパッケージ基板の前記露出面の部位に取り付けるステップとを含む方法。
【請求項１２】
前記ＬＧＡ基板の前記露出面に追加コンポーネントを貼付して電気的に接続するステップをさらに含む、請求項１０に記載の方法。
【請求項１３】
前記ＣＳＰ基板の前記露出部に追加コンポーネントを貼付して電気的に接続するステップをさらに含む、請求項１１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
本願は、両方とも２００６年３月３１日に出願され、かつ両方ともＳＴＡＴＳＣｈｉｐＰＡＣ  Ｌｔｄ．に譲渡された、米国特許出願第１１／３９７，０２７号、および米国特許出願第１１号／３９４，６３５号に関連する。
【国際調査報告】
2008535264.tif 000032