(57)【要約】【課題】アバランシェ増倍を用いて信号増幅を行う埋め込みフォトダイオード画素構造を提供する。【解決手段】埋め込みフォトダイオード画素構造（１００）は、画素エリア（１８０）に関して独立にバイアスされたｐ型基板（１１０）を有し、ｎ型領域（１３０）と、基板（１１０）の上に形成されたｐ型領域（１２０）との間にアバランシェ領域（２３０）を提供する。こうした埋め込みフォトダイオード画素構造（１００）は、微光レベル条件で用いられるイメージセンサで使用できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第２ドープ領域（１２０）の上に形成され、第１電位の内部バイアスが印加されている第１ドープ領域（１７０）と、
第１ドープ領域（１７０）の上に形成され、第２電位の内部バイアスが印加されている第３ドープ領域（１８０）とを備え、
少なくとも第２ドープ領域（１２０）は、第２電位から独立した第３電位の外部バイアスが印加されて、第１ドープ領域（１７０）と第２ドープ領域（１２０）との間にアバランシェ領域（２３０）を生成することを特徴とする埋め込みフォトダイオード画素構造（１００）。
【請求項２】
基板（１１０）をさらに備え、
基板（１１０）の上に第２ドープ領域（１２０）が形成され、
基板（１１０）は、第３電位の外部バイアスが印加される、請求項１記載の埋め込みフォトダイオード画素構造。
【請求項３】
第２ドープ領域（１２０）の上で第１ドープ領域（１７０）の下方に形成された第４ドープ領域（１３０）をさらに備え、
第４ドープ領域（１３０）は、第１ドープ領域（１７０）と同様な材料型である、請求項１または２記載の埋め込みフォトダイオード画素構造。
【請求項４】
少なくとも第１ドープ領域（１７０）の中に延びており、第２ドープ領域（１２０）から垂直に分離している注入部（１４０，１６０）をさらに備える、請求項１〜３のいずれかに記載の埋め込みフォトダイオード画素構造。
【請求項５】
注入部の一方（１４０）は、注入部（１４０）自体に対して反対ドーピングの関連したドープ領域（１５０）を含み、
注入部（１４０）およびドープ領域（１５０）は、少なくとも１つのトランジスタエリアを画定する、請求項４記載の埋め込みフォトダイオード画素構造。
【請求項６】
少なくとも１つのトランジスタエリアと関連した転送ゲート（１９０）をさらに備える、請求項５記載の埋め込みフォトダイオード画素構造。
【請求項７】
注入部の他方（１６０）は、ＳＴＩエリア（１６５）を含む、請求項４記載の埋め込みフォトダイオード画素構造。
【請求項８】
第１ドープ領域（１７０）は、ｎ型材料を含み、第２ドープ領域（１２０）は、ｐ型材料を含む、請求項１〜７のいずれかに記載の埋め込みフォトダイオード画素構造。
【請求項９】
第３電位は、負の電位を含む、請求項８記載の埋め込みフォトダイオード画素構造。
【請求項１０】
第３ドープ領域（１８０）は、グランド電位のバイアスが印加されたｐ型材料を含む、請求項８または９記載の埋め込みフォトダイオード画素構造。
【請求項１１】
第２ドープ領域（１７０）は、転送ゲート（１９０）を経由して電荷を抽出することによって、ピンニング電圧の内部バイアスが印加される、請求項１〜１０のいずれかに記載の埋め込みフォトダイオード画素構造。
【請求項１２】
請求項１〜１１のいずれかに記載の、少なくとも１つの埋め込みフォトダイオード画素画素構造を備えたイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサで使用される埋め込み(pinned)フォトダイオードの改良に関し、詳細には、これに限定されないが、微光イメージセンサでの強度信号を改善することに関する。
【背景技術】
【０００２】
微光強度信号を捕える場合、可及的に最低ノイズを持つ光レベルを記録することが特に重要である。
【０００３】
現在の進歩した相補型金属酸化物半導体（ＣＭＯＳ）において、イメージセンサ（ＣＩＳ）が、いわゆる４トランジスタ埋め込みフォトダイオード（４Ｔ−ＰＰＤ）構造を持つ画素を一般的に使用している。こうした構造において、トランジスタは、埋め込みフォトダイオード（ＰＰＤ）を読み出すために用いられ、トランジスタの幾つかは、異なる画素の間で共有できる。ＰＰＤは、信号電子とシリコン表面との相互作用を回避することによって、幾つかのノイズ源、例えば、ＰＰＤリセットノイズ、暗電流ショットノイズ等を排除または制限する。こうしてＰＰＤは、信号対ノイズ比（ＳＮＲ）を改善するのに著しく役に立つ。その結果、残りの支配的なノイズは、読み出し回路群の残り、例えば、ソースフォロワ、コラム(column)サーマルノイズなどにシフトしている。
【０００４】
ＰＰＤの設計は、ドーピング濃度の慎重な最適化を必要とし、全ての電荷がダイオードから除去され、よってダイオードが空になるといわれるポイントで、予め定めたピンニング(pinning)電圧への自動リセットを確保している。典型的には、約３．３Ｖの回路電圧ＶＤＤで、このピンニング電圧は約１．０Ｖ〜１．５Ｖの範囲内である。
【０００５】
ＳＮＲは、２つの異なる方法、即ち、読み出し回路群ノイズをさらに低減することによって、そして、導入する追加ノイズが皆無または最小のままで、信号自体を増幅することによって、さらに改善できる。信号の増幅は、中間段階にある全てのノイズ源も増幅されるため、好ましくは、可能な限り早めに行われる。
【０００６】
さらに、充分に大きな電圧で逆バイアスを印加した場合、ｐ−ｎ接合が、空間電荷領域でのアバランシェ発生、即ち、キャリアの衝突イオン化に起因して降伏し得る。この降伏(breakdown)は、正のフィードバックによるアバランシェ発生が制御不能になった場合に生ずる。しかしながら、同じアバランシェ原理は、降伏電圧未満でバイアスを印加した場合、増幅プロセスとして利用できる。一般に、シリコンフォトダイオードの降伏電圧は、接合のｐ側およびｎ側の適切なドーピング濃度を選択することによって操作できる。フォトダイオードのドーピング濃度を増加させることによって、接合内の電界も増加し、降伏電圧は、空乏領域の幅とともに減少する。しかしながら、文献（A.I. Biber, "Avalanche Photodiode Image Sensing in Standard Silicon BiCMOS Technology",(2000)）に記載されているように、６Ｖ未満の降伏電圧では、降伏は、衝突イオン化ではなく、トンネル現象によって主に生じることが判明した。降伏がトンネル現象によって生じる場合、信号増幅は存在しない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
残念ながら、必要とされる逆バイアス電圧は、典型的なＣＩＳプロセスが取り扱うものより超える傾向があり、フォトダイオードの動作電圧範囲は、通常、選択したテクノロジーにおいてＣＭＯＳトランジスタのゲート酸化物の厚さによって制限される。４Ｔ−ＰＰＤ構造においてピンニング電圧を増加させて、アバランシェフォトダイオードを実装することは可能であるが、これは、関連した回路において要求される変化に起因して、実用的でない傾向がある。
【０００８】
上記の文献（A.I. Biber）、文献（Y.S. Kim et al., "Design and characterization of CMOS avalanche photodiode with charge sensitive preamplifier",(2008)）、および文献（L. Pancheri et al., "G.F.D Low-Noise Avalanche Photodiode in Standard 0.25um CMOS Technology"）に記載されているように、画素内アバランシェフォトダイオードを利用する前回の試みが、より複雑な回路の使用を必要とするため、貧弱な充填率(fill factor)をもたらす。
【０００９】
米国公開第２０１１／０３０３８２２号、米国公開第２０１２／０２９２４８３号、および文献（R. Shimizu et al., "A charge-multiplication CMOS image sensor suitable for low-light-level imaging", (2009)）では、電子増倍が記載され、アバランシェ増幅を達成している。しかしながら、電子増倍が高電圧能力を必要とするため、ＣＭＯＳプロセスの変更をもたらす。さらに、より多くゲートが各画素で採用する必要があるため、より悪い充填率が得られる。
【００１０】
本開示の目的は、上述した不具合に悩まされない、アバランシェ増倍を用いた信号増幅を提供することである。
【００１１】
本開示の他の目的は、ＣＭＯＳ画素および制御読み出し回路のグランド電位から減結合(decouple)した、４Ｔ−ＰＰＤ画素構造にアバランシェフォトダイオードを設けることである。
【課題を解決するための手段】
【００１２】
本開示の第１態様によれば、埋め込みフォトダイオード画素構造が提供され、これは、第２ドープ領域の上に形成され、第１電位の内部バイアスが印加されている第１ドープ領域と、
第１ドープ領域の上に形成され、第２電位の内部バイアスが印加されている第３ドープ領域と、を備え、
少なくとも第２ドープ領域は、第２電位から独立した第３電位の外部バイアスが印加されて、第１ドープ領域と第２ドープ領域との間にアバランシェ領域を生成することを特徴とする。
【００１３】
本開示に係る埋め込みフォトダイオード画素構造は、標準のＣＩＳ実装と比べて追加の回路を必要とせず、画素の充填率が影響されないという利点を有する。第３の外部バイアス電位の提供は、アバランシェ領域が信号増幅を出力することを確立させることができる。
【００１４】
一実施形態において、基板が用意され、その上に第２ドープ領域が形成され、基板は第３電位の外部バイアスが印加される。
【００１５】
第４ドープ領域を第２ドープ領域の上で、第１ドープ領域の下方に形成してもよく、第４ドープ領域は、第１ドープ領域と同様な材料型である。
【００１６】
ドープ領域に関して上述した用語「第１」、「第２」、「第３」、「第４」は、請求項での領域の記述の順序を参照しており、本開示に係る埋め込みフォトダイオード画素構造において領域が形成される順序に必ずしも限定されない。一実施形態において、第１ドープ領域および第４ドープ領域は、ｎ型領域を含み、第２ドープ領域および第３ドープ領域は、ｐ型領域を含む。
【００１７】
少なくとも第１ドープ領域の中に延びており、第２ドープ領域から垂直に分離している注入部(implant)を設けることが好ましい。注入部の一方は、注入部自体に対して反対ドーピングの関連したドープ領域を含んでもよく、注入部およびドープ領域は、少なくとも１つのトランジスタエリアを画定する。転送ゲートが、少なくとも１つのトランジスタエリアと関連してもよい。注入部の他方は、ＳＴＩ(shallow trench isolation:シャロートレンチアイソレーション)エリアを含んでもよい。
【００１８】
好都合には、注入部は、各埋め込みフォトダイオード画素構造を、同じイメージセンサアレイ内の隣接する埋め込みフォトダイオード画素構造から隔離するために使用できる。
【００１９】
一実施形態において、第１ドープ領域は、ｎ型材料を含み、第２ドープ領域は、ｐ型材料を含む。本実施形態において、第３電位は、好ましくは負の電位を含む。
【００２０】
第３ドープ領域は、グランド電位のバイアスが印加されたｐ型材料を含んでもよい。
【００２１】
第２ドープ領域は、転送ゲートを経由して電荷を抽出することによって、ピンニング電圧の内部バイアスが印加されてもよい。
【００２２】
本開示の他の態様に従って、上述のような少なくとも１つの埋め込みフォトダイオード画素構造を備えたイメージセンサが提供される。
【００２３】
本開示の一実施形態において、イメージセンサは、イメージセンサアレイを含んでもよく、アレイ内の各センサは、埋め込みフォトダイオード画素構造である。
【図面の簡単な説明】
【００２４】
本発明のより良い理解のため、添付の図面を例として参照する。
【００２５】
【図１】本開示に係るＰＰＤ画素構造の概略図を示す。
【発明を実施するための形態】
【００２６】
本開示について、特定の実施形態に関して特定の図面を参照して説明するが、本発明はこれに限定されない。記載した図面は、概略的に過ぎず、非限定的である。図面において、説明目的のために、要素の幾つかのサイズは誇張し、スケールどおり描いていないことがある。
【００２７】
ここで使用した用語「垂直」および「水平」は、図面の特定の向きを参照するものであり、これらの用語はここで説明した特定の実施形態への限定でないことは理解されよう。
【００２８】
背景として、標準のダイオードがｎ−ｐ構造またはｐ−ｎ構造である。標準の埋め込み(pinned)フォトダイオード（ＰＰＤ）が、両方のｐ型層または領域が同じ電位、典型的にはグランドに接続されたｐ−ｎ−ｐ構造を含む。ｎ型層または領域は、０〜１．５Ｖの電位の内部バイアスが印加され、該バイアスはｎ型層または領域での電荷の数に依存している。実際、ＰＰＤは、バック・ツー・バック（背中合わせ）で配置された２つのダイオードである。
【００２９】
本開示のＰＰＤは、２つのｐ型層または領域は同じ電位ではなく、一方のｐ型層または領域はグランド電位であり、他方のｐ型層または領域は負の電位、典型的には、後述するような実質的に負の電位である点で標準のＰＰＤとは相違する。
【００３０】
本開示の一実施形態によれば、高電圧領域が低電圧領域から垂直方向に分離し、良好な充填率(fill factor)を実現するアバランシェフォトダイオードが提供される。こうしてアバランシェフォトダイオードおよび回路群の残りについて共通のグランド電位を回避できる。２つのｐ型層または領域を分離することによって、一定のエピ厚さについて電気的クロストークを低減でき、アバランシェ増幅を用いて利得を提供するために極めて高いバイアス電位を実装する必要がない。代替として、極めて高いバイアス電位の実装なしで、同じクロストークでの感度が改善できる。
【００３１】
通常のように、標準の４Ｔ画素をｐ型エピタキシ（エピ）層に設置する代わりに、４Ｔ画素が、充分にドープしたｐ型領域の上部にある、画素アレイの均一にドープしたｎ型層に設置される。ｐ型領域は、高ドープ基板の上部に形成される。ｎ型層およびｐ型層の両方が、注入(implantation)またはエピタキシャル成長により形成できる。
【００３２】
本発明は、後述する４Ｔ−ＰＰＤ画素構造を参照して説明するが、該構造は多かれ少なかれ画素当り４つのトランジスタを含むことが理解されよう。図面において、全てのトランジスタを個別に示していない。
【００３３】
追加の画素回路の複雑性が要求される場合、４つより多いトランジスタを利用してもよい。画素間のトランジスタを共用することも可能であり、例えば、より詳細に後述するように、非共用トランジスタである転送ゲートを用いて、３つのトランジスタ（不図示）が異なる画素間で共用できる。それ自体、例として、２．５Ｔ−ＰＰＤ構成が提供される。
【００３４】
さらに、ｎ型領域でのｐ型注入部(implant)を参照して本開示を説明するが、代替として、適切な電圧の変化、例えば、画素に印加される一定の内部バイアスと比較して、符号の変化または電圧シフトによって、ｎ型注入部をｐ型領域に設けてもよいことは理解されよう。ここで使用したように、１ｅ１５／ｃｍ３，１ｅ１６／ｃｍ３，１ｅ１７／ｃｍ３，１ｅ１８／ｃｍ３，１ｅ１９／ｃｍ３などの値は、１０１５／ｃｍ３，１０１６／ｃｍ３，１０１７／ｃｍ３，１０１８／ｃｍ３，１０１９／ｃｍ３などのオーダーの濃度を参照する。
【００３５】
図１に示すように、アバランシェフォトダイオードが実装可能なＰＰＤ構造１００の概略を示す。構造１００は、従来のＰＰＤ構造と類似するが、ｎ型層または領域の追加、そして、より詳細に後述するように、他のｐ型層または領域に印加される基準電位（またはグランド）と比べて異なる電位のバイアスを少なくとも１つのｐ型層または領域に独立に印加する能力を備える。さらに、この独立にバイアス印加されるｐ型層または領域は、この構造内の他のｐ型注入部、層または領域に対して独立にバイアス印加される。
【００３６】
一実施形態において、構造１００は、ｐ型基板１１０を備え、その上にｐ型層または領域１２０が形成される。基板１１０は、１ｅ１８／ｃｍ３〜１ｅ１９／ｃｍ３のドーピング濃度を有する。ｐ型層または領域１２０は、１ｅ１５／ｃｍ３〜１ｅ１７／ｃｍ３のドーピング濃度を有する。ｎ型層または領域１３０が、ｐ型層または領域１２０の上に形成され、１ｅ１５／ｃｍ３〜１ｅ１７／ｃｍ３のドーピング濃度を有する。これらのドーピング濃度は、一例として与えたものであり、他のドーピング濃度も可能であることに留意する。
【００３７】
さらに、各層または領域のーピング濃度は、当該特定の層または領域内で変化してもよい。ｎ型層または領域１３０の内部で、ｎ型層または領域１５０を伴うｐ型注入部または井戸１４０が図示のように形成される。領域１４０はまた、他の画素回路類（不図示）のためのｐ型井戸として機能する。ｐ型注入部または井戸１４０およびｎ型層または領域１５０は、共にトランジスタ領域を形成する。
【００３８】
ｎ型層または領域１３０の内部で、ｐ型注入部または井戸１６０が図示のように形成される。必要ならば、ｐ型注入部または井戸１６０およびｐ型注入部（または井戸１４０（不図示））の内部で、更に異なる画素およびトランジスタを相互に隔離するために、酸化物充填ＳＴＩ（シャロートレンチアイソレーション）領域１６５が形成される。ＳＴＩ領域１６５は、ｎ型層または領域１３０と接触していない。
【００３９】
ｎ型ＰＰＤ注入部１７０が、ｎ型層または領域１３０の上に形成され、ｐ型表面注入部１８０によって覆われる。ＰＰＤ注入部１７０は、１ｅ１６／ｃｍ３〜１ｅ１８／ｃｍ３のドーピング濃度を有する。ＰＰＤ注入部１７０は、ｎ型層または領域１３０を追加する代わりに、全体画素の下方に拡大するように製作してもよいことは容易に理解されよう。
【００４０】
図示のように、ｐ型注入部または井戸１４０，１６０が、ｐ型層または領域１２０から垂直に分離している。
【００４１】
転送ゲート１９０が、ｐ型井戸１４０の上に設置され、このゲートへのバイアスに依存して、ｎ型層または領域１５０をＰＰＤ注入部１７０と接続する。フローティング・ディフュージョン接続２００が、ｐ型井戸１４０内のｎ型層または領域１５０の上に設けられる。接続２１０がｐ型表面注入部１８０に対して製作され、よって、内部接続がｐ型注入部または井戸１４０，１６０に対して行われる。接続２１０は、基準電位、例えば、ゼロまたは正の電位に接続され、典型的にはゼロ電位またはグランドに接続される。ｐ型表面注入部１８０に対する接続２１０の位置は、一例として、異なる実装において異なる位置に設置でき、例えば、ｐ型注入部または井戸１６０およびｐ型表面注入部１８０が接続される場合、接続２１０は、ｐ型注入部または井戸１６０の上面に設置してもよい（不図示）。
【００４２】
コンタクト２２０において、一定の負の電位がｐ型基板１１０に印加される。図１に示すように、ｐ型基板コンタクト２２０は、一例としてＰＰＤ構造１００の裏側に示しており、異なる実装において異なる位置に設置できる。ｐ型注入部または井戸１４０内の画素回路の基準は、１つの電位、例えば、グランドに固定されており、基板１１０は、独立にバイアス印加される。この独立バイアス印加は、点線によって示すようなアバランシェ領域２３０の形成にとって必須である。アバランシェ領域２３０は、ｎ型層または領域１３０とｐ型層または領域１２０との間に形成される。
【００４３】
実際、図１に示すように、ＰＰＤ１００のｐ−ｎ−ｐ構造の層または領域の各々が異なるバイアスを有する。表面注入部１８０で規定される上部ｐ型層または領域は、基準電位または電圧のバイアスが印加され、トランジスタ領域のｐ型井戸１４０に接続される。基板１１０及び／又は層または領域１２０で規定される下部ｐ型層または領域は、後述のように、負の電圧のバイアスが印加される。ＰＰＤ注入部１７０及び／又はｎ型層または領域１３０（もし存在する場合）で規定される中間のｎ型層または領域は、内部バイアスされ、このバイアスは、この層または領域に存在する信号電荷（このｐ−ｎ−ｐ構造での電子）に依存する。このバイアスは、いわゆる「ピンニング電圧」を超えることはない。全ての電荷（電子）がｎ型層または領域から転送ゲート１９０を経由して取り出される場合、それに到達するためである。このピンニング電圧は、ｎ型層または領域の両側にある２つのｐ型層または領域のバイアスによって規定される内部電圧であり、いずれの外部電圧源または電位にも接続されない。このｎ型層または領域の注入条件は、その特定のピンニング電圧によって決定される。さらに、このｎ型層または領域のバイアスは、漏れ電流が得られるため、上部ｐ型表面注入部１８０の基準電位または電圧の値を下回ることがない。
【００４４】
２つのｐ型領域、ｐ型表面注入部１８０、およびｐ型層または領域１２０、および基板１１０（後述のように存在する場合）は、ＰＰＤ注入部１７０およびｎ型層または領域１３０（もし存在する場合）によって規定されるｎ型層または領域によって、相互に隔離されることが重要である。もし２つのｐ型領域が相互に接触した場合、これらの個々の独立した外部印加バイアスの差に起因して電流が両者間に流れることは容易に理解されよう。
【００４５】
２つのｐ型層または領域の独立したバイアス印加の使用は、特別な自由度を提供するものであり、これは、極めて高いバイアス電位が、中間のｎ型層または領域（ＰＰＤ注入部１７０および、もし存在する場合はｎ型エピ層１３０によって規定される）と、下部ｐ型層または領域（ｐ型エピ層１２０および、もし存在する場合は基板１１０で規定される）との間の下部接合に印加可能になるために用いられる。こうした高いバイアス電位が、動作条件をダイオードアバランシェ降伏条件に接近させることができる。検出される信号は増幅され、これは微光レベル検出にとって特に重要である。
【００４６】
適切なドーピング濃度の使用により、構造内で活性化して、埋め込みフォトダイオード画素構造の動作に悪影響を与え得る寄生素子が形成されないことを確保することに注意する必要がある。例えば、ｐ型層または領域１２０とｎ型層または領域１３０ならびにｐ型表面注入部１８０とＰＰＤ注入部１７０との間の接合は、決して順方向バイアスにすべきでない。同様な配慮が、下記のグループ分け、即ち、層または領域１４０，１３０，１２０、層または領域１６０，１３０，１２０、および層または領域１５０，１４０，１３０，１２０における層または領域の間の接合に適用される。
【００４７】
図１を参照して説明した実施形態は、典型的には表面照射（矢印「Ａ」で示すように上方から）で使用されるが、より長い波長のフォトンから由来するキャリアだけが接合深さに応じて増幅される。
【００４８】
他の実施形態（不図示）では、裏面照射（図１中の矢印「Ｂ」で示すように下方から）の場合、基板１１０は必要でなく、接続２２０は、当業者が理解するように裏面への適切な表面処理の後、ｐ型層または領域１２０に直接形成される。
【００４９】
ｐ型層または領域１２０で発生したキャリアだけがアバランシェ増幅を受け、一方、上方の層、例えば、ｎ型層または領域１３０で発生したキャリアは、電荷蓄積(integration)が生ずるＰＰＤ１７０に向けて直接拡散するようになる。正面からの照射では、これは波長に渡って著しい不均一な増幅を生じさせる。裏面からの照射では、最長波長の光から由来するキャリアの一部だけが増幅されないままになる。蓄積の後、収集された電荷は、転送ゲート１９０を経由してフローティング・ディフュージョン・ノード２００に転送されるであろう。ｐ型井戸１４０は、回路用の一定で独立した基準、例えば、０Ｖ（またはグランド）であり、一方、ｐ型基板１１０は、符号２２０においてある一定の負電位Ｖｈのバイアスが印加される。Ｖｈの値は、ｐ型層または領域１２０のドーピング濃度およびｎ型層または領域１３０のｎ型ドーピング濃度の選択によって決定されるであろう。Ｖｈは、−２００Ｖ〜−５Ｖの範囲内、典型的には約−２０Ｖの値を有してもよい。当然ながら、裏面照射状況において基板１１０を除去した場合、Ｖｈの値は変化しない。
【００５０】
本開示に係るＰＰＤ画素構造の周辺回路は、大きな負の基板電圧を管理できる特別な配慮を要することは容易に理解されよう。
【００５１】
各画素が自己の電荷を維持し、バリア（典型的には適切な大きさの静電電位バリア。明示していない）が、ＳＴＩパッシベーション注入部１６０およびｐ型井戸１４０の下方に設けられ、１つの画素から隣接する画素へｎ型層または領域１３０を通じて電荷の転送を防止することは重要である。
【００５２】
当然ながら、層または領域および注入部は、適切なドーピングを伴うシリコンベースのものでもよい。しかしながら、本発明は、シリコンベースの技術に限定されず、従来の半導体技術で用いられる他の任意の適切な材料が適切なドーピング濃度で使用でき、符号２２０において印加された独立した負のバイアスの下でアバランシェ領域２３０を形成する。
【００５３】
本開示の実施形態は、下記の利点を有する。
１．標準のＣＩＳ実装と比べて、画素アレイのアドレス指定および読み出しのための追加のＣＭＯＳ回路の必要性がない。単に、一定の高い負バイアスを供給する必要があるだけであり、これは全ての画素に共通している。
２．既存の画素回路は、適合させる必要がない。これは、画素において、ＰＰＤ注入部の最適化以外は、技術の変更が必要とされないことを意味する。そして、同じ設計およびレイアウトのオプションが、画素トランジスタの共有、一般のスケーリング等に関して最新のＣＩＳについて利用できる。従って、充填率は、標準のＣＩＳと比べて影響を受けず、他のアバランシェ代替案より良好である。
３．信号増幅が、主として微光レベル信号について生じ、より高い光レベルでは生じない。これは、増幅率がＰＰＤでの電圧に大きく依存しているためであり、そして、これは収集した電荷の量に依存する。応答は、ダイナミックレンジを増加させるように非線形である。
【００５４】
こうした画素の可能性ある応用は、これに限定されないが、バイオサイエンス（例えば、蛍光検出）、監視カメラまたは、ほぼ真っ暗条件で動作する消費者用カメラなど、種々の技術分野における微光レベル撮像であろう。応用の他の分野が高いダイナミックレンジ撮像において見出される。
【００５５】
特定の特性を有する実施形態について説明したが、少し異なる特性を有する実施形態も可能であることは理解されよう。
【図１】
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【外国語明細書】
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