(57)【要約】【課題】  集積回路、該集積回路を設計するための方法及びシステム、並びに該集積回路を製造するための方法を提供する。【解決手段】  この方法は、（ａ）多数の集積回路素子型を含む、集積回路の集積回路設計のフォトマスク・レベル設計を作成するステップ（３００）と、（ｂ）隣接する集積回路素子型の間にフォトマスク・レベル設計の領域を指定するステップであって、該指定された領域は、充填型ルール（３１０）に基づいて隣接する集積回路素子型の間に充填型を配置するのに必要な程度に十分に大きく（３０５）、該充填型は、集積回路の動作には必要とされない、ステップと、（ｃ）集積回路の動作には必要とされないモニタ構造体（３１５）の１つ又は複数のモニタ構造体型（３２０）を指定された領域の少なくとも１つの内部に配置するステップとを含む。【選択図】      図１０
2008535239.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を設計する方法であって、
（ａ）前記集積回路の集積回路設計の、多数の集積回路素子型を含むフォトマスク・レベル設計を作成するステップと、
（ｂ）隣接する集積回路素子型の間に前記フォトマスク・レベル設計の領域を指定するステップであって、前記指定された領域は、充填型ルールに基づいて前記隣接する集積回路素子の間に充填型を配置するのに必要な程度に十分に大きく、前記充填型は前記集積回路の動作には必要とされない、ステップと、
（ｃ）前記集積回路の動作には必要とされないモニタ構造体の１つ又は複数のモニタ構造体型を、前記指定された領域の少なくとも１つの内部に配置するステップと
を含む方法。
【請求項２】
（ｄ）前記多数の集積回路素子型に又は前記１つ又は複数のモニタ構造体型に接続されない充填型を、前記指定された領域内に配置するステップ
をさらに含む、請求項１に記載の方法。
【請求項３】
前記ステップ（ｃ）の前に、（ｄ）あらゆる指定された領域が前記１つ又は複数のモニタ構造体型を収容するのに十分な大きさを有するかどうかを判定するステップ
をさらに含む、請求項１に記載の方法。
【請求項４】
前記ステップ（ｂ）と前記ステップ（ｃ）の間に、
前記多数の集積回路素子型に接続されない充填型を、前記指定された領域内に配置するステップと、
前記指定された領域の少なくとも１つから、選択された数の前記充填型を除去して、１つ又は複数のモニタ型領域を前記指定された領域の前記少なくとも１つの内部に設けるステップと
をさらに含み、
前記ステップ（ｃ）は、前記１つ又は複数のモニタ構造体型を前記モニタ型領域内に配置する、請求項１に記載の方法。
【請求項５】
前記ステップ（ｃ）は、前記ステップ（ａ）と前記ステップ（ｂ）の間に実行され、前記方法は、前記ステップ（ｂ）の後に、（ｄ）前記多数の集積回路素子型に又は前記１つ又は複数のモニタ構造体型に接続されない充填型を、前記指定された領域内に配置するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記１つ又は複数のモニタ構造体型の１つの一部分は、それがなければ前記１つ又は複数のモニタ構造体型の少なくとも１つの前記部分と同じ場所を占有することになる前記充填型の１つの形状と同じ形状を有する、請求項１に記載の方法。
【請求項７】
前記１つ又は複数のモニタ構造体型を含む選択された領域は、前記モニタ構造体型の代わりに前記充填型が該充填型に基づいて前記選択された領域内に配置されたとしたときの空きスペースに対する充填型の比にほぼ等しい、空きスペースに対するモニタ構造体型の比を有する、請求項１に記載の方法。
【請求項８】
前記モニタ構造体は、前記集積回路の製造中のプロセスによって誘起される欠陥、前記集積回路の製造中又はその後の前記集積回路又は前記集積回路素子の電気特性、或いは、前記集積回路の製造中又はその後の前記集積回路又は前記集積回路素子の性能基準を監視するための、モニタ又は該モニタの一部分である、請求項１に記載の方法。
【請求項９】
前記プロセスによって誘起される欠陥は、開路欠陥及び短絡欠陥を含み、前記電気特性は、抵抗、キャパシタンス及びインダクタンスを含み、前記性能基準は、信号伝播周波数及びトランジスタの切り替え速度を含む、請求項８に記載の方法。
【請求項１０】
集積回路を製造する方法であって、
（ａ）多数の集積回路素子型を含む、前記集積回路の集積回路設計のフォトマスク・レベル設計を作成するステップと、
（ｂ）隣接する集積回路素子型の間に前記フォトマスク・レベル設計の領域を指定するステップであって、前記指定された領域は、充填型ルールに基づいて前記隣接する集積回路素子の間に充填型を配置するのに必要な程度に十分に大きく、前記充填型は前記集積回路の動作には必要とされない、ステップと、
（ｃ）前記集積回路の動作には必要とされないモニタ構造体の１つ又は複数のモニタ構造体型を、前記指定された領域の少なくとも１つの内部に配置するステップと、
（ｄ）前記多数の集積回路素子型に又は前記１つ又は複数のモニタ構造体型に接続されない充填型を前記フォトマスク・レベル設計の前記指定された領域内に配置するステップと、
（ｅ）前記フォトマスク・レベル設計からマスク・データセットを作成するステップと、
（ｆ）前記集積回路の物理レベルを製造するために、前記マスク・データセットを用いてウェハ上にパターンを形成するステップと
を含む方法。
【請求項１１】
前記ステップ（ｆ）の後に、前記集積回路の前記物理レベルの製造中に化学機械研磨プロセスを実行するステップ
をさらに含む、請求項１０に記載の方法。
【請求項１２】
前記ステップ（ｃ）の前に、（ｄ）あらゆる指定された領域が前記１つ又は複数のモニタ構造体型を収容するのに十分な大きさを有するかどうかを判定するステップ
をさらに含む、請求項１０に記載の方法。
【請求項１３】
前記ステップ（ｂ）と前記ステップ（ｃ）の間に、
前記多数の集積回路素子型に接続されない充填型を前記指定された領域内に配置するステップと、
前記指定された領域の前記少なくとも１つから、選択された数の前記充填型を除去して、１つ又は複数のモニタ型領域を前記指定された領域の少なくとも１つの内部に設けるステップと
をさらに含み、
前記ステップ（ｃ）は、前記１つ又は複数のモニタ構造体型を前記モニタ型領域内に配置する、請求項１０に記載の方法。
【請求項１４】
前記ステップ（ｃ）は、前記ステップ（ａ）と前記ステップ（ｂ）の間に実行され、前記方法は、前記ステップ（ｂ）の後に、（ｄ）前記多数の集積回路素子型に又は前記１つ又は複数のモニタ構造体型に接続されない充填型を、前記指定された領域内に配置するステップをさらに含む、請求項１０に記載の方法。
【請求項１５】
前記１つ又は複数のモニタ構造体型の１つの一部分は、それがなければ前記１つ又は複数のモニタ構造体型の少なくとも１つの前記部分と同じ場所を占有することになる前記充填型の１つの形状と同じ形状を有する、請求項１０に記載の方法。
【請求項１６】
前記１つ又は複数のモニタ構造体型を含む選択された領域は、前記モニタ構造体型の代わりに前記充填型が該充填型に基づいて前記選択された領域内に配置されたとしたときの空きスペースに対する充填型の比にほぼ等しい、空きスペースに対するモニタ構造体型の比を有する、請求項１０に記載の方法。
【請求項１７】
前記モニタ構造体は、前記集積回路の製造中のプロセスによって誘起される欠陥、前記集積回路の製造中又はその後の前記集積回路又は前記集積回路素子の電気特性、或いは、前記集積回路の製造中又はその後の前記集積回路又は前記集積回路素子の性能基準を監視するための、モニタ又は該モニタの一部分である、請求項１０に記載の方法。
【請求項１８】
前記プロセスによって誘起される欠陥は、開路欠陥及び短絡欠陥を含み、前記電気特性は、抵抗、キャパシタンス及びインダクタンスを含み、前記性能基準は、信号伝播周波数及びトランジスタの切り替え速度を含む、請求項１７に記載の方法。
【請求項１９】
集積回路チップであって、
前記集積回路チップの動作に必要な集積回路を含む回路領域と、前記集積回路チップの動作に必要な集積回路を含まない周囲のスクライブ・ライン領域とを有する、基板上の誘電体層と、
前記誘電体層の前記回路領域内に形成された、集積回路の多数の配線と、
前記配線の間の前記誘電体層の領域内のモニタ構造体及び多数の充填型であって、前記モニタ構造体及び前記充填型は、前記集積回路の動作には必要とされず、前記モニタ構造体は前記配線に接続されず、前記充填型は前記配線に接続されず、そして、前記モニタ構造体は前記充填型に接続されない、モニタ構造体及び多数の充填型と
を備える集積回路チップ。
【請求項２０】
前記モニタ構造体は、前記充填型の１つの形状と同じ形状を有する部分を含む、請求項１９に記載の集積回路チップ。
【請求項２１】
前記モニタ構造体のみを含む前記誘電体層の第１領域内の前記誘電体層の表面積に対する前記モニタ構造体の表面積の比は、前記充填型のみを含む前記誘電体層の第２領域内の前記誘電体層の表面積に対する前記充填型の表面積の比にほぼ等しく、前記第１領域の表面積は、前記第２領域の表面積にほぼ等しい、請求項１９に記載の集積回路チップ。
【請求項２２】
前記配線はダマシン配線であり、前記モニタ構造体はダマシン・モニタ構造体であり、前記充填型はダマシン充填型である、請求項１９に記載の集積回路チップ
【請求項２３】
前記配線は減法配線であり、前記モニタ構造体は減法モニタ構造体であり、前記充填型は減法充填型である、請求項１９に記載の集積回路チップ。
【請求項２４】
前記配線、前記モニタ構造体、前記充填型及び前記誘電体層の上面は、同一平面にある、請求項１９に記載の集積回路チップ。
【請求項２５】
集積回路を設計する方法を実行するためにコンピュータに、
（ａ）多数の集積回路素子型を含む、前記集積回路の集積回路設計のフォトマスク・レベル設計を作成するステップと、
（ｂ）隣接する集積回路素子型の間に前記フォトマスク・レベル設計の領域を指定するステップであって、前記指定された領域は、充填型ルールに基づいて前記隣接する集積回路素子の間に充填型を配置するのに必要な程度に十分に大きく、前記充填型は、前記集積回路の動作には必要とされない、ステップと、
（ｃ）前記集積回路の動作には必要とされないモニタ構造体の１つ又は複数のモニタ構造体型を、前記指定された領域の少なくとも１つの内部に配置するステップと
を含むコンピュータによって実行されるステップと
を実行させるプログラム。
【請求項２６】
前記方法ステップは、
（ｄ）前記多数の集積回路素子型に又は前記１つ又は複数のモニタ構造体型に接続されない充填型を、前記指定された領域内に配置するステップ
をさらに含む、請求項２５に記載のプログラム。
【請求項２７】
前記方法ステップは、
前記ステップ（ｃ）の前に、（ｄ）あらゆる指定された領域が前記１つ又は複数のモニタ構造体型を収容するのに十分な大きさを有するかどうかを判定するステップ
をさらに含む、請求項２５に記載のプログラム。
【請求項２８】
前記方法ステップは、
前記ステップ（ｂ）と前記ステップ（ｃ）の間に、
前記多数の集積回路素子型に接続されない充填型を前記指定された領域内に配置するステップと、
前記指定された領域の前記少なくとも１つから、選択された数の前記充填型を除去して、前記指定された領域の前記少なくとも１つの内部に１つ又は複数のモニタ型領域を設けるステップと
をさらに含み、
前記ステップ（ｃ）は、前記１つ又は複数のモニタ構造体型を前記モニタ型領域内に配置する、請求項２５に記載のプログラム。
【請求項２９】
前記方法ステップ（ｃ）は、前記方法ステップ（ａ）と前記方法ステップ（ｂ）の間に実行され、前記方法は、前記方法ステップ（ｂ）の後に、（ｄ）前記多数の集積回路素子型に又は前記１つ又は複数のモニタ構造体型に接続されない充填型を、前記指定された領域内に配置する方法ステップをさらに含む、請求項２５に記載のプログラム。
【請求項３０】
前記１つ又は複数のモニタ構造体型の１つの一部分は、それがなければ前記１つ又は複数のモニタ構造体型の少なくとも１つの前記部分と同じ場所を占有することになる前記充填型の１つの形状と同じ形状を有する、請求項２５に記載のプログラム。
【請求項３１】
前記１つ又は複数のモニタ構造体型を含む選択された領域は、前記モニタ構造体型の代わりに前記充填型が該充填型に基づいて前記選択された領域内に配置されたとしたときの空きスペースに対する充填型の比にほぼ等しい、空きスペースに対するモニタ構造体型の比を有する、請求項２５に記載のプログラム。
【請求項３２】
前記モニタ構造体は、前記集積回路の製造中のプロセスによって誘起される欠陥、前記集積回路の製造中又はその後の前記集積回路又は前記集積回路素子の電気特性、或いは、前記集積回路の製造中又はその後の前記集積回路又は前記集積回路素子の性能基準を監視するための、モニタ又は該モニタの一部分である、請求項２５に記載のプログラム。
【請求項３３】
前記プロセスによって誘起される欠陥は、開路欠陥及び短絡欠陥を含み、前記電気特性は、抵抗、キャパシタンス及びインダクタンスを含み、前記性能基準は、信号伝播周波数及びトランジスタの切り替え速度を含む、請求項３２に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路設計及び製造の分野に関し、より具体的には、欠陥（defect）モニタ・デバイスを集積回路チップに付加する方法に関する。
【背景技術】
【０００２】
高い費用効率で最新型の集積回路を製造するためには、製造上の欠陥密度はできるだけ低くする必要があり、デバイス制御及びプロセス制御は、デバイス及び回路のパラメトリックス及び性能が指定された範囲内にくるように調整する必要がある。それを行う１つの方法は、スクライブ・ライン内に、テスト回路に加えて欠陥及び性能モニタ構造体を配置することである。スクライブ・ラインは、ウェハ上のアレイ状に製造された集積回路の間の領域であり、そこでダイシングが行われることになる。スクライブ・ラインは、集積回路の通常機能に必要な回路素子を含まない。スクライブ・ラインはまた、ストリート又はカーフとしても知られている。スクライブ・ラインは、（多くのチップを含む）ウェハを個々のチップに分けるための切断を行う箇所である。しかしながら、最も望ましいモニタ構造体は、スクライブ・ラインの大きな面積を消費するばかりでなく、これに加えて、生産性の要求が増すにつれて、スクライブ・ラインの面積は制限され、縮小し続け、その結果として、全ての望ましいモニタが、スクライブ・ラインの利用可能面積に適合しなくなる。
【０００３】
【特許文献１】米国特許第５，１５９，７５２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、現在可能であるよりも多くのモニタ構造体を集積回路上に配置することの継続的な必要性が存在する。
【課題を解決するための手段】
【０００５】
本発明は、モニタ構造体を形成するのにダマシン充填型を利用することによって、又は充填型に指定された面積内にモニタを配置することによって、又はダマシン充填型をモニタ構造体で置き換えることによって、ダマシン・モニタ又はモニタ構造体のダマシン部分を配置するために、通常はダマシン充填型を含む、集積回路の個々のフォトマスク・レベルの領域を用いる。モニタ構造体は、ダマシン構造体以外の構造体、即ち、ダマシン・モニタ構造体が接続されるトランジスタを含むことができる。
【０００６】
本発明の第１の態様は集積回路を設計する方法であって、（ａ）多数の集積回路素子型を含む、集積回路の集積回路設計のフォトマスク・レベル設計を作成するステップと、（ｂ）隣接する集積回路素子型の間にフォトマスク・レベル設計の領域を指定するステップであって、該指定された領域は、充填型のルールに基づいて隣接する集積回路素子の間に充填型を配置するのに必要な程度に十分に大きく、該充填型は集積回路の動作には必要とされない、ステップと、（ｃ）集積回路の動作には必要とされないモニタ構造体の１つ又は複数のモニタ構造体型を該指定された領域の少なくとも１つの内部に配置するステップとを含む、集積回路を設計する方法である。
【０００７】
本発明の第２の態様は集積回路を製造する方法であって、（ａ）多数の集積回路素子型を含む、集積回路の集積回路設計のフォトマスク・レベル設計を作成するステップと、（ｂ）隣接する集積回路素子型の間にフォトマスク・レベル設計の領域を指定するステップであって、該指定された領域は、充填型のルールに基づいて隣接する集積回路素子の間に充填型を配置するのに必要な程度に十分に大きく、該充填型は集積回路の動作には必要とされない、ステップと、（ｃ）集積回路の動作には必要とされないモニタ構造体の１つ又は複数のモニタ構造体型を該指定された領域の少なくとも１つの内部に配置するステップと、（ｄ）多数の集積回路素子型に又は１つ若しくは複数のモニタ構造体型に接続されない充填型を、フォトマスク・レベル設計の該指定された領域内に配置するステップと、（ｅ）フォトマスク・レベル設計からマスク・データセットを作成するステップと、（ｆ）物理レベルの集積回路を製造するために、マスク・データセットを用いてウェハ上にパターンを形成するステップとを含む、集積回路を製造する方法である。
【０００８】
本発明の第３の態様は集積回路チップであって、集積回路チップの動作に必要な集積回路を含む回路領域及び集積回路チップの動作に必要な集積回路を含まない周囲のスクライブ・ライン領域を有する、基板上の誘電体層と、該誘電体層の回路領域内に形成された、集積回路の多数の配線と、該配線の間の誘電体層領域内のモニタ構造体及び多数の充填型であって、該モニタ構造体及び該充填型は、集積回路の動作には必要とされず、該モニタ構造体は該配線には接続されず、該充填型は該配線には接続されず、そして該モニタ構造体は該充填型には接続されない、モニタ構造体及び多数の充填型とを含む、集積回路チップである。
【０００９】
本発明の第４の態様は、プロセッサと、該プロセッサに結合されたアドレス／データ・バスと、実行されるときに集積回路を設計するための方法を実行する命令を含んだ、該プロセッサと通信するように結合されたコンピュータ可読記憶装置とを含むコンピュータ・システムであって、該方法は、（ａ）多数の集積回路素子型を含む、集積回路の集積回路設計のフォトマスク・レベル設計を作成するステップと、（ｂ）隣接する集積回路素子型の間にフォトマスク・レベル設計領域を指定するステップであって、該指定された領域は、充填型のルールに基づいて隣接する集積回路素子間に充填型を配置するのに必要な程度に十分に大きく、該充填型は、集積回路の動作には必要とされない、ステップと、（ｃ）集積回路の動作には必要とされないモニタ構造体の１つ又は複数のモニタ構造体型を該指定された領域の少なくとも１つの内部に配置するステップとからなるコンピュータによって実行されるステップを含む、コンピュータ・システムである。
【００１０】
本発明の特徴は、添付の特許請求の範囲に示される。しかしながら、本発明自体は、添付の図面と併せて読みながら、例証的な実施形態の以下の詳細な説明を参照することによって最も良く理解されるであろう。
【発明を実施するための最良の形態】
【００１１】
集積回路チップの製造には、多くの場合、１つ又は複数の化学機械研磨（ＣＭＰ）プロセスが必要である。ＣＭＰプロセスは、集積回路が作成されるウェハの表面に、機械的剥離と化学溶解の組み合わせを施して、ウェハの表面から材料を除去して平坦な表面を生成する。ＣＭＰプロセスを用いる加工法の２つの例を以下に与える。
【００１２】
ＣＭＰを用いる製造ステップの第１の例は、ダマシン配線の形成である。ダマシン配線を形成するためには、誘電体層をウェハの表面上に堆積させ、配線パターンを有するトレンチを誘電体層内にエッチングし、導体（例えば、金属）のブランケット堆積（blanket deposition）を堆積させてトレンチを過剰充填し、次いで、ＣＭＰを実行して、トレンチ間の表面から過剰な導体を除去し、誘電体層の表面が導体の表面と同一平面となるようにする。第１の例において、パターンは、誘電体層上に形成されたフォトレジストの層を、トレンチ・パターンの物理的なポジ又はネガ画像を有するフォトマスクを通して光に露光し、フォトレジスト画像を現像してフォトレジスト層内に直貫通開口をエッチング形成することによって作成される。このフォトマスクは、フォトマスク上のパターンの数学的表現（型）を含むフォトマスク・レベル設計のデータセットから作成されたものである。第２の例においては、フォトマスク・レベル設計のデータセットを用いてフォトレジスト層内にパターンを直接形成することができる。この第２の例は、直接書込み法と呼ばれる。
【００１３】
ＣＭＰを用いる製造ステップの第２の例は、配線及び他の構造体が減法エッチング法によって形成された平坦な誘電体層の形成であるが、この配線及び他の構造体は以後減法配線及び減法構造体と呼ぶ。減法配線を形成する１つの方法においては、導体（例えば、アルミニウム又はアルミニウム合金）のブランケット層を誘電体層上に形成し、フォトレジスト層を該導体層の上に形成し、該フォトレジスト層をフォトリソグラフィ・プロセスによって配線型にパターン付けし、フォトレジスト・パターンで保護されていない導体層をエッチング除去し（「減ずる」）、パターン付けされたフォトレジスト層を除去する。次に、第２のブランケット誘電体層を、配線間の空間を充填して該配線を覆うように原の金属層の厚さよりも厚い厚さに形成する。最後に、ＣＭＰプロセスを実行して、配線の上から誘電体層を除去し、残りの誘電体層及び配線の上面が同一平面上となるようにする。このプロセスを繰り返して、配線層と異なる誘電体層内の配線を接続するビアの層との交互の層を形成することができる。
【００１４】
しかしながら、ダマシン・プロセス又は減法プロセスのいずれによっても、材料（誘電体及び／又は金属）除去の均一性は、（トレンチ間又は減法配線間の）誘電体面積に対する（トレンチ内又は減法配線幅の）導体面積の比（他の因子の中でも特に）の関数である。ウェハ表面の大きな面積に配線がないことが多く（一例においては、各々のチップ面積のうちの約１０％と約７０％の間が配線を含まない）、誘電体面積に対する導体面積の比は、集積回路チップの所与の製造レベルの異なる面積において大きく変化することが多い。集積回路チップの製造レベルにわたって誘電体面積に対する導体面積の比をより均一にし、従ってＣＭＰプロセスの均一性を高めるために、ダマシン又は減法充填型が、導体間の空間内に複合充填型ルールに従って導入されるが、そのルールの幾つかを以下に論ずる。
【００１５】
本発明は、ダマシン構造体（配線、ビア、充填型、及び以下に説明されるモニタ構造体）を用いて説明されるが、本発明は、減法構造体（配線、ビア、充填型、モニタ構造体）にも同様に適用可能であることを理解されたい。さらに、本発明は、配線がダマシン及び減法プロセス以外の方法で形成される構造体であって、しかし構造体製造プロセスの一部分として配線と接触する誘電体層のＣＭＰステップを必要とする構造体に適用可能である。
【００１６】
本発明の目的に関して、「ダマシン型」という用語は、集積回路チップの物理的実体を指すのに用いられ、一方、「型」という用語は、マスク画像又はフォトマスク・データセット内のマスク画像の数学的表現を指すために用いられる。
【００１７】
本発明の目的に関して、ダマシン充填型の以下の特性が適用される。ダマシン充填型は、支持層内にエッチングされた、特別にレイアウトされ分離されたトレンチ（又は孔（holes））の内部に、ダマシン集積回路素子型と同様に、かつ、同時に、形成される。ダマシン充填型は、ダマシン集積回路素子型と同じ材料から形成される。ダマシン充填型は、互いに、又はそれ自体の製造レベルにおいてダマシン集積回路素子型（即ち、ダマシン配線又はビア）に接続されず、或いはその他のあらゆる製造レベルにおいて他のダマシン充填型及びダマシン集積回路素子型に接続されない。ダマシン集積回路素子型は、集積回路チップの集積回路の機能に必要なものであり、ダマシン充填型は、集積回路チップの集積回路の部分ではない。ダマシン充填型の一般的な使用は集積回路の配線形成レベルにおいてであり、その際、ダマシン集積回路素子型は、配線、配線セグメント、及び直接隣接する配線形成レベル内の配線及び配線セグメントの間のビアであり、支持層は誘電体層である。
【００１８】
図１（Ａ）は、本発明により処理することができるダマシン充填型を有する集積回路チップの一部分の平面図であり、図１（Ｂ）は、図１（Ａ）の線１Ｂ−１Ｂに沿った断面図である。図１（Ａ）及び図１（Ｂ）において、半導体基板１００（図１（Ｂ）参照）は、基板の上面に形成された第１誘電体層１０５と、第１誘電体層の上面１２０の上に形成された第２誘電体層１１５とを有する。ダマシン配線１２５Ａ、１２５Ｂ及び１２５Ｃは、第２誘電体層１１５の内部に形成される。それぞれのダマシン配線１２５Ａ、１２５Ｂ及び１２５Ｃの上面１３０Ａ、１３０Ｂ及び１３０Ｃは、互いに、かつ、第２誘電体層１１５の上面１３５と同一平面上にある。ダマシン・ビア１４０は、配線１２５Ｂを第１誘電体層１０５内に形成されたダマシン配線１４５に接続する。多数のダマシン形のダマシン充填型１５０が、第２誘電体層１１５の内部、ダマシン配線１２５Ａとダマシン配線１２５Ｂの間に形成される。ダマシン充填型１５０の上面１５５は、第２誘電体層１１５の上面１３５と同一平面上にある。ダマシン充填型１５０の幅Ｗ１、長さＬ１、及び隣接するダマシン充填型１５０の間の間隔Ｓ１は、第２誘電体層１１５に関するマスク・レベルの充填型ルールによって決定される。ダマシン充填型とダマシン配線の間の最小間隔Ｓ２及び最大間隔Ｓ３もまた、充填型ルールに含まれる。長さＬ１、幅Ｗ１並びに間隔Ｓ１、Ｓ２及びＳ３は、ダマシン充填型１５０の製造に用いられるフォトリソグラフィ・ステップの際に容易に印刷可能であるように選択され、最小基本ルール（即ち、フォトリソグラフィ・ステップによって印刷可能な最小画像サイズ、及びトレンチ形成ステップに関連するあらゆるエッチング・ビア）より大きなものとなる。線間隔に関する最小基本ルールの値は、線幅に関する最小基本ルールの値と異なってもよい。
【００１９】
基板１００は、電界効果トランジスタ（ＦＥＴ）及びダイオードなどの能動デバイスと、抵抗及びコンデンサなどの受動デバイスとを収容することができ、それらのデバイスは、第１及び第２誘電体層１０５及び１１５の内部の、配線１２５Ａ、１２５Ｂ、１２５Ｃ及び１４５等の配線、及びビア１４０、並びに、基板内のデバイス（図示せず）と第１誘電体層１０５内の配線（ダマシン配線１４５など）とを接続するコンタクト（図示せず）を用いて回路に配線接続される。
【００２０】
図１（Ｂ）において、ダマシン配線１４５の範囲と位置は、第１フォトマスクを作成するのに用いられた配線型の数学的表現を含む第１フォトマスク・レベル設計のデータセットによって画定された。ダマシン・ビア１４０は、第２フォトマスクを作成するのに用いられたビア型の数学的表現を含む第２フォトマスク・レベル設計のデータセットによって画定された。ダマシン配線１２５Ａ、１２５Ｂ、１２５Ｃ、及びダマシン充填型１５０は、第３フォトマスクを作成するために用いられた配線型及び充填型の数学的表現を含む第３フォトマスク・レベル設計のデータセットによって画定された。
【００２１】
図２（Ａ）は、本発明の第１の実施例を示すダマシン充填型を有する集積回路チップの一部分の平面図であり、図２（Ｂ）は、図２（Ａ）の線２Ｂ−２Ｂに沿った断面図である。図２（Ａ）及び図２（Ｂ）においては、電気的にプローブ可能な開路モニタ１６０が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。図２（Ａ）及び図２（Ｂ）の例において、開路モニタ１６０は、ダマシン配線１６５によって直列に一体的に接続されたダマシン充填型領域１５０Ａを含む。充填型のダマシン領域１５０Ａは、ダマシン充填型ではないが、ダマシン充填型のものと同一又は類似の外形を有する。一例において、ダマシン充填型領域１５０Ａは、それらが取って代わるダマシン充填型と同じ位置に配置され、同じ寸法を有し、ダマシン配線１６５は幅Ｗ２を有する。第１の例において、Ｗ２はＷ１よりも小さいが、最小基本ルールの値に等しいか又はそれよりも大きい。第２の例においては、Ｗ２はＷ１よりも小さく、最小基本ルールの値よりも小さい（当技術分野では既知の最小限度未満の画像を生成する多くの方法が存在する）。従って、開路モニタ１６０は、特にダマシン配線１６５が最小基本ルールで作成されるときは、ダマシン充填型のみを含む領域とほぼ同じダマシン型の密度を有する。
【００２２】
図３（Ａ）は、本発明の第２の実施例を示すダマシン充填型を有する集積回路チップの一部分の平面図であり、図３（Ｂ）は、図３（Ａ）の線３Ｂ−３Ｂに沿った断面図である。図３（Ａ）及び図３（Ｂ）において、電気的にプローブ可能な短絡モニタ１７０が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。図３（Ａ）及び図（３Ｂ）の例において、短絡モニタ１７０は、スペース１７５Ａで隔てられた２つの半領域１５０Ｃ及び１５０Ｄを含んだダマシン充填型領域１５０Ｂを含む。スペース１７５Ａは幅Ｓ４を有する。半領域１５０Ｃは、配線１８０Ａによって直列に一体的に接続され、半領域１５０Ｄは、ダマシン配線１８０Ｂによって直列に一体的に接続される。ダマシン配線１８０Ａ及び１８０Ｂは、幅Ｓ５を有するスペース１７５Ｂによって隔てられる。一例において、ダマシン充填型領域１５０Ｂは、それらが取って代わるダマシン充填型と同じ位置に配置され、同じ寸法を有し、ダマシン配線１８０Ａ及び１８０Ｂは、幅Ｗ２を有する。第１の例において、Ｓ４、Ｓ５、又はＳ４とＳ５の両方は、最小基本ルール値に等しいか又はそれよりも大きい。第２の例においては、Ｓ４又はＳ５、或いはＳ４とＳ５の両方は、最小基本ルール値よりも小さい。第１の例又は第２の例のいずれにおいても、Ｓ４はＳ５に等しくすることができる。従って、短絡モニタ１７０は、特にスペース１７５Ａ及び１７５Ｂ並びにダマシン配線１８０Ａ及び１８０Ｂが最小基本ルールで作成されるときは、ダマシン充填型のみを含む領域とほぼ同じ型密度を有する。
【００２３】
図４（Ａ）は、本発明の第３の実施例を示すダマシン充填型を有する集積回路チップの一部分の平面図であり、図４（Ｂ）は、図４（Ａ）の線４Ｂ−４Ｂに沿った断面図である。図４（Ａ）及び図４（Ｂ）においては、電圧コントラスト短絡モニタ１８５が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。短絡モニタ１８５は、プローブにより接地させることができるダマシン中央パッド１９０と、ダマシン中央パッド１９０から距離Ｓ６だけ離間された多数の周囲のダマシン外側パッド１５０Ｅとを含む。一例において、ダマシン外側パッド１５０Ｅは、それらが取って代わるダマシン充填型と同じ位置に配置され、同じ寸法を有する。第１の例において、Ｓ６は、最小基本ルール値に等しいか又はそれよりも大きい。第２の例においては、Ｓ６は、最小基本ルール値よりも小さい。本発明により実際にフォトマスク・データセットを作成する際には、充填型を除去し、それらが取って代わる充填型に対して同一の、そして同様に配置される幾つかのモニタ型で置き換えることができる。
電圧コントラスト測定は、引用により全体が本明細書に組み入れられる、Ｍａｈａｎｔ−Ｓｈｅｔｔｉ他による特許文献１において詳細に説明されている。
【００２４】
図５（Ａ）は、本発明の第４の実施例を示すダマシン充填型を有する集積回路チップの一部分の平面図であり、図５（Ｂ）は、図５（Ａ）の線５Ｂ−５Ｂに沿った断面図である。図５（Ａ）及び図５（Ｂ）においては、電圧コントラスト開路モニタ１９５が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。開路モニタ１９５は、プローブにより接地させることができるダマシン中央パッド２００と、ダマシン配線２０５によってダマシン中央パッド２００に接続された多数の周囲のダマシン外側パッド１５０Ｅとを含む。一例において、ダマシン外側パッド１５０Ｅは、それらが取って代わるダマシン充填型と同じ位置に配置され、同じ寸法を有する。ダマシン配線２０５は幅Ｗ２を有する。
【００２５】
図６（Ａ）は、本発明の第５の実施例を示すダマシン充填型を有する集積回路チップの一部分の平面図であり、図６（Ｂ）は、図６（Ａ）の線６Ｂ−６Ｂに沿った断面図である。図６（Ａ）及び図６（Ｂ）においては、電気的にプローブ可能な開路及び短絡モニタ２１０が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。開路及び短絡モニタ２１０は、第１のダマシン蛇行配線２１５と、距離Ｓ７だけ離間された第２のダマシン蛇行配線２２０とを含む。ダマシン蛇行配線２１５の両端は異なるダマシン充填型１５０に接続してプロービングを可能にし、ダマシン蛇行配線２２０の両端は異なるダマシン充填型１５０に接続してプロービングを可能にする。第１の例において、Ｓ７は、最小基本ルール値に等しいか又はそれよりも大きい。第２の例においては、Ｓ７は、最小基本ルール値よりも小さい。図６（Ａ）及び図６（Ｂ）は、モニタ構造体が必ずしもダマシン充填型の幾何形状に近い必要はなく、或いは、充填型ルールで製造される必要もないことを示す。
【００２６】
ここまでは、１つのレベルを必要とするモニタ構造体のみを考えてきた。これから、２つ又はそれ以上のレベルを必要とするモニタ構造体を考える。
【００２７】
図７（Ａ）は、本発明の第６の実施例を示すダマシン充填型を有する集積回路チップの一部分の平面図であり、図７（Ｂ）は、図７（Ａ）の線７Ｂ−７Ｂに沿った断面図である。図７（Ａ）及び図７（Ｂ）においては、電気的にプローブ可能なビア・チェーン・モニタ２２５が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。ビア・チェーン・モニタは、ビアと、ビアが接続する配線との間の接触抵抗の分析を可能にする。図７（Ａ）及び図７（Ｂ）の例において、ビア・チェーン・モニタ２２５は、各々がダマシン・ビア２３０を有し、誘電体層１１５内の第１ダマシン配線２３５と第１誘電体層１０５内の第２ダマシン配線２４０とに交互に、直列に一体的に接続されたダマシン充填型領域１５０Ｆを含む。一例において、ダマシン充填型部分１５０Ｆは、それらが取って代わるダマシン充填型と同じ位置に配置され、同じ寸法を有し、ダマシン配線２３５は幅Ｗ２を有する。従って、ビア・チェーン・モニタ２２５は、特にダマシン配線２３５が最小基本ルールで作成されるときは、ダマシン充填型のみを含む領域とほぼ同じ型密度を有する。
【００２８】
図８（Ａ）は、本発明の第７の実施例を示すダマシン充填型を有する集積回路チップの一部分の平面図であり、図８（Ｂ）は、図８（Ａ）の線８Ｂ−８Ｂに沿った断面図である。図８（Ａ）及び図８（Ｂ）においては、電圧コントラスト短絡モニタ２４５が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。短絡モニタ２４５は、ダマシン・ビア２５０、ダマシン・パッド２５５、ダマシン・スタッド２６０、及び拡散コンタクト２６５による、ダマシン中央パッド１９０を基板１００に接地するための備えを除けば、図４（Ａ）及び図４（Ｂ）に示され、上述された短絡モニタ１８５と同様である。図５（Ａ）及び図５（Ｂ）に示され、上述された開路モニタ１９５も同様に接地することができる。
【００２９】
上に提示されたモニタ構造体は、全て欠陥モニタであった。図９（Ａ）及び図９（Ｂ）に示され、以下に説明されるように、それがなければ充填型で充填されるスペースにパラメータ・モニタ及び性能モニタを挿入することも可能である。
【００３０】
図９（Ａ）は、本発明の第８の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図９（Ｂ）は、図９（Ａ）の線９Ｂ−９Ｂに沿った断面図である。抵抗モニタ、キャパシタンス・モニタ、インダクタンス・モニタ、ゲート酸化膜モニタ、リング発振器周波数モニタ、ＦＥＴ漏電モニタ、ＦＥＴ切り替え速度モニタ、及びより一般的には、回路内に配線された能動及び受動デバイスを必要とするモニタを含むが、それらに限定されない複合モニタ構造体を、未使用のゲート・アレイ領域上に配置された充填型の領域を利用することによって、本発明により実装することができる。図９（Ａ）及び図９（Ｂ）においては、ＮＦＥＴ２７０Ａ及びＰＦＥＴ２７０Ｂを含むゲート・アレイが、基板１００及び第１誘電体層１０５の内部に形成される。各々のＮＦＥＴ２７０Ａは、全体が基板１００内に形成されたチャネル２７５Ａ及びソース／ドレイン２８０Ａと、第１誘電体層１０５内に形成されたゲート誘電体（図示せず）上のゲート電極２９０Ａとを含む。各々のＰＦＥＴ２７０Ｂは、全体が、基板１００内に形成されたウェル２８５内に形成された、チャネル２７５Ｂ及びソース／ドレイン２８０Ｂと、第１誘電体層１０５内に形成されたゲート誘電体（図示せず）上のゲート電極２９０Ｂとを含む。ＮＦＥＴ領域とＰＦＥＴ領域は、誘電体分離２９５によって分離される。回路配線（ダマシン配線、ダマシン・ビア、ダマシン・コンタクト）は、第１誘電体層１０５内及び第２誘電体層１１５内に形成される。第２誘電体層１１５内に形成された回路配線が、図１（Ａ）及び図１（Ｂ）のダマシン充填型１５０の小集団に取って代わっている。
【００３１】
図１０は、本発明の第１の実施形態のフローチャートである。ステップ３００において、型ファイルと呼ばれる、物理レイアウト・ファイルが、通常はネットリストから作成される。型ファイルは、集積回路の回路の概略的な表現であるネットリスト・ファイルから作成される。型ファイルは、集積回路の全レベルを製造するために必要なフォトマスクの各々を製造するために必要とされる幾何学的型の表現であり、集積回路素子の型を含む。
【００３２】
ステップ３０５において、第１の又は現在のフォトマスク・レベルの空き面積を分析し、充填型及びルールのファイル３１０内の充填型の選択及び配置ルールに基づいて充填型を選択し、集積回路素子型の間の空き面積内に配置する。充填型ルールの例には、充填型の幾何形状及び寸法、充填型を配置できる集積回路型からの最小距離及び最大距離、並びに充填型と該充填型を配置するのに用いられるテンプレート・パターンと間の距離が含まれるが、これらに限定はされない。１つより多くのフォトマスク・レベルを必要とするモニタ構造体に対しては、ルック・アヘッドを実行して追加のフォトマスク・レベル内の適切な位置に必要な面積が同様に存在するかどうかを判断することができる。
【００３３】
ステップ３１５において、どの種類のモニタを集積回路チップ設計に付加することが望ましいかに基づいて、モニタ構造体をモニタ型ファイル３２０から選択する。ステップ３２５においては、選択されたモニタ構造体を収容するのに十分に大きな充填型の面積があるかどうかを判断する。選択されたモニタ構造体を収容するのに十分に大きな充填型の面積がある場合には、この方法はステップ３３０に進む。十分に大きな面積がない場合には、この方法はステップ３３２に進む。ステップ３３２において、モニタ構造体をより小さなサイズに縮小することができるかどうかを判断する。それが可能な場合には、この方法はステップ３２５に折り返して戻り、そうでなければ、この方法はステップ３４０に進む。
【００３４】
ステップ３３０において、モニタ型を収容するのに十分な充填型を除去し、ステップ３３５においてモニタ型を付加する。次に、ステップ３４０において、付加的なモニタを現在のフォトマスク・レベル内に配置すべきかどうかを判断する。付加的なモニタを配置する場合には、この方法はステップ３１５に折り返して戻り、そうでなければ、この方法はステップ３４５に進む。ステップ３４５において、何らかのモニタを次のフォトマスク・レベル内に配置すべきかどうかを判断する。さらに、現在のフォトマスク・レベル内に配置されたモニタ構造体のいずれかが、モニタ構造体（即ち、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）に示され、上述されたような多重レベルのモニタ構造体）を完成させるために、付加的なモニタ構造体を別のフォトマスク・レベル内に配置することを必要とするかどうかを判断する。これは、多重レベルのモニタ型にフラッグを取り付けることによって行うことができる。付加的なモニタ型を配置する場合には、この方法は、ステップ３０５に折り返して戻り、そうでなければ、この方法は、ステップ３５０に進む。
【００３５】
ステップ３５０において、マスク・データセット（例えば、ＧＬ１（グラフィック言語１）デッキ）を作成するため、マスク製造装置を駆動するため、又は直接ウェハ書込み装置を駆動するために、型ファイルの付加的な処理を実行する。直接書込みにおいては、パターンは、直接マスク・データセットを読み出すツールによって、フォトマスクを用いることなく、ウェハ上のフォトレジスト又は他の層に直接転写される。直接書込みＥビーム・ツールは、このようなツールの例である。ステップ３００からステップ３５０までは、通常、汎用コンピュータで実行される。次に、ステップ３５５において、マスクを製造し、ステップ３６０において、集積回路を製造する。直接書込み製造プロセスにおいては、ステップ３５５は無視される。
【００３６】
図１１は、本発明の第２の実施形態のフローチャートである。ステップ３００は、図１０に関して上述されたものである。ステップ３７０において、第１の又は現在のフォトマスク・レベルの集積回路素子型の間の面積を分析する。ステップ３７５において、集積回路設計に挿入すべきモニタを選択し、モニタ型ファイル３２０にリストされている各々のモニタの型ファイルが必要とする面積に基づいて、各々のモニタ構造体の型を配置するための空き面積の区画を指定する。１つより多くのフォトマスク・レベルを必要とするモニタ構造体に対しては、ルック・アヘッドを実行して付加的なフォトマスク・レベル内の適切な位置に必要な面積が同様に存在するかどうかを判断することができる。ステップ３８０において、選択されたモニタ充填型を、モニタに割り当てられた面積の区画内に配置する。ステップ３８５において、充填型及びルールのファイル３１０からの充填型ルールに基づいて充填型を配置する。
【００３７】
次に、ステップ３９０において、何らかのモニタを次のフォトマスク・レベル内に配置すべきかどうかを判断する。さらに、現在のフォトマスク・レベル内に配置されたモニタ構造体のいずれかが、モニタ構造体（即ち、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）に示され、上述されたような多重レベルのモニタ構造体）を完成させるために別のフォトマスク・レベル内に付加的なモニタ構造体を配置することを必要とするかどうかを判断する。これは、多重レベルのモニタ型にフラッグを取り付けることによって行うことができる。付加的なモニタ型を配置する場合には、この方法は、ステップ３７０に折り返して戻り、そうでなければ、この方法は、ステップ３５０に進む。ステップ３５０、ステップ３５５及びステップ３６０は、図１０に関して上述されたものである。
【００３８】
図１２は、本発明を実施するための汎用コンピュータの概略的なブロック図である。一般に、製造モニタを集積回路チップ設計に付加することに関する本明細書で説明された方法は、汎用コンピュータで実施され、この方法は、汎用コンピュータによって用いるリムーバブル媒体又はハード媒体上の命令のセットとしてコード化することができる。図１２は、本発明を実施するための汎用コンピュータの概略的なブロック図である。図１２において、コンピュータ・システム４００は、少なくとも１つのマイクロプロセッサ又は中央処理装置（ＣＰＵ）４０５を有する。ＣＰＵ４０５は、システム・バス４１０を介して、ランダム・アクセス・メモリ（ＲＡＭ）４１５と、読み出し専用メモリ（ＲＯＭ）４２０と、リムーバブル・データ及び／又はプログラム記憶装置４３０、及び大容量データ及び／又はプログラム記憶装置４３５を接続するための入力／出力（Ｉ／Ｏ）アダプタ４２５と、キーボード４４５及びマウス４５０を接続するためのユーザ・インタフェース・アダプタ４４０と、データ・ポート４６０を接続するためのポート・アダプタ４５５と、ディスプレイ装置４７０を接続するためのディスプレイ・アダプタ４６５とに相互接続される。
【００３９】
ＲＯＭ４２０は、コンピュータ・システム４００のための基本オペレーティング・システムを収容する。オペレーティング・システムは、代替的に、ＲＡＭ４１５又は当技術分野において知られている他の場所に常駐させることができる。リムーバブル・データ及び／又はプログラム記憶装置４３０の例には、フロッピー（登録商標）・ドライブ及びテープ・ドライブのような磁気媒体と、ＣＤ  ＲＯＭドライブのような光媒体とが含まれる。大容量データ及び／又はプログラム記憶装置４３５の例には、ハード・ディスク・ドライブと、フラッシュ・メモリのような不揮発性メモリとが含まれる。キーボード４４５及びマウス４５０に加えて、トラックボール、書き込みタブレット、圧力パッド、マイクロホン、光ペン、及び位置検知スクリーン・ディスプレイのような他のユーザ入力装置をユーザ・インタフェース４４０に接続することができる。ディスプレイ装置の例には、陰極線管（ＣＲＴ）及び液晶ディスプレイ（ＬＣＤ）が含まれる。
【００４０】
当業者であれば、適切なアプリケーション・インタフェースを有するコンピュータ・プログラムを作成し、システム又はデータ及び／又はプログラム記憶装置上に格納して、本発明の実施を単純化することができる。動作時には、本発明を実行するために作成されたコンピュータ・プログラム又はそれに関する情報が、適切なリムーバブル・データ及び／又はプログラム記憶装置４３０上にロードされるか、又はデータ・ポート４６０を介して入力されるか、又はキーボード４４５を用いてタイプ入力される。
【００４１】
以上のように、本発明は、スクライブ・ライン領域のみを用いて現在可能であるよりも多くのモニタ構造体を集積回路上に配置することを可能にする。
【００４２】
本発明を理解するための本発明の実施形態の説明が上に与えられている。本発明は、本明細書において説明された特定の実施形態に限定されるものではなく、当業者には明らかとなるように、本発明の範囲から逸脱することなく種々の修正、再配置及び置き換えが可能であることを理解されたい。従って、添付の特許請求の範囲は、本発明の真の精神及び範囲内にあるこうした修正及び変更の全てを包含することが意図されている。
【図面の簡単な説明】
【００４３】
【図１】図１（Ａ）は本発明によって処理することができる充填型を有する集積回路チップの一部分の平面図であり、図１（Ｂ）は図１（Ａ）の線１Ｂ−１Ｂに沿った断面図である。
【図２】図２（Ａ）は本発明の第１の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図２（Ｂ）は図２（Ａ）の線２Ｂ−２Ｂに沿った断面図である。
【図３】図３（Ａ）は本発明の第２の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図３（Ｂ）は図３（Ａ）の線３Ｂ−３Ｂに沿った断面図である。
【図４】図４（Ａ）は本発明の第３の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図４（Ｂ）は図４（Ａ）の線４Ｂ−４Ｂに沿った断面図である。
【図５】図５（Ａ）は本発明の第４の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図５（Ｂ）は図５（Ａ）の線５Ｂ−５Ｂに沿った断面図である。
【図６】図６（Ａ）は本発明の第５の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図６（Ｂ）は図６（Ａ）の線６Ｂ−６Ｂに沿った断面図である。
【図７】図７（Ａ）は本発明の第６の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図７（Ｂ）は図７（Ａ）の線７Ｂ−７Ｂに沿った断面図である。
【図８】図８（Ａ）は本発明の第７の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図８（Ｂ）は図８（Ａ）の線８Ｂ−８Ｂに沿った断面図である。
【図９】図９（Ａ）は本発明の第８の実施例を示す充填型を有する集積回路チップの一部分の平面図であり、図９（Ｂ）は図９（Ａ）の線９Ｂ−９Ｂに沿った断面図である。
【図１０】本発明の第１の実施形態のフローチャートである。
【図１１】本発明の第２の実施形態のフローチャートである。
【図１２】本発明を実施するための汎用コンピュータの略ブロック図である。
【符号の説明】
【００４４】
１００：半導体基板
１０５：第１誘電体層
１１５：第２誘電体層
１２０：第１誘電体層の上面
１２５Ａ、１２５Ｂ、１２５Ｃ：ダマシン配線
１３０Ａ、１３０Ｂ、１３０Ｃ：ダマシン配線１２５Ａ、１２５Ｂ、１２５Ｃの上面
１３５：第２誘電体層の上面
１４０、２５０：ダマシン・ビア
１４５、１６５、１８０Ａ、１８０Ｂ、２０５、２３５、２４０：ダマシン配線
１５０：ダマシン充填型
１５５：ダマシン充填型の上面
Ｗ１：ダマシン充填型の幅
Ｗ２：ダマシン配線の幅
Ｌ１：ダマシン充填型の長さ
Ｓ１：隣接するダマシン充填型の間の間隔
Ｓ２：ダマシン充填型とダマシン配線の間の最小間隔
Ｓ３：ダマシン充填型とダマシン配線の間の最大間隔
Ｓ４、Ｓ５：スペースの幅
Ｓ６：ダマシン中央パッド１９０とダマシン外側パッド１５０Ｅの間の距離
Ｓ７：第１ダマシン蛇行配線２１５と第２ダマシン蛇行配線２２０の間の距離
１６０：開路モニタ
１５０Ａ、１５０Ｂ：ダマシン充填型領域
１５０Ｃ、１５０Ｄ：ダマシン充填型領域１５０Ｂの半領域
１７０：短絡モニタ
１７５Ａ、１７５Ｂ：間隔
１８５，２４５：電圧コントラスト短絡モニタ
１９０，２００：ダマシン中央パッド
１５０Ｅ：ダマシン外側パッド
１９５：電圧コントラスト開路モニタ
２１０：開路及び短絡モニタ
２１５、２２０：ダマシン蛇行配線
２２５：ビア・チェーン・モニタ
２５５：ダマシン・パッド
２６０：ダマシン・スタッド
２６５：拡散コンタクト
２７０Ａ：ＮＦＥＴ
２７０Ｂ：ＰＦＥＴ
２７５Ａ、２７５Ｂ：チャネル
２８０Ａ、２８０Ｂ：ソース／ドレイン
２８５：ウェル
２９０Ａ、２９０Ｂ：ゲート電極
２９５：誘電体分離
４００：コンピュータ・システム
４０５：中央処理装置（ＣＰＵ）
４１０：システム・バス
４１５：ランダム・アクセス・メモリ（ＲＡＭ）
４２０：読み出し専用メモリ（ＲＯＭ）
４２５：入力／出力（Ｉ／Ｏ）アダプタ
４３０：リムーバブル・データ及び又はプログラム記憶装置
４３５：大容量データ及び又はプログラム記憶装置
４４０：ユーザ・インタフェース・アダプタ
４４５：キーボード
４５０：マウス
４５５：ポート・アダプタ
４６０：ポート・データ
４６５：ディスプレイ・アダプタ
４７０：ディスプレイ装置
【図１】
2008535239.tif 000003
【図２】
2008535239.tif 000004
【図３】
2008535239.tif 000005
【図４】
2008535239.tif 000006
【図５】
2008535239.tif 000007
【図６】
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【図７】
2008535239.tif 000009
【図８】
2008535239.tif 000010
【図９】
2008535239.tif 000011
【図１０】
2008535239.tif 000012
【図１１】
2008535239.tif 000013
【図１２】
2008535239.tif 000014
【国際調査報告】
2008535239.tif 000015
2008535239.tif 000016
2008535239.tif 000017