(57)【要約】【課題】ヒューズ電極から基板に流れるリーク電流を抑制可能にした半導体装置を提供する。【解決手段】ピラーを含む半導体基板と、ピラーの側面の一部に隣接して形成された素子分離体と、ピラー上に形成されたエピ層と、エピ層に第１の電圧を供給する第１のコンタクトプラグと、ピラーの側面のうち上記一部を除く面に沿って形成されたヒューズ電極と、ヒューズ電極およびピラーの間に形成されたヒューズ絶縁膜と、ヒューズ電極に電気的に接続されて同電極に第２の電圧を供給する第２のコンタクトプラグと、を有する構成である。【選択図】図２
2015005546.tif 000002
【特許請求の範囲】
【請求項１】
ピラーを含む半導体基板と、
前記ピラーの側面の一部に隣接して形成された素子分離体と、
前記ピラー上に形成されたエピ層と、
前記エピ層上に形成され、該エピ層に第１の電圧を供給する第１のコンタクトプラグと、
前記ピラーの側面のうち前記一部を除く面に沿って形成されたヒューズ電極と、
前記ヒューズ電極および前記ピラーの間に形成されたヒューズ絶縁膜と、
前記ヒューズ電極に電気的に形成され、前記ヒューズ電極に第２の電圧を供給する第２のコンタクトプラグと、
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板に、前記第１の電圧が印加されるウェル層が設けられ、
前記ピラーは前記ウェル層よりも不純物濃度が低い、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１の電圧を供給する第１の電源線と、
前記第２のコンタクトプラグに前記第２の電圧を供給する第２の電源線と、
前記第１のコンタクトプラグに接続された第１のドライバ回路と、
前記第１のドライバ回路と同種の導電型トランジスタで構成され、該第１のドライバ回路と前記第１の電源線との間に接続された第２のドライバ回路と、
前記第１および第２のドライバ回路の間のノードに接続され、オフ状態のとき該ノードに接地電位を供給し、オン状態のとき該ノードの電位を出力する選択回路と、
をさらに有する半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記第１の電圧を供給する第１の電源線と、
前記第２の電圧を供給する第２の電源線と、
前記第２の電源線と前記第２のコンタクトプラグの間に接続された第１のドライバ回路と、
前記第１のドライバ回路と異種の導電型トランジスタで構成され、前記第１の電源線と前記第１のコンタクトプラグの間に接続された第２のドライバ回路と、
前記第１のドライバ回路と前記第２のコンタクトプラグの間のノードに接続され、オフ状態のとき該ノードに接地電位を供給し、オン状態のとき該ノードの電位を出力する選択回路と、
をさらに有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造をアンチヒューズ（以下では、「ＡＦ」と表記する）素子に適用した構成例が特許文献１に開示されている。特許文献１には、ＡＦ素子の２つの端子のうち、一方の端子に相当するヒューズ電極と他方の端子に相当する下部拡散層との間に高電圧（Super Voltage: SV）を印加することでヒューズ絶縁膜を破壊し、ＡＦ素子をオン状態にするコネクト方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−３８９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されたＡＦ素子をアレイ状に配置する場合、複数のＡＦ素子を共通のＰ−Ｗｅｌｌ層に接続する構成が考えられる。この場合、ＡＦ素子を順にコネクトしていくと、前半にコネクトされたＡＦ素子の下部拡散層からＰ−Ｗｅｌｌ層へのリーク電流によりＰ−Ｗｅｌｌ層の電位が上昇し、後半にコネクトされるＡＦ素子のＳＶ電位差が小さくなってしまうという問題がある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、
ピラーを含む半導体基板と、
前記ピラーの側面の一部に隣接して形成された素子分離体と、
前記ピラー上に形成されたエピ層と、
前記エピ層上に形成され、該エピ層に第１の電圧を供給する第１のコンタクトプラグと、
前記ピラーの側面のうち前記一部を除く面に沿って形成されたヒューズ電極と、
前記ヒューズ電極および前記ピラーの間に形成されたヒューズ絶縁膜と、
前記ヒューズ電極に電気的に形成され、第２の電圧を前記ヒューズ電極に供給する第２のコンタクトプラグと、
を有する。
【発明の効果】
【０００６】
本発明の半導体装置によれば、ピラー上のエピ層をアンチヒューズの電極の１つとして用いることで、アンチヒューズをオン状態に設定する際、ヒューズ絶縁膜を破壊してヒューズ電極をエピ層とコネクトすることで、電流パスをピラーの上部に形成することが可能となり、ヒューズ電極から基板に流れるリーク電流を抑制できる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態のＡＦ素子の一構成例を示す上面図である。
【図２】第１の実施形態のＡＦ素子の一構成例を示す断面図である。
【図３】理想ＡＦを示す素子図である。
【図４Ａ】第２の実施形態のＡＦ素子の一構成例を示す上面図である。
【図４Ｂ】第２の実施形態のＡＦ素子の一構成例を示す断面図である。
【図５】実施例１のヒューズ回路の一構成例を示す回路図である。
【図６】図５に示したヒューズ回路の特性を説明するためのグラフである。
【図７】実施例２のヒューズ回路の一構成例を示す回路図である。
【図８Ａ】第１または第２のＡＦ素子と同時に形成される縦型ＭＯＳトランジスタの一構成例を示す上面図である。
【図８Ｂ】図８Ａに示した縦型ＭＯＳトランジスタの一構成例を示す断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
本実施形態は本発明の半導体装置がＡＦ素子の場合である。本実施形態のＡＦ素子の構成を説明する。
【０００９】
図１は本実施形態のＡＦ素子の一構成例を示す上面図である。図１は本実施形態のＡＦ素子の平面パターンを上から見たときの透視図である。図２は本実施形態のＡＦ素子の一構成例を示す断面図であり、図１に示す線分ＡＡ’の部分の断面構造を模式的に示す。
【００１０】
図１の上面図に示すように、半導体基板１０に、平面パターンが楕円形のヒューズ電極１２と、ヒューズ電極１２の周囲に設けられた溝部５を囲む外壁部３５とが設けられている。本実施形態では、ヒューズ電極１２と外壁部３５は同じ導電性材料で形成されているが、外壁部３５の材料が導電性を有していなくてもよい。
【００１１】
図２の断面図を参照すると、半導体基板１０には、基板表面に対して垂直なピラー１１が設けられている。ピラー１１の側面の一部にＳＴＩ（Shallow Trench Isolation）１５が隣接して設けられている。図１および図２に示すように、ピラー１１の側面のうち、ＳＴＩ １５と接する面を除く面にヒューズ絶縁膜２２を介してヒューズ電極１２が形成されている。ヒューズ絶縁膜２２は、例えば、酸化シリコン膜であり、膜厚は４〜６ｎｍである。
【００１２】
図１および図２からわかるように、ヒューズ電極１２は平面パターンが楕円形で、立体的には筒状である。ヒューズ電極１２はコンタクトプラグ３２を介して配線４２と接続されている。ピラー１１の上にはエピ層１４が設けられており、エピ層１４はコンタクトプラグ３１を介して配線４１と接続されている。ＡＦ素子は２端子の素子であり、一方の端子が上部拡散層に相当するエピ層１４であり、他方の端子がヒューズ電極１２である。
【００１３】
図１にＳＴＩ １５の境界Ｋを示しているが、図２からわかるように境界Ｋが配線４１の端部と重なってしまうため、図１では、境界Ｋを図２の断面図に比べて少し右側にずらして表示している。外壁部３５の外側にもＳＴＩ １５が形成されている。
【００１４】
図２に示す断面図における、左側の溝部５には、半導体基板１０の表面近傍に不純物拡散領域１３が設けられている。そして、不純物拡散領域１３の上に絶縁膜２１が設けられている。不純物拡散領域１３にはＮ型の導電性不純物が拡散されている。ヒューズ電極１２は絶縁膜２１によって不純物拡散領域１３と電気的に絶縁されている。絶縁膜２１の膜厚は、例えば、３０〜５０ｎｍである。
【００１５】
半導体基板１０には、図２に示すように、不純物拡散領域１３の位置から深い方にＰ−Ｗｅｌｌ層７（すなわちＰ型のウェル層）が形成されている。Ｐ−Ｗｅｌｌ層７は、そのＰ型導電性不純物濃度が、Ｐ型の半導体ピラー１１よりも高くなっている。ＡＦ素子は、外壁部３５の内側のＳＴＩ １５および外壁部３５の外側のＳＴＩ １５により、隣り合う他の素子（不図示）と素子分離されている。エピ層１４とヒューズ電極１２の間にはマスク窒化膜２４が形成されており、マスク窒化膜２４によってこれら２つの電極の電気的絶縁性が保たれている。
【００１６】
また、本実施形態では、ピラー１１について、特許文献１に開示されたＡＦ素子に比べて、半導体基板１０の表面に平行な断面の面積を小さくすることで、ピラー１１が細く形成されている。また、ＡＦ素子と同時に形成される縦型ＭＯＳトランジスタに行われるチャネルイオン注入をピラー１１に行っていないため、ピラー１１の抵抗が高くなっている。
【００１７】
図３は理想ＡＦを示す素子図である。
【００１８】
ＡＦ素子は、２端子間が導通していなければオフ状態を保ち、２端子間が導通していればオン状態を維持する。本実施形態のＡＦ素子は図３に示す理想ＡＦに相当する。図３に示す素子図では、上側の端子を本実施形態のＡＦ素子のヒューズ電極１２に当てはめ、下側の端子を本実施形態のＡＦ素子のエピ層１４に当てはめている。
【００１９】
次に、本実施形態のＡＦ素子をオフ状態からオン状態にするためのコネクト方法を説明する。
【００２０】
Ｐ−ｗｅｌｌ層７に印加する電圧と同じ第１の電圧（−ＳＶ）を図１に示した配線４１に印加し、配線４２に第２の電圧（＋ＳＶ）を印加すると、ヒューズ絶縁膜２２に絶縁膜破壊が生じ、ヒューズ電極１２およびエピ層１４が導通状態になる。これは、ピラー１１の抵抗が高いので、ヒューズ電極１２から不純物拡散領域１３を経由してＰ−ｗｅｌｌ層７に至る電流パスよりも、膜厚の薄いヒューズ絶縁膜２２を破壊して、上部拡散層となるエピ層１４とヒューズ電極１２のコネクトを誘導しやすくなるからである。また、コネクト箇所と下部拡散層に相当する不純物拡散領域１３との間の抵抗が高いので、複数のＡＦ素子がＰ−ｗｅｌｌ層７を共用していても、隣接するＡＦ素子間の素子分離がより完全になる。そのため、隣接するＡＦ素子間でリーク電流が流れることを防げる。
【００２１】
本実施形態の半導体装置によれば、ＡＦ素子の上部拡散層としてピラー上にエピ層を設け、「ヒューズ電極−上部拡散層」間の電流パスをピラーの上部に生じさせることで、Ｐ−Ｗｅｌｌ層を介して基板に流れるリーク電流を抑制することができる。その結果、「ヒューズ電極−下部拡散層」間に電流パスを生じさせる特許文献１に開示されたＡＦ素子に比べて、リーク電流を低減することが可能となる。
【００２２】
さらに、ピラーの導電性不純物の濃度をＰ−Ｗｅｌｌ層よりも低くすることで、ピラーが高抵抗になり、ヒューズ電極１２から不純物拡散領域１３を経由してＰ−ｗｅｌｌ層７に至る電流パスをさらに生じにくくすることが可能となる。
【００２３】
（第２の実施形態）
本実施形態のＡＦ素子は、第１の実施形態のＡＦ素子に比べて、エピ層を形成する面の面積を大きくした構成である。
【００２４】
図４Ａは本実施形態のＡＦ素子の一構成例を示す上面図である。図４Ｂは本実施形態のＡＦ素子の一構成例を示す断面図であり、図４Ａに示す線分ＢＢ’の部分の断面構造を模式的に示す。
【００２５】
図４Ａおよび図４Ｂに示すように、本実施形態のＡＦ素子は、第１の実施形態に比べて、ピラー１１の上面の面積が大きい。エピ層１４とピラー１１の接触面積を大きくすることで、接触抵抗を小さくすることが可能となる。
【００２６】
本実施形態によれば、ピラーとその上に形成されるエピ層との接触抵抗を小さくすることで、ヒューズ絶縁膜を破壊する際、ヒューズ電極とエピ層がよりコネクトしやすくなる。また、エピ層を形成する前にピラー上のシリコン酸化膜をエッチングする際、ピラー上面の開口を大きくすることで、ウエットエッチング処理による等方性エッチングでシリコン酸化膜をより完全に除去することが可能となる。
【００２７】
以下に、第１および第２の実施形態で説明したＡＦ素子を用いた半導体装置の実施例を説明する。
【実施例１】
【００２８】
本実施例の半導体装置は、上述の実施形態のＡＦ素子を複数用いたヒューズ回路の場合である。本実施例のヒューズ回路は、ＡＦ素子を含むヒューズセットが複数設けられた構成である。
【００２９】
本実施例のヒューズ回路の構成を説明する。図５は本実施例のヒューズ回路の一構成例を示す回路図である。
【００３０】
図５に示すように、ヒューズ回路は、電源線５０を介して第２の電圧（＋ＳＶ）をＡＦ素子２に供給する電源５１と、第１の電圧（−ＳＶ）をＡＦ素子２に供給する電源線５２と、電源線５０および電源線５２の間に並列に接続された複数のヒューズセットとを有する。電源線５２は図に示さないＰ−ｗｅｌｌ層に相当する。
【００３１】
本実施形態では、（ｎ×ｍ）個のヒューズセットが電源線５０と電源線５２の間に並列に接続されている。ｎおよびｍは１以上の整数であり、ｎ個のＡＦ素子２が１つのＰ−ｗｅｌｌ層を共用し、Ｐ−ｗｅｌｌ層を共有するｎ個のＡＦ素子のグループがｍ個設けられている。
【００３２】
ヒューズセットは、電源線５０に接続されたＡＦ素子２と、ＡＦ素子２に接続された第１のＮｃｈドライバ回路５５と、第１のＮｃｈドライバ回路５５と電源線５２との間に接続された第２のＮｃｈドライバ回路５６と、選択回路５７とを有する。ＡＦ素子２は第１および第２の実施形態で説明したＡＦ素子であり、図１および図４Ａに示した配線４１が第１のＮｃｈドライバ回路５５に接続され、配線４２が電源線５０に接続されている。
【００３３】
第１および第２のＮｃｈドライバ回路５５、５６のそれぞれは、２つのＮｃｈＭＯＳトランジスタが直列に接続された構成である。本実施形態では、ＮｃｈＭＯＳトランジスタはＡＦ素子２と同時に形成される縦型ＭＯＳトランジスタである。
【００３４】
複数の縦型ＭＯＳトランジスタを直列に接続することで、ドライバ回路に印加される、第１および第２の電圧の電位差によりＭＯＳトランジスタが破壊されることを防いでいる。本実施形態では、４つの縦型ＭＯＳトランジスタを直列に接続した「４直ドライバ」の代わりに、２つの縦型ＭＯＳトランジスタを直列に接続したドライバを２つ設けた「２直ドライバ×２」を用いている。
【００３５】
選択回路５７は、第１のＮｃｈドライバ回路５５と第２のＮｃｈドライバ回路５６のノードに接続されている。選択回路５７は、ＮｃｈＭＯＳトランジスタおよびＰｃｈＭＯＳトランジスタを有する。選択回路５７は、これら２つのＭＯＳトランジスタのゲート電極に選択信号が入力され、オン状態になると、ノードの電位をセンス／ラッチ回路５８に出力する。選択回路５７は、選択信号が入力されていないオフ状態のとき、ノードを接地電位（ＧＮＤ＝０Ｖ）に維持する。
【００３６】
次に、本実施例のヒューズ回路におけるＡＦ素子２のコネクト方法を説明する。
【００３７】
初期状態として、全てのヒューズセットにおいて、ＡＦ素子２は、ヒューズ絶縁膜２２が破壊されておらず、オフ状態である。また、どの選択回路５７もオフ状態である。ＡＦ素子２のヒューズ電極１２に、電源線５０の第２の電圧（＋ＳＶ）＝４Ｖが印加される。
【００３８】
１つ目のヒューズセットのＡＦ素子２をコネクトするために、第１のＮｃｈドライバ回路５５のＮｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ１が印加されると、オフからオンに切り替わる。また、第２のＮｃｈドライバ回路５６のＮｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ２が印加されると、オフからオンに切り替わる。そのため、ＡＦ素子２のエピ層１４に、電源線５２の第１の電圧（−ＳＶ）＝−２Ｖが印加される。
【００３９】
ＡＦ素子２のヒューズ電極１２とエピ層１４の間に、＋ＳＶ＋｜−ＳＶ｜＝６Ｖの高電圧が印加され、ヒューズ絶縁膜２２が破壊される。その結果、１つ目のヒューズセットのＡＦ素子２がオン状態になる。
【００４０】
２つ目以降のヒューズセットについても、１つ目のヒューズセットと同様に行うことで、任意のヒューズセットのＡＦ素子２をオフ状態からオン状態に切り替えることができる。
【００４１】
全てのヒューズセットについて、ＡＦ素子２をオン状態またはオフ状態に設定するプログラミングが終了したら、読み出し対象のヒューズセットの選択回路５７をオンさせることで、ＡＦ素子２の設定状態に応じた電位がセンス／ラッチ回路５８に出力される。
【００４２】
図６は図５に示したヒューズ回路の特性を説明するためのグラフである。グラフの縦軸はＰ−ｗｅｌｌ層の電位（以下では、「ウェル電位」と称する）を示し、横軸はＡＦ素子のコネクト数を一定時間毎に１つずつ増やしたときの時間経過を示し、ＡＦ素子のコネクト総数に対応している。コネクト数の最大値は（ｎ×ｍ）である。
【００４３】
図６を見てわかるように、オン状態のＡＦ素子を増やしてもウェル電位が変化せず、破線矢印で示すＳＶ電位差が一定である。グラフに示す横軸の後半になっても第１の電圧（−ＳＶ）の電位が保たれている。これは、ＡＦ素子からＰ−ｗｅｌｌ層にリーク電流がほとんど流れないことによる。本実施例のヒューズ回路では、共通のＰ−ｗｅｌｌ層に接続されるＡＦ素子の数ｎはウェル電位の低下を防ぐことを目的とした制約（例えば、ｎ≦２００）を受けないことになる。
【００４４】
本実施例によれば、順に設定されるＡＦ素子の設定状態および数によらず、どのＡＦ素子でも第１および第２の電圧を一定に保つことが可能となる。どのＡＦ素子でもコネクト条件が一定となり、安定した置換率を得ることが可能となる。
【００４５】
また、各ＡＦ素子からＰ−ｗｅｌｌ層へのリーク電流が少ないので、リーク電流を見込んで、第１および第２の電圧による電位差を不必要に高くする必要がない。そのため、ドライバ回路として、「４直ドライバ」の代わりに「２直ドライバ×２」を用いることが可能となる。
【００４６】
また、コネクトされるＡＦ素子の数によらずウェル電位がほとんど変化しないほどリーク電流が小さいので、共通のＰ−ｗｅｌｌ層に接続するＡＦ素子の数ｎは制約を受けない。
【００４７】
また、ＡＦ素子が縦型ＭＯＳトランジスタと同様にピラーを用いているので、プレーナ型に比べて素子のサイズが小さくてすむ。
【００４８】
また、各ＡＦ素子の側面が絶縁体に囲まれているので、隣り合う素子との絶縁性分離がより完全になる。そのため、図５に示すように、ＡＦ素子のＰ−ｗｅｌｌ層の電位側にドライバ回路を設けることが可能となる。
【００４９】
さらに、本実施例では、２つのドライバ回路の両方に、Ｎｃｈトランジスタで構成したＮｃｈドライバを用いている。キャリアが電子であるＮｃｈドライバは、キャリアがホールであるＰｃｈドライバよりも移動度が大きいので、Ｐｃｈドライバと比べて小さいサイズで同じ電流が稼げるという利点がある。
【実施例２】
【００５０】
本実施例の半導体装置は、実施例１と同様に第１および第２の実施形態で説明したＡＦ素子を複数有するヒューズ回路であるが、実施例１とは異なる構成である。
【００５１】
本実施例のヒューズ回路の構成を説明する。図７は本実施例のヒューズ回路の一構成例を示す回路図である。
【００５２】
図７に示すように、ヒューズ回路は、電源線５０を介して第２の電圧（＋ＳＶ）をＡＦ素子２に供給する電源５１と、第１の電圧（−ＳＶ）をＡＦ素子２に供給する電源線５２と、電源線５０および電源線５２の間に並列に接続された複数のヒューズセットとを有する。電源線５２は図に示さないＰ−ｗｅｌｌ層に相当する。
【００５３】
ヒューズセットは、電源線５０とＡＦ素子２の間に接続されたＰｃｈドライバ回路６１と、ＡＦ素子２と電源線５２の間に接続されたＮｃｈドライバ回路６３とを有する。ＡＦ素子２は、図１および図４Ａに示した配線４１が電源線５２に接続され、配線４２がＰｃｈドライバ回路６３に接続されている。
【００５４】
Ｐｃｈドライバ回路６１は２つのＰｃｈＭＯＳトランジスタが直列に接続された構成である。Ｎｃｈドライバ回路６３は２つのＮｃｈＭＯＳトランジスタが直列に接続された構成である。本実施形態では、ＮｃｈＭＯＳトランジスタおよびＰｃｈＭＯＳトランジスタはＡＦ素子２と同様に形成される縦型ＭＯＳトランジスタである。
【００５５】
各ヒューズセットのＰｃｈドライバ回路６１とＡＦ素子２の間のノードには、オフ状態のときノードに接地電位を供給し、オン状態のときノードの電位をセンス／ラッチ回路（不図示）に出力する選択回路５７が接続されている。
【００５６】
次に、本実施例のヒューズ回路におけるＡＦ素子２のコネクト方法を説明する。図７では、ヒューズセットが２つの場合を示しているが、実施例１と同様に、（ｎ×ｍ）個のヒューズセットが設けられているものとする。
【００５７】
初期状態として、全てのヒューズセットにおいて、ＡＦ素子２は、ヒューズ絶縁膜２２が破壊されておらず、オフ状態である。また、どの選択回路５７もオフ状態である。Ｐｃｈドライバ回路６１に、電源線５０の第２の電圧（＋ＳＶ）＝４Ｖが印加される。
【００５８】
１つ目のヒューズセットのＡＦ素子２をコネクトするために、Ｐｃｈドライバ回路６１のＰｃｈＭＯＳトランジスタのゲート電極に電圧Ｇａｔｅ１が印加される。電圧Ｇａｔｅ１は通常の４〜０Ｖである。ＰｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ１が印加されると、オフからオンに切り替わる。これにより、ＡＦ素子２のヒューズ電極１２に、第２の電圧（＋ＳＶ）＝４Ｖが印加される。
【００５９】
続いて、Ｎｃｈドライバ回路６３のＮｃｈＭＯＳトランジスタのゲート電極に電圧Ｇａｔｅ２が印加される。電圧Ｇａｔｅ２は書き込み電圧Ｖｐｐ〜−２Ｖである。ＮｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ２が印加されると、オフからオンに切り替わる。これにより、ＡＦ素子２のエピ層１４に、電源線５２の第１の電圧（−ＳＶ）＝−２Ｖが印加される。
【００６０】
ＡＦ素子２のヒューズ電極１２とエピ層１４の間に、＋ＳＶ＋｜−ＳＶ｜＝６Ｖの高電圧が印加され、ヒューズ絶縁膜２２が破壊される。その結果、１つ目のヒューズセットのＡＦ素子２がオン状態になる。
【００６１】
２つ目以降のヒューズセットについても、１つ目のヒューズセットと同様に行うことで、任意のヒューズセットのＡＦ素子２をオフ状態からオン状態に切り替えることができる。
【００６２】
全てのヒューズセットについて、ＡＦ素子２をオン状態またはオフ状態に設定するプログラミングが終了したら、読み出し対象のヒューズセットの選択回路５７をオンさせることで、ＡＦ素子２の設定状態に応じた電位がセンス／ラッチ回路５８に出力される。
【００６３】
本実施例においても、実施例２において図６を参照して説明したのと同様に、ＡＦ素子のコネクト数によらず第１の電圧（−ＳＶ）が変動しないので、置換率が安定し、高い信頼性を得ることができる。その結果、ドライバ回路として、「４直ドライバ」の代わりに「２直ドライバ×２」を用いることが可能である。
【００６４】
また、Ｎｃｈドライバを電位的にＡＦ素子よりも上に設けると、ゲート電極の閾値電圧Ｖｔを一段上げる必要があるが、上述の実施形態のＡＦ素子ではＰ−ｗｅｌｌ層に抜けるリーク電流を考慮しなくてよいので、ＡＦ素子の電位の下側にＮｃｈドライバを設けることが可能となり、閾値電圧を上げる必要がない。
【００６５】
実施例１および２を参照して説明したように、上述の実施形態のＡＦ素子をアレイ状に配置する場合に種々の構成が考えられる。
【００６６】
なお、上述の実施形態のＡＦ素子は、特許文献１に開示された製造方法をベースにして縦型ＭＯＳトランジスタを製造する際に同時に形成することが可能である。第１の実施形態のＡＦ素子を縦型ＭＯＳトランジスタの構成と対比して説明し、上述の実施形態のＡＦ素子の製造方法についての詳細な説明を省略する。
【００６７】
はじめに、ＡＦ素子と同時に形成される縦型ＭＯＳトランジスタの構成を説明する。
【００６８】
図８Ａは本実施形態のＡＦ素子と同時に形成される縦型ＭＯＳトランジスタの一構成例を示す上面図であり、図８Ｂはその断面図である。なお、トランジスタ周辺の断面構造をわかりやすく説明するために、図８Ｂに示す断面構造は図８Ａに示す平面パターンの位置とリンクしていない。
【００６９】
図８Ａおよび図８Ｂに示すように、縦型ＭＯＳトランジスタは、活性領域となるＴｒピラー７１と、Ｔｒピラー７１の側面を覆うゲート絶縁膜７３と、ゲート電極７４と、下部拡散層７２と、上部拡散層７５とを有する。上部拡散層７５および下部拡散層７２のうち、一方がソース電極に相当し、他方がドレイン電極に相当する。上部拡散層７５はＮ型のエピ層であり、下部拡散層７２はＮ型の導電性不純物による拡散層である。Ｔｒピラー７１はゲート絶縁膜７３によってゲート電極７４と電気的に絶縁されている。
【００７０】
層間絶縁膜８１にコンタクトプラグ８２〜８４が設けられている。下部拡散層７２はコンタクトプラグ８２を介して配線８５と接続されている。上部拡散層７５はコンタクトプラグ８３を介して配線８６と接続されている。ゲート電極７４はコンタクトプラグ８４を介して配線８７と接続されている。
【００７１】
図８Ａは、３つのＴｒピラー７１を並列に１つの配線８６に接続することで、トランジスタのチャネル幅Ｗを大きくしている場合を示す。トランジスタのチャネル長Ｌの調整は、基板表面に対する高さが固定されたＴｒピラー１１を直列に接続する数を変えることで可能である。トランジスタの閾値電圧を制御するために、導電性不純物を活性領域に導入するためのチャネルイオン注入を、Ｔｒピラー７１に行っているが、ＡＦ素子のピラー１１には行わない。
【００７２】
次に、図８Ａおよび図８Ｂに示す縦型ＭＯＳトランジスタを、図１および図２に示したＡＦ素子と対比して説明する。
【００７３】
ゲート電極７４がヒューズ電極１２と対応し、ゲート絶縁膜７３がヒューズ絶縁膜２２と対応している。上部拡散層７５がエピ層１４と対応し、下部拡散層７２が不純物拡散領域１３と対応している。コンタクトプラグ８３がコンタクトプラグ３１と対応し、コンタクトプラグ８４がコンタクトプラグ３２と対応している。これらの構成の対応関係から、縦型ＭＯＳトランジスタを形成する際、上述した実施形態のＡＦ素子を形成可能なことがわかる。
【符号の説明】
【００７４】
１０    半導体基板
１１    ピラー
１２    ヒューズ電極
１３    不純物拡散領域
１４    エピ層
１５    ＳＴＩ
２１    絶縁膜
２２    ヒューズ絶縁膜
２３    シリコン酸化膜
２４    マスク窒化膜
３１、３２    コンタクトプラグ
４１、４２    配線
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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