(57)【要約】  連続相を形成するマトリクスと、該マトリクスとは異なる材料特性を持ち分散相を形成する埋め込まれた粒子との合成材料の導電貫通穴ビアを持ち、生じる合成材料はマトリクスとは異なる材料特性を持つ、方法、装置、およびシステムに関する。【選択図】図１４
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【特許請求の範囲】
【請求項１】
一の集積回路と、
前記集積回路に連結された一の導電貫通穴ビアを形成する一の材料と、
前記ビアの前記材料内に一の連続相を形成する一のマトリクスと、
前記ビアの前記材料内に一の分散相を形成する、前記マトリクスに埋め込まれた複数の粒子と、を含む半導体パッケージ。
【請求項２】
前記ビアを形成する前記材料の一のバルク材特性は前記マトリクスと異なる、請求項１に記載の半導体パッケージ。
【請求項３】
前記材料特性は熱膨張係数である、請求項２に記載の半導体パッケージ。
【請求項４】
前記材料特性は電気抵抗である、請求項２に記載の半導体パッケージ。
【請求項５】
前記ビアを形成する前記材料は、前記マトリクスより熱膨張係数が低い、請求項１に記載の半導体パッケージ。
【請求項６】
前記マトリクスは、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、共晶性はんだ、非共晶性のはんだからなる群から選択された一つを含む、請求項１に記載の半導体パッケージ。
【請求項７】
前記共晶性はんだは、錫／鉛（Ｐｂ／Ｓｎ）はんだ、金／錫（Ａｕ／Ｓｎ）はんだからなる群のうちの一つを含む、請求項６に記載の半導体パッケージ。
【請求項８】
前記複数の充てん剤粒子は、シリカ、アルミナ、窒化ホウ素、タングステン、アンバー、スーパアンバー、コバールからなる群から選択された一つを含む、請求項１に記載の半導体パッケージ。
【請求項９】
前記複数の充てん剤粒子は一の強磁性材料を含む、請求項１に記載の半導体パッケージ。
【請求項１０】
一のダイから材料を除去する工程と、
前記ダイの中に、前記ダイとは異なる一の材料の一の導電ビアを形成する工程と、を含み、前記材料は、一の連続相を形成する一のマトリクスと、一の分散相を形成する複数の埋め込み粒子との一の合成物である、方法。
【請求項１１】
前記ダイの中に一の導電ビアを形成する工程は、電気めっき法、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、スパッタリング、蒸着法、ジェット蒸着法（ｊｅｔ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、複数の充てん剤粒子を含むはんだリフローからなる群のうちの一つをさらに含む、請求項１０に記載の方法。
【請求項１２】
電気めっき法は、第一の埋め込み粒子の集積に対して一の駆動電位を提供して、前記貫通穴ビアの前記材料内に第二の埋め込み粒子の集積を生じさせる、請求項１１に記載の方法。
【請求項１３】
前記第二の埋め込み粒子の集積は、前記第一の埋め込み粒子の集積より大きい、請求項１２に記載の方法。
【請求項１４】
前記駆動電位は、重力、一の磁界からなる群のうちの一つを含む、請求項１２に記載の方法。
【請求項１５】
前記ビアの前記バルク材は、前記マトリクス金属とは材料特性が異なる、請求項１０に記載の方法。
【請求項１６】
前記材料特性は熱膨張係数であり、前記ビアの前記材料は、前記マトリクスより熱膨張係数が低い、請求項１５に記載の方法。
【請求項１７】
前記マトリクスは、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、共晶性はんだ、非共晶性のはんだからなる群から選択された一つを含む、請求項１０に記載の方法。
【請求項１８】
前記共晶性はんだは、錫／鉛（Ｐｂ／Ｓｎ）はんだ、金／錫（Ａｕ／Ｓｎ）はんだからなる群のうちの一つを含む、請求項１７に記載の方法。
【請求項１９】
前記複数の充てん剤粒子は、シリカ、アルミナ、窒化ホウ素、タングステン、アンバー、スーパアンバー、コバールからなる群から選択された一つを含む、請求項１０に記載の方法。
【請求項２０】
前記複数の充てん剤粒子は一の強磁性材料を含む、請求項１０に記載の方法。
【請求項２１】
一の集積回路を持つ一の半導体パッケージと、
前記半導体パッケージに連結された一の大容量記憶デバイスとを含むシステムであって、
前記集積回路は、
一の導電貫通穴ビアと、
前記ビア内に一の連続相を形成する一のマトリクスと、
前記マトリクスの熱膨張係数より熱膨張係数が低く、前記マトリクス内に埋め込まれた、前記マトリクス内に一の分散相を形成する複数の粒子とを含む、システム。
【請求項２２】
前記集積回路に連結された一のダイナミックランダムアクセスメモリと、
前記集積回路に連結された一の入力／出力インタフェースと、を含む、請求項２１に記載のシステム。
【請求項２３】
前記入力／出力インタフェースは一のネットワークインタフェースを含む、請求項２２に記載のシステム。
【請求項２４】
前記集積回路は一のプロセッサである、請求項２１に記載のシステム。
【請求項２５】
前記システムは、一のセットトップボックス、一のメディア・センタパソコン、一のデジタルバーサタイルディスクプレーヤを含む一の群から選択された一つである、請求項２４に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロニクス分野に関する。より詳しくは、しかしそれに限られないが、積層パッケージおよび導電貫通シリコンビアに関する。
【背景技術】
【０００２】
集積回路設計の発展により、より高い操作周波数、トランジスタの数の増加、および物理的に小さいデバイスが生じた。この持続的トレンドは、集積回路の面密度の恒常的な増加を生じた。集積回路の密度をさらに増加させる目的から、場合よってはダイ上の能動回路層を、同じダイまたは別のダイ上の別の能動回路層に、導電貫通シリコンビアにより連結することが望ましいこともある。典型的な貫通シリコンビアは、略均一な組成のバルク材（例えば銅合金）で満たされたダイのバルクシリコン部内が単に空間であってよい。
【０００３】
多くの材料が、温度変化から生じる物理的膨張あるいは収縮を受けることがある。熱膨張係数（ＣＴＥ）は、温度の単位あたりの変化に伴うバルク材の単位体積あたりの変化を表してもよい。第一のバルク材の体積が、任意の温度において応力ゼロで熱膨張係数が第一のバルク材のものと異なる第二のバルク材の第二の体積を含む場合、温度変化によりゼロでない応力が生じ、異なるバルク材のインタフェースを生成することがある。場合によっては、温度変化が十分な場合、あるいは温度偏移（temperature excursion）サイクルの数が十分な場合においては、異なるバルク材間のインタフェースにおける応力は、一定の臨界応力を超え、バルク材の一方、他方、あるいは両方に、永久的な変形あるいは転位を生じることがある。また、異なるバルク材間のインタフェースにおける応力が増加したことから、いずれの材が永久的な変形あるいは転位を受けることはないまでも、集積回路デバイスの性能が落ちることがある。
【０００４】
通常の製造サイクル中、集積回路を含むパッケージは様々なプロセスを経るが、その幾らかは高温下で行われるものもある。例えば、集積回路を含むパッケージは、室温に置かれていたかもしれない後、例えば、はんだリフロープロセスにかけられることもある。はんだリフロープロセスでは、パッケージ内の様々なコンポーネント（集積回路および、該集積回路が連結されてよい付随のバルクシリコンを含む）が、はんだリフロー温度（例えば、摂氏２５度であるかもしれない通常の保存温度に対して、代表的なＰｂを含まないはんだについて摂氏２３０度でもよい）付近であったり、あるいはそれを超えることもある。本例においては、パッケージおよびそのコンポーネントは顕著な温度変化を経ることもあろう（例えば、本例に基づくと、摂氏２０５度位あるいはそれより高温）。
【０００５】
さらに、通常操作においても、プロセッサなどの集積回路は、パッケージ内の様々なコンポーネント（集積回路および、該集積回路が連結されてよい付随のバルクシリコンを含む）に温度変化を与えるかもしれない熱を生成する。通常操作における温度偏移は製造プロセスにおいてのもののような激しいことはないであろうが、製品の設計寿命中には、パッケージ、および集積回路および該集積回路が連結されてよい付随のバルクシリコンを含むそのコンポーネントは、通常操作から生じる多くの数の温度偏移を経るだろう。
【０００６】
バルク線形ＣＴＥが略２．６ｐｐｍ／℃であるシリコンに比して、銅はバルク線形ＣＴＥが略１６．５ｐｐｍ／℃である。故に、銅の単位体積はシリコンの単位体積よりも顕著に多く膨張する。典型的な貫通シリコンビアは、銅合金で満たされた集積回路のバルクシリコン部が単に空間であり、各材料のＣＴＥは略桁違いなので、パッケージが温度偏移を経る際に、銅／シリコン間のインタフェースで機械的応力が生じることがある。
【０００７】
例えば、図１（ａ）は先行技術である貫通シリコンビアの一群を示し、集積回路１００を持つバルクシリコンダイの一部を示す。先行技術の貫通シリコンビア１１２は金属パッド１０８に導電シード層１１４を介して電気的に結合されてよい。導電シード層１１４とバルクシリコンダイ１０２の一部との間には、パッシベーションあるいは絶縁層１１６があってよい。金属パッド１０８およびバルクシリコンダイ１０２の一部は、層間誘電体（ＩＬＤ）材料１０４により分離されてもよい。金属パッド１０８間のバルクシリコンダイ１０２の一部に連結されているＩＬＤ層１０４は、パッシベーション材料層１１０あるいは保護層１０６の下にあってよい。図１（ｂ）および図１（ｃ）は、生じた応力、層間剥離１２０およびダイクラッキング１１８の機械的不良を受けている先行技術貫通シリコンビアをそれぞれ示す。先行技術貫通シリコンビアは、大きさが連続金属位相のバルクＣＴＥに実質的に類似しており、シリコンのバルクＣＴＥとは実質的に異なるバルクＣＴＥを持つ。実質的に主要な応力は、層間剥離１２０あるいはダイクラッキング１１８のような機械的不良を生じることがある。さらに実質的に主要な応力は、層間剥離１２０あるいはダイクラッキング１１８を生じなくても、集積回路内で性能の劣化を生じることがある。
【０００８】
以下のＣＴＥ不整合から生じる機械的応力を維持すべく、任意の温度偏移についてのいずれかのバルク材の臨界応力およびビアの寸法を減らし、隣接するビア間のスペースを大きくすることができ、あるいはビアを能動回路と離れた位置に配置することができる。これら解決法各々は、ダイあたりのコストを増やす以外には実現できないであろう、ダイ寸法の増加、回路密度の低下を招くことがある。
【発明を実施するための最良の形態】
【０００９】
ここに開示するのは、望ましいバルク熱膨張係数を持つ、貫通シリコンビアを提供する方法、装置、およびシステムである。以下に詳細な説明においては、これの一部をなし、全般に類似した参照番号が類似した部材を示し、実行されうる特定の実施形態の図示により示される付随図面について参照する。ここに提示する請求項の範囲を逸脱しない範囲で、他の実施形態を用いることができ、構造的あるいは論理的変更を加えることができることは理解されるべきである。また、方向および参照（例えば、上、下、上端、下端、主面、裏面、など）は、図面の説明を促す目的で使用されることがあり、提示する請求項の適用の広がりを制限する意図はないということにも注意されたい。従い、以下に示す詳細な説明は、限定的な意味合いでとらえられるべきものではなく、可能な実施形態の範囲は付随の請求項およびそれらの均等物によってのみ定義される。
【００１０】
図２を参照すると、提示される実施形態が利用されてよい、多くの可能なシステムのうちの一つが示されている。集積回路パッケージ２００は、図６−図１８にそれぞれ描かれている、シリコンダイの一部６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００と類似したシリコンダイの一部を含んでよい。一実施形態においては、集積回路パッケージ２００はマイクロプロセッサを含んでよい。代替実施形態においては、集積回路パッケージ２００は、アプリケーション特定ＩＣ（ＡＳＩＣ）を含んでもよい。チップセットに見られる集積回路は（例えば、グラフィック、音声、および制御チップセット）あるいはメモリもまた、代替実施形態にパッケージされてよい。
【００１１】
図２に示す実施形態については、示すように、システム９０はさらに、互いにバス２１０で連結された、メインメモリ２０２、グラフィックプロセッサ２０４、大容量記憶デバイス２０６、および入力／出力モジュール２０８を含んでよい。メモリ２０２の例には、それに限定はされないが、スタティックランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）が含まれる。大容量記憶デバイス２０６の例には、それに限定はされないが、ハードディスクドライブ、フラッシュドライブ、コンパクトディスクドライブ（ＣＤ）、デジタルバーサタイルディスクドライブ（ＤＶＤ）、などが含まれる。入力／出力モジュール２０８の例には、それに限定はされないが、キーボード、カーソル制御デバイス、ディスプレイ、ネットワークインタフェース、などが含まれる。バス２１０の例には、それに限定はされないが、ペリフェラルコントロールインタフェース（ＰＣＩ）、インダストリスタンダードアーキテクチャ（ＩＳＡ）バスなどが含まれる。様々な実施形態においては、システム９０は無線携帯電話、携帯端末、ポケットパソコン、タブレットパソコン、ノートブックパソコン、デスクトップコンピュータ、セットトップボックス、音声／ビデオコントローラ、ＤＶＤプレーヤ、ネットワークルータ、ネットワーク切り替えデバイス、あるいはサーバであってよい。
【００１２】
図３は、５００ミクロンのピッチを持つビア列内の２０ミクロンのビアを持たすのに利用される材料の、規格化バルクＣＴＥ（参照ＣＴＥは銅のものである）を持つ第一の主要応力の有限要素シミュレーションから生じるグラフである。０．１６の規格化ＣＴＥはシリコンを表す。図３のデータは、ビア材料のバルクＣＴＥがシリコンのものに近くなるにつれて、第一の主要応力が減少することがあることを示す。
【００１３】
図４は、２０ミクロンの純粋銅ビアおよびＣＴＥが銅の２５％の材料でできた２０ミクロンビアのビアピッチを持つ第一の主要応力の変化を示す、さらなる有限要素シミュレーションを示す。図４のデータは、ＣＴＥが小さいバルク材がビアを形成する場合に、第一の主要応力が小さなピッチにおいて顕著に減少することがあることを示す。さらに、ＣＴＥが小さいビアは、大きなピッチにおける従来のＣＴＥよりも、小さなピッチにおいて第一の主要応力が小さいことにつながる。
【００１４】
充てん剤粒子の分散相は、一つの貫通シリコンビアの一以上のバルク材特性を変えることがある。例えば、連続層を形成する金属マトリクス、および分散相を形成する埋め込み球形充てん剤の合成物の生じる電気抵抗は、以下の式１により概算されてよい。ここで、Ｋｃｏｍｐｏｓｉｔｅは生じるバルク電気抵抗を表し、ｋ１は球形充てん剤のバルク電気抵抗を表し、ｋ２はマトリクス金属のバルク電気抵抗を表し、ｐは球形充てん剤のバルク合成物体積に対する体積分率を表す。
【数１】
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【００１５】
さらに、連続層を形成する金属マトリクス、および分散相を形成する埋め込み球形充てん剤の合成物の生じるＣＴＥは、数式「ＣＴＥｃｏｍｐｏｓｉｔｅ＝ｐ・ＣＴＥ１＋（１―ｐ）ＣＴＥ２」により概算されてよい。ここで、ＣＴＥｃｏｍｐｏｓｉｔｅは生じるバルクＣＴＥを表し、ＣＴＥ１は球形充てん剤のバルクＣＴＥを表し、ＣＴＥ２はマトリクス金属のバルクＣＴＥを表し、ｐはここでもまたバルク合成物体積に対する球形充てん剤の体積分率を表す。
【００１６】
図５は、マトリクス金属より小さいＣＴＥをもつ球形充てん剤の体積分率が増加すると、マトリクス金属と埋め込み球形充てん剤とから生じる合成物のバルクＣＴＥが単調減少することがあることを示す。さらに図５は、マトリクス金属より大きい電気抵抗を持つ球形充てん剤の体積分率が増加すると、マトリクス金属と埋め込み球形充てん剤とから生じる合成物のバルク抵抗が単調増加することがあることを示す。またさらに、図５のデータは、充てん剤材料の選択がＣＴＥの減少と電気抵抗の増加とのトレードオフを包含できること示唆している。しかし、充てん剤粒子体積分率は８０％まで増加することがある。
【００１７】
球形粒子は計算を簡潔にする目的からモデル化されているが、実際に使われる球形粒子は任意の形状をとってよい。さらに、分散相を持つ充てん剤粒子は、シリカ、アルミナ、窒化ホウ素、タングステン、アンバー、スーパアンバー、コバール、またはビアが通過する周囲のバルクダイ材料よりもＣＴＥが小さいその他の材料のいずれか、あるいはそれらの組み合わせであってよい。またさらに、強磁性材料の充てん剤粒子（例えば、アンバー、スーパアンバー、コバール）は、磁界補助電気めっきプロセスで利用することができる。
【００１８】
一実施形態においては、多くの金属のいずれかをマトリクス用に利用してもよい。例示的金属材料には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、および共晶性あるいは非共晶性のはんだが含まれる。例示的共晶性はんだには、錫／鉛（Ｐｂ／Ｓｎ）はんだ、および金／錫（Ａｕ／Ｓｎ）はんだが含まれる。
【００１９】
図６は、集積回路をもつダイの一部６００の一実施形態を示す。一実施形態においては、貫通シリコンビア６１２は、導電シード層６１４を介して複数の金属パッド６０８に連結されてよい。さらなる実施形態においては、貫通シリコンビア６１２は、ビア６１２のバルクＣＴＥがマトリクス金属のバルクＣＴＥより小さい合成物であってよい。またさらなる実施形態においては、低ＣＴＥ貫通シリコンビア６１２は、連続相を形成するマトリクス金属、および該マトリクス金属よりＣＴＥが小さい埋め込み粒子をもち、この埋め込み粒子が分散相を形成し、この低ＣＴＥ貫通シリコンビア６１２がマトリクス金属のバルクＣＴＥより小さいバルクＣＴＥを持っていてよい。導電シード層６１４とバルクシリコンダイ６０２の一部の間には、パッシベーションあるいは絶縁層６１６があってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは、層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料の層６１０あるいは保護層６０６の下にあってよい。
【００２０】
図７−図１８は、集積回路を含むダイを通るビアの製造方法を経る製品を示す。
【００２１】
図７は、製造方法を適用できる基板７００を示す。金属パッド６０８とダイ６０２の一部とは、層間誘電体（ＩＬＤ）材料６０４で分離されていてよい。一実施形態においては、ダイ６０２はシリコンであってよい。またさらなる実施形態においては、金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００２２】
図８は、集積回路を持つダイの一部８００の材料が、金属パッド６０８付近で除去されている、図７の基板を示す。一実施形態においては、ダイ６０２はシリコンであってよい。ダイ材料の除去は、ドライあるいはウェットエッチングプロセスの後にフォトリソグラフィ法により行われてよい。代わりに、除去は、マイクロマシニング技法で行われてもよい。一実施形態においては、マイクロマシニング技法は、ブラスティング、ドリリング、あるいは別のマイクロマシニング技法、あるいはそれらの組み合わせであってよい。さらに、金属パッド付近のＩＬＤ５０４の一部も同様に除去されてよい。図７においては、金属パッド６０８とバルクシリコンダイ６０２の一部とが層間誘電体（ＩＬＤ）材料６０４で分離されてもよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００２３】
図９は、集積回路を持つダイの一部９００を示す製造中の図８の基板を示す。図９においては、材料層６１６がダイ６０２の表面に堆積してよい。一実施形態においては、ダイ６０２はシリコンであってよい。材料層６１６はパッシベーション層であってよい。代わりに、材料層６１６は絶縁材料であってよい。前の図において同様、金属パッド６０８とバルクシリコンダイ６０２とは層間誘導体（ＩＬＤ）材料６０４で分離されてもよい。金属パッド６０８間でダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００２４】
図１０は、集積回路を持つダイの一部１０００を示す、製造中の図９の基板を示す。図１０において、金属パッド６０８付近の材料層６１６は除去され、先に露出していた金属パッド６０８を再露出させてよい。前の図において同様、ダイ６０２はシリコンであってよく、金属パッド６０８とダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００２５】
図１１は、集積回路を持ち先に堆積された材料層６１６の表面に第二の材料層６１４が堆積されている、図１０の基板の一部１１００を示す。第二の材料層６１４はバリア層であってよい。あるいは、材料層６１４は、後の電気めっきプロセスを促す目的のシード層であってもよい。前の図において同様、金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００２６】
図１２は、集積回路を持ち、先に堆積された材料層６１４の表面にフォトレジストパターン１２０２が堆積されている、図１１の基板１２００を示す。前の図において同様、材料層６１６は、バルクシリコンダイ５０２の上、且つ第二の材料層６１４の下にあってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００２７】
図１３は、集積回路を持ち、電気めっき槽に浸されているダイの一部１３００を示す図１２の基板を示す。図１３においては、電気めっき槽１３０２は、堆積マトリクス金属に比べてＣＴＥの低い懸濁液粒子１３０４を溶液に含むことができる。前の図において同様、材料層６１６は、バルクシリコンダイ５０２の上、且つ第二の材料層６１４の下にあってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよく、フォトレジストパターン１２０２が更に存在してよい。
【００２８】
図１４は、集積回路を持ち、電気めっき槽に浸されている図１３の基板１４００を示す。図１４において、ビア１４０２の一部はダイ６０２内に先に生成された空間の中に堆積されてよい。一実施形態においては、ビア１４０２は貫通シリコンであってよい。一実施形態においては、ダイ６０２はシリコンであってよい。電気めっき槽１３０２は、堆積マトリクス金属に比べてＣＴＥの低い懸濁液粒子１３０４を溶液に含むことができる。電気めっきプロセス中に、充てん剤粒子１３０４は、低ＣＴＥ貫通シリコンビア１４０２の一部に共析出（co-deposited）されてよい。さらに、充てん剤粒子１３０４の共析出を助ける目的で、駆動電位が加えられてよい。駆動力は、重力、あるいは電気めっき槽１３０２あるいは充てん剤粒子１３０４に働きかけるその他の駆動電位であってよい。前の図において同様、材料層６１６は、バルクシリコンダイ６０２の上、且つ第二の材料層６１４の下にあってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよく、フォトレジストパターン１２０２が更に存在してよい。
【００２９】
図１５は、集積回路を持ち、電気めっき槽に浸されている図１６の基板の一部１５００を示す。図１４においては、減ったビア６１２に対して完全に堆積されてよく、ビアは、ビア６０２よりＣＴＥが大きい金属マトリクスを持つ合成物であり、金属マトリクスは連続相を形成し、埋め込み充てん剤粒子は金属マトリクスのＣＴＥより小さいＣＴＥをもち、充てん剤粒子は分散相を形成し、合成物は、マトリクス金属のバルクＣＴＥより小さいバルクＣＴＥを呈してよい。一実施形態においてダイ６０２は実質的にシリコンであってよい。前の図において同様、電気めっき槽１３０２は、堆積マトリクス金属に比べてＣＴＥの低い懸濁液粒子１３０４を溶液に含むことができる。電気めっきプロセス中に、充てん剤粒子１３０４は、低ＣＴＥ貫通シリコンビア１４０２の一部に共析出されてよい。さらに、充てん剤粒子１３０４の共析出を助ける目的で、駆動電位が加えられてよい。駆動力は、重力、あるいは電気めっき槽１３０２あるいは充てん剤粒子１３０４に働きかけるその他の駆動電位であってよい。前の図において同様、材料層６１６は、バルクシリコンダイ６０２の上、且つ第二の材料層６１４の下にあってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよく、フォトレジストパターン１２０２が更に存在してよい。
【００３０】
図１６は、電気めっき槽を取り除いた集積回路を持つダイの一部１６００を持つ、図１５の基板を示す。前の図において同様、ダイ６０２はシリコンであってよく、材料層６１６は、バルクシリコンダイ６０２の上、且つ第二の材料層６１４の下にあってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよく、フォトレジストパターン１２０２が更に存在してよい。
【００３１】
図１７は、集積回路を持つダイの一部１７００を示す、フォトレジストパターンが除去された、図１６の基板を示す。前の図において同様、材料層６１６は、バルクシリコンダイ６０２の上、且つ第二の材料層６１４の下にあってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００３２】
図１８は、集積回路を持つバルクシリコンダイの一部１８００を示す、第一の材料層６１４および第二の材料層６１６が新たに堆積されたビア６１２の間でエッチングされ、ダイ６０２の一部を露出している、図１７の基板を示す。ダイ６０２はシリコンであってよい。前の図において同様、材料層６１６は、バルクシリコンダイ６０２の上、且つ第二の材料層６１４の下にあってよい。金属パッド６０８とバルクシリコンダイ６０２の一部とは層間誘電体（ＩＬＤ）材料６０４で分離されてよい。金属パッド６０８間でバルクシリコンダイ６０２の一部に連結されるＩＬＤ層６０４は、パッシベーション材料層６１０あるいは保護層６０６の下にあってよい。
【００３３】
図１９は、マトリクスおよび分散充てん剤粒子を含む貫通穴ビアを形成する方法を示す。図１９に示す方法においては、材料は主面および裏面を持つバルクシリコンウェハの裏面から除去されてもよい（１９０２）。バルクシリコンウェハの主面に集積されている金属パッドは露出されてよい（１９０４）。第一の材料層が、露出した金属パッド上および材料除去により作られるバルクシリコンウェハ内の空間の内面に堆積されてよい（１９０６）。材料層はエッチングされ、金属パッドの領域を露出させてよい（１９０８）。導電材料層が金属パッドの露出領域上および先に堆積した材料上に堆積されてよい（１９１０）。フォトレジストパターンが導電材料層上に堆積されてよい（１９１２）。電気めっき技法を適用して、二相バルク材からなる導電貫通シリコンビアを堆積してよく（１９１４）ここにおいて、連続相はマトリクス金属であり、分散相は埋め込み充てん剤粒子である。フォトレジストパターンを除去してよく（１９１６）、バルクシリコンウェハの裏面に堆積された二材料層はエッチングされてよい（１９１８）。
【００３４】
図２０は、合成ビアの一実施形態に利用できる材料および幾らかの関連材料特性の部分リストを示す。
【００３５】
好ましい実施形態を記載する目的上、特定の実施形態を幾らか例示および記載してきたが、当業者にとっては、示され記載された特定の実施形態を、意図される範囲の逸脱なしに同じ目的を達成するよう計算された様々な代替および／均等実施例で置き換えることができることが明らかであろう。例えば、充てん剤粒子をダイの空のビア穴にパックして、パックした粒子により満たされなかった貫通孔の堆積を満たすのに化学気相成長法（ＣＶＤ）あるいは物理気相成長法（ＰＶＤ）プロセス（例えば、スパタリング、蒸着法、ジェット蒸着法（ｊｅｔ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）を利用するような代替実施形態も存在しよう。さらに別の実施形態においては、充てん剤粒子を含むはんだ玉をダイの空のビア穴にリフローさせてもよい。さらに別の実施形態においては、完成したビア内の空間を空気が満たすのを避けるために真空下で充てん剤粒子を含むはんだ玉をリフローさせてもよい。このように、当業者であれば非常に幅広い実施形態を利用して実施形態を達成できることが理解されよう。本出願はここに記載した実施形態の適用あるいは変形例いずれをも網羅することを意図している。故に、請求項およびその均等物だけが、可能性のある実施形態の範囲を限定することが明白に意図されている。
【図面の簡単な説明】
【００３６】
【図１】層間剥離（図１（ｂ））およびダイクラッキング（図１（ｃ））につながる、単層バルク材（図１（ａ））からなる先行技術貫通シリコンビアを示す。
【００３７】
【図２】熱膨張が少ない、粒子で満たされた貫通シリコンビアを持つ電子パッケージアセンブリを含むシステムの一実施形態を示す。
【００３８】
【図３】任意の貫通シリコンビア列についての正規化熱膨張係数を持つ正規化材料応力変化を示すグラフである。
【００３９】
【図４】純粋銅で満たされたビア、および純粋銅のＣＴＥの２５％であるバルク材で満たされたビアのビア列ピッチを持つ正規化材料応力変化を示すグラフである。
【００４０】
【図５】二つの異なる充てん剤材料の埋め込み粒子の体積分率を持つＣＴＥ変化および電気抵抗変換を示す。
【００４１】
【図６】バルク材からなる導電貫通シリコンビアの一実施形態を示し、ここで該バルク材は、連続相を形成するマトリクス金属および分散層を形成する埋め込み粒子からなる。
【００４２】
【図７】適用前のシリコンダイの一部を示す。
【００４３】
【図８】幾らかの領域のバルクシリコンが除去された、図７のシリコンダイの一部を示す。
【００４４】
【図９】第一の材料層がバルクシリコンの表面および金属パッドの底面に堆積された、図８のシリコンダイの一部を示す。
【００４５】
【図１０】金属パッドを、堆積した第一の材料層の部分的除去により露出した図９のシリコンダイの一部を示す。
【００４６】
【図１１】露出した金属パッドおよび第一の材料層上に第二の材料層が堆積した、図１０のシリコンダイの一部を示す。
【００４７】
【図１２】フォトレジストが塗布された、図１１のシリコンダイの一部を示す。
【００４８】
【図１３】分散粒子の電解槽に浸された、図１２のシリコンダイの一部を示す。
【００４９】
【図１４】貫通シリコンビアが分散粒子で部分的に堆積された、図１３のシリコンダイの一部を示す。
【００５０】
【図１５】貫通シリコンビアが分散粒子で完全に堆積された、図１４のシリコンダイの一部を示す。
【００５１】
【図１６】電解層を除去した、図１５のシリコンダイの一部を示す。
【００５２】
【図１７】フォトレジストを除去した、図１６のシリコンダイの一部を示す。
【００５３】
【図１８】貫通シリコンビア間の領域から第一の材料層および第二の材料層を除去した、図１７のシリコンダイの一部を示す。
【００５４】
【図１９】低ＣＴＥ貫通シリコンビアの製造方法を示す。
【００５５】
【図２０】合成ビアを形成するのに利用可能な材料表を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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