(57)【要約】      （修正有）【課題】エピタキシーによって、シリコン上に半導体ヘテロ構造の固体の製造を許容する高い性能を有し且つ費用がかからない方法を提供する。【解決手段】（i）単結晶の基板を提供するステップと、（ii）基板上に、単結晶の酸化物の層をエピタキシャル成長するステップと、（iii）（ａ）単結晶の酸化物層の表面から不純物を除去するステップと、（ｂ）遅いエピタキシャル成長によって、半導体のサブ層を蒸着するステップと、を用いて、サブ層を形成するステップと、（ｉｖ）形成されたサブ層上に、エピタキシャル成長によって、単結晶の半導体層を形成するステップと、を備える。【選択図】図２
2015008293.tif 000002
【特許請求の範囲】
【請求項１】
（ｉ）単結晶の基板が提供されるステップと、
（ｉｉ）前記基板上に、エピタキシャル成長によって、単結晶の酸化物層が形成されるステップと、
（ｉｉｉ）
（ａ）前記単結晶の酸化物層の表面から不純物が除去されるステップと、
（ｂ）０．１〜０．５層／秒のエピタキシャル成長によって、半導体の結合層が蒸着されるステップと、
によって、結合層が形成されるステップと、
（ｉｖ）そのように形成された前記結合層上に、エピタキシャル成長によって、単結晶の半導体層が形成されるステップと、
を備えたすべて結晶性の固体の半導体構造を製造する方法。
【請求項２】
更に、原子スケールの前記表面の再構成が形成されるステップを備える請求項１に記載の方法。
【請求項３】
前記表面の再構成を形成するステップが、ステップ（ｉｉｉ）（ａ）の間に実行される請求項２に記載の方法。
【請求項４】
ステップ（ｉｉｉ）（ａ）が、酸素、オゾン及び原子状酸素から選択された酸化化合物を用いた処理によって実行される請求項１から３の何れか一項に記載の方法。
【請求項５】
ステップ（ｉｉｉ）（ｂ）では、前記結合層が、表面マイグレーションに有利ではない条件下において、考慮される半導体に従って、２５０〜５００℃の基板温度における半導体のエピタキシーによって形成される請求項１から４の何れか一項に記載の方法。
【請求項６】
前記基板が、（１００）、（１１０）、（１１１）又は（００１）方位を有するシリコンである請求項１から５の何れか一項に記載の方法。
【請求項７】
ステップ（ｉｉ）において形成される前記酸化物が、ＳｒＴｉＯ３又はＧｄ２Ｏ３である請求項１から６の何れか一項に記載の方法。
【請求項８】
ステップ（ｉｖ）において形成される前記半導体層が、ＩＩＩ−Ｖ族化合物又はＧｅにより構成される請求項１から７の何れか一項に記載の方法。
【請求項９】
ステップ（ｉｖ）において形成される前記半導体層が、２元又は３元のＩＩＩ−Ｖ族化合物により構成される請求項１から８の何れか一項に記載の方法。
【請求項１０】
ステップ（ｉｖ）において形成される前記半導体層が、ＧａＡｓ、ＩｎＰ及びＩｎＡｓから成るグループから選択されたＩＩＩ−Ｖ族化合物により構成される請求項１から９の何れか一項に記載の方法。
【請求項１１】
ステップ（ｉｖ）において形成される前記半導体層が、ＩｎＰにより構成される請求項１から１０の何れか一項に記載の方法。
【請求項１２】
（１００）、（１１０）、（１１１）又は（００１）方位を有する単結晶のＳｉ基板と、
前記基板上に直接蒸着された単結晶の酸化物層であって、（Ｂａ，Ｓｒ）ＴｉＯ3、ＬａＡｌＯ3、Ｌａ2Ｏ3、Ｐｒ2Ｏ3、Ｇｄ2Ｏ3、Ｎｄ2Ｏ3、Ｙ2Ｏ3、ＢａＯ、ＳｒＯ、ＣｅＯ2、又はＡｌ2Ｏ3により形成される単結晶の酸化物層と、
前記酸化物層上に蒸着された単結晶の半導体層と、
を備え、
前記単結晶の半導体層は、１０５ｃｍ−２よりも低い転位密度を有する、固体のすべて結晶性の半導体ヘテロ構造。
【請求項１３】
前記Ｓｉ基板及び前記単結晶の酸化物層は、Ｓｉ（１１１）上のＧｄ2Ｏ3又はＳｉ（００１）上のＳｒＴｉＯ3である請求項１２に記載の半導体ヘテロ構造。
【請求項１４】
更に、ナノ微結晶を備える請求項１２又は１３に記載の半導体ヘテロ構造。
【請求項１５】
前記半導体層が、ＩｎＰにより構成される請求項１２又は１３に記載の半導体ヘテロ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャル固体半導体ヘテロ構造及びその製造方法に関する。
【背景技術】
【０００２】
光電子化合物をシリコンベースのシステムに一体化することは、そのようなシステムの性能の発展のキーポイントである。
【０００３】
ビグネッティング（ｖｉｇｎｅｔｔｉｎｇ）、スマートカット（ｓｍａｒｔ  ｃｕｔ）（登録商標）又はウエハボンディング（ｗａｆｅｒ  ｂｏｎｄｉｎｇ）のような、シリコン上に半導体を一体化するための最も成熟した方法は、接着による技法の移転に基づいている。そのような技法は、複雑な技術を含み、且つとても費用がかかる。
【０００４】
エピタキシーによる固体の半導体ヘテロ構造の製造は、方法の技術的複雑さを許容して、結果として、製造コストをかなり低減するだろう。
【０００５】
しかしながら、ヘテロエピタキシープロセスは、現在の所、基板とエピタキシーにより蒸着される材料との間のパラメータ不整合に起因する困難さによって制限される。基板上の格子不整合を有する材料の第１層は欠陥を持たないが、臨界厚さと呼ばれる所定の厚さを超えると、いわゆる、塑性緩和が見られる。この変形は、意図したアプリケーションのための使用に対して材料を不適合な状態にする構造欠陥（転位、双晶、積層欠陥）の形成を伴う。ＩＩＩ−Ｖ族又はＩＶ−ＩＶ族材料に対して、臨界厚さは、通常、１パーセントのオーダのパラメータ不整合に対して数ナノメータのオーダであり、数パーセントのオーダの不整合に対して数層である。
【０００６】
欠陥の数を低減するために、擬基板を使用することが提案されている。それ故に、Ｓｉ上の塑性緩和したゲルマニウムの基板の使用が提案されている。ゲルマニウムは、格子パラメータに関して、ＧａＡｓと似ている。
【０００７】
しかしながら、このアプローチは、また制限を有する。
【０００８】
一方、格子パラメータ不整合と関連する欠陥が低減されるけれども、結晶構造の違いに関連する欠陥は残る。従って、Ｇｅ（ダイヤモンド系）及びＧａＡｓ（閃亜鉛鉱系）の間の結晶構造の違いによって生じる逆位相壁タイプの欠陥がＧａＡｓでは観測される。
【０００９】
一方、それは、ＧａＡｓに特有であり、ＩｎＰのような他の材料に対しては考えられない。ＩｎＰは赤外線領域の光電子アプリケーションに対する主要な半導体であり、その格子パラメータは、ゲルマニウムのものとは非常に異なる。
【００１０】
２００２年に、モトローラは、結晶性の酸化物の層を上に載せたＳｉＯ2のアモルファス層により構成されるバッファ２重層の使用に基づいたアプローチを提案した。基本的な原理は、アニールによって得られるアモルファス層の膨張に基づいている。アニールは、結晶性の酸化物の格子パラメータをＧａＡｓの格子パラメータに近い値が得られるまで増加させる。
【００１１】
そのような積層において生じる物理現象は、確実には解明されていない。しかしながら、アニールによって引き起こされる格子パラメータの拡張が、層のうねりを伴うことは蓋然性が高い。このうねりは、酸化物上に取り込まれるＧａＡｓの結晶の品質に大きく有害である。
【００１２】
また、このアプローチは、今までの所、工業規模では実践されていない。
【発明の概要】
【００１３】
従って、本発明の目的は、上述した問題を回避しつつ、エピタキシーによって、シリコン上に半導体ヘテロ構造の固体の製造を許容する高い性能を有し且つ費用がかからない方法を提供することである。
【００１４】
具体的には、半導体と基板との間のパラメータ不整合が何であれ、延びた欠陥（ｅｘｔｅｎｄｅｄ  ｄｅｆｅｃｔ）を有さない構造が得られることを許容する方法を探すことであった。
【００１５】
本発明の他の目的は、接着プロセスがもたらす延びた欠陥、又は金属界面、又はアモルファスシリカを有さないように得られた構造を提供することである。
【００１６】
驚いたことには、基板上に蒸着された単結晶の酸化物層が所定の前処理を受けると、歪みが無く且つ延びた欠陥を有さない半導体の固体ヘテロ構造が、Ｓｉ上のエピタキシャル酸化物層上に得られるうることが見出された。
【００１７】
基本的な視点から、この結果は、結晶性の酸化物上のエピタキシャル半導体と酸化物自身との間の結晶学及び化学的不均質性に関係があると考えられる。この不均質性は、変形又は界面結合の決裂に有利であり、導入部で述べたように欠陥の形成の始点である第１段階の成長の間の半導体の変形を回避することを可能にする。
【００１８】
その結果、半導体は、その自然な格子パラメータを備えて、結晶性の酸化物上に成長する。半導体は、変形してなく、それ故、延びた欠陥の形成の始点である塑性緩和のプロセスを受けない。
【００１９】
そのようにして、Ｓｉ上のエピタキシャル結晶性酸化物のバッファ上に、塑性緩和と関係する延びた欠陥を有さない半導体の結晶性ヘテロ構造を得ることができる。
【００２０】
しかしながら、半導体と酸化物との間の不均質性は、高い界面エネルギーを誘導し、従って、アイランド（ｉｓｌａｎｄ：島）を形成する際にそれ自身が明らかになる３次元の初期成長を引き起こし得ることに留意されたい。
【００２１】
しかしながら、所定の方法のおかげで、（ｉ）基板に関連した方位に関する所定の特徴を有するアイランドを得ること、（ｉｉ）制御されたアイランドの合体を得て、意図したアプリケーションのために使用され得る半導体ヘテロ構造を製造すること、が可能である。
【００２２】
最も一般的な形では、処理は２つのステップを備える：酸化物の表面に形成された不純物（特に炭素塩）の除去、及び、遅い成長条件且つ低い温度の下での細かい半導体結合層の蒸着。
【００２３】
好ましくは、第１のステップは、必要であれば、表面の原子構造が再構成に適合することを許容するステップも備える。そのようにして、次のステップでは、基板に対して同じ結晶方位を有する半導体アイランドの成長を得ることができる。
【００２４】
第２ステップでは、成長条件を適合させることによって半導体の結合を促進し、できるだけ高い密度のアイランドを得るようにぬれ（ｗｅｔｔｉｎｇ）を最適化することが好ましい。
【００２５】
この処理に続くアイランドの合体のステップの目的は、所定の成長条件の使用による前のステップにおいて形成された複数のアイランドから２次元の層を得ることである。そして、ヘテロ構造の成長が、従来の条件の下で続けられ得る。
【００２６】
そのように得られた結合層上に蒸着された半導体層は、基板又は酸化物とのパラメータ不整合とは無関係に、成長が開始するとすぐに、バルク格子パラメータをとる。そして、得られるヘテロ構造は、従来の塑性緩和のプロセスと普通は関連する延びた欠陥を有さない。
【００２７】
ヘテロ構造における欠陥の欠如は、モトローラプロセスによって提案されるように、拡張したアモルファス酸化物層の影響下での酸化物の格子パラメータの適合には依存しない。従って、半導体は、如何なる弾性応力を有さないので、格子不整合を有するエピタキシャル材料のすべてのシステムに対して見られるものに反して、これら応力の緩和と関係する欠陥の生成を回避する。
【００２８】
本発明の範囲内で得られるヘテロ構造は、固体であり、すべて結晶性である。
【００２９】
（方法）
【００３０】
従って、第１態様によれば、本発明は、
（ｉ）単結晶の基板が提供されるステップと、
（ｉｉ）基板上に、エピタキシャル成長によって、単結晶の酸化物層が形成されるステップと、
（ｉｉｉ）
（ａ）単結晶の酸化物層の表面から不純物が除去されるステップと、
（ｂ）遅いエピタキシャル成長によって、半導体の結合層が蒸着されるステップと、
によって、結合層が形成されるステップと、
（ｉｖ）そのように形成された結合層上に、エピタキシャル成長によって、単結晶の半導体層が形成されるステップと、
を備えた固体の半導体構造を製造する方法を提供する。
【００３１】
半導体構造は、すべて結晶性であることが好ましい。
【００３２】
ステップ（ｉｉ）において蒸着される酸化物層は、酸化物の相変化なしに、直接成長によって得られることが好ましい。
【００３３】
ステップ（ｉｉｉ）は、複数のサブステップにより構成される。
【００３４】
ステップ（ｉｉｉ）（ａ）及び（ｂ）に加えて、好ましくはステップ（ｉｉｉ）（ａ）の間に、酸化物の表面の再構成が原子スケールで形成されて、半導体アイランドの優先的な結晶方位を確実にするステップが提供される。
【００３５】
方位の優先的な方向の生成は、均一な結晶方位を備えたアイランドの成長を許容し、そのようにして、アイランドの合体の間の欠陥の生成を制限する。
【００３６】
ステップ（ｉｉｉ）（ｂ）は、最大の半導体アイランド密度を確保するように実行されることが好ましい。これは、例えば、界面活性剤を用いて得られる。
【００３７】
ステップ（ｉｖ）は、前のステップにおいて形成されたアイランドの優先的な合体を備えることが好ましい。
【００３８】
「延びた欠陥」という表現は、例えば転位、双晶又は磁壁（粒界）という、薄い層を通って伝搬する結晶構造の欠陥を意味することを意図する。この欠陥は、積層体の電気的及び光学的特性に影響を与え得る。
【００３９】
「臨界厚さ」という表現は、その厚さにおいて、歪みのあるエピタキシャル層が延びた欠陥を形成し得る厚さを意味することを意図する。その厚さは、エピタキシャル材料及びその基板の特質に依存する。情報のために、それは、１パーセントの１０分の１のオーダのパラメータ不整合に対して数ナノメートルのオーダであり、１パーセントのオーダの不整合に対して数層である。
【００４０】
「半導体」という用語は、外部からの励起によってのみ電子が横断できる禁制帯によって分離された価電子帯及び伝導帯を有する任意の材料を意味することを意図する。この用語は、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族半導体と同様に、シリコン及びゲルマニウムのようなＩＶ−ＩＶ族半導体を意味する。それは、２元及び３元又は４元以上の半導体を参照する。従って、ＩＩＩ−Ｖ族半導体として、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＧａＰ，ＧａＳｂ，ＩｎＳｂ，ＧａＮ，ＩｎＮ，ＡｌＮ及びそれらの３元又は４元化合物が言及され、ＩＩ−ＶＩ族半導体として、ＣｄＳｅ，ＺｎＳｅ，ＣｄＴｅ，ＺｎＴｅ，ＺｎＳ，ＭｇＳ，ＭｇＳｅ及びそれらの３元又は４元化合物が言及される。これらの化合物の中では、ＩｎＰ、ＩｎＡｓ及びＧｅが今日好ましく用いられる。
【００４１】
「表面再構成」は、アニール又は物理化学的処理により得られる表面の長距離に達する原子配列として理解され、バルク材料に対して表面の対称性の破れをもたらす。
【００４２】
「界面活性剤」は、成長の間に供給され且つ材料の中には組み込まれないか、又は、材料の中に非常に少しだけ組み込まれる任意の化学種であるとして理解され、３次元成長よりはむしろ２次元成長を促進する。アンチモン、タリウム、ボロンのような大きな原子半径を有する原子が、そのような界面活性剤の例である。
【００４３】
「２次元成長」は、フランク・ファンデルメルベ（Ｆｒａｎｋ−ｖａｎ  ｄｅｒ  Ｍｅｒｗｅ）成長としても呼ばれ、層ごとの成長のタイプであるとして理解される。２次元成長は、蒸着される原子間の結合エネルギーが、薄い層と基板との間の結合エネルギーよりも小さいか又は等しい時に、促進される。
【００４４】
「３次元成長」は、ボルマ・ウェーバ（Ｖｏｌｍｅｒ−Ｗｅｂｅｒ）成長とも呼ばれ、アイランドにより成長するタイプであると理解される。３次元成長では、基板の表面上の小さな種の成長が見られ、この種が、後に連続した薄い層を与えるように合体するアイランドを形成する。このモードの成長は、蒸着される層を形成する原子が基板とよりも互いにより強く結合する時に、一般に促進される。
【００４５】
基板上のエピタキシャル結晶性酸化物層は、基板の格子パラメータと半導体の格子パラメータとの間の違いを適合させることによって、迎合的バッファとして働く。
【００４６】
エピタキシャル半導体と基板との間のパラメータ不整合は、実際には、延びた欠陥の密度には影響を与えない。得られた結果は、第１のエピタキシャル半導体層が形成されるとすぐに、不整合が即座に且つすべてが緩和されることを示す。
【００４７】
基本的には、この結果は、基板の特質、酸化物の特質、又は半導体の特質には依存しない。しかしながら、この結果は、対称な構造によるいくつかのメカニズムに基づいている。
【００４８】
従って、半導体と酸化物との間のパラメータ不整合は、層の中に伝搬しない界面転位のネットワークをもたらすこと（ケース１）によるか、又は、格子不整合に関連する欠陥の生成がないこと（ケース２）によるかの何れかによって、適合され得る。
【００４９】
ケース（１）は、半導体の結晶方位が酸化物の結晶方位と同じ時に、見られる。そして、転位の閉じ込めは、酸化物／半導体界面の結晶学的性質に関連する。それは、転位のすべり面が、酸化物中と半導体中とでは同じではないという事実による。そして、界面において生成された格子不整合転位は、半導体の中に伝搬することができないので、界面に閉じ込められたままになる。
【００５０】
ケース（２）は、半導体の結晶方位が酸化物の結晶方位とは異なる時に、見られる。この場合には、成長条件を適合させることによって、酸化物の表面からの酸素原子の移動、及び界面における所定の数のペンダント結合（ｐｅｎｄａｎｔ  ｂｏｎｄ）の生成による半導体の完全な緩和を得ることが可能である。
【００５１】
ステップ（ｉ）において提供される基板は、ほとんどの場合には、単結晶シリコンである。基板は、（１００）、（１１０）、（１１１）又は（００１）方位を有する単結晶シリコンであることが有利である。
【００５２】
エピタキシーによって蒸着される能力は別として、ステップ（ｉｉ）において単結晶の酸化物層を形成するために使用される酸化物に関しては、特に制限はない。
【００５３】
しかしながら、酸化物は、半導体との結晶学的及び化学的不均質性が十分であるように選択されることが好ましい。不均質性は３つのパラメータによって特徴付けられる：半導体とバッファとの間の結晶構造における相違（整合の現象は、構造が全く異なると促進される）、２つの材料間の格子パラメータにおける相違（整合の現象は、パラメータ不整合が大きいと、通常３パーセントより大きいと、促進される。）、及び、材料間の化学親和力（整合の現象は、化学親和力が低いと促進される）。これら３つのパラメータの組み合わせは、先天的に必須ではなく、パラメータの内の１つ又は２つで、ここで述べる現象を観測するには十分であり得る。結晶性酸化物の大部分は、これらの条件を満足する。
【００５４】
結晶性酸化物層の特質は、結局はほとんど重要ではなく、その主要な機能は、酸素を豊富に含む結晶性表面層を提供することにある。
【００５５】
酸化物は、特に、ペロブスカイト族（（Ｂａ，Ｓｒ）ＴｉＯ3，ＬａＡｌＯ3等）の酸化物、ランタニド族（Ｌａ2Ｏ3，Ｐｒ2Ｏ3，Ｇｄ2Ｏ3，Ｎｄ2Ｏ3，Ｙ2Ｏ3等）の酸化物、ジルコン酸塩（ＺｒＯ2，ＳｒＺｒＯ3等）の酸化物、単純な立方晶系（ＢａＯ，ＳｒＯ，ＣｅＯ2）の酸化物、又はスピネル（Ａｌ2Ｏ3）の酸化物であり得る。これらの中で、特に、Ｇｄ2Ｏ3，Ａｌ2Ｏ3及び（Ｂａ，Ｓｒ）ＴｉＯ3が言及される。ステップ（ｉｉ）において形成される酸化物は、ＳｒＴｉＯ3，Ａｌ2Ｏ3及びＧｄ2Ｏ3から選択されることが好ましい。
【００５６】
酸化物は、基板上にエピタキシーによって蒸着される時に、その結晶品質の機能として選択され得る。この観点から、シリコンに関しては、Ｇｄ2Ｏ3／Ｓｉ（１１１）及びＳｒＴｉＯ3／Ｓｉ（００１）のバッファ層と共に非常に良い結果が得られる。
【００５７】
ステップ（ｉｉｉ）は、本発明の方法という脈絡の中で特に重要である。
【００５８】
このステップ自身は、２つのステップを備える。
【００５９】
第１ステップの目的は、基板上のエピタキシャル結晶性酸化物層の表面の下処理をすることである。まず第１に、清浄であり且つ汚染されていない酸化物表面が得られるべきである。このステップは、例えば、刊行物（Ｄ．Ａｂｒｉｏｕ  ｅｔ  ａｌ．，Ｓｕｒｆ．Ｓｃｉ．３５２−３５４，（１９９６），４９９）により知られている。
【００６０】
おそらく、この処理は、また、基板上に優先的な成長方位方向の生成を許容する。
【００６１】
ステップ（ｉｉｉ）（ａ）は、酸素、オゾン及び原子状酸素から選択された酸化化合物を用いた処理によって実行されることが好ましい。
【００６２】
その後、基板上のエピタキシャル酸化物層は、例えば酸素分子下の、酸化雰囲気下でアニールされ得る。情報として、アニールは、ＳｒＴｉＯ3／Ｓｉ（００１）及びＧｄ2Ｏ3／Ｓｉ（１１１）の場合には、１０-6〜１０-3ｔｏｒｒ（１３３．３２×１０-6〜１３３．３２×１０-3Ｐａ）、好ましくは１０-5ｔｏｒｒ（１３３．３２×１０-5Ｐａ）の酸素圧力下で、且つ、２００〜６００°Ｃ、特に４００°Ｃの温度において、実施され得る。ＳｒＴｉＯ3／Ｓｉ（００１）の場合には、高真空下（残圧１０-11〜１０-8ｔｏｒｒ（１３３．３２×１０-11〜１３３．３２×１０-8Ｐａ）、好ましくは１０-9ｔｏｒｒ（１３３．３２×１０-9Ｐａ））で、３０〜６０分、好ましくは４５分の間、４００〜７００℃、好ましくは６００℃におけるアニールも適切である。
【００６３】
ステップ（ｉｉｉ）（ｂ）の目的は、基板に対して同じ様にすべて方向づけされたアイランドの成長を許容するバッファの表面の結晶構造を得ることである。これは、お互いに対して９０度に方向づけられた主要な表面結晶方向が等しくない、（００１）に方向づけされたＩＩＩ−Ｖ族又はＩＶ−ＩＶ族半導体の場合には有用である。これは、すべてのアイランドを同様に方向づけるために、表面の再構成を得ることによって実行される。
【００６４】
そのような再構成を、酸化物の成長の間に直接に得ることが可能である。再構成は、例えば、真空内又は酸素下でのアニールを用いて、水素処理又は任意のプラズマ処理によって、後天的にも得られうる。Ｇｄ2Ｏ3／Ｓｉ（１１１）システムの場合には、ＩｎＰが（１１１）方位で成長するので、再構成は必須ではない。一方、ＳｒＴｉＯ3／Ｓｉ（００１）の場合には、そのようなステップは好ましい。高真空下又は酸素下での７００度における１時間のアニールは、上述したことが形成される条件を満足する表面の再構成を許容する。
【００６５】
ステップ（ｉｉｉ）（ｂ）の目的は、半導体の結合層を形成することである。高い界面エネルギーによって、ステップ（ｉｉｉ）（ｂ）の成長は、ほとんどの場合において３次元的であり、それはアイランドの形成において明らかになる。できるだけ密度が高いアイランドが得られるように進めることが好ましい。すなわち、ぬれが促進される。
【００６６】
必要な成長条件は、問題となる半導体／酸化物ペアに依存する。一般に、顕著なぬれを備えた半導体と関連する酸化物との効果的な結合と、アイランドの良好な結晶品質を確保する条件との間に妥協が見出されなければならない。
【００６７】
この妥協は、良好な結晶化度を助ける遅い成長、及び、良好なぬれを助ける低い成長温度を選択することによって得られうる。
【００６８】
そのような条件の例としては、ＩｎＰ／Ｇｄ2Ｏ3／Ｓｉ（１１１）ペアに対しては、４×１０-6ｔｏｒｒ（１３３．３２×４×１０-6Ｐａ）（２〜６×１０-6ｔｏｒｒ（２〜６×１３３．３２×１０-6Ｐａ））のリン圧力下で、４００℃（３５０〜４２５℃）且つ０．２層／秒（０．０５〜１層／秒）の速度における、ＩｎＰの５ｎｍ（１〜１０ｎｍ）の蒸着が言及される。
【００６９】
ＩｎＰ／ＳｒＴｉＯ3／Ｓｉ（００１）ペアに対しては、４×１０-6ｔｏｒｒ（１３３．３２×４×１０-6Ｐａ）（２〜６×１０-6ｔｏｒｒ（２〜６×１３３．３２×１０-6Ｐａ））のリン圧力下で、４３０℃（４３０〜４８０℃）且つ０．２層／秒（０．０５〜１層／秒）の速度における、ＩｎＰの５ｎｍ（１〜１０ｎｍ）の蒸着が適切である。
【００７０】
これらの条件は、１０10〜１０11ｃｍ-2の代表的な密度を有するアイランドの形成を許容する。
【００７１】
好ましい実施形態では、半導体の結合を促進してぬれを促進する界面活性剤が使用され得る。そのような界面活性剤は、特に、アンチモン、ボロン、タリウム、又は半導体の格子の中に組み込まれない大きな原子容を有するＩＩＩ族又はＶ族元素から選択され得る。
【００７２】
ステップ（ｉｖ）の目的は、ステップ（ｉｉｉ）（ｂ）において形成されたアイランドの合体により形成される半導体の結合層の成長を得ることである。
【００７３】
要求される成長条件は、問題となる半導体／酸化物ペアに明らかに依存する。一般に、問題となる半導体の自然な成長条件に近づく一方で、表面拡散が効果的な合体を得るために促進され得る。上述したシステムに対しては、下記の成長条件が適切であることが判明している。
【００７４】
ＩｎＰ／Ｇｄ2Ｏ3／Ｓｉ（１１１）ペアに対しては、１０-6ｔｏｒｒ（１３３．３２×１０-6Ｐａ）（５×１０-7〜２×１０-6ｔｏｒｒ（１３３．３２×５×１０-7〜１３３．３２×２×１０-6Ｐａ））のリン圧力下で、５００℃（４５０℃〜５２０℃）且つ０．２層／秒（０．０５〜２層／秒）の速度におけるＩｎＰの蒸着。
【００７５】
ＩｎＰ／ＳｒＴｉＯ3／Ｓｉ（００１）ペアに対しては、１０-5ｔｏｒｒ（１３３．３２×１０-5Ｐａ）（５×１０-6〜５×１０-5ｔｏｒｒ（１３３．３２×５×１０-6〜１３３．３２×５×１０-5Ｐａ））のリン圧力下で、４８０℃（４３０℃〜５００℃）且つ１層／秒（０．０５〜２層／秒）の速度におけるＩｎＰの蒸着。
【００７６】
そのように製造された結晶の半導体層は、続く成長に対して最適なサポートを構成し、続く成長が問題となる半導体に対する標準的なホモエピタキシー条件下で実行される。単一領域且つ単結晶の半導体の成長が、そのように製造された結合層上に見られる。
【００７７】
ステップ（ｉｉｉ）及び（ｉｖ）において蒸着される半導体の層は、実質的にＩＩＩ−Ｖ族化合物又はＧｅにより構成されることが好ましい。好ましくは、ステップ（ｉｉｉ）及び（ｉｖ）において形成される半導体の層は、実質的に２元又は３元のＩＩＩ−Ｖ族化合物により構成される。ステップ（ｉｖ）において形成される半導体の層が、実質的に、ＧａＡｓ、ＩｎＰ及びＩｎＡｓから成るグループから選択されたＩＩＩ−Ｖ族化合物により構成されることが好ましい。好ましくは、ステップ（ｉｉｉ）及び（ｉｖ）において形成される半導体の層が、実質的にＩｎＰにより構成される。
【００７８】
記載される方法は、２次元層の製造だけでなく、また、特に、ぬれ層を有さない優れた結晶品質の歪みのない半導体量子ドットのような他の対象の製造を許容する。
【００７９】
（構造）
【００８０】
記載される方法は、従来の分子線エピタキシー（ＭＢＥ）装置において実行され得る。半導体構造の製造は、分子線エピタキシーによってすべて実行されることが好ましい。
【００８１】
工業上の制約により適した有機金属気相エピタキシーのような他のエピタキシー技術の使用も、考慮される。
【００８２】
従って、横断する欠陥を有しておらず、費用がかからず、且つ有益な光学的及び電気的性質を有するすべてエピタキシャルなヘテロ構造が提供される。
【００８３】
具体的には、方法は、例えば、半導体層の異成分から成る積層又はナノ微結晶（量子ドット）を含むような、より複雑な構造の製造にも適している。
【００８４】
従って、第２態様によれば、本発明は、
単結晶の基板と、
基板上に直接蒸着された単結晶の酸化物層と、
酸化物層上に蒸着された単結晶の半導体層と、
を備える、すべて結晶性の固体の半導体ヘテロ構造に関する。
【００８５】
好ましくは、単結晶の半導体層は、１０5ｃｍ-2よりも低い転位密度を有する。接着により得られる構造とは異なって、半導体と基板との間の界面には金属層も無ければアモルファスシリコンも無い。
【００８６】
方法のステップ（ｉｉｉ）において、酸化物の表面上に半導体のナノ微粒子を形成することも可能である。そのためには、原子の表面マイグレーションを促進するために、ＩＩＩ−Ｖ族半導体の場合におけるよりも低いＶ族元素の圧力と共に、最適な結合層が得られることを許容する温度よりも高い成長温度を選択することが必要である。ナノ微結晶の密度は、これら２つのパラメータを適合させることによって、数１０7ｃｍ-2と数１０11ｃｍ-2との間の所望の密度として調節され得る。ナノ微結晶の寸法は、蒸着される半導体の単層の数を用いて、調節され得る。ナノ微結晶は、バルク材料の格子パラメータを備えて成長し、延びた欠陥を有さない。
【００８７】
ＩｎＰの場合には、ナノ微結晶を得るための条件は、４５０℃〜５５０℃の温度で、１〜６×１０-6ｔｏｒｒ（１〜６×１３３．３２×１０-6Ｐａ）のリン圧力で、且つ１〜５層の厚さを有する結合層であり得る。
【００８８】
具体的には、ステップ（ｉｖ）において形成される半導体層がＩｎＰにより構成される半導体ヘテロ構造が言及される。
【００８９】
（アプリケーション）
【００９０】
すでに説明したように、半導体と酸化物との間のパラメータ不整合は、半導体層における塑性緩和に関連する延びた欠陥の密度にほとんど影響しない。従って、それは、半導体と酸化物との間のパラメータ不整合によって制限されない。従って、記載された方法は、興味のある任意の半導体の成長に対して適用され得る。
【００９１】
また、それは、歪みがなく、即ちそのバルクの格子パラメータを有し、半導体と酸化物又は基板との間の応力に関連するいかなる制限を受けることなく、その形状、寸法及び密度がコントロールされることを許容する半導体量子ドットの、基板上の単結晶の酸化物層上への一体化を許容する。
【００９２】
従って、方法は、ディスプレイ及びＬＥＤのような複雑なデバイスを製造することと同様に、マイクロエレクトロニクス及びオプトエレクトロニクスにおける非常に変化に富んだアプリケーションに対するヘテロ構造を製造するために用いられ得る。
【００９３】
本発明は、後述する実施例において及び図面を用いて、非常に詳細に説明されるだろう。
【図面の簡単な説明】
【００９４】
【図１】ＲＨＥＥＤによって測定された、実施例１により得られたＧｄ2Ｏ3／Ｓｉ（１１１）上のエピタキシャルＩｎＰの格子パラメータ不整合の変化を示す。
【図２】実施例１により得られたＧｄ2Ｏ3／Ｓｉ（１１１）上のエピタキシャルＩｎＰのサンプルの横断面のＴＥＭ像を示す。
【図３】実施例１により得られたＧｄ2Ｏ3／Ｓｉ（１１１）上のエピタキシャルＩｎＰのサンプルの３００Ｋにおけるフォトルミネッセンススペクトルを示す。
【図４】実施例２により得られたＳｒＴｉＯ3／Ｓｉ（００１）上のエピタキシャルＩｎＰのサンプルのＡＦＭ像を示す。
【図５】実施例２により得られたＳｒＴｉＯ3／Ｓｉ（００１）上のエピタキシャルＩｎＰのサンプルの量子ドットの横断面のＴＥＭ像を示す。
【発明を実施するための形態】
【００９５】
実施例
【００９６】
実施例１
半導体ヘテロ構造（ＩｎＡｓＰ，ＩｎＰ）／Ｇｄ2Ｏ3／Ｓｉ（１１１）の製造
【００９７】
Ｓｉ（１１１）基板（フランス国ＡＣＭから入手可能）が、純粋なＮＨ4Ｆの槽内で１０秒間の浸漬と、それに続く純水を用いたリンス及び乾燥とを含む洗浄を受けた後、即座に、分子線エピタキシーによる酸化物の成長のために改良ＲＩＢＥＲ２３００のチャンバ内に導入される。
【００９８】
１０-6ｔｏｒｒ（１３３．３２×１０-6Ｐａ）の酸素分圧に調節された状態で、温度７００℃において、電子銃を用いてＧｄ2Ｏ3ターゲットを蒸発させることによって、４ｎｍの厚さのＧｄ2Ｏ3が、基板上に蒸着される。優れた品質の歪みのある単結晶のＧｄ2Ｏ3層が得られる。
【００９９】
そして、そのように被覆された基板は、高真空下で、ＲＩＢＥＲ２３００のチャンバから取り除かれて、Ｏ2下での洗浄のためのチャンバ及び分子線エピタキシー装置（ＲＩＢＥＲ３２）を備える接続されたシステム内に導入される。酸素分子下（圧力１０-5ｔｏｒｒ（１３３．３２×１０-5Ｐａ））での処理が、洗浄チャンバ内で４００℃において実行される。
【０１００】
そして、基板は、高真空下で、分子線エピタキシー装置（ＲＩＢＥＲ３２）の容器へ移動される。基板は、まず、１０-5ｔｏｒｒ（１３３．３２×１０-5Ｐａ）のリン分圧下で、３０〜４００℃の温度勾配と共に熱さられる。同一温度において、１０-5ｔｏｒｒ（１３３．３２×１０-5Ｐａ）のリン分圧下で、０．２１μｍ／時の成長速度において、エピタキシーにより、７ｎｍのＩｎＰが蒸着される。
【０１０１】
そして、１μｍ／時の速度及び４×１０-6ｔｏｒｒ（１３３．３２×４×１０-6Ｐａ）のリン分圧において、約４５０℃の温度におけるＩｎＰのエピタキシャル成長が実行される。これらの条件下で、７５０ｎｍのＩｎＰ、ＩｎＡｓＰの量子井戸（厚さ６ｎｍ）、そして、２０ｎｍの厚さを有するＩｎＰの層が蒸着される。
【０１０２】
そのように得られた半導体層は、単一領域であり、単結晶であり、そして成長の開始からすべて緩和されており、塑性緩和のプロセスと関連する延びた欠陥を含まない。
【０１０３】
製造されたサンプルの構造的及び光学的性質が、以下に述べるように調査された。
【０１０４】
反射高速電子回折（ＲＨＥＥＤ）
【０１０５】
実施例１によるエピタキシャルＩｎＰの格子パラメータの変化が、成長の間にインサイチュウ（ｉｎ  ｓｉｔｕ）に測定された。それは、図１のように記録された。ＩｎＰは、最初の一層が蒸着されるとすぐに、バルク格子パラメータを取り戻すことが特徴である。
【０１０６】
これは、これまで調査されたすべての歪みのあるシステムにおいて普通に観測される延びた転位の形成を回避することを可能にする。それは、ＴＥＭ像（図２参照）に示されるように、ＩｎＰ層内に伝搬しない転位の界面ネットワークの形成と関係がある。
【０１０７】
透過型電子顕微鏡法（ＴＥＭ）
【０１０８】
実施例１により得られたサンプルは、ＴＥＭによって解析された（図２参照）。ＩｎＰ／Ｇｄ2Ｏ3／Ｓｉ（１１１）の積層体は、非常に良い結晶品質を有することが特徴である。それは、すべて緩和した急峻な界面を備えた単一領域の単結晶を構成する。
【０１０９】
ＩｎＰは、図２に見えるように、いくつかの双晶を含む。しかしながら、双晶の存在は、方法に理由があるというよりは、むしろ、Ｇｄ2Ｏ3の表面に残留する粗さの結果であると見て良い。ＩｎＰは、横断する転位を含まない。
【０１１０】
フォトルミネッセンス（ＰＬ）
【０１１１】
実施例１によるＧｄ2Ｏ3／Ｓｉ（１１１）上に製造されたＩｎＡｓ／ＩｎＰの量子井戸のフォトルミネッセンススペクトルが、７３０ｎｍで放射するＧａＡｓ／ＡｌＧａＡｓ励起ダイオード、励起のため及びＰＬを集めるための集束レンズ、回折格子モノクロメータ、及びペルチエ−冷却ＩｎＧａＡｓ検出器を備える装置を用いて測定された。
【０１１２】
実施例１により得られたＩｎＰ／Ｇｄ2Ｏ3／Ｓｉ（１１１）のマトリックス内に挿入されたＩｎＡｓＰの量子井戸構造の３００Ｋにおけるフォトルミネッセンススペクトルが、図３に示される。
【０１１３】
量子井戸に対応するピークが、スペクトル上に明瞭に且つ良好な分解能で示される。室温において、スペクトルは、許容範囲の半値全幅（８０ｍｅＶ）及び強度を有しており、積層体の良好な構造品質の証拠であり、基板上に固体で一体化される光学部品の製造に適合する。
【０１１４】
実施例２
【０１１５】
半導体ヘテロ構造ＩｎＰ／ＳｒＴｉＯ3／Ｓｉ（００１）の製造
【０１１６】
ＳＴマイクロエレクトロニクスによって提供され且つ事前に実施例１におけるように洗浄されたＳｉ（００１）基板上に、ＲＩＢＥＲ２３００チャンバ内で分子線エピタキシーによって、ＳｒＴｉＯ3の層が蒸着される。
【０１１７】
Ｓｉの表面は、まず、ＳｒＯの単層を形成することによって処理される。そのために、基板の温度は５５０℃にされて、その表面は、３分間、５×１０-8ｔｏｒｒ（１３３．３２×５×１０-8Ｐａ）のストロンチウム圧力にさらされる。そして、基板は、７５０℃にされて、シリコンの表面上のＳｒの単層の１／３を安定化させる。そして、基板の温度が５５０℃に再びされて、基板は、１／２層が得られるまで、ストロンチウムの同じ流れにさらされる。最後に、基板の温度は、ＳｒＴｉＯ3の成長温度（３５０〜４００℃）にされて、表面が、５×１０-8ｔｏｒｒ（１３３．３２×５×１０-8Ｐａ）の酸素分圧にさらされ、ストロンチウムの１／２層を酸化して、ＳｒＯの単層を得る。
【０１１８】
そして、ＳｒＴｉＯ3の層が、１０-7ｔｏｒｒ（１３３．３２×１０-7Ｐａ）の酸素圧力下で、Ｓｒ及びＴｉの同時蒸発によって蒸着される。酸化物の成長温度（３５０〜４００℃）の良好な制御と共に、水晶微量てんびんを用いた酸化物の化学量論の正確なキャリブレーションが、延びた欠陥又は酸化物とＳｉとの間のアモルファス界面層を有さない単結晶酸化物層を得ることを可能にする。
【０１１９】
そして、サンプルは、真空下で、ＲＩＢＥＲ２３００から移動させられて、酸素分子下での処理のためのチャンバ及びＲＩＢＥＲ３２成長チャンバを備える接続されたシステム内に導入される。サンプルの表面は、実施例１で述べたように、酸素下で処理される。そして、サンプルは、高真空下で、エピタキシーチャンバへ移動させられて、高真空下（１０-10ｔｏｒｒ（１３３．３２×１０-10Ｐａ））で５００℃に熱せられ、４×１０-6ｔｏｒｒ（１３３．３２×４×１０-6Ｐａ））のリン圧力下に１０秒間さらされる。そして、ＩｎＰの３つの単層が、その温度及びそのリン圧力において、０．２１μｍ／時の速度で蒸着される。
【０１２０】
そのようにして、優れた結晶品質のＩｎＰ／ＳｒＴｉＯ3／Ｓｉ（００１）の量子ドットが得られる。量子ドットは、すべて緩和しており、ぬれ層又は欠陥のいずれも有さない。
【０１２１】
サンプルの構造的特性が、原子間力顕微鏡法（ＡＦＭ）及びＴＥＭによって解析された。
【０１２２】
ＡＦＭ
【０１２３】
実施例２により得られたサンプルは、ＡＦＭによって解析された（図４参照）。ＩｎＰの量子ドットが形成されており、それらの密度は５×１０-9ｃｍ-2のオーダであり、それらの横方向の寸法は約２０ｎｍであることが特徴である。
【０１２４】
ＴＥＭ
【０１２５】
透過型電子顕微鏡下での実施例２により得られたサンプルの１つの量子ドットの断面図が、図６に示される。特に、ぬれ層がなく、量子ドットが、ＳｒＴｉＯ3／Ｓｉ（００１）上のＩｎＰの完全な結晶であることが特徴である。
【０１２６】
量子ドットの構造的特性は、オプトエレクトロニクスにおけるアプリケーションに適合する。具体的には、それらは、光学的又は電子的性質を損ない得る延びた欠陥を含まない。
【図１】
2015008293.tif 000003
【図３】
2015008293.tif 000004
【図２】
2015008293.tif 000005
【図４】
2015008293.tif 000006
【図５】
2015008293.tif 000007
【手続補正書】
【提出日】平成26年7月9日(2014.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ｉ）単結晶の基板が提供されるステップと、
（ｉｉ）前記基板上に、エピタキシャル成長によって、単結晶の酸化物層が形成されるステップと、
（ｉｉｉ）
（ａ）前記単結晶の酸化物層の表面から不純物が除去されるステップと、
（ｂ）ＩｎＰ／Ｇｄ２Ｏ３／Ｓｉ（１１１）ペアに対しては、２×１０−６〜６×１０−６ｔｏｒｒのリン圧力下で、３５０〜４２５℃で、０．０５〜１層／秒の速度における、ＩｎＰの１〜１０ｎｍの蒸着であり、ＩｎＰ／ＳｒＴｉＯ３／Ｓｉ（００１）ペアに対しては、２×１０−６〜６×１０−６ｔｏｒｒのリン圧力下で、４３０〜４８０℃で、０．０５〜１層／秒の速度における、ＩｎＰの１〜１０ｎｍの蒸着である遅いエピタキシャル成長によって、半導体の結合層が蒸着されるステップと、
によって、結合層が形成されるステップと、
（ｉｖ）そのように形成された前記結合層上に、エピタキシャル成長によって、単結晶の半導体層が形成されるステップと、
を備えたすべて結晶性の固体の半導体構造を製造する方法。
【請求項２】
更に、原子スケールの前記表面の再構成が形成されるステップを備える請求項１に記載の方法。
【請求項３】
前記表面の再構成を形成するステップが、ステップ（ｉｉｉ）（ａ）の間に実行される請求項２に記載の方法。
【請求項４】
ステップ（ｉｉｉ）（ａ）が、酸素、オゾン及び原子状酸素から選択された酸化化合物を用いた処理によって実行される請求項１から３の何れか一項に記載の方法。
【請求項５】
ステップ（ｉｉｉ）（ｂ）では、前記結合層が、表面マイグレーションに有利ではない条件下において、考慮される半導体に従って、２５０〜５００℃の基板温度における半導体のエピタキシーによって形成される請求項１から４の何れか一項に記載の方法。
【請求項６】
前記ＩｎＰ／Ｇｄ２Ｏ３／Ｓｉ（１１１）ペアに対して、ステップ（ｉｖ）は、５×１０−７〜２×１０−６ｔｏｒｒのリン圧力下で、４５０〜５２０℃で、０．０５〜２層／秒の速度における、ＩｎＰの蒸着を含む、請求項１から５の何れか一項に記載の方法。
【請求項７】
前記ＩｎＰ／ＳｒＴｉＯ３／Ｓｉ（００１）ペアに対して、ステップ（ｉｖ）は、５×１０−６〜５×１０−５ｔｏｒｒのリン圧力下で、４３０〜５００℃で、０．０５〜２層／秒の速度における、ＩｎＰの蒸着を含む、請求項１から５の何れか一項に記載の方法。
【請求項８】
（００１）方位を有する単結晶のＳｉ基板と、
前記基板上に直接蒸着された単結晶の酸化物層であって、ＳｒＴｉＯ３により形成される単結晶の酸化物層と、
前記酸化物層上に蒸着された単結晶の半導体ＩｎＰ層と、
を備え、
前記単結晶の半導体層は、１０５ｃｍ−２よりも低い転位密度を有する、固体のすべてが結晶性の半導体のＩｎＰ／ＳｒＴｉＯ３／Ｓｉ（００１）ヘテロ構造。
【請求項９】
半導体アイランドは、１０１０〜１０１１ｃｍ−２の密度を有する、請求項８に記載の半導体のＩｎＰ／ＳｒＴｉＯ３／Ｓｉ（００１）ヘテロ構造。
【請求項１０】
（１１１）方位を有する単結晶のＳｉ基板と、
前記基板上に直接蒸着された単結晶の酸化物層であって、Ｇｄ２Ｏ３により形成される単結晶の酸化物層と、
前記酸化物層上に蒸着された単結晶の半導体ＩｎＰ層と、
を備え、
前記単結晶の半導体層は、１０５ｃｍ−２よりも低い転位密度を有する、固体のすべてが結晶性の半導体のＩｎＰ／Ｇｄ２Ｏ３／Ｓｉ（１１１）ヘテロ構造。
【請求項１１】
半導体アイランドは、１０１０〜１０１１ｃｍ−２の密度を有する、請求項１０に記載の半導体のＩｎＰ／Ｇｄ２Ｏ３／Ｓｉ（１１１）ヘテロ構造。