(57)【要約】【課題】内部回路内の複数のトランジスタにおけるＢＴＩ劣化の発生を抑制する。【解決手段】半導体装置１０は、リードコマンドＭＲＥＡＤ及びリフレッシュコマンドＩＲＥＦ０を活性化するコマンドデコード回路２４と、複数のトランジスタを含み、コマンドデコード回路２４がリードコマンドＭＲＥＡＤ及びリフレッシュコマンドＩＲＥＦ０のいずれか少なくとも一方を活性化していることに対応して、該複数のトランジスタが第１の動作状態となるよう構成された内部回路、及び、該内部回路から出力される信号を受け、コマンドデコード回路２４がリフレッシュコマンドＩＲＥＦ０を活性化していないことに対応して該信号を出力する一方、リフレッシュコマンドＩＲＥＦ０を活性化していることに対応して該信号を出力しないよう構成された出力ゲート回路を有するタイミング制御回路４１とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２のコマンド信号を活性化するコマンド生成回路と、
複数のトランジスタを含み、前記コマンド生成回路が前記第１及び第２のコマンド信号のいずれか少なくとも一方を活性化していることに対応して、該複数のトランジスタが第１の動作状態となるよう構成された内部回路と、
前記内部回路から出力される第１の信号を受け、前記コマンド生成回路が前記第２のコマンド信号を活性化していないことに対応して該第１の信号を出力する一方、前記コマンド生成回路が前記第２のコマンド信号を活性化していることに対応して該第１の信号を出力しないよう構成された出力ゲート回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記内部回路は、前記コマンド生成回路が前記第１及び第２のコマンド信号を活性化していないことに対応して、前記複数のトランジスタが前記第１の動作状態と異なる第２の動作状態となるよう構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部回路及び前記出力ゲート回路を含む第１の制御回路と、
第２の制御回路とを備え、
前記第１の制御回路は、前記コマンド生成回路が前記第１のコマンド信号を活性化していることに対応して前記出力ゲート回路から前記第１の信号を出力することにより第１の制御を行う一方、前記コマンド生成回路が前記第２のコマンド信号を活性化していることに対応して該第１の制御を行わないよう構成され、
前記第２の制御回路は、前記コマンド生成回路が前記第２のコマンド信号を活性化していることに対応して、前記第１の制御とは異なる第２の制御を行うよう構成される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の制御回路は、前記第２のコマンド信号の活性化に応じて第３のコマンド信号を活性化するよう構成され、
前記内部回路は、前記第１及び第３のコマンド信号のいずれか少なくとも一方が活性化された場合に、前記複数のトランジスタが第１の動作状態となるよう構成される
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のコマンド信号は、周期的に活性化される信号であり、
前記第２の制御回路は、前記第２のコマンド信号が活性化される都度、前記第３のコマンド信号を活性化するよう構成され、
前記第３のコマンド信号の活性化が継続する期間は、前記第２のコマンド信号の活性化周期より短い
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第３のコマンド信号のいずれか少なくとも一方が活性化されている場合と、前記第１及び第３のコマンド信号のいずれもが活性化されていない場合とで異なる論理状態を出力する入力ゲート回路をさらに備え、
前記入力ゲート回路から出力される第２の信号は、前記複数段のインバータ回路の初段を構成する前記インバータ回路の入力端に供給される
ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第２の制御回路は、前記第２のコマンド信号の活性化に応じて第４のコマンド信号を活性化するよう構成され、
前記第４のコマンド信号が活性化されている場合の前記出力ゲート回路の出力は、一定値に固定される
ことを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項８】
マトリクス状に配置され、行アクセス及び列アクセスによって選択される複数のメモリセルをさらに備え、
前記第１の制御は前記列アクセスであり、
前記第２の制御は前記行アクセスである
ことを特徴とする請求項３乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の制御は、前記複数のメモリセルに対するリード制御又はライト制御であり、
前記第２の制御は、前記複数のメモリセルに対するリフレッシュ制御である
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記内部回路は、複数段のインバータ回路を含んで構成され、
前記複数のトランジスタは、前記複数段のインバータ回路を構成する
ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＢＴＩ(Bias Temperature Instability)劣化が発生する可能性のあるトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置において多用されるＭＯＳトランジスタに関して、ＢＴＩ劣化と呼ばれる経年劣化の発生が知られている。ＢＴＩ劣化は、オン状態が続くと閾値電圧が次第に大きくなり、ドレイン電流が減少するというもので、ＢＴＩ劣化が発生したトランジスタでは、通過信号のデューティが乱れるなどの不都合が生じる。ＢＴＩ劣化は、Ｐチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタのいずれでも発生し、前者ではＮＢＴＩ(Negative BTI)劣化、後者ではＰＢＴＩ(Positive BTI)劣化と呼ばれる。
【０００３】
特許文献１には、ＳＲＡＭ(Static Random Access Memory)のメモリセルを構成するＭＯＳトランジスタに関して、ＢＴＩ劣化の発生を抑制するための発明が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２３７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、各種制御信号の伝達経路には、信号のバッファリングや遅延を担うインバータ回路などの、複数のトランジスタを含む内部回路が設けられていることが通常である。このような内部回路内のトランジスタは、対応する制御信号の論理状態が長時間にわたって固定されると、それに応じて長時間にわたってオン状態のままとなる場合がある。これは、内部回路内のトランジスタに上述したＢＴＩ劣化が発生する原因となるので、改善が求められている。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１及び第２のコマンド信号を生成するコマンド生成回路と、複数のトランジスタを含み、前記第１及び第２のコマンド信号のそれぞれに対応して該複数のトランジスタが第１の動作状態となるよう構成された内部回路と、前記内部回路から出力される第１の信号を受け、前記コマンド生成回路が前記第２のコマンド信号を活性化していないことに対応して該第１の信号を出力する一方、前記コマンド生成回路が前記第２のコマンド信号を活性化していることに対応して該第１の信号を出力しないよう構成された出力ゲート回路とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、第１のコマンド信号が生成されていないとき（第１のコマンド信号の論理状態が非活性状態に固定されているとき）であっても、第２のコマンド信号が生成されているときには、第１のコマンドに対応する内部回路内の複数のトランジスタを、第１のコマンド信号が生成されている場合と同じ第１の動作状態とすることが可能になる。また、内部回路は、第２のコマンドに対応して内部回路内の複数のトランジスタが第１の動作状態となるように構成されているので、第１の動作状態が長時間にわたって維持されることもない。したがって、内部回路内の複数のトランジスタにおけるＢＴＩ劣化の発生を抑制することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態による半導体装置１０のシステム構成を示す図である。
【図２】図１に示したデータ入出力回路３３の内部構成を示す図である。
【図３】図２に示したリードライトアンプ３４＿０＿１に関わる回路の構成を示す図である。
【図４】（ａ）は、図１に示したタイミング制御回路４１の内部回路のうちリード動作に関わる部分を示す図であり、（ｂ）は、図１に示したタイミング制御回路４１の内部回路のうちライト動作に関わる部分を示す図である。
【図５】（ａ）は、図２に示した遅延回路６１ｄの内部構成を示す図であり、（ｂ）は、（ａ）に示した内部回路６１ｄｂを構成するインバータ回路個々の内部構成を示す図である。
【図６】（ａ）は、図２に示したタイミング制御回路４１の内部回路に関わる各種信号のリード動作時の時間変化を示すタイミングチャートであり、（ｂ）は、図２に示したタイミング制御回路４１の内部回路に関わる各種信号のリフレッシュ動作時の時間変化を示すタイミングチャートである。
【図７】本発明の第２の実施の形態による半導体装置に含まれるタイミング制御回路４１の内部回路のうちリード動作に関わる部分を示す図である。
【図８】本発明の第３の実施の形態による半導体装置に含まれる遅延回路８０の内部構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
本発明の第１の実施の形態による半導体装置１０はＤＤＲ３型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、図１に示すように、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２、アドレス端子１３、データ入出力端子１４、電源端子１５ａ，１５ｂ，１６を備えている。
【００１１】
クロック端子１１ａ，１１ｂは、外部クロック信号ＣＫ，／ＣＫが供給される端子である。供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２０に供給される。クロック入力回路２０は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路２１、タイミングジェネレーター２２、コマンドデコード回路２４、アドレスラッチ回路２６、タイミング制御回路４１など、半導体装置１０を構成する各種回路に供給する。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。
【００１２】
ＤＬＬ回路２１は、内部クロック信号ＩＣＬＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。生成された内部クロック信号ＬＣＬＫは、入出力回路３５に供給される。また、タイミングジェネレーター２２は、内部クロック信号ＩＣＬＫの出力に基づいて別の内部クロック信号を生成し、他の内部回路に供給する回路である。
【００１３】
コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴ、リセット信号／ＲＥＳＥＴなどの各種コマンド信号ＣＭＤが供給される端子である。コマンド端子１２に供給されたコマンド信号ＣＭＤは、コマンド入力回路２３を介してコマンドデコード回路２４に供給される。
【００１４】
コマンドデコード回路２４は、コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成する回路（コマンド生成回路）である。コマンドデコード回路２４によって生成される内部コマンドには、リフレッシュコマンドＩＲＥＦ０（第２のコマンド信号）、リードコマンドＭＲＥＡＤ（第１のコマンド信号）、ライトコマンドＭＷＲＩＴＥなどが含まれる。
【００１５】
なお、リフレッシュには、セルフリフレッシュ、オートリフレッシュ、パーバンクリフレッシュなどの種類があり、実際にはこれらリフレッシュの種類ごとに異なる内部コマンドが用いられるが、本実施の形態では、各種リフレッシュに対応する内部コマンドをまとめて「リフレッシュコマンドＩＲＥＦ０」と称している。また、リフレッシュ制御は、通常、周期的に何度も繰り返される制御である。オートリフレッシュやパーバンクリフレッシュを行う場合には、外部のコントローラによって繰り返し制御が行われ、セルフリフレッシュを行う場合には、後述するリフレッシュ制御回路４０が自律的に繰り返し制御を行う。したがって、リフレッシュコマンドＩＲＥＦ０は、リフレッシュ制御が行われている間、周期的に活性化される信号となる。
【００１６】
コマンドデコード回路２４によって生成された各種内部コマンドは、半導体装置１０内の各回路に供給される。具体的には、リフレッシュコマンドＩＲＥＦ０はリフレッシュ制御回路４０（第２の制御回路）に、リードコマンドＭＲＥＡＤ及びライトコマンドＭＷＲＩＴＥはタイミング制御回路４１（第１の制御回路）に、それぞれ供給される。リフレッシュ制御回路４０及びタイミング制御回路４１の詳細については、後述する。
【００１７】
アドレス端子１３は、複数ビットからなるアドレス信号ＡＤＤの各ビットがそれぞれ供給される複数の端子によって構成される。アドレス端子１３に供給されたアドレス信号ＡＤＤは、アドレス入力回路２５を介して、アドレスラッチ回路２６に供給される。アドレスラッチ回路２６は、内部クロック信号ＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。
【００１８】
アドレス信号ＡＤＤは、通常、メモリセルアレイ３０内の１又は複数のメモリセルを特定する信号である。メモリセルアレイ３０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。したがって、メモリセルアレイ３０の内部では、複数のメモリセルＭＣがマトリクス状に配置されている。なお、図１では、ワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣをそれぞれ１つずつ、例示している。また、ビット線ＢＬは、後述する図３に示すように、実際にはビット線対ＢＬＴ，ＢＬＢにより構成される。
【００１９】
コマンド端子１２にアクトコマンドが供給されるタイミングでアドレス端子１３に供給されるアドレス信号ＡＤＤには、ワード線ＷＬを特定するロウアドレスＸＡＤＤが含まれる。ロウアドレスＸＡＤＤは、ロウ制御回路３１に供給される。一方、コマンド端子１２にカラムアクセスコマンド（リードコマンド又はライトコマンド）が供給されるタイミングでアドレス端子１３に供給されるアドレス信号ＡＤＤには、ビット線ＢＬを特定するカラムアドレスＹＡＤＤが含まれる。カラムアドレスＹＡＤＤは、カラム制御回路３２に供給される。
【００２０】
一方、半導体装置１０がモードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、図示しないモードレジスタに供給される。モードレジスタは、アドレス信号ＡＤＤによって示される各種の情報が設定される回路であり、半導体装置１０内の各回路によって参照される。
【００２１】
ロウ制御回路３１は、メモリセルアレイ３０に含まれる複数のワード線ＷＬのうち、ロウアドレスＸＡＤＤに対応するワード線ＷＬを選択する回路である。一方、カラム制御回路３２は、メモリセルアレイ３０に含まれる複数のビット線ＢＬのうち、カラムアドレスＹＡＤＤに対応するビット線ＢＬを選択する回路である。なお、後に説明するカラムスイッチ７１（図３）は、カラム制御回路３２の一部である。カラム制御回路３２によって選択されたビット線ＢＬは、後述するセンスアンプ７０（図３を参照）を介して、データ入出力回路３３内のリードライトアンプ３４に接続される。
【００２２】
電源端子１５ａ，１５ｂは、それぞれ外部電源電圧ＶＤＤ，ＶＳＳが供給される端子である。電源端子１５ａ，１５ｂに供給された外部電源電圧ＶＤＤ，ＶＳＳは、内部電源発生回路５０を含む半導体装置１０内の各回路に供給される。内部電源発生回路５０は、外部電源電圧ＶＤＤ，ＶＳＳから、それぞれ外部電源電圧ＶＤＤとは電圧値の異なる内部電源電圧ＶＰＰ，ＶＲＥＲＤ，ＶＰＥＲＩ，ＳＡＰ，ＳＡＮその他の各種内部電源電圧を生成する回路である。これらの内部電源電圧も、半導体装置１０内の各回路へ供給される。
【００２３】
電源端子１６は、参照電圧ＶＲＥＦが供給される端子である。参照電圧ＶＲＥＦの電圧値は外部電源電圧ＶＤＤの１／２であり、アドレス入力回路２５及びコマンド入力回路２３において、外部から入力された信号の論理判定を行う際の基準電圧として用いられる。
【００２４】
データ入出力端子１４は、それぞれデータ入出力回路３３内の入出力回路３５に接続された複数の端子を含んで構成される。これら複数の端子には、リードデータＤＱの出力及びライトデータＤＱの入力受付を行うための端子と、入出力のタイミングを規定するためのデータストローブ信号の入力を受け付けるデータストローブ端子とが含まれる。前者の端子の数をＮとすると、本実施の形態による半導体装置１０ではＮ＝１６である。入出力回路３５は、リードライトアンプ３４を介して、メモリセルアレイ３０に接続される。
【００２５】
リード動作時においては、センスアンプによって増幅されたリードデータＤＱがリードライトアンプ３４でさらに増幅され、入出力回路３５を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、入出力回路３５を経てリードライトアンプ３４に入力され、増幅されたうえでセンスアンプに供給される。
【００２６】
以下、図２及び図３を参照しながら、以上の動作に関わる各回路の具体的な構成について詳しく説明する。
【００２７】
まず、半導体装置１０は、上述したように、リードデータＤＱの出力及びライトデータＤＱの入力受付を行うためのデータ入出力端子１４をＮ個有している。以下、このデータ入出力端子１４のように複数の同じ構成がある場合、それぞれの符号に＿０，＿１，・・・のように０から始まる通番を付加することにより、個々の構成を区別することとする。この表記によれば、半導体装置１０は、Ｎ個のデータ入出力端子１４＿０〜１４＿Ｎ−１を有していることになる。
【００２８】
入出力回路３５は、図２に示すように、データ入出力端子１４ごとに、入出力バッファ３５ｂ、内部バスＯＵＴＢＳ、及びＦＩＦＯ３５ａを含んで構成される。ｎ番目（ｎは０からＮ−１までの整数）の入出力バッファ３５ｂ＿ｎは、内部バスＯＵＴＢＳ＿ｎを介して、ＦＩＦＯ３５ａ＿ｎに接続される。各ＦＩＦＯ３５ａは、図１に示したＤＬＬ回路２１から供給される内部クロック信号ＬＣＬＫに同期して動作するよう、構成される。
【００２９】
半導体装置１０には８×Ｎ台のリードライトアンプ３４及び４×Ｎ本のリードライトバスＲＷＢＳが設けられており、各ＦＩＦＯ３５ａはそれぞれ、４本のリードライトバスＲＷＢＳを介して、８台のリードライトアンプ３４と接続される。具体的に説明すると、ｎ番目のＦＩＦＯ３５ａ＿ｎは、リードライトバスＲＷＢＳ＿４ｎを介して２台のリードライトアンプ３４＿８ｎ，３４＿８ｎ＋１に接続され、リードライトバスＲＷＢＳ＿４ｎ＋１を介して２台のリードライトアンプ３４＿８ｎ＋２，３４＿８ｎ＋３に接続され、リードライトバスＲＷＢＳ＿４ｎ＋２を介して２台のリードライトアンプ３４＿８ｎ＋４，３４＿８ｎ＋５に接続され、リードライトバスＲＷＢＳ＿４ｎ＋３を介して２台のリードライトアンプ３４＿８ｎ＋６，３４＿８ｎ＋７に接続される。
【００３０】
各リードライトアンプ３４はそれぞれ、一対のメインＩＯ線対ＭＩＯＴ，ＭＩＯＢに接続される。具体的に説明すると、ｍ番目（ｍは０から８Ｎ−１までの整数）のリードライトアンプ３４＿ｍは、ｍ番目のメインＩＯ線対ＭＩＯＴ＿ｍ，ＭＩＯＢ＿ｍに接続される。また、各リードライトアンプ３４には、図１に示したタイミング制御回路４１から、リードイネーブル信号ＲＡＥ及びライトイネーブル信号ＷＡＥが共通に供給される。さらに、偶数番目のリードライトアンプ３４＿２ｋ（ｋは０から４Ｎ−１までの整数）にはタイミング制御回路４１からバスドライブ信号Ｂｕｓｄｒｉｖｅ＿０が共通に供給され、奇数番目のリードライトアンプ３４＿２ｋ＋１にはタイミング制御回路４１からバスドライブ信号Ｂｕｓｄｒｉｖｅ＿１が共通に供給される。
【００３１】
リードライトアンプ３４＿１は、図３に示すように、リードアンプ３４Ｒ、ライトアンプ３４Ｗ、及び接続回路３４Ｃを含んで構成される。なお、図３にはリードライトアンプ３４＿１及びそれに関わる回路のみを示しているが、他のリードライトアンプ３４＿ｍ及びそれに関わる回路についても同様である。以下、リードライトアンプ３４＿１に着目して説明を続ける。
【００３２】
リードアンプ３４Ｒは、対応するメインＩＯ線対ＭＩＯＴ＿１，ＭＩＯＢ＿１の間にたすき掛け構成で接続された２つのＣＭＯＳインバータを含んで構成される。これらＣＭＯＳインバータの高位側電源電位及び低位側電源電位としては、図１に示した内部電源発生回路５０から、それぞれ電源電位ＶＰＥＲＩ及び電源電位ＶＳＳが供給される。また、リードアンプ３４Ｒはさらに、これらのＣＭＯＳインバータそれぞれと、電源電位ＶＳＳが供給される電源配線との間に設けられたＮチャンネル型ＭＯＳトランジスタを有して構成される。このＮチャンネル型ＭＯＳトランジスタのゲート電極にはリードイネーブル信号ＲＡＥが供給されており、これによりリードアンプ３４Ｒは、リードイネーブル信号ＲＡＥが活性化されている場合に限って動作するように構成されている。
【００３３】
リードアンプ３４Ｒは、対応するメインＩＯ線対ＭＩＯＴ＿１，ＭＩＯＢ＿１に現れた電位差を増幅する役割を果たす。図３に示すように、メインＩＯ線対ＭＩＯＴ＿１は接続回路３４Ｃを介してリードライトバスＲＷＢＳ＿０に接続されており、接続回路３４Ｃが接続状態となっている間、リードアンプ３４Ｒによって増幅されたメインＩＯ線対ＭＩＯＴ＿１の電位は、リードライトバスＲＷＢＳ＿０に反映される。
【００３４】
ライトアンプ３４Ｗは、図３に示した回路構成から明らかなように、ライトイネーブル信号ＷＡＥがハイレベル（活性状態）であることを条件として、リードライトバスＲＷＢＳ＿０の電位がハイレベルである場合に、メインＩＯ線ＭＩＯＴ＿１の電位をハイレベル、メインＩＯ線ＭＩＯＢ＿１の電位をローレベルに制御し、リードライトバスＲＷＢＳ＿０の電位がローレベルである場合に、メインＩＯ線ＭＩＯＴ＿１の電位をローレベル、メインＩＯ線ＭＩＯＢ＿１の電位をハイレベルに制御する回路である。ライトイネーブル信号ＷＡＥがローレベル（非活性状態）である場合には、ライトアンプ３４Ｗの出力端子はハイインピーダンス状態となり、ライトアンプ３４ＷによるメインＩＯ線対ＭＩＯＴ＿１，ＭＩＯＢ＿１の電位制御は行われない。
【００３５】
接続回路３４Ｃは、タイミング制御回路４１から供給されるバスドライブ信号Ｂｕｓｄｒｉｖｅ＿１が活性状態にある場合に導通し、非活性状態である場合に非導通となるよう構成されたスイッチ回路である。接続回路３４Ｃが導通状態にある場合、リードライトバスＲＷＢＳ＿０は、メインＩＯ線対ＭＩＯＴ＿１及びライトアンプ３４Ｗに接続される。一方、接続回路３４Ｃが非導通状態にある場合、リードライトバスＲＷＢＳ＿０は、メインＩＯ線対ＭＩＯＴ＿１及びライトアンプ３４Ｗから切り離される。
【００３６】
ここで、図示していないが、リードライトアンプ３４＿０の接続回路３４Ｃは、タイミング制御回路４１から供給されるバスドライブ信号Ｂｕｓｄｒｉｖｅ＿１が活性状態にある場合に導通し、非活性状態である場合に非導通となるよう構成されたスイッチ回路である。また、図１に示したタイミング制御回路４１は、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿１とバスドライブ信号Ｂｕｓｄｒｉｖｅ＿０とが同時に活性状態となることのないように、これらの状態を制御する。したがって、リードライトアンプ３４＿１の接続回路３４Ｃと、リードライトアンプ３４＿０の接続回路３４Ｃ（不図示）とが同時に導通状態となることはなく、２本のメインＩＯ線対ＭＩＯＴがリードライトバスＲＷＢＳ＿０に同時に接続されることはない。
【００３７】
図３に示すように、ビット線対ＢＬＴ，ＢＬＢとリードアンプ３４Ｒとの間には、ビット線対ＢＬＴ，ＢＬＢ側から順に、センスアンプ７０、カラムスイッチ７１、プリチャージ回路７２、ＩＯスイッチ７３が設けられる。
【００３８】
センスアンプ７０は、対応するビット線対ＢＬＴ，ＢＬＢの間にたすき掛け構成で接続された２つのＣＭＯＳインバータを有して構成される。これらＣＭＯＳインバータの高位側電源電位及び低位側電源電位としては、図１に示した内部電源発生回路５０から、それぞれ電源電位ＳＡＰ及び電源電位ＳＡＮが供給される。センスアンプ７０は、対応するビット線対ＢＬＴ，ＢＬＢに現れた微少な電位差をＳＡＰ−ＳＡＮまで増幅する役割を果たす。
【００３９】
カラムスイッチ７１は、ビット線対ＢＬＴとメインＩＯ線対ＭＩＯＴ＿１の間に設けられたＮチャンネル型ＭＯＳトランジスタと、ビット線対ＢＬＢとメインＩＯ線対ＭＩＯＢ＿１の間に設けられたＮチャンネル型ＭＯＳトランジスタとによって構成される。これらのトランジスタのゲート電極には、図１に示したタイミング制御回路４１からカラムスイッチイネーブル信号ＣＹＥが共通に供給される。これによりカラムスイッチ７１は、カラムスイッチイネーブル信号ＣＹＥが活性化している場合に導通状態となってビット線対ＢＬＴ，ＢＬＢとメインＩＯ線対ＭＩＯＴ＿１，ＭＩＯＢ＿１とを互いに接続する一方、カラムスイッチイネーブル信号ＣＹＥが非活性となっている場合には、これらを切り離す役割を果たす。
【００４０】
プリチャージ回路７２は、図３に示した回路構成から明らかなように、図示しない制御回路から供給されるプリチャージ信号ＰＩＯがローレベルに活性化している場合に、メインＩＯ線ＭＩＯＴ＿１及びメインＩＯ線ＭＩＯＢ＿１それぞれの電位を上述した電源電位ＶＰＥＲＩにセットする回路である。プリチャージ信号ＰＩＯは、リード動作及びライト動作のいずれもが実行されていない場合に活性化するよう、制御される。
【００４１】
ＩＯスイッチ７３は、メインＩＯ線ＭＩＯＴ＿１に設けられたＮチャンネル型ＭＯＳトランジスタと、メインＩＯ線ＭＩＯＢ＿１の間に設けられたＮチャンネル型ＭＯＳトランジスタとによって構成される。これらのトランジスタのゲート電極には、リードアンプ３４Ｒに供給されるリードイネーブル信号ＲＡＥの反転信号が共通に供給される。
【００４２】
後に説明する図６（ａ）に示すように、図１に示したタイミング制御回路４１は、リード動作を行う場合、まずカラムスイッチイネーブル信号ＣＹＥを活性化し、その後リードイネーブル信号ＲＡＥを活性化するよう構成される。カラムスイッチイネーブル信号ＣＹＥが活性化してからリードイネーブル信号ＲＡＥが活性化するまでの間、センスアンプ７０により、メインＩＯ線対ＭＩＯＴ＿１，ＭＩＯＢ＿１間の電位差がＳＡＰ−ＳＡＮまで増幅される。その後、リードイネーブル信号ＲＡＥが活性化されると、この電位差がリードアンプ３４ＲによってさらにＶＰＥＲＩ−ＶＳＳまで増幅され、リードライトバスＲＷＢＳ＿０にはＶＰＥＲＩ又はＶＳＳが供給されることとなる。
【００４３】
以上、リード動作及びライト動作に関わる各回路の具体的な構成について、詳しく説明した。次に、図１に戻って、リフレッシュ制御回路４０及びタイミング制御回路４１の詳細を説明する。
【００４４】
まず、リフレッシュ制御回路４０は、メモリセルアレイ３０のリフレッシュ動作を制御する回路である。リフレッシュ動作はワード線ＷＬを活性化することによって行われるものであることから、リフレッシュ制御回路４０は、リフレッシュコマンドＩＲＥＦ０に基づいてロウ制御回路３１を制御するように構成される。つまり、リフレッシュ制御回路４０が行う制御（第２の制御）は、ロウアクセス（行アクセス）である。具体的には、リフレッシュコマンドＩＲＥＦ０に基づいてリフレッシュコマンドＩＲＥＦ３を生成し、ロウ制御回路３１に供給する。ロウ制御回路３１は、リフレッシュ対象のロウアドレスを生成するリフレッシュアドレスカウンタ（不図示）を内蔵しており、リフレッシュコマンドＩＲＥＦ３により示されるタイミングでリフレッシュアドレスカウンタにより生成されるロウアドレスに対応するワード線ＷＬを活性化することにより、リフレッシュ動作を行う。
【００４５】
また、リフレッシュ制御回路４０は、リフレッシュコマンドＩＲＥＦ０に基づいてリフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２（第３及び第４のコマンド信号）を生成し、タイミング制御回路４１に供給する機能も有している。リフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２は、リフレッシュを行う際にハイレベルに活性化されるコマンドである。詳しくは、タイミング制御回路４１の説明に合わせて説明する。
【００４６】
タイミング制御回路４１は、リード動作又はライト動作が行われる際に、カラム制御回路３２及びリードライトアンプ３４の動作タイミングを制御する回路である。この制御を行うために、タイミング制御回路４１には、リードコマンドＭＲＥＡＤ、ライトコマンドＭＷＲＩＴＥ、及び内部クロック信号ＩＣＬＫが供給される。カラム制御回路３２は上述したようにビット線ＢＬを選択する回路であり、リードライトアンプ３４も図３を参照して説明したようにビット線ＢＬに関わる回路であるから、タイミング制御回路４１が行う制御（第１の制御）は、カラムアクセス（列アクセス）である。
【００４７】
タイミング制御回路４１は、リード動作に関連して、図４（ａ）に示すように、Ｄ型のラッチ回路６０ａ〜６０ｃ及び遅延回路６１ａ〜６１ｄを有している。ラッチ回路６０ａ〜６０ｃそれぞれのクロック端子には、内部クロック信号ＩＣＬＫが供給される。
【００４８】
リードコマンドＭＲＥＡＤは、ラッチ回路６０ａの入力端子に供給される。リードコマンドＭＲＥＡＤがハイとなっている期間に内部クロック信号ＩＣＬＫのライジングエッジが到来すると、図６（ａ）に示すように、ラッチ回路６０ａの出力端子から出力されるリードコマンドＭＲＥＡＤ＿０がハイとなる。リードコマンドＭＲＥＡＤ＿０は、内部クロック信号ＩＣＬＫの次のライジングエッジが到来するまでハイに維持される。
【００４９】
リードコマンドＭＲＥＡＤ＿０は、遅延回路６１ａ及びラッチ回路６０ｂに供給される。遅延回路６１ａは、リードコマンドＭＲＥＡＤ＿０を遅延時間Ｄａにわたって遅延させ、カラムスイッチイネーブル信号ＣＹＥとして出力する回路である。したがって、図６（ａ）に示すように、カラムスイッチイネーブル信号ＣＹＥは、リードコマンドＭＲＥＡＤ＿０に比べてＤａだけ遅延した信号となる。
【００５０】
遅延回路６１ａから出力されたカラムスイッチイネーブル信号ＣＹＥは、上述したように図３に示したカラムスイッチ７１に供給される他、遅延回路６１ｂ，６１ｃにも供給される。遅延回路６１ｂ，６１ｃは、カラムスイッチイネーブル信号ＣＹＥをそれぞれ遅延時間Ｄｂ，Ｄｃにわたって遅延させる回路である。遅延回路６１ｂ，６１ｃの出力信号は、それぞれリードイネーブル信号ＲＡＥ及びバスドライブ信号Ｂｕｓｄｒｉｖｅ＿０となる。したがって、図６（ａ）に示すように、リードイネーブル信号ＲＡＥ及びバスドライブ信号Ｂｕｓｄｒｉｖｅ＿０は、リードコマンドＭＲＥＡＤ＿０に比べてそれぞれＤａ＋Ｄｂ，Ｄａ＋Ｄｃだけ遅延した信号となる。なお、遅延時間Ｄｃは、遅延時間Ｄｂに比べて大きい値に設定される。
【００５１】
ラッチ回路６０ａからリードコマンドＭＲＥＡＤ＿０の供給を受けるラッチ回路６０ｂの出力端子は、ラッチ回路６０ｃの入力端子に接続される。つまり、ラッチ回路６０ａ〜６０ｃは直列に接続されている。その結果、ラッチ回路６０ｃの出力端子から出力されるリードコマンドＭＲＥＡＤ＿１は、図６（ａ）に示すように、リードコマンドＭＲＥＡＤ＿０に比べて２クロック分遅延した信号となる。リードコマンドＭＲＥＡＤ＿１は、遅延回路６１ｈに供給される。
【００５２】
遅延回路６１ｈは、遅延時間ＤｄにわたってリードコマンドＭＲＥＡＤ＿１を遅延させ、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿１として出力する回路である。したがって、図６（ａ）に示すように、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿１は、リードコマンドＭＲＥＡＤ＿１に比べてＤｄだけ遅延した信号となる。遅延時間Ｄｄの具体的な値は、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿０が活性化されてからバスドライブ信号Ｂｕｓｄｒｉｖｅ＿１が活性化されるまでの時間が、リードライトバスＲＷＢＳを通じて１つのリードデータを出力するのに必要な時間に等しくなるよう設定される。
【００５３】
遅延回路６１ａ〜６１ｄには、図１に示したリフレッシュ制御回路４０から、上述したリフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２も供給される。
【００５４】
リフレッシュ制御回路４０は、図６（ｂ）に示すように、リフレッシュコマンドＩＲＥＦ０がハイレベルに活性化される都度、リフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２を活性化するように構成される。
【００５５】
ここで、リフレッシュ制御回路４０は、リフレッシュコマンドＩＲＥＦ０の活性化周期より短い時間となるように、リフレッシュコマンドＩＲＥＦ１の活性化を維持する期間を制御している。これは、リフレッシュ制御が繰り返し実行されている間、リフレッシュコマンドＩＲＥＦ１が活性化されたままとなることを防止するためである。また、リフレッシュ制御回路４０は、リフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２を同時に活性化する一方、リフレッシュコマンドＩＲＥＦ１をリフレッシュコマンドＩＲＥＦ２より先に非活性に戻すようにしている。これは、リフレッシュ制御中に遅延回路６１ａ〜６１ｄの出力が活性化してしまうことのないようにするためである。
【００５６】
リフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２は、遅延回路６１ａ〜６１ｄのそれぞれを構成する複数のトランジスタにおいて、ＢＴＩ劣化が発生することを抑制する役割を果たす。以下、詳しく説明する。
【００５７】
遅延回路６１ｄは、図５（ａ）に示すように、論理和回路からなる入力ゲート回路６１ｄａと、複数段のインバータ回路からなる内部回路６１ｄｂと、一方入力端にインバータ回路が設けられた否定論理和回路からなる出力ゲート回路６１ｄｃとを有して構成される。なお、図５（ａ）には遅延回路６１ｄの内部構成のみを示しているが、遅延回路６１ａ〜６１ｃの内部構成も同様である。遅延時間の違いは、内部回路６１ｄｂを構成するインバータ回路の段数の違いによって実現される。以下、遅延回路６１ｄに着目して説明する。
【００５８】
入力ゲート回路６１ｄａには、リードコマンドＭＲＥＡＤ＿１と、リフレッシュコマンドＩＲＥＦ１とが供給される。したがって、入力ゲート回路６１ｄａは、リードコマンドＭＲＥＡＤ（第１のコマンド信号）及びリフレッシュコマンドＩＲＥＦ０（第２のコマンド信号）のいずれかが活性化されている場合（ハイレベルになっている場合）と、リードコマンドＭＲＥＡＤ及びリフレッシュコマンドＩＲＥＦ０のいずれもが活性化されていない場合（ローレベルとなっている場合）とで、異なる論理状態を出力する。具体的には、前者の場合にはハイレベルを出力し、後者の場合にはローレベルを出力する。入力ゲート回路６１ｄａから出力される信号（第２の信号）は、内部回路６１ｄｂの初段を構成するインバータ回路の入力端に供給される。
【００５９】
内部回路６１ｄｂは、入力ゲート回路６１ｄａの出力信号の論理状態に応じて異なる動作状態となるよう構成される。具体的には、入力ゲート回路６１ｄａの出力信号がハイレベルになっている場合、奇数段目のインバータ回路の出力がローレベルとなり、偶数段目のインバータ回路の出力がハイレベルとなる（第１の動作状態）。本実施の形態による内部回路６１ｄｂは、図５（ａ）に示すように８段のインバータ回路を有しているので、この場合の内部回路６１ｄｂの出力ノードＮＯＤＥ＿Ａの電位レベルは、図６（ｂ）に示すようにハイレベルとなる（期間Ｓ１）。一方、入力ゲート回路６１ｄａの出力信号がローレベルになっている場合、奇数段目のインバータ回路の出力がハイレベルとなり、偶数段目のインバータ回路の出力がローレベルとなる（第２の動作状態）。この場合の出力ノードＮＯＤＥ＿Ａの電位レベルは、図６（ｂ）に示すようにローレベルとなる（期間Ｓ２）。
【００６０】
ここで、内部回路６１ｄｂを構成する複数段のインバータ回路はそれぞれ、図５（ｂ）に示すように、高位側電源配線と低位側電源配線との間にＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタが直列に接続された構造を有するＣＭＯＳによって構成される。内部回路６１ｄｂが上述した第１の動作状態にある場合、奇数段目のインバータ回路では、Ｐチャンネル型ＭＯＳトランジスタがオフ、Ｎチャンネル型ＭＯＳトランジスタがオンの状態となり、偶数段目のインバータ回路では、Ｐチャンネル型ＭＯＳトランジスタがオン、Ｎチャンネル型ＭＯＳトランジスタがオフの状態となる。一方、内部回路６１ｄｂが上述した第２の動作状態にある場合には、奇数段目のインバータ回路では、Ｐチャンネル型ＭＯＳトランジスタがオン、Ｎチャンネル型ＭＯＳトランジスタがオフの状態となり、偶数段目のインバータ回路では、Ｐチャンネル型ＭＯＳトランジスタがオフ、Ｎチャンネル型ＭＯＳトランジスタがオンの状態となる。
【００６１】
これらのことから理解されるように、内部回路６１ｄｂの動作状態が固定されていると、内部回路６１ｄｂを構成する複数のトランジスタのオンオフ状態も固定される。したがって、第１及び第２の動作状態のいずれであれ、内部回路６１ｄｂの動作状態が固定されている状態が長時間にわたって継続すると、内部回路６１ｄｂを構成する複数のトランジスタにＢＴＩ劣化が発生する。
【００６２】
仮にリフレッシュコマンドＩＲＥＦ１をローレベルに固定したとすると、内部回路６１ｄｂの動作状態は、リード動作が行われない間（リードコマンドＭＲＥＡＤ＿１がローレベルとなっている間）、第２の動作状態に固定される。したがって、内部回路６１ｄｂを構成する複数のトランジスタに、ＢＴＩ劣化が発生するおそれがある。しかし、本実施の形態による半導体装置１０では、リフレッシュコマンドＩＲＥＦ０が活性化される都度、リフレッシュコマンドＩＲＥＦ０の活性化周期より短い時間にわたってリフレッシュコマンドＩＲＥＦ１をハイレベルに活性化しているので、リード動作が行われない期間であっても、リフレッシュコマンドＩＲＥＦ０が活性化される都度、内部回路６１ｄｂの動作状態は、第１の動作状態と第２の動作状態の間を行き来することになる。その結果、リード動作が行われないことによって内部回路６１ｄｂの動作状態が固定されてしまうことが防止されており、したがって、本実施の形態による半導体装置１０によれば、内部回路６１ｄｂ内の複数のトランジスタにおけるＢＴＩ劣化の発生を抑制することが可能になっている。
【００６３】
ところで、リフレッシュコマンドＩＲＥＦ１の活性化に応じて内部回路６１ｄｂの動作状態が第１の動作状態に遷移した場合、内部回路６１ｄｂの出力信号は、リード動作を行わない場面であるにも関わらず、リード動作時と同様に活性化されてしまう。これがバストライブ信号Ｂｕｓｄｒｉｖｅ＿１としてリードライトアンプ３４（図１）に出力されてしまうと、誤動作の原因となる。出力ゲート回路６１ｄｃは、この誤動作を防止するために設けられている。
【００６４】
具体的に説明すると、出力ゲート回路６１ｄｃの一方入力端（インバータ回路が設けられている端部）には内部回路６１ｄｂの出力信号（第１の信号）が供給され、他方入力端（インバータ回路が設けられていない端部）にはリフレッシュコマンドＩＲＥＦ２が供給される。したがって、バストライブ信号Ｂｕｓｄｒｉｖｅ＿１として内部回路６１ｄｂの出力信号が出力されるのは、リフレッシュコマンドＩＲＥＦ２が非活性状態（ローレベル）になっている場合のみであり、リフレッシュコマンドＩＲＥＦ２が活性状態（ハイレベル）となっている場合の出力ゲート回路６１ｄｃの出力は、ローレベルに固定される。
【００６５】
ここで、上述したように、リフレッシュ制御回路４０は、リフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２を同時に活性化する一方、リフレッシュコマンドＩＲＥＦ１をリフレッシュコマンドＩＲＥＦ２より先に非活性に戻すようにしている。その結果として、リフレッシュコマンドＩＲＥＦ２は、リフレッシュコマンドＩＲＥＦ１の活性化に応じて内部回路６１ｄｂから出力される信号が出力ゲート回路６１ｄｃの一方入力端に到達する時点で、必ず活性化されている。したがって、半導体装置１０では、リフレッシュコマンドＩＲＥＦ１の活性化に応じてバストライブ信号Ｂｕｓｄｒｉｖｅ＿１がリード動作時と同様に活性化されてしまうことが防止されていると言える。
【００６６】
以上説明したように、本実施の形態による半導体装置１０によれば、リードコマンドＭＲＥＡＤが非活性状態に固定されている場合であっても、リフレッシュコマンドＩＲＥＦ０が生成されているときには、遅延回路６１ａ〜６１ｄ内の複数のトランジスタを、リードコマンドＭＲＥＡＤが生成されている場合と同じ第１の動作状態とすることが可能になる。また、遅延回路６１ａ〜６１ｄは、リフレッシュコマンドＩＲＥＦ０に対応して内部の複数のトランジスタが第１の動作状態となるように構成されているので、第１の動作状態が長時間にわたって維持されることもない。さらに、リフレッシュコマンドＩＲＥＦ０に対応して遅延回路６１ａ〜６１ｄ内の複数のトランジスタを第１の動作状態としているにも関わらず、タイミング制御回路４１の出力信号ＣＹＥ，ＲＡＥ，Ｂｕｓｄｒｉｖｅ＿０，Ｂｕｓｄｒｉｖｅ＿１がリード動作時と同様に活性化されてしまうこともない。したがって、本実施の形態による半導体装置１０によれば、遅延回路６１ａ〜６１ｄ内の複数のトランジスタにおけるＢＴＩ劣化の発生を、好適に抑制することが可能になる。
【００６７】
また、本実施の形態による半導体装置１０では、遅延回路６１ａ〜６１ｄ内の複数のトランジスタを第１の動作状態とするためのコマンドとしてリフレッシュコマンドＩＲＥＦ０を用いているが、上述したようにリフレッシュコマンドＩＲＥＦ０は定期的に活性化されるものである。したがって、本実施の形態による半導体装置１０によれば、他のコマンドを利用する場合に比べ、遅延回路６１ａ〜６１ｄ内の複数のトランジスタのＢＴＩ劣化を確実に緩和できる、という効果も奏される。
【００６８】
ここまで、タイミング制御回路４１内の回路のうちリード動作に関連する部分に着目して説明したが、ライト動作に関連する部分についても、同様の構成によりＢＴＩ劣化の発生を抑制できる。以下、詳しく説明する。
【００６９】
タイミング制御回路４１は、ライト動作に関連して、図４（ｂ）に示すように、Ｄ型のラッチ回路６０ｄ〜６０ｆ及び遅延回路６１ｅ〜６１ｈを有している。ラッチ回路６０ｄ〜６０ｆそれぞれのクロック端子には、内部クロック信号ＩＣＬＫが供給される。
【００７０】
ライトコマンドＭＷＲＩＴＥは、ラッチ回路６０ｄの入力端子に供給される。ラッチ回路６０ｄは、内部クロック信号ＩＣＬＫのライジングエッジでライトコマンドＭＷＲＩＴＥをラッチし、ライトコマンドＭＷＲＩＴＥ＿０として出力する回路である。出力されたライトコマンドＭＷＲＩＴＥ＿０は、遅延回路６１ｅ及びラッチ回路６０ｅに供給される。
【００７１】
遅延回路６１ｅは、ライトコマンドＭＷＲＩＴＥ＿０を遅延時間Ｄｅにわたって遅延させ、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿０として出力する回路である。一方、ラッチ回路６０ａ〜６０ｃは直列に接続されており、したがって、ラッチ回路６０ｃから出力されるライトコマンドＭＷＲＩＴＥ＿１は、ライトコマンドＭＷＲＩＴＥ＿０に比べて２クロック分遅延した信号となる。ライトコマンドＭＷＲＩＴＥ＿１は、遅延回路６１ｆ〜６１ｈのそれぞれに供給される。
【００７２】
遅延回路６１ｆ〜６１ｈはそれぞれ、ライトコマンドＭＷＲＩＴＥ＿１を遅延時間Ｄｆ，Ｄｇ，Ｄｈにわたって遅延させる回路である。遅延回路６１ｆ〜６１ｈの出力信号は、それぞれライトイネーブル信号ＷＡＥ、カラムスイッチイネーブル信号ＣＹＥ、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿１となる。
【００７３】
リード動作に関する遅延回路６１ａ〜６１ｄと同じく、遅延回路６１ｅ〜６１ｈにもリフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２が供給される。遅延回路６１ｅ〜６１ｈの内部構成は、図５（ａ）に示した遅延回路６１ｄのものと同様である。したがって、遅延回路６１ｅ〜６１ｈにおいても、遅延回路６１ａ〜６１ｄと同様、内部回路を構成する複数のトランジスタにおけるＢＴＩ劣化の発生が、好適に抑制される。
【００７４】
次に、図７を参照しながら、本発明の第２の実施の形態による半導体装置について説明する。
【００７５】
第１の実施の形態による半導体装置１０では１本のリードライトバスＲＷＢＳに２台のリードライトアンプ３４が接続されていた（図２を参照）が、本実施の形態による半導体装置では、１本のリードライトバスＲＷＢＳに１台のリードライトアンプ３４が接続される。したがって、本実施の形態による半導体装置は、８×Ｎ本のリードライトバスＲＷＢＳを有して構成される。また、これによりリードライトバスＲＷＢＳに接続されるリードライトアンプ３４を切り替える必要がなくなることから、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿０，Ｂｕｓｄｒｉｖｅ＿１に代えて、図７に示すように、単一のバスドライブ信号Ｂｕｓｄｒｉｖｅを用いるように構成される。その他の点では第１の実施の形態による半導体装置１０と同一であるので、以下、相違点に着目して説明する。
【００７６】
単一のバスドライブ信号Ｂｕｓｄｒｉｖｅを用いるため、本実施の形態によるタイミング制御回路４１は、図７に示すように、図４に示したタイミング制御回路４１とは異なり、バスドライブ信号Ｂｕｓｄｒｉｖｅ＿１を生成するための構成（ラッチ回路６０ｂ，６０ｃ及び遅延回路６１ｄ）を有しない。その他の点では図４に示したタイミング制御回路４１と同様であり、遅延回路６１ａ〜６１ｃから、それぞれカラムスイッチイネーブル信号ＣＹＥ、リードイネーブル信号ＲＡＥ、バスドライブ信号Ｂｕｓｄｒｉｖｅが出力される。
【００７７】
本実施の形態による遅延回路６１ａ〜６１ｃにも、第１の実施の形態による遅延回路６１ａ〜６１ｃと同様、リフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２が供給される。したがって、本実施の形態による半導体装置においても、遅延回路６１ａ〜６１ｃ内の複数のトランジスタにおけるＢＴＩ劣化の発生を、好適に抑制することが実現されている。
【００７８】
次に、図８を参照しながら、本発明の第３の実施の形態による半導体装置について説明する。
【００７９】
本実施の形態による半導体装置は、図８に示す遅延回路８０を備えて構成される。遅延回路８０は、図８に示すように、論理和回路からなる入力ゲート回路８０ａと、複数段のインバータ回路からなる内部回路８０ｂと、一方入力端にインバータ回路が設けられた否定論理和回路からなる出力ゲート回路８０ｃとを有して構成される。図５を参照すると理解されるように、この構成は上述した遅延回路６１ａ〜６１ｈのものと同様である。
【００８０】
図示していないが、本実施の形態による半導体装置は、制御信号ＩＣＯＭ１（第１のコマンド信号）に基づく制御（第１の制御）と、制御信号ＩＣＯＭ２（第２のコマンド信号）に基づく制御（第２の制御）とを行うように構成される。入力ゲート回路８０ａの一方入力端には制御信号ＩＣＯＭ１が供給されており、入力ゲート回路８０ａの出力信号は内部回路８０ｂに供給され、内部回路８０ｂの出力信号は出力ゲート回路８０ｃの一方入力端（インバータ回路が設けられている端部）に供給される。これにより、遅延回路８０は、制御信号ＩＣＯＭ１を遅延させてなる遅延信号ＩＣＯＭ１＿ｄｅｌａｙを出力するように構成される。
【００８１】
入力ゲート回路８０ａの他方入力端には、制御信号ＩＣＯＭ２＿ｅｎ（第３のコマンド信号）が供給される。また、出力ゲート回路８０ｃの他方入力端（インバータ回路が設けられていない端部）には制御信号ＩＣＯＭ２＿ｍａｓｋ（第４のコマンド信号）が供給される。制御信号ＩＣＯＭ２＿ｅｎは、制御信号ＩＣＯＭ２の活性化に応じてハイレベルに活性化される信号であり、制御信号ＩＣＯＭ２＿ｅｎは、制御信号ＩＣＯＭ２が活性化している間に遅延信号ＩＣＯＭ１＿ｄｅｌａｙが活性化されないよう、出力ゲート回路８０ｃの出力を固定する役割を担う信号である。
【００８２】
以上の構成により、本実施の形態による半導体装置によれば、制御信号ＩＣＯＭ１が非活性状態に固定されている場合であっても、制御信号ＩＣＯＭ２が生成されているときには、遅延回路８０内の複数のトランジスタ（具体的には、内部回路８０ｂ内の各インバータ回路を構成するトランジスタ）を、制御信号ＩＣＯＭ１が生成されている場合と同じ動作状態（第１の動作状態）とすることが可能になる。また、遅延回路８０は、制御信号ＩＣＯＭ２に対応して内部の複数のトランジスタが第１の動作状態となるように構成されているので、第１の動作状態が長時間にわたって維持されることもない。さらに、制御信号ＩＣＯＭ２に対応して遅延回路８０内の複数のトランジスタを第１の動作状態としているにも関わらず、遅延信号ＩＣＯＭ１＿ｄｅｌａｙが制御信号ＩＣＯＭ１の活性化時と同様に活性化されてしまうこともない。したがって、本実施の形態による半導体装置によれば、遅延回路８０内の複数のトランジスタにおけるＢＴＩ劣化の発生を、好適に抑制することが可能になる。
【００８３】
なお、本実施の形態による遅延回路８０は、第１及び第２の実施の形態で説明した遅延回路６１ａ〜６１ｈとして用いることが可能である。この場合、制御信号ＩＣＯＭ１はリードコマンドＭＲＥＡＤ又はライトコマンドＭＷＲＩＴＥとなり、制御信号ＩＣＯＭ２＿ｅｎ，ＩＣＯＭ２＿ｍａｓｋはそれぞれ、リフレッシュコマンドＩＲＥＦ１，ＩＲＥＦ２となる。その他の用途で遅延回路８０を用いることも、もちろん可能である。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８５】
例えば、上述した第１乃至第３の実施の形態では、ＢＴＩ劣化発生の防止対象である内部回路として遅延回路内の複数段のインバータ回路を取り上げたが、本発明は、遅延回路内の複数段のインバータ回路でなくても、ＢＴＩ劣化が発生する可能性のあるトランジスタを含む回路に広く適用可能である。
【００８６】
また、本発明は、ＳＲＡＭ(Static Random Access Memory)などの揮発性メモリや、フラッシュメモリ、ＰＲＡＭ(Phase change Random Access Memory)、ＲｅＲＡＭ(Resistance Random Access Memory)、ＳＴＴ−ＲＡＭ(Spin Transfer Torque Random Access Memory)などの不揮発性メモリなど、コマンド制御を受ける半導体装置に広く適用可能である。さらに、本発明は、コマンドを発行する装置であるコントローラにも適用可能である。
【符号の説明】
【００８７】
１０                  半導体装置
１１ａ，１１ｂ        クロック端子
１２                  コマンド端子
１３                  アドレス端子
１４                  データ入出力端子
１５ａ，１５ｂ，１６  電源端子
２０                  クロック入力回路
２１                  ＤＬＬ回路
２２                  タイミングジェネレーター
２３                  コマンド入力回路
２４                  コマンドデコード回路
２５                  アドレス入力回路
２６                  アドレスラッチ回路
３０                  メモリセルアレイ
３１                  ロウ制御回路
３２                  カラム制御回路
３３                  データ入出力回路
３４                  リードライトアンプ
３４Ｃ                接続回路
３４Ｒ                リードアンプ
３４Ｗ                ライトアンプ
３５                  入出力回路
３５ａ                ＦＩＦＯ
３５ｂ                入出力バッファ
４０                  リフレッシュ制御回路
４１                  タイミング制御回路
５０                  内部電源発生回路
６０ａ〜６０ｆ        ラッチ回路
６１ａ〜６１ｈ        遅延回路
６１ｄａ，８０ａ      入力ゲート回路
６１ｄｂ，８０ｂ      内部回路
６１ｄｃ，８０ｃ      出力ゲート回路
７０                  センスアンプ
７１                  カラムスイッチ
７２                  プリチャージ回路
７３                  ＩＯスイッチ
８０                  遅延回路
ＢＬ，ＢＬＴ，ＢＬＢ  ビット線
ＭＩＯＴ，ＭＩＯＢ    メインＩＯ線
ＭＣ                  メモリセル
ＯＵＴＢＳ            内部バス
ＲＷＢＳ              リードライトバス
ＷＬ                  ワード線
【図１】
2015008029.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2015008029.tif 000008
【図７】
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【図８】
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