(57)【要約】【課題】オフ耐圧が高くオン抵抗の低い横型ＭＯＳＦＥＴを提供する。【解決手段】横型ＭＯＳＦＥＴにおいて、半導体基板１上にトレンチ２を形成し、トレンチ内に絶縁物４、フィールドプレート６を充填する。トレンチの側面と底面にはドレインドリフト層３、４を形成する。ドレインドリフト層３の不純物濃度は、ドレイン領域１１に近い領域の方がドレイン領域１１に遠い領域に比べて高くなるように設定される。【選択図】図１
2015008184.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部分に形成された第２導電型のソース領域と、
前記ソース領域と接する表面部分に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の前記ソース領域から離れた表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と前記絶縁物内に充填されたフィールドプレートとからなる導電体と、
前記トレンチの側面に形成された第２導電型のドレインドリフト領域と、
前記ソース領域と前記トレンチを挟んで前記ソース領域と反対側の表面部分に形成された第２導電型のドレイン領域と
を具備し、
前記ドレインドリフト領域は、第１の領域と、前記第１の領域に比べて相対的に前記ドレイン領域から遠い第２の領域とを含み、前記第１の領域の不純物濃度は前記第２の領域の不純物濃度に比べて大きい
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記トレンチ内の前記絶縁物に両側を挟まれたトレンチの側面に形成された前記ドレインドリフト領域は、前記ドレイン領域に近い部分の不純物濃度が前記ドレイン領域に遠い部分の不純物濃度に比べて大きい
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記トレンチ内の前記絶縁物に両側を挟まれたトレンチの側面に形成された前記ドレインドリフト領域は、前記ドレイン領域から前記半導体基板の表面に対して深さ方向に形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記トレンチ内の前記絶縁物に両側を挟まれたトレンチの側面に形成された前記ドレインドリフト領域は、ソース電極およびドレイン電極に印加される電圧が素子の耐圧に近い電圧まで高くなると空乏化する
ことを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記トレンチ内の前記絶縁物に両側を挟まれたトレンチの側面に形成された前記ドレインドリフト領域は、前記ドレイン領域から前記ゲート絶縁物の領域に向けて、前記半導体基板の表面の方向に形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記トレンチ内の前記絶縁物に両側を挟まれたトレンチの側面に形成された前記ドレインドリフト領域は、ソース電極およびドレイン電極に印加される電圧が素子の耐圧に近い電圧まで高くなると空乏化する
ことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ドレインドリフト領域は、その不純物濃度がドレイン領域との距離に伴って線形に変化している部分を有する
ことを特徴とする半導体装置。
【請求項８】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ドレインドリフト領域は、前記絶縁物内に充填された前記フィールドプレートとの距離が、前記ドレイン領域に近い領域ほど相対的に大きく、前記ドレイン領域に遠い領域ほど相対的に小さくなっている部分を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にパワーＩＣに用いられる横型の高耐圧ＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
従来、パワーＩＣに用いられる横型ＭＯＳＦＥＴにおいて、高耐圧化と低オン抵抗化とを目的にソースとドレインとの間にトレンチを形成し、そのトレンチ側面と底面とにドレインドリフト領域を設け、さらにそのトレンチ内にフィールドプレートを設けたＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ） ＭＯＳトランジスタがあった（例えば、特許文献１（特に図１２）参照）。トレンチ側面にドレインドリフト領域を設けることで、耐圧を維持しながら、ソース領域とドレイン領域との間の平面上の距離を縮小することができるとともに、フィールドプレートによってドレインドリフト領域を空乏化できるのでドレインドリフト領域の不純物濃度を高濃度化している。
【０００３】
また、従来、同じく高耐圧化と低オン抵抗化とを目的とした、ラテラル薄膜ＳＯＩデバイスがあった（例えば、特許文献２参照）。このラテラル薄膜ＳＯＩデバイスでは、ほぼ線形なドーピング・プロファイルを有するラテラル・ドリフト領域を形成し、ラテラル・ドリフト領域の上にほぼ直線的に傾斜した絶縁層を設け、さらにフィールドプレートを覆うように形成している。ここで半導体薄膜の膜厚は０．１〜１．０μｍと比較的薄いために、ドレインドリフト領域のドーピング不純物濃度を最大で１０17原子/ｃｍ3と高くできるため、オン抵抗を低減できると共に、ドリフト領域のドーピング・プロファイルを直線的に傾斜させ、かつドリフト領域の上に設けた絶縁層の膜厚を直線的に傾斜させることで、ドリフト領域の電界強度をほぼ一定に保つことができ、以て高耐圧化を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３１８０４号公報
【特許文献２】特表平１１−５０１１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の発明者は、横型の高耐圧ＭＯＳＦＥＴにおいてオフ耐圧を高くしつつオン抵抗を低くする技術を検討した。具体的には、以下のように検討した。
【０００６】
まず、ＰＮ接合における不純物濃度と接合耐圧との関係について検討した。耐圧が200Vを超える場合、ドレインドリフト領域の不純物濃度が均一の場合、不純物濃度が1.5e16/cm3以下では最大電界点がコンタクト部となり、不純物濃度が2.0e16/cm3以上では最大電界点がＰＮ接合部となることが知られている。そのため、特許文献１に開示されたＭＯＳＦＥＴにおいては、ドレインドリフト領域の不純物濃度は略2e16/cm3以下とする必要がある。また、ドレインドリフト領域における電界分布はソース領域端部、またはドレイン領域端部で最大となって均一にすることはできないので、ある耐圧を確保するために必要なドレインドリフト長を小さくすることは難しい。
【０００７】
次に、特許文献２に開示された技術によれば、薄膜ＳＯＩによるリサーフ効果によって、前述したドレインドリフト領域の不純物濃度の上限を最大約１０18/ｃｍ3に上げても耐圧を確保することができ、さらにドーピング不純物濃度を直線的に傾斜させることで、ドレインドリフト領域の電界強度を一定にすることができ、以て高耐圧と低オン抵抗とを実現できるものの、基板面に並行にドレインドリフト領域を形成するため、ソース領域とドレイン領域との距離をとる必要がある。この距離は、例えば耐圧６００Ｖの素子の場合、略４０μｍとなる。また、この構造では、基板面に対して並行に電流が流れるために、面積あたりのオン抵抗を低減するには限界がある。
【０００８】
本発明は、上記の限界があるという問題点に鑑みてなされたものであって、耐圧が２００Ｖ以上でチップ面積あたりのオン抵抗が小さい横型ＭＯＳＦＥＴの半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板の表面部分に形成された第２導電型のソース領域と、前記ソース領域と接する表面部分に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の前記ソース領域から離れた表面から形成されたトレンチと、前記トレンチ内に充填された絶縁物と前記絶縁物内に充填されたフィールドプレートとからなる導電体と、前記トレンチの側面に形成された第２導電型のドレインドリフト領域と、前記ソース領域と前記トレンチを挟んで前記ソース領域と反対側の表面部分に形成された第２導電型のドレイン領域とを具備し、前記ドレインドリフト領域は、第１の領域と、前記第１の領域に比べて相対的に前記ドレイン領域から遠い第２の領域とを含み、前記第１の領域の不純物濃度は前記第２の領域の不純物濃度に比べて大きいことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体装置、とりわけ横型ＭＯＳＦＥＴについて、耐圧を高めることができると共に、単位面積あたりのオン抵抗を下げることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１にかかる半導体装置の要部を示す縦断面図である。
【図２】図1にＡ−Ａ‘で示すドレインドリフト層における不純物濃度を示す概略図である。
【図３ａ】本発明の実施の形態２にかかる半導体装置の要部を示す平面図である。
【図３ｂ】図３ａにＡ−Ａ’で示す領域における縦断面図である。
【図３ｃ】図３ｂにＢ−Ｂ’で示す領域における縦断面図である。
【図３ｄ】図３ｃにＣ−Ｃ’で示す領域における縦断面図である。
【図４】本発明の実施の形態３にかかる半導体装置の要部を示す平面図である。
【図５】本発明の実施の形態４にかかる半導体装置の要部を示す平面図である。
【図６ａ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｂ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｃ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｄ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｅ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｆ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｇ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｈ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｉ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｊ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｋ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【図６ｌ】本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す概略縦断面図である。
【発明を実施するための形態】
【００１２】
本発明にかかる半導体装置は、横型ＭＯＳＦＥＴにおいて、基板にトレンチを形成し、トレンチ内に絶縁物とフィールドプレートを設け、トレンチ側面にその不純物濃度がドレイン領域から遠くなるに従って減少するドレインドリフト層（ドレインドリフト領域）を形成したものである。
【００１３】
この構成によれば、トレンチ内に設けたフィールドプレートによって挟まれたドレインドリフト領域は空乏化すると共に、不純物濃度に傾斜をつけることで、ドレインドリフト領域の電界を均一にできる。さらに、ドレインドリフト層幅を例えば０．２μｍと小さくすることでドレインドリフト領域の不純物濃度の上限は約１０18原子/ｃｍ3に上げられる。このため、不純物濃度を均一にした場合に比べて、高いオフ耐圧と低オン抵抗を実現できる。また、本発明によれば、ドレインドリフト領域をトレンチ側面に設けることで、基板表面に形成した場合と比べて、ソース領域とドレイン領域の平面上の距離を小さくすることができ、チップ面積あたりのオン抵抗を小さくすることができる。
【００１４】
また、本発明にかかる半導体装置は、横型ＭＯＳＦＥＴにおいて、ドレインドリフト領域の一部にトレンチを形成し、トレンチ内に絶縁物とフィールドプレートを設け、トレンチ側面にその不純物濃度に傾斜を持って、ソース領域からドレイン領域に向けてその不純物濃度が増大するドレインドリフト領域を形成したものである。
【００１５】
この構成によれば、トレンチ内に設けたフィールドプレートによって挟まれたドレインドリフト領域の不純物濃度に傾斜をつけることで、ドレインドリフト領域の電界を均一にできる。このため、不純物濃度を均一にした場合に比べて、高いオフ耐圧と低オン抵抗を実現できる。また、トレンチ側面にドレインドリフト層は形成されており、トレンチの深さを増大することで、トランジスタの電流を増大することができるので、平面上の面積を増大することなく、オン抵抗を低減できる。
【００１６】
本発明の半導体装置は、第１導電型の半導体基板の表面部分に形成された第２導電型のソース領域と、そのソース領域と接する表面部分に形成されたゲート絶縁膜と、そのゲート絶縁膜上に形成されたゲート電極と、半導体基板のソース領域から離れた表面から形成されたトレンチと、そのトレンチ内に充填された絶縁物とその絶縁物内に充填されたフィールドプレートとからなる導電体と、トレンチの側面に形成された第２導電型のドレインドリフト領域と、ソース領域とトレンチを挟んでソース領域と反対側の表面部分に形成された第２導電型のドレイン領域とを具備する。ここで、ドレインドリフト領域は、第１の領域と、その第１の領域に比べて相対的にドレイン領域から遠い第２の領域とを含み、第１の領域の不純物濃度は第２の領域の不純物濃度に比べて大きい。
【００１７】
この構成において、トレンチ内の絶縁物に両側を挟まれたトレンチの側面に形成されたドレインドリフト領域は、ドレイン領域に近い部分の不純物濃度がドレイン領域に遠い部分の不純物濃度に比べて大きくなるように構成してもよい。
【００１８】
さらに、トレンチ内の絶縁物に両側を挟まれたトレンチの側面に形成されたドレインドリフト領域は、ドレイン領域から半導体基板の表面に対して深さ方向に形成されるように構成してもよい。
【００１９】
あるいは、トレンチ内の絶縁物に両側を挟まれたトレンチの側面に形成されたドレインドリフト領域は、ドレイン領域からゲート絶縁物の領域に向けて、半導体基板の表面の方向に形成されるように構成してもよい。
【００２０】
いずれの場合も、さらに、トレンチ内の絶縁物に両側を挟まれたトレンチの側面に形成されたドレインドリフト領域は、ソース電極およびドレイン電極に印加される電圧が素子の耐圧に近い電圧まで高くなると空乏化するように構成してもよい。
【００２１】
以上のいずれの構成においても、さらに、ドレインドリフト領域は、その不純物濃度がドレイン領域との距離に伴って線形に変化している部分を有するように構成してもよいし、また、ドレインドリフト領域は、絶縁物内に充填されたフィールドプレートとの距離が、ドレイン領域に近い領域ほど相対的に大きく、ドレイン領域に遠い領域ほど相対的に小さくなっている部分を有するように構成してもよい。
【００２２】
以下、本発明のいくつかの実施の形態を各実施例として図面に基づいて説明する。なお、各図および各実施例において、同一の構成要素または対応する構成要素には同じ符号を付している。
【実施例１】
【００２３】
図１は、本発明の半導体装置の実施例１にかかる実施の形態の要部を示す縦断面図である。この半導体装置は、導電体がＰ型の半導体基板１、トレンチ２、導電体がＮ型の第１のドレインドリフト領域３、導電体がＮ型の第２のドレインドリフト領域４、トレンチ２内を充填する絶縁物５、トレンチ２内の絶縁物５内に埋めこまれたポリＳｉからなるフィールドプレート６、Ｐウエル領域７、酸化膜からなるゲート絶縁膜８、ポリＳｉからなるゲート電極９、Ｎ+ソース領域１０、Ｎ+ドレイン領域１１、層間絶縁膜１２、ソース電極１３、ドレイン電極１４を備えており、横型トレンチＭＯＳＦＥＴを構成する。
【００２４】
トレンチ２は半導体基板１の表面部から形成されており、絶縁物５とフィールドプレート６が埋め込まれている。トレンチ２のソース領域１０側の側面と底面には第1のドレインドリフト領域４が形成されるとともに、ドレイン領域１１側の側面には第２のドレインドリフト領域３が形成されている。ゲート絶縁膜８とゲート電極９はＮ+ソース領域１０からトレンチ２上に伸びている。ソース電極１３はソース領域１０及びＰウエル領域７とオ―ミック接続されると共に、フィールドプレート６と電気的に接続されている。
【００２５】
ここで、一例として、トレンチ２の深さ幅をそれぞれ８μｍ、２０μｍ程度とし、トレンチ内の絶縁物の膜厚を３．５μｍ程度とする。また、第１のドレインドリフト領域３は幅１．５μｍ程度でその不純物濃度は図２に示すように、ドレイン領域１１から遠ざかるに従って、すなわち基板表面から深さ方向に向かって減少する。この時の不純物濃度（N(y) ）の深さ方向の変化量は、以下の（数１）に示す不等式を満たすように設計する。
【００２６】
【数１】
2015008184.tif 000003
ここでtsは第１のドレインドリフト領域３の幅、toxはフィールドプレート６と第１のドレインドリフト領域３との絶縁物の厚さ、EmaxはＳｉの降伏臨界電界強度、Ｋs及びＫoxはそれぞれＳｉ及び絶縁物の比誘電率である。また、第２のドレインドリフト領域４の不純物濃度は2e16原子/cm3程度とする。この半導体装置の耐圧は７００V程度となる。
【００２７】
上述した構成の半導体装置では、第１のドレインドリフト領域３のフィールドプレート６による空乏化に加えて、第１のドレインドリフト領域３での電界の局所的な集中が無くなるため、に高耐圧化できる。また、ドレインドレイン領域３の不純物濃度をドレイン領域に近づくにつれて増大できるので、オン抵抗は従来構造のドレインドリフト領域の不純物濃度に傾斜をつけない場合に比べて、オン抵抗を２割程低減できる。また、上述した寸法関係の場合、ソース領域とドレイン領域の距離を１０μｍ程度に低減できるので、他の従来構造であるラテラル薄膜ＳＯＩデバイスでの距離に比べて、１/３〜１/４程度に面積を低減できる。
【００２８】
図６ａ〜図６ｌは、本発明の実施の形態１にかかる半導体装置の製造方法の要部を示す縦断面図である。まず、比抵抗が１０Ωｃｍ程度のＰ型半導体基板１上に絶縁膜１５を形成し、ドレインドリフト領域３を形成するリン（Ｐ）のイオン注入を、加速エネルギー200keV、ドーズ量5e13/cm2と、加速エネルギー2MeV、ドーズ量2e13/cm2の条件でそれぞれ行って、不純物ドーパント層１６を形成する（図６ａ）。次に、1200℃、180分のアニール処理を行い、不純物の活性化と拡散処理を行い、第１のドレインドリフト領域３となる領域を形成する（図６ｂ）。次に、酸化膜１７を形成し、レジストパターニングによりトレンチ２が形成される部分の酸化膜１７をエッチングで除去したのち、前記酸化膜をマスクとして、Ｓｉ基板をエッチングすることでトレンチ２を形成する（図６ｃ）。次に、第２のドレインドリフト領域４を入射角１５°、加速エネルギー200keV、ドーズ量1e12/cm2と、入射角２５°、加速エネルギー200keV、ドーズ量1e12/cm2の条件で、リン（Ｐ）のイオン注入それぞれを行うことで第２のドレインドリフト領域４を形成する（図６ｄ）。続いて、膜厚３μｍの絶縁膜１８を堆積したあと（図６e）、導電性のポリＳｉ層１９を堆積して、トレンチ２内を埋める（図６ｆ）。次に、機械的研磨によって先に堆積したポリＳｉ層１９及び、酸化膜１７、１８をＳｉ基板表面が露出するまで除去する。続いて、Ｐウエル領域７をボロン（Ｂ）のイオン注入により形成する（図６ｇ）。次に、ゲート酸化膜２０を熱酸化により形成したのち、ゲート電極を形成するために導電性ポリＳｉ２１を堆積する（図６ｈ）。次に、ゲート電極９を加工するためのパターニングと、ポリＳｉとゲート酸化膜のドライエッチングをおこなう。（図６i）。続いて、ソース領域１０、ドレイン領域１１を、リン（Ｐ）のイオン注入により形成する。（図６ｊ）。次に、層間絶縁膜１２を堆積したのち（図６ｋ）、コンタクトホールを形成し、Ａｌ配線層を堆積、パターニングすることで、ソース電極１３、及びドレイン電極１４を形成する（図６ｌ）。
【００２９】
本実施例によれば、トレンチ内にフィールドプレートとトレンチ側面にドレインドリフト層を設けた横型ＭＯＳＦＥＴにおいて、ドレインドリフト領域における不純物濃度に傾斜を持たせることにより、ドレインドリフト領域における電界強度を均一にできるため、耐圧を高めることができると共に、フィールドプレートによるリサーフ効果を大きくでき不純物濃度を高めることができることができるので、単位面積あたりのオン抵抗を下げることが可能となる。
【実施例２】
【００３０】
図３ａは、本発明の半導体装置の実施例２にかかる実施の形態の要部を示す平面図であり、図３ｂ、図３ｃ、図３ｄは図３ａの平面図に対応する縦断面図である。この半導体装置は、導電体がＰ型の半導体基板１、トレンチ２、導電体がＮ型のドレインドリフト領域３、トレンチ２内を充填する絶縁物５、トレンチ２内の絶縁物５内に埋めこまれたポリＳｉからなるフィールドプレート６、Ｐウエル領域７、酸化膜からなるゲート絶縁膜８、ポリＳｉからなるゲート電極９、Ｎ+ソース領域１０、Ｎ+ドレイン領域１１、層間絶縁膜１２、ソース電極１３、ドレイン電極１４を備えており、横型トレンチＭＯＳＦＥＴを構成する。
【００３１】
トレンチ２は半導体基板１の表面部から形成されていて、絶縁物５とフィールドプレート６が埋め込まれている。トレンチ２の側面に沿ってドレインドリフト領域３が形成されている。ドレインドリフト領域３の不純物濃度はソース領域１０からドレイン領域１１に向けて平面方向に傾斜しており、ドレイン領域１１に近くなるに従い増大している。ここで、フィールドプレート６によるＲＥＳＲＵＦ効果を最大限にするために、ドレインドリフト領域３の幅はドレイン領域１１に近づくに従い減少し、フィールドプレート６とドレインドリフト領域３との距離は、ドレイン領域１１に近づくに従い増大している。最大ゲート絶縁膜８とゲート電極９はＮ+ソース領域１０からトレンチ２上に伸びている。ソース電極１３はソース領域１０及びＰウエル領域７とオ―ミック接続されると共に、フィールドプレート６と電気的に接続されている。
【００３２】
上述した構成の半導体装置では、ドレインドレイン領域３はフィールドプレート６により空乏化する共に、その不純物濃度はドレイン領域に近づくにつれて増大させている。このため、電界強度をドレインドリフト領域にわたって均一にできるために、ソース領域１０とドレイン領域１１の距離を小さくできる。ドレインドリフト領域３をトレンチ２の側面に、基板表面から深さ方向に形成しているので、平面上の面積を増大することなく、トレンチ深さを増大することで電流を増やせるために、面積あたりのオン抵抗を低減することができる。
【００３３】
本実施例によれば、ドレインドリフト領域をトレンチ側面に形成し、トレンチ側面の深さ方向にドリフト領域を設けることで、単位面積あたりのオン抵抗を下げることが可能となる。
【実施例３】
【００３４】
図４は、本発明の半導体装置の実施例３にかかる実施の形態の要部を示す縦断面図である。この実施の形態は、実施例１にかかる実施の形態に対して、フィールドプレート６と第２のドレインドリフト領域４との距離が狭くなっている。言いかえると、フィールドプレート６と第１のドレインドリフト領域３との距離に比べて、フィールドプレート６と第２のドレインドリフト領域４との距離の方が小さい。一例として、フィールドプレート６と第１のドレインドリフト領域３との距離は３．５μｍとし、フィールドプレート６と第２のドレインドリフト領域との距離は１．５μｍとする。
【００３５】
本実施例によれば、フィールドプレート６によるＲＥＳＵＲＦ効果を高められ、第２のドレインドリフト領域の不純物濃度を高められるので、より低オン抵抗化が図れる。
【実施例４】
【００３６】
図５は、本発明の半導体装置の実施例４にかかる実施の形態の要部を示す縦断面図である。この実施の形態は、実施例１にかかる実施の形態に対して、トレンチ２の側面が基板表面に対して鈍角の角度をもつように形成されている。トレンチ２内にはフィールドプレート６が絶縁層５と共に埋めこまれており、フィールドプレート６と第１のドレインドリフト領域３の距離はドレイン領域１１に近づくほど減少している。
【００３７】
本実施例によれば、フィールドプレート６によるＲＥＳＵＲＦ効果を実施形態１の構造に比べて高められるため、ドレインドリフト領域３の不純物濃度を増大できるため、より低オン抵抗化が図れる。
【符号の説明】
【００３８】
１  半導体基板、
２  トレンチ、
３  第１のドレインドリフト領域、
４  第２のドレインドリフト領域、
５  絶縁物、
６  フィールドプレート、
７  ウエル領域、
８  ゲート絶縁膜、
９  ゲート電極、
１０  ソース領域、
１１  ドレイン領域、
１２  層間絶縁膜、
１３  ソース電極、
１４  ドレイン電極、
１５  絶縁膜、
１６  ドレインドリフト領域を形成するイオン注入領域、
１７  絶縁膜、
１８  絶縁物、
１９  ポリＳｉ、
２０  絶縁膜、
２１  ポリＳｉ。
【図１】
2015008184.tif 000004
【図２】
2015008184.tif 000005
【図３ａ】
2015008184.tif 000006
【図３ｂ】
2015008184.tif 000007
【図３ｃ】
2015008184.tif 000008
【図３ｄ】
2015008184.tif 000009
【図４】
2015008184.tif 000010
【図５】
2015008184.tif 000011
【図６ａ】
2015008184.tif 000012
【図６ｂ】
2015008184.tif 000013
【図６ｃ】
2015008184.tif 000014
【図６ｄ】
2015008184.tif 000015
【図６ｅ】
2015008184.tif 000016
【図６ｆ】
2015008184.tif 000017
【図６ｇ】
2015008184.tif 000018
【図６ｈ】
2015008184.tif 000019
【図６ｉ】
2015008184.tif 000020
【図６ｊ】
2015008184.tif 000021
【図６ｋ】
2015008184.tif 000022
【図６ｌ】
2015008184.tif 000023