(57)【要約】【課題】ＳＯＩ基板を用いた半導体装置において、ＳＯＩ基板の裏面側の膜をパターニングする際に行うフォトマスクの位置合わせの精度を向上させる。【解決手段】ＳＯＩ基板の裏面側の金属膜をパターニングして裏面電極ＲＥを形成するフォトリソグラフィ工程において、ＢＯＸ膜ＢＸを貫通する貫通ビアＴＳＶからなるマークをＳＯＩ基板の裏面側から観測することで、当該フォトリソグラフィ工程におけるフォトマスクの位置合わせを行い、これによりフォトマスクの位置合わせの精度を高める。【選択図】図４
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【特許請求の範囲】
【請求項１】
絶縁膜および前記絶縁膜上の第１半導体層を含み、第１領域および第２領域を有するＳＯＩ基板と、
前記第１領域の前記絶縁膜を貫通して前記絶縁膜の裏面側に露出し、前記絶縁膜の裏面側から観測されるアライメントマークとして用いられる第１貫通ビアと、
前記第２領域のＳＯＩ基板上に形成された第１半導体素子と、
前記絶縁膜の裏面の一部を覆い、前記第２領域の前記絶縁膜の裏面を露出する導体膜と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１領域の前記第１貫通ビアは回路を構成していない、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１領域の前記第１貫通ビアの上面には配線が接続されていない、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１貫通ビアと前記導体膜とが直接接している、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記絶縁膜の裏面と前記導体膜との間に第２半導体層が形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
第３領域の前記ＳＯＩ基板上に形成された第２半導体素子と、
前記第３領域の前記絶縁膜を貫通して前記絶縁膜の裏面側に露出する第２貫通ビアと、
をさらに有し、
前記第１半導体素子は、前記第２貫通ビアおよび前記第２半導体層を介して前記導体膜と電気的に接続されている、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第２領域の前記絶縁膜の裏面は第２半導体層から露出している、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１貫通ビアは前記絶縁膜の裏面から突出している、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記導体膜は前記絶縁膜の裏面から突出する前記第１貫通ビアの表面に沿って形成され、
前記第１貫通ビアを覆う前記導体膜の凹凸がアライメントマークとして使用される、半導体装置。
【請求項１０】
（ａ）半導体基板、前記半導体基板上の絶縁膜、および前記絶縁膜上の半導体層を有し、第１領域および第２領域を有し、主面およびその反対側の裏面を有するＳＯＩ基板を用意する工程、
（ｂ）前記第２領域の前記半導体層上に第１半導体素子を形成する工程、
（ｃ）前記第１半導体素子を覆う層間絶縁膜を、前記ＳＯＩ基板の前記主面上に形成する工程、
（ｄ）前記層間絶縁膜を貫通し、前記第１半導体素子に接続されたコンタクトプラグを形成する工程、
（ｅ）前記第１領域の前記層間絶縁膜および前記絶縁膜を貫通して前記絶縁膜の裏面側に露出する第１貫通ビアを形成する工程、
（ｆ）前記（ｅ）工程の後、前記層間絶縁膜上に配線層を形成する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板を一部または全部除去する工程、
（ｈ）前記（ｇ）工程の後、前記ＳＯＩ基板の裏面を覆う導体膜を形成する工程、
（ｉ）前記導体膜をフォトリソグラフィ技術を用いて加工し、前記第２領域の前記導体膜を除去する工程、
を有し、
前記（ｉ）工程では、前記第１貫通ビアにより構成されるアライメントマークを、前記ＳＯＩ基板の裏面側から観測することでフォトマスクの位置合わせを行う、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１貫通ビアは回路を構成していない、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１領域の前記第１貫通ビアの上面には配線が接続されていない、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記第１貫通ビアと前記導体膜とが直接接している、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ＳＯＩ基板の第３領域の前記半導体層上に第２半導体素子を形成し、
前記（ｅ）工程では、前記第３領域の前記層間絶縁膜および前記絶縁膜を貫通して前記絶縁膜の裏面側に露出する第２貫通ビアを形成し、
前記（ｇ）工程では、前記半導体基板を一部除去し、
前記絶縁膜と前記導体膜との間に前記半導体基板が形成されており、
前記第２半導体素子は前記第２貫通ビアおよび前記半導体基板を介して前記導体膜に電気的に接続されている、半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記半導体基板を一部除去し、
前記（ｉ）工程では、フォトリソグラフィ技術を用いて前記導体膜および前記半導体基板を加工することで、前記ＳＯＩ基板の裏面側で前記第２領域の前記絶縁膜を露出させ、
前記絶縁膜と前記導体膜との間に前記半導体基板が形成されている、半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、
前記（ｅ）工程で形成された前記第１貫通ビアは前記ＳＯＩ基板の裏面側で前記絶縁膜から突出している、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記導体膜は、前記ＳＯＩ基板の裏面側で前記絶縁膜から突出する前記第１貫通ビアの表面に沿って形成され、
前記（ｉ）工程では、前記第１貫通ビアを覆う前記導体膜の凹凸をアライメントマークとして使用する、半導体装置の製造方法。
【請求項１８】
請求項１０記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程の後、前記ＳＯＩ基板を個片化して半導体チップを複数形成する工程、
（ｋ）前記半導体チップを複数重ねて積層する工程、
をさらに有し、
前記（ｋ）工程では、前記第１貫通ビアにより構成される前記アライメントマークを前記ＳＯＩ基板の裏面側から観測することで前記半導体チップの位置合わせを行う、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を貫通するビアを含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。ＳＯＩ基板上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）を形成した場合、チャネル層に不純物をドープすることなく短チャネル特性の抑制が可能である。結果、移動度を向上し、また、不純物ゆらぎによる素子バラツキを改善することが可能になる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ばらつき低減による動作マージンの向上が期待できる。
【０００３】
ＳＯＩ基板の一種として、サファイアからなる絶縁膜上にシリコン層を形成したＳＯＳ（Silicon On Sapphire）基板がある。サファイアは絶縁性が高いため、ＳＯＳ基板上に形成した素子は、応答速度が速いという特性を持つ。これを生かし、ＳＯＳ基板上に携帯電話向けの高周波スイッチを形成するなどの応用が進んでいる。
【０００４】
また、ＳＯＩ基板の主面上に形成された素子に接続される電極をＳＯＩ基板の裏面側に形成する場合に、当該素子と裏面電極とを接続するために、ＳＯＩ層およびＢＯＸ膜を貫通する貫通ビアを設けることが知られている。
【０００５】
特許文献１（特開２０１０−１４７２３０号公報）には、裏面照射型のイメージセンサにおいて、Ｓｉエピタキシャル層を貫通する裏面取り出し電極をアライメントマークとして使用することが記載されている。なお、特許文献１に記載の装置はイメージセンサであるため、ＢＯＸ膜は有していない。また、裏面取り出し電極はフォトダイオードの引き出し配線として用いられており、回路を構成している。
【０００６】
特許文献２（特開２００１−１６０６１２号公報）には、第１のシリコン基板および第２のシリコン基板を貫通する貫通孔をアライメントマークとして用いることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１４７２３０号公報
【特許文献２】特開２００１−１６０６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
無線通信回路に流れる信号に高調波またはノイズなどが発生することを抑えるためには、基板の干渉を受けて信号に生じる歪みの発生を抑え、低歪特性を実現することが重要となる。ＳＯＳ基板を用いた装置は、ＳＯＩ基板を用いた装置の中でも特に低歪特性に優れているが、サファイアを基板に用いているため装置が高価となる問題がある。ＳＯＩ基板の歪特性を向上させることを目的として、ＢＯＸ膜の下の支持基板にサファイア基板ではなく高抵抗なシリコン基板を用いることが考えられるが、高抵抗なシリコン基板も比較的高価であるため、半導体装置の製造コストが増大する問題がある。
【０００９】
これに対し、ＳＯＩ基板の主面に素子および配線を形成した後、ＳＯＩ基板の主面の反対の裏面側から支持基板を一部除去し、低コストで歪特性を向上させる方法がある。また、当該裏面に露出する貫通ビアに接続する裏面電極を形成する際には、当該裏面を覆うように形成した金属膜を一部除去する工程を行う。
【００１０】
当該支持基板または当該金属膜を加工する際に用いるフォトレジストパターンを基板の裏面側に形成する工程では、基板の主面上の第１配線層などに形成されたアライメントマークを用いてフォトマスクの位置合わせを行うことが考えられる。この場合、フォトレジストパターンの形成工程では、露光装置内において基板の裏面側のフォトレジスト膜を露光してフォトマスクのパターンを転写するために、基板の主面側からアライメントマークを観測してフォトマスクの位置合わせを行う。しかし、露光する側の反対側、つまり基板の主面側からアライメントマークを確認すると、上記位置合わせの精度が著しく低下する問題がある。
【００１１】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
一実施の形態である半導体装置は、ＳＯＩ基板を構成するＢＯＸ膜を貫通する貫通ビアにより、ＳＯＩ基板の裏面側から観測することが可能なアライメントマークを構成するものである。
【００１４】
また、一実施の形態である半導体装置の製造方法は、ＳＯＩ基板の裏面側の膜をパターニングするフォトリソグラフィ工程において、ＢＯＸ膜を貫通する貫通ビアからなるマークをＳＯＩ基板の裏面側から観測することで、当該フォトリソグラフィ工程におけるフォトマスクの位置合わせを行うものである。
【発明の効果】
【００１５】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、半導体装置の動作不良を防ぐことができる。
【００１６】
また、本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体素子の歪特性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１である半導体装置を示す平面図である。
【図２】本発明の実施の形態１である半導体装置を示す平面図である。
【図３】本発明の実施の形態１である半導体装置を示す平面図である。
【図４】本発明の実施の形態１である半導体装置を示す断面図である。
【図５】本発明の実施の形態１である半導体装置を示す平面図である。
【図６】本発明の実施の形態１である半導体装置を示す平面図である。
【図７】本発明の実施の形態１である半導体装置を示す平面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】本発明の実施の形態１の第１の変形例である半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】本発明の実施の形態１の第２の変形例である半導体装置の製造方法を示す断面図である。
【図２６】本発明の実施の形態１の第３の変形例である半導体装置を示す断面図である。
【図２７】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す断面図である。
【図３１】本発明の実施の形態２の第２の変形例である半導体装置の製造方法を示す断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す断面図である。
【図３３】本発明の実施の形態３の第２の変形例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
（実施の形態１）
本実施の形態では、ＳＯＩ基板の裏面を覆う膜をパターニングする際に行うフォトリソグラフィ工程において、フォトマスクの位置合わせを、ＳＯＩ層およびＢＯＸ膜を貫通する貫通ビアをアライメントマークとして用いて行うことについて説明する。
【００２０】
まず、図１〜図７を用いて、本実施の形態の半導体装置について説明する。図１〜図３は、本実施の形態の半導体装置を示す平面図である。図４は本実施の形態の半導体装置を示す断面図である。図５〜図７は、本実施の形態の半導体装置において形成するマークの例を示す平面図である。
【００２１】
なお、以下では、基板の面であって半導体素子を形成する面を主面と呼び、その反対側の面を裏面と呼ぶ。半導体素子の形成工程において、基板の主面は上向きとなり、基板の裏面は下向きとなるが、ここでは、当該基板の上下を逆さにした場合であっても、上向きとなった面を依然裏面と呼び、その反対側の下向きの面であって半導体素子が設けられた面を主面と呼ぶ。例えば、基板を上下をひっくり返して基板の裏面を上向きにした後、当該裏面を覆う膜を形成する場合には、当該裏面の上に当該膜が形成されるものとして説明する。
【００２２】
図１には、ＳＯＩ基板を含む半導体ウエハの主面側に複数形成されたチップ領域ＣＰＲを示している。つまり、図１は半導体ウエハの主面の一部を示す平面図である。チップ領域ＣＰＲは半導体ウエハの主面にマトリクス状に並んで配置されており、隣り合うチップ領域ＣＰＲ同士の間にはスクライブ領域ＳＲが存在している。スクライブ領域ＳＲは、ダイシング工程において半導体ウエハを複数の半導体チップに個片化する際に、ダイシングブレードにより切削される領域である。複数のチップ領域ＣＰＲは、上記ダイシング工程により切り分けられ、それぞれ半導体チップとなる領域である。
【００２３】
本実施の形態の半導体装置は、ＳＯＩ基板上に形成された高周波デバイスを有するものであり、アンテナで受けた信号をスイッチングし、また、増幅するなどの機能を有する半導体チップを含むものである。図１に示すように、各チップ領域ＣＰＲ内には、アンテナスイッチ部ＡＳＷ、アナログ・デジタル回路部ＡＤＣおよび増幅部ＡＭＰがある。
【００２４】
アンテナスイッチ部ＡＳＷは、無線通信機器の送信／受信信号の切り替えを行う役割を有する。アナログ・デジタル回路部ＡＤＣは、ノイズの発生を抑えつつ信号のアナログ−デジタル変換を行う役割を有する。増幅部ＡＭＰは、アンテナから入力され、アンテナスイッチ部ＡＳＷを通過した微弱な信号を増幅するなどの役割を有する。ここでは、アンテナスイッチ部ＡＳＷ、アナログ・デジタル回路部ＡＤＣおよび増幅部ＡＭＰは、いずれもＳＯＩ基板上に形成されたＭＩＳ型電界効果トランジスタ（以下単にＭＩＳＦＥＴと呼ぶ）を複数有している。
【００２５】
スクライブ領域ＳＲには、例えばアライメントマークとして用いるパターン、ＳＯＩ基板の主面上に形成したパターンの位置の確認用に用いるパターン、または各種の検査に用いるＴＥＧ（Test Elemental Group）などが形成されている。アライメントマークは、ＳＯＩ基板の主面上にレジストパターンを形成する際にフォトマスクの位置合わせをするために用いられるマークである。ＴＥＧは、例えば配線、ビアまたは層間絶縁膜の信頼性を検査することなどを目的として設けられている。
【００２６】
ここで、スクライブ領域ＳＲには、本実施の形態の特徴である貫通ビアを有するマーク部ＭＫ１が形成されている。また、チップ領域ＣＰＲには、本実施の形態の特徴である貫通ビアを有するマーク部ＭＫ２が形成されている。マーク部ＭＫ１、ＭＫ２は、ＳＯＩ基板上の層間絶縁膜と、ＳＯＩ基板を構成するＳＯＩ層およびＢＯＸ膜とを貫通する貫通ビアからなるマークを有する領域である。当該貫通ビアの底部はＢＯＸ膜の底面から露出しているため、ＳＯＩ基板の裏面側から確認することが可能である。当該マークは、ＯＸ膜の底面から露出した貫通ビアにより構成されている。
【００２７】
図２および図３に、上記マークの平面図を示す。図２および図３のそれぞれは、図１に示す半導体ウエハの裏面側から見た上記マークの平面図である。図２にはマーク部ＭＫ１に形成されたアライメントマークを示し、図３にはマーク部ＭＫ２に形成された位置合わせ用のマークを示している。
【００２８】
図２および図３には、ＳＯＩ基板を構成するＢＯＸ膜の底面から露出する貫通ビアＴＳＶの底面を示している。図２および図３に示すように、ＢＯＸ膜から露出する貫通ビアＴＳＶは所定のレイアウトを有している。つまり、図において貫通ビアＴＳＶの周囲はＢＯＸ膜（図示しない）により囲まれている。また、図には貫通ビアＴＳＶの底面を覆う裏面電極の図示を省略している。これらのことは、後述する図５〜図７も同様である。
【００２９】
図２に示すように、ＳＯＩ基板の裏面側には、複数の貫通ビアＴＳＶが並んで配置されている。具体的には、各貫通ビアＴＳＶはＳＯＩ基板の主面に沿う第１方向に延在している。また、貫通ビアＴＳＶは、ＳＯＩ基板の主面に沿う方向であって、前記第１方向に直交する第２方向に並んで複数配置されている。図２に示すアライメントマークは、第２方向に並ぶ複数の貫通ビアＴＳＶからなる。第２方向における両端の貫通ビアＴＳＶのそれぞれの間の貫通ビアＴＳＶは、第２方向における両端の貫通ビアＴＳＶよりも、第１方向における長さが短い。
【００３０】
図２に示すアライメントマークは、スクライブ領域ＳＲ（図１参照）のマーク部ＭＫ１（図１参照）に形成された貫通ビアＴＳＶにより構成され、ＳＯＩ基板の裏面側に形成された裏面電極を形成するパターニング工程において用いられる。つまり当該アライメントマークは、当該パターニング工程において、エッチングマスクとして使用するフォトレジストパターンを形成する際にフォトマスクの位置合わせに用いるマークである。なお、図２に示す１群の貫通ビアＴＳＶからなるアライメントマークの第２方向の幅は、隣り合うチップ領域ＣＰＲ（図１参照）間のスクライブ領域ＳＲの幅よりも小さいため、当該アライメントマークはスクライブ領域ＳＲ内に収まるパターンである。
【００３１】
また、平面視において、図３に示すマークを構成する貫通ビアＴＳＶのうちの一つは環状で形成され、矩形の形状を有している。矩形のレイアウトを有する当該貫通ビアＴＳＶの各辺は、第１方向および第２方向に対して斜めの方向に延在している。また、当該環状の貫通ビアＴＳＶの内側には、第１方向に延在するパターンと第２方向に延在するパターンとを交差させた＋型の貫通ビアＴＳＶのパターンが形成されている。
【００３２】
上記の環状パターンおよび＋型パターンの２つの貫通ビアＴＳＶからなるマークは、例えば、半導体ウエハ上に素子、配線層およびバンプ電極（図示しない）を形成し、続いてダイシングなどにより半導体ウエハを個片化した後に、これにより形成した半導体チップと他の半導体チップとをバンプを介して積層する際の半導体チップ同士の位置合わせに用いるアライメントマークである。このアライメントマークは図１に示すスクライブ領域ＳＲではなくチップ領域ＣＰＲ内のマーク部ＭＫ２に形成されているため、ダイシング工程によりスクライブ領域ＳＲが切削された後においても半導体チップに残る。つまり、チップ領域ＣＰＲ内のマーク部ＭＫ２に形成されたアライメントマークは、ダイシングにより半導体チップを形成した後においても利用することができる。
【００３３】
また、図３に示すマークは、ＳＯＩ基板の主面上に半導体素子および配線層を形成した後に、ＳＯＩ基板の裏面側に再配線層（図示しない）を形成する際にも、フォトリソグラフィ工程での位置合わせ用のマークとして用いることができる。再配線層は、複数の半導体チップを積層する場合に、当該積層工程を容易にすることなどを目的として形成する導電膜であって、例えば半導体チップの裏面の中央部に形成するパッドなどを構成するものである。再配線層は、例えばＣｕ（銅）により形成する。
【００３４】
次に、図４を用いて、本実施の形態の半導体装置の貫通ビアおよびＭＩＳＦＥＴの構造について説明する。図４では、図の左側から順にマーク部１Ａ、増幅部１Ｂおよびスイッチ部１Ｃの３つの領域の断面図を示している。マーク部１Ａ、増幅部１Ｂおよびスイッチ部１Ｃは、図１に示すマーク部ＭＫ１、増幅部ＡＭＰおよびアンテナスイッチ部ＡＳＷのそれぞれに対応している。マーク部１Ａ、つまりＳＯＩ基板上の第１領域の断面は、図２のＡ−Ａ線における断面図である。マーク部１Ａには、図２を用いて説明した貫通ビアＴＳＶの断面を示している。図３を用いて説明した貫通ビアＴＳＶの構造も、図４のマーク部１Ａの貫通ビアＴＳＶと同様である。つまり、図１に示すマーク部ＭＫ２に形成される貫通ビアＴＳＶも、図４に示すマーク部１Ａの貫通ビアＴＳＶと同様の構造を有している。
【００３５】
スイッチ部１Ｃ、つまりＳＯＩ基板上の第２領域には、ＳＯＩ基板上に設けられたスイッチング用の第１半導体素子であるＭＩＳＦＥＴＱ２を示し、増幅部１Ｂ、つまりＳＯＩ基板上の第３領域には、ＳＯＩ基板上に形成した増幅用の第２半導体素子であるＭＩＳＦＥＴＱ１を示している。なお、図１のアナログ・デジタル回路部ＡＤＣに形成されたＭＩＳＦＥＴも、増幅用のＭＩＳＦＥＴＱ１と同様の構造で形成されているため、ここでは当該ＭＩＳＦＥＴの構造の図示を省略し、例として増幅用のＭＩＳＦＥＴＱ１を示している。
【００３６】
図４に示すように、本実施の形態の半導体装置のＳＯＩ基板は、酸化シリコン膜からなるＢＯＸ膜ＢＸと、ＢＯＸ膜ＢＸ上に形成された第１半導体層であるＳＯＩ層（シリコン層）ＳＬとにより構成されている。ＳＯＩ層ＳＬには、ＢＯＸ膜ＢＸを露出する溝が形成され、当該溝内にはＳＯＩ層ＳＬを分離する素子分離領域ＳＴＩが形成されている。ＢＯＸ膜ＢＸの膜厚は例えば４００ｎｍであり、ＳＯＩ層ＳＬの膜厚は例えば６０ｎｍである。ＳＯＩ層ＳＬの上面は層間絶縁膜ＣＬにより覆われており、層間絶縁膜ＣＬは、増幅部１ＢのＳＯＩ層ＳＬ上に形成された増幅用のＭＩＳＦＥＴＱ１およびスイッチ部１ＣのＳＯＩ層ＳＬ上に形成されたスイッチング用のＭＩＳＦＥＴＱ２を覆っている。
【００３７】
図示は省略しているが、層間絶縁膜ＣＬと、ＳＯＩ基板、増幅用のＭＩＳＦＥＴＱ１およびスイッチング用のＭＩＳＦＥＴＱ２との間には、半導体装置の製造工程においてエッチングストッパ膜として機能する絶縁膜が形成されている。当該絶縁膜は例えば窒化シリコン膜からなり、層間絶縁膜ＣＬは例えば酸化シリコン膜からなる。また素子分離領域ＳＴＩは主に酸化シリコン膜からなる。
【００３８】
マーク部１Ａおよび増幅部１Ｂでは、ＢＯＸ膜ＢＸの上面を覆う素子分離領域ＳＴＩ上に形成された層間絶縁膜ＣＬと、素子分離領域ＳＴＩおよびＢＯＸ膜ＢＸを貫通する貫通ビアＴＳＶが、貫通孔ＶＨ内に埋め込まれて形成されている。貫通ビアＴＳＶは層間絶縁膜ＣＬの上面の高さから、ＢＯＸ膜ＢＸの底面の高さに亘って形成されており、ここではＢＯＸ膜ＢＸの底面から下方に突出していない。貫通ビアＴＳＶは主にＷ（タングステン）などを含む主導体膜からなり、図示は省略しているが、当該主導体膜と貫通孔ＶＨの内側の側壁との間には例えばＴｉ（チタン）を含むバリア導体膜が形成されており、当該バリア導体膜も貫通ビアＴＳＶを構成している。
【００３９】
マーク部１Ａおよび増幅部１Ｂにおいて、貫通ビアＴＳＶの底面およびＢＯＸ膜ＢＸの底面は裏面電極ＲＥにより覆われており、貫通ビアＴＳＶはその底部において裏面電極ＲＥと直接接している。増幅部１Ｂにおいて、裏面電極ＲＥが増幅用のＭＩＳＦＥＴＱ１の直下のＢＯＸ膜ＢＸの底面を覆っているのに対し、スイッチ部１Ｃの裏面電極ＲＥは、スイッチング用のＭＩＳＦＥＴＱ２の直下のＢＯＸ膜ＢＸの底面を覆っていない。これは、スイッチング用のＭＩＳＦＥＴＱ２の歪特性が、高周波回路のノイズの発生などに大きく影響を与えることから、ＳＯＩ層ＳＬより下の層の抵抗値を高め、ＭＩＳＦＥＴＱ２の低歪特性を実現するためである。
【００４０】
すなわち、高周波回路を含む無線通信回路では、基板の構造などに起因して生じるノイズを低減することが重要となるところ、シリコン層の下にサファイア基板を有するＳＯＳ基板では、シリコン層の下の絶縁性が高く、歪特性が小さくなるため、ＳＯＳ基板上に形成した素子の応答速度が速いという特性を有している。しかし、ＳＯＳ基板は高価であるため、代わりに比較的安価なＳＯＩ基板を用いる場合、シリコン層の下の絶縁性を高めることで、ＳＯＳ基板のような低歪特性を実現することができる。
【００４１】
本実施の形態のＳＯＩ基板はシリコン層、つまりＳＯＩ層ＳＬと、ＢＯＸ膜ＢＸとの下に、Ｓｉ（シリコン）を主に含む支持基板を有していない。これにより、ＳＯＩ層ＳＬの下の絶縁性を高め、ＳＯＩ基板上の素子の歪特性を低減し、ノイズの発生を防ぐことができるため、半導体装置の性能を向上させることができる。また、ノイズの発生に大きな影響を与えない増幅部１Ｂ、および図示していないアナログ・デジタル回路部の素子の直下には裏面電極ＲＥを形成している。
【００４２】
これに対し、ノイズの発生が大きな課題となるスイッチ部１Ｃでは、ＭＩＳＦＥＴＱ２の直下の裏面電極ＲＥを除去し、素子の下の絶縁性を高めることで、ＭＩＳＦＥＴＱ２の歪特性を改善し、ノイズの発生を防ぐことができるため、半導体装置の性能を向上させることを可能としている。このように、裏面電極ＲＥをパターニングして、選択的にＢＯＸ膜ＢＸの裏面を覆うことで、特定の素子の特性を向上させることができる。
【００４３】
増幅部１ＢのＭＩＳＦＥＴＱ１、スイッチ部１ＣのＭＩＳＦＥＴＱ２、および図示していないアナログ・デジタル回路部のＭＩＳＦＥＴは、いずれもＳＯＩ層ＳＬ上にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの横のＳＯＩ層内に形成された一対のソース・ドレイン領域とにより構成されている。ゲート絶縁膜ＧＦは例えば酸化シリコン膜からなり、ゲート電極ＧＥは例えばポリシリコン膜からなる。ゲート電極ＧＥの膜厚は例えば２５０ｎｍである。ゲート電極ＧＥの側壁には、例えば酸化シリコン膜および窒化シリコン膜の積層膜からなるサイドウォールＳＷが形成されている。
【００４４】
上記ソース・ドレイン領域は、ゲート電極ＧＥの直下のＳＯＩ層ＳＬ、つまりチャネル領域のＳＯＩ層ＳＬ内にｎ型の不純物（例えばＡｓ（ヒ素））を打ち込んで形成された、比較的低い不純物濃度を有するエクステンション領域ＥＸを有している。また、チャネル領域に対してエクステンション領域ＥＸよりも外側のＳＯＩ層ＳＬ内に、ｎ型の不純物（例えばＡｓ（ヒ素））を打ち込んで形成された、比較的高い不純物濃度を有する拡散層Ｄ１を含んでいる。このように、上記ソース・ドレイン領域は、高濃度の不純物を含む拡散層Ｄ１とチャネル領域との間に、低濃度の不純物を含むエクステンション領域ＥＸを有するＬＤＤ（Lightly Doped Drain）構造を有している。
【００４５】
層間絶縁膜ＣＬ上の第１配線層は、層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１により側壁および上面を覆われた第１配線Ｍ１とを含んでいる。層間絶縁膜ＩＬ１の上面は平坦化されている。第１配線Ｍ１は、層間絶縁膜ＣＬの上面に接して形成された、例えばＡＬ（アルミニウム）を主に含む導体膜からなるパターンである。第１配線Ｍ１は、その底面に接続されたコンタクトプラグＣＰを介して、ＭＩＳＦＥＴＱ１、Ｑ２のそれぞれのソース・ドレイン領域に電気的に接続されている。複数のコンタクトプラグＣＰは、層間絶縁膜ＣＬを貫通してＭＩＳＦＥＴＱ１、Ｑ２に接続されている。
【００４６】
なお、図示はしていないが、層間絶縁膜ＩＬ１と、第１配線Ｍ１および層間絶縁膜ＣＬとの間には、窒化シリコン膜などからなる薄い絶縁膜が形成されている。また、層間絶縁膜ＩＬ１は例えば酸化シリコン膜からなる。
【００４７】
また、ここでは図示していないが、ゲート電極ＧＥの上面と、ゲート絶縁膜ＧＦおよびサイドウォールＳＷから露出するＳＯＩ層ＳＬの上面とには、例えばＣｏＳｉ（コバルトシリサイド）などからなるシリサイド層が形成されていてもよい。シリサイド層は、半導体層であるソース・ドレイン領域およびゲート電極ＧＥに対し、Ｗ（タングステン）およびＴｉ（チタン）などを含むコンタクトプラグＣＰを接続する際の接触抵抗を低減するために設けられるものである。シリサイド層の膜厚は例えば２５ｎｍ〜５０ｎｍである。
【００４８】
つまり、貫通ビアＴＳＶと同様の構造を有しているコンタクトプラグＣＰはシリサイド層を介してソース・ドレイン領域に接続されている。また、図示していない領域では、ゲート電極ＧＥにもコンタクトプラグＣＰが接続されている。第１配線Ｍ１およびコンタクトプラグＣＰは各ＭＩＳＦＥＴＱ１、Ｑ２などに所定の電位を供給するために設けられている。
【００４９】
第１配線上には第２配線層が形成されている。第２配線層は、層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２により側壁および上面を覆われた第２配線Ｍ２とを含んでいる。第２配線Ｍ２は、層間絶縁膜ＩＬ１の上面に接して形成された、例えばＡＬ（アルミニウム）を主に含む導体膜からなるパターンである。第２配線Ｍ２は、その底面に接続されたビアＶ１を介して、ＭＩＳＦＥＴＱ１、Ｑ２のそれぞれのソース・ドレイン領域に電気的に接続されている。
【００５０】
ただし、マーク部１Ａの貫通ビアＴＳＶの上面には第１配線Ｍ１が接続されているが、当該第１配線Ｍ１はビアＶ１および第２配線Ｍ２に接続されておらず、他の領域の第１配線Ｍ１とも接続されていない。つまり、マーク部１Ａの第１配線Ｍ１が直接接続されているのは、その下部の貫通ビアＴＳＶのみである。
【００５１】
ビアＶ１はコンタクトプラグＣＰと同様の構造を有しており、層間絶縁膜ＩＬ１を貫通して第１配線Ｍ１の上面に接続されている。層間絶縁膜ＩＬ２と、第２配線Ｍ２および層間絶縁膜ＩＬ１との間には、窒化シリコン膜などからなる薄い絶縁膜ＩＦが形成されている。なお、図示はしていないが、絶縁膜ＩＦと、第２配線Ｍ２および層間絶縁膜ＩＬ１との間には薄い酸化シリコン膜が形成されていてもよい。
【００５２】
また、層間絶縁膜ＩＬ２は例えば酸化シリコン膜からなる。第２配線Ｍ２を覆う層間絶縁膜ＩＬ２の上面は平坦化されている。図示していない領域において、層間絶縁膜ＩＬ２上には第２配線Ｍ２に接続された電極パッドが形成されており、第１配線Ｍ１および第２配線Ｍ２などを介して、ＭＩＳＦＥＴＱ１、Ｑ２に電位を供給する当該電極パッドが、ＳＯＩ基板の主面側の配線層上に引き出されている。
【００５３】
第２配線Ｍ２はビアＶ１、第１配線Ｍ１およびコンタクトプラグＣＰを介してＭＩＳＦＥＴＱ１、Ｑ２に所定の電位を供給するために設けられた導体パターンである。ここでは、スイッチ部１ＣのＭＩＳＦＥＴＱ２を構成する一対のソース領域およびドレイン領域のそれぞれに接続された第１配線Ｍ１に対して第２配線Ｍ２が接続されている。これに対し、増幅部１ＢのＭＩＳＦＥＴＱ１のドレイン領域には第１配線Ｍ１を介して第２配線Ｍ２が接続されているが、ＭＩＳＦＥＴＱ１のソース領域に接続された第１配線Ｍ１には、第２配線Ｍ２が接続されていない。
【００５４】
つまり、増幅部１Ｂに示すように、コンタクトプラグＣＰを介してソース・ドレイン領域に接続された複数の第１配線Ｍ１のうちの一部は、貫通ビアＴＳＶを介して裏面電極ＲＥに接続されている。具体的には、ＭＩＳＦＥＴＱ１のソース領域に接続された第１配線Ｍ１の底面には、コンタクトプラグＣＰおよび貫通ビアＴＳＶの両方が接続されており、当該ソース領域は裏面電極ＲＥと電気的に接続されている。すなわち、ＭＩＳＦＥＴＱ１に接続された電極の一部およびＭＩＳＦＥＴＱ２に接続された電極は、ＳＯＩ基板の主面側の配線層上に引き出されているが、ＭＩＳＦＥＴＱ１のソース領域に接続された電極は、ＳＯＩ基板の裏面側に引き出されている。
【００５５】
裏面電極ＲＥは、高周波回路のグランドに接続される電極である。本実施の形態では、複数のＭＩＳＦＥＴのソース領域などの、グランドに接続する領域に給電する電極を、裏面電極ＲＥとしてＳＯＩ基板の裏面側に形成している。これにより、グランドに接続するための引き出し配線の経路を短くして簡略化し、グランドインピーダンスを低減することで、ノイズの発生を抑えることを可能としている。つまり、グランドを強化することが可能である。
【００５６】
また、ソース領域から裏面電極ＲＥまでの引き出し配線を単純化し、短くすることができるため、ソース領域および裏面電極ＲＥ間の導通経路の接触抵抗を低減することができる。また、裏面電極ＲＥは、ＳＯＩ基板の主面側に形成する電極よりも大きい面積で形成することができるため、半導体チップを外部と接続する際にも接触抵抗を低減することができる。また、電極をＳＯＩ基板の裏面に引き出すことで、配線レイアウトの自由度を向上させることができる。つまり、ＳＯＩ基板の主面上の配線層の配線またはビアの数を減らし、当該配線層上に引き出す電極数を減らすことができる。
【００５７】
なお、貫通ビアＴＳＶを当該ソース領域に接するようにＳＯＩ層ＳＬを貫通させて形成し、貫通ビアＴＳＶを介してソース領域と裏面電極ＲＥとを電気的に接続することも考えられる。しかしそのような場合、貫通ビアＴＳＶと接するソース領域またはソース領域上のシリサイド層（図示しない）との間の接触面積が小さくなり、貫通ビアＴＳＶおよびソース領域間の接触抵抗が増大する虞がある。これに対し本実施の形態では、ソース領域の上面に接続されたコンタクトプラグＣＰを介してソース領域と裏面電極ＲＥとを電気的に接続しているため、コンタクトプラグＣＰとソース領域との間に十分な接触面積を確保することができる。また、ここでは貫通ビアＴＳＶと裏面電極ＲＥとは直接接続されており、それらの間に半導体層は形成されていない。
【００５８】
マーク部１Ａの裏面電極ＲＥと増幅部１Ｂの裏面電極ＲＥとは互いに電気的に接続されていてもよいが、ここでは互いに絶縁されている。つまり、マーク部１Ａの貫通ビアＴＳＶは裏面電極ＲＥおよび第１配線Ｍ１には接続されているが、他の素子および当該素子に接続された配線などとは絶縁されており、回路を構成していない。仮にマーク部１Ａの貫通ビアＴＳＶが裏面電極ＲＥを介してＭＩＳＦＥＴＱ１などに接続されていたとしても、マーク部１Ａの貫通ビアＴＳＶの上部の第１配線Ｍ１は貫通ビアＴＳＶ以外の導体物に接続されていないため、貫通ビアＴＳＶは回路を構成しない。したがって、本実施の形態の半導体装置に電位を供給して動作させても、貫通ビアＴＳＶに電流は流れない。
【００５９】
なお、図４のマーク部１ＡのＢＯＸ膜ＢＸ上にはＳＯＩ層ＳＬではなく素子分離領域ＳＴＩが形成されており、マーク部１Ａの貫通ビアＴＳＶは素子分離領域ＳＴＩに接して形成されているが、マーク部１Ａの貫通ビアＴＳＶはＳＯＩ層ＳＬに接して形成されていてもよい。つまり、図４に示すマーク部１Ａの素子分離領域ＳＴＩに代えてＳＯＩ層ＳＬが形成されていてもよい。ただし、この場合も貫通ビアＴＳＶは回路を構成しないため、マーク部１Ａにおいて貫通ビアＴＳＶに接するＳＯＩ層ＳＬは他の増幅部１ＢなどのＳＯＩ層ＳＬとは素子分離領域ＳＴＩを介して分離されている。
【００６０】
マーク部１Ａに形成する貫通ビアＴＳＶは、図２および図３を用いて説明したように、位置合わせ用のマークとして用いられるパターンである。このようなパターンを形成する領域は、チップ領域またはスクライブ領域においてある程度広い領域を要するため、貫通ビアなどにより構成されるガードリング、または増幅部１Ｂに示すような回路を構成する貫通ビアＴＳＶを、位置合わせ用のマークとして用いることは困難である。したがって、位置合わせ用のマークを構成するマーク部１Ａの貫通ビアＴＳＶは回路を構成していない。
【００６１】
次に、本実施の形態の半導体装置の効果について説明する。本実施の形態の半導体装置は、支持基板である半導体基板をＢＯＸ膜ＢＸの下に有していないＳＯＩ基板を含む半導体装置において、ＢＯＸ膜ＢＸの底面に、位置合わせ用のマークとして使用可能な貫通ビアＴＳＶからなるパターンを露出させ、ＳＯＩ基板の底面に電極パターンを形成するものである。
【００６２】
上記のように、本実施の形態では、ＢＯＸ膜ＢＸの下に半導体からなる基板を形成せず、パターニングされた裏面電極ＲＥを形成している。これは、ＭＩＳＦＥＴＱ２などのノイズの発生を抑えるためである。このような裏面電極ＲＥを形成する際の加工工程では、図４に示すＳＯＩ基板の上下が逆になるように基板を裏返し、ＢＯＸ膜ＢＸの底面を覆う金属膜を加工することとなる。その際、フォトリソグラフィ技術を用いる場合には、露光装置を用いてアライメントマークを確認し、フォトマスクの位置合わせを行う必要がある。
【００６３】
露光装置を用いてアライメントマークを確認する際には、アライメントマークを構成する溝の側壁の角部を、露光装置に備え付けられた光学装置により検出する。当該角部とはつまり、マークのパターンを構成する溝の側壁の上端の角である。アライメントマークを観測する工程では、顕微鏡を用いてマークを観測する方法、または赤外線もしくはレーザー光などを照射してマークを検出する方法などが用いられる。つまりマークの検出工程では、マークのパターン形状を規定している溝を検出する。
【００６４】
ここで、比較例として、フォトマスクの位置合わせに用いるアライメントマークを、第１配線層に形成することが考えられる。すなわち、図４に示す第１配線層に形成した第１配線Ｍ１の側壁に接する層間絶縁膜ＩＬ１の面、第１配線Ｍ１の底面に接する層間絶縁膜ＣＬの上面およびコンタクトプラグＣＰの上面を含む溝をアライメントマークとして利用することが考えられる。ここで説明する上記比較例では、図１に示すマーク部ＭＫ１、ＭＫ２は設けられていない。つまり、図４の増幅部１Ｂの貫通ビアＴＳＶのように、回路を構成する貫通ビアＴＳＶは設けられているが、マーク部１Ａの貫通ビアＴＳＶのように、位置合わせのためのマークとしても用いられる貫通ビアＴＳＶは形成されていない。
【００６５】
上記のように第１配線層にアライメントマークを形成した場合、ＳＯＩ基板の裏面側から第１配線層の当該アライメントマークを確認することは、厚いＢＯＸ膜ＢＸが存在するため困難である。したがって、第１配線層の当該アライメントマークを確認する際には、ＳＯＩ基板の主面側から上記光学装置を用いてマークの検出を行う。
【００６６】
つまり、上記比較例において、図４に示す基板を逆さにし、上向きとなったＢＯＸ膜ＢＸの裏面を覆う金属膜を加工するためのフォトリソグラフィ工程におけるフォトマスクの位置合わせでは、フォトレジストパターンを形成する側、つまりＳＯＩ基板の裏面側ではなく、その反対側、つまりＳＯＩ基板の主面側から第１配線層のアライメントマークを観測して当該位置合わせを行う。言い換えれば、第１配線層にアライメントマークを設ける上記比較例では、フォトレジスト膜を露光する側の反対側からアライメントマークを検出する必要がある。
【００６７】
露光装置は露光対象の基板の面に対し、露光する側と同じ側からアライメントマークを確認することで、フォトマスクの位置合わせを高い精度で行うことができる。逆に、上記の比較例のように、露光する側に対して逆側からアライメントマークを観測しようとしても、高い精度で位置合わせを行うことは困難である。
【００６８】
このように比較例の場合において位置合わせ精度が低下する理由の一つは、第１配線Ｍ１を覆う層間絶縁膜ＩＬ１、第２配線層およびサポート基板ＳＳＢ（図２１参照）などの膜厚が厚いことにある。つまり、アライメントマークを検出するために用いるレーザ光などは、アライメントマークを構成する溝に反射して往復する間に、膜厚が厚い複数の膜を透過することとなるため、直進することが困難である。また、当該レーザ光などが通過する光路に存在する各膜に温度差が生じている場合、温度差によりレーザ光が曲がり、正確にアライメントマークを検出することができない。
【００６９】
よって、ＳＯＩ基板の裏面側の膜をパターニングする場合において、精度よくフォトマスクの位置合わせを行うためには、当該裏面側にアライメントマークを配置することが重要となる。
【００７０】
したがって、比較例ではフォトマスクの位置合わせの精度が低くなる。よって、ＳＯＩ基板の裏面側の裏面電極ＲＥを所望の位置でパターニングすることが困難となるため、裏面電極ＲＥの形成位置がずれる可能性が高くなる。裏面電極ＲＥが所望の位置に形成されなければ、例えばスイッチ部１ＣのＭＩＳＦＥＴＱ２の直下においてＢＯＸ膜ＢＸの裏面が裏面電極ＲＥに覆われ、ＭＩＳＦＥＴＱ２の歪特性が悪化し、ノイズの発生が顕著になる虞がある。これにより、半導体装置の信頼性が低下し、また、半導体装置の性能が低下する問題が生じる。
【００７１】
また、比較例では、上記のように裏面電極ＲＥの加工工程における問題の他に、再配線層の形成工程においても、同様にパターニングの位置精度が低下する問題が生じる。また、比較例ではパターニングにおける位置ずれの問題の他に、複数の半導体チップを重ねて、積層チップ構造を形成する場合に、半導体チップ同士を重ねる際の位置合わせの精度が低下する問題が生じる。
【００７２】
つまり、ダイシングなどにより形成した複数の半導体チップを重ねる際に用いる位置合わせ用のマークが半導体チップの第１配線層に形成されていると、当該マークの位置を正確に検出することができず、半導体チップ同士を重ねる位置の精度が低下する虞が生じる。この場合、チップ同士を重ねる位置がずれることで、一方の半導体チップの電極と、他方の半導体チップのバンプ電極とが正常に接続されず、半導体装置が正常に動作しなくなる問題が生じる。
【００７３】
また、フォトリソグラフィ工程において露光光を照射する側であるＳＯＩ基板の裏面側の反対側、つまりＳＯＩ基板の主面側からマークを観測するためには特殊な装置を用いる必要があるため、半導体装置の製造コストが増大する問題が生じる。
【００７４】
これに対し、本実施の形態の半導体装置は、ＳＯＩ基板の裏面側、つまりＢＯＸ膜の裏面側に露出する貫通ビアＴＳＶの底部からなるマーク（図２および図３参照）を位置合わせ用のマークとして使用するものである。図４に示すマーク部１Ａに形成された貫通ビアＴＳＶはＢＯＸ膜ＢＸの裏面から露出している。したがって、当該貫通ビアＴＳＶにより構成される位置合わせ用のマークは、ＳＯＩ基板の裏面側から観測することが可能である。
【００７５】
この場合、マークを検出する光学装置とマークとの間には、ＢＯＸ膜ＢＸのような厚い絶縁膜は形成されておらず、後述するサポート基板ＳＳＢ（図２１参照）または層間絶縁膜ＩＬ２なども存在しないため、マークの検出は容易である。なお、ＳＯＩ基板の裏面および当該マークが、裏面電極ＲＥを形成するための金属膜などに覆われていたとしても、当該金属膜の膜厚は薄いため、マークを精度よく検出することができる。
【００７６】
上記位置合わせ用のマークを、ＳＯＩ基板の裏面側から観測する際は、上記光学装置により、当該マークを構成する貫通ビアＴＳＶを囲む溝の角部を検出する。当該角部とは、つまりマーク部１Ａの貫通孔ＶＨの側壁と、ＢＯＸ膜ＢＸの底面とが接する箇所の角である。
【００７７】
本実施の形態では、ＳＯＩ基板の裏面を覆う金属膜をパターニングして裏面電極ＲＥまたは再配線層を形成する際、フォトリソグラフィ工程においてフォトマスクの位置合わせに用いる上記マークを、ＳＯＩ基板の裏面側、つまり露光を行う側から観測することができる。したがって、位置合わせ用のマークを精度よく検出することができるため、フォトレジスト膜に対してフォトマスクのパターン転写を行う場合に、露光位置のずれが発生することを防ぐことができる。よって、フォトレジストパターンを所望の位置に精度よく形成することができるため、当該フォトレジストパターンをマスクとして上記金属膜を加工することで、裏面電極ＲＥまたは再配線層を高い位置精度で形成することができる。
【００７８】
裏面電極ＲＥの形成位置のずれを防ぐことで、例えばスイッチ部１ＣのＭＩＳＦＥＴＱ２の直下に裏面電極ＲＥが形成されることを防ぐことができるため、ＭＩＳＦＥＴＱ２の歪特性を向上させ、ノイズの発生を防ぐことが可能である。したがって、半導体素子の特性が悪化することを防ぐことができるため、半導体装置の信頼性を向上させることができる。また、半導体装置の低抵抗化、応答速度の向上、およびのノイズの低減を実現することができるため、半導体装置の性能を向上させることができる。
【００７９】
また、ＳＯＩ基板の裏面の一部を覆う再配線層を形成する場合には、上記のように貫通ビアＴＳＶをフォトマスクの位置合わせ用のマークとして使用することで、再配線層の形成位置のずれを防ぐことができる。このため、再配線層と他の電極などとを確実に接続し、また、それらの間の接触抵抗の増加を防ぐことができる。例えば、再配線層により構成される電極パッドと、当該再配線層を含む半導体チップに接続される外部の電極とを確実に接続することができる。したがって、半導体装置の信頼性を向上することができる。また、再配線層と、当該再配線層に接続される他の電極などとの間の接触抵抗の増大を防ぐことで、半導体装置の性能を向上させることができる。
【００８０】
また、複数の半導体チップを積層する場合には、上記ＳＯＩ基板の裏面側のアライメントマークを位置合わせ用に用いることで、半導体チップ同士を接続する際の位置合わせを精度よく行うことができる。半導体チップを積層する際には、例えば半導体チップの裏面側に形成された電極と、半導体チップの主面側に形成されたバンプ電極とを接続させることが考えられるが、本実施の形態では対向するこれらの電極同士を接続する際に位置ずれが生じることを防ぐことができる。したがって、これらの電極同士を確実に接続することができるため、半導体装置の信頼性を向上することができる。また、接続位置のずれによる接触抵抗の増大を防ぐことができるため、半導体装置の性能を向上させることができる。
【００８１】
以上に述べたように、本実施の形態では、ＳＯＩ基板の裏面側から観測できるアライメントマークを、ＢＯＸ膜ＢＸを貫通する貫通ビアＴＳＶにより構成することで実現し、当該裏面側の膜に対して行うフォトリソグラフィ工程、または半導体チップの積層工程などにおける位置合わせの精度を向上させることができる。
【００８２】
したがって、上記実施の形態のように、半導体素子の特性を向上させる効果を得ることを目的としてＳＯＩ基板の支持基板を除去し、裏面電極を形成するような半導体装置では、より容易に、より高い信頼性をもって、当該効果を得ることができる。
【００８３】
以下では、本実施の形態の位置合わせ用のマークのレイアウトの例を図５〜図７に示す。図５〜図７は、図１に示す半導体ウエハの裏面側から見た場合の上記マークの平面図であり、それらのマークはいずれもＢＯＸ膜から露出する貫通ビアＴＳＶにより構成されている。
【００８４】
図５に示すマークは、矩形の環状パターンと、当該パターンの内側に、当該パターンとは別の矩形の環状パターンとを有している。このようなマークは、例えば半導体チップを積層する際の位置合わせに用いられる。また、このようなマークは、ＳＯＩ基板の裏面に形成した裏面電極などのパターンの形成位置を検査するために用いられる。つまり、パターンの加工工程の後に、当該工程の位置精度を検査するために用いられる。このようなマークは、図１に示すマーク部ＭＫ１、ＭＫ２のいずれに形成してもよいが、半導体チップを積層する際の位置合わせに用いる場合は、チップ領域ＣＰＲの内側であるマーク部ＭＫ２に形成する必要がある。
【００８５】
図６に示すマークを構成する貫通ビアＴＳＶのうちの一つは環状に形成され、矩形の形状を有している。また、当該環状の貫通ビアＴＳＶの内側には、第１方向に延在するパターンと第２方向に延在するパターンとを交差させた＋型の貫通ビアＴＳＶのパターンが形成されている。上記の環状パターンおよび＋型パターンの２つの貫通ビアＴＳＶからなるマークは、図２に示したマークと同様に、露光工程におけるフォトマスクの位置合わせに用いることができる。図６に示すマークは、図１に示すマーク部ＭＫ１、ＭＫ２のいずれに形成してもよい。
【００８６】
図７に示すマークを構成する貫通ビアＴＳＶのうちの一つは、第１方向に延在するパターンと第２方向に延在するパターンとを交差させた＋型のパターンを有している。また、当該マークを構成する他の貫通ビアＴＳＶは環状に形成され、平面視において前述した＋型のパターンの周囲を一定距離離間して囲むような形状を有している。つまり、＋型のパターンの外側の他のパターンは、当該＋型のパターンの側壁に沿うように形成されている。
【００８７】
上記の環状パターンおよび＋型パターンの２つの貫通ビアＴＳＶからなるマークは、図３に示したマークと同様に、ＳＯＩ基板の裏面に再配線層を形成する場合におけるフォトマスクの位置合わせに用いることができる。図７に示すマークは、図１に示すマーク部ＭＫ１、ＭＫ２のいずれに形成してもよい。なお、図３および図７に示すマークの平面視における最大幅は、例えば４０ｎｍである。
【００８８】
次に、本実施の形態の半導体装置の製造方法について、図８〜図２２を用いて説明する。図８〜図２２は製造工程中の本実施の形態の半導体装置の断面図であり、いずれも図４に示す断面図と対応する位置の断面を示している。つまり、図８〜図２２では、図の左側から順にマーク部１Ａ、増幅部１Ｂおよびスイッチ部１Ｃを示している。また、増幅部１Ｂの構造は、アナログ・デジタル回路のＭＩＳＦＥＴの形成工程に適用することもできる。
【００８９】
本実施の形態の半導体装置の特徴は、ＢＯＸ膜を貫通し、ＢＯＸ膜の裏面側に露出する貫通ビアＴＳＶにより構成される位置合わせ用のマークを形成し、これをフォトリソグラフィ工程などにおいて利用することにあるため、ＳＯＩ基板上に素子を形成する工程についての具体的な説明は省略する。
【００９０】
まず、図８に示すように、上方にＢＯＸ膜ＢＸおよびＳＯＩ層（シリコン層）ＳＬが積層された半導体基板ＳＢを用意する。第２半導体層である半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、つまり第１絶縁膜は酸化シリコン膜であり、ＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層である。
【００９１】
ＳＯＩ層ＳＬの膜厚は例えば６０ｎｍであり、ＢＯＸ膜ＢＸの膜厚は例えば４００ｎｍである。ここで、半導体基板ＳＢは５００μｍ〜７００μｍ程度の厚さを有しているため、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬの膜厚が薄くても、ＳＯＩ基板が曲がるなどして変形することを防ぐことができる。
【００９２】
本願では、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上の埋め込み酸化膜であるＢＯＸ膜ＢＸと、ＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬとをまとめてＳＯＩ基板と呼ぶが、後述するように半導体基板ＳＢが全て除去された場合には、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸをまとめてＳＯＩ基板と呼ぶ。
【００９３】
ＳＯＩ基板を含む半導体装置では、基板上に形成する素子の応答速度を向上させ、ノイズを低減するなどの目的で、支持基板である半導体基板ＳＢの材料として、７５０Ωｃｍ以上の高抵抗なシリコン基板を用いることが考えられる。このような高抵抗基板は価格が高いため、高抵抗基板を用いると半導体装置の製造コストが増大する。しかし、後述するように本実施の形態の半導体基板ＳＢは後の工程で除去されるため、図８に示すＳＯＩ基板の底部を構成する半導体基板ＳＢに上記のような高抵抗なシリコン基板を用いる必要はない。よって、本実施の形態では半導体装置の製造コストを低減し、かつ、ＳＯＩ基板上に形成する素子の応答速度の向上およびノイズの低減などを実現し、半導体装置の性能を向上させることができる。
【００９４】
半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなるＳＯＩ基板は、以下の手順により形成することができる。つまり、まず、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋め込み酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。
【００９５】
また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００９６】
続いて、周知の方法を用いて、半導体基板ＳＢ上にＳＴＩ（Shallow Trench Isolation）構造を有する絶縁膜からなる素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩを形成する工程では、まず、例えばＳＯＩ層ＳＬ上に絶縁膜からなるハードマスクパターン（図示しない）を形成し、当該ハードマスクパターンをマスクとしてドライエッチングを行うことで、ＳＯＩ層ＳＬの上面から、ＢＯＸ膜ＢＸの上面に達する複数の溝を形成する。当該溝は、ＳＯＩ層ＳＬを開口して形成されている。また、その後、当該溝の内側に露出するＳｉ（シリコン）を熱酸化することでライナー酸化膜を形成してもよい。
【００９７】
続いて当該溝内をＣＶＤ（Chemical Vapor Deposition）法により形成した酸化シリコン膜により完全に埋め込んだ後、当該酸化シリコン膜の上面をＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。その後、ハードマスクを除去する。これにより、当該酸化シリコン膜を主に含む素子分離領域ＳＴＩを形成する。
【００９８】
素子分離領域ＳＴＩは、半導体基板ＳＢ上の複数の活性領域同士を分離する不活性領域である。つまり、活性領域であるＳＯＩ層ＳＬの平面視における形状は、素子分離領域ＳＴＩに囲まれることで規定されている。ここでは、マーク部１ＡのＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬを除去し、素子分離領域ＳＴＩによりＢＯＸ膜ＢＸの上面を覆う。増幅部１Ｂおよびスイッチ部１Ｃの活性領域にはＳＯＩ層ＳＬを残し、増幅部１Ｂでは、後の工程で裏面電極に接続する貫通ビアを形成する領域の近傍のＳＯＩ層ＳＬを除去して溝を形成し、当該溝内に素子分離領域ＳＴＩを形成する。
【００９９】
次に、図９に示すように、周知の方法を用いて、増幅部１Ｂおよびスイッチ部１ＣのそれぞれのＳＯＩ層ＳＬ上にゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。その後、増幅部１Ｂおよびスイッチ部１ＣのそれぞれのＳＯＩ層ＳＬに対し、ゲート電極ＧＥをマスクとしてｎ型の不純物（例えばＡｓ（ヒ素））をイオン注入することで、比較的不純物濃度が低いエクステンション領域ＥＸを形成する。
【０１００】
次に、図１０に示すように、周知の方法を用いて、ゲート電極ＧＥの側壁を覆う絶縁膜からなるサイドウォールＳＷを形成する。その後、増幅部１Ｂおよびスイッチ部１ＣのそれぞれのＳＯＩ層ＳＬに対し、ゲート電極ＧＥおよびサイドウォールＳＷをマスクとしてｎ型の不純物（例えばＡｓ（ヒ素））をイオン注入することで、比較的不純物濃度が高い拡散層Ｄ１を形成する。これにより、エクステンション領域ＥＸおよび拡散層Ｄ１を含むソース・ドレイン領域が形成され、増幅部１Ｂおよびスイッチ部１Ｃに、ソース・ドレイン領域およびゲート電極ＧＥを含むＭＩＳＦＥＴＱ１、Ｑ２がそれぞれ形成される。
【０１０１】
ここでは図示していないが、ゲート電極ＧＥおよびサイドウォールＳＷから露出するソース・ドレイン領域の上面上に、エピタキシャル成長法を用いて、Ｓｉ（シリコン）からなるエピタキシャル層を形成してもよい。この場合、拡散層Ｄ１は、エピタキシャル層の形成後に行うイオン注入により形成する。
【０１０２】
その後、周知のサリサイド技術を用いて、ソース・ドレイン領域の上面およびゲート電極ＧＥの上面のそれぞれを覆うシリサイド層（図示しない）を形成する。
【０１０３】
次に、図１１に示すように、窒化シリコン膜からなりエッチングストッパ膜として利用される絶縁膜（図示しない）、および酸化シリコン膜からなる層間絶縁膜ＣＬを、例えばＣＶＤ法を用いて順に形成する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＣＬの上面を平坦化する。
【０１０４】
次に、図１２に示すように、周知の方法を用いて、層間絶縁膜ＣＬを貫通し、ゲート電極ＧＥおよびソース・ドレイン領域に達するコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは主にタングステン膜からなり、図示していない領域においてゲート電極ＧＥに接続されている。なお、コンタクトプラグＣＰは、ソース・ドレイン領域およびゲート電極ＧＥに対し、シリサイド層（図示しない）を介して電気的に接続されている。
【０１０５】
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、マーク部１Ａおよび増幅部１Ｂの層間絶縁膜ＣＬ、素子分離領域ＳＴＩ、ＢＯＸ膜ＢＸを貫通し、半導体基板ＳＢの上面を露出する貫通孔ＶＨを形成する。ここでは、上記ドライエッチングにより半導体基板ＳＢの一部が除去され、貫通孔ＶＨの底面が、半導体基板ＳＢとＢＯＸ膜ＢＸの界面よりも低い位置に形成される。つまり、貫通孔ＶＨは半導体基板ＳＢの途中深さまで達する。なお、貫通孔ＶＨの底面は、半導体基板ＳＢとＢＯＸ膜ＢＸの界面と同じ高さに位置していてもよい。各貫通孔ＶＨは素子分離領域ＳＴＩを貫通しており、ＳＯＩ層ＳＬを露出していない。
【０１０６】
次に、図１４に示すように、例えばスパッタリング法を用いて貫通孔ＶＨ内の表面をＴｉ（チタン）またはＴｉＮ（窒化チタン）などからなるバリア導体膜により覆い、続いて例えばスパッタリング法を用いて貫通孔ＶＨ内をＷ（タングステン）などからなる主導体膜により完全に埋め込む。その後、例えばＣＭＰ法を用いて層間絶縁膜ＣＬ上の余分なバリア導体膜および主導体膜を除去することで層間絶縁膜ＣＬの上面を露出する。これにより、貫通孔ＶＨ内に埋め込まれたバリア導体膜および主導体膜からなる貫通ビアＴＳＶを形成する。貫通ビアＴＳＶの上面と層間絶縁膜ＣＬの上面とは、上記ＣＭＰ法による研磨工程により平坦化されている。
【０１０７】
貫通ビアＴＳＶはＳＯＩ層ＳＬに接しておらず、ＳＯＩ層ＳＬとは素子分離領域ＳＴＩを介して絶縁されている。また、貫通ビアＴＳＶの底面は半導体基板ＳＢの途中深さまで達している。なお、図１３および図１４を用いて説明した工程では貫通ビアＴＳＶと同様の構造を有するガードリング領域（図示しない）をチップ領域ＣＰＲ（図１参照）内に形成する。ガードリング領域は導体膜からなる環状のパターンであり、回路に対して外部からノイズが入ること、またはノイズが外部の回路に広がることなどを防ぐために、回路が形成された特定の領域を囲むように形成される。
【０１０８】
次に、図１５に示すように、層間絶縁膜ＣＬ上、コンタクトプラグＣＰ上および貫通ビアＴＳＶ上を覆うように、例えばＡｌ（アルミニウム）からなる金属膜をスパッタリング法などにより形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて当該金属膜を加工し、層間絶縁膜ＣＬの上面を露出させる。これにより、当該金属膜からなる第１配線Ｍ１を複数形成する。第１配線Ｍ１は、マーク部１Ａ、増幅部１Ｂおよびスイッチ部１Ｃのいずれにおいても、コンタクトプラグＣＰまたは貫通ビアＴＳＶの上面を覆うように形成する。
【０１０９】
ここで、増幅部１ＢのＭＩＳＦＥＴＱ１を構成する一対のソース・ドレイン領域のうちの一方、つまりソース領域に接続されたコンタクトプラグＣＰの上面と、増幅部１Ｂの貫通ビアＴＳＶの上面とに、一つの第１配線Ｍ１を接続する。つまり、当該ソース領域に接続されたコンタクトプラグＣＰと当該貫通孔ＶＨとは、第１配線Ｍ１を介して電気的に接続される。
【０１１０】
次に、図１６に示すように、例えば窒化シリコン膜などからなる薄い絶縁膜（図示しない）および酸化シリコン膜などからなる層間絶縁膜ＩＬ１を、例えばＣＶＤ法を用いて順に形成する。その後、ＣＭＰ法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。続いて、コンタクトプラグＣＰを形成した方法と同様の方法を用いて、層間絶縁膜ＩＬ１を貫通し、第１配線Ｍ１の上面に接続されたビアＶ１を複数形成する。ビアＶ１はマーク部１Ａには形成されておらず、マーク部１Ａの第１配線Ｍ１の側壁および上面は層間絶縁膜ＩＬ１により覆われている。つまり、マーク部１Ａの第１配線Ｍ１に接続されている導体膜は貫通ビアＴＳＶのみである。
【０１１１】
増幅部１Ｂにおいて、ビアＶ１はＭＩＳＦＥＴＱ１のドレイン領域に接続された第１配線Ｍ１に接続されているが、ＭＩＳＦＥＴＱ１のソース領域に接続された第１配線Ｍ１には接続されていない。これに対して、スイッチ部１ＣのビアＶ１は、ＭＩＳＦＥＴＱ２のソース領域に接続された第１配線Ｍ１およびドレイン領域に接続された第１配線Ｍ１のそれぞれに接続されている。
【０１１２】
次に、図１７に示すように、第１配線Ｍ１の形成工程と同様の工程を行うことで、ビアＶ１上および層間絶縁膜ＩＬ１上に、ビアＶ１の上面に接続された複数の第２配線Ｍ２を形成する。第２配線Ｍ２はビアＶ１の上面を覆うように形成され、ビアＶ１に接続されるため、マーク部１Ａには形成されておらず、マーク部１Ａの貫通ビアＴＳＶには電気的に接続されていない。
【０１１３】
ビアＶ１および第２配線Ｍ２は、後の工程でＳＯＩ基板の主面側の配線層上に形成される電極パッドとＭＩＳＦＥＴＱ１、Ｑ２などの各半導体素子などとを接続し、各ＭＩＳＦＥＴに所定の電位を供給するために形成されている。つまり、ビアＶ１および第２配線Ｍ２が接続されていないＭＩＳＦＥＴＱ１のソース領域に電位を供給する導電経路は、ＳＯＩ基板の主面側の配線層上には引き出されない。当該ソース領域は、後述するように、ＳＯＩ基板の裏面側に形成された裏面電極に対し、貫通ビアＴＳＶを介して電気的に接続される。
【０１１４】
次に、図１８に示すように、例えば窒化シリコン膜などからなる絶縁膜ＩＦおよび酸化シリコン膜などからなる層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて順に形成する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ２の上面を平坦化する。
【０１１５】
次に、図１９に示すように、平坦化した層間絶縁膜ＩＬ２の上面に対し、サポート基板ＳＳＢを貼り付ける。サポート基板ＳＳＢは厚さが例えば５００μｍ〜７００μｍ程度であり、サポート基板ＳＳＢは、例えばガラス基板、シリコン基板またはサファイア基板などからなる。サポート基板ＳＳＢの貼り付けは常温で行い、接着剤などは使用せず、クーロン力またはファンデルワールス力などにより層間絶縁膜ＩＬ２に密着させる。なお、絶縁膜ＩＦを形成する前に、ＣＶＤ法などを用いて薄い酸化シリコン膜を形成してもよい。
【０１１６】
続いて、ＳＯＩ基板の上下をひっくり返すことで、ＳＯＩ基板の裏面を上向きに設置する。図１８では図の左側から順にマーク部１Ａ、増幅部１Ｂおよびスイッチ部１Ｃを示したが、ここでは基板を逆さに示しているため、図１９では図の左側から順にスイッチ部１Ｃ、増幅部１Ｂおよびマーク部１Ａを示す。続いて、例えばＣＭＰ法およびエッチング法を併用することで、ＳＯＩ基板の裏面側から半導体基板ＳＢを除去する。つまり、半導体基板ＳＢの裏面をＣＭＰ法により研磨することで半導体基板ＳＢを薄膜化した後、ドライエッチングおよびウェットエッチングを行うことで、半導体基板ＳＢを除去し、ＢＯＸ膜ＢＸの裏面および貫通ビアＴＳＶの底面を露出させる。
【０１１７】
ここで支持基板である半導体基板ＳＢを除去しても、ＳＯＩ基板の主面側には十分な厚さを有するサポート基板ＳＳＢが貼り付けてあるため、ＳＯＩ基板が曲がるなどして変形することを防ぐことができる。なお、図１４を用いて説明したように、貫通ビアＴＳＶは半導体基板ＳＢの途中深さまで達するため、半導体基板ＳＢを除去した後において、貫通ビアＴＳＶの底面はＢＯＸ膜ＢＸの裏面よりも上方に突出していることが考えられる。ＢＯＸ膜ＢＸの裏面から露出するマーク部１Ａの貫通ビアＴＳＶのレイアウトは、図２または図３に示すような構造となっている。
【０１１８】
ただし、ここでは半導体基板ＳＢの除去工程に伴い、ＢＯＸ膜ＢＸから突出する部分の貫通ビアＴＳＶも除去され、貫通ビアＴＳＶの底面およびＢＯＸ膜ＢＸの裏面は同一面において平坦化されている場合について説明する。
【０１１９】
次に、図２０に示すように、例えばスパッタリング法を用いて、ＢＯＸ膜ＢＸの裏面およびＢＯＸ膜ＢＸから露出する貫通ビアＴＳＶの表面を覆うように、金属膜ＲＭを形成する。金属膜ＲＭは、ＢＯＸ膜ＢＸの裏面側から順に例えばＮｉ（ニッケル）膜、Ｔｉ（チタン）膜およびＡｕ（金）膜を積層することで形成された積層金属膜からなる。
【０１２０】
次に、図２１に示すように、金属膜ＲＭ上にフォトレジストパターンＲＰを形成した後、フォトレジストパターンＲＰをマスクとしてエッチングを行い、金属膜ＲＭを一部除去することで、金属膜ＲＭからなる裏面電極ＲＥを形成する。ここでは、スイッチ部１Ｃの金属膜ＲＭを除去する。フォトレジストパターンＲＰは、金属膜ＲＭ上にフォトレジスト膜を塗布した後、露光装置内において、フォトマスクを介してフォトレジスト膜を露光することでパターン転写を行い、続いて現像液によりフォトレジスト膜を一部除去することで形成する。
【０１２１】
このとき、フォトレジスト膜に対してパターン転写を行う位置が所望の位置からずれると、フォトレジストパターンＲＰを用いてエッチングにより形成する裏面電極ＲＥの形成位置にずれが生じるため、ＳＯＩ基板に対するフォトマスクの位置合わせの精度を高めることが重要となる。フォトリソグラフィ工程においてフォトマスクの位置合わせを行う際は、露光対象であるフォトレジスト膜が塗布された製造工程中の半導体装置に形成されたマークを、露光装置に備えられた光学装置にて検出することで当該位置合わせを行う。
【０１２２】
位置合わせ用のマークとしては、図４を用いて上述したように、例えば第１配線Ｍ１を囲む溝を利用することが比較例として考えられるが、ＢＯＸ膜ＢＸを透過して当該マークを検出することが困難となるため、この方法ではＳＯＩ基板の主面側から当該マークを観測することでフォトマスクの位置合わせを行う。つまり、露光光を照射する側に対しＳＯＩ基板の反対側から当該マークを観測することでフォトマスクの位置合わせを行う。しかし、露光光を照射する側ではなく、その反対側から位置合わせ用のマークを観測しようとしても、マークの像を正確に検出することは困難であるため、フォトマスクの位置合わせの精度が低下する問題が生じる。
【０１２３】
これに対し、本実施の形態ではＢＯＸ膜ＢＸの裏面側に露出する貫通ビアＴＳＶからなるパターンをアライメントマークとして使用することができるため、ＳＯＩ基板の裏面側、つまりフォトレジスト膜が形成され、露光光が照射される側から、光学装置を用いてマークを観測することができる。この場合、上記のように第１配線Ｍ１をマークとして用い、露光を行う側の反対側から当該マークを観測する場合に比べて、フォトマスクの位置合わせ精度を向上させることができる。例えば本実施の形態では、上記比較例に比べて１０〜２０倍程、位置合わせの精度を向上させることができる。なお、金属膜は膜厚が薄いため、当該マークは金属膜を透過して精度よく検出することが可能である。
【０１２４】
また、ここではＭＩＳＦＥＴＱ１などの接地電極として使用される裏面電極ＲＥを形成する際に、マーク部１ＡのＢＯＸ膜ＢＸの裏面のマークを用いることについて説明した。これに対し、裏面電極ＲＥを形成する工程と同様の工程により、ＢＯＸ膜ＢＸの裏面を覆う再配線層を形成する場合にも、上記マークを用いることで、上記のようにフォトマスクの位置合わせ精度を向上させ、再配線層の形成位置がずれることを防ぐことができる。
【０１２５】
次に、図２２に示すように、フォトレジストパターンＲＰを除去してから再びＳＯＩ基板の上下を逆さにすることで、ＳＯＩ基板の裏面を下側に向け、ＳＯＩ基板の主面を上側に向ける。その後、サポート基板ＳＳＢを層間絶縁膜ＩＬ２から剥がし取ることにより、本実施の形態の半導体装置が完成する。このときの、ＳＯＩ基板を含む半導体ウエハ上のチップ領域ＣＰＲなどのレイアウトを図１に示している。上述したように、図２２に示すマーク部１Ａの断面は、図１のマーク部ＭＫ１またはＭＫ２の構造を示す断面である。図２２に示すスイッチ部１ＣのＭＩＳＦＥＴＱ２は、図１に示すアンテナスイッチ部ＡＳＷに形成されている。また、図２２に示すＭＩＳＦＥＴＱ１は、図１に示す増幅部ＡＭＰまたはアナログ・デジタル回路部ＡＤＣに形成されている。
【０１２６】
その後、例えばダイシング工程を行い、ウエハを個片化することで半導体チップを形成する。
【０１２７】
半導体チップを積層する場合には、上記ダイシング工程前に、第１配線層および第２配線層を含む配線層上に、第２配線Ｍ２などに接続されたバンプ電極を形成し、ダイシング工程により形成した複数のチップを重ねて接続する。この場合、マーク部１ＡのＢＯＸ膜ＢＸの裏面に形成されたアライメントマークを観測して半導体チップを積層することで、半導体チップ同士を重ねる位置がずれることを防ぐことができる。ここで行う位置合わせでも、上記比較例のように、第１配線Ｍ１などにより構成されたマークを使用する場合よりも、本実施の形態のようにＳＯＩ基板の裏面近傍に形成されたマークを用いる方が、より高い精度でマークを検出することができる。
【０１２８】
以上に述べたように、本実施の形態では、ＳＯＩ基板の裏面側から観測できるマークを、ＢＯＸ膜ＢＸを貫通する貫通ビアＴＳＶにより構成することで実現し、当該裏面側の膜に対して行うフォトリソグラフィ工程、または半導体チップの積層工程などにおける位置合わせの精度を向上させることができる。
【０１２９】
したがって、裏面電極ＲＥまたは再配線層の形成位置にずれが生じることを防ぐことができるため、図４を用いて説明したように、ＭＩＳＦＥＴＱ１などに接続された貫通ビアＴＳＶと裏面電極ＲＥまたは再配線層との間の抵抗が増大することを防ぐことができる。これにより、半導体装置の性能を向上させることができる。また、上記貫通ビアＴＳＶと裏面電極ＲＥまたは再配線層との間において接触不良が起きることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１３０】
また、半導体チップを積層する場合には、半導体チップ間を接続する電極同士が、積層位置のずれにより接触不良を起こし、互いの半導体チップ間における接触抵抗の増大を防ぐことができる。また、互いの半導体チップ間における接触抵抗の増大、または電極同士の非接触などが起きることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１３１】
また、裏面電極ＲＥまたは再配線層の形成位置にずれが生じることを防ぐことができるため、ＳＯＩ基板の底面の半導体基板ＳＢ（図１８参照）を除去し、さらに裏面電極ＲＥまたは再配線層を選択的に除去することで得られる半導体素子の歪特性などの特性を向上させる効果を、上記比較例に比べてより確実に得られる。したがって、半導体素子の特性を向上させることが容易となり、半導体装置の性能を向上させることができる。また、裏面電極ＲＥまたは再配線層の形成位置がずれることを防ぎ、上記効果が得られなくなることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１３２】
また、ここでは、半導体素子の特性を向上させる効果を得ることを目的として、半導体基板ＳＢ（図１８参照）に高抵抗な基板を用いる必要がない。これは、半導体装置の製造工程において半導体基板ＳＢを除去することで（図１９参照）、完成した半導体装置には半導体基板ＳＢが残らないためである。よって、サファイア基板または高抵抗な半導体基板ＳＢなどを用いなくとも、図２２に示すスイッチ部１Ｃのように、半導体基板ＳＢを除去し、さらに裏面電極ＲＥを選択的に除去することで、ＳＯＩ層ＳＬの下の抵抗を増大させることができる。このため、ＳＯＩ基板上に形成する素子の応答速度の向上させ、また、高周波回路におけるノイズを低減することが可能な半導体装置を、低コストで実現することができる。
【０１３３】
次に、本実施の形態の半導体装置およびその製造方法の第１の変形例について説明する。第１の変形例は、図８〜図２２を用いて説明した半導体装置の製造工程において、マーク部の貫通ビアの底部がＢＯＸ膜の裏面から下方に突出した状態で裏面電極を形成するものである。
【０１３４】
第１の変形例では、図８〜図１８を用いて説明した工程を行った後、図１９を用いて説明した工程と同様にして半導体基板ＳＢ（図１８参照）を除去する。ただし、ここでは図２３に示すように、貫通ビアＴＳＶの底部はＢＯＸ膜ＢＸの裏面から上方に向かって突出している。つまり、半導体基板ＳＢを、例えばＣＭＰ法による研磨、ドライエッチングおよびウエットエッチングにより除去することでＢＯＸ膜ＢＸの裏面を露出させても、貫通ビアＴＳＶの底部の一部はＢＯＸ膜ＢＸの裏面から突き出して残るため、貫通ビアＴＳＶの底面とＢＯＸ膜ＢＸの裏面とは平坦化されていない。
【０１３５】
その後、図２０〜図２２を用いて説明した工程と同様の工程を行うことで、図２４に示す本実施の形態の第１の変形例である半導体装置が完成する。図２４に示すように、貫通ビアＴＳＶの底部はＢＯＸ膜ＢＸの裏面から下方に向かって突出しているため、ＢＯＸ膜ＢＸの裏面および貫通ビアＴＳＶの底部を覆うように形成された裏面電極ＲＥは、ＢＯＸ膜ＢＸから突出している貫通ビアＴＳＶの底面および側面を覆うように形成される。したがって、裏面電極ＲＥは、単にＳＯＩ基板の裏面に沿って平坦に形成されるのではなく、貫通ビアＴＳＶに接する領域において突出するように形成される。
【０１３６】
この第１の変形例において、ＳＯＩ基板の裏面側に裏面電極ＲＥまたは再配線層を形成するためのフォトレジストパターンを形成する際には、フォトマスクの位置合わせを行う工程で貫通ビアＴＳＶまたは貫通ビアＴＳＶが埋め込まれた溝を直接検出せず、マーク部１Ａの貫通ビアＴＳＶの底部を覆うことで形成された金属膜ＲＭ（図２０参照）の凹凸を検出することが可能である。また、半導体装置の完成後、複数の半導体チップ同士を重ねる際に用いる位置合わせ用のマークを観測する工程では、貫通ビアＴＳＶまたは貫通ビアＴＳＶが埋め込まれた溝を直接検出せず、マーク部１Ａの貫通ビアＴＳＶの底部を覆う裏面電極ＲＥの凹凸を検出することが可能である。
【０１３７】
つまり、金属膜ＲＭ（図２０参照）または裏面電極ＲＥにより覆われている貫通ビアＴＳＶまたは貫通ビアＴＳＶが埋め込まれた溝を、露光装置に備えられた光学装置により検出しようとすると、金属膜ＲＭまたは裏面電極ＲＥの厚さ、組成または形状などに起因して、精度の高いマーク検出ができない場合が考えられる。そのような場合であっても、マーク部１Ａの金属膜ＲＭの表面の凹凸を観測することで、ＳＯＩ基板の裏面側にフォトレジストパターンを形成する際のフォトマスクの位置合わせを、高い精度で行うことができる。また、マーク部１Ａの裏面電極ＲＥの表面の凹凸を観測することで、半導体チップの積層工程における半導体チップの位置合わせを、高い精度で行うことができる。
【０１３８】
これは、第１の変形例におけるマーク部１Ａの金属膜ＲＭまたは裏面電極ＲＥが、ＢＯＸ膜ＢＸの裏面から突出する貫通ビアＴＳＶの表面に沿って形成されており、半導体チップの裏面側に露出している金属膜ＲＭ自体または裏面電極ＲＥ自体が、例えば図３に示すようなレイアウトの凹凸を有しており、この凹凸を位置合わせ用のマークとして使用することができるためである。
【０１３９】
したがって、金属膜ＲＭまたは裏面電極ＲＥに覆われた位置合わせ用のマークを精度よく検出することが困難な場合であっても、裏面電極ＲＥの突出した部分からなるパターンを位置合わせ用のマークとして使用することができるため、フォトマスクの位置合わせ、または半導体チップを積層する際の位置合わせの精度を高めることができる。
【０１４０】
なお、ＢＯＸ膜ＢＸから突き出た貫通ビアＴＳＶを形成するためには、図１３を用いて説明した貫通孔ＶＨの形成工程において、半導体基板ＳＢの途中深さまで達するように貫通孔ＶＨを開口する必要がある。ドライエッチング法により貫通孔ＶＨを開口する際、丁度ＢＯＸ膜ＢＸを貫通して半導体基板ＳＢの上面を露出したで時点でエッチングを停止させることは困難であり、意図的にエッチング工程にかける時間を延ばすなどしなくても、半導体基板ＳＢはその上面から途中深さまで除去される。ただし、確実に貫通ビアＴＳＶを突出させるため、意図的に上記エッチング工程にかける時間を延ばし、半導体基板ＳＢを開口してもよい。
【０１４１】
次に、本実施の形態の半導体装置およびその製造方法の第２の変形例について説明する。第２の変形例は、図１〜図２２を用いて説明した実施の形態とほぼ同様の構造を有するものであるが、図２５に示すように、貫通ビアＴＳＶの上面の直上に第１配線Ｍ１が形成されていない。
【０１４２】
つまり、第１配線Ｍ１は、貫通ビアＴＳＶの上面に接続させなくてもよい。貫通ビアＴＳＶは回路を構成せず、半導体装置の動作に寄与する配線ではないため、第１配線Ｍ１を接続する必要はない。
【０１４３】
次に、本実施の形態の半導体装置およびその製造方法の第３の変形例について説明する。第３の変形例は、図１〜図２２を用いて説明した実施の形態とほぼ同様の構造を有するものであるが、図２６に示すように、ＭＩＳＦＥＴＱ２のソース領域に接してＳＯＩ層ＳＬを貫通する貫通ビアＴＳＶにより、当該ソース領域と裏面電極ＲＥとを電気的に接続している。図２６は本発明の実施の形態の第３の変形例である半導体装置を示す断面図である。
【０１４４】
つまり、図２２に示すように、ソース領域に接続されたコンタクトプラグＣＰ、第１配線Ｍ１および貫通ビアＴＳＶを介してソース領域と裏面電極ＲＥとを電気的に接続するのではなく、第３の変形例では、コンタクトプラグＣＰおよび第１配線Ｍ１を介さずにソース領域と裏面電極ＲＥとを電気的に接続している。この場合、ソース領域と裏面電極ＲＥと間の導通経路が短くなり、ソース領域および裏面電極ＲＥ間に介在する導体膜も少なくなるため、ＭＩＳＦＥＴＱ２の動作の低抵抗化、および高速化を実現することができる。
【０１４５】
また、増幅部１Ｂの貫通ビアＴＳＶを活性領域外の素子分離領域ＳＴＩを貫通するように形成する必要がなく、当該貫通ビアＴＳＶとコンタクトプラグＣＰとを接続するように延在する第１配線Ｍ１を形成する必要がない。このため、半導体装置のレイアウトの自由度を高め、半導体装置の微細化が可能となる。
【０１４６】
このような半導体装置を形成するためには、図１２を用いて説明した工程では増幅部１ＢのＭＩＳＦＥＴＱ２のソース領域に接続されるコンタクトプラグＣＰを形成せず、図１３を用いて説明した工程において、素子分離領域ＳＴＩではなく当該ソース領域を開口する貫通孔ＶＨを形成すればよい。
【０１４７】
なお、図２６ではソース領域に接する貫通ビアＴＳＶの上面の直上に第１配線Ｍ１を形成しているが、当該貫通ビアＴＳＶはソース領域と裏面電極ＲＥとの間を電気的に接続するために設けられたものであるから、第１配線Ｍ１は、当該貫通ビアＴＳＶの上面に接するように形成しなくてもよい。
【０１４８】
（実施の形態２）
本実施の形態では、前記実施の形態１と異なり、ＳＯＩ基板を構成する半導体基板の一部を、完成した半導体装置の一部として残す場合について説明する。ここで示す図２７〜図３０は、本実施の形態の半導体装置の製造工程を説明する断面図である。また、図３１および図３２は、本実施の形態の第１の変形例の半導体装置の製造工程を説明する断面図である。また、図３３は、本実施の形態の第２の変形例の半導体装置の断面図である。
【０１４９】
本実施の形態の半導体装置の製造工程では、まず、図８〜図１３を用いて説明した工程と同様の工程を行うことにより、ＳＯＩ基板の主面上に半導体素子、層間絶縁膜、コンタクトプラグおよび貫通孔を形成する。
【０１５０】
次に、図２７に示すように、イオン注入法を用いて、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を比較的高濃度で打ち込むことで、拡散層Ｄ２を形成する。ここでは貫通孔ＶＨから露出する半導体基板ＳＢの上面に不純物イオンが注入されるため、拡散層Ｄ２は貫通孔ＶＨの底部の近傍の半導体基板ＳＢ内に形成される。上記イオン注入は、層間絶縁膜ＣＬをマスクとして行なってもよいが、図１３を用いて説明した貫通ビアＴＳＶの形成工程において用いたフォトレジストパターン（図示しない）をそのままマスクとして用いてもよい。
【０１５１】
なお、拡散層Ｄ２は貫通孔ＶＨの形成後の時点に限らず、例えば図８〜図１０を用いて説明した工程の何れかの時点で形成してもよい。その場合、フォトリソグラフィ技術を用いることで、後の工程で形成される貫通孔ＶＨの底部の近傍の半導体基板ＳＢの上面にイオン注入を行う。
【０１５２】
次に、図１４〜図１８を用いて説明した工程と同様の工程を行うことで、貫通ビアおよびその上の配線層を形成する。
【０１５３】
次に、図２８に示すように、サポート基板ＳＳＢを層間絶縁膜ＩＬ２に密着させた後、ＳＯＩ基板の上下をひっくり返すことで、ＳＯＩ基板の裏面を上向きに設置する。続いて、例えばＣＭＰ法およびエッチング法を併用することで、ＳＯＩ基板の裏面側から半導体基板ＳＢの底面側の一部を除去して薄膜化する。つまり、半導体基板ＳＢの裏面をＣＭＰ法により研磨することで半導体基板ＳＢを薄膜化した後、ドライエッチングおよびウェットエッチングを行うことで、半導体基板ＳＢをさらに薄膜化させる。ただし、前記実施の形態１と異なり、半導体基板ＳＢを完全には除去しないため、ＢＯＸ膜ＢＸの裏面は露出しない。このように、本実施の形態と前記実施の形態１との違いは、半導体基板ＳＢを一部残すことにある。
【０１５４】
また、ここで貫通ビアＴＳＶはＢＯＸ膜ＢＸの裏面から突出しているが、半導体基板ＳＢは貫通ビアＴＳＶの底面を露出しない程度に薄膜化する。ＢＯＸ膜ＢＸに接し、上記工程により薄膜化された半導体基板ＳＢの膜厚は例えば１μｍとする。
【０１５５】
次に、図２０および図２１を用いて説明した工程と同様の工程を行うことで裏面電極ＲＥを形成する。
【０１５６】
次に、図２９に示すように、フォトレジストパターンＲＰを除去した後、裏面電極ＲＥをマスクとしてエッチングを行うことにより、裏面電極ＲＥから露出する半導体基板ＳＢを除去し、スイッチ部１ＣのＢＯＸ膜ＢＸの裏面を露出させる。なお、フォトレジストパターンＲＰ（図２１参照）を除去せずに、フォトレジストパターンＲＰをマスクとして用いてエッチングを行い、裏面電極ＲＥから露出する半導体基板ＳＢを除去してもよい。
【０１５７】
次に、図２２を用いて説明した工程と同様の工程を行うことで、図３０に示す本実施の形態の半導体装置が完成する。前記実施の形態１と異なり、ＢＯＸ膜ＢＸおよび貫通ビアＴＳＶと、裏面電極ＲＥとの間には半導体基板ＳＢが形成されている。また、貫通ビアＴＳＶの底部を覆う半導体基板ＳＢ内には、不純物濃度が他の領域の半導体基板ＳＢよりも高い拡散層Ｄ２が形成されている。すなわち、貫通ビアＴＳＶは直接裏面電極ＲＥに接続されているのではなく、それらの間には不純物濃度の高い半導体層である拡散層Ｄ２が介在している。
【０１５８】
また、拡散層Ｄ２は、平面視において貫通ビアＴＳＶよりも広い範囲に亘って形成されており、裏面電極ＲＥに接する拡散層Ｄ２の底面の面積は、ＢＯＸ膜ＢＸから下方に露出している貫通ビアＴＳＶの底部の表面の面積よりも大きい。
【０１５９】
増幅部１Ｂの貫通ビアＴＳＶはＭＩＳＦＥＴＱ２と裏面電極ＲＥとを電気的に接続する役割を有しているが、貫通ビアＴＳＶは例えば柱状に形成されており、ＳＯＩ基板の主面に沿う面における貫通ビアＴＳＶの断面積は小さいため、ＢＯＸ膜ＢＸの裏面から露出する貫通ビアＴＳＶの面積が小さい場合がある。このとき、貫通ビアＴＳＶの底面と裏面電極ＲＥとを直接接続させると、互いの接触面積が小さくなるため、接触抵抗が増大する虞がある。
【０１６０】
また、ＢＯＸ膜ＢＸのような絶縁膜の裏面に直接接触するように裏面電極ＲＥを形成した場合、ＢＯＸ膜ＢＸと裏面電極ＲＥとの間の接合強度が低くなり、裏面電極ＲＥが剥がれる虞がある。
【０１６１】
そこで、本実施の形態では、貫通ビアＴＳＶと裏面電極ＲＥとの間に、拡散層Ｄ２が形成された半導体基板ＳＢを介在させることにより、貫通ビアＴＳＶと裏面電極ＲＥとの間をオーミックに、かつ広い接触面積を確保して接続することを可能としている。これにより、貫通ビアＴＳＶと裏面電極ＲＥとの間の抵抗を低減することができるため、ＭＩＳＦＥＴＱ１などの半導体装置の動作速度を向上させ、また、低抵抗化によりノイズの発生を抑えることができる。これにより、半導体装置の性能を向上させることができる。なお、貫通ビアＴＳＶと裏面電極ＲＥとをオーミックに接続するために、半導体基板ＳＢの膜厚は例えば１μｍ程度であることが望ましい。
【０１６２】
ここでは、図３０に示すように、ＭＩＳＦＥＴＱ１のソース領域に接続された貫通ビアＴＳＶの底面近傍およびマーク部１Ａの貫通ビアＴＳＶの底面近傍のそれぞれに拡散層Ｄ２を形成している。ただし、マーク部１Ａの貫通ビアＴＳＶの底面近傍には、拡散層Ｄ２を形成する必要はない。上記のように、拡散層Ｄ２は貫通ビアＴＳＶと裏面電極ＲＥとの接触抵抗を低減するために設けられる半導体領域であり、回路を構成せず、位置合わせ用のマークとして用いられる貫通ビアＴＳＶと裏面電極ＲＥとはオーミックに接続されている必要がないからである。
【０１６３】
また、本実施の形態では、裏面電極ＲＥとＢＯＸ膜ＢＸとの間に半導体基板ＳＢを介在させることで、ＳＯＩ基板に対する裏面電極ＲＥの接合強度を高めることができる。したがって、裏面電極ＲＥに機械的な圧力が加わった場合などにおいても、裏面電極ＲＥがＳＯＩ基板から剥がれることを防ぐことができる。これにより、裏面電極ＲＥと半導体素子などとの導通を保つことができるため、半導体装置の信頼性を向上させることができる。
【０１６４】
また、半導体基板ＳＢがスイッチング用のＭＩＳＦＥＴＱ２の直下のＢＯＸ膜ＢＸの下に形成されていると、ＭＩＳＦＥＴＱ２の応答速度が低下し、さらに歪特性が悪化してノイズの発生が顕著になる虞がある。本実施の形態では、増幅部１Ｂの貫通ビアＴＳＶと裏面電極ＲＥとの間の抵抗を低減することなどを目的に半導体基板ＳＢを残しているが、上記のようにスイッチ部１ＣのＭＩＳＦＥＴＱ２の特性が低下することを防ぐため、図２９を用いて説明したように、スイッチ部１Ｃの半導体基板ＳＢを除去している。これにより、ＭＩＳＦＥＴＱ２の歪特性を改善し、半導体装置の性能を向上させることができる。
【０１６５】
以上に述べたように、本実施の形態では、マーク部の貫通ビアを位置合わせ用のマークとして使用することで前記実施の形態１と同様の効果が得られ、さらに、貫通ビアおよび裏面電極間の抵抗値を低減する効果、裏面電極の接合強度を高める効果を得ることができ、かつ、スイッチ部のＭＩＳＦＥＴの特性が低下することを防ぐことができる。
【０１６６】
本実施の形態では裏面電極ＲＥに加えて半導体基板ＳＢもパターニングしており（図２９参照）、ここでもフォトレジストパターンの形成時に貫通ビアＴＳＶをフォトマスクの位置合わせ用のパターンとして用いることで、高い精度で半導体基板ＳＢを加工することができる。
【０１６７】
なお、図示はしていないが、拡散層Ｄ２に加えて、増幅部１ＢのＭＩＳＦＥＴＱ１の直下の半導体基板ＳＢ中に他の拡散層を形成してもよい。当該拡散層は、例えば図８に示す工程の後であって図９に示すゲート電極ＧＥの形成工程の前に、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を比較的高濃度で打ち込むことで形成する。当該拡散層を形成することにより、ＭＩＳＦＥＴＱ１（図３０参照）の電界を緩和し、ＭＩＳＦＥＴＱ１にノイズが生じることを防ぐことが可能となる。
【０１６８】
次に、本実施の形態の半導体装置およびその製造方法の第１の変形例について説明する。第１の変形例が図２７〜図３０を用いて説明した上記の構成と異なる点は、スイッチ部においても半導体基板ＳＢを残し、さらに、貫通ビアＴＳＶが裏面電極と直接接している点にある。
【０１６９】
本実施の形態の第１の変形例の半導体装置の製造工程では、まず、図８〜図１８を用いて説明した工程と同様の工程を行うことにより、ＳＯＩ基板の主面上に半導体素子および配線層を形成する。ここで、図２７を用いて説明したように、拡散層Ｄ２を形成しても構わない。
【０１７０】
次に、図３１に示すように、サポート基板ＳＳＢを層間絶縁膜ＩＬ２に密着させた後、ＳＯＩ基板の上下を裏返すことで、ＳＯＩ基板の裏面を上向きに設置する。続いて、例えばＣＭＰ法およびエッチング法を併用することで、ＳＯＩ基板の裏面側から半導体基板ＳＢの底面側の一部を除去して薄膜化し、貫通ビアＴＳＶの底部を露出させる。つまり、半導体基板ＳＢの裏面をＣＭＰ法により研磨することで半導体基板ＳＢを薄膜化した後、ドライエッチングおよびウェットエッチングを行うことで、半導体基板ＳＢをさらに薄膜化させる。ただし、図２８を用いて説明した構成とは異なり、半導体基板ＳＢをさらに薄膜化させ、貫通ビアＴＳＶの底部を、半導体基板ＳＢの裏面から突出するように露出させる。このとき、ＢＯＸ膜ＢＸの裏面は露出しておらず、ＢＯＸ膜ＢＸの裏面に接する半導体基板ＳＢの膜厚は、例えば２０ｎｍ〜３０ｎｍである。
【０１７１】
次に、図２０〜図２２を用いて説明した工程と同様の工程を行うことで、図３２に示す本実施の形態の第１の変形例の半導体装置が完成する。ここでは、スイッチ部１Ｃに半導体基板ＳＢを残しているが、上記のように半導体基板ＳＢは非常に膜厚が小さいため、ＭＩＳＦＥＴＱ２の歪特性が悪化しない程度に十分に高抵抗になっている。つまり、スイッチ部１ＣのＢＯＸ膜ＢＸの裏面に接する半導体基板ＳＢを全て除去しなくても、十分に薄膜化して高抵抗化させれば、ＭＩＳＦＥＴＱ２の特性が低下することを防ぐことができ、半導体装置の性能を向上させることができる。なお、半導体基板ＳＢは例えば７５０Ωｃｍ程度の高抵抗基板であればより望ましい。
【０１７２】
また、ここでは、図２３および図２４を用いて説明した前記実施の形態１の第１の変形例のように、マーク部１Ａの貫通ビアＴＳＶはＢＯＸ膜ＢＸの裏面から下側に突出している。また、貫通ビアＴＳＶは半導体基板ＳＢを貫通し、さらに半導体基板ＳＢの裏面から下側に突出している。このため、半導体基板ＳＢから突出した貫通ビアＴＳＶの底部を覆う金属膜ＲＭ（図２０参照）自体または裏面電極ＲＥ自体の凹凸を位置合わせ用のマークとして用いることができる。したがって、裏面電極ＲＥまたは再配線層を形成するための金属膜ＲＭの加工工程、または半導体チップ同士を積層する工程などにおいて、位置合わせの精度を向上させることができ、前記実施の形態１の第１の変形例と同様の効果を得ることができる。
【０１７３】
なお、スイッチ部１Ｃの半導体基板ＳＢを上記のように例えば２０ｎｍ〜３０ｎｍ薄く残して高抵抗化し、かつ、図３０を用いて説明したように、増幅部１Ｂの半導体基板ＳＢの膜厚を１μｍ程度に大きくする場合は、下記のような方法を用いればよい。すなわち、図８〜図１３、図２７、図１４〜図１８、図２８に示す工程を順に行って半導体基板ＳＢの膜厚を例えば１μｍにした後、図２９の工程において、選択的にスイッチ部１Ｃの半導体基板ＳＢを２０ｎｍ程度に薄膜化すればよい。
【０１７４】
上記のスイッチ部１Ｃの半導体基板ＳＢの薄膜化工程では、フォトリソグラフィ技術を用いて、増幅部１Ｂの半導体基板ＳＢの裏面側を覆い、スイッチ部１Ｃの半導体基板ＳＢの裏面側を露出するフォトレジストパターンを形成する。当該フォトレジストパターンの形成工程においてもマーク部１Ａの貫通ビアＴＳＶをアライメントマークとして使用することができ、高い精度でフォトマスクの位置合わせを行うことが可能である。
【０１７５】
次に、本実施の形態の半導体装置およびその製造方法の第２の変形例について説明する。第２の変形例は、前記実施の形態１の第３の変形例のように、増幅部のＭＩＳＦＥＴに接続する貫通ビアを、当該ＭＩＳＦＥＴのソース領域に接するように形成するものである。
【０１７６】
図３３に、本実施の形態の第２の変形例の半導体装置の断面図を示す。図３３に示すように、ここでは、ＭＩＳＦＥＴＱ２のソース領域に接してＳＯＩ層ＳＬを貫通する貫通ビアＴＳＶにより、当該ソース領域と裏面電極ＲＥとを電気的に接続している。その他の構成は、図３１および図３２を用いて上述した本実施の形態の第１の変形例と同様である。
【０１７７】
これにより、ソース領域と裏面電極ＲＥと間の導通経路が短くなり、ＭＩＳＦＥＴＱ２の動作の低抵抗化、および高速化を実現することができ、また、半導体装置のレイアウトの自由度を高め、半導体装置の微細化が可能となるため、前記実施の形態１の第３の変形例と同様の効果を得ることができる。
【０１７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７９】
例えば、前記実施の形態１、２では、ＳＯＩ基板上にｎ型のＭＩＳＦＥＴを形成することについて説明したが、形成する半導体素子はｐ型のＭＩＳＦＥＴでもよく、電界効果トランジスタ以外の半導体素子であってもよい。
【０１８０】
また、前記実施の形態１、２ではＳＯＩ基板上に第１配線層および第２配線層を積層する構造について説明したが、ＳＯＩ基板上にはより多くの配線層を積層してもよい。
【符号の説明】
【０１８１】
１Ａ    マーク部
１Ｂ    増幅部
１Ｃ    スイッチ部
ＡＤＣ    アナログ・デジタル回路部
ＡＭＰ    増幅部
ＡＳＷ    アンテナスイッチ部
ＢＸ    ＢＯＸ膜
ＣＬ    層間絶縁膜
ＣＰ    コンタクトプラグ
ＣＰＲ    チップ領域
Ｄ１、Ｄ２    拡散層
ＥＸ    エクステンション領域
ＧＥ    ゲート電極
ＧＦ    ゲート絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
ＩＦ    絶縁膜
Ｍ１    第１配線
Ｍ２    第２配線
ＭＫ１、ＭＫ２    マーク部
ＲＥ    裏面電極
ＲＭ    金属膜
ＲＰ    フォトレジストパターン
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
ＳＢ    半導体基板
ＳＬ    ＳＯＩ層（シリコン層）
ＳＲ    スクライブ領域
ＳＳＢ    サポート基板
ＳＴＩ    素子分離領域
ＳＷ    サイドウォール
ＴＳＶ    貫通ビア
Ｖ１    ビア
ＶＨ    貫通孔
【図１】
2015005690.tif 000003
【図２】
2015005690.tif 000004
【図３】
2015005690.tif 000005
【図４】
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【図５】
2015005690.tif 000007
【図６】
2015005690.tif 000008
【図７】
2015005690.tif 000009
【図８】
2015005690.tif 000010
【図９】
2015005690.tif 000011
【図１０】
2015005690.tif 000012
【図１１】
2015005690.tif 000013
【図１２】
2015005690.tif 000014
【図１３】
2015005690.tif 000015
【図１４】
2015005690.tif 000016
【図１５】
2015005690.tif 000017
【図１６】
2015005690.tif 000018
【図１７】
2015005690.tif 000019
【図１８】
2015005690.tif 000020
【図１９】
2015005690.tif 000021
【図２０】
2015005690.tif 000022
【図２１】
2015005690.tif 000023
【図２２】
2015005690.tif 000024
【図２３】
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【図２４】
2015005690.tif 000026
【図２５】
2015005690.tif 000027
【図２６】
2015005690.tif 000028
【図２７】
2015005690.tif 000029
【図２８】
2015005690.tif 000030
【図２９】
2015005690.tif 000031
【図３０】
2015005690.tif 000032
【図３１】
2015005690.tif 000033
【図３２】
2015005690.tif 000034
【図３３】
2015005690.tif 000035