(57)【要約】      （修正有）【課題】積層セラミックコンデンサにおいて、誘電体層および導電体層の熱収縮率の差によって生ずる内部応力によりクラックが発生することを抑制する。【解決手段】積層体１１は、第１外層部１２ｂ1および第２外層部１２ｂ2とを含む。第１外層部１２ｂ1は、第１誘電体層１２ｘを含む。第２外層部１２ｂ2は、第２誘電体層１２ｙからなる外側外層部１２ｂ22および内側外層部１２ｂ21を含む。外側外層部１２ｂ22の厚さの寸法ｈ22は、内側外層部１２ｂ21の厚さの寸法ｈ21以上である。外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分は、第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分と比較して、Ｔｉに対するＳｉの組成比が高い。外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚは、外側外層部１２ｂ22の中央部１２ｍと比較してＳｉの含有率が高い。【選択図】図３
2015008312.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の誘電体層および複数の導電体層を含み、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、
前記積層体の表面の一部に設けられ、前記複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備え、
前記積層体は、前記第１主面と前記第２主面とを結び互いに前記積層体の反対側に位置する第１端面および第２端面、前記第１主面と前記第２主面とを結ぶとともに前記第１端面と前記第２端面とを結んで互いに前記積層体の反対側に位置する第１側面および第２側面をさらに有し、かつ、前記積層方向において、前記複数の導電体層のうち最も第１主面側に位置する導電体層から、前記複数の導電体層のうち最も第２主面側に位置する導電体層までを含む内層部と、該内層部を互いの間に挟む第１外層部および第２外層部とを含み、
前記内層部においては、前記複数の誘電体層のうちの一部の誘電体層と前記複数の導電体層とが積層されており、
前記第１外層部は、前記複数の誘電体層のうち最も第１主面側に位置する誘電体層を含み、
前記第２外層部は、前記複数の誘電体層のうち最も第２主面側に位置する誘電体層からなる外側外層部および該外側外層部の第１主面側に隣接して位置する誘電体層からなる内側外層部を含み、
前記複数の誘電体層の各々は、主成分としてチタン酸バリウム、および副成分としてＳｉを含み、
前記外側外層部を構成する誘電体層の含有成分は、前記内層部に含まれる前記一部の誘電体層、および前記内側外層部を構成する誘電体層の各々の含有成分と比較して、Ｔｉに対するＳｉの組成比が高く、
前記外側外層部における前記内側外層部との境界部は、前記外側外層部の中央部に比較してＳｉの含有率が高い、積層セラミックコンデンサ。
【請求項２】
前記第２外層部は、前記第１外層部より厚い、請求項１に記載の積層セラミックコンデンサ。
【請求項３】
前記内側外層部は、前記第１外層部より厚い、請求項１または２に記載の積層セラミックコンデンサ。
【請求項４】
前記積層方向における前記内層部の厚さの寸法は、前記第１側面と前記第２側面とを最短で結ぶ方向において前記複数の導電体層が位置する前記内層部の幅の寸法より大きい、請求項１から３のいずれか１項に記載の積層セラミックコンデンサ。
【請求項５】
前記１対の外部電極が、前記積層体の前記第２主面の少なくとも一部に設けられ、
前記外側外層部における第２主面側の表層部は、前記外側外層部の中央部に比較してＳｉの含有率が高い、請求項１から４のいずれか１項に記載の積層セラミックコンデンサ。
【請求項６】
前記内層部に含まれる前記一部の誘電体層の含有成分は、前記外側外層部を構成する前記誘電体層の含有成分と比較して、Ｔｉに対する希土類元素の組成比が高い、請求項１から５のいずれか１項に記載の積層セラミックコンデンサ。
【請求項７】
前記内層部に含まれる前記一部の誘電体層、前記第１外層部に含まれる前記誘電体層、前記内側外層部を構成する前記誘電体層の各々の含有成分は、前記外側外層部を構成する前記誘電体層の含有成分と比較して、Ｔｉに対するＭｎの組成比が高い、請求項１から６のいずれか１項に記載の積層セラミックコンデンサ。
【請求項８】
請求項１から請求項７のいずれか１項に記載の複数の積層セラミックコンデンサと、
前記複数の積層セラミックコンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、該キャリアテープに貼り付けられて前記複数の凹部を塞ぐカバーテープを含む包装体とを備え、
前記複数の積層セラミックコンデンサは、前記第２主面が前記複数の凹部の底側に位置した状態で前記複数の凹部内にそれぞれ収納されている、積層セラミックコンデンサ連。
【請求項９】
請求項１から請求項７のいずれか１項に記載の積層セラミックコンデンサと、
前記積層セラミックコンデンサが実装される被実装体とを備え、
前記積層セラミックコンデンサは、前記第２主面が被実装体側に位置した状態で前記被実装体に実装されている、積層セラミックコンデンサの実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体に関する。
【背景技術】
【０００２】
クラックの発生を抑制することを図った積層セラミックコンデンサを開示した先行文献として、特開２０１２−２４８５８１号公報(特許文献１)がある。特許文献１に記載された積層セラミックコンデンサにおいては、素体は、誘電体を介して対向する第１の内部電極および第２の内部電極が積層された内部電極積層体(内層部)と、内部電極積層体(内層部)を積層方向の両側から挟む第１の誘電体積層体(外層部)および第２の誘電体積層体(外層部)とを含み、第１の素体主面を含む第１の誘電体積層体(外層部)が、第２の素体主面を含む第２の誘電体積層体(外層部)よりも積層方向に厚く形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２４８５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
クラックの発生態様としては、積層セラミックコンデンサを実装した基板が外力を受けて撓んだ際に生ずる外部応力が、積層セラミックコンデンサの誘電体層に作用してクラックが発生する態様がある。本発明者らは、他のクラックの発生態様として、積層セラミックコンデンサの焼成時の誘電体層および導電体層の熱収縮率の差によって生ずる内部応力が、内層部と外層部との境界に作用してクラック(層間剥離)が発生する態様を見い出した。
【０００５】
特許文献１に記載された積層セラミックコンデンサは、外部応力により発生するクラックの抑制を図っているが、誘電体層および導電体層の熱収縮率の差によって生ずる内部応力により発生するクラックの抑制については考慮されていない。
【０００６】
本発明は上記の問題点に鑑みてなされたものであって、誘電体層および導電体層の熱収縮率の差によって生ずる内部応力によりクラックが発生することを抑制できる積層セラミックコンデンサを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の局面に基づく積層セラミックコンデンサは、積層された複数の誘電体層および複数の導電体層を含み、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、積層体の表面の一部に設けられ、複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備える。積層体は、第１主面と第２主面とを結び互いに積層体の反対側に位置する第１端面および第２端面、第１主面と第２主面とを結ぶとともに第１端面と第２端面とを結んで互いに積層体の反対側に位置する第１側面および第２側面をさらに有し、かつ、上記積層方向において、複数の導電体層のうち最も第１主面側に位置する導電体層から、複数の導電体層のうち最も第２主面側に位置する導電体層までを含む内層部と、内層部を互いの間に挟む第１外層部および第２外層部とを含む。内層部においては、複数の誘電体層のうちの一部の誘電体層と複数の導電体層とが積層されている。第１外層部は、複数の誘電体層のうち最も第１主面側に位置する誘電体層を含む。第２外層部は、複数の誘電体層のうち最も第２主面側に位置する誘電体層からなる外側外層部および外側外層部の第１主面側に隣接して位置する誘電体層からなる内側外層部を含む。複数の誘電体層の各々は、主成分としてチタン酸バリウム、および副成分としてＳｉを含む。外側外層部を構成する誘電体層の含有成分は、内層部に含まれる一部の誘電体層、および内側外層部を構成する誘電体層の各々の含有成分と比較して、Ｔｉに対するＳｉの組成比が高い。外側外層部における内側外層部との境界部は、外側外層部の中央部に比較してＳｉの含有率が高い。
【０００８】
本発明の一形態においては、第２外層部は、第１外層部より厚い。
本発明の一形態においては、内側外層部は、第１外層部より厚い。
【０００９】
本発明の一形態においては、上記積層方向における内層部の厚さの寸法は、第１側面と第２側面とを最短で結ぶ方向において複数の導電体層が位置する内層部の幅の寸法より大きい。
【００１０】
本発明の一形態においては、１対の外部電極が、積層体の第２主面の少なくとも一部に設けられている。外側外層部における第２主面側の表層部は、外側外層部の中央部に比較してＳｉの含有率が高い。
【００１１】
本発明の一形態においては、内層部に含まれる上記一部の誘電体層の含有成分は、外側外層部を構成する誘電体層の含有成分と比較して、Ｔｉに対する希土類元素の組成比が高い。
【００１２】
本発明の一形態においては、内層部に含まれる上記一部の誘電体層、第１外層部に含まれる誘電体層、内側外層部を構成する誘電体層の各々の含有成分は、外側外層部を構成する誘電体層の含有成分と比較して、Ｔｉに対するＭｎの組成比が高い。
【００１３】
本発明の第２の局面に基づく積層セラミックコンデンサ連は、上記のいずれかに記載の複数の積層セラミックコンデンサと、複数の積層セラミックコンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、キャリアテープに貼り付けられて複数の凹部を塞ぐカバーテープを含む包装体とを備える。複数の積層セラミックコンデンサは、第２主面が複数の凹部の底側に位置した状態で複数の凹部内にそれぞれ収納されている。
【００１４】
本発明の第３の局面に基づく積層セラミックコンデンサの実装体は、上記のいずれかに記載の積層セラミックコンデンサと、積層セラミックコンデンサが実装される被実装体とを備える。積層セラミックコンデンサは、第２主面が被実装体側に位置した状態で被実装体に実装されている。
【発明の効果】
【００１５】
本発明によれば、積層セラミックコンデンサにおいて誘電体層および導電体層の熱収縮率の差によって生ずる内部応力によりクラックが発生することを抑制できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態１に係る積層セラミックコンデンサの外観を示す斜視図である。
【図２】図１の積層セラミックコンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。
【図３】図１の積層セラミックコンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。
【図４】図２の積層セラミックコンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。
【図５】図２の積層セラミックコンデンサをＶ−Ｖ線矢印方向から見た断面図である。
【図６】本発明の実施形態１に係る積層セラミックコンデンサの製造方法を示すフローチャートである。
【図７】本発明の実施形態１に係る積層セラミックコンデンサの外側外層が設けられる前の一部積層体を構成する単位シート群の積層構造を示す分解斜視図である。
【図８】マザーシート群が圧着されている状態を示す断面図である。
【図９】工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着されている状態を示す断面図である。
【図１０】本発明の実施形態１に係る積層セラミックコンデンサの実装体の構成を示す断面図である。
【図１１】本発明の実施形態１に係る積層セラミックコンデンサ連の構成を示す平面図である。
【図１２】図１１の積層セラミックコンデンサ連をＸＩＩ−ＸＩＩ線矢印方向から見た断面図である。
【図１３】本発明の実施形態２に係る積層セラミックコンデンサを構成するマザーシート群が圧着されている状態を示す断面図である。
【図１４】圧着されたマザーシート群と複数の第２のセラミックグリーンシートとを圧着している途中の状態を示す断面図である。
【図１５】マザー積層体が分断された状態を示す断面図である。
【図１６】実験例２において積層セラミックコンデンサを実装した基板を曲げる状態を示す模式図である。
【図１７】積層セラミックコンデンサの断面を走査型電子顕微鏡で観察した拡大像の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の各実施形態に係る、積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
【００１８】
(実施形態１)
図１は、本発明の実施形態１に係る積層セラミックコンデンサの外観を示す斜視図である。図２は、図１の積層セラミックコンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図１の積層セラミックコンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２の積層セラミックコンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２の積層セラミックコンデンサをＶ−Ｖ線矢印方向から見た断面図である。図１〜５においては、後述する積層体の長手方向をＬ、積層体の幅方向をＷ、積層体の厚さ方向をＴで示している。
【００１９】
図１〜５に示すように、本発明の実施形態１に係る積層セラミックコンデンサ１０は、積層体１１と１対の外部電極１４とを備える。積層体１１は、積層された複数の誘電体層１２および複数の導電体層１３を含み、積層方向において互いに反対側に位置する第１主面１１１および第２主面１１２を有する。１対の外部電極１４は、積層体１１の表面の一部に設けられ、全ての導電体層１３と電気的に接続されている。
【００２０】
誘電体層１２と導電体層１３との積層方向は、積層体１１の長手方向Ｌおよび積層体１１の幅方向Ｗに対して直交している。すなわち、誘電体層１２と導電体層１３との積層方向は、積層体１１の厚さ方向Ｔと平行である。
【００２１】
積層体１１は、第１主面１１１と第２主面１１２とを結び互いに積層体１１の反対側に位置する第１端面１１３および第２端面１１４、第１主面１１１と第２主面１１２とを結ぶとともに第１端面１１３と第２端面１１４とを結んで互いに積層体１１の反対側に位置する第１側面１１５および第２側面１１６をさらに有している。第１側面１１５と第２側面１１６との最短距離は、第１端面１１３と第２端面１１４との最短距離未満である。すなわち、積層体１１の幅方向Ｗの寸法Ｗ0は、積層体１１の長手方向Ｌの寸法より小さい。積層体１１は、直方体状の外形を有するが、角部および稜線部の少なくとも一方に丸みを有していてもよい。
【００２２】
積層体１１は、積層体１１の積層方向において、複数の導電体層１３のうち最も第１主面１１１側に位置する導電体層１３から、複数の導電体層１３のうち最も第２主面１１２側に位置する導電体層１３までを含む内層部１１ｍと、内層部１１ｍを互いの間に挟む第１外層部１２ｂ1および第２外層部１２ｂ2とを含む。
【００２３】
複数の誘電体層１２は、後述するように互いに含有成分が異なるセラミックグリーンシートから形成された、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙを含んでいる。
【００２４】
第１外層部１２ｂ1は、複数の誘電体層１２のうち最も第１主面１１１側に位置する第１誘電体層１２ｘを含む。第２外層部１２ｂ2は、複数の誘電体層１２のうち最も第２主面１１２側に位置する第２誘電体層１２ｙからなる外側外層部１２ｂ22および外側外層部１２ｂ22の第１主面１１１側に隣接して位置する第１誘電体層１２ｘからなる内側外層部１２ｂ21を含む。ただし、第１外層部１２ｂ1の構成は上記に限られず、第１外層部１２ｂ1が、複数の誘電体層１２のうち最も第１主面１１１側に位置する第２誘電体層１２ｙからなる外側外層部および外側外層部の第２主面１１２側に隣接して位置する第１誘電体層１２ｘからなる内側外層部を含んでいてもよい。
【００２５】
内層部１１ｍにおいては、第１誘電体層１２ｘと導電体層１３とが交互に積層された状態で、複数の誘電体層１２のうちの一部の第１誘電体層１２ｘと全ての導電体層１３とが積層されている。すなわち、内層部１１ｍは、全ての導電体層１３を含んでいる。全ての導電体層１３の各々は、平面視にて略矩形状である。
【００２６】
本実施形態においては、全ての導電体層１３は、１対の外部電極１４と電気的に接続されているが、これに限られず、複数の導電体層１３のうちの少なくとも一部の導電体層１３が、１対の外部電極１４と電気的に接続されていればよい。すなわち、複数の導電体層１３の中に、１対の外部電極１４に電気的に接続されない導電体層１３が含まれていてもよい。
【００２７】
１対の外部電極１４は、積層体１１の長手方向Ｌの両側に設けられている。具体的には、１対の外部電極１４のうちの一方は、積層体１１の長手方向Ｌの第１端面１１３側に設けられ、１対の外部電極１４のうちの他方は、積層体１１の長手方向Ｌの第２端面１１４側に設けられている。本実施形態においては、１対の外部電極１４のうちの一方は、第１端面１１３から、第１主面１１１、第２主面１１２、第１側面１１５および第２側面１１６の各々に亘って設けられている。１対の外部電極１４のうちの他方は、第２端面１１４から、第１主面１１１、第２主面１１２、第１側面１１５および第２側面１１６の各々に亘って設けられている。ただし、１対の外部電極１４の配置は上記に限られず、複数の導電体層１３の各々と電気的に接続可能、かつ、積層セラミックコンデンサ１０が実装可能となるように、積層体１１の表面の一部に設けられていればよい。
【００２８】
１対の外部電極１４のうちの一方は、複数の導電体層１３のうちの一部の導電体層１３と、第１端面１１３にて接続されている。１対の外部電極１４のうちの他方は、複数の導電体層１３のうちの残部の導電体層１３と、第２端面１１４にて接続されている。一部の導電体層１３と残部の導電体層１３とは、内層部１１ｍにおいて第１誘電体層１２ｘを間に挟んで互いに対向するように、１層ずつ交互に積層されている。
【００２９】
図３に示すように、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1は、第１側面１１５と第２側面１１６とを最短で結ぶ方向である積層体１１の幅方向Ｗにおいて複数の導電体層１３が位置する内層部１１ｍの幅の寸法Ｗ1より大きい。積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1は、第１側面１１５と第２側面１１６とを最短で結ぶ方向における積層体１１の幅の寸法Ｗ0より大きくてもよい。
【００３０】
外側外層部１２ｂ22の厚さの寸法ｈ22は、内側外層部１２ｂ21の厚さの寸法ｈ21以上であることが好ましい。外側外層部１２ｂ22の厚さの寸法ｈ22は、後述するように３０μｍ以上であることが好ましい。内側外層部１２ｂ21の厚さの寸法ｈ21は、後述するように２０μｍ以上であることが好ましい。
【００３１】
本実施形態においては、第２外層部１２ｂ2は、第１外層部１２ｂ1より厚い。すなわち、第２外層部１２ｂ2の厚さの寸法ｈ2は、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。内側外層部１２ｂ21は、第１外層部１２ｂ1より厚い。すなわち、内側外層部１２ｂ21の厚さの寸法ｈ21は、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。
【００３２】
積層体１１の積層方向における積層体１１の厚さの寸法Ｔ0は、内層部１１ｍの厚さの寸法Ｔ1、第１外層部１２ｂ1の厚さの寸法ｈ1、および、第２外層部１２ｂ2の厚さの寸法ｈ2を足し合わせた寸法である。
【００３３】
後述するように、積層体１１の幅方向Ｗにおいて、第１側面１１５および第２側面１１６の各々と内層部１１ｍとの間の間隔であるサイドギャップ１２ｃの最大寸法が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きいことが好ましい。サイドギャップ１２ｃの平均寸法((Ｗ0−Ｗ1)／２)が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きいことがより好ましい。サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、３０μｍより大きく、かつ、９０μｍ未満であることがさらに好ましい。また、サイドギャップ１２ｃの最大寸法が、内側外層部１２ｂ21の厚さの寸法ｈ21より大きいことが好ましい。
【００３４】
以下、積層セラミックコンデンサ１０の各々の構成について詳細に説明する。
複数の導電体層１３の各々を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。複数の導電体層１３の各々の厚さは、焼成後において０．３μｍ以上２．０μｍ以下であることが好ましい。
【００３５】
１対の外部電極１４の各々は、積層体１１の両端部を覆うように設けられた下地層と、この下地層を覆うように設けられためっき層とを含む。下地層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。下地層の厚さは、１０．０μｍ以上５０．０μｍ以下であることが好ましい。
【００３６】
下地層の形成方法としては、焼成後の積層体１１の両端部に塗布した導電性ペーストを焼き付け、または、焼成前の積層体１１の両端部に塗布した導電性ペーストを導電体層１３と同時に焼成してもよい。それ以外にも、下地層の形成方法としては、積層体１１の両端部にめっきする、または、積層体１１の両端部に塗布した熱硬化性樹脂を含む導電性樹脂を硬化させてもよい。
【００３７】
下地層を導電性樹脂から形成した場合には、積層セラミックコンデンサ１０を実装した被実装体が外力を受けて撓んだ際に生ずる外部応力による積層体１１への負荷を低減し、積層体１１にクラックが発生することを抑制することができる。したがって、第２外層部１２ｂ2を厚くしたうえで、導電性樹脂を含む１対の外部電極１４を形成することにより、積層体１１にクラックが発生することをより一層抑制することができる。
【００３８】
めっき層を構成する材料としては、Ｓｎ、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。
【００３９】
めっき層は、複数の層から構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、半田バリア層として機能する。Ｓｎめっき層は、半田との濡れ性が良好である。１層当たりのめっき層の厚さは、１．０μｍ以上１０．０μｍ以下であることが好ましい。
【００４０】
複数の誘電体層１２の各々は、ＡＢＯ3(ＡはＢａを含み、ＢはＴｉを含み、Ｏは酸素)で表されるペロブスカイト型化合物を主成分とする。すなわち、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙの各々は、ともに主成分としてチタン酸バリウムであるＢａＴｉＯ3を含む。
【００４１】
また、複数の誘電体層１２の各々は、副成分としてＳｉを含む。主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物に、ガラスまたはＳｉＯ2などのＳｉ化合物が添加されることにより、Ｓｉが副成分として含まれる。その他にも、Ｍｎ化合物、Ｍｇ化合物、Ｃｏ化合物，Ｎｉ化合物または希土類化合物などが、主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物に添加されていてもよい。
【００４２】
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分は、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、第１外層部１２ｂ1を構成する第１誘電体層１２ｘ、および、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分と比較して、Ｔｉに対するＳｉの組成比が高い。組成比は、Ｓｉに限らず、モル比として表すことができる。以下の説明においては、組成比をモル比と記載する。複数の誘電体層１２の各々におけるＴｉに対するＳｉのモル比は、波長分散型Ｘ線分析装置：ＷＤＸ(wavelength-dispersive X-ray spectrometer)を用いて測定することができる。
【００４３】
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比は、１．３ｍｏｌ％以上３．０ｍｏｌ％以下であることが好ましい。外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比が、１．３ｍｏｌ％未満である場合、または、３．０ｍｏｌ％より高い場合は、外側外層部１２ｂ22の信頼性が低下するおそれがある。
【００４４】
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比は、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの含有成分におけるＴｉに対するＳｉのモル比より、０．４ｍｏｌ％以上高いことが好ましく、０．８ｍｏｌ％以上高いことがさらに好ましい。
【００４５】
外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。また、外側外層部１２ｂ22における第２主面１１２側の表層部１２ｓは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。なお、外側外層部１２ｂ22においてＳｉの含有率が高い、境界部１２ｚおよび表層部１２ｓの各々は、電界放出型波長分散Ｘ線分光器：ＦＥ−ＷＤＸ(field emission wavelength-dispersive X-ray spectrometer)を用いて作成した元素マッピングにより確認することができる。
【００４６】
以下、本実施形態に係る積層セラミックコンデンサ１０の製造方法について説明する。
図６は、本発明の実施形態１に係る積層セラミックコンデンサの製造方法を示すフローチャートである。なお、以下に示す積層セラミックコンデンサの製造方法は、製造過程の途中段階まで一括して加工処理を行なうことでマザー積層体を製作し、その後にマザー積層体を分断して個片化し、個片化後の軟質積層体にさらに加工処理を施すことによって複数の積層セラミックコンデンサ１０を同時に大量に生産する方法である。
【００４７】
図６に示すように、積層セラミックコンデンサ１０を製造する際には、まず、第１のセラミックスラリーの調製が行なわれる(工程Ｓ１１)。具体的には、セラミックス粉末、バインダおよび溶剤などが所定の配合比率で混合され、これにより第１のセラミックスラリーが形成される。
【００４８】
次に、第１のセラミックグリーンシートが形成される(工程Ｓ１２)。具体的には、第１のセラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート状に成形されることにより、第１のセラミックグリーンシートが製作される。
【００４９】
次に、マザーシートが形成される(工程Ｓ１３)。具体的には、第１のセラミックグリーンシートに導電性ペーストが所定のパターンを有するようにスクリーン印刷法またはグラビア印刷法などを用いて印刷されることにより、第１のセラミックグリーンシート上に所定の導電パターンが設けられたマザーシートが形成される。
【００５０】
ここで、製作されるマザーシートについて説明する。図７は、本発明の実施形態１に係る積層セラミックコンデンサの外側外層が設けられる前の一部積層体を構成する単位シート群の積層構造を示す分解斜視図である。
【００５１】
図７に示すように、一部積層体１１ｐは、構成の異なる複数の単位シート１２０ａ，１３０ａ，１３０ｂからなる単位シート群を材料として製作され、より詳細には、これら構成の異なる複数の単位シート１２０ａ，１３０ａ，１３０ｂが所定の順番で積層されて圧着および焼成されることによって製作される。
【００５２】
単位シート１２０ａは、その表面に導電パターンが形成されていないセラミック基材１２ｘｒのみからなるものである。単位シート１２０ａは、焼成後において第１外層部１２ｂ1または内側外層部１２ｂ21の第１誘電体層１２ｘを構成する部分になる。
【００５３】
単位シート１３０ａ，１３０ｂは、セラミック基材１２ｘｒの表面に所定の形状の導電パターン１３ｒが形成されたものである。単位シート１３０ａ，１３０ｂのうちの導電パターン１３ｒは、焼成後において内層部１１ｍの導電体層１３を構成する部分になる。また、単位シート１３０ａ，１３０ｂのうちのセラミック基材１２ｘｒは、焼成後において内層部１１ｍの第１誘電体層１２ｘを構成する部分になる。
【００５４】
マザーシートは、図７において示した単位シート１３０ａ，１３０ｂの各々について、その各々の単位シートを単位ユニットとして同形状の単位シートが平面的にマトリックス状に並ぶように複数配置されたレイアウトを有するものである。
【００５５】
なお、単位シート１３０ａと単位シート１３０ｂとは同形状であるため、これらを含むマザーシートとしては、同一の導電パターンを有するものが使用でき、後述するマザーシートの積層工程において同一の導電パターンを有するマザーシートを半ピッチずつずらして積層することにより、図７において示した単位シート１３０ａ，１３０ｂの積層構造を得ることができる。
【００５６】
なお、マザーシートとしては、導電パターン１３ｒを有するマザーシートの他に、上記工程Ｓ１３を経ることなく製作された第１のセラミックグリーンシートも準備される。
【００５７】
次に、マザーシートが積層される(工程Ｓ１４)。具体的には、複数のマザーシートが所定のルールに従って積層されることにより、積層後のマザーシート群の内部において、上記の単位ユニットが、それぞれ積層方向において図７において示した積層構造を有するように配置される。
【００５８】
次に、マザーシート群が圧着される(工程Ｓ１５)。図８は、マザーシート群が圧着されている状態を示す断面図である。図８においては、１つの一部積層体１１ｐに相当する部分のみ図示している。図８に示すように、本実施形態においては、第１外層部１２ｂ1を構成する複数のマザーシート、内層部１１ｍを構成する複数のマザーシート、および、内側外層部１２ｂ21を構成する複数のマザーシートが、この順で積層されて、マザーシート群が構成されている。
【００５９】
ベース９０上に載置されたマザーシート群は、内側外層部１２ｂ21を構成するマザーシート側から平板金型９１が矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。
【００６０】
次に、第２のセラミックスラリーの調製が行なわれる(工程Ｓ２１)。具体的には、セラミックス粉末、バインダおよび溶剤などが所定の配合比率で混合され、これにより第２のセラミックスラリーが形成される。第２のセラミックスラリーは、第１のセラミックスラリーに比較してＳｉが多く添加されている。
【００６１】
次に、第２のセラミックグリーンシートが形成される(工程Ｓ２２)。具体的には、第２のセラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート状に成形されることにより、第２のセラミックグリーンシートが製作される。
【００６２】
次に、工程Ｓ１５において圧着されたマザーシート群に複数の第２のセラミックグリーンシートが積層される(工程Ｓ２３)。具体的には、内側外層部１２ｂ21を構成するマザーシートの上に、外側外層部１２ｂ22の第２誘電体層１２ｙを構成するセラミック基材１２ｙｒのみからなる複数の第２のセラミックグリーンシートが積層される。なお、セラミック基材１２ｙｒのみからなる複数の第２のセラミックグリーンシートを積層する代わりに、第２のセラミックスラリーを含むペーストを、内側外層部１２ｂ21を構成するマザーシートの上に塗布してもよい。
【００６３】
次に、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着される(工程Ｓ２４)。図９は、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着されている状態を示す断面図である。図９においては、１つの軟質積層体１１ｑに相当する部分のみ図示している。図９に示すように、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとは、外側外層部１２ｂ22を構成するマザーシート側から平板金型９１が矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。これにより、マザー積層体が製作される。
【００６４】
次に、マザー積層体が分断される(工程Ｓ２５)。具体的には、押し切りまたはダイシングによってマザー積層体が行列状に分断され、これにより軟質積層体１１ｑの切り出しが行なわれる。
【００６５】
次に、軟質積層体１１ｑの焼成が行なわれる(工程Ｓ２６)。具体的には、切り出された軟質積層体１１ｑが所定の温度に加熱され、これによりセラミック誘電体材料および導電体材料が焼成される。焼成温度は、セラミック誘電体材料および導電体材料の種類に応じて適宜設定され、たとえば、９００℃以上１３００℃以下の範囲内で設定される。
【００６６】
次に、軟質積層体１１ｑのバレル研磨が行なわれる(工程Ｓ２７)。具体的には、焼成後の軟質積層体１１ｑが、バレルと呼ばれる小箱内にセラミック材料よりも硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、軟質積層体１１ｑの研磨が行なわれる。これにより、軟質積層体１１ｑの外表面(特に角部および稜線部)に曲面状の丸みがもたされることになり、積層体１１が形成される。
【００６７】
次に、外部電極が形成される(工程Ｓ２８)。具体的には、積層体１１の第１端面１１３を含む部分の端部および第２端面１１４を含む部分の端部に導電性ペーストが塗布されることで金属膜が形成され、金属膜が焼成された後に当該金属膜にＮｉめっき、Ｓｎめっきが順に施されることにより、積層体１１の外表面上に１対の外部電極１４が形成される。
【００６８】
上記の一連の工程を経ることにより、図１〜５に示した構造を有する積層セラミックコンデンサ１０が製造される。
【００６９】
本実施形態に係る積層セラミックコンデンサ１０においては、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分が、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分と比較して、Ｔｉに対するＳｉのモル比が高い。すなわち、外側外層部１２ｂ22が内側外層部１２ｂ21よりＳｉを多く含んでいる。Ｓｉの含有率の高い誘電体層の方が、焼成時の熱収縮率が大きい。そのため、焼成時の熱収縮率は、外側外層部１２ｂ22の方が内側外層部１２ｂ21より大きくなる。その結果、外側外層部１２ｂ22の熱収縮率は、内層部１１ｍの導電体層１３の熱収縮率に近くなる。
【００７０】
よって、積層セラミックコンデンサ１０においては、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力が緩和されるため、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
【００７１】
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比が、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの含有成分におけるＴｉに対するＳｉのモル比より、０．４ｍｏｌ％以上高いことにより、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを効果的に抑制することができ、０．８ｍｏｌ％以上高いことにより、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することをさらに効果的に抑制することができる。
【００７２】
上記のように外側外層部１２ｂ22の厚さの寸法が内側外層部１２ｂ21の厚さの寸法以上であることにより、外側外層部１２ｂ22の熱収縮による応力緩和効果を内層部１１ｍと第２外層部１２ｂ2との境界に及ぼしやすくすることができる。
【００７３】
外側外層部１２ｂ22の厚さの寸法ｈ22が３０μｍ以上であることにより、外側外層部１２ｂ22の熱収縮により内側外層部１２ｂ21に作用する収縮力を必要値以上確保することができる。
【００７４】
内側外層部１２ｂ21の厚さの寸法ｈ21が２０μｍ以上であることにより、外側外層部１２ｂ22が含有するＳｉが内層部１１ｍ内に拡散することを抑制できる。内層部１１ｍのＳｉ含有率が高くなりすぎると、内層部１１ｍに含まれる第１誘電体層１２ｘにて焼成時にセラミック粒子の粒成長が進みすぎ、第１誘電体層１２ｘの耐電圧性が低下する。その結果、内層部１１ｍにて短絡が発生しやすくなる。よって、内側外層部１２ｂ21の厚さの寸法ｈ21が２０μｍ以上であることにより、内層部１１ｍに含まれる第１誘電体層１２ｘの耐電圧性を維持して短絡の発生を抑制することができる。
【００７５】
上記のように内側外層部１２ｂ21の厚さの寸法ｈ21は、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。後述するように、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚによって、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力が向上しているため、内側外層部１２ｂ21をある程度厚くしても、外側外層部１２ｂ22と内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを抑制できる。よって、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に作用させることができるため、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと内側外層部１２ｂ21との境界に作用する内部応力を緩和して、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
【００７６】
上記のように、サイドギャップ１２ｃの最大寸法が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きいことが好ましい。第１外層部１２ｂ1を薄くした場合には、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと第１外層部１２ｂ1との境界に作用する内部応力が緩和されるため、内層部１１ｍと第１外層部１２ｂ1との境界にてクラック(層間剥離)が発生することを抑制することができる。
【００７７】
一方、サイドギャップ１２ｃの最大寸法を大きくした場合には、マザーシート群の圧着時に、サイドギャップ１２ｃに位置する複数の第１誘電体層１２ｘに圧力を負荷させやすくなり、サイドギャップ１２ｃに位置する第１誘電体層１２ｘ同士の密着性を向上することができる。その結果、サイドギャップ１２ｃに位置する第１誘電体層１２ｘにおいて、クラック(層間剥離)が発生することを抑制することができる。
【００７８】
上記のように、サイドギャップ１２ｃの平均寸法((Ｗ0−Ｗ1)／２)が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きいことがより好ましい。マザー積層体の分断により互いに隣り合うように分割された２つの積層体において互いに隣接しているサイドギャップ１２ｃ同士の和の半分が、サイドギャップ１２ｃの平均寸法((Ｗ0−Ｗ1)／２)に相当する。したがって、サイドギャップ１２ｃの平均寸法((Ｗ0−Ｗ1)／２)が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい場合、マザーシート群の圧着時に、サイドギャップ１２ｃに位置する複数の第１誘電体層１２ｘに圧力を負荷させやすくなり、サイドギャップ１２ｃに位置する第１誘電体層１２ｘ同士の密着性を向上することができる。その結果、サイドギャップ１２ｃに位置する第１誘電体層１２ｘにおいて、クラック(層間剥離)が発生することを抑制することができる。すなわち、第１側面１１５側のサイドギャップ１２ｃの寸法と、第２側面１１６側のサイドギャップ１２ｃの寸法とに差があった場合にも、上記のクラック(層間剥離)の発生の抑制および内層部１１ｍにおける短絡の発生の抑制の両方の効果をより安定して得ることができる。
【００７９】
上記のように、サイドギャップ１２ｃの最大寸法が、内側外層部１２ｂ21の厚さの寸法ｈ21より大きいことが好ましい。内側外層部１２ｂ21を薄くした場合には、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に作用させやすくすることができるため、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと内側外層部１２ｂ21との境界に作用する内部応力を効果的に緩和して、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
【００８０】
上記のように、サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、３０μｍより大きく、かつ、９０μｍ未満であることがさらに好ましい。サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、３０μｍより大きいことにより、内層部１１ｍと内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを安定して抑制することができる。サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、９０μｍ以上である場合には、積層セラミックコンデンサ１０の静電容量が小さくなりすぎるため好ましくない。すなわち、サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、９０μｍ未満であることにより、積層セラミックコンデンサ１０の静電容量を確保することができる。
【００８１】
上記のように、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅方向Ｗにおいて複数の導電体層１３が位置する内層部１１ｍの幅の寸法Ｗ1より大きい。さらに、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅の寸法より大きくてもよい。
【００８２】
後述するように、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚによって、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力が向上しているため、内層部１１ｍが厚くなったことによりサイドギャップ１２ｃに位置する第１誘電体層１２ｘ同士の密着性が低下した場合にも、外側外層部１２ｂ22と内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを抑制できる。よって、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に作用させることができるため、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと内側外層部１２ｂ21との境界に作用する内部応力を緩和して、内層部１１ｍと内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを抑制することができる。
【００８３】
上記のように、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙの各々は、ともに主成分としてチタン酸バリウムを含むため、内側外層部１２ｂ21と外側外層部１２ｂ22との界面における化学結合を密にして、内側外層部１２ｂ21と外側外層部１２ｂ22との密着性を向上することができる。その結果、内側外層部１２ｂ21と外側外層部１２ｂ22との境界にてクラック(層間剥離)が発生することを抑制することができる。
【００８４】
上記のように、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。また、外側外層部１２ｂ22における第２主面１１２側の表層部１２ｓは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。
【００８５】
ここで、外側外層部１２ｂ22の境界部１２ｚおよび表層部１２ｓの各々において、外側外層部１２ｂ22の中央部１２ｍよりＳｉの含有率を高くする方法について説明する。積層セラミックコンデンサ１０の焼成時に、セラミック粒子の粒界からＳｉが偏析する温度および気体雰囲気にすることで、Ｓｉ含有率が高い外側外層部１２ｂ22においては、セラミック粒子の粒成長が進み、粗大化したセラミック粒子の粒界からＳｉが偏析する。偏析したＳｉは、セラミック粒子の粒界に沿って移動して外側外層部１２ｂ22の境界部１２ｚおよび表層部１２ｓの各々に集まる。その結果、外側外層部１２ｂ22の境界部１２ｚおよび表層部１２ｓの各々において、外側外層部１２ｂ22の中央部１２ｍよりＳｉの含有率が高くなる。
【００８６】
外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚが、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高いことにより、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力を向上することができる。その理由は、上記のようにセラミック粒子の粒界に沿って移動したＳｉが、外側外層部１２ｂ22と内側外層部１２ｂ21との界面に多数存在する微小な隙間を埋めて、外側外層部１２ｂ22と内側外層部１２ｂ21とを結合させるためと考えられる。したがって、内側外層部１２ｂ21の形成と外側外層部１２ｂ22の形成とを別々に行なうことにより、内側外層部１２ｂ21と外側外層部１２ｂ22との界面に微小な隙間を生じさせることで、偏析したＳｉの境界部１２ｚでの濃縮を促すことができ、逆に、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力の向上を図ることができると考えられる。
【００８７】
外側外層部１２ｂ22における第２主面１１２側の表層部１２ｓが、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有量が多いことにより、外部電極１４の形成時に積層体１１の機械的強度が低下することを抑制できる。その理由は、外部電極１４の形成時に、外部電極１４に含まれるガラス成分が積層体１１のセラミック誘電体材料と反応した場合、積層体１１の機械的強度が低下する。この場合、積層セラミックコンデンサ１０を実装時または実装後に外力を受けた際に、積層体１１の中央側における外部電極１４との接触部の端部を起点として、積層体１１にクラックが発生しやすくなる。外側外層部１２ｂ22のＳｉ含有量が多い場合、外部電極１４に含まれるガラス成分と積層体１１のセラミック誘電体材料とが反応することを抑制できる。その結果、外部電極１４の形成時に積層体１１の機械的強度が低下することを抑制できる。
【００８８】
複数の誘電体層１２の各々において、主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物に希土類化合物が添加されている場合、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分は、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分と比較して、Ｔｉに対する希土類元素のモル比が高いことが好ましい。すなわち、内層部１１ｍおよび内側外層部１２ｂ21が、外側外層部１２ｂ22より希土類元素を多く含んでいることが好ましい。
【００８９】
希土類元素としては、Ｄｙ、Ｇｄ、ＹまたはＬａなどが、積層セラミックコンデンサ１０の機能を高めるために添加される。具体的には、希土類元素を添加することにより、積層セラミックコンデンサ１０において、容量温度特性の安定化、および、絶縁抵抗の高温負荷寿命の長期化を図ることができる。
【００９０】
しかし、希土類元素は、セラミック粒子の粒界または偏析層に濃縮しやすい傾向を有し、水溶性フラックスに溶出しやすい特性を有する。そのため、積層セラミックコンデンサ１０の実装時に半田付けに用いられる水溶性フラックスに含まれるアジピン酸などの有機酸に、希土類元素を含むセラミック成分が溶出することがある。この場合、セラミック成分が溶出して脆化した積層体の外層部にクラックが発生することがある。
【００９１】
そのため、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分におけるＴｉに対する希土類元素のモル比は、０．３ｍｏｌ％以上、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対する希土類元素のモル比は、０．３ｍｏｌ％未満であることが好ましい。
【００９２】
内層部１１ｍに含まれる第１誘電体層１２ｘの含有成分におけるＴｉに対する希土類元素のモル比が０．３ｍｏｌ％以上であることにより、積層セラミックコンデンサ１０において、容量温度特性の安定化、および、絶縁抵抗の高温負荷寿命の長期化を図ることができる。
【００９３】
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対する希土類元素のモル比が０．３ｍｏｌ％未満であることにより、外側外層部１２ｂ22からセラミック成分が溶出して外側外層部１２ｂ22が脆化することによって外側外層部１２ｂ22にクラックが発生することを抑制できる。これらの特徴およびその効果は、希土類元素としてのＤｙの含有率を種々変えて行なった実験により確認できており、Ｄｙの代わりにＧｄ、ＹまたはＬａを用いた場合の効果も同様に確認できている。
【００９４】
複数の誘電体層１２の各々において、主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物にＭｎ化合物が添加されている場合、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、第１外層部１２ｂ1を構成する第１誘電体層１２ｘ、および、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分は、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分と比較して、Ｔｉに対するＭｎのモル比が高いことが好ましい。すなわち、内層部１１ｍおよび内側外層部１２ｂ21が、外側外層部１２ｂ22よりＭｎを多く含んでいることが好ましい。
【００９５】
Ｍｎの含有率の少ない誘電体層の方が、色彩が明るくなる。そのため、内層部１１ｍ、第１外層部１２ｂ1および内側外層部１２ｂ21の各々が、外側外層部１２ｂ22よりＭｎを多く含んでいることにより、外側外層部１２ｂ22の色彩が、内層部１１ｍ、第１外層部１２ｂ1および内側外層部１２ｂ21の各々の色彩に比較して明るくなる。これにより、積層セラミックコンデンサ１０の第１主面１１１と第２主面１１２とを視覚的に容易に判別することが可能となる。
【００９６】
よって、撮像カメラなどによって積層セラミックコンデンサ１０を観察することにより、積層セラミックコンデンサ１０における第１主面１１１と第２主面１１２との互いの向きを識別することができるため、積層セラミックコンデンサ１０の実装時に、第２主面１１２が実装面となるように、積層セラミックコンデンサ１０の向きを自動的に揃えることが可能となる。
【００９７】
たとえば、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、第１外層部１２ｂ1を構成する第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分におけるＴｉに対するＭｎのモル比は、０．０８ｍｏｌ％以上、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＭｎのモル比は、０．０８ｍｏｌ％未満であることが好ましい。これらの特徴およびその効果は、Ｍｎの含有率を種々変えて行なった実験により確認できている。
【００９８】
以下、本実施形態に係る積層セラミックコンデンサ１０を被実装体に実装した積層セラミックコンデンサの実装体について図を参照して説明する。
【００９９】
図１０は、本発明の実施形態１に係る積層セラミックコンデンサの実装体の構成を示す断面図である。図１０に示すように、本発明の実施形態１に係る積層セラミックコンデンサの実装体１０ｘは、積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０が実装される回路基板などの被実装体１とを備える。積層セラミックコンデンサ１０は、第２主面１１２が被実装体１側に位置した状態で被実装体１に実装されている。
【０１００】
具体的には、被実装体１は、互いに間隔を置いて位置する１対のランド２０を表面に有する。積層セラミックコンデンサ１０の１対の外部電極１４と１対のランド２０とは、接合剤である半田３０によってそれぞれ電気的に接続されている。なお、接合剤は半田に限られず、１対の外部電極１４と１対のランド２０とを機械的および電気的に接合できる材料であればよい。
【０１０１】
１対のランド２０の各々の幅の寸法ＷLは、積層体１１の幅の寸法Ｗ0より小さい。１対のランド２０の各々の幅の寸法ＷLは、内層部１１ｍの幅の寸法Ｗ1より小さいことが好ましい。
【０１０２】
１対のランド２０の各々の幅の寸法ＷLが、積層体１１の幅の寸法Ｗ0より小さいことにより、１対の外部電極１４の各々は、積層体１１の幅方向Ｗにおいて、半田３０から圧縮応力を受けることになる。１対の外部電極１４に作用した圧縮応力は、外側外層部１２ｂ22を通じて内側外層部１２ｂ21にも作用するため、内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力が緩和され、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
【０１０３】
１対のランド２０の各々の幅の寸法ＷLが、内層部１１ｍの幅の寸法Ｗ1より小さい場合には、外側外層部１２ｂ22を通じて内側外層部１２ｂ21に作用する圧縮応力が高くなり、内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力がさらに緩和され、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することをより抑制することができる。
【０１０４】
以下、本実施形態に係る複数の積層セラミックコンデンサ１０を含む積層セラミックコンデンサ連について図を参照して説明する。
【０１０５】
図１１は、本発明の実施形態１に係る積層セラミックコンデンサ連の構成を示す平面図である。図１２は、図１１の積層セラミックコンデンサ連をＸＩＩ−ＸＩＩ線矢印方向から見た断面図である。
【０１０６】
図１１，１２に示すように、本発明の実施形態１に係る積層セラミックコンデンサ連１０ｓは、複数の積層セラミックコンデンサ１０と、複数の積層セラミックコンデンサ１０をそれぞれ収納する複数の凹部５ｈが間隔を置いて設けられた長尺状のキャリアテープ５、および、キャリアテープ５に貼り付けられて複数の凹部５ｈを塞ぐカバーテープ６を含む包装体４とを備える。複数の積層セラミックコンデンサ１０は、第２主面１１２が複数の凹部５ｈの底５ｂ側に位置した状態で複数の凹部５ｈ内にそれぞれ収納されている。
【０１０７】
積層セラミックコンデンサ連１０ｓに含まれる複数の積層セラミックコンデンサ１０は、包装体４から１つずつ取り出されて被実装体１に実装される。具体的には、キャリアテープ５からカバーテープ６を剥がした状態で、積層セラミックコンデンサ１０の第１主面１１１側を吸着して保持することにより、積層セラミックコンデンサ１０をキャリアテープ５から１つずつ取り出して被実装体１に実装する。その結果、積層セラミックコンデンサ１０の第２主面１１２が被実装体１側に位置した状態で、積層セラミックコンデンサ１０が被実装体１に実装される。
【０１０８】
すなわち、本発明の実施形態１に係る積層セラミックコンデンサ連１０ｓを用いることにより、本発明の実施形態１に係る積層セラミックコンデンサの実装体１０ｘを容易に製造することができる。
【０１０９】
以下、本発明の実施形態２に係る積層セラミックコンデンサについて説明する。なお、本発明の実施形態２に係る積層セラミックコンデンサは、積層体の外側外層部における内側外層部との境界部の形状のみ実施形態１に係る積層セラミックコンデンサとは異なるため、他の構成については説明を繰り返さない。
【０１１０】
(実施形態２)
本発明の実施形態２に係る積層セラミックコンデンサの積層体の外側外層部における内側外層部との境界部の形状は、マザーシート群の圧着方法によってもたらされる形状であるため、まず、本実施形態に係るマザーシート群の圧着方法について説明する。
【０１１１】
図１３は、本発明の実施形態２に係る積層セラミックコンデンサを構成するマザーシート群が圧着されている状態を示す断面図である。なお、図１３においては、図８と同一の断面視にて図示している。図１３においては、２つの一部積層体１１ｐに相当する部分のみ図示している。
【０１１２】
図１３に示すように、本実施形態においては、第１外層部１２ｂ1を構成する複数のマザーシート、内層部１１ｍを構成する複数のマザーシート、および、内側外層部１２ｂ21を構成する複数のマザーシートが、この順で積層されて、マザーシート群が構成されている。
【０１１３】
ベース９０上に載置されたマザーシート群は、内側外層部１２ｂ21を構成するマザーシート側から、平板金型９１および平板金型９１の下面に取り付けられたラバー９３が矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。
【０１１４】
マザーシート群においては、内層部１１ｍに相当する位置の積層密度が、サイドギャップ１２ｃに相当する位置の積層密度より密である。そのため、マザーシート群に押し付けられたラバー９３は、図１３中の点線９３ｓで示すように、内層部１１ｍに対応する位置からサイドギャップ１２ｃに対応する位置に向けて流動変形して下側に凸状に膨出し、マザーシート群のサイドギャップ１２ｃに相当する位置のマザーシート同士を圧着して密着させる。
【０１１５】
図１４は、圧着されたマザーシート群と複数の第２のセラミックグリーンシートとを圧着している途中の状態を示す断面図である。図１４においては、２つの軟質積層体１１ｑに相当する部分のみ図示している。図１４に示すように、圧着されたマザーシート群と複数の第２のセラミックグリーンシートとは、外側外層部１２ｂ22を構成するマザーシート側から、平板金型９１を矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。これにより、マザー積層体が製作される。
【０１１６】
図１５は、マザー積層体が分断された状態を示す断面図である。図１５においては、２つの軟質積層体１１ｑに相当する部分のみ図示している。図１５に示すように、複数の第２のセラミックグリーンシートは、圧着されたマザーシート群の上面の形状に倣って、内層部１１ｍに対応する位置からサイドギャップ１２ｃに対応する位置に向けて流動変形して、サイドギャップ１２ｃに対応する位置において下側に凸状に膨出している。
【０１１７】
そのため、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚは、積層体１１の幅方向Ｗにおいて、サイドギャップ１２ｃに対応する位置に、下側に突出した湾曲部１２ｚｗを有する。
【０１１８】
マザー積層体がカットラインＣＬにて分断されることにより、複数の軟質積層体１１ｑが切り出される。これ以後の工程は、実施形態１に係る積層セラミックコンデンサ１０の製造方法と同様である。
【０１１９】
本実施形態に係る積層セラミックコンデンサにおいては、サイドギャップ１２ｃに位置する第１誘電体層１２ｘ同士の密着性を向上することができる。その結果、サイドギャップ１２ｃに位置する第１誘電体層１２ｘにおいて、クラック(層間剥離)が発生することを抑制することができる。
【０１２０】
また、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚが、積層体１１の幅方向Ｗにおいて、サイドギャップ１２ｃに対応する位置に、下側に突出した湾曲部１２ｚｗを有することにより、外側外層部１２ｂ22が１対の湾曲部１２ｚｗによって内側外層部１２ｂ21を挟持するため、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に効果的に作用させることができる。その結果、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力を効果的に緩和できるため、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することをより抑制することができる。
【０１２１】
以下、内側外層部および外側外層部の各々における厚さおよびＳｉ含有量が、積層セラミックコンデンサの焼成時のクラックの発生および信頼性に及ぼす影響について評価した実験例について説明する。
【０１２２】
(実験例１)
実験例１においては、比較例１〜１１および実施例１〜１０の２１種類の積層セラミックコンデンサを作製した。まず、２１種類の積層セラミックコンデンサに共通の条件(設計値)について説明する。
【０１２３】
第１外層部の厚さの寸法を４０μｍ、第２外層部の厚さの寸法を１００μｍ、内層部の厚さの寸法を６２０μｍ、導電体層の厚さの寸法を０．８μｍ、導電体層の積層枚数を３３０枚、第１誘電体層の含有成分におけるＴｉに対するＳｉのモル比を１．３ｍｏｌ％とした。
【０１２４】
比較例１〜１１および実施例１〜１０の２１種類の積層セラミックコンデンサの各々においては、外側外層部を構成する第２誘電体層の含有成分におけるＴｉに対するＳｉのモル比、内側外層部の厚さの寸法、および、外側外層部の厚さの寸法を下記の表１に示す寸法とした。
【０１２５】
積層セラミックコンデンサの焼成時のクラックの発生の評価においては、２１種類の積層セラミックコンデンサをそれぞれ１０個作製し、１０個中１つでもクラックの発生が認められた積層セラミックコンデンサがあった場合にはｂａｄ、１０個全ての積層セラミックコンデンサにおいてクラックの発生が認められなかった場合にはｇｏｏｄと評価した。クラックの発生の有無は、積層体の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察することにより確認した。
【０１２６】
積層セラミックコンデンサの信頼性の評価においては、２１種類の積層セラミックコンデンサをそれぞれ２０個作製し、２０個中１つでもＩＲ値の劣化が認められた積層セラミックコンデンサがあった場合にはｂａｄ、２０個全ての積層セラミックコンデンサにおいてＩＲ値の劣化が認められなかった場合にはｇｏｏｄと評価した。
【０１２７】
積層セラミックコンデンサの信頼性の評価は、超加速ライフ試験により確認した。具体的には、１５０℃の温度雰囲気中において、積層セラミックコンデンサに８Ｖの電圧を印加し、積層セラミックコンデンサのＩＲ値が１０ｋΩ以下になるまでの時間が１０時間を下回った場合を、積層セラミックコンデンサのＩＲ値の劣化と判断した。
【０１２８】
【表１】
2015008312.tif 000003
【０１２９】
表１は、実験例１における評価結果をまとめた表である。表１に示すように、外側外層部の厚さの寸法が内側外層部の厚さの寸法以上である、実施例１〜１０および比較例５〜９の積層セラミックコンデンサの各々において、積層セラミックコンデンサの焼成時のクラックが発生することを抑制できた。
【０１３０】
比較例５の積層セラミックコンデンサのみ信頼性が低下していたことから、外側外層部を構成する第２誘電体層の含有成分におけるＴｉに対するＳｉのモル比が２．９ｍｏｌ％より大きく、内側外層部の厚さの寸法が２０μｍ未満である場合、積層セラミックコンデンサのみ信頼性が低下するおそれがあることが分かった。
【０１３１】
以下、外側外層部においてＳｉの含有量が多い内側外層部との境界部が、外部応力による積層セラミックコンデンサのクラックの発生に及ぼす影響について評価した実験例について説明する。
【０１３２】
(実験例２)
実験例２においては、比較例１２，１３および実施例１１，１２の４種類の積層セラミックコンデンサの実装体を作製した。まず、４種類の積層セラミックコンデンサの実装体に共通の条件(設計値)について説明する。
【０１３３】
第１外層部の構成を第２外層部の構成と同様にし、第１外層部の厚さの寸法を１００μｍ、第２外層部の厚さの寸法を１００μｍ、内層部の厚さの寸法を６２０μｍ、導電体層の厚さの寸法を０．８μｍ、導電体層の積層枚数を３３０枚とした。
【０１３４】
比較例１２，１３および実施例１１，１２の４種類の積層セラミックコンデンサの実装体の各々においては、第１誘電体層の含有成分におけるＴｉに対するＳｉのモル比、外側外層部を構成する第２誘電体層の含有成分におけるＴｉに対するＳｉのモル比、内側外層部の厚さの寸法、および、外側外層部の厚さの寸法を下記の表２に示す寸法とした。
【０１３５】
積層セラミックコンデンサの外部応力によるクラックの発生の評価においては、４種類の積層セラミックコンデンサの実装体をそれぞれ１０個作製し、１０個中１つでも導電体層に到達するクラックの発生が認められた積層セラミックコンデンサの実装体があった場合にはｂａｄ、１０個全ての積層セラミックコンデンサの実装体において導電体層に到達するクラックの発生が認められなかった場合にはｇｏｏｄと評価した。
【０１３６】
図１６は、実験例２において積層セラミックコンデンサを実装した基板を曲げる状態を示す模式図である。図１６に示すように、積層セラミックコンデンサの外部応力によるクラックの発生の評価は、積層セラミックコンデンサ１０を実装した被実装体１を押圧治具８にて曲げた際に積層セラミックコンデンサ１０に作用する外部応力によって、積層セラミックコンデンサ１０にクラックが発生するか否かを確認することによって行なった。
【０１３７】
具体的には、被実装体１の下面に積層セラミックコンデンサ１０を実装し、被実装体１の下面の両端を１対の支持部７で支持した状態で、被実装体１の上面側から押圧治具８を図１６中の矢印８ａで示すように被実装体１に対して垂直に押し当てることにより被実装体１を下側に凸状に湾曲させる。その結果、積層セラミックコンデンサ１０において１対の外部電極１４を通じて積層体１１に引張応力が負荷される。この引張応力(外部応力)によって、積層体１１にクラックが発生するか否かを確認する。クラックの発生の有無は、積層体を研磨して露出させた断面を光学顕微鏡にて観察することにより確認した。
【０１３８】
【表２】
2015008312.tif 000004
【０１３９】
表２は、実験例２における評価結果をまとめた表である。表２に示すように、外側外層部においてＳｉの含有量が多い内側外層部との境界部が存在する実施例１１，１２の積層セラミックコンデンサの実装体の各々においては、導電体層に到達したクラックは認められなかった。外側外層部にクラックが発生した場合においても、内側外層部に進入するクラックは認められなかった。よって、外側外層部においてＳｉの含有率が高い内側外層部との境界部は、クラックの進展防止またはクラックの進展方向を変更させて、クラックが導電体層に到達することを抑制する機能を有すると考えられる。
【０１４０】
本発明は、第２外層部１２ｂ2の厚さが５０μｍ以上、静電容量が１０μＦ以上、積層体１１の長さの寸法が１．８ｍｍ以下、かつ、導電体層１３の積層数が３００枚以上である、小型の積層セラミックコンデンサに特に効果的に適用できる。
【０１４１】
本発明は、小型の積層セラミックコンデンサの中でも、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅方向Ｗにおいて複数の導電体層１３が位置する内層部１１ｍの幅の寸法Ｗ1より大きい積層セラミックコンデンサ、さらには、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅の寸法Ｗ0より大きい積層セラミックコンデンサに対してより効果的に適用できる。
【０１４２】
以下、積層セラミックコンデンサの誘電体層および導電体層の厚さの測定方法について説明する。図１７は、積層セラミックコンデンサの断面を走査型電子顕微鏡で観察した拡大像の一例を示す図である。図１７においては、積層セラミックコンデンサにて埋め込み樹脂９と接している第２主面１１２側の一部を図示している。
【０１４３】
積層セラミックコンデンサの誘電体層および導電体層の厚さを測定する際には、まず、図１７に示すように、積層セラミックコンデンサの断面を走査型電子顕微鏡で観察した拡大像において、積層体の積層方向に延びてかつ積層体の中心を通る直線Ｌｃを引く。次に、直線Ｌｃと平行な複数の直線を等間隔(ピッチＳ)に引く。ピッチＳは、測定しようとする誘電体層または導電体層の厚さの５倍〜１０倍程度で決めればよく、たとえば、厚さが１μｍの誘電体層を測る場合には、ピッチＳ＝５μｍとする。また、直線Ｌｃの両側に同じ本数の直線を引く。すなわち、直線Ｌｃを合わせて奇数本の直線を引く。図１７においては、直線Ｌａ〜直線Ｌｅまでの５本の直線を図示している。
【０１４４】
次に、直線Ｌａ〜直線Ｌｅの各直線上において、誘電体層および導電体層の厚さを測定する。ただし、直線Ｌａ〜直線Ｌｅの各直線上において、導電体層が欠損して、この導電体層を挟む誘電体層同士が繋がっている場合、または、測定位置の拡大像が不明瞭である場合は、さらに直線Ｌｃから離れた直線上において、厚さまたは距離を測定する。
【０１４５】
たとえば、誘電体層１２の厚さを測定する際には、図１７に示すように、直線Ｌａ上の厚さＤ1、直線Ｌｂ上の厚さＤ2、直線Ｌｃ上の厚さＤ3、直線Ｌｄ上の厚さＤ4、および、直線Ｌｅ上の厚さＤ5を測定し、これらの平均値を誘電体層１２の厚さとする。
【０１４６】
たとえば、内層部１１ｍの複数の誘電体層１２の平均厚さを算出する際には、内層部１１ｍの厚さ方向Ｔの略中央に位置する誘電体層１２とその両側にそれぞれ位置する２層ずつの誘電体層１２とを合わせた５層の誘電体層１２の各々について上記の方法により厚さを測定し、その平均値を内層部１１ｍの複数の誘電体層１２の平均厚さとする。
【０１４７】
なお、誘電体層１２の積層数が５層未満である場合には、全ての誘電体層１２について上記の方法により厚さを測定し、その平均値を複数の誘電体層１２の平均厚さとする。
【０１４８】
サイドギャップ１２ｃの長さの寸法の測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、最も長いサイドギャップ１２ｃの長さを測定する。
【０１４９】
内層部１１ｍの幅の寸法Ｗ1の測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、最も第１主面１１１側に位置する導電体層１３、最も第２主面１１２側に位置する導電体層１３、および、内層部１１ｍの積層方向の中央の最も近くに位置する導電体層１３の各々の幅の寸法を測定し、３つの測定値の平均値を算出して求める。
【０１５０】
内層部１１ｍの厚さの寸法Ｔ1の測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、積層体１１の中心を通り、かつ、最も第１主面１１１側に位置する導電体層１３と最も第２主面１１２側に位置する導電体層１３とを最短距離で結ぶ、線分の長さを測定して求める。
【０１５１】
第１外層部１２ｂ1または第２外層部１２ｂ2の厚さの測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、積層体１１の幅方向Ｗの中央において第１外層部１２ｂ1または第２外層部１２ｂ2の厚さを測定する。
【０１５２】
第１誘電体層１２ｘまたは第２誘電体層１２ｙの含有成分の組成分析は、ＩＣＰ(Inductively coupled plasma)発光分光分析または波長分散型Ｘ線分析装置(ＷＤＸ)により行なうことができる。ＩＣＰ発光分光分析により元素分析する場合は、分析試料を粉末状にした後、酸によって溶解し、溶解液をＩＣＰ発光分光分析することにより組成を特定する。ＷＤＸにより元素分析する場合は、樹脂埋めした積層体を研磨することによってＷＴ断面を露出させ、走査型電子顕微鏡(ＳＥＭ)に付設されたＷＤＸを用いて組成を特定する。
【０１５３】
外側外層部においてＳｉの含有率が高い内側外層部との境界部は、樹脂埋めした積層体を研磨することによってＷＴ断面を露出させ、走査型電子顕微鏡(ＳＥＭ)によって露出断面の反射電子像を撮像して観察することにより確認できる。または、走査型電子顕微鏡(ＳＥＭ)に付設された波長分散型Ｘ線分析装置(ＷＤＸ)を用いて露出断面の元素マッピングを作成し、Ｓｉの含有率が高い部分を特定することにより境界部を確認できる。
【０１５４】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１５５】
１  被実装体、４  包装体、５  キャリアテープ、５ｂ  底、５ｈ  凹部、６  カバーテープ、７  支持部、８  押圧治具、９  樹脂、１０  積層セラミックコンデンサ、１０ｓ  積層セラミックコンデンサ連、１０ｘ  積層セラミックコンデンサの実装体、１１  積層体、１１２  第２主面、１１ｍ  内層部、１１ｐ  一部積層体、１１ｑ  軟質積層体、１２  誘電体層、１２ｂ1  第１外層部、１２ｂ2  第２外層部、１２ｂ22  外側外層部、１２ｂ21  内側外層部、１２ｃ  サイドギャップ、１２ｍ  中央部、１２ｓ  表層部、１２ｘ  第１誘電体層、１２ｘｒ  セラミック基材、１２ｙ  第２誘電体層、１２ｚ  境界部、１２ｚｗ  湾曲部、１３  導電体層、１３ｒ  導電パターン、１４  外部電極、２０  ランド、３０  半田、９０  ベース、９１  平板金型、９３  ラバー、１１１  第１主面、１１３  第１端面、１１４  第２端面、１１５  第１側面、１１６  第２側面、１２０ａ，１３０ａ，１３０ｂ  単位シート、ＣＬ  カットライン、Ｌ  長手方向、Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ  直線、Ｓ  ピッチ、Ｔ  厚さ方向、Ｗ  幅方向。
【図１】
2015008312.tif 000005
【図２】
2015008312.tif 000006
【図３】
2015008312.tif 000007
【図４】
2015008312.tif 000008
【図５】
2015008312.tif 000009
【図６】
2015008312.tif 000010
【図７】
2015008312.tif 000011
【図８】
2015008312.tif 000012
【図９】
2015008312.tif 000013
【図１０】
2015008312.tif 000014
【図１１】
2015008312.tif 000015
【図１２】
2015008312.tif 000016
【図１３】
2015008312.tif 000017
【図１４】
2015008312.tif 000018
【図１５】
2015008312.tif 000019
【図１６】
2015008312.tif 000020
【図１７】
2015008312.tif 000021