(57)【要約】【課題】パワー回路内に検出素子を挿入することなく、ドライバーＩＣと集積化でき、双方向の電流を特定できるようにする。【解決手段】  一般にＭＯＳＦＥＴである高電圧側トランジスタスイッチおよび低電圧側トランジスタスイッチを含む、ブリッジ接続され、スイッチングされるトランジスタ出力回路における出力電流を測定するための装置および方法である。高電圧側スイッチと低電圧側スイッチの間の共通ノードにおける電圧を検出し、電圧が当該すべての正の出力電流または負の出力電流に対して電圧が正となるように、所定の値だけ、第１回路においてオフセットする。この出力電流は、低電圧側スイッチがオンとなっている時間に対する所定の時間に限り、オフセット電圧信号を受信する第２回路において測定する。第１回路は、電流基準ソース／レベルシフターと、特定の回路構造の複数のトランジスタから形成された電流ミラー回路とを含む。第２回路は、所望する時間にゲートＮＭＯＳトランジスタにより、第１回路の出力に結合され、電流測定信号を発生する。この第２回路は、第１電流基準ソースと実質的に同じ電気特性を有する第２電流基準ソースと、入力側回路のトランジスタにそれぞれマッチングされ、同じ回路構造に接続された複数の第２トランジスタとを含む。第２回路では、オフセット信号と高基準信号および低基準信号とを比較し、出力電流がそれぞれ正方向または負方向に過電流の限界を超えているかどうかの表示を発生する。検出回路は、単一ＩＣ内の出力回路のゲートドライバーと一体的にすることが望ましい。【選択図】図２
2008512976.tif 000002
【特許請求の範囲】
【請求項１】
高電圧側トランジスタスイッチと、低電圧側トランジスタスイッチとを含み、ブリッジ接続された、スイッチングされるトランジスタ出力回路のためのゲートドライバーにおいて、
高電圧側スイッチイネーブル信号を受信するための第１入力と、
低電圧側スイッチイネーブル信号を受信するための第２入力と、
前記高電圧側スイッチと低電圧側スイッチとの間の共通ノードに接続するための第３入力と、
前記高電圧側スイッチのためのゲートドライブ信号を供給するための第１出力と、
前記低電圧側スイッチのためのゲートドライブ信号を供給するための第２出力と、
前記高電圧側スイッチ、および前記低電圧側スイッチを通して、出力電流を表示する測定信号を供給するための第３出力と、
基準電流ソース、レベルシフター、および特定の回路構造の複数のトランジスタから形成された電流ミラー回路を含む、前記第３入力に電気的に結合されたオフセット回路と、
前記第１電流基準ソースと実質的に同じ電気的特性を有する第２電流基準ソースと、
前記入力側回路のトランジスタにそれぞれ整合され、同じ回路構造に接続された第２
の複数のトランジスタとを含む、前記オフセット回路に電気的に結合された測定回路と、
ゲート信号に応答して、前記オフセット回路を前記測定回路に接続する結合要素とを備え、
前記オフセット回路は、所定の態様で、前記第１入力ターミナルにおける信号の電圧をオフセットすると共に、このオフセット信号を前記結合要素に送るようになっており、
前記結合要素は、前記ゲート信号に応答して、前記オフセット信号を前記測定回路に送るようになっており、
前記測定回路は、測定信号を発生するようになっているゲートドライバー。
【請求項２】
前記オフセット回路と、前記結合要素と、前記測定回路とは、集積回路に設けられている、請求項１記載のゲートドライバー。
【請求項３】
前記出力電流は、前記共通ノードの前記オフセット回路への接続に影響されない、請求項１記載のゲートドライバー。
【請求項４】
前記オフセット回路および前記測定回路内のトランジスタは、ＭＯＳＦＥＴであり、前記結合要素は、ＮＭＯＳの高電圧トランジスタである、請求項１記載のゲートドライバー。
【請求項５】
前記第１入力において、前記信号の遅延されたバージョンの信号から前記ゲート信号を発生するようになっている、請求項１記載のゲートドライバー。
【請求項６】
前記信号第１入力における信号を、前記前縁チョッピングフィルタに通過させることにより、前記ゲート信号を発生するようになっている、請求項５記載のゲートドライバー。
【請求項７】
前記測定回路は、
前記結合要素により、前記出力側回路に送られた前記オフセット信号と過電流の限界を示す基準とを比較するコンパレータ回路と、
前記コンパレータ回路を、前記第３出力に結合する回路とを備える、請求項１記載のゲートドライバー。
【請求項８】
前記コンパレータ回路と前記結合回路との間に接続されたフィルタ回路を更に含む、請求項７記載のゲートドライバー。
【請求項９】
前記フィルタ回路は、前縁チョッピングフィルタを含む、請求項８記載のゲートドライバー。
【請求項１０】
前記コンパレータ回路は、
前記オフセット信号と正の過電流限界信号とを比較する第１コンパレータ回路と、
前記オフセット信号と負の過電流限界信号とを比較する第２コンパレータ回路とを備え、
前記第１コンパレータは、フィルタ回路を通して前記出力回路に結合されており、前記第２コンパレータは、直接前記出力回路に結合されている、請求項７記載のゲートドライバー。
【請求項１１】
前記第３入力における電圧に固定電圧を加えることにより、前記オフセット信号を発生するようになっている、請求項１記載のゲートドライバー。
【請求項１２】
この電圧トランジスタスイッチと、低電圧側トランジスタスイッチを含む、スイッチングされるブリッジ接続されたトランジスタ出力における出力電流を測定するための方法において、
前記測定の結果、出力電流を変更するような素子を使用することなく、高電圧側スイッチと低電圧側スイッチとの間の共通ノードにおける電圧を測定するステップと、
固定された関係に従って信号を正の方向に増加する第１回路を通して、前記共通ノードにおける電圧を表示する信号を電気的に結合し、オフセット電圧信号を発生するステップと、
第２回路を通して前記オフセット電圧信号を電気的に結合し、出力電流を表示する測定信号を得るステップとを備え、ブリッジ接続された、スイッチングされるトランジスタ出力回路における出力電流を測定するための方法。
【請求項１３】
前記共通ノードにおける電圧を表示する信号に、固定された電圧を加え、前記オフセット信号を発生させる、請求項１３記載の方法。
【請求項１４】
前記共通ノードにおける信号の電圧を十分な量だけオフセットし、その結果生じるオフセット信号がすべての所望する振幅の双方向の電流に対して正となるようにする、請求項１２記載の方法。
【請求項１５】
別個のゲート信号により、高電圧側スイッチおよび低電圧側スイッチをオンオフし、低電圧側スイッチがオンとなっている一部の間に限り、第２回路にオフセット信号を結合する、請求項１２記載の方法。
【請求項１６】
前記オフセット信号の値が負である場合に、このオフセット信号が第２回路に結合されるのを防止するステップを更に含む、請求項１５記載の方法。
【請求項１７】
前記オフセット信号と基準信号とを比較するステップと、前記オフセット信号は出力回路に対する過電流スレッショルドを示すとき、出力信号を発生するステップを更に含む、請求項１２記載の方法。
【請求項１８】
前記オフセット信号と正および負の基準信号とを比較するステップと、前記オフセット信号が前記出力回路に対する正または負の過電流スレッショルドを示す旨の表示を発生するステップとを更に備える、請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイパワーのフルブリッジおよびハーフブリッジトランジスタ回路内で、双方向の電流検出を行うための方法および装置に関し、より詳細には、ブリッジドライバＩＣ内に完全に組み込むことができる、パワー回路内に素子を挿入しない装置および方法に関する。
【背景技術】
【０００２】
以下、ハーフブリッジＭＯＳＦＥＴ回路に関連して、本発明について説明するが、本明細書に開示する原理は、他のタイプのパワートランジスタを使用する回路、およびフルブリッジトポロジーの回路にも、直接使用することができるものである。
【０００３】
多くの用途、例えばモータードライブ、蛍光灯のための電子バラスト、および電源において、高電圧のハーフブリッジおよびフルブリッジのパワー回路が使用されている。図１には、１０で、簡単なハーフブリッジ回路が示されている。この回路は、高電圧側と低電圧側のトーテムポール接続されたＭＯＳＦＥＴ  ＭＨＳおよびＭＬＳを使用しており、これらＭＯＳＦＥＴは、ＭＯＳＦＥＴ  ＭＨＳおよびコンデンサＣ１を含む第１回路パスと、ＭＯＳＦＥＴ  ＭＬＳおよびコンデンサＣ２を含む第２回路パスを介して、これらＭＯＳＦＥＴの間の共通ポイント１４および２つのコンデンサＣ１とＣ２との間の第２共通ポイント１６に接続された負荷１２に給電する。
【０００４】
ゲートドライブ回路１８、一般にＩＣは、ロジック入力信号ＨＩＮおよびＬＩＮに応答し、ＭＯＳＦＥＴ  ＭＨＳおよびＭＬＳをオンオフするためのゲートドライブ信号を供給する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ハーフブリッジまたはフルブリッジ回路トポロジーを使用するパワーアプリケーションでは、フィードバックのために、または暴走状態を防止するために、電流検出が必要なことが多い。電流検出のための従来の方法は、パワー回路、例えばＭＯＳＦＥＴ  ＭＨＳとＭＬＳ（図示せず）との間に、外部素子、例えば抵抗器を挿入しなければならず、このことは侵襲的であり、すなわちパワーを散逸させ、ドライバーＩＣ上に別のピンを必要とする。
【０００６】
更に、一部のハイパワーのブリッジ回路トポロジーのアプリケーションでは、例えばＤ級増幅器では、図１に示すような高電圧レールとアースとの間ではなく、プラス電圧レールとマイナス電圧レールとの間に、パワートランジスタが接続されている。かかるケースでは、正の電流と負の電流の双方が生じる。ドライバーＩＣ内の特定回路は、すべてのパワーブリッジアプリケーションで使用できるようにすべきであり、負のスイングにも適応できなければならない。
【０００７】
従って、パワー回路内に検出素子を挿入する必要がなく、ドライバーＩＣと集積化でき、双方向の電流を特定できる、回路および測定方法が求められている。本発明はこのようなニーズを満たすものである。
【０００８】
本発明によれば、ハーフ／フルブリッジ回路における低電圧側スイッチは、電流検出素子も兼ねている。ＭＯＳＦＥＴスイッチング素子のＲＤＳＯＮは、公知であり、このスイッチのドレイン電圧は、ＶＳ（共通モード）電圧と同じであるので、回路内の電流は、低電圧側スイッチがオンの間のＶＳ電圧を検出することによって確認できる。この電流検出方法は完全に非侵襲的であり、ドライバーＩＣ内に完全に組み込むことができる。
【０００９】
新しい回路のＶＳ検出部分は、上記デイナ・ウィルヘルム特許出願に開示された技術に基づくものである。ウィルヘルムの特許出願のデバイスは、オフセット検出のために、すなわち共通ノードが高電圧ステートから低電圧ステートに変化したこと、または低電圧ステートから高電圧ステートに変化したことを判断するのに使用するようになっている。このことは、例えば共振負荷をドライブする電子バラスト内で必要となり、この場合、低電圧側ＭＯＳＦＥＴの早期のターンオンは、共通モードにおける電圧を低電圧側レールの電圧まで引き下げる。このようないわゆるハードスイッチングは、スイッチング損失の原因となり、ＭＯＳＦＥＴ  ＭＨＳおよびＭＬＳの加熱を生じさせ、このような加熱は最終的にＭＯＳＦＥＴを故障させる。
【００１０】
次にウィルヘルムのデバイスの概念は、電流検出にも適用できることが判っている。更に、ＭＯＳＦＥＴノード１４における電圧が検出回路の低電圧側に転送される前に、この電圧を固定された値だけ、ＶＳ電圧までシフトすることにより、正および負の電流の検出が可能となり、電流検出を双方向に検出することが可能となる。
【００１１】
従って、本発明の目的は、ハイパワーＭＯＳＦＥＴスイッチング出力回路における電流を検出するための改良された装置および方法を提供することにある。
【００１２】
本発明の更に別の目的は、トーテムポール構造に接続された２つのスイッチングトランジスタの間の共通ノードにおける電圧を使用して、低電圧側トランジスタのＲＤＳＯＮに基づき電流を決定する、かかる装置および方法を提供することにある。
【００１３】
本発明の別の目的は、共通ノードにおける電圧を所定量だけシフトアップし、負電流の検出を可能にするかかる装置および方法を提供することにある。
【００１４】
本発明の別の目的は、出力電流パス内に検出素子を挿入する必要がない電流検出装置を提供することにある。
【００１５】
本発明の目的は、単一集積回路内のスイッチングトランジスタのためのドライバーの他の構成部品との組み合わせができる電流検出装置を提供することにもある。
【００１６】
本発明の更に別の目的は、ハーフブリッジ回路トポロジー、およびフルブリッジ回路トポロジーの双方を有するデバイスと共に使用できる上記電流検出装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の１つの特徴によれば、トランジスタの間の共通ノードにおける電圧を、この共通ノードに接続された回路により検出し、低電圧側トランジスタのＲＤＳＯＮに基づき、この電圧を使って電流を計算する、トーテムポール構造に接続された２つのスイッチングトランジスタを含むハイパワーＭＯＳＦＥＴスイッチング出力回路における電流を検出するための回路装置が提供される。
【００１８】
本発明の別の特徴によれば、上記回路構造は、出力トランジスタのためのドライバーの他の構成部品と集積化される。
【００１９】
本発明の別の特徴によれば、トランジスタの間の共通ノードにおける電圧は、低電圧側トランジスタのＲＤＳＯＮを通過する正の電流、および負の電流の双方を測定できるように、固定された値だけシフトされる。
【００２０】
添付図面を参照する次の本発明の説明を読めば、本発明の特徴だけでなく、上記以外の目的、特徴および利点が明らかとなると思う。図中、同じ部材には、同じ符号を付してある。
【発明を実施するための最良の形態】
【００２１】
再度、図１を参照する。図示された回路構造に本発明の原理を実施するには、破線２０で示すように、ＩＣ１８内に検出回路を設け、かつＩＣの適当なピンに、共通ノード１４を接続しなければならない。
【００２２】
図３には、本発明に係わる回路構造を実施するための回路が示されている。全体が符号３０で示された回路は、２つの部分、すなわち、ＭＯＳＦＥＴ  Ｍ２〜Ｍ５と、高電圧側ウェル３２内のシフト抵抗器Ｒ２を含む電流基準／ミラー回路と、ＭＯＳＦＥＴ  Ｍ６〜Ｍ９を含む低電圧側の整合回路（レベルシフト抵抗器を除く）とから構成されている。２つの側は、高電圧ＮＭＯＳ  Ｍ１によってリンクされており、このＮＭＯＳは、高電圧側ウェルが、図３を参照して説明するように、アースレベル近くにあるときに、ＶＳ電圧をパスするようにターンオンされる。
【００２３】
回路３０の作動は、次のとおりである。シフトされた電圧Ｖ１＝ＶＳ＋Ｉｒｅｆ１×Ｍ３／Ｍ２×Ｒ１が常に正となるよう、ＶＳは、一定の値Ｉｒｅｆ１×Ｍ３／Ｍ２×Ｒ１だけシフトされる。高電圧側の電流基準および電流ミラーが、低電圧側の対向部分に一致する場合、すなわち、Ｉｒｅｆ１＝Ｉｒｅｆ２、Ｍ３／Ｍ２＝Ｍ７／Ｍ６かつＭ５／Ｍ４＝Ｍ９／Ｍ８となるとき、Ｖ３＝Ｖ１およびＶ４は、極めて小さい値である、ＮＭＯＳ  Ｍ１のＶＤＳＯＮだけＶ３から異なる。しかし、上記関係は、Ｖ１が正のＶ１である間にしか成立しないと理解するべきである。Ｖ１が負となると、Ｖ３はＶ１に従わず、その代わり、Ｖ２が低下し、Ｍ５がピンチオフ状態となり、Ｍ１のボディダイオードがターンオンし、Ｍ１が破壊的にラッチアップすることを防止する。
【００２４】
この最終結果は、次のとおりとなる。
Ｖ４（Ｖｓｅｎｓｅ）＝ＶＳ＋Ｉｒｅｆ１×Ｍ３／Ｍ２×Ｒ１−ＶＤＳＯＮ，Ｍ１〜ＶＳ＋Ｉｒｅｆ１×Ｍ３／Ｍ２×Ｒ１
【００２５】
ＶＳは、低電圧側スイッチのＲＤＳＯＮと低電圧側スイッチの電流との積に等しいので、後者の電流は図示された回路により容易に誘導できる。
【００２６】
図３は、上記概念の実際の使用を示している。ここで、低電圧側遅延回路５２、プリドライバー回路５４、および出力ドライバー５６（これら３つの回路は任意の適当なタイプまたは所望するタイプでよい）を介して、低電圧側ロジック入力ＬＩＮが接続されており、低電圧側ＭＯＳＦＥＴスイッチＭＬＳ（図１参照）のためのゲートドライブ信号Ｌｏを発生している。この低電圧側遅延回路は、高電圧側スイッチＭＲＳのターンオフと低電圧側スイッチＭＬＳのターンオンとの間に、適当なデッドタイムを設けるために使用されている。
【００２７】
外部ノイズから保護すると共に、図４内のＶ４の波形で示されるような、Ｍ１を通した望ましくないシューティングを防止するためには、低電圧側スイッチＭＬＳがある時間の間オンとなった後だけに電流検出を可能にすることが望ましい。この目的のために、前縁チョッピングフィルタ５８、ＮＡＮＤゲート６０およびインバータ６２を通して、プリドライバー５４の出力を接続し、ＮＭＯＳ  Ｍ１に対するイネーブル信号として低電圧ゲートドライブ信号ＬＯの遅延されたバージョンの信号を発生するようになっている（図２参照）。低電圧側ロジック入力信号ＬＩＮの遅延されていないバージョンの信号により、ＮＡＮＤゲート６０への第２入力が提供される。
【００２８】
過電流検出機能を実行するためにＶ４検出信号も使用される。この目的のために、Ｖ４信号は、それぞれコンパレータ６６の直接入力およびコンパレータ７２の反転入力に結合される。コンパレータ６６および７２のための第２入力は、プラス基準信号＋ＶＲ１およびマイナス基準信号−ＶＲ１によってそれぞれ発生され、これらの信号は、正の過電流スレッショルドおよび負の過電流スレッショルドを示す。インバータ６０の出力は、ＮＯＲゲート７０への入力として、前縁チョッピングフィルタ６８を通して接続されており、このＮＯＲゲートの第２入力は、インバータ７２によって直接発生される。
【００２９】
ゲート７０の出力は、ＮＯＲゲート６４への入力として、ＮＡＮＤゲート６０の出力と共に入力として供給される。
【００３０】
ＮＯＲゲート６４の出力は、過電流表示信号を発生する。
【００３１】
正確な電流（ＶＳ）検出のためには、Ｎ１およびＮ５のＶＤＳＯＮを無視できるように、Ｎ１内の電流Ｉ１は十分小さい値でなければならない（図５参照）。このことと、過渡現象をＶ４に制限するのに電流を十分大きくするという条件との間で、バランスをとる。これら過渡現象は、Ｍ１のゲートからの容量結合によって生じるものであり、Ｍ１がオンになったときのＶ４の疑似ピークとして見ることができる（図４）。これら過渡現象は、Ｖ１の後でローパスフィルタを使用するか、またはＶ４が過電流スレッショルド電圧と比較された後に前縁チョッピングフィルタを設けることによって抑制できる。電流Ｉ１がより大きくなると、Ｖ４で寄生容量がより迅速に充電されるので、より高速のフィルタを使用し、応答時間を改善できる。
【００３２】
後で理解できるように、より大きい負電流を検出すためには、ＶＳ＋Ｉｒｅｆ１×Ｍ３／Ｍ２×Ｒ１が常に正となることを保証するよう、Ｉｒｅｆ１とＲ１とを適正に選択しなければならない。更にすべての条件下で、確実に電流を検出できるようにするには、Ｉｒｅｆ１およびＩ１が、電源または温度の変動によって実質的に影響されないように選択しなければならない。更に、Ｍ１のソースおよびドレインにおける大きい電圧の過渡現象を制限するために、ツェナーダイオードＺＤ１およびＺＤ２を使用することにより、回路のロバストネスを改善できる。
【００３３】
本発明の特定の実施例を参照し、本発明について説明したが、当業者には、上記以外の多くの変形例および変更例、ならびにその他の用途が明らかであると思う。従って、本発明は、本明細書の特定の開示によって制限されるものではなく、特許請求の範囲のみによって定められるものである。
【００３４】
関連出願とのクロスレファレンス
本願は、２００４年６月２日に出願された米国仮特許出願第60/576,829号に基づく出願であって、この出願に基づく優先権を主張するものであり、この特許出願の全内容を、本願で参考例として援用する。
【００３５】
本願は、「高電圧オフセット検出回路およびその方法」を発明の名称とし、デイナ・ウィルヘルムを発明者として、２００４年３月２３日に出願された米国特許出願第10/806,688号にも関係するものであり、この米国特許出願の全内容を、本願で参考例として援用する。
【図面の簡単な説明】
【００３６】
【図１】本発明を実施できる簡略化されたハーフブリッジ回路の図である。
【図２】本発明に係わる新しい電流検出回路の略図である。
【図３】双方向過電流センサのための信号処理を示すブロック図である。
【図４】図３の回路のための波形図である。
【図５】図１の回路における所定の電圧の間の関係を示す。
【符号の説明】
【００３７】
１４    共通ノード
１８    ＩＣ
３０    回路
３２    高電圧側ウェル
５２    低電圧側遅延回路
５４    プリドライバー
５６    出力ドライバー
５８    前縁チョッピングフィルタ
６０    ＮＡＮＤゲート
６２    インバータ
６６、７２    コンパレータ
７０    ゲート
７２    インバータ
【図１】
2008512976.tif 000003
【図２】
2008512976.tif 000004
【図３】
2008512976.tif 000005
【図４】
2008512976.tif 000006
【図５】
2008512976.tif 000007
【手続補正書】
【提出日】平成19年2月1日(2007.2.1)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008512976.tif 000008
【図２】
2008512976.tif 000009
【図３】
2008512976.tif 000010
【図４】
2008512976.tif 000011
【図５】
2008512976.tif 000012