(57)【要約】      （修正有）【課題】小型でかつ最大電流を大きくできる電界効果トランジスタを提供する。【解決手段】複数の単位素子を備えた電界効果トランジスタであって、単位素子にそれぞれ対応して設けられた複数のドレイン電極１３と、単位素子にそれぞれ対応しドレイン電極１３の周りにそれぞれ設けられたゲート電極１２と、ゲート電極１２の外側に設けられたソース電極１１と、複数の単位素子間にわたって設けられ、ソース電極１１上に開口部を有する絶縁膜とを半導体層の一表面である第１表面に有し、ソース電極は、第１表面上において複数の単位素子間にわたって電気的に接続され、かつ隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、他の部分に比較して幅が狭くなっている狭小部を有し、開口部は狭小部の両側の他の部分に設けられて、絶縁膜上に開口部を介してソース電極に接続された配線が狭小部と並列に設けられている。【選択図】図１
2015008280.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位素子を備えた電界効果トランジスタであって、
前記単位素子にそれぞれ対応して設けられた複数のドレイン電極と、
前記単位素子にそれぞれ対応し前記ドレイン電極の周りにそれぞれ設けられたゲート電極と、
該ゲート電極の外側に設けられたソース電極と、
前記複数の単位素子間にわたって設けられ、前記ソース電極上に開口部を有する絶縁膜と、
を半導体層の一表面である第１表面に有し、
前記ソース電極は、前記第１表面上において複数の単位素子間にわたって電気的に接続され、かつ隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、他の部分に比較して幅が狭くなっている狭小部を有し、
前記開口部は前記狭小部の両側の前記他の部分に設けられて、前記絶縁膜上に前記開口部を介して前記ソース電極に接続された配線が前記狭小部と並列に設けられている電界効果トランジスタ。
【請求項２】
前記狭小部と前記他の部分とは交互に設けられており、前記他の部分にそれぞれ前記開口部が設けられ、前記配線は前記開口部においてそれぞれソース電極に接続されている請求項１記載の電界効果トランジスタ。
【請求項３】
前記ソース電極は、各単位素子に設けられた前記ゲート電極との間隔が一定になるように設けられている請求項１に記載の電界効果トランジスタ。
【請求項４】
前記複数のドレイン電極は、その中心が三角格子の格子点に一致するように配置されており、隣り合う格子点間を結ぶ直線上におけるソース電極の幅が他の部分に比較して狭くなっている請求項１〜３のうちのいずれか１つに記載の電界効果トランジスタ。
【請求項５】
前記複数のドレイン電極は、その中心が正方格子の格子点に一致するように配置されており、隣り合う格子点間を結ぶ直線上におけるソース電極の幅が他の部分に比較して狭くなっている請求項１〜３のうちのいずれか１つに記載の電界効果トランジスタ。
【請求項６】
前記三角または正方格子の一方向に配列された格子点を結ぶ直線上に、隣り合う単位素子間のゲート電極を接続するゲート接続部が設けられており、そのゲート接続部を間において前記ソース電極が分離されている請求項４又は５に記載の電界効果トランジスタ。
【請求項７】
前記ドレイン電極は円形であり、前記ゲート電極は円環形状である請求項１〜６のうちのいずれか１つに記載の電界効果トランジスタ。
【請求項８】
前記ドレイン電極は六角形であり、前記ゲート電極は六角形の環形状である請求項１〜６のうちのいずれか１つに記載の電界効果トランジスタ。
【請求項９】
前記ドレイン電極は四角形であり、前記ゲート電極は略四角形の環形状である請求項１〜６のうちのいずれか１つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタは、ソース電極、ドレイン電極、ゲート電極を含んで構成されるが、ソース電極、ドレイン電極、ゲート電極の電極構造が大きい最大電流と低いオン抵抗を得るために重要な要素となる。この電極構造として、特許文献１には、フィンガー状の電極構造（特許文献１の図１）とゲート電極をメッシュ状にした電極構造（特許文献１の図２Ｂ等）が開示されている。また、特許文献２には、ドレイン電極を島状に配置した電極構造が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２００４０号公報
【特許文献２】特開２００７−０４８８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、小型でかつ最大電流を大きくできる電界効果トランジスタが求められており、従来の電極構造では十分対応できないという問題があった。
【０００５】
そこで、本発明は、小型でかつ最大電流を大きくできる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
以上の目的を達成するために、本発明に係る電界効果トランジスタは、
複数の単位素子を備えた電界効果トランジスタであって、
前記単位素子にそれぞれ対応して設けられた複数のドレイン電極と、
前記単位素子にそれぞれ対応し前記ドレイン電極の周りにそれぞれ設けられたゲート電極と、
該ゲート電極の外側に設けられたソース電極と、
前記複数の単位素子間にわたって設けられ、前記ソース電極上に開口部を有する絶縁膜と、
を半導体層の一表面である第１表面に有し、
前記ソース電極は、前記第１表面上において複数の単位素子間にわたって電気的に接続され、かつ隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、他の部分に比較して幅が狭くなっている狭小部を有し、
前記開口部は前記狭小部の両側の前記他の部分に設けられて、前記絶縁膜上に前記開口部を介して前記ソース電極に接続された配線が前記狭小部と並列に設けられている。
【発明の効果】
【０００７】
以上のように構成された本発明に係る電界効果トランジスタによれば、単位面積あたりのチャネル面積を大きくすることができ、小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る実施形態１の電界効果トランジスタの電極構成を示す平面図である。
【図２】実施形態１の電界効果トランジスタの断面図である（図１のＡ−Ａ’線についての断面図）。
【図３】実施形態１に係る電界効果トランジスタにおいて、半導体層の第１表面上に形成された絶縁膜６０の構成を示す平面図である。
【図４】実施形態１に係る電界効果トランジスタにおいて、絶縁膜６０の上に形成されたソース配線７０の構成を示す平面図である。
【図５】本発明に係る実施形態２の電界効果トランジスタの電極構成を示す平面図である。
【図６】本発明に係る実施形態３の電界効果トランジスタの電極構成を示す平面図である。
【図７Ａ】本発明に係る実施形態４の電界効果トランジスタの電極構成を示す平面図である。
【図７Ｂ】図７Ａの一部を拡大して、１つの単位素子のゲートドレイン電極形成領域４０を示す平面図である。
【図８Ａ】本発明に係る実施形態５の電界効果トランジスタにおける半導体層第１表面上の電極構成を示す平面図である。
【図８Ｂ】実施形態５の電界効果トランジスタにおいて、第１表面上に形成されたソース電極が絶縁膜上に形成されたソース配線構造を示す平面図である。
【図８Ｃ】実施形態５の変形例に係る電界効果トランジスタにおいて、第１表面上に形成されたソース電極が絶縁膜上に形成されたソース配線構造を示す平面図である。
【図９Ａ】本発明に係る実施例１の電界効果トランジスタの電極構成を示す図面代用写真である。
【図９Ｂ】実施例１の電界効果トランジスタにおける単位素子配列を示す図面代用写真である。
【図９Ｃ】実施例１と比較するために作製した比較例の電極構成を示す図面代用写真である。
【図９Ｄ】実施例１の電界効果トランジスタと比較例の電界効果トランジスタのオン抵抗と最大電流を示すグラフである。
【図１０】ドレイン電極が島状に配置された電極構造を有する従来例の電界効果トランジスタの一例を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら本発明に係る実施形態の電界効果トランジスタについて説明する。
本発明に係る電極構造は、電界効果トランジスタに適用されて小型でかつ最大電流が大きい電界効果トランジスタの提供を可能にするものである。
以下、実施形態の電極構造について説明する。
【００１０】
実施形態１．
図１は、本発明に係る実施形態１の電界効果トランジスタの電極構成を示す平面図である。図２は、実施形態１の電界効果トランジスタの断面図であり、図１のＡ−Ａ’線についての断面を示している。実施形態１の電界効果トランジスタは、本発明に係る電極構造をＧａＮ系ＨＥＭＴに適用した例を示しており、実施形態１の電界効果トランジスタにより、小型でかつ最大電流が大きいＧａＮ系ＨＥＭＴの提供を可能にするものである。このＧａＮ系ＨＥＭＴは、例えば、基板１と、基板１上に形成されたアンドープＧａＮ層２、アンドープＧａＮ層２の上に形成されたアンドープＡｌＧａＮ層３とを含み、アンドープＡｌＧａＮ層の表面に本発明に係る電極構造が形成される。尚、ＧａＮ系ＨＥＭＴは、典型的には、アンドープＧａＮ層とアンドープＡｌＧａＮ層の界面近傍に形成される２次元電子ガス層（チャネル）を利用するものである。
【００１１】
実施形態１の電界効果トランジスタは、それぞれドレイン電極１３と、そのドレイン電極１３の周りにそれぞれ設けられたゲート電極１２と、該ゲート電極１２の外側に設けられたソース電極１１の一部を含んで構成される複数の単位素子を含む。実施形態１の電界効果トランジスタにおいて、ドレイン電極１３とゲート電極１２とソース電極１１は、半導体層の一つの表面（第１表面）に形成される。また、半導体層の第１表面において、ドレイン電極１３とゲート電極１２は単位素子ごとに設けられており、ソース電極１１は各単位素子のゲート電極１２の外側に設けられることにより複数の単位素子に共有されそれぞれの単位素子においてソース電極としての役割を果たす。ここで、第１表面において、ドレイン電極１３とゲート電極１２とが単位素子ごとに設けられているとは、機能的にみてどの単位素子に属し、どの単位素子のドレイン電極またはゲート電極としての機能を果たしているか区別して把握できることをいい、異なる単位素子に属するゲート電極１２間またはドレイン電極１３間が第１表面上または第１表面上に形成される絶縁層の表面で電気的に繋がっていてもよいし、例えば、半導体層に設けられる貫通孔などを介して電気的に繋がっていてもよい。すなわち、実施形態１では、円形のドレイン電極１３は第１表面上でそれぞれ独立して設けられており、それぞれ各単位素子においてドレイン電極としての役割を果たしているが、例えば、第１表面以外の部分で電気的に繋がっていてもよい。また、ゲート電極１２は、第１表面においてゲート電極接続部１２cを介して繋がっているが、ゲート電極接続部１２cを除く円環状のゲート電極１２ｍがそれぞれ各単位素子においてゲート電極としての役割を果たしており、円環状のゲート電極１２ｍは複数の単位素子によって共有されるものではない。
これに対して、ソース電極１１は、隣り合う複数の単位素子のゲート電極１２に囲まれた領域がその複数の単位素子の共通のソース電極として機能する。
【００１２】
以下、実施形態１の電界効果トランジスタにおける電極構成をより具体的に説明する。
実施形態１の電界効果トランジスタにおいて、複数の単位素子は各単位素子の中心が三角格子（一辺Ｓ１が他の２辺Ｓ２よりわずかに小さい二等辺三角形の格子）の格子点に一致するように配置されており、各単位素子は、各格子点を中心とした略六角形の領域（単位素子領域）に形成される。すなわち、各単位素子領域において、各格子点を中心とする円形のドレイン電極１３が形成され、ドレイン電極１３の外周から所定の間隔を隔てて円環状のゲート電極１２ｍが形成される。そして、ソース電極１１はゲート電極１２の外側の領域にゲート電極１２から所定の間隔を隔てて形成される。以下の説明において、各単位素子領域におけるソース電極１１の内側の円形の領域をゲートドレイン電極形成領域１０という。ここで、ゲートドレイン電極形成領域１０の大きさ（半径）は、三角格子の辺Ｓ２上では、隣り合うゲートドレイン電極形成領域１０が所定の間隔になり、辺Ｓ１上では隣り合うゲートドレイン電極形成領域が一部重なるように設定する。
【００１３】
以上のように、ゲートドレイン電極形成領域１０を除いた領域に形成されるソース電極１１は、複数の略半円形状ｃ１を各円弧の中央部が１つの直線Ｌ１に接するように配置してつなぎ合わせた形状の第１外周Ｃｏ１と、それぞれ略半円形状ｃ１と同一半径の複数の略半円形状ｃ２を各円弧の中央部が、直線Ｌ１と一致またはほぼ一致する直線Ｌ２に接するようにつなぎ合わせた形状の第２外周Ｃｏ２とによって挟まれた形状になる。また、隣接する単位素子間において、三角格子の辺Ｓ１方向に隣り合う円環状のゲート電極１２ｍ間は第１表面上で接続されている。
【００１４】
以上のように形成されたソース電極１１は、第１表面上において複数の単位素子間にわたって電気的に接続され、かつ、隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、ソース電極１１の幅が他の部分に比較して狭くなっている部分を有している。本実施形態１では、例えば、隣り合う単位素子に属する離間したゲート電極１２間を最短で結ぶ直線上において、ソース電極１１の幅が他の部分に比較して狭くなっている。これにより、ゲート電極１２を配置する際にソース電極１１の形状による制約を少なくすることができ、より多くの単位素子を形成するように電極構成を最適化できる。
【００１５】
また、本実施形態１の電界効果トランジスタにおいて、上述のように複数のドレイン電極１３は、その中心が三角格子の格子点に一致するように配置されており、隣り合う格子点間を結ぶ直線上におけるソース電極１１の幅が他の部分に比較して狭くなっている。このように、ソース電極１１の細くする部分を一部に制限することによりソース電極１１の抵抗の増加を抑制しつつ、ソース電極１１が第１表面上で占める面積を小さくでき、より多くの単位素子を形成するように電極構成を最適化できる。
【００１６】
したがって、実施形態１に係る電界効果トランジスタの電極構造によれば、ソース電極の配線抵抗を低く維持したままチャネル面積を最大化することが可能であり、小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。配線抵抗の増加抑制については以下で詳述する。
【００１７】
以上の実施形態１に係る電界効果トランジスタの電極構造では、例えば、ソース電極１１の細くなった部分と並列に電流経路を設けるようにすることが好ましく、これによりソース電極の配線抵抗を低くできる。例えば、半導体層の第１表面の上に絶縁膜を形成して、例えば、図１に示すＰ１点とＰ２点を繋ぐソース配線（ソース配線）を絶縁膜上に形成する。このように、最小幅の部分（最小幅部）と並列に電流路を形成すると配線抵抗の増加が抑えられる。また、ソース電極１１の最小幅を小さくしても、幅の大きなソース配線を設けることで配線抵抗の増加がより効果的に抑えられる。したがって、実施形態１に係る電界効果トランジスタの電極構造において、ソース電極１１の細くなった部分と並列に電流経路を設けるようにすると、ソース電極１１が占める面積をより小さくでき、チャネル面積をさらに大きくできる。尚、図１において、１つの最小幅部の両側だけにＰ１点とＰ２点を描いているが、実際には全ての最小幅部と並列にソース配線による電流路が形成されている。
【００１８】
また、絶縁膜上のソース配線によりＰ１点とＰ２点間を接続した電極構造では、第１表面上におけるソース電極１１の接続部（最小幅部）を、ソース配線による電流路のバックアップ経路として機能させてソース電極１１間の良好な通電を確保することができる。すなわち、複数の単位素子に対してソース電極を第１表面上において互いに分離して形成した場合には、通常、ソース配線のみでソース電極間を接続することになる。この場合、一部のソース電極とソース配線との間の接触抵抗（接続抵抗）が接触不良などにより高くなったときには、一部のソース電極には電流が流れにくくなる。しかしながら、本発明のように、ソース電極１１を第１表面上において複数の単位素子間にわたって電気的に接続しておけば、一部のソース電極とソース配線との間の接触抵抗が高くなった場合には第１表面上におけるソース電極１１の接続部がバックアップ経路として機能して、接続部を介してソース電極への良好な通電を確保することができる。ここで、この実施形態１では、隣り合う格子点を結ぶ直線上の部分を接続部という。
【００１９】
また、ソース電極１１は、各単位素子に設けられたゲート電極１２との間隔が一定になるように形成されるので、ソース電極１１の形状は、隣接するゲート電極の配置に基づいて決定される。その結果、ソース電極１１の形状は、幅が一定ではなく、ゲート電極の配置に基づいて場所によって異なる幅を有する形状となり、ソース電極１１は、他の部分に比較して幅の狭い領域（狭小部）を有している。例えば、この実施形態１では、図１に示すように、幅が狭くなった領域（狭小部）と幅が広くなった領域（前記他の部分）が交互に配置された形状になる。このように、ソース電極１１が、幅の広い領域と幅の狭い領域が交互に配置された形状に形成されているような場合には、幅の広い領域にそれぞれソース配線との接触部を形成することが好ましく、これにより、ソース配線とソース電極１１間において電気的に安定した接触を確保でき、かつ接触抵抗を低くできる。ここで、本実施形態１における狭小部は、接続部とその近傍を含む領域をいう。
【００２０】
図１に示すソース電極１１の構造では、単位素子の数が増加するほど抵抗が高い幅の狭い領域が増加し、全体としての抵抗が増加する傾向にある。しかしながら、本実施形態の構造において、ソース電極１１の細くなった部分と並列に電流経路を設けるようにすることでソース電極１１の抵抗を低くでき、ソース電極１１の抵抗を増加させることなく、単位素子の数を増やすことができる。すなわち、ソース電極１１の細くなった部分と並列に電流経路を設けるようにすると、ソース電極１１の最小幅部の幅を、例えば、１０μｍ以下とすることができ、それにより単位素子間の間隔を狭くできるので、単位素子の数を多くすることができる。尚、ソース電極１１の最小幅部の幅は、０．１μｍ以上とすることが好ましい。
また、本実施形態の構造において、ソース電極１１の細くなった部分（狭小部）と並列に電流経路を設けるようにすることで、第１表面に互いに分離されたソース電極を点在させて形成する場合に比較して、低抵抗なソース電極とできる。
以下、ソース配線の具体的な形態例を図３及び図４を参照しながら説明する。
【００２１】
実施形態１に係る電界効果トランジスタにおいて、絶縁膜６０は、図３に示すように、ソース電極１１の幅の広い領域上に開口部６１を有し、開口部６１が形成された部分を除いて、ソース電極１１、ドレイン電極１３、ゲート電極１２及び半導体層を覆っている。これにより、開口部６１の内側にソース電極１１の表面が露出される。ソース電極１１の幅の広い領域上に開口部６１を形成することにより、ソース電極１１が露出される範囲を比較的大きくでき、ソース配線７０とソース電極１１との接触抵抗を低くするために必要とされる接触面積の確保が容易になる。
【００２２】
ソース配線７０は、各開口部６１においてそれぞれソース電極１１に接続され、隣接する開口部６１に露出したソース電極間をそれぞれ電気的に導通させるように形成される。本実施形態１では、ソース配線７０は、ゲート電極１２ｍの内側のドレイン電極１３の上方を除いた領域全体に一体的に形成される。
ここで、本実施形態１において、ソース配線７０を形成しない範囲は、例えば、ドレイン電極１３の直上の領域を含むように設定され、好ましくは、図４に示すように、ゲート電極１２ｍの内側において、円形のドレイン電極１３と中心を同じくする同心円であってドレイン電極１３の半径より大きい半径の円により設定する。このようにすると、ソース配線７０を覆う第２絶縁膜を形成して、その第２絶縁膜上にドレイン電極１３間を接続するドレイン配線を形成することが可能になる。例えば、絶縁膜６０及び第２絶縁膜を貫通し、ドレイン電極１３を露出させる開口部を形成し、その開口部を介して露出させたドレイン電極１３間を接続するドレイン配線を第２絶縁膜上に形成する。このようにすると、半導体層の第１表面上にソース電極１１間を接続するソース配線を形成する必要がないだけではなく、半導体層の第１表面上にドレイン電極１３間を接続するドレイン配線を接続する必要がないので、第１表面上により多くの単位素子を形成することが可能になる。
【００２３】
また、本実施形態１の電界効果トランジスタの電極構造では、円環状のゲート電極１２ｍの外周とゲートドレイン電極形成領域１０の内周とが相似であり、円環状のゲート電極１２ｍの内周とドレイン電極１３の外周とは相似の形状であることで、電極間の距離をいずれの位置においても一定とすることができ、円環状のゲート電極１２ｍの内外周に沿って幅の広いチャネルを形成することができる。
【００２４】
なお、本実施形態及び他の実施形態において、ソース電極とドレイン電極を入れ替えることもできるが、耐圧向上の点からは、図１に示すようにゲート電極の内側をドレイン電極とし、ゲート電極とドレイン電極との距離をゲート電極とソース電極との距離よりも大きくすることが好ましい。例えばゲート電極とドレイン電極との距離は、１〜５０μｍとすることができ、５〜２０μｍとすることがさらに好ましい。
【００２５】
実施形態２．
図５は、本発明に係る実施形態２の電界効果トランジスタの電極構成を示す平面図である。
実施形態２の電界効果トランジスタは、単位素子の配置（配列）及びソース電極２１の形状が異なっている以外は、基本的には実施形態１と同様に構成される。
すなわち、実施形態２の電界効果トランジスタは、複数の単位素子を含んでいる点では実施形態１と同様であるが、その複数の単位素子をそれぞれの中心が正方格子の格子点に一致するように配置している点が実施形態１とは異なる。
また、隣り合うゲートドレイン電極形成領域２０が所定の間隔だけ離れて配置されてゲートドレイン電極形成領域２０がそれぞれソース電極２１によって分離されている。
以上の相違により、ソース電極２１は、４つのゲートドレイン電極形成領域２０によって囲まれた４つの単位素子が共有する共有領域（それぞれ半径Ｒの１／４の４つの円弧が接続部を介してつないだ形状）が接続部（この実施形態２では、隣り合う格子点を結ぶ直線上の部分を接続部という。）を介して繋がった形状としている。
ゲート電極２２の円環状の部分及びドレイン電極２３の形状及び配置は実施形態１と同様であるが、隣接する単位素子のゲート電極２２は第１表面上で分離されており、特定の方向に隣接する単位素子のゲート電極１２間が接続されている実施形態１とは異なる。
【００２６】
以上のように構成された実施形態２に係る電界効果トランジスタの電極構造によっても、ソース電極２１は、第１表面上において複数の単位素子間にわたって電気的に接続され、かつ、隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、ソース電極２１の幅が他の部分に比較して狭くなっている部分（狭小部）を有している。これにより、ゲート電極２２を配置する際にソース電極２１の形状による制約を少なくすることができ、より多くの単位素子を形成するように電極構成を最適化できる。
【００２７】
また、本実施形態２の電界効果トランジスタにおいて、上述のように複数のドレイン電極２３は、その中心が正方格子の格子点に一致するように配置されており、隣り合う格子点間を結ぶ直線上におけるソース電極２１の幅が他の部分に比較して狭くなっている。このように、ソース電極２１の細くする部分を一部に制限することによりソース電極２１の抵抗の増加を抑制しつつ、ソース電極２１が第１表面上で占める面積を小さくでき、より多くの単位素子を形成するように電極構成を最適化できる。
【００２８】
したがって、実施形態２に係る電界効果トランジスタの電極構造によっても、ソース電極の配線抵抗を低く維持したままチャネル面積を最大化することが可能であり、小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。
【００２９】
以上の実施形態２に係る電界効果トランジスタの電極構造においても、例えば、ソース電極２１の細くなった部分と並列にソース配線による電流経路を設けるようにすることで、配線抵抗を低くできる。この場合、第１表面上におけるソース電極２１の接続部を、ソース配線による電流路のバックアップ経路として機能させてソース電極１１への良好な通電を確保することができる。
また、この実施形態２では、実施形態１と同様、ソース電極２１は、図５に示すように、幅が狭くなった領域（狭小部）と幅が広くなった領域（前記他の部分）が交互に配置された形状になる。このように、ソース電極２１が、幅の広い領域と幅の狭い領域が交互に配置された形状に形成されているような場合には、幅の広い領域にそれぞれソース配線との接触部を形成することが好ましく、これにより、ソース配線とソース電極２１間において電気的に安定した接触を確保でき、かつ接触抵抗を低くできる。ここで、本実施形態２における狭小部は、実施形態１と同様、接続部とその近傍を含む領域をいう。
【００３０】
また、本実施形態２の電界効果トランジスタの電極構造では、ゲート電極２２の外周と
ゲートドレイン電極形成領域２０の内周とが相似であり、ゲート電極２２の内周とドレイン電極２３の外周とは相似の形状であることで、電極間の距離をいずれの位置においても一定とすることができ、ゲート電極２２の内外周に沿って幅の広いチャネルを形成することができる。なお、ゲート電極２２間またはドレイン電極２３間が第１表面上または第１表面上に形成される絶縁層の表面で電気的に繋がっていてもよい点は実施形態１と同じであり、以降の実施形態でも同様である。
【００３１】
実施形態３．
図６は、本発明に係る実施形態３の電界効果トランジスタの電極構成を示す平面図である。
実施形態３の電界効果トランジスタは、複数の単位素子をそれぞれの中心が正三角格子の格子点に一致するように配置して構成しており、単位素子はそれぞれ、正六角形の角が面取りされた十二角形のゲートドレイン電極形成領域３０に形成された六角形のゲート電極３２及びドレイン電極３３と、ゲート電極３２の外側に位置するソース電極３１により構成される。実施形態３では、ゲートドレイン電極形成領域３０がその面取りされたことにより形成された１つの辺が隣接間で互いに平行に近接するように、十二角形の大きさを設定する。そして、ゲートドレイン電極形成領域３０を除いた領域にソース電極３１が形成される。以上のように構成される実施形態３の電界効果トランジスタにおいて、ソース電極３１は、複数の三角形の共有領域が接続部を介して接続されて形状になっている。すなわち、ソース電極３１は、３つのゲートドレイン電極形成領域３０によって囲まれて３つの単位素子が共有する共有領域３１ｍが接続部３１ｃ（この実施形態では、隣り合う格子点を結ぶ直線上の他の領域より幅の狭い部分である狭小部を接続部という。）を介して繋がった形状に形成される。ゲート電極３２は、ゲートドレイン電極形成領域３０の内側にゲートドレイン電極形成領域３０の外周から所定の距離だけ隔てた位置に六角形（正六角形）の環形状に形成されており、ドレイン電極３３は、ゲート電極３２の内側にゲート電極３２から所定の距離だけ隔てた位置に六角形（正六角形）に形成する。尚、ゲート電極３２とドレイン電極３３は、第１表面上では隣り合う単位素子間で分離して形成されているが、例えば、半導体層の表面に形成された絶縁膜上に形成されたソース配線を介して接続されていてもよい。
【００３２】
以上のように構成された実施形態３に係る電界効果トランジスタの電極構造によっても、ソース電極３１は、第１表面上において複数の単位素子間にわたって電気的に接続され、かつ、隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、ソース電極３１の幅が他の部分に比較して狭くなっている部分（狭小部）を有している。これにより、ゲート電極３２を配置する際にソース電極３１の形状による制約を少なくすることができ、より多くの単位素子を形成するように電極構成を最適化できる。ここで、本明細書において、間隔が一定とは、間隔が完全に一定であることを意味するものではなく間隔が略一定である場合も含む。したがって、間隔が一定というときには、この実施形態３のようにゲートドレイン電極形成領域３０の面取りされたことにより形成された１つの辺とゲート電極３２間のように一部が狭くなっている場合も含む。
【００３３】
したがって、実施形態３に係る電界効果トランジスタの電極構造によって、ソース電極の配線抵抗を低く維持したままチャネル面積を最大化することが可能であり、小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。
【００３４】
以上の実施形態３に係る電界効果トランジスタの電極構造において、例えば、ソース電極３１の接続部３１ｃと並列に、例えば、絶縁膜に形成されたソース配線を介して電流経路を設けるようにすることにより、ソース電極側の配線抵抗を低くできる。
この場合、第１表面上におけるソース電極３１の接続部３１ｃを、ソース配線による電流路のバックアップ経路として機能させてソース電極３１間の良好な通電を確保することができる。
また、この実施形態３において、幅の広い領域である共有領域３１ｍにそれぞれソース配線との接触部を形成することが好ましく、これにより、ソース配線とソース電極３１間において電気的に安定した接触を確保でき、かつ接触抵抗を低くできる。
【００３５】
実施形態４．
図７Ａは、本発明に係る実施形態４の電界効果トランジスタの電極構成を示す平面図であり、図７Ｂは、図７Ａの一部を拡大して、１つの単位素子のゲートドレイン電極形成領域４０を示している。
実施形態４の電界効果トランジスタでは、複数の単位素子をそれぞれの中心が正方格子の格子点に一致するように配置している。実施形態４の単位素子に対応して設けられるゲートドレイン電極形成領域４０は正方形の角が面取りされた八角形であり、面取りをしない状態の正方形を仮想したときに、その一辺の長さは、ゲートドレイン電極形成領域４０の中心が正方格子の格子点に一致するように配置したときに、隣接するゲートドレイン電極形成領域における仮想正方形の角の一部が重なるように設定する。すなわち、実施形態４の電界効果トランジスタにおいて、ゲートドレイン電極形成領域４０の仮想正方形の４つの角の一部がそれぞれ隣接するゲートドレイン電極形成領域４０の仮想正方形と繋がっている。そして、仮想正方形を面取りした位置にソース電極４１が形成される。ソース電極４１は、ゲートドレイン電極形成領域４０を除いた領域に形成されている。以上のように構成される実施形態４の電界効果トランジスタにおいて、ソース電極４１は、複数の正方形の共有領域４１ｍが接続部４１ｃを介して接続された形状になっている。すなわち、ソース電極４１は、４つのゲートドレイン電極形成領域４０によって囲まれて４つの単位素子が共有する共有領域４１ｍが接続部４１ｃ（この実施形態では、隣り合う格子点を結ぶ直線上の他の領域より幅の狭い部分である狭小部を接続部という。）を介して繋がった形状に形成される。ゲート電極４２は、ゲートドレイン電極形成領域４０の内側にゲートドレイン電極形成領域４０の外周から所定の距離だけ隔てた位置に角を丸めた四角形の環形状に形成されており、ドレイン電極４３は、ゲート電極４２の内側にゲート電極４２から所定の距離だけ隔てた位置に正方形（四角形）に形成する。このように、ゲート電極４２の内周とドレイン電極４３の外周とは実質的に相似形状であることで、電極間の距離をいずれの位置においても略一定とすることができ、好ましい。ゲート電極４２の外周とゲートドレイン電極形成領域４０の内周についても同様に実質的に相似形状である。このように、本実施形態４の電界効果トランジスタの電極構造では、ゲート電極４２の外周とゲートドレイン電極形成領域４０の内周とが実質的に相似形状であり、ゲート電極４２の内周とドレイン電極４３の外周とは実質的に相似形状であることで、電極間の距離をいずれの位置においても一定とすることができ、ゲート電極４２の内外周に沿って幅の広いチャネルを形成することができる。尚、ゲート電極４２とドレイン電極４３は、第１表面上では隣り合う単位素子間で分離して形成されているが、例えば、半導体層の表面に形成された絶縁膜上に形成された配線電極（ソース配線）を介して接続されていてもよい。
【００３６】
以上のように構成された実施形態４に係る電界効果トランジスタの電極構造によっても、ソース電極４１は、第１表面上において複数の単位素子間にわたって電気的に接続され、かつ、隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、ソース電極４１の幅が他の部分に比較して狭くなっている部分を有している。これにより、ゲート電極４２を配置する際にソース電極４１の形状による制約を少なくすることができ、より多くの単位素子を形成するように電極構成を最適化できる。
【００３７】
したがって、実施形態４に係る電界効果トランジスタの電極構造によって、ソース電極の配線抵抗を低く維持したままチャネル面積を最大化することが可能であり、小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。
【００３８】
以上の実施形態４に係る電界効果トランジスタの電極構造において、例えば、ソース電極４１の接続部４１ｃと並列に、例えば、絶縁膜に形成された配線電極を介して電流経路を設けるようにすることにより、ソース電極の配線抵抗を低くできる。
この場合、第１表面上におけるソース電極４１の接続部４１ｃを、ソース配線による電流路のバックアップ経路として機能させてソース電極４１間の良好な通電を確保することができる。
また、この実施形態４において、幅の広い領域である共有領域４１ｍにそれぞれソース配線との接触部を形成することが好ましく、これにより、ソース配線とソース電極３１間において電気的に安定した接触を確保でき、かつ接触抵抗を低くできる。
【００３９】
実施形態５．
図８Ａは、本発明に係る実施形態５の電界効果トランジスタにおける半導体層第１表面上の電極構成を示す平面図である。また、図８Ｂは、実施形態５の電界効果トランジスタにおいて、第１表面上に形成されたソース電極が絶縁膜上に形成されたソース配線構造を示す平面図である。
【００４０】
実施形態５の電界効果トランジスタにおいて、半導体層の第１表面上におけるゲートドレイン電極形成領域５０の設定、半導体層の第１表面上におけるドレイン電極５３の構成は実施形態４と同様である。
すなわち、実施形態５の電界効果トランジスタにおいて、複数の単位素子がそれぞれの中心が正方格子の格子点に一致するように配置され、単位素子に対応して設けられるゲートドレイン電極形成領域５０は正方形の対角線上に位置する一対の角が面取りされた形状であり、ゲートドレイン電極形成領域５０の面取りされていない角がそれぞれ隣接するゲートドレイン電極形成領域５０と重なっている。
そして、ゲートドレイン電極形成領域５０を除いた領域にソース電極５１が形成され、ソース電極５１は、複数の正方形の共有領域５１ｍが、ゲートドレイン電極形成領域５０の面取りされた部分に配置された接続部５１ｃを介して接続された形状になっているが、共有領域５１ｍの一方の対角線方向に配列された複数の共有領域５１ｍが接続部５１ｃによって接続されており、他方の対角線方向に配列された共有領域５１ｍは接続されていない点で実施形態４とは異なっている。
【００４１】
また、ゲート電極５２は、ゲートドレイン電極形成領域４０の外周から所定の距離だけ隔てた内側の位置に略正方形の環形状に形成されている。実施形態５の電界効果トランジスタは、図８Ａに示すように、上記一方の対角線方向に配列された複数のゲート電極５２が隣接するものの間で接続されている点で実施形態４の電界効果トランジスタとは異なっている。ドレイン電極５３は、ゲート電極５２の内側にゲート電極５２から所定の距離だけ隔てた位置に正方形の形状で形成される。尚、ドレイン電極５３は、第１表面上では隣り合う単位素子間で分離して形成されているが、例えば、半導体層の表面に形成された絶
縁膜上に形成された配線電極を介して接続されていてもよい。
この場合、第１表面上におけるソース電極５１ｍの接続部５１ｃを、ソース配線による電流路のバックアップ経路として機能させてソース電極５１ｍ間の良好な通電を確保することができる。
【００４２】
ソース配線５４は、ソース電極５１の配線抵抗を低くするために、半導体層の第１表面とは異なる表面にソース電極５１と並列に接続される。実施形態５において、ソース配線５４は、図８Ｂに示すように、半導体層の第１表面上に形成された絶縁膜５５の表面に格子形状に形成される。ソース配線５４は、格子が交差する接続部（格子形状の格子点に相当する部分）が絶縁膜５５に形成された貫通孔（開口部）５４ｈを介してソース電極５１の共有領域５１ｍの中心部分と接続される。すなわち、貫通孔５４ｈは共有領域５１ｍの中心の直上に形成される。
【００４３】
ソース配線５４は、図８Ｃに示すように、ソース電極５１の配線抵抗をより低くするために、幅を広く形成してもよい。
【００４４】
以上のように構成された実施形態５に係る電界効果トランジスタの電極構造によっても、ソース電極５１は、第１表面上において複数の単位素子間にわたって電気的に接続され、かつ、隣り合う単位素子に属し互いに離間した２つのゲート電極１２間において、ソース電極５１の幅が他の部分に比較して狭くなっている部分を有している。これにより、ゲート電極５２を配置する際にソース電極５１の形状による制約を少なくすることができ、より多くの単位素子を形成するように電極構成を最適化できる。
また、この実施形態５において、幅の広い領域である共有領域５１ｍにそれぞれソース配線５４との接触部が形成されているので、ソース配線５４とソース電極５１間において電気的に安定した接触を確保でき、かつ接触抵抗を低くできる。
【００４５】
したがって、実施形態５に係る電界効果トランジスタの電極構造によって、ソース電極の配線抵抗を低く維持したままチャネル面積を最大化することが可能であり、小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。
また、さらにソース電極の配線抵抗を低くできる。
【００４６】
以上の実施形態１〜５に係る電界効果トランジスタの電極構造では、ソース電極を半導体層の第１表面上において複数の単位素子間にわたって電気的に接続しているので、ゲート電極の周りをほぼ全周にわたって取り囲むことが可能になり、チャネル面積をより大きくすることができ、小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。
【００４７】
すなわち、図１０の比較例に示すように、ソース電極１１１を半導体層の第１表面上において分離すると、矢印ａ１に示す方向には電流が流れるが、ソース電極１１１が分離された矢印ａ２に示す方向には電流が流れないか、流れたとしても電流経路が遠回りとなるため抵抗が高く微小な電流しか流れない。
しかしながら、例えば、図７Ｂに示すようにゲート電極の周りをほぼ全周にわたって取り囲むことにより、矢印にて示すように、全方向において電流を流すことが可能になり、チャネル面積をより大きくすることができ、より小型でかつ最大電流が大きい電界効果トランジスタを提供することができる。
尚、図１０において、符号１１３で示す部分はドレイン電極であり、符号１１２で示す部分はゲート電極である。
【実施例】
【００４８】
実施例１として、図１に示す実施形態１の電極構造を有する電界効果トランジスタを作製した。実施例１の電界効果トランジスタは、ＧａＮ系ＨＥＭＴであり、基板１として、サファイア基板を使用し、その基板１上に、厚さ．０．５μｍの．アンドープＧａＮ層２と、厚さ０．９ｎｍのＡｌＮ層と、厚さ７ｎｍのアンドープＡｌＧａＮ層３と、を順に積層し、詳細以下に示す構造のゲート電極１２、ドレイン電極１３、ソース電極１１を形成して作製した。
作製した電界効果トランジスタの電極構成を図９Ａに示す。
【００４９】
実施例１において、規則的に配置される単位素子の配列を規定する二等辺三角格子は、辺Ｓ１を２５μｍとし、辺Ｓ２を２８μｍとし、ゲートドレイン電極形成領域１０の直径は、円環状のゲート電極１２ｍの内径が２０μｍになるように設定した。
また、各電極間の距離（間隔）は、
ソース電極−ゲート電極間距離：２μm、
ゲート長（ゲート電極の幅）：１μm、
ゲート電極−ドレイン電極間距離：７μm、
とした。
以上のようにして、図９Ｂに示すように、半導体層の第１表面の１ｍｍ角の範囲に、単位素子（ここでは、ドレイン電極１個とその周辺を単位素子１個とする）を１５８０個含む実施例１の電界効果トランジスタを形成した。
尚、単位素子間において、ドレイン電極間は、絶縁膜を介してＡｕめっきにより互いに接続した。ソース電極間も同様に、絶縁膜を介してＡｕめっきで接続した。図９Ｂに示すように、素子領域の外に、各電極と電気的に接続された給電部１４，１５，１６を形成しており、ソース電極の給電部１４、ゲート電極の給電部１５、ドレイン電極の給電部１６のそれぞれにワイヤ等を接続することで、各電極に給電される。
【００５０】
比較例として、半導体層の第１表面の１ｍｍ角の範囲に、図９Ｃに示す従来例の電極構造（櫛形構造）を有する電界効果トランジスタを作製した。
比較例のソース電極１２１、ゲート電極１２２、ドレイン電極１２３は、各電極間の距離（間隔）及びゲート長が実施例１と同じになるようにして櫛形構造とした。ゲート電極の１ｍｍ長さのフィンガーを６６本とし、ソース電極の１ｍｍ長さのフィンガーを３４本とし、ドレイン電極の１ｍｍ長さのフィンガーを３３本とした。尚、比較例の電界効果トランジスタは、ソース電極、ドレイン電極及びゲート電極の間隔を実施例と同様にして、低いオン抵抗と大きい最大電流が最適になるようにソース電極のフィンガー数及びフィンガー長、ドレイン電極のフィンガー数及びフィンガー長を競っていたものである。
【００５１】
以上のように作製した実施例１の電界効果トランジスタは、図９Ｄに示すように、オン抵抗を低くでき、最大電流を大きくできた。
【符号の説明】
【００５２】
１  基板
２  アンドープＧａＮ層
３  アンドープＡｌＧａＮ層
１０，２０，３０，４０，５０  ゲートドレイン電極形成領域
１１，２１，３１，４１，５１  ソース電極
１２，２２，３２，４２，５２  ゲート電極
１３，２３，３３，４３，５３  ドレイン電極
【図１】
2015008280.tif 000003
【図２】
2015008280.tif 000004
【図３】
2015008280.tif 000005
【図４】
2015008280.tif 000006
【図５】
2015008280.tif 000007
【図６】
2015008280.tif 000008
【図７Ａ】
2015008280.tif 000009
【図７Ｂ】
2015008280.tif 000010
【図８Ａ】
2015008280.tif 000011
【図８Ｂ】
2015008280.tif 000012
【図８Ｃ】
2015008280.tif 000013
【図９Ａ】
2015008280.tif 000014
【図９Ｂ】
2015008280.tif 000015
【図９Ｃ】
2015008280.tif 000016
【図９Ｄ】
2015008280.tif 000017
【図１０】
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