(57)【要約】【課題】製造コストを低減し、かつ良品率を向上させることができる半導体装置の製造方法を提供すること。【解決手段】ｎ-半導体ウエハ１の同一主面にｐ+型領域２およびｎ+型領域３を形成するにあたって、まず、第１イオン注入により、ｎ-半導体ウエハ１の裏面全面にｐ+型領域２を形成する。次に、ｎ-半導体ウエハ１の裏面を選択的に覆うレジストマスク２２を形成する。次に、レジストマスク２２をマスクとしてｎ-半導体ウエハ１の裏面にｎ型不純物を第２イオン注入２３し、ｎ-半導体ウエハ１の裏面からｐ+型領域２よりも深い部分にｎ+型領域３を形成する。次に、フッ素（Ｆ）ガスが添加された酸素（Ｏ2）ガス雰囲気にｎ-半導体ウエハ１を曝し、レジストマスク２２を除去するとともに、レジストマスク２２で覆われていないＦＷＤ領域１３におけるｎ-半導体ウエハ１の裏面とｎ+型領域３との間のシリコン部を除去する。【選択図】図２
2015008234.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハの表面にｐ型不純物をイオン注入し、前記半導体ウエハの表面層にｐ型不純物領域を形成する第１イオン注入工程と、
前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面にレジストを塗布する塗布工程と、
前記レジストをパターニングし、前記半導体ウエハを選択的に露出させる露出工程と、
前記レジストの残部をマスクとして前記半導体ウエハにｎ型不純物をイオン注入し、前記半導体ウエハの表面から前記ｐ型不純物領域よりも深い部分にｎ型不純物領域を形成する第２イオン注入工程と、
前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面層の、前記ｎ型不純物領域上の部分を除去して前記ｎ型不純物領域を露出させる除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記除去工程では、前記ｎ型不純物領域の不純物濃度分布のピーク位置が、前記ｎ型不純物領域の露出された表面付近に位置するように除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２イオン注入工程では、前記除去工程により露出される表面付近に、ｎ型不純物濃度分布のピーク位置が位置するように前記ｎ型不純物をイオン注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記除去工程では、前記レジストの残部を除去するとともに、前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面層の、前記ｎ型不純物領域上の部分を除去することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記除去工程では、フッ素を含む酸素ガス雰囲気中において、前記レジストを灰化するとともに、前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面層の、前記ｎ型不純物領域上の部分をエッチングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１イオン注入工程では、第１加速エネルギーでｐ型不純物をイオン注入し、
前記第２イオン注入工程では、前記第１加速エネルギーよりも高い第２加速エネルギーで前記ｎ型不純物をイオン注入することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記第２イオン注入工程では、前記ｎ型不純物のドーズ量が１．０×１０15／ｃｍ2以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＦＷＤ（還流ダイオード）などの縦型半導体装置では、半導体ウエハのおもて面側におもて面素子構造を構成する各半導体領域を形成するのに加えて、半導体ウエハの裏面側にもｐ型領域やｎ型領域を形成するのが一般的である。例えば、同一の半導体チップにＩＧＢＴとＦＷＤとを内蔵して一体化した逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）では、半導体ウエハの裏面側にｐ型領域およびｎ型領域の両領域が形成される。
【０００３】
半導体ウエハの裏面側にｐ型領域およびｎ型領域を形成する方法として、ｐ型領域およびｎ型領域のうち、一方の半導体領域の形成領域に対応する部分をレジストマスクで覆い、当該レジストマスクをマスクとして他方の半導体領域の形成領域に対応する部分に不純物をイオン注入する工程を、レジストマスクで覆う部分およびイオン注入する不純物の導電型を変えて２回繰り返す方法が公知である（以下、第１の従来方法とする）。
【０００４】
具体的には、第１の従来方法では、まず、半導体ウエハの裏面にレジストを塗布して、このレジストをパターニングし、ＦＷＤ領域を覆い、かつＩＧＢＴ領域を露出させた第１レジストマスクを形成する。次に、第１レジストマスクをマスクとして半導体ウエハの裏面にボロン（Ｂ）をイオン注入し、半導体ウエハの裏面のＩＧＢＴ領域にｐ+コレクタ領域となるｐ+型領域を形成する。次に、灰化処理（アッシング）により第１レジストマスクを除去する。次に、半導体ウエハの裏面に再度レジストを塗布する。
【０００５】
次に、レジストをパターニングし、ＩＧＢＴ領域を覆い、かつＦＷＤ領域を露出させた第２レジストマスクを形成する。次に、第２レジストマスクをマスクとして半導体ウエハの裏面にリン（Ｐ）をイオン注入し、半導体ウエハの裏面のＦＷＤ領域にｎ+カソード領域となるｎ+型領域を形成する。次に、灰化処理により第２レジストマスクを除去する。その後、熱処理によりｐ+型領域およびｎ+型領域を活性化させることで、ＩＧＢＴのｐ+コレクタ領域およびＦＷＤのｎ+カソード領域が形成される。
【０００６】
半導体ウエハの裏面側にｐ型領域およびｎ型領域を形成する別の方法として、ｐ型領域およびｎ型領域のうち、一方の半導体領域をイオン注入により半導体ウエハの裏面全面に形成した後、一方の半導体領域の形成領域に対応する部分をレジストマスクで覆い、レジストマスクの開口部に露出する他方の半導体領域の形成領域に対応する部分の導電型をイオン注入により反転させて他方の半導体領域を形成する方法が公知である（以下、第２の従来方法とする）。
【０００７】
図８〜１０は、従来の半導体装置の製造途中の状態を示す断面図である。具体的には、上記第２の従来方法では、まず、ボロンの第１イオン注入１２１により、ｎ-半導体ウエハ１０１の裏面全面にｐ+型領域１０２を形成する（図８）。次に、ｎ-半導体ウエハ１０１の裏面に、ＩＧＢＴ領域１１２を覆い、かつＦＷＤ領域１１３を露出させたレジストマスク１２２を形成する（図９）。次に、レジストマスク１２２をマスクとしてｎ-半導体ウエハ１０１の裏面にリンを第２イオン注入１２３し、ｐ+型領域１０２の一部をｎ型に反転させる。
【０００８】
ｐ+型領域１０２の一部がｎ型に反転されることによって、ｎ-半導体ウエハ１０１の裏面において、ＦＷＤ領域１１３にｎ+カソード領域となるｎ+型領域１０３が形成され、ＩＧＢＴ領域１１２にｐ+コレクタ領域となるｐ+型領域１０２が残る（図１０）。次に、灰化処理によりレジストマスク１２２を除去する。その後、熱処理によりｐ+型領域１０２およびｎ+型領域１０３を活性化させることで、ＩＧＢＴのｐ+コレクタ領域およびＦＷＤのｎ+カソード領域が形成される。
【０００９】
上述した第１，２の従来方法では、一般的に、半導体ウエハの裏面を研削して半導体ウエハの厚さを薄く（薄化）した後に、上述した方法によって半導体ウエハの研削された裏面にｐ型領域およびｎ型領域が形成される。また、レジストマスクの灰化処理は、一般的な灰化処理装置を用いて行われる。レジストマスクの灰化処理に用いる灰化処理装置として、例えば、レジスト灰化処理室と大気部をつなぐ真空予備室に、ウエハ加熱用ランプの加熱によるウエハ温度の昇温手段を設けた装置が提案されている（例えば、下記特許文献１参照。）。
【００１０】
また、半導体ウエハの裏面に形成した凹部にｐ型領域またはｎ型領域を形成する方法が公知であり、このような方法として、次の方法が提案されている。まず、半導体層の下面に、レジストを形成する。この際に、凹部を形成する範囲では、半導体層の下面が露出するようにレジストをパターニングする。次に、下面が露出している範囲の半導体層に、ウェットエッチングによって凹部を形成する。その後に、レジストを除去する。次に、下面の全域にｐ型不純物を注入して下面の全域にｐ+型領域を形成する（例えば、下記特許文献２（第００２１，００２２段落、第３，４図）参照。）。
【００１１】
また、半導体ウエハの裏面に形成した凹部にｐ型領域またはｎ型領域を形成する別の方法として、次の方法が提案されている。半導体基板の下面に、凹部を形成する。凹部の形成には、フッ酸と硝酸の混合液による等方性エッチングや、ＴＭＡＨやＫＯＨなどのアルカリ性溶液による結晶異方性エッチング等のウェットエッチングを用いる。また、フッ素を含むガスによる反応性イオンエッチングや、スパッタエッチング等のドライエッチングを用いる。凹部の形成後に、半導体基板の下面にコレクタ層とカソードコンタクト層とを形成する（例えば、下記特許文献３（第００２２段落）参照。）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２４４２４１号公報
【特許文献２】特開２００９−１２４０４９号公報
【特許文献３】特開２０１０−１７１１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した第１の従来方法では、レジストマスクを形成するためのパターニング回数が２回となるため、製造コストが高くなるという問題がある。また、半導体ウエハの裏面にレジストマスクを形成するためのパターニングは、半導体ウエハの厚さを薄くした後に行う。このため、半導体ウエハの反りが大きくなり、半導体ウエハのおもて面にレジストマスクを形成するためのパターニングを行う場合に比べて、パターニングのアライメント精度が低下する。これにより、レジストマスクの開口幅のばらつきが大きくなり、良品率が低下する虞がある。
【００１４】
また、上述した第２の従来方法では、レジストマスクを形成するためのパターニング回数を１回に減らすことができるが、ｐ+型領域１０２の一部をｎ型に反転させるために、レジストマスク１２２を用いたリンの第２イオン注入１２３を４×１０15／ｃｍ2〜１×１０16／ｃｍ2程度の高いドーズ量で行う必要がある。第２イオン注入１２３のリンのドーズ量が高くなるほど、第２イオン注入１２３の処理時間が長くなるため、イオン注入工程のスループットが低下し、コストアップにつながる。
【００１５】
また、第２イオン注入１２３によりレジストマスク１２２に不純物イオンが衝突するため、不純物イオンの衝突によりレジストマスク１２２が受ける運動エネルギーによってｎ-半導体ウエハ１０１の温度が上昇する。第２イオン注入１２３の処理時間が長くなるほど不純物イオンの衝突によりレジストマスク１２２が受ける運動エネルギーが大きくなるため、ｎ-半導体ウエハ１０１の温度上昇も大きくなる。また、半導体ウエハの放熱性は、半導体ウエハの厚さが薄くなるほど悪くなる。このため、上述したように半導体ウエハを薄化した後にレジストマスクを用いてイオン注入を行う場合、通常の薄化されていない半導体ウエハに同処理を行う場合よりもイオン注入による温度上昇が顕著となり回避することができない。
【００１６】
このため、イオン注入処理中に半導体ウエハの温度が上昇することにより、レジストマスクを構成する有機溶剤成分が揮発してイオン注入装置のチャンバー内にガス（いわゆる脱ガス）が発生し、チャンバー内の真空度が低下する。これにより、イオンビームが散乱して予め設定されたドーズ量でイオン注入することができず、ドーズ量のばらつきが大きくなる虞がある。また、イオン注入装置のチャンバー内の真空度が低下することにより、イオン注入装置によって例えばメンテナンスなど操作員の介入を要求する異常時として処理され、イオン注入処理が中断される虞がある。
【００１７】
また、イオン注入処理中に半導体ウエハの温度が上昇することにより、レジストマスクを構成する有機溶剤成分が突沸して噴出し飛散することで（レジストマスクの発泡）、パーティクルなどの異物が半導体ウエハに付着する虞がある。また、レジストマスクの表面層が高温化して硬化されてなる変質層が形成され、灰化処理ではレジストマスクを完全に除去しきれずにレジスト残渣が生じる虞がある。このため、良品率が低下する虞がある。また、レジスト残渣が生じた状態でその後の工程を継続した場合、このレジスト残渣が後の工程において半導体ウエハを汚染する原因になったり、処理装置が汚染され他の半導体ウエハも汚染される、いわゆるクロスコンタミネーションが発生する原因となるため、良品率がさらに低下する虞がある。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、製造コストを低減することができる半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、良品率を向上させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体ウエハの表面にｐ型不純物をイオン注入し、前記半導体ウエハの表面層にｐ型不純物領域を形成する第１イオン注入工程を行う。次に、前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面にレジストを塗布する塗布工程を行う。次に、前記レジストをパターニングし、前記半導体ウエハを選択的に露出させる露出工程を行う。次に、前記レジストの残部をマスクとして前記半導体ウエハにｎ型不純物をイオン注入し、前記半導体ウエハの表面から前記ｐ型不純物領域よりも深い部分にｎ型不純物領域を形成する第２イオン注入工程を行う。次に、前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面層の、前記ｎ型不純物領域上の部分を除去して前記ｎ型不純物領域を露出させる除去工程を行う。
【００２０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記除去工程では、前記ｎ型不純物領域の不純物濃度分布のピーク位置が、前記ｎ型不純物領域の露出された表面付近に位置するように除去することを特徴とする。
【００２１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２イオン注入工程では、前記除去工程により露出される表面付近に、ｎ型不純物濃度分布のピーク位置が位置するように前記ｎ型不純物をイオン注入することを特徴とする。
【００２２】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記除去工程では、前記レジストの残部を除去するとともに、前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面層の、前記ｎ型不純物領域上の部分を除去することを特徴とする。
【００２３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記除去工程では、フッ素を含む酸素ガス雰囲気中において、前記レジストを灰化するとともに、前記半導体ウエハの前記ｐ型不純物領域が形成された側の表面層の、前記ｎ型不純物領域上の部分をエッチングすることを特徴とする。
【００２４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１イオン注入工程では、第１加速エネルギーでｐ型不純物をイオン注入する。そして、前記第２イオン注入工程では、前記第１加速エネルギーよりも高い第２加速エネルギーで前記ｎ型不純物をイオン注入することを特徴とする。
【００２５】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２イオン注入工程では、前記ｎ型不純物のドーズ量が１．０×１０15／ｃｍ2以下であることを特徴とする。
【００２６】
上述した発明によれば、半導体ウエハの同一主面側にｐ+型領域およびｎ+型領域を形成するにあたって、レジストマスクを形成するためのパターニング回数を１回に減らすことができる。また、上述した発明によれば、半導体ウエハの同一主面側にｐ+型領域およびｎ+型領域を形成するにあたって、第２の従来方法のようにｐ+型領域をｎ型に反転させる程度の高ドーズ量でｎ型不純物をイオン注入しなくても、裏面電極とのコンタクト抵抗が小さいｎ+型領域を形成することができる。また、上述した発明によれば、レジストマスクを用いて行うイオン注入のドーズ量を低減することができるため、イオン注入の処理時間を短くすることができ、スループットを向上させることができる。
【００２７】
また、上述した発明によれば、レジストマスクを用いて行うイオン注入のドーズ量を低減することができるため、イオン注入処理中にレジストマスクが受ける運動エネルギーを低減することができ、薄化後の厚さの薄い半導体ウエハに対してイオン注入を行う場合であっても半導体ウエハの温度上昇を抑制することができる。これにより、イオン注入時のドーズ量のばらつきや、脱ガスの発生、レジストの発泡および変質化を抑制することができる。また、レジストの発泡および変質化が抑制されることにより、レジスト残渣が低減されるため、半導体ウエハが汚染されたり、処理装置が汚染されることで他の半導体ウエハが汚染されることを抑制することができる。
【発明の効果】
【００２８】
本発明にかかる半導体装置の製造方法によれば、製造コストを低減することができるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、良品率を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる半導体製造装置を模式的に示す断面図である。
【図５】実施の形態１にかかる半導体装置の裏面側の不純物濃度分布を示す特性図である。
【図６】実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。
【図７】実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。
【図８】従来の半導体装置の製造途中の状態を示す断面図である。
【図９】従来の半導体装置の製造途中の状態を示す断面図である。
【図１０】従来の半導体装置の製造途中の状態を示す断面図である。
【発明を実施するための形態】
【００３０】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３１】
（実施の形態１）
実施の形態１にかかる半導体装置の製造方法について説明する。図１〜３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図１〜３では、ｎ-半導体ウエハ１のおもて面を上にして図示しているが、ｎ-半導体ウエハ１の主面は、各工程において適宜反転されているものとする。また、図１〜３では、ｎ-半導体ウエハ１のおもて面側の構造を図示省略する。ここでは、同一の半導体チップにＩＧＢＴとＦＷＤとを内蔵して一体化したＲＣ−ＩＧＢＴを作製（製造）する場合を例に説明する。すなわち、ｎ-半導体ウエハ１がチップ化されてなる半導体チップの裏面において、ＩＧＢＴ領域１２にｐ+コレクタ領域が設けられ、ＦＷＤ領域１３にｎ+カソード領域が設けられたＲＣ−ＩＧＢＴを作製する。
【００３２】
まず、図１に示すように、ｎ-半導体ウエハ１のおもて面に、一般的な方法によりＩＧＢＴおよびＦＷＤのおもて面素子構造（不図示）を形成する。次に、ｎ-半導体ウエハ１の裏面を研削して、ｎ-半導体ウエハ１の厚さｔ１を例えば１００μｍまで薄くする。次に、ｎ-半導体ウエハ１の研削された裏面全面にボロン（Ｂ）などのｐ型不純物を第１イオン注入２１し、ｎ-半導体ウエハ１の裏面の表面層にＩＧＢＴ領域１２からＦＷＤ領域１３にわたってｐ+型領域２を形成する。
【００３３】
ＩＧＢＴ領域１２におけるｐ+型領域２は、後述する灰化・エッチング処理により削られて薄くなる。このため、第１イオン注入２１の加速エネルギー（第１イオン注入２１によって注入されるｐ型不純物の平均飛程Ｒｐ１）は、後述する灰化・エッチング処理においてエッチングによりｐ+型領域２の厚さが薄くなることを考慮して、ｐ+型領域２が削られる深さ（以下、ｐ+型領域２のエッチング深さとする）ｄ１をＲＣ−ＩＧＢＴ完成後のｐ+型領域２の厚さに加算した厚さでｐ+型領域２を形成する。平均飛程とは、ｎ-半導体ウエハ１の裏面から、ｎ-半導体ウエハ１中にガウス分布であらわされる不純物濃度分布のピーク濃度位置までの深さである。
【００３４】
具体的には、第１イオン注入２１の加速エネルギーは、第１イオン注入２１によって注入されるｐ型不純物の平均飛程Ｒｐ１が例えば０．０５μｍ以下となるように設定する。より具体的には、第１イオン注入２１の加速エネルギーは、例えば５０ｋｅＶ程度以下であってもよい。第１イオン注入２１のｐ型不純物のドーズ量は、例えば、１×１０13／ｃｍ2〜１×１０14／ｃｍ2程度であってもよい。ｐ+型領域２のピーク濃度は、例えば１．０×１０16／ｃｍ3〜１．０×１０17／ｃｍ3程度であってもよい。
【００３５】
次に、図２に示すように、ｎ-半導体ウエハ１の裏面にレジストを塗布する。次に、レジストをパターニングし、ＩＧＢＴ領域１２を覆い、かつＦＷＤ領域１３を露出させたレジストマスク２２を形成する。レジストマスク２２の厚さｔ２については後述する。次に、レジストマスク２２をマスクとしてｎ-半導体ウエハ１の裏面にリン（Ｐ）などのｎ型不純物を第２イオン注入２３し、ｎ-半導体ウエハ１の裏面からｐ+型領域２よりも深い部分にｎ+カソード領域となるｎ+型領域３を形成する。
【００３６】
第２イオン注入２３の加速エネルギーは、第１イオン注入２１の加速エネルギーよりも高い。すなわち、第２イオン注入２３によって注入されるｎ型不純物の平均飛程Ｒｐ２は、第１イオン注入２１によって注入されるｐ型不純物の平均飛程Ｒｐ１よりも深い。具体的には、第２イオン注入２３の加速エネルギーは、第２イオン注入２３によって注入されるｎ型不純物の平均飛程Ｒｐ２が例えば０．３μｍ以上となるように設定する。より具体的には、第２イオン注入２３の加速エネルギーは、例えば３００ｋｅＶ〜５００ｋｅＶ程度であってもよい。例えば、ｎ-半導体ウエハ１の裏面からｐ+型領域２よりも深く、かつｐ+型領域２に接するようにｎ+型領域３が形成されるように第２イオン注入２３の加速エネルギーを設定することで、後述する灰化・エッチング処理の処理時間を短くすることができ、スループットを向上させることができる。
【００３７】
この第２イオン注入２３により、ｎ-半導体ウエハ１の裏面とｎ+型領域３との間におけるｐ+型領域２は、ｐ+型領域２よりも不純物濃度の低いｐ型領域２ａとなる。すなわち、第２イオン注入２３のｎ型不純物のドーズ量は、ｐ+型領域２をｎ型に反転させない低いドーズ量であってよい。具体的には、第２イオン注入２３のｎ型不純物のドーズ量は、例えば１×１０14／ｃｍ2以上３×１０15／ｃｍ2以下であってもよい。好ましくは、第２イオン注入２３のｎ型不純物のドーズ量は、例えば３×１０14／ｃｍ2以上１×１０15／ｃｍ2以下であってもよい。また、第２イオン注入２３は、ｎ+型領域３のピーク濃度がｐ+型領域２のピーク濃度よりも高くなるように行う。その理由は、ｐ型領域２ａとの境界付近におけるｎ+型領域３の不純物濃度を高くすることができ、ｎ+カソード領域と裏面電極とのコンタクト抵抗を小さくすることができるからである。ｎ+型領域３のピーク濃度は、例えば１．０×１０19／ｃｍ3程度(３．０×１０18／ｃｍ3以上１．０×１０20／ｃｍ3以下）であってもよい。
【００３８】
次に、図３に示すように、フッ素（Ｆ）ガスが添加された酸素（Ｏ2）ガス雰囲気にｎ-半導体ウエハ１を曝し、酸素ガス（酸素プラズマ）によってレジストマスク２２を灰化（アッシング）するとともに、フッ素ガスによってレジストマスク２２と接触するシリコン部（ＩＧＢＴ領域１２におけるｐ+型領域２の表面層）を削ることで、シリコン部ごとレジストマスク２２を除去する。このとき、レジストマスク２２で覆われていないＦＷＤ領域１３におけるｎ-半導体ウエハ１の裏面とｎ+型領域３との間のシリコン部も、レジストマスク２２とともに除去する（以下、灰化・エッチング処理とする）。ＦＷＤ領域１３におけるｎ-半導体ウエハ１の裏面とｎ+型領域３との間のシリコン部には、少なくともｐ型領域２ａが含まれる。
【００３９】
上述した灰化・エッチング処理では、レジストマスク２２が完全に除去されることによりＩＧＢＴ領域１２のｐ+型領域２が露出されるため、灰化・エッチング処理の処理時間によってはＩＧＢＴ領域１２のｐ+型領域２がエッチングされる。したがって、ＩＧＢＴ領域１２におけるｐ+型領域２のエッチング深さｄ１が所定の範囲内となるように、例えば酸素ガス雰囲気に添加するフッ素ガスの導入量などを調整するのがよい。酸素ガス雰囲気に添加するフッ素ガスとして、例えばフッ化炭素（ＣＦ4）やフッ化硫黄（ＳＦ6）を含むガスであってもよい。また、酸素ガス雰囲気に添加するガスを、フッ素ガスに代えてシリコンのエッチング作用を有する元素または化合物を含むガスとしてもよい。
【００４０】
ＦＷＤ領域１３においてｎ-半導体ウエハ１裏面が削られる深さ（以下、ｎ-半導体ウエハ１裏面のエッチング深さとする）ｄ２は、第１イオン注入２１のｐ型不純物の平均飛程Ｒｐ１およびドーズ量と、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２およびドーズ量と、に基づいて算出される。灰化・エッチング処理のアッシングレートおよびエッチングレートは、レジストマスク２２の厚さｔ２およびＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２に基づいて算出される。ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２、アッシングレートおよびエッチングレートの算出方法については後述する。このように灰化・エッチング処理を行うことにより、ｎ-半導体ウエハ１の裏面には、ＩＧＢＴ領域１２においてｐ+型領域２が露出され、ＦＷＤ領域１３においてｎ+型領域３が露出される。図３には、ｎ-半導体ウエハ１の裏面側のエッチングにより削られた部分を破線で示す。
【００４１】
ｎ-半導体ウエハ１の裏面には、ｐ型領域２ａが除去されたことによりＩＧＢＴ領域１２とＦＷＤ領域１３との段差が生じるが、半導体装置の機械的強度は低下しない。その理由は、次のとおりである。ｎ-半導体ウエハ１の裏面の段差の深さ、すなわちＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２は例えば０．１μｍ程度である。このｎ-半導体ウエハ１の裏面の段差は、ｎ-半導体ウエハ１の裏面の段差の深さよりも厚い１μｍ程度の厚さの裏面電極や配線接続のための半田層で覆われる。したがって、ｎ-半導体ウエハ１の裏面にかかる応力は裏面電極や半田層によって吸収されるため、ｎ-半導体ウエハ１裏面のエッチング深さｄ２程度の深さの段差であれば半導体装置の機械的強度は劣化しないからである。
【００４２】
次に、熱処理によりｐ+型領域２およびｎ+型領域３を活性化させる。これにより、ＩＧＢＴ領域１２にｐ+型領域２が活性化されてなるｐ+コレクタ領域が形成され、ＦＷＤ領域１３にｎ+型領域３が活性化されてなるｎ+カソード領域が形成される。その後、ｎ-半導体ウエハ１の裏面に、ｐ+コレクタ領域およびｎ+カソード領域に接する裏面電極を形成することにより、一般的な構成のＲＣ−ＩＧＢＴが完成する。
【００４３】
次に、灰化・エッチング処理に用いるアッシング装置の一例について説明する。図４は、実施の形態１にかかる半導体製造装置を模式的に示す断面図である。図４に示す実施の形態１にかかる半導体製造装置は、枚葉式のドライアッシング装置３０である。ドライアッシング装置３０は、真空予備室３１、処理室３２、搬送アーム３３、制御ユニット３４を備える。真空予備室３１は、真空予備室３１内を真空雰囲気に保つ減圧手段（不図示）と、真空予備室３１内に搬入されたｎ-半導体ウエハ１を加熱する加熱用ランプ３５と、真空予備室３１内の温度を測定する温度センサ３６と、を備える。
【００４４】
また、真空予備室３１には、ｎ-半導体ウエハ１を搬入・搬出させるための開閉可能な第１，２ゲートバルブ３７，３８が設けられている。真空予備室３１は、第１ゲートバルブ３７を介して大気側（ドライアッシング装置３０の外部）と接続されている。搬送アーム３３によって大気側から搬送されてきたｎ-半導体ウエハ１は、第１ゲートバルブ３７を介して真空予備室３１に搬入される。真空予備室３１に搬入されたｎ-半導体ウエハ１は、処理室３２に搬送される前に加熱用ランプ３５によって所定の温度に加熱される。処理室３２は、第２ゲートバルブ３８を介して真空予備室３１と接続されている。
【００４５】
搬送アーム３３によって真空予備室３１から搬送されてきたｎ-半導体ウエハ１は、第２ゲートバルブ３８を介して処理室３２に搬入される。処理室３２に搬入されたｎ-半導体ウエハ１は、搬送アーム３３によってステージ３９上に載置される。処理室３２の内部は、例えばガス導入口（不図示）から酸素ガスおよびフッ素ガスが導入され、フッ素ガスが添加された酸素ガス雰囲気となっている。この処理室３２内において、ｎ-半導体ウエハ１裏面のレジストマスク２２の灰化処理と、ＦＷＤ１３におけるｎ-半導体ウエハ１裏面の表面層のエッチング処理とが同時に行われる（灰化・エッチング処理）。制御ユニット３４は、ドライアッシング装置３０の各構成部を制御する。
【００４６】
次に、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２の算出方法について説明する。図５は、実施の形態１にかかる半導体装置の裏面側の不純物濃度分布を示す特性図である。図５には、ＦＷＤ領域１３におけるｎ-半導体ウエハ１の裏面側のｐ+型領域２およびｎ+型領域３が形成されている部分におけるｐ型不純物濃度分布４１およびｎ型不純物濃度分布４２を示す。ｎ-ドリフト領域やおもて面素子構造の不純物濃度分布は図示省略する。図５の縦軸はｎ-半導体ウエハ１の裏面からの深さであり、深さ＝０μｍは灰化・エッチング処理前のｎ-半導体ウエハ１の裏面位置である。
【００４７】
上述した半導体装置の製造方法にしたがってｐ+型領域２およびｎ+型領域３を形成することにより、図５に示すように、ＦＷＤ領域１３において、ｎ型不純物濃度分布４２のピーク位置４２ａは、ｐ型不純物濃度分布４１のピーク位置４１ａよりもｎ-半導体ウエハ１の裏面から深い位置となる。ｎ+カソード領域と裏面電極とのコンタクト抵抗を小さくするためには、ｎ+カソード領域の表面濃度を高くすればよい。このため、ｎ型不純物濃度分布４２のピーク位置４２ａがｎ-半導体ウエハ１の裏面の浅い位置に位置するように、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２を設定するのが好ましい。
【００４８】
すなわち、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２は、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２の深さ以下であるのがよい（ｄ２≦Ｒｐ２）。好ましくは、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２は、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２と同じ深さであるのがよい。このため、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２は、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２の標準偏差ΔＲｐ２（＝Ｒｐ２×１０％）程度のエッチングむらを考慮して、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２と同じ深さとするのが好ましい（ｄ２＋ΔＲｐ２＝Ｒｐ２）。
【００４９】
また、灰化・エッチング処理前のｎ-半導体ウエハ１の裏面からｐ型不純物濃度とｎ型不純物濃度とが等しくなる深さ（ｐ型不純物濃度分布４１とｎ型不純物濃度分布４２との交点４３の深さｄ３）までの部分には、ｎ型不純物濃度が低い領域、または、ｐ型領域２ａが形成されている。したがって、灰化・エッチング処理後のｎ-半導体ウエハ１の裏面付近のｎ型不純物濃度を高くするために、ＦＷＤ領域１３において少なくともｐ型不純物濃度分布４１とｎ型不純物濃度分布４２との交点４３の深さｄ３までのｎ-半導体ウエハ１の裏面の表面層を除去するのがよい（ｄ２≧ｄ３）。図５には、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面の最大エッチング深さｄ２ｍａｘ（＝Ｒｐ２）および最小エッチング深さｄ２ｍｉｎ（＝ｄ３）を示す。
【００５０】
ｐ型不純物濃度分布４１とｎ型不純物濃度分布４２との交点４３の深さｄ３は、第１イオン注入２１の平均飛程Ｒｐ１から第１イオン注入２１の平均飛程Ｒｐ１の標準偏差ΔＲｐ１の２倍以上の深さとするのが好ましい（ｄ３≧Ｒｐ１＋２・ΔＲｐ１）。その理由は、ＦＷＤ領域１３において、ｎ-半導体ウエハ１裏面から第１イオン注入２１の平均飛程Ｒｐ１とその標準偏差ΔＲｐ１の２倍とを総和した深さ（Ｒｐ１＋２・ΔＲｐ１）までの領域が、ｎ-半導体ウエハ１裏面側のｐ型不純物濃度の高い部分となっているからである。ｐ型不純物濃度分布４１とｎ型不純物濃度分布４２との交点４３の深さｄ３は、第１イオン注入２１のｐ型不純物の平均飛程Ｒｐ１およびドーズ量と、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２およびドーズ量に基づいて、ｎ-半導体ウエハ１の裏面側のｐ型不純物濃度分布４１およびｎ型不純物濃度分布４２を調整すればよい。
【００５１】
次に、灰化・エッチング処理におけるレジストマスク２２の灰化のアッシングレートの算出方法について説明する。図６は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図６に示すように、まず、第１イオン注入２１のｐ型不純物の平均飛程Ｒｐ１（加速エネルギー）およびドーズ量を設定する（ステップＳ５１）。次に、ステップＳ５１の設定値に基づいて、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２（加速エネルギー）およびドーズ量を設定する（ステップＳ５２）。次に、ステップＳ５１，Ｓ５２の設定値に基づいて、上述したようにＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２を算出する（ステップＳ５３）。
【００５２】
次に、ステップＳ５２の設定値に基づいて、第２イオン注入２３に用いるレジストマスク２２の厚さｔ２を算出する（ステップＳ５４）。レジストマスク２２の厚さｔ２は、ＩＧＢＴ領域１２にｎ型不純物が第２イオン注入２３されない厚さ（例えば３μｍ程度）以上の厚さを有する。次に、ステップＳ５３，Ｓ５４の算出値に基づいて、灰化・エッチング処理のアッシングレートおよびエッチングレートを算出する（ステップＳ５５）。アッシングレートおよびエッチングレートは、レジストマスク２２の灰化処理と、ｎ-半導体ウエハ１の裏面の所定の厚さの表面層のエッチング処理とがほぼ同時に終了するように設定する。これにより、本フローチャートによる処理を終了する。
【００５３】
以上、説明したように、実施の形態１によれば、半導体ウエハの裏面全面にｐ+型領域を形成し、レジストマスクを用いてｎ型不純物を第２イオン注入して半導体ウエハの裏面からｐ+型領域よりも深い部分にｎ+型領域を選択的に形成することにより、レジストマスクを形成するためのパターニング回数を１回に減らすことができ、半導体ウエハの同一主面側に精度よくｐ+型領域およびｎ+型領域を形成することができる。また、実施の形態１によれば、レジストマスクを形成するためのパターニング回数を１回に減らすことができるため、製造コストを低減することができる。
【００５４】
また、実施の形態１によれば、レジストマスクを用いてｎ型不純物を第２イオン注入して半導体ウエハの裏面からｐ+型領域よりも深い部分にｎ+型領域を選択的に形成した後に、半導体ウエハの裏面とｎ+型領域との間のシリコン部を除去することで、第２の従来方法のようにｐ+型領域をｎ型に反転させる程度の高ドーズ量でｎ型不純物をイオン注入しなくても、裏面電極とのコンタクト抵抗が小さいｎ+型領域を形成することができる。
【００５５】
また、実施の形態１によれば、レジストマスクを用いて行う第２イオン注入のドーズ量を低減することができるため、第２イオン注入の処理時間を短くすることができ、スループットを向上させることができる。具体的には、第２の従来方法では、ｎ+型領域を形成するためのイオン注入のｎ型不純物のドーズ量が３×１０15／ｃｍ2〜４×１０15／ｃｍ2程度であるため、３０分間〜４０分間程度のイオン注入時間を要する。それに対して、実施の形態１によれば、第２イオン注入のｎ型不純物のドーズ量を１×１０15／ｃｍ2以下とすることができるため、第２イオン注入時間を１０分間程度と短縮することができる。これにより、製造コストを低減することができる。
【００５６】
また、実施の形態１によれば、レジストマスクを用いて行う第２イオン注入のドーズ量を低減することができるため、イオン注入処理中にレジストマスクが受ける運動エネルギーを低減することができ、薄化後の厚さの薄い半導体ウエハに対してイオン注入を行う場合であっても半導体ウエハの温度上昇を抑制することができる。これにより、イオン注入時のドーズ量のばらつきや、脱ガスの発生、レジストの発泡および変質化を抑制することができる。また、レジストの発泡および変質化が抑制されることにより、レジスト残渣が低減されるため、半導体ウエハが汚染されたり、処理装置が汚染されることで他の半導体ウエハが汚染されることを抑制することができる。したがって、良品率を向上させることができる。
【００５７】
また、実施の形態１によれば、フッ素を添加した酸素ガス雰囲気に半導体基板を曝して、ｎ+型領域の形成に用いたレジストマスクを除去するとともに、半導体ウエハの裏面とｎ+型領域との間のシリコン部を除去することにより、レジストマスクの灰化処理と、半導体ウエハの裏面とｎ+型領域との間のシリコン部のエッチング処理とを１工程で行うことができる。これにより、スループットを向上させることができる。
【００５８】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図７は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態２にかかる半導体装置の製造方法は、灰化・エッチング処理のアッシングレートおよびエッチングレートの算出方法が実施の形態１にかかる半導体装置の製造方法と異なる。
【００５９】
図７に示すように、まず、第１イオン注入２１のｐ型不純物の平均飛程Ｒｐ１（加速エネルギー）およびドーズ量を設定する（ステップＳ６１）。次に、ステップＳ６１の設定値に基づいて、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２を設定する（ステップＳ６２）。次に、ステップＳ６２の設定値に基づいて、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２（加速エネルギー）およびドーズ量を算出する（ステップＳ６３）。
【００６０】
ステップＳ６３では、ｎ-半導体ウエハ１のエッチング後の裏面の表面付近に、第２イオン注入２３によるｎ型不純物濃度分布４２のピーク位置４２ａが位置するように第２イオン注入２３の注入条件を算出する。具体的には、実施の形態１のＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２の算出方法において、第１イオン注入２１のｐ型不純物の平均飛程Ｒｐ１およびドーズ量と、ＦＷＤ領域１３におけるｎ-半導体ウエハ１裏面のエッチング深さｄ２とを既知数として、第２イオン注入２３のｎ型不純物の平均飛程Ｒｐ２およびドーズ量を算出すればよい。
【００６１】
次に、ステップＳ６３の算出値に基づいて、実施の形態１と同様に、第２イオン注入２３に用いるレジストマスク２２の厚さｔ２を算出する（ステップＳ６４）。次に、ステップＳ６３、Ｓ６４の算出値に基づいて、実施の形態１と同様に、灰化・エッチング処理のアッシングレートおよびエッチングレートを算出し（ステップＳ６５）、本フローチャートによる処理を終了する。
【００６２】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００６３】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。実施の形態３にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、灰化・エッチング処理を、レジストマスク２２の灰化処理を行う工程と、ＦＷＤ領域１３におけるｎ-半導体ウエハ１の裏面とｎ+型領域３との間のシリコン部のエッチング処理を行う工程の２工程に分けて行う点である。
【００６４】
具体的には、まず、実施の形態１と同様に、おもて面素子構造の形成から第２イオン注入２３までの工程を行う。次に、一般的な方法、例えば酸素ガス（酸素プラズマ）雰囲気下における灰化処理により、レジストマスク２２を除去する。実施の形態１と同様に、フッ素ガスが添加された酸素雰囲気としてもよい。次に、一般的な方法、例えばトレンチエッチングと同様のエッチングにより、ＦＷＤ領域１３におけるｎ-半導体ウエハ１の裏面とｎ+型領域３との間のシリコン部を除去する。灰化処理とエッチング処理との順番を入れ替えてもよい。その後、実施の形態１と同様に、ｐ+型領域２およびｎ+型領域３を活性化させる工程以降の工程を行うことにより、一般的な構成のＲＣ−ＩＧＢＴが完成する。
【００６５】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
【００６６】
以上において本発明では、半導体ウエハの裏面にｐ型領域およびｎ型領域を形成する場合を例に説明しているが、上述した実施の形態に限らず、半導体ウエハのおもて面にｐ型領域およびｎ型領域を形成する場合にも適用可能である。また、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる半導体装置の製造方法は、半導体ウエハの一方の主面にｐ型領域およびｎ型領域をともに備えた例えばＲＣ−ＩＧＢＴなどのパワー半導体装置に有用である。
【符号の説明】
【００６８】
１  ｎ-半導体ウエハ
２  ｐ+型領域
２ａ  ｐ型領域
３  ｎ+型領域
１２  ＩＧＢＴ領域
１３  ＦＷＤ領域
２１  第１イオン注入
２２  レジストマスク
２３  第２イオン注入
４１  ｐ+型領域のｐ型不純物濃度分布
４１ａ  ｐ型不純物濃度分布のピーク位置
４２  ｎ+型領域のｎ型不純物濃度分布
４２ａ  ｎ型不純物濃度分布のピーク位置
４３  ｐ型不純物濃度分布とｎ型不純物濃度分布との交点
Ｒｐ１  第１イオン注入のｐ型不純物の平均飛程
Ｒｐ２  第２イオン注入のｎ型不純物の平均飛程
ｄ１  ｐ+型領域のエッチング深さ
ｄ２  ＦＷＤ領域におけるｎ-半導体ウエハ裏面のエッチング深さ
ｄ３  ｐ型不純物濃度分布とｎ型不純物濃度分布との交点の深さ
ｔ１  ｎ-半導体ウエハの厚さ
ｔ２  レジストマスクの厚さ
【図１】
2015008234.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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