(57)【要約】  一部の実施例では、一方向全二重インタフェースを有するメモリのポストライトバッファのための方法、装置及びシステムが提供される。これについて、バッファエージェントが、データをポストライトバッファに送信し、データをアドレスに書き込むための独立した表示を前記メモリに送信するため導入される。他の実施例がまた開示及び請求される。
2008547139.tif 000002
【特許請求の範囲】
【請求項１】
メモリに書き込むデータを受け付けるステップと、
前記データをライトバッファに格納するステップと、
前記データをメモリアドレスに書き込むための独立した表示を受け付けるステップと、
を有する方法。
【請求項２】
前記データの受付順から前記データを前記メモリアドレスに書き込むステップをさらに有する、請求項１記載の方法。
【請求項３】
前記データを一方向バスを介し受け付けるステップをさらに有する、請求項１記載の方法。
【請求項４】
前記データを格納するバッファインデックスを受け付けるステップをさらに有する、請求項１記載の方法。
【請求項５】
前記データをバッファに格納するステップは、前記データを所定のバッファインデックスに格納する、請求項１記載の方法。
【請求項６】
前記データをメモリアドレスに書き込むための表示を受け付けるステップは、メモリに書き込む前記データのバッファ位置と共に、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｃｃｅｓｓ  Ｓｔｒｏｂｅ）コマンドを受け付ける、請求項１記載の方法。
【請求項７】
データを処理するプロセッサと、
データを格納するメモリと、
データを通信するネットワークコントローラと、
前記ネットワークコントローラ、前記メモリ及び前記プロセッサに接続され、前記メモリにデータを送信し、前記データをアドレスに書き込むための独立した表示を前記メモリに送信するバッファエンジンと、
を有する電子装置。
【請求項８】
前記バッファエンジンは、前記メモリのライトバッファに格納されるデータを追跡するためのテーブルを維持する、請求項７記載の電子装置。
【請求項９】
前記バッファエンジンは、リタイアするバッファ内のデータエントリを示すビットベクトルをメモリに送信する、請求項７記載の電子装置。
【請求項１０】
前記バッファエンジンは、前記データを一時的に格納するため前記メモリにより使用されるバッファエントリを決定する、請求項７記載の電子装置。
【請求項１１】
アクセスするマシーンによって実行されると、前記アクセスするマシーンにメモリ装置のポストライトバッファにデータを送信し、前記データをリタイアするための独立した表示をメモリに送信させるコンテンツを有する記憶媒体。
【請求項１２】
前記アクセスするマシーンによって実行されると、前記アクセスするマシーンに共有されるアルゴリズムに基づき前記データを一時的に格納するため、前記メモリ装置により使用されるバッファエントリを決定させるコンテンツをさらに有する、請求項１１記載の記憶媒体。
【請求項１３】
前記アクセスするマシーンによって実行されると、前記アクセスするマシーンに前記データの送信順から前記ポストライトバッファからのデータをリタイアさせるコンテンツをさらに有する、請求項１１記載の記憶媒体。
【請求項１４】
前記アクセスするマシーンによって実行されると、前記アクセスするマシーンに前記メモリ装置へのバッファされたデータのリタイア前に、前記メモリ装置からデータを読み出させるコンテンツをさらに有する、請求項１１記載の記憶媒体。
【請求項１５】
前記データをリタイアするための独立した表示をメモリに送信するためのコンテンツは、前記アクセスするマシーンによって実行されると、前記アクセスするマシーンにリタイアされる前記データのバッファインデックスと共に、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｃｃｅｓｓ  Ｓｔｒｏｂｅ）コマンドをメモリに送信させるコンテンツを有する、請求項１１記載の記憶媒体。
【請求項１６】
プロセッサインタフェースと、
一方向メモリライトリードインタフェースと、
前記プロセッサ及び前記一方向メモリライトリードインタフェースに接続され、バッファに一時的に格納されるべきデータを前記メモリライトインタフェースから送信し、前記データをメモリアドレスに書き込むための独立した表示を前記メモリライトインタフェースから送信する制御ロジックと、
を有する装置。
【請求項１７】
メモリ装置と共有されるアルゴリズムに基づき、前記メモリライトインタフェースから送信されるデータを追跡するためのテーブルを維持する制御ロジックをさらに有する、請求項１６記載の装置。
【請求項１８】
リード動作とコンフリクトしないメモリにデータをリタイアすることによって、前記メモリリードインタフェースを介しメモリリードを実質的に促進させる制御ロジックをさらに有する、請求項１６記載の装置。
【請求項１９】
前記メモリアドレスにリタイアされるべきデータのバッファインデックスを有する前記メモリライトインタフェースからＣＡＳコマンドを送信する制御ロジックをさらに有する、請求項１６記載の装置。
【請求項２０】
メモリ装置と、
２つの一方向インタフェースと、
バッファと、
前記メモリ装置、前記一方向インタフェース及び前記バッファに接続され、受け付けた独立した表示に応答して、受け付けたデータを前記バッファに一時的に格納し、前記データを前記メモリ装置に書き込む制御ロジックと、
を有する装置。
【請求項２１】
メモリコントローラと共有されるアルゴリズムに基づき、前記データを一時的に格納するのに使用されるバッファインデックスを決定する制御ロジックをさらに有する、請求項２０記載の装置。
【請求項２２】
前記データの受信順から前記バッファからのデータを前記メモリ装置にリタイアする制御ロジックをさらに有する、請求項２０記載の装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明の実施例は、一般にメモリ分野に関し、より詳細には、一方向全二重インタフェースを有するメモリのポストライトバッファのための方法、装置及びシステムに関する。
［発明の背景］
プロセッサの計算パワーが増大するに従って、メモリ装置による高速なデータ転送が必要とされる。メモリ帯域幅を向上させることに加えて、メモリ帯域幅が使用される効率を向上させることが効果的である。
［詳細な説明］
以下の説明において、本発明の完全なる理解を提供するため、説明上多数の具体的詳細が与えられる。しかしながら、本発明の実施例はこれら具体的詳細なしに実現可能であるということは、当業者に明らかであろう。他の例では、発明を不明りょうにすることを回避するため、各構成及び装置がブロック図により示される。
【０００２】
本明細書を通じて、“一実施例”又は“ある実施例”という表現は、実施例に関して説明された特定の機能、構成又は特徴が本発明の少なくとも１つの実施例に含まれることを意味する。このため、本明細書の各箇所における“一実施例では”又は“ある実施例では”という表現は、そのすべてが必ずしも同一の実施例を参照しているとは限らない。さらに、当該機能、構成又は特徴は、１以上の実施例において何れか適切な方法により組み合わせ可能である。
【０００３】
図１は、本発明の一実施例によるバッファエージェントを実現するのに適した一例となる電子装置のブロック図である。電子装置１００は、従来の又は従来のものでない広範な電子装置、ラップトップ、デスクトップ、携帯電話、無線通信加入者ユニット、無線通信電話インフラストラクチャ要素、携帯情報端末、セットトップボックス又は本発明の教示から恩恵を受ける何れかの電気装置の何れかを表すものである。図示された実施例によると、電子装置１００は、図１に示されるように接続された１以上のプロセッサ１０２、メモリコントローラ１０４、バッファエージェント１０６、システムメモリ１０８、ポストライトバッファ１１０、ライトインタフェース、リードインタフェース１１４、入出力コントローラ１１６、ネットワークコントローラ１１８及び／又は入出力装置１２０を有する。以降においてより完全に説明されるように、バッファエージェント１０６は、図１に示されるより大きな又は小さなコンプレクシティの電子装置において使用される。また、以降においてより完全に説明されるようなバッファエージェント１０６の革新的な属性は、ハードウェアとソフトウェアの何れかの組み合わせにより実現されるかもしれない。
【０００４】
プロセッサ１０２は、本発明が以下に限定されるものではないが、マイクロプロセッサ、プログラマブルロジックデバイス（ＰＬＤ）、プログラマブルロジックアレイ（ＰＬＡ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラなどの１以上を含む広範な制御ロジックの何れかを表すかもしれない。
【０００５】
メモリコントローラ１０４は、システムメモリ１０８と電子装置１００のその他のコンポーネントとインタフェースする何れかのタイプのチップセット又は制御ロジックを表すかもしれない。一実施例では、プロセッサ１０２とメモリコントローラ１０４との間の接続は、フロントサイドバスと呼ばれるかもしれない。他の実施例では、メモリコントローラ１０４は、ノースブリッジと呼ばれるかもしれない。
【０００６】
バッファエージェント１０６は、図２を参照して詳述されるようなアーキテクチャを有してもよい。バッファエージェント１０６はまた、図３を参照して詳述されるような方法など、メモリライトをバッファリングするための１以上の方法を実行するかもしれない。メモリコントローラ１０４の一部として示されているが、バッファエージェント１０６は、プロセッサ１０２や入出力コントローラ１１６などの他のコンポーネントの一部であってもよく、又はソフトウェア若しくはハードウェアとソフトウェアとの組み合わせにより実現されてもよい。
【０００７】
システムメモリ１０８は、プロセッサ１０２により使用された又は使用されるデータ及び命令を格納するのに使用される何れかのタイプのメモリ装置を表すかもしれない。典型的には、本発明はこれに限定されるものでないが、システムメモリ１０８は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）から構成される。一実施例では、システムメモリ１０８は、Ｒａｍｂｕｓ  ＤＲＡＭ（ＲＤＲＡＭ）から構成されてもよい。他の実施例では、システムメモリ１０８は、ダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲＳＤＲＡＭ）から構成されてもよい。しかしながら、本発明は、上述されたメモリの具体例に限定されるものでない。
【０００８】
ポストライトバッファ１１０は、それのデスティネーションアドレスにリタイア（書き込み）される前に、データを一時的に格納するのに使用される比較的小さなメモリを表す。ポストライトバッファ１１０は、特定のデータエントリがそれの受信順序に関係なくリタイア可能となるように、インデックス付けされるかもしれない。一実施例では、ポストライトバッファ１１０はまた、データが最終的にリタイアされるアドレスを格納する。ポストライトバッファ１１０は、特にバッファポインタをリセット及び維持し、データをバッファ位置に入力し、データをメモリ装置に出力する制御ロジックを有するかもしれない。
【０００９】
ライトインタフェース１１２は、データ及びコマンドがそれを介しシステムメモリ１０８に送信される一方向インタフェースを表す。一実施例では、ライトインタフェース１１２はシリアルインタフェースである。他の実施例では、ライトインタフェース１１２はパラレルインタフェースである。
【００１０】
リードインタフェース１１４は、それを介しシステムメモリ１０８からデータが読み出される一方向インタフェースを表す。一実施例では、リードインタフェース１１４はシリアルインタフェースである。他の実施例では、リードインタフェース１１４はパラレルインタフェースである。
【００１１】
入出力（Ｉ／Ｏ）コントローラ１１６は、Ｉ／Ｏ装置１２０と電子装置１００のその他のコンポーネントとの間のインタフェースをとる何れかのタイプのチップセット又は制御ロジックを表すかもしれない。一実施例では、Ｉ／Ｏコントローラ１１６は、サウスブリッジと呼ばれるかもしれない。他の実施例では、Ｉ／Ｏコントローラ１１６は、２００３年４月１５日にリリースされた“ｔｈｅ  Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）  ＥｘｐｒｅｓｓＴＭ  Ｂａｓｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，Ｒｅｖｉｓｉｏｎ  １．０ａ，ＰＣＩ  Ｓｅｒｉａｌ  Ｉｎｔｅｒｅｓｔ  Ｇｒｏｕｐ”に準拠するものであってもよい。ネットワークコントローラ１１８は、電子装置１００が他の電子装置又は装置と通信することを可能にする何れかのタイプの装置を表すかもしれない。一実施例では、ネットワークコントローラ１１８は、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ）８０２．１１ｂ規格（１９９９年９月１６日に承認され、ＡＮＳＩ／ＩＥＥＥ  Ｓｔｄ  ８０２．１１，１９９９  Ｅｄｉｔｉｏｎの補完である）に準拠するものであってもよい。他の実施例では、ネットワークコントローラ１１８は、イーサネット（登録商標）ネットワークインタフェースカードであってもよい。
【００１２】
入出力（Ｉ／Ｏ）装置１２０は、電子装置１００に入力を供給し、電子装置１００からの出力を処理する何れかのタイプの装置、周辺又はコンポーネントを表すかもしれない。
【００１３】
図２は、本発明の一実施例による一例となるバッファエージェントアーキテクチャのブロック図である。図示されるように、バッファエージェント１０６は、図２に示されるように接続される制御ロジック２０２、メモリ２０４、コントローラインタフェース２０６及びバッファエンジン２０８の１以上を有する。本発明の一特徴によると、以下でより完全に記載されるように、バッファエージェント１０６は、データサービス２１０、テーブルサービス２１２及び／又はリタイアサービス２１４の１以上を有するバッファエンジン２０８を有するかもしれない。いくつかの異なる機能ブロックとして示されているが、要素２０２〜２１４の１以上は１以上の多機能ブロックに合成されてもよいということは理解されるであろう。同様に、バッファエンジン２０８は、本発明の趣旨及び範囲から逸脱することなく、より少数の機能ブロックにより、すなわち、テーブルサービス２１２のみにより実現されてもよく、ハードウェア、ソフトウェア、ファームウェア又はこれらの何れかの組み合わせにより実現されてもよい。これについて、バッファエージェント１０６は一般に、また特にバッファエンジン２０８は、本発明の一特徴の一実現形態を単に例示したものである。ここで用いられるバッファエージェント１０６は、ハードウェア、ソフトウェア、ファームウェア又はこれらの何れかの組み合わせにより実現されてもよい。
【００１４】
バッファエージェント１０６は、データをポストライトバッファに送信し、当該データのテーブルをポストライトバッファに維持し、ポストライトバッファからのデータをメモリアドレスにリタイアすることが可能であるかもしれない。一実施例では、バッファエージェント１０６は、データを格納するのに使用されるべきバッファ位置をポストライトバッファ１１０に通信してもよい。他の実施例では、バッファエージェント１０６とポストライトバッファ１１０は、共有されたアルゴリズムを使用して、何れのバッファ位置が当該位置を通信する必要なくデータを格納するのに使用されるか決定するようにしてもよい。
【００１５】
ここで使用される制御ロジック２０２は、バッファエージェント１０６とそれのホスト電子装置１００との間の論理インタフェースを提供する。これについて、制御ロジック２０２は、メモリコントローラ１０４を介してなど、電子装置１００との通信インタフェースを提供するため、バッファエージェント１０６の１以上の特徴を管理するようにしてもよい。制御ロジック２０２はまた、あるメモリアドレスに書き込み（リタイア）可能であるか、又はリードトランザクションがあるメモリ装置への書き込み許可を一時的にブロックしているか決定することを可能にするかもしれない。
【００１６】
本発明の一特徴によると、請求項が限定されるものではないが、制御ロジック２０２はバッファエンジン２０８のリソースを選択的に呼び出すようにしてもよい。図３を参照してより詳細に説明されるように、ポストライトバッファリングのための一例となる方法の一部として、制御ロジック２０２は、データをポストライトバッファに送信するデータサービス２１０を選択的に呼び出すかもしれない。図３を参照して詳細に説明されるように、データのテーブルをポストライトバッファに維持するため、又はポストライトバッファからのデータをメモリアドレスにリタイアするため、それぞれテーブルサービス２１２又はリタイアサービス２１４を選択的に呼び出すようにしてもよい。ここで使用される制御ロジック２０２は、当該技術において知られている広範な制御ロジックの何れかを表すことを意図しており、マイクロプロセッサ、マイクロコントローラ、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、特定用途向け集積回路（ＡＳＩＣ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）などとして実現可能である。一部の実現形態では、制御ロジック２０２は、実行されると、ここに記載されるような制御ロジック２０２の特徴を実現するコンテンツ（ソフトウェア命令など）を表すものである。
【００１７】
メモリ２０４は、当該分野において知られている広範なメモリ装置及び／又はシステムの何れかを表すものである。一実現形態によると、請求項はこれに限定されるものではないが、メモリ２０４は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及び／又はＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）など、揮発性及び不揮発性メモリ要素を含むかもしれない。メモリ２０４は、例えば、ポストライトバッファ１１０に格納されているデータを表すためのテーブルを格納するのに使用されるかもしれない。
【００１８】
コントローラインタフェース２０６は、バッファエージェント１０６がメモリコントローラ１０４と通信可能なパスを提供する。バッファエージェント１０６は、当該インタフェースを利用して、メモリに書き込まれるデータを受け付け、ライトインタフェース１１２を介しシステムメモリ１０８にデータ及びコマンドを送信する。
【００１９】
上述されるように、バッファエンジン２０８は、データをポストライトバッファに送信し、データのテーブルをポストライトバッファに維持し、又はポストライトバッファからのデータをメモリアドレスにリタイアするため、制御ロジック２０２により選択的に呼び出される。図２に示される実現形態によると、バッファエンジン２０８は、データサービス２１０、テーブルサービス２１２及びリタイアサービス２１４の１以上を有するよう示されている。いくつかの異なる要素として示されているが、バッファエンジン２０８の１以上の要素２１０〜２１４が本発明の範囲及び趣旨から逸脱することなく組み合わせ可能であるということは、当業者に理解されるであろう。
【００２０】
上述されるように、データサービス２１０は、データをポストライトバッファに送信する許可をバッファエージェント１０６に提供する。一実施例では、データサービス２１０は、ポストライトバッファ１１０に一時的に格納されるべきデータと共に、データが最終的にリタイアされるアドレスを送信する。他の実施例では、ポストライトバッファ１１０に送信されるデータフレームは、データを格納するバッファエントリを示すビットベクトルを含むかもしれない。あるいは、テーブルサービス２１２とポストライトバッファ１１０が予めデータが格納されるバッファエントリを知ることとなる共有されたアルゴリズムが存在する場合、ビットベクトルはなくてもよい。データフレームは、システムメモリ１０８のライトプロトコル又はポストライトバッファ１１０のエントリサイズに一致させるため、１バイトのデータ又はバイト列を有することが可能である。
【００２１】
上述されるように、テーブルサービス２１２は、データのテーブルをポストライトバッファに維持する許可をバッファエージェント１０６に提供するかもしれない。一実施例では、テーブルサービス２１２は、同一データをポストライトバッファ１１０に有するテーブルをメモリ２０４に維持する。他の実施例では、メモリ２０４に維持されたテーブルは、ポストライトバッファ１１０に格納されているデータの一部しか有しなくてもよく、又はポストライトバッファ１１０においてインデックス付けされたデータに係るメモリアドレスを有するようにしてもよい。テーブルサービス２１２は、ポストライトバッファ１１０とアルゴリズムを共有して、何れのバッファエントリにデータセットが格納されるか決定する。一実施例では、テーブルサービス２１２とポストライトバッファ１１０の双方が、ポストライトバッファ１１０のサイズ、リセット後に第１データセットを格納すべきバッファエントリ、及び以降のバッファエントリを選択する方法を知っている。以降のバッファエントリを選択する一例となる方法は、最初の使用されていないエントリを使用するであろう。
【００２２】
上述されるように、リタイアサービス２１４は、ポストライトバッファからのデータをメモリアドレスにリタイアする許可をバッファエージェント１０６に提供する。一実施例では、リタイアサービス２１４は、リタイアされるべきポストライトバッファ１１０におけるデータエントリに対応するビットベクトルと共に、システムメモリ１０８のメモリアドレスにＣＡＳ（Ｃｏｌｕｍｎ  Ａｃｃｅｓｓ  Ｓｔｒｏｂｅ）コマンドを送信してもよい。他の実施例では、ポストライトバッファ１１０がデータがリタイアされるべきメモリアドレスを有している場合、リタイアサービス２１４は、リタイアされるべきポストライトバッファ１１０におけるデータエントリに対応するビットベクトルのみを送信するようにしてもよい。
【００２３】
図３は、本発明の一実施例によるポストライトバッファリングのための一例となる方法のフローチャートである。以下の処理はシーケンシャルなプロセスとして説明されるかもしれないが、これらの処理の多くは実際パラレル又は同時に実行されてもよいということは、当業者に容易に明らかとなるであろう。さらに、当該処理の順序は、本発明の実施例の趣旨から逸脱することなく再構成されるかもしれない。
【００２４】
一実現形態によると、メモリライトデータをポストライトバッファ１１０に送信するため（３０２）、データサービス２１０が呼び出されることにより方法３００は開始される。一実施例では、データはネットワークコントローラ１１８から受付可能である。他の実施例では、データはプロセッサ１０２により供給可能である。
【００２５】
次に、バッファエージェント１０６は、テーブルエントリを生成するため（３０４）、テーブルサービス２１２を呼び出す。一実施例では、テーブルサービス２１２は、ポストライトバッファ１１０及びデータが書き込まれるアドレスに送信されるデータを追跡する。
【００２６】
次に、制御ロジック２０２は、ポストライトバッファにおけるデータがリタイア可能であるか決定する（３０６）。一実施例では、あるメモリバンクからのリードトランザクションは、当該メモリバンクへの書き込みが同時に実行されることを禁止する。データが書き込まれるアドレスに基づき、制御ロジック２０２は、データがリタイア可能であるか決定する。
【００２７】
データがリタイア不可である場合、制御ロジック２０２は、他のデータを送信（３０８）又はリタイアするため、それぞれ送信サービス２１０又はリタイアサービス２１４を選択的に呼び出すようにしてもよい。一実施例では、送信サービス２１０は、リタイア可能なデータが他にない場合、ポストライトバッファ１１０に一時的に格納されるべき他のデータを送信するため、選択的に呼び出される。他の実施例では、リタイアサービス２１４は、未使用のバッファエントリが存在しない場合、ポストライトバッファ１１０に格納される他のデータをリタイアするため、選択的に呼び出される。
【００２８】
データがリタイア可能である場合、制御ロジック２０２は、データをリタイアし（３１０）、テーブルエントリを更新するため、それぞれリタイアサービス２１４とテーブルサービス２１１４を選択的に呼び出す。一実施例では、リタイアサービス２１４は、データを格納する適切なメモリ装置を準備するＣＡＳフレームの一部としてリタイアされるべきポストライトバッファ１１０におけるデータに対応するビットベクトルを有する。テーブルサービス２１２は、再利用可能となるように、リタイアされたデータに係るエントリをクリアするようにしてもよい。
【００２９】
図４は、装置によってアクセスされると、バッファエージェント１０６及び／又は関連する方法３００など本発明の１以上の実施例を装置により実現させるコンテンツを有する一例となる記憶媒体のブロック図を示す。これについて、記憶媒体４００は、上述されるように、実行されると装置にバッファエージェントの１以上の特徴を実現させるコンテンツ４０２（命令、データ、それらの何れかの組み合わせなど）を有する。
【００３０】
機械可読（記憶）媒体４００は、以下に限定されるものでないが、フロッピー（登録商標）ディスケット、光ディスク、ＣＤ−ＲＯＭ、光磁気ディスク、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光カード、フラッシュメモリ、又は電子命令を格納するのに適した他のタイプのメディア／機械可読媒体を含むかもしれない。さらに、本発明はまた、コンピュータプログラムプロダクトとしてダウンロードされてもよく、当該プログラムは、通信リンク（モデム、無線又はネットワーク接続など）を介し搬送波又は他の伝搬媒体により実現されるデータ信号を介して、リモートコンピュータから要求元のコンピュータに転送されてもよい。
【００３１】
上記方法の多くは、それらの最も基本的な形式により説明されたが、各処理がこれらの方法の何れかに追加又は削除することが可能であり、本発明の基本的範囲から逸脱することなく、情報が記述されたメッセージの何れかに追加又は削除することが可能である。本発明のコンセプトの任意数の変形が、本発明の範囲及び趣旨の範囲内で想起される。これについて、特定の説明された実施例は、本発明を限定するためでなく、単にそれを説明するため提供されたものである。従って、本発明の範囲は、与えられた特定の実施例によって決定されるべきでなく、以下の請求項の記載によってのみ決定されるべきである。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の一実施例によるバッファエージェントを実現するのに適した一例となる電子装置のブロック図である。
【図２】図２は、本発明の一実施例による一例となるバッファエージェントアーキテクチャのブロック図である。
【図３】図３は、本発明の一実施例によるポストライトバッファリングの一例となる方法のフローチャートである。
【図４】図４は、装置によってアクセスされると、本発明の１以上の実施例の１以上の特徴を装置に実現させるコンテンツを有する一例となる記憶媒体のブロック図である。
【図１】
2008547139.tif 000003
【図２】
2008547139.tif 000004
【図３】
2008547139.tif 000005
【図４】
2008547139.tif 000006
【国際調査報告】
2008547139.tif 000007
2008547139.tif 000008
2008547139.tif 000009
2008547139.tif 000010