(57)【要約】【課題】信頼性の高い抵抗素子を有する半導体装置及びその製造方法を提供する。【解決手段】第１の領域２内に第１の溝１２を形成する工程と、第１の溝内に第１の絶縁層１８を形成する工程と、第１の領域を覆う第１のフォトレジスト膜をマスクとして第２の領域４内にウェル３２を形成する工程と、第１の溝内に形成された第１の絶縁層をエッチング除去する工程と、第２の領域を覆う第２のフォトレジスト膜をマスクとして第１の領域内に第１導電型の不純物層２０を形成する工程と、第１の溝の側面、第１の溝の底面及び第１の領域内における半導体基板の表面に連続して、不純物層より浅い第２導電型の抵抗層２２を形成する工程とを有している。【選択図】図１
2015008213.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域内に第１の溝を形成する工程と、
前記第１の溝内に第１の絶縁層を形成する工程と、
前記第１の領域を覆う第１のフォトレジスト膜をマスクとして、前記半導体基板の第２の領域内に第１の不純物を注入することにより、ウェルを形成する工程と、
前記第１の溝内に形成された前記第１の絶縁層をエッチング除去する工程と、
前記第１の絶縁層をエッチング除去する工程の後に、前記第２の領域を覆う第２のフォトレジスト膜をマスクとして、前記第１の領域内における前記半導体基板内に第１導電型の第２の不純物を注入することにより、前記第１導電型の不純物層を形成する工程と、
前記第１の領域内における前記半導体基板内に前記第１導電型の反対の第２導電型の第３の不純物を注入することにより、前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面に連続して、前記不純物層より浅い前記第２導電型の抵抗層を前記不純物層内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２の領域内における前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程と
前記抵抗層を形成する工程の後に、前記第１の溝及び前記ゲート電極を覆うように第２の絶縁層を形成する工程と、
前記第１の溝内及び前記ゲート電極の側壁に前記第２の絶縁層を残すように、前記第２の絶縁層の一部を除去する工程と
を更に有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１の絶縁層をエッチング除去する工程では、前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面を連続して露出する開口部が形成された前記第２のフォトレジスト膜をマスクとして、前記第１の溝内に形成された前記第１の絶縁層をエッチング除去し、
前記不純物層を形成する工程では、前記第２のフォトレジスト膜をマスクとして、前記半導体基板内に前記第２の不純物を注入することにより、前記不純物層を形成し、
前記抵抗層を形成する工程では、前記第２のフォトレジスト膜をマスクとして、前記半導体基板内に前記第３の不純物を注入することにより、前記抵抗層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記不純物層を形成する工程では、前記第２の不純物を複数の方向から斜め注入することにより、前記不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域内に形成された第１の溝と、
前記半導体基板の第２の領域内に形成されたウェルと、
前記ウェル上に形成されたトランジスタであって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有するトランジスタと、
前記第１の領域内における前記半導体基板内に形成され、前記ウェルとは深さが異なる第１導電型の不純物層と、
前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面に連続して形成され、前記不純物層よりも浅い、前記第１導電型と反対の第２導電型の抵抗層と
を有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１の溝の真下における前記不純物層内の前記第１導電型の第１の不純物の濃度ピーク位置が第１の深さに位置し、
前記第１の領域内の前記第１の溝が形成された領域を除く領域の真下の前記第１の深さにおける前記第１の不純物の濃度は、前記第１の溝の真下の前記第１の深さにおける前記第１の不純物の濃度より低い
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
アナログ回路等を有する半導体装置において、抵抗素子は重要な構成要素である。
【０００３】
近時では、半導体装置の高集積化・小型化等を図るべく、半導体基板内にイオン注入法によりドーパント不純物を注入することにより抵抗層を形成することが提案されている。
【０００４】
抵抗層の不純物濃度を低く設定すれば、電気抵抗の高い抵抗素子を得ることも可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−２２８６６３号公報
【特許文献２】特開２０００−１９６０１９号公報
【特許文献３】特開２００３−３７１９３号公報
【特許文献４】特開２０００−２２１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、必ずしも十分に信頼性の高い抵抗素子が得られない場合があった。
【０００７】
本発明の目的は、信頼性の高い抵抗素子を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板の第１の領域内に第１の溝を形成する工程と、前記第１の溝内に第１の絶縁層を形成する工程と、前記第１の領域を覆う第１のフォトレジスト膜をマスクとして、前記半導体基板の第２の領域内に第１の不純物を注入することにより、ウェルを形成する工程と、前記第１の溝内に形成された前記第１の絶縁層をエッチング除去する工程と、前記第１の絶縁層をエッチング除去する工程の後に、前記第２の領域を覆う第２のフォトレジスト膜をマスクとして、前記第１の領域内における前記半導体基板内に第１導電型の第２の不純物を注入することにより、前記第１導電型の不純物層を形成する工程と、前記第１の領域内における前記半導体基板内に前記第１導電型の反対の第２導電型の第３の不純物を注入することにより、前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面に連続して、前記不純物層より浅い前記第２導電型の抵抗層を前記不純物層内に形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【０００９】
実施形態の他の観点によれば、半導体基板の第１の領域内に形成された第１の溝と、前記半導体基板の第２の領域内に形成されたウェルと、前記ウェル上に形成されたトランジスタであって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有するトランジスタと、前記第１の領域内における前記半導体基板内に形成され、前記ウェルとは深さが異なる第１導電型の不純物層と、前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面に連続して形成され、前記不純物層よりも浅い、前記第１導電型と反対の第２導電型の抵抗層とを有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
開示の半導体装置及びその製造方法によれば、第１の領域を覆う第１のフォトレジスト膜をマスクとして不純物を注入することにより、トランジスタが形成される領域である第２の領域内における半導体基板にウェルを形成する。第２の領域には、第１のフォトレジスト膜を用いてチャネルドープ層が形成されるが、第１の領域は第１のフォトレジスト膜により覆われているため、チャネルドープ層を形成するための不純物は第１の領域には注入されない。第１の領域には、第２の領域を覆う第２のフォトレジスト膜を用いて第１導電型の不純物層が形成される。このため、第１導電型の不純物の濃度が過度に高い箇所が不純物層中に生じるのを防止することができる。このため、第２導電型の抵抗層が断線するのを確実に防止することができ、信頼性の高い抵抗素子を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態による半導体装置を示す平面図及び断面図である。
【図２】図２は、比較例１による半導体装置における不純物プロファイルのシミュレーション結果を示す図である。
【図３】図３は、実施例１による半導体装置における不純物プロファイルのシミュレーション結果を示す図である。
【図４】図４は、実施例２による半導体装置においてＰ型の不純物層を形成する際のイオン注入の加速エネルギーと抵抗素子の抵抗値との関係を示すシミュレーション結果のグラフである。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図２０】図２０は、第２実施形態による半導体装置を示す断面図である。
【図２１】図２１は、第２実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図２２】図２２は、第２実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図２３】図２３は、第２実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図２４】図２４は、第２実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図２５】図２５は、第２実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図２６】図２６は、第２実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図２７】図２７は、第３実施形態による半導体装置を示す平面図及び断面図である。
【図２８】図２８は、第３実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図２９】図２９は、第３実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図３０】図３０は、第３実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図３１】図３１は、第３実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図３２】図３２は、第３実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図３３】図３３は、第３実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図３４】図３４は、第３実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図３５】図３５は、第３実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図３６】図３６は、第３実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図３７】図３７は、第３実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図３８】図３８は、第３実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図３９】図３９は、参考例による半導体装置の製造方法を示す工程図（その１）である。
【図４０】図４０は、参考例による半導体装置の製造方法を示す工程図（その２）である。
【図４１】図４１は、参考例による半導体装置の製造方法を示す工程図（その３）である。
【図４２】図４２は、参考例による半導体装置の製造方法を示す工程図（その４）である。
【図４３】図４３は、参考例による半導体装置の製造方法を示す工程図（その５）である。
【図４４】図４４は、参考例による半導体装置の製造方法を示す工程図（その６）である。
【図４５】図４５は、参考例による半導体装置の製造方法を示す工程図（その７）である。
【発明を実施するための形態】
【００１２】
参考例による半導体装置の製造方法について図３９乃至図４５を用いて説明する。図３９乃至図４５は、参考例による半導体装置の製造方法を示す工程図である。図３９乃至図４５の（ａ）は平面図であり、図３９乃至図４５の（ｂ）は断面図である。図３９乃至図４５における（ｂ）の図面は、図３９乃至図４５における（ａ）の図面のＡ−Ａ′線断面に対応している。図３９乃至図４５における紙面左側は抵抗素子が形成される領域１０２を示しており、図３９乃至図４５における紙面右側はトランジスタが形成される領域１０４を示している。
【００１３】
まず、図３９に示すように、ＳＴＩ（Shallow Trench Isolation）法により、半導体基板１１０に溝１１２を形成し、溝１１２内に絶縁層１１８を埋め込む。トランジスタが形成される領域１０４においては、素子領域１１６ｅを画定する素子分離領域１１８が形成される。抵抗素子が形成される領域１０２内においては、抵抗層１２２（図４２参照）が形成される領域である抵抗層形成領域１１４（図４２参照）に交差するように溝１１２が形成される。溝１１２により囲まれた複数の凸状領域１１６ａ〜１１６ｄは、互いに離間した状態となる。こうして、抵抗層形成領域１１４の長手方向に沿って半導体基板１１０の表面に凸部１１６ａ〜１１６ｄと凹部１１２とが交互に形成された状態となる。
【００１４】
次に、図４０に示すように、全面に、シリコン酸化膜１６１を形成する。次に、全面に、フォトレジスト膜１６５を形成する。次に、抵抗素子が形成される領域１０２及びトランジスタが形成される領域１０４を露出する開口部１６６をフォトレジスト膜１６５に形成する。次に、フォトレジスト膜１６５をマスクとし、イオン注入法により、Ｐ型のドーパント不純物を半導体基板１１０に注入する。これにより、Ｐ型のウェル１３２が形成される。次に、フォトレジスト膜１６５をマスクとし、イオン注入法によりＰ型のドーパント不純物を注入することにより、トランジスタ１４２（図４５参照）の閾値電圧を制御するためのチャネルドープ層（閾値電圧制御層）（図示せず）を形成する。この後、フォトレジスト膜１６５を剥離する。この後、シリコン酸化膜１６１をエッチング除去する。
【００１５】
次に、ゲート絶縁膜１３４を介して、ゲート電極１３６を形成する。次に、全面に、フォトレジスト膜１７２を形成する。次に、抵抗層形成領域１１４を露出する開口部１７４をフォトレジスト膜１７２に形成する。次に、フォトレジスト膜１７２をマスクとし、抵抗層形成領域１１４内の溝１１２内に埋め込まれた絶縁層１１８をエッチング除去する（図４１参照）。この後、フォトレジスト膜１７２を剥離する。
【００１６】
次に、全面にフォトレジスト膜１７３を形成する。次に、抵抗素子が形成される領域１０２を露出する開口部１７５とトランジスタが形成される領域１０４を露出する開口部１７５とをフォトレジスト膜１７３に形成する。次に、フォトレジスト膜１７３とゲート電極１３６とをマスクとし、Ｎ型のドーパント不純物を半導体基板１１０内に注入する。これにより、ゲート電極１３６の両側の半導体基板１１０内にＮ型の低濃度拡散層１３８が形成される。また、抵抗層形成領域１１４内にＮ型の抵抗層１２２が形成される（図４２参照）。次に、フォトレジスト膜１７３をマスクとして、半導体基板１１０内にＰ型のドーパント不純物を注入することにより、トランジスタ１４２の短チャネル効果を防止するためのＰ型のポケット領域（図示せず）を形成する。この際、抵抗素子が形成される領域１０２内にもＰ型のドーパント不純物が注入される。次に、フォトレジスト膜１７３を剥離する。
【００１７】
次に、全面に、絶縁層を形成する。次に、全面に、フォトレジスト膜１７６を形成する。次に、フォトレジスト膜１７６をシリサイドブロック層１２４ａの平面形状にパターニングする。次に、フォトレジスト膜１７６をマスクとし、絶縁層を異方性エッチングする。これにより、抵抗素子が形成される領域１０２内にシリサイドブロック層１２４ａが形成されるとともに、ゲート電極１３６の側壁部分にサイドウォール絶縁膜１２４ｂが形成される（図４３参照）。この後、フォトレジスト膜１７６を剥離する。
【００１８】
次に、全面に、フォトレジスト膜１７８を形成する。次に、抵抗素子が形成される領域１０２とトランジスタが形成される領域１０４とを露出する開口部１８０をフォトレジスト膜１７８に形成する。次に、フォトレジスト膜１７８をマスクとしてＮ型のドーパント不純物を注入する。これにより、サイドウォール絶縁膜１２４ｂが形成されたゲート電極１３６の両側の半導体基板１１０内にＮ型の高濃度拡散層１２６ｂが形成される。低濃度拡散層１２６ｂと高濃度拡散層１３８とによりＮ型のソース／ドレイン領域１４０が形成される。また、抵抗素子が形成される領域１０２内には、抵抗層１２２の両端に接続されたＮ型のコンタクト層１２６ａが形成される。
【００１９】
次に、コンタクト層１２６ａ上、ソース／ドレイン領域１４０上及びゲート電極１３６上に、シリサイド層１２８を形成する（図４５参照）。
【００２０】
こうして、抵抗素子が形成される領域１０２内に、抵抗層１２２を含む抵抗素子１３０が形成される。また、トランジスタが形成される領域１０４内に、ゲート電極１３６とソース／ドレイン領域１４０とを有するトランジスタ１４２が形成される。
【００２１】
こうして、参考例による半導体装置が製造される。
【００２２】
参考例による半導体装置の製造方法では、Ｐ型のウェル１３２を形成する際に用いたフォトレジスト膜１６５を用いてＰ型のチャネルドープ層（図示せず）が形成される。このため、トランジスタが形成される領域１０４内のみならず、抵抗素子が形成される領域１０２内にも、チャネルドープ層を形成するためのＰ型のドーパント不純物が注入される。また、参考例による半導体装置の製造方法では、トランジスタが形成される領域１０４内にＮ型の低濃度拡散層１３８を形成するとともに、抵抗素子が形成される領域１０２内にＮ型の抵抗層１２２を形成する。そして、Ｎ型の低濃度拡散層１３８とＮ型の抵抗層１２２を形成する際に用いたフォトレジスト膜１７３を用いてＰ型のドーパント不純物を注入することにより、トランジスタ１４２のポケット領域（図示せず）が形成される。ポケット領域を形成する際に注入されるＰ型のドーパント不純物は、トランジスタが形成される領域１０４内のみならず、抵抗素子が形成される領域１０２内にも注入される。このため、参考例による半導体装置の製造方法では、Ｐ型の不純物濃度が過度に高い箇所が抵抗素子が形成される領域１０２内に生じる場合がある。Ｐ型の不純物濃度が過度に高い箇所においては、抵抗層１２２が十分にＮ型化されない場合があり、抵抗層１２２に断線が生じる場合がある。このため、参考例による半導体装置の製造方法では十分な信頼性が得られない場合があった。
【００２３】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図１９を用いて説明する。
【００２４】
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す平面図及び断面図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ′線断面図である。図１における紙面左側は抵抗素子が形成される領域２を示しており、図１における紙面右側はトランジスタが形成される領域４を示している。
【００２５】
まず、抵抗素子３０について説明する。
【００２６】
半導体基板１０としては、例えばシリコン基板が用いられている。半導体基板の導電型は、例えばＰ型とする。半導体基板の比抵抗は、例えば１０〜５０Ω・ｃｍ程度とする。
【００２７】
半導体基板１０には、溝１２が形成されている。溝１２は、後述する抵抗層２２が形成される領域（抵抗層形成領域、所定領域）１４に交差するようにレイアウトされている。溝１２が形成された領域は、凹部となっている。溝１２が形成された領域を除く領域は、凸部（凸状領域、活性領域）１６ａ〜１６ｄとなっている。複数の凸状領域１６ａ〜１６ｄが、溝１２によりそれぞれ囲われている。抵抗層形成領域１４に交差する溝１２の幅は、例えば０．２〜１．０μｍ程度とする。溝１２の深さは、例えば０．３〜１．０μｍ程度とする。半導体基板１０の主面の面内方向に対する溝１２の内壁の傾斜角は、例えば８０〜８８°程度とする。複数の凸状領域１６ａ〜１６ｄは、互いに離間している。複数の凸状領域１６ａ〜１６ｄの一部と抵抗層形成領域１４の一部とは平面視において重なり合っている。複数の凸状領域１６ａ〜１６ｄと抵抗層形成領域１４とがこのように配されているため、抵抗層形成領域１６ａ〜１６ｄ内においては、抵抗層形成領域１４の長手方向に沿って凸部１６ａ〜１６ｄと凹部１２とが交互に生じている。即ち、抵抗層形成領域１４内において、抵抗層形成領域１４の長手方向に沿って凹凸が交互に生じている。
【００２８】
このように、抵抗層形成領域１４の長手方向に沿って凸部１６ａ〜１６ｄと凹部１２とが交互に生ずるように溝１２が形成されている。
【００２９】
溝１２内には、絶縁層１８が埋め込まれている。絶縁層１８の材料としては、例えば二酸化シリコンが用いられている。抵抗層形成領域１４内においては、絶縁層１８はエッチング除去されている。
【００３０】
抵抗層形成領域１４における半導体基板１０内には、例えばＰ型のドーパント不純物が注入されており、これにより、例えばＰ型の不純物層２０が形成されている。不純物層２０に注入するＰ型のドーパント不純物としては、例えばボロン（Ｂ）が用いられている。不純物層２０の厚さは、後述するウェル３２の厚さとは異なっている。不純物層２０の深さとウェル３２の深さとが異なっているのは、別個のマスクを用いて異なったイオン注入条件によりそれぞれ形成しているためである。ここで、溝１２の真下、即ち、溝１２の直下の領域内における不純物層２０内のＰ型のドーパント不純物の濃度ピーク位置を、第１の深さとする。第１の深さは、溝１２が形成されていない領域における半導体基板１０の表面から溝１２の真下におけるＰ型のドーパント不純物の濃度ピーク位置までの深さである。凸状領域１６ａ〜１６ｄの真下、即ち、凸状領域１６ａ〜１６の直下の領域内の第１の深さにおけるＰ型のドーパント不純物の濃度は、溝１２の真下の第１の深さにおけるＰ型のドーパント不純物の濃度より低い。このように、半導体基板１０の表面の凹凸に沿うようにＰ型の不純物層２０が形成されている。半導体基板１０の表面の凹凸に沿うように不純物層２０が形成されているのは、抵抗層形成領域１４内の溝１２内に埋め込まれた絶縁層１８をエッチング除去した後にドーパント不純物を注入することにより、不純物層２０を形成しているためである。
【００３１】
抵抗層形成領域１４内における半導体基板１０には、例えばＮ型のドーパント不純物が注入されており、これにより、例えばＮ型の抵抗層２２が形成されている。抵抗層２２に注入するＮ型のドーパント不純物としては、例えば砒素（Ａｓ）が用いられている。抵抗層２２は、半導体基板１０の表面の凹凸に沿うように形成されている。抵抗層２２は、不純物層２０よりも浅く形成されている。抵抗層２２の底面は、不純物層２０の底面よりも上方に位置している。即ち、不純物層２０内に抵抗層２２が形成されている。
【００３２】
抵抗層２２が形成された半導体基板１０上には、シリサイドブロック層２４ａが形成されている。シリサイドブロック層２４ａの材料としては、例えば二酸化シリコンが用いられている。シリサイドブロック層２４ａは、凸状領域１６ａ〜１６ｄのシリサイド化を防止するためのものである。シリサイドブロック層２４ａは、凸状領域１６ａの一部と、凸状領域１６ｂ、１６ｃの全部と、凸状領域１６ｄの一部とを覆うように形成されている。抵抗層形成領域１４のうちの両端部は、シリサイドブロック層２４ａから露出している。
【００３３】
凸状領域１６ａ、１６ｄのうちのシリサイドブロック層２４ａにより覆われていない部分には、例えばＮ型の不純物層（コンタクト層）２６ａが形成されている。コンタクト層２６ａに注入するＮ型のドーパント不純物としては、例えば燐（Ｐ）が用いられている。コンタクト層２６ａは、抵抗層２２の両端に接続されている。
【００３４】
Ｎ型のコンタクト層２６ａ上には、例えばコバルトシリサイド（ＣｏＳｉ２）のシリサイド層２８が形成されている。
【００３５】
こうして、Ｎ型の抵抗層２２を含む抵抗素子３０が形成されている。
【００３６】
次に、トランジスタ４２について説明する。
【００３７】
トランジスタが形成される領域４内においては、トランジスタ４２が形成される素子領域（活性領域）１６ｅを囲うように溝１２が形成されている。
【００３８】
溝１２内には、絶縁層１８が埋め込まれている。溝１２内に埋め込まれた絶縁層１８により、素子領域１６ｅを画定する素子分離領域１８が形成されている。
【００３９】
素子領域１６ｅを含む領域における半導体基板１０内には、例えばＰ型のウェル３２が形成されている。ウェル３２に注入するＰ型のドーパント不純物としては、例えばＢが用いられている。
【００４０】
ウェル３２には、トランジスタ４２の閾値電圧を制御するためのチャネルドープ層（閾値電圧制御層）（図示せず）が形成されている。かかるチャネルドープ層はＰ型のドーパント不純物を注入することにより形成されている。
【００４１】
素子領域１６ｅ上には、ゲート絶縁膜３４を介して、ゲート電極３６が形成されている。ゲート電極３６は、素子領域１６ｅと交差するようにレイアウトされている。ゲート絶縁膜３４としては、例えば膜厚１〜３０ｎｍ程度のシリコン酸化膜が用いられている。ゲート電極３６としては、例えば、厚さ１００〜５００ｎｍ程度のポリシリコン膜が用いられている。
【００４２】
ゲート電極３６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型の低濃度拡散層（エクステンション領域）３８が形成されている。低濃度拡散層３８に注入するＮ型のドーパント不純物としては、例えばＰ（リン）が用いられている。
【００４３】
トランジスタ４２のチャネル領域と低濃度拡散層３８との間には、短チャネル効果を防止するためのポケット領域（図示せず）が形成されている。ポケット領域は、Ｐ型のドーパント不純物を斜め注入することにより形成されている。
【００４４】
ゲート電極３６の側壁部分には、サイドウォール絶縁膜２４ｂが形成されている。サイドウォール絶縁膜２４ｂの材料としては、例えば二酸化シリコンが用いられている。
【００４５】
サイドウォール絶縁膜２４ｂが形成されたゲート電極３６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度拡散層２６ｂが形成されている。低濃度拡散層３８と高濃度拡散層２６ｂとによりエクステンションソース／ドレイン構造のＮ型のソース／ドレイン領域４０が形成されている。
【００４６】
ソース／ドレイン領域４０上及びゲート電極３６の上部には、例えばコバルトシリサイドのシリサイド層２８が形成されている。
【００４７】
こうして、ゲート電極３６とソース／ドレイン領域４０とを有するＮチャネル型のＭＯＳトランジスタ４２が形成されている。
【００４８】
抵抗素子３０とトランジスタ４２とが形成された半導体基板１０上には、例えば、膜厚５００〜１０００ｎｍ程度の層間絶縁膜４４が形成されている。層間絶縁膜４４としては、例えばシリコン酸化膜が用いられている。
【００４９】
層間絶縁膜４４には、シリサイド層２８に達するコンタクトホール４６が形成されている。
【００５０】
コンタクトホール４６内には、例えチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを積層したバリア膜（図示せず）が形成されている。
【００５１】
バリア膜が形成されたコンタクトホール４６内には、例えばタングステンの導体プラグ４８が埋め込まれている。
【００５２】
導体プラグ４８が埋め込まれた層間絶縁膜４４上には、例えば膜厚３００〜７００ｎｍ程度の層間絶縁膜５０が形成されている。層間絶縁膜５０としては、例えばシリコン酸化膜が用いられている。
【００５３】
層間絶縁膜５０には、配線５２を埋め込むための溝５４が形成されている。導体プラグ４８の上面は溝５４の底部に露出している。
【００５４】
溝５４内には、例えばタンタル（Ｔａ）のバリア膜（図示せず）が形成されている。
【００５５】
バリア膜が形成された溝５４内には、例えば銅（Ｃｕ）の配線５２が埋め込まれている。
【００５６】
配線５２が埋め込まれた層間絶縁膜５０上には、例えば、膜厚３００〜７００ｎｍ程度の層間絶縁膜５６が形成されている。層間絶縁膜５６としては、例えばシリコン酸化膜が用いられている。
【００５７】
こうして、本実施形態による半導体装置が形成されている。
【００５８】
（評価結果）
次に、本実施形態による半導体装置の評価結果について説明する。
【００５９】
図２は、比較例１、即ち、図４５を用いて上述した参考例による半導体装置における不純物プロファイルのシミュレーション結果を示す図である。図２（ａ）は、参考例による半導体装置の一部を拡大して示した断面図である。図２（ａ）における横軸は半導体基板の主面に沿った方向であるＸ方向の寸法を示しており、図２（ａ）における縦軸は半導体基板の深さ方向であるＹ方向の寸法を示している。図２（ｂ）は、参考例による半導体装置における不純物プロファイルを示すグラフである。図２（ｂ）に示す不純物プロファイルは、図２（ａ）の点線に沿った不純物プロファイルを示している。図２（ｂ）における実線は、Ｐ型のドーパント不純物であるＢの不純物プロファイルを示している。図２（ｂ）における破線は、Ｎ型のドーパント不純物であるＡｓの不純物プロファイルを示している。図２（ｂ）における一点鎖線は、Ｐ型のドーパント不純物とＮ型のドーパント不純物とにより互いに相殺される分を考慮した実効的な不純物濃度を示している。
【００６０】
比較例１においては、Ｐ型のウェル１３２を形成する際のイオン注入条件は、以下の通りとした。イオン種はＢとした。加速エネルギーは３００ｋｅＶとした。ドーズ量を５．０×１０１３ｃｍ−２とした。チルト角は７°とした。
【００６１】
また、比較例１においては、Ｐ型のチャネルドープ層（図示せず）を形成する際のイオン注入条件は、以下の通りとした。イオン種はＢとした。加速エネルギーは７〜１５ｋｅＶとした。ドーズ量を１．５×１０１２〜６．０×１０１２ｃｍ−２とした。チルト角は７°とした。
【００６２】
また、比較例１においては、Ｐ型のポケット領域（図示せず）を形成する際のイオン注入条件は、以下の通りとした。イオン種はＢとした。加速エネルギーは４０ｋｅＶとした。１回のドーズ量を８．９×１０１３ｃｍ−２とし、４方向から合計で４回の斜め注入を行った。チルト角は２８°とした。
【００６３】
また、比較例１においては、Ｎ型の抵抗層１２２を形成する際のイオン注入条件は、以下の通りとした。イオン種はＡｓとした。加速エネルギーは２ｋｅＶとした。ドーズ量は１．０×１０１５ｃｍ−２とした。チルト角は０°とした。
【００６４】
また、比較例１においては、溝１１２を以下のように形成した。即ち、半導体基板１１０の主面の面内方向と溝１１２の内壁との為す角度は８７°とした。抵抗層形成領域１１４内における溝１１２と溝１１２との間の距離は０．３３μｍとした。抵抗層形成領域１１４に交差する溝１２の幅は０．３３μｍとした。溝１１２の深さは、０．３３μｍとした。抵抗層形成領域１１４に交差する溝の数は３とした。
【００６５】
図２から分かるように、比較例１、即ち、参考例による半導体装置では、Ｐ１の箇所及びＰ２の箇所において、不純物層１２２におけるＮ型不純物濃度がＰ型不純物濃度に対して十分に大きくなっていない。比較例１の場合には、Ｐ１の箇所やＰ２の箇所において、抵抗層１２２が十分にＮ型化し得ない場合があり、抵抗層１２２に断線が生ずる場合がある。このため、比較例１の場合には、十分な信頼性が得られない場合がある。
【００６６】
図３は、実施例１、即ち、本実施形による半導体装置における不純物プロファイルのシミュレーション結果を示す図である。図３（ａ）は、本実施形態による半導体装置の一部を拡大して示した断面図である。図３（ａ）における横軸は半導体基板の主面に沿った方向であるＸ方向の寸法を示しており、図３（ｂ）における縦軸は半導体基板の深さ方向であるＹ方向の寸法を示している。図３（ｂ）は、参考例による半導体装置における不純物プロファイルを示すグラフである。図３（ｂ）に示す不純物プロファイルは、図３（ａ）の点線に沿った不純物プロファイルを示している。図３（ｂ）における実線は、Ｐ型のドーパント不純物であるＢの不純物プロファイルを示している。図３（ｂ）における破線は、Ｎ型のドーパント不純物であるＡｓの不純物プロファイルを示している。図３（ｂ）における一点鎖線は、Ｐ型のドーパント不純物とＮ型のドーパント不純物とにより互いに相殺される分を考慮した実効的な不純物濃度を示している。
【００６７】
実施例１においては、Ｐ型の不純物層２０を形成する際のイオン注入条件は、以下の通りとした。イオン種はＢとした。加速エネルギーは１０ｋｅＶとした。１回のドーズ量を７．５×１０１２ｃｍ−２とし、４方向から合計で４回の斜め注入を行った。チルト角は４５°とした。
【００６８】
実施例１においては、Ｎ型の抵抗層２２を形成する際のイオン注入条件は、比較例１と同様に、以下の通りとした。イオン種はＡｓとした。加速エネルギーは２ｋｅＶとした。ドーズ量は１．０×１０１５ｃｍ−２とした。チルト角は０°とした。
【００６９】
実施例１においては、比較例１と同様に、溝１２を以下のように形成した。即ち、半導体基板１０の主面の面内方向と溝１２の内壁との為す角度は８７°とした。抵抗層形成領域１４内における溝１２と溝１２との間の距離は０．３３μｍとした。抵抗層形成領域１４に交差する溝１２の幅は０．３３μｍとした。溝１２の深さは、０．３３μｍとした。抵抗層形成領域１４に交差する溝の数は３とした。
【００７０】
実施例１の場合、即ち、本実施形態の場合には、各箇所において、Ｎ型不純物濃度がＰ型不純物濃度に対して十分に大きくなっている。
【００７１】
このことから、本実施形態によれば、Ｎ型の抵抗層２２が断線するのを確実に防止することができ、信頼性の高い抵抗素子を有する半導体装置を提供し得ることが分かる。
【００７２】
図４は、実施例２、即ち、本実施形態における半導体装置においてＰ型の不純物層を形成する際のイオン注入の加速エネルギーと抵抗素子の抵抗値との関係を示すシミュレーション結果のグラフである。図４における横軸は、Ｐ型の不純物層２０を形成する際のイオン注入の加速エネルギーを示している。図４における縦軸は、抵抗素子３０の抵抗値を示している。
【００７３】
実施例２においては、Ｐ型の不純物層２０を形成する際のイオン注入条件は、以下の通りとした。イオン種はＢとした。１回のドーズ量を７．５×１０１２ｃｍ−２とし、４方向から合計で４回の斜め注入を行った。チルト角は４５°とした。
【００７４】
また、実施例２においては、Ｎ型の抵抗層２２を形成する際のイオン注入条件は、実施例１と同様に、以下の通りとした。イオン種はＡｓとした。加速エネルギーは２ｋｅＶとした。ドーズ量は１．０×１０１５ｃｍ−２とした。チルト角は０°とした。
【００７５】
また、実施例２においては、実施例１と同様に溝１２を形成した。
【００７６】
図４から分かるように、Ｐ型の不純物層２０を形成する際のイオン注入の加速エネルギーが低くなるに伴って、抵抗素子３０の抵抗値が上昇する傾向がある。
【００７７】
このことから、本実施形態では、Ｐ型の不純物層２０を形成する際の加速エネルギーを適宜設定することにより、所望の抵抗値の抵抗素子３０を得ることができることが分かる。
【００７８】
このように、本実施形態によれば、トランジスタが形成される領域４に形成されているＰ型のウェル３２と同様のウェルが、抵抗素子が形成される領域２内には形成されていない。また、トランジスタ４２のチャネルドープ層（図示せず）やポケット領域（図示せず）を形成する際にトランジスタが形成される領域４に注入されるドーパント不純物が、抵抗素子が形成される領域２には注入されていない。このため、抵抗素子が形成される領域２においては、Ｐ型のドーパント不純物の濃度が過度に高い箇所が生じていない。一方、抵抗素子が形成される領域２内には、Ｐ型ウェル３２とは別個の工程で形成されたＰ型の不純物層２０が形成されている。そして、かかるＰ型不純物層２０内にＮ型の抵抗層２２が形成されている。かかるＰ型の不純物層２０にはＰ型の不純物濃度が過度に高い箇所は生じていない。このため、本実施形態によれば、Ｎ型の抵抗層２２が断線するのを確実に防止することができ、信頼性の高い抵抗素子を有する半導体装置を提供することができる。
【００７９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図５乃至図１９を用いて説明する。図５乃至図１９は、本実施形態による半導体装置の製造方法を示す工程図である。図５乃至図１９の（ａ）は平面図であり、図５乃至図１９の（ｂ）は断面図である。図５乃至図１９における（ｂ）の図面は、図５乃至図１９における（ａ）の図面のＡ−Ａ′線断面に対応している。
【００８０】
まず、半導体基板１０を用意する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。半導体基板１０の比抵抗は、例えば１０〜５０Ω・ｃｍ程度とする。
【００８１】
次に、半導体基板１０上の全面に、例えば熱酸化法により、例えば膜厚５〜３０ｎｍ程度のシリコン酸化膜５８を形成する。
【００８２】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００〜１５０ｎｍ程度のシリコン窒化膜６０を形成する。
【００８３】
次に、全面に、例えばスピンコート法によりフォトレジスト膜６２を形成する。
【００８４】
次に、フォトリソグラフィ技術を用い、溝１２の平面形状の開口部６４をフォトレジスト膜６２に形成する。
【００８５】
次に、フォトレジスト膜６２をマスクとして、開口部６４内に露出したシリコン窒化膜６０をエッチングする。
【００８６】
次に、フォトレジスト膜６２をマスクとして、開口部６４内に露出したシリコン酸化膜５８をエッチングする。
【００８７】
次に、フォトレジスト膜６２及びシリコン窒化膜６０をマスクとして、半導体基板１０を異方性エッチングする。こうして、図５に示すように、半導体基板１０に溝１２が形成される。溝１２の深さは、半導体基板１０の表面から例えば０．３〜１．０μｍ程度とする。
【００８８】
この後、例えばアッシングによりフォトレジスト膜を剥離する。
【００８９】
次に、図６に示すように、全面に、例えば高密度プラズマＣＶＤ法により、膜厚４００〜１１００ｎｍ程度の二酸化シリコンの絶縁層６０を形成する。
【００９０】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜６０の表面が露出するまで絶縁層１８を研磨する。こうして、図７に示すように、シリコン窒化膜６０上のシリコン酸化膜１８が除去される。
【００９１】
次に、図８に示すように、シリコン窒化膜６０及びシリコン酸化膜５８をエッチング除去する。素子領域１６ｅを画定する素子分離領域１８が、溝１２内に埋め込まれた絶縁層１８により形成される。溝１２は、抵抗層形成領域１４に交差するように形成される。抵抗層形成領域１４に交差する溝１２の幅は、例えば０．２〜１．０μｍ程度とする。溝１２の深さは、例えば０．３〜１．０μｍ程度とする。半導体基板１０の主面の面内方向に対する溝１２の内壁の傾斜角は、例えば８０〜８８°程度とする。溝１２により囲まれた複数の凸状領域１６ａ〜１６ｄは、互いに離間した状態となる。複数の凸状領域１６ａ〜１６ｄの一部と抵抗層形成領域１４（図１（ａ）参照）の一部とが互いに重なり合った状態となる。こうして、抵抗層形成領域１４の長手方向に沿って半導体基板１０の表面に凸部１６ａ〜１６ｄと凹部１２とが交互に形成された状態となる。
【００９２】
こうして、ＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に溝１２が形成され、溝１２内に絶縁層１８が埋め込まれる。
【００９３】
次に、全面に、例えば熱酸化法により、例えば膜厚１０〜２０ｎｍ程度のシリコン酸化膜６１を形成する。
【００９４】
次に、全面に、スピンコート法により、フォトレジスト膜６５を形成する。
【００９５】
次に、トランジスタが形成される領域４を露出する開口部６６をフォトレジスト膜６５に形成する。
【００９６】
次に、フォトレジスト膜６５をマスクとし、イオン注入法により、半導体基板１０内にＰ型のドーパント不純物を注入する（図９参照）。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば２００ｋｅＶ〜１ＭｅＶとする。ドーズ量は、例えば１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２程度とする。チルト角は、例えば７°とする。こうして、Ｐ型のウェル３２が形成される。
【００９７】
次に、フォトレジスト膜６５をマスクとし、イオン注入法により、半導体基板１０内にＰ型のドーパント不純物を注入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば１０〜５０ｋｅＶとする。ドーズ量は、例えば１×１０１２〜５×１０１３ｃｍ−２程度とする。チルト角は、例えば７°とする。こうして、チャネルドープ層（図示せず）が形成される。
【００９８】
次に、例えばアッシングによりフォトレジスト膜６５を剥離する。
【００９９】
次に、Ｐ型のウェル３２内に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０００〜１０２５℃程度とする。熱処理を行う際の雰囲気は、例えばＮ２雰囲気とする。熱処理時間は、例えば１０〜３０秒程度とする。
【０１００】
次に、シリコン酸化膜６１をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。
【０１０１】
次に、全面に、例えば熱酸化法により、膜厚１〜３０ｎｍ程度の二酸化シリコンのゲート絶縁膜３４を形成する。
【０１０２】
次に、全面に、例えばＣＶＤ法により、膜厚１００〜５００ｎｍ程度のポリシリコン膜３６を形成する。
【０１０３】
次に、フォトリソグラフィ技術を用いて、ポリシリコン膜３６をパターニングする。これにより、ポリシリコンのゲート電極３６が形成される（図１０参照）。ゲート電極３６は、平面視において素子領域１６ｅに交差するように形成される。
【０１０４】
次に、全面に、スピンコート法により、フォトレジスト膜６８を形成する。
【０１０５】
次に、トランジスタが形成される領域４を露出する開口部７０をフォトレジスト膜６８に形成する。
【０１０６】
次に、フォトレジスト膜６８をマスクとし、イオン注入法により、ゲート電極３６の両側の半導体基板１０内にＮ型のドーパント不純物を注入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば１０〜７０ｋｅＶ程度とする。ドーズ量は、例えば１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２程度とする。チルト角は、例えば０°とする。こうして、ゲート電極３６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型の低濃度拡散層（エクステンション領域）３８が形成される（図１１参照）。
【０１０７】
次に、フォトレジスト膜６８をマスクとし、斜めイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を注入する。Ｐ型のドーパント不純物としては、例えば二フッ化ホウ素（ＢＦ２）を用いる。加速エネルギーは、例えば５０〜１００ｋｅＶ程度とする。１回のドーズ量を例えば１×１０１２〜１×１０１３ｃｍ−２程度とし、例えば、４方向から合計で４回の斜め注入を行う。チルト角は例えば２５〜４５°程度とする。これにより、トランジスタ４２のチャネル領域と低濃度拡散層３８との間にＰ型のポケット領域（図示せず）が形成される。
【０１０８】
この後、例えばアッシングにより、フォトレジスト膜６８を剥離する。
【０１０９】
次に、全面に、スピンコート法により、フォトレジスト膜７２を形成する。
【０１１０】
次に、抵抗層形成領域１４を露出する開口部７４をフォトレジスト膜７２に形成する。
【０１１１】
次に、フォトレジスト膜７２をマスクとし、抵抗層形成領域１４内の溝１２内に埋め込まれた絶縁層１８をエッチング除去する（図１２参照）。エッチングガスとしては、例えばＣＦ系ガスを用いる。
【０１１２】
次に、フォトレジスト膜７２をマスクとし、例えばイオン注入法により、例えばＰ型のドーパント不純物を半導体基板１０内に注入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば５〜１００ｋｅＶ程度とする。１回のドーズ量を例えば５×１０１２〜１×１０１３ｃｍ−２とし、例えば、４方向から合計で４回の斜め注入を行う。チルト角は例えば２５〜４５°とする。これにより、抵抗層形成領域１４における半導体基板１０内に、例えばＰ型の不純物層２０が形成される。溝１２の真下におけるＰ型のドーパント不純物の濃度ピーク位置を、第１の深さとする。凸状領域１６ａ〜１６ｄの真下の第１の深さにおけるＰ型不純物濃度は、溝１２の真下の第１の深さにおけるＰ型不純物濃度より低い。抵抗層形成領域１４内の溝１２内に埋め込まれた絶縁層１８をエッチング除去した後にドーパント不純物を注入するため、半導体基板１０の表面の凹凸に沿うように不純物層２０が形成される（図１３参照）。
【０１１３】
次に、フォトレジスト膜７２をマスクとし、例えばイオン注入法により、例えばＮ型のドーパント不純物を半導体基板１０内に注入する。Ｎ型のドーパント不純物としては、例えばＡｓを用いる。加速エネルギーは、例えば１〜５ｋｅＶ程度とする。ドーズ量は例えば５×１０１４〜５×１０１５ｃｍ−２とする。チルト角は例えば０°とする。これにより、抵抗層形成領域１４における半導体基板１０内に、例えばＮ型の抵抗層２２が形成される。こうして、半導体基板１０の表面の凹凸に沿うように抵抗層形成領域１４に抵抗層２２が形成される（図１４参照）。
【０１１４】
この後、例えばアッシングにより、フォトレジスト膜７２を剥離する。
【０１１５】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１５０ｎｍ程度の二酸化シリコンの絶縁膜２４を形成する。
【０１１６】
次に、全面に、スピンコート法により、フォトレジスト膜７６を形成する。
【０１１７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７６をシリサイドブロック層２４ａの平面形状にパターニングする（図１５参照）。
【０１１８】
次に、フォトレジスト膜７６をマスクとして、絶縁膜２４を異方性エッチングする。これにより、抵抗素子が形成される領域２内においては、二酸化シリコンのシリサイドブロック層２４ａが形成される。抵抗層形成領域１４のうちの両端部を除く領域が、シリサイドブロック層７６により覆われた状態となる。抵抗素子が形成される領域２内において溝１２により囲まれた複数の領域１６ａ〜１６ｄのうち、抵抗素子３０の両端部が形成される領域以外の領域は、シリサイドブロック層７６により覆われた状態となる。トランジスタが形成される領域４内においては、ゲート電極３６の側壁部分に二酸化シリコンのサイドウォール絶縁膜２４ｂが形成される（図１６参照）。
【０１１９】
次に、全面に、スピンコート法により、フォトレジスト膜７８を形成する。
【０１２０】
次に、フォトリソグラフィ技術を用い、抵抗素子が形成される領域２とトランジスタが形成される領域４とを露出する開口部８０をフォトレジスト膜７８に形成する。
【０１２１】
次に、フォトレジスト膜７８をマスクとし、例えばイオン注入法により、例えばＮ型のドーパント不純物を注入する。ドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば１０〜２０ｋｅＶ程度とする。ドーズ量は、例えば１×１０１５〜６×１０１５ｃｍ−２程度とする。チルト角は、例えば７°程度とする。これにより、抵抗素子が形成される領域２内の凸状領域１６ａ〜１６ｄのうちのシリサイドブロック層２４ａにより覆われていない領域に、例えばＮ型の不純物層（コンタクト層）２６ａが形成される。また、サイドウォール絶縁膜２４ｂが形成されたゲート電極３６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度拡散層２６ｂが形成される。低濃度拡散層３８と高濃度拡散層２６ｂとによりエクステンションソース／ドレイン構造のソース／ドレイン領域４０が形成される（図１７参照）。
【０１２２】
この後、例えばアッシングにより、フォトレジスト膜７８を剥離する。
【０１２３】
次に、全面に、例えば膜厚５〜１０ｎｍ程度の例えばコバルトの高融点金属膜を形成する。
【０１２４】
次に、熱処理を行うことにより、高融点金属膜中のコバルト原子と半導体基板１０中のシリコン原子とを反応させるとともに、高融点金属中のコバルト原子とゲート電極３６中のシリコン原子とを反応させる。これにより、コンタクト層２６ａ上にコバルトシリサイドのシリサイド層２８が形成される。また、ソース／ドレイン領域４０上及びゲート電極３６上にコバルトシリサイドのシリサイド層２８が形成される（図１８参照）。
【０１２５】
こうして、抵抗素子が形成される領域２内に、抵抗層２２を含む抵抗素子３０が形成される。また、トランジスタが形成される領域４内に、ゲート電極３６とソース／ドレイン領域４０とを有するトランジスタ４２が形成される。
【０１２６】
次に、全面に、例えばＣＶＤ法により、膜厚５００〜１０００ｎｍ程度の二酸化シリコンの層間絶縁膜４４を形成する。
【０１２７】
次に、フォトリソグラフィ技術を用い、シリサイド層２８に達するコンタクトホール４６を形成する。
【０１２８】
次に、全面に、例えばスパッタリング法により、例えばＴｉ膜とＴｉＮ膜とを積層した膜厚２０〜３０ｎｍ程度のバリア膜（図示せず）を形成する。
【０１２９】
次に、全面に、例えばＣＶＤ法により、例えば膜厚２００〜５００ｎｍ程度のタングステン膜を形成する。
【０１３０】
次に、例えばＣＭＰ法により、層間絶縁膜の表面が露出するまでタングステン膜及びバリア膜を研磨する。これにより、コンタクトホール４６内にタングステンの導体プラグ４８が埋め込まれる。
【０１３１】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００〜７００ｎｍ程度の二酸化シリコンの層間絶縁膜５０を形成する。
【０１３２】
次に、フォトリソグラフィ技術を用い、配線５２を埋め込むための溝５４を層間絶縁膜５０に形成する。これにより、導体プラグ４８の上部が溝５４の底部に露出する。
【０１３３】
次に、全面に、例えばスパッタリング法により、例えばＴｉ膜とＴｉＮ膜とを積層した膜厚２０〜５０ｎｍ程度のバリア膜（図示せず）を形成する。
【０１３４】
次に、全面に、例えばスパッタリング法により、例えば膜厚１００〜２００ｎｍ程度のＣｕのシード層（図示せず）を形成する。
【０１３５】
次に、全面に、例えば電気めっき法により、例えば膜厚８００ｎｍ〜１μｍ程度のＣｕ膜５２を形成する。
【０１３６】
次に、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまで、Ｃｕ膜５２を研磨する。これにより、溝５４内にＣｕの配線５２が埋め込まれる。
【０１３７】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００〜７００ｎｍ程度の二酸化シリコンの層間絶縁膜５６を形成する。
【０１３８】
こうして、本実施形態による半導体装置が製造される（図１９参照）。
【０１３９】
このように、本実施形態によれば、抵抗素子が形成される領域２を覆うフォトレジスト膜６５をマスクとしてＰ型の不純物を注入することにより、トランジスタが形成される領域４内における半導体基板１０にウェル３２を形成する。トランジスタが形成される領域４には、フォトレジスト膜６５を用いてチャネルドープ層が形成されるが、抵抗素子が形成される領域２には、チャネルドープ層を形成するためのＰ型の不純物が注入されない。一方、抵抗素子が形成される領域２には、トランジスタが形成される領域４を覆うフォトレジスト膜７２を用いてＰ型の不純物層２０が形成される。このため、本実施形態によれば、Ｐ型の不純物の濃度が過度に高い箇所が不純物層２０中に生じるのを防止することができ、Ｎ型の抵抗層２２が断線するのを確実に防止することができ、ひいては信頼性の高い抵抗素子を有する半導体装置を提供することができる。
【０１４０】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図２０乃至図２６を用いて説明する。図１乃至図１９に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１４１】
本実施形態による半導体装置及びその製造方法は、フォトレジスト膜７６（図１５参照）を用いることなく、絶縁層２４をエッチングするものである。
【０１４２】
（半導体装置）
まず、本実施形態による半導体装置について図２０を用いて説明する。図２０は、本実施形態による半導体装置を示す断面図である。
【０１４３】
図２０に示すように、抵抗素子が形成される領域２においては、抵抗層形成領域１４内における溝１２内に絶縁層２４ｃが形成されている。絶縁層２４ｃとサイドウォール絶縁膜２４ｂとは同一の絶縁層２４を異方性エッチングすることにより形成されたものである。抵抗層形成領域１４内の溝１２の側面は絶縁層２４ｃにより覆われている。また、抵抗層形成領域１４内における溝１２の底面も絶縁層２４ｃにより覆われている。抵抗層形成領域１４内における溝１２の底面を絶縁層２４ｃにより確実に覆うべく、抵抗層形成領域１４に交差する溝１２の幅は比較的狭く設定されている。ここでは、抵抗層形成領域１４に交差する溝１２の幅を、例えば１．０μｍ程度とする。
【０１４４】
抵抗素子が形成される領域２内における凸状領域１６ａ〜１６ｄの上部には、例えばＮ型の不純物層２６ａが形成されている。
【０１４５】
Ｎ型の不純物層２６ａ上にはシリサイド層２８が形成されている。
【０１４６】
こうして、本実施形態による半導体装置が形成されている。
【０１４７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２１乃至図２６を用いて説明する。図２１乃至図２６は、本実施形態による半導体装置の製造方法を示す工程図である。図２１乃至図２６の（ａ）は平面図であり、図２１乃至図２６の（ｂ）は断面図である。図２１乃至図２６における（ｂ）の図面は、図２１乃至図２６における（ａ）の図面のＡ−Ａ′線断面に対応している。
【０１４８】
まず、図５に示す第１実施形態による半導体装置の製造方法と同様にして、抵抗層形成領域１４（図２０参照）に交差するように溝１２を形成する（図２１参照）。抵抗層形成領域１４に交差する溝１２の幅ｗ１は、比較的狭く設定される。ここでは、抵抗層形成領域１４に交差する溝１２の幅ｗ１を、例えば１．０μｍ程度とする。
【０１４９】
この後の絶縁層１８を形成する工程から抵抗層２２を形成する工程までは、図６乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１５０】
次に、図２２に示すように、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１５０ｎｍ程度の二酸化シリコンの絶縁層２４を形成する。
【０１５１】
次に、絶縁層２４を異方性エッチングする（図２３参照）。これにより、ゲート電極３６の側壁部分に絶縁層２４により形成されたサイドウォール絶縁膜２４ｂが形成される。また、抵抗層形成領域１４内の溝１２内に絶縁層２４ｃが残存する。抵抗層形成領域１４内における溝１２の側面及び底面は絶縁層２４ｃにより覆われた状態となる。かかる絶縁層２４ｃは、後工程において、抵抗層形成領域１４内の溝１２内にシリサイド層２８が形成されるのを防止する役割を果たす。
【０１５２】
次に、図１７を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型のコンタクト層２６ａ及びＮ型の高濃度不純物領域２６ｂを形成する（図２４参照）。Ｎ型のコンタクト層２６ａは、凸状領域１６ａ〜１６ｄの上部に全体的に形成される。
【０１５３】
次に、図１８を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリサイド層２８を形成する（図２５参照）。シリサイド層２８は、凸状領域１６ａ〜１６ｄの上部に全体的に形成される。また、シリサイド層２８は、ソース／ドレイン領域４０上及びゲート電極３６の上部に形成される。
【０１５４】
この後の層間絶縁膜４４を形成する工程から層間絶縁膜５６を形成する工程までは、図１９を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１５５】
こうして、本実施形態による半導体装置の製造方法が製造される（図２６参照）。
【０１５６】
このように、フォトレジスト膜７６（図１５参照）を用いることなく、絶縁層２４をエッチングしてもよい。
【０１５７】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法を図２７乃至図３８を用いて説明する。図１乃至図２６に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１５８】
本実施形態による半導体装置及びその製造方法は、抵抗層８６の導電型をＰ型としたものである。
【０１５９】
（半導体装置）
まず、本実施形態による半導体装置について図２７を用いて説明する。図２７は、本実施形態による半導体装置を示す平面図及び断面図である。図２７（ａ）は平面図であり、図２７（ｂ）は図２７（ａ）のＡ−Ａ′線断面図である。
【０１６０】
まず、抵抗素子３０ａについて説明する。
【０１６１】
抵抗素子が形成される領域２内における半導体基板１０内には、第１実施形態による半導体装置と同様に、溝１２が形成されている。溝１２内には、絶縁層１８が埋め込まれている。
【０１６２】
抵抗素子が形成される領域２内における半導体基板１０内には、Ｎ型ウェル８２が形成されている。Ｎ型ウェル８２に注入するＮ型のドーパント不純物としては、例えばＰが用いられている。
【０１６３】
第１実施形態による半導体装置と同様に、抵抗層形成領域１４内においては、絶縁層１８がエッチング除去されている。
【０１６４】
抵抗層形成領域１４における半導体基板１０内には、例えばＮ型のドーパント不純物が注入されており、これにより、例えばＮ型の不純物層８４が形成されている。不純物層８４に注入するＮ型のドーパント不純物としては、例えばＡｓ又はＰが用いられている。溝１２の真下におけるＮ型のドーパント不純物の濃度ピーク位置を、第２の深さとする。第２の深さは、溝１２が形成されていない領域における半導体基板１０の表面から溝１２の真下におけるＮ型のドーパント不純物の濃度ピーク位置までの深さである。溝１２が形成されていない領域である凸状領域１６ａ〜１６ｄの真下の第２の深さにおけるＮ型のドーパント不純物の濃度は、溝１２の真下の第２の深さにおけるＮ型のドーパント不純物の濃度より低い。このように、抵抗形成領域１４内において半導体基板１０の表面の凹凸に沿うようにＮ型の不純物層８４が形成されている。半導体基板１０の表面の凹凸に沿うようにＮ型の不純物層８４が形成されているのは、抵抗層形成領域１４内の溝１２内に埋め込まれた絶縁層１８をエッチング除去した後にＮ型のドーパント不純物を注入することにより、Ｎ型の不純物層８４を形成しているためである。
【０１６５】
抵抗層形成領域１４内における半導体基板１０には、例えばＰ型のドーパント不純物が注入されており、これにより、例えばＰ型の抵抗層８６が形成されている。抵抗層８６に注入するＰ型のドーパント不純物としては、例えばＢが用いられている。Ｐ型の抵抗層８６の底面は、Ｎ型の不純物層８４の底面より上方に位置している。即ち、Ｎ型の不純物層８４内にＰ型の抵抗層８６が形成されている。
【０１６６】
Ｐ型の抵抗層８６が形成された半導体基板１０上には、第１実施形態による半導体装置と同様に、シリサイドブロック層２４ａが形成されている。
【０１６７】
凸状領域１６ａ〜１６ｄのうちのシリサイドブロック層２４ａにより覆われていない部分には、例えばＰ型のコンタクト層８８ａが形成されている。コンタクト層８８ａに注入するＰ型のドーパント不純物としては、例えばＢが用いられている。
【０１６８】
Ｐ型のコンタクト層８８ａ上には、例えばＣｏＳｉ２のシリサイド層２８が形成されている。
【０１６９】
こうして、Ｐ型の抵抗層８６を含む抵抗素子３０ａが形成されている。
【０１７０】
次に、トランジスタ４２ａについて説明する。
【０１７１】
トランジスタが形成される領域４においては、第１実施形態による半導体装置と同様に、素子分離領域１８により素子領域１６ｅが画定されている。
【０１７２】
素子領域１６ｅを含む領域における半導体基板１０内には、例えばＮ型のウェル９０が形成されている。Ｎ型のウェル９０に注入するＮ型のドーパント不純物としては、例えばＰが用いられている。
【０１７３】
素子領域１６ｅ上には、ゲート絶縁膜３４を介して、ゲート電極３６が形成されている。
【０１７４】
ゲート電極３６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型の低濃度拡散層（エクステンション領域）９２が形成されている。低濃度拡散層９２に注入するＰ型のドーパント不純物としては、例えばＢＦ２が用いられている。
【０１７５】
ゲート電極３６の側壁部分には、サイドウォール絶縁膜２４ｂが形成されている。
【０１７６】
サイドウォール絶縁膜２４ｂが形成されたゲート電極３６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度拡散層８８ｂが形成されている。低濃度拡散層９２と高濃度拡散層８８ｂとによりエクステンションソース／ドレイン構造のＰ型のソース／ドレイン領域９４が形成されている。
【０１７７】
ソース／ドレイン領域９４上及びゲート電極３６の上部には、例えばコバルトシリサイドのシリサイド層２８が形成されている。
【０１７８】
こうして、ゲート電極３６とソース／ドレイン領域９４とを有するＰチャネル型のＭＯＳトランジスタ４２ａが形成されている。
【０１７９】
こうして、本実施形態による半導体装置が形成されている。
【０１８０】
このように、抵抗層８６の導電型をＰ型としてもよい。Ｐ型半導体はＮ型半導体と比較してキャリア移動度が低いため、抵抗層８６の導電型をＰ型とすることにより、より電気抵抗の高い抵抗素子３０ａを有する半導体装置を提供することが可能となる。
【０１８１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２８乃至図３８を用いて説明する。図２８乃至図３８は、本実施形態による半導体装置の製造方法を示す工程図である。図２８乃至図３８の（ａ）は平面図であり、図２８乃至図３８の（ｂ）は断面図である。図２８乃至図３８における（ｂ）の図面は、図２８乃至図３８における（ａ）の図面のＡ−Ａ′線断面に対応している。
【０１８２】
まず、半導体基板１０を用意する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。
【０１８３】
次に、図５乃至図８を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ＳＴＩ法により、半導体基板１０に溝１２を形成し、溝１２内に絶縁層１８を埋め込む。
【０１８４】
次に、図９を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン酸化膜６１を形成する。
【０１８５】
次に、図９を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、フォトレジスト膜６５を形成する。
【０１８６】
次に、図９を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、トランジスタが形成される領域４を露出する開口部６６をフォトレジスト膜６５に形成する。
【０１８７】
次に、フォトレジスト膜６５をマスクとし、イオン注入法により、半導体基板１０内にＮ型のドーパント不純物を注入する。ドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば１５０〜６００ｋｅＶとする。ドーズ量は、例えば１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２程度とする。チルト角は、例えば７°とする。こうして、Ｎ型のウェル９０が形成される（図２８参照）。
【０１８８】
次に、例えばアッシングによりフォトレジスト膜６５を剥離する。
【０１８９】
次に、全面に、スピンコート法により、フォトレジスト膜９６を形成する。
【０１９０】
次に、抵抗素子が形成される領域２を開口する開口部９８をフォトレジスト膜９６に形成する。
【０１９１】
次に、フォトレジスト膜９６をマスクとし、イオン注入法により、半導体基板１０内にＮ型のドーパント不純物を注入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば３００〜１０００ｋｅＶとする。ドーズ量は、例えば１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２程度とする。チルト角は、例えば７°とする。こうして、Ｎ型のウェル８２が形成される（図２９参照）。
【０１９２】
次に、Ｎ型のウェル８２、９０内に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０００〜１０２５℃程度とする。熱処理を行う際の雰囲気は、例えばＮ２雰囲気とする。熱処理時間は、例えば１０〜３０秒程度とする。
【０１９３】
次に、シリコン酸化膜６１をエッチング除去する。
【０１９４】
次に、図１０を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜３４を介してゲート電極３６を形成する（図３０参照）。
【０１９５】
次に、図１１を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、フォトレジスト膜６８を形成し、フォトレジスト膜６８に開口部７０を形成する。
【０１９６】
次に、フォトレジスト膜６８をマスクとし、イオン注入法により、ゲート電極３６の両側の半導体基板１０内にＰ型のドーパント不純物を注入する。ドーパント不純物としては、例えばＢＦ２を用いる。加速エネルギーは、例えば５〜１５ｋｅＶ程度とする。ドーズ量は、例えば５×１０１２ｃｍ−２〜６×１０１３ｃｍ−２程度とする。チルト角は、例えば０°とする。こうして、ゲート電極３６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型の低濃度拡散層９２が形成される（図３１参照）。
【０１９７】
この後、例えばアッシングにより、フォトレジスト膜６８を剥離する。
【０１９８】
次に、図１２を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、抵抗層形成領域１４内の溝１２内に埋め込まれた絶縁層１８をエッチング除去する（図３２参照）。
【０１９９】
次に、フォトレジスト膜７２をマスクとし、例えばイオン注入法により、例えばＮ型のドーパント不純物を半導体基板１０内に注入する。Ｎ型のドーパント不純物としては、例えばＡｓを用いる。加速エネルギーは、例えば３０〜８０ｋｅＶ程度とする。１回のドーズ量を例えば５×１０１２〜１×１０１４ｃｍ−２とし、例えば、４方向から合計で４回の斜め注入を行う。チルト角は例えば２５〜４５°とする。これにより、抵抗層形成領域１４における半導体基板１０内に、例えばＮ型の不純物層８４が形成される。溝１２の真下におけるＮ型のドーパント不純物の濃度ピーク位置を、第２の深さとする。溝１２が形成されていない領域１６ａ〜１６ｄの真下の第２の深さにおけるＮ型のドーパント不純物の濃度は、溝１２の真下の第２の深さにおけるＮ型のドーパント不純物の濃度より低くなる。抵抗層形成領域１４内の溝１２内に埋め込まれた絶縁層１８をエッチング除去した後にＮ型のドーパント不純物を注入するため、抵抗層形成領域１４内における半導体基板１０の表面の凹凸に沿うようにＮ型の不純物層８４が形成される（図３３参照）。
【０２００】
なお、Ｎ型の不純物層８４を形成する際に用いるドーパント不純物はＡｓに限定されるものではない。Ｎ型の不純物層８４を形成する際にドーパント不純物として例えばＰを用いてもよい。この場合、加速エネルギーは、例えば８〜１５ｋｅＶ程度とする。１回のドーズ量を例えば５×１０１２〜１×１０１４ｃｍ−２とし、例えば、４方向から合計で４回の斜め注入を行う。チルト角は例えば２５〜４５°とする。
【０２０１】
次に、フォトレジスト膜７２をマスクとし、例えばイオン注入法により、例えばＰ型のドーパント不純物を半導体基板１０内に注入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば０．５〜５ｋｅＶ程度とする。ドーズ量は例えば５×１０１４〜５×１０１５ｃｍ−２とする。チルト角は例えば０°とする。これにより、抵抗層形成領域１４における半導体基板１０内に、例えばＰ型の抵抗層８６が形成される。これにより、抵抗層形成領域１４内における半導体基板１０の表面の凹凸に沿うようにＰ型の抵抗層８６が形成される（図３４参照）。
【０２０２】
この後、例えばアッシングにより、フォトレジスト膜７２を剥離する。
【０２０３】
次に、図１５を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、絶縁膜２４を形成する。
【０２０４】
次に、図１５を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、フォトレジスト膜７６を形成する。
【０２０５】
次に、図１５を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、フォトレジスト膜７６をシリサイドブロック層２４ａの平面形状にパターニングする。
【０２０６】
次に、図１６を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、絶縁膜２４ａを異方性エッチングする。これにより、抵抗素子が形成される領域２内においては、二酸化シリコンのシリサイドブロック層２４ａが形成される。また、トランジスタが形成される領域４内においては、ゲート電極３６の側壁部分にサイドウォール絶縁膜２４ｂが形成される（図３５参照）。
【０２０７】
次に、図１７を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、フォトレジスト膜７８を形成する。
【０２０８】
次に、図１７を用いて上述した第１実施形態による半導体装置の製造方法と同様に、抵抗素子が形成される領域２とトランジスタが形成される領域４とを露出する開口部８０をフォトレジスト膜７８に形成する。
【０２０９】
次に、フォトレジスト膜７８をマスクとし、例えばイオン注入法により、例えばＰ型のドーパント不純物を注入する。ドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば３〜１０ｋｅＶ程度とする。ドーズ量は、例えば２×１０１５〜１×１０１６ｃｍ−２程度とする。チルト角は、例えば７°とする。これにより、抵抗素子が形成される領域２内に形成された凸状領域１６ａ〜１６ｄのうちのシリサイドブロック層２４ａにより覆われていない部分に、例えばＰ型のコンタクト層８８ａが形成される。また、サイドウォール絶縁膜２４ｂが形成されたゲート電極３６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度拡散層８８ｂが形成される。低濃度拡散層９２と高濃度拡散層８８ｂとによりエクステンションソース／ドレイン構造のＰ型のソース／ドレイン領域９４が形成される（図３６参照）。
【０２１０】
この後、例えばアッシングにより、フォトレジスト膜７８を剥離する。
【０２１１】
次に、図１８を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリサイド層２８を形成する（図３７参照）。
【０２１２】
こうして、抵抗素子が形成される領域２に、Ｐ型の抵抗層８６を含む抵抗素子３０ａが形成される。また、トランジスタが形成される領域４に、ゲート電極３６とソース／ドレイン領域９４とを有するトランジスタ４２ａが形成される。
【０２１３】
この後の半導体装置の製造方法は、図１９を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０２１４】
こうして、本実施形態による半導体装置が製造される（図３８参照）。
【０２１５】
このように、抵抗層８６の導電型をＰ型としてもよい。Ｐ型半導体はＮ型半導体と比較してキャリア移動度が低いため、抵抗層８６の導電型をＰ型とすることにより、より電気抵抗の高い抵抗素子３０ａを有する半導体装置を提供することが可能となる。
【０２１６】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２１７】
例えば、第３実施形態において、フォトレジスト膜７６を用いることなく、絶縁層２４をエッチングするようにしてもよい。この場合には、抵抗層形成領域１４内における溝１２内に、第２実施形態のように絶縁層２４ｃが埋め込まれた状態となる。
【０２１８】
上記実施形態に関し、更に以下の付記を開示する。
【０２１９】
（付記１）
半導体基板の第１の領域内に第１の溝を形成する工程と、
前記第１の溝内に第１の絶縁層を形成する工程と、
前記第１の領域を覆う第１のフォトレジスト膜をマスクとして、前記半導体基板の第２の領域内に第１の不純物を注入することにより、ウェルを形成する工程と、
前記第１の溝内に形成された前記第１の絶縁層をエッチング除去する工程と、
前記第１の絶縁層をエッチング除去する工程の後に、前記第２の領域を覆う第２のフォトレジスト膜をマスクとして、前記第１の領域内における前記半導体基板内に第１導電型の第２の不純物を注入することにより、前記第１導電型の不純物層を形成する工程と、
前記第１の領域内における前記半導体基板内に前記第１導電型の反対の第２導電型の第３の不純物を注入することにより、前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面に連続して、前記不純物層より浅い前記第２導電型の抵抗層を前記不純物層内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２２０】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第２の領域内における前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程と
前記抵抗層を形成する工程の後に、前記第１の溝及び前記ゲート電極を覆うように第２の絶縁層を形成する工程と、
前記第１の溝内及び前記ゲート電極の側壁に前記第２の絶縁層を残すように、前記第２の絶縁層の一部を除去する工程と
を更に有することを特徴とする半導体装置の製造方法。
【０２２１】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記第１の絶縁層をエッチング除去する工程では、前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面を連続して露出する開口部が形成された前記第２のフォトレジスト膜をマスクとして、前記第１の溝内に形成された前記第１の絶縁層をエッチング除去し、
前記不純物層を形成する工程では、前記第２のフォトレジスト膜をマスクとして、前記半導体基板内に前記第２の不純物を注入することにより、前記不純物層を形成し、
前記抵抗層を形成する工程では、前記第２のフォトレジスト膜をマスクとして、前記半導体基板内に前記第３の不純物を注入することにより、前記抵抗層を形成する
ことを特徴とする半導体装置の製造方法。
【０２２２】
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記不純物層を形成する工程では、前記第２の不純物を複数の方向から斜め注入することにより、前記不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【０２２３】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第１の溝を形成する工程では、前記半導体基板の前記第２の領域内に素子領域を囲う第２の溝を更に形成し、
前記第１の絶縁層を形成する工程では、前記第２の溝内にも前記第１の絶縁層を形成する
ことを特徴とする半導体装置の製造方法。
【０２２４】
（付記６）
半導体基板の第１の領域内に形成された第１の溝と、
前記半導体基板の第２の領域内に形成されたウェルと、
前記ウェル上に形成されたトランジスタであって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有するトランジスタと、
前記第１の領域内における前記半導体基板内に形成され、前記ウェルとは深さが異なる第１導電型の不純物層と、
前記第１の溝の側面、前記第１の溝の底面及び前記第１の領域内における前記半導体基板の表面に連続して形成され、前記不純物層よりも浅い、前記第１導電型と反対の第２導電型の抵抗層と
を有することを特徴とする半導体装置。
【０２２５】
（付記７）
付記６記載の半導体装置において、
前記第１の溝の真下における前記不純物層内の前記第１導電型の第１の不純物の濃度ピーク位置が第１の深さに位置し、
前記第１の領域内の前記第１の溝が形成された領域を除く領域の真下の前記第１の深さにおける前記第１の不純物の濃度は、前記第１の溝の真下の前記第１の深さにおける前記第１の不純物の濃度より低い
ことを特徴とする半導体装置。
【０２２６】
（付記８）
付記６又は７記載の半導体装置において、
前記半導体基板の前記第２の領域内に形成され、素子領域を囲う第２の溝と、
前記第２の溝内に形成された絶縁層とを更に有する
ことを特徴とする半導体装置。
【符号の説明】
【０２２７】
１０…半導体基板
１２…溝
１４…抵抗層形成領域
１６ａ〜１６ｄ…凸状領域
１６ｅ…素子領域
１８…絶縁層、素子分離領域
２０…不純物層
２２…抵抗層
２４…絶縁層
２４ａ…シリサイドブロック層
２４ｂ…サイドウォール絶縁膜
２４ｃ…絶縁層
２６ａ…コンタクト層
２６ｂ…高濃度拡散層
２８…シリサイド層
３０…抵抗素子
３２…ウェル
３４…ゲート絶縁膜
３６…ゲート電極
３８…低濃度拡散層
４０…ソース／ドレイン領域
４２…トランジスタ
４４…層間絶縁膜
４６…コンタクトホール
４８…導体プラグ
５０…層間絶縁膜
５２…配線
５４…溝
５６…層間絶縁膜
５８…シリコン酸化膜
６０…シリコン窒化膜
６１…シリコン酸化膜
６２…フォトレジスト膜
６４…開口部
６５…フォトレジスト膜
６６…開口部
６８…フォトレジスト膜
７０…開口部
７２…フォトレジスト膜
７４…開口部
７６…フォトレジスト膜
７８…フォトレジスト膜
８０…開口部
８２…ウェル
８４…不純物層
８６…抵抗層
８８ａ…コンタクト層
８８ｂ…高濃度拡散層
９０…ウェル
９２…低濃度拡散層
９４…ソース／ドレイン領域
９６…フォトレジスト膜
９８…開口部
１３２…ウェル
１２２…抵抗層
１１０…半導体基板
１１２…溝
１１４…抵抗層形成領域
１１６ａ〜１１６ｄ…凸状領域
１１６ｅ…素子領域
１１８…絶縁層
１２２…抵抗層
１２４ａ…シリサイドブロック層
１２４ｂ…サイドウォール絶縁膜
１２６ａ…コンタクト層
１２６ｂ…高濃度拡散層
１２８…シリサイド層
１３０…抵抗素子
１３２…ウェル
１３４…ゲート絶縁膜
１３６…ゲート電極
１３８…低濃度拡散層
１４０…ソース／ドレイン領域
１４２…トランジスタ
１６１…シリコン酸化膜
１６５…フォトレジスト膜
１６６…開口部
１７２…フォトレジスト膜
１７３…フォトレジスト膜
１７４…開口部
１７５…開口部
１７６…フォトレジスト膜
１７８…フォトレジスト膜
１８０…開口部
【図１】
2015008213.tif 000003
【図２】
2015008213.tif 000004
【図３】
2015008213.tif 000005
【図４】
2015008213.tif 000006
【図５】
2015008213.tif 000007
【図６】
2015008213.tif 000008
【図７】
2015008213.tif 000009
【図８】
2015008213.tif 000010
【図９】
2015008213.tif 000011
【図１０】
2015008213.tif 000012
【図１１】
2015008213.tif 000013
【図１２】
2015008213.tif 000014
【図１３】
2015008213.tif 000015
【図１４】
2015008213.tif 000016
【図１５】
2015008213.tif 000017
【図１６】
2015008213.tif 000018
【図１７】
2015008213.tif 000019
【図１８】
2015008213.tif 000020
【図１９】
2015008213.tif 000021
【図２０】
2015008213.tif 000022
【図２１】
2015008213.tif 000023
【図２２】
2015008213.tif 000024
【図２３】
2015008213.tif 000025
【図２４】
2015008213.tif 000026
【図２５】
2015008213.tif 000027
【図２６】
2015008213.tif 000028
【図２７】
2015008213.tif 000029
【図２８】
2015008213.tif 000030
【図２９】
2015008213.tif 000031
【図３０】
2015008213.tif 000032
【図３１】
2015008213.tif 000033
【図３２】
2015008213.tif 000034
【図３３】
2015008213.tif 000035
【図３４】
2015008213.tif 000036
【図３５】
2015008213.tif 000037
【図３６】
2015008213.tif 000038
【図３７】
2015008213.tif 000039
【図３８】
2015008213.tif 000040
【図３９】
2015008213.tif 000041
【図４０】
2015008213.tif 000042
【図４１】
2015008213.tif 000043
【図４２】
2015008213.tif 000044
【図４３】
2015008213.tif 000045
【図４４】
2015008213.tif 000046
【図４５】
2015008213.tif 000047