(57)【要約】【課題】積層された半導体チップのバンプ電極間の位置ずれを容易に検知する。【解決手段】本発明の半導体装置は、それぞれが複数のバンプ電極を有する複数の半導体チップが積層され、前記複数の半導体チップは、それぞれの側面に形成された認識部を備え、前記半導体チップのそれぞれにおいて、前記複数のバンプ電極は同様に配置され、前記認識部は、前記複数のバンプ電極のうち、特定の箇所に設けられた基準とされるバンプ電極との位置関係が等しくなるように形成され、前記複数の半導体チップは、それぞれに設けられたバンプ電極が半導体チップの積層順に電気的に接続されるとともに、前記認識部が形成された側面が同じ方向を向くように積層されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれが複数のバンプ電極を有する複数の半導体チップが積層され、
前記複数の半導体チップは、それぞれの側面に形成された認識部を備え、
前記半導体チップのそれぞれにおいて、前記複数のバンプ電極は同様に配置され、前記認識部は、前記複数のバンプ電極のうち、特定の箇所に設けられた基準とされるバンプ電極との位置関係が等しくなるように形成され、
前記複数の半導体チップは、それぞれに設けられたバンプ電極が半導体チップの積層順に電気的に接続されるとともに、前記認識部が形成された側面が同じ方向を向くように積層されていることを特徴とする半導体装置。
【請求項２】
第１の主面と、前記第１の主面に対向する第２の主面と、前記第１の主面と前記第２の主面とを連結する第１の側面と、前記第１の主面上に形成された第１のバンプ電極と、前記第１のバンプ電極に対応して前記第１の側面に形成された第１の認識部と、を有する第１の半導体チップと、
第３の主面と、前記第３の主面に対向する第４の主面と、前記第３の主面と前記第４の主面とを連結する第２の側面と、前記第１のバンプ電極に対応し、第３の主面上に形成された第２のバンプ電極と、前記第２のバンプ電極と電気的に接続し、前記第４の主面上に形成された第３のバンプ電極と、前記第２のバンプ電極に対して、前記第１のバンプ電極と前記第１の認識部との位置関係と同様の位置関係で前記第２の側面に形成された第２の認識部と、を有し、前記第２のバンプ電極が前記第１のバンプ電極と接続するとともに、前記第１の側面と前記第２の側面とが同じ方向を向くように、前記第１の半導体チップ上に積層された第２の半導体チップと、を備えることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記半導体チップが形成されたウエハにおいて、ダイシングエリアにより区画される、隣接する半導体チップに跨る構造体が形成され、
前記認識部は、前記ダイシングエリアをダイシングすることで形成されることを特徴とする半導体装置。
【請求項４】
請求項１または２記載の半導体装置において、
前記構造体は、円状に形成されることを特徴とする半導体装置。
【請求項５】
請求項１または２記載の半導体装置において、
前記構造体は、ダイシングラインと直交する直線状に形成されることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記構造体は、前記半導体チップの基板に形成された溝部に絶縁部材を埋め込むことで形成されていることを特徴とする半導体装置。
【請求項７】
請求項１から５のいずれか１項に記載の半導体装置において、
前記認識部は、前記半導体チップの回路形成層の配線パターンにより形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化や高機能化に伴って、半導体チップの高密度実装が要求されている。このような要求に対して、貫通電極を有する複数の半導体チップを積載したＣｏＣ（Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ）型の半導体装置が検討されている。
【０００３】
特許文献１（特開２０１０−２５１３４７号公報）には、貫通電極と接続するとともに、基板面から突出したバンプ電極を有する複数の半導体チップを、上下の半導体チップのバンプ電極が接続するように積載（フリップチップ積層）し、半導体チップ間に封止樹脂であるアンダーフィルを充填してチップ積層体を形成し、その後、チップ積層体を配線基板上に固定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５１３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通常、バンプ電極は、直径が２０μｍ程度と微小であり、４０μｍ程度の狭いピッチで形成される。そのため、複数の半導体チップをフリップチップ実装する際に、実装精度によっては、それぞれの半導体チップの対応するバンプ電極間で位置ずれが発生することがある。
【０００６】
ここで、バンプ電極は、半導体チップの中央領域に形成されるため、積層された半導体チップのバンプ電極間の位置ずれの発生やその度合いを検知することが困難であった。
【０００７】
なお、複数の半導体チップが形成された半導体ウエハをダイシングして各半導体チップを個片化する際に、ダイシングの精度によっては、半導体チップの端部からバンプ電極までの距離が半導体チップ毎に異なることがある。そのため、積層された半導体チップそれぞれの端部の位置に基づいて、バンプ電極間の位置ずれの発生やその度合いを検知することも困難である。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、
それぞれが複数のバンプ電極を有する複数の半導体チップが積層され、
前記複数の半導体チップは、それぞれの側面に形成された認識部を備え、
前記半導体チップのそれぞれにおいて、前記複数のバンプ電極は同様に配置され、前記認識部は、前記複数のバンプ電極のうち、特定の箇所に設けられた基準とされるバンプ電極との位置関係が等しくなるように形成され、
前記複数の半導体チップは、それぞれに設けられたバンプ電極が半導体チップの積層順に電気的に接続されるとともに、前記認識部が形成された側面が同じ方向を向くように積層されている。
【０００９】
本発明の別の態様の半導体装置は、
第１の主面と、前記第１の主面に対向する第２の主面と、前記第１の主面と前記第２の主面とを連結する第１の側面と、前記第１の主面上に形成された第１のバンプ電極と、前記第１のバンプ電極に対応して前記第１の側面に形成された第１の認識部と、を有する第１の半導体チップと、
第３の主面と、前記第３の主面に対向する第４の主面と、前記第３の主面と前記第４の主面とを連結する第２の側面と、前記第１のバンプ電極に対応し、第３の主面上に形成された第２のバンプ電極と、前記第２のバンプ電極と電気的に接続し、前記第４の主面上に形成された第３のバンプ電極と、前記第２のバンプ電極に対して、前記第１のバンプ電極と前記第１の認識部との位置関係と同様の位置関係で前記第２の側面に形成された第２の認識部と、を有し、前記第２のバンプ電極が前記第１のバンプ電極と接続するとともに、前記第１の側面と前記第２の側面とが同じ方向を向くように、前記第１の半導体チップ上に積層された第２の半導体チップと、を備える。
【発明の効果】
【００１０】
本発明によれば、積層された半導体チップのバンプ電極間の位置ずれの発生やその程度を容易に検知することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態の半導体装置の概略構成の一例を示す断面図である。
【図２】図１に示す半導体チップが形成された半導体ウエハの平面図である。
【図３】図２に示すＡ−Ａ’間の断面図である。
【図４Ａ】図１に示す半導体チップの平面図および側面図である。
【図４Ｂ】図４Ａに示すＢ−Ｂ’間の断面図である。
【図５Ａ】図１に示す半導体チップの積層工程を示す断面図である。
【図５Ｂ】図１に示す半導体チップの積層工程を示す断面図である。
【図５Ｃ】図１に示す半導体チップの積層工程を示す断面図である。
【図５Ｄ】図１に示す半導体チップの積層工程を示す断面図である。
【図６Ａ】図５Ｄに示す積層された半導体チップの上面図および側面図である。
【図６Ｂ】図５Ｄに示す積層された半導体チップの側面図である。
【図６Ｃ】図５Ｄに示す積層された半導体チップの側面図である。
【図７Ａ】図５Ｄに示す積層された半導体チップの側面図である。
【図７Ｂ】図５Ｄに示す積層された半導体チップの側面図である。
【図８Ａ】図１に示すチップ積層体の樹脂部材の充填工程を示す断面図である。
【図８Ｂ】図１に示すチップ積層体の樹脂部材の充填工程を示す断面図である。
【図８Ｃ】図１に示すチップ積層体の樹脂部材の充填工程を示す断面図である。
【図８Ｄ】図１に示すチップ積層体の樹脂部材の充填工程を示す断面図である。
【図９Ａ】図１に示す半導体装置の組立工程を示す断面図である。
【図９Ｂ】図１に示す半導体装置の組立工程を示す断面図である。
【図９Ｃ】図１に示す半導体装置の組立工程を示す断面図である。
【図９Ｄ】図１に示す半導体装置の組立工程を示す断面図である。
【図９Ｅ】図１に示す半導体装置の組立工程を示す断面図である。
【図１０】本発明の第２の実施形態の半導体チップが形成された半導体ウエハの平面図である。
【図１１Ａ】図１０に示す半導体チップの上面図および側面図である。
【図１１Ｂ】図１１Ａに示すＣ−Ｃ’間の断面図である。
【図１２Ａ】本発明の第３の実施形態の半導体チップの上面図および側面図である。
【図１２Ｂ】図１２Ａに示すＤ−Ｄ’間の断面図である。
【図１３】本発明に係る半導体装置の概略構成の他の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置１の概略構成を示す断面図である。なお、本発明に係る半導体装置は、配線基板上に半導体チップの積層体（チップ積層体）が実装された、いわゆる、ＣｏＣ型の半導体装置である。また、以下では、各図面において同様の構成については同じ符号を付し、説明を省略する。
【００１４】
図１に示す半導体装置１は、複数の半導体チップ１００が積層されたチップ積層体１０が配線基板２０に接続された構成である。チップ積層体１０は、例えば、メモリが形成された４つのメモリチップを積層した構成である。
【００１５】
半導体チップ１００は、回路形成層１０１が形成された面（表面）および表面に対向する面（裏面）にそれぞれ、複数のバンプ電極１０２が形成されている。以下では、表面に形成されたバンプ電極１０２を表面バンプ電極１０２ａと称し、裏面に形成されたバンプ電極１０２を裏面バンプ電極１０２ｂと称することがある。各半導体チップ１００の表面バンプ電極１０２ａと裏面バンプ電極１０２ｂとは、貫通電極１０３により接続されている。半導体チップ１００は、それぞれの表面と裏面とが対向した状態で、表面バンプ電極１０２ａと裏面バンプ電極１０２ｂとが電気的に接続されるように積層されている。これにより、各半導体チップ１００は、バンプ電極１０２を介して各々の貫通電極１０３により互いに接続される。
【００１６】
また、半導体チップ１００は、表面と裏面とを連結する側面に少なくとも一部が露出するように、認識部１０４が形成されている。認識部１０４は、半導体チップ１００の基板に設けられた溝に絶縁部材を埋め込むことで形成されている。各半導体チップ１００は、認識部１０４が形成された側面が同じ方向を向くようにして積層されている。
【００１７】
なお、配線基板２０から最も遠い半導体チップ１００は、裏面バンプ電極１０２ｂおよび貫通電極１０３を有していない。以下では、チップ積層体１０を構成する半導体チップ１００のうち、両面にバンプ電極１０２を有する半導体チップ１００を半導体チップ１００ａと称し、表面にのみバンプ電極を有する半導体チップ１００を半導体チップ１００ｂと称することがある。半導体チップ１００ｂは、貫通電極１０３を有さないため、半導体チップ１００ａと比べて、チップ厚が厚い。
【００１８】
チップ積層体１０は、各半導体チップ１００間の隙間を埋めるとともに、側面から見た断面が略台形状となる樹脂部材１１を備えている。樹脂部材１１は、例えば、アンダーフィル材を用いて形成される。
【００１９】
略台形状の樹脂部材１１の短辺（上底）側に配置された半導体チップ１００には、所定の配線が形成された配線基板２０が接続固定される。配線基板２０には、例えば、両面に所定の配線が形成されたガラスエポキ基板が用いられ、各配線は後述する接続パッドやランドを除いて、ソルダーレジスト膜などの絶縁膜２１により覆われている。
【００２０】
配線基板２０の一方の面には、チップ積層体１０と接続するための複数の接続パッド２２が形成され、他方の面には外部電極となるはんだボール２３を接続するための複数のランド２４が形成されている。接続パッド２２とランド２４とは、絶縁基材２５中に形成された配線により接続されている。ランド２４は、配線基板２０の他方の面に所定の間隔で、例えば、格子状に形成されている。
【００２１】
接続パッド２２のチップ積層体１０側の面には、例えば、ＡｕやＣｕなどで構成されるスタッドバンプ２６が形成されている。スタッドバンプ２６は、半導体チップ１００のバンプ電極１０２と接続される。チップ積層体１０と配線基板２０とは、ＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）などの樹脂部材２７により接着固定される。樹脂部材２７により、スタッドバンプ２６とバンプ電極１０２との接続部位が保護されている。
【００２２】
配線基板２０上のチップ積層体１０は、封止樹脂２８により封止され、チップ積層体１０が搭載されない配線基板２０の他方の面の複数のランド２４には、はんだボール２３が接続されている。
【００２３】
次に、半導体チップ１００の構成について説明する。なお、以下では、半導体チップ１００は、両面にバンプ電極１０２を有する半導体チップ１００ａである例を用いて説明する。
【００２４】
図２は、半導体チップ１００が形成された半導体ウエハ３０の上面図である。
【００２５】
半導体ウエハ３０上には、ダイシングエリア３１により区画された複数の半導体チップ１００が形成されている。半導体ウエハ３０をダイシングエリア３１に沿ってダイシングすることで、各半導体チップ１００は個片化される。
【００２６】
各半導体チップ１００においては、所定の方向に所定のピッチ間隔で形成されたバンプ電極１０２の列が複数配置されている。以下では、バンプ電極１０２の列方向をＹ方向と称し、Ｙ方向と直交し、バンプ電極１０２の列が配置される方向をＸ方向と称する。
【００２７】
また、各半導体チップ１００においては、複数のバンプ電極１０２のうち、特定の箇所に設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように、認識部１０４が形成されている。ここで、本実施形態においては、認識部１０４として、二重の絶縁リングからなる構造体が、ダイシングエリアにより区画される隣接する２つの半導体チップ１００に跨るように形成される。なお、認識部１０４は、半導体チップ１００の直交する２辺に形成するだけでよい。しかし、上述したように、認識部１０４は隣接する２つの半導体チップ１００に跨るように形成されるため、ある半導体チップ１００に着目すると、その半導体チップ１００の４辺に、二重の絶縁リングからなる構造体が形成されている。
【００２８】
図３は、図２に示すＡ−Ａ’間の断面図である。
【００２９】
シリコン基板１０５の表面１０５ａには、回路形成層１０１が形成されている。
【００３０】
回路形成層１０１には、所定の回路、例えば、メモリ回路が形成されている。また、回路形成層１０１には、積層された複数の絶縁層およびその複数の絶縁層に設けられた配線や、コンタクトプラグなどが形成されている。
【００３１】
回路形成層１０１の上には、複数の電極パッド１０６が所定の配置で設けられている。電極パッド１０６が設けられた位置では、回路形成層１０１の最上層に設けられた配線が回路形成層１０１の表面から露出されており、電極パッド１０６と電気的に接続されている。回路形成層１０１は、電極パッド１０６が設けられた領域を除いて、回路形成面を保護するために、絶縁膜１０７で被覆されている。
【００３２】
電極パッド１０６の上には、Ｃｕなどからなる柱状体のバンプ（表面バンプ）１０８が形成されている。
【００３３】
表面バンプ１０８の上には、Ｃｕ拡散防止用にＮｉメッキ層１０９が形成されている。また、Ｎｉメッキ層１０９の上には、酸化防止用にＡｕメッキ層１１０が形成されている。
【００３４】
電極パッド１０６、表面バンプ１０８、Ｎｉメッキ層１０９、および、Ａｕメッキ層１１０は、表面バンプ電極１０２ａを構成する。
【００３５】
シリコン基板１０５には、電極パッド１０６に対応する位置に貫通孔が形成されている。貫通孔には、シード層１１１を介して、導体層、例えば、Ｃｕ層が充填されることで貫通電極１０３が形成されている。
【００３６】
また、シリコン基板１０５には、貫通電極１０３の周りに、シリコン基板１０５と貫通電極１０３との間の絶縁を図るために、貫通電極１０３を囲むように円筒状に埋め込まれた、絶縁部材により構成される二重の絶縁リング１１２が形成されている。さらに、シリコン基板１０５には、絶縁リング１１２と同様な二重の絶縁リングが、認識部１０４として、ダイシングエリア３１により区画される２つの半導体チップ１００を跨ぐように形成されている。そのため、新たな工程を追加することなく、絶縁リング１１２を形成する工程において、認識部１０４も形成することができる。
【００３７】
シリコン基板１０５の表面に対向する裏面１０５ｂには、シード層１１１を介して、例えば、Ｃｕなどからなる柱状体のバンプ（裏面バンプ）１１３が複数形成されている。裏面バンプ１１３は、表面バンプ１０８に対応して形成され、貫通電極１０３を介して、対応する表面バンプ１０８と電気的に接続されている。
【００３８】
裏面バンプ１１３の上には、Ｓｎ／Ａｇからなる半球状の裏面はんだ層１１４が形成されている。
【００３９】
裏面バンプ１１３および裏面はんだ層１１４は、裏面バンプ電極１０２ｂを構成する。
【００４０】
図４Ａは、図２に示す半導体チップ１００の上面図、および、Ｘ方向およびＹ方向から見た側面図である。また、図４Ｂは、図４Ａに示すＢ−Ｂ’間の断面図である。
【００４１】
図２に示す半導体ウエハ３０のダイシングエリア３１に沿ってダイシングされることで、半導体チップが切断・分離され、個片化される。上述したように、認識部１０４は、ダイシングエリア３１により区画される隣接する２つの半導体チップ１００に跨るように形成されている。また、図３に示したように、認識部１０４は、二重の絶縁リングにより構成されている。
【００４２】
そのため、ダイシングにより認識部１０４である絶縁リングは切断され、図４Ａに示すように、半導体チップ１００の表面と裏面とを連結する側面に絶縁リングが露出され、半導体チップ１００の厚さ方向に延びる４本のラインからなる認識部１０４が形成される。
【００４３】
次に、チップ積層体１０の形成工程について説明する。
【００４４】
図５Ａ〜５Ｄは、半導体チップ１００の積層工程を示す断面図である。
【００４５】
図５Ａに示すように、半導体チップ１００ｂがボンディングステージ４０上に載置される。ボンディングステージ４０には、半導体チップ１００ｂが載置される載置面に露出するように第１の吸着孔４１が複数設けられている。第１の吸着孔４１は、不図示の真空ポンプに接続されている。半導体チップ１００ｂは、第１の吸着孔４１から真空ポンプにより吸着されることで、ボンディングステージ４０に固定される。ここで、半導体チップ１００ｂは、表面バンプ電極１０２ａが形成された表面を上にして、すなわち、裏面がボンディングステージ４０と接するように固定される。半導体チップ１００ｂの裏面にはバンプ電極１０２が形成されていないため、ボンディングステージ４０上に半導体チップ１００ｂを良好な状態で固定することができる。
【００４６】
次に、半導体チップ１００ａが、表面バンプ電極１０２ａが形成された表面を上方に向けて、ボンディングツール４２により固定される。ボンディングツール４２には、半導体チップ１００ａが固定される面に露出するように第２の吸着孔４３が複数設けられている。第２の吸着孔４３は、不図示の真空ポンプに接続されている。半導体チップ１００ａは、第２の吸着孔４３から真空ポンプにより吸着されることにより、ボンディングツール４２に固定される。ボンディングツール４２により固定された状態で、半導体チップ１００ａの裏面バンプ電極１０２ｂと半導体チップ１０２ｂの表面バンプ電極１０２ａとが接するように、半導体チップ１００ａが半導体チップ１０ｂの上に積層され、半導体チップ１００ａの裏面バンプ電極１０２ｂと半導体チップ１０２ｂの表面バンプ電極１０２ａとが接合されることで、半導体チップ１００同士が接合される。ここで、上下の半導体チップ１００の認識部１０４が形成された側面が同じ方向を向くように、半導体チップ１００が積層される。
【００４７】
バンプ電極１０２同士の接合には、例えば、高温（例えば、３００℃程度）に設定したボンディングツール４２により半導体チップ１００に所定の荷重を加える熱圧着法を用いればよい。なお、接合には、熱圧着法だけでなく、超音波を印加しつつ圧着する超音波圧着法、あるいは、これらを併用する熱超音波圧着法を用いてもよい。
【００４８】
図５Ｂを参照して説明したのと同様の処理により、２段目の半導体チップ１００ａの上に３段目の半導体チップ１００ａが接続固定され、３段目の半導体チップ１００ａの上に４段目の半導体チップ１００ａが接続固定される（図５Ｃ）。
【００４９】
上述した工程を経て、図５Ｄに示すように、４つの半導体チップ１００が積層される。
【００５０】
図６Ａは、図５Ｄに示す積層された半導体チップ１００を、４段目の半導体チップ１００ａ側から見た上面図、および、Ｘ方向およびＹ方向から見た側面図である。
【００５１】
なお、図６Ａにおいては、４つの半導体チップ１００がバンプ電極間の位置ずれがなく積層されているものとする。この場合、各半導体チップ１００において、認識部１０４は、特定の箇所に設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように形成されているため、各半導体チップ１００の認識部１０４の位置は揃う。ここで、認識部１０４は、半導体チップ１００の４辺に、半導体チップ１００の側面から露出するように形成されているため、Ｘ方向から見ても、Ｙ方向から見ても、各半導体チップ１００の認識部１０４の位置が揃っていることを視認できる。
【００５２】
次に、積層された半導体チップ１００において、バンプ電極１０２間の位置ずれが発生している場合に、Ｙ方向から見た側面図を図６Ｂに示し、Ｘ方向から見た側面図を図６Ｃに示す。
【００５３】
バンプ電極１０２間の位置ずれが発生している場合、各半導体チップ１００において、認識部１０４は、特定の箇所に設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように形成されているため、各半導体チップ１００間で認識部１０４の位置ずれが発生する。認識部１０４は、半導体チップ１００の４辺に、半導体チップ１００の側面から露出するように形成されているため、Ｘ方向から見ても、Ｙ方向から見ても、認識部１０４の位置ずれが発生していることを視認できる。
【００５４】
このように、本実施形態においては、各半導体チップ１００において、特定の箇所の設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように、半導体チップ１００の側面に認識部１０４が設けられているため、複数の半導体チップ１００を積層した場合に、各半導体チップ１００の認識部１０４の整列状態を確認することで、バンプ電極間の位置ずれの発生やその程度を容易に検知することができる。
【００５５】
なお、図６Ａ〜６Ｃにおいては、積層された半導体チップ１００の端部が一致している例を用いて説明した。ここで、ダイシングの精度によっては、半導体チップ１００の端部からバンプ電極１０２までの距離が半導体チップ毎に異なることがある。
【００５６】
端部からバンプ電極１０２までの距離が異なる複数の半導体チップ１００を積層した場合に、積層された半導体チップ１００をＹ方向から見た側面図を図７Ａに示し、Ｘ方向から見た側面図を図７Ｂに示す。なお、図７Ａ，７Ｂにおいては、バンプ電極間の位置ずれは発生していないものとする。
【００５７】
半導体チップ１００の端部からバンプ電極１０２までの距離が半導体チップ毎に異なるため、図７Ａ，７Ｂに示すように、Ｘ方向から見ても、Ｙ方向から見ても、各半導体チップ１００の端部の位置ずれが発生している。しかし、各半導体チップ１００のバンプ電極１０２間の位置ずれは発生していないため、各半導体チップ１００の認識部１０４は整列している。認識部１０４は、半導体チップ１００の４辺に、半導体チップ１００の側面から露出するように形成されているため、積層された半導体チップ１００をＸ方向から見ても、Ｙ方向から見ても、各半導体チップ１００の認識部１０４の位置が揃っていることを視認できる。
【００５８】
上述したように、ダイシングの精度によっては、半導体チップ１００の端部からバンプ電極１０２までの距離が半導体チップ毎に異なることがあるため、積層された半導体チップ１００それぞれの端部に基づいて、バンプ電極１０２の位置ずれの発生やその度合いを検知することは困難である。しかし、本実施形態においては、各半導体チップ１００において、特定の箇所の設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように、半導体チップ１００の側面に認識部１０４が設けられているため、積層された半導体チップ１００の端部の位置ずれが発生しても、各半導体チップ１００の認識部１０４の整列状態を確認することで、バンプ電極間の位置ずれが発生しているか否かを容易に検知することができる。
【００５９】
次に、図５Ｄに示す積層された半導体チップ１００への樹脂部材１１の充填工程について説明する。なお、樹脂部材１１の充填工程は、図５Ｄに示す工程後、認識部１０４の位置に基づく外観検査により、バンプ電極１０２間の位置ずれがないと判定されたものに対して行われる。
【００６０】
図８Ａ〜８Ｄは、樹脂部材１１の充填工程を示す断面図である。
【００６１】
積層された半導体チップ１００が、例えば、図８Ａに示すように、塗布ステージ５０に張り付けられた塗布用シート５１の上に載置される。塗布用シート５１には、フッ素系シートやシリコン系接着材が塗布されたシートなどのように、樹脂部材１１（例えば、アンダーフィル材）に対する濡れ性が悪い材料が用いられる。なお、塗布用シート５１は、塗布ステージ５０上に直接貼る必要はなく、平坦な面上であればどこでもよく、例えば、塗布ステージ５０上に載置した所定の治具などに貼ってもよい。
【００６２】
次に、図８Ｂに示すように、塗布用シート５１上に載置された、積層された半導体チップ１００の端部近傍からディスペンサ５２によりアンダーフィル材５３が供給される。供給されたアンダーフィル材５３は、積層された半導体チップ１００の周囲にフィレットを形成しつつ、半導体チップ１００間の隙間へ毛細管現象によって進入し、半導体チップ１００間の隙間を埋める。
【００６３】
本実施形態では、塗布用シート５１にアンダーフィル材５３に対する濡れ性が悪い材料から成るシートを用いるため、アンダーフィル材５３の広がりが抑制されてフィレット幅が大きくなることがない。
【００６４】
アンダーフィル材５３を供給した後、積層された半導体チップ１００を塗布用シート５１上に載置した状態で所定の温度、例えば、１５０℃程度でキュア（熱処理）することで、アンダーフィル材５３を熱硬化させる。その結果、図８Ｃに示すように、樹脂部材１１により積層された半導体チップ１００の周囲が覆われるとともに、半導体チップ１００間の隙間が埋められたチップ積層体１０が形成される。
【００６５】
本実施形態では、塗布用シート５１にアンダーフィル材５３に対する濡れ性が悪い材料からなるシートを用いるため、熱硬化時における塗布用シート５１へのアンダーフィル材５３の付着が防止される。
【００６６】
樹脂部材１１の熱硬化後、チップ積層体１０は、図８Ｄに示すように、塗布用シート５１からピックアップされる。本実施形態では、塗布用シート５１にアンダーフィル材５３に対する濡れ性が悪い材料からなるシートを用いるため、チップ積層体１０を塗布用シート５１から容易にピックアップできる。
【００６７】
なお、アンダーフィル材５３を供給する際、積層された半導体チップ１００が位置ずれを起こすおそれのある場合は、樹脂接着材を用いて積層された半導体チップ１００を塗布用シート５１に仮固着した後、アンダーフィル材５３を供給してもよい。
【００６８】
次に、半導体装置１の組立工程について説明する。
【００６９】
図９Ａ〜９Ｅは、半導体装置１の組立工程を示す断面図である。なお、図９Ａ〜９Ｅにおいては、複数の半導体装置１を一括して形成する組立工程の一例を示している。
【００７０】
半導体装置１の組み立て時、図９Ａに示すように、まずマトリックス状に配置された複数の製品形成部６０を備えた配線基板２０を準備する。製品形成部６０は、各々が半導体装置１の配線基板２０となる部位であり、各製品形成部６０には所定のパターンの配線が形成され、各配線は接続パッド２２およびランド２４を除いてソルダーレジスト膜などの絶縁膜２１によって覆われている。製品形成部６０間が各半導体装置１を個々に切り離す際のダイシングライン６１となる。
【００７１】
配線基板２０の一方の面には、チップ積層体１０と接続するための複数の接続パッド２２が形成され、他方の面には外部端子となる導電性のはんだボール２３を接続するための複数のランド２４が形成されている。接続パッド２１は、所定のランド２４と配線によって接続されている。接続パッド２２上には、スタッドバンプ２６が形成されている。
【００７２】
配線基板２０の準備が完了すると、図９Ａに示すように、各製品形成部６０上に絶縁性の樹脂部材２７、例えば、ＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）をディスペンサにより塗布する。
【００７３】
次に、チップ積層体１０の半導体チップ１００ｂの裏面をボンディングツールなどで吸着保持し、図９Ｂに示すように、製品形成部６０上にチップ積層体１０を搭載し、チップ積層体１０の最下端の半導体チップ１００ａの表面バンプ電極１０２ａとスタッドバンプ２６とを、例えば熱圧着法を用いて接合する。このとき、接着部材２７がチップ積層体１０と配線基板２０との間に充填され、配線基板２０とチップ積層体１０とが接着固定される。ここで、チップ積層体１０の周囲にはテーパ状に樹脂部材１１が形成されているため、接着部材２７の這い上がりを防止できる。これにより、ボンディングツールへ接着部材２７が付着することによるチップ積層体１０の破損や接合不良などを低減できる。
【００７４】
チップ積層体１０が搭載された配線基板２０は、不図示のトランスファモールド装置の上型と下型から成る成型金型にセットされ、モールド工程に移行する。
【００７５】
成型金型の上型には、複数のチップ積層体１０を一括して覆う不図示のキャビティが形成され、キャビティ内に配線基板２０上に搭載されたチップ積層体１０が収容される。
【００７６】
次に、成型金型の上型に設けられたキャビティ内に加熱溶融させた封止樹脂を注入し、チップ積層体１０全体を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えばエポキシ樹脂などの熱硬化性樹脂を用いる。
【００７７】
続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させることで、図９Ｃに示すように、複数の製品形成部６０上に搭載された各チップ積層体１０を一括して覆う封止樹脂２８が形成される。さらに、所定の温度でベークすることで、封止樹脂２８を完全に硬化させる。
【００７８】
本実施形態では、チップ積層体１０の半導体チップ１００間を樹脂部材１１で封止した後、チップ積層体１０全体を覆う封止部材２８を形成するため、半導体チップ１００同士の隙間でボイドが発生するのを抑制できる。
【００７９】
封止樹脂２８を形成すると、ボールマウント工程に移行し、図９Ｄに示すように、配線基板２０の他方の面に形成されたランド２４にはんだボール２３が接続される。
【００８０】
ボールマウント工程では、配線基板２０の各ランド２４と位置が一致する複数の吸着孔を備えたマウントツールを用いて複数のはんだボール２３を吸着保持し、各はんだボール２３にフラックスを転写した後、各はんだボール２３を配線基板２０のランド２４上に一括して接続する。
【００８１】
全ての製品形成部６０に対するはんだボール２３の接続が完了した後、配線基板２０をリフローすることではんだボール２３とランド２４とを接続する。
【００８２】
はんだボール２３の接続が完了すると、基板ダイシング工程に移行し、ダイシングライン６１で個々の製品形成部６０を切断分離することで半導体装置１を形成する。
【００８３】
基板ダイシング工程では、封止樹脂２８に不図示のダイシングテープを貼着することで製品形成部６０を支持する。そして、不図示のダイシング装置が備えるダイシングブレードにより、図９Ｅに示すように、ダイシングライン６１で切断することで製品形成部６０毎に分離する。切断分離後、ダイシングテープを製品形成部６０からピックアップすることで、図１に示したＣｏＣ型の半導体装置１が得られる。
【００８４】
本実施形態によれば、複数の半導体チップ１００を積載したチップ積層体１０を先に作成し、その後、配線基板２０にチップ積層体１０を接続固定するため、半導体チップ１００と配線基板２０との熱膨張係数や剛性の違いにより製造時の熱処理で半導体チップ１００同士の接続部や半導体チップ１００へ加わる熱応力が低減される。そのため、半導体チップ１００同士の接続部の破断や、半導体チップ１００にクラックが発生するのを抑制できる。
【００８５】
また、アンダーフィル材に対する濡れ性が悪い材料から成る塗布用シート５１上で、積層された半導体チップ１００に樹脂部材１１（アンダーフィル材５３）を供給するため、アンダーフィル材５３で形成されるフィレットの形状が安定化するとともに、フィレット幅を小さくできる。そのため、パッケージサイズの大型化が抑制される。さらに、アンダーフィル材５３の供給後、塗布用シート５１からチップ積層体１０を容易にピックアップできる。
【００８６】
このように、本実施形態の半導体装置１は、それぞれが複数のバンプ電極を有する複数の半導体チップ１００が積層され、複数の半導体チップ１００は、それぞれの側面に形成された認識部１０４を備え、半導体チップ１００のそれぞれにおいて、複数のバンプ電極１０２が同様に配置され、認識部１０４は、複数のバンプ電極１０２のうち、特定の箇所に設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように形成され、複数の半導体チップ１００は、それぞれに設けられたバンプ電極１０２が積層順に電気的に接続されるとともに、認識部１０４が形成された側面が同じ方向を向くように積層されている。
【００８７】
また、本実施形態の半導体装置１は、第１の主面としての表面と、表面に対向する第２の主面としての裏面と、表面と裏面とを連結する第１の側面としての側面と、表面上に形成された第１のバンプ電極としての表面バンプ電極１０２ａと、表面バンプ電極１０２ａに対応して側面に形成された第１の認識部としての認識部１０４と、を有する第１の半導体チップ（例えば、半導体チップ１００ｂ）と、第３の主面の主面としての裏面と、裏面に対向する第４の主面としての表面と、裏面と表面とを連結する第２の側面としての側面と、第１のバンプ電極に対応し、裏面上に形成された第２のバンプ電極としての裏面バンプ電極１０２ｂと、裏面バンプ電極１０２ｂと電気的に接続し、表面上に形成された第３のバンプ電極としての表面バンプ電極１０２ａと、裏面バンプ電極に対して、第１のバンプ電極と第１の認識部との位置関係と同様の位置関係で第２の側面に形成された第２の認識部としての認識部１０４と、を有し、第２のバンプ電極が第１のバンプ電極と接続するとともに、第１の側面と第２の側面とが同じ方向を向くように、第１の半導体チップ上に積層された第２の半導体チップと、を備える。
【００８８】
各半導体チップ１００において、基準とされるバンプ電極１０２との位置関係が等しくなるように、半導体チップ１００の側面に認識部１０４が形成されるとともに、認識部１０４が形成された側面が同じ方向を向くように半導体チップ１００が積層されるため、複数の半導体チップ１００を積層した場合に、各半導体チップ１００の認識部１０４の整列状態を確認することで、バンプ電極１０２間の位置ずれの発生やその程度を容易に検知することができる。
【００８９】
（第２の実施形態）
図１０は、本発明の第２の実施形態の半導体チップ１００Ａが形成された半導体ウエハ３０Ａの上面図である。
【００９０】
半導体ウエハ３０においては、認識部１０４として、二重の絶縁リングからなる構造体が形成されていた。一方、本実施形態の半導体ウエハ３０Ａにおいては、認識部として、ダイシングエリア３１により区画される隣接する２つの半導体チップ１００Ａに跨るとともに、ダイシングにより研削される境界であるダイシングライン３１Ａと直交する直線状の構造体が形成されている。
【００９１】
図１１Ａは、半導体チップ１００Ａの上面図、および、半導体チップ１００ＡをＸ方向およびＹ方向から見た側面図である。また、図１１Ｂは、図１１Ａに示すＣ−Ｃ’間の断面図である。
【００９２】
図１１Ａ，１１Ｂに示すように、半導体チップ１００Ａにおいては、半導体チップ１００Ａの４辺に、半導体チップ１００Ａの端部と直交する直線状に認識部１０４Ａが形成されている。
【００９３】
本実施形態においても、第１の実施形態と同様に、各半導体チップ１００Ａにおいて、特定の箇所の設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように、半導体チップ１００Ａの側面から少なくとも一部が露出する認識部１０４Ａが設けられているため、半導体チップ１００Ａを積層した場合に、各半導体チップ１００Ａの認識部１０４Ａの整列状態を確認することで、バンプ電極１０２間の位置ずれの発生やその程度を容易に検知することができる。
【００９４】
また、第１の実施形態においては、認識部１０４は円状に形成されたのに対し、本実施形態においては、認識部１０４Ａはダイシングライン３１と直交する直線状に形成されている。認識部１０４が円状である場合、ダイシング工程における切断誤差などにより、半導体チップの切断位置がずれた場合、認識部１０４の位置ずれが発生することがある。一方、本実施形態のように、認識部１０４Ａをダイシングライン３１と直交する直線状に形成することで、ダイシング工程における切断誤差が生じでも、認識部１０４Ａの位置はずれないため、認識部を高い精度で形成することができる。
【００９５】
（第３の実施形態）
第２の実施形態の半導体チップ１００Ａにおいては、認識部１０４Ａは、シリコン基板に形成されていた。一方、本実施形態の半導体チップ１００Ｂにおいては、認識部は、シリコン基板上の回路形成層に形成される。
【００９６】
図１２Ａは、半導体チップ１００Ｂの上面図、および、半導体チップ１００ＢをＸ方向およびＹ方向から見た側面図である。また、図１２Ｂは、図１２Ａに示すＤ−Ｄ’間の断面図である。
【００９７】
図１２Ａ，１２Ｂに示すように、半導体チップ１００Ｂにおいては、半導体チップ１００Ｂの４辺に、半導体チップ１００Ｂの端部と直交する直線状に認識部１０４Ｂが形成されている。ここで、認識部１０４Ｂは、回路形成層１０１の配線パターンを利用して形成されている。
【００９８】
本実施形態においても、第１および第２の実施形態と同様に、各半導体チップ１００Ｂにおいて、特定の箇所の設けられた基準とされるバンプ電極１０２との位置関係が等しくなるように、半導体チップ１００Ｂの側面から少なくとも一部が露出する認識部１０４Ｂが設けられているため、半導体チップ１００Ｂを積層した場合に、各半導体チップ１００Ｂの認識部１０４Ｂの整列状態を確認することで、バンプ電極１０２間の位置ずれの発生やその程度を容易に検知することができる。
【００９９】
また、本実施形態においては、認識部１０４Ｂは、ダイシングライン３１と直交する直線状に形成されている。そのため、第２の実施形態と同様に、ダイシング工程における切断誤差が生じでも、認識部１０４Ａの位置はずれないため、認識部を高い精度で形成することができる。
【０１００】
また、本実施形態においては、認識部１０４Ｂは、回路形成層１０１に形成されている。そのため、シリコン基板に絶縁部材を埋め込むための溝を形成する必要がないため、第１および第２の実施形態と比較して、半導体チップの強度を向上することができる。また、シリコン基板に形成された溝はチップクラックの基点となりやすいが、本実施形態においては、認識部１０４Ｂを形成するためにシリコン基板に溝を形成する必要が無いため、チップクラックが発生する可能性を低減することができる。
【０１０１】
なお、第１から第３の実施形態においては、同じサイズの半導体チップを積層する場合を例として説明したが、本発明はこれに限られるものではない。基準とされるバンプ電極の位置が同じであれば、図１３に示すように、サイズも回路構成も異なる半導体チップを積層する場合にも適用することができる。なお、図１３においては、４つのメモリチップ１００Ｃの上に、メモリチップ１００Ｃよりも小さいサイズの、メモリチップ１００Ｃを制御するインターフェース（ＩＦ）チップ１００Ｄを積層した例を示している。図１３に示すように、サイズの異なる半導体チップを積層する場合にも、側面から認識部を視認することで、バンプ電極間の位置ずれの発生やその程度を容易に検知することができる。
【０１０２】
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上述した実施形態においては、４つのメモリチップを積層したチップ積層体、および、４つのメモリチップと１つのＩＦチップとを積層したチップ積層体について説明したが、本発明は、どのような半導体チップを積層する場合にも適用することができる。また半導体チップの積層数も４、５段に限らず、３段以下または６段以上であってもよい。
【０１０３】
また、上述した実施形態においては、認識部は円状または直線状に形成される場合について説明したが、基準とされるバンプとの位置関係が等しくなるように形成されていれば、認識部はどのような形状で構成してもよい。
【０１０４】
また、上述した実施形態においては、半導体チップを積層した後に、アンダーフィル材を供給する例について説明したが、例えば、透明な樹脂層（例えば、透明なＮＣＦ（Ｎｏｎ  ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））を張り付けた半導体チップを積層し、フリップチップ実装と同時にＮＣＦを溶融させることで、半導体チップ間に充填させるようにしてもよい。樹脂層が半導体チップの側面からはみ出したり、半導体チップの側面を覆ったりしても、樹脂層が透明であるため、認識部を視認することができる。
【符号の説明】
【０１０５】
１    半導体装置
１０    チップ積層体
１１    樹脂部材
２０    配線基板
２１    絶縁膜
２２    接続パッド
２３    はんだボール
２４    ランド
２５    絶縁基板
２６    スタッドバンプ
２７    樹脂部材
２８    封止受信
３０，３０Ａ    半導体ウエハ
３１    ダイシングエリア
４０    ボンディングステージ
４１，４３    吸着孔
４２    ボンディングツール
５０    塗布ステージ
５１    塗布用シート
５２    ディスペンサ
５３    アンダーフィル材
６０    製品形成部
６１    ダイシングライン
１００，１００ａ，１００ｂ，１１０Ａ，１００Ｂ  半導体チップ
１００Ｃ    メモリチップ
１００Ｄ    ＩＦチップ
１０１    回路形成層
１０２    バンプ電極
１０２ａ    表面バンプ電極
１０２ｂ    裏面バンプ電極
１０３    貫通電極
１０４，１０４Ａ，１０４Ｂ    認識部
１０５    シリコン基板
１０６    電極パッド
１０７    絶縁膜
１０８    表面バンプ
１０９    Ｎｉメッキ層
１１０    Ａｕメッキ層
１１１    シード層
１１２    絶縁リング
１１３    裏面バンプ
１１４    裏面はんだ層
【図１】
2015005637.tif 000003
【図２】
2015005637.tif 000004
【図３】
2015005637.tif 000005
【図４Ａ】
2015005637.tif 000006
【図４Ｂ】
2015005637.tif 000007
【図５Ａ】
2015005637.tif 000008
【図５Ｂ】
2015005637.tif 000009
【図５Ｃ】
2015005637.tif 000010
【図５Ｄ】
2015005637.tif 000011
【図６Ａ】
2015005637.tif 000012
【図６Ｂ】
2015005637.tif 000013
【図６Ｃ】
2015005637.tif 000014
【図７Ａ】
2015005637.tif 000015
【図７Ｂ】
2015005637.tif 000016
【図８Ａ】
2015005637.tif 000017
【図８Ｂ】
2015005637.tif 000018
【図８Ｃ】
2015005637.tif 000019
【図８Ｄ】
2015005637.tif 000020
【図９Ａ】
2015005637.tif 000021
【図９Ｂ】
2015005637.tif 000022
【図９Ｃ】
2015005637.tif 000023
【図９Ｄ】
2015005637.tif 000024
【図９Ｅ】
2015005637.tif 000025
【図１０】
2015005637.tif 000026
【図１１Ａ】
2015005637.tif 000027
【図１２Ａ】
2015005637.tif 000028
【図１３】
2015005637.tif 000029
【図１１Ｂ】
2015005637.tif 000030
【図１２Ｂ】
2015005637.tif 000031