(57)【要約】  本発明は、スイッチング回路、並びに、このスイッチング回路の半導体スイッチング素子の閾値電圧を制御する方法に関し、半導体スイッチング素子（Ｍｉ）の出力信号から生じる制御信号に応じて半導体スイッチング素子（Ｍｉ）のバルク電圧が選択される。これにより、ヒステリシスを有し、クロス電流がより小さく、閾値電圧が正確に調整できる高速スイッチング回路が提供されることができる。
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【特許請求の範囲】
【請求項１】
少なくとも一つの半導体スイッチング素子の閾値電圧調整を基にした入力ヒステリシスを有するスイッチング回路であって、前記半導体スイッチング素子の出力信号から生じる少なくとも一つの制御信号に応じて少なくとも二つの所定電圧の一つを選択し、該選択された所定電圧を前記半導体スイッチング素子のバルク端子に与える選択手段を備えたスイッチング回路。
【請求項２】
前記半導体スイッチング素子の出力に接続された少なくとも一つの反転回路の出力から前記少なくとも一つの制御信号が得られる、請求項１に記載のスイッチング回路。
【請求項３】
前記半導体スイッチング素子の出力に続く第一の反転回路の出力から第一の制御信号が得られ、前記第一の反転回路の出力に接続された第二の反転回路の出力から第二の制御信号が得られる、請求項２に記載のスイッチング回路。
【請求項４】
前記スイッチング回路は四つの反転回路を備え、前記半導体スイッチング素子は入力反転回路に属し、前記第一の反転回路は最後から二番目の反転回路に対応し、前記第二の反転回路は最後の反転回路に対応する、請求項３に記載のスイッチング回路。
【請求項５】
前記選択手段は、前記少なくとも一つの制御信号が与えられる制御端子を有する少なくとも一つの半導体スイッチング素子を備えた、前記何れか一項に記載のスイッチング回路。
【請求項６】
第一の半導体スイッチング素子を介して前記半導体スイッチング素子の前記バルク端子に第一の所定電圧が供給され、第二の半導体スイッチング素子を介して前記バルク端子に第二の所定電圧が供給され、前記第一の半導体スイッチング素子は第一の制御信号により制御され、前記第二の半導体スイッチング素子は前記第一の制御信号と反対の関係にある第二の制御信号により制御される、請求項５に記載のスイッチング回路。
【請求項７】
前記半導体スイッチング素子はＭＯＳトランジスタである、前記何れか一項に記載のスイッチング回路。
【請求項８】
前記半導体スイッチング素子は集積化バッファ回路である、前記何れか一項に記載のスイッチング回路。
【請求項９】
高速スイッチング回路に入力ヒステリシスを与える半導体スイッチング素子の閾値電圧を制御する方法であって、前記半導体スイッチング素子の出力信号から生じる制御信号に応じて前記半導体スイッチング素子のバルク端子を選択する工程を備えた方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも一つの半導体スイッチング素子の閾値電圧調整を基にした入力ヒステリシスを有するスイッチング回路、並びに、そのような半導体スイッチング素子の閾値電圧を制御する方法に関する。
【背景技術】
【０００２】
デジタル回路では、デジタル信号のための処理条件に入力信号が直接は適合しないことがある。諸処の理由により、立ち上がり及び又はたち下がり時間が遅くなり、又は、さらなる回路によって検出されるであろうノイズが幾らか発生することもある。それは、周波数が測定されるアナログ信号でさえあるかもしれない。これらすべての状況、そしてその他多くの状況において、その信号を「清浄」にし、且つ、その信号を真のデジタルの形態とすべく特別な回路が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特に、集積回路は、ノイズ環境等、非常に困難な状況で動作されることがあり、そして、微弱で不安定な信号を処理しなければならないことがある。回路の、特に、入力部分で、ノイズに対する感度を高めるのに多くの設計技術が用いられてきた。一般的な手法の一つは、幾らか入力ヒステリシスを導入することである。ヒステリシスは、比較器等のスイッチング回路がオンオフする入力信号レベルの差である。ヒステリシスは少量であることが良く、というのは、ヒステリシスはノイズに対する感度を弱め、そして、状態が変わったときに、出力における変化量の低減を助長するからである。通常、ディスクリート設計においては、比較器の出力と正入力との間に外部ディスクリート抵抗器が加えられ、微弱な正帰還ループを形成する。出力が変化すると、出力変化を強めるために、正帰還ループが正入力を若干変化させる。
【０００４】
一般的な、入力ヒステリシスを有するスイッチング回路は、所謂、シュミット・トリガーである。しかし、シュミット・トリガー回路は、比較的低速で、クロス電流、即ち、供給電圧Ｖｄｄから内部トランジスタを介して、しかし、負荷を介さず、直接、グランドに流れるＤＣ電流が大きく、閾値電圧が供給電圧レンジに応じたものとなるなど、欠点があり、閾値電圧は、トランジスタの設計、並びに、技術的パラメータにより規定され、従って、入力ヒステリシスを調整すべく変化させることはできない。
【０００５】
そこで、本発明の目的は、クロス電流が小さく、閾値電圧を個々に調整できる、入力ヒステリシスを有する高速スイッチング回路を提供することである。
【課題を解決するための手段】
【０００６】
この目的は請求項１でクレームされたスイッチング回路、並びに、請求項９でクレームされた方法により達成される。
【０００７】
従って、前記半導体スイッチング素子のバルク端子に与えられる所定電圧が、前記半導体スイッチング素子の出力信号を基にした選択手段により選択される。従って、シュミット・トリガー回路の欠点無しに、前記半導体スイッチング素子の出力信号に応じた閾値電圧調整を基にした入力ヒステリシスがもたらされ、何故ならば、技術的パラメータの広がりに依存すること無しに、所定電圧の少なくとも一つが変えられて閾値電圧を正確に調整できるからである。さらに、バルク電圧変化に応じて閾値電圧が変えられるということの基になっているバックゲート効果の結果として、高速スイッチング動作が達成される。結果としての高速スイッチング動作が、低速スイッチング・シュミット・トリガー回路と比較して、クロス電流を低下させる。
【０００８】
前記半導体スイッチング素子の出力に接続された少なくとも一つの反転回路の出力から前記少なくとも一つの制御信号が得られてもよい。反転回路の出力から前記少なくとも一つの制御信号を得ることにより、前記制御信号の所定のバイナリ値が規定され、これを基に、前記選択された所定電圧の前記バルク端子への接続が制御されることができる。特に、前記半導体スイッチング素子の出力に続く第一の反転回路の出力から第一の制御信号が得られ、前記第一の反転回路の出力に接続された第二の反転回路の出力から第二の制御信号が得られてもよい。これが、前記第一及び第二の制御信号が反対の状態を有し、二つの所定電圧の一つを前記バルク端子へスイッチすることに用いられることを確実のものとする。ある特別な例では、前記スイッチング回路は四つの反転回路を備え、前記半導体スイッチング素子は入力反転回路に属し、前記第一の反転回路は最後から二番目の反転回路に対応し、前記第二の反転回路は最後の反転回路に対応してもよい。この態様は、前記反転回路の前記スイッチング素子のゲートにおける所謂レール・ツー・レール・スイングによる有害な効果が低減されることができる。レール・ツー・レール・スイングとは、低供給電圧の回路で許される供給レール間での揺動動作であり、小信号での動作を改善し、さらなる信号の「ヘッドルーム」を作り出すことによる歪みを小さくするものである。
【０００９】
前記選択手段は、前記少なくとも一つの制御信号が与えられる制御端子を有する少なくとも一つの半導体スイッチング素子を備えてもよい。これにより、回路全体が、例えば、金属酸化膜半導体（ＭＯＳ）、又は、他の制御可能な及び/又は活性な半導体スイッチング素子より成る集積回路として構成されることができる。この特別なアスペクトのために、第一の半導体スイッチング素子を介して前記半導体スイッチング素子の前記バルク端子に第一の所定電圧が供給され、第二の半導体スイッチング素子を介して前記バルク端子に第二の所定電圧が供給され、前記第一の半導体スイッチング素子は第一の制御信号により制御され、前記第二の半導体スイッチング素子は前記第一の制御信号と反対の関係にある第二の制御信号により制御されてもよい。これにより、前記閾値電圧を規定する所望の所定電圧への接続が、二つの反転回路の連続した出力から簡単に発生されてもよい反対の状態を有する制御信号により制御され、簡単な構成のスイッチング回路が達成される。
【００１０】
本発明が、添付図面を参照して、好ましい実施形態の基に記載される。
【発明を実施するための最良の形態】
【００１１】
集積回路のための入力バッファを基に好ましい実施形態が記載される。
【００１２】
ここに提案されたヒステリシスを有する入力バッファの動作原理は、ＭＯＳトランジスタ等の、半導体スイッチング素子の、バルク電圧に応じた閾値調整を基にしている。バルク電圧とは、バルク端子又は基板端子を介して、半導体スイッチング素子の基板に加えられる電圧のことである。閾値電圧へのバルク電圧の効果は、所謂、バックゲート効果として知られている。それは、以下の式で示されることができる。
【数１】
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ここで、Ｖｔｈは実際の閾値電圧を示し、Ｖｓｂは閾値電圧を制御するために用いられるバルク電圧を示し、Ｖｔｈ０はＶｓｂ＝０の時の閾値電圧を示し、γは本体ファクタ、本体効果係数、又は、バルク閾値パラメータを示し、Ｆｆは等価静電（フェミニ）電位を示している。
【００１３】
従って、半導体スイッチング素子の閾値電圧と加えられたバルク電圧との間に所定の関係が与えられ、入力バッファ回路のヒステリシスを制御するために用いられることができる。
【００１４】
図１は、好ましい実施形態によるスイッチング回路の概略ブロックダイアグラムを示している。
【００１５】
特に、ＭＯＳトランジスタＭｉ等の、バルク端子を有する半導体スイッチング素子がスイッチング回路の入力に設けられ、入力端子５がＭＯＳトランジスタＭｉのゲートに接続されている。ＭＯＳトランジスタＭｉのドレイン端子が供給電圧Ｖｄｄに接続され、ＭＯＳトランジスタＭｉのソース端子が、クロス電流が流れる如何なる入力抵抗器、又は、他の半導体素子又は回路のインピーダンスを現してもよい負荷抵抗器を介して、第二の供給電圧Ｖｓｓ又はグランド端子に接続されている。この例では、如何なるデジタル処理回路で少なくとも一つの反転回路を備えても良い処理回路２０が、ＭＯＳトランジスタＭｉのソース端子に接続されている。処理回路２０の出力信号が、出力端子１５に供給され、そして、ＭＯＳトランジスタＭｉのバルク端子を二つの所定電圧Ｖ１及びＶ２の一つに接続する選択又はスイッチング回路３０を制御するための制御信号として用いられる。所定電圧Ｖ１及びＶ２の一つをＭＯＳトランジスタＭｉのバルク端子に選択的に接続するために用いることができる如何なるスイッチング素子又はスイッチング回路により選択回路３０が導入されてもよい。
【００１６】
図１によれば、スイッチング回路の出力から生じる制御信号に応じた所定値の間でバルク電圧を選択的に変化させることにより、スイッチング回路の入力におけるＭＯＳトランジスタＭｉの閾値電圧の調整が可能となる。従って、シュミット・トリガー回路と同様に、入力ヒステリシスが確立され、一方、所定電圧Ｖ１及びＶ２が正確に調整され、そして、特に、もし、これら回路素子が集積回路に搭載された場合、スイッチング速度が改善される。
【００１７】
図２は、集積化バッファ回路として、図１の一般的なブロックダイアグラムの特定の態様を示し、集積化バッファ回路は、各々が、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタＭＮ１及びＭＰ１、ＭＮ２及びＭＰ２、ＭＮ３及びＭＰ３、そして、ＭＮ４及びＭＰ４から成る四つの反転回路を含み、制御された複数閾値を有する入力ヒステリシスを規定する制御された半導体スイッチとして第一反転段のＰＭＯＳトランジスタＭＰ１が用いられる。この例では、制御されたＰＭＯＳトランジスタＭＰ１の供給電圧Ｖｄｄに図１の所定電圧Ｖ２が対応する。ゲート端子が最後から二番目の、そして、最後の反転回路の出力に各々接続されたさらなる二つのＰＭＯＳトランジスタＭＰ５及びＭＰ６により、図１の選択回路３０が実現されている。このようにして、二つの選択トランジスタＭＰ５及びＭＰ６のゲートに供給される制御信号が反対の論理状態を有し、そのため、選択トランジスタＭＰ５及びＭＰ６の一方がスイッチ・オフされてオープン状態となり、他方がスイッチ・オンされてクローズ状態となることが確立される。
【００１８】
特に、第一の選択トランジスタＭＰ５が専用の所定電圧Ｖ１を制御されたＰＭＯＳトランジスタＭＰ１に接続し、一方、第二の選択トランジスタＭＰ６が供給電圧Ｖｄｄを制御されたＰＭＯＳトランジスタＭＰ１に接続する。
【００１９】
この例では、制御されたＰＭＯＳトランジスタＭＰ１が、供給電圧Ｖｄｄの代わりに、専用の所定電圧Ｖ１に接続され、そして、専用の所定電圧Ｖ１は、好ましくは、供給電圧Ｖｄｄより小さく、チップ内で発生されるか、又は、外部回路から供給される。上述の如く、選択トランジスタＭＰ５及びＭＰ６はスイッチとして機能し、制御されたＰＭＯＳトランジスタＭＰ１のブルク端子を専用の所定電圧Ｖ１又は供給電圧Ｖｄｄに接続する。このようにして、選択トランジスタＭＰ５及びＭＰ６のゲートに供給された制御信号に応じて制御されたＰＭＯＳトランジスタＭＰ１の閾値電圧が変えられることができる。制御されたＰＭＯＳトランジスタＭＰ１の閾値電圧の変化が、トランジスタＭＰ１及びＭＮ１より成る反転回路全体の閾値電圧を変化させ、入力バッファ回路全体に入力ヒステリシスを加える。
【００２０】
図２の入力バッファ回路は次のように機能する。入力端子５が高入力値であると、出力端子１５における第四反転段の出力値が高論理レベルとなり、第三反転段の出力値が低論理レベルとなる。これにより、第二選択トランジスタＭＰ６がスイッチ・オフし、一方、第一選択トランジスタＭＰ５がスイッチ・オンして、専用の所定電圧Ｖ１を制御されたＰＭＯＳトランジスタＭＰ１のブルク端子に接続する。従って、ブルク電圧制御器として機能する選択回路３０が専用の所定電圧Ｖ１をブルク電圧として選択する。この場合、閾値は比較的小さい。同様に、入力端子５の入力信号が高入力値であると、第四反転段の出力が低論理レベルとなり、そして、第三反転段の出力が高論理レベルとなり、これにより、第二選択トランジスタＭＰ６がスイッチ・オンして、供給電圧Ｖｄｄをブルク端子に接続する。この場合、入力バッファの閾値は大きくなる。
【００２１】
従って、第一反転段のブルク電圧を制御するブルク電圧制御器又は選択回路を備えた新しいタイプの入力バッファが提案される。ブルク電圧制御器は、供給電圧Ｖｄｄ、Ｖｓｓのいずれか、又は、ＶｄｄとＶｓｓとの間の如何なる電圧値を第一反転段のブルク電圧として選択しても良い。さらに、ブルク電圧制御器又は選択回路は反転段の一つの出力に結合された少なくとも一つの制御入力を有する。
【００２２】
この提案された入力バッファ回路は、幾らか入力ヒステリシスが必要となる如何なるタイプの集積回路にも用いられることができる。ブルク端子に選択的に接続される所定の電圧は集積回路内部で発生されてもよく、又は、外部回路から供給されてもよい。図１との関係で既に述べたように、ブルク電圧を制御するのに如何なる選択回路をも用いられることができ、選択回路は第一、二選択トランジスタＭＰ５及びＭＰ６が備えられているもには限定されない。
【００２３】
さらには、反転器二段のみのバッファ回路が用いられてもよく、ここでは、第二選択トランジスタＭＰ６の帰還制御端子が第一反転段の出力に接続され、第一選択トランジスタＭＰ５の帰還制御端子が第二反転段に接続される。
【００２４】
さらには、少なくとも、第一反転段の通常のＮＭＯＳトランジスタの代わりにＮＭＯＳ分離トランジスタが用いられた場合、ＮＭＯＳトランジスタＭＮ１に同じブルク制御が適用されてもよく、この場合は、二ウェル技術が適用されなければならず、これは、さらなる基準又は所定電圧を必要とする。ＮＭＯＳトランジスタＭＮ１のブルク電圧を制御するには、これが分離されたｐウェル内に設けられなければならない。高電圧技術がこの種の装置をもたらす。このタイプの回路を用いることにより、第一反転段がシンメトリカルに形成されることができ、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１との両者のブルク電圧のための選択スイッチがもたらされる。従って、制御されたＮＭＯＳトランジスタＮＭ１のための専用の所定電圧Ｖ１と同様な、さらなる電圧源により、閾値電圧の調節又は制御がさらに柔軟に行われることができる。
【００２５】
示された図面は概略的であり、限定的なものではないことに注意されたい。図面において、ある要素のサイズは、表示のために誇張され、原寸通りには描かれていない。本開示並びに請求項で用いられている用語「備える」は、他の要素又は工程を排除するものではない。記載及び請求の範囲内の第一、第二、第三等の用語は同様な要素を区別するために用いられ、順序、順番を示すものではない。本発明の実施形態はここに記載並びに例示された以外の順序で行われることができることが理解されるところである。好ましい実施形態、特定の構造並びに態様が詳細に開示されたが、添付の特許請求の範囲から逸脱せずに種々の変形、変更が成されうるものである。
【図面の簡単な説明】
【００２６】
【図１】好ましい実施形態によるスイッチング回路の概略ブロックダイアグラムを示す図である。
【図２】好ましい実施形態における特定の態様の例による集積化スイッチング回路の概略ブロックダイアグラムを示す図である。
【図１】
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【図２】
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【国際調査報告】
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2008512918.tif 000007
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