(57)【要約】  メモリーアレイをプログラミングする方法と装置が開示される。１つの実施形態において、各ワード線がプログラムされた後、そのワード線の欠陥を検知する試みがなされる。もし、欠陥が検知されると、該ワード線は予備のワード線で修復される。該ワード線はその後、再プログラムされ、欠陥が再チェックされる。別の実施形態では、各ワード線がプログラムされた後、そのワード線の欠陥を検知する試みがなされる。もし、欠陥が検知されると、そのワード線は事前にプログラムされた隣接ワード線と一緒に修復される。更に別の実施形態においては、各ワード線がプログラムされた後、そのワード線と事前にプログラムされた隣接ワード線の欠陥を検知する試みがなされる。もし、欠陥がそのワード線に検知されると、そのワード線と事前にプログラムされた隣接ワード線は予備のワード線で修復される。
2008547148.tif 000002
【特許請求の範囲】
【請求項１】
メモリーアレイをプログラムする方法であって、該方法は：
（ａ）メモリーアレイ内の第１のワード線と第２のワード線をプログラムするステップであって、該第１のワード線は該第２のワード線がプログラムされた後にのみ検知可能な欠陥を含むステップと；
（ｂ）各ワード線がプログラムされた後：
（ｂ１）そのワード線の欠陥を検知しようと試みるステップと；
（ｂ２）欠陥が検知されたら、予備のワード線でそのワード線を修復するステップと；
（ｃ）（ａ）と（ｂ）を繰り返すステップであって、２度目の（ａ）と（ｂ）が行われるときに、該第１のワード線の該欠陥が検知されて該第１のワード線が修復されるステップと；を含む、方法。
【請求項２】
該最初の（ａ）と（ｂ）が行われるときに、該第２のワード線の欠陥が検知されて該第２のワード線が修復される、請求項１に記載の方法。
【請求項３】
該第１のワード線が該メモリーアレイ内の該第２のワード線に隣接している、請求項１に記載の方法。
【請求項４】
該メモリーアレイが複数の追記型メモリーセルを有する、請求項１に記載の方法。
【請求項５】
該追記型メモリーセルがアンチヒューズメモリーセルを含む、請求項４に記載の方法。
【請求項６】
該メモリーアレイが、単一のシリコン基板上に垂直に上下に積み上げられた複数のメモリーセル層から成る三次元メモリーアレイを含む、請求項１に記載の方法。
【請求項７】
（ａ）が、メモリーアレイ内に第１のワード線と第２のワード線及び少なくとも１つの付加的なワード線を含む、請求項１に記載の方法。
【請求項８】
（ｂ１）が、そのワード線に蓄積された情報を読出して、該読出し情報をバッファー内に蓄積された情報と比較することを含む、請求項１に記載の方法。
【請求項９】
メモリーアレイをプログラムする方法であって、該方法は：
（ａ）メモリーアレイ内の複数のワード線をプログラムするステップと；
（ｂ）各ワード線がプログラムされた後に：
（ｂ１）そのワード線の欠陥を検知しようと試みるステップと；
（ｂ２）欠陥が検知されたら、予備のワード線でそのワード線と事前にプログラムされた隣接するワード線を修復するステップであって、該事前にプログラムされた隣接するワード線がプログラムされた後に、該事前にプログラムされた隣接するワード線の欠陥が検知されなかったとしても、該事前にプログラムされた隣接するワード線が修復されるステップと；を含む、方法。
【請求項１０】
（ｂ２）が、欠陥が検知されると、そのワード線と、事前にプログラムされた隣接するワード線及びまだプログラムされていない隣接するワード線を予備のワード線で修復するステップを含む、請求項９に記載の方法。
【請求項１１】
該メモリーアレイが複数の追記型メモリーセルを含む、請求項９に記載の方法。
【請求項１２】
該追記型メモリーセルがアンチヒューズメモリーセルを含む、請求項１１に記載の方法。
【請求項１３】
該メモリーアレイが、単一のシリコン基板上に垂直に上下に積み上げられた複数のメモリーセル層から成る三次元メモリーアレイを含む、請求項９に記載の方法。
【請求項１４】
（ｂ１)が、そのワード線に蓄積された情報を読出して、該読出し情報をバッファー内に蓄積された情報と比較することを含む、請求項９に記載の方法。
【請求項１５】
メモリーアレイをプログラムする方法であって、該方法は：
（ａ）メモリーアレイ内の複数のワード線をプログラムするステップと；
（ｂ）各ワード線がプログラムされた後に：
（ｂ１）そのワード線と事前にプログラムされた隣接するワード線の欠陥を検知しようと試みるステップと；
（ｂ２）そのワード線に欠陥が検知されたら、予備のワード線でそのワード線と事前にプログラムされた隣接するワード線を修復するステップであって、該事前にプログラムされた隣接するワード線がプログラムされた後に、該事前にプログラムされた隣接するワード線の欠陥が検知されなかったとしても、該事前にプログラムされた隣接するワード線が修復されるステップと；を含む、方法。
【請求項１６】
該メモリーアレイが複数の追記型メモリーセルを含む、請求項１５に記載の方法。
【請求項１７】
追記型メモリーセルがアンチヒューズメモリーセルを含む、請求項１６に記載の方法。
【請求項１８】
メモリーアレイが、単一のシリコン基板上に垂直に上下に積み上げられた複数のメモリーセル層から成る三次元メモリーアレイを含む、請求項１５に記載の方法。
【請求項１９】
（ｂ１）が、そのワード線と事前にプログラムされた隣接するワード線に蓄積された情報を読出して、該読出し情報をバッファーに蓄積された情報と比較するステップを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
アンチヒューズ・ワンタイム・プログラマブル（ｏｎｅ−ｔｉｍｅ―ｐｒｏｇｒａｍｍａｂｌｅ（ＯＴＰ）メモリーセルのようなメモリーセルは、メモリーアレイ内の全てのメモリーセルをプログラミングした後に活性化する漏れ通路を含有し得る。漏れ通路の活性化はいくつかのメカニズムによって引き起こされ得る。例えば、ある漏れ通路は、アンチヒューズが破壊されるまで電気的には見えない位置に存在する欠陥によって引き起こされ得る。ひとたび該アンチヒューズが破壊されてフィラメントが形成されると、この欠陥は２本のワード線の間、又は、２本のビット線の間、又は、ワード線とビット線の間の短絡回路となり得る。漏れ通路はプログラムされたメモリーセルの逆漏れのわずかな変化によっても、引き起こされ得る。該メモリーセルが読出し用に選択されていないとしても、選択されなかった前記逆漏れは、オフカレント（ｏｆｆ−ｃｕｒｒｅｎｔ）漏れを増加させ、メモリーセルの不正確な読出しを引き起こす可能性がある。漏れ通路は、高電圧プログラミング中の局所加熱又はエレクトロマイグレーションにより誘発された、弱い欠陥の漏れのわずかな変化によっても引き起こされ得る。この変化は、メモリーの読出し中に局所的に読出し電圧か或いは読出し電流を下げて間違った値を読み出させるのに、十分であり得る。これらのメカニズムのそれぞれにある一つの共通点は、前記問題がどの特定のビットのプログラミング中もいつも検知され得るということはなく、メモリーアレイのいくつかのビットのプログラム後に検知され得る、ということである。
【特許文献１】米国特許第６，０３４，８８２号
【特許文献２】米国特許第６，４２０，２１５号
【特許文献３】米国特許第６，０５５，１８０号
【特許文献４】米国特許第６、８６８、０２２号
【特許文献５】米国特許出願公開公報第２００３−０１１５５１８Ａ１号
【特許文献６】米国特許出願第１１／０２４、５１６号
【発明の開示】
【課題を解決するための手段】
【０００２】
本発明は以下の請求項により規定され、このセクション内の何ものもその請求項への制限として受け取るべきではない。
【０００３】
前置きとして、以下に説明する好ましい実施形態はメモリーアレイをプログラムするための方法と装置を提供する。一つの好ましい実施形態において、メモリーアレイ内のワード線がプログラムされる。各ワード線がプログラムされた後、そのワード線についての欠陥を検知する試みがなされる。もしも欠陥が検知されると、そのワード線は予備のワード線を使って修正される。その後、該ワード線は、再プログラミングされ、欠陥が再チェックされる。もう一つの好ましい実施形態においては、各ワード線がプログラムされた後、そのワード線の欠陥を検知する試みがなされる。もしも欠陥が検知されると、そのワード線は、事前にプログラムされた隣接するワード線とともに修正される。更にもう一つの好ましい実施形態においては、各ワード線がプログラムされた後、そのワード線と事前にプログラムされた隣接するワード線の欠陥を検知する試みがなされる。もしもそのワード線に欠陥が検知されると、そのワード線と前記の事前にプログラミングされた隣接ワード線は予備のワード線で修正される。他の好ましい実施形態が提供され、そこで説明された好ましい実施例は夫々、単独で又は互いに組み合わされて使用され得る。
【０００４】
前記の好ましい実施形態が添付図面を参照しつつここに説明される。
【発明を実施するための最良の形態】
【０００５】
図１は、好ましい実施形態のメモリー装置１００のブロック図である。メモリー装置１００は、メインメモリーアレイ１１０と、予備のメモリーアレイ１２０と、メインメモリーアレイ１１０と予備のメモリーアレイ１２０とに連結された代理機能制御ロジック１３０とを有する。このメインメモリーアレイ１１０と予備のメモリーアレイ１２０は夫々のワード線１４０，１５０とビット線（図示せず）とから成り、メモリーセルは各メモリーアレイ１１０，１２０内のワード線１４０，１５０とビット線の交差地点に形成される。メインメモリーアレイ１１０，１２０は又、代理機能制御ロジック１３０により使用される機能代替ポインタ１６０を含む。図１に別個のアレイとして示されているが、メインメモリーアレイ１１０と予備のメモリーアレイ１２０は、単一のメモリーアレイ内に一体化することが出来る。一つの好ましい実施形態においては、該メモリー装置は、例えばデジタルカメラ又はデジタル・オーディオ・プレイヤ又は他の携帯型民生用製品などのホスト装置と連結可能な外部電気コネクターを備える、例えばメモリー・カード又はメモリー・スティックといった、モジュール式のコンパクトな携帯用装置の形を取る。
【０００６】
メインメモリーアレイ１１０と予備のメモリーアレイ１２０は、夫々、複数のメモリーセルから成る。該メモリーセルは適切であればどんな形でもよく、ライトワンス（ｗｒｉｔｅ−ｏｎｃｅ）（即ち1回限りプログラム可能）でも、ライトメニー（ｗｒｉｔｅ−ｍａｎｙ）、又はフュータイム（ｆｅｗ−ｔｉｍｅ）プログラム可能のどれでもよい。同メモリーセルは、ジョンソン（Ｊｏｈｎｓｏｎ）他への米国特許第６，０３４，８８２号やクナル（Ｋｎａｌｌ）他への米国特許第６，４２０，２１５号で説明されているように、単層（即ち二次元アレイ）に、又は、単一シリコン基板の上に上下に垂直に積み重なった複数層（即ち三次元アレイ）に構成することができる。この両特許とも本発明の出願人に譲渡され、参考文献としてここに援用される。前記メモリーセルは、参考文献としてここに援用される米国特許第６，０５５，１８０号に説明された如く、好ましくは半導体材料を有しており、ＭＲＡＭや有機受動エレメント・アレイで使用される材料はもとより、相変化材料およびアモルファス固体のような他の材料も使用することができるが、これに限定されるものではない。以下の特許請求の範囲が、その中に明確に説明がなければ、特定の型のメモリー装置（例えばライトワンス又はライトメニー）或は特定の型のメモリーアレイ（例えば二次元又は三次元の）を必要としていると読まれるべきでないということに注意することが重要である。アンチヒューズメモリーセルは、直列のコンデンサとダイオードから成り、前記の好ましい実施形態を説明するのに使用される。プログラミングされていない状態において、該アンチヒューズメモリーセルは、電流が全くコンデンサを通過しないので、電流を伝えない。しかしながら、プログラムされると、コンデンサを破壊することによりフィラメントが形成され、このプログラムされた状態では、アンチヒューズメモリーセルは該フィラメントを通して電流を伝える。
【０００７】
背景のところで説明したとおり、欠陥はメインメモリーアレイ１１０で生じる可能性がある。ここで使用されているように、「欠陥」はメモリーセルの不正確な読出しを引き起こす漏れ通路を活性化することになるいずれのメカニズムをも意味する。欠陥は、アンチヒューズメモリーセル内のアンチヒューズが破壊されるまで電気的に見えない位置に存在する欠陥及び、オフカレント漏れに付加され、メモリーセルの不正確な読出しを引き起こす非選択的逆漏れとなる欠陥、及び局部加熱又はエレクトロマイグレーションにより誘起される欠陥を含むが、それらに限定するものではない。
【０００８】
図２は、複数のワード線（ワード線Ａ、ワード線Ｂ、ワード線Ｃ）と、二つのメモリーセル２１０，２２０の間の欠陥（長円２００にて示す）を示しめしている。ワード線Ａは、ワード線Ｂに隣接し、ワード線Ｂは、ワード線Ｃに隣接している。この物理的配列のために、欠陥２００は隣接するワード線Ａとワード線Ｂ上に在る。なお、該欠陥が（コンデンサとダイオードの間の）メモリーセルの中に示されているが、該欠陥がそれらのワード線に沿ったメモリーセルの不正確な読出しを引き起こす漏れ通路を活性化することになり得るので、本書では該欠陥はワード線Ａとワード線Ｂ上にあるものとして、言及する（即ち、ワード線Ａとワード線Ｂが該欠陥を有していることに）。欠陥２００によって、メモリーセル２１０，２２０がプログラムされた後欠陥２００がワード線Ａをワード線Ｂに短絡させるので、メモリーセル２１０，２２０から不正確なデータが読み出される。ワード線Ａにあるメモリーセル２１０を読み出そうとするとき、例えば２Ｖの読出し電圧がワード線Ａにかかり、一方その他のワード線は例えば０Ｖに保たれる。欠陥２００によって引き起こされた短絡により、ワード線Ａは隣接するワード線Ｂとの取り合いのために（２Ｖに駆動されているにもかかわらず）２Ｖを十分に得られない。図２に示すように、該短絡によって、電圧がワード線Ａで１Ｖに（２Ｖの代わりに）減少し、ワード線Ｂで１Ｖに（０Ｖの代わりに）増加する。この中間電圧１Ｖは、ワード線Ａに沿う全ビット内に電流が流れるのに十分ではないので、ワード線Ａに沿うメモリーセル２１０はプログラムされたのではなくプログラムされていないものとして読み出されてしまう。同時に、ワード線Ｂの中間電圧１Ｖは、ワード線Ｂのデータをワード線Ａのデータの代わりに誤って読み出させるのに十分になり得る。
【０００９】
図１の代理機能制御ロジック１３０は、予備のアレイ１２０内の予備のアレイのワード線１５０で、欠陥を有するメインアレイワード線１４０を修復するのに使用可能である。（なお、代理機能制御ロジック１３０により提供されるオンザフライ代理機能スキームは、他の型のエラーも（すなわち「欠陥」が原因でないエラー）検知するのに使用可能である。）この実施形態においては、メインアレイ１１０内の各メインアレイワード線１４０は、そのワード線１４０を予備のアレイ１２０内の対応するワード線１５０に割り当てるために、機能代替ポインタ１６０を蓄積することが出来る。製品の仕分け中に不良と印されたか、或はプログラミング中に不良とされたメインアレイワード線１４０は、予備のアレイ１２０内の行を指す機能代替ポインタ１６０を書き込むことにより予備のアレイ１２０内のワード線１５０と置き換えられる。なお、予備のアレイワード線１５０は、例えばダイレクトマッピング、セットアソシアティブマッピング、又はフルアソシアティブマッピング方式を用いるなど、いずれの所望の仕方によってでもメインアレイワード線１４０と関連付けることができる。
【００１０】
作動中、代理機能制御ロジック１３０は、欠陥がメインアレイ１１０内でプログラムされたワード線１４０に存在するかどうかを検知する。もし欠陥がそのワード線１４０に検知されると、ワード線１４０は予備のアレイ１２０内のワード線１５０で修復される。メインアレイ１１０内のワード線１４０は、予備のアレイ１２０内のワード線１５０の代替が行われたときに「修復される」。機能代替ポインタ１６０は、不良ワード線１４０と関連したメインアレイ１１０内の位置に蓄積される。不良ワード線１４０のメモリアドレスが読出し又は書込み操作と連動して受け取られるとき、ワード線１４０と関連した機能代替ポインタ１６０が読み出され、代理機能制御ロジック１３０を、予備のアレイ１２０内の修復されたワード線１５０に向ける。米国特許第６、８６８、０２２号、米国特許出願公開公報第２００３−０１１５５１８Ａ１号、及び、米国特許出願第１１／０２４、５１６号は、全て本発明の指定代理人に譲渡されており、参照することによりここに援用され、好ましい又は代替の代理機能スキームに関する追加情報を提供する。
【００１１】
種々のメカニズムが、ワード線上で欠陥を検知しようとするのに使用可能である。一つの実施形態においては、情報がメインメモリ１１０に１ページずつ書き込まれ、代理機能制御ロジック１３０はページバッファーを有している。（簡単にするために、本書では各ワード線は１ページの情報を蓄積可能である、と仮定する。もちろん、他の構成スキームも使用できる。）作動中は、メインアレイ１１０の各ワード線が該ページバッファー内に蓄積された情報でプログラムされた後、該ワード線はリードバックされ、該ワード線内の該情報はページバッファー内に蓄積された情報と比較される。該ワード線からリードバックされた情報とページバッファー内に蓄積された情報との間のミスマッチは、欠陥（又は、何か他の型のエラー）が該ワード線に存在していることを示唆している。上述した如く、もしメインアレイ１１０内のワード線上に欠陥が検知されたら、そのワード線は予備のアレイ１２０内の予備のワード線で修復され、適切な機能代替ポインタ１６０がメインアレイ１１０内に書き込まれる。（上述したように、プログラミング中に或るワード線を不良と記録する代わりに又は記録するのに加えて（即ち、「オンザフライ代理機能」）、ワード線は製品の仕分け中に不良と記録されてもよい）。
【００１２】
複数のワード線に影響を及ぼす欠陥を検知することに関連する一つの困難は、該欠陥が、それらのワード線のうち少なくとも２つがプログラムされた後にのみ検知可能である、ということである。図２に示す欠陥２００を例に取ると、ワード線Ａの欠陥２００は、ワード線Ｂがプログラムされた後にのみ観察される。ワード線Ａ或はワード線Ｂのいずれかをプログラムするまで、欠陥２００はワード線Ａにもワード線Ｂにも影響を及ぼさないし、該コンデンサの反対側にあるので検知され得ない（即ち、両方のビットが欠陥２００に関係なく開回路であるように見える）。ワード線Ａがプログラムされた後も、ワード線Ｂのプログラムされていないメモリーセル２２０のコンデンサによって欠陥２００がワード線Ａをワード線Ｂに短絡させないので、欠陥２００はまだ検知されない。しかし、ワード線Ｂがプログラムされた後、図２の状況が現れ、上述の短絡回路の問題が発生する。
【００１３】
代理機能制御ロジック１３０を、この状況を処理するように設計することができる。１つの実施形態では、「２パス」式プログラミング解決法を使用する。概して、メモリーアレイが第１のワード線と第２のワード線（「第１」及び「第２」の用語は、総称的に使用されており、必ずしもメモリーアレイ内の最初のワード線や２番目のワード線を引用するものではない）を有し、第１のワード線は、第２のワード線がプログラムされた後にのみ検知可能である欠陥を含んでいる（上記の例のワード線Ａとワード線Ｂの場合のように）と考える。各ワード線がプログラムされた後、そのワード線上の欠陥を検知する試みがなされ、もし欠陥が検知されると、そのワード線は予備のワード線で修復される。これが第１のプログラムパスと考えられる。第２のプログラムパスが、上記の操作の繰り返しで、実行される。第１のワード線が第２のプログラムパス内で再プログラムされるとき、第２のワード線は既に第１のプログラムパス内でプログラムされているので、第１のワード線内の欠陥が検知され、第１のワード線は、修復される。この実施形態は更に図３Ａから図３Ｄと連動して説明される。
【００１４】
図３Ａから図３Ｄは、ページ０〜４が、２パスプログラムスキーム下で、ワード線Ａ〜Ｅにプログラムされるときの、一連のプログラミングステップを示す。２パスの夫々において、各ワード線が１ページ分の情報でプログラムされた後、該情報ページはワード線からリードバックされページバッファー内に蓄積された情報と比較される。ミスマッチは欠陥（又はある他の型のエラー）を表し、修復作業が行われる。なお、この例のプログラムパスは５つのワード線をカバーしているが、プログラミングパスはより少ない或はより多い数のワード線を含むことが出来る。例えば、１つのプログラムミングパスが、メモリーアレイ内の２つのワード線のみを含んでも、或は全てのワード線を含んでもよい。
【００１５】
図３Ａは、最初のプログラミングパスでワード線Ａにページ情報（ページ０）がプログラムされた後の、（上に説明したように、ワード線Ａとワード線Ｂに欠陥を有する）メイン及び予備のメモリーアレイ１１０、１２０を説明する図である。ワード線Ａは欠陥を含んでいるが、まだワード線Ｂがプログラムされていないので検知されない。言い換えると、検知されるべきワード線Ａの欠陥を起こさせる短絡がまだ発生していない。従って、情報がワード線Ａから読み出されたとき、それは該ページレジスタ内の蓄積情報とマッチする（他のエラーが全く発生していないものと仮定して）。次に、ページ１がワード線Ｂにプログラムされる（図３Ｂを参照）。今度は、ワード線Ａとワード線Ｂが両方ともプログラムされているので、それらの２つのワード線間に短絡が発生している。ワード線Ｂから読み出された情報がワード線Ｂ用のページレジスタ内の蓄積情報とマッチしないとき、欠陥が検知され、ワード線Ｂはページ１を予備のアレイ１２０のワード線にプログラムすることによって修復される。予備のアレイ１２０のワード線を指す機能代替ポインタ１６０が、メインアレイ１１０内にプログラムされる。第１パスのプログラミング作業は、ページ２、ページ３、ページ４について連続され、メインアレイ１１０内のワード線Ｃ、Ｄ、及びＥに夫々プログラムされる（図３Ｃを参照）。その後、第１パスのプログラミング作業は終了する。ワード線Ｂは今や修復されたが、ワード線Ａのページ０は今や破損している。
【００１６】
第１パスのプログラミング作業が終了した後、第２パスのプログラム作業が開始され、上述の作動が繰り返される。しかし、今度は、ページ０がワード線Ａにプログラムされた後、ワード線ＡとＢの間に今や存在する（しかしワード線Ａが最初にプログラムされたとき存在しなかった）短絡ゆえに、欠陥が検知される。検知された欠陥に対応して、プログラムページ０を予備のアレイ１２０のワード線にプログラムすることによって、ワード線Ａが修復され、適正な機能代替ポインタ１６０がメインアレイ１１０にプログラムされる。第２パスのプログラミング作業は続き、ページ４がワード線Ｅにプログラムされた後に終了する。従って、第１のプログラミングパスの間にワード線Ｂの欠陥は検知されて、ワード線Ｂは修復され、一方、第２のプログラミングパスの間にワード線Ａの欠陥は検知されて、ワード線Ａは修復された。
【００１７】
図４Ａ〜４Ｄは、別の実施形態を示している。図３Ａ〜３Ｄに関連して上に説明した実施形態におけるように、複数のメインアレイワード線１４０がプログラムされ、各ワード線１４０がプログラムされた後、そのワード線上で欠陥の検知が試みられる。しかし、この実施形態では、所定のワード線上で欠陥が検知されたら、そのワード線のみが予備のワード線１５０で修復されるだけでなく、以前にプログラムされた隣接ワード線も修復される。さて図４Ａに移ると、ページ０はワード線Ａにプログラムされる。図３Ａのように、ワード線Ａが欠陥を含んでいても、ワード線Ｂがまだプログラムされておらずワード線Ａとワード線Ｂの間に短絡が生じていないので、それは検知されない。プログラミングは図４Ｂに継続して、ページ１がワード線Ｂにプログラムされる。ワード線ＡとＢの両方がプログラムされたので、ワード線Ｂの欠陥が検知され、ワード線Ｂは予備のアレイのワード線１５０を使って修復される。この実施形態において、代理機能制御ロジック１３０も、図４Ｃに示すように、予備のアレイのワード線１５０を使ってワード線Ａを修復する。その後プログラミング作業が継続し、ページ２、３、及び４が無事にメインアレイ１１０内のワード線Ｃ、Ｄ、及びＥに夫々にプログラムされる（図４Ｄを参照）。
【００１８】
この図により理解されるように、この実施形態は、欠陥を含まないワード線のプログラミングを回避することにより、完全な２パスプログラミングを行うことに伴う帯域幅のオーバーヘッドを軽減する。言い換えれば、この実施形態は、第１パスプログラミングに失敗したワード線と、事前にプログラムされた隣接ワード線のみを再プログラミングすることにより、高品質でかつ高帯域幅のプログラミングを達成する。（代替の実施形態においては、所定のワード線（例えばワード線Ｂ）で欠陥が検知されたら、そのワード線（例えばワード線Ｂ）と事前にプログラムされた隣接ワード線（例えばワード線Ａ）のみならず、まだプログラムされていない隣接ワード線（例えばワード線Ｃ）も修復される。
【００１９】
更に別の実施形態では、プログラムされたばかりのワード線の欠陥を検知しようとする代わりに、代理機能制御ロジック１３０（十分に大きいページバッファーで設計された）が、事前にプログラムされた隣接ワード線同様に、そのワード線の欠陥を検知しようと試みることが出来る。図５Ａ〜５Ｃは、この実施形態を示している。図５Ａでは、ページ０がワード線Ａにプログラムされる。これまでの図におけるように、ワード線Ａが欠陥を含んでいても、ワード線Ｂがまだプログラムされていないので、それは検知されない。図５Ｂでは、ページ１がワード線Ｂにプログラムされる。しかしながら、リードバックしワード線Ｂに蓄積された情報を比較する代わりに、ワード線ＡとＢの両方ともリードバックされ、ページバッファーの対応する情報と比較される。これによりワード線Ｂのエラーだけでなく、ワード線ＡとＢとの間の短絡により今や検知可能となったワード線Ａのエラーも、検知される。両ワード線は、その後、予備のアレイのワード線１５０で修復される。その後プログラミング作業は継続し、ページ２、３、及び４は無事にメインアレイ１１０内のワード線Ｃ、Ｄ、及びＥに夫々プログラムされる（図５Ｃを参照）。
【００２０】
これらの好適な実施形態で使用可能ないくつかの代替がある。例えば、上記の実施形態においては、ワード線の欠陥を検知する試みはワード線をリードバックし、その内容をページレジスタ内に蓄積された情報と比較することによりなされた。ワード線の内容がページバッファーの内容にマッチするかを決定するのにワード線単位で個別の読み出し操作を使用する代わりに、各メモリーセルのプログラムされた／プログラムされていない状態が、該メモリーセルセルをプログラムしようとしつつ感知することが出来る。このプログラミング中検出技術は、米国特許番号６，５７４，１４５号に詳細に説明されているが、この特許は本発明の譲受人に譲渡されていて、参照することによりここに援用する。又、上述した諸実施形態において、代理機能制御ロジック１３０は、オンザフライ式機能代理／自己修復機能を提供した。代替の実施形態においては、機能代理／自己修復のために「オンチップ」サポートを有する代わりに、メモリー装置と通信しているホスト装置が機能代理オペレーションに責任を有している。加えて、注目すべきは、上述の「オンザフライ」自己修復機能性は、メインアレイ１１０が現場で（エンドユーザーによって）、又は工場で（例えばメインアレイ１１０がデータでプログラムされているときまたは試験されているときなど）プログラムされているときでも使用可能なことである。
【００２１】
更に、まさに同じ条件で、或は、マージン不足に対応し、それによって弱い欠陥に影響されたメモリーセルを修復するように再プログラム条件を調整する異なるマージン設定で、再プログラミングが発生してもよい。メモリー全体のプログラミングは、選択されたビットで実効電圧又は実効電流を減少させる漏れがあるのでマージナル０（オン状態にプログラムされるセル）になっても、或は、選択されたビット又はビット線に選択されたビットの電流を増加させる漏れがあるのでマージナル１（オフ状態ではプログラムされないセル）になっても、どちらの結果になってもよい。マージナル０は、低い読出し電圧、及び／又は、高い読出し基準電流で検出可能である。マージナル１は、高い読出し電圧、及び／又は、低い読出し基準電流で検出可能である。初期設定のプログラミングパスは、１の値に対してと０の値に対しての両方のマージンを有する。従って、初期値１と初期値０に対するマージンで単にメモリー全体を２回プログラムするか、又は、プログラミングステップの２回のパス用に異なるマージンを用いるかすることにより、収率向上を達成することが可能である。
【００２２】
上記の詳細な説明は、本発明の規定としてではなく、本発明が取り得る内の選択された形態の説明として理解されるようにと意図されている。本発明の範囲を規定すべく意図されているのは全ての等価物を含む以下の特許請求の範囲のみである。最後に、注目すべきは、ここに説明したいかなる好適な実施形態のいかなる態様も単独で又は相互に組み合わせて使用することが出来ることである。
【図面の簡単な説明】
【００２３】
【図１】好ましい実施形態のメモリー装置のブロック図である。
【図２】２個の隣接ワード線内の欠陥の作用を示す説明図である。
【図３Ａ】好ましい実施形態の２パスプログラミング技術の説明図である。
【図３Ｂ】好ましい実施形態の２パスプログラミング技術の説明図である。
【図３Ｃ】好ましい実施形態の２パスプログラミング技術の説明図である。
【図３Ｄ】好ましい実施形態の２パスプログラミング技術の説明図である。
【図４Ａ】もしも所与のワード線で欠陥が検知されたら、そのワード線と事前にプログラミングされたワード線が修正される好ましい実施形態のプログラミング技術の説明図である。
【図４Ｂ】もしも所与のワード線で欠陥が検知されたら、そのワード線と事前にプログラミングされたワード線が修正される好ましい実施形態のプログラミング技術の説明図である。
【図４Ｃ】もしも所与のワード線で欠陥が検知されたら、そのワード線と事前にプログラミングされたワード線が修正される好ましい実施形態のプログラミング技術の説明図である。
【図４Ｄ】もしも所与のワード線で欠陥が検知されたら、そのワード線と事前にプログラミングされたワード線が修正される好ましい実施形態のプログラミング技術の説明図である。
【図５Ａ】ちょうどプログラミングされたばかりのワード線と事前にプログラミングされたワード線について欠陥を検知する試みがなされる好ましい実施形態のプログラミング技術の説明図である。
【図５Ｂ】ちょうどプログラミングされたばかりのワード線と事前にプログラミングされたワード線について欠陥を検知する試みがなされる好ましい実施形態のプログラミング技術の説明図である。
【図５Ｃ】ちょうどプログラミングされたばかりのワード線と事前にプログラミングされたワード線について欠陥を検知する試みがなされる好ましい実施形態のプログラミング技術の説明図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【国際調査報告】
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