(57)【要約】  集積回路（１００）のパターンを作成する方法であって、基板（１０８）の第１の領域（１０２）にフォトリソグラフィーを用いて、第１のフォトレジスト層の複数の特徴物を作成することを含む。この方法は更に、フォトレジスト層内の特徴物の各々に対してピッチ増倍（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）を用いて少なくとも２つの特徴物（１２０）を下方マスキング層(１１６)に形成することを含む。下方マスキング層内（１１６）の特徴物は、ループ状の端部（１２４）を有する。この方法は更に、下方マスキング層（１１６）上のループ状の端部（１２４）を含み、基板（１０８）の第２の領域(１０４)を第２のフォトレジスト層（１２６）で覆うことを含む。この方法は更に、基板（１０８）上に、第２の領域をエッチングせずに下方マスキング層上の特徴物を介して、溝のパターンをエッチングすることを含む。これらの溝は溝幅を有する。【選択図】図１３
2008535247.tif 000002
【特許請求の範囲】
【請求項１】
集積回路にパターンを作成する方法であって、
基板の第１の領域にフォトリソグラフィを用いて第１のフォトレジスト層に複数の特徴物作成し、
前記フォトレジスト層の各特徴物に対する、下方マスキング層に、ループ状の先端を含む、少なくとも２つの特徴物を作成するためにピッチ増倍を用い、
前記下方マスク層のループ状の先端を含む前記基板の第２の領域を、第２のフォトレジスト層で覆い、
前記第２の領域をエッチングせずに、前記下方マスク層の前記特徴物を介して、前記基板に、溝幅を有する溝のパターンをエッチングする、
ことを含むことを特徴とする方法。
【請求項２】
前記下方マスキング層の前記特徴物の特徴物・サイズは、約３０ナノ・メートルから約１００ナノ・メートルの間である、
ことを特徴とする請求項１に記載の方法。
【請求項３】
・    前記下方マスキング層の前記特徴物の特徴物・サイズは、約３２．５ナノ・メートルから約６５ナノ・メートルの間である、
ことを特徴とする請求項１に記載の方法。
【請求項４】
前記基板は、複数の電気部品を含む部品アレイを含み、前記電気部品の各々の特徴物・サイズは、前記溝幅と実質的に等しい、
ことを特徴とする請求項１に記載の方法。
【請求項５】
前記集積回路は、フラッシュ・メモリ・デバイスである、
ことを特徴とする請求項１に記載の方法。
【請求項６】
前記第１のフォトレジスト層内の前記特徴物の作成は、１５７ナノ・メートル、１９３ナノ・メートル、２４８ナノ・メートル若しくは３６５ナノ・メートルから成るグループから選択された波長を有する光を用いてフォトリソグラフィを行うことを含む、
ことを特徴とする請求項１に記載の方法。
【請求項７】
前記第１及び第２のフォトレジスト層は、同じフォトレジスト材から成る、
ことを特徴とする請求項１に記載の方法。
【請求項８】
ピッチ増倍の使用は、
前記第１のフォトレジスト層の前記特徴物上にスペーサ材を堆積し、
等方的に前記スペーサ材をエッチングすることを含む、
ことを特徴とする請求項１に記載の方法。
【請求項９】
前記基板は絶縁物である、
ことを特徴とする請求項１に記載の方法。
【請求項１０】
前記第２のフォトレジスト層が前記第２の領域を覆っている間に、エッチングが行われる、
ことを特徴とする請求項１に記載の方法。
【請求項１１】
前記基板の第３の領域の前記第２のフォトレジスト層にパターンを作成することを更に含む、ことを特徴とする請求項１に記載の方法。
【請求項１２】
前記第１の領域は、メモリ・デバイスのアレイ領域を含み、前記第３の領域は、前記メモリ・デバイスの周辺領域を含む、
ことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第３の領域は、前記下方マスキング層の前記特徴物に隣接した前記第２のフォトレジスト層のインターコネクト領域を含み、前記メモリ・デバイスの前記周辺領域からの電気的接続を与えるために、前記インターコネクト領域に金属が続いて堆積される、
ことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記溝は前記基板の絶縁層に形成され、
前記溝に金属層を充填し、
ダマシンプロセスで、前記絶縁層に至るまで前記金属層に平坦な表面を形成する、
ことを更に含む、ことを特徴とする請求項１に記載の方法。
【請求項１５】
複数の導電線をアレイ上に作る方法であって、
複数の導電性プラグに接触する基板、前記導電性プラグを覆う絶縁膜、前記絶縁膜を覆う下方マスク層、及び前記下方マスク層上に形成されたスペーサのアレイを含む積層膜を用意し、
前記下方マスク層及び前記スペーサのアレイ上にエッチング対象となる膜を堆積し、
前記スペーサのアレイ上の開口部を作るためのレジスト・マスクであり、且つ、前記下方マスク層及び前記エッチング対象膜がそれに対して選択的にエッチング可能であるレジスト・マスクを、前記エッチング対象膜の一部の上に形成し、
前記エッチング対象膜をエッチングし、前記下方マスク層の一部を露出させ、
前記下方マスク層をエッチングし、前記絶縁膜の一部を露出させ、
前記導電性プラグの少なくとも一部を露出させるために前記絶縁膜の前記露出された部分に複数の溝をエッチングし、
前記複数の溝に金属の堆積を行い、
ダマシン処理で前記金属及び前記絶縁膜が交代で現われる平坦な表面を形成する、  
ことを含むことを特徴とする方法。
【請求項１６】
前記溝はオーバーヘッド（ｏｖｅｒｈｅａｄ）・ビット線のアレイを形成する、
ことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記複数の溝をエッチングする前に、前記スペーサのアレイを除去する、
ことを更に含むことを特徴とする請求項１５に記載の方法。
【請求項１８】
前記複数の溝をエッチングする前に、前記スペーサのアレイ、前記レジスト・マスク及び前記エッチング対象膜を除去する、
ことを更に含むことを特徴とする請求項１５に記載の方法。
【請求項１９】
前記スペーサのアレイは、複数のループ状の端部を持ち、前記レジスト・マスクは、前記スペーサのアレイの前記ループ状の端部を覆う、
ことを特徴とする請求項１５に記載の方法。
【請求項２０】
前記アレイはメモリ・アレイである、
ことを特徴とする請求項１５に記載の方法。
【請求項２１】
前記アレイは、論理アレイである、
ことを特徴とする請求項１５に記載の方法。
【請求項２２】
前記エッチング対象膜は、絶縁膜である、
ことを特徴とする請求項１５に記載の方法。
【請求項２３】
前記エッチング対象膜は、底面反射防止膜である、
ことを特徴とする請求項１５に記載の方法。
【請求項２４】
前記スペーサは、酸化シリコン、窒化シリコン、多結晶シリコン、及びカーボンから成るグループから選択される、
ことを特徴とする請求項１５に記載の方法。
【請求項２５】
前記スペーサは、原子層堆積プロセスを用いて堆積される、
ことを特徴とする請求項１５に記載の方法。
【請求項２６】
前記スペーサは、摂氏約４００度より低い温度で堆積する、
ことを特徴とする請求項１５に記載の方法。
【請求項２７】
前記スペーサの特徴物・サイズは、約３０ナノ・メートルから約１００ナノ・メートルの間である、
ことを特徴とする請求項１５に記載の方法。
【請求項２８】
前記スペーサの特徴物・サイズは、約３２．５ナノ・メートルから約６５ナノ・メートルの間である、
ことを特徴とする請求項１５に記載の方法。
【請求項２９】
前記スペーサの特徴物・サイズは、前記導電性プラグの特徴物・サイズと実質的に等しい、
ことを特徴とする請求項１５に記載の方法。
【請求項３０】
前記エッチング対象膜は、前記スペーサのアレイの上に実質的に平坦な表面を形成する、
ことを特徴とする請求項１５に記載の方法。
【請求項３１】
集積回路のダマシン・特徴物のピッチ増倍の方法であって、
基板を用意し、
複数のギャップで分離されたスペーサ線のアレイを、前記基板上に作成するために第１のマスキングプロセスを行い、
前記複数のスペーサ線の一部をブロックし（block）、前記集積回路の論理領域に複数のインターコネクトを作成する第２のマスキングプロセスを行い、
前記ブロックされた部分を除く、前記スペーサ線の間の前記ギャップに複数の溝をエッチングし、
前記溝に、複数の金属線を形成するために金属層を堆積し、
前記溝の前記金属線を分離させるために前記金属層の表面を平坦にする、
ことを含むことを特徴とする方法。
【請求項３２】
前記スペーサ線は複数のループ状の端部を有し、前記スペーサ線の前記ループ状の端部はブロックされている、
ことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記集積回路は、フラッシュ・メモリ・デバイスである、
ことを特徴とする請求項３１に記載の方法。
【請求項３４】
前記集積回路の周辺領域と前記インターコネクトを接続する、
ことを更に含むことを特徴とする請求項３１に記載の方法。
【請求項３５】
前記スペーサ線と前記ギャップは、実質的に同じ幅を有する、
ことを特徴とする請求項３１に記載の方法。
【請求項３６】
前記スペーサ線は、酸化物材から成る、
ことを特徴とする請求項３１に記載の方法。
【請求項３７】
基板上に集積回路部品を形成する方法であって、
第１のレジスト層をパターン化して、複数の線を作成するためにリソグラフィ技術を使用し、
前記複数の線が作成された領域の周囲に、ループ状の端部を有する細長いループから成るスペーサのパターンを形成するためにピッチ増倍技術を使用し、
前記基板のブロックされた領域を作成するために、前記ループ状の端部の上に第２のレジスト層を堆積し、
前記ブロックされた領域をエッチングすることなく前記基板に複数の溝を形成するために、前記スペーサを介して選択的エッチングを行う。
ことを含むことを特徴とする方法。
【請求項３８】
前記第２のレジスト層からハード・マスク層へ前記ブロックされた領域のパターンを転写し、
前記溝をエッチングする前に前記第２のレジスト層を除去する、
ことを、更に含むことを特徴とする請求項３７に記載の方法。
【請求項３９】
前記第２のレジスト層は、非晶質カーボンから成る、
ことを特徴とする請求項３７に記載の方法。
【請求項４０】
前記基板は上方絶縁膜を含む、
ことを特徴とする請求項３７に記載の方法。
【請求項４１】
前記第１及び第２のレジスト層は、同じレジスト材から成る、
ことを特徴とする請求項３７に記載の方法。
【請求項４２】
前記スペーサの特徴物・サイズは、約２２ナノ・メートルから約４５ナノ・メートルの間である、
ことを特徴とする請求項３７に記載の方法。
【請求項４３】
前記スペーサの特徴物・サイズは、約３０ナノ・メートルから約１００ナノ・メートルの間である、
ことを特徴とする請求項３７に記載の方法。
【請求項４４】
前記スペーサの特徴物・サイズは、約３２．５ナノ・メートルから約６５ナノ・メートルの間である、
ことを特徴とする請求項４３に記載の方法。
【請求項４５】
前記スペーサの特徴物・サイズは、前記トレンチの特徴物・サイズと実質的に同じである、
ことを特徴とする請求項３７に記載の方法。
【請求項４６】
前記溝の中および上に金属層を堆積し、
前記金属と絶縁膜が交代で現われる平坦な表面を形成するために、前記金属層を平坦化する、
ことを更に含む、ことを特徴とする請求項３７に記載の方法。
【請求項４７】
前記金属層は、電気メッキプロセスで堆積する、
ことを特徴とする請求項４６に記載の方法。
【請求項４８】
前記金属層は、銅及びニッケルからなるグループから選択された伝導体から成る、
ことを特徴とする請求項４６に記載の方法。
【請求項４９】
前記スペーサが形成されるメモリ・デバイスのアレイ領域に隣接する前記基板の周辺領域に前記第２のレジスト層のパターンを作成する、
ことを更に含む、ことを特徴とする請求項３７に記載の方法。
【請求項５０】
前記集積回路部品は、フラッシュ・メモリ・デバイスを形成する、
ことを特徴とする請求項３７に記載の方法。
【請求項５１】
部分的に形成されたメモリ・デバイスであって、
前記メモリ・デバイスのアレイ領域にあり、閉じたループ状の端部を形成するパターン化された複数のマスク線と、
前記閉じたループ状の端部を含む前記マスク線の一部を覆い、かつ、前記集積回路の周辺領域まで広がり、更に、前記周辺領域に複数の特徴物を作るための光学的に加工可能な材料と、
を備えることを特徴とするメモリ・デバイス。
【請求項５２】
前記パターン化されたマスク線は、基板上を覆う、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項５３】
前記パターン化されたマスク線は、シリコンから成る、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項５４】
前記パターン化されたマスク線は、酸化シリコン又は窒化シリコン・スペーサを備える、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項５５】
前記パターン化されたマスク線は、導電線のアレイを含む基板の上にある、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項５６】
前記パターン化されたマスク線の特徴物・サイズは、約３０ナノ・メートルから約１００ナノ・メートルの間である、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項５７】
前記パターン化されたマスク線の特徴物・サイズは、約３２．５ナノ・メートルから約６５ナノ・メートルの間である、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項５８】
前記光学的に加工可能な材料は、フォトレジストを構成する、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項５９】
前記パターン化されたマスク線は、ピッチ−増倍されたスペーサ線である、
ことを特徴とする請求項５１に記載の部分的に形成されたメモリ・デバイス。
【請求項６０】
集積回路にインターコネクト・パターンを作成する方法であって、
ピッチ増倍された、互いに重ならい複数の閉じたスペーサ・ループを設計する、
ここで、
リソグラフィ技術は、分解能として、最小特徴物・サイズがＦのスペーサ・ループを作成可能であり、
χを、前記スペーサ・ループの特徴物・サイズに対応するピッチ増倍のスケーリング定数とするとき、前記複数のスペーサ・ループは、実質的に定数のループ幅χＦを持ち、
前記スペーサ・ループは、最小間隙を（１−χ）Ｆとする可変の間隙で互いに分離されている。
前記スペーサ・ループ間を区切る間隙に接続されるように配置され、かつ、ダマシンプロセスで形成されるべき金属インターコネクトのパターンを作成する。
ここで、
前記金属インターコネクトは、Ｄを、前記スペーサ・ループと前記金属インターコネクトとの間の最大ずれ幅とするとき、両側でスペーサ・ループによって区切られる場合に最小幅（１−χ）Ｆを有し、片側でスペーサ・ループによって区切られる場合に最小幅（（１−χ）Ｆ＋Ｄ）を有し、スペーサ・ループによる空間的制限がない場合に最小幅Ｆを有し、
前記金属インターコネクトは、スペーサによって区切られている場合に最小間隔χＦで互いに分離され、スペーサによって区切られていない場合に最小間隙Ｆで互いに分離される、
ことを含むことを特徴とする方法。
【請求項６１】
金属インターコネクトが、前記複数のスペーサ・ループのうちの１つの両側にある場合、前記金属は前記スペーサ・ループに接触するように設計される、
ことを特徴とする請求項６０に記載の方法。
【請求項６２】
金属インターコネクトが、前記複数のスペーサ・ループのうちの１つの片側にある場合、前記金属インターコネクトと前記スペーサ・ループの間の、最小間隔をＤ−χＦと０とのうちのいずれかを最小値とするように設計する、
ことを特徴とする請求項６０に記載の方法。
【請求項６３】
マスキングプロセスであって、
基板を用意し、
ピッチ増倍技術を用いて、前記基板の第１の領域上に、ループ端接続（ｌｏｏｐｅｄ  ｅｎｄ  ｃｏｎｎｅｃｔｉｏｎ）によって接続された少なくとも１対の特徴物を含む第１のパターンを作成し、
前記基板の第２の領域の上に第２のパターンを作成し、
前記少なくとも１対の特徴物に対応する１対の特徴物が、ループ端接続によって接続されていない、前記第１のパターンの派生的なパターンを作成する、
ことを含み、
前記第１のパターン、前記第２のパターン及び前記派生的なパターンは、２つのマスクによって作成される、
ことを特徴とするマスキングプロセス。
【請求項６４】
前記基板の前記第２の領域は、集積回路の論理領域であり、／前記第２のパターンとして前記論理領域における複数のインターコネクトが作成される、
ことを特徴とする請求項６３に記載のマスキングプロセス。
【請求項６５】
前記特徴物は、間隙幅を持つ間隙によって互いに分離され、
前記特徴物の特徴物幅は、前記間隙幅と実質的に等しい、
ことを特徴とする請求項６３に記載のマスキングプロセス。
【請求項６６】
前記２つのマスクのいずれかを使用するエッチングプロセスを行うことにより前記派生的なパターンを形成する際に、前記ループ端接続を省く、
ことを特徴とする請求項６３に記載のマスキングプロセス。
【請求項６７】
前記第１及び第２のパターンは、フォトリソグラフィ処理を用いて作成される、
ことを特徴とする請求項６３に記載のマスキングプロセス。
【請求項６８】
アレイ領域と周辺領域を含むメモリ・デバイスを形成する方法であって、
間隙領域（ｇａｐ  ｒｅｇｉｏｎ）によって互いに分離された、複数のパターン化されたマスク・ループを前記アレイ領域に作成し、
前記パターン化されたマスク・ループの少なくとも一部を覆うリソグラフ・マスクで、前記アレイ領域の一部及び周辺領域の少くとも一部の上を覆い、
前記リソグラフ・マスクによっても露出されたままになっている領域に導電性材を形成し、
少なくとも１つが、前記パターン化されたマスク・ループ内に位置し、且つ、少なくとも１つが前記パターン化されたマスク・ループを分離する前記間隙領域に位置する複数の接触を、前記導電性材の上に形成する、
ことを含むことを特徴とする方法。
【請求項６９】
前記リソグラフ・マスクは、前記複数のパターン化されたマスク・ループと直角に交差する、
ことを特徴とする請求項６８に記載の方法。
【請求項７０】
前記複数のパターン化されたマスク・ループの一部は、第１の領域では第１のループ幅を有し、第２の領域では第２のループ幅を有し、前記第２のループ幅は、前記第１のループ幅よりも大きい、
ことを特徴とする請求項６８に記載の方法。
【請求項７１】
前記第２の領域に接触部がおかれる、
ことを特徴とする請求項６８に記載の方法。
【請求項７２】
前記複数のパターン化されたマスク・ループは、酸化シリコン、又は窒化シリコンから成る、
ことを特徴とする請求項６８に記載の方法。
【請求項７３】
前記複数の接触部の少なくとも一部を導電線のアレイに接続する、
ことを更に含む、ことを特徴とする請求項６８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的には集積回路製造方法に関し、より具体的にはマスキング技術に関する。
【背景技術】
【０００２】
現在の電子工学の発展において、可搬性、演算能力、メモリ容量、及び電力効率に対する要求から、集積回路は絶え間なくより小型化している。したがって、電子デバイス及び相互接続線の幅のように集積回路を構成する特徴物（ｆｅａｔｕｒｅ）のサイズもまた、絶え間なく小型化している。特徴物のサイズを減少させる傾向は、ダイナミック・アクセス・メモリ（「ＤＲＡＭ」）、フラッシュ・メモリ、不揮発性メモリ、スタテック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）、強誘電体メモリ（「ＦＥ」）、論理ゲート・アレイなどのようなメモリ回路又は装置で顕著である。
【０００３】
例えば、ＤＲＡＭは、通常、メモリ・セルとして知られる数百万の同一の回路素子を備える。そのもっとも一般的な形態では、メモリ・セルは、通常２つの電子デバイスを備える：そのうちの１つは電荷蓄積キャパシタであり、他の１つはアクセス用電界効果トランジスタである。各々のメモリ・セルは、１つの２値データ（「ビット」）を格納することができるアドレス可能なロケーションである。１ビットは、トランジスタを介して１つのセルに書き込みでき、参照電極側から電荷蓄積電極に電荷を送ることによって読み出しできる。構成電気デバイス及びそれらにアクセスする導電線のサイズを小さくすることにより、これらの特徴物を組み込むメモリ・デバイスのサイズもまた小さくすることができる。このように、より多くのメモリ・セルをメモリ・デバイスの中に組み込むことにより記憶容量を増加させることができる。
【０００４】
他の例として、フラッシュ・メモリ（例えば、電気的に消去可能でプログラマブルな読み出し専用メモリ、すなわち「ＥＥＰＲＯＭ」）は、通常、１バイトではなく同時に数ブロックについて消去、再プログラムされるメモリの１種である。通常のフラッシュ・メモリは、大量のメモリ・セルを含むメモリ・アレイを備える。メモリ・セルは、電荷を保持可能なフローティング・ゲート電界効果トランジスタを含む。セル内のデータは、フローティング・ゲート内の電荷の有無によって決定される。セルは、たいてい、消去ブロックと呼ばれるセクションにグループ分けされている。フラッシュ・メモリ・アレイのメモリ・セルは、通常、「ＮＯＲ」アーキテクチャ（各セルは直接ビット・ラインに連結される）、または「ＮＡＮＤ」アーキテクチャ（各セルは間接的にビット・ラインに連結され、アクセスのためにはストリングの他のセルの動作を要するように、セルはセルの「ストリング」に連結される）に配置されている。１つの消去ブロック内のセルは、フローティング・ゲートをチャージすることによって、ランダムな形式で電子的にプログラム可能である。ブロック消去操作によって電荷はフローティング・ゲートから除去可能であり、消去ブロック内の全てのフローティング・ゲート・メモリ・セルは１回の操作で消去される。
【０００５】
パターンのピッチは、２つの隣接する特徴的パターンにおける同一のポイント間の距離として決定される。これらの特徴は、通常、絶縁体又は伝導体のような材料内の開口部、及び材料間の間隔によって定められる。このように、ピッチは、特徴物の幅と、隣接する特徴物とを隔てるスペースの幅との和として理解される。
【発明の開示】
【０００６】
本発明の１態様において、集積回路のパターンを作成する（ｄｅｆｉｎｅ）方法であって、基板の第１の領域上に作るフォトリソグラフィを用いて第１のフォトレジスト層における複数の特徴物（ｆｅａｔｕｒｅ）を作ることを含む。ピッチ増倍（ｐｉｔｃｈ   ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）は、フォトレジスト層上の各特徴物につき、少なくとも２つの特徴物を下方マスキング層に形成するために用いられる。下方マスキング層上の特徴物は、ループ状の端部（ｌｏｏｐｅｄ  ｅｎｄｓ）を含む。第２のフォトレジスト層は、下方マスキング層上のループ状の端部を含む、基板上の第２の領域を覆う。溝のパターンは、第２の領域をエッチングすることなく、下方マスキング層上の特徴物を介して基板上にエッチングされる。溝はある溝幅を有する。
【０００７】
本発明の他の態様において、アレイに複数の導電線を作成する方法であって、積層膜を形成することを含む。この積層膜は、複数の導電性プラグと接触する基板、導電性プラグ上を覆う絶縁膜、絶縁膜上を覆う下方マスク層、及び下方マスク層上に形成されたスペーサのアレイを含む。エッチング対象膜は、下方マスク層及びスペーサのアレイ上に蒸着される。二次マスクはエッチング対象膜（ｓａｃｒｉｆｉｃｉａｌ  ｆｉｌｍ）の一部の上に形成される。二次マスクは、スペーサのアレイ中の開口部を作る。下方マスク層及びエッチング対象膜は、二次マスクに対して選択的にエッチングされる。エッチング対象膜は、エッチングされ、下方マスク層の一部は露出させる。上記方法は、更に、下方マスク層をエッチングし、絶縁膜の一部を露出されることを含む。複数の溝は、少なくとも導電性プラグの一部を露出させるために、絶縁膜上、下方マスク層、及び犠牲膜上でエッチングされる。一面の金属堆積（ｄｅｐｏｓｉｔｉｏｎ）が行われる。その後、ダマシン（ｄａｍａｓｃｅｎｅ）処理で金属と絶縁膜が交代で現われる平坦な表面を形成する。
【０００８】
本発明の他の態様において、集積回路におけるダマシン・特徴物をピッチ増倍する方法であって、基板を用意することを含む。第１のマスキングプロセスは、基板上にスペーサ・ラインのアレイを作るために行われる。スペーサ・ラインは、複数のギャップによって分離される。第２のマスキングプロセスは、スペーサ・ラインの一部をブロックするために行われ、それにより集積回路の論理（ｌｏｇｉｃ）領域内の複数のインターコネクト（ｉｎｔｅｒｃｏｎｎｅｃｔ）を作る。複数の溝は、スペーサ・ラインの間のギャップでエッチングされる。金属層は、スペーサ・ラインの間のギャップに複数の金属線を形成するために堆積する。ダマシンプロセスで集積回路の表面を実質的に平坦にする。
【０００９】
本発明の他の態様において、基板上に集積回路部品（ｃｏｍｐｏｎｅｎｔ）を形成する方法であって、第１のレジスト層にパターン化し、複数の線を作るためにリソグラフィ技術を用いることを含む。ピッチ増倍（ｐｉｔｃｈ  ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）技術は、複数のラインによって定められる領域の周囲にスペーサのパターンを形成するために用いられる。スペーサは、ループ状の端部を持つ細長いループを備える。第２のレジスト層は、基板のブロックされた領域を作るために、ループ状の端部の上に堆積する。上記方法は、更に、ブロックされた領域をエッチングしないで、基板の複数の溝を形成するためにスペーサを介して選択的にエッチングすることを含む。
【発明を実施するための最良の形態】
【００１０】
特徴物のサイズの絶え間ない減少によって、特徴物を形成するために用いられる技術に対してより多くの要求が課されるようになっている。例えば、フォトリソグラフィは、基板上に線のような特徴物のパターンを形成するために一般的に用いられる。ピッチの概念は、これらの特徴物のサイズを示すために用いることができる。しかし、光又は放射線波長のような光学因子のため、フォトリソグラフィ技術では、これ以下では特徴物を確実に形成することはできない最小ピッチが存在する。このように、フォトリソグラフィ技術の最小ピッチは、特徴物のサイズ減少に限界を課す。
【００１１】
ピッチ・ダブリング（ｐｉｔｃｈ  ｄｏｕｂｌｉｎｇ）は、フォトリソグラフィ技術の能力を最小ピッチを超えて拡張する１つの方法である。この方法は、図１Ａから１Ｆに図示され、アメリカ特許５，３２８，８１０号（１９９４年７月１２日発行）に記載され、その全ての開示は、本明細書に組み込まれている。図１Ａを参照すると、フォトリソグラフィは、まず、一時的又は使い捨ての材料から成る層２０及び基板３０上を覆うフォトレジスト層に線（ｌｉｎｅ）１０のパターンを形成するために用いられる。フォトリソグラフィを行うために用いられる通常の波長は、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ又は３６５ｎｍを含むが、これに限定されない。図１Ｂに示すように、パターンは、異方性エッチング処理のようなエッチング処理で一時層２０に転写され、これにより、プレースホルダー（ｐｌａｃｅｈｏｌｄｅｒ）またはマンドレル（ｍａｎｄｖｅｌｓ、すなわち中空品を作るために用いられる心金）４０を形成する。図１Ｃに示すように、隣接するマンドレル４０の間の距離を大きくするために、フォトレジスト線１０は除去可能であり、マンドレル４０は等方的にエッチング可能である。図１Ｄに示すように、スペーサ材の層５０はマンドレル４０上に続けて堆積される。図１Ｅに示すように、指向性スペーサエッチングにおいて、水平面から選択的にスペーサ材をエッチングすることにより、スペーサ６０は、その後、マンドレル４０の両側に形成される。残っているマンドレル４０は、その後、除去され、スペーサ６０のみが残され、そのスペーサは、図１Ｆに示すように、パターン形成（ｐａｔｔｅｒｎｉｎｇ）のためのマスクとしての役割を果たす。このようにして与えられたパターン領域は、以前では、（２Ｆのピッチに対して、各々、幅Ｆを持つ）１つの特徴物及び１つのスペースを定めていた。、同じパターン領域は、現在は、（Ｆのピッチに対して、各々、幅１／２Ｆを持つ）スペーサ６０によって定められる、２つの特徴物及び２つのスペーサを含む。この結果、フォトリソグラフィ技術で可能なもっとも小さな特徴物のサイズを、ピッチ・ダブリング技術を用いて実効的に小さくすることができる。
【００１２】
上記の例では、ピッチは実質的に半分になるにも拘わらず、このピッチの減少は、通常は、ピッチ「ダブリング」、又は、より一般的にピッチ「増倍」と呼ばれる。つまり、通常、ある係数によるピッチの「増倍」は、実質的にその係数によるピッチの減少を伴う。従来技術はここまでである。スペーサのさらなる形成によって、定めることが可能な特徴物のサイズは更に減少可能であることに留意願う。このように、ピッチ増倍は、一般的に、スペーサ形成処理の行われる回数に関係なく、そのプロセスを指すものである。
【００１３】
スペーサ材の層５０は、通常、単一の厚み９０（図１Ｄ及び１Ｅ参照）を持ち、スペーサ６０によって形成される特徴物のサイズは、大抵、この厚み９０に対応するため、ピッチ・ダブリング技術は、通常、１つのみの幅の特徴物を作り出す。しかし、集積回路は、しばしば複数のサイズの特徴物を含む。たとえば、ランダム・アクセス・メモリ回路は、いわゆる「周辺部」に、通常、メモリセルのアレイ及び論理回路を含む。アレイでは、メモリ・セルは、通常、導電線で接続され、周辺部では、導電線は、通常、論理回路（ｌｏｇｉｃ）にアレイを接続するためのランディングパッドに接触している。しかし、ランディングパッドのような周辺部の特徴物は、導電線よりも大きくてもよい。さらに、トランジスタのような周辺部の電子デバイスは、アレイ内の電子デバイスよりもむしろ大きい。加えて、たとえ周辺部の特徴物がアレイと同じピッチで形成できたとしても、特に、パターンが、レジスト・パターンの側壁に沿って形成できるパターンに制限されている場合、回路を定めるために必要な柔軟性は、通常、１つのマスクでは実現できない。
【００１４】
周辺部及びアレイにパターンを形成する、ある方法では、３つの個別のマスクが用いられる。例えば、ある方法では、第１のマスクとピッチ・ダブリングは、スペーサ・パターンを形成するために用いられ、そのスペーサ・パターンは、通常、スペーサ・ループを、メモリ・デバイスのアレイ・領域のような１つのチップの１つの領域中に備える。その後、第２のマスクが、メモリ・デバイスの周辺領域のような、そのチップの他の領域に第２のパターンを形成するために実行される。この第２の周辺部のパターンは、スペーサ・パターン上を覆う層に形成される。このパターンはスペーサ・ループの中央部を覆い、ループ状の先端はエッチング処理可能なようにそのまま残される。その後、周辺部の領域内、及び／又は周辺部の領域からの配線を含む第３のパターンを形成するために、第３のマスクが実行される。「切断された（ｃｈｏｐｐｅｄ）」スペーサ・パターンと第３のパターンの両者は、その後、下方にあるマスキング層に転写される。そのマスキング層は下方にある基板と相対的にエッチング可能である。これは、互いに比較してもサイズが異なり、スペーサ・ループと比較してもサイズの異なる特徴物を、回路周辺部の領域に形成することを可能にする。このような特徴物は、例えば、インターコネクト（ｉｎｔｅｒｃｏｎｎｅｃｔ）・パターンを含む。これらの特徴物は、スペーサ・ループと重なり合ってもよいし、回路のアレイ領域の他の特徴物と統合されてもよいし、その後にエッチングされてもよい。
【００１５】
前述のように、改良技術は、異なるサイズの特徴物、特に、重複するパターンを有するピッチ増倍された特徴物を、形成することを可能とする。
ある実施形態において、基板に転写されるべき特徴物・パターンの一部は、基板に対するプロセスで用いられるフォトリソグラフィ技術の最小ピッチ以下のピッチを有する。加えて、ある実施形態は、論理（ｌｏｇｉｃ）又はゲート・アレイ、並びに、ＤＲＡＭ、リード・オンリー・メモリー（ＲＯＭ），フラッシュメモリ及びゲート・アレイのような揮発及び不揮発メモリ・デバイスを含む電子デバイスのアレイを有するデバイスを形成するために利用可能である。従来のフォトリソグラフィは、チップの周辺部における接触部のような大きな特徴物を形成するために有効であるが、ピッチ増倍は、そのようなデバイスにおいて、例えば、トランジスタ・ゲート電極及びチップのアレイ領域における導電線を形成するために有効である。メモリ・デバイス製造過程のマスキング処理の一例が、本明細書で図示され、説明されている。
【００１６】
図２は、メモリ・チップのように、部分的に形成された集積回路１００の一例の平面図である。中央アレイ領域１０２は、周辺領域１０４によって囲まれている。集積回路１００が製造された後、アレイ１０２上には、通常、導電線及びトランジスタやキャパシタのような電子デバイスが緻密に装着されるものと認められる。本明細書で述べるように、ピッチ倍増は、アレイ領域１０２に特徴物を形成するために用いられる。一方、周辺領域１０４は、アレイ領域１０２内の特徴物よりも任意に大きな特徴物を含むこともできる。ピッチ増倍よりむしろ、従来のフォトリソグラフィが、通常、これらの大きな特徴物をパターンを刻むために用いられる。そのような特徴物の例には、さまざまなタイプの論理回路が含まれる。周辺領域１０４に位置する論理回路は幾何学的に複雑であるため、ピッチ増倍の利用は困難である。対照的に、アレイ・パターンに特有の規則的な格には、ピッチ増倍の利用が可能である。加えて、周辺領域１０４の一部のデバイスは、電気的な制約によって大きな形状を要することもあり、それゆえ、そのようなデバイスには従来のフォトリソグラフィとくらべてピッチ増倍は利点が少ない。他の実施形態では、集積回路１００において、相対的な寸法の違いに加え、相対的位置、及び周辺領域１０４とアレイ領域の数もまた、違っていることとしてもよい。
【００１７】
図３は、アレイ領域１０２及び周辺領域１０４を含む、図２の部分的に形成された集積回路の部分断面図である。フォトリソグラフィ技術を用いて、複数の溝（ｔｒｅｎｃｈ）が基板１０８内にエッチングで作られ、こららの溝には、酸化物のような絶縁物１０５が充填されている。絶縁物１０５は、フィールド絶縁層であり、実施形態の一例では、高密度プラズマ（「ＨＤＰ」）、スピン−オン誘電体（ＳＯＤ）、フロー−フィル（ｆｌｏｗ−ｆｉｌｌ）又はＴＥＯＳプロセスで堆積した浅い溝絶縁（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）（「ＳＴＩ」）層である。実施形態の一例では、ＳＯＤが堆積し、高密度化されている。
【００１８】
上方の中間レベル誘電（「ＩＬＤ」）絶縁体１０６を基板上に形成し、そして、ＩＬＤ１０６を介して接触穴（ｃｏｎｔａｃｔ  ｈｏｌｅ）をエッチングし、導電性プラグ１１０を充填することにより接触が実現される。ある実施形態では、導電性プラグ１１０は多結晶シリコンから成るが、他の電気的導電性材料を他の実施形態で用いることとしてもよい。窒化物層のようなエッチング停止層１１２の部分が、絶縁層１０６上に堆積し、エッチング停止層１１２は、導電性プラグ１１０を形成するために用いられる。ある実施形態では、絶縁層１０５の表面は、基板／プラグの境界面と一直線にそろえられている。しかし、他の実施形態では、図３に示すように、絶縁体１０５の表面は、基板／プラグ境界面より若干上にある。
【００１９】
図３に示す実施形態の一例では、アレイ領域１０２の特徴物のサイズは、周辺領域１０４の特徴物のサイズよりも小さい。ある実施形態では、導電性プラグ１１０の特徴物サイズは、約５０ｎｍである。好適な実施形態では、導電性プラグ１１０の特徴物サイズは、約３０ｎｍから約１００ｎｍの間であるとよい。より望ましくは、導電性プラグの特徴物サイズは、約３２．５ｎｍから約６５ｎｍの間であるとよい。導電性プラグ１１０の他の特徴物サイズは、他の実施形態で利用可能である。導電性プラグを形成する技術に関するこれ以上詳細な説明は、アメリカ特許出願−−−−−（本発明と同時に出願。代理人整理番号ＭＩＣＲＯＮ．３１３Ａ；マイクロン整理番号２００４−１０６５．００／ＵＳ）に記載されている。
【００２０】
図４に示すように、その中に波状模様のような溝 (ダマシン・トレンチ,ｄａｍａｓｃｅｎｅ  ｔｒｅｎｃｈ）が形成される絶縁フィルム１１４は、図３で示す積層膜上に堆積する。ある実施形態では、絶縁フィルムは、テトラ・エチル・オルソ・シリケート（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ（「ＴＥＯＳ」））から堆積した酸化物膜のような、ドープされていない（ｕｎ−ｄｏｐｅｄ）酸化物膜から成る。一方で、他の実施形態では、絶縁フィルムは、ＢＰＳＧ又はＰＳＧのようなドープされた酸化物膜から成る。他の非酸化物（ｎｏｎ−ｏｘｉｄｅ）絶縁体も、他の実施形態で利用可能である。実施形態の一例では、絶縁フィルム１１４は、集積回路に形成される伝導体の高さに対応する厚さで堆積する。
【００２１】
図５に示すように、硬い（ハード）マスク層１１６は、絶縁フィルム１１４上に堆積する。ある実施形態では、硬いマスク層１１６は、アモルファス・シリコン（非晶質シリコン）から成るが、他の材料も他の実施形態で利用可能である。
【００２２】
図６Ａに示すように、複数のスペーサ１１８は、硬い（ハード）マスク層１１６上に形成される。実施形態の一例では、開示したようなフォトレジスト・マスク、一時層への転写、等方性エッチング及びスペーサプロセスを用いる、図１Ａから１Ｆで図示したような、ピッチ・ダブリング技術を用いて、スペーサは形成される。実施形態の一例では、スペーサは、硬いマスク層１１６の上で選択的にエッチング可能な低温酸化物材から成る。例えば、ある実施形態では、スペーサは約４００℃以下の温度で堆積する。他の実施例では原子層堆積プロセスを用いてスペーサは堆積する。スペーサ材料の一例としては、酸化シリコン、窒化シリコン、多結晶シリコン及び炭素が挙げられる。
【００２３】
スペーサ１１８の間は、集積回路内の導電性材が堆積されるべき領域に対応するギャップ（ｇａｐｓ）１２０である。図６Ａに示す実施形態の一例形態では、ギャップ１２０は、導電性プラグ１１０と垂直方向に位置合わせされている。
【００２４】
実施形態の一例では、スペーサ１１８とギャップ１２０の間隔は、集積回路１１０のアレイ領域１０２と周辺領域１０４とで異なる。このことは、図６Ｂの、スペーサ１１８とその間に介在するギャップ１２０の概略平面図に示される。図６Ｂは、また、スペーサ１１８が、通常、光学的に形成される層に形成された線の外形（ｏｕｔｌｉｎｅ）によって決まり、それにより、複数のループ状の先端１２４を形成することを示す。
【００２５】
図７に示すように底面反射防止膜（ＢＡＲＣ１２２）は、スペーサ１１８上に付着する。ＢＡＲＣ１２２の付着は、スピン−インプロセスにおいて任意に行われ、これにより、実質的に平坦な表面が得られる。ＢＡＲＣ１２２がスペーサ１１８上に付着した後、第２のマスクが用いられる。第２のマスクは、集積回路上に堆積するフォトレジスト１２６のパターンを作る。フォトレジスト・パターンは、スペーサ１１８のループ状の先端１２４をブロックするブロック領域を作り、また、周辺領域１０４における１つ以上の開口部（ｏｐｅｎｉｎｇ）１２８を作り出す。このことは、図８Ａ（側面図）及び８Ｂ（平面図）に示される。図８Ｂに示すように、実施形態の一例において、第２のマスクは、ギャップ１２０ａ分だけ、スペーサ１１８から間隔が設けられ、ギャップ１２０ｂ分だけ、スペーサのループ状の先端１２４から間隔が設けられている。ギャップ１２０ａ及び１２０ｂは、スペーサ・パターンに対する第２のマスクのずれを調整するためのものである。
【００２６】
実施形態の一例において、開口部１２８の最小幅は、フォトリソグラフィプロセスの解像度に依存し、それは、ある実施形態では１００ｎｍ程度であり、ある実施形態では６５ｎｍ程度であり、また、ある実施形態では４５ｎｍ程度である。他の実施形態で他の幅を用いてもよい。ある実施形態の一例では、集積回路の他のレベルに対する配線のために接触部１３２が「配置可能とするために」、回路アレイ領域１０４内のスペーサ１１８は、
十分に間隔をあけて配置されている。
【００２７】
実施形態の一例において、第２のマスクが実行された後、図９に示すようにＢＡＲＣ１２２がエッチングされる。実施形態の変形例では、ブロック領域を含む、第２のマスクにで作られたパターンは、ＢＡＲＣをエッチングする前に中間層に転写される。このような実施形態において、中間層又はＢＡＲＣそのものが、スペーサ１１８のループ状の先端１２４をブロックするようにしてもよい。
【００２８】
ＢＡＲＣエッチングに続いて、ハード・マスク層１１６のエッチングが行われ、その層はスペーサ１１８に対して選択的にエッチングされることとしてもよい。結果として得られる構造を、図１０Ａ（スペーサ・ループに対して垂直な線に沿った断面図である。）及び図１０B（スペーサ・ループの長さ方向に沿った断面図）に示す。ある実施形態では、ハード・マスク・エッチングは、ドライ・エッチングプロセスである。この処理の後、フォトレジスト１２６及びＢＡＲＣ１２２の一連の除去が行われ、その後、酸化物エッチングが行われる。そのような実施形態では、酸化物エッチングは、スペーサ１１８と絶縁フィルム１１４の露光された部分の両方を除去する。導電性プラグ１１０において、エッチングはストップする。結果として得られる構造は、図１１に示すように、アレイ領域１０２内の導電性プラグ１１０を露出させる溝のパターン、及び、周辺領域１０４のハード・マスク層１１６内の他の開口部１２８のパターンを有する。この一連の処理によって、溝（トレンチ）の実効アスペクト比を効果的に低減することが可能である。実施形態の変形例では、図１０Ａ及び１０Ｂに示す絶縁フィルム１１４は、スペーサ１１８を前もって除去することなく、エッチングされる。基板材が反射性材料でない実施形態では、ＢＡＲＣ１２２を随意に省くことが可能である。
【００２９】
トレンチの形成方法に関係なく、図１０Ａ、１０Ｂ及び１１に示すエッチングプロセスは、効果的に２つのマスク・パターンを統合する：それらの１つはアレイ領域１０２におけるスペーサによって形成されるパターンであり、１つは周辺領域におけるフォトレジスト１２６によって形成されるパターンである。これは効果的に２つの異なるパターンの重ね合わせを形成し、第２のフォトレジスト層１２６によって覆われていない集積回路１００の領域におけるスペーサ１１８間のギャップ１２０を介してのエッチングを可能にする。
【００３０】
図１２に示すように、一実施形態において、導電性材１３０が、その後、部分的に形成された集積回路に堆積する。導電性材１３０の堆積の前に、随意にハード・マスク層１１６が除去されることとしてもよい。好適な導電性材としては、チタン、窒化チタン、タングステン、窒化タンタル、及び銅が考えられるが、これらに限られない。一実施形態では、導電性材１３０は、周辺部の最も広いトレンチ幅を満すことができるほどの厚さで堆積する。導電性材の堆積の後、トレンチ内の伝導体を分離し、集積回路の表面を平坦化するために、化学的機械的平坦化（「ＣＭＰ」）処理が行われる。
【００３１】
本明細書で開示する、ある集積回路構造を形成するプロセスを図示するフローチャートを図１４に示す。図に示すように、処理ブロック１５０において、メモリ・デバイスのアレイ領域内の第１のレジスト層に複数の特徴物が作られる。特徴物を作るために利用可能なレジスト層の例として、フォトレジスト層及びインプリンテッド・レジスト（ｉｍｐｒｉｎｔｅｄ  ｒｅｓｉｓｉｔ）がある。処理ブロック１５２において、これらの特徴物を土台としてピッチ増倍が行われ、下方マスキング層に複数のスペーサ・ループが作られる。実施形態の変形例では、パターン化されたレジスト材の特徴物の上に、スペーサ・ループが形成されるが、これは、あまり好ましくない。なぜならば、レジスト材は、一般に、スペーサ堆積及びエッチング処理に耐えることができないからである。処理ブロック１５６において、スペーサ・ループの先端は集積回路の周辺領域における特徴物を作る第２のレジスト層でブロックされる。処理ブロック１５８において、第２のレジスト層が作られた後、スペーサ間のギャップに絶縁層がエッチングされるが、このエッチングは、第２のレジスト層によって作られたパターンに行われる。処理ブロック１６０において、その後、金属充填及びその後のＣＭＰプロセスが、部分的に形成された集積回路上に行われ、これにより、金属線が集積回路のアレイ領域で形成可能になり（処理ブロック１６２）、さらに電気的相互接続領域が集積回路の周辺領域で形成可能になる（処理ブロック１６４）。相互接続領域は、周辺部内の、ロジック部品のような集積回路部品を接続するために随意に利用できる。代わりに、第２のマスクを、スペーサ・ループをブロックするためと同時に、キャパシタ、接触部、レジスタのような他のパターンを作るために利用してもよい。
【００３２】
ある実施形態では、周辺部の接続領域は、随意に、アレイ領域１０２と周辺領域１０４の間に電気的接続を形成するためにも利用可能である。このことは、図１４の処理ブロック１６６に示す。例えば、このような接触を、図１３に示すダマシン構造の上の平面に形成することとしてもよい。図１６に、そのような「オーバーヘッド」接触の一例を示す。図に示すように、オーバーヘッド接触は、相互接続線１４８によって接続された複数の接触部１４６を含む。
【００３３】
図１７Ａから１７Ｃは、図１４に示す方法に関連する一実施形態の平面図である。具体的には、図１７Ａは、フォトリソグラフィプロセスによって作られた第１のマスク１３４を示す。ある実施形態では、第１のマスク１３４はフォトレジスト材の層で作られ、他の実施形態では、第１のマスク１３４は、アモルファス炭素層のような他の層に転写される。図１７Ｂは、等方性エッチング処理によって、まず、第１のマスク１３４を収縮（ｓｈｒｉｎｋ）させた後、収縮された第１のマスク上にピッチ・ダブリング技術を適用することによって作成されたスペーサ・パターン１３６を示す。第２の金属マスク１３８を用いると、図１７Ｃに示す一構造例が得られる。この構造は、集積回路の他の層からの接触部１３９を配置するためにスペーサ・パターン内で拡張された部分を含む。
【００３４】
本明細書で開示する、集積回路の製造技術は、従来技術と比べて大きな利点を有する。例えば、従来の方法では、アレイ領域を作るためのものと、周辺領域を作るためのものと、回路の特徴物のループ状の先端を除去するためのものとの、３つの別々のマスクが必要であった。それとは対照的に、本明細書で開示する技術によれば、たった２枚のマスクを用いたダマシンプロセスで、ピッチが小さくなった特徴物を形成することが可能となる。本明細書で開示したように、一実施形態では、アレイ領域の特徴的要素のループ状の先端は、周辺部の特徴物を作るために用いられるマスクと同じマスクによってブロックすることができる。
【００３５】
ある実施形態の更なる特徴として、回路設計者が本明細書で開示する集積回路の製造方法を円滑に実現できるようなルールが与えられる。マスクの構造は、特に、（閉じたものも、閉じていないものもあるが）スペーサ・ループの間のギャップが、回路の重要な特徴を定義するときには、形成される集積回路パターンに間接的に対応する。そのような特徴物は、本明細書で開示するように、ピッチ増倍及びダマシン技術を用いて形成可能である。以下に述べるルールは、本明細書に開示する技術を用いて形成できる回路を構築する回路設計者に対するガイドラインである。本明細書で開示したように、回路の構築では、たった２つのマスクを用いながらも、異なるピッチサイズのインターコネクトの混合利用を可能にするルールに従う必要がある。より具体的には、スペーサ層マスク、あるいは「スペーサ」は、回路アレイ領域内の濃密なインターコネクト線の間にピッチが小さくなったスペーサを作るために用いられ、金属層マスク、あるいは「メタル」は、回路周辺領域内の相互接続パターンを作るために用いられる。
【００３６】
一実施形態において、スペーサ及びメタルを作るための設計ルールは、２つのスケーリング・ファクターに基づく。既知のリソグラフィーについて、Ｆは、分解能としての最小特徴物サイズであり、Ｄは、２つのマスク間での最大許容ずれ幅である。変数χ（カイ）は、金属線を作るために用いられるスペーサ・ループの特徴物・サイズに対応するピッチ増倍のスケーリング定数（０＜χ＜１）である。１回だけピッチ−増倍技術が用いられるため、本明細書で開示する技術を用いて実際に得ることができる相互接続のピッチは、Ｆとなる。
【００３７】
ある実施形態では、スペーサ・ループは、重ならないように、あるいは、交叉しないように、複数の別々の閉じたループで作られる。２つのスペーサ１４０が、図１５に例示されている。この図は、製造過程内の集積回路の簡略化された平面図の例である。図に示すように、スペーサ・ループは、最小幅χＦを有し、最小間隔（１−χ）Ｆを有する。
【００３８】
この実施形態において、複数の金属特徴物１４４が、複数のスペーサ・ループ１４０によって作られている。ダマシンプロセスがその実施形態で用いられるため、（閉じたものも、閉じていないものもあるが）スペーサ・ループ間のギャップは、金属特徴物１４４を作る。その金属特徴物には、続いて、導電性材が（例えば、物理蒸着又は化学蒸着によって）堆積、又は電気メッキされる。さらに、金属特徴物１４２は、スペーサ・ループ１４０の片側のみに作られる。金属特徴物１４４は、スペーサ・ループ１４０の両面に作られ、最小幅（１−χ）Ｆを有する。金属特徴物１４２は、スペーサ・ループ１４０の片側のみに作られ、最小幅（（１−χ）Ｆ＋Ｄ）を持つ。金属特徴物は、また、リソグラフィ技術の最小分解能Ｆに対応する最小幅を持つ。、スペーサ・ループ１４０による。制限なしに作られることとしてもよい。図１５に示すように、スペーサ・ループ１４０によって区切られている場合、金属特徴物１４４は最小間隔χＦを有する。空のスペースによって、又はスペーサ・ループ１４０が片側に存在する場合、金属特徴物１４２は最小間隔Ｆを有する。金属特徴物１４２又は１４４がスペーサ・ループ１４０の両側にある場合、その金属はスペーサ・ループ１４０と接触させられる（つまり、金属は、スペーサ・ループ１４０と直接隣接する状況になる）。金属特徴物１４２が、スペーサ・ループ１４０の片側にだけ存在する場合、その後、Ｄ−χＦと０のいずれかの最小値が、スペーサ・ループ１４０と金属特徴物１４４とを分離させる最小間隔となる。
【００３９】
本明細書で詳細に説明した回路設計ルールは、本明細書で開示した集積回路製造技術に基づく。特に、後でピッチが小さい特徴物を作るためには大きすぎるスペーサ・マスクを用いると、そのピッチが小さい特徴物によって作られる金属線の間隔を制限することになる。
【００４０】
本明細書で開示する一実施形態で示したルールに従って金属層及びスペーサ層を別々に作ることにより、回路設計者は、ウェハ上で用いられる実際の回路特徴物に基づいて集積回路を構築することができる。これらのルールは、ピッチ増倍技術が回路特徴物を形成するために用いられる場合に生じる固有の限界を明らかにするのに有利である。スケーリング・パラメータχを利用することにより、これらの設計ルールは、より小さな特徴物サイズを生産可能な今後のピッチ増倍技術と連動することができるようになる。
【００４１】
本明細書で開示する実施形態は、さまざまな集積回路を形成するために利用可能である。そのような集積回路の例として、ＤＲＡＭ、ＲＯＭ又はフラッシュメモリ、及びＮＡＮＤフラッシュ・メモリのような揮発及び不揮発メモリ・デバイスのメモリセルアレイのような電子デバイスのアレイを有する回路、並びに、論理素子又はゲート・アレイを有する集積回路が挙げられるが、これに限られない。例えば、論理アレイは、メモリ・アレイに似たコア・アレイ、及びサポートする論理回路つきの周辺部を有するフィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」）であってもよい。したがって、本明細書で開示された技術を用いて形成される集積回路は、例えば、メモリ・チップ、又は、論理アレイ及び内蔵メモリを有するプロセッサ、又は、論理素子及びゲート・アレイを有する他の集積回路であってもよい。
〔発明の範囲〕
先に詳細な説明で本発明の幾つかの実施形態を開示したが、この開示は説明のためであり、本発明を限定するものではないことを理解いただきたい。開示された特定の構造及び処理は、上記で説明したものと異なってもよいこと、及び、本明細書で説明した方法は、集積回路製造以外の状況でも利用可能であることをご理解されたい。
〔関連する出願の参照〕
本願は、アメリカ特許出願１０／９３２，９９３（２００４年９月１日出願、代理人整理番号ＭＩＣＲＯＮ．２９３Ａ；マイクロン整理番号２００３−１４４５．００／ＵＳ）、アメリカ特許出願１０／９３４，７７８(２００４年９月２日出願；代理人整理番号ＭＩＣＲＯＮ．２９４Ａ；マイクロン整理番号２００３−１４４６．００／ＵＳ）、アメリカ特許出願１０／９３１，７７１（２００４年８月３１日出願、代理人整理番号ＭＩＣＲＯＮ．２９５Ａ；マイクロン整理番号２００４−００６８．００／ＵＳ）、アメリカ特許出願１０／９３４，３１７（２００４年９月２日出願、代理人整理番号ＭＩＣＲＯＮ．２９６Ａ；マイクロン整理番号２００４−０１１４．００／ＵＳ）、アメリカ特許出願−−−−−（本願と同時に出願、代理人整理番号ＭＩＣＲＯＮ．３１３Ａ；マイクロン整理番号２００４−１０６５．００／ＵＳ）アメリカ仮特許出願６０／６６２，３２３（２００５年３月１５日出願、代理人整理番号ＭＩＣＲＯＮ．３１６ＰＲ；マイクロン整理番号２００４−１１３０．００／ＰＲ）、及びアメリカ特許出願１１／１３４，９８２（２００５年５月２３日出願、代理人整理番号ＭＩＣＲＯＮ．３１７Ａ；マイクロン整理番号２００４−０９６８．００／ＵＳ）に関する。これらの関連出願の全ての内容は、本明細書で参照され、組み込まれている。
【図面の簡単な説明】
【００４２】
集積回路と集積回路製造技術の実施例を、単なる例としての図面を用いて説明する。図面は寸法的には必ずしも正確でないものである。図において同じ符号は同じ部分を示す。
【図１Ａ】その上に形成される複数のマスク・ラインを持つ基板の断面図である。
【図１Ｂ】マスク・パターンを一時層（ｔｅｍｐｏｒａｒｙ  ｌａｙｅｒ）に転写する異方性エッチングプロセス後の、図１Ａの基板の断面図である。
【図１Ｃ】マスク・ラインの除去及び等方性「シュリンク」エッチングの後の、図1Ｂの基板の断面図である。
【図１Ｄ】一時層に残されたマンドレル（ｍａｎｄｒｅｌ）のスペーサ材の一面の堆積の後の、図１Ｃの基板の断面図である。
【図１Ｅ】ピッチ増倍された特徴物またはスペーサーを残す方向性エッチングプロセス後の図１Ｄの基板の断面図である。
【図１Ｆ】マンドレルの除去の後の図１Ｅの基板の断面図である。
【図２】部分的に形成された集積回路の一例の概略平面図である。
【図３】基板中及び基板上にピッチ−増倍された複数の特徴物を形成した後の、図２の部分的に形成された集積回路の概略断面図である。
【図４】絶縁層を形成した後の、図３の部分的に形成された集積回路の概略断面図である。
【図５】ハード・マスク層を形成した後の、図４の部分的に形成された集積回路の概略断面図である。
【図６Ａ】複数のスペーサを形成した後の、図５の部分的に形成された集積回路の概略断面図である。
【図６Ｂ】図６Ａの部分的に形成された集積回路の概略平面図である。
【図７】底面反射防止膜（「ＢＡＲＣ」）の堆積後の図６Ａの部分的に形成された集積回路の概略断面図である。
【図８Ａ】第２のフォトレジスト・パターンの形成後の図７の部分的に形成された集積回路の概略断面図である。
【図８Ｂ】図８Ａの部分的に形成された集積回路の概略平面図である。
【図９】底面反射防止膜をエッチングした後の図８Ａの部分的に形成された集積回路の概略断面図である。
【図１０Ａ】スペーサ及び第２のフォトレジスト・パターンを介してハード・マスク層をエッチングした後の図９の部分的に形成された集積回路の概略図であり、スペーサ・ループに垂直な線に沿った断面図である。
【図１０Ｂ】スペーサ及び第２のフォトレジスト・パターンを介してハード・マスク層をエッチングした後の図９の部分的に形成された集積回路の概略図であり、スペーサ・ループの長さ方向に沿った断面図である。
【図１１】絶縁膜をエッチングし、フォトレジスト、底面反射防止膜及びスペーサを除去した後の図１０Ａの部分的に形成された集積回路の概略断面図である。
【図１２】伝導材の堆積後の図１１の部分的に形成された集積回路の概略断面図である。
【図１３】化学的機械的平坦化処理後の図１２の部分的に形成された集積回路の概略断面図である。
【図１４】本明細書に開示する、特定の集積回路構造を形成する処理の一例を示すフローチャートである。
【図１５】スペーサ・ループ及び金属層を含む、部分的に形成された集積回路の概略平面図である。
【図１６】アレイ領域と周辺領域の間にオーバーヘッド接触部を更に含む、図１３の部分的に形成された集積回路の概略断面図である。
【図１７Ａ】フォトリソグラフィープロセスによって形成された第１のマスクの配置図であり、第１のマスクは複数のマンドレルを作る。
【図１７Ｂ】図１７Ａのマンドレル上にピッチ増倍技術を適用した結果得られたスペーサ・パターンの配置図である。
【図１７Ｃ】図１７Ｂのスペーサ・パターンに第２の金属マスクを適用することにより形成された、部分的に形成された集積回路の配置図である。
【図１Ａ】
2008535247.tif 000003
【図１Ｂ】
2008535247.tif 000004
【図１Ｃ】
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【図１Ｄ】
2008535247.tif 000006
【図１Ｅ】
2008535247.tif 000007
【図１Ｆ】
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【図２】
2008535247.tif 000009
【図３】
2008535247.tif 000010
【図４】
2008535247.tif 000011
【図５】
2008535247.tif 000012
【図６Ａ】
2008535247.tif 000013
【図６Ｂ】
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【図７】
2008535247.tif 000015
【図８Ａ】
2008535247.tif 000016
【図８Ｂ】
2008535247.tif 000017
【図９】
2008535247.tif 000018
【図１０Ａ】
2008535247.tif 000019
【図１０Ｂ】
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【図１１】
2008535247.tif 000021
【図１２】
2008535247.tif 000022
【図１３】
2008535247.tif 000023
【図１５】
2008535247.tif 000024
【図１６】
2008535247.tif 000025
【図１７Ａ】
2008535247.tif 000026
【図１７Ｂ】
2008535247.tif 000027
【図１７Ｃ】
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【図１４】
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【手続補正書】
【提出日】平成19年11月22日(2007.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の導電線をアレイに作る方法であって、
複数の導電性プラグに接触する基板、前記導電性プラグを覆う絶縁膜、前記絶縁膜を覆う下方マスク層、及び前記下方マスク層上に形成されたスペーサーのアレイを含む積層膜を形成し、
前記下方マスク層及び前記スペーサーのアレイ上にエッチング対象となる膜を堆積し、
前記スペーサーのアレイ上の開口部を作るためのレジスト・マスクであり、且つ、前記下方マスク層及び前記エッチング対象膜がそれに対して選択的にエッチング可能であるレジスト・マスクをエッチング対象膜の一部の上に形成し、
前記エッチング対象膜をエッチングし、前記下方マスク層の一部を露出させ、
前記下方マスク層をエッチングし、前記絶縁膜の一部を露出させ、
前記導電性プラグの少なくとも一部を露出させるために前記絶縁膜の前記露出された部分に複数の溝をエッチングし、
前記複数の溝に金属の堆積を行い、
ダマシン処理において前記金属と前記絶縁膜が交代で現われる平坦な表面を形成する、
ことを含むことを特徴とする方法。
【請求項２】
前記レジスト・マスクは、更に、前記アレイの外側の周辺領域に接続される複数のインターコネクトを作る、
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記基板は絶縁物である、
こと特徴とする請求項１に記載の方法。
【請求項４】
前記積層膜の形成は、フォトリソグラフィを用いた前記スペーサーアレイの形成を含む、
ことを特徴とする請求項１に記載の方法。
【請求項５】
前記溝はオーバーヘッド（ｏｖｅｒ  ｈｅａｄ）・ビット線のアレイを形成する、
ことを特徴とする請求項１に記載の方法。
【請求項６】
前記複数の溝をエッチングする前に、前記スペーサーのアレイを除去する、
こと更に含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記複数の溝をエッチングする前に、前記スペーサーのアレイ、前記レジスト・マスク及び前記エッチング対象膜を除去する、
ことを更に含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記スペーサーのアレイは、複数のループ状の端部を持ち、前記レジスト・マスクは、前記スペーサーのアレイの前記ループ状端部を覆う、
ことを特徴とする請求項１に記載の方法。
【請求項９】
前記アレイはメモリ・アレイである、
ことを特徴とする請求項１に記載の方法。
【請求項１０】
前記アレイは、論理素子アレイである、
ことを特徴とする請求項１に記載の方法。
【請求項１１】
前記アレイは、フラッシュ・メモリ・デバイスの一部を形成する、
ことを特徴とする請求項１に記載の方法。
【請求項１２】
前記エッチング対象膜は、絶縁膜である、
ことを特徴とする請求項１に記載の方法。
【請求項１３】
前記エッチング対象膜は、底面反射防止膜である、
ことを特徴とする請求項１に記載の方法。
【請求項１４】
前記スペーサーは、酸化シリコン、窒化シリコン、多結晶シリコン、及びカーボンから成るグループから選択される、
ことを特徴とする請求項1に記載の方法。
【請求項１５】
前記スペーサーは、原子層堆積プロセスを用いて堆積される、
ことを特徴とする請求項１記載の方法。
【請求項１６】
前記スペーサーは、摂氏約４００度より低い温度で堆積する、
ことを特徴とする請求項１に記載の方法。
【請求項１７】
前記スペーサーの特徴物・サイズは、約３０ナノ・メートルから約１００ナノ・メートルの間である、
ことを特徴とする請求項１に記載の方法。
【請求項１８】
前記スペーサーの特徴物・サイズは、約３２．５ナノ・メートルから約６５ナノ・メートルの間である、
ことを特徴する請求項１に記載の方法。
【請求項１９】
前記スペーサーの特徴物・サイズは、前記導電性プラグの特徴物・サイズと実質的に等しい、
ことを特徴とする請求項１記載の方法。
【請求項２０】
前記エッチング対象膜は、前記スペーサーのアレイの上に実質的に平坦な表面を形成する、
こと特徴とする請求項１記載の方法。
【請求項２１】
部分的に形成されたメモリ・デバイスであって、
前記メモリ・デバイスのアレイ領域にあり、閉じたループ状の端部を形成する複数のパターン化されたマスク線と、
前記閉じたループ状の端部を含む前記マスク線の一部を覆い、かつ、前記集積回路の周辺領域まで広がり、更に、前記周辺領域に複数の特徴物を作るための光学的に加工可能な材料と、
を備えることを特徴とする部分的形成されたメモリ・デバイス。
【請求項２２】
前記パターン化されたマスク線は、基板上を覆う、
ことを特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項２３】
前記パターン化されたマスク線は、シリコンから成る、
ことを特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項２４】
前記パターン化されたマスク線は、酸化シリコン又は窒化シリコン・スペーサーを備える、
ことを特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項２５】
前記パターン化されたマスク線は、導電線のアレイを含む基盤の上にある、
ことを特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項２６】
前記パターン化されたマスク線の特徴物・サイズは、約３０ナノ・メートルから約１００ナノ・メートルの間である、
ことを目的とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項２７】
前記パターン化されたマスク線の特徴物・サイズは、約３２．５ナノ・メートルから約６５ナノ・メートルの間である、
ことを特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項２８】
前記パターン化されたマスク線の特徴物・サイズは、約２２ナノ・メートルから約４５ナノ・メートルの間である、
こと特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項２９】
前記感光性の材料は、フォトレジストを構成する、
ことを特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【請求項３０】
前記パターン化されたマスク線は、ピッチー増倍されたスペーサー線である、
ことを特徴とする請求項２１に記載の部分的に形成されたメモリ・デバイス。
【国際調査報告】
2008535247.tif 000030
2008535247.tif 000031