(57)【要約】【課題】モールド樹脂中の可動イオンに起因するリーク電流の発生を抑制して、優れた信頼性を有する半導体装置を提供すること。【解決手段】ＳＯＩ基板１０と、ＳＯＩ基板１０に形成され、複数の素子形成領域６，７，８，９を分離するフィールド絶縁膜５と、複数の素子形成領域６，７，８，９に形成された第１および第２のＨＶ−ｐＭＯＳ１７，１８，ならびに、第１および第２のＬＶ−ｐＭＯＳ２７，２８と、ＳＯＩ基板１０上に形成された第１層間絶縁膜４０および第２層間絶縁膜４２と、第２層間絶縁膜４２上に形成されたモールド樹脂４４と、第１層間絶縁膜４０上に形成され、複数の素子形成領域６，７，８，９およびフィールド絶縁膜５とモールド樹脂４４との間に介在される導体膜４５，４６とを含む、半導体装置１を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成され、複数の素子形成領域を分離する絶縁膜と、
前記素子形成領域に形成された半導体素子と、
前記半導体層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたモールド樹脂と、
前記層間絶縁膜内に形成され、前記素子形成領域および絶縁膜の少なくともいずれかと前記モールド樹脂との間に介在される導体膜とを含む、半導体装置。
【請求項２】
前記半導体層が、領域分離構造によって、低基準電圧を基準に動作する低電圧領域と、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧領域とに分離されており、  前記高電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、
前記導体膜が、前記高電圧領域上に配置された高電圧領域導体膜を含む、請求項１に記載の半導体装置。
【請求項３】
前記低電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、
前記導体膜が、前記低電圧領域上に配置された低電圧領域導体膜を含む、請求項２に記載の半導体装置。
【請求項４】
前記半導体素子が、前記半導体層の表面に形成されたゲート絶縁膜を含むＭＯＳトランジスタを含む、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記導体膜が、前記ＭＯＳトランジスタのソース領域と同電位である、請求項４に記載の半導体装置。
【請求項６】
前記導体膜が、前記ＭＯＳトランジスタの前記ソース領域に接続されたソース配線膜と同じ層に前記ソース配線膜と一体的に形成された配線膜からなり、前記ＭＯＳトランジスタのゲート上および前記絶縁膜上の領域にまで延びている、請求項４または５に記載の半導体装置。
【請求項７】
前記導体膜が、前記ＭＯＳトランジスタのゲートの直上の配線層に配置されている、請求項４〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記素子形成領域内の前記ＭＯＳトランジスタのチャネル領域および前記ソース領域を覆うように形成されている、請求項４〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記ＭＯＳトランジスタのドレイン領域の一部を回避した領域に形成されている、請求項８に記載の半導体装置。
【請求項１０】
前記層間絶縁膜と前記モールド樹脂との間に、屈折率が２．０以上の窒化シリコンからなるパッシベーション膜が介在されている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記パッシベーション膜の前記屈折率は、２．３以上である、請求項１０に記載の半導体装置。
【請求項１２】
前記パッシベーション膜が前記モールド樹脂に接している、請求項１０または１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、ｐ型のシリコン基板と、シリコン基板上に形成され、高耐圧領域および低耐圧領域を互いに分離するフィールド絶縁膜と、シリコン基板上に形成された層間絶縁膜とを含む半導体装置を開示している。高耐圧領域には、さらにフィールド絶縁膜によって互いに分離された第１の高耐圧ＭＯＳトランジスタと、第２の高耐圧ＭＯＳトランジスタとが形成されている。また、低耐圧領域には、低耐圧ＭＯＳトランジスタが形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１７７３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、半導体装置の製造工程では、モールド樹脂によって基板を封止する最終工程が行われる。たとえば、特許文献１の半導体装置では、層間絶縁膜上にモールド樹脂が形成される。この構成において、本願発明者は、高耐圧領域に基準電圧として６００Ｖ以上の高電圧を印加した場合、リーク電流が発生する問題があることを見出し、その要因が、モールド樹脂中の可動イオン（たとえば、Ｃｌ−イオン等の陰イオンやＮａ＋イオン等の陽イオン）であることを確認した。
【０００５】
このようなリーク電流の発生は、次のように説明される。すなわち、高耐圧領域に６００Ｖの基準電圧を印加すると、モールド樹脂中の可動イオン（陰イオン）が半導体領域に引き寄せられて、モールド樹脂と層間絶縁膜との境界面に帯電する。そして、この可動イオンの電界により、フィールド絶縁膜の直下の領域に可動イオンとは反対極性のイオン（陽イオン）が引き寄せられ、フィールド絶縁膜の直下の領域でフィールド反転が生じてリークパスが形成される。その結果、当該リークパスを介して互いに隣り合う素子間が導通し、素子分離不良が生じる。しかも、このようにモールド樹脂と層間絶縁膜との境界面に帯電した可動イオンは、基準電圧が解除された後も境界面に残留し続けるため、不所望なリーク電流の発生を解消することができない。
【０００６】
以上のようなリーク電流の発生は、チャージクリープ現象と呼ばれており、半導体装置の信頼性を大きく低下させる要因となっている。
そこで、本発明は、モールド樹脂中の可動イオンに起因するリーク電流の発生を抑制して、優れた信頼性を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１に記載の発明は、半導体層と、前記半導体層に形成され、複数の素子形成領域を分離する絶縁膜と、前記素子形成領域に形成された半導体素子と、前記半導体層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたモールド樹脂と、前記層間絶縁膜内に形成され、前記素子形成領域および絶縁膜の少なくともいずれかと前記モールド樹脂との間に介在される導体膜とを含む、半導体装置である。
【０００８】
この構成によれば、モールド樹脂中の可動イオンによる電界の影響を導体膜によって軽減することができる。つまり、モールド樹脂中で可動イオンが半導体層側に引き寄せられて帯電しても、当該帯電に対して、半導体層よりもモールド樹脂に近い位置に配置された導体膜に可動イオンと反対極性のイオンを帯電させることができる。これにより、モールド樹脂中の可動イオンによる電界が絶縁膜の直下の半導体領域に与える影響を軽減することができる。
【０００９】
そのため、絶縁膜の直下の領域に可動イオンと反対極性のイオンが引き寄せられてフィールド反転することを抑制することができる。その結果、互いに隣り合う素子形成領域間におけるリーク電流の発生を抑制することができるので、優れた信頼性を有する半導体装置を提供することができる。
また、請求項２に記載の発明は、前記半導体層が、領域分離構造によって、低基準電圧を基準に動作する低電圧領域と、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧領域とに分離されており、前記高電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、前記導体膜が、前記高電圧領域上に配置された高電圧領域導体膜を含む、請求項１に記載の半導体装置である。
【００１０】
低電圧領域と高電圧領域とに分離された領域分離構造を有する半導体装置では、モールド樹脂中の可動イオンは、相対的に基準電圧の高い高電圧領域側に引き寄せられやすい。
したがって、この構成によれば、特にモールド樹脂中の可動イオンが半導体層側に引き寄せられやすい高電圧領域側における電界を、高電圧領域導体膜によって軽減することができる。その結果、高電圧領域側でのリーク電流の発生を効果的に抑制することができる。
【００１１】
また、請求項３に記載の発明は、前記低電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、前記導体膜が、前記低電圧領域上に配置された低電圧領域導体膜を含む、請求項２に記載の半導体装置である。
前述のようにモールド樹脂中の可動イオンは高電圧領域側に引き寄せられやすいので、当該可動イオンの移動に伴い低電圧領域では、高電圧領域側に比して可動イオンとは反対極性のイオンが多く分布することとなる。そのため、本発明とは異なり、導体膜を有さない構成の下では、低電圧領域において、可動イオンと同極性のイオンが絶縁膜の直下の領域に引き寄せられてフィールド反転し、リーク電流が発生するおそれがある。
【００１２】
そこで、請求項３に記載の構成によれば、低電圧領域導体膜が低電圧領域側に形成されているので、たとえ低電圧領域側に反対極性のイオンが多く分布して、そのイオンによる電界が生じても、その電界による影響を低電圧領域導体膜によって軽減することができる。その結果、低電圧領域側におけるフィールド反転の発生を効果的に抑制することができる。
【００１３】
また、請求項４に記載の発明は、前記半導体素子が、前記半導体層の表面に形成されたゲート絶縁膜を含むＭＯＳトランジスタを含む、請求項１〜３のいずれか一項に記載の半導体装置である。
この構成によれば、ＭＯＳトランジスタとモールド樹脂との間に導体膜が介在している。これにより、可動イオンと反対極性のイオンがＭＯＳトランジスタのチャネル領域に引き寄せられてチャネルが反転することを抑制することができる。その結果、オフ時にＭＯＳトランジスタのチャネル領域が導通してリーク電流が流れることを抑制することができる。
【００１４】
また、請求項５に記載の発明は、前記導体膜が、前記ＭＯＳトランジスタのソース領域と同電位である、請求項４に記載の半導体装置である。
この構成によれば、導体膜の電位はソース領域と同じ電圧、すなわち基準電圧が印加されている。これにより、モールド樹脂中の可動イオンによる電界を、導体膜によって強制的に終端させることができる。その結果、モールド樹脂、その他周辺部に蓄積されたイオンによらずに、不所望なリーク電流の発生を効果的に抑制することができる。
【００１５】
また、請求項６に記載の発明は、前記導体膜が、前記ＭＯＳトランジスタの前記ソース領域に接続されたソース配線膜と同じ層に前記ソース配線膜と一体的に形成された配線膜からなり、前記ＭＯＳトランジスタのゲート上および前記絶縁膜上の領域にまで延びている、請求項４または５に記載の半導体装置である。
この構成によれば、絶縁膜の直下の領域でフィールド反転が発生することを確実に抑制することができるだけでなく、ＭＯＳトランジスタのチャネル領域が反転することも確実に抑制することができる。その結果、絶縁膜の直下の領域およびチャネル領域におけるリーク電流の発生を効果的に抑制することができる。
【００１６】
また、この構成によれば、半導体装置の製造工程において、ソース配線膜を形成する工程と同一工程で導体膜を形成することができる。すなわち、半導体装置の製造工程においてレジストマスクのレイアウトを変更するだけでソース配線膜と導体膜とを同時に形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
【００１７】
また、前記導体膜は、請求項７に記載の発明のように、前記ＭＯＳトランジスタのゲートの直上の配線層に配置されていてもよい。
また、前記導体膜は、請求項８に記載の発明のように、前記半導体層の表面に垂直な方向から見た平面視において、前記素子形成領域内の前記ＭＯＳトランジスタのチャネル領域および前記ソース領域を覆うように形成されていることが好ましい。
【００１８】
また、この場合において、前記導体膜は、請求項９に記載の発明のように、前記半導体層の表面に垂直な方向から見た平面視において、前記ＭＯＳトランジスタのドレイン領域の一部を回避した領域に形成されていてもよい。
また、請求項１０に記載の発明は、前記層間絶縁膜と前記モールド樹脂との間に、屈折率が２．０以上の窒化シリコンからなるパッシベーション膜が介在されている、請求項１〜９のいずれか一項に記載の半導体装置である。
【００１９】
この構成によれば、比較的小さなバンドギャップを有するパッシベーション膜が層間絶縁膜とモールド樹脂との間に介在されている。換言すれば、比較的大きな導電率を有するパッシベーション膜が形成されている。これにより、半導体装置の電圧をオフにしたときに、可動イオンの帯電量を減少させることができる。その結果、不所望なリーク電流の発生を解消することができる。
【００２０】
この場合、前記パッシベーション膜の前記屈折率は、請求項１１に記載の発明のように、２．３以上であることが好ましい。
また、前記パッシベーション膜は、請求項１２に記載の発明のように、前記モールド樹脂に接していてもよい。
【図面の簡単な説明】
【００２１】
【図１】図１（ａ）は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。図１（ｂ）は、図１（ａ）の破線で囲まれた領域の拡大平面図である。
【図２】図２は、図１（ｂ）の切断面線II−IIから見た断面図である。
【図３Ａ】図３Ａは、図１の半導体装置の模式的な平面図である。
【図３Ｂ】図３Ｂは、図３Ａの切断面線IIIｂ−IIIｂから見た断面図である。
【図４Ａ】図４Ａは、参考例に係る半導体装置の模式的な平面図である。
【図４Ｂ】図４Ｂは、図４Ａの切断面線IVｂ−IVｂから見た断面図である。
【図５】図５は、図１の半導体装置のイオンの動作を説明するための断面図である。
【図６】図６は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。
【図７Ａ】図７Ａは、参考例に係る半導体装置の模式的な断面図である。
【図７Ｂ】図７Ｂは、図６の半導体装置の模式的な断面図である。
【図８】図８は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。
【図９】図９は、図８の切断面線IX−IXから見た断面図である。
【図１０】図１０は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。
【図１１】図１１は、図１０の切断面線XI−XIから見た断面図である。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。また、図１（ｂ）は、図１（ａ）の破線で囲まれた領域Ｄの拡大平面図である。
半導体装置１は、本発明の半導体層の一例としてのＳＯＩ基板１０を含む。なお、半導体層としては、ＳＯＩ基板１０に限らず、いわゆるバルク基板を用いてもよい。ＳＯＩ基板１０には、素子分離構造２によって互いに分離された高電圧領域３と低電圧領域４とが形成されている。
【００２３】
素子分離構造２は、高電圧領域３および低電圧領域４のそれぞれの周囲を取り囲むように形成されており、高電圧領域３と低電圧領域４とを区画している。より具体的には、高電圧領域３は、この実施形態では、ＳＯＩ基板１０の表面を法線方向から見た平面視において、素子分離構造２によって凸形状に取り囲まれた領域内に形成されている。一方、低電圧領域４は、素子分離構造２によって平面視矩形状に囲まれた領域内において、高電圧領域３が形成された領域以外の領域に形成されている。
【００２４】
なお、図１（ａ）は、高電圧領域３および低電圧領域４の配置の一例を示すものであり、これらの配置に限定されるものではない。したがって、高電圧領域３および低電圧領域４は、素子分離構造２によって取り囲まれた領域内にそれぞれが形成されていればよい。たとえば、円形状に高電圧領域３および低電圧領域４を取り囲む素子分離構造が形成されていてもよいし、多角形状に高電圧領域３および低電圧領域４を取り囲む素子分離構造が形成されていてもよい。
【００２５】
図１（ａ）における破線で囲まれた領域Ｄは、高電圧領域３の一部および低電圧領域４の一部を含む。領域Ｄは、後述するように、高電圧の半導体素子と低電圧の半導体素子とが形成された領域である。なお、この実施形態では、低電圧領域４は、低電圧の半導体素子の他、低耐圧のロジック回路等、種々の低耐圧素子が形成されている領域であるが、領域Ｄ内に低電圧の半導体素子が形成されている例について説明する。
【００２６】
図１（ｂ）を参照すれば、素子分離構造２が形成された領域上には、本発明の絶縁膜の一例としてのフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、平面視において、素子分離構造２よりも広い幅で、素子分離構造２に沿って形成されている。また、フィールド絶縁膜５は、高電圧領域３を第１高電圧素子形成領域６と第２高電圧素子形成領域７とに区画する部分、および低電圧領域４を第１低電圧素子形成領域８と第２低電圧素子形成領域９とに区画する部分をさらに含む。
【００２７】
つまり、第１高電圧素子形成領域６および第２高電圧素子形成領域７、ならびに、第１低電圧素子形成領域８および第２低電圧素子形成領域９は、フィールド絶縁膜５によって取り囲まれた領域内にそれぞれ形成されている。
なお、本実施形態では、高電圧領域３に２つの高電圧素子形成領域６，７および低電圧領域４に２つの低電圧素子形成領域８，９が含まれる構成について説明するが、高電圧領域３および低電圧領域４は、３つ、４つまたはそれ以上の高電圧素子形成領域および低電圧素子形成領域をそれぞれ有する構成であってもよい。
【００２８】
高電圧領域３は、比較的高い基準電圧を基準に動作する半導体素子が形成される領域であり、たとえば、１００Ｖ〜１２００Ｖの電圧が印加される。また、低電圧領域４は、高電圧領域３よりも低い基準電圧を基準に動作する半導体素子が形成される領域であり、たとえば、５Ｖ〜１００Ｖの電圧が印加される。
次に、図２を参照して、半導体装置１の断面構造について具体的に説明する。図２は、図１（ｂ）の切断面線II−IIから見た断面図である。
【００２９】
ＳＯＩ基板１０は、ｐ型の支持基板１１と、支持基板１１上に形成された埋め込み絶縁層１２と、埋め込み絶縁層１２上に形成されたエピタキシャル層１３とを含む。支持基板１１は、たとえばシリコン基板であり、その不純物濃度は、１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３である。ｐ型の不純物としては、たとえば、Ｂ（ホウ素），Ａｌ（アルミニウム）等を挙げることができる。
【００３０】
埋め込み絶縁層１２は、たとえば、支持基板１１の表面を酸化させて形成した酸化シリコンを含むＢＯＸ層であり、３μｍ〜５μｍの厚さで形成されている。なお、埋め込み絶縁層１２の厚さは、半導体装置１の仕様（たとえば、使用電圧）により適宜変更可能であり、高電圧領域３と低電圧領域４との間で異なっていてもよい。
エピタキシャル層１３は、たとえば、２０μｍ〜３０μｍの厚さのシリコンで形成されている。エピタキシャル層１３は、ｎ型不純物がドーピングされたｎ−型の領域であり、その不純物濃度は１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３である。ｎ型の不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等を挙げることができる。なお、エピタキシャル層１３の層厚および濃度は一例であり、これらの値に限定されるものではない。たとえば、エピタキシャル層１３の不純物濃度をより薄くすれば、エピタキシャル層１３の層厚をより厚くできるし、エピタキシャル層１３の不純物濃度をより濃くすれば、エピタキシャル層１３の層厚をより薄く形成することができる。
【００３１】
素子分離構造２は、この実施形態では、ＤＴＩ（Deep Trench Isolation）構造からなり、エピタキシャル層１３の表面から埋め込み絶縁層１２に達する素子分離用トレンチ１６と、素子分離用トレンチ１６に埋め込まれた絶縁材料（たとえば酸化シリコン）からなる埋設部３７とを含む。これにより、ＳＯＩ基板１０には、埋め込み絶縁層１２上において、素子分離構造２によって取り囲まれたエピタキシャル層１３の一部からなる高電圧領域３および低電圧領域４が区画されている。
【００３２】
フィールド絶縁膜５は、たとえば、エピタキシャル層１３の表面を選択的に酸化させて形成したＬＯＣＯＳ膜である。また、フィールド絶縁膜５上に何らかの導体膜が配置されていない場合に本発明の効果が最も得られるが、当然ながらフィールド絶縁膜５上に導体膜、抵抗、容量素子などが配置されていてもよい。
高電圧領域３の第１高電圧素子形成領域６および第２高電圧素子形成領域７には、本発明の半導体素子の一例としての高耐圧用のＭＯＳトランジスタがそれぞれ同様の構成で形成されている。
【００３３】
第１高電圧素子形成領域６には、第１のＨＶ（High Voltage）−ｐＭＯＳ１７が形成されており、第２高電圧素子形成領域７には、第２のＨＶ−ｐＭＯＳ１８が形成されている。第１のＨＶ−ｐＭＯＳ１７および第２のＨＶ−ｐＭＯＳ１８は、たとえば、定格電圧がいずれも２０Ｖを超えて４０Ｖ以下の高耐圧素子である。
第１のＨＶ−ｐＭＯＳ１７および第２のＨＶ−ｐＭＯＳ１８は、それぞれ、エピタキシャル層１３の表面に互いに間隔を空けて選択的に形成されたｐ−型のＨＶドレイン領域１９およびＨＶソース領域２０を含む。ＨＶドレイン領域１９およびＨＶソース領域２０の表面部にはそれぞれ、それらの内方領域にｐ＋型のＨＶドレインコンタクト領域２１およびｐ＋型のＨＶソースコンタクト領域２２が形成されている。そして、ＨＶドレイン領域１９とＨＶソース領域２０との間のＨＶチャネル領域２５に対向するように、エピタキシャル層１３の表面上には、ＨＶゲート絶縁膜２３を介してＨＶゲート電極２４が形成されている。ＨＶゲート電極２４の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール２６に覆われている。
【００３４】
ＨＶドレイン領域１９およびＨＶソース領域２０の不純物濃度は、たとえば、１．０×１０１６ｃｍ−３〜１．０×１０１７ｃｍ−３であり、ＨＶドレインコンタクト領域２１およびＨＶソースコンタクト領域２２の不純物濃度は、たとえば、１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
低電圧領域４の第１低電圧素子形成領域８および第２低電圧素子形成領域９には、本発明の半導体素子の一例としての低耐圧用のＭＯＳトランジスタがそれぞれ同様の構成で形成されている。
【００３５】
第１低電圧素子形成領域８には、第１のＬＶ（Low Voltage）−ｐＭＯＳ２７が形成されており、第２低電圧素子形成領域９には、第２のＬＶ−ｐＭＯＳ２８が形成されている。第１のＬＶ−ｐＭＯＳ２７および第２のＬＶ−ｐＭＯＳ２８は、たとえば、定格電圧がいずれも４０Ｖ未満の低耐圧素子である。
第１のＬＶ−ｐＭＯＳ２７および第２のＬＶ−ｐＭＯＳ２８は、それぞれ、エピタキシャル層１３の表面に互いに間隔を空けて選択的に形成されたｐ−型のＬＶドレイン領域２９およびＬＶソース領域３０を含む。ＬＶドレイン領域２９およびＬＶソース領域３０の表面部にはそれぞれ、それらの内方領域にｐ＋型のＬＶドレインコンタクト領域３１およびｐ＋型のＬＶソースコンタクト領域３２が形成されている。そして、ＬＶドレイン領域２９とＬＶソース領域３０との間のＬＶチャネル領域３５に対向するように、エピタキシャル層１３の表面上には、ＬＶゲート絶縁膜３３を介してＬＶゲート電極３４が形成されている。ＬＶゲート電極３４の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール３６に覆われている。
【００３６】
ＬＶドレイン領域２９およびＬＶソース領域３０の不純物濃度は、たとえば、１．０×１０１６ｃｍ−３〜１．０×１０１７ｃｍ−３であり、ＬＶドレインコンタクト領域３１およびＬＶソースコンタクト領域３２の不純物濃度は、たとえば、１．０×１０１８ｃｍ−３〜１．０×１０１９ｃｍ−３である。
また、ＳＯＩ基板１０上には、高電圧領域３と低電圧領域４とを完全に覆うように第１層間絶縁膜４０が形成されている。第１層間絶縁膜４０上には、配線層４１と、第２層間絶縁膜４２と、パッシベーション膜４３と、モールド樹脂４４とがこの順に形成されている。第１層間絶縁膜４０は、たとえば、酸化シリコン等の絶縁材料からなる。
【００３７】
配線層４１は、ＨＶソース配線膜５９およびＬＶソース配線膜６０と、本発明の導体膜の一例としての高電圧領域導体膜４５および低電圧領域導体膜４６と、ＨＶドレイン配線膜４７およびＬＶドレイン配線膜４８と、ＨＶゲート配線膜４９およびＬＶゲート配線膜（図示せず）とを含み、これらの配線膜は全て同一材料および同一厚さからなる。たとえば、０．４μｍ〜２．０μｍのアルミニウム配線膜からなる。
【００３８】
ＨＶソース配線膜５９およびＬＶソース配線膜６０は、第１層間絶縁膜４０を厚さ方向に貫通するＨＶソース用コンタクト５１およびＬＶソース用コンタクト５２を介してＨＶソースコンタクト領域２２およびＬＶソースコンタクト領域３２と電気的に接続されている。同様に、ＨＶドレイン配線膜４７およびＬＶドレイン配線膜４８は、第１層間絶縁膜４０を厚さ方向に貫通するＨＶドレイン用コンタクト５３およびＬＶドレイン用コンタクト５４を介してＨＶドレインコンタクト領域２１およびＬＶドレインコンタクト領域３１と電気的に接続されている。
【００３９】
高電圧領域導体膜４５および低電圧領域導体膜４６は、この実施形態では、ＨＶソース配線膜５９およびＬＶソース配線膜６０と一体的に形成されている。より具体的には、高電圧領域導体膜４５は、図２の断面視においては、ＨＶソース配線膜５９からＨＶゲート電極２４側およびその反対側の両側に引き出された引き出し部として形成されている。また、低電圧領域導体膜４６も同様に、図２の断面視においては、ＬＶソース配線膜６０からＬＶゲート電極３４側およびその反対側の両側に引き出された引き出し部として形成されている。
【００４０】
また、ＨＶソース配線膜５９およびＬＶソース配線膜６０には、いずれも高電圧領域３および低電圧領域４に対応した基準電圧が印加される。これにより、ＨＶソース配線膜５９と一体な高電圧領域導体膜４５には、高電圧領域３に対応した基準電圧が印加される。また、ＬＶソース配線膜６０と一体な低電圧領域導体膜４６には、低電圧領域４に対応した基準電圧が同様に印加される。なお、基準電圧は、一定の電圧に固定されていてもよいし、電気的にフローティングされていてもよい。
【００４１】
また、ＨＶゲート配線膜４９およびＬＶゲート配線膜（図示せず）は、第１層間絶縁膜４０を厚さ方向に貫通するＨＶゲート用コンタクト（図示せず）およびＬＶゲート用コンタクト（図示せず）を介してＨＶゲート電極２４およびＬＶゲート電極３４と電気的に接続されている。
第２層間絶縁膜４２は、配線層４１を覆うように第１層間絶縁膜４０上に形成されている。第２層間絶縁膜４２は、たとえば、第１層間絶縁膜４０と同一の材料からなる。
【００４２】
パッシベーション膜４３は、たとえば窒化シリコン（ＳｉＮ）からなる。パッシベーション膜４３は、第２層間絶縁膜４２とモールド樹脂４４との間に介在されており、その上面がモールド樹脂４４に接している。パッシベーション膜４３の膜厚は、たとえば、１．０μｍ〜２．０μｍであり、その屈折率は、この実施形態では約２．０である。
パッシベーション膜４３は、たとえば、Ｐ−ＣＶＤ（Plasma-enhanced Chemical Vapor Deposition：プラズマＣＶＤ）法によって形成される。Ｐ−ＣＶＤ法は、ＳｉＨ４（シラン）ガスとＮＨ３（アンモニア）ガスとを含むガス雰囲気中で行われる。ＳｉＨ４ガスとＮＨ３ガスとのガス流量（ｍｌ／ｍｉｎ）の比率（ＳｉＨ４：ＮＨ３）は、この実施形態では、概ね１：４である。
【００４３】
モールド樹脂４４は、たとえばエポキシ樹脂からなり、パッシベーション膜４３の上方部分の厚さ（たとえば、パッシベーション膜４３の上面からモールド樹脂４４の上面までの厚さ）が、たとえば、５．０μｍ〜１０．０μｍである。
次に、図３Ａおよび図３Ｂ、図４Ａおよび図４Ｂ、ならびに図５を参照して、半導体装置１の効果を参考例に係る半導体装置５７と比較して説明する。
【００４４】
図３Ａは、図１の半導体装置１の模式的な平面図である。図３Ｂは、図３Ａの切断面線IIIｂ−IIIｂから見た断面図である。図４Ａは、参考例に係る半導体装置５７の模式的な平面図である。図４Ｂは、図４Ａの切断面線IVｂ−IVｂから見た断面図である。図５は、図１の半導体装置１のイオンの動作を説明するための断面図である。ここで、参考例に係る半導体装置５７とは、高電圧領域導体膜４５および低電圧領域導体膜４６を有しない点を除いて、半導体装置１と同様の構成を備える半導体装置である。また、図３Ａおよび図３Ｂ、図４Ａおよび図４Ｂでは、低電圧領域４の図示を省略し、高電圧領域３のみを示している。
【００４５】
半導体装置１の説明をする前に、図３Ａを参照して、高電圧領域３の平面レイアウトをより具体的に説明する。
この実施形態では、ＨＶドレイン領域１９およびＨＶソース領域２０は、互いに間隔を空けた平面視ストライプ状に形成されており、たとえば、平面視で同一の長方形状に形成されている。このＨＶドレイン領域１９とＨＶソース領域２０とで挟まれた線状の領域がＨＶチャネル領域２５であり、このＨＶチャネル領域２５上において、ＨＶゲート電極２４が領域１９，２２の長手方向に沿って形成されている。
【００４６】
ＨＶゲート電極２４は、平面視でＨＶドレイン領域１９、ＨＶソース領域２０およびＨＶチャネル領域２５を回避した部分（つまり、いずれの領域１９，２０，２５とも対向しない部分）を有している。当該回避部分にＨＶゲート用コンタクトが接続され、そのＨＶゲート用コンタクト上にＨＶゲート配線膜４９（図３Ｂ参照）が配置されている。この実施形態では、ＨＶゲート電極２４の長手方向両端部を、ＨＶドレイン領域１９およびＨＶソース領域２０の長手方向両端部よりも外側に配置することによって、当該両端部が領域１９，２０，２５を回避した形態となっている。ＨＶゲート配線膜４９は、図３Ａに示すようにＨＶゲート電極２４の両端部の一方のみに形成されてもよいし、両方に形成されていてもよい（図示せず）。
【００４７】
ＨＶドレイン配線膜４７は、平面視でＨＶドレイン領域１９の内方領域に収まる形状で形成されている。この実施形態では、ＨＶドレイン配線膜４７は、平面視で線状に形成されており、その周縁がＨＶドレイン領域１９の周縁から内側に間隔を空けて画成されている。
ＨＶソース配線膜５９もＨＶドレイン配線膜４７同様に、平面視でＨＶソース領域２０の内方領域に収まる形状で形成されている。この実施形態では、ＨＶソース配線膜５９は、平面視で線状に形成されており、その周縁がＨＶソース領域２０の周縁から内側に間隔を空けて画成されている。
【００４８】
高電圧領域導体膜４５は、図３Ａの平面視においては、各ＨＶソース配線膜５９からその外縁全周に亘って一体的に引き出されて形成されており、ＨＶソース配線膜５９を取り囲んでいる。この実施形態では、高電圧領域導体膜４５は、その外縁の一部が内側に窪んだ凹領域７４を有しており、当該凹領域７４に収まるようにＨＶゲート配線膜４９が配置されている。
【００４９】
また、高電圧領域導体膜４５の外縁は、チャネル長に沿う方向（この実施形態では、ＨＶドレイン領域１９およびＨＶソース領域２０を横切る方向）に関して、ＨＶソース領域２０に対してＨＶチャネル領域２５およびその反対側のフィールド絶縁膜５それぞれの外縁よりも外側に設定されている。これにより、ＨＶゲート電極２４の直下のＨＶチャネル領域２５およびその反対側にあるフィールド絶縁膜５は、高電圧領域導体膜４５によって完全に覆われている。一方、ＨＶソース領域２０については、ＨＶソース配線膜５９および高電圧領域導体膜４５によって完全に覆われている。なお、この実施形態では、ＨＶソース配線膜５９および高電圧領域導体膜４５が一体となった配線膜に関して、これらの膜の境界がＨＶソース領域２０の内方に設定された例を一例として説明している。しかしながら、当該境界は、あくまでも説明の便宜上当該位置に設定したものであって、どこに設定されていようが一体な配線膜であることに代わりがない。したがって、ＨＶソース配線膜５９と高電圧領域導体膜４５との境界が設定される位置によって、当該一体な配線膜の特性が変化するものでもない。
【００５０】
また、この実施形態では、高電圧領域導体膜４５は、ＨＶドレイン配線膜４７とも同一の配線層４１に形成されているので、ＨＶドレイン配線膜４７との絶縁を確保する観点から、当該ＨＶドレイン配線膜４７との間に間隔が空くように形成されている。これにより、ＨＶドレイン配線膜４７の周囲には、ＨＶドレイン領域１９の直上の領域であるが配線膜が形成されていない非配線領域が設けられており、当該非配線領域によって、高電圧領域導体膜４５は、平面視でＨＶドレイン領域１９の一部を選択的に覆うが、当該一部から回避した状態で形成されている。また、この実施形態では、第１および第２のＨＶ−ｐＭＯＳ１７，１８に形成された高電圧領域導体膜４５は、互いに分離されて形成されている。
【００５１】
なお、前述のように図３Ａでは高電圧領域３のみを示しているが、図３Ａを参照して説明した高電圧領域３におけるソース、ゲートおよびドレインのレイアウトは、低電圧領域４にも適用することができる。
このような構成の下で、各半導体装置１，５７の高電圧領域３に基準電圧（＋Ｖ）を印加した場合について説明する。基準電圧（＋Ｖ）は、電気的にフローティングされている。高電圧領域３の電圧は０Ｖ〜数百Ｖの間を常に変動している。また、ＨＶドレイン配線膜４７およびＨＶゲート配線膜４９には、基準電圧（＋Ｖ）よりも数十Ｖ程度高い電圧が印加されている。たとえば、高電圧領域３の電圧が６００Ｖのとき、ＨＶドレイン配線膜４７の電圧は６３０Ｖであり、ＨＶゲート配線膜４９の電圧は６３０Ｖである。
【００５２】
図４Ｂを参照して、参考例に係る半導体装置５７の高電圧領域３に高電圧が印加された場合、モールド樹脂４４中の可動イオン（たとえばＣｌ−等の陰イオン）がパッシベーション膜４３とモールド樹脂４４との境界面Ｂ１側に引き寄せられて帯電する。この帯電によって、エピタキシャル層１３では、可動イオンと反対極性のイオン（すなわち陽イオン）がモールド樹脂４４中の可動イオンの電界によってエピタキシャル層１３と第１層間絶縁膜４０との境界面Ｂ２側に引き寄せられて帯電する。
【００５３】
可動イオンの電界に引き寄せられた陽イオンは、第１高電圧素子形成領域６と第２高電圧素子形成領域７とを分離するフィールド絶縁膜５直下の領域に帯電するため、フィールド反転が発生する。これにより、第１高電圧素子形成領域６と第２高電圧素子形成領域７とを導通させるリークパスが形成される。その結果、当該リークパスを介して第１高電圧素子形成領域６と第２高電圧素子形成領域７とが導通するおそれがある。
【００５４】
また、当該陽イオンはＨＶチャネル領域２５にも帯電するため、ＨＶチャネル領域２５のチャネルが反転する。これにより、第１および第２のＨＶ−ｐＭＯＳ１７，１８のオフ時に、各ＨＶチャネル領域２５が導通してリーク電流が流れるおそれがある。さらに、モールド樹脂４４中の可動イオンは、基準電圧を解除した後も帯電し続けるため、不所望なリーク電流の発生を解消することができない。
【００５５】
これに対して第１実施形態における半導体装置１の構成では、パッシベーション膜４３とモールド樹脂４４との境界面Ｂ１にモールド樹脂４４中の可動イオン（陰イオン）が引き寄せられて帯電しても、当該帯電に対して、エピタキシャル層１３よりもモールド樹脂４４に近い位置に配置され、基準電圧が印加された高電圧領域導体膜４５に陽イオンを帯電させることができる。これにより、モールド樹脂４４中の可動イオンによる電界を、高電圧領域導体膜４５によって強制的に終端させることができる。さらに、モールド樹脂４４中の可動イオンに限らず、高電圧領域３の周囲に蓄積されたイオンによる電界が発生していても、当該電界を同様に終端させることができる。したがって、第１高電圧素子形成領域６と第２高電圧素子形成領域７との間におけるフィールド絶縁膜５の直下の領域でのフィールド反転を確実に抑制することができる。その結果、第１高電圧素子形成領域６と第２高電圧素子形成領域７との間におけるリーク電流の発生を効果的に抑制することができる。また、第１のＨＶ−ｐＭＯＳ１７および第２のＨＶ−ｐＭＯＳ１８におけるＨＶチャネル領域２５が反転することも確実に抑制することができる。その結果、ＨＶチャネル領域２５におけるリーク電流の発生を効果的に抑制することができる。
【００５６】
このように、モールド樹脂４４中の可動イオンは高電圧領域３側に引き寄せられやすいので、低電圧領域４に関しては、図５に示すように、当該可動イオンの移動に伴い、高電圧領域３側に比して可動イオンと反対極性のイオン（陽イオン）が多く分布することとなる。そのため、低電圧領域４では、モールド樹脂４４に帯電した陽イオンによる電界の影響によってフィールド絶縁膜５の直下に陰イオンが引き寄せられ、フィールド反転が発生するおそれがある。
【００５７】
そこで、第１実施形態における半導体装置１によれば、低電圧領域導体膜４６が低電圧領域４側に形成されているので、たとえ低電圧領域４側に陽イオンが多く分布して、そのイオンによる電界が生じても、その電界による影響を低電圧領域導体膜４６によって軽減することができる。その結果、低電圧領域４側におけるフィールド反転の発生を効果的に抑制することができる。
【００５８】
また、高電圧領域導体膜４５および低電圧領域導体膜４６は、ＨＶソース配線膜５９およびＬＶソース配線膜６０と一体的に形成され、さらに他の配線膜４７〜４９と同一の配線層４１の一部として形成されている。そのため、半導体装置１の製造工程において、ＨＶソース配線膜５９およびＬＶソース配線膜６０、さらには他の配線膜４７〜４９と同一工程で、高電圧領域導体膜４５および低電圧領域導体膜４６を形成することができる。すなわち、半導体装置１の製造工程において既存のレジストマスクのレイアウトを変更するだけで、これらの配線膜４５，４６〜４９，５９，６０の全てを同時に形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
【００５９】
次に、図６を参照して、本発明の第２実施形態に係る半導体装置６１について説明する。
図６は、本発明の第２実施形態に係る半導体装置６１の模式的な断面図である。図６において、前述の図２に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００６０】
第２実施形態に係る半導体装置６１は、高電圧領域導体膜４５および低電圧領域導体膜４６を有しない点、およびパッシベーション膜４３に代えて、パッシベーション膜４３よりも屈折率が高い高屈折率パッシベーション膜６４を備える点を除いて、半導体装置１と同様の構成を備える半導体装置である。
高屈折率パッシベーション膜６４は、前述の第１実施形態におけるパッシベーション膜４３と同様に、その膜厚が、たとえば１．０μｍ〜２．０μｍの窒化シリコン膜である。高屈折率パッシベーション膜６４の屈折率は、パッシベーション膜４３よりも高い２．０以上である。高屈折率パッシベーション膜６４の屈折率は、好ましくは、２．３以上である。このような高屈折率パッシベーション膜６４は、ＳｉＨ４ガスのガス流量およびＮＨ３ガスのガス流量の流量比率を変更することにより形成することができる。
【００６１】
より具体的に、前述の第１実施形態では、ＳｉＨ４ガスとＮＨ３ガスとのガス流量（ｍｌ／ｍｉｎ）の比率（ＳｉＨ４：ＮＨ３）が、概ね１：４であるところ、第２実施形態では、ＳｉＨ４ガスとＮＨ３ガスとのガス流量（ｍｌ／ｍｉｎ）の比率（ＳｉＨ４：ＮＨ３）を、概ね１：２としている。したがって、たとえば、前述の第１実施形態よりもＳｉＨ４ガスのガス流量をＮＨ３ガスのガス流量に対して相対的に増やすことによって、比較的に高い屈折率（２．３以上の屈折率）を有する高屈折率パッシベーション膜６４を得ることができる。
【００６２】
次に、図７Ａおよび図７Ｂを参照して、半導体装置６１の効果を参考例に係る半導体装置６６と比較して説明する。
図７Ａは、参考例に係る半導体装置６６の模式的な断面図である。図７Ｂは、図６の半導体装置６１の模式的な断面図である。ここで、参考例に係る半導体装置６６とは、図４Ｂに示した半導体装置５７と同様の構成を備える半導体装置である。また、図７Ａおよび図７Ｂでは、低電圧領域４の図示を省略し、高電圧領域３のみを示している。
【００６３】
まず、図７Ａを参照して、前述の第１実施形態と同様の基準電圧を参考例に係る半導体装置６６の高電圧領域３に印加した場合、図４Ｂの半導体装置５７と同様にＨＶチャネル領域２５およびフィールド絶縁膜５直下の領域で、リーク電流が発生するおそれがある。
これに対して第２実施形態の半導体装置６１では、図７Ｂに示すように、第２層間絶縁膜４２とモールド樹脂４４との間に高屈折率パッシベーション膜６４が形成されており、その上面がモールド樹脂４４に接している。高屈折率パッシベーション膜６４は比較的小さいバンドギャップを有しており、換言すれば、比較的大きい導電率を有している。これにより、高屈折率パッシベーション膜６４とモールド樹脂４４との境界面Ｂ１に可動イオンが引き寄せられて帯電しても、半導体装置６１の電圧をオフにしたときには、当該可動イオンの帯電量を減少させることができる。その結果、電圧が解除された後における不所望なリーク電流の発生を解消することができる。
【００６４】
次に、図８および図９を参照して、本発明の第３実施形態に係る半導体装置７１について説明する。
図８は、本発明の第３実施形態に係る半導体装置７１の模式的な平面図である。図９は、図８の切断面線IX−IXから見た断面図である。図８および図９では、低電圧領域４の図示を省略し、高電圧領域３のみを示しているまた、図８および図９において、前述の図３Ａ、図３Ｂおよび図７Ｂに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００６５】
第３実施形態に係る半導体装置７１は、パッシベーション膜４３に代えて図７Ｂで示した高屈折率パッシベーション膜６４を備える点、および第１および第２のＨＶ−ｐＭＯＳ１７，１８の高電圧領域導体膜４５が互いに連なって形成されている点を除いて、半導体装置１と同様の構成を備える半導体装置である。ここでは前者の相違点の説明は第２実施形態で済ませたので省略し、後者の相違点をより具体的に説明する。
【００６６】
半導体装置７１において、配線層４１は、第１および第２のＨＶ−ｐＭＯＳ１７，１８の高電圧領域導体膜４５を互いに電気的に接続する中継膜７２をさらに含む。当該中継膜７２は、ＨＶドレイン領域１９の長手方向両端部において、互いに隣り合う高電圧領域導体膜４５の両方と一体的に形成されている。この実施形態では、図８に示すように、中継膜７２は、ＨＶドレイン領域１９の長手方向両端部よりも外側に配置されることによって、ＨＶドレイン領域１９を回避した形態となっている。一方、ＨＶドレイン領域１９は、その長手方向両端部に中継膜７２が形成されることによって、平面視で配線層４１（具体的には、高電圧領域導体膜４５および中継膜７２）に取り囲まれている。
【００６７】
この半導体装置７１によっても、前述の半導体装置１と同様の作用効果を達成することができる。
次に、図１０および図１１を参照して、本発明の第４実施形態に係る半導体装置８１について説明する。
図１０は、本発明の第４実施形態に係る半導体装置８１の模式的な平面図である。図１１は、図１０の切断面線XI−XIから見た断面図である。図１０および図１１では、低電圧領域４の図示を省略し、高電圧領域３のみを示しているまた、図１０および図１１において、前述の図３Ａ、図３Ｂおよび図７Ｂに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００６８】
第４実施形態に係る半導体装置８１は、パッシベーション膜４３に代えて図７Ｂで示した高屈折率パッシベーション膜６４を備える点、および各領域３，４でのリーク電流の発生を抑制するための本発明の導体膜の一例としての配線膜が、ＨＶソース配線膜５９等を含む配線層４１よりも上方の配線層に形成されている点を除いて、半導体装置１と同様の構成を備える半導体装置である。ここでは前者の相違点の説明は第２実施形態で済ませたので省略し、後者の相違点をより具体的に説明する。
【００６９】
半導体装置８１は、第２層間絶縁膜４２上に形成された配線層８３と、第２層間絶縁膜４２上に形成された配線層８３を覆うように形成された第３層間絶縁膜８４とをさらに含む。
配線層８３は、たとえば、１．０μｍ〜３．０μｍのアルミニウム配線膜からなる。配線層８３は、高電圧領域３の全域および低電圧領域４の全域を覆うように形成された導体膜８２を含む。この導体膜８２は、前述の第１〜第３実施形態と同様に、各領域３，４に対応する基準電圧が印加されている。なお、この実施形態では、配線層８３の導体膜８２のみを図示しているが、配線層８３は、図示しない領域において導体膜８２と同一材料および同一厚さからなる配線膜を含んでいてもよい。たとえば、ＨＶソース配線膜５９から引き回された配線等を含んでいてもよい。
【００７０】
第４実施形態の半導体装置８１によれば、前述の第１および第３実施形態と同様に、エピタキシャル層１３よりもモールド樹脂４４に近い位置に、各領域３，４に対応する基準電圧が印加された導体膜８２が形成されている。したがって、第１および第３実施形態の半導体装置１，７１と同様の作用効果を達成することができる。
また、この半導体装置８１では、導体膜８２がＨＶドレイン配線膜４７およびＨＶゲート配線膜４９と異なる配線層に形成されているので、これら配線膜４７，４９を回避するように導体膜８２を形成する必要はない。これにより、リーク電流の発生をより効果的に抑制することができるだけでなく、第１層間絶縁膜４０上に形成される配線層４１の配線パターンに依らずに、導体膜８２を高電圧領域３の全域および低電圧領域４の全域を確実に覆うように形成することができる。
【００７１】
なお、この実施形態では、導体膜８２は、ＨＶソース配線膜５９等の配線層４１と上下方向で隣り合う配線層８３の一部として形成されているが、たとえば、層間絶縁膜の数をさらに増やすことによって、導体膜８２と配線層４１との間に複数の層間絶縁膜が介在されていてもよい。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
【００７２】
たとえば、前述の第１および第３実施形態では、高電圧領域導体膜４５および低電圧領域導体膜４６は、ＨＶソース配線膜５９およびＬＶソース配線膜６０それぞれと一体的に形成されているが、一体的でなくてもよい。すなわち、高電圧領域導体膜４５および低電圧領域導体膜４６は、ＨＶソース配線膜５９およびＬＶソース配線膜６０が形成された領域以外の領域に、たとえば、ＨＶソース配線膜５９およびＬＶソース配線膜６０を取り囲むように形成されていてもよい。
【００７３】
また、前述の第１実施形態では、パッシベーション膜４３が形成された例を示したが、パッシベーション膜４３が形成されていない構造であってもよい。このような構成であっても、同様の効果を奏することができる。
また、前述の第１および第３実施形態では、導体膜４５，４６，７３は、半導体装置１，７１の領域Ｄにおいて形成されている例を示したが、導体膜４５，４６，７３は、領域Ｄ以外の領域にも形成されていてもよい。したがって、導体膜４５，４６，７３は、たとえば、高電圧領域３の全域および低電圧領域４の全域を選択的に覆うように形成されていてもよい。この構成によれば、高電圧領域３および低電圧領域４に形成されている他の半導体素子に電界の影響が及ぶことを効果的に抑制することができる。
【００７４】
また、前述の第１、第３および第４実施形態では、フィールド絶縁膜５の全域を導体膜４５，４６，７３，８３で覆う例を示したが、これに限らず、フィールド絶縁膜５の一部にオーバーラップしていれば効果を得ることができる。なお、フィールド絶縁膜５は、前述の第１、第３および第４実施形態のように、フィールド絶縁膜５の全域が導体膜４５，４６，７３，８３で覆われていることが好ましい。
【００７５】
また、前述の第１、第３および第４実施形態では、フィールド絶縁膜５上およびＨＶチャネル領域２５およびＬＶチャネル領域３５上の両方を覆う例を示したが、ＨＶチャネル領域３５およびＬＶチャネル領域３５上は覆わず、フィールド絶縁膜５上のみを覆う構成でもよい。モールド樹脂４４と、ＨＶチャネル領域２５およびＬＶチャネル領域３５との間には、ＨＶゲート電極２４およびＬＶゲート電極３４が介在しているため、フィールド反転による影響が少ないためである。
【００７６】
また、前述の第１〜第４実施形態では、本発明の絶縁膜の一例として、フィールド絶縁膜５が形成された例を示したが、フィールド絶縁膜５に替えて、トレンチに絶縁材料を埋め込んだトレンチ分離構造を採用してもよい。このようなトレンチ分離構造は、エピタキシャル層１３の表面を選択的に掘り下げてトレンチを形成した後、窒化シリコン、酸化シリコン等の絶縁材料を埋め込むことにより形成することができる。トレンチは、開口がエピタキシャル層１３の表面から厚さ方向に向けて徐々に狭まる断面視テーパ状に形成されていてもよい。また、トレンチ分離構造は、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）であってもよい。
【００７７】
また、前述の第１〜第４実施形態では、高電圧領域３および低電圧領域４に形成された半導体素子の一例としてＭＯＳトランジスタのみを示したが、これらに限定されるものではない。したがって、ＭＯＳトランジスタの他に、ＣＭＯＳ（Complementary MOS），ＢＪＴ（Bipolar Junction Transistor），ＩＧＢＴ（Insulated Gate Bipolar Transistor），ＪＦＥＴ（Junction Field Effect Transistor）、コントロールゲートおよびフローティングゲートを有する不揮発性メモリ等が形成されていてもよい。
【００７８】
また、高電圧領域３および低電圧領域４には、コンデンサ、抵抗等の各種回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。
【００７９】
以上のような構成であっても、基準電圧が印加された導体膜（たとえば、導体膜４５，４６，７３，８３）を形成することによって、モールド樹脂４４中の可動イオンによる電界の影響を導体膜によって軽減することができる。
たとえば、高電圧領域３および低電圧領域４にポリシリコン抵抗が形成される場合には、周囲の電界の影響によってポリシリコン抵抗の抵抗値が変動しやすいという問題がある。したがって、第１〜第４実施形態のような導体膜４５，４６，７３，８３を、ポリシリコン抵抗が形成された領域上を覆うように形成することによって、より安定した抵抗値を有するポリシリコン抵抗を得ることができる。
【００８０】
また、前述の実施形態において、半導体装置の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８１】
１    半導体装置
２    素子分離構造
３    高電圧領域
４    低電圧領域
５    フィールド絶縁膜
６    第１高電圧素子形成領域
７    第２高電圧素子形成領域
８    第１低電圧素子形成領域
９    第２低電圧素子形成領域
１０  ＳＯＩ基板
１７  第１のＨＶ−ｐＭＯＳ
１８  第２のＨＶ−ｐＭＯＳ
１９  ＨＶドレイン領域
２０  ＨＶソース領域
２３  ＨＶゲート絶縁膜
２４  ＨＶゲート電極
２７  第１のＬＶ−ｐＭＯＳ
２８  第２のＬＶ−ｐＭＯＳ
２９  ＬＶドレイン領域
３０  ＬＶソース領域
３３  ＬＶゲート絶縁膜
３４  ＬＶゲート電極
４１  配線層
４２  第２層間絶縁膜
４３  パッシベーション膜
４４  モールド樹脂
４５  高電圧領域導体膜
４６  低電圧領域導体膜
５９  ＨＶソース配線膜
６０  ＬＶソース配線膜
６１  半導体装置
６４  高屈折率パッシベーション膜
７１  半導体装置
８１  半導体装置
８２  導体膜
８３  配線層
【図１】
2015008222.tif 000003
【図２】
2015008222.tif 000004
【図３Ａ】
2015008222.tif 000005
【図３Ｂ】
2015008222.tif 000006
【図４Ａ】
2015008222.tif 000007
【図４Ｂ】
2015008222.tif 000008
【図５】
2015008222.tif 000009
【図６】
2015008222.tif 000010
【図７Ａ】
2015008222.tif 000011
【図７Ｂ】
2015008222.tif 000012
【図８】
2015008222.tif 000013
【図９】
2015008222.tif 000014
【図１０】
2015008222.tif 000015
【図１１】
2015008222.tif 000016