(57)【要約】  突入電流制御システムのＭＯＳＦＥＴにおいて生成される突入電流を制御するための方法およびシステムを提供する。ＭＯＳＦＥＴはソース、ゲートおよびドレインを含む。ＭＯＳＦＥＴのドレインにおけるｄＶ／ｄｔは、ＭＯＳＦＥＴがより高速にオンやオフになり得るように、ＭＯＳＦＥＴのゲートとドレインとの間に接続された別個のキャパシタを必要とすることなく、電流制限とは無関係に、ｄＶ／ｄｔの関数として突入電流レベルを設定するように制御される。
2008547087.tif 000002
【特許請求の範囲】
【請求項１】
突入電流制御システムのＭＯＳＦＥＴにおいて生成される突入電流を制御する方法であって、前記ＭＯＳＦＥＴはソース、ゲートおよびドレインを含み、前記方法は、
ＭＯＳＦＥＴのゲートとドレインとの間に接続された別個のキャパシタを必要とすることなく、電流制限とは無関係にｄＶ／ｄｔの関数として突入電流レベルを設定するようにＭＯＳＦＥＴのドレインにおいてｄＶ／ｄｔを制御するステップを含む、方法。
【請求項２】
前記突入電流制御システムは、電流入力、ゲートピン出力およびランプピン出力を含み、前記ランプピン出力はＭＯＳＦＥＴのドレインに結合され、前記ゲートピン出力はＭＯＳＦＥＴのゲートに結合され、
前記方法はさらに、
ＭＯＳＦＥＴがオンにされるとランプピンから電流を出力させるステップを含む、請求項１に記載の方法。
【請求項３】
前記突入電流制御システムはＭＯＳＦＥＴのドレインに結合された構成要素を含み、
ＭＯＳＦＥＴのドレインにおいてｄＶ／ｄｔを制御する前記ステップは、
ＭＯＳＦＥＴのドレインにおいてランプ電圧を生成し、突入電流を制限するように、前記構成要素を介してランプ電流を生成するステップを含む、請求項１に記載の方法。
【請求項４】
ランプ電流を生成する前記ステップは、ＭＯＳＦＥＴのドレインに結合された容量性素子を介してランプ電流を生成するステップを含む、請求項３に記載の方法。
【請求項５】
ランプ電流を生成する前記ステップは、ＭＯＳＦＥＴのドレインに結合された抵抗性素子を介してランプ電流を生成するステップを含む、請求項３に記載の方法。
【請求項６】
前記方法はさらに、過電流状態中にＭＯＳＦＥＴを介して電流を制限するステップを含む、請求項１に記載の方法。
【請求項７】
前記方法はさらに、出力短絡イベント中にＭＯＳＦＥＴを通る電流を制限するステップを含む、請求項１に記載の方法。
【請求項８】
ドレインにおいてｄＶ／ｄｔを制御する前記ステップはまた、突入電流の上昇率、ｄＩ／ｄｔ、を制御するステップを含む、請求項１に記載の方法。
【請求項９】
前記突入電流制御システムは電流入力およびランプピン出力を含み、前記ランプピン出力はＭＯＳＦＥＴのドレインに結合され、
前記方法はさらに、
パワーアップ状態またはパワーステップ状態中にランプピンにおいて電圧を維持するステップを含む、請求項１に記載の方法。
【請求項１０】
突入電流制御システムのターンオン出力電流を制御する方法であって、
ｄＶ／ｄｔの関数としてＦＥＴの突入電流レベルを設定するようにＦＥＴのドレインにおいてｄＶ／ｄｔを制御し、かつ、制御システムがオンにされた場合に前記制御システムの入力において生成されるソフトスタート電圧のランプ速度の関数としてターンオン出力電流のｄＩ／ｄｔを制御するステップを含む、方法。
【請求項１１】
ソフトスタート電圧を予め定められた値にクランプするステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
ソフトスタート電圧を限界にクランプするステップは、クランプ回路によって前記限界を設定するステップを含む、請求項１１に記載の方法。
【請求項１３】
前記突入電流制御システムは、ソフト短絡入力ピンと電圧レベル源ＶEEとの間に接続されたキャパシタを含み、
前記方法はさらに、
前記ソフト短絡入力ピンにおける電圧の関数としてＦＥＴをオンにするようランプ電流を生成するステップを含む、請求項１０に記載の方法。
【請求項１４】
前記突入電流制御システムは、ドレインに結合されたキャパシタを含み、
前記方法はさらに、
ＦＥＴを介して突入出力電流を生成するステップを含み、
前記キャパシタは、前記キャパシタの値とは無関係にＦＥＴがオフになり得るように構成される、請求項１０に記載の方法。
【請求項１５】
突入電流制御システムのＭＯＳＦＥＴにおいて生成される突入電流を制御するための回路構成であって、ＭＯＳＦＥＴはソース、ゲートおよびドレインを含み、前記回路構成は、
ＭＯＳＦＥＴのドレインにおけるｄＶ／ｄｔがＭＯＳＦＥＴのゲートとドレインとの間に接続された別個のキャパシタを必要とすることなく電流制限とは無関係にｄＶ／ｄｔの関数として突入電流レベルを設定するように構成および配置される制御回路を含む、回路構成。
【請求項１６】
前記制御回路は電流入力、ゲートピンおよびランプピン出力を含み、前記ランプピンはＭＯＳＦＥＴのドレインに結合され、ＭＯＳＦＥＴのゲート上の電圧がＭＯＳＦＥＴがオンになるのに十分である場合、ランプ電圧がＭＯＳＦＥＴのドレインにおいて生成される、請求項１５に記載の回路構成。
【請求項１７】
前記突入電流制御システムは、ランプピンとＭＯＳＦＥＴのドレインとの間に結合された構成要素を含み、前記制御回路は、ＭＯＳＦＥＴのドレインにおいてランプ電圧を生成し、突入電流を制限するように前記構成要素を介してランプ電流を生成する、請求項１５に記載の回路構成。
【請求項１８】
前記構成要素は、ＭＯＳＦＥＴのドレインに結合された容量性素子である、請求項１７に記載の回路構成。
【請求項１９】
前記構成要素は、ＭＯＳＦＥＴのドレインに結合された抵抗性素子である、請求項１７に記載の回路構成。
【請求項２０】
ＭＯＳＦＥＴに結合され、過電流状態中にＭＯＳＦＥＴを通る電流を制限するように構成された電流リミッタをさらに含む、請求項１５に記載の回路構成。
【請求項２１】
ＭＯＳＦＥＴに結合され、出力短絡イベント中にＭＯＳＦＥＴを通る電流を制限するように構成された電流リミッタをさらに含む、請求項１５に記載の回路構成。
【請求項２２】
ＭＯＳＦＥＴのドレインにおけるｄＶ／ｄｔがｄＶ／ｄｔの関数として突入電流レベルを設定するように構成および配置された制御回路が、さらに、突入電流の上昇率、ｄＩ／ｄｔ、を制御するように構成および配置される、請求項１５に記載の回路構成。
【請求項２３】
突入電流に対して過電流保護を提供するように構成および配置された過電流保護副構成
要素をさらに含む、請求項２２に記載の回路構成。
【請求項２４】
電流入力およびランプピン出力をさらに含み、前記ランプピン出力は、ランプピンにおける電圧がパワーアップ状態またはパワーステップ状態中に比較的一定の値で維持されるように、ＭＯＳＦＥＴのドレインに結合される、請求項１５に記載の回路構成。
【請求項２５】
突入電流制御システムのターンオン出力電流を制御するように構成および配置された回路であって、
制御回路を含み、前記制御回路は、ｄＶ／ｄｔの関数としてＦＥＴを介して突入電流レベルを設定するようにＦＥＴのドレインにおけるｄＶ／ｄｔを制御し、かつ、制御システムがオンにされた場合に前記制御回路の入力において生成されるソフトスタート電圧のランプ速度の関数としてターンオン出力電流のｄＩ／ｄｔを制御するように構成および配置される、回路。
【請求項２６】
ソフトスタート電圧を予め定められた値にクランプするように構成および配置された電圧クランプをさらに含む、請求項２５に記載の回路。
【請求項２７】
ソフトスタートピンと、前記ソフトスタートピンと電圧源ＶEEとの間に結合されたキャパシタとをさらに含み、前記回路は、ランプ電流がソフトスタートピンにおける電圧の関数として前記キャパシタを介して生成されるように構成および配置される、請求項２５に記載の回路。
【請求項２８】
前記突入電流制御システムはドレインに結合されるキャパシタを含み、突入制御システムは、ＦＥＴがキャパシタの値とは無関係にオフになり得るように構成および配置される、請求項２５に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の分野
この開示は、概して、突入電流を制限するための回路に関し、より特定的には、ソフトスタート回路を備えた突入電流制御システムと、ソフトスタート電圧のランプ速度の関数としての制御システムの突入電流を制御する方法とに関する。
【背景技術】
【０００２】
開示の背景
回路基板が（典型的には−４８Ｖで）通電中のバックプレーンに挿入された場合、当該基板のパワーモジュールまたはスイッチング電源（または、設けられているのであれば、バイパスキャパシタ）の入力が、その充電時に非常に大きな過渡電流をもたらす可能性がある。この過渡電流は、基板の構成要素に永久的な損傷を与え、システム電源にグリッチを起こす可能性がある。過渡的な影響によってもたらされる突入電流を制限することにより、過度の電流スパイクから基板が保護される。突入電流を制限するための市販の３つの回路が図１〜図３に示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１において図示される回路は、ホットスワップ・コントローラ（Hot Swap Controller）ＬＴ４２５０として現在の譲受人から市販されている。ホットスワップは本願の譲受人の登録商標である。当該コントローラは、外部ＮチャネルパストランジスタＦＥＴのゲート電圧を制御することにより突入電流を調整可能な値に制限するように外部回路に接続されたアクティブ電流制限反転増幅器ＡＣＬを含む。パストランジスタＦＥＴは、入力電圧がプログラム可能な不足電圧しきい値よりも小さいかまたは過電圧しきい値よりも大きい場合、オフにされる。調整可能な電流制限によってもシステムが短絡から保護される。５００マイクロ秒のタイムアウトの後、電流制限回路は電子サーキットブレーカを作動させる。外部キャパシタＣRをＦＥＴのドレインとゲートとの間に配置し、電流が制限されたプルアップを（ＩGATE電流源で表される）ＡＣＬ増幅器において用いることにより、突入電流は、サーキットブレーカしきい値とは関係なく、負荷キャパシタンスＣLとＣRとの間の比率によって設定され得る。突入電流をサーキットブレーカしきい値の電流制限よりもはるかに低く設定することにより、ＦＥＴを保護するようサーキットブレーカを最適化することができる。サーキットブレーカ時間ｔCBが短いことにより、短絡イベント時にＦＥＴが消費する電力が低減され、その安全な動作区域内に維持される。しかしながら、この技術では、典型的には、コントローラを備えた基板を通電中のバックプレーンに挿入する際にＦＥＴをオンにすることを避けるために、ＦＥＴのゲートとソースとの間にＣRよりもはるかに大きなキャパシタＣGが必要となる。具体的には、キャパシタＣGは、パワーピンが通電中のバックプレーンに最初に接触した際にＦＥＴが瞬間的にオンになるのを防ぐ。キャパシタＣGがなければ、キャパシタＣRは、回路が始動しＦＥＴのゲートをアクティブにローに引下げ得る前に、ＦＥＴのゲートをＶEE×ＣR／ＣGSにほぼ等しい電圧（ＦＥＴのゲート−ソースのキャパシタンス）にまでプルアップすることとなる。キャパシタＣGをＦＥＴのゲートキャパシタンスと並列に配置することにより、問題が解決される。このようにＣGが大きいために、ハード短絡イベントの際にＦＥＴをオフにすることが困難になり、ＳＯＡ要件が増大する。この方策はまた、アクティブ電流制限を安定させるのに用いられる補償ネットワークの選択を複雑にしてしまう。
【０００４】
ＬＴＣ４２５２として現在の譲受人から市販されている図２に示される第２のコントローラにおいては、出力電流は電流制限の３つの段階によって制御される。すなわち、時限
サーキットブレーカと、アクティブ電流制限と、最悪の場合の破局的な故障状態下でピーク電流を制限する高速フィードフォワード経路と、である。ＣRをなくし、ＣGの値を低減させる（図１のコントローラにおいて用いられる構成要素）ために、突入電流の生成中にアクティブ電流制限が用いられる。この方策の１つの欠点は、起動および入力ステップ中のタイムアウトを避けるために電流制限サーボ時間に対応するのに必要なサーキットブレーカ時間ｔCBが長くなることである。短絡が起ると、ＦＥＴは、長いｔCBを通じて十分な電流制限を蒙り、結果として、ＳＯＡ要件が増大し、高出力適用時におけるＦＥＴの選択が困難になる。ＶOUTの関数として電流制限を低減させること（電流制限フォールドバック）により、起動および入力ステップ中にＳＯＡ要件が低減する。これは、ハード短絡中にも申し分なく行われる。しかしながら、ソフト短絡イベントにおいては、ＦＥＴは依然としてｔCBの間にフルスケールの電流制限を経験する可能性があり、結果として、ＦＥＴに対するストレスが大きくなる恐れがある。
【０００５】
カリフォルニア州（California）のサニーベール（Sunnyvale）にあるスーパーテックス（Supertex）からＨＶ３０１／３１１として市販されている図３に示される第３の回路はまた、アクティブ電流制限回路で出力電流を制御する。最初の電力印加中に、外部パスデバイス（ＮＭＯＳＦＥＴ）のゲートがローにクランプされて接点バウンスを抑制する。その後、機械的なバウンスが終了するまで、不足電圧／過電圧（ＵＶ／ＯＶ）スーパバイザおよびパワーオンリセットがともに作動して、ＮＭＯＳＦＥＴのゲートのターンオンを抑制する。次いで、起動中にアクティブ電流制限制御回路を作動させて突入電流を制限する。ＲＡＭＰピンとＮＭＯＳＦＥＴのドレインとの間に接続されたキャパシタＣ2は、突入電流を電流制限よりも低くすることを可能にする。しかしながら、電流制限回路は依然としてアクティブであり、標準的な突入電流と電流過負荷とは区別することができない。ＬＴＣ４２５２と同様に、サーキットブレーカ時間ｔCBが長ければ（典型的には、１００ｍｓ）、起動中にサーキットブレーカのタイムアウトを防ぐことが必要となる。このため、出力短絡が起ると、ＮＭＯＳＦＥＴはｔCB全体にわたり電流制限レベルで導通し、ＮＭＯＳＦＥＴに極度にストレスを加えることとなる。
【０００６】
図４は、本願の譲受人に譲渡された米国特許第５９５２８１７号により詳細に記載された回路を示す。この回路は、電圧および電流のスルーレートをともに低下させるスイッチングレギュレータである。しかしながら、電圧および電流のスルーレートをともに低下させる目的は、電源および接地に伝わる高周波数ノイズを低減させることである。ミラー（Miller）キャパシタＣV、２０、および調整可能な電流ＩVSLEWは、ノード２２において電圧スルーレート、ｄＶ／ｄｔ、を設定する。増幅器２４、２６および２８は、トランジスタＱ１の電流のスルーレートを制御するよう機能する。
【課題を解決するための手段】
【０００７】
開示の概要
この開示の一局面に従うと、突入電流制御のＭＯＳＦＥＴにおいて生成される突入電流を制御するための方法およびシステムが開示される。当該方法およびシステムは、ＭＯＳＦＥＴのゲートとドレインとの間に接続された別個のキャパシタを必要とすることなく、電流制限とは無関係に、ｄＶ／ｄｔの関数として突入電流レベルを設定するようにＭＯＳＦＥＴのドレインにおいてｄＶ／ｄｔを制御する。
【０００８】
この開示の別の局面に従うと、突入電流制御システムのターンオン出力電流を制御するためのシステムおよび方法が開示される。当該システムおよび方法は、ｄＶ／ｄｔの関数としてＦＥＴを通る突入電流を設定するようにＦＥＴのドレインにおいてｄＶ／ｄｔを制御し、かつ、制御システムがオンにされた場合に当該制御システムの入力において生成されるソフトスタート電圧のランプ速度の関数としてターンオン出力電流のｄＩ／ｄｔを制御するよう設計される。
【０００９】
開示された一実施例に従うと、ランプ電圧は、ＭＯＳＦＥＴのゲート上の電圧がＭＯＳＦＥＴがオンになるのに十分である場合、ＭＯＳＦＥＴのドレインにおいて生成される。
【００１０】
開示される一実施例に従うと、突入電流制御システムは、ランプ電圧がＭＯＳＦＥＴのドレインにおいて生成され、突入電流が制限されるように、ＭＯＳＦＥＴのドレインに結合された構成要素を含む。当該構成要素は、ＭＯＳＦＥＴのドレインに結合された容量性または／および抵抗性素子を含み得る。
【００１１】
開示される一実施例に従うと、電流は、過電流状態中および／または出力短絡イベント中にＭＯＳＦＥＴを通じて制限される。
【００１２】
開示される一実施例に従うと、突入電流の上昇率、ｄＩ／ｄｔ、も制御される。
開示される一実施例に従うと、突入電流に影響を及ぼすことなく過電流保護が提供される。
【００１３】
開示される一実施例に従うと、突入電流制御システムは電流入力およびランプピン出力を含み、当該ランプピン出力は、ＭＯＳＦＥＴのドレインに結合され、ランプピンにおける電圧はパワーアップ状態またはパワーステップ状態中に維持される。
【００１４】
この開示の別の局面に従うと、突入電流制御システムのターンオン出力電流を制御するためのシステムおよび方法が開示される。当該システムおよび方法は、ｄＶ／ｄｔの関数としてＦＥＴを通じて突入電流レベルを設定するようにＦＥＴのドレインにおいてｄＶ／ｄｔを制御し、かつ、制御システムがオンにされた場合に当該制御システムの入力において生成されるソフトスタート電圧のランプ速度の関数として突入電流のｄＩ／ｄｔを制御するよう設計される。
【００１５】
開示される一実施例に従うと、ソフトスタート電圧は予め定められた値にクランプされる。
【００１６】
開示される一実施例に従うと、ソフトスタート電圧制限はクランプ回路によって設定される。
【００１７】
開示される一実施例に従うと、突入電流制御システムはドレインに結合されたキャパシタを含み、ランプ電流が、ＦＥＴのドレインに通ずるキャパシタを介してソフトスタート電圧の関数として生成される。開示される一実施例に従うと、当該キャパシタは、ＦＥＴがキャパシタの値とは無関係にオフになり得るように構成される。
【００１８】
添付の図面が参照されるが、同じ参照符号を有する要素は、全体を通じて同様の要素を示す。
【発明を実施するための最良の形態】
【００１９】
突入電流制御システムの好ましい実施例が図５に示される。当該システムは、好ましくは、ソフトスタート端子ピン（ＳＳ）５２と、出力端子ピン（ＧＡＴＥ）５４と、出力端子ピン（ＲＡＭＰ）５６と、システム接地端子（ＶEE）５８とを有する集積回路５０の形をとる。当該システムは、デバイスが電源（図示せず）に接続されると閉じるスイッチ６０を含む。スイッチの一方の接点が電流源ＩSS６２に接続され、これが、正電圧レール６４に接続される。スイッチ６０の他方の接点が増幅器６６の非反転入力に接続される。増幅器６６の非反転入力はまた、ツェナー（Zener）ダイオードとして示されるクランプ回路６８のカソードと、ソフトスタート接合（ＳＳ）５２とに接続される。ダイオード６８
のアノードはシステム接地（ＶEE）５８に接続される。接合（ＳＳ）５２はまた、外部のソフトスタートキャパシタ（ＣSS）７０の一方のプレートに接続される。キャパシタ（ＣSS）７０の他方のプレートはまたシステム接地（ＶEE）５８に接続される。
【００２０】
増幅器６６の出力はバイポーラトランジスタ（Ｑ5）７２のベースに接続される。トランジスタ（Ｑ5）７２のエミッタは増幅器６６の反転入力と、抵抗器（Ｒ5）７４とに接続される。後者はシステム接地（ＶEE）５８に接続される。トランジスタ（Ｑ5）７２のコレクタは、電流ミラーの一部を形成するＭＯＳＦＥＴ（ＭＰ1）７６のドレインに接続され、後者は好ましくはＭＯＳＦＥＴ（ＭＰ1）７６、（ＭＰ2）７８および（ＭＰ3）８０を含む。ＭＯＳＦＥＴ（ＭＰ1）７６、（ＭＰ2）７８および（ＭＰ3）８０の各々は、そのソースが電圧レール６４に接続されており、そのゲート同士が接続されている。ＭＯＳＦＥＴ（ＭＰ1）７６のゲートはそのドレインとトランジスタ（Ｑ5）７２のコレクタとに接続されている。ＭＯＳＦＥＴ（ＭＰ2）７６はそのドレインがバイポーラトランジスタ（Ｑ3）８２のコレクタおよびベースに接続されており、バイポーラトランジスタ（Ｑ3）８２のエミッタが、抵抗器（Ｒ3）８４を介してバイポーラトランジスタ（Ｑ1）８６のコレクタおよびベースに接続されている。トランジスタ（Ｑ1）８６のエミッタは抵抗器（Ｒ1）８８を介してシステム接地（ＶEE）５８に接続される。
【００２１】
ＭＯＳＦＥＴ（ＭＰ3）８０のドレインは、（ＧＡＴＥ）端子５４とバイポーラトランジスタ（Ｑ4）９０のコレクタとに接続される。後者は、そのコレクタがトランジスタ（Ｑ3）８２のベースおよびコレクタに結合されている。トランジスタ（Ｑ4）９０のエミッタは、抵抗器（Ｒ4）９２を介して（ＲＡＭＰ）端子５６とバイポーラトランジスタ（Ｑ2）９４のコレクタおよびベースとに接続される。トランジスタ（Ｑ2）のエミッタは抵抗器（Ｒ2）９６を介してシステム接地（ＶEE）５８に接続される。（ＲＡＭＰ）端子５６はまた、クランプ回路９８のカソードに接続されており、これは、アノードがシステム接地（ＶEE）５８に接続されているツェナーダイオードとして示される。クランプ回路９８は、（ＲＡＭＰ）端子を、入力電圧ステップ中に調整された１Ｖレベル付近に維持する。
【００２２】
（ＧＡＴＥ）端子５４は、（集積回路の外部にある）外部回路のＭＯＳＦＥＴ１００のゲートに接続され、キャパシタ（ＣG）１０２を介してシステム接地（ＶEE）５８に接続される。ＭＯＳＦＥＴ１００のソースは抵抗器（ＲS）１０４を介してシステム接地（ＶEE）５８に接続される。ＭＯＳＦＥＴ１００のドレインは、キャパシタ（ＣL）１０６を介して電圧源（ＲＴＮ）１０８に接続され、かつ、キャパシタ（ＣR）１１０の一方のプレートに接続される。キャパシタ（ＣR）１１０の他方のプレートは抵抗器（ＲＲ）１１２を介して（ＲＡＭＰ）端子５６に接続される。（ＲＡＭＰ）端子５６はまた、キャパシタ（ＣＲ2）１１４を介してシステム接地（ＶEE）５８に接続される。
【００２３】
上述のことに加えて、好ましい突入電流制御システムは、突入制御回路の他に２つの過電流保護要素を含む。これらは共に、好ましくは、集積回路５０の一部として設けられている。２つの過電流保護要素は好ましくはアクティブ電流制限（ＡＣＬ）増幅器１１６を含み、その反転入力はＭＯＳＦＥＴ１００のソースからの電圧を検知するよう接続されており、その出力はダイオード１２０（そのアノードがゲート端子５４に接続されている）のカソードに接続されており、その非反転入力は５０ｍＶのソースに接続されており、こうして、当該増幅器が５０ｍＶの入力しきい値をもつサーキットブレーカコンパレータとして機能するようにする。もう一方の過電流保護要素は好ましくは高速プルダウン（ＦＳＴＰＵＬＤＮ）コンパレータ１１８を含み、その反転入力がＭＯＳＦＥＴ１００のソースからの検知された電圧を受けるよう接続され、その出力が（アノードがゲート端子５４に接続されている）ダイオード１２２のカソードに接続され、その非反転入力が１５０ｍＶの入力しきい値に接続されている。
【００２４】
動作時に、（図６に図示のとおり、時間ｔ0で）システムが電源に接続され、スイッチ（Ｓ）６２が閉じられると、ＦＥＴ１００のターンオンが始まる。ＩSS電流は、スイッチ６２を通って流れるとき、ＩSSソースからのプルアップ電流で外部のソフトスタートキャパシタＣSSを充電し始めるだろう。キャパシタＣSSへの電流の流れがＣSSに亘って電圧降下を引起すだろう。これより、トランジスタ（Ｑ5）７２のエミッタにおいて増幅器６６の出力信号が生成されることとなる。これにより、トランジスタ（Ｑ5）７２および抵抗器（Ｒ5）７４を通ってプルアップ電流が流れることとなる。これにより抵抗器（Ｒ5）７４に亘って生成された電圧は、キャパシタ（ＣSS）７０に亘って発生する電圧と同じものである。ＭＯＳＦＥＴ（ＭＰ1）７６から流れる電流は、ＭＯＳＦＥＴ（ＭＰ2）７８および（ＭＰ3）８０から電流が流れるようにミラーリングされる。抵抗器（Ｒ1）〜（Ｒ4）８２、８６、９０および９６を流れる電流は、回路が（ＲＡＭＰ）端子５４における残留ノイズに耐えるのを助けるために、トランジスタ（Ｑ1）〜（Ｑ4）８２、８６、９０および９４を介して３００ｍＶのエミッタの劣化を引起す。
【００２５】
こうして、キャパシタ（ＣSS）７０に亘って印加される電圧により、ＧＡＴＥプルアップのためのＧＡＴＥ電流（ＩGATE）が端子５４において生成される。（ＧＡＴＥ）端子５４におけるＧＡＴＥ電圧が（図６のｔ1において）ＭＯＳＦＥＴ１００のしきい値電圧に達すると、ＩINRUSH電流がＭＯＳＦＥＴ１００を通って流れ始める。これは、ＣRを通って流れ始めるＲＡＭＰ電流（ＩRAMP）によって設定される。ＲＡＭＰ電流は、キャパシタ（ＣSS）７０に亘る電圧が（図６のｔ2において）そのクランプされた値に達したときに定数に達するまで上昇する。一例においては、成分値は、キャパシタＣSSに亘るＶSSが、図６に図示のとおり、１１μＡの一定のＩGATE、および２０μＡの一定のＩRAMPに対応する２．５６Ｖ（クランプ回路のバイアス電圧）にクランプされるように設定される。ＲＡＭＰ端子５６におけるＲＡＭＰピン電圧は１Ｖで調整され、ＤＲＡＩＮ端子５４におけるランプ速度は、以下のとおり、抵抗器１０４を通るＦＥＴ１００の電流ＩINRUSHを設定する。
【００２６】
【数１】
2008547087.tif 000003
【００２７】
キャパシタＣＲ2および抵抗器ＲＲは、ＲＡＭＰ端子５６におけるノイズをフィルタリングするのに用いられるが、各々はオプションである。
【００２８】
ＤＲＡＩＮがＶEEにまでランプダウンされると、ＩRAMPは（図６のｔ3において）０にまで低下し、ＩGATEは（図６のｔ4において）ＧＡＴＥをランプ制御回路の電源にまでプルアップする。
【００２９】
図６は、システムの動作を示し、キャパシタＣSS７０にわたる電圧のランプ速度によりＩINRUSHのｄＩ／ｄｔが決定されるのを示している。具体的には、
【００３０】
【数２】
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【００３１】
【数３】
2008547087.tif 000005
【００３２】
および、
【００３３】
【数４】
2008547087.tif 000006
【００３４】
こうして、具体的な実施例では、ＤＲＡＩＮと、ＦＥＴ１００のＧＡＴＥとは別個に調整される専用のＲＡＭＰ端子との間のキャパシタＣRによってＩINRUSH電流が設定される。この方策の利点は、（１）大きな負荷がかかっている時でもＦＥＴ１００のターンオフが高速になり得るようにＣRに関する大きなＣGを必要としないこと、および、（２）ＩINRUSH電流のｄＩ／ｄｔを制御するソフトスタート技術を組込んでいることである。当業者には他の利点が明らかになるだろう。
【００３５】
この開示において示される突入電流制御技術は、図５に図示のとおり、過電流保護要素（ＡＣＬ増幅器１１６およびＦＳＴＰＵＬＤＮコンパレータ１１８）とともに用いられると、ＭＯＳＦＥＴのＳＯＡ要件を低減させる一般的な方法を提供する。過電流状態では、ＲS１０４に亘る電圧降下が５０ｍＶを上回ると、ＡＣＬ増幅器１１６を作動させ、ショートサーキットブレーカタイマ（典型的には、５２０μｓ）を始動させる。ＡＣＬ増幅器１１６は、ＭＯＳＦＥＴ１００のＧＡＴＥをサーボ制御して、５０ｍＶ／ＲSの一定の出力電流を維持する。サーキットブレーカタイマが終了すると、ＭＯＳＦＥＴ１００がオフにされる。低インピーダンス出力短絡イベントにおいては、ＲSに亘る電圧降下が１５０ｍＶを上回ると、ＦＳＴＰＵＬＤＮコンパレータ１１８が直ちにＭＯＳＦＥＴ１００のゲートをプルダウンする。ＲS１０４にわたる電圧降下が、１５０ｍＶを下回っているが５０ｍＶを上回ると、ＡＣＬ増幅器１１６は、サーキットブレーカタイマが終了するまでＭＯＳＦＥＴ１００のＧＡＴＥをサーボ制御する。突入制御が電流制限またはサーキットブレーカの状態に依存していないので、サーキットブレーカタイマは、出力短絡などの過電流状態においてＦＥＴ１００に対するストレスを実質的に低減させるように非常に短くすることができる。
【００３６】
先行技術の図１の実施例のキャパシタ（ＣR）がＦＥＴ（キャパシタ１１０（ＣR））のドレインと（ＲＡＭＰ）端子５６との間に接続されるように、図５に示される実施例において動かされていることに留意されたい。これにより、ＭＯＳＦＥＴ１００のゲートとＶEEとの間においてキャパシタの形を取るディスクリート部品の必要性が低下し、そして、その必要性がなくなる可能性がある（なお、いくらかの寄生容量は依然としてゲートに存在することとなるが、ディスクリート部品をなくすことで回路の性能が大幅に改善されることに留意されたい）。たとえば、図１のコントローラについてのキャパシタＣGの典型的な容量値は４７０ナノファラッドである。キャパシタＣGは、図５の実施例において用いられる場合、典型的な５０ナノファラッドの値を有し得るので、ほぼ１０：１の、容量値の大幅な低減が可能となる。キャパシタンス１０２（ＣG）は、すべてのＦＥＴについての活線挿抜中には図１のコントローラにとって必要不可欠である。しかしながら、キャパシタＣRを移動させることにより、キャパシタ１０２（ＣG）の値は大幅に低減させることができ、場合によっては、使用されるＭＯＳＦＥＴのしきい値レベルに応じてなくすこともできる。抵抗器１１２は、システム要件に応じてオプションとなる。結果として、ＭＯＳＦＥＴ１００ははるかに高速でオンやオフになり得る。加えて、図１のコントローラにおけるＣGの値が大きいために、ループ補償が複雑になる。しかしながら、図５に関連して説明される構成では、キャパシタ１１０（ＣR）は抵抗性素子と置換えることができる。このため、図５の実施例の利点は、（ａ）キャパシタＣRをＲＡＭＰ端子とＦＥＴ１００のＤＲＡＩＮとの間に接続されるように再度経路設定することにより、キャパシタＣGの値を著しく低減させるかまたはキャパシタＣGの必要性をなくすこと、（ｂ）ＡＣＬ６６が大きなキャパシタＣGを駆動する必要がないので、ＭＯＳＦＥＴ１００がはるかに速く応答することを可能にすること、および、(ｃ）回路の補償ループを単純にし、より安
定させること、である。
【００３７】
さらに、ＲＡＭＰ端子５６とＭＯＳＦＥＴ１００のＤＲＡＩＮとの間に接続される構成要素（キャパシタＣR１１０および抵抗器１１２として示されるが、場合によっては、これらの構成要素のうちの１つしか必要とされない）を用いて、ＭＯＳＦＥＴ１００のドレインからランプ信号（電流）（または出力電圧）を生成して、ＭＯＳＦＥＴ１００を通って流れる突入電流を制限するようにする。
【００３８】
このように、この開示に従って提供される突入電流制御システムの突入出力電流のｄＩ／ｄｔを制御するための方法およびシステムを説明してきた。この明細書中に記載される具体的な実施例は、限定ではなく例示のために示されており、そのより広範な局面においてこの開示の精神または範囲から逸脱することなく、添付の特許請求の範囲において規定されるとおり、当業者によってさまざまな変形、組合せおよび代用が実施され得る。
【００３９】
この明細書中に開示されるこの開示のシステムおよび方法ならびにそのすべての要素は、添付のクレームのうちの少なくとも１つの範囲内に収まるものである。ここに開示されるシステムおよび方法の要素はいずれも権利の放棄を意図するものではなく、必ずしもクレームの解釈を限定することを意図するものでもない。
【図面の簡単な説明】
【００４０】
【図１】第１の先行技術の突入電流制御システムの部分概略および部分ブロック図である。
【図２】第２の先行技術の突入電流制御システムを示す部分概略および部分ブロック図である。
【図３】第３の先行技術の突入電流制御システムを示す部分概略および部分ブロック図である。
【図４】過度の電流過負荷を避けるために電圧および電流のスルーレートをともに低下させるスイッチングレギュレータを示す部分概略および部分ブロック図である。
【図５】この発明の少なくとも一局面に従って設計された突入電流制御システムの実施例を示す部分概略および部分ブロック図である。
【図６】図５に示される制御システムの突入制御挙動を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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