(57)【要約】【課題】不純物の影響を受けずに歪み量を測定できる半導体装置の製造方法を提供する。【解決手段】シリコン基板上に形成された、第１チャネルと第１チャネルの両側に配置される第１Ｓ／Ｄを有する第１素子と、第２チャネルと第２チャネルの両側に配置される第２Ｓ／Ｄを有する第２素子とを備えた半導体装置の製造方法は、第２素子が形成される第２素子形成領域上に第１マスクを形成し、第１マスクに覆われた第２素子形成領域及び第１チャネルが形成される第１チャネル形成領域に、第１極性を有する不純物を注入し、第１Ｓ／Ｄが形成される第１Ｓ／Ｄ形成領域及び第２Ｓ／Ｄが形成される第２Ｓ／Ｄ形成領域それぞれに第２極性を有する不純物を注入して、第１Ｓ／Ｄ及び第２Ｓ／Ｄを形成し、第１Ｓ／Ｄ及び第２Ｓ／Ｄそれぞれの上に、シリサイド層を形成する。【選択図】図１
2015005708.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成された、第１チャネルと、前記第１チャネルの両側に配置される第１ソース／ドレインとを有する第１素子と、第２チャネルと、前記第２チャネルの両側に配置される第２ソース／ドレインとを有する第２素子とを備えた半導体装置の製造方法であって、
前記第２素子が形成される第２素子形成領域上に第１マスクを形成して、前記第１マスクに覆われた前記第２素子形成領域及び前記第１チャネルが形成される第１チャネル形成領域に、第１極性を有する不純物を注入する第１工程と、
前記第１ソース／ドレインが形成される第１ソース／ドレイン形成領域及び前記第２ソース／ドレインが形成される第２ソース／ドレイン形成領域それぞれに、第２極性を有する不純物を注入して、前記第１ソース／ドレイン及び前記第２ソース／ドレインを形成する第２工程と、
前記第１ソース／ドレイン及び前記第２ソース／ドレインそれぞれの上に、シリサイド層を形成する第３工程と、
を備える半導体装置の製造方法。
【請求項２】
前記第２工程では、
前記第１ソース／ドレイン形成領域及び前記第２ソース／ドレイン形成領域それぞれに、第２極性を有する不純物を、不純物の添加量及び不純物が注入される領域が同じになるように注入する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３工程では、
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域それぞれの上に、前記シリサイド層を同じ厚さに形成する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１チャネル形成領域上に、第１ゲート電極を形成し、且つ、前記第２チャネルが形成される第２チャネル形成領域上に、第２ゲート電極を形成し、
前記第１ゲート電極の両側に第１サイドウォールを形成し、且つ、前記第２ゲート電極の両側に第２サイドウォールを形成し、
前記第２素子形成領域上に第２マスクを形成し、前記第２マスク並びに前記第１ゲート電極及び前記第１サイドウォールをマスクとして、前記第２素子形成領域及び前記第１素子形成領域それぞれに、第２の極性を有する不純物を注入して、前記第１サイドウォールの外側にエクステンションを形成する第４工程を、
前記第１工程と前記第２工程との間に備える請求項１〜３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２工程では、
前記第１サイドウォールの外側に第３サイドウォールを形成し、且つ、前記第２サイドウォールの外側に第４サイドウォールを形成し、
前記第１ゲート電極及び前記第１サイドウォール及び前記第３サイドウォール、並びに、前記第２ゲート電極及び前記第２サイドウォール及び前記第４サイドウォールをマスクとして、前記第１ソース／ドレイン形成領域及び前記第２ソース／ドレイン形成領域それぞれに、第２極性を有する不純物を注入する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２工程の前に、
前記第１ソース／ドレイン形成領域及び前記第２ソース／ドレイン形成領域それぞれに、不純物の拡散を抑制する不純物拡散抑制元素を注入する第５工程を備える請求項１〜５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１工程の前に、
前記第２素子形成領域上に第３マスクを形成して、前記第３マスクで覆われた前記第２素子形成領域及び前記第１素子形成領域に、第１極性を有する不純物を注入する第６工程を備える請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
シリコン基板上に形成された、第１チャネルと、前記第１チャネルの両側に配置される第１ソース／ドレインとを有する第１素子と、第２チャネルと、前記第２チャネルの両側に配置される第２ソース／ドレインとを有する第２素子とを備えた半導体装置を測定する方法であって、
前記半導体装置は、前記第２素子が形成される第２素子形成領域上に第１マスクを形成して、前記第１マスクに覆われた前記第２素子形成領域及び前記第１チャネルが形成される第１チャネル形成領域に、第１極性を有する不純物を注入する第１工程と、
前記第１ソース／ドレインが形成される第１ソース／ドレイン形成領域及び前記第２ソース／ドレインが形成される第２ソース／ドレイン形成領域それぞれに、第２極性を有する不純物を注入して、前記第１ソース／ドレイン及び前記第２ソース／ドレインを形成する第２工程と、
前記第１ソース／ドレイン及び前記第２ソース／ドレインそれぞれの上に、シリサイド層を形成する第３工程を用いて製造されており、
前記第２チャネルにおける歪み量を測定して、前記第１チャネルの歪み量を推定する方法。
【請求項９】
ラマン散乱分光法を用いて、前記第２チャネルの歪み量を測定する請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置を測定する方法に関する。
【背景技術】
【０００２】
従来、トランジスタのチャネル領域を測定する技術が提案されている。
【０００３】
例えば、Ｐ型ＭＯＳトランジスタでは、チャネル領域に圧縮応力を加えることでキャリアの移動度が向上し、一方、Ｎ型ＭＯＳトランジスタでは、チャネル領域に引っ張り応力を加えることでキャリアの移動度が向上することが知られている。
【０００４】
そこで、チャネル領域に意図的に応力を与えて、トランジスタの動作速度を向上させる方法として、ストレインドシリコン（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ）技術がある。これは、チャネル領域へ応力を加えることで、バンド構造を変化させて、キャリアの有効質量を軽減し、キャリア移動度を向上することにより電流駆動能力を向上する技術である。
【０００５】
このような応力が加えられたチャネル領域の状態は、例えば、ラマン散乱分光法を用いて、チャネル領域の歪み量として測定される。
【０００６】
ラマン散乱分光法は、チャネル領域で散乱された散乱光の入射光に対する波数シフト量を調べることにより、結晶格子の歪み量を非破壊で測定できる。例えば、顕微ラマン散乱分光法を用いることにより、数１００ｎｍの空間分解能で結晶の歪み量を測定することが可能である。
【０００７】
また、特に、ストレインドシリコン技術を用いていないトランジスタに対しても、キャリアの移動度を測定するために、チャネル領域の歪み量が測定される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００９−５１８８６９号公報
【特許文献２】特開２００９−３２９６２号公報
【非特許文献】
【０００９】
【非特許文献１】Ｐｈｙｓ．Ｒｅｖ．Ｂ，１５  Ｆｅｂｒｕａｒｙ，１９７２，Ｖｏｌ５，Ｎｏ．４，１４４０−１４５４
【非特許文献２】Ｊｏｕｒｎａｌ  ｏｆ  Ｓｕｒｆａｃｅ  Ａｎａｌｙｓｉｓ，Ｖｏｌ．８，Ｎｏ．１，２００１，９−１６
【発明の概要】
【発明が解決しようとする課題】
【００１０】
通常、チャネル領域には、閾値を調整するためにＰ型又はＮ型の極性を有する不純物元素が注入される。
【００１１】
そして、結晶に注入された不純物元素は、ラマン散乱分光法で測定される波数シフト量に影響を与えることが知られている。
【００１２】
例えば、格子定数が同じ結晶でも、不純物元素の濃度が異なると、波数シフト量が違うので、正しい歪み量を測定できない場合があった。
【００１３】
そこで、本明細書では、不純物の影響を受けずに歪み量を測定できる半導体装置の製造方法を提供することを課題とする。
【００１４】
また、本明細書では、不純物の影響を受けずに歪み量を測定できる半導体装置を測定する方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
本明細書に開示する半導体装置の製造方法の一形態によれば、シリコン基板上に形成された、第１チャネルと、上記第１チャネルの両側に配置される第１ソース／ドレインとを有する第１素子と、第２チャネルと、上記第２チャネルの両側に配置される第２ソース／ドレインとを有する第２素子とを備えた半導体装置の製造方法であって、上記第２素子が形成される第２素子形成領域上に第１マスクを形成して、上記第１マスクに覆われた上記第２素子形成領域及び上記第１チャネルが形成される第１チャネル形成領域に、第１極性を有する不純物を注入する第１工程と、上記第１ソース／ドレインが形成される第１ソース／ドレイン形成領域及び上記第２ソース／ドレインが形成される第２ソース／ドレイン形成領域それぞれに、第２極性を有する不純物を注入して、上記第１ソース／ドレイン及び上記第２ソース／ドレインを形成する第２工程と、上記第１ソース／ドレイン及び上記第２ソース／ドレインそれぞれの上に、シリサイド層を形成する第３工程と、を備える。
【００１６】
また、本明細書に開示する半導体装置を測定する方法の一形態によれば、シリコン基板上に形成された、第１チャネルと、上記第１チャネルの両側に配置される第１ソース／ドレインとを有する第１素子と、第２チャネルと、上記第２チャネルの両側に配置される第２ソース／ドレインとを有する第２素子とを備えた半導体装置を測定する方法であって、
上記半導体装置は、上記第２素子が形成される第２素子形成領域上に第１マスクを形成して、上記第１マスクに覆われた上記第２素子形成領域及び上記第１チャネルが形成される第１チャネル形成領域に、第１極性を有する不純物を注入する第１工程と、上記第１ソース／ドレインが形成される第１ソース／ドレイン形成領域及び上記第２ソース／ドレインが形成される第２ソース／ドレイン形成領域それぞれに、第２極性を有する不純物を注入して、上記第１ソース／ドレイン及び上記第２ソース／ドレインを形成する第２工程と、上記第１ソース／ドレイン及び上記第２ソース／ドレインそれぞれの上に、シリサイド層を形成する第３工程を用いて製造されており、上記第２チャネルにおける歪み量を測定して、上記第１チャネルの歪み量を推定する。
【発明の効果】
【００１７】
上述した本明細書に開示する半導体装置の製造方法の一形態によれば、製造された半導体装置の歪み量を不純物の影響を受けずに測定できる。
【００１８】
また、上述した本明細書に開示する半導体装置の測定方法の一形態によれば、半導体装置の歪み量を不純物の影響を受けずに測定できる。
【００１９】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２０】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２１】
【図１】本明細書に開示する半導体装置の一実施形態を示す図である。
【図２】本明細書に開示する半導体装置が形成されたシリコン基板を示す図である。
【図３】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１）を示す図である。
【図４】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その２）を示す図である。
【図５】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その３）を示す図である。
【図６】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その４）を示す図である。
【図７】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その５）を示す図である。
【図８】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その６）を示す図である。
【図９】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その７）を示す図である。
【図１０】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その８）を示す図である。
【図１１】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その９）を示す図である。
【図１２】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１０）を示す図である。
【図１３】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１１）を示す図である。
【図１４】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１２）を示す図である。
【図１５】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１３）を示す図である。
【図１６】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１４）を示す図である。
【図１７】本明細書に開示する半導体装置を測定する方法の一実施形態のフローチャートである。
【発明を実施するための形態】
【００２２】
以下、本明細書で開示する半導体装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００２３】
図１は、本明細書に開示する半導体装置の一実施形態を示す図である。図２は、本明細書に開示する半導体装置が形成されたシリコン基板を示す図である。
【００２４】
半導体装置１０は、トランジスタが形成される第１デバイス領域Ｔ１及び第２デバイス領域Ｔ２と、歪み量を測定するための第１モニタ領域Ｍ１及び第２モニタ領域Ｍ２とを有する。第１デバイス領域Ｔ１及び第２デバイス領域Ｔ２と、第１モニタ領域Ｍ１及び第２モニタ領域Ｍ２は、同一のシリコン基板１１上に形成される。
【００２５】
第１モニタ領域Ｍ１は、第１デバイス領域Ｔ１の歪み量を推定するために形成される領域であり、第２モニタ領域Ｍ２は、第２デバイス領域Ｔ２の歪み量を推定するために形成される領域である。
【００２６】
図２に示すように、第１デバイス領域Ｔ１及び第２デバイス領域Ｔ２は、シリコン基板１１上において、回路素子等が形成される回路形成領域３０に配置される。第１モニタ領域Ｍ１及び第２モニタ領域Ｍ２は、シリコン基板１１上において、モニタ領域３１に配置される。モニタ領域３１は、シリコン基板１１上において、回路形成領域３０と回路形成領域３０との間のスクライブ領域に配置されることが、回路形成領域３０の素子密度を低減しない観点から好ましい。また、モニタ領域３１は、回路形成領域３０に配置されても良い。第１モニタ領域Ｍ１と第２モニタ領域Ｍ２とは、同一のモニタ領域３１に配置されなくても良い。
【００２７】
第１デバイス領域Ｔ１には、Ｎ型ＭＯＳトランジスタ１ａが配置される。Ｎ型ＭＯＳトランジスタ１ａは、Ｐ型不純物が注入されたＰ型チャネル領域Ａ１と、Ｐ型チャネル領域Ａ１の両側に配置されるＮ型ソース／ドレイン領域Ｂ１とを有する。
【００２８】
第２デバイス領域Ｔ２には、Ｐ型ＭＯＳトランジスタ１ｂが配置される。Ｐ型ＭＯＳトランジスタ１ｂは、Ｎ型不純物が注入されたＮ型チャネル領域Ａ２と、Ｎ型チャネル領域Ａ２の両側に配置されるＰ型ソース／ドレイン領域Ｂ２とを有する。
【００２９】
Ｎ型ＭＯＳトランジスタ１ａとＰ型ＭＯＳトランジスタ１ｂとにより、ＣＭＯＳトランジスタが形成され得る。
【００３０】
第１モニタ領域Ｍ１には、Ｎ型ＭＯＳトランジスタ１ｃが配置される。Ｎ型ＭＯＳトランジスタ１ｃは、不純物が注入されないモニタチャネル領域Ｃ１と、モニタチャネル領域Ｃ１の両側に配置されるＮ型ソース／ドレイン領域Ｄ１とを有する。Ｎ型ＭＯＳトランジスタ１ｃは、モニタチャネル領域Ｃ１の応力状態が、Ｎ型ＭＯＳトランジスタ１ａのＰ型チャネル領域Ａ１と同じになるように形成される。即ち、モニタチャネル領域Ｃ１の歪み量は、Ｐ型チャネル領域Ａ１と同じである。
【００３１】
第２モニタ領域Ｍ２には、Ｐ型ＭＯＳトランジスタ１ｄが配置される。Ｐ型ＭＯＳトランジスタ１ｄは、不純物が注入されないモニタチャネル領域Ｃ２と、モニタチャネル領域Ｃ２の両側に配置されるＰ型ソース／ドレイン領域Ｄ２とを有する。Ｐ型ＭＯＳトランジスタ１ｄは、モニタチャネル領域Ｃ２の応力状態が、Ｐ型ＭＯＳトランジスタ１ｂのＮ型チャネル領域Ａ２と同じになるように形成される。即ち、モニタチャネル領域Ｃ２の歪み量は、Ｎ型チャネル領域Ａ２と同じである。
【００３２】
モニタチャネル領域Ｃ１、Ｃ２には、不純物が注入されていないので、ラマン散乱分光法を用いて、結晶の歪み量を正確に測定することができる。
【００３３】
Ｎ型ＭＯＳトランジスタ１ａのＰ型チャネル領域Ａ１の歪み量は、不純物が注入されないＮ型ＭＯＳトランジスタ１ｃのモニタチャネル領域Ｃ１の歪み量に基づいて推定することができる。具体的には、ラマン散乱分光法を用いて、Ｎ型ＭＯＳトランジスタ１ｃのモニタチャネル領域Ｃ１の歪み量を測定し、測定された歪み量が、モニタチャネル領域Ｃ１の歪み量であると推定される。
【００３４】
このように、不純物が注入されているＰ型チャネル領域Ａ１の歪み量を、モニタチャネル領域Ｃ１の測定値に基づいて推定することにより、不純物の影響を受けずにＰ型チャネル領域Ａ１の歪み量を得ることができる。
【００３５】
同様に、Ｐ型ＭＯＳトランジスタ１ｂのＮ型チャネル領域Ａ２の歪み量は、不純物が注入されないＰ型ＭＯＳトランジスタ１ｄのモニタチャネル領域Ｃ２の歪み量に基づいて推定することができる。具体的には、ラマン散乱分光法を用いて、Ｐ型ＭＯＳトランジスタ１ｄのモニタチャネル領域Ｃ２の歪み量を測定し、測定された歪み量が、Ｎ型チャネル領域Ａ２の歪み量であると推定される。
【００３６】
このように、不純物が注入されているＮ型チャネル領域Ａ２の歪み量を、モニタチャネル領域Ｃ２の測定値に基づいて推定することにより、不純物の影響を受けずにＮ型チャネル領域Ａ２の歪み量を得ることができる。
【００３７】
次に、各領域に配置されるトランジスタの構造について、更に説明する。
【００３８】
まず、第１デバイス領域Ｔ１に配置されるＮ型ＭＯＳトランジスタ１ａについて説明する。第２デバイス領域Ｔ２に配置されるＰ型ＭＯＳトランジスタ１ｂは、極性が異なる他は、Ｎ型ＭＯＳトランジスタ１ａと同様の構造を有するので、Ｎ型ＭＯＳトランジスタ１ａに関する説明は、Ｐ型ＭＯＳトランジスタ１ｂに対しても適宜適用される。
【００３９】
図１に示すように、単結晶のシリコン基板１１には、素子分離層１２で画成された第１デバイス領域Ｔ１が配置される。第１デバイス領域Ｔ１は、Ｐ型の極性を有するＰ型ウェル１３ａを有し、このＰ型ウェル１３ａには、Ｐ型ＭＯＳトランジスタ１ｂが配置される。
【００４０】
シリコン基板１１上にはＰ型チャネル領域Ａ１に対応してゲート絶縁膜１４ａが配置される。ゲート絶縁膜１４ａは、例えば、シリコン酸化膜又はシリコン酸窒化膜により形成される。Ｐ型チャネル領域Ａ１は、２つのＮ型ソース／ドレイン領域Ｂ１に挟まれた領域であり、ゲート電極１５ａから印加される電場により、キャリアの流れが制御される領域である。
【００４１】
また、ゲート絶縁膜１４ａ上にはゲート電極１５ａが配置される。ゲート電極１５ａは、例えば、タングステン又はポリシリコンにより形成される。
【００４２】
ゲート電極１５ａの両側には、第１サイドウォール１６ａが配置される。第１サイドウォール１６ａの外側には、第２サイドウォール１７ａが配置される。第１サイドウォール１６ａ及び第２サイドウォール１７ａは、ラマン散乱分光法で試料に照射される入射光を透過する材料を用いて形成されることが好ましい。ラマン散乱分光法の入射光として、通常、可視光〜紫外光が用いられる。この場合、第１サイドウォール１６ａ及び第２サイドウォール１７ａの形成材料として、例えば、窒化ケイ素を用いることができる。
【００４３】
シリコン基板１１中には、第２サイドウォール１７ａの外側に、Ｎ型の極性を有するＮ型ソース／ドレイン領域Ｂ１が配置される。
【００４４】
Ｎ型ソース／ドレイン領域Ｂ１から第２サイドウォール１７ａの下の部分に向かって、Ｎ型の極性を有するエクステンション領域１９ａが延びている。
【００４５】
Ｐ型チャネル領域Ａ１の両側の部分は、エクステンション領域１９ａと重畳しているので、このエクステンション領域１９ａと重畳しているＰ型チャネル領域Ａ１の部分は、チャネルとしての電気的特性を有さない。
【００４６】
また、エクステンション領域１９ａ及びＮ型ソース／ドレイン領域Ｂ１を囲むように、不純物拡散抑制領域１８ａが配置される。不純物拡散抑制領域１８ａは、エクステンション領域１９ａ及びＮ型ソース／ドレイン領域Ｂ１の不純物元素が他の領域に拡散することを抑制する働きを有する。
【００４７】
不純物拡散抑制領域１８ａを形成する不純物拡散抑制元素としては、例えば、炭素、窒素又はフッ素を用いることができる。
【００４８】
また、Ｎ型ソース／ドレイン領域Ｂ１上には、シリサイド層２０ａが配置される。
【００４９】
シリコン基板１１上には、Ｎ型ＭＯＳトランジスタ１ａを埋め込むように絶縁層２１が形成される。絶縁層２１は、ラマン散乱分光法で試料に照射される入射光を透過する材料を用いて形成されることが好ましい。絶縁層２１の形成材料として、例えば、酸化ケイ素を用いることができる。
【００５０】
シリサイド層２０ａ上には、絶縁層２１を貫通するコンタクト２２が配置される。
【００５１】
以上が、Ｎ型ＭＯＳトランジスタ１ａの説明である。
【００５２】
Ｐ型ＭＯＳトランジスタ１ｂは、第２デバイス領域Ｔ２におけるＮ型の極性を有するＮ型ウェル１３ｂに配置される。Ｐ型ＭＯＳトランジスタ１ｂは、Ｐ型の極性を有するＰ型ソース／ドレイン領域Ｂ２と、Ｐ型の極性を有するエクステンション領域１９ｂを有する。上述したように、Ｎ型ＭＯＳトランジスタ１ａに関する説明は、Ｐ型ＭＯＳトランジスタ１ｂに対しても適宜適用される。
【００５３】
次に、第１モニタ領域Ｍ１に配置されるＮ型ＭＯＳトランジスタ１ｃについて、以下に説明する。第２モニタ領域Ｍ２に配置されるＰ型ＭＯＳトランジスタ１ｄは、極性が異なる他は、Ｎ型ＭＯＳトランジスタ１ｃと同様の構造を有するので、Ｎ型ＭＯＳトランジスタ１ｃに関する説明は、Ｐ型ＭＯＳトランジスタ１ｄに対しても適宜適用される。
【００５４】
Ｎ型ＭＯＳトランジスタ１ｃは、第１モニタ領域Ｍ１に配置される。第１モニタ領域Ｍ１は、Ｐ型ウェルを有さない。また、Ｎ型ＭＯＳトランジスタ１ｃは、エクステンション領域を有さない。更に、モニタチャネル領域Ｃ１には不純物が注入されない。これらのことを除いては、Ｎ型ＭＯＳトランジスタ１ｃは、上述したＮ型ＭＯＳトランジスタ１ａと同様の構造を有する。そして、Ｎ型ＭＯＳトランジスタ１ｃの各構造は、Ｎ型ＭＯＳトランジスタ１ａの対応する各構造と同じように形成される。
【００５５】
第１モニタ領域Ｍ１にＰ型ウェルが配置されず、また及びＮ型ＭＯＳトランジスタ１ｃがエクステンション領域を有さない理由は、モニタチャネル領域Ｃ１に対して、不純物が注入又は拡散することを防止するためである。
【００５６】
一方、Ｎ型ＭＯＳトランジスタ１ｃは、Ｎ型ＭＯＳトランジスタ１ａと同様に、Ｎ型の極性を有するＮ型ソース／ドレイン領域Ｄ１及びシリサイド層２０ｃを有する。
【００５７】
Ｎ型ＭＯＳトランジスタ１ｃがシリサイド層２０ｃを有する理由は、シリサイド層２０ｃがモニタチャネル領域Ｃ１に対して与える応力の状態を、Ｎ型ＭＯＳトランジスタ１ａと同様に再現するためである。
【００５８】
従って、Ｎ型ＭＯＳトランジスタ１ｃのシリサイド層２０ｃは、Ｎ型ＭＯＳトランジスタ１ａのシリサイド層２０ａと同じように形成される。
【００５９】
シリサイド層２０ｃは、Ｎ型ソース／ドレイン領域Ｄ１の上に形成されるが、シリサイド層２０ｃの厚さは、Ｎ型ソース／ドレイン領域Ｄ１の極性又は不純物の濃度により影響を受けることが報告されている（例えば、非特許文献２参照）。
【００６０】
そこで、Ｎ型ＭＯＳトランジスタ１ｃでは、Ｎ型ソース／ドレイン領域Ｄ１を、Ｎ型ＭＯＳトランジスタ１ａのＮ型ソース／ドレイン領域Ｂ１と同じように形成して、シリサイド層２０ｃがシリサイド層２０ａと同じように形成される。
【００６１】
モニタチャネル領域Ｃ１に歪みを与える構成要素としては、Ｎ型ソース／ドレイン領域Ｄ１以外にも、第１サイドウォール１６ｃ及び第２サイドウォール１７ｃ、並びに、コンタクト２２等がある。そこで、第１モニタ領域Ｍ１におけるこれらの構成要素も、第１デバイス領域Ｔ１と同様に形成される。
【００６２】
また、Ｎ型ソース／ドレイン領域Ｄ１を囲むように、不純物拡散抑制領域１８ｃが配置される。不純物拡散抑制領域１８ｃは、Ｎ型ソース／ドレイン領域Ｄ１の不純物元素がモニタチャネル領域Ｃ１に拡散することを抑制する働きを有する。
【００６３】
Ｎ型ＭＯＳトランジスタ１ｃの第１サイドウォール１６ｃ及び第２サイドウォール１７ｃは、上述したように、Ｎ型ＭＯＳトランジスタ１ａと同様に、ラマン散乱分光法で試料に照射される入射光を透過する材料を用いて形成されることが好ましい。これは、モニタチャネル領域Ｃ１に入射し散乱する散乱光の波数シフトに影響を与えないようにするためである。
【００６４】
具体的には、Ｎ型ＭＯＳトランジスタ１ｃの第１サイドウォール１６ｃ及び第２サイドウォール１７ｃは、Ｎ型ＭＯＳトランジスタ１ａの第１サイドウォール１６ａ及び第２サイドウォール１７ａと同じ材料を用いて、同じように形成される。
【００６５】
モニタチャネル領域Ｃ１の上には、ゲート電極１５ｃが配置される。このゲート電極１５ｃは、通常、金属又はポリシリコンによって形成される。金属は、可視光から紫外光を透過しない。ポリシリコンは、散乱光の波数シフトに影響を与える。
【００６６】
第１モニタ領域Ｍ１では、第１サイドウォール１６ｃ及び第２サイドウォール１７ｃの下に位置するモニタチャネル領域Ｃ１の部分であるチャネル測定領域Ｅ１の歪み量が測定される。
【００６７】
そこで、モニタチャネル領域Ｃ１には、第１サイドウォール１６ｃ及び第２サイドウォール１７ｃを透過させて、チャネル測定領域Ｅ１に光を入射し、且つ、チャネル測定領域Ｅ１で散乱した光を、第１サイドウォール１６ｃ及び第２サイドウォール１７ｃを透過させて測定する。
【００６８】
Ｎ型ＭＯＳトランジスタ１ａのモニタチャネル領域Ａ１は、通常、ラマン散乱分光法による測定は行われない。この観点からは、Ｎ型ＭＯＳトランジスタ１ａの第１サイドウォール１６ａ及び第２サイドウォール１７ａは、ラマン散乱分光法で照射される入射光を透過する材料を用いて形成されることは求められない。だが、Ｎ型ＭＯＳトランジスタ１ａの第１サイドウォール１６ａ及び第２サイドウォール１７ａは、Ｎ型ＭＯＳトランジスタ１ｃの第１サイドウォール１６ｃ及び第２サイドウォール１７ｃと同時に形成されるので、同じ特性を有することになる。
【００６９】
以上が、Ｎ型ＭＯＳトランジスタ１ｃの説明である。
【００７０】
Ｐ型ＭＯＳトランジスタ１ｄは、第２モニタ領域Ｍ２に配置される。第２モニタ領域Ｍ２には、Ｎ型ウェルは配置されない。また、Ｐ型ＭＯＳトランジスタ１ｄは、エクステンション領域を有さない。更に、Ｐ型ＭＯＳトランジスタ１ｄのモニタチャネル領域Ｃ２には不純物が注入されない。一方、Ｐ型ＭＯＳトランジスタ１ｄは、Ｐ型の極性を有するＰ型ソース／ドレイン領域Ｄ２及びシリサイド層２０ｄを有する。また、第２モニタ領域Ｍ２では、第１サイドウォール１６ｄ及び第２サイドウォール１７ｄの下に位置するモニタチャネル領域Ｃ２の部分であるチャネル測定領域Ｅ２の歪み量が測定される。上述したように、Ｎ型ＭＯＳトランジスタ１ｃに関する説明は、Ｐ型ＭＯＳトランジスタ１ｄに対しても適宜適用される。
【００７１】
シリコン基板１１上には、上述した第１モニタ領域Ｍ１及び第２モニタ領域Ｍ２を有するモニタ領域３１が、少なくとも１つ配置される。また、複数のモニタ領域３１を、シリコン基板１１上に配置することにより、シリコン基板１１上の歪み量の分布を測定することができる。
【００７２】
モニタ領域３１がスクライブ領域に配置される場合には、シリコン基板１１が回路形成領域３０ごとに切断される前に、モニタ領域３１の歪み量の測定を行うことが好ましい。
【００７３】
次に、上述した本実施形態の半導体装置の製造方法の好ましい一実施形態を、図面を参照して、以下に説明する。
【００７４】
半導体装置の製造方法に対する基本的な考え方は、以下の通りである。
【００７５】
１．モニタ領域のトランジスタのモニタチャネル領域には、不純物を注入しない。この観点から、モニタ領域では、歪みを与えるシリサイド層を形成するためのソース／ドレイン領域以外には、不純物の注入は行わない。
【００７６】
２．モニタ領域のトランジスタのモニタチャネル領域が有する歪み量が、デバイス領域のトランジスタのチャネル領域が有する歪み量と同じになるようにする。この観点から、モニタ領域のトランジスタの各構成要素は、デバイス領域のトランジスタの対応する各構成要素と同時に同じ条件で同じ材料を用いて形成される。
【００７７】
本実施形態では、シリコン基板１１上において、回路領域３０及びモニタ領域３１（図２参照）は、同時に形成される。以下に説明する各工程の処理は、シリコン基板１１の全面に対して、同時に同じ条件で行われるので、シリコン基板１１上の離れた場所ある回路領域３０とモニタ領域３１の対応する構成要素は、同じように形成される。
【００７８】
まず、図３に示すように、シリコン基板１１に素子分離層１２が形成されて、第１デバイス領域Ｔ１が形成される第１デバイス形成領域Ｓ１と、第２デバイス領域Ｔ２が形成される第２デバイス形成領域Ｓ２が規定される。同様に、シリコン基板１１に素子分離層１２が形成されて、第１モニタ領域Ｍ１が形成される第１モニタ形成領域Ｎ１と、第２モニタ領域Ｍ２が形成される第２モニタ形成領域Ｎ２が規定される。
【００７９】
また、第１デバイス形成領域Ｓ１には、Ｐ型チャネル領域Ａ１が形成されるＰ型チャネル形成領域Ｆ１及びＮ型ソース／ドレイン領域Ｂ１が形成されるＮ型ソース／ドレイン形成領域Ｇ１が示されている。第２デバイス形成領域Ｓ２には、Ｎ型チャネル領域Ａ２が形成されるＮ型チャネル形成領域Ｆ２及びＰ型ソース／ドレイン領域Ｂ２が形成されるＰ型ソース／ドレイン形成領域Ｇ２が示されている。
【００８０】
同様に、第１モニタ形成領域Ｎ１には、モニタチャネル領域Ｃ１が形成されるモニタチャネル形成領域Ｈ１及びＮ型ソース／ドレイン領域Ｄ１が形成されるＮ型ソース／ドレイン形成領域Ｉ１が示されている。第２モニタ形成領域Ｎ２には、モニタチャネル領域Ｃ２が形成されるモニタチャネル形成領域Ｈ２及びＰ型ソース／ドレイン領域Ｄ２が形成されるＰ型ソース／ドレイン形成領域Ｉ２が示されている。
【００８１】
次に、図４に示すように、第２デバイス形成領域Ｓ２上にマスク４０を形成すると共に、第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２にマスク４１が形成される。そして、第１デバイス形成領域Ｓ１、及び、マスク４０で覆われた第２デバイス形成領域Ｓ２、及び、マスク４１で覆われた第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２に対して、Ｐ型不純物が注入されて、第１デバイス形成領域Ｓ１にＰ型ウェル１３ａが形成される。マスクで覆われたシリコン基板１１の部分には、不純物は注入されない。そして、マスク４０が除去される。
【００８２】
次に、図５に示すように、第１デバイス形成領域Ｓ１上にマスク４２が形成される。そして、マスク４２で覆われた第１デバイス形成領域Ｓ１、及び、第２デバイス形成領域Ｓ２、及び、マスク４１で覆われた第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２に対して、Ｎ型不純物が注入されて、第２デバイス形成領域Ｓ２にＮ型ウェル１３ｂが形成される。マスクで覆われたシリコン基板１１の部分には、不純物は注入されない。そして、マスク４２が除去される。
【００８３】
次に、図６に示すように、第２デバイス形成領域Ｓ２上にマスク４３が形成される。そして、第１デバイス形成領域Ｓ１、及び、マスク４３で覆われた第２デバイス形成領域Ｓ２、及び、マスク４１で覆われた第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２に対して、Ｐ型不純物が注入されて、第１デバイス形成領域Ｓ１にＰ型不純物領域４４が形成される。Ｐ型不純物領域４４は、Ｐ型チャネル形成領域Ｆ１を含む領域である。Ｐ型チャネル形成領域Ｆ１は、将来、Ｐ型チャネル領域Ａ１になる領域である。Ｐ型不純物の注入量として、例えば、２×１０１２から８×１０１２ｃｍ−２の範囲にすることができる。そして、マスク４３が除去される。
【００８４】
次に、図７に示すように、第１デバイス形成領域Ｓ１上にマスク４５が形成される。そして、マスク４５で覆われた第１デバイス形成領域Ｓ１、及び、第２デバイス形成領域Ｓ２、及び、マスク４１で覆われた第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２に対して、Ｎ型不純物が注入されて、第２デバイス形成領域Ｓ２にＮ型不純物領域４６が形成される。Ｎ型不純物領域４６は、Ｎ型チャネル形成領域Ｆ２を含む領域である。Ｎ型チャネル形成領域Ｆ２は、将来、Ｎ型チャネル領域Ａ２になる領域である。Ｎ型不純物の注入量として、例えば、２×１０１２から８×１０１２ｃｍ−２の範囲にすることができる。そして、マスク４５及びマスク４１が除去される。
【００８５】
次に、図８に示すように、フォトリソグラフィー技術及びエッチング技術等を用いて、Ｐ型チャネル形成領域Ｆ１と、Ｎ型チャネル形成領域Ｆ２と、モニタチャネル形成領域Ｈ１，Ｈ２上において、ゲート絶縁膜１４ａ〜１４ｄ及びゲート電極１５ａが形成される。ゲート絶縁膜１４ａ〜１４ｄは、同じ材料を用いて、同じ形状に同時に形成される。同様に、ゲート電極１５ａは、同じ材料を用いて、同じ形状に同時に形成される。
【００８６】
次に、図９に示すように、第１デバイス形成領域Ｓ１、及び第２デバイス形成領域Ｓ２、及び第１モニタ形成領域Ｎ１、及び第２モニタ形成領域Ｎ２それぞれに、不純物の拡散を抑制する不純物拡散抑制元素が同じように注入されて、不純物拡散抑制領域１８ａ〜１８ｄが形成される。不純物拡散抑制領域１８ａ〜１８ｄは、将来形成されるソース／ドレイン領域を含むように形成されることが好ましい。また、不純物拡散抑制領域１８ａ、１８ｂは、将来形成されるエクステンション領域を含むように形成されることが好ましい。
【００８７】
不純物拡散抑制元素は、炭素原子イオン、炭素クラスタ、又はＣ７Ｈ７のような分子イオン、又は、窒素原子イオン、窒素分子（Ｎ２）のような分子イオンを用いて注入することができる。
【００８８】
不純物拡散抑制元素として炭素を注入する場合には、炭素の注入量として、５×１０１４から５×１０１５ｃｍ−２の範囲にすることができる。
【００８９】
次に、図１０に示すように、フォトリソグラフィー技術及びエッチング技術等を用いて、ゲート電極１５ａの両側に第１サイドウォール１６ａが形成され、且つ、ゲート電極１５ｃの両側に第１サイドウォール１６ｃが第１サイドウォール１６ａと同じように形成される。また、ゲート電極１５ｂの両側に第１サイドウォール１６ｂが形成され、且つ、ゲート電極１５ｄの両側に第１サイドウォール１６ｄが第１サイドウォール１６ｂと同じように形成される。本実施形態では、第１サイドウォール１６ａ〜１６ｄは、同じ材料を用いて、同じ形状に同時に形成される。
【００９０】
次に、図１１に示すように、第１デバイス形成領域Ｓ１上にマスク４７を形成すると共に、第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２上にマスク４８が形成される。そして、マスク４７で覆われた第１デバイス形成領域Ｓ１、及び、第２デバイス形成領域Ｓ２、及び、マスク４８で覆われた第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２に対して、Ｐ型不純物が注入される。そして、ゲート電極１５ｂを挟む第１サイドウォール１６ｂの外側にエクステンション領域１９ｂが形成される。Ｐ型不純物の注入量として、例えば、２×１０１４から５×１０１４ｃｍ−２の範囲にすることができる。マスクで覆われたシリコン基板１１の部分には、不純物は注入されない。そして、マスク４７が除去される。
【００９１】
次に、図１２に示すように、第２デバイス形成領域Ｓ２上にマスク４９が形成される。そして、第１デバイス形成領域Ｓ１、及び、マスク４９で覆われた第２デバイス形成領域Ｓ２、及び、マスク４８で覆われた第１モニタ形成領域Ｎ１及び第２モニタ形成領域Ｎ２に対して、Ｎ型不純物が注入される。そして、ゲート電極１５ａを挟む第１サイドウォール１６ａの外側にエクステンション領域１９ａが形成される。Ｎ型不純物の注入量として、例えば、２×１０１４から５×１０１４ｃｍ−２の範囲にすることができる。マスクで覆われたシリコン基板１１の部分には、不純物は注入されない。そして、マスク４９及びマスク４８が除去される。
【００９２】
次に、図１３に示すように、フォトリソグラフィー技術及びエッチング技術等を用いて、第１サイドウォール１６ａの外側に第２サイドウォール１７ａが形成され、且つ第１サイドウォール１６ｃの外側に、第２サイドウォール１７ｃが第２サイドウォール１７ａと同じように形成される。また、第１サイドウォール１６ｂの外側に第２サイドウォール１７ｂが形成され、且つ第１サイドウォール１６ｄの外側に、第２サイドウォール１７ｄが第２サイドウォール１７ｂと同じように形成される。本実施形態では、第２サイドウォール１７ａ〜１７ｄは、同じ材料を用いて、同じ形状に同時に形成される。
【００９３】
次に、図１４に示すように、第１デバイス形成領域Ｓ１上にマスク５０が形成されると共に、第１モニタ形成領域Ｎ１上にマスク５１が形成される。そして、マスク５０で覆われた第１デバイス形成領域Ｓ１、及び、第２デバイス形成領域Ｓ２、及び、マスク５１で覆われた第１モニタ形成領域Ｎ１、及び、第２モニタ形成領域Ｎ２に対して、Ｐ型不純物が注入される。
【００９４】
第２デバイス形成領域Ｓ２では、ゲート電極１５ｂ及び第１サイドウォール１６ｂ及び第２サイドウォール１７ｂをマスクとして、Ｐ型ソース／ドレイン形成領域Ｇ２にＰ型不純物が注入されて、Ｐ型ソース／ドレイン領域Ｂ２が形成される。同時に、第２モニタ形成領域Ｎ２では、ゲート電極１５ｄ及び第１サイドウォール１６ｄ及び第２サイドウォール１７ｄをマスクとして、Ｐ型ソース／ドレイン形成領域Ｉ２にＰ型不純物が注入されて、Ｐ型ソース／ドレイン領域Ｄ２が形成される。マスクで覆われたシリコン基板１１の部分には、不純物は注入されない。
【００９５】
また、第２デバイス形成領域Ｓ２では、Ｐ型ソース／ドレイン領域Ｂ２に挟まれたＮ型チャネル領域Ａ２が形成される。同様に、第２モニタ形成領域Ｎ２では、Ｐ型ソース／ドレイン領域Ｄ２に挟まれたモニタチャネル領域Ｃ２が形成される。
【００９６】
Ｐ型不純物は、Ｐ型ソース／ドレイン形成領域Ｇ２及びＰ型ソース／ドレイン形成領域Ｉ２に対して、不純物の添加量及び不純物が注入される領域（広さ及び深さ）が同じになるように注入される。ここで、Ｐ型ソース／ドレイン形成領域Ｇ２及びＰ型ソース／ドレイン形成領域Ｉ２に注入されるＰ型不純物の注入量は、エクステンション領域１９ｂへの注入量よりも１０倍以上に多くすることが好ましい。Ｐ型不純物の注入量としては、例えば、５×１０１５ｃｍ−２とすることができる。そして、マスク５０及びマスク５１が除去される。
【００９７】
次に、図１５に示すように、第２デバイス形成領域Ｓ２上にマスク５２が形成されると共に、第２モニタ形成領域Ｎ２上にマスク５３が形成される。そして、第１デバイス形成領域Ｓ１、及び、マスク５２で覆われた第２デバイス形成領域Ｓ２、及び、第１モニタ形成領域Ｎ１、及び、マスク５３で覆われた第２モニタ形成領域Ｓ２に対して、Ｎ型不純物が注入される。
【００９８】
第１デバイス形成領域Ｓ１では、ゲート電極１５ａ及び第１サイドウォール１６ａ及び第２サイドウォール１７ａをマスクとして、Ｎ型ソース／ドレイン形成領域Ｇ１にＮ型不純物が注入されて、Ｎ型ソース／ドレイン領域Ｂ１が形成される。同時に、第１モニタ形成領域Ｎ１では、ゲート電極１５ｃ及び第１サイドウォール１６ｃ及び第２サイドウォール１７ｃをマスクとして、Ｎ型ソース／ドレイン形成領域Ｉ１にＮ型不純物が注入されて、Ｎ型ソース／ドレイン領域Ｄ１が形成される。マスクで覆われたシリコン基板１１の部分には、不純物は注入されない。
【００９９】
また、第１デバイス形成領域Ｓ１では、Ｎ型ソース／ドレイン領域Ｂ１に挟まれたＰ型チャネル領域Ａ１が形成される。同様に、第１モニタ形成領域Ｎ１では、Ｎ型ソース／ドレイン領域Ｄ１に挟まれたモニタチャネル領域Ｃ１が形成される。
【０１００】
Ｎ型不純物は、Ｎ型ソース／ドレイン形成領域Ｇ１及びＮ型ソース／ドレイン形成領域Ｉ１に対して、不純物の添加量及び不純物が注入される領域（広さ及び深さ）が同じになるように注入される。ここで、Ｎ型ソース／ドレイン形成領域Ｇ１及びＮ型ソース／ドレイン形成領域Ｉ１に注入されるＮ型不純物の注入量は、エクステンション領域１９ａへの注入量よりも１０倍以上に多くすることが好ましい。Ｎ型不純物の注入量としては、例えば、５×１０１５ｃｍ−２とすることができる。そして、マスク５２及びマスク５３が除去される。
【０１０１】
そして、シリコン基板１１は加熱処理されて、不純物を電気的に活性化する。加熱処理としは、例えば、温度１１００〜１１５０℃で、１秒間以下の時間で行うことができる。この加熱処理では、不純物拡散抑制領域１８ｃの働きによって、Ｎ型ソース／ドレイン領域Ｄ１のＮ型不純物が、モニタチャネル領域Ｃ１に拡散することが抑制される。同様に、不純物拡散抑制領域１８ｄの働きによって、Ｐ型ソース／ドレイン領域Ｄ２のＰ型不純物が、モニタチャネル領域Ｃ２に拡散することが抑制される。
【０１０２】
次に、図１６に示すように、Ｎ型ソース／ドレイン領域Ｂ１及びＮ型ソース／ドレイン領域Ｄ１それぞれの上に、シリサイド層２０ａ及びシリサイド層２０ｃが同じように形成される。Ｎ型ソース／ドレイン領域Ｄ１の不純物の極性及び不純物の濃度は、Ｎ型ソース／ドレイン領域Ｂ１と同じであるので、シリサイド層２０ｃの厚さは、シリサイド層２０ａと同じに形成される。
【０１０３】
従って、シリサイド層２０ａがＰ型チャネル領域Ａ１に与える応力の状態は、シリサイド層２０ｃがモニタチャネル領域Ｃ１に与える応力の状態と同じになる。
【０１０４】
同様に、Ｐ型ソース／ドレイン領域Ｂ２及びＰ型ソース／ドレイン領域Ｄ２それぞれの上に、シリサイド層２０ｂ及びシリサイド層２０ｄが同じように形成される。Ｐ型ソース／ドレイン領域Ｄ２の不純物の極性及び不純物の濃度は、Ｐ型ソース／ドレイン領域Ｂ２と同じであるので、シリサイド層２０ｄの厚さは、シリサイド層２０ｂと同じに形成される。
【０１０５】
従って、シリサイド層２０ｂがＮ型チャネル領域Ａ２に与える応力の状態は、シリサイド層２０ｄがモニタチャネル領域Ｃ２に与える応力の状態と同じになる。
【０１０６】
シリサイド層２０ａ〜２０ｄを形成する方法としては、例えば、サリサイド法を用いることができる。
【０１０７】
このようにして、Ｎ型ＭＯＳトランジスタ１ａを有する第１デバイス領域Ｔ１と、Ｐ型ＭＯＳトランジスタ１ｂを有する第２デバイス領域Ｔ２と、Ｎ型ＭＯＳトランジスタ１ｃを有する第１モニタ領域Ｍ１と、Ｐ型ＭＯＳトランジスタ１ｄを有する第２モニタ領域Ｍ２が形成される。
【０１０８】
なお、Ｎ型ＭＯＳトランジスタ１ａのＮ型ソース／ドレイン領域Ｂ１の不純物濃度は、エクステンション領域１９ａを形成するために注入されたＰ型不純物の分だけ、Ｎ型ソース／ドレイン領域Ｄ１よりも高い。しかし、エクステンション領域１９ａの不純物濃度が、Ｎ型ソース／ドレイン領域Ｂ１の１／１０以下であれば、シリサイド層の厚さに対する影響を無視できる。
【０１０９】
Ｐ型ＭＯＳトランジスタ１ｂのＰ型ソース／ドレイン領域Ｂ２の不純物濃度と、Ｐ型ソース／ドレイン領域Ｄ２の濃度との違いに対しても同様である。
【０１１０】
次に、本明細書に開示する半導体装置を測定する方法を、図１７に示すフローチャートを参照して、以下に説明する。
【０１１１】
まず、ステップＳ１において、シリコン基板１１上の第１モニタ領域Ｍ１のモニタチャネル領域Ｃ１及び第２モニタ領域Ｍ２のモニタチャネル領域Ｃ２の歪み量が、ラマン散乱分光法を用いて測定される。ラマン散乱分光法としては、顕微ラマン散乱分光法を用いることが好ましい。
【０１１２】
図１に示すように、第１モニタ領域Ｍ１では、チャネル測定領域Ｅ１の歪み量が測定される。同様に、第２モニタ領域Ｍ２では、チャネル測定領域Ｅ２の歪み量が測定される。
【０１１３】
次に、ステップＳ２において、測定された第１モニタ領域Ｍ１のモニタチャネル領域Ｃ１の歪み量に基づいて、第１デバイス領域Ｔ１のＰ型チャネル領域Ａ１の歪み量が推定される。同様に、測定された第２モニタ領域Ｍ２のモニタチャネル領域Ｃ２の歪み量に基づいて、第２デバイス領域Ｔ２のＮ型チャネル領域Ａ２の歪み量が推定される。
【０１１４】
上述した本実施形態の半導体装置を測定する方法によれば、Ｐ型不純物が注入されているＰ型チャネル領域Ａ１の歪み量が、ラマン散乱分光法を用いて、モニタチャネル領域Ｃ１の歪み量を測定することにより得られる。同様に、Ｎ型不純物が注入されているＮ型チャネル領域Ａ２の歪み量が、ラマン散乱分光法を用いて、モニタチャネル領域Ｃ２の歪み量を測定することにより得られる。
【０１１５】
本発明では、上述した実施形態の半導体装置の製造方法及び半導体装置を測定する方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。
【０１１６】
例えば、上述した実施形態では、不純物拡散抑制領域を形成していたが、ソース／ドレイン領域又はエクステンション領域からチャネル領域への不純物の拡散が無視できる場合には、不純物拡散抑制領域を形成しなくても良い。
【０１１７】
また、上述した実施形態では、エクステンション領域を形成していたが、エクステンション領域を形成しなくても良い。
【０１１８】
また、上述した半導体装置を測定する方法の実施形態では、ラマン散乱分光法を用いて、モニタチャネル領域の非破壊測定を行っていたが、電子線回折法を用いて、破断したモニタチャネル領域の歪み量を測定しても良い。
【０１１９】
更に、本明細書に開示する半導体装置の製造方法及び半導体装置を測定する方法は、シリコンゲルマニウム混晶等を用いてチャネル領域を歪ませている半導体装置に対しても適用できる。
【０１２０】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【符号の説明】
【０１２１】
１０    半導体装置
１ａ    Ｎ型ＭＯＳトランジスタ
１ｂ    Ｐ型ＭＯＳトランジスタ
１ｃ    Ｎ型ＭＯＳトランジスタ
１ｄ    Ｐ型ＭＯＳトランジスタ
１１    シリコン基板
１２    素子分離層
１３ａ    Ｐ型ウェル
１３ｂ    Ｎ型ウェル
１４ａ〜１４ｄ    ゲート絶縁膜
１５ａ〜１５ｄ    ゲート電極
１６ａ〜１６ｄ    第１サイドウォール
１７ａ〜１７ｄ    第２サイドウォール
１８ａ〜１８ｄ    不純物拡散抑制領域
１９ａ、１９ｂ    エクステンション領域
２０ａ〜２０ｄ    シリサイド層
２１    絶縁層
２２    コンタクト
３０    回路形成領域
３１    モニタ領域
４０    マスク
４１    マスク
４２    マスク
４３    マスク
４４    Ｐ型不純物領域
４５    マスク
４６    Ｎ型不純物領域
４７    マスク
４８    マスク
４９    マスク
５０    マスク
５１    マスク
５２    マスク
５３    マスク
Ｔ１    第１デバイス領域（第１素子）
Ｔ２    第２デバイス領域（第１素子）
Ｍ１    第１モニタ領域（第２素子）
Ｍ２    第２モニタ領域（第２素子）
Ａ１    Ｐ型チャネル領域（第１チャネル）
Ａ２    Ｎ型チャネル領域（第１チャネル）
Ｂ１    Ｎ型ソース／ドレイン領域（第１ソース／ドレイン）
Ｂ２    Ｐ型ソース／ドレイン領域（第１ソース／ドレイン）
Ｃ１    モニタチャネル領域（第２チャネル）
Ｃ２    モニタチャネル領域（第２チャネル）
Ｄ１    Ｎ型ソース／ドレイン領域（第２ソース／ドレイン）
Ｄ２    Ｐ型ソース／ドレイン領域（第２ソース／ドレイン）
Ｅ１    チャネル測定領域
Ｅ２    チャネル測定領域
Ｓ１    第１デバイス形成領域（第１素子形成領域）
Ｓ２    第２デバイス形成領域（第１素子形成領域）
Ｎ１    第１モニタ形成領域（第２素子形成領域）
Ｎ２    第２モニタ形成領域（第２素子形成領域）
Ｆ１    Ｐ型チャネル形成領域（第１チャネル形成領域）
Ｆ２    Ｎ型チャネル形成領域（第１チャネル形成領域）
Ｇ１    Ｎ型ソース／ドレイン形成領域（第１ソース／ドレイン形成領域）
Ｇ２    Ｐ型ソース／ドレイン形成領域（第１ソース／ドレイン形成領域）
Ｈ１    モニタチャネル形成領域（第２チャネル形成領域）
Ｈ２    モニタチャネル形成領域（第２チャネル形成領域）
Ｉ１    Ｎ型ソース／ドレイン形成領域（第２ソース／ドレイン形成領域）
Ｉ２    Ｐ型ソース／ドレイン形成領域（第２ソース／ドレイン形成領域）
【図１】
2015005708.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015005708.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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