(57)【要約】デジタルアナログ変換器（３３）は、同じ個数の双方向バッファレス型デジタルアナログ変換器（６，６’）の第１のグループと第２のグループとを備える。各グループにおける少なくとも１つの変換器の出力は、容量性の負荷（ＣＬＯＡＤ，ＣＬＯＡＤ’）のそれぞれに接続される。動作の較正フェーズの間、変換器の入力は、同じ出力レベルを表す第１および第２の異なるコードを受信する。変換器（３３）はまた、各変換器出力に接続されたスイッチ式キャパシタネットワーク（７，７’）のそれぞれと、第１および第２のグループの出力電圧を比較するためのコンパレータ（８）と、制御回路（９）とを備える。制御回路（９）は、第１および第２のグループの出力電圧を実質的に等しくするように、コンパレータに応答して、キャパシタネットワーク（７，７’）を制御する。
2008512879.tif 000002
【特許請求の範囲】
【請求項１】
同じ個数の双方向バッファレス型デジタルアナログ変換器の第１および第２のグループであって、各グループは、出力が容量性の負荷のそれぞれに接続された少なくとも１つの変換器（６，６’）を備え、該変換器の入力は、動作の較正フェーズの間に、同じ出力レベルを表す第１および第２の異なるコードを受信するように働く、双方向バッファレス型デジタルアナログ変換器の第１および第２のグループと、
各変換器の出力に接続されているそれぞれのスイッチ式キャパシタネットワーク（７，７’）と、
該第１および第２のグループの出力電圧を比較するためのコンパレータ（８）と、
該第１および第２のグループの出力電圧を実質的に同じにするように、該コンパレータに応答して該キャパシタネットワークを制御するための制御回路と
を備える、デジタルアナログ変換器。
【請求項２】
前記変換器（６，６’）は、実質的に同一である、請求項１に記載の変換器。
【請求項３】
前記容量性の負荷は、実質的に同じキャパシタンスである、請求項１または２に記載の変換器。
【請求項４】
前記第２のコードは、前記第１のコードの２進的な補数である、請求項１〜３のいずれか一項に記載の変換器。
【請求項５】
前記同じレベルは、前記変換器の中間的なスケールのレベルである、請求項１〜４のいずれか一項に記載の変換器。
【請求項６】
前記制御回路は、カウンタ（９）を備える、請求項１〜５のいずれか一項に記載の変換器。
【請求項７】
前記カウンタ（９）は、プレロード可能である、請求項６に記載の変換器。
【請求項８】
前記制御回路は、逐次近似レジスタ（３５）を備える、請求項１〜５のいずれか一項に記載の変換器。
【請求項９】
前記第１および第２のグループは、１つの変換器を備える、請求項１〜８のいずれか一項に記載の変換器。
【請求項１０】
前記第１および第２のグループの各々は、前記較正フェーズの間に出力が互いに接続される複数の変換器を備える、請求項１〜８のいずれか一項に記載の変換器。
【請求項１１】
前記キャパシタネットワーク（７，７’）は、２進的に重み付けられている、請求項１〜１０のいずれか一項に記載の変換器。
【請求項１２】
前記コンパレータ（８）は、それぞれのサンプルアンドホルド回路を介して前記第１および第２のグループに接続される入力を有する、請求項１〜１１のいずれか一項に記載の変換器。
【請求項１３】
前記キャパシタネットワークは、手動の較正モードのためのラッチに接続可能である、請求項１〜１２のいずれか一項に記載の変換器。
【請求項１４】
前記変換器の各々は、スイッチ式キャパシタ変換器である、請求項１〜１３のいずれか一項に記載の変換器。
【請求項１５】
前記変換器の各々は、それぞれの負荷のキャパシタンスよりも大きな合計キャパシタンスを有する、請求項１４に記載の変換器。
【請求項１６】
変換器の各々は、ｎビットの変換器であり、ｎは１よりも大きな整数であり、
第１および第２の電圧入力と（ｎ−１）ビットのデジタル入力とを有するバッファレス型スイッチ式キャパシタ変換器と、
最高位ビットが第１の値を有するときに反転せず、該最高位ビットが該第１の値とは異なる第２の値を有するときに反転することにより、（ｎ−１）ビットのデジタル入力に（ｎ−１）最下位ビットを供給するための（ｎ−１）ビットの選択可能なインバータと、
該最高位ビットが該第１の値を有し、該第１および第２の基準電圧をそれぞれ受信するとき、および、該最高位ビットが第２の値を有するときに、第１および第２の基準電圧入力のそれぞれを第１および第２の基準電圧にそれぞれ接続するためのスイッチ手法と
を備える、請求項１４または１５に記載の変換器。
【請求項１７】
前記（ｎ−１）ビットの変換器は、前記容量性の負荷に接続するために第１の電極が互いに接続される（ｎ−１）個のキャパシタを備える、請求項１６に記載の変換器。
【請求項１８】
第ｉ番目のキャパシタの第２の電極は、（ｎ−１）個の最下位ビットのｉ番目のビットが第１または第２の値を有するときに、前記第１または第２の基準電圧入力にそれぞれ接続されるように働く、請求項１７に記載の変換器。
【請求項１９】
前記（ｎ−１）ビットの変換器は、前記キャパシタの前記第１および第２の電極が前記第１の基準電圧入力に接続されるリセットモードを有する、請求項１７または１８に記載の変換器。
【請求項２０】
第ｉ番目のキャパシタの各々は、１＜ｉ≦（ｎ−１）に対してＣｉ＝ａ（ｉ−１）Ｃ１によって与えられる値Ｃｉを有し、ａは正の実数である、請求項１７〜１９のいずれか一項に記載の変換器。
【請求項２１】
ａ＝２である、請求項２０に記載の変換器。
【請求項２２】
前記第１の値は０である、請求項１６〜２１のいずれか一項に記載の変換器。
【請求項２３】
前記第２の基準電圧は、前記第１の基準電圧よりも大きい、請求項１６〜２２のいずれか一項に記載の変換器。
【請求項２４】
請求項１〜２３のいずれか一項に記載の変換器を備えるアクティブマトリックスディスプレイであって、前記負荷は、データラインおよびピクセルを備える、アクティブマトリックスディスプレイ。
【請求項２５】
液晶デバイスを備える、請求項２４に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換器と、そのような変換器を含んだディスプレイとに関する。そのような変換器は、例えば液晶ディスプレイの行列の列を駆動させるために用いられ得る。そのような変換器の特定の応用は、電力消費量が重要である携帯型アプリケーションのための小型ディスプレイにおける応用である。
【背景技術】
【０００２】
添付の図面の図１は、入力のｎビットのデジタルコードを対応するアナログ電圧出力に変換するための既知のタイプのスイッチ式キャパシタのデジタル／アナログ変換器（ＤＡＣ）を示している。デジタルアナログ変換器は、第ｉ番目のキャパシタが好ましくは２（ｉ−１）Ｃ１に等しいキャパシタンスＣｉを有するｎ個のキャパシタＣ１，・・・，Ｃｎを備える。ＤＡＣはさらに、ユニティゲインバッファ１の入力と接地との間に接続された終端キャパシタＣＴＥＲＭを備える。キャパシタＣ１，・・・，Ｃｎの第１の電極は、互いに接続され、終端キャパシタＣＴＥＲＭの第１の端子に接続される。各キャパシタＣ１，・・・，Ｃｎの各々の第２の端子は、それぞれのスイッチ（例えば、２）に接続され、上記スイッチは、入力コードの対応するビットの状態または値にしたがって、第２の電極を第１または第２の基準電圧Ｖ１またはＶ２に選択的に接続する。バッファ１の出力は、例えば、液晶デバイスのアクティブマトリックスのデータラインまたは列電極の形態で、容量性の負荷ＣＬＯＡＤを駆動する。
【０００３】
ＤＡＣは、２つの動作フェーズを有する。すなわち、リセットまたは「ゼロ化（ｚｅｒｏｉｎｇ）」のフェーズと、変換または「デコード化（ｄｅｃｏｄｉｎｇ）」のフェーズである。上記動作フェーズは、図１に示されていないタイミング信号によって制御される。ゼロ化フェーズの間、キャパシタＣ１，・・・，Ｃｎの第１および第２の電極、および、終端キャパシタＣＴＥＲＭの第１の電極は、互いに接続され、電子スイッチ３により、第１の基準電圧入力Ｖ１に接続される。このため、キャパシタＣ１，・・・，Ｃｎは、放電され、ＤＡＣに格納された全電荷は、Ｖ１ＣＴＥＲＭに等しくなる。
【０００４】
デコード化フェーズの間、各キャパシタＣｉの第２の電極は、入力コードの第ｉ番目のビットの値にしたがって、第１の基準電圧入力Ｖ１または第２の基準電圧入力Ｖ２に接続される。ＤＡＣに格納された電荷は、
【０００５】
【数１】
2008512879.tif 000003
によって与えられる。
【０００６】
ここに、ｂｉは、入力コードの第ｉ番目のビットであり、ＶＤＡＣは、キャパシタＣ１，・・・，ＣｎおよびＣＴＥＲＭの第１の電極における電圧である。したがって、出力電圧は、
【０００７】
【数２】
2008512879.tif 000004
によって与えられる。
【０００８】
一般に、Ｃｉ＝２（ｉ−１）Ｃ１およびＣ１＝ＣＴＥＲＭである。これにより、出力電圧のセットは、入力のデジタルワードに線形的に関係することになる。
【０００９】
ユニティゲインバッファ１は、負荷のキャパシタンスをＤＡＣから絶縁し、負荷のキャパシタンスが変換プロセスに影響を与えないようにするために提供される。しかしながら、そのようなバッファは、実質的に電力消費の源となり、多くのアプリケーションにおいては、ユニティゲインバッファ１を排除することが望ましい。バッファ１が省略された場合、終端キャパシタンスは、負荷キャパシタンスの追加によって増加し得る。このため、ＤＡＣからの最大出力電圧は、
【００１０】
【数３】
2008512879.tif 000005
によって与えられ得る。
【００１１】
デジタルアナログ信号の別の例は、「双方向性（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ）」のデジタルアナログ変換器であり、その例は、図２に示されている。図２の双方向性のＤＡＣ３２は、図２においてコンポーネント４として示されているようなスイッチ式キャパシタのデジタルアナログ変換器（図１に示される一般的な構造を有する）を含む。
【００１２】
変換器は、ｎビットの変換器である。ｎは、１よりも大きな整数である。上記変換器は、（ｎ−１）ビットのバッファレス型スイッチ式キャパシタ変換器４を備え、上記バッファレス型スイッチ式キャパシタ変換器は、Ｖ１およびＶ２でラベル付けされた第１および第２の基準電圧と、（ｎ−１）ビットのデジタル入力とを有する。入力コードの最高位ビット（ＭＳＢ）が第１の値を有するときに反転せず、最高位ビットが第１の値とは異なる第２の値を有するときに反転することにより、（ｎ−１）ビットのデジタル入力に（ｎ−１）最下位ビットを供給するための（ｎ−１）ビットの選択可能なインバータが提供される。入力コードの（ｎ−１）最下位ビットは、セレクタスイッチ３１（ビットまたは反転されたビットのいずれかを選択し得る）を介して、スイッチ式キャパシタＤＡＣ４に入力され得る。セレクタスイッチ３１は、入力コードの最高位ビットによって制御され得る。
【００１３】
各変換器はまた、入力コードの最高位ビットが第１の値を有し、第１および第２の基準電圧をそれぞれ受信するとき、および、入力コードの最高位ビットが第２の値を有するときに、第１および第２の基準電圧入力を第１および第２の基準電圧にそれぞれ接続する、スイッチ手法をも有する。２つの異なる電圧ＶＨおよびＶＬは、図２の変換器４に入力される。スイッチ式キャパシタのデジタルアナログ変換器４に第１の基準電圧Ｖ１として入力される電圧は、セレクタスイッチ３０を用いることにより、ＶＨまたはＶＬのいずれかに設定され、スイッチ式キャパシタのデジタルアナログ変換器４に基準電圧Ｖ２として入力される電圧は、別のセレクタスイッチ３０’を用いることにより、ＶＬまたはＶＨのいずれかに設定され得る。セレクタスイッチ３０，３０’は、入力コードの最高位ビット（ＭＳＢ）によって制御される。
【００１４】
図１のユニティゲインバッファ１は、図２の回路においては、スイッチ式キャパシタＤＡＣ４から省略されている。したがって、等式（３）における用語ＣＴＥＲＭは、ＣＬＯＡＤによって置換される。
【００１５】
図２のＤＡＣは、ΣＣｉ＝ＣＴＥＲＭで動作するように設計されている。その動作は、図３に要約されており、以下のようなものである。
【００１６】
図３は、スイッチ式ＤＡＣ４の内部のキャパシタンスが負荷キャパシタンスＣＬＯＡＤに等しい場合に、入力コードの関数として、図２のデジタルアナログ変換器３２の出力電圧を示している。入力コードの最高位ビットがゼロに等しいとき、電圧ＶＬは、第１の基準電圧Ｖ１として、スイッチ式キャパシタＤＡＣ４に入力され、電圧ＶＨは、第２の基準電圧Ｖ２として入力される。（ｎ−１）最下位ビットｂｎ−１，・・・，ｂ１は、反転されない。ＤＡＣのアナログ出力は、（００・・００の入力コードに対して）入力コードが０１１・・・１１に増加するのに伴い、ＶＬの出力から１／２（ＶＬ＋ＶＨ）の出力電圧にまで増加する。このことは、図３に示される出力特性の下方部分（または「アーム（ａｒｍ）」）によって表され、上記出力特性の下方部分は、「ＭＳＢ＝０」とラベル付けされている。
【００１７】
入力デジタルデータの最高位ビットが１のとき、電圧ＶＨは、第１の基準電圧Ｖ１として、スイッチ式キャパシタＤＡＣ４に入力される。その一方、電圧ＶＬは、第２の基準電圧Ｖ２として、入力される。（ｎ−１）最下位ビットは、スイッチ式キャパシタＤＡＣ４に入力される前に、反転増幅器５を用いて反転される。アナログ出力電圧は、１１・・・１１の入力コードに対しては、値ＶＨを有し、入力データが減少するのに伴って（すなわち、反転された最下位ビットのデータが増加するのに伴って）、１／２（ＶＬ＋ＶＨ）にまで減少する。このことは、図３に示される出力特性の上方のアーム（「ＭＳＢ＝１」とラベル付けされている）によって表されている。
【００１８】
図３において、出力の２つのアームは、中間点で出会う。すなわち、０１１・・・１１の入力コードに対する出力電圧は、１００・・・００の入力コードに対する出力電圧に等しい。
【００１９】
したがって、図２の回路は、その出力電圧の特性が図３に示される形態であるために、「双方向性」のＤＡＣとして知られている。
【００２０】
双方向性のＤＡＣの正しい動作のために、スイッチ式キャパシタンスＤＡＣ４の内部のキャパシタンスは、負荷のキャパシタンスに等しくなければならない。しかしながら、スイッチ式キャパシタンスＤＡＣ４の内部のキャパシタンスは、設計段階において行き届いた制御がなされるが、多くのアプリケーションにおいて、負荷キャパシタンスは、正確に認識されなかったり、あるいは、製造許容差の対象となったりし得る。その結果、負荷キャパシタンスの実際の値が設計値と異なったり、負荷キャパシタンスの値が動作中に変動したりし得る。図４および図５は、スイッチ式キャパシタンスＤＡＣ４の内部のキャパシタンスと負荷キャパシタンスとの間のミスマッチの影響を示している。
【００２１】
図４は、スイッチ式キャパシタンスＤＡＣ４（ＣＤＡＣ）の内部のキャパシタンスが負荷キャパシタンスよりも大きな場合の出力特性を示している。この場合、一部の出力は、２つの入力データコードが同じ出力電圧に対応するように、２重化（ｄｕｐｌｉｃａｔｅ）される。例えば、図４において、入力データコードＤ１およびＤ２の両方は（ここに、Ｄ１はＤ２と等しくない）、１／２（ＶＬ＋ＶＨ）の同じ出力電圧を生成する。
【００２２】
逆に、図５は、ＣＤＡＣ＜ＣＬＯＡＤの場合の出力特性を示している。この場合、出力電圧の範囲は、いかなる入力データワードにも対応しない。例えば、図５において、いかなる入力コードも、Ｖ１とＶ２との間の出力電圧を提供し得ない。出力電圧は、ＶＬとＶ１との間の電圧の範囲、または、Ｖ２とＶＨとの間の電圧の範囲にのみ存在し得る。
【００２３】
（先行技術の通知）
特許文献１は、あるＤＡＣの特性をチューニングして別のＤＡＣの特性（この特性は、「正しい（ｃｏｒｒｅｃｔ）」特性を有していると仮定する）にマッチさせる方法を記述している。しかしながら、上記文献は、ＤＡＣの内部のキャパシタンスを負荷キャパシタンスの外部のキャパシタンスにマッチさせる問題を扱っていない。
【特許文献１】特開平１１−０２７１４７号公報
【発明の開示】
【課題を解決するための手段】
【００２４】
本発明は、デジタルアナログ変換器を提供する。上記デジタルアナログ変換器は、同じ個数の双方向バッファレス型デジタルアナログ変換器の第１および第２のグループであって、各グループは、出力が容量性の負荷のそれぞれに接続された少なくとも１つの変換器を備え、上記変換器の入力は、動作の較正フェーズの間に、同じ出力レベルを表す第１および第２の異なるコードを受信するように働く、双方向バッファレス型デジタルアナログ変換器の第１および第２のグループと；各変換器の出力に接続されているそれぞれのスイッチ式キャパシタネットワークと；第１および第２のグループの出力電圧を比較するためのコンパレータと；第１および第２のグループの出力電圧を実質的に同じにするように、上記コンパレータに応答して上記キャパシタネットワークを制御するための制御回路とを備える。
【００２５】
これにより、本発明は、負荷キャパシタンスとデジタルアナログ変換器の内部のキャパシタンスとの間の任意のミスマッチを補正する変換器を提供する。このことは、スイッチ式のキャパシタンスネットワークを制御して、デジタルアナログ変換器によって経験された有効な負荷キャパシタンスを変動させることによって行なわれ、デジタルアナログ変換器の内部のキャパシタンスに等しくなるまで行なわれる。
【００２６】
本発明にしたがうと、２つ以上のデジタルアナログ変換器は、互いを比較し合う。このことは、正確な基準レベルを生成する必要性を排除し、これにより、チューニングプロセスは、プロセス変動または動作条件とは独立になる。
【００２７】
本明細書において用いられている「双方向性のデジタルアナログ変換器」という用語は、図３に示される一般的な形態の出力特性を有するデジタルアナログ変換器（あるいは、ＤＡＣの内部のキャパシタンスが負荷キャパシタンスに正確にマッチしない場合は、図４および図５に示される一般的な形態の出力特性を有するデジタルアナログ変換器）を意味するように用いられている。
【００２８】
本明細書において用いられている「バッファレス型デジタルアナログ変換器」という用語は、図１のユニティゲインを有する出力バッファ増幅器１が存在しないＤＡＣを意味する。
【００２９】
変換器は、実質的に同一であり得る。
【００３０】
容量性の負荷は、実質的に同じキャパシタンスであり得る。
【００３１】
第２のコードは、第１のコードの２進的な補数であり得る。
【００３２】
同じ出力レベルは、変換器の中間的なスケールのレベルであり得る。
【００３３】
制御回路は、カウンタを備え得る。上記カウンタは、プレロード可能であり得る。
【００３４】
制御回路は、逐次近似レジスタを備え得る。
【００３５】
第１および第２のグループの各々は、１つの変換器を備え得る。代替的に、第１および第２のグループの各々は、複数の変換器を備え、上記変換器の出力は、較正フェーズの間に互いに接続される。
【００３６】
キャパシタネットワークは、２進的に重み付けされ得る。
【００３７】
コンパレータは、それぞれのサンプルアンドホルド回路を介して第１および第２のグループに接続される入力を有し得る。
【００３８】
キャパシタネットワークは、手動の較正モードのためのラッチに接続可能であり得る。
【００３９】
変換器の各々は、スイッチ式キャパシタ変換器であり得る。
【００４０】
変換器の各々は、それぞれの負荷のキャパシタンスよりも大きな合計キャパシタンスを有し得る。変換器の各々は、較正の開始の時点において、それぞれの負荷のキャパシタンスよりも大きな合計キャパシタンスを有し得、各変換器の有効な負荷キャパシタンスは、変換器のキャパシタンスに実質的に等しくなるように、較正フェーズの間に増加し得る。
【００４１】
変換器の各々は、ｎビットの変換器であり得、ここにｎは１よりも大きな整数である。上記変換器の各々は、第１および第２の電圧入力と（ｎ−１）ビットのデジタル入力とを有する（ｎ−１）ビットのバッファレス型スイッチ式キャパシタ変換器と；最高位ビットが第１の値を有するときに反転せず、最高位ビットが第１の値とは異なる第２の値を有するときに反転することにより、（ｎ−１）ビットのデジタル入力に（ｎ−１）最下位ビットを供給するための（ｎ−１）ビットの選択可能なインバータと；最高位ビットが第１の値を有し、第２および第１の基準電圧をそれぞれ受信するとき、および、最高位ビットが第２の値を有するときに、第１および第２の基準電圧入力のそれぞれを第１および第２の基準電圧にそれぞれ接続するためのスイッチ手法とを備える。
【００４２】
（ｎ−１）ビットの変換器は、容量性の負荷に接続するために第１の電極が互いに接続される（ｎ−１）個のキャパシタを備え得る。
【００４３】
第ｉ番目のキャパシタの第２の電極は、（ｎ−１）個の最下位ビットが第１または第２の値を有するときに、第１または第２の基準電圧入力にそれぞれ接続されるように働く。
【００４４】
（ｎ−１）ビットの変換器は、キャパシタの第１および第２の電極が第１の基準電圧入力に接続されるリセットモードを有し得る。
【００４５】
第ｉ番目のキャパシタの各々は、１＜ｉ≦（ｎ−１）に対してＣｉ＝ａ（ｉ−１）Ｃ１によって与えられる値Ｃｉを有し得、ａは正の実数である。係数は、ａ＝２を満たし得る。
【００４６】
第１の値は、０であり得る。
【００４７】
第２の基準電圧は、第１の基準電圧よりも大きくあり得る。
【００４８】
本発明の第２の局面は、上記で定義されたような変換器を備えるアクティブマトリックスディスプレイを提供し、負荷の各々は、データラインとピクセルとを備える。
【００４９】
ディスプレイは、液晶デバイスを備え得る。
【発明を実施するための最良の形態】
【００５０】
本発明の好ましい実施形態は、添付の図面を参照しながら特定の例を用いて記述される。
【００５１】
（本発明を実施するための最良の形態）
図６は、本発明の第１の実施形態にしたがうデジタルアナログ変換器３３のブロック概略図である。上記変換器は、双方向バッファレス型デジタルアナログ変換器６，６’の第１および第２のグループを備える。各変換器６，６’は、例えば、スイッチ式キャパシタ変換器であり得、図２の双方向バッファレス型変換器の一般的な形態を有し得る。各グループが１つの変換器を有する図６の実施形態において、各グループは、同じ個数のバッファレス型双方向デジタルアナログ変換器６，６’を含む。しかしながら、本発明は、唯１つの変換器のグループには限定されない。
【００５２】
各デジタルアナログ変換器６，６’の出力は、それぞれの容量性負荷に接続される。第１の変換器６の出力は、第１の容量性の負荷ＣＬＯＡＤに接続され、第２の変換器６’の出力は、第２の容量性の負荷ＣＬＯＡＤ’に接続される。
【００５３】
図６の変換器３３は、第１および第２のスイッチ式キャパシタネットワーク７，７’をさらに備える。第１のスイッチ式キャパシタネットワーク７は、第１の変換器６の出力に接続され、第２のキャパシタネットワーク７’の出力は、第２の変換器６’の出力に接続される。したがって、容量性の負荷ＣＬＯＡＤ，ＣＬＯＡＤ’およびスイッチ式キャパシタネットワーク７，７’の両方は、変換器６，６’によって経験される有効な負荷の全体に寄与する。キャパシタネットワーク７，７’の各々は、ｍ個のキャパシタＣ１，Ｃ２，・・・，Ｃｍのセットを備える。スイッチ式キャパシタネットワーク７，７’における各キャパシタには、それぞれのスイッチ２９，２９’（キャパシタをキャパシタネットワークからの出力に選択的に接続する）が、提供される。
【００５４】
変換器はさらに、コンパレータ８を備える。コンパレータは、１つの変換器６からの出力とその他の変換器６’からの出力とを比較するように提供される。１つの変換器６からの出力は、コンパレータの＋入力に接続され、その他の変換器６’の出力は、変換器の−入力に接続される。コンパレータは、Ｖ＋がＶ−よりも大きい場合に、その出力において、ロジック１状態を与えるように働く（ここに、Ｖ＋は＋入力端子における入力電圧を示し、Ｖ−は−入力端子における入力電圧を示す）。そうでない場合、コンパレータは、ロジック０状態を出力する。
【００５５】
図６の変換器は、コンパレータ８の出力に基づいてスイッチ式キャパシタネットワーク７，７’を制御するための制御回路をさらに備える。図６の実施形態において、制御回路は、カウンタ９を備える。コンパレータ８からの出力は、カウンタ９のクロック入力ＣＫに接続される。カウンタは、ｍビット（またはそれよりも高い）のカウンタである。カウンタ出力の最下位ビットにおいてロジック状態「１」があるときに、キャパシタＣ１がキャパシタネットワークの出力に（それぞれのスイッチを閉じることによって）接続され、カウンタ出力の第２のビットにおいてロジック状態「１」があるときに、次のキャパシタＣ２がキャパシタネットワークの出力に接続される、等々が行なわれるように、キャパシタネットワークのスイッチ２９，２９’は、カウンタ９からの出力によって制御される。
【００５６】
キャパシタネットワーク７，７’のキャパシタは、２進キャパシタ（ｂｉｎａｒｙ−ｓｃａｌｅｄ  ｃａｐａｃｉｔｏｒ）であり得る。これらは、Ｃｉ＝ａ（ｉ−１）Ｃ１（但し、ａは正の一定な係数）となるように働き得る。係数ａは、例えば、各キャパシタの値が直前のキャパシタの値の２倍となるように、２に等しくあり得る。
【００５７】
カウンタ９は、第２の入力ＲＳＴを有する。これは、カウンタの出力を００・・・００にリセットするリセット入力である。
【００５８】
キャパシタネットワーク７、７’の出力は、それぞれのＤＡＣ６，６’の負荷キャパシタンスに接続される。このようにして、キャパシタネットワーク７，７’におけるキャパシタは、制御回路の制御のもとで、ネットワークの出力に接続されるので、それぞれのＤＡＣ６，６’の有効な負荷キャパシタンスを増加させる影響がある。
【００５９】
本発明の好ましい実施形態において、双方向バッファレス型デジタルアナログ変換器６，６’の各々の内部のキャパシタンスは、負荷キャパシタンスＣＬＯＡＤ、ＣＬＯＡＤ’のそれぞれの可能な最大の値よりも大きく設定される。このため、各ＤＡＣ６，６’の初期の出力特性は、図４に示されたものと同様であり得る。その後、キャパシタネットワーク７，７’のキャパシタを負荷キャパシタンスに接続するために、それらを選択的に「スイッチイン」することにより、動作の較正フェーズにおいて、有効なキャパシタンスが増加する。各変換器６，６’の出力特性は図３に示される形を有しているので、較正フェーズの最後において、有効な負荷キャパシタンスは、ＤＡＣの内部キャパシタンスと等しいか、ほとんど等しい。
【００６０】
較正動作は、変換器３３が「パワーオン」されるときに、行なわれ得る。較正プロセスは、例えば、周辺温度の任意の変動を補正するために、動作の間のインターバルにおいて、追加的または代替的に実行され得る。
【００６１】
動作の較正フェーズは、図７を参照して記述される。
【００６２】
最初に、カウンタ９のＲＳＴ入力にリセットパルスが加えられ、カウンタ出力が００・・・００に設定される。その結果、各キャパシタネットワークのすべてのキャパシタに関連するスイッチ２９，２９’は開（ｏｐｅｎ）となるため、各キャパシタネットワーク７，７’のすべてのキャパシタは、それぞれの負荷キャパシタとの接続を断たれる。
【００６３】
較正フェーズの間に２つの変換器６，６’に入力されるコードは、変換器が正しく較正され図３の出力特性を有している場合に、２つの変換器に等しい出力を与えさせるコードとして選択される。原理的に、較正フェーズの間に２つの変換器６，６’に入力されるコードは、要求される同じ出力電圧を与える任意の２つのコードであり得る。しかしながら、結果としてのシステムは、較正フェーズの間に２つの変換器６，６’に入力されるコードが変換器の中間的なスケールの電圧（すなわち、１／２（ＶＨ＋ＶＬ））に対応するように、チューニングされ得る。これにより、チューニングされたシステムの分解能は、較正フェーズの間に２つの変換器６，６’に入力されるコードが、要求される出力電圧のような、変換器の中間的なスケールの電圧を与えるコードではない場合に、低下され得る。いくつかのペアの入力コードは、同じ出力電圧に（図４と同じように）対応し得、キャパシタネットワーク７，７’のキャパシタのキャパシタンスは、負荷キャパシタンスＣＬＯＡＤよりもはるかに大きくなるように要求され得る。このため、較正フェーズの間に２つの変換器６，６’に入力されるコードは、好ましくは、要求される出力電圧のような、中間的なスケールの変換器の電圧を与える２つのコードであるので、第１の変換器６は入力コード０１１・・・１１を有し、第２の変換器６への入力コードは２進的な補数である１００・・・００であり得る。この場合、各変換器からの要求される出力電圧は、変換器の中間的なスケールの電圧である。
【００６４】
図７の第１のステージ１１は、ゼロ化フェーズである。このゼロ化フェーズにおいて、入力コード０１１・・・１１１を有する第１の変換器６は、出力として出力電圧レベルＶＬを生成し、入力コード１００・・・００を有する変換器６’は、出力として出力レベルＶＨを生成する。図７において、入力０１１・・・１１を有する第１の変換器６の出力は、破線１０で示されており、入力コード１００・・・００を有する第２の変換器６’からの出力は、破線１０’で示されている。
【００６５】
ゼロ化フェーズ１１の間、コンパレータ８の＋入力は電圧ＶＬを経験し、コンパレータへの−入力はＶＨを経験する。コンパレータは、Ｖ＋がＶ−よりも大きい場合に、その出力においてロジック１状態を与えるように働き、そうでない場合に、ロジック０状態を与えるように働き、ゼロ化フェーズ１１におけるコンパレータ８からの出力は、ロジック０信号である（なぜならば、Ｖ＋（＝ＶＬ）は、Ｖ−（＝ＶＨ）よりも小さいため）。コンパレータからの出力は、図７において、実線１０’’で示されている。
【００６６】
コンパレータの出力は０であるので、カウンタは、ゼロ化フェーズ１１の間に進行（ａｄｖａｎｃｅ）しない。
【００６７】
ゼロ化フェーズ１１の後には、デコード化フェーズ１２が続いている。図４に示されているように、デコード化フェーズ１２の間、変換器６，６’の内部キャパシタンスがそれらのそれぞれの負荷キャパシタンスよりも大きい場合、第１の変換器６からの出力電圧（Ｖ０１１・・・１１）は、第２の変換器６’からの出力電圧（Ｖ１００・・・００）よりも大きい。結果として、コンパレータ８の入力は、デコード化フェーズ１２において、Ｖ＋＞Ｖ−を有し、コンパレータ８の出力において、ロジック１状態が生成される。このため、カウンタは、００・・・００から００・・０１まで進行し、各キャパシタネットワーク７，７’の第１のキャパシタンスＣ１は、それぞれのスイッチを閉じることにより、ネットワークの出力に接続され、その結果、それぞれの負荷キャパシタンスに接続される。
【００６８】
デコード化フェーズ１２の後には、ゼロ化フェーズ１１ａがさらに続いている。次に、ゼロ化フェーズ１１ａの後には、さらなるデコード化フェーズ１２ａが続いている。第２のデコード化フェーズ１２ａにおいて、各変換器６，６’の負荷キャパシタンスは、ここでは、最初のデコード化フェーズ１２におけるものよりも、わずかに大きい。なぜならば、ここでは、スイッチ式キャパシタネットワークの第１のキャパシタンスＣ１が、各変換器６，６’の有効な負荷に寄与するからである。このため、第１の変換器６からの出力電圧は、第１のデコード化フェーズ１２におけるその出力電圧と比べると、低下し、第２の変換器６’からの出力電圧は、ここでも第１のデコード化フェーズ１２におけるその出力電圧と比べてみると、増加する。図７は、第２のデコード化フェーズ１２ａの間に第１の変換器からの出力レベルが第２の変換器からの出力レベルよりも常に大きい場合を示しており、その結果、関係Ｖ＋＞Ｖ−は、常にコンパレータの入力に当てはまる。第２のデコード化フェーズ１２ａにおいて、コンパレータはここでもロジック１状態を出力し、カウンタはここでも１だけ進行する。この結果、スイッチ式キャパシタネットワーク７，７’の次のキャパシタは、それぞれのスイッチを閉じることにより、ネットワークの出力に接続され、その結果、それぞれの負荷キャパシタンスに接続される。
【００６９】
その後、ゼロ化フェーズおよびデコード化フェーズは、交互に繰り返される。各デコード化フェーズにおいて、変換器６，６’の有効な負荷キャパシタンスは、以前のデコード化フェーズにおけるものよりもわずかに大きい。なぜならば、キャパシタネットワーク７，７’のさらなるキャパシタがキャパシタネットワークの出力に接続され、これにより、変換器の有効な負荷に寄与するからである。第１の変換器６から出力された電圧は、各デコード化フェーズにおいて、以前のデコード化フェーズにおけるものよりもわずかに小さい。これに対し、第２の変換器６’から出力された電圧は、各デコード化フェーズにおいて、以前のデコード化フェーズにおけるものよりも、わずかに大きい。結局、キャパシタネットワーク７，７’の十分なキャパシタが、キャパシタネットワークの出力に接続され、これにより、負荷に寄与しているときに、デコード化フェーズにおいて第１の変換器６から出力された電圧は、デコード化フェーズにおいて第２の変換器から出力された電圧よりも、小さくなり得る。このことは、図７において、第４のデコード化フェーズ１２ｄの発生として示されている。第４のデコード化フェーズ１２ｄにおいて、コンパレータは、その出力においてロジック１状態を与えない。なぜならば、コンパレータの入力は、ゼロ化フェーズと同様に、デコード化フェーズの間に、Ｖ−よりも小さなＶ＋を経験し得るからである。このため、カウンタは、さらに進行することはなく、その現在の値を格納する。キャパシタネットワーク７，７’の状態は、デコード化フェーズ１２ｄの間に入れ替わらない。
【００７０】
このため、図７に示されている較正プロセスは、図６の変換器の２つの「較正された」変換器６，６’を有する。較正プロセスは、各変換器６，６’に対し、それぞれの負荷キャパシタンスが変換器の内部キャパシタンスよりもわずかに大きくなるまで（あるいは、等しくなるまで）、各変換器の負荷キャパシタンスを増加させる。各変換器は、動作の較正フェーズの終了後、図３の理想的な特性に非常に類似した出力特性を有し得る。
【００７１】
動作の較正フェーズにかかる時間は、最大では、各スイッチ変換器ネットワーク７，７’に対して２ｍ個の可能な入力コードのすべてを周期的に繰り返すのに要求される時間であり得るが、カウンタは、特定のステージの後では進行し得ない。較正フェーズの持続時間は、変換器の１つのサイクルにかかる時間に依存し、スイッチ式キャパシタネットワークにおけるビット数に依存する。変換器がディスプレイ内に実現された典型的なインプリメンテーションにおいて、動作の較正フェーズを終了させるのにかかる時間は、１つのラインのデータをディスプレイに書き込むのにかかる時間程度であり得る。（１つのラインのデータをディスプレイに書き込むのにかかる時間は、ディスプレイのフレームレートや行の個数のようなファクターに依存するが、現在の典型的なディスプレイに対しては、およそ５０μ秒くらいであり得る）。
【００７２】
較正の精度（すなわち、負荷キャパシタンスの有効な値が変換器の内部キャパシタンスとマッチし得る精度）は、スイッチ式キャパシタネットワーク７，７’の分解能によって決定される。キャパシタネットワークのキャパシタがＣｉ＝ａｉ−１Ｃ１となるような場合、キャパシタネットワークの分解能は、第１のキャパシタンスＣ１の値を低下させることにより、増加され得る。しかしながら、このことは、キャパシタネットワーク７，７’の利用可能な最大のキャパシタンスが十分大きくなることを保証して、変換器のキャパシタンスへの負荷キャパシタンスのマッチングを保証するために、ネットワークにおけるキャパシタの個数を増加させる結果となる。
【００７３】
変換器のＬＳＢは、スイッチ式キャパシタネットワーク７，７’のＬＳＢと同じであるが、このことは必要要件ではない。スイッチ式キャパシタネットワーク７，７’のＬＳＢを変換器のＬＳＢと同じにすることは、スイッチ式キャパシタネットワーク７，７’に要求される分解能が、変換器におけるどこかに対して要求される分解能よりも大きくはならないという利点を有している。しかしながら、代替的に、スイッチ式キャパシタネットワーク７，７’のＬＳＢは、高精度、低分解能のシステムにおいて、中間点のより近いマッチングを可能にするために、変換器のＬＳＢよりも小さくされ得る。
【００７４】
図８は、本発明の変換器の典型的なインプリメンテーションを示している。このインプリメンテーションにおいて、変換器は、アクティブマトリックスディスプレイに実現される。図８において、変換器は、双方向デジタルアナログ変換器６，６’を備え、各々は、ビデオ入力を受信するために、それぞれのビデオライン１３，１３’（ディスプレイの幅にわたって走っている）に接続される。
【００７５】
アクティブマトリックスディスプレイ１４は、行列の行と列に配置されたピクセル１５を備える。従来のように、ピクセルは、ソースライン１６およびスキャニングライン（図示されず）によってアドレスされ得る。各ビデオライン，１３，１３’は、データシフトレジスタ１８によって制御されるスイッチ１７を介することにより、その他すべてのソースラインに接続される。各ソースライン１６は、スキャンドライバシフトレジスタ２０によって制御されるスイッチ１９を介することにより、１つの列におけるすべてのピクセルに接続される。
【００７６】
図８のディスプレイには、図６に示される変換器のスイッチ可能なキャパシタネットワーク７，７’、コンパレータ８、および、カウンタ９が、提供される。コンパレータのＶ＋入力は、ビデオライン１３に接続され、その結果、第１の変換器６の出力に接続される。また、コンパレータのＶ−入力は、第２のビデオライン１３’を介することにより、第２の変換器６’の出力に接続される。
【００７７】
ディスプレイの通常動作の間、スキャンドライバシフトレジスタ２０は、各行のピクセル１５をそれらのそれぞれのソースライン１６に順次接続する。そのような接続の時間のうちの１つの間、データドライバシフトレジスタは、ビデオライン１３，１３’をソースライン１６のペアに順次接続し、各行に沿って、ピクセルを２つずつ帯電させる。図８は、複数のピクセルのうち最も下にある各ピクセルが、それらそれぞれのソースラインに接続され、その他すべてのピクセルが、それらそれぞれのソースラインから接続を断たれるときの、ディスプレイを示している。さらに、最も左のソースラインのペアは、それらそれぞれのビデオライン１３，１３’に接続され、その他すべてのソースラインは、ビデオラインからの接続を断たれる。
【００７８】
このため、各変換器６，６’によって経験される負荷キャパシタンスは、１つのビデオラインの寄生キャパシタンスと、１つのソースラインの寄生キャパシタンスと、開いているデータドライバスイッチ１７のすべてと開いているピクセルスイッチ１９のすべてとのゲート・ドレインキャパシタンスと、帯電されているピクセルのキャパシタンスとの組み合わせである。変換器６，６’によって経験される負荷は、変換器がどのソースラインに接続されているか、および、変換器がどのピクセルに接続されているかに関わらず、実質的に同じである。
【００７９】
動作の較正フェーズの間、データドライバシフトレジスタおよびスキャンドライバシフトレジスタは、ピクセルの単一の行が、ソースラインに接続され、その結果、１つのソースラインが、各ビデオラインに接続されるように、働く。これらの接続は、動作の較正フェーズの間中、維持される。このことは、較正フェーズの間にディスプレイパネルによって生成された負荷が、通常動作の間にディスプレイによって生成された負荷と実質的に同じになり得ることを保証する。
【００８０】
本発明の変換器は、アクティブマトリクスディスプレイに実現され得る。上記アクティブマトリクスディスプレイは、液晶アクティブマトリクスディスプレイのようなものであり得るが、これには限定されない。
【００８１】
図６の変換器における２つの変換器／負荷のペアが名目上互いに同一ではない場合、各変換器の負荷に、異なる大きさのキャパシタンスを追加することが、必要であり得る。このことは原理的には可能であるが、較正のための一意的な解決法はもはや存在しない。較正フェーズにおいて０１１・・・１１の入力を受信する変換器の負荷に対してではなくむしろ、較正フェーズにおいて１００・・・００の入力を受信する変換器の負荷に、さらなるキャパシタンスが追加され得る。その結果、出力電圧特性の２つのアームは、中間点ではない点で出会い得る。複数の変換器が用いられるとき、１つの変換器は、不足している出力電圧を表示し得る（すなわち、どんな入力コードによっても入手されないいくらかの出力電圧が存在し得る）。また、その他の変換器は、繰り返された出力電圧を表示し得る（すなわち、２つ以上の異なる入力コードによって入手されるいくらかの出力電圧が存在し得る）。その結果、どの変換器も、正しくチューニングされ得ない。このため、図６の変換器における２つの変換器６，６’は、好ましくは名目上互いに同一である。図６の変換器はまた、好ましくは、負荷キャパシタンスＣＬＯＡＤ，ＣＬＯＡＤ’（実質的に互いに対して等しい）を用いて実現され得る。このことは、変換器が、例えば、図８にあるようなアクティブマトリクスディスプレイに実現されるときに、当てはまり得る。なぜならば、上記で説明されたように、２つの変換器の容量性の負荷は、実質的に、図８におけるものと等しいからである。しかしながら、２つの負荷は、必ずしも互いに対して等しくなく、２つの変換器は、必ずしも互いに対して同一ではない。
【００８２】
図６の実施形態において、変換器の各グループは、単一の変換器を備える。しかしながら、本発明は、これには限定されず、図９は、変換器の各グループが２つの変換器を含む本発明の第２の実施形態を示している。変換器６ａおよび６ｃは、第１のグループを形成し、変換器６ｂおよび６ｄは、第２のグループを形成し得る。グループ内の変換器の出力は、較正フェーズの間、互いに接続される。第１のグループの変換器６ａ，６ｃは、第１の入力コードを受信し、第２のグループの変換器６ｂ，６ｄは、異なる第２入力コードを受信する。
【００８３】
変換器６ａ〜６ｄの各々の出力は、それぞれの容量性の負荷に接続される。各変換器６ａ〜６ｄの出力はまた、ｍ個のキャパシタのスイッチ可能なキャパシタネットワークのそれぞれ（図６の実施形態のキャパシタネットワーク７，７’に類似している）に接続される。
【００８４】
図９の変換器３３は、Ｖ＋入力およびＶ−入力を有するコンパレータ８を備える。Ｖ＋入力は、第１のグループの変換器６ａ，６ｃの出力に接続され、Ｖ−入力は、変換器の第２のグループの変換器６ｂ，６ｄに接続される。コンパレータの出力は、ｍビットのカウンタ９（その出力は、ｍビットのチューニング変換器７ａ〜７ｄを制御する）に接続される。
【００８５】
図９の変換器は、コンパレータ８へのＶ＋入力が第１のグループの２つの変換器６ａ，６ｃの出力の平均であり、コンパレータ８へのＶ−入力が第２のグループの変換器６ｂ，６ｄからの出力の平均であるという点を除き、図６の変換器と実質的に同様な方法で動作する。好ましくは、変換器は、それらの内部キャパシタンスが、要求され得る最大の負荷キャパシタンスよりも大きくなり、各スイッチ式キャパシタネットワークのキャパシタがネットワークの出力に接続され、その結果、変換器によって経験される負荷キャパシタンスの全体が変換器の内部キャパシタンスと等しいか、ほとんど等しくなるように、働く。一般的に、図９の変換器の較正は、上記で図７を参照して記述されたプロセスに対応するので、詳細には記述されない。
【００８６】
図９の一般的な形態の変換器は、任意の偶数個の双方向デジタルアナログ変換器を有するように、なおかつ、複数の変換器が、２つのグループ（各グループには同じ個数の変換器が存在する）から成るように、実現され得る。
【００８７】
図１０は、本発明の第３の実施形態にしたがう変換器３３を示している。これは、一般的に、図６の第１の実施形態に対応し、差異のみが記述される。
【００８８】
図１０の実施形態において、サンプルアンドホルド回路が、コンパレータ８への各入力に提供される。図１０において、サンプルアンドホルド回路は、コンパレータ８のＶ＋入力とＶ−入力とにそれぞれ接続されたキャパシタ２１，２１’によって形成される。スイッチ２２は、コンパレータ８のＶ＋入力と第１の変換器６の出力との間に提供され、第２のスイッチ２２’は、コンパレータ８のＶ−入力と第２の変換器６’の出力との間に提供される。
【００８９】
図１０の実施形態において、変換器６，６’からの出力電圧は、スイッチ２２，２２’を適切に動作させることにより、サンプリングされ、キャパシタ２１，２１’に保持され得る。例えば、スイッチ２２，２２’は、スイッチに加えられるサンプリング制御信号ＳＡＭＰによって、開または閉にされ得る。変換器からのサンプリングされた出力は、コンパレータの入力において保持され、これは、入力電圧に反応するためにコンパレータに利用可能な時間を増加させ得る。
【００９０】
図１０において、サンプリングキャパシタ２１，２１’は、別個のキャパシタとして示されている。しかしながら、コンパレータ８の入力が十分高い寄生キャパシタンスを有する場合、サンプリングキャパシタとして入力の寄生キャパシタンスを用い、これにより、別個のサンプリングキャパシタを提供しなくてもよいようにすることが、可能であり得る。
【００９１】
図１１は、本発明のさらなる実施形態にしたがう変換器３３を示している。これは、一般的に、図１０の変換器に対応し、差異のみが記述される。
【００９２】
図１１の変換器において、コンパレータ８の出力とカウンタ９のクロック入力ＣＫとの間に、プルダウン回路が提供される。図１１において、プルダウン回路は、カウンタのクロック入力を接地に接続する第１のスイッチ２３と、コンパレータの出力をカウンタのクロック入力に選択的に接続する第２のスイッチ２４とを備える。第１のスイッチ２３は、サンプリングスイッチ２１，２１’を制御するサンプリング制御信号ＳＡＭＰによって、開および閉にされ得る。第２のスイッチ２４は、サンプリング信号の逆（！ＳＡＭＰ）によって、制御される。図９の変換器において、カウンタ９のＣＫ入力は、変換器６，６’からの出力電圧のサンプリングの間に、低く保持される。そうでない場合、カウンタ９のクロック入力は、コンパレータ８の出力に接続され、これにしたがう。
【００９３】
典型的なコンパレータ９は、そのクロック入力ＣＫに供給されるパルスの立ち上がりのみに反応し得る。プルダウン回路を提供することにより、クロックサイクルが、サイクルごとに１度低くされることが保証され、これにより、コンパレータのクロック入力ＣＫにおけるパルスについての信頼性のある検出が保証される。
【００９４】
図１２は、本発明のさらなる実施形態にしたがう変換器３３を示している。一般に、この実施形態は、カウンタ９のクロック入力ＣＫをプルダウンするためにプルダウン回路が提供される図１１の実施形態に対応する。しかしながら、図１２の変換器において、プルダウン回路は、ＡＮＤゲート２５が提供される。コンパレータ８の出力は、ＡＮＤゲート２５の１つの入力への入力であり、サンプリング制御信号の逆は、ＡＮＤゲートの第２の入力への入力である。サンプリング動作の間、ＡＮＤゲート２５の出力は低く、その結果、カウンタ９のＣＫ入力は、低く保たれる。他のとき、カウンタ９のＣＫ入力は、コンパレータ８の出力にしたがう。
【００９５】
図１０，１１，１２の実施形態は、変換器の各グループが唯１つの変換器のみを備える変換器に関して記述されてきた。しかしながら、この実施形態は、変換器の各グループが２つ以上の変換器を備える変換器にも適用され得る。
【００９６】
図１３は、本発明のさらなる実施形態にしたがう変換器３３を示している。一般に、この変換器もまた、図６の変換器に対応し、差異のみが記述される。
【００９７】
図１３の実施形態において、カウンタ９は、プレロード可能なカウンタである。前述の実施形態のカウンタ９と比較すると、図１３のカウンタ９は、第３の入力ＤＡＴＡ  ＩＮ（所望の内部カウント値をユーザがカウンタにロードすることを可能にする）を有する。これは、００・・・００のカウンタ出力から開始する較正プロセスの全体を実行する必要性がないという利点を有する。これは、変換器６，６’のキャパシタンスと負荷キャパシタンスとの間の差異に関するおおよそのアイデアをユーザが有しているときに、特に有用である。
【００９８】
図１３の実施形態は、変換器の各グループが唯１つの変換器のみを備える変換器に関して記述されてきた。しかしながら、この実施形態は、変換器の各グループが２つ以上の変換器を備える変換器にも適用され得る。図１３の実施形態はまた、サンプルアンドホルド回路を有する変換器、または、サンプルアンドホルド回路とプルダウン回路とを有する変換器にも適用され得る。
【００９９】
図１４は、本発明の第７の実施形態にしたがう変換器３３を示している。一般に、この実施形態もまた、図６の実施形態に対応し、差異のみが記述される。
【０１００】
図１４の実施形態において、スイッチ可能なキャパシタネットワーク７，７’は、ユーザが、制御回路をオーバーライドし、チューニングデータをスイッチ可能なキャパシタネットワーク７，７’に手動で入力することを可能にするために、データラッチに接続可能である。
【０１０１】
図１４の実施形態において、ｍビットのチューニングデータラッチ２６には、スイッチ可能なキャパシタネットワーク７，７’の入力に接続可能なデータラッチ２６の出力が、提供される。カウンタ９の出力はまた、スイッチ可能なキャパシタネットワーク７，７’の入力に接続可能である。キャパシタネットワークに入力される信号の制御は、セレクタスイッチ２７，２７’を用いて達成される。上記セレクタスイッチの各々は、データラッチ２６からの入力と、カウンタ９からの入力とを受信し、キャパシタネットワーク７，７’のそれぞれの入力へのオンワード送信（ｏｎｗａｒｄｓ  ｔｒａｎｓｍｉｓｓｉｏｎ）のために、１つの入力を選択する。図１４の実施形態において、セレクタ２７，２７’は、（キャパシタネットワークが制御回路によって制御可能なときに）手動的な動作または自動的な動作を選択する、ＡＵＴＯ／ＭＡＮ制御信号によって、制御可能なように示されている。ＡＵＴＯ／ＭＡＮ制御信号がロジック１状態を有するとき、データラッチ２６の出力が選択され、キャパシタネットワーク７，７’にそれが引き渡され、その結果、キャパシタネットワークの手動的な動作が可能になる。一方、ＡＵＴＯ／ＭＡＮ制御信号がロジック０状態を有するとき、セレクタ２７，２７’は、カウンタ９からの出力を選択し、キャパシタネットワーク７，７’にそれを引き渡す。
【０１０２】
図１４の実施形態は、変換器６，６’のキャパシタンスとそれぞれの負荷キャパシタンスとの間の差異に関する正確な知見をユーザが有しているときに、有用である。この実施形態はまた、試験にも有用である。なぜならば、２つ以上の異なるチューニングコードをチューニングデータラッチ２６に加えることにより、異なるチューニングコードの影響が、観測され得るからである。さらに、この実施形態は、製造時に変換器がチューニングされ、変換器が電源投入されたときに、正しいチューニングコードをチューニングデータラッチにロードするために、正しいチューニングコードがシステムのどこかに格納され得る場合にも有用である。
【０１０３】
図１５は、本発明のさらなる実施形態にしたがう変換器３３を示している。一般に、これは、図１４の実施形態に対応し、この実施形態においても、キャパシタネットワーク７，７’は、データラッチ２６に接続され、ユーザがキャパシタ７，７’にデータを直接的に入力することが可能である。図１５の実施形態において、外的に加えられるデータは、ＯＲゲート２８，２８’のそれぞれを用いることにより、キャパシタネットワーク７，７’に引き渡される。この実施形態において、ＯＲゲートの各ビットの出力が、データラッチ２６によって加えられるデータの対応するビットに等しくなるようにするために、カウンタ９が、リセットされなければならない。
【０１０４】
図１４および１５の実施形態は、変換器の各グループが唯１つの変換器のみを有する変換器に関して記述されてきた。しかしながら、この実施形態は、変換器の各グループが、２つ以上の変換器を有する変換器にも適用され得る。図１３および１４の実施形態はまた、サンプルアンドホルド回路を有する変換器、または、サンプルアンドホルド回路とプルダウン回路とを有する変換器にも適用され得る。
【０１０５】
図７に記述されている較正フェーズにおいて、較正フェーズに用いられる電圧レベルＶＨ，ＶＬは、変換器６，６’の通常動作に用いられる電圧と同じである。しかしながら、本発明は、このことを必要とせず、較正フェーズにおいて用いられる基準電圧は、変換器の通常動作において用いられるものとは異なり得る。例えば、較正フェーズにおいて、異なる電圧ＶＨ’，ＶＬ’を、ＶＨ’−ＶＬ’がＶＨ−ＶＬよりも大きくなるように選択すると、コンパレータの入力における電圧間の差の絶対値は（電圧の差の符号は変化しないが）、増加し得る。このことは、精度が劣るコンパレータが用いられることを可能にする。
【０１０６】
上記で記述された実施形態において、制御回路は、カウンタを備える。本発明は、代替的に、逐次近似レジスタを備える制御回路を用いて実現される。図１６は、逐次制御レジスタを備える制御回路を有する本発明の別の実施形態にしたがう変換器３４のブロック概略図である。
【０１０７】
一般に、図１６の変換器３４は、図６の変換器３３に対応し、双方向バッファレス型デジタルアナログ変換器６，６’の第１および第２のグループを備える。例えば、各変換器６，６’は、スイッチ式キャパシタ変換器であり、図２の一般的な形態の双方向バッファレス型変換器を有し得る。各グループは、同じ個数のバッファレス型双方向デジタルアナログ変換器６，６’を含む。図１６の実施形態において、各グループは、１つの変換器を含むが、上記実施形態は、唯１つの変換器のグループには限定されない。各デジタルアナログ変換器６，６’の出力は、容量性の負荷のそれぞれに接続される。双方向バッファレス型デジタルアナログ変換器６，６’の各々の内部キャパシタンスは、負荷キャパシタンスＣＬＯＡＤ，ＣＬＯＡＤ’のそれぞれの可能な最大の値よりも大きくなるように設定される。
【０１０８】
図１６の変換器３４は、第１および第２のスイッチ式キャパシタネットワーク７，７’をさらに備える。第１のスイッチ式キャパシタネットワーク７は、第１の変換器６の出力に接続され、第２のキャパシタネットワーク７’の出力は、第２の変換器６’の出力に接続される。スイッチ式キャパシタネットワーク７，７’は、図６のスイッチ式キャパシタネットワークに対応し、それらの記述は、繰り返されない。
【０１０９】
変換器は、コンパレータ８をさらに備える。１つの変換器６からの出力は、コンパレータの＋入力に接続され、他の変換器６’の出力は、変換器の−入力に接続される。図６の実施形態にあるように、コンパレータは、Ｖ＋がＶ−よりも大きい場合に、その出力において、ロジック１状態を与えるように働く（ここに、Ｖ＋は＋入力端子における入力電圧を表し、Ｖ−は−入力端子における入力電圧を表す）。そうでない場合、コンパレータは、ロジック０状態を出力する。
【０１１０】
図１６の変換器は、コンパレータ８の出力に基づいてスイッチ式キャパシタネットワーク７，７’を制御するための制御回路をさらに備える。図１６の実施形態において、制御回路は、ｍビット（またはそれよりも高い）の逐次近似レジスタ３５を備える。コンパレータ８からの出力は、逐次近似レジスタ３５の入力に接続される。逐次近似レジスタ３５の出力は、スイッチ式キャパシタネットワーク７，７’のスイッチ２９，２９’を制御する。
【０１１１】
逐次近似レジスタ３５の動作は、タイミング信号により、変換器の動作と同期化される。タイミング信号は、逐次近似レジスタの（図１６においてはＳＡＭＰとラベル付けされている）第２の入力に加えられる。タイミング信号は、図１０，１１，１２の実施形態において用いられているようなタイミング信号と同じものであり得る。逐次近似レジスタ３５は、なんらかの形態の外的なタイミング入力を有する必要がある。なぜならば、コンパレータの出力の状態（ロジック「１」またはロジック「０」のいずれか一方であり得る）に反応する必要があるからである。（カウンタを用いる実施形態において、カウンタは、コンパレータからのロジック「１」出力のみに反応する必要がある）。
【０１１２】
較正フェーズにおいて、逐次近似レジスタ３５は、最初にコード１００・・・００を出力する必要がある。上記出力は、逐次近似レジスタの出力の中間点である（そして、Ｃｉ＝ａ（ｉ−１）Ｃ１のときの２進キャパシタの場合の中間点に設定されるスイッチ式キャパシタネットワーク７，７’のキャパシタンスに対応する）。逐次近似レジスタ３５は、図１６においてはＳＴＡＲＴとラベル付けされた第３の入力が提供され、逐次近似レジスタ３５に加えられる信号は、１００・・・０００の出力を与えるように、それを設定することが可能である。このようにして、逐次近似レジスタは、最高位ビット（ＭＳＢ）で開始する負荷キャパシタンスを誘導する。すなわち、最も高い値のキャパシタンス（Ｃｉ＝ａ（ｉ−１）Ｃ１であるときの２進キャパシタの場合ではキャパシタンスＣｍ）に切り替えることにより、逐次近似レジスタは、最高位ビット（ＭＳＢ）で開始する負荷キャパシタンスを誘導する。
【０１１３】
コンパレータがロジック１出力を生成して、変換器がデコードする場合（すなわち、２つのコンパレータの出力カーブが図７における１２ａのように交差する場合）、逐次近似レジスタからの出力のＭＳＢは、ロジック１に維持され、キャパシタネットワーク７，７’の最も高い値のキャパシタンスは、スイッチインに維持される。次に最も高い値のキャパシタンスもまた、逐次近似レジスタからの出力の、次に最も高いビット（ｎｅｘｔ  ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ；第２の最高位ビット）を、ロジック１に設定することにより、スイッチインに維持され得る。
【０１１４】
しかしながら、コンパレータがロジック０を生成して、変換器がデコードする場合、逐次近似レジスタからの出力のＭＳＢは、ロジック０に設定され、キャパシタネットワーク７，７’の最も高いキャパシタンスは、スイッチアウトされる。逐次近似レジスタからの出力の次に（第２の）最も高いビットは、ロジック１に設定され、第２の最も高い価のキャパシタンスは、スイッチインされ得る。
【０１１５】
このようにして、逐次近似レジスタからの次の出力は、１１０・・０００または０１０・・・０００となり得る。これらは、逐次近似レジスタの出力範囲の３／４および１／４に対応する（そして、Ｃｉ＝ａ（ｉ−１）Ｃ１のときの２進キャパシタの場合の最大値の３／４または１／４に設定されるスイッチ式キャパシタネットワーク７，７’のキャパシタンスに対応する）。逐次近似レジスタに対する出力コードの可能な範囲は、２等分される。最初に、出力コードの範囲は、０００・・・０００から１１１・・・１１１であり、中間点の１００・・・０００が、第１の近似に用いられる。コンパレータからの出力に依存して、逐次近似レジスタ（スイッチ式キャパシタネットワークのキャパシタンスを、負荷キャパシタンスの全体が変換器の内部キャパシタンスに等しくなるように設定する）の出力コードの範囲は、０００・・・０００から１００・・・０００または１００・・・０００から１１１・・・１１１であることが知られており、コード０１０・・・０００または１１０・・・０００が、次の近似に用いられる。
【０１１６】
次に変換器がデコードするとき、第２の最高位ビットの値は、コンパレータからの出力に依存して、ロジック１に維持されるか、ロジック０に設定され、スイッチ式キャパシタネットワークの第２の最も高い値のキャパシタンスは、それに応じて、スイッチインに維持されるか、スイッチアウトされ得る。次に最も高いキャパシタンスをスイッチインするために、逐次近似レジスタの出力の次の最高位ビットは、ロジック１に設定され得る。その後、これらのステップは、次に最も高い最高位ビット、等々に対して繰り返される。逐次近似レジスタの可能な出力コードは、各ステップにおいて、２等分される。
【０１１７】
逐次近似レジスタによって生成される最終的な出力コードは、スイッチ式キャパシタンスネットワークが、Ｖ０１１・・・１１＞Ｖ１００・・・００を維持するのに必要な最も高い可能なキャパシタンスを与えるように（その結果、２つの出力電圧カーブが図７の領域１２ｃにおいてちょうど交差するように）、スイッチ式キャパシタネットワークを設定し得る。対照的に、カウンタを用いる実施形態は、スイッチ式キャパシタンスネットワークが、Ｖ０１１・・・１１＜Ｖ１００・・・００とするのに必要な最も低い可能なキャパシタンスを与えるように（その結果、２つの出力電圧カーブが図７の領域１２ｄにおいて交差しないように）、スイッチ式キャパシタンスネットワークを設定し得る。逐次近似レジスタを用いる実施形態において設定されるスイッチ式キャパシタンスネットワークのキャパシタンスは、カウンタを用いる実施形態において設定されるスイッチ式キャパシタンスネットワークのキャパシタンスよりも、少なくとも最下位ビット（ＬＳＢ）１つぶん低い。±１／２ＬＳＢは、デジタルシステムにおける有効かつ正確なチューニングであるため、どちらの実施形態も、良好な較正を与えると考えられる。しかしながら、逐次近似レジスタを用いる実施形態が、カウンタを用いる実施形態と全く同じ較正を達成することが所望される場合、図７における領域１２ｄのようにＶ０１１・・・１１＜Ｖ１００・・・００とするために、最下位ビット１つぶんが、逐次近似レジスタによって生成される最終的な出力コードに追加され得る。
【０１１８】
図１６は、図６に対応する実施形態における、逐次近似レジスタの使用を記述している。しかしながら、本明細書中に記述されてきたすべての実施形態は、カウンタの代わりに、逐次近似レジスタを用いることにより、インプリメントされ得る。
【０１１９】
本発明の変換器のうちの任意のものは、アクティブマトリクスディスプレイに実現され得る。上記アクティブマトリクスディスプレイは、例えば、液晶アクティブマトリクスディスプレイのようなものであり得るが、これには限定されない。
【図面の簡単な説明】
【０１２０】
【図１】図１は、既知のデジタルアナログ変換器のブロック概略図である。
【図２】図２は、双方向デジタルアナログ変換器の概略ブロック図である。
【図３】図３は、図２の双方向デジタルアナログ変換器の動作を示している。
【図４】図４は、負荷キャパシタンスと図２のデジタルアナログ変換器の内部のキャパシタンスとの間のミスマッチの効果を示している。
【図５】図５は、負荷キャパシタンスと図２のデジタルアナログ変換器の内部のキャパシタンスとの間のミスマッチの効果を示している。
【図６】図６は、本発明の第１の実施形態にしたがうデジタルアナログ変換器のブロック概略図である。
【図７】図７は、図６の回路の動作を示している。
【図８】図８は、アクティブマトリックスディスプレイに実現された図６のデジタルアナログ変換器を示すブロック概略図である。
【図９】図９は、本発明の第２の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１０】図１０は、本発明の第３の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１１】図１１は、本発明の第４の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１２】図１２は、本発明の第５の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１３】図１３は、本発明の第６の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１４】図１４は、本発明の第７の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１５】図１５は、本発明の第８の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１６】図１６は、本発明の第９の実施形態のデジタルアナログ変換器のブロック概略回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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