(57)【要約】  2トランジスタ不揮発性メモリセルが半導体本体内で形成される。メモリトランジスタウェルが、その半導体本体内に配置される。スイッチトランジスタウェルが、その半導体本体内に配置され、メモリトランジスタウェルから電気的に分離される。離隔されたソース領域およびドレイン領域を含むメモリトランジスタが、メモリトランジスタウェル内で形成される。離隔されたソース領域およびドレイン領域を含むスイッチトランジスタが、スイッチトランジスタウェル領域内で形成される。フローティングゲートは、メモリトランジスタおよびスイッチトランジスタのソース領域およびドレイン領域から絶縁され、それらと自己整合する。制御ゲートは、フローティングゲートの上方に配置され、フローティングゲートに対して位置合わせされ、またメモリトランジスタおよびスイッチトランジスタのソース領域およびドレイン領域と位置合わせされる。
2008547198.tif 000002
【特許請求の範囲】
【請求項１】
半導体本体と、
前記半導体本体内に配置されたメモリトランジスタウェルと、
前記半導体本体内に配置され、前記メモリトランジスタウェルから電気的に分離されたスイッチトランジスタウェルと、
離隔されたソース領域およびドレイン領域を含み、前記メモリトランジスタウェル内で形成されたメモリトランジスタと、
離隔されたソース領域およびドレイン領域を含み、前記スイッチトランジスタウェル内で形成されたスイッチトランジスタと、
前記メモリトランジスタおよび前記スイッチトランジスタの前記ソース領域およびドレイン領域から絶縁され、それらと自己整合するフローティングゲートと、
前記フローティングゲートの上方に配置され、前記フローティングゲートに対して自己整合し、また前記メモリトランジスタおよび前記スイッチトランジスタの前記ソース領域およびドレイン領域と自己整合する制御ゲートと
を含む2トランジスタ不揮発性メモリセル。
【請求項２】
スイッチトランジスタウェル内に配置され、フローティングゲートおよび制御ゲートを前記メモリトランジスタと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項1に記載の2トランジスタ不揮発性メモリセル。
【請求項３】
前記半導体本体がn型であり、
前記メモリトランジスタウェルおよび前記スイッチトランジスタウェルが、共にp型ウェルであり、
前記メモリトランジスタおよび前記スイッチトランジスタが、共にnチャネルトランジスタである、
請求項1に記載の2トランジスタ不揮発性メモリセル。
【請求項４】
前記半導体本体が、p型半導体基板内に配置されたn型ウェルである、請求項3に記載の2トランジスタ不揮発性メモリセル。
【請求項５】
前記半導体本体が、半導体基板内で形成されたn型ウェルであり、
前記スイッチトランジスタp型ウェルが、前記メモリトランジスタp型ウェルから離隔され、前記n型ウェルによって前記メモリトランジスタp型ウェルから分離される、
請求項3に記載の2トランジスタ不揮発性メモリセル。
【請求項６】
スイッチトランジスタp型ウェル内に配置され、フローティングゲートおよび制御ゲートを前記メモリトランジスタと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項5に記載の2トランジスタ不揮発性メモリセル。
【請求項７】
前記半導体本体が、半導体基板内で形成されたn型ウェルであり、
前記スイッチトランジスタp型ウェルが、前記メモリトランジスタp型ウェルから離隔され、前記n型ウェルによって、また前記スイッチトランジスタp型ウェルと前記メモリトランジスタp型ウェルとの間で前記n型ウェル内に形成された第2のn型ウェルによって、前記メモリトランジスタp型ウェルから分離される、
請求項3に記載の2トランジスタ不揮発性メモリセル。
【請求項８】
スイッチトランジスタp型ウェル内に配置され、フローティングゲートおよび制御ゲートを前記メモリトランジスタと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項7に記載の2トランジスタ不揮発性メモリセル。
【請求項９】
前記第2のn型ウェルの縁部が、前記メモリトランジスタp型ウェルおよび前記スイッチトランジスタp型ウェルの縁部から離隔される、請求項7に記載の2トランジスタ不揮発性メモリセル。
【請求項１０】
前記第2のn型ウェルの下方に配置された深いn型ウェルをさらに含む、請求項7に記載の2トランジスタ不揮発性メモリセル。
【請求項１１】
前記第2のn型ウェルおよび前記深いn型ウェルの縁部が、前記メモリトランジスタp型ウェルおよび前記スイッチトランジスタp型ウェルの縁部から離隔される、請求項10に記載の2トランジスタ不揮発性メモリセル。
【請求項１２】
前記メモリトランジスタp型ウェルの周縁部の周りに配置された、強化されたメモリトランジスタp型ウェル領域と、
前記スイッチトランジスタp型ウェルの周縁部の周りに配置された、強化されたスイッチトランジスタp型ウェル領域と
をさらに含む、請求項8に記載の2トランジスタ不揮発性メモリセル。
【請求項１３】
スイッチトランジスタp型ウェル内に配置され、フローティングゲートおよび制御ゲートを前記メモリトランジスタと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項12に記載の2トランジスタ不揮発性メモリセル。
【請求項１４】
前記メモリトランジスタウェルが、メモリトランジスタ特性のために最適化され、前記スイッチトランジスタウェルが、スイッチトランジスタ特性のために最適化される、請求項1に記載の2トランジスタ不揮発性メモリセル。
【請求項１５】
前記メモリトランジスタウェルおよび前記スイッチトランジスタウェルが、異なる深さに形成される、請求項1に記載の2トランジスタ不揮発性メモリセル。
【請求項１６】
前記メモリトランジスタウェルが、深いトレンチ分離領域によって前記スイッチトランジスタウェルから電気的に分離される、請求項1に記載の2トランジスタ不揮発性メモリセル。
【請求項１７】
半導体本体と、
前記半導体本体内に配置された少なくとも1つのメモリトランジスタウェルと、
前記半導体本体内に配置され、前記少なくとも1つのメモリトランジスタウェルから電気的に分離された、少なくとも1つのスイッチトランジスタウェルと、
各メモリトランジスタが、離隔されたソース領域およびドレイン領域を含む、前記少なくとも1つのメモリトランジスタウェル内で形成された複数のメモリトランジスタと、
各スイッチトランジスタが、前記メモリトランジスタの1つに関連付けられ、離隔されたソース領域およびドレイン領域を含む、前記少なくとも1つのスイッチトランジスタウェル内で形成された複数のスイッチトランジスタと、
各フローティングゲートが、関連付けられる前記スイッチトランジスタの前記ソース領域およびドレイン領域から絶縁され、それらと自己整合する、各メモリトランジスタに関連付けられたフローティングゲートと、
各制御ゲートが、そのフローティングゲートの上方に配置され、そのフローティングゲートと自己整合し、また関連付けられる前記少なくとも1つのスイッチトランジスタの前記ソース領域およびドレイン領域と自己整合する、各メモリトランジスタに関連付けられた制御ゲートと
を含む2トランジスタ不揮発性メモリセルのアレイ。
【請求項１８】
スイッチトランジスタウェル内に配置され、フローティングゲートおよび制御ゲートを前記メモリトランジスタの1つと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項17に記載のアレイ。
【請求項１９】
前記半導体本体がn型であり、
前記少なくとも1つのメモリトランジスタウェルおよび前記少なくとも1つのスイッチトランジスタウェルが、共にp型ウェルであり、
前記メモリトランジスタおよび前記スイッチトランジスタが、すべてnチャネルトランジスタである、
請求項17に記載のアレイ。
【請求項２０】
前記半導体本体が、p型半導体基板内に配置されたn型ウェルである、請求項19に記載のアレイ。
【請求項２１】
前記半導体本体が、半導体基板内で形成されたn型ウェルであり、
前記少なくとも1つのスイッチトランジスタp型ウェルが、前記少なくとも1つのメモリトランジスタp型ウェルから離隔され、前記n型ウェルによって前記メモリトランジスタp型ウェルから分離される、
請求項19に記載のアレイ。
【請求項２２】
スイッチトランジスタp型ウェル内に配置され、フローティングゲートおよび制御ゲートを前記メモリトランジスタと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項21に記載のアレイ。
【請求項２３】
前記半導体本体が、半導体基板内で形成されたn型ウェルであり、
前記少なくとも1つのスイッチトランジスタp型ウェルが、前記少なくとも1つのメモリトランジスタp型ウェルから離隔され、前記n型ウェルによって、また少なくとも1つの前記スイッチトランジスタp型ウェルと前記少なくとも1つのメモリトランジスタp型ウェルとの間で前記n型ウェル内に形成された第2のn型ウェルによって、前記少なくとも1つのメモリトランジスタp型ウェルから分離される、
請求項19に記載のアレイ。
【請求項２４】
スイッチトランジスタp型ウェル内に配置され、フローティングゲートおよび制御ゲートをメモリトランジスタと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項22に記載のアレイ。
【請求項２５】
低電圧n型ウェルの縁部が、前記メモリトランジスタp型ウェルおよび前記スイッチトランジスタp型ウェルの縁部から離隔される、請求項19に記載のアレイ。
【請求項２６】
前記低電圧n型ウェルの下方に配置された深いn型ウェルをさらに含む、請求項19に記載のアレイ。
【請求項２７】
前記低電圧n型ウェルおよび前記深いn型ウェルの縁部が、前記少なくとも1つのメモリトランジスタp型ウェルおよび前記少なくとも1つのスイッチトランジスタp型ウェルの縁部から離隔される、請求項26に記載のアレイ。
【請求項２８】
前記少なくとも1つのメモリトランジスタp型ウェルの周縁部の周りに配置された、強化されたメモリトランジスタp型ウェル領域と、
前記少なくとも1つのスイッチトランジスタp型ウェルの周縁部の周りに配置された、強化されたスイッチトランジスタp型ウェル領域と
をさらに含む、請求項27に記載のアレイ。
【請求項２９】
スイッチトランジスタp型ウェル内に配置され、フローティングゲートおよび制御ゲートをメモリトランジスタと共用する、少なくとも1つの追加のスイッチトランジスタをさらに含む、請求項28に記載のアレイ。
【請求項３０】
前記少なくとも1つのメモリトランジスタウェルおよび前記少なくとも1つのスイッチトランジスタウェルが、異なる深さに形成される、請求項17に記載のアレイ。
【請求項３１】
前記少なくとも1つのメモリトランジスタウェルが、深いトレンチ分離領域によって前記少なくとも1つのスイッチトランジスタウェルから電気的に分離される、請求項17に記載のアレイ。
【請求項３２】
前記少なくとも1つのメモリトランジスタウェルが、メモリトランジスタ特性のために最適化され、前記少なくとも1つのスイッチトランジスタウェルが、スイッチトランジスタ特性のために最適化される、請求項17に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル集積回路に関する。より詳細には、本発明は、不揮発性メモリセルおよびアレイのためのレイアウトに関する。
【背景技術】
【０００２】
プログラマブル集積回路内で使用するための2トランジスタ不揮発性メモリセルが当技術分野で知られている。図1Aおよび図1Bは、それぞれ、3対の2トランジスタ不揮発性メモリセルからなる例示的なグループの上面図と横断面図である。図1Bの横断面図は、図1Aの破線1B-1Bを介してとられている。
【０００３】
図1Aおよび図1Bの各2トランジスタ不揮発性メモリセル(その1つが、破線の矩形10内に示されている)は、図では、n型ウェル14内に形成された、符号12で示されているp型ウェルの内側で形成されている。各2トランジスタ不揮発性メモリセルは、p型ウェル内に配置された、メモリトランジスタと、そのメモリトランジスタによって制御されるスイッチまたはパストランジスタとを含む。メモリトランジスタは、セルをプログラムし、また消去するために使用される。スイッチトランジスタは、たとえば、FPGA内の相互接続を作成するために使用することができる。メモリトランジスタは、各2トランジスタ不揮発性メモリセルの右側で示されている能動領域16-1、16-2、16-3の各部から形成され、スイッチトランジスタは、各2トランジスタ不揮発性メモリセルの左側で示されている能動領域18-1、18-2、18-3の各部によって形成される。
当業者なら、メモリトランジスタとスイッチトランジスタの、鏡に映したような対が、図1Aおよび図1Bにおいて、p型ウェル内で示されていることに気づくことになる。接点20-1、20-2、20-3は、メモリトランジスタの各対用の共通ソース接続を形成し、接点22-1、22-2、22-3は、スイッチトランジスタの各対用の共通ソース接続を形成する。接点24-1、24-2、24-3は、セルの各対におけるメモリトランジスタの第1のトランジスタのドレインに接続し、接点28-1、28-2、28-3は、セルの各対におけるメモリトランジスタの第2のトランジスタのドレインに接続する。接点26-1、26-2、26-3は、セルの各対におけるスイッチトランジスタの第1のトランジスタのドレインに接続し、接点30-1、30-2、30-3は、セルの各対におけるスイッチトランジスタの第2のトランジスタのドレインに接続する。
【０００４】
共通制御ゲート32が、2トランジスタ不揮発性メモリセル全部の第1のメモリトランジスタおよびスイッチトランジスタに関連付けられ、共通制御ゲート34が、2トランジスタ不揮発性メモリセル全部の第2のメモリトランジスタおよびスイッチトランジスタに関連付けられる。フローティングゲートセグメント36-1、36-2、36-3は、それぞれ、図の3つのセル対における第1のメモリトランジスタおよびスイッチトランジスタに共通であり、(制御ゲート32の下に隠され、図1Aに示されていない)フローティングゲートセグメントは、図1Aおよび図1Bに示されている3つのセル対における第2のメモリトランジスタおよびスイッチトランジスタに共通である。当業者には理解されるように、フローティングゲートセグメントは、関連付けられる制御ゲートと位置合わせされる。
【０００５】
図1Aおよび図1Bに示されている2トランジスタ不揮発性メモリセルのプログラミング、消去、および通常モードの動作は、すべて当業者に周知である。手短に言えば、2トランジスタ不揮発性メモリセルは、メモリトランジスタを使用してプログラムされる。メモリトランジスタとスイッチトランジスタは同じフローティングゲートを共用するため、スイッチトランジスタは、メモリトランジスタのプログラムされた状態、または消去された状態に応じて、ターンオフまたはターンオンされる。
【０００６】
図1Aおよび図1Bを調べることによりわかるように、メモリトランジスタは、スイッチトランジスタより小さい。当業者には理解されるように、これによりメモリトランジスタがプログラムしやすくなり、またスイッチトランジスタが低いオン抵抗を有することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図1Aおよび図1Bに示されている2トランジスタメモリセルは、それらの所期の目的に対して十分に機能するが、その技術に改善の余地が残っている。
【課題を解決するための手段】
【０００８】
2トランジスタ不揮発性メモリセルが半導体本体内で形成される。メモリトランジスタウェルが、その半導体本体内に配置される。スイッチトランジスタウェルが、その半導体本体内に配置され、メモリトランジスタウェルから電気的に分離される。セルをプログラムし消去することができるメモリトランジスタは、メモリトランジスタウェル内で形成され、離隔されたソース領域およびドレイン領域を含む。回路要素間を相互接続するために使用することができるスイッチトランジスタは、スイッチトランジスタウェル領域内で形成され、離隔されたソース領域およびドレイン領域を含む。フローティングゲートは、メモリトランジスタおよびスイッチトランジスタのソース領域およびドレイン領域から絶縁され、それらと自己整合する。制御ゲートは、フローティングゲートの上方に配置され、フローティングゲートに対して自己整合し、またメモリトランジスタおよびスイッチトランジスタのソース領域およびドレイン領域と自己整合する。
【０００９】
2トランジスタ不揮発性メモリセルのアレイが、半導体本体内で形成される。メモリトランジスタウェルが、その半導体本体内に配置される。スイッチトランジスタウェルが、その半導体本体内に配置され、メモリトランジスタウェルから電気的に分離される。複数のメモリトランジスタが、メモリトランジスタウェル内で形成され、それぞれが、離隔されたソース領域およびドレイン領域を含む。複数のスイッチトランジスタが、スイッチトランジスタウェル領域内で形成され、それぞれが、メモリトランジスタの1つに関連付けられ、離隔されたソース領域およびドレイン領域を含む。各メモリトランジスタは、関連付けられるスイッチトランジスタのソース領域およびドレイン領域から絶縁された、またそれらと自己整合するフローティングゲートを含む。各メモリトランジスタはまた、そのフローティングゲートの上方に配置され、そのフローティングゲートと自己整合し、また関連付けられる少なくとも1つのスイッチトランジスタのソース領域およびドレイン領域と自己整合する制御ゲートを含む。複数のスイッチトランジスタを、あるメモリトランジスタに関連付けることができる。
【００１０】
本発明の他の態様によれば、メモリトランジスタとスイッチトランジスタが、異なるウェル内に配置されるため、メモリトランジスタウェルおよびトランジスタの特性と、スイッチトランジスタウェルおよびトランジスタの特性とを、これらのデバイスのそれぞれにとって望ましい異なる性能特性に、別々に最適化することができる。
【発明を実施するための最良の形態】
【００１１】
当業者なら、本発明の以下の説明は例示的なものにすぎず、決して限定するものではないことを理解するであろう。本発明の他の実施形態が、そのような当業者には容易に思いつくであろう。たとえば、本発明の例示的な実施形態は、p型バルク領域内に配置されたnチャネルトランジスタを使用して開示されているが、n型バルク領域内に配置されたp型トランジスタもまた使用することができる。さらに、ウェル分離技法が本明細書で開示されているが、当業者なら、シリコン・オン・インシュレータ(SOI)など他の分離技法を使用し、本発明の2トランジスタ不揮発性メモリセルおよびアレイを形成することができることを理解するであろう。
【００１２】
次に図2Aおよび図2Bを参照すると、共通の高電圧n型ウェル分離を使用する、本発明の一態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの、それぞれ上面図および横断面図が示されている。図2Bの断面は、図2Aの破線2B-2Bを介してとられている。
【００１３】
図1Aおよび図1Bの2トランジスタ不揮発性メモリセルと異なり、本発明の2トランジスタ不揮発性メモリセルは、メモリトランジスタ用に1つ、スイッチトランジスタ用に1つの異なるp型ウェルの中で分配される。図1Aおよび図1Bのように、メモリセルp型ウェルは、図では、n型領域40内に配置される。n型領域40は、典型的には、半導体基板(図示せず)内に配置されたn型ウェルであるが、当業者なら、領域40は、当技術分野で知られているように、半導体基板全体にわたって形成されたn型エピタキシャル層など、他の構造とすることができることを理解するであろう。n型ウェルは、約0.5ミクロンと約5ミクロンの間の深さと、約1016と約1018の間のドーピング濃度とを有する。
【００１４】
メモリトランジスタp型ウェル42が、n型ウェル40内に配置される。p型ウェル42は、約0.5ミクロンと約5ミクロンの間の深さを有し、典型的には、スイッチn型ウェル40より約30%深いものとすることができる。n型ウェル40は、約1016と約1018の間でドープすることができる。能動n型領域44および46が、メモリトランジスタp型ウェル42内で形成され、約1019と約1018の間のドーピング濃度とを有することができる。当業者には理解されるように、鏡に映したようなメモリトランジスタ構造が図2Aに示されており、接点48は、2つの別個のメモリトランジスタ用の共通ソースとして働く能動領域44の一部分に接続する。接点50は、メモリトランジスタの第1(上部)のトランジスタのドレイン領域に接続し、接点52は、メモリトランジスタの第2(下部)のトランジスタのドレイン領域に接続する。同様に、接点54は、2つの別個のメモリトランジスタ用の共通ソースとして働く能動領域46の一部分に接続し、接点56は、能動領域46内のメモリトランジスタの第1(上部)のトランジスタのドレイン領域に接続し、接点58は、能動領域46内のメモリトランジスタの第2(下部)のトランジスタのドレイン領域に接続する。したがって、図では、4つの別個のトランジスタが、メモリトランジスタp型ウェル42内に配置される。
【００１５】
第1のスイッチトランジスタp型ウェル60は、n型ウェル40内に配置され、メモリトランジスタp型ウェル42から離隔される。メモリトランジスタp型ウェル42と同様に、本発明では、鏡に映したようなスイッチトランジスタを使用することができる。したがって、能動領域62および64が、スイッチトランジスタp型ウェル60内で形成される。接点66は、2つの別個のスイッチトランジスタ用の共通ソースとして働く能動領域62の一部分に接続する。接点68は、能動領域62内のスイッチトランジスタの第1(上部)のトランジスタのドレイン領域に接続し、接点70は、能動領域62内のスイッチトランジスタの第2(下部)のトランジスタのドレイン領域に接続する。同様に、接点72は、2つの別個のスイッチトランジスタ用の共通ソースとして働く能動領域64の一部分に接続する。接点74は、能動領域64内のスイッチトランジスタの第1(上部)のトランジスタのドレイン領域に接続し、接点76は、能動領域64内のスイッチトランジスタの第2(下部)のトランジスタのドレイン領域に接続する。したがって、図では、4つの別個のトランジスタが、スイッチトランジスタp型ウェル60内に配置される。
【００１６】
第2のスイッチトランジスタp型ウェル80は、n型ウェル40内に配置され、第1のスイッチトランジスタp型ウェル60から反対の側で、メモリトランジスタp型ウェル42から離隔される。スイッチトランジスタp型ウェル60と同様に、鏡に映したようなスイッチトランジスタを、第2のスイッチトランジスタp型ウェル80内で使用することができる。したがって、能動領域82および84が、スイッチトランジスタp型ウェル80内で形成される。接点86は、2つの別個のスイッチトランジスタ用の共通ソースとして働く能動領域82の一部分に接続する。接点88は、能動領域82内のスイッチトランジスタの第1(上部)のトランジスタのドレイン領域に接続し、接点90は、能動領域82内のスイッチトランジスタの第2(下部)のトランジスタのドレイン領域に接続する。同様に、接点92は、2つの別個のスイッチトランジスタ用の共通ソースとして働く能動領域84の一部分に接続する。接点94は、能動領域84内のスイッチトランジスタの第1(上部)のトランジスタのドレイン領域に接続し、接点96は、能動領域84内のスイッチトランジスタの第2(下部)のトランジスタのドレイン領域に接続する。したがって、図では、4つの別個のトランジスタが、スイッチトランジスタp型ウェル80内に配置される。
【００１７】
(図2Bに見られる)フローティングゲートセグメント98は、メモリトランジスタp型ウェル42の能動領域44内で形成された上部メモリトランジスタと、第1のスイッチトランジスタp型ウェル60の能動領域64内で形成された上部スイッチトランジスタとに共通である。同様の(図2Bの断面の平面から外の)フローティングゲートが、メモリトランジスタp型ウェル42の能動領域44内で形成された下部メモリトランジスタと、第1のスイッチトランジスタp型ウェル60の能動領域64内で形成された下部スイッチトランジスタとに共通である。当業者には今までの説明から理解されるように、スイッチトランジスタp型ウェル60の能動領域62内で形成された2つのスイッチトランジスタは、図2Aおよび図2Bの左側から外れて位置する、したがって図に示されていない1対のメモリトランジスタに関連付けられる。
【００１８】
(図2Bに見られる)フローティングゲートセグメント100は、メモリトランジスタp型ウェル42の能動領域46内で形成された上部メモリトランジスタと、第2のスイッチトランジスタp型ウェル80の能動領域82内で形成された上部スイッチトランジスタとに共通である。同様の(図2Bの断面の平面から外の)フローティングゲートが、メモリトランジスタp型ウェル42の能動領域46内で形成された下部メモリトランジスタと、第2のスイッチトランジスタp型ウェル80の能動領域82内で形成された下部スイッチトランジスタとに共通である。当業者には今までの説明から理解されるように、スイッチトランジスタp型ウェル80の能動領域84内で形成された2つのスイッチトランジスタは、図2Aおよび図2Bの右側から外れて位置する、したがって図に示されていない1対のメモリトランジスタに関連付けられる。
【００１９】
図2Aおよび図2Bに示されているメモリセルのグループは、メモリトランジスタp型ウェル42内の能動領域44と能動領域46の間に中心がある垂直軸の周りで、またメモリトランジスタp型ウェル42ならびに第1および第2のスイッチトランジスタp型ウェル60および80内の接点48、54、66、72、86、92を介して走る水平軸の周りで対照となるように都合よく構成できることが好ましいことは明らかである。本発明のこの特徴は、ゲート数の大きいプログラマブル集積回路などの応用例向けに2トランジスタメモリセルの大規模アレイのレイアウトを容易にする。
【００２０】
図2Aおよび図2Bを調べることによりわかるように、制御ゲート102は、フローティングゲートセグメント98および100の上方に配置され、それらに位置合わせされる。制御ゲート102は、図1Aおよび図1Bに示されているグループ内の上部メモリトランジスタおよび上部スイッチトランジスタのすべてに、また、図1Aおよび図1Bに示されている上部トランジスタと同じ水平面内に配置される他のグループ内の上部メモリトランジスタおよびスイッチトランジスタに共通である。同様に、制御ゲート104は、図2Bの断面の平面から外にあるグループ内の下部メモリトランジスタおよびスイッチトランジスタに関連付けられたフローティングゲートセグメントの上方に配置され、それらに位置合わせされる。制御ゲート104は、図1Aおよび図1Bに示されているグループ内の下部メモリトランジスタおよび下部スイッチトランジスタのすべてに、また、図1Aおよび図1Bに示されている下部トランジスタと同じ水平面内に配置される他のグループ内の下部メモリトランジスタおよびスイッチトランジスタに共通である。
【００２１】
当業者には理解されるように、本発明のレイアウトでは、単一、直線のセグメント化されたポリシリコンラインを使用し、図1および図2に示されている2トランジスタ不揮発性メモリセルのグループの上部(および下部)メモリトランジスタおよびスイッチトランジスタ用のフローティングゲートのすべてを形成することが可能になる。
【００２２】
そのような当業者なら、n型ウェル40は、各2トランジスタ不揮発性メモリセル内のメモリトランジスタをそのスイッチトランジスタから電気的に分離するように働くことが有利であることに気づくことになる。この分離は、メモリトランジスタウェル内のメモリトランジスタとスイッチトランジスタウェル内のスイッチトランジスタとのグループ化と相まって、メモリセルのプログラミングおよび消去を可能にすることが有利であるだけでなく、ウェル、メモリトランジスタ、およびスイッチトランジスタを所望の特性のために別々に最適化することを可能にすることもまた有利である。たとえば、メモリウェルの深さ、ドーピング、拡散パラメータ、およびスイッチウェルの深さ、ドーピング、拡散パラメータを、メモリトランジスタ(たとえば、プログラミングおよび消去の方法および効率)およびスイッチトランジスタ(たとえば、速度、電流処理能力)の所望の特性のために別々に最適化することができる。
【００２３】
次に、図3Aおよび図3Bを参照すると、共通のn型ウェル分離および他のn型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの、それぞれ上面図および横断面図が示されている。図3Bの断面は、図3Aの破線3B-3Bを介してとられている。
【００２４】
図3Aおよび図3Bに示されている2トランジスタ不揮発性メモリセルのグループのレイアウトは、図2Aおよび図2Bに示されているものと同様である。図2Aおよび図2Bに示されているレイアウトの要素に対応する図3Aおよび図3Bのレイアウトの要素は、図2Aおよび図2Bにおけるそれらの対応物と同じ符号を使用して図3Aおよび図3Bにおいて指定されている。
【００２５】
n型ウェル40によって提供される分離に加えて、さらなる分離が、n型ウェル110の存在によって提供される。図3Aにおいて最も明らかに示されているように、n型ウェル110は、メモリトランジスタp型ウェル42、ならびにスイッチトランジスタp型ウェル領域60および80のそれぞれを囲む。図3Aおよび図3Bに示されているように、n型ウェル110の外縁部は、メモリトランジスタp型ウェル42、ならびにスイッチトランジスタp型ウェル領域60および80の縁部から離隔されることが好ましい。
【００２６】
次に、図4Aおよび図4Bを参照すると、共通のn型ウェル分離、および下にある深いn型ウェル分離を有する他のn型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの、それぞれ上面図および横断面図が示されている。図4Bの断面は、図4Aの破線4B-4Bを介してとられている。
【００２７】
図4Aおよび図4Bに示されている2トランジスタ不揮発性メモリセルのグループのレイアウトは、図3Aおよび図3Bに示されているものと同様である。図3Aおよび図3Bに示されているレイアウトの要素に対応する図4Aおよび図4Bのレイアウトの要素は、図3Aおよび図3Bにおけるそれらの対応物と同じ符号を使用して図4Aおよび図4Bにおいて指定されている。
【００２８】
図4Bを調べることにより、深いn型ウェル領域112は、n型ウェル領域110の下に形成されることがわかる。深いn型ウェル領域112は、トランジスタを含むp型ウェルより約0.3ミクロンと約3ミクロンの間の深さに形成することができる。
【００２９】
次に、図5Aおよび図5Bを参照すると、共通のn型ウェル分離、および下にある深いn型ウェル分離を有する他のn型ウェル分離、ならびに強化されたp型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの、それぞれ上面図および横断面図が示されている。図5Bの断面は、図5Aの破線5B-5Bを介してとられている。
【００３０】
図5Aおよび図5Bに示されている2トランジスタ不揮発性メモリセルのグループのレイアウトは、図4Aおよび図4Bに示されているものと同様である。図4Aおよび図4Bに示されているレイアウトの要素に対応する図5Aおよび図5Bのレイアウトの要素は、図4Aおよび図4Bにおけるそれらの対応物と同じ符号を使用して図5Aおよび図5Bにおいて指定されている。
【００３１】
n型ウェル領域110および深いn型ウェル領域112に加えて、強化されたp型領域114が、メモリトランジスタp型ウェル42、ならびにスイッチトランジスタp型ウェル60および80の周りに配置される。やはり当業者なら、n型ウェル110および深いn型ウェル112は、メモリトランジスタp型ウェル42、ならびにスイッチトランジスタp型ウェル60および80の縁部から離隔されるのではなく、図5Bにおいて最も明らかに示されているように、メモリトランジスタp型ウェル42、ならびにスイッチトランジスタp型ウェル60および80の縁部に位置することが好ましいことに気づくことになる。強化されたp型領域114は、p型ドーパント濃度のより高いエリアである。当業者なら、強化されたp型領域を追加し、深いn型ウェル領域112をデバイスに隣接して配置することにより、空間電荷領域が著しく削減されることを理解するであろう。空間電荷領域は、単に失われたエリアであるため、この幾何形状は、デバイスの間隔をより密にすることを可能にし、したがって、より間隔の密なレイアウトを可能にする。
【００３２】
現在開示されている2トランジスタ不揮発性メモリセルのグループでは、n型ウェル領域が最も濃くドープされる。深いn型ウェル領域112は、n型ウェル領域110の濃度の約25%にドープされる。n型ウェル領域40は、n型ウェル領域110の濃度より約1桁低い濃度にドープされる。強化されたp型ウェル領域は、空乏領域を削減するために、他のp型ウェル領域より高い濃度にドープされる。
【００３３】
次に、図6Aおよび図6Bを参照すると、深いトレンチ分離を使用する、本発明の他の態様による2トランジスタメモリセルのグループのレイアウトの、それぞれ上面図および横断面図が示されている。図6Bの断面は、図6Aの破線6B-6Bを介してとられている。
【００３４】
図6Aおよび図6Bの双方において容易にわかるように、深いトレンチ分離領域116は、メモリトランジスタp型ウェル42、ならびにスイッチトランジスタp型ウェル60および80のそれぞれの周りに配置される。当業者には理解されるように、また図6Bにおいて最も明らかに示されているように、深いトレンチ分離領域116は、n型ウェル領域40内に、垂直に下方に延びる。深いトレンチ分離領域116は、既知の技術を使用して形成される。
【００３５】
本発明の実施形態のすべてにおいて、メモリトランジスタp型ウェル42は、スイッチトランジスタp型ウェル60および80から切り離される。これは、プログラムおよび消去の効率のためにメモリトランジスタp型ウェル42を最適化することを、また、デバイス性能のためにスイッチトランジスタp型ウェル60および80を最適化することを可能にする。したがって、スイッチトランジスタp型ウェル60および80は、通常の低電圧またはI/Oデバイスp型ウェルとして形成することができる。さらに、スイッチトランジスタのソース/ドレインインプラント、チャネル長、ウェルインプラントは、低出力インピーダンスなど性能諸特性のために、またホットキャリア注入プログラミングをサポートするために最適化することができる。
【００３６】
同様に、メモリトランジスタのソース/ドレインインプラント、ハローインプラント、ウェルインプラント、チャネル長は、ホットキャリア注入またはFowler-Nordheimプログラムおよび消去の効率ならびにデバイス信頼性のために最適化することができる。接合の絶縁破壊レベルに応じて、スイッチトランジスタとメモリトランジスタを共に、低電圧ウェル内に配置することができ、あるいは、スイッチトランジスタを低電圧ウェル内に配置し、メモリトランジスタを高電圧ウェル内に配置し、メモリセルサイズに好ましい影響を与えるように、ウェル間の間隔を最適化することができる。
【００３７】
本発明の実施形態および応用例について示し、述べたが、本明細書における本発明の概念から逸脱することなしに、上述のものより多くの修正が可能であることが、当業者には明らかであろう。したがって、本発明は、添付の特許請求の範囲の精神のうちを除いて限定されない。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来技術の2トランジスタ不揮発性メモリセルのグループのレイアウトの上面図である。
【図１Ｂ】従来技術の2トランジスタ不揮発性メモリセルのグループのレイアウトの横断面図である。
【図２Ａ】共通の高電圧n型ウェル分離を使用する、本発明の一態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの上面図である。
【図２Ｂ】共通の高電圧n型ウェル分離を使用する、本発明の一態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの横断面図である。
【図３Ａ】共通のn型ウェル分離およびn型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの上面図である。
【図３Ｂ】共通のn型ウェル分離およびn型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの横断面図である。
【図４Ａ】共通のn型ウェル分離、および下にある深いn型ウェル分離を有するn型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの上面図である。
【図４Ｂ】共通のn型ウェル分離、および下にある深いn型ウェル分離を有するn型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの横断面図である。
【図５Ａ】共通のn型ウェル分離、および下にある深いn型ウェル分離を有するn型ウェル分離、ならびに強化されたp型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの上面図である。
【図５Ｂ】共通のn型ウェル分離、および下にある深いn型ウェル分離を有するn型ウェル分離、ならびに強化されたp型ウェル分離を使用する、本発明の他の態様による2トランジスタ不揮発性メモリセルのグループのレイアウトの横断面図である。
【図６Ａ】深いトレンチ分離を使用する、本発明の他の態様による2トランジスタメモリセルのグループのレイアウトの上面図である。
【図６Ｂ】深いトレンチ分離を使用する、本発明の他の態様による2トランジスタメモリセルのグループのレイアウトの横断面図である。
【符号の説明】
【００３９】
40    n型領域
42    メモリトランジスタp型ウェル
44    能動n型領域
46    能動n型領域
48    接点
50    接点
52    接点
54    接点
56    接点
58    接点
60    スイッチトランジスタp型ウェル
62    能動領域
64    能動領域
66    接点
68    接点
70    接点
72    接点
74    接点
76    接点
80    スイッチトランジスタp型ウェル
82    能動領域
84    能動領域
86    接点
88    接点
90    接点
92    接点
94    接点
96    接点
98    フローティングゲートセグメント
100    フローティングゲートセグメント
102    制御ゲート
104    制御ゲート
110    n型ウェル
112    深いn型ウェル領域
114    強化されたp型領域
116    深いトレンチ分離領域
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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