(57)【要約】【課題】信号処理装置を提供する。【解決手段】オフ抵抗の高い第１のトランジスタと、２つの異なるノードの間の導通を制御する第２のトランジスタと、電荷を保持するための容量素子と、トランジスタまたは抵抗素子等の電流制御素子とを有し、第２のトランジスタのゲートと電流制御素子の第２の電極が接続する第１のノードと、第１のトランジスタのソースとドレインの一方と容量素子の第１の電極と電流制御素子の第１の電極が接続する第２のノードと、を有し、第２のノードの容量（寄生容量を含む）は、第１のノードの容量（寄生容量を含む）の１０倍より大きいプログラマブルな信号処理装置である。容量素子が第１のノードには影響を与えないので、ブースティングの効果が大きく、かつ、電荷保持特性もよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタと容量素子と電流制御素子とを有し、
前記第２のトランジスタのゲートと前記電流制御素子の第２の電極が接続する第１のノードと、
前記第１のトランジスタのソースとドレインの一方と前記容量素子の第１の電極と前記電流制御素子の第１の電極が接続する第２のノードと、を有し、
前記第１のノードの電位を設定することにより、前記第２のトランジスタの導通を制御し、
前記第２のノードの寄生容量を含めた容量は、前記第１のノードの寄生容量を含めた容量の１０倍より大きいことを特徴とするプログラマブルな信号処理装置。
【請求項２】
前記電流制御素子が抵抗素子である請求項１記載の信号処理装置。
【請求項３】
前記電流制御素子がトランジスタである請求項１記載の信号処理装置。
【請求項４】
前記電流制御素子の第１の電極と第２の電極の間の導通が、前記第１のトランジスタと同期することを特徴とする請求項１または３記載の信号処理装置。
【請求項５】
前記第１のトランジスタが薄膜半導体層を有し、前記薄膜半導体層が酸化物である請求項１乃至４のいずれか一項に記載の信号処理装置。
【請求項６】
前記第２のトランジスタが単結晶の半導体を有する請求項１乃至５のいずれか一項に記載の信号処理装置。
【請求項７】
前記第１のトランジスタのゲートと、前記容量素子の第２の電極が同じ導電性材料からできていることを特徴とする請求項１乃至６のいずれか一項に記載の信号処理装置。
【請求項８】
前記第１のトランジスタがバックゲートを有することを特徴とする請求項１乃至６のいずれか一項に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示物は信号処理装置に関する。
【背景技術】
【０００２】
例えば、特許文献１乃至３では、パストランジスタのソース及びドレインを介した一対のノード間の接続を制御する信号処理装置（プログラマブルロジックデバイス、ＰＬＤ）が開示されている。当該信号処理装置においては、パストランジスタのゲートの電位が酸化物半導体等を用いたトランジスタをオフ状態にすることによって保持される。ここで、当該トランジスタでは、酸化物半導体等を用いることによって、きわめて高いオフ抵抗を実現しうる。そのため、当該信号処理装置においては、パストランジスタのオン状態あるいはオフ状態を長期間維持することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８５４７７５３号明細書
【特許文献２】米国特許出願公開第２０１２／０２１２９９５号明細書
【特許文献３】米国特許出願公開第２０１２／０２９３２００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
新しい回路構成の信号処理装置を提供する。
【課題を解決するための手段】
【０００５】
オフ抵抗の高い第１のトランジスタと、２つの異なるノードの間の導通を制御する第２のトランジスタと、電荷を保持するための容量素子と、トランジスタまたは抵抗素子等の電流制御素子と、第２のトランジスタのゲートと電流制御素子の第２の電極が接続する第１のノードと、第１のトランジスタのソースとドレインの一方と容量素子の第１の電極と電流制御素子の第１の電極が接続する第２のノードと、を有し、第２のノードの容量（寄生容量を含む）は、第１のノードの容量（寄生容量を含む）の１０倍より大きいプログラマブルな信号処理装置である。
【０００６】
電流制御素子がトランジスタの場合、第１の電極、第２の電極はソース、ドレインに相当する。また、ゲートを第１のトランジスタのゲートに接続すると、第１の電極と第２の電極の間の導通が、第１のトランジスタと同期する。なお、第１のトランジスタがバックゲートを有してもよい。
【発明の効果】
【０００７】
特性の優れたプログラマブルロジックデバイスが得られる。例えば、容量素子が第１のノードには影響を与えないので、ブースティングの効果が大きく、かつ、電荷保持特性もよい。なお、効果はこれに限定されず、以下に詳述される。
【図面の簡単な説明】
【０００８】
【図１】信号処理装置の回路例を示す。
【図２】信号処理装置の等価回路例と動作例を示す。
【図３】信号処理装置の回路例と動作例を示す。
【図４】信号処理装置の回路例を示す。
【図５】信号処理装置の回路例を示す。
【図６】信号処理装置の回路例を示す。
【図７】信号処理装置の動作例を示す。
【図８】プログラマブルロジックデバイスの構成例を示す図とプログラマブルロジックエレメントの構成例を示す。
【図９】プログラマブルロジックエレメントの構成例を示す。
【図１０】プログラマブルロジックデバイスとスイッチの構成例を示す。
【図１１】プログラマブルロジックデバイスの構成例を示す。
【図１２】プログラマブルロジックデバイスの作製工程例を示す。
【図１３】プログラマブルロジックデバイスの主要な構造物のレイアウト例を示す。
【図１４】プログラマブルロジックデバイスの主要な構造物のレイアウト例を示す。
【発明を実施するための形態】
【０００９】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、実施の形態は以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、この開示物が開示する内容は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１０】
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、あるいは上記半導体膜に電気的に接続されたソース電極も意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、あるいは上記半導体膜に電気的に接続されたドレイン電極も意味する。また、ゲートはゲート電極も意味する。
【００１１】
（実施の形態１）
図１には、信号処理装置に用いられる回路例を示す。図１（Ａ）に示されるプログラマブルスイッチ１００では、パストランジスタ１２１のソースとドレインの導通をゲートの電位で制御される。プログラマブルスイッチ１００において、パストランジスタ１２１のゲートは、書き込みトランジスタ１１１のソースまたはドレインの一方に接続する。書き込み制御端子Ｇ１の電位によって、書き込みトランジスタ１１１のオンオフを制御する。
【００１２】
また、容量素子１３１を設ける。容量素子１３１は、意図的に形成されたもの以外に、意図せず形成されたもの（寄生容量）も含む。この例では、容量素子１３１の一方の電極は、パストランジスタ１２１のゲート（ノードＮ１）に接続し、他方の電極は容量電位供給端子Ｅ１に接続される。
【００１３】
書き込みトランジスタ１１１としては、各種のトランジスタを使用できるが、パストランジスタ１２１のゲート（ノードＮ１）の電位を必要とする時間保持するには、相応のオフ抵抗を必要とする。書き込みトランジスタ１１１としては、特許文献１乃至３に記載されているトランジスタを用いることができる。
【００１４】
パストランジスタ１２１としては、各種のトランジスタを使用できるが、オン抵抗の低いものが好ましい。また、パストランジスタ１２１はＮチャネル型でもＰチャネル型でもよい。以下では、パストランジスタ１２１はＮチャネル型であるとして例示する。
【００１５】
例えば、パストランジスタ１２１のソースとドレインの電位をいずれもローレベル電位とした状態で、書き込みトランジスタ１１１をオンとした後、データ入力端子Ｄの電位を適切な電位とすることで、ノードＮ１の電位とローレベル電位の差をパストランジスタ１２１のしきい値より高い電位とすると、パストランジスタ１２１はオン状態となる。その後、書き込みトランジスタ１１１をオフとしても、パストランジスタ１２１のゲートとチャネルとの間に形成される容量素子および容量素子１３１によりノードＮ１の電位が保持されるので、パストランジスタ１２１のオン状態は維持される。
【００１６】
例えば、以下の場合にはノードＮ１の電位を必要とする時間にわたって十分に保持できない可能性がある。まず、パストランジスタ１２１のソースとドレインの電位をいずれもローレベル電位とした状態で、書き込みトランジスタ１１１をオンとする。その後、ノードＮ１の電位をローレベル電位とする。この場合、書き込みトランジスタ１１１をオフとすると、パストランジスタ１２１はオフ状態なので、パストランジスタ１２１のゲートとチャネルとの間に形成される容量素子は非常に小さくなる。その結果、ノードＮ１の電位を必要とする時間にわたって十分に保持できない可能性がある。さらに、容量素子１３１が非常に小さい場合は、ノードＮ１の電位を必要とする時間にわたって十分に保持できない可能性が高くなる。この場合は、データ入力端子Ｄの電位をローレベルに保持することで、ノードＮ１の電位はローレベルを維持できる。
【００１７】
このように、ノードＮ１の電位を必要とする値にし、パストランジスタ１２１の導通を設定する操作はコンフィギュレーションと呼ばれ、そのような操作が可能な状態にあることをコンフィギュレーションモードにある、という。また、ノードＮ１の電位を設定するためのデータをコンフィギュレーションデータという。
【００１８】
例えば、書き込みトランジスタ１１１のオフ抵抗が１×１０２２Ωであり、容量素子１３１の容量が１０ｆＦ、パストランジスタ１２１のゲート容量が０．１ｆＦであれば、ノードＮ１の電位の変動のほとんどは、書き込みトランジスタ１１１のオフ抵抗と容量素子１３１の容量で決定され、その時定数は約１０００日であるので、１００日経過後でも容量素子１３１に蓄積された電荷の９０％程度が残存する。
【００１９】
プログラマブルスイッチ１００を有する信号処理装置においては、演算処理は通常は、書き込みトランジスタ１１１がオフ状態の時になされる。これはユーザーモードと呼ばれる。このとき、ノードＮ１は浮遊状態であり、パストランジスタ１２１のソースやドレイン、チャネルと容量結合しているため、パストランジスタ１２１のソースやドレインの電位が変動すると、その影響を受けて変動する。
【００２０】
すなわち、ノードＮ１の電位とパストランジスタ１２１のソースの電位の差がパストランジスタ１２１のしきい値より高い場合には、パストランジスタ１２１はオン状態であり、容量結合で、ソースあるいはドレインの電位の上昇がゲートにもおよび、ノードＮ１の電位は上昇する。このような効果をブースティング効果という。一般に、パストランジスタ１２１のゲートとチャネル（やソース、ドレイン）との間の容量が大きく、ノードＮ１に存在する他の容量（容量素子１３１等の容量）が小さいほどこの効果が大きい。
【００２１】
例えば、ブースティング効果が全くない場合には、パストランジスタ１２１のドレインにゲートと同じ電位が与えられると、ソースの電位は、ドレインの電位よりパストランジスタ１２１のしきい値分だけ低い電位となる（ただし、ドレインの電位＞ソースの電位、とする）が、ノードＮ１の電位が、パストランジスタ１２１のドレインの電位とパストランジスタ１２１のしきい値の和より高くなれば、ソースの電位はドレインの電位と同等となることができる。
【００２２】
このような効果は、パストランジスタのゲートにＳＲＡＭセルを接続して、定電圧を供給するタイプの信号処理装置では生じない。パストランジスタのゲートの電位が十分でない場合には、上記のように、ソースの電位がドレインよりも低い電位となる。これを避けるには、パストランジスタのゲートの電位は、あらかじめ十分に高く設定しておく必要がある。
【００２３】
また、上述のように、ブースティング効果は、容量素子１３１の容量がパストランジスタ１２１のゲート容量よりはるかに大きな場合にも生じにくい。上記の例では、容量素子１３１の容量がパストランジスタ１２１のゲート容量の１００倍であるので、パストランジスタ１２１のソースまたはドレインの電位の変動幅の１％程度しかゲートの電位は変動しない。したがって、この場合も、パストランジスタ１２１のゲートの電位を、あらかじめ十分に高く設定しておく必要がある。
【００２４】
ブースティング効果が顕著となるためには、容量素子１３１の容量は、パストランジスタ１２１のゲート容量と同程度あるいはそれより小さいことが求められる。例えば、容量素子１３１の容量を０．１ｆＦとすれば、パストランジスタ１２１のゲート容量も０．１ｆＦであるので、パストランジスタ１２１のソースまたはドレインの電位の変動幅の５０％程度もゲートの電位が変動する。しかし、容量素子１３１の容量を０．１ｆＦとすれば、その分、容量素子１３１の電荷の保持特性が悪化し、２０日後には保持されていた電荷の６０％程度が失われる。
【００２５】
このように、プログラマブルスイッチ１００では、容量素子１３１の容量が大きいと、電荷の保持特性が良好である一方、ブースティング効果が小さくなるため、パストランジスタ１２１のゲートに高い電位を供給しなければならず、容量素子１３１の容量が小さいと、ブースティング効果が大きくなる一方、電荷の保持特性が悪化するというトレードオフがある。
【００２６】
図１（Ｂ）に示すプログラマブルスイッチ１０１は、２つの書き込みトランジスタ（書き込みトランジスタ１１１と書き込みトランジスタ１４１）を直列に接続し、それらが接続するノードＮ２に容量素子１３１を接続することで上記のトレードオフを解消する。
【００２７】
書き込みトランジスタ１１１と書き込みトランジスタ１４１は、図に示すように連動して動作するように設計すると、回路構成が簡単であるが、独立して動作するようにしてもよい。また、書き込みトランジスタ１１１と書き込みトランジスタ１４１はジャンクションリークによる電荷の喪失を避けるため、チャネルが薄膜半導体層に形成されるトランジスタであることが好ましい。また、書き込みトランジスタ１１１と書き込みトランジスタ１４１のしきい値を制御する目的で、いずれか一方にバックゲートを設けてもよい。
【００２８】
パストランジスタ１２１のゲート（ノードＮ１）には、書き込みトランジスタ１４１のソースとドレインの一方が接続し、また、ノードＮ１には容量素子１３０の一方の電極も接続する。容量素子１３０は、意図的に形成されたもの以外に、意図せず形成されたもの（寄生容量）も含む。ここでは、容量素子１３０の他方の電極は容量電位供給端子Ｅ２に接続される。なお、容量素子１３０の容量は、小さいほどブースティング効果がより顕著になるので、意図的には形成しないほうがよい。ここでは、容量素子１３０の容量は容量素子１３１の容量より十分に小さい、すなわち、０．１倍未満であるとする。
【００２９】
プログラマブルスイッチ１０１の等価回路の例を図２（Ａ）に示す。図２（Ａ）は、ノードＮ１の電位がパストランジスタ１２１をオンとするように設定された際のユーザーモードでのものであり、このとき、書き込みトランジスタ１１１はきわめて大きな抵抗であるとする。
【００３０】
また、ノードＮ１の電位はパストランジスタ１２１がオンとなるような電位であるので、パストランジスタ１２１のゲート容量がノードＮ１とノードＩＮ（とノードＯＵＴ）の間に存在する。ここでは、パストランジスタ１２１のゲート容量は容量素子１３０の容量と同程度、すなわち、容量素子１３０の容量の０．３倍以上３倍以下とする。なお、上記のように、パストランジスタ１２１のゲート容量は、容量素子１３０の容量より大きければ大きいほどブースティング効果が顕著となり、この範囲に限定されるものではない。
【００３１】
なお、ノードＮ２と書き込み制御端子Ｇ１の間、および、ノードＮ１と書き込み制御端子Ｇ１の間に、それぞれ寄生容量１３５、寄生容量１３６が存在する。これらの寄生容量は書き込みトランジスタ１１１と書き込みトランジスタ１４１が、コンフィギュレーションモードにおいてオフとなる際に、それぞれ、ノードＮ２、ノードＮ１の電位を低下させる要因となるので、小さければ小さいほど好ましい。
【００３２】
データ入力端子ＤとノードＮ２の電位が異なれば、ノードＮ２の電位は変動するが、その変動の程度は、実効的には、書き込みトランジスタ１１１のオフ抵抗と容量素子１３１の容量によって決定される。例えば、書き込みトランジスタ１１１のオフ抵抗が１×１０２２Ωであり、容量素子１３１の容量が１０ｆＦであれば、時定数は約１０００日である。以下の議論は、これより十分に短い期間のものであるので、ノードＮ２の電位はデータ入力端子Ｄの電位の影響を受けないとする。また、ノードＮ２の電位はノードＮ１からの電荷の移動の影響を受けるが、後述の理由により、その変動は無視できる。すなわち、ノードＮ２の電位は一定であると仮定できる。
【００３３】
また、書き込みトランジスタ１４１のオフ抵抗は有限の値であるとする。ノードＩＮ（およびノードＯＵＴ）の電位が不変で、ノードＮ１とノードＮ２の電位が異なれば、ノードＮ１にある電荷がノードＮ２に移動するので、ノードＮ１の電位は変動するが、その変動の程度は、実効的には、書き込みトランジスタ１４１のオフ抵抗と容量素子１３０の容量とパストランジスタ１２１のゲート容量によって決定される。例えば、書き込みトランジスタ１４１のオフ抵抗が１×１０１３Ωであり、容量素子１３０の容量とパストランジスタ１２１のゲート容量の和が０．１ｆＦとすれば、時定数は約１ミリ秒である。
【００３４】
図２（Ｂ）には、ノードＩＮに電位ＶＬと電位ＶＨを周期的に繰り返すデューティ比０．５の信号が供給される場合のノードＮ１の電位ＶＮ１の変動を模式的に示す。
【００３５】
当初、電位ＶＩＮはＶＬに維持されており、電位ＶＮ１はノードＮ２の電位ＶＮ２とほぼ等しかったとする。なお、電位ＶＮ２は上述のとおり、一定であるとする。また、データ入力端子Ｄに入力された電位はＶＨであったとすると、電位ＶＮ２の上限はＶＨであるが、ここでは、それより低いものとする。上記のような寄生容量１３５等の作用により、電位ＶＮ２がＶＨより低くなることは一般的である。
【００３６】
その後、電位ＶＩＮは上述のように変動を始める。この変動に応じて、電位ＶＮ１も変動する。ここで、電位ＶＩＮがＶＨに上昇する際には、ブースティング効果により電位ＶＮ１が電位ＶＮ２より電位差ΔＶだけ高くなるため、書き込みトランジスタ１４１を介して正電荷がノードＮ１からノードＮ２へ移動し、電位ＶＮ１は低下する。
【００３７】
ただし、書き込みトランジスタ１４１のオフ抵抗と、容量素子１３０の容量とパストランジスタ１２１のゲート容量より定まる時定数が、電位ＶＩＮがＶＨである期間（パルスの持続期間）に比べると十分に大きいため、電位ＶＮ１の低下はわずかであるとする。
【００３８】
なお、ノードＮ２は正電荷が増加するため電位ＶＮ２は上昇するのであるが、容量素子１３１の容量が容量素子１３０の容量よりも十分に大きなため、電位の変動はないものと考える。すなわち、ノードＮ１の電位は、書き込みトランジスタ１４１から先の回路（容量素子１３１等）には影響を及ぼさず、これらを考慮する必要はない。
【００３９】
電位差ΔＶはブースティング効果の大きさを示すものであるが、これは、ノードＮ１とノードＩＮ（およびノードＯＵＴ）の間の容量（実質的にはパストランジスタ１２１のゲート容量とみなせる）のノードＮ１にかかわるすべての容量（実質的にはパストランジスタ１２１のゲート容量と容量素子１３０の容量の和とみなせる）に対する比率をノードＩＮの電位の変動幅に乗じたものである。
【００４０】
次に、電位ＶＩＮがＶＬに低下すると、ブースティング効果の逆の動き（逆ブースティング効果）により電位ＶＮ１が電位差ΔＶだけ低下する。ここで、逆ブースティング効果が始まった時点で、電位ＶＮ１は、電位（ＶＮ２＋ΔＶ）よりわずかに低下しているため、電位ＶＮ１はＶＮ２より低くなる。したがって、書き込みトランジスタ１４１を介して正電荷がノードＮ２からノードＮ１へ移動し、電位ＶＮ１はわずかに上昇する。しかし、この時点での電位ＶＮ１とＶＮ２の差はきわめて小さいので、電荷の移動はわずかであり、電位ＶＮ１の上昇もきわめて限定される。
【００４１】
このようにして、電位ＶＩＮの変動に応じて、電位ＶＮ１は上昇、下降を繰り返す。電位ＶＩＮがＶＨとなった直後に極大値をつけ、電位ＶＩＮがＶＬとなった直後に極小値をつけるが、極大値、極小値とも切り下がる。そして、極大値が低下することにより、極大値とＶＮ２の差が徐々に縮まって、ノードＮ１からノードＮ２に移る正電荷の量も減り、また、極小値が低下することにより、極小値とＶＮ２の差が徐々に拡大し、ノードＮ２からノードＮ１に戻る正電荷の量も多くなり、やがて極大値、極小値が一定の値に収斂する。
【００４２】
例えば、上記のようにデューティー比が０．５で、極大値と極小値の平均がＶＮ２となるような状態で、（極大値−ＶＮ２）と（ＶＮ２−極小値）が等しければ、極大値を付けた後にノードＮ１からノードＮ２に移動した正電荷が、極小値を付けた後にノードＮ２からノードＮ１に同じ量だけ戻る。このため、この周期に関しては、実効的なノードＮ１からの電荷の移動はなかったとみなせる。
【００４３】
極大値と極小値の収斂する値は、デューティー比によって異なり、電位ＶＩＮがＶＨである期間が占める割合が小さいほど、より高い値に収斂する。実際の信号処理装置の使用においては常に規則的なパルスが印加されることはなく、したがって、デューティー比０．５より小さい条件で評価してもよい。
【００４４】
ここで、重要なことが２つある。ひとつは、収斂した極小値からＶＬを差し引いた値が、パストランジスタ１２１のしきい値Ｖｔｈより高いことである。もし、しきい値Ｖｔｈより低くなると、その時点のパストランジスタ１２１はオフ状態となり、ブースティング効果が途絶えてしまうため、ノードＩＮの電位の変動に対してほとんど応答しなくなる。
【００４５】
２つ目は収斂した極大値からＶＨを差し引いた値δＶがパストランジスタ１２１のしきい値Ｖｔｈより高いことである。δＶがしきい値Ｖｔｈより高いと、ＶＩＮがＶＨのとき、ノードＯＵＴの電位はＶＨとなる。一方、δＶがしきい値Ｖｔｈより低いと、ＶＩＮがＶＨのとき、ノードＯＵＴの電位は（ＶＨ＋δＶ−Ｖｔｈ）（＜ＶＨ）となる。
【００４６】
以上の議論では、書き込みトランジスタ１４１のオフ抵抗を１×１０１３Ωとしたが、書き込みトランジスタ１１１と同様に、非常に大きなもの（１×１０１９Ω以上）としてもよい。この場合には、時定数が数十分以上になり、実質的には、上記の議論を無視できる。
【００４７】
上記の議論では、ユーザーモードにおいて書き込みトランジスタ１４１を大きな抵抗として扱ったが、書き込みトランジスタ１４１の代わりに、図１（Ｃ）に示すプログラマブルスイッチ１０１ａのように抵抗素子１４０を用いてもよい。抵抗素子１４０としては、ショットキー接合を組み合わせたものでもよい。ただし、ダイオードのように整流作用を示すものは好ましくない。また、構造はトランジスタであるが、常にオフとなるようなバイアスがゲートに印加されているものでもよい。
【００４８】
ユーザーモードでは、抵抗素子１４０の抵抗と容量素子１３０の容量で決定される時定数が、ノードＩＮ（あるいはノードＯＵＴ）に印加されるパルス幅に比べて十分大きければよい。ただし、コンフィギュレーションモードにおいては、この時定数が大きすぎると書き込みの障害となる。
【００４９】
例えば、抵抗素子１４０の抵抗と容量素子１３０の容量で決定される時定数が１ミリ秒とすれば、ノードＩＮに印加されるパルスが１０マイクロ秒あるいはそれ以下の幅のパルスである場合、抵抗素子１４０の先にある回路は全く考慮しなくてもよい。一方で、書き込みの際には、ノードＮ２からノードＮ１に電荷が移動して、設定した電位となるまでに、数ミリ秒は必要である。つまり、コンフィギュレーションモードからユーザーモードに移るまで数ミリ秒待たなければならない。
【００５０】
ただし、このことは例えば、１０個のプログラマブルスイッチ１０１ａを順に設定する場合に、数１０ミリ秒の時間が必要であることを意味するわけではない。１０個のプログラマブルスイッチ１０１ａを順に設定する場合においても数ミリ秒で設定できる。
【００５１】
例えば、１つのプログラマブルスイッチ１０１ａのノードＮ２の電位を設定したもの（と近い値）とするには、容量素子１３１の容量と書き込みトランジスタ１１１のオン抵抗により求まる時定数の数倍の時間があればよく、書き込みトランジスタ１１１のオン抵抗を比較的高い１×１０９Ωとしても、数十マイクロ秒あればよい。１０個のプログラマブルスイッチ１０１ａを順に設定するとして、約１ミリ秒で完了する。
【００５２】
その後、数ミリ秒経過すると、ノードＮ２にある正または負の電荷が、抵抗素子１４０を経由してノードＮ１へ移動する。厳密には、ノードＮ２にあった電荷が減少するため、ノードＮ２の電位は、当初設定したものと異なるが、容量素子１３１の容量は、容量素子１３０の容量やパストランジスタ１２１のゲート容量よりも十分に大きいため、ノードＮ２の電位の変動は無視できるほど小さく、また、ノードＮ１の電位はノードＮ２の電位とほとんど同じとなる。
【００５３】
一般に、構造的に、抵抗素子はトランジスタのような寄生容量が生じにくいので、容量素子１３０の容量を小さくでき、ブースティング効果を高める上で効果的である。
【００５４】
なお、実質的にノードＮ１の電位が、プログラマブルスイッチ１０１ａを設定した時点（プログラマブルスイッチ１０１ａにコンフィギュレーションデータが書き込まれた時点）ではなく、しばらく経過した後で、コンフィギュレーションデータに応じたものになるということは、コンフィギュレーションデータを書き込むときのパストランジスタ１２１のソースとドレインのノードの電位がいかなるものであっても、その後、ともにＶＬとなるように設定すれば、ブースティング効果を得ることができる、ということを意味する。
【００５５】
例えば、上記のように１０個のプログラマブルスイッチ１０１ａに順にコンフィギュレーションデータを入力するのに１ミリ秒で完了するとして、そのとき、各プログラマブルスイッチ１０１ａのノードＮ２の電位はＶＨとなったとする。一方、ノードＮ１の電位は、何らかの値となっていて、パストランジスタ１２１はオン状態である。
【００５６】
その後、ノードＩＮあるいはノードＯＵＴの電位がＶＨからＶＬになったとすると、ノードＮ１の電位は、逆ブースティング効果によって電位ＶＨより低い電位に低下するとする。すると、電位の高いノードＮ２から電位の低いノードＮ１へ正電荷が移動し、ノードＮ１の電位は再度、上昇し、数ミリ秒後には、ノードＮ２の電位とほぼ同じとなる。正電荷がノードＮ１へ移動したとしても、容量素子１３１の容量が容量素子１３０の容量よりもはるかに大きいためノードＮ２の電位の変動は無視できる。この状態で、ノードＩＮあるいはノードＯＵＴの電位がＶＬからＶＨに変化すると、ノードＮ１の電位も、ブースティング効果により上昇する。
【００５７】
この原理を利用すれば、図１（Ｃ）のデータ入力端子ＤとノードＩＮを接続することで、配線を削減できる。このような回路の例を図３（Ａ）に示す。プログラマブルスイッチ１０１ｂでは、データ入力端子Ｄの電位をＶＨとすると、パストランジスタ１２１のソースまたはドレインのうち、データ入力端子Ｄ側のものの電位もＶＨとなってしまう。
【００５８】
図１（Ａ）のプログラマブルスイッチ１００で、ノードＯＵＴの電位がＶＬで一定であるとする。次に、データ入力端子ＤとノードＩＮの電位をともにＶＨとし、また、書き込みトランジスタ１１１をオンとすると、ノードＮ１の電位はただちに、ＶＨとなり、パストランジスタ１２１はオンとなる。その結果、ノードＩＮとノードＯＵＴの間に電流が流れる。その後、書き込みトランジスタ１１１をオフとし、さらに、データ入力端子ＤとノードＩＮの電位をともにＶＬとすると、パストランジスタ１２１のソースまたはドレインの電位も低下し、ノードＮ１の電位は当初設定したものより低くなる。
【００５９】
図１（Ａ）のプログラマブルスイッチ１００で、ブースティング効果を大きくするために容量素子１３１の容量を小さくする場合は、ノードＮ１の電位の低下は著しいものとなる。その後、ユーザーモードにおいて、ノードＩＮ（データ入力端子Ｄ）の電位がＶＨとなったとしても、ノードＮ１の電位はＶＨを超えることはない。
【００６０】
図３（Ａ）のプログラマブルスイッチ１０１ｂでは、まず、コンフィギュレーションデータを書き込むために、データ入力端子Ｄの電位をＶＨとする。これにより、パストランジスタ１２１のソースまたはドレインの電位もＶＨとなる。そして、書き込みトランジスタ１１１をオンさせる。そのため、ノードＮ２の電位がＶＨとなる。ただし、ノードＮ１の電位は、直ちにＶＨとはならない。抵抗素子１４０の抵抗が非常に高いからである。そして、書き込みトランジスタ１１１をオフさせる。その後、データ入力端子Ｄの電位をＶＬとする。この場合、十分な時間が経過してからノードＮ１の電位がノードＮ２の電位とほぼ等しい値（ＶＨ程度）まで上昇する。それまで、パストランジスタ１２１はオフであり、データ入力端子ＤとノードＯＵＴの間に電流が流れることはない。ノードＮ１の電位がＶＨ程度となった時点で、データ入力端子ＤとノードＯＵＴの電位がＶＬであれば、十分なブースティング効果が得られる。結果、その後のユーザーモードにおいて、ノードＩＮ（データ入力端子Ｄ）の電位がＶＨとなったときに、ノードＮ１の電位はＶＨを超えることができる。
【００６１】
このような効果は、書き込みトランジスタ１４１のオフ抵抗が、上記に示したような適切な値にある時には、図１（Ｂ）に示すプログラマブルスイッチ１０１においても実現できる。ただし、書き込みトランジスタ１４１のオフ抵抗が著しく高い場合には、図３（Ｂ）に示すプログラマブルスイッチ１０１ｃのように、書き込みトランジスタ１４１のオンオフを書き込みトランジスタ１１１とは独立して制御できることが好ましい。
【００６２】
例えば、図３（Ｃ）に示すように、書き込みトランジスタ１４１のみがオンである期間と書き込みトランジスタ１１１と書き込みトランジスタ１４１がオンである期間ができるように、書き込み制御端子Ｇ０と書き込み制御端子Ｇ１の電位を設定する。さらに、書き込みトランジスタ１４１のみがオンである期間が終了する時点までに、データ入力端子Ｄの電位がローレベルとなっていることも必要である。
【００６３】
なお、通常のプログラマブルロジックデバイスでは、ノードＯＵＴは、トランジスタのゲートのような容量電極で終端される。この場合、ノードＩＮの電位がいかなるものであれ、ノードＩＮとノードＯＵＴの間を恒常的な電流が流れることはないとしてよい。
【００６４】
プログラマブルロジックデバイスでは、上記で説明したようなプログラマブルスイッチを複数設ける。図４にその例を示す。図４はプログラマブルロジックデバイスの一部を示す。なお、容量素子１３０に相当する容量は、極めて小さいため、省略している。
【００６５】
プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４の書き込みトランジスタ１１１乃至書き込みトランジスタ１１４のソースまたはドレインのうち、書き込みトランジスタ１４１乃至書き込みトランジスタ１４４に接続しないほうを、それぞれ、データ入力端子Ｄに接続する。書き込みトランジスタ１１１乃至書き込みトランジスタ１１４のソースまたはドレインのうち、書き込みトランジスタ１４１乃至書き込みトランジスタ１４４に接続するほうを容量素子１３１乃至容量素子１３４を接続する。書き込みトランジスタ１４１乃至書き込みトランジスタ１４４のソースまたはドレインのうち書き込みトランジスタ１１１乃至書き込みトランジスタ１１４に接続しないほうを、パストランジスタ１２１乃至パストランジスタ１２４のゲートに接続する。
【００６６】
そして、コンフィギュレーションモードでは、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４の電位によって、書き込みトランジスタ１１１乃至書き込みトランジスタ１１４および書き込みトランジスタ１４１乃至書き込みトランジスタ１４４のオンオフを制御しつつ、それぞれ、データ入力端子Ｄにプログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４に入力するデータを与えることで、パストランジスタ１２１乃至パストランジスタ１２４のゲートの電位を制御することができる。
【００６７】
図５は、図４で示した回路の応用例の１つであり、ルックアップテーブル１５２を示す。図４では、パストランジスタ１２１乃至パストランジスタ１２４のソースとドレインの接続先を示していなかったが、ルックアップテーブル１５２では、パストランジスタ１２１乃至パストランジスタ１２４のソースとドレインの一方（ノードＮ３乃至ノードＮ６）は、それぞれ、マルチプレクサ１１０の４つの入力端子に接続し、ソースとドレインの他方は信号入力端子Ｆに接続される。
【００６８】
選択制御端子Ａと選択制御端子Ｂのそれぞれに入力される信号によって、ノードＮ３乃至ノードＮ６のいずれか１つと出力端子Ｃが接続する。すなわち、４つのパストランジスタ１２１乃至パストランジスタ１２４のいずれか１つが選択される。
【００６９】
コンフィギュレーションモードでルックアップテーブル１５２にデータを入力する方法は図１（Ａ）において説明したものと同様である。ただし、その際、信号入力端子ＦとノードＮ３乃至ノードＮ６の電位はいずれもローレベルとしておくとよい。
【００７０】
ユーザーモードでは、選択制御端子Ａと選択制御端子Ｂに信号を入力し、その組み合わせによって出力端子Ｃよりハイレベルあるいはローレベルの電位が出力される。その際にも、当初、出力端子Ｃの電位と信号入力端子Ｆの電位をともにローレベルとし、その後、出力端子Ｃは浮遊状態、信号入力端子Ｆの電位はハイレベルとする。
【００７１】
選択制御端子Ａと選択制御端子Ｂの組み合わせによって選択されたパストランジスタのゲートの電位がハイレベルであれば、出力端子Ｃの電位は上昇し、ローレベルであれば電位はほとんど変動しない。
【００７２】
もし、パストランジスタのゲートの電位がハイレベルで固定されており、その状態で、信号入力端子Ｆがハイレベルに変わっても、ブースティング効果が生じないので、パストランジスタからは、そのしきい値だけ低い電位が出力される。
【００７３】
一方、図５のルックアップテーブル１５２では、パストランジスタ１２１乃至パストランジスタ１２４のゲートは浮遊状態であるため、ソースやドレインの電位によって、ゲートの電位が変動する。
【００７４】
例えば、コンフィギュレーションモードのとき、パストランジスタ１２１乃至パストランジスタ１２４のソースとドレインをともにローレベル、ゲートの電位をハイレベルとなるように設定し、その後、ゲートを浮遊状態とすると、その後のユーザーモードの際に、信号入力端子Ｆの電位をハイレベルとした段階で、ブースティング効果により、パストランジスタのゲートの電位はハイレベルよりも高くなる。その結果、パストランジスタより出力される電位は、パストランジスタのゲートの電位がハイレベルで固定されている場合の電位より高くなり、場合によってはハイレベルとなる。また、パストランジスタのゲートの電位がハイレベルよりも高くなることにより、パストランジスタのオン抵抗が低下する。
【００７５】
図４に示すプログラマブルロジックデバイスでは、任意のプログラマブルスイッチのデータを書き換えられるが、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のそれぞれにデータ入力端子Ｄと接続するためのコンタクトが設けられる必要がある。
【００７６】
図６には、プログラマブルスイッチを複数有する回路の別の例を示す。図６はプログラマブルロジックデバイスの一部を示す。この例でも、４つのプログラマブルスイッチ（プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４）を有するが、各プログラマブルスイッチの書き込みトランジスタ１１１乃至書き込みトランジスタ１１４が直列に接続した構成となる。そのため、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のそれぞれにデータ入力端子Ｄと接続するためのコンタクトが設けられる必要がない。
【００７７】
そのため、回路構成を単純化できる。また、コンタクトの数が減らせるため、コンタクト不良が低減し、歩留まりが向上する。さらに、コンタクト数が減るため、集積化が図れる。
【００７８】
書き込みトランジスタ１１１のソースとドレインの一方は、データ入力端子Ｄに接続する。また、書き込みトランジスタ１１４のソースとドレインの一方（ノードＮ１０）は、書き込みトランジスタ１４４を介して、パストランジスタ１２４のゲートに接続する。
【００７９】
書き込みトランジスタ１１１と書き込みトランジスタ１１２が接続するノードＮ７はパストランジスタ１２１のゲートに、書き込みトランジスタ１１２と書き込みトランジスタ１１３が接続するノードＮ８はパストランジスタ１２２のゲートに、書き込みトランジスタ１１３と書き込みトランジスタ１１４が接続するノードＮ９はパストランジスタ１２３のゲートに、それぞれ、書き込みトランジスタ１４１乃至書き込みトランジスタ１４３を介して、接続する。
【００８０】
このような接続構成を有する回路へのデータの書き込み方法について説明する。データの書き込みは、順に行われる必要がある。すなわち、いずれかのプログラマブルスイッチにおいて、データの書き込みや書き換えが必要な場合は、そのプログラマブルスイッチにデータの書き込みあるいは書き換えをおこなうのみならず、データ入力端子Ｄとそのプログラマブルスイッチの間にあるプログラマブルスイッチのデータを再度、書き換え、あるいは書き直す必要がある。
【００８１】
例えば、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のうち、プログラマブルスイッチ１０３のデータのみを変更する場合には、プログラマブルスイッチ１０３にデータを書き込んだ後、さらに、プログラマブルスイッチ１０２に、以前に書かれていたものと同じデータを書き込み、その後、プログラマブルスイッチ１０１に、以前に書かれていたものと同じデータを書き込むという方法を採用する。
【００８２】
具体的には、書き込みトランジスタ１１１乃至書き込みトランジスタ１１３をオン、書き込みトランジスタ１１４をオフとした状態で、データ入力端子Ｄに、プログラマブルスイッチ１０３に書き込むデータを入力する。次に、書き込みトランジスタ１１３と書き込みトランジスタ１１４をオフ、書き込みトランジスタ１１１と書き込みトランジスタ１１２をオンとした状態で、データ入力端子Ｄに、プログラマブルスイッチ１０２に書き込むデータ（以前に書き込まれていたデータ）を入力する。最後に、書き込みトランジスタ１１２乃至書き込みトランジスタ１１４をオフ、書き込みトランジスタ１１１をオンとした状態で、データ入力端子Ｄに、プログラマブルスイッチ１０１に書き込むデータ（以前に書き込まれていたデータ）を入力する。
【００８３】
このように特定のプログラマブルスイッチのデータのみを書き換えるには、本来書き換えなくてもよいプログラマブルスイッチのデータも書き換える必要があるので、処理時間がかかる。一方、例えば、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のすべてのデータを書き換える場合は、図４に示す回路と同程度の速度で実行できる。
【００８４】
プログラマブルロジックデバイスでは、ランダムにプログラマブルスイッチのデータを修正することは少なく、大きなブロックごと、あるいはデバイス全体を書き直す場合が多いので、図６のような回路構成および上記で説明した方法でのデータの書き込みでも問題は少ない。
【００８５】
図６に示す回路で、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のすべてのデータを書き換える場合について図７を用いて説明する。ここでは、ノードＮ７乃至ノードＮ１０の電位を、それぞれ、ローレベル、ハイレベル、ローレベル、ハイレベルとする場合（実線）、ハイレベル、ローレベル、ハイレベル、ローレベルとする場合（点線）の２通りを示す。
【００８６】
いずれの場合でも、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４に与えられるパルス幅は、それぞれ、Ｔ１、Ｔ２、Ｔ３、Ｔ４である。この例では、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４に与えられるパルスはほぼ同時に始まり、終了する時期が異なる。制御端子Ｇ４に与えられるパルスが最も短く、制御端子Ｇ１に与えられるパルスが最も長い。
【００８７】
ここで、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４に与えられるパルスが重なっている時期では、相当する書き込みトランジスタが同時にオンとなっている。
【００８８】
期間Ｔ１と期間Ｔ２の差（ΔＴ１）、期間Ｔ２と期間Ｔ３の差（ΔＴ２）、期間Ｔ３と期間Ｔ４の差（ΔＴ３）はすべて同じでもよいが、異なっていてもよい。例えば、ΔＴ１＜ΔＴ２＜ΔＴ３＜Ｔ４でもよい。ΔＴ１、ΔＴ２、ΔＴ３、Ｔ４は、それぞれ、プログラマブルスイッチ１０１、プログラマブルスイッチ１０２、プログラマブルスイッチ１０３、プログラマブルスイッチ１０４にデータを書き込むのに許容されている期間を意味する。
【００８９】
データ入力端子Ｄから遠いプログラマブルスイッチほど、信号の遅延が大きいので、データの書き込みには時間がかかるので、Ｔ４は十分に大きくする必要がある。一方で、データ入力端子Ｄに近いプログラマブルスイッチでは、信号の遅延が小さいので、データの書き込みは短時間で済み、ΔＴ１は小さくてもよい。したがって、信号の遅延に合わせてΔＴ１、ΔＴ２、ΔＴ３、Ｔ４を設定することで、より少ない時間ですべてのプログラマブルスイッチにデータを書き込むことができる。
【００９０】
図４乃至図６の書き込みトランジスタ１４１乃至書き込みトランジスタ１４４の代わりに図１（Ｃ）に示すような抵抗素子１４０を用いてもよい。また、図１乃至図５に示した回路は、その特徴を相互に組み合わせてもよい。
【００９１】
書き込みトランジスタ１１１等に用いることのできる酸化物半導体について説明する。
【００９２】
酸化物半導体は、例えば、インジウムを含む。インジウムを含む酸化物半導体は、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体が亜鉛を含むと、結晶質の酸化物半導体となりやすい。また、酸化物半導体の価電子帯上端のエネルギー（Ｅｖ）は、例えば、亜鉛の原子数比によって制御できる場合がある。
【００９３】
ただし、酸化物半導体は、インジウムを含まなくてもよい。酸化物半導体は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
【００９４】
なお、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、またはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。また、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。
【００９５】
また、酸化物半導体は、エネルギーギャップが大きい。酸化物半導体のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
【００９６】
トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、高純度真性化することが有効である。なお、酸化物半導体において、主成分以外（１ａｔｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニウムは酸化物中で不純物となる場合がある。従って、近接する膜中の不純物濃度も低減することが好ましい。
【００９７】
例えば、酸化物半導体中にシリコンが含まれることで不純物準位を形成する場合がある。また、酸化物半導体の表層にシリコンがあることで不純物準位を形成する場合がある。そのため、酸化物半導体の内部、表層におけるシリコン濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【００９８】
また、酸化物半導体中で水素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中で窒素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００９９】
酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
【０１００】
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１０１】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１０２】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
【０１０３】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１０４】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【０１０５】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【０１０６】
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１０７】
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
【０１０８】
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
【０１０９】
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１１０】
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
【０１１１】
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１１２】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
【０１１３】
酸化物半導体は、多層膜で構成されていてもよい。例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）とが、この順番で形成された多層膜であってもよい。
【０１１４】
このとき、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１１５】
または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）よりも小さくする。なお、エネルギーギャップは、例えば、光学的な手法により導出することができる。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。
【０１１６】
または、酸化物半導体は、例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ３）とが、この順番で形成された多層膜であってもよい。
【０１１７】
または、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。
【０１１８】
または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも小さくする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。
【０１１９】
または、例えば、トップゲート型のトランジスタのオン電流を高くするためには、酸化物半導体層（Ｓ３）の厚さは小さいほど好ましい。例えば、酸化物半導体層（Ｓ３）は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層（Ｓ３）は、電流密度の高い酸化物半導体層（Ｓ２）へ、ゲート絶縁膜を構成する元素（シリコンなど）が入り込まないようブロックする機能も有する。そのため、酸化物半導体層（Ｓ３）は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層（Ｓ３）の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
【０１２０】
また、酸化物半導体層（Ｓ１）は厚く、酸化物半導体層（Ｓ２）は薄く、酸化物半導体層（Ｓ３）は薄く設けられることが好ましい。具体的には、酸化物半導体層（Ｓ１）の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層（Ｓ１）の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、絶縁膜と酸化物半導体層（Ｓ１）との界面から電流密度の高い酸化物半導体層（Ｓ２）までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、信号処理装置の生産性が低下する場合があるため、酸化物半導体層（Ｓ１）の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体層（Ｓ２）の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１２１】
例えば、酸化物半導体層（Ｓ１）の厚さは酸化物半導体層（Ｓ２）の厚さより厚く、酸化物半導体層（Ｓ２）の厚さは酸化物半導体層（Ｓ３）の厚さより厚くすればよい。
【０１２２】
上記のような酸化物半導体の単層または多層を書き込みトランジスタ１１１等のチャネルに用いることができる。
【０１２３】
（実施の形態２）
図８（Ａ）に、プログラマブルロジックデバイスの構成をブロック図で示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【０１２４】
図８（Ａ）に示すように、プログラマブルロジックデバイス１５０は複数のプログラマブルロジックエレメント１５１を有する。そして、プログラマブルロジックエレメント１５１どうしは、プログラマブルロジックエレメント１５１間の接続構造を定義するための情報を含むコンフィギュレーションデータに従って、お互いの電気的な接続（接続可能性）が制御される。
【０１２５】
具体的に、プログラマブルロジックエレメント１５１間の接続は、複数の配線で構成される配線群と、配線群を構成する配線どうしの接続をコンフィギュレーションデータに従って制御するスイッチとを有する配線エレメントにより、おこなうことができる。
【０１２６】
また、図８（Ｂ）に、プログラマブルロジックエレメント１５１の構成をブロック図で一例として示す。プログラマブルロジックエレメント１５１は、ルックアップテーブル１５２と、フリップフロップ１５３と、マルチプレクサ１５４とを少なくとも有する。
【０１２７】
ルックアップテーブル１５２には、ルックアップテーブル１５２の論理ゲートとしての機能を定義するための情報を含んだコンフィギュレーションデータ１５８が入力される。すなわち、ルックアップテーブル１５２は、端子１５６からルックアップテーブル１５２に入力される入力信号の論理レベルと、ルックアップテーブル１５２から出力される出力信号の論理レベルの関係が、コンフィギュレーションデータ１５８に従って定められる。ルックアップテーブル１５２は、例えば、図５に示すような、あるいは、それをさらに発展させた回路構成を有する。
【０１２８】
フリップフロップ１５３には、ルックアップテーブル１５２からの出力信号が入力される。さらに、一のプログラマブルロジックエレメント１５１が有するフリップフロップ１５３に、他のプログラマブルロジックエレメント１５１が有するフリップフロップ１５３から出力された信号が、入力されることもある。フリップフロップ１５３は、入力されたこれらの信号を保持する機能を有する。
【０１２９】
マルチプレクサ１５４には、マルチプレクサ１５４の動作を制御するための情報を含んだコンフィギュレーションデータ１５９が入力される。マルチプレクサ１５４は、ルックアップテーブル１５２からの出力信号と、フリップフロップ１５３からの出力信号のいずれか一つを、コンフィギュレーションデータ１５９に従って選択する機能を有する。マルチプレクサ１５４によって選択された信号は、プログラマブルロジックエレメント１５１の端子１５７から出力される。
【０１３０】
〈プログラマブルロジックエレメントの構成例〉
図８（Ｂ）に示したプログラマブルロジックエレメント１５１の具体的な構成を、図９（Ａ）に一例として示す。図９（Ａ）に示すプログラマブルロジックエレメント１５１は、コンフィギュレーションデータが記憶されたルックアップテーブル１５２と、フリップフロップ１５３と、マルチプレクサ１５４と、マルチプレクサ１５４用のコンフィギュレーションデータ１５９が記憶されるコンフィギュレーションメモリ１５５と、を有する。
【０１３１】
ルックアップテーブル１５２は、記憶されているコンフィギュレーションデータによって、実行される論理演算が異なる。そして、コンフィギュレーションデータによりルックアップテーブル１５２にて行われる論理演算が確定すると、ルックアップテーブル１５２は、端子１５６に与えられた複数の入力信号に対応する出力信号を生成する。フリップフロップ１５３は、ルックアップテーブル１５２で生成される出力信号を保持し、信号ＣＫに同期して、ルックアップテーブル１５２の出力信号に対応した出力信号を出力する。
【０１３２】
マルチプレクサ１５４には、ルックアップテーブル１５２からの出力信号と、フリップフロップ１５３からの出力信号とが入力されている。そして、マルチプレクサ１５４は、コンフィギュレーションメモリ１５５に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ１５４からの出力信号は、端子１５７に与えられる。
【０１３３】
また、図８（Ｂ）に示したプログラマブルロジックエレメント１５１の具体的な構成の別の一例を、図９（Ｂ）に一例として示す。図９（Ｂ）に示すプログラマブルロジックエレメント１５１は、マルチプレクサ１５４ａと、マルチプレクサ１５４ａ用のコンフィギュレーションデータが記憶されるコンフィギュレーションメモリ１５５ａとを有している点において、図９（Ａ）に示すプログラマブルロジックエレメント１５１と構成が異なる。
【０１３４】
マルチプレクサ１５４ａには、ルックアップテーブル１５２からの出力信号と、端子１６０から入力された、他のプログラマブルロジックエレメント１５１が有するフリップフロップ１５３からの出力信号とが入力されている。そして、マルチプレクサ１５４ａは、コンフィギュレーションメモリ１５５ａに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。
【０１３５】
そして、図８（Ｂ）に示したプログラマブルロジックエレメント１５１では、フリップフロップ１５３は、マルチプレクサ１５４ａからの出力信号を保持し、信号ＣＫに同期して、ルックアップテーブル１５２の出力信号に対応した出力信号を出力する。
【０１３６】
なお、図９（Ａ）または図９（Ｂ）に示すプログラマブルロジックエレメント１５１が、コンフィギュレーションデータによって、フリップフロップ１５３の種類を定義できる構成を有していても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ１５３がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
【０１３７】
〈プログラマブルロジックエレメントの構成例２〉
図１０（Ａ）にプログラマブルロジックデバイス１５０の構造の一部を、一例として模式的に示す。図１０（Ａ）に示すプログラマブルロジックデバイス１５０は、複数のプログラマブルロジックエレメント１５１と、複数のプログラマブルロジックエレメント１５１のいずれかに接続された配線群１６１と、配線群１６１を構成する配線どうしの接続を制御するスイッチ１６２とを有する。配線群１６１及びスイッチ１６２が、配線リソース１６３に相当する。スイッチ１６２によって制御される配線どうしの接続構造は、コンフィギュレーションデータによって定められる。
【０１３８】
図１０（Ｂ）に、スイッチ１６２の構成例を示す。図１０（Ｂ）に示すスイッチ１６２は、配線群１６１に含まれる配線間の接続構造を制御する機能を有する。具体的に、スイッチ１６２は、パストランジスタ１２１乃至パストランジスタ１２６を有する。パストランジスタ１２１は、端子Ｐと端子Ｓの電気的な接続を制御する機能を有する。パストランジスタ１２２は、端子Ｑと端子Ｓの電気的な接続を制御する機能を有する。パストランジスタ１２３は、端子Ｒと端子Ｓの電気的な接続を制御する機能を有する。パストランジスタ１２４は、端子Ｐと端子Ｑの電気的な接続を制御する機能を有する。パストランジスタ１２５は、端子Ｐと端子Ｒの電気的な接続を制御する機能を有する。パストランジスタ１２６は、端子Ｑと端子Ｒの電気的な接続を制御する機能を有する。
【０１３９】
パストランジスタ１２１乃至パストランジスタ１２６のゲートは、図１（Ｂ）、図１（Ｃ）、図２（Ａ）、図２（Ｂ）、図４乃至図６に示されるように、抵抗素子１４０あるいは書き込みトランジスタ１４１等に接続される。
【０１４０】
そして、パストランジスタ１２１乃至パストランジスタ１２６のオン状態またはオフ状態の選択（スイッチング）は、コンフィギュレーションデータにより定まる。具体的に、プログラマブルロジックデバイス１５０の場合、パストランジスタ１２１乃至パストランジスタ１２６のゲートに入力される信号の電位が、コンフィギュレーションデータにより定まる。
【０１４１】
また、スイッチ１６２は、配線群１６１と、プログラマブルロジックデバイス１５０の出力端子１６４の、電気的な接続を制御する機能を有する。
【０１４２】
図１１に、プログラマブルロジックデバイス１５０全体の構成を一例として示す。図１１では、プログラマブルロジックデバイス１５０に、Ｉ／Ｏエレメント１６５、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）１６６、ＲＡＭ１６７、乗算器１６８が設けられている。Ｉ／Ｏエレメント１６５は、プログラマブルロジックデバイス１５０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ１６６は、信号ＣＫを生成する機能を有する。ＲＡＭ１６７は、論理演算に用いられるデータを格納する機能を有する。乗算器１６８は、乗算専用の論理回路に相当する。プログラマブルロジックデバイス１５０に乗算を行う機能が含まれていれば、乗算器１６８は必ずしも設ける必要はない。
【０１４３】
〈プログラマブルロジックデバイスの作製工程例〉
図１２乃至図１４を用いて、プログラマブルロジックデバイスの作製工程の一例を説明する。詳細は特許文献１乃至３を参照すればよい。なお、図１２は積層構造をわかりやすく表現するものであり、特定の断面を指すものではない。
【０１４４】
また、図１３および図１４は、図５に示されるプログラマブルロジックデバイスの一部を構成する主要な構造物のレイアウト例を示すものである。図１３および図１４中の十字の印はマーカーを意味し、各図面で同じ位置を示すものである。したがって、マーカーが重なるように各図面を重ねると、各構造物の相互の位置関係を把握できる。
【０１４５】
単結晶、多結晶あるいは非晶質のいずれかの半導体基板２００に素子分離用絶縁物２０１とＰ型あるいはＮ型のウェル２０２を設ける（図１２（Ａ））。素子分離用絶縁物２０１とウェル２０２の配置例は図１３（Ａ）に示される。
【０１４６】
第１ゲート絶縁膜２０３と第１ゲート配線２０４を形成し、また、ウェル２０２に不純物領域２０５を設ける。不純物領域にシリサイド等のより導電性の高い材料を積層してもよい。
【０１４７】
さらに、層間絶縁物２０６を設ける（図１２（Ｂ））。層間絶縁物２０６は単層もしくは多層であり、また、上層への酸素供給能力と下層からの水素や水の上層への移動を遮断する能力を有することが好ましい。第１ゲート配線２０４の配置例は図１３（Ｂ）に示される。
【０１４８】
層間絶縁物２０６上に酸化物半導体層２０７を設け、さらに、層間絶縁物２０６にコンタクトホール２０８を形成する（図１２（Ｃ））。酸化物半導体層２０７とコンタクトホール２０８の配置例は図１３（Ｃ）に示される。なお、酸化物半導体以外の半導体を用いてもよい。例えば、２ｎｍ以下の厚さのシリコン膜でもよい。
【０１４９】
導電性材料を堆積して、コンタクトホール２０８に導電性材料を埋め込む。このとき、酸化物半導体層２０７は、導電性材料で覆われる。導電性材料は単層もしくは多層である。さらに、導電性材料の表面を平坦化する。そして、導電性材料を選択的にエッチングして、配線２０９を形成する。配線２０９の配置例は図１４（Ａ）に示される。
【０１５０】
配線２０９を覆って、第２ゲート絶縁膜２１０を形成する。さらに、導電性材料を堆積し、その表面を平坦化する。導電性材料は単層もしくは多層であり、また、上層からの水素や水の下層への移動を遮断する能力を有することが好ましい。表面を平坦化した導電性材料を選択的にエッチングすることで第２ゲート配線２１１を形成する（図１２（Ｄ））。第２ゲート配線２１１の配置例は図１４（Ｂ）に示される。
【０１５１】
このようにして、図１（Ｃ）に示すような書き込みトランジスタ１１１、容量素子１３１、抵抗素子１４０が形成できる。容量素子１３１は配線２０９と第２ゲート配線２１１の間に第２ゲート絶縁膜２１０を挟んだ構造となる。
【０１５２】
なお、図１３（Ｃ）から明らかなように、書き込みトランジスタ１１１のチャネルは折れ曲がっていて長く狭い。したがって、短チャネル効果は小さく、また、オフ抵抗も高い。一方で、オン抵抗も高く、データの書き込みには時間を要するが、プログラマブルロジックデバイスでは、データの書き込みが頻繁に行われることは少ないため実用的な障害とはならない。
【０１５３】
また、酸化物半導体層２０７はところどころ分岐があり、その部分には第２ゲート配線が重ならず、抵抗素子として機能する。抵抗素子のすぐ上には導電層が設けられないため、抵抗素子に大きな寄生容量が付加することを抑制できる。
【符号の説明】
【０１５４】
Ａ      選択制御端子
Ｂ      選択制御端子
Ｃ      出力端子
Ｄ      データ入力端子
Ｅ１      容量電位供給端子
Ｅ２      容量電位供給端子
Ｆ      信号入力端子
Ｇ０      書き込み制御端子
Ｇ１      書き込み制御端子
Ｇ２      書き込み制御端子
Ｇ３      書き込み制御端子
Ｇ４      書き込み制御端子
ＩＮ      ノード
Ｎ１      ノード
Ｎ２      ノード
Ｎ３      ノード
Ｎ４      ノード
Ｎ５      ノード
Ｎ６      ノード
Ｎ７      ノード
Ｎ８      ノード
Ｎ９      ノード
Ｎ１０      ノード
ＯＵＴ      ノード
Ｐ      端子
Ｑ      端子
Ｒ      端子
Ｓ      端子
Ｔ１      期間
Ｔ２      期間
Ｔ３      期間
Ｔ４      期間
１００      プログラマブルスイッチ
１０１      プログラマブルスイッチ
１０１ａ      プログラマブルスイッチ
１０１ｂ      プログラマブルスイッチ
１０１ｃ      プログラマブルスイッチ
１０２      プログラマブルスイッチ
１０３      プログラマブルスイッチ
１０４      プログラマブルスイッチ
１１０      マルチプレクサ
１１１      書き込みトランジスタ
１１２      書き込みトランジスタ
１１３      書き込みトランジスタ
１１４      書き込みトランジスタ
１２１      パストランジスタ
１２２      パストランジスタ
１２３      パストランジスタ
１２４      パストランジスタ
１２５      パストランジスタ
１２６      パストランジスタ
１３０      容量素子
１３１      容量素子
１３２      容量素子
１３３      容量素子
１３４      容量素子
１３５      寄生容量
１３６      寄生容量
１４１      書き込みトランジスタ
１４２      書き込みトランジスタ
１４３      書き込みトランジスタ
１４４      書き込みトランジスタ
１５０      プログラマブルロジックデバイス
１５１      プログラマブルロジックエレメント
１５２      ルックアップテーブル
１５３      フリップフロップ
１５４      マルチプレクサ
１５４ａ      マルチプレクサ
１５５      コンフィギュレーションメモリ
１５５ａ      コンフィギュレーションメモリ
１５６      端子
１５７      端子
１５８      コンフィギュレーションデータ
１５９      コンフィギュレーションデータ
１６０      端子
１６１      配線群
１６２      スイッチ
１６３      配線リソース
１６４      出力端子
１６５      Ｉ／Ｏエレメント
１６６      ＰＬＬ
１６７      ＲＡＭ
１６８      乗算器
２００      半導体基板
２０１      素子分離用絶縁物
２０２      ウェル
２０３      第１ゲート絶縁膜
２０４      第１ゲート配線
２０５      不純物領域
２０６      層間絶縁物
２０７      酸化物半導体層
２０８      コンタクトホール
２０９      配線
２１０      第２ゲート絶縁膜
２１１      第２ゲート配線
【図１】
2015005975.tif 000003
【図２】
2015005975.tif 000004
【図３】
2015005975.tif 000005
【図４】
2015005975.tif 000006
【図５】
2015005975.tif 000007
【図６】
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【図７】
2015005975.tif 000009
【図８】
2015005975.tif 000010
【図９】
2015005975.tif 000011
【図１０】
2015005975.tif 000012
【図１１】
2015005975.tif 000013
【図１２】
2015005975.tif 000014
【図１３】
2015005975.tif 000015
【図１４】
2015005975.tif 000016