(57)【要約】【課題】センスアンプが活性化されるタイミングのマージンを減らすことが可能な半導体記憶装置を提供する。【解決手段】インバータＢ１には、負荷調整回路ＬＡおよび駆動力調整回路ＤＡが設けられ、負荷調整回路ＬＡにはＰ型トランジスタＰ２が設けられ、駆動力調整回路ＤＡにはＮ型トランジスタＮ２が設けられ、負荷調整回路ＬＡは、Ｐ型トランジスタＰ２のしきい値電圧に基づいて、インバータ回路Ｂ１の負荷を調整し駆動力調整回路ＤＡは、Ｐ型トランジスタＰ２のしきい値電圧に基づいて、インバータ回路Ｂ１の駆動力を調整する。【選択図】図３
2015008411.tif 000002
【特許請求の範囲】
【請求項１】
入力信号がゲートに入力される第１の第１導電型トランジスタと、
前記第１の第１導電型トランジスタに直列に接続され、ソース-ドレイン間に流れる電荷量が調整されるようにゲート電位が設定された第２の第１導電型トランジスタと、
前記第２の第１導電型トランジスタに直列に接続され、前記入力信号がゲートに入力される第１の第２導電型トランジスタと、
前記第１の第２導電型トランジスタに直列に接続され、前記第２の第１導電型トランジスタのソース電位がゲートに入力される第２の第２導電型トランジスタと、
前記第２の第２導電型トランジスタに並列に接続され、前記入力信号がゲートに入力される第３の第２導電型トランジスタとを備えることを特徴とする遅延回路。
【請求項２】
インバータ回路に設けられた第１導電型トランジスタのしきい値電圧に基づいて、前記インバータ回路の負荷を調整する負荷調整回路と、
前記第１導電型トランジスタのしきい値電圧に基づいて、前記インバータ回路の駆動力を調整する駆動力調整回路とを備えることを特徴とする遅延回路。
【請求項３】
前記負荷調整回路は、前記インバータ回路の負荷電荷量を調整するようにゲート電位が設定され、前記インバータ回路の出力信号をドレインから出力する第１の第１導電型トランジスタを備え、
前記駆動力調整回路は、前記第１の第１導電型トランジスタのソース電位がゲートに入力される第１の第２導電型トランジスタを備えることを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記インバータ回路は、前記第１の第１導電型トランジスタに直列に接続され、前記インバータ回路の入力信号が入力される第２の第１導電型トランジスタを備えることを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記インバータ回路は、前記第１の第１導電型トランジスタに直列に接続され、前記インバータ回路の入力信号が入力され、前記インバータ回路の出力信号をドレインから出力する第２の第２導電型トランジスタを備えることを特徴とする請求項４記載の遅延回路。
【請求項６】
前記インバータ回路は、前記第１の第２導電型トランジスタに並列に接続され、前記インバータ回路の入力信号が入力される第３の第２導電型トランジスタを備えることを特徴とする請求項５に記載の遅延回路。
【請求項７】
前記負荷調整回路および前記駆動力調整回路が設けられたインバータ回路と、前記負荷調整回路および前記駆動力調整回路が設けられていないインバータ回路とが交互に接続されていることを特徴とする請求項２から６のいずれか１項に記載の遅延回路。
【請求項８】
データを記憶するメモリセルと、
前記メモリセルから読み出された信号を伝送するビット線と、
前記ビット線にて伝送された信号に基づいて前記メモリセルに記憶されているデータを検出するセンスアンプ回路と、
前記ビット線に前記信号が読み出されるタイミングに基づいて、前記センスアンプ回路を活性化するタイミングを制御するタイミング制御回路とを備え、
前記タイミング制御回路は、前記センスアンプ回路を活性化するセンスアンプイネーブル信号を遅延させる遅延回路を備え、
前記遅延回路は、インバータ回路に設けられた第１導電型トランジスタのしきい値電圧に基づいて、前記第１導電型トランジスタの負荷を調整する負荷調整回路と、
前記第１導電型トランジスタのしきい値電圧に基づいて、前記インバータ回路に設けられた第２導電型トランジスタの駆動力を調整する駆動力調整回路とを備えることを特徴とする半導体記憶装置。
【請求項９】
前記第２導電型トランジスタのしきい値電圧は、前記メモリセルの第２導電型トランジスタのしきい値電圧と等しいことを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、遅延回路および半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置では、データ読み出し時にビット線がセンスアンプの出力を確定させるのに十分な電位になってから、センスアンプが活性化される。この時、センスアンプに用いられるトランジスタの特性ばらつきが吸収されるように、センスアンプが活性化されるタイミングのマージンが設定される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１１３７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、センスアンプが活性化されるタイミングのマージンを減らすことが可能な遅延回路および半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、負荷調整回路と、駆動力調整回路とが設けられている。負荷調整回路は、インバータ回路に設けられた第１導電型トランジスタのしきい値電圧に基づいて、前記インバータ回路の負荷を調整する。駆動力調整回路は、前記第１導電型トランジスタのしきい値電圧に基づいて、前記インバータ回路の駆動力を調整する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の半導体記憶装置の１カラム分を抜き出して示したブロック図である。
【図３】図３は、図２の遅延回路の構成例を示す回路図である。
【図４】図４は、図３の遅延回路のレイアウト構成例を示す平面図である。
【図５】図５は、図１の半導体記憶装置の読み出し時の各部の電圧波形を示すタイミングチャートである。
【図６】図６（ａ）は、図３の遅延回路における遅延補償前のしきい値電圧と遅延量との関係を示す図、図６（ｂ）は、図３の遅延回路における遅延補償後のしきい値電圧と遅延量との関係を示す図である。
【図７】図７は、図３の遅延回路のトランジスタの特性および動作条件を変化させた時の遅延補償前後のアクセス時間および活性化電圧の変化の一覧を示す図である。
【図８】図８は、図３の遅延回路のトランジスタの特性および動作条件を変化させた時の遅延補償前後の活性化電圧の変化をグラフ化した図である。
【図９】図９は、第２実施形態に係る半導体記憶装置に適用される遅延回路の構成例を示す回路図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、ロウデコーダ１３、センスアンプ回路１４およびタイミング制御回路１５が設けられている。
【０００９】
ここで、メモリセルアレイ１１には、メモリセル１２がロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセル１２は、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。
【００１０】
そして、メモリセルアレイ１１には、メモリセル１２のロウ選択を行う信号を伝送するワード線ＷＬが設けられている。また、メモリセルアレイ１１には、メモリセル１２から読み出された信号を相補的に伝送するビット線ＢＬｔ、ＢＬｃが設けられている。
【００１１】
そして、同一ロウのメモリセル１２は各ワード線ＷＬを介して共通に接続されている。また、同一カラムのメモリセル１２は各ビット線ＢＬｔ、ＢＬｃを介して共通に接続されている。なお、メモリセル１２に対するリードライト時には、ビット線ＢＬｔ、ＢＬｃは互いに相補的に動作させることができる。例えば、メモリセル１２に対するリードライト時において、ビット線ＢＬｔがハイレベルに設定されている時はビット線ＢＬｃをロウレベルに設定し、ビット線ＢＬｔがロウレベルに設定されている時はビット線ＢＬｃをハイレベルに設定することができる。なお、ビット線ＢＬｔ、ＢＬｃは、待機時には共にハイレベルにプリチャージされる。
【００１２】
ここで、メモリセル１２には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１３】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。ワード線ＷＬは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。
【００１４】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮｔを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮｃを構成することができる。
【００１５】
また、ビット線ＢＬｔは、伝送トランジスタＦ１を介して記憶ノードＮｔに接続されている。また、ビット線ＢＬｃは、伝送トランジスタＦ２を介して記憶ノードＮｃに接続されている。
【００１６】
ロウデコーダ１３は、ロウアドレスで指定されるメモリセル１２のロウ選択を行うことができる。センスアンプ回路１４は、メモリセル１２からビット線ＢＬｔ、ＢＬｃに読み出された信号に基づいて、メモリセル１２に記憶されているデータを検知することができる。
【００１７】
図２は、図１の半導体記憶装置の１カラム分を抜き出して示したブロック図である。
図２において、センスアンプ回路１４には、ビット線ＢＬｔ、ＢＬｃを介して伝送された信号を検出するセンスアンプ１４Ａがカラムごとに設けられている。タイミング制御回路１５には、クロック信号ＣＬＫを遅延させることでセンスアンプイネーブル信号ＳＡＥを生成する遅延回路１６が設けられている。遅延回路１６には、２ｎ（ｎは正の整数）段接続されたインバータ回路Ｂ１〜Ｂｎが設けられている。ロウデコーダ１３には、クロック信号ＣＬＫに基づいてワード線ＷＬを駆動するバッファＢ０が設けられている。
【００１８】
図３は、図２の遅延回路の構成例を示す回路図である。なお、図３の例では、２段分のインバータ回路Ｂ１、Ｂ２にて遅延回路１６を構成する場合を示した。
図３において、インバータ回路Ｂ１には、負荷調整回路ＬＡおよび駆動力調整回路ＤＡが設けられている。負荷調整回路ＬＡにはＰ型トランジスタＰ２が設けられている。駆動力調整回路ＤＡにはＮ型トランジスタＮ２が設けられている。負荷調整回路ＬＡは、Ｐ型トランジスタＰ２のしきい値電圧に基づいて、インバータ回路Ｂ１のプルダウン時の負荷を調整することができる。駆動力調整回路ＤＡは、Ｐ型トランジスタＰ２のしきい値電圧に基づいて、インバータ回路Ｂ１の駆動力（電流を流す能力）を調整することができる。
【００１９】
Ｐ型トランジスタＰ２は、インバータ回路Ｂ１の負荷電荷量を調整するようにゲート電位が設定され、インバータ回路Ｂ１の出力信号ｏｕｔ１をドレインから出力することができる。Ｎ型トランジスタＮ２は、Ｐ型トランジスタＰ２のソース電位がゲートに入力される。Ｐ型トランジスタＰ２のソース側にはＰ型トランジスタＰ１が直列に接続され、Ｐ型トランジスタＰ１のソースは第１電位ＶＤＤに設定される。Ｐ型トランジスタＰ２のドレイン側にはＮ型トランジスタＮ１が直列に接続され、Ｎ型トランジスタＮ１のソース側にはＮ型トランジスタＮ３が直列に接続され、Ｎ型トランジスタＮ２、Ｎ３のソースは第２電位ＶＳＳに設定される。なお、第１電位ＶＤＤは第２電位ＶＳＳより高くすることができ、例えば、第１電位ＶＤＤは電源電位、第２電位ＶＳＳは接地電位に設定することができる。Ｐ型トランジスタＰ２のゲートは第２電位ＶＳＳに設定することができる。Ｐ型トランジスタＰ１、Ｎ型トランジスタＮ１、Ｎ３のゲートには、インバータ回路Ｂ１の入力信号ｉｎが入力される。
【００２０】
インバータＢ２には、Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４が設けられている。Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４は互いに直列に接続されている。Ｐ型トランジスタＰ４のソースは第１電位ＶＤＤに設定され、Ｎ型トランジスタＮ４のソースは第２電位ＶＳＳに設定される。Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４のゲートには、インバータ回路Ｂ１の出力信号ｏｕｔ１が入力される。Ｐ型トランジスタＰ４のドレインからは、インバータ回路Ｂ２の出力信号ｏｕｔ２が出力される。
【００２１】
そして、入力信号ｉｎがロウレベルの場合、Ｐ型トランジスタＰ１がオンし、Ｎ型トランジスタＮ１、Ｎ３がオフする。このため、Ｐ型トランジスタＰ２のソース電位が第１電位ＶＤＤに設定される。また、Ｐ型トランジスタＰ２のゲート電位は第２電位ＶＳＳに設定されているので、Ｐ型トランジスタＰ２がオンし、インバータＢ１の出力信号ｏｕｔ１はハイレベルになる。そして、インバータＢ１の出力信号ｏｕｔ１がインバータＢ２にて反転されることでインバータＢ２の出力信号ｏｕｔ２はロウレベルになる。
【００２２】
入力信号ｉｎがロウレベルからハイレベルに立ち上がると、Ｐ型トランジスタＰ１がオフし、Ｎ型トランジスタＮ１、Ｎ３がオンする。このため、Ｎ型トランジスタＮ１、Ｎ３を介してＰ型トランジスタＰ２のドレイン電位がプルダウンされることでインバータＢ１の出力信号ｏｕｔ１はロウレベルになる。そして、インバータＢ１の出力信号ｏｕｔ１がインバータＢ２にて反転されることでインバータＢ２の出力信号ｏｕｔ２はハイレベルになる。ここで、Ｐ型トランジスタＰ２のゲート電位は第２電位ＶＳＳに設定されているので、Ｐ型トランジスタＰ２がオンし、Ｐ型トランジスタＰ２のソースからドレインに電荷量ｑだけ放電される。この電荷量ｑは、Ｐ型トランジスタＰ２のソースノードの容量をＣ、Ｐ型トランジスタＰ２のしきい値電圧をＶｔｐ、第２電位ＶＳＳを接地電位とすると、ｑ＝Ｃ（ＶＤＤ−Ｖｔｐ）で与えることができる。このため、Ｐ型トランジスタＰ２のしきい値電圧Ｖｔｐが低いと、インバータＢ１のプルダウン時に放電される電荷量ｑが増え、インバータＢ１の負荷が増える。この結果、Ｐ型トランジスタＰ１、Ｐ２のしきい値電圧Ｖｔｐが低くなると、Ｐ型トランジスタＰ１、Ｐ２の動作は速くなるのに対して、インバータＢ１のプルダウン時の負荷を増大させることができ、Ｐ型トランジスタＰ１、Ｐ２の特性変動に対するインバータＢ１の遅延時間の依存性を減少させることができる。
【００２３】
また、Ｎ型トランジスタＮ２のゲート電位はＰ型トランジスタＰ２のソース電位に設定されているので、Ｐ型トランジスタＰ２のしきい値電圧Ｖｔｐが低いと、Ｎ型トランジスタＮ２のゲート電位が下がり、Ｎ型トランジスタＮ２の駆動力が減少する。この結果、Ｐ型トランジスタＰ１、Ｐ２のしきい値電圧Ｖｔｐが低くなると、Ｐ型トランジスタＰ１、Ｐ２の動作は速くなるのに対して、インバータＢ１のプルダウン時の駆動力を減少させることができ、Ｐ型トランジスタＰ１、Ｐ２の特性変動に対するインバータＢ１の遅延時間の依存性を減少させることができる。
【００２４】
また、Ｐ型トランジスタＰ２のソース側にＰ型トランジスタＰ１を直列に接続することにより、入力信号ｉｎがロウレベルの時にＰ型トランジスタＰ１を介してＰ型トランジスタＰ２のソースとドレインをプルアップすることができる。このため、入力信号ｉｎがロウレベルの時にＰ型トランジスタＰ２のソースとドレインをプリチャージすることができ、Ｐ型トランジスタＰ２のソースとドレインをプリチャージするための回路を簡略化することができる。
【００２５】
また、Ｐ型トランジスタＰ２のドレイン側にＮ型トランジスタＮ１を直列に接続し、Ｎ型トランジスタＮ１のソースにＮ型トランジスタＮ２のドレインを接続することにより、入力信号ｉｎに基づいてＮ型トランジスタＮ２をオンさせるタイミングを決定することができる。このため、Ｎ型トランジスタＮ２をオンさせるタイミングを決定する回路を別途設ける必要がなくなり、回路構成を簡略化することができる。
【００２６】
また、Ｎ型トランジスタＮ１のソース側にＮ型トランジスタＮ３を直列に接続することにより、Ｐ型トランジスタＰ１、Ｐ２のしきい値電圧Ｖｔｐが低く成り過ぎたために、Ｎ型トランジスタＮ２がオンできなくなった場合においても、Ｎ型トランジスタＮ３を介してインバータＢ１をプルダウンさせることができる。
【００２７】
なお、図３の例では、２段分のインバータＢ１、Ｂ２にて遅延回路を構成する方法を説明したが、インバータＢ１のみで遅延回路を構成するようにしてもよいし、インバータＢ１、Ｂ２を交互に複数段接続することで遅延回路を構成するようにしてもよい。
【００２８】
図４は、図３の遅延回路のレイアウト構成例を示す平面図である。
図４において、半導体基板２１にはＰウェルＰＷおよびアクティブ領域Ａ２、Ａ４が形成され、ＰウェルＰＷにはアクティブ領域Ａ１、Ａ３が形成されている。アクティブ領域Ａ１上には、ゲート電極Ｇ１、Ｇ２が形成され、アクティブ領域Ａ２上には、ゲート電極Ｇ１、Ｇ３が形成され、アクティブ領域Ａ３、Ａ４上には、ゲート電極Ｇ４が形成されている。なお、アクティブ領域Ａ１〜Ａ４は、トランジスタのソース層、ドレイン層およびチャネル層を構成することができる。
【００２９】
アクティブ領域Ａ１およびゲート電極Ｇ１はＰ型トランジスタＰ１を構成し、アクティブ領域Ａ１およびゲート電極Ｇ２はＰ型トランジスタＰ２を構成し、アクティブ領域Ａ３およびゲート電極Ｇ４はＰ型トランジスタＰ４を構成することができる。アクティブ領域Ａ２およびゲート電極Ｇ１はＮ型トランジスタＮ１、Ｎ３を構成し、アクティブ領域Ａ２およびゲート電極Ｇ３はＮ型トランジスタＮ２を構成し、アクティブ領域Ａ４およびゲート電極Ｇ４はＮ型トランジスタＮ４を構成することができる。
【００３０】
Ｐ型トランジスタＰ１、Ｐ４のソース層は配線Ｈ１を介して第１電位ＶＤＤに接続されている。Ｎ型トランジスタＮ２〜Ｎ４のソース層は配線Ｈ２を介して第２電位ＶＳＳに接続されている。Ｐ型トランジスタＰ２のソース層は配線Ｈ３を介してゲート電極Ｇ３に接続されている。Ｐ型トランジスタＰ２のドレイン層は配線Ｈ４を介してＮ型トランジスタＮ１のドレイン層に接続されている。Ｎ型トランジスタＮ２のドレイン層は配線Ｈ５を介してＮ型トランジスタＮ１のソース層およびＮ型トランジスタＮ３のドレイン層に接続されている。Ｐ型トランジスタＰ４のドレイン層は配線Ｈ６を介してＮ型トランジスタＮ４のドレイン層に接続されている。
【００３１】
図５は、図１の半導体記憶装置の読み出し時の各部の電圧波形を示すタイミングチャートである。
図５において、ビット線ＢＬｔ、ＢＬｃは、待機時には共にハイレベルにプリチャージされる。また、クロック信号ＣＬＫが立ち上がる前はワード線ＷＬの電位はロウレベルに設定されることで、メモリセル１２が非選択にされる。また、クロック信号ＣＬＫが立ち上がる前はセンスアンプイネーブル信号ＳＡＥがロウレベルに維持されることで、センスアンプ回路１４ａが非活性化される。
【００３２】
そして、読み出し時において、クロック信号ＣＬＫが立ち上がると、ロウデコーダ１３にてロウ選択されたワード線ＷＬが立ち上がることで伝送トランジスタＦ１がオンする。この時、選択セルの記憶ノードＮｔには‘０’、記憶ノードＮｃには‘１’が記憶されているものとすると、駆動トランジスタＤ１を介して選択カラムのビット線ＢＬｔが放電され、駆動トランジスタＤ１の駆動力に応じてビット線ＢＬｔの電位は徐々に低下する。このため、ビット線ＢＬｔ、ＢＬｃ間の電圧差が増大し、ビット線ＢＬｔ、ＢＬｃ間の電圧差がセンスアンプ回路１４ａで検出可能な最低電圧Ｖｆに達する。
【００３３】
また、クロック信号ＣＬＫが立ち上がると、遅延回路１６の遅延時間に応じてセンスアンプイネーブル信号ＳＡＥが立ち上がり、センスアンプ回路１４ａが活性化される。この時、ビット線ＢＬｔ、ＢＬｃ間の電圧差が最低電圧Ｖｆに達する前にセンスアンプ回路１４ａが活性化されると、センスアンプ回路１４ａで誤検出が起こる。このため、ビット線ＢＬｔ、ＢＬｃ間の電圧差が最低電圧Ｖｆに達した後にセンスアンプ回路１４ａが活性化されるように、遅延回路１６の遅延時間が設定される。ここで、遅延回路１６の遅延時間を大きくすると、センスアンプ回路１４ａでの誤検出を確実に防止することができるが、読み出し速度が低下する。このため、センスアンプ回路１４ａでの検出時の正確性と読み出し時の高速性を両立させるには、ビット線ＢＬｔ、ＢＬｃ間の電圧差が最低電圧Ｖｆに達したら直ぐにセンスアンプ回路１４ａが活性化されるように、遅延回路１６の遅延時間を設定することが好ましい。センスアンプ回路１４ａが活性化されると、ビット線ＢＬｔ、ＢＬｃ間の電圧差に基づいて選択セルのデータが判定され、その判定結果がリードデータＲＤとして出力される。
【００３４】
ここで、ビット線ＢＬｔ、ＢＬｃは伝送トランジスタＦ１、Ｆ２および駆動トランジスタＤ１、Ｄ２をそれぞれ介して放電されるので、ビット線ＢＬｔ、ＢＬｃ間の電圧差が最低電圧Ｖｆに達するまでの時間は、メモリセル１２のＮ型トランジスタの特性で決まり、Ｐ型トランジスタの特性変動には依存しない。
【００３５】
一方、インバータＢ１としてインバータＢ２と同様の構成を用いた場合（遅延補償なしの場合）、遅延回路１６の遅延時間は、Ｎ型トランジスタおよびＰ型トランジスタの特性で決まり、Ｎ型トランジスタおよびＰ型トランジスタの両方の特性変動に依存する。すなわち、ＳＳ条件での遅延時間ｔｄ２は、ＳＦ条件の遅延時間ｔｄ１より長くなる。なお、ＳＳ条件は、Ｐ型トランジスタおよびＮ型トランジスタの動作が遅くなるように特性がばらついた場合、ＳＦ条件は、Ｐ型トランジスタの動作が速くなりかつＮ型トランジスタの動作が遅くなるように特性がばらついた場合である。この結果、クロック信号ＣＬＫが立ち上がってからリードデータＲＤが出力されるまでのアクセス時間は、ＳＦ条件とＳＳ条件で異なる。すなわち、ＳＳ条件でのアクセス時間ｔａｃ２は、ＳＦ条件のアクセス時間ｔａｃ１より長くなる。この時、ＳＳ条件では、ビット線ＢＬｔ、ＢＬｃ間の電圧差が最低電圧Ｖｆに達してからある程度遅れてセンスアンプ回路１４ａが活性化されるため、センスアンプ回路１４ａが活性化されるタイミングに余計なマージンが付加され、センスアンプ回路１４ａの読み出し速度が低下する。
【００３６】
一方、遅延回路１６にインバータＢ１を用いた場合（遅延補償ありの場合）、Ｐ型トランジスタの特性変動に対するインバータＢ１の遅延時間の依存性を減少させることができる。このため、遅延回路１６の遅延時間が、Ｎ型トランジスタの特性で決まり、Ｐ型トランジスタの特性変動には依存しないようにすることができる。すなわち、ＳＳ条件での遅延時間をＳＦ条件の遅延時間ｔｄ１と等しくすることができ、ＳＳ条件でのアクセス時間をＳＦ条件のアクセス時間ｔａｃ１と等しくすることができる。この時、ＳＳ条件においてもＳＦ条件と同様に、ビット線ＢＬｔ、ＢＬｃ間の電圧差が最低電圧Ｖｆに達したら直ぐにセンスアンプ回路１４ａを活性化させることができ、センスアンプ回路１４ａが活性化されるタイミングに付加される余計なマージンを減らすことが可能となることから、センスアンプ回路１４ａの読み出し速度を向上させることができる。
【００３７】
なお、遅延回路１６にインバータＢ１を用いることにより、最低電圧Ｖｆに達するまでの時間がメモリセル１２のＮ型トランジスタの特性で決まるのと同様に、遅延回路１６の遅延時間が遅延回路１６のＮ型トランジスタの特性で決まるようにすることができる。この時、メモリセル１２と遅延回路１６とでＮ型トランジスタの特性が一致することが好ましく、遅延回路１６のＮ型トランジスタのしきい値電圧とメモリセル１２のＮ型トランジスタのしきい値電圧が互いに等しいことが好ましい。
【００３８】
図６（ａ）は、図３の遅延回路における遅延補償前のしきい値電圧と遅延量との関係を示す図、図６（ｂ）は、図３の遅延回路における遅延補償後のしきい値電圧と遅延量との関係を示す図である。
図６（ａ）において、図３の遅延回路において遅延補償がない場合、Ｎ型トランジスタおよびＰ型トランジスタの特性変動に応じて遅延回路の遅延時間が変動する。なお、ＦＦ条件は、Ｐ型トランジスタおよびＮ型トランジスタの動作が速くなるように特性がばらついた場合、ＦＳ条件は、Ｐ型トランジスタの動作が遅くなりかつＮ型トランジスタの動作が速くなるように特性がばらついた場合、ＴＴ条件は、Ｐ型トランジスタおよびＮ型トランジスタの特性が典型的な場合である。また、ΔＶｔｐはＰ型トランジスタのしきい値の変化分、ΔＶｔｎはＮ型トランジスタのしきい値の変化分を示す。
一方、図６（ｂ）において、図３の遅延回路において遅延補償がある場合、Ｐ型トランジスタの特性が変動した場合においても、遅延回路の遅延時間が変動しないようにすることができる。このため、遅延回路の遅延時間がＳＳ条件で律速されないようにすることができ、センスアンプ回路１４ａの読み出し速度を向上させることができる。
【００３９】
図７は、図３の遅延回路のトランジスタの特性および動作条件を変化させた時の遅延補償前後のアクセス時間および活性化電圧の変化の一覧を示す図である。なお、ＳＳ_−４０、ＳＦ_−４０、ＦＳ_−４０、ＦＦ_−４０は、それぞれＳＳ条件、ＳＦ条件、ＦＳ条件およびＦＦ条件のサンプルを−４０℃で動作させた場合、ＳＳ_１２５、ＳＦ_１２５、ＦＳ_１２５、ＦＦ_１２５は、それぞれＳＳ条件、ＳＦ条件、ＦＳ条件およびＦＦ条件のサンプルを１２５℃で動作させた場合を示す。
図７において、遅延補償なしの場合、最低電圧ＶｆがＳＦ_−４０で決まるのに対してアクセス時間ｔａｃがＳＳ_−４０で決まる。ＳＦ_−４０では最低電圧Ｖｆを１とすると、ＳＳ_−４０では最低電圧Ｖｆが１．１３なので、ＳＳ_−４０では余計なマージンが付加される。
一方、遅延補償ありの場合、ＳＳ_−４０で最低電圧Ｖｆおよびアクセス時間ｔａｃが決まり、アクセス時間ｔａｃを減らすことができる。このため、遅延補償なしの場合に比べて０．９４倍に高速化することができる。
【００４０】
図８は、図３の遅延回路のトランジスタの特性および動作条件を変化させた時の遅延補償前後の活性化電圧の変化をグラフ化した図である。
図８において、遅延補償ありの場合、遅延補償なしの場合に比べて動作条件の変動に対する最低電圧Ｖｆの変動を緩和することができる。このため、データの読み出し時におけるビット線ＢＬｔ、ＢＬｃの電圧スイングを低減することができ、消費電力を削減することができる。例えば、ＳＦ_−４０では、ビット線ＢＬｔ、ＢＬｃの電圧スイングを１０−２０％だけ低減することができ、その分だけ消費電力を削減することができる。
【００４１】
（第２実施形態）
図９は、第２実施形態に係る半導体記憶装置に適用される遅延回路の構成例を示す回路図である。なお、図９の例では、２段分のインバータＢ１１、Ｂ１２にて遅延回路を構成する場合を示した。また、図３の例では、Ｐ型トランジスタＰ１、Ｐ２の特性変動に対するインバータＢ１の遅延時間の依存性を減少させる構成について示したが、図９の例では、Ｎ型トランジスタＮ１１、Ｎ１２の特性変動に対するインバータＢ１１の遅延時間の依存性を減少させる構成について示した。
【００４２】
図９において、インバータＢ１２には、負荷調整回路ＬＢおよび駆動力調整回路ＤＢが設けられている。負荷調整回路ＬＢにはＮ型トランジスタＮ１２が設けられている。駆動力調整回路ＤＢにはＰ型トランジスタＰ１２が設けられている。負荷調整回路ＬＢは、Ｎ型トランジスタＮ１２のしきい値電圧に基づいて、インバータ回路Ｂ１２のプルアップ時の負荷を調整することができる。駆動力調整回路ＤＢは、Ｎ型トランジスタＮ１２のしきい値電圧に基づいて、インバータ回路Ｂ１２の駆動力を調整することができる。
【００４３】
Ｎ型トランジスタＮ１２は、インバータ回路Ｂ１２の負荷電荷量を調整するようにゲート電位が設定され、インバータ回路Ｂ１２の出力信号ｏｕｔをドレインから出力することができる。Ｐ型トランジスタＰ１２は、Ｎ型トランジスタＮ１２のソース電位がゲートに入力される。Ｎ型トランジスタＮ１２のソース側にはＮ型トランジスタＮ１１が直列に接続され、Ｎ型トランジスタＮ１１のソースは第２電位ＶＳＳに設定される。Ｎ型トランジスタＮ１２のドレイン側にはＰ型トランジスタＰ１１が直列に接続され、Ｐ型トランジスタＰ１１のソース側にはＰ型トランジスタＰ１３が直列に接続され、Ｐ型トランジスタＰ１２、Ｐ１３のソースは第１電位ＶＤＤに設定される。Ｎ型トランジスタＮ１２のゲートは第１電位ＶＤＤに設定することができる。Ｎ型トランジスタＮ１１、Ｐ型トランジスタＰ１１、Ｐ１３のゲートには、インバータ回路Ｂ１２の入力信号ｉｎ２が入力される。
【００４４】
インバータＢ１１には、Ｐ型トランジスタＰ１４およびＮ型トランジスタＮ１４が設けられている。Ｐ型トランジスタＰ１４およびＮ型トランジスタＮ１４は互いに直列に接続されている。Ｐ型トランジスタＰ１４のソースは第１電位ＶＤＤに設定され、Ｎ型トランジスタＮ１４のソースは第２電位ＶＳＳに設定される。Ｐ型トランジスタＰ１４およびＮ型トランジスタＮ１４のゲートには、インバータ回路Ｂ１１の入力信号ｉｎ１が入力される。Ｐ型トランジスタＰ１４のドレインからは、インバータ回路Ｂ１２の入力信号ｉｎ２が出力される。
【００４５】
そして、入力信号ｉｎ１がロウレベルの場合、入力信号ｉｎ１がインバータＢ１１にて反転されることでインバータＢ１２の入力信号ｉｎ２はハイレベルになる。この時、Ｎ型トランジスタＮ１１がオンし、Ｐ型トランジスタＰ１１、Ｐ１３がオフする。このため、Ｎ型トランジスタＮ１２のソース電位が第２電位ＶＳＳに設定される。また、Ｎ型トランジスタＮ１２のゲート電位は第１電位ＶＤＤに設定されているので、Ｎ型トランジスタＮ１２がオンし、インバータＢ１２の出力信号ｏｕｔはロウレベルになる。
【００４６】
入力信号ｉｎ１がロウレベルからハイレベルに立ち上がると、入力信号ｉｎ１がインバータＢ１１にて反転されることでインバータＢ１２の入力信号ｉｎ２はロウレベルになる。この時、Ｎ型トランジスタＮ１１がオフし、Ｐ型トランジスタＰ１１、Ｐ１３がオンする。このため、Ｐ型トランジスタＰ１１、Ｐ１３を介してＮ型トランジスタＮ１２のドレイン電位がプルアップされることでインバータＢ１２の出力信号ｏｕｔはハイレベルになる。ここで、Ｎ型トランジスタＮ１２のゲート電位は第１電位ＶＤＤに設定されているので、Ｎ型トランジスタＮ１２がオンし、Ｎ型トランジスタＮ１２のドレインからソースに電荷量ｑだけ充電される。この電荷量ｑは、Ｎ型トランジスタＮ１２のソースノードの容量をＣ、Ｎ型トランジスタＮ１２のしきい値電圧をＶｔｎ、第２電位ＶＳＳを接地電位とすると、ｑ＝Ｃ（ＶＤＤ−Ｖｔｎ）で与えることができる。このため、Ｎ型トランジスタＮ１２のしきい値電圧Ｖｔｎが低いと、インバータＢ１２のプルアップ時に充電される電荷量ｑが増え、インバータＢ１２の負荷が増える。この結果、Ｎ型トランジスタＮ１１、Ｎ１２のしきい値電圧Ｖｔｎが低くなると、Ｎ型トランジスタＮ１１、Ｎ１２の動作は速くなるのに対して、インバータＢ１２のプルアップ時の負荷を増大させることができ、Ｎ型トランジスタＮ１１、Ｎ１２の特性変動に対するインバータＢ１２の遅延時間の依存性を減少させることができる。
【００４７】
また、Ｐ型トランジスタＰ１２のゲート電位はＮ型トランジスタＮ１２のソース電位に設定されているので、Ｎ型トランジスタＮ１２のしきい値電圧Ｖｔｎが低いと、Ｐ型トランジスタＰ１２のゲート電位が上がり、Ｐ型トランジスタＰ１２の駆動力が減少する。この結果、Ｎ型トランジスタＮ１１、Ｎ１２のしきい値電圧Ｖｔｎが低くなると、Ｎ型トランジスタＮ１１、Ｎ１２の動作は速くなるのに対して、インバータＢ１２のプルアップ時の駆動力を減少させることができ、Ｎ型トランジスタＮ１１、Ｎ１２の特性変動に対するインバータＢ１２の遅延時間の依存性を減少させることができる。
【００４８】
なお、図９の例では、２段分のインバータＢ１１、Ｂ１２にて遅延回路を構成する方法を説明したが、インバータＢ１２のみで遅延回路を構成するようにしてもよいし、インバータＢ１１、Ｂ１２を交互に複数段接続することで遅延回路を構成するようにしてもよい。
【００４９】
また、図３の構成は、ビット線ＢＬｔ、ＢＬｃがプリチャージされた状態からメモリセル１２のデータに応じてビット線ＢＬｔ、ＢＬｃがディスチャージされるＳＲＡＭに好適である。一方、図９の構成は、ビット線ＢＬｔ、ＢＬｃがディスチャージされた状態からメモリセル１２のデータに応じてビット線ＢＬｔ、ＢＬｃがチャージされるＳＲＡＭに好適である。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１１  メモリセルアレイ、１２  メモリセル、１３  ロウデコーダ、１４  センスアンプ回路、１５  タイミング制御回路、１６  遅延回路、Ｂ０  バッファ、Ｂ１〜Ｂｎ  インバータ回路、Ｎｔ、Ｎｃ  記憶ノード、ＷＬ  ワード線、ＢＬｔ、ＢＬｃ  ビット線、Ｌ１、Ｌ２  負荷トランジスタ、Ｄ１、Ｄ２  駆動トランジスタ、Ｆ１、Ｆ２  伝送トランジスタ、Ｐ１〜Ｐ４  Ｐ型トランジスタ、Ｎ１〜Ｎ４  Ｎ型トランジスタ、ＬＡ  負荷調整回路、ＤＡ  駆動力調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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