(57)【要約】【課題】チップ面積の増大を抑制し、１チップで光点孤して負荷制御できる。【解決手段】半導体チップの表面に第１フォトサイリスタ部(４２a)と第２フォトサイリスタ部(４２b)とを備え、各フォトサイリスタ部は、一方の導電型のアノード拡散領域(４３)と、他方の導電型の基板と、上記一方の導電型のゲート拡散領域(４４)と、このゲート拡散領域(４４)内に形成されて上記他方の導電型のカソード拡散領域(４５)とを含むＰＮＰＮ部を有し、ダイシング面とゲート拡散領域(４４)との距離Ｘを４００μm以下にしている。こうして、オン時に、第１フォトサイリスタ部４２a側で発生した少数キャリアを、移動前に、第１フォトサイリスタ部４２a側のダイシング面に回収する。その結果、ショットキーバリアダイオードやチャネル分離領域を形成すること無く転流特性を大幅に向上でき、チップ面積の増大を抑制し、１チップで光点孤して負荷を制御できる。【選択図】図１
2015005704.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体チップの表面に、互いに離間して形成された第１フォトサイリスタ部および第２フォトサイリスタ部を備え、
上記各フォトサイリスタ部は、一方向に延在すると共にＮ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有しており、
上記アノード拡散領域の延在方向である上記一方向を第１方向とする一方、上記第１方向と直交すると共に上記基板の表面に略平行な方向を第２方向とした場合に、上記半導体チップにおける最外周のダイシング面と上記ゲート拡散領域との上記第２方向への距離が４００μm以下である
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２】
請求項１に記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部に関して、
上記ゲート拡散領域が、上記アノード拡散領域よりも上記ダイシング面側に配置されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項３】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部に関して、
上記アノード拡散領域と上記ベース拡散領域との上記第２方向への離間距離は、２００μm以上且つ３００μm以下である
ことを特徴とする双方向サイリスタチップ。
【請求項４】
請求項１から請求項３までの何れか一つに記載の双方向フォトサイリスタチップと発光ダイオードとで構成されていることを特徴とする光点孤カプラ。
【請求項５】
請求項４に記載の光点孤カプラとスナバ回路とで構成されていることを特徴とするソリッドステートリレー。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、双方向フォトサイリスタチップ、上記双方向フォトサイリスタチップを用いた点孤型カプラ、上記点孤型カプラを用いたソリッドステートリレー(以下、ＳＳＲと略称する)に関する。
【背景技術】
【０００２】
従来より、交流で使用するＳＳＲとして、図２１に示すような回路構成を有するものがある。このＳＳＲ８は、ＬＥＤ(発光ダイオード)等の発光素子１および点弧用の双方向フォトサイリスタ２から成る光点弧カプラ３と、負荷を実制御するための双方向サイリスタ(以下、メインサイリスタと言う場合もある)４と、抵抗器５や容量６等で成るスナバ回路７とで構成されている。
【０００３】
また、上記ＳＳＲ８を構成する光点弧カプラ３の等価回路図は、図２２に示す通りである。双方向フォトサイリスタ２は、ＣＨ(チャネル)1のフォトサイリスタ９とＣＨ2のフォトサイリスタ１０とで構成されている。そして、ＣＨ1のフォトサイリスタ９は、ＰＮＰトランジスタＱ1のベースをＮＰＮトランジスタＱ2のコレクタに接続する一方、ＰＮＰトランジスタＱ1のコレクタをＮＰＮトランジスタＱ2のベースに接続して構成されている。同様に、ＣＨ2のフォトサイリスタ１０は、ＰＮＰトランジスタＱ3のベースをＮＰＮトランジスタＱ4のコレクタに接続する一方、ＰＮＰトランジスタＱ3のコレクタをＮＰＮトランジスタＱ4のベースに接続して構成されている。
【０００４】
さらに、上記ＣＨ1側においては、ＰＮＰトランジスタＱ1のエミッタが直接電極Ｔ1に接続されている。一方、ＮＰＮトランジスタＱ2のエミッタは直接に、ベースはゲート抵抗１１を介して、電極Ｔ2に接続されている。同様に、ＣＨ2側においては、ＰＮＰトランジスタＱ3のエミッタが直接電極Ｔ2に接続されている。一方、ＮＰＮトランジスタＱ4のエミッタは直接に、ベースはゲート抵抗１２を介して、電極Ｔ1に接続されている。
【０００５】
上記構成を有する光点弧カプラ３は、以下のように動作する。すなわち、図２２において、電極Ｔ1‐電極Ｔ2間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、電極Ｔ1側が電極Ｔ2側よりも正電位にある場合は、ＬＥＤ１からの光信号を双方向フォトサイリスタ２が受光すると、ＣＨ1側のＮＰＮトランジスタＱ2がオン状態となる。そうすると、ＣＨ1側のＰＮＰトランジスタＱ1のベース電流が引き出されることになり、このＰＮＰトランジスタＱ1がオンする。続いて、ＰＮＰトランジスタＱ1のコレクタ電流によってＣＨ1側のＮＰＮトランジスタＱ2にベース電流が供給され、正帰還によりＣＨ1側のＰＮＰＮ部がオンして、電極Ｔ1から電極Ｔ2へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
【０００６】
一方、上記電極Ｔ2側が電極Ｔ1側よりも正電位にある場合には、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。
【０００７】
こうして、上記ＣＨ1側のＰＮＰＮ部またはＣＨ2側のＰＮＰＮ部がオン動作すると、この電流がメインサイリスタ４のゲートに流れ込み、メインサイリスタ４をオンさせるのである。
【０００８】
近年、電子業界を取り巻く経済環境は益々厳しくなってきており、電子機器のコストの削減や軽便性の向上が益々強く望まれるようになってきている。このような要求に対応するために、図２１に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するため、メインサイリスタ４を省略して図１１に示すような回路構成のＳＳＲを作製し、双方向フォトサイリスタのみでダイレクトに負荷を制御する試みがなされている。
【０００９】
このように、メインサイリスタを省略した回路構成のＳＳＲを作製でき、ダイレクトに負荷を制御できる双方向フォトサイリスタとして、特許第４０６５８２５号公報(特許文献１)に開示された双方向フォトサイリスタがある。
【００１０】
図２３は、特許文献１に開示された双方向フォトサイリスタにおける概略パターンレイアウトを示す。また、図２４および図２５は、図２３におけるＢ‐Ｂ’矢視断面概略図である。尚、図２４は光オン時の状態を示し、図２５は光オフ時である電圧反転時(転流時)の状態を示す。
【００１１】
以下、図２３,図２４および図２５を参照しつつ上記特許文献１に開示された従来の双方向フォトサイリスタについて説明する。
【００１２】
上記従来の双方向フォトサイリスタは、平面的には、図２３に示すように、中心線Ａ‐Ａ’とこの中心線に直交する線分Ｂ‐Ｂ’との交点に対して１８０度の回転対称に、つまり上記交点に対して点対称のパターンを有している。また、断面的には、図２４および図２５に示すように、中心線Ａ‐Ａ’と直交する垂直方向の線分Ｃ‐Ｃ’に対して左右対称に構成されている。以下、中心線Ａ‐Ａ’および線分Ｃ‐Ｃ’に対して左側のフォトサイリスタをＣＨ1のフォトサイリスタ２０aと称する一方、右側のフォトサイリスタをＣＨ2のフォトサイリスタ２０bと称する。
【００１３】
上記従来の双方向フォトサイリスタは、チップを構成するＮ型シリコン基板２１の表面側に、ＣＨ1とＣＨ2とを分離するためのチャネル分離領域２２が中心線Ａ‐Ａ’に沿って形成されている。チャネル分離領域２２は、表面に形成されたダイシング溝およびショートダイオードの何れか一方で構成されている。尚、図２３〜図２５では、チャネル分離領域２２としてショートダイオードが形成されている。尚、このショートダイオード２２は高濃度Ｎ型拡散領域２２aと高濃度Ｐ型拡散領域２２bとから構成されており、高濃度Ｎ型拡散領域２２aと高濃度Ｐ型拡散領域２２bとは、配線(図示せず)によって同電位に接続されている。
【００１４】
上記フォトサイリスタ２０aおよびフォトサイリスタ２０bにおいて、チャネル分離領域２２に沿ってアノード拡散領域(Ｐ型)２３が形成され、このアノード拡散領域２３に対向してチャネル分離領域２２とは反対側にゲート拡散領域(Ｐ型)２４が形成されている。こうして、アノード拡散領域２３およびゲート拡散領域２４は、各々チャネル分離領域２２と並行に配置されている。
【００１５】
さらに、上記ゲート拡散領域２４内には、アノード拡散領域２３に対向する辺に沿って並行に、且つアノード拡散領域２３に近い側に、カソード拡散領域(Ｎ型)２５が形成されている。こうして、上記アノード拡散領域２３からカソード拡散領域２５に向かってＰＮＰＮ部が形成される。尚、２６はゲート抵抗領域である。
【００１６】
また、上記チップの周辺に沿って、チャネルストッパとしての高濃度Ｎ型拡散領域２７が形成されている。さらに、高濃度Ｎ型拡散領域２７上に破線で示すようにＡl電極２７aが形成されている。また、アノード拡散領域２３を覆うようにＡl電極(破線表示)２３aが形成され、ゲート拡散領域２４,カソード拡散領域２５およびゲート抵抗領域２６を覆うようにＡl電極(破線表示)２４aが形成されている。
【００１７】
そして、上記左側に位置するＣＨ1のフォトサイリスタ２０aのアノード拡散領域２３上のＡl電極２３aと、上記右側に位置するＣＨ2のフォトサイリスタ２０bのカソード拡散領域２５上のＡl電極２４aとが、Ａuワイヤ２８a,２８bによってリードフレームＴ1に接続されている。さらに、ＣＨ1のフォトサイリスタ２０aのカソード拡散領域２５上のＡl電極２４aと、ＣＨ2のフォトサイリスタ２０bのアノード拡散領域２３上のＡl電極２３aとが、Ａuワイヤ２８a’,２８b’によってリードフレームＴ2に接続されている。すなわち、ＣＨ1のフォトサイリスタ２０aとＣＨ2のフォトサイリスタ２０bとが、逆並列にワイヤーボンドで配線されているのである。
【００１８】
また、上記従来の双方向フォトサイリスタにおいては、上記ＰＮＰＮ部を構成するゲート拡散領域２４内の上に金属層が形成されて、ショットキーバリアダイオード２９が形成されている。
【００１９】
上記構成によれば、双方向フォトサイリスタにおける重要な設計パラメータである転流特性(詳細は後述)を大幅に向上させることができる。したがって、本双方向フォトサイリスタをＳＳＲの光点孤カプラとして用いることによって、メインサイリスタを省略することが可能になるのである。
【００２０】
ここで、上記転流特性について説明する。転流特性とは、双方向フォトサイリスタが正常動作している場合においては、図２４に示すように、ＣＨ1のフォトサイリスタ２０aがオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、図２５に示すように、次の半サイクルに移行すると、光入射が無い限りＣＨ2のフォトサイリスタ２０bはオンしない。しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、電極Ｔ1‐電極Ｔ2間に印加される交流電圧の位相よりもオン電圧の位相が遅れるために、ＣＨ1のフォトサイリスタ２０aがオフする時点においては既に電極Ｔ1‐電極Ｔ2間には逆位相の交流電圧が印加されている。したがって、ＣＨ1のフォトサイリスタ２０aがオフした時点でＣＨ2のフォトサイリスタ２０b側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００２１】
そのために、動作電流値がある臨界値を超えると、ＣＨ1側のＮ型シリコン基板２１中に残存している少数キャリア(正孔)３０が、消滅する前に矢印(Ａ)で示すようにＣＨ2のフォトサイリスタ２０bのゲート拡散領域２４へ移動して、光入射が無いにも拘わらずＣＨ2側のＰＮＰトランジスタをオンすると共にＣＨ2側の正帰還作用を促して、ＣＨ2のフォトサイリスタ２０bがオンするという誤動作(転流失敗)を招くことになる。この動作電流の臨界値を「Ｉcom」と定義する。
【００２２】
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Ｉcomを表す特性といえる。
【００２３】
したがって、図２１に示すような構成を有する従来のＳＳＲにおいて、メインサイリスタ４を省略して双方向フォトサイリスタ２のみでダイレクトに負荷を制御するためには、少なくとも、本ＳＳＲの保証実効オン電流以上、例えば高温時のＩcomの低下を考慮すると常温では保証実効オン電流の約２倍程度の、高いＩcomが要望されることになる。
【００２４】
上記特許文献１に開示された従来の双方向フォトサイリスタにおいては、Ｎ型シリコン基板２１の表面側に、ダイシング溝およびショートダイオードの何れか一方で構成されるチャネル分離領域２２を有している。また、上記ＰＮＰＮ部を構成するゲート拡散領域２４内に、ショットキーバリアダイオード２９が形成されている。
【００２５】
したがって、図２５に示すように、上記チャネル分離領域２２によって、転流時において、Ｎ型シリコン基板２１内の少数キャリア３０のＣＨ1側からＣＨ2側への移動が制限される。すなわち、例えば転流時においてＣＨ1のフォトサイリスタ２０aがオフした場合には、ＣＨ1側のＮ型シリコン基板２１中に残存している少数キャリア３０は、ＣＨ2側へ移動する。その場合、その一部は、矢印(Ｂ)で示すように、チャネル分離領域２２によって回収される。あるいは、矢印(Ｃ)で示すように、ＣＨ1のフォトサイリスタ２０aのアノード拡散領域２３によって回収される。
【００２６】
その結果、上記ＣＨ2側の正帰還作用によってＣＨ2のフォトサイリスタ２０bがオンするという誤動作が抑制されて、転流特性が改善されるのである。
【００２７】
さらに、上記ＣＨ1のフォトサイリスタ２０aにおいて、上記ＰＮＰＮ部を構成するゲート拡散領域２４内に形成されているショットキーバリアダイオード２９によって、ゲート拡散領域２４からＮ型シリコン基板２１への少数キャリア３０の注入が抑制されて残存キャリア量が減少し、更なる転流特性の改善が図られるのである。
【００２８】
しかしながら、上記特許文献１に開示された従来の双方向フォトサイリスタでは、以下のような問題がある。
【００２９】
すなわち、上記チャネル分離領域２２が、Ｎ型シリコン基板２１の表面に形成されたダイシング溝およびショートダイオードの何れか一方で構成されている。そのために、チャネル分離領域２２の面積が大きくなると言う問題がある。
【００３０】
さらに、上記ＰＮＰＮ部を構成するゲート拡散領域２４内にショットキーバリアダイオード２９が形成されている。そのために、その分だけゲート拡散領域２４の面積が大きくなると言う問題がある。
【００３１】
以上のことより、上記特許文献１に開示された従来の双方向フォトサイリスタでは、チップ面積が大きくなるという問題があるのである。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特許第４０６５８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
そこで、この発明の課題は、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能にする双方向フォトサイリスタチップ、上記双方向フォトサイリスタチップを用いた点孤型カプラ、上記点孤型カプラを用いたＳＳＲを提供することにある。
【課題を解決するための手段】
【００３４】
上記課題を解決するため、この発明の双方向フォトサイリスタチップは、
１つの半導体チップの表面に、互いに離間して形成された第１フォトサイリスタ部および第２フォトサイリスタ部を備え、
上記各フォトサイリスタ部は、一方向に延在すると共にＮ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有しており、
上記アノード拡散領域の延在方向である上記一方向を第１方向とする一方、上記第１方向と直交すると共に上記基板の表面に略平行な方向を第２方向とした場合に、上記半導体チップにおける最外周のダイシング面と上記ゲート拡散領域との上記第２方向への距離が４００μm以下である
ことを特徴としている。
【００３５】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記各フォトサイリスタ部に関して、
上記ゲート拡散領域が、上記アノード拡散領域よりも上記ダイシング面側に配置されている。
【００３６】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記各フォトサイリスタ部に関して、
上記アノード拡散領域と上記ベース拡散領域との上記第２方向への離間距離は、２００μm以上且つ３００μm以下である。
【００３７】
また、この発明の光点孤カプラは、
この発明の双方向フォトサイリスタチップとＬＥＤとで構成されていることを特徴としている。
【００３８】
また、この発明のＳＳＲは、
この発明の光点孤カプラとスナバ回路とで構成されていることを特徴としている。
【発明の効果】
【００３９】
以上より明らかなように、この発明の双方向フォトサイリスタチップは、半導体チップにおける最外周のダイシング面とゲート拡散領域との距離を４００μm以下にしている。したがって、オン時に、例えば第１フォトサイリスタ部側で発生した少数キャリアを、第２フォトサイリスタ部側に移動する前に、上記第１フォトサイリスタ部側の上記ダイシング面に回収することができる。
【００４０】
その結果、上記半導体チップにおけるゲート拡散領域内に上記ショットキーバリアダイオードを形成したり、上記半導体チップにおける上記第１フォトサイリスタ部と上記第２フォトサイリスタ部との間に上記チャネル分離領域を形成したりすること無く、転流特性を大幅に向上させることができる。
【００４１】
そのため、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になるのである。
【図面の簡単な説明】
【００４２】
【図１】この発明の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す図である。
【図２】図１におけるＤ‐Ｄ'矢視断面図である。
【図３】図１における転流特性Ｉcomの距離Ｘに対する依存性を表す図である。
【図４】光オン時の状態を示す図１のＤ‐Ｄ'矢視断面図である。
【図５】光オフ時である転流時の状態を示す図１のＤ‐Ｄ'矢視断面図である。
【図６】図１の変形例の概略パターンレイアウトを示す図である。
【図７】図６におけるＤ‐Ｄ'矢視断面図である。
【図８】図１および図２とは異なる双方向フォトサイリスタチップにおける断面概略図である。
【図９】転流特性Ｉcomの光感度ＩＦＴ依存性を示す図である。
【図１０】dＶ/dｔ特性の光感度ＩＦＴ依存性を示す図である。
【図１１】メインサイリスタを省略したＳＳＲの回路図である。
【図１２】図１１に示すＳＳＲの負荷をダイレクト制御する場合におけるＩcomのスペック増大の説明図である。
【図１３】図１２の目標スペックを満たすための相関線シフトの説明図である。
【図１４】図１および図８とは異なる双方向フォトサイリスタチップにおける断面概略図である。
【図１５】図１４に示す双方向フォトサイリスタの耐圧ＢＶの離間距離Ｚ１依存性を示す図である。
【図１６】図１,図８および図１４とは異なる双方向フォトサイリスタチップにおける断面概略図である。
【図１７】図１６に示す双方向フォトサイリスタの耐圧ＢＶの離間距離Ｚ２依存性を示す図である。
【図１８Ａ】図１および図８に示す双方向フォトサイリスタチップの製造工程での断面図である。
【図１８Ｂ】図１８Ａに続く製造工程での断面図である。
【図１８Ｃ】図１８Ｂに続く製造工程での断面図である。
【図１９Ａ】図１４に示す双方向フォトサイリスタチップの製造工程での断面図である。
【図１９Ｂ】図１９Ａに続く製造工程での断面図である。
【図１９Ｃ】図１９Ｂに続く製造工程での断面図である。
【図２０Ａ】図１６に示す双方向フォトサイリスタチップの製造工程での断面図である。
【図２０Ｂ】図２０Ａに続く製造工程での断面図である。
【図２０Ｃ】図２０Ｂに続く製造工程での断面図である。
【図２１】交流で使用するＳＳＲの回路図である。
【図２２】図２１に示すＳＳＲを構成する光点弧カプラの等価回路図である。
【図２３】従来の双方向フォトサイリスタにおける概略パターンレイアウトを示す図である。
【図２４】光オン時の状態を示す図２３のＢ‐Ｂ'矢視断面図である。
【図２５】光オフ時である転流時の状態を示す図２３のＢ‐Ｂ'矢視断面図である。
【発明を実施するための形態】
【００４３】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４４】
・第１実施の形態
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示し、図２は図１におけるＤ‐Ｄ'矢視断面概略図である。
【００４５】
本実施の形態の双方向フォトサイリスタチップは、図１および図２に示すように、チップを構成するＮ型シリコン基板４１の表面に、互いに離間して形成されたＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとで構成されている。
【００４６】
上記第１フォトサイリスタ４２aおよび第２フォトサイリスタ４２bは、夫々、Ｐ型のアノード拡散領域４３と、アノード拡散領域４３に対向するＰ型のゲート拡散領域４４と、ゲート拡散領域４４内にアノード拡散領域４３に対向して形成されたＮ型のカソード拡散領域４５を有している。こうして、アノード拡散領域４３からカソード拡散領域４５に向かってＰＮＰＮ部が形成される。尚、４６はゲート抵抗領域である。
【００４７】
また、上記チップの周辺に沿って、チャネルストッパとしての高濃度Ｎ型拡散領域４７が形成されている。さらに、高濃度Ｎ型拡散領域４７上に破線で示すようにＡl電極４７aが形成されている。また、アノード拡散領域４３を覆うようにＡl電極(破線表示)４３aが形成され、ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６を覆うようにＡl電極(破線表示)４４aが形成されている。
【００４８】
上記双方向フォトサイリスタは、平面的には、図１に示すように、中心線Ｅ‐Ｅ’とこの中心線に直交する線分Ｄ‐Ｄ’との交点に対して１８０度の回転対称に、つまり上記交点に対して略点対称のパターンを有している。また、断面的には、図２に示すように、中心線Ｅ‐Ｅ’と直交する垂直方向の線分Ｆ‐Ｆ’に対して略左右対称に構成されている。すなわち、中心線Ｅ‐Ｅ’および線分Ｆ‐Ｆ’に対して左側のフォトサイリスタが上記ＣＨ1の第１フォトサイリスタ４２aであり、右側のフォトサイリスタが上記ＣＨ2の第２フォトサイリスタ４２bである。
【００４９】
さらに、上記ＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３上のＡl電極４３aと、ＣＨ2の第２フォトサイリスタ４２bのカソード拡散領域４５上のＡl電極４４aとが、Ａuワイヤ４８a,４８bによってリードフレームＴ1に接続されている。また、ＣＨ1の第１フォトサイリスタ４２aにおけるカソード拡散領域４５上のＡl電極４４aと、ＣＨ2の第２フォトサイリスタ４２bにおけるアノード拡散領域４３上のＡl電極４３aとが、Ａuワイヤ４８a’,４８b’によってリードフレームＴ2に接続されている。こうして、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとが、逆並列にワイヤーボンドで配線されている。
【００５０】
さらに、本双方向フォトトランジスタでは、上記第１フォトサイリスタ４２aおよび第２フォトサイリスタ４２bにおいて、アノード拡散領域４３およびカソード拡散領域４５の長手方向を第１方向、この第１方向に垂直な方向であってＮ型シリコン基板４１の表面に略平行な方向を第２方向とした場合に、上記第２方向において、チップ最外周のダイシング面のうちゲート拡散領域４４に対向するダイシング面と当該ゲート拡散領域４４との間の距離Ｘを、４００μm以内に設定している。
【００５１】
上記構成を有する本双方向フォトトランジスタによれば、上記ショットキーバリアダイオードあるいはチャネル分離領域が無くても、上記転流特性を大幅に向上させることができる。そのために、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になる。
【００５２】
以下、詳細に説明する。
【００５３】
図３は、本双方向フォトサイリスタにおいて、上記転流特性Ｉcomの、チップ最外周のダイシング面とゲート拡散領域４４との間の上記第２方向への距離Ｘに対する依存性を表している。図３より、上記転流特性Ｉcomは上記距離Ｘに依存しており、Ｘ≦４００μmの領域で大幅に改善されることが分かる。
【００５４】
以下、図４および図５を参照しながら、転流特性ＩcomがＸ≦４００μmの領域で改善される理由について説明する。図４および図５は、図２と同じ、図１のＤ‐Ｄ'矢視断面概略図であり、上記距離Ｘは「Ｘ≦４００μm」である。但し、図４は光オン時の状態を示し、図５は光オフ時である電圧反転時(転流時)の状態を示す。
【００５５】
図４に示すように、上記ＣＨ1側における第１フォトサイリスタ４２aのオン時に発生した少数キャリア４９は、図５に示す転流時には、本双方向フォトサイリスタの電位勾配によって、ＣＨ1の第１フォトサイリスタ４２aにおけるアノード拡散領域４３、あるいは、ＣＨ2の第２フォトサイリスタ４２bにおけるゲート拡散領域４４に回収される。その場合に、ＣＨ2側のゲート拡散領域４４に回収される少数キャリアの量がある臨界値を超えると、ＣＨ2の第２フォトサイリスタ４２bにおける上記ＰＮＰＮ部を構成するＮＰＮトランジスタがオンし、ＣＨ2の第２フォトサイリスタ４２bの正帰還を促して、第２フォトサイリスタ４２bがオンして、上記「転流失敗」を招くことになる。
【００５６】
そこで、上記「転流失敗」を抑制するためには、できる限り動作電流の臨界値Ｉcomを増大させる必要がある。そして、Ｉcomを増大させるためには、ＣＨ2側のゲート拡散領域４４に回収される少数キャリアの量を抑制する必要がある。
【００５７】
ここで、上記ＣＨ1の第１フォトサイリスタ４２aにおけるチップ外周のダイシング面とゲート拡散領域４４との間の距離Ｘを縮小すると、図４に示すようにオン時にＣＨ1側で発生した少数キャリア４９が、ＣＨ2側に移動する前に、図５に示すように、ＣＨ1側のダイシング面に回収されることになる。
【００５８】
したがって、上記チップ外周のダイシング面とゲート拡散層４４との距離Ｘは、本双方向フォトサイリスタにおける上記転流特性以外の特性(例えば、耐圧等の特性)を満足した上で、最大限に縮小することが望ましい。特に、Ｘ≦４００μmとすることが望ましい。
【００５９】
以上のごとく、本実施の形態においては、双方向フォトサイリスタチップは、平面的には、図１に示すように、中心線Ｅ‐Ｅ’とこの中心線に直交する線分Ｄ‐Ｄ’との交点に対して１８０度の回転対称に、つまり上記交点に対して点対称のパターンを有しており、断面的には、図２に示すように、中心線Ｅ‐Ｅ’と直交する垂直方向の線分Ｆ‐Ｆ’に対して左右対称に構成されている。そして、中心線Ｅ‐Ｅ’および線分Ｆ‐Ｆ’に対して左側にＣＨ1の第１フォトサイリスタ４２aを形成し、右側にＣＨ2の第２フォトサイリスタ４２bを形している。
【００６０】
そして、上記第１フォトサイリスタ４２aおよび第２フォトサイリスタ４２bは、夫々、Ｐ型のアノード拡散領域４３と、アノード拡散領域４３に対向するＰ型のゲート拡散領域４４と、ゲート拡散領域４４内にアノード拡散領域４３に対向して形成されたＮ型のカソード拡散領域４５を有している。但し、Ｎ型シリコン基板４１の表面側に、ＣＨ1とＣＨ2とを分離するためのチャネル分離領域、および、ゲート拡散領域４４内に配置されるショットキーバリアダイオードは形成されていない。
【００６１】
加えて、本実施の形態においては、上記第１フォトサイリスタ４２aおよび第２フォトサイリスタ４２bは、上記第２方向において、チップ最外周のダイシング面とゲート拡散領域４４との間の距離Ｘを、４００μm以内に設定している。
【００６２】
したがって、例えば、オン時に上記ＣＨ1側で発生した少数キャリア４９が、ＣＨ2側に移動する前に、図５に示すように、ＣＨ1側のダイシング面に回収されることになる。
【００６３】
その結果、上記ショットキーバリアダイオードや上記チャネル分離領域が無くても、転流特性を大幅に向上させることができる。そのために、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になるのである。
【００６４】
尚、図１および図２に示す双方向フォトサイリスタチップにおいては、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとは、共に、アノード拡散領域４３がゲート拡散領域４４よりも中心線Ｅ‐Ｅ’側に配置されている。
【００６５】
しかしながら、この発明は、必ずしも上記アノード拡散領域４３がゲート拡散領域４４よりも中心線Ｅ‐Ｅ’側に配置されている必要はない。図６および図７に示すように、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとは、共に、ゲート拡散領域４４がアノード拡散領域４３よりも中心線Ｅ‐Ｅ’側に配置されていても差し支えない。尚、図６および図７に示す双方向フォトサイリスタチップにおいては、分かり易いように、図１および図２に示す双方向フォトサイリスタチップと同じ部材には同じ番号を付している。
【００６６】
この場合も図１および図２に示す双方向フォトサイリスタチップの場合と同様に、チップ最外周のダイシング面とゲート拡散領域４４との間の距離Ｘを４００μm以内に設定することによって、例えば、オン時に上記ＣＨ1側で発生した少数キャリアが、ＣＨ2側に移動する前に、ＣＨ1側のダイシング面に回収されることになる。したがって、上記ショットキーバリアダイオードや上記チャネル分離領域が無くても、転流特性を大幅に向上させることができるのである。
【００６７】
但し、図１および図２に示す双方向フォトサイリスタチップの場合のように、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとにおいて、ゲート拡散領域４４が、アノード拡散領域４３よりも中心線Ｅ‐Ｅ’から見て外側に配置された方が、図６および図７に示す双方向フォトサイリスタチップのごとく内側に配置される場合に比較して、チップ面積をより縮小することができるので望ましい。
【００６８】
・第２実施の形態
本実施の形態は、上記転流特性Ｉcomと同様に、双方向フォトサイリスタの重要な特性である「臨界オフ電圧上昇率dＶ/dｔ(以下、単にdＶ/dｔ特性と言う)」および「転流特性Ｉcom」と「光感度ＩＦＴ」とに関する。
【００６９】
ここで、上記dＶ/dｔ特性と光感度ＩＦＴとについて説明する。
【００７０】
上記「dＶ/dｔ特性」とは、双方向フォトサイリスタに急峻な立ち上がりを有するパルス電圧を印加した際に、当該双方向フォトサイリスタが誤ターンオンする最小の立ち上がり(＝dＶ/dｔ)で定義される。このdＶ/dｔ特性はノイズ耐性を表している。したがって、dＶ/dｔ特性は、ノイズ耐性が高いという点において、大きければ大きい程良い特性であるといえる。
【００７１】
一方において、光感度とは、例えば図２２に示す光点弧カプラ３において、発光素子１に順方向電流ＩＦを流して双方向フォトサイリスタ２をオンさせる際における最小の順方向電流値ＩＦＴで定義される。この光感度ＩＦＴは、低消費電力の観点から、小さければ小さい程良い特性であるといえる。
【００７２】
一般的に、上記「光感度ＩＦＴ」と「転流特性ＩcomおよびdＶ/dｔ特性」とはトレードオフ関係を示す。したがって、所望の仕様に合うように、図２２に示す等価回路の定数が設定される。その場合に設定可能な回路定数としては、ＮＰＮトランジスタＱ2,Ｑ4の電流増幅率、ＰＮＰトランジスタＱ1,Ｑ3の電流増幅率、ゲート抵抗１１,１２の抵抗値が挙げられる。
【００７３】
図８は、本実施の形態の双方向フォトサイリスタチップにおける断面概略図である。図８は、図２と同じ、図１のＤ‐Ｄ'矢視断面概略図である。
【００７４】
そして、図２２における上記ＮＰＮトランジスタＱ2,Ｑ4の電流増幅率およびゲート抵抗１１,１２の抵抗値は、図８におけるゲート拡散領域４４およびゲート抵抗領域４６の濃度によって調整できる。また、図２２におけるＰＮＰトランジスタＱ1,Ｑ3の電流増幅率は、図８におけるＰＮＰトランジスタのベース領域であるＮ型シリコン基板４１の不純物濃度によって調整できる。ところが、Ｎ型シリコン基板４１の不純物濃度は、高耐圧化の観点から約１×１０14ｃｍ-3に略固定されるため、アノード拡散領域４３とゲート拡散領域４４との間の上記第２方向への間隔であるＰＮＰトランジスタのベース幅Ｙによって、主に調整されるのである。
【００７５】
以下、上記「光感度ＩＦＴ」と「転流特性ＩcomおよびdＶ/dｔ特性」とのトレードオフ関係について、図９および図１０にしたがって詳細に説明する。
【００７６】
尚、図９は、転流特性Ｉcomの光感度ＩＦＴ依存性を示す。また、図１０は、dＶ/dｔ特性の光感度ＩＦＴ依存性を示す。但し、図９および図１０は、共に、例えば、ＰＮＰトランジスタおよびＮＰＮトランジスタの電流増幅率が固定されている双方向フォトサイリスタにおいて、ゲート抵抗(ゲート抵抗領域４６の濃度)を振った場合の依存性を示す。
【００７７】
図９および図１０に示すように、転流特性ＩcomおよびdＶ/dｔ特性は、光感度ＩＦＴが大きくなるに伴って増大するという「正」の依存性を示すことから、転流特性ＩcomおよびdＶ/dｔ特性光と感度ＩＦＴとはトレードオフ関係を有することが分かる。
【００７８】
これは、例えば、ある所定のゲート抵抗値を呈する場合におけるＩcom(＝Ｉcom１)およびＩＦＴを示す点を点ａ1とした場合に、ゲート抵抗値を小さくすると双方向フォトサイリスタの感度が鈍るため、ＩcomおよびＩＦＴを示す点が点ａ1→点ｂ1→点ｃ1の方向に移動する。つまり、ゲート抵抗値を小さくすると、双方向フォトサイリスタの感度が鈍るために発光ダイオードに流す順方向電流ＩＦを大きくしないと当該双方向フォトサイリスタがオンしない。そのため、結果として光感度ＩＦＴは大きくなる。一方、転流特性Ｉcomは「ノイズ耐性」であり、ゲート抵抗値を小さくすると、双方向フォトサイリスタの感度が鈍るために大きくなるのである。
【００７９】
以上のことは、上記dＶ/dｔ特性の場合も同様であり、ある所定のゲート抵抗値を呈する場合におけるdＶ/dｔ(＝(dＶ/dｔ)１)およびＩＦＴを示す点を点ａ2とした場合に、ゲート抵抗値を小さくすると、転流特性Ｉcomの場合と同様に光感度ＩＦＴは大きくなる。一方、「ノイズ耐性」を示すdＶ/dｔ特性は、双方向フォトサイリスタの感度が鈍るため大きくなる。つまり、dＶ/dｔおよびＩＦＴを示す点は、点ａ2→点ｂ2→点ｃ2の方向に移動するのである。
【００８０】
ここで、上記ＩＦＴ,Ｉcom,dＶ/dｔのスペックをＩＦＴ１,Ｉcom１,(dＶ/dｔ)１とした場合、図９における領域Ａおよび図１０における領域Ｂが、所望のスペックを満たすターゲット領域となる。したがって、図９においては点ａ1〜点ｃ1の範囲で、図１０においては点ａ2〜点ｃ2の範囲で、両スペック(ＩＦＴ１とＩcom１またはＩＦＴ１と(dＶ/dｔ)１)を満たすようにゲート抵抗値が設定されるのである。
【００８１】
しかしながら、図１１に示すＳＳＲのように、メインサイリスタを省略して双方向フォトサイリスタ２のみでダイレクトに負荷を制御するには、図１２に示すように、Ｉcomのスペックを、Ｉcom１→Ｉcom２のごとく大幅に増大させる必要がある。ところが、スペックがＩcom１の場合には、ＩcomおよびＩＦＴを示す点が点ａ3〜点ｂ3を満たすようにゲート抵抗値を設定すれば、所望のスペックを満たすターゲット領域である領域Ａ内にＩcomおよびＩＦＴを示す点を設定することができるのであるが、スペックがＩcom２に上がった場合には、例えばＩcomおよびＩＦＴを示す点が点ｃ3となる方向にゲート抵抗値を小さくしても、目標のスペックを満たす領域Ａ内にＩcomおよびＩＦＴを示す点を設定することができないのである。
【００８２】
したがって、目標のスペックを満たすためには、図１３に示すように、回路定数を変えて、ＩcomのＩＦＴに対する相関線を相関線１(Ｙ＝Ｙ１)から相関線２(Ｙ＝Ｙ２)のように「左上(白抜き矢印)」の方向にシフトさせる、つまり、ＩcomとＩＦＴとのトレードオフ関係を大幅に改善する必要がある。
【００８３】
上述においては、上記Ｉcomの場合を例に説明したが、上記dＶ/dｔ特性の場合も同様である。
【００８４】
そこで、実験を重ねた結果、図８に示す本双方向フォトサイリスタチップにおいて、アノード拡散領域４３とゲート拡散領域４４との間の上記第２方向への間隔であるＰＮＰトランジスタのベース幅Ｙを、１５０μm≦Ｙ≦３００μmの範囲内で大きくすればする程トレードオフ関係が改善することを見出した。
【００８５】
すなわち、上記アノード拡散領域４３とゲート拡散領域４４との間(Ｐ型−Ｐ型間)の耐圧はパンチスルーによって決まり、１２０μm以下になると耐圧低下を起こす。そこで、ウェハ比抵抗等のバラツキ要因を考慮すると、ベース幅Ｙは１５０μm以上とするのが望ましい。
【００８６】
また、上記ベース幅Ｙが３００μm以下とする理由は、以下の理由による。すなわち、ベース幅Ｙが大きくなるとオン電圧(ある一定電流を流す際のアノード電圧)が大きくなって発熱が大きくなる。ここで、上記発熱に拘わるジャンクション温度は次式で表すことができる。
2015005704.tif 000003
ここで、Ｔｊ：ジャンクション温度
Ｔａ：環境温度
Ｒｔ：パッケージの熱抵抗
ＶＴ：オン電圧(＠ＩＡ＝ＩＴ)
ＩＴ：オン電流
【００８７】
その場合、Ｔｊ≦Ｔｊ(max)であるため、次式
2015005704.tif 000004
を満たす必要がある。したがって、オン電圧ＶＴはある一定の値を超えてはならず、その一定の値がベース幅Ｙが３００μmの場合に相当する値である。
【００８８】
つまり、純粋に転流特性ＩcomおよびdＶ/dｔ特性と感度ＩＦＴとのトレードオフの関係を改善することだけを考えれば、ベース幅Ｙが大きければ大きい程良くなる。ところが、それに伴ってオン電圧ＶＴが上昇するため、あまりベース幅Ｙが大きくなり過ぎると発熱が大きくなるというデメリットがある。そのために、ベース幅Ｙは３００μm以下とするのが望ましい。
【００８９】
上述のように、上記ベース幅Ｙが大きくなり過ぎると、チップサイズが大きくなることに加えて、発熱が大きくなるというデメリットがある。そのために、上記１５０μm≦Ｙ≦３００μmの範囲内であっても、本双方向フォトサイリスタに要望される実効オン電流値に応じて、ベース幅Ｙの値を適宜調整する必要がある。
【００９０】
例えば、図１１に示すＳＳＲにおいては、保証実効オン電流を３００mＡとした場合、上記ＰＮＰトランジスタのベース幅Ｙは２００μm以上が望ましい。
【００９１】
尚、上記転流特性Ｉcomは、ＰＮＰトランジスタの電流増幅率に依存する一方、dＶ/dｔ特性は上記ＰＮＰトランジスタの応答速度に依存する。つまり、転流特性ＩcomとdＶ/dｔ特性とは、両者とも、ＰＮＰトランジスタのベース幅Ｙを大きくすると大きくなる。ところが、両者の要因は異なっており、転流特性Ｉcomが大きくなるのはＰＮＰトランジスタのベース幅Ｙが大きくなると電流増幅率が小さくなるためである。これに対し、dＶ/dｔ特性が大きくなるのはＰＮＰトランジスタの応答速度が遅くなっているためである。したがって、例えば、裏面研磨によるバックサイドダメージや基板表面の界面準位の調整等によってもＰＮＰトランジスタの電流増幅率は調整でき、転流特性Ｉcomを調整することができる。ところが、その場合、ＰＮＰトランジスタの応答速度は大きくは変化しない。したがって、dＶ/dｔ特性に対する影響は少ないのである。
【００９２】
つまり、本実施の形態のごとく、本双方向フォトサイリスタチップにおけるＰＮＰトランジスタのベース幅Ｙを大きくした場合には、転流特性ＩcomとdＶ/dｔ特性との両者の特性を増大させ、ノイズに対する耐性を高くすることができるのである。
【００９３】
本実施の形態における双方向フォトサイリスタチップにおいては、上記第１実施の形態における双方向フォトサイリスタチップと同じ構成を有し、且つアノード拡散領域４３とゲート拡散領域４４との間の上記第２方向への間隔であるＰＮＰトランジスタのベース幅Ｙを、１５０μm≦Ｙ≦３００μmの範囲内に設定している。したがって、上記ショットキーバリアダイオードあるいは上記チャネル分離領域が無くても、チップの光感度とノイズ耐性(転流特性ＩcomおよびdＶ/dｔ特性)とのトレードオフ関係を大幅に改善することができる。
【００９４】
そのために、上記ショットキーバリアダイオードあるいは上記チャネル分離領域が無くても、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になる。その際に、上記ベース幅Ｙを、２００μm≦Ｙ≦３００μmの範囲内に設定すれば、本双方向フォトサイリスタチップを上記メインサイリスタを省略したＳＳＲに適用した場合における保証実効オン電流を、３００mＡにすることができるので望ましい。
【００９５】
・第３実施の形態
本実施の形態は、上記チャネル分離領域であるショートダイオードを構成する高濃度Ｐ型拡散領域と上記アノード拡散領域との間の間隔Ｚ１に関する。
【００９６】
図１４は、本実施の形態の双方向フォトサイリスタチップにおける断面概略図である。本実施の形態の双方向フォトサイリスタチップは、図１および図２に示す双方向フォトサイリスタチップと基本構成は同じである。そして、図１４は、上記第１実施の形態における図２に相当する。そこで、図１４に示す双方向フォトサイリスタチップにおいては、分かり易いように、図１および図２に示す双方向フォトサイリスタチップと同じ部材には同じ番号を付して、詳細な説明は省略する。
【００９７】
本実施の形態においては、上記第１実施の形態における双方向フォトサイリスタチップの構成に加えて、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bと間に、チャネル分離領域としてショートダイオード５０を形成している。
【００９８】
上記ショートダイオード５０は、チップを構成するＮ型シリコン基板４１の表面側に、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとの中間位置に(つまり、両アノード拡散領域４３,４３の中間位置に)アノード拡散領域４３に沿って形成されている。そして、ショートダイオード５０は、第１,第２フォトサイリスタ４２a,４２bの中間位置に配置された１本の高濃度Ｐ型拡散領域５０bの両側を２本の高濃度Ｎ型拡散領域５０aで挟んで構成されており、高濃度Ｎ型拡散領域５０aと高濃度Ｐ型拡散領域５０bとは、配線(図示せず)によって同電位に接続されている。
【００９９】
そのために、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリアを、上記第２フォトサイリスタ部４２b側に移動する前に、上記第１フォトサイリスタ部４２a側の上記ダイシング面に回収するに加えて、ショートダイオード５０にも回収することが可能になる。したがって、転流特性Ｉcomをを更に改善することができる。
【０１００】
このように、上記少数キャリアを上記ダイシング面にも回収するので、その分だけショートダイオード５０のサイズを小さくでき、従来のごとく上記ショートダイオードのみに回収する場合に比してチップ面積を小さくすることができるのである。
【０１０１】
すなわち、上記ショートダイオード５０は、高濃度Ｎ型領域５０aおよび高濃度Ｐ型拡散領域５０bの幅を調整することができるため、上記幅を調整することによって、チップ面積の増大を抑制しつつ、転流特性Ｉcomをさらに改善することが可能になるのである。
【０１０２】
図１５に、上記高濃度Ｐ型領域５０bとアノード拡散領域４３との離間距離をＺ１とした場合における本双方向フォトサイリスタの耐圧ＢＶの離間距離Ｚ１依存性を示す。
【０１０３】
図１５に示すように、上記離間距離Ｚ１を１２０μmよりも小さくすると、高濃度Ｐ型領域５０bとアノード拡散領域４３とのパンチスルー耐圧の低下によって、本双方向フォトサイリスタの耐圧ＢＶも低下する。そこで、チップ面積の増大を抑制するためには、上記離間距離Ｚ１を、上記耐圧ＢＶが低下しない１２０μm以上の範囲で、できるだけ小さく設定することが望ましい。
【０１０４】
以上のごとく、本実施の形態においては、上記第１実施の形態における双方向フォトサイリスタチップの構成に加えて、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bと間に、チャネル分離領域としてショートダイオード５０を形成している。
【０１０５】
したがって、上記ショートダイオード５０を構成する高濃度Ｐ型領域５０bと、第１,第２フォトサイリスタ４２a,４２bを構成するアノード拡散領域４３との離間距離Ｚ１を、本双方向フォトサイリスタの耐圧ＢＶが低下しない１２０μm以上の範囲内で可能な限り小さく設定すれば、チップ面積の増大を抑制しつつ、転流特性Ｉcomをさらに改善することが可能になる。そのため、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になるのである。
【０１０６】
・第４実施の形態
本実施の形態は、上記チャネル分離領域である高濃度Ｎ型拡散領域と上記アノード拡散領域との間の間隔Ｚ２に関する。
【０１０７】
図１６は、本実施の形態の双方向フォトサイリスタチップにおける断面概略図である。本実施の形態の双方向フォトサイリスタチップは、図１および図２に示す双方向フォトサイリスタチップと基本構成は同じである。そして、図１６は、上記第１実施の形態における図２に相当する。そこで、図１６に示す双方向フォトサイリスタチップにおいては、分かり易いように、図１および図２に示す双方向フォトサイリスタチップと同じ部材には同じ番号を付して、詳細な説明は省略する。
【０１０８】
本実施の形態においては、上記第１実施の形態における双方向フォトサイリスタチップの構成に加えて、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bと間に、チャネル分離領域として高濃度Ｎ型拡散領域５１を形成している。
【０１０９】
上記高濃度Ｎ型拡散領域５１は、チップを構成するＮ型シリコン基板４１の表面側に、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとの中間位置に(つまり、両アノード拡散領域４３,４３の中間位置に)アノード拡散領域４３に沿って形成されている。
【０１１０】
そのために、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリアを、上記第２フォトサイリスタ部４２b側に移動する前に、上記第１フォトサイリスタ部４２a側の上記ダイシング面に回収するに加えて、高濃度Ｎ型拡散領域５１にも回収することが可能になる。したがって、転流特性Ｉcomをを更に改善することができる。
【０１１１】
このように、上記少数キャリアを上記ダイシング面にも回収するので、その分だけ高濃度Ｎ型拡散領域５１のサイズを小さくでき、高濃度Ｎ型拡散領域５１のみに回収する場合に比してチップ面積を小さくすることができるのである。
【０１１２】
すなわち、上記高濃度Ｎ型領域５１は、その幅を調整することができるため、上記幅を調整することによって、チップ面積の増大を抑制しつつ、転流特性Ｉcomをさらに改善することが可能になるのである。
【０１１３】
図１７に、上記高濃度Ｎ型領域５１とアノード拡散領域４３との離間距離をＺ２とした場合における本双方向フォトサイリスタの耐圧ＢＶの離間距離Ｚ２依存性を示す。
【０１１４】
図１７に示すように、上記離間距離Ｚ２を小さくすると、高濃度Ｎ型領域５１とアノード拡散領域４３のアバランシェ耐圧の低下によって、本双方向フォトサイリスタの耐圧ＢＶも低下する。
【０１１５】
しかしながら、上記離間距離Ｚ２は、上記第３実施の形態の場合には耐圧ＢＶが低下するような１２０μmよりも小さい距離に設定しても、８０μm以上であれば上記耐圧低下は起こらない。そのため、上記第３実施の形態のごとくチャネル分離領域としてショートダイオードを用いた場合に比較して、高濃度Ｎ型拡散領域５１のみを用いた場合の方が、チップサイズ縮小の点において有利である。したがって、離間距離Ｚ２は、８０μm≦Ｚ２≦１２０μmの範囲内に設定することが望ましい。
【０１１６】
以上のごとく、本実施の形態においては、上記第１実施の形態における双方向フォトサイリスタチップの構成に加えて、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bと間に、チャネル分離領域として高濃度Ｎ型拡散領域５１のみを形成している。
【０１１７】
したがって、上記高濃度Ｎ型拡散領域５１と第１,第２フォトサイリスタ４２a,４２bを構成するアノード拡散領域４３との離間距離Ｚ２を、８０μm≦Ｚ２≦１２０μmの範囲内に設定すれば本双方向フォトサイリスタの耐圧ＢＶを低下させることなく上記第３実施の形態に比してチップサイズを小さくでき、チップ面積の増大を抑制しつつ転流特性Ｉcomをさらに改善することが可能になる。そのために、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になるのである。
【０１１８】
・第５実施の形態
本実施の形態は、上記第１実施の形態および上記第２実施の形態における双方向フォトサイリスタチップの製造方法に関する。
【０１１９】
図１８Ａ〜図１８Ｃは、上記第１実施の形態における双方向フォトサイリスタチップの製造工程での断面図である。尚、図１８Ａ〜図１８Ｃは、上記第１実施の形態における図２に対応しており、上記第１実施の形態における双方向フォトサイリスタチップと同じ部材には同じ番号を付している。また、本双方向フォトサイリスタチップは、中心線Ｆ‐Ｆ’に対して左右対称の構造を有している。
【０１２０】
ここで、以下に述べる製造条件は以下の条件に限定されるものではなく、特許請求の範囲内における総ての製造条件を含むものである。
【０１２１】
図１８Ａに示すように、本実施の形態における双方向フォトサイリスタは、例えばＮ型シリコン基板４１上に形成される。尚、Ｎ型シリコン基板４１中における不純物濃度は、例えば１０14ｃｍ-3程度である。このようなＮ型シリコン基板４１に対してＰ型不純物を注入し、高温ドライブインによる熱拡散によってアノード拡散領域４３およびゲート拡散領域４４を所望の深さに形成する。上記Ｐ型不純物としては例えばボロンを用い、注入深さは５μm〜１５μm程度であり、不純物濃度は１０16ｃｍ-3〜１０18ｃｍ-3程度である。その場合、アノード拡散領域４３およびゲート拡散領域４４が上記第１実施の形態で述べた所望の領域に形成されるように、レジストマスクにおいて注入領域を規定する。
【０１２２】
すなわち、上記第１実施の形態における双方向フォトサイリスタチップを形成する場合には、上記ゲート拡散領域４４を、チップ最外周のダイシング面からの距離ＸがＸ≦４００μmになるように規定する。また、上記第２実施の形態における双方向フォトサイリスタチップを形成する場合には、更に加えて、アノード拡散領域４３およびゲート拡散領域４４を、アノード拡散領域４３とゲート拡散領域４４との間の上記第２方向への間隔であるベース幅Ｙが１５０μm≦Ｙ≦３００μmの範囲内になるように規定する。あるいは、適用される上記メインサイリスタを省略したＳＳＲの保証実効オン電流を３００mＡにする場合には２００μm≦Ｙ≦３００μmの範囲内になるように規定するのである。
【０１２３】
次に、図１８Ｂに示すように、例えばボロン等のＰ型不純物の注入によって、ゲート拡散領域４４と平行にゲート抵抗領域４６を形成する。その場合、ゲート抵抗領域４６が所望の抵抗値になるようにレジストマスクによって注入領域を規定し、アノード拡散領域４３およびゲート拡散領域４４の形成時と同様に、高温ドライブインによる熱拡散によって所望の深さに形成する。尚、その場合におけるゲート抵抗領域４６の注入深さは５μm〜１５μm程度であり、不純物濃度は１０16ｃｍ-3〜１０18ｃｍ-3程度である。
【０１２４】
ここで、上記アノード拡散領域４３およびゲート拡散領域４４に関する高温ドライブインは、ゲート抵抗領域４６に関する高温ドライブインと同時に行うことによって省略することが可能である。
【０１２５】
次に、図１８Ｃに示すように、上記ゲート拡散領域４４内に、例えば燐等のＮ型不純物の注入によって、１０20ｃｍ-3〜１０21ｃｍ-3程度の高濃度Ｎ型であるカソード拡散領域４５を形成する。また、チップ周辺に沿って、チャネルストッパとしての高濃度Ｎ型拡散領域４７を形成する。
【０１２６】
次に、表面に例えばＣＶＤ(化学気相蒸着：Chemical Vapor Deposition)法によって酸化膜(図示せず)を形成し、その後、アノード拡散領域４３,ゲート拡散領域４４およびカソード拡散領域４５上の夫々において、上記酸化膜にコンタクトエッチングによって開口を形成する。さらに、例えば、スパッタリングによってアルミニウム膜(図示せず)を成長させた後、上記アルミニウム膜をフォトエッチングおよびドライエッチングによってパターンニングを行って、アノード拡散領域４３上のＡl電極４３aと、ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６上のＡl電極４４aと、高濃度Ｎ型拡散領域４７上のＡl電極４７aが形成される。こうして、ゲート拡散領域４４を、ゲート抵抗領域４６と共に、Ａl電極４７aによってカソード拡散領域４５に電気的に接続する。
【０１２７】
そして、上記ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを逆並列に接続するため、ＣＨ1側のアノード拡散領域４３とＣＨ2側のカソード拡散領域４５とを、ＡuワイヤによってリードフレームＴ1に接続する。これに対し、ＣＨ2側のアノード拡散領域４３とＣＨ1側のカソード拡散領域４５とを、ＡuワイヤによってリードフレームＴ2に接続する。
【０１２８】
こうして、例えば、オン時に上記ＣＨ1側で発生した少数キャリアを、ＣＨ2側に移動する前にＣＨ1側の上記ダイシング面に回収して、上記ショットキーバリアダイオードや上記チャネル分離領域が無くても転流特性を大幅に向上させることができる上記第１実施の形態の双方向フォトサイリスタチップが形成される。
【０１２９】
あるいは、上記機能に加えて、上記ショットキーバリアダイオードや上記チャネル分離領域が無くても、チップの光感度とノイズ耐性(転流特性ＩcomおよびdＶ/dｔ特性)とのトレードオフ関係を大幅に改善することができる上記第２実施の形態の双方向フォトサイリスタチップが形成されるのである。
【０１３０】
・第６実施の形態
本実施の形態は、上記第３実施の形態における双方向フォトサイリスタチップの製造方法に関する。
【０１３１】
図１９Ａ〜図１９Ｃは、上記第３実施の形態における双方向フォトサイリスタの製造工程での断面図である。尚、上記第３実施の形態における双方向フォトサイリスタチップと同じ部材には同じ番号を付している。また、本双方向フォトサイリスタチップは、中心線Ｇ‐Ｇ’に対して左右対称の構造を有している。
【０１３２】
ここで、以下に述べる製造条件は以下の条件に限定されるものではなく、特許請求の範囲内における総ての製造条件を含むものである。
【０１３３】
本実施の形態における双方向フォトサイリスタチップの製造方法は、チャネル分離領域としてショートダイオード５０を形成する点において、上記第５実施の形態における双方向フォトサイリスタチップの製造方法とは異なる。
【０１３４】
すなわち、上記Ｎ型シリコン基板４１に対するアノード拡散領域４３,ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６の形成は、上記第５実施の形態における１８Ａ〜１８Ｃに示す製造方法と同じ製造方法によって行う。但し、１９Ａは１８Ａに、１９Ｂは１８Ｂに、１９Ｃは１８Ｃに対応している。
【０１３５】
そして、上記ショートダイオード５０の形成に際しては、ショートダイオード５０を構成する高濃度Ｐ型拡散領域５０bは、図１９Ａにおいて、アノード拡散領域４３およびゲート拡散領域４４と同時に形成する。さらに、高濃度Ｎ型拡散領域５０aは、図１９Ｃにおいて、カソード拡散領域４５と同時に形成する。
【０１３６】
その際に、図１９Ａにおいて、上記ゲート拡散領域４４におけるチップ最外周のダイシング面からの距離ＸがＸ≦４００μmになるように、レジストマスクによって注入領域を規定する。また、高濃度Ｐ型拡散領域５０bとアノード拡散領域４３との離間距離Ｚ１が１２０μm以上の範囲でできるだけ小さくなるように、レジストマスクによって注入領域を規定する。
【０１３７】
次に、上記第５実施の形態の場合と同様に、アノード拡散領域４３上にＡl電極４３aを形成し、ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６上にＡl電極４４aを形成する。その際に、ショートダイオード５０を構成する高濃度Ｎ型拡散領域５０aと高濃度Ｐ型拡散領域５０bとを、Ａl電極４３aおよびＡl電極４４aと同時に形成されるＡl電極(図示せず)によって電気的に同電位に接続するのである。
【０１３８】
そして、上記ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを逆並列に接続するため、ＣＨ1側のアノード拡散領域４３とＣＨ2側のカソード拡散領域４５とを、ＡuワイヤによってリードフレームＴ1に接続する。これに対し、ＣＨ2側のアノード拡散領域４３とＣＨ1側のカソード拡散領域４５とを、ＡuワイヤによってリードフレームＴ2に接続する。
【０１３９】
こうして、例えば、オン時に上記ＣＨ1側で発生してＣＨ2側に移動する少数キャリアをＣＨ1側の上記ダイシング面およびショートダイオード５０に回収可能であって、このショートダイオード５０を構成している高濃度Ｐ型領域５０bとアノード拡散領域４３との離間距離Ｚ１を、本双方向フォトサイリスタの耐圧が低下しない１２０μm以上の範囲内で可能な限り小さく設定すれば、チップ面積の増大を抑制しつ、転流特性Ｉcomを上記第１,第２実施の形態の双方向フォトサイリスタチップよりもさらに改善することを可能にする上記第３実施の形態の双方向フォトサイリスタチップが形成される。
【０１４０】
・第７実施の形態
本実施の形態は、上記第４実施の形態における双方向フォトサイリスタチップの製造方法に関する。
【０１４１】
図２０Ａ〜図２０Ｃは、上記第４実施の形態における双方向フォトサイリスタの製造工程での断面図である。尚、上記第４実施の形態における双方向フォトサイリスタチップと同じ部材には同じ番号を付している。また、本双方向フォトサイリスタチップは、中心線Ｈ‐Ｈ’に対して左右対称の構造を有している。
【０１４２】
ここで、以下に述べる製造条件は以下の条件に限定されるものではなく、特許請求の範囲内における総ての製造条件を含むものである。
【０１４３】
本実施の形態における双方向フォトサイリスタチップの製造方法は、チャネル分離領域として高濃度Ｎ型拡散領域５１を形成する点において、上記第５実施の形態における双方向フォトサイリスタチップの製造方法とは異なる。
【０１４４】
すなわち、上記Ｎ型シリコン基板４１に対するアノード拡散領域４３,ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６の形成は、上記第５実施の形態における１８Ａ〜１８Ｃに示す製造方法と同じ製造方法によって行う。但し、２０Ａは１８Ａに、２０Ｂは１８Ｂに、２０Ｃは１８Ｃに対応している。
【０１４５】
そして、上記高濃度Ｎ型拡散領域５１の形成に際しては、図２０Ｃにおいて、カソード拡散領域４５と同時に形成する。
【０１４６】
その際に、図２０Ａにおいて、上記ゲート拡散領域４４におけるチップ最外周のダイシング面からの距離ＸがＸ≦４００μmになるように、レジストマスクによって注入領域を規定する。また、図２０Ｃにおいて、高濃度Ｎ型拡散領域５１とアノード拡散領域４３との離間距離Ｚ２が８０μm≦Ｚ２≦１２０μmの範囲内になるように、レジストマスクによって注入領域を規定する。
【０１４７】
次に、上記第５実施の形態の場合と同様に、アノード拡散領域４３上にＡl電極４３aを形成し、ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６上にＡl電極４４aを形成する。
【０１４８】
そして、上記ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを逆並列に接続するため、ＣＨ1側のアノード拡散領域４３とＣＨ2側のカソード拡散領域４５とを、ＡuワイヤによってリードフレームＴ1に接続する。これに対し、ＣＨ2側のアノード拡散領域４３とＣＨ1側のカソード拡散領域４５とを、ＡuワイヤによってリードフレームＴ2に接続する。
【０１４９】
こうして、例えば、オン時に上記ＣＨ1側で発生してＣＨ2側に移動する少数キャリアをＣＨ1側の上記ダイシング面および高濃度Ｎ型拡散領域５１に回収可能であって、この高濃度Ｎ型拡散領域５１とアノード拡散領域４３との離間距離Ｚ２を８０μm≦Ｚ２≦１２０μmの範囲内に設定すれば、チップ面積の増大を抑制しつ、転流特性Ｉcomを上記第１,第２実施の形態の双方向フォトサイリスタチップよりもさらに改善することを可能にする上記第４実施の形態の双方向フォトサイリスタチップが形成される。
【０１５０】
・本願発明のまとめ
以上のごとく、この発明の双方向フォトサイリスタチップは、
１つの半導体チップの表面に互いに離間して形成された第１フォトサイリスタ部４２aおよび第２フォトサイリスタ部４２bを備え、
上記各フォトサイリスタ部４２a,４２bは、一方向に延在すると共にＮ型またはＰ型のうち一方の導電型を持つアノード拡散領域４３と、Ｎ型またはＰ型のうち他方の導電型を持つ基板４１と、上記アノード拡散領域４３に対向する上記一方の導電型を持つゲート拡散領域４４と、このゲート拡散領域４４内に上記アノード拡散領域４３に対向して形成されると共に上記他方の導電型を持つカソード拡散領域４５とを含むＰＮＰＮ部を有しており、
上記アノード拡散領域４３の延在方向である上記一方向を第１方向とする一方、上記第１方向と直交すると共に上記基板４１の表面に略平行な方向を第２方向とした場合に、上記半導体チップにおける最外周のダイシング面と上記ゲート拡散領域４４との上記第２方向への距離が４００μm以下である
ことを特徴としている。
【０１５１】
上記構成によれば、上記半導体チップにおける最外周のダイシング面と上記ゲート拡散領域４４との上記第２方向への距離を、４００μm以下にしている。したがって、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリア４９が、上記第２フォトサイリスタ部４２b側に移動する前に、上記第１フォトサイリスタ部４２a側の上記ダイシング面に回収されることを可能にする。
【０１５２】
その結果、上記半導体チップにおけるゲート拡散領域４４内に上記ショットキーバリアダイオードを形成したり、上記半導体チップにおける上記第１フォトサイリスタ部４２aと上記第２フォトサイリスタ部４２bとの間に上記チャネル分離領域を形成したりすること無く、転流特性を大幅に向上させることができる。
【０１５３】
そのため、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になる。
【０１５４】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記第１フォトサイリスタ部４２aおよび上記第２フォトサイリスタ部４２bは、夫々のフォトサイリスタ部における上記アノード拡散領域４３および上記カソード拡散領域４５の延在方向が、上記第１フォトサイリスタ部４２aと上記第２フォトサイリスタ部４２bとの境界線の延在方向と略並行になるように配置されている。
【０１５５】
この実施の形態によれば、上記転流時において、上記半導体チップを構成する基板４１内の少数キャリア４９の上記チャネル間の移動が制限されて、転流特性が改善される。その際に、上記各フォトサイリスタ部４２a,４２bの上記アノード拡散領域４３と上記カソード拡散領域４５とを、上記第１フォトサイリスタ部４２aと上記第２フォトサイリスタ部４２bとの境界線に沿って上記半導体チップの略全幅に亙って形成することが可能になる。したがって、上記半導体チップが上記境界線によって２分割されているにも拘わらず負荷電流を制御可能な大きな動作電流が得られる。
【０１５６】
すなわち、本双方向フォトサイリスタチップを上記ＳＳＲの光点弧カプラとして用いることによってメインサイリスタを省略することが可能になり、部品点数が削減された安価なＳＳＲを実現することが可能になる。
【０１５７】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記第１フォトサイリスタ部４２aの上記アノード拡散領域４３と上記第２フォトサイリスタ部４２bの上記カソード拡散領域４５とが電気的に接続される一方、上記第１フォトサイリスタ部４２aの上記カソード拡散領域４５と上記第２フォトサイリスタ部４２bの上記アノード拡散領域４３とが電気的に接続されている。
【０１５８】
この実施の形態によれば、転流時において、上記半導体チップを構成する基板４１内の少数キャリア４９のチャネル間の移動が制限されて、転流特性が改善される。その際に、上記各フォトサイリスタ部４２a,４２bにおける各拡散層を、上記第１フォトサイリスタ部４２aと上記第２フォトサイリスタ部４２bとの境界線に沿って上記半導体チップの略全幅に亙って形成することが可能になる。したがって、上記半導体チップが上記境界線によって２分割されているにも拘わらず負荷電流を制御可能な大きな動作電流が得られる。
【０１５９】
すなわち、本双方向フォトサイリスタチップを上記ＳＳＲの光点弧カプラとして用いることによってメインサイリスタを省略することが可能になり、部品点数が削減された安価なＳＳＲを実現することが可能になる。
【０１６０】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記各フォトサイリスタ部４２a,４２bに関して、
上記ゲート拡散領域４４が、上記アノード拡散領域４３よりも上記ダイシング面側に配置されている。
【０１６１】
この実施の形態によれば、上記ゲート拡散領域４４から上記ダイシング面までの距離を小さくして、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリア４９の上記ダイシング面への回収を速やかに行うことができ、上記転流特性を大幅に向上させることができる。
【０１６２】
さらに、上記アノード拡散領域４３を上記ゲート拡散領域４４よりも上記ダイシング面側に配置した場合に比して、チップ面積をより縮小することができる。
【０１６３】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記各フォトサイリスタ部４２a,４２bに関して、
上記アノード拡散領域４３と上記ベース拡散領域４４の上記第２方向への離間距離は、２００μm以上且つ３００μm以下である。
【０１６４】
この実施の形態によれば、上記アノード拡散領域４３と上記ベース拡散領域４４の上記第２方向への離間距離である上記ＰＮＰＮ部で構成されるトランジスタのベース幅を２００μm以上且つ３００μm以下の範囲内にしているので、光感度ＩＦＴとノイズ耐性(転流特性Ｉcomおよび電界オフ電圧上昇率dＶ/dｔ)とのトレードオフの関係を改善することができる。したがって、上記ショットキーバリアダイオードあるいは上記チャネル分離領域が無くても、チップ面積の増大を抑制し、且つ１チップで光点孤して負荷を制御する機能を有すると共に、ＳＳＲのメインサイリスタを省略可能になる。
【０１６５】
さらに、上記ベース幅を２００μm以上にしているので、本双方向フォトサイリスタチップを，上記メインサイリスタを省略したＳＳＲに適用した場合に、３００mＡの保証実効オン電流を得ることが可能になる。また、上記ベース幅を３００μm以下にしているので、発熱が大きくなることを防止することができる。
【０１６６】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記半導体チップの表面に、上記半導体チップの一端から他端までの略全幅に亙って、上記第１フォトサイリスタ部４２aのチャネルと上記第２フォトサイリスタ部４２bのチャネルとを分離するチャネル分離領域が形成されている。
【０１６７】
この実施の形態によれば、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリア４９を、上記第２フォトサイリスタ部４２b側に移動する前に、上記第１フォトサイリスタ部４２a側の上記ダイシング面に回収するに加えて、上記チャネル分離領域にも回収することが可能になる。したがって、上記転流特性を更に改善することができる。
【０１６８】
その際に、上記少数キャリア４９を上記ダイシング面にも回収するので、その分だけ上記チャネル分離領域のサイズを小さくでき、従来のごとく上記チャネル分離領域のみに回収する場合に比してチップ面積を小さくすることができる。
【０１６９】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記チャネル分離領域は、ショートダイオード５０で構成されている。
【０１７０】
ショートダイオードは、転流時の過剰キャリアを回収する効果があるため、転流特性を向上させる点で、非常に大きな効果がある。この実施の形態によれば、上記チャネル分離領域をショートダイオード５０で構成しているので、転流特性を大幅に向上させることができる。
【０１７１】
その場合、何の工夫もなければチップ面積の増大を招くことになるが、例えば、上記ショートダイオード５０を構成する二つの拡散領域５０a,５０bのうち、上記一方の導電型を持つ拡散領域５０bの幅を狭める等の工夫を行うことによって、上記チップ面積の増大を最小限に抑えることができる。
【０１７２】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記チャネル分離領域は、上記他方の導電型を持つ高濃度拡散領域５１で構成されている。
【０１７３】
この実施の形態によれば、上記チャネル分離領域は、上記他方の導電型を持つ高濃度拡散領域５１のみで構成しているので、高濃度Ｐ型拡散領域と高濃度Ｎ型拡散領域とで形成されるショートダイオード５０で構成する場合に比して、チップ面積を小さくすることができる。
【０１７４】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記各フォトサイリスタ部４２a,４２bに関して、
上記アノード拡散領域４３と上記高濃度拡散領域５１との上記第２方向への離間距離が８０μm以上且つ１２０μm以下である。
【０１７５】
この実施の形態によれば、上記アノード拡散領域４３と上記高濃度拡散領域５１との上記第２方向への離間距離を１２０μm以下にしているので、上記離間距離が１２０μmを下回ると耐性が低下するショートダイオード５０で構成する場合に比して、チップ面積を小さくすることができる。また、上記離間距離を８０μm以上にしているで、本双方向フォトサイリスタにおける耐圧の低下は見られない。
【０１７６】
また、この発明の光点孤カプラは、
この発明の双方向フォトサイリスタチップとＬＥＤとで構成されていることを特徴としている。
【０１７７】
上記構成によれば、ＳＳＲのメインサイリスタ程度の機能を備えた双方向フォトサイリスタチップが用いられている。したがって、本光点弧カプラによれば、上記ＬＥＤからの光信号に応じてダイレクトに負荷を制御可能になる。
【０１７８】
また、この発明のＳＳＲは、
この発明の光点孤カプラとスナバ回路とで構成されていることを特徴としている。
【０１７９】
上記構成によれば、ＬＥＤからの光信号に応じてダイレクトに負荷を制御できる光点弧カプラを用いている。したがって、負荷を制御するためのメインサイリスタを省略することができ、部品点数の少ない安価なＳＳＲが実現される。
【０１８０】
また、上記この発明の双方向フォトサイリスタチップの製造方法は、
１つの半導体チップの表面に、互いに離間して第１フォトサイリスタ部４２aおよび第２フォトサイリスタ部４２bを形成する工程を備え、
上記第１フォトサイリスタ部４２aおよび上記第２フォトサイリスタ部４２bを形成する工程は、
Ｎ型またはＰ型のうち一方の導電型を持つ基板４１の表面に、一方向に延在すると共にＮ型またはＰ型のうち他方の導電型を持つ上記第１フォトサイリスタ部４２a用の第１アノード拡散領域４３と、上記第１アノード拡散領域４３に対向する上記他方の導電型を持つ上記第１フォトサイリスタ部４２a用の第１ゲート拡散領域４４と、上記一方向に延在すると共に上記他方の導電型を持つ上記第２フォトサイリスタ部４２b用の第２アノード拡散領域４３と、上記第２アノード拡散領域４３に対向する上記他方の導電型を持つ上記第２フォトサイリスタ部４２b用の第２ゲート拡散領域４４とを、同時に形成するアノードゲート拡散領域形成工程と、
上記第１ゲート拡散領域４４内に上記第１アノード拡散領域４３に対向して形成されると共に上記一方の導電型を持つ上記第１フォトサイリスタ部４２a用の第１カソード拡散領域４５と、上記第２ゲート拡散領域４４内に上記第２アノード拡散領域４３に対向して形成されると共に上記一方の導電型を持つ上記第２フォトサイリスタ部４２b用の第２カソード拡散領域４５とを、同時に形成するカソード拡散領域形成工程と
を有し、
上記アノードゲート拡散領域形成工程において、上記第１ゲート拡散領域４４および上記第２ゲート拡散領域４４を、上記一方向を第１方向とする一方、上記第１方向と直交すると共に上記基板４１の表面に略平行な方向を第２方向とした場合に、上記半導体チップにおける最外周のダイシング面のうち上記第１ゲート拡散領域４４と上記第２方向に対向するダイシング面と当該第１ゲート拡散領域４４との距離、および、上記第２ゲート拡散領域４４と上記第２方向に対向するダイシング面と当該第２ゲート拡散領域４４との距離が、共に４００μm以下になるように形成する
ことを特徴としている。
【０１８１】
上記構成によれば、上記半導体チップにおける最外周のダイシング面のうち上記第１ゲート拡散領域４４に対向するダイシング面と当該第１ゲート拡散領域４４との距離、および、上記第２ゲート拡散領域４４に対向するダイシング面と当該第２ゲート拡散領域４４との距離が、共に４００μm以下になるように構成された双方向フォトサイリスタチップを製造することができる。
【０１８２】
したがって、従来のように、上記半導体チップにおけるゲート拡散領域４４内に上記ショットキーバリアダイオードを形成したり、上記半導体チップにおける上記第１フォトサイリスタ部４２aと上記第２フォトサイリスタ部４２bとの間に上記チャネル分離領域を形成したりすること無く、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリア４９を、上記第２フォトサイリスタ部４２b側に移動する前に、上記第１フォトサイリスタ部４２a側の上記ダイシング面に回収して、転流特性を大幅に向上させることができる双方向フォトサイリスタチップを提供することができる。
【０１８３】
また、一実施の形態の双方向フォトサイリスタチップの製造方法では、
上記アノードゲート拡散領域形成工程で、上記基板４１の表面に、上記第１アノード拡散領域４３と上記第２アノード拡散領域４３との中間位置に、上記半導体チップの一端から他端まで略全幅に亙って、上記一方向に延在すると共に上記他方の導電型を持つ一つの第１高濃度拡散領域５０bを、上記第１アノード拡散領域４３,上記第１ゲート拡散領域４４,上記第２アノード拡散領域４３および上記第２ゲート拡散領域４４と同時に形成し、
上記カソード拡散領域形成工程で、上記第１高濃度拡散領域５０bの両側にこの第１高濃度拡散領域５０bを挟んで、上記一方の導電型を持つ二つの第２高濃度拡散領域５０aを上記第１カソード拡散領域４５および上記第２カソード拡散領域４５と同時に形成し、
上記第１高濃度拡散領域５０bと上記第２高濃度拡散領域５０aとを電気的に同電位に接続して、ショートダイオード５０を形成するショートダイオード形成工程を備えている。
【０１８４】
この実施の形態によれば、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリア４９を、上記第２フォトサイリスタ部４２b側に移動する前に、上記第１フォトサイリスタ部４２a側の上記ダイシング面に回収するに加えて、上記ショートダイオード５０にも回収することが可能になる。
【０１８５】
したがって、上記転流特性を更に改善することが可能な双方向フォトサイリスタチップを提供することができる。
【０１８６】
また、一実施の形態の双方向フォトサイリスタチップの製造方法では、
上記カソード拡散領域形成工程で、上記基板４１の表面に、上記第１アノード拡散領域と４３上記第２アノード拡散領域４３との中間位置に、上記半導体チップの一端から他端まで略全幅に亙って、上記一方向に延在すると共に上記一方の導電型を持つ一つの高濃度拡散領域５１を、上記第１カソード拡散領域４５および第２カソード拡散領域４５と同時に形成し、
上記第１アノード拡散領域４３と上記高濃度拡散領域５１との上記第２方向への離間距離、および、上記第２アノード拡散領域４３と上記高濃度拡散領域５１との上記第２方向への離間距離が、共に８０μm以上且つ１２０μm以下になっている。
【０１８７】
この実施の形態によれば、オン時に、例えば上記第１フォトサイリスタ部４２a側で発生した少数キャリア４９を、上記第２フォトサイリスタ部４２b側に移動する前に、上記第１フォトサイリスタ部４２a側の上記ダイシング面に回収するに加えて、上記高濃度拡散領域５１にも回収することが可能になる。
【０１８８】
その際に、上記離間距離を１２０μm以下にしているの、上記離間距離が１２０μmを下回ると耐性が低下するショートダイオード５０の場合よりも上記高濃度拡散領域５１の面積を狭くでき、双方向フォトサイリスタチップのチップ面積を小さくすることができる。さらに、上記離間距離を８０μm以上にしているで、本双方向フォトサイリスタにおける耐圧の低下は見られない。
【符号の説明】
【０１８９】
１…発光素子(ＬＥＤ)、
２…双方向フォトサイリスタ、
３…光点弧カプラ、
７…スナバ回路、
４１…Ｎ型シリコン基板、
４２a…第１フォトサイリスタ、
４２b…第２フォトサイリスタ、
４３…Ｐ型アノード拡散領域、
４３a,４４a,４７a…Ａl電極、
４４…Ｐ型ゲート拡散領域、
４５…Ｎ型カソード拡散領域、
４６…Ｐ型ゲート抵抗領域、
４７…高濃度Ｎ型拡散領域、
４８a,４８b,４８a’,４８b…Ａuワイヤ、
Ｔ1,Ｔ2…リードフレーム、
４９…少数キャリア、
５０…ショートダイオード、
５０a,５１…高濃度Ｎ型拡散領域、
５０b…高濃度Ｐ型拡散領域。
【図１】
2015005704.tif 000005
【図２】
2015005704.tif 000006
【図３】
2015005704.tif 000007
【図４】
2015005704.tif 000008
【図５】
2015005704.tif 000009
【図６】
2015005704.tif 000010
【図７】
2015005704.tif 000011
【図８】
2015005704.tif 000012
【図９】
2015005704.tif 000013
【図１０】
2015005704.tif 000014
【図１１】
2015005704.tif 000015
【図１２】
2015005704.tif 000016
【図１３】
2015005704.tif 000017
【図１４】
2015005704.tif 000018
【図１５】
2015005704.tif 000019
【図１６】
2015005704.tif 000020
【図１７】
2015005704.tif 000021
【図１８Ａ】
2015005704.tif 000022
【図１８Ｂ】
2015005704.tif 000023
【図１８Ｃ】
2015005704.tif 000024
【図１９Ａ】
2015005704.tif 000025
【図１９Ｂ】
2015005704.tif 000026
【図１９Ｃ】
2015005704.tif 000027
【図２０Ａ】
2015005704.tif 000028
【図２０Ｂ】
2015005704.tif 000029
【図２０Ｃ】
2015005704.tif 000030
【図２１】
2015005704.tif 000031
【図２２】
2015005704.tif 000032
【図２３】
2015005704.tif 000033
【図２４】
2015005704.tif 000034
【図２５】
2015005704.tif 000035