(57)【要約】  イメージャーの多数の列によりアナログ／デジタル・コンバータ（ＡＤＣ）を共用させるようにしたイメージャーの読み出し回路が提供されている。複数グループのＡＤＣが、それらＡＤＣによって処理された信号を記憶するための単一ブロックのメモリーを共用する。ＡＤＣは、ピクセル列の１グループから受取られた信号を処理すると共に、異なる時間には、ピクセル列の他のグループからの信号も処理する。一つの列からの信号の一つが処理され第一のメモリー・バンクに記憶されている間に、既に処理され第二のメモリー・バンクへ記憶された信号がパイプライン読み出し処理のために記憶域から読み出され、更なる処理のために下流へ送り出される。【選択図】３
2008535397.tif 000002
【特許請求の範囲】
【請求項１】
イメージング装置用の読み出し回路であって、
ピクセル・アレイの複数の列からのピクセル信号を受け取るように連結されているアナログ／デジタル変換回路と、
前記メモリー・アレイの複数の列の信号を表すデジタル信号をそれぞれに記憶するための複数の記憶域を有し、前記アナログ／デジタル回路に選択的に連結されるメモリーと、
を備える読み出し回路。
【請求項２】
請求項１の読み出し回路であって、
前記メモリーは更に、書込み動作のために相互に且つ排他的に一度にイネーブルされる第1のメモリーと第２の記憶域を有している、
読み出し回路。
【請求項３】
請求項２の読み出し回路であって、前記第1および第２記憶域は、読み出し動作のときに相互に且つ排他的に一度にイネーブルされるようになっている、読み出し回路。
【請求項４】
請求項３の読み出し回路であって、前記第１および第２記憶域の一方は、前記第１および第２記憶域の他方が読み出し動作をしているときに、書込み動作をするようになっている、読み出し回路。
【請求項５】
請求項４の読み出し回路であって、前記第１および第２記憶域は、異なるメモリー・バンクにある、読み出し回路。
【請求項６】
イメージング装置用の読み出し回路であって、
ピクセル・アレイの第１の列におけるピクセルに連結し、且つ前記ピクセル・アレイの第２の列における第２のピクセルの連結しているアナログ／デジタル変換回路（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ）と、
前記第１および第２のピクセルからの信号を表すデジタル信号をそれぞれ記憶するための第１および第２記憶域を有し、前記アナログ／デジタル変換回路に選択的に連結されるメモリーと、
を備える読み出し回路。
【請求項７】
請求項６の読み出し回路であって、前記第１および第２の記憶域は、異なるメモリー・バンクにある、読み出し回路。
【請求項８】
請求項７の読み出し回路であって、前記第１および第２の記憶域は書込み動作のために相互に且つ排他的にイネーブルされるようになっている、読み出し回路。
【請求項９】
請求項７の読み出し回路であって、更に、
前記ピクセル・アレイの第３の列における第３のピクセルに連結され、前記ピクセル・アレイの第４の列における第４のピクセルに連結される第のアナログ／デジタル変換回路（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ）を有し、
前記メモリーは、前記第３および第４のピクセルからの信号を表すデジタル信号をそれぞれ記憶するための第３および第４の記憶域を有している、
読み出し回路。
【請求項１０】
請求項９の読み出し回路であって、前記第３および第４の記憶域は、異なるメモリー・バンクにある、読み出し回路。
【請求項１１】
請求項９の読み出し回路であって、前記第３の記憶域は、前期第１の記憶域が書き込み動作のためにイネーブルされるときと実質的に同じときに書き込みのためイネーブルされるようになっており、また、前記第３の記憶域は、前期第１の記憶域が読み出し動作のためにイネーブルされるときと実質的に同じときに読み出し動作のためイネーブルされるようになっている、読み出し回路。
【請求項１２】
ＣＭＯＳイメージング装置のための読み出し回路であって、
それぞれがピクセル・アレイの複数個の列ラインに連結し、且つ、前記列ラインのアナログ信号を表すデジタル・データをそれぞれ記憶するための複数個の記憶域へ連結されている、複数個のアナログ／デジタル変換回路を備える読み出し回路。
【請求項１３】
請求項１２の読み出し回路であって、前記複数個の記憶域は第１および第２のメモリー・バンクにある、読み出し回路。
【請求項１４】
請求項１３の読み出し回路であって、
前記第１および第２のメモリー・バンクの一方は、前記第１および第２のメモリー・バンクの他方が読み出し動作のためにイネーブルされるのと実質的に同じときに、書込み動作のためにイネーブルされる。
【請求項１５】
イメージング装置用の読み出し回路であって、
それぞれが、ピクセルアレイの、ピクセルの第１の列と、ピクセルの関連する第２の列とに連結される複数個のアナログ／デジタル変換回路と、
前記複数個のアナログ／デジタル変換回路に連結され、各アナログ／デジタル変換回路へ共通のランプ比較信号を与えるランプ信号発生器と、
を備える読み出し回路、
【請求項１６】
請求項１５の読み出し回路であって、
前記ランプ信号発生器は、前記ランプ比較信号のレベルに応じたデジタル・コード信号を前記複数個のアナログ／デジタル変換回路へ与えることができる、
読み出し回路。
【請求項１７】
請求項１６の読み出し回路であって、
前記ランプ信号発生器は、第１の時間期間には前記ランプ比較信号を、また第２の時間期間には前記デジタル・コード信号を送り出すことができる、
読み出し回路。
【請求項１８】
請求項１７の読み出し回路であって、
各アナログ／デジタル変換回路は、更に、
前記ランプ比較信号を列のピクセルから受け取られた信号と比較し、その比較結果を示す論理信号を送り出すためのアナログ／デジタル比較器を備えている、
読み出し回路。
【請求項１９】
請求項１８の読み出し回路であって、
各アナログ／デジタル変換回路は、更に、
前記論理信号を前記デジタル・コード信号に同期させるための遅延論理ブロック（ａ  ｄｅｌａｙ  ｌｏｇｉｃ  ブロック）を備えている、
読み出し回路。
【請求項２０】
イメージング装置用の読み出し回路であって、
アナログ／デジタル回路に接続されていて、ピクセル・アレイの第１のピクセルから受け取られた第１のアナログ信号を表すデジタル値を記憶する第１の記憶域と、
前記アナログ／デジタル回路に接続されていて、ピクセル・アレイの第２のピクセルから受け取られた第２のアナログ信号を表すデジタル値を記憶する第２の記憶域と、
前記記憶域の一方が書き込みのためイネーブルされ、且つ実質的に同時に他方の前記記憶域が読み出しのためイネーブルされるように、前記第１および第２の記憶域にコントロール信号を与えるためのコントローラと、
を備える読み出し回路。
【請求項２１】
請求項２０の読み出し回路であって、
前記第１のピクセルは、前記ピクセル・アレイの第１の列にあり、且つ、前記第２のピクセルは、前記ピクセル・アレイの第２の列にある、
読み出し回路。
【請求項２２】
請求項２１のイメージング装置用の読み出し回路であって、更に、
前記第１および第２の記憶域に連結され、記憶された値の出力のために前記第１および第２の記憶域の一方を選択的に一度にイネーブルするマルチプレクサーを備えている読み出し回路。
【請求項２３】
イメージング装置用の読み出し回路であって、
少なくとも第１および第２の列におけるピクセルからのアナログ信号と比較信号とを選択的に比較するコンパレータと、
前記アナログ信号を、前記アナログ信号に対応するデジタル値に同期させる遅延回路と、
第１の列におけるピクセルのアナログ信号のデジタル値を記憶するための第１の記憶域と、
第２の列におけるピクセルのアナログ信号のデジタル値を記憶するための第２の記憶域と、
前記記憶域の一方が書き込みのためイネーブルされ、且つ実質的に同時に他方の前記記憶域が読み出しのためイネーブルされるように、前記第１および第２の記憶域にコントロール信号を与えるためのコントローラと、
を備える読み出し回路。
【請求項２４】
請求項２３の読み出し回路であって、
前記第１の記憶域は、第１のメモリー・バンクの一部であり、前記第２の記憶域は第２のメモリー・バンクの一部である、読み出し回路。
【請求項２５】
イメージング装置用の読み出し回路であって、
ピクセル・アレイの複数個の列および複数個の行からのピクセル信号を受け取るために連結されているアナログ／デジタル変換回路と、
前記メモリー・アレイの列および行上の信号を表すデジタル信号を選択的に記憶するための複数個の記憶域を有し、前記アナログ／デジタル回路へ選択的に連結されるメモリーと、
を備える読み出し回路。
【請求項２６】
請求項２５の読み出し回路であって、前記メモリーは更に、
題意および第２の記憶域を有しており、これら記憶域は、書込み動作のために、相互に且つ排他的に一度にイネーブルされるようになっている、読み出し回路。
【請求項２７】
請求項２６の読み出し回路であって、前記第１および第２の記憶域は、読み出し動作のために相互に且つ排他的に一度にイネーブルされる、読み出し回路。
【請求項２８】
請求項２７の読み出し回路であって、
前記第１および第２の記憶域の一方は、前記第１および第２記憶域の他方が読み出し動作をするようにされているときに書込み動作をするようになっている、読み出し回路。  
【請求項２９】
請求項２６の読み出し回路であって、前記第１および第２の記憶域は、異なるメモリー・バンクにある、読み出し回路。
【請求項３０】
ピクセル・アレイからの信号を読み出す方法であって、
アナログ／デジタル変換回路を、ピクセル・アレイの複数個のピクセルの列へ選択的に連結し、同列からのアナログ・ピクセル信号を選択的に受け取り、
前記アナログ／デジタル変換回路をメモリーの複数個の記憶域へ選択的に連結し、前記アナログ・ピクセル信号のデジタル値を同複数個の記憶域へ送り出す、
ようにする方法。
【請求項３１】
ピクセル・アレイからの信号を読み出す請求項３０の方法であって、更に、
読み出し動作ののために記憶域の第１のグループをイネーブルし、実質的に同時に書き込みのために記憶域の第２のグループをイネーブルする方法。
【請求項３２】
ピクセル・アレイからの信号を読み出す請求項３１の方法であって、記憶域の前記第１のグループは第１のバンクにあり、また記憶域の第２のグループは、第２のばんくにある方法。
【請求項３３】
ピクセル・アレイからの信号を読み出す方法であって、
ピクセル・アレイにおける第１のピクセルから受け取った第１のアナログ信号のデジタル値をアナログ／デジタル回路から受け取って第１の記憶域に記憶し、
前記ピクセル・アレイにおける第２のピクセルから受け取った第２のアナログ信号のデジタル値を前記アナログ／デジタル回路から受け取って第２の記憶域へ記憶し、
前記記憶域の一方が書き込みのためにイネーブルされ且つ実質的に同時に他方の前記記憶域が読み出しのためにイネーブルされるように、前記第１および第２記憶域にコントロール信号を与える、方法。
【請求項３４】
ピクセル・アレイからの信号を読み出す請求項３３の方法であって、
前記第１のピクセルは、前記ピクセル・アレイの第１の列にあり、且つ前記第２のピクセルは、前記ピクセル・アレイの第２の列にある、方法。
【請求項３５】
ピクセル・アレイからの信号を読み出す請求項３４の方法であって、更に、
前記第１および第２の記憶域を下流回路へ選択的に連結し記憶されて値を出力するステップを備えた方法。
【請求項３６】
ピクセル・アレイからの信号を読み出す方法であって、
ピクセルの第１の列における第１のピクセルからの第１のピクセル信号を処理し、
前記第１の処理されたピクセル信号を、アナログ／デジタル回路に関連する第１の記憶域に記憶し、
ピクセルの第２の列における第２のピクセルからの第２のピクセル信号を処理し、
前記第２の処理されたピクセル信号を、前記アナログ／デジタル回路に関連する第２の記憶域に記憶し、
第２の記憶域を読み出しのためにイネーブルするのと実質的に同時に前記第１の記憶域を書き込みのためにイネーブルする、方法。
【請求項３７】
請求項３６の読み出し方法であって、
前記第２の記憶域が書き込みのためにイネーブルされるのと実質的に同時に前記第１の記憶域を読み出しのためにイネーブルする、方法。
【請求項３８】
請求項３７の読み出し方法であって、前記第１の処理は、
前記アナログ／デジタル回路において前記第１のピクセル信号を大１の処理されたピクセル信号に変換する、方法。
【請求項３９】
請求項３８の読み出し方法であって、前記変換は、
アナログ比較信号を前記第１のアナログ信号と比較し、その比較結果を示す論理信号を送り出すステップと、
・  前記論理信号が「真」であった場合には、その比較の結果であるデジタル値の記憶を同期させる、ステプを備えた方法。
【請求項４０】
ピクセル・アレイからの信号を読み出す方法であって、
ピクセルの第１の複数個の列からの、第１の複数のアナログ・ピクセル信号を読み出し、
共通する比較信号を送り出し、
複数の各比較回路において、前記複数の第１のアナログ信号を前記共通する比較信号と比較し、その比較結果を示す各論理信号を送り出す、方法。
【請求項４１】
ピクセル・アレイからの信号を読み出す請求項４０の方法であって、更に、
ピクセルの第１の複数個の列からの、第２の複数のアナログ・ピクセル信号を読み出し、
第２の共通する比較信号を送り出し、
前記各比較回路において、前記複数の第２のアナログ信号を前記共通する第２の比較信号と比較し、その比較結果を示す各論理信号を送り出し、
前記各比較回路は、前記第１の複数の列の一つと、前記第２の負数の列の一つに関連づけられている、方法。
【請求項４２】
ピクセル・アレイからの信号を読み出す請求項４１の方法であって、更に、
前記共通する比較信号の共通するデジタル値信号を送り出すステップと、
前記共通のデジタル値信号を前記共通の比較信号に同期させ、
各コンパレータ回路に関連する各第１の記憶域を書き込みのためイネーブルし、
前記各第１の記憶域に前記デジタル値信号を記憶するする、
ステップを備える方法。
【請求項４３】
ピクセル・アレイからの信号を読み出す請求項４２の方法であって、更に、
各第１の記憶域が書き込みのためにイネーブルされるのと実質的に同時に、各コンパレータ回路に関連する各第２の記憶域をイネーブルする、
ステップを備える方法。
【請求項４４】
ピクセル・アレイを形成する方法であって、
基板上にピクセル・アレイを形成し、
前記基板上に複数のコンパレータ回路を形成し、
且つ、前記基板上に二つのメモリー・バンクを形成する、ステップを備え、
各コンパレータ回路は前記ピクセル・アレイにおけるピクセルの第１および第２の列に選択的に連結され、
各メモリー・バンクは、前記コンパレータ回路の一つへ選択的に連結される記憶域を有している、方法。
【請求項４５】
ピクセル・アレイを形成する請求項４４の方法であって、更に、
前記基板上にランプ回路（ａ  ｒａｍｐ  ｃｉｒｃｕｉｔ）を形成し、
且つ、前記ランプ回路を、前記複数のコンパレータへ選択的に連結し共通のランプ比較信号を前記コンパレータへ与えるための電気径路を形成する、ステップを備える方法。
【請求項４６】
ピクセル・アレイを形成する請求項４５の方法であって、更に、
前記基板上に複数のメモリー・デコーダを形成し、
前記メモリー・デコーダをその関連する記憶域へ選択的に連結するために、前記メモリー・デコーダをその関連する記憶域へ選択的に連結する電気径路を形成する、ステップを備え、
前記各メモリー・デコーダは、各メモリー・バンクの複数の記憶域の一つに関連づけられている、方法。
【請求項４７】
ピクセル・アレイを形成する請求項４６の方法であって、更に、
前記基板上に複数のパルス・コントロール論理回路を形成し、
前記パルス・コントロール論理回路を前記関連するコンパレータに選択的に連結するために、前記パルス・コントロール論理回路を前記メモリー・デコーダに選択的に連結する電気径路を形成する、ステップを備え、
前記各パルス・コントロール用論理回路は、前記コンパレータの一つと、関連する一対のメモリー・デコーダとに関連づけられている、方法。
【請求項４８】
・  ピクセル・アレイを形成する請求項４７の方法であって、更に、
前記基板上に複数のマルチプレクサーを形成し、
前記マルチプレクサーを下流の回路へ選択的に連結するために、前記マルチプレクサーを前記一対の記憶域に選択的に連結する伝記径路を形成する、ステップを備え、
前記マルチプレクサーの各々は、前記コンパレータの一つと、関連する一対の記憶域とに関連づけられている、方法。
【請求項４９】
集積回路であって、      
ピクセル・アレイと、
前記ピクセル・アレイに連結された読み出し回路とを備え、
前記読み出し回路は、ピクセル・アレイの複数の列からピクセル信号を受け取るために連結されているアナログ／デジタル変換回路と、
前記メモリー・アレイの前記複数の各列の信号を表すデジタル信号を記憶するための複数の記憶域とを有し、前記アナログ／デジタル回路に選択的に連結されるメモリーとを備えている集積回路。
【請求項５０】
請求項４９の回路において、前記メモリーは更に、第１および第２の記憶域を備えていて、それら二つの記憶域は、書込み動作のために相互に且つ排他的に一度にイネーブルされるようになっている回路。
【請求項５１】
請求項５０の回路において、前記第１および第２の記憶域は、読み出し動作のために相互に且つ排他的に一度にイネーブルされるようになっている回路。
【請求項５２】
請求項５０の回路において、前記第１および第２の記憶域の一方は、前記第１および第２の記憶域の他方が読み出し動作をするときに書込み動作をするようにされている回路。
【請求項５３】
請求項５１の回路において、前記第１および第２の記憶域は、異なるメモリー・バンクにある回路。
【請求項５４】
ピクセル・アレイと、前記ピクセル・アレイに連結された読み出し回路とを備える集積回路であって、前記読み出し回路は、
少なくとも第１および第２の列におけるピクセルからのアナログ信号を比較信号に選択的に比較するためのコンパレータと、
前記アナログ信号を、同アナログ信号に対応するデジタル値に同期させるための遅延回路と、
第１の列におけるピクセルからのアナログ信号を表すデジタル値を記憶するための第１の記憶域と、
第２の列におけるピクセルからのアナログ信号を表すデジタル値を記憶するための第２の記憶域と、
前記記憶域の一方が書き込みのためにイネーブルされ、実質的に同時に前記記憶域の他方が読み出しのためにイネーブルされるように、前記第１および第２の記憶域にコントロール信号を与えるコントローラーと、
を備えている集積回路。
【請求項５５】
請求項５４の回路であって、前記第１の記憶域は、第１のメモリー・バンクの一部であり、前記第２の記憶域は、第２のメモリー・バンクの一部である、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願]  
本発明は、一般的に半導体イメージング・デバイスに関するもので、特に、ピクセル・セル（ｐｉｘｅｌ  ｃｅｌｌ）のアレイと、前記セルを読むためのコラム回路の回路とを有するＣＭＯＳアクティブ・ピクセル・センサー（「ＡＰＳ」）・イメージャーに関する。
【背景技術】
【０００２】
現在、低価格のイメージング・デバイスとしてＣＭＯＳアクティブ・ピクセル・イメージャー（ＣＭＯＳ  ａｃｔｉｖｅ  ｐｉｘｅｌ  ｉｍａｇｅｒｓ）を使用することについての関心が高まっている。図１は、ＣＭＯＳアクティブ・ピクセル・センサー（「ＡＰＳ」）・ピクセル・アレイ２３０と、ピクセルの中に記憶されている信号を当業者によりよく知られている方法で読み出せるようにするためのタイミング信号およびコントロール信号を与えるコントローラ２３２と、を有する信号処理システム１００を示している。例示的なアレイの寸法は、ＭｘＮピクセルであるが、アレイ２３０の大きさは具体的に使用される場合に応じて決まる。イメージャー・ピクセルは、コラム・パラレル・リードアウト・アーキテクチュアを使用して行から一度に読み出される。  コントローラ２３２は、行アドレス指定回路（ｒｏｗ  ａｄｄｒｅｓｓｉｎｇ  ｃｉｒｃｕｉｔ）２３４および行ドライバー２４０の動作を制御することによりアレイ２３０の中のピクセルの特定の行を選択する。ピクセルの選択された行に格納されているチャージ信号は、列ライン１７０（図２参照）を通して上記した方法で読み出し回路２４２へ与えられる。各列から読まれたピクセル信号は、列アドレス指定回路２４４を使用して順次読み出される。
【０００３】
図２は、図１に示したシステム１００の一部をより詳細に示している。各アレイ列３４９は、ピクセル３５０の多数の行を有している。特定の列３４９のなかのピクセル３５０からの信号は、読み出し回路２４２へ読み出される。一般に、ピクセルの各列３４９は関連するアナログ／デジタル・ブロック（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｂｌｏｃｋ）  へ読み出される。このアナログ／デジタル・ブロックは、アナログ／デジタル・コンバータ（「ＡＤＣ」：ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）３６１およびメモリー記憶域（ｍｅｍｏｒｙ  ｓｔｏｒａｇｅ  ｌｏｃａｔｉｏｎ）３６３を有している。或いは、コラム上のピクセル出力は、デジタル・ピクセル信号を記憶するための、関連するメモリーを有する一つのアナログ／デジタル・ブロックへ順次供給される。通常は、アナログ／デジタル・コンバータ３６１から送り出されるデジタル値は、１２ビット値である。デジタル形式へのデジタル変換の結果は、アナログ／デジタル・コンバータ３６１に関連する記憶域３６３へ、一時的に、記憶される。デジタル信号は、記憶域３６３から順番に読み出され、読み出し回路２４２の下流で処理される。
【０００４】
一般に、読み出し回路２４２は、図２には示されてはいないが、その他の回路を有している。例えば、サンプルホールド回路が列３４９とその関連するＡＤＣ３６１との間に結合されている。更に、一つもしくは数個の利得回路が列３４９とその関連するＡＤＣ３６１間に接続されてもよい。  
【０００５】
記憶域３６３は、一般的にはＲＡＭもしくはＤＲＡＭメモリー（ＲＡＭブロックまたはコアとも称される）であるが、アナログ／デジタル・処理ブロックの主要部である。電子イメージング回路のサイズを小さくしたいとの要望がかってないほどに高まっているところから、アナログ／デジタル・ブロックのサイズを小さくすることが望ましい。同時に、電子イメージング回路の速度を高めたいとの要望も存在することから、読み出し回路の処理速度を高めることも望ましいところである。
【発明の開示】
【０００６】
本発明は、改良されたアナログ／デジタル処理回路ブロックおよび動作方法を提供するものである。アナログ／デジタル・メモリーとして用いられるＲＡＭブロックは、二つ以上のアナログ／デジタル・コンバータ（ＡＤＣ）によって共用され、ピクセル・アレイからの二つ以上のピクセル列からのデータを記憶する。ＡＤＣはそれぞれ、関連する第一の列のピクセルからの信号を処理し、抽出されたデジタル値をその列に関連する記憶域へ記憶する。  今現在読まれた列から受取られたピクセル信号をＡＤＣが処理し記憶している間に、読み出し回路は、前の列からの記憶されたデジタル信号を読み出し、デジタル信号を下流での処理のためにデータパス（データ通路）へ与える。ＡＤＣは、ランプ・パラレル処理（ｒａｍｐ  ｐａｒａｌｌｅｌ  ｐｒｏｃｅｓｓｉｎｇ）を用いて、ピクセルからの信号を並行的に処理し且つアナログからデジタルへ変換する。ランプ・パラレル処理において、ランプ（ａ  ｒａｍｐ）は、実質的に同時に、低信号レベル（例えば、０デジタル値）から始まり増加的に高信号レベル（例えば、最大デジタル値）へ進む変化するランプ基準信号（ｒａｍｐ  ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ）をＡＤＣ回路へ与える。実質的に同時に、デジタル・カウンターは、ＡＤＣ回路へ記憶されるべきデジタル・コードを与える。ランプ基準信号は変化するので、各ＡＤＣ回路において、ピクセルから受取られた信号と比較される。ランプ基準信号が変換されている信号よりも大きくなると、ＡＤＣ回路内のＡＤＣコンパレータ（比較器）は状態を変え、デジタル・カウンター・コード値が前記ＡＤＣ回路に関連する記憶域へ記憶される。もし二つ以上のＡＤＣ回路が実質的に同時に状態を変えたとすると、二つ以上の記憶域が実質的に同時に書き込まれる。
【０００７】
別の態様において、アナログ／デジタル・メモリーとして使用される本発明のＲＡＭブロックは、二つ以上のアナログ／デジタル・コンバータ（ＡＤＣ）によって共用され、ピクセル・アレイからの、二つ以上のピクセル列および二つ以上のピクセル行からのデータを記憶する。ＡＤＣの各々は、関連する第一の列の第一の行からの信号を処理し、抽出されたデジタル値を前記列と行に関連する記憶域に記憶する。続いて、各ＡＤＣは、第一の行の関連する第二の列のピクセルからの信号を処理し、抽出されたデジタル値をかかる列と行に関連する記憶域に記憶する。その後、各ＡＤＣは、第二の行の対応する第一の列のピクセルからの信号を処理し、抽出されたデジタル値をそれら列と行に関連する記憶域に記憶する。続いて、各ＡＤＣは、第二の行の関連する第二の列のピクセルからの信号を処理し、抽出されたデジタル値をそれら列と行に関連する記憶域に記憶する。ＡＤＣが、今読まれている行から受け取られたピクセル信号を処理して記憶している間に、読み出し回路は、その前の行からの記憶されたデジタル信号を読み出し、デジタル信号を下流での処理のためデータパスへ送り出す。  ＡＤＣは、ランプ・パラレル・プロセスを使用して、ピクセルからの信号を処理し、同信号を並行的にアナログからデジタルへ変換する。  
【発明を実施するための最良の形態】
【０００８】
以下の詳細な説明は、本明細書の一部を形成するとともに本発明の具体的な例示的実施例を図示した図面を参照しながらなされている。これら実施例は、当業者が本発明を製造し使用できるように十分詳細に記述されてはいるが、開示されている具体的実施例に対する構成的な、論理的な、或いはその他の変更は本発明の精神と範囲を逸脱することなく可能である、ということを理解すべきである。
【実施例】
【０００９】
図３は、本発明の例示的一実施例による信号処理システム４００を示している。同システム４００は、アクティブ・ピクセル・センサー（ＡＰＳ：ａｃｔｉｖｅ  ｐｉｘｅｌ  ｓｅｓｏｒ）・アレイを有している。  信号処理システム４００はいくつかの点において図１に示したシステム１００と異なっている。以下それらの相違点について詳細に説明する。
【００１０】
ＡＰＳシステム４００は、読み出し回路４４２に接続されたピクセル・アレイ２３０を有している。  本実施例の読み出し回路４４２は、従来の読み出し回路２４２（図１）とは異なっている。即ち、本発明による読み出し回路４４２は、ピクセル・アレイ２３０の、一つではなく、二つの列からのアナログ信号を読み出しそれらをデジタル的に変換する。  更に、各ＡＤＣ４６１に関連する一対の記憶域があり、各記憶域は、各メモリー・バンク（ｍｅｍｏｒｙ  ｂａｎｋ）（０，１）内にある。このメモリー・バンクは、それぞれピクセル列の一つからの変換結果を表すデジタル・コード（ｃｏｄｅ）を記憶するためのものである。これら一対の記憶域は、ＲＡＭブロックにおいて一緒のグループに入れられている。
読み出し回路４４２は、多数のアナログ／デジタル・コンバータ（ＡＤＣ）４６１と、各ＡＤＣ４６１に関連するランダム・アクセス・メモリー（ＲＡＭ）ブロック４６３の各バンク（０，１）内にある一対の記憶域と、ＲＡＭブロック４６３に記憶されたデジタル値を受取り且つそれらを下流の処理回路へ供給するデータ・パス４４４とを備えている。  各ＡＤＣは、ピクセル・アレイ２３０の一対の列３４９に連結されており、それらからピクセル・信号を受け取る。もしもピクセル・アレイ２３０が複数の奇数列および偶数列であると考えれば、一対のピクセル列３４９は、図３に描かれているように、奇数列および偶数列３４９から成る。ＡＤＣ４６１を二つの列３４９に連結している信号ライン４６９は、一本のラインで示されているが、信号径路がどのように結合しているかだけを代表的に示している。例えば、二つの列信号径路が各ＡＤＣ４６１に対して多重化されてもよい。図３に示されている例示的実施例は、各ＡＤＣ４６１に対して二つのピクセル列を持つようになっているが、各ＡＤＣ４６１に対して三つ以上のピクセル・コラムを扱わせるようにし、列信号を表すデジタル値をそれぞれ記憶するための関連する記憶域を三つ以上持つようにしてもよいことを理解すべきである。
【００１１】
ＲＡＭブロック４６３のサイズ（大きさ）は、所望のアーキテクチャによって異なる。  図３の実施例において、ＡＤＣ４６１は、二つの列間で多重化されている。  そして、ＲＡＭブロック４６３は、各ＡＤＣ４６１用として、関連する一対の記憶域をＲＡＭブロック４６３内に有している。図３に見るように、ＲＡＭブロック４６３は４つのＡＤＣ４６１と関連している。それ故、少なくとも４対の関連する記憶域がＲＡＭブロック４６３内にある。各記憶域のサイズは、記憶すべき情報のサイズによって決まる。従来、ＡＤＣ４６１によって作り出されるデジタル・コードは、１２ビット長である。例えば、効果の面から言えば、ＲＡＭブロック４６３は、少なくとも、共用される列の数に対してのランプ値（ｒａｍｐ  ｖａｌｕｅ：これについては後述する）のデジタル表示値（ｄｉｇｉｔａｌ  ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）を記憶するために用いられる記憶ビット数と少なくとも同じビット数を持っている。それ故、ＲＡＭの大きさ（ｄｉｍｅｎｓｉｏｎ）は、以下のように表すことができる。
【００１２】
ＲＡＭの寸法（ｄｉｍｅｎｓｉｏｎ）＝ＮｕｍＳｈｘＮｕｍＡＤＣｘデータ幅  （１）
【００１３】
ここで、ＮｕｍＳｈは、各ＡＤＣ４６１により共用される列の数であり、ＮｕｍＡＤＣはＲＡＭブロック４６３を共用するＡＤＣ４６１の数（即ち、２Ｎ）であり、データ幅は、記憶されたデータの大きさである。それ故、各ＡＤＣ４６１が二つの共用列３４９、例えば偶数列と奇数列、を持っているとすると、ＮｕｍＳｈ＝２である。もしも四つのＡＤＣ４６１がＲＡＭブロック４６３を共用するとすると、２Ｎ＝４でＮ＝２となる。記憶されるべく求められているランプ値が１２ビット幅であるとすると、データ幅は、１２になる。
【００１４】
ＲＡＭの寸法（ｄｉｍｅｎｓｉｏｎ）  ＝  ＮｕｍＳｈ  ｘ  ２Ｎ  ｘ  データ幅  
【００１５】
＝  ２  ｘ  ２２  ｘ  １２
【００１６】
それ故、上の例におけるＲＡＭブロックの寸法（大きさ）は、２ｘ４ｘ１２となる。上に示したように、ＲＡＭブロック４６３は、どのような数のＡＤＣにも関連づけられ、奇数に限られることはないし、２の指数（例えば、２、４，８など）に限られることもない。例えば、下の表を参照されたい。しかしながら、いくつのＡＤＣ４６１をＲＡＭブロックに関連づけるかについての決定は、例えばサイズ、複雑性、回路などのその他のファクターによって制限され得る。
【００１７】
【表１】
2008535397.tif 000003
【００１８】
図３の実施例において、ピクセル・アレイ２３０からの信号が読み出されている間、ＡＤＣ４６１は、従来から知られているように、行毎に順次ピクセル３５０からの信号を受取る。ＡＤＣ４６１は、二つの列により共用されているので、二つの列からの信号は、異なる時間に処理される。例えば、選択された行について、各ＡＤＣ４６１は、各奇数列３４９のピクセル３５０からの信号を受取り、実質的に同時に処理する。そして、その時間とは異なる時間（その前か後）に、各ＡＤＣ４６１は、偶数列のピクセル３５０からの信号を受取り、同信号を実質的に同時に処理する。ＡＤＣ４６１による信号の処理については、以下に、更に詳細に説明する。
【００１９】
ピクセル信号がＡＤＣ４６１によって処理されると、結果として生じた信号が、関連するブロック４６３の記憶域に記憶される。関連するメモリー・ブロック４６３は、スタティック・ランダム・アクセス・メモリー（ＳＲＡＭ）であってもよい。従来から知られているように、ＳＲＡＭメモリーを使用すれば、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）に勝るいくつかの効果が得られる。通常、ＳＲＡＭはＤＲＡＭのようにリフレッシュする必要がないので、ＳＲＡＭセルを内蔵するメモリー・システムは、リフレッシュ動作をさせるための時間を詳細に予定立てする必要がなくなるし、或いはまた、リフレッシュ動作を行わせるための回路を組み込む必要もなくなる。それ故、ＳＲＡＭセルを使用すれば、信号処理速度を上げることができる。
【００２０】
図４は、図３の読み出し回路４４２を更に詳細に示す図である。図４に見るように、読み出し回路４４２は、複数の（例えば四つ）のＡＤＣ４６１と、メモリー・ブロック４６３と、データ・バス４４４と、ランプ信号発生回路４８０とを備えている。ランプ信号発生回路４８０は、ランプ比較信号をライン４８３により全てのＡＤＣへ供給する。それ故、各ＡＤＣには、同一値の信号が実質的に同時に与えられることになる。各ＲＡＭブロック４６３は信号出力を下流の回路へ送り出すためにバス４４４へ連結されている。ランプ信号発生回路４８０はまた、ライン４８３のランプ・アナログ信号に対応するデジタル化されたコード（ｃｏｄｅ）をライン４８５により全てのＲＡＭブロック４６３に与えるので、各ＲＡＭブロック４６３には、同一の値が実質的に同時に供給されることになる。図６を参照して以下に説明されているように、デジタル化されたコード信号の受取りをランプ比較信号の受取りに同期させるために、ＡＤＣブロックには三サイクル遅れが組み込まれている。その結果、デジタル化されたコードは、対応するアナログ・ランプ比較信号が信号ライン４８３に供給された（時間Ｔ０に）ときから、三クロック・サイクル後（時間Ｔ３）に信号ライン４８５へ供給される。
各ＲＡＭブロック４６３は、ライン４８４を通してバンク信号を、ライン４８６を通して読み出しアドレス信号を、ライン４８８を通してクロック信号を、またライン４８２を通してシー・イー信号（ｃｅ  ｓｉｇｎａｌ）を受取る。前記バンク信号は書き込みまたは読み出しのためにＲＡＭブロックのどのバンクが選択されたかを示すものである。読み出しアドレス信号は、読み出しのためにＲＡＭブロック内のどの領域が選択されるかを示すものである。クロック信号は、関連する回路（図示せず）のクロックにより供給されるものである。シー・イー信号は、バッファーの状態（後で更に説明する）をコントロールするバッファー状態選択信号である。
【００２１】
図４は、ＡＤＣ４６１の一グループと、関連するＲＡＭブロック４６３とを示している。ここで、図４は単に、ＡＰＳシステム４００全体に含まれている多数の回路のうちのほんのわずかなものを表しているに過ぎないということを知るべきである。即ち、ＡＤＣ４６１およびＲＡＭ４６３の全ては、ランプ信号発生回路４８０に連結されており、これらＡＤＣ４６１とＲＡＭ４６３の全てに、ライン４８３を通してアナログ・ランプ信号が、またライン４８５を通してデジタル化されたコード（ｃｏｄｅｓ）が、実質的に同時に供給される。かくして、各ＡＤＣ４６１およびＲＡＭブロック４６３は、情報を、実質的並列処理により処理することができる。
【００２２】
図５は、図３および図４に示した読み出し回路４４２の一つのＡＤＣの信号処理回路とＲＡＭブロック４６３の関連する部分をより詳細に示す図である。図５に見るように、読み出し回路４４２は、ＡＤＣ４６１、ＲＡＭブロック４６３、データ径路４４４、およびランプ信号発生回路４８０を有している。ＡＤＣ４６１はＡＤＣコンパレータ（比較回路）４６２を有している。
【００２３】
ＡＤＣ４６１は、関連する列３４９（図３）からのアナログ・ピクセル信号をライン４６９を通して受け取る。上に示されているように、ＡＤＣ４６１は、その関連する二つの列（即ち、偶数列および奇数列）からの信号を交互に受取り、アナログ・ピクセル・信号は、一致が検出されるまで、段階的に増加するランプ信号と比較される。ランプ比較信号の値は、ライン４８３を介してＡＤＣ４６１へ与えられる。ピクセルから受取られたアナログ信号の値が、ランプ値信号よりも小さい場合、前記コンパレータ４６２は、ライン４６７に論理「偽（ＦＡＬＳＥ）」信号（例えば、論理「ロー」）を送り出す。前記アナログ信号の値がランプ値信号よりも大きい場合、コンパレータ４６２は「反転して（ｆｌｉｐ）」、論理「真（ＴＲＵＥ）」（例えば、論理「ハイ」）信号をライン４６７へ送り出す。
【００２４】
再度図５を参照して、ＲＡＭブロック４６３はパルス・コントロール・ブロック４７２、二つのメモリー・アドレス・デコーダー４７３ａと４７３ｂ、二つの記憶域４７４ａと４７４ｂ、およびデータ・マルチプレクサー（「ＭＵＸ」）４９０とを備えている。各ＲＡＭブロック４６３は、一つのＡＤＣ４６１に関連する一対の列からの信号を記憶するための一対の記憶域４７４ａ、４７４ｂを有している。一方の記憶域は第一のメモリー・バンク（０）の一部であり、他方の記憶域は、第二のメモリーバンク（１）の一部である。各メモリー・バンクは、偶数列からのピクセル信号または奇数列からのピクセル信号に対応している。それ故、例えば、バンク１（例えば、記憶域４７４ｂ）がＡＤＣ４６１に関連する偶数列からの各ピクセル用のメモリー記憶域を有しているのに対し、バンク０（例えば、記憶域４７４ａ）は、ＡＤＣ４６１に関連する奇数列からの各ピクセル用のメモリー記憶域を有している。
【００２５】
ＲＡＭブロック４６３は、信号ライン４６７を通してコンパレータ４６２からの論理信号を、信号ライン４８４を通してバンク選択信号を、また信号ライン４８５を通してアナログ・ランプ信号を表すデジタル化されたコードを受け取る。ＲＡＭブロック４６３はまた、ライン４８６を通して読み出しアドレス信号を、ライン４８８を介してクロック信号を、ライン４８２を通して読み出し信号（即ち、シー・イー信号）を受け取る。ＲＡＭブロック４６３はデータ径路４４４を通してデータを下流の回路へ送り出す。
【００２６】
ランプ回路４８０は、信号ライン４８３にグローバル・ランプ信号（例えば、アナログ・レベルの信号）を、また信号ライン４８５にグローバル・デジタル・コードを送り出す。周知のように、ランプ信号発生回路４８０は、基準アナログ値レベル信号と、それに対応するデジタル・コードを送り出し、これは通常最小値レベルから始まり最大値レベルまで増加する（或いはその逆でもよい）。既に述べたように、ランプ信号発生回路４８０は、ライン４８３にアナログ・ランプ信号を供給し、一定の遅れ時間、例えば三クロック・サイクル、後に、対応するデジタル・コードがライン４８５へ送り出される。この遅れ時間は、実際に回路を実装する場合に応じて変えることができる。
【００２７】
パルス・コントロール・ブロック４７２は、その各メモリー・デコーダ４７３ａ、４７３ｂと共に、記憶域４７４ａ、４７４ｂに対する書き込みアクセス（ｗｒｉｔｅ  ａｃｃｅｓｓ）をコントロールする。記憶域４７４ａ、４７４ｂは、奇数列および偶数列からのアナログ信号を表す一組のデジタル・コードをそれぞれ記憶する。
【００２８】
パルス・コントロール・ブロック４７２がライン４６７を通して「真」（ＴＲＵＥ）信号を受け取ると、ライン４８５へ三クロック・サイクル後に送り出されるデジタル・コード・データは、次いでライン４９１へ送り出され、ライン４８４に与えられているバンク信号が何かによって記憶域４７４ａ、４７４ｂの一つに記憶される。前記ランプ・コード・データは、コンパレータ４６２により比較されるピクセル出力信号に対応するデジタル表記データである。ライン４８４に送り出されたバンク信号は、ライン４９１を通してして、スイッチとして機能するバッファー４９９へ送られる。バンク信号はバッファー４９９の一つへ供給され、また同信号はもう一つのバッファー４９９へも供給され且つ反転されるので、記憶域４７４ａ、４７４ｂは、バンク信号の論理状態に従って、ライン４８５のランプ値信号へ、相互に排他的に一度に結合されることになる。
【００２９】
上記したように、メモリー・バンクの一方は、他方が書き込みのためにイネーブルされているときに、読み出しのためにイネーブルされる。かくして、ライン４８４を介してパルス・コントロール・ブロック４７２へ供給されるバンク信号は、マルチプレクサー４９０へも与えられる。マルチプレクサー４９０は各ライン４９１を介して記憶域４７４ａまたは４７４ｂのいずれか一方を、スイッチ的に且つ排他的にバッファー４９２に結合するが、それは、どちらのメモリー・バンク（例えばバンク０または１）が、およびどちらの記憶域が（どちらになるかは、ライン４８６の読み出しアドレス信号により決定される）読み出しのためイネーブルされているか否かに応じて行われる。それ故、もしメモリー・バンク０が読み出しのためにイネーブルされており、ライン４８６の読み出しアドレス信号が読み出しのための記憶域４７４ａを示しているとすると、マルチプレクサー４９０は、その関連するライン４９１を介してメモリー・バンク４７４ａをバッファー４９２へ連結し、バッファー４９９は、メモリー・バンク４７４ａをライン４８５へは連結しない。同時に、マルチプレクサー４９０は、その関連するライン４９１を通してバッファー４９２から記憶域４７４ｂを切断する。実質的に同じときに、ライン４６７の信号の値が何であるかによるが、バンク１は、信号ライン４８５のデジタル・コードを書き込むためにイネーブルされる。バッファー４９２に記憶されている信号は、ライン４８２のシー・イー信号に応じて選択的にライン４４４へ送り出される。ライン４４４の信号は、その他の回路による更なる処理のために下流へ送り出される。
【００３０】
図６は、ＲＡＭブロック４６３のパルス・コントロール・ブロック４７２と、メモリー・デコーダ４７３をより詳細に示している。パルス・コントロール・ブロック４７２は、バッファー５７１、５７３、５７５および二つのＡＮＤ回路５１１を有している。図５では、別個の構成要素として示されているが、他の実施例の場合、パルス・コントロール・ブロック４７２およびメモリー・デコーダ４７３ａ、４７３ｂは、単一の回路の一部として構成し得る。更に、図６において、メモリー・デコーダ４７３は、図５に示されている二つの別個の回路４７３ａ、４７３ｂに代わる一つの回路として表示されている。  メモリー・デコーダ４７３は、マルチプレクサー５１７を有している。
【００３１】
一般に知られているように、複数個のコンパレータは、非同期的に動作し結果を送り出す。即ち、それらコンパレータは、いつでも状態を変え、かかる状態の変化は、ＡＤＣランプ・コードもしくはＲＡＭブロック・メモリーをコントロールするために用いられるクロックとは全く関係しない。それ故、同期システム、例えばイメージャー・デバイスにおいては、信号の流れを再同期させることは重要なことである。図６に見るように、パルス・コントロール・ブロック４７２は、三つのバッファー回路５７１、５７３、５７５を有している。各バッファー回路５７１、５７３、５７５は、パルス・コントロール・ブロック４７２を通る信号の伝達に対して一クロック・サイクル遅れを付加する。それ故、パルス・コントロール・ブロック４７２を通る信号の伝達に対して、三クロック・サイクル遅れが付加されることになる。ここでは、三クロック・サイクル遅れを有する例が示されているが、どのような遅れであってもシステムの一部として設計可能である。
【００３２】
パルス・コントロール・ブロック４７２は、ライン４６７を通してコンパレータ４６２の結果を受け取る。ライン４８８に供給されているクロック信号と、バッファー回路５７１、５７３、５７５を用いて、パルス・コントロール・ブロック４７２は、コンパレータ４６２からの非同期信号を同期信号に変換する。そして、同同期信号は、論理ＡＮＤ回路５１１に与えられる。論理ＡＮＤ回路５１１は信号ライン４８４のバンク選択信号も受け取る。メモリー・デコーダ回路４７３は、コンパレータおよびバンク選択信号から受け取られた信号に基づいて、書き込みアクセスのために記憶域をイネーブルするかどうかを決定し、その決定に基づいて適切な信号を送り出す。
【００３３】
メモリー・デコーダ４７３は、マルチプレクサー５１７を有し、パルス・コントロール・ブロック４７２から受け取った信号に加え、読み出しアドレス信号とバンク信号とを受け取る。各マルチプレクサー５１７は、記憶域４７４ａ、４７４ｂに関連しており、その関連するメモリー・バンクへ信号を与える。各マルチプレクサー５１７からの信号は、書き込みイネーブル信号、読み出しイネーブル信号、またはＮＵＬＬ信号（例えば、信号なし、もしくはイネーブルメントなしのいずれかの信号）のいずれかである。
【００３４】
メモリー・デコーダ４７３は、ＲＡＭブロック４６３における各記憶域に対するアクセスもコントロールする。上述したように、簡単にするために、図５および図６は、一つのＡＤＣブロック（即ち、ＡＤＣ４６１およびＲＡＭブロック４６３内の対応する記憶域）のみを示しているが、複数個のかかるＡＤＣを代表して示しているものである。同様に、メモリーは、独立した別個の記憶域４７４ａ、４７４ｂとして示されているが、本発明の一態様では、ＲＡＭブロック４６３の記憶域４７４ａ、４７４ｂの全ては、メモリー一ブロックの一部である。それ故、メモリー・デコーダ４７３に与えられる読み出しアドレス信号および書き込み信号は、メモリー・ブロック内の特定の領域を示すものである。もしも、マルチプレクサー５１７が書き込み信号を記憶域４７４ａ，４７４ｂに与えると、メモリー４７４ａ、４７４ｂは、ライン４９１に供給されているデジタル・ランプ・コード値信号を記憶する。
【００３５】
記憶域４７４ａ、４７４ｂからの読み出しは以下のようにして行われる。読み出しアドレスは読み出しアドレス信号ライン４８６を通して供給され、メモリー・デコーダ回路４７３へ与えられる。読み出しアドレスは、ＲＡＭブロック４６３内のどの記憶域かを指定する。デコーダ回路４７３は、読み出しアドレス信号とバンク信号に基づいて読み出しアクセスのためにメモリー・バンク内の記憶域をイネーブルするかどうかを決定し、その決定に基づいて適切な信号を送り出す。アドレス・ライン４８６の数は、アドレス指定を要求する一対の記憶域４７４ａ，４７４ｂの数によって決まる。例えば、図３〜図６に示唆されているように、ＲＡＭブロック４６３は、各ＡＤＣ４６１毎に一対の記憶域４７４ａ、４７４ｂを有している（図では一対の記憶域一組だけしか示されていないが）。
【００３６】
図７は、図３〜図６の回路の一回の書き込み動作を表すタイミング図である。例えばコンパレータ４６２が反転（ｆｌｉｐ）して、ＡＤＣ４６１の出力が論理「ハイ（ＨＩＧＨ）」即ち「真（ＴＲＵＥ）」となると、三クロック・サイクル後にメモリーが書き込みのためイネーブルされる。メモリーがイネーブルされると、ランプ値信号の値が記憶域に記憶される。
【００３７】
図７には、四つの信号が示されている。即ち、クロック信号（「ｃｌｋ」）と、コンパレータ出力信号（「ｃｏｍｐ＿ｏｐ」と、バンクＸ書き込み信号（「ｂａｎｋＸ＿ｗｅ」）と、ＡＤＣ・ランプ・コード値信号（「ＡＤＣ  コード」）である。コンパレータの出力ｃｏｍｐ＿ｏｐは、コンパレータの状態（ｓｔａｔｕｓ）を表している。ピクセルからのアナログ信号が、ランプ回路からのアナログ信号よりも大きくなると（ランプ信号の方向は最小から最大になる方向であると仮定）、コンパレータは、論理「偽（ＦＡＵＬＳＥ）」即ち「ロー（ＬＯＷ）信号を送り出す。ピクセルからの信号が、ランプ回路からの信号と同じもしくはそれよりも小さいと、コンパレータは、論理「真（ＴＲＵＥ）」即ち「ハイ（ＨＩＧＨ）信号を送り出す。
【００３８】
バンクＸ書き込み信号は、バンクＸ内の記憶域がデータ記憶のためにイネーブルされているかどうかを示すものである。二つのバンク、（例えば、バンク０・・記憶域４７４ａからなる、もしくは、バンク１・・記憶域４７４ｂからなる）、を有するメモリー・システムにおいて、説明のために、一方のバンク、例えば、バンク０、は、書き込みのされるバンクとして前もって選択されていたものと仮定する。他方のバンク、例えばバンク１、は、読み出しが行われるバンクとして前もって選択されていた。バンク１の動作用信号は、図７には示されていない。  ＡＤＣデジタル・コード値信号は、コンパレータへ与えられるアナログランプ信号をデジタル的に表したものである。本発明は、書き込み／読み出しを交互に行うメモリーバンクとして説明されているが、そのように限定されるものではない。
【００３９】
所望の実施例において、パルス・コントロール・ブロック４７２による再同期の後で、コンパレータ出力のエッジ部の立ち上がりが、ＲＡＭ４７４ａ、４７４ｂへの対応する信号ラインに対して、書き込みコントロール・パルスの一サイクル長よりもわずかに長い「ｂａｎｋＸ＿ｗｅ」（バンクＸ書き込み信号）を生成する。
【００４０】
例えば、図７に見るように、単一の書き込み動作は、コンパレータ出力ｃｏｍｐ−ｏｐが反転したときである時間ｔ０に始まり、アナログ・ピクセル信号を表すデジタル値が特定されたことを示す。三クロック・サイクル後、即ち時間ｔ３において、ｂａｎｎｋ  Ｘ＿ｗｅが生成されて、バンクＸの記憶域が書き込みのためにイネーブルされる。前記Ｘの値は、そのときどんなメモリー・バンクに対して書き込みが行われているかによって決まる。もし、例えば、メモリー・バンク０、例えば記憶域４７４ａ、に書き込みが行われているとすると、前記Ｘは、メモリー・バンク０の例えば記憶域４７４ａの論理表現に対応する。  時間ｔ３において、そのときのデジタル・ランプ・コード値が、記憶域４７４ａへ書き込まれる。  それ故、ピクセルから受け取られた信号のデジタル値が、記憶域４７４ａに記憶される。
【００４１】
図８は、図３〜図６の回路によって実行される多重書き込み動作と多重読み出し動作を表すタイミング図を示している。図８は、各関連するピクセルから受け取られた信号を処理し、これらの比較結果をＲＡＭブロックの関連する場所へ与えるいくつかのＡＤＣの論理信号のタイミングを示している。
【００４２】
図８には、十四（１４）の信号が示されている。  一つのクロック信号（「ｃｌｋ」）、四つのコンパレータ出力信号（「ｃｏｍｐ＿ｏｐＸ」、四つのバンク書き込み信号（「ｂａｎｋ１＿ｗｅＸ」）、一つのＡＤＣランプ値信号（「ＡＤＣコード」）、一つのバンク信号、一つのシー・イー信号、一つのリード・アドレス信号と一つのデータ出力信号である。コンパレータ出力信号は、四つの比較器出力の各状態を表している。ピクセルからの信号がランプ回路からの信号に合致しない場合には、コンパレータは、論理「誤り」、即ち「ロー」信号を送り出す。ピクセルからの信号がランプ回路からの信号に合致すると、コンパレータは論理「真」即ち「ハイ（ＨＩＧＨ）」信号を送り出す。
【００４３】
バンク書き込み信号は、バンク１内の記憶域Ｘがデータ記憶のためにイネーブルされているかどうかを示している。例えばバンク０およびバンク１という二つのバンクを持っているメモリー・システムの場合、図解のために、一方のバンク、例えばバンク１は、書き込みの行われるバンクとして既に選択されているものと仮定する。同様に、他方のバンク、例えばバンク０は、読み出しの行われるバンクとして既に選択されている。バンク０を動作させる信号は、図８には示されていない。図４〜図６は四組の記憶域４７４ａ、４７４ｂを有するＲＡＭ・バンク４６３を示しているので、バンク書き込み信号Ｘは、四組の記憶域のどれがデータ記憶用としてイネーブルされているかを示している。  
【００４４】
所望の実施例において、再同期の後で、コンパレータ出力のエッジの立ち上がりが１サイクル長のパルスに変換されると、それは、ＲＡＭ４７４ａ、４７４ｂに対応する信号ラインに対する書き込みコントロール信号として使用される。
【００４５】
多重書き込み動作の動作は、第１のＡＤＣ４６１からのコンパレータ出力が反転する時間ｔ０に始まり、第１のピクセルから受け取られた信号のデジタル値が特定されたことが示される。３クロック・サイクル後、即ち時間ｔ３において、バンク１の第一の記憶域４７４ａが、書き込みのためにイネーブルされる。時間ｔ３において、その時間のデジタル・コード値が、第１の記憶域４７４ａへ書き込まれる。  かくして、ピクセルから受け取られた信号のデジタル値が第１の記憶域４７４ａへ記憶されることになる。
【００４６】
更に、時間ｔ１において、各コンパレータは、第２、第３、第４ＡＤＣから、反転（ｆｌｉｐ）を出力しこれにより第２、第３、第４のピクセルから受け取られた各信号のデジタル値が特定されたことを示す。３クロック・サイクル後、即ち時間ｔ４において、バンク１の第２、第３および第４記憶域４７４ａが書き込みのためイネーブルされる。時間ｔ４において、そのときのランプ値は第２、第３、および第４の記憶域４７４ａに書き込まれる。かくして、第２、第３、および第４のピクセルから受け取られた信号のデジタル値が、第２、第３、および第４の記憶域４７４ａに記憶される。
【００４７】
図８もまた、図３〜図６の回路の多重読み出し動作を表すタイミング図を例えば、読み出し動作の動作は、表している。バンク１が書き込みのためにイネーブルされるときと実質的に同じ時間にバンク０が読み出しのためにイネーブルされる時、時間ｔ０で始まり且つバンク信号は論理「ロー」、即ち０である。時間ｔ０において、ライン４８４に与えられているバンク選択信号は、記憶域と一体のバッファー４９９をイネーブルし、ライン記憶域４７４ｂを各ライン４８５から分離する。バンク選択信号はまた、記憶域４７４ｂをそれぞれのバッファー４９２に接続する。時間ｔ１において、即ちシー・イー信号がシー・イー信号ライン４８２に与えられたとき、データは記憶域、例えば記憶域４７４ｂ、から読み出され、関連するマルチプレクサー４９０およびそのバッファー４９２を介してライン４４４から下流の回路へ送り出される。データは、記憶域の読み出しアドレスが与えられた後の１クロック・サイクルで、記憶された記憶域から下流へ送り出される。
【００４８】
図１０は、本発明の他の例示的実施例による信号処理システム１２００を示しており、同システムは、アクティブ・ピクセル・センサー・アレイを備えている。  この信号処理システム１２００は、図３のシステム４００とはいくつかの点で異なっているが、その詳細については以下に述べる。
【００４９】
ＡＰＳシステム１２００は、読み出し回路１２４２に接続されたピクセル・アレイ２３０を有している。  読み出し回路１２４２は、読み出し回路３４２（図３）とは、次の点で異なっている。即ち、本実施例の読み出し回路１２４２は、一つのＡＤＣ４６１を、ピクセル・アレイ２３０の二つの列と一つの行からではなく、ピクセル・アレイ２３０の二つの列および二つの行からのアナログ信号を読み出してデジタル変換するために使用している。更に、各ＡＤＣ４６１と関連する２対の記憶域があり、各対は、それぞれのメモリー・バンク（０，１）にあり、ピクセル列の各一つからの変換結果を表すデジタル・コードを記憶する。対になっている記憶域は、一緒に一つのＲＡＭブロックにグループ分けされている。
【００５０】
読み出し回路１２４２は、多数のアナログ／デジタル・コンバーター４６１を有すると共に、各ＡＤＣ４６１に関連するランダム・アクセス・メモリー（ＲＡＭ）・ブロック１２６３の各バンク（０，１）内に２対の記憶域１２７４ａ、１２７４ｂ、および１２７４ｃ，１２７４ｄを有している。読み出し回路１２４２は更に、ＲＡＭブロック１２６３に記憶されたデジタル値を受け取り、それらを下流の処理回路へ供給するデータ径路４４４を有している。各ＡＤＣ４６１は、ピクセル・アレイ２３０の一対の列３４９および一対の行３４８へ連結されており、そこからピクセル信号を受け取る。もしもピクセル・アレイ２３０が複数個の奇数および偶数の列であると考えれば、図１０に示されているように、ピクセル列３４９は、一つの「奇数」および一つの偶数列で構成される。もしもピクセル・アレイ２３０が複数個の奇数および偶数の行であると考えれば、一対のピクセル行３４８は、図１０に示されているように、一つの奇数および一つの偶数の行で構成される。ＡＤＣ４６１を二つの列に連結する信号線４６９は、単線で示されており、単に、信号径路がどのように結合しているかを示している。例えば、二つの、列信号径路は、各ＡＤＣ４６１に対して多重化されていてもよい。図１０に示された例示的実施例は、各ＡＤＣ４６１に対して二つのピクセル列を持っているが、各ＡＤＣが三つ以上のピクセル列を有することも、また、列信号を表すデジタル値をそれぞれ記憶するための三つ以上の記憶域を持つことも可能であることを認識すべきである。
【００５１】
ＲＡＭブロック１２６３の大きさは、必要とされるアーキテクチュアによって決まる。図１０の実施例では、ＡＤＣ１２６１は二つの列と二つの行間で多重化（ｍｕｌｔｉｐｌｅｘｅｄ）されている。そして、ＲＡＭブロック１２６３は、ＲＡＭブロック１２６３の中に二対の関連する記憶域を各ＡＤＣ４６１に対して有している。図１０に示すように、ＲＡＭブロック１２６３は４個のＡＤＣ４６１と関連する。従って、ＲＡＭブロック１２６３には、少なくとも八対の関連する記憶域がある。各記憶域の大きさは、記憶しておかなければならない情報の大きさにより決まる。従来、ＡＤＣ４６１により生成されるデジタル・コードは、１２ビット長である。例えば、効果的にするために、ＲＡＭブロック１２６３は、少なくとも、共用される列の数に対するランプ値（これについては以下に述べる）のデジタル値を記憶するために用いられるメモリー・ビット長と少なくとも同じメモリー・ビット長を有している。
【００５２】
図１０の実施例において、ピクセル・アレイ２３０からの信号を読み出している間、よく知られているように、ＡＤＣ４６１は行毎に順次ピクセルからの信号を受け取る。ＡＤＣ４６１は、二つの列により共用されているので、二つの列３４９からの信号と、二つの行からの信号とは異なる時間に処理される。例えば、一つの選択された行について、各ＡＤＣ４６１は、奇数行３４８における各奇数列のピクセル３５０からの信号を実質的に同時に受け取り、処理する。それとは異なる時間（その前または後）に、各ＡＤＣ４６１は、奇数行３４８における各偶数列３４９のピクセル３５０からの信号を実質的に同時に受け取り、それら信号を処理する。それとは異なる時間（その前または後）に、各ＡＤＣは、偶数行３４８における各奇数列３４９のピクセル３５０からの信号を実質的に同時に受け取り、それら信号を処理する。それとは異なる時間（その前または後）に、各ＡＤＣ４６１は、偶数行における各偶数行３４９のピクセルからの信号を、実質的に同時に受け取り、それら信号を処理する。ピクセル信号がＡＤＣ４６１によって処理された後、結果として得られた信号は、ブロック１２６３の関連する記憶域に記憶される。例えば、奇数列３４９および奇数行３４８におけるピクセル３５０を表すデジタル信号は、記憶域１２７４ａに記憶され、偶数列３４９および奇数行３４８におけるピクセルからの信号を表すデジタル信号は、記憶域１２７４ｂに記憶される。また、奇数列３４９および偶数行３４８におけるピクセルからの信号を表すデジタル信号は、記憶域１２７４ｃに記憶され、偶数列３４９および偶数行３４８におけるピクセルからの信号を表すデジタル信号は、記憶域１２７４ｄに記憶される。
【００５３】
図１１は、図１０の読み出し回路１２４２の中の一つのＡＤＣ４６１信号処理回路およびＲＡＭブロック１２６３の関連する部分を、より詳細に示している。図１１に見るように、読み出し回路１２４２は、ＡＤＣ４６１、ＲＡＭブロック１２６３、データ経路４４４、およびランプ回路信号発生器４８０を有している。ＡＤＣ４６１は、ＡＤＣコンパレータ４６２を有している。
【００５４】
前記ＡＤＣは、ライン４６９を通して関連する列３４９（図１０）からのアナログ・ピクセル信号を受け取る。上に示したように、ＡＤＣ４６１は、その関連する二つの列（即ち、一つの偶数列と一つの奇数列）および二つの関連する行（即ち、一つの偶数行と一つの奇数行）の一方からの信号を交互に受け取り、アナログ・ピクセル信号は、段階的に増加するランプ信号との一致が検出されるまで、同ランプ信号と比較される。ランプ比較信号値は、ライン４８３によりＡＤＣ４６１へ与えられる。ピクセルから受け取られたアナログ信号の値がランプ値信号よりも小さい場合、コンパレータ４６２は、論理「偽」信号（例えば、論理「ロー」（ＬＯＷ）信号）をライン４６７へ送り出す。アナログ信号の値がランプ値信号よりも小さくない場合、コンパレータ４６２は「反転（ｆｌｉｐ）」し、論理「真」信号（例えば、論理「ハイ」（ＨＩＧＨ）信号）をライン４６７へ送り出す。
【００５５】
図１１をもう一度参照する。ＲＡＭブロック１２６３は、パルス・コントロール・ブロック１２７２と、四個のメモリー・アドレス・デコーダ１２７３ａ、１２７３ｂ，１２７３ｃ、１２７３ｄと、四つの記憶域１２７４ａ、１２７４ｂ、１２７４ｃ、１２７４ｄと、データ・マルチプレクサー（「ＭＵＸ」）１２９０とを有している。  各ＲＡＭブロック１２６３は、ＡＤＣ４６１に関連する一対の列における二つの行からの信号を記憶するための二対の記憶域４７４ａと４７４ｃおよび４７４ｂと４７４ｄを有している。二つの記憶域は、第１のメモリー・バンク（０）の一部であり、その他の記憶域は第２のメモリー・バンク（１）の一部である。各メモリー・バンクは、奇数行における奇数［列」および偶数列からのピクセル信号、もしくは、偶数行の奇数列および偶数列からのピクセル信号に対応している。それ故、例えば、バンク０（例えば、記憶域１２７４ａおよび１２７４ｂ）は、ＡＤＣ４６１に関連する奇数行の奇数列および偶数列からの各ピクセル用としてのメモリー記憶域を備えている。これに対し、バンク１（例えば、記憶域１２７４ｃおよび１２７４ｄ）は、ＡＤＣ４６１に関連する偶数行の奇数列および偶数列からのピクセル用としてのメモリー記憶域を有している。
【００５６】
ＲＡＭブロック１２６３は、信号ライン４６７を通してコンパレータ４６２より論理信号を、信号ライン４８４を通してバンク選択信号を、またアナログランプ信号を表すデジタル化されたコードを信号ライン４８５を通してそれぞれ受け取る。ＲＡＭブロック４６３は、ライン４８６を通して読み出しアドレス信号（ｒｅａｄ  ａｄｄｒｅｓｓ  ｓｉｇｎａｌ）を、ライン４８８を通してクロック信号を、またライン４８２を通して読み出し信号（即ち、シー・イー信号）をそれぞれ受け取る。ＲＡＭブロック４６３は、データ径路４４４を通してデータを下流回路へ送り出す。
【００５７】
ランプ回路４８０は、グローバル・ランプ信号（例えば、アナログ・レベルの信号）を信号ライン４８３へ、またグローバル・デジタル・コードを信号ライン４８５へ送り出す。周知のように、ランプ信号発生回路４８０は、通常最小値レベルからスタートして最大値レベルまで増加する（またはその逆でもよい）複数の基準アナログ値レベル信号と、対応するデジタル・コードを送り出す。  既に述べたように、ランプ信号発生回路４８０は、ライン４８３にアナログ・ランプ信号を送り出し、更に、指定された遅れ、例えば三（３）クロック・サイクル後に、対応するデジタル・コードをライン４８５へ送り出す。この遅れは、具体的な回路の実施にもよって可変である。
【００５８】
パルス・コントロール・ブロック１２７２は、各メモリー・デコーダ１２７３ａ、１２７３ｂ、１２７３ｃ、１２７３ｄと共に、記憶域１２７４ａ、１２７４ｂ，１２７４ｃ、１２７４ｄに対する書き込みのアクセスを制御する。記憶域１２７４ａ、１２７４ｂは、奇数行における奇数列および偶数列のピクセルからのアナログ信号を表す一組のデジタル・コードをそれぞれ記憶する。  記憶域１２７４ｃ、１２７４は、偶数行における奇数列および偶数列のピクセルからのアナログ信号を表す一組のデジタル・コードをそれぞれ記憶する。    
【００５９】
パルス・コントロール・ブロック１２７２が、ライン４６７を通して「真」（ＴＲＵＥ）信号をコンパレータ４６２から受け取ると、ライン４８５に続いてラインライン４９１に三（３）クロック・サイクル後に送り出されるデジタル・コード・データが、ライン４８４に与えられているバンク信号とライン１２９７に与えられている行信号に従って、記憶域１２７４ａ，１２７４ｂ，１２７４ｃ，１２７４ｄへ記憶される。ランプ・コード・データは、コンパレータ４６２による比較により、ピクセル出力信号の対応するデジタル値となっている。ライン４８４に与えられたバンク信号は、ライン４９１に対するスイッチとして動作するバッファー４９９へ送られる。バンク信号がバッファー４９９の一つに与えられ、同信号はその他のバッファー４９９にも反転されて与えられると、記憶域１２７４ａ、１２７４ｂ、１２７４ｃ、１２７４ｄは、相互に排他的に、バンク信号の論理状態に従って一度にライン４８５のランプ値信号へ連結される。
【００６０】
上述したように、メモリー・バンクの一方は、他方が書き込みのためにイネーブルされている間、読み出しのためにイネーブルされる。このようにして、ライン４８４からパルス・コントロール・ブロック４７２へ与えられているバンク信号は、マルチプレクサー４９０へも与えられる。一例示的実施例において、バンク内の一記憶域は、一度に読み出される。  例えば、バンク１が選択された場合、１２７４ｃが読み出しのために選択される。      
【００６１】
別の一例示的実施例では、一つのバンクが一度に読み出される。  例えば、バンク１が選択された場合、１２７４ｃと、次に１２７４ｃ、次に１２７４ｄが読み出しのために選択される、この場合、出力はずらすか結合される。
マルチプレクサー１２９０は、どちらのメモリー・バンク、例えばバンク０またはバンク１が、またライン４８６上の読み出しアドレス信号によって決められるどちらの記憶域が、それぞれ読み出しのためにイネーブルされているかによって、記憶域１２７４ａまたは１２７４ｂまたは１２７４ｃまたは１２７４ｄのいずれかをそれぞれのライン４９１を介してスイッチ的に且つ排他的にバッファー４９２へ結合する。それ故、もしメモリー・バンク０が読み出しのためにイネーブルされており且つライン４８６に与えられている読み出しアドレス信号が読み出し用として記憶域１２７ａを示しているとすると、マルチプレクサー１２９０は、その関連するライン４９１を介して記憶域１２７４ａをバッファー４９２へ結合し、バッファー４９９は、記憶域１２７４ｂ、１２７４ｃ、１２７４ｄをライン４８５へは結合しない。同時に、マルチプレクサー１２９０は、その関連ライン４９１を通して、記憶域１２７４ｂ、１２７４ｃ、１２７４ｄをバッファー４９９から切り離す。また、実質的に同時に、バンク１は、ライン４６７の信号の値にもよるが、信号ライン４８５のデジタル・コード値を書き込むためにイネーブルされる。バッファー４９２に記憶された信号は、ライン４８２に与えられているシー・イー信号に応じて選択的にライン４４４へ送り出される。ライン４４４上の信号は、その他の回路による処理のため下流へ送り出される。
【００６２】
図１２は、ＲＡＭブロック１２６３のパルス・コントロール・ブロック１２７２とメモリー・デコーダ１２７３をより詳細に示す図である。パルス・コントロール・ブロック１２７２は、バッファー５７１、５７３，５７５、四つのＡＮＤ回路１２１１、および四つのＡＮＤ回路１２１３を備えている。図１２では、それぞれ別個の要素として示されているが、実施上場合によっては、パルス・コントロール・ブロック１２７２とメモリー・デコーダ１２７３ａ、１２７３ｂは単一の回路の一部として構成されてもよい。
【００６３】
パルス・コントロール・ブロック１２７２は、ライン４６７からコンパレータ４６２の結果を受け取る。ライン４８８に与えられているクロック信号とバッファー回路５７１、５７３、５７５を用いて、パルス・コントロール・ブロック１２７２は、コンパレータ４６２からの非同期信号を同期信号に変換し、その信号は論理ＡＮＤ回路１２１１へ与えられる。論理ＡＮＤ回路１２１１はまた、信号ライン４８４を通してバンク選択信号を受け取る。メモリー・デコーダ１２７３は、コンパレータから受け取られた信号と、バンク選択信号とに基づき、書き込みアクセスのために記憶域をイネーブルするかどうかを決定し、その決定に基づき適切な信号を送り出す。
【００６４】
メモリー・デコーダ１２７３は、マルチプレクサー１２１７を有していて、パルス・コントロール・ブロック１２７２から受け取られる信号に加え、書き込みアドレス信号、バンク信号、および行信号を受け取る。ＡＮＤ回路１２１３は、ライン４８６から読み出しアドレス信号を、またライン１２９７から行信号を受け取る。これら二つの信号は、それぞれ一緒に論理積がとられて、これらの結果が関連するマルチプレクサー１２１７に与えられる。各マルチプレクサー１２１７は、記憶域１２７４ａ、１２７４ｂ、１２７４ｃ、１２７４ｄに関連づけられており、その関連するメモリー・バンクへ信号を与える。各マルチプレクサー１２１７の信号は、書き込みイネーブル信号か、読み出しイネーブル信号か、または「無効」信号（ＮＵＬＬ  ｓｉｇｎａｌ：信号がないか、またはイネーブルメントがないことを示す信号）かのいずれかである。記憶域１２７４ａ、１２７４ｂ、１２７４ｃ、１２７４ｄからの読み出しおよびそれらへの書き込みは、上述したようにアナログ的手法で行われるが、唯一の有意に異なる点は、どの行が読み出されもしくはどの行に書き込みがされるかの決定である。
【００６５】
メモリー・デコーダ１２７３は、ＲＡＭブロック１２６３内の各記憶域へのアクセスもコントロールする。簡単のため、図１１と図１２ではＡＤＣブロック（即ち、ＡＤＣ４６１とＲＡＭブロック１２６３内の対応する記憶域）のみを示しているが、複数個のかかるＡＤＣブロックを代表的に示している。同様に、メモリーは、分離独立した記憶域１２７４ａ、１２７４ｂ、１２７４ｃ、１２７４ｄとして示されているが、本発明による或る態様においては、ＲＡＭブロック１２６３の全ての記憶域１２７４ａ、１２７４ｂ、１２７４ｃ、１２７４ｄはメモリー１ブロックの一部である。それ故、メモリー・デコーダ１２７３に与えられる読み出しアドレス信号と書き込み信号は、メモリー・ブロック内の特定の記憶域を示す。もしもマルチプレクサー１２１７が、記憶域１２７４ａ、１２７４ｂに対して書き込み信号を与えるとすると、メモリー１２７４ａ、１２７４ｂは、ライン４９１に与えられているデジタル・ランプ・コード値信号を記憶する。
【００６６】
図９は、システム１０００すなわち、読み出しシステムを含むイメージャー装置（デバイス）を備えるように少し変えた一般的なプロセッサー・システム（処理システム）を示しているが、このシステムについては、図３〜図８およびその関連する記述により例示例として説明されている。このシステムは、イメージ・センサー装置を有することのできるデジタル回路を持った例示例である。かかるシステムは、コンピュータ・システム、カメラ・システム、スキャナー、マシーン  ビジョン（ｍａｃｈｉｎｅ  ｖｉｓｉｏｎ）、車用ナビゲーション・システム、ビデオ電話、観測システム、オート・フォーカス・システム、星追尾システム、動き検出システム、イメージ安定化システム、その他のイメージ取得もしくは処理システム等を含み得るがこれらに限定される必要はない。
【００６７】
システム１１００、例えばカメラシステムは、一般に、マイクロプロセッサーのような、バス（母線）１１７０を通して入力／出力（Ｉ／Ｏ）装置につながる中央処理ユニット（ＣＰＵ）１１１０を備えている。イメージング装置はまた、バス１１７０を介してＣＰＵ１１１０につながっている。システム１１００は更に、ランダム・アクセス・メモリー（ＲＡＭ）１１６０を有している。システム１１００は更に、取り外し可能なメモリー１１３０、  例えばフラッシュ・メモリーのようなものを備えることができる。そしてこれもバス１１７０を介してＣＰＵ１１１０につながっている。イメージング装置４００は、ＣＰＵ，デジタル信号プロセッサー、或いはマイクロプロセッサーのようなプロセッサーであって、単一の集積回路（ＩＣ）上に、或いはプロセッサーとは異なるチップ上に記憶装置を有するか或いは有していないものと組み合わせてもよい。
【００６８】
本発明のその他の実施例は、回路１１００の製造方法も含んでいることを理解すべきである。例えば、一例示的実施例において、ＣＭＯＳ読み出し回路の製造方法は、単一の集積回路に対応する基板の一部に、少なくとも、上述したようなピクセル・アレイおよび読み出し回路４４２（図５）を周知の半導体製造技術を用いて設けるステップを有する。
【００６９】
ＡＤＣとメモリーを共用することにより、読み出し回路の大きさを小さくすることができる。ＤＲＡＭメモリーの代わりにＳＲＡＭメモリーを使用することによって、メモリーに要求される物理的スペースを減らすことにより、読み出し回路の大きさをも小さくすることができる。メモリーを有する回路の大きさは、関連するリフレッシュ回路の必要性を亡くすことによっても小さくなる。ＳＲＡＭを使用することによって、リフレッシュ動作にかかる時間が不要になることにより、読み出し回路を動作させるスピードを上げることができる。
【００７０】
本発明は、具体的な例示的実施例について図解され、説明されているが、本発明の精神および範囲を逸脱することなく、あまたの一部変更および代替が可能であることを理解すべきである。例えば、本発明は、一つのＡＤＣと、二つの列によって共用される関連するメモリーとによって示されているが、本発明がそれだけに限定されることを意味しているわけではない。ＡＤＣと、関連するメモリーとは、ピクセル・アレイの二つもしくはそれ以上の如何なる数の列によっても共用され得る。これまでの説明で、一本で示されている各ラインは、代表的に示されているもので、複数本の信号ライン、例えばアドレス・バス即ちデジタル・コード・バス、でもよい。従って、本発明は、これまでの説明に限定されるものとみなされてはならず、特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００７１】
本発明の特徴およびその他の特徴ならびに効果は、ここに添付された図面に関連してなされている本発明の詳細な説明からより速やかに理解されよう。
【図１】従来のＡＰＳシステムを示すブロック図である。
【図２】図１に示したピクセル・アレイと読み出し回路の一部を示すブロック図である。
【図３】本発明の一例示的実施例による、ＡＰＳアレイとそれに関連する処理回路を備えたデジタル・システムの回路を示すブロック図である。
【図４】図３のピクセル・アレイと読み出し回路の一部をより詳細に示すブロック図である。
【図５】図４のピクセル・アレイと読み出し回路の一部をより詳細に示すブロック図である。
【図６】図５のピクセル・アレイと読み出し回路の一部をより詳細に示すブロック図である。
【図７】図３から図６までに示したピクセル・アレイと読み出し回路に信号の書き込みおよび読み出し動作を実施させるタイミング図である。
【図８】図３から図６までに示したピクセル・アレイと読み出し回路に多重（ｍｕｌｔｉｐｌｅ）書き込み動作を実施させるためのタイミング図である。
【図９】本発明の一実施例により構成された少なくとも一つのイメージング装置（ｉｍａｇｉｎｇ  ｄｅｖｉｃｅ）を一体化した処理システム（ｐｒｏｃｅｓｓｏｒ  ｓｙｓｔｅｍ）を示すブロック図である。
【図１０】本発明の他の例示的実施例による、ＡＰＳアレイおよび関連する処理回路を有するデジタル・システムを示す図のブロック図である。
【図１１】図１０のピクセル・アレイと読み出し回路の一部をより詳細に示すブロック図である。
【図１２】図１０および図１１のピクセル・アレイと読み出し回路の一部をより詳細に示すブロック図である。
【図１】
2008535397.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成19年11月22日(2007.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
イメージング装置用の読み出し回路であって、
ピクセル・アレイの複数の列からのピクセル信号を受け取るように連結されているアナログ／デジタル変換回路と、
前記メモリー・アレイの複数の列の信号を表すデジタル信号を選択的に記憶するための複数の記憶域を有し、前記アナログ／デジタル変換回路に選択的に連結されるメモリーと、
を備える読み出し回路。
【請求項２】
請求項１の読み出し回路であって、前記第1および第２記憶域は、読み出し動作のときに相互に且つ排他的に一度にイネーブルされるようになっている、読み出し回路。
【請求項３】
請求項２の読み出し回路であって、前記第１および第２記憶域の一方は、前記第１および第２記憶域の他方が読み出し動作をしているときに、書込み動作をするようになっている、読み出し回路。
【請求項４】
請求項３の読み出し回路であって、前記第１および第２記憶域は、異なるメモリー・バンクにある、読み出し回路。
【請求項５】
請求項４の読み出し回路であって、
前記アナログ／デジタル変換回路は、前記ピクセル・アレイの第１の列におけるピクセルに連結し、且つ前記ピクセル・アレイの第２の列における第２のピクセルに連結しており、
第１および第２記憶域は、前記第１および第２のピクセルからの信号を表すデジタル信号をそれぞれ記憶するために、前記アナログ／デジタル変換回路に選択的に連結される、読み出し回路。
【請求項６】
請求項５の読み出し回路であって、更に、
前記ピクセル・アレイの第３の列における第３のピクセルに連結されるとともに、前記ピクセル・アレイの第４の列における第４のピクセルに連結される第２のアナログ／デジタル変換回路を有し、
前記複数の記憶域は、前記第３および第４のピクセルからの信号を表すデジタル信号をそれぞれ記憶するための少なくとも第３および第４の記憶域を有している、
読み出し回路。
【請求項７】
ＣＭＯＳイメージング装置のための読み出し回路であって、
それぞれがピクセル・アレイの複数個の列ラインに連結されている複数個のアナログ／デジタル変換回路と、
前記列ラインのアナログ信号を表すデジタル・データをそれぞれ記憶するための少なくともいくつかの複数の記憶域を有する第１および第２のメモリー・バンクと、
を備える読み出し回路。
【請求項８】
請求項７の読み出し回路であって、更に、
前記第１および第２のメモリー・バンクの一方は、前記第１および第２メモリー・バンクの他方が読み出し動作のためにイネーブルされるのと実質的に同時に、書込み動作のためにイネーブルされる、読み出し回路。
【請求項９】
イメージング装置のための読み出し回路であって、
それぞれがピクセル・アレイの複数個の列ラインに連結し、且つ、前記列ラインのアナログ信号値を表すデジタル・データをそれぞれ記憶するための複数個の記憶域へ連結されている複数個のアナログ／デジタル変換回路と、
前記複数個のアナログ／デジタル変換回路に連結されたランプ信号発生器と、を備え、
前記各アナログ／デジタル変換回路は、ピクセル・アレイにおける関連する第１のピクセル列と、関連する第２のピクセル列とにそれぞれ連結されており、また、ランプ信号発生器は、各アナログ／デジタル変換回路へ、共通のランプ比較信号を与える、読み出し回路。
【請求項１０】
請求項９の読み出し回路であって、
前記ランプ信号発生器は、前記ランプ比較信号のレベルに応じたデジタル・コード信号を前記複数個のアナログ／デジタル変換回路へ与えることができる、
読み出し回路。
【請求項１１】
請求項１０の読み出し回路であって、
前記ランプ信号発生器は、第１の時間期間には前記ランプ比較信号を、また第２の時間期間には前記デジタル・コード信号を送り出すことができる、
読み出し回路。
【請求項１２】
請求項１１の読み出し回路であって、各アナログ／デジタル変換回路回路は、更に、
前記ランプ比較信号を列のピクセルから受け取られた信号と比較し、その比較結果を示す論理信号を送り出すためのアナログ／デジタル比較器を備えている、読み出し回路。
【請求項１３】
請求項１２の読み出し回路であって、各アナログ／デジタル変換回路回路は、更に、
前記論理信号を前記デジタル・コード信号に同期させるための遅延論理ブロックを備えている、論理回路。
【請求項１４】
ピクセル・アレイからの信号を読み出す方法であって、
アナログ／デジタル変換回路を、ピクセル・アレイの複数個のピクセルの列へ選択的に連結し、同列からのアナログ・ピクセル信号を選択的に受け取り、
前記アナログ／デジタル変換回路をメモリーの複数個の記憶域へ選択的に連結し、前記アナログ・ピクセル信号のデジタル値（ｄｉｇｉｔａｌ  ｒｅｐｒｅｓｅｎｔａｔｉｏｎｓ）を同複数個の記憶域へ送り出し、前記アレイの一つの列に関連するピクセルを示す前記デジタル値は第１の記憶域グループへ書き込まれ、前記アレイの別の列に関連するピクセルを示す前記デジタル値は第２の記憶域グループに記憶されるようにし、
前記デジタル値が記憶域の第１グループへ書き込む書込み動作のために前記の第1の記憶域グループをイネーブルし、実質的に同時に、前記デジタル値を記憶している前記第2の記憶域グループが読み出される読み出し動作のために記憶域の第2グループをイネーブルする、
方法。
【請求項１５】
ピクセル・アレイからの信号を読み出す請求項１４の方法であって、
前記第1の記憶域グループは、第1のバンクにあり、また、前記第２の記憶域グループは、第２のバンクにある、方法。
【請求項１６】
ピクセル・アレイからの信号を読み出す方法であって、
ピクセルの第１の列における第１のピクセルからの第１のピクセル信号を処理し、
前記第１の処理されたピクセル信号を、アナログ／デジタル回路に関連する第１の記憶域に記憶し、
ピクセルの第２の列における第２のピクセルからの第２のピクセル信号を処理し、
前記第２の処理されたピクセル信号を、前記アナログ／デジタル回路に関連する第２の記憶域に記憶し、
第２の記憶域を読み出しのためにイネーブルするのと実質的に同時に前記第１の記憶域を書き込みのためにイネーブルする、方法。
【請求項１７】
請求項１６の読み出し方法であって、
前記第２の記憶域が書き込みのためにイネーブルされるのと実質的に同時に前記第１の記憶域を読み出しのためにイネーブルする、方法。
【請求項１８】
請求項１６の読み出し方法であって、
前記第１の処理は、前記アナログ／デジタル回路において前記第１のピクセル信号を第１の処理されたピクセル信号に変換する、方法。
【請求項１９】
請求項１８の読み出し方法であって、
前記変換は、アナログ比較信号を前記第１のアナログ信号と比較し、その比較結果を示す論理信号を送り出すステップと、
前記論理信号が「真」であった場合には、その比較の結果であるデジタル値の記憶を同期させる、ステプを備えた方法。
【請求項２０】
ピクセル・アレイからの信号を読み出す方法であって、
ピクセルの第１の複数個の列からの、第１の複数のアナログ・ピクセル信号を読み出し、
共通する比較信号を送り出し、
複数の各比較回路において、前記複数の第１のアナログ信号を前記共通する比較信号と比較し、その比較結果を示す各論理信号を送り出す、方法。
【請求項２１】
ピクセル・アレイからの信号を読み出す請求項２０の方法であって、更に、
ピクセルの第１の複数個の列からの、第２の複数のアナログ・ピクセル信号を読み出し、
第２の共通する比較信号を送り出し、
前記各比較回路において、前記複数の第２のアナログ信号を前記共通する第２の比較信号と比較し、その比較結果を示す各論理信号を送り出し、
前記各比較回路は、前記第１の複数の列の一つと、前記第２の負数の列の一つに関連づけられている、方法。
【請求項２２】
ピクセル・アレイからの信号を読み出す請求項２１の方法であって、更に、
前記共通する比較信号の共通するデジタル値信号を送り出すステップと、
前記共通のデジタル値信号を前記共通の比較信号に同期させるステップと、
各コンパレータ回路に関連する各第１の記憶域を書き込みのためイネーブルするステップと、
前記各第１の記憶域に前記デジタル値信号を記憶するするステップと、
を備える方法。
【請求項２３】
ピクセル・アレイからの信号を読み出す請求項２２の方法であって、更に、
各第１の記憶域が書き込みのためにイネーブルされるのと実質的に同時に、各コンパレータ回路に関連する各第２の記憶域をイネーブルするステップ、を備える方法。
【請求項２４】
ピクセル・アレイを形成する方法であって、
基板（ｓｕｂｓｔｒａｔｅ）上にピクセル・アレイを形成するステップと、
前記基板上に複数のコンパレータ回路を形成するステップと、
前記基板上に二つのメモリー・バンクを形成する、ステップと、を備え、
各コンパレータ回路は前記ピクセル・アレイにおけるピクセルの第１および第２の列に選択的に連結され、
各メモリー・バンクは、前記コンパレータ回路の一つへ選択的に連結される記憶域を有している、方法。
【請求項２５】
ピクセル・アレイを形成する請求項２４の方法であって、更に、
前記基板上にランプ回路（ａ  ｒａｍｐ  ｃｉｒｃｕｉｔ）を形成するステップと、
前記ランプ回路を、前記複数のコンパレータへ選択的に連結し共通のランプ比較信号を前記コンパレータへ与えるための電気径路を形成するステップと、を備える方法。
【請求項２６】
ピクセル・アレイを形成する請求項２５の方法であって、更に、
前記基板上に複数のメモリー・デコーダを形成するステップと、
前記メモリー・デコーダをその関連する記憶域へ選択的に連結するために、前記メモリー・デコーダをその関連する記憶域へ選択的に連結する電気径路を形成するステップ、とを備え、
前記各メモリー・デコーダは、各メモリー・バンクの複数の記憶域の一つに関連づけられている、方法。
【請求項２７】
ピクセル・アレイを形成する請求項２６の方法であって、更に、
前記基板上に複数のパルス・コントロール論理回路を形成するステップと、
前記パルス・コントロール論理回路を前記関連するコンパレータに選択的に連結するために、前記パルス・コントロール論理回路を前記メモリー・デコーダに選択的に連結する電気径路を形成するステップと、を備え、
前記各パルス・コントロール論理回路は、前記コンパレータの一つと、関連する一対のメモリー・デコーダとに関連づけられている、方法。
【請求項２８】
ピクセル・アレイを形成する請求項２７の方法であって、更に、
前記基板上に複数のマルチプレクサ−を形成するステップと、
前記マルチプレクサ−を下流の回路へ選択的に連結するために、前記マルチプレクサ−を前記一対の記憶域に選択的に連結する電気径路を形成するステップ、とを備え、
前記マルチプレクサ−の各々は、前記コンパレータの一つと、関連する一対の記憶域とに関連づけられている、方法。
【請求項２９】
集積回路であって、      
ピクセル・アレイと、
前記ピクセル・アレイに連結された読み出し回路とを備え、
前記読み出し回路は、ピクセル・アレイの複数の列からピクセル信号を受け取るために連結されているアナログ／デジタル変換回路と、
前記メモリー・アレイの前記複数の各列の信号を表すデジタル信号をそれぞれ記憶するための複数の記憶域とを有し、前記アナログ／デジタル回路に選択的に連結されるメモリーとを備え、
前記複数の記憶域は更に、書込み動作のために相互に且つ排他的に一度にイネーブルされるようになっている少なくとも第１および第２の記憶域を有している集積回路。
【請求項３０】
請求項２９の回路にであって、前記第１および第２の記憶域は、読み出し動作のために相互に且つ排他的に一度にイネーブルされるようになっている回路。
【請求項３１】
請求項３０の回路であって、前記第１および第２の記憶域の一方は、前記第１および第２の記憶域の他方が読み出し動作をするときに書込み動作をするようにされている回路。
【請求項３２】
請求項３１の回路であって、前記第１および第２の記憶域は、異なるメモリー・バンクにある回路。
【国際調査報告】
2008535397.tif 000016
2008535397.tif 000017
2008535397.tif 000018