(57)【要約】【課題】アナログディジタル変換器における単調性及び/又は線形性を向上させること。【解決手段】本システムは、アナログ入力をディジタル出力に変換する比較器のアレイと、ディジタル出力の出力ビットを調整するように形成されたスイッチと、制御論理部とを有し、制御論理部は、スイッチを初期化し、アナログ入力をもたらす直流源を初期化し、制御論理部は、ディジタル出力の最下位ビットに対応する最小電圧値の進行歩幅ずつ直流源を増やすように形成され、制御論理部は、現在の進行歩幅に対応する出力ビットの値に少なくとも部分的に基づいて、スイッチに、ディジタル出力の１つ以上の出力ビットを調整させるようにも形成されている。【選択図】図1
2015005982.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力を複数の比較器各自の基準レベルと比較することにより、前記アナログ入力を複数の出力ビットのディジタル出力に変換するように形成された複数の比較器のアレイと、
前記ディジタル出力の１つ以上の出力ビットを調整するように形成されたスイッチと、
制御論理部と
を有するシステムであって、前記制御論理部は、
前記スイッチを初期化する処理と、
前記アナログ入力をもたらす直流源（ＤＣ源）を、前記ディジタル出力の最下位ビットに対応する最小電圧値未満の値に初期化する処理と、
前記スイッチに、論理１である全ての出力ビットについてゼロを出力させる処理と、
前記ディジタル出力の前記最下位ビットに対応する最小電圧値の進行歩幅ずつ、前記ディジタル出力の前記最下位ビットに対応する電圧値から、前記ディジタル出力の前記最上位ビットに対応する電圧値へ、前記ＤＣ源を増やす処理と
を実行し、前記ＤＣ源を増やす処理における少なくとも１つの進行歩幅において、
（Ａ）前記現在の進行歩幅に対応する前記出力ビットが論理１であった場合において、１つ以上の上位ビットが論理１であった場合、前記スイッチに、論理１である前記１つ以上の上位ビットについてゼロを出力させ、及び
（Ｂ）前記現在の進行歩幅に対応する前記出力ビットが論理０であった場合において、１つ以上の上位ビットが論理１であった場合、（ｂ１）前記スイッチに、前記１つ以上の上位ビットの何れかと前記現在の進行歩幅に対応する前記出力ビットとを交換させ、及び（ｂ２）前記スイッチに、論理１である残りの前記１つ以上の上位ビットについてゼロを出力させる、システム。
【請求項２】
前記スイッチがセルのアレイを有し、セルの各々が論理０又は論理１を保存する、請求項１に記載のシステム。
【請求項３】
当該システムがＮビットの分解能を有し、
当該システムが２Ｎ×２Ｎのセルのアレイを有する、請求項１に記載のシステム。
【請求項４】
前記スイッチを初期化する処理において、前記制御論理部は、前記スイッチに、前記入力ビット及び前記出力ビットの間に１対１の対応関係を設定させる、請求項１に記載のシステム。
【請求項５】
比較器のアレイの複数の出力ビットのうちの１つ以上の出力ビットを調整するように形成されたスイッチを初期化するステップであって、前記比較器のアレイは、アナログ入力を前記比較器各自の基準レベルと比較することにより、前記アナログ入力をディジタル出力に変換するように形成されている、ステップと、
前記アナログ入力をもたらす直流源（ＤＣ源）を、前記ディジタル出力の最下位ビットに対応する最小電圧値未満の値に初期化するステップと、
前記スイッチに、論理１である全ての出力ビットについてゼロを出力させるステップと、
前記ディジタル出力の前記最下位ビットに対応する最小電圧値の進行歩幅ずつ、前記ディジタル出力の前記最下位ビットに対応する電圧値から、前記ディジタル出力の前記最上位ビットに対応する電圧値へ、前記ＤＣ源を増やすステップと
を有し、前記ＤＣ源を増やすステップにおける少なくとも１つの進行歩幅において、
（Ａ）前記現在の進行歩幅に対応する前記出力ビットが論理１であった場合において、１つ以上の上位ビットが論理１であった場合、前記スイッチに、論理１である前記１つ以上の上位ビットについてゼロを出力させ、及び
（Ｂ）前記現在の進行歩幅に対応する前記出力ビットが論理０であった場合において、１つ以上の上位ビットが論理１であった場合、（ｂ１）前記スイッチに、前記１つ以上の上位ビットの何れかと前記現在の進行歩幅に対応する前記出力ビットとを交換させ、及び（ｂ２）前記スイッチに、論理１である残りの前記１つ以上の上位ビットについてゼロを出力させる、方法。
【請求項６】
前記スイッチがセルのアレイを有し、セルの各々が論理０又は論理１を保存する、請求項５に記載の方法。
【請求項７】
前記比較器のアレイがＮビットの分解能を有し、
前記スイッチが２Ｎ×２Ｎのセルのアレイを有する、請求項５に記載の方法。
【請求項８】
前記スイッチを初期化するステップにおいて、前記スイッチに、前記入力ビット及び前記出力ビットの間に１対１の対応関係を設定させる、請求項５に記載の方法。
【請求項９】
１つ以上のコンピュータにより読み取ることが可能な記憶媒体であって、方法をシステムに実行させる命令を記憶し、前記方法は、
比較器のアレイの複数の出力ビットのうちの１つ以上の出力ビットを調整するように形成されたスイッチを初期化するステップであって、前記比較器のアレイは、アナログ入力を前記比較器各自の基準レベルと比較することにより、前記アナログ入力をディジタル出力に変換するように形成されている、ステップと、
前記アナログ入力をもたらす直流源（ＤＣ源）を、前記ディジタル出力の最下位ビットに対応する最小電圧値未満の値に初期化するステップと、
前記スイッチに、論理１である全ての出力ビットについてゼロを出力させるステップと、
前記ディジタル出力の前記最下位ビットに対応する最小電圧値の進行歩幅ずつ、前記ディジタル出力の前記最下位ビットに対応する電圧値から、前記ディジタル出力の前記最上位ビットに対応する電圧値へ、前記ＤＣ源を増やすステップと
を有し、前記ＤＣ源を増やすステップにおける少なくとも１つの進行歩幅において、
（Ａ）前記現在の進行歩幅に対応する前記出力ビットが論理１であった場合において、１つ以上の上位ビットが論理１であった場合、前記スイッチに、論理１である前記１つ以上の上位ビットについてゼロを出力させ、及び
（Ｂ）前記現在の進行歩幅に対応する前記出力ビットが論理０であった場合において、１つ以上の上位ビットが論理１であった場合、（ｂ１）前記スイッチに、前記１つ以上の上位ビットの何れかと前記現在の進行歩幅に対応する前記出力ビットとを交換させ、及び（ｂ２）前記スイッチに、論理１である残りの前記１つ以上の上位ビットについてゼロを出力させる、記憶媒体。
【請求項１０】
前記スイッチがセルのアレイを有し、セルの各々が論理０又は論理１を保存する、請求項９に記載の記憶媒体。
【請求項１１】
前記比較器のアレイがＮビットの分解能を有し、
前記スイッチが２Ｎ×２Ｎのセルのアレイを有する、請求項９に記載の記憶媒体。
【請求項１２】
前記スイッチを初期化するステップにおいて、前記スイッチに、前記入力ビット及び前記出力ビットの間に１対１の対応関係を設定させる、請求項９に記載の記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施の形態は一般にアナログディジタル変換回路等に関連する。
【背景技術】
【０００２】
アナログディジタル変換器(ADC)は、アナログ入力を固定長のディジタル出力コードに変換し、多くの電気システムの基礎的な素子を形成している。理想的なADCは、固有の電圧範囲を固有のディジタルコードに変換する変換機能を有する。電子回路の製造段階で生じる非理想性(理想的設計からのずれ)は、例えば、非単調性(non-monotonicity)等のようなADC変換機能の非理想性を招くおそれがある。非単調性の具体例として、例えば、製造される回路の寸法に関するランダムな変動に起因して、電圧値を連続的に上昇させてもディジタルコードが連続的には増えないことが挙げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一観点による実施の形態の課題は、アナログディジタル変換器における単調性及び/又は線形性を向上させることである。
【課題を解決するための手段】
【０００４】
一観点によるシステムは、
アナログ入力を複数の比較器各自の基準レベルと比較することにより、前記アナログ入力を複数の出力ビットのディジタル出力に変換するように形成された複数の比較器のアレイと、
前記ディジタル出力の１つ以上の出力ビットを調整するように形成されたスイッチと、
制御論理部と
を有するシステムであって、前記制御論理部は、
前記スイッチを初期化する処理と、
前記アナログ入力をもたらす直流源（ＤＣ源）を、前記ディジタル出力の最下位ビットに対応する最小電圧値未満の値に初期化する処理と、
前記スイッチに、論理１である全ての出力ビットについてゼロを出力させる処理と、
前記ディジタル出力の前記最下位ビットに対応する最小電圧値の進行歩幅ずつ、前記ディジタル出力の前記最下位ビットに対応する電圧値から、前記ディジタル出力の前記最上位ビットに対応する電圧値へ、前記ＤＣ源を増やす処理と
を実行し、前記ＤＣ源を増やす処理における少なくとも１つの進行歩幅において、
（Ａ）前記現在の進行歩幅に対応する前記出力ビットが論理１であった場合において、１つ以上の上位ビットが論理１であった場合、前記スイッチに、論理１である前記１つ以上の上位ビットについてゼロを出力させ、及び
（Ｂ）前記現在の進行歩幅に対応する前記出力ビットが論理０であった場合において、１つ以上の上位ビットが論理１であった場合、（ｂ１）前記スイッチに、前記１つ以上の上位ビットの何れかと前記現在の進行歩幅に対応する前記出力ビットとを交換させ、及び（ｂ２）前記スイッチに、論理１である残りの前記１つ以上の上位ビットについてゼロを出力させる、システムである。
【発明の効果】
【０００５】
アナログディジタル変換器における単調性及び/又は線形性を向上させることが可能である。
【図面の簡単な説明】
【０００６】
【図１】フラッシュADCの回路例を示す図。
【図２Ａ】サーモメータコードの具体例を示す図。
【図２Ｂ】サーモメータコードの具体例を示す図。
【図２Ｃ】サーモメータコードの具体例を示す図。
【図２Ｄ】サーモメータコードの具体例を示す図。
【図２Ｅ】サーモメータコードの具体例を示す図。
【図２Ｆ】サーモメータコードの具体例を示す図。
【図２Ｇ】サーモメータコードの具体例を示す図。
【図３】クロスバースイッチを組み込むフラッシュADCの回路例を示す図。
【図４Ａ】クロスバースイッチの具体例を説明するための図。
【図４Ｂ】クロスバースイッチの具体例を説明するための図。
【図４Ｃ】クロスバースイッチの具体例を説明するための図。
【図４Ｄ】クロスバースイッチの具体例を説明するための図。
【図４Ｅ】クロスバースイッチの具体例を説明するための図。
【図５】フラッシュADCのディジタル出力の単調性及び線形性を改善するための方法例を示す図。
【発明を実施するための形態】
【０００７】
＜実施の形態の概要＞
特定の実施の形態は、アレイをなす比較器群の基準電圧が単調に増加するように、比較器のアレイの順序を整理し直すことにより、非理想的なフラッシュADCのディジタル出力に関する単調性及び線形性を改善することに関連する。「順序を整理し直す」は、リオーダリングする、順序を並べ替える、再配置する等と表現されてもよい。
【０００８】
実施の形態の課題及び利点は、明細書、特許請求の範囲及び図面に具体的に記載された要素、特徴及び記載事項の組み合わせ等により実現及び達成されるであろう。上記の一般的な説明及び以下の詳細な説明は双方ともに例示的及び説明的であるに過ぎず、特許請求の範囲に記載された本発明を限定するようには意図されていないことが、理解されるべきである。
【０００９】
＜実施の形態の詳細な説明＞
フラッシュADCは、比較器のアレイを利用し、クロック信号で決定される或る1つの時点において、アナログ入力信号を比較器各自の基準電圧と比較することにより、アナログ入力信号を量子化する。理想的なフラッシュADCの場合、(複数の)比較器の(複数の)基準電圧は、均等に隔たって単調に増加している。図1はフラッシュADCの回路例を示す。クロック信号が変化する毎に、比較器のアレイ(102)は入力電圧(101)をディジタル出力(103)に変換する。分解能がNであるフラッシュADCの場合、フラッシュADCのディジタル出力の幅又は長さは2Nである(例えば、S0,S1,S2,...,Sx、ただしx=2N-1)。ディジタル出力(103)はしばしば「サーモメータコード(thermometer  code)」と言及され、その理由は、理想的なフラッシュADCの場合、入力電圧101を下回る基準電圧と比較する比較器に対応するデータビットS0,...,Sjが全て「1」の値である一方、入力電圧101を上回る基準電圧と比較する比較器に対応するデータビットSj+1,...,Sx(x=2N-1)が全て「0」の値となり、アナログ温度計の目盛りに類似しているからである。エンコーダ405はサーモメータコード(S0,S1,S2,...,Sx；x=2N-1)を長さがNであるバイナリコード(104)に変換する。バイナリコードは二進コードと言及されてもよい。
【００１０】
図2Aは理想的なフラッシュADCのサーモメータコードの具体例を示す。説明の便宜上、図2Aに示されている理想的なADCは(0、1、2ないし7により指定される)8つの比較器のアレイを有することを仮定している。すなわち、図2Aに示されている理想的なフラッシュADCは8ビット幅のフラッシュADCである。説明の便宜上、8つの比較器の基準電圧は、1V、2V、3V、．．．及び8Vであることを仮定している。比較器のアレイのうち0番目の比較器(8ビットサーモメータコードのうちの最下位ビットに対応する)は1Vの基準電圧を有し、比較器のアレイのうち7番目の比較器(8ビットサーモメータコードのうちの最上位ビットに対応する)は8Vの基準電圧を有する。図2Aに示す具体例の場合、1V及び2Vの間の入力電圧は、(リトルエンディアン表記法で)10000000というサーモメータコードに変換され、2V及び3Vの間の入力電圧は、11000000というサーモメータコードに変換され、3V及び4Vの間の入力電圧は、11100000というサーモメータコードに変換され、以下同様である。1V未満の入力電圧は(1Vは比較器アレイのうちの0番目の比較器の基準電圧である)、00000000というサーモメータコードに変換される。8Vを上回る入力電圧は(8Vは比較器アレイのうちの7番目の比較器の基準電圧である)、11111111というサーモメータコードに変換される。図2Aに示されているように、理想的なフラッシュADCは固有の電圧範囲を固有のディジタルコードに変換する。更に、理想的なフラッシュADCのサーモメータコードは(比較器のアレイにおいて基準電圧を均等に離間させながら単調に増やし)、単調に増加する線形特性を示す(線形特性は、図2Aにおいて影が付された「1」の領域により示されている)。
【００１１】
非理想的なフラッシュADCの場合、フラッシュADCの比較器アレイに属する比較器の基準電圧は、均等に単調に増加する性質を示さないおそれがある。フラッシュADCの1つ以上の比較器の基準電圧は、各自に指定された値からずれるおそれがある。例えば、フラッシュADCの1つ以上の比較器の基準電圧は、製造される回路の寸法や形状等のランダムなゆらぎに起因して、各自に指定された値からずれるおそれがある。図2Bないし図2Fは、指定された(理想的な)基準電圧が1V、2V、3V、．．．、8Vである8つの比較器のアレイを有する8ビット幅フラッシュADCが理想的でなかった場合のサーモメータコードの具体例を示す。
【００１２】
例えば、理想的でない8ビット幅フラッシュADCの1つ以上の比較器の基準電圧は、各自に指定された値より低いかもしれない。例えば、8つの比較器の基準電圧は、1V、2V、2V(指定されている値は3Vであるが2Vになってしまっている場合)、4V、5V、6V、7V及び8Vであるかもしれない。この場合、2V及び3Vの間にある入力電圧は、図2Bに示されているように、指定された(意図されている)11000000ではなく11100000というサーモメータコードに変換されてしまう。図2Bに示す例では、それでも、サーモメータコードは単調に増加しているが、線形性が乱れている。また、例えば、8つの比較器の基準電圧は、1V、2V、1V(指定されている値は3Vであるが1Vになってしまっている場合)、4V、5V、6V、7V及び8Vであるかもしれない。この場合、2V及び3Vの間にある入力電圧は、図2Cに示されているように、指定された11000000ではなく11100000というサーモメータコードに変換されてしまう。更に、1V及び2Vの間にある入力電圧は10100000という指定されていない(想定外の)サーモメータコードに変換され、何らかの処理を別途行わない場合、適切なバイナリコードにエンコードされなくなってしまう。
【００１３】
例えば、理想的でない8ビット幅フラッシュADCの1つ以上の比較器の基準電圧は、各自に指定された値より高いかもしれない。例えば、8つの比較器の基準電圧は、1V、2V、4V(指定されている値は3Vであるが4Vになってしまっている場合)、4V、5V、6V、7V及び8Vであるかもしれない。この場合、3V及び4Vの間にある入力電圧は、図2Dに示されているように、指定された11100000ではなく11000000というサーモメータコードに変換されてしまう。図2Dに示す例では、それでも、サーモメータコードは単調に増加しているが、線形性が乱れている。また、例えば、8つの比較器の基準電圧は、1V、2V、5V(指定されている値は3Vであるが5Vになってしまっている場合)、4V、5V、6V、7V及び8Vであるかもしれない。この場合、3V及び4Vの間にある入力電圧は、図2Eに示されているように、指定された11100000ではなく11000000というサーモメータコードに変換されてしまう。更に、4V及び5Vの間にある入力電圧は11010000という指定されていないサーモメータコードに変換され、何らかの処理を別途行わない場合、適切なバイナリコードにエンコードされなくなってしまう。
【００１４】
図2Fは更に別の例を示し、理想的でない8ビット幅フラッシュADCの1つ以上の比較器の基準電圧が、各自に指定された値から異なっている。例えば、8つの比較器の基準電圧は、1V、2V、5V(指定されている値は3Vであるが5Vになってしまっている場合)、4V、5V、4V(指定されている値は6Vであるが4Vになってしまっている場合)、7V及び8Vであるかもしれない。この場合、3V及び4Vの間にある入力電圧は、指定された11100000ではなく11000000というサーモメータコードに変換されてしまう。5V及び6Vの間にある入力電圧は、指定された11111000ではなく11111100というサーモメータコードに変換されてしまう。更に、4V及び5Vの間にある入力電圧は11010100という指定されていないサーモメータコードに変換され、何らかの処理を別途行わない場合、適切なバイナリコードにエンコードされなくなってしまう。
【００１５】
特定の実施の形態は、アレイに属する比較器の基準電圧が単調に又は線形に増加するように、比較器のアレイの順序を整理し直すことで、理想的でないフラッシュADCのディジタル出力の単調性及び線形性を改善する。例えば、図2Cに示されている理想的でない8ビット幅フラッシュADCを例にとると、特定の実施の形態は、第1の位置にある(2Vの基準電圧の)比較器と第2の位置にある(1Vの基準電圧の)比較器とを入れ替え、比較器のアレイに属する比較器の基準電圧が0番目の位置から順に1V、1V、2V、4V、5V、6V、7V、8Vとなるようにする。図2Gに示されているように、並べ替え後の比較器のアレイによれば、1V及び2Vの間にある入力電圧は、並べ替え前は10100000のサーモメータコードに変換されていたが、並べ替え後は11000000のサーモメータコードに変換される。特定の実施の形態はクロスバースイッチを利用してフラッシュADCのディジタル出力のビットを並べ替え、これによりフラッシュADCの比較器アレイに属する比較器を簡易かつ適切に並べ替える。
【００１６】
図3はクロスバースイッチを組み込んでいるフラッシュADCの比較器300の回路例を示す。特定の実施の形態において、N個の比較器302のアレイはアナログ入力301をディジタル出力に変換し、そのディジタル出力は幅がNであるサーモメータコード303(例えば、S0,S1,S2,...,Sx；x=2N-1)である。N個の比較器302のアレイは、アナログ入力301を比較器302の各自の基準電圧と比較することにより、アナログ入力301をサーモメータコード303に変換する。特定の実施の形態において、クロスバースイッチ305は、サーモメータコードを、幅がNである修正サーモメータコード306(例えば、U0,U1,U2,...,Ux；x=2N-1)に修正する。特定の実施の形態において、エンコーダ304は、修正サーモメータコード306を長さがNであるバイナリコード310に変換する。
【００１７】
特定の実施の形態において、クロスバースイッチ305は、サーモメータコード303を修正サーモメータコード306に1対1の形式でマッピングすることで、サーモメータコード303を修正してもよい。「マッピングする」は、対応付ける、関連付ける等と言及されてもよい。すなわち、修正サーモメータコード306は、サーモメータコード303と結果的に同じであってもよい(位置の交換は結果的になされていなくてもよい)。例えば、i=0,1,2,...,2N-1の全てに関し、UiはSiに等しくてもよい。特定の実施の形態において、クロスバースイッチ305は、サーモメータコード303のうちの1つの特定の信号を、修正サーモメータコード306のうちの他の信号にルーティングすることにより、サーモメータコード303を修正してもよい。すなわち、iがjと異なっている場合に、UiがSjに等しくてもよい。特定の実施の形態において、クロスバースイッチ306は、サーモメータコード303のうちの1つ以上の信号に或る値を指定することにより、サーモメータコード306を修正してもよい。「指定する」は、割り当てる等と表現されてもよい。例えば、Sjの値によらず、j=0,1,2,...,2N-1の全てに関し、クロスバースイッチ305はUi=0に設定してもよい。
【００１８】
図4Aは図3のクロスバースイッチ305の回路例を示す。図4Aの具体例において、クロスバースイッチ305はセルのアレイを有する。例えば、分解能がNであるフラッシュADCのクロスバースイッチ305は2N×2N個のセルのアレイを有する。特定の実施の形態において、クロスバースイッチ305のセルのアレイに属する各々のセルは、或る値を保存する。特定の実施の形態において、セルのアレイの各セルに保存されている値は、論理0又は論理1の何れかであってよい。セルのアレイのうちのセルは、図4Bに示されているように、フリップフロップのようなメモリ要素を利用して「0」又は「1」の論理値を保存することが可能である。特定の実施の形態において、1の値が保存されているセルは、サーモメータコード303の特定の信号を通過させることができる。特定の実施の形態において、0の値が保存されているセルは、サーモメータコード303の特定の信号の値が何であれ、サーモメータコード303の特定の信号について、セルの出力ではゼロを出力する。図3に示されているように、オペレータは制御論理部307にアクセスし、クロスバースイッチ305のセル各々が所定値を保存するようにプログラムできるようにしている。例えば、オペレータは、研究室の検査装置を利用して制御論理部307にアクセスし、クロスバースイッチ305をプログラムすることが可能である。例えば、半導体の製造に通常使用されている自動検査装置(Automated  Test  Equipment：ATE)は、クロスバースイッチ305をプログラムするために制御論理部307にアクセスすることが可能である。
【００１９】
特定の実施の形態において、クロスバースイッチ305のセルのアレイに属するセルに保存される値は、サーモメータコード303の特定の信号が、修正されたサーモメータコード306の1つ以上の信号にどのようにマッピングされるかを決定してもよい。特定の実施の形態において、クロスバースイッチ305のセルのアレイに属するセルに保存されている値は、修正されたサーモメータコード306の1つ以上の信号を、サーモメータコード303によらず常にゼロであるように設定してもよい。図4の例の場合、水平方向(行)におけるセル各々に保存されている値は、サーモメータコード303の特定の信号(例えば、S2)を修正されたサーモメータコード306にどのようにマッピングするかを決定してもよい。図4C、図4D及び図4Eはマッピングの具体例を示す。図4Cはクロスバースイッチ305による1対1のマッピングの一例を示す。図4Cに示す例の場合、i=0,1,2,3の全てについて、修正サーモメータコードUiはサーモメータコードのSiに等しい。この例の場合、j列k行のセルに保存される値は、jがkに等しい場合には論理1であり、jがkと異なる場合には0である。図4Dはクロスバースイッチによりゼロを出力する例を示す。図4Dに示す例の場合、修正されたサーモメータコード306のU1は常に論理0である。なぜなら、列1に属する全てのセル各々に保存されている値は、クロスバースイッチ305において0だからである。図4Eは、クロスバースイッチ305により、修正サーモメータコード306の信号を入れ替える例を示す。図4Eに示す例の場合、サーモメータコード303の信号S2は、修正されたサーモメータコード306のU0にルーティングされる。一方、サーモメータコード303の信号S0は、修正されたサーモメータコード306のU2にルーティングされる。行2、列0について保存される値は論理1であり、行0、列0について保存される値は論理0であることに留意を要する。一方、行0、列2について保存される値は論理1であり、行2、列2について保存される値は論理0である。
【００２０】
図5は、クロスバースイッチを利用してディジタル出力のビットを整理し直すことにより、フラッシュADCのディジタル出力の単調性及び線形性を改善する方法例を示す。特定の実施の形態において、制御論理部307はクロスバースイッチ305を初期化する(ステップ501)。特定の実施の形態において、制御論理部307は、修正前のサーモメータコード303を修正サーモメータコード306に1対1形式でマッピングすることにより、クロスバースイッチ305を初期化する。例えば、制御論理部307は、クロスバースイッチ305において、クロスバースイッチ305の対角要素のセルの値を論理1に設定することにより、サーモメータコード303を修正サーモメータコード306に1対1に対応付けてもよい。図4Cはクロスバースイッチ305における対角要素のセルの値を論理1に設定し、サーモメータコード303を修正サーモメータコード306に1対1に対応付ける具体例を示す。
【００２１】
特定の実施の形態において、制御論理部307は、アナログ入力部301に結合される直流(DC)ソース又はDC源にアクセスしてもよい。制御論理部307は、サーモメータコード303の最下位ビットに対応する最小電圧値未満の値の入力電圧をDCソースがアナログ入力部301に流すように制御してもよい(ステップ502)。一例として、図2Aに示されている8ビット幅フラッシュADCを利用する場合、最下位ビットの最小電圧は1Vである。理想的なフラッシュADCの場合、最下位ビットに対応する最小電圧値未満のDCソースがアナログ入力部301に印加される場合、サーモメータコード303(及び修正サーモメータコード306)の全てのビットは論理0である(例えば、図2Aに示す例では、00000000である)。しかしながら、非理想的なフラッシュADCの場合、サーモメータコード303(及び修正サーモメータコード306)における1つ以上のビットが論理1になってしまうかもしれない。例えば、1つ以上の比較器302は、アナログ入力部301に印加されるDC電圧未満の基準電圧を有するかもしれない。特定の実施の形態において、制御論理部307は、修正サーモメータコード306において論理1である1つ以上のビットにゼロを出力する。例えば、制御論理部307は、クロスバースイッチ305の1つ以上のセルの値を論理0に設定することにより、論理1になっている修正サーモメータコード306の1つ以上のビットにゼロを出力する。図4Dは、修正サーモメータコード306のビットにゼロを出力するためにクロスバースイッチ305のセル値を論理0に設定する具体例を示す。
【００２２】
特定の実施の形態において、制御論理部307は、DCソースを利用して、サーモメータコード303の最下位ビットに対応する最小電圧値からサーモメータコード303の最上位ビットに対応する最小電圧値まで、サーモメータコード303の最下位ビットに対応する最小電圧値の増加分ずつ徐々に増やす(ステップ504)。図2Aに示されている8ビット幅フラッシュADCを具体例にとると、DCソースは1Vから2V、．．．8Vまで増やされる。これは、10000000から、11000000、11100000、．．．11111111まで(理想的な8ビット幅フラッシュADCの)サーモメータコードに応じた歩幅又はステップ幅に対応する。
【００２３】
特定の実施の形態において、制御論理部307は、修正サーモメータコード306における現在の電圧ステップに対応するビットが論理1であるか否かを判断する(ステップ505)。例えば、3Vの電圧値は、図2Aに示されている8ビット幅フラッシュADCのサーモメータコードにおける左から3つ目のビットに対応している。特定の実施の形態において、現在の電圧ステップに対応するビットが論理1であり、修正サーモメータコード306における現在のステップに対応するビットより上位のビットに論理1が存在しない場合(例えば、11100000)、制御論理部307は、DCソースを次のDC電圧ステップに進める。特定の実施の形態において、現在のステップに対応するビットが論理1である場合において、現在のステップに対応するビットより上位の1つ以上のビットが、修正サーモメータコード306において論理1であった場合(例えば、11100100)、制御論理部307は、修正サーモメータコード306において論理1である1つ以上の上位のビットについてゼロを出力し(例えば、11100000)、DCソースを次のDC電圧ステップに進める(ステップ507)。例えば、制御論理部307は、クロスバースイッチ305における1つ以上の保存セル値を論理0に設定することにより、論理1である修正サーモメータコード306の1つ以上の上位ビットにゼロを出力してもよい。図4Dは、クロスバースイッチ305におけるセルの値を論理0に設定し、修正サーモメータコード306におけるビットにゼロを出力する例を示す。
【００２４】
特定の実施の形態において、現在のステップに対応するビットが論理0であり、修正サーモメータコード306における現在のステップに対応するビットより上位のビットに論理1が存在しない場合(例えば、11000000)、制御論理部307はDCソースを次のDC電圧ステップに進める。特定の実施の形態において、現在のステップに対応するビットが論理0である場合において、現在のステップに対応するビットより上位の1つ以上のビットが、修正サーモメータコード306において論理1であった場合(例えば、11000110)、制御論理部307は、修正サーモメータコード306における論理1である1つ以上の上位ビットのうちの何れかと修正サーモメータコード306における現在のステップに対応するビットとを入れ替え、修正サーモメータコード306における論理1である他の上位ビットにゼロを出力し(例えば、11100000)、DCソースを次の電圧ステップに進める(ステップ508)。例えば、制御論理部307は、クロスバースイッチ305における対応するセルの値を適切に設定することにより、修正サーモメータコード306において論理1である1つ以上の上位ビットの何れかと修正サーモメータコード306における現在の電圧ステップに対応するビットとを交換する。図4Eは、クロスバースイッチ305におけるセルの値を適切に設定し、修正サーモメータコード306におけるビットを入れ替える例を示す。現在の電圧ステップに対応するビット(論理値0を有するもの)及び論理1である上位ビットを交換することにより、特定の実施の形態は比較器302のアレイに属する2つの比較器を事実上並べ替え、その並べ替えにより、修正されたサーモメータコード306における上位ビットに関する比較器が、下位ビットに関する比較器より高い基準電圧を有するようにする。すなわち、比較器302のアレイに属する比較器の基準電圧は、1つ以上の電圧ステップにおける適切な並べ替えにより、単調に(又は線形に)増加するようになる。
【００２５】
特定の実施の形態は必要に応じて図5に示す方法のステップを反復してもよい。更に、本明細書等は図5の方法の具体的な処理ステップを特定の順序で説明及び図示しているが、本願は任意の他の適切な順序で図5の方法の処理ステップを実行してよいことも想定している。更に、本明細書等は図5に示す方法の特定の処理を適切に実行する特定の要素、装置又はシステムを説明及び図示しているが、本願は図5の方法の処理ステップを適切に実行する適切な任意の要素、装置又はシステムの適切な任意の組み合わせも想定している。
【００２６】
本願において、コンピュータにより読み取ることが可能な一時的でない有形の記憶媒体は、1つ以上の半導体に基づく又はその他の集積回路(IC)(例えば、フィールドプログラマブルゲートアレイ(FPGA)又は特定用途IC(ASIC))、ハードディスクドライブ(HDD)、ハイブリッドハードディスクドライブ(HHD)、光ディスク、光ディスクドライブ(ODD)、磁気光ディスク、磁気光ドライブ、フロッピディスケット、フロッピディスクドライブ(FDD)、磁気テープ、ソリッドステートドライブ(SSD)、RAMドライブ、セキュアディジタルカード又はドライブ等を含んでもよいし、コンピュータにより読み取ることが可能なその他の適切な任意の記憶媒体、又はこれらのうちの適切な任意の組み合わせ等を含んでもよい。コンピュータにより読み取ることが可能な記憶媒体は、適切な形態に基づいて、揮発性であってもよいし、不揮発性であってもよいし、又は揮発性及び不揮発性の組み合わせであってもよい。
【００２７】
本願において、明示的に別意であることが示されていない限り或いは文脈上別意でない限り、「又は」は包括的であり、排他的ではない。従って本願において「A又はB」は、明示的に別意でない限り又は文脈上暗黙的に別意でない限り、「A、B又は双方」を意味する。更に、明示的に別意でない限り又は文脈上暗黙的に別意でない限り、「及び」は複数要素の共同/併存を意味する。従って、本願において、明示的に別意でない限り又は文脈上暗黙的に別意でない限り、「A及びB」は「A及びBが共同していること」又は「A及びBが別々にあること」を意味する。
【００２８】
本明細書等において明示的に説明された実施の形態に対して当業者が想定する可能性がある全ての変更、置換、変形、代替及び修正も、本願の開示内容に含まれる。特定の機能を実行するように適合、形成、可能に、構築、イネーブルに、動作可能に又は処理可能にされた装置又はシステム或いは装置又はシステムの要素に関する特許請求の範囲における内容は、装置、システム又は要素が適合、形成、可能に、構築、イネーブルに、動作可能に又は処理可能にされている限り、特定の機能が起動され、オンにされ又はロック解除されているか否かによらず、それらの装置、システム、要素を包含する。
【００２９】
本願で使用されている全ての具体例及び条件付きの言葉は、従来技術に対して発明者等が貢献した思想及び発明を読者が理解することを意図しており、そのような具体的に示された具体例や条件に開示内容を限定するものではない。本発明の実施の形態は詳細に説明されているが、本発明の精神及び範囲から逸脱することなく、変形例、置換例及び代替例が可能であることが理解されるべきである。
【符号の説明】
【００３０】
101  入力
102  比較器
103  ディジタル出力
104  出力
【図１】
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【図２Ａ】
2015005982.tif 000004
【図２Ｂ】
2015005982.tif 000005
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
2015005982.tif 000008
【図２Ｆ】
2015005982.tif 000009
【図２Ｇ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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