(57)【要約】  メモリ装置は、基板（１０５）に形成されるソース領域（３０５）およびドレイン領域（３１０）と、基板（１０５）においてソース領域（３０５）とドレイン領域（３１０）との間に形成されるチャネル領域（３１５）とを含んでもよい。メモリ装置は、さらに、チャネル領域（３１５）の上に形成され、第１の誘電率を有する第１の酸化物層（１１０）、および第１の酸化物層（１１０）の上に形成される電荷蓄積層（１１５）を含んでもよい。メモリ装置は、さらに、電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）、第２の酸化物層（１２０）の上に形成され、第１の誘電率より大きい第２の誘電率を有する誘電材料の層（１２５）、および誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含んでもよい。電荷蓄積層は、誘電材料、例えば窒化物、またはポリシリコンフローティングゲートであり得る。層（１２５）の材料は、アルミニウム酸化物、ハフニウム酸化物、アルミン酸ハフニウムまたはケイ酸ハフニウムを含む。
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【特許請求の範囲】
【請求項１】
半導体装置において用いられる構造であって：
第１の誘電率を有する第１の酸化物層（１１０）と；
前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）と；
前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）と；
前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含み、前記誘電材料は前記第１の誘電率より大きい第２の誘電率を有し、前記構造はさらに；
前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含む、構造。
【請求項２】
前記電荷蓄積層（１１５）は窒化物を含み、前記第１の酸化物層（１１０）はシリコンを含む基板（１０５）の上に形成され、さらに、前記基板（１０５）内に形成されるソース領域（３０５）、ドレイン領域（３１０）およびチャネル領域（３１５）を含む、請求項１に記載の構造。
【請求項３】
前記誘電材料の層（１２５）は、アルミナ酸化物、ハフニウム酸化物、アルミン酸ハフニウムまたはケイ酸ハフニウムのうちの１つを含み、前記第２の酸化物層（１２０）は、シリコン酸化物またはシリコン酸窒化物のうちの１つを含む、請求項１に記載の構造。
【請求項４】
前記第２の誘電率は７．０より大きく、前記誘電材料の層（１２５）の厚さは約４０Åから約２００Åの範囲にわたる、請求項１に記載の構造。
【請求項５】
基板（１０５）に形成されるソース領域（３０５）およびドレイン領域（３１０）と；前記基板（１０５）の、前記ソース領域（３０５）と前記ドレイン領域（３１０）領域との間に形成されるチャネル領域（３１５）と；
前記チャネル領域（３１５）上に形成される第１の酸化物層（１１０）とを含み、前記第１の酸化物層（１１０）は第１の誘電率を有し、さらに；
前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）と；
前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）と；
前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含み、前記誘電材料の層（１２５）は前記第１の誘電率より大きい第２の誘電率を有し、さらに；
前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含む、メモリ装置。
【請求項６】
前記誘電材料の層（１２５）は、アルミナ酸化物、ハフニウム酸化物、アルミン酸ハフニウムまたはケイ酸ハフニウムのうちの１つを含み、前記第２の酸化物層（１２０）はシリコン酸化物またはシリコン酸窒化物のうちの１つを含み、前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲であり、前記電荷蓄積層（１１５）は２ビットの情報を格納するよう構成される、請求項５に記載のメモリ装置。
【請求項７】
前記第２の酸化物層（１２０）および前記誘電材料の層（１２５）の結合した厚さは約７０Åから約３００Åまでの範囲である、請求項５に記載のメモリ装置。
【請求項８】
半導体装置のための高い誘電率構造を形成する方法であって：
基板（１０５）上に第１の酸化物層（１１０）を形成することを含み、前記第１の酸化物層（１１０）は第１の誘電率を有し、前記方法はさらに；
前記第１の酸化物層（１１０）上に電荷蓄積層（１１５）を形成することと；
前記電荷蓄積層（１１５）の上に第２の酸化物層（１２０）を形成することと；
前記第２の酸化物層（１２０）上に誘電材料の層（１２５）を形成することとを含み、前記誘電材料の層（１２５）は前記第１の誘電率より大きい第２の誘電率を有し、前記方法
はさらに；
前記誘電材料の層（１２５）の上にゲート電極（１３０）を形成することを含む、方法。
【請求項９】
前記電荷蓄積層（１１５）は窒化物を含み、前記誘電材料の層（１２５）は、アルミナ酸化物、ハフニウム酸化物、アルミン酸ハフニウムまたはケイ酸ハフニウムのうちの１つを含み、前記第２の酸化物層（１２０）は、シリコン酸化物またはシリコン酸窒化物のうちの１つを含む、請求項８に記載の方法。
【請求項１０】
前記第２の誘電率は７．０より大きく、前記誘電材料の層（１２５）の厚さは約４０Åから約２００Åまでの範囲である、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的には、半導体装置に関し、より特定的には、不揮発性メモリ半導体装置における高い誘電率（Ｋ）スタックの使用に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、現在、電力が終了するときに情報の保持を必要とする電子部品において広範囲に使用されている。不揮発性メモリ装置は、読み出し専用メモリ（ＲＯＭ）、プログラム可能読み出し専用メモリ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、および電気的に消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）を含む。ＥＥＰＲＯＭ装置は電気的にそれらをプログラムし消去することができる点で他の不揮発性メモリ装置と異なる。フラッシュＥＥＰＲＯＭ装置はメモリセルを電気的にプログラムし消去することができるという点でＥＥＰＲＯＭ装置に似ている。
【０００３】
ＥＥＰＲＯＭ装置技術の製品開発努力は、プログラムする速度を増加させて、プログラムし読出す電圧を低下させて、データ保持時間を増加させて、セル消去時間を減じて、セル寸法を減じることに注目した。ＥＥＰＲＯＭ装置の製作のために用いられる従来の１つの構造は酸化物−窒化物−酸化物（ＯＮＯ）構造である。ＯＮＯ構造を利用する１つのＥＥＰＲＯＭ装置はシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）型装置である。ＳＯＮＯＳ型装置では、ＯＮＯスタックがシリコン基板上に形成される。次いで、シリコンコントロールゲートがＯＮＯスタック上に形成される。ＯＮＯ構造を利用する別のＥＥＰＲＯＭ装置は、フローティングゲートＦＬＡＳＨメモリ装置であり、そこにおいては、ＯＮＯ構造は、フローティングゲート上、典型的にはポリシリコンフローティングゲート上に形成される。
【０００４】
ＳＯＮＯＳ装置では、プログラミングの間に、電荷は、基板からＯＮＯ構造におけるシリコン窒化物層まで転送される。電圧が、ゲートおよびドレインに加えられ、縦横の電界を形成する。それは、チャネルの長さに沿って電子を加速する。電子がチャネルに沿って動くと、それらのうちのいくつかは、十分なエネルギを獲得して底部シリコン酸化物層の電位障壁上に跳躍し、シリコン窒化物層の中に閉じ込められるようになる。電界はドレインの近くで最も強いので、電子はドレイン領域の近くで捕らえられる。ソースおよびドレインに印加される電位を逆にすると、電子は反対方向でチャネルに沿って移動し、ソース領域の近くのシリコン窒化物層に注入されることになる。シリコン窒化物は電気的に伝導性でないので、シリコン窒化物層に導入された電荷は局在化され続ける傾向がある。したがって、電圧電位の印加によって、電荷は、単一の連続的なシリコン窒化物層の内の別々な領域に格納され得る。
【０００５】
典型的には、ＳＯＮＯＳ型装置では、バンド・トゥ・バンドトンネリングホットホール注入（ＢＴＢＨＨ）が、ゲートの放電のために用いられる。しかしながら、ＢＴＢＨＨ注入は、ＯＮＯ構造の底部酸化物層に損傷をもたらす。時間とともに、ＢＴＢＨＨにより引き起こされた底部酸化物層への損傷は、メモリ装置中でデータ保持問題に至り、装置の全体的性能および信頼性を損なう。
【発明の開示】
【課題を解決するための手段】
【０００６】
この発明の局面と一致して、高い誘電率を有する誘電材料の層は、たとえば不揮発性メモリのように、半導体装置における頂部の酸化物層上に形成されてもよい。頂部の酸化物層は、底部酸化物層上にさらに形成される、電荷を捕らえる層上に形成されてもよい。誘
電材料の層の誘電率は、底部酸化物層の誘電率より大きくてもよい。ゲート電極は、高Ｋ誘電材料の層上に形成されてもよい。高Ｋ誘電材料の層の使用は、半導体装置におけるチャネル消去を容易にし、それは底部酸化物層への損傷をより少なくし、結果、より少ない電荷損失およびより大きいデータ保持信頼性をもたらす。
【０００７】
この発明の付加的な利点および他の特徴は、一部は、以下の記載で述べられ、一部は、以下の記載を調べれば通常の熟練を有するものに明らかになるか、またはこの発明の実施から学習されるだろう。この発明の利点および特徴は特許請求の範囲で特定的に指摘されるように実現され得られてもよい。
【０００８】
この発明によれば、前述および他の利点は、一部は、半導体装置で使用するための構造によって達成される。この構造は、第１の誘電率を有する第１の酸化物層、第１の酸化物層上に形成された電荷蓄積層、および電荷蓄積層の上に形成された第２の酸化物層を含んでもよい。この構造は、さらに、第２の酸化物層上に形成された誘電材料の層を含み、誘電材料は第１の誘電率より大きい第２の誘電率を有してもよい。この構造は、さらに、誘電材料の層の上に形成されたゲート電極を含んでもよい。
【０００９】
この発明の別の局面によれば、メモリ装置は、基板に形成されたソース領域およびドレイン領域、ならびに基板においてソース領域とドレイン領域との間に形成されたチャネル領域を含んでもよい。メモリ装置は、さらに、チャネル領域上に形成され第１の誘電率を有する第１の酸化物層、第１の酸化物層上に形成された電荷蓄積層、および電荷蓄積層の上に形成された第２の酸化物層を含んでもよい。メモリ装置は、さらに、第２の酸化物層上に形成され、第１の誘電率より大きい第２の誘電率を有する誘電材料の層、および誘電材料の層の上に形成されたゲート電極を含んでもよい。
【００１０】
この発明のさらなる局面によれば、半導体装置用の高い誘電率構造を組織する方法は、基板上に第１の酸化物層を形成することを含み、ここで第１の酸化物層は第１の誘電率を有し、前記方法はさらに、第１の酸化物層上に電荷蓄積層を形成することを含む。この方法は、さらに、電荷蓄積層の上に第２の酸化物層を形成することと、第２の酸化物層上に誘電材料の層を形成することを含み、誘電材料の層は第１の誘電率より大きい第２の誘電率を有してもよい。この方法はさらに誘電材料の層の上にゲート電極を形成することを含んでもよい。
【００１１】
この発明の他の利点および特徴は、以下の詳細な記載から当業者に容易に明らかになるだろう。図示され記述された実施例はこの発明を実施するために企図された最良の形態の例を与える。この発明は、すべてこの発明から逸脱することのないさまざまな明らかな点における修正が可能である。したがって、図面は本質的に例示的とみなされるものであり、限定的とみなされるものではない。
【００１２】
添付の図面を参照して、同じ参照番号指定を有する要素は、全体にわたって同様の要素を示す場合がある。
【発明を実施するための最良の形態】
【００１３】
この発明の以下の詳細な説明は添付図面に言及する。異なる図面における同じ参照番号は同じまたは同様の要素を特定する場合がある。さらに、以下の詳細な説明はこの発明を限定しない。代わりに、この発明の範囲は特許請求の範囲およびその等価物によって規定される。
【００１４】
図１は、この発明の例示的な実施例による半導体基板１０５の断面を示す。１つの局面と一致する基板１０５は結晶シリコンウェハを含んでもよい。他の実現例では、基板１０
５は砒化ガリウム層、絶縁体上シリコン構造、ゲルマニウム層、シリコン・ゲルマニウム層または半導体基板を形成するために用いられる他の従来の材料を含んでもよい。底部酸化物層１１０は基板１０５上に形成されてもよい。底部酸化物層１１０は、たとえば化学蒸着法（ＣＶＤ）プロセスのような既存の堆積プロセスを用いて、基板１０５上に形成されてもよい。底部酸化物層１１０は、たとえばシリコン酸化物（すなわちＳｉＯ２）、またはシリコン酸窒化物のように、酸化物材料を含んでもよい。底部酸化物層１１０の厚さは、たとえば約３０Åから約１００Åまで及んでもよい。
【００１５】
電荷蓄積層１１５は、たとえば従来のＣＶＤプロセスのような既存の堆積プロセスを用いて、底部酸化物層１１０上に形成されてもよい。１つの例示的な実施例では、電荷蓄積層１１５はたとえばシリコン窒化物（Ｓｉ３Ｎ４）のように、窒化物電荷蓄積層を含んでもよい。他の実施例では、電荷蓄積層１１５は、電荷を蓄積するために用いられてもよい他の公知である誘電材料を含んでもよい。電荷蓄積層１１５の厚さは、たとえば約４０Åから約１００Åまで及んでもよい。他の実施例では、電荷蓄積層１１５は、多結晶シリコンのような、フローティングゲート電極を形成するよう用いられる導電材料を含んでもよい。
【００１６】
頂部の酸化物層１２０は電荷蓄積層１１５の上に形成されてもよい。頂部の酸化物層１２０は、たとえばＣＶＤプロセスのような既存の堆積プロセスを用いて、電荷蓄積層１１５の上に形成されてもよい。頂部の酸化物層１２０は、たとえばシリコン酸化物、またはシリコン酸窒化物のような、酸化物材料を含んでもよい。頂部の酸化物層１２０の厚さは、たとえば約３０Åから約１００Åまで及んでもよい。
【００１７】
材料の、高誘電率（Ｋ）層１２５は、頂部の酸化物層１２０上に形成されてもよい。層１２５は、たとえばＣＶＤプロセスのような既存の堆積プロセスを用いて、頂部の酸化物層１２０上に形成されてもよい。高Ｋ層１２５は、底部酸化物層１１０の材料に関連付けられた誘電率より高い誘電率を有する誘電材料を含んでもよい。いくつかの実現例では、高Ｋ層１２５は、ほぼ７．０を越える誘電率を有する誘電材料を含んでもよい。高Ｋ層１２５はたとえば、アルミナ酸化物、ハフニウム酸化物、アルミン酸ハフニウムまたはケイ酸ハフニウムを含んでもよい。高Ｋ層１２５の厚さは、たとえば約４０Åから約２００Åまで及んでもよい。
【００１８】
ゲート電極層１３０は既存の堆積プロセスを用いて、高Ｋ層１２５の上に形成されてもよい。ゲート電極層１３０はたとえば、ポリシリコン、またはＴａＮもしくはＴｉＮのような金属を含んでもよい。
【００１９】
図２に示されるように、層１１０、１１５、１２０、１２５および１３０は、１つの例示的な実施例では、ゲート２０５を形成するために、既存のフォトリソグラフィおよびエッチングプロセスを用いて、エッチングされてもよい。次いで、ＳＯＮＯＳ型メモリ装置のような装置３２０を形成するために、図３に示されるように、ソース領域３０５およびドレイン領域３１０を基板１０５に形成してもよい。ソース領域３０５およびドレイン領域３１０は、特定の端末装置要件に基づいた、ｎ型不純物またはｐ型不純物でドープされてもよい。不純物を注入するよう用いられる特定の注入線量およびエネルギは、過度にこの発明の趣旨を不明瞭にしないよう、ここには記述されない。しかしながら、当業者は、特定の端末装置要件に基づいたソース領域３０５およびドレイン領域３１０の形成を最適化することができるだろう。ソース領域３０５およびドレイン領域３１０の形成は、ソース領域３０５とドレイン領域３１０との間の基板１０５にチャネル領域３１５を形成する。
【００２０】
いくつかの実現例では、次いで、側壁スペーサ４０５が、図４Ａおよび図４Ｂに示され
るように、ゲート構造２０５の垂直側面に近接して形成されてもよい。スペーサ４０５は、シリコン酸化物またはシリコン窒化物のような誘電材料から形成されてもよい。
スペーサ４０５は、続いて形成されたメモリ装置のセルを互いから電気的に分離するように機能してもよい。スペーサ４０５の幅および高さは端末装置要件に基づいて最適化されてもよい。他の例示的な実施例では、装置３２０は、側壁スペーサ４０５なしで、平面構造とともに形成されてもよく、そこでは、装置３２０の層は連続的に延在してもよい。そのような実施例では、ソース領域およびドレイン領域は誘電体層を通る注入とともに形成されてもよい。
【００２１】
図５Ａおよび５Ｂに示されるように、層間誘電体（ＩＬＤ）５０５は装置３２０上に形成されてもよい。層間誘電体（ＩＬＤ）５０５はたとえば既存の堆積プロセスを用いて装置３２０上に形成されてもよい。ＩＬＤ５０５はたとえば、テトラエチルオルソシリケート（ＴＥＯＳ）、または任意の他の誘電材料も含んでもよい。１つの例示的な実現例では、ＩＬＤ５０５はボロ−リンのＴＥＯＳ（ＢＰＴＥＯＳ）を含んでもよい。ＩＬＤ５０５の厚さは、装置３２０の大きさによってまたは他の設計もしくはは製造のパラメータに基づいて異なってもよい。１つの例示的な実施例では、ＩＬＤ５０５の厚さは約５０００Åから約１５０００Åまで及んでもよい。ＩＬＤ５０５たとえば既存の化学機械研磨（ＣＭＰ）プロセスを用いて平坦な表面へ磨きもどされてもよい。ビア（図示せず）を次いでＩＬＤ５０５に形成し、銅またはアルミニウムのような金属の堆積を後に続けて、コンタクトを形成してもよい。次いで、相互接続構造を形成して、装置３２０のさまざまな構成要素を相互接続するか、または装置３２０を他の装置（図示せず）と相互接続してもよい。
【００２２】
例示的な実現例では、図５Ａおよび５Ｂに示された装置３２０は、不揮発性メモリ装置における単一のメモリセルを表わしてもよい。装置３２０の動作の間に、電圧を、ゲート電極１３０、ソース領域３０５およびドレイン領域３１０に印加してもよい。印加電圧は、ソース領域３０５およびドレイン領域３１０からの電荷をチャネル領域３１５をわたって伝播させ、電荷蓄積層１１５における保持のため底部酸化物層１１０を通してチャネル領域３１５からトンネリングさせるだろう。底部酸化物層１１０、電荷蓄積層１１５、頂部の酸化物層１２０および高Ｋ誘電体層１２５を含んでいる階層状のスタック構造２０５は、装置３２０におけるチャネル消去を可能にし、ゲート電極１３０における電荷はチャネル領域３１５経由で放出されてもよい。
【００２３】
従来、ＳＯＮＯＳ型窒化物に基づいたＦＬＡＳＨメモリ装置は、窒化物捕捉層へのホールの直接のトンネリングでチャネル消去されてもよい。しかしながら、この種の装置は、典型的には３０Åの厚さ未満の、非常に薄い底部酸化物層を必要とする。その薄い底部酸化物層により、この種の装置のデータ保持は比較的不十分である。データ保持を向上させるために、より厚い底部酸化物を備えた窒化物ベースのメモリが従来設計されてきた。
しかしながら、そのような装置を消去する唯一の方法はＢＴＢＨＨ注入を介してであるが、それは底部酸化物層に損傷をもたらす。底部酸化物層への損傷は、次には、電荷損失を引き起こし、減じられたデータ保持信頼性を結果として生じる。装置３２０の中で高Ｋ層１２５を使用することは、ＢＴＢＨＨ消去よりも底部酸化物層１１０により損傷が少ないチャネル消去を容易にし、その結果、より少ない電荷損失を引き起こし、データ保持信頼性を増加させる。高Ｋ層１２５の使用は、さらに、構造２０５内の電界を減じ、したがって、ゲート注入を抑制する。チャネル消去を実行するその能力により、装置３２０はいくつかの実現例ではＮＡＮＤまたはＮＯＲアーキテクチャの中で用いられてもよい。
【００２４】
この発明と一致する例示的な実現例では、メモリ装置３２０は、図４Ｂに示されたように、２ビットのデータを格納するために構成されてもよい単一のメモリセルを含んでもよい。すなわち、電荷蓄積層１１５は、第１の電荷および第２の電荷を、それぞれ、図４Ｂに示される電荷蓄積層１１５の左側および右側へ局在化することより、２つの別個のビッ
トのデータを格納するようにプログラムされてもよい。たとえば、メモリ装置３２０の２ビットの各々は、電荷蓄積層１１５の各それぞれの側にビットを格納するよう、たとえばチャネルホットエレクトロン注入によって、独立してプログラムされてもよい。このように、電荷蓄積層１１５の中の電荷は、電荷蓄積層１１５の各それぞれの側に効果的に捕らえられるようになる。消去の間、電荷蓄積層１１５に格納されたビットは、それぞれソース領域３０５およびドレイン領域３１０に底部酸化物層１１０を通してトンネリングしてもよい。
【００２５】
このように、１つのセル当たりのデータをわずか１ビットしか格納しない従来のメモリ装置と比較して、複数のメモリ装置３２０のアレイの密度は増加させられてもよい。
代替的実現例では、各メモリ装置３２０はメモリ装置３２０につき１ビットのデータを格納するよう構成されてもよい。
【００２６】
先の記載では、多数の具体的な詳細は、具体的な材料、構造、化学薬品、プロセスなど、この発明についての完全な理解を与えるよう述べられる。しかしながら、この発明は特にここに具体的に述べられた詳細に頼らずに実施することができる。他の例では、周知の処理構造は、不必要にこの発明の趣旨を不明瞭にしないよう、詳細に記述されていない。この発明を実施する際に、従来のフォトリソグラフィ、エッチングおよび堆積手法が使用されてもよく、したがって、そのような手法の詳細はここには詳細には述べられていない。
【００２７】
この発明の実施例の先の記載は例示および記載を与えるが、網羅的であったり、またはこの発明を開示された形そのものに限定するようには意図されない。修正および変更は上記の教示に照らして可能か、またはこの発明の実施から得られてもよい。たとえば、一連の行為が上に記載されているが、行為の順序は、この発明と一致する他の実現例においては異なってもよい。
【００２８】
この発明の好ましい実施例およびその多目的性の少数の実施例だけがこの開示に示され記載される。この発明は、さまざまな他の組み合わせおよび環境において用いられることができ、ここに表現されるような発明概念の範囲内の修正ができることが理解される。この出願の記載の中で用いられるいかなる要素、行為または命令も、明示的にそういうものとして記載されない場合には、この発明にとって重要または不可欠なものとして解釈されるべきではない。さらに、ここに用いられるように、冠詞のａ（或る）は１つ以上のものを含むように意図される。たった１つのものだけが意図される場合、「１つの」という語または同様の文言が用いられる。この発明の範囲は特許請求の範囲およびその等価物によって規定される。
【図面の簡単な説明】
【００２９】
【図１】この発明の局面と一致する半導体装置の階層状のスタックにおける頂部の酸化物層上の誘電材料の高Ｋの層の形成を示す。
【図２】この発明の局面と一致するゲート構造を形成するために図１の層のエッチングを示す。
【図３】この発明の局面と一致する図２のゲート構造に近接するソース領域およびドレイン領域の形成を示す。
【図４Ａ】この発明の局面と一致する図３のゲート構造の側壁に近接するスペーサの形成を示す。
【図４Ｂ】この発明の局面と一致する図３のゲート構造の側壁に近接するスペーサの形成を示す。
【図５Ａ】この発明の局面と一致する図３のゲート構造上の層間誘電体の形成を示す。
【図５Ｂ】この発明の局面と一致する図３のゲート構造上の層間誘電体の形成を示す。
【図１】
2008535219.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
2008535219.tif 000008
【図５Ｂ】
2008535219.tif 000009
【国際調査報告】
2008535219.tif 000010
2008535219.tif 000011