(57)【要約】【課題】  ノイズの影響をあまり受けない感知技術を組み入れ、従来設計よりも小さい回路リソースを要求する、単一の低電圧パルスによってプログラムすることができるｅＦｕｓｅを提供すること。【解決手段】  集積回路のための差異感知技術を組み入れる低電圧プログラマブル電子ヒューズが開示される。プログラミング・ステップは約１．５倍のＶｄｄで実行され、一方、感知動作は、感知動作に起因する電子ヒューズ（ｘＦ［ｊ］）にわたる抵抗変動を制限するＶｄｄで実行される。基準ヒューズ（ｘＦ）及びプログラムされるヒューズ（ｘＦ［ｊ］）が直列に結合されるため、感知のために要求される電流の大きさがさらに２分の１に減少され、一方、プログラミングの間は、プログラムされたヒューズ（ｘＦ［ｊ］）のみがプログラミング電流を制限する。感知動作の間、ゲーティング・トランジスタ（ｍＮＲ）は、そのままのヒューズの場合にはヒューズ選択トランジスタ（ｇ［ｊ］）にわたる電圧低下をエミュレートする。電子ヒューズの抵抗を特徴付ける回路及び方法も開示される。【選択図】      図３
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【特許請求の範囲】
【請求項１】
電子的にプログラム可能なヒューズ（電子ヒューズ）の低電圧プログラミング及び差異感知のための集積回路であって、
第１端子及び第２端子を有する電子ヒューズと、
前記第１端子に結合され、プログラミング電圧を前記第１端子へ切換えるように構成された第１トランジスタと、
前記電子ヒューズの第２端子に結合され、プログラミング動作と感知動作との両方の間アクティブである第２トランジスタと、
前記第１端子に結合され、供給電圧に結合され、前記電子ヒューズを通る感知電流を減少させるように構成された第１ダミー・ヒューズと、
前記電子ヒューズの第１端子に結合された第１入力端子と、感知動作のための基準電圧を与える第１電圧ディバイダに結合された第２入力端子とを有する差動増幅器と、
前記第１電圧ディバイダに結合され、前記感知動作の間アクティブとなるように構成されたゲーティング・トランジスタと、
を備えた集積回路。
【請求項２】
前記プログラミング電圧が前記集積回路のための供給電圧よりも高い、請求項１に記載の集積回路。
【請求項３】
前記第１電圧ディバイダが複数の抵抗要素からなる、請求項１に記載の集積回路。
【請求項４】
前記第１ダミー・ヒューズが抵抗要素である、請求項１に記載の集積回路。
【請求項５】
前記第１トランジスタにプログラミング信号を与えるインバータをさらに備える、請求項１に記載の集積回路。
【請求項６】
前記ゲーティング・トランジスタにわたる電圧低下が、前記電子ヒューズがプログラムされていない状態であるときの前記感知動作の間の前記第２トランジスタにわたる電圧低下に実質的に等しい、請求項１に記載の集積回路。
【請求項７】
前記感知動作を実行するために一定時間にわたって前記第２トランジスタに制御電圧を印加し、それにより、前記感知動作によって引き起こされる前記電子ヒューズにわたる抵抗の変動が抑制される、請求項１に記載の集積回路。
【請求項８】
前記プログラミング電圧が、前記集積回路の供給電圧の約１．５倍である、請求項２に記載の集積回路。
【請求項９】
電子ヒューズ・アレイをさらに備え、前記電子ヒューズ・アレイに前記差動増幅器及び基準電圧が結合され、前記アレイにおける前記電子ヒューズの各々のためのゲーティング・トランジスタが提供される、請求項１に記載の集積回路。
【請求項１０】
前記電子ヒューズ・アレイの中からプログラミング及び感知のための単一の電子ヒューズを選択する機能を有する、ヒューズ選択及びデコード回路と、
前記アレイの各電子ヒューズに対応し、それぞれが前記アレイの電子ヒューズのプログラミング状態に対応するデジタル値を格納するように構成された、複数の集積回路ラッチと、
をさらに備えた、請求項９に記載の集積回路。
【請求項１１】
前記差動増幅器の第１入力に結合され、前記基準電圧の増加的調節を可能にするように構成された、第２ダミー・ヒューズと、
前記第２ダミー・ヒューズに結合された第４トランジスタと、
前記供給電圧を前記第２ダミー・ヒューズへ切換えるために前記第４トランジスタのゲートに結合された第１デジタル制御入力と、
前記第４トランジスタのゲートに結合された出力を有するインバータと、
をさらに備えた、請求項１０に記載の集積回路。
【請求項１２】
前記差動増幅器の第２入力に結合され、前記基準電圧の増加的調節を可能にするように構成された、第２電圧ディバイダと、
前記第２電圧ディバイダに結合され、前記供給電圧に結合され、第２デジタル制御入力によって駆動される、第５トランジスタと、
をさらに備えた、請求項１１に記載の集積回路。
【請求項１３】
前記第２電圧ディバイダに結合され、地電位に結合され、第３デジタル制御入力によって駆動される、第６トランジスタをさらに備えた、請求項１２に記載の集積回路。
【請求項１４】
前記基準電圧の増加的調節を可能にするように構成され、それぞれがトランジスタを駆動して複数の電流パスの１つを切換える、複数のデジタル制御入力と、
前記差動増幅器の前記第２入力に結合され、前記複数のデジタル制御入力の１つに対応する複数の電流パスを切換えることができる、複合電圧ディバイダと、
をさらに備えた、請求項１３に記載の集積回路。
【請求項１５】
電子ヒューズの低電圧プログラミング及び差異感知のための集積回路であって、
プログラミング信号を与えるインバータと、
前記インバータの出力に結合されたゲートと、前記集積回路の電力供給に結合されたソースと、前記電子ヒューズの第１端子に結合されたドレーンとを有し、プログラミング電圧を前記第１端子に切換えるように構成された、第１トランジスタと、
デコード・ヒューズ選択信号に結合されたゲートと、地電位に結合されたソースと、前記電子ヒューズの第２端子に結合されたドレーンとを有し、プログラミング動作及び感知動作の両方の間アクティブである、第２トランジスタと、
前記電子ヒューズの第１端子に結合された第１入力端子と、感知動作のための基準電圧を与える第１電圧ディバイダに結合された第２入力端子とを有し、前記電子ヒューズのプログラミング状態に対応するデジタル出力信号を生成するように構成された、差動増幅器と、
前記第１端子に結合され、前記供給電圧に結合され、前記電子ヒューズを通る感知電流を減少させるように構成された第１ダミー・ヒューズと、
前記電圧ディバイダに結合され、前記感知動作の間アクティブとなるように構成されたゲーティング・トランジスタと、
を備えた、集積回路。
【請求項１６】
集積回路における電子ヒューズをプログラミングし、その状態を感知する方法であって、
プログラミングのための電子ヒューズを選択するステップと、
前記電子ヒューズをプログラミングするステップと、
感知動作のための基準電圧を与えるステップと、
前記プログラミングのために選択されたヒューズにわたる電圧低下を、前記感知動作の間の基準電圧と比較するステップと、
を含む方法。
【請求項１７】
差動増幅器を用いて前記比較するステップを実行することと、
前記差動増幅器の出力をラッチに格納することと、
をさらに含む、請求項１６に記載の方法。
【請求項１８】
複数のデジタル制御入力を提供するステップと、
前記複数のデジタル制御入力を用いて前記基準電圧を個別の増分で修正するステップと、
前記複数の電子ヒューズの各々にわたる電圧低下を前記修正された基準電圧と比較するステップと、
前記比較ステップの結果に基づいて前記複数の電子ヒューズの各々の抵抗を特徴付けるステップと、
をさらに含む、請求項１６に記載の方法。
【請求項１９】
機械によって読み取り可能であり、前記機械によって実行可能な命令プログラムを明白に具体化して、電子ヒューズをプログラミングし感知するための方法ステップを実行するための、プログラム・ストレージ・デバイスであって、
プログラミングのための電子ヒューズを選択するステップと、
前記電子ヒューズをプログラミングするステップと、
感知動作のための基準電圧を与えるステップと、
前記プログラミングのための選択されたヒューズにわたる電圧低下を、前記感知動作の間の基準電圧と比較するステップと、
を含むプログラム・ストレージ・デバイス。
【請求項２０】
複数のデジタル制御入力を提供するステップと、
前記デジタル制御入力を用いて前記基準電圧を個別の増分で修正するステップと、
前記複数の電子ヒューズの各々にわたる電圧低下を前記修正された基準電圧と比較するステップと、
前記比較ステップの結果に基づいて前記複数の電子ヒューズの各々の抵抗を特徴付けるステップと、
をさらに含む、請求項１９に記載のプログラム・ストレージ・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路における電子的にプログラム可能なヒューズ（ｅＦｕｓｅ）の用途に関する。電子的にプログラム可能なヒューズが、低電圧プログラミング機能及び差異感知技術と共に開示される。
【背景技術】
【０００２】
半導体技術における幾何学的形態のスケールがどんどん小さくなっていくにつれて、オン・チップｅＦｕｓｅの実装が、集積回路の従来のフューズ技術に代わる魅力的な別法を与える。面積効率及び性能の向上の目覚しさの点では、ｅＦｕｓｅ技術は、光学ベースのプログラミングを用いるヒューズ技術を上回る著しい改善を与える。
【０００３】
集積回路のためのプログラマブル装置は、繰り返し可能な確かな形で装置をカスタマイズするための信頼できる方法を要求する。マイクロプロセッサ、ＦＰＧＡ及び他のＶＬＳＩ設計のプログラマブル接続部のヒューズ接合は、プログラムすることによる融通性を達成するための一般的な技術である。
【０００４】
シリコンベースの集積回路に作成されたｅＦｕｓｅ装置は、典型的には、ヒューズ材料を溶融し分離するために集積回路の作動電圧に対して大きな電圧を用いてプログラムされる。このプロセスは、ヒューズ材料を低抵抗から高抵抗に変化させ、それは、ｅＦｕｓｅがプログラムされているかどうかを判定するために「感知」回路によって測定される。
【０００５】
集積回路のためのプロセス技術が進歩するのに伴って物理的幾何形状と相応に最大作動電圧が低下していき、ヒューズに関連する論理回路に損傷を与えることなく、ｅＦｕｓｅをプログラムするのに十分な電圧を与えるのは、困難となる。さらに、ｅＦｕｓｅプログラミング電流を供給するのに用いられる金属相互接続層の電流密度要求は、典型的には信号相互接続ラインよりもかなり多い。したがって、ヒューズ・プログラミング・バスには、不釣合いな量の相互接続用の幅広な金属配線を実装しなければならない。さらに、ｅＦｕｓｅは、ｅＦｕｓｅについての適切な抵抗レベルを保証するために多数のプログラミング・パルスを要求し、それにより、プログラミング及びテスト時間サイクルを増加させる。しかしながら、繰り返しのプログラミングはまた、十分に高い電圧が印加された場合でも、プログラムされたヒューズの溶融されていない状態を招くことがある。そうした場合、再プログラミング用の加熱が、溶融材料を再接合させてしまい、それにより、溶融関連技術での歩留まりをさらに低下させることがある。
【０００６】
ｅＦｕｓｅの一般的な用途には、メモリ・アレイの冗長性、パッケージ識別コーディング、及び論理機能の製造後プログラミングがある。各々のｅＦｕｓｅは単一の基本的装置であるため、プログラミング及び感知を容易にするのに付加的な論理及び回路が必要となる。
【０００７】
ｅＦｕｓｅプログラミング動作は、ヒューズ抵抗を約１５０Ωのプログラムされていない抵抗から約５０ＫΩの抵抗まで劇的に変化させるのに十分な時間にわたって、ヒューズに大きい電流（例えば１５ｍＡ）を流すことに関係する。既存の技術は、全てのヒューズが高いプログラミング後抵抗をもつことが保証されるように適切なヒューズ・プログラミング電流を達成するために、高電圧（例えば３．３Ｖ）を要求する。プログラミング電流が不十分であると、多くのヒューズがかなり低い抵抗（例えば１ＫΩ）を呈することになり、結果としてのヒューズ抵抗のガウス分布の「テール」によってプログラミング・ステップの後の「歩留まり」が制限される。さらに、高いプログラミング電圧は、厚い酸化物トランジスタを要求し、それは実装するのに余分な処理ステップを要求する。ヒューズを低電圧でプログラミングできれば、厚い酸化物トランジスタの必要がなくなるが、低いプログラミング電圧で達成可能なプログラミング電流は、最大プログラミング後抵抗値を低くし、所望のヒューズ・プログラミング後抵抗を達成するのに多数のプログラミング・パルスをしばしば要求する。さらに、多数の低いプログラミング後抵抗値は、結果としてヒューズ・プログラミング後の歩留まりに大きな影響を及ぼす。
【０００８】
さらに、３．３Ｖ供給は、専用のパッケージ・ピン及びテスター・チャネルを必要とする（テスターにおけるプログラミングのために）。３．３Ｖ信号のルーティングは、幅広で低抵抗の金属でなければならない。この３．３Ｖ供給は、プログラミングの最中はオンであるが、感知（検出）の最中はオフである。したがって、３．３Ｖ供給は、チップ・キャリア・モジュールにおける集積回路の最終パッケージングの後でヒューズ・プログラミング機能をサポートするために切換え可能でなければならない。
【０００９】
「感知（検出）」回路は、プログラミング前抵抗とプログラミング後抵抗とを区別し、デジタル「０」又は「１」出力をそれぞれ与えるのに必要とされる。シングルエンド感知技術が知られているが、それらは、それらが感知できる最小抵抗に制限される。従って、これらの回路は、いずれかのヒューズが低いプログラミング後抵抗を有する場合には実施（感知あるいは検出）可能でない。シングルエンド感知技術はまた、アナログ電流−ソース−制御電圧が発生して、個々の感知回路に送られることを要求する。最終的に、この技術は、この分野での感知にとっては非常に低いノイズ拒否特性を呈し、高いスイッチング・アクティビティが、集積回路の電力供給分布ネットワーク上に付加的なノイズを生じさせる。
【００１０】
例えば、図１は、従来技術のシングルエンドｅＦｕｓｅ感知技術を示す。基準回路ＶｒｅｆＧｅｎ１０は、多数のヒューズＦｉの各々につき１つである個々の感知電流トランジスタｍＰｉを制御するために、電圧ＶＲｅｆを発生させる。インバータＩ０の入力が出力へショートし、互いに供給し合うインバータＩ０に等しい２つのインバータに等しい電圧Ｖｍを確立し、オペ・アンプＯＡは、ｍＰＲｅｆ及びＲＲｅｆからＶｐがＶｍと同じ電圧を有するようにする。次に、オペ・アンプＡの出力電圧ＶＲｅｆが感知電流トランジスタｍＰｉ（各ヒューズＦｉにつき１つ）に供給され、各ヒューズが、図示されていない互いに供給し合うインバータＩ０に等しい２つの交差結合インバータからなるそれ独自の感知ラッチに、電圧Ｖｉ＝ＲｉＩＲｅｆを与える。
【００１１】
将来的な技術は構造体サイズを縮小し続けるが、従来技術の潜在的欠点は、製造プロセスのランダムな変動によって、各トランジスタｍＰｉが固有の閾値電圧をもつことになり、それにより、感知電流がヒューズ間で異なることである（ＶＲｅｆはアナログ信号である）。別の関連する問題は、個々のトランジスタｍＰｉのゲートを通るＶＲｅｆ信号からのゲート漏れが、１個の大きなＶｒｅｆＧｅｎ回路１０を共有できるヒューズの数を制限することである。
【００１２】
抵抗値分布のテールを上手く処理することができる差異感知技術が知られているが、従来の差異感知技術は、単一のプログラムされた値を達成するのに２つのヒューズを使用し、なおかつ、プログラムされた値毎に１つの大きな差動増幅器を要求し、それにより、ヒューズのプログラミング及び感知動作のために必要な総面積を増大させる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、ノイズの影響をあまり受けない感知技術を組み入れ、従来設計よりも小さい回路リソースを要求する、単一の低電圧パルスによってプログラムすることができるｅＦｕｓｅに対する必要性が存在する。
【課題を解決するための手段】
【００１４】
本発明の１つの態様は、低い抵抗レベルを区別することができる差異感知機能を含む、単一の低電圧パルスを用いてプログラム可能な、ｅＦｕｓｅの実装である。ここで開示された好ましい実施形態は、現在の半導体製造処理技術のバーンイン（焼け付き）電圧（例えば１．５Ｖ）より高くない電圧でのヒューズ・プログラミングを可能にする。したがって、高電圧のプログラミング電流を切換えるために専用の３．３Ｖピン及び厚い酸化物トランジスタが要求されることはなく、それにより、付加的な処理ステップが省かれる。低電圧プログラミングでは、低プログラミング後抵抗の分布テールが予想されるが、本発明はまた、回路のオーバーヘッドの非常に低い状態で低い抵抗値を感知することができる差異感知技術を組み入れている。差動増幅器が多数のヒューズ間で共有され、基準電圧（差異感知のための）が多くのヒューズ間で共有され、個々のヒューズ・プログラミング・トランジスタ（本発明の低電圧技術と従来技術における高電圧技術との両方において要求される）がプログラムと感知動作との間で共有される。さらに、大きなＰＭＯＳスイッチ・トランジスタが複数のヒューズ間で共有される。
【発明を実施するための最良の形態】
【００１５】
図２は、本発明の好ましい実施形態のヒューズ・プログラミング回路の主要な要素を示す。大きなＰＭＯＳ  ｍＰ（第１トランジスタ）がノードＦをＶｄｄ（供給電圧）にプルし、グループｇ［１５：０］のうちの単一のデコードされた信号ｇ［ｊ］が、約２００ｕｓの間プル・ダウン・トランジスタｍＮ［ｊ］（第２トランジスタ）をオンにし、ヒューズｘＦ［ｊ］の中に十分な電流を引き込んで抵抗を変化させ、ヒューズをプログラムする。プログラミングは、Ｖｄｄをその通常値の約１．５倍に引き上げることによって達成される。しかしながら、各ヒューズはプログラムされるのに約２００ｕｓのみを要求するので、全てのヒューズがプログラムされるための総時間は、装置の「バーンイン」テスト最中又は動的電圧スクリーンのような他の診断テストの最中、製品が１．５倍以上のＶｄｄに曝されるときに比べて非常に短い。プログラミング動作の間、感知動作の間に用いられた余分なヒューズｘＦ（第１ダミーヒューズ）がトランジスタｍＰによってショートされる。トランジスタｍＰは、ヒューズｘＦ［ｊ］をプログラムするのにできるだけ大きい電流を与えるために、そしてまた、ヒューズｘＦを横切るいかなる電圧もその元のプログラムされていない状態から変化するのを防止するように、ノードＦをＶｄｄにプルするように機能する。
【００１６】
図３は、本発明の好ましい実施形態に係るヒューズ感知回路を実装するために、付加的な要素と図２に示されたヒューズ・プログラミング回路とを組み合わせたものである。特に、２つの電圧ディバイダの出力間の電圧差を感知するために、差動増幅器Ｄが付加される。出力がノード「Ｆ」である第１電圧ディバイダは、そのままの状態の基準ヒューズｘＦ（第１のダミーヒューズ）とｘＦ［ｊ］とからなり、１つのヒューズは、デコードされた信号ｇ［ｊ］を通して感知するために選択される。基準電圧ディバイダとして知られる第２電圧ディバイダは、（複数の抵抗要素としての）レジスタＲ１及びＲ０、及び、ゲーティング・トランジスタｍＮＲからなり、Ｒ０は、２つのコンポーネントＲ０ａ及びＲ０ｂからなり、それらは互いに等しく、Ｒ１とも等しい。単一の抵抗Ｒ０を構成するための２つのレジスタＲ０ａ及びＲ０ｂの使用は、ＶＬＳＩレジスタにおいては一般的なエッジ効果の打ち消しにより、基準電圧ディバイダ出力電圧における変動を減少させる。問題は、電圧ディバイダを通るＤＣ電流が、感知動作の結果としてｘＦか又はｘＦ［ｊ］のいずれかの抵抗を変化させることである。しかしながら、この構成は、感知動作に起因する抵抗の変化を劇的に減少させる幾つかの特徴を有する。第１に、ヒューズ感知動作は、１．５倍のＶｄｄではなく通常のＶｄｄで実行され、それにより感知のために供給される電流を減らす。第２に、ｘＦとｘＦ［ｊ］が直列に結合されるため電流の大きさがさらに２分の１に減少され、一方、ｍＰは高められたプログラミング電流を供給するためプログラミングの間ｘＦ［ｊ］のみにプログラミング電流を制限する。次に、感知動作の間のｇ［ｊ］上の制御電圧は、ヒューズ・プログラミングの間の約２００ｕｓに比べて、約１ｎｓのショート・パルスであり、それは、ｘＦ又はｘＦ［ｊ］抵抗における変動の度合いを制限することになる。最後に、ｘＦ［ｊ］が既にプログラムされている場合、プログラム後抵抗がさらに、ｘＦを通る電流を減少させる。
【００１７】
ノードＦにおける電圧は、プログラムされていないヒューズについては約０．５＊Ｖｄｄに等しく、プログラムされたヒューズについては約［ｂ／（１＋ｂ）］＊Ｖｄｄに等しく、「ｂ」はヒューズ・プログラム後抵抗のヒューズ・プログラム前抵抗に対する比である。低電圧プログラム後抵抗値の分布テールは、ｂ＝１０を達成すると予想される（すなわち、ほとんどのヒューズ・プログラム後抵抗は、約１５００Ω以上となると予想される）。
【００１８】
ノードＦは、差動増幅器Ｄの正入力Ｖｐに結合され、一方、負入力Ｖｍは、３つの同一のレジスタＲ１、Ｒ０ａ、Ｒ０ｂ及びゲーティング・トランジスタｍＮＲの回路網を用いて達成される基準電圧（０．６７＊Ｖｄｄ）である。ゲーティング・トランジスタｍＮＲは、そのままの（プログラミングされていない）ヒューズが感知されたときにゲーティング・トランジスタｍＮ［ｊ］を通る電圧低下をエミュレートする。したがって、ゲーティング・トランジスタｍＮＲは、トランジスタｍＮ［ｊ］の同じ電流密度（したがって電圧低下）を有するサイズにされる。また、感知動作の間のゲーティング・トランジスタｍＮＲのゲートｇＲ上の制御電圧は約１ｎｓのショート・パルスであり、これは、ヒューズｘＦ及びヒューズｘＦ［ｊ］に関する上記の記載において説明されるように、基準ヒューズ・チェーンにおけるデューティ・サイクルが低くなることを可能にする。
【００１９】
差動増幅器Ｄへの差動入力電圧は、プログラミングされていないヒューズについては０．１６７＊Ｖｄｄであり、プログラミング後抵抗比「ｂ」を伴うプログラムされたヒューズについては［（ｂ−２）／３］＊Ｖｄｄである。ｂ＝２．５の低さのプログラミング後抵抗比は、プログラミングされていないヒューズと同じくらいの強さの信号応答を生成することになる。
【００２０】
さらに、感知信号についての上昇縁が生じるストローブ信号を毎回用いて、差動増幅器Ｄの出力をレジスタに取り込むことができる。選択信号は、全てのヒューズがサンプリングされ、それらの状態がレジスタに保存されるまで、各々の連続する感知信号において異なる。
【００２１】
再び図３を参照すると、ノードＶｐにおける電圧は、プログラムされていないヒューズｘＦと、プログラムされたもの又はプログラムされていないもののいずれかとすることができる選択されたヒューズｘＦ［ｊ］とからなる電圧ディバイダによって決定される。同様に、ノードＶｍにおける電圧は、レジスタＲ１、Ｒ０ａ、及びＲ０ｂからなる電圧ディバイダによって決定される。
【００２２】
本発明の第２の実施形態においては、ヒューズ抵抗値は、ヒューズ・プログラミング前とヒューズ・プログラミング後との両方で特徴付けられる。特徴付け機能は、ノードＶｍにおける電圧を変化させるための多数の設定を有するデジタル制御ビットを用いることによって実現され、それにより、多数のヒューズ抵抗値が得られる。
【００２３】
図４に示されるように、デジタル制御ビットＲＵは、低抵抗の大型装置であるトランジスタｍＲＵをオンにし、それにより、ヒューズｘＦは第２のプログラムされていないヒューズｘＲＵ（第２ダミー・ヒューズ）と並列になる。この構成においては、デジタル制御ビットＲＵがノードＶｐにおける電圧の増加を引き起こして、選択されたヒューズｘＦ［ｊ］がプログラムされていない場合にはＶｍ上の電圧に等しくなるようにする。このステップ自体は、ｘＦ［ｊ］がプログラムされていない場合に差動信号をゼロに減少させるが、これはまた、抵抗を特徴付けるためにノードＶｍ上の電圧の増加的調節を可能にする。Ｒ０ａ及びＲ０ｂ（まとめて「Ｒ０」と呼ぶ）の直列の組み合わせの抵抗はＲ１の２倍であり、Ｖｍ上の電圧は０．６７＊Ｖｄｄである。ＲＵ＝１のとき、理想的な（すなわち抵抗異常のない）プログラムされていないヒューズはまた、Ｖｐ上の電圧を約０．６７＊Ｖｄｄにし、それにより、ヒューズｘＦ［ｊ］の「閾値抵抗」が理想的なヒューズ抵抗、Ｒ理想値Ｆｕｓｅに達する。
【００２４】
図５を参照すると、新しいデジタル制御ビットＭＬ［１：０］及びＭＲ［１：０］を含むＶｍ上の電圧を確立する基準電圧回路が示されている。全てのＭＬ及びＭＲビットがゼロであるときには、Ｖｍ上の電圧は、レジスタＲ１、Ｒ０ａ及びＲ０ｂ、並びにトランジスタｍＮＲからなる電圧ディバイダから導かれる。しかしながら、ＭＬ［１：０］＝０１であるときには、レジスタＲＭＬ０はＲ０と並列であり、Ｖｍは小さい値に減少される。図４のヒューズｘＦ［ｊ］の閾値は、ＭＬ［０：１］＝１０及び１１のときＲ理想値Ｆｕｓｅより低く、Ｖｍ上の電圧はさらに減少し、それによりｘＦ［ｊ］の閾値はより小さい値をとる。全てのヒューズは、異なるＭＬ設定でサンプリングされ、ＲＦｕｓｅ＜Ｒ理想値Ｆｕｓｅについてのプログラムされていない抵抗分布上の個別点を見つけることができる。
【００２５】
同様に、制御ビットＭＲ［１：０］は、Ｖｍを僅かに高くする（閾値抵抗をＲ理想値Ｆｕｓｅより上に高める）ようにすることができ、それによりＲＦｕｓｅ＞Ｒ理想値Ｆｕｓｅについてのプログラムされていない抵抗分布の個別点を見つけることができる。さらに、ＲＵ＝０である場合、閾値は、ＭＬ又はＭＲピン上にいかなる非ゼロ値もないときにＲＦｕｓｅ＝２＊Ｒ理想値Ｆｕｓｅに戻る。プログラムされていない抵抗は、決して２＊Ｒ理想値Ｆｕｓｅに達することはないが、プログラミング後抵抗は一般にこの値を超えることになる。ＭＬ［１：０］＝００のままにし、ＭＲ［１：０］上の非ゼロ値を通してカウントすると、ノードＶｍ上の電圧がさらに上昇し、より高い閾値抵抗を達成し、個別点ごとのプログラミング後抵抗値を可能にする。ＭＬピンは、最大抵抗閾値を増加させることができないが、ＭＬ［１：０］及びＭＲ［１：０］の両方をトグリング（オン・オフ）することにより、プログラミング後抵抗の分布の一層の粒度を特徴付けることが可能となる。
【００２６】
面積を大切に使うために、基準電圧回路網が複数の差動増幅器と共有される。図５を参照すると、基準電圧回路の増加した複雑さ及びサイズは、面積効率を改善するために多数の差動増幅器間でそれを共有することによって補償することができる。プログラムされていないヒューズ抵抗の変動のため、図３及び図４に示された基準プル・アップ・ヒューズｘＦを考慮することが重要である。ヒューズｘＦの抵抗の変動は、ここで説明された感知技術にエラーを導入する。したがって、ヒューズｘＦは、個々のヒューズについての抵抗値の可能性ある変動を考慮するために、図６に示されるような多数のヒューズの組み合わせとして実装されるべきである。
【００２７】
図７及び図８は、ヒューズ選択のための付加的な論理回路の概略図及び関連するトランジスタのタイミング図をそれぞれ示す。ヒューズ・プログラミング及び感知要素２０は、図３に示されたヒューズ・プログラミング及び感知要素のブロック図表現である。図７を参照すると、どのヒューズが読み取られるかを選択するためにピンＤ［１５：０］の１つがハイにされる。次に、読み取り動作を開始するためにクロック信号Ｃｌｋがハイにされる。Ｃｌｋと、「１」であるＤ［ｊ］信号との両方を受け取るＡＮＤゲート３０の１つが、そのｇ［ｊ］出力上に「１」出力を与えることになる。これは、図３に示されたトランジスタｍＮ［ｊ］をオンにすることになり、それにより、ヒューズがそのままである場合には図３におけるノードＦがプル・ダウンされ、又はヒューズがプログラムされている場合にはノードＦがハイのままとなる。クロック信号はまた、図３の電圧ディバイダに示されたトランジスタｍＮＲをオンにする。差動増幅器２０の出力Ａ（図７に示される）は、ヒューズがそのままである場合には「０」になり、ヒューズがプログラムされている場合には「１」となる。この出力Ａは、ラッチＬ［１５：０］の各々のＤ入力に与えられる。しかしながら、各ラッチは、固有のクロックｇ［ｊ］を取得し、これらのｇ［ｊ］信号の１つのみがアクティブであり、そのＤ入力上の値を用いてたった１つのラッチＬ［ｊ］が更新されることを可能にする。したがって、読み取り動作の間、出力Ｑ［１５：０］の１つのみが変化することになる。
【００２８】
本発明が詳細に説明されたが、上記の説明は、あらゆる面で例示的なものであり、制限的するものではない。本発明の範囲から逸脱することなく多くの他の修正及び変形を考案できることを理解されたい。
【図面の簡単な説明】
【００２９】
【図１】ｅＦｕｓｅの従来技術のシングルエンド感知技術の概略図である。
【図２】本発明の第１の実施形態に係るヒューズ・プログラミング回路の概略図である。
【図３】図２のヒューズ・プログラミング回路に結合された感知回路の概略図である。
【図４】第２の実施形態に係る本発明の概略図である。
【図５】ノードＶｍにおいて基準電圧を発生させるための代替的な回路の概略図である。
【図６】ヒューズの並列の組み合わせの概略図である。
【図７】例示的なヒューズ選択及びデコード論理回路の概略図である。
【図８】ヒューズ選択及びデコード動作に対応するタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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