(57)【要約】  隣接するフローティングゲートに蓄積される電荷による電界の結合のために、不揮発性メモリセルのフローティングゲート上に蓄積される見かけの電荷のシフトが発生することがある。見かけの電荷のシフトは、見かけの閾値電圧を引き上げ、結果的にメモリセルの検出された伝導電流を引き下げることによって読み出しエラーにつながることがある。選択されたメモリセルに対する読み出しプロセスでは、１つ又は複数の隣接したメモリセルの状態を考慮に入れる。隣接するメモリセルが所定のプログラム状態のセットの１つ以上にある場合、選択されたメモリセルの見かけの伝導電流を上昇させるために補償電流を提供できる。プログラムされた隣接メモリセルのビットラインと選択されたメモリセルのビットラインの間で補償電流を誘発するために、プログラムされた隣接するメモリセルのビットラインに初期化電圧が与えられる。
2008547149.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶装置からデータを読み出す方法であって、
不揮発性記憶要素の第１グループの第１不揮発性記憶要素を読み出して、前記第１不揮発性記憶要素が第１プログラム状態にプログラムされているか否かを判定するステップと、
前記第１不揮発性記憶要素が前記第１プログラム状態にあると判定された場合に、前記第１グループのビットラインに初期化電圧を印加し、その印加によって不揮発性記憶要素の第２グループのビットラインに第１電流を生じさせるステップと、
前記第１不揮発性記憶要素が前記第１プログラム状態にプログラムされている場合において、前記第１電流が不揮発性記憶要素の前記第２グループの前記ビットラインにある間に、前記第２グループの第２不揮発性記憶要素を読み出すステップと、
を備えている方法。
【請求項２】
前記第１不揮発性記憶要素を読み出す前記ステップが、
前記第１不揮発性記憶要素の閾値電圧が、前記第１プログラム状態に対応する第１基準読み出しレベル以上であるか否かを判定するステップ、
を備えていることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１不揮発性記憶要素を読み出す前記ステップが、
前記第１不揮発性記憶装置の伝導電流が、前記第１プログラム状態に対応する第１ブレークポイントレベル以上であるか否かを判定するステップと、
を備えていることを特徴とする請求項１に記載の方法。
【請求項４】
前記初期化電圧を印加する前記ステップが、前記第１グループの前記ビットラインと前記第２グループの前記ビットラインの間に電位差を生じさせることによって前記第２グループの前記ビットラインに前記第１電流を誘発し、容量性結合によって前記第１電流が前記第２グループの前記ビットラインから前記第１グループの前記ビットラインに流れることを特徴とする請求項１に記載の方法。
【請求項５】
前記印加するステップが、
不揮発性記憶要素の前記第１グループの前記第１ビットラインを接地させるステップ、
を含んでいることを特徴とする請求項１に記載の方法。
【請求項６】
前記第２ビットラインの前記第１電流が、前記第２不揮発性記憶要素の見かけの伝導電流を増加させることを特徴とする請求項１に記載の方法。
【請求項７】
前記第２不揮発性記憶要素を読み出す前記ステップが、
第１サンプリング期間の間に前記第２不揮発性記憶要素の伝導電流を検出し、前記第１電流が前記伝導電流の見かけの値を増加させるステップ、
を含んでいることを特徴とする請求項１に記載の方法。
【請求項８】
前記第１不揮発性記憶要素が前記第１プログラム状態にプログラムされていない場合に、不揮発性記憶要素の前記第２グループの前記ビットラインに前記第１電流を生じさせないで前記第２不揮発性記憶要素を読み出すステップ、
をさらに備えている請求項７に記載の方法。
【請求項９】
前記第２グループの前記ビットラインに前記第１電流を生じさせないで読み出す前記ステップが、第２サンプリング期間中に実行され、前記第１サンプリング期間が前記第２サンプリング期間の前に存在することを特徴とする請求項８に記載の方法。
【請求項１０】
前記第２不揮発性記憶要素を読み出す前記ステップが、不揮発性記憶要素の前記第２グループの検出回路における電圧レベルが、第１期間内に、第２プログラム状態に対応する所定レベルより小さい値に低下するか否かを検出するステップを含んでおり、
前記第２グループの前記ビットラインの前記第１電流が、第１期間中に前記検出回路の前記電圧レベルが低下するまで速度を上げる、
ことを特徴とする請求項１に記載の方法。
【請求項１１】
不揮発性記憶要素の前記第１グループが第１ＮＡＮＤストリングであり、
不揮発性記憶要素の前記第２グループが、前記第１ＮＡＮＤストリングに隣接する第２ＮＡＮＤストリングである、
ことを特徴とする請求項１に記載の方法。
【請求項１２】
前記第１不揮発性記憶要素が第１ワードラインに接続されており、
前記第２不揮発性記憶要素が前記第１ワードラインに接続されている、
ことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第１不揮発性記憶要素が第１ワードラインに接続されており、
前記第２不揮発性記憶要素が、前記第１ワードラインの隣の第２ワードラインに接続されている、
ことを特徴とする請求項１１に記載の方法。
【請求項１４】
前記第１プログラム状態が、不揮発性記憶要素の前記第１グループがプログラムされ得る複数の状態の１つであり、
前記第１プログラム状態が、前記複数の状態のうちの最高の閾値電圧範囲を含んでいる、
ことを特徴とする請求項１に記載の方法。
【請求項１５】
前記ステップ又は読み出しが、前記第１不揮発性記憶要素が前記第１プログラム状態にプログラムされているのか、または、少なくとも１つの他のプログラム状態にプログラムされているのかを判定するステップを含んでおり、
前記印加するステップが、前記第１不揮発性記憶要素が前記第１プログラム状態又は前記少なくとも１つの他のプログラム状態にプログラムされている場合に、前記第１グループの前記ビットラインに前記初期化電圧を印加するステップを含む、
ことを特徴とする請求項１に記載の方法。
【請求項１６】
前記第１プログラム状態が、不揮発性記憶要素の前記第１グループがプログラムされる複数の状態の１つであり、
前記初期化電圧が第１初期化電圧であり、
前記読み出すステップが、前記第１不揮発性記憶要素が前記第１プログラム状態にプログラムされているのか、または、前記複数の状態のうちの少なくとも１つの他のプログラム状態にプログラムされているのかを判定するステップを含み、
前記方法が、前記第１不揮発性記憶要素が前記少なくとも１つの他のプログラム状態にプログラムされている場合に、不揮発性記憶要素の前記第１グループの前記ビットラインに第２初期化電圧を印加するステップをさらに備えている、
ことを特徴とする請求項１に記載の方法。
【請求項１７】
前記第１プログラム状態の閾値電圧範囲が、前記少なくとも１つの他のプログラム状態の閾値電圧より高いレベルにあり、
前記第１初期化電圧が前記第２初期化電圧より低い、
ことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第２不揮発性記憶要素を読み出す前記ステップが、前記第２不揮発性記憶要素が第２プログラム状態にプログラムされているか否かを判定する前記第２不揮発性記憶要素の第２読み出しであり、
前記第１不揮発性記憶要素を読み出す前記ステップが、前記第２不揮発性記憶要素が前記第１プログラム状態にプログラムされているか否かを判定する前記第２不揮発性記憶要素の第１読み出しを含んでいる、
ことを特徴とする請求項１に記載の方法。
【請求項１９】
前記第１不揮発性記憶要素と前記第２不揮発性記憶要素が、不揮発性記憶要素のセットの一部であり、
不揮発性記憶要素の前記セットがデータの単一のページを含んでおり、
前記セットの不揮発性記憶要素が第１ワードライン及び連続するビットラインに接続されている、
ことを特徴とする請求項１に記載の方法。
【請求項２０】
不揮発性記憶要素の前記セットが、前記連続するビットラインを同時に読み出すステップによって読み出され、
前記第１不揮発性記憶要素を読み出す前記ステップが、前記第１プログラム状態と関連する第１基準読み出し電圧を使用する不揮発性記憶要素の前記セットの第１読み出しの一部であり、
前記第２不揮発性記憶要素を読み出す前記ステップが、第２プログラム状態と関連する第２基準読み出し電圧を使用する不揮発性記憶要素の前記セットの第２読み出しの一部である、
ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記第１不揮発性記憶要素と前記第２不揮発性記憶要素が不揮発性記憶要素のセットの一部であり、前記第１不揮発性記憶要素が前記セットの第１サブセットの一部であり、前記第２不揮発性記憶要素が前記セットの第２サブセットの一部であり、
前記セットの不揮発性記憶要素が第１ワードライン及び連続するビットラインに接続されており、
不揮発性記憶要素の前記セットがデータの単一のページを含んでおり、
不揮発性記憶要素の前記第１サブセットの不揮発性記憶要素が、１つおきのビットラインを含む前記連続するビットラインの第１サブセットに接続されており、
不揮発性記憶要素の前記第２サブセットの不揮発性記憶要素が、１つおきのビットラインを含む前記連続するビットラインの第２サブセットに接続されており、
不揮発性記憶要素の前記第１サブセットが、不揮発性記憶要素の前記第２サブセットとは異なるときに、読み出し、及び、プログラムされる、
ことを特徴とする請求項１に記載の方法。
【請求項２２】
前記第１不揮発性記憶要素及び前記第２不揮発性記憶要素が、不揮発性記憶要素のセットの一部であり、
前記セットの不揮発性記憶要素が第１ワードライン及び連続するビットラインに接続されており、
不揮発性記憶要素の前記組がデータの第１ページとデータの第２ページとを含んでおり、
前記第１および第２不揮発性記憶要素のそれぞれが、データの前記第１ページの一部と、データの前記第２ページの一部を記憶する、
ことを特徴とする請求項１に記載の方法。
【請求項２３】
不揮発性記憶要素の前記セットが、前記連続するビットラインを同時に読み出すステップによって読み出され、
前記第１不揮発性記憶要素を読み出す前記ステップが、前記第１プログラム状態と関連する第１基準読み出し電圧を使用する不揮発性記憶要素の前記セットの第１読み出しの一部であり、
前記第２不揮発性記憶要素を読み出す前記ステップが、第２プログラム状態と関連する第２基準読み出し電圧を使用する不揮発性記憶要素の前記セットの第２読み出しの一部である、
ことを特徴とする請求項２２に記載の方法。
【請求項２４】
前記第１不揮発性記憶要素と前記第２不揮発性記憶要素が不揮発性記憶要素のセットの一部であり、前記第１不揮発性記憶要素が前記セットの第１サブセットの一部であり、前記第２不揮発性記憶要素が前記セットの第２サブセットの一部であり、
前記セットの不揮発性記憶要素が、第１ワードライン及び連続するビットラインに接続されており、
不揮発性記憶要素の前記セットがデータの第１ページとデータの第２ページを含んでおり、
前記第１および第２不揮発性記憶要素のそれぞれが、データの前記第１ページの一部と、データの前記第２ページの一部を記憶し、
不揮発性記憶要素の前記第１サブセットの不揮発性記憶要素が、１つおきのビットラインを含む前記連続するビットラインの第１サブセットに接続されており、
不揮発性記憶要素の前記第２サブセットの不揮発性記憶要素が、１つおきのビットラインを含む前記連続するビットラインの第２サブセットに接続されている、
ことを特徴とする請求項１に記載の方法。
【請求項２５】
不揮発性記憶要素の第３グループの第３不揮発性記憶要素を読み出して、前記第３不揮発性記憶要素が前記第１プログラム状態にプログラムされているか否かを判定するステップと、
前記第３不揮発性記憶要素が前記第１プログラム状態にあると判定された場合に、前記第３グループのビットラインに初期化電圧を印加し、その印加によって前記第２グループの前記ビットラインに第２電流を生じさせるステップと、
をさらに備えており、
前記第２不揮発性記憶要素の前記読み出しが、前記第３不揮発性記憶要素が前記第１プログラム状態にプログラムされている場合において、前記第１電流と前記第２電流が不揮発性記憶要素の前記第２グループの前記ビットラインにある間に、前記第２不揮発性記憶要素を読み出すステップを含んでいる、
ことを特徴とする請求項１に記載の方法。
【請求項２６】
第１ビットラインに接続されている不揮発性記憶要素の第１グループと、
第２ビットラインに接続されている不揮発性記憶要素の第２グループと、
不揮発性記憶要素の前記第１グループ及び不揮発性記憶要素の前記第２グループと通信する少なくとも１つの検出ブロック、
を備えており
その少なくとも１つの検出ブロックが、
前記第１グループの第１不揮発性記憶要素を読み出す要求を受け取り、
前記要求に応えて、前記第２グループの少なくとも１つの第２不揮発性記憶要素を読み出し、
前記第２不揮発性記憶要素が少なくとも１つの所定の状態にプログラムされている場合に、前記第２ビットラインに初期化電圧を印加することによって、前記第１ビットラインに第１電流を生じさせ、
前記第１電流が前記第１ビットラインにある間に、前記第１不揮発性記憶要素を読み出す、
ことを特徴とする不揮発性メモリシステム。
【請求項２７】
前記少なくとも１つの所定の状態が複数の状態を含んでいる、
ことを特徴とする請求項２６に記載の不揮発性メモリシステム。
【請求項２８】
前記印加するステップが、前記第２不揮発性記憶要素が前記複数の状態の内のどの状態にあるのかに関係なく同じ初期化電圧を印加するステップを備えている、
ことを特徴とする請求項２７に記載の不揮発性メモリシステム。
【請求項２９】
前記複数の状態が、少なくとも第１状態と第２状態とを含んでおり、
前記印加するステップが、前記第２不揮発性記憶要素が前記第１プログラム状態にある場合には第１初期化電圧を印加し、前記第２不揮発性記憶要素が前記第２プログラム状態にある場合には前記第２初期化電圧を印加するステップを備えている、
ことを特徴とする請求項２７に記載の不揮発性メモリシステム。
【請求項３０】
前記第２不揮発性記憶要素と前記第１不揮発性記憶要素がそれぞれ第１ワードラインに接続されている、
ことを特徴とする請求項２６に記載の不揮発性メモリシステム。
【請求項３１】
前記少なくとも１つの検出ブロックが、不揮発性記憶要素の前記第１グループと通信する第１検出ブロックと、不揮発性記憶要素の前記第２グループと通信する第２検出ブロックとを含んでおり、
前記第１検出ブロックが前記第１不揮発性記憶要素を読み出し、前記初期化電圧を印加し、
前記第２検出ブロックが前記第２不揮発性記憶要素を読み出す、
ことを特徴とする請求項２６に記載の不揮発性メモリシステム。
【請求項３２】
前記検出ブロックが、検出回路とプロセッサの少なくとも１つを含む、
ことを特徴とする請求項２６に記載の不揮発性メモリシステム。
【請求項３３】
前記少なくとも１つの検出ブロックと通信する少なくとも１つの管理回路、
をさらに備えており、
前記少なくとも１つの検出ブロックが、前記少なくとも１つの管理回路の制御下にある、
ことを特徴とする請求項２６に記載の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ用の技術に関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子装置に使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置の中に使用されている。フラッシュＥＥＰＲＯＭを含む電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と、電気的プログラム可能型読取専用メモリ（ＥＰＲＯＭ）は、最も普及している不揮発性半導体メモリの１つである。
【０００３】
ＥＥＰＲＯＭとＥＰＲＯＭは、消去可能であり、それらのメモリセルに書き込み、または、「プログラムされた」新しいデータを記憶可能な不揮発性メモリである。両方とも半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されたトランジスタ構造内のフローティングゲートを利用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲート上に設けられており、そのフローティングゲートから絶縁されている。トランジスタの閾値電圧は、フローティングゲート上に保持される電荷量によって制御される。フローティングゲートに一定レベルの電荷がある場合、トランジスタを「オン」してソース領域とドレイン領域の間の導通させる前に、制御ゲートに対応する閾値電圧を印加する必要がある。
【０００４】
フローティングゲートは、さまざまな範囲の電荷を保持できるため、閾値電圧ウィンドウ内で任意の閾値電圧レベルにプログラムされ得る。閾値電圧ウィンドウのサイズは、装置の最小閾値レベルと最大閾値レベルによって規定されており、これらのレベルは同様にしてフローティングゲート上にプログラムされる電荷範囲に対応する。一般的に、閾値電圧ウィンドウは、メモリ装置の特性、動作環境、及び履歴に基づいて決まる。原則的には、ウィンドウ内のそれぞれ別個の消去可能な閾値電圧レベル範囲は、セルの規定されているメモリ状態を示すために使用できる。
【０００５】
いくつかのＥＥＰＲＯＭ及びフラッシュメモリ装置は、２つの範囲の電荷を蓄積するフローティングゲートを有している。その結果、メモリセルは、２つの状態（消去状態とプログラム状態）の間でプログラム／消去することができる。このようなフラッシュメモリ装置は、バイナリフラッシュメモリ装置と呼ばれることがある。
【０００６】
マルチ状態フラッシュメモリ装置は、禁止範囲によって分離された複数の別個の許容／有効プログラム閾値電圧範囲を識別することによって実現される。別個の閾値電圧範囲の各々は、メモリ装置内に符号化されたデータビットのセットの所定の値に対応している。
【０００７】
ＮＡＮＤフラッシュメモリ装置などのＥＥＰＲＯＭをプログラムする場合、一般にプログラム電圧が制御ゲートに印加され、ビットラインが接地される。チャネルからの電子は、フローティングゲートに注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートは負に帯電し、メモリセルの閾値電圧が上昇してメモリセルがプログラム状態になる。プログラミングについてのさらなる情報は、米国特許出願第１０／３７９，６０８号、発明の名称「Self-Boosting Technique」、出願日２００３年３月５日と、米国特許出願第１０／６２９，０６８号、発明の名称「Detecting Over Programmed Memory」、出願日２００３年７月２９日に記載されている。両方の出願はその全体を参照することにより本明細書に組み込まれる。
【０００８】
隣接するフローティングゲート内に蓄積される電荷に基づく電界の結合のために、フローティングゲート上に蓄積される見かけの電荷へのシフトが発生する場合がある。このフローティングゲート間の結合現象は、米国特許第５，８６７，４２９号に説明されており、その全体は参照することにより本明細書に組み込まれる。対象のフローティングゲートに隣接するフローティングゲートとは、同じビットライン上で隣接するフローティングゲート、同じワードライン上で隣接するフローティングゲート、又は、隣接するビットラインと隣接するワードライン上にあるために互いに斜め方向に位置するフローティングゲートを含むことができる。
【０００９】
フローティングゲート間の結合現象は、この場合だけではないが、異なる時間にプログラムされた隣接するメモリセルのセットの間で最も顕著に発生する。例えば、第１メモリセルが、データのセットに対応するフローティングゲートに、あるレベルの電荷が印加されることでプログラムされる場合がある。次に、１つまたは複数の隣接するメモリセルが、データのセットに対応するフローティングゲートに、あるレベルの電荷が印加されてプログラムされる。１つまたは複数の隣接するメモリセルがプログラムされた後では、第１メモリセルに結合されている隣接メモリセル上の電荷の影響を受けるために、第１メモリセルから読み出される電荷のレベルが、プログラムされたときのものと異なることになる。隣接メモリセルからの結合は、選択されたメモリセルから十分な量を読み出す見かけの電荷レベルをシフトさせ、記憶されたデータの誤った読み出しをもたらす。
【００１０】
マルチ状態装置では、許容閾値電圧範囲と禁止範囲（異なるメモリ状態を表す２つの異なる閾値電圧範囲の間の範囲）はバイナリ装置より狭いので、マルチ状態装置にとってフローティングゲート間の結合効果はより大きな問題となる。したがって、フローティングゲート間の結合によって、メモリセルが許容閾値電圧範囲から禁止範囲にシフトする可能性がある。
【００１１】
メモリセルのサイズが縮小するにつれて、短いチャネルの影響、より大きな酸化物の厚さ、結合率のバラツキ、及び、多くのチャネルドーパントの変動のために、閾値電圧の本来のプログラミング及び消去分布が増大することが予想され、隣接状態間の利用可能な分離を減少させる。この影響は、２つの状態のみを用いるバイナリメモリよりマルチ状態メモリの方がいっそう重大になる。さらに、ワードラインの間の間隔とビットラインの間の間隔の減少も、隣接フローティングゲート間の結合を増大させる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、フローティングゲート結合の前述の問題を効果的に制御する不揮発性メモリについてのニーズがある。
【課題を解決するための手段】
【００１３】
選択されたメモリセルに対する読み出しプロセスでは、１つまたは複数の隣接メモリセルの状態を考慮する。隣接メモリセルが所定セットのプログラム状態のうちの１つまたは複数の状態にある場合、補償電流が供給されて、選択されたメモリセルの見かけの伝導電流が増加する。プログラムされた隣接メモリセルのビットラインに初期化電圧が供給されて、隣接メモリセルのビットラインと選択されたメモリセルのビットラインの間で電流が生じる。プログラムされた隣接メモリセルの実際の状態に基づいて、種々の初期化電圧及び検出する間のサンプリング期間を用いることができる。
【００１４】
一実施形態では、不揮発性記憶装置からデータを読み出す方法が提供される。その方法は、第１グループの不揮発性記憶要素の第１不揮発性記憶要素を読み出して、第１不揮発性記憶要素が第１プログラム状態にプログラムされているか否かを判定するステップを含んでいる。第１不揮発性記憶要素が第１プログラム状態にあると判定されると、第１グループのビットラインに初期化電圧が印加される。初期化電圧を印加することにより、第１電流が第２グループのビットラインに生じる。第１不揮発性記憶要素がプログラムされると、第１電流が第２グループのビットラインにある間に、第２グループの第２不揮発性記憶要素が読み出される。
【００１５】
第１不揮発性記憶要素を読み出す間に、複数の状態が検討される。第１不揮発性記憶要素が検討された状態の何れかにある場合には、初期化電圧が印加される。検出中には同一の初期化電圧と回復時間を使用してもよいし、あるいは、第１不揮発性記憶要素の実際の状態に基づいて種々の初期化電圧と回復時間を使用してもよい。さらに、追加の不揮発性記憶要素を読み出して、初期化電圧又は追加の初期化電圧を印加すべきか否かを判定してもよい。一実施形態では、第１グループの不揮発性記憶要素は第１ＮＡＮＤストリングであり、第２グループの不揮発性記憶要素は、第１ＮＡＮＤストリングに隣接する第２ＮＡＮＤストリングである。
【００１６】
実施形態は、多数のタイプのプログラミング及び読み出しを用いる多数のタイプのメモリアーキテクチャに応用される。限定されない例としては、全ビットラインアーキテクチャ、あるいは、奇数／偶数アーキテクチャを含む実施形態を用いることができる。これらのアーキテクチャの何れかでは、完全なシーケンスプログラミング、種々のタイプの上側／下側ページプログラミング、及び、他のプログラミング技術を使用してプログラムされるメモリセルは、ここに具現される原則を使用して読み出すことができる。
【００１７】
一実施形態では、不揮発性メモリシステムが提供されている。この不揮発性メモリシステムは、第１ビットラインに接続されている第１グループの不揮発性記憶要素と、第２ビットラインに接続されている第２グループの不揮発性記憶要素と、第１グループの不揮発性記憶要素と第２グループの不揮発性記憶要素と通信する少なくとも１つの検出ブロックとを含んでいる。その少なくとも１つの検出ブロックは、第１グループの不揮発性記憶要素の第１不揮発性記憶要素を読み出し、第１不揮発性記憶要素が第１プログラム状態にプログラムされているか否かを判定する。第１不揮発性記憶要素が第１プログラム状態にあると判定すると、第１ビットラインに初期化電圧を印加する。初期化電圧により、第２ビットラインに第１電流が生じる。第１不揮発性記憶要素が第１プログラム状態にプログラムされている場合は、前記少なくとも１つの検出ブロックは、第２電流が第２ビットラインにある間に、第２グループの第２不揮発性記憶要素を読み出す。
【発明を実施するための最良の形態】
【００１８】
本発明の実施に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を用いることである。そのＮＡＮＤフラッシュメモリ構造は、２つの選択ゲートの間に複数のトランジスタが直列に接続して構成することを含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、ＮＡＮＤストリング５０を例示する平面図である。図２は、その等価回路である。図１と２に示すＮＡＮＤストリングは、第１選択ゲートＳ１と第２選択ゲートＳ２の間に挟まれているとともに直列に接続されているトランジスタＭ０、Ｍ１、Ｍ２及びＭｎを有する。一実施形態では、トランジスタＭ０、Ｍ１、Ｍ２及びＭｎは、それぞれＮＡＮＤストリングの個々のメモリセルを形成する。他の実施形態では、ＮＡＮＤストリングのメモリセルは、複数のトランジスタを含んでよいし、あるいは図１及び図２に示すものとは異なっていてもよい。メモリセルＭｎは、示されているようにＮＡＮＤストリングが任意の数（ｎ）のメモリセルを含んでもよく、４未満であっても、あるいは４より多くてもよい（例えば２、８、１６、３２等）。ここでの説明は、ＮＡＮＤストリング中のメモリセルを特定の数に限定するものではない。選択ゲートＳ１は、ＮＡＮＤストリングを、ビットライン（不図示）に順番に接続されているドレイン端子２２に接続する。選択ゲートＳ２は、ＮＡＮＤストリングを、ソースライン（不図示）に順番に接続されているソース端子２４に接続する。選択ゲートＳ１は、選択ラインＳＧＤを介して適切な電圧が制御ゲート１８ＣＧに印加されることによって制御される。選択ゲートＳ２は、選択ラインＳＧＳを介して適切な電圧が制御ゲート２０ＣＧに印加されることによって制御される。各トランジスタＭ０、Ｍ１、Ｍ２及びＭｎは、制御ゲートとフローティングゲートを有している。トランジスタＭ０は、制御ゲート１０ＣＧとフローティングゲート１０ＦＧを有している。トランジスタＭ１は、制御ゲート１２ＣＧとフローティングゲート１２ＦＧを有している。トランジスタＭ２は、制御ゲート１４ＣＧとフローティングゲート１４ＦＧを有している。トランジスタＭｎは、制御ゲート１６ＣＧとフローティングゲート１６ＦＧを有している。制御ゲート１０ＣＧはワードラインＷＬ０に接続されている。制御ゲート１２ＣＧはワードラインＷＬ１に接続されている。制御ゲート１４ＣＧはワードラインＷＬ２に接続されている。制御ゲート１６ＣＧはワードラインＷＬｎに接続されている。
【００１９】
図３は、上記のＮＡＮＤストリングの断面図を示す。ＮＡＮＤストリングには、４個のメモリセルがあると仮定される。なお、ここでの議論は、ＮＡＮＤストリングのメモリセルを特定の数に限定するものではない。図３に示すように、ＮＡＮＤストリングのトランジスタは、ｐウェル領域４０内に形成される。各トランジスタは、制御ゲート（１０ＣＧ、１２ＣＧ、１４ＣＧ及び１６ＣＧ）とフローティングゲート（１０ＦＧ、１２ＦＧ、１４ＦＧ及び１６ＦＧ）からなる積層ゲート構造を有している。フローティングゲートは、ｐウェルの表面上の酸化物又は他の誘電体膜の上部に形成されている。制御ゲートはフローティングゲート上にあり、ポリシリコン間誘電体層が制御ゲートとフローティングゲートを分離している。メモリセル（Ｍ０、Ｍ１、Ｍ２及びＭｎ）の制御ゲートは、ワードラインを構成する。Ｎ＋ドープ層３０、３２、３４、３６及び３８は、隣接しているセルの間で供給されており、それによってセルは相互に直列に接続されてＮＡＮＤストリングを構成する。これらのＮ＋ドープ層は、ストリングの各要素のソース及びドレインを構成する。例えば、Ｎ＋ドープ層３０はトランジスタＳ２のドレインとトランジスタＭ０のソースとして機能し、Ｎ＋ドープ層３２はトランジスタＭ０のドレインとトランジスタＭ１のソースとして機能し、Ｎ＋ドープ層３４はトランジスタＭ１のドレインとトランジスタＭ２のソースとして機能し、Ｎ＋ドープ層３６はトランジスタＭ２のドレインとトランジスタＭｎのソースとして機能し、Ｎ＋ドープ層３８はトランジスタＭｎのドレインとトランジスタＳ１のソースとして機能する。Ｎ＋ドープ層２２はドレイン端子を形成し、複数のＮＡＮＤストリングの共通ビットラインに接続している。また、Ｎ＋ドープ層２４はソース端子を形成し、複数のＮＡＮＤストリングの共通ソースラインに接続している。
【００２０】
各メモリセルは、アナログ又はデジタル形式で表されたデータを記憶することができる。１ビットのデジタルデータを記憶するときに、メモリセルの可能な閾値電圧の範囲は、メモリ状態を明確に表す２つの範囲に分割される。メモリ状態は、論理データ「１」と「０」に割り当てられる。通常は、メモリセルの導通ウィンドウを２つの範囲に分割するために、少なくとも１つの電流ブレークポイントレベルが規定されている。所定の固定電圧の印加によってセルが読み取られると、そのソース／ドレイン伝導電流をブレークポイントレベル（又は基準電流）と比較することによって、ソース／ドレイン伝導電流がメモリ状態の１つあると判断される。読み取られた電流がブレークポイントレベルよりも高い場合は、セルは「オン」であり、１つの論理状態にあると判定される。電流がブレークポイントレベル未満である場合は、セルは「オフ」であり、他の論理状態にあると判定される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルを消去した後の閾値電圧は負になり、論理「１」として定義される。プログラム動作後の閾値電圧は正になり、論理「０」として定義される。閾値電圧が負のときに、制御電圧に０Ｖを印加することによって読み出しが試みられると、メモリセルがオンして論理１を記憶していることを示す。閾値電圧が正のときに、制御電圧に０Ｖを印加することによって読み出し動作が試みられると、メモリセルはオンにならず論理０を記憶していることを示す。
【００２１】
メモリセルは、複数の範囲の閾値電圧を利用することによって複数ビットのデジタルデータを記憶し、これによって別々のメモリ状態を表すこともできる。閾値電圧ウィンドウは、所望のメモリ状態及び複数のブレークポイントレベルの数に分割することもできる。これらは、個々の状態を分解するためにを用いられる。例えば、４つの状態が用られる場合、データ値「１１」、「１０」、「０１」、及び「００」に割り当てられた４つの明瞭なメモリ状態を表す４つの閾値電圧範囲がある。ＮＡＮＤ型メモリの一例では、消去動作後の閾値電圧は負であって「１１」として定義される。「１０」、「０１」、及び「００」の状態に対しては正の閾値電圧が用いられる。いくつかの実装形態では、データ値（例えば、論理状態）はグレイコード割り当てによって閾値範囲に割り当てられる。これによって、フローティングゲートの閾値電圧がその隣接する物理状態に誤ってシフトした場合に、１つのビットのみが影響を受けるようになる。メモリセル内にプログラムされたデータとセルの閾値電圧範囲との間の特定の関係は、メモリセルに対して採用されるデータ符号化方式に依存する。例えば、米国特許第６，２２２，７６２号及び２００３年６月１３日出願の米国特許出願第１０／４６１，２４４号、「Tracking Cells For A Memory System」には、マルチ状態フラッシュメモリセルの様々なデータ符号化方式が記載されている。これらは、その全体を参照することにより本明細書に組込まれる。
【００２２】
ＮＡＮＤ型フラッシュメモリ及びそれらの動作の関連する例は、以降の米国特許／特許出願内に提供されており、それら全てはその全体を参照することにより本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第５，３８６，４２２号、米国特許第６，４５６，５２８号、及び米国特許出願第０９／８９３，２７７号（公開番号第ＵＳ２００３／０００２３４８号）。ＮＡＮＤフラッシュメモリに加えて他の種類の不揮発性メモリも、実施例に従って用いることができる。
【００２３】
フラッシュＥＥＰＲＯＭシステム内で役立つ別の種類のメモリセルは、導電性フローティングゲートの代わりに非導電性誘電体材料を利用して、不揮発的な方法で電荷を蓄積する。このようなセルは、Ｃｈａｎらによる論文、「Ａ  Ｔｒｕｅ  Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  ＥＥＰＲＯＭ  Ｄｅｖｉｃｅ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．ＥＤＬ−８，Ｎｏ．３、１９８７年３月、９３〜９５ページ内に記載されている。酸化シリコン、窒化シリコン及び酸化シリコン（ＯＮＯ）からなる三層誘電体は、メモリセルチャネル上の半導体基板の表面と導電性制御ゲートの間に挟持される。セルは、セルチャネルから窒化物内に電子を注入することによってセルがプログラムされる。その電子は、制限領域内にトラップされて蓄積される。それから、この蓄積された電荷は、セルチャネルの一部の閾値電圧を検出可能なように変化させる。窒化物内にホットホールを注入することによって、セルが消去される。Ｎｏｚａｋｉらの「Ａ  １−Ｍｂ  ＥＥＰＲＯＭ  ｗｉｔｈ  ＭＯＮＯＳＭｅｍｏｒｙ  Ｃｅｌｌ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｉｓｋ  Ａｐｐｌｉｃａｔｉｏｎ」，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２６，Ｎｏ．４，１９９１年4月、４９７〜５０１ページを参照すると、分割ゲート構成内の同様のセルを説明しており、ここではドープされたポリシリコンゲートがメモリセルチャネルの一部上に延び、別個の選択トランジスタを構成している。以上の２つの論文は、それらの全体を参照することによって本明細書に組み込まれる。Ｗｉｌｌｉａｍ  Ｄ．Ｂｒｏｗｎ及びＪｏｅ  Ｅ．Ｂｒｅｗｅｒによって編集された「Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ」，ＩＥＥＥ  Ｐｒｅｓｓ，１９９８のセクション１．２で言及されているプログラミング技術（参照によって本明細書に組み込まれる）も、誘電体電荷捕捉装置に適用可能であることをそのセクションで説明している。このパラグラフに説明されているメモリセルを、本発明と共に用いることもできる。従って、本明細書で説明される技術は、異なるメモリセルの誘電体領域間の結合にも適用される。
【００２４】
各セルに２つのビットを記憶する別の方式は、Ｅｉｔａｎらの「ＮＲＯＭ：Ａ  ＮＯヴぇｌＬｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ，２−Ｂｉｔ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，ｖｏｌ．２１，ｎｏ．１１，２０００年１１月、５４３〜５４５ページに説明されている。ＯＮＯ誘電体層は、ソース及びドレイン拡散部の間のチャネルに亘って延びている。１つのデータビットの電荷はドレインに隣接する誘電体層内に局所化され、他のデータビットの電荷はソースに隣接する誘電体層内に局所化される。マルチ状態データストレージは、誘電体内の空間的に分離した電荷ストレージ領域のバイナリ状態を別個に読み出すことによって得られる。このパラグラフで説明したメモリセルも、本発明と共に用いることができる。
【００２５】
図４は、図１〜３に示したようなＮＡＮＤストリング５０のアレイ１００の一例を示している。各列に沿って、ビットライン４２はＮＡＮＤストリング５０のドレイン選択ゲートのドレイン端子、例えば２２に接続している。ＮＡＮＤストリングの各行に沿って、ソースライン４４はＮＡＮＤストリングのソース選択ゲートの全てのソース端子、例えば２４に接続できる。メモリシステムの一部としてのＮＡＮＤアーキテクチャアレイ及びその動作の一例は、米国特許第５，５７０，３１５号、５，７７４，３９７号、及び６，０４６，９３５号内に記載されている。これらのすべてがその全体を参照することにより本書に組みこまれている
【００２６】
メモリセルのアレイ１００は、メモリセルの多数のブロックに分割されている。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去のユニットである。つまり、各ブロックは、共に消去される最小数のメモリセルを有する。各ブロックは、一般に複数のページに分割される。一度の動作で複数のページをプログラム又は読み出すことができるが、ページはプログラミング又は読み出しの単位である。一実施形態では、個々のページはセグメントに分割され、セグメントは基本プログラミング動作として一度に書き込まれる最小数のセルを有することができる。一般に、メモリセルの１行に１ページ以上のデータを記憶する。１ページは１つ以上のセクタのデータを記憶できる。そのサイズは、一般的にはホストシステムによって規定される。１つのセクタは、ユーザデータとオーバヘッドデータを有する。オーバヘッドデータは一般に、そのセクタのユーザデータから計算された誤り訂正符号（ＥＣＣ）を有する。制御部（後に説明）の一部は、データがアレイ内にプログラムされるときにＥＣＣを計算し、さらにデータがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページもしくは異なるブロックにさえ記憶される。
【００２７】
ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから最大３２、６４またはそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列がブロックを有する。
【００２８】
一実施形態では、メモリセルは、十分な時間、消去電圧（例えば、２０Ｖ）までｐウェルを上昇させ、ソースラインとビットラインをフローティングさせながら選択ブロックのワードラインを接地することによって消去される。容量性結合によって、非選択ワードライン、ビットライン、選択ライン、及びｃソースも消去電圧のかなりの割合まで上昇させられる。従って、選択メモリセルのトンネル酸化物層に強電界が印加され、フローティングゲートの電子が基板側に放出されるとき選択メモリセルのデータが消去される。電子がフローティングゲートからｐウェル領域に送られると、選択セルの閾値電圧は低下する。消去は、メモリアレイ全体、別個のブロック又は別のユニットのセル上で実行できる。
【００２９】
図５は、本発明の一実施形態による１ページのメモリセルを並列に読み出し及びプログラミングする読み出し／書き込み回路を備えたメモリ装置１１０を示している。メモリ装置１１０は、１つ以上のメモリダイ１１２を有する。メモリダイ１１２は、２次元のアレイのメモリセル１００、制御回路１２０、及び読み出し／書き込み回路１３０を有する。メモリアレイ１００は行復号部１４０を介してワードラインによって、及び列復号部１４２を介してビットラインによってアクセスできる。読み出し／書き込み回路１３０は複数の検出ブロック２００を有しており、１ページのメモリセルを並列に読み出し又はプログラムすることができる。一般に、制御部１４４は、１つ以上のメモリダイ１１２のように同じメモリ装置１１０（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン１３２を介してホストと制御部１４４の間、及びライン１３４を介して制御部と１つ以上のメモリダイ１１２の間で送られる。
【００３０】
制御回路１２０は、読み出し／書き込み回路１３０と協調して、メモリアレイ１００上でメモリ動作を実行する。制御回路１２０は、状態マシン１２２、オンチップアドレス復号部１２４及び電力制御モジュール１２６を有している。状態マシン１２２は、メモリ動作のチップレベル制御を提供する。オンチップアドレス復号部１２４は、ホスト又はメモリ制御部によって用いられるとともに、復号部１４０及び１３０によって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール１２６は、メモリ動作中にワードライン及びビットラインに供給される電力及び電圧を制御する。
【００３１】
図６は、図５に示したメモリ装置１１０の別の構成を示している。様々な周辺回路によるメモリアレイ１００へのアクセスはアレイの両側で対称的に実装されており、各側のアクセスライン及び回路の密度が半分に低減されている。従って、行復号部は行復号部１４０Ａと１４０Ｂに分割され、列復号部は列復号部１４２Ａと１４２Ｂに分割されている。同様に、読み出し／書き込み回路は、アレイ１００の底部からビットラインに接続する読み出し／書き込み回路１３０Ａと、アレイ１００の上部からビットラインに接続する読み出し／書き込み回路１３０Ｂに分割されている。この方法により、読み出し／書き込みモジュールの密度は基本的に二分の一に低減される。図６の装置は、図５の装置で上述したような制御部を有することもできる。
【００３２】
図７は、検出モジュール２１０、及び共通部２２０と呼ばれるコア部内で分割された個々の検出ブロック２００の概略図である。一実施形態では、各ビットラインの別個の検出モジュール２１０と、複数の検出モジュール２１０の集合の１つの共通部２２０があってもよい。一例では、検出ブロックは、１つの共通部２２０と８つの検出モジュール２１０を有することができる。グループ内の各検出モジュールは、データバス２０２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願第１１／０２６，５３６号、「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ＆  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｓｈａｒｅｄ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ａｎ  Ａｇｇｒｅｇａｔｅ  ｏｆ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ」、出願日０４年１２月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。
【００３３】
検出モジュール２１０は検出回路２１２を有しており、検出回路２１２は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール２１０はさらにビットラインラッチ２１４を有しており、ビットラインラッチ２１４は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ２１４内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、Ｖｄｄ）とされる。
【００３４】
共通部２２０は、プロセッサ２２２、１セットのデータラッチ２２４、及び１セットのデータラッチ２２４とデータバス１３２の間を接続するＩ／Ｏインタフェース２２６を有する。プロセッサ２２２は計算を実行する。例えば、その機能の１つは、検出されたメモリセル内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。プロセッサ２２２は、状態マシンからの命令及び／又はラッチ２２４内のデータに応じて、特定の機能を実行することができる。例えば、実行されている動作の種類に基づいて、ビットラインラッチ２１４に適切なコンディションを設定する。１セットのデータラッチ２２４は、読み出し動作中に、プロセッサ２２２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス１３２から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムする予定の書き込みデータを表す。Ｉ／Ｏインタフェース２２６は、データラッチ２２４とデータバス１３２の間のインタフェースを提供する。
【００３５】
読み出し又は検出中には、システムの動作は状態マシン１２２の制御下にあり、状態マシン１２２はアドレスされたセルへの異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール２１０はこれらの電圧の１つに移動し、バス２０２を介して検出モジュール２１０からプロセッサ２２２に出力が提供される。その時点で、プロセッサ２２２は、検出モジュールの移動イベントと、状態マシンから入力ライン２２８を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ２２４に記憶する。コア部の別の実施形態では、ビットラインラッチ２１４は、検出モジュール２１０の出力をラッチするラッチ、及び上記のようなビットラインラッチの両方としてダブルデューティを提供する。
【００３６】
当然のことながら、いくつかの実装形態では複数のプロセッサ２２２を有することができる。一実施形態では、各プロセッサ２２２は出力ライン（図７には示されていない）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取る状態マシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の素早い決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、状態マシンはプログラミング処理を終了することを認識する。各プロセッサは８つの検出モジュールと通信するので、状態マシンはワイヤードＯＲラインを８回読み出す必要がある。
【００３７】
プログラム又は検証中に、プログラムされるデータはデータバス１３２から１セットのデータラッチ２２４内に記憶される。状態マシンの制御下のプログラム動作は、アドレスされるメモリセルの制御ゲートに印加される一連のプログラミング電圧パルスを有する。各プログラミングパルスに続いて読み戻し（検証）が実行され、セルが所望のメモリ状態にプログラムされたかどうかを決定する。プロセッサ２２２は、所望のメモリ状態に対する読み戻しメモリ状態を監視する。その２つが一致する場合、プロセッサ２２２はビットラインラッチ２１４を設定し、プログラム禁止を指定する状態にビットラインを引っ張る。これは、たとえプログラミングパルスがその制御ゲートに現れても、ビットラインに接続したセルがさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ２１４をロードし、検出回路が検証処理中に禁止値にそれを設定する。
【００３８】
データラッチスタック２２４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール２１０毎に３つのデータラッチが存在する。例えば、下側ページ読み出し又は書き込み用のデータを記憶するための下側データラッチと、上側ページ読み出し又は書き込み用のデータを記憶するための上側データラッチと、１つの追加のラッチが存在する場合がある。追加のデータラッチ又はより少ないデータラッチを、実施形態による特定の態様に応じて使用してもよい。いくつかの実装形態では（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１３２のシリアルデータに変換したり、その逆を行ったりする。１つの実施形態では、ｎ個のメモリセルの読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力又は出力できるようにする。特に、ｒ個の読み出し／書き込みモジュールのバンクを調整し、そのセットのデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、そのセットのデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。
【００３９】
図８は検出モジュール２１０の一例を示しているが、実施例に従い他の実装形態を用いることもできる。検出モジュール２１０は、ビットライン分離トランジスタ２８４、ビットライン引き下げ回路２９０、ビットライン電圧クランプ２８０、読み出しバス転送ゲート２９３及び検出増幅器２３０を有している。本実装形態では、検出増幅器２３０はビットラインラッチ２１４を含んでいる。なお、図８のメモリセルとページ制御部２９８は、検出モジュール２１０に関連しているが構造的にその一部ではない。
【００４０】
一般に、１ページのメモリセルは並列に動作する。従って、対応する数の検出モジュールが並列に動作中になる。一実施形態では、好ましくは、ページ制御部２９８は並列に操作される検出モジュールに制御及びタイミング信号を提供する。
【００４１】
ビットライン分離トランジスタ２８４が信号ＢＬＳによって起動されると、検出モジュール２１０はメモリセルのビットライン２８５に接続可能になる。検出モジュール２１０は検出増幅器２３０を介してメモリセルの伝導電流を検出し、その読み出し結果を検出ノード２９４においてデジタル電圧レベルＳＥＮ２としてラッチし、ゲート２９３を介して読み出しバス２９２にそれを出力する。
【００４２】
検出増幅器２３０は、基本的に、第２電圧クランプ２３２、事前充電回路２４０、識別又は比較回路２５０及びラッチ２１４を有する。識別回路２５０は、専用コンデンサ２５２を有する。一実施形態では、基準電圧は、読み出されるメモリセルの制御ゲートに印加される。基準電圧がメモリセルの閾値電圧より大きい場合は、メモリセルがオンしてそのソースとドレインの間で電流を導通させる。基準電圧がメモリセルの閾値電圧より大きくない場合、メモリセルはオンしないでそのソースとドレインの間で電流を導通させない。多くの実装形態では、オン／オフは連続的な遷移であってもよく、メモリセルは異なる制御ゲート電圧に応じて異なる電流を導通することができる。メモリセルがオンであり電流を導通させている場合、導通させた電流によってノードＳＥＮ２４４上の電圧は低下し、他方の端子がＶｄｄであるコンデンサ２５２を効率的に充電し、そこにかかる電圧を増大させる。ノードＳＥＮ上の電圧が所定の検出期間中に所定のレベルまで放電すると、検出増幅器２３０はメモリセルが制御ゲート電圧に応じてオンになったことを報告する。
【００４３】
検出モジュール２１０の１つの特徴は、検出中にビットラインに定電圧の供給を含むことである。これは、ビットライン電圧クランプ２８０によって好ましくは実装される。ビットライン電圧クランプ２８０は、ビットライン２８５と直列のトランジスタ２８２を備えたダイオードクランプのように動作する。そのゲートは、その閾値電圧ＶＴより高い所望のビットライン電圧ＶＢＬと等しい定電圧ＢＬＣにバイアスされる。このように、それは検出ノード２９４からビットラインを分離し、プログラム検証又は読み出し中に所望のＶＢＬ＝０．５〜０．７Ｖ等の定電圧レベルをビットラインに設定する。一般に、ビットライン電圧レベルは、長い事前充電時間を避けるために十分に低く、さらに地動雑音や他の因子を避けるために十分に高いレベルに設定される。
【００４４】
検出増幅器２３０は検出ノード２９４を介して伝導電流を検出し、伝導電流が所定値より高いか低いかを判定する。検出増幅器は、その検出結果を検出ノード２９４における信号ＳＥＮ２としてデジタル形式で読み出しバス２９２に出力する。
【００４５】
デジタル制御信号ＩＮＶは、基本的に読み出し後の信号ＳＥＮ２の反転させた状態であるが、引き下げ回路２９０を制御するためにも出力される。検出した伝導電流が所定値よりも高い場合、ＩＮＶはＨＩＧＨになりＳＥＮ２はＬＯＷになる。この結果は、引き下げ回路２９０によって増幅される。引き下げ回路２９０は、制御信号ＩＮＶによって制御されるｎトランジスタ２９２と、制御信号ＧＲＳによって制御される別のｎトランジスタ２８６を有する。ＧＲＳ信号がＬＯＷのとき、ＩＮＶ信号の状態にかかわらずビットライン２８５を浮遊させることができる。プログラミング中、ＧＲＳ信号はＨＩＧＨになってビットライン２８５を接地し、ＩＮＶによって制御される。ビットラインを浮遊させる必要がある場合、ＧＲＳ信号はＬＯＷになる。
【００４６】
図９は、不揮発性メモリをプログラムする方法の一実施形態を説明するフローチャートである。一実装形態では、メモリセルはプログラミング前に（ブロック又は他のユニットで）消去される。図９のステップ３００では、「データロード」コマンドが制御部によって発行され、制御回路１２０で入力を受け取る。ステップ３０２では、ページアドレスを指定するアドレスデータを制御部又はホストから復号部１２４に入力する。ステップ３０４では、アドレスされたページのプログラムデータの１ページをプログラミングのためにデータバッファに入力する。そのデータは、適切なセットのデータラッチ２２４内にラッチされる。ステップ３０６では、「プログラム」コマンドが、制御部によって状態マシン１２２に発行される。
【００４７】
「プログラム」コマンドによってトリガされ、ステップ３０４でラッチしたデータは、適切なワードラインに印加した図１０のステップパルスを用いて、状態マシン１２２によって制御された選択メモリセル内にプログラムされる。ステップ３０８では、Ｖｐｇｍ（選択されたワードラインに印加されるプログラミングパルス電圧レベル）を開始パルス（例えば、１２Ｖ）に初期化し、状態マシン１２２によって維持されるプログラムカウンタＰＣを０に初期化する。ステップ３１０では、第１Ｖｐｇｍパルスを選択ワードラインに印加する。対応するメモリセルをプログラムすべきことを示す論理「０」が特定のデータラッチ内に記憶された場合、対応するビットラインを接地する。一方、対応するメモリセルがその電流データ状態に留まるべきことを示す論理「１」が特定のラッチ内に記憶された場合、プログラミングを禁止するために対応するビットラインをＶｄｄに接続する。
【００４８】
ステップ３１２では、選択メモリセルの状態を検証する。選択セルの対象閾値電圧が適切なレベルに到達したことが検出された場合、対応するデータラッチ内に記憶したデータは論理「１」に変更される。閾値電圧が適切なレベルに到達していないことが検出された場合、対応するデータラッチ内に記憶したデータは変更されない。このように、その対応するデータラッチ内に記憶した論理「１」を有するビットラインはプログラムする必要はない。全てのデータラッチが論理「１」を記憶しているときに、状態マシンは（上記のワイヤードＯＲ型機構によって）全ての選択セルがプログラムされたことを認識する。ステップ３１４では、全てのデータラッチが論理「１」を記憶しているかどうかを確認する。そうであれば、全ての選択メモリセルがプログラムされてそれらの目標状態にまで検証されたので、プログラミング処理を完了し成功とする。ステップ３１６では、「成功」の状態を報告する。
【００４９】
ステップ３１４において、全てのデータラッチが論理「１」を記憶しているとは限らないと判定された場合、プログラミング処理は継続する。ステップ３１８では、プログラム限界値に対してプログラムカウンタＰＣを確認する。プログラム限界値の一例は２０であるが、他の実施形態においては他の値を用いることもできる。プログラムカウンタＰＣが２０以上であれば、ステップ３１９で、適切にプログラムされなかったビット数が所定の数と以下であるか否かどうかが判定される。適切にプログラムされなかったビット数が所定数以下である場合には、プログラミングプロセスは合格としてフラグを立てられ、合格の状態がステップ３２１で報告される。適切にプログラムされていないビットは、読み出しプロセスの間に誤り補正によって補正され得る。しかしながら、適切にプログラムされなかったビットの数が所定数を上回ると、プログラムプロセスは不合格としてフラグを立てられ、不合格の状態がステップ３２０で報告される。プログラムカウンタＰＣが２０未満であれば、Ｖｐｇｍレベルがステップサイズだけ増加されて、ステップ３２２でプログラムカウンタＰＣがインクリメントされる。ステップ３２２の後、処理のループはステップ３１０に戻って次のＶｐｇｍパルスを印加する。
【００５０】
成功したプログラム処理の最後では、メモリセルの閾値電圧はプログラムしたメモリセルの閾値電圧の１つ以上の分布内、又は必要に応じて消去したメモリセルの閾値電圧分布内にあるべきである。図１１は、各メモリセルが２ビットのデータを記憶している場合のメモリセルアレイの閾値電圧分布を示している。図１１は、消去したメモリセル用の第１閾値電圧分布Ｅを示している。プログラムしたメモリセルの３つの閾値電圧分布Ａ、Ｂ及びＣも示している。一実施形態では、分布Ｅ内の閾値電圧は負であり、分布Ａ、Ｂ及びＣ内の閾値電圧は正である。
【００５１】
図１１の異なる閾値電圧範囲の各々は、データビットのセットの所定の値に対応する。メモリセルにプログラムされたデータとセルの閾値電圧レベルの間の具体的な関係は、セルに対して採用されるデータ符号化方式に依存する。例えば、米国特許第６，２２２，７６２号及び米国特許出願第１０／４６１，２４４号、「Ｔｒａｃｋｉｎｇ  Ｃｅｌｌｓ  Ｆｏｒ  Ａ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」、出願日２００３年６月１３日（両方とも全体として参照によって本明細書に組み込まれる）は、マルチ状態フラッシュメモリセルの様々なデータ符号化方式を説明している。一実施形態では、データ値はグレイ符号割り当てを用いて閾値電圧範囲に割り当てられ、フローティングゲートの閾値電圧がその隣接する物理状態に誤ってシフトしても、１ビットだけが影響を受けるようにする。一例では、「１１」を閾値電圧範囲Ｅ（状態Ｅ）、「１０」を閾値電圧範囲Ａ（状態Ａ）、「００」を閾値電圧範囲Ｂ（状態Ｂ）、「０１」を閾値電圧範囲Ｃ（状態Ｃ）に割り当てる。しかし、他の実施形態ではグレイ符号は用いられない。図１１は４つの状態を示しているが、本発明は４つより多い、又は少ない状態を含む他のマルチ状態構造と共に用いることもできる。
【００５２】
図１１はさらに、メモリセルからデータを読み出すための３つの読み出し基準電圧Ｖｒａ、Ｖｒｂ及びＶｒｃを示している。所定のメモリセルの閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃより高いか、低いかをテストすることによって、システムはメモリセルがどの状態にあるかを決定できる。図１１はさらに、３つの検証基準電圧Ｖｖａ、Ｖｖｂ及びＶｖｃを示している。メモリセルを状態Ａにプログラムする場合、システムはそれらのメモリセルがＶｖａ以上の閾値電圧を有するか否かをテストする。メモリセルを状態Ｂにプログラムする場合、システムはメモリセルがＶｖｂ以上の閾値電圧を有するか否かをテストする。メモリセルを状態Ｃにプログラムする場合、システムはメモリセルがＶｖｃ以上の閾値電圧を有するか否かを判定する。
【００５３】
全シーケンスプログラミングとして知られる図１１に示すような一実施形態では、メモリセルは消去状態Ｅから直接プログラム状態Ａ、Ｂ又はＣのいずれにもプログラムされ得る。例えば、プログラムされるメモリセルの集合が最初に消去されることによって、集団内の全てのメモリセルが消去状態Ｅになるようにする。それから、図１０に示した制御ゲート電圧シーケンスを用いる図９に示した処理を用いて、メモリセルを直接状態Ａ、Ｂ又はＣにプログラムする。いくつかのメモリセルは状態Ｅから状態Ａにプログラムされる間に、他のメモリセルは状態Ｅから状態Ｂ及び／又は状態Ｅから状態Ｃにプログラムされる。このような実施形態では、メモリセルの特定のメモリ状態に対して符号化された両方のビットは、データの単一のページの一部と見なすことができる。
【００５４】
図１２は、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態メモリセルをプログラムする二経路技術の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることもできる。第１プログラミング経路では、セルの閾値電圧レベルは下側の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印３３０で示したように、セルの閾レベルは状態Ａになるように増大される。それは、第１プログラミング経路を結論付ける。
【００５５】
第２プログラミング経路では、セルの閾値電圧レベルは上側論理ページ内にプログラムされるビットに従って設定される。上側論理ページビットが論理「１」を記憶する場合、セルは下側ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するのでプログラミングは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１経路によってセルが消去状態Ｅに留まっていれば第２段階でセルをプログラムし、矢印３３４で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミング経路の結果としてセルが状態Ａ内にプログラムされれば、メモリセルはさらに第２経路でプログラムされ、矢印３３２で示したように閾値電圧が状態Ｂ内になるように増大させる。第２経路の結果は、下側ページ用のデータを変更することなく、上側ページの論理「０」を記憶するように指定した状態にセルをプログラムすることである。
【００５６】
一実施形態では、ページ全体を充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。全ページに対して十分ではないデータが書き込まれた場合、プログラミング処理は受け取ったデータを用いて下側ページプログラミングを実行できる。次のデータを受け取ったとき、システムは上側ページをプログラムする。さらに別の実施形態では、システムは下側ページをプログラムするモードで書き込みを開始し、ワードラインのメモリセルの全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。このような実施形態のさらなる詳細は、発明者Ｓｅｒｇｙ  Ａｎａｔｏｌｉｅｖｉｃｈ  Ｇｏｒｏｂｅｔｓ及びＹａｎ  Ｌｉの米国特許出願第１１／０１３，１２５号、発明の名称「Ｐｉｐｅｌｉｎｅｄ  Ｐｒｏｇｒａｍｍｉｎｇ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｉｅｓ  Ｕｓｉｎｇ  Ｅａｒｌｙ  Ｄａｔａ」、出願日２００４年１２月１４日で開示されている。その全体は参照することによって本明細書に組み込まれる。
【００５７】
図１３Ａ〜Ｃは、前のページの隣接メモリセルに書き込んだ後で、特定のページに対してその特定のメモリセルを書き込むことによって、そのメモリセルに対するフローティングゲート間結合を低減する不揮発性メモリをプログラムする別の方法を開示している。図１３Ａ〜Ｃによって開示された処理の実装形態の一例では、不揮発性メモリセルは、４つのデータ状態を用いてメモリセル毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラム状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各メモリセルは、２つのページのデータを記憶している。参照目的のために、これらのページのデータは上側ページ及び下側ページと呼ばれるが、他のラベルを与えることもできる。図１３Ａ−Ｃの処理の状態Ａを参照すると、上側ページはビット０を記憶し、下側ページはビット１を記憶している。状態Ｂを参照すると、上側ページはビット１を記憶し、下側ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。図１３Ａ−Ｃのプログラミング処理は、２つのステップの処理である。第１ステップでは、下側ページをプログラムする。下側ページがデータ１のままである場合、メモリセル状態は状態Ｅに留まる。データが０にプログラムされる場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ｂ’にプログラムされる。従って、図１３Ａは、状態Ｅから状態Ｂ’へのメモリセルのプログラミングを示している。図１３Ａに示した状態Ｂ’は暫定的状態Ｂであり、従って、検証点はＶｖｂ’として示され、前記検証点はＶｖｂより低い。
【００５８】
一実施形態では、状態Ｅから状態Ｂ’にメモリセルをプログラムした後、ＮＡＮＤストリング内の隣接メモリセル（ＷＬｎ＋１）をその下側ページに対してプログラムする。例えば、図２を見直すと、メモリセルＭ０用の下側ページをプログラムした後、メモリセルＭ１の下側ページをプログラムする。メモリセルＭ１をプログラムした後、メモリセルＭ１が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合効果はメモリセルＭ０の見かけの閾値電圧を上昇させる。これは、図１９Ｂの閾値電圧分布３５０として示されたものに対して、状態Ｂ’の閾値電圧分布を拡大する影響を有する。閾値電圧分布のこの見かけの拡大は、上側ページをプログラムする際に修正される。
【００５９】
図１３Ｃは、上側ページをプログラムする処理を示している。メモリセルが消去状態Ｅであって上側ページが１に留まる場合、メモリセルは状態Ｅに留まる。メモリセルが状態Ｅであり、その上側ページデータが０にプログラムされる場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ａになる。メモリセルが中間の閾値電圧分布３５０であって上側ページデータが１に留まる場合、メモリセルは最終的な状態Ｂにプログラムされる。メモリセルが中間の閾値電圧分布３５０であって上側ページデータがデータ０になる場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ｃになる。隣接メモリセルの上側ページプログラミングだけが所定のメモリセルの見かけの閾値電圧に影響を与えるので、図１３Ａ〜Ｃで示した処理はフローティングゲート間結合効果を低減する。別の状態符号化の一例は、上側ページデータが１であるとき分布３５０から状態Ｃに移動することであり、上側ページデータが０であるとき状態Ｂに移動することである。
【００６０】
図１３Ａ〜Ｃは４つのデータ状態と２つのページデータに対する一例を提供するが、図１３Ａ〜Ｃによって開示された概念は４つより多い、又は少ない状態、及び２つのページとは異なるページを備えた他の実装形態に適用することもできる。
【００６１】
図１１、図１２、及び図１３で説明した方法のための種々の実施形態によるプログラミングの順序は、使用するプログラミングアーキテクチャのタイプに基づいて実行することができる。例えば、いくつかの実施形態では、ビットラインは、奇数／偶数ビットラインアーキテクチャと呼ばれる偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。奇数／偶数ビットラインアーキテクチャのメモリセルのブロックでは、共通ワードラインに沿うとともに奇数ビットラインに接続されたメモリセルは、あるときにプログラムされ、共通ワードラインに沿うとともに偶数ビットラインに接続されたメモリセルは、別のときにプログラムされる。他の実施形態では、ビットラインは奇数ビットラインと偶数ビットラインに分割されない。このようなアーキテクチャは一般的に全ビットラインアーキテクチャと呼ばれる。全ビットラインアーキテクチャでは、ブロックのすべてのビットラインが、読み出し動作とプログラム動作の間に同時に選択される。共通ワードラインに沿うとともに任意のビットラインに接続されたメモリセルは、同時にプログラムされる。
【００６２】
奇数／偶数ビットラインプログラミングを使用するアーキテクチャの例は、米国特許番号第６，５２２，５８０号と第６，６４３，１８８号に記載されている。これらは、その全体を参照することにより本書に組み込まれる。全てのビットラインプログラミングを使用するアーキテクチャに関する追加の情報は、米国特許出願公開第２００４／００５７２８３号、米国特許出願公開第２００４／００６００３１号、米国特許出願公開第２００４／００５７２８５号、米国特許出願公開第２００４／００５７２８７号、米国特許出願公開第２００４／００５７３１８号、米国特許出願公開第２００３／０１６１１８２号、米国特許出願公開第２００４／００４７１８２号に記載されている。これらは、その全体を参照することにより本書に組み込まれる。さらに、２００５年４月５日に出願された「ＣＯＭＰＥＮＳＡＴＩＮＧ  ＦＯＲ  ＣＯＵＰＬＩＮＧ  ＤＵＲＩＮＧ  ＲＥＡＤ  ＯＰＥＲＡＴＩＯＮＳ  ＯＦ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ」と題される米国特許出願、出願番号第１１／０９９，１３３号［代理人整理番号第ＳＡＮＤ−０１０４０ＵＳ０号］が、全ビットラインプログラミングアーキテクチャと奇数／偶数ビットラインプログラミングアーキテクチャの両方の完全シーケンスプログラミング及びツーパスプログラミングの例を説明している。この出願は、その全体を参照することにより本書に組み込まれる。
【００６３】
検出メモリセルに関連する１つの潜在的な問題は、ソースラインバイアスである。多数のメモリセルが並列で検出される場合、それらの電流が結合することによって、有限抵抗を有する接地ループで大きな電圧降下が生じることがある。これが、閾値電圧検出を用いる読み出し動作中に誤差を発生させるソースラインバイアスを生じさせる。例えば、それぞれが１μＡの電流を持つ４，２５６のビットラインが同時に放電すると、ソースライン電圧降下は４，０００ライン×１μＡ／ライン×５０オーム＝０．２ボルトに等しくなる。このソースラインバイアスは、メモリセルの閾値電圧が検出されるときに、０．２ボルトの検出誤差となる。ソースラインバイアスの原理についてのさらに詳細な説明については、２００５年４月５日に出願された「ＣＯＭＰＥＮＳＡＴＩＮＧ  ＦＯＲ  ＣＯＵＰＬＩＮＧ  ＤＵＲＩＮＧ  ＲＥＡＤ  ＯＰＥＲＡＴＩＯＮＳ  ＯＦ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ」と題される米国特許出願、出願番号第１１／０９９，１３３号を参照されたい。
【００６４】
一実施形態によると、ソースラインバイアスを低減することは、多経路検出の機能と技術を備えた読み出し／書き込み回路によって実現される。各経路は、所定の限界電流値より高い伝導電流を備えたメモリセルを識別して遮断するのに役立つ。一般に、各経路では、所定の限界電流値は、既存の単一経路検出用のブレークポイント電流値に徐々に収束する。このように、高い電流セルは遮断されるので、以降の経路の検出はソースラインバイアスにほとんど影響されない。
【００６５】
図１４は、４状態メモリ用のメモリセルの１ページの集団分布例を示している。メモリセルの各クラスタは、互いに明確に分離された伝導電流ＩＳＤの範囲内でプログラムされる。例えば、ブレークポイント３８１は、各々が「Ａ」と「Ｂ」のメモリ状態を表す２つのクラスタの間の限界電流値である。既存の単一経路検出では、「Ｂ」のメモリ状態に対して必要な条件は、ブレークポイント３８１より小さい伝導電流を有することである。ソースラインバイアスがない場合、供給された閾値電圧ＶＴに対する集団分布は、実線の曲線によって示される。しかし、ソースラインバイアス誤差のために、その制御ゲートにおける各メモリセルの閾値電圧はソースラインバイアスによって増大される。これは、バイアスを補償するために、より高い制御ゲート電圧を印加する必要があることを意味する。図１４では、ソースラインバイアスは、より高い見かけのＶＴに向かって分布がシフト（破線）する結果をもたらす。高いワードライン電圧が印加されるほど多くの全アレイ電流が流れるため、より高い閾値（より低い電流）メモリ状態を検出する場合にはシフトはより大きくなる。ソースライン誤差がない場合に対してブレークポイント３８１を設計した場合、ソースライン誤差の存在によって伝導電流を備えた「Ａ」状態の末端の一部は非伝導領域に現れることになり、それはブレークポイント３８１より高くなることを意味する。これによって、「Ａ」状態（高い伝導）の一部は「Ｂ」状態（低い伝導）として誤って区分されることになる。
【００６６】
例えば、この多経路検出は２つの経路（ｊ＝１〜２）で実装される。第１経路の後、ブレークポイント３８１より高い伝導電流を備えたこれらのメモリセルは、それらの伝導電流をオフにすることによって識別され取り除かれる。これらの伝導電流をオフにする好ましい方法は、それらのビットライン上のドレイン電圧を接地に設定することである。第２経路（ｊ＝２）では、ソースラインバイアスに寄与する高い電流状態を取り除くために、破線の分布は実線の分布に近づく。従って、限界電流値としてブレークポイント３８１を用いる検出は、「Ａ」状態を「Ｂ」状態とする間違いをもたらさない。
【００６７】
既存の一経路方式に比べて、この二経路法は、「Ａ」セルの一部を「Ｂ」又はより高いセルとして誤認する可能性を実質的に低減する。二経路より多い経路も想定されるが、経路数を増大させることによる見返りは減少する。さらに、各経路は同じ限界電流を有することができ、もしくは連続的な各経路では、用いられる限界電流は既存の単一経路検出で通常用いられるブレークポイントの限界電流に収束する。さらに、ブレークポイントは、状態ＥとＡの間、及び状態ＢとＣの間で用いることもできる。
【００６８】
一般に、多経路検出ブロック２００の対応する数によって操作される１ページのメモリセルが存在する。ページ制御部２９８（図８参照）は、各検出モジュールに制御及びタイミング信号を供給する。一実施形態では、ページ制御部２９８は制御回路１２０内の状態マシン１２２の一部として実装される。別の実施形態では、ページ制御部２９８は読み出し／書き込み回路１３０の一部である。ページ制御部２９８は、所定の数の経路（ｊ＝１〜Ｎ）を通して多経路検出ブロック２００の各々を繰り返し、さらに各経路に対して所定の限界電流値Ｉ０（Ｊ）を供給する。限界電流値は、検出期間として実装することもできる。最後の経路の後、ページ制御部２９８によって、信号ＮＣＯを備えた転送ゲート２９３は、読み出しバス２９２への検出データとしてＳＥＮノード２９４の状態を読み出すことができる。全体では、１ページの検出データが、検出モジュールの全てから読み出される。
【００６９】
例として、読み出し／検証動作中の図８の検出増幅器を含む検出モジュール２１０の追加の動作及びタイミングについて、図１５（Ａ）〜１５（Ｋ）のタイミング図に基づいて説明する。タイミング図は、段階（１）〜（９）に区分されている。
段階（０）：設定
【００７０】
検出モジュール２１０は、イネーブル信号ＢＬＳ（図１５（Ａ））を介してビットライン２８５に接続される。電圧クランプは、ＢＬＣ（図１５（Ｂ））によって起動される。事前充電回路２４０は、制御信号ＦＬＴ（図１５（Ｃ））を備えた制限電流源として起動される。
段階（１）：制御された事前充電
【００７１】
検出増幅器２３０は、トランジスタ２５８を介して信号ＩＮＶを接地させるリセット信号ＲＳＴ（図１５（Ｄ））によって初期化される。従って、リセット時に、ＩＮＶはＬＯＷに設定される。同時に、ｐトランジスタ２６３は相補信号ＬＡＴをＶｄｄ、つまりＨＩＧＨ（図１５（Ｈ））に引き上げる。
【００７２】
分離ゲート２３６は、ｎトランジスタ２３８によって形成されており、信号ＬＡＴによって制御される。従って、リセット後、分離ゲートが起動し、検出ノード２９４を検出増幅器の内部検出ノード２４４に接続し、信号ＳＥＮ２は内部検出ノード２４４における信号ＳＥＮと同じになる。
【００７３】
事前充電回路２４０は、内部検出ノード２４４と検出ノードＳＥＮ２（２９４）を介して、ビットライン２８５を所定の期間だけ事前充電する。これは、ビットラインを、内部の導通を検出するための最適な電圧にする。
【００７４】
事前充電回路２４０は、制御信号ＦＬＴ（「ＦＬＯＡＴ」）によって制御される引き上げｐトランジスタ２４２を有する。ビットラインは、ビットライン電圧クランプ２８０によって設定されたように、所望のビットライン電圧に向かって引き上げられる。引き上げの速度は、ビットラインの伝導電流に依存する。伝導電流が小さいほど引き上げは速くなる。
【００７５】
既に説明したように、所定の値より高い伝導電流を備えたこれらのメモリセルがオフすると、ソースラインバイアスによる検出誤差が最小になり、それらのソースラインバイアスへの寄与が取り除かれる。事前充電回路２４０は、２つの機能を提供するように実装される。一方は、最適な検出電圧までビットラインを事前充電することである。他方は、ソースラインバイアスへの寄与から取り除けるように、ＤＣ（直流）検出用の所定の値より高い伝導電流を備えたそれらのメモリセルの識別に役立たせることである。
【００７６】
ＤＣ検出は、ビットラインに所定の電流を供給するための電流源として振る舞う事前充電回路を提供することによって実現される。ｐトランジスタ２４２を制御する信号ＦＬＴは、事前充電回路２４０を介して流れる所定の電流を「プログラム」するようにする。一例では、ＦＬＴ信号は、５００ｎＡに設定した基準電流を備えた電流ミラーから生成される。ｐトランジスタ２４２が電流ミラーの対称の脚部を構成する場合、それにも同じ５００ｎＡが流れる。
【００７７】
図１５（Ｉ１）〜１５（Ｉ４）は、７００ｎＡ、４００ｎＡ、２２０ｎＡ及び４０ｎＡの伝導電流を備えたメモリセルの各々に接続した四例のビットライン上の電圧を示している。事前充電回路２４０が５００ｎＡの制限を備えた電流源である場合、例えば、５００ｎＡを超える伝導電流を備えたメモリセルは、蓄積可能なものより速く排出されるビットライン上の電荷を有する。その結果、７００ｎＡの伝導電流を備えたビットラインの場合、内部検出ノード２４４における電圧又は信号ＳＥＮは、０Ｖ近く（０．１Ｖ等、図１５（Ｉ１）参照）に留まる。一方、メモリセルの伝導電流が５００ｎＡ未満の場合、事前充電回路２４０はビットライン上に充電を開始し、その電圧はクランプされたビットライン電圧に向かって上昇し始める（例えば、電圧クランプ２８０によって設定された０．５Ｖ）（図１５（Ｉ２）〜１５（Ｉ４））。それに応じて、内部検出ノード２４４は０Ｖ近くに留まるか、又はＶｄｄまで引き上げられる（図１５（Ｇ））。一般に、伝導電流が小さいほど、ビットライン電圧はクランプされたビットライン電圧まで素早く充電される。従って、制御された事前充電段階後にビットライン上の電圧を調べることによって、接続されたメモリセルが所定のレベルより高い伝導電流を有するか、低い伝導電流を有するかを識別することができる。
段階（２）：以降のストローブからの高い電流セルのＤＣラッチ及び除去
【００７８】
制御された事前充電段階後、最初のＤＣ高電流検出段階が始まり、そこでは信号ＳＥＮが識別回路２５０によって検出される。検出では、所定のレベルより高い伝導電流を備えたメモリセルを識別する。識別回路２５０は、２つのｐトランジスタ２５４と２５６を直列に有しており、それらは信号ＩＮＶを記録するノード２５７用の引き上げとして機能する。ｐトランジスタ２５４はＬＯＷになる読み出しストローブ信号ＳＴＢによって起動され、ｐトランジスタ２５６はＬＯＷになる内部検出ノード２４４におけるＳＥＮ信号によって起動される。高電流メモリセルは信号ＳＥＮを０Ｖ近くにするか、もしくは、ビットラインがｐトランジスタ２５６をオフにするほど十分に高く事前充電されることを不可能にする。例えば、弱い引き上げが５００ｎＡの電流に制限された場合、７００ｎＡの伝導電流を備えたセルは引き上げない（図１５（Ｇ１））。ＳＴＢがラッチするためにＬＯＷにストローブすると、ノード２５７におけるＩＮＶはＶｄｄに引き上げられる。これは、ラッチ回路２１４のＩＮＶをＨＩＧＨ、ＬＡＴをＬＯＷに設定する（図１５（Ｈ１））。
【００７９】
ＩＮＶがＨＩＧＨでＬＡＴがＬＯＷのとき、分離ゲート２３６は停止され、検出ノード２９４は内部検出ノード２４４から遮断される。同時に、ビットラインは引き下げ回路２９０によって接地される（図１５（Ｉ１））。これはビットライン内の任意の伝導電流を実質的にオフにし、ソースラインバイアスへの寄与から除去する。
【００８０】
従って、検出モジュール２１０の好ましい一実施形態では、制限電流源事前充電回路が用いられる。これは、高電流を保持するビットラインを識別してそれらをオフし、以降の検出におけるソースラインバイアス誤差を最小化する追加又は代替法（ＤＣ検出）を提供する。
【００８１】
別の実施形態では、事前充電回路は高電流ビットラインの識別に役立つように具体的には構成されないが、メモリシステムで利用可能な最大電流の許容量内で、できるだけ速くビットラインを引き上げて事前充電するように最適化される。
段階（３）：復元／事前充電
【００８２】
前もって引き下げられていないビットライン内の伝導電流を検出する前に、事前充電回路は信号ＦＬＴをＬＯＷにすることによって起動され、内部検出ノード２４４をＶｄｄにし（図１５（Ｃ）と図１５（Ｉ２）〜１５（Ｉ４））、隣接するビットライン上の電圧低下のために部分的に低下したかもしれないビットラインに事前充電する。
段階（４）：第１ＡＣ検出
【００８３】
一実施形態では、ＡＣ（交流又は過渡的）検出は、浮遊させた内部検出ノード２４４における電圧降下を決定することによって実行される。これは、内部検出ノード２４４に接続したコンデンサＣＳＡ２５２を利用し、伝導電流がそれを充電する（ノードＳＥＮ上の電圧を低減する）速度を考慮する識別又は比較回路２５０によって実現される。集積回路環境では、コンデンサ２５２は一般にトランジスタを用いて実装されるが、他の実装形態であってもよい。コンデンサ２５２は所定の静電容量（例えば、３０ｆＦ）を有し、それは最適な電流決定のために選択される。限界電流値（一般に、１００〜１０００ｎＡの範囲内）は、充電期間の適切な調整によって設定される。
【００８４】
識別回路２５０は、内部検出ノード２４４内の信号ＳＥＮを検出する。各検出の前に、内部検出ノード２４４における信号ＳＥＮは事前充電回路２４０によってＶｄｄまで引き上げられる。これは最初に、コンデンサ２５２にかかる電圧を０に設定する。
【００８５】
検出増幅器２３０が検出しようとすると、事前充電回路２４０はＦＬＴをＨＩＧＨにすることによって停止させられる（図１５（Ｃ））。第１検出期間Ｔ１は、ストローブ信号ＳＴＢのアサートによって終了する。検出期間中、導通中のメモリセルによって誘発された伝導電流はコンデンサを充電する。コンデンサ２５２がビットライン内の伝導電流の排出動作によって充電されると、ＳＥＮにおける電圧はＶｄｄから低下する。図１５（Ｇ）（曲線Ｇ２〜Ｇ４参照）は、４００ｎＡ、２２０ｎＡ及び４０ｎＡの伝導電流を備えたメモリセルに各々接続された残りの三例のビットラインに対応するＳＥＮ信号を示しており、その減少は伝導電流が高いほどより急速になる。
段階（５）：以降の検出からのより高電流セルの第１ＡＣラッチ及び除去
【００８６】
第１の所定検出期間の最後で、ＳＥＮはビットライン内の伝導電流に依存する所定電圧まで減少する（図１５Ｇの曲線Ｇ２〜Ｇ４参照）。一例として、この第１段階の限界電流は３００ｎＡとなるように設定される。コンデンサＣＳＡ２５２、検出期間Ｔ１及びｐトランジスタ２５６の閾値電圧は、限界電流（例えば、３００ｎＡ）より高い伝導電流に対応する信号ＳＥＮが、識別回路２５０内のトランジスタ２５６をオンにするのに十分低くなるようにする。ラッチ信号ＳＴＢがＬＯＷにストローブすると、出力信号ＩＮＶはＨＩＧＨに引っ張られ、ラッチ２１４によってラッチされる（図１５（Ｅ）と図１５（Ｈ）（曲線Ｈ２））。一方、限界電流より低い伝導電流に対応する信号ＳＥＮは、トランジスタ２５６をオンにできない信号ＳＥＮを生成する。この場合、ラッチ６６０は変化しないままであり、ＬＡＴはＨＩＧＨに留まる（図１５（Ｈ３）と１５（Ｈ４））。従って、識別回路２５０は、検出期間によって設定された基準電流に対して、ビットライン内の伝導電流の大きさを実質的に決定することが分かる。
【００８７】
検出増幅器２３０はさらに第２電圧クランプ２３２を有しており、その目的はトランジスタ２３４のドレイン電圧を十分に高く維持し、ビットライン電圧クランプ２８０が適切に機能できるようにすることである。これまで説明したように、ビットライン電圧クランプ２８０は、ビットライン電圧を所定の値ＶＢＬ（例えば、０．５Ｖ）にクランプする。これはトランジスタ２３４のゲート電圧ＢＬＣをＶＢＬ＋ＶＴ（ここでＶＴはトランジスタ２３４の閾値電圧である）に設定し、検出ノード２９４に接続したドレインをソースより大きくする（つまり、信号ＳＥＮ２＞ＶＢＬ）ことを要求する。特に、電圧クランプ２８０と２３２の構成を与えると、ＳＥＮ２は（ＬＡＴ−ＶＴ）又は（ＢＬＸ−ＶＴ）のより小さい方以下で、ＳＥＮはそれ以上であるべきである。検出中、分離ゲート２３６は、通過モードにある。しかし、検出中、内部検出ノード２４４における信号ＳＥＮはＶｄｄから低下した電圧を有する。第２電圧クランプ２３２は、ＳＥＮが（ＬＡＴ−ＶＴ）又は（ＢＬＸ−ＶＴ）のどちらか低い方より低下しないようにする。これは信号ＢＬＸによって制御されたｎトランジスタ２３４によって実現され、ここでＢＬＸは（ＶＢＬ＋ＶＴ）以上である（図１５（Ｆ））。従って、電圧クランプ２８０と２３２の動作によって、ビットライン電圧ＶＢＬは検出中、一定に保持される（例えば、〜０．５Ｖ）。
【００８８】
ビットライン静電容量の既存の使用の代わりに専用コンデンサ２５２を用いて電流を測定することは、いくつかの点で有利である。第１に、ビットライン上の定電圧源が可能になり、それによってビットライン間のクロストークが避けられる。第２に、専用コンデンサ２５２によって、検出に最適な静電容量が選択可能になる。例えば、約２ｐＦのビットライン静電容量に比べて、約３０ｆＦの静電容量を有することができる。充電が速くなるので、静電容量が小さいほど検出速度を増大できる。最後に、ビットラインの静電容量を用いる従来技術の方法に比べて、専用の静電容量に対する検出では、検出回路をメモリアーキテクチャやサイズから独立させることができる。
【００８９】
別の実施形態では、電流決定は基準電流と比較することによって実現され、前記基準電流は基準メモリセルの伝導電流によって提供される。これは、電流ミラーの一部としての比較電流を用いて実装される。
【００９０】
電流決定の出力は、ラッチ回路２１４によってラッチされる。ラッチ回路は、トランジスタ２６０と２６８と共にトランジスタ２６１、２６２、２６３及び２６４による設定／リセットラッチとして構成される。ｐトランジスタ２６０は信号ＲＳＴ（リセット）によって制御され、ｎトランジスタ２６８は信号ＳＴＢによって制御される。低電圧動作に適した上記の検出増幅器の変形態様は、発明者Ｒａｕｌ−Ａｄｒｉａｎ  Ｃｅｒｎｅａの米国特許出願第１１／０１５，１９９号、発明の名称「Ｉｍｐｒｏｖｅｄ  Ｍｅｍｏｒｙ  Ｓｅｎｓｉｎｇ  Ｃｉｒｃｕｉｔ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｏｐｅｒａｔｉｏｎ」、出願日０４年１２月１６日に記載されており、その全体を参照することによって本明細書に組み込まれる。
【００９１】
一般に、多経路検出モジュール２１０の対応する数によって操作される１ページのメモリセルが存在する。第１限界電流レベルより高い伝導電流を備えたそれらのメモリセルに対して、ＬＡＴ信号はＬＯＷにラッチされる（ＩＮＶはＨＩＧＨにラッチされる）。これは、さらにビットライン引き下げ回路２９０を起動し、対応するビットラインを接地し、それによって電流をオフにする。
段階（６）：復元／事前充電
【００９２】
予め引き下げられていないビットライン２８５などのビットライン内の伝導電流の次の検出の前に、事前充電回路が信号ＦＬＴによって起動され、内部検出ノード２４４をＶｄｄまで事前充電する（図１５（Ｃ）（６）及び図１５（Ｉ３）（６）〜１５（Ｉ４）（６））。
段階（７）：第２検出
【００９３】
検出増幅器２３０が検出しようとすると、事前充電回路２４０は、ＦＬＴがＨＩＧＨになることによって停止される（図１５（Ｃ））。第２検出期間Ｔ２は、ストローブ信号ＳＴＢのアサートによって設定される。検出期間中、伝導電流は（もしあれば）コンデンサを充電する。コンデンサ２５２がビットライン２８５内の伝導電流の排出動作を介して充電しているときに、ＳＥＮはＶｄｄから低下する。
【００９４】
前の例に従って、３００ｎＡより高い伝導電流を備えたメモリセルは、より早い段階で既に識別され遮断されている。図１５（Ｇ）（曲線Ｇ３とＧ４）は、２２０ｎＡと４０ｎＡの伝導電流を備えたメモリセルに各々接続した二例のビットラインに対応するＳＥＮ信号を各々示している。
段階（８）：読み出し用の第２ラッチ
【００９５】
第２の所定検出期間Ｔ２の最後で、ＳＥＮはビットライン２８５内の伝導電流に依存していくらかの電圧まで低下する（図１５（Ｇ）（曲線Ｇ３とＧ４））。一例として、第２段階の限界電流は、１００ｎＡとなるように設定される。この場合、２２０ｎＡの伝導電流を備えたメモリセルは、そのＩＮＶをＨＩＧＨにラッチし（図１５（Ｈ））、次にビットラインを接地する（図１５（１３））。一方、４０ｎＡの伝導電流を備えたメモリセルは、ラッチの（ＬＡＴをＨＩＧＨに事前設定した）状態に影響を与えない。
段階（９）：バスへの読み出し
【００９６】
最後に、読み出し段階では、転送ゲート２９３における制御信号ＮＣＯは、ラッチした信号ＳＥＮ２を読み出しバス２９２に読み出し可能にする（図１５（Ｊ）と１５（Ｋ））。
【００９７】
図１５（Ｉ１）〜１５（Ｉ４）から分かるように、ビットライン電圧は、各検出期間中は一定に留まる。従って、これまでの説明から、ビットライン間の容量結合は除去される。
【００９８】
上記の検出モジュール２１０は３つの経路を用いて検出を実行する一実施形態であり、最初の二経路は高電流のメモリセルを識別して遮断するために実装されている。ソースラインバイアスへの高電流の寄与を除去することで、最後の経路はより低い範囲の伝導電流を備えたセルをより正確に検出できる。
【００９９】
他の実施形態では、検出動作はＤＣ及びＡＣ経路の異なる組み合わせを用いて実装され、一部は２つ以上のＡＣ経路だけ、又は１つの経路だけを用いる。異なる経路に対して、用いられる限界電流値は毎回同じであっても、最後の経路に用いられる限界電流値に向かって徐々に収束してもよい。
【０１００】
一般に、全ビットラインを共にプログラムするアーキテクチャは、全ビットラインからのデータを共に読み出す。同様に、奇数及び偶数ビットラインを別個にプログラムするアーキテクチャは、一般に、奇数及び偶数ビットラインを別個に読み出す。しかし、このような制限は必須ではない。データの読み出しについて本明細書で説明される技術は、全ビットラインプログラミング又は奇数／偶数ビットラインプログラミングと共に用いることもできる。
【０１０１】
図１６は、不揮発性メモリセルからデータを読み出す一実施形態を説明するフローチャートである。検出モジュールについてのこれまでの説明では、特定のビットラインからどのようにデータを読み出すかを説明している。図１６は、システムレベルにおける読み出し処理を提供する。データを読み出す要求（ステップ４００）に応じて、ステップ４０２において特定のページに対して読み出し動作を実行する。一実施形態では、１ページに対するデータをプログラムする際、システムは誤り訂正符号（ＥＣＣ）も生成し、それらのＥＣＣをデータのページと共に書き込む。ＥＣＣ技術は、技術的によく知られている。用いられるＥＣＣ処理は、技術的に知られている任意の適切なＥＣＣ処理を含むことができる。１ページからデータを読み出す際、ＥＣＣはデータ内に任意の誤りがあるかどうかを判定するために用いられる（ステップ４０４）。データ内に誤りがない場合、ステップ４０６においてデータはユーザに報告される。例えば、データは、データＩ／Ｏライン１３２を介して制御部又はホストに通信される。ステップ４０４で誤りが見つかると、その誤りを訂正可能かどうかが判定される（ステップ４０８）。誤りは、フローティングゲート間結合効果による場合も、他の物理的機構による場合もある。様々なＥＣＣ法が、データの集合内の所定数の誤りを訂正する能力を有する。ＥＣＣ処理がデータを訂正可能であれば、ＥＣＣ処理を用いてステップ４１０でそのデータを訂正し、データは訂正したとおりにステップ４１２でユーザに報告される。データがＥＣＣ処理では訂正不可能な場合、ステップ４１４でデータ復元処理が実行される。いくつかの実施形態ではステップ４１４の後、ＥＣＣ処理が実行される。データ復元処理についてのさらなる詳細は以降で説明する。データを復元した後、そのデータはステップ４１６において報告される。なお、図１６の処理は、全ビットラインプログラミング、又は奇数／偶数ビットラインプログラミングを用いてプログラムしたデータと共に用いられる。
【０１０２】
図１７は、１ページに対して読み出し動作を実行する処理（図１６のステップ４０２参照）の一実施形態を説明するフローチャートである。図１７の処理は、１ブロックの全てのビットライン、１ブロックの奇数ビットラインのみ、１ブロックの偶数ビットラインのみ、又は１ブロックのビットラインの他のサブセットを含む１ページに対して実行される。ステップ４２０では、読み出し基準電圧Ｖｒａをそのページに関連した適切なワードラインに印加する。ステップ４２２では、そのページに関連したビットラインを検出し、アドレスされたメモリセルがそれらの制御ゲートへのＶｒａの印加に基づいて導通するか否かを判定する。導通するビットラインはメモリセルがオンになったことを示し、その結果、それらのメモリセルの閾値電圧はＶｒａ未満になる（例えば、状態Ｅ）。ステップ４２４では、ビットラインに対する検出結果をそれらのビットライン用の適切なラッチ内に記憶する。ステップ４２６では、読み出されるページに関連したワードラインに読み出し基準電圧Ｖｒｂを印加する。ステップ４２８では、これまで説明したようにビットラインを検出する。ステップ４３０では、そのビットライン用の適切なラッチ内に結果を記憶する。ステップ４３２では、そのページに関連したワードラインに読み出し基準電圧Ｖｒｃを印加する。ステップ４３４では、ビットラインを検出し、これまで説明したようにメモリセルが導通しているかどうかを判定する。ステップ４３６では、そのビットラインの適切なラッチ内に検出ステップからの結果を記憶する。ステップ４３８では、各ビットラインに対してデータ値を決定する。例えば、メモリセルがＶｒａで導通する場合、メモリセルは状態Ｅである。メモリセルがＶｒｂ及びＶｒｃで導通するが、Ｖｒａでは導通しない場合、メモリセルは状態Ａである。メモリセルがＶｒｃで導通するが、Ｖｒａ及びＶｒｂでは導通しない場合、メモリセルは状態Ｂである。メモリセルがＶｒａ、Ｖｒｂ又はＶｒｃで導通しない場合、メモリセルは状態Ｃである。一実施形態では、データ値はプロセッサ２２２によって決定される。ステップ４４０では、プロセッサ２２２は、決定したデータ値を各ビットラインの適切なラッチ内に記憶する。他の実施形態では、様々なレベル（Ｖｒａ、Ｖｒｂ及びＶｒｃ）を検出することが異なる順番で発生する可能性がある。
【０１０３】
採用する符号化及び／又はアーキテクチャに応じた種々の実施形態においては、異なる数の基準読み出し電圧が印加されることがある。例えば、上側ページ／下側ページアーキテクチャを採用し、図１２に示すような符号化方式が使用する場合、上側ページ読み出しは、Ｖｒｂ読み出し基準電圧レベルを使用することによって簡単に達成できる。Ｖｒｂ読み出し基準電圧レベルは、メモリセルが状態Ｅまたは状態Ａ（上側ページビット＝１）にあるのか、あるいは状態Ｂまたは状態Ｃ（上側ページビット＝０）にあるのかを判定するために用いられる。下側ページ読み出しは、Ｖｒａ読み出し基準電圧レベルとＶｒｃ読み出し基準電圧レベルを使用することによって達成できる。Ｖｒａ読み出し基準電圧レベルとＶｒｃ読み出し基準電圧レベルは、メモリセルが状態Ｅまたは状態Ｃ（下側ページビット＝１）にあるのか、あるいは状態Ａまたは状態Ｂ（下側ページビット＝０）にあるのかを判定するために用いられる。上側ページ下側ページアーキテクチャ、及び図１３Ａから図１３Ｃに描かれているような符号化方式を使用する例では、下側ページ読み出しは、Ｖｒｂ読み出し基準電圧レベルを使用することによって達成される。Ｖｒｂ読み出し基準電圧レベルは、メモリセルが状態Ｅまたは状態Ａ（下側ページビット＝１）にあるのか、あるいは状態Ｂまたは状態Ｃ（下側ページビット＝０）にあるのかを判定するために用いられる。この実施形態の上側ページ読み出しは、Ｖｒａ読み出し基準電圧とＶｒｃ読み出し基準電圧を使用してもよい。
【０１０４】
フローティングゲート間結合は、読み出し動作（ステップ４０４）の間に、ステップ４１４の誤差回復ステップの実行が必要となるような回復不能な誤差を生じさせることがある。メモリセルのフローティングゲート上に蓄積される見かけの電荷は、隣接するメモリセルのフローティングゲートに蓄積される電荷から生じる電界からの結合により、見かけのシフトを経験することがある。多くの場合、この現象はフローティングゲート間結合、あるいはより簡略に単にフローティングゲート結合と呼ばれている。理論的には、メモリアレイの中の任意のメモリセルのフローティングゲート上の電荷からの電界は、アレイの中の任意の他のメモリセルのフローティングゲートに結合できる。しかしながら、その影響は、隣接するメモリセルで最も顕著であり、注目に値する。隣接するメモリセルとは、同じビットライン上で隣接するフローティングゲート、同じワードライン上で隣接するフローティングゲート、又は、隣接するビットラインと隣接するワードラインの両方の上にあるために互いに斜め方向に位置する隣接メモリセルを含むことができる。電荷の見かけのシフトの結果、メモリセルのプログラムされたメモリ状態を読み出すときに誤差が生じることがある。
【０１０５】
フローティングゲート結合の影響は、対象メモリセルに隣接するメモリセル（例えば、奇数／偶数ビットラインアーキテクチャにおいて）が、対象メモリセルの次にプログラムされる状況で最も顕著である。しかしながら、その影響は他の状況でも見られる。隣接メモリセルのフローティングゲート上に蓄積される電荷またはその電荷の一部は、対象メモリセルに結合し、対象メモリセルの閾値電圧の見かけのシフトにつながる。メモリセルの見かけの閾値電圧の変化は、それ以後に対象メモリセルを読み出すときに読み出しエラーを生じさせることがある。例えば、メモリセルは、その見かけの閾値電圧が、プログラム後に、プログラムされたメモリ状態への基準読み出し電圧下において、オンしない、または、十分にオンしない程度までシフトされる場合がある。
【０１０６】
図１８Ａから図１８Ｂは、メモリセルのプログラムされた集団と結合するフローティングゲートの影響を示している。図１８Ａでは、状態Ａにプログラムされるメモリセルのグループの実際の閾値電圧分布４５０が示されている。図１８Ａに描かれているプログラムされた集団に隣接するセルが消去状態Ｅ（図１８Ｂ）にある場合、メモリセルのプログラム集団の見かけの閾値分布は実際の閾値電圧分布と同じである。隣接するフローティングゲートは正の電荷を帯びていないため、分布４５０のメモリセルの見かけの閾値電圧ではシフトが起きない。しかしながら、隣接するメモリセルがプログラム状態Ａにある場合、それらのフローティングゲート上の正の電荷から電界が生じる。この電界の一部が分布４５０のメモリセルに結合し、それらのセルの見かけの閾値電圧を上昇させる。メモリセルの閾値電圧の見かけの上昇のために、分布４５０は右側にシフトし、見かけの閾値電圧分布４５２を生じさせる。隣接するメモリセルがより高い状態レベルにプログラムされるにつれて、より多くの電荷がそれらのフローティングゲート上に蓄積され、検討中の集団の見かけの閾値電圧をさらに上昇させる。分布４５４は、隣接するメモリセルが状態Ｂにプログラムされたときのプログラムされた集団の見かけの閾値電圧の分布を表す。また、分布４５６は、隣接するメモリセルが状態Ｃにプログラムされたときの見かけの閾値電圧分布を表す。
【０１０７】
図１９Ａは、読み出し動作中の選択されたメモリセルについて検出された伝導電流に対する、隣接するメモリセルからのフローティングゲート結合の影響を示している。図１７に説明されているように、読み出し動作は、選択されたメモリセルの制御ゲートへの基準読み出し電圧の印加すること、及び、その結果生じる伝導電流を検出して、選択されたメモリセルの閾値電圧が印加された基準読み出し電圧を上回っているか下回っているかを判定することを含む場合がある。曲線４６０は、印加された制御ゲート電圧の関数として状態Ａにプログラムされた例示的なメモリセルの通常の伝導電流を示している。状態Ａは例示的な目的のためだけに選ばれる。当業者は、他の状態にプログラムされたセルが異なる値であるが類似したＩ−Ｖ曲線を有すること、及び以下の開示がこのような他の状態に拡大できることを理解するだろう。
【０１０８】
選択された状態の伝導電流トリップポイントを確立することができる。伝導電流トリップポイントは、その状態に印加された基準読み出し電圧から生じる最小の伝導電流に対応する。例えば、セルが状態Ａにプログラムされて基準読み出し電圧が印加される場合に、トリップポイント電流以上の伝導電流が生じるように、セルが状態Ａにプログラムされる。このセルに対して、トリップポイント電流（ブレークポイント電流又はブレークポイントレベルとも呼ばれている）と基準読み出し電圧の組み合わせを確立できる。図１９Ａに示されているように、初期のＶｔｈ以上の読み出し電圧（例えば、Ｖｒｂ）が曲線４６０で示すメモリセルに印加されると、それはオンになり、確立されたトリップポイント電流以上の伝導電流を有するようになる。メモリアレイの一実施形態では、特定のメモリ状態に対する初期のＶｔｈは、その状態の任意のメモリセルに予想される最大閾値電圧（例えば、図１１に示されているようなＶｍａｘＡ）と等しくすることができる。初期のＶｔｈに等しい（又は図１１に示す何らかのマージンが加えられた初期Ｖｔｈに等しい）Ｖｒｂ読み出し電圧を印加し、伝導電流を検出することによって、選択されたメモリセルが状態ＥとＡの一方にあるのか、あるいは状態ＢとＣの一方にあるのかを判定できる。結果としてメモリセルについて検出された伝導電流がトリップポイントを超えている（セルがオンになった）場合、メモリセルが状態Ｅ又はＡのどちらかにあると判定される。結果として生じる電流がトリップポイント以下である（セルがオフになった）場合、メモリセルが状態Ｂ又はＣのどちらかにあると判定される。
【０１０９】
曲線４６２は、１つ以上の隣接メモリセルがプログラムされている場合における、曲線４６０が示すメモリセルと同じメモリセルの伝導電流を描いている。隣接するフローティングゲート（複数の場合がある）の正の電流が、選択されたセルの閾値電圧の見かけの正の上昇（及び、伝導電流の対応する削減）を引き起こすため、曲線は右側にシフトする。ここで、選択されたメモリセルに初期Ｖｔｈに等しい制御ゲート電圧が印加されると、トリップポイント電流より小さい伝導電流が生じる。これが読み出し誤差を引き起こすことがある。状態Ａにプログラムされたセルは印加されたＶｒｂの読み出し電圧の下では十分に伝導しない可能性があるために、状態Ａを超える状態にあると誤って読み出されることがある。トリップポイント以上の伝導電流の場合、最終的なＶｔｈ以上の制御電圧がメモリセルに印加されなければならない。
【０１１０】
読み出し誤差を回避するために閾値電圧の見かけの上昇を補償するための１つの技術は、読み出し動作中に、１つ以上の隣接するメモリセルの状態に基づいてより大きな制御ゲート電圧を印加することである。２００５年４月５日に出願された「不揮発性メモリの読み出し動作中の結合の補償（ＣＯＭＰＥＮＳＡＴＩＮＧ  ＦＯＲ  ＣＯＵＰＬＩＮＧ  ＤＵＲＩＮＧ  ＲＥＡＤ  ＯＰＥＲＡＴＩＯＮＳ  ＯＦ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ）」と題される米国特許出願第１１／０９９，１３３号は、このような種々のプロセスを説明している。例えば、選択されたメモリセルに隣接する１つ以上のメモリセルがプログラムされる場合、より大きな基準読み出し電圧を印加できる。例えば、Ｖｒｂ読み出し電圧の値は、メモリセルの伝導電流がトリップポイント以上であることを確実にするために、最終的なＶｔｈの値と初期のＶｔｈの値の差分だけ増加できる。
【０１１１】
しかしながら、本開示の実施形態に従えば、補償電流は、読み出し動作の間に、フローティングゲート結合により引き起こされる読み出し誤差を回避するため活用される。図１９Ｂは、選択されたメモリセルのビットラインに補償電流を適用するための一実施形態による方法を図示している。これによって、その隣接するメモリセルの１つ以上がプログラム状態にあってそれらのフローティングゲートが正の電荷を有しているときに、読み出し動作中のメモリセルの状態が正確に判定される。曲線４６２を図１９Ｂに再度示す。曲線４６２は、状態Ａにプログラムされ、その後プログラムされた１つ以上の隣接するメモリセルを有するメモリセルを表している。初期のＶｔｈに等しい制御ゲート電圧が選択されたメモリセルに印加された場合に結果として生じる伝導電流が示されている。例えば、初期のＶｔｈに等しい読み出し電圧Ｖｂが、上側ページ読み出しの間にメモリセルに印加される場合、選択されたメモリセルの伝導電流はトリップポイントを下回る何らかのレベルになる。読み出し動作中に印加する制御ゲート電圧を上昇させるよりは、２つの電流レベルの差に実質的に等しい補償電流を印加できる。この規模の補償電流が読み出し動作中に選択されたメモリセルのビットラインに加えられると、最初に確立されたＶｒｂ読み出しレベルの下の検出された伝導電流は、補償電流が加えられたメモリセルの実際の伝導電流に等しくなる。例えば、専用のコンデンサを、伝導電流がそのコンデンサを充電する速度を決定するのに利用する検出技術を使用すると、補償電流とセル伝導電流の両方がそのコンデンサを充電する一因となる（そして、その結果、検出ノードでの電圧降下が生じる）。従って、検出された電流（補償電流が加えられた実際の伝導電流）は、トリップポイント電流以上となる。従って、１つ以上の隣接するメモリセルがプログラムされているときでも、正確な読み出し動作が実行できる。
【０１１２】
選択されたＮＡＮＤストリングに補償電流を供給するために隣接するビットラインに電流を誘発する種々の手段を、種々の実施形態に応じて使用することができる。図２０は、一実施形態にによる、選択されたビットラインのメモリセルを読み出す間における補償電流の使用を図示している。図２０は、３つの検出増幅器ＳＡ１、ＳＡ２、及びＳＡ３を含むメモリ装置を簡略化した図である。検出増幅器ＳＡ１は、ビットライン５０２を介してＮＡＮＤストリング５０１に接続されている。検出増幅器ＳＡ２は、ビットライン５０４を介してＮＡＮＤストリング５０２に接続されている。検出増幅器ＳＡ３は、ビットライン５０６を介してＮＡＮＤストリング５０３に接続されている。各ＮＡＮＤストリングの描写は簡略化されており、各ビットライン上の１つのＮＡＮＤストリングのドレイン選択ゲート５０８、５１０及び５１２、及びワードラインＷＬｉ、ＷＬｉ−１及びＷＬｉ＋１に接続されている例示的なメモリセルだけを示している。
【０１１３】
一実施形態よれば、選択されたＮＡＮＤストリングのメモリセルを読み出す間に使用する補償電流は、選択されたビットラインに電流を誘発するために隣接するビットライン間の容量性結合を利用することによって生成できる。隣接するビットラインの密集した配置のために、それらの間に相対的に強い静電容量が存在する。図２０では、この影響が、コンデンサ５０３（ビットライン５０４とビットライン５０２の間の静電容量を表す）とコンデンサ５０５（ビットライン５０６とビットライン５０４の間の静電容量を表す）によって示されている。このビットライン静電容量のため、隣接するビットラインの間に相対的に強い結合が存在する。隣接する２つのビットライン間で電位の変化を生じさせることによって、過渡電流の流れを電流の流れ５３２及び５３４等のようにすることができる。選択されたＮＡＮＤストリングのビットライン中の電流は、読み出し動作中に補償電流として使用できる。
【０１１４】
隣接するビットライン間での電位のこの変化は、プログラム状態にあると判定された隣接するメモリセルのビットラインに初期化電圧を提供することによって生じさせることができる。読み出されている選択されたＮＡＮＤストリングのビットラインは、図１５について前述したように、検出動作中に、制御された事前充電レベルに維持される（あるいは維持を試みられる）。隣接するビットラインに与えられる初期化電圧が制御レベルの初期化電圧未満である場合には、選択されたビットラインから隣接するビットラインに過渡電流が流れる。図２０の実施形態では、初期化電圧が検出増幅器ＳＡ１とＳＡ３に示すように接地される。他の実施形態では、他の初期化電圧が任意の量の補償電流を生じさせるために使用できる。ビットライン５０２と５０６は、各検出増幅器ＳＡ１とＳＡ３のプルダウン回路２９０を活性化するＩＮＶ信号を引き上げることによって接地できる。
【０１１５】
ワードラインＷＬｉに接続されているＮＡＮＤストリング５０２のメモリセル５２２のための読み出し動作を検討する。ワードラインＷＬｉに接続されているＮＡＮＤストリング５０１と５０３のメモリセルのどちらかが、プログラム状態の選択されたセットの一方にあり、それらのフローティングゲートで正の閾値を有する場合、読み出し動作の精度を高めるためにセル５２２を読み出すときに、補償電流が提供される。個々の補償電流は、電流５３２と５３４によって示されるように、選択されたビットラインと隣接するビットラインのそれぞれの間で誘発できる。ＮＡＮＤストリング５０１のメモリセル５２０がプログラムされると、メモリセル５２０での電荷のフローティングゲート結合によって、メモリセル５２２の閾値電圧が見かけ上、上昇する。その結果として、補償電流５３２が生成されて、ＮＡＮＤストリング５０２を通って流れる伝導電流５０７の低下量が補償される。同様に、メモリセル５２４がプログラムされると、メモリセル５２４での電荷のフローティングゲート結合によって、メモリセル５２２の閾値電圧が見かけ上、上昇する。その結果として、補償電流５３４が生成されて、ＮＡＮＤストリング５０２を通って流れる伝導電流５０７の低下量が補償される。検出増幅器ＳＡ２は、補償電流５３２と５３４を加えた実際の伝導電流５０７に等しいメモリセル５２２の見かけの伝導電流を見る。補償電流５３２と５３４は、ＳＡ２の専用のコンデンサ２５２が充電される速度、及び、ＳＥＮノード２４４が放電する速度を加速するために働く。
【０１１６】
追加の実施形態では、隣接するＮＡＮＤストリング上の他のメモリセルの状態も、補償電流を利用するかどうかを決定するために使用できる。例えば、メモリセル５１４、５１８、５２６、及び５３０等の対角線上に配置されたプログラム状態は、メモリセル５２２を読み出す際に、ビットライン５０２から補償電流を提供するのか、それともビットライン５０６から補償電流を提供するのかを判定するために使用できる。
【０１１７】
図２１は、読み出し動作の間に検出増幅器によって供給される例示的な伝導電流を示すグラフである。曲線５５０は、ＮＡＮＤストリングが読み出し動作のためにバイアスされているときのメモリセルの電流動作を表す。曲線５５０は、隣接するＮＡＮＤストリングの電荷又は電界の影響を無視する。時間ｔ０では、メモリセルを含むＮＡＮＤストリングは、当初、読み出し動作のためにバイアスされる。例えば、時間ｔ０は、図１５Ａから図１５Ｋに示されている読み出し動作で説明されたように、制御された事前充電段階（段階１）又は回復段階（段階３と６）の始まりであってよい。初期バイアス状態を適用後、電流は上昇し、適用された状態でのメモリセルの伝導電流を表すその定常状態ＤＣレベルは下がる。定常状態を超えて上昇した電流は、多くの場合、変位電流と呼ばれている。
【０１１８】
検出された電流の定常状態ＤＣレベルを超える上昇の原因は、選択されたビットラインの寄生容量である。密集した配置で実装されるＮＡＮＤストリングアーキテクチャが装置のビットラインと接地電位の間に大きな寄生容量を生じさせることがある。この寄生容量のために、ＮＡＮＤストリングに読み出し電圧状態を適用し、特にビットラインを所定のレベルまで事前充電すると、変位電流が生じる。
【０１１９】
メモリセルの伝導電流を正確に検出するために、通常、検出期間は、変位電流が消散し、該ストリングを通る電流がその定常状態レベルに落ち着くまで遅らせられる。例えば、時間ｔ３は、読み出し動作の検出段階の開始時であってよい。これは、電流検出が実行される図１５Ａから図１５Ｋの段階４と７の開始時に一致することがある。時間ｔ３は、信号ＦＬＴが高くなって事前充電回路２４０を無効にする時間に相当する。時間ｔ４は、検出期間の最後でありラッチング段階の始まりであってよい。例えば、それは、ＳＴＢ信号が低くストローブされ、出力信号ＩＮＶをラッチする段階５と８の開始を表していてもよい。
【０１２０】
曲線５２２は、ＮＡＮＤストリングが読み出し動作のためにバイアスをかけられるときのメモリセルの電流動作をも表している。しかしながら、曲線５５２は、読み出し動作中に選択されたＮＡＮＤストリングに対する１つ以上の隣接するＮＡＮＤストリングの影響を含んでいる。例えば、制御ビットライン電圧以下の任意の電圧に隣接するビットラインを初期化すると、曲線５５２に示すような、選択されたＮＡＮＤストリングに対する検出増幅器による合計検出電流が生じると考えられる。隣接するビットラインが低電圧に初期化されるときの容量性結合のために、上述したように、隣接するビットラインと選択されたビットラインの間で電流の流れが誘発される。この容量性結合電流は、選択されたビットラインの見かけの変位電流を増加させる。図示するように、曲線５５２はメモリセルの伝導電流を表すＤＣ電流レベルに落ち着くのにさらに長い時間を要する。これは、隣接するビットラインから生じる追加の変位電流に起因する。
【０１２１】
一実施形態によれば、隣接するビットラインからの容量性結合電流から生じるこの追加の変位電流は、補償電流として使用される。１つ以上の隣接するメモリセルが所定のプログラム状態にある場合、それらの対応するビットラインは低電圧に初期化される。これによって、読み出し動作の事前充電段階又は回復段階の開始時に、選択されたビットラインと隣接するビットラインの間で過渡電流の流れが誘発される。誘発された電流の流れは、曲線５５２に示すように、選択されたＮＡＮＤストリングの検出電流に対して影響を与える。この追加の電流を活用するために、伝導電流を検出する期間が調整され（より短い回復期間）、検出中に、追加の変位電流が選択されたビットラインに存在するようになる。その結果、時間ｔ１は検出段階（例えば、段階４と７）の開始として使用することができ、時間ｔ２はラッチング段階（例えば、段階５と８）の開始として使用できる。ｔ１とｔ２の間の時間中に示されているように、検出された電流は、容量性結合された電流に起因してＤＣレベルに落ち着かない。この追加の電流は、隣接するメモリセルの正に帯電したフローティングゲートからの容量性電荷結合に起因して、選択されたメモリセルの閾値電圧の見かけの上昇から生じる選択されたメモリセルを通る伝導電流の低下を補償する。
【０１２２】
図２２は、補償電流を使用した検出時の種々の信号及び電圧レベルを示すタイミング図である。図２２に示す動作は、どの隣接するメモリセルがプログラム状態の所定のセットうちの１つ以上にあるのかを判定した後に行われる第２読み出しである。例えば、図２２は、Ｖｒｂ読み出しレベルで実行された上側ページ読み出し動作に対応していてもよい。前の読み出し動作中にどのメモリセルが状態Ｃにプログラムされるのかを判定した後に、必要であれば、図２２に示すＶｒｂレベル読み出し動作中に補償電流を供給してもよい。信号（Ａ）から（Ｉ）は、動作中に検出されている全てのビットラインに同じである。信号（Ｌ）と（Ｍ）は、先行する読み出し動作の結果として状態Ｃにあると判定されたメモリセルのビットラインに対応する。信号（Ｊ）と（Ｋ）は、先行する読み出し動作の結果として状態Ｃにあると判定されなかったメモリセルのビットラインに対応する。これらのセルの伝導電流は、図示した動作中に検出されて、それらが状態ＥとＡの１方の状態にあるのか、あるいは状態Ｂにあるのかが判定される。図２２はどのセルが状態Ｃにあるのかを判定した後にＶｒＢレベルで読み出された上側ページに関して説明されているが、具現された原則に従った他のタイプの読み出しでも実行できる。
【０１２３】
段階（０）：設定
【０１２４】
段階（０）では、各ビットラインの検出モジュール３８０が、イネーブル信号ＢＬＳを介してその対応するビットラインに接続される。電圧クランプはＢＬＣで有効にされる。
【０１２５】
段階（１）：制御された事前充電
【０１２６】
各検出増幅器２３０は、信号ＩＮＶ  ＬＯＷと、相補信号ＬＡＴ  ＨＩＧＨ（例えば、Ｖｄｄ）を引くリセット信号ＲＳＴで初期化される。事前充電回路２４０は、所定の期間だけ、それらの対応するビットラインを内部検出ノード２４４及び検出ノードＳＥＮ２  ２９４を通して事前充電する。これによって、ビットラインが、内部の導通を検出するための最適電圧（例えば、５００ｍＶ）とされる。図２２（Ｋ）と図２２（Ｍ）に示すように、他の状態だけではなく、状態Ｃにあるメモリセルのビットラインもクランプビットライン電圧レベルに引き上げられる。
【０１２７】
段階（２）状態Ｃのセルに対する検出増幅器ラッチを上書きする
【０１２８】
状態Ｃのセルに対する検出増幅器ラッチを上書きすると、それらのメモリセルのビットラインが接地され、これによって、それらのビットラインと、状態Ｃではないメモリセルを有するそれらに隣接するビットラインの間に電位差が生じる。段階（２）の行為は、状態Ｅ、Ａ又はＢのセルの検出増幅器から、図２０に示されるような状態Ｃのメモリセルのためのあらゆる隣接する検出増幅器に過渡電流の流れ（補償電流）を誘発する。
【０１２９】
状態Ｃのメモリセルのビットラインの場合、ＩＮＶ信号が高い状態になる。同時に、すべてのビットラインのためのＮＣＯ信号がパルスされる。その結果、所定のデータが、状態Ｃにあるメモリセルを有するビットラインの検出増幅器ラッチに戻される。例えば、Ｖｒｃ読み出しレベルでの先の読み出し動作で判定されるようなメモリセルが状態Ｃにあるかどうかの情報は、各ビットラインのデータラッチスタック２２４で維持できる。段階（２）の始まりで、プロセッサ２２２がこのデータを読み出すことができる。該データが、メモリセルが状態Ｃにあることを示す場合には、プロセッサは対応するビットラインラッチ２１４のデータを上書きし、段階（１）のリセットを上書きし、ＩＮＶを高い状態にする。これは、同様に、プルダウン回路２９０を起動することによって対応するビットラインを接地する。
【０１３０】
段階（３）検出
【０１３１】
状態Ｃのメモリセルのビットラインラッチを上書きして、それらのビットラインを接地した後に、各検出増幅器のＦＬＴ信号を引き上げることによって検出段階が開始する。検出段階（３）は、図１５に説明したように実行される。ＦＬＴが高い状態では、内部検出ノード２４４は動的になり、メモリセルの伝導電流は専用コンデンサ２５２を充電する。コンデンサがビットラインの伝導電流のドレインアクションを通して充電されるに従い、ＳＥＮ２４４の電圧がVｄｄから減少する。図１４（Ｉ）は、ＳＥＮノード２４４の電圧降下の一例を示すために簡略化されている。電圧減少の量と速度は、対応するセルの状態によって決まる。状態Ｅのセルは最高の伝導電流を有するため、ＳＥＮノード２４４はそれらのセルについて最も急激に減少する。状態Ａのセルは２番目に高速な速度でそれらの検出増幅器のＳＥＮノード２４４を減少させ、状態Ｂのセルは最も低速な速度でそれらのＳＥＮノード２４４を減少させる。状態ＣのセルはＩＮＶが高くなるため、それらの内部ＳＥＮノード２４４はビットラインから切断され、検出段階中はアクションが起きない。
【０１３２】
重要なことは、補償電流が、状態Ｃのメモリセルがある１つ以上の隣接するビットラインを有する選択されたビットライン（状態Ｅ、Ａ又はＢのセル）からそれらの隣接するビットラインに流れている間に検出段階が完了するということである。さらに短い回復時間で検出することによって、選択されたビットラインの検出電流は、選択されたビットラインと接地された隣接するビットラインの電位差から生じるあらゆる補償電流（過渡）が加えられるそれら各メモリセルの実際の伝導電流に等しくなる。図２１を再び見ると、検出段階（３）の開始は時間ｔ１に相当し、ラッチ段階（４）の開始は時間ｔ２に相当する。
【０１３３】
段階（４）：ラッチング
【０１３４】
検出期間の最後に、ＳＥＮは、ビットラインの伝導電流（及びあらゆる補償電流）に応じて何らかの電圧に減少する。検出された伝導電流が検出期間に使用される限界電流レベルを超えている場合、ＳＴＢがＬＯＷをストローブするときに、出力信号ＩＮＶが高状態となりラッチ２１４によってラッチされる。Ｖｒｂ読み出し基準レベルを使用する我々の例では、状態Ｅ又はＡのセルが限界電流レベルを超える伝導電流を有するため、それらの出力信号は高状態となってラッチ２１４にラッチされる。検出された伝導電流が限界電流レベルを下回っている場合には、出力信号ＩＮＶはＬＯＷのままとなり、ＳＴＢがＬＯＷをストローブするときにはラッチ２１４は変更されない。我々の例では、状態Ｂのセルは限界電流レベルを超える伝導電流を有するため、それらの出力信号は低状態のままとなり、ラッチ２１４は変更されない。
【０１３５】
段階５：バスへの読み出し
【０１３６】
読み出し段階では、制御信号ＮＣＯが、ラッチされた信号ＳＥＮ２を読み出しバス２９２へ読み出すことができる。
【０１３７】
他の実施形態では、図１５に説明されているように、検出は複数のパスで実行できる。例えば、Ｄ．Ｃ．検出とＡ．Ｃ．検出の組み合わせや複数のＡ．Ｃ．検出を使用できる。複数パス技術が利用される場合は、説明されるように短縮された回復時間を用いて検出段階のいくつか又はすべてを利用できる。一実施形態では、最後の検出段階だけが短縮回復時間を有する。
【０１３８】
図２３は、必要な場合に、１つ以上の隣接するビットラインからの補償電流を使用して不揮発性メモリを読み出すための１つの実施形態による方法を示すフローチャートである。他のメモリアーキテクチャが使用できることが理解されるが、例示的な目的のため、図２３は図２０に描かれているメモリシステムに関して説明される。ステップ６００では、選択されたビットラインに隣接する第１ビットライン上の隣接メモリセルが読み出されて、その隣接メモリセルがプログラム状態にあるか否かが判定される。例えば、メモリセル５２０は、それがプログラムされ、そのフローティングゲートに正の電荷を有しているか否かを判定するために読み出すができる。ステップ６０２では、選択されたビットラインに隣接する第２ビットライン上の隣接メモリセルが読み出されて、それがプログラム状態にあるか否かが判定される。例えば、メモリセル５２４は、それがプログラムされ、そのフローティングゲートが正の電荷に帯電しているか否かを判定するために読み出すことができる。一実施形態では、ステップ６００と６０２は、同時に実行され、制御ゲートが選択されているワードラインに共通に接続されているすべてのメモリセルで実行されてもよい。ステップ６００と６０２は、多様な実施形態に従って多数の変形を含むことがある。例えば、読み出しを実行して、隣接するメモリセルがプログラム状態のセットからの１つ以上の状態にあるかどうかを判定してもよい。バイナリシステムでは、隣接するメモリセルが単独のプログラム状態にあるかどうかを判定するために各ステップを実行できる。マルチ状態システムでは、ステップ６００と６０２は、隣接するメモリセルが一実施形態の状態Ｃにプログラムされるかどうかを判定することを含んでいてもよい。別の実施形態では、ステップは、それらが状態Ｂ又はＣにプログラムされているのか、状態Ａ、Ｂ又はＣにプログラムされているのか、あるいはその任意の変形にプログラムされているのかを判定できる。他のマルチ状態構成又は追加の状態のレベルを利用する実施形態では、追加の又は代替のプログラム状態をステップ６００又は６０２に適用できる。（例えば、さらに高度な技術が、多様な初期化電圧及び／又はサンプリング期間で使用されている場合には）メモリセルの正確な状態が、ステップ６００又は６０２で判定され、あるいは単にそれが所定のプログラムレベルにあるのか、あるいはそのレベルを超えているのかが判定される。
【０１３９】
ステップ６０４では、第１隣接ビットライン上のメモリセルがステップ６００で適用された基準に従ってプログラムされたと判定されたか否かに基づいて、動作が分岐する。メモリセルがプログラムされている場合、ステップ６０６で初期化電圧が第１隣接ビットラインに印加される。選択されたビットラインと第１隣接ビットラインの間の容量性結合のために、選択されたビットラインから第１隣接ビットラインを流れる過渡電流が誘発される。ステップ６０８では、第２隣接ビットライン上のメモリセルがステップ６０２で適用された基準に従ってプログラムされたと判定されたか否かに基づいて、動作が分岐する。第２メモリセルがプログラムされている場合、初期化電圧はステップ６１０で第２隣接するビットラインに印加される。選択されたビットラインと第２隣接ビットラインの間の容量性結合のために、選択されたビットラインから第２隣接するビットラインを流れる過渡電流が誘発される。一実施形態では、ステップ６０６と６１０は、同時に実行され、選択されたワードラインに共通して接続されているメモリセルのすべてのビットラインに同時に実行される。ステップ６１２では、選択されたビットライン上のメモリセルは、説明されているようにさらに短い回復時間（時間で上昇したサンプル期間）によって読み出される。１つ以上の隣接ビットラインに初期化電圧が与えられて各隣接ビットラインを通る電流が誘発されると、容量性結合が選択されたビットライン内で変位電流を生じさせる。隣接するビットラインからの結合された変位電流が消散されない程度のより短い回復時間で読み出すことによって、変位電流はプログラムされた近傍系から選択されたメモリセルのフローティングゲートに対する正の電荷結合を補償できる。
【０１４０】
図２３の種々の動作を実行する実施形態には、多くのバリエーションが存在する。すでに言及されたように、ステップ６００と６０２は、メモリセルが任意の数の状態にプログラムされるかどうかを判定することを含む場合がある。さらに、それらのステップが、メモリセルの正確な状態、または、それが単に所定レベルを超えてプログラムされているか否かを判定することを含む場合がある。それと関連して、ステップ６０６、６１０及び６１２のバリエーションが種々の実施形態で実施できる。一実施形態では、ステップ６０６と６１０は、あらゆるインスタンスで同じ電圧にビットラインを初期化することを含む。他の実施形態では、印加された初期化電圧が、ステップ６００又は６０２で判定されたメモリセルの状態に基づいて選択される。
【０１４１】
ビットラインを単に接地する他に、さまざまな初期化電圧を提供できる。ビットラインが初期化されるレベルは、読み出されている選択されたビットラインと隣接するビットラインの間の電圧の差に直接的に影響を及ぼす。隣接するビットラインにより低い電圧が印加されると、電圧に大きな差が生じる。ビットライン間の電圧の大きな差は、その間により大きな過渡電流を誘発する。図２１を見ると、低い方の初期化電圧は、選択されたビットラインでのより大きな変位電流のために、曲線５５２を上方及び右側にシフトさせる。より大きな初期化電圧は、その反対の影響を及ぼす。
【０１４２】
一実施形態では、ステップ６００又は６０２で判定されたメモリセルの実際の状態が、ビットラインに特定の初期化電圧を印加するために使用される。印加された初期化電圧は、隣接するメモリセルが高いプログラム状態にあることによって選択されたビットラインから大きい電流結合が誘発されると、低くなる。より大きい電流は、選択されたメモリセルに結合する隣接メモリセルのフローティングゲート上に大きな正の電荷を補償し、そこで導伝電流を減少させる。
【０１４３】
限定されない一例として、電流検出方法に５００ｍＶの制御ビットライン電圧を利用する実施形態を検討する。メモリセルが４つの状態（Ｅ、Ａ、Ｂ及びＣ）のデータを蓄積するように構成される場合、隣接するメモリセルのビットラインは、(ステップ６０６又は６１０で)メモリセルが状態Ｃにプログラムされている場合には接地に、状態Ｂにプログラムされている場合には１５０ｍＶに、状態Ａにプログラムされている場合には３００ｍＶに初期化できる。当業者に明らかなように、他のバリエーションもある。
【０１４４】
初期化電圧を調整又は選択するのと同様に、サンプリング期間を隣接するメモリセルの状態に基づいて選択又は調整することができる。図２２に示すように、サンプリング期間は、隣接するビットライン上の動きから生じる過渡変位電流を捉えるために、時間（短い回復時間）に設定されている。サンプリング期間は、検出中により多く又はより少ない変位電流が選択されたビットラインに存在するように、隣接するメモリセルの状態に応じて選択することが可能である。曲線５５２に示すように、バイアスの後のサンプリングが迅速であるほど、選択されたＮＡＮＤストリングに存在する変位電流が多くなる。従って、隣接するメモリセルがより高い状態にプログラムされ、そのフローティングゲートでより大きい正の電荷を帯電しているときには、サンプリングをより早期に実行できる。４つの状態のアーキテクチャの例を続けると、隣接するメモリセルの実際の状態に依存する個々のサンプリング期間を確立してもよい。隣接するメモリセルが状態Ａにプログラムされる場合（大きくないが、いくらかの正の電荷を帯電している）は、選択されたＮＡＮＤストリング内に小さい変位電流が存在するように、サンプリング期間を第１量に調整してもよい。隣接するメモリセルが状態Ｂにプログラムされる場合は、さらに多くの変位電流が選択されたＮＡＮＤストリング内に存在するように、サンプリング期間をより早くしてもよい。隣接するメモリセルが状態Ｃにプログラムされる場合は、多大な変位電流が存在するように、サンプリング期間をよりいっそう早くしてもよい。特定の実装の要件及びニーズに従って、種々のサンプリング期間を選ぶことができる。
【０１４５】
種々の実施形態では、選択初期化電圧及び／又はさまざまなサンプリング期間の組み合わせを使用できる。５つ以上の状態を含む装置の場合、追加の初期化電圧及び／又はサンプリング期間を使用できる。
【０１４６】
特定のタイプのメモリアーキテクチャに適用するために、実施形態に従って、図２３で具現化される原則の多数のバリエーションが使用することができる。これらのいくつかを、以下に限定されない例として説明する。図２４は、読み出し動作を実行するための全ビットラインアーキテクチャを利用する一実施形態の方法を示すフローチャートである。図２４の読み出し動作は、状態ＢとＣが同じ上側ページビット値を共用する符号化方式を利用する４つの状態のメモリセル用の例示的な上側ページ読み出し動作である。読み出しは、各メモリセルの上側ページビットの値を判定するために行われる。図１２を参照すると、上側ページ読み出しは、メモリセルが状態ＥとＡの一方にあるのか、状態ＢとＣの一方にあるのかを判定するために、基準読み出しレベルＶｒｂで行われる。Ｖｒｂ読み出し電圧を印加中に導電するメモリセルは、メモリセルが状態Ｅ又はＡのどちらかにあり、従ってその上側ページビットが１に設定されていることを示す。Ｖｒｂ読み出し電圧の印加中に非導電であるメモリセルは、メモリセルが状態Ｂ又はＣのどちらかにあり、従ってその上側ページビットがゼロに設定されていることを示す。
【０１４７】
ステップ６２０から６３１は、読み出されているメモリアレイのブロック内のあらゆるビットラインに同時に実行され、単一のワードラインのメモリセルを読み出すことに相当する。各ビットラインに対しては、ステップは、読み出されているワードラインに接続されているそのメモリセルを読み出すことに相当する。示されている特定の実施形態では、これらのステップは、選択されたワードライン上のどのメモリセルが状態Ｃにプログラムされるのかを判定するために実行される。状態Ｃにプログラムされていると判定されたそれらのセルは、Ｖｒｂ読み出しレベルを使用して残りのセルを読み出すときに、それらの対応するビットラインが初期化電圧に設定される。
【０１４８】
ステップ６２０で、ビットラインごとのデータラッチ２２４の下側のデータラッチが、導通しているメモリセルを示す論理０に設定される。ステップ６２２では、各ビットラインの検出増幅器がリセットされる。ステップ６２２は、信号ＬＡＴをＶｄｄに引き上げるだけではなく、検出ノード２４４をＶｄｄに引き上げ又は帯電させるリセット信号ＲＳＴによって検出増幅器を初期化することを含むことがある。一実施形態では、ステップ６２２は図１５の段階１に相当する。ステップ６２４では、選択されたワードラインの各メモリセルがＶｒｃ基準読み出し電圧を使用して読み出されて、メモリセルが状態Ｃにあるのか、あるいはさらに低い状態にあるのかが判定される。一実施形態では、ステップ６２４は図１５の段階２から８に相当する。このような実施形態では、ツーパス検出プロセスが使用され、これによって、後の検出段階の間により高い導電性のメモリセルのビットラインの接地を通してソースラインバイアスが削減されて、選択されたセルの状態がさらに正確に検出される。他の実施形態では、複数パスプロセスは使用されず、ビットラインを充電し（例えば、段階３）、１つの検出動作を実行する（例えば、段階４）ことによって、さらに簡略なシングルパス検出技法が利用される。
【０１４９】
ステップ６２６では、第１検出動作の結果（又はその一部）を記憶できる。ステップ６２６は、図１５に示されるように読み出し段階を含むことができる。例えば、非導電性であると判定されるそれらのセルは、セルの上側ページビットが論理「０」であるということは検出の結果として分かるため、ラッチ２２４の対応する上側データラッチにゼロを記憶させることができる。導電性であったそれらのメモリセルは、それらの対応する上側データラッチに値を記憶させない。これは、それらの上側ページビットが論理「１」であるのか論理「０」であるのかがまだ分からないためである。これらのセルは状態Ｅ、Ａ、及びＢの何れかである可能性があり、それらの上側ページビットの値はステップ６３２での検出中に判定される。
【０１５０】
特定のビットラインについて導通が検出された場合、ステップ６２８でその対応する下側のデータラッチ２２４が論理「０」に維持され、導電性メモリセルであることが示される。特定のビットラインについて導通が検出されなかった場合、ステップ６２８でその対応する下側のデータラッチが論理「１」に設定され、非導電性メモリセルであることが示される。下側のデータラッチの状態は、以後の検出動作の間に各ビットラインに適切な状態を設定するためにプロセッサ２２４によって使用される。上側データラッチは検出動作のための実際の上側ページデータを記憶するために使用されるので、下側のデータラッチがこの情報を記憶するために使用される。他の実施形態では、下側データラッチの代わりに追加のデータラッチを使用できる。同様に、下側ページ読み出しが実行されている場合、上側データラッチは、いつ初期化電圧をビットラインに印加するのかを決定するために必要とされる情報を記憶するために使用でき、下側データラッチは実際の下側のページデータを記憶するために使用される。
【０１５１】
Ｖｒｂレベルでの第２呼び出し動作は、各下側データラッチに適切な論理値を設定した後に開始する。この方法のこの部分は、図２０のタイミング図に相当する。第１に、ステップ６３０では、各検出増幅器がＲＳＴ信号（例えば、図２０の段階１）をアサートすることによってリセットされる。ステップ６３１では、導電性メモリセルを有するそれらのビットラインのために、プロセッサ２２２が、状態マシン１２２の方向に従って、特殊な処置を講じる必要がないことを示す「０」を下側データラッチから読み出す。その結果、信号ＬＡＴは、ビットライン及び内部検出ノード２４４をＶｄｄに充電することになるＶｄｄ（ＩＮＶ接地済み）に維持される。非導電性メモリセルを有するそれらのビットラインの場合、プロセッサ２２２は、下側データラッチから、ビットラインが以後の読み出し動作中に接地されなければならないことを示す「１」を読み出す。従って、プロセッサ２２２は、ビットラインを接地させるために、ビットラインラッチ２１４に適切な状態を上書き設定する。ビットラインラッチ２１４に状態を設定することによって、信号ＬＡＴは接地に設定され、その結果ビットラインが接地される。
【０１５２】
ビットラインを接地した結果として、電流の流れが、接地されたビットラインと状態Ｃ（ビットラインがＶｄｄに充電されるようにＩＮＶが低い状態）にないメモリセルを有するあらゆる隣接するビットラインの間で生じる。状態Ｃにないセルのビットラインに生じる変位電流は、図２０から図２２に描かれているように補償電流として働く。この補償電流は、ステップ６３２から６３４の第２読み出し動作の間に利用される。
【０１５３】
ステップ６３２と６３４は、導電性メモリセルを有するそれらのビットラインについてだけ実行される。非導電性メモリセルを有するビットラインは、状態Ｃにあるとして以前に判定されている。従って、Ｖｒｂレベルでこれらのメモリセルの読み出しを行うことは不必要である。しかしながら、他の実施形態では、ステップ６３２と６３４を全てのビットラインに実行してもよい。ステップ６３２では、導電性メモリセルの各ビットラインがＶｒｂ読み出しレベルで読み出される。ステップ６３２は、図２２の段階３と段階４に示すように実行できる。他の実施形態では、以後の検出段階の間にソースラインバイアスを削減、排除することによってより正確な読み出しを獲得するために、ステップ６３２でマルチパス検出プロセスを使用できる。ＦＬＴは、検出プロセスを開始するために高い状態とされる。ＦＬＴが高い状態である期間は図２１に説明されるように調整され、容量性結合から生じる変位電流がビットラインにあるように短い回復時間が提供される。ステップ６３２でメモリセルを読み出し、ビットラインラッチ２１４での出力をラッチした後、ステップ６３４で結果が記憶される（ステップ６３４は、図２２の読み出し段階（５）を含むことができる）。
【０１５４】
マルチパス検出技術が実行されると、前述されたように、第２（又は以後の）検出段階の回復時間をより短くすることができる。単一パス検出技術が実行されると、単一検出段階の回復時間をより短くすることができる。プログラムされている隣接するメモリセルのビットラインを接地することにより生じる変位電流は、容量性結合のために読み出されているビットラインに補償電流を提供する。ビットラインの間を流れる補償電流により、検出増幅器の各検出ノードが、補償電流がなしの場合よりも高速で放出することになる。補償電流は、プログラムされた隣接する全メモリセルのフローティングゲートに蓄積される電荷の一部の容量性結合から生じるメモリセルの減少した伝導電流に実質的に等しくなると考えられる。従って、補償電流は、専用のコンデンサ２５２に、隣接するメモリセルがプログラムされていないときの通常の速度で充電させる。従って、それらのセルのより正確な読み出しは、１つ以上のプログラムされた隣接するメモリセルから生じる検出ノードの減速した放電速度を補償することによって実現できる。
【０１５５】
前述されたように、ある特定の実装のニーズに従って多数のバリエーションが存在する。例えば一実施形態では、ステップ６２０から６２８は、追加の読み出し基準電圧を使用して繰り返すことができる。ステップ６３２で対象とされた読み出しが、例えばＶｒａ読み出し基準電圧を使用して実行されなければならない場合には、ステップ６２０から６２８を、どのセルが状態Ｂ（状態Ｃだけではない）にあるのかを判定するために繰り返すことができる。このデータはステップ６２８で追加のデータラッチに記憶することができ、状態Ｃのメモリセルのあるビットラインの初期化電圧よりも高い初期化電圧にそれらのセルのビットラインを初期化するために使用できる。隣接するビットラインで小さい補償電流を誘発するために、より大きな初期化電圧を状態Ｂのセルのビットラインに印加することもできる。加えて、図２４の方法は、図１３Ａから図１３Ｃに説明されるように符号化方式を使用する実施形態での下側ページ読み出し用に容易に修正できる。この方法は、このような実施形態での下側ページ読み出しがＶｒｂ基準読み出しレベルで実行されるため、本質的に同じである。このような方式では、下側データラッチがステップ６２６と６３４で実際のデータを記憶するために使用されるので、上側データラッチはステップ６２０から６２８の間にどのセルが状態Ｃであるかを判定した情報を記憶するために使用できる。図２４の方法は、完全シーケンス読み出し動作用にも修正できるであろう。例えば、Ｖｒａ基準レベルで読み出しを行うとき（ステップ６３２から６３４）に、ステップ６２０から６２８を１回以上実行できる。これによって、どのセルが状態Ｂにあるのか、及び／又は、どのセルが状態Ｃにあるのかを判定して、適切な初期化電圧を印加することができる。Ｖｒｂ基準レベルで読み出しを行うとき（ステップ６３２から６３４）に、ステップ６２０から６２８を実行して、どのセルが状態Ｃにあるのかを判定することができる。本発明の開示の範囲内で、他の実施形態に従う多くの他の変形例及び代替策を作成できる。
【０１５６】
図２５は、奇数／偶数ビットラインアーキテクチャを利用する別の実施形態の読み出し動作を示している。図２５の方法は、奇数ビットライン又は偶数ビットラインのどちらかに接続されているブロックの単一のワードラインに沿ってメモリセルを読み出すために使用できる。図２４の方法と同様に、図２５の方法は上側ページ読み出しのためである。但し、下側ページ又は他のタイプの読み出し（例えば、完全シーケンスを使用してプログラムされるセル）が具現される原則に従って実行してもよい。図２５では、ステップ６４０から６５１が各奇数ビットラインについて実行され、ステップ６５２から６５６が各偶数ビットラインについて実行される。他の実施形態では、ステップ６４０から６５１は、偶数ビットラインについて実行され、ステップ６５２から６５６は奇数ビットラインに実行されてもよい。
【０１５７】
図２５の方法はステップ６４０で開始し、各奇数ビットラインの下側データラッチは、導通するメモリセルを示す論理「０」に設定される。ステップ６４２では、奇数ビットライン用の検出増幅器が、ＲＳＴ信号の引き上げによってリセットされる。リセット信号ＲＳＴに応えて、各検出増幅器の内部検出ノード２４４がＶｄｄに引き上げられ、信号ＬＡＴはＶｄｄに引き上げられる。ステップ６４４では、奇数ビットラインに接続されている選択されたワードラインのメモリセルが、Ｖｒｃ読み出しレベルを使用して読み出される。図２４のように、ステップ６４４は単一パス又はマルチパスの検出技術を使用して実行できる。ステップ６４６では、ステップ６４４の結果が記憶される。Ｖｒｃ制御ゲート電圧が印加されたときに非導電性であったメモリセルの場合、それらの上側ページビットが０に設定されていることを示すために、論理「０」がそれぞれの対応する上側データラッチに記憶される。奇数ビットラインに接続されている導電性メモリセルは、ステップ６４６に値を記憶させない。この瞬間には、これらのメモリセルが状態Ｅ、Ａ及びＢの内の１つの状態にあるということが分かるだけであり、従ってそれらの上側ページビットの値は未知である。ステップ６４８では、下側データラッチに記憶される値は、前の読み出しの結果に応じて調整される。非導電性メモリセルのビットラインの場合、下側データラッチは論理「１」に設定される。導電性メモリセルのビットラインの場合、下側データラッチは論理「０」で維持される。
【０１５８】
ステップ６５０では、第２読み出し動作がＶｒｂ読み出しレベルで開始する。第１に、各奇数ビットラインのための検出増幅器はステップ６５０でリセットされる。ステップ６５１では、各奇数ビットラインに関連するプロセッサ２２２が、それぞれが読み出しのためにどのように設定されなければならないのかを決定するために関連する下側データラッチから値を読み出す。導電性メモリセルを有するそれらの奇数ビットラインの場合、プロセッサは論理「０」を読み出し、状態マシン１２２の方向に従って、特別な処置は講じない。従って、信号ＬＡＴとＳＥＮは、内部検出ノード２４４をＶｄｄに充電することになるＶｄｄに引き上げられる。非導電性メモリセルを有するそれらの奇数ビットラインの場合、プロセッサ２２２は、下側データラッチから、該ビットラインが以後の読み出し動作の間に接地されなければならないことを示す論理「１」を読み出す。その結果、プロセッサは、ビットラインを接地するために、ビットラインラッチ２１４に適切な状態を上書き設定する。以後、信号ＬＡＴは接地に設定され、ビットラインは接地される。
【０１５９】
各奇数ビットラインメモリセルのメモリセルが状態Ｃにプログラムされているかどうかを判定した後に、Ｖｒｂ読み出しレベルで偶数ビットラインの読み出しを開始する。第１に、各偶数ビットライン用の検出増幅器がステップ６５２でリセットされる。ステップ６５４では、選択されているワードラインに接続されている各偶数ビットラインのメモリセルが読み出される。図１５に関して説明されたマルチパス検出技術、又は、より簡略な単一パス技術を使用できる。奇数ビットラインの場合、ステップ６４４でＶｒｃ読み出しレベルで非導電性であると判定されたそれらのメモリセルは、ステップ６５０で対応するビットラインが接地されている。これは接地された隣接する奇数ビットラインを有する任意の偶数ビットラインからの電流を生じさせる。選択された偶数ビットラインの結果として生じる変位電流は、補償電流として働く。この補償電流がステップ６５４から６５６の第２読み出し動作の間に利用される。
【０１６０】
ステップ６５４での読み出しは、容量性結合から生じる補償電流が適切な偶数ビットラインに存在するように、通常より短い回復時間で実行される。すなわち、状態Ｃにある選択されたワードラインのメモリセルとともに奇数ビットラインに隣接するそれらの偶数ビットラインには、読み出し動作の間にその中を補償電流が流れる。短い回復時間を使用して偶数ビットラインのメモリセルを読み出した後に、結果がステップ６５６で記憶される。セルがＶｒｂ読み出しレベルで導電性である場合には、上側ページビットが「１」であると判定され、従ってそれに対応する上側データラッチが論理「１」に設定される。セルがＶｒｂ読み出しレベルで非導電性である場合には、上側ページビットが「０」であると判定され、それに対応する下側データラッチが論理「０」に設定される。
【０１６１】
図２６は、奇数／偶数ビットラインアーキテクチャの奇数ビットラインごとに上側ページ読み出しを実行するために使用される一実施形態による方法である。一実施形態では、図２６は、上側ページの奇数ビットラインと偶数ビットラインの完全な読み出しを完了するために、図２５のステップ６５６の後に実行できる。ステップ６６０から６７１は、選択されたワードラインのメモリセルが状態Ｃにプログラムされているかどうかを判定するために、偶数ビットラインごとに実行される。これらのステップは、奇数ビットラインについて実行される図２５のステップ６４０から６５１に対応する。各偶数ビットラインの下側ラッチは、ステップ６６０で導通するメモリセルを示す論理「０」に設定される。ステップ６６２では、検出増幅器がリセットされ、これによって、内部検出ノード２４４をＶｄｄに充電するために信号ＳＥＮとＬＡＴがＶｄｄに設定される。ステップ６６４では、選択されたワードラインに接続されている偶数ビットラインの各メモリセルが、Ｖｒｃ読み出しレベルで読み出される。ステップ６６４で非導電性であると判定されたそれらのメモリセルの場合、ステップ６６６で値「１」が適切な上側データラッチに記憶される。ステップ６６８では、偶数ビットライン用の下側データラッチが、ステップ６６４での読み出しの結果に応じて設定される。非導電性メモリセルの場合、下側データラッチは論理「１」に切り替えられるが、導電性メモリセルの場合、下側データラッチは論理「０」に維持される。
【０１６２】
各偶数ビットラインのための検出増幅器は、ＲＳＴ信号の引き上げによってステップ６７０でリセットされる。ステップ６７１では、下側データラッチが論理「１」に設定されたそれらのビットラインの場合、信号ＬＡＴとＳＥＮがＶｄｄに引き上げられ、対応する検出増幅器の内部検出ノード２４４のＶｄｄへの充電を生じさせる。下側データラッチが論理「０」に設定されたそれらのビットラインの場合、対応するプロセッサ２２２がＬＡＴを設置に設定し、それらのビットラインが接地される。
【０１６３】
方法は、次に、ステップ６７２から６８０に進む。ステップ６７２から６８０では、奇数ビットラインがＶｒｂ読み出しレベルで読み出される。ステップ６７２では、メモリセルが既に状態Ｃにあるか否かが、図２５のステップ６４４の結果から判定される。セルが既に状態Ｃにある判定された場合には、図２５のステップ６４６で記憶されたように、そのメモリセルの結果がステップ６７４で維持される。残りの各奇数ビットラインの場合、方法はステップ６７６に進む。ステップ６７６では、対応する検出増幅器がリセットされる。ステップ６７８では、選択されたメモリセルがＶｒｂ読み出しレベルで読み出される。プログラムされたメモリセルのビットラインを接地すると、容量性結合に起因して各隣接奇数ビットラインに補償電流が生じる。ステップ６７８では、奇数ビットラインは、サンプリング期間の間に補償電流が奇数ビットラインに存在するように、短い回復時間で読み出される。ステップ６８０で、Ｖｒｂレベル読み出しの結果が記憶される。Ｖｒｂ読み出し電圧が印加されたときに導電性であるメモリセルは、状態ＥとＡの一方の状態にあり、従って上側ページビットが論理「１」に設定されることが決定される。これらの各メモリセルの上側データラッチはステップ６８０で論理「１」に設定される。Ｖｒｂ読み出し電圧が印加されたときに導電性でないメモリセルは、状態ＢとＣの１方の状態にあり、従ってそれらの上側ページビットが論理「０」に設定されることが決定される。これらの各メモリセルの上側データラッチはステップ６８０で論理「０」に設定される。
【０１６４】
本発明の前記詳細な説明は、図解及び説明の目的のために提示されてきた。本発明を、網羅的あるいは開示された正確な形式に限定することは目的ではない。前記教示を鑑みて多くの変型及び変形が可能である。説明されている実施形態は、本発明の原理及びその実用化を最もよく説明し、それによって当業者が多様な実施形態において、及び熟考された特定の用途に適しているような多様な変型で本発明を最もうまく活用できるようにするために選ばれた。本発明の範囲がこれに添付される請求項によって明示されることが意図される。
【図面の簡単な説明】
【０１６５】
【図１】ＮＡＮＤストリングの平面図である。
【図２】ＮＡＮＤストリングの等価回路図である。
【図３】ＮＡＮＤストリングの断面図である。
【図４】ＮＡＮＤフラッシュメモリセルのアレイのブロック図である。
【図５】不揮発性メモリシステムのブロック図である。
【図６】不揮発性メモリシステムのブロック図である。
【図７】図５及び図６の検出ブロックの一実施形態を示すブロック図である。
【図８】図７の検出モジュールの一実施形態の概略図である。
【図９】不揮発性メモリをプログラムするためのプロセスの一実施形態を説明するフローチャートである。
【図１０】不揮発性メモリセルの制御ゲートに適用される例示的な波形である。
【図１１】閾値電圧の分布の例示的なセットを示す。
【図１２】閾値電圧の分布の例示的なセットを示す。
【図１３Ａ】例示的な閾値電圧の分布を示し、不揮発性メモリをプログラムするための例示的なプロセスを説明する。
【図１３Ｂ】例示的な閾値電圧の分布を示し、不揮発性メモリをプログラムするための例示的なプロセスを説明する。
【図１３Ｃ】例示的な閾値電圧の分布を示し、不揮発性メモリをプログラムするための例示的なプロセスを説明する。
【図１４】例示的な閾値電圧分布とソースラインバイアスの影響を示す。
【図１５】検出モジュールの動作の一部を説明するタイミング図である。
【図１６】不揮発性メモリを読み出すプロセスの一実施形態を説明するフローチャートである。
【図１７】不揮発性メモリから１ページのデータを読み出すプロセスの一実施形態を説明するフローチャートである。
【図１８Ａ】隣接フローティングゲートに蓄積される電荷に基づいた電界の結合のための、例示的な個体群のメモリセルのフローティングゲート上に蓄積される見かけの電荷のシフトを示す。
【図１８Ｂ】隣接フローティングゲートに蓄積される電荷に基づいた電界の結合のための、例示的な個体群のメモリセルのフローティングゲート上に蓄積される見かけの電荷のシフトを示す。
【図１９Ａ】隣接フローティングゲートに蓄積される電荷に基づいた電界の結合のための、例示的なメモリセルの伝導電流に対する影響を示す。
【図１９Ｂ】隣接フローティングゲートに蓄積される電荷に基づいた電界の結合のための、例示的なメモリセルの伝導電流に対する影響を示す。
【図２０】一実施形態による補償電流を示しているメモリシステムの簡略化された回路図である。
【図２１】補償電流使用時に検出増幅器で検出される例示的なメモリセルの伝導電流を示すグラフである。
【図２２】補償電流を使用して検出する間の検出モジュールの動作のタイミング図である。
【図２３】補償電流を使用してデータを読み出すプロセスの一実施形態を説明するフローチャートである。
【図２４】全ビットラインアーキテクチャ内の上側ページからデータを読み出すためのプロセスの一実施形態を説明するフローチャートである。
【図２５】奇数／偶数ビットラインアーキテクチャで上側ページからデータを読み出すためのプロセスの一実施形態を説明するフローチャートである。
【図２６】奇数／偶数ビットラインアーキテクチャで上側ページからデータを読み出すプロセスの一実施形態を説明するフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成20年2月19日(2008.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶装置からデータを読み出す方法であって、
不揮発性記憶要素の第１グループの第１不揮発性記憶要素を読み出して、前記第１不揮発性記憶要素が第１プログラム状態にプログラムされているか否かを判定するステップと、
前記第１不揮発性記憶要素が前記第１プログラム状態にあると判定された場合に、前記第１グループのビットラインに初期化電圧を印加し、その印加によって不揮発性記憶要素の第２グループのビットラインに第１電流を生じさせるステップと、
前記第１不揮発性記憶要素が前記第１プログラム状態にプログラムされている場合において、前記第１電流が不揮発性記憶要素の前記第２グループの前記ビットラインにある間に、前記第２グループの第２不揮発性記憶要素を読み出すステップと、
を備えている方法。
【請求項２】
前記第１不揮発性記憶要素を読み出す前記ステップが、
前記第１不揮発性記憶要素の閾値電圧が、前記第１プログラム状態に対応する第１基準読み出しレベル以上であるか否かを判定するステップ、
を備えていることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１不揮発性記憶要素を読み出す前記ステップが、
前記第１不揮発性記憶装置の伝導電流が、前記第１プログラム状態に対応する第１ブレークポイントレベル以上であるか否かを判定するステップと、
を備えていることを特徴とする請求項１に記載の方法。
【請求項４】
前記初期化電圧を印加する前記ステップが、前記第１グループの前記ビットラインと前記第２グループの前記ビットラインの間に電位差を生じさせることによって前記第２グループの前記ビットラインに前記第１電流を誘発し、容量性結合によって前記第１電流が前記第２グループの前記ビットラインから前記第１グループの前記ビットラインに流れることを特徴とする請求項１に記載の方法。
【請求項５】
前記印加するステップが、
不揮発性記憶要素の前記第１グループの前記第１ビットラインを接地させるステップ、
を含んでいることを特徴とする請求項１に記載の方法。
【請求項６】
前記第２不揮発性記憶要素を読み出す前記ステップが、
第１サンプリング期間の間に前記第２不揮発性記憶要素の伝導電流を検出し、前記第１電流が前記伝導電流の見かけの値を増加させるステップ、
を含んでいることを特徴とする請求項１に記載の方法。
【請求項７】
前記第１不揮発性記憶要素が前記第１プログラム状態にプログラムされていない場合に、不揮発性記憶要素の前記第２グループの前記ビットラインに前記第１電流を生じさせないで前記第２不揮発性記憶要素を読み出すステップ、
をさらに備えている請求項６に記載の方法。
【請求項８】
前記第２グループの前記ビットラインに前記第１電流を生じさせないで読み出す前記ステップが、第２サンプリング期間中に実行され、前記第１サンプリング期間が前記第２サンプリング期間の前に存在することを特徴とする請求項７に記載の方法。
【請求項９】
前記第２不揮発性記憶要素を読み出す前記ステップが、不揮発性記憶要素の前記第２グループの検出回路における電圧レベルが、第１期間内に、第２プログラム状態に対応する所定レベルより小さい値に低下するか否かを検出するステップを含んでおり、
前記第２グループの前記ビットラインの前記第１電流が、第１期間中に前記検出回路の前記電圧レベルが低下するまで速度を上げる、
ことを特徴とする請求項１に記載の方法。
【請求項１０】
不揮発性記憶要素の前記第１グループが第１ＮＡＮＤストリングであり、
不揮発性記憶要素の前記第２グループが、前記第１ＮＡＮＤストリングに隣接する第２ＮＡＮＤストリングである、
ことを特徴とする請求項１に記載の方法。
【請求項１１】
前記第１不揮発性記憶要素が第１ワードラインに接続されており、
前記第２不揮発性記憶要素が前記第１ワードラインに接続されている、
ことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記第１プログラム状態が、不揮発性記憶要素の前記第１グループがプログラムされる複数の状態の１つであり、
前記初期化電圧が第１初期化電圧であり、
前記読み出すステップが、前記第１不揮発性記憶要素が前記第１プログラム状態にプログラムされているのか、または、前記複数の状態のうちの少なくとも１つの他のプログラム状態にプログラムされているのかを判定するステップを含み、
前記方法が、前記第１不揮発性記憶要素が前記少なくとも１つの他のプログラム状態にプログラムされている場合に、不揮発性記憶要素の前記第１グループの前記ビットラインに第２初期化電圧を印加するステップをさらに備えており、
前記第１プログラム状態の閾値電圧範囲が、前記少なくとも１つの他のプログラム状態の閾値電圧より高いレベルにあり、
前記第１初期化電圧が前記第２初期化電圧より低い、
ことを特徴とする請求項１に記載の方法。
【請求項１３】
前記第２不揮発性記憶要素を読み出す前記ステップが、前記第２不揮発性記憶要素が第２プログラム状態にプログラムされているか否かを判定する前記第２不揮発性記憶要素の第２読み出しであり、
前記第１不揮発性記憶要素を読み出す前記ステップが、前記第２不揮発性記憶要素が前記第１プログラム状態にプログラムされているか否かを判定する前記第２不揮発性記憶要素の第１読み出しを含んでいる、
ことを特徴とする請求項１に記載の方法。
【請求項１４】
前記第１不揮発性記憶要素と前記第２不揮発性記憶要素が不揮発性記憶要素のセットの一部であり、前記第１不揮発性記憶要素が前記セットの第１サブセットの一部であり、前記第２不揮発性記憶要素が前記セットの第２サブセットの一部であり、
前記セットの不揮発性記憶要素が、第１ワードライン及び連続するビットラインに接続されており、
不揮発性記憶要素の前記セットがデータの第１ページとデータの第２ページを含んでおり、
前記第１および第２不揮発性記憶要素のそれぞれが、データの前記第１ページの一部と、データの前記第２ページの一部を記憶し、
不揮発性記憶要素の前記第１サブセットの不揮発性記憶要素が、１つおきのビットラインを含む前記連続するビットラインの第１サブセットに接続されており、
不揮発性記憶要素の前記第２サブセットの不揮発性記憶要素が、１つおきのビットラインを含む前記連続するビットラインの第２サブセットに接続されている、
ことを特徴とする請求項１に記載の方法。
【請求項１５】
不揮発性記憶要素の第３グループの第３不揮発性記憶要素を読み出して、前記第３不揮発性記憶要素が前記第１プログラム状態にプログラムされているか否かを判定するステップと、
前記第３不揮発性記憶要素が前記第１プログラム状態にあると判定された場合に、前記第３グループのビットラインに初期化電圧を印加し、その印加によって前記第２グループの前記ビットラインに第２電流を生じさせるステップと、
をさらに備えており、
前記第２不揮発性記憶要素の前記読み出しが、前記第３不揮発性記憶要素が前記第１プログラム状態にプログラムされている場合において、前記第１電流と前記第２電流が不揮発性記憶要素の前記第２グループの前記ビットラインにある間に、前記第２不揮発性記憶要素を読み出すステップを含んでいる、
ことを特徴とする請求項１に記載の方法。
【請求項１６】
第１ビットラインに接続されている不揮発性記憶要素の第１グループと、
第２ビットラインに接続されている不揮発性記憶要素の第２グループと、
不揮発性記憶要素の前記第１グループ及び不揮発性記憶要素の前記第２グループと通信する少なくとも１つの検出ブロック、
を備えており
その少なくとも１つの検出ブロックが、
前記第１グループの第１不揮発性記憶要素を読み出す要求を受け取り、
前記要求に応えて、前記第２グループの少なくとも１つの第２不揮発性記憶要素を読み出し、
前記第２不揮発性記憶要素が少なくとも１つの所定の状態にプログラムされている場合に、前記第２ビットラインに初期化電圧を印加することによって、前記第１ビットラインに第１電流を生じさせ、
前記第１電流が前記第１ビットラインにある間に、前記第１不揮発性記憶要素を読み出す、
ことを特徴とする不揮発性メモリシステム。
【請求項１７】
前記少なくとも１つの所定の状態が複数の状態を含んでいる、
ことを特徴とする請求項１６に記載の不揮発性メモリシステム。
【請求項１８】
前記印加するステップが、前記第２不揮発性記憶要素が前記複数の状態の内のどの状態にあるのかに関係なく同じ初期化電圧を印加するステップを備えている、
ことを特徴とする請求項１７に記載の不揮発性メモリシステム。
【請求項１９】
前記複数の状態が、少なくとも第１状態と第２状態とを含んでおり、
前記印加するステップが、前記第２不揮発性記憶要素が前記第１プログラム状態にある場合には第１初期化電圧を印加し、前記第２不揮発性記憶要素が前記第２プログラム状態にある場合には前記第２初期化電圧を印加するステップを備えている、
ことを特徴とする請求項１７に記載の不揮発性メモリシステム。
【請求項２０】
前記第２不揮発性記憶要素と前記第１不揮発性記憶要素がそれぞれ第１ワードラインに接続されている、
ことを特徴とする請求項１６に記載の不揮発性メモリシステム。
【請求項２１】
前記少なくとも１つの検出ブロックが、不揮発性記憶要素の前記第１グループと通信する第１検出ブロックと、不揮発性記憶要素の前記第２グループと通信する第２検出ブロックとを含んでおり、
前記第１検出ブロックが前記第１不揮発性記憶要素を読み出し、前記初期化電圧を印加し、
前記第２検出ブロックが前記第２不揮発性記憶要素を読み出す、
ことを特徴とする請求項１６に記載の不揮発性メモリシステム。
【請求項２２】
前記検出ブロックが、検出回路とプロセッサの少なくとも１つを含む、
ことを特徴とする請求項１６に記載の不揮発性メモリシステム。
【請求項２３】
前記少なくとも１つの検出ブロックと通信する少なくとも１つの管理回路、
をさらに備えており、
前記少なくとも１つの検出ブロックが、前記少なくとも１つの管理回路の制御下にある、
ことを特徴とする請求項１６に記載の不揮発性メモリシステム。
【国際調査報告】
2008547149.tif 000033
2008547149.tif 000034