(57)【要約】【課題】ヒステリシス幅を広く維持しつつ、または受信マージンを広くとりつつ、ショート故障の検出が可能な差動レシーバを提供する。【解決手段】第１コンパレータ１０は、正のオフセット電圧ＶＯＦＳ１を有し、正信号ＳＩＮ＋と負信号ＳＩＮ−の差分が正のオフセット電圧ＶＯＦＳ１より大きいとき第１信号Ｓ１をアサートする。第２コンパレータ１２は、負のオフセット電圧ＶＯＦＳ２を有し、正信号ＳＩＮ＋と負信号ＳＩＮ−の差分が負のオフセット電圧ＶＯＦＳ２より低いとき第２信号Ｓ２をアサートする。論理ゲート２０は、第１信号Ｓ１と第２信号Ｓ２が両方ネゲートされるとき、第３信号Ｓ３をアサートする。出力回路４０は、第１信号Ｓ１から第３信号Ｓ３にもとづいて、出力信号ＳＯＵＴを生成する。【選択図】図２
2015008424.tif 000002
【特許請求の範囲】
【請求項１】
正信号と負信号を含む差動信号を受け、出力信号を生成する差動レシーバであって、
正のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成され、前記正信号と前記負信号の差分が前記正のオフセット電圧より大きいときアサートされる第１信号を生成する第１コンパレータと、
負のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成され、前記正信号と前記負信号の差分が前記負のオフセット電圧より低いときアサートされる第２信号を生成する第２コンパレータと、
前記第１信号と前記第２信号が両方ネゲートされるとき、アサートされる第３信号を生成する論理ゲートと、
前記第１信号から前記第３信号にもとづいて、前記出力信号を生成する出力回路と、
を備えることを特徴とする差動レシーバ。
【請求項２】
前記出力回路は、（i）前記第１信号がアサートされたとき、または、前記第３信号がアサートされたとき、前記出力信号を第１レベルとし、（ii）前記第２信号がアサートされたとき、前記出力信号を第２レベルとすることを特徴とする請求項１に記載の差動レシーバ。
【請求項３】
前記出力回路は、（i）前記第１信号がアサートされたとき、または、前記第３信号がアサートされた状態が所定時間持続したとき、前記出力信号を第１レベルとすることを特徴とする請求項２に記載の差動レシーバ。
【請求項４】
前記出力回路は、
前記第３信号をフィルタリングし、第４信号を生成するフィルタと、
前記第１信号、前記第２信号および前記第４信号にもとづいて前記出力信号を生成するロジック部と、
を含むことを特徴とする請求項１から３のいずれかに記載の差動レシーバ。
【請求項５】
前記第１コンパレータの非反転入力端子には前記正信号が入力され、その反転入力端子には前記負信号が入力され、
前記第２コンパレータの非反転入力端子には前記正信号が入力され、その反転入力端子には前記負信号が入力され、
前記論理ゲートは、正論理の第１入力端子に前記第１信号を受け、負論理の第２入力端子に前記第２信号を受け、前記第３信号を出力する第１ＮＯＲゲートを含むことを特徴とする請求項１から４のいずれかに記載の差動レシーバ。
【請求項６】
前記出力回路は、
前記第３信号を受け、前記第３信号が一定時間ハイレベルを持続するとハイレベルとなる第４信号を生成する第１フィルタと、
前記第１信号がハイレベルとなるか、または前記第４信号がハイレベルとなると、前記出力信号を第１レベルとし、前記第２信号がローレベルとなると前記出力信号を第２レベルとする第１ロジック部と、
を含むことを特徴とする請求項５に記載の差動レシーバ。
【請求項７】
前記第１ロジック部は、
正論理の第１入力端子に前記第１信号を受け、正論理の第２入力端子に前記第４信号を受け、第５信号を生成する第２ＮＯＲゲートと、
負論理のセット端子に前記第５信号を受け、負論理のリセット端子に前記第２信号を受け、前記出力信号を出力する第１ＳＲラッチと、
を含むことを特徴とする請求項６に記載の差動レシーバ。
【請求項８】
前記第１フィルタは、
直列に接続された複数の遅延素子を含み、その初段に前記第３信号が入力された多段遅延回路と、
前記第３信号および前記複数の遅延素子の出力の論理積を生成する第１ＡＮＤゲートと、
を含むことを特徴とする請求項６に記載の差動レシーバ。
【請求項９】
前記第１コンパレータの反転入力端子には前記正信号が入力され、その非反転入力端子には前記負信号が入力され、
前記第２コンパレータの非反転入力端子には前記正信号が入力され、その反転入力端子には前記負信号が入力され、
前記論理ゲートは、正論理の第１入力端子に前記第１信号を受け、正論理の第２入力端子に前記第２信号を受け、前記第３信号を出力する第２ＡＮＤゲートを含むことを特徴とする請求項１から４のいずれかに記載の差動レシーバ。
【請求項１０】
前記出力回路は、
前記第３信号を受け、前記第３信号が一定時間ハイレベルを持続するとハイレベルとなる第４信号を生成する第２フィルタと、
前記第１信号がローレベルとなるか、または前記第４信号がローレベルとなると、前記出力信号を第１レベルとし、前記第２信号がローレベルとなると、前記出力信号を第２レベルとする第２ロジック部と、
を含むことを特徴とする請求項９に記載の差動レシーバ。
【請求項１１】
前記第２ロジック部は、
負論理の第１セット端子に前記第１信号を受け、負論理の第２セット端子に前記第４信号を受け、負論理のリセット端子に前記第２信号を受け、前記出力信号を出力する第２ＳＲラッチを含むことを特徴とする請求項１０に記載の差動レシーバ。
【請求項１２】
前記第２フィルタは、
直列に接続された複数の遅延素子を含み、その初段に前記第３信号が入力された多段遅延回路と、
前記第３信号および前記複数の遅延素子の出力の論理積を生成するＮＡＮＤゲートと、
を含むことを特徴とする請求項１０に記載の差動レシーバ。
【請求項１３】
前記第１コンパレータ、前記第２コンパレータはそれぞれ、
その入力段に設けられた差動増幅器を含み、前記差動増幅器は、その入力差動対の片側のみに挿入されたオフセット用抵抗を含むことを特徴とする請求項１から１２のいずれかに記載の差動レシーバ。
【請求項１４】
前記遅延素子は、
電源ラインと接地ラインの間に直列に設けられた第１ＰＭＯＳトランジスタ、第１抵抗、第１ＮＭＯＳトランジスタと、
前記電源ラインと前記接地ラインの間に直列に設けられた第２ＰＭＯＳトランジスタ、第２抵抗、第２ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタと前記第１抵抗の接続点と、前記接地ラインの間に設けられた第１キャパシタと、
前記第２抵抗と前記第２ＮＭＯＳトランジスタの接続点と、前記接地ラインの間に設けられた第２キャパシタと、
を含み、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタのゲートに、入力信号を受け、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタのゲートが、前記第１ＰＭＯＳトランジスタと前記第１抵抗の接続点と接続されることを特徴とする請求項８または１２に記載の差動レシーバ。
【請求項１５】
前記出力回路は、（i）前記第１信号がアサートされたとき、前記出力信号を第１レベルとし、（ii）前記第２信号がアサートされたとき、または、前記第３信号がアサートされたとき、前記出力信号を第２レベルとすることを特徴とする請求項１に記載の差動レシーバ。
【請求項１６】
前記出力回路は、（ii）前記第２信号がアサートされたとき、または、前記第３信号がアサートされた状態が所定時間持続したとき、前記出力信号を第２レベルとすることを特徴とする請求項１５に記載の差動レシーバ。
【請求項１７】
正信号と負信号を含む差動信号を受け、出力信号を生成する差動レシーバであって、
前記正信号と前記負信号の差分を、正の上側しきい値電圧、負の下側しきい値電圧と比較するウィンドウコンパレータと、
（i）前記ウィンドウコンパレータの出力が、前記差分が前記上側しきい値電圧より高いことを示すとき、前記出力信号を第１レベルとし、（ii）前記ウィンドウコンパレータの出力が、前記差分が前記下側しきい値電圧より低いことを示すとき、前記出力信号を第２レベルとし、（iii）前記ウィンドウコンパレータの出力が、前記差分が前記下側しきい値電圧より高く、前記上側しきい値電圧より低いことを示す状態が、所定時間持続すると、前記出力信号を前記第１レベルとする出力回路と、
を備えることを特徴とする差動レシーバ。
【請求項１８】
請求項１から１７のいずれかに記載の差動レシーバを備えることを特徴とする産業機器。
【請求項１９】
請求項１から１７のいずれかに記載の差動レシーバを備えることを特徴とする電子機器。
【請求項２０】
正信号と負信号を含む差動信号の受信方法であって、
正のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成された第１コンパレータにより、前記正信号と前記負信号の差分が前記正のオフセット電圧より大きいときアサートされる第１信号を生成するステップと、
負のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成された第２コンパレータにより、前記正信号と前記負信号の差分が前記負のオフセット電圧より低いときアサートされる第２信号を生成するステップと、
前記第１信号と前記第２信号が両方ネゲートされるとき、アサートされる第３信号を生成するステップと、
前記第１信号から前記第３信号にもとづいて、出力信号を生成するステップと、
を備えることを特徴とする受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動レシーバに関する。
【背景技術】
【０００２】
デジタル信号の高速シリアル伝送の規格として、ＲＳ４８５規格、ＲＳ４２２、あるいはＬＶＤＳ（Low Voltage Differential Signaling）規格などの、差動信号を利用した通信方式が提案されている。
【０００３】
図１（ａ）は、本発明者が検討した差動レシーバの回路図、図１（ｂ）、（ｃ）はその入出力特性を示す図である。差動レシーバ２ｒは、入力端子ＩＮＰ、ＩＮＮに入力される差動信号ＳＩＮ＋、ＳＩＮ−を受け、差動振幅ΔＶ＝ＳＩＮ＋−ＳＩＮ−と所定のしきい値ＶＴＨの大小関係に応じた出力信号ＳＯＵＴを生成する。より具体的には、差動レシーバ２ｒには、ΔＶ＞ＶＨのときハイレベル、ΔＶ＜ＶＬのときローレベルを出力することが要求される。ＶＨは正電圧、ＶＬは負電圧であり、たとえば２００ｍＶ、−２００ｍＶである。
【０００４】
図１（ａ）の差動レシーバ２ｒの基本構成と動作を説明する。差動レシーバ２ｒはコンパレータ１０ｒを含む。コンパレータ１０ｒはＳＩＮ＋＞ＳＩＮ−のときハイレベルを、ＳＩＮ＋＜ＳＩＮ−のときローレベルを出力する。つまり、コンパレータ１０は、差動振幅ΔＶ＝ＳＩＮ＋−ＳＩＮ−をしきい値電圧ＶＴＨと比較する。ここで、しきい値ＶＴＨを０Ｖに固定すると、ノイズの影響によりチャタリングが発生するおそれがある。そこで図１（ｂ）に示すように、コンパレータ１０ｒにはヒステリシスが設定され、しきい値電圧ＶＴＨは、ＶＴＨＬとＶＴＨＨの２値を遷移する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、差動レシーバ２ｒに接続される差動線路の配線間が短絡する故障（ショート故障という）が発生する場合があり、差動レシーバ２ｒにおいてこの故障を検出したい場合がある。
【０００６】
ショート故障を検出するために、図１（ｃ）に示すようにしきい値電圧ＶＴＨＬ、ＶＴＨＨのセンターを負側にオフセットさせる方法が考えられる。こうすると、差動配線間が短絡してＳＩＮ＋＝ＳＩＮ−の状態が持続すると、コンパレータ１０ｒの出力がハイレベルに固定され、ショート故障を検出できる。
【０００７】
また入力端子ＩＮＰ、ＩＮＮの間には、終端抵抗（不図示）が挿入されるのが一般的である。したがって配線が断線する故障（オープン故障）が生じたり、送信側がオフ状態（ハイインピーダンス）となると、終端抵抗により、差動振幅ΔＶがゼロとなる。つまり図１（ａ）の差動レシーバ２ｒでは、オープン故障や送信回路のオフも検出できる。
【０００８】
ところが、図１（ｃ）のようにショート故障のためにオフセットを持たせると、図１（ｂ）の場合にくらべてヒステリシス幅ＶＨＹＳを小さくしなければならず、したがってノイズ耐性が低くなるという問題がある。
【０００９】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ヒステリシス幅を広く維持しつつ、または受信マージンを広くとりつつ、故障検出が可能な差動レシーバの提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、正信号と負信号を含む差動信号を受け、出力信号を生成する差動レシーバに関する。差動レシーバは、正のオフセット電圧を有し、正信号と負信号を比較するよう構成され、正信号と負信号の差分が正のオフセット電圧より大きいときアサートされる第１信号を生成する第１コンパレータと、負のオフセット電圧を有し、正信号と負信号を比較するよう構成され、正信号と負信号の差分が負のオフセット電圧より低いときアサートされる第２信号を生成する第２コンパレータと、第１信号と第２信号が両方ネゲートされるとき、アサートされる第３信号を生成する論理ゲートと、第１信号から第３信号にもとづいて、出力信号を生成する出力回路と、を備える。
【００１１】
この態様によると、正負反対のオフセットを設定した第１コンパレータと第２コンパレータを設けることにより、ヒステリシス幅を広く維持しつつ、または受信マージンを広くとりつつ、故障を検出できる。
【００１２】
出力回路は、（i）第１信号がアサートされたとき、または、第３信号がアサートされたとき、出力信号を第１レベルとし、（ii）第２信号がアサートされたとき、出力信号を第２レベルとしてもよい。
【００１３】
出力回路は、（i）第１信号がアサートされたとき、または、第３信号がアサートされた状態が所定時間持続したとき、出力信号を第１レベルとしてもよい。
【００１４】
出力回路は、第３信号をフィルタリングし、第４信号を生成するフィルタと、第１信号、第２信号および第４信号にもとづいて出力信号を生成するロジック部と、を含んでもよい。
【００１５】
第１コンパレータの非反転入力端子には正信号が入力され、その反転入力端子には負信号が入力され、第２コンパレータの非反転入力端子には正信号が入力され、その反転入力端子には負信号が入力され、論理ゲートは、正論理の第１入力端子に第１信号を受け、負論理の第２入力端子に第２信号を受け、第３信号を出力する第１ＮＯＲゲートを含んでもよい。
【００１６】
出力回路は、第３信号を受け、第３信号が一定時間ハイレベルを持続するとハイレベルとなる第４信号を生成する第１フィルタと、第１信号がハイレベルとなるか、または第４信号がハイレベルとなると、出力信号を第１レベルとし、第２信号がローレベルとなると出力信号を第２レベルとする第１ロジック部と、を含んでもよい。
【００１７】
第１ロジック部は、正論理の第１入力端子に第１信号を受け、正論理の第２入力端子に第４信号を受け、第５信号を生成する第２ＮＯＲゲートと、負論理のセット端子に第５信号を受け、負論理のリセット端子に第２信号を受け、出力信号を出力する第１ＳＲラッチと、を含んでもよい。
【００１８】
第１フィルタは、直列に接続された複数の遅延素子を含み、その初段に第３信号が入力された多段遅延回路と、第３信号および複数の遅延素子の出力の論理積を生成する第１ＡＮＤゲートと、を含んでもよい。
【００１９】
第１コンパレータの反転入力端子には正信号が入力され、その非反転入力端子には負信号が入力され、第２コンパレータの非反転入力端子には正信号が入力され、その反転入力端子には負信号が入力され、論理ゲートは、正論理の第１入力端子に第１信号を受け、正論理の第２入力端子に第２信号を受け、第３信号を出力する第２ＡＮＤゲートを含んでもよい。
【００２０】
出力回路は、第３信号を受け、第３信号が一定時間ハイレベルを持続するとローレベルとなる第４信号を生成する第２フィルタと、第１信号がローレベルとなるか、または第４信号がローレベルとなると、出力信号を第１レベルとし、第２信号がローレベルとなると、出力信号を第２レベルとする第２ロジック部と、を含んでもよい。
【００２１】
第２ロジック部は、負論理の第１セット端子に第１信号を受け、負論理の第２セット端子に第４信号を受け、負論理のリセット端子に第２信号を受け、出力信号を出力する第２ＳＲラッチを含んでもよい。
【００２２】
第２フィルタは、直列に接続された複数の遅延素子を含み、その初段に第３信号が入力された多段遅延回路と、第３信号および複数の遅延素子の出力の論理積を生成するＮＡＮＤゲートと、を含んでもよい。
【００２３】
第１コンパレータ、第２コンパレータはそれぞれ、その入力段に設けられた差動増幅器を含み、差動増幅器は、その入力差動対の片側のみに挿入されたオフセット用抵抗を含んでもよい。
【００２４】
遅延素子は、電源ラインと接地ラインの間に直列に設けられた第１ＰＭＯＳトランジスタ、第１抵抗、第１ＮＭＯＳトランジスタと、電源ラインと接地ラインの間に直列に設けられた第２ＰＭＯＳトランジスタ、第２抵抗、第２ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと第１抵抗の接続点と、接地ラインの間に設けられた第１キャパシタと、第２抵抗と第２ＮＭＯＳトランジスタの接続点と、接地ラインの間に設けられた第２キャパシタと、を含んでもよい。第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタのゲートに、入力信号を受け、第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタのゲートが、第１ＰＭＯＳトランジスタと第１抵抗の接続点と接続されてもよい。
【００２５】
本発明の別の態様は、電子機器に関する。電子機器は、上述のいずれかの差動レシーバを備えてもよい。
【００２６】
本発明の別の態様は、産業機器に関する。産業機器は、上述のいずれかの差動レシーバを備えてもよい。
【００２７】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２８】
本発明のある態様によれば、ヒステリシス幅を広く維持しつつ、または受信マージンを広くとりつつ、ショート故障の検出が可能となる。
【図面の簡単な説明】
【００２９】
【図１】図１（ａ）は、本発明者が検討した差動レシーバの回路図、図１（ｂ）、（ｃ）はその入出力特性を示す図である。
【図２】実施の形態に係る差動レシーバの基本構成を示す回路図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施例に係る差動レシーバを示す回路図である。
【図４】図４（ａ）、（ｂ）は、第１の実施例に係る差動レシーバの動作を示す図である。
【図５】図５（ａ）〜（ｃ）は、第２の実施例に係る差動レシーバを示す回路図である。
【図６】図６（ａ）、（ｂ）は、第２の実施例に係る差動レシーバの動作を示す図である。
【図７】図７（ａ）は、第１コンパレータ、第２コンパレータの構成例を示す回路図であり、図７（ｂ）は、遅延素子の構成例を示す回路図である。
【図８】図８（ａ）、（ｂ）は、実施の形態に係る差動レシーバを備える電子機器、産業機器のブロック図である。
【発明を実施するための形態】
【００３０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３２】
図２は、実施の形態に係る差動レシーバ２の基本構成を示す回路図である。差動レシーバ２は、第１入力端子ＩＮＰ、第２入力端子ＩＮＮ、出力端子ＯＵＴを有する。第１入力端子ＩＮＰ、第２入力端子ＩＮＮには、正信号ＳＩＮ＋と負信号ＳＩＮ−を含む差動信号が入力される。差動レシーバ２は、第１コンパレータ１０、第２コンパレータ１２、論理ゲート２０、出力回路４０を備える。
【００３３】
第１コンパレータ１０は、正のオフセット電圧ＶＯＦＳ１を有し、正信号ＳＩＮ＋と負信号ＳＩＮ−を比較し、比較結果を示す第１信号Ｓ１を生成するよう構成される。第１コンパレータ１０は、正信号ＳＩＮ＋と負信号ＳＩＮ−の差分ΔＶ＝ＳＩＮ＋−ＳＩＮ−が正のオフセット電圧ＶＯＦＳ１より大きいとき、第１信号Ｓ１をアサートする。
【００３４】
図２の差動レシーバ２において、第１コンパレータ１０の非反転入力端子（＋）には正信号ＳＩＮ＋が入力され、その反転入力端子（−）には負信号ＳＩＮ−が入力される。したがって第１信号Ｓ１のアサートは、ハイレベルに割り当てられる。
【００３５】
第２コンパレータ１２は、負のオフセット電圧ＶＯＦＳ２を有し、正信号ＳＩＮ＋と負信号ＳＩＮ−を比較し、比較結果を示す第２信号Ｓ２を生成するよう構成される。第２コンパレータ１２は、正信号ＳＩＮ＋と負信号ＳＩＮ−の差分ΔＶ＝ＳＩＮ＋−ＳＩＮ−が負のオフセット電圧ＶＯＦＳ２より低いとき、第２信号Ｓ２をアサートする。
【００３６】
第２コンパレータ１２の非反転入力端子（＋）には負信号ＳＩＮ−が入力され、その反転入力端子（−）には正信号ＳＩＮ＋が入力される。したがって第２信号Ｓ２のアサートは、ハイレベルに割り当てられる。
【００３７】
論理ゲート２０は、第１信号Ｓ１と第２信号Ｓ２が両方ネゲートされるとき、言い換えれば、ＶＯＦＳ２＜ΔＶ＜ＶＯＦＳ１のときにアサートされる第３信号Ｓ３を生成する。たとえば論理ゲート２０は、ＮＯＲゲートを含む。
【００３８】
出力回路４０は、第１信号Ｓ１から第３信号Ｓ３にもとづいて、出力信号ＳＯＵＴを生成する。
【００３９】
具体的には、出力回路４０は、（i）第１信号Ｓ１がアサートされたとき、または、第３信号Ｓ３がアサートされたとき、出力信号ＳＯＵＴを第１レベル（以下、ハイレベルとする）とする。言い換えれば、ＶＯＦＳ２＜ΔＶのときに、出力信号ＳＯＵＴをハイレベルとする。
また出力回路４０は、（ii）第２信号Ｓ２がアサートされたとき、出力信号ＳＯＵＴを第２レベル（以下、ローレベルとする）とする。言い換えれば、ΔＶ＜ＶＯＦＳ２のときに出力信号ＳＯＵＴをローレベルとする。
【００４０】
好ましくは出力回路４０は、（i）第１信号Ｓ１がアサートされたとき、または、第３信号Ｓ３がアサートされた状態が所定時間持続したとき、出力信号ＳＯＵＴを第１レベル（ハイレベル）とする。
【００４１】
たとえば出力回路４０は、フィルタ４２およびロジック部４４を含む。
フィルタ４２は、第３信号Ｓ３をフィルタリングし、第４信号Ｓ４を生成する。フィルタ４２は、第３信号Ｓ３がアサートされた状態が所定時間τ持続すると、第４信号Ｓ４をアサートする。
【００４２】
ロジック部４４は、第１信号Ｓ１がアサートされるか、または第４信号Ｓ４がアサートされると、出力信号ＳＯＵＴを第１レベルとし、第２信号Ｓ２がアサートされると出力信号ＳＯＵＴを第２レベルとする。
【００４３】
たとえばロジック部４４は、ＯＲゲート４６、ＳＲラッチ４８を含む。ＯＲゲート４６は、第１信号Ｓ１と第４信号Ｓ４の論理和である第５信号Ｓ５を生成する。ＳＲラッチ４８は、正論理のセット端子と正論理のリセット端子を有し、そのセット端子に第５信号Ｓ５を、そのリセット端子に第２信号Ｓ２を受け、出力信号ＳＯＵＴを出力する。
【００４４】
以上が差動レシーバ２の基本構成である。図２の差動レシーバ２は、必ずしも、各論理ゲートの論理レベルが、実装に適したものとなっていない。以下、より実装に適した差動レシーバ２の好ましい構成例を説明する。
【００４５】
（第１の実施例）
図３（ａ）〜（ｃ）は、第１の実施例に係る差動レシーバ２ａを示す回路図である。この差動レシーバ２ａにおいて第１コンパレータ１０の非反転入力端子（＋）には正信号ＳＩＮ＋が入力され、その反転入力端子（−）には負信号ＳＩＮ−が入力される。第２コンパレータ１２の非反転入力端子（＋）には正信号ＳＩＮ＋が入力され、その反転入力端子（−）には負信号ＳＩＮ−が入力される。この実施例において、第１信号Ｓ１のアサートはハイレベルに、第２信号Ｓ２のアサートはローレベルに割り当てられる。
【００４６】
論理ゲート２０ａは、正論理の第１入力端子に第１信号Ｓ１を受け、負論理の第２入力端子に第２信号Ｓ２を受け、第３信号Ｓ３を出力する第１ＮＯＲゲートを含む。
【００４７】
第１フィルタ４２ａは、第３信号Ｓ３を受け、第３信号Ｓ３が一定時間ハイレベルを持続するとハイレベルとなる第４信号Ｓ４を生成する。第１ロジック部４４ａは、第１信号Ｓ１がハイレベルとなるか、または第４信号Ｓ４がハイレベルとなると、出力信号ＳＯＵＴを第１レベルとし、第２信号Ｓ２がハイレベルとなると出力信号ＳＯＵＴを第２レベルとする。
【００４８】
第１ロジック部４４ａは、第２ＮＯＲゲート４６ａ、第１ＳＲラッチ４８ａを含む。第２ＮＯＲゲート４６ａは、正論理の第１入力端子に第１信号Ｓ１を受け、正論理の第２入力端子に第４信号Ｓ４を受け、第５信号Ｓ５を生成する。第１ＳＲラッチ４８ａは、負論理のセット端子に第５信号Ｓ５を受け、負論理のリセット端子に第２信号Ｓ２を受け、出力信号ＳＯＵＴを出力する。この第１ＳＲラッチ４８ａは、セット優先論理を有する。
【００４９】
図３（ｂ）、（ｃ）には、第１フィルタ４２ａ、第１ＳＲラッチ４８ａの具体的な構成例が示される。図３（ｂ）に示すように、第１フィルタ４２ａは、多段遅延回路５０と、第１ＡＮＤゲート５２を含む。多段遅延回路５０は、直列に接続された複数の遅延素子Ｄ１〜Ｄ３を含み、その初段には第３信号Ｓ３が入力される。第１ＡＮＤゲート５２は、第３信号Ｓ３および複数の遅延素子Ｄ１〜Ｄ３の出力の論理積である第４信号Ｓ４を生成する。図３（ｃ）に示すように、第１ＳＲラッチ４８ａは、たすき掛け接続された２個のＮＡＮＤゲートＧＡＴＥ４、ＧＡＴＥ５を含む。
【００５０】
以上が差動レシーバ２ａの構成である。続いてその動作を説明する。
図４（ａ）、（ｂ）は、第１の実施例に係る差動レシーバ２ａの動作を示す図である。図４（ａ）は、ショート故障が発生せず、差動レシーバ２ａが差動信号ＳＩＮ＋、ＳＩＮ−を正常に受信するときの、図４（ｂ）はショート故障が発生したときの動作を示す。
【００５１】
図４（ａ）を参照する。ショート故障が発生していない場合に、差動信号が伝送するデータが１のときΔＶ＞ＶＨとなり、データが０のときΔＶ＜ＶＬとなる。ΔＶ＞ＶＨのとき、第１信号Ｓ１がアサート（ハイレベル）され、ΔＶ＜ＶＬのとき、第２信号Ｓ２がアサート（ローレベル）される。差動信号がスイングする仮定で、差動振幅ΔＶは、一時的にＶＯＦＳ２＜ΔＶ＜ＶＯＦＳ１となるが、その期間はフィルタ４２に設定された時間τより短いため、第４信号Ｓ４はアサートされない。
【００５２】
その結果、ΔＶ＞ＶＯＦＳ１となると、ＳＲラッチ４８がセットされて、出力信号ＳＯＵＴがハイレベルとなり、ΔＶ＜ＶＯＦＳ２となるとＳＲラッチ４８がリセットされ、出力信号ＳＯＵＴがローレベルとなる。つまりこの差動レシーバ２ａによれば、ＶＯＦＳ１−ＶＯＦＳ２をヒステリシス幅として、０Ｖを中心として、差動信号を受信することができる。
【００５３】
図４（ｂ）を参照する。ショート故障が発生すると、ΔＶが実質的にゼロとなり、ＶＯＦＳ２＜ΔＶ＜ＶＯＦＳ１となる。これにより第３信号Ｓ３がアサートされ、その状態が持続して第４信号Ｓ４がアサートされる。これにより、ＶＯＦＳ２＜ΔＶの範囲で、出力信号ＳＯＵＴは第１レベル（ハイレベル）をとり続け、ショート故障を検出できる。
【００５４】
また差動レシーバ２ａにおいて、入力端子ＩＮＰ、ＩＮＮの間に、終端抵抗（不図示）が挿入されるの場合には、オープン故障や送信回路のオフ状態において、終端抵抗により、差動振幅ΔＶがゼロとなる。したがって差動レシーバ２ａによれば、オープン故障や送信回路のオフ状態を検出することもできる。
【００５５】
以上が差動レシーバ２ａの動作である。
この差動レシーバ２ａによれば、図１（ｃ）に示す比較技術と比べて、ヒステリシス幅を広く維持しつつ、ショート故障を検出できる。そして、ヒステリシス幅を大きくすることにより、ノイズ耐性を高めることができる。
【００５６】
あるいは、オフセット電圧ＶＯＦＳ１、ＶＯＦＳ２の絶対値を小さく設定することも可能であり、この場合、ヒステリシス幅は小さくなるが、受信マージンを広くとることができる。
【００５７】
また、図１（ｃ）の場合、しきい値のレベルが負電圧側に偏っているため、差動レシーバの出力信号のデューティ比が５０％より大きく（あるいは小さく）なってしまう。これに対して差動レシーバ２ａによれば、図４（ａ）、（ｂ）に示すように、しきい値電圧ＶＯＦＳ１、ＶＯＦＳ２のセンターレベルを０Ｖ付近にセットできるため、出力信号ＳＯＵＴのデューティ比を５０％に近づけることができる。
【００５８】
（第２の実施例）
図５（ａ）〜（ｃ）は、第２の実施例に係る差動レシーバ２ｂを示す回路図である。この差動レシーバ２ｂは、各信号の論理レベルが図３の差動レシーバ２ａと異なっている。
【００５９】
差動レシーバ２ｂにおいて第１コンパレータ１０の反転入力端子（−）には正信号ＳＩＮ＋が入力され、その非反転入力端子（＋）には負信号ＳＩＮ−が入力される。第２コンパレータ１２の非反転入力端子（＋）には正信号ＳＩＮ＋が入力され、その反転入力端子（−）には負信号ＳＩＮ−が入力される。この実施例において、第１信号Ｓ１のアサートはローレベルに、第２信号Ｓ２のアサートはローレベルに割り当てられる。
【００６０】
論理ゲート２０ｂは、正論理の第１入力端子に第１信号Ｓ１を受け、正論理の第２入力端子に第２信号Ｓ２を受け、第３信号Ｓ３を出力する第２ＡＮＤゲートを含む。
【００６１】
出力回路４０ｂは、第２フィルタ４２ｂと第２ロジック部４４ｂを含む。第２フィルタ４２ｂは、第３信号Ｓ３を受け、第３信号Ｓ３が一定時間ハイレベルを持続するとローレベルとなる第４信号Ｓ４を生成する。
【００６２】
第２ロジック部４４ｂは、第１信号Ｓ１がローレベルとなるか、または第４信号Ｓ４がローレベルとなると、出力信号ＳＯＵＴを第１レベル（ハイレベル）とし、第２信号Ｓ２がローレベルとなると、出力信号ＳＯＵＴを第２レベル（ローレベル）とする。第２ロジック部４４ｂは、負論理の第１セット端子に第１信号Ｓ１を受け、負論理の第２セット端子に第４信号Ｓ４を受け、負論理のリセット端子に第２信号Ｓ２を受け、出力信号ＳＯＵＴを出力する第２ＳＲラッチ４８ｂを含む。
【００６３】
図５（ｂ）、（ｃ）には、第２フィルタ４２ｂ、第２ＳＲラッチ４８ｂの具体的な構成例が示される。図５（ｂ）に示すように、第２フィルタ４２ｂは、多段遅延回路５０と、第１ＮＡＮＤゲート５４を含む。多段遅延回路５０は、直列に接続された複数の遅延素子Ｄ１〜Ｄ３を含み、その初段には第３信号Ｓ３が入力される。第１ＮＡＮＤゲート５４は、第３信号Ｓ３および複数の遅延素子Ｄ１〜Ｄ３の出力の否定論理積である第４信号Ｓ４を生成する。
【００６４】
図５（ｃ）に示すように、第２ＳＲラッチ４８ｂは、たすき掛け接続された２個のＮＡＮＤゲートＧＡＴＥ４、ＧＡＴＥ５を含む。一方のＮＡＮＤゲートＧＡＴＥ４には、第１信号Ｓ１および第４信号Ｓ４が入力されている。
【００６５】
以上が差動レシーバ２ｂの構成である。続いてその動作を説明する。
図６（ａ）、（ｂ）は、第２の実施例に係る差動レシーバ２ｂの動作を示す図である。図６（ａ）は、ショート故障が発生せず、差動レシーバ２ｂが差動信号ＳＩＮ＋、ＳＩＮ−を正常に受信するときの、図６（ｂ）はショート故障が発生したときの動作を示す。
【００６６】
差動レシーバ２ｂの動作は、差動レシーバ２ａと比べて各信号の論理レベルが異なるのみで、その本質的な動作は同じである。
【００６７】
以上が差動レシーバ２ｂの動作である。この差動レシーバ２ｂによれば、第１の実施例と同じ効果を得ることができる。
【００６８】
図７（ａ）は、第１コンパレータ１０、第２コンパレータ１２の構成例を示す回路図であり、図７（ｂ）は、遅延素子の構成例を示す回路図である。
【００６９】
図７（ａ）に示すように、第１コンパレータ１０および第２コンパレータ１２はそれぞれ、その入力段に設けられた差動増幅器１４を含む。差動増幅器１４は、その入力差動対ＮＰＮ１１、ＮＰＮ１２の片側のみに挿入されたオフセット用抵抗Ｒ１１を含む。この構成によれば、オフセット用抵抗Ｒ１１を挿入する片側に応じてオフセット電圧の極性を設定でき、またその抵抗値に応じてオフセット電圧の大きさを設定できる。
あるいは、入力差動対ＮＰＮ１１、ＮＰＮ１２に接続された負荷抵抗Ｒ１３、Ｒ１４を不平衡とすることで、オフセット電圧ＶＯＦＳ１、ＶＯＦＳ２を設定してもよい。あるいは負荷抵抗Ｒ１３、Ｒ１４に代えて電流源負荷を接続し、電流を不平衡とすることで、オフセット電圧ＶＯＦＳ１、ＶＯＦＳ２を設定してもよい。オフセットを設定する方法は特に限定されず、公知の技術を用いてもよい。
【００７０】
図７（ｂ）に示すように、遅延素子Ｄ１〜Ｄ３はそれぞれ、電源ラインＶＣＣと接地ラインＧＮＤの間に直列に設けられた第１ＰＭＯＳトランジスタＭＰ１、第１抵抗Ｒ１、第１ＮＭＯＳトランジスタＭＮ１と、電源ラインＶＣＣと接地ラインＧＮＤの間に直列に設けられた第２ＰＭＯＳトランジスタＭＰ２、第２抵抗Ｒ２、第２ＮＭＯＳトランジスタＭＮ２と、を備える。また第１キャパシタＣ１は、第１ＰＭＯＳトランジスタＭＰ１と第１抵抗Ｒ１の接続点と、接地ラインＧＮＤの間に設けられる。第２キャパシタＣ２は、第２抵抗Ｒ２と第２ＮＭＯＳトランジスタＭＮ２の接続点と、接地ラインＧＮＤの間に設けられる。第１ＰＭＯＳトランジスタＭＰ１と第１ＮＭＯＳトランジスタＭＮ１のゲートには、入力信号が入力される。また第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２のゲートは、第１ＰＭＯＳトランジスタＭＰ１と第１抵抗Ｒ１の接続点と接続される。
【００７１】
この遅延素子Ｄ１によれば、抵抗Ｒ１と容量Ｃ１のペア、Ｒ２とＣ２のペアが形成するＲＣフィルタの時定数に応じた遅延を与えることができる。なお遅延素子Ｄ１〜Ｄ３の構成も、特に限定されるものではなく、公知の回路を用いてもよい。
【００７２】
最後に差動レシーバ２の用途を説明する。図８（ａ）、（ｂ）は、実施の形態に係る差動レシーバを備える電子機器、産業機器のブロック図である。
【００７３】
図８（ａ）の電子機器５００は、ＬＶＤＳ規格あるいはＤｉｓｐｌａｙＰｏｒｔ規格に準拠したインタフェースを備える。たとえば電子機器５００は、液晶ディスプレイを備えるノート型ＰＣ（Personal Computer）、スマートフォン、タブレット端末である。
電子機器５００は、液晶パネル５０２、ドライバＩＣ５０４、タイミングコントローラＩＣ５０６、画像処理ＩＣ５０８を備える。画像処理ＩＣ５０８は、液晶パネル５０２に表示すべき画像データを生成し、タイミングコントローラＩＣ５０６に送信する。タイミングコントローラＩＣ５０６は、画像処理ＩＣ５０８からの画像データを受け、ライン毎、画素毎のタイミングを液晶パネル５０２に対して最適化し、ドライバＩＣ５０４に送信する。ドライバＩＣ５０４は、タイミングコントローラＩＣ５０６からの画像データにもとづいて液晶パネル５０２を駆動する。
こうした電子機器５００において、画像処理ＩＣ５０８とタイミングコントローラＩＣ５０６の間、タイミングコントローラＩＣ５０６とドライバＩＣ５０４の間のデータ送信には、差動信号が利用される。したがって、実施の形態に係る差動レシーバ２は、ドライバＩＣ５０４の受信インタフェース、タイミングコントローラＩＣ５０６の受信インタフェースに搭載することができる。
【００７４】
図８（ｂ）の産業機器６０２は、工場などの比較的に広い範囲において形成されるネットワークシステム６００を構成する。ネットワークシステム６００は、複数の産業機器６０２と、ホスト機器６０４と、を備える。産業機器６０２およびホスト機器６０４は、ＲＳ−４２２、ＲＳ−４８５規格に準拠しており、それらは相互にデータを送受信する。産業機器６０２の種類は特に限定されない。
【００７５】
実施の形態に係る差動レシーバ２は、かかるネットワークシステム６００に好適に利用できる。ホスト機器６０４は差動トランスミッタ６０６を備える。産業機器６０２は実施の形態に係る差動レシーバ２を備える。複数の差動レシーバ２と、差動トランスミッタ６０６は、共通のバス６０８を介して接続される。
【００７６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７７】
いくつかの実施例にもとづいて本発明に係る差動レシーバ２について説明したが、差動レシーバ２は以下のように把握することも可能である。
第１コンパレータ１０、第２コンパレータ１２および論理ゲート２０は、正信号ＳＩＮ＋と負信号ＳＩＮ−の差分ΔＶを、正の上側しきい値電圧ＶＯＦＳ１、負の下側しきい値電圧ＶＯＦＳ２と比較するウィンドウコンパレータと把握される。
そして、出力回路４０は、（i）ウィンドウコンパレータの出力Ｓ１〜Ｓ３が、差分ΔＶが上側しきい値電圧ＶＯＦＳ１より高いことを示すとき、出力信号ＳＯＵＴを第１レベル（ハイレベル）とし、（ii）ウィンドウコンパレータの出力Ｓ１〜Ｓ３が、差分ΔＶが下側しきい値電圧ＶＯＦＳ２より低いことを示すとき、出力信号ＳＯＵＴを第２レベル（ローレベル）とし、（iii）ウィンドウコンパレータの出力が、差分ΔＶが下側しきい値電圧ＶＯＦＳ２より高く、上側しきい値電圧ＶＯＦＳ１より低いことを示す状態が、所定時間τ持続すると、出力信号ＳＯＵＴを第１レベル（ハイレベル）とする。
したがって本発明は、この技術思想に含まれるさまざまな変形例にも及びうる。
【００７８】
実施の形態で説明したハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
たとえば、差動レシーバ２は、ショート故障が発生したとき、出力信号ＳＯＵＴを第２レベル（ローレベル）としてもよい。より具体的には、出力回路４０は、（i）第１信号Ｓ１がアサートされたとき、出力信号ＳＯＵＴを第１レベル（以下、ハイレベルとする）とし、（ii）第２信号Ｓ２がアサートされたとき、または、第３信号Ｓ３がアサートされたとき、に出力信号ＳＯＵＴを第２レベル（以下、ローレベルとする）としてもよい。
【００７９】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８０】
２…差動レシーバ、ＩＮＰ…第１入力端子、ＩＮＮ…第２入力端子、Ｓ１…第１信号、Ｓ２…第２信号、Ｓ３…第３信号、Ｓ４…第４信号、Ｓ５…第５信号、１０…第１コンパレータ、１２…第２コンパレータ、２０…論理ゲート、４０…出力回路、４２…フィルタ、４４…ロジック部、４６…ＯＲゲート、４８…ＳＲラッチ、４８ａ…第１ＳＲラッチ、４８ｂ…第２ＳＲラッチ、５００…電子機器、５０２…液晶パネル、５０４…ドライバＩＣ、５０６…タイミングコントローラＩＣ、５０８…画像処理ＩＣ、６００…ネットワークシステム、６０２…産業機器、６０４…ホスト機器、６０６…差動トランスミッタ、６０８…バス。
【図１】
2015008424.tif 000003
【図２】
2015008424.tif 000004
【図３】
2015008424.tif 000005
【図４】
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【図５】
2015008424.tif 000007
【図６】
2015008424.tif 000008
【図７】
2015008424.tif 000009
【図８】
2015008424.tif 000010