(57)【要約】  半導体構造体を形成する方法は、シリコン(10)の第1の層を形成し、次いでシリコン層(10)に隣接する第2のSi-Ge層(12)を形成することを含む。次いで、シリコンの薄い第3の層(14)が、シリコン層(12)に隣接して形成される。次いで、ゲート構造体が、在来のCMOSプロセスを使用してシリコンの第3の層(14)の上に形成される。次いで、第2の層(12)内にトレンチが形成され、該構造体は、例えば加熱された塩酸のような高温ガス化学エッチャントに露出される。エッチャントは、Si-Geを除去し、それによってSilicon-On-Nothingを形成する。その後、在来のCMOS処理技術が適用され、窒化珪素からのスペーサ壁(28)の構成を含むMOSFETのような構造体を完了させる。窒化珪素(30)は又、Si-Geの除去によってシリコンの第3の層(14)の下に形成されたキャビティを満たす。
2008547238.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造体（５）を形成する方法であって、
半導体材料の第１の層（１０）を堆積するステップと、
前記半導体材料の第１の層（１０）に隣接する半導体材料の第２の層（１２）を堆積するステップと、
前記半導体材料の第２の層（１２）に隣接する半導体材料の第３の層（１４）を堆積するステップと、
エッチャントによってアクセスするために前記半導体材料の第２の層（１２）を露出させるステップと、を有し、かかるステップが、
前記半導体材料の第２の層（１２）を高温ガス化学エッチャントに露出させるステップを含み、前記高温ガス化学エッチャントが、側方に等方的に前記半導体材料の第２の層（１２）をエッチングし、その結果、半導体材料の第１及び第３の層（１０，１４）の間にキャビティ（２６）を形成し、
前記半導体材料の第２の層（１２）が、前記半導体材料の第１及び第３の層（１０，１４）とは異なる材料から形成されることを特徴とする、方法。
【請求項２】
前記高温ガス化学エッチャントが、前記半導体材料の第２の層（１２）を選んで選択的にエッチングすることを特徴とする請求項１に記載の方法。
【請求項３】
前記高温ガス化学エッチャントが、約６００℃乃至９００℃の間の温度であることを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記高温ガス化学エッチャントが、約１０ミリトール乃至約５００ミリトールの間のような所定の圧力下で、前記半導体材料の第２の層（１２）に晒されることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項５】
前記半導体材料の第１の層（１０）が、前記半導体材料の第３の層（１４）と箱となる材料から形成されることを特徴とする請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記半導体材料の第１及び／又は第３の層が、基板のようなシリコン層であることを特徴とする請求項１乃至５のいずれか１項に記載の方法。
【請求項７】
前記半導体材料の第２の層（１２）が、シリコンゲルマニウム層のような犠牲層であることを特徴とする請求項１乃至６のいずれか１項に記載の方法。
【請求項８】
前記高温ガス化学エッチャントが、気体の塩酸であることを特徴とする請求項１乃至７のいずれか１項に記載の方法。
【請求項９】
前記半導体構造体（５）が、１又はそれ以上の、トランジスタ、電界効果トランジスタ（ＦＥＴ）、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタであることを特徴とする請求項１乃至８のいずれか１項に記載の方法。
【請求項１０】
前記半導体材料の第３の層（１４）を堆積するステップが、チャネルの構造を構成することを特徴とする請求項１乃至９のいずれか１項に記載の方法。
【請求項１１】
誘電材料（３０）で前記キャビティ（２６）を満たすステップ、
を更に有することを特徴とする請求項１乃至１０のいずれか１項に記載の方法。
【請求項１２】
前記高温ガス化学エッチャントが、不活性ガスのような希釈ガスと混合されることを特徴とする請求項１乃至１１のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、半導体材料の２つの層の間に堆積した誘電材料の層を形成するタイプの半導体構造を形成する方法に関する。
【背景技術】
【０００２】
半導体デバイス製造の分野では、所定の半導体デバイスを製造するとき、犠牲層の等方性側方エッチングを実行することは広く知られている。例えば、いわゆる「シリコン−オン−ナッシング（Silicon-On-Nothing）」（ＳＯＮ）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ＭＯＳＦＥＴに関する活性化領域として役立つゲートスタックの下に薄いシリコン層を堆積させるように、シリコンゲルマニウム（ＳｉＧｅ）犠牲層を使用させ、薄いシリコン活性化領域の使用は、著しいデバイス性能の利点を提供する。ＭＯＳＦＥＴの製造プロセスの一部として、Ｓｉ−Ｇｅ犠牲層は、側方にエッチングされ、酸化物バッファ層と置換される。
【０００３】
Ｓｉ−Ｇｅ犠牲層をエッチングするために、ウェット化学エッチング溶液または等方性プラズマエッチング技術が、化学的ダウンストリームエッチング（Chemical Downstream Etcher；ＣＤＥ）またはデカップルプラズマソース（ＤＰＳ）のようなダウンストリームまたはリモートプラズマツールに採用されうる。
【０００４】
等方性プラズマエッチングの使用は、シリコンとシリコンゲルマニウムとの間の電気化学的なポテンシャルの差のために非常に選択的なエッチングを生じるが、制御することが困難であり、その場での容易な観察ができない。更に、シリコンゲルマニウムエッチングが完了し又はエッチングの終了点に到達したときに選択性が失われているので、側方エッチングのためのプラズマエッチングは現時点では、適切な選択性が提供されていない。いくつかの用途では、レジストまたは酸化物のハードマスクのいずれかの更なるマスキング層がまた、プラズマエッチングを使用することができるように提供されうる。
【０００５】
ウェット化学エッチング溶液の使用に関して、多くの不利益が生じ得る。実際には、かかる溶液の選択的な使用もまた、デバイスの非常に小さくデリケートな薄い特徴をエッチングするのに機械的な損傷を生じ得る。更に、ウェット化学エッチングの進歩により、例えば、光放射によるものなどの直接測定することができないパラメータを監視することが困難となる。更に、側方エッチングのためのウェット化学エッチング溶液の使用は、ナノサイズの特徴におけるエッチング溶液を制限する。また、ＤＰＳのように、ウェット化学エッチングも、制御が困難であり、Ｓｉ−Ｇｅの終了点での選択性が喪失される。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明よって、添付の特許請求の範囲に記載したような半導体構造体を形成する方法を提供する。
【発明を実施するための最良の形態】
【０００７】
以下の記載を通して同一の参照番号は同様のパーツを特定するのに用いられ得る。
【０００８】
図１を参照すると、金属酸化物半導体電界効果（ＭＯＳＦＥＴ）トランジスタデバイス５が、周知の相補型金属酸化物半導体（ＣＭＯＳ）プロセス技術によって、半導体材料の第１の層を構成する、シリコン基板１０を最初に成長させることによって形成される。周知の適当なエピタキシャル堆積技術を使用して、次いで、第２のシリコンゲルマニウム層１２をシリコン基板１０の上に３０ｎｍの厚さまで成長させる。その後、第３のシリコン層１４を、シリコンゲルマニウム層１２の上に厚さ２０ｎｍまで成長させる。
【０００９】
図２を参照すると、次いで、在来のＣＭＯＳプロセス技術を使用して、ゲートスタックを形成する。この例では、例えばシリコン酸化物（ＳｉＯ２）のような絶縁材料、又は、典型的には高いＫ材料として知られ、シリコンの誘電率よりも大きな誘電率を備えた材料を、シリコン層１４の上にゲート絶縁層１６として堆積させる。ゲート絶縁層１６は、高品質誘電層を構成するような十分な厚さまで成長される。典型的には、材料の誘電率及び技術的な用途に依存するが、ゲート絶縁層１６は、約１５から３０オングストロームの間の厚さまで成長される。
【００１０】
その後、ゲート電極層１８を形成し、ゲート電極として役立つように、ポリシリコン（ＰｏｌｙＳｉ）または金属をゲート絶縁層１６の上に堆積する。
【００１１】
ゲート絶縁層１６およびゲート電極層１８は、次いで、ゲートスタック２０を形成するように、最初のエッチング（図３）に晒され、ゲート絶縁層１６はゲート電極層１８のプロファイルを共有する。従って、シリコン１４の層の上部表面２２は露出される。
【００１２】
在来のＣＭＯＳプロセス技術（図４）を使用して、典型的には、活性化領域を形成するのに用いられるマスクの寸法改訂がなされたマスクを使用して、フォトレジストパターン（図示せず）が、活性化領域を保護するのに用いられる。
【００１３】
別の実施形態では、ＳｉＮが、フッ素及び塩素種エッチャントに対して高い耐性を有しているので、ゲートスタック２０の上にハードマスクを形成するように窒化シリコン（ＳｉＮ）を使用するように、製造集積の最高の順序に依存して、マスクを形成するのに他のマスキング材料が用いられ得る。
【００１４】
フォトレジストパターンを使用して、それぞれソース領域およびドレイン領域として使用するために、シリコンの層の領域に、一対のトレンチ２４をエッチングする。トレンチ２４の対は、標準的な反応性イオンエッチング（ＲＩＥ）プロセスを使用してエッチングされ、それによって、Ｓｉ−Ｇｅ層１２を露出させるように、シリコン１４の層に開口部を形成する。エッチングプロセスを管理するために、発光分光法（optical emission spectroscopy、ＯＥＳ）信号が、終点検知として知られるＲＩＥプロセスの終わりを検出するための能力を提供することができる。トレンチ２４のエッチングは、トレンチがＳｉ−Ｇｅ層１２を貫通したとき、または、トレンチ２４が基板１０を貫通しはじめたときに、停止する。
【００１５】
次いで、通常は半導体ウェハ（図示せず）の一部として形成される、デバイス５は、例えば、単一ウェハエピタキシー堆積ツールまたは急速熱処理（ＲＴＰ）ツールのような熱反応器内に配置される。ツールの内側では、Ｓｉ−Ｇｅ層１２が、例えば気体の塩酸のような、高温ガス化学エッチャントに対して露出される。塩酸は、例えば、約７５０℃乃至８００℃のような７００℃乃至８００℃の間など、約６００℃乃至９００℃の間の温度で保持された加熱された気体の塩酸をとおして、気相に維持される。更に、ツール内の圧力は、典型的には、アルゴンやヘリウムのような不活性ガスないで使用されうる圧力、典型的には、０．１乃至０．５気圧（１００ミリトール乃至５００ミリトール）の気圧よりも低い。希釈し、減圧することにより、雰囲気ガス（希釈ガスで希釈された気体の塩酸）およびエッチャントガスフローの均一性の管理を改善するように役立て、典型的な単一ウェハ処理ツールに関して、１００乃至２００ｓｃｃｍのフローに反応を低減する。
【００１６】
気相では、化学エッチャントは、等方にエッチングし、シリコンゲルマニウムの方を選んで１００：１より大きなオーダーでの高い選択性を提供する。実際のプロセスでは、選択性は、ほとんど無限と考えられ得る。
【００１７】
加熱された気体の塩酸がこの例では用いられるけれども、塩素（Ｃｌ２）、塩化ボロン（ＢＣｌ３）、又は、他の適当なハロゲンガスのような他の高温の気体エッチャントを、エッチングされる材料に依存して用いることができることは当業者にとって明らかであろう。
【００１８】
図５を参照すると、Ｓｉ−Ｇｅ層１２の全体が実質的に除去されるまで、高温ガス化学エッチャントは、Ｓｉ−Ｇｅ層１２を側方に等方的にエッチングし、この点に関して、ＯＥＳ終点が再び、エッチャントの進行を管理するように用いられ、シリコン１４の層の下に、すなわち、シリコンの層１４と基板１０との間に、キャビティ２６を残す。シリコンゲルマニウムが、ゲートスタック２０の下で、シリコン１４の層の一部（すなわち、使用の際に、デバイス５に関してチャネルとして役立つシリコン１４の層の一部）の下から除去されたならば、フォトレジストは、その場での標準的な酸化ステップ、及び／又は、別の所謂「プラズマ・アッシュ」と呼ばれるプロセスを使用して除去される。
【００１９】
その後、ゲートスタック２０の両側に隣接する窒化シリコン（Ｓｉ３Ｎ４）の側壁スペーサ２８を堆積するのに、別の在来のＣＭＯＳプロセス技術が用いられる。窒化シリコン３０はまた、一対のトレンチ２４を介してキャビティ２６に入れられ、側壁スペーサ２８の堆積中に、窒化シリコンスペーサ材料３０でキャビティ２６を満たす。別の実施形態では、側壁スペーサ２８の形成に対して、別の堆積ステージによって、キャビティを満たすことができる。別の堆積ステージは、窒化シリコンとは異なる材料、例えば、マルチゲート（「gate-all-around」）を生成する底部のゲート電極を形成するような誘電体と導体（ポリシリコン）の組み合わせ又はバルク基板から活性化領域の電気的絶縁を改善するための高い放射率（高いＫ）誘電体、でゲートスタック２０の下のキャビティ２６を満たすように使用され得る。更に別の実施形態では、キャビティ２６は、空のままである。
【００２０】
続いて（図６には示されていないが）、ソース及びドレイン領域が、在来のＣＭＯＳプロセス技術を使用してシリコン１４の層のゲートスタック２０のいずれかの側面にそれぞれ形成される。実際は、デバイス５の残りは、在来のＣＭＯＳプロセス技術によって完了されるが、簡単のために、ここでは更に詳細には記載しない。
【００２１】
上述の例から、Ｓｉ−Ｇｅ層１２の厚さは、キャビティ２６の体積を変化させるために変更可能であることは、当業者には明らかであろう。
【００２２】
これまで記載しなかったけれども、上述のトランジスタデバイスは、例えば、多数の同様な構成のトランジスタを備えたシリコンの活性化層を共有する、静的ＲＡＭのようなランダムアクセスメモリ（ＲＡＭ）のような、揮発性メモリユニットのビットを構成する。実際には、エッチングプロセスは、ＭＯＳＦＥＴ又はトランジスタの形成のために、犠牲Ｓｉ−Ｇｅ層１２が除去されることによるエッチングプロセスに限定されないが、他の用途に関して使用されうる一般的なプロセスであることは当業者に明らかであり、ここで他の用途とは、例えば、Silicon-On-Nothing（ＳＯＮ）構造又は、バルク基板を使用した他の３次元デバイス構造の形成において、等方性の側方選択エッチングが要求されるものである。実際には、例えば、非常に薄い吊り下げシリコン構造を包含する微小電子機械システムデバイスのようなナノスケールデバイスの生成に対して、上述した高温ガス化学エッチングプロセスが適用可能である。
【００２３】
かくして、Silicon-On-Nothing（ＳＯＮ）デバイスを製造するための既存のエッチング技術よりもより大きなエッチング選択性を提供する半導体構造を形成する方法を提供することが可能である。更に、かかる構造を生成するのに必要なツールは、シリコンゲルマニウム層１２のような犠牲層を除去するのに用いられる既存のツールよりも性質がよりシンプルである。更に、時間、温度、ガスフローおよび圧力のようなプロセスパラメータは、犠牲層を除去するための既存のツールに関して用いられたパラメータよりもより制御可能である。従って、プロセスの複雑さは低減され、その結果、著しく製造コストをセーブすることができる。
【図面の簡単な説明】
【００２４】
【図１】半導体材料の３層の基礎層の概略図である。
【図２】ゲートスタックの構成のために電極層と絶縁層によって追加された図１の基礎の概略図である。
【図３】図２の構成から形成されたゲートスタックの概略図である。
【図４】本発明の実施形態による図３の構造から形成されたトレンチの概略図である。
【図５】本発明の実施形態による図４の構造から除去された犠牲層の概略図である。
【図６】本発明の実施形態による部分的に完成したデバイスの概略図である。
【図１】
2008547238.tif 000003
【図２】
2008547238.tif 000004
【図３】
2008547238.tif 000005
【図４】
2008547238.tif 000006
【図５】
2008547238.tif 000007
【図６】
2008547238.tif 000008
【国際調査報告】
2008547238.tif 000009
2008547238.tif 000010
2008547238.tif 000011