(57)【要約】【課題】より小さい回路規模でプログラム・ディスターブを回避するためのプログラム電圧をフレキシブルに設定して書き込む。【解決手段】ワード線を指定して所定の電圧を不揮発性のメモリセルに印加することによりデータの書き込みを行う不揮発性半導体記憶装置において、ワード線指定コマンドと、電圧源指定データとを含む、データの書き込みためのプログラムコードを実行して制御データを発生して出力する制御プロセッサと、制御データをデコードして、ワード線指定コマンドの制御信号と、電圧源指定データの制御信号を発生する書き込みコントローラと、データの書き込みのための複数の電圧を発生する電圧発生回路と、ワード線指定コマンドの制御信号と、電圧源指定データの制御信号とに基づいて、複数の電圧のうちの電圧源指定データに対応する電圧を選択してワード線指定コマンドに対応するワード線に対して出力するスイッチ回路とを備える。【選択図】図１
2015215933.tif 000002
【特許請求の範囲】
【請求項１】
ワード線を指定して所定の電圧を不揮発性のメモリセルに印加することによりデータの書き込みを行う不揮発性半導体記憶装置であって、
ワード線指定コマンドと、電圧源指定データとを含む、データの書き込みためのプログラムコードを実行して制御データを発生して出力する制御プロセッサと、
上記制御データをデコードして、上記ワード線指定コマンドの制御信号と、上記電圧源指定データの制御信号を発生する書き込みコントローラと、
データの書き込みのための複数の電圧を発生する電圧発生回路と、
上記ワード線指定コマンドの制御信号と、上記電圧源指定データの制御信号とに基づいて、上記複数の電圧のうちの上記電圧源指定データに対応する電圧を選択して、選択した電圧を上記ワード線指定コマンドに対応するワード線に対して出力するスイッチ回路とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記プログラムコード、制御プロセッサ、書き込みコントローラ、電圧発生回路およびスイッチ回路を書き込みの他の読み出し又は消去の動作にも拡張して適用することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記スイッチ回路は、
複数のワード線に対応してそれぞれ設けられ、上記ワード線指定コマンドの制御信号に応じて上記電圧源指定データを一時的に記憶する複数のレジスタと、
上記複数のレジスタに対応してそれぞれ設けられ、上記電圧発生回路からの複数の電圧のうち、対応するレジスタからの制御信号に基づいて動作し、上記電圧源指定データに対応する電圧を選択して出力する複数のスイッチとを備えることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
上記プログラムコードを格納して上記制御プロセッサに出力するＲＯＭをさらに備えることを特徴とする請求項１〜３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
上記プログラムコードは上記メモリセルの所定の領域に格納されて上記制御プロセッサに読み出されることを特徴とする請求項１〜３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
上記プログラムコードは外部装置から上記制御プロセッサに入力される動作モードを持つことを特徴とする請求項１〜３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
上記プログラムコードを格納して上記制御プロセッサに出力するＳＲＡＭをさらに備えることを特徴とする請求項５又は６記載の不揮発性半導体記憶装置。
【請求項８】
上記プログラムコードは、
（１）電圧を設定することを命令するアセンブリコードと、
（２）選択すべき１本又は複数本のワード線を指定するワード線指定コマンドと、
（３）上記選択すべきワード線に印加すべき電圧源を指定する電圧源指定データと
を含むことを特徴とする請求項１〜７のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
上記ワード線指定コマンドは、選択ワード線に対する相対アドレス又は絶対アドレスでワード線を指定することを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
上記電圧源指定データは、以前に設定された電圧からの相対電圧又は実電圧で上記印加すべき電圧源の電圧を指定することを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１１】
ワード線を指定して所定の電圧を不揮発性のメモリセルに印加することによりデータの書き込みを行う不揮発性半導体記憶装置の書き込み方法であって、
制御プロセッサが、ワード線指定コマンドと、電圧源指定データとを含む、データの書き込みためのプログラムコードを実行して制御データを発生して出力するステップと、
書き込みコントローラが、上記制御データをデコードして、上記ワード線指定コマンドの制御信号と、上記電圧源指定データの制御信号を発生する書き込みコントローラと、
データの書き込みのための複数の電圧を発生するステップと、
スイッチ回路が、上記ワード線指定コマンドの制御信号と、上記電圧源指定データの制御信号とに基づいて、上記複数の電圧のうちの上記電圧源指定データに対応する電圧を選択して、選択した電圧を上記ワード線指定コマンドに対応するワード線に対して出力するステップとを含むことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその書き込み方法に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１〜４参照。）。
【０００３】
一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。そして、この書き込みは上記ＮＡＮＤストリング内に直列接続されたメモリセルのうちの選択されたメモリセルに対して行われるが、非選択メモリセルについてはそれらのワード線にパス電圧（例えば８Ｖ）が印加される。
【０００４】
以上のように構成された不揮発性半導体記憶装置において、書き込み対象であるメモリセルにプログラム動作により書き込みを行うと、メモリセルトランジスタのフローティングゲートに電荷が注入されしきい値電圧が上昇する。これにより、ゲートにしきい値以下の電圧を印加しても電流が流れなくなり、データ「０」を書き込んだ状態が達成される。一般に、消去状態のメモリセルのしきい値電圧や書き込み特性にはバラツキがある。従って、所定の書き込み電圧を印加してプログラム動作を実行し、しきい値電圧がベリファイレベル以上になるようにベリファイすると、書き込み後のメモリセルのしきい値電圧はベリファイレベル以上である程度分布を有するものとなる。
【０００５】
メモリセルを異なるしきい値電圧に設定することで多値を表現する多値メモリセルの不揮発性半導体記憶装置の場合には、しきい値電圧が広い分布を有すると、隣り合うレベル値の間の間隔が狭くなり確実なデータ記録を実行することが困難になる。この問題点を解決するために、特許文献５においては、メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリコア回路と、上記メモリコア回路への書き込みを制御する制御回路を含み、上記制御回路は、ある１つのしきい値にメモリセルをプログラムする際に上記１つのしきい値に設定されるメモリセル及び上記１つのしきい値より高いしきい値に設定されるメモリセルを上記１つのしきい値にプログラムし、上記複数の異なるしきい値の低い方のしきい値から順番にプログラム（書き込み）することを特徴としている。
【０００６】
ところで、不揮発性半導体記憶装置をプログラムするときに、プログラム・ディスターブという現象が発生する。これは、プログラム動作によってしきい電圧が上昇してしまう不良モードであって、同一のワード線（制御ゲート）に対してプログラムを繰り返すことにより発生し、ワード線を共有する非選択のメモリセルおよび書き込まないメモリセルで、プログラムの高電圧のためにしきい値電圧が上昇してしまう現象である。また、書き込みで選択されたＮＡＮＤストリングの非選択ワード線のパス電圧によっても、しきい値電圧が上昇する。またさらに、近年の微細化されたＮＡＮＤストリングにおいては、上記の選択ワード線に印加されるプログラム電圧と非選択ワード線に印加されるパス電圧によりブーストされたチャネル電圧に起因するホットキャリヤー電子によりしきい値電圧が上昇する現象も観測されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−１４７５８２号公報
【特許文献２】特開２０００−２８５６９２号公報
【特許文献３】特開２００３−３４６４８５号公報
【特許文献４】特開２００１−０２８５７５号公報
【特許文献５】特開２００１−３２５７９６号公報
【特許文献６】米国特許出願公開第２０１１−０１６７２０６号明細書
【特許文献７】米国特許出願公開第２０１２−０１０６２５０号明細書
【特許文献８】特開２０１１−１５０７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記プログラム・ディスターブを回避するためには、プログラム動作時において、例えばＮＡＮＤ型フラッシュメモリの非選択ワード線に、当該非選択ワード線からの位置に対応した所定のパス電圧を印加される。しかし、最近の高密度のＮＡＮＤ型フラッシュメモリでは、以前よりもプログラム・ディスターブが容易に発生し、回避のためにはより複雑なパス電圧パターンが必要とされるという問題点があった。
【０００９】
例えば特許文献６では、ＣＰＵ制御によりプログラム・ディスターブを回避するように書き込み電圧を制御しているが、各ワード線に対してどのように印加電圧を割り当てるかについては開示も示唆もない。
【００１０】
また、例えば特許文献７では、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍ）法を用いてプログラムするときの電圧発生装置について記載しているが、ロジック回路を用いて構成しているために、上記プログラム・ディスターブを回避するための印加電圧の発生を柔軟に発生することができないという問題点があった。
【００１１】
さらに、特許文献８では、固定されたロジック及びアナログ回路を用いて書き込み電圧を割り当てる回路を構成しているが、印加するパス電圧の種類数が増大した場合に当該ロジック及びアナログ回路はより複雑になり、回路規模が大幅に増大するという問題点があった。
【００１２】
本発明の目的は以上の問題点を解決し、従来技術に比較して小さい回路規模で、ワード線電圧設定時の上記ディスターブを回避するためのプログラム電圧およびパス電圧をフレキシブルに設定して書き込むことができる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。なお、以降の文章においては、プログラム・ディスターブは上記の３種類のディスターブを総称し、プログラム電圧はプログラム電圧とパス電圧を総称するものとする。
【課題を解決するための手段】
【００１３】
第１の発明に係る不揮発性半導体記憶装置は、ワード線を指定して所定の電圧を不揮発性のメモリセルに印加することによりデータの書き込みを行う不揮発性半導体記憶装置であって、
ワード線指定コマンドと、電圧源指定コードとを含む、データの書き込みためのプログラムコードを実行して制御データを発生して出力する制御プロセッサと、
上記制御データをデコードして、上記ワード線指定コマンドの制御信号と、上記電圧源指定コードの制御信号を発生する書き込みコントローラと、
データの書き込みのための複数の電圧を発生する電圧発生回路と、
上記ワード線指定コマンドの制御信号と、上記電圧源指定コードの制御信号とに基づいて、上記複数の電圧のうちの上記電圧源指定コードに対応する電圧を選択して、選択した電圧を上記ワード線指定コマンドに対応するワード線に対して出力するスイッチ回路とを備えることを特徴とする。
【００１４】
上記不揮発性半導体記憶装置において、上記プログラムコード、制御プロセッサ、書き込みコントローラ、電圧発生回路およびスイッチ回路を書き込みの他の読み出し又は消去の動作にも拡張して適用することを特徴とする。
【００１５】
また、上記不揮発性半導体記憶装置において、上記スイッチ回路は、
複数のワード線に対応してそれぞれ設けられ、上記ワード線指定コマンドの制御信号に応じて上記電圧源指定データを記憶する複数のレジスタと、
上記複数のレジスタに対応してそれぞれ設けられ、上記電圧発生回路からの複数の電圧のうち、対応するレジスタからの制御信号に基づいて動作し、上記電圧源指定コードに対応する電圧を選択して出力する複数のスイッチとを備えることを特徴とする。
【００１６】
さらに、上記不揮発性半導体記憶装置において、上記プログラムコードを格納して上記制御プロセッサに出力するＲＯＭをさらに備えることを特徴とする。
【００１７】
またさらに、上記不揮発性半導体記憶装置において、上記プログラムコードは上記メモリセルの所定の領域に格納されて上記制御プロセッサに読み出されることを特徴とする。
【００１８】
また、上記不揮発性半導体記憶装置において、上記プログラムコードは外部装置から上記制御プロセッサに入力されることを特徴とする。
【００１９】
さらに、上記不揮発性半導体記憶装置において、上記プログラムコードを格納して上記制御プロセッサに出力するＳＲＡＭをさらに備えることを特徴とする。
【００２０】
またさらに、上記不揮発性半導体記憶装置において、上記プログラムコードは、
（１）電圧を設定することを命令するアセンブリコードと、
（２）選択すべき１本又は複数本のワード線を指定するワード線指定コマンドと、
（３）上記選択すべきワード線に印加すべき電圧源を指定する電圧源指定データと
を含むことを特徴とする。
【００２１】
また、上記不揮発性半導体記憶装置において、上記ワード線指定コマンドは、選択ワード線に対する相対アドレス又は絶対アドレスでワード線を指定することを特徴とする。
【００２２】
さらに、上記不揮発性半導体記憶装置において、上記電圧源指定データは、以前に設定された電圧からの相対電圧又は実電圧で上記印加すべき電圧源の電圧を指定することを特徴とする。
【００２３】
第２の発明に係る不揮発性半導体記憶装置の書き込み方法は、ワード線を指定して所定の電圧を不揮発性のメモリセルに印加することによりデータの書き込みを行う不揮発性半導体記憶装置の書き込み方法であって、
制御プロセッサが、ワード線指定コマンドと、電圧源指定コードとを含む、データの書き込みためのプログラムコードを実行して制御データを発生して出力するステップと、
書き込みコントローラが、上記制御データをデコードして、上記ワード線指定コマンドの制御信号と、上記電圧源指定コードの制御信号を発生する書き込みコントローラと、
データの書き込みのための複数の電圧を発生するステップと、
スイッチ回路が、上記ワード線指定コマンドの制御信号と、上記電圧源指定コードの制御信号とに基づいて、上記複数の電圧のうちの上記電圧源指定コードに対応する電圧を選択して、選択した電圧を上記ワード線指定コマンドに対応するワード線に対して出力するステップとを含むことを特徴とする。
【発明の効果】
【００２４】
本発明に係る不揮発性半導体記憶装置及びその書き込み方法によれば、ＣＰＵ及び書き込みコントローラを内蔵してデータの書き込みを行うように構成したので、従来技術に比較して小さい回路規模で、プログラム・ディスターブを回避するためのプログラム電圧をフレキシブルに設定して書き込むことができる。また、従来はマスクを改訂してウェハプロセスを経てはじめて評価できたようなことが、例えばメモリテスターからプログラムコード（ソフトウェア）を入力することによってプログラム電圧の電圧種類やシーケンスの変更を行う事ができるので、コスト削減に限らず開発時間の大幅な短縮を実現できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ２の構造を示す概略回路図である。
【図２】図１のメモリセルアレイ２の構造とその周辺回路を示す概略ブロック図である。
【図３】図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図４】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてワード線とグローバルワード線（ＧＷＬ）との関係を示す回路図である。
【図５】図３のグローバルワード線（ＧＷＬ）スイッチ回路４０の構成を示すブロック図である。
【図６】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時などのワード線電圧制御のＣＰＵ命令構造を示す図である。
【図７】（ａ）は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時に用いるプログラムコードを示す図であり、（ｂ）は（ａ）のプログラムコードをコンパイラしたときのＲＯＭ２１内のコードを示す図である。
【図８】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時に用いるＲＯＭ２１内の電圧源指定データと、プログラムコード内の電圧源指定データ（名称）との関係を示す表である。
【図９】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時に用いるワード線指定コマンドと、そのコード及び意義を示す表である。
【図１０】図３のＧＷＬスイッチ回路４０の単位回路４０ａの詳細構成を示すブロック図である。
【図１１】図３のＧＷＬ電圧コントローラ３０の構成を示すブロック図である。
【図１２】図１１のシフト回路３３及びワード線デコーダ回路３５の構成を示すブロック図である。
【図１３】図１１のＭＣＯＤＥデコーダ回路３５の構成を示すブロック図である。
【図１４】図１１のＷＥ信号発生回路３４の構成を示すブロック図である。
【図１５】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時の指令コマンドの一例を示す図である。
【図１６】図１５の指令コマンドを実行したときのタイミングチャートである。
【図１７】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてワード線指定コマンドで設定可能な組み合わせでのワード線電圧の割り当てセット例を示す図である。
【図１８】図１７のワード線電圧割り当てセット例とは異なる一例に、異なる電圧源を割り付けた３例を示す図である。
【図１９】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて選択ワード線を変化させたときのワード線電圧の割り当てセット例である。
【図２０】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて読み出し及び消去動作のときのワード線電圧の割り当てセット例である。
【図２１】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて読み出し動作のときのワード線電圧の割り当てセットに電圧源を割り付けた例である。
【図２２】変形例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２７】
実施形態．
図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ２の構造を示す概略回路図である。また、図２は図１のメモリセルアレイ２の構造とその周辺回路を示す概略ブロック図である。
【００２８】
図１を参照すると、ＮＡＮＤフラッシュメモリアレイ２は、複数のワード線ＷＬ０〜ＷＬｘと、２本のダミーワード線ＤＷＬ０，ＤＷＬ１と、２つの選択されるゲート線ＳＧＳＬ及びＳＧＤＬと、複数のグローバルビット線ＧＢＬ０〜ＧＢＬｎと、ソース線ＳＬとを含み、ｘ及びｎはそれぞれ０以上の整数である。アクティブ領域に係るワード線ＷＬ０〜ＷＬｘ，ＤＷＬ０，ＤＷＬ１は、各メモリセルの制御ゲート電極に接続されている。メモリセルを直接に接続して構成される各セルストリングはそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬｎの下に配置され、セルストリング１ａはグローバルビット線ＧＢＬ０へ接続され、セルストリング１ｂはグローバルビット線ＧＢＬ１へ接続される。すなわち、グローバルビット線ＧＢＬ０〜ＧＢＬｎとワード線ＷＬ０〜ＷＬｘ，ＤＷＬ０，ＤＷＬ１との交点はそれぞれメモリセルに対応する。この例では、例えば、グローバルビット線ＧＢＬ０は選択されるビット線であって他のビット線は選択されないビット線であり、ワード線ＷＬ２は選択されるワード線であって他のワード線は選択されないワード線である。選択されないビット線と接続されるセルストリングは、禁止セルストリングと呼ぶ。
【００２９】
アクティブ領域に係る２つの選択ゲート線ＳＧＤＬ及びＳＧＳＬはそれぞれ、ドレイン側セレクトトランジスタ又はＳＧＤＬトランジスタのゲート、及びソース側セレクトトランジスタ又はＳＧＳＬトランジスタのゲートとして機能する。
【００３０】
図２を参照すると、ＮＡＮＤメモリアレイ２は複数のブロック１２に分割され、個々のグローバルビット線ＧＢＬ０〜ＧＢＬｎはグローバルビット線（ＧＢＬ）スイッチ回路１３を介してページバッファ６へ接続される。
【００３１】
図３は図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。なお、図３においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭへのデータのプログラム（書き込み）のための回路を中心に図示し、データの読み出しについては概略図示している。図３において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ２と、ロウデコーダ１４と、ページバッファ（データ書き換え及び読み出し回路）６と、カラムデコーダ１５と、データ入出力バッファ９０と、入出力端子９１と、データ線９２と、データ書き込みや消去、読み出しなどの動作の制御のためのプログラムコードを記憶するＲＯＭ２１と、プログラムコードを実行して制御データを出力するＣＰＵ２０と、ＣＰＵ２０からの指示信号に基づいてグローバルワード線（ＧＷＬ）スイッチ回路４０及びページバッファ６の動作を制御するＧＷＬ電圧コントローラ３０と、各種の電圧を発生する電圧発生回路５０と、ＧＷＬ電圧コントローラ３０からの制御信号に基づいて電圧発生回路５０からの各電圧を用いてデータ書き込み等のためのＧＷＬ電圧を発生してロウデコーダ１４に出力するＧＷＬスイッチ回路４０と、データの読み出しのためにページバッファ６等を制御する動作シーケンスコントローラ１７と、選択アドレスを保持してＧＷＬ電圧コントローラ３０などに出力するアドレスレジスタ１８とを備えて構成される。
【００３２】
メモリセルアレイ２は、図１に示すように、例えばｘ＋１個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルを直列接続して各ＮＡＮＤセルユニットＮＵが構成される。各ＮＡＮＤセルユニットは、ドレイン側が選択ゲートトランジスタを介してグローバルビット線ＧＢＬ０，ＧＢＬ１に接続され、ソース側が選択ゲートトランジスタを介して共通ソース線ＳＬに接続される。ロウ方向に並ぶメモリセルの制御ゲートは共通にワード線ＷＬに接続され、各選択ゲートトランジスタのゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤＬ，ＳＧＳＬに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。ページバッファ（書き換え及び読み出し回路）６は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ（ＤＬ）を含み構成される。
【００３３】
図３のメモリセルアレイ２は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子との間でデータの入出力が行われるセルアレイのブロック１２の範囲を示している。メモリセルアレイ２のワード線ＷＬ及びグローバルビット線ＧＢＬの選択を行うために、それぞれロウデコーダ１４及びカラムデコーダ１５が設けられている。ＧＷＬ電圧コントローラ３０はＧＷＬスイッチ回路４０を制御してデータの書き込みや読み出し時のワード線電圧の制御を行う。動作シーケンスコントローラ１７はＣＰＵ２０からの指示のもとページバッファ６等を制御してデータの読み出しの制御を行う。電圧発生回路５０はデータの書き込みや読み出し等に必要な種々の電圧を発生してＧＷＬスイッチ回路４０に出力し、ＧＷＬスイッチ回路４０はＧＷＬ電圧コントローラ３０からの制御信号に基づいて所定の電圧を発生してロウデコーダ１４に出力する。
【００３４】
データ入出力バッファ９０は、データの入出力及びアドレス信号及びコマンドの入力に用いられる。すなわち、データ入出力バッファ９０及びデータ線９２を介して、入出力端子９１とページバッファ６の間で書き込みデータ及び読み出しデータの転送が行われる。また、入出力端子９１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１４及びカラムデコーダ１５及びＧＷＬ電圧コントローラ３０に送られてデコードされる。また、入出力端子９１からは動作制御のコマンドも入力される。入力されたコマンドは動作シーケンスコントローラ１７によりデコードされてページバッファ６及びアドレスレジスタ１８等を制御することによりデータの読み出しが制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の制御信号はコントローラ１７，３０により入力され、動作モードに応じてさらに内部制御信号が発生される。内部制御信号は、データ入出力バッファ９０でのデータラッチ、転送等の制御に用いられ、さらにコントローラ１７，３０に送られて、動作制御が行われる。
【００３５】
ページバッファ６は、２個のレジスタを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、動作タイミング又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。
【００３６】
図４は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてワード線とグローバルワード線（ＧＷＬ）との関係を示す回路図である。図４において、２Ｂはメモリセルブロックであり、ロウデコーダ１４からのブロック選択信号により選択される。グローバルワード線電圧は、ロウデコーダ１４からのブロック選択信号により制御されるワード線ドライバトランジスタ１６を介してメモリセルブロック２Ｂ内のメモリセルのグローバルワード線に印加される。ここで、グローバルワード線は、複数のメモリセルブロック２Ｂの各対応するワード線を集線して構成される。
【００３７】
図５は図３のＧＷＬスイッチ回路４０の構成を示すブロック図である。図５において、ＧＷＬスイッチ回路４０は、６４個のスイッチ４１−０〜４１−６３と、レジスタ４２−０〜４２−６３とを備えて構成される。ＧＷＬ電圧コントローラ３０からの電圧源指定データは各レジスタ４２−０〜４２−６３に入力され、ライトイネーブル信号（ＷＥ信号）により対応する１つの選択されたレジスタ（４２−０〜４２−６３のうちの１つあるいは複数）が一時的に格納した後、電圧源指定データにより対応するスイッチ（４１−０〜４１−６３のうちの１つ）が入力する電圧を選択されて該当するグローバルワード線に出力される。なお、ＧＷＬ電圧コントローラ３０からのダミーワード線（２本）についても同様にコントロールされるが、ワード線電圧設定の種類は少ない。
【００３８】
図６は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時のＣＰＵ命令（プログラムコード）の構造を示す図である。図６において、ＣＰＵ命令（プログラムコード）は、以下のものを含む。（１）命令コードであるＧＷＬセットアセンブリコード（例えば、ワード線電圧セット（ＷＬＳＥＴ））、
（２）ワード線指定コマンド（図９参照）、及び
（３）電圧源指定データ（図８参照）。
【００３９】
図７（ａ）図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時に用いるプログラムコードの例を示す図であり、図７（ｂ）は図７（ａ）のプログラムコードをコンパイラしたときのＲＯＭ２１内のオブジェクトコードを示す図である。図６および７から明らかなように、プログラムコードをコンパイルすると、ＲＯＭ２１内では、７ビット、５ビット、４ビットの合計１６ビットのコードとなる。このうち後者の９ビットを、ワード線指定コマンド及び電圧源指定データを含む指定コードＭ２ＢＣＯＤＥ［８：０］という。図７（ａ）の例（１）では、選択されたワード線（ＷＬＮ）に電圧源ＶＷＷを接続することを意味する。図７（ａ）の例（２）では、選択されたワード線より１つ下（Ｎ−１）のワード線（ＮＭＩＮＵＳＯＮＥ）に電圧源ＶＰＡＳＳＷＡＤＪを接続することを意味する。図７（ａ）の例（３）では、選択されたワード線より９つ下のＷＬからＷＬ０までの全部のワード線（ＳＯＵＲＣＥＳＩＤＥ０）を電圧源ＶＰＡＳＳＷＳに接続するという意味である。なお、ワード線指定コマンドと、電圧源指定データはそれぞれ図９、図８にそれらのリストを示す。
【００４０】
図８は、図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時に用いるＲＯＭ２１内の電圧源指定データと、プログラムコード内の電圧源指定データ（名称）との関係を示す表である。すなわち、図８では、電圧源の種類とそれに対応した電圧源指定データ（アセンブラコード名）と電圧源指定データ（オブジェクトコード）を示す。これら電圧源（一例）の主要な目的は以下の通りである。
【００４１】
ＶＣＰＣＫ：汎用７Ｖ
ＶＷＷ：書き込み電圧
ＶＲＥＡＤ：読み出し電圧
ＶＰＡＳＳＲ：読み出し時の非選択ワード線のパス電圧
ＶＰＡＳＳＷｘｘ：書込み時の非選択ワード線のパス電圧
ＶＰＡＳＳＷＤＴ／ＳＢ：ダミーワード線の電圧設定
【００４２】
ここで、本例ではこれらの電圧源はプログラム動作時にはすべて使用可能としているが、読み出しや消去時には一般にはこれほどの種類は必要ないので、使用を制限しても問題はない。また、例えば、「ＶＲＥＡＤ」であるが、これは読み出し動作では選択されたワード線に印加する例えば１．５Ｖが供給されるが、プログラム動作時や消去時は例えば０．５Ｖが供給される、というように動作モードで違う電圧の供給源とする。同様に、例えば「ＶＰＡＳＳＲ」は読み出し動作時の非選択ワード線に印加されるパス電圧で５〜６Ｖ程度であるが、プログラム動作時は３Ｖというようにして使用する。
【００４３】
図９は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時に用いるワード線指定コマンドと、そのコード及び意義を示す表である。すなわち、図９は、ワード線の指定を行うコマンドコードであり、ラフな説明をリストに示している。
【００４４】
図９において、例えば「ＮＭＩＮＵＳＴＷＯ」は選択されたワード線から２つ下（Ｎ−２）のワード線を指定する。「ＳＯＵＲＣＥＳＩＤＥ０」は選択されたワード線から９つ下のワード線からワード線ＷＬ２までの複数のワード線を指定する。これらのコマンドは設計により自由に変えられるのは言うまでもない。本例ではあまり重複するコマンドを使用していないが、例えば「ＳＯＵＲＣＥＳＩＤＥ０」を選択されたワード線の下側のワード線すべてを指定するとして、必要ならば、改めてその後「ＮＭＩＮＵＳＯＮＥ」や「ＮＭＩＮＵＳＴＷＯ」を使用して再設定するようにもできる。図９から明らかなように、ワード線指定コマンドにより１本又は複数本のワード線を指定することができる。
【００４５】
図１０は図３のＧＷＬスイッチ回路４０の単位回路４０ａの詳細構成を示すブロック図である。すなわち、図１０は、ＧＷＬスイッチ回路４０の１ワード線分の単位回路４０ａを示す。６４段のＮＡＮＤストリングの場合は、これが６４個並び、さらにダミーワード線用に少しの電源源の数を減らした２個の単位回路４０ａが並ぶことになる。４ビットのレジスタ４２には、電圧源を指定する電圧源指定データＧＷＬ＿ＲＥＧ＿ＤＡＴＡの４ビットと、当該レジスタ４２の選択信号ＧＷＬ＿ＲＥＧ＿ＷＥ（ライトイネーブル信号）が入力され、クロックＣＬＫ１のトリガーでデータがレジスタ４２に取り込まれる。レジスタ４２から出力される電圧源指定データにより指定される電圧源の電圧がスイッチ４１により選択されて所定のグローバルワード線ＧＷＬ［ｘ］に出力される。
【００４６】
図１１は図３のＧＷＬ電圧コントローラ３０の構成を示すブロック図である。図１１において、ＧＷＬ電圧コントローラ３０は、ワード線デコーダ回路３１と、ワード線カウンタ３２と、シフト回路３３と、ライトイネーブル信号（ＷＥ信号）発生回路３４と、ＭＣＯＤＥデコーダ回路３５と、スイッチ３６と、インバータ３７と、アンドゲート３８とを備えて構成される。ＧＷＬ電圧コントローラ３０は、ワード線ＷＬのアドレス入力データＷＬＡＤＤ［５：０］とＲＯＭ２１からのオブジェクトコードである指定データＭ２ＢＣＯＤＥ［８：０］から、電圧源指定データ信号ＧＷＬ＿ＲＥＧ＿ＤＡＴＡ［３：０］及びレジスタ４２の選択信号とライトイネーブル信号ＧＷＬ＿ＲＥＧ＿ＷＥ［６３：０］を発生する。
【００４７】
ワード線デコーダ回路３１は、ワード線のアドレスＷＬＡＤＤ［５：０］に加えてダミーワード線のアドレスＤＷＬＡＤＤ［１：０］をデコードして６６本のアドレス信号をシフト回路３３に出力する。この６６本のアドレス信号のうち１本のアドレス信号が選択ワード線を示すライトイネーブル信号となる。シフト回路３３は、６６本のアドレス信号中の選択ワード線を示すライトイネーブル信号から、図９のＮＭＩＮＵＳＯＮＥ、ＮＭＩＮＵＳＴＷＯやＳＯＵＲＣＥＳＩＤＥ０などに相当する信号を出力する。ライトイネーブル信号ＧＷＬ＿ＲＥＧ＿ＷＥ［６３：０］は６４本を有し、当該ライトイネーブル信号ＧＷＬ＿ＲＥＧ＿ＷＥ［６３：０］において、図９の信号の意味に該当するワード線の位置のビットが“１”となる。ＭＣＯＤＥデコーダ回路３５は、ＲＯＭ２１からのオブジェクトコードである指定コードＭ２ＢＣＯＤＥの４〜８ビット目のワード線指定コマンドをデコードして、入力されたコマンドが何であるかを信号としてＷＥ信号発生回路３４に出力する。ＷＥ信号発生回路３４は、上記シフト回路３３とＭＣＯＤＥデコーダ回路３５からの信号からライトイネーブル信号ＧＷＬ＿ＲＥＧ＿ＷＥ信号を発生する。一方、指定コードＭ２ＢＣＯＤＥの０〜３ビット目の電圧源指定データはスイッチ３６及びアンドゲート３８等を含むロジック回路を経て電圧源指定データ信号ＧＷＬ＿ＲＥＧ＿ＤＡＴＡ信号として出力される。ここで、指定コードＭ２ＢＣＯＤＥは信号Ｍ２ＨＸＷＬがハイレベルのときにスイッチ３６により選択され出力されるが、それ以外はデータ４ビットには“００００”がスイッチ３６から出力されるが、これは電圧源を接地電位（ＧＮＤ）に指定してリセットするために使用される。
【００４８】
図１２は図１１のシフト回路３３及びワード線デコーダ回路３５の構成を示すブロック図である。図１２では特にシフト回路３３の一部の構成を示す。図１２において、シフト回路３３は、データシフト回路を含むロジック回路５１〜５９等を備えて構成され、ワード線デコーダ回路３５からのワード線指定データＷＬＳＥＬに基づいて、ライトイネーブル信号を発生するための各種信号を発生する。例えばＭＯＮＥ信号は上述の（Ｎ−１）の意味でＮＭＩＮＵＳＯＮＥ信号に相当し、選択されたワード線の１つ下のワード線のビットに“１”を立てる。これら（Ｎ−１）や（Ｎ−２）や（Ｎ＋１）などはデータシフト回路が基本となっている。ビット列を１ビット下の方にシフトすると、選択されたワード線の１つ下のワード線の位置のビットが“１”となる。また、ビット列を２ビットシフトさせると２つ下のワード線を表すビットが“１”となる。他のいくつかの信号はワード線の番号そのものと選択ワード線の関係あるいはさらに他の信号とのロジック回路５１〜５９等で作られる。なお、ワード線オプション信号はアドレス信号以外の信号でワード線を指定するために用いられる。
【００４９】
図１３は図１１のＭＣＯＤＥデコーダ回路３５の構成を示すブロック図である。図１３では特に、ＭＣＯＤＥデコーダ回路３５の一部を示す。図１３において、ＭＣＯＤＥデコーダ回路３５は、デコーダ６１〜６９及びアンドゲート７１〜７９等を備えて構成される。ここで、５ｈ’０１、５ｈ’０２、５ｈ’０３などの入力信号は、図６のワード線指定コマンド（図９参照）を示すコードであり、例えば５ｈ’０３は図９のコマンドＮＭＩＮＵＳＴＨＲＥＥに相当し、従って、当該コマンドに対応して出力信号ＭＴＨＲＥＥ＿ＳＥＴという名称を付与している。指定コードＭ２ＢＣＯＤＥがＲＯＭ２１から読み出されＣＰＵ２０を経てＭＣＯＤＥデコーダ回路３５に入力され、入力された指定コードＭ２ＢＣＯＤＥと上記の例えば５ｈ’０３が一致すれば、出力信号ＭＴＨＲＥＥ＿ＳＥＴが“１”となり、以下同様である。
【００５０】
図１４は図１１のＷＥ信号発生回路３４の構成を示すブロック図である。図１４において、２入力アンドゲートＡ０−１〜Ａ６３−ｘと、オアゲート８１−０〜８１−６３を備えて構成される。２入力アンドゲートＡ０−１〜Ａ６３−ｘの２つの入力端子のうち、１つの入力端子には、ＭＣＯＤＥデコーダ回路３５からのワード線指定コマンドをデコードした信号のうちの１つの信号が入力される一方、もう１つの入力端子にはシフト回路３３からのワード線指定コマンドに対応した信号の６４本のうちの１本の信号が入力される。従って、この２入力アンドゲートＡ０−１〜Ａ６３−ｘは基本的には図９のワード線指定コマンドの数だけある。さらに、オプションやテストモードなどのため、ロジック回路等で付け加えることも可能である。
【００５１】
そして、各オアゲート８１−０〜８１−６３はそれぞれ入力される信号を集線してＧＷＬスイッチ回路４０に出力する。すなわち、各アンドゲートＡ０−１〜Ａ６３−ｘに入力される２つの信号がいずれも１”であれば、その後段のオアゲート８１−０〜８１−６３の出力信号ＧＷＬ＿ＲＥＧ＿ＷＥが“１”となり、そのグローバルワード線ＧＷＬのレジスタＧＷＬ＿ＲＥＧにＧＷＬ＿ＲＥＧ＿ＤＡＴＡを取り込むための選択信号がオンになったことを意味する。例えば選択されたワード線がＷＬ３０で、今処理するプログラムコードである指定コードＭ２ＢＣＯＤＥのうちのワード線指定コマンドがＮＰＬＵＳＴＷＯであれば、シフト回路３３からのワード線指定コマンドＮＰＬＵＳＴＷＯに相当するＰＴＷＯ出力信号のうちの６４本の信号中のＧＷＬ３２のビットが“１”となり、かつＭＣＯＤＥデコーダ回路３５からのワード線指定コマンドＮＰＬＵＳＴＷＯに相当するＰＴＷＯ＿ＳＥＴ信号が“１”となり、これにより、ＷＥ信号発生回路３４のＧＷＬ３２用回路の２入力アンドゲートＡ０の入力信号であるＰＴＷＯ［３２］とＰＴＷＯ＿ＳＥＴのアンドゲートＡ０の出力信号が“１”になり、従ってオアゲート８１の出力信号ＧＷＬ＿ＲＥＧ＿ＷＥ［３２］が“１”になる。ここで、図９のＳＯＵＲＣＥＳＩＤＥ０の場合などは複数のライトイネーブル信号ＧＷＬ＿ＲＥＧ＿ＷＥが“１”となるのは当然である。また、ダミーワード線についても同様の回路が設けられる。
【００５２】
以上のように構成されたハードウエア回路の動作について、図１５及び図１６を参照して以下説明する。図１５は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時の指令コマンドの一例を示す図である。また、図１６は図１５の指令コマンドを実行したときのタイミングチャートである。ここで、図１６の時刻ｔ１からｔ３までが図１５のプログラムコードＴ１の処理に対応し、図１６の時刻ｔ３からｔ５までが図１５のプログラムコードＴ２の処理に対応し、図１６の時刻ｔ９からｔ１１までが図１５のプログラムコードＴ３の処理に対応する。
【００５３】
図１５の時刻ｔ０において、ＧＷＬ３２が選択されたことがデコードされ、シフト回路３３が動作し、ＷＬＳＥＬ信号（ＷＬＮに相当する）、ＭＯＮＥ信号やＳＯＵＲＣＥ０信号が決定され出力される。ＧＷＬ３２が選択されているので、ＷＬＳＥＬ［３２］＝ハイレベル、その他のＷＬＳＥＬ［ｘ］信号はローレベルで、ＭＯＮＥ［３１］信号がハイレベル、ＳＯＵＲＣＥ０信号はＮ−９＝２３以降のグローバルワード線ＧＷＬ２３〜ＧＷＬ１に相当するＳＯＵＲＣＥ０［２３：１］信号がハイレベルとなる。
【００５４】
次に、時刻ｔ１においてＲＯＭ２１からの指定コードＭ２ＢＣＯＤＥ［８：０］が入力され、Ｍ２ＨＸＷＬ信号のハイレベルによりワード線指定コマンドＷＬＮ（５ｈ’００）がデコードされ、ＷＬＮ＿ＳＥＴ信号がハイレベルとなり、また、電圧源指定データＶＷＷ（４ｈ’３）が出力データＧＷＬ＿ＲＥＧ＿ＤＡＴＡとして出力される。ＷＬＮ＿ＳＥＴ信号は前述のシフト回路３３からの出力信号のうち、ＷＥ信号発生回路３４において、ＷＬＮ＿ＳＥＴ信号と、２入力アンドゲートＡ０で対になるＷＬＳＥＬ信号と、ハイレベルであるＷＬＳＥＬ［３２］信号とに基づいて、アンドゲートＡ０及びオアゲート８１の出力信号がハイレベルになり、結局、ＧＷＬ＿ＲＥＧ＿ＷＥ［３２］信号のみがハイレベルになる。
【００５５】
次の時刻ｔ２で、図１０のレジスタ４２に電圧源指定データＧＷＬ＿ＲＥＧ＿ＤＡＴＡが取り込まれる。また、選択ワード線に変化はないのでワード線ＷＬ３２が選択されたままとなる。そして、他の回路では次の指定コードＭ２ＢＣＯＤＥをＭＣＯＤＥデコーダ回路３５に送る準備がなされる。
【００５６】
そして、時刻ｔ３で、次の指定コードＭ２ＢＣＯＤＥが入力され、ワード線指定コマンドＮＭＩＮＵＳＯＮＥの５ｈ’０１と、電圧源指定データＶＰＡＳＳＷＡＤＪの４ｈ’６に分解され、ワード線指定コマンドＮＭＩＮＵＳＯＮＥはＭＣＯＤＥデコーダ回路３５によりＭＯＮＥ＿ＳＥＴ信号が前述のようにハイレベルになり、シフト回路３３によりハイレベルであるＭＯＮＥ［３１］信号とのアンドゲートＡ０による論理積演算により、ＷＥ信号発生回路３４からの出力信号ＧＷＬ＿ＲＥＧ＿ＷＥ［３１］がハイレベルになる。
【００５７】
さらに、時刻ｔ４で、電圧源指定データＶＰＡＳＳＷＡＤＪの４ｈ’６は、ＧＷＬ＿ＲＥＧ＿ＷＥ［３１］信号がハイレベルであるので、図１０のレジスタ４２に取り込まれる。時刻ｔ５〜ｔ８は次のコマンドがＮＯＰ（Ｎｏ  Ｏｐｅｒａｔｉｏｎ）なので、時刻ｔ４後の状態を保持する。
【００５８】
そして、時刻ｔ９に次の指定コマンドＭ２ＢＣＯＤＥを取り込んで、前述のように結局、出力信号ＧＷＬ＿ＲＥＧ＿ＷＥ［２３］〜［１］がそれぞれハイレベルとなり、時刻ｔ１０で図５のレジスタ４２−２３〜４２−１にデータ４ｈ’８が取り込まれる。
【００５９】
図１７は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのワード線電圧設定時においてワード線指定コマンドで設定可能な組み合わせでのワード線電圧の割り当てセット例を示す図である。図１７から明らかなように、図９のワード線指定コマンドで設定可能な組み合わせで、最も多く設定したセットの例を示しており、図９に示したワード線指定コマンドのほとんどを使用している。
【００６０】
図１８は図１７のワード線電圧割り当てセット例とは異なる一例を示す図である。そして、図１８では、異なる電圧源を対応させる３つのモードを示している。選択されているワード線はＷＬ３２で、Ｎ＝３２の場合の例で、例えばワード線ＷＬ（Ｎ−３）（ＮＭＩＮＵＳＴＨＲＥＥ、ＷＬ２９に対応）には、モード０とモード１では電圧源ＶＲＥＡＤが接続され、モード２では電圧源ＶＰＡＳＳＲが接続されるようにプログラムされている。また、ワード線ＷＬ（Ｎ−６）（ＮＭＩＮＵＳＳＩＸ、ＷＬ２６に対応）には、モード０では電圧源ＶＰＡＳＳＷＳを、モード１では電圧源ＶＰＡＳＳＲを、モード２ではＶＲＥＡＤを接続する。
【００６１】
図１９は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて選択ワード線を変化させたときのワード線電圧の割り当てセット例である。図１９において、選択ワード線をＷＬ６０→ＷＬ５９→ＷＬ５８→と順次変化させていったときの例を示す。ここで、必要があれば、ワード線指定コマンドのＷＬ６３やＷＬ６２コマンドを使用して、ワード線指定コマンドＤＲＡＩＮＳＩＤＥ０が割り付けられているワード線とは別の電圧源を割り当てすることもできる。
【００６２】
以上の実施形態では、プログラム（書込み）動作の例について説明したが、以下、読み出し（Ｒｅａｄ）と消去（Ｅｒａｓｅ）動作の場合の割り付けの例を示す。
【００６３】
図２０は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて読み出し及び消去動作のときのワード線電圧の割り当てセット例である。また、図２１は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて読み出し動作のときのワード線電圧の割り当てセット例である。図２０では、可能な割り付けをほとんど使用した場合を示す。図２１では、読み出しの例で、選択ワード線の両隣のワード線にワード線指定コマンドＶＰＡＳＳＷＡＤＪを割り付けている例を示す。
【００６４】
以上のように構成された本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭによれば、ＣＰＵ２０及びＧＷＬ電圧コントローラ３０を内蔵してデータの書き込みを行うように構成したので、従来技術に比較して小さい回路規模で、プログラム・ディスターブを回避するためのプログラム電圧をフレキシブルに設定して書き込むことができる。
【００６５】
変形例．
図２２は変形例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。図１の実施形態では、書き込みのためのプログラムコードを内部ＲＯＭ２１に内蔵している例を示したが、本発明はこれに限らず、図２２に示すように、書き込みのためのプログラムコードを外部コントローラ７０から、入出力端子９１及びデータ入出力バッファ９０を介してＮＡＮＤ型フラッシュＥＥＰＲＯＭ内部のＣＰＵ２０（ＧＷＬ電圧コントローラ３０の機能を含む）にロードして、ＣＰＵ２０により、実施形態と同様に実行してもよい。
【００６６】
また、ＮＡＮＤ型フラッシュＥＥＰＲＯＭチップ内にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２２を設け、このＳＲＡＭ２２にプログラムコードをロードしてからＣＰＵ２０に実行させるようにする動作モードを装備すれば、ＲＯＭ２１による実施形態と全く同じに動作させることが可能となる。さらに、ＲＯＭ２１のデータはメモリセルアレイ２内の一部の領域（例えば、図２２のヒューズデータ領域）を使用することにより、プログラムコードの改変は容易に可能となる。この場合、チップ電源投入時に自動でＳＲＡＭ２２に読み出すことで、後は通常の動作と同じくコントロールされる。
【００６７】
これらの方法により、外部コントローラ７０などの外部装置よりワード線への電圧割り当てが容易に変更できると、開発段階でのコストと開発期間を大幅に短縮することができる。例えば、従来のハードウエア（回路）を変えて設定を変えなければならないと、回路変更、マスク作成およびウェハプロセスを経てやっとその評価ができるのに対して、本変形例では単に外部からプログラムコードをロードして実行するだけで済む。
【００６８】
例えば、ワード線ＷＬ３２のメモリセルの書き込み時にワード線ＷＬ２９に予定外の電圧を印加しなければならなくなった場合、良くてＲＯＭ２１と少しの回路変更の数枚のマスク変更、悪いと全メタル配線層のマスク変更となり、さらにそれで解決するかどうかはそれがウェハプロセスから上がってきて評価するまではわからない。しかし、本変形例では、メモリテスターよりワード線電圧割り付けの新プログラムコードをその部分に対してロードして評価するだけで良い。数週間と数時間の差は極めて大きいし、マスク代とプロセスコストも大きい。
【００６９】
以上の実施形態では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、種々の形式の不揮発性半導体記憶装置に適用することができる。
【００７０】
以上の実施形態では、ＣＰＵ２０を用いて構成しているが、本発明はこれに限らず、例えばＤＳＰなどの制御プロセッサを用いて構成してもよい。
【００７１】
以上の実施形態では、データの書き込みのためのプログラムコードをＲＯＭ２１に格納しているが、本発明はこれに限らず、例えば内蔵するＳＲＡＭに格納してもよく、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ２内のヒューズデータ領域２Ｆなどの所定の領域であってもよい。
【００７２】
図６のワード線電圧設定時のＣＰＵ命令（プログラムコード）は、ＧＷＬセットアセンブリコードと、ワード線指定コマンドと、電圧源指定データとから構成される。ここで、ワード線指定コマンドは、選択されたグローバルワード線（又はワード線）からの相対アドレスで示していいし、グローバルワード線（又はワード線）の絶対アドレスで示してもよい。また、電圧源指定データは、以前に印加された電圧からの相対電圧で示してもいいし、グローバルワード線（又はワード線）に実際に印加される実電圧であってもよい。
【産業上の利用可能性】
【００７３】
以上詳述したように、本発明に係る不揮発性半導体記憶装置及びその書き込み方法によれば、ＣＰＵ２０及び書き込みコントローラを内蔵してデータの書き込みを行うように構成したので、従来技術に比較して小さい回路規模で、プログラム・ディスターブを回避するためのプログラム電圧をフレキシブルに設定して書き込むことができる。また、従来はマスクを改訂してウェハプロセスを経てはじめて評価できたようなことが、例えばメモリテスターからプログラムコード（ソフトウェア）を入力することによってプログラム電圧の電圧種類やシーケンスの変更を行うことができるので、コスト削減に限らず開発時間の大幅な短縮を実現できる。
【符号の説明】
【００７４】
１ａ，１ｂ…セルストリング、
２…メモリセルアレイ、
２Ｂ…メモリセルブロック、
２Ｆ…ヒューズデータ領域、
３…ページ、
６…ページバッファ、
１２…ブロック、
１３…ＧＢＬスイッチ回路、
１４…ロウデコーダ、
１５…カラムデコーダ、
１６…ワード線ドライバ、
１７…動作シーケンスコントローラ、
１８…アドレスレジスタ、
２０…ＣＰＵ、
２１…ＲＯＭ、
２２…ＳＲＡＭ、
３０…ＧＷＬ電圧コントローラ、
３１…ワード線デコーダ回路、
３２…ワード線加算カウンタ、
３３…シフト回路、
３４…ＷＥ信号発生回路、
３５…ＭＣＯＤＥデコーダ回路、
３６…スイッチ、
３７…インバータ、
３８…アンドゲート、
４０…グローバルワード線（ＧＷＬ）スイッチ回路、
４１−０〜４１−６３…スイッチ、
４２−０〜４２−６３…レジスタ、
５０…電圧発生回路、
５１〜５８…ロジック回路、
５９…ロジック回路、
６１〜６９…デコーダ、
７０…外部コントローラ、
７１〜７９…アンドゲート、
８１−０〜８１−６３…オアゲート、
９０…データ入出力バッファ、
９１…入出力端子、
９２…データ線、
Ａ０−１〜Ａ６３−ｘ…アンドゲート、
ＧＢＬ０〜ＧＢＬｎ…グローバルビット線、
ＷＬ０〜ＷＬｘ…ワード線。
【図１】
2015215933.tif 000003
【図２】
2015215933.tif 000004
【図３】
2015215933.tif 000005
【図４】
2015215933.tif 000006
【図５】
2015215933.tif 000007
【図６】
2015215933.tif 000008
【図７】
2015215933.tif 000009
【図８】
2015215933.tif 000010
【図９】
2015215933.tif 000011
【図１０】
2015215933.tif 000012
【図１１】
2015215933.tif 000013
【図１２】
2015215933.tif 000014
【図１３】
2015215933.tif 000015
【図１４】
2015215933.tif 000016
【図１５】
2015215933.tif 000017
【図１６】
2015215933.tif 000018
【図１７】
2015215933.tif 000019
【図１８】
2015215933.tif 000020
【図１９】
2015215933.tif 000021
【図２０】
2015215933.tif 000022
【図２１】
2015215933.tif 000023
【図２２】
2015215933.tif 000024