(57)【要約】  作動領域と端子領域とを有する半導体ディバイスの製造方法は相互に対向する第１主表面と第２主表面とを備える半導体基板を提供することを含む。この半導体基板は作動領域と、この作動領域を囲む端子領域とを有する。第１主表面は酸化される。端子領域には第１の複数個の溝と第１の複数個のメサとが形成される。端子領域に形成される第１の複数個の溝は誘電材料で充填される。第２の複数個の溝が端子領域にあり、この第２の複数個の溝が誘電材料で充填される。【選択図】    図１【特許請求の範囲】
【請求項１】
作動領域と、この作動領域を取り囲む端子領域とを有する半導体ディバイスの製造方法であって、この方法は、
相互に対向する第１主表面と第２主表面とを備えた半導体基板を提供し、この半導体基板は、第１導電率形の強くドープされた領域を第２主表面に、そして、第１導電率形の弱くドープされた領域を第１主表面に有し、
第１の複数個の溝と第１の複数個のメサとを端子領域に形成し、第１の複数個の溝の各々は第１主表面から強くドープされた領域に向け、第１深さ位置まで延び、
作動領域の外側にあり作動領域と隣接する端子領域の第１の複数個の溝を絶縁材料で充填し、
第２の複数個の溝を端子領域に形成し、この第２の複数個の溝の各々は第１主表面から強くドープされた領域に向け、第２深さ位置まで延び、
第２の複数個の溝を絶縁材料で充填することからなるもの。
【請求項２】
請求項１に記載した方法であって、更に、
第１導電率形の柱状体と第２導電率形の柱状体を作動領域に形成することからなり、第２導電率形のものは第１導電率形のものと対向しており、これらの柱状体は第１主表面から強くドープされた領域に向け第３深さ位置まで延びているもの。
【請求項３】
請求項２に記載した方法であって、更に、
第１主表面に近接する柱状体の少なくとも一部分を第１導電率のドーパントで打ち込むことからなるもの
【請求項４】
請求項１に記載した方法であって、第１の複数個の溝と第２の複数個の溝とにより形成される領域の幅が２０−６０μｍであるもの。
【請求項５】
請求項１に記載した方法であって、上記絶縁材料が酸化物であるもの。
【請求項６】
請求項１に記載した方法により形成される半導体ディバイス。
【請求項７】
作動領域と、この作動領域を取り囲む端子領域とを有する半導体ディバイスの製造方法であって、この方法は、
相互に対向する第１主表面と第２主表面とをを備えた半導体基板を提供し、この半導体基板は、第１導電率形の強くドープされた領域を第２主表面に、そして、第１導電率形の弱くドープされた領域を第１主表面に有し、
１つの溝を端子領域に形成し、この溝は第１主表面から強くドープされた領域に向け、第１深さ位置まで延び、この溝は幅２０μｍより大きく、
端子領域の溝を酸化物材料で充填することからなるもの。
【請求項８】
請求項７に記載した方法であって、更に、
端子領域に溝を形成する前に、第１導電率形の柱状体と第２導電率形の柱状体とを作動領域に形成することからなり、第２導電率形のものは第１導電率形のものと対向しており、これらの柱状体は第１主表面から強くドープされた領域に向け第３深さ位置まで延びているもの。
【請求項９】
請求項８に記載した方法であって、更に、
第１主表面に近接する柱状体の少なくとも１部分を第１導電率のドーパントで打ち込むことからなるもの
【請求項１０】
請求項７に記載した方法によって形成された半導体ディバイス。
【請求項１１】
作動領域と、この作動領域を取り囲む端子領域とを有する半導体ディバイスの製造方法であって、この方法は、
相互に対向する第１主表面と第２主表面とをを備えた半導体基板を提供し、この半導体基板は、第１導電率形の強くドープされた領域を第２主表面に、そして、第１導電率形の弱くドープされた領域を第１主表面に有し、
複数個の溝と複数個のメサを端子領域に形成し、複数個の溝の各々は第１主表面から強くドープされた領域に向け、第１深さ位置まで延び、
端子領域の複数個のメサを、これらが酸化物材料に十分に変換されるまで酸化し、
上記端子領域の複数個の溝を酸化物で充填することからなるもの。
【請求項１２】
請求項１１に記載した方法であって、更に、
第１導電率形の柱状体と第２導電率形の柱状体とを作動領域に形成することからなり、第２導電率形のものは第１導電率形のものと対向しており、これらの柱状体は第１主表面から強くドープされた領域に向け第３深さ位置まで延びているもの。
【請求項１３】
請求項１２に記載した方法であって、更に、
第１主表面に近接する柱状体の少なくとも一部分を第１導電率のドーパントで打ち込むことからなるもの。
【請求項１４】
請求項１１に記載した方法であって、複数個の変換されたメサと複数個の充填された溝とにより形成される領域の幅が２０−６０μｍであるもの。
【請求項１５】
請求項１１の方法であって、更に、作動領域に超接合ディバイスを形成することからなるもの。
【請求項１６】
請求項１１に記載した方法により形成された半導体ディバイス。
【請求項１７】
作動領域と、この作動領域を取り囲む端子領域とを有する半導体ディバイスの製造方法であって、この方法は、
相互に対向する第１主表面と第２主表面とを備えた半導体基板を提供し、この半導体基板は、第１導電率形の強くドープされた領域を第２主表面に有し、
相互に対向する第１主表面と第２主表面とを有する酸化物基板を提供し、
上記の酸化物基板の第２主表面を上記の半導体基板の第１主表面に接着あるいは焼きなましし、
作動領域に近接する酸化物基板に溝を形成し、この溝が酸化物基板の第１主表面から半導体基板の第１主表面まで延び、
上記の溝をエピタキシャル層で充填することからなるもの。
【請求項１８】
請求項１７に記載した方法であって、更に、
第１導電率形の柱状体と第２導電率形の柱状体を作動領域に近接するポリシリコンに形成することからなり、第２導電率形のものが第１導電率形のものと対向しているもの。
【請求項１９】
請求項１７に記載した方法であって、更に、
第１主表面に近接する柱状体の少なくとも一部分を第１導電率のドーパントで打ち込むことからなり、この柱状体の、ドーパントを打ち込んだ部分がゲート領域を形成するもの
【請求項２０】
請求項１７に記載した方法により形成された半導体ディバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子領域を有する半導体ディバイスの製造方法、特に、ディバイスの逆電圧阻止能力を向上するための絶縁性領域を有する半導体ディバイスの製造方法に関する。
【背景技術】
【０００２】
米国特許第５,２１６,２７５号に開示されているように、キシンビ  チェン博士(Dr.Xingbi Chen)による超接合ディバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
【０００３】
米国特許第６,４１０,９５８号(Usui, et al)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電率形の半導体本体は、他の導電率形の複数個の領域が２つ以上の相互に異なる面に埋め込まれているエッジ領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト領域が結合されている。
【０００４】
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する電力半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。エッジ領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆流電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et alはパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ｐｎ層からなるドリフト層を有する超接合半導体ディバイスの大量生産を可能にしている。ｎ形のドリフト領域での作動不純物の総量は、ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、ｎ形ドリフト領域とｐ形区分領域とのいずれか１方の幅は、他方の領域の９４％から１０６％の範囲内である。
【０００５】
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体ディバイスの縁部構造体の製造方法を開示する。この方法は、第１導電率形の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに１つ以上の開口部を形成する第３工程と、この１つ以上のマスクの開口部を介して、第１半導体層に第２導電率形のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電率形の第２半導体層を形成する第５工程と、第１半導体層に打込んだドーパントを拡散させて、第１および第２の半導体層に第２導電率形のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電率形の積層された半導体層と、第２導電率形の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して打込まれたドープ領域を積層することにより形成され、高電圧半導体ディバイスに近い列は、それより遠い列よりも深い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ディバイスの逆電圧阻止能力を向上させるための酸化物領域を有する高電圧半導体ディバイスの製造方法を提供することが望ましい。
【課題を解決するための手段】
【０００７】
簡単に述べると、本発明は、半導体ディバイスと、半導体ディバイスの製造方法からなる。この半導体ディバイスは作動領域と端子領域とを有する。半導体ディバイスの製造方法は、相互に対向する第１主表面と第２主表面とを有する半導体基板を提供することを含む。この半導体基板は第２主表面に第１導電率形の強くドープされた領域を、そして第１表面に上記の第１導電率形の軽くドープされた領域を有し、作動領域とこの作動領域を囲む端子領域とを有する。
第１主表面は酸化される。第１の複数個の溝と第１の複数個のメサが端子領域に形成される。第１の複数個の溝の各々は第１主表面から強くドープされた領域に向け第１の深さ位置まで延びる。端子領域にある第１の複数個の溝は誘電材料で充填されている。第２の複数個の溝が端子領域に形成されていて、この第２の複数個の溝各々が第１主表面から強くドープされた領域に向け第２の深さ位置迄延びている。第２の複数個の溝は絶縁材料で充填されている。
【０００８】
本発明は、また、半導体ディバイスと、半導体ディバイスの製造方法からなる。この半導体ディバイスは作動領域と端子領域とを有する。半導体ディバイスの製造方法は、相互に対向する第１主表面と第２主表面とを有する半導体基板を提供することを含む。この半導体基板は第２主表面に第１導電率形の強くドープされた領域を、そして第１表面に上記の第１導電率形の軽くドープされた領域を有する。１つ溝が端子領域に形成されていて、この溝は第１主表面から強くドープされた領域に向け第１の深さ位置まで延びる。この溝は幅２０μｍより大きく酸化物材料で充填されている。
【０００９】
本発明は、また、半導体ディバイスと、半導体ディバイスの製造方法からなる。この半導体ディバイスは作動領域と端子領域とを有する。半導体ディバイスの製造方法は、相互に対向する第１主表面と第２主表面とを有する半導体基板を提供することを含む。この半導体基板は第２主表面に第１導電率形の強くドープされた領域を、そして第１表面に上記の第１導電率形の軽くドープされた領域を有する。複数個の溝と複数個のメサが端子領域に形成される。複数個の溝の各々は第１主表面から強くドープされた領域に向け第１の深さ位置まで延びる。端子領域にある複数個のメサはこれらが酸化物材料に十分に変換されるまで酸化される。端子領域にある複数個の溝には酸化物が充填されている。
【００１０】
本発明は、また、半導体ディバイスと、半導体ディバイスの製造方法からなる。この半導体ディバイスは作動領域と端子領域とを有する。半導体ディバイスの製造方法は、相互に対向する第１主表面と第２主表面とを有する半導体基板を提供することを含む。この半導体基板は第２主表面に第１導電率形の強くドープされた領域を有する。相互に対向する第１主表面と第２主表面とを有する酸化物基板も設けられている。酸化物基板の第２主表面は、半導体基板の第１主表面に接着あるいは焼きなましされている。１つの溝が作動領域に近接して酸化物基板に形成されている。この溝は酸化物基板の第１主表面から半導体基板の第１主表面に延びていて、エピタキシャル層が充填されている。
【発明を実施するための最良の形態】
【００１１】
上記の概要並びに以下の本発明の好ましい実施例の詳細な説明は添付図面と共に読めばより良く理解される。本発明を例示するために、図中には、現在好ましい実施例が示されているが、本発明は図示されている正確な装置および器具に限定されるものではない。
【００１２】
或る種の言葉が便宜上以下の説明に使用されているが、これらは限定的なものではない。右、左、下方および上方の言葉は言及している図面に対する方向を示す。内方および外方の言葉は記載されている物体およびその指摘されている部分の幾何学的中心に向かうあるいは遠のく方向を言う。これらの言葉には上記の言葉、その派生語および同様の重要性を持った言葉を含む。加えて、特許請求の範囲および明細書の対応個所に用いられている“a”および“an”の言葉は“少なくとも１つ(あるいは１つ以上)”を意味する。
【００１３】
ここで使用されているように、導電率とは記載されている実施例に限定される。然し、当業者であればｐ形導電率はｎ形導電率(即ち、第１あるいは第２導電率)と交換できる、それでもディバイスは正しく機能することを知っている。よって、ここで使用している場合、ｎあるいはｐと言っているのは、また、ｎとｐあるいはｐとｎのいずれかがその代わりをできることを意味する。
【００１４】
更に、ｎ＋およびｐ＋とは夫々強くドープされたｎおよびｐ領域のことを言い、ｎ＋＋およびｐ＋＋とはそれぞれ非常に強くドープされたｎおよびｐ領域のことを言い、ｎ−およびｐ−とはそれぞれ弱くドープされたｎおよびｐ領域のことを言い、ｎ−−およびｐ−−とはそれぞれ非常に弱くドープされたｎおよびｐ領域のことを言う。然し、そのような相対的ドープの用語は限定的なものではない。
【００１５】
図１から図１６は、全体的に、本発明の好ましい実施例による、従来の端子を備えた超接合半導体ディバイスの製造方法を示す。
【００１６】
図１に関しては、強くドープされたｎ＋基板３と軽くドープされたｎ−層５とを含む半導体ウエハの部分図が示されている。この半導体基板はケイ素(Ｓi)からなるのが好ましいが、その他の材料例えば、ガリウムヒ化物(ＧaＡs)、ゲルマニウム(Ｇe)等から形成してもよい。
【００１７】
図２は、酸化物層６が軽くドープされたｎ−層５上に成長しているあるいは沈着されているのを示す。図３に関し、第１マスク51(仮想線で図示)が図２の部分的に形成された半導体ディバイスの上側に選択的に当てがわれている。この第１マスク51はフォトレジスト層の沈着あるいは当業者に知られているどれかその他の方法で形成してもよい。発達したフォトレジストは除去され、未発達のフォトレジストが当業界で知られているようにその場所に残る。簡略のため、マスク51とは半導体のある領域がエッチングされ、ドープされ被覆等されるのを防ぐために用いられる材料のことを言う。
【００１８】
溝19はエッチング等の処理で第１マスク51によりカバーされていない領域に形成される。エッチング処理には化学エッチング、プラズマ・エッチング、反応性イオンエッチング(ＲＩＥ)等でよい。図２の部分的に形成された半導体ディバイスのエッチングにより、複数個のメサ18と複数個の溝19とが、部分的に形成された半導体ディバイスの端子領域に形成される。溝19はエピタキシャル層５から基板(強くドープされた領域)３に向け深さＢ１により示されている第１深さ位置まで延びているが、必ずしも基板(強くドープされた領域)３までの全ての道のりに亘って延びる必要はない。メサ18に隣接する溝19の各々の幅Ａ１はその他の溝19に対してもほぼ同じである。部分的に形成された半導体ディバイスは端子領域を備えた作動領域を含む。作動領域とは超接合ディバイスが構成される領域である。端子領域とは作動ディバイスが位置しない領域であって、全半導体ウエハあるいはチップ上の作動ディバイスのセル同士を隔離する。よって、作動領域とは半導体ディバイスが形成される領域であって、端子領域は作動ディバイスのセル同士を隔離する領域である。第１の溝形成工程の後、当業界で既知の技術を用いて第１マスク51が取除かれる。
【００１９】
図４は、端子領域に、前にエッチングで形成された溝１9(図３)に当業界で周知の方法で酸化物16を充填しているのを示す。任意で、窒化ケイ素(ＳiｘＮｙ)のような誘電体の薄層を酸化物16上に沈着させてもよい。十分な冷却期間後、部分的に形成された半導体ディバイスが平坦化される。この平坦化は化学機械研磨(ＣＭＰ)あるいはいずれかのその他の適切な平坦化技術を用いてなされる。
【００２０】
図５に関し、第２のマスク52(仮想線で図示)が図４の部分的に形成された半導体ディバイス上に選択的に当てがわれる。溝９、17がエッチング等の処理で第２マスクでカバーされていない領域に形成されている。エッチング処理は化学エッチング、プラズマ・エッチング、ＲＩＥ等でよい。第２のマスクを当てがいエッチング処理により端子領域に残っているエピタキシャル材料を除去し、前回の充填工程で生じた酸化物柱状体８同士の間に溝17を形成し、構造体の作動領域に溝９とメサ11とを形成する。ｎ−層５がエッチングされて、エッチングで形成された溝９、17の底部がｎ＋基板３とｎ−層５との間のインターフェイス(境界面)に接触あるいは接近している。溝17は第１主表面から基板３に向け、深さＢ２で示されている第２深さ位置まで延びているが、必ずしも基板３までの全ての道のりに亘って延びる必要はない。酸化物柱状体８に隣接する溝17の各々の幅Ａ２はその他の溝に対してもほぼ同じである。
【００２１】
メサ11は、これを取り巻く端子領域に対向して、作動領域にあるので、「ディバイス・メサ」と言う。このディバイス・メサ11は各トランジスタあるいはこの方法で製造される作動ディバイス・セル用の電圧保持層を形成するために使用される。溝９はエピタキシャル層５の第１主表面から基板３に向け、深さＢ３で示されている第３深さ位置まで延びているが、必ずしも基板３までの全ての道のりに亘って延びる必要はない。ディバイス・メサ11に隣接する溝９の各々の幅Ａ３はその他の溝９に対してもほぼ同じである。明確には示されていないが、溝の充填工程を容易にするため、溝９の頂部は、その底部に比べて１％から１０％広いのが好ましい。よって、メサ11の両側壁面はエピタキシャル層５の第１主表面に対して所定の傾斜を保っている。第２の溝形成処理後、第２のマスク52が当業界で既知の技術を用いて除去される。
【００２２】
半導体基板の表面および／または半導体層および／または溝９、17は必要であれば、以下の工程の１つあるいはそれ以上を用いて平滑にしてもよい。
(i) 溝の表面から(特に、１００−１０００Å)のシリコン薄層を除去するため等方性プラズマ・エッチングを用いてもよい。
(ii) 棄て二酸化ケイ素層を溝の表面に成長させ、緩衝酸化物エッチングあるいは希釈フッ化水素酸エッチング等のエッチングを用いて除去してもよい。
【００２３】
これらの技術のいずれかあるいは両方を用いることにより残留ストレスおよび望ましくない汚染物を除去しながら丸い角を備えた滑らかな溝表面を作成できる。然し、垂直の両側壁と四角い角を有することが望ましい場合は、異方性エッチングを等方性エッチングの代わりに用いる。異方性エッチングは、一般に、等方性エッチングとは反対に、エッチングをする材料において異なる方向での異なるエッチング率を意味する。
【００２４】
図６に示されているように、図５に示されている第２のマスクの当てがいとエッチング処理とにより、作動領域および端子領域の両領域にそれぞれ形成された溝９、17には酸化物材料が充填され作動領域には酸化物柱状体14がそして端子領域には比較的厚くて広い酸化物領域12(例えば、図１１に示す平面図参照)を形成する。酸化物領域12の全体の幅は約２０〜６０μｍである。窒化ケイ素のような絶縁物の薄層10が酸化物上に沈着せられて反りの問題を減少あるいは解消する。
【００２５】
図６の部分的に形成された半導体ディバイスの表面は、次いで、平坦化され、その結果生じる部分的に形成された半導体ディバイスが図７に示されている。図８は、上記と同様の方法により作動領域で溝９に沈着された酸化物14を、マスクを当てがいエッチングをして除去した後生じる部分的に形成された半導体ディバイスである。
【００２６】
図９は、第１所定角度Φ(即ち、第１所定打ち込み角度Φ)から図８の構造体へのイオン打ち込みを示す。第１所定打ち込み角度Φは、溝９の幅Ａ３と深さＢ３とから決定され(即ち、Ａ３／Ｂ３＝打ち込み角度Φの正接)、典型的には垂直から約２度から１２度である。各溝９の底部にはイオンが打ち込まれないように、イオン打ち込みは角度Φでなされる。周囲への打ち込みの拡散が起きないように、溝９の底部へのイオン打ち込みは避ける。イオン打ち込みは線量範囲１Ｅ１３から１Ｅ１４cm−２(即ち、約１×１０１３から１×１０1４cm−２)で、エネルギー・レベル、約３０−２００キロ電子ボルト(ＫｅＶ)。従って、第１導電率形のドーパンとが、隣接する対の複数個の溝にある上記の複数個のディバイス・メサ11と複数個の溝９の所定領域の少なくとも１つのディバイス・メサ11に、１つの溝9の１つの側壁に第１所定打ち込み角度Φで打ち込まれて、その１つの溝９の側壁面に、強くドープされた領域３より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成する。この工程から、作動領域のディバイス・メサ11の深さ方向に沿ってｐ−ｎ結合形成方法が開始する。
【００２７】
図１０は、第２所定角度Φ´(即ち、第２所定打ち込み角度Φ´)から図９の構造体へのイオン打ち込みを示す。第２所定打ち込み角度Φ´も、溝９の幅Ａ３と深さＢ３から決定され(即ち、−(Ａ３／Ｂ３)＝打ち込み角度Φ´の正接)、典型的には垂直から約−２度から−１２度である。各溝９の底部にはイオンが打ち込まれないように、イオン打ち込みは角度Φ´でなされる。第１所定打ち込み角度Φと第２所定打ち込み角度Φ´とはほぼ同じ強度でも異なっていても良い。周囲への打ち込みの拡散が起きないように、溝９の底部へのイオン打ち込みは避ける。イオン打ち込みは線量範囲１Ｅ１３から１Ｅ１４cm−２でエネルギー・レベル、約３０−２００ＫｅＶで行なわれる。従って、第２導電率形のドーパントが、上記の複数個のディバイス・メサ11と複数個の溝9の所定領域の少なくとも１つのディバイス・メサ11に、第１導電率のドーパントを打ち込んだ側壁とは反対の少なくとも１つのディバイス・メサ11の側壁面に第２所定打ち込み角度Φ´で打ち込まれて、上記の複数個の溝９の少なくとも１つの深さ方向に沿って位置する第１ドープ領域および第２ドープ領域のｐ−ｎ結合を形成し、イオンを打ち込んでいない作動領域の外側側壁を提供する。このイオン打ち込みで、作動領域のディバイス・メサ11の深さ方向に沿ってのｐ−ｎ結合形成方法が終了する。
【００２８】
ドーピングは、イオン打ち込み、固体拡散、液体拡散、スピン・オン(spin-on)沈着、プラズマ・ドーピング、蒸気相ドーピング、レーザ・ドーピング等の１つにより為される。ホウ素(Ｂ)によるドーピングでは、ｐ形領域がより多くでき、リン(Ｐ)によるドーピングでは、ｎ形領域がより多くでき、ヒ素(Ａs)によるドーピングでは、ｎ形領域がより多くできる。アンチモン(Ｓb)、ビスマス(Ｂi)、アルミニウム(Ａl)、インジウム(Ｉn)、ガリウム(Ｇa)等のその他のドーパントを基板の材料およびドーピングの所望の強度により用いても良い。ドーピングはイオン打ち込みによるのが好ましい。
【００２９】
イオン打ち込みに続いて、１２００℃までの温度で駆動(drive in)工程が１２時間までなされ、ディバイス・メサ11がｐ−ｎ柱状体13に変換される。尚、温度と時間は十分に打ち込まれたドーパントが駆動されるように選択される。然し、上記の、イオン打ち込みを為すのに使用されたエネルギー・レベルはドーパントを十分に駆動するのに足るものであり、本発明から逸脱するものではない。
【００３０】
図１１はこの方法によって生じた部分的に形成された半導体ディバイスの平面図であり、溝９が作動領域と、端子領域にある広い酸化物領域とにあるｎ−ｐ柱状体を分離しているのを示す。図１１は、部分的に形成された半導体ディバイスの多くの可能な平面図の１つを示す。図１１は多角形セル・レイアウトに代え縞模様(即ち、列状のｎ−ｐ柱状体)を示すが、本実施例は必ずしも多角形セル構造体を排除するものではない。多くの柱状体13と溝９とのその他の幾何学的配置も本発明から逸脱することなく考えられる。柱状体13はｎ−ｐに限定されるものではなく、本発明を逸脱することなく、ｎ−ｐ−ｎ、ｐ−ｎ−ｐ、ｎ−ｐｐ−ｎ、ｐ−ｎｎ−ｐ等でもよい。
【００３１】
どの酸化方法でも溝９を二酸化ケイ素で充填するようにしている(図１２)。ｎ−ｐ柱状体13は二酸化ケイ素21で囲まれている。然し、溝９を充填するとディバイスを反らすことが分かった。この反る問題は酸化物上に窒化ケイ素(例えば、ＳiｘＮｙ)のような薄い絶縁体層を沈着させることにより軽減あるいは解消できる。図１２は、作動領域の溝９が酸化物21で充填され、窒化ケイ素のような薄い絶縁体層192が酸化物21の上に沈着され、部分的に形成された半導体ディバイスの表面が平坦化された後の図１０の部分的形成された半導体ディバイスを示す。
【００３２】
図１３から図１６は上記で生じた構造体上に超接合ディバイスを形成する方法を示す。図１３はｐ＋イオンがドープされた領域22が打ち込まれているのを示す。ｐ＋イオンでドープされた領域22に形成されたｎ＋イオンでドープされた領域20が図１４に示されている。そのｎ＋領域20は超接合ディバイスのソース(源)領域の役割を為す。図１５は絶縁ゲート24が沈着され、この絶縁ゲート24にゲート導電体26が沈着されているのを示す。図１６はゲート導電体26がもう1つの酸化物層24で被覆されているのを示す。図１６は、周知の方法を用いて、図１２の部分的に形成された半導体ディバイスに形成された超接合ディバイスを示す。この超接合ディバイスは接触と不動態層を加えることにより今や完成準備状態にある。
【００３３】
不動態化材料は、熱成長、減圧(ＬＰ)化学蒸着(ＣＶＤ)、プラズマ増強化学蒸着(ＰＥＣＶＤ)、常気圧化学蒸着(ＡＰＣＶＤ）、スパン・オン・ガラス(ＳＯＧ)、ガラス・フリット沈着、直接塗布およびこれらの組み合わせのうちの１つを用いて第１あるいは第２主表面に塗布してもよい。不動態化材料は、酸化物、窒化物、ガラス、およびドープされたあるいはドープされないポリシリコンの１つでもよい。
【００３４】
この構造体の上に建造あるいは形成されたディバイスの性能は、従来の半導体トランジスタ・ディバイスに比べて雪崩降伏電圧(Ｖｂ)特性を向上した。ついで、従来の金属酸化物半導体電界効果トランジスタ(ＭＯＳＦＥＴ)が作動領域に、周知の工程を用いて形成される。選択的に第２導電率形の作動領域を打ち込みし、その後選択的に第１導電率形の領域を打ちこんで、追加の工程によりディバイスを完成する。前面および後面への接触もなされ、不動態化層が沈着され、パターン化されてディバイス形成手順が終了する。
【００３５】
図１７から図１９に示されている別の実施例では、比較的広い溝30が端子領域に形成されている。この比較的広い溝30の幅はほぼ２０−６０μｍである。図１８は、図９及び図１０について上記したようにイオン打ち込みが進められているのを示す。ついで、溝30は酸化物で再充填されて図１９に示されているように広い酸化物領域12を形成する。この広い酸化物領域12の幅はほぼ２０−６０μｍである。
【００３６】
図５に始まる更に別の実施例では、溝９及び17のみが第１主表面に形成されてそれぞれメサ11および８を形成する。端子領域にあるこのメサ８は約１.０から1.５μｍの幅を有し、作動領域のメサ11は約４.０から５.０μｍの幅を有する。この方法は、更に、作動領域のメサ11の両側壁にドーパントを打ち込む前に複数個の溝９、17およびメサ８、11(図５)の露出面に浅い層の酸化物を形成することを含む。複数個の溝９及び17は、端子領域の約１.０から１.５μｍのメサ8の各々が酸化により実質的に消費されるまで酸化される。端子領域に残っている溝17は酸化工程により充填されて作動領域に隣接する端子領域に広い酸化物領域12を作成し、作動領域にある残りの溝９を充填する。この広い酸化物領域12の幅はほぼ２０−６０μｍである。最後に、部分的に形成された半導体ディバイスの表面は平坦化され超接合がその上に形成される。
【００３７】
図２０−図２２に示されている更に別の実施例では、絶縁体上のケイ素(ＳＯＩ)あるいは単に厚い酸化物ウエハ40が基板３に接着されている。焼きなましあるいは接着工程には焼きなまし炉で数分あるいは数時間基板３とウエハ40とを加熱することを含む。例えば、積層された基板３とウエハ40とは８００℃から１２００℃の焼きなまし炉に数分から数時間置かれて材料を十分に接着させる。焼きなまし工程は不活性雰囲気、例えば、窒素ガス、酸化雰囲気、例えば、純酸素、酸素・窒素混合物、蒸気等中で行なわれる。湿式焼きなまし中、例えば、蒸気が雰囲気であれば、この蒸気は典型的には８００℃より高温で酸素と水素との混合物を用いて発生される。厚い酸化物ウエハ40、例えば、ＳＯＩウエハの場合では、その厚い酸化物12の上方のシリコン部分はＣＭＰのような方法により除去される。厚い酸化物ウエハ40の一部分は作動領域を形成するための上記の技術を用いてエッチングにより取除かれる。図２１に示されているように、厚いエピタキシャル層５が基板３と残りの酸化物のウエハ40の上に成長している。図２２は、部分的に形成された半導体ディバイスが平坦化されて、端子領域には広い酸化物領域12を作動領域にはエピタキシャル層５を残し、これらはエッチングされ、イオンを打ち込まれ、再充填されて、上記のようにｎ−ｐ柱状体13を形成しているのを示す。
【００３８】
端子領域の比較的広い酸化物領域12を提供することにより、逆電圧防止が作動領域で形成された高電圧ディバイスでは向上されている。
【００３９】
上記より、本発明は、ディバイスの逆電圧阻止能力を向上するため酸化物領域を有する高電圧半導体ディバイスに関することが分かる。本発明の広い発明的概念を逸脱することなく上記の実施例には変更が可能であることは当業者には認識できることである。よって、この発明は開示された特定の実施例に限定されず、その精神の範囲内での変形例もカバーするものと理解される。
【図面の簡単な説明】
【００４０】
【図１】エピタキシャル層が当てがわれた半導体基板の部分断面図である。
【図２】酸化物層を沈着させた後の図１の部分的に形成された半導体ディバイスの部分断面図である。
【図３】マスクを当てがい、エッチング工程を行なった後の図２の部分的に形成された半導体ディバイスの部分断面図である。
【図４】酸化物沈着で図３でエッチングされた溝を埋めその結果生じた面を平坦化した後の図３の部分的に形成された半導体ディバイスの部分断面図である。
【図５】第２マスクを当てがい、エンチング工程を行なった後の図４の部分的に形成された半導体ディバイスの部分断面図である。
【図６】図５でエッチングされた溝に酸化物層を充填させた後の図５の部分的に形成された半導体ディバイスの部分断面図である。
【図７】表面を平坦化した後の図６の部分的に形成された半導体ディバイスの部分断面図である。
【図８】マスクを当て、作動領域にある溝をエッチングした後の図７の部分的に形成された半導体ディバイスの部分断面図である。
【図９】作動領域において、第１の角度から溝の側壁にイオンを打ち込み、メサの深さ方向に沿いｐ−ｎ結合の形成の開始を示す図８の部分的に形成された半導体ディバイスの部分断面図である。
【図１０】図９の打ち込みとは反対の溝の側壁へのイオン打ち込みを行い、メサの深さ方向に沿いｐ−ｎ結合の形成の完了を示す図９の部分的に形成された半導体ディバイスの部分断面図である。
【図１１】メサと、溝と、広い酸化物領域とを示す図１０の部分的に形成された半導体ディバイスの部分断面図である。
【図１２】イオンを打ち込んだ溝を酸化物で埋め、表面の反りを減少あるいは阻止するため窒化ケイ素のような絶縁材料の薄層を沈着させ、その表面を平坦化させた後の図１０の部分的に形成された半導体ディバイスの部分断面図である。
【図１３】ｐ＋イオンでドープした領域をｐ−ｎ結合の表面に打ち込んだ図１２の部分的に形成された半導体ディバイスの部分断面図である。
【図１４】ｎ＋イオンでドープし領域をｐ＋イオンでドープした領域に打ち込んだ図１３の部分的に形成された半導体ディバイスの部分断面図である。
【図１５】絶縁性ゲートおよびゲート伝導体がその上に沈着された後の図１４の部分的に形成された半導体ディバイスの部分断面図である。
【図１６】酸化物沈着によりゲート伝導体をカバーし、超接合半導体ディバイスの形成を完了した後の図１５の部分的に形成された半導体ディバイスの部分断面図である。
【図１７】マスクを当てがい、エッチング工程を完了した後の図２の部分的に形成された半導体ディバイスの部分断面図である。
【図１８】イオン打ち込み中の図２の部分的に形成された半導体ディバイスの部分断面図である。
【図１９】溝を再充填した後の図１８の部分的に形成された半導体ディバイスの部分断面図である。
【図２０】酸化物ウエハが半導体基板に接着され、その酸化物ウエハをエッチングした後の部分断面図である。
【図２１】エピタキシャル成長およびその他の再充填後の図１８の部分的に形成された半導体ディバイスの部分断面図である。
【図２２】平坦化後の図２１の部分的に形成された半導体ディバイスの部分断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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