(57)【要約】【課題】金属架橋型の抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを防止することで、高信頼化と高密度化が可能なスイッチング素子を提供する。【解決手段】本発明のスイッチング素子は、第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１電極と、
寄生容量が２０ｆＦ以下の第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子。
【請求項２】
前記抵抗変化膜は固体電解質を有し、前記第１電極は銅を有し、前記第２電極はルテニウムを有する、請求項１記載のスイッチング素子。
【請求項３】
前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極が接地側に接続され前記第２電極が正電圧側に接続された、あるいは、前記第２電極が接地側に接続され前記第１電極が負電圧側に接続された、請求項１または２記載のスイッチング素子。
【請求項４】
前記第２電極にトランジスタを接続し、前記トランジスタにより前記正電圧を印加する、請求項１から３の内の１項記載のスイッチング素子。
【請求項５】
前記寄生容量は、前記トランジスタの容量成分と、前記第２電極と前記トランジスタとを繋ぐ配線の容量成分とを有する、請求項４記載のスイッチング素子。
【請求項６】
前記配線の長さは１００μｍ以下である、請求項５記載のスイッチング素子。
【請求項７】
第１電極と、
寄生容量が２０ｆＦ以下の第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子のプログラム方法において、
前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極を接地して前記第２電極に正電圧を印加する、あるいは、前記第２電極を接地して前記第１電極に負電圧を印加する、スイッチング素子のプログラム方法。
【請求項８】
前記正電圧あるいは前記負電圧の大きさは時間とともに増大する、請求項７記載のスイッチング素子のプログラム方法。
【請求項９】
前記正電圧は前記第２電極に接続されたトランジスタから供給される、請求項７または８記載のスイッチング素子のプログラム方法。
【請求項１０】
前記正電圧の大きさとパルス幅とは、前記トランジスタのゲート電圧の制御によって制御される、請求項９記載のスイッチング素子のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線層の内部に不揮発な抵抗変化素子を有するスイッチング素子およびスイッチング素子のプログラム方法に関する。
【背景技術】
【０００２】
半導体デバイス、特に、シリコンデバイスは、Ｍｏｏｒｅの法則と呼ばれるスケーリング則に沿った微細化により、３年間で４倍という速度で集積化や低電力化が進められてきた。しかしながら、近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰、すなわち、リソグラフィ装置価格とマスクセット価格の高騰、およびデバイス寸法の物理的な限界、すなわち、動作限界やばらつき限界により、これまでの速度でのスケーリングが不可能となってきた。そこで、スケーリング則とは異なる別のアプローチでのデバイス性能の改善が求められている。
【０００３】
近年、ゲートアレイとスタンダードセルとの中間的な位置づけとしてＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とする。すなわち、ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。
【０００４】
抵抗変化素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに使用される抵抗変化素子が挙げられる。
【０００５】
これらの中でＲｅＲＡＭに使用される抵抗変化素子は、２つの電極と、これらに挟まれた金属酸化物からなる抵抗変化膜とを有し、２つの電極間に電界を印加することで抵抗値が変化する性質を利用する。すなわち、２つの電極間に電界を印加することによって、抵抗変化膜の内部にフィラメントが生成されることで、２つの電極間には導電性パスが形成されて低抵抗化する。この状態をＯＮ状態とする。他方、前記の逆方向の電界を印加することで、フィラメントが消失することで、２つの電極間に形成されていた導電性パスが消失して高抵抗化する。この状態をＯＦＦ状態とする。印加する電界の方向を反転させることで、２つの電極間の抵抗値が大きく変化し、ＯＮ状態とＯＦＦ状態との間のスイッチングがなされる。
【０００６】
ＲｅＲＡＭでは、前記ＯＮ状態とＯＦＦ状態との抵抗値の違いに応じて、抵抗変化素子を流れる電流が変化することを利用して、データを記憶する。データ書き込み時は、記憶したいデータに従って、ＯＦＦ状態からＯＮ状態への遷移、あるいは、ＯＮ状態からＯＦＦ状態への遷移を生じさせる電圧値と電流値とパルス幅を選択し、フィラメントの生成と消失、すなわち、導電性パスの形成と消失を行う。
【０００７】
ＲｅＲＡＭに使用される抵抗変化素子の一種として、イオン伝導体中における金属イオン移動と、電気化学反応による、金属イオンの還元による金属の析出と、金属の酸化による金属イオンの生成とを利用して、抵抗変化膜を挟む電極間の抵抗値を可逆的に変化させる不揮発性スイッチング素子が、非特許文献１に開示されている。この不揮発性スイッチング素子を用いたＲＡＭはＣＢＲＡＭと呼ばれている。
【０００８】
非特許文献１に開示される不揮発性スイッチング素子は、イオン伝導体からなる固体電解質と、この固体電解質の２つの面のそれぞれに接して設けられた第１電極および第２電極とで構成される。第１電極を構成する第１の金属と、第２電極を構成する第２の金属とは、金属が酸化されて金属イオンを生成する過程の標準生成ギブズエネルギーΔＧが異なる。非特許文献１の第１電極を構成する第１の金属と、第２電極を構成する第２の金属とは、それぞれ、下記のように選択される。
【０００９】
まず、ＯＦＦ状態からＯＮ状態へ遷移させる電圧を第１電極と第２電極との間に印加した場合、第１電極と固体電解質との界面において、印加された電圧で誘起される電気化学反応によって、第１電極を構成する第１の金属が酸化されて金属イオンを生成し、固体電解質内に金属イオンとして供給されることのできる金属が、第１電極として選択される。
【００１０】
一方、ＯＮ状態からＯＦＦ状態へ遷移させる電圧を第１電極と第２電極との間に印加した場合、第２電極の表面に第１の金属が析出している場合に、第２電極の表面に析出している第１の金属は、印加された電圧で誘起される電気化学反応によって、酸化されて金属イオンを生成し、固体電解質内に金属イオンとして溶解する一方で、第２電極を構成する第２の金属は、印加された電圧によっては、酸化されて金属イオンを生成することのない金属が、第２電極として選択される。
【００１１】
以下に、上記の第１電極を構成する第１の金属が第２電極に析出することで第１電極と第２電極とを架橋する金属架橋構造の形成と、この金属架橋構造の溶解にとよって、ＯＮ状態とＯＦＦ状態とを形成する、金属架橋型の抵抗変化素子におけるスイッチング動作を、説明する。
【００１２】
ＯＦＦ状態からＯＮ状態への遷移過程（セット過程と呼ぶ）では、第２電極を接地して第１電極に正電圧を印加すると、第１電極と固体電解質の界面では、第１電極の金属が酸化され金属イオンになって固体電解質に溶解する。一方、第２電極側では、第２電極から供給される電子により、固体電解質中の金属イオンが金属になって析出する。析出した金属により、固体電解質中に金属架橋構造が形成されることで、第１電極と第２電極とが電気的に接続され、スイッチはＯＮ状態になる。
【００１３】
一方、ＯＮ状態からＯＦＦ状態への遷移過程（リセット過程と呼ぶ）では、第２電極を接地して第１電極に負電圧を印加すると、金属架橋を構成している金属が金属イオンになって固体電解質に溶解する。溶解が進行すると、金属架橋の一部が切れることで、第１電極と第２電極との電気的接続が切れ、スイッチはＯＦＦ状態になる。
【００１４】
なお、金属架橋の溶解が進行している途中では、架橋が細くなることによって、電極間の抵抗が増大する変化が生じる。また、固体電解質中に含まれる金属イオン濃度が変化することで固体電解質の比誘電率が変化し、電極間の容量が変化する。これらの中間的な変化を経て、最終的には電気的接続が切断される。
【００１５】
また、ＯＦＦ状態へと遷移させた金属架橋型抵抗変化素子に、再び、第２電極を接地して第１電極に正電圧を印加すると、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）が進行する。すなわち、金属架橋型抵抗変化素子では、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）と、ＯＮ状態からＯＦＦ状態への遷移過程（リセット過程）とを、可逆的に行うことが可能である。
【００１６】
上記の金属架橋型抵抗変化素子は、印加電圧の大きさだけで抵抗変化するユニポーラ型と、印加電圧の大きさと極性とによって抵抗変化するバイポーラ型とに分類することができる。
【００１７】
ユニポーラ型抵抗変化素子の動作特性を図１０を用いて説明する。例えば、第１電極、抵抗変化素子、第２電極から構成されるユニポーラ型抵抗変化素子の場合には、第１電極に正電圧を印加すると（図１０Ａ）、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。すなわち、図１０Ａの縦軸の電流値としては、低電流から高電流へと変化する。このときの閾値電圧は、抵抗変化層の膜厚や、組成、密度などに依存する。
【００１８】
続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると（図１０Ｂ）、所望の閾値電圧（リセット電圧）において、ＯＮ状態からＯＦＦ状態へ遷移する。さらに正電圧の印加を続けると、セット電圧に達し、再びＯＦＦ状態からＯＮ状態へ遷移する。
【００１９】
一方、第１電極に負電圧を印加すると（図１０Ｃ）、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。さらに、続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると（図１０Ｄ）、所望の閾値電圧（リセット電圧）において、ＯＮ状態からＯＦＦ状態へ遷移する。さらに負電圧の印加を続けると、セット電圧に達し、再びＯＦＦ状態からＯＮ状態へ遷移する。
【００２０】
このように図１０Ａ〜１０Ｂの動作と図１０Ｃ〜１０Ｄの動作が電圧の極性に依存せず対称であり、電圧の大きさにのみ依存して抵抗変化特性を示す素子をユニポーラ型抵抗変化素子とする。
【００２１】
一方、バイポーラ型抵抗変化素子は、ＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）との切り替えに、逆極性の電圧が必要な抵抗変化素子である。バイポーラ型抵抗変化素子の動作特性を、図１１Ａ〜１１Ｄを用いて説明する。
【００２２】
例えば、第１電極、抵抗変化素子、第２電極から構成されるバイポーラ型抵抗変化素子の場合には、第１電極に正電圧を印加すると（図１１Ａ）、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。すなわち、図１１Ａの縦軸の電流値としては、低電流から高電流へと変化する。
【００２３】
続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加した場合には（図１１Ｂ）、オーミックな電流−電圧特性を示す。
【００２４】
続いて、第１電極に負電圧を印加すると（図１１Ｃ）、所望のセット電圧を閾値電圧として、ＯＮ状態（低抵抗状態）からＯＦＦ状態（高抵抗状態）へ遷移する。すなわち、図１１Ｃの縦軸の電流値としては、高電流から低電流へと変化する。
【００２５】
さらに、ＯＦＦ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると（図１１Ｄ）、所望の閾値電圧（セット電圧）において、ＯＦＦ状態からＯＮ状態へ遷移する。
【００２６】
このように、第１電極に正電圧を印加した場合にのみ、ＯＦＦ状態からＯＮ状態へ遷移し、第１電極に負電圧を印加した場合にのみ、ＯＮ状態からＯＦＦ状態への遷移が生じる素子をバイポーラ型抵抗変化素子とする。
【００２７】
ここで、バイポーラ型抵抗変化素子に用いられる電極として、図１１で説明したように、その電極に正電圧を印加した場合に、抵抗変化素子がＯＦＦ状態からＯＮ状態に遷移する電極を活性電極と呼ぶ。他方、活性電極に対向する電極を不活性電極と呼ぶ。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開２０１０−１５３５９１号公報
【非特許文献】
【００２９】
【非特許文献１】Ｍ．Ｔａｄａ，Ｋ．Ｏｋａｍｏｔｏ，Ｔ．Ｓａｋａｍｏｔｏ，Ｍ．Ｍｉｙａｍｕｒａ，Ｎ．Ｂａｎｎｏ，ａｎｄ  Ｈ．Ｈａｄａ，“Ｐｏｌｙｍｅｒ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  （ＰＳＥ）  Ｓｗｉｔｃｈ  Ｅｍｂｅｄｄｅｄ  ｏｎ  ＣＭＯＳ  ｆｏｒ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｃｒｏｓｓｂａｒ  Ｓｗｉｔｃｈ”，ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，Ｖｏｌ．５８，Ｎｏ．１２，ｐｐ．４３９８−４４０５，（２０１１）．
【発明の概要】
【発明が解決しようとする課題】
【００３０】
前述の金属架橋型抵抗変化素子を半導体装置上に形成してプログラムする場合、各電極に電圧パルスを印加することで、抵抗変化素子の抵抗状態を低抵抗から高抵抗へ、あるいは高抵抗から抵抵抗へ変化させることができるが、特に、低抵抗から高抵抗へ変化させる際に、誤プログラムを生じ易いという問題を有している。
【００３１】
この問題を防ぐためには、プログラム電流を時間とともに徐々に増加させるアルゴリズムとすることが好ましいが、制御回路によるオーバーヘッドが大きくなるという別の問題が生じる。
【００３２】
本発明は、上記問題に鑑みてなされたものであり、その目的は、金属架橋型抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを防止することで、高信頼化と高密度化が可能なスイッチング素子とそのプログラム方法を提供することである。
【課題を解決するための手段】
【００３３】
本発明のスイッチング素子は、第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子である。
【００３４】
本発明のスイッチング素子のプログラム方法は、第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子のプログラム方法において、前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極を接地して前記第２電極に正電圧を印加する、あるいは、前記第２電極を接地して前記第１電極に負電圧を印加する、スイッチング素子のプログラム方法である。
【発明の効果】
【００３５】
本発明によれば、金属架橋型抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを防止することで、高信頼化と高密度化が可能なスイッチング素子とそのプログラム方法を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態のスイッチング素子の構成を示す断面模式図である。
【図２】本発明の実施形態のスイッチング素子の構成を示す図である。
【図３】低抵抗状態から高抵抗状態にプログラム（消去）する場合のスイッチング素子の電圧、電流、抵抗値のダイヤグラムである。
【図４】寄生容量Ｃｐによって突入電流が変化する様子を示すダイヤグラムである。
【図５】スイッチング素子に印加する電圧を連続的に増加させた場合の電圧、電流、抵抗値のダイヤグラムである。
【図６】本発明の実施例のスイッチング素子の構成を示す図である。
【図７】スイッチング素子に印加する電圧を連続的に増加させた場合の電圧、電流、抵抗値のダイヤグラムである。
【図８】本発明の実施例のスイッチング素子の構成を示す図である。
【図９】本発明の実施例のスイッチング素子を用いた不揮発性記憶装置の構成を示すブロック図である。
【図１０Ａ】ユニポーラ型抵抗変化素子の動作特性を示すグラフである。
【図１０Ｂ】ユニポーラ型抵抗変化素子の動作特性を示すグラフである。
【図１０Ｃ】ユニポーラ型抵抗変化素子の動作特性を示すグラフである。
【図１０Ｄ】ユニポーラ型抵抗変化素子の動作特性を示すグラフである。
【図１１Ａ】バイポーラ型抵抗変化素子の動作特性を示すグラフである。
【図１１Ｂ】バイポーラ型抵抗変化素子の動作特性を示すグラフである。
【図１１Ｃ】バイポーラ型抵抗変化素子の動作特性を示すグラフである。
【図１１Ｄ】バイポーラ型抵抗変化素子の動作特性を示すグラフである。
【発明を実施するための形態】
【００３７】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
【００３８】
図１は本発明の第１の実施形態のスイッチング素子の構成を示す。本実施形態のスイッチング素子は、抵抗変化膜１０３と、第１電極１０１と、第２電極１０２とを備える。第１電極１０１は活性電極であって、たとえば銅を有する。また、第２電極１０２は不活性電極であって、たとえばルテニウムを有する。
【００３９】
抵抗変化膜１０３は固体電解質材料であって、酸化物や硫化物や有機物などを用いることができる。あるいは酸化欠損タイプの抵抗変化素子でも良い。例えば、Ａｌ、Ｔｉ、Ｔａ、Ｓｉ、Ｈｆ、Ｚｒなどを含む酸化物や、Ｇｅ、Ａｓ、ＴｅＳなどを含むカルコゲナイド化合物や、炭素と酸素とシリコンを含む有機ポリマー膜などを用いることができ、あるいはこれらの積層構造であっても良い。
【００４０】
第１電極１０１は銅を主成分とし、Ｔｉ、Ａｌ、Ｍｎ、Ｗ、Ｍｇなどを添加物として含んでいても良い。第２電極１０２はＲｕ、あるいはＰｔを主成分とし、Ｔａ、Ｔｉ、Ｗなどを含んでいても良い。
【００４１】
本実施形態のスイッチング素子は、抵抗変化膜１０３である固体電解質層と、固体電解質層に一側とその反対側の各面に当接して対向配置された第１電極１０１及び第２電極１０２とを有する。このうち、第１電極１０１は、固体電解質層に金属イオンを供給する役割を果たしている。第２電極１０２からは、金属イオンは供給されない。第１電極１０１を活性電極、第２電極１０２を不活性電極と呼ぶ。
【００４２】
以下では、このスイッチング素子の動作について簡単に説明する。
【００４３】
第１電極１０１を接地して第２電極１０２に負電圧を印加すると、第１電極の金属が金属イオンになって固体電解質層に溶解する。そして、固体電解質層中の金属イオンが固体電解質層中に金属となって析出する。固体電解質層中に析出した金属により、第１電極１０１と第２電極１０２とを接続する金属架橋が形成される。金属架橋により第１電極１０１と第２電極１０２とが電気的に接続することで、スイッチング素子はＯＮ状態になる。
【００４４】
上記のスイッチング素子をＯＮ状態とする動作は、第２電極１０２を接地して第１電極１０１に正電圧を印加することによっても可能である。第１電極と第２電極との電位差は、第１電極１０１を接地して第２電極１０２に負電圧を印加する場合と、第２電極１０２を接地して第１電極１０１に正電圧を印加する場合とで、同じなためである。
【００４５】
一方、上記ＯＮ状態で、第１電極１０１を接地して第２電極１０２に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極１０１と第２電極１０２との電気的接続が切れ、スイッチング素子はＯＦＦ状態になる。なお、電気的接続が完全に切れる前の段階から、第１電極１０１及び第２電極１０２の間の抵抗が大きくなったり、電極間容量が変化したりするなど、電気特性が変化し、最終的に電気的接続が切れる。
【００４６】
上記のスイッチング素子をＯＦＦ状態とする動作は、第２電極１０２を接地して第１電極１０１に負電圧を印加することによっても可能である。第１電極と第２電極との電位差は、第１電極１０１を接地して第２電極１０２に正電圧を印加する場合と、第２電極１０２を接地して第１電極１０１に負電圧を印加する場合とで、同じなためである。
【００４７】
また、上記ＯＦＦ状態からＯＮ状態にするには、再び、第１電極１０１を接地して第２電極１０２に負電圧を印加する、あるいは、第２電極１０２を接地して第１電極１０１に正電圧を印加すればよい。
【００４８】
図２は、本実施形態のスイッチング素子の構成を示す。本実施形態のスイッチング素子は、抵抗変化膜１０３と、第１電極１０１と、第２電極１０２と、第１電極１０１に接続された第１端子２０１と、第２電極に接続された第２端子２０２とを有し、第２端子２０２と第２電極１０２の間には、寄生容量Ｃｐを有する。高抵抗状態から低抵抗状態にプログラム（書き込み）する際には、第２電極１０２を接地し、第１電極１０１に正電圧を印加する。一方、低抵抗状態から高抵抗状態にプログラム（消去）する際には、第１電極１０１を接地し、第２電極１０２に正電圧を印加する。
【００４９】
本実施形態では、低抵抗状態から高抵抗状態にプログラム（消去）する場合に着目する。低抵抗状態は１０ｋΩより小さく、好ましくは３ｋΩ以下とする。また、低抵抗状態は、抵抗変化膜が存在することで、０Ωよりも大きい。高抵抗状態は１０ｋΩ以上とし、プログラムには電圧パルスを用いる場合について説明する。低抵抗状態を３ｋΩ以下とするのは、メモリ用途ではなく、ロジック信号を直接通すスイッチ素子としての用途には、特に必要となる。
【００５０】
図３は、低抵抗状態から高抵抗状態にプログラム（消去）する場合の電圧、電流、抵抗変化素子の抵抗値ダイヤグラムである。このとき、Ｖｄｄとは、第２端子２０２に印加される電圧振幅を示す。Ｖｓｗとは、抵抗変化素子の第１電極１０１と第２電極間１０２の電位差を示す。Ｒｓｗとは、抵抗変化素子の抵抗値を示す。Ｉとは、抵抗変化素子に流れる電流値を示す。ｔは時間を示し、ｔ１とは第１電極１０１が接地され、第２電極１０２にＶｄｄが印加された時間、ｔ２とは抵抗変化素子の抵抗状態の変化が開始した時間、ｔ３とは抵抗変化素子の抵抗値が中間状態にある時間、ｔ４とは抵抗変化素子の抵抗値の変化が完了した時間、ｔ５とは第２電極へのＶｄｄ印加を終了した時間、をそれぞれ示す。ｔ５−ｔ１がＶｄｄ印加パルス幅となる。
【００５１】
これらの内、Ｖｓｗは、低抵抗状態のｔ１〜ｔ２の間は、抵抗変化素子の抵抗が低いために、配線抵抗などのその他の直列抵抗の影響でＶｄｄよりも低い電圧（例えば１．５Ｖなど）となる。一方、ｔ２以降は高抵抗状態となり、その他の直列抵抗の影響が小さくなることでほぼＶｄｄと同等の電圧となる。
【００５２】
発明者が鋭意検討を行った結果、発明者は、抵抗変化素子が低抵抗状態、特に３ｋΩ以下である場合に、ｔ１〜ｔ２間において、寄生容量Ｃｐに応じた突入電流が流れ、この突入電流により、低抵抗状態から高抵抗状態にプログラムする際に、低抵抗状態が固定化してしまうという不良が発生することを明らかにした。
【００５３】
ここで、図３において、突入電流による電流のピーク値を最大電流３０１と定義し、突入電流後の電流値を定常電流３０２として定義する。この場合、定常電流３０２とは、トランジスタによって制御される飽和電流に相当する。
【００５４】
抵抗変化素子が低抵抗状態のときには、抵抗変化素子の両端に電位差を生じさせるためには、寄生容量Ｃｐに相当する容量が充電される必要があり、そのための突入電流が生じる。突入電流はあらかじめ設定され制御された定常電流３０２よりも大きいため、第２電極１０２の不活性電極成分が大電流によって金属架橋内に析出してしまい、高抵抗状態への遷移を阻害する。
【００５５】
このとき、突入電流による最大値３０１が定常電流３０２の２．２倍である場合には、１６ｋ−ｂｉｔの抵抗変化素子アレイにおいて５ｂｉｔの不良が発生したのに対して、２倍未満である場合には、不良発生はゼロであった。また、突入電流による最大値が２．９倍である場合には、１４ｂｉｔの不良が発生した。すなわち、突入電流の最大値３０１が大きいほど不良ｂｉｔが増加することがわかった。
【００５６】
すなわち、低抵抗状態から高抵抗状態への動作においては、突入電流を制御することで誤プログラムを抑制することができることが明らかになった。
【００５７】
このとき、メモリとして用いる場合を想定した低抵抗状態の抵抗値が１０ｋΩ以上の抵抗変化素子を、低抵抗状態から高抵抗状態へプログラムしたところ、抵抗変化素子の抵抗値が大きいために充電のための遅延時間が大きくなり、突入電流が抑制されて不良が生じないことも、発明者らの検討により明らかとなった。
【００５８】
一方、スイッチとして用いる場合を想定した低抵抗状態の抵抗値が５００Ω、１ｋΩ、２ｋΩ、３ｋΩの抵抗変化素子を、低抵抗状態から高抵抗状態へプログラムしたところ、寄生容量Ｃｐが４０ｆＦ以上の場合には、不良が発生した。それに対して、２０ｆＦ以下とした場合には、いずれの抵抗値を有する抵抗変化素子についても不良は発生しなかった。なお、寄生容量Ｃｐは、配線などの存在により生じるため、０ｆＦよりも大きい。
【００５９】
また、突入電流を抑制するためには、プログラム電流を時間とともに次第に増加させるようなアルゴリズムとすることが好ましいが、制御回路によるオーバーヘッドが大きくなるという別の問題が生じるため、本実施形態のように、寄生容量を制限する方法が効果的である。また、本実施形態のように寄生容量を制限して突入電流を抑制する方法は、抵抗変化素子がユニポーラ型であってもバイポーラ型であっても有効である。
【００６０】
また、本実施形態の図２と同様の効果は、第１端子２０１と第１電極１０１の間に寄生容量Ｃｐを有し、第１電極１０１を接地して第２電極１０２に負電圧を印加することによって高抵抗状態から低抵抗状態にプログラム（書き込み）し、第２電極１０２を接地して第１電極１０１に負電圧を印加することによって低抵抗状態から高抵抗状態にプログラム（消去）することによっても、実現される。
【００６１】
本発明によれば、金属架橋型の抵抗変化素子を低抵抗状態から高抵抗状態へ変化させる際の誤プログラムが防止されることにより、高信頼化と高密度化が可能なスイッチング素子とそのプログラム方法を提供することができる。
【００６２】
以下、突入電流の制御について、実施例を用いて詳しく説明する。
【実施例１】
【００６３】
図４は、本実施形態の図２の構成において、突入電流の最大値を低く抑えるために、第２電極１０２に付加される寄生容量Ｃｐによって突入電流が変化する様子を示す。寄生容量Ｃｐが２０ｆＦ以上である場合には、定常電流Ｉｄの２倍以上のピーク電流Ｉｐが流れるのに対して、寄生容量Ｃｐが２０ｆＦ未満である場合には、定常電流Ｉｄの２倍未満となった。定常電流Ｉｄの２倍以上のピーク電流Ｉｐが流れたときには、１６ｋ−ｂｉｔの抵抗変化素子アレイにおいて５ｂｉｔの不良が発生したのに対して、２倍未満である場合には、不良発生はゼロであった。
【００６４】
寄生容量Ｃｐは、配線による寄生容量とトランジスタの容量の合計である。配線間容量はテクノロジーノード（製品世代）にもよるが、１５０〜２００ｆＦ／ｍｍであることから、配線長を１００μｍ以下とすることが好ましい。また、配線長は、抵抗変化素子の電極と端子とを繋ぐ必要から、０μｍよりも大きい。寄生容量Ｃｐは、配線による寄生容量とトランジスタの容量の合計であるため、配線やトランジスタが設けられることで、０ｆＦよりも大きい。
【実施例２】
【００６５】
図５は、本実施形態の図２の構成において、突入電流の最大値を低く抑えるために、抵抗変化素子に印加する電圧を徐々に増加させた場合のダイヤグラムを示す。このとき、第２端子２０２に印加される電位は、ｔ１からｔ６の時間にかけて、徐々に昇圧されてＶｄｄに到達するように制御される。これに対応して、Ｖｓｗは、ｔ１からｔ６の時間にかけて徐々に増大する。
【００６６】
ここで、ｔ６−ｔ１時間をＶｄｄ到達時間と定義する。この時、Ｖｄｄ到達時間が２００ｐｓであった場合には、定常電流の２倍以上のピーク突入電流が流れ、不良が生じた。これ対して、Ｖｄｄ到達時間が１０ｎｓであった場合には、ピーク突入電流は定常電流の２倍未満となり、不良は発生しなかった。
【００６７】
すなわち、消去動作においては、抵抗変化素子の電極間の電位は、時間とともに徐々に増加することが好ましい。また、その増加の方法は、連続的であっても段階的であっても良い。
【実施例３】
【００６８】
実施例３では、実施例２で説明したＶｄｄ到達時間の制御をより高精度に行うために、抵抗変化素子に印加される電圧をトランジスタで制御する方法について述べる。図６は、突入電流の最大値を低く抑えるため、トランジスタにより制御する構成について説明する図、図７はその時のダイヤグラムである。
【００６９】
第１電極１０１に接続された第１端子７０１と、第２電極１０２に接続されたトランジスタ７０４、第２端子７０２を有する。第２電極１０２とトランジスタ７０４との間には、寄生容量Ｃｐを有する。トランジスタ７０４の抵抗値はゲート電圧（Ｖｇ）によって制御され、ＮＭＯＳであってもＰＭＯＳであっても良い。
【００７０】
図７に示すように、時間ｔ１においてＶｄｄの印加を開始し、それとともにトランジスタ７０４のゲート電圧Ｖｇの昇圧を開始する。このとき、Ｖｇが低い場合には、トランジスタ７０４の抵抗が抵抗変化素子の抵抗に比べて高いか、同程度であるため、抵抗変化素子に印加される電圧Ｖｓｗは連続的に増加する。Ｖｇが高い電圧に達すると（時間ｔ６）、Ｖｓｗは十分に高い電圧となり、ｔ２以降では、抵抗変化素子の抵抗状態の変化を生じる。ｔ１からｔ６では、第１電極１０１と第２電極１０２間の電位差Ｖｓｗは連続的に増加するため、突入電流を生じない。これにより消去不良を抑制することができるようになる。
【００７１】
本実施例と同様の効果は、図６において、第２電極１０２に接続されたトランジスタ７０４を、第２電極１０２ではなく第１電極１０１に接続した構成とし、第２電極１０２を接地して第１電極１０１に負電圧を印加することによっても、実現できる。
【実施例４】
【００７２】
実施例４では、実施例３で説明したＶｄｄ到達時間の制御をより高精度に行うため、抵抗変化素子に印加される電圧をトランジスタで制御する他の方法について述べる。
【００７３】
図８は、突入電流のピーク値を低く抑えるため、トランジスタにより制御する構成について説明する図である。この時のダイヤグラムは図７と同一である。第１電極１０１に接続された第１端子７０１と、第２電極１０２に接続されたトランジスタ７０４、第２端子７０２を有する。第２電極１０２とトランジスタ７０４の間には、寄生容量Ｃｐを有する。トランジスタ７０４の抵抗値はゲート端子７０３に印加される電圧（Ｖｇ）によって制御され、ＮＭＯＳであってもＰＭＯＳであっても良い。ゲート端子７０３とトランジスタ７０４との間には寄生容量Ｃｇを有する。本実施例ではＣｇは２０ｆＦである。
【００７４】
時間ｔ１においてＶｄｄの印加を開始し、それとともにトランジスタ７０４のゲート電圧Ｖｇの昇圧を開始する。このとき、寄生容量Ｃｇを充電するために、トランジスタ７０４に印加されるゲート電圧Ｖｇは連続的に増加する。Ｃｇの充電が完了し、Ｖｇが高い電圧に達すると（時間ｔ６）、Ｖｓｗは十分に高い電圧となり、ｔ２以降では、抵抗変化素子の抵抗状態の変化を生じる。ｔ１からｔ６では、第１電極１０１と第２電極１０２の間の電位差Ｖｓｗは連続的に増加するため、突入電流を生じない。これにより消去不良を抑制することができるようになる。
【実施例５】
【００７５】
図９は、本実施形態に係る実施例の抵抗変化素子を用いた不揮発性記憶装置８００の構成を示すブロック図である。
【００７６】
図９に示すように、不揮発性記憶装置８００は、ＣＭＯＳ半導体基板上に、メモリ本体部８０１を備えており、メモリ本体部８０１は、メモリセルアレイ８０２、行選択回路８０８、ワード線ドライバＷＬＤとプレート線ドライバＰＬＤとを有する行ドライバ８０９、列選択回路８０３、データの書き込みを行うための書込み回路８０６、端子Ｄｉｎを介して入力データの入力処理を行うデータ入力回路８１５、端子Ｄｏｕｔを介して出力データの出力処理を行うデータ出力回路８０５、を備える。
【００７７】
さらに、書込み用電源８１１として、低抵抗（ＬＲ）化用電源（ＯＦＦ化電源８１２）と、高抵抗（ＨＲ）化用電源（ＯＮ化電源８１３）とを備える。ＯＦＦ化電源８１２の出力と及びＯＮ化電源８１３の出力とは、書込み回路８０６に供給される。
【００７８】
さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路８１６と、外部から入力されるコントロール信号に基づいて、メモリ本体部８０１の動作及び書込み用電源８１１の動作を制御する制御回路８１０とを備えている。
【００７９】
メモリセルアレイ８０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「抵抗変化素子Ｍ１１、Ｍ１２、・・・」と表す）とを有する。
【００８０】
図９に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
【００８１】
また、抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４・・・はビット線ＢＬ２に接続されている。
【００８２】
アドレス入力回路８１６は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路８０８へ出力するとともに、列アドレス信号を列選択回路８０３へ出力する（図示せず）。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。
【００８３】
制御回路８１０は、データの書き込みサイクルにおいては、後述する選択部で選択されたメモリセルに含まれる抵抗変化素子に対してデータが書き込まれるように書込み用電源８１１と書込み回路８０６とを制御するものであり、ここでは、書込み時のパルス電圧の電圧レベルを指示する電圧設定信号を書込み用電源８１１へ出力し、データ入力回路８１５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書込み回路８０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路８１０は、読み出し動作を指示する読み出し信号を出力する。
【００８４】
行選択回路８０８は、アドレス入力回路８１６から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ８０９より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
【００８５】
また、列選択回路８０３は、アドレス入力回路８０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を、非選択ビット線に対しては、非選択電圧を印加する。
【００８６】
なお、行選択回路８０８及び列選択回路８０３によって、メモリセルアレイ８０２の中から少なくとも１つメモリセルを選択する選択部が構成されている。
【００８７】
書込み回路８０６は、制御回路８１０からの制御の下で、選択部で選択されたメモリセルに含まれる抵抗変化素子に対して、書込み用電源８１１から供給される電源に基づく電圧パルスが印加されるように制御する回路であり、ここでは、制御回路８１０から出力された書き込み信号を受け取った場合、列選択回路８０３による選択されたビット線に対して、書き込み用電圧の印加を指示する信号を受けて、書込みモードによって設定された電圧に従った書込みパルスを出力する。
【００８８】
図示していないが、抵抗変化素子の抵抗値のオフ／オン比が低い場合には、センスアンプを設けて、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を複数の検知レベルから目的に合わせた１つの検知レベルに従って検出し、ビット線に流れる電流量が検知レベル以上か以下かをデータ「０（低抵抗状態）」か「１（高抵抗状態）」の論理結果として出力し、記憶されているデータの状態を判定する。その結果得られた出力データＤｏｕｔは、データ出力回路８０５を介して、回路外部へ出力される。
【００８９】
書込み用電源８１１は、低抵抗（ＬＭ）化書込み（単に書き込みともいう）時のパルス電圧を発生するための電源を供給するＯＦＦ化電源８１２と、高抵抗（ＨＭ）化書込み（単に消去ともいう）時のパルス電圧を発生するための電源を供給するＯＮ化電源８１３を有し、ＯＦＦ化電源８１２は書込み回路８０６へ、ＯＮ化電源８１３書込み回路８０６へ入力されている。
【００９０】
抵抗変化素子の第１電極は、ＢＬ側に接続されており、第２電極はＰＬ側に接続されている。例えば、抵抗状態を高抵抗から低抵抗に変化させる（セット動作する）場合は、ＰＬを接地し、ＢＬに電圧を印加することで、プログラムを行う。プログラム電流はトランジスタの飽和電流によって制御することができる。一方、抵抗状態を低抵抗から高抵抗へ変化させる（リセット動作する）場合には、ＢＬを接地し、ＰＬに消去電圧を印加する。本実施例によれば、ＢＬの寄生容量を２０ｆＦ以下にすることで、消去動作時の突入電流の抑制が可能となり、誤プログラムを防ぐことができるようになる。
【００９１】
上記の本発明の実施形態および実施例は、発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体装置に関し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する例について説明したが、本発明はこれに限定されるものではなく、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に搭載したボードやパッケージの銅配線上へも適用することができる。
【００９２】
また、本発明は半導体装置に、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）などを接合する際にも適用することができる。また、本発明ではスイッチ機能の例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子にも用いることができる。
【００９３】
また、以下の方法で本発明のスイッチング素子を用いた半導体装置を確認することができる。すなわち、パッケージングされた半導体装置のチップから、シリコンダイを取り出し表面研磨することで、抵抗変化素子の平面上での位置を、走査型電子顕微鏡（ＳＥＭ）、もしくは透過型電子顕微鏡（ＴＥＭ）を用いて分析することで特定する。その後、同一試料、もしくは別試料を平面研磨することで、抵抗変化素子に接続されたプログラムトランジスタ、ＢＬ、およびＰＬなどの配線を、同様の方法で特定する。配線間容量とトランジスタの入力容量は、例えばＩＴＲＳロードマップにその世代における標準的な値が記載されているため、ＢＬの寄生容量を配線、およびトランジスタレイアウトから推定することができる。
【００９４】
本発明は上記の実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
【００９５】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００９６】
付記
（付記１）
第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子。
（付記２）
前記抵抗変化膜は固体電解質を有し、前記第１電極は銅を有し、前記第２電極はルテニウムを有する、付記１記載のスイッチング素子。
（付記３）
前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極が接地側に接続され前記第２電極が正電圧側に接続された、あるいは、前記第２電極が接地側に接続され前記第１電極が負電圧側に接続された、付記１または２記載のスイッチング素子。
（付記４）
前記第２電極にトランジスタを接続し、前記トランジスタにより前記正電圧を印加する、付記１から３の内の１項記載のスイッチング素子。
（付記５）
前記寄生容量は、前記トランジスタの容量成分と、前記第２電極と前記トランジスタとを繋ぐ配線の容量成分とを有する、付記４記載のスイッチング素子。
（付記６）
前記配線の長さは１００μｍ以下である、付記５記載のスイッチング素子。
（付記７）
前記第１電極にトランジスタを接続し、前記トランジスタにより前記負電圧を印加する、付記１から３の内の１項記載のスイッチング素子。
（付記８）
前記寄生容量は、前記トランジスタの容量成分と、前記第１電極と前記トランジスタとを繋ぐ配線の容量成分とを有する、付記７記載のスイッチング素子。
（付記９）
前記配線の長さは１００μｍ以下である、付記８記載のスイッチング素子。
（付記１０）
第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子のプログラム方法において、前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極を接地して前記第２電極に正電圧を印加する、あるいは、前記第２電極を接地して前記第１電極に負電圧を印加する、スイッチング素子のプログラム方法。
（付記１１）
前記正電圧あるいは前記負電圧の大きさは時間とともに増大する、付記１０記載のスイッチング素子のプログラム方法。
（付記１２）
前記正電圧は前記第２電極に接続されたトランジスタから供給される、付記１０または１１記載のスイッチング素子のプログラム方法。
（付記１３）
前記正電圧の大きさとパルス幅とは、前記トランジスタのゲート電圧の制御によって制御される、付記１２記載のスイッチング素子のプログラム方法。
（付記１４）
前記負電圧は前記第１電極に接続されたトランジスタから供給される、付記１０または１１記載のスイッチング素子のプログラム方法。
（付記１５）
前記負電圧の大きさとパルス幅とは、前記トランジスタのゲート電圧の制御によって制御される、請求項１４記載のスイッチング素子のプログラム方法。
【符号の説明】
【００９７】
１０１    第１電極
１０２    第２電極
１０３    抵抗変化膜
２０１、７０１    第１端子
２０２、７０２    第２端子
７０３    ゲート端子
７０４    トランジスタ
【図１】
2015005679.tif 000003
【図２】
2015005679.tif 000004
【図３】
2015005679.tif 000005
【図４】
2015005679.tif 000006
【図５】
2015005679.tif 000007
【図６】
2015005679.tif 000008
【図７】
2015005679.tif 000009
【図８】
2015005679.tif 000010
【図９】
2015005679.tif 000011
【図１０Ａ】
2015005679.tif 000012
【図１０Ｂ】
2015005679.tif 000013
【図１０Ｃ】
2015005679.tif 000014
【図１０Ｄ】
2015005679.tif 000015
【図１１Ａ】
2015005679.tif 000016
【図１１Ｂ】
2015005679.tif 000017
【図１１Ｃ】
2015005679.tif 000018
【図１１Ｄ】
2015005679.tif 000019