(57)【要約】      （修正有）【課題】位相補償回路の容量に、単位面積あたりの容量値が大きい、酸化膜厚が薄い容量を使用することができる、ボルテージレギュレータを提供する。【解決手段】位相補償回路の容量１０９の両端に掛かる電圧が所定値以上にならないように制限する電圧制限回路２００を、容量１０９と並列に備えた。【選択図】図１
2015005054.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と、ボルテージレギュレータの出力電圧を分圧した帰還電圧を入力し、その差を増幅した制御電圧を出力する差動増幅回路と、
入力端子に前記差動増幅回路の出力端子が接続され、前記制御電圧を増幅するソース接地増幅回路と、
前記ソース接地増幅回路の前記入力端子と出力端子の間に設けられた位相補償回路と、
前記ソース接地増幅回路の前記出力端子がゲートに接続され、前記ボルテージレギュレータの出力電圧を制御する出力トランジスタと、
前記位相補償回路を構成する容量に並列に接続され、前記容量の両端の電圧を所定の電圧以上にならないように制限する電圧制限回路と、
を備えたことを特徴とするボルテージレギュレータ。
【請求項２】
前記電圧制限回路は、前記容量の前記ソース接地増幅回路の前記入力端子側の電圧が高くなったときに制限を掛ける第１の電圧制限回路と、前記容量の前記ソース接地増幅回路の前記出力端子側の電圧が高くなったときに制限を掛ける第２の電圧制限回路と、
を備えたことを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
前記第１の電圧制限回路と前記第２の電圧制限回路は、ダイオードであることを特徴とする請求項２記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータに関し、より詳しくは位相補償回路のサイズ縮小に関する。
【背景技術】
【０００２】
図２は、従来の位相補償回路を備えたボルテージレギュレータである。
分圧回路１０６は、ボルテージレギュレータの出力電圧ＶOUTを分圧して帰還電圧ＶFBを出力する。差動増幅回路１０４は、基準電圧回路１０３の基準電圧ＶREFと帰還電圧ＶFBの差を増幅する。第２の増幅回路であるＭＯＳトランジスタ１０７で構成されるソース接地増幅回路は、その出力を増幅して、出力トランジスタ１０５のゲート・ソース間電圧を制御する。抵抗１０８と容量１０９からなる位相補償回路は、ＭＯＳトランジスタ１０７のゲートとドレインとの間に接続される。
【０００３】
出力電圧ＶOUTが低い、すなわち基準電圧ＶREFと比較して帰還電圧ＶFBが低い場合、差動増幅回路１０４の出力は高い電圧になり、ＭＯＳトランジスタ１０７はＯＦＦしていく。出力トランジスタ１０５は、ゲート・ソース間電圧が大きくなるのでＯＮしていき、出力電圧ＶOUTが高くなるように制御する。
【０００４】
出力電圧ＶOUTが高い、すなわち基準電圧ＶREFと比較して帰還電圧ＶFBが大きい場合、差動増幅回路１０４の出力は低い電圧になり、ＭＯＳトランジスタ１０７はＯＮしていく。出力トランジスタ１０５は、ゲート・ソース間電圧が小さくなるのでＯＦＦしていき、出力電圧ＶOUTが低くなるように制御する。
【０００５】
一般的に、ボルテージレギュレータの応答性を向上させる為には、周波数帯域を広くする必要がある。従来のボルテージレギュレータは、出力トランジスタ１０５で構成されるソース接地増幅回路とあわせて、全体で電圧３段増幅回路構成をとっている。電圧３段増幅回路は、位相が１８０度以上遅れることが起こりやすので、位相補償回路を付加している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−６２３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のボルテージレギュレータでは、出力トランジスタ１０５のゲート容量が大きい場合、発振に対する安定性を確保するために、位相補償回路の容量１０９の容量値は、出力トランジスタ１０５のゲートの容量値と同等以上の大きさが必要となる。
【０００８】
また、電源電圧を高電圧で動作させる場合、ボルテージレギュレータの定常状態外の動作で、差動増幅回路１０４の出力が最大電圧や最少電圧になるような状態では、容量１０９は、両端に高電圧が掛かってしまう。従って、容量１０９は、酸化膜破壊をおこさないように、高耐圧容量にする必要がある。
【０００９】
高耐圧容量は、酸化膜厚が厚いため、単位面積あたりの容量値が非常に小さく、容量値を大きくするには面積を大きくする必要がある。従って、チップ面積が増大し、コストアップにつながるという課題がある。
【課題を解決するための手段】
【００１０】
本発明のボルテージレギュレータは、上記課題を解決するために、位相補償回路の容量の両端に掛かる電圧が所定値以上にならないように制限する電圧制限回路を、容量と並列に備えた。
【発明の効果】
【００１１】
本発明のボルテージレギュレータによれば、位相補償回路の容量に、単位面積あたりの容量値が大きい、酸化膜厚が薄い容量を使用することができるため、チップ面積の削減が可能となる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のボルテージレギュレータを示す回路図である。
【図２】従来のボルテージレギュレータを示す回路図である。
【発明を実施するための形態】
【００１３】
図１は、本実施形態のボルテージレギュレータを示す回路図である。
本実施形態のボルテージレギュレータは、基準電圧回路１０３と、差動増幅回路１０４と、ＭＯＳトランジスタ１０７と、定電流源１１３と、位相補償回路である抵抗１０８及び容量１０９と、分圧回路１０６と、出力トランジスタ１０５と、電圧制限回路２００と、を備える。電圧制限回路２００は、ダイオード２０１及び２０２で構成される。
【００１４】
次に、本実施形態のボルテージレギュレータの接続について説明する。
基準電圧回路１０３は、出力端子を差動増幅回路１０４の非反転入力端子に接続する。出力トランジスタ１０５は、電源端子１０１と出力端子１０２の間に設けられる。分圧回路１０６は、出力端子１０２と接地端子１００の間に設けられ、その出力端子は差動増幅回路１０４の反転入力端子に接続する。差動増幅回路１０４は、出力端子がＭＯＳトランジスタ１０７のゲートに接続される。ソース接地増幅回路を形成するＭＯＳトランジスタ１０７と定電流源１１３は、電源端子１０１と接地端子１００の間に直列に接続され、出力端子は出力トランジスタ１０５のゲートに接続される。直列に接続された抵抗１０８と容量１０９で形成される位相補償回路は、ＭＯＳトランジスタ１０７のゲートとドレインの間に接続される。電圧制限回路２００は、ダイオード２０１と２０２は互いのカソードが接続され、それぞれのアノードが容量１０９の両端に接続される。
【００１５】
次に本実施形態のボルテージレギュレータの動作について説明する。
分圧回路１０６は、ボルテージレギュレータの出力端子１０２の出力電圧ＶOUTを分圧して帰還電圧ＶFBを出力する。差動増幅回路１０４は、基準電圧回路１０３の基準電圧ＶREFと帰還電圧ＶFBの差を増幅する。第２の増幅回路であるＭＯＳトランジスタ１０７と定電流源１１３で構成されるソース接地増幅回路は、差動増幅回路１０４の出力電圧を増幅して、出力トランジスタ１０５のゲート・ソース間電圧を制御する。
【００１６】
基準電圧ＶREFと比較して帰還電圧ＶFBが小さい場合、差動増幅回路１０４の出力は電源電圧ＶIN付近の高い電圧になる。ＭＯＳトランジスタ１０７は、ＯＦＦ状態となるので、ドレインの電圧は定電流源１１３によって接地電圧Ｖｓｓ付近まで下げられる。よって。位相補償回路の容量１０９は、その両端に掛かる電圧は最大になる。
【００１７】
ここで、電圧制限回路２００のダイオード２０２は、容量１０９の両端の電圧が所定値以上にならないように、逆方向電圧で制限をかける。
また、基準電圧ＶREFと比較して帰還電圧ＶFBが大きい場合、差動増幅回路１０４の出力は接地電圧Ｖｓｓ付近の低い電圧になる。ＭＯＳトランジスタ１０７は、ＯＮ状態となるので、ドレインの電圧は電源電圧ＶIN付近の高い電圧まで上げられる。
ここで、電圧制限回路２００のダイオード２０１は、容量１０９の電位差が所定値以上にならないように、逆方向電圧で制限をかける。
【００１８】
以上、説明したように、本実施形態のボルテージレギュレータは、電圧制限回路２００を備えたことによって、高い電源電圧であって、差動増幅回路１０４の出力が最大電圧や最小電圧になった場合でも、位相補償回路の容量１０９の両端の電圧を所定値以上にならないように制限できる。従って、容量が占める面積を大幅に小さくすることが可能になるため、チップ面積を縮小することが出来る。
【００１９】
なお、本実施形態の説明では、電圧制限回路２００を互いのカソードが接続されたダイオード２０１及び２０２を例に説明したが、容量１０９の両端の電圧を所定値以上にならないように制限できる回路であればよく、本発明はこれに限定するものではない。
【符号の説明】
【００２０】
１０４  差動増幅回路
１０６  分圧回路
１１３  定電流源
２００  電圧制限回路
【図１】
2015005054.tif 000003
【図２】
2015005054.tif 000004