(57)【要約】【課題】  ４つのスイッチング素子が同時にオンすることをより確実に防止することが可能なコンバータを提供する。【解決手段】  高電位出力線と低電位出力線の間に第１電源、第１スイッチング素子及び第２スイッチング素子の直列回路が形成されており、第１電源の正極と負極の間に、第３スイッチング素子と第４スイッチング素子の直列回路が形成されており、高電位出力線と低電位出力線の間に、第２電源、第１スイッチング素子及び第４スイッチング素子の直列回路が形成されており、第２電源の正極と負極の間に、第２スイッチング素子と第３スイッチング素子の直列回路が形成されており、制御装置が各ゲートに対して、制御信号と、制御信号を遅延させた遅延信号との論理積を入力するコンバータ。【選択図】図４
2015136249.tif 000002
【特許請求の範囲】
【請求項１】
高電位出力線、低電位出力線、第１電源、第２電源、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子及び制御装置を有し、
前記高電位出力線と前記低電位出力線の間に、前記第１電源、前記第１スイッチング素子及び前記第２スイッチング素子の直列回路が形成されており、
前記第１電源の正極と負極の間に、前記第３スイッチング素子と前記第４スイッチング素子の直列回路が形成されており、
前記高電位出力線と前記低電位出力線の間に、前記第２電源、前記第１スイッチング素子及び前記第４スイッチング素子の直列回路が形成されており、
前記第２電源の正極と負極の間に、前記第２スイッチング素子と前記第３スイッチング素子の直列回路が形成されており、
前記制御装置は、前記第１〜第４スイッチング素子の各々のゲートに対して、オン電位とオフ電位の間で変化する制御信号と、前記制御信号を遅延させた遅延信号との論理積を入力する、
コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、コンバータに関する。
【背景技術】
【０００２】
特許文献１には、２つの電源と４つのスイッチング素子を備えるコンバータが開示されている。このコンバータでは、電源配線と接地配線の間に、第１電源、第１スイッチング素子及び第２スイッチング素子の直列回路（第１回路）が形成されている。また、第１電源の正極と負極の間に、第３スイッチング素子と第４スイッチング素子の直列回路（第２回路）が形成されている。また、電源配線と接地配線の間に、第２電源、第１スイッチング素子及び第４スイッチング素子の直列回路（第３回路）が形成されている。また、第２電源の正極と負極の間に、第２スイッチング素子と第３スイッチング素子の直列回路（第４回路）が形成されている。第１回路と第２回路に交互に通電することで、第１電源の出力電圧が昇圧されて電源配線と接地配線の間に供給される。また、第３回路と第４回路に交互に通電することで、第２電源の出力電圧が昇圧されて電源配線と接地配線の間に供給される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０７０５１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のコンバータでは、第１〜第４スイッチング素子が同時にオンしないように制御される。しかしながら、各制御信号の伝達遅延等に起因して各スイッチング素子のスイッチングタイミングに誤差が生じると、第１〜第４スイッチング素子が同時にオンするおそれがある。第１〜第４スイッチング素子が同時にオンすると、電源配線と接地配線が短絡するため問題となる。したがって、本明細書では、第１〜第４スイッチング素子が同時にオンすることをより確実に防止することが可能なコンバータを提供する。
【課題を解決するための手段】
【０００５】
本明細書が提供するコンバータは、高電位出力線、低電位出力線、第１電源、第２電源、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子及び制御装置を有する。前記高電位出力線と前記低電位出力線の間に、前記第１電源、前記第１スイッチング素子及び前記第２スイッチング素子の直列回路が形成されている。前記第１電源の正極と負極の間に、前記第３スイッチング素子と前記第４スイッチング素子の直列回路が形成されている。前記高電位出力線と前記低電位出力線の間に、前記第２電源、前記第１スイッチング素子及び前記第４スイッチング素子の直列回路が形成されている。前記第２電源の正極と負極の間に、前記第２スイッチング素子と前記第３スイッチング素子の直列回路が形成されている。前記制御装置は、前記第１〜第４スイッチング素子の各々のゲートに対して、オン電位とオフ電位の間で変化する制御信号と、前記制御信号を遅延させた遅延信号との論理積を入力する。
【０００６】
なお、各スイッチング素子のゲートに入力される信号は、上述した論理積そのものであってもよいし、上述した論理積をさらに加工（例えば、反転、増幅等）した信号であってもよい。
【０００７】
このコンバータでは、制御装置が、制御信号と遅延信号との論理積をゲートに入力する。このため、制御装置がゲートに入力する信号（すなわち、前記論理積）では、オフ電位からオン電位に切り替わるタイミング（以下、オンタイミングという）が制御信号に対して遅れる一方で、オン電位からオフ電位に切り替わるタイミング（以下、オフタイミングという）は制御信号と略一致する。このため、制御信号において、１つのスイッチング素子のオンタイミングが他のスイッチング素子のオフタイミングと重複した場合であっても、前記他のスイッチング素子がオフした後に前記１つのスイッチング素子がオンする。このため、これらのスイッチング素子が同時にオンすることが防止される。したがって、このコンバータによれば、第１〜第４スイッチング素子が同時にオンすることをより確実に防止することができる。
【図面の簡単な説明】
【０００８】
【図１】コンバータ１０の回路図（第１電圧供給回路１０２と第１還流回路１０４を示す図）。
【図２】コンバータ１０の回路図（第２電圧供給回路１０６と第２還流回路１０８を示す図）。
【図３】ゲート電位制御回路５０を示すブロック図。
【図４】実施例１のＰＷＭバッファ回路５５の論理回路図。
【図５】各信号の変化を示すタイミング図。
【図６】各信号の変化を示すタイミング図。
【図７】実施例２のＰＷＭバッファ回路５５の論理回路図。
【発明を実施するための形態】
【実施例１】
【０００９】
図１に示すコンバータ１０は、２つの直流電源２１、２２の出力電圧を昇圧し、昇圧した電圧を高電位出力線４０と低電位出力線４２の間に印加するＤＣ−ＤＣコンバータである。高電位出力線４０と低電位出力線４２の間には、負荷４４が接続されている。本実施例では、負荷４４は、ハイブリッド車等のモータを駆動するためのインバータである。コンバータ１０は、４つのスイッチング素子１１ａ〜１４ａと、４つのダイオード１１ｂ〜１４ｂと、２つのリアクトル３１、３２を有している。
【００１０】
実施例１では、スイッチング素子１１ａ〜１４ａは、ＩＧＢＴである。但し、他の例では、スイッチング素子１１ａ〜１４ａとして、ＭＯＳＦＥＴ等の他のスイッチング素子を用いることができる。スイッチング素子１１ａ〜１４ａは、高電位出力線４０と低電位出力線４２の間に直列に接続されている。すなわち、スイッチング素子１１ａのコレクタが高電位出力線４０に接続されており、スイッチング素子１１ａのエミッタがスイッチング素子１２ａのコレクタに接続されており、スイッチング素子１２ａのエミッタがスイッチング素子１３ａのコレクタに接続されており、スイッチング素子１３ａのエミッタがスイッチング素子１４ａのコレクタに接続されており、スイッチング素子１４ａのエミッタが低電位出力線４２に接続されている。直流電源２１の正極は、リアクトル３１を介してスイッチング素子１２ａのエミッタ及びスイッチング素子１３ａのコレクタに接続されている。直流電源２１の負極は、低電位出力線４２に接続されている。直流電源２２の正極は、リアクトル３２を介してスイッチング素子１１ａのエミッタ及びスイッチング素子１２ａのコレクタに接続されている。直流電源２２の負極は、スイッチング素子１３ａのエミッタ及びスイッチング素子１４ａのコレクタに接続されている。ダイオード１１ｂは、スイッチング素子１１ａに対して逆並列に接続されている。すなわち、ダイオード１１ｂのアノードがスイッチング素子１１ａのエミッタに接続されており、ダイオード１１ｂのカソードがスイッチング素子１１ａのコレクタに接続されている。同様にして、ダイオード１２ｂはスイッチング素子１２ａに対して逆並列に接続されており、ダイオード１３ｂはスイッチング素子１３ａに対して逆並列に接続されており、ダイオード１４ｂはスイッチング素子１４ａに対して逆並列に接続されている。また、図１には示していないが、各スイッチング素子１１ａ〜１４ａのゲートには、ゲート電位制御回路が接続されている。
【００１１】
リアクトル３１とスイッチング素子１３ａ、１４ａは、直流電源２１の正極と負極の間に直列に接続されている。スイッチング素子１３ａ、１４ａをオンすると、図１の矢印１０４に示す第１還流回路１０４に電流が流れる。これによって、リアクトル３１にエネルギーが蓄えられる。また、スイッチング素子１１ａ、１２ａ、リアクトル３１及び直流電源２１は、高電位出力線４０と低電位出力線４２の間に直列に接続されている。スイッチング素子１１ａ、１２ａをオンすると、図１の矢印１０２に示す第１電圧供給回路１０２に電流が流れる。第１還流回路１０４に通電した後に第１電圧供給回路１０２に通電すると、リアクトル３１に起電力が生じる。このため、高電位出力線４０には、直流電源２１の出力電圧とリアクトル３１の起電力を重畳した高電圧が出力される。
【００１２】
また、リアクトル３２とスイッチング素子１２ａ、１３ａは、直流電源２２の正極と負極の間に直列に接続されている。スイッチング素子１２ａ、１３ａをオンすると、図２の矢印１０８に示す第２還流回路１０８に電流が流れる。これによって、リアクトル３２にエネルギーが蓄えられる。また、スイッチング素子１１ａ、１４ａ、リアクトル３２及び直流電源２２は、高電位出力線４０と低電位出力線４２の間の直列に接続されている。スイッチング素子１１ａ、１４ａをオンすると、図２の矢印１０６に示す第２電圧供給回路１０６に電流が流れる。第２還流回路１０８に通電した後に第２電圧供給回路１０６に通電すると、リアクトル３２に起電力が生じる。このため、高電位出力線４０には、直流電源２２の出力電圧とリアクトル３２の起電力を重畳した高電圧が印加される。
【００１３】
コンバータ１０は、スイッチング素子１１ａ〜１４ａをスイッチングすることによって通電回路を第１電圧供給回路１０２、第１還流回路１０４、第２電圧供給回路１０６及び第２還流回路１０８の間で切り替える。これによって、高電位出力線４０に高い電圧を出力し、負荷４４に高電圧を供給する。なお、コンバータ１０のより詳細な動作については、上述した特許文献１を参照されたい。
【００１４】
図３は、スイッチング素子１１ａ〜１４ａのゲートに接続されているゲート電位制御回路５０を示している。ゲート電位制御回路５０は、電位検出回路５７〜５９、ＣＰＵ５６、ＰＷＭバッファ回路５５及び駆動回路５１〜５４を有している。
【００１５】
電圧検出回路５７は、直流電源２１の負極の電圧ＶＬ１を検出する。電圧検出回路５８は、直流電源２２の負極の電圧ＶＬ２を検出する。電圧検出回路５９は、高電位出力線４０に出力される電圧ＶＨを検出する。電圧検出回路５７〜５９が検出した値は、ＣＰＵ５６及びＰＷＭバッファ回路５５に入力される。
【００１６】
ＣＰＵ５６は、電圧ＶＬ１、ＶＬ２及びＶＨ等に基づいて、ＰＷＭ信号１Ｐ、１Ｎ、２Ｐ及び２Ｎを生成する。ＰＷＭ信号１Ｐ、１Ｎ、２Ｐ及び２Ｎは、オン電位Ｖｏｎ（すなわち、Ｈｉ）とオフ電位Ｖｏｆｆ（オン電位に対して低い電位、すなわち、Ｌｏ）の間で変動するパルス信号である。ＰＷＭ信号１Ｐは、第１電圧供給回路１０２に通電するための信号である。ＰＷＭ信号１Ｎは、第１還流回路１０４に通電するための信号である。ＰＷＭ信号２Ｐは、第２電圧供給回路１０６に通電するための信号である。ＰＷＭ信号２Ｎは、第２還流回路１０８に通電するための信号である。ＰＷＭ信号１Ｐ、１Ｎ、２Ｐ及び２Ｎは、ＰＷＭバッファ回路５５に入力される。
【００１７】
ＰＷＭバッファ回路５５は、ＰＷＭ信号１Ｐ、１Ｎ、２Ｐ及び２Ｎに基づいて、信号Ｓ１、Ｓ２、Ｓ３及びＳ４を生成する。ＰＷＭバッファ回路５５の動作については、後に詳述する。信号Ｓ１〜Ｓ４は、対応する駆動回路５１〜５４にそれぞれ入力される。駆動回路５１〜５４は、スイッチング素子１１ａ〜１４ａのゲートに接続されている。各駆動回路５１〜５４は、入力された信号Ｓ１〜Ｓ４に従ってスイッチング素子１１ａ〜１４ａのゲート電位を制御する。これによって、スイッチング素子１１ａ〜１４ａのスイッチングが制御される。
【００１８】
図４は、ＰＷＭバッファ回路５５の内部構成を示している。ＰＷＭバッファ回路５５は、信号Ｓ１生成回路６１、信号Ｓ２生成回路６２、信号Ｓ３生成回路６３及び信号Ｓ４生成回路６４を有している。
【００１９】
信号Ｓ１生成回路６１は、スイッチング素子１１ａをスイッチングさせるための回路である。信号Ｓ１生成回路６１は、ＯＲ回路６１ａ、遅延回路６１ｂ、ＡＮＤ回路６１ｃ及びＦＥＴ６１ｄを有している。
【００２０】
ＯＲ回路６１ａには、ＰＷＭ信号１ＰとＰＷＭ信号２Ｐが入力される。ＯＲ回路６１ａは、ＰＷＭ信号１ＰとＰＷＭ信号２Ｐの論理和を出力信号Ｂ１として出力する。すなわち、ＰＷＭ信号１ＰとＰＷＭ信号２Ｐのいずれかがオン電位Ｖｏｎである場合に信号Ｂ１としてオン電位Ｖｏｎが出力され、ＰＷＭ信号１ＰとＰＷＭ信号２Ｐの両方がオフ電位である場合に信号Ｂ１としてオフ電位Ｖｏｆｆが出力される。例えば、図５に例示されるＰＷＭ信号１Ｐ、２ＰがＯＲ回路６１ａに入力されると、図５に例示される信号Ｂ１がＯＲ回路６１ａから出力される。
【００２１】
ＯＲ回路６１ａの出力信号Ｂ１は、遅延回路６１ｂに入力される。遅延回路６１ｂは、信号Ｂ１を所定時間Δｔだけ遅延させた信号Ｃ１を出力する。例えば、図５に例示される信号Ｂ１が遅延回路６１ｂに入力されると、図５に例示される信号Ｃ１が遅延回路６１ｂから出力される。なお、図５に示すように、遅延時間Δｔは、信号Ｂ１のパルス幅に比べて十分に短い時間である。
【００２２】
ＯＲ回路６１ａの出力信号Ｂ１と遅延回路６１ｂの出力信号Ｃ１は、ＡＮＤ回路６１ｃに入力される。ＡＮＤ回路６１ｃは、信号Ｂ１と信号Ｃ１の論理積を出力信号Ｄ１として出力する。すなわち、信号Ｂ１と信号Ｃ１の両方がオン電位である場合に信号Ｄ１としてオン電位Ｖｏｎが出力され、信号Ｂ１と信号Ｃ１のいずれかがオフ電位Ｖｏｆｆである場合に信号Ｄ１としてオフ電位Ｖｏｆｆが出力される。例えば、図５に例示される信号Ｂ１、Ｃ１がＡＮＤ回路６１ｃに入力されると、図５に例示される信号Ｄ１がＡＮＤ回路６１ｃから出力される。図５から明らかなように、信号Ｄ１のオンタイミングｔ２（ＶｏｆｆからＶｏｎに切り替わるタイミング）は、信号Ｂ１のオンタイミングｔ１よりも遅れる。これに対し、信号Ｄ１のオフタイミングｔ３（ＶｏｎからＶｏｆｆに切り替わるタイミング）は、信号Ｂ１のオフタイミングと等しくなる。
【００２３】
ＦＥＴ６１ｄは、信号Ｄ１に応じてスイッチングする。これによって、信号Ｄ１を反転させた信号Ｓ１が生成される。生成された信号Ｓ１は、図３の駆動回路５１に入力される。駆動回路５１は、信号Ｓ１に応じてスイッチング素子１１ａをスイッチングさせる。信号Ｓ１は信号Ｄ１を反転させた信号であるので、信号Ｓ１に基づいてスイッチング素子１１ａをスイッチングさせることは、信号Ｄ１に基づいてスイッチング素子１１ａをスイッチングさせていることに等しい。駆動回路５１は、信号Ｄ１がオン電位Ｖｏｎにあるときにスイッチング素子１１ａをオン状態とし、信号Ｄ１がオフ電位Ｖｏｆｆにあるときにスイッチング素子１１ａをオフ状態とする。
【００２４】
図４の信号Ｓ２生成回路６２、信号Ｓ３生成回路６３及び信号Ｓ４生成回路６４も、信号Ｓ１生成回路６１と略同様の構成を備えている。信号Ｓ２生成回路６２には、ＰＷＭ信号１ＰとＰＷＭ信号２Ｎが入力される。ＯＲ回路６２ａは、ＰＷＭ信号１ＰとＰＷＭ信号２Ｎの論理和を出力信号Ｂ２として出力する。遅延回路６２ｂは、信号Ｂ２を遅延させた信号Ｃ２を出力する。ＡＮＤ回路６２ｃは、信号Ｂ２と信号Ｃ２の論理積を出力信号Ｄ２として出力する。ＦＥＴ６２ｄは、信号Ｄ２を反転させた信号Ｓ２を出力する。図３の駆動回路５２は、信号Ｄ２がオン電位にあるときにスイッチング素子１２ａをオン状態とし、信号Ｄ２がオフ電位にあるときにスイッチング素子１２ａをオフ状態とする。図４の信号Ｓ３生成回路６３には、ＰＷＭ信号１ＮとＰＷＭ信号２Ｎが入力される。ＯＲ回路６３ａは、ＰＷＭ信号１ＮとＰＷＭ信号２Ｎの論理和を出力信号Ｂ３として出力する。遅延回路６３ｂは、信号Ｂ３を遅延させた信号Ｃ３を出力する。ＡＮＤ回路６３ｃは、信号Ｂ３と信号Ｃ３の論理積を出力信号Ｄ３として出力する。ＦＥＴ６３ｄは、信号Ｄ３を反転させた信号Ｓ３を出力する。図３の駆動回路５３は、信号Ｄ３がオン電位にあるときにスイッチング素子１３ａをオン状態とし、信号Ｄ３がオフ電位にあるときにスイッチング素子１３ａをオフ状態とする。図４の信号Ｓ４生成回路６４には、ＰＷＭ信号１ＮとＰＷＭ信号２Ｐが入力される。ＯＲ回路６４ａは、ＰＷＭ信号１ＮとＰＷＭ信号２Ｐの論理和を出力信号Ｂ４として出力する。遅延回路６４ｂは、信号Ｂ４を遅延させた信号Ｃ４を出力する。ＡＮＤ回路６４ｃは、信号Ｂ４と信号Ｃ４の論理積を出力信号Ｄ４として出力する。ＦＥＴ６４ｄは、信号Ｄ４を反転させた信号Ｓ４を出力する。図３の駆動回路５４は、信号Ｄ４がオン電位にあるときにスイッチング素子１４ａをオン状態とし、信号Ｄ４がオフ電位にあるときにスイッチング素子１４ａをオフ状態とする。
【００２５】
以上のようにＰＷＭバッファ回路５５が構成されているため、上述した遅延時間Δｔを除いて、ＰＷＭ信号１Ｐがオン電位Ｖｏｎにある場合には、スイッチング素子１１ａ、１２ａがオンし、第１電圧供給回路１０２が通電状態となる。また、遅延時間Δｔを除いて、ＰＷＭ信号１Ｎがオン電位Ｖｏｎにある場合には、スイッチング素子１３ａ、１４ａがオンし、第１還流回路１０４が通電状態となる。また、遅延時間Δｔを除いて、ＰＷＭ信号２Ｐがオン電位Ｖｏｎにある場合には、スイッチング素子１１ａ、１４ａがオンし、第２電圧供給回路１０６が通電状態となる。また、遅延時間Δｔを除いて、ＰＷＭ信号２Ｎがオン電位Ｖｏｎにある場合には、スイッチング素子１２ａ、１３ａがオンし、第２還流回路１０８がオン状態となる。
【００２６】
図６は、タイミングｔａにおいて第１電圧供給回路１０２を通電している状態から第１還流回路１０４を通電している状態に切り替える際の信号１Ｐ、１Ｎ、Ｄ１、Ｄ２、Ｄ３及びＤ４を示している。ＰＷＭ信号１Ｐはタイミングｔａにおいてオン電位Ｖｏｎからオフ電位Ｖｏｆｆに切り替わり、ＰＷＭ信号１Ｎはタイミングｔａにおいてオフ電位Ｖｏｆｆからオン電位Ｖｏｎに切り替わる。この場合、信号Ｄ１、Ｄ２は、ＰＷＭ信号１Ｐと同じタイミングｔａにおいてオン電位Ｖｏｎからオフ電位Ｖｏｆｆに切り替わる。すなわち、スイッチング素子１１ａ、１２ａは、タイミングｔａにおいてオフする。これに対し、信号Ｄ３、Ｄ４は、ＰＷＭ信号１Ｎのオフタイミングｔａから時間Δｔだけ遅延したタイミングｔｂにおいてオフ電位Ｖｏｆｆからオン電位Ｖｏｎに切り替わる。すなわち、スイッチング素子１３ａ、１４ａは、タイミングｔｂにおいてオンする。このように、スイッチング素子１１ａ、１２ａがオフするタイミングｔａから遅延したタイミングｔｂでスイッチング素子１３ａ、１４ａがオンするため、スイッチング素子１１ａ〜１４ａの全てが同時にオンすることが防止される。すなわち、図６のようにオフタイミングとオンタイミングが同時に設定されたＰＷＭ信号１Ｐ、１Ｎにそのまま従ってスイッチング素子１１ａ〜１４ａをスイッチングさせると、信号伝達の遅延等に起因する誤差によって、スイッチング素子１１ａ〜１４ａが同時にオンしてしまう可能性がある。これに対し、実施例１のコンバータ１０では、スイッチング素子１１ａ、１２ａのオフタイミングとスイッチング素子１３ａ、１４ａのオンタイミングの間に遅延時間が設けられるので、スイッチング素子１１ａ〜１４ａが同時にオンすることをより確実に防止することができる。また、図６に示したスイッチングタイミング以外のスイッチングタイミングにおいても、遅延時間が設けられることによってスイッチング素子１１ａ〜１４ａが同時にオンすることが防止される。
【００２７】
以上に説明したように、実施例１のコンバータ１０では、信号Ｂ１と信号Ｃ１（信号Ｂ１を遅延させた信号）の論理積によって信号Ｄ１を生成する。このように生成された信号Ｄ１では、オフタイミングが信号Ｂ１と一致する一方で、オンタイミングが信号Ｂ１よりも遅れる。信号Ｂ２〜Ｂ４も、信号Ｂ１と同様に生成される。このため、ＰＷＭ信号１Ｐ、１Ｎ、２Ｐ、２Ｎのいずれか２つのオンタイミングとオフタイミングが重複した場合でも、信号Ｂ１〜Ｂ４のいずれかのオフタイミングとオンタイミングの間に遅延時間Δｔが設けられる。このため、スイッチング素子１１ａ〜１４ａが同時にオンすることがより確実に防止される。
【実施例２】
【００２８】
実施例２のコンバータは、ＰＷＭバッファ回路５５の構成のみが実施例１のコンバータ１０と異なる。図７に示すように、実施例２のＰＷＭバッファ回路５５には、シャットダウン信号ＣＮＶ１と、シャットダウン信号ＣＮＶ２が入力される。シャットダウン信号ＣＮＶ１は、第１還流回路１０４で不具合が生じている場合にＬｏとなり、それ以外の場合にはＨｉとなる。シャットダウン信号ＣＮＶ２は、第２還流回路１０８で不具合が生じている場合にＬｏとなり、それ以外の場合にはＨｉとなる。また、実施例２のＰＷＭバッファ回路５５には、コンバータ全体の不具合を示すシャットダウン信号ＣＮＶ３が入力される。シャットダウン信号ＣＮＶ３は、コンバータの全体が適切に動作できない場合にＬｏとなり、それ以外の場合にはＨｉとなる。
【００２９】
実施例２のＰＷＭバッファ回路５５は、各ＯＲ回路６１ａ〜６４ａの前段に、ＡＮＤ回路７１〜７８を有している。各ＰＷＭ信号１Ｐ、１Ｎ、２Ｐ、２Ｎは、対応する還流回路のシャットダウン信号と共にＡＮＤ回路７１〜７８に入力される。シャットダウン信号ＣＮＶ１がＨｉである場合（すなわち、第１還流回路１０４で不具合が生じていない場合）には、ＰＷＭ信号１Ｐ、１Ｎはそのまま対応するＯＲ回路６１ａ〜６４ａに入力される。また、シャットダウン信号ＣＮＶ２がＨｉである場合（すなわち、第２還流回路１０８で不具合が生じていない場合）には、ＰＷＭ信号２Ｐ、２Ｎはそのまま対応するＯＲ回路６１ａ〜６４ａに入力される。したがって、シャットダウン信号ＣＮＶ１及びＣＮＶ２が共にＨｉである場合には、ＯＲ回路６１ａ〜６４ａは、実施例１と同様に動作する。
【００３０】
シャットダウン信号ＣＮＶ１がＬｏである場合（すなわち、第１還流回路１０４で不具合が生じている場合）には、ＡＮＤ回路７１、７３、７５及び７７がＬｏを出力するため、ＰＷＭ信号１Ｐ、１ＮはＯＲ回路６１ａ〜６４ａに入力されない。したがって、この場合には、ＰＷＭバッファ回路５５は、ＰＷＭ信号２Ｐ、２Ｎのみに従ってスイッチング素子１１ａ〜１４ａを制御する。したがって、コンバータ１０のうちの第２電圧供給回路１０６と第２還流回路１０８のみが動作し、第１電圧供給回路１０２と第１還流回路１０４は動作しない。また、シャットダウン信号ＣＮＶ２がＬｏである場合（すなわち、第２還流回路１０８で不具合が生じている場合）には、ＡＮＤ回路７２、７４、７６及び７８がＬｏを出力するため、ＰＷＭ信号２Ｐ、２ＮはＯＲ回路６１ａ〜６４ａに入力されない。したがって、この場合には、ＰＷＭバッファ回路５５は、ＰＷＭ信号１Ｐ、１Ｎのみに従ってスイッチング素子１１ａ〜１４ａを制御する。したがって、コンバータ１０は、第１電圧供給回路１０２と第１還流回路１０４のみを動作させ、第２電圧供給回路１０６と第２還流回路１０８を動作させない。このように、実施例２のコンバータでは、コンバータ内で不具合が生じている場合に、不具合が生じている回路を停止させることができる。
【００３１】
また、実施例２のＰＷＭバッファ回路５５は、ＯＲ回路６１ａ〜６４ａと遅延回路６１ｂ〜６４ｂの間に、ＡＮＤ回路８１〜８４が介装されている。ＡＮＤ回路８１〜８４には、ＯＲ回路６１ａ〜６４ａの出力信号Ｂ１〜Ｂ４と共にシャットダウン信号ＣＮＶ３が入力される。シャットダウン信号ＣＮＶ３がＨｉである場合（すなわち、コンバータに不具合が生じていない場合）には、信号Ｂ１〜Ｂ４は、そのまま対応する遅延回路６１ｂ〜６４ｂ及び対応するＡＮＤ回路６１ｃ〜６４ｃに入力される。この場合、遅延回路６１ｂ〜６４ｂ及びＡＮＤ回路６１ｃ〜６４ｃは、実施例１と同様に動作する。
【００３２】
シャットダウン信号ＣＮＶ３がＬｏである場合（すなわち、コンバータに不具合が生じている場合）には、ＡＮＤ回路８１〜８４の出力信号はＬｏとなるので、信号Ｂ１〜Ｂ４は遅延回路６１ｂ〜６４ｂ及びＡＮＤ回路６１ｃ〜６４ｃには入力されない。この場合、信号Ｄ１〜Ｄ４は常にオフ電位Ｖｏｆｆとなり、全てのスイッチング素子１１ａ〜１４ａがオフ状態となる。このように、実施例２のコンバータでは、コンバータで不具合が生じた場合にシャットダウン信号ＣＮＶ３がＰＷＭバッファ回路５５に入力され、コンバータの動作が停止される。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３４】
１０：コンバータ
１１ａ−１４ａ：スイッチング素子
１１ｂ−１４ｂ：ダイオード
２１、２２：直流電源
３１、３２：リアクトル
４０：高電位出力線
４２：低電位出力線
４４：負荷
５０：ゲート電位制御回路
５１−５４：駆動回路
５５：ＰＷＭバッファ回路
６１ａ−６４ａ：ＯＲ回路
６１ｂ−６４ｂ：遅延回路
６１ｃ−６４ｃ：ＡＮＤ回路
６１ｄ−６４ｄ：ＦＥＴ
１０２：第１電圧供給回路
１０４：第１還流回路
１０６：第２電圧供給回路
１０８：第２還流回路
【図１】
2015136249.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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