(57)【要約】      （修正有）【課題】シャットダウン電流をより低下させることができる薄膜トランジスタ、アクティブマトリックス式有機ＥＬアセンブリ及び薄膜トランジスタの製造方法を提供する。【解決手段】薄膜トランジスタは、半導体層２０６Ｐを含み、半導体層は、ソース領域２０６Ｐａ、ドレイン領域２０６Ｐｂ、第１の低ドープドレイン領域２０６Ｐｄ、２０６Ｐｅ、第１の低ドープドレイン領域に隣接する第２の低ドープドレイン領域２０６Ｐｆ、２０６Ｐｇを含む。第２の低ドープドレイン領域のドーピング濃度は第１の低ドープドレイン領域のドーピング濃度より低い。【選択図】図２
2015005753.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域、チャンネル領域、前記チャンネル領域に隣接する第１の低ドープドレイン領域、前記第１の低ドープドレイン領域に隣接する第２の低ドープドレイン領域を有する半導体層を含み、
前記第２の低ドープドレイン領域のうちの一つは前記ソース領域に隣接し、前記第２の低ドープドレイン領域のうちのもう一つは前記ドレイン領域に隣接し、
前記第２の低ドープドレイン領域のドーピング濃度は、前記第１の低ドープドレイン領域のドーピング濃度より低い
ことを特徴とする薄膜トランジスタ。
【請求項２】
さらに、
基材と、
前記基材の上に位置し、上端に前記半導体層が位置するバッファー層と、
前記半導体層を覆う第１のゲート絶縁層と、
前記第１のゲート絶縁層の上に位置し、幅が前記第１のゲート絶縁層の幅より小さい第２のゲート絶縁層フットと、
前記第２のゲート絶縁層フットの上に位置するゲート電極と、を含む
ことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極は、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅からなる組のうちの少なくとも１種の材料からなる
ことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第２のゲート絶縁層フットのエッジが前記第２のゲート絶縁層フットの他の部分より厚くなるように、前記第２のゲート絶縁層フットのエッジに１つの突出部を有する
ことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項５】
前記ゲート電極の幅は、前記第２のゲート絶縁層フットの幅より小さい
ことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項６】
基材と、前記基材の上に位置する半導体層と、前記半導体層を覆う第１のゲート絶縁層と、前記第１のゲート絶縁層の上に位置する第２のゲート絶縁層フットと、前記第２のゲート絶縁層フットの上に位置するゲート電極と、を含み、前記第２のゲート絶縁層フットのエッジが他の部分より厚くなるように、前記第２のゲート絶縁層フットのエッジに１つの突出部を有する構造を形成するステップと、
前記ゲート電極と前記第２のゲート絶縁層をマスクとして、前記半導体層に不純物をイオン注入することで、ソース領域、ドレイン領域、前記ソース領域／ドレイン領域に隣接する第２の低ドープドレイン領域、及び前記第２の低ドープドレイン領域に隣接する第１の低ドープドレイン領域を形成するステップと
を含み、
前記第２の低ドープドレイン領域のうちの一つは前記ソース領域に隣接し、前記第２の低ドープドレイン領域のうちのもう一つは前記ドレイン領域に隣接し、
前記第２の低ドープドレイン領域のドーピング濃度が前記第１の低ドープドレイン領域のドーピング濃度より低い
ことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
前記第１のゲート絶縁層を覆う第１のフォトレジスト層を形成して構図することで、前記半導体層の中間部を露出させる開口を含む第１のフォトレジストパターンを形成するステップと、
前記第１のフォトレジストパターンの上に、前記第１のフォトレジストパターンの上面、前記開口の中に位置する側壁の表面及び前記半導体層の露出された表面を覆うように第２のゲート絶縁層を形成するステップと、
前記第２のゲート絶縁層の上に、前記開口を不完全に充填するようにゲート金属層を堆積するステップと、
前記ゲート金属層に第２のフォトレジスト層を塗布してベーキングするステップと、
前記第２のフォトレジスト層の一部を除去することで、前記開口の中に、上面が前記ゲート金属層の上面より低い第２のフォトレジストパターンを残すステップと、
前記第２のフォトレジストパターンをマスクとして、ウェットエッチングにより、前記ゲート金属層の一部を選択的に除去することで、ゲート金属パターンを形成するステップと、
前記第２のフォトレジストパターンと前記ゲート金属パターンをマスクとして、ウェットエッチングにより、前記第２のゲート絶縁層の一部を選択的に除去することで、第２のゲート絶縁層フットを形成するステップと、
を実行することにより、前記第２のゲート絶縁層フットを形成する
ことを特徴とする請求項６に記載の方法。
【請求項８】
さらに、前記第２のゲート絶縁層フットを形成した後、前記第２のフォトレジストパターンをマスクとして、ウェットエッチングにより、前記ゲート金属パターンに対して２回目のエッチングを行うことによって、ゲート電極を形成するステップを含む
ことを特徴とする請求項７に記載の方法。
【請求項９】
前記ゲート電極は、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅からなる組のうちの少なくとも１種の材料からなる
ことを特徴とする請求項６に記載の方法。
【請求項１０】
前記第２のフォトレジスト層は、前記開口を完全に充填し、前記ゲート金属層の最上部を覆う
ことを特徴とする請求項７に記載の方法。
【請求項１１】
前記ゲート金属パターンの上面の露出された部分は、ゲート金属パターンの上面の、前記第２のフォトレジストパターンの下に位置する部分と同一の平面になる
ことを特徴とする請求項７に記載の方法。
【請求項１２】
ソース領域と、ドレイン領域と、チャンネル領域と、前記チャンネル領域に隣接する第１の低ドープドレイン領域と、前記第１の低ドープドレイン領域に隣接する第２の低ドープドレイン領域とを有する半導体層を含み、前記第２の低ドープドレイン領域のうちの一つは前記ソース領域に隣接し、前記第２の低ドープドレイン領域のうちのもう一つは前記ドレイン領域に隣接し、前記第２の低ドープドレイン領域のドーピング濃度は、前記第１の低ドープドレイン領域のドーピング濃度より低い薄膜トランジスタを有する
ことを特徴とするアクティブマトリックス式有機ＥＬアセンブリ。
【請求項１３】
前記薄膜トランジスタは、さらに、
基材と、
前記基材の上に位置し、上端に前記半導体層が位置するバッファー層と、
前記半導体層を覆う第１のゲート絶縁層と、
前記第１のゲート絶縁層の上に位置し、幅が前記第１のゲート絶縁層の幅より小さい第２のゲート絶縁層フットと、
前記第２のゲート絶縁層フットの上に位置するゲート電極と、を含む
ことを特徴とする請求項１２に記載のアクティブマトリックス式有機ＥＬアセンブリ。
【請求項１４】
前記ゲート電極は、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅からなる組のうちの少なくとも１種の材料からなる
ことを特徴とする請求項１３に記載のアクティブマトリックス式有機ＥＬアセンブリ。
【請求項１５】
前記第２のゲート絶縁層フットのエッジが前記第２のゲート絶縁層フットの他の部分より厚くなるように、前記第２のゲート絶縁層フットのエッジに１つの突出部を有する
ことを特徴とする請求項１３に記載のアクティブマトリックス式有機ＥＬアセンブリ。
【請求項１６】
前記ゲート電極の幅は、前記第２のゲート絶縁層フットの幅より小さい
ことを特徴とする請求項１２に記載のアクティブマトリックス式有機ＥＬアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、出願日が２０１３年６月２１日であり、出願番号が２０１３１０２５１９６９．１である中国特許の優先権を主張し、そのすべての内容を引き入れる。
【０００２】
本発明は、アクティブマトリックス式有機発光ディスプレイに関し、具体的には、薄膜トランジスタ、当該薄膜トランジスタを備えるアクティブマトリックス式有機ＥＬ（ＡＭＯＬＥＤ）アセンブリ及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００３】
アクティブマトリックス式有機ＥＬ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＡＭＯＬＥＤ）は、新世代のディスプレイ技術として、自発光、広視野角、ハイコントラスト、低消費電力、高応答速度、高分解能、フルカラー、薄型等の利点を有する。ＡＭＯＬＥＤは、将来にディスプレイ技術のメイン技術の１つとして、期待されている。
【０００４】
ＡＭＯＬＥＤの薄膜トランジスタ（ＴＦＴ）の配列アセンブリにおいて、一般的には、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）プロセスを採用する。薄膜トランジスタ及び薄膜トランジスタを備える配列アセンブリの品質は、ＡＭＯＬＥＤの最終の表示品質を決める。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通常、ＡＭＯＬＥＤ又は他の電子アセンブリに用いられる薄膜トランジスタは、低ドープドレイン領域（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を備える。低ドープドレイン領域（ＬＤＤ）は、短チャネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）とホットキャリア効果（Ｈｏｔ Ｃａｒｒｉｅｒ Ｅｆｆｅｃｔ）を低下させることができる。さらに、比較的高い電圧で操作される場合、アセンブリの故障・クラッシュ及び大きいリーク電流が発生しない。しかしながら、例えば高分解能のディスプレイアセンブリにおいて、ＴＦＴの寸法が小さくなることに従って、リーク電流の影響を一層防ぐ必要がある。
【０００６】
上記背景技術に公開された上述内容は、単に本発明の背景に対する理解を強化するためのものであるため、従来技術として当業者に知られていない内容が含まれる可能性がある。
【課題を解決するための手段】
【０００７】
本発明は、薄膜トランジスタ、当該薄膜トランジスタを備えるアクティブマトリックス式有機ＥＬ（ＡＭＯＬＥＤ）アセンブリ及び薄膜トランジスタの製造方法を開示し、シャットダウン電流（Ｉｏｆｆ）をより低下させることができる。
【０００８】
他の特性および利点は、以下の詳細な説明により明らかになり、または、本発明の実施により部分的に分かることができる。
【０００９】
本発明のある局面において、薄膜トランジスタは、ソース領域、ドレイン領域、チャンネル領域、前記チャンネル領域に隣接する第１の低ドープドレイン領域、前記第１の低ドープドレイン領域に隣接する第２の低ドープドレイン領域を有する半導体層を含み、前記第２の低ドープドレイン領域のうちの一つは前記ソース領域に隣接し、前記第２の低ドープドレイン領域のうちのもう一つは前記ドレイン領域に隣接し、前記第２の低ドープドレイン領域のドーピング濃度は前記第１の低ドープドレイン領域のドーピング濃度より低い。
【００１０】
薄膜トランジスタは、さらに、基材と、前記基材の上に位置し、上端に前記半導体層が位置するバッファー層と、前記半導体層を覆う第１のゲート絶縁層と、前記第１のゲート絶縁層の上に位置し、幅が前記第１のゲート絶縁層の幅より小さい第２のゲート絶縁層フットと、前記第２のゲート絶縁層フットの上に位置するゲート電極と、を含んでもよい。
【００１１】
第１のゲート絶縁層は、酸化ケイ素層であってもよい。
第２のゲート絶縁層フットは、窒化ケイ素を含んでも良い。
【００１２】
半導体層は、低温ポリシリコンを含んでもよい。
ゲート電極は、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅からなる組のうちの少なくとも１種の材料からなっても良い。
【００１３】
第２のゲート絶縁層フットのエッジが前記第２のゲート絶縁層フットの他の部分より厚くなるように、前記第２のゲート絶縁層フットのエッジに１つの突出部を有しもよい。
【００１４】
ゲート電極の幅は、前記第２のゲート絶縁層フットの幅より小さくてもよい。
本発明の他の局面において、薄膜トランジスタを製造する方法は、基材と、前記基材の上に位置する半導体層と、前記半導体層を覆う第１のゲート絶縁層と、前記第１のゲート絶縁層の上に位置する第２のゲート絶縁層フットと、前記第２のゲート絶縁層フットの上に位置するゲート電極と、を含み、前記第２のゲート絶縁層フットのエッジが他の部分より厚くなるように、前記第２のゲート絶縁層フットのエッジに１つの突出部を有する構造を形成するステップと、前記ゲート電極と前記第２のゲート絶縁層をマスクとして、前記半導体層に不純物をイオン注入することで、ソース領域、ドレイン領域、前記ソース領域／ドレイン領域に隣接する第２の低ドープドレイン領域、及び前記第２の低ドープドレイン領域に隣接する第１の低ドープドレイン領域を形成するステップとを含み、前記第２の低ドープドレイン領域のうちの一つは前記ソース領域に隣接し、前記第２の低ドープドレイン領域のうちのもう一つは前記ドレイン領域に隣接し、前記第２の低ドープドレイン領域のドーピング濃度が前記第１の低ドープドレイン領域のドーピング濃度より低い第１の低ドープドレイン領域を形成するステップと、を含む。
【００１５】
前記第１のゲート絶縁層を覆う第１のフォトレジスト層を形成して構図することで、前記半導体層の中間部を露出させる開口を含む第１のフォトレジストパターンを形成するステップと、前記第１のフォトレジストパターンの上に、前記第１のフォトレジストパターンの上面、前記開口の中に位置する側壁の表面及び前記半導体層の露出された表面を覆うように第２のゲート絶縁層を形成するステップと、前記第２のゲート絶縁層の上に、前記開口を不完全に充填するようにゲート金属層を堆積するステップと、前記ゲート金属層に第２のフォトレジスト層を塗布してベーキングするステップと、前記第２のフォトレジスト層の一部を除去することで、前記開口の中に、上面が前記ゲート金属層の上面より低い第２のフォトレジストパターンを残すステップと、前記第２のフォトレジストパターンをマスクとして、ウェットエッチングにより、前記ゲート金属層の一部を選択的に除去することで、ゲート金属パターンを形成するステップと、前記第２のフォトレジストパターンと前記ゲート金属パターンをマスクとして、ウェットエッチングにより、前記第２のゲート絶縁層の一部を選択的に除去することで、第２のゲート絶縁層フットを形成するステップと、を実行することにより、前記第２のゲート絶縁層フットを形成してもよい。
【００１６】
さらに、前記第２のゲート絶縁層フットを形成した後、前記第２のフォトレジストパターンをマスクとして、ウェットエッチングにより、前記ゲート金属パターンに対して２回目のエッチングを行うことによって、ゲート電極を形成する。
【００１７】
第２のフォトレジスト層は、前記開口を完全に充填し、前記ゲート金属層の最上部を覆ってもよい。
【００１８】
ゲート金属パターンの上面の露出された部分は、ゲート金属パターンの上面の、前記第２のフォトレジストパターンの下に位置する部分と同一の平面になってもよい。
【００１９】
本発明の更なる局面において、アクティブマトリックス式有機ＥＬアセンブリは、上記いずれかの薄膜トランジスタを含む。
【発明の効果】
【００２０】
本発明の技術案によれば、アクティブ層の中に直列式のＬＤＤを形成することができる。直列ＬＤＤは、シャットダウン電流（Ｉｏｆｆ）をより低下させることができる。
【００２１】
図面を参照しながら、実施の形態を詳細に説明することで、本発明に係る上記の特性と利点及び他の特性と利点をより明確にする。
【図面の簡単な説明】
【００２２】
【図１】本発明の例示的な実施の形態に係るＴＦＴの半導体層の構造を模式的に示す断面図である。
【図２】本発明の例示的な実施の形態に係るＴＦＴの構造及び形成方法を模式的に示す断面図である。
【図３】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図４】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図５】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図６】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図７】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図８】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図９】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１０】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１１】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１２】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１３】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１４】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１５】本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照しながら、例示的な実施の形態をより詳細に説明する。ただし、例示的な実施の形態は、様々な形式で実施されることができ、ここで説明する実施形態に制限されるものではないと考えられるべきであり、これに対して、これらの実施の形態を開示することにより、本発明が全面的かつ完全なものになり、例示的な実施の形態の主旨を当業者に全面的に伝える。図面において、わかりやすくなるように、領域と層の厚さを拡大して表示する。図面において、同様の符号は、同様又は相当の構造を示すため、これらの符号について、その詳細な説明を省略する。
【００２４】
なお、説明した特徴、構造又は特性は、任意の適宜な態様で１つ又は複数の実施例に適用してもよい。以下の説明において、本発明の実施例を十分に理解させるために、具体的な詳細を多く開示した。しかしながら、１つ又は複数の上記特定な詳細がなくても、又は、他の方法、要素、材料等を採用しても、本発明の技術案を実現することができることは、当業者にとって言うまでもない。他の場合、本発明の各態様が不明確になることを避けるために、周知の構造、材料又は操作を詳細に示したり説明したりしない。
【００２５】
図１は、本発明の例示的な実施の形態に係るＴＦＴの半導体層の構造を模式的に示す断面図である。
【００２６】
図１を参照すると、本発明の例示的な実施の形態に係るＴＦＴの半導体層は、ソース領域１００ａ、ドレイン領域１００ｂ、チャンネル領域１００ｃ、第１の低ドープドレイン領域１００ｄ，１００ｅ及び第２の低ドープドレイン領域１００ｆ，１００ｇを含む。
【００２７】
第１の低ドープドレイン領域（ＬＤＤ）１００ｄ，１００ｅは、チャンネル領域１００ｃに隣接する。第２の低ドープドレイン領域１００ｆ，１００ｇは、第１の低ドープドレイン領域１００ｄ，１００ｅに隣接する。第２の低ドープドレイン領域１００ｆ，１００ｇのドーピング濃度は、第１の低ドープドレイン領域１００ｄ，１００ｅより低い。第２の低ドープドレイン領域１００ｆ，１００ｇと第１の低ドープドレイン領域１００ｄ，１００ｅとが隣接し、直列式の低ドープドレイン領域を形成する。
【００２８】
第２の低ドープドレイン領域１００ｆ，１００ｇは、より低いドーピング濃度を持つため、より高いインピーダンスを有する。直列式の低ドープドレイン領域は、アセンブリのリーク電流（ｌｅａｋ ｃｕｒｒｅｎｔ）をさらに改善することができる。本発明の実施の形態に係るＴＦＴによるＡＭＯＬＥＤアセンブリは、より良好な電気的な特性を持つことで、より高い表示品質を獲得することが可能である。
【００２９】
図２は、本発明の例示的な実施の形態に係るＴＦＴの構造及び形成方法を模式的に示す断面図である。
【００３０】
図２を参照すると、ＴＦＴは、基材２００と、基材２００の上に位置するバッファー層２０２，２０４と、バッファー層の上に位置する半導体層２０６Ｐと、半導体層２０６Ｐを覆う第１のゲート絶縁層２１６と、第１のゲート絶縁層２１６の上に位置する第２のゲート絶縁層フット２１８ａと、第２のゲート絶縁層フット２１８ａの上に位置するゲート電極２２０ｂとを含むように構成されている。半導体層は、低温ポリシリコン層（ＬＴＰＳ）を含んでも良い。第２のゲート絶縁層フット２１８ａの幅は、第１のゲート絶縁層２１６の幅より小さい。第１のゲート絶縁層２１６は、例えば酸化ケイ素層であっても良い。第２のゲート絶縁層フット２１８ａは、例えば窒化ケイ素であってもよい。第２のゲート絶縁層フットのエッジには、当該エッジの厚さが他の部分より厚くなるように突出部が形成されてもよい。ゲート電極２２０ｂの幅は、第２のゲート絶縁層フット２１８ａの幅より小さい。
【００３１】
ゲート電極２２０ｂと、窒化ケイ素フット２１８ａとを含むゲート構造をマスクとして、不純物を半導体層にイオン注入することで、ソース領域２０６Ｐａ、ドレイン領域２０６Ｐｂを形成する。さらに、窒化ケイ素フットの構造によって、自己整合により第１の低ドープドレイン領域２０６Ｐｄ，２０６Ｐｅと、第１の低ドープドレイン領域２０６Ｐｄ，２０６Ｐｅよりドーピング濃度が低い第２の低ドープドレイン領域２０６Ｐｆ，２０６Ｐｇとを形成することができる。第１の低ドープドレイン領域２０６Ｐｄ，２０６Ｐｅが第２の低ドープドレイン領域２０６Ｐｆ，２０６Ｐｇに隣接することにより、直列式の低ドープドレイン領域を形成する。ゲート電極２２０ｂの下に位置する半導体領域は、チャンネル領域である。このように、直列式の低ドープドレイン領域を備える薄膜トランジスタを形成することができる。直列式のＬＤＤは、ＴＦＴのシャットダウン電流（Ｉｏｆｆ）をより低下させることができる。その後、当業者にとって熟知の他の後続プロセスを実行し、詳細に説明しない。
【００３２】
図３〜図１５は、本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。示された製造方法によって、基材の上に、本発明の例示的な実施の形態に係る、ＡＭＯＬＥＤ配列基板に用いられ直列式ＬＤＤを備えるＰＭＯＳ  ＴＦＴ及び／又はＮＭＯＳ  ＴＦＴを形成することが可能である。しかしながら、本発明は、これに制限されず、本発明の方法を使用して、他のアセンブリに用いられるＴＦＴを製造してもよい。
【００３３】
図３を参照すると、本発明の例示する第１の実施の形態に係るアクティブマトリックス式有機ＥＬアセンブリの製造方法において、まず、上端にバッファー層を含む基材２００を用意する。基材２００は、ガラス基材又は可撓性の基材であっても良く、他の適宜な基材であってもよい。バッファー層は、窒化ケイ素層２０２と窒化ケイ素層の上に位置する酸化ケイ素層２０４とを含むが、本発明は、これに制限されない。
【００３４】
オプションとして、Ｏ２、Ｎ２、ＮＨ３、Ｈ２のいずれか１つを利用して、上記酸化ケイ素層の上面に対して処理を行うことで、ダングリングボンド（ＤａｎｇｌｉｎｇＢｏｎｄ）などの欠陥の数を減少し、表面のリーク電流を改善することができる。
【００３５】
そして、基材の上に半導体層２０６Ｐ，２０６Ｎを形成する。半導体層は、低温ポリシリコン層（ＬＴＰＳ）を含んでも良い。
【００３６】
例えばプラズマＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの方法を使用して、基材の上にアモルファスシリコン薄膜（ａ−Ｓｉ）を形成し、そして、例えばエキシマレーザアニール（ＥＬＡ）などの方法を使用して、アモルファスシリコンを結晶化し、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜を形成する。そして、基材の上にフォトレジストを形成し、フォトリソグラフィを行い、構図することで、フォトレジストパターンを形成する。フォトレジストパターンをマスクとして、ポリシリコン膜に対して構図することにより、複数の半導体層２０６Ｐ，２０６Ｎを形成する。そして、フォトレジストパターンを剥離する。
【００３７】
次に、半導体層２０６Ｐ，２０６Ｎに対して、チャンネル表面ドーピング処理を行うことによって、閾値電圧Ｖｔｈを調整する。例えば、ＢＦ３を使用して、半導体層２０６Ｐ，２０６Ｎに対して、同時にチャンネル表面ドーピング処理を行う。そして、得られた構造の上にフォトレジストを形成して構図し、ＮＭＯＳ ＴＦＴを形成しようとする領域を露出させ、例えばＢＦ３のようなＰ型ドーパントを利用して、ＮＭＯＳ ＴＦＴの半導体層に対して、チャンネルに２回目の注入を行う。次に、フォトレジストパターンを除去した後、得られた構造の上にフォトレジストパターンを形成し、ＮＭＯＳ ＴＦＴの予定されたソース領域／ドレイン領域を露出させる。例えばＰ、ＡｓのようなＮ型の不純物を利用して、ＮＭＯＳ ＴＦＴの半導体層の予定されたソース領域／ドレイン領域に対してドーピング処理を行うことによって、ソース領域及びドレイン領域を形成する。そして、フォトレジストパターンを剥離する。得られた構造は、図４に示されるように、ＮＭＯＳ ＴＦＴの半導体アクティブ層が、ソース領域２０６Ｎａ、ドレイン領域２０６Ｎｂ、ソース領域２０６Ｎａとドレイン領域２０６Ｎｂとの間の中間部２０６Ｎｃを含むように構成されている。
【００３８】
図５に示されるように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の方法を使用して、半導体層を覆う第１のゲート絶縁層２１６を形成する。第１のゲート絶縁層２１６は、例えば酸化ケイ素層であっても良い。
【００３９】
図６を参照すると、第１のゲート絶縁層２１６を覆うフォトレジスト層を形成し、構図することで、フォトレジストパターン２６０を形成する。フォトレジストパターン２６０は、半導体層２０６Ｎ，２０６Ｐの中間部を露出させる開口２６０２を備える。
【００４０】
図７を参照すると、得られた構造の上に第２のゲート絶縁層２１８を堆積する。第２のゲート絶縁層２１８は、例えば窒化ケイ素材料層であっても良い。第２のゲート絶縁層２１８の上にゲート金属層２２０を堆積する。一般的に、ゲート金属層として、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅などの金属を使用する。上記これらの材料からなる薄膜の組合せを使用しても良い。本実施の形態において、ゲート金属層２２０として、モリブデンを採用する。第２のゲート絶縁層２１８とゲート金属層２２０は、フォトレジストパターン２６０の上面及び開口２６０２の中に位置する側壁の表面を覆う。
【００４１】
図８を参照すると、得られた構造の上にフォトレジスト層２６２を塗布してベーキングする。フォトレジスト層２６２は開口２６０２を充填し、ゲート金属層２２０の最上部を覆う。
【００４２】
図９を参照すると、例えばアッシング（Ａｓｈｉｎｇ）プロセスにより、フォトレジスト層２６２の一部を除去し、開口２６０２の中にフォトレジストパターン２６２ａを残す。フォトレジストパターン２６２ａの上面がゲート金属層２２０の上面より低くなるようになされる必要がある。フォトレジストパターン２６２ａの上面がゲート金属層２２０の上面より高くなると、その後のウェットエッチングによりゲート金属層２２０の一部を除去するプロセスにおいて、ゲート金属層の上にフォトレジストが存在するため、ウェットエッチングによりゲート金属層を除去することができなくなる。
【００４３】
図１０を参照すると、フォトレジストパターン２６２ａをマスクとして、ウェットエッチングにより、ゲート金属層２２０の一部を選択的に除去することによって、ゲート金属パターン２２０ａを形成する。ゲート金属パターン２２０ａの上面の露出された部分は、ゲート金属パターン２２０ａの上面の、フォトレジストパターン２６２ａの下に位置する部分と概ね同一の平面になる。
【００４４】
図１１を参照すると、ウェットエッチングにより、第２のゲート絶縁層２１８の一部を選択的に除去することによって、第２のゲート絶縁層フット（ｆｏｏｔ）２１８ａを形成する。第２のゲート絶縁層フット２１８ａの上面の露出された部分は、第２のゲート絶縁層フット２１８ａの上面の、ゲート金属パターン２２０ａの下に位置する部分より高い。即ち、第２のゲート絶縁層フット２１８ａのエッジは、１つの突出部を有する。
【００４５】
図１２を参照すると、フォトレジストパターン２６２ａをマスクとして、ウェットエッチングにより、ゲート金属パターン２２０ａに対して、２回目のエッチングを行い、ゲート電極２２０ｂを形成する。ゲート電極２２０ｂの幅は、チャンネル領域の幅に対応する。ゲート電極２２０ｂの下に位置する半導体領域は、チャンネル領域である。
【００４６】
そして、図１３に示されるように、フォトレジストパターン２６０とフォトレジストパターン２６２ａを剥離し、第１のゲート絶縁層を損壊しない構造を取得する。図１３の円で囲まれた部分を参照すると、酸化ケイ素の損壊がない。
【００４７】
次に、図１４を参照すると、ゲート電極２２０ｂと窒化ケイ素フット２１８ａを含むゲート構造をマスクとして、Ｐ、Ａｓなどのドーパントを利用してＮＭＯＳの半導体層に対して自己整合型のＮ−ドーピングを行い、ＮＭＯＳ  ＴＦＴの第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅを形成する。第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅは、チャンネル領域に隣接する。同時に、第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅよりドーピング濃度が低い第２の低ドープドレイン領域（ＬＤＤ）２０６Ｎｆ，２０６Ｎｇを形成することができる。第２の低ドープドレイン領域（ＬＤＤ）２０６Ｎｆ，２０６Ｎｇが第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅに隣接することで、直列式の低ドープドレイン領域を形成する。
【００４８】
次に、図１５を参照すると、得られた構造の上にフォトレジストを形成し、構図することで、フォトレジストパターン２２４を形成する。フォトレジストパターン２２４は、ＰＭＯＳ領域を露出させＮＭＯＳ領域を覆う。ゲート電極２２０ｂと窒化ケイ素フット２１８ａを含むゲート構造をマスクとして、ＢＦ３のようなＰ型ドーパントをＰＭＯＳ ＴＦＴの半導体層にイオン注入することで、ＰＭＯＳ ＴＦＴのソース領域２０６Ｐａ及びドレイン領域２０６Ｐｂを形成する。さらに、窒化ケイ素フットの構造によって、この工程において、自己整合により第１の低ドープドレイン領域２０６Ｐｄ，２０６Ｐｅと、第１の低ドープドレイン領域２０６Ｐｄ，２０６Ｐｅよりドーピング濃度が低い第２の低ドープドレイン領域２０６Ｐｆ，２０６Ｐｇとを形成することができる。第１の低ドープドレイン領域（ＬＤＤ）２０６Ｐｄ，２０６Ｐｅが第１の低ドープドレイン領域（ＬＤＤ）２０６６Ｐｆ，２０６Ｐｇに隣接することで、直列式の低ドープドレイン領域を形成する。ゲート電極２２０ｂの下に位置する半導体領域は、チャンネル領域である。
【００４９】
次に、得られた構造に対して後続プロセスを実行しても良い。これらの後続プロセスは、従来のプロセスとほぼ同様であるため、ここで詳細に説明しない。例えば、得られた構造に層間誘電体層を形成する。層間誘電体層の上にエッチングマスクパターンを形成する。エッチングにより、上記薄膜トランジスタのソース領域とドレイン領域を露出させる接触孔を形成する。得られた構造にデータ回線層を堆積し、上記接触孔を充填する。構図することで、ソース電極／ドレイン電極を含むデータ配線を形成する。ソース電極／ドレイン電極は、接触孔を介して薄膜トランジスタのソース領域／ドレイン領域に電気的に接続される。そして、上記データ配線を覆う不活性化層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）を形成するプロセス及び他の後続プロセスを行っても良い。
【００５０】
例示的な実施の形態によれば、ＳｉＮのエッジに突出部を形成するためにエッチングを行うとき、アクティブ層において直列式のＬＤＤを形成するようにイオン注入するプロセスを行っても良い。直列式のＬＤＤは、ＴＦＴのシャットダウン電流（Ｉｏｆｆ）をより低下させることができる。
【００５１】
例示的な実施の形態によれば、本発明の方法を使用して製造されたＴＦＴのＡＭＯＬＥＤ配列基板において、スイッチングトランジスタのリーク電流を減少させることができ、リーク電流が大きすぎることでアセンブリに対する操作が不安定になること、ひいては当該アセンブリが機能しないことを防ぐことができる。また、ＴＦＴのより良好な一致性を得ることができるため、ディスプレイの映像品質を上げることができる。本発明の技術案は、ＬＴＰＳ−ＬＣＤなどの新世代のディスプレイに適用できることは言うまでもない。
【００５２】
以上、本発明の例示的な実施の形態を具体的に開示した。本発明は上記開示された実施の形態に制限されるものではなく、本発明の請求の範囲に開示された本発明の主旨と範囲を逸脱しない場合に行った各種の修正及び均等の構成は、全て本発明の保護範囲に含まれると考えられるべきである。
【図１】
2015005753.tif 000003
【図２】
2015005753.tif 000004
【図３】
2015005753.tif 000005
【図４】
2015005753.tif 000006
【図５】
2015005753.tif 000007
【図６】
2015005753.tif 000008
【図７】
2015005753.tif 000009
【図８】
2015005753.tif 000010
【図９】
2015005753.tif 000011
【図１０】
2015005753.tif 000012
【図１１】
2015005753.tif 000013
【図１２】
2015005753.tif 000014
【図１３】
2015005753.tif 000015
【図１４】
2015005753.tif 000016
【図１５】
2015005753.tif 000017