(57)【要約】【課題】マルチレベル電力変換装置において、全ての相から任意の電圧を出力すると共に、全ての相から任意の電圧レベルを出力するための制御を簡略化する。【解決手段】  基本回路は、Ｕ相において、直流電圧源ＤＣＣ１の正負極間に接続された第１〜第４半導体素子ＳＵ１．１〜ＳＵ１．４と、第１，第２半導体素子ＳＵ１．１，ＳＵ１．２の共通接続点に接続された第５半導体素子ＳＵ１．５と、第３，第４半導体素子ＳＵ１．３，ＳＵ１．４の共通接続点に接続された第６半導体素子ＳＵ１．６と、を有する。フライングキャパシタＦＣ１は、第５半導体素子ＳＵ１．５と第６半導体素子ＳＵ１．６との間に介挿される。電圧選択回路は、各基本回路の第２，第３半導体素子ＳＵ１．２，ＳＵ１．３の共通接続点を入力端子とし、入力端子と出力端子Ｕ，Ｖ，Ｗ間にそれぞれ半導体素子ＳＵ１〜ＳＵ４を有する。【選択図】図１０
2015008566.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
直列接続されたＮ個（Ｎ≧２）の直流電圧源と、
Ｎ個の直流電圧源のそれぞれの正負極間に順次直列接続された第１〜第４半導体素子と、第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
全ての相の第５半導体素子の他端と全ての相の第６半導体素子の他端との間に介挿されたＭ相共通のフライングキャパシタと、
各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
を備えたことを特徴とするマルチレベル電力変換装置。
【請求項２】
直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の正極端に一端が接続されたＭ相（Ｍ≧３）共通の第１半導体素子と、前記偶数段の第１半導体素子の他端と前記偶数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２〜第４半導体素子と、偶数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、奇数段の直流電圧源の負極端に一端が接続されたＭ相共通の第４半導体素子と、前記奇数段の直流電圧源の正極端と奇数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１〜第３半導体素子と、奇数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、を有する基本回路と、
偶数段における第１，第２半導体素子の共通接続点と偶数段における全ての相の第６半導体素子の他端との間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における全ての相の第５半導体素子の他端と奇数段における第３，第４半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
を備えたことを特徴とするマルチレベル電力変換装置。
【請求項３】
直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の負極端に一端が接続されたＭ相（Ｍ≧３）共通の第４半導体素子と、前記偶数段の直流電圧源の正極端と偶数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１〜第３半導体素子と、偶数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、奇数段の直流電圧源の正極端に一端が接続されたＭ相共通の第１半導体素子と、奇数段の第１半導体素子の他端と奇数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２〜第４半導体素子と、奇数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、を有する基本回路と、
偶数段における全ての第５半導体素子と第３，第４半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における第１，２半導体素子の共通接続点と全ての第６半導体素子との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
を備えたことを特徴とするマルチレベル電力変換装置。
【請求項４】
直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正極端に順次直列接続された第２，第３半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の負極端に順次直列接続された第３，第２半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
前記奇数段および偶数段の第２，第３半導体素子のそれぞれに並列接続されたＭ相共通のフライングキャパシタと、
基本回路の第２，第３半導体素子の共通接続点および偶数段の直流電圧源の負極端と奇数段の直流電圧源の正極端の共通接続点を入力端子とし、入力端子と出力端子間に半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
を備えたことを特徴とするマルチレベル電力変換装置。
【請求項５】
直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第２〜第４半導体素子と、前記偶数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第１〜第３半導体素子と、前記奇数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
前記偶数段における全ての第６半導体素子の他端と、偶数段の直流電圧源の正極端と第２半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第５半導体素子の他端と、奇数段の直流電圧源の負極端と第３半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
を備えたことを特徴とするマルチレベル電力変換装置。
【請求項６】
直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第１〜第３半導体素子と、前記偶数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第２〜第４半導体素子と、前記奇数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
前記偶数段における全ての第５半導体素子の他端と、偶数段の直流電圧源の負極端と第３半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第６半導体素子の他端と、奇数段の直流電圧源の正極端と第２半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
を備えたことを特徴とするマルチレベル電力変換装置。
【請求項７】
前記基本回路および電圧選択回路の半導体素子の一部または全てを、直列数を２以上としたことを特徴とする請求項１〜６のうち何れかに記載のマルチレベル電力変換装置。
【請求項８】
前記基本回路および電圧選択回路の半導体素子の一部または全てを、並列数を２以上としたことを特徴とする請求項１〜７のうち何れかに記載のマルチレベル電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高圧大容量向けのマルチレベル電力変換装置に関する。
【背景技術】
【０００２】
電力変換装置は、半導体素子（ＩＧＢＴ等の半導体スイッチ素子と逆並列にダイオードを接続したモジュール：以下同様）である主回路スイッチング素子により構成される。この電力変換装置の高圧化手段として、複数の半導体素子を直列に接続した回路構成がある。
【０００３】
このように、半導体素子を直列接続した回路構成の中に５レベルの電圧を出力するマルチレベル電力変換装置が提案されている。また、このマルチレベル電力変換装置の一つとして、特許文献１のような回路構成が提案されている。特許文献１では、図２７に示すように、使用する直流電圧源ＤＣＣ１，ＤＣＣ２，フライングキャパシタＦＣ１，ＦＣ２を３相共通にすることにより、使用するキャパシタの数を削減し、装置の小型化を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特願２０１２−２０９３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２７に示す回路構成ではキャパシタおよび一部の半導体素子Ｓ１〜Ｓ４を３相共通としているために、出力できない出力電圧の組み合わせが存在するという課題がある。具体的には、出力端子Ｕ，Ｖ，Ｗから、２Ｅ，０，−２Ｅの相電圧をそれぞれ出力しようとすると、フライングキャパシタＦＣ１を短絡してしまうため、これらの相電圧の組み合わせを出力することができなかった。
【０００６】
具体例を図２８に基づいて説明する。ここで、図２８は、Ｕ相が２Ｅ，Ｖ相が０，Ｗ相が−２Ｅの電圧を出力した例を示している。また、図２８において、○印は導通している半導体素子を表す。
【０００７】
図２８に示すように、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，−２Ｅの電圧をそれぞれ同時に出力しようとすると、フライングキャパシタＦＣ１の両端の半導体素子Ｓ１，Ｓ２が同時に導通し、フライングキャパシタＦＣ１を短絡してしまう。その結果、ＤＣＣ１→Ｓ１→ＦＣ１→Ｓ２→ＤＣＣ１の短絡ループに過電流が生じる。
【０００８】
この問題点があるため、図２７に示す回路構成では、図２８に示すような導通させる半導体素子の選択ができず、２Ｅ，０，−２Ｅの電圧を同時に出力できない。
【０００９】
図２７に示す回路構成では、出力端子Ｕ，Ｖ，Ｗからそれぞれ２Ｅ，０，−２Ｅの電圧を同時に出力できないため、他の出力電圧の組み合わせで模擬することより代替している。例えば、出力端子Ｕ，Ｖ，Ｗからそれぞれ２Ｅ，Ｅ，−２Ｅと２Ｅ，−Ｅ，−２Ｅの電圧を繰り返し出力し、平均的に２Ｅ，０，−２Ｅの電圧を出力することによって代替している。
【００１０】
しかし、出力端子Ｕ，Ｖ，Ｗからそれぞれ２Ｅ，Ｅ，−２Ｅと２Ｅ，−Ｅ，−２Ｅを出力している時間を常に等しくすると共に、常に時間管理する必要がある。その結果、制御が複雑化するという問題が生じる。この問題点は図２７を応用して出力相数を４相以上に増やした回路構成についても同様である。
【００１１】
一方、図２９（ａ）に示す特許文献１の［実施形態５］，図２９（ｂ）に示す［実施形態６］では、直流電圧源ＤＤＣ１，ＤＤＣ２の印加電圧：２Ｅ，フライングキャパシタＣＦＣ１，ＣＦＣ２の印加電圧：Ｅの場合、出力端子ＯＵＴ＿Ｕ，ＯＵＴ＿Ｖ，ＯＵＴ＿Ｗから２Ｅ，０，−２Ｅの電圧を同時に出力可能である。しかし、図２９（ａ）（ｂ）に示す回路構成では、以下（１）（２）の問題点が生じる。
【００１２】
（１）図２９（ａ），（ｂ）の回路構成では、出力端子ＯＵＴ＿Ｕ，ＯＵＴ＿Ｖ，ＯＵＴ＿Ｗに接続する半導体素子ＳＵ５，ＳＵ６，ＳＶ５，ＳＶ６，ＳＷ５，ＳＷ６に印加される定常電圧最大値は３Ｅとなる。その結果、高耐圧の半導体素子が必要であり、装置の小型化とコスト面において不利となる問題があった。
【００１３】
（２）図２９（ａ），（ｂ）において○で囲った半導体素子Ｓ２．１〜Ｓ２．３，Ｓ１．１〜Ｓ１．３にはＵ相，Ｖ相，Ｗ相の３相分の電流が流れるため、これらの半導体素子Ｓ１．１〜Ｓ１．３，Ｓ２．１〜Ｓ２．３の冷却用に冷却効果が高い大型の冷却フィンが必要となる。
【００１４】
以上の問題点（１），（２）は、図２９（ａ），（ｂ）を応用して出力相数を４相以上に増やした回路構成についても同様である。
【００１５】
以上示したようなことから、多相のマルチレベル電力変換装置において、全ての相から任意の電圧を出力すると共に、全ての相から任意の電圧レベルを出力するための制御を簡略化することが課題となる。
【課題を解決するための手段】
【００１６】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ≧２）の直流電圧源と、Ｎ個の直流電圧源のそれぞれの正負極間に順次直列接続された第１〜第４半導体素子と、第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、全ての相の第５半導体素子の他端と全ての相の第６半導体素子の他端との間に介挿されたＭ相共通のフライングキャパシタと、各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
【００１７】
また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の正極端に一端が接続されたＭ相（Ｍ≧３）共通の第１半導体素子と、前記偶数段の第１半導体素子の他端と前記偶数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２〜第４半導体素子と、偶数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、奇数段の直流電圧源の負極端に一端が接続されたＭ相共通の第４半導体素子と、前記奇数段の直流電圧源の正極端と奇数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１〜第３半導体素子と、奇数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、を有する基本回路と、偶数段における第１，第２半導体素子の共通接続点と偶数段における全ての相の第６半導体素子の他端との間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における全ての相の第５半導体素子の他端と奇数段における第３，第４半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
【００１８】
また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の負極端に一端が接続されたＭ相（Ｍ≧３）共通の第４半導体素子と、前記偶数段の直流電圧源の正極端と偶数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１〜第３半導体素子と、偶数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、奇数段の直流電圧源の正極端に一端が接続されたＭ相共通の第１半導体素子と、奇数段の第１半導体素子の他端と奇数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２〜第４半導体素子と、奇数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、を有する基本回路と、偶数段における全ての第５半導体素子と第３，第４半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における第１，２半導体素子の共通接続点と全ての第６半導体素子との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
【００１９】
また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正極端に順次直列接続された第２，第３半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の負極端に順次直列接続された第３，第２半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、前記奇数段および偶数段の第２，第３半導体素子のそれぞれに並列接続されたＭ相共通のフライングキャパシタと、基本回路の第２，第３半導体素子の共通接続点および偶数段の直流電圧源の負極端と奇数段の直流電圧源の正極端の共通接続点を入力端子とし、入力端子と出力端子間に半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
【００２０】
直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第２〜第４半導体素子と、前記偶数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第１〜第３半導体素子と、前記奇数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、前記偶数段における全ての第６半導体素子の他端と、偶数段の直流電圧源の正極端と第２半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第５半導体素子の他端と、奇数段の直流電圧源の負極端と第３半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
【００２１】
また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第１〜第３半導体素子と、前記偶数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第２〜第４半導体素子と、前記奇数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、前記偶数段における全ての第５半導体素子の他端と、偶数段の直流電圧源の負極端と第３半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第６半導体素子の他端と、奇数段の直流電圧源の正極端と第２半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
【００２２】
また、前記基本回路および電圧選択回路の半導体素子の一部または全てを、直列数を２以上としてもよい。
【００２３】
さらに、前記基本回路および電圧選択回路の半導体素子の一部または全てを、並列数を２以上としてもよい。
【発明の効果】
【００２４】
本発明によれば、多相のマルチレベル電力変換装置において、全ての相から任意の電圧を出力すると共に、全ての相から任意の電圧レベルを出力するための制御を簡略化することが課題となる。
【図面の簡単な説明】
【００２５】
【図１】基本セルを示す図である。
【図２】基本セルをＮ個直列接続した基本回路を示す図である。
【図３】電圧選択回路を示す回路構成図である。
【図４】実施形態１におけるマルチレベル電力変換装置を示す図である。
【図５】実施形態２におけるマルチレベル電力変換装置を示す図である。
【図６】実施形態３におけるマルチレベル電力変換装置を示す図である。
【図７】実施形態４におけるマルチレベル電力変換装置を示す図である。
【図８】実施形態５におけるマルチレベル電力変換装置を示す図である。
【図９】実施形態６における基本セルを示す回路構成図である。
【図１０】実施形態６におけるマルチレベル電力変換装置を示す回路構成図である。
【図１１】実施形態６における出力電圧別の動作例を示す図である。
【図１２】実施形態６におけるマルチレベル電力変換装置の動作例を示す図である。
【図１３】実施形態７におけるマルチレベル電力変換装置を示す回路構成図である。
【図１４】実施形態７におけるマルチレベル電力変換装置の動作例を示す図である。
【図１５】実施形態８におけるマルチレベル電力変換装置を示す回路構成図である。
【図１６】実施形態８におけるマルチレベル電力変換装置の動作例を示す図である。
【図１７】実施形態９におけるマルチレベル電力変換装置を示す回路構成図である。
【図１８】実施形態９におけるマルチレベル電力変換装置の動作例を示す図である。
【図１９】実施形態１０におけるマルチレベル電力変換装置を示す回路構成図である。
【図２０】実施形態１０におけるマルチレベル電力変換装置の動作例を示す図である。
【図２１】実施形態１１におけるマルチレベル電力変換装置を示す回路構成図である。
【図２２】実施形態１１におけるマルチレベル電力変換装置の動作例を示す図である。
【図２３】実施形態１２におけるマルチレベル電力変換装置を示す回路構成図である。
【図２４】実施形態１２におけるマルチレベル電力変換装置の動作例を示す図である。
【図２５】実施形態１３におけるマルチレベル電力変換装置を示す回路構成図である。
【図２６】実施形態１４におけるマルチレベル電力変換装置を示す回路構成図である。
【図２７】従来のマルチレベル電力変換装置の一例を示す回路構成図である。
【図２８】従来のマルチレベル電力変換装置の出力不可能な出力電圧を示す説明図である。
【図２９】従来のマルチレベル電力変換装置の他例を示す回路構成図である。
【発明を実施するための形態】
【００２６】
［基本セル］
図１は、本発明におけるマルチレベル電力変換装置に用いる基本セルを示す回路図である。基本セルは、６個の半導体素子ＳＮ．１〜ＳＮ．６（例えば、ＩＧＢＴ等の半導体スイッチ素子と逆並列にダイオードを接続したモジュール：以下同様）で構成される。
【００２７】
具体的には、図１に示すように、端子３は直流電圧源（直流キャパシタまたは直流電源）の正極側と接続され、端子１は直流電圧源の負極側と接続される。また、端子２’にはフライングキャパシタ（または、直流電圧源）の正極側と接続され、端子２”はフライングキャパシタの負極側と接続される。
【００２８】
前記端子３と端子１との間には、半導体素子ＳＮ．１〜ＳＮ．４が順次直列接続される。また、端子２’と半導体素子ＳＮ．１，ＳＮ．２の共通接続点との間には半導体素子ＳＮ．５が介挿され、端子２”と半導体素子ＳＮ．３，ＳＮ．４の共通接続点との間には半導体素子ＳＮ．６が介挿される。なお、半導体素子ＳＮ．２，ＳＮ．３の共通接続点は端子２とする。
【００２９】
［基本回路］
図２に、図１に示す基本セルをＮ個直列に接続した基本回路を示す。ここで、Ｎ≧２とする。
【００３０】
端子番号２Ｎ＋１，２Ｎ−１間には直流電圧源を接続する。端子番号２Ｎ’，２Ｎ”間にはフライングキャパシタを接続する。ここで、直流電圧源の電圧を２Ｅ，各フライングキャパシタの電圧をＥとすると、基本セルをＮ段直列に接続した構成において、「端子２ｎでは、２Ｅｎ，２Ｅｎ−Ｅまたは２Ｅｎ−２Ｅ」（ｎ＝１、…，Ｎ）の電圧を出力できる。
【００３１】
端子２Ｎ，端子２（Ｎ−１），…，端子２にそれぞれ、電圧を選択するための電圧選択回路を接続することで、２Ｎ＋１レベルの電力変換装置を実現できる。
【００３２】
［電圧選択回路］
次に、電圧選択回路を図３に基づいて説明する。電圧選択回路は、基本回路の端子（２，…，２Ｎ，）を入力端子とし、この入力端子のうちどの電位を出力端子から出力するかを選択するものである。電圧選択回路は、図３の（ａ），（ｂ），（ｃ），（ｄ）またはこれらの組み合わせなどによって構成される。各入力端子と出力端子との間には、半導体素子Ｓ１〜Ｓ２８が設けられ、この半導体素子Ｓ１〜Ｓ２８を選択的にＯＮすることにより、入力端子（（ａ）では２Ｎ＿３、２（Ｎ−１）＿３，４＿３，２＿３、（ｂ）では２Ｎ＿３，２（Ｎ−１）＿３，３＿３，２＿３、（ｃ）では４＿３，３＿３，２＿３、（ｄ）では４Ｎ＋１＿３，４Ｎ−１＿３，４Ｎ−３＿３，５＿３，３＿３，２＿３）のうち何れかの端子の電位を出力することができる。
【００３３】
［実施形態１］
図４は、本実施形態１におけるマルチレベル電力変換装置の構成を示す概略図である。図４に示すように、本実施形態１におけるマルチレベル電力変換装置は、図２に示す基本回路，および図３に示す電圧選択回路を用いて構成したＭ相Ｎ段のマルチレベル電力変換装置である。なお、Ｎ≧２，Ｍ≧３である。
【００３４】
相モジュール１１〜１Ｍはそれぞれ基本回路と電圧選択回路の組み合わせで構成される。基本回路および電圧選択回路の構成は、図２，図３と同様であるため、ここでの説明は省略する。相モジュール１１〜１Ｍの両端端子１，２Ｎ＋１間にはＮ個の直流電圧源ＤＣＣ１〜ＤＣＣＮが直列に接続され、相モジュール１１〜１Ｍ（基本回路）の端子３，…，２Ｎ−１にはそれぞれ各直流電圧源ＤＤＣ１〜ＤＤＣＮの共通接続点が接続される。また、相モジュール１１〜１Ｍの端子２”，２’，…，２Ｎ”，２Ｎ’には、Ｎ個のフライングキャパシタＦＣ１〜ＦＣＮを接続する。
【００３５】
ここで、直流電圧源ＤＣＣ１〜ＤＣＣＮの電圧を２Ｅとし、フライングキャパシタＦＣ１〜ＦＣＮの電圧をＥに制御すると、端子２ｐ”（ｐ＝１，２，…，Ｎ）から（２ｐ−２）Ｅと（２ｐ−１）Ｅの電圧を出力できる。また、端子２ｐ’からは（２ｐ−１）Ｅと２ｐＥの電圧を出力できる。また、端子２ｐ−１からは、（２ｐ−２）Ｅ、端子２ｐ＋１からは２ｐＥの電圧を出力できる。
【００３６】
次に、端子１，２”，２’，３，…，２Ｎ−１，２Ｎ”，２Ｎ’，２Ｎ＋１をそれぞれ、相モジュール１１〜１Ｍに入力する。そして、基本回路において、段ごとに半導体素子Ｓ１．１，Ｓ１．２，Ｓ１．３，Ｓ１．４〜ＳＮ．１，ＳＮ．２，ＳＮ．３，ＳＮ．４を選択的にＯＮすることにより、端子１，２”，２’，３，…，２Ｎ−１，２Ｎ”，２Ｎ’，２Ｎ＋１の中から何れかの端子の電位を端子２，…，２Ｎから出力する。そして、電圧選択回路により、各段の基本回路の半導体素子を選択的にＯＮすることにより、端子２，…，２Ｎの中から何れかの端子の電位を出力端子ＯＵＴ１〜ＯＵＴＭから出力する。その結果、出力端子ＯＵＴ１〜ＯＵＴＭには（２Ｎ＋１）レベルの電圧を出力できる。
【００３７】
以上示したように、本実施形態１によれば、以下（１），（２）の作用効果を奏する。
【００３８】
（１）図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相電圧レベルを出力するための制御が容易となる。
【００３９】
（２）図２９（ａ），（ｂ）に示す従来の回路構成のように、Ｕ相，Ｖ相，Ｗ相の３相出力電流が流れる電力損失の高い半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
【００４０】
［実施形態２］
次に、本実施形態２におけるマルチレベル電力変換装置を図５に基づいて説明する。本実施形態２におけるマルチレベル電力変換装置は、図２に示す基本回路の偶数段の基本セルにおいて、第１半導体素子Ｓ２．１〜ＳＮ．１をＭ相共通にし、第５半導体素子Ｓ２．５〜ＳＮ．５を省略した回路と、基本回路の奇数段の基本セルにおいて、第４半導体素子Ｓ１．４〜ＳＮ−１．４をＭ相共通にし、第６半導体素子Ｓ１．６〜ＳＮ−１．６を省略した回路と、をＮ段接続した構成である。なお、本実施形態２におけるマルチレベル電力変換装置は、Ｍ相Ｎ段であり、Ｎは２以上の偶数，Ｍ≧３である。その他の構成は実施形態１と同様である。
【００４１】
実施形態２の構成では、出力端子ＯＵＴ１〜ＯＵＴＭから（２Ｎ＋１）レベルの電圧を出力できる。本実施形態２におけるマルチレベル電力変換装置によれば、図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相電圧レベルを出力するための制御が容易となる。また、実施形態１と比較して半導体素子の数を減少させることができる。
【００４２】
［実施形態３］
次に、本実施形態３におけるマルチレベル電力変換装置を図６に基づいて説明する。本実施形態３におけるマルチレベル電力変換装置は、図２に示す基本回路の偶数段の基本セルにおいて、第４半導体素子Ｓ２．４〜ＳＮ．４をＭ相共通にし、第６半導体素子Ｓ２．６〜ＳＮ．６を省略した回路と、奇数段における基本セルにおいて第１半導体素子Ｓ１．１〜ＳＮ−１．１をＭ相共通にし、第５半導体素子Ｓ１．５〜ＳＮ−１．５を省略した回路と、をＮ段接続した構成である。なお、本実施形態３におけるマルチレベル電力変換装置は、Ｍ相Ｎ段であり、Ｎは２以上の偶数，Ｍ≧３である。その他の構成は実施形態１と同様である。
【００４３】
本実施形態３の構成では、出力端子ＯＵＴ１〜ＯＵＴＭに、（２Ｎ＋１）レベルの電圧を出力できる。
【００４４】
本実施形態３におけるマルチレベル電力変換装置によれば、実施形態２と同様の作用効果を奏する。
【００４５】
［実施形態４］
次に、本実施形態４におけるマルチレベル電力変換装置を図７に基づいて説明する。本実施形態４は、実施形態２のマルチレベル電力変換装置において、Ｍ相共通にした偶数段の基本セルの第１半導体素子Ｓ２．１〜ＳＮ．１と、Ｍ相共通にした奇数段の第４半導体素子Ｓ１．４〜ＳＮ−１．４を省略したものである。すなわち、図７において、端子１，５，２Ｎ−３，２Ｎ＋１と接続している半導体素子を省略している。その他の構成は実施形態２と同様である。なお、Ｎは２以上の偶数，Ｍ≧３である。
【００４６】
本実施形態４の構成では、出力端子ＯＵＴ１〜ＯＵＴＭに、（２Ｎ＋１）レベルの電圧を出力できる。
【００４７】
本実施形態４におけるマルチレベル電力変換装置によれば、図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相レベルを出力するための制御が容易となる。
【００４８】
図２９（ａ），（ｂ）に示す従来の回路構成のように、Ｕ相，Ｖ相，Ｗ相の３相出力電流が流れる電力損失の高い半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
【００４９】
さらに、実施形態２よりも半導体素子の数を減少させることができる。
【００５０】
［実施形態５］
次に、本実施形態５におけるマルチレベル電力変換装置を図８に基づいて説明する。本実施形態５は、実施形態３のマルチレベル電力変換装置において、Ｍ相共通にした偶数段の基本セルの第４半導体素子Ｓ２．４〜ＳＮ．４と、奇数段の基本セルの第１半導体素子Ｓ１．１〜ＳＮ−１．１を省略したものである。すなわち、図８において、端子３，２Ｎ−１と接続されている半導体素子を省略している。その他の構成は実施形態３と同様である。なお、Ｎは２以上の偶数、Ｍ≧３である。
【００５１】
本実施形態５では、出力端子ＯＵＴ１〜ＯＵＴＭから（２Ｎ＋１）レベルの電圧を出力できる。
【００５２】
本実施形態５におけるマルチレベル電力変換装置によれば、図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相レベルを出力するための制御が容易となる。
【００５３】
また、図２９（ａ），（ｂ）に示す従来の回路構成のように、Ｕ相，Ｖ相，Ｗ相の３相出力電流が流れる電力損失の高い半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
【００５４】
さらに、実施形態３よりも半導体素子の数を減少させることができる。
【００５５】
［実施形態６］
図９は実施形態１においてＮ＝１，Ｍ＝３の場合の基本セルである。直流電圧源ＤＣＣ１，フライングキャパシタＦＣ１，Ｕ相の半導体素子ＳＵＮ．１〜ＳＵＮ．６，Ｖ相の半導体素子ＳＶＮ．１〜ＳＶＮ．６，Ｗ相の半導体素子ＳＷＮ．１〜ＳＷＮ．６から構成される。
【００５６】
この基本セルを直列に２段接続することで（実施形態１においてＮ＝２，Ｍ＝３）図１０に示す５レベル電力変換装置を構成できる。なお、図３（ａ）の電圧選択回路を使用している。
【００５７】
この時、直流電圧源ＤＣＣ１，ＤＣＣ２の電圧は２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧はＥである。また、Ｕ相の基本回路は、２個の直流電圧源ＤＣＣ１，ＤＣＣ２のそれぞれの正負極間に順次直列接続された第１〜第４半導体素子ＳＵ１．１〜ＳＵ１．４，ＳＵ２．１〜ＳＵ２．４と、第１，第２半導体素子ＳＵ１．１，ＳＵ１．２，ＳＵ２．１，ＳＵ２．２の共通接続点に一端が接続された第５半導体素子ＳＵ１．５，ＳＵ２．５と、第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＵ２．３，ＳＵ２，４の共通接続点に一端が接続された第６半導体素子ＳＵ１．６，ＳＵ２．６と、を有する。Ｖ相，Ｗ相についても同様である。
【００５８】
フライングキャパシタＦＣ１，ＦＣ２は、第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５，ＳＵ２．５，ＳＶ２．５，ＳＷ２．５の他端と第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，ＳＵ２．６，ＳＶ２．６，ＳＷ２．６の他端との間に介挿される。
【００５９】
Ｕ相の電圧選択回路は、ＳＵ１〜ＳＵ４から構成される。Ｖ相，Ｗ相についても同様である。
【００６０】
なお、Ｕ，Ｖ，Ｗは出力端子を表す。また、図１０の変形として、高電圧に対する耐性のため、各半導体素子を２直列以上で構成する回路も含むものとし、大電流に対する耐性のため各半導体素子を２並列以上に構成する回路も含むものとする。
【００６１】
また、半導体素子の耐電圧が適合していれば、図１０の半導体素子ＳＵ１とＳＵ２の２直列の半導体素子を１つの半導体素子に置き換えてもよい。なお、半導体素子ＳＶ１とＳＶ２、ＳＷ１とＳＷ２、ＳＵ３とＳＵ４、ＳＶ３とＳＶ４、ＳＷ３とＳＷ４についても同様である。
【００６２】
この回路は、フライングキャパシタＦＣ１とＦＣ２を三相で共通化しており、５レベル相電圧を出力することができる。
【００６３】
Ｕ相の代表的なスイッチングパターン例を表1に示す。表１のパターンで半導体素子をスイッチングすることにより、図１１に示した経路で２Ｅ，Ｅ，０，−Ｅ，−２Ｅの５段階の電圧を出力することが可能である。なお、表１および図１１は一例であり、他のパターンでも良い。
【００６４】
【表１】
2015008566.tif 000003
【００６５】
図１２では、出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝−２Ｅの電圧を出力する場合の各半導体素子の動作を示す。図１２中の○は導通中の半導体素子を表す。
【００６６】
上記のスイッチング状態で動作した場合においてもフライングキャパシタＦＣ１の両端に半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５，ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，フライングキャパシタＦＣ２の両端に半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５，ＳＵ２．６，ＳＶ２．６，ＳＷ２．６を接続することで、フライングキャパシタＦＣ１，ＦＣ２を短絡することなく動作させることができる。
【００６７】
このため、図２７に示す従来の回路構成では出力できない相電圧の組み合わせ２Ｅ，０，−２Ｅを出力できると共に、２Ｅ，０，−２Ｅを出力するための制御を簡略化することができる。
【００６８】
次に、図１２に示す回路における動作時の半導体素子の耐電圧について説明する。
【００６９】
例として、Ｕ相が２Ｅ、Ｖ相が０、Ｗ相が−２Ｅの電圧を出力している場合について説明する。また、この時、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２のオフ時のインピーダンスが全て等しい条件とする。
【００７０】
この場合、半導体素子ＳＷ２．１のコレクタ端子の電位が２Ｅ、出力端子Ｗの電位（すなわち、半導体素子ＳＷ２のエミッタ端子の電位）が−２Ｅなので、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２のインピーダンスによる分圧により、半導体素子ＳＷ２．２とＳＷ１との共通接続点の電位は０となる。よって、半導体素子ＳＷ１とＳＷ２の直列接続回路の印加電圧は２Ｅとなる。なお、各電位の基準点は図１０の０端子とする。この条件が、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２の直列回路間の印加電圧が最大（４Ｅ）となる条件である。
【００７１】
したがって、図１０に示す回路では、定常時の半導体素子ＳＷ１とＳＷ２の直列接続回路の印加電圧最大値は２Ｅとなる。これは、半導体素子ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても、同様である。
【００７２】
一方、図２９（ａ）の従来回路では、スイッチング素子のＯＮ／ＯＦＦ状態によって、端子Ｗ０の電圧がＥ、出力端子ＯＵＴ＿Ｗの電圧が−２Ｅとなるモードがある。このとき、スイッチング素子ＳＷ５には、３Ｅの印加電圧がかかる。
【００７３】
図２９（ｂ）の従来回路では、スイッチング素子のＯＮ／ＯＦＦ状態によって、端子Ｗ０の電圧がＥ、出力端子ＯＵＴ＿Ｗの電圧が−２Ｅとなるモードがある。このとき、スイッチング素子ＳＷ５には、３Ｅの印加電圧がかかる。
【００７４】
以上により、本実施形態６は、図２９（ａ），（ｂ）の従来回路と比べて、出力端子に直接接続する半導体素子の耐電圧が低くてよいという、有利点を持っている。
【００７５】
また、本実施形態６は、図２９（ａ），（ｂ）のように、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
【００７６】
これらのことは、装置のコスト面や小型化においても有利となる。
【００７７】
なお、本実施形態６では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、半導体素子の耐電圧の優位点および３相分の電流が流れる半導体素子がない優位点についても、同様である。
【００７８】
［実施形態７］
次に、本実施形態７におけるマルチレベル電力変換装置を図１３に基づいて説明する。本実施形態７におけるマルチレベル電力変換装置では、実施形態３において、Ｎ＝２，Ｍ＝３，図３（ａ）の電圧選択回路を使用した構成である。なお、Ｕ，Ｖ，Ｗは出力端子を表す。
【００７９】
基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち、偶数段の直流電圧源ＤＣＣ２の負極端に一端が接続された３相共通の第４半導体素子Ｓ２．４と、前記偶数段の直流電圧源ＤＣＣ２の正極端と偶数段の第４半導体素子Ｓ２．４の他端との間に順次直列接続された３相の第１〜第３半導体素子ＳＵ２．１〜ＳＵ２．３，ＳＶ２．１〜ＳＶ２．３，ＳＷ２．１〜ＳＷ２．３と、偶数段の第１，第２半導体素子ＳＵ２．１，ＳＵ２．２，ＳＶ２．１，ＳＶ２．２，ＳＷ２．１，ＳＷ２．２の共通接続点に一端が接続された第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５と、奇数段の直流電圧源ＤＣＣ１の正極端に一端が接続された３相共通の第１半導体素子Ｓ１．１と、奇数段の第１半導体素子Ｓ１．１の他端と奇数段の直流電圧源ＤＣＣ１の負極端との間に順次直列接続された３相の第２〜第４半導体素子ＳＵ１．２〜ＳＵ１．４，ＳＶ１．２〜ＳＶ１．４，ＳＷ１．２〜ＳＷ１．４と、奇数段の第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＶ１．３，ＳＶ１．４，ＳＷ１．３，ＳＷ１．４の共通接続点に一端が接続された第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６と、を有する。
【００８０】
フライングキャパシタＦＣ２は、偶数段における全ての第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５と第３，第４半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３，ＳＵ２．４の共通接続点の間に介挿され、フライングキャパシタＦＣ１は、奇数段における第１，２半導体素子Ｓ１．１，ＳＵ１．２，ＳＶ１．２，ＳＷ１．２の共通接続点と全ての第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６との間に介挿される。
【００８１】
電圧選択回路は、ＳＵ１〜ＳＵ４，ＳＶ１〜ＳＶ４，ＳＷ１〜ＳＷ４から構成される。
【００８２】
図１３の変形として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また大電流に対する耐性のために、各半導体素子を２並列以上に構成する回路も含む。
【００８３】
また、半導体素子の耐電圧が適合していれば、図１３に示す直列接続した２つの半導体素子ＳＵ１とＳＵ２を１つの半導体素子に置き換えてもよい。また、半導体素子ＳＶ１とＳＶ２，ＳＷ１とＳＷ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても同様である。
【００８４】
本実施形態７においても、図２７に示す従来の回路で出力できなかった相電圧の組み合わせ２Ｅ，０，−２Ｅを出力できる。図１４にその様子を示す。図１４中の○は導通している半導体素子を表す。
【００８５】
図１４では、出力端子Ｕ＝２Ｅ，出力端子Ｖ＝０，出力端子Ｗ＝−２Ｅを出力する場合の各半導体素子の動作を示す。この時、フライングキャパシタＦＣ２に半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５が接続され、フライングキャパシタＦＣ１に半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６が接続されているため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、２Ｅ，０，−２Ｅを出力できると共に、２Ｅ，０，−２Ｅを出力するための制御を簡略化することができる。
【００８６】
本実施形態７においても、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２のオフ時のインピーダンスが全て等しい条件では、実施形態６と同様に、定常時の半導体素子ＳＷ１とＳＷ２の直列接続回路の印加電圧最大値は２Ｅとなる。これは、半導体素子ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＷ１とＳＷ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても、同様である。
【００８７】
なお、本実施形態７では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比較した半導体素子の耐電圧の優位点についても、同様である。
【００８８】
［実施形態８］
図１５は、本実施形態８におけるマルチレベル電力変換装置を示す回路構成図である。本実施形態８は、実施形態２において、Ｎ＝２，Ｍ＝３，図３（ａ）の電圧選択回路を使用した構成である。Ｕ，Ｖ，Ｗは出力端子を表す。
【００８９】
基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち、偶数段の直流電圧源ＤＣＣ２の正極端に一端が接続された３相共通の第１半導体素子Ｓ２．１と、前記偶数段の第１半導体素子Ｓ２．１の他端と前記偶数段の直流電圧源ＤＣＣ２の負極端との間に順次直列接続された３相の第２〜第４半導体素子ＳＵ２．２ａ〜ＳＵ２．４，ＳＶ２．２ａ〜ＳＶ２．４，ＳＷ２．２ａ〜ＳＷ２．４と、偶数段の第３，第４半導体素子ＳＵ２．３，ＳＵ２．４，ＳＶ２．３，ＳＶ２．４，ＳＷ２．３，ＳＷ２．４の共通接続点に一端が接続された３相の第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６と、奇数段の直流電圧源ＤＣＣ１の負極端に一端が接続された３相共通の第４半導体素子Ｓ１．４と、前記奇数段の直流電圧源ＤＣＣ１の正極端と奇数段の第４半導体素子Ｓ１．４の他端との間に順次直列接続された３相の第１〜第３半導体素子ＳＵ１．１〜ＳＵ１．３ｂ，ＳＶ１．１〜ＳＶ１．３ｂ，ＳＷ１．１〜ＳＷ１．３ｂと、奇数段の第１，第２半導体素子ＳＵ１．１，ＳＵ１．２，ＳＶ１．１，ＳＶ１．２，ＳＷ１．１，ＳＷ１．２の共通接続点に一端が接続された３相の第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５と、を有する。
【００９０】
フライングキャパシタＦＣ２は、偶数段における第１，第２半導体素子Ｓ２．１，ＳＵ２．２ａ，ＳＶ２．２ａ，ＳＷ２．２ａの共通接続点と偶数段における全ての相の第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６の他端との間に介挿され、フライングキャパシタＦＣ１は、奇数段における全ての相の第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５の他端と奇数段における第３，第４半導体素子ＳＵ１．３ｂ，ＳＶ１．３ｂ，ＳＷ１．３ｂ，Ｓ１．４の共通接続点との間に介挿されている。
【００９１】
電圧選択回路は、半導体素子ＳＵ１〜ＳＵ４，ＳＶ１〜ＳＶ４，ＳＷ１〜ＳＷ４から構成される。
【００９２】
本実施形態８においても、図２７に示す従来の回路で出力できなかった相電圧の組み合わせ２Ｅ，０，−２Ｅを出力可能である。
【００９３】
図１６に基づいてその様子を説明する。なお、図１６中の○は導通している半導体素子を指す。図１６では出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝−２Ｅの電圧を出力する場合の各半導体素子の動作を示す。この時、フライングキャパシタＦＣ１に第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５が接続され、フライングキャパシタＦＣ２に第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６が接続されているため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，−２Ｅを出力できと共に、２Ｅ，０，−２Ｅを出力するための制御を簡略化することができる。
【００９４】
本実施形態８の変形として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のために、各半導体素子を２並列以上に構成する回路も含む。さらに、半導体素子の耐電圧が適合していれば、図１５の半導体素子ＳＵ１．３ａとＳＵ１．３ｂの２直列の半導体素子を１つの半導体素子に置き換えてもよい。
【００９５】
なお、半導体素子ＳＶ１．３ａとＳＶ１．３ｂ，ＳＷ１．３ａとＳＷ１．３ｂ，ＳＵ２．２ａとＳＵ２．２ｂ，ＳＶ２．２ａとＳＶ２．２ｂ，ＳＷ２．２ａとＳＷ２．２ｂ，ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＷ１とＳＷ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４，についても、同様である。
【００９６】
本実施形態８においても、半導体素子ＳＷ２．２ａ，ＳＷ２．２ｂ，ＳＷ１，ＳＷ２のオフ時のインピーダンスが全て等しい条件では、実施形態６と同様に、定常時の半導体素子ＳＷ１とＳＷ２の直列接続回路における印加電圧の最大値は２Ｅとなる。これは、半導体素子ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても、同様である。
【００９７】
なお、本実施形態８では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、半導体素子の耐電圧の優位点についても、同様である。
【００９８】
［実施形態９］
次に、本実施形態９におけるマルチレベル電力変換装置を図１７に基づいて説明する。本実施形態９におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝２，Ｍ＝３，図３（ａ）の電圧選択回路を使用した構成である。Ｕ，Ｖ，Ｗは出力端子を表す。
【００９９】
基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正極端に順次直列接続された第２〜第４半導体素子ＳＵ２．２〜ＳＵ２．４，ＳＶ２．２〜ＳＶ２．４，ＳＷ２．２〜ＳＷ２．４と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の負極端に順次直列接続された第３〜第１半導体素子ＳＵ１．３〜ＳＵ１．１，ＳＶ１．３〜ＳＶ１．１，ＳＷ１．３〜ＳＷ１．１と、を有する。
【０１００】
フライングキャパシタＦＣ１は奇数段の第２，第３半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２と並列に接続され、フライングキャパシタＦＣ２は偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３に並列に接続される。
【０１０１】
なお、フライングキャパシタＦＣ１と奇数段における第２半導体素子ＳＵ１．２，ＳＶ１．２，ＳＷ１．２との間には第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５が介挿され、フライングキャパシタＦＣ２と偶数段における第３半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３との間には第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６が介挿される。
【０１０２】
また、奇数段における第２半導体素子ＳＵ１．２，ＳＶ１．２，ＳＷ１．２と０端子との間には、第１半導体素子ＳＵ１．１，ＳＶ１．１，ＳＷ１．１が介挿され、偶数段における第３半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３と０端子との間には第４半導体素子ＳＵ２．４，ＳＶ２．４，ＳＷ２．４が介挿される。
【０１０３】
電圧選択回路は、ＳＵ１，ＳＵ３，ＳＶ１，ＳＶ３，ＳＷ１，ＳＷ３から構成される。
【０１０４】
直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ，フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで、２Ｅ，Ｅ，０，−Ｅ，−２Ｅの５レベルの電圧を出力できる。
【０１０５】
図１７の変形例として、高電圧に対する耐性のために、各半導体素子を２直列以上に構成する回路も含まれる。また、大電流に対する耐性のために、各半導体素子を２並列以上に構成する回路も含む。
【０１０６】
図１８では、出力端子Ｕ＝２Ｅ，出力端子Ｖ＝０，出力端子Ｗ＝−２Ｅを出力する場合の各半導体素子の動作を示す。図１８中の○は導通中の半導体素子を表す。この時、フライングキャパシタＦＣ１に半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５が接続され、フライングキャパシタＦＣ２に半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６が接続されているため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，−２Ｅの電圧をそれぞれ出力することができると共に、２Ｅ，０，−２Ｅを出力するための制御を簡略化することができる。
【０１０７】
本実施形態９においても、半導体素子ＳＷ２．２とＳＷ１のオフ時のインピーダンスが等しい条件では、実施形態６と同様に、定常時の半導体素子ＳＷ１の印加電圧最大値は２Ｅとなる。これは、半導体素子ＳＵ１，ＳＶ１，ＳＵ３，ＳＶ３，ＳＷ３についても、同様である。
【０１０８】
また、実施形態６では、図２７（ａ），（ｂ）の回路と比較してＵ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
【０１０９】
なお、本実施形態９では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて半導体素子の耐電圧の優位点、および、３相分の電流が流れる半導体素子がない優位点についても、同様である。
【０１１０】
［実施形態１０］
次に、本実施形態１０におけるマルチレベル電力変換装置について、図１９に基づいて説明する。本実施形態１０におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝２，Ｍ＝３とした構成である。Ｕ，Ｖ，Ｗは出力端子を表す。電圧選択回路として図３（ｂ）を使用している。
【０１１１】
基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正極端に順次直列接続された第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の負極端に順次直列接続された第３，第２半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２と、を有する。
【０１１２】
フライングキャパシタＦＣ１は、奇数段の第２，第３半導体素子ＳＵ１．２，ＳＵ１．３，ＳＶ１．２，ＳＶ１．３，ＳＷ１．２，ＳＷ１．３に並列に接続される。フライングキャパシタＦＣ２は、偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３に並列に接続される。
【０１１３】
電圧選択回路は、ＳＵ７，ＳＵ８，ＳＵ１１，ＳＵ１２，ＳＶ７，ＳＶ８，ＳＶ１１，ＳＶ１２，ＳＷ７，ＳＷ８，ＳＷ１１，ＳＷ１２から構成される。
【０１１４】
直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで２Ｅ，Ｅ，０，−Ｅ，−２Ｅの５レベルの電圧を出力できる。
【０１１５】
図１９の変形例として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のため、各半導体素子を２並列以上に構成する回路も含む。
【０１１６】
図２０では、出力端子Ｕ＝２Ｅ，出力端子Ｖ＝０，出力端子Ｗ＝−２Ｅの電圧を出力する場合の各半導体素子の動作を示す。図２０中の○は導通中の半導体素子を表す。この時、フライングキャパシタＦＣ２の負極側と直流電圧源ＤＣＣ２の負極側との接続はなく、フライングキャパシタＦＣ１の正極側と直流電圧源ＤＣＣ１との接続はないため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，−２Ｅの電圧を出力できると共に、２Ｅ，０，−２Ｅを出力するための制御を簡略化することができる。
【０１１７】
また、本実施形態１０は、図２９（ａ），（ｂ）に示す従来の回路と異なり、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
【０１１８】
なお、本実施形態１０では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
【０１１９】
［実施形態１１］
次に、本実施形態１１におけるマルチレベル電力変換装置について、図２１に基づいて説明する。本実施形態１１におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝２，Ｍ＝３とした構成である。電圧選択回路として図３（ｃ）を使用している。
【０１２０】
基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正極端に順次直列接続された第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の負極端に順次直列接続された第３，第２半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２と、を有する。
【０１２１】
フライングキャパシタＦＣ１は、奇数段の第２，第３半導体素子ＳＵ１．２，ＳＵ１．３，ＳＶ１．２，ＳＶ１．３，ＳＷ１．２，ＳＷ１．３に並列に接続される。フライングキャパシタＦＣ２は、偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３に並列に接続される。
【０１２２】
電圧選択回路は、ダイオードＤＵ１，ＤＵ２，ＤＶ１，ＤＶ２，ＤＷ１，ＤＷ２，ＳＵ１２〜ＳＵ１５，ＳＶ１２〜ＳＶ１５，ＳＷ１２〜ＳＷ１５から構成される。
【０１２３】
直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで出力端子Ｕ，Ｖ，Ｗから２Ｅ，Ｅ，０，−Ｅ，−２Ｅの５レベルの電圧を出力できる。
【０１２４】
図２１の変形として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のため、各半導体素子を２並列以上に構成する回路も含む。
【０１２５】
図２２では、出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝−２Ｅの電圧を出力する場合の各半導体素子の動作を示す。図２２中の○は導通中の半導体素子を表す。この時、フライングキャパシタＦＣ２の負極側と直流電圧源ＤＣＣ２の負極側との接続はなく、フライングキャパシタＦＣ１の正極側と直流電圧源ＤＣＣ１の正極側との接続はないため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，−２Ｅの電圧をそれぞれ出力できると共に、２Ｅ，０，−２Ｅを出力するための制御を簡略化することができる。
【０１２６】
また、本実施形態１１は、図２９（ａ），（ｂ）に示す従来の回路と異なり、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
【０１２７】
なお、本実施形態１１では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
【０１２８】
［実施形態１２］
次に、本実施形態１２におけるマルチレベル電力変換装置について、図２３に基づいて説明する。本実施形態１２におけるマルチレベル電力変換装置は、実施形態５において、Ｎ＝２，Ｍ＝３とした構成である。電圧選択回路は、図３（ｃ）を使用している。
【０１２９】
直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正負極間に順次直列接続された第１〜第３半導体素子ＳＵ２．１〜ＳＵ２．３，ＳＶ２．１〜ＳＶ２．３，ＳＷ２．１〜ＳＷ２．３と、前記偶数段の第１，第２半導体素子ＳＵ２．１，ＳＵ２．２，ＳＶ２．１，ＳＶ２．２，ＳＷ２．１，ＳＷ２．２の共通接続点に一端が接続された第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の正負極間に順次直列接続された第２〜第４半導体素子ＳＵ１．２〜ＳＵ１．４，ＳＶ１．２〜ＳＶ１．４，ＳＷ１．２〜ＳＷ１．４と、前記奇数段の第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＶ１．３，ＳＶ１．４，ＳＷ１．３，ＳＷ１．４の共通接続点に一端が接続された第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６と、を有する。
【０１３０】
フライングキャパシタＦＣ２は、偶数段における全ての第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５の他端と、偶数段の直流電圧源ＤＣＣ２の負極端と第３半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３の共通接続点の間に介挿され、フライングキャパシタＦＣ１は、奇数段における第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６の他端と、奇数段の直流電圧源ＤＣＣ１の正極端と第２半導体素子ＳＵ１．２，ＳＶ１．２，ＳＷ１．２の共通接続点との間に介挿される。
【０１３１】
電圧選択回路は、ＳＵ１４，ＳＵ１５，ＳＶ１４，ＳＶ１５，ＳＷ１４，ＳＷ１５から構成される。
【０１３２】
直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで出力端子Ｕ，Ｖ，Ｗから２Ｅ，Ｅ，０，−Ｅ，−２Ｅの５レベルの電圧を出力できる。
【０１３３】
図２３の変形例として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のため、各半導体素子を２並列以上に構成する回路も含む。
【０１３４】
図２４では、出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝−２Ｅを出力する場合の各半導体素子の動作を示す。図２４中の○は導通中の半導体素子を表す。
【０１３５】
この時、フライングキャパシタＦＣ１に第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６が接続され、フライングキャパシタＦＣ２に第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５が接続されるため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，−２Ｅの電圧をそれぞれ出力できると共に、２Ｅ，０，−２Ｅを出力するための制御を簡略化することができる。
【０１３６】
また、本実施形態１２は、図２９（ａ），（ｂ）に示す従来の回路と比べて、Ｕ相Ｖ相Ｗ相の３相分の電流が流れる半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
【０１３７】
なお、本実施形態１２では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
【０１３８】
［実施形態１３］
次に、本実施形態１３におけるマルチレベル電力変換装置について、図２５に基づいて説明する。本実施形態１３におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝４，Ｍ＝３とした構成である。電圧選択回路は、図３（ａ）と図３（ｄ）を使用している。
【０１３９】
基本回路は、直列接続された４個の直流電圧源ＤＣＣ１〜ＤＣＣ４のうち偶数段の直流電圧源ＤＣＣ２，ＤＣＣ４の正極端に順次直列接続された第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３，ＳＵ４．２，ＳＵ４．３，ＳＶ４．２，ＳＶ４．３，ＳＷ４．２，ＳＷ４．３と、直列接続された４個の直流電圧源ＤＣＣ１〜ＤＣＣ４のうち奇数段の直流電圧源ＤＣＣ１，ＤＣＣ３の負極端に順次直列接続された第３，第２半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２，ＳＵ３．３，ＳＵ３．２，ＳＶ３．３，ＳＶ３．２，ＳＷ３．３，ＳＷ３．２と、を有する。
【０１４０】
フライングキャパシタＦＣ１〜ＦＣ４は、奇数段，偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３，ＳＵ４．２，ＳＵ４．３，ＳＶ４．２，ＳＶ４．３，ＳＷ４．２，ＳＷ４．３，ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２，ＳＵ３．３，ＳＵ３．２，ＳＶ３．３，ＳＶ３．２，ＳＷ３．３，ＳＷ３．２に並列に接続される。
【０１４１】
電圧選択回路は、ＳＵ１９〜ＳＵ２８，ＳＶ１９〜ＳＶ２８，ＳＷ１９〜ＳＷ２８から構成される。
【０１４２】
直流電圧源ＤＣＣ１，ＤＣＣ２，ＤＣＣ３，ＤＣＣ４の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４の電圧をＥに制御することにより、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，−Ｅ，−２Ｅ，−３Ｅ，−４Ｅの９レベルの電圧を出力できる。
【０１４３】
下記表２に、Ｕ相における各半導体素子のＯＮ／ＯＦＦ状態時の、Ｕ端子〜０端子間の電圧を示す
【０１４４】
【表２】
2015008566.tif 000004
【０１４５】
本実施形態１３では、実施形態６〜１２と同様に、フライングキャパシタＦＣ１〜ＦＣ４を短絡せずに、任意の電圧（４Ｅ，３Ｅ，２Ｅ，Ｅ，０，−Ｅ，−２Ｅ，−３Ｅ，−４Ｅ）を出力端子Ｕ，Ｖ，Ｗからそれぞれ出力することができると共に、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，−Ｅ，−２Ｅ，−３Ｅ，−４Ｅを出力するための制御を簡略化することができる。
【０１４６】
また、本実施形態１３は、図２９（ａ），（ｂ）に示す従来の回路と比べて、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
【０１４７】
なお、本実施形態１３では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１〜ＦＣ４を短絡させることなく、各相の相電圧を独立して出力することができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
【０１４８】
［実施形態１４］
次に、本実施形態１４におけるマルチレベル電力変換装置について、図２６に基づいて説明する。本実施形態１４におけるマルチレベル電力変換装置は、実施形態３において、Ｎ＝４，Ｍ＝３とした構成である。電圧選択回路は、図３（ａ）と図３（ｄ）を使用している。
【０１４９】
直列接続された４個の直流電圧源ＤＣＣ１〜ＤＣＣ４のうち、偶数段の直流電圧源ＤＣＣ２，ＤＣＣ４の負極端に一端が接続された３相共通の第４半導体素子ＳＵ２．４，ＳＵ４．４と、前記偶数段の直流電圧源ＤＣＣ２，ＤＣＣ４の正極端と偶数段の第４半導体素子ＳＵ２．４，ＳＵ４．４の他端との間に順次直列接続された３相の第１〜第３半導体素子ＳＵ２．１〜ＳＵ２．３，ＳＶ２．１〜ＳＶ２．３，ＳＷ２．１〜ＳＷ２．３，ＳＵ４．１〜ＳＵ４．３，ＳＶ４．１〜ＳＶ４．３，ＳＷ４．１〜ＳＷ４．３と、偶数段の第１，第２半導体素子ＳＵ２．１，ＳＵ２．２，ＳＶ２．１，ＳＶ２．２，ＳＷ２．１，ＳＷ２．２，ＳＵ４．１，ＳＵ４．２，ＳＶ４．１，ＳＶ４．２，ＳＷ４．１，ＳＷ４．２の共通接続点に一端が接続された第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５，ＳＵ４．５，ＳＶ４．５，ＳＷ４．５と、奇数段の直流電圧源ＤＣＣ１，ＤＣＣ３の正極端に一端が接続された３相共通の第１半導体素子ＳＵ１．１，ＳＵ３．１と、奇数段の第１半導体素子ＳＵ１．１，ＳＵ３．１の他端と奇数段の直流電圧源ＤＣＣ１，ＤＣＣ３の負極端との間に順次直列接続された３相の第２〜第４半導体素子ＳＵ１．２〜ＳＵ１．４，ＳＶ１．２〜ＳＶ１．４，ＳＷ１．２〜ＳＷ１．４，ＳＵ３．２〜ＳＵ３．４，ＳＶ３．２〜ＳＶ３．４，ＳＷ３．２〜ＳＷ３．４と、奇数段の第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＶ１．３，ＳＶ１．４，ＳＷ１．３，ＳＵ３．３，ＳＵ３．４，ＳＶ３．３，ＳＶ３．４，ＳＷ３．３，ＳＷ３．４の共通接続点に一端が接続された３相の第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，ＳＵ３．６，ＳＶ３．６，ＳＷ３．６と、を有する。
【０１５０】
フライングキャパシタＦＣ２，ＦＣ４は、偶数段における全ての第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５，ＳＵ４．５，ＳＶ４．５，ＳＷ４．５と第３，第４半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３，ＳＵ２．４，ＳＵ４．３，ＳＶ４．３，ＳＷ４．３，ＳＵ４．４の共通接続点の間に介挿され、フライングキャパシタＦＣ１，ＦＣ３は、奇数段における第１，２半導体素子ＳＵ１．１，ＳＵ１．２，ＳＶ１．２，ＳＷ１．２，ＳＵ３．１，ＳＵ３．２，ＳＶ３．２，ＳＷ３．２の共通接続点と全ての第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，ＳＵ３．６，ＳＶ３．６，ＳＷ３．６との間に介挿される。
【０１５１】
電圧選択回路は、ＳＵ１〜ＳＵ１２，ＳＶ１〜ＳＶ１２，ＳＷ１〜ＳＷ１２から構成される。
【０１５２】
直流電圧源ＤＣＣ１，ＤＣＣ２，ＤＣＣ３，ＤＣＣ４の電圧を２Ｅ、フライングキャパシタＦＣ１〜ＦＣ４の電圧をＥに制御することで、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，−Ｅ，−２Ｅ，−３Ｅ，−４Ｅの９レベルの電圧を出力できる。
【０１５３】
本実施形態１４では、実施形態１３と同様に、フライングキャパシタＦＣ１〜ＦＣ４を短絡せずに、任意の電圧（４Ｅ，３Ｅ，２Ｅ，Ｅ，０，−Ｅ，−２Ｅ，−３Ｅ，−４Ｅ）を出力端子Ｕ，Ｖ，Ｗから出力できると共に、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，−Ｅ，−２Ｅ，−３Ｅ，−４Ｅを出力するための制御を簡略化することができる。
【０１５４】
図２６の回路は、実施形態７の図１３の回路を２段重ねた構成である。
【０１５５】
図２６のＳＵ１とＳＵ２、ＳＵ３とＳＵ４、ＳＵ５とＳＵ６、ＳＵ７とＳＵ８、ＳＶ１とＳＶ２、ＳＶ３とＳＶ４、ＳＶ５とＳＶ６、ＳＶ７とＳＶ８、ＳＷ１とＳＷ２、ＳＷ３とＳＷ４、ＳＷ５とＳＷ６、ＳＷ７とＳＷ８が、図１３のＳＵ１とＳＵ２、ＳＵ３とＳＵ４、ＳＶ１とＳＶ２、ＳＶ３とＳＶ４、ＳＷ１とＳＷ２、ＳＷ３とＳＷ４、に相当する。
【０１５６】
したがって実施形態７と同様に、半導体素子ＳＵ１とＳＵ２などの前述の各半導体素子の直列接続回路の定常時の印加電圧最大値は、それぞれ２Ｅとなる。
【０１５７】
なお、本実施形態１４では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１〜ＦＣ４を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、半導体素子の耐電圧の優位点についても、同様である。
【符号の説明】
【０１５８】
ＤＣＣ１〜ＤＣＣ４…直流電圧源
ＦＣＣ１〜ＦＣＣ４…フライングキャパシタ
ＳＵ１．１〜ＳＵ１．６，ＳＵ２．１〜ＳＵ２．６，ＳＶ１．１〜ＳＶ１．６，ＳＶ２．１〜ＳＶ２．６，ＳＷ１．１〜ＳＷ１．６，ＳＷ２．１〜ＳＷ２．６…半導体素子（基本回路）
ＳＵ１〜ＳＵ４，ＳＶ１〜ＳＶ４，ＳＷ１〜ＳＷ４…半導体素子（電圧選択回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【手続補正書】
【提出日】平成25年9月12日(2013.9.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
一方、図２９（ａ）に示す特許文献１の［実施形態５］，図２９（ｂ）に示す［実施形態６］では、直流電圧源ＤＣＣ１，ＤＣＣ２の印加電圧：２Ｅ，フライングキャパシタＣＦＣ１，ＣＦＣ２の印加電圧：Ｅの場合、出力端子ＯＵＴ＿Ｕ，ＯＵＴ＿Ｖ，ＯＵＴ＿Ｗから２Ｅ，０，−２Ｅの電圧を同時に出力可能である。しかし、図２９（ａ）（ｂ）に示す回路構成では、以下（１）（２）の問題点が生じる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
相モジュール１１〜１Ｍはそれぞれ基本回路と電圧選択回路の組み合わせで構成される。基本回路および電圧選択回路の構成は、図２，図３と同様であるため、ここでの説明は省略する。相モジュール１１〜１Ｍの両端端子１，２Ｎ＋１間にはＮ個の直流電圧源ＤＣＣ１〜ＤＣＣＮが直列に接続され、相モジュール１１〜１Ｍ（基本回路）の端子３，…，２Ｎ−１にはそれぞれ各直流電圧源ＤＣＣ１〜ＤＣＣＮの共通接続点が接続される。また、相モジュール１１〜１Ｍの端子２”，２’，…，２Ｎ”，２Ｎ’には、Ｎ個のフライングキャパシタＦＣ１〜ＦＣＮを接続する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
次に、本実施形態１４におけるマルチレベル電力変換装置について、図２６に基づいて説明する。本実施形態１４におけるマルチレベル電力変換装置は、実施形態３において、Ｎ＝４，Ｍ＝３とした構成である。電圧選択回路は、図３（ａ）を使用している。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正の内容】
【図２３】
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【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】
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【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正の内容】
【図２６】
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