(57)【要約】【課題】電源立ち上げ時などのクロック不確定区間を含めた過渡動作時から定常動作時に至るまでの間、より安定的にクロックの異常を検出できるようにする。【解決手段】第１のクロック信号をカウントする第１のカウンタ２１ａと、第２のクロック信号をカウントする第２のカウンタ２１ｂと、第１のカウンタのカウント値が、所定値Ａ１より大きい所定値Ｂ１に達したときに、第２のカウンタのカウント値が所定値Ａ２に達していなかった場合に、第２のクロックが異常であることを判定する第１の異常判定回路２２ａと、第２のカウンタのカウント値が、所定値Ａ２より大きい所定値Ｂ２に達したときに、第１のカウンタのカウント値が所定値Ａ１に達していなかった場合に、第１のクロックが異常であることを判定する第２の異常判定回路２２ｂとを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のクロック信号をカウントする第１のカウンタと、
第２のクロック信号をカウントする第２のカウンタと、
前記第１のカウンタのカウント値が、第１の所定値より大きい第２の所定値に達したときに、前記第２のカウンタのカウント値が第３の所定値に達していなかった場合に、第２のクロックが異常であることを判定する第１の異常判定回路と、
前記第２のカウンタのカウント値が、前記第３の所定値より大きい第４の所定値に達したときに、前記第１のカウンタのカウント値が前記第１の所定値に達していなかった場合に、第１のクロックが異常であることを判定する第２の異常判定回路と
を備えていることを特徴とするクロック異常検出器。
【請求項２】
前記第１のカウンタ及び前記第２のカウンタに接続され、前記第１のカウンタ及び前記第２のカウンタのカウント値が所定のカウント値に達したら、前記第１のクロック信号と前記第２のクロック信号をそれぞれ第３のクロック信号と第４のクロック信号として、次段へ伝搬開始させるマスク回路と、
該マスク回路の後段に接続され、前記第３のクロック信号と前記第４のクロック信号の異常を判定する判定回路と
を備えていることを特徴とする請求項１に記載のクロック異常検出器。
【請求項３】
前記マスク回路が、
前記第１のカウンタのカウント値が前記第１の所定値に達したことを示す信号と、前記第２のカウンタのカウント値が前記第３の所定値に達したことを示す信号との論理積をとる第１及び第２の論理積回路を備えていることを特徴とする請求項２に記載のクロック異常検出器。
【請求項４】
前記マスク回路が、
前記第１の論理積回路の出力信号に基づいて、前記第１のクロック信号を前記第３のクロック信号として次段へ伝搬開始させる第１のマスク解除回路と、
前記第２の論理積回路の出力信号に基づいて、前記第２のクロック信号を前記第４のクロック信号として次段へ伝搬開始させる第２のマスク解除回路と
を備えていることを特徴とする請求項３に記載のクロック異常検出器。
【請求項５】
前記マスク回路が、
前記第１のクロック信号をクロック入力とし、前記第１の論理積回路の出力をデータ入力とする第１のフリップフロップと、
前記第２のクロック信号をクロック入力とし、前記第２の論理積回路の出力をデータ入力とする第２のフリップフロップと、
前記第１のフリップフロップの出力信号に基づいて、前記第１のクロック信号を前記第３のクロック信号として次段へ伝搬開始させる第１のマスク解除回路と、
前記第２のフリップフロップの出力信号に基づいて、前記第２のクロック信号を前記第４のクロック信号として次段へ伝搬開始させる第２のマスク解除回路と
を備えていることを特徴とする請求項３に記載のクロック異常検出器。
【請求項６】
前記判定回路が、前記第３及び第４のクロック信号を入力とし、
前記第３のクロック信号をもとに一定時間を生成する第３のカウンタ又は第１の分周回路と、
前記第４のクロック信号をもとに一定時間を生成する第４のカウンタ又は第２の分周回路と
を備えていることを特徴とする請求項２乃至５のいずれかに記載のクロック異常検出器。
【請求項７】
前記判定回路が、
前記第４のカウンタ又は前記第２の分周回路が定める一定時間の間に前記第３のクロックのパルス数をカウントし、カウント値が正常範囲に入っているかを判定して前記第３又は第４のクロック周波数の異常及び停止を検出する第３の異常判定回路と、
前記第３のカウンタ又は前記第１の分周回路が定める一定時間の間に前記第４のクロックのパルス数をカウントし、カウント値が正常範囲に入っているかを判定して前記第３又は第４のクロック周波数の異常及び停止を検出する第４の異常判定回路と
を備えていることを特徴とする請求項２乃至６のいずれかに記載のクロック異常検出器。
【請求項８】
前記第１乃至第４までの異常判定回路が出力する異常判定信号の論理和回路を備えていることを特徴とする請求項７に記載のクロック異常検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック異常検出器に関し、より詳細には、ディジタル機器などにおけるクロック異常検出器に関するもので、特に、電源立ち上げ時等の過渡動作時及び定常動作時においてクロックの安定的な異常検出に適用可能である。
【背景技術】
【０００２】
従来からのクロックの異常を検出する方法としては、例えば、予め定めた監視周期内でのクロックエッジの有無を監視し、監視周期内でクロックエッジが１つも検出されなかった場合にクロック断と判断し、アラームを出力し、監視周期内に１つでもクロックエッジが検出された場合にアラームを解除する方法がある。
このような従来技術では、監視周期内で全くクロックエッジが検出されない場合の異常しか検出することができず、より短期間内のクロック断やクロック周期が不安定な状態であるクロックの擾乱を検出することはできない。したがって、従来技術でクロックの擾乱などに起因する異常が発生した場合に、クロック系の問題かどうかを特定するのに時間を要するという問題があった。
【０００３】
この種の問題を解決するために、例えば、特許文献１に記載のクロック異常検出回路が提案されている。この特許文献１のものは、外部発振器から与えられるクロックで動作するディジタル回路において、クロックの擾乱などの異常状態を検出するもので、従来のクロック系の異常監視を行う断検出回路よりも高精度にクロックの異常検出を行うことが可能となり、特に、立ち上がり、立ち下がりの両エッジを用いて対象クロックのＨレベル又はＬレベルの時間幅を測定するようにしたので、対象クロック取り込み時の不定状態の影響を回避でき、また、対象クロックを分周した対象分周クロックを監視するので、Ｄｕｔｙ幅変動の影響を回避できるというものである。
【０００４】
また、従来のクロック異常を検出する装置としては、例えば、特許文献２に記載のクロック異常検出器が提案されている。
図１３は、特許文献２に記載されているクロック異常検出器の回路構成図で、この特許文献１に記載のクロック異常検出器は、第１のクロック信号及び第２のクロック信号を分周する分周回路１１乃至１４と、分周したクロック信号を比較するクロック比較器１５，１６とを有している。
【０００５】
このクロック異常検出器では、クロックＣＬＫ１とクロックＣＬＫ２を比較して、エラー信号ＥＲＲ１及びＥＲＲ２の状態を調べることによりクロックの異常を検出するように構成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２９３６８２号公報
【特許文献２】国際公開第９９/５９０５１号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１では、立ち上がり、立ち下がりの両エッジを用いて対象クロックのＨレベル又はＬレベルの時間幅を測定するようにしているものの、本発明のように、クロックＣＬＫ１を非同期カウンタ１、ＣＬＫ２を非同期カウンタ２に入力し、電源立ち上げ時の周波数の安定化に必要な待ち時間を経た後の安定化クロックＣＬＫ３およびＣＬＫ４を生成し、クロック比較回路に入力するように構成したものではない。
【０００８】
また、図１３に示された従来のクロック異常検出器では、電源立上げ時、ＣＬＫ１とＣＬＫ２を生成する発振回路が安定動作を開始するまでのクロック不確定区間、生成されたクロックの周波数が正常と判断するための判定値から外れていた場合、異常を検出する。また、ＣＬＫ１を生成する発振回路の動作開始時期と、ＣＬＫ２を生成する発振回路の動作開始時期に差異が生じた場合、一方のクロックが停止しているものと判断して異常を検出する。
【０００９】
このような従来のクロック異常検出器では、入力信号となるクロックが定常動作していることが前提とされており、電源立ち上げ時等のクロック不確定区間においては、意図に反してクロックの周波数異常や停止を検出するという問題があった。
また、上述した問題に対して、従来の検出器の前段に非同期カウンタを追加し、一定の安定化待ち時間を経た後に従来のクロック異常検出器を動作させる構成にした場合、電源立上げ時の最初からクロックが停止する異常故障が発生すると非同期カウンタそのものが動作しなくなる。そのため、安定化待ち時間をカウント出来ず、以後、従来のクロック異常検出器は動作しなくなり、クロックの停止を検出できない。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電源立ち上げ時などのクロック不確定区間を含めた過渡動作時から定常動作時に至るまでの間、より安定的にクロックの異常を検出できるようにしたクロック異常検出器を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１のクロック信号（ＣＬＫ１）をカウントする第１のカウンタ（２１ａ）と、第２のクロック信号（ＣＬＫ２）をカウントする第２のカウンタ（２１ｂ）と、前記第１のカウンタ（２１ａ）のカウント値が、第１の所定値（Ａ１）より大きい第２の所定値（Ｂ１）に達したときに、前記第２のカウンタ（２１ｂ）のカウント値が第３の所定値（Ａ２）に達していなかった場合に、第２のクロックが異常であることを判定する第１の異常判定回路（２２ａ）と、前記第２のカウンタ（２１ｂ）のカウント値が、前記第３の所定値（Ａ２）より大きい第４の所定値（Ｂ２）に達したときに、前記第１のカウンタ（２１ａ）のカウント値が前記第１の所定値（Ａ１）に達していなかった場合に、第１のクロックが異常であることを判定する第２の異常判定回路（２２ｂ）とを備えていることを特徴とする。
【００１２】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のカウンタ（２１ａ）及び前記第２のカウンタ（２１ｂ）に接続され、前記第１のカウンタ（２１ａ）及び前記第２のカウンタ（２１ｂ）のカウント値が所定のカウント値に達したら、前記第１のクロック信号（ＣＬＫ１）と前記第２のクロック信号（ＣＬＫ２）をそれぞれ第３のクロック信号（ＣＬＫ３）と第４のクロック信号（ＣＬＫ４）として、次段へ伝搬開始させるマスク回路（２３）と、該マスク回路（２３）の後段に接続され、前記第３のクロック信号（ＣＬＫ３）と前記第４のクロック信号（ＣＬＫ４）の異常を判定する判定回路（２７）とを備えていることを特徴とする。
【００１３】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記マスク回路（２３）が、前記第１のカウンタ（２１ａ）のカウント値が前記第１の所定値（Ａ１）に達したことを示す信号と、前記第２のカウンタ（２１ｂ）のカウント値が前記第３の所定値（Ａ２）に達したことを示す信号との論理積をとる第１及び第２の論理積回路（２４ａ，２４ｂ）を備えていることを特徴とする。
【００１４】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記マスク回路（２３）が、前記第１の論理積回路（２４ａ）の出力信号に基づいて、前記第１のクロック信号（ＣＬＫ１）を前記第３のクロック信号（ＣＬＫ３）として次段へ伝搬開始させる第１のマスク解除回路（２６ａ）と、前記第２の論理積回路（２４ｂ）の出力信号に基づいて、前記第２のクロック信号（ＣＬＫ２）を前記第４のクロック信号（ＣＬＫ４）として次段へ伝搬開始させる第２のマスク解除回路（２６ｂ）とを備えていることを特徴とする。
【００１５】
また、請求項５に記載の発明は、請求項３に記載の発明において、前記マスク回路（２３）が、前記第１のクロック信号（ＣＬＫ１）をクロック入力とし、前記第１の論理積回路（２４ａ）の出力をデータ入力とする第１のフリップフロップ（２５ａ）と、前記第２のクロック信号（ＣＬＫ２）をクロック入力とし、前記第２の論理積回路（２４ｂ）の出力をデータ入力とする第２のフリップフロップ（２５ｂ）と、前記第１のフリップフロップ（２５ａ）の出力信号に基づいて、前記第１のクロック信号（ＣＬＫ１）を前記第３のクロック信号（ＣＬＫ３）として次段へ伝搬開始させる第１のマスク解除回路（２６ａ）と、前記第２のフリップフロップ（２５ｂ）の出力信号に基づいて、前記第２のクロック信号（ＣＬＫ２）を前記第４のクロック信号（ＣＬＫ４）として次段へ伝搬開始させる第２のマスク解除回路（２６ｂ）とを備えていることを特徴とする。
【００１６】
また、請求項６に記載の発明は、請求項２乃至５のいずれかに記載の発明において、前記判定回路（２７）が、前記第３及び第４のクロック信号（ＣＬＫ３，ＣＬＫ４）を入力とし、前記第３のクロック信号（ＣＬＫ３）をもとに一定時間を生成する第３のカウンタ（２８ａ）又は第１の分周回路と、前記第４のクロック信号（ＣＬＫ４）をもとに一定時間を生成する第４のカウンタ（２８ｂ）又は第２の分周回路とを備えていることを特徴とする。
【００１７】
また、請求項７に記載の発明は、請求項２乃至６のいずれかに記載の発明において、前記判定回路（２７）が、前記第４のカウンタ（２８ｂ）又は前記第２の分周回路が定める一定時間の間に前記第３のクロック（ＣＬＫ３）のパルス数をカウントし、カウント値が正常範囲に入っているかを判定して前記第３又は第４のクロック周波数の異常及び停止を検出する第３の異常判定回路（２９ａ）と、前記第３のカウンタ（２８ａ）又は前記第１の分周回路が定める一定時間の間に前記第４のクロック（ＣＬＫ４）のパルス数をカウントし、カウント値が正常範囲に入っているかを判定して前記第３又は第４のクロック周波数の異常及び停止を検出する第４の異常判定回路（２９ｂ）とを備えていることを特徴とする。
【００１８】
また、請求項８に記載の発明は、請求項７に記載の発明において、前記第１乃至第４までの異常判定回路（２２ａ，２２ｂ，２９ａ，２９ｂ）が出力する異常判定信号の論理和回路（３０）を備えていることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、電源立上げ時などの過渡動作時においては、ＣＬＫ１及びＣＬＫ２の安定化待ち時間を生成するカウンタ１及びカウンタ２のカウント値を使用して過渡動作時におけるクロックの停止を検出する。また、カウンタ１とカウンタ２の両方が安定化待ち時間を経過した後の、定常動作時においては、安定な発振状態にあるクロックＣＬＫ３とＣＬＫ４を使用してクロックの周波数異常および停止を検出する。したがって、電源立ち上げ時などの過渡動作時から定常動作時に至るまで、より安定的なクロックの異常検出が実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係るクロック異常検出器の実施形態を説明するための回路構成図である。
【図２】図１における第１のカウンタ及び第２のカウンタ、第１の異常判定回路及び第２の異常判定回路の具体的な回路構成図である。
【図３】（ａ）乃至（ｊ）は、第１のカウンタ（非同期カウンタ１）と第２のカウンタ（非同期カウンタ２）と第１の異常判定回路（異常判定回路１）と第２の異常判定回路（異常判定回路２）との動作を説明するためのタイミングチャートを示す図である。
【図４】（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その１）である。
【図５】（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その２）である。
【図６】（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その３）である。
【図７】（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その４）である。
【図８】図１に示したマスク回路の動作を説明するための回路構成図である。
【図９】（ａ）乃至（ｊ）は、マスク回路の動作を説明するためのタイミングチャートを示す図（その１）である。
【図１０】（ａ）乃至（ｊ）は、マスク回路の動作を説明するためのタイミングチャートを示す図（その２）である。
【図１１】図１に示した判定回路の動作を説明するための回路構成図である。
【図１２】図１に示した論理和回路の動作を説明するための回路構成図である。
【図１３】特許文献２に記載されているクロック異常検出器の回路構成図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施形態について説明する。  
図１は、本発明に係るクロック異常検出器の実施形態を説明するための回路構成図で、図２は、図１における第１のカウンタ及び第２のカウンタ、第１の異常判定回路及び第２の異常判定回路の具体的な回路構成図である。
本発明の実施形態に係るクロック異常検出器は、電源立ち上げ時の過渡動作時及び定常動作時においてクロックの異常を検出するクロック異常検出器である。
【００２２】
第１のカウンタ２１ａは、第１のクロック信号ＣＬＫ１をカウントするものである。また、第２のカウンタ２１ｂは、第２のクロック信号ＣＬＫ２をカウントするものである。
また、第１の異常判定回路２２ａは、第１のカウンタ２１ａのカウント値が、第１の所定値Ａ１より大きい第２の所定値Ｂ１に達したときに、第２のカウンタ２１ｂのカウント値が第３の所定値Ａ２に達していなかった場合に、第２のクロックが異常であることを判定するものである。また、第２の異常判定回路２２ｂは、第２のカウンタ２１ｂのカウント値が、第３の所定値Ａ２より大きい第４の所定値Ｂ２に達したときに、第１のカウンタ２１ａのカウント値が第１の所定値Ａ１に達していなかった場合に、第１のクロックが異常であることを判定するものである。このようにして、電源立ち上げ時の発振器の故障検出が可能となる。
【００２３】
マスク回路２３は、第１のカウンタ２１ａ及び第２のカウンタ２１ｂに接続され、第１のカウンタ２１ａ及び第２のカウンタ２１ｂのカウント値が所定のカウント値に達したら、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２をそれぞれ第３のクロック信号ＣＬＫ３と第４のクロック信号ＣＬＫ４として、次段へ伝搬開始させるものである。
また、判定回路２７は、マスク回路２３の後段に接続され、第３のクロック信号ＣＬＫ３と第４のクロック信号ＣＬＫ４の異常を判定するものである。
【００２４】
また、マスク回路２３は、第１のカウンタ２１ａのカウント値が第１の所定値Ａ１に達したことを示す信号と、第２のカウンタ２１ｂのカウント値が第３の所定値Ａ２に達したことを示す信号との論理積をとる第１及び第２の論理積回路２４ａ，２４ｂを備えている。このようにして、両クロックが安定したことを表すマスク解除信号の生成が可能となる。
【００２５】
マスク回路２３は、第１のマスク解除回路２６ａと第２のマスク解除回路２６ｂとを備え、第１のマスク解除回路２６ａは、第１の論理積回路２４ａの出力信号に基づいて、第１のクロック信号ＣＬＫ１を第３のクロック信号ＣＬＫ３として次段へ伝搬開始させるものである。また、第２のマスク解除回路２６ｂは、第２の論理積回路２４ｂの出力信号に基づいて、第２のクロック信号ＣＬＫ２を第４のクロック信号ＣＬＫ４として次段へ伝搬開始させるものである。このようにして、マスク解除信号によってクロック伝搬開始は可能となる。
【００２６】
マスク回路２３は、第１のフリップフロップ２５ａと第２のフリップフロップ２５ｂと第１のマスク解除回路２６ａと第２のマスク解除回路２６ｂとを備え、第１のフリップフロップ２５ａは、第１のクロック信号ＣＬＫ１をクロック入力とし、第１の論理積回路２４ａの出力をデータ入力とするものである。また、第２のフリップフロップ２５ｂは、第２のクロック信号ＣＬＫ２をクロック入力とし、第２の論理積回路２４ｂの出力をデータ入力とするものである。
【００２７】
また、第１のマスク解除回路２６ａは、第１のフリップフロップ２５ａの出力信号に基づいて、第１のクロック信号ＣＬＫ１を第３のクロック信号ＣＬＫ３として次段へ伝搬開始させるものである。また、第２のマスク解除回路２６ｂは、第２のフリップフロップ２５ｂの出力信号に基づいて、第２のクロック信号ＣＬＫ２を第４のクロック信号ＣＬＫ４として次段へ伝搬開始させるものである。このようにして、非同期同期化が可能となる。
【００２８】
判定回路２７は、第３のカウンタ２８ａ又は第１の分周回路と第４のカウンタ２８ｂ又は第２の分周回路とを備え、第３のカウンタ２８ａ又は第１の分周回路は、第３のクロック信号ＣＬＫ３を入力とし、第３のクロック信号ＣＬＫ３をもとに一定時間を生成するものである。また、第４のカウンタ２８ｂ又は第２の分周回路は、第４のクロック信号ＣＬＫ４を入力とし、第４のクロック信号ＣＬＫ４をもとに一定時間を生成するものである。
【００２９】
さらに、判定回路２７は、第３の異常判定回路２９ａと第４の異常判定回路２９ｂとを備え、第３の異常判定回路２９ａは、第４のカウンタ２８ｂ又は第２の分周回路が定める一定時間の間に第３のクロックＣＬＫ３のパルス数をカウントし、カウント値が正常範囲に入っているかを判定して第３又は第４のクロック周波数の異常及び停止を検出するものである。また、第４の異常判定回路２９ｂは、第３のカウンタ２８ａ又は第１の分周回路が定める一定時間の間に第４のクロックＣＬＫ４のパルス数をカウントし、カウント値が正常範囲に入っているかを判定して第３又は第４のクロック周波数の異常及び停止を検出するものである。
【００３０】
論理和回路３０は、第１乃至第４までの異常判定回路２２ａ，２２ｂ，２９ａ，２９ｂが出力する異常判定信号の論理和を得るものである。
このような構成により、クロックＣＬＫ１を第１のカウンタ（非同期カウンタ１）２１ａに入力し、ＣＬＫ２を第２のカウンタ（非同期カウンタ２）２１ｂに入力し、電源立ち上げ時の周波数の安定化に必要な待ち時間を経た後の安定化クロックＣＬＫ３及びＣＬＫ４を生成してクロック比較回路（判定回路）２７に入力する。第１の異常判定回路（異常判定回路１）２２ａにおいては、第１のカウンタ（非同期カウンタ１）２１ａが所定のカウント値に到達したときに、ＣＬＫ２に基づいて第２のカウンタ（非同期カウンタ２）２１ｂが所定のカウント値に到達しているかを判定して異常１を検出する。
【００３１】
また、第２の異常判定回路（異常判定回路２）２２ｂにおいては、第２のカウンタ（非同期カウンタ２）２１ｂが所定のカウント値に到達した時に、ＣＬＫ１に基づいて第１のカウンタ（非同期カウンタ１）２１ａが所定のカウント値に到達しているかを判定して異常２を検出する。
さらに、次段の定常動作時クロック比較回路においてＣＬＫ３のクロック数をＣＬＫ４から生成した一定時間に基づいて計数してＣＬＫ３又はＣＬＫ４の周波数異常及び停止を判定して異常３を検出し、ＣＬＫ４のクロック数をＣＬＫ３から生成した一定時間に基づいて計数してＣＬＫ４又はＣＬＫ３の周波数異常及び停止を判定して異常４を検出する。このように、異常１から異常４を検出することで、電源立上げ時などの過渡動作時から定常動作時における、クロックの安定的な異常検出が可能となる。
【００３２】
図３（ａ）乃至（ｊ）は、第１のカウンタ（非同期カウンタ１）と第２のカウンタ（非同期カウンタ２）と第１の異常判定回路（異常判定回路１）と第２の異常判定回路（異常判定回路２）との動作を説明するためのタイミングチャートを示す図である。
第１のカウンタ（非同期カウンタ１）２１ａにおいては、クロックＣＬＫ１を入力とし、ＣＬＫ１の安定化待ち時間に相当するカウント値Ａ１に達すると信号Ａ１＝“Ｈ”を出力し、さらに、一定時間経過後に信号Ｂ１＝“Ｈ”を出力する。
【００３３】
第２のカウンタ（非同期カウンタ２）２１ｂにおいては、クロックＣＬＫ２を入力とし、ＣＬＫ２の安定化待ち時間に相当するカウント値Ａ２に達すると信号Ａ２＝“Ｈ”を出力し、さらに、一定時間経過後に信号Ｂ２＝“Ｈ”を出力する。
信号Ａ２、信号Ｂ１は異常判定回路１へ、信号Ａ１，信号Ｂ２は、第２の異常判定回路２２ｂに入力される。
【００３４】
第１の異常判定回路２２ａにおいては、第１のカウンタ（非同期カウンタ１）２１ａから入力される信号Ｂ１の立ち上がりエッジを使用して、異常１の出力を決定する。信号Ｂ１の立ち上がりエッジにおいて、第２のカウンタ（非同期カウンタ２）２１ｂから入力される信号Ａ２＝“Ｌ”のとき、電源立上げ当初からＣＬＫ２が停止しているものとみなし、異常１＝“Ｈ”に設定する。また、信号Ｂ１の立ち上がりエッジにおいて、信号Ａ２＝“Ｈ”のとき、ＣＬＫ２は動作しているものとみなし、異常１＝“Ｌ”に設定する。
【００３５】
また、第２の異常判定回路２２ｂにおいては、第２のカウンタ（非同期カウンタ２）２１ｂから入力される信号Ｂ２の立ち上がりエッジを使用して、異常２の出力を決定する。信号Ｂ２の立ち上がりエッジにおいて、第１のカウンタ（非同期カウンタ１）２１ａから入力される信号Ａ１＝“Ｌ”のとき、電源立上げ当初からＣＬＫ１が停止しているものとみなし、異常２＝“Ｈ”に設定する。また、信号Ｂ２の立ち上がりエッジにおいて、信号Ａ１＝“Ｈ”のとき、ＣＬＫ１は動作しているものとみなし、異常２＝“Ｌ”に設定する。
【００３６】
上述した図１及び図２では、第１及び第２のカウンタ（非同期カウンタ１及び２）２１ａ，２１ｂを用いているが、非同期カウンタに代えて同期カウンタを用いてもよい。非同期カウンタの場合、電源立上げ時の最初のクロック数発分において、クロックがヒゲのようにでたり、クロックのハイレベルの電圧値が低電圧で動作したりすることによって発生する、カウントアップの誤動作を防止することができる。そのため、クロックが安定するまでの安定化待ち時間を確保するためのカウンタとして、非同期カウンタが好ましい。
【００３７】
なお、本発明において、所定値Ｂ１は所定値Ａ１より大きい（同様に所定値Ｂ２は所定値Ａ２より大きい）。これは、ＣＬＫ１の安定化待ち時間に相当するカウント値Ａ１に達し、さらに一定時間経過後にカウント値がＢ１に達することを意味している。そのため、アップカウンタ，ダウンカウンタ及びその他のカウンタであろうと、カウントした個数であるカウント値として、所定値Ｂ１は所定値Ａ１より大きいということである。
【００３８】
次に、第１及び第２の異常検出回路（動作開始時期がずれている場合）について以下に説明する。
ＣＬＫ１を生成する発振回路及びその周辺回路と、ＣＬＫ２を生成する発振回路及びその周辺回路が同一の回路で、レイアウト的にも配置方法を同じにした場合、ＣＬＫ１及びＣＬＫ２の周波数や動作開始時期はほぼ一致する。
【００３９】
しかし、製造上のばらつきなどの要因により、ＣＬＫ１及びＣＬＫ２の周波数や動作開始時期を完全に一致させることは困難である。
したがって、第１の異常判定回路２２ａ及び第２の異常判定回路２２ｂにおいて、ＣＬＫ１及びＣＬＫ２の周波数や動作開始時期が変動した場合の動作について、図４乃至図７のタイミングチャートを用いて説明する。
【００４０】
図４（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その１）で、図５（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その２）で、電源立ち上げ時等の過渡動作時、ＣＬＫ１の周波数ｆ１がＣＬＫ２の周波数ｆ２より高い場合又はＣＬＫ１の動作開始がＣＬＫ２の動作開始よりも早かった場合の第１及び第２の異常判定回路のタイミングチャートを示しており、図４（ａ）乃至（ｆ）は、時間差Ａ２−Ａ１が設定時間Ｂ１−Ａ１の範囲内である場合、図５（ａ）乃至（ｆ）は、時間差Ａ２−Ａ１が設定時間Ｂ１−Ａ１の範囲を超えた場合を示している。
【００４１】
図４（ａ）乃至（ｆ）及び図５（ａ）乃至（ｆ）において、時間差Ａ２−Ａ１は、製造上のばらつきなどの要因により、ＣＬＫ１及びＣＬＫ２の周波数や動作開始時期が変動することに起因して発生する、信号Ａ１が変化してから信号Ａ２が変化するまでの時間差であり、設定時間Ｂ１−Ａ１は、第１のカウンタ（非同期カウンタ１）２１ａの出力信号Ａ１を変化させてから信号Ｂ１を変化させるまでの設定時間である。
【００４２】
図４（ａ）乃至（ｆ）に示すように、時間差Ａ２−Ａ１が設定時間Ｂ１−Ａ１の範囲内である場合、信号Ｂ１の最初の立ち上がりエッジのタイミングにおいて信号Ａ２＝“Ｈ”であるため、ＣＬＫ２は動作しているものと判断し、異常１＝“Ｌ”を継続する。
また、図５（ａ）乃至（ｆ）に示すように、時間差Ａ２−Ａ１が設定時間Ｂ１−Ａ１の範囲を超えた場合、信号Ｂ１の最初の立ち上がりエッジのタイミングにおいて信号Ａ２＝“Ｌ”であるため、一旦ＣＬＫ２は停止しているものと判断し、異常１＝“Ｈ”を出力するが、信号Ｂ１の次の立ち上がりエッジのタイミングにおいて信号Ａ２＝“Ｈ”であるため、ＣＬＫ２は動作しているものと判断し、異常１＝“Ｌ”に戻る。
【００４３】
図６（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その３）で、図７（ａ）乃至（ｆ）は、第１及び第２の異常判定回路のタイミングチャートを示す図（その４）で、電源立ち上げ時等の過渡動作時、ＣＬＫ１の周波数ｆ１がＣＬＫ２の周波数ｆ２より低い場合又はＣＬＫ１の動作開始がＣＬＫ２の動作開始よりも遅かった場合の第１及び第２の異常判定回路のタイミングチャートを示しており、図６（ａ）乃至（ｆ）は、時間差Ａ１−Ａ２が設定時間Ｂ２−Ａ２の範囲内である場合、図７（ａ）乃至（ｆ）は、時間差Ａ１−Ａ２が設定時間Ｂ２−Ａ２の範囲を超えた場合を示している。
【００４４】
図６（ａ）乃至（ｆ）及び図７（ａ）乃至（ｆ）において、時間差Ａ１−Ａ２は、製造上のばらつきなどの要因により、ＣＬＫ１及びＣＬＫ２の周波数や動作開始時期が変動することに起因して発生する、信号Ａ２が変化してから信号Ａ１が変化するまでの時間差であり、設定時間Ｂ２−Ａ２は、第２のカウンタ（非同期カウンタ２）２１ｂの出力信号Ａ２を変化させてから信号Ｂ２を変化させるまでの設定時間である。
【００４５】
図６（ａ）乃至（ｆ）に示すように、時間差Ａ１−Ａ２が設定時間Ｂ２−Ａ２の範囲内である場合、信号Ｂ２の最初の立ち上がりエッジのタイミングにおいて信号Ａ１＝“Ｈ”であるため、ＣＬＫ１は動作しているものと判断し、異常２＝“Ｌ”を継続する。
また、図７（ａ）乃至（ｆ）に示すように、時間差Ａ１−Ａ２が設定時間Ｂ２−Ａ２の範囲を超えた場合、信号Ｂ２の最初の立ち上がりエッジのタイミングにおいて信号Ａ１＝“Ｌ”であるため、一旦ＣＬＫ１は停止しているものと判断し、異常２＝“Ｈ”を出力するが、信号Ｂ２の次の立ち上がりエッジのタイミングにおいて信号Ａ１＝“Ｈ”であるため、ＣＬＫ１は動作しているものと判断し、異常２＝“Ｌ”に戻る。
【００４６】
図８は、図１に示したマスク回路の動作を説明するための回路構成図で、図９（ａ）乃至（ｊ）は、マスク回路の動作を説明するためのタイミングチャートを示す図（その１）で、図１０（ａ）乃至（ｊ）は、マスク回路の動作を説明するためのタイミングチャートを示す図（その２）で、図９（ａ）乃至（ｊ）は、信号Ａ１が“Ｈ”になった後で信号Ａ２が“Ｈ”となる場合、図１０（ａ）乃至（ｊ）は、信号Ａ２が“Ｈ”になった後で信号Ａ１が“Ｈ”となる場合を示している。
【００４７】
図８に示すように、論理積回路１は信号Ａ１と信号Ａ２の論理積をとり、信号Ｃ１を出力する。すなわち、第１の論理積回路２４ａにおける出力の信号Ｃ１は、ＣＬＫ１及びＣＬＫ２の両方のクロックが、電源立ち上げ時等の過渡動作時における安定化待ち時間を経過後、安定に周波数出力可能な定常状態に移行したことを示す信号である。
次に、信号Ｃ１は、第１のフリップフロップ２５ａにおいて、ＣＬＫ１をクロック入力とするフリップフロップのデータ入力へ接続され、ＣＬＫ１に同期化された信号Ｄ１に変換されて出力される。第１のマスク解除回路２６ａにおいては、信号Ｄ１とＣＬＫ１の論理積をとった信号をＣＬＫ３として出力する。信号Ｄ１＝“Ｌ”のときＣＬＫ３＝“Ｌ”固定となり、信号Ｄ１＝“Ｈ”のときＣＬＫ３＝ＣＬＫ１となり、次段の回路へクロック信号を出力する。
【００４８】
また、第２の論理積回路２４ｂは信号Ａ２と信号Ａ１の論理積をとり、信号Ｃ２を出力する。すなわち、論理積回路２における出力の信号Ｃ２は、ＣＬＫ２及びＣＬＫ１の両方のクロックが、電源立ち上げ時等の過渡動作時における安定化待ち時間を経過後、安定に周波数出力可能な定常状態に移行したことを示す信号である。
次に、信号Ｃ２は、第２のフリップフロップ２５ｂにおいて、ＣＬＫ２をクロック入力とするフリップフロップのデータ入力へ接続され、ＣＬＫ２に同期化された信号Ｄ２に変換されて出力される。第２のマスク解除回路２６ｂにおいては、信号Ｄ２とＣＬＫ２の論理積をとった信号をＣＬＫ４として出力する。信号Ｄ２＝“Ｌ”のときＣＬＫ４＝“Ｌ”固定となり、信号Ｄ２＝“Ｈ”のときＣＬＫ４＝ＣＬＫ２となり、次段の回路へクロック信号を出力する。
【００４９】
図９（ａ）乃至（ｊ）及び図１０（ａ）乃至（ｊ）に示すように、信号Ａ１が“Ｈ”になるタイミングと信号Ａ２が“Ｈ”になるタイミングが異なっていても、信号Ｃ１と信号Ｃ２が“Ｈ”となるタイミングが一致しているため、ＣＬＫ３及びＣＬＫ４の動作開始タイミングの時間差は、以下のように、
｜（ＣＬＫ１の周期）×（信号Ｃ１の同期化に要するクロック数）−（ＣＬＫ２の周期）×（信号Ｃ２の同期化に要するクロック数）｜＋（ＣＬＫ１の周期またはＣＬＫ２の周期）
以内となる。
【００５０】
すなわち、図８に示す回路構成において、ＣＬＫ１及びＣＬＫ２の両方のクロックがそれぞれ必要とする安定化待ち時間が確保され、ＣＬＫ３及びＣＬＫ４の動作開始タイミングがほぼ一致する。これにより、次段に接続される回路において、ＣＬＫ３とＣＬＫ４の動作開始タイミングはほぼ一致し、ＣＬＫ３のみが動作を開始するか、又はＣＬＫ４のみが動作を開始することによる、次段の回路でのクロックの停止の誤判定を防止することが可能となる。
【００５１】
図１及び図８において、論理積回路は１個以上あればよい。１個の場合は、第１の論理積回路２４ａは信号Ａ１と信号Ａ２の論理積をとり、信号Ｃ１を出力し、その出力Ｃ１を次段の各フリップフロップ２５ａ，２５ｂに入力すればよい。
図１１は、図１に示した判定回路の動作を説明するための回路構成図で、定常動作時のクロック比較回路の例を示している。定常動作時のクロック比較回路は、第３カウンタ２８ａと第４のカウンタ２８ｂと第３の異常判定回路２９ａと第４の異常判定回路２９ｂとで構成され、クロック入力ＣＬＫ３及びＣＬＫ４の周波数が安定した状態において、周波数の異常又は停止を検出する。
【００５２】
第３のカウンタ２８ａにおいては、クロック入力ＣＬＫ３から、ＣＬＫ３の１周期よりも長い周期で、かつ、周波数の異常検出精度に適した一定時間が生成される。また、第４のカウンタ２８ｂにおいては、クロック入力ＣＬＫ４から、ＣＬＫ４の１周期よりも長い周期で、かつ、周波数の異常検出精度に適した一定時間が生成される。
次に、第３の異常判定回路２９ａにおいては、第４のカウンタ２８ｂが生成した一定時間内のＣＬＫ３のクロック数を計数し、クロック数が正常範囲内であれば異常３＝“Ｌ”を出力し、正常範囲外であれば異常３＝“Ｈ”を出力する。このとき、正常と異常の境界を定めるクロック数の判定値は、ＣＬＫ３及びＣＬＫ４の許容される周波数の変動量から決定することが出来る。さらに、異常３＝“Ｌ”の状態から異常３＝“Ｈ”へ遷移するときのクロック数の判定値と、異常３＝“Ｈ”の状態から異常３＝“Ｌ”へ遷移するときのクロック数の判定値にヒステリシスを持たせることも可能である。
【００５３】
また、第４の異常判定回路２９ｂにおいては、第３のカウンタ２８ａが生成した一定時間内のＣＬＫ４のクロック数を計数し、クロック数が正常範囲内であれば異常４＝“Ｌ”を出力し、正常範囲外であれば異常４＝“Ｈ”を出力する。このとき、正常と異常の境界を定めるクロック数の判定値は、ＣＬＫ４及びＣＬＫ３の許容される周波数の変動量から決定することができる。さらに、異常４＝“Ｌ”の状態から異常４＝“Ｈ”へ遷移するときのクロック数の判定値と、異常４＝“Ｈ”の状態から異常４＝“Ｌ”へ遷移するときのクロック数の判定値にヒステリシスを持たせることも可能である。
【００５４】
なお、ＣＬＫ３をもとに一定時間を生成する第３のカウンタ２８ａと、ＣＬＫ４をもとに一定時間を生成する第４のカウンタ２８ｂは、分周回路で構成しても良い。
図１２は、図１に示した論理和回路の動作を説明するための回路構成図で、論理和回路３０においては、電源立ち上げ時などの過渡動作時にＣＬＫ２が停止していた場合の異常１と、ＣＬＫ１が停止していた場合の異常２と、定常動作時にＣＬＫ３とＣＬＫ４のどちらかのクロックの周波数が異常又は停止していた場合の異常３と、異常４の論理和を出力する。
【００５５】
以上のように、本発明に係るクロック異常検出器によれば、異常検出の対象となる２つのクロックに対し、定常動作時以外の電源立上げ時等の区間も含め、より安定したクロックの異常検出を実現できる。
以上、本発明によるクロック異常検出器の実施形態の構成及び動作を詳述したが、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。
【００５６】
また、本発明の要旨を逸脱することなく、種々の変形変更が可能であり、例えば、第１及び第２のカウンタ（非同期カウンタ１，２）から出力される信号Ａ１、信号Ｂ１及び信号Ａ２、信号Ｂ２は非同期カウンタのカウント値をデコードして生成してもよい。
また、図１に示す、第１及び第２のカウンタ（非同期カウンタ１，２）、第１及び第２の異常判定回路、第１及び第２の論理積回路、第１及び第２のフリップフロップ、第１及び第２のマスク解除回路、第３及び第４のカウンタ、第３及び第４の異常判定回路、論理和回路の各回路で使用する論理素子の選定は自由である。
また、第３及び第４のカウンタ、第３及び第４の異常判定回路は、定常動作時にクロック周波数の異常や停止を検出できる構成になっていれば、その構成は問わない。
【符号の説明】
【００５７】
１１乃至１４  分周回路
１５，１６  クロック比較器
２１ａ  第１のカウンタ（非同期カウンタ１）
２１ｂ  第２のカウンタ（非同期カウンタ２）
２２ａ  第１の異常判定回路（異常判定回路１）
２２ｂ  第２の異常判定回路（異常判定回路２）
２３  マスク回路
２４ａ  第１の論理積回路（論理積回路１）
２４ｂ  第２の論理積回路（論理積回路２）
２５ａ  第１のフリップフロップ（フリップフロップ１）
２５ｂ  第２のフリップフロップ（フリップフロップ２）
２６ａ  第１のマスク解除回路（マスク解除回路１）
２６ｂ  第２のマスク解除回路（マスク解除回路２）
２７  判定回路
２８ａ  第３のカウンタ（カウンタ３）
２８ｂ  第４のカウンタ（カウンタ４）
２９ａ  第３の異常判定回路（異常判定回路３）
２９ｂ  第４の異常判定回路（異常判定回路４）
３０  論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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