(57)【要約】【課題】従来のＣＭＯＳプロセスで電荷結合素子（ＣＣＤ）を製造する方法を提供する。【解決手段】多数の単一層ポリシリコンゲートが、ゲート間のギャップと共に、as-grown（アズグロウン）状態のネイティブな不純物濃度を持つシリコン基板上に形成される。ギャップ内のシリコンへの不純物添加を妨げる一方、ゲートを選択的に不純物添加するようにマスクが用いられる。これと同様に、ギャップ内のシリサイド形成を妨げる一方で、ゲートを選択的にシリサイド化するようにマスキングが用いられてもよい。従来のソース・ドレイン処理手順がＣＣＤに対する入力／出力拡散を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
相補型金属酸化膜半導体（ＣＭＯＳ）プロセスで電荷結合素子（ＣＣＤ）を製造する方法であって、
電荷キャリア領域を有する基板を提供する工程と、
前記電荷キャリア領域上にゲート酸化物層を形成する工程と、
前記ゲート酸化物層上に単一層ポリシリコンを堆積させて、このポリシリコン層をパターン化して、個々の単一層ポリシリコンゲートおよびこれらの間の複数のギャップを画定することによって、前記ゲート酸化物層上に複数の単一層ポリシリコンゲートを形成する工程と、
前記ギャップおよび前記ゲートのそれぞれにほぼ整合する、マスクされる領域およびマスクされない領域を画定するようにマスクを配置する工程と、
前記複数の単一層ポリシリコンゲートのそれぞれに対応する前記マスクされない領域に選択的に不純物を添加する工程であって、前記マスクされる領域が前記ギャップ領域への不純物の侵入を妨げる工程とを備えたＣＣＤ製造方法。
【請求項２】
請求項１において、さらに、
前記単一層ポリシリコンゲート中で前記不純物をさらに拡散させるように前記単一層ポリシリコンゲートにアニール処理を施す工程を備えたＣＣＤ製造方法。
【請求項３】
請求項１において、イオン注入によって前記不純物が添加されるＣＣＤ製造方法。
【請求項４】
請求項１において、１つまたはそれ以上の前記ポリシリコンゲートに対する前記不純物がＰ型であるＣＣＤ製造方法。
【請求項５】
請求項１において、１つまたはそれ以上の前記ポリシリコンゲートに対する前記不純物がＮ型であるＣＣＤ製造方法。
【請求項６】
請求項１の方法において、少なくとも1ヶ所のマスクされた領域が、少なくとも1つの前記ゲートにおける端部の少なくとも一部にわたって延びるＣＣＤ製造方法。
【請求項７】
請求項１において、前記マスクが、前記基板上の前記マスクされる領域以外の場所で１つまたはそれ以上のＮ型電界効果トランジスタまたはＰ型電界効果トランジスタを画定するためにも使用されるＣＣＤ製造方法。
【請求項８】
請求項１において、不純物濃度の低いas-grown（アズグロウン）状態の基板が使用されるＣＣＤ製造方法。
【請求項９】
請求項1において、さらに、
前記ＣＭＯＳプロセスの一部である追加の注入による前記ギャップへの侵入を妨げるようにマスクを配置する工程を備えたＣＣＤ製造方法。
【請求項１０】
請求項９において、前記注入が、ソース・ドレイン拡張部注入および低不純物ドレイン注入からなるグループから選ばれるＣＣＤ製造方法。
【請求項１１】
請求項１において、前記ポリシリコンゲートが添加される不純物雰囲気で形成されるＣＣＤ製造方法。
【請求項１２】
請求項1において、ＭＯＳトランジスタ構造を形成するために用いられるものと同一のソース／ドレイン構造が、電荷の導入または取出しをするために少なくとも１つのゲートに隣接して配置されているＣＣＤ製造方法。
【請求項１３】
請求項１において、さらに、
前記ＣＣＤ装置を作製するために用いられるものと同一の基板、マスク工程および不純物添加工程を用いて、Ｎ型ＦＥＴおよびＰ型ＦＥＴを含むＣＭＯＳ回路において一般に使用されるデバイスを作製する工程を備えたＣＣＤ製造方法。
【請求項１４】
請求項１において、さらに、
少なくとも１つの単一層ポリシリコンゲート上に金属シリサイド領域を形成する工程を備えたＣＣＤ製造方法。
【請求項１５】
請求項１４において、金属シリサイドをパターン化するために使用されたマスクがさらに、少なくとも１つの前記ギャップにおける金属シリサイド形成を妨げるＣＣＤ製造方法。
【請求項１６】
請求項１４において、金属シリサイドをパターン化するために使用されたマスクが、ポリシリコン領域上または拡散領域上におけるシリサイドの形成を妨げることによって、前記基板上のこれら領域以外の場所で抵抗器を画定するためにも使用されるＣＣＤ製造方法。
【請求項１７】
請求項１４において、金属シリサイドをパターン化するために使用されたマスクがさらに、少なくとも１つの前記ゲートの周端部の少なくとも一部上のシリサイド形成を妨げるＣＣＤ製造方法。
【請求項１８】
請求項１において、１つまたはそれ以上の数のゲートが互いに十分に近接し、これにより、ソース・ドレイン拡張部スペーサ絶縁体がゲート間のギャップに充填し、シリサイドがゲートには形成されるが、ギャップ内での形成は妨げられるＣＣＤ製造方法。
【請求項１９】
相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでの電荷結合素子（ＣＣＤ）を製造する方法であって、
電荷キャリア領域を有する基板を提供する工程と、
基板のas-grown（アズグロウン）状態でのネイティブな不純物濃度を保つ工程と、
電荷キャリア領域上にゲート酸化物層を形成する工程と、
ゲート酸化物層上に単一層ポリシリコンを堆積させて、このポリシリコン層をパターン化して、個々の単一層ポリシリコンゲートおよびこれらの間の複数のギャップを画定することによって、前記ゲート酸化物層上に複数の単一層ポリシリコンゲートを形成する工程とを備えたＣＣＤ製造方法。
【請求項２０】
請求項１９の方法において、さらに、
前記ギャップおよび前記ゲートのそれぞれにほぼ整合する、マスクされる領域およびマスクされない領域を画定するようにマスクを配置する工程と、
前記複数の単一層ポリシリコンゲートのそれぞれに対応する前記マスクされない領域に選択的に不純物を添加する工程であって、前記マスクされる領域が、注入される前記不純物の前記ギャップ領域への侵入を妨げる工程とを備えたＣＣＤ製造方法。
【請求項２１】
請求項２０において、さらに、
前記単一層ポリシリコンゲート中で前記不純物をさらに拡散させるように前記単一層ポリシリコンゲートにアニール処理を施す工程を備えたＣＣＤ製造方法。
【請求項２２】
請求項２０において、イオン注入によって前記不純物が添加されるＣＣＤ製造方法。
【請求項２３】
請求項２０において、少なくとも1ヶ所のマスクされた領域が、少なくとも1つの前記ゲートにおける端部の少なくとも一部にわたって延びるＣＣＤ製造方法。
【請求項２４】
請求項２０において、前記マスクが、前記基板上の前記マスクされる領域以外の場所で１つまたはそれ以上のＮ型電界効果トランジスタまたはＰ型電界効果トランジスタを画定するためにも使用されるＣＣＤ製造方法。
【請求項２５】
請求項２０において、さらに、注入工程による前記ギャップへの侵入を妨げるように注入マスクを配置する工程を備えたＣＣＤ製造方法。
【請求項２６】
請求項２５において、前記注入工程が、前記ＣＭＯＳプロセスの一部であるソース・ドレイン拡張部工程および低不純物ドレイン注入工程からなるグループから選択されるＣＣＤ製造方法。
【請求項２７】
請求項１９において、前記ポリシリコンゲートが添加される不純物雰囲気で形成されるＣＣＤ製造方法。
【請求項２８】
請求項１９において、ＣＭＯＳトランジスタ構造を形成するために用いられるものと同一のソース／ドレイン構造が、電荷の導入または取出しをするために少なくとも１つのゲートに隣接して配置されているＣＣＤ製造方法。
【請求項２９】
請求項１９において、さらに、
前記ＣＣＤ装置を作製するために使用されるものと同一の基板、マスク工程および不純物添加工程を用いて、ＣＭＯＳ回路で一般的に使用される１つまたはそれ以上のデバイスを作製する工程を備えたＣＣＤ製造方法。
【請求項３０】
相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでの電荷結合素子（ＣＣＤ）を製造する方法であって、
電荷キャリア領域を有する基板を提供する工程と、
前記基板のas-grown（アズグロウン）状態でのネイティブな不純物濃度を保つ工程と、
前記電荷キャリア領域上にゲート酸化物層を形成する工程と、
前記ゲート酸化物層上に導電性材料の層を堆積させて、この該導電性材料の層をパターン化して、個々のゲートおよびゲート間の複数のギャップを画定することによって、ゲート酸化物層上に複数のゲートを形成する工程と、
前記ＣＭＯＳプロセスで利用可能なフォトマスキング工程の利用によって、さらなる処理の間、前記ギャップにおける不純物添加を妨げる工程とを備えたＣＣＤ製造方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は２００５年３月２８日に出願された米国特許出願第11/091,722号の継続出願である。上記出願の全内容は参照によって本明細書に引用したものとする。
【技術分野】
【０００２】
本発明はモノリシック構造の半導体素子に関する発明であり、特に標準の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでの電荷結合素子（ＣＣＤ）の製造方法に関するものである。
【背景技術】
【０００３】
ＣＣＤ装置は現在、デジタルカメラやその他の製品のイメージセンサとして広く一般的に採用されており、電子電荷パケットを転送する要素の配列からなる。個々の要素は、一般的に１つまたはそれ以上の数の誘電体の層の上に多数の多結晶シリコン（以後「ポリシリコン」と称する）の層を堆積して製造される、１つまたはそれ以上の数のゲートを有する。しかし、ほとんどのＣＣＤに用いられる製造方法が、撮像ＣＣＤを最適化するようにカスタマイズされているため、比較的高価となっている。また、一般的に、標準的なＣＣＤプロセスによってＣＭＯＳ回路を製造できない。
【０００４】
これに対して、単一のポリシリコンのみを用いる新たなＣＣＤ製造技術は特に魅力的である。ここで教示するように、この方法は標準ＣＭＯＳ製造技術と互換性があるようにされることが可能であり、ＣＣＤとＣＭＯＳ回路を同一のチップ上に集積することが極めて容易となる。単一ポリシリコン層のみを有するＣＣＤ装置を製造することの利点はこれまでに認識されている。例えば、Okada,Y.による1999 IEEE Workshop on Charged Couple Devices and Advance Image Sensor, June10-12,1999に発表した“Core Performance of FT-/CCD Image Sensor with Single Layer of Poly-Silicon Electrode”という論文の中でそれが認識されている。Hynecekに特許され、その後Isetex社に譲渡された米国特許第6,369,413号を参照のこと。
【発明の開示】
【０００５】
本発明は、デジタル論理回路とアナログ回路を製造するように元来設計された従来のＣＭＯＳプロセスを用いて電荷結合素子（ＣＣＤ）を製造する製造方法に関する。このプロセスはポリシリコンの単一層を用いる。
【０００６】
本発明の好ましい実施形態によると、ＣＣＤは、シリコン基板の上の活性領域上に位置し、ギャップによって離間された平行な帯体形状の多数の隣接するポリシリコンゲートから構成される。本発明において、ゲート下に位置するシリコン活性領域は、従来のＣＭＯＳプロセスにおける、いわゆる「ネイティブ」電界効果トランジスタ（native ＦＥＴ（ネイティブ基板型ＦＥＴ））で用いられるタイプとなるように選択される。このネイティブなシリコン領域は、バルクまたはエピタキシャルのいずれであっても、シリコン出発材料と同一の低不純物濃度を持つ。これまでに報告された単一のポリシリコンのＣＣＤのいくつかの製造方法は、ギャップ内のシリコン基板に不純物添加するために埋め込みチャネル型注入および特殊な注入を必要とした。ネイティブな活性領域を代わりに用いることで、ギャップにおける不純物添加を追加することなく、高性能な表面チャネル型ＣＣＤを製造することができる。
【０００７】
従来のＣＭＯＳ製造プロセスでは、「ソース・ドレイン拡張部」領域または「低不純物ドレイン」領域と一般的に称されるものを生成するために、低濃度不純物注入が適用される。この注入は、注入がＦＥＴゲートに自己整合して、ゲートに直接隣接するシリコン基板の領域に不純物添加するように適用される。本発明によると、ＣＣＤエリア、特にＣＣＤゲート間のギャップからこの注入を阻止するためにマスクが用いられる。
【０００８】
ＦＥＴは従来のＣＭＯＳプロセスにおいて重Ｎ型注入添加または重Ｐ型注入添加を適用することで形成され、この注入添加がＦＥＴのゲートならびにそれに隣接するＦＥＴのソース領域およびドレイン領域を同時に不純物添加する。ゲートは、この注入がゲートの真下に位置する基板領域に届かないようにしている。その結果、自己整合したソース・ゲート・ドレイン構造が形成される。このプロセスにおけるＣＣＤの製造では、ＣＣＤギャップからこの注入を阻止する一方、ゲートに不純物添加を許可するためにマスクを使用することが必要である。ゲートの両側部上の小さい帯体のポリシリコンも同様にマスクで阻止され、その結果、マスクの整合が不完全な場合でもこの注入がギャップに届かないことを保証している。この注入を活性化させるアニール処理中に、注入によって導入された不純物はゲート領域全体に拡散する。
【０００９】
このようなソース・ドレイン注入の選択的マスキングが本発明の独自の特徴の１つである。この工程に用いられるマスクは、一般的にＣＭＯＳプロセスでＮ型またはＰ型注入領域を画定するために用いられるマスクと同一のマスクでよい。Ｎ型ゲートとＰ型ゲートの両方がこのように生成されてもよく、その結果、ＣＣＤにおける異なる２つのゲートしきい値電圧の選択ができる。２つのゲートタイプは一つのＣＣＤに共に存在することができる。
【００１０】
次に続く工程では、低ゲート抵抗率を提供するためにゲートの頂部に金属シリサイドを形成することに使用される金属も、ゲート間のギャップにおいてシリサイドが形成することを妨げるために、マスクされてもよい。この目的で使用されるマスクは、従来のＣＭＯＳプロセスにおいてシリサイド化されていないポリシリコン抵抗器を選択的に生成するために通常使用されるマスクでよい。極めて小さいギャップの場合は、このマスクの使用は必要ない。なぜなら、ソース・ドレイン拡張部を画定するスペーサ領域がギャップを完全に被覆し、シリサイドの形成を防ぐからである。
【００１１】
したがって、本発明の利点の１つは、元来ＣＭＯＳ回路のみを対象としたＣＭＯＳ製造方法でＣＣＤが作製されるという事実から提供される。ＣＭＯＳプロセスで製造されるシリコンウェハは大量生産されるので、ＣＭＯＳプロセスはほとんどの製造元によって上手く管理され、かつ生産高も大きい。このような大量生産型のＣＭＯＳプロセスでＣＣＤが製造されることは、このプロセスの結果得られるチップが特殊なプロセスを用いて得られるチップよりも比較的に安価であるということを意味する。
【００１２】
別の利点は、イオン注入および／またはゲートの一部を金属シリサイドに変化させることを通してゲートの導電性をより高めることができるので、ＣＣＤの転送速度がより速くなることである。
【００１３】
さらに別の利点は、ＣＭＯＳ論理およびＣＭＯＳアナログ回路をＣＣＤと共にモノリシックで組み込むことが出来るという事実から提供される。特に、デジタルＣＭＯＳ処理論理または一般のアナログＣＭＯＳ回路を用いるよりもＣＣＤを用いた方がより効率良く処理できる、多くのアナログ動作およびデジタル動作が存在する。一般的なＣＭＯＳ回路と同一のチップ上にＣＣＤが存在できることにより、ＣＣＤを活用した方がより効率の良い場合はＣＣＤを使用し、ＣＭＯＳ回路を活用した方がより効率が良い場合はＣＭＯＳ回路を使用するという柔軟性を回路設計者に許与する。さらに、このことは同一チップ上において、他の場合では不可能である、ＣＭＯＳ要素とＣＣＤ要素との相乗効果的な連携作用を可能とする。
【００１４】
本発明を利用した製品は、デジタルスチルカメラおよびデジタルビデオカメラの両方において有利となるばかりでなく、無線ローカルエリアネットワーク（ＬＡＮ）に用いられる無線受信機もしくは無線送信機または携帯電話のような通信および携帯用消費者製品応用の分野において有利となりうる。
【００１５】
本発明の上記、また上記以外に述べられた目的、特徴、および利点は、以下に示した本発明における好ましい実施形態に関する具体的な説明と、添付された図面から明らかとなる。図中に使用される同一参照符号は異なる図面で使われている場合も同じ部分を示している。これらの図は必ずしも縮尺通りではなく、重点はむしろ本発明の発明原理を示すことに置かれている。
【発明を実施するための最良の形態】
【００１６】
本発明の好ましい実施形態の説明を以下に記載する。
【００１７】
本発明は従来の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでの高性能な表面チャネル型ＣＣＤを形成する技術である。以下で述べられるマスキング工程および処理工程は従来のＣＭＯＳプロセスで利用されているものであり、元来これらの工程は電界効果トランジスタ（ＦＥＴ）、抵抗器、およびこれらと同様の回路要素を形成するために利用されてきた。これらの工程はＣＭＯＳ集積回路の製造技術の当業者には公知であるので、下記において詳細な説明なしで言及することにする。本発明に従って、ある特定の独自の方法でこれらの工程を適用する事によって、ＣＣＤを作成することも可能となる。標準の処理工程の独自の活用は、以下に特定され、詳細に説明される。この説明では、Ｎ型ＣＣＤが作成されることとする。しかし、同一手順でも反対のタイプの不純物を使用すれば、Ｐ型ＣＣＤを生成することができる。
【００１８】
図１は本発明による基本的なＣＣＤを示す平面図である。このＣＣＤは、活性領域１２上に位置して互いに平行な帯体形状のポリシリコンゲート１６を備える。これらのゲートはギャップ２１によって離間されている。活性領域１２は、従来のＣＭＯＳプロセスにおける、いわゆる「ネイティブ」ＦＥＴで用いられるものと同一である。そのため、活性領域１２の不純物濃度は極めて低い。活性領域の境界（図１中の破線で示されている）はＣＭＯＳプロセスで従来用いられてきた素子分離方法で画定される。ポリシリコンゲートは標準的なゲート酸化物の上に堆積され、従来のマスキング方法およびエッチング方法によってパターン化される。
【００１９】
ゲートが画定された後、「ソース・ドレイン拡張部」注入すなわち「低不純物ドレイン」（ＬＤＤ）注入が従来のとおり適用される。このＬＤＤ注入は、ゲートによって阻止されるが、ゲートに隣接するシリコン基板には侵入して、従来のＦＥＴのソースとドレインの一部を形成する。この不純物が図１で示されたＣＣＤに注入されたとすると、通常は、ギャップ２１内の基板にも注入が侵入する。機能的なＣＣＤを形成するには、ギャップ２１へのこのような不純物添加は阻止されなければならない。従来のＣＭＯＳプロセスでは典型的に、ＬＤＤ注入を阻止するためにマスクが使用される。このマスクの従来の使用は、Ｐ型ＦＥＴのＮ型ＬＤＤ注入を妨げる。本発明の特徴の１つは、ＣＣＤギャップ２１へのＬＤＤ注入を防止するように、これと同一マスクを用いることである。
【００２０】
図２（ａ）は、図１で示した基本的なＣＣＤと同一のＣＣＤの断面図である。ゲート１６およびギャップ２１が、これらの下に位置するゲート酸化物１４とともに見て取れる。本発明は、基板の上部の不純物濃度が低いことを条件として、エピタキシャルやバルク出発材料の両方に適用できる。図２（ａ）は、シリコン基板１０と、場合によっては、付け加えられる可能性のあるエピタキシャル層１５を示す。
【００２１】
従来のＣＭＯＳプロセスでは、ゲートおよびＬＤＤを形成およびパターン化した後、ゲートの両側面に絶縁スペーサを形成する工程へと進み（後に図５と図６を用いて説明する）、その後、重イオン注入を行う。この注入によって、ＦＥＴのソースおよびドレインを形成して、ＦＥＴゲートに不純物を添加する。従来のＦＥＴ製造では、この注入はゲートに侵入するが、ゲート中に広がることはない。また、この注入はゲートに隣接するシリコン基板（スペーサ誘電体のすぐ外側に位置するシリコン基板）にも侵入して、その結果、自己整合したソースとドレイン領域を形成する。このソース・ドレイン注入が、それと反対のタイプのＦＥＴに作用しないようにマスクが使用される。つまり、Ｎ型注入がＰ型ＦＥＴに行われないように、およびＰ型注入がＮ型ＦＥＴに行われないようにされている。
【００２２】
本発明の特徴の１つは、ソース・ドレインをＣＣＤギャップから阻止するために、このようなマスクを用いることである。これは図２（ａ）と図２（ｂ）に示されていて、図２（ｂ）ではより詳細に示されている。ソース・ドレイン注入を生じさせるイオン流２０はマスク１８によってギャップ２１に届かないようにされており、その一方、ゲート１６には侵入するようになっている。図２（ｂ）に示されているように、個々のゲート１６の狭い領域２６もマスクによって、イオン注入が行われないようにされている。これはマスク１８の整合が不完全なときでも、ギャップへの注入が行われないことを保証するためである。このソース・ドレイン注入工程の終わりに、図１の陰影部分２２と図２（ｂ）で示されているとおり、ポリシリコンゲート内にイオンが注入されたことになる。
【００２３】
図３Ａにも同一の注入された不純物分布が示されている。ソース・ドレイン注入工程が終わると、アニール処理（図では示されていない）が施され、ポリシリコンゲート１６に注入された不純物原子を活性化させる。図３Ｂに示されたとおり、このアニール処理が、注入された不純物原子をゲート１６全域に拡散させる。図３Ａにおける影の濃淡は注入後の不純物原子の分布を図式的に表したものである。すなわち、中央部に不純物原子が集中している。図３Ｂはアニール処理の後に活性化した不純物原のより均一なゲートでの拡散を図式化したものである。
【００２４】
従来のＣＭＯＳプロセスのほとんどにおいて、導電率上昇のためにゲートとソース／ドレイン領域に対して金属シリサイド層が付加される。このシリサイド層を形成するために、金属層がウェーハ表面に堆積させられる。金属が堆積した後、ウェーハはアニール処理される。このアニール処理工程の間、シリコン上またはポリシリコン上の金属が載置されていた箇所に、金属シリサイドの層が形成される。金属がシリコンと接触していなかった箇所、例えば金属が酸化物上に載置されていた箇所にはシリサイドは形成されない。シリサイドを形成しなかった金属は、その後の工程で除去される。従来、シリサイド遮光マスクにより、チップのある特定の領域がシリサイド形成から保護される。例えば、シリサイド化されていないポリシリコン抵抗器を生成するために、使用される。
【００２５】
シリサイド化されたゲートを提供するＣＭＯＳプロセスでＣＣＤを形成するときに、従来のＦＥＴゲートと同様に上昇したＣＣＤゲートの導電率を有利に活用することができれば、魅力的である。ところが、ギャップ２１における金属シリサイドはＣＣＤの正常な動作を妨げる。従って、本発明の特徴の１つはシリサイド遮光マスクを使用してギャップ２１におけるシリサイド形成を防止することである。図４はＣＣＤの一部を示し、シリサイド２８がゲート１６の一部には形成されているが、ギャップ２１には形成されていない。ゲートの端部付近の領域２９をシリサイド形成から保護することによって、シリサイド遮光マスクの整合が不完全なときでも、ギャップにシリサイドが形成されないことを保証している。端部付近がマスクに覆われていても、両端部付近を除くゲート１６の中間部である領域２８におけるシリサイドが、ゲートの向上した導電率をもたらす。
【００２６】
従来のＣＭＯＳプロセスでは、個々のＦＥＴゲートの両側面に絶縁スペーサ層がそれぞれ形成される。このスペーサは、ＦＥＴに隣接したソース・ドレイン拡張部を画定する役割と、ゲートの両側面およびスペーサと直接隣接するシリコン基板部分にシリサイドが形成されないようにする役割のために用いられる。図５に示されているように、本発明に沿ってＣＣＤを製造するとき、スペーサ３０は、ＣＣＤ装置における、隣り合うゲート１６の間のギャップ２１を部分的または完全に被膜してもよい。図５の例では、ギャップ２１は部分的にスペーサ材３０に被膜されている。図６Ａでは、ギャップ全体が、結合したスペーサ３０によって隣り合うゲート１６から被膜されている。結合したスペーサ３０がギャップ内のシリコン基板を被膜することによって、ギャップ内におけるシリサイドの形成が阻止されている。結果として、露出したポリシリコンゲートにのみシリサイド３１が形成される。この結果得られた構造が図６Ｂに示されている。プロセスルールが許容するゲート間隔（ギャップ）が十分に小さく、図６Ａで示されているように、ギャップがスペーサによって完全に被膜されている場合には、この結合したスペーサ３０の使用は、本発明に従ってシリサイド化されたゲートを備えた機能的なＣＣＤを製造するためのシリサイド遮光マスクの使用の代替案を提供するであろう。
【００２７】
ほとんどのＣＣＤ回路は、ＣＣＤに電荷を導入し、ＣＣＤから電荷を取り出すメカニズムを必要とする。これら両方の動作を達成する手段の１つとして、ＣＣＤゲートと隣接する場所に、不純物を含んだ半導体領域を設ける方法がある。従来のＣＭＯＳプロセスでは、トランジスタのソース・ドレイン領域を形成する注入を用いることによって、このような特徴は簡単に得られる。図７に、一連のＣＣＤゲートの端に位置するこのような部分が示されている。この場合、ゲート１６の隣にソース・ドレイン拡張部３２の注入が行われ、さらにトランジスタを形成するのに必要な他のソース・ドレイン注入が行われて、その結果、金属シリサイド端子３４を備えた不純物構造３３が形成される。
【００２８】
以上に述べたことから、標準の安価なＣＭＯＳ製造プロセスにおいて一般に利用可能な製造工程を用いるのみで、ＣＣＤ構造とＣＭＯＳ構造の両方を同一基板上にいかに組み込むことができるかという事が理解できる。
【００２９】
本発明を好ましい実施形態への参照を中心に図示し、詳細に説明したが、当事者であれば、添付された特許請求項に包含される本発明の範囲から逸脱することなく、形態、または細部に様々な変更を加えるのが可能であることは理解されるであろう。
【図面の簡単な説明】
【００３０】
【図１】ゲートへの不純物注入および／またはゲートのシリサイド化の後のＣＣＤ構造を示した平面図である。
【図２】（ａ）は本発明に従ってＣＣＤを製造するために用いられる処理工程を示した断面図であり、（ｂ）は（ａ）中の楕円部分における詳細図である。
【図３Ａ】ＣＣＤゲートに注入された不純物原子の拡散を示す断面図であって、注入された後の不純物原子の集中を示す断面図である。
【図３Ｂ】ＣＣＤゲートに注入された不純物原子の拡散を示す断面図であって、後の工程で不純物がゲートに対していかにより均一に拡散していくのかを示す断面図である。
【図４】パターン化された金属シリサイドを備えたＣＣＤゲートを示す図である。
【図５】ＣＣＤゲートの端部に形成されたスペーサ絶縁層（spacer-insulator layer）を示す図である。
【図６Ａ】図５と類似の構造を示す図であって、個々のゲートは互いに比較的に近い位置に形成されている状態の図である。
【図６Ｂ】図６Ａに続きの工程を施した状態の構造を示す図であって、ＣＣＤゲート上に金属シリサイドが形成されている状態の図である。
【図７】不純物が添加された領域を用いた、付随的な電荷移動構造を示す図である。
【符号の説明】
【００３１】
１０    シリコン基板
１２    電荷キャリア領域
１４    ゲート酸化物
１６    ポリシリコンゲート
１８    マスク
２１    ギャップ
【図１】
2008535242.tif 000003
【図２】
2008535242.tif 000004
【図３Ａ】
2008535242.tif 000005
【図３Ｂ】
2008535242.tif 000006
【図４】
2008535242.tif 000007
【図５】
2008535242.tif 000008
【図６Ａ】
2008535242.tif 000009
【図６Ｂ】
2008535242.tif 000010
【図７】
2008535242.tif 000011
【国際調査報告】
2008535242.tif 000012