(57)【要約】【課題】電源を区別しない論理シミュレーション手段と電源を区別しないセル・ライブラリとを用いて多電源半導体集積回路に即した設計支援が行える多電源半導体集積回路設計支援装置を提供すること。【解決手段】  複数の電源系統を備える半導体集積回路を設計する際に用いる多電源半導体集積回路設計支援装置にかかる発明は、入力された設計情報から、設計回路の基本情報を作成する基本情報作成部と、設計回路を試験する際の試験要素情報を記憶する試験要素情報記憶部と、設計回路を試験するための試験付加情報を作成し、これを試験情報に付加することにより試験情報を作成する試験情報作成部と、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の電源系統を備える半導体集積回路を設計する際に用いる多電源半導体集積回路設計支援装置であって、
入力された設計情報から、設計回路の基本情報を作成する基本情報作成部と、
設計回路を試験する際の試験要素情報を記憶する試験要素情報記憶部と、
設計回路を試験するための試験付加情報を作成し、これを前記試験情報に付加することにより試験情報を作成する試験情報作成部と、
を備えることを特徴とする多電源半導体集積回路設計支援装置。
【請求項２】
請求項１に記載の多電源半導体集積回路設計支援装置であって、
前記基本情報作成部は、
ハードウェア記述言語により前記設計回路をフリップ・フロップと組み合わせ論理回路とで表現する際に用いるハードウェア記述情報を記憶するハードウェア記述言語データ記憶部と、
前記ハードウェア記述情報を用いて前記設計情報から前記設計回路の前記基本情報であるネットリストを作成する論理合成部と、を備え、
前記試験要素情報記憶部は、
前記試験要素情報として、電源の遮断に関する情報、電源とインスタンス名の対応関係を示す情報、アイソレーションセルとして付加する論理回路の基本単位に関する情報、電源遮断試験に用いるセルに関する情報、電源遮断試験に用いる端子に関する情報の少なくとも１つを定義する電源論理階層対応情報を記憶する電源論理階層対応情報記憶部を備え、
前記試験情報作成部は、前記ネットリストに対して試験するための付加回路を前記電源論理階層対応情報に基づき作成して、前記付加回路を前記ネットリストに付加した付加回路付きネットリストを出力する付加回路合成部を備える、
ことを特徴とする多電源半導体集積回路設計支援装置。
【請求項３】
請求項２に記載の多電源半導体集積回路設計支援装置であって、
前記付加回路合成部で作成される前記付加回路は、
電源遮断状態を試験する電源遮断試験回路と、
電源遮断試験回路による不定状態の伝搬を防止するアイソレーションセルと、
スキャンチェーン配線が電源の異なる論理階層間で最小に設定するスキャン付加回路と、
を少なくとも含むことを特徴とする多電源半導体集積回路設計支援装置。
【請求項４】
請求項３に記載の多電源半導体集積回路設計支援装置であって、
前記電源遮断試験回路は、
電源を遮断するブロックに含まれる被試験ブロックへの電源供給を遮断すると共に、当該被試験ブロックの論理状態を不定状態にする電源遮断用ブロックを前記付加回路として含むことを特徴とする多電源半導体集積回路設計支援装置。
【請求項５】
請求項１に記載の多電源半導体集積回路設計支援装置であって、
前記基本情報作成部は、
前記設計回路の前記基本情報である試験パタンを記憶する試験パタン記憶部を備え、
前記試験要素情報記憶部は、
前記電源の遮断に関する情報、前記電源とインスタンス名の対応関係を示す情報、アイソレーションセルとして付加する論理回路の基本単位に関する情報、電源遮断試験に用いるセルに関する情報、電源遮断試験に用いる端子に関する情報の少なくとも１つを定義する電源論理階層対応情報を記憶する電源論理階層対応情報記憶部と、電源の出力タイプの切り替えタイミングを指定する電源遮断指定情報を記憶する電源遮断指定情報記憶部と、を備え、
前記試験情報作成部は、
前記試験パタンに対して試験するための付加パタンを前記電源論理階層対応情報に基づき作成して、前記付加パタンを前記試験パタンに付加した電源遮断試験用パタンを作成する試験パタン変換部を備える、
ことを特徴とする多電源半導体集積回路設計支援装置。
【請求項６】
請求項５に記載の多電源半導体集積回路設計支援装置であって、
前記電源遮断指定情報は、前記電源と、外電源の出力タイプと、前記出力タイプの変化タイミングとが対応付けされて構成されていることを特徴とする多電源半導体集積回路設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源系統を備える半導体集積回路設計における故障評価に適用して好適な多電源半導体集積回路設計支援装置に関する。
【背景技術】
【０００２】
半導体集積回路は、大規模化や高集積化が進む反面、消費電力の増加や故障評価の精度低下が問題となっている。
【０００３】
低消費電力化を実現する手順としては、複数の電源系を用いて半導体集積回路を構成し、電源供給が不要な部分には、当該部分への電源供給を遮断してする技術、動作電圧を下げる技術、回路の活性率を下げて充放電電力を低減させる技術等が提案されている。
【０００４】
また、高い検出率で故障評価するために、半導体集積回路にスキャン試験回路、試験ポイント回路、自己診断回路（ＢＩＳＴ）等の付加回路を追加して、評価が容易に行えるようにするテスト容易化設計技術（ＤＦＴ）や、テストパタンを自動生成する技術（ＡＴＰＧ）が開発されている。
【０００５】
付加回路を追加すると、回路規模や配線の増加し、また動作速度が低下する等の問題も生じるが、テストパタン作成時間の短縮、テストパタン長の短縮による半導体テスターでの選別時間の短縮等が可能になるため、開発コストの削減が図れる利点がある。
【０００６】
また、高故障検出率テストパタンを用いることにより、高品質な半導体集積回路の選別が可能になるので、今日の半導体集積回路では必須となっている。
【０００７】
上述した技術では、半導体集積回路の論理接続情報（ネットリスト）を論理合成ツールやテスト合成ツールを用いて作成する。論理合成ツールは論理レベルでのネットリストを作成するツールであり、テスト合成ツールはテスト容易化回路を作成するツールである。このとき、各電源は「０」か「１」の論理レベルで表現されるだけであり、各電源を区別することはない。
【０００８】
例えば、特開２００２−２５９４８７号公報には、各論理階層内に疑似電源セルと呼ばれるセルを埋め込んでおき、電源遮断状態や電源供給状態を評価する論理シミュレーション装置を使い、遮断された論理階層には入力パタン伝搬を抑制し、電源が供給されている論理階層に限って論理シミュレーションを行う技術が提案されている。
【０００９】
また、特開２００８−１８６２２９号公報には、論理合成ツールから出力されるネットリストと電源仕様情報とを用いて付加された電源ネット名を含むネットリスト、及び、電源遮断時の各論理セルの振る舞いを示す電源情報付セル・ライブラリを使って論理シミュレーションを行い、現実の回路構成に即した電源遮断時の挙動を検証する技術が提案されている。
【００１０】
従って、ＤＦＴ技術を適用した複数の電源系統を含む半導体集積回路の論理シミュレーションにおいて、現実の回路に即した電源遮断時の挙動を検証するためには、テスト合成ツールが付加した論理階層が、何れの電源系統に属するのかを示す情報が必要となる。また、複数の電源を区別する論理シミュレーション装置と、電源を区別するセル・ライブラリを用意する必要がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２５９４８７号公報
【特許文献２】特開２００８−１８６２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特開２００２−２５９４８７号公報にかかる技術は、疑似電源セルと呼ばれるセルを複数の論理階層に埋め込むが、ＤＦＴ技術を適用して追加される付加回路はテスト合成ツールにより付加されるため、何れの電源に属するが判断できない問題がある。
【００１３】
また、特開２００８−１８６２２９号公報にかかる技術は、ハードウェア記述言語（ＨＤＬ）で回路をフリップ・フロップと組み合わせ論理回路とで表現したレベル（ＲＴＬ：Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）の設計データを論理合成したネットリストや電源仕様情報を、ネットリスト生成・変換装置に適用することにより、電源ネット名付きネットリストを作成している。しかし、ＤＦＴ技術を適用して追加される付加回路やテスト用付加配線は、テスト合成ツールが付加するので、何れの電源に属するかの判断が難しい問題がある。
【００１４】
このような事情により、テスト合成ツールによって付加された論理階層が、何れの電源系統に属するかの情報を、設計者が、その都度判断して指示しなければならず、判断ミスや指示ミス等の作業ミスが発生しやすい問題があった。
【００１５】
かかる問題を解決するためには、特開２００２−２５９４８７号公報や特開２００８−１８６２２９号公報の構成では、電源を区別する論理シミュレーション装置と電源を区別するセル・ライブラリを用意しなければならい。しかし、論理シミュレーション装置の開発やセル・ライブラリの開発には長大な時間が必要になると共に、多電源用と単一電源用との２種類のセル・ライブラリ等を開発しなければならないため生産性が低い問題がある。
【００１６】
そこで、本発明の主目的は、電源を区別しない論理シミュレーション手段と電源を区別しないセル・ライブラリとを用いて多電源半導体集積回路に即した設計支援が行える多電源半導体集積回路設計支援装置を提供することである。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、複数の電源系統を備える半導体集積回路を設計する際に用いる多電源半導体集積回路設計支援装置にかかる発明は、入力された設計情報から、設計回路の基本情報を作成する基本情報作成部と、設計回路を試験する際の試験要素情報を記憶する試験要素情報記憶部と、設計回路を試験するための試験付加情報を作成し、これを試験情報に付加することにより試験情報を作成する試験情報作成部と、を備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、自動で設計回路を試験するための試験付加情報を作成し、これを試験情報に付加することにより試験情報を作成するので、簡単に、人手作業による作業ミスが防止することができるようになる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態にかかる半導体集積回路設計支援装置のブロック図である。
【図２】本発明の第２実施形態にかかる半導体集積回路設計支援装置のブロック図である。
【図３】電源論理階層対応情報を例示した図である。
【図４】ネットリストを例示した図である。
【図５】付加回路付ネットリストを例示した図である。
【図６】付加回路付ネットリストのタイミングチャートを示す図である。
【図７】本発明の第３実施形態にかかる半導体集積回路設計支援装置のブロック図である。
【図８】電源遮断指定情報を例示した図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態を説明する。なお、以下の説明では、本来設計する半導体集積回路を設計回路と記載し、この設計回路の故障を試験（評価）するために追加する電源遮断試験回路等を付加回路と記載する。そして、設計回路と付加回路とを含む回路を実回路と記載する。
【００２１】
＜第１実施形態＞
図１は、本実施形態にかかる半導体集積回路設計支援装置２Ａのブロック図である。この半導体集積回路設計支援装置２Ａは、少なくとも基本情報作成部４、試験要素情報記憶部５、試験情報作成部６を備えている。
【００２２】
基本情報作成部４は、入力された設計情報から、設計回路の基本情報を作成する。試験要素情報記憶部５は、設計回路を試験する際の試験要素情報を記憶する。また、試験情報作成部６は、設計回路を試験するための試験付加情報を作成し、これを当該試験情報に付加して試験情報を作成して出力する。試験要素情報を用いて、基本情報に対する追加や修正のための試験情報として作成する。
【００２３】
そして、試験情報作成部６は、設計回路を容易、かつ、正確に試験するための試験付加情報を作成する。この試験付加情報は基本情報に追加されて試験情報として出力される。
【００２４】
これにより、電源を区別しない論理試験手段と電源を区別しないセル・ライブラリを用いて現実の回路構成に即した試験が容易、かつ、正確に行えるようになる。
【００２５】
＜第２実施形態＞
次に、本発明の第２実施形態を説明する。なお、第１実施形態と同一構成に関しては同一符号を用い適宜説明を省略する。図２は、本実施形態にかかる半導体集積回路設計支援装置２Ｂのブロック図である。
【００２６】
この半導体集積回路設計支援装置２Ｂは、ＨＤＬデータ記憶部１１及び論理合成部１２を含む基本情報作成部４、電源論理階層対応情報記憶部１３を含む試験要素情報記憶部５、付加回路合成部１４及びネットリスト記憶部１５を含む試験情報作成部６を備えている。
【００２７】
ＨＤＬデータ記憶部１１には、ＨＤＬ情報Ｆ２が予め記憶されている。このＨＤＬ情報Ｆ２は、ハードウェア記述言語（ＨＤＬ）を含んで、設計回路をフリップ・フロップと組み合わせ論理回路とで表現する際に用いられる。
【００２８】
なお、以下の説明では、フリップ・フロップと組み合わせ論理回路とからなる機能回路をブロックと記載する。また、複数のブロックにより構成されたブロック集合体を論理階層と記載する。そして、この論理階層を識別する名称をインスタンス名と記載する。このとき「インスタンス名」はオブジェクト指向プログラミングにおける用語であるが、本発明はかかる技術分野に限定するものではないことを予め付言する。
【００２９】
論理合成部１２は、ＨＤＬ情報Ｆ２を用いて、図４に例示するような設計回路のネットリスト（ネットリスト）Ｆ３を作成する。図４については後述する。なお、ネットリストＦ３は基本情報に対応する。
【００３０】
電源論理階層対応情報記憶部１３には、試験要素情報に対応した電源論理階層対応情報Ｆ１が予め記憶されている。この電源論理階層対応情報Ｆ１は、電源の遮断に関する情報、電源とインスタンス名の対応関係を示す情報、アイソレーションセルとして付加する論理回路の基本単位（セル）に関する情報、電源遮断試験に用いるセルに関する情報、電源遮断試験に用いる端子に関する情報を定義している。
【００３１】
付加回路合成部１４は、電源論理階層対応情報Ｆ１に基づき、設計回路の故障試験が容易に行えるようにするための電源遮断試験回路、スキャン試験回路、試験ポイント回路、自己診断回路等の付加回路を、ネットリスト（基本情報に対応）Ｆ３に付加した付加回路付ネットリスト（試験情報に対応）Ｆ４を作成する（図５参照）。
【００３２】
なお、スキャン試験回路、試験ポイント回路、自己診断回路等は、ＤＦＴ技術を用いて追加される。しかし、ＤＦＴ技術は電源を区別しないので、電源遮断試験回路は追加できない。このため、付加回路合成部１４には、電源遮断試験回路が追加できるように独自機能が設けられている。
【００３３】
この電源遮断試験回路は、電源論理階層対応情報Ｆ１で定義されている各電源遮断の有無や電源と論理階層の対応関係等に基づき、電源が遮断された状態を再現試験するための回路である。具体的には、電源遮断試験回路は、電源が電力供給状態から遮断状態になるときの試験、電力遮断状態での試験、電力遮断状態から電力供給状態になるときの試験を行うための回路である。
【００３４】
図３は、電源論理階層対応情報Ｆ１を例示した図である。電源論理階層対応情報Ｆ１は、電源定義域Ｒ１、電源論理階層対応定義域Ｒ２、アイソレーションセル定義域Ｒ３、電源遮断試験用セル定義域Ｒ４、電源遮断試験用端子定義域Ｒ５を含んでいる。
【００３５】
電源定義域Ｒ１は、設計回路の電源と、この電源の出力タイプとの関係を定義する。出力タイプには、常時電力供給されるＯＮタイプ、電力供給と電力供給停止とが切り替えられるＯＮ／ＯＦＦタイプ、常時電力停止のＯＦＦタイプがある。例えば、図３では、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３の３つの電源と、各電源の出力タイプとが示されている。そして、ＶＤＤ１の電源はＯＮ／ＯＦＦタイプであり、ＶＤＤ２とＶＤＤ３との電源はＯＮタイプの電源であることがわかる。
【００３６】
電源論理階層対応定義域Ｒ２は、インスタンス名と、このインスタンス名で特徴づけられる論理階層に供給される電源との対応関係を定義している。例えば、図３では、インスタンス名が／ＴＯＰ／Ａ、／ＴＯＰ／Ｂの論理階層は、それぞれＶＤＤ１、ＶＤＤ２の電源から電力供給を受けることがわかる。ＶＤＤ１、ＶＤＤ２の出力タイプは、電源定義域Ｒ１からわかるので、／ＴＯＰ／Ａの論理階層は、ＯＮ／ＯＦＦタイプの電源ＶＤＤ１から電力供給され、／ＴＯＰ／Ｂの論理階層は、ＯＮタイプの電源ＶＤＤ２から電力供給されることが理解できる。
【００３７】
アイソレーションセル定義域Ｒ３は、アイソレーションセルとして割り当てられるセルを定義している。例えば、図３では、アイソレーションセルとしてＡＮＤ２１が用いられることがわかる。
【００３８】
電源遮断試験用セル定義域Ｒ４は、電源遮断試験用に割り当てられる試験用セルを定義している。例えば、図３では、ＥＸＯＲ２１が電源遮断試験用セルとして用いられることがわかる。
【００３９】
電源遮断試験用端子定義域Ｒ５は、電源遮断試験用に使用される端子を定義している。例えば、図３では、試験端子ＴＥＳＴ＿Ｘ、アイソレーション端子ＩＳＯの各端子は、電源ＶＤＤ１と接続されて、かつ、その端子はｘ、ｉｓｏｒａｔｉｏｎの属性（端子属性）Ｒ５＿ｃを持つことが示されている。なお、端子属性ｘの端子は、電源遮断試験用端子であることを示し、属性端子ｉｓｏｒａｔｉｏｎはアイソレーションセルを用いた不定伝搬防止機能の切替端子であることを示している。従って、試験端子ＴＥＳＴ＿Ｘ端子はＶＤＤ１の電源遮断試験用の端子であり、ＩＳＯ端子はＶＤＤ１の電源遮断時の不定伝搬を防止するための切替端子であることがわかる。
【００４０】
付加回路合成部１４で付加されるスキャン試験回路、試験ポイント回路、自己診断回路等は、設計回路と同一の電源となる論理階層に付加される。スキャン試験回路のスキャンチェーン配線は、電源が異なる論理階層間で最小になるように作成される。
【００４１】
ネットリスト記憶部１５は、付加回路合成部１４で作成された付加回路がネットリストＦ３に付加されて構成された付加回路付ネットリストＦ４を記憶する。
【００４２】
以上、説明したように半導体集積回路設計支援装置２Ｂは、電源論理階層対応情報Ｆ１に従い、ネットリストＦ３に対して、不定の伝搬を防止するアイソレーションセルを含む電源遮断試験回路、スキャン試験回路、試験ポイント回路、自己診断回路等が自動で付加される。従って、設計者が手作業に追加する必要がなくなり、かかる追加作業における作業ミスが防止できて、故障の検出を高信頼、かつ、高検出率で行える（シミュレーションできる）ようになる。
【００４３】
＜実施例＞
次に、本実施形態にかかる半導体集積回路設計支援装置２Ｂの実施例を説明する。図５は、付加回路付ネットリストＦ４を示す図である。
【００４４】
付加回路付ネットリストＦ４は、インスタンス名が［Ａ］の電源遮断側ブロック３０Ａ、インスタンス名が［Ｂ］のアイソレーション側ブロック３０Ｂ、インスタンス名が［Ｃ］の試験制御側ブロック３０Ｃで構成されている。このとき付加回路付ネットリストＦ４における被試験ブロック２０A，２０Ｂは、図５のネットリストＦ３における被試験ブロック２０A，２０Ｂに対応している。但し、被試験ブロック２０A，２０Ｂにおけるフリップ・フロップ２２ａ，２３ａ，２２ｂ，２３ｂは、ＤＦＴ技術によりスキャン・レジスタ回路３６ａ，３７ａ，３６ｂ，３７ｂに置き換えが行われている。
【００４５】
また、図３との関係において、被試験ブロック２０Ａはインスタンス名が／ＴＯＰ／Ａである論理階層に相当し、被試験ブロック２０Ｂはインスタンス名が／ＴＯＰ／Ｂである論理階層に相当している。電源論理階層対応定義域Ｒ２で／ＴＯＰ／Ａの電源はＶＤＤ１であり、この電源ＶＤＤ１は電源定義域Ｒ１によればＯＮ／ＯＦＦタイプの電源である。これに対し、／ＴＯＰ／Ｂの電源はＶＤＤ２であり、この電源ＶＤＤ２はＯＮタイプの電源である。
【００４６】
まず、図４のネットリストＦ３について説明する。被試験ブロック２０Ａには、入力側に入力端子ＩＮ＿１、入力端子ＩＮ＿２、クロック端子ＣＫ＿１、リセット端子ＲＳＴＢ＿１が設けられ、出力側に出力端子ＯＵＴ＿１、出力端子ＯＵＴ＿２が設けられている。また、被試験ブロック２０Ｂには、入力側に入力端子ＩＮ＿３、入力端子ＩＮ＿４、クロック端子ＣＫ＿２、リセット端子ＲＳＴＢ＿２が設けられ、出力側に出力端子ＯＵＴ＿３、出力端子ＯＵＴ＿４が設けられている。そして、出力端子ＯＵＴ＿１と入力端子ＩＮ＿３とが接続され、出力端子ＯＵＴ＿２と入力端子ＩＮ＿４とが接続されている。
【００４７】
被試験ブロック２０A，２０Ｂは、それぞれＯＲ回路２１ａ，２１ｂ、フリップ・フロップ２２ａ，２２ｂ、フリップ・フロップ２３ａ，２３ｂを含んでいる。これらＯＲ回路２１ａ，２１ｂ等における結線構成は同じであるので、被試験ブロック２０Ａの結線構成を例に説明する。ＯＲ回路２１ａの一方の端子は入力端子ＩＮ＿１に接続され、他方の端子はフリップ・フロップ２２ａの出力端子に接続されている。このＯＲ回路２１ａの出力端子は、出力端子ＯＵＴ＿１に接続されている。
【００４８】
また、フリップ・フロップ２２ａのデータ入力端子は入力端子ＩＮ＿２に接続され、その出力はフリップ・フロップ２３ａのデータ入力端子に接続されている。フリップ・フロップ２３ａの出力は、出力端子ＯＵＴ＿２に接続されている。そして、フリップ・フロップ２２ａ及びフリップ・フロップ２３ａのクロック入力端子、負極性のリセット入力端子は、それぞれクロック端子ＣＫ＿１、リセット端子ＲＳＴＢ＿１に接続されている。
【００４９】
次に、付加回路付ネットリストＦ４について説明する。図５は、このようなネットリストＦ３に付加回路を作成して付加された付加回路付ネットリストＦ４を示す図である。付加回路付ネットリストＦ４には、付加回路合成部１４が電源論理階層対応情報Ｆ１に基づきアイソレーションセルを含む電源遮断試験回路、スキャン試験回路が追加されている。
【００５０】
付加回路付ネットリストＦ４は、インスタンス名が［Ａ］、［Ｂ］、［Ｃ］の電源遮断側ブロック３０Ａ，アイソレーション側ブロック３０Ｂ，試験制御側ブロック３０Ｃを含んでいる。電源遮断側ブロック３０Ａは、被試験ブロック２０Ａと、この被試験ブロック２０Ａに付加回路合成部１４が追加した電源遮断用ブロック３１Ａとを含んでいる。また、アイソレーション側ブロック３０Ｂは、被試験ブロック２０Ｂと、この被試験ブロック２０Ｂに付加回路合成部１４が追加した試験アイソレーション用ブロック３１Ｂとを含んでいる。さらに、試験制御側ブロック３０Ｃは、付加回路合成部１４が追加した回路制御用ブロック３１Ｃを含んでいる。
【００５１】
電源遮断用ブロック３１Ａと回路制御用ブロック３１Ｃとで、電源遮断試験回路が構成される。また、試験アイソレーション用ブロック３１Ｂで、アイソレーションセルが構成される。このとき、図５に示すように、電源遮断用ブロック３１Ａは、電源遮断試験用セル定義域Ｒ４に従い排他的論理和回路（ＥＸＯＲ回路）により構成されている。このＥＸＯＲ回路は、その出力が不定になることがある。かかる不定状態が被試験ブロック２０Ｂに影響を与えないように、アイソレーションセルとして機能する試験アイソレーション用ブロック３１Ｂが設けられている。この観点から、試験アイソレーション用ブロック３１Ｂを電源遮断試験回路の一部と見なすこともできる。
【００５２】
電源遮断側ブロック３０Ａには、入力側に入力端子ＩＮ＿１、入力端子ＩＮ＿２、クロック端子ＣＫ＿１、リセット端子ＲＳＴＢ＿１、スキャンイネーブル端子ＳＣＡＮ＿ＥＮ１が設けられると共に、試験端子ＴＥＳＴ＿Ｘ１、スキャン入力端子ＳＣＡＮ＿ＩＮ１が設けられている。また、出力側に出力端子ＯＵＴ＿１、出力端子ＯＵＴ＿２、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１の端子が設けられている。なお、試験端子ＴＥＳＴ＿Ｘ１は、電源遮断試験用に追加された試験用端子である。スキャンイネーブル端子ＳＣＡＮ＿ＥＮ１、スキャン入力端子ＳＣＡＮ＿ＩＮ１、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１の各端子は、スキャン試験回路用に追加された端子ある。
【００５３】
アイソレーション側ブロック３０Ｂには、入力側に入力端子ＩＮ＿３、入力端子ＩＮ＿４、クロック端子ＣＫ＿２、リセット端子ＲＳＴＢ＿２、スキャン入力端子ＳＣＡＮ＿ＩＮ２の端子が設けられると共に、アイソレーション端子ＩＳＯ＿２、スキャンイネーブル端子ＳＣＡＮ＿ＥＮ２の端子が設けられている。また、出力側に出力端子ＯＵＴ＿３、出力端子ＯＵＴ＿４、スキャン出力端子ＳＣＡＮ＿ＯＵＴ２の端子が設けられている。なお、アイソレーション端子ＩＳＯ＿２は、アイソレーションセルを用いた不定伝搬防止機能の切替用に追加される端子である。スキャンイネーブル端子ＳＣＡＮ＿ＥＮ２、スキャン入力端子ＳＣＡＮ＿ＩＮ２、スキャン出力端子ＳＣＡＮ＿ＯＵＴ２の端子は、スキャン試験回路用に追加される端子ある。
【００５４】
試験制御側ブロック３０Ｃには、入力側に試験端子ＴＥＳＴ＿Ｘ、アイソレーション端子ＩＳＯ、スキャンイネーブル端子ＳＣＡＮ＿ＥＮの端子が設けられると共に、出力側にスキャンイネーブル端子ＳＣＡＮ＿ＥＮＡ、試験端子ＴＥＳＴ＿ＸＡ、アイソレーション端子ＩＳＯ＿Ｂ、スキャンイネーブル端子ＳＣＡＮ＿ＥＮＢの端子が設けられている。試験制御側ブロック３０Ｃの試験端子ＴＥＳＴ＿Ｘは、電源遮断試験用端子定義域Ｒ５で定義された電源遮断試験用の端子であり、アイソレーション端子ＩＳＯは、アイソレーションセルを用いた不定伝搬防止機能の切替用の端子である。
【００５５】
そして、出力端子ＯＵＴ＿１と入力端子ＩＮ＿３、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１とスキャン入力端子ＳＣＡＮ＿ＩＮ２、出力端子ＯＵＴ＿２と入力端子ＩＮ＿４とがそれぞれ接続されている。また、スキャンイネーブル端子ＳＣＡＮ＿ＥＮＡとスキャンイネーブル端子ＳＣＡＮ＿ＥＮ１、試験端子ＴＥＳＴ＿ＸＡと試験端子ＴＥＳＴ＿Ｘ１、アイソレーション端子ＩＳＯ＿Ｂとアイソレーション端子ＩＳＯ＿２、スキャンイネーブル端子ＳＣＡＮ＿ＥＮＢとスキャンイネーブル端子ＳＣＡＮ＿ＥＮ２とがそれぞれ接続されている。
【００５６】
スキャン試験回路は、電源遮断側ブロック３０Ａにスキャン入力端子ＳＣＡＮ＿ＩＮ１、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１、スキャンイネーブル端子ＳＣＡＮ＿ＥＮ１を追加し、アイソレーション側ブロック３０Ｂにスキャン入力端子ＳＣＡＮ＿ＩＮ２、スキャン出力端子ＳＣＡＮ＿ＯＵＴ２、スキャンイネーブル端子ＳＣＡＮ＿ＥＮ２を追加し、かつ、被試験ブロック２０A，２０Ｂにおけるフリップ・フロップ２２ａ，２３ａ，２２ｂ，２３ｂをスキャン・レジスタ回路３６ａ，３７ａ，３６ｂ，３７ｂに置き換えることで構成される。
【００５７】
電源遮断試験用回路は、電源遮断側ブロック３０ＡのＥＸＯＲ回路３２ａ，３３ａ，３４ａ，３８ａ，３９ａ、及び、試験制御側ブロック３０ＣのＡＮＤ回路１９により構成されている。これらＥＸＯＲ回路３２ａ，３３ａ，３４ａ，３８ａ，３９ａは、電源遮断試験用セル定義域Ｒ４で定義されたセルＥＸＯＲ２１に対応して設けられている。
【００５８】
ＥＸＯＲ回路３２ａの２つの入力は、入力端子ＩＮ＿１と試験端子ＴＥＳＴ＿Ｘ１とに接続され、出力はＯＲ回路３５ａに接続されている。ＥＸＯＲ回路３３ａの２つの入力は、入力端子ＩＮ＿２と試験端子ＴＥＳＴ＿Ｘ１とに接続され、出力はスキャン・レジスタ回路３６ａのデータ入力端子（Ｄ）に接続されている。ＥＸＯＲ回路３４ａの２つの入力は、スキャンイネーブル端子ＳＣＡＮ＿ＥＮ１と試験端子ＴＥＳＴ＿Ｘ１とに接続され、出力はスキャン・レジスタ回路３６ａのスキャンイネーブル入力端子（ＳＥ）に接続されている。ＥＸＯＲ回路３８ａの２つの入力は、ＯＲ回路３５ａと試験端子ＴＥＳＴ＿Ｘ１とに接続され、出力は出力端子ＯＵＴ＿１に接続されている。ＥＸＯＲ回路３９ａの２つの入力は、スキャン・レジスタ回路３７ａと試験端子ＴＥＳＴ＿Ｘ１とに接続され、出力は出力端子ＯＵＴ＿２に接続される。
【００５９】
また、ＡＮＤ回路１９の２つの入力は、試験端子ＴＥＳＴ＿Ｘとアイソレーション端子ＩＳＯとに接続され、出力は試験端子ＴＥＳＴ＿ＸＡに接続されている。
【００６０】
アイソレーションセルを構成する試験アイソレーション用ブロック３１Ｂは、ＡＮＤ回路３２ｂ，３３ｂ，３４ｂ、及び、ＮＯＴ回路３８ｂを含んでいる。ＡＮＤ回路３２ｂ，３３ｂ，３４ｂは、図３に示す電源論理階層対応情報Ｆ１のアイソレーションセル定義域Ｒ３で指定されたセルＡＮＤ２１に対応している。
【００６１】
ＮＯＴ回路３８ｂの入力は、アイソレーション端子ＩＳＯ＿２に接続され、出力はＡＮＤ回路３２ｂ，３３ｂ，３４ｂの一方の入力に接続されている。
【００６２】
ＡＮＤ回路３２ｂの一方の入力は入力端子ＩＮ＿３に接続され、他方の入力はＮＯＴ回路３８ｂの出力に接続され、出力はＯＲ回路３５ｂに接続されている。ＡＮＤ回路３３ｂの一方の入力はスキャン入力端子ＳＣＡＮ＿ＩＮ２に接続され、他方の入力はＮＯＴ回路３８ｂの出力に接続され、出力はスキャン・レジスタ回路３７ｂのスキャンデータ入力（ＳＩ）に接続されている。さらに、ＡＮＤ回路３４ｂの一方の入力は入力端子ＩＮ＿４に接続され、他方の入力はＮＯＴ回路３８ｂの出力に接続され、出力はスキャン・レジスタ回路３６ｂのデータ入力（Ｄ）に接続されている。
【００６３】
図６は、付加回路付ネットリストＦ４のタイミングチャートを示す図である。信号群ＳＩＧ＿１は、電源遮断側ブロック３０Ａ、アイソレーション側ブロック３０Ｂにおける入力側の端子での信号を示している。信号群ＳＩＧ＿２は、試験制御側ブロック３０Ｃにおける入力側の端子での信号を示している。さらに、信号群ＳＩＧ＿３は、各ブロック３０Ａ〜３０Ｃにおける出力側の端子での信号を示している。
【００６４】
時刻Ｔ１は時刻０を示している。この時刻Ｔ１における信号群ＳＩＧ＿１，ＳＩＧ＿２の入力端子ＩＮ＿１、入力端子ＩＮ＿２、スキャン入力端子ＳＣＡＮ＿ＩＮ１、クロック端子ＣＫ＿１、クロック端子ＣＫ＿２、アイソレーション端子ＩＳＯ、スキャンイネーブル端子ＳＣＡＮ＿ＥＮは、「０」の論理レベルであり、リセット端子ＲＳＴＢ＿１、リセット端子ＲＳＴＢ＿２は「１」の論理レベルである。試験端子ＴＥＳＴ＿Ｘの論理レベルは「不定」である。
【００６５】
一方、このとき信号群ＳＩＧ＿３の試験端子ＴＥＳＴ＿ＸＡの論理レベルは「０」、出力端子ＯＵＴ＿１、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１、出力端子ＯＵＴ＿２、出力端子ＯＵＴ＿３、スキャン出力端子ＳＣＡＮ＿ＯＵＴ２、出力端子ＯＵＴ＿４の論理レベルは「不定」である。
【００６６】
この状態から、時刻Ｔ２になると、信号群ＳＩＧ＿１のリセット端子ＲＳＴＢ＿１、リセット端子ＲＳＴＢ＿２の論理レベルは「１」から「０」に変化する。これにより、スキャン・レジスタ回路３６ａ，３７ａ，３６ｂ，３７ｂにおける負極性のリセットが有効となり、出力端子ＯＵＴ＿１、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１、出力端子ＯＵＴ＿２、出力端子ＯＵＴ＿３、スキャン出力端子ＳＣＡＮ＿ＯＵＴ２、出力端子ＯＵＴ＿４の論理レベルは「０」となる。
【００６７】
時刻Ｔ３になると、信号群ＳＩＧ＿１のリセット端子ＲＳＴＢ＿１、リセット端子ＲＳＴＢ＿２の論理レベルは「０」から「１」に変化する。これによりスキャン・レジスタ回路３６ａ，３７ａ，３６ｂ，３７ｂにおける負極性のリセットが解除される。
【００６８】
時刻Ｔ４になると、信号群ＳＩＧ＿２のアイソレーション端子ＩＳＯは、「０」から「１」の論理レベルが変化する。これにより、不定伝搬防止機能の切替が不定伝搬防止側となるので、試験端子ＴＥＳＴ＿ＸＡの「不定」状態が、試験端子ＴＥＳＴ＿Ｘに伝搬してしまうことが起きる。
【００６９】
試験端子ＴＥＳＴ＿ＸＡの論理レベルが「不定」になると、ＥＸＯＲ回路３２ａ，３３ａが「不定」になるので、時刻Ｔ４から時刻Ｔ５の入力端子ＩＮ＿１、入力端子ＩＮ＿２の論理レベルは「０」から「１」、そして「１」から「０」の変化は、「不定」にマスクされる。同様にＥＸＯＲ回路３４ａ，３８ａ，３９ａが「不定」となるので、出力端子ＯＵＴ＿１も「不定」となる。
【００７０】
さらに、スキャン・レジスタ回路３６ａ，３７ａは、時刻Ｔ４以降のクロック端子ＣＫ＿１クロック信号の立ち上がりで、ＥＸＯＲ回路３４ａの「不定」を取り込むため、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１、出力端子ＯＵＴ＿２の論理レベルは「不定」となる。従って、電源遮断側ブロック３０Ａ内のＥＸＯＲ回路３４ａ等のすべての回路は、全て「不定」となる。
【００７１】
一方のアイソレーション側ブロック３０Ｂでは、アイソレーションセル機能を備える試験アイソレーション用ブロック３１Ｂによって、「不定」状態がスキャン・レジスタ回路３６ａ等に伝搬するのを防止（不定伝搬防止機能）される。即ち、アイソレーション側ブロック３０Ｂは、電源遮断側ブロック３０Ａと機能的に切り離されるので、信頼性の高い試験が可能になる。
【００７２】
時刻Ｔ６においては、アイソレーション端子ＩＳＯの論理レベルは「１」から「０」になり、試験端子ＴＥＳＴ＿ＸＡの論理レベルは「０」なる。試験端子ＴＥＳＴ＿ＸＡの論理レベルが「０」になると、ＥＸＯＲ回路３２ａ，３３ａ，３４ａ，３８ａ，３９ａの論理レベルは「不定」が「０」となって、出力端子ＯＵＴ＿１の論理レベルは「０」となる。
【００７３】
さらに、スキャン・レジスタ回路３６ａ，３７ａは、時刻Ｔ６以降のクロック端子ＣＫ＿１のクロック信号の立ち上がりで、ＥＸＯＲ回路３３ａの「０」、ＥＸＯＲ回路３４ａの「０」を取り込むため、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１、出力端子ＯＵＴ＿２の論理レベルは順次「０」になる。
【００７４】
一方のアイソレーション側ブロック３０Ｂでは、ＮＯＴ回路３８ｂの出力レベルは「１」となり、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１、出力端子ＯＵＴ＿２の「不定」状態がＡＮＤ回路３３ｂ，３４ｂに伝搬し、ＡＮＤ回路３３ｂ，３４ｂが「不定」となる。
【００７５】
そして、クロック端子ＣＫ＿２の論理レベルが立ち上がる際に、スキャン・レジスタ回路３６ｂ，３７ｂに「不定」が取り込まれ、出力端子ＯＵＴ＿３、スキャン出力端子ＳＣＡＮ＿ＯＵＴ２、出力端子ＯＵＴ＿４が順次「不定」となる。
【００７６】
その後、スキャン出力端子ＳＣＡＮ＿ＯＵＴ１、出力端子ＯＵＴ＿２が順次「０」レベルになり、またＡＮＤ回路３３ｂ，３４ｂも「０」になり、クロック端子ＣＫ＿２における信号の立ち上がりでスキャン・レジスタ回路３６ｂ，３７ｂに「０」が取り込まれて、出力端子ＯＵＴ＿３、スキャン出力端子ＳＣＡＮ＿ＯＵＴ２、出力端子ＯＵＴ＿４の論理レベルは順次「０」になる。
【００７７】
以上説明したように、電源論理階層対応情報Ｆ１における電源遮断試験用端子定義域Ｒ５で定義された不定伝搬防止機能の切替端子であるアイソレーション端子ＩＳＯを「１」、電源遮断試験用端子である試験端子ＴＥＳＴ＿Ｘを「不定」とすると、試験制御側ブロック３０ＣのＡＮＤ回路１９が「不定」となる。これによりＥＸＯＲ回路３２ａ，３３ａ，３４ａ、ＯＲ回路３５ａとスキャン・レジスタ回路３６ａ，３７ａも「不定」にして、ＥＸＯＲ回路３８ａ，３９ａにより出力端子ＯＵＴ＿１、出力端子ＯＵＴ＿２を「不定」にする。従って、電源遮断側ブロック３０Ａの電源はＯＦＦ状態（遮断状態）と同等になるので、電源を区別しない論理シミュレーション手段と電源を区別しないセル・ライブラリを使い、実回路に即した論理シミュレーションが可能となる。
【００７８】
さらに、電源遮断試験用端子定義域Ｒ５で定義される不定伝搬防止機能の切替端子であるアイソレーション端子ＩＳＯを「１」とすると、ＮＯＴ回路３８ｂが「０」となり、ＡＮＤ回路３２ｂ，３３ｂ，３４ｂが「０」となる。従って、入力端子ＩＮ＿３、スキャン入力端子ＳＣＡＮ＿ＩＮ２、入力端子ＩＮ＿４が「不定」となっても、ＡＮＤ回路３２ｂ，３３ｂ，３４ｂにより、後段の回路への不定伝搬が防止できるようになる。
【００７９】
＜第３実施形態＞
次に、本発明の第３実施形態を説明する。なお、第２実施形態と同一構成に関しては、同一符号を用いて説明を適宜省略する。
【００８０】
図７は、本実施形態にかかる半導体集積回路設計支援装置２Ｃのブロック図である。この半導体集積回路設計支援装置２Ｃは、基本情報作成部４、試験要素情報記憶部５、試験情報作成部６を備える。基本情報作成部４は、試験パタンＦ１０を記憶する試験パタン記憶部５１を含む。また、試験要素情報記憶部５は、電源論理階層対応情報記憶部１３及び電源遮断指定情報Ｆ１１を記憶する電源遮断指定情報記憶部５２を含む。さらに、試験情報作成部６は、試験パタンＦ１０に対して試験パタン変換を行うことにより電源遮断試験用パタンＦ１２を生成する試験パタン変換部５３及び電源遮断試験用パタンＦ１２を記憶する変換試験パタン記憶部５４を含む。
【００８１】
なお、試験パタンＦ１０は、ネットリストＦ３に対応したタイミングチャートである。また、電源遮断試験用パタンＦ１２は、付加回路付ネットリストＦ４に対応する図６に相当するタイミングチャートである。
【００８２】
図８は、電源遮断指定情報Ｆ１１の一例を示す図である。図８に示すように、電源遮断指定情報Ｆ１１は、電源論理階層対応情報Ｆ１の電源定義域Ｒ１で定義された電源名、及び、電源の電力供給パターン（「ＯＮ」、「ＯＦＦ」）に対する電力供給パタンを変える時刻を定義している。この時刻は、図６における時刻（Ｔ１，Ｔ２等）に対応する。
【００８３】
試験パタン変換部５３には、試験パタン記憶部５１からの試験パタンＦ１０、電源論理階層対応情報記憶部１３からの電源論理階層対応情報Ｆ１、電源遮断指定情報記憶部５２からの電源遮断指定情報Ｆ１１が、入力する。
【００８４】
試験パタン変換部５３は、試験パタンＦ１０に対して電源遮断試験を行う際の付加回路に対応する付加パタンを、電源遮断指定情報Ｆ１１を参照して電源論理階層対応情報Ｆ１に基づき作成（試験パターン変換処理）する。
【００８５】
即ち、電源論理階層対応情報Ｆ１の電源遮断試験用端子定義域Ｒ５で定義される電源遮断試験用端子には、論理レベルが「０」でも「１」でもない状態を示す不定「Ｘ」の付加パタンが作成される。
【００８６】
また、電源論理階層対応情報Ｆ１のアイソレーションセルを用いた不定伝搬防止機能の切替端子には、電源遮断指定情報Ｆ１１で、電源供給（「ＯＮ」）が指定されたタイミングで「０」となり、電源供給遮断（「ＯＦＦ」）が指定されたタイミングで「１」となる付加パタンが作成される。
【００８７】
そして、作成された付加パタンが試験パタンＦ１０に追加される。これにより電源論理階層対応情報Ｆ１における電源遮断試験用端子定義域Ｒ５で定義される電源遮断試験用端子と電源論理階層対応情報Ｆ１のアイソレーションセルを用いた不定伝搬防止機能の切替端子との試験パタンを追加した電源遮断試験用パタンＦ１２が作成される。
【００８８】
従って、電源を区別しない論理シミュレーション手段で用いられている試験パタンを使って、電源の遮断／供給（ＯＦＦ／ＯＮ）を試験する試験パタンが自動作成できるようになり、人手による追加パタンの作成ミスが防止できるようになる。
【００８９】
＜実施例＞
次に、本実施形態にかかる電源遮断試験用パタンの実施例を説明する。先にも述べたように、試験パタンＦ１０は、図４に示すＨＤＬ情報Ｆ２を用いて論理合成部１２で作成されたネットリストＦ３に対応する試験パタンである。そして、このネットリストＦ３に対して付加回路付ネットリストＦ４が作成され、図６に示す信号群ＳＩＧ＿１〜ＳＩＧ＿３からなるタイミングチャートが得られた。
【００９０】
試験パタンＦ１０は、ネットリストＦ３に対応する試験パタンなので、図６に示す信号群ＳＩＧ＿２の無い、信号群ＳＩＧ＿１の信号からなるパタンである。
【００９１】
そして、電源遮断指定情報Ｆ１１により電源ＶＤＤ１は、時刻Ｔ１（０ｎｓ）でＯＮ、時刻Ｔ４（１６０ｎｓ）でＯＦＦ、時刻Ｔ６（４４０ｎｓ）でＯＮとなっているので、信号群ＳＩＧ＿２のＩＳＯに対して試験パタン変換処理は、時刻Ｔ１（０ｎｓ）で「０」、時刻Ｔ４（１６０ｎｓ）で「１」、時刻Ｔ６（４４０ｎｓ）で「０」の追加パタンを作成する。
【００９２】
また、信号群ＳＩＧ＿２の試験端子ＴＥＳＴ＿Ｘに対しては、時刻Ｔ１（０ｎｓ）以降は「不定」の追加パタンが作成される。さらに、信号群ＳＩＧ＿２のスキャンイネーブル端子ＳＣＡＮ＿ＥＮに対しては、時刻Ｔ１（０ｎｓ）以降「０」となる追加パタンが作成される。
【００９３】
これらの追加パタンは試験パタンＦ１０に付加されることにより、電源遮断試験用パタンＦ１２が作成される。
【００９４】
以上説明したように、電源を区別しない論理シミュレーション手段で用いられていた試験パタンを使って、電源の遮断／供給を試験する試験パタンが自動作成できるようになり、これらを人手作業で行う際に発生した電源の遮断／供給の試験パタン作成ミスが防止できるようになる。
【符号の説明】
【００９５】
２Ａ〜２Ｃ    半導体集積回路設計支援装置
４    基本情報作成部
５    試験要素情報記憶部
６    試験情報作成部
１２    論理合成部
１３    電源論理階層対応情報記憶部
１４    付加回路合成部
１５    ネットリスト記憶部
２０A，２０Ｂ    被試験ブロック
３０Ａ    電源遮断側ブロック
３０Ｂ    アイソレーション側ブロック
３０Ｃ    試験制御側ブロック
３１Ａ    電源遮断用ブロック
３１Ｂ    試験アイソレーション用ブロック
３１Ｃ    回路制御用ブロック
５１    試験パタン記憶部
５２    電源遮断指定情報記憶部
５３    試験パタン変換部
５４    変換試験パタン記憶部
２Ａ〜２Ｃ    半導体集積回路設計支援装置
４    基本情報作成部
５    試験要素情報記憶部
６    試験情報作成部
１２    論理合成部
１３    電源論理階層対応情報記憶部
１４    付加回路合成部
１５    ネットリスト記憶部
２０A，２０Ｂ    被試験ブロック
３０Ａ    電源遮断側ブロック
３０Ｂ    アイソレーション側ブロック
３０Ｃ    試験制御側ブロック
３１Ａ    電源遮断用ブロック
３１Ｂ    試験アイソレーション用ブロック
３１Ｃ    回路制御用ブロック
５１    試験パタン記憶部
５２    電源遮断指定情報記憶部
５３    試験パタン変換部
５４    変換試験パタン記憶部
【図１】
2015215792.tif 000003
【図２】
2015215792.tif 000004
【図３】
2015215792.tif 000005
【図４】
2015215792.tif 000006
【図５】
2015215792.tif 000007
【図６】
2015215792.tif 000008
【図７】
2015215792.tif 000009
【図８】
2015215792.tif 000010