(57)【要約】  本発明は、電圧制限用の半導体構成体に関する。この半導体構成体は、第１のカバー電極（４）と、該第１のカバー電極（４）と接続されており、強くｐドープされた半導体層（２）と、該強くｐドープされた半導体層（２）と接続されており、弱くｎドープされた半導体層（１）と、第２のカバー電極（５）とを有する。弱くｎドープされた半導体層（１）と第２のカバー電極（５）との間には、少なくとも１つのｐドープされた半導体層（６）と２つの強くｎドープされた半導体層（３）が並置され、交互に設けられている。
2008512861.tif 000002
【特許請求の範囲】
【請求項１】
電圧制限用の半導体構成体であって、第１のカバー電極（４）と、該第１のカバー電極（４）と接続されており、強くｐドープされた半導体層（２）と、該強くｐドープされた半導体層（２）と接続されており、弱くｎドープされた半導体層（１）と、第２のカバー電極（５）とを有する半導体構成体において、
弱くｎドープされた半導体層（１）と第２のカバー電極（５）との間には、少なくとも１つのｐドープされた半導体層（６）と２つの強くｎドープされた半導体層（３）が並置され、交互に設けられている、ことを特徴とする半導体構成体。
【請求項２】
請求項１記載の半導体構成体において、
ｐドープされた半導体層（６）と強くｐドープされた半導体層（２）との間隔（Ｗ）は、強くｎドープされた半導体層（３）と強くｐドープされた半導体層（２）との間隔より小さいか、または大きいか、または同じである、ことを特徴とする半導体構成体。
【請求項３】
請求項１または２記載の半導体構成体において、
強くｎドープされた半導体層（３）は、半導体構成体の側方縁部を完全に取り囲む、ことを特徴とする半導体構成体。
【請求項４】
請求項３記載の半導体構成体において、
半導体構成体の側方縁部の領域における強くｎドープされた半導体層（３）の幅（ＢＮＲ）は、半導体構成体の内部領域における強くｎドープされた半導体層（３）の幅（ＢＮ）とは異なっている、ことを特徴とする半導体構成体。
【請求項５】
請求項３または４記載の半導体構成体において、
半導体構成体の側方縁部の領域における強くｎドープされた半導体層（３）の幅（ＢＮＲ）は、半導体構成体の結晶格子が破壊されている領域よりも大きい、ことを特徴とする半導体構成体。
【請求項６】
請求項１から５までのいずれか一項記載の半導体構成体において、
半導体構成体の内部領域に設けられたｐドープされた半導体層（６）と、強くｎドープされた半導体層（３）とは、ストライプ、円形、または六角形の形態に構成されている、ことを特徴とする半導体構成体。
【請求項７】
請求項１から６までのいずれか一項記載の半導体構成体において、
強くｎドープされた半導体層（３）の幅（ＢＮ）は、ｐドープされた半導体層（６）の幅（ＢＰ）より大きいか、または小さいか、または同じである、ことを特徴とする半導体構成体。
【請求項８】
請求項１から７までのいずれか一項記載の半導体構成体において、
強くｎドープされた半導体層（３）の幅（ＢＮ）とｐドープされた半導体層（６）の幅（ＢＰ）とは異なっている、ことを特徴とする半導体構成体。
【請求項９】
請求項１から８までのいずれか一項記載の半導体構成体において、
強くｎドープされた半導体層（３）の相互間隔と、ｐドープされた半導体層（６）の相互間隔はそれぞれ変化する、ことを特徴とする半導体構成体。
【請求項１０】
請求項１から９までのいずれか一項記載の半導体構成体において、
半導体構成体の内部領域における強くｎドープされた半導体層（３）の幅（ＢＮ）は、弱くｎドープされた半導体層（１）への、強くｎドープされた半導体層（３）の浸透深度より大きいか、または同じである、ことを特徴とする半導体構成体。
【請求項１１】
請求項１から１０までのいずれか一項記載の半導体構成体において、
半導体構成体の内部領域におけるｐドープされた半導体層（６）の幅（ＢＰ）は、弱くｎドープされた半導体層（１）への、ｐドープされた半導体層（６）の浸透深度より大きいか、または同じである、ことを特徴とする半導体構成体。
【請求項１２】
請求項１から１１までのいずれか一項記載の半導体構成体において、
弱くｎドープされた半導体層（１）と第２のカバー電極（５）との間には、２つの強くｎドープされた半導体層（３）により取り囲まれる、ただ１つのｐドープされた半導体層（６）が設けられている（図３）、ことを特徴とする半導体構成体。
【請求項１３】
請求項１から１２までのいずれか一項記載の半導体構成体において、
該半導体構成体にはｐｎダイオードが並列に接続されている（図４）、ことを特徴とする半導体構成体。
【請求項１４】
電圧制限用の半導体構成体であって、第１のカバー電極（４）と、該第１のカバー電極（４）と接続されており、強くｎドープされた半導体層（２）と、該強くｎドープされた半導体層（２）と接続されており、弱くｐドープされた半導体層（１）と、第２のカバー電極（５）とを有する半導体構成体において、
弱くｐドープされた半導体層（１）と第２のカバー電極（５）との間には、少なくとも１つのｎドープされた半導体層（６）と２つの強くｐドープされた半導体層（３）が並置され、交互に設けられている、ことを特徴とする半導体構成体。
【請求項１５】
請求項１４記載の半導体構成体において、
ｎドープされた半導体層（６）と強くｎドープされた半導体層（２）との間隔（Ｗ）は、強くドープされた半導体層（３）と強くｎドープされた半導体層（２）との間隔より小さいか、または大きいか、または同じである、ことを特徴とする半導体構成体。
【請求項１６】
請求項１４または１５記載の半導体構成体において、
強くｐドープされた半導体層（３）は、半導体構成体の側方縁部を完全に取り囲む、ことを特徴とする半導体構成体。
【請求項１７】
請求項１６記載の半導体構成体において、
半導体構成体の側方縁部の領域における強くｐドープされた半導体層（３）の幅（ＢＮＲ）は、半導体構成体の内部領域における強くｐドープされた半導体層（３）の幅（ＢＮ）とは異なっている、ことを特徴とする半導体構成体。
【請求項１８】
請求項１６または１７記載の半導体構成体において、
半導体構成体の側方縁部の領域における強くｐドープされた半導体層（３）の幅（ＢＮＲ）は、半導体構成体の結晶格子が破壊されている領域よりも大きい、ことを特徴とする半導体構成体。
【請求項１９】
請求項１４から１８までのいずれか一項記載の半導体構成体において、
半導体構成体の内部領域に設けられたｎドープされた半導体層（６）と、強くｐドープされた半導体層（３）とは、ストライプ、円形、または六角形の形態に構成されている、ことを特徴とする半導体構成体。
【請求項２０】
請求項１４から１９までのいずれか一項記載の半導体構成体において、
強くｐドープされた半導体層（３）の幅（ＢＮ）は、ｎドープされた半導体層（６）の幅（ＢＰ）より大きいか、または小さいか、または同じである、ことを特徴とする半導体構成体。
【請求項２１】
請求項１４から２０までのいずれか一項記載の半導体構成体において、
強くｐドープされた半導体層（３）の幅（ＢＮ）とｎドープされた半導体層（６）の幅（ＢＰ）とは異なっている、ことを特徴とする半導体構成体。
【請求項２２】
請求項１４から２１までのいずれか一項記載の半導体構成体において、
強くｐドープされた半導体層（３）の相互間隔と、ｎドープされた半導体層（６）の相互間隔はそれぞれ変化する、ことを特徴とする半導体構成体。
【請求項２３】
請求項１４から２２までのいずれか一項記載の半導体構成体において、
半導体構成体の内部領域における強くｐドープされた半導体層（３）の幅（ＢＮ）は、弱くｐドープされた半導体層（１）への、強くｐドープされた半導体層（３）の浸透深度より大きいか、または同じである、ことを特徴とする半導体構成体。
【請求項２４】
請求項１４から２３までのいずれか一項記載の半導体構成体において、
半導体構成体の内部領域におけるｎドープされた半導体層（６）の幅（ＢＰ）は、弱くｐドープされた半導体層（１）への、ｎドープされた半導体層（６）の浸透深度より大きいか、または同じである、ことを特徴とする半導体構成体。
【請求項２５】
請求項１４から２４までのいずれか一項記載の半導体構成体において、
弱くｐドープされた半導体層（１）と第２のカバー電極（５）との間には、２つの強くｐドープされた半導体層（３）により取り囲まれる、ただ１つのｎドープされた半導体層（６）が設けられている（図３）、ことを特徴とする半導体構成体。
【請求項２６】
請求項１４から２５までのいずれか一項記載の半導体構成体において、
該半導体構成体にはｐｎダイオードが並列に接続されている（図４）、ことを特徴とする半導体構成体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制限用の半導体構成体に関する。
【０００２】
従来技術
半導体ダイオードを電圧制限のために使用することはすでに公知である。この種の公知の半導体ダイオードが図１に示されている。この半導体ダイオードはｐｎダイオードであり、ｐドープされた層２が均質なｎドープ領域１に拡散注入されている。回路抵抗を低減し、ｎ半導体が金属化部に良好にオーム接続するようにするため、ｎドープされた領域１はウェハ裏側からｎ＋ドーピングで強くｎドープされる（領域３）参照符号４と５は金属層を示すこのようなダイオードに阻止電圧ＵＳが印加される場合、降伏電圧ＵＺを上回ると直ちに電流が大きく上昇する。電流上昇、および電圧制限の原因は、投入されるアバランシュ作用ないし雪崩作用によるものである。阻止電圧を印加する際には、ｐｎ接合面にいわゆる空間電荷ゾーンが形成される。約２＊１０５から４＊１０５Ｖ／ｃｍの所定の電界強度から、電荷担体は空間電荷ゾーンで強く加速され、電荷担体は結晶格子と衝突する際に半導体結合を壊し、これによりさらなる電子と正孔を形成する。これらの電子と正孔はさらに加速され、さらなる結合を壊す。このことにより電流が急峻に上昇する。この種のダイオードの欠点は、降伏電圧が温度の上昇と共に上昇することである。降伏電圧は正の温度係数ＴＫを有する。このようなダイオードが短時間、電流が高い場合に降伏状態で駆動されると、熱として生じる電力、すなわち降伏電流ＩＺと降伏電圧ＵＺの積が非常に大きくなる。自動車発電機で整流に使用されるダイオードでは、いわゆるロードダンプモードで数ｋＷ領域になる電力が発生する。その結果、ダイオードは発熱し、降伏電圧ＵＺが大きく上昇する。このことは多くの適用に対して不利である。例えば最大許容電圧は、将来的の４２Ｖ搭載電源では僅か５８Ｖである。発電機電圧はこのようなシステムでは４８Ｖまで上昇することができるから、降伏電圧の温度係数は無視できるほど小さくなければならない。ここでは、温度が降伏電圧に及ぼす影響の他に、回路抵抗および製造公差にも注意しなければならない。
【０００３】
発明の利点
従って請求項１に記載された特徴を備える半導体構成体は、その降伏電圧が温度にほぼ依存しないという利点を有する。このことは、実質的にｐｎダイオードとパンチスルーダイオードとの組み合わせに相当する半導体構成体によって達成される。パンチスルーダイオードは以下、ＰＴダイオードと称する。ＰＴダイオードは、ｎｐｎ構造体ないしはｐｎｐ構造体を有し、相応に構成されていれば、その制限電圧の温度依存性が小さい。ＰＴダイオードのこの制限電圧は、この電圧が常にｐｎダイオードの降伏電圧ＵＺＰＮより小さくなるように選択される。これにより半導体構成体全体の降伏電圧は、ＰＴダイオードの制限電圧となる。本発明のさらなる有利な特性は、図面に基づく以下の実施例の説明から得られる。
【０００４】
図面
図１は、これまで電圧制限に使用されていたｐｎダイオードの横断面とドーピングプロフィールを示す概略図である  
図２は、本発明の第１実施形態による半導体構成体の概略図および等価回路である。
図３は、本発明の別の実施形態による半導体構成体の概略図および等価回路である。
図４は、本発明の別の実施形態の等価回路を示し、ここでは従来のｐｎダイオードと、図３に示した構成体が並列に接続されている。
図５は、達成可能な最大降伏電流密度ｊｚと最大降伏電圧ＵＺを、領域１のドーピング濃度に依存して、３つの異なる電流エラー係数Ｆについて示す線図である。
【０００５】
実施例の説明
図２は、本発明の第１実施形態による半導体構成体の概略図および等価回路である。
この実施形態では、強くｐドープされた半導体層２に弱くｎドープされた半導体層１が全面に取り付けられている。この弱くドープされたｎドープ半導体層１には、ｐドープされた半導体層６と強くｎドープされた半導体層３が表面から交互に取り付けられており、少なくともｐドープされた半導体層６と２は接していない。有利にはｐドープされた半導体層３は、チップの形態で実現された半導体構成体の外側縁部に配置され、この縁部を完全に包囲している。図示の半導体構成体の上側と下側には薄い金属層５と４が設けられている。この構造化されていない金属化部は半導体構成体へのオーム接触を形成する。ここで金属接点４はアノードとして、金属接点５はカソードとして示されている。
【０００６】
電圧がアノード４とカソード５との間に、プラス極がアノードに、マイナス極がカソードに接続されるように印加されると、すなわちこの構成体の順方向で極性付けられると、拡散電圧ＵＤを超えた後、電流が金属領域および半導体領域４→２→１→３→５を介して流れる。
【０００７】
電圧ないし極性付を反対にすると、電流の流れは僅かな阻止電流を除いて中断される。この電圧が上昇すると、空間電荷ゾーンがｐｎ接合部２／１でさらにｎ領域１に入り込むように広がる。本発明では、空間電荷ゾーンの縁部がｐドープされた半導体領域６に、電圧がｐｎ接合部２／１のアバランシュ降伏電圧ＵＺＰＮよりも小さいときに達する。空間電荷ゾーンが電圧ＵＺＰＴにおいて層６に衝突すると、電流は層４→２→１→６→５を介して流れるようになる。降伏に対する条件が達成される。この電圧ＵＺＰＴは温度にほとんど依存しない。
【０００８】
電圧ＵＺＰＴの温度非依存性に対しては、回路抵抗を無視して次式が当てはまる。
【０００９】
【数１】
2008512861.tif 000003
【００１０】
ここでは次のことが当てはまる。
素電荷  ｑ＝１．６＊１０−１９Ａｓ；
ケイ素に対する相対的誘電係数  εｓ＝１１．９；
絶対的誘電係数  ε０＝８．８５４＊１０−１４Ｆ／ｃｍ；
電荷担体の飽和速度  ｖｓ≒１０７ｃｍ／ｓ；
ＮＤ＝層１のドーピング濃度；
Ｗ＝領域６と２との間の間隔（これは弱くｎドープされた領域１での最大空間電荷幅に相当する）；そして
ｊｚ＝降伏電流密度
前記のパラメータは、約−５０℃から２２０℃の興味の対象となる温度領域では温度に依存しないか、または僅かしか温度に依存しない。
【００１１】
層１のドーピング濃度ＮＤと層１の幅Ｗは、パンチスルー制限電圧ＵＺＰＴがｐｎ接合部２／１のアバランシュ降伏電圧ＵＺＰＮよりも小さくなるように調整される。
【００１２】
ＵＺＰＴ  ＜  ＵＺＰＮ          （２）
さらに、層６（エミッタ）、１（ベース）および２（コレクタ）からなる寄生ｐｎｐトランジスタの降伏電圧ＵＣＥＯがパンチする制限電圧ＵＺＰＴを下回らないことを保証しなければならない。
【００１３】
ＵＺＰＴ  ＜  ＵＣＥＯ          （３）
ほぼ４から７の間である適合パラメータｎにより、寄生ｐｎｐトランジスタの降伏電圧ＵＣＥＯは、エミッタ回路における電流増幅Ｂの関数として次式により表される。
【００１４】
【数２】
2008512861.tif 000004
【００１５】
これは、ｐｎｐトランジスタの電流増幅率Ｂを非常に小さく選択しなければならないことを要求する。とりわけ小さな値Ｗに対しては、電流増幅率Ｂは実施的にエミッタ効率γｐにだけ依存する。なぜならいわゆるベーストランジスタ係数αが値１を取るからである。電流増幅率Ｂに対しては次式が得られる。
【００１６】
【数３】
2008512861.tif 000005
【００１７】
ｐｎｐトランジスタにおいて、ベースＷとエミッタＷＡＥの幅が少数キャリヤの相応する拡散長ＬｐおよびＬｎより格段に小さい場合に対しては、エミッタ効率が近似的に次式により表される。
【００１８】
【数４】
2008512861.tif 000006
【００１９】
ここでＮＡＥは、エミッタのアクセプタの濃度を表す。エミッタ効率γｐおよび電流増幅率Ｂは、濃度ＮＡＥが小さいか、またはエミッタ層の幅ＷＡＥが非常に小さいときに小さくなる。ＷＡＥが小さい場合のγｐの低減は、ＷＡＥ  ＜  Ｌｎである場合に対してだけ当てはまる。半導体表面でのエミッタ濃度は任意に小さく選択することができない。なぜならそうでないと金属−半導体接続部５，６がオーム特性を有しなくなるからである。従って本発明の構成では、低いエミッタ効率γｐおよび高い電圧ＵＣＥＯを得るために、非常に薄いエミッタ層、例えばＷＡＥ  ＜  ０．１μｍを選択しなければならない。
【００２０】
式（１）の第２項に示されたＵＺＰＴの電流依存性は、本発明の構成の適切な次元設定によって最小にすることができる。係数Ｆは、最大許容電流エラーを表す。
【００２１】
【数５】
2008512861.tif 000007
【００２２】
ここでＵＰＴは式（１）の第１項、ＵＳＣは第２項である。式（７）から、達成可能な最大降伏電流密度ｊｚは、選択された係数Ｆの下で領域１のドーピング濃度ＮＤに依存する。ここで最大可能降伏電流密度ｊｚは、領域１のドーピング濃度ＮＤおよび電流エラーＦの増大と共に上昇する。このことは図５に、３つの異なる電流エラー係数Ｆに対して示されている。付加的に図５には、達成可能な最大降伏電圧ＵＺがドーピング濃度ＮＤの所定の領域に対して示されている。ここでは急峻なｐｎ接合部の降伏電圧に対する近似が使用された。これは比較的に小さい値を生じる傾向にある。さらにＵＣＥＯがＵＺＰＴより小さくないことが前提とされている。
【００２３】
図１による公知の実施形態では、ｐｎ接合部がチップの鋸溝領域で終端する。この領域の結晶格子は、鋸形式および切り出しプロセスに応じて数μｍから数十μｍの深さまで破壊される。破壊された結晶格子のこの領域はダメージゾーンとして示されている。このような領域はバンドギャップに高い状態密度を有する。このことにより電荷担体に対する再結合確率および阻止電流が上昇する。さらにアバランシュ効果をトリガするために必要な電界強度Ｅｋｒｉｔはダメージゾーンにおいては一般的に内部の非破壊チップ領域よりも小さい。従ってアバランシュ降伏はまずチップ縁部で生じる。その結果は、丸まった阻止特性曲線として現れるプレブレークダウンである。阻止電流の上昇と縁部領域におけるプレブレークダウンの結果、この領域はチップの内部領域よりも熱的および電気的により強く負荷される。このことはダイオードのパルス耐性を格段に低減させる。従ってこの種のダイオードでは、破壊されたチップ領域を例えばＫＯＨでのエッチングで除去するのが通例である。
【００２４】
図２と図３による本発明の構成では、ｐｎ接合部が同様に破壊された鋸溝の領域で終端する。従来の構成とは異なり、電圧制限はｐｎ接合部ではなく内側のパンチスルー構造体で行われるから、条件（２）と（３）が縁部に対して当てはまればパルス耐性の低下は生じない。本発明の有利な構成では、領域３の幅ＢＮＲが周回する外側チップ縁部の領域ではダメージゾーンの領域よりも大きい。ここでは幅ＢＮＲを、内部にある高ｎドープ領域３の幅ＢＮよりもとりわけ大きく選択することもできる。
【００２５】
内側の高ｎドープ領域３ないし高ｐドープ領域６は種々異なる幾何的構成で、例えばストライプ、円形、または六角形に構成することができる。領域３と６の面積は、それぞれの適用に依存して広い範囲内で変化することができる。ストライプ幾何構成の場合、領域３の幅ＢＮは領域６の幅ＢＰより大きくすることも小さくすることも、または同じにすることもできる。
【００２６】
さらに幅ＢＮとＢＰは大きく変化することができる。最小幅ＢＮとＢＰは、領域１への層の垂直浸透深度に相当する。最大幅に達すると、関連する１つの領域３と６がそれぞれ存在するだけである。最大幅ＢＮはチップエッジの長さと最小幅ＢＰとの差である。別の重要な境界例が図３に示されている。この構成の内部では領域３が完全に除去されている。従って幅ＢＰは、チップの長さ−２×幅ＢＮＲが成り立つ。この構成は順方向での駆動にはさほど適さない。なぜならｐｎダイオード部分の領域をほとんど含まないからである。しかしこの構成は、パンチスルーダイオードとして使用するのが有利である。別の実施形態では、領域３の幅ＢＮと領域６の幅ＢＰはチップ内で行ってはなく、位置に応じて変化しなければならない。例えばＢＰはチップ縁部の近傍では非常に小さく、チップ中央への方向に増大することができる。ｐドープされた領域３およびｎドープされた領域６の数は、上に説明した幾何構成の選択、およびＢＮＲ，ＢＮおよびＢＰの寸法に依存する。ｐドープされた層６の浸透深度は、図２に概略的に示したようにｎドープされた層３の浸透深度よりも大きくすることができるが、やや小さいかまたは同じにすることもできる。
【００２７】
図２の実施形態の可能で簡単な製造プロセスが、４２Ｖ搭載電源で使用するのに特に有利である、約４６Ｖの降伏電圧を有する構成に対して示される。
【００２８】
もちろんこのようなダイオードを比較的に大きなまたは小さな電圧に対して設計することもできる。ここでは、空間電荷ゾーンの幅、間隔Ｗが過度に大きくならないように注意するだけでよい。層でないと式（１）の第２項が、電流密度が高い場合に不利に作用する。図５によって達成可能な最大降伏電圧ＵＺをドーピング濃度に依存して推定することができる。
【００２９】
強くｐドープされたシリコンサブストレートにｎドープされた層が、２．６５〜２．７５μｍの有効厚およびＮＤ＝８＊１０１５ｃｍ−３の燐ドーピング濃度を以てエピタクシープロセスで析出される。領域３と６は従来のようにフォト技術とイオン注入法によって取り付けられ、例えば高速熱処理（ＲＰＴ）によってアニールされる。ここでは平坦なｐドープ領域６を形成するために、２＊１０１３ｃｍ−２の量のボロンが１０ｋｅＶのエネルギーの下で、３０ｎｍ厚の漂遊酸化物によって注入された。続いて前面と裏面に、公知のように適切な金属系が設けられる。金属化プロセスの前に、ｐドープされた層２を部分的に研磨し、ウェハ厚および回路抵抗を低減することができる。場合によりハンダ付け可能な金属化部、例えばＣｒ／ＮｉＶ／Ａｇを使用することができる。このことによって、前面および裏面にある構成部材を適切なケーシングに、例えば自動車整流器のダイオードに対して通常使用される、いわゆるプレスケーシングにハンダ付けすることができる。
【００３０】
チップを個別化し、プレスケーシングにハンダ付けした後、必要に応じてチップ縁部のダメージゾーンを適切な湿式エッチングまたはガス相エッチングによって除去し、ダメージゾーンに起因する阻止電流を低減することができる。
【００３１】
もちろん択一的に、図２または図３の構成を、すべてのドーピングタイプを入れ替えて作製することも可能である。すなわち、ｎドープされた領域はｐドープされた領域により置換され、ｐドープされた領域はｎドープされた領域により置換される。
【００３２】
図４にはさらなる実施例が示されている。ここでは例えば図１による従来の構成が、図３による本発明の構成に並列に接続される。
【図面の簡単な説明】
【００３３】
【図１】図１は、これまで電圧制限に使用されていたｐｎダイオードの横断面とドーピングプロフィールを示す概略図である。
【図２】図２は、本発明の第１実施形態による半導体構成体の概略図および等価回路である。
【図３】図３は、本発明の別の実施形態による半導体構成体の概略図および等価回路である。
【図４】図４は、本発明の別の実施形態の等価回路を示し、ここでは従来のｐｎダイオードと、図３に示した構成体が並列に接続されている。
【図５】図５は、達成可能な最大降伏電流密度ｊｚと最大降伏電圧ＵＺを、領域１のドーピング濃度に依存して、３つの異なる電流エラー係数Ｆについて示す線図である。
【図１】
2008512861.tif 000008
【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2008512861.tif 000013
2008512861.tif 000014
2008512861.tif 000015
2008512861.tif 000016
2008512861.tif 000017
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