(57)【要約】【課題】給電用のワード線コンタクトプラグと半導体基板とのショートマージンを充分に確保可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】メモリセル領域の半導体基板２内に形成された埋め込みセルビット線５ａと、前記メモリセル領域でＸ方向に延在し、一端が前記周辺回路領域に達すると共に、半導体基板２内で埋め込みセルビット線５ａよりも深さ寸法が小さくなるようにゲート絶縁膜を介して半導体基板２内に形成されたゲート電極１１と、埋め込みセルビット線５ａの底面よりも深さ寸法が大きく、ゲート電極１１の前記一端と重なるように前記周辺回路領域の半導体基板２内に形成された絶縁部Ｒ３と、埋め込みセルビット線５ａに接続して形成されたセルビット線コンタクトプラグと、絶縁部Ｒ３内でゲート電極１１に接続するように埋設されたセルワード線コンタクトプラグ１３と、を有する。【選択図】図２
2015005703.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域と周辺回路領域に区分された半導体基板と、
前記メモリセル領域で第1の方向に延在し、かつ一端が前記周辺回路領域に達し、その端部に前記メモリセル領域内での幅寸法より大きい幅寸法の拡張部を有し、ビット絶縁膜を介して前記半導体基板内に形成された埋め込みセルビット線と、
前記メモリセル領域で前記第1の方向に交差する第２の方向に延在し、一端が前記周辺回路領域に達すると共に、前記半導体基板内で前記埋め込みセルビット線よりも深さ寸法が小さくなるようにゲート絶縁膜を介して前記半導体基板内に形成された埋め込みセルワード線と、
前記拡張部よりも前記第２の方向における幅寸法が大きく、かつ前記拡張部の底面よりも深さ寸法が大きく、前記埋め込みセルワード線の前記一端と重なるように前記周辺回路領域の前記半導体基板内に形成された第１絶縁部と、
前記埋め込みセルビット線の前記拡張部に接続して形成されたビット線コンタクトプラグと、
前記第１絶縁部内で前記埋め込みセルワード線に接続するように埋設されたワード線コンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記メモリセル領域内の前記半導体基板と接する前記ビット絶縁膜の前記第２の方向に沿った一方の側面の下部に形成されたセルビットコンタクトと、
前記メモリセル領域内の前記半導体基板に形成されたキャパシタコンタクトと、
前記キャパシタコンタクトに接続して形成されたキャパシタと、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上をメモリセル領域と、周辺回路領域と、に区分する工程と、
前記メモリセル領域において第1の方向に延在し、かつ一端が前記周辺回路領域に達し、その端部に前記メモリセル領域内での幅寸法より大きい幅寸法の拡張部を有する埋め込みセルビット線を、ビット絶縁膜を介して前記半導体基板内に形成する工程と、
前記メモリセル領域において前記第1の方向に交差する第２の方向に延在し、一端が前記周辺回路領域に達すると共に、前記埋め込みセルビット線よりも深さ寸法の小さい埋め込みセルワード線を前記半導体基板内に形成する工程と、
前記拡張部よりも前記第２の方向における幅寸法が大きく、かつ前記拡張部の底面よりも深さ寸法が大きい第１絶縁部を、前記埋め込みセルワード線の前記一端と重なるようにゲート絶縁膜を介して前記周辺回路領域の前記半導体基板内に形成する工程と、
前記埋め込みセルビット線の前記拡張部に接続するビット線コンタクトプラグと、前記第１絶縁部内で前記埋め込みセルワード線に接続するワード線コンタクトプラグと、を一括して形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記埋め込みセルビット線を形成する工程は、
前記メモリセル領域において第1の方向に延在し、かつ一端が前記周辺回路領域に達し、その端部に前記メモリセル領域内での幅寸法より大きい幅寸法領域を有する埋め込みセルビット線形成用の溝を形成すると共に、前記周辺回路領域に前記第１絶縁部よりも前記第２の方向における幅寸法が大きく、かつ前記拡張部の底面と同じ深さ寸法の第１絶縁部形成用の溝を形成する工程と、
前記埋め込みセルビット線形成用及び第１絶縁部形成用の溝に、前記埋め込みセルビット線形成用の溝の底部を埋め込み可能、かつ前記第１絶縁部形成用の溝に前記第１絶縁部よりも前記第２の方向における幅寸法が大きい凹部を形成可能な所定の膜厚で前記埋め込みセルビット線を構成する導電膜を形成する工程と、
前記埋め込みセルビット線形成用の溝の底部に残存させるように前記導電膜をエッチバックする工程と、を有し、
前記第１絶縁部を形成する工程は、
前記導電膜をエッチバックする工程によって形成された前記第１絶縁部形成用の溝のリセス部及び前記第１絶縁部形成用の溝に前記第１絶縁部を構成する絶縁材料を埋め込む工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記埋め込みセルビット線を前記半導体基板内に形成する工程は、
前記メモリセル領域内の前記半導体基板と接する前記ビット絶縁膜の前記第２の方向に沿った一方の側面の下部を除去し、ビットコンタクト導電膜を埋め込むことによりセルビットコンタクトを形成する工程を有し、
前記ビット線コンタクトプラグとワード線コンタクトプラグとを一括して形成する工程の後に、
前記メモリセル領域内の前記半導体基板にキャパシタコンタクトを形成する工程と、
前記キャパシタコンタクトに接続されるようにキャパシタを形成する工程と、
を有することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
夫々が、第1の方向に延在し、前記半導体基板内に形成された複数の埋め込みセルビット線と、
夫々が、前記第1の方向に交差する第２の方向に延在し、前記半導体基板内に前記複数の埋込みセルビット線よりも浅い位置に形成された複数の埋め込みワード線と、
前記半導体基板上に形成された配線と、
前記配線に接続され、前記複数の埋め込みワード線のうちある埋め込みワード線と接するように形成されたコンタクトプラグと、
前記コンタクトプラグと接するように形成され、その底面が前記埋め込みビット線の底面よりも深い位置に位置する絶縁部と、
を有することを特徴とする半導体装置。
【請求項７】
前記コンタクトプラグは、前記半導体基板の表面から同一の深さにて第１の側面と第２の側面とを有し、前記埋め込みワード線とは前記第１の面で接し、前記絶縁部とは前記第２の面で接することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記同一の深さよりも深い位置に存在する前記コンタクトプラグの第１及び第２の側面は前記絶縁部と接することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記ある埋め込みワード線と前記複数の埋め込みワード線のうちの第２の埋込ワード線は、前記コンタクトプラグをその両サイドから挟み込むように配置されていることを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に縦型トランジスタを含む半導体装置における縦型トランジスタの周辺回路領域での半導体基板とコンタクトプラグの短絡防止を目的とした半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）等の半導体装置の高集積化が急速に進んでおり、半導体装置に搭載するＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタをより小さい表面積で形成することが求められている。半導体基板上に高密度に形成することができるＭＯＳトランジスタとして、縦型ＭＯＳトランジスタ（ピラー型トランジスタ）がある。縦型ＭＯＳトランジスタは、柱状型半導体（ピラー型半導体）の側壁にゲート電極を形成するトランジスタである。
【０００３】
具体的に、縦型ＭＯＳトランジスタには、半導体基板の上部を加工して形成したピラーを取り囲むように、トランジスタのゲート電極と、埋め込みビット線が、各々異なる高さで略直交する方向に交差して形成されている。ゲート電極は埋め込みワード線として機能する配線からなるものであり、埋め込みビット線より上方の位置で一方向（Ｘ方向とする）に延在しており、各埋め込みビット線はＸ方向に対して一定の角度をなすＹ方向に延在している。Ｘ方向に配置されたピラー間には、Ｙ方向に延在する埋め込みビット線が形成されている。各埋め込みビット線は、Ｙ方向に配置された複数のピラーで共有されている。
また、半導体装置がＤＲＡＭに適用される場合は、対をなす埋め込みワード線（ゲート電極）が１つのピラーに接続されたダブルゲートとなることがあり、その場合には埋め込みビット線は片側のピラーのみに接続されている。埋め込みビット線の底面は、絶縁体等の保護膜に接続されている。
【０００４】
埋め込みビット線の底面は、半導体基板の溝の底面に形成された絶縁膜によって半導体基板と絶縁されている。埋め込みビット線の側面は、溝底部の内壁に形成されたビット絶縁膜によって絶縁されており、接続するピラーと反対側のピラーとは未接続状態になっている。また、埋め込みビット線は、接しているピラー側の絶縁膜の側面を貫通して設けられたコンタクトプラグ（ビットコンタクト）を介して下部拡散領域と接続されている。なお、ビットコンタクトを介さず、埋め込みビット線と下部拡散領域が直接接触するように配置されることもある。
【０００５】
多くの場合、このような半導体装置に用いられる半導体基板はｐ型シリコンからなるものであり、ピラー加工時に形成される半導体基板の溝の下部にｐ型の不純物が添加された拡散領域が形成されることがある。この下部拡散領域は、縦型ＭＯＳトランジスタのソースドレイン領域を構成する。
また、各ピラーの上部には、上部拡散領域が形成されている。上部拡散領域は、縦型ＭＯＳトランジスタのソースドレイン領域を構成し、下部拡散領域と同様に不純物が添加されているものである。上部拡散領域の上には半導体装置の上部配線が設けられる。
さらに、半導体装置がＤＲＡＭに適用される場合は、上部拡散領域の上にコンタクトプラグ（キャパシタコンタクト）を介してキャパシタ（容量）が形成されている。キャパシタは、下部電極と容量絶縁膜と上部電極とを備えたシリンダ型のものが多く用いられている。各々のピラー及びキャパシタコンタクトは、層間絶縁膜により分離されている。なお、キャパシタコンタクトを介さず、上部拡散領域とキャパシタあるいは上部配線が上部拡散領域の上に直接接触するように配置されることもある。
【０００６】
以上説明したように、ソースドレイン領域として機能する下部拡散領域と上部拡散領域と、それらの間に介在する半導体基板からなるピラー部分と、ピラー部分の両側壁に対向して形成されている一対のゲート電極とによって、１つの縦型ＭＯＳトランジスタが構成されていることがわかる。
【０００７】
特許文献１には、上記の構成を有する縦型ＭＯＳトランジスタの関連技術が開示されている。具体的には、平面型ＭＯＳトランジスタを有する周辺回路領域に、縦型ＭＯＳトランジスタを有するメモリセル領域のセル上部配線よりも厚みのある周辺部上部配線を形成することにより、メモリセル領域の配線容量を低減し、周辺回路領域の配線抵抗を低減し得る技術が開示されている。
【０００８】
このような縦型ＭＯＳトランジスタでは、上記のようにワード線であるゲート電極及びビット線が半導体基板内に埋め込まれた構造となるため、埋め込みビット線及び埋め込みワード線に給電するコンタクトプラグ（以降、給電用コンタクトプラグ）を平面型トランジスタよりも深く形成する必要がある。ＤＲＡＭのようにメモリセル領域に縦型ＭＯＳトランジスタを使用する場合は、埋め込みビット線及び埋め込みワード線の一部（コンタクト部）を周辺領域に延在させて形成し、各々のコンタクト部に給電用コンタクトプラグを形成する。
【０００９】
また、縦型ＭＯＳトランジスタを含む半導体装置の製造工程数を増大させないために、埋め込みビット線及び埋め込みワード線の給電用コンタクトプラグはエッチング等により一括して形成されることが好ましい。但し、前述の埋め込みビット線と埋め込みワード線の相対的な位置関係から、埋め込みビット線のコンタクトプラグと、埋め込みワード線のコンタクトプラグは同じ深さにならないため、それぞれの給電用コンタクトプラグと基板とのエッチング時のマージンを確保することが重要である。このことを勘案し、実際には、コンタクトプラグと半導体基板の短絡を防ぐため、埋め込みワード線とその給電用コンタクトプラグを形成するためのコンタクトホールとの接触部はＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）等の絶縁膜の内部に形成される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１５５０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、埋め込みビット線と埋め込みワード線にそれぞれ給電を行うためのコンタクトプラグの一括形成工程においては、その工程前に上記のように埋め込みワード線が埋め込みビット線より浅い位置に形成されているため、セルビット線コンタクトプラグを形成するコンタクトホールに対して適切な深さでエッチングを行うと、セルワード線コンタクトプラグを形成するコンタクトホールには過剰なエッチングになる。
従来のように、セルワード線コンタクトホールを周辺回路領域のＳＴＩ等の絶縁膜に形成することもできるが、ＳＴＩの深さは、埋め込みビット線の深さに対して充分ではない。一方で、埋設性の点からＳＴＩを深く形成することは容易ではない。従って、給電用のセルワード線コンタクトプラグと半導体基板とのショートマージンを充分に確保できずに、半導体装置における半導体基板とコンタクトプラグとの短絡を招く問題があった。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、メモリセル領域と周辺回路領域に区分された半導体基板と、前記メモリセル領域で第1の方向に延在し、かつ一端が前記周辺回路領域に達し、その端部に前記メモリセル領域内での幅寸法より大きい幅寸法の拡張部を有し、ビット絶縁膜を介して前記半導体基板内に形成された埋め込みセルビット線と、前記メモリセル領域で前記第1の方向に交差する第２の方向に延在し、一端が前記周辺回路領域に達すると共に、前記半導体基板内で前記埋め込みセルビット線よりも深さ寸法が小さくなるようにゲート絶縁膜を介して前記半導体基板内に形成された埋め込みセルワード線と、前記拡張部よりも前記第２の方向における幅寸法が大きく、かつ前記拡張部の底面よりも深さ寸法が大きく、前記埋め込みセルワード線の前記一端と重なるように前記周辺回路領域の前記半導体基板内に形成された第１絶縁部と、前記埋め込みセルビット線の前記拡張部に接続して形成されたビット線コンタクトプラグと、前記第１絶縁部内で前記埋め込みセルワード線に接続するように埋設されたワード線コンタクトプラグと、を有することを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、半導体基板上をメモリセル領域と、周辺回路領域と、に区分する工程と、前記メモリセル領域において第1の方向に延在し、かつ一端が前記周辺回路領域に達し、その端部に前記メモリセル領域内での幅寸法より大きい幅寸法の拡張部を有する埋め込みセルビット線を、ビット絶縁膜を介して前記半導体基板内に形成する工程と、前記メモリセル領域において前記第1の方向に交差する第２の方向に延在し、一端が前記周辺回路領域に達すると共に、前記埋め込みセルビット線よりも深さ寸法の小さい埋め込みセルワード線を前記半導体基板内に形成する工程と、前記拡張部よりも前記第２の方向における幅寸法が大きく、かつ前記拡張部の底面よりも深さ寸法が大きい第１絶縁部を、前記埋め込みセルワード線の前記一端と重なるようにゲート絶縁膜を介して前記周辺回路領域の前記半導体基板内に形成する工程と、前記埋め込みセルビット線の前記拡張部に接続するビット線コンタクトプラグと、前記第１絶縁部内で前記埋め込みセルワード線に接続するワード線コンタクトプラグと、を一括して形成する工程と、を有することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、半導体基板と、夫々が、第1の方向に延在し、前記半導体基板内に形成された複数の埋め込みセルビット線と、夫々が、前記第1の方向に交差する第２の方向に延在し、前記半導体基板内に前記複数の埋込みセルビット線よりも浅い位置に形成された複数の埋め込みワード線と、前記半導体基板上に形成された配線と、前記配線に接続され、前記複数の埋込みワード線のうちある埋め込みワード線と接するように形成されたコンタクトプラグと、前記コンタクトプラグと接するように形成され、その底面が前記埋め込みビット線の底面よりも深い位置に位置する絶縁部と、を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、埋め込みセルワード線と接するワード線コンタクトプラグは、メモリセル領域より幅寸法が大きく、かつ拡張部の底面よりも深さ寸法が大きく形成された第１絶縁部に埋設される。従って、ビット線コンタクトプラグとワード線コンタクトプラグを同じ深さ寸法で一括形成しても、ワード線コンタクトプラグの底面と第１絶縁部の底面との深さを充分確保することができる。
結果として、フォトリソグラフィ等の追加工程を行うことなく、ワード線コンタクトプラグと半導体基板とのショートマージンを充分に確保し、半導体装置における半導体基板とコンタクトプラグとの短絡を確実に防止できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の構成を示す平面図である。
【図２】本発明の半導体装置の構成を示す図であって、図１に示すＡ−Ａ´線で矢視した場合の断面図である。
【図３】本発明の半導体装置の構成を示す図であって、図１に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図４】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図５】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１に示すＡ−Ａ´線で矢視した場合に対応する断面図である。
【図６】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１に示すＢ−Ｂ´線で矢視した場合に対応する断面図である。
【図７】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図８】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図７に示すＡ−Ａ´線で矢視した場合の断面図である。
【図９】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図７に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図１０】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図１１】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１０に示すＡ−Ａ´線で矢視した場合の断面図である。
【図１２】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１０に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図１３】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図１４】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１３に示すＡ−Ａ´線で矢視した場合の断面図である。
【図１５】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１３に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図１６】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図１７】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１６に示すＡ−Ａ´線で矢視した場合の断面図である。
【図１８】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１６に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図１９】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図２０】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１９に示すＡ−Ａ´線で矢視した場合の断面図である。
【図２１】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図１９に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図２２】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図２３】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図２２に示すＡ−Ａ´線で矢視した場合の断面図である。
【図２４】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図２２に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図２５】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図２６】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図２５に示すＡ−Ａ´線で矢視した場合の断面図である。
【図２７】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図２５に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図２８】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図２９】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図２８に示すＡ−Ａ´線で矢視した場合の断面図である。
【図３０】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図２８に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図３１】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図３２】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図３１に示すＡ−Ａ´線で矢視した場合の断面図である。
【図３３】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図３１に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図３４】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図３５】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図３４に示すＡ−Ａ´線で矢視した場合の断面図である。
【図３６】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図３４に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図３７】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図３８】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図３７に示すＡ−Ａ´線で矢視した場合の断面図である。
【図３９】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図３７に示すＢ−Ｂ´線で矢視した場合の断面図である。
【図４０】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、図３７に示すＣ−Ｃ´線で矢視した場合の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１８】
始めに、本発明を適用した第１実施形態に係る半導体装置の構成について、図１〜図３を参照し、説明する。
第１実施形態に係る半導体装置は、本発明を半導体装置の一例であるＤＲＡＭに適用したものであり、図１に示すように複数のメモリセルが形成されるメモリセル領域Ｒ１と、メモリセル領域Ｒ１の埋め込みセルビット線５ａ及び埋め込みセルワード線１１とに印加する電圧の制御等を行う周辺回路が形成される周辺回路領域Ｒ１０から構成されている。
【００１９】
図１及び図２に示すように、ＤＲＡＭ２００のメモリセル領域Ｒ１は、各メモリセルに形成されるトランジスタ（以降、セルトランジスタ）のチャネルとなる複数のシリコンピラー２８を有している。シリコンピラー２８は、半導体基板２を掘り込んで形成した溝間の領域に形成されているものであり、平面視において規則的に配置されている。
半導体基板２は、ｐ型半導体シリコンから構成され、シリコンピラー２８の上部の半導体基板２にｎ型の不純物ドーパントが添加されてなる不純物拡散領域１８（キャパシタコンタクト）が形成されている。
【００２０】
ＤＲＡＭ２００において、各シリコンピラー２８を取り囲むように、トランジスタのゲート電極１１（埋め込みセルワード線）と、埋め込みセルビット線５ａとが、各々異なる高さで且つ略直交する方向に交差して延在している。ゲート電極１１は、埋め込みセルビット線５ａより高い位置で一方向に延在している。埋め込みセルビット線５ａの端部がメモリセル領域Ｒ１を越えて周辺回路領域Ｒ１０まで延在し、周辺回路領域Ｒ１０においては、一方の端部の幅がメモリセル領域Ｒ１での埋め込みセルビット線５ａの幅より拡張された埋め込みセルビット線上コンタクト部Ｒ５（拡張部）が設けられている。また、メモリセル領域Ｒ１のシリコンピラー２８の間には、Ｙ方向（第１の方向）に延在する埋め込みセルビット線５ａが形成されている。
【００２１】
ＤＲＡＭ２００において、セルトランジスタは、トランジスタのチャネルとなるシリコンピラー２８と、シリコンピラー２８に接続された一本の埋め込みセルビット線５ａと、シリコンピラー２８の両側壁に、図２４等を参照して説明するゲート絶縁膜１２を介して対向して配置され、周辺回路領域Ｒ１０で互いに接続されて対をなすゲート電極１１と、を備えている。
【００２２】
埋め込みセルビット線５ａは、導電材料からなるものであり、具体的には例えば、窒化チタン（ＴｉＮ）あるいはタングステン（Ｗ）や、これらの金属膜の積層膜により形成されている。ゲート電極１１は、導電材料からなるものであればよく、特に限定されない。
【００２３】
ＤＲＡＭ２００において、隣接するシリコンピラー２８間に配置された二本のゲート電極１１の間は、ライナー膜１９とワード層間絶縁膜１９´により分離されている。ライナー膜１９はゲート絶縁膜１２に接していない側面と、シリコンピラー２８の側面を覆うようにして形成されている。ワード層間絶縁膜１９´はライナー膜１９の内側を埋め込むようにして形成され、その上面はシリコンピラー２８の上面と同一平面になるように形成されている。また、ＤＲＡＭ２００においては、２本のゲート電極１１が一つのシリコンピラーの両側に接続されたダブルゲート構造となっているが、埋め込みセルビット線５ａは、一方の側のシリコンピラー２８のみに接続されている。ライナー膜１９とワード層間絶縁膜１９´及びゲート絶縁膜１２の配置等については、後述のＤＲＡＭ２００の製造方法において説明する。
【００２４】
ＤＲＡＭ２００では、図２に示すように、半導体基板２に形成された溝の底部内壁に熱酸化膜からなるビット絶縁膜３ａが形成されている。ビット絶縁膜３ａに囲まれるように形成された埋め込みセルビット線５ａは、セルビットコンタクト４を介して半導体基板２に接続されている。
セルビットコンタクト４は、導電材料からなるものであり、半導体基板２に形成された溝の側壁にビット絶縁膜３ａを貫通して設けられている。セルビットコンタクト４に用いられる導電材料としては、例えば、ｎ型不純物ドーパントであるヒ素（Ａｓ）またはリン（Ｐ）が添加されたポリシリコンが挙げられる。
なお、セルビットコンタクト４に接する半導体基板２に図示略の不純物拡散領域が設けられていてもよい。この不純物拡散領域は、セルトランジスタのソースドレイン領域を構成するものであり、セルビットコンタクト４に接する半導体基板２に不純物が添加されたものである。不純物の材料としては、ｎ型不純物ドーパントであるヒ素またはリンが挙げられる。
【００２５】
埋め込みセルビット線５ａは、ビット絶縁膜３ａによって半導体基板２と絶縁されており、接続するシリコンピラー２８と反対側のシリコンピラー２８とは未接続状態になっている。埋め込みセルビット線５ａの上方の溝の内壁には、窒化シリコン膜等からなるライナー膜６が形成され、ライナー膜６の内部を埋め込むように、酸化シリコン膜等からなるビット層間絶縁膜７ａが形成されている。
【００２６】
図２に示すように、各シリコンピラー２８の上部には、不純物拡散領域１８が形成されている。不純物拡散領域１８は、セルトランジスタのソースドレイン領域を構成するものであり、シリコンピラー２８上部の半導体基板２に不純物が添加されているものである。不純物の材料としては、ｎ型不純物ドーパントであるヒ素またはリンが挙げられる。
また、不純物拡散領域１８の上部には、キャパシタ２４が形成されている。図２に示す構成では、不純物拡散領域１８とキャパシタ２４が直接接触する構成としているが、不純物拡散領域１８とキャパシタ２４との間に、コンタクトプラグを形成し、このコンタクトプラグを介して不純物拡散領域１８とキャパシタ２４とを接続してもよい。
キャパシタ２４は、シリンダ型の構成を備えており、図示しない下部電極と容量絶縁膜と上部電極とを備えている。なお、キャパシタ２４の構造はシリンダ型に限るものではなく、トレンチ型やスタック型等の一般にＤＲＡＭに適する構成であれば、用いることができる。
【００２７】
以上に説明したように、埋め込みセルビット線５ａと、キャパシタ２４に接続されている不純物拡散領域１８と、埋め込みセルビット線５ａと不純物拡散領域１８との間の深さ方向略中間の位置においてシリコンピラー２８の両側壁に対向して配置されている一対のゲート電極１１とによって、一つの縦型セルトランジスタが構成されている。
【００２８】
図１に示すように、ＤＲＡＭ２００の周辺回路領域Ｒ１０には、埋め込みワード線上コンタクト部Ｒ４と埋め込みセルビット線上コンタクト部Ｒ５が形成されている。
埋め込みワード線上コンタクト部Ｒ４は、埋め込みセルビット線５ａと同一方向に延在し、埋め込みセルビット線５ａよりも広い幅を有すると共に、平面視においてゲート電極１１端部の接続部分と重なるように設けられている。
また、図２に示すように、埋め込みワード線上コンタクト部Ｒ４には、Ｘ方向（第２の方向）の中央部分に周囲よりも深く、Ｙ方向に延在する絶縁部Ｒ３（第１絶縁部）が設けられている。
絶縁部Ｒ３を含む埋め込みワード線上コンタクト部Ｒ４の内壁は、ライナー膜６で覆われており、その内部は酸化シリコン膜等からなる周辺ワード層間絶縁膜７ｂで埋め込まれている。
【００２９】
図１及び図２に示すように、埋め込みワード線上コンタクト部Ｒ４は、ゲート電極１１端部の接続部分と重なるように形成されているため、Ｙ方向に延在し、ゲート電極１１とライナー膜１９とワード層間絶縁膜１９´からなる接続部分が周辺ワード層間絶縁膜７ｂに埋め込まれている。
【００３０】
埋め込み周辺ビット線５ｂは、埋め込みワード線上コンタクト部Ｒ４の下方の絶縁部Ｒ３の側方に、Ｙ方向に延在して形成されている。埋め込み周辺ビット線５ｂと半導体基板２との間にはビット絶縁膜３ｂが形成されている。
【００３１】
図１〜図３に示すように、セルワード線コンタクトプラグ１３（ワード線コンタクトプラグ）は、その最深部が埋め込みワード線上コンタクト部Ｒ４の絶縁部Ｒ３内に配置されるように、周辺ワード層間絶縁膜７ｂ内に設けられている。セルワード線コンタクトプラグ１３は、メモリセル領域Ｒ１においてシリコンピラー２８とゲート絶縁膜１２を介して接するゲート電極１１の側面に当接している。また、セルワード線コンタクトプラグ１３は、後に説明するセルビット線コンタクトプラグ１４（ビット線コンタクトプラグ）と略同程度の深さ、即ち埋め込みセルビット線５ａの端部３５（埋め込みセルビット線上コンタクト部Ｒ５における埋め込みセルビット線５ａ）の上面の深さに達する、あるいは埋め込みセルビット線５ａの端部３５内部に設置され得る深さを有しており、ゲート電極１１の形成位置よりも深く形成されている。セルワード線コンタクトプラグ１３の底面は、絶縁部Ｒ３の底面よりも浅い位置になるように形成されている。この絶縁部Ｒ３の底面とセルワード線コンタクトプラグ１３の底面との高さの差は、ＤＲＡＭ２００のショートマージン等を勘案して決められるのが好ましく、ショートマージンより充分に大きく設定されることがより好ましい。従って、絶縁部Ｒ３の深さとショートマージンにより、セルワード線コンタクトプラグ１３の適切な深さの範囲が決められる。セルワード線コンタクトプラグ１３の材料としては、タングステン等が挙げられる。
【００３２】
セルワード線コンタクトプラグ１３の上部は半導体基板２の上方まで延在しており、セルワード線コンタクトプラグ１３の上面に接するように、ワード線上部配線１５ｂが形成されている。この構成により、ワード線上部配線１５ｂは、セルワード線コンタクトプラグ１３を介して、ワード線として機能するゲート電極１１と電気的に接続され、ワード線上部配線１５ｂからの電圧がゲート電極１１に印加される。
なお、図１に示すように、セルワード線コンタクトプラグ１３は、Ｙ方向において、埋め込みワード線上コンタクト部Ｒ４のゲート電極１１間の周辺ワード層間絶縁膜７ｂの１つおきに設けられている。この構成より、セルワード線コンタクトプラグ１３同士のＹ方向における間隔が充分に確保され、接触が防止される。図１において、セルワード線コンタクトプラグ１３が形成されていないゲート電極１１間の部分については、図１に示す埋め込みワード線上コンタクト部Ｒ４に対してＸ方向反対側の埋め込みワード線上コンタクト部Ｒ４のゲート電極１１間にセルワード線コンタクトプラグ１３が形成される。但し、セルワード線コンタクトプラグ１３同士の接触が確実に防止されれば、セルワード線コンタクトプラグ１３はＸ方向において一方の埋め込みワード線上コンタクト部Ｒ４のみに形成されていてもよい。
【００３３】
図１に示すように、埋め込みセルビット線上コンタクト部Ｒ５は、Ｙ方向一方の端部が周辺回路領域Ｒ１０まで延在して形成された埋め込みセルビット線５に接続されている。埋め込みセルビット線上コンタクト部Ｒ５のＸ方向（埋め込みセルビット線５の延在方向に対して直交する方向）における幅は、同方向における埋め込みセルビット線５のメモリセル領域Ｒ１０のＸ方向における幅よりも広く形成されている。
【００３４】
図２に示すように、埋め込みセルビット線上コンタクト部Ｒ５の底部内壁には、熱酸化膜からなるビット絶縁膜３ａが形成され、埋め込みセルビット線５ａと同じ導電材料がビット絶縁膜３ａに囲まれるように形成されている。
埋め込みセルビット線５ａ端部の上には、埋め込みセルビット線５ａと同様に、ライナー膜６とビット層間絶縁膜７ａが形成されている。
【００３５】
また、埋め込みセルビット線５ａ端部の上面に接するセルビット線コンタクトプラグ１４が、ライナー膜６とビット層間絶縁膜７ａを貫通するように設けられている。セルビット線コンタクトプラグ１４の一部は、埋め込みセルビット線５ａの端部内に設けられていてもよい。セルビット線コンタクトプラグ１４の材料としては、タングステン等が挙げられる。セルビット線コンタクトプラグ１４の上部は半導体基板２の上方まで延在しており、セルビット線コンタクトプラグ１４の上面に接するように、ビット線上部配線１５ａが形成されている。この構成により、ビット線上部配線１５ａは、セルビット線コンタクトプラグ１４と埋め込みセルビット線上コンタクト部Ｒ５を介して、埋め込みセルビット線５ａと電気的に接続されており、ビット線上部配線１５ａからの電圧が埋め込みセルビット線５ａに印加される。
【００３６】
なお、埋め込みセルビット線５ａの端部３５及びセルビット線コンタクトプラグ１４は、図１に示すように、Ｙ方向において、メモリセル領域Ｒ１を挟んで互い違いの埋め込みセルビット線５ａの端部に設けられている。この構成より、セルビット線コンタクトプラグ１４同士の接触が防止される。但し、セルビット線コンタクトプラグ１４同士の間隔が充分に確保され、接触が確実に防止されれば、Ｙ方向において、埋め込みセルビット線端部３５及びセルビット線コンタクトプラグ１４は埋め込みセルビット線５ａのＹ方向同一側の端部に形成されていてもよい。
【００３７】
ＤＲＡＭ２００のメモリセル領域Ｒ１と周辺回路領域Ｒ１０の半導体基板２の上部には、半導体基板２より突出したセルワード線コンタクトプラグ１３及びセルビット線コンタクトプラグ１４と、ビット線上部配線１５ａ及びワード線上部配線１５ｂと、キャパシタ２４とを覆うように上部層間絶縁膜３８が設けられる場合がある。
【００３８】
次に、図１〜図３に示すＤＲＡＭ２００の製造方法について、図４〜図４０を参照しながら説明する。
先ず、図４〜図６に示すように、半導体基板２の表面上に、窒化シリコン膜からなるハードマスク膜１を形成する。ハードマスク膜１の形成には、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。次に、ハードマスク膜１上に図示略のレジスト膜を形成し、このレジスト膜をマスクとして、埋め込みセルビット線５ａと埋め込みワード線上コンタクト部Ｒ４と埋め込みセルビット線上コンタクト部Ｒ５とを形成するためのハードマスク膜１のパターニングを行う。
【００３９】
この工程において、図７に示すように、埋め込みワード線上コンタクト部Ｒ４のＸ方向における幅は、埋め込みセルビット線５ａのＸ方向における幅よりもかなり広くなるようにハードマスク膜１のパターニングを行う。埋め込みワード線上コンタクト部Ｒ４のＸ方向における幅は、後に形成するゲート電極１１の接触部分の大きさ及びセルワード線コンタクトプラグ１３の幅を勘案して設定するのが好ましい。
【００４０】
また、埋め込みセルビット線上コンタクト部Ｒ５のＸ方向における幅は、埋め込みセルビット線５ａのＸ方向における幅よりも広くなるようにハードマスク膜１のパターニングを行う。埋め込みセルビット線５ａのＸ方向における幅は、後に形成するセルビット線コンタクトプラグ１４の幅を勘案して設定するのが好ましい。
埋め込みセルビット線上コンタクト部Ｒ５は、Ｙ方向に延在する複数の埋め込みセルビット線５ａの互い違いの端部３５に形成することが好ましい。これにより、隣接する埋め込みセルビット線上コンタクト部Ｒ５の接触を防ぐことができる。但し、埋め込みセルビット線５ａの間隔が埋め込みセルビット線上コンタクト部Ｒ５のＸ方向の幅に比べて、充分大きい場合にはこの限りではない。
【００４１】
次に、ハードマスク膜１をマスクとして半導体基板２を異方性ドライエッチングし、図７〜図９に示すように溝部４０ａ，４０ｂ，４０ｃを形成する。溝部４０ａ，４０ｂ，４０ｃは、それぞれ埋め込みセルビット線５ａ、埋め込みワード線上コンタクト部Ｒ４、埋め込みセルビット線上コンタクト部Ｒ５を形成するための溝である。このとき、図８に示すように、溝部４０ａ，４０ｂ，４０ｃ間の領域にシリコンピラー２８が形成される。半導体基板２の異方性ドライエッチングとしては、例えば、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いることができる。
【００４２】
次に、図１０〜図１２に示すように、溝部４０ａ，４０ｂ，４０ｃの内壁を覆うように、酸化シリコン膜からなるビット絶縁膜３ａ，３ｂを形成する。ビット絶縁膜３ａ，３ｂとしては、ＲＴＯ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）膜、ＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）膜等を用いることができる。
【００４３】
次に、図１１に示すように、溝部４０ａの側面に形成されたビット絶縁膜３の一部を除去し、導電膜からなるセルビットコンタクト４を形成する。セルビットコンタクト４に用いる導電膜の材料としては、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型半導体をドープした不純物ドープポリシリコンが挙げられる。
【００４４】
セルビットコンタクト４の形成方法は、具体的には、先ず溝部４０ａのビット絶縁膜３で囲まれた空間を埋め込むように、セルビットコンタクト４の材料である不純物ドープポリシリコン膜を形成する。その後、セルビットコンタクト４の形成位置に合わせて、不純物ドープポリシリコン膜のエッチバックを行う。
次に、不純物ドープポリシリコン膜上の空間内に、ＣＶＤ法により図示しない窒化シリコン膜を形成し、薬液等を用いて、この窒化シリコン膜の底面と不純物ドープポリシリコン膜の上部を除去する。これにより、セルビットコンタクト４を形成する部分と、その部分に向かい合っている溝部４０ａとのビット絶縁膜３が露出する。
続いて、露出されたビット絶縁膜３とビット絶縁膜３上に形成された窒化シリコン膜と不純物ドープポリシリコン膜上面を覆うように窒化チタン膜を形成し、その上部をエッチバックし、溝部４０ａ内に酸化シリコン膜を埋め込み形成し、この酸化シリコン膜の上部を窒化チタン膜が露出しない程度にエッチバックする。
【００４５】
次いで、溝部４０ａ内に形成された酸化シリコン膜と露出された窒化シリコン膜とを覆うようにコバルトシリコン等からなるマスク膜を形成し、このマスク膜の斜め上方から、セルビットコンタクト４を形成する溝４０ａ側面とは反対側半分のマスク膜にイオン注入を行う。この後、ドライエッチングにより、イオン注入されていないマスク膜とその下方の酸化シリコン膜を除去し、セルビットコンタクト４を形成する溝部４０ａ側面上の窒化チタン膜上部のみを露出させる。薬液等を用いて、セルビットコンタクト４を形成する溝部４０ａ側面上の窒化チタン膜を除去し、この時点で露出している溝部４０ａ内の酸化シリコン膜を全て除去する。これにより、溝部４０ａのセルビットコンタクト４を形成する部分のシリコンピラー２８の側面が露出する。
この後、残存している窒化チタン膜を除去し、溝部４０ａ内に不純物ドープポリシリコン膜を埋め込む。このとき、露出されたシリコンピラー２８の側面に接するビット絶縁膜３ａと窒化シリコン膜との間に不純物ドープポリシリコン膜が埋め込まれ、かつ、溝部４０ａ内に不純物ドープポリシリコン膜が埋め込まれた状態になる。次いで、ドライエッチングにより、溝部４０ａ内の不純物ドープポリシリコン膜のみを除去する。
【００４６】
以上の工程により、溝部４０ａのシリコンピラー２８に接する側面の一方のみに、図１１に示すようにセルビットコンタクト４が形成される。この後、溝部４０ａに残存した窒化シリコン膜を除去する。
【００４７】
次に、図１０〜図１２に示すように、溝部４０ａ，４０ｂ，４０ｃに埋め込みセルビット線の材料である導電膜５を所定の膜厚で形成する。ここで、前述のように溝部４０ｂのＸ方向における幅は、溝部４０ａ，４０ｃのＸ方向における幅よりもかなり広く設けられている。従って、溝部４０ａ，４０ｂ，４０ｃに略同じ膜厚で導電膜５を形成する際には、図１１に示すように溝部４０ａ及び溝部４０ｃ内は導電膜５で埋められ、溝部４０ｂの底面及びＹ方向側面は導電膜５に覆われ、かつ、溝部４０ｂには導電膜５で囲まれた空間４２が形成されるように導電膜５の膜厚を設定する。導電膜５の埋め込み方法としては、ＣＶＤ法を用いることができる。また、埋め込みセルビット線の材料の導電膜５としては、タングステン（Ｗ）、あるいはｎ型半導体がドープされた不純物ドープシリコン等が挙げられる。
【００４８】
次に、ドライエッチバックにより埋め込みセルビット線用の導電膜５をエッチバックし、ハードマスク膜１の上部の導電膜５を除去し、さらに溝部４０ａのセルビットコンタクト４より上方の導電膜５を除去する。この際、セルビット線上コンタクト部Ｒ５の溝部４０ｃに埋め込まれた導電膜５も溝部４０ａの導電膜５と略同じ厚みになるようにエッチバックされる。
また、埋め込みワード線上コンタクト部Ｒ４の溝部４０ｂでは、溝部４０ｂ側面に形成された導電膜５の上部がエッチバックされ、底部に溝部４０ａの導電膜５と略同じ厚みを有して導電膜５が残存すると共に、空間４２下方の導電膜５は完全にエッチバックされ、他の溝部より早く半導体基板２が露出するため、自己整合的に半導体基板２がエッチングされてリセスし、図１３〜図１５に示すリセス部３０が形成される。
この工程により、図１に示すメモリセル領域Ｒ１にあたる領域の溝部４０ａに埋め込みセルビット線５ａを形成し、周辺回路領域Ｒ１０の埋め込みセルビット線上コンタクト部Ｒ５の溝部４０ｃに埋め込みセルビット線５ａの端部３５（拡張部）を形成することができる。また、周辺回路領域Ｒ１０の埋め込みワード線上コンタクト部Ｒ４の溝部４０ｂに埋め込み周辺ビット線５ｂを形成することができる。
【００４９】
次に、図１６〜図１８に示すように、溝部４０ａ，４０ｂ，４０ｃの露出面にライナー膜６を形成する。ライナー膜６の材料としては、窒化シリコン酸（ＳｉＯＮ）膜や窒化シリコン膜（ＳｉＮ）、あるいはそれらの積層膜が挙げられる。
続いて、溝部４０ａ，４０ｂ，４０ｃの各溝部において、ライナー膜６に囲まれた空間内に絶縁膜を埋め込み、溝部４０ａ及び溝部４０ｃにビット層間絶縁膜７ａを形成し、溝部４０ｂに周辺ワード層間絶縁膜７ｂを形成する。ビット層間絶縁膜７ａ及び周辺ワード層間絶縁膜７ｂを形成する絶縁膜には、酸化シリコンのＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）膜、あるいはＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）膜を用いることができる。また、ライナー膜６とビット層間絶縁膜７ａ及び周辺ワード層間絶縁膜７ｂの絶縁膜の成膜後に、必要に応じて、これらの絶縁膜上部をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法により半導体基板２上のハードマスク膜１の上面が露出するまで研磨除去してもよい。いずれの形成方法を用いる場合でも、ハードマスク膜１と各絶縁膜との上面は同一面となるように、ライナー膜６とビット層間絶縁膜７ａ及び周辺ワード層間絶縁膜７ｂを形成する。
【００５０】
次に、図１９〜図２１に示すように、メモリセル領域Ｒ１のＸ方向に延在し、少なくとも一端が埋め込みワード線上コンタクト部Ｒ４に達するゲート電極形成用の溝部３２を形成する（図１参照）。
具体的には、前工程完了後にハードマスク膜１と周辺ワード層間絶縁膜７ｂ等の絶縁膜との上面に図示略のレジスト膜を形成する。ゲート電極及びその接続部分の形成予定箇所に設けられたレジスト膜をパターニングにより除去する。その後、残存したレジスト膜をマスクとして、フォトリソグラフィ・エッチング技術により、露出しているハードマスク膜１とビット層間絶縁膜７ａ及び周辺ワード層間絶縁膜７ｂの一部を掘り込む。この工程時のエッチング深さは、埋め込みセルビット線５ａ及び埋め込み周辺ビット線５ｂが形成されている位置より浅く設定する。
【００５１】
次に、溝部３２の内壁に酸化シリコン膜からなるゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、露出された溝部３２の内壁を熱酸化（ＩＳＳＧ）により酸化させることによって形成できる。また、ゲート絶縁膜１２はＣＶＤ法を用いて形成することも可能である。
【００５２】
次に、図２２〜２４に示すように、ゲート絶縁膜１２で囲まれた溝部３２を埋め込み、半導体基板２上のハードマスク膜１とビット層間絶縁膜７ａ及び周辺ワード層間絶縁膜７ｂを覆うように、ゲート電極の材料である導電膜９を形成する。導電膜９の形成方法としては、ＣＶＤ法を用いることができる。また、ゲート電極の材料の導電膜９としては、タングステン（Ｗ）、あるいはｎ型半導体がドープされた不純物ドープシリコン等が挙げられる。
続いて、図２５〜図２７に示すように、導電膜９とゲート絶縁膜１２をエッチバックし、溝部３２の底部に目標とするゲート電極の厚みと同一の厚みの導電膜９とゲート絶縁膜１２を形成する。
【００５３】
次に、図２８〜図３０に示すように、溝部３２の導電膜９の上部の空間内及び半導体基板２上のハードマスク膜１とビット層間絶縁膜７ａ及び周辺ワード層間絶縁膜７ｂとの上面に、溝部３２内が完全に埋設されないように酸化シリコンからなるサイドウォール膜１０を形成する。
続いて、溝部３２に形成されたサイドウォール膜１０をマスクとして、図３１〜図３３に示すように、導電膜９のドライエッチバックを行う。この工程により、Ｘ方向に延在し、埋め込みワード線上コンタクト部Ｒ４内で接続されているゲート電極１１が形成される。また、ゲート電極１１は、図３２を参照してわかるように埋め込みセルビット線５ａより上方に設けられ、図３１に示すようにメモリセル領域Ｒ１のシリコンピラー２８に接するように形成する。このとき、ゲート電極１１はＸ方向と平行なシリコンピラー２８の両側面に対をなして設けられ、ゲート絶縁膜１２を介してシリコンピラー２８に接している。
続いて、残存したサイドウォール膜１０を除去する。
【００５４】
次に、溝部３２の露出面を覆うようにしてライナー膜１９を形成する。ライナー膜１９の材料には、窒化シリコン酸膜や窒化シリコン膜、あるいはそれらの積層膜を用いることができる。
続いて、図３４〜図３６に示すように、ライナー膜１９に囲まれた空間内に絶縁膜を埋め込み、溝部３２にワード層間絶縁膜１９´を形成する。ワード層間絶縁膜１９´を構成する絶縁膜には、酸化シリコンのＳＯＤ膜、あるいはＨＤＰ膜を用いることができる。また、ライナー膜１９とワード層間絶縁膜１９´の成膜後に、必要に応じて、これらの絶縁膜上部をＣＭＰ法により半導体基板２上のハードマスク膜１の上面が露出するまで研磨除去してもよい。このようにして、ハードマスク膜１とライナー膜１９及びワード層間絶縁膜１９´との上面は同一面となるようにする。
【００５５】
次に、面一としたハードマスク膜１及び種々の層間絶縁膜の上面に図示しないレジスト膜を形成する。図３７に示すように、埋め込みワード線上コンタクト部Ｒ４内に形成されるセルワード線コンタクトプラグ１３と、埋め込みセルビット線上コンタクト部Ｒ５のゲート電極１１の接続部分においてゲート電極１１に挟まれるように形成されるセルビット線コンタクトプラグ１４の形成位置のレジスト膜を除去する。
【００５６】
続いて、残存したレジスト膜をマスクとして、ドライエッチングによるセルビット線コンタクトホール（図示略）とセルワード線コンタクトホール（図示略）の一括形成を行う。このとき、埋め込みワード線上コンタクト部Ｒ４内に形成されるセルビット線コンタクトホールは、周辺ビット層間絶縁膜を貫通し、その底面が埋め込みセルビット線端部３５の上面に接する、あるいは埋め込みセルビット線端部３５内部に設けられるようにエッチングの条件を設定する（図４０参照）。
セルワード線コンタクトホールは、セルビット線コンタクトホールと一括して形成されるため、セルビット線コンタクトホールと略同一の深さで形成される。そのため、セルワード線コンタクトホールはゲート電極１１の形成位置よりもはるかに深くなるが、周囲よりも掘り下げられた埋め込みワード線上コンタクト部Ｒ４の絶縁部Ｒ３内に形成されることにより、半導体基板２とは絶縁される。また、セルワード線コンタクトホールは、ワード層間絶縁膜１９´に埋め込まれるように形成する。
【００５７】
なお、図３７に示すようにセルワード線コンタクトホールは、Ｘ方向一端の埋め込みワード線上コンタクト部Ｒ４におけるゲート電極１１間に形成されているワード層間絶縁膜１９´内に、Ｙ方向において１つおきに形成されることが好ましい。このとき、セルワード線コンタクトホールが形成されていないゲート電極１１間のワード層間絶縁膜１９´については、Ｘ方向他端の埋め込みワード線上コンタクト部Ｒ４におけるゲート電極１１間に形成されているワード層間絶縁膜１９´内にセルワード線コンタクトホールを形成する。（但し、図３７にはＸ方向一端の埋め込みワード線上コンタクト部Ｒ４のみを図示している。）これにより、次の工程で形成するセルワード線コンタクトプラグ１３同士の接触を防ぐことができる。但し、ゲート電極１１のＹ方向における間隔が充分大きい場合にはこの限りではない。
【００５８】
次に、セルビット線コンタクトホールとセルワード線コンタクトホールに、ＣＶＤ法等を用いてコンタクトプラグ用導電膜を埋め込み形成する。コンタクトプラグ用導電膜の材料としては、タングステン（Ｗ）、あるいはｎ型半導体がドープされた不純物ドープシリコン等が挙げられる。これらの導電膜を用いる場合には、コンタクトプラグ用導電膜の埋め込み形成後に、ＣＭＰ法によりコンタクトプラグ用導電膜の上部を研磨除去し、半導体基板２を露出させ、同一平面とする。この工程により、図３７〜図４０に示すように、埋め込みワード線上コンタクト部Ｒ４内にセルビット線コンタクトプラグ１４が形成されると共に、埋め込みセルビット線上コンタクト部Ｒ５内にセルワード線コンタクトプラグ１３が形成される。
【００５９】
図３８及び図３９に示すように、セルワード線コンタクトプラグ１３は、埋め込みワード線上コンタクト部Ｒ４の絶縁部Ｒ３内に埋め込まれている。即ち、セルワード線コンタクトプラグ１３の側面がワード層間絶縁膜１９´、ゲート電極１１、周辺ワード層間絶縁膜７ｂに接し、底面が周辺ワード層間絶縁膜７ｂに接しており、半導体基板２とは絶縁されている。図３９に示すセルワード線コンタクトプラグ１３の底面と絶縁部Ｒ３の底面との絶縁深さＳは、半導体装置の製造におけるショートマージンを勘案して設定されることが好ましい。
また、図４０に示すように、セルビット線コンタクトプラグ１４は、埋め込みセルビット線上コンタクト部Ｒ５内に埋め込まれ、その底部を除く側面がビット層間絶縁膜７aに接し、底部が埋め込みセルビット線端部３５に接している。
【００６０】
以降の工程では、図１及び図２に示すメモリセル領域Ｒ１の不純物拡散領域１８及びキャパシタ２４と、ビット線上部配線１５ａ及びワード線上部配線１５ｂと、上部層間絶縁膜３８を形成する。なお、これらの構成要素の形成工程については必ずしも下記の順序に限らず、変更してもよい。
【００６１】
次に、メモリセル領域Ｒ１に露出しているハードマスク膜１のうち、その上部にキャパシタを形成する部分を除去し、不純物拡散領域１８を形成する。不純物拡散領域１８の形成は、ヒ素あるいはリン等のｎ型不純物をドープした不純物ドープシリコンをハードマスク膜１の除去後に埋め込んで形成することができる。あるいは、ハードマスク膜１の除去後にポリシリコン膜を埋め込み、ポリシリコン膜の上方からｎ型半導体のイオンを注入してもよい。
この工程により、シリコンピラー２８上に、キャパシタコンタクトプラグとして機能する不純物拡散領域１８が形成される。
【００６２】
次に、半導体基板２の上に、ビット線上部配線１５ａ及びワード線上部配線１５ｂを形成するために必要な所定の高さを有する酸化シリコン膜等からなる上部層間絶縁膜３８を形成する。上部層間絶縁膜３８上に図示略のレジスト膜を形成し、セルワード線コンタクトプラグ１３及びセルビット線コンタクトプラグ１４上方のレジスト膜をパターニングにより除去する。残存したレジスト膜をマスクとして、上部層間絶縁膜３８のパターニングを行い、セルワード線コンタクトプラグ１３及びセルビット線コンタクトプラグ１４の上面を露出させる。この後、セルワード線コンタクトプラグ１３及びセルビット線コンタクトプラグ１４上方にコンタクトプラグ用導電膜を埋め込み、図２及び図３に示すようにセルワード線コンタクトプラグ１３及びセルビット線コンタクトプラグ１４を上方に向けて延在させる。必要に応じて、コンタクトプラグ用導電膜の上面をＣＭＰ法により研磨除去し、セルワード線コンタクトプラグ１３及びセルビット線コンタクトプラグ１４の上面と上部層間絶縁膜３８の上面を同一平面とする。
【００６３】
次に、セルワード線コンタクトプラグ１３及びセルビット線コンタクトプラグ１４と上部層間絶縁膜３８を覆うようにアルミニウム（Ａｌ）や銅（Ｃｕ）からなる上部配線用導電膜を形成する。この上部配線用導電膜をパターニングすることにより、セルビット線コンタクトプラグ１４及びセルワード線コンタクトプラグ１３の上に、ビット線上部配線１５ａ及びワード線上部配線１５ｂを形成する。図１に示すように、ビット線上部配線１５ａ及びワード線上部配線１５ｂをＤＲＡＭ２００から延在させることができ、その場合はこれらの配線をＤＲＡＭ２００の外部回路等に接続してもよい。
【００６４】
次に、ビット線上部配線１５ａ及びワード線上部配線１５ｂを埋め込むように、メモリセル領域Ｒ１と周辺回路領域Ｒ１０との全面に酸化シリコン膜等からなる絶縁膜を形成する。この絶縁膜には、上部層間絶縁膜３８と同一の材料を用いることとし、図２及び図３においては、形成した酸化シリコン膜を一括して上部層間絶縁膜３８として図示している。
続いて、上部層間絶縁膜３８上に図示略のレジスト膜を形成し、メモリセル領域Ｒ１の不純物拡散領域１７上方のレジスト膜をパターニングにより除去し、上部層間絶縁膜３８のパターニングを行う。これにより、上部層間絶縁膜３８の上面が露出され、図示しないキャパシタ形成用のキャパシタホールが形成される。その後、図２に示すように、キャパシタホールに不純物ドープシリコン等の導電膜を埋め込み、キャパシタ２４を形成する。図２には、シリンダ型のキャパシタ２４を例示しているが、シリンダ型に限定されるものではなく、クラウン型やフィン型等のＤＲＡＭに適用できる構成のものであれば、キャパシタ２４に用いることができる。
【００６５】
以上の工程により、ＤＲＡＭ２００が完成する。
本実施形態の半導体装置の製造方法によれば、形成されている埋め込みセルビット線端部３５に接し得るゲート電極１１よりも半導体基板２内部の深い位置に、同一の深さ寸法でセルワード線コンタクトプラグ１３とセルビット線コンタクトプラグ１４とを一括形成できる。この際、セルワード線コンタクトプラグ１３は、ゲート電極１１よりもかなり深く形成されるが、埋め込みワード線上コンタクト部Ｒ４の周囲よりも深い絶縁部Ｒ３に形成された周辺ワード層間絶縁膜７ｂ内に埋め込まれる。そのため、セルワード線コンタクトプラグ１３の底面が半導体基板２に接触することがなく、半導体基板２との間に充分な絶縁間隔を確保し、セルワード線コンタクトプラグ１３と半導体基板２との短絡を確実に防止できる。
【００６６】
以上、本発明を実施例により詳細に説明したが、本発明はこれら実施例に何ら限定されるものではない。例えば、本実施例では、埋込みビット線の構造として、図２に示されるように、セルビット線５ａと、そのビット線５ａの側面に設けられたセルビットコンタクト４を含む構成を示したが、本発明はこの構成に限定されずに適用可能である。例えば、米国パテント出願公開ＵＳ２０１１／０２１５３９１の図１Ｃ、７Ｂ、８Ｂで示された拡散層２５から構成される埋込みビット線１０を本発明に適用してもよい。この手法を本発明に適用した場合、例えば、図８の溝部４０ａ，４０ｂ，４０ｃの底面に不純物を導入してビット線５ａを形成する。この不純物の導入は、マスクを用いて溝部４０ａ、４０ｃだけに注入されるようにしてもよい。更に、メモリセル領域Ｒ１の溝４０ａの底面よりも周辺回路領域Ｒ１０の溝４０ｂの底面がより深い位置になるように、コンタクト部Ｒ４を選択的にエッチングして溝４０ｂを形成してよい。この方法を採用することにより、セルワード線コンタクトプラグ１３を覆う絶縁膜７ｂの底面をビット線５ａの底面よりも深くすることができ、その結果、この変形例を用いても、コンタクトプラグ１３と半導体基板２との短絡を防止することが出来る。
【符号の説明】
【００６７】
２…半導体基板、３…ビット絶縁膜、４…セルビットコンタクト、３ａ…ビット絶縁膜、５ａ…埋め込みセルビット線、１１…ゲート電極（埋め込みセルワード線）、１２…ゲート絶縁膜、１３…セルワード線コンタクトプラグ（ワード線コンタクトプラグ）、１４…セルビット線コンタクトプラグ（ビット線コンタクトプラグ）、１８…不純物拡散領域（キャパシタコンタクト）、２４…キャパシタ、３０…リセス部、３５…端部（拡張部）、Ｒ１…メモリセル領域、Ｒ３…絶縁部（第１絶縁部）、Ｒ１０…周辺回路領域、Ｘ…方向（第２の方向）、Ｙ…方向（第１の方向）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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