(57)【要約】【課題】ＤＬＬ回路と入出力バッファとを接続する配線の占有面積の増加を抑えること。【解決手段】半導体装置は、内部クロック生成回路と、入力端子が内部クロック生成回路に接続されたバッファ回路と、第１及び第２の出力部と、一端がバッファ回路の出力ノードに接続されたクロック幹線と、クロック幹線と第１の出力部とを接続する第１のクロック配線と、クロック幹線と第２の出力部とを接続する第２のクロック配線と、を備える。第１のクロック配線は、第１の抵抗値を持つ第１の抵抗素子を含み、第２のクロック配線は、第２の抵抗値を持つ第２の抵抗素子を含む。第１の抵抗値と第２の抵抗値とが互いに異なる。【選択図】図５
2015008025.tif 000002
【特許請求の範囲】
【請求項１】
内部クロック生成回路と、
入力端子が前記内部クロック生成回路に接続されたバッファ回路と、
第１及び第２の出力部と、
一端が前記バッファ回路の出力ノードに接続されたクロック幹線と、
前記クロック幹線と前記第１の出力部とを接続する第１のクロック配線と、
前記クロック幹線と前記第２の出力部とを接続する第２のクロック配線と、を備え、
前記第１のクロック配線は、第１の抵抗値を持つ第１の抵抗素子を含み、
前記第２のクロック配線は、第２の抵抗値を持つ第２の抵抗素子を含み、
前記第１の抵抗値と前記第２の抵抗値とが互いに異なることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、第１の配線層と、当該第１の配線層の上方に形成された第２の配線層と、当該第２の配線層の上方に形成された第３の配線層とを含む多層配線構造を含み、
前記第１のクロック配線は、前記クロック幹線を前記第１の抵抗素子の一端に接続する第１の配線部分と、前記第１の抵抗素子の他端を前記第１の出力部に接続する第２の配線部分とを含み、
前記第２のクロック配線は、前記クロック幹線を前記第２の抵抗素子の一端に接続する第３の配線部分と、前記第２の抵抗素子の他端を前記第２の出力部に接続する第４の配線部分とを含み、
前記クロック幹線、前記第１の配線部分、及び、前記第３の配線部分のそれぞれが前記第３の配線層として形成され、
前記第２の配線部分及び前記第４の配線部分のそれぞれが前記第２の配線層として形成され、
前記第１の抵抗素子と前記第２の抵抗素子のそれぞれが前記第１の配線層として形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の抵抗素子の各々は、抵抗調整部から構成される、請求項１に記載の半導体装置。
【請求項４】
前記抵抗調整部は、同じ抵抗値を持つ複数の抵抗素子が、複数の選択回路を介して、縦続接続された構成を有する、請求項３に記載の半導体装置。
【請求項５】
前記複数の抵抗素子の使用／非使用が、複数のヒューズ信号のそれぞれを用いて前記複数の選択回路で行われる、請求項４に記載の半導体装置。
【請求項６】
内部クロック信号を生成する内部クロック生成回路と、
第１及び第２の出力部と、
前記内部クロック生成回路から前記第１の出力部に前記内部クロック信号を転送する第１の経路長を持つ第１のクロック伝送経路であって、前記内部クロック信号を第１の遅延時間遅延する第１の遅延部を含む第１のクロック伝送経路と、
前記内部クロック生成回路から前記第２の出力部に前記内部クロック信号を転送する第２の経路長を持つ第２のクロック伝送経路であって、前記内部クロック信号を第２の遅延時間遅延する第２の遅延部を含む第２のクロック伝送経路と、を備え、
前記第１の経路長及び第２の経路長が互いに異なり、かつ、前記第１の遅延時間と前記第２の遅延時間とが互いに異なることを特徴とする半導体装置。
【請求項７】
内部クロック生成回路と、
入力端子が前記内部クロック生成回路に接続されたバッファ回路と、
第１及び第２の出力部と、
一端が前記バッファ回路の出力ノードに接続されたクロック幹線と、
前記クロック幹線と前記第１の出力部とを接続する第１のクロック配線と、
前記クロック幹線と前記第２の出力部とを接続する第２のクロック配線と、を備え、
前記第１のクロック配線は、第１の容量値を持つ第１のキャパシタ素子を含み、
前記第２のクロック配線は、第２の容量値を持つ第２のキャパシタ素子を含み、
前記第１の容量値と前記第２の容量値とが互いに異なることを特徴とする半導体装置。
【請求項８】
前記第１及び第２のキャパシタ素子の各々は、ＭＯＳ容量から成る、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＤＬＬ（Delay-Locked Loop）回路を用いてクロック信号を生成する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置を搭載した機器においては、搭載された各半導体装置間の動作タイミングを整合させるために、クロックに同期した動作を行う同期型の半導体装置が多く使用されている。例えば、同期型の半導体装置として、サーバやパーソナルコンピュータの主記憶として用いられる半導体記憶装置の１つであるＤＤＲ（Double Data Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）がある。
【０００３】
同期型の半導体装置では、リードデータの出力タイミングをシステムのクロックである外部クロックに同期させる必要があることから、外部クロックに同期した内部クロックを生成するＤＬＬ回路が用いられるものがある。特に、複数のデータを同時に並列に出力する同期型の半導体装置においては、これら複数のデータを出力する複数の出力部に供給される内部クロック信号間の遅延時間差を抑制する必要がある。
【０００４】
特許文献１には、ＤＬＬ回路で発生される内部クロック信号を、複数の入出力バッファ及び出力レプリカに分配するクロックツリーが開示されている。具体的には、特許文献１の記載のクロックツリーは、クロックツリーの入力ノードと複数の入出力バッファ及び出力レプリカのそれぞれとを接続する配線の長さが等しくなるように配線を配置している。更に、配線の分岐点間にはそれぞれバッファを配置する構成としている。特許文献１では、上述の構造をとることで、複数の入出力バッファ及び出力レプリカに供給される複数のクロック信号間の遅延差を抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2012-104197号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のクロックツリーでは、クロックツリーの入力ノードと複数の入出力バッファ及び出力レプリカのそれぞれとを接続する配線の占有面積が増加してしまう。このように、特許文献１に開示されている構成には、半導体装置の小型化の観点から、更なる改善が望まれている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、内部クロック生成回路と、入力端子が内部クロック生成回路に接続されたバッファ回路と、第１及び第２の出力部と、一端がバッファ回路の出力ノードに接続されたクロック幹線と、クロック幹線と第１の出力部とを接続する第１のクロック配線と、クロック幹線と第２の出力部とを接続する第２のクロック配線と、を備え、第１のクロック配線は、第１の抵抗値を持つ第１の抵抗素子を含み、第２のクロック配線は、第２の抵抗値を持つ第２の抵抗素子を含み、第１の抵抗値と第２の抵抗値とが互いに異なることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、内部クロック生成回路と入出力バッファとを接続する配線の占有面積の増加を抑えることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態による半導体装置の全体構成を示すブロック図である。
【図２】本発明の第１の実施の形態によるＤＬＬ回路の回路構成を示す図である。
【図３】本発明の第１の実施の形態によるＤＬＬリセットコマンド、ＤＬＬ更新信号、リードコマンド、及び内部クロック信号のタイミングチャートである。
【図４】本発明の第１の実施の形態による半導体装置の平面図である。
【図５】本発明の第１の実施の形態によるクロックツリーの回路構成を示す回路図である。
【図６】本発明の第１の実施の形態による出力部の構成を示すブロック図である。
【図７】多層配線構造の模式図である。
【図８】本発明の第１の実施の形態によるクロックツリーのレイアウトを示す模式図である。
【図９】本発明の第１の実施の形態の変形例によるクロックツリーの回路構成を示す回路図である。
【図１０】本発明の第２の実施の形態によるクロックツリーの回路構成を示す回路図である。
【図１１】図１０に使用される抵抗調整部の構造を示す回路図である。
【図１２】本発明の第３の実施の形態によるクロックツリーの回路構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
［第１の実施形態］
図１は本発明の第１の実施の形態による半導体装置１０の全体構成を示すブロック図である。換言すれば、図１は半導体記憶装置のうちの１つのＤＲＡＭの全体ブロック図を示す。
【００１２】
図示の半導体装置１０は、ＤＤＲ型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、外部端子として、クロック端子１１ａ、１１ｂ、コマンド端子１２、アドレス端子１３、およびデータ入出力端子１４を備えている。半導体装置１０は、その他に、電源端子やデータストローブ端子なども備えているが、これらについては図示を省略してある。
【００１３】
クロック端子１１ａ、１１ｂは、それぞれ外部クロック信号ＣＫ、／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ、／ＣＫは、クロックバッファ２１及びＤＬＬ回路７０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ、／ＣＫは互いに相補の信号である。クロックバッファ２１は、外部クロック信号ＣＫ、／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路７０や図示しないその他の回路に供給する。
【００１４】
ＤＬＬ回路７０は、外部クロック信号ＣＫ、／ＣＫを受けて、外部クロック信号ＣＫ、／ＣＫに対して位相制御され、かつデューティー制御された内部クロック信号ＲＬＣＬＫを生成するクロック生成回路である。生成された内部クロック信号ＲＬＣＬＫは、伝送経路Ｌ１を通って、ＦＩＦＯ（first-in first-out）６３及びクロックツリー（クロック伝送回路）７２に供給される。このうちクロックツリー７２は、供給された内部クロック信号ＲＬＣＬＫを入出力バッファ６４へ供給する回路である。ＤＬＬ回路７０及びクロックツリー７２の詳細については後述する。
【００１５】
ＤＬＬ更新回路７１は、内部クロック信号ＩＣＬＫの所定クロック数ごとにＤＬＬ更新信号ＤＣＯＮＴを生成し、ＤＬＬ回路７０に供給する回路である。したがって、ＤＬＬ更新信号ＤＣＯＮＴは、一定周期で活性化される周期信号である。ＤＬＬ更新信号ＤＣＯＮＴの詳細についても後述する。
【００１６】
コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴ、リセット信号／ＲＥＳＥＴなどの各種コマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、コマンドバッファ３１に供給される。コマンドバッファ３１に供給されたこれらコマンド信号ＣＭＤは、整形されてコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥについては、内部クロック・クロックイネーブル信号ＩＣＫＥとして、クロックバッファ２１及びアドレスバッファ４１にも供給される。クロックバッファ２１及びアドレスバッファ４１は、内部クロック・クロックイネーブル信号ＩＣＫＥが活性化されている場合にのみ動作する。
【００１７】
コマンドデコーダ３２は、コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成する回路である。これら内部コマンドには、アクティブコマンドＡＣＴ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥなどメモリセルのリード／ライトに関わる各種コマンドに加え、リセット信号／ＲＥＳＥＴが入力されたことに応じて生成されるＤＬＬリセットコマンドＤＬＬＲＳＴが含まれる。生成された内部コマンドのうち、アクティブコマンドＡＣＴはロウ系制御回路５１に、リードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥはカラム系制御回路５２及びリードライトアンプ（ＲＷＡＭＰ）６２に、ＤＬＬリセットコマンドＤＬＬＲＳＴはＤＬＬ回路７０に、それぞれ供給される。リードコマンドＲＥＡＤは、リード動作開始時に一時的に活性化されるワンショットのものと、リード動作中継続して活性化されるものとを含んでおり、後者はＤＬＬ回路７０にも供給される。
【００１８】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子である。供給されたアドレス信号ＡＤＤは、アドレスバッファ４１に供給される。アドレスバッファ４１に供給されたアドレス信号ＡＤＤはラッチされる。さらに、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤは図示しないモードレジスタに供給され、これによってモードレジスタの内容が更新される。
【００１９】
ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。
【００２０】
カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ６２に接続される。
【００２１】
リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱは、リードライトアンプ（ＲＷＡＭＰ）６２で更に増幅され、ＦＩＦＯ６３及び入出力バッファ６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライドデータＤＱは、ＦＩＦＯ６３及び入出力バッファ６４を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。
【００２２】
データ入出力端子１４は、リードデータＤＱの出力及びライドデータＤＱの入力を行うための端子である。半導体装置１０には（ｎ＋１）個（ｎ≧０）のデータ入出力端子１４が設けられ、（ｎ＋１）ビットのデータを同時に入力又は出力可能とされている。ｎは７又は１５である場合が多く、本明細書ではｎ＝１５を前提として説明を続ける。
【００２３】
ＦＩＦＯ６３はリードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路である、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたデータを内部クロック信号ＲＬＣＬＫに同期したタイミングで、入出力バッファ６４に出力する。
【００２４】
入出力バッファ６４は、それぞれデータ入出力端子１４ごとに設けられた出力バッファ６４ａ及び入力バッファ６４ｂを有して構成される。リード動作時に着目して説明すると、出力バッファ６４ａは、対応するＦＩＦＯ６３から出力されたリードデータを整形し、内部クロック信号ＲＬＣＬＫに同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。
【００２５】
以上が本実施の形態による半導体装置１０の全体構成である。次に、ＤＬＬ回路７０およびこれに係わる各種の構成について、詳細に説明する。
【００２６】
図２は、本実施の形態によるＤＬＬ回路７０の回路構成を示す図である。本実施の形態によるＤＬＬ回路７０は、同図に示すように、遅延回路８０、遅延制御カウンタ８１、位相検知回路（位相検出回路）８２、デューティー比比較回路（ＤＣＣ：Duty Correction Circuit）８３、ＤＬＬ制御回路８４、レプリカクロックツリー８５、及び出力レプリカ（レプリカ回路）８６を有して構成される。
【００２７】
レプリカクロックツリー８５は、図１に示した伝送経路Ｌ１及びクロックツリー７２のレプリカであり、出力レプリカ８６は、図１に示した出力バッファ６４ａのレプリカである。レプリカクロックツリー８５及び出力レプリカ８６により、ＤＬＬ回路７０から複数のデータ入出力端子１４のうちのひとつに至る内部クロック信号ＲＬＣＬＫの伝送経路のレプリカ回路（第２のレプリカ回路）が構成される。レプリカクロックツリー８５及び出力レプリカ８６は、遅延回路８０の出力端子近傍から内部クロック信号ＲＬＣＬＫを取り出し、この内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ２を生成する。
【００２８】
尚、レプリカとは、対象回路と実質的に等しい信号線負荷を有する回路をいう。信号線負荷は、信号線を通過する信号に与えられる負荷であり、信号線上に設けられるバッファ（トランジスタ）の数、各トランジスタのプロファイル、信号線の長及び幅などによって決まる。信号線負荷が実質的に等しい２つの回路に同一のクロック信号を入力した場合、それぞれから出力されるクロック信号の遅延量は、ＤＬＬ回路７０の要求精度から見て無視できる程度に小さくなる。
【００２９】
遅延回路８０は、外部クロック信号ＣＫ、／ＣＫを遅延させることによって単相の内部クロック信号ＲＬＣＬＫを生成するディレイラインによって構成される。遅延回路８０の遅延量は遅延制御カウンタ８１によって調整される。特に限定されるものではないが、遅延回路８０には、相対的に粗い調整ピッチで外部クロック信号ＣＫ、／ＣＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号ＣＫ、／ＣＫを遅延させるファインディレイラインを含んでいることが好ましい。
【００３０】
位相検知回路８２は、外部クロック信号ＣＫ、／ＣＫ及びフィードバッククロック信号ＲＣＬＫ２を受けてこれらの位相差を検出し、外部クロック信号ＣＫ、／ＣＫに対してフィードバッククロック信号ＲＣＬＫ２の位相が進んでいるか或いは遅れているかを判定する回路である。判定結果は、第１の判定結果信号Ｄ１として遅延制御カウンタ８１に出力される。
【００３１】
ＤＣＣ８３は、フィードバッククロック信号ＲＣＬＫ２を受けてそのデューティー比を検出し、検出したデューティー比が所定値（例えば５０％）に比べて大きいか小さいかを判定する回路である。判定結果は、第２の判定結果信号Ｄ２として遅延制御カウンタ８１に出力される。
【００３２】
遅延制御カウンタ８１は、第１及び第２の判定結果信号Ｄ１、Ｄ２に基づいて、遅延回路８０の遅延量を制御する回路である。具体的には、遅延制御カウンタ８１は第１及び第２のカウンタ（不図示）を有しており、第１の判定結果信号Ｄ１に基づいて第１のカウンタのカウントアップ又はカウントダウンを行うとともに、第２の判定結果信号Ｄ２に基づいて第２のカウンタのカウントアップ又はカウントダウンを行う。なお、なお、遅延制御カウンタ８１によるカウントアップ又はカウントダウンは、外部クロック信号ＣＫ、／ＣＫに同期して行うこととしてもよいし、外部クロック信号ＣＫ、／ＣＫの分周クロックを生成し、この分周クロックに同期して行うこととしてもよい。
【００３３】
第１のカウンタの第１のカウント値ＣＯＵＮＴ１、第１のカウンタの第２のカウント値ＣＯＵＮＴ２は、遅延回路８０に供給される。遅延回路８０は、これらのカウント値ＣＯＵＮＴ１、ＣＯＵＮＴ２に基づく遅延量で、外部クロック信号ＣＫ、／ＣＫを遅延させる。具体的には、遅延回路８０は、第１のカウント値ＣＯＵＮＴ１に基づいて内部クロック信号ＲＬＣＬＫの立ち上がり位相の遅延量を選択するとともに、第２のカウント値ＣＯＵＮＴ２に基づいて内部クロック信号ＲＬＣＬＫの立ち下がり位相の遅延量を選択する。前者によって、リードデータの立ち上がり位相が外部クロック信号ＣＫ、／ＣＫと同期し、後者によって、リードデータのデューティー比が上記所定値となる。
【００３４】
ＤＬＬ制御回路８４は、上述したＤＬＬリセットコマンドＤＬＬＲＳＴ、ＤＬＬ更新信号ＤＣＯＮＴ、及びリードコマンドＲＥＡＤを受け、これらに基づいて遅延回路８０を動作させる。
【００３５】
図３は、ＤＬＬリセットコマンドＤＬＬＲＳＴ、ＤＬＬ更新信号ＤＣＯＵＴ、リードコマンドＲＥＡＤ、及び内部クロック信号ＲＬＣＬＫのタイミングチャートである。同図に示すように、ＤＬＬリセットコマンドＤＬＬＲＳＴ及びＤＬＬ更新信号ＤＣＯＮＴは、所定時間だけ一時的に活性化されるワンショット信号である。ＤＬＬ制御回路８４は、ＤＬＬリセットコマンドＤＬＬＲＳＴ及びＤＬＬ更新信号ＤＣＯＮＴが活性化すると、遅延回路８０を動作させる。このようなＤＬＬリセットコマンドＤＬＬＲＳＴ及びＤＬＬ更新信号ＤＣＯＮＴに基づくＤＬＬ回路７０の動作は、内部クロック信号ＲＬＣＬＫの位相及びデューティー比が、好ましい値から極端にずれてしまうことのないように行われるものである。
【００３６】
一方、リードコマンドＲＥＡＤは、上述したようにリード動作中継続して活性化される。ＤＬＬ制御回路８４は、リードコマンドＲＥＡＤが活性化されている間、遅延回路８０を動作させる。
【００３７】
図４は、半導体装置１０の平面図である。同図に示すように、半導体装置１０では、４つのメモリセルアレイ６０がマトリクス状に配置されており、図示したｙ方向に並ぶ２つのメモリセルアレイ６０の間の領域に、クロック端子１１ａ、１１ｂ、コマンド端子１２、アドレス端子１３、及びデータ入出力端子１４が一列に配置される。
【００３８】
出力バッファ６４ａは、図４に示すように、ｘ方向に沿って一列に並んで配置される。ＤＬＬ回路７０は、ｘ方向の両側のうち、出力バッファ６４ａとは異なる側に配置される。出力バッファ６４ａは、出力部とも呼ばれる。
【００３９】
図５はクロックツリー７２の回路構成を示す回路図である。
【００４０】
本第１の実施の形態の半導体装置１０は、×１６Ｉ／Ｏ構成のため、データ出力部として、８ビットの下位側（ロウワー側）データ出力部DQL0〜7と、８ビットの上位側（アッパー側）データ出力部DQU0〜７を含む。また、同様に、データストローブ信号出力部として、下位側データストローブ出力部DQSL, DQSLBと、上位側データストローブ出力部DQSU, DQSUBとを含む。ここで、下位側データストローブ出力部DQSL, DQSLBは、それぞれ相補の関係にあるデータストローブ信号を出力する回路である。上位側データストローブ出力部DQSU, DQSUBも、同様に、それぞれ相補の関係にあるデータストローブ信号を出力する回路である。データ出力部及びデータストローブ出力部のそれぞれを単に出力部と呼ぶこともある。
【００４１】
出力部６４ａは、それぞれ対応する外部端子に接続される。
【００４２】
データ出力部のそれぞれには、ＦＩＦＯ６３から対応する複数のリードデータData_r, Data_fが供給される。ここで、リードデータData_rは、出力クロックの立ち上がりエッジ（ライズエッジ）に同期して外部に出力されるデータであり、リードデータData_fは、出力クロックの立ち下がりエッジ（フォールエッジ）に同期して外部に出力されるデータである。
【００４３】
データストローブ出力部には、リードデータData_r, Data_fの代わりに電源電圧及び接地電圧が供給される（不図示）。
【００４４】
出力部６４ａには、リードデータ（データストローブ出力部においては、電源電位及び接地電位）のほかに、内部クロック信号RLCLKが供給される。以下、下位側出力部を例に、具体的な構成を説明する。
【００４５】
ＤＬＬ回路７０から出力された内部クロック信号RLCLKは、バッファ回路BF1、クロック幹線CLKTL、下位側バッファ回路BFL、下位側クロック幹線CLKTLLに転送される。さらに、下位側クロック幹線CLKTLLから、出力部の各々には、それぞれ対応する１０本の下位側クロック配線CLKLL0〜7, CLKLSB, CLKLSを介して内部クロック信号RLCLKが１０個の内部クロック信号RLCLK_L0〜7, RLCLK_LSB, RLCLK_LSとして供給される。
【００４６】
本第１の実施の形態の特徴の１つは、この下位側クロック幹線CLKTLLと出力部の各々とを接続する１０本の下位側クロック配線CLKLL0〜7, CLKLSB, CLKLSの部分にある。即ち、下位側バッファ回路BFLから最も遠い位置にある出力部DQL7を除く９個の出力部DQL0〜6、DQSLB, DQSLのそれぞれと下位側クロック幹線CLKTLLとを接続する９本の下位側クロック配線CLKLL0〜6, CLKLSB, CLKLSに、それぞれ抵抗素子RL0〜RL6, RLSB, RLSを挿入している点が、本実施の形態の特徴の１つである。ここで、抵抗素子RL0〜RL6, RLSB, RLSは、後述の通りタングステン配線層等の高抵抗の配線層として形成される。
【００４７】
９個の抵抗素子RL0〜RL6, RLSB, RLSの抵抗値は、互いに異なる。具体的には、下位側バッファ回路BFLから出力された内部クロック信号RLCLKの遅延が最大となる出力部DQL7における内部クロック信号RLCLK_L7の遅延時間を基準遅延時間とし、各出力部へ供給される９個の内部クロック信号RLCLK_L0〜6, RLCLK_LSB, RLCLK_LSの遅延時間がこの基準遅延時間と実質的に等しくなるように、９個の抵抗素子RL0〜RL6, RLSB, RLSのそれぞれの抵抗値を設定する。このような抵抗値を決定するためには、下位側バッファ回路BFLの出力端子と各出力部とを接続する経路（下位側クロック幹線CLKTLLの一部と対応する下位側クロック配線CLKLL0〜7, CLKLSB, CLKLS）のＣＲ時定数を求め、これらのＣＲ時定数の値を、下位側バッファ回路BFLの出力端子と出力部DQL7とを接続する経路のＣＲ時定数と実質的に等しくなるように、抵抗値を設定すればよい。
【００４８】
ここで、ＤＬＬ回路７０は内部クロック生成回路とも呼ばれ、クロック幹線CLKTL、下位側バッファ回路BFL、および下位側クロック幹線CLKTLLの組み合わせは、クロック幹線（CLKTL,BFL,CLKTLL）とも呼ばれる。また、下位側クロック配線CLKLL0は、例えば、第１のクロック配線とも呼ばれ、下位側クロック配線CLKLL1は、例えば、第２のクロック配線とも呼ばれる。この場合、抵抗素子RL0は第１の抵抗素子とも呼ばれ、抵抗素子RL1は第２の抵抗素子とも呼ばれ、下位側（ロウワー側）データ出力部DQL0は第１の出力部とも呼ばれ、下位側（ロウワー側）データ出力部DQL1は第２の出力部とも呼ばれる。
【００４９】
かくして、本第１の実施形態による半導体装置（１０）は、内部クロック生成回路（７０）と、入力端子が内部クロック生成回路（７０）に接続されたバッファ回路（BF1）と、第１及び第２の出力部（DQL0,DQL1）と、一端がバッファ回路（BF1）の出力ノードに接続されたクロック幹線（CLKTL,BFL,CLKTLL）と、クロック幹線（CLKTL,BFL,CLKTLL）と第１の出力部（DQL0）とを接続する第１のクロック配線（CLKLL0）と、クロック幹線（CLKTL,BFL,CLKTLL）と第２の出力部（DQL1）とを接続する第２のクロック配線（CLKLL1）と、を備え、第１のクロック配線（CLKLL0）は、第１の抵抗値を持つ第１の抵抗素子（RL0）を含み、第２のクロック配線（CLKLL1）は、第２の抵抗値を持つ第２の抵抗素子（RL1）を含み、第１の抵抗値と第２の抵抗値とが互いに異なるように構成されている。
【００５０】
これは一例であって、他の組み合わせであっても良いのは勿論である。
【００５１】
次に、上位側出力部を例に、具体的な構成を説明する。
【００５２】
ＤＬＬ回路７０から出力された内部クロック信号RLCLKは、バッファ回路BF1、クロック幹線CLKTL、上位側バッファ回路BFU、上位側クロック幹線CLKTLUに転送される。さらに、上位側クロック幹線CLKTLUから、出力部の各々には、それぞれ対応する１０本の上位側クロック配線CLKLU0〜7, CLKLUSB, CLKLUSを介して内部クロック信号RLCLKが１０個の内部クロック信号RLCLK_U0〜7, RLCLK_USB, RLCLK_USとして供給される。
【００５３】
本第１の実施の形態の特徴の１つは、この上位側クロック幹線CLKTLUと出力部の各々とを接続する１０本の上位側クロック配線CLKLU0〜7, CLKLUSB, CLKLUSの部分にある。即ち、上位側バッファ回路BFUから最も遠い位置にある出力部DQU4を除く９個の出力部DQU0〜3、DQU5〜7、DQSUB, DQSUのそれぞれと上位側クロック幹線CLKTLUとを接続する９本の下位側クロック配線CLKLU0〜3, CLKLU5〜7、CLKLUSB, CLKLUSに、それぞれ抵抗素子RU0〜RU3, RU5〜RU7、RUSB, RUSを挿入している点が、本実施の形態の特徴の１つである。ここで、抵抗素子RU0〜RU3, RU5〜RU7、RUSB, RUSは、後述の通りタングステン配線層等の高抵抗の配線層として形成される。
【００５４】
９個の抵抗素子RU0〜RU3, RU5〜RU7、RUSB, RUSの抵抗値は、互いに異なる。具体的には、上位側バッファ回路BFUから出力された内部クロック信号RLCLKの遅延が最大となる出力部DQU4における内部クロック信号RLCLK_U4の遅延時間を基準遅延時間とし、各出力部へ供給される９個の内部クロック信号RLCLK_U0〜3, RLCLK_U5〜7、RLCLK_USB, RLCLK_USの遅延時間がこの基準遅延時間と実質的に等しくなるように、９個の抵抗素子RU0〜RU3, RU5〜RU7、RUSB, RUSのそれぞれの抵抗値を設定する。このような抵抗値を決定するためには、上位側バッファ回路BFUの出力端子と各出力部とを接続する経路（上位側クロック幹線CLKTLUの一部と対応する上位側クロック配線CLKLU0〜3, CLKLU5〜7、CLKLUSB, CLKLUS）のＣＲ時定数を求め、これらのＣＲ時定数の値を、上位側バッファ回路BFUの出力端子と出力部DQU4とを接続する経路のＣＲ時定数と実質的に等しくなるように、抵抗値を設定すればよい。
【００５５】
ここで、ＤＬＬ回路７０は内部クロック生成回路とも呼ばれ、クロック幹線CLKTL、上位側バッファ回路BFU、および上位側クロック幹線CLKTLUの組み合わせは、クロック幹線（CLKTL,BFU,CLKTLU）とも呼ばれる。また、上位側クロック配線CLKLU2は、例えば、第１のクロック配線とも呼ばれ、上位側クロック配線CLKLU3は、例えば、第２のクロック配線とも呼ばれる。その場合、抵抗素子RU2は第１の抵抗素子とも呼ばれ、抵抗素子RU3は第２の抵抗素子とも呼ばれ、上位側（アッパー側）データ出力部DQU2は第１の出力部とも呼ばれ、上位側（アッパー側）データ出力部DQU3は第２の出力部とも呼ばれる。
【００５６】
かくして、本第１の実施形態による半導体装置（１０）は、内部クロック生成回路（７０）と、入力端子が内部クロック生成回路（７０）に接続されたバッファ回路（BF1）と、第１及び第２の出力部（DQU2,DQU3）と、一端がバッファ回路（BF1）の出力ノードに接続されたクロック幹線（CLKTL,BFU,CLKTLU）と、クロック幹線（CLKTL,BFU,CLKTLU）と第１の出力部（DQU2）とを接続する第１のクロック配線（CLKLU2）と、クロック幹線（CLKTL,BFU,CLKTLU）と第２の出力部（DQU3）とを接続する第２のクロック配線（CLKLU3）と、を備え、第１のクロック配線（CLKLU2）は、第１の抵抗値を持つ第１の抵抗素子（RU2）を含み、第２のクロック配線（CLKLU3）は、第２の抵抗値を持つ第２の抵抗素子（RU3）を含み、第１の抵抗値と第２の抵抗値とが互いに異なるように構成されている。
【００５７】
これは一例であって、他の組み合わせであっても良いのは勿論である。
【００５８】
このような構成とすることで、本実施の形態では、ＤＬＬ回路７０の出力端子から複数の出力部６４ａにいたる複数の経路の配線長を互いに異ならせることができ、クロック幹線及びクロック配線の配線面積を従来の構成よりも縮小することができる。さらに、抵抗素子の遅延時間はバッファ回路の遅延時間よりも小さいため、内部クロックの絶対的な遅延時間を従来よりも短くすることができる。
【００５９】
後述の図８にて、クロックツリー部分の配線のレイアウトを示す。
【００６０】
図６は出力部６４ａの構成を示すブロック図である。図６では、図５の出力部DQL0を例として説明する。
【００６１】
出力部DQL0は、クロック分岐回路６４２と、マルチプレクサ回路（ＭＵＸ）６４４と、出力制御回路６４６と、出力バッファ６４８とから構成される。
【００６２】
クロック分岐回路６４２は、クロックツリー７２から供給された内部クロックRLCLK_L0に応じて、出力クロックOUTCLK, /OUTCLKを発生する回路である。ここで、出力クロックOUTCLK, /OUTCLKは、互いに逆相の、即ち、互いに相補の位相を有するクロック信号である。
【００６３】
マルチプレクサ回路（ＭＵＸ）６４４は、ＦＩＦＯ６３から供給されるリードデータData_rを出力クロックOUTCLKの立ち上がりエッジに同期して出力し、リードデータData_fを出力クロック/OUTCLKの立ち上がりエッジ（即ち、出力クロックOUTCLKの立ち下がりエッジ）に同期して出力する。即ち、マルチプレクサ回路（ＭＵＸ）６４４は、ＦＩＦＯ６３からパラレルに供給されたデータをシリアルなデータとして出力するパラレルーシリアル変換回路として機能する。
【００６４】
出力制御回路６４６は、マルチプレクサ回路（ＭＵＸ）６４４から供給されるリードデータData_r、Data_fと、複数の制御信号CTLとに応じて、出力バッファ６４８の動作を制御する回路である。制御信号CTLの一例としては、出力バッファへ６４８のＯＤＴ（On Die Termination）動作を示すオンダイターミネーション信号や、出力バッファのドライブ能力を示すドライバストレングス信号や、出力バッファのインピーダンスを示すＺＱ信号等がある。尚、これらの制御信号は、モードレジスタ（不図示）、コマンドデコーダ、及びキャリブレーション回路（不図示）等から供給される。
【００６５】
図７は多層配線構造の模式図である。
【００６６】
図示の多層配線構造は、半導体基板ＳＳの表面に拡散層ＤＬ及びゲート配線層ＧＬが形成され、その上方に、半導体基板ＳＳの表面に近い側から順に第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４が積層された構造を有している。第１配線層Ｌ１は、例えば、タングステンを含む配線層であり、第２乃至第４配線層Ｌ２〜Ｌ４は、それぞれアルミニウムや銅を含む配線層である。各層は、層間絶縁層ＩＬ１〜ＩＬ４によって相互に絶縁される。また、最上層の第４配線層Ｌ４の上面は、保護用の層間絶縁層ＩＬ５によって覆われる。
【００６７】
ゲート配線層ＧＬと半導体基板ＳＳの表面の間には、薄いゲート絶縁膜ＧＩが形成される。拡散層ＤＬ及びゲート配線層ＧＬと第１配線層Ｌ１とは、層間絶縁層ＩＬ１を貫通するスルーホール電極ＴＨ０によって、必要な場所でのみ相互に接続される。同様に、第１配線層Ｌ１と第２配線層Ｌ２とは、層間絶縁層ＩＬ２を貫通するスルーホール電極ＴＨ１によって、必要な場所でのみ相互に接続される。また、第２配線層Ｌ２と第３配線層Ｌ３とは、層間絶縁層ＩＬ３を貫通するスルーホール電極ＴＨ２によって、必要な場所でのみ相互に接続される。さらに、第３配線層Ｌ３と第４配線層Ｌ４とは、層間絶縁層ＩＬ４を貫通するスルーホール電極ＴＨ３によって、必要な場所でのみ相互に接続される。
【００６８】
図８はクロックツリー７２のレイアウトを示す模式図である。図８では、図５の下位側クロック幹線CLKTLLと、下位側クロック配線CLKLL0, CLKLL1, CLKLL7の配線レイアウトを模式的に示す。
【００６９】
下位側クロック配線CLKLL0は、第１の抵抗素子RL0と、第１の抵抗素子RL0の一端と下位側クロック幹線CLKTLLとを接続する第１の配線部分CKLL0_1と、第１の抵抗素子RL0の他端と出力部内のクロック分岐回路６４２とを接続する第２の配線部分CLKLL0_2とを含む。下位側クロック幹線CLKTLLと第１の配線部分CKLL0_1は、図７の第４配線層Ｌ４として形成され、第１の抵抗素子RL0は、図７の第１配線層Ｌ１として形成され、第２の配線部分CLKLL0_2は、図７の第２配線層Ｌ２として形成される。
【００７０】
下位側クロック配線CLKLL1も、第２の抵抗素子RL1の抵抗値が第１の抵抗素子RL0の抵抗値（ここでは長さ）と異なる以外は下位側クロック配線CLKLL0と実質的に同一の構造を備える。
【００７１】
詳述すると、下位側クロック配線CLKLL1は、第２の抵抗素子RL1と、第２の抵抗素子RL1の一端と下位側クロック幹線CLKTLLとを接続する第３の配線部分CKLL1_1と、第２の抵抗素子RL1の他端と出力部内のクロック分岐回路６４２とを接続する第４の配線部分CLKLL1_2とを含む。下位側クロック幹線CLKTLLと第３の配線部分CKLL1_1は、図７の第４配線層Ｌ４として形成され、第２の抵抗素子RL1は、図７の第１配線層Ｌ１として形成され、第４の配線部分CLKLL1_2は、図７の第２配線層Ｌ２として形成される。
【００７２】
尚、下位側クロック幹線CLKTLLはクロック幹線とも呼ばれ、第４配線層Ｌ４は第３配線層とも呼ばれる。また、下位側クロック配線CLKLL0は、例えば、第１のクロック配線とも呼ばれ、下位側クロック配線CLKLL1は、例えば、第２のクロック配線とも呼ばれる。
【００７３】
すなわち、本第１の実施形態による半導体装置（１０）は、さらに、第１の配線層（Ｌ１）と、当該第１の配線層（Ｌ１）の上方に形成された第２の配線層（Ｌ２）と、当該第２の配線層（Ｌ２）の上方に形成された第３の配線層（Ｌ４）とを含む多層配線構造を含み、第１のクロック配線（CLKLL0）は、クロック幹線（CLKTLL）を第１の抵抗素子（RL0）の一端に接続する第１の配線部分（CKLL0_1）と、第１の抵抗素子（RL0）の他端を第１の出力部に接続する第２の配線部分（CLKLL0_2）とを含み、第２のクロック配線（CLKLL1）は、クロック幹線（CLKTLL）を第２の抵抗素子（RL1）の一端に接続する第３の配線部分（CKLL1_1）と、第２の抵抗素子（RL1）の他端を第２の出力部に接続する第４の配線部分（CLKLL1_2）とを含み、クロック幹線（CLKTLL）、第１の配線部分（CKLL0_1）、及び、第３の配線部分（CKLL1_1）のそれぞれが第３の配線層（Ｌ４）として形成され、第２の配線部分（CLKLL0_2）及び第４の配線部分（CLKLL1_2）のそれぞれが第２の配線層（Ｌ２）として形成され、第１の抵抗素子（RL1）と第２の抵抗素子（RL1）のそれぞれが第１の配線層（Ｌ１）として形成される。
【００７４】
これは一例であって、他の組み合わせであっても良いのは勿論である。
【００７５】
また、下位側クロック配線CLKLL0は、例えば、第１のクロック伝送経路とも呼ばれ、下位側クロック配線CLKLL1は、例えば、第２のクロック伝送経路とも呼ばれる。その場合、第１の抵抗素子RL0は第１の遅延部として働き、第２の抵抗素子RL1は第２の遅延部として働く。
【００７６】
このように、本第１の実施形態による半導体装置（１０）は、内部クロック信号（RLCLK）を生成する内部クロック生成回路（７０）と、第１及び第２の出力部（DQL0,DQL1）と、内部クロック生成回路（７０）から第１の出力部（DQL0）に内部クロック信号（RLCLK）を転送する第１の経路長を持つ第１のクロック伝送経路（CLKLL0）であって、内部クロック信号（RLCLK）を第１の遅延時間遅延する第１の遅延部（RL0）を含む第１のクロック伝送経路（CLKLL0）と、内部クロック生成回路（７０）から第２の出力部（DQL1）に内部クロック信号（RLCLK）を転送する第２の経路長を持つ第２のクロック伝送経路（CLKLL1）であって、内部クロック信号（RLCLK）を第２の遅延時間遅延する第２の遅延部（RL1）を含む第２のクロック伝送経路（CLKLL1）と、を備え、第１の経路長及び第２の経路長が互いに異なり、かつ、第１の遅延時間と第２の遅延時間とが互いに異なるように構成されている。
【００７７】
一方、下位側クロック配線CLKLL7は、抵抗素子を含まない点で、下位側クロック配線CLKLL0, 1と異なる。下位側クロック配線CLKLL7は、図７の第４配線層Ｌ４として形成された配線部分CLKLL7_1と、図７の第２配線層Ｌ２として形成された配線部分CLKLL7_2を含む。
【００７８】
［変形例］
図９は第１の実施形態の変形例のクロックツリー７２Ａの回路構成を示す図である。
【００７９】
プロトタイプとして、全てのクロック配線に抵抗素子を挿入しなかった場合を考えると、データストローブ信号出力部よりも下位側バッファ回路BFL,上位側バッファ回路BFUに近い側に配置されるデータ出力部には、データストローブ信号出力部よりも速く内部クロック信号RLCLKが転送され、一方、データストローブ信号出力部よりも下位側バッファ回路BFL, 上位側バッファ回路BFUから遠い側に配置されるデータ出力部には、データストローブ信号出力部よりも遅く内部クロック信号RLCLKが転送される。その結果、データストローブ信号よりも速いタイミングで出力されるリードデータと、データストローブ信号よりも遅いタイミングで出力されるデータが混在することとなる。
【００８０】
本発明の第１の実施形態に係る半導体装置と接続されるメモリコントローラ等のコントロール装置では、半導体装置から出力されるデータストローブ信号を所定時間遅延させて、このデータストローブ信号に同期して半導体装置から出力される複数のリードデータを取り込む構成を有する。このため、プロトタイプのように、データストローブ信号よりも速いタイミングで出力されるリードデータと、遅いタイミングで出力されるリードデータが混在してしまうと、コントロール装置側でのデータ取り込みに不具合が生じる恐れがある。
【００８１】
図５に示した第１の実施形態のクロックツリー７２を用いれば、全てのリードデータの位相をデータストローブ信号の位相と実質的に一致させることができるため、上述のプロトタイプの問題は解決される。しかしながら、クロックツリー７２を配置する領域の面積制約等により、下位側クロック配線CLKLL7,上位側クロック配線CLKLU4を除く全てのクロック配線に抵抗素子を挿入することが不可能な場合が有り得る。そこで、本変形例では、このような場合においても、上述のプロトタイプの問題点を解決できるようにしたものである。
【００８２】
具体的には、クロックツリー７２Ａは、図５に示したクロックツリー７２と比較して、下位側クロック配線CLKLL4〜6, CLKLS, CLKLLS,上位側クロック配線CLKLU5〜7, CLKLUS, CLKLUSBに抵抗素子が挿入されていない点が異なる。このように、データストローブ信号出力部よりも下位側バッファ回路BFL, 上位側バッファ回路BFUに近い側に配置されるデータ出力部に対応するクロック配線のみに抵抗素子を挿入することで、全てのリードデータの出力タイミングをデータストローブよりも遅いタイミングに合わせることができ、上述のプロトタイプの問題は解決される。
【００８３】
［第２の実施形態］
図１０は本発明の第２の実施形態のクロックツリー７２Ｂの構成を示す回路図である。
【００８４】
図示のクロックツリー７２Ｂは、図５に示したクロックツリー７２に使用されている抵抗素子に代えて、抵抗調整部Adjをそれぞれのクロック配線に挿入したものである。
【００８５】
抵抗調整部Adjのそれぞれには、対応する複数のヒューズ信号が供給される。
【００８６】
図１１は図１０の抵抗調整部Adjの構造を示す回路図である。
【００８７】
抵抗調整部Adjは、複数の抵抗素子R1と、複数の選択回路SEL0〜SELnとから構成される。すなわち、抵抗調整部Adjは、複数の抵抗素子R1が、複数の選択回路SEL0〜SELnを介して、縦続接続された構成を有する。
【００８８】
複数の抵抗素子R1の抵抗値は互いに等しい。
【００８９】
ｎ個の抵抗素子R1のうち、ｋ(０≦ｋ≦ｎ)個の抵抗素子R1を使用して内部クロック信号RCLKを遅延するかを調整する。
【００９０】
抵抗素子の使用／非使用は、ヒューズ信号FL0_0〜FL_nのそれぞれを用いて選択回路SEL0〜SELnで行われる。
【００９１】
［第３の実施形態］
図１２は本発明の第３の実施形態のクロックツリー７２Ｃの構成を示す回路図である。
【００９２】
図示のクロックツリー７２Ｃは、図５に示したクロックツリー７２に使用されている抵抗素子RL0〜RL6,RLSB,RLS,RU0〜RU3,RU5〜RU7,RUSB,RUSに代えて、キャパシタ素子CL0〜CL6,CLSB,CLS,CU0〜CU3,CU5〜CU7,CUSB,CUSをそれぞれのクロック配線に挿入したものである。すなわち、クロックツリー７２Ｃは、抵抗素子ではなく、キャパシタ素子で各クロック配線の遅延時間を調整する構成を有する。
【００９３】
キャパシタ素子CL0〜CL6,CLSB,CLSの容量値は、互いに異なる。同様に、キャパシタ素子CU0〜CU3,CU5〜CU7,CUSB,CUSの容量値は、互いに異なる。
【００９４】
尚、キャパシタ素子は例えばＭＯＳ（metal oxide semiconductor）容量を使用することができる。
【００９５】
ここで、下位側出力部において、ＤＬＬ回路７０は内部クロック生成回路とも呼ばれ、クロック幹線CLKTL、下位側バッファ回路BFL、および下位側クロック幹線CLKTLLの組み合わせは、クロック幹線（CLKTL,BFL,CLKTLL）とも呼ばれる。また、下位側クロック配線CLKLL0は、例えば、第１のクロック配線とも呼ばれ、下位側クロック配線CLKLL1は、例えば、第２のクロック配線とも呼ばれる。この場合、キャパシタ素子CL0は第１のキャパシタ素子とも呼ばれ、キャパシタ素子CL1は第２のキャパシタ素子とも呼ばれ、下位側（ロウワー側）データ出力部DQL0は第１の出力部とも呼ばれ、下位側（ロウワー側）データ出力部DQL1は第２の出力部とも呼ばれる。
【００９６】
かくして、本第３の実施形態による半導体装置（１０）は、内部クロック生成回路（７０）と、入力端子が内部クロック生成回路（７０）に接続されたバッファ回路（BF1）と、第１及び第２の出力部（DQL0,DQL1）と、一端がバッファ回路（BF1）の出力ノードに接続されたクロック幹線（CLKTL,BFL,CLKTLL）と、クロック幹線（CLKTL,BFL,CLKTLL）と第１の出力部（DQL0）とを接続する第１のクロック配線（CLKLL0）と、クロック幹線（CLKTL,BFL,CLKTLL）と第２の出力部（DQL1）とを接続する第２のクロック配線（CLKLL1）と、を備え、第１のクロック配線（CLKLL0）は、第１の容量値を持つ第１のキャパシタ素子（CL0）を含み、第２のクロック配線（CLKLL1）は、第２の容量値を持つ第２のキャパシタ素子（CL1）を含み、第１の容量値と第２の容量値とが互いに異なるように構成されている。
【００９７】
これは一例であって、他の組み合わせであっても良いのは勿論である。
【００９８】
また、上位側出力部において、ＤＬＬ回路７０は内部クロック生成回路とも呼ばれ、クロック幹線CLKTL、上位側バッファ回路BFU、および上位側クロック幹線CLKTLUの組み合わせは、クロック幹線（CLKTL,BFU,CLKTLU）とも呼ばれる。また、上位側クロック配線CLKLU2は、例えば、第１のクロック配線とも呼ばれ、上位側クロック配線CLKLU3は、例えば、第２のクロック配線とも呼ばれる。その場合、キャパシタ素子CU2は第１のキャパシタ素子とも呼ばれ、キャパシタ素子CU3は第２のキャパシタ素子とも呼ばれ、上位側（アッパー側）データ出力部DQU2は第１の出力部とも呼ばれ、上位側（アッパー側）データ出力部DQU3は第２の出力部とも呼ばれる。
【００９９】
かくして、本第３の実施形態による半導体装置（１０）は、内部クロック生成回路（７０）と、入力端子が内部クロック生成回路（７０）に接続されたバッファ回路（BF1）と、第１及び第２の出力部（DQU2,DQU3）と、一端がバッファ回路（BF1）の出力ノードに接続されたクロック幹線（CLKTL,BFU,CLKTLU）と、クロック幹線（CLKTL,BFU,CLKTLU）と第１の出力部（DQU2）とを接続する第１のクロック配線（CLKLU2）と、クロック幹線（CLKTL,BFU,CLKTLU）と第２の出力部（DQU3）とを接続する第２のクロック配線（CLKLU3）と、を備え、第１のクロック配線（CLKLU2）は、第１の容量値を持つ第１のキャパシタ素子（CU2）を含み、第２のクロック配線（CLKLU3）は、第２の容量値を持つ第２のキャパシタ素子（CU3）を含み、第１の容量値と第２の容量値とが互いに異なるように構成されている。
【０１００】
これは一例であって、他の組み合わせであっても良いのは勿論である。
【０１０１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、遅延部として、単独の抵抗素子（抵抗調整部）や単独のキャパシタ素子を用いた例を挙げているが、抵抗素子とキャパシタ素子の組み合わせや、それ以外の組み合わせを用いても良いのは勿論である。
【符号の説明】
【０１０２】
１０    半導体装置
１１ａ、１１ｂ    クロック端子
１２    コマンド端子
１３    アドレス端子
１４    データ入出力端子
２１    クロックバッファ
３１    コマンドバッファ
３２    コマンドデコーダ
４１    アドレスバッファ
５１    ロウ系制御回路
５２    カラム系制御回路
６０    メモリセルアレイ
６１    センス回路
６２    リードライトアンプ
６４    入出力バッファ
６４ａ    出力バッファ
６４ｂ    入力バッファ
６４２    クロック分岐回路
６４４    マルチプレクサ回路（ＭＵＸ）
６４６    出力制御回路
６４８    出力バッファ
７０    ＤＬＬ回路
７１    ＤＬＬ更新回路
７２、７２Ａ、７２Ｂ、７２Ｃ    クロックツリー（クロック伝送回路）
８０    遅延回路
８１    遅延制御カウンタ（遅延制御回路）
８２    位相検知回路（位相検出回路）
８３    ＤＣＣ（デューティー比比較回路）
８４    ＤＬＬ制御回路
８５    レプリカクロックツリー
８６    出力レプリカ
DQL0〜7    下位側データ出力部
DQU0〜7    上位側データ出力部
DQSL, DQSLB    下位側データストローブ出力部
DQSU, DQSUB    上位側データストローブ出力部
BF1    バッファ回路
CLKTL    クロック幹線
BFL    下位側バッファ回路
CLKTLL    下位側クロック幹線
CLKLL0〜7, CLKLSB, CLKLS    下位側クロック配線
RL0〜RL6, RLSB, RLS    抵抗素子
BFU    上位側バッファ回路
CLKTLU    上位側クロック幹線
CLKLU0〜7, CLKLUSB, CLKLUS    上位側クロック配線
RU0〜RU3, RU5〜RU7、RUSB, RUS    抵抗素子
Adj    抵抗調整部
ＳＳ    半導体基板
ＤＬ    拡散層
ＧＬ    ゲート配線層
Ｌ１    第１配線層
Ｌ２    第２配線層
Ｌ３    第３配線層
Ｌ４    第４配線層
ＩＬ１〜ＬＩ５    層間絶縁層
ＧＩ    ゲート絶縁膜
ＴＨ０〜ＴＨ３    スルーホール電極
CL0〜CL6, CLSB, CLS    キャパシタ素子
CU0〜CU3, CU5〜CU7、CUSB, CUS    キャパシタ素子
【図１】
2015008025.tif 000003
【図２】
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【図３】
2015008025.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2015008025.tif 000012
【図１１】
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【図１２】
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