(57)【要約】電界効果トランジスタ（ＦＥＴ）が以下のように形成される。トレンチがシリコン領域に形成される。酸化バリヤ層が当該トレンチに隣接する当該シリコン領域の表面上並びにトレンチ側壁及び底部に沿って形成される。保護層が、当該トレンチの内外の当該酸化バリヤ層上に形成される。当該保護層は、部分的に除去され、少なくとも当該トレンチ底部に沿って延在する当該酸化バリヤ層の一部は露出されるようになり、当該トレンチに隣接する当該シリコン領域表面上に延在する当該酸化バリヤ層の一部は当該保護層の残っている部分により被覆されたままである。
2008547225.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴを形成する方法であって、
シリコン領域にトレンチを形成するステップと、
前記トレンチに隣接する前記シリコン領域の表面上並びに前記トレンチの側壁及び底部に沿ってシリコン窒化物層を形成するステップと、
前記トレンチ底部に沿った部分よりも前記トレンチに隣接する前記シリコン領域の表面に沿って厚くなるように、前記シリコン窒化物層上に低温酸化物（ＬＴＯ）層を形成するステップと、
前記トレンチ底部及び前記トレンチ側壁の少なくとも一部に沿って延在する前記シリコン窒化物層の一部が露出されるが、前記トレンチに隣接する前記シリコン領域の表面上に延在する前記シリコン窒化物層の部分は前記ＬＴＯ層の残りの部分により被覆されるように、前記ＬＴＯ層をエッチングバックするステップと、を含んでいることを特徴とするＦＥＴを形成する方法。
【請求項２】
異方性エッチングプロセスを用いて前記トレンチ底部に沿った前記シリコン窒化物層の前記露出部を除去するステップと、
シリコンの局所酸化（ＬＯＣＯＳ）プロセスを用いて前記トレンチ底部に沿って誘電体層を形成するステップと、を更に含んでいることを特徴とする請求項１に記載の方法。
【請求項３】
前記シリコン窒化物を形成するステップの前に、前記除去ステップの間、前記トレンチ底部に沿った前記シリコン領域を保護する窒化物エッチング防護層を形成するステップを更に含んでいることを特徴とする請求項２に記載の方法。
【請求項４】
前記窒化物エッチング防護層は、パッド酸化物を含み、且つ前記トレンチに隣接する前記シリコン領域の表面上並びに前記トレンチの側壁及び底部に沿って延在しており、前記シリコン窒化物層の前記露出部を除去するステップは前記トレンチ底部に沿って延在する前記パッド酸化物層の一部を露出させることを特徴とする請求項３に記載の方法。
【請求項５】
前記誘電体層を形成するステップの前に、前記ＬＴＯ層の残りの部分を除去するステップを更に含んでいることを特徴とする請求項２に記載の方法。
【請求項６】
前記窒化物層の残りの部分を除去するステップと、
トレンチ側壁に沿ってゲート酸化物を形成するステップと、
前記トレンチ内の前記ゲート酸化物上に埋め込まれたゲート電極を形成するステップと、を更に含んでいることを特徴とする請求項５に記載の方法。
【請求項７】
前記シリコン窒化物層は低圧化学気相堆積（ＬＰＣＶＤ）プロセスを用いて形成されていることを特徴とする請求項１に記載の方法。
【請求項８】
ＦＥＴを形成する方法であって、
シリコン領域においてトレンチを形成するステップと、
前記トレンチに隣接する前記シリコン領域の表面上並びに前記トレンチ側壁及び底部に沿って酸化バリヤ層を形成するステップと、
前記トレンチの内外の前記酸化バリヤ層上に保護層を形成するステップと、
少なくとも前記トレンチ底部に沿って延在する前記酸化バリヤ層の一部が露出され、前記トレンチに隣接する前記シリコン領域の表面上に延在する前記酸化バリヤ層の部分は前記保護層の残りの部分により被覆されるように、前記保護層を部分的に除去するステップと、を含んでいることを特徴とするＦＥＴを形成する方法。
【請求項９】
前記トレンチ底部に沿って前記酸化バリヤ層の前記露出部を除去するステップと、
前記トレンチ底部に沿って誘電体層を形成するステップと、を更に含んでいることを特徴とする請求項８に記載の方法。
【請求項１０】
前記酸化バリヤ層を形成するステップの前に、前記トレンチに隣接する前記シリコン領域の表面上並びに前記トレンチ側壁及び底部に沿って絶縁層を形成するステップを更に含んでおり、前記酸化バリヤ層の前記露出部を除去するステップは前記トレンチ底部に沿って延在する前記絶縁層の一部を露出させることを特徴とする請求項９に記載の方法。
【請求項１１】
前記酸化バリヤ層はシリコン窒化物を含んでおり、前記酸化バリヤ層の前記露出部を除去する前記ステップは、異方性エッチングプロセスを用いて実施されることを特徴とする請求項９に記載の方法。
【請求項１２】
前記シリコン窒化物層は低圧化学気相堆積（ＬＰＣＶＤ）プロセスを用いて形成されていることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記誘電体層はシリコンの局所酸化（ＬＯＣＯＳ）プロセスを用いて形成されていることを特徴とする請求項９に記載の方法。
【請求項１４】
前記誘電体層を形成するステップの前に、前記保護層の残りの部分を除去するステップを更に含んでいることを特徴とする請求項９に記載の方法。
【請求項１５】
前記酸化バリヤ層の残りの部分を除去するステップと、
トレンチ側壁に沿ってゲート酸化物を形成するステップと、
前記トレンチ内の前記誘電体層上に埋め込まれたゲート電極を形成するステップと、を更に含んでいることを特徴とする請求項９に記載の方法。
【請求項１６】
前記保護層は低温酸化物（ＬＴＯ）を含んでいることを特徴とする請求項８に記載の方法。
【請求項１７】
前記トレンチに隣接する前記シリコン領域の表面に沿って延在する前記保護層の部分は前記トレンチ底部に沿って延在する前記保護層の部分より厚いことを特徴とする請求項８に記載の方法。
【請求項１８】
前記保護層を部分的に除去する前記ステップは、前記保護層を均一にエッチングするステップを含んでいることを特徴とする請求項１７に記載の方法。
【請求項１９】
ＦＥＴの中間の構造物であって、
シリコン領域に延在するトレンチと、
前記トレンチに隣接する前記シリコン領域の表面上及び前記トレンチ側壁に沿って延在するが前記トレンチ底部に沿って不連続である酸化バリヤ層と、
前記酸化バリヤ層の水平に伸長する部分全体に延在する保護層と、を含んでいるＦＥＴの中間の構造物。
【請求項２０】
前記トレンチに隣接する前記シリコン領域の表面上並びに前記トレンチの側壁及び底部に沿って延在する絶縁層を更に含んでおり、前記絶縁層は前記トレンチ底部に沿って延在する前記絶縁層の一部を除いて前記酸化バリヤ層により被覆されていることを特徴とする請求項１９に記載の構造物。
【請求項２１】
前記酸化バリヤ層は略均一な厚みを有しており、シリコン窒化物を含んでいることを特徴とする請求項１９に記載の構造物。
【請求項２２】
前記保護層は低温酸化物（ＬＴＯ）を含んでいることを特徴とする請求項１９に記載の構造物。
【請求項２３】
ＦＥＴを形成する方法であって、
シリコン領域においてトレンチを形成するステップと、
前記トレンチの底部において、シールド誘電体により隣接するシリコン領域から絶縁されるシールド電極を形成するステップと、
前記トレンチに隣接する前記シリコン領域の表面上、前記トレンチ側壁に沿って、並びに前記シールド電極及びシールド誘電体上に延在するシリコン窒化物層を形成するステップと、
前記シリコン窒化物層上に低温酸化物（ＬＴＯ）層を形成するステップと、前記シールド電極上及び前記トレンチの少なくとも一部に沿って延在する前記シリコン窒化物層の一部が露出されるが、前記トレンチに隣接する前記シリコン領域の表面上に延在する前記シリコン窒化物層の部分が前記ＬＴＯ層の残りの部分により被覆されるように、前記ＬＴＯ層を均一にエッチングバックするステップと、を含み、
前記トレンチに隣接する前記シリコン領域の表面上に延在する前記ＬＴＯ層の部分の厚みは前記シールド電極上に延在する前記ＬＴＯ層の部分の厚みより厚いことを特徴とするＦＥＴを形成する方法。
【請求項２４】
異方性エッチングプロセスを用いて、前記シールド電極上の前記シリコン窒化物層の前記露出部を除去するステップと、
シリコンの局所酸化（ＬＯＣＯＳ）プロセスを用いて、前記シールド電極上に延在する誘電体層を形成するステップと、を更に含んでいることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記シリコン窒化物層を形成するステップの前に、前記除去ステップの間、前記シールド電極を保護する窒化物エッチング防護層を形成するステップを更に含んでいることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記窒化物エッチング防護層は、パッド酸化物を含んでおり、前記トレンチに隣接する前記シリコン領域の表面上並びに前記トレンチの側壁及び底部に沿って延在しており、前記シリコン窒化物層の前記露出部を除去する前記ステップは前記トレンチ底部に沿って延在する前記パッド酸化物層の一部を露出させることを特徴とする請求項２５に記載の方法。
【請求項２７】
前記誘電体層を形成するステップの前に、前記ＬＴＯ層の前記残りの部分を除去するステップを更に含んでいることを特徴とする請求項２４に記載の方法。
【請求項２８】
前記窒化物層の残りの部分を除去するステップと、
上方トレンチ側壁に沿ってゲート酸化物を形成するステップと、
前記トレンチ内の前記シールド電極上に埋め込まれたゲート電極を形成するステップと、を更に含んでいることを特徴とする請求項２７に記載の方法。
【請求項２９】
前記シリコン窒化物層は低圧化学気相堆積（ＬＰＣＶＤ）プロセスを用いて形成されていることを特徴とする請求項２３に記載の方法。
【請求項３０】
ＦＥＴを形成する方法であって、
シリコン領域においてトレンチを形成するステップと、
前記トレンチの底部において、シールド誘電体により隣接するシリコン領域から絶縁されるシールド電極を形成するステップと、
前記トレンチに隣接する前記シリコン領域の表面上、前記トレンチ側壁に沿って、及び前記シールド電極上に延在する酸化バリヤ層を形成するステップと、
前記トレンチの内外の前記酸化バリヤ層上に保護層を形成するステップと、
少なくとも前記シールド電極上に延在する前記酸化バリヤ層の一部が露出され、前記トレンチに隣接する前記シリコン領域の表面上に延在する前記酸化バリヤ層の部分は前記保護層の残りの部分により被覆されるように前記保護層を部分的に除去するステップと、を含んでいることを特徴とするＦＥＴを形成する方法。
【請求項３１】
前記シールド電極上から前記酸化バリヤ層の前記露出部を除去するステップと、
前記シールド電極上に誘電体層を形成するステップと、を更に含んでいることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記酸化バリヤ層を形成するステップの前に、前記トレンチに隣接する前記シリコン領域の表面上、前記トレンチ側壁に沿って、及び前記シールド電極上に延在する絶縁層を形成するステップを更に含んでおり、前記酸化バリヤ層の前記露出部を除去するステップは前記シールド電極上に延在する前記絶縁層の一部を露出させることを特徴とする請求項３１に記載の方法。
【請求項３３】
前記酸化バリヤ層はシリコン窒化物を含んでおり、前記酸化バリヤ層の前記露出部を除去する前記ステップは、異方性エッチングプロセスを用いて行われていることを特徴とする請求項３１に記載の方法。
【請求項３４】
前記シリコン窒化物層は定圧化学気相堆積（ＬＰＣＶＤ）プロセスを用いて形成されていることを特徴とする請求項３３に記載の方法。
【請求項３５】
前記誘電体層はシリコンの局所酸化（ＬＯＣＯＳ）プロセスを用いて形成されていることを特徴とする請求項３１に記載の方法。
【請求項３６】
前記誘電体層を形成するステップの前に、前記保護層の残りの部分を除去するステップを更に含んでいることを特徴とする請求項３１に記載の方法。
【請求項３７】
前記酸化バリヤ層の残りの部分を除去するステップと、
上方トレンチ側壁に沿ってゲート酸化物を形成するステップと、
前記トレンチ内の前記誘電体層上に埋め込まれたゲート電極を形成するステップと、を含んでいることを特徴とする請求項３１に記載の方法。
【請求項３８】
前記保護層は低温酸化物（ＬＴＯ）を含んでいることを特徴とする請求項３０に記載の方法。
【請求項３９】
前記トレンチに隣接する前記シリコン領域の表面に沿って延在する前記保護層の部分の厚みは前記シールド電極上に延在する前記保護層の部分の厚みより厚いことを特徴とする請求項３０に記載の方法。
【請求項４０】
前記保護層を部分的に除去するステップは、
前記保護層を均一にエッチングするステップを含んでいることを特徴とする請求項３９に記載の方法。
【請求項４１】
ＦＥＴの中間の構造物であって、
シリコン領域に延在するトレンチと、
前記トレンチの下部において、シールド誘電体により前記シリコン領域から絶縁されている埋め込まれたシールド電極と、
前記トレンチに隣接する前記シリコン領域の表面上及び前記トレンチの側壁に沿っているが前記シールド電極上において不連続に延在する酸化バリヤ層と、
前記酸化バリヤ層の全ての水平に延在する部分上に延在する保護層と、を含んでいることを特徴とするＦＥＴの中間の構造物。
【請求項４２】
前記トレンチに隣接する前記シリコン領域の表面上、前記トレンチの側壁に沿って、及び前記シールド電極上に延在する絶縁層を更に含んでおり、前記絶縁層は、前記シールド電極上に延在する前記絶縁層の一部を除いて前記酸化バリヤ層により被覆されていることを特徴とする請求項４１に記載の構造物。
【請求項４３】
前記酸化バリヤ層は、略均一な厚みを有しており且つシリコン酸化物を含んでいることを特徴とする請求項４１に記載の構造物
【請求項４４】
前記保護層は低温酸化物（ＬＴＯ）を含んでいることを特徴とする請求項４１に記載の構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー電界効果トランジスタ（ＦＥＴ）に関し、特には、改善された特徴を有するトレンチゲートＦＥＴに関する。
【背景技術】
【０００２】
図１は、従来のトレンチパワー金属・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一部の単純化断面図である。トレンチ１０には、ゲート誘電体１２が設けられ、ポリシリコンのような導電性材料１５が充填され、トランジスタのゲートを形成する。該トレンチは、シリコンの表面から基板及びドレイン領域１６へボディ領域２２を経て下方に伸長している。ボディ領域２２はｐ型であり、ドレイン領域１６はｎ型である。ドレイン領域１６は、トランジスタの基板（図示せず）を経て電気的に接続されていてもよい。ソース領域１４は、トレンチ１０の両側面に且つ隣接して形成される。従って、活性チャネル領域２０が、ボディ領域２２にソース領域１４とドレイン領域１６との間のトレンチ側壁に沿って形成されている。
【０００３】
トレンチパワーＭＯＳＦＥＴにおける重要なパラメータは全ゲート電荷である。ＤＣ−ＤＣコンバータのような従来のトレンチパワーＭＯＳＦＥＴの応用回路では、ゲート電荷が低くなればなるほど、全体のデザインの効率は良くなる。ゲート電荷を低減する１つの技術は、ゲートトレンチの底部に沿った厚い誘電体を用いることにより、ゲートドレインキャパシタンスを低減することである。従来のシリコンの局所酸化（ＬＯＣＯＳ）処理が、厚い底部誘電体を形成するために使用される。一般に、シリコン窒化物層は、トレンチの側壁に沿って形成され、厚い誘電体層がトレンチ底部に沿って形成されるのを可能にする。しかしながら、トレンチ底部に沿ったシリコン窒化物の部分を除去するために使用される異方性エッチングが、トレンチ外側の水平面上に延在するシリコン窒化物層の部分を除去する。
【０００４】
トレンチ底部に沿った厚い誘電体層を形成するとき、同様に厚い誘電体層が、トレンチに隣接するシリコンメサ表面上に形成される。メサ表面上のかかる厚い誘電体層は、多数の問題を引き起こす。まず、メサ表面上の厚い誘電体は上部トレンチの角に覆い被さり、ゲートポリシリコンの除去を引き起こす。さらに、メサ表面上から厚い誘電体を除去することは、上部トレンチ側壁に沿ったゲート酸化層もエッチングし得る十分なエッチングを要求する。これはゲートのショート及び歩留まりの問題を引き起こし得る。また、メサ表面上の誘電体の厚さの変動は、ボディ注入プロセスの変動を引き起こし、次に、電気的なパラメータの変動を引き起こす。
【０００５】
他の周知のトレンチゲート構造は、シールド（shield）ゲート構造である。かかる構造におけるトレンチは、ゲート電極の直下にシールド電極を含んでいる。このシールド電極は、通常、ゲート誘電体より厚いシールド誘電体により隣接するシリコン領域から絶縁されている。ゲート及びシールド電極は、インターポリ誘電体すなわちＩＰＤと呼ばれる誘電体層により互いに絶縁されている。該ＩＰＤは高品質及び前記シールド電極とゲート電極との間の電位差に耐えるような高品質であることが要求される。該ＩＰＤを形成する１つの方法は、ゲート酸化プロセスの間のシールド電極の熱酸化であってもよい。しかしながら、かかる方法は、ＩＰＤの厚さを制限する。なぜなら、ＩＰＤは、ゲート酸化物と同時に形成されるからである。また、ポリシリコン上に成長する酸化物の品質は、単結晶のシリコン上に成長する酸化物の品質ほどよくない。従って、シールドポリシリコン（ＩＰＤ）上の誘電体がゲート誘電体より厚く、当該ＩＰＤは、少なくともゲート誘電体が耐え得る電圧に耐え得ることが望まれる。
【０００６】
従って、トレンチ底部に沿った厚い誘電体層を形成する技術、及びシールドゲート構造にＩＰＤを形成する技術を改良する必要がある。 
【発明の概要】
【０００７】
本発明の実施例によれば、電界効果トランジスタ（ＦＥＴ）が以下のように形成される。トレンチがシリコン領域に形成される。酸化バリヤ層が、トレンチに隣接するシリコン領域の表面上並びにトレンチ側壁及び底部に沿って形成される。保護層が、トレンチの内外の酸化バリヤ層上に形成される。保護層は、部分的に除去され、少なくともトレンチ底部に沿って延在する酸化バリヤ層の一部が露出され且つトレンチに隣接するシリコン領域の表面上に延在する酸化バリヤ層の部分が保護層の残りの部分により覆われているままとなる。
【０００８】
１つの実施例においては、酸化バリヤ層の露出部は、トレンチ底部に沿って除去され、誘電体層がトレンチの底部に沿って形成される。
【０００９】
他の実施例においては、酸化バリヤ層を形成する前に、絶縁層が、トレンチに隣接するシリコン領域の表面上、並びにトレンチの側壁及び底部に沿って形成される。酸化バリヤ層の露出部を除去することは、トレンチ底部に沿って延在する絶縁層の一部を露出させる。
【００１０】
本発明の他の実施例によれば、ＦＥＴの中間物は、シリコン領域に延在するトレンチと酸化バリヤ層とを含んでいる。かかる酸化バリヤ層は、トレンチに隣接するシリコン領域の表面上及びトレンチ側壁に沿って延在するが、トレンチ底部に沿って不連続である。 保護層が、酸化バリヤ層の水平に伸びる部分全体に延在する。
【００１１】
１つの実施例においては、絶縁層がトレンチに隣接するシリコン領域の表面上並びにトレンチの側壁及び底部に沿って延在する。絶縁層は、トレンチ底部に沿って延在する絶縁層の一部を除いて、酸化バリヤ層により被覆される。
【００１２】
他の実施例においては、酸化バリヤ層は、略均一な厚みを有しており、シリコン窒化物を含んでおり、保護層は低温酸化物（ＬＴＯ）からなる。
【００１３】
以下の詳細な説明及び添付図面は本発明の性質及び利点のより良い理解を提供する。
【発明の詳細な説明】
【００１４】
本発明の実施例によれば、厚い誘電体層が、トレンチゲートＦＥＴにおけるトレンチの底部に沿って形成される一方、保護層を用いることにより、トレンチに隣接するシリコンメサ表面上における同様の厚さの誘電体層の形成を防止する。該保護層は、トレンチ底部に沿ってシリコン窒化物層を除去するシリコン窒化物エッチングプロセスの間、シリコンメサ表面上に延在するシリコン窒化物層の部分を保護するのに役立つ。本発明の他の実施例によれば、類似の技術がシールドゲートトレンチＦＥＴにおいてインターポリ誘電体を形成するのに有利なように使用される。
【００１５】
図２Ａ乃至図２Ｊは 、本発明の実施例による厚い底部誘電体を有するトレンチゲートＦＥＴを形成する製造プロセスの様々なステップにおける断面図を示している。プロセスフローにおけるステップの以下における記述は例示的なものであり、発明の範囲は、これら特定の実施例に限定されないことを理解すべきである。特に、温度、圧力、及び層の厚み等のプロセス条件は、本発明の精神から逸脱することなしに変更され得る。
【００１６】
図２Ａにおいては、シリコン領域３０がトランジスタを形成するベースとして設けられている。 １つの実施例においては、該シリコン領域３０は、トランジスタのドレイン領域を形成する高濃度にドープされたｎ型基板（図示せず）上に形成されているｎ型エピタキシャル層である。従来の異方性のシリコンエッチングが、当該シリコン領域３０に延在するトレンチ３２を形成するために行われている。任意のアニールプロセスが、トレンチの角を丸め、シリコン領域３０の欠陥密度を低減するために行われてもよい。
【００１７】
図２Ｂにおいては、誘電体層４０が形成され、トレンチの側壁及び底部並びにトレンチに隣接するシリコンメサの表面領域３８を被覆する。１つの実施例においては、誘電体層４０は、従来の技術を使用して、２００Å乃至１，０００Åの範囲の厚さを有するパッド酸化物（pad oxide）である。
【００１８】
図２Ｃにおいては、酸化バリヤ層４２が誘電体層４０上に形成されている。該酸化バリヤ層４２は、略均一な厚さを有している。１つの実施例においては、層４０はパッド酸化物からなり、層４２は、低圧化学気相堆積（ＬＰＣＶＤ）プロセスを用いて形成されたシリコン窒化物からなる。ＬＰＣＤプロセスは、略均一なシリコン窒化物層を形成することを助ける。パッド酸化物は、シリコン窒化物層の接着を改善し、図２Ｆに対応する後のステップにおいて実施される窒化物エッチングの間、トレンチ底部に沿って下方にあるシリコンを防護するのに役立つ。窒化物でない酸化防止材料が使用されてもよく、かかる酸化バリヤ層４２の明確な特徴は、ＣＶＤチャンバ内におけるガス比、温度、圧力、及び要素同士の間隔を変えることにより変えられてもよい。
【００１９】
図２Ｄにおいては、保護層４４が酸化バリヤ層４２上に形成されている。低温酸化物（ＬＴＯ）膜が保護層４４として使用されてもよい。しかしながら、類似の特徴を示す他の材料が使用されてもよい。ＬＴＯ膜は標準的な化学気相堆積（ＣＶＤ）プロセスを用いて堆積される。このプロセスは、メサ表面３８上において最も厚く、トレンチ側壁に沿って下方に行くに従い薄くなり、トレンチ側壁の下部及びトレンチ底部に沿ってより薄くなる不均一な膜を形成する。
【００２０】
図２Ｅにおいては、保護層４４が、例えば時限的なウェットエッチングプロセスを用いて均一にエッチバックされ、トレンチの側壁及びトレンチの下方側壁に沿って延在する酸化バリヤ層４２の一部が露出され、シリコンメサ表面領域３８上に延在する酸化バリヤ層４２の部分は保護層４４の残りの部分により被覆されるようになる。１つの実施例においては、５０：１ＨＦ（フッ化水素の）緩衝酸化物エッチングがエッチングプロセスとして使用されるが、類似の性質を示す他のエッチング方法が使用されてもよい。 
【００２１】
図２Ｆにおいては、酸化バリヤ層４２の一部がトレンチ底部から除去されている。酸化バリヤ層４２がシリコン窒化物である実施例においては、トレンチ底部に沿った当該シリコン窒化物の一部が、高方向性の異方性（highly directional anisotropic）エッチングプロセスを用いて除去される。これは、当該トレンチ底部に沿ったパッド酸化物層を露出させる。保護層４４の存在は、該エッチングプロセスがシリコンメサ表面３８上から酸化バリヤ層４２を除去することを防止する。パッド酸化物層４０は、窒化物エッチングがトレンチ底部に沿って下にあるシリコンに作用することを防止する。別の実施例においては、種々のエッチング液の材料及びエッチング環境が使用され得る。エッチングプロセスの温度、圧力、及びＲＦパワーの様なエッチング変数が、望まれる異方性のエッチングプロセスを成し遂げるように調整されてもよい。
【００２２】
図２Ｇにおいては、別のウェットエッチングプロセスが、保護層４４の残りの部分を除去するために用いられる。これは、トレンチ底部に沿ったパッド酸化物層４０の露出部をも除去するが、このような除去は必ずしも必要ではない。従って、トレンチ底部に沿ったシリコン領域の表面エリアが露出され、例示的な実施例においては、５０：１ＨＦ緩衝酸化物（buffered oxide）エッチングがエッチングプロセスとして使用されるが、類似の特性を示す他のエッチング方法が使用されてもよい。
【００２３】
図２Ｈにおいては、酸化物の厚い層４８が、従来のシリコンの局所酸化（ＬＯＣＯＳ）プロセスを用いて、トレンチ底部に沿った露出シリコン表面エリアに沿って形成される。該酸化ステップは露出シリコン領域の一部を消費する。酸化バリヤ層４２は、ＬＯＣＯＳプロセスの間、トレンチ側壁及び頂部表面領域３８に沿ったシリコンの酸化を防止する。１つの実施例においては、厚い底部誘電体（ＴＢＤ）層４８が、例えば、８００乃至１２５０℃の温度範囲における酸化プロセスを用いて形成される。該プロセスは、酸化バリヤ層４２の性能（capability）に依存して、ウェット酸化若しくはドライ酸化であり得る。ＴＢＤ層４８の望まれる厚みは酸化プロセスのパラメータを変更することにより得られ得る。１つの実施例においては、図２Ｇに対応するステップにおいて、保護層４４の残りの部分が、トレンチ底部に沿ったパッド酸化物層４０を残すように部分的に除去される。これは、均一なより厚いＴＢＤの形成をもたらす。
【００２４】
図２Ｉにおいては、１対の従来のエッチングプロセスが行われ、酸化バリヤ層４２及びパッド酸化物４０を除去し、トレンチ底部に沿ったＴＢＤ層４８のみを残す。例示的な実施例においては、従来のシリコン窒化物エッチングプロセスがシリコン窒化物層４２を除去するために使用され、従来の酸化物エッチングプロセスがパッド酸化物層４０を除去するために使用される。該酸化物エッチングプロセスはＴＢＤ層４８の頂部から薄い層を除去するが、この総量は、ＴＢＤ層４８の形成の間の酸化物成長方法のパラメータを変更することにより補正されてもよい。
【００２５】
ＴＢＤ層の形成により、トレンチＦＥＴ構造の残りの部分は、多数の公知の技術の中のいずれか１つを用いて形成され得る。公知の技術の１つが、次において簡単に説明されている。図２Ｊにおいては、ゲート誘電体層５０がトレンチ側壁に沿って形成される。その後、例えば、ポリシリコンからなる埋め込まれたゲート電極５２がトレンチ内に形成される。ｐ型導電性のボディ領域５６及びｎ型導電性のソース領域５４が、従来のイオン注入技術を用いてシリコン領域３０に形成される。これとは別に、ソース領域５４及びボディ領域５６は、シリコン領域３０にトレンチをエッチングする前に形成され得る。
【００２６】
図２Ｊにおける断面は、互いに平行に延在するようにストライプ状に形成されるソース領域５４及びトレンチ３２を伴うオープンセル構造が使用される実施例に対応する。この実施例においては、従来の技術が、ソースストライプ（stripe）に周期的に沿って形成されるp型導電性のヘビーボディ領域を形成するために使用される。該ヘビーボディ領域はソース領域５４を経て延在し、ボディ領域５６において終端する。例えばＢＰＳＧからなる誘電体層が構造上に形成され、パターン化され、リフロープロセスがトレンチ及びソース領域の一部上に延在する誘電体ドーム５８を形成する。ソース領域５４及びヘビーボディ領域と電気的に接触する頂部金属層６０が、構造全体上に形成される。本発明の構造及び方法は、オープンセル構造に限定されない。クローズセル構造における本発明の応用はこの開示により当業者には明らかであろう。
【００２７】
図２Ｆにおいて理解し得るように、保護層４４は、シリコンメサ表面上においてシリコン窒化物４２の水平に延在する部分が除去されることを防止し、次に、該シリコン窒化物４２は、シリコンメサ表面上において厚い誘電体の形成を防止する。これは多くの理由により利点となる。第１に、メサ表面上における厚い誘電体層の不在はポリシリコンの除去（voiding）の機会を非常に低減し、従って、製造歩留まりを改善する。第２に、ポリシリコン層のエッチングバックの後にシリコンメサ表面上から厚い誘電体層を除去する必要が無く、従って、プロセスステップの回数を低減し且つ上部トレンチ側壁に沿ったゲート誘電体の部分を除去する可能性を低減する。第３に、メサ表面上における厚い誘電体の不在はボディ注入プロセスにおけるばらつきを低減し、より良い制御された注入特性を可能にし、且つトランジスタの電気的なパラメータにおけるバリエーションを低減する。最後に、ＴＢＤが自己整合方式で形成される。すなわち、マスク層はＴＢＤを形成するプロセスシーケンスにおいて使用されない。
【００２８】
有利なように、上述したＴＢＤを形成するプロセスステップは、本願の出願人に譲渡された特許出願第１０／４４２，６７０号に記述されたプロセスを組み込んでもよく、該特許出願第１０／４４２，６７０号は、２００３年５月２０日に出願され、「自己整合性を有するトレンチＭＯＳＦＥＴの構造及び形成方法（Structure and Method for Forming a Trench MOSFET Having Self- Aligned Features）」と題され、本願に含めることとし、有利な特徴を有するＦＥＴを得る。
【００２９】
ＴＢＤ層４８を形成する類似の技術が、シールドゲートＦＥＴにおいてインターポリ誘電体（ＩＰＤ）層を形成するのに有利なように使用されてもよい。図３Ａ乃至図３Ｊは、本発明の他の実施例による、かかるシールドゲートＦＥＴを形成する製造プロセスにおける様々なステップの断面図を示している。
【００３０】
図３Ａにおいては、トレンチ１３２がシリコン領域１３０に形成され、シールド誘電体層が、従来の技術を用いて、トレンチ側壁及び底部に沿って且つ当該トレンチに隣接するシリコンの表面上に形成される。その後、例えば、ポリシリコンからなるシールド電極１０４が、公知の技術を用いて、前記シールド誘電体層上の前記トレンチの下部に形成される。その後、ウェットエッチングステップが行われ、シールド誘電体層の露出部すなわちシリコン面１３８上の部分及びトレンチ側壁の上部に沿った部分を除去し、埋め込まれたシールド誘電体１０２に隠れた部分を残す。次に、ＩＰＤが図２Ａ乃至図２Ｊの実施例における該ＴＢＤを形成するのと同様の技術を用いて形成されている。 
【００３１】
図３Ｂにおいては、誘電体層１４０が、構造物上に形成され、前記シリコン表面１３８を被覆し、並びにトレンチ側壁に沿って且つシールド電極１４０上に延在する。１つの実施例においては、誘電体層１４０は熱成長パッド酸化物層である。図３Ｃにおいては、酸化バリヤ層１４２が誘電体層１４０上に形成される。シリコン窒化物が当該酸化バリヤ層として使用されてもよいが、類似の酸化抑制特性（inhibiting properties）を示す他の材料が使用されてもよい。ＬＰＣＶＤプロセスが略均一なシリコン窒化物層を形成するために使用されてもよい。
【００３２】
図３Ｄにおいては、保護層１４４が酸化バリヤ層１４２上に形成される。低温酸化物（ＬＴＯ）膜が、当該保護層１４４として使用されてもよいが、類似の特徴を示す他の材料が使用されてもよい。当該ＬＴＯ膜は、標準的な化学気相堆積（ＣＶＤ）プロセスを用いて堆積される。このプロセスは不均一な膜を生成する。当該不均一な膜は、メサ表面１３８上において最も厚く、トレンチ側壁に沿って下に行くほど薄くなり、トレンチ側壁の下部及びシールド電極１０４上において、より薄い厚みとなる。
【００３３】
図３Ｅにおいては、保護層１４４が、例えば時限的なウェットエッチングプロセスを用いて、均一にエッチングバックされ、シールド電極１０４上及びトレンチの下方側壁に沿って延在する酸化バリヤ層１４２の一部が露出されるようになり、一方、シリコンメサ表面領域１３８上に延在する酸化バリヤ層の部分は保護層１４４の残りの部分により被覆されたままである。
【００３４】
図３Ｆにおいては、酸化バリヤ層１４２の一部が、シールド電極１０４上から除去される。層１４２がシリコン窒化物からなる実施例においては、シールド電極上に延在するシリコン窒化物層の一部が、高方向性の異方性（highly directional anisotropic）エッチングプロセスを用いて除去される。これは、シールド電極上に延在するパッド酸化物層１４０の一部を露出させる。保護層１４４の存在は、エッチングプロセスがシリコンメサ表面１３８上から酸化バリヤ層１４２を除去することを防ぐ。パッド酸化物層１４０は、窒化物エッチングが下にあるポリシリコンシールド電極を侵食することを防ぐ。
【００３５】
図３Ｇにおいては、他のウェットエッチングプロセスが、保護層１４４の残りの部分を除去するために使用される。これは、トレンチ底部に沿ったパッド酸化物層１４０の露出部を除去するが、このような除去は必ずしも必要ではない。従って、シールド電極１０４の頂部表面が露出される。図３Ｈにおいては、インターポリ誘電体層（ＩＰＤ）１４８の厚い層が、従来のシリコンの局所酸化（ＬＯＣＯＳ）処理を用いて、シールド電極１０４の露出した頂部表面に沿って形成される。該酸化ステップは、シールド電極１０４の薄い層を消費する。酸化バリヤ層１４２は、ＬＯＣＯＳプロセスの間、トレンチ側壁及び頂部シリコン表面領域１３８に沿ったシリコンの酸化を防止する。ＩＰＤ層の望まれる厚みは酸化プロセスのパラメータを変更することにより得られ得る。１つの実施例においては、図３Ｇに対応するステップにおいて、保護層１４４の残りの部分は、トレンチ底部に沿ったパッド酸化物層がそのまま残っているように、選択的に除去されている。これはより厚いＩＰＤを形成する結果となる。
【００３６】
図３Ｉにおいては、１対の従来のエッチングプロセスが行われ、酸化バリヤ層１４２及びパッド酸化物１４０を除去し、シールド電極１０４上にＩＰＤ層１４８のみを残す。例示的な実施例においては、従来のシリコン窒化物エッチングプロセスが、シリコン窒化物層１４２を除去するために使用され、従来の酸化物エッチングプロセスが、パッド酸化物層１４０を除去するために使用される。酸化物エッチングプロセスは、ＩＰＤ層１４８の頂部から薄い層を除去するが、この量は、ＩＰＤ層１４８の形成の間、酸化物成長方法のパラメータを変更することにより調整されてもよい。
【００３７】
トレンチＦＥＴ構造の残りの部分が、多数の公知の技術の中の任意の１つを用いて形成され得る。公知の技術の１つが、以下において簡単に説明される。図３Ｊにおいては、ゲート誘電体層１５０がトレンチ側壁に沿って形成される。その後、例えば、ポリシリコンからなる埋め込まれたゲート電極１５２がトレンチ内に形成される。ｐ型導電性のボディ領域１５６及びｎ型導電性のソース領域１５４が、従来のイオン注入技術を用いて、シリコン領域に形成される。これとは別に、ソース領域１５４及びボディ領域１５６は、シリコン領域にトレンチをエッチングする前若しくはＩＰＤを形成する前の幾つかの他のステップにおいて形成され得る。例えば、ＢＰＳＧである誘電体層が構造物上に形成され、パターン化され、リフロープロセスがトレンチ及びソース領域１５４の一部上に延在する誘電体ドーム１５８を形成する。頂部金属層１６０が構造物全体の上に形成される。ｐ型導電性のヘビーボディ領域（図示せず）が、従来技術を用いて、ソース領域１５４を経て延在し且つボディ領域１５６において終端するように形成される。前述の実施例と同様に、本実施例の構造物及び方法は、オープンセル構造又はクローズセル構造に実施されてもよい。
【００３８】
本発明の様々な構造物及び方法は、１つ若しくは複数の電気拡散技術、他のデバイス構造、及び製造プロセスと組み合わされてもよく、かかる他のデバイス構造及び製造プロセスは、本願の出願人に譲渡された２００４年１２月２９日に出願された第１１／０２６，２７６号に開示されており、全内容を本出願に含めるものとし、他の利点及び特徴の中でも、低いオン抵抗、高いブロッキング能力、及び高い効率性を達成する。
【００３９】
異なる実施例の断面図はスケールを一致させておらず、対応する構造物のレイアウトデザインの変形物の可能性を限定するものではない。また、様々なトランジスタが、六角形若しくは四角形のトランジスタセルを含むストライプ構造若しくは細胞構造に形成され得る。
【００４０】
多数の特定の実施例が上記において示され説明されたが、本発明の実施例はそれらのみに限定されない。例えば、上記において示され説明された構造物のドーピング極性が反対にされ得、及び／若しくは様々な要素のドーピング濃度が本発明から逸脱することなく変更され得ることが理解される。他の実施例のように、上記において説明したトランジスタはより高濃度にドープした基板に届く前に終端するトレンチを有しているが、かかるトランジスタは基板内に延在し終端し得る。また、上記において説明した様々な実施例は従来のシリコンで実施されたが、かかる実施例及び変形物は、炭化ケイ素、ヒ化ガリウム、窒化ガリウム、ダイヤモンド、若しくは他の半導体材料に変更され得る。さらに、本発明の１つ若しくは複数の実施例の特徴が、本発明の範囲を逸脱することなく他の実施例の１つ若しくは複数の特徴と組み合わされてもよい。
【００４１】
従って、本発明の範囲は、上記の説明を参照して決められるべきではなく、特許請求の範囲、及び均等物の全範囲を参照して決められるべきである。
【図面の簡単な説明】
【００４２】
【図１】図１は典型的なトレンチゲートＭＯＳＦＥＴの単純化断面図である。
【図２Ａ】図２Ａは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｂ】図２Ｂは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｃ】図２Ｃは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｄ】図２Ｄは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｅ】図２Ｅは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｆ】図２Ｆは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｇ】図２Ｇは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｈ】図２Ｈは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図２Ｉ】図２Ｉは、本発明の実施例による改良した厚い底部誘電体（ＴＢＤ）を有するトレンチゲートＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ａ】図３Ａは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｂ】図３Ｂは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｃ】図３Ｃは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｄ】図３Ｄは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｅ】図３Ｅは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｆ】図３Ｆは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｇ】図３Ｇは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｈ】図３Ｈは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図３Ｉ】図３Ｉは、本発明の実施例による改良したインターポリ誘電体（ＩＰＤ）を有するシールドゲートトレンチＦＥＴを形成する製造プロセスのステップにおける単純化断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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