(57)【要約】      （修正有）【課題】高速動作化と低消費電力化が半導体素子を提供する。【解決手段】誘導入力部１００および誘導出力部２００を構成要素として含む。誘導入力部１００は従来型の電界効果トランジスタと同様の構造と動作となるが、誘導出力部２００には従来型の電界効果トランジスタの構造にフィールド電極６を付加する。フィールド電極６の効果によりドレインから出力電圧と出力電流が得られる。更にゲート電極２とフィールド電極６は電源に接続するが、それらの電極は全ての半導体から絶縁されているので、電源から供給される電流が微小量となり、半導体素子を用いることによって低消費電力の回路が実現される。【選択図】図２
2015005582.tif 000002
【特許請求の範囲】
【請求項１】
キャリアを入力させる第１半導体活性層１２を備える誘導入力部１００と、前記誘導入力部１００に設けている前記第１半導体活性層１２のキャリアを外部に出力させる誘導出力部２００を備え、
前記誘導入力部１００は、
前記第１半導体活性層１２と電気接続してなる第２半導体活性層１３と、
前記第２半導体活性層１３に電気接続してなるソース電極１と、
前記ソース電極１に電気接続して配置されるソース端子４と、
前記第１半導体活性層１２にゲート絶縁層１８を介して絶縁状態に配置してなるゲート電極２とを備え、
前記ゲート電極２に電気接続して配置されるゲート端子５と、
前記ソース端子４を基準として前記ゲート端子５に電圧を印加し、
前記第２半導体活性層１３からキャリアを前記ゲート電極２に加える電圧により発生する電界の作用によって前記第１半導体活性層１２に入力させ、
前記誘導出力部２００は、
前記第１半導体活性層１２に電気接続して配置されて、前記第１半導体活性層１２を移動するキャリアを吸収する第３半導体活性層１４と、
前記第３半導体活性層１４に電気接続されて、前記第３半導体活性層１４のキャリアを外部に出力するドレイン電極３と、
前記ドレイン電極３に電気接続して配置されるドレイン端子９と、
前記第３半導体活性層１４にフィールド絶縁層１７を介して配置してなる導電部２０と、
前記導電部２０に電気接続して配置されるフィールド電極６と、
前記フィールド電極６に電気接続して配置されるフィールド端子１０と、
前記ソース端子４を基準として前記フィールド端子１０に電圧を印加することにより、前記第１半導体活性層１２に電界を発生させて、前記電界の作用により前記第１半導体活性層１２のキャリアを前記ドレイン電極３に移動させることにより、ドレイン端子９から前記キャリアを出力させることを特徴とする半導体素子。
【請求項２】
前記第３半導体活性層１４が第４半導体活性層１５を介して前記第１半導体活性層１２に積層されてなることを特徴とする請求項１に記載される半導体素子。
【請求項３】
前記第１半導体活性層１２がＰ型の半導体活性層であり、前記第２半導体活性層１３と前記第３半導体活性層１４がＮ型の半導体活性層であることを特徴とする請求項１ないし２に記載される半導体素子。
【請求項４】
前記第１半導体活性層１２がＮ型の半導体活性層であり、前記第２半導体活性層１３と前記第３半導体活性層１４がＰ型の半導体活性層であることを特徴とする請求項１ないし２に記載される半導体素子。
【請求項５】
前記第１半導体活性層１２がＰ型の半導体活性層であり、前記第２半導体活性層１３と前記第３半導体活性層１４と前記第４半導体活性層１５がＮ型の半導体活性層であることを特徴とする請求項２に記載される半導体素子。
【請求項６】
前記第１半導体活性層１２がＮ型の半導体活性層であり、前記第２半導体活性層１３と前記第３半導体活性層１４と前記第４半導体活性層１５がＰ型の半導体活性層であることを特徴とする請求項２に記載される半導体素子。
【請求項７】
前記第１半導体活性層１２と前記第３半導体活性層１４がＰ型の半導体活性層であり、前記第２半導体活性層１３と前記第４半導体活性層１５がＮ型の半導体活性層であることを特徴とする請求項２に記載される半導体素子。
【請求項８】
前記フィールド絶縁層１７と前記第３半導体活性層１４の絶縁傾斜面２９が、半導体中を移動するキャリアの進行方向に対して傾斜しており、前記絶縁傾斜面２９のキャリアの進行方向に対する傾斜角（α）が９０度未満であり、キャリアがこの境界面に衝突して前記絶縁傾斜面２９に沿って進行し、キャリアの速度ベクトルが前記ドレイン電極３に向くようにしてなることを特徴とする請求項１ないし２に記載される半導体素子。
【請求項９】
複数個のゲート電極を含むことを特徴とする請求項１ないし２に記載される半導体素子。
【請求項１０】
複数個のフィールド電極を含むことを特徴とする請求項１ないし２に記載される半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主としてトランジスタとして使用される半導体素子に関する。ただし、本発明の半導体素子は、その用途を必ずしも従来のトランジスタが使用される用途に限定するものでは決してない。
【背景技術】
【０００２】
改良されたトランジスタとして、ＦＥＴ（Field Effect Transistor）やＩＧＢＴ(Induced Gate Bipolar
Transistor)が開発され、ＦＥＴの概念は1926年に生まれた。ＦＥＴはソース、ゲートおよびドレインの３個の端子を備える。ＦＥＴは、ソースとドレイン間に電圧を加えて、ドレインに流れる電流をゲート電圧によって制御する可変抵抗器を本質的な機能とする。特に、ＭＯＳ型のＦＥＴは集積化に適しているので、コンピュータや携帯電話などに多く使用されている。ほとんど全てのＦＥＴに関する文献および特許を調査した結果として、ＦＥＴの基本動作が可変抵抗器であり、ソースとドレイン間にドレイン電流を流す基本動作から逸脱する文献を発見することができない。
【０００３】
ＦＥＴの歴史を考察すると、ＦＥＴは電流の方向により、水平型(horizontal)および垂直型(vertical)の２種類がある。水平型のＦＥＴの代表例は特許文献１及び２に記載され、垂直型の代表例は特許文献３及び４に記載される。
【０００４】
水平型および垂直型のＦＥＴの基本原理はソースとドレイン間に電圧を加え、ゲートに加える電圧によってソースとドレイン間の抵抗を可変することである。すなわち、ＦＥＴの基本原理は１９２６年の発明当初から何ら変化していない。さらに、ＩＧＢＴは、ＦＥＴの動作とバイポーラ・トランジスタの動作を利用するものであるが、その代表的な特許は、特許文献５及び６に記載される。このＩＧＢＴもゲートに加える電圧によってコレクタとエミッタ間に流れる電流を制御する可変抵抗器である。
【０００５】
過去の特許および文献によって示されているＦＥＴやＩＧＢＴ等のトランジスタは、３端子構造のＦＥＴが基本であり、ゲートに加える電圧によって電源からドレインあるいはコレクタに流れる電流を制御する可変抵抗器である。
【０００６】
図１には、従来方式の水平型の電界効果トランジスタ（ＦＥＴ）の模式断面図をＦＥＴ２６で示す。ＦＥＴには３個の電極がある。すなわち、ＦＥＴにはソース電極１、ゲート電極２およびドレイン電極３がある。ソース電極１にはソース端子４を電気的に接続し、ゲート電極２にはゲート端子５を電気的に接続し、ドレイン電極３にはドレイン端子９を電気接続する。ソース電極１、ゲート電極２およびドレイン電極３は導電性の部材によって構成される。ＦＥＴを使用する際には、ソース端子４、ゲート端子５およびドレイン端子９には電源および他の電気素子が接続される。ＦＥＴは基板(substrate)として第１半導体活性層１２に形成する。ソース電極１には第２半導体活性層１３を電気接続して、ゲート電極２の直下にはゲート絶縁層１８を配置し、ドレイン電極３には第３半導体活性層１４を電気接続している。ゲート絶縁層１８は酸化シリコン、窒化シリコンなどの絶縁物質を用いて製造される。第２半導体活性層１３、第３半導体活性層１４およびゲート絶縁層１８は第１半導体活性層１２と境界を接して配置される。
【０００７】
半導体の活性層にはＮ型およびＰ型があり、ＦＥＴにも２種類がある。電子(Negative electron)をキャリアとする場合にはＮ型のＦＥＴと言う、正孔(Positive hole)をキャリアとする場合にはＰ型のＦＥＴと言う。本発明の半導体素子にも２種類があり、電子をキャリアとする場合にはＮ型の半導体素子と言う、正孔をキャリアとする場合にはＰ型の半導体素子と言う。
【０００８】
図１に示すＦＥＴ２６においては、第１半導体活性層１２を基板(substrate)として、第２半導体活性層１３、第３半導体活性層１４およびゲート絶縁層１８を第１半導体活性層１２に接して配置する。例として、ＦＥＴ２６がＮ型である場合を考察する。第１半導体活性層１２をＰ型半導体により構成し、ソース電極１と電気接続する第２半導体活性層１３をＮ+型半導体により構成し、ドレイン電極３に電気接続する第３半導体活性層１４をＮ+型半導体により構成し、ゲート絶縁層１８の上にはゲート電極２を配置する。通常のＮ型のＦＥＴの使用法においては、ソース電極１を基準電位としてゲート電極２には正の電圧を加え、ドレイン電極３にはソース電極１を基準として正の電圧を加える。ゲート電極２に加えられた正の電圧により発生する電界によって、ソース電極１と電気接続する第２半導体活性層１３（Ｎ+型半導体）から多数キャリアである電子が第１半導体活性層１２（Ｐ型半導体）に移動する。
【０００９】
さらに、第２半導体活性層１３と第３半導体活性層１４の間に発生する電界の効果により、電子はドリフト移動し、第３半導体活性層１４に吸収される。その結果として、ゲート電極２が正電位である期間にはドレイン電流が流れるので、ドレイン電極３に接続する電源からドレイン電流を供給する必要がある。ＦＥＴがＰ型である場合においては、Ｎ型の場合に加える正の電圧に代わって負の電圧を加えるので、Ｎ型の場合に電子によって行われる動作がＰ型である場合には正孔によって行われ、ドレイン電流が供給される。高密度の集積回路においてはＦＥＴの数が増加するために、供給されるドレイン電流の総量が増加するので、大きな電源が必要になる。電源から供給するドレイン電流の総量はクロック周波数に比例するので、高速動作の集積回路においては電源から供給する電力量が増加する。特に、携帯電話などのモバイル機器においては電源として電池を用いるので、従来方式のＦＥＴを用いて高密度・高速の集積回路を構成する場合には、大容量の電池が必要となり、重量が増加し、価格も高くなるなどの欠点が顕著になる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】ＵＳ  ３，１０２，２３０号公報
【特許文献２】ＵＳ  ３，３２８，２１４号公報
【特許文献３】ＵＳ  ４，４５５，７４０号公報
【特許文献４】ＵＳ  ５，８８３，４１１号公報
【特許文献５】ＵＳ  ７，４７０，９５２号公報
【特許文献６】ＵＳ  ８，３８４，１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、このような背景において半導体素子の導通期間に消費される電力量を少なくし、しかも高速動作を可能とする事を目的としてなされたものである。本発明においては、ＦＥＴやＩＧＢＴなどのトランジスタにフィールド電極を付加することによりその特性を改良し、新規の半導体素子を開発する。本発明の主な目的は、動作するために必要な電源の容量が小さい半導体素子を提供することである。本発明の主要な目標は、ドレイン電極に電源を接続しないで、出力を得ることにより、電源から供給する電流量を出来る限り少なくすることにより、低消費電力化を実現し、しかも高速動作が可能な半導体素子を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために以下の考察と提案を行う。
従来方式のＦＥＴはソース電極１、ゲート電極２およびドレイン電極３の３個の電極を持つ。本発明においては、新規に４番目の端子であるフィールド電極６を持つ半導体素子を提案する。
【００１３】
３端子を持つ従来方式のＦＥＴのドレイン電極３は次に示す２つの機能を持つ。
（ａ）ソース電極１からゲート電極２の直下に移動するキャリア（正孔又は電子）はドレイン電極３の方向に引き寄せられる。
（ｂ）ソース電極１から出発するキャリア（正孔又は電子）をドレイン電極３が収集する。
【００１４】
本発明においては、従来方式のドレイン電極３が持つ上記の２つの機能を２個の端子に分割して持たせる方式を提案する。そのために新規の電極である絶縁されたフィールド電極６（field electrode）を導入する。前記の（ａ）に対応する機能をフィール電極６が受け持つ。フィールド電極６は、それに加えられる電圧により発生する電界の効果によってキャリアを引き寄せる。さらに、前記の（ｂ）に対応する機能として、ドレイン電極３がキャリアを収集する。従来の３端子を持つＦＥＴのドレイン電極３を２つの機能に分割することにより、本発明の半導体素子を提案する。すなわち、本発明の半導体素子はソース電極１、ゲート電極２、ドレイン電極３およびフィールド電極６の４端子を持つ。
【００１５】
従来方式の３端子の電界効果トランジスタにフィールド電極６を付加することにより構成される新方式の４端子の半導体素子の模式断面図を図２に示す。同図に示すように、本発明の半導体素子は誘導入力部(Induced Input Portion)１００と誘導出力部(Induced Output Portion)２００を構成要素として含む。本発明の半導体素子の誘導入力部１００を取り出して図３に示す。
【００１６】
図３に示す誘導入力部１００においては、第１半導体活性層１２を基板として第２半導体活性層１３およびゲート絶縁層１８を第１半導体活性層１２と境界を接して配置する。第２半導体活性層１３と電気接続してソース電極１を配置する。ソース電極１にリード線を接続し、ソース端子４として外部に取り出す。ゲート絶縁層１８に接してゲート電極２を配置する。ゲート電極２にリード線を接続し、ゲート端子５として外部に取り出す。ゲート端子５を入力(Input)とするので、誘導入力部１００の入力はゲート電極２である。通常の使用法においては、ソース端子４を基準として接地（GND）に接続し、入力(Input)と接地（GND）の間に電源あるいは信号源を接続して使用する。
【００１７】
本発明の半導体素子を増幅器として使用する場合には、入力(Input)に加えられる信号が増幅されて出力(Output)に現れる。本発明の半導体素子の出力(Output)は誘導出力部２００に含まれる。
【００１８】
図２に示す半導体素子の誘導出力部２００を図４に示す。図４に示す誘導出力部２００において、第３半導体活性層１４およびフィールド絶縁層１７が第１半導体活性層１２を基板として境界を接して配置される。第３半導体活性層１４にはドレイン電極３が電気接続され、フィールド絶縁層１７には導電部２０およびフィールド電極６が内接して配置され、導電部２０とフィールド電極６は電気接続される。ドレイン電極３はリード線を用いてドレイン端子９に電気接続し、ドレイン端子９からキャリアを外部に出力する。フィールド電極６にリード線を電気接続し、フィールド端子１０とする。誘導出力部２００においては、フィールド端子１０に電源を接続し、ドレイン電極３を経由してドレイン端子９からキャリアが出力(Output)される。
【００１９】
誘導入力部１００には水平型と垂直型がある。図３に示す誘導入力部１００においては水平方向にキャリアが移動するので、水平型の誘導入力部１００と言う。図３に示すゲート絶縁層１８とゲート電極２を９０度の角度で回転すると、図５に示す誘導入力部１００になる。この場合には、キャリアが垂直方向に移動するので、垂直型の誘導入力部１００と言う。
【００２０】
図３および図５に示す誘導入力部１００はキャリアの移動方向のみが異なり、材料や機能は同じである。図５には誘導入力部１００の断面を示すので、実体は３次元構造であり、トレンチ技術を用いてゲート絶縁層１８およびゲート電極２を配置する場合もある。図３および図５に示す誘導入力部１００においては、入力(Input)に電圧を印加すると、ゲート電極２に発生する電界の効果によりゲート絶縁層１８に近接する半導体の活性層にキャリアが誘導(Induce)される。本発明の半導体素子がＮ型である場合を例として、キャリアの誘導と移動を以下に説明する。Ｎ型の半導体素子においては、第１半導体活性層１２としてＰ型の半導体を用いて構成し、第２半導体活性層１３としてＮ+型半導体を用いて構成する。
【００２１】
図５に示す垂直型の誘導入力部１００の入力(Input)にはソース電極１を基準として正の電圧を加えると、キャリア３４である電子が矢印で示すように第２半導体活性層１３から第１半導体活性層１２へ垂直方向に移動する。本発明の半導体素子がＰ型である場合には、入力(Input)にはソース電極１を基準として負の電圧を加えると、キャリア３４である正孔が第２半導体活性層１３から第１半導体活性層１２へ垂直方向に移動する。図３に示す水平型の誘導入力部１００においては、キャリア３４は水平方向に移動するが、図５に示す垂直型の誘導入力部１００においては、キャリア３４は垂直方向に移動する。すなわち、図３に示す場合と図５に示す場合の差異はキャリアの移動方向のみであり、機能的には同じである。
【００２２】
誘導出力部２００には水平型、垂直型および傾斜型がある。図４に示す誘導出力部２００においては、キャリアは水平方向に移動するので、水平型の誘導出力部２００と言う。図４に示す水平型の誘導出力部２００を９０度の角度で回転すると、図６に示す垂直型の誘導出力部２００になる。図６に示す垂直型の誘導出力部２００においては、第３半導体活性層１４およびフィールド絶縁層１７が第１半導体活性層１２を基板として境界を接して配置される。第３半導体活性層１４にはドレイン電極３を電気接続し、ドレイン電極３はリード線を用いてドレイン端子９と電気接続し、ドレイン端子９からキャリアを外部に出力する。導電部２０およびフィールド電極６はフィールド絶縁層１７に内接して配置され、導電部２０とフィールド電極６は電気接続される。フィールド電極６はリード線を用いてフィールド端子１０と電気接続し、フィールド端子１０には電源を接続する。誘導出力部２００においては、ドレイン電極３を経由してドレイン端子９から電圧が出力(Output)される。
【００２３】
本発明の半導体素子がＮ型である場合には、第１半導体活性層１２をＰ型の半導体で構成し、第２半導体活性層１３をＮ+型半導体で構成し、第３半導体活性層１４をＮ+型半導体で構成する。
【００２４】
図６に示す垂直型の誘導出力部２００においては、フィールド端子１０にソース端子４を基準として正の電圧を印加すると、キャリア３４である電子が第１半導体活性層１２から第３半導体活性層１４へ垂直方向に移動する。第３半導体活性層１４に到達する電子はドレイン電極３を経由してドレイン端子９から出力される。従って、出力(Output)には負の電圧が現れる。本発明の半導体素子がＰ型である場合には、キャリアである正孔が第１半導体活性層１２から第３半導体活性層１４へ垂直方向に移動する。図４に示す水平型の誘導出力部２００においてはキャリアの移動方向が水平方向であるが、図６に示す垂直型の誘導出力部２００においてはキャリアの移動方向が垂直方向である。すなわち、図４と図６の差異はキャリアの移動方向だけであり、機能的には両者は同じである。
【００２５】
図７には、本発明の半導体素子における誘導出力部２００を示す。フィールド電極６を絶縁するために用いるフィールド絶縁層１７の表面の絶縁傾斜面２９が傾斜して配置されるので、図７に示す誘導出力部２００を傾斜型と言う。半導体素子がＮ型である場合を例として、傾斜型の誘導出力部２００の動作を以下に説明する。
【００２６】
図７において、ソース端子４を基準電位としてフィールド端子１０に正の電圧を加えると、キャリアである電子が第１半導体活性層１２から第３半導体活性層１４に移動する。移動する電子はフィールド絶縁層１７の表面の絶縁傾斜面２９に到達する。フィールド絶縁層１７の表面の絶縁傾斜面２９が電子の進行方向に対して直角でないので、フィールド絶縁層１７の表面の絶縁傾斜面２９に到達する電子はフィールド絶縁層１７の表面の絶縁傾斜面２９に沿って移動し、ドレイン電極３に到達し、ドレイン電極３に電気接続するドレイン端子９から負の電圧が出力される。フィールド絶縁層１７の表面の絶縁傾斜面２９の作用は非常に重要であるので、傾斜により発生する現象を以下に記述する。ソース電極１を基準電位としてフィールド電極６に正の電圧を印加すると、電界が発生し、電界の効果によってキャリアである電子は移動する。
【００２７】
図２に示す半導体素子において、フィールド電極６に加えられる電圧により発生する電界によって電気力線は導電部２０を出発し、第２半導体活性層１３に向う。ところが、両者の間には第３半導体活性層１４が存在する。仮に、第３半導体活性層１４の中にキャリアである電子が多く残存すると、導電部２０から出発する電気力線が負電荷を保有する電子に終端するので、第２半導体活性層１３に到達する電気力線の量が減少し、移動する電子の数が減少し、電子の移動速度も低下するなどの欠点などが発生する。
【００２８】
ところが、フィールド絶縁層１７の表面の絶縁傾斜面２９が電子の進行方向に対して傾斜している場合には、フィールド絶縁層１７の表面の絶縁傾斜面２９に到達する電子がフィールド絶縁層１７の表面の絶縁傾斜面２９に沿って電界により移動し、ドレイン電極３に到達する。特に、フィールド絶縁層１７の表面の絶縁傾斜面２９に設定する傾斜角を６０度以下に設定すると、電界による電子の移動特性が良好になるので、電子を第３半導体活性層１４からドレイン電極３に効率よく移動させることが可能となる。従って、第３半導体活性層１４に残存する電子の数が少なくなるので、第２半導体活性層１３に到達する電気力線の量が増加し、移動する電子の数が増加し、電子の移動速度も大きくなるなどの改善が行われる。すなわち、本発明の半導体素子の高速化と高出力化が実現される。
【００２９】
本発明の半導体素子は、図２に示すように、従来方式の３端子のＦＥＴにフィールド絶縁層１７を介してフィールド電極６を配置する。フィールド電極６に電圧を印加すると、電界が発生し、電子あるいは正孔等のキャリアをドレイン電極３の方向に引き寄せる。ドレイン電極３とフィールド電極６との間にはフィールド絶縁層１７を配置する。フィールド電極６はフィールド絶縁層１７によって全ての半導体から電気的に絶縁される。本発明の半導体素子を使用する場合には、通常ではドレイン端子９には電源を用いて電圧を印加しない。しかし、ドレイン電極３の方向に移動するキャリアである電子又は正孔はドレイン電極３に収集される。本発明の４端子の半導体素子においては、電源電圧を供給しないドレイン端子９から出力が得られる。
【発明の効果】
【００３０】
本発明の半導体素子において、ゲート電極２は、ゲート絶縁層１８よって全ての半導体および導電部から電気的に絶縁されるので、ゲート電極２に電圧を加えてもゲート電流は微少量となる。
【００３１】
さらに、フィールド電極６もフィールド絶縁層１７によって全ての半導体および導電部から電気的に絶縁されるので、フィールド電極６に電圧を加えても、そこから流れる電流は微少量となる。以上の効果により、本発明の半導体素子においては消費電力が小さくなる。さらに、本発明の半導体素子においてはドレイン端子９から負荷抵抗などを介することなく出力を得ることができる。従来方式のトランジスタを使用する回路においては、ドレイン電極３に直接的に電源を接続する場合と負荷抵抗などを介して電源を接続する場合がある。いずれの場合においても、ドレイン電極３にはドレイン電流が流れる事により大きな電力消費が発生するなどの欠点がある。
【００３２】
しかし、本発明の半導体素子においては、ドレイン電極３に電源を接続せずに、ドレイン電極３から出力を直接的に得ることができるので、ドレイン電流を流す事により発生する消費電力が本発明の半導体素子においては非常に小さくなる。ゲート電極２をゲート絶縁層１８を用いて絶縁し、フィールド電極６をフィールド絶縁層１７を用いて全ての導体および半導体から高精度に絶縁することにより絶縁性の物質を経由して漏れる電流が減少する。
【００３３】
さらに、ゲート電極２およびフィールド電極６を経由して流れる電流が極めて少なくなるように絶縁する物質の絶縁性能を向上すると、ゲート電極２およびフィールド電極６に加える電圧を高くしても、両方の電極を介して流れる電流は微少量になる。ゲート電極２に加える電圧を高くすると、多くのキャリアをソース電極１から引き出すので、半導体の活性層を移動するキャリアの数が増加する。すなわち、ドレイン電極３から出力される電流を多くすることが可能になる。フィールド電極６に高い電圧を加えると、半導体の活性層に働く電界が強くなるので、移動するキャリアの速度が大きくなる。すなわち、本発明の半導体素子を高速で動作させることが可能になる。
【００３４】
本発明の半導体素子においては、ゲート電極２およびフィールド電極６のみに電源を接続し、他の電極には電圧を加えないので、ゲート電極２およびフィールド電極６を経由して流れる電流が電力消費になる。しかし、ゲート電極２およびフィールド電極６を経由して流れる電流は、両者の電極に高電圧を加えても微少量であるので、本発明の半導体素子を使用することにより低消費電力の回路が実現される。結論として、比較的に高い電圧をゲート電極２およびフィールド電極６に加えることにより、ドレイン電極３から比較的に大きな電流を出力し、高速動作化が可能となり、しかも低消費電力化が実現される。従来方式のトランジスタにおいては、高速動作化を優先すると、消費電力が大きくなり、消費電力を少なくすると、高速化が実現されない等の欠点がある。
【００３５】
すなわち、従来方式のトランジスタにおいては、高速動作化と低消費電力化は互いに相反する条件にあり、同時に両者を良好にすることは出来なかった。ところが、従来方式のトランジスタを用いる回路では達成することが困難であった高速動作化と低消費電力化が、本発明の半導体素子を用いる回路において同時に実現可能となる。特に、本発明の半導体素子を用いて集積回路を作成し、これをモバイル機器などに搭載する場合には、低消費電力化と高速処理化が同時に実現されるので、機器に搭載する電池容量を減少して、装置の小型・軽量化を実施しても、高速処理が可能となり、理想的な携帯端末が製作される等の良好な効果が発揮される。
【図面の簡単な説明】
【００３６】
【図１】従来方式の水平型の電界効果トランジスタ（ＦＥＴ）を示す模式断面図である。
【図２】本発明の半導体素子の実施例１に係る水平型の誘導入力部および水平型の誘導出力部を含む半導体素子を示す模式断面図である。
【図３】本発明の半導体素子の水平型の誘導入力部(Induced Input Portion) を示す模式断面図である。
【図４】本発明の半導体素子の水平型の誘導出力部(Induced Output Portion) を示す模式断面図である。
【図５】本発明の半導体素子の垂直型の誘導入力部(Induced Input Portion) を示す模式断面図である。
【図６】本発明の半導体素子の垂直型の誘導出力部(Induced Output Portion) を示す模式断面図である。
【図７】本発明の半導体素子の傾斜型の誘導出力部(Induced Output Portion) を示す模式断面図である。
【図８】本発明の半導体素子の実施例２に係る水平型の誘導入力部および傾斜型の誘導出力部を含む半導体素子を示す模式断面図である。
【図９】本発明の半導体素子のフィールド絶縁層の絶縁傾斜領域と電界により発生する電気力線との傾斜角θを示す。
【図１０】本発明の半導体素子のフィールド絶縁層に衝突する電子の速度ベクトル成分を示す。
【図１１】従来方式の縦型の電界効果トランジスタ(Vertical ＦＥＴ)を示す模式断面図である。
【図１２】本発明の半導体素子の実施例３に係る垂直型の誘導入力部および垂直型の誘導出力部を含む半導体素子を示す模式断面図である。
【図１３】本発明の半導体素子の実施例４に係る垂直型の誘導入力部および傾斜型の誘導出力部を含む半導体素子を示す模式断面図である。
【図１４】本発明の半導体素子の実施例５に係る垂直型の誘導入力部および垂直型の誘導出力部を含むＰ型の半導体素子を示す模式断面図である。
【図１５】従来方式のＩＧＢＴ(Induced Gate Bipolar Transistor)の模式断面図である。
【図１６】本発明の半導体素子の実施例６に係る垂直型の誘導入力部および垂直型の誘導出力部を含む半導体素子を示す模式断面図である。
【図１７】本発明の半導体素子の実施例７に係る水平型の誘導入力部、傾斜型の誘導出力部、複数個のゲート電極および複数個のフィールド電極を含む半導体素子を示す模式断面図である。
【図１８】本発明の半導体素子の実施例７に係る半導体素子の模式断面図およびゲート電極と補助ゲート電極による電子の吸引力ベクトルを示す。
【図１９】本発明の半導体素子の実施例７に係る半導体素子の模式断面図およびフィールド電極と補助フィールド電極による電子の吸引力ベクトルを示す。
【図２０】本発明の半導体素子の実施例８に係る垂直型の誘導入力部、傾斜型の誘導出力部、複数個のゲート電極および複数個のフィールド電極を含む半導体素子を示す模式断面図である。
【図２１】本発明の半導体素子の実施例９に係る水平型の誘導入力部および水平型の誘導出力部を含む半導体素子の信号増幅回路への応用例を示す模式断面図である。
【発明を実施するための形態】
【００３７】
従来方式のＦＥＴやＩＧＢＴ(Induced Gate Bipolar Transistor)等のトランジスタに絶縁されたフィールド電極６を付加することにより、本発明の半導体素子を作成すると、電源から供給する電流を殆ど無くすることが可能となり、低消費電力化が実現される。従来方式のＦＥＴやＩＧＢＴ等においては、ゲート電極に加える電圧によってドレイン電極とソース電極の間の抵抗を変えることが基本的な動作であり、ゲート電圧によりドレイン電流の制御可能な可変抵抗器であると言える。しかし、本発明の半導体素子においては、ドレイン電流を電源から供給しない新規の素子の誕生を意味することにおいて革新的である。
【００３８】
本発明の半導体素子においては、フィールド電極６がフィールド絶縁層１７を介してＦＥＴやＩＧＢＴなどのトランジスタに付加されることにより、半導体の活性層の中をキャリアが電界により移動するが、フィールド電極６に到達するキャリアが殆ど無い動作となる。この特性を有する半導体素子やトランジスタに関する過去の文献を発見することはできない。上記のフィールド絶縁層１７を用いることにより、フィールド電極６が全ての半導体の活性層から絶縁されているので、電源から供給する電流を最小限に抑える本発明の半導体素子は従来方式のＦＥＴやＩＧＢＴなどのトランジスタとは根本的に異なる構造であり、本発明には新規性と進歩性が明確にある。
【００３９】
本発明の半導体素子はソース電極１、ゲート電極２、ドレイン電極３およびフィールド電極６に接続する４端子を備える。本発明の半導体素子は全ての半導体から絶縁されたゲート電極２およびフィールド電極６を備えているので、これらの電極に電源から電圧を加えても、それらから流れる電流は殆ど無いので、消費電力も殆ど零になる。ところが、従来方式のＦＥＴやＩＧＢＴなどのデバイスにおいてはドレインやコレクタに接続する電源から電流を供給するので、消費電力が多くなることは本発明の半導体素子と根本的に異なる点である。本発明の半導体素子の構造と動作に関して実施例を用いて説明することにより、消費電力が殆ど零になり、高速動作が可能になる等の特徴を明確にする。
【実施例１】
【００４０】
図２には電界効果トランジスタ（ＦＥＴ）にフィールド電極６を付加する半導体素子を示す。４端子の半導体素子の各電極の機能を以下に示す。
（１）ソース電極１・・・・キャリアを供給する源である。
（２）ゲート電極２・・・・キャリアをソース電極１から引き出す。
（３）ドレイン電極３・・・・キャリアを収集し、外部に出力する。
（４）フィールド電極６・・・・キャリアを移動するためにキャリアを引き寄せる。
【００４１】
図２においては、第１半導体活性層１２を基板とし、第１半導体活性層１２に接して第２半導体活性層１３、第３半導体活性層１４およびゲート絶縁層１８を配置する。第２半導体活性層１３と電気接続してソース電極１を配置し、第３半導体活性層１４と電気接続してドレイン電極１４を配置する。ゲート絶縁層１８に接してゲート電極２を配置する。第３半導体活性層１４に接してフィールド絶縁層１７を配置し、フィールド絶縁層１７に内接して導電部２０およびフィールド電極６を配置する。導電部２０はフィールド電極６と電気接続して配置する。ソース電極１にリード線を電気接続し、ソース端子４として外部に取り出す。ゲート電極２にリード線を電気接続し、ゲート端子５として外部に取り出す。ドレイン電極３にリード線を電気接続し、ドレイン端子９として外部に取り出す。フィールド電極６にリード線を電気接続し、フィールド端子１０として外部に取り出す。第１半導体活性層１２、第２半導体活性層１３、ゲート絶縁層１８、ソース電極１およびゲート電極２によって誘導入力部(Induced Input Portion)１００を構成する。第１半導体活性層１２、第３半導体活性層１４、フィールド絶縁層１７、導電部２０、ドレイン電極３およびフィールド電極６によって誘導出力部(Induced Output Portion)２００を構成する。
【００４２】
本発明の半導体素子がＮ型である場合には、ゲート電極２およびフィールド電極６に正の電圧を加える。ゲート電極２に加えられる正の電圧によってソース電極１と電気接続する第２半導体活性層１３からゲート電極２の直下に移動する電子はフィールド電極６に加えられる正の電圧に引き寄せられ、第３半導体活性層１４を通過し、フィールド絶縁層１７に衝突し、ドレイン電極３に吸収される。その結果として、ゲート電極２に正の電圧を加える期間において、ドレイン電極３には負の電圧が出力される。図２においては、ゲート電極２はゲート絶縁層１８によって全ての半導体から絶縁されているので、ゲート電極２に正の電圧を加えても、ゲート電流はマイクロ・アンペア以下のオーダであり、極めて微小量である。フィールド電極６と電気接続する導電部２０もフィールド絶縁層１７によって全ての半導体から絶縁されているので、フィールド電極６に正の電圧を加えても、フィールド電極６から供給される電流は極めて微小量である。結論として、電源から供給される電流は微小量となるので、フィールド電極６を持つ半導体素子においては消費電力が極めて少なくなるので、この半導体素子を集積する回路の消費電力を減少する事が可能となる。
【実施例２】
【００４３】
図８には、水平型の誘導入力部(Induced Input Portion)１００および傾斜型の誘導出力部(Induced Output Portion)２００を用いて構成する半導体素子を示す。傾斜型の誘導出力部２００においては、フィールド電極６を半導体の活性層から絶縁するためにフィールド絶縁層１７を配置し、キャリアの移動速度を増加するためにフィールド絶縁層１７の表面に絶縁傾斜面２９を配置する。例として、本発明の半導体素子がＮ型である場合における半導体素子の動作を説明する。
【００４４】
図８において、ソース端子４を基準電位としてゲート端子５に正の電圧を加えると、電界の効果によってソース電極１と電気接続する第２半導体活性  層１３から電子が第１半導体活性層１２に移動する。ソース端子４を基準電位としてフィールド端子１０に正の電圧を加えると、第１半導体活性層１２に移動した電子はフィールド電極６と電気接続する導電部２０の方向に移動する。移動する電子はドレイン電極３と電気接続する第３半導体活性層１４を通過してフィールド絶縁層１７の表面の絶縁傾斜面２９に到達する。フィールド絶縁層１７の表面の絶縁傾斜面２９は角度θだけ傾斜しているので、フィールド絶縁層１７の表面の絶縁傾斜面２９に到達した電子はフィールド絶縁層１７の表面の絶縁傾斜面２９に沿って移動し、最終的にはドレイン電極３に到達し、それに吸収される。
【００４５】
図８において、ゲート電極２はゲート絶縁層１８によって全ての半導体から電気的に絶縁されているので、ゲート電極２に電圧を加えてもゲート電流は殆ど流れない。フィールド電極６と電気接続する導電部２０はフィールド絶縁層１７によって全ての半導体から電気的に絶縁されているので、フィールド電極６に電圧を加えても、フィールド電極６から流れる電流は極めて微小量である。従って、図８に示す４端子の半導体素子を用いて集積回路を構成する場合には、低消費電力の回路が実現される。
【００４６】
フィールド絶縁層１７の表面の傾斜を拡大して図９に示す。図９に示すように、フィールド絶縁層１７の表面の傾斜する領域を絶縁傾斜面２９とする。フィールド電極６に加えられた電圧により発生する電気力線２５とフィールド絶縁層１７の表面の絶縁傾斜面２９との傾斜角２４であるθが９０度未満となるように配置する。好ましい状態はθが６０度以下である。この場合における電子の移動の詳細を以下に記述する。フィールド電極６と電気接続する導電部２０には第２半導体活性層１３を基準として電源２１によって正の電圧が加えられているので、電気力線２５は正電位の導電部２０から負電位の第２半導体活性層１３の方向に向う。フィールド絶縁層１７の表面の絶縁傾斜面２９は電気力線２５の方向に対して角度θの傾斜角２４の勾配を持つ。電子２２は電気力線２５の向きの反対方向に進行するので、電子２２はフィールド絶縁層１７の表面の絶縁傾斜面２９に角度θで衝突する。電子２２はフィールド絶縁層１７の中に侵入することができないので、フィールド絶縁層１７の表面の絶縁傾斜面２９に沿って移動する。図９では電子２２の移動方向を矢印で示す。図９に示すように、電子２２は最終的にドレイン電極３に到達し、それに吸収され、ドレイン電極３には負の電圧が出現する。
【００４７】
図１０には電子２２がフィールド絶縁層１７の表面の絶縁傾斜面２９に衝突する際の速度のベクトル成分を示す。図１０において、フィールド電極６と電気接続する導電部２０には正の電圧を印加するので、負電荷を持つ電子２２は導電部２０に蓄積する正電荷に引き寄せられ、電子の進行方向３０に示すように進行する。フィールド絶縁層１７の表面の絶縁傾斜面２９は電気力線２５と傾斜角２４であるθ度の傾斜が設定されているので、電子の進行方向３０のように電子２２が進行すると、電子の速度ベクトル３１は速度ベクトルの垂直成分３２と速度ベクトルの水平成分３３に分解される。速度ベクトルの垂直成分３２はフィールド絶縁層１７の表面の絶縁傾斜面２９に直角な方向に向き、速度ベクトルの水平成分３３はフィールド絶縁層１７の表面の絶縁傾斜面２９に沿った方向に向く。速度ベクトルの水平成分３３の方向に電子２２は移動するので、その進行方向にドレイン電極３を配置すると、フィールド絶縁層１７の表面の絶縁傾斜面２９に衝突する電子２２はその面に沿って移動し、ドレイン電極３に接近し、最終的にはドレイン電極３に吸収される。
【００４８】
従って、電子２２を吸収したドレイン電極３は負電位になる。図８において、フィールド電極６に接続される導電部２０はフィールド絶縁層１７によって全ての半導体から電気的に絶縁されているので、そこから流れる電流は殆どない。従って、本発明の４端子の半導体素子を用いる回路においては低消費電力が実現され、フィールド絶縁層１７の表面の絶縁傾斜面２９を電気力線の方向と傾斜角２４を持たせることにより、電子２２を効率良くドレイン電極３に吸収させることが出来る。ゲート電極２が正の電圧になる期間において、ドレイン端子９から負の電圧を出力する。
【実施例３】
【００４９】
前記の電界効果トランジスタ（ＦＥＴ）は水平型(horizontal)であり、キャリアである電子や正孔は基板に対して水平方向に移動するが、ここでは基板に対して垂直(vertical)方向に電子が移動する縦型の電界効果トランジスタ（ＦＥＴ）を用いる例を示す。
【００５０】
図１１には、従来方式の縦型の電界効果トランジスタ（ＦＥＴ）２６を示す。ゲート電極２およびゲート絶縁層１８がトレンチ技術により第１半導体活性層１２の内部に埋め込まれる場合を例として示す。ゲート電極２およびゲート絶縁層１８を埋め込まずに基板上に配置し、キャリアである電子あるいは正孔を縦方向に移動させる半導体素子も本発明に属する。
【００５１】
図１１に示す垂直型のＦＥＴ２６がＮ型である場合には、ソース端子４を基準電位として、ゲート端子５にはソース端子４に対して正の電圧を印加し、ドレイン端子９にもソース端子４を基準電位として正の電圧を印加することにより、キャリアである電子が垂直方向に移動する。ゲート電極２に加えられた正の電圧によって、ソース電極１と電気接続する第２半導体活性層１３から電子がゲート電極２に近接して配置されている第１半導体活性層１２の方向へ垂直に移動する。移動する電子はソース電極１と電気接続する第２半導体活性層１３とドレイン電極３と電気接続する第３半導体の活性層１４の間に発生する電界により、垂直方向に移動する。第１半導体活性層１２を第４半導体の活性層１５と電気接続して配置し、第３半導体の活性層１４を第４半導体の活性層１５と電気接続して配置する。垂直に移動する電子は第４半導体の活性層１５を経由し、第３半導体の活性層１４に到達し、最終的にはドレイン電極３に到達し、それに吸収される。その結果として、ゲート電極２が正の電圧である期間においてドレイン電流が流れるので、ドレイン電極３に接続する電源からドレイン電流を供給する必要がある。高速・高密度の集積回路を使用する場合には、ＦＥＴの数が増加するので、供給されるドレイン電流の総量が増加し、大容量の電源が必要となり、従来方式の垂直型のＮ型電界効果トランジスタを駆動する電源の重量は増加し、消費電力が多くなるなどの欠点が顕著になる。
【００５２】
図１２には、垂直型のＮ型電界効果トランジスタを基本素子として用いる本発明の半導体素子を示す。本発明の半導体素子は垂直型の誘導入力部(Induced Input Portion)１００および垂直型の誘導出力部(Induced Output Portion)２００を用いて構成する。
【００５３】
図１２に示す垂直型の誘導入力部(Induced Input Portion)１００は図１１に示すＦＥＴ２６の入力部と同じであるが出力部が異なる。すなわち、誘導出力部(Induced Output Portion)２００においては、ドレイン電極３およびフィールド電極６を配置する。ドレイン電極３は第３半導体活性層１４と電気接続をする。ドレイン電極３をドレイン端子９に電気接続をする。第３半導体活性層１４は第４半導体の活性層１５と電気接続をする。フィールド電極６を導電部２０に電気接続をする。導電部２０およびフィールド電極６はフィールド絶縁層１７に内接して配置される。フィールド電極６をフィールド端子１０に電気接続をする。誘導出力部(Induced Output Portion)２００はドレイン電極３、フィールド電極６、第３半導体活性層１４およびフィールド絶縁層１７によって構成される。Ｎ型の半導体素子の場合を例として以下に説明する。ソース端子４を基準電位としてゲート端子５にはソース端子４に対して正の電圧が印加され、フィールド端子１０にはソース端子４を基準電位として正の電圧が印加される。ゲート電極２に加えられた正の電圧によって、ソース電極１と電気接続する第２半導体活性層１３から電子がゲート電極２の周辺にある第１半導体活性層１２へ垂直方向に移動し、移動した電子はソース電極１と電気接続する第２半導体活性層１３とフィールド電極６と電気接続する導電部２０の間に発生する電界により、導電部２０に向かって垂直方向へ移動する。移動する電子は第３半導体活性層１４に到達し、最終的にはドレイン電極３に吸収される。その結果として、ドレイン端子９には負の電圧が出力される。
【００５４】
図１２において、ゲート電極２はゲート絶縁層１８によって全ての半導体から電気的に絶縁されているので、ゲート電流はほとんど流れない。フィールド電極６と電気接続する導電部２０はフィールド絶縁層１７によって全ての半導体から電気的に絶縁されているので、フィールド電極６に正の電圧を加えても、フィールド電極６から流れる電流は極めて微小量である。本発明の半導体素子のゲート電極２とフィールド電極６を共に電源と電気接続する事により電界を発生するが、両者から流れる電流は共に微小量となるので、本発明の半導体素子に電源から供給される電力量は極めて少なくなる。従って、本発明の半導体素子を用いて集積回路を構成すると、低消費電力の回路が実現される。
【実施例４】
【００５５】
図１３には、傾斜角２４の角度θが９０度未満である絶縁傾斜面２９を持つフィールド絶縁層１７を配置するＮ型の垂直型ＦＥＴの構造を基本とする半導体素子の例を示す。
【００５６】
本発明の半導体素子は垂直型の誘導入力部(Induced Input Portion)１００および傾斜型の誘導出力部(Induced Output Portion)２００を用いて構成する。図１３に示す垂直型の誘導入力部(Induced Input Portion)１００は図１２に示す誘導入力部(Induced Input Portion)１００と同じ構造であるが、誘導出力部(Induced Output Portion)２００の構造が異なる。すなわち、誘導出力部２００においては、フィールド絶縁層１７の表面の絶縁傾斜面２９が傾斜しており、傾斜型の誘導出力部２００を用いて構成する。
【００５７】
図１３と図１２の差異はフィールド絶縁層１７の表面の絶縁傾斜面２９の傾斜にある。フィールド絶縁層１７の表面には複数個の絶縁傾斜面２９を配置し、波状の構造である。フィールド絶縁層１７の表面の絶縁傾斜面２９には複数個の傾斜があり、その谷部には導電部２０を配置する。
【００５８】
図１３において、ソース端子４を基準電位として、フィールド端子１０にはソース端子４に対して正の電圧を印加すると、フィールド電極６と電気接続する導電部２０から出発する電気力線は金属中を通過せずにソース電極１と電気接続する第２半導体活性層１３に到達する。従って、ゲート電極２に正の電圧が加えられると、ソース電極１と電気接続する第２半導体活性層１３から第１半導体活性層１２にキャリアである電子２２が移動する。電子２２はフィールド電極６と電気接続する導電部２０からソース電極１と電気接続する第２半導体活性層１３に向かう電気力線の反対方向に進むので、電子２２は図１３に矢印で示す方向に進行し、フィールド絶縁層１７の表面の絶縁傾斜面２９に到達する。フィールド絶縁層１７の表面の絶縁傾斜面２９は図１３に示すように傾斜しており、フィールド絶縁層１７の表面の絶縁傾斜面２９に到達する電子２２はフィールド絶縁層１７の表面の絶縁傾斜面２９に沿って移動し、最終的にはドレイン電極３に吸収される。ドレイン電極３と電気接続するドレイン端子９に到達し、その結果として、ドレイン端子９から負の電圧が出力される。
【００５９】
本発明の半導体素子のゲート電極２とフィールド電極６には電源が接続されるが、両者は全ての半導体とは電気的に絶縁されており、電源から供給される電流は微小量となるので、ゲート電極２およびフィールド電極６に電源から供給される電力量は極めて少なくなる。従って、本発明の半導体素子を用いて集積回路を構成すると、電力消費が少なくなる等の長所が発揮される。さらに、フィールド絶縁層１７の表面の絶縁傾斜面２９は傾斜しているので、フィールド電極６に加える電圧により発生する電界はドレイン電極３に接続する導電部２０に蓄積される電荷の影響を受けずに電子２２に直接的に作用するので、多量の電子を高速に移動させることが可能となり、本発明の半導体素子の性能が向上する。
【実施例５】
【００６０】
図１４に示す本発明の半導体素子は垂直型の誘導入力部(Induced Input Portion)１００および垂直型の誘導出力部(Induced Output Portion)２００を用いて構成する。
【００６１】
従来方式の垂直型のＰ型の電界効果トランジスタにフィールド電極６とフィールド絶縁層１７を付加する場合を図１４に示す。フィールド電極６とドレイン電極３の間にはフィールド絶縁層１７を配置する。ソース電極１と電気接続する第２半導体活性層１３はＰ+型半導体を用いて構成する。基準電位のソース端子４に対して負の電圧をゲート端子５に加えると、ソース電極１と電気接続する第２半導体活性層１３の多数キャリアである正孔２３が矢印で示すように第１半導体活性層１２に移動する。フィールド端子１０にはソース端子４に対して負の電圧を加える。フィールド電極６と電気接続する導電部２０とソース電極１と電気接続する第２半導体活性層１３との間に発生する電界によって正孔２３は矢印で示す垂直方向に移動し、第４半導体の活性層１５および第３半導体活性層１４を通過し、ドレイン電極３に電気接続する導電部２０に到達し、ドレイン電極３に吸収される。ドレイン電極３に電気接続するドレイン端子９から正の電圧が出力される。
【００６２】
図１４において、ゲート電極２はゲート絶縁層１８によって全ての半導体から電気的に絶縁されているので、ゲート電極２に負の電圧を加えてもゲート電流はほとんど流れない。フィールド電極６と電気接続する導電部２０はフィールド絶縁層１７によって全ての半導体から電気的に絶縁されているので、フィールド電極６に負の電圧を加えても、フィールド電極６を経由して流れる電流は極めて微小量である。本発明の半導体素子に電源から供給される電力量は極めて少なくなるので、この半導体素子を用いて集積回路を構成すると、低消費電力の回路が実現される。
【実施例６】
【００６３】
図１５には、従来方式の垂直型のＩＧＢＴ２７（Induced Gate Bipolar
Transistor）を示す。ＩＧＢＴ２７には垂直型の誘導入力部(Induced Input Portion)１００がある。図１５においては、ドレイン電極３に導電部２０を接続し、ソース電極１は第２半導体活性層１３および第１半導体活性層１２と電気接続するの。図１５に示すＩＧＢＴ２７がＮ型である場合には、第３半導体活性層１４にＰ+型の半導体を用いることにより、Ｐ+型の半導体中の正孔とキャリアである電子との再結合によって多量のキャリアを移動させることが可能となり、高出力化が実現される。
【００６４】
図１６には、従来方式の垂直型のＩＧＢＴ２７にフィールド絶縁層１７を介してフィールド電極６を付加する半導体素子を示す。この半導体素子は垂直型の誘導入力部(Induced Input Portion)１００および垂直型の誘導出力部(Induced Output Portion)２００を含む。図１６に示す半導体素子は誘導出力部(Induced Output Portion)２００を除くと、従来方式のＩＧＢＴと同じ構造である。フィールド電極６は導電部２０と電気接続する。フィールド電極６および導電部２０はフィールド絶縁層１７に内接して配置する。フィールド電極６はワイヤを用いてフィールド端子１０に電気接続する。第３半導体活性層１４はフィールド絶縁層１７に接して配置する。ドレイン電極３は第３半導体活性層１４と電気接続する。ドレイン電極３はドレイン端子９と電気接続する。半導体素子の誘導入力部１００がＮ型である場合を例として説明する。この場合には、第３半導体活性層１４としてＰ+型半導体を用いる。第４半導体の活性層１５としてＮ-型半導体を用いる。ソース端子４を基準電位としてゲート端子５には正の電圧を印加し、フィールド端子１０にはソース端子４を基準電位として正の電圧を印加する。ゲート電極２に加えられた正の電圧によって、ソース電極１と電気接続する第２半導体活性層１３から電子がゲート電極２の周辺にある第１半導体活性層１２に移動し、移動した電子はソース電極１と電気接続する第２半導体活性層１３とフィールド電極６と電気接続する導電部２０の間に発生する電界の作用により、導電部２０に向かって垂直方向へ移動する。移動する電子は第４半導体の活性層１５を経由して進行し、最終的に第３半導体活性層１４に吸収されるので、垂直型の誘導出力部(Induced Output Portion)２００の出力であるドレイン電極３に到達する。従って、ドレイン端子９から負の電圧が出力される。第３半導体活性層１４としてＰ+型半導体を用いるので、多数キャリアである正孔がフィールド電極６に加えられた正の電圧により第４半導体の活性層１４から移動することにより、電子と正孔が再結合するので、高速動作が可能となる。第４半導体の活性層１５に電子が注入され、ベースとして作用し、バイポーラ・トランジスタとしての動作も行われるので、ソース電極１から供給されるキャリアの数を多くすることが可能となる。すなわち、ソース電極１から第１半導体活性層１２を経由して移動するキャリアもあるので、ＩＧＢＴの動作を行う。ＩＧＢＴには伝導変調効果があり、内部インピーダンスが低下するので、導通状態において内部抵抗が極めて小さくなり、良好な電気特性が得られる。
【００６５】
図１６において、ゲート電極２はゲート絶縁層１８によって全ての半導体から電気的に絶縁されているので、ゲート電極２に正の電圧を印加してもゲート電流は殆ど流れない。フィールド電極６と電気接続する導電部２０はフィールド絶縁層１７によって全ての半導体から電気的に絶縁されているので、フィールド電極６に正の電圧を印加しても、フィールド電極６を経由して流れる電流は極めて微小量である。フィールド電極６を付加する半導体素子に電源から供給される電力量は極めて少なくなるので、本発明の半導体素子を用いて集積回路を構成すると、低消費電力の回路が実現される。
【実施例７】
【００６６】
図１７には複数個のゲート電極と複数個のフィールド電極を配置する場合における本発明の半導体素子の例を示す。同図には水平型の誘導入力部(Induced Input Portion)１００、傾斜型の誘導出力部(Induced Output Portion)２００、補助ゲート電極８および補助フィールド電極７を含む本発明の半導体素子を示す。この半導体素子は複数個のゲート電極としてゲート電極２と補助ゲート電極８を含み、複数個のフィールド電極としてフィールド電極６と補助フィールド電極７を含む。
【００６７】
図１７に示す本発明の半導体素子がＮ型である場合の動作を説明する。ソース端子４を基準電位としてゲート端子５に正の電圧を印加すると、ソース電極１と電気接続する第２半導体活性層１３から電子が第１半導体活性層１２に移動する。
【００６８】
図１８には、本発明の実施例７に係る半導体素子の模式断面図を示す。ゲート電極２に加えられる電圧により発生する電界の作用によって電子が受ける吸引力ベクトルを図１８に示す。補助ゲート電極８に加えられる電圧により発生する電界の作用によって電子が受ける吸引力ベクトルを図１８に示す。ゲート電極２に加えられる電圧により発生する電界の作用によって、ソース電極１と電気接続する第２半導体活性層１３から電子２２が第１半導体活性層１２に移動してゲート電極２の直下に到達すると、ゲート電極による電子の吸引力ベクトル６０が示すように、水平方向の吸引力ベクトル成分が殆ど無くなり、電子２２の水平方向への移動が無くなる。
【００６９】
さらに、ソース端子４を基準電位としてゲート端子５よりも高い正の電圧を補助ゲート端子１６に印加すると、補助ゲート電極による電子の吸引力ベクトル６１は図１８に示すようになる。従って、電子２２がゲート電極２の直下に到達しても補助ゲート電極８による電子の吸引力ベクトルの水平成分６２が発生するので、電子２２が水平方向に移動する電子の速度は増加する。ソース電極１を基準電位としてフィールド電極６に正の電圧を加えると、発生する電界の効果によって電子の移動速度はさらに増加し、第１半導体活性層１２の表面を移動し、フィールド電極６と電気接続する導電部２０の方向に移動する。
【００７０】
図１７に示すように、移動する電子はドレイン電極３と電気接続する第３半導体活性層１４を通過してフィールド絶縁層１７の表面の絶縁傾斜面２９に到達する。フィールド絶縁層１７の表面の絶縁傾斜面２９は電子が垂直に衝突しないように傾斜しているので、フィールド絶縁層１７の表面の絶縁傾斜面２９に到達した電子はフィールド絶縁層１７の表面の絶縁傾斜面２９に沿って移動し、補助フィールド電極７と電気接続する導電部２０の方向に移動し、最終的にはドレイン電極３に到達し、それに吸収される。ドレイン電極３はドレイン端子９に電気接続している。その結果として、ドレイン端子９から負の電圧が出力される。
【００７１】
図１９には、本発明の実施例７に係る半導体素子の模式断面図およびフィールド電極６と補助フィールド電極７による電子２２の吸引力ベクトルを示す。フィールド電極による電子の吸引力ベクトル５０は電子２２からフィールド電極６に接続する導電部２０の方向に向かう。図１９には、フィールド電極６による電子の吸引力ベクトルの垂直成分５１およびフィールド電極による電子の吸引力ベクトルの水平成分５２を示す。補助フィールド電極による電子の吸引力ベクトル５３は電子２２から補助フィールド電極７に向かう。図１９には、補助フィールド電極による電子の吸引力ベクトルの垂直成分５４および補助フィールド電極による電子の吸引力ベクトルの水平成分５５を示す。フィールド電極による電子の吸引力ベクトルの垂直成分５１の方向が補助フィールド電極による電子の吸引力ベクトルの垂直成分５４の逆方向に向くので、両者は互いに打消し合うので、電子２２がフィールド絶縁層１７の表面の絶縁傾斜面２９への吸引力ベクトルの垂直成分が小さくなり、電子２２が絶縁傾斜面２９において可動性が増加する。フィールド電極による電子の吸引力ベクトルの水平成分５２は補助フィールド電極による電子の吸引力ベクトルの水平成分５５と同じ方向を向くので、両者は加算されることにより、電子２２がフィールド絶縁層１７の表面の絶縁傾斜面２９における吸引力ベクトルの水平成分が大きくなるので、電子２２の移動速度が増加する。
【００７２】
結論として、図１７に示す本発明の半導体素子においては、複数個のゲート電極と複数個のフィールド電極を配置することにより、ドレイン電極３に運動エネルギーの大きい電子２２を多く引き寄せることができる。ドレイン電極３はドレイン端子９に電気接続するので、ドレイン端子９から出力される負の電圧の絶対値が大きくなり、電流も多くなる等の特徴がある。図１７において、ゲート電極２および補助ゲート電極８は共にゲート絶縁層１８によって、全ての半導体から電気的に絶縁されているので、ゲート電極２および補助ゲート電極８に電圧を加えても、それらの電極から流れ出る電流は殆ど無い。フィールド電極６および補助フィールド電極７と電気接続する複数個の導電部２０はフィールド絶縁層１７などの絶縁性物質によって全ての半導体から電気的に絶縁されているので、フィールド電極６および補助フィールド電極７に電圧を加えても、それらの電極から流れ出る電流は極めて微小量である。従って、図１７に示す本発明の半導体素子を用いて集積回路を構成すると、電源が接続されていないドレイン端子９から出力を直接的に取り出すことが可能となり、低消費電力の回路が実現される。
【実施例８】
【００７３】
図２０には複数個のゲート電極と複数個のフィールド電極を配置する本発明の半導体素子の例を示す。同図には垂直型の誘導入力部(Induced Input Portion)１００、傾斜型の誘導出力部(Induced Output Portion)２００、補助ゲート電極８および補助フィールド電極７を含む本発明の半導体素子を示す。この半導体素子は複数個のゲート電極としてゲート電極２と補助ゲート電極８を含み、複数個のフィールド電極としてフィールド電極６と補助フィールド電極７を含む。例として、Ｎ型の半導体素子の動作を説明する。
【００７４】
図２０において、ソース端子４を基準電位としてゲート端子５に正の電圧を印加すると、ソース電極１と電気接続する第２半導体活性層１３からマイナス記号で示す電子２２が第１半導体活性層１２に移動する。さらに、ソース端子４を基準電位としてゲート端子５よりも高い正の電圧を補助ゲート電極８に印加すると、発生する電界の作用によって電子の移動速度は増加する。ソース端子４を基準電位としてフィールド端子１０に正の電圧を印加すると、発生する電界の作用によって電子の移動速度は更に増加し、フィールド電極６と電気接続する導電部２０の方向に移動する。第１半導体の活性層１２は第４半導体の活性層１５に電気接続する。移動する電子は第１半導体の活性層１２を経由し、第４半導体の活性層１５に到達する。フィールド電極６に加えられる電圧により発生する電界の作用によって移動する電子はフィールド絶縁層１７の表面の絶縁傾斜面２９に到達する。フィールド絶縁層１７の表面の絶縁傾斜面２９は電子が垂直に衝突しないように傾斜しているので、フィールド絶縁層１７の表面の絶縁傾斜面２９に到達した電子は図２０の矢印に示すようにフィールド絶縁層１７の表面の絶縁傾斜面２９に沿って移動し、補助フィールド電極７と電気接続する導電部２０の方向に移動し、ドレイン電極３と電気接続する第４半導体の活性層１４を通過し、最終的にはドレイン電極３に到達し、それに吸収される。ドレイン電極３はドレイン端子９に電気接続しているので、ドレイン端子９から負の電圧が出力される。
【００７５】
図２０に示す半導体素子においては、複数個のゲート電極と複数個のフィールド電極を配置することにより、ドレイン電極３にポテンシャルの高い電子を多く引き寄せることができるので、ドレイン端子９から出力される負の電圧の絶対値が大きくなり、電流を多く出力することができる等の特徴がある。図２０において、ゲート電極２および補助ゲート電極８は共にゲート絶縁層１８によって全ての半導体から電気的に絶縁されているので、複数個のゲート電極に電圧を加えてもゲート電極から電流が殆ど流れ出ないので低消費電力化が可能である。フィールド電極６および補助フィールド電極７と電気接続する複数個の導電部２０はフィールド絶縁層１７などの絶縁性物質によって全ての半導体から電気的に絶縁されているので、フィールド電極６および補助フィールド電極７に電圧を加えても、それらから流れ出る電流は極めて微小量であり、低消費電力化が可能である。従って、図２０に示す本発明の半導体素子を用いて集積回路を構成すると、電源が接続されていないドレイン端子９から出力を直接的に取り出すことが可能となり、低消費電力の回路が実現される。
【実施例９】
【００７６】
本発明の半導体素子の応用例として、フィールド電極６を持つＮ型の半導体素子を使用する増幅回路を図２１に示す。図２１に示す本発明の半導体素子は図２と同様の構造である。図２１において、ソース端子４を基準電位として接地し、接地電位を基準としてフィールド端子１０には電源２１を用いて正の電圧を加え、さらに接地電位を基準としてゲート端子５には電源２１をバイアス電圧として入力信号（ＩＮＰＵＴ）４０を印加する。入力信号の例としてオーディオ信号などがある。ソース電極１と電気接続する第２半導体活性層１３の多数キャリアである電子はゲート電極２の電位に概略的に比例して第１半導体活性層１２に移動する。さらに、フィールド電極６に電気接続する導電部２０に加える正の電圧により発生する電界の作用によって、電子の移動速度は増加し、フィールド電極６と電気接続する導電部２０の方向に移動し、ドレイン電極３と電気接続する第３半導体活性層１４を通過してフィールド絶縁層１７の表面に到達する。最終的には移動電子はドレイン電極３に到達する。その結果として、ドレイン端子９から出力信号（ＯＵＴＰＵＴ）４１が出力される。出力信号（ＯＵＴＰＵＴ）４１は入力信号（ＩＮＰＵＴ）４０に対して反転する信号を出力する。すなわち、図２１に示す回路は反転増幅器（inverter）となり、アナログ信号およびデジタル信号を処理する回路として使用することができる。
【００７７】
ゲート電極２はゲート絶縁層１８によって全ての半導体から電気的に絶縁されているので、ゲート電極２から電流が殆ど流れ出ないので低消費電力化が可能である。フィールド電極６およびフィールド電極６と電気接続する導電部２０はフィールド絶縁層１７によって全ての半導体から電気的に絶縁されているので、フィールド電極６およびフィールド電極６と電気接続する導電部２０から電流が殆ど流れ出ないので低消費電力化が可能である。従って、図２１に示す本発明の半導体素子を用いる回路においては低消費電力化が実現されるので、モバイル機器に応用すると、搭載する充電式電池から流れる出る電流が減少するので、充電回数が減少し、実用性が向上する。
【符号の説明】
【００７８】
１・・・ソース電極
２・・・ゲート電極
３・・・ドレイン電極
４・・・ソース端子
５・・・ゲート端子
６・・・フィールド電極
７・・・補助フィールド電極
８・・・補助ゲート電極
９・・・ドレイン端子
１０・・・フィールド端子
１１・・・補助フィールド端子
１２・・・第１半導体活性層
１３・・・第２半導体活性層
１４・・・第３半導体活性層
１５・・・第４半導体の活性層
１６・・・補助ゲート端子
１７・・・フィールド絶縁層
１８・・・ゲート絶縁層
１９・・・絶縁物質
２０・・・導電部
２１・・・電源
２２・・・電子
２３・・・正孔
２４・・・傾斜角
２５・・・電気力線
２６・・・ＦＥＴ
２７・・・ＩＧＢＴ
２９・・・絶縁傾斜面
３０・・・電子の進行方向
３１・・・電子の速度ベクトル
３２・・・速度ベクトルの垂直成分
３３・・・速度ベクトルの水平成分
３４・・・キャリア
４０・・・入力信号（ＩＮＰＵＴ）
４１・・・出力信号（ＯＵＴＰＵＴ）
５０・・・フィールド電極による電子の吸引力ベクトル
５１・・・フィールド電極による電子の吸引力ベクトルの垂直成分
５２・・・フィールド電極による電子の吸引力ベクトルの水平成分
５３・・・補助フィールド電極による電子の吸引力ベクトル
５４・・・補助フィールド電極による電子の吸引力ベクトルの垂直成分
５５・・・補助フィールド電極による電子の吸引力ベクトルの水平成分
６０・・・ゲート電極による電子の吸引力ベクトル
６１・・・補助ゲート電極による電子の吸引力ベクトル
６２・・・補助ゲート電極による電子の吸引力ベクトルの水平成分
１００・・・誘導入力部(Induced Input Portion)
２００・・・誘導出力部(Induced Output Portion)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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