(57)【要約】【課題】  低温ウェハ接合技術を用いて、約２５原子％より大きい高Ｇｅ含有量を有するＳｉＧｅ層を含むほぼ欠陥のないＳＧＯＩ基板を達成する方法を提供すること。【解決手段】  低温ウェハ接合技術を用いて、約２５原子％より大きい高Ｇｅ含有量を有するＳｉＧｅ層を含むほぼ欠陥のないＳＧＯＩ基板を達成する方法が説明される。本出願において説明されるウェハ接合プロセスは、ＳｉＧｅ層と低温酸化物層との間に、Ｓｉ、Ｇｅ及びＯの元素を含む接合界面、すなわち界面ＳｉＧｅＯ層を形成することができる最初の接合前アニール・ステップを含む。本発明はまた、ＳＧＯＩ基板及びこれを含む構造体も提供する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＳｉＧｅオン・インシュレータ基板を形成する方法であって、
犠牲基板上に配置された完全に緩和されたＳｉＧｅ層を含む構造体の上に低温酸化物を形成するステップと、
第１の温度で前記低温酸化物を含む前記構造体に第１のアニールを行い、該低温酸化物と前記ＳｉＧｅ層との間にＳｉ、Ｇｅ及びＯの元素を含む界面層を形成するステップと、
前記完全に緩和されたＳｉＧｅ層内に注入領域を形成するステップと、
前記低温酸化物を半導体基板の表面に接合するステップであって、前記低温酸化物の露出面と前記半導体基板との間に接合部を形成するための接触接合と、前記接合部を強化するために第２の温度で行われる第２のアニールと、前記完全に緩和されたＳｉＧｅ層内の前記注入領域における分離を生じさせ、前記犠牲基板と該完全に緩和されたＳｉＧｅ層の一部を除去するために、前記第２の温度より高い第３の温度で行われる第３のアニールとを含む、ステップと、
前記半導体基板、該半導体基板上に配置された前記低温酸化物、及び約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する前記完全に緩和されたＳｉＧｅ層を含むＳｉＧｅオン・インシュレータ（ＳＧＯＩ）を形成するために、前記第３の温度より高い第４の温度で前記構造体を再アニールするステップであって、該低温酸化物及び該完全に緩和されたＳｉＧｅ層は、前記界面層によって分離される、ステップと
を含む方法。
【請求項２】
前記完全に緩和されたＳｉＧｅ層は、９０％より大きい測定緩和値を有する、請求項１に記載の方法。
【請求項３】
前記完全に緩和されたＳｉＧｅ層は、下部傾斜部分及び上部緩和バッファ部分からなる、請求項１に記載の方法。
【請求項４】
前記下部傾斜部分は、前記犠牲基板の表面の近くの１０原子％又はそれより小さいＧｅを有する低Ｇｅ含有量領域と、Ｇｅ含有量が段階的に増大する中間領域と、２５原子％より大きいＧｅ含有量を有する上部領域とを含む、請求項３に記載の方法。
【請求項５】
前記完全に緩和されたＳｉＧｅは、超高真空化学気相成長又は急速加熱化学気相成長を含む堆積プロセスによって形成される、請求項１に記載の方法。
【請求項６】
前記低温酸化物を形成する前に、前記完全に緩和されたＳｉＧｅに、約１ｐｓｉから約２ｐｓｉまでの低い力を含む化学機械研磨プロセスが施される、請求項１に記載の方法。
【請求項７】
前記化学機械研磨プロセスは、１０ｎｍより少ないピーク・ツー・ピーク粗さと、約５００ｎｍから約１０００ｎｍまでの厚さとを有する、滑らかで薄層化されたＳｉＧｅ層をもたらす、請求項６に記載の方法。
【請求項８】
前記化学機械研磨プロセスを続行する洗浄ステップをさらに含む、請求項６に記載の方法。
【請求項９】
前記洗浄ステップは、前記完全に緩和されたＳｉＧｅ層に粒子のない表面を与える、請求項８に記載の方法。
【請求項１０】
前記低温酸化物を形成する前記ステップは、約４５０℃又はそれより低い温度で行われる堆積プロセスを含む、請求項１に記載の方法。
【請求項１１】
前記低温酸化物を形成するより前に高温酸化物を形成するステップをさらに含み、前記高温酸化物は、５００℃より高い温度で行われる堆積プロセスを用いて形成される、請求項１に記載の方法。
【請求項１２】
前記第１のアニールは、約３００分から約１０００分までの時間、約６００℃から約７００℃までの温度で行われる、請求項１に記載の方法。
【請求項１３】
前記注入領域を形成する前記ステップは、水素イオン注入プロセスを含む、請求項１に記載の方法。
【請求項１４】
各々の材料上に親水性表面が形成される前記接合ステップの前に、前記低温酸化物及び前記半導体基板を洗浄するステップをさらに含む、請求項１に記載の方法。
【請求項１５】
前記接触接合は、公称室温で行われる、請求項１に記載の方法。
【請求項１６】
前記第２の温度は、約２２５℃から約３５０℃までである、請求項１に記載の方法。
【請求項１７】
前記第３の温度は、約４８５℃から約５５０℃までである、請求項１に記載の方法。
【請求項１８】
前記第４の温度は、約６００℃から約７００℃までである、請求項１に記載の方法。
【請求項１９】
前記第２のアニール及び第３のアニールは、真空を破ることなく行うことができる、請求項１に記載の方法。
【請求項２０】
前記第２の温度は前記第３の温度より低く、前記第１の温度は、前記第３の温度より高いが、前記第４の温度と等しいか又はこれより高い、請求項１に記載の方法。
【請求項２１】
前記再アニール・ステップ後に行われる薄層化ステップをさらに含む、請求項１に記載の方法。
【請求項２２】
前記薄層化ステップは、化学機械研磨、イオンビーム・エッチング、又は高圧酸化及び湿式エッチングの組み合わせを含む、請求項２１に記載の方法。
【請求項２３】
前記再アニール・ステップ後、前記完全に緩和されたＳｉＧｅ層の上に歪み半導体層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項２４】
前記歪み半導体層を形成する前に、緩和されたＳｉＧｅ層が再成長される、請求項２３に記載の方法。
【請求項２５】
半導体基板と、
前記半導体基板上に配置された埋込み酸化物層と、
前記埋め込み酸化物層の上に配置された、約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層であって、該埋め込み酸化物層及び前記ＳｉＧｅ層は、Ｓｉ、Ｇｅ及びＯの元素を含む界面層によって分離される、完全に緩和されたＳｉＧｅ層と
を備えるＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板。
【請求項２６】
前記完全に緩和されたＳｉＧｅ層は、９０％より大きい測定緩和値を有する、請求項２５に記載のＳＧＯＩ基板。
【請求項２７】
前記界面層は、約１０ｎｍから約５０ｎｍまでの厚さを有する、請求項２５に記載のＳＧＯＩ基板。
【請求項２８】
前記完全に緩和されたＳｉＧｅ層は、約５ｎｍから約５０ｎｍまでの厚さを有する、請求項２５に記載のＳＧＯＩ基板。
【請求項２９】
前記埋込み酸化物は低温酸化物を含む、請求項２５に記載のＳＧＯＩ基板。
【請求項３０】
前記埋込み酸化物は、低温酸化物及び高温酸化物のスタックを含む、請求項２５に記載のＳＧＯＩ基板。
【請求項３１】
ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板の上に配置された歪み半導体層であって、前記ＳＧＯＩ基板は、半導体基板、前記半導体基板上に配置された埋込み酸化物層、及び、前記埋め込み酸化物層の上に配置された、約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層を含み、該埋込み酸化物層及び前記完全に緩和されたＳｉＧｅ層は、Ｓｉ、Ｇｅ及びＯの元素を含む界面層によって分離される、歪み半導体層
を備える半導体構造体。
【請求項３２】
前記完全に緩和されたＳｉＧｅ層は、９０％より大きい測定緩和値を有する、請求項３１に記載の半導体構造体。
【請求項３３】
前記界面層は、約１０ｎｍから約５０ｎｍまでの厚さを有する、請求項３１に記載の半導体構造体。
【請求項３４】
前記完全に緩和されたＳｉＧｅ層は、約５ｎｍから約５０ｎｍまでの厚さを有する、請求項３１に記載の半導体構造体。
【請求項３５】
前記埋込み酸化物は低温酸化物を含む、請求項３１に記載の半導体構造体。
【請求項３６】
前記埋込み酸化物は、低温酸化物及び高温酸化物のスタックを含む、請求項３１に記載の半導体構造体。
【請求項３７】
前記歪み半導体上に配置された少なくとも１つのＣＭＯＳデバイスをさらに備える、請求項３１に記載の半導体構造体。
【請求項３８】
前記少なくとも１つのＣＭＯＳデバイスはＦＥＴである、請求項３７に記載の半導体構造体。
【請求項３９】
前記歪み半導体層及び前記完全に緩和されたＳｉＧｅ層は、同一の表面結晶配向を有する、請求項３１に記載の半導体構造体。
【請求項４０】
前記表面結晶配向は、（１００）、（１１１）、又は（１１０）を含む、請求項３９に記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板の製造に関し、より具体的には、ほぼ欠陥のない高Ｇｅ含有量（２５原子％より大きい）のＳＧＯＩ基板及びその製造方法に関する。本発明の方法は、Ｓｉ、Ｇｅ及びＯの元素を含む界面接合層を形成することができるウェハ接合技術を含む。界面接合層は、ここでは界面ＳｉＧｅＯ層と呼ばれる。
【背景技術】
【０００２】
歪みシリコンは、バルク・シリコンと比較すると、電子及び正孔両方のキャリア移動度を増大させ得ることが、当業者には公知である。さらに、移動度の増大の程度は、歪みシリコン層における歪みレベルに大きく依存している。すなわち、与えられる「引っ張り」歪みが大きい程、移動度の増大も大きくなる。引っ張り歪みをシリコン層に加える又は生じさせる最も一般的な方法は、一般に、バルク・シリコンと比べてより大きい格子定数を有する緩和ＳｉＧｅ層である、下にあるシリコン・ゲルマニウム（ＳｉＧｅ）バッファ層を用いるものである。したがって、下にあるＳｉＧｅバッファ層のＧｅ含有量を増大させ、ＳｉＧｅバッファ層の格子定数を増大させることによって、２つの層間のより大きい格子不整合のために、シリコン層により大きい「引っ張り」歪みを与えることができる。
【０００３】
シリコン・オン・インシュレータ（ＳＯＩ）基板上に製造される金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスは、ソース／ドレイン接合部のより低い寄生容量、減少した短チャネル効果及びより良好なデバイス分離のために、バルクＳｉウェハ上に形成されるものより最大２５％−３５％良好な性能を持ち得ることも公知である。このことは、例えば、非特許文献１において報告される。したがって、これらの２つの効果を組み合わせて、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板上に増大されたキャリア移動度を有する歪みシリコン層を生成し、さらに高いデバイス性能向上を達成することが望ましい。
【０００４】
【特許文献１】米国特許第６，５２４，９３５号明細書
【非特許文献１】Ｇ．Ｇ．Ｓｈａｈｉｄｉ著、「ＳＯＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＧＨｚ  Ｅｒａ」、ＩＢＭ  Ｊ．Ｒｅｓ．＆Ｄｅｖ．、第４６巻、ｐｐ．１２１−１３１（２００２年）
【非特許文献２】Ｔ．Ｍｉｚｕｎｏ他著、「Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｔｒａｉｎｅｄ−Ｓｉ  ｐ−ＭＯＳＦＥＴｓ  ｏｎ  ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｓｕｂｓｔｒａｔｅｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  ＳＩＭＯＸ  Ｔｅｃｈｎｏｌｏｇｙ」、ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．、ｐｐ．９３４−９３６（１９９９年）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この従来の方法は、ＳＧＯＩ上の歪みシリコンのこの相乗的な組み合わせから最良のデバイス性能を獲得しようとして、２つの大きな問題又は課題に直面する。１つの課題は、格子定数がＧｅ含有量の値によって厳密に決定され、緩和度に左右されないように、高Ｇｅ含有量を有する完全に緩和されたＳｉＧｅバッファ層を生成する能力である。他の方法では、シリコン層に与えられる「引っ張り」歪みは、所望されるほど高くならない。さらに、部分的に緩和されたＳｉＧｅバッファの場合には、与えられた歪みが、望ましくない後の熱処理又は統合ステップのために、容易に変動又は変化することがある。
【０００６】
第２の課題は、高Ｇｅ含有量を有する、ほぼ欠陥のないＳＧＯＩ基板を生成する能力であり、これは、対処がより困難な問題である。熱混合された（ＴＭ）ＳＧＯＩは、ＳＧＯＩ基板を生成するための代替的な手法を提供したが、一般的に、ＴＭ−ＳＧＯＩウェハ上に形成されたＳｉＧｅ層は、部分的に緩和されたものであり、すなわち、せいぜい約５０％から６０％まで混合されたものであり、今のところ、９０％より大きい緩和を有する完全に緩和されたＳｉＧｅ層を達成していない。
【０００７】
同様に、代替的なＳＩＭＯＸ手法によって生成されるＳＧＯＩ基板の準備において、同じ問題に遭遇した。例えば、非特許文献２を参照されたい。
【０００８】
最近では、ウェハ接合技術によって、完全に緩和されたＳｉＧｅバッファ層をハンドル・ウェハに転写できることが実証された。Ｄ．Ｆ．Ｃａｎａｐｅｒｉ他への特許文献１を参照されたい。しかしながら、この従来技術のプロセスで準備された接合ＳＧＯＩウェハは、特にＧｅ含有量が２５原子（ａｔ．）％より大きい高Ｇｅ含有量のＳＧＯＩウェハの場合に、ブリスター、気泡、ボイド等のような、接合によって生じる種々の欠陥に依然として悩まされる。
【課題を解決するための手段】
【０００９】
本発明は、低温ウェハ接合技術を用いて、約２５原子％より大きい高Ｇｅ含有量を有するＳｉＧｅ層を含むほぼ欠陥のないＳＧＯＩ基板を達成する方法を説明する。「ほぼ欠陥のない」という用語は、約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで、又はそれより少ない、ミスフィット、スレッド欠陥、マイクロツイン、スタック欠陥及び他の欠陥を含む欠陥密度を有するＳｉＧｅ層を示すために用いられ、最初のＳｉＧｅバッファによって求められる。現在のところ、１０３−１０４欠陥／ｃｍ２の範囲の低欠陥密度を有する高含有量ＳｉＧｅバッファを成長させるために、高温ＲＴ−ＣＶＤ成長技術が開発されている。本出願において説明されるウェハ接合プロセスは、ＳｉＧｅ層と酸化物との間に、Ｓｉ、Ｇｅ及びＯの元素を含む接合界面、すなわち界面ＳｉＧｅＯ層を形成することができる最初の接合前アニール・ステップを含み、この最初の接合前アニール・ステップは、接合が引き起こす何らかの欠陥をほぼ削除するか又は減少させ、ＳＧＯＩ基板の接合歩留まりを増大させる。
【００１０】
具体的には、堆積された低温酸化物の層（後に、埋込み酸化物すなわちＢＯＸとして働く）で覆われた最初の高Ｇｅ含有量ＳｉＧｅウェハに適切な熱アニール・ステップを施すことによって、本発明において、ＳｉＧｅ層と低温酸化物との間にＳｉＧｅＯの薄い層又はＳｉ／Ｇｅ酸化物の混合物を含む接合界面が形成される。この互いによく混じり合ったＳｉＧｅＯ層又は酸素富化ＳｉＧｅＯ層、すなわち接合界面又は界面ＳｉＧｅＯ層は、緻密化ステップの際、欠陥を閉じ込めるための、或いは、揮発性ガス又は残留物（水酸基、水素、酸素等のような）がＢＯＸ層又は接合ＢＯＸ／ＳｉＧｅ界面のいずれからＳｉＧｅ膜内に浸透するのを防ぐための、ゲッタリング層として働くと考えられ、これにより、閉じ込められた残りの揮発性種による何らかの望ましくないブリスタリングを減少又は除去することができる。
【００１１】
さらに、接合界面層、すなわち界面ＳｉＧｅＯ層はさらに、次の接合後アニール及びウェハ分割アニール・ステップの間、水素が、高濃度領域（スマートカット領域の）からＳｉＧｅ／ＢＯＸ界面に拡散又は移動するのを抑制するように働くことができる。このようなアニール・ステップが実施されず、このような界面層が存在しない場合には、高Ｇｅ含有量の層を有する接合されたＳＧＯＩは、一般に、ウェハ接合プロセスにおける低い歩留まりと関連したひどいブリスタリング、気泡及びボイドを生成する問題に悩む。それにもかかわらず、アニールの温度及び時間を調整することによって、界面ＳｉＧｅＯ層の厚さを調整することが可能である。
【００１２】
大まかに言うと、本発明の方法は、
犠牲基板上に配置された完全に緩和されたＳｉＧｅ層を含む構造体の上に低温酸化物を形成するステップと、
第１の温度で低温酸化物を含む構造体に第１のアニールを行い、低温酸化物とＳｉＧｅ層との間にＳｉ、Ｇｅ及びＯの元素を含む界面層を形成するステップと、
完全に緩和されたＳｉＧｅ層内に注入領域を形成するステップと、
低温酸化物を半導体基板の表面に接合するステップであって、低温酸化物の露出面と半導体基板との間に接合部を形成するための接触接合と、接合部を強化するために第２の温度で行われる第２のアニールと、完全に緩和されたＳｉＧｅ層内の注入領域において分離を生じさせ、犠牲基板と完全に緩和されたＳｉＧｅ層の一部を除去するために、第２の温度より高い第３の温度で行われる第３のアニールとを含む、ステップと、
半導体基板、該半導体基板上に配置された低温酸化物、及び約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層を含むＳｉＧｅオン・インシュレータ（ＳＧＯＩ）を形成するために、第３の温度より高い第４の温度で構造体を再アニールするステップであって、低温酸化物及び完全に緩和されたＳｉＧｅ層は、界面層によって分離される、ステップと
を含む。
【００１３】
幾つかの実施形態においては、再アニール・ステップ後、完全に緩和されたＳｉＧｅ層を滑らかにし、薄層化することができる。本発明のさらに別の実施形態においては、再アニール・ステップ後、薄いＳｉＧｅバッファ層を完全に緩和されたＳｉＧｅ層の上に成長させ、歪み半導体層をその上に形成することができる。代替的に、再アニール・ステップ後、完全に緩和されたＳｉＧｅ層上に歪みＳｉ又はＳｉＧｅ半導体層を直接形成することができる。当該技術分野に公知の従来のＣＭＯＳ処理ステップを用いて、歪み半導体層の上に、ｎＦＥＴ又はｐＦＥＴのような少なくとも１つの相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成することができる。
別の実施形態においては、低温酸化物を形成する前に、完全に緩和されたＳｉＧｅ層上に高温酸化物が形成される。
【００１４】
上述の処理ステップに加えて、本発明はまた、
半導体基板と、
半導体基板上に配置された埋込み酸化物層と、
埋め込み酸化物層の上に配置された、約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層であって、埋め込み酸化物層及びＳｉＧｅ層は、Ｓｉ、Ｇｅ及びＯの元素を含む界面層によって分離される、完全に緩和されたＳｉＧｅ層と
を含むＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を提供する。
【００１５】
本発明はまた、
ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板の上に配置された歪み半導体層であって、ＳＧＯＩ基板は、半導体基板、該半導体基板上に配置された埋込み酸化物層、及び、埋め込み酸化物層の上に配置された、約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層を含み、埋込み酸化物層及び完全に緩和されたＳｉＧｅ層は、Ｓｉ、Ｇｅ及びＯの元素を含む界面層によって分離される、歪み半導体層を含む、半導体構造体を提供する。
【００１６】
ＳｉＧｅ層と関連して用いられる「完全に緩和された」という用語は、９０％より大きい測定された緩和値を有するシリコン・ゲルマニウムの層を示すことが留意される。本発明の完全に緩和されたＳｉＧｅ層は、９５％より大きい測定された緩和値を有することがより好ましい。
【発明を実施するための最良の形態】
【００１７】
ここで、本出願に添付する次の説明及び図面を参照して、ほぼ欠陥のない高Ｇｅ含有量のＳＧＯＩ基板及びその製造方法を提供する本発明をより詳細に説明する。図１−図５及び図６に示される図面は、説明のために提供されるものであり、よって、これらの図面は縮尺通りに描かれていないことが留意される。
【００１８】
最初に、本発明に用いられる最初の構造体１０を示す図１を説明する。最初の構造体１０は、犠牲基板１２の表面上に配置された、結晶構造であり、かつ、完全に緩和されたＳｉＧｅ層１４を含む。犠牲基板１２は、半導体材料、絶縁材料又は導電性材料、好ましくは半導体材料又は絶縁材料、さらにより好ましくは半導体材料を含む、いずれかのタイプの材料を含むことができる。犠牲基板１２として用いることができる半導体材料の説明に役立つ実例は、これらに制限されるものではないが、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、及び、例えばＳｉ／ＳｉＧｅ、ＳＯＩ及びＳＧＯＩを含む層状半導体を含む。犠牲基板１２として用いることができる絶縁材料の例は、種々のガラス又はポリマーを含み、犠牲基板１２として用いることができる導電性材料の例は、金属を含む。
【００１９】
本発明によると、ＳｉＧｅ層１４は、犠牲基板１２近傍の最初のＧｅ含有量が低い（１０原子％又はそれより小さい、好ましくは５原子％又はそれより小さい）、変化するＧｅ含有量を含む傾斜層である。次に、Ｇｅ含有量は、ＳｉＧｅ層１４内で段階的な方法で増大され、意図された高Ｇｅ含有量に徐々に達する。「高Ｇｅ含有量」とは、２５原子％より大きい、好ましくは３０原子％より大きい、より好ましくは３５原子％より大きい、さらにより好ましくは４５原子％より大きいＧｅ含有量を有するＳｉＧｅ層を意味する。ＳｉＧｅ層１４の傾斜部分は、例えば、当業者には公知である超高真空化学気相成長（ＵＨＶＣＶＤ）又は急速加熱化学気相成長（ＲＴＣＶＤ）のような、従来の堆積プロセスを用いて形成される。ＳｉＧｅ層１４の傾斜部分は、典型的には、約１００ｎｍから１５００ｎｍまでの厚さを有する。
【００２０】
目標Ｇｅ含有量が達成された後、厚い上部緩和ＳｉＧｅバッファ部分が、傾斜部分の上に形成され、図１に示されるＳｉＧｅ層１４を提供する。ＳｉＧｅ層１４の緩和バッファ部分は、当業者に周知の、例えばＵＨＶＣＶＤ又はＲＴＣＶＤのような堆積プロセスを用いて形成される。ＳｉＧｅ層１４の上部緩和バッファ部分は、典型的には、約５００ｎｍから３０００ｎｍまでの厚さを有する。
【００２１】
上述のように形成されるＳｉＧｅ層１４は、高Ｇｅ含有量（２５原子％より大きい）を有する高度に緩和された（９０％より大きい）層である。ＳｉＧｅ層１４の厚さは、傾斜部分と上部緩和ＳｉＧｅバッファ部分の総厚である。一般に、上に与えられた数を用いて、ＳｉＧｅ層１４は、約１μｍから約５μｍまでの厚さを有する。図１において、異なる部分（すなわち、下部の傾斜部分及び上部の緩和ＳｉＧｅバッファ部分）は、特に示されていないことが留意される。示される場合には、犠牲基板１２の表面近傍の、ＳｉＧｅ層１４の下部は、低Ｇｅ含有量領域からなり、該低Ｇｅ含有量領域の上方の領域は、Ｇｅ含有量が段階的に増大する領域からなり、Ｇｅ含有量が増大した階段状部分の上方の上部は、緩和ＳｉＧｅバッファ領域からなる。
【００２２】
一般に、ＳｉＧｅ層１４の表面は粗く、４０ｎｍから１００ｎｍまでの範囲のピーク・ツー・ピーク粗さＲｍａｘを有するので、本発明のこの時点で、ＳｉＧｅ層１４を滑らかにし、薄層化するために、一般に、化学機械研磨（ＣＭＰ）のような平坦化プロセスが必要とされる。したがって、ここで、図１に示される構造体に、ＳｉＧｅ層１４を滑らかにし、薄層化することができるＣＭＰプロセスを施すことができる。平坦化プロセスの際に、次の洗浄ステップにおいて従来のＣＭＰプロセスによって生成される粒子を除去する困難をもたらす組み込まれた粒子の問題を減少させる又は除去するために、本発明においては、従来のものではない約１ｐｓｉから２ｐｓｉまでの非常に低い力が用いられる。上述のように、平坦化ステップは、ＳｉＧｅ層１４が、滑らかであり、すなわち１０ｎｍより小さいＲｍａｘを有し、かつ、薄い、すなわち約５００ｎｍから約１０００ｎｍまでの厚さを有する構造体を提供する。
【００２３】
平坦化プロセスの後、構造体１０、特に層１４は、一般に、ＳｉＧｅ層１４の表面から不要な粒子を除去することができる洗浄ステップを受ける。不要な粒子は、上述のＣＭＰプロセスで生成される。任意の洗浄プロセスを用いることができるが、本発明においては、修正されたＲＣＡ湿式洗浄プロセスが用いられる。修正されたＲＣＡプロセスは、成分比が１：１：５であるＮＨ４ＯＨ（水酸化アンモニウム）、Ｈ２Ｏ２（過酸化水素）及び脱イオン水（ＤＩ）の組み合わせを使用する。５０℃−６０℃で加熱されるこの組み合わせは、ＳｉＧｅバッファ・ウェハ上にあるＣＭＰで残った残留物（粒子を含む）を完全に洗浄することができる。水酸基で終了する親水性表面を形成できるので、本発明において、修正されたＲＣＡ洗浄プロセスは、好ましいものである。洗浄プロセスは、単一の洗浄ステップを含むことができるが、多数の洗浄ステップが好ましい。
【００２４】
十分にクリーンであり、粒子のないＳｉＧｅ表面を準備した後、ＳｉＧｅ層１４の上に低温酸化物１６が形成される。本発明において、低温酸化物１６は、ＳｉＧｅ層１４上に直接形成することができ、又は、高温酸化物を最初に形成し、次に、該高温酸化物上に低温酸化物１６を形成することができる。低温酸化物１６は、その両方が当業者には公知であるプラズマ強化化学気相成長（ＰＥＣＶＤ）法又は低圧化学気相成長（ＬＰＣＶＤ）法のいずれかによって形成される。低温酸化物は、約４５０℃又はそれより低い堆積温度で形成される。本発明のこの時点で形成される低温酸化物(low temperature oxide)（以下、ＬＴＯ）１６は、典型的には、約２００ｎｍから約４００ｎｍまでの範囲に及ぶ厚さを有する。ＬＴＯ１６が、約２８０ｎｍから約３２０ｎｍまでの厚さを有することがより好ましい。当業者に周知のように、ＬＴＯは、アモルファス結晶構造を有するものとして特徴付けられる。
【００２５】
高温酸化物（high temperature oxide、ＨＴＯ）が用いられるとき、最初にＨＴＯが形成され、続いてＬＴＯ１６が形成される。ＨＴＯが形成されるこれらの実施形態において、ＨＴＯは、急速加熱化学気相成長法、又は堆積温度が５００℃より高い任意の他の堆積プロセスによって形成される。存在する場合には、ＨＴＯは、典型的には、約５ｎｍから約３０ｎｍまでの範囲に及ぶ厚さを有する。ＨＴＯは、約１０ｎｍから約２０ｎｍまでの厚さを有することがより好ましい。当業者に周知のように、ＨＴＯは、約５ｎｍより薄い特定の臨界厚さの結晶酸化物とすることができる。
【００２６】
本発明の図面において、ＨＴＯ層は図示されていないことに留意すべきである。ＨＴＯ層が存在する実施形態において、ＨＴＯは、ＳｉＧｅ層１４と上にあるＬＴＯ１６との間に配置される。ＨＴＯの存在は、後に形成される界面接合層の厚さの調整に役立つ。
【００２７】
次に、ＬＴＯ１６とＳｉＧｅ層１４との間に界面接合層１８を形成することができる第１のアニール・ステップが、第１のアニール温度Ｔ１で行われる。ＨＴＯが存在する実施形態において、界面接合層１８は、ＨＴＯ／ＬＴＯスタックとＳｉＧｅ層１４との間に配置される。本発明によると、界面接合層１８は、Ｓｉ、Ｇｅ及びＯの元素を含む。したがって、界面層１８は、ここではＳｉＧｅＯ層と呼ばれる。
【００２８】
本発明に用いられる第１のアニール・ステップは、約３００分から約１０００分までの時間、約６００℃から約７００℃までの温度Ｔ１で行われる。界面層１８を形成する第１のアニール・ステップは、約４５０分から約８００分までの時間、約６２０℃から約６３０℃までの温度Ｔ１で行われることがより好ましい。第１のアニール・ステップは、典型的には、Ｈｅ、Ｎ２、Ａｒ、Ｋｒ、Ｎｅ、Ｘｅ、又はこれらの混合物を含む不活性環境内で行われる。代替的に、Ｎ２及びＨ２の混合物を含む形成ガスを用いることもできる。第１のアニールは、単一のランプアップ速度を用いて単一の目標温度で行うことができ、或いは、様々なランプ速度及びソーク時間を用いる様々なランプ・サイクル及びソーク・サイクルを用いることもできる。
【００２９】
第１のアニールはまた、ＬＴＯ１６内部の過剰の水酸基及び揮発性ガスを追い出すためだけでなく、ＬＴＯ１６の緻密化にも役立つ。アニール温度を調整すること、及び／又は、アニール時間を変えることによって、界面層１８の厚さを調整することができる。典型的には、本発明の第１のアニール・ステップによって形成される界面層１８は、約１０ｎｍから約５０ｎｍまでの厚さを有し、約２５ｎｍから約３５ｎｍまでの厚さがより典型的である。
【００３０】
上記の特徴に加えて、界面層１８は、ほぼ低欠陥で高品質のＳＧＯＩ基板の形成を保証するために、ここで以下に言及される接合後アニール及び分割アニールの間、ＳｉＧｅ層１４からのあらゆるガス放出を停止させるのに重要である。本質的に、界面層１８は、構造欠陥及びあらゆる残留ガスを「ゲッタリング」し、ＳｉＧｅ層１４とＬＴＯ１６との間により強くより安定した界面を促進する助けとなる。第１のアニール・ステップ後に形成される結果物としての構造体が、例えば、図２に示される。
【００３１】
次に、図３に示されるように、ＳｉＧｅ層１４の領域内に注入領域２０が形成される。注入領域２０は、Ｈ２＋のようなＨイオン２２を、ＬＴＯ１６、界面層１８を通して、ＳｉＧｅ層１４内に注入することによって形成される。注入領域２０は、ＳｉＧｅ層１４の上面の下方約２００ｎｍから約５００ｎｍまでの深さに位置するピーク・イオン濃度を有する。注入領域２０は、水素イオンの注入によって形成される。注入条件は、ＳｉＧｅ層１４の厚さによって変わり得る。注入領域２０を形成するのに用いられる典型的な注入条件は、次のとおり、すなわち約６０ＫｅＶから約１５０ＫｅＶまでのイオン・エネルギー及び約３Ｅ１６原子／ｃｍ２から約５Ｅ１６原子／ｃｍ２までの水素イオン・ドーズ量である。より典型的には、注入領域２０は、約１２０ＫｅＶから約１２５ＫｅＶまでのエネルギー及び約３．５Ｅ１６原子／ｃｍ２から約４．５Ｅ１６原子／ｃｍ２までの水素イオン・ドーズ量で行われるイオン注入プロセスを用いて形成される。
【００３２】
次に、別のＣＭＰステップを用いて、ＬＴＯ１６の厚さを、当業者によって選択することができる所望の厚さの値まで削減することができる。典型的には、大部分のタイプのデバイスについては、本発明のこの時点で、ＬＴＯ１６は、約１００ｎｍから約２００ｎｍまでの厚さまで削減され、約１４０ｎｍから約１６０ｎｍまでの厚さがより典型的である。本方法のこの時点で行われるＣＭＰプロセスは、ウェハ接合のための典型的な表面要件を満たす、すなわち二乗平均平方根（root mean square）粗さＲｒｍｓが０．５より小さい、滑らかなＬＴＯ表面を達成する働きもする。ＣＭＰプロセスの後、上述のようなさらなる洗浄ステップを用いて、ＬＴＯ１６の滑らかな表面を洗浄することができる。
【００３３】
次に、図３に示される構造体が、半導体基板２４に接合され、例えば、図４に示される構造体を提供する。図示されるように、図３に示される露出したＬＴＯの表面が、半導体基板２４の表面に接合される。半導体基板２４は、犠牲基板１２として用いることができる上述の半導体材料の１つを含む。接合ステップは、最初に、半導体基板２４の表面をＬＴＯ１６の表面と密接に接触させるステップを含む。接触ステップの間及び／又は接触ステップ後、外圧を加えることができる。
【００３４】
接触、よって最初の接合は、室温で行われる。「室温」とは、約１８℃から約４０℃までの温度を意味する。接合プロセスの前、ＬＴＯ１６に接合される半導体基板２４の表面に、上述の修正されたＲＣＡ洗浄プロセスのような洗浄プロセスが施される。修正されたＲＣＡ洗浄プロセスは、水酸基で終わる親水性表面を形成することが留意される。ＬＴＯ１６及び半導体基板２４両方の上に親水性表面を形成することは、２つの層間の接合を容易にする助けとなる。具体的には、水素結合を形成し、次により強いシロキサン結合を形成することによって、これらの接合面（ＬＴＯ１６及び半導体基板２４）において接合が容易になる。
【００３５】
接触接合を含む最初の接合プロセスの後、接合プロセスは、この接合後アニール（すなわち、第２のアニール）中に達成される接合部を強化する前に、注入領域２０において水素誘発クラックの伝播が生じるのを防ぐ、相対的に低い温度Ｔ２で行われる接合後アニール（すなわち、第２のアニール・ステップ）をさらに含む。典型的には、第２のアニール・ステップは、約５時間から約３０時間までの時間、約２２５℃から約３５０℃までの温度Ｔ２で行われる。第２のアニール・ステップは、約１６時間から約２４時間までの時間、約２５０℃から約３００℃までの温度Ｔ２で行われることがより典型的である。このアニール・ステップは、上述の環境の１つにおいて行われ、異なるランプアップ速度、ソーク・サイクル及び冷却速度を含む種々の加熱法を用いることもできる。
【００３６】
接合を強化する第２のアニール・ステップに続いて、水素誘起オズワルド熟成効果（hydrogen inducedOswald ripen effect）が生じることを可能にするように、すなわち、注入領域２０の面においてＳｉＧｅ層１４のクラックが形成されるように、Ｔ２より高い温度Ｔ３で第３のアニール・ステップが行われる。すなわち、Ｔ３は、ＳｉＧｅ層１４の部分と下にある犠牲基板１２を構造体から分離すなわち分割することができる注入領域２０のクラックを形成する温度である。分離プロセスを助けるために、かみそりの刃又は他の同様の手段を用いることもできる。結果物としての構造体が、例えば、図５に示される。
【００３７】
典型的には、第３のアニール・ステップ（分割アニールと呼ぶことができる）は、約４時間から約６時間までの時間、約４８５℃から５５０℃までの温度Ｔ３で行われる。第３のアニール・ステップは、約４．５時間から約５．５時間までの時間、約４９５℃から約５０５℃までの温度Ｔ３で行われるのが、より典型的である。この第３のアニール・ステップは、上述の環境の１つにおいて行われ、異なるランプアップ速度、ソープ・サイクル及び冷却速度を含む種々の加熱法を用いることもできる。
【００３８】
本発明によると、接合された対を強化するための温度Ｔ２は、構造体の分割をもたらすための温度Ｔ３より低い。さらに、ＬＴＯ１６と完全に緩和されたＳｉＧｅ層１４との間の接合界面を形成するのに用いられる温度Ｔ１は、分割温度Ｔ３より高い。また、温度Ｔ１は、Ｔ４（以下に説明される）と等しいか又はこれより高い。
【００３９】
Ｔ３より高い第４の温度Ｔ４で行われる再アニール・ステップを行い、層間の接合をさらに強化することができる。本発明において行われる再アニール・ステップすなわち第４のアニールは、典型的には、約１時間から約１０時間までの時間、約６００℃から約７００℃までの温度Ｔ４で行われる。第４のアニール・ステップは、約７．５時間から約８．５時間までの時間、約６２０℃から約６３０℃までの温度Ｔ４で行われることがより典型的である。この第４のアニール・ステップは、上述の環境の１つにおいて行われ、異なるランプアップ速度、ソープ・サイクル及び冷却速度を含む種々の加熱法を用いることもできる。
【００４０】
第２及び第３のアニール・ステップは、同じアニール・チャンバ内の真空を破ることなく行うことができることに留意されたい。代替的に、必要に応じて、異なるアニール・チャンバにおいて、第２のアニール、第３のアニール及び第４のアニールを行うことができる。
【００４１】
本発明のこの時点において、分割プロセスの後に残るＳｉＧｅ層１４に、ＣＭＰ、イオンビーム・エッチング、又は高圧酸化及び湿式エッチング・プロセスを用いてＳｉＧｅ層１４を所望の最終的な厚さまで薄層化する、薄層化ステップを施すことができる。典型的には、ＳｉＧｅ層１４の所望の最終的な厚さは、約５ｎｍから５０ｎｍまでであり、約１０ｎｍから約２５ｎｍまでの所望の最終的な厚さがより典型的である。薄層化する前に、上述の非常に低い力のＣＭＰプロセスを用いて、残りのＳｉＧｅ層１４の表面を滑らかにすることができる。
【００４２】
上記の処理ステップは、半導体基板２４、該半導体基板２４上に配置された低温酸化物１６、及び、約１０４欠陥／ｃｍ２から約１０５欠陥／ｃｍ２まで又はそれより少ない欠陥密度と、低温酸化物１６の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層１４を含む、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板２６を提供する（図５を参照されたい）。図示されるように、界面層１８は、低温酸化物１６と完全に緩和された層ＳｉＧｅ層１４との間に依然として存在する。ＬＴＯ１６は、最終的なＳＧＯＩ基板２６の埋込み絶縁層であることに留意されたい。
【００４３】
図６は、歪み半導体層２８がＳｉＧｅ層１４上に形成されるか、又は代替的に、歪み半導体層２８が形成される前に、層１４と同じＧｅ含有量又は異なるＧｅ含有量を有する薄い（約１０ｎｍ又はそれより薄いオーダーの）再成長されたＳｉＧｅ層を形成することができる、さらに別の処理ステップを示す。再成長されたＳｉＧｅ層は、上述のように形成される。Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ等から構成することができる歪み半導体層２８は、エピタキシャル成長法によって形成される。本発明のこの時点で形成される歪み半導体層２８は、典型的には、約２ｎｍから約２０ｎｍまでの厚さを有し、約３ｎｍから約１０ｎｍまでの厚さがより典型的である。
【００４４】
層１４、よって歪み半導体層２８の表面結晶配向は、（１００）、（１１０）、（１１１）、又はいずれかの他の同様の結晶配向とすることができることに留意すべきである。
次に、図６に示される構造体の表面上にあるＦＥＴのような、少なくとも１つのＣＭＯＳデバイスを提供するために、従来のＣＭＯＳ処理ステップを行うことができる。
【００４５】
以下の実施例は、ほぼ欠陥がない高Ｇｅ含有量のＳＧＯＩ基板を形成するのに用いられる本発明の方法を例証するために提供される。
【実施例】
【００４６】
この実施例において、本発明の処理ステップを用いて、ほぼ低欠陥で高Ｇｅ含有量のＳＧＯＩウェハが提供される。このプロセスは、上記に概説した一般的な手順に従うが、本方法のより詳細で特定的な実施を提供する。プロセスは、従来のＲＣＡ湿式洗浄によって洗浄されたバルクＳｉウェハで開始する。次に、従来の堆積プロセスを用いて、バルクＳｉウェア上に傾斜されたＳｉＧｅバッファ層が堆積される。ＳｉＧｅバッファ層の総厚は、約１．５μｍから２．０μｍまでである。ＳｉＧｅバッファ層の表面を滑らかにし、同時にバッファ層の厚さを、数百ナノメートルの量まで減少させるために、約１．５ｐｓｉの低い力を有する化学機械研磨（ＣＭＰ）が用いられた。その後、通常ＣＭＰと関連付けられた従来のブラシ洗浄に加えて、ＣＭＰで残った粒子及び残留物を除去するために、ウェハが、修正されたＲＣＡ溶液の中でさらに数回洗浄された。ウェハが要求される洗浄度に達すると（通常、ウェハ上で粒子スキャナによってカウントされた数十から数百までの粒子が許容可能である）、滑らかにされ、洗浄されたＳｉＧｅ層の上に、約３００ｎｍの厚さを有するＬＴＯが堆積された。高温を必要とする後のプロセス・ステップのガス放出によって生じる欠陥をなくすために、堆積されたＬＴＯを有するウェハが、約８００分間、６２５℃でアニールされた。図７に示されるＴＥＭの断面は、ＬＴＯとＳｉＧｅバッファ層との間に約３０ｎｍから４０ｎｍまでの厚さを有するＳｉＧｅＯ界面酸化物層が形成されたことを示した。図７において、Ｓｉハンドル基板は半導体基板２４であり、ＢＯＸはＬＴＯ１６であり、ＳｉＧｅＯは界面１８であり、ｔ−ＳｉＧｅはＳｉＧｅ層１４であり、残りの層は、示されるように、本出願のＳＧＯＩ基板の上に形成することができる付加的な層である。
【００４７】
次に、約１３０ＫｅＶのエネルギーで、約３．６Ｅ１６原子／ｃｍ２のドーズ量まで、イオン化水素Ｈ２＋が、ウェハにイオン注入された。ＳＩＭＳデータ（図示せず）に基づいて、このエネルギーのイオン化水素は、ＬＴＯ層を貫通し、ＳｉＧｅバッファ層内の約３００ｎｍの深さでピークに達した。水素注入後、接合のための表面条件、すなわちＲｒｍｓ＜０．５ｎｍを満たすように、ＬＴＯ層が研磨され、約１５０ｎｍの設計厚さまで厚さを減少させ、かつ、表面を滑らかにした。ＣＭＰによる粒子状の残留物が、ブラシ洗浄を用いて洗浄され、続いて修正されたＲＣＡ洗浄によって洗浄された。新しい修正されたＲＣＡ洗浄溶液の中で、ＬＴＯ及びＳｉハンドル基板の表面が再洗浄され、２つの表面を接触させる前に、Ｎ２環境において２つの接合表面が乾燥された。
【００４８】
水素結合を共有結合に変換することによってＬＴＯとＳｉウェハとの間の接合を強化するために、接合後アニールが、２０時間、３００℃で行われた。接合された対は、５時間、約５００℃でアニールすることによって分割された。次に、ＳＧＯＩ構造体の完全性をさらに強化するために、転写された層を有するハンドル・ウェハが、８時間、６２５℃でアニールされた。転写されたＳＧＯＩ層を滑らかにするために、ＣＭＰ接触研磨が用いられた。ＣＭＰ又はイオンビーム・エッチングのいずれかによって、最終的なＳＧＯＩの厚さをさらに減少させることができる。
【００４９】
こうしたＳＧＯＩ基板上に形成された歪みＳｉ−ＭＯＤＦＥＴデバイスについて、移動度の実験が行われ、これらの実験の結果が、次のように要約される。
２９５Ｋにおいて：１７４１ｃｍ２／Ｖｓ、１．４６×１０１２ｃｍ−２であり、
２５Ｋにおいて：１６，０６２ｃｍ２／Ｖｓ、１．２６×１０１２ｃｍ−２である。
【００５０】
移動度の実験の結果は、本発明のＳＧＯＩ基板材料を用いて高い移動度を達成できることを実証した。同様に、現在の歪みＳｉ  ＭＯＳＦＥＴデバイスの場合には、２０原子％から５０原子％までのＧｅ含有量を有するＳＧＯＩ基板において、５００ｃｍ２／Ｖｓから１０００ｃｍ２／Ｖｓまでの範囲の電子移動度が実証された。
【００５１】
ｎ−ＭＯＳＦＥＴ又はｎ−ＭＯＤＦＥＴデバイス用途の場合は、増大した電子移動度のために、最終的なＳＧＯＩ構造体の上にエピタキシャル・シリコンを堆積させ、引っ張りによる歪みシリコン層を形成することができる。同様に、ｐ−ＭＯＳＦＥＴ又はｐ−ＭＯＤＦＥＴデバイス用途に適した増大した正孔移動度のために、最終的なＳＧＯＩ構造体の上に高Ｇｅ含有量のＳｉＧｅ層（すなわち、５０％より大きい）を堆積させ、圧縮による歪みＳｉＧｅチャネルを形成することができる。
【００５２】
本発明が、その好ましい実施形態に関して特に示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、上記の変更及び形態及び詳細の他の変更をなし得ることを理解するであろう。したがって、本発明は、説明され例証される正確な形態及び詳細に制限されるものではなく、添付の特許請求の範囲の精神及び範囲内に含まれることが意図される。
【図面の簡単な説明】
【００５３】
【図１】ほぼ欠陥のない、高Ｇｅ含有量のＳＧＯＩ基板を製造するために、本発明に用いられる処理ステップを示す図形的な図（断面図による）である。
【図２】ほぼ欠陥のない、高Ｇｅ含有量のＳＧＯＩ基板を製造するために、本発明に用いられる処理ステップを示す図形的な図（断面図による）である。
【図３】ほぼ欠陥のない、高Ｇｅ含有量のＳＧＯＩ基板を製造するために、本発明に用いられる処理ステップを示す図形的な図（断面図による）である。
【図４】ほぼ欠陥のない、高Ｇｅ含有量のＳＧＯＩ基板を製造するために、本発明に用いられる処理ステップを示す図形的な図（断面図による）である。
【図５】ほぼ欠陥のない、高Ｇｅ含有量のＳＧＯＩ基板を製造するために、本発明に用いられる処理ステップを示す図形的な図（断面図による）である。
【図６】完全に緩和されたＳｉＧｅ層上に歪み半導体層を形成した後の、図５に示されるＳＧＯＩ基板の断面図である。
【図７】本発明の方法を用いて形成されたＳＧＯＩ基板を示す、実際のＴＥＭ断面の顕微鏡写真である。
【図１】
2008512868.tif 000003
【図２】
2008512868.tif 000004
【図３】
2008512868.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成20年2月5日(2008.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳｉＧｅオン・インシュレータ基板を形成する方法であって、
犠牲基板上に配置された完全に緩和されたＳｉＧｅ層を含む構造体の上に低温酸化物を形成するステップと、
第１の温度で前記低温酸化物を含む前記構造体に第１のアニールを行い、該低温酸化物と前記ＳｉＧｅ層との間にＳｉ、Ｇｅ及びＯの元素を含む界面層を形成するステップと、
前記完全に緩和されたＳｉＧｅ層内に注入領域を形成するステップと、
前記低温酸化物を半導体基板の表面に接合するステップであって、前記低温酸化物の露出面と前記半導体基板との間に接合部を形成するための接触接合と、前記接合部を強化するために第２の温度で行われる第２のアニールと、前記完全に緩和されたＳｉＧｅ層内の前記注入領域における分離を生じさせ、前記犠牲基板と該完全に緩和されたＳｉＧｅ層の一部を除去するために、前記第２の温度より高い第３の温度で行われる第３のアニールとを含む、ステップと、
前記半導体基板、該半導体基板上に配置された前記低温酸化物、及び１０４欠陥／ｃｍ２から１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する前記完全に緩和されたＳｉＧｅ層を含むＳｉＧｅオン・インシュレータ（ＳＧＯＩ）を形成するために、前記第３の温度より高い第４の温度で前記構造体を再アニールするステップであって、該低温酸化物及び該完全に緩和されたＳｉＧｅ層は、前記界面層によって分離される、ステップと
を含む方法。
【請求項２】
前記完全に緩和されたＳｉＧｅ層は、９０％より大きい緩和値を有する、請求項１に記載の方法。
【請求項３】
前記完全に緩和されたＳｉＧｅ層は、下部傾斜部分及び上部緩和バッファ部分からなる、請求項１に記載の方法。
【請求項４】
前記下部傾斜部分は、前記犠牲基板の表面の近くの１０原子％又はそれより小さいＧｅを有する低Ｇｅ含有量領域と、Ｇｅ含有量が段階的に増大する中間領域と、２５原子％より大きいＧｅ含有量を有する上部領域とを含む、請求項３に記載の方法。
【請求項５】
前記完全に緩和されたＳｉＧｅは、超高真空化学気相成長又は急速加熱化学気相成長を含む堆積プロセスによって形成される、請求項１に記載の方法。
【請求項６】
前記低温酸化物を形成する前に、前記完全に緩和されたＳｉＧｅに、１ｐｓｉから２ｐｓｉまでの低い力を含む化学機械研磨プロセスが施される、請求項１に記載の方法。
【請求項７】
前記化学機械研磨プロセスは、１０ｎｍより少ないピーク・ツー・ピーク粗さと、５００ｎｍから１０００ｎｍまでの厚さとを有する、滑らかで薄層化されたＳｉＧｅ層をもたらす、請求項６に記載の方法。
【請求項８】
前記化学機械研磨プロセスを続行する洗浄ステップをさらに含む、請求項６に記載の方法。
【請求項９】
前記洗浄ステップは、前記完全に緩和されたＳｉＧｅ層に粒子のない表面を与える、請求項８に記載の方法。
【請求項１０】
前記低温酸化物を形成する前記ステップは、４５０℃又はそれより低い温度で行われる堆積プロセスを含む、請求項１に記載の方法。
【請求項１１】
前記低温酸化物を形成するより前に高温酸化物を形成するステップをさらに含み、前記高温酸化物は、５００℃より高い温度で行われる堆積プロセスを用いて形成される、請求項１に記載の方法。
【請求項１２】
前記第１のアニールは、３００分から１０００分の間、６００℃から７００℃までの温度で行われる、請求項１に記載の方法。
【請求項１３】
前記注入領域を形成する前記ステップは、水素イオン注入プロセスを含む、請求項１に記載の方法。
【請求項１４】
各々の材料上に親水性表面が形成される前記接合ステップの前に、前記低温酸化物及び前記半導体基板を洗浄するステップをさらに含む、請求項１に記載の方法。
【請求項１５】
前記接触接合は、室温（１８℃〜４０℃）で行われる、請求項１に記載の方法。
【請求項１６】
前記第２の温度は、２２５℃から３５０℃までである、請求項１に記載の方法。
【請求項１７】
前記第３の温度は、４８５℃から５５０℃までである、請求項１に記載の方法。
【請求項１８】
前記第４の温度は、６００℃から７００℃までである、請求項１に記載の方法。
【請求項１９】
前記第２のアニール及び第３のアニールは、真空を破ることなく行うことができる、請求項１に記載の方法。
【請求項２０】
前記第２の温度は前記第３の温度より低く、前記第１の温度は、前記第３の温度より高いが、前記第４の温度と等しいか又はこれより高い、請求項１に記載の方法。
【請求項２１】
前記再アニール・ステップ後に行われる薄層化ステップをさらに含む、請求項１に記載の方法。
【請求項２２】
前記薄層化ステップは、化学機械研磨、イオンビーム・エッチング、又は高圧酸化及び湿式エッチングの組み合わせを含む、請求項２１に記載の方法。
【請求項２３】
前記再アニール・ステップ後、前記完全に緩和されたＳｉＧｅ層の上に歪み半導体層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項２４】
前記歪み半導体層を形成する前に、緩和されたＳｉＧｅ層が再成長される、請求項２３に記載の方法。
【請求項２５】
半導体基板と、
前記半導体基板上に配置された埋込み酸化物層と、
前記埋め込み酸化物層の上に配置された、１０４欠陥／ｃｍ２から１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層であって、該埋め込み酸化物層及び前記ＳｉＧｅ層は、Ｓｉ、Ｇｅ及びＯの元素を含む界面層によって分離される、完全に緩和されたＳｉＧｅ層と
を備えるＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板。
【請求項２６】
ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板の上に配置された歪み半導体層であって、前記ＳＧＯＩ基板は、半導体基板、前記半導体基板上に配置された埋込み酸化物層、及び、前記埋め込み酸化物層の上に配置された、１０４欠陥／ｃｍ２から１０５欠陥／ｃｍ２まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された２５原子％より大きいＧｅ含有量とを有する完全に緩和されたＳｉＧｅ層を含み、該埋込み酸化物層及び前記完全に緩和されたＳｉＧｅ層は、Ｓｉ、Ｇｅ及びＯの元素を含む界面層によって分離される、歪み半導体層
を備える半導体構造体。
【国際調査報告】
2008512868.tif 000010
2008512868.tif 000011