(57)【要約】  本発明は、その２つの半導体デバイスの間に形成されるシリコン制御整流素子（ＳＣＲ）を備えた第１および第２半導体デバイスを有する半導体構成のデバイスを提供し、デバイスのＥＳＤ性能を向上させるためにより高い設計の融通性と機能強化されたトリガを可能とするためにそれらの半導体デバイスを結合する利点を備える。
2008535268.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの半導体デバイスを備え、前記少なくとも２つの半導体デバイスの間にシリコン制御整流素子が形成され、
前記２つのデバイスに結合された少なくとも第１電位および少なくとも第２電位を備える半導体回路。
【請求項２】
前記デバイスは、ダイオード、ＭＯＳ、抵抗、キャパシタ、インダクタのうちの少なくとも１つである請求項１に記載の半導体回路。
【請求項３】
前記デバイスは直列に結合される請求項１に記載の半導体回路。
【請求項４】
第１のデバイスは前記第１電位に結合され、第２のデバイスは前記第２電位に結合される請求項１に記載の半導体回路。
【請求項５】
第１のデバイスは前記第１電位と前記第２電位との間に結合される請求項１に記載の半導体回路。
【請求項６】
第３電位および第４電位をさらに備え、第２のデバイスは前記第３電位と前記第４電位との間に結合される請求項５に記載の半導体回路。
【請求項７】
第２導電型の第２低濃度ドープ領域に形成された第１導電型の第１低濃度ドープ領域と、
第２導電型の前記第２低濃度ドープ領域に形成された第１導電型の第３低濃度ドープ領域と、
前記第１低濃度ドープ領域に形成された第２導電型の第１高濃度ドープ領域と、
前記第３低濃度ドープ領域に形成された第１導電型の第２高濃度ドープ領域と
を備え、
シリコン制御整流素子（ＳＣＲ）が前記第１高濃度ドープ領域と前記第３低濃度ドープ領域との間に形成され、前記第１高濃度ドープ領域は第１電位に結合され、前記第３低濃度ドープ領域は第２電位に結合される半導体構造。
【請求項８】
前記第２低濃度ドープ領域に形成された第２導電型の第３高濃度ドープ領域をさらに備える請求項７に記載の半導体構造。
【請求項９】
前記第１低濃度ドープ領域に形成された第１導電型の第４高濃度ドープ領域をさらに備える請求項７に記載の半導体構造。
【請求項１０】
前記第３低濃度ドープ領域に形成された第２導電型の第５高濃度ドープ領域をさらに備える請求項９に記載の半導体構造。
【請求項１１】
前記第１および第４高濃度ドープ領域が第１ダイオードを形成し、前記第２および第５高濃度ドープ領域が第２ダイオードを形成する請求項１０に記載の半導体構造。
【請求項１２】
前記第１ダイオードは第１電位に結合され、前記第２ダイオードは第２電位に結合される請求項１１に記載の半導体構造。
【請求項１３】
前記第１ダイオードおよび前記第２ダイオードは、前記第１電位と前記第２電位との間の静電気放電（ＥＳＤ）保護回路としてのシリコン制御整流素子（ＳＣＲ）を形成する請求項１２に記載の半導体構造。
【請求項１４】
前記第１ダイオードは少なくとも１つのダイオードによって前記第１電位に結合される請求項１２に記載の半導体構造。
【請求項１５】
前記第１ダイオードおよび前記第２ダイオードは少なくとも１つのトリガ・デバイスを通じて互いに結合される請求項１５に記載の半導体構造。
【請求項１６】
前記トリガ・デバイスは、ＭＯＳ、ダイオード、キャパシタ、インダクタおよび抵抗のうちの少なくとも１つを備える請求項１５に記載の半導体構造。
【請求項１７】
前記第１ダイオードは、前記第１電位と前記第２電位との間に結合される請求項１１に記載の半導体構造。
【請求項１８】
第３電位と第４電位とをさらに備え、第２の素子が前記第３電位と前記第４電位との間に結合される請求項１１に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明出願は、参照によりその内容が本明細書に組み込まれる２００５年３月３０日に出願した米国仮特許出願第６０／６６６，４７６号の利益を主張する。
本発明は、一般に半導体デバイスの分野に関し、より具体的には、半導体デバイス間のシリコン制御整流素子（ＳＣＲ）構成に基づいて静電気放電（ＥＳＤ）保護デバイスの構成を構築することの改良に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）技術の継続的な進歩はＩＣを動作させるためにより低い供給電圧の使用をもたらした。より低い供給電圧は、ホット・キャリアにより引き起こされるＩＣの限られた寿命の問題に対処するのに役立つ。ＩＣをより低い供給電圧で設計することはきわめて薄いゲート酸化膜の使用を必要とする。ゲート酸化膜の厚さは発生される駆動電流の量に影響を及ぼす。ゲート酸化層が薄くなる程、より多くの駆動電流が発生され、それは結果として回路の速度を速める。ゲート酸化膜（例えば二酸化ケイ素）は３ナノメートル未満の厚さを有することができ、さらなる進歩はゲート酸化膜の厚さをなおもさらに縮小させることを可能とするであろう。また、より低い供給電圧は、ラッチアップの危険を持ち込むことなく（例えば１．５〜２．０Ｖの）きわめて低い保持電圧を備えたシリコン制御整流素子（ＳＣＲ）の使用を可能とする。低い供給電圧と共に使用される薄いゲート酸化膜は、ＥＳＤ電流期間中の過渡電圧に対する非常に厳しい制限を必要とする。
【０００３】
図１は、米国特許第６７８６６１６Ｂ２号の中で例示的に与えられたＥＳＤ保護を好適に行うための従来技術のダイオード・ターンオンＳＣＲまたはダイオード・トリガＳＣＲ（ＤＴＳＣＲ）保護デバイス１００の概略図を示す。特に、ＤＴＳＣＲ１００は、低濃度にドープされたＮウェルの中に高濃度にドープされたＮ＋およびＰ＋領域を備えアノード１０２を形成しているＮＰＮトランジスタと、低濃度にドープされたＰウェルまたはＰ基板の中に高濃度にドープされたＮ＋およびＰ＋領域を備えカソード１０４を形成しているＰＮＰトランジスタとからなる。アノード１０２はパッド(図示せず)と抵抗１０６の一方の側とに接続される。抵抗１０６はＮウェルの抵抗値またはＰＮＰトランジスタのベースで見られる外部抵抗を表す。カソード１０４はグラウンド(図示せず)と抵抗１０８の一方の側とに接続される。抵抗１０８はＰウェルの抵抗値またはＮＰＮトランジスタのベースで見られる外部抵抗を表す。また、ＮＰＮのベースへの第１トリガ・タップまたはゲートＧ１  １１０、およびＰＮＰのベースへの第２トリガ・タップまたはゲートＧ２  １１２も含まれる。さらに含まれるものは、図１に示されるようにトリガ・タップＧ１  １１０またはトリガ・タップＧ２  １１２に接続された一連のダイオード連鎖１１４である。ダイオード連鎖１１４は、Ｇ１−カソード接合に順方向バイアスをかけるためにＰウェルのＰ＋領域に電流を注入するか、またはアノード−Ｇ２接合に順方向バイアスをかけるためにＮウェルのＮ＋領域から電流を引き抜く。そして今度はこのことがＳＣＲ１００をトリガする。従って、従来技術では図１に示されたようなダイオード連鎖がＳＣＲをトリガするために使用される。
【０００４】
従来技術ではダイオード・ストリング（ｄｉｏｄｅ  ｓｔｒｉｎｇ）はＳＣＲから分離されて外部に配置され作られる。ダイオード・ストリングは、ＥＳＤ電流能力（ＥＳＤ−ｃｕｒｒｅｎｔ  ｃａｐａｂｉｌｉｔｙ）のためのＳＣＲをトリガすることについて最適化された。従って、ダイオード・ストリングはトリガ電流を伝えるだけであり、ＳＣＲはＥＳＤ電流を伝えるだけである。
【特許文献１】米国仮特許出願第６０／６６６，４７６号
【特許文献２】米国特許第６７８６６１６Ｂ２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、ダイオード・ストリングの電流能力とＳＣＲのトリガ能力との利点を使用してＥＳＤデバイスを構築するための新しい手段を提供する要求が当技術分野には存在する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態では、シリコン制御整流素子（ＳＣＲ）がその２つのデバイス間に形成されるような少なくとも２つの半導体デバイスを備えた半導体構成が提供される。この構成は、２つのデバイスに結合された第１電位と第２電位とをさらに備える。
【０００７】
本発明の他の実施形態では、第２導電型の第２低濃度ドープ領域の中に形成された第１導電型の第１低濃度ドープ領域を備える半導体構成が提供される。この構成は、第２導電型の第２低濃度ドープ領域の中に形成された第１導電型の第３低濃度ドープ領域をさらに備える。第２導電型の第１高濃度ドープ領域が第１低濃度ドープ領域の中に形成され、第１導電型の第２高濃度ドープ領域が第３低濃度ドープ領域の中に形成されて、シリコン制御整流素子（ＳＣＲ）が第１高濃度ドープ領域と第３低濃度ドープ領域との間に形成される。さらに、第１高濃度ドープ領域は第１電位に結合され、第３低濃度ドープ領域は少なくとも第２高濃度ドープ領域を通じて第２電位に結合される。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態では、以前の技術のＤＴＳＣＲと多くの同一特性を示す好適にはＥＳＤ保護のための半導体デバイスを構築する新しい態様が提供される。これらの特性のいくつかは、使用されるダイオードの数を調整することによる調節可能なトリガ電圧と、ＳＣＲのアノードに直列にダイオードを加えることによる調節可能な保持電圧と、ＳＣＲ特性による高い性能とを含む。本発明は、以降により詳細に説明されるように半導体デバイスを作るための付加的な設計の融通性を提供し、さらにまた、一連のダイオードまたは他の素子を作動させることなくデバイスのトリガを達成することを可能とする。特に、本発明は、デバイスのＥＳＤ性能を向上させるために２つのデバイスの間に形成される「寄生的（ｐａｒａｓｉｔｉｃ）」ＳＣＲを設ける。半導体プロセスの観点からは、任意のＳＣＲ構成が寄生的なデバイスであることに留意されたい。ＩＣ製品およびこれらの製品に使用される半導体プロセスからすると、ＳＣＲは決して標準のデバイスではなく、それは常にプロセスに寄生的である。本出願においては、この寄生的な構成がその適切な特性によってＥＳＤストレスに対して保護するために活用される。当業者は、こうした専用のＳＣＲ構成を本発明の実施形態のために使用することは知られたことであることを理解されよう。
【０００９】
図２Ａを参照すると、本発明の一実施形態による半導体構成２００の包括的な断面図が示される。この構成は、第２導電型の第２低濃度ドープ領域（Ｐ基板）２０４の中に形成された第１導電型の第１低濃度ドープ領域（Ｎウェル）２０２を備える。第２導電型は第１導電型と正反対である。さらに、構成２００は第２低濃度ドープ領域（Ｐ基板）２０４の中に同様に形成された第３低濃度ドープ領域（Ｎウェル）２０６を含む。第２導電型の第１高濃度ドープ領域（Ｐ+）２０８が第１低濃度ドープ領域（Ｎウェル）２０２の中に形成される。第１導電型の第２高濃度ドープ領域（Ｎ＋）２１０が第３低濃度ドープ領域（Ｎウェル）２０６の中に形成される。図２Ａからわかるように２つのバイポーラ・トランジスタ（ＮＰＮおよびＰＮＰ）の組合せがＳＣＲ２０９を形成する。同様に図２Ａに示されるように、第２導電型の第３高濃度ドープ領域（Ｐ＋）２１２が第２低濃度ドープ領域（Ｐ基板）２０４の中に形成される。第１導電型の第４高濃度ドープ領域（Ｎ＋）２１４が第１低濃度ドープ領域（Ｎウェル）２０２の中に形成される。同様に、第２導電型の第５高濃度ドープ領域（Ｐ＋）２１６が第３低濃度ドープ領域（Ｎウェル）２０６の中に形成される。第１低濃度ドープ領域（Ｎウェル）２０２の中の第１高濃度ドープ領域（Ｐ+）２０８と第４高濃度ドープ領域（Ｎ＋）２１４とは、好適にはダイオードである第１デバイス２１３を形成する。同様に、図２Ａに明瞭に示されるように、第３低濃度ドープ領域（Ｎウェル）２０６の中の第２高濃度ドープ領域（Ｎ＋）２１０と第５高濃度ドープ領域（Ｐ＋）２１６とは好適にはダイオードである第２デバイス２１５を形成する。本発明の様々な実施形態ではデバイス２１３および２１５はダイオードとして表されるが、当業者はデバイス２１３および２１５はまた好適にはＭＯＳ、抵抗、回路などであってもよいことを理解できることに留意されたい。
【００１０】
図２Ｂを参照すると図２Ａの半導体構成２００の包括的な概略図が示される。構成２００は基本的に少なくとも２つのダイオード２１３と２１５とを備える。ダイオード２１３はデバイス２０３（＃１）を通じて（好ましくは集積回路へのパッドである）第１電位２１８に結合される。ダイオード２１５は、デバイス２１１（＃３）を通じて（好ましくはグラウンドへのパッドである）第２電位２２０に結合される。加えて、図２Ｂに示されるようにダイオード２１３はデバイス２０５（＃２）を通じてダイオード２１５に結合される。デバイス２０３、２０５および２１１はＭＯＳ、ダイオード、抵抗、回路などのうちの１つを備えることができる。構成２００は、３つの他のデバイス２０７、２０９および２１１と直列に配置された第１デバイス(ダイオード)２１３ならびに第２デバイス(ダイオード)２１５を示す。５個のデバイスが示されているが、ＳＣＲを形成するためには５個超又は未満のデバイスを好適には含んでもよいが最低限２つのデバイスが必要とされることが知られている。図２Ａを参照して上に議論したように、第１デバイス２１３は好ましくは第１ダイオードを含み、第２デバイス２１５は好ましくは第２ダイオードを含む。図２Ｂに示されるように、図２ＡのＳＣＲ２０９は、好ましくはノード２０８’（図２ＡのＰ＋領域２０８）とノード２１０’（図２ＡのＮ＋領域２１０）との間のＥＳＤ保護デバイスである。
【００１１】
ＳＣＲは図２Ａに示されるように２つのバイポーラ・トランジスタの組合せであることに留意されたい。従って、図２Ｂに示されるようにＳＣＲ２０９は、第１ダイオード２１３と第２ダイオード２１５との間の電圧をＳＣＲ保持電圧Ｖｈに、約１．２ボルトに、クランプする。ＳＣＲ２０９のトリガ電圧（Ｖｔｒｉｇｇｅｒ）は、図２Ｃに示されるように、電圧Ｖ１と、Ｖｄｉｏｄｅ２１３と、Ｖ２と、Ｖｄｉｏｄｅ２１５と、Ｖ３との合成である。Ｖ１は第１電位２１８とデバイス２０３との間の電圧である。Ｖｄｉｏｄｅ２１３はダイオード２１３の両端間の電圧である。Ｖ２はデバイス２０５の両端間の電圧である。Ｖｄｉｏｄｅ２１５はダイオード２１５の両端間の電圧である。Ｖ３は第２電位２２０と第２ダイオード２１５との間の電圧である。そしてここで図２Ｂに戻って参照すると、Ｖｈはダイオード２１３とダイオード２１５との間に形成されたＳＣＲの保持電圧であり約１．２ボルトの値を有する。従って、デバイス２０５は２つの事柄を表す。第１に、デバイス２０５は、（デバイス２０３、２１１、２１３および２１５を組み合わせた）連鎖のトリガ電圧（Ｖ）をＥＳＤ設計ウィンドウに適合させるために調整するためのデバイスを表す。このトリガ電圧はＥＳＤ設計ウィンドウによって規定される保護回路の最大電圧より下でなければならない。第２に、ＳＣＲがトリガされるときにはＥＳＤ電流はこのデバイス(回路)を通って流れないので、デバイス２０５は限定された電流伝導能力だけを有するデバイスを表すことができる。１つの可能性はコアすなわち保護回路の例を使用することである。
【００１２】
図３は本発明の他の実施形態の半導体構成３００の包括的な概略図を示す。この実施形態では、ＳＣＲがその間に存在する図２の２つのデバイス(ダイオード)２０２および２０４は直列に配置される必要はない。このことが図３に示される。この場合のシナリオでは、第１デバイスすなわちダイオード２１３は第１電位２１８と第２電位２２０との間に結合される。第２デバイスすなわちダイオード２１５は、（図示しない集積回路に接続された好ましくはパッドの）第３電位３０２と(好適にはグラウンドである)第４電位３０４との間に結合される。電流(図示せず)は参照ノード３０１と３０２との間を流れるので、ダイオード２１３のＰＮＰ（Ｎウェル・ダイオードの場合）は電流を基板の中に注入する。ダイオード２１５をダイオード２１５に近接近させて配置することにより、それらはＳＣＲを形成し、参照ノード３０１と参照ノード３０３との間の電圧をＳＣＲ保持電圧すなわち約１．２Ｖにクランプするであろう。２つのダイオード２１３と２１５との間の距離は基本的にはＳＣＲのＮＰＮのベース長であり従って重要な設計パラメータである。このコンセプトは異なるノード間の(本ケースではＳＣＲである)保護デバイスを作るであろう。例えば、ＳＣＲは第１電位２１８と第４電位３０４との間に形成されることができ、同様に、ＳＣＲは第３電位３０２と第２電位２２０との間に形成されることができる。形成されるＳＣＲの１つの可能な態様は、図８Ａおよび図８Ｂを参照して以下により詳しく説明される。当業者はこれらの態様を他のＳＣＲを生成することに適応させてもよい。図示されていないが、当業者は本発明の上記の実施形態が(分離された)Ｐウェル・ダイオードに容易に適用されることが可能であることを理解されよう。
【００１３】
図４Ａを参照すると本発明の他の実施形態における半導体構成４００の態様が示される。図４Ａに示されるように、構成４００は、第１ダイオード２１３と第２ダイオード２１５とを含む構成２００に類似しているが、しかし、２つの付加的なダイオード、第３ダイオード４０３と第４ダイオード４０４とを含む。従って、構成４００は、ここで説明されるようにＳＣＲをトリガするために少なくとも４つのダイオードのストリングを使用する。ここで４つのダイオードの連鎖は、最高電位へのダイオードが最低電位へのダイオードに隣接するように配置される。言い換えると、図４Ａに示されるように、第１電位２１８に結合された第１ダイオード２１３は第２電位２２０に結合された第４ダイオード４０４に隣接して配置される。図４Ａからわかるように、ＳＣＲ４０５は２つのバイポーラ・トランジスタの組合せで形成される。ＳＣＲ４０５はダイオード連鎖が電流を通し始めた後でトリガするであろう。図４Ａの右側にはＳＣＲなしのダイオードの概略図が示されることに留意されたい。さらに、ダイオードの内側の高濃度にドープされたＰ＋とＮ＋の接合の順序が、アノードとカソードとが互いに最も接近するように選択されることができることに留意されたい。図４Ａのこの構成４００のＩＶ（電流／電圧）曲線が図５Ａのグラフ表示の中に示される。図５Ａでは、図４Ａの構成の電気的挙動が示される。このＩＶ曲線の上に約３．２Ｖのトリガ電圧と約１．２Ｖの保持電圧とが示される。４つのダイオードが順方向にバイアスされているならば、図４Ａの回路は電流を通し始める。各ダイオードの両端間の電圧が約０．８Ｖであれば通常の場合にはこのようになる。電圧が３．２Ｖに達するとＳＣＲ４０５はトリガするであろう。トリガの後ではＳＣＲ４０５は約１．２Ｖのその保持電圧にクランプされよう。
【００１４】
図４Ｂを参照すると、本発明の他の実施形態による半導体構成の断面図が示される。図４Ｂの左側はＳＣＲを備えた断面を示し、右側にはＳＣＲなしの概略図が示されることに留意されたい。図４Ｂに示されるように、図４Ｂ．ｅに示されるように形成されたＳＣＲ４０９に関してダイオードの順序が図４Ａに比べて僅かに変更されている。ダイオードの順序についての配置のこの変更は、図４Ｂに示されるようにＳＣＲ４０９と直列のダイオードを有するためである。図５Ｂに示されるように、これは保持電圧を約１．２Ｖ＋０．８Ｖにまで押し上げる。図５ＢにはこのデバイスのＩＶ曲線が示される。図からわかるように、このデバイスは、図５Ａに示される電圧と同じく直列の４ダイオードからなるトリガ電圧３．２Ｖを有する。保持電圧は、ＳＣＲ４０９がその間に形成される２つのダイオードと直列のダイオードの１つの場所を通じて０．８Ｖ増加される。また、このダイオードはＥＳＤ電流も通すであろう。
【００１５】
別法として、本発明の代替の実施形態として図４Ｃに示されるように、図４ＡのＰ＋およびＮ＋領域はより高い保持電圧を得るために逆にされることができる。図４Ｃで、第１ダイオード２１３および第４ダイオード４０４それぞれのＰ＋とＮ＋との順序は、ＳＣＲ４０９のアノード−カソード間隔を増加させ、それによってＳＣＲ保持電圧を高めるために反対にされる。本発明の他の実施形態は、図４Ｄに与えられるように図４Ａの代替の態様を含む。図４Ｄでは、図５Ａに示されたものと同じＩＶ曲線を達成するために分離されたＰウェル・ダイオードが使用される。ダイオード連鎖中のダイオードの数は回路特性により決定されるが、しかし、発明を機能させるためには２つのダイオードで十分である。多数のダイオードが直列に配置されるときには多数のＳＣＲが存在することに留意していただきたい。どのＳＣＲがトリガするか予測できるようになるには注意深い設計が必要である。本発明の他の実施形態は、ダイオードへの接続であるＧ１接点４１０およびＧ２接点４１２を含む。外部のオンチップデバイスが、付加的なトリガ電流を供給するために２つの接点４１０および４１２のうちの１つに接続されることができる。
【００１６】
ＳＣＲを作るために少なくとも２つのダイオードからなるデバイスの任意の連鎖が使用され得ることに留意されたい。このことは、本発明の他の実施形態における図６の半導体構成６００の断面図に表される。図６の左側はＳＣＲを有する断面を示し、右側にはＳＣＲがない概略図が示されることに留意されたい。図６に示されるように、デバイス６０２（ダイオード）と、デバイス６０４（ＮＭＯＳ）と、他のデバイス６０６（ダイオード）とが直列に配置される。本発明の本実施形態ではデバイス６０２および６０６はダイオードとして表され、デバイス６０４はＮＭＯＳとして表されているが、しかしながら当業者はデバイス６０２および６０６もまた好ましくはＭＯＳ、抵抗、回路などであってよく、またデバイス６０４も好ましくはダイオード、抵抗、回路などであってよいことを理解できることに留意されたい。ダイオード６０２と、ＮＭＯＳ６０４と、ダイオード６０６とのこの連鎖がＳＣＲ６０８を作る。ＳＣＲ６０８は２つのダイオード６０２および６０６ならびにＮＭＯＳ６０４の組合せで形成される。第１ダイオード６０２および第２ダイオード６０６は、トリガ・デバイスとして作用しＳＣＲ６０８をトリガするＮＭＯＳ６０４と一緒に結合される。ＳＣＲ６０８は十分な電流が連鎖のデバイスを通じで流れるとすぐにトリガする。ＳＣＲ６０８は、図７のグラフ表示の中で図６のこの構成６００のＩＶ（電流／電圧）曲線に示されるように、Ｖｔ１ｎｍｏｓ＋２×０．８Ｖでトリガされることができる。再び、２つのダイオード６０２および６０６を互いに接近して配置することにより電圧は１．２Ｖにクランプされる。上で議論したように、図３の構成３００の可能な態様が図８Ａおよび図８Ｂのそれぞれ概略図および断面図の中の半導体８００として示される。構成８００において、ＳＣＲを構成している好ましくはダイオードである２つのデバイスは直列に配置されていない。ＳＣＲを構成する２つのデバイスはダイオード８０１とダイオード８０２とを含む。他のＳＣＲを構成する他の２つのデバイスはダイオード８０１とダイオード８０３とを含む。デバイス８０１および８０２は本発明の本実施形態ではダイオードとして表されているが、当業者はこのデバイス８０１および８０２が好ましくはＭＯＳ、抵抗、回路などであってよいことを理解されることに留意されたい。図８Ａは、第１電位２１８および第４電位８０４に結合されたダイオード８０１を備えた入力段を示す。ダイオード８０２およびダイオード８０３は第２電位２２０および第３電位８０６に結合されている。実際のＩＣではよく行なわれていることであるが、２つのグラウンド・バス２２０および８０６は図８Ａおよび図８Ｂに示すように逆並列ダイオードで、すなわちダイオード８０２および８０３で接続される。これらのＳＣＲのアノードおよびカソードは同一のノードに、すなわち第２電位２２０または第３電位８０６に接続されているので、ダイオード８０２と８０３との間に機能的なＳＣＲは存在しないことに留意されたい。
【００１７】
図８Ａおよび図８Ｂに戻って参照すると２つの機能的なＳＣＲがある。図８Ｂに示すように第１のＳＣＲ８０８は、ダイオード８０１とダイオード８０２との間にあり、第１電位２１８と第２電位２２０との間のＥＳＤ保護を提供している。他のＳＣＲ８１０は、ダイオード８０１とダイオード８０３との間にあり、第１電位２１８と第４電位８０６との間のＥＳＤ保護を提供している。しかしながら、これは、第１電位２１８に対する付加的な領域または容量を加えることなく、第２および第４電位、２２０および８０６の両方に対して、すなわちグラウンド・バスに対して、直接的保護が存在するという利点を有する。２つのＳＣＲが図８Ａおよび図８Ｂに示されているけれども、２つのＳＣＲのうちの１つだけが活用されるならば本発明はまた適用可能であることに留意されたい。
【００１８】
本発明の教示を組み入れた様々な実施形態が本明細書において詳細に示され説明されてきたが、当業者は本発明の精神および範囲から逸脱することなくこれらの教示をなおも組み入れた多くの他の変更された実施形態を容易に工夫することができる。
【図面の簡単な説明】
【００１９】
【図１】ダイオード・トリガ・シリコン制御整流素子（ＤＴＳＣＲ）を説明する従来技術の概略図を示す図である。
【図２Ａ】本発明の一実施形態による半導体構成の例示の断面図を示す図である。
【図２Ｂ】本発明の図２Ａを参照して半導体構成の概略図を示す図である。
【図２Ｃ】本発明の図２Ａを参照して半導体構成の概略図を示す図である。
【図３】本発明の代替の実施形態による半導体構成の概略図を示す図である。
【図４Ａ】本発明の他の実施形態による半導体構成の例示の断面図を示す図である。
【図４Ｂ】本発明の図４Ａを参照して代替の実施形態による半導体構成の例示の断面図を示す図である。
【図４Ｃ】本発明の図４Ａを参照して他の代替の実施形態による半導体構成の例示の断面図を示す図である。
【図４Ｄ】本発明の図４Ａを参照して他の代替の実施形態による半導体構成の例示の断面図を示す図である。
【図５Ａ】図４Ａに示された半導体構成のＩＶ曲線のグラフ表示を示す図である。
【図５Ｂ】図４Ｂに示された半導体構成のＩＶ曲線のグラフ表示を示す図である。
【図６】本発明の他の実施形態による半導体構成の例示の断面図を示す図である。
【図７】図６に示された半導体構成のＩＶ曲線のグラフ表示を示す図である。
【図８Ａ】本発明の他の代替の実施形態による半導体構成の概略図を示す図である。
【図８Ｂ】本発明の図８Ａを参照して半導体構成の例示の断面図を示す図である。
【図１】
2008535268.tif 000003
【図２Ａ】
2008535268.tif 000004
【図２Ｂ】
2008535268.tif 000005
【図２Ｃ】
2008535268.tif 000006
【図３】
2008535268.tif 000007
【図４Ａ】
2008535268.tif 000008
【図４Ｂ】
2008535268.tif 000009
【図４Ｃ】
2008535268.tif 000010
【図４Ｄ】
2008535268.tif 000011
【図５Ａ】
2008535268.tif 000012
【図５Ｂ】
2008535268.tif 000013
【図６】
2008535268.tif 000014
【図７】
2008535268.tif 000015
【図８Ａ】
2008535268.tif 000016
【図８Ｂ】
2008535268.tif 000017
【国際調査報告】
2008535268.tif 000018
2008535268.tif 000019