(57)【要約】  複数ヘッドのワード線ドライバ回路は、曲がったゲートトランジスタを組み込み、別の方法で緊密なピッチのアレイ線とインターフェイスするのに達成可能なピッチを減少させる。いくつかの例示的な実施形態では、３次元メモリアレイは、少なくとも１つのメモリブロックを水平方向に横断する複数のメモリブロックおよびアレイ線を含む。垂直のアクティブ領域ストライプは、第１のメモリブロックの下に配置され、複数の曲がったゲート電極はそれぞれ、各々のアクティブ領域ストライプと交差して、個々のソース／ドレイン領域を画定する。１つおきのソース／ドレイン領域は、アクティブ領域ストライプのためのバイアスノードと結合され、残りのソース／ドレイン領域は、第１のメモリブロックと関連するそれぞれのアレイ線とそれぞれ結合され、それによって、それぞれのアレイ線のそれぞれの第１のドライバトランジスタを形成する。
2008535267.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックを備えるメモリアレイであって、前記メモリアレイは、少なくとも１つのメモリブロックを水平方向に横断する複数のアレイ線を有する、メモリアレイと、
第１のメモリブロックの下に少なくとも部分的に配置される、複数Ｍの垂直方向のアクティブ領域ストライプと、
各々のアクティブ領域ストライプと交差して個々のソース／ドレイン領域を画定するそれぞれ複数のゲート電極であって、１つおきのソース／ドレイン領域は、前記それぞれのアクティブ領域ストライプのためのそれぞれのバイアスノードと結合され、残りのソース／ドレイン領域は、前記第１のメモリブロックと関連するそれぞれのアレイ線とそれぞれ結合され、それによって、前記それぞれのアレイ線のそれぞれの第１のドライバトランジスタを形成する、それぞれ複数のゲート電極と、
前記第１のメモリブロックと関連するそれぞれのアレイ線から前記アレイ線のための対応する前記第１のドライバトランジスタと結合される低い相互接続レベルにあるそれぞれの電極まで垂直に接続するための、前記第１のメモリブロックの片側に沿った接続領域部とを備える、集積回路。
【請求項２】
前記複数Ｍの垂直方向のアクティブ領域ストライプが前記第１のメモリブロックの下全体に配置され、したがって接続領域の片側に配置される、請求項１に記載の集積回路。
【請求項３】
前記複数Ｍのアクティブ領域ストライプが１つのウェル構造体内に形成される、請求項２に記載の集積回路。
【請求項４】
複数のドライバ入力ノードが各々のアクティブ領域ストライプにあるそれぞれの第１のドライバトランジスタとそれぞれ結合され、それによって、結果として複数Ｍの第１のドライバトランジスタが単一の関連するドライバ入力ノードに応答する、請求項１に記載の集積回路。
【請求項５】
前記複数のアクティブ領域ストライプのそれぞれの中にある隣接するゲート電極の対がそれぞれ互いに結合されて、単一の論理トランジスタを形成する、請求項１に記載の集積回路。
【請求項６】
各アクティブ領域ストライプ内の少なくとも１つおきのゲート電極が曲がっているので、隣接したゲート電極が前記アクティブ領域ストライプの他方の側にあるよりも前記隣接したゲート電極が前記アクティブ領域ストライプの一方の側で互いにより近づく、請求項１に記載の集積回路。
【請求項７】
各アクティブ領域ストライプ内のすべてのゲート電極が曲がっているので、隣接したゲート電極が前記アクティブ領域ストライプの他方の側にあるよりも前記ゲート電極が前記アクティブ領域ストライプの一方の側で互いにより近づく、請求項６に記載の集積回路。
【請求項８】
前記複数Ｍのアクティブ領域ストライプの半分が、前記第１のメモリブロックに隣接する第２のメモリブロックの下に配置され、
前記接続領域が前記複数Ｍのアクティブ領域ストライプの２等分の間に配置される、請求項１に記載の集積回路。
【請求項９】
前記複数の第１のドライバトランジスタとそれぞれ結合され、それによって、前記第１のメモリブロックと関連した前記それぞれのアレイ線と結合されるそれぞれの第１および第２のドライバトランジスタを提供する、複数の第２のドライバトランジスタをさらに備
える、請求項１に記載の集積回路。
【請求項１０】
前記複数Ｍのアクティブ領域ストライプの半分が、前記第１のメモリブロックと隣接する第２のメモリブロックの下に配置され、
前記接続領域が前記複数Ｍのアクティブ領域ストライプの２等分の間に配置され、
前記複数の第２のドライバトランジスタの半分が前記第２のメモリブロックの下に配置される、請求項９に記載の集積回路。
【請求項１１】
前記第２の複数のドライバトランジスタが、
複数のアクティブ領域の区域を備え、それぞれが前記アクティブ領域の区域を交差して２つの外側のソース／ドレイン領域および内側ソース／ドレイン領域を画定する１対のゲート電極を含み、前記それぞれの外側のソース／ドレイン領域が前記第１のブロックのアレイ線の各々とそれぞれ結合され、前記それぞれの内側のソース／ドレイン領域が前記第２のドライバトランジスタと関連するバイアスノードと結合される、請求項９に記載の集積回路。
【請求項１２】
前記第１または第２のメモリブロックのどちらにも隣接していない第３のメモリブロックの下に少なくとも部分的に配置される第２の複数Ｍの垂直方向のアクティブ領域ストライプと、
それぞれの前記第２の複数Ｍの垂直のアクティブ領域ストライプのための、各々のアクティブ領域ストライプと交差して個々のソース／ドレイン領域を画定するそれぞれ複数のゲート電極であって、１つおきのソース／ドレイン領域は、前記それぞれのアクティブ領域ストライプのためのそれぞれのバイアスノードと結合され、残りのソース／ドレイン領域は、前記第３のメモリブロックと関連するそれぞれのアレイ線とそれぞれ結合され、それによって、それぞれのアレイ線のそれぞれの第１のドライバトランジスタを形成する、それぞれ複数のゲート電極と、
前記第３のメモリブロックと関連するそれぞれのアレイ線から前記アレイ線のための対応する前記第１のドライバトランジスタと結合される低い相互接続レベルにあるそれぞれの電極まで垂直に接続するための、前記第３のメモリブロックの片側に沿った接続領域部とをさらに備える、請求項１に記載の集積回路。
【請求項１３】
前記それぞれの複数のドライバ入力ノードが、前記第２の複数Ｍのアクティブ領域ストライプのうちの各々でそれぞれの第１のドライバトランジスタと結合され、それによって、結果として前記第１のメモリブロックと関連する複数Ｍの第１のドライバトランジスタおよび前記第３のメモリブロックと関連する複数Ｍの第１のドライバトランジスタが、単一の関連するドライバ入力ノードに応答する、請求項１２に記載の集積回路。
【請求項１４】
少なくとも１つのメモリブロックを水平方向に横断する前記複数のアレイ線がワード線を含み、
各メモリブロックが交互配置されたワード線を含み、そのほぼ半分が接続領域を通って前記ブロックの一方の側で関連するドライバトランジスタと結合され、残りの半分が接続領域を通って前記ブロックの他方の側で関連するドライバトランジスタと結合される、請求項１３に記載の集積回路。
【請求項１５】
所与のメモリブロックにおいて、前記所与のメモリブロックの一方の側の接続領域を通って関連するドライバトランジスタと結合されるワード線が、それに隣接するメモリブロックにあるワード線と共有される、請求項１４に記載の集積回路。
【請求項１６】
前記メモリアレイが３次元メモリアレイを備え、
所与のメモリブロックの各ワード線が、前記所与のメモリブロック内の少なくとも２つ
のメモリプレーンのそれぞれにワード線セグメントを備える、請求項１５に記載の集積回路。
【請求項１７】
集積回路を符合化するコンピュータ可読媒体であって、前記符合化された集積回路は請求項１に記載されている、コンピュータ可読媒体。
【請求項１８】
１つ以上のメモリプレーンを有する３次元メモリアレイであって、各プレーンは複数の第１のタイプのアレイ線を備える、３次元メモリアレイと、
複数のアレイ線ドライバ回路であって、それぞれのドライバ回路はそれぞれのアレイ線のためにある、複数のアレイ線ドライバ回路とを備え、
各アレイ線ドライバ回路が少なくとも１つの曲がったゲートトランジスタを備える、集積回路。
【請求項１９】
各アレイ線ドライバ回路を備える前記少なくとも１つの曲がったゲートトランジスタが前記メモリアレイの下に配置される、請求項１８に記載の集積回路。
【請求項２０】
前記曲がったゲートトランジスタが、前記集積回路内に配置される他のトランジスタと比較してより高電圧デバイスである、請求項１８に記載の集積回路。
【請求項２１】
前記曲がったゲートトランジスタが、前記集積回路内に配置される他のトランジスタの少なくとも２倍の公称電気的長さである、請求項２０に記載の集積回路。
【請求項２２】
各アレイ線が、１つ以上のメモリ層のそれぞれにアレイ線セグメントを備える、請求項２０に記載の集積回路。
【請求項２３】
誘電体層の上に配置されるメモリアレイであって、前記メモリアレイは少なくとも前記メモリアレイの一部分を水平方向に横切る複数のアレイ線を有する、メモリアレイと、
それぞれが各々のアレイ線のためにある複数のアレイ線ドライバ回路であって、前記複数のアレイ線ドライバ回路は、ほぼ少なくとも１つの列に配置される複数の第１の導電型の第１のドライバトランジスタを含み、この第１のドライバトランジスタのうちの少なくともいくつかは、前記メモリアレイの下に配置される曲がったゲートトランジスタを備える、複数のアレイ線ドライバ回路とを備える、集積回路。
【請求項２４】
前記メモリアレイが複数のメモリブロックを備え、各アレイ線は少なくとも１つのメモリブロックを水平方向に横断する、請求項２３に記載の集積回路。
【請求項２５】
それぞれのメモリブロックと関連したアレイ線ドライバ回路が、アクティブ領域の区域の少なくとも１つの列で前記それぞれのメモリブロックの下に配置されるアクティブ領域の区域を備える、請求項２４に記載の集積回路。
【請求項２６】
アクティブ領域の区域の列内の各アクティブ領域の区域が、１対の第１のドライバトランジスタを備え、
アクティブ領域の区域の各列内のそれぞれの第１のドライバトランジスタが、単一のそれぞれのドライバ入力ノードと結合される、請求項２５に記載の集積回路。
【請求項２７】
各アレイ線ドライバ回路が、前記第１の導電型と反対の第２の導電型の第２のドライバトランジスタを備える、請求項２５に記載の集積回路。
【請求項２８】
メモリブロックと関連するそれぞれのアレイ線から前記それぞれのアレイ線のための対応するアレイ線ドライバ回路までをそれぞれ垂直に接続するための各メモリブロックのそ
れぞれの側に沿った接続領域をさらに備える、請求項２７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、メモリアレイを含む半導体集積回路に関し、好ましい実施形態において、本発明は、特に一体式の３次元メモリアレイに関する。
【背景技術】
【０００２】
背景技術
集積回路記憶装置アレイで得られる密度を増大させるために、半導体加工技術およびメモリセル技術の開発が進行して続いている。たとえば、特定のワード線の相互接続層に最小形状寸法（Ｆ）および最小形状間隔に近づくワード線を有し、かつ特定のビット線の相互接続層に最小形状幅および最小形状間隔に近づくビット線をも有する、アンチヒューズセルを含む受動素子メモリセルアレイなどのいくつかの受動素子メモリセルアレイが、製造されてもよい。さらに、各メモリ平面上にこのようないわゆる４Ｆ２メモリセルを実現する、メモリセルの１つ以上のプレーンまたはレベルを有する３次元のメモリアレイが、製造されている。例示的な３次元メモリアレイは、「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよび製造方法」（Ｖｅｒｔｉｃａｌｌｙ  Ｓｔａｃｋｅｄ
Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ）と題されるジョンソン（Ｊｏｈｎｓｏｎ）の米国特許第６，０３４，８８２号、および、「３次元読取り専用メモリアレイ」（Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ  Ａｒｒａｙ）と題されるザング（Ｚｈａｎｇ）の米国特許第５，８３５，３９６号において記載されている。
【特許文献１】米国特許第６，０３４，８８２号
【特許文献２】米国特許第５，８３５，３９６号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
各メモリプレーン上に４Ｆ２メモリセルを有するこのような３次元のメモリアレイを実装することは、このようなタイトピッチのアレイ線とインターフェイスすることのできる復号およびメモリ層のインターフェイス回路の設計およびレイアウトにおける難問である。
【課題を解決するための手段】
【０００４】
発明の開示
複数ヘッドのワード線ドライバ回路は、曲がったゲートトランジスタを組み込み、別の方法で緊密なピッチのアレイ線とインターフェイスするのに達成可能なピッチを減少させる。いくつかの例示的な実施形態では、３次元メモリアレイは、少なくとも１つのメモリブロックを水平方向に横断する複数のメモリブロックおよびアレイ線を含む。垂直のアクティブ領域ストライプが第１のメモリブロックの下に配置され、それぞれ複数の曲がったゲート電極が各々のアクティブ領域ストライプと交差して、個々のソース／ドレイン領域を画定する。１つおきのソース／ドレイン領域は、アクティブ領域ストライプのためのバイアスノードと結合され、残りのソース／ドレイン領域は、第１のメモリブロックと関連するそれぞれのアレイ線とそれぞれ結合され、それによって、それぞれにアレイ線のそれぞれの第１のドライバトランジスタを形成する。
【０００５】
いくつかの実施形態では、メモリアレイが複数のメモリブロックで編成される受動素子メモリセルアレイを含む。ワード線は、２つ以上のワード線層上の短いワード線セグメン
トから好ましくは形成され、このワード線セグメントは互いに平行に接続され所与のワード線を形成する。好ましくは、共有の垂直方向の接続部がワード線セグメントを互いに接続し、また、ほぼメモリアレイの下に配置される関連するワード線ドライバ回路にワード線をさらに接続する。いくつかの実施形態では、ワード線ドライバ回路が、ドライバ回路と関連する選択バイアス線か非選択バイアス線のどちらかに関連するワード線を結合する。
【０００６】
いくつかの実施形態では、受動素子メモリアレイ（ＰＥＭＡ）が、１回書き込み型メモリセルまたは導電性の極端な変化が少ないメモリセルを組み込んでもよく、またヒューズ−タイプのセルまたはアンチヒューズタイプのセルであってもよい。メモリセルは、好ましくはアンチヒューズメモリセルを含み、またメモリアレイは、好ましくは１つ以上のワード線層を有し、ビット線層とそれぞれ関連している。
【０００７】
いくつかの態様では、本発明は、複数のメモリブロックを備えるメモリアレイを含む集積回路を提供する。メモリアレイは、少なくとも１つのメモリブロックを水平方向に横断する複数のアレイ線を含む。メモリアレイはまた、第１のメモリブロックの下に少なくとも部分的に配置される複数Ｍの垂直方向のアクティブ領域ストライプを含む。メモリアレイは、各々のアクティブ領域ストライプと交差して個々のソース／ドレイン領域を画定するそれぞれ複数のゲート電極をさらに含み、１つおきのソース／ドレイン領域は、アクティブ領域ストライプのためのバイアスノードと結合され、残りのソース／ドレイン領域は、第１のメモリブロックと関連するそれぞれのアレイ線とそれぞれ結合され、それによって、それぞれのアレイ線のそれぞれの第１のドライバトランジスタを形成する。メモリアレイはまた、第１のメモリブロックと関連するそれぞれのアレイ線から上記のアレイ線のための対応する第１のドライバトランジスタと結合される低い相互接続レベルにあるそれぞれの電極まで垂直に接続するために、第１のメモリブロックの片側に沿って接続領域部を含む。
【０００８】
別の態様では、本発明は、１つ以上のメモリプレーンを有する３次元メモリアレイを含む集積回路を提供し、各プレーンは、複数の第１のタイプのアレイ線および複数のアレイ線ドライバ回路を備え、それぞれのドライバ回路はそれぞれのアレイ線のためにあり、各アレイ線ドライバ回路は、少なくとも１つの曲がったゲートトランジスタを備える。
【０００９】
別の態様では、本発明は、誘電体層の上に配置されるメモリアレイを含む集積回路を提供する。メモリアレイは、少なくともメモリアレイの一部分を水平方向に横切る複数のアレイ線、および複数のアレイ線ドライバ回路を含み、それぞれのドライバ回路はそれぞれのアレイ線のためにある。複数のアレイ線ドライバ回路は、ほぼ少なくとも１つの列に配置される複数の第１の導電型の第１のドライバトランジスタを含み、この第１のドライバトランジスタのうちの少なくともいくつかは、メモリアレイの下に配置される曲がったゲートトランジスタを備える。
【００１０】
いくつかの態様における本発明は、メモリアレイを有する集積回路、メモリセルおよびメモリアレイ構造体、このような集積回路およびメモリアレイを動作するための方法、このような集積回路およびメモリアレイを形成するかまたは製造するための方法、ならびにこのような集積回路またはメモリアレイのコンピュータ読み出し可能媒体の符合化に適しており、すべてを本願明細書にさらに詳細に記載し、添付の特許請求の範囲にて説明するものとする。さらに、本願明細書において説明される発明の概念は、単独で使用されてもよく、または組み合わせて使用されてもよい。
【００１１】
前述のものは概要であり、したがって、必然的に、詳細を簡約化、一般化および省略化したものを含む。したがって、当業者は、前述の概要が例示のみであり、本発明の何らか
の制限を意図するものではないことを理解するであろう。単に特許請求の範囲だけによって定義されるような本発明の他の態様、発明の特徴および利点は、後述の詳細な説明から明らかになるであろう。
【００１２】
添付の図面を参照することによって、本発明はより十分に理解され、またその数多くの目的、特徴および利点が当業者に明らかになるであろう。
【００１３】
異なる図において同じ参照記号を使用することによって、同様または同一のアイテムを示す。
【発明を実施するための最良の形態】
【００１４】
本発明を実施するための形態
図１を参照すると、セグメント化されたワード線構成を有する３次元メモリアレイを表す概略図が示されている。メモリアレイのうちの少なくとも１つの、有利には１つ以上のワード線層上にある１つ以上のワード線セグメントによって、各ワード線が形成されている。たとえば、第１のワード線は、メモリアレイのうちの１つのワード線層に配置されるワード線セグメント１３０と別のワード線層に配置されるワード線セグメント１３２とによって形成される。ワード線セグメント１３０、１３２は、垂直接続部１２８によって接続され、第１のワード線を形成する。垂直接続部１２８はまた、別の層に（たとえば半導体基板内に）配置されるドライバ装置１２６に接続パスを提供する。行デコーダ（図示せず）からの復号化された出力１２２がワード線セグメント１３０、１３２に対してほぼ平行に移動し、選択されるときに、装置１２６によってワード線セグメントに対してほぼ垂直に横断する復号化されたバイアス線１２４にワード線セグメント１３０、１３２を結合する。
【００１５】
垂直接続部１２９によって接続され、第２のワード線を形成してドライバ装置１２７に接続パスを提供するワード線セグメント１３１、１３３もまた、示されている。行デコーダからの別の復号化された出力１２３は、選択されるとき、装置１２７によってこれらのワード線セグメント１３１、１３３を復号化されたバイアス線１２４に結合する。次の図で説明されているように、垂直接続部１２８、１２９は２つのメモリブロック間に好ましくは配置され、１つのブロック内のワード線は、隣接するブロックの中にあるワード線と共有される。換言すれば、ワード線セグメント１３０は、１つのメモリブロックの中に配置され、隣接するブロックある別のワード線セグメント１３４と共有される。
【００１６】
図２は、前の図で説明されているような３次元メモリアレイのワード線層およびビット線層を表す上面図である。複数のビット線１８３、１８５をそれぞれ含み、かつ２：１に交互配置されたワード線セグメントを有するメモリブロック１８２、１８４が示されている。１つのブロックのワード線セグメントの半分への垂直接続部はブロックの左側にあり（たとえば、ワード線セグメント１８７および垂直接続部１８９）、このブロックのワード線セグメントの他方の半分への垂直接続部は、ブロックの右側にある（たとえば、ワード線セグメント１８６および垂直接続部１９０）。さらに、各垂直接続部は、２つの隣接するブロックのそれぞれにおいてワード線セグメントの役目をする。たとえば、垂直接続部１９０は、アレイブロック１８２にあるワード線セグメント１８６に接続し、かつ、アレイブロック１８４にあるワード線セグメント１８８に接続する。換言すれば、各垂直接続部（たとえば垂直接続部１９０）は、２つの隣接するブロックのそれぞれのワード線セグメントによって共有される。しかし、予想されるであろうように、第１および最後のアレイブロックのそれぞれの「外側の」垂直接続部は、第１および最後のアレイブロックにおいてワード線セグメントの役目しかしなくてもよい。たとえば、ブロック１８４がメモリアレイを形成している複数のブロックのうちの最後のブロックである場合、その外側の垂直接続部（たとえば垂直接続部１９４）は、ブロック１８４内でワード線セグメント１
９２の役目しかしなくてもよく、したがって、アレイの残りの全体を通じて２つのワード線セグメントによって共有されない。
【００１７】
図示するようにワード線セグメントを交互配置することによって、垂直接続部のピッチは、個々のワード線自体のピッチの２倍となる。このことが特に有利であるのは、多くの受動素子メモリセルアレイに得られるワード線のピッチが、垂直接続部を形成するために利用され得る構造体を介して多くの受動素子メモリセルアレイに得られるワード線のピッチよりも極めて小さいからである。
【００１８】
他のワード線層およびビット線層は、示されているものよって同様に実現されてもよく、したがって、図１で説明されたように同じ垂直接続部を共有する。例示的なメモリ構造のさらなる説明は、シューリーン（Ｓｃｈｅｕｅｒｌｅｉｎ）による「３次元メモリアレイのための多層ワード線セグメントを有するワード線構成」（Ｗｏｒｄ  Ｌｉｎｅ  Ａｒｒａｎｇｅｍｅｎｔ  Ｈａｖｉｎｇ  Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｗｏｒｄ  Ｌｉｎｅ  Ｓｅｇｍｅｎｔｓ  ｆｏｒ  Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｙ  Ａｒｒａｙ）、米国特許公開第ＵＳ２００４−０１９０３６０号（現在は米国特許第６，８７９，５０５号）において見られることができ、この開示内容は完全に本願明細書に引用したものとするか。しかし、多くの例示的実施形態が３次元メモリアレイ（すなわち、互いに上下に形成される１つ以上のメモリプレーンを組み込む一体式の半導体集積回路）に関連して説明されることができるが、単一のメモリプレーンのみを有する本発明の他の実施形態もまた、具体的に予想される。
【００１９】
メモリアレイ１８０は、他のタイプのメモリセルも具体的に予想されるが、好ましくは受動素子メモリセルを組み込む受動素子メモリアレイ（ＰＥＭＡ）である。本明細書で使用されているように、受動素子メモリアレイは、複数の２−端子メモリセルを含み、関連するＸ座標線と関連するＹ座標線との間にそれぞれ接続される。このようなメモリアレイは、２次元の（平面の）アレイであってもよく、または、１つ以上のメモリセルのプレーンを有する３次元のアレイであってもよい。このような各メモリセルは、逆方向（すなわちカソードからアノードまで）の電流が順方向の電流よりも低い非線形の導電率を有する。プログラムレベルよりも大きな電圧をアノードからカソードへ印加することによって、メモリセルの導電率が変化する。導電率は、メモリセルがヒューズ技術を組み込む時に減少してもよく、または、メモリセルがアンチヒューズ技術を組み込むときに増大してもよい。受動素子メモリアレイは、１回プログラミング可能な（すなわち、１回書き込み型の）メモリアレイである必要はない。
【００２０】
このような受動素子メモリセルは、一般的に、電流を一方向に向ける電流ステアリング素子およびその状態を変化させることのできる別の素子（たとえば、ヒューズ、アンチヒューズ、キャパシタ、抵抗素子など）を有すると認識されてもよい。メモリ素子のプログラム状態は、メモリ素子が選択されるときに電流の流れまたは電圧降下を感知することによって読み出されることができる。
【００２１】
図３は、複数ヘッドのワード線デコーダ構成２３０を表す概略図であり、ワード線デコーダ構成２３０は、ワード線セグメントに対して垂直に横断するバイアス線を有し、かつ、ワード線セグメントに対して平行を横断する復号化された行選択線（時に本明細書において、「選択ノード」または「大域ワード線」と称される）を有する。行デコーダ２３２は、複数の復号化された行選択線を生成し、そのうちの１つは符号２３４が付いている。アレイブロック選択回路２３５は、非選択のバイアスレベルであるＢｉａｓＵをノード２３６に生成し、４つの復号化されたバイアスレベルであるＢｉａｓＡ、ＢｉａｓＢ、ＢｉａｓＣ、およびＢｉａｓＤをそれぞれノード２３８、２４０、２４２、および２４４に生成する。クワッドワード線ドライバ回路（ｑｕａｄ  ｗｏｒｄ  ｌｉｎｅ  ｄｒｉｖｅｒ
ｃｉｒｃｕｉｔ）２３３は、４つの別々のワード線ドライバ回路２５４を含み、各々が、それぞれのワード線を非選択バイアス線ＢｉａｓＵまで駆動し（行選択２３４が非選択のときに）、または、４つの「選択された」バイアス線ＢｉａｓＡ、ＢｉａｓＢ、ＢｉａｓＣおよびＢｉａｓＤのそれぞれまで駆動する（行選択２３４が選択されるときに）ためにある。
【００２２】
符号２５４がついた個々のワード線ドライバ回路を参照する。第１のトランジスタ２５６は、すべての非選択の行選択線が行デコーダ２３２によって生成されるであろう場合のように行選択２３４が低いときに、ワード線２４８を非選択のバイアスレベルＢｉａｓＵまで駆動する（垂直接続部２６０によって）。第２のトランジスタ２５８は、１つの「選択された」行選択線が行デコーダ２３２によって生成されるであろう場合のように行選択２３４が高いときに、ワード線２４８（符号ＲＯＷＢがまた付けられ、一般的にそれぞれ１つ以上のワード線層に１つ以上のワード線セグメントを含む）を、関連するバイアスレベルＢｉａｓＢまで駆動する。４本すべてのワード線にまとめる、行選択２３４が高いときに、ワード線２４６、２４８、２５０、および２５２のそれぞれは、その関連するバイアス線ＢｉａｓＡ、ＢｉａｓＢ、ＢｉａｓＣおよびＢｉａｓＤにそれぞれ駆動される。バイアス線ＢｉａｓＡ、ＢｉａｓＢ、ＢｉａｓＣおよびＢｉａｓＤのうちの１つが選択されたレベルまで駆動される一方で、バイアス線の残りの３つは、非選択のバイアスレベル（たとえばＢｉａｓＵレベル）で維持される。したがって、４つのワード線２４６、２４８、２５０、および２５２のうちの１つが選択されたバイアスレベルまでそれぞれ駆動される一方で、残りの３つのワード線が非選択のバイアスレベルで維持される。垂直接続部２６０は、図１に示される垂直接続部１２８に対応する。
【００２３】
示される例示的な構成では、行選択２３４が高いときに行選択２３４が選択され、行選択２３４が低いときには行選択２３４が選択されず、また、非選択のバイアスレベルＢｉａｓＵは、４つのバイアスレベルＢｉａｓＡ、ＢｉａｓＢ、ＢｉａｓＣおよびＢｉａｓＤのうちの選択された１つよりも高い。したがって、トランジスタ２５６がＰチャンネルデバイスとして有利に実現され、トランジスタ２５８がＮチャネルデバイスとして実現される。メモリアレイを組み込むアンチヒューズメモリセルのための例示的な電圧は、０ボルトの選択されたバイアスレベルであり、公称９ボルトの非選択のバイアスレベルＢｉａｓＵである。他の実施形態では、電圧の極性とドライバトランジスタ２５６、２５８の極性とが逆転してもよい。さらに、特定のメモリセル技術と所望の非選択ワード線電圧および選択ワード線電圧とに応じて、２つのＮチャネルトランジスタなど他のドライバ装置が利用されてもよい。このような４つの復号化された選択バイアス線が上述されているが、各行選択ノードが結果的にドライバの各グループ内の２つのワード線ドライバ回路に結合されている、たとえば２つのバイアス線などのような他の数の線が提供されてもよく、または、他の実施形態において提供されている１つだけの選択バイアス線が提供されてもよい。
【００２４】
図４は、少なくともメモリアレイの一部分を間隔をあけて横切る、図３で表されたような複数の４のヘッドのドライバ回路を有する複数ヘッドのワード線デコーダを表す概略図である。行デコーダ２３２は、複数の復号化された行選択線を生成し、すでに述べたように、そのうちの１つは符号２３４が付けられている。アレイブロック選択回路２３５は、非選択のバイアスレベルであるバイアスＵをノード２３６に生成し、４つの復号化されたバイアスレベルであるＢｉａｓＡ、ＢｉａｓＢ、ＢｉａｓＣ、およびＢｉａｓＤを生成し、ここではＵ、Ａ、Ｃ、およびＤの符号が付けられている。クワッドワード線ドライバ回路２３３の垂直のグループ２８２のそれぞれは、行デコーダ２３２によって生成される行選択線のうちのそれぞれに応じる。グループ２８２内のクワッドワード線ドライバ回路２３３のすべては、図３に示される構成によって提案されるように、Ｕバイアス線、Ａバイアス線、Ｂバイアス線、Ｃバイアス線およびＤバイアス線と関連している。
【００２５】
しかし、この実施形態では、アレイブロック選択回路２３５はまた、クワッドワード線ドライバ回路２３３の２つのさらなるグループ２８４、２８６のそれぞれにそれぞれの別のバイアス線の組を生成する。バイアス線の第２の組は、非選択のバイアスレベルＢｉａｓＵを含み、４つの復号化されたバイアスレベルＢｉａｓＥ、ＢｉａｓＦ、ＢｉａｓＧ、およびＢｉａｓＨを生成し、ここではＵ、Ｅ、Ｆ、ＧおよびＨの符号が付けられている。バイアス線の第３の組は、非選択のバイアスレベルＢｉａｓＵを含み、４つの復号化されたバイアスレベルＢｉａｓＩ、ＢｉａｓＪ、ＢｉａｓＫおよびＢｉａｓＬを生成し、ここではＵ、Ｉ、Ｊ、Ｋ、およびＬの符号が付けられている。再び行選択２３４を参照する。グループ２８２、２８４および２８６のそれぞれにあるクワッドワード線ドライバ回路２３３は行選択２３４の信号に応答し、アレイブロック選択回路２３５が、バイアス線Ａ、Ｂ、Ｃ、…、Ｋ、Ｌを復号するように実現されてもよいので、このような１つのバイアス線のみが選択される（すなわち、選択されたバイアスレベルまで駆動される）。その結果、行選択２３４と関連した１つのワード線のみが選択され、行選択２３４と関連した残りの１１のワード線は、非選択のままである。このような構成は拡大されて、１つのアレイ全体で非常に多数のワード線ドライバ回路２３３を駆動してもよい。
【００２６】
各ワード線ドライバ２５４は、この例示的な回路が各々の２つの隣接するアレイブロックのそれぞれ（たとえば図２に示されているようなアレイ）でワード線セグメントと結合されると想定されてもよい。したがって、２つのビット線選択回路（図示せず）は、ワード線ドライバ回路のグループ２８２と関連していてもよく、２つの隣接するアレイブロックのそれぞれに対する１つのビット線選択回路は、グループ２８２によって駆動されるワード線を有する。したがって、各々が、選択されたワード線がグループ２８２と関連しているときはいつでもアクティブとなる列デコーダ出力信号（図示せず）によってそれぞれ駆動される。例示的な列デコーダおよび列選択回路は種々に実施されてもよいが、米国特許第６，８５９，４１０号「極めて小型レイアウトピッチを有するインターフェイスアレイ線に特に十分に適した樹状デコーダ構造体」（Ｔｒｅｅ  Ｄｅｃｏｄｅｒ  Ｓｔｒｕｃｔｕｒｅ  Ｐａｒｔｉｃｕｌａｒｌｙ  Ｗｅｌｌ  Ｓｕｉｔｅｄ  ｔｏ  Ｉｎｔｅｒｆａｃｉｎｇ  Ａｒｒａｙ  Ｌｉｎｅｓ  Ｈａｖｉｎｇ  Ｅｘｔｒｅｍｅｌｙ  Ｓｍａｌｌ  Ｌａｙｏｕｔ  Ｐｉｔｃｈ）に記載されているように実現されるのが好ましく、その開示内容は完全に本願明細書に引用したものとする。
【００２７】
各アレイブロックが一方から駆動されるそのワード線の半分および他方から駆動されるそのワード線の他の半分を有すると想定される（この実施形態として）ので、グループ２８２と関連した右端のアレイブロックは、グループ２８４と関連していてもよい。
【００２８】
本願明細書において説明される多くの実施形態と同様に、ワード線は、メモリセルのカソード端部（すなわちダイオードのｎ型側面）に接続される。半分がブロックの右側で隣接するブロック内にワード線セグメントと垂直接続部を共有し、他の半分がブロックの左側のワード線セグメントで垂直接続部を共有して、１つのブロックにあるワード線セグメントは交互配置される。各垂直接続部は、０．５２μであり公称抵抗値が４０オームであるピッチに０．１８×０．７８μの「ｚｉａ」によって形成されてもよい。
【００２９】
読出しおよび書込みの両方の状態の例示的なバイアス条件（すなわち、公称電圧）を下の表１で確認する。
【００３０】
【表１】
2008535267.tif 000003
【００３１】
他の有用なバイアス状態は、米国特許第６，６１８，２９５号、シューリーン（Ｓｃｈｅｕｅｒｌｅｉｎ）の「メモリアレイを書込むときに選択および非選択アレイ線をバイアスするための方法および装置」（Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｂｉａｓｉｎｇ  Ｓｅｌｅｃｔｅｄ  ａｎｄ  Ｕｎｓｅｌｅｃｔｅｄ  Ａｒｒａｙ  Ｌｉｎｅｓ  Ｗｈｅｎ  Ｗｒｉｔｉｎｇ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙ）においてさらに説明されており、その開示内容は完全に本願明細書に引用したものとする。半分選択され半分非選択のメモリセル上の妨害効果を減少させる好ましいプログラミング方法は、「受動素子メモリセルの妨害のないプログラミングのための装置および方法」（Ａｐｐａｒａｔｕｓ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｄｉｓｔｕｒｂ−Ｆｒｅｅ  Ｐｒｏｇｒａｍｍｉｎｇ  ｏｆ  Ｐａｓｓｉｖｅ  Ｅｌｅｍｅｎｔ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ）と題される、シューリーン（Ｓｃｈｅｕｅｒｌｅｉｎ）らの米国特許第６，８２２，９０３号に説明されており、その開示内容は完全に本願明細書に引用したものとする。
【００３２】
再び図３に示されるワード線ドライバ回路２３３を参照する。これらの４つのワード線ドライバ２５４のそれぞれは、メモリアレイの下に好ましくは配置される。これらのワードラインドライバ２５４は、メモリブロック内の２つのワード線のピッチに置かれなければならない（というのは、ワード線が交互配置され、半分のみがメモリブロックの両側から駆動されるからである）。さらに、ワード線ドライバは、高電圧レベルまで駆動するように求められ、したがって、高圧トランジスタを組み込む（集積回路内に組み込まれた他のトランジスタと比較して）。
【００３３】
このような高圧トランジスタは、しばしば通常のトランジスタよりも長いチャネル長（すなわちゲートストライプ幅）を有し、したがって、メモリ層に直接インターフェイスする回路などタイトピッチのレイアウトにこのような高圧トランジスタを嵌合することは、極めて難しい。
【００３４】
次に図５を参照する。アクティブ領域ストライプ３００、交互のゲート電極（たとえばポリシリコン（「ポリ」ゲート電極３０２）、およびソース／ドレイン接点（たとえば接点３０４）のレイアウトが示されている。ゲート電極はアクティブ領域ストライプと交差して、ソース／ドレイン領域３０６など個々のソース／ドレイン領域を画定する。このような構造体のピッチはＣ＋Ｌ＋２Ｇと等しい。但し、Ｃは各接点の幅であり、Ｌは各ゲートストライプの幅（この幅は、当然ながら結果として生じるトランジスタの電気的チャネル長を決定する）であり、Ｇはソース／ドレイン接点からゲート電極までの間隔である。
【００３５】
ピッチは、図６に示すように「曲がったゲート」トランジスタを使用し、ソース／ドレイン接点を互い違いにすることによって減少することができる。ここでは、アクティブ領域ストライプ３１０、交互のゲート電極（たとえばゲート電極３１２）、およびソース／ドレイン接点（たとえば接点３１５）のレイアウトが示されている。しかし、曲がったゲートレイアウトは、１対のゲート電極３１２、３１３を提供し、この１対のゲート電極３１２、３１３は、より遠くに離れて広がり、したがって、接点３１６から離れて曲がりアクティブ領域ストライプ３１０の右側に向かい、アクティブ領域ストライプ３１０の左側に向かって接点３１５を収容するように互いにより近くにさらに曲がる。換言すれば、ゲート電極３１２、３１３は、ストライプの右側よりもアクティブ領域ストライプ３１０の左側で互いにより近づくので、互い違いにされた接点３１６は、ストライプの右側の近くのゲート電極３１２、３１３間にあるソース／ドレイン領域に配置されることができる。反対に、ゲート電極３１３、３１４は、ストライプの左側よりもアクティブ領域ストライプ３１０の右側で互いにより近づくので、互い違いにされた接点３１５は、ストライプの左側の近くのゲート電極３１３、３１４間にあるソース／ドレイン領域に配置されることができる。
【００３６】
このような構造体のピッチは、Ｌ＋Ｇ＋０．５（Ｃ＋Ｓ）と等しい。但し、Ｌは各ゲートストライプの幅であり、Ｇはソース／ドレイン接点からゲート電極まで間隔であり、Ｃは各接点の幅であり、Ｓはゲートからゲート（すなわち「ポリからポリ」間隔）である。これは、ピッチがＧ＋０．５（Ｃ−Ｓ）改良されたことを表している。例示的な半導体技術では、これらの変数値は、基盤技術寸法λの関数として表されることができる。Ｃ＝１．２λ、Ｇ＝λ、Ｓ＝１．６λのとき、まっすぐなトランジスタレイアウトよりも曲がったゲートレイアウトのピッチが０．８λ改良される。この大きさは、基盤技術寸法とほぼ等しく、高密度メモリアレイのピッチに合致しなければならないレイアウトを設計するときに特に有意である。
【００３７】
次に図７を参照する。曲がったゲートトランジスタレイアウトは、単一のトランジスターゲートを形成するためにゲート電極の対に接続し、かつ、１つおきのソース／ドレイン領域をアクティブ領域ストライプ５２０のためのバイアスノード５２１に結合し、残りのソース／ドレイン領域をそれぞれのワード線に結合することによって、ワード線ドライバ２５４のＮＭＯＳトランジスタ（たとえばトランジスタ２５８）を形成するのに利用されることができる。したがって、この構成５１８では、これらのドライバのピッチは、２（Ｌ＋Ｇ）＋Ｃ＋Ｓである（個々のゲート電極のピッチの２倍である）。これらのトランジスタのそれぞれが同じバイアス線５２１を共有するとき、示されている各ＮＭＯＳトランジスタは、それぞれの行選択線と結合されるだろう。たとえば、ゲート電極５２２がＲＯＷＳＥＬ０と結合される一方で、ゲート電極５２３がＲＯＷＳＥＬ１と結合される。
【００３８】
Ｌ＝０．６８μ、Ｃ＝０．１８μ、Ｇ＝０．１５μおよびＳ＝０．２４μとする例示的な０．１５μの技術としては、したがって、ＮＭＯＳドライバトランジスタのピッチは２．０８μとなる。比較するために、図５のまっすぐなゲート電極を使用して実現されると、このようなドライバピッチは２．３２μになるであろう。例示的な一実施形態では、この２．０８μのＮＭＯＳドライバピッチは、１つのメモリブロックの片側から駆動される４本のワード線（メモリブロック間の垂直接続部領域の中）に一致する。４本のワード線が同じブロックの他方の側からも駆動されるので、アレイは、このＮＭＯＳドライバピッチにおいて、０．２６μのワード線ピッチに実際に８つのワード線を有する。
【００３９】
次に図８を参照して、この２．０８μピッチ内に４つのＮＭＯＳドライバトランジスタを設けて図３に示されるワード線ドライバ回路２３３のレイアウトを達成するために、合計４つのこのようなＮＭＯＳドライバトランジスタストライプ５１８が、互いの隣に配置されてもよい。４つの垂直アクティブ領域ストライプ３２０、３２２、３２４、および３
２６が示されており、それぞれメモリブロックブロックｉ＋１の下に配置されている。各アクティブ領域ストライプでは、複数のゲート電極がアクティブ領域ストライプと交差して、個々のソース／ドレイン領域を画定する。１つおきのソース／ドレイン領域は、アクティブ領域ストライプのためのバイアスノードと結合され、残りのソース／ドレイン領域は、メモリブロックブロックｉ＋１と関連したそれぞれのワード線にそれぞれ結合される。したがって、それぞれのワード線のそれぞれのＮＭＯＳドライバトランジスタが形成される。４つのアクティブ領域ストライプ３２０、３２２、３２４、および３２６は、４つのバイアス線ＢｉａｓＡ（２３８の符号もまた付けられている）、バイアス線ＢｉａｓＢ（２４０の符号もまた付けられている）、バイアス線ＢｉａｓＣ（２４２の符号もまた付けられている）、バイアス線ＢｉａｓＤ（２４４の符号もまた付けられている）とそれぞれ関連している。単一の行選択線は、各アクティブ領域ストライプにおいて１つのトランジスタのゲート端子と結合される。たとえば、行選択線ＲＯＷＳＥＬ２３４は、トランジスタ３２１、２５８、３２５、および３２７のゲート端子と結合される。
【００４０】
アクティブ領域特徴３３０および３３２など４つのアクティブ領域の特徴もまた示されており、隣接するメモリブロックＢＬＯＣＫｉの下にそれぞれ配置されている。たとえば、アクティブ領域特徴３３０および３３２のそれぞれは、アクティブ領域特徴と交差して合計４つのＰＭＯＳトランジスタを形成するそれぞれ一対のゲート電極を含み、それぞれのゲートは同じ行選択線ＲＯＷＳＥＬ２３４と結合される。それぞれ一対のＰＭＯＳトランジスタ間の中央のソース／ドレインノードは、ノード２３６の符号もまた付けられている非選択のバイアスノードＢｉａｓＵと結合される。
【００４１】
接続領域がＮＭＯＳドライバトランジスタとＰＭＯＳドライバトランジスタとの間に設けられており、接続領域はまた、ＮＭＯＳとＰＭＯＳトランジスタとを共に接続する（ここでは点線として表されている）電極から対応するワード線まで垂直接続するために、隣接するメモリブロックＢＬＯＣＫｉとＢＬＯＣＫｉ＋１との間にもある。たとえば、ワード線ドライバ２５４（図３に示す）は、ＢｉａｓＢ線２４０と結合されるソースを有し、かつ垂直接続部２６０と結合されるドレインを有するＮＭＯＳトランジスタ２５８を含み、ＢｉａｓＵ線２３６と結合されるソースを有し、かつ垂直接続部２６０と結合されるドレインを有するＰＭＯＳトランジスタ２５６をさらに含む。図８では、この垂直接続部２６０は、ＷＬ６の符号が付けられているワード線と関連している。
【００４２】
この図は本発明のいくつかの実施形態による相対的な構成を表すが、いくつかの細部は、明確にするために簡略化されている。次に図９および図１０を参照する。同様の回路およびレイアウト構成の例示的実施形態のより正確な線図が示されている。図９は、アクティブ領域層、ゲート層、基板（ウェル）タップ、ならびにアクティブ領域およびゲートへの接点を示す。４つのアクティブ領域ストライプ３２０、３２２、３２４、および３２６が示されている。基板タップの３つの列（たとえば基板タップ３４２、３４３および３４４）が、局部の基板電位（あるいは、局部のウェル電位）を適したバイアスレベル（たとえばグランド）に結合する。４つのＰＭＯＳトランジスタの各グループは、ウェルタップ３４６などのウェルタップによって事実上包囲され、各ウェルタップはウェル３４９をウェルバイアスノード３４８と結合する。行選択線をすべての８つのトランジスタ（すなわち、４つのＮＭＯＳプルダウンと４つのＰＭＯＳプルアップ）と結合し、ポリシリコン層でパスを定められている行選択信号をすべての８つのトランジスタと結合するために、単一接点（たとえば接点３４７）が設けられている。図１０は２つの金属層を示しており、より下部のＲｌ層はほぼ垂直に横断し（たとえばＢｉａｓＣを伝達する金属特徴３５１）、および上部のＲ２層はほぼ水平方向に横断する（たとえば大域ワード線を伝達する金属特徴３５２）。
【００４３】
次に図１１を参照する。各メモリブロック間の接続領域に対するＮＭＯＳドライバトラ
ンジスタおよびＰＭＯＳドライバトランジスタの位置を示すブロック図が示されており、図８から図１０に示されるブロック図に概して一致している。ＰＭＯＳドライバ（たとえば３８２）は、各接続領域（たとえば３８３）の左側にある一方、ＮＭＯＳドライバ（たとえば３８４）は、各接続領域の右側にある。したがって、各メモリブロックの下では、ＰＭＯＳドライバがブロック一方の側に配置され、関連のないＮＭＯＳドライバが他方の側に配置される。たとえば、メモリブロック３８０の下では、ＰＭＯＳドライバ３８２が右側にあり、関連のないＮＭＯＳドライバ３８６が左側にある。メモリブロック、ＰＭＯＳドライバ、およびＮＭＯＳドライバの寸法に応じて、おそらくセンス増幅器３８７など他の回路のための十分な間隔があってもよい。
【００４４】
図１２は、別の有用な構成を示している。メモリブロック４０２は、ブロックの左側に接続領域４１０と関連したＰＭＯＳドライバ４０６、ならびにブロックの右側に接続領域４１１と関連したＰＭＯＳドライバ４０７を含む。メモリブロック４０４は、ブロックの左側に接続領域４１１と関連したＰＭＯＳドライバ４０８、ならびにブロックの右側に接続領域４１２と関連したＰＭＯＳドライバ４０９を含む。ＮＭＯＳドライバまたはＰＭＯＳドライバのうちの１つが他方よりも小さい場合、ついで、より大きい回路がより小さいタイプのドライバを含むメモリブロックの下で嵌合してもよい。たとえば、ＰＭＯＳドライバ４０６、４０７は、ここではＮＭＯＳドライバ４０８、４０９よりかなり小さいように示されており、また、より大きいセンス増幅器回路４１３または他の回路が、ＮＭＯＳドライバ４０８と４０９との間よりもＰＭＯＳドライバ４０６と４０７との間に設置されてもよい。
【００４５】
図１３は、別の有用な構成を示している。接続領域と関連したＮＭＯＳドライバおよびＰＭＯＳドライバの半分が接続領域の一方の側にあると共に、関連するＮＭＯＳドライバおよびＰＭＯＳドライバの他の半分が接続領域の他方の側にある。たとえば、ＮＭＯＳドライバ４２４、４２５およびＰＭＯＳドライバ４２６、４２７はすべて、接続領域４２１を通してそれぞれのワード線を駆動することと関連する。メモリブロック４２０は、ブロックで右側に接続領域４２１と関連したＮＭＯＳドライバ４２４およびＰＭＯＳドライバ４２６を含む。メモリブロック４２２は、ブロックの左側に接続領域４２１と関連したＮＭＯＳドライバ４２５およびＰＭＯＳドライバ４２７、ならびに、ブロックの右側に接続領域４３０と関連したＮＭＯＳドライバ４２８およびＰＭＯＳドライバ４２９を含む。
【００４６】
図示された実施形態は、各ワード線ドライバ回路２３３内にこれまでに４つのＮＭＯＳおよびＰＭＯＳドライバを含むが、他の数のドライバ装置（たとえば２対のＮＭＯＳおよびＰＭＯＳドライバ）も同様に予想される。さらに、２つの一体化された電源以外の数もまた、有利に利用されてもよい。たとえば、特に図１３に示される構成を使用して、６つのＮＭＯＳドライバおよび６つのＰＭＯＳドライバが使用されてもよい。このような非バイナリの場合において、物理アドレシングは、デコードマップに「正孔」を残すように構成されてもよい。この正孔は６つの物理的に復号化されたアドレスを含む８つのアドレスのグループにある正孔などであり、最後の２つのアドレスが別の方法で復号化される。制御回路は、外部のアドレス空間を正孔を有するより大きいアドレス空間にマップするように構成されてもよい。したがって、構造体の物理復号がなおほとんどバイナリとなることができる。
【００４７】
これらのブロック図のそれぞれにおいて、ＮＭＯＳドライバトランジスタおよびＰＭＯＳドライバトランジスタの位置を説明してきたが、ブロック図は、他のタイプのプルアップデバイスおよびプルダウンデバイスを含み得る他の実施形態のためにも同様に認識されるべきである。また、たとえ上記の記載がＮＭＯＳドライバまたはＰＭＯＳドライバブロックを「含む」メモリブロックのフレーズを使用してもよいとしても、このようなＮＭＯＳドライバブロックまたはＰＭＯＳドライバブロックは、メモリブロックの下にあり、か
つ、ワード線がブロックの間で共有される場合に１つ以上のブロックと関連してもよいと理解すべきである。
【００４８】
図１４は、曲がったゲートトランジスタの別の有用な構成を表しており、ここでは、１対のゲート電極がアクティブ領域の右側の側面から出る前に接合されている。図１５は、アクティブ領域の区域（「アイランド」とも呼ばれる）を示す別の有用な構成を表し、それぞれ１対のゲート電極を含んでおり、ここでは、１対のゲート電極のうち交互の電極が曲がったゲートトランジスタになっている。図１６は、アクティブ領域ストライプを表し、ここでは、ゲート電極のうち交互の電極が曲がったゲートトランジスタになっている。図１７は、アクティブ領域アイランドを示す別の有用な構成を表しており、それぞれが曲がったゲートトランジスタゲート電極を含む。
【００４９】
いくつかの実施形態において、アレイ線ドライバ内のドライバトランジスタは、集積回路上の他の場所で実現される他のトランジスタと比較してより高電圧デバイスである。このようなデバイスは、より高い閾値を有してもよく、より厚いゲート誘電体を有してもよく、かつ、このような他のトランジスタよりも長い電気的長さを有してもよい。たとえば、このようなより高電圧デバイスは、このような他のトランジスタの公称電気的長さの少なくとも２倍の電気的長さを有してもよい。
【００５０】
いくつかの実施形態において、メモリアレイの下に配置される曲がったゲートトランジスタを含むアレイ線ドライバ回路が、セグメント化されたビット線を組み込むメモリアレイにおいて有利に利用されてもよく、このアレイは、たとえば、ロイ・Ｅ・シューリーン（Ｒｏｙ  Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎ）らの２００３年３月３１日出願の「セグメント化されたビット線メモリアレイを組み込む３次元記憶装置」（Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｓｅｇｍｅｎｔｅｄ  Ｂｉｔ  Ｌｉｎｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ）と題される米国特許公開第ＵＳ２００４／０１８８７１４Ａｌ号に説明されるようなアレイであり、この出願は完全に本願明細書に引用したものとする。
【００５１】
さまざまな実施形態では、メモリ層間の接続部が垂直接続部として有利に形成されており、このような接続によって消費される全体の領域を減少させる。しかし、このような用語を本願明細書において「垂直接続部」として使用することは、各層をその隣接した層と接続するために別々のバイアを使用するにせよ、このようなバイアが積み重ねられるにせよ、それぞれバイアが上下のバイアに対して側方移動するにせよ、１つ以上のメモリ層上のノード間の接続を形作るために他のいかなる構造体が使用されるにせよ、垂直に移動する（たとえば隣接する）メモリ層の間を接続するいかなる方法も含むと解釈されるべきである。異なるプロセスが結果として各プロセスのいくぶん望ましい選択になるので、本発明は、「垂直接続部」のいかなる特定の形態にも制限されない。このような垂直接続部は、便利にも、１つ以上の層をｚ−方向に接続するバイアタイプの構造体を意味する「ｚｉａ」と称されてもよい。好ましいｚｉａ構造体およびこれらを形成するための関連する方法は、２００３年３月１８日発行のＣｌｅｅｖｅｓの米国特許第６，５３４，４０３号において記載されており、この開示内容は完全に本願明細書に引用したものとする。
【００５２】
本願明細書において記載されるさまざまな実施形態において、１ビット線セグメントにつき多くのメモリセルが、説明の便宜のために想定されている。いかなるメモリアレイ設計と同様に、１ワード線セグメントあたりのメモリセルの数、ならびに、１ビット線あたりのメモリセルの数に関して、多くの要因が設計の決定に影響し得ることを理解されたい。たとえば、１ワード線セグメントあたりのメモリセルの数は、選択または非選択のビット線に影響を及ぼし得る総漏れ電流、ワード線セグメントの抵抗、またはビット線のキャパシタンスによって、かなり影響され得る。同様に、アレイブロックの数およびメモリプ
レーンの数はまた、工学技術決定の問題になり、本願明細書において記載される例示的な構成は、選択された場合の例にすぎず、必要な構成ではない。
【００５３】
上部、左側、下部および右側の表示は、メモリアレイの４つの側の単に便利な記述的用語にすぎないことを理解されたい。ブロックのワード線セグメントは、水平方向に向けられたワード線セグメントの２つの互いにかみ合わされたグループとして実現されてもよく、ブロックのビット線は、垂直方向に向けられたビット線の２つの互いにかみ合わされたグループとして実現されてもよい。ワード線またはビット線の各々のグループが、それぞれのデコーダ／ドライバ回路、およびアレイの４つの側のうちの１つにあるそれぞれのセンス回路によって働かされてもよい。適した行回路および列回路は、米国特許第６，８５６，５７２Ｂ２号「２重目的のドライバ装置を備えたメモリアレイラインドライバを利用した複数ヘッドのデコーダ構造体」（Ｍｕｌｔｉ−Ｈｅａｄｅｄ  Ｄｅｃｏｄｅｒ  Ｓｔｒｕｃｔｕｒｅ  Ｕｔｉｌｉｚｉｎｇ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｌｉｎｅ  Ｄｒｉｖｅｒ  ｗｉｔｈ  Ｄｕａｌ  Ｐｕｒｐｏｓｅ  Ｄｒｉｖｅｒ  Ｄｅｖｉｃｅ）、上述の「極めて小型レイアウトピッチを有するインターフェイスアレイ線に特に十分に適した樹状デコーダ構造体」（Ｔｒｅｅ  Ｄｅｃｏｄｅｒ  Ｓｔｒｕｃｔｕｒｅ  Ｐａｒｔｉｃｕｌａｒｌｙ  Ｗｅｌｌ  Ｓｕｉｔｅｄ  ｔｏ  Ｉｎｔｅｒｆａｃｉｎｇ  Ａｒｒａｙ  Ｌｉｎｅｓ  Ｈａｖｉｎｇ  Ｅｘｔｒｅｍｅｌｙ  Ｓｍａｌｌ  Ｌａｙｏｕｔ  Ｐｉｔｃｈ）、および、「メモリアレイのブロック冗長度を組み込むための方法および装置」（Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｂｌｏｃｋ  Ｒｅｄｕｎｄａｎｃｙ  ｉｎ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙ）と題されるルカ・Ｇ・ファソリ（Ｌｕｃａ  Ｇ．Ｆａｓｏｌｉ）およびロイ・Ｅ・シューリーン（Ｒｏｙ  Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎ）による２００５年３月３１日出願の米国出願第１１／０９５，９０７号において説明されており、これら各々は完全に本願明細書に引用したものとする。例示的なメモリアレイ構成はまた、上述の「メモリアレイのブロック冗長度を組み込むための方法および装置」にも説明されている。
【００５４】
ワード線はまた、行線またはＸ座標線と呼ばれてもよく、ビット線は、列線またはＹ座標線と呼ばれてもよい。「ワード」線および「ビット」線の区別は、当業者にとって少なくとも２つの異なる含みがある。メモリアレイを読み出すときに、いくつかの実務家によって想定されることは、ワード線が「駆動され」、ビット線が「感知される」ことである。この点について、Ｘ座標線（またはワード線）は、通常、メモリセルトランジスタのゲート端子、またはあるならばメモリセルスイッチデバイスのＳ端子に接続されると考えられる。Ｙ座標線（またはビット線）は、通常、メモリセルの切替えられた端子（たとえばソース／ドレイン端子）に接続されると考えられる。第２に、メモリ構成（たとえば、データバス幅、動作中同時に読み出されたビット数など）は、データ「ワード」よりもデータ「ビット」で整列された２つのアレイ線の１組を認識することにいくぶん関連していてもよい。したがって、本願明細書におけるＸ座標線、ワード線および行線の表示、ならびにＹ座標線、ビット線および列線の表示は、さまざまな実施形態の例示であり、しかし、制限的な意味ではなくむしろより一般的な意味で認識されるべきである。
【００５５】
本願明細書において使用されるように、ワード線（たとえばワード線セグメントを含む）およびビット線は、通常、直交するアレイ線を表し、一般に、少なくとも読み込み中にワード線が駆動され、ビット線が感知される従来技術における一般的な想定に従う。したがって、アレイのビット線は、アレイのセンス線と呼ばれてもよい。どんな特定の含意も、ワード構成に関してこのような用語を用いて引き出されるべきでない。さらに、本願明細書において使用されるように、「大域アレイ線」（たとえば、大域ワード線、大域ビット線）は、１つ以上のメモリブロックでアレイ線セグメントと接続するアレイ線であるが、このような大域アレイ線が全メモリアレイにわたり、またはほぼ全集積回路にわたり横断しなければならないと提案する特定の推論も、引き出されるべきでない。
【００５６】
本願明細書において使用されるように、受動素子メモリアレイは、複数の２−端子メモリセルを含み、関連するＸ座標線と関連するＹ座標線との間にそれぞれ接続される。このようなメモリアレイは、２次元の（平面の）アレイであってもよく、または、１つ以上のメモリセルのプレーンを有する３次元のアレイであってもよい。このような各メモリセルは、逆方向（すなわちカソードからアノードまで）の電流が順方向の電流よりも低い非線形の導電率を有する。プログラムレベルよりも大きな電圧をアノードからカソードへ印加することによって、メモリセルの導電率が変化する。導電率は、メモリセルがヒューズ技術を組み込む時に減少してもよく、または、メモリセルがアンチヒューズ技術を組み込むときに増大してもよい。受動素子メモリアレイは、１回プログラミング可能な（すなわち、１回書き込み型の）メモリアレイである必要はない。
【００５７】
このような受動素子メモリセルは、一般的に、電流を一方向に向ける電流ステアリング素子およびその状態を変化させることのできる別の素子（たとえば、ヒューズ、アンチヒューズ、キャパシタ、抵抗素子など）を有すると認識されてもよい。メモリ素子のプログラム状態は、メモリ素子が選択されるときに電流の流れまたは電圧降下を感知することによって読み出されることができる。
【００５８】
本願明細書において説明されている本発明のさまざまな実施形態において、メモリセルは、ジョンソン（Ｊｏｈｎｓｏｎ）らの米国特許第６，０３４，８８２号、ザング（Ｚｈａｎｇ）の米国特許第５，８３５，３９６号で説明されているような半導体材料から構成されてもよい。アンチヒューズメモリセルが好ましいが、ＭＲＡＭアレイや有機受動素子アレイなどの他のタイプのメモリアレイもまた使用されてもよい。ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）は、磁気トンネル接合（ＭＴＪ）など磁気メモリ素子を基礎とする。ＭＲＡＭ技術は、ピーター・Ｋ・ナジ（Ｐｅｔｅｒ  Ｋ．Ｎａｊｉ）らの「２００１ＩＥＥＥ国際固体回路学会の技術論文摘要、ＩＳＳＣＣ  ２００１／セッション  ７／技術部門：発展技術／７．６、２００１年２月６日ＩＳＳＣＣ２００１視覚付録の９４−９５、４０４−４０５頁」（ｔｈｅ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｏｆ  ｔｈｅ  ２００１  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ  ２００１／Ｓｅｓｓｉｏｎ  ７／Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｒｅｃｔｉｏｎｓ：  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｉｅｓ／７．６，Ｆｅｂｒｕａｒｙ  ６，２００１  ａｎｄ  ｐａｇｅｓ  ９４−９５，４０４−４０５  ｏｆ  ＩＳＳＣＣ  ２００１  Ｖｉｓｕａｌ  Ｓｕｐｐｌｅｍｅｎｔで公開されている「２５６ｋｂ  ３．０Ｖの１Ｔ１ＭＴＪ不揮発性磁気抵抗ランダムアクセスメモリ」（Ａ  ２５６ｋｂ  ３．０Ｖ  １Ｔ１ＭＴＪ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）において説明されている。いくつかの受動素子メモリセルは、ダイオードの特性を示す電導を有する少なくとも１つの層と、電界の印加で導電率を変化させる少なくとも１つの有機物質とを含む有機物質層を組み込む。グーデンセン（Ｇｕｄｅｎｓｅｎ）らの米国特許第６，０５５，１８０号は、有機受動素子アレイを記載している。相転移材料や非晶質固体などの材料を備えるメモリセルもまた、使用されることができる。ウォルシュテンオルム（Ｗｏｌｓｔｅｎｈｏｌｍｅ）らの米国特許第５，７５１，０１２号、およびオブシンスキー（Ｏｖｓｈｉｎｓｋｙ）らの米国特許第４，６４６，２６６号を参照のこと。
【００５９】
本願明細書において記載されている本発明のさまざまな実施形態において、多くの異なるメモリセル技術の使用が予想される。適した３次元アンチヒューズメモリセルの構造、構成およびプロセスが以下に記載のものを含むが、これに限定されるものではない。「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよび製造方法」（Ｖｅｒｔｉｃａｌｌｙ  Ｓｔａｃｋｅｄ  Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ）
と題されるジョンソン（Ｊｏｈｎｓｏｎ）らの米国特許第６，０３４，８８２号、「３次元メモリアレイおよび製造方法」（Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｙ
Ａｒｒａｙ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ）と題されるナール（Ｋｎａｌｌ）らの米国特許第６，４２０，２１５号、「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよび製造方法」（Ｖｅｒｔｉｃａｌｌｙ−Ｓｔａｃｋｅｄ，Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ）と題されるジョンソン（Ｊｏｈｎｓｏｎ）の米国特許第６，５２５，９５３号、「３次元メモリ」（Ｔｈｒｅｅ  Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｙ）と題されるクリーブス（Ｃｌｅｅｖｅｓ）による米国特許公開第２００４−０００２１８４Ａｌ号、２００２年１２月１９日出願の「高密度不揮発性メモリを製造するための改良された方法」（Ａｎ  Ｉｍｐｒｏｖｅｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｍａｋｉｎｇ  ａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ）と題されるヘーナー（Ｈｅｒｎｅｒ）らによる米国特許出願第１０／３２６，４７０号。これらの列挙された開示内容のそれぞれは、完全に本願明細書に引用したものとする。
【００６０】
さらに、極めて高密度のＸ座標線および／またはＹ座標線のピッチ要件を有する他のメモリアレイ構成もまた予想され、たとえばこの構成は、トマス・Ｈ・リー（Ｔｈｏｍａｓ
Ｈ．Ｌｅｅ）らによる米国特許公開第ＵＳ２００２−００２８５４１Ａｌ号「高密度アレイおよび電荷蓄積装置およびこれらを製造するための方法」（Ｄｅｎｓｅ  Ａｒｒａｙｓ  ａｎｄ  Ｃｈａｒｇｅ  Ｓｔｏｒａｇｅ  Ｄｅｖｉｃｅｓ，ａｎｄ  Ｍｅｔｈｏｄｓ
ｆｏｒ  Ｍａｋｉｎｇ  Ｓａｍｅ）にて説明されているような薄膜トランジスタ（ＴＦＴ）ＥＥＰＲＯＭメモリセルを組み込んでおり、また、シューリーン（Ｓｃｈｅｕｅｒｌｅｉｎ）らによる米国特許公開第ＵＳ２００４−０１２５６２９Ａｌ号「直列接続トランジスタ列を組み込むプログラマブルメモリ配列構造、およびこれを製造し動作するための方法」（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｓｔｒｕｃｔｕｒｅ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｓｅｒｉｅｓ−Ｃｏｎｎｅｃｔｅｄ  Ｔｒａｎｓｉｓｔｏｒ  Ｓｔｒｉｎｇｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｓａｍｅ）、およびエン−ヒズィング・チェン（Ｅｎ−Ｈｓｉｎｇ  Ｃｈｅｎ）らによる米国特許公開第ＵＳ２００４／０１４５０２４号「非選択メモリセルにおけるチャネル領域のキャパシタンスブースティングを組み込むＮＡＮＤメモリアレイ、およびこれを動作するための方法」（ＮＡＮＤ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｂｏｏｓｔｉｎｇ  ｏｆ  Ｃｈａｎｎｅｌ  Ｒｅｇｉｏｎｓ  ｉｎ  Ｕｎｓｅｌｅｃｔｅｄ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｓａｍｅ）にて説明されているようなＴＦＴ  ＮＡＮＤメモリアレイを組み込んでおり、これらの出願は本願明細書に引用したものとする。
【００６１】
さまざまな図におけるさまざまなアレイ線の方向性は、単にアレイにおける２つのグループの横断線の説明を容易にするのに便利なだけである。ワード線が通常ビット線に直交しているが、このようなことは必ずしも必要とされない。さらに、メモリアレイのワード編成およびビット編成は、容易に逆転してもよい。さらなる例として、アレイの部分は、所与のワードの異なる出力ビットに一致してもよい。このようなさまざまなアレイ編成および構成は、従来技術において周知であり、本発明は、多種多様なこのような変形を理解することを目的とする。本願明細書において使用されるように、集積回路メモリアレイは、互いにまたは近接して実現された１つ以上の集積回路デバイスよりむしろ、一体式の集積回路構造である。
【００６２】
本願明細書におけるブロック図を、ブロックに接続する単一のノードの専門用語を使用して説明してもよい。それでもなお、理解されたいことは、文脈によって必要とされると
きには、このような「ノード」は、差分信号を伝達するための１対のノードを実際に表してもよく、または、いくつかの関連された信号を伝えるための、またはデジタル語あるいは他のマルチビット信号を形成する複数の信号を伝えるための複数の別々のワイヤ（たとえばバス）を表してもよいことである。
【００６３】
回路内にさまざまな信号およびノードを含む回路の動作を説明するときに、いくつかの表現のいずれも等しく十分に使用されてもよく、また、どんな繊細な推論もこの説明の中で種々の使用法に読み返られるべきでないことが、当業者によって理解されるであろう。しばしば、論理信号は、どのレベルが能動レベルであるかを伝達する方法で指定される。信号およびノードの概略図および添付の説明は、本文中で明らかになるであろう。本願明細書において使用されるように、互いに「ほぼ等しい」２つの異なる電圧は、十分に近いので論じている文脈でほぼ同じ効果が生じるそれぞれの数値を有する。文脈が別の数値を必要としない限り、このような電圧は、互いに約０．５ボルトに納まると想定され得る。
【００６４】
回路および物理構造が一般に想定されているが、現代の半導体設計および製造において、物理構造および回路は、後続の設計、試験または製造段階での使用、ならびに結果として生じる製造された半導体集積回路での使用に適したコンピュータ読み出し可能な記述的形態で実施されてもよいことが、十分に認識される。したがって、対応する回路および／または構造体の製造、試験、または設計の改良ができるように媒体で実施されるかまたは適した読取り装置と組み合わせられるかどうかに関係なく、従来の回路または構造体を目的とする特許請求の範囲は、その特定の用語に合わせて、コンピュータ読み出し可能な符合化およびその説明に読み変えてもよい。本発明は、回路、関連した方法または動作、このような回路を製造するための関連した方法、およびこのような回路および方法のコンピュータ可読媒体の符合化を含むと予想され、すべては本願明細書において説明されるものとし、かつ添付の請求の範囲に記載されているものとする。本願明細書において使用されるように、コンピュータ可読媒体は、少なくともディスク、テープまたは他の磁気光学半導体（たとえば、フラッシュメモリカード、ＲＯＭ）、あるいは、エレクトロニックメディアおよびネットワーク、ワイヤ線、無線または他の通信媒体を含む。回路の符合化は、回路図情報、物理構成情報、挙動シミュレーション情報を含んでもよく、および／または、そこから回路が表されるかまたは通信される他のどの符合化も含んでもよい。
【００６５】
前述の詳細の説明は、本発明の多くの可能な実現のうちのほんの少しだけを説明したものである。この理由から、この詳細な説明は、例示として意図されるものであり、制限として意図されない。本願明細書において開示される実施形態の変形および改変は、本発明の範囲および精神から逸脱することなく、本願明細書において記載される説明に基づいてなされることができる。本発明の範囲を定義することを目的とするのは、すべての等価物を含み以下の特許請求の範囲のみである。さらに、上述の実施形態は、単独で、ならびにさまざまな組み合わせで使用されることが、具体的に予想される。したがって、本願明細書において説明されない他の実施形態、変形および改良は、本発明の範囲から必ずしも除外されるというわけではない。
【図面の簡単な説明】
【００６６】
【図１】セグメント化されたワード線構成を有する３次元メモリアレイを示す概略図である。
【図２】２：１に交互配置されたワード線セグメントを示す、３次元メモリアレイのワード線層およびビット線層を示す上面図であり、１つのブロックのワード線セグメントの半分への垂直接続部がブロックの左側にあり、１つのブロックのワード線セグメントの残り半分への垂直接続部がブロックの右側にある。さらに、隣接する２つのブロックからのワード線セグメントは、各垂直接続部を共有する。
【図３】ワード線セグメントに対して垂直に横断するバイアス線を有し、ワード線セグメントに対して平行を横断する行選択線を有する複数ヘッドのワード線デコーダを示す概略図である。
【図４】メモリアレイの少なくとも一部分を間隔をあけて横切る、図３に表すような複数の４つのヘッドのドライバ回路を有する複数ヘッドのワード線デコーダを示す概略図である。
【図５】複数のアレイ線ドライバトランジスタを実現するための従来の回路レイアウトの線図である。
【図６】曲がったゲートトランジスタを組み込んでいる、複合トランジスタを実現するのに有用な回路レイアウトの線図である。
【図７】曲がったゲートトランジスタを組み込んでいる、複数のアレイ線ドライバトランジスタを実現するのに有用な回路レイアウトの線図である。
【図８】図３に示すような４つのヘッドのワード線ドライバ回路の例示的な回路レイアウトの線図である。
【図９】いくつかの層を示す、図３で示す４つのヘッドのワード線ドライバ回路の例示的な回路レイアウトの線図である。
【図１０】いくつかの層を示す、図３で示す４つのヘッドのワード線ドライバ回路の例示的な回路レイアウトの線図である。
【図１１】複数ヘッドのアレイ線ドライバ回路のためのドライバトランジスタの有用な相対的構成のブロック線図である。
【図１２】複数ヘッドのアレイ線ドライバ回路のためのドライバトランジスタの有用な相対的構成のブロック線図である。
【図１３】複数ヘッドのアレイ線ドライバ回路のためのドライバトランジスタの有用な相対的構成のブロック線図である。
【図１４】曲がったゲートトランジスタを組み込んでいる、複数のアレイ線ドライバトランジスタを実現するのに有用な回路レイアウトの線図である。
【図１５】曲がったゲートトランジスタを組み込んでいる、複数のアレイ線ドライバトランジスタを実現するのに有用な回路レイアウトの線図である。
【図１６】曲がったゲートトランジスタを組み込んでいる、複数のアレイ線ドライバトランジスタを実現するのに有用な回路レイアウトの線図である。
【図１７】曲がったゲートトランジスタを組み込んでいる、複数のアレイ線ドライバトランジスタを実現するのに有用な回路レイアウトの線図である。
【図１】
2008535267.tif 000004
【図２】
2008535267.tif 000005
【図３】
2008535267.tif 000006
【図４】
2008535267.tif 000007
【図５】
2008535267.tif 000008
【図６】
2008535267.tif 000009
【図７】
2008535267.tif 000010
【図８】
2008535267.tif 000011
【図９】
2008535267.tif 000012
【図１０】
2008535267.tif 000013
【図１１】
2008535267.tif 000014
【図１２】
2008535267.tif 000015
【図１３】
2008535267.tif 000016
【図１４】
2008535267.tif 000017
【図１５】
2008535267.tif 000018
【図１６】
2008535267.tif 000019
【図１７】
2008535267.tif 000020
【手続補正書】
【提出日】平成19年10月5日(2007.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層の上に配置されるメモリアレイであって、前記メモリアレイは複数のメモリブロックを備え、前記メモリアレイは複数のアレイ線をさらに備え、各々のアレイ線はそれぞれのメモリブロックを水平方向に横切る、メモリアレイと、
前記誘電体層の下に配置される複数のアレイ線ドライバ回路であって、各アレイ線ドライバ回路はそれぞれのアレイ線を駆動するために結合される第１の導電型の第１のドライバトランジスタを備える、複数のアレイ線ドライバ回路と、
隣接するメモリブロック間に配置される複数の接続領域であって、各接続領域は隣接するメモリブロックと関連したそれぞれのアレイ線から低い相互接続レベルにあるそれぞれの電極までそれぞれの導電パスを備え、前記それぞれの電極はそれぞれのアレイ線ドライバ回路と結合されている、複数の接続領域とを備える、集積回路であって、
所与の接続領域と関連した前記アレイ線ドライバ回路の半分が前記所与の接続領域の一方の側に前記メモリブロックの少なくとも部分的に下に配置され、前記所与の接続領域と関連した前記アレイ線ドライバ回路の他の半分が前記所与の接続領域の他方の側に前記メモリブロックの少なくとも部分的に下に配置される、集積回路。
【請求項２】
複数のドライバ入力ノードをさらに備え、それぞれのドライバ入力ノードは所与の接続領域のそれぞれの側でそれぞれのドライバ回路と結合される、請求項１に記載の集積回路。
【請求項３】
前記複数のドライバ入力ノードのそれぞれが、所与の接続領域のそれぞれの側でそれぞれの複数Ｍのアレイ線ドライバ回路と結合される、請求項２に記載の集積回路。
【請求項４】
前記複数のドライバ入力ノードのそれぞれが、少なくとも３つの接続領域のそれぞれの側でそれぞれのドライバ回路と結合され、それによって各ドライバ入力ノードが、少なくとも６つのこのようなアレイ線ドライバ回路と結合される、請求項２に記載の集積回路。
【請求項５】
出力として前記複数のドライバ入力ノードを有するデコーダ回路をさらに備え、前記デ
コーダ回路は前記メモリアレイの一方の側に沿って配置される、請求項４に記載の集積回路。
【請求項６】
前記メモリアレイが３次元メモリアレイを備え、
各アレイ線が３次元メモリアレイの２つのメモリ層のそれぞれにアレイ線セグメントを備える、請求項１に記載の集積回路。
【請求項７】
各メモリブロックが交互配置されたアレイ線を含み、そのほぼ半分が前記接続領域を通って前記メモリブロックの一方の側で関連するアレイ線と結合され、残りの半分が前記接続領域を通って前記メモリブロックの他方の側で関連するアレイ線ドライバ回路と結合される、請求項１に記載の集積回路。
【請求項８】
所与のメモリブロックにおいて、前記所与のメモリブロックの一方の側で前記接続領域を通って関連するアレイ線ドライバ回路と結合される前記アレイ線が、それに隣接するメモリブロックにあるアレイ線と共通している、請求項７に記載の集積回路。
【請求項９】
各アレイ線ドライバ回路が、前記第１の導電型と反対の第２の導電型の第２のドライバトランジスタをさらに備え、各々の第２のドライバトランジスタは前記それぞれのアレイ線を駆動するために結合される、請求項１に記載の集積回路。
【請求項１０】
前記第１のドライバトランジスタのそれぞれが曲がったゲートトランジスタを備える、請求項９に記載の集積回路。
【請求項１１】
所与の接続領域の一方の側に配置された前記アレイ線ドライバ回路のために、
前記それぞれの第１のドライバトランジスタが第１の列に配置され、
前記それぞれの第２のドライバトランジスタが第２の列に配置される、請求項９に記載の集積回路。
【請求項１２】
複数のドライバ入力ノードをさらに備え、接続領域のそれぞれの側でそれぞれのドライバ回路がそれぞれのドライバ入力ノードと結合される、請求項１１に記載の集積回路。
【請求項１３】
前記複数のドライバ入力ノードのそれぞれが、３つの接続領域のそれぞれの側でそれぞれ複数Ｍのアレイ線ドライバ回路と結合され、それによって、結果として複数６＊Ｍのアレイ線ドライバ回路が単一の関連するドライバ入力ノードに応答する、請求項１２に記載の集積回路。
【請求項１４】
前記複数のアレイ線がワード線を含み、
各メモリブロックが交互配置されたワード線を含み、そのほぼ半分が前記接続領域を通って前記メモリブロックの一方の側で関連するアレイ線ドライバ回路と結合され、残りの半分が前記接続領域を通って前記メモリブロックの他方の側で関連するアレイ線ドライバ回路と結合される、請求項９に記載の集積回路。
【請求項１５】
前記メモリアレイが３次元メモリアレイを備え、
所与のメモリブロックの各ワード線が、前記所与のメモリブロック内の２つのメモリプレーンのそれぞれに関連したワード線セグメントを備える、請求項１４に記載の集積回路。
【請求項１６】
前記複数の第１のドライバトランジスタがＮＭＯＳトランジスタを備え、また前記複数の第２のドライバトランジスタがＰＭＯＳトランジスタを備え、
前記複数のドライバ入力ノードのそれぞれが、少なくとも３つの接続領域のそれぞれの
側でそれぞれ複数Ｍのアレイ線ドライバ回路と結合され、
所与のメモリブロックにおいて、前記所与のメモリブロックの一方の側の前記接続領域を通って関連するアレイ線ドライバ回路と結合される前記ワード線が、それに隣接するメモリブロックにあるワード線と共有される、請求項１５に記載の集積回路。
【請求項１７】
所与の接続領域の一方の側に配置される各複数Ｍのアレイ線ドライバ回路内の前記それぞれの第１のドライバトランジスタが第１の列に配置され、
所与の接続領域の一方の側に配置される各複数Ｍのアレイ線ドライバ回路内の前記それぞれの第２のドライバトランジスタが、前記第１の列よりも前記所与の接続領域により近い第２の列に配置される、請求項１６に記載の集積回路。
【請求項１８】
出力として前記複数のドライバ入力ノードを有するデコーダ回路をさらに備え、前記デコーダ回路は前記メモリアレイの一方の側に沿って配置される、請求項１６に記載の集積回路。
【請求項１９】
誘電体層の上に配置されるメモリアレイを提供することであって、前記メモリアレイは複数のメモリブロックを備え、前記メモリアレイは複数のアレイ線をさらに備え、各々のアレイ線はそれぞれのメモリブロックを水平方向に横切る、メモリアレイを提供することと、
前記誘電体層の下に配置される複数のアレイ線ドライバ回路を提供することであって、各アレイ線ドライバ回路は第１の導電型の第１のドライバトランジスタを備える、複数のアレイ線ドライバ回路を提供することと、
隣接するメモリブロック間に配置される複数の接続領域を提供することであって、各接続領域は隣接するメモリブロックと関連したそれぞれのアレイ線から低い相互接続レベルにあるそれぞれの電極までそれぞれの導電パスを備え、前記それぞれの電極はそれぞれのドライバ回路と結合されている、複数の接続領域を提供することとを備える方法であって、
所与の接続領域と関連した前記アレイ線ドライバ回路の半分が前記所与の接続領域の一方の側に前記メモリブロックの少なくとも部分的に下に配置され、前記所与の接続領域と関連した前記アレイ線ドライバ回路の他の半分が前記所与の接続領域の他方の側に前記メモリブロックの少なくとも部分的に下に配置される、方法。
【請求項２０】
複数のドライバ入力ノードを提供することをさらに備え、それぞれのドライバ入力ノードは所与の接続領域のそれぞれの側でそれぞれ複数Ｍのアレイ線ドライバ回路と結合される、請求項１９に記載の方法。
【請求項２１】
複数のメモリブロックを備えるメモリアレイであって、各メモリブロックはそれぞれの複数のアレイ線を備える、メモリアレイと、
複数のアレイ線ドライバ回路であって、各アレイ線ドライバ回路は、隣接するメモリブロック間に配置される複数の接続領域のうちの関連する１つに形成されるそれぞれの垂直接続部によって関連するアレイ線と結合される、複数のアレイ線ドライバ回路とを備える集積回路であって、
所与の接続領域と関連した前記アレイ線ドライバ回路の半分が前記所与の接続領域の一方の側に前記メモリブロックの少なくとも部分的に下に配置され、前記所与の接続領域と関連した前記アレイ線ドライバ回路の他の半分が前記所与の接続領域の他方の側に前記メモリブロックの少なくとも部分的に下に配置される、集積回路。
【請求項２２】
複数のドライバ入力ノードであって、少なくとも３つの接続領域のそれぞれの側でそれぞれのドライバ回路とそれぞれ結合される、複数のドライバ入力ノードと、
出力として前記複数のドライバ入力ノードを有するデコーダ回路であって、前記デコー
ダ回路は前記メモリアレイの一方の側に沿って配置される、デコーダ回路とをさらに備える、請求項２１に記載の集積回路。
【請求項２３】
前記メモリアレイが３次元メモリアレイを備え、各アレイ線が前記３次元メモリアレイの１つ以上のメモリ層のそれぞれにアレイ線セグメントを備える、請求項２２に記載の集積回路。
【請求項２４】
各メモリブロックが交互配置されたアレイ線を含み、そのほぼ半分が前記接続領域を通って前記メモリブロックの一方の側で関連するアレイ線ドライバ回路と結合され、残りの半分が前記接続領域を通って前記メモリブロックの他方の側で関連するアレイ線ドライバ回路と結合され、
メモリブロックの一方の側で前記接続領域を通って関連するアレイ線ドライバ回路と結合される前記アレイ線が、それに隣接するメモリブロックにあるアレイ線と共通している、請求項２３に記載の集積回路。
【請求項２５】
集積回路を符合化するコンピュータ可読媒体であって、前記符合化された集積回路は請求項２１に記載されている、コンピュータ可読媒体。
【手続補正書】
【提出日】平成20年5月2日(2008.5.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリブロックを備えるメモリアレイであって、前記メモリアレイは、少なくとも１つのメモリブロックを水平方向に横断する複数のアレイ線を有する、メモリアレイと、
第１のメモリブロックの下に少なくとも部分的に配置される、複数Ｍの垂直方向のアクティブ領域ストライプと、
各々のアクティブ領域ストライプと交差して個々のソース／ドレイン領域を画定するそれぞれ複数のゲート電極であって、１つおきのソース／ドレイン領域は、前記それぞれのアクティブ領域ストライプのためのそれぞれのバイアスノードと結合され、残りのソース／ドレイン領域は、前記第１のメモリブロックと関連するそれぞれのアレイ線とそれぞれ結合され、それによって、前記それぞれのアレイ線のそれぞれの第１のドライバトランジスタを形成する、それぞれ複数のゲート電極と、
前記第１のメモリブロックと関連するそれぞれのアレイ線から前記アレイ線のための対応する前記第１のドライバトランジスタと結合される低い相互接続レベルにあるそれぞれの電極まで垂直に接続するための、前記第１のメモリブロックの片側に沿った接続領域部とを備える、集積回路。
【請求項２】
前記複数Ｍの垂直方向のアクティブ領域ストライプが前記第１のメモリブロックの下全体に配置され、したがって接続領域の片側に配置される、請求項１に記載の集積回路。
【請求項３】
前記複数Ｍのアクティブ領域ストライプが１つのウェル構造体内に形成される、請求項２に記載の集積回路。
【請求項４】
複数のドライバ入力ノードが各々のアクティブ領域ストライプにあるそれぞれの第１のドライバトランジスタとそれぞれ結合され、それによって、結果として複数Ｍの第１のドライバトランジスタが単一の関連するドライバ入力ノードに応答する、請求項１に記載の集積回路。
【請求項５】
前記複数のアクティブ領域ストライプのそれぞれの中にある隣接するゲート電極の対が
それぞれ互いに結合されて、単一の論理トランジスタを形成する、請求項１に記載の集積回路。
【請求項６】
各アクティブ領域ストライプ内の少なくとも１つおきのゲート電極が曲がっているので、隣接したゲート電極が前記アクティブ領域ストライプの他方の側にあるよりも前記隣接したゲート電極が前記アクティブ領域ストライプの一方の側で互いにより近づく、請求項１に記載の集積回路。
【請求項７】
各アクティブ領域ストライプ内のすべてのゲート電極が曲がっているので、隣接したゲート電極が前記アクティブ領域ストライプの他方の側にあるよりも前記ゲート電極が前記アクティブ領域ストライプの一方の側で互いにより近づく、請求項６に記載の集積回路。
【請求項８】
前記複数Ｍのアクティブ領域ストライプの半分が、前記第１のメモリブロックに隣接する第２のメモリブロックの下に配置され、
前記接続領域が前記複数Ｍのアクティブ領域ストライプの２等分の間に配置される、請求項１に記載の集積回路。
【請求項９】
前記複数の第１のドライバトランジスタとそれぞれ結合され、それによって、前記第１のメモリブロックと関連した前記それぞれのアレイ線と結合されるそれぞれの第１および第２のドライバトランジスタを提供する、複数の第２のドライバトランジスタをさらに備える、請求項１に記載の集積回路。
【請求項１０】
前記複数Ｍのアクティブ領域ストライプの半分が、前記第１のメモリブロックと隣接する第２のメモリブロックの下に配置され、
前記接続領域が前記複数Ｍのアクティブ領域ストライプの２等分の間に配置され、
前記複数の第２のドライバトランジスタの半分が前記第２のメモリブロックの下に配置される、請求項９に記載の集積回路。
【請求項１１】
前記第２の複数のドライバトランジスタが、
複数のアクティブ領域の区域を備え、それぞれが前記アクティブ領域の区域を交差して２つの外側のソース／ドレイン領域および内側ソース／ドレイン領域を画定する１対のゲート電極を含み、前記それぞれの外側のソース／ドレイン領域が前記第１のブロックのアレイ線の各々とそれぞれ結合され、前記それぞれの内側のソース／ドレイン領域が前記第２のドライバトランジスタと関連するバイアスノードと結合される、請求項９に記載の集積回路。
【請求項１２】
前記第１または第２のメモリブロックのどちらにも隣接していない第３のメモリブロックの下に少なくとも部分的に配置される第２の複数Ｍの垂直方向のアクティブ領域ストライプと、
それぞれの前記第２の複数Ｍの垂直のアクティブ領域ストライプのための、各々のアクティブ領域ストライプと交差して個々のソース／ドレイン領域を画定するそれぞれ複数のゲート電極であって、１つおきのソース／ドレイン領域は、前記それぞれのアクティブ領域ストライプのためのそれぞれのバイアスノードと結合され、残りのソース／ドレイン領域は、前記第３のメモリブロックと関連するそれぞれのアレイ線とそれぞれ結合され、それによって、それぞれのアレイ線のそれぞれの第１のドライバトランジスタを形成する、それぞれ複数のゲート電極と、
前記第３のメモリブロックと関連するそれぞれのアレイ線から前記アレイ線のための対応する前記第１のドライバトランジスタと結合される低い相互接続レベルにあるそれぞれの電極まで垂直に接続するための、前記第３のメモリブロックの片側に沿った接続領域部とをさらに備える、請求項１に記載の集積回路。
【請求項１３】
前記それぞれの複数のドライバ入力ノードが、前記第２の複数Ｍのアクティブ領域ストライプのうちの各々でそれぞれの第１のドライバトランジスタと結合され、それによって、結果として前記第１のメモリブロックと関連する複数Ｍの第１のドライバトランジスタおよび前記第３のメモリブロックと関連する複数Ｍの第１のドライバトランジスタが、単一の関連するドライバ入力ノードに応答する、請求項１２に記載の集積回路。
【請求項１４】
少なくとも１つのメモリブロックを水平方向に横断する前記複数のアレイ線がワード線を含み、
各メモリブロックが交互配置されたワード線を含み、そのほぼ半分が接続領域を通って前記ブロックの一方の側で関連するドライバトランジスタと結合され、残りの半分が接続領域を通って前記ブロックの他方の側で関連するドライバトランジスタと結合される、請求項１３に記載の集積回路。
【請求項１５】
所与のメモリブロックにおいて、前記所与のメモリブロックの一方の側の接続領域を通って関連するドライバトランジスタと結合されるワード線が、それに隣接するメモリブロックにあるワード線と共有される、請求項１４に記載の集積回路。
【請求項１６】
前記メモリアレイが３次元メモリアレイを備え、
所与のメモリブロックの各ワード線が、前記所与のメモリブロック内の少なくとも２つのメモリプレーンのそれぞれにワード線セグメントを備える、請求項１５に記載の集積回路。
【請求項１７】
集積回路を符合化するコンピュータ可読媒体であって、前記符合化された集積回路は請求項１に記載されている、コンピュータ可読媒体。
【請求項１８】
１つ以上のメモリプレーンを有する３次元メモリアレイであって、各プレーンは複数の第１のタイプのアレイ線を備える、３次元メモリアレイと、
複数のアレイ線ドライバ回路であって、それぞれのドライバ回路はそれぞれのアレイ線のためにある、複数のアレイ線ドライバ回路とを備え、
各アレイ線ドライバ回路が少なくとも１つの曲がったゲートトランジスタを備える、集積回路。
【請求項１９】
各アレイ線ドライバ回路を備える前記少なくとも１つの曲がったゲートトランジスタが前記メモリアレイの下に配置される、請求項１８に記載の集積回路。
【請求項２０】
前記曲がったゲートトランジスタが、前記集積回路内に配置される他のトランジスタと比較してより高電圧デバイスである、請求項１８に記載の集積回路。
【請求項２１】
前記曲がったゲートトランジスタが、前記集積回路内に配置される他のトランジスタの少なくとも２倍の公称電気的長さである、請求項２０に記載の集積回路。
【請求項２２】
各アレイ線が、１つ以上のメモリ層のそれぞれにアレイ線セグメントを備える、請求項２０に記載の集積回路。
【請求項２３】
誘電体層の上に配置されるメモリアレイであって、前記メモリアレイは少なくとも前記メモリアレイの一部分を水平方向に横切る複数のアレイ線を有する、メモリアレイと、
それぞれが各々のアレイ線のためにある複数のアレイ線ドライバ回路であって、前記複数のアレイ線ドライバ回路は、ほぼ少なくとも１つの列に配置される複数の第１の導電型の第１のドライバトランジスタを含み、この第１のドライバトランジスタのうちの少なく
ともいくつかは、前記メモリアレイの下に配置される曲がったゲートトランジスタを備える、複数のアレイ線ドライバ回路とを備える、集積回路。
【請求項２４】
前記メモリアレイが複数のメモリブロックを備え、各アレイ線は少なくとも１つのメモリブロックを水平方向に横断する、請求項２３に記載の集積回路。
【請求項２５】
それぞれのメモリブロックと関連したアレイ線ドライバ回路が、アクティブ領域の区域の少なくとも１つの列で前記それぞれのメモリブロックの下に配置されるアクティブ領域の区域を備える、請求項２４に記載の集積回路。
【請求項２６】
アクティブ領域の区域の列内の各アクティブ領域の区域が、１対の第１のドライバトランジスタを備え、
アクティブ領域の区域の各列内のそれぞれの第１のドライバトランジスタが、単一のそれぞれのドライバ入力ノードと結合される、請求項２５に記載の集積回路。
【請求項２７】
各アレイ線ドライバ回路が、前記第１の導電型と反対の第２の導電型の第２のドライバトランジスタを備える、請求項２５に記載の集積回路。
【請求項２８】
メモリブロックと関連するそれぞれのアレイ線から前記それぞれのアレイ線のための対応するアレイ線ドライバ回路までをそれぞれ垂直に接続するための各メモリブロックのそれぞれの側に沿った接続領域をさらに備える、請求項２７に記載の集積回路。
【請求項２９】
誘電体層の上に配置されるメモリアレイであって、前記メモリアレイは複数のメモリブロックを備え、前記メモリアレイは複数のアレイ線をさらに備え、各々のアレイ線はそれぞれのメモリブロックを水平方向に横切る、メモリアレイと、
前記誘電体層の下に配置される複数のアレイ線ドライバ回路であって、各アレイ線ドライバ回路はそれぞれのアレイ線を駆動するために結合される第１の導電型の第１のドライバトランジスタを備える、複数のアレイ線ドライバ回路と、
隣接するメモリブロック間に配置される複数の接続領域であって、各接続領域は隣接するメモリブロックと関連したそれぞれのアレイ線から低い相互接続レベルにあるそれぞれの電極までそれぞれの導電パスを備え、前記それぞれの電極はそれぞれのアレイ線ドライバ回路と結合されている、複数の接続領域とを備える、集積回路であって、
所与の接続領域と関連した前記アレイ線ドライバ回路の半分が前記所与の接続領域の一方の側に前記メモリブロックの少なくとも部分的に下に配置され、前記所与の接続領域と関連した前記アレイ線ドライバ回路の他の半分が前記所与の接続領域の他方の側に前記メモリブロックの少なくとも部分的に下に配置される、集積回路。
【請求項３０】
複数のドライバ入力ノードをさらに備え、それぞれのドライバ入力ノードは所与の接続領域のそれぞれの側でそれぞれのドライバ回路と結合される、請求項２９に記載の集積回路。
【請求項３１】
前記複数のドライバ入力ノードのそれぞれが、所与の接続領域のそれぞれの側でそれぞれの複数Ｍのアレイ線ドライバ回路と結合される、請求項３０に記載の集積回路。
【請求項３２】
前記複数のドライバ入力ノードのそれぞれが、少なくとも３つの接続領域のそれぞれの側でそれぞれのドライバ回路と結合され、それによって各ドライバ入力ノードが、少なくとも６つのこのようなアレイ線ドライバ回路と結合される、請求項３０に記載の集積回路。
【請求項３３】
出力として前記複数のドライバ入力ノードを有するデコーダ回路をさらに備え、前記デ
コーダ回路は前記メモリアレイの一方の側に沿って配置される、請求項３２に記載の集積回路。
【請求項３４】
前記メモリアレイが３次元メモリアレイを備え、
各アレイ線が３次元メモリアレイの２つのメモリ層のそれぞれにアレイ線セグメントを備える、請求項２９に記載の集積回路。
【請求項３５】
各メモリブロックが交互配置されたアレイ線を含み、そのほぼ半分が前記接続領域を通って前記メモリブロックの一方の側で関連するアレイ線と結合され、残りの半分が前記接続領域を通って前記メモリブロックの他方の側で関連するアレイ線ドライバ回路と結合される、請求項２９に記載の集積回路。
【請求項３６】
所与のメモリブロックにおいて、前記所与のメモリブロックの一方の側で前記接続領域を通って関連するアレイ線ドライバ回路と結合される前記アレイ線が、それに隣接するメモリブロックにあるアレイ線と共通している、請求項３５に記載の集積回路。
【請求項３７】
各アレイ線ドライバ回路が、前記第１の導電型と反対の第２の導電型の第２のドライバトランジスタをさらに備え、各々の第２のドライバトランジスタは前記それぞれのアレイ線を駆動するために結合される、請求項２９に記載の集積回路。
【請求項３８】
前記第１のドライバトランジスタのそれぞれが曲がったゲートトランジスタを備える、請求項３７に記載の集積回路。
【請求項３９】
所与の接続領域の一方の側に配置された前記アレイ線ドライバ回路のために、
前記それぞれの第１のドライバトランジスタが第１の列に配置され、
前記それぞれの第２のドライバトランジスタが第２の列に配置される、請求項３７に記載の集積回路。
【請求項４０】
複数のドライバ入力ノードをさらに備え、接続領域のそれぞれの側でそれぞれのドライバ回路がそれぞれのドライバ入力ノードと結合される、請求項３９に記載の集積回路。
【請求項４１】
前記複数のドライバ入力ノードのそれぞれが、３つの接続領域のそれぞれの側でそれぞれ複数Ｍのアレイ線ドライバ回路と結合され、それによって、結果として複数６＊Ｍのアレイ線ドライバ回路が単一の関連するドライバ入力ノードに応答する、請求項４０に記載の集積回路。
【請求項４２】
前記複数のアレイ線がワード線を含み、
各メモリブロックが交互配置されたワード線を含み、そのほぼ半分が前記接続領域を通って前記メモリブロックの一方の側で関連するアレイ線ドライバ回路と結合され、残りの半分が前記接続領域を通って前記メモリブロックの他方の側で関連するアレイ線ドライバ回路と結合される、請求項３７に記載の集積回路。
【請求項４３】
前記メモリアレイが３次元メモリアレイを備え、
所与のメモリブロックの各ワード線が、前記所与のメモリブロック内の２つのメモリプレーンのそれぞれに関連したワード線セグメントを備える、請求項４２に記載の集積回路。
【請求項４４】
前記複数の第１のドライバトランジスタがＮＭＯＳトランジスタを備え、また前記複数の第２のドライバトランジスタがＰＭＯＳトランジスタを備え、
前記複数のドライバ入力ノードのそれぞれが、少なくとも３つの接続領域のそれぞれの
側でそれぞれ複数Ｍのアレイ線ドライバ回路と結合され、
所与のメモリブロックにおいて、前記所与のメモリブロックの一方の側の前記接続領域を通って関連するアレイ線ドライバ回路と結合される前記ワード線が、それに隣接するメモリブロックにあるワード線と共有される、請求項４３に記載の集積回路。
【請求項４５】
所与の接続領域の一方の側に配置される各複数Ｍのアレイ線ドライバ回路内の前記それぞれの第１のドライバトランジスタが第１の列に配置され、
所与の接続領域の一方の側に配置される各複数Ｍのアレイ線ドライバ回路内の前記それぞれの第２のドライバトランジスタが、前記第１の列よりも前記所与の接続領域により近い第２の列に配置される、請求項４４に記載の集積回路。
【請求項４６】
出力として前記複数のドライバ入力ノードを有するデコーダ回路をさらに備え、前記デコーダ回路は前記メモリアレイの一方の側に沿って配置される、請求項４４に記載の集積回路。
【請求項４７】
誘電体層の上に配置されるメモリアレイを提供することであって、前記メモリアレイは複数のメモリブロックを備え、前記メモリアレイは複数のアレイ線をさらに備え、各々のアレイ線はそれぞれのメモリブロックを水平方向に横切る、メモリアレイを提供することと、
前記誘電体層の下に配置される複数のアレイ線ドライバ回路を提供することであって、各アレイ線ドライバ回路は第１の導電型の第１のドライバトランジスタを備える、複数のアレイ線ドライバ回路を提供することと、
隣接するメモリブロック間に配置される複数の接続領域を提供することであって、各接続領域は隣接するメモリブロックと関連したそれぞれのアレイ線から低い相互接続レベルにあるそれぞれの電極までそれぞれの導電パスを備え、前記それぞれの電極はそれぞれのドライバ回路と結合されている、複数の接続領域を提供することとを備える方法であって、
所与の接続領域と関連した前記アレイ線ドライバ回路の半分が前記所与の接続領域の一方の側に前記メモリブロックの少なくとも部分的に下に配置され、前記所与の接続領域と関連した前記アレイ線ドライバ回路の他の半分が前記所与の接続領域の他方の側に前記メモリブロックの少なくとも部分的に下に配置される、方法。
【請求項４８】
複数のドライバ入力ノードを提供することをさらに備え、それぞれのドライバ入力ノードは所与の接続領域のそれぞれの側でそれぞれ複数Ｍのアレイ線ドライバ回路と結合される、請求項４７に記載の方法。
【請求項４９】
複数のメモリブロックを備えるメモリアレイであって、各メモリブロックはそれぞれの複数のアレイ線を備える、メモリアレイと、
複数のアレイ線ドライバ回路であって、各アレイ線ドライバ回路は、隣接するメモリブロック間に配置される複数の接続領域のうちの関連する１つに形成されるそれぞれの垂直接続部によって関連するアレイ線と結合される、複数のアレイ線ドライバ回路とを備える集積回路であって、
所与の接続領域と関連した前記アレイ線ドライバ回路の半分が前記所与の接続領域の一方の側に前記メモリブロックの少なくとも部分的に下に配置され、前記所与の接続領域と関連した前記アレイ線ドライバ回路の他の半分が前記所与の接続領域の他方の側に前記メモリブロックの少なくとも部分的に下に配置される、集積回路。
【請求項５０】
複数のドライバ入力ノードであって、少なくとも３つの接続領域のそれぞれの側でそれぞれのドライバ回路とそれぞれ結合される、複数のドライバ入力ノードと、
出力として前記複数のドライバ入力ノードを有するデコーダ回路であって、前記デコー
ダ回路は前記メモリアレイの一方の側に沿って配置される、デコーダ回路とをさらに備える、請求項４９に記載の集積回路。
【請求項５１】
前記メモリアレイが３次元メモリアレイを備え、各アレイ線が前記３次元メモリアレイの１つ以上のメモリ層のそれぞれにアレイ線セグメントを備える、請求項５０に記載の集積回路。
【請求項５２】
各メモリブロックが交互配置されたアレイ線を含み、そのほぼ半分が前記接続領域を通って前記メモリブロックの一方の側で関連するアレイ線ドライバ回路と結合され、残りの半分が前記接続領域を通って前記メモリブロックの他方の側で関連するアレイ線ドライバ回路と結合され、
メモリブロックの一方の側で前記接続領域を通って関連するアレイ線ドライバ回路と結合される前記アレイ線が、それに隣接するメモリブロックにあるアレイ線と共通している、請求項５１に記載の集積回路。
【請求項５３】
集積回路を符合化するコンピュータ可読媒体であって、前記符合化された集積回路は請求項４９に記載されている、コンピュータ可読媒体。
【国際調査報告】
2008535267.tif 000021
2008535267.tif 000022