(57)【要約】本発明は、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間に配置されたチャネル領域の上に形成されてゲート領域を有する少なくとも１つのインタリーブ・フィンガ（ｉｎｔｅｒｌｅａｖｅｄ  ｆｉｎｇｅｒ）を含む、ＥＳＤ保護を可能にするＭＯＳトランジスタ装置を提供する。このトランジスタ装置は、インタリーブ・フィンガのうちの少なくとも１つに形成された少なくとも１つの分離ゲートをさらに含む。この装置は、ソース領域、ドレイン領域、およびゲート領域のうちの少なくとも１つに、ダイオード、ＭＯＳ、抵抗、キャパシタ、インダクタ、短絡などのうちの少なくとも１つによって結合されたバルク接続部をさらに含むことができる。バルク接続部は、分離ゲートによって分離されることが好ましい。
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【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護を可能にする静電放電（ＥＳＤ）ＭＯＳトランジスタであって、
第１の導電型の少なくとも１つのソース領域、前記第１の導電型の少なくとも１つのドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域の上に形成された少なくとも１つのゲート領域を含む少なくとも１つのインタリーブ・フィンガと、
前記少なくとも１つのインタリーブ・フィンガの前記ソース領域、前記ドレイン領域、および前記ゲート領域のうちの少なくとも１つに形成された少なくとも１つの分離ゲートとを含む静電放電（ＥＳＤ）ＭＯＳトランジスタ。
【請求項２】
基板の上に形成された絶縁層を有する基板と、
前記絶縁層の上に形成された第２の導電型のウェルとをさらに含み、前記少なくとも１つのインタリーブ・フィンガが前記ウェル内に形成される、請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記分離ゲートおよび前記ゲート領域が、実質的に同じ材料で製作される、請求項１に記載のＭＯＳトランジスタ。
【請求項４】
前記分離ゲートが、シリサイド・ブロックで製作される、請求項１に記載のＭＯＳトランジスタ。
【請求項５】
前記分離ゲートが、前記ゲート領域と垂直にかつ前記インタリーブ・フィンガの前記ソース領域、前記ゲート領域および前記ドレイン領域のうちの少なくとも１つを横切って形成される、請求項１に記載のＭＯＳトランジスタ。
【請求項６】
前記インタリーブ・フィンガの前記ソース領域内に配置された第１のバルク接続部をさらに含み、前記第１のバルク接続部が、前記ソース領域に対して前記分離ゲートによって分離される、請求項１に記載のＭＯＳトランジスタ。
【請求項７】
前記第１のバルク接続部が、前記インタリーブ・フィンガの前記ソース領域に、低オーミック接続部、ダイオード、ＭＯＳ、抵抗、キャパシタおよびインダクタのうちの少なくとも１つによって結合される、請求項６に記載のＭＯＳトランジスタ。
【請求項８】
前記インタリーブ・フィンガの前記ドレイン領域内に配置された第２のバルク接続部をさらに含み、前記第２のバルク接続部が、前記ドレイン領域に対して前記分離ゲートによって分離される、請求項１に記載のＭＯＳトランジスタ。
【請求項９】
前記インタリーブ・フィンガの前記ゲート領域内に配置された第３のバルク接続部をさらに含み、前記第３のバルク接続部が、前記ゲート領域に対して前記分離ゲートによって分離される、請求項１に記載のＭＯＳトランジスタ。
【請求項１０】
前記インタリーブ・フィンガの前記ソース領域、前記ゲート領域および前記ドレイン領域の外側にある前記分離ゲートの一端部に形成された第４のバルク接続部をさらに含む、請求項１に記載のＭＯＳトランジスタ。
【請求項１１】
前記第１の導電型が、ｎ導電型またはｐ導電型の一方を含む、請求項２に記載のＭＯＳトランジスタ。
【請求項１２】
前記第２の導電型が、ｎ導電型またはｐ導電型の他方を含む、請求項１１に記載のＭＯＳトランジスタ。
【請求項１３】
ＥＳＤ保護を可能にするＭＯＳトランジスタであって、
少なくとも１つの第１の導電型のソース領域、少なくとも１つの前記第１の導電型のドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域の上に形成された少なくとも１つのゲート領域を含む少なくとも１つのインタリーブ・フィンガと、
前記少なくともフィンガの前記ソース領域、前記ドレイン領域および前記ゲート領域のうちの少なくとも１つに形成された少なくとも１つの分離ゲートと、
前記少なくとも１つのインタリーブ・フィンガの前記ソース領域、前記ゲート領域および前記ドレイン領域のうちの１つに配置された第２の導電型のバルク接続部とを含む、ＭＯＳトランジスタ。
【請求項１４】
前記分離ゲートおよび前記ゲート領域が、実質的に同じ材料で製作される、請求項１３に記載のＭＯＳトランジスタ。
【請求項１５】
前記分離ゲートが、シリサイド・ブロックで製作される、請求項１３に記載のＭＯＳトランジスタ。
【請求項１６】
前記第１の導電型が、ｎ導電型またはｐ導電型の一方を含む、請求項１３に記載のＭＯＳトランジスタ。
【請求項１７】
前記第２の導電型が、ｎ導電型またはｐ導電型の他方を含む、請求項１３に記載のＭＯＳトランジスタ。
【請求項１８】
ＥＳＤ保護を可能にするＭＯＳトランジスタであって、
複数のインタリーブ・フィンガを含み、それぞれの前記フィンガが、少なくとも１つのソース領域、少なくとも１つのドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域の上に形成された少なくとも１つのゲート領域を含み、前記２つのフィンガの前記チャネル領域が、少なくとも１つの分離ゲートによって互いに接続される、ＭＯＳトランジスタ。
【請求項１９】
前記分離ゲートおよび前記ゲート領域が、実質的に同じ材料で製作される、請求項１８に記載のＭＯＳトランジスタ。
【請求項２０】
前記分離ゲートが、シリサイド・ブロックで製作される、請求項１８に記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には静電放電（ＥＳＤ）保護回路の分野に関し、より詳細には、集積回路（ＩＣ）のシリコン・オーバー・インシュレータ（ｓｉｌｉｃｏｎ  ｏｖｅｒ  ｉｎｓｕｌａｔｏｒ：ＳＯＩ）保護回路における金属酸化膜半導体（ＭＯＳ）装置の性能を向上させるためにバルク接続を行う技法を提供することに関する。
【０００２】
本特許出願は、２００６年６月２１日に出願した米国仮出願第６０／６９２，６７５号の利益を主張するものであり、その内容は、参照により本明細書に組み込まれる。
【背景技術】
【０００３】
近年、最先端のＳＯＩテクノロジ・ノードが、主として消費電力の低減、シリコン面積の縮小、ゲート遅延の減少、および寄生接合容量の低減に関する多くの利点により、広く使用されている。さらに、完全分離トランジスタにより、ラッチアップはもはや問題ではない。
【０００４】
しかし、ＳＯＩ技術は、出発原料の高コスト化、フローティング・ボディ効果および履歴効果、自己加熱問題の増大、設計複雑性の増大などのいくつかの欠点も伴う。もう１つの主要な欠点は、従来のスナップ・ベースのＥＳＤ解決法が、ずっと低い（Ｉｔ２）故障電流を有することである。バルクと比べたＩｔ２の低下は、薄いシリコン膜、および発生熱の放散および伝達を制限するトランジスタの完全分離に関連している。
【０００５】
ＥＳＤ保護のためには、ＭＯＳ装置は、バイポーラ・モードで使用されることが多い。ＭＯＳのドレイン側でのなだれ増倍は、固有寄生バイポーラ装置（ｉｎｔｒｉｎｓｉｃ  ｐａｒａｓｉｔｉｃ  ｂｉｐｏｌａｒ  ｄｅｖｉｃｅ）をトリガする。必要な電流量、したがって必要ななだれ増倍量は、ｐウェル（Ｎウェル）接続部とゲート領域との間の、ＮＭＯＳのＰウェル（ＰＭＯＳの場合はＮウェル）の抵抗に反比例する。なだれ増倍は熱の原因となるので、なだれ増倍を低減することにより、ＭＯＳ装置の故障電流Ｉｔ２を増大させることができる。したがって、バルク抵抗を制御してＭＯＳ装置のＥＳＤ特性を調整することが重要である。
【０００６】
ほとんどのＣＭＯＳプロセスでは、バルク接続部が、ＭＯＳ装置の周囲にガード・リングを付加することによって形成される。例えば、ガード・リングは、ＭＯＳを取り囲む高濃度ｐドープ領域である。このｐドープ領域は、Ｐウェルと同じドーピングであり、ｐウェルを外部ノードに接続する。このノードを用いて、ＮＭＯＳのＰウェルが制御される。ＳＯＩ技術には３つの方法が存在する。１つのかかる方法としては、図１に示されているように、ソース領域１０２、ドレイン領域１０４、およびソース領域１０２とドレイン領域１０４の間に配置されたゲート領域１０６を有する単一フィンガＭＯＳ装置１００の概略レイアウト図がある。このプロセスでは、バルク接続部１０８が、ゲート１０６の端部に配置される。バルク接続部１０８領域までのゲート１０６延長部は、浅いトレンチ分離（ＳＴＩ）や深いトレンチ分離（ＤＴＩ）などの分離あるいは当業者に知られている他の分離でバルク接続部がゲート領域から分離するのを回避する必要がある。この方法の欠点は、バルク接続部がゲートの両側にしかないことである。ゲート幅が大きい場合、ＭＯＳの外側部分だけが、バルク接続部との良好な接続部を有する。中央部分は、大きな（ウェルの）抵抗を介してバルク接続部に接続される。
【０００７】
第２の方法は、ソース領域２０２、ドレイン領域２０４、およびソース領域２０２とドレイン領域２０４の間に配置されたゲート領域２０６を有する単一フィンガＭＯＳ装置２００の概略レイアウト図および断面図を含む図２に示されている。ゲート２０６の端部にバルク接続部２０８が配置される。この方法は、ゲート領域２０６とバルク接続部２０８との間に分離を含み、この分離は、埋込み酸化物（ＢＯＸ）２１０には到達していない。この分離は一般に、図１に示されているように、ＰＴＩ（部分トレンチ分離）２１２と呼ばれる。いくつかのＳＯＩ技術では、ＳＴＩ（浅いトレンチ分離）２１４または他の分離が、図２に示されているのと同じ効果で使用されうる。非常に基本的なレイアウトおよび断面が、図２に示されている。ＢＯＸ２１０に到達していないＰＴＩ２１２と、ＢＯＸ２１０に到達しているＳＴＩ２１４との違いに留意されたい。しかし、いくつかの技術では、ＳＴＩもｂｏｘに到達していない。この場合、別のＰＴＩ層は必要なく、代わりにＳＴＩが使用されうる。この方法の欠点は、バルク接続部がゲートの両側にしかないという、図１において論じた方法に類似していることである。もう１つの欠点は、余分のプロセス部分、例えばＰＴＩが必要とされることである。余分のプロセス工程は非常にコストがかかるので、この方法は望ましくない。
【０００８】
第３の方法としては、ソース領域３０２、ドレイン領域３０４、およびソース領域３０２とドレイン領域３０４の間に配置されたゲート領域３０６を有するツー・フィンガＭＯＳ装置３００の上面図である概略レイアウトがある。このプロセスは、ソース３０２をバルク接続領域３０８で中断することを含む。この領域をシリサイドがソース３０２に短絡している。これは図３に示されており、バルク接続部３０８は、Ｐ＋領域によってＭＯＳ装置３００のソース３０２を中断している。シリサイド層は、バルクＰ＋領域をソースに接続している。この方法の欠点は、バルク接続部がソースに常に短絡されていることである。いくつかのケースでは、これは許容できるが、一般にこの方法は、バルク接続部がソースに短絡するのとは異なる方法で制御されうる場合に有利である（トリガリングが向上する）。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、ＭＯＳ装置の性能を向上させるために、バルク抵抗をより良く制御してＥＳＤ特性を調整できるようにする改善された技法を提供する必要がある。さらに、単一フィンガのバルクを制御するためだけでなく、種々のフィンガ（チャネル領域）を互いに結合して複数フィンガ（ｍｕｌｔｉｆｉｎｇｅｒ）・トリガリングを向上させるためにも、優れたバルク接続部を有することが有利である。
【課題を解決するための手段】
【００１０】
本願発明は、静電放電（ＥＳＤ）保護を可能にする静電放電（ＥＳＤ）ＭＯＳトランジスタであって、第１の導電型の少なくとも１つのソース領域、前記第１の導電型の少なくとも１つのドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域の上に形成された少なくとも１つのゲート領域を含む少なくとも１つのインタリーブ・フィンガと、前記少なくとも１つのインタリーブ・フィンガの前記ソース領域、前記ドレイン領域、および前記ゲート領域のうちの少なくとも１つに形成された少なくとも１つの分離ゲートとを含む静電放電（ＥＳＤ）ＭＯＳトランジスタである。
【発明を実施するための最良の形態】
【００１１】
以下に説明するプロセス工程および構造は、集積回路（ＩＣ）を製造するための完全なプロセス・フローを形成するものではない。本発明は、当技術分野で現在用いられている、シリコン・オン・インシュレータ（ＳＯＩ）集積回路の製作技術に関連して実施することができ、一般に実施されるプロセス工程の一部は、本発明を理解するために必要なものとして含まれる。製作時のＩＣの一部分の断面およびレイアウトを示す図は、原寸に比例した形状で描かれていないが、代わりに、本発明の重要な特徴を例示するように描かれている。
【００１２】
本発明は、ＳＯＩ・ＣＭＯＳ装置に関連して説明される。しかし、当業者なら、様々なドーパント・タイプを選択し濃度を調整するか、あるいは分離タイプを変更することにより、本発明がＥＳＤに起因する損傷を受けやすい他のプロセスに適用できることを理解するであろう。さらに、本発明がＮＭＯＳ・ＥＳＤ装置に関して論じられていることが留意されるが、当業者は、本発明が類似の方法でＰＭＯＳ・ＥＳＤにも適用可能であることを理解するであろう。
【００１３】
本発明は、抵抗などの外部インピーダンス素子を用いてバルク抵抗のより良い制御を可能にする新しいレイアウト技法を提案する。本発明の鍵は、シリサイド・ブロック（ＳＢ）を付加するかまたはドレイン／ソースとバルク接続部との間にポリ・ゲートを導入することにより、バルク接続部をドレインおよびソースから分離することである。以前の技術では、この分離は、ＳＴＩ、ＰＴＩ、ＤＴＩなどのトレンチ分離を用いて形成された。本発明では、ポリ・ゲートまたはシリサイド・ブロック層を用いた他の手法が導入される。ＳＩＯ技術、あるいは分離されたＰウェルが可能である他の技術では、この外部インピーダンスは、バルク抵抗を制御する優れた方法をもたらす。このようにしてバルクを制御することの利点は、ＥＳＤの間、ＮＭＯＳが、バルクが接地に接続されているときよりもずっと速くスナップバックになることである。通常動作の間、バルクは、漏れを制限するために接地に接続することができる。特にＳＯＩ技術の場合、この技術は非常に有利である。というのは、ウェルは他のウェルから分離されていて、各ウェルを単独で制御することができ、したがってそのウェルをより良く制御することができるからである。一方、一般にバルクＣＭＯＳでは、ウェルは一体に接続されていて、１つの領域を単独で制御するのをより困難にする。したがって、他の技法の場合、ウェルの制御も可能であるが、より制限され、それによってＣＭＯＳの性能も制限される。
【００１４】
図４Ａを参照すると、本発明の一実施形態による単一フィンガＮＭＯＳ装置４００の上面図が示されている。ＮＭＯＳ４００は、ソース領域４０２、ドレイン領域４０４、およびゲート領域４０６を含む。ゲート領域４０６は、当業者に知られている従来の方式で、ソース４０２とドレイン領域４０４との間にＰウェル（図示せず）で形成されたチャネルの上に配置される。図４Ａに示されているように、ドレイン４０４は、第１の金属線４０１を介して、外部回路（図示せず）に接続された第１の電位４０３に接続され、ソース４０４は、第２の金属線４０５を介して、好ましくは接地または他の回路（図示せず）に接続された第２の電位４０７に結合される。
【００１５】
ソース領域４０２は、図４Ａに示されているように配置されたＰ＋領域すなわちバルク接続部４０８によって中断される。Ｐ＋４０８とＮ＋ソース４０２がシリサイドによって短絡するのを回避するために、Ｐ＋４０８とＮ＋４０２の間に分離ゲート４１０が配置される。分離ゲート４１０は、Ｐ＋バルク接続部４０８とソース４０２の間に分離をもたらす。この分離ゲート４１０は、ゲート４０６と同じ方法で製作され、したがって分離ポリ（ｉｓｏｌａｔｉｏｎ  ｐｏｌｙ）４１０と命名される。あるいは、分離ポリ４１０、より一般的には分離ゲートは、この実施形態においてだけでなく本発明におけるすべての他の実施に対して、シリサイド・ブロックまたはＳＴＩブロックあるいは他の分離層で置き換えられうることが好ましい。より大きな面積効率を与えるためには、分離ポリは、本発明の適用全体にわたって使用される。
【００１６】
このバルク接続部４０８は、このときソース４０２から分離ポリ４１０によって分離されているので、バルク接続部４０８は、バルク抵抗を任意の所望のレベルにまで増大させるために、コンタクト４０９および第３の金属線４１４を経由して外部ポリ抵抗４１２に接続されうる。コンタクト４０９は、ポリ抵抗４１２に対するバルク領域と金属線４１４との間の接続部である。分離ポリ４１０は、シリサイド層をブロックすることによって、ソース４０２とバルク接続部４０８の間に高オーミック経路を形成する。ソース４０２とバルク接続部４０８の間のシリサイドは、分離ポリ（ゲート）４１０上のシリサイドで接続されないことに留意されたい。したがって、３つの領域、すなわちソース４０２、分離ポリ４１０およびバルク接続部４０８は、互いに電気的に分離される。分離ゲート４１０としてポリの代わりにシリサイド・ブロックを用いた場合、シリサイドは、ソース４０２とバルク接続部４０８の境界でブロックされる。これもやはり、ソース４０２とバルク接続部４０８の短絡を防止する。したがって、付加されたポリ抵抗４１２は、バルク抵抗４０８に影響を与えるように調整され、それによって、バルク接続部４０８の電圧とゲート４０６の下のチャネル領域の電圧とを制御することができる。この実施ではポリ抵抗が提案されるが、本発明は、ダイオード、ＭＯＳ装置、ウェル抵抗、キャパシタ、ＳＣＲ、インダクタ、短絡などの能動的または受動的な特定種類のインピーダンス素子には限定されない。図４には示されていないが、バルク接続領域４０８は別法として、ドレイン４０４側にあるいはドレイン４０４側とソース４０２側の両方に配置されてもよい。
【００１７】
また、図４Ａの単一フィンガＮＭＯＳ４００のラインＡ、ラインＢおよびラインＣに沿った断面図がそれぞれ、図４Ｂ、図４Ｃおよび図４Ｄに示されている。図示されているように、単一フィンガＮＭＯＳ装置４００は、基板４１６全体を覆って絶縁層（ＢＯＸ）４１８が埋め込まれている基板４１６に形成される。具体的には、Ｐウェル４２０が、ＢＯＸ層４１８の上に形成され、単一フィンガＮＭＯＳ装置４００は、Ｐウェル４２０内に形成される。２つの浅いトレンチ分離（ＳＴＩ）領域４２２が、基板４１６の各端部に形成されることが好ましい。具体的には、ＳＴＩ領域４２２は、埋込み酸化物（ＢＯＸ）層４１８にまで延びる。ＳＴＩは分離の一例として用いられているが、部分トレンチ分離（ＰＴＩ）、深いトレンチ分離（ＤＴＩ）、または当業界で知られる他の分離も使用できることが留意される。あるいは、これらの分離を含まずに、この構造に隣接して他の装置を配置することも可能である。
【００１８】
図５を参照すると、本発明の他の実施形態によるツー・フィンガＮＭＯＳ４００の上面図が示されている。フィンガ４００のそれぞれは、互いに隣接して配置され、ソース４０２と、ドレイン４０４と、チャネル領域の上に配置されたゲート４０６とを含む。分離ポリ４１０がソース領域内に配置され、ソース領域は、各フィンガのゲート４０６に接続することになる。したがって、２つの隣接するフィンガ４００のチャネルは、分離ポリ４１０の下方で接続され、したがって、フィンガのバルク結合を向上させる。２つのフィンガの２つのチャネル領域は、互いに接続され、その結果、トリガリングの間、トリガする第１のフィンガからの電流が、第２のフィンガにも注入され、それによって複数フィンガのトリガリングを向上させる。図４と同様に、図５において分離ポリ４１０によってソース領域から分離されたバルク接続部４０８を追加することができる。この分離ポリは、バルク抵抗を任意の所望のレベルにまで増大させるために、金属線４１４を介して外部ポリ抵抗４１２に接続することもできる。分離ポリおよびバルク接続部は、ソース４０２の代わりにドレイン４０４内に配置されてもよい。複数フィンガ構造の場合にこの技法がすべてのフィンガに適用されてはならないことも留意される。
【００１９】
図６Ａを参照すると、本発明の他の実施形態による複数フィンガＮＭＯＳ４００の上面図が示されている。フィンガ４００のそれぞれは、互いに隣接して配置され、ソース４０２と、ドレイン４０４と、チャネル領域の上に配置されたゲート４０６とを含む。分離ポリ４１０がソース内に配置され、ソースは、隣接する各フィンガ４００のゲート４０６に接続することになる。したがって、２つの隣接するフィンガ４００は、分離ポリ４１０の下方で接続され、したがって、上述のフィンガのバルク結合を向上させる。図４と同様に、バルク接続部４０８は、図６Ａにおいて分離ポリ４１０間に配置されうるとともに、バルク抵抗を任意の所望のレベルにまで増大させるために、金属線４１４を介して外部ポリ抵抗４１２に接続されうる。この図には、追加の技法が示されており、すなわち、ドレイン４０４のコンタクト４０９および金属線４１４は、ドレイン領域４０４においてインピーダンス素子すなわちポリ抵抗４１２に対するバルク領域４０８の金属接続部に残されたままである。この追加の技法は、第１の金属層４０１がドレイン４０４とバルク接続部４０８との間で短絡するのを防止するために接続として使用される場合に、適用可能である。
【００２０】
さらに、このバルク結合は、図６Ｂに示されているように、ドレイン接合部４０４の上に分離ポリ４１０を延長し、したがってすべての複数フィンガ４００のすべてのゲート４０６を接続することによってさらに利用されうる。図６Ｂに示されている利点は、すべてのフィンガ４００のチャネル領域が、分離ポリ４１０およびバルク接続部４０８を介して互いにより良好に結合されることである。この図でも、その技法がバルク接続部４０８なしに分離ゲート４１０だけに適用されうることが留意される。
【００２１】
図７を参照すると、本発明の複数フィンガ装置４００の他の実施形態が示されている。この実施形態では、ドレイン領域４０４もソース領域４０６もＰ＋バルク領域４０８で中断される。この技法を用いる利点は、それが、より良好なバルク接続およびより容易なメタライゼーション（すなわち必要とされる金属層がより少なくなる）をもたらすことである。
【００２２】
図８を参照すると、複数フィンガ装置４００の他の実施形態が示されている。この実施では、Ｐ＋バルク接続領域４０８は、装置４００のすべてのフィンガにわたって１つの長いストライプに一体化される。本発明の既述の利点とは別に、追加の利点がこの実施形態に関係する。このＰ＋領域４０８はシリサイド化により低オームであるので、この領域に対するコンタクト４０９は、Ｐ＋ストライプ領域４０８の端部に配置されうる。これは、バルク接続部の上方に第２の金属線４０５を解放し、したがって、この金属は他の目的で使用されうる。図８では、この金属は、ソース４０２の異なる部分（すなわち、バルク接続部４０８の配置によって分離されたソース４０２）を互いに接続するために使用することができ、また、ドレイン４０４の異なる部分を接続するために使用することもできる。コンタクト４０９が分離ポリ４１０間に配置される必要はないので、これらは、互いにより近接して配置され、したがって、よりコンパクトな複数フィンガ装置４００を製作するためにその面積を縮小することができる。
【００２３】
さらにこの実施では、バルク接続領域４０８間にあるゲート４０６は性能を損なうことなく省略されうることが容易に分かる。
【００２４】
図９を参照すると、複数フィンガ装置４００の他の実施形態が示されている。バルク接続部４０８は、分離ポリ４１０の一端部に配置される。このＰ＋領域４０８は、より多くのコンタクト４０９がインピーダンス素子すなわちポリ抵抗４１２により良好に接続できるように、拡大されうる。
【００２５】
上述のすべての実施形態では、分離ポリ４１０、したがってＭＯＳ装置４００のゲート４０６は、任意の回路に接続されうることが留意される。例えば、ＥＳＤ回路は、ＥＳＤの間に装置のゲート／分離ポリを引っ張ってハイにし（ＰＭＯＳの場合はロー）、したがって、なだれ増倍量をさらに低減することができる。これにより、分離ポリ４１０の下方のバルク抵抗も低減し、したがって外部フィンガと内部フィンガとのバルク抵抗差も低減することになる。また、Ｐ＋バルク領域４０８が省略されるかまたは他の場所に配置された場合、分離ポリ４１０は、それがフィンガ間のバルク結合を強めるように依然として重要な役割を果たし、したがって、異なるフィンガのチャネル領域は、複数フィンガのトリガリングを向上させるために、分離ポリの下に（チャネル領域によって）互いに接続されることにも留意されたい。
【００２６】
本発明に記載されているこの改良型ＮＭＯＳを用いたいくつかの例は、ＥＳＤ保護クランプとしてまたは他のクランプに対するトリガとして、出力ドライバとして、あるいは他の既知のＥＳＤ装置として使用される。
【００２７】
本発明の教示を組み入れた様々な実施形態について、本明細書で詳細に示し説明してきたが、当業者は、本発明の精神および範囲から逸脱することなく、これらの教示をやはり組み入れた多くの他の様々な実施形態を容易に考案できるであろう。
【図面の簡単な説明】
【００２８】
【図１】ゲートをバルク接続部まで延長したバルク接続ＳＯＩを有する単一フィンガ装置を示す従来技術のＭＯＳの上面図である。
【図２】ＰＴＩを用いたバルク接続ＳＯＩを有する単一フィンガ装置を示す従来技術のＭＯＳの上面図である。
【図３】ＭＯＳ装置のソースを中断したバルク接続ＳＯＩを有する複数フィンガ装置を示す従来技術のＭＯＳの上面図である。
【図４Ａ】本発明のＭＯＳ装置の第１の実施形態の上面図である。
【図４Ｂ】図４ＡのＭＯＳ装置のラインＡに沿った断面図である。
【図４Ｃ】図４ＡのＭＯＳ装置のラインＢに沿った断面図である。
【図４Ｄ】図４ＡのＭＯＳ装置のラインＣに沿った断面図である。
【図５】本発明のＭＯＳの第２の実施形態の上面図である。
【図６Ａ】本発明のＭＯＳの第３の実施形態の上面図である。
【図６Ｂ】本発明の、図６ＡのＭＯＳの代替実施形態の上面図である。
【図７】本発明のＭＯＳの第４の実施形態の上面図である。
【図８】本発明のＭＯＳの第５の実施形態の上面図である。
【図９】本発明のＭＯＳの第６の実施形態の上面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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