(57)【要約】蓄積モードのマルチゲート・トランジスタ素子(1100)の構成が開示される。本素子は、短チャンネル効果、特にhiが軽減され、チャンネル領域、拡張領域、及び／又は、ソース(1104)／ドレイン(1106)領域に更に１つのタイプのドーパント材料が埋め込まれて、不所望の漏れ電流をもたらすチャンネル領域内の、導電パスの設定、及び、電子の蓄積を緩和するように構成される。【選択図】図１１
2008547204.tif 000002
【特許請求の範囲】
【請求項１】
マルチ・ゲート・トランジスタ素子を形成する方法であって、
第１の注入(implantation)プロセスを実行して、半導体基板内に第１のドーピング密度(concentration)を実現するステップ、
第２の注入プロセスを実行して、前記半導体基板の領域内に第２のドーピング密度を実現するステップであって、前記トランジスタのチャンネル領域が設定され(established)るものであり、
前記半導体基板の領域の上(over)にマルチ・ゲート誘電体(dielectric)を形成するスッテップであり、前記トランジスタの前記チャンネル領域が設定されるものであり、
前記誘電体の上(over)にマルチ・ゲート電極を形成するステップ、及び、
第３の注入プロセスを実行して、前記チャンネル領域の第１の側(side)に隣接する第１の延在(extension)領域、及び、前記チャンネル領域の第２の側に隣接する第２の延在領域、を設定するステップであり、当該第１の及び第２の延在領域が、第３のドーピング密度を有するものである、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として、半導体素子に関連し、より詳細には、短チャンネル領域を有する半導体素子の製造に関連する。
【背景技術】
【０００２】
メタル・オキサイド半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）は、スイッチング、増幅、フィルタリング、及び、アナログとデジタル信号の双方に関連する他のタスクのために、電子業界で広く用いられている。従来的なプレーナＭＯＳトランジスタは、半導体基板の上(on)に形成されたゲート構造(ゲート・スタックと呼ばれる)を含む。ゲート・スタックは、一般的に、基板を覆う薄いゲート誘電体、及び、ゲート誘電体の上（over）に配置されたゲート電極を含む。ソース及びドレイン領域は、ゲート構造のいずれかの側の上の基板内に形成されることによって、ゲート構造の下(under)の基板の上部(upper)表面において、チャンネル領域を規定する。
【０００３】
作動状態では、ゲート電極は、励起(energized)されて、基板のチャンネル領域内に電解を生成することによって、ゲート誘電体の下(underneath)のチャンネルの薄い部分を反転させ、少数キャリアが、ソース／ドレイン領域の間のチャンネルを通じて移動することを可能とする。トランジスタのスレッシュホールド電圧(Ｖｔ)は、ゲート・スタック(stack)の下(under)の半導体基板の表面において、反転層(例えば、当該反転層の中で、少数キャリアの密度が、多数キャリアの密度を越える)の形成によってチャンネルの導電性を生み出すために必要とされるゲート電圧値である。
【０００４】
半導体製品の製造及び設計の中での継続するプロセスであって、例えば、素子密度を増大させ、性能を改善(例えば、スイッチング速度を増加させ)し、そして、電力消費を低減するために、電子素子の特徴的サイズ(feature sizes)が削減される、プロセスが存在する。例えば、特に、低減されたゲート電圧での作動のために、駆動電流性能を増加するために、トランジスタ・ゲート・スタックの長さ、従って、ソースとドレイン領域の間のチャンネルの長さを削減することが望ましい。ゲート構造の長さは、一般的に、プレーナ・トランジスタ内で最も小さい寸法である。しかし、リソグラフィーは一般的に、信頼性を保った状態でトランジスタの寸法がスケール（scaled）され得る範囲(extent)を制限する。ここで、最小ゲート長は、一般的に、現在のホトロソグラフィー及びエッチング技術を用いて、反復的にパターン化され得、エッチングされ得る、最も小さい寸法に制限される。
【０００５】
製造プロセスの制限に加えて、作動の制限もまた、従来的なプレーナ・トランジスタの寸法、特に、ゲート長を削減するための障壁である。例えば、ゲート長が削減されると、トランジスタの性能は、短チャンネル効果によって劣化し得る。より長いチャンネルを有する素子においては、ゲート電圧及び結果として得られる電界が、主に、ゲートの下(under)の電荷の空乏電荷(depletion charge)を制御する。しかし、より短いチャンネルの素子では、チャンネル領域は、ソース及びドレイン電圧によっても影響を受け、それによって、Ｖｔロール・オフに起因する増大するオフ状態電流、劣化したスレッシュホールド・傾斜、及び、劣化した出力電流、がもたらされる。更に、短くされたチャンネルを空乏化するために、より少ないゲート電圧しか必要とされないので、ソースからドレインへの電子注入のための障壁が低減される。これは、しばしば、ドレイン誘引障壁低下(ＤＩＢＬ：drain induced barrier lowering)と呼ばれる状況である。
【０００６】
プレーナ・トランジスタの、性能、及び、サイズ低減についてのプロセス制限が、これ以上変化しない状態になる(reached)につれて、最近、「マルチプル・ゲート(multiple gates)」(例えば、非プレーナＭＯＳトランジスタ)を有するトランジスタ設計に注意が向けられるようになってきた。理論的には、これらの設計は、チャンネルの2つ或いはそれより多い側(sides)の周りに、ゲート電極を配置することによって、同じゲート誘電体の厚さに対して、より短いチャンネル長が実現できること、又は、より厚いゲート誘電体に対して類似のチャンネル長が、使用され得ることにより、削減された寸法(即ち「スケールされた」)のチャンネルに対して、より多くの制御を与える。ゲート電極材料の量が増加されることによって可能とされる、追加的な制御によって、これは、一般的に、改善された電流駆動、及び、短いチャンネル特性を与える。
【０００７】
図１及び２は、それらの、それぞれのゲート構造形状によって命名される、いくつかのマルチプル・ゲート・トランジスタ設計の例を示す。デュアル及びトリプルのゲート・トランジスタ102及び104が、それぞれ、図１に記載される一方、クアッド(quad)・ゲートトランジスタ106、及び、「ＰＩ」ゲート・トランジスタ108が、図２に提示される。トランジスタは、シリコン基板112、それを覆う酸化物絶縁体114、及び、酸化物114の上(above)の20.0-50.0nm厚の半導体層（不図示）を含む、シリコン・オーバー(over)・絶縁体(ＳＯＩ)ウェーハ110の中に形成される。トランジスタを形成するにあたって、上部(upper)半導体層は、エッチングで除去され、半導体材料の隔離された島(island)又はブロック116を残す。そして、シリコン・ブロック65の上(over)にゲート構造（Ｇ）が形成される。ここで、図１及び２に示されるように、ブロック116の端部は、ドープされて、その中にソース(Ｓ)及びドレイン(Ｄ)領域を形成する。マルチ・ゲート設計は、スケールされたプレーナ・トランジスタに見られる短チャンネル効果を緩和することによって、改善されたトランジスタ性能が得られるという予想（prospect）を提供する。これは主に、チャンネル・シリコン内の電界を制御する能力に起因する。何故なら、ゲートが、チャンネルの１つの周辺側面(one peripheral side)より多くの部分の上に延伸するからである。
【０００８】
代替的トランジスタ設計の、更なる拡張(extension)として、反転モードのマルチ・ゲート・トランジスタに加えて、蓄積モードのマルチ・ゲート素子もまた、開発されている。蓄積モードのトランジスタは、一般的に、高電流駆動及び低減された短チャンネル効果を提供する。ここで、そのような素子におけるスレッシュホールド電圧は、小さなチャンネル領域の体積内に配置され得るドーピング原子の量によって、及び、利用可能なゲート材料の選択によって、制限される。そのような訳で、蓄積モード構造の使用は、利用可能なスレッシュホールド電圧の範囲を増加させ、深いサブミクロン構造(特に、ショットキー・ソース及びドレイン素子の使用が考慮される)における追加的性能を提供する。
【０００９】
作動状態において、蓄積モード・トランジスタがオンされるときに、素子の、頂部、左、及び、右の接触部分(interfaces)に蓄積層が形成される。同時に、素子の本体(body)(又は、体積(volume))は、擬似中性(quasi-neutral)(即ち、空乏化されていない)である。素子におけるトータルの電流は、蓄積チャンネル及び中性本体(neutrl body)における電流の合計である。素子がオフされるときに、接触部分から発生してくる(arising from)空乏領域は、素子の中央の近傍で合体(meet)し、ソースとドレイン領域を接続しているシリコンの擬似中性片(piece)をピンチ・オフ(pinch off)する。ドーパント原子密度の量が、比較的低く維持される限り、このピンチ・オフ・メカニズムは旨く働く。しかし、増加されたドーパント密度は、十分な数の電子(又は電子密度)が、チャンネル領域内に存在するようにさせ得る、それによって、チャンネル領域内の漏れ電流が増加し得る。チャンネル長が低減される場合に、これは特に正しい。ｎチャンネル素子の場合がここで議論されるが、ここに記載される一般的な原理が、ドーパント原子及び印加されるバイアスに適切な極性変更が適用されることを条件として、ｐチャンネル素子にも適用されることが理解されるであろう。
【００１０】
これは、図３−１０に示される。ここでは、漏れ電流を極大化(culminate)し得る(又は、し得ない)異なったチャンネル長及びドーパント密度が示される。例えば図３及び４において、第１のＰＩゲート蓄積モードのマルチ・ゲート・トランジスタ素子300が、示される。ここで、図４は、線４−４に沿ってとられた、図３の断面図である。トランジスタ素子300は、チャンネル領域304を覆う(overlies)、ゲート構造302を持つ。ゲート構造302のゲート電極材料306は、トランジスタ300の埋められた酸化物308の中に延在する。そして、トランジスタ300のソース(Ｓ)及びドレイン(Ｄ)領域310、312は、チャンネル領域304の側(side)の上(on)に配置される。ゲート電極材料306は、図４には図示されていない。本例では、チャンネル304は、Ｌ＝80ｎｍの長さを持ち、１０17cm-3のドーピング密度を持つ。この場合には、導電パス314は完全には接続せず、又は、チャンネル領域314内で形成されない。そのような訳で、比較的長いチャンネル長及び比較的低いドーパント密度が、チャンネル領域内に電子が少ししか無い状態をもたらす。そして、素子がオフ(ＶG＝０Ｖ、及び、ＶＤ＝１Ｖ)のときには、そこに発生する漏れ電流の発生可能性が、それ故、文字通り、全く存在しないようになる。
【００１１】
図５及び６において、第２のＰＩゲート蓄積モードのマルチ・ゲート・トランジスタ素子500が示される。ここで、図６は、線6-6に沿ってとられた、図５の断面図である。トランジスタ素子500は、再度、チャンネル領域504を覆う(overlies)ゲート構造502を持つ。ここで、ゲート構造502のゲート電極材料506は、トランジスタ500の埋められた酸化物508内に延在し、トランジスタ500のソース(Ｓ)及びドレイン(Ｄ)領域510、512は、チャンネル領域504のいずれか側(side)の上(on)に配置される。ゲート電極材料506は、図６に示されない。この例では、チャンネル領域504は、再度、Ｌ＝80nmの長さを持つ。しかし、ドーピング密度は、１０18cm-3に増加される。この場合には、導電パス514が、チャンネル領域504内で発生(develop)しはじめ得る。しかし、増加されたドーパント密度の場合でさえ、比較的長いチャンネル長は、依然として、ソース領域510とドレイン領域512の間の、十分な分離を提供することによって、チャンネル領域504における電子の数が、もしいくらかでも存在するなら、素子500がオフ(ＶG＝０Ｖ、及び、ＶD＝１Ｖ)であるときに、チャンネル領域504内で発生するための漏れ電流を引き起こすためには比較的不充分に維持されるようにされる。
【００１２】
図７及び８は、第３のＰＩゲート蓄積モードのマルチ・ゲート・トランジスタ素子700を示す。ここで、図８は、線8-8に沿ってとられた図７の断面図である。トランジスタ素子700のゲート構造702は、チャンネル領域704を覆う。ここで、ゲート構造702のゲート電極材料706は、トランジスタ700の埋められた酸化物708内に延在する。トランジスタ700のソース(Ｓ)及びドレイン(Ｄ)領域710、712は、チャンネル領域704いずれかの側(side)の上(on)に配置される。ゲート電極材料706は、図８には示されていない。この例において、チャンネル領域704の長さはＬ＝30nmに削減される(ドーピング密度は、１０17ｃｍ-3である)。この場合には、より明白な(pronounced)導電パス714が、チャンネル領域704内に発生し、削減されたチャンネル長が、１０16ｃｍ-3の密度の電子が、チャンネル領域704内に構築されることを可能とする。それにも関わらず、この電子蓄積は、依然として、素子700がオフ(ＶG＝０Ｖ、及び、ＶD＝１Ｖ)のときに、チャンネル領域704内に漏れ電流が発生するためには不充分であり得る。
【００１３】
図９及び１０は、ＰＩゲート・タイプの蓄積モードのマルチ・ゲート・トランジスタ素子900の、第４のそして最後の例を示す。ここで、図１０は、線10-10に沿ってとられた、図９の断面図である。トランジスタ素子900のゲート構造902は、素子900のチャンネル領域904を覆う。ゲート構造902のゲート電極材料906は、トランジスタ900の埋められた酸化物908内に延在する。そして、トランジスタ900のソース(Ｓ)及びドレイン(Ｄ)領域910、912は、チャンネル領域904のいずれかの側(side)の上(on)に配置される。ゲート電極材料906は、図１０に示されていない。この例では、チャンネル領域904の長さは、再度、Ｌ＝30nmに削減される(ドーピング密度は、再び、１０18ｃｍ-3に戻される)。この状況にいおて、実質的な導電パス914は、チャンネル領域内に設定されることによって、文字通り、同じ数の電子がチャンネル領域904内に蓄積でき、素子900がオフ(ＶG＝０、及び、ＶD＝１Ｖ)のときに、この領域における不所望の漏れ電流を起こす。
【００１４】
従って、削減された寸法の利点を実現する一方、特に、蓄積モードのマルチ・ゲート・トランジスタ素子において増加されたドーピング密度が実現された場合に、例えば漏れパスの形成のような短チャンネル効果を緩和又は回避するための、改善されたトランジスタ素子及び製造技術に対する必要性が残る（remains）。
【発明の開示】
【課題を解決するための手段】
【００１５】
本発明の１つあるいはそれより多い特徴は、短チャンネル効果が緩和されるための、蓄積モードのマルチ・ゲート・トランジスタ素子の形成に関連する。特に、不所望の漏れ電流を引き起こしうる、チャンネル領域における導電パスの発生(establishment)及び電子の蓄積を緩和するために、１つあるいはそれより多いタイプのドーパント材料が、トランジスタの、チャンネル領域、１つあるいはそれより多い延在(extension)領域、及び／又は、ソース又はドレイン領域、の中(in)に埋め込まれる。
【発明を実施するための最良の形態】
【００１６】
図１１及び１２は、本発明の１つあるいはそれより多い特徴によって形成された、第１の例の蓄積モードのマルチ・ゲート・トランジスタ素子1100を示す。図１１において、半導体基板1102の断面部分が示される。ここで、ソース1104、及び、ドレイン1106領域、延在(extension)領域1108、1110、及び、チャンネル領域1112は、基板1102内に形成される。図１２(図１１では不図示)から、薄いゲート誘電体1114、及び、ゲート電極1116が、このマルチ・ゲートの実施例で、チャンネル領域1112を包囲することが分かる。更に、ゲート電極1116のいくつかは、基板1102の上の埋められた(burried)酸化物（不図示）の中に延在(extend)し得る。ここで言及される「基板」が、半導体ウェーハ、又は、ウェーハ上の１つあるいはそれより多いダイ(die)、及び、如何なる他のタイプの半導体、及び／又は、それに関連するエピタキシャル層のような、如何なるタイプの、半導体本体(body)(例えば、シリコン、SiGe, SOi)をも含み得ることが理解されるであろう。
【００１７】
本発明の１つあるいはそれより多い特徴によって、チャンネル領域1112の一部が、ドープされて、短チャンネル効果を緩和する。このドーピングは、チャンネル領域1112における導電パスの設定を遅らせることによって、不所望の漏れ電流に繋がり得るチャンネル内の電子の蓄積を制限する。説明される例において、チャンネル領域1112の、より低い部分1118は、第１の、より低い密度のドーパント(Ｎ又はＰ)を持つ一方、チャンネル領域1112の上側の部分1120は、第２の、わずかに増加された密度のドーパント(Ｎ)を持つ。延在(extension)領域1108、1110は、第３の、より高い密度(concentration)の、ドーパント(Ｎ＋)を持ち、ソース1104及びドレイン1106は、第４の、最も高い密度のドーパント(Ｎ＋＋)を持つ。
【００１８】
図１２を参照して、(この例では)、単に、チャンネル領域1112の底部の中央1122が、第１の、より低いドーパント密度(Ｎ-、又は、Ｐ)を持つことが理解できる。これは、傾けられた注入(implantation)プロセス(process)を利用することによって実現され得る。例えば、全体の基板は、最初、第１の、より低いドーパント密度(Ｎ-又はＰ)で第１の注入プロセスによって均一にドープされ得る。次に、チャンネル領域1112の頂部1124及び側壁1126を選択的にドープするために、第２の傾けられた(tilted)注入プロセスが用いられ得、Ｎの第２のドーパント密度を実現する。図示された例では、チャンネル領域1112の全長1128がドープされるものととして描かれるが、短チャンネル効果を緩和するためには、この全長1128がドープされる必要は無いことが理解されるべきである。むしろ、その中の導電パスの形成を回避するために、単に(merely)、チャンネル領域1112の十分な(enough)部分だけがドープされる必要がある。例えば、これは、長さ1128の約１／２の長さに対応し得る。
【００１９】
換言すれば、全体のシリコン領域1112が最初にドープされて、領域1118の最終密度に実質的に等しい低密度を実現する。次に、図１１の領域1120にも対応する、図１２の領域1124及び1126におけるより高いドーピング密度を実現するために、傾斜された(tilted)イオン注入プロセスを用いて、追加的な不純物が付加される。
【００２０】
一旦、チャンネル領域1112が十分にドープされると、ゲート誘電体1114及びゲート電極1116（図１１では不図示）が、チャンネル領域1112の上(over)に形成される。或いは、図１１の領域1120にも対応する、図１２の領域1124及び1126におけるより高いドーピング密度を実現するために用いられる追加的なドーパントが、ゲート誘電体材料の成長又は蒸着の後に導入(introduced)され得る。ゲート誘電体1114及びゲート電極1116が、基板1102の上(ｏｖｅｒ)にゲート誘電体材料の薄い層をあてがい(applying)、次に、ゲート誘電体材料の層の上(over)にゲート電極材料の層を形成することによって形成され得ることが理解されるであろう。ゲート電極材料の層、及び、ゲート誘電体材料の薄い層は、次に、パターン化されて、ゲート電極1116及び薄いゲート誘電体1114を形成する。ゲート電極材料の層は、如何なる、適切な導電性の材料(例えば、ポリシリコン・ベースの材料、金属、金属珪化物)をも含み得、例えば、約200から約5000オングストロームの厚さに形成され得る。ゲート電極材料の層は、形成されるべきトランジスタの、１つあるいはそれより多いタイプに依存して、ｐ型のドーパント(例えば、ホウ素)、又は、ｎ型のドーパント(例えば、燐)のようなドーパントを含み得、ドーパントは、元々あてがわれる(applied)ものとして層内に存在し得るか、又は、後に、そこに加えられ得る。薄い層のゲート誘電体材料は、如何なる、適切な非導電性の材料(例えば、酸化物ベースの材料)をも含み得、例えば、熱酸化プロセスによって、例えば、Ｏ2の存在下で、約800℃から約1000℃の温度で、約20から約500オングストロームの厚さに形成され得る。
【００２１】
ゲート誘電体1114及びゲート電極1116が形成された後に、第３及び第４の注入プロセスが実行されて、第３の濃度(Ｎ＋)の延在領域1108、1110、及び、第４の濃度(Ｎ＋＋)のソース1104及びドレイン1106領域を、それぞれ設定(establish)する。第３及び第４の注入プロセス中に、ゲートが、ドーパント原子が、チャンネル領域1112が形成される基板1102の領域の上(upon)に衝突する(impinging)ことを阻止することが理解されるであろう。しかし、延在領域1108、1110の、いくつかのドーパント原子は、例えば、後続の「活性化」熱処理("activation" heat treatment)中に、わずかに、横方向に、チャンネル領域1112内に拡散し得る。一般的に、側壁スペーサ(spacere：不図示)は、ゲートに隣接して形成され、(第４の密度(Ｎ＋＋)のソース1104及びドレイン1106領域を設定するために使用される)第４の注入プロセスからのドーパント原子が、延在領域1108、1110が形成される基板1102の領域の上(upon)に衝突することを阻止する役目を果たす。その後、珪化物、金属化、及び／又は、他の背面プロセッシング(back end processing)が、実行され得る。例示によって、第１の密度は、立方センチメートル当たり、約１０15から約１０17のドーパント原子の密度に対応し得、第２の密度は、立方センチメートル約２×１０17から約５×１０18のドーパント原子の密度に対応し得、第３の密度は、立方センチメートル約５×１０18から約５×１０19のドーパント原子の密度に対応し得、第４の密度は、立方センチメートル約１０19から約２×１０20のドーパント原子の密度に対応し得る。
【００２２】
図１３及び１４は、本発明の１つあるいはそれより多い特徴によって形成された、第２の例のマルチ・ゲート・トランジスタ素子1100を示す。傾斜された注入プロセスが、利用可能でないため、第２の注入プロセスが実質的に垂直であることを除いて、トランジスタ1100は、図１１及び１２に関して上述したように形成される。このやり方で、第２の注入プロセスは、(図１２に示されるように、チャンネル領域1112の頂部1124及び側壁1126を処理するのではなく、むしろ)、その(チャンネル領域1112の、ほぼ上半分1130のいくつかの)中にＮの第２のドーピング密度を与える(impart)ために、単に、チャンネル領域1112の、ほぼ上半分1130のいくつかのみを処理する(treats)。その結果、(図１２に示されるように、単に、チャンネル領域1112の底部中央部1122ではなく、むしろ)ほぼ、チャンネル領域1112の下半分1132が、Ｎ−又はＰの第１の濃度を保持する。
【００２３】
図１５及び１６は、本発明の１つあるいはそれより多い特徴によって形成された、第３の例のマルチ・ゲート・トランジスタ素子1100を示す。チャンネル領域1112ではなくむしろ、短チャンネル効果を緩和するために、１つあるいはそれより多い延在領域1108、1110の少なくともいくつかがドープされる点を除いて、トランジスタ1100は、図１１及び１２に関して上述したように形成される。例えば、全体の基板が、最初に、第１の注入プロセスによって均一にドープされて、その中に、第１の、より低い、ドーパント密度(Ｎ−、又は、Ｐ)を設定(establish)し得る。次に、第２の注入プロセスが用いられて、チャンネル領域1112を選択的にドープして、Ｎの第２のドーパント密度を実現する。ゲート誘電体1114及びゲート電極1116が形成された後に、第３の注入プロセスが実行されて、Ｎ＋の第３のドーパント密度を設定し得る。説明された例において、第３の注入プロセスは、傾斜された注入を実施して、延在領域1108、1110の１つあるいはそれより多くの頂部1134及び側壁1136が、第３のドーパント密度を持つ一方、延在領域1108、1110の１つあるいはそれより多くの底部中央部1138が、第１のドーパント密度(Ｎ-、又は、Ｐ)を保持するようにする。次に、第４の注入プロセスが実行されて、ソース1104及びドレイン1106領域内に、Ｎ＋＋の第４のドーパント密度を形成する(一般的に、側壁スペーサが、ゲートに隣接して形成された後に)。(延在領域1108、1110のいずれかの全体ではなく、むしろ、)ドープされる、延在領域1108、1110の１つあるいはそれより多くの量(例えば、長さ)1140は、単に、短チャンネル効果を緩和するために、十分に長ければ良いことが理解されるであろう。
【００２４】
図１７及び１８は、本発明の１つあるいはそれより多い特徴によって形成された、第４の例のマルチ・ゲート・トランジスタ素子1100を示す。トランジスタ1100は、図１５及び１６に関して説明されたものに類似するが、(上で、図１３及び１４に関して説明されたような)非傾斜の注入を採用する。従って、(図１６に示されるように、延在領域1108、1110の１つあるいはそれより多くの頂部1134及び側壁1136を処理するのではなく、むしろ、)第３の注入プロセスは、単に、ほぼ、延在領域1108、1110の１つあるいはそれより多くの上半分1142のいくつかを処理して、その中に、Ｎ＋の第３のドーピング密度を注入(instill)する。従って、それぞれの(respective)、延在領域1108、1110の、ほぼ下半分1144が、Ｎ-、又は、Ｐの第１のドーパント密度において維持される。
【００２５】
図１９及び２０は、本発明の１つあるいはそれより多い特徴によって形成された、５番目の例のマルチ・ゲート・トランジスタ素子1100を示す。本例において、ソース1104とドレイン1106領域の少なくともいくつかは、短チャンネル効果を緩和するための、代替的なドーピングを含み、トランジスタは延在領域を持たない。従って、基板全体は、始めに、第１の注入プロセスによって均一にドープされて、その中に、第１の、より低い、ドーパント密度(Ｎ-、又は、Ｐ)を設定し得る。次に、第２の注入プロセスが用いられて、チャンネル領域1112を選択的にドープして、Ｎの第２のドーパント密度を実現し得る。延在領域が存在しないので、第３の注入プロセスは省略されている。そのような訳で、ゲート誘電体1114及びゲート電極1116が形成された後に、傾斜した第４の注入プロセスが実行されて、ソース1104、及び／又は、ドレイン1106領域の少なくともいくつかの中に、Ｎ＋＋の第４のドーパント密度を設定し得る。示された例において、傾斜した第４の注入プロセスは、ソース1104、及び／又は、ドレイン1106領域の頂部1146及び側壁1148領域に沿って、第４のドーピング密度を与える。このやり方で、ソース1104、及び／又は、ドレイン1106領域の底部中央部1150は、第１のドーパント密度(Ｎ-、又は、Ｐ)を維持する。ソース1104、及び／又は、ドレイン1106領域の全体ではなく、むしろ、ドープされる、ソース1104、及び／又は、ドレイン1106領域の量(例えば、長さ)1152が、単に、短チャンネル効果を緩和するために、十分に長い必要があるだけであることが理解されるであろう。
【００２６】
図２１及び２２は、本発明の１つあるいはそれより多い特徴によって形成された、６番目の例のマルチ・ゲート・トランジスタ素子1100を示す。トランジスタ1100は、短チャンネル効果を緩和するために、トランジスタが延在領域を欠き、ドープされたソース1104、及び／又は、ドレイン領域1106を持つという点において、図１５及び１６に関して説明されたものに類似する。しかし、この例では、傾斜された注入は使用されない。従って、ソース1104、及び／又は、ドレイン1106領域(図２０)の頂部1146及び側壁1148をドーピングする代わりに、第４の注入プロセスは、単に、ほぼ、ソース1104、及び／又は、ドレイン1106領域の上半分1154の少なくともいくらかをドープして、その中に第４のドーピング密度を注入(instill)する。このやり方で、ソース1104、及び／又は、ドレイン1106領域の、ほぼ下半分1156が、第１のドーパント密度(Ｎ−、又は、Ｐ)で維持される。
【００２７】
図２３−３４は、本発明の１つあるいはそれより多い特徴によって形成された、更なる例のマルチ・ゲート・トランジスタ素子を示す。ここで、ソース1104及びドレイン1106領域は、(ドープされた)シリコンではなく、１つあるいはそれより多い金属を含む。金属ソース及びドレイン領域は、一般的に、ソース及びドレインの抵抗を改善するために、トランジスタにおいて使用される。使用される金属は、プラチナ又はタングステンのような、「本当の(real)」金属、及び、金属の電気的特性に類似する電気的特性を有する化合物である。これには、チタニウム、モリブデン青、コバルト、ニッケル、イリジウム、プラチナ、エルビウム、イットリウム、及び、他の希土金属(rare-earth metal)珪化物のような、金属珪化物が含まれる。それは、プラチナ・エルビウム珪化物、及び、ゲルマニウム・プラチナ及びゲルマニウム・シリコン・プラチナ・エルビウム化合物のようなゲルマニウムがシリコンに置換された化合物のような、これらの金属の組み合わせを伴う(involving)金属珪化物をも含む。これらの化合物は、ドープされ、または、ドープされないことがあり得る。そして、これらのドーピング不純物の一部は、シリコンに拡散し得るし、拡散しないかもしれない。金属とシリコンの間の接触は、抵抗(ohmic)型か、ショットキー型のいずれかであり得る。
【００２８】
図２３及び２４は、本発明の１つあるいはそれより多い特徴によって形成された、７番目の例のマルチ・ゲート・トランジスタ素子1100を示す。チャンネル領域1112の上部部分1158の少なくともいくらかが、Ｎの第２のドーピング密度を持つようにドープされる点において、トランジスタ1100は、図１１及び１２に関して説明されたものに類似する。これは、傾斜した第２の注入プロセスを用いて、第１の注入プロセスによって、第１のドーパント密度を持つように、全基板が均一にドープされた後に、チャンネル領域1112の頂部1160及び側壁1162の少なくともいくらかの内に、第２のドーピング密度を注入することによって実現される。そのような訳で、チャンネル領域1112の底部中央1164部の少なくともいくらかは、Ｎ-、又は、Ｐの第１のドーパント密度に維持される。次に、一般的に、ゲート誘電体1114及びゲート電極1116が形成された後に、延在領域1108、1110を設定するために、第３の注入プロセスが実行される。金属ソース1104及びドレイン1106領域がドープされいないので、第４の注入プロセスは図示されていない。図１１及び１２に関して上で説明されたように、短チャンネル効果を緩和するために、全長1166がドープされる必要は無い。むしろ、そこにおける導電パスの形成を阻止するために、単に、チャンネル領域1112の十分な部分がドープされる必要があるだけである。
【００２９】
図２５及び２６は、本発明の１つあるいはそれより多い特徴によって形成された、８番目の例のマルチ・ゲート・トランジスタ素子1100を示す。トランジスタ1100は、短チャンネル効果を緩和するためにチャンネル領域1112が再度ドープされるが、傾斜した注入プロセスが、実行されない点において、図２３及び２４に関して説明されたものに類似する。従って、実質的に垂直の第２の注入プロセスが、Ｎの第２のドーピング密度を、ほぼ、チャンネル領域1112の上半分1168の少なくともいくらかに与える一方、ほぼ、チャンネル領域の下半分1170が、Ｎ-、又は、Ｐの第１のドーパント密度に維持される。この後には、Ｎ＋の第3のドーピング密度を有する延在領域1108、1110を設定する第３の注入プロセスが続く。
【００３０】
図２７及び２８は、本発明の１つあるいはそれより多い特徴によって形成された、９番目の例のマルチ・ゲート・トランジスタ素子1100を示す。トランジスタ1100は、１つあるいはそれより多い延在領域1108、1110の少なくともいくらかがドープされて、短チャンネル効果を緩和する点において、図１５及び１６に関して説明されたものに類似する。従って、第１のドーピング密度を均一に実現するために、第１の注入でドーピングした後に、(チャンネル領域1112における)第２のドーピング密度を実現するための第２の注入を実行し、次に、ゲート誘電体1114及びゲート電極1116を形成する。第３の注入プロセスが、１つあるいはそれより多い延在領域1108、1110の少なくともいくらかの中に第３のドーパント密度を設定するために実行され得る。第３の注入プロセスにおいて、傾斜注入が用いられることによって、１つあるいはそれより多い延在領域1108、1110の頂部1172及び側壁1174の少なくともいくらかが、第３のドーパント密度を持つ一方、延在領域1108、1110の１つあるいはそれより多くの底部中央部1176は、第１のドーパント密度(Ｎ又はＰ)を維持する。また、ドープされた、延在領域1108、1110の１つあるいはそれより多くの量(例えば、長さ)1178は、延在領域1108、1110のいずれかの全体ではなく、むしろ、単に、短チャンネル効果を緩和するために、十分に長い必要があるだけである。
【００３１】
図２９及び３０は、本発明の１つあるいはそれより多い特徴によって形成された、１０番目の例のマルチ・ゲート・トランジスタ素子1100を示す。トランジスタ1100は、１つあるいはそれより多い延在領域1108、1110の少なくともいくらかがドープされて、短チャンネル効果を緩和するが、傾斜された注入が実行されない点において、図１７及び１８に関して説明されたものに類似する。そのような訳で、第３の注入プロセスが実質的に垂直であることによって、１つあるいはそれより多い延在領域1108、1110の、ほぼ上半分1180の少なくともいくらかが、その中にＮ＋の第３のドーピング密度を注入(instill)するために処理されるようにされる点を除いて、素子は、図２７及び２８に関して上で説明されたように形成される。そのような訳で、それぞれの延在領域1108、1110のほぼ下半分(bottom halves)1182が、こうして、Ｎ-、又は、Ｐの第１のドーパント密度において維持される。
【００３２】
図３１及び３２は、本発明の１つあるいはそれより多い特徴によって形成された、１１番目の例のマルチ・ゲート・トランジスタ素子1100を示す。トランジスタ1100は、チャンネル領域1112の少なくとも一部がドープされて、短チャンネル効果を緩和する点において、図２３及び２４に関して説明されたものに類似する。しかし、この例では、延在領域は存在しない。このやり方で、第３の注入プロセスは実行されず、第４の注入プロセスも実行されない。何故なら、金属ソース1104及びドレイン110領域が用いられるからである。ここで、第２の注入プロセスは傾斜しており、それによって、チャンネル領域1112の少なくともいくらかの頂部1184及び側壁1186部分内に、Ｎの第２のドーピング密度が与えられる。そのような訳で、チャンネル領域1112の底部中央1188部は、均一な第１の注入プロセスによって設定された、Ｎ-、又は、Ｐの第１のドーパント密度において維持される。再度、短チャンネル効果を緩和するために、チャンネル領域1112の全長1190がドープされる必要はない。むしろ、その中の導電パスの形成を阻止するために、単に、チャンネル領域1112の十分な部分がドープされる必要があるだけである。
【００３３】
図３３及び３４は、本発明の１つあるいはそれより多い特徴によって形成された、１２番目の例のマルチ・ゲート・トランジスタ素子1100を示す。トランジスタ1100は、第２の注入プロセスにおいて傾斜された注入が実行されない点を除いて、図３１及び３２に関して説明されたものに類似する。むしろ、第２の注入プロセスは、実質的に垂直であり、それによって、ほぼ、チャンネル領域1112の少なくともいくらかの上半分1192が、第２のドーピング密度を持つようにドープされる。従って、ほぼ、チャンネル領域1112の下半分1194が、均一な第１の注入プロセスによって形成された、第１のドーパント密度にされたままにされる(left)。
【００３４】
ここで、特定のドーパント・タイプが説明された一方、本発明の１つあるいはそれより多い特徴は、それによって限定されるべきではないことが理解できる。例えば、ＰＭＯＳトランジスタ素子に対する、ここでの教示によって、例えば、ｐ型のソース／ドレイン注入(例えば、ホウ素(Ｂ、及び／又は、ＢＦ2))が実施され得る。同様に、例えば、ＮＭＯＳトランジスタ素子に対する、ここでの教示によって、ｎ型のソース／ドレイン注入(例えば、燐(Ｐ)、及び／又は、砒素(Ａｓ))が実行され得る。同様に、１つのタイプのマルチ・ゲート・トランジスタ素子が、ここで参照され得る一方、本発明の１つあるいはそれより多い特徴は、例えば、２重ゲート・トランジスタ、３重ゲート・トランジスタ、４重ゲート・トランジスタ、ＰＩゲート・トランジスタ、及び、オメガ・ゲート・トランジスタを含むが、それに限定されない、如何なるタイプのマルチ・ゲート・トランジスタ素子への応用を持ちうる。更に、ここで提供されるチャンネル・ドーピングが、単純に、効率的に、そして、安価に、ＣＭＯＳ製造プロセスに実施され得ることが理解されるであろう。説明の単純化、及び、理解の容易化、の目的のために、ここに説明された、層、及び／又は、要素(elements)が、互いに対しての特定の寸法(例えば、層と層の寸法、及び／又は、配向(orientations))で説明されたこと、及び、要素の実際の寸法が、ここに説明されたものとは実質的に異なり得ることもまた理解される。
【００３５】
更に、逆の意味であると明記されない限り、及び／又は、反対に指定されない限り、ここに規定された層(layers)のいずれの１つあるいはそれより多いものも、例えば、スピン・オン技術(spin on techniques)、スパッタリング技術(例えば、マグネトロン、及び／又は、イオン・ビーム・スパッタリング)、(熱)成長技術、及び／又は、原子層蒸着(ＡＬＤ)、化学的蒸気蒸着(ＣＶＤ)、物理的蒸気蒸着(ＰＶＤ)、環境圧力ＣＶＤ(ＡＰＣＶＤ)、低圧ＣＶＤ(ＬＰＣＶＤ)、金属有機ＣＶＤ(ＭＯＣＶＤ)、及び／又は、プラズマ強化ＣＶＤ(ＰＥＣＶＤ)、のような蒸着技術、を用いるもののような、いくつかの数の適切な方法で形成され得、例えば、エッチング、及び／又は、リソグラフィック技術によるもの、のような、如何なる、適切なやり方(反対に示されない限り)でもパターン化され得る。
【００３６】
本発明の分野に関連する当業者は、種々の追加、削除、置換、及び、他の修正が、説明された例示的実施例(その全てが、請求項に記載された発明の範囲に含まれる)に為され得ることを理解するであろう。
以上の開示に加え、以下を開示する。
（発明１）
マルチ・ゲート・トランジスタ素子を形成する方法であって、
第１の注入(implantation)プロセスを実行して、半導体基板内に第１のドーピング密度(concentration)を実現するステップ、
第２の注入プロセスを実行して、前記半導体基板の領域内に第２のドーピング密度を実現するステップであって、前記トランジスタのチャンネル領域が設定され(established)るものであり、
前記半導体基板の領域の上(over)にマルチ・ゲート誘電体(dielectric)を形成するスッテップであり、前記トランジスタの前記チャンネル領域が設定されるものであり、
前記誘電体の上(over)にマルチ・ゲート電極を形成するステップ、及び、
第３の注入プロセスを実行して、前記チャンネル領域の第１の側(side)に隣接する第１の延在(extension)領域、及び、前記チャンネル領域の第２の側に隣接する第２の延在領域、を設定するステップであり、当該第１の及び第２の延在領域が、第３のドーピング密度を有するものである、
を含む方法。
（発明２）
第４の注入プロセスを実行して、前記第１の延在領域に隣接するソース領域、及び、前記第２の延在領域に隣接するドレイン領域を設定するステップを更に含み、
前記ソース及びドレイン領域が、第４のドーピング密度を有し、当該第４のドーピング密度が、前記第３のドーピング密度より大きく、前記第３のドーピング密度が、前記第２のドーピング密度より大きく、前記第２のドーイング密度が、前記第１のドーピング密度より大きい、発明１に記載の方法。
（発明３）
前記第２の注入プロセスが、単に、前記領域の一部をドープする、発明２に記載の方法。
（発明４）
前記第３の注入プロセスが、単に、前記第１の延在領域と前記第２の延在領域の１つ又は双方の一部をドープし、
更に、第４の注入プロセスを実行して、前記第１の延在領域に隣接するソース領域、及び、前記第２の延在領域に隣接するドレイン領域を設定するステップを含み、当該ソース及びドレイン領域が、第４のドーピング密度を有すものであり、
前記第４のドーピング密度が、前記第３のドーピング密度より大きく、前記第３のドーピング密度が、前記第２のドーピング密度より大きく、前記第２のドーイング密度が、前記第１のドーピング密度より大きい、
発明１に記載の方法。
（発明５）
前記第２の注入プロセスが、単に、前記領域の一部をドープし、
更に、前記第１の延在領域に隣接する金属のソース領域、及び、前記第２の延在領域に隣接する金属のドレイン領域を形成するステップを含み、
前記第３のドーピング密度が、前記第２のドーピング密度より大きく、前記第２のドーピング密度が、前記第１のドーピング密度より大きい、
発明１に記載の方法。
（発明６）
前記第３の注入プロセスが、単に、前記第１の延在領域及び前記第２の延在領域の１つ又は双方の一部をドープし、
更に、前記第１の延在領域に隣接した金属ソース領域、及び、前記第２の延在領域に隣接した金属ドレイン領域を形成するステップを含み、
前記第３のドーピング密度が、前記第２のドーピング密度より大きく、前記第２のドーピング密度が、前記第１のドーピング密度より大きい、
発明１に記載の方法。
（発明７）
前記第２の注入プロセスが、単に、前記領域の一部をドープし、
更に、前記チャンネル領域の第１の側(side)に隣接する金属ソース領域、及び、前記チャンネル領域の第２の側に隣接する金属ドレイン領域を形成するステップを含み、
前記第２のドーピング密度が、前記第１のドーピング密度より大きい、
発明１に記載の方法。
（発明８）
前記領域の底部中央領域の少なくともいくらかが、前記第１のドーピング密度に維持されるように(such that)、前記一部が、前記領域の頂部及び側壁領域の少なくともいくらか、に対応する、発明２ないし７に記載の方法。
（発明９）
前記注入プロセスの少なくとも１つが、傾斜された注入プロセスを実行する、発明８に記載の方法。
（発明１０）
前記領域のほぼ下半分少のなくともいくらかが、前記第１のドーピング密度に維持されるように(so that)、前記一部が、ほぼ、前記領域の上半分の少なくともいくらかに対応する、発明２ないし７に記載の方法。
【図面の簡単な説明】
【００３７】
【図１】(従来技術)は、２重及び３重ゲート・トランジスタを含む、マルチ・ゲート・トランジスタ設計の例を示す斜視図である。
【図２】(従来技術)は、４重ゲート及び「ＰＩ」ゲート・トランジスタを含む、他のマルチ・ゲート・トランジスタ設計の例を示す斜視図である。
【図３】(従来技術)は、比較的長いチャンネル領域及び比較的緩やかなドーピング密度を有する、第１の例のマルチ・ゲート・トランジスタ素子を示す断面図である。
【図４】(従来技術)は、線4-4に沿ってとられた、図３のトランジスタの断面図である。
【図５】(従来技術)は、比較的長いチャンネル、及び、より重いドーピング密度を有する、第２の例のマルチ・ゲート・トランジスタ素子を示す断面図である。
【図６】(従来技術)は、線6-6に沿ってとられた図５のトランジスタの断面図である。
【図７】(従来技術)は、削減されたチャンネル長、及び、比較的緩やかなドーピング密度を有する、第３の例のマルチ・ゲート・トランジスタ素子を示す断面図である。
【図８】(従来技術)は、線8-8に沿ってとられた図７のトランジスタの断面図である。
【図９】(従来技術)は、削減されたチャンネル長、及び、より重いドーピング密度を有する、第４の例のマルチ・ゲート・トランジスタ素子を示す断面図である。
【図１０】(従来技術)は、線10-10に沿ってとられた図９のトランジスタの断面図である。
【図１１】本発明の１つあるいはそれより多い特徴によって形成された、第１の例の蓄積モード・マルチ・ゲート・トランジスタ素子の側面図である。
【図１２】線12-12に沿ってとられた図１１のトランジスタの断面図である。
【図１３】本発明の１つあるいはそれより多い特徴により形成された、第２の例の蓄積モード・マルチ・ゲート・トランジスタ素子の側面図である。
【図１４】線14-14に沿ってとられた図１３のトランジスタの断面図である。
【図１５】本発明の１つあるいはそれより多い特徴により形成された、第３の例の直積モード・マルチ・ゲート・トランジスタ素子の側面図である。
【図１６】線16-16に沿ってとられた図１５のトランジスタの断面図である。
【図１７】本発明の１つあるいはそれより多い特徴により形成された、第４の例の直積モード・マルチ・ゲート・トランジスタ素子の側面図である。
【図１８】線18-18に沿ってとられた図１７のトランジスタの断面図である。
【図１９】本発明の１つあるいはそれより多い特徴により形成された、第４の例の蓄積モード・マルチ・ゲート・トランジスタ素子の側面図である。
【図２０】線20-20に沿ってとられた図１９のトランジスタの断面図である。
【図２１】本発明の１つあるいはそれより多い特徴によって形成された、６番目の例の蓄積モードのマルチ・ゲート・トランジスタ素子の側面図である。
【図２２】線22-22に沿ってとられた図２１のトランジスタの断面図である。
【図２３】本発明の１つあるいはそれより多い特徴によって形成された、７番目の例の蓄積モードのマルチ・ゲート・トランジスタ素子を示す側面図である。
【図２４】線24-24に沿ってとられた図２３のトランジスタの断面図である。
【図２５】本発明の１つあるいはそれより多い特徴によって形成された、８番目の例の直積モードのマルチ・ゲート・トランジスタ素子の側面図である。
【図２６】線26-26に沿ってとられた図２５のトランジスタの断面図である。
【図２７】本発明の１つあるいはそれより多い特徴によって形成された、９番目の例の直積モードのマルチ・ゲート・トランジスタ素子を示す側面図である。
【図２８】線28-28に沿ってとられた図２７のトランジスタの断面図である。
【図２９】本発明の１つあるいはそれより多い特徴により形成された、９番目の例の蓄積モードのマルチ・ゲート・トランジスタ素子を示す側面図である。
【図３０】線30-30に沿ってとられた図２９のトランジスタの断面図である。
【図３１】本発明の１つあるいはそれより多い特徴によって形成された、１１番目の例の直積モードのマルチ・ゲート・トランジスタ素子の側面図である。
【図３２】線32-32に沿ってとられた図３１のトランジスタの断面図である。
【図３３】本発明の１つあるいはそれより多い特徴によって形成された、１２番目の例の蓄積モードのマルチ・ゲート・トランジスタ素子を示す側面図である。
【図３４】線34-34に沿ってとられた図３３のトランジスタの断面図である。
【符号の説明】
【００３８】
１１００  マルチ・ゲート・トランジスタ素子
１１０２  半導体基板
１１０４  ソース領域
１１０６  ドレイン領域
１１０８  延在(extension)領域
１１１０  延在(extension)領域
１１１２  チャンネル領域
１１１８  チャンネル領域１１１２のより低い部分
１１２０  チャンネル領域１１１２の上側の部分
１１２８  チャンネル領域１１１２の全長
【図１】
2008547204.tif 000003
【図２】
2008547204.tif 000004
【図３】
2008547204.tif 000005
【図４】
2008547204.tif 000006
【図５】
2008547204.tif 000007
【図６】
2008547204.tif 000008
【図７】
2008547204.tif 000009
【図８】
2008547204.tif 000010
【図９】
2008547204.tif 000011
【図１０】
2008547204.tif 000012
【図１１】
2008547204.tif 000013
【図１２】
2008547204.tif 000014
【図１３】
2008547204.tif 000015
【図１４】
2008547204.tif 000016
【図１５】
2008547204.tif 000017
【図１６】
2008547204.tif 000018
【図１７】
2008547204.tif 000019
【図１８】
2008547204.tif 000020
【図１９】
2008547204.tif 000021
【図２０】
2008547204.tif 000022
【図２１】
2008547204.tif 000023
【図２２】
2008547204.tif 000024
【図２３】
2008547204.tif 000025
【図２４】
2008547204.tif 000026
【図２５】
2008547204.tif 000027
【図２６】
2008547204.tif 000028
【図２７】
2008547204.tif 000029
【図２８】
2008547204.tif 000030
【図２９】
2008547204.tif 000031
【図３０】
2008547204.tif 000032
【図３１】
2008547204.tif 000033
【図３２】
2008547204.tif 000034
【図３３】
2008547204.tif 000035
【図３４】
2008547204.tif 000036
【国際調査報告】
2008547204.tif 000037
2008547204.tif 000038