(57)【要約】【課題】貫通電極設置領域（又はバンプ電極設置領域）と内部回路との間に配置される回路の面積利用効率を向上し、半導体装置の小型化を実現する。【解決手段】半導体装置は、半導体基板の上に３×３のマトリクス状に配置された９つの表面マイクロバンプＭＦＢ１〜ＭＦＢ９と、半導体基板に形成された第１及び第２の拡散層を含むトランジスタ６２１と、半導体基板の上に配置された電源配線８１とを備え、第１の拡散層は表面マイクロバンプＭＦＢ１に接続され、第２の拡散層は電源配線８１に接続され、トランジスタ６２１は、Ｘ方向の一端に位置する表面マイクロバンプＭＦＢ４〜ＭＦＢ６とＸ方向の他端に位置する表面マイクロバンプＭＦＢ７〜ＭＦＢ９との間の領域に配置される。【選択図】図７
2015005626.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成され、第１の方向に沿って第１のピッチで配置された第１乃至第３のバンプ電極と、
前記半導体基板の上に形成され、前記第１の方向に沿って前記第１のピッチで配置された第４乃至第６のバンプ電極と、
前記半導体基板の上に形成され、前記第１の方向に沿って前記第１のピッチで配置された第７乃至第９のバンプ電極と、
それぞれ前記半導体基板に形成された第１及び第２の拡散層を含む第１のトランジスタと、
前記半導体基板の上に配置された第１の電源線とを備え、
前記第１、第４、第７のバンプ電極は、前記第１の方向に交差する第２の方向に沿って、前記第１のバンプ電極が前記第４及び第７のバンプ電極の間に位置するよう第２のピッチで配置され、
前記第２、第５、第８のバンプ電極は、前記第２の方向に沿って、前記第２のバンプ電極が前記第５及び第８のバンプ電極の間に位置するよう前記第２のピッチで配置され、
前記第３、第６、第９のバンプ電極は、前記第２の方向に沿って、前記第３のバンプ電極が前記第６及び第９のバンプ電極の間に位置するよう前記第２のピッチで配置され、
前記第１の拡散層は前記第１のバンプ電極に接続され、
前記第２の拡散層は前記第１の電源線に接続され、
前記第１のトランジスタは、前記第４乃至第６のバンプ電極と前記第７乃至第９のバンプ電極との間の領域に配置されることを特徴とする半導体装置。
【請求項２】
前記第１乃至第９のバンプ電極はそれぞれ、前記半導体基板を貫通する第１乃至第９の貫通電極に接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタは、前記半導体基板の上に形成された第１のゲート電極をさらに含み、
前記第１のゲート電極は前記第１の電源線に接続される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
それぞれ前記半導体基板に形成された第３及び第４の拡散層並びに第２のゲート電極を含む第２のトランジスタと、
それぞれ前記半導体基板に形成された第５及び第６の拡散層並びに第３のゲート電極を含む第３のトランジスタと、
それぞれ前記半導体基板に形成された第７及び第８の拡散層並びに第４のゲート電極を含む第４のトランジスタと、
それぞれ前記半導体基板に形成された第９及び第１０の拡散層並びに第５のゲート電極を含む第５のトランジスタと、
それぞれ前記半導体基板に形成された第１１及び第１２の拡散層並びに第６のゲート電極を含む第６のトランジスタと、
それぞれ前記半導体基板に形成された第１３及び第１４の拡散層並びに第７のゲート電極を含む第７のトランジスタと、
それぞれ前記半導体基板に形成された第１５及び第１６の拡散層並びに第８のゲート電極を含む第８のトランジスタと、
それぞれ前記半導体基板に形成された第１７及び第１８の拡散層並びに第９のゲート電極を含む第９のトランジスタとをさらに備え、
前記第３の拡散層は前記第２のバンプ電極に接続され、
前記第５の拡散層は前記第３のバンプ電極に接続され、
前記第７の拡散層は前記第４のバンプ電極に接続され、
前記第９の拡散層は前記第５のバンプ電極に接続され、
前記第１１の拡散層は前記第６のバンプ電極に接続され、
前記第１３の拡散層は前記第７のバンプ電極に接続され、
前記第１５の拡散層は前記第８のバンプ電極に接続され、
前記第１７の拡散層は前記第９のバンプ電極に接続され、
前記第４の拡散層、前記第２のゲート電極、前記第６の拡散層、前記第３のゲート電極、前記第８の拡散層、前記第４のゲート電極、前記第１０の拡散層、前記第５のゲート電極、前記第１２の拡散層、前記第６のゲート電極、前記第１４の拡散層、前記第７のゲート電極、前記第１６の拡散層、前記第８のゲート電極、前記第１８の拡散層、及び前記第９のゲート電極は前記第１の電源線に接続され、
前記第１乃至第９のトランジスタはそれぞれ、前記第１乃至第９のバンプ電極のうちの対応するものの平面的な中心から見て、前記第１の方向に第１の距離離れ、かつ前記第２の方向に第２の距離離れた位置に平面的な中心が位置するように配置され、
前記第１の距離は、前記第１のピッチより小さく、
前記第２の距離は、前記第２のピッチより小さい
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
それぞれ前記半導体基板に形成された第３及び第４の拡散層を含む第２のトランジスタと、
前記半導体基板の上に配置され、かつ前記第１の電源線とは異なる電位が供給される第２の電源線とをさらに備え、
前記第３の拡散層は前記第１のバンプ電極に接続され、
前記第４の拡散層は前記第２の電源線に接続され、
前記第１のトランジスタは、前記第１のバンプ電極と前記第７のバンプ電極との間の領域に配置され、
前記第２のトランジスタは、前記第１のバンプ電極と前記第４のバンプ電極との間の領域に配置される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記第１のバンプ電極と前記第７のバンプ電極との間の領域に配置された第１の活性領域と、
前記第１のバンプ電極と前記第４のバンプ電極との間の領域に配置された第２の活性領域とをさらに備え、
前記第１及び第２の拡散層は前記第１の活性領域内に配置され、
前記第３及び第４の拡散層は前記第２の活性領域内に配置される
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のトランジスタは第１の導電型のトランジスタであり、
前記第２のトランジスタは、前記第１の導電型とは異なる第２の導電型のトランジスタである
ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１のトランジスタは第１のゲート電極を含み、
前記第２のトランジスタは第２のゲート電極を含み、
前記第１及び第２のゲート電極のそれぞれには、前記第１のバンプ電極を通じて出力されるべき出力データを示す電位が供給される
ことを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
【請求項９】
それぞれ前記半導体基板に形成された第５及び第６の拡散層を含む第３のトランジスタと、
それぞれ前記半導体基板に形成された第７及び第８の拡散層を含む第４のトランジスタと、
それぞれ前記半導体基板に形成された第９及び第１０の拡散層を含む第５のトランジスタと、
それぞれ前記半導体基板に形成された第１１及び第１２の拡散層を含む第６のトランジスタと、
それぞれ前記半導体基板に形成された第１３及び第１４の拡散層を含む第７のトランジスタと、
それぞれ前記半導体基板に形成された第１５及び第１６の拡散層を含む第８のトランジスタと、
それぞれ前記半導体基板に形成された第１７及び第１８の拡散層を含む第９のトランジスタと、
それぞれ前記半導体基板に形成された第１９及び第２０の拡散層を含む第１０のトランジスタと、
それぞれ前記半導体基板に形成された第２１及び第２２の拡散層を含む第１１のトランジスタと、
それぞれ前記半導体基板に形成された第２３及び第２４の拡散層を含む第１２のトランジスタと、
それぞれ前記半導体基板に形成された第２５及び第２６の拡散層を含む第１３のトランジスタと、
それぞれ前記半導体基板に形成された第２７及び第２８の拡散層を含む第１４のトランジスタと、
それぞれ前記半導体基板に形成された第２９及び第３０の拡散層を含む第１５のトランジスタと、
それぞれ前記半導体基板に形成された第３１及び第３２の拡散層を含む第１６のトランジスタと、
それぞれ前記半導体基板に形成された第３３及び第３４の拡散層を含む第１７のトランジスタと、
それぞれ前記半導体基板に形成された第３５及び第３６の拡散層を含む第１８のトランジスタとをさらに備え、
前記第５及び第７の拡散層は前記第２のバンプ電極に接続され、
前記第９及び第１１の拡散層は前記第３のバンプ電極に接続され、
前記第１３及び第１５の拡散層は前記第４のバンプ電極に接続され、
前記第１７及び第１９の拡散層は前記第５のバンプ電極に接続され、
前記第２１及び第２３の拡散層は前記第６のバンプ電極に接続され、
前記第２５及び第２７の拡散層は前記第７のバンプ電極に接続され、
前記第２９及び第３１の拡散層は前記第８のバンプ電極に接続され、
前記第３３及び第３５の拡散層は前記第９のバンプ電極に接続され、
前記第６、１０、１４、１８、２２、２６、３０、３４の拡散層は前記第１の電源線に接続され、
前記第８、１２、１６、２０、２４、２８、３２、３６の拡散層は前記第２の電源線に接続され、
前記第２及び第８のトランジスタは、前記第１のバンプ電極と前記第４のバンプ電極との間の領域に配置され、
前記第１及び第１３のトランジスタは、前記第１のバンプ電極と前記第７のバンプ電極との間の領域に配置され、
前記第４及び第１０のトランジスタは、前記第２のバンプ電極と前記第５のバンプ電極との間の領域に配置され、
前記第３及び第１５のトランジスタは、前記第２のバンプ電極と前記第８のバンプ電極との間の領域に配置され、
前記第６及び第１２のトランジスタは、前記第３のバンプ電極と前記第６のバンプ電極との間の領域に配置され、
前記第５及び第１７のトランジスタは、前記第３のバンプ電極と前記第９のバンプ電極との間の領域に配置され、
前記第７のトランジスタは、前記第４のバンプ電極に対して前記第８のトランジスタの反対側に配置され、
前記第９のトランジスタは、前記第５のバンプ電極に対して前記第１０のトランジスタの反対側に配置され、
前記第１１のトランジスタは、前記第６のバンプ電極に対して前記第１２のトランジスタの反対側に配置され、
前記第１４のトランジスタは、前記第７のバンプ電極に対して前記第１３のトランジスタの反対側に配置され、
前記第１６のトランジスタは、前記第８のバンプ電極に対して前記第１５のトランジスタの反対側に配置され、
前記第１８のトランジスタは、前記第９のバンプ電極に対して前記第１７のトランジスタの反対側に配置され、
前記第１、第３、第５、第７、第９、第１１、第１３、第１５、第１７のトランジスタは第１の導電型のトランジスタであり、
前記第２、第４、第６、第８、第１０、第１２、第１４、第１６、第１８のトランジスタは、前記第１の導電型とは異なる第２の導電型のトランジスタである
ことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、貫通電極設置領域（又はバンプ電極設置領域）を備える半導体装置に関する。
【背景技術】
【０００２】
近年の電子機器等の小型化により、電子機器等に搭載される半導体装置についてもその小型化が強く望まれている。このような背景から、半導体チップを平面に並べるのではなく、複数の半導体チップを３次元的に積層する技術が注目されている。中でも、半導体チップを貫通する貫通電極(Through Substrate Via)を用いてチップ間を接続する技術は、ボンディングワイヤを引き回すための領域が不要なため、半導体パッケージの実装面積を低減できる技術として期待されている（例えば特許文献２を参照）。
【０００３】
また、一般的に、半導体チップには、外部端子を通じて入力される静電気によって内部回路が破壊されることを防ぐための静電放電保護回路が設けられる。このような静電放電保護回路は、例えば特許文献１に示されるように、上述の貫通電極を有する半導体チップにも設けられる。この場合、静電放電保護回路は貫通電極設置領域と内部回路との間に配置される。なお、貫通電極設置領域は、貫通電極とともに或いは貫通電極に代えて設けられるバンプ電極の設置領域でもあるので、静電放電保護回路はバンプ電極設置領域と内部回路の間に配置される、と言うこともできる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１３５１９２号公報
【特許文献２】特開２０１２−２４３２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の配置では、貫通電極設置領域（又はバンプ電極設置領域）と内部回路との間に静電放電保護回路があるために面積の利用効率が悪く、小型化の面で難がある。これは、貫通電極設置領域（又はバンプ電極設置領域）と内部回路との間に配置される他の回路、例えばリードデータを出力するための出力回路などにも共通する課題である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、半導体基板と、前記半導体基板の上に形成され、第１の方向に沿って第１のピッチで配置された第１乃至第３のバンプ電極と、前記半導体基板の上に形成され、前記第１の方向に沿って前記第１のピッチで配置された第４乃至第６のバンプ電極と、前記半導体基板の上に形成され、前記第１の方向に沿って前記第１のピッチで配置された第７乃至第９のバンプ電極と、それぞれ前記半導体基板に形成された第１及び第２の拡散層を含む第１のトランジスタと、前記半導体基板の上に配置された電源線とを備え、前記第１、第４、第７のバンプ電極は、前記第１の方向に交差する第２の方向に沿って、前記第１のバンプ電極が前記第４及び第７のバンプ電極の間に位置するよう第２のピッチで配置され、前記第２、第５、第８のバンプ電極は、前記第２の方向に沿って、前記第２のバンプ電極が前記第５及び第８のバンプ電極の間に位置するよう前記第２のピッチで配置され、前記第３、第６、第９のバンプ電極は、前記第２の方向に沿って、前記第３のバンプ電極が前記第６及び第９のバンプ電極の間に位置するよう前記第２のピッチで配置され、前記第１の拡散層は前記第１のバンプ電極に接続され、前記第２の拡散層は前記電源線に接続され、前記第１のトランジスタは、前記第４乃至第６のバンプ電極と前記第７乃至第９のバンプ電極との間の領域に配置されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、第４乃至第６のバンプ電極と第７乃至第９のバンプ電極との間の領域に第１のトランジスタが配置される。すなわち、バンプ電極設置領域の内部に第１のトランジスタが配置されるので、第１のトランジスタを設置するための領域をバンプ電極設置領域外に設ける必要がない。したがって、面積の利用効率を向上し、半導体装置の小型化を実現することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１０の半製品１０Ａの構造を説明するための模式的な断面図であり、（ｂ）は、半導体装置１０の構造を説明するための模式的な断面図である。
【図２】図１（ａ）に示したメモリチップ２１の主面２１Ｆの平面図である。
【図３】（ａ），（ｂ）はそれぞれ、貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。
【図４】図１（ｂ）に示したメモリチップ２１〜２４に内蔵される静電放電保護回路６１の構成を示す図である。
【図５】図１（ｂ）に示したメモリチップ２１の模式的な断面図であり、図７のＣ−Ｃ線に対応している。
【図６】（ａ）は、図４に示した静電放電保護回路６１に関して、図５に示した半導体基板ＳＳの主面ＳＳａに埋め込まれる構成を示す平面図であり、（ｂ）は、主面ＳＳａに形成される構成を（ａ）に追記した平面図であり、（ｃ）は、図５に示した絶縁層Ｉ１の上面に形成される構成を（ｂ）に追記した平面図である。
【図７】図２に示した領域Ｂを拡大して示す平面図である。
【図８】図７の平面図から、図５に示した絶縁層Ｉ１の上面に形成される構成を抜き出して示した平面図である。
【図９】図８の平面図に、図５に示した絶縁層Ｉ２の上面に形成される構成を追記した平面図である。
【図１０】図９の平面図に、図５に示した絶縁層Ｉ３の上面に形成される構成を追記した平面図である。
【図１１】本発明の好ましい第２の実施の形態による半導体装置１０に含まれるメモリチップ２１〜２４に内蔵される出力回路９３及びその周辺回路の構成を示す図である。
【図１２】本発明の好ましい第２の実施の形態による半導体装置１０に含まれるメモリチップ２１の模式的な断面図であり、図１８のＥ−Ｅ線に対応している。
【図１３】本発明の好ましい第２の実施の形態による半導体装置１０における表面マイクロバンプＭＦＢ近傍の構成のうち、図１２に示した半導体基板ＳＳの主面ＳＳａに埋め込まれる構成を示す平面図である。
【図１４】図１３の平面図に、図１２に示した半導体基板ＳＳの主面ＳＳａに形成される構成を追記した平面図である。
【図１５】図１４の平面図に、図１２に示した絶縁層Ｉ１の上面に形成される構成を追記した平面図である。
【図１６】図２に示した領域Ｂに対応する、本発明の好ましい第２の実施の形態による半導体装置１０の領域を拡大して示す平面図である。
【図１７】図１６の平面図に、図１２に示した絶縁層Ｉ２の上面に形成される構成を追記した平面図である。
【図１８】図１７の平面図に、図１２に示した絶縁層Ｉ３の上面に形成される構成を追記した平面図である。
【図１９】（ａ）は、本発明の好ましい実施の形態の変形例による半導体装置１０ａの半製品１０ａＡの構造を説明するための模式的な断面図であり、（ｂ）は、半導体装置１０ａの構造を説明するための模式的な断面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１（ｂ）に示すように、本発明の第１の実施の形態による半導体装置１０は、１枚のコントロールチップ３０と、４枚のメモリチップ２１〜２４とが積層された構成を有している。メモリチップ２１〜２４は、いずれもいわゆるワイドＩＯ型のＤＲＡＭ(Dynamic Random Access Memory)であり、それぞれ、主面２１Ｆ〜２４Ｆと裏面２１Ｂ〜２４Ｂとを有している。なお、主面２１Ｆ〜２４Ｆは、トランジスタなどの各種回路素子（不図示）が形成される側の面である。メモリチップ２１〜２４は、主面２１Ｆ〜２４Ｆをコントロールチップ３０に向けた状態、すなわちフェイスダウン方式で、コントロールチップ３０上に積層されている。
【００１１】
メモリチップ２１〜２３は、互いに同じ構成を有している。メモリチップ２１に着目して説明すると、メモリチップ２１の主面２１Ｆには、複数の表面マイクロバンプＭＦＢ（バンプ電極）及び複数のテストパッドＴＰが設けられている。また、メモリチップ２１の裏面２１Ｂには、複数の裏面マイクロバンプＭＢＢが設けられている。詳しくは後述するが、表面マイクロバンプＭＦＢと裏面マイクロバンプＭＢＢとは、メモリチップ２１に含まれる半導体基板（図１（ｂ）では明示していない）を貫通する貫通電極ＴＳＶによって、互いに接続される。
【００１２】
裏面マイクロバンプＭＢＢは、裏面側に隣接する他のメモリチップの表面マイクロバンプＭＦＢと接合されており、これにより、隣接するメモリチップ間の電気的な接続が確保される。最下層に位置するメモリチップ２１の表面マイクロバンプＭＦＢは、コントローラチップ３０の裏面マイクロバンプＣＢＢ（後述）に接合される。コントロールチップ３０とメモリチップ２１〜２４それぞれとの間では、これらの接合を通じて各種信号が送受信される。
【００１３】
最上層に位置するメモリチップ２４は、裏面マイクロバンプＭＢＢ及び貫通電極ＴＳＶを有しない点でメモリチップ２１〜２３と相違しており、その他の点ではメモリチップ２１〜２３と同様の構成を有している。以下、相違点について詳しく説明する。
【００１４】
上述したように、メモリチップ２１〜２４はそれぞれ、フェイスダウン方式でコントロールチップ３０上に積層されている。したがって、貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢは、もっぱら、より上層のメモリチップにかかる信号を中継するために用いられ、最上層に位置するメモリチップ２４には貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢを設ける必要がない。一方で、貫通電極ＴＳＶを設けないようにすることで、メモリチップ２４を他のメモリチップ２１〜２３に比べて厚くすることが可能になる。メモリチップ２４を厚くすれば、半導体装置１０の製造の際、熱応力（主にメモリチップ２１〜２４を積層するときに発生する熱応力）によるチップの変形を抑制することができるので、本実施の形態による半導体装置１０では、メモリチップ２１〜２３とメモリチップ２４とでチップ製造工程に相違が生ずるものの、上記のように、メモリチップ２４には裏面マイクロバンプＭＢＢ及び貫通電極ＴＳＶを設けないこととしている。ただし、メモリチップ２４として、メモリチップ２１〜２３と同様に貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢを有するチップを用いることも可能である。
【００１５】
コントロールチップ３０は、メモリチップ２１〜２４の動作を制御する半導体チップ（ＳＯＣ）であり、回路基板４０上にフェイスダウン方式で搭載されている。つまり、コントロールチップ３０は、各種回路素子が形成される側の面である主面３０Ｆが回路基板４０側を向き、裏面３０Ｂがメモリチップ２１〜２４側を向くように、回路基板４０上に搭載されている。
【００１６】
コントロールチップ３０の主面３０Ｆには複数の表面マイクロバンプＣＦＢが形成され、コントロールチップ３０の裏面３０Ｂには複数の裏面マイクロバンプＣＢＢが形成される。表面マイクロバンプＣＦＢは、回路基板４０に設けられた基板電極４１に接合される。一方、裏面マイクロバンプＣＢＢは、上述したように、最下層のメモリチップ２１に設けられた表面マイクロバンプＭＦＢに接合される。コントロールチップ３０に設けられた内部回路は、図示しない配線を通じて表面マイクロバンプＣＦＢに接続されるとともに、コントロールチップ３０を貫通して設けられた貫通電極ＴＳＶを介して、裏面マイクロバンプＣＢＢにも接続されている。
【００１７】
回路基板４０は、上面に基板電極４１が設けられ、下面に外部端子４２が設けられた構造を有している。回路基板４０の上面には、上述したようにコントロールチップ３０が搭載される。基板電極４１と外部端子４２とは、回路基板４０を貫通する図示しないスルーホール導体を介して、相互に接続されている。また、基板電極４１の上面には、メモリチップ２１〜２４及びコントロールチップ３０を覆う封止樹脂４３が設けられる。
【００１８】
外部端子４２は、コントロールチップ３０が、図示しない他のデバイス等との間で、各種の信号（アドレス信号、コマンド信号、クロック信号、データなど）を入出力するときに使用される。具体的には、半導体装置１０が母基板に実装されたときに、不揮発性メモリ、センサー等の各種アナログチップ、及び、各種入出力インターフェースに接続される。コントロールチップ３０は、これら他のデバイスからの各種信号に応じて自身で生成したデータ信号を、裏面マイクロバンプＣＢＢ及び表面マイクロバンプＭＦＢなどを介してメモリチップ２１〜２４に記憶する。また、コントローラチップ３０は、メモリチップ２１〜２４から裏面マイクロバンプＣＢＢ及び表面マイクロバンプＭＦＢなどを介して供給されたデータに応じて、上述の他のデバイス等に供給する信号を生成する。
【００１９】
半導体装置１０の製造工程においては、図１（ａ）に示す半製品１０Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続するようにすることが好適である。半製品１０Ａは、図１（ａ）に示すように、メモリチップ２１〜２４と、メモリチップ２１の主面２１Ｆを除く各面を覆う封止樹脂４３とから構成される。ただし、半製品１０Ａの利用は必須ではなく、例えば、回路基板４０上にコントロールチップ３０及びメモリチップ２１〜２４を搭載した後、封止樹脂４３によってこれらのチップ２１〜２４，３０を封止することとしてもよい。半製品１０Ａを用いる場合、接続先のコントロールチップ３０を仕様や用途によって変えることができるため、汎用性を高めることが可能となる。
【００２０】
各メモリチップ２１〜２４の主面２１Ｆ〜２４Ｆには、図２に例示するように、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤが設けられる。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な回路ブロックであり、したがって、メモリチップ２１〜２４はそれぞれ、４つの独立したＤＲＡＭが１チップ化された構成を有している。
【００２１】
上述したように、主面２１Ｆ〜２４Ｆには複数の表面マイクロバンプＭＦＢが設けられている。これら表面マイクロバンプＭＦＢはそれぞれチャネルＣｈＡ〜ＣｈＤのいずれかに対応しており、図２では、チャネルＣｈＡ〜ＣｈＤに対応する表面マイクロバンプＭＦＢをそれぞれ表面マイクロバンプＭＦＢａ〜ＭＦＢｄと表記している。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用の表面マイクロバンプＭＦＢの数は、それぞれ例えば１２８個と非常に多く、また、電源用の表面マイクロバンプＭＦＢなどもチャネルごとに多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度の表面マイクロバンプＭＦＢが設けられる。このため、チップ全体では、１０００個を超える表面マイクロバンプＭＦＢが用いられることになる。
【００２２】
これら表面マイクロバンプＭＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト用の端子が含まれる。ただし、表面マイクロバンプＭＦＢのサイズは非常に微小であることから、テスタのプローブをダイレクトアクセス端子に接触させることは困難である。このため、各ダイレクトアクセス端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、表面マイクロバンプＭＦＢよりも大きな平面サイズを有しており、これにより、テスタのプローブを接触させることが可能とされている。図１（ａ）の段階（積層前）やウェハ状態の段階でメモリチップ２１〜２４の動作テストを行う際には、テストパッドＴＰを通じて、テスタとメモリチップ２１〜２４の間で各種信号の送受信が行われる。一方、図１（ｂ）の段階（積層後）でメモリチップ２１〜２４の動作テストを行う際には、コントロールチップ３０を経由して、テスタとメモリチップ２１〜２４の間で各種信号の送受信が行われる。
【００２３】
メモリチップ２１〜２３に形成される貫通電極ＴＳＶは、内部回路及び隣接する他のメモリチップの貫通電極ＴＳＶとの接続の態様により、いくつかの種類に分類できる。図３（ａ）（ｂ）に示した貫通電極ＴＳＶ１，ＴＳＶ２はそれぞれ、貫通電極ＴＳＶの種類の一例である。
【００２４】
図３（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ平面位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図３（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の信号パスが構成されている。この信号パスは、メモリチップ２１〜２４それぞれの内部回路２に接続されている。したがって、この信号パスに対してコントロールチップ３０から供給される入力信号（コマンド信号、アドレス信号、クロック信号、ライトデータなど）は、各メモリチップ２１〜２４の内部回路２に共通に入力される。また、各メモリチップ２１〜２４の内部回路２からこの信号パスに供給される出力信号（リードデータなど）は、ワイヤードオアされてコントロールチップ３０に出力される。
【００２５】
一方、図３（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他のメモリチップの貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各メモリチップ２１〜２３には、平面視で同じ位置にそれぞれ４つの貫通電極ＴＳＶ２が設けられ、下層のメモリチップに設けられたＮ（Ｎ＝１〜３）番目の貫通電極ＴＳＶ２は、上層のメモリチップに設けられたＮ＋１番目の貫通電極ＴＳＶ２に接続される。下層のメモリチップに設けられた４番目の貫通電極ＴＳＶ２（図３（ｂ）では最も右側の貫通電極ＴＳＶ２）は、上層のメモリチップに設けられた１番目の貫通電極ＴＳＶ２（図３（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。このような循環的な接続により、４つの独立した信号パスが形成される。
【００２６】
そして、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図３（ｂ）では最も左側の貫通電極ＴＳＶ２）は、当該メモリチップ２１〜２３内の内部回路３に接続される。また、最上層のメモリチップ２４に含まれる内部回路３は、メモリチップ２３に含まれる最も右側の貫通電極ＴＳＶ２に接続される。
【００２７】
かかる構成により、図３（ｂ）に示す信号Ｓ１〜Ｓ４は、それぞれメモリチップ２１〜２４の内部回路３に対して選択的に入力されることになる。このような信号としては、チップセレクト信号ＣＳやクロックイネーブル信号ＣＬＫなどが挙げられる。
【００２８】
さて、メモリチップ２１〜２４は、それぞれの内部に、図４に例示する静電放電保護回路６１を有している。静電放電保護回路６１は、表面マイクロバンプＭＦＢを通じてチップ内に供給される静電気を電源配線に逃がす役割を担うもので、表面マイクロバンプＭＦＢごとに設けられる。本実施の形態では、このような静電放電保護回路６１をバンプ電極設置領域内に配置することで、メモリチップ２１〜２４の小型化を実現する。以下、メモリチップ２１に着目し、静電放電保護回路６１にかかる構成を詳しく説明するが、メモリチップ２２〜２４についても同様である。
【００２９】
静電放電保護回路６１は、図４に示すように、ダイオード接続されたＮチャンネル型のＭＯＳトランジスタ６２（第１のトランジスタ）によって構成される。トランジスタ６２の一端は、内部回路６０と、表面マイクロバンプＭＦＢのメモリチップ側端部であるノードｎとの間を接続する配線８０に接続される。一方、トランジスタ６２の他端は、接地電位ＶＳＳの供給される電源配線８１（第１の電源線）に接続される。トランジスタ６２の順方向は、電源配線８１から配線８０に向かう方向である。通常、配線８０の電位レベルは、電源配線８１の電位レベルと等しいか或いは少し高い程度であるので、トランジスタ６２を通じて電流が流れることはない。一方、静電気放電などに起因して配線８０に大電流が供給された場合には、配線８０の電位レベルが電源配線８１の電位レベルに比べて大幅に高くなるため、トランジスタ６２に降伏電流が流れる。これにより、配線８０に供給された大電流を電源配線８１に逃がすことが可能になるので、静電放電保護回路６１によれば、内部回路６０を静電気放電から護ることが実現される。
【００３０】
なお、図４においてノードｎより上側にある構成（貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢ）は、メモリチップ２４には設けられない構成である。その他の点では、メモリチップ２４もメモリチップ２１と同様の構成を有している。
【００３１】
本実施の形態によるメモリチップ２１は、図５に示すように、半導体基板ＳＳと、その主面ＳＳａに順に積層された絶縁層Ｉ１〜Ｉ４とを有して構成される。半導体基板ＳＳは、Ｐチャンネル型のシリコン基板である。主面ＳＳａには素子分離用絶縁膜ＩＳが埋め込まれており、これにより主面ＳＳａには、トランジスタ６２が形成される活性領域Ｋ１と、貫通電極ＴＳＶが形成される活性領域Ｋ２とが区画される。活性領域Ｋ１，Ｋ２は、いずれもＰチャンネル型の領域である。
【００３２】
貫通電極ＴＳＶは、図５に示すように、半導体基板ＳＳ及び絶縁層Ｉ１を貫通して設けられる。貫通電極ＴＳＶの半導体基板ＳＳの裏面側、すなわちメモリチップ２１の裏面２１Ｂ側の端部には、裏面マイクロバンプＭＢＢが設けられる。貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢのそれぞれと半導体基板ＳＳとの間には絶縁膜７０が配置され、これにより、貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢのそれぞれと半導体基板ＳＳとの絶縁が確保される。
【００３３】
貫通電極ＴＳＶの主面ＳＳａ側の端部は、絶縁層Ｉ１の表面に形成された配線７１に接続される。配線７１は貫通電極ＴＳＶごとに設けられ、それぞれ絶縁層Ｉ２を貫通するスルーホール導体７２を介して、絶縁層Ｉ２の表面に形成された配線７３に接続される。配線７３も貫通電極ＴＳＶごとに設けられ、それぞれ絶縁層Ｉ３を貫通する複数のスルーホール導体７４を介して、絶縁層Ｉ３の表面に形成された配線７５に接続される。配線７５も貫通電極ＴＳＶごとに設けられ、それぞれ絶縁層Ｉ４を貫通する複数のスルーホール導体７６を介して、絶縁層Ｉ４の表面、すなわちメモリチップ２１の主面２１Ｆに形成された表面マイクロバンプＭＦＢに接続される。こうして、裏面マイクロバンプＭＢＢと表面マイクロバンプＭＦＢとは、貫通電極ＴＳＶを介して電気的に接続される。
【００３４】
なお、図５に示した例は、貫通電極ＴＳＶが図３（ａ）に示した貫通電極ＴＳＶ１である場合の例であるが、他の種類の貫通電極ＴＳＶについても基本的な構造は同じである。図３（ｂ）に示した貫通電極ＴＳＶ２に関して言えば、配線７１，７３のいずれか又は両方を延設することにより、図３（ｂ）に示したような接続が実現される。
【００３５】
また、図５にはメモリチップ２１の例を示しているが、貫通電極ＴＳＶを有しないメモリチップ２４においては、スルーホール導体７２から裏面マイクロバンプＭＢＢまでの構成が省略される。この場合、活性領域Ｋ２も設ける必要はなく、したがって、平面的に見て表面マイクロバンプＭＦＢと重なる領域に、トランジスタ６２を含む各種のトランジスタを配置することが可能になる。
【００３６】
トランジスタ６２が形成される活性領域Ｋ１は、図５に示すように、貫通電極ＴＳＶが形成される活性領域Ｋ２の間に配置される。以下、トランジスタ６２の構造について、図５に加えて図６（ａ）〜（ｃ）も参照しながら、詳しく説明する。
【００３７】
活性領域Ｋ１の内側には、図６（ａ）に示すように、それぞれトランジスタ６２のソース／ドレインの一方及び他方を構成する拡散層６２Ｄ１，６２Ｄ２（第１及び第２の拡散層）が形成される。拡散層６２Ｄ１，６２Ｄ２は、Ｎチャンネル型の不純物を半導体基板ＳＳにイオン注入することによって形成されるＮチャンネル型の不純物拡散層である。拡散層６２Ｄ２は、拡散層６２Ｄ１の両側にひとつずつ設けられる。拡散層６２Ｄ１と拡散層６２Ｄ２との間（２カ所）には半導体基板ＳＳの表面が露出しており、この露出部分の上面には、図６（ｂ）に示すように、ゲート絶縁膜６２Ｉ（図５を参照）を介して、トランジスタ６２のゲート電極６２Ｇ（第１のゲート電極）が形成される。ゲート電極６２Ｇは、活性領域Ｋ１の外側まで延設される。
【００３８】
トランジスタ６２の上方には、図６（ｃ）に示すように、さらに配線６３，６４が形成される。配線６３，６４はともに、図５に示した絶縁層Ｉ１の上面に形成される配線である。配線６３は、図６（ｂ）（ｃ）から理解されるように、平面的に見て、拡散層６２Ｄ２と、ゲート電極６２Ｇのうち活性領域Ｋ１の外側に形成された部分とに重なるように延設される。そして、絶縁層Ｉ１を貫通するスルーホール導体ＴＨ１によって拡散層６２Ｄ２と電気的に接続されるとともに、絶縁層Ｉ１を貫通するスルーホール導体ＴＨ２によってゲート電極６２Ｇと電気的に接続される。したがって、拡散層６２Ｄ２とゲート電極６２Ｇとは配線６３を介して短絡されており、これにより、図４に示したダイオード接続が実現されている。一方、配線６４は、平面的に見て拡散層６２Ｄ１と重なる位置に延設され、絶縁層Ｉ１を貫通するスルーホール導体ＴＨ３によって、拡散層６２Ｄ１と接続される。
【００３９】
次に、表面マイクロバンプＭＦＢとトランジスタ６２の平面的な位置関係について説明する。以下、図２に示した領域Ｂに着目して説明するが、他の領域についても同様である。
【００４０】
図７〜図１０は、領域Ｂ内に配置される構成を、主面２１Ｆ側からの視点で透過的に示したものである。図７に示すように、主面２１Ｆに形成される複数の表面マイクロバンプＭＦＢは、チャネルＣｈＡに隣接して配置されるバンプ電極設置領域ＢＡに、マトリクス状に配置される。表面マイクロバンプＭＦＢ間のＹ方向のピッチ（第１のピッチ）及びＸ方向のピッチ（第１のピッチ）はそれぞれ、図８から理解されるように、Ｐ１，Ｐ２である。以下、同図に示す９つの表面マイクロバンプＭＦＢ１〜ＭＦＢ９（第１乃至第９のバンプ電極）に着目して、説明を進める。
【００４１】
図７に示すように、表面マイクロバンプＭＦＢ１〜ＭＦＢ９は３×３のマトリクス状に配置されている。３×３のマトリクスの中央には、表面マイクロバンプＭＦＢ１が配置される。表面マイクロバンプＭＦＢ１のＹ方向（第１の方向）の両側には、表面マイクロバンプＭＦＢ２，ＭＦＢ３が配置される。したがって、表面マイクロバンプＭＦＢ１〜ＭＦＢ３は、Ｙ方向に沿って一列に配置されている。表面マイクロバンプＭＦＢ１のＸ方向（第１の方向に交差する第２の方向）の両側には、表面マイクロバンプＭＦＢ４，ＭＦＢ７が配置される。したがって、表面マイクロバンプＭＦＢ１，ＭＦＢ４，ＭＦＢ７は、Ｘ方向に沿って一列に配置されている。
【００４２】
表面マイクロバンプＭＦＢ２のＸ方向の両側には、表面マイクロバンプＭＦＢ５，ＭＦＢ８が配置される。また、表面マイクロバンプＭＦＢ３のＸ方向の両側には、表面マイクロバンプＭＦＢ６，ＭＦＢ９が配置される。表面マイクロバンプＭＦＢ５，ＭＦＢ６は、表面マイクロバンプＭＦＢ４とともにＹ方向に沿って一列に配置される。また、表面マイクロバンプＭＦＢ８，ＭＦＢ９は、表面マイクロバンプＭＦＢ７とともにＹ方向に沿って一列に配置される。
【００４３】
上でも触れたように、トランジスタ６２は表面マイクロバンプＭＦＢごとに設けられる。図７にはトランジスタ６２自体の描画はしていないが、図６（ｃ）から理解されるように、トランジスタ６２は配線６３，６４の真下の領域に存在している。図７では、表面マイクロバンプＭＦＢ１〜ＭＦＢ９のそれぞれに対応するトランジスタ６２をトランジスタ６２１〜６２９（第１乃至第９のトランジスタ）とし、符号のみを示している。
【００４４】
図８から理解されるように、各トランジスタ６２はそれぞれ、対応する表面マイクロバンプＭＦＢの平面的な中心から見て、Ｙ方向にＬ１（第１の距離）離れ、かつＸ方向にＬ２（第２の距離）離れた位置に平面的な中心が位置するように配置される。ただし、Ｌ１はＰ１より小さく、Ｌ２はＰ２より小さい。その結果、例えばトランジスタ６２１が配置される領域は、図８に示すように、表面マイクロバンプＭＦＢ４〜ＭＦＢ６と表面マイクロバンプＭＦＢ７〜ＭＦＢ９との間の領域となる。
【００４５】
配線６４は、図８及び図９から理解されるように、スルーホール導体ＴＨ４を介して、図４にも示した配線８０に接続される。スルーホール導体ＴＨ４は、図５に示した絶縁層Ｉ２を貫通する柱状の導体である。配線８０は表面マイクロバンプＭＦＢごとに設けられており、それぞれ図５に示した絶縁層Ｉ２の上面に形成される。図４に示したように、配線８０の一端はチャネルＣｈＡ内の内部回路６０に接続され、他端は、対応する表面マイクロバンプＭＦＢに接続される配線７３に接続される。図５に示したように、配線７３は、絶縁層Ｉ３を貫通するスルーホール導体７４を介して、対応する表面マイクロバンプＭＦＢに接続される。したがって、配線６４と、対応する表面マイクロバンプＭＦＢとは、配線８０，７３及びスルーホール導体７４を介して、互いに接続されている。また、配線６４は、図６（ｂ）（ｃ）を参照して説明したように、スルーホール導体ＴＨ３を介してトランジスタ６２の拡散層６２Ｄ１に接続されている。したがって、拡散層６２Ｄ１は、対応する表面マイクロバンプＭＦＢと電気的に接続されている。
【００４６】
配線６３は、図８乃至図１０から理解されるように、スルーホール導体ＴＨ５、電源配線８２、及びスルーホール導体ＴＨ６を介して、電源配線８１に接続される。スルーホール導体ＴＨ５，ＴＨ６はそれぞれ図５に示した絶縁層Ｉ２，Ｉ３を貫通する柱状の導体であり、電源配線８２は絶縁層Ｉ２の上面に形成される配線である。電源配線８１は、図４に示したように接地電位ＶＳＳが供給される電源配線であり、図５に示した絶縁層Ｉ３の上面に形成される。また、配線６３は、図６（ｂ）（ｃ）を参照して説明したように、スルーホール導体ＴＨ１，ＴＨ２を介して、トランジスタ６２の拡散層６２Ｄ２及びゲート電極６２Ｇに接続されている。したがって、拡散層６２Ｄ２及びゲート電極６２Ｇは、電源配線８１と電気的に接続されている。
【００４７】
以上の接続関係を、図７に示したトランジスタ６２ｋ（ｋは１から９の整数）に関して説明すると、各トランジスタ６２ｋの拡散層６２Ｄ１（第２ｋ−１の拡散層）はそれぞれ、対応する表面マイクロバンプＭＦＢｋに接続される。表面マイクロバンプＭＦＢｋはそれぞれ、外部端子４２に接続されるとともに、貫通電極ＴＳＶ（第ｋの貫通電極）を通じて、より上層のメモリチップに設けられる表面マイクロバンプＭＦＢに接続される。また、各トランジスタ６２ｋの拡散層６２Ｄ２（第２ｋの拡散層）及びゲート電極６２Ｇ（第ｋのゲート電極）は、電源配線８１に共通に接続される。
【００４８】
以上説明したように、本実施の形態による半導体装置１０によれば、図４に示した表面マイクロバンプＭＦＢごとの静電放電保護回路６１（トランジスタ６２）を、バンプ電極設置領域ＢＡ内に配置することが可能になる。したがって、静電放電保護回路６１を設置するための領域をバンプ電極設置領域ＢＡ外に設ける必要がないので、面積の利用効率を向上し、半導体装置の小型化を実現することが可能になる。
【００４９】
次に、本発明の第２の実施の形態による半導体装置１０について、説明する。本実施の形態による半導体装置１０は、静電放電保護回路６１に代えてリードデータの出力回路をバンプ電極設置領域ＢＡ内に配置する点で、第１の実施の形態による半導体装置１０と異なる。その他の点では第１の実施の形態による半導体装置１０と同様であるので、以下では相違点に着目して説明する。以下では、第１の実施の形態と同様、メモリチップ２１に着目して説明を進めるが、メモリチップ２２〜２４についても同様である。
【００５０】
リードデータの出力回路９３は、図１１に示すように、Ｎチャンネル型（第１の導電型）のＭＯＳトランジスタ９４（第１のトランジスタ）と、Ｐチャンネル型（第２の導電型）のＭＯＳトランジスタ９５（第２のトランジスタ）と、によって構成される。トランジスタ９４，９５は、接地電位ＶＳＳの供給される電源配線８１（第１の電源線）と、電源電位ＶＤＤの供給される電源配線８２（第２の電源線）との間に直列に接続される。トランジスタ９４，９５の接続点は、出力回路９３の出力端を構成し、表面マイクロバンプＭＦＢのメモリチップ側端部であるノードｎに接続される。ノードｎは、配線８３を介して、内部回路９０の入力端にも接続される。また、メモリチップ２１〜２３のノードｎに限り、図１１に示すように、貫通電極ＴＳＶにも接続される。
【００５１】
トランジスタ９４のゲート電極（第１のゲート電極）は出力回路９３の一方入力端を構成し、内部回路９０に含まれるノア回路９１の出力端に接続される。また、トランジスタ９５のゲート電極（第２のゲート電極）は出力回路９３の他方入力端を構成し、内部回路９０に含まれるナンド回路９２の出力端に接続される。トランジスタ９４，９５それぞれのゲート電極には、それぞれノア回路９１及びナンド回路９２から、対応する表面マイクロバンプＭＦＢ（第１のバンプ電極）を通じて出力されるべきリードデータＲＤ（出力データ）を示す電位が供給される。
【００５２】
具体的に説明すると、リードデータＲＤは、図示しないリード関連回路から、ノア回路９１及びナンド回路９２それぞれの一方入力端に供給される。このリード関連回路は、他にも制御信号Ｓを生成しており、ノア回路９１の他方入力端には制御信号Ｓの反転信号が、ナンド回路９２の他方入力端には制御信号Ｓが、それぞれ入力される。制御信号Ｓは、リードデータＲＤを出力しないときにローレベルに活性化されるローアクティブな信号である。制御信号Ｓがローレベルである場合、ノア回路９１及びナンド回路９２の出力がそれぞれローレベル及びハイレベルに固定されるので、トランジスタ９４，９５はともにオフとなる。したがって、出力回路９３はハイインピーダンス状態となる。一方、制御信号Ｓがハイレベルである場合には、出力回路９３の出力端に、リードデータＲＤの電位レベルに応じた電位が現れる。具体的には、リードデータＲＤがハイレベルである場合、トランジスタ９５がオンとなることによって出力回路９３の出力端の電位レベルは電源電位ＶＤＤとなり、リードデータＲＤがローレベルである場合、トランジスタ９４がオンとなることによって出力回路９３の出力端の電位レベルは接地電位ＶＳＳとなる。こうして得られる出力回路９３の出力は、メモリチップ２１の出力データとして、表面マイクロバンプＭＦＢを経由して外部端子４２から出力される。
【００５３】
なお、出力回路９３が接続される表面マイクロバンプＭＦＢ及び外部端子４２は、ライトデータＷＤの入力にも用いられる。ライトデータＷＤは、外部のコントローラから外部端子４２に供給された後、表面マイクロバンプＭＦＢ及び配線８３を経由して、内部回路９０に供給される。
【００５４】
本実施の形態によるメモリチップ２１は、図１２に示すように、半導体基板ＳＳと、その主面ＳＳａに順に積層された絶縁層Ｉ１〜Ｉ５とを有して構成される。絶縁層Ｉ５は、絶縁層Ｉ１と半導体基板ＳＳの間に設けられる。基本的な層構造は第１の実施の形態によるメモリチップ２１と同様であるが、絶縁層が５層構造になっている点（第１の実施の形態によるメモリチップ２１は４層構造）で、第１の実施の形態によるメモリチップ２１と相違している。ただし、第１の実施の形態によるメモリチップ２１においても、絶縁層Ｉ５を設けて５層構造としても構わない。
【００５５】
半導体基板ＳＳの主面ＳＳａには、主面ＳＳａに埋め込まれた素子分離用絶縁膜ＩＳにより、トランジスタ９４が形成される活性領域Ｋ３（第１の活性領域）と、トランジスタ９５が形成される活性領域Ｋ４（第２の活性領域）と、貫通電極ＴＳＶが形成される活性領域Ｋ２とが区画される。活性領域Ｋ２，Ｋ３はＰチャンネル型の領域であり、活性領域Ｋ４は、Ｐチャンネル型のシリコン基板である半導体基板ＳＳにＮチャンネル型の不純物をイオン注入することにより形成されたＮチャンネル型の領域（Ｎウェル）である。
【００５６】
貫通電極ＴＳＶに関する構成は、図５を参照して説明したものと比べると、絶縁層Ｉ５に関連する部分が異なっている。以下、相違点について説明すると、貫通電極ＴＳＶの主面ＳＳａ側の端部は、絶縁層Ｉ１の表面に形成された配線５４に接続される。配線５４は、それぞれ絶縁層Ｉ５を貫通する複数のスルーホール導体７７を介して、絶縁層Ｉ５の表面に形成された配線７１に接続される。配線７１は、図５を参照して説明したように、スルーホール導体７２，７４などを介して、表面マイクロバンプＭＦＢに接続される。
【００５７】
活性領域Ｋ３，Ｋ４は、図１３に示すように、それぞれ活性領域Ｋ２を挟んでＸ方向の一方側と他方側に設けられる。なお、図１３〜図１８に示す一点鎖線Ｄで区切られた領域は、１つの表面マイクロバンプＭＦＢに対応する領域を示している。活性領域Ｋ３，Ｋ４はそれぞれ、Ｙ方向に長く、かつ、Ｙ方向の両端部が活性領域Ｋ２側に向かって膨らんだ形状を有している。このような形状を採用しているのは、活性領域Ｋ３，Ｋ４と活性領域Ｋ２との間の距離を確保する一方、活性領域Ｋ３，Ｋ４の面積をできるだけ広く確保するためである。
【００５８】
活性領域Ｋ３の内側には、それぞれ複数の拡散層９４Ｄ１，９４Ｄ２，９６が形成される。拡散層９４Ｄ１，９４Ｄ２，９６はいずれも、Ｎチャンネル型の不純物を半導体基板ＳＳにイオン注入することによって形成されるＮチャンネル型の不純物拡散層である。拡散層９４Ｄ１，９４Ｄ２はそれぞれ、トランジスタ９４のソース／ドレインの一方及び他方を構成する。一方、拡散層９６は、活性領域Ｋ３に接地電位ＶＳＳを供給するために設けられているものである。
【００５９】
同様に、活性領域Ｋ４の内側には、図１３に示すように、それぞれ複数の拡散層９５Ｄ１，９５Ｄ２，９７が形成される。拡散層９５Ｄ１，９５Ｄ２，９７はいずれも、Ｐチャンネル型の不純物をＮウェルにイオン注入することによって形成されるＰチャンネル型の不純物拡散層である。拡散層９５Ｄ１，９５Ｄ２はそれぞれ、トランジスタ９５のソース／ドレインの一方及び他方を構成する。一方、拡散層９７は、活性領域Ｋ４に電源電位ＶＤＤを供給するために設けられているものである。
【００６０】
拡散層９４Ｄ１，９４Ｄ２，９６，９５Ｄ１，９５Ｄ２，９７はそれぞれ、図１３に示すように、Ｘ方向に細長い長方形とされている。拡散層９６は、活性領域Ｋ３の両端に１つずつ設けられる。一方、拡散層９４Ｄ１，９４Ｄ２（第１及び第２の拡散層）は、拡散層９４Ｄ２を両端として、Ｙ方向に交互に複数個ずつ配置される。同様に、拡散層９７は、活性領域Ｋ４の両端に１つずつ設けられる。一方、拡散層９５Ｄ１，９５Ｄ２（第３及び第４の拡散層）は、拡散層９５Ｄ２を両端として、Ｙ方向に交互に複数個ずつ配置される。
【００６１】
活性領域Ｋ３の上方には、図１４に示すように、ゲート絶縁膜９４Ｉ（図１２を参照）を介して、櫛形のゲート電極９４Ｇが配置される。このゲート電極９４Ｇは、トランジスタ９４のゲート電極（第１のゲート電極）を構成する。拡散層９４Ｄ１と拡散層９４Ｄ２との間には半導体基板ＳＳの表面が露出しており、ゲート電極９４Ｇのうち櫛の歯に相当する部分は、この露出部分を覆うように配置される。ゲート電極９４Ｇのうち櫛のシャフトに相当する部分は、活性領域Ｋ３と活性領域Ｋ２の間に配置される。同様に、活性領域Ｋ４の上方には、櫛形のゲート電極９５Ｇが配置される。このゲート電極９５Ｇは、トランジスタ９５のゲート電極（第２のゲート電極）を構成する。拡散層９５Ｄ１と拡散層９５Ｄ２との間には半導体基板ＳＳの表面が露出しており、ゲート電極９５Ｇのうち櫛の歯に相当する部分は、この露出部分を覆うように配置される。ゲート電極９５Ｇのうち櫛のシャフトに相当する部分は、活性領域Ｋ４と活性領域Ｋ２の間に配置される。
【００６２】
ゲート電極９４Ｇは、図１２に示した絶縁層Ｉ１を貫通するスルーホール導体ＴＨ１３を介して、図１５に示すように、それぞれ絶縁層Ｉ１の上面に形成される配線５０ａ，５０ｂに接続される。配線５０ａ，５０ｂはそれぞれ、ゲート電極９４ＧのＹ方向の一端及び他端に設けられる。また、配線５０ａ，５０ｂはそれぞれ、絶縁層Ｉ５を貫通するスルーホール導体ＴＨ２０ａ，ＴＨ２０ｂを介して絶縁層Ｉ５の上面に形成される配線５５ａ，５５ｂに接続され（図１６）、さらに、これら配線５５ａ，５５ｂはそれぞれ、それぞれ絶縁層Ｉ２を貫通するスルーホール導体ＴＨ２５ａ，ＴＨ２５ｂを介して、絶縁層Ｉ２の上面に形成される配線８４に接続される（図１７）。配線８４は、図１１に示したように、内部回路９０内のノア回路９１の出力に接続される配線である。したがって、ゲート電極９４Ｇには、ノア回路９１の出力が供給される。
【００６３】
ゲート電極９５Ｇは、図１２に示した絶縁層Ｉ１を貫通するスルーホール導体ＴＨ１８を介して、図１５に示すように、それぞれ絶縁層Ｉ１の上面に形成される配線５２ａ，５２ｂに接続される。配線５２ａ，５２ｂはそれぞれ、ゲート電極９５ＧのＹ方向の一端及び他端に設けられる。配線５２ａ，５２ｂはそれぞれ、絶縁層Ｉ５を貫通するスルーホール導体ＴＨ２２ａ，ＴＨ２２ｂを介して絶縁層Ｉ５の上面に形成される配線５７ａ，５７ｂに接続され（図１６）、さらに、これら配線５７ａ，５７ｂはそれぞれ、それぞれ絶縁層Ｉ２を貫通するスルーホール導体ＴＨ２７ａ，ＴＨ２７ｂを介して、絶縁層Ｉ２の上面に形成される配線８５に接続される（図１７）。配線８５は、図１１に示したように、内部回路９０内のナンド回路９２の出力に接続される配線である。したがって、ゲート電極９５Ｇには、ナンド回路９２の出力が供給される。
【００６４】
活性領域Ｋ３の上方には、図１５に示すように、さらに配線５１，５４が配置される。配線５４は、活性領域Ｋ２，Ｋ４の上方にも配置される。活性領域Ｋ４の上方には、配線５３も配置される。
【００６５】
配線５１は、図１２に示した絶縁層Ｉ１を貫通するスルーホール導体ＴＨ１１，ＴＨ１４をそれぞれ介して拡散層９４Ｄ２，９６に接続される（図１５）とともに、絶縁層Ｉ５を貫通するスルーホール導体ＴＨ２１を介して、絶縁層Ｉ５の上面に形成される配線５６に接続される（図１６）。配線５６はさらに、絶縁層Ｉ２を貫通するスルーホール導体ＴＨ２６を介して、絶縁層Ｉ２の上面に形成される電源配線８１に接続される（図１７）。電源配線８１には、図１１に示したように、接地電位ＶＳＳが供給される。したがって、拡散層９４Ｄ２，９６には、接地電位ＶＳＳが供給されることになる。
【００６６】
配線５３は、図１２に示した絶縁層Ｉ１を貫通するスルーホール導体ＴＨ１６，ＴＨ１９をそれぞれ介して拡散層９５Ｄ２，９７に接続される（図１５）とともに、絶縁層Ｉ５を貫通するスルーホール導体ＴＨ２３を介して、絶縁層Ｉ５の上面に形成される配線５８に接続される（図１６）。配線５８はさらに、絶縁層Ｉ２を貫通するスルーホール導体ＴＨ２８を介して、絶縁層Ｉ２の上面に形成される電源配線８２に接続される（図１７）。電源配線８２には、図１１に示したように、電源電位ＶＤＤが供給される。したがって、拡散層９５Ｄ２，９７には、電源電位ＶＤＤが供給されることになる。
【００６７】
配線５４は、図１５に示すように、図１２に示した絶縁層Ｉ１を貫通するスルーホール導体ＴＨ１２を介して拡散層９４Ｄ１に接続されるとともに、絶縁層Ｉ１を貫通するスルーホール導体ＴＨ１７を介して拡散層９５Ｄ１に接続される。また、配線５４は、上述したように、貫通電極ＴＳＶ及び表面マイクロバンプＭＦＢに接続される（図１２）。したがって、拡散層９４Ｄ１，９５Ｄ１はともに、図１１に示したように、表面マイクロバンプＭＦＢに接続されることになる。
【００６８】
その他、図１１に示したライトデータＷＤ用の配線８３は、図１２及び図１８に示すように、絶縁層Ｉ３の上面に形成され、配線７５を介して、対応する表面マイクロバンプＭＦＢに接続される。したがって、表面マイクロバンプＭＦＢに供給されたライトデータＷＤを、配線８３経由で内部回路９０に取り込むことが可能になっている。
【００６９】
次に、複数の表面マイクロバンプＭＦＢのそれぞれに対応するトランジスタ９４，９５の平面的な配置について説明する。以下では、図１６に示す表面マイクロバンプＭＦＢ１〜ＭＦＢ９（第１乃至第９のバンプ電極）に着目して、説明を進める。なお、図１６に示したこれらの符号は、対応する配線７１の真上にある表面マイクロバンプＭＦＢを指している。表面マイクロバンプＭＦＢ１〜ＭＦＢ９は、第１の実施の形態で説明した表面マイクロバンプＭＦＢ１〜ＭＦＢ９（図７）と同じものである。
【００７０】
表面マイクロバンプＭＦＢ１〜ＭＦＢ９の相対的な位置関係は、第１の実施の形態で説明したとおりである。本実施の形態では、表面マイクロバンプＭＦＢｋ（ｋは１〜９の整数）は、トランジスタ９４ｋ（第２ｋ−１のトランジスタ）及びトランジスタ９５ｋ（第２ｋのトランジスタ）に対応している。
【００７１】
図１６に示すように、トランジスタ９５１，９５４は、表面マイクロバンプＭＦＢ１，ＭＦＢ４の間の領域に配置される。同様に、トランジスタ９５２，９５５は表面マイクロバンプＭＦＢ２，ＭＦＢ５の間の領域に配置され、トランジスタ９５３，９５６は表面マイクロバンプＭＦＢ３，ＭＦＢ６の間の領域に配置され、トランジスタ９４１，９４７は表面マイクロバンプＭＦＢ１，ＭＦＢ７の間の領域に配置され、トランジスタ９４２，９４８は表面マイクロバンプＭＦＢ２，ＭＦＢ８の間の領域に配置され、トランジスタ９４３，９４９は表面マイクロバンプＭＦＢ３，ＭＦＢ９の間の領域に配置される。さらに、トランジスタ９４４は表面マイクロバンプＭＦＢ４に対してトランジスタ９５４の反対側に配置され、トランジスタ９４５は、表面マイクロバンプＭＦＢ５に対してトランジスタ９５５の反対側に配置され、トランジスタ９４６は、表面マイクロバンプＭＦＢ６に対してトランジスタ９５６の反対側に配置され、トランジスタ９５７は、表面マイクロバンプＭＦＢ７に対してトランジスタ９４７の反対側に配置され、トランジスタ９５８は、表面マイクロバンプＭＦＢ８に対してトランジスタ９４８の反対側に配置され、トランジスタ９５９は、表面マイクロバンプＭＦＢ９に対してトランジスタ９４９の反対側に配置される。
【００７２】
以上の配置から理解されるように、Ｙ方向に隣接する表面マイクロバンプＭＦＢ間では、トランジスタ９４，９５の配置が左右逆になっている。こうすることで、Ｘ方向に隣接する表面マイクロバンプＭＦＢ間で、接地電位ＶＳＳを供給するための電源配線８１（図１７）及び配線５６（図１６）、及び、電源電位ＶＤＤを供給するための電源配線８２（図１７）及び配線５８（図１６）を共有することが可能になっている。なお、図１６及び図１７から理解されるように、これらの配線５６，５８，８１，８２はそれぞれ、Ｙ方向に隣接する表面マイクロバンプＭＦＢ間に共通に接続される。
【００７３】
上述した接続関係を表面マイクロバンプＭＦＢ１〜ＭＦＢ９について説明すると、トランジスタ９４ｋの拡散層９４Ｄ１（第４ｋ−３の拡散層）と、トランジスタ９５ｋの拡散層９５Ｄ１（第４ｋ−１の拡散層）とは、対応する表面マイクロバンプＭＦＢｋに接続される。また、各トランジスタ９４ｋの拡散層９４Ｄ２（第４ｋ−２の拡散層）は、拡散層９６とともに接地電位ＶＳＳが供給される電源配線８１（図１７）に接続され、各トランジスタ９５ｋの拡散層９５Ｄ２（第４ｋの拡散層）は、拡散層９７とともに電源電位ＶＤＤが供給される電源配線８２（図１７）に接続される。
【００７４】
以上説明したように、本実施の形態による半導体装置１０の構成によれば、図１１に示した表面マイクロバンプＭＦＢごとの出力回路９３（トランジスタ９４，９５）を、バンプ電極設置領域ＢＡ内に配置することが可能になる。したがって、出力回路９３を設置するための領域をバンプ電極設置領域ＢＡ外に設ける必要がないので、面積の利用効率を向上し、半導体装置の小型化を実現することが可能になる。
【００７５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７６】
例えば、本発明は、貫通電極ＴＳＶを有するメモリチップを用いない半導体装置にも好適に適用できる。図１９（ｂ）には、そのような半導体装置１０ａの例を示している。半導体装置１０ａは、同図に示すように、第１及び第２の実施の形態で説明した半導体装置１０からメモリチップ２１〜２３を取り除き、貫通電極ＴＳＶを有しないメモリチップ２４をコントローラチップ３０の上に直接積層した構成を有している。このような半導体装置１０ａに含まれるメモリチップ２４に内蔵される静電放電保護回路やリードデータの出力回路にも、本発明は好適に適用可能である。なお、半導体装置１０ａも半導体装置１０と同様、図１９（ａ）に示す半製品１０ａＡを用意し、これをコントロールチップ３０及び回路基板４０に接続することによって製造することが好適である。
【符号の説明】
【００７７】
２，３，６０，９０  内部回路
１０，１０ａ        半導体装置
１０Ａ，１０ａＡ    半製品
２１〜２４          メモリチップ
３０                コントロールチップ
４０                回路基板
４１                基板電極
４２                外部端子
４３                封止樹脂
５０ａ，５０ｂ，５２ａ，５２ｂ，５１，５３，５４，５５ａ，５５ｂ，５６，５７ａ，５７ｂ，５８，６３，６４，７１，７３，７５，８０，８４，８４，８５    配線
８１，８２          電源配線
６１                静電放電保護回路
６２，６２１〜６２９，９４，９５  トランジスタ
６２Ｄ１，６２Ｄ２，９４Ｄ１，９４Ｄ２，９６，９５Ｄ１，９５Ｄ２，９７  拡散層
６２Ｇ，９４Ｇ      ゲート電極
６２Ｉ，９４Ｉ      ゲート絶縁膜
７２，７４，７６，７７，ＴＨ１〜ＴＨ６，ＴＨ１１〜ＴＨ１４，ＴＨ１６〜ＴＨ１９，ＴＨ２０ａ，ＴＨ２０ｂ，ＴＨ２１，ＴＨ２２ａ，ＴＨ２２ｂ，ＴＨ２３，ＴＨ２５ａ，ＴＨ２５ｂ，ＴＨ２６，ＴＨ２７ａ，ＴＨ２７ｂ，ＴＨ２８  スルーホール導体
９１                ノア回路
９２                ナンド回路
９３                出力回路
ＢＡ                バンプ電極設置領域
ＣＢＢ              裏面マイクロバンプ
ＣＦＢ              表面マイクロバンプ
ＣｈＡ〜ＣｈＤ      チャネル
Ｉ１〜Ｉ５          絶縁層
ＩＳ                素子分離用絶縁膜
Ｋ１〜Ｋ４          活性領域
ＭＢＢ              裏面マイクロバンプ
ＭＦＢ，ＭＦＢａ〜ＭＦＢｄ，ＭＦＢ１〜ＭＦＢ９  表面マイクロバンプ
ＳＳ                半導体基板
ＴＰ                テストパッド
ＴＳＶ，ＴＳＶ１，ＴＳＶ２  貫通電極
【図１】
2015005626.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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