(57)【要約】【課題】１つの実施形態は、例えば、データ転送速度を高速化できるメモリシステムを提供することを目的とする。【解決手段】１つの実施形態によれば、電源端子と複数のカプラと制御部とを有するメモリシステムが提供される。電源端子は、ホストの電源線が接続されるべき端子である。複数のカプラのそれぞれは、ホストのカプラと電磁結合されるべきカプラである。制御部は、ホストから電源線及び電源端子を介して供給される電源電圧のレベルに応じて、複数のカプラを介してホストとの間で互いに独立した受信チャネル及び送信チャネルを確立可能である。【選択図】図１
2015215841.tif 000002
【特許請求の範囲】
【請求項１】
ホストの電源線が接続されるべき電源端子と、
前記ホストのカプラとそれぞれ電磁結合されるべき複数のカプラと、
前記ホストから前記電源線及び前記電源端子を介して供給される電源電圧のレベルに応じて、前記複数のカプラを介して前記ホストとの間で互いに独立した受信チャネル及び送信チャネルを確立可能である制御部と、
を備えたメモリシステム。
【請求項２】
前記複数のカプラは、それぞれ指向性を有する、あるいは、互いに異なる周波数帯域を有する複数の通信チャネルを構成する
請求項１に記載のメモリシステム。
【請求項３】
前記制御部は、前記ホストから供給される電源電圧のレベルが第１のレベルから前記第１のレベルより高い第２のレベルになったことに応じて、前記ホストのケイパビリティに関するホスト基本情報とテストシンボルとを前記複数の通信チャネルのうちの第１の通信チャネルで前記ホストから順次に受信し、前記テストシンボルが前記第１の通信チャネルで受信されている期間に前記メモリシステムのケイパビリティに関するメモリシステム基本情報を前記複数の通信チャネルのうちの第２の通信チャネルで前記ホストへ送信し、前記第１の通信チャネルを受信チャネルとして前記第２の通信チャネルを送信チャネルとしてそれぞれ設定する
請求項１又は２に記載のメモリシステム。
【請求項４】
前記制御部は、前記メモリシステム基本情報に含まれたケイパビリティのうち前記ホストが採用するケイパビリティに関するケイパビリティリストを前記第１の通信チャネルで前記ホストから受信した場合、前記メモリシステムが前記ケイパビリティリストを受け付けたことを示す応答情報を前記第２の通信チャネルで前記ホストへ送信し、前記ホストから供給される電源電圧のレベルが前記第２のレベルから前記第１のレベル及び前記第２のレベルの間の第３のレベルになって再び前記第２のレベルに戻ったことに応じて、前記メモリシステムの通信動作のモードを前記ケイパビリティリストに従った拡張モードに移行させ、前記ケイパビリティリストを前記第１の通信チャネルで前記ホストから受信した場合、前記応答情報を前記第２の通信チャネルで前記ホストへ送信することにより前記第１の通信チャネルを前記拡張モードに従った受信チャネルとして前記第２の通信チャネルを前記拡張モードに従った送信チャネルとしてそれぞれ確立する
請求項３に記載のメモリシステム。
【請求項５】
前記制御部は、受信チャネル及び送信チャネルをそれぞれ確立した後において、前記ホストから前記電源端子を介して供給される電源電圧のレベルが前記第２のレベルから前記第３のレベルになったことに応じて、前記メモリシステムの通信動作のモードを前記拡張モードからパワーセービングモードに移行させる
請求項４に記載のメモリシステム。
【請求項６】
前記制御部は、前記ホストから前記電源端子を介して供給される電源電圧のレベルが前記第３のレベルから前記第２のレベルに戻ったことに応じて、前記メモリシステムの通信動作のモードを前記パワーセービングモードから前記拡張モードに復帰させる
請求項５に記載のメモリシステム。
【請求項７】
前記制御部は、前記ホストから前記電源端子を介して供給される電源電圧のレベルが前記第３のレベルである期間において電源電圧のレベルを前記第２のレベルに戻すことを要求するトリガー信号を前記第２の通信チャネルで前記ホストへ送信し、前記トリガー信号に応じて前記ホストから前記電源端子を介して供給される電源電圧のレベルが前記第３のレベルから前記第２のレベルに戻ったことに応じて、前記トリガー信号の送信を停止し前記メモリシステムの通信動作のモードを前記パワーセービングモードから前記拡張モードに復帰させる
請求項５に記載のメモリシステム。
【請求項８】
前記制御部は、
第１の基準レベルと前記第１の基準レベルより高い第２の基準レベルとを用いて、前記ホストから前記電源端子を介して供給される電源電圧のレベルを識別する電圧識別器と、
前記供給される電源電圧のレベルが前記第１の基準レベル以上である場合に第１の内部電圧を発生させ、前記供給される電源電圧のレベルが前記第１の基準レベル未満である場合に動作を停止する第１のレギュレータと、
前記供給される電源電圧のレベルが前記第２の基準レベル以上である場合に前記第１の内部電圧より高い第２の内部電圧を発生させ、前記供給される電源電圧のレベルが前記第２の基準レベル未満である場合に動作を停止する第２のレギュレータと、
前記供給される電源電圧のレベルが前記第１の基準レベル以上である場合に前記第１の内部電圧を用いて動作し、通信チャネルを確立するための制御を行う回路、またはパワーセービング中の状態を保持するレジスタやメモリを含む第１の内部回路と、
前記供給される電源電圧のレベルが前記第２の基準レベル以上である場合に前記第２の内部電圧を用いて動作し、前記供給される電源電圧のレベルが前記第２の基準レベル未満である場合に動作を休止する第２の内部回路と、
を有する
請求項１から７のいずれか１項に記載のメモリシステム。
【請求項９】
前記メモリシステムは、前記ホストに挿入されるメモリカードであり、複数の前記電源端子を有し、
前記複数の電源端子は、前記メモリシステムの挿入方向に関して互いに回転対称な位置に配されており、
前記複数のカプラは、前記メモリシステムの挿入方向に関して互いに回転対称な位置に配されている
請求項１から８のいずれか１項に記載のメモリシステム。
【請求項１０】
前記ホストは、前記複数のカプラを電磁的にシールドするシールド構造を有し、
前記複数のカプラのそれぞれは、前記シールド構造でシールドされた空間内に位置した際に前記ホストのカプラと電磁結合される
請求項１から９のいずれか１項に記載のメモリシステム。
【請求項１１】
前記複数のカプラが前記シールド構造でシールドされた空間内に位置した際に前記シールド構造でシールドされた空間から外れて位置するように構成され、第２のホストのカプラと電磁結合されるべき第２のカプラをさらに備えた
請求項１０に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
不揮発性半導体メモリを用いたメモリカードなどのメモリシステムは、画像データや音声データなどの大容量のデータをホストとの間で送受信することがある。これらの用途においては短時間に多くの情報を読み出したり書き込んだりすること、即ちデータ転送速度の高速化が求められている。ホストとカード間は、従来基板配線やケーブルにより接続していたが、高速化にともない、配線やケーブルの物理特性が大きく影響するため、実装が困難になりつつある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−６９０１９号公報
【特許文献１】特開２００７−７９６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、データ転送速度を高速化できるメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、電源端子と複数のカプラと制御部とを有するメモリシステムが提供される。電源端子は、ホストの電源線が接続されるべき端子である。複数のカプラのそれぞれは、ホストのカプラと電磁結合されるべきカプラである。制御部は、ホストから電源線及び電源端子を介して供給される電源電圧のレベルに応じて、複数のカプラを介してホストとの間で互いに独立した受信チャネル及び送信チャネルを確立可能である。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかるメモリシステムの構成を示す図。
【図２】第１の実施形態における通信レイヤー構造を示す図。
【図３】第１の実施形態における物理レイヤーの起動（全二重モード）を示す図。
【図４】第１の実施形態における物理レイヤーの起動（非重複型の全二重モード）を示す図。
【図５】第１の実施形態における物理レイヤーの起動（半二重モード）を示す図。
【図６】第１の実施形態におけるパケットのデータ構造を示す図。
【図７】第１の実施形態における拡張モードへの移行シーケンスを示す図。
【図８】第２の実施形態におけるパワーセービングモードへの移行シーケンス及びパワーセービングモードからの復帰シーケンスを示す図。
【図９】第２の実施形態の変形例におけるパワーセービングモードへの移行シーケンス及びパワーセービングモードからの復帰シーケンスを示す図。
【図１０】第３の実施形態における電力制御のための構成を示す図。
【図１１】第４の実施形態におけるメモリシステム（メモリカード）の構成を示す図。
【図１２】第４の実施形態におけるホストのカードスロットの構成を示す図。
【図１３】第４の実施形態におけるメモリシステム（メモリカード）がカードスロットに装着された状態の構成を示す図。
【図１４】第４の実施形態におけるメモリシステム（メモリカード）とホスト及び第２のホストとの接続形態を示す図。
【図１５】第４の実施形態の変形例におけるホストのカードスロットの構成を示す図。
【図１６】第４の実施形態の他の変形例におけるメモリシステム（メモリカード）がカードスロットに装着された状態の構成を示す図。
【図１７】第４の実施形態が適用可能なメモリシステム（メモリカード）及びホストの外観構成例を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかるメモリシステム１について図１を用いて説明する。図１は、メモリシステム１の構成を示す図である。
【０００９】
メモリシステム１は、不揮発性メモリ１０を有し、ホスト１００に対する外部記憶媒体として機能する。メモリシステム１は、例えば、ホスト１００に着脱可能に構成されたメモリカードであってもよいし、ホスト１００の筐体内に実装されるエンベディドデバイスであってもよい。
【００１０】
メモリシステム１は、ホスト１００との間で通信を行い、ホスト１００から受信したコマンドに従って、データを不揮発性メモリ１０に格納する。また、メモリシステム１は、ホスト１００から受信したコマンドに従って、不揮発性メモリ１０からデータを読み出してホスト１００へ送信したり所定の応答をホスト１００へ送信したりする。もっとも簡単な構成としては、メモリシステム１と、ホスト１００間でＰ２Ｐ（ｐｅｅｒ  ｔｏ  ｐｅｅｒ）接続で通信を行う。
【００１１】
メモリシステム１は、画像データや音声データなどの大容量のデータをホスト１００との間で送受信することがある。これらの用途においては短時間に多くの情報を読み出したり書き込んだりすること、即ちデータ転送速度の高速化が求められている。すなわち、メモリシステム１におけるホスト１００との間の通信インタフェースには、高速化が要求される。例えば、メモリシステム１がメモリカードである場合、ＨＳ（Ｈｉｇｈ  Ｓｐｅｅｄ）、ＵＨＳ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｓｐｅｅｄ）−Ｉ、ＵＨＳ−ＩＩなどの規格により高速化がすすめられている。これらの規格に従った通信インタフェースは、有線接続によるインタフェースである。
【００１２】
メモリシステム１とホスト１００との間の通信接続方式として、有線接続を用いた場合、通信路の物理特性の影響で伝送波形の乱れが発生し、通信速度の限界が発生し得る。例えば、配線材料の電気的特性、コネクタやプリント基板のパターンに依存するインピーダンスミスマッチによる通信速度の限界が発生し得る。あるいは、例えば、高周波領域では、反射波をいかに抑えるかについても配慮する必要があり、この点からも通信速度の限界が発生し得る。
【００１３】
それに対して、メモリシステム１とホスト１００との間の通信接続方式として、電波を用いた無線通信を行う場合を考える。搬送波を常に発振する電波を用いる場合、大幅な送信電力損失が存在する。
【００１４】
そこで、本実施形態では、図１に示すように、メモリシステム１とホスト１００との間のＰ２Ｐ接続で電波ではなく搬送波を必要しない電磁結合を用いた近接無線通信を行う。図１は、メモリシステム１及びホスト１００の構成を示す図である。近接無線技術は、通信路の物理特性の影響を受けにくいので、有線接続を上回る高速性が期待できる。また、近接無線技術は、通信距離が短く、交流による電磁誘導で空間に蓄えられたエネルギーが戻されるため、２次側（受信側）がエネルギーを消費しなければ、容易に低消費電力化できる。また、カプラ(アンテナ)の構造により、電磁波に指向性を持たせることで、電力を節約することができる。
【００１５】
具体的には、メモリシステム１は、不揮発性メモリ１０、コネクタ２０、及び制御部３０を有する。コネクタ２０は、複数のカプラ２１，２２、電源端子２３、及びグランド端子２４を有する。ホスト１００は、コネクタ１２０及び制御部１３０を有する。コネクタ１２０は、複数のカプラ１２１，１２２、電源端子１２３、及びグランド端子１２４を有する。
【００１６】
複数のカプラ２１，２２のそれぞれは、ホスト１００のカプラとそれぞれ電磁結合されるべきカプラである。メモリシステム１がメモリカードである場合、メモリシステム１がホスト１００に装着（例えば挿入）された際に複数のカプラ２１，２２のそれぞれがホスト１００のカプラとそれぞれ電磁結合される。メモリシステム１がエンベディドデバイスである場合、メモリシステム１がホスト１００におけるマザーボード（図示せず）上に装着（例えば実装）されることにより、複数のカプラ２１，２２のそれぞれがホスト１００のカプラとそれぞれ電磁結合される。
【００１７】
例えば図１の場合、メモリシステム１がホスト１００に装着された際に、カプラ（ＣＣ１）２１がカプラ（ＨＣ１）１２１に対向し、カプラ（ＣＣ２）２２がカプラ（ＨＣ２）１２２に対向するように位置する。これにより、カプラ（ＣＣ１）２１がカプラ（ＨＣ１）１２１に電磁結合され、カプラ（ＣＣ２）２２がカプラ（ＨＣ２）１２２に電磁結合される。各カプラ２１，２２，１２１，１２２は、遠方電界成分を抑え近電界成分を増幅するように構成され、所定の近接距離以内にあるカプラと通信するように構成されている。
【００１８】
ここで、仮に、メモリシステム１とホスト１００との間の通信チャネルが１つに限られている場合を考える。この場合、メモリシステム１がホスト１００に装着された際に、通信方向の制御を行う。すなわち、メモリシステム１及びホスト１００の間で交互に伝送方向を切り替える半二重通信を行うので、通信方向の切り替えの制御において処理のオーバーヘッドが発生するため、通信速度の低下が発生し得る。
【００１９】
それに対して、本実施形態では、各カプラ２１，２２，１２１，１２２は、互いに電磁結合されるカプラの複数の組の間における通信の干渉が抑制されるように構成されている。これにより、互いに電磁結合されるカプラの複数の組により複数の通信チャネルを確立することができ、複数の通信チャネル間の干渉を少なくできるので、通信路を容易に全二重化ができる。
【００２０】
例えば、カプラ（ＣＣ１）２１及びカプラ（ＣＣ２）２２は、コネクタ２０において所定の近接距離以上離すように配されている。カプラ（ＨＣ１）１２１及びカプラ（ＨＣ２）１２２は、コネクタ１２０において所定の近接距離以上離れるように配されている。これにより、カプラ（ＣＣ１）２１及びカプラ（ＨＣ１）１２１で電磁結合により通信する電磁波とカプラ（ＣＣ２）２２及びカプラ（ＨＣ２）１２２で電磁結合により通信する電磁波との間の干渉を容易に低減できる。
【００２１】
例えば、複数のカプラ２１，２２は、それぞれ指向性を有し、複数のカプラ１２１，１２２は、それぞれ指向性を有する。複数のカプラ２１，２２は、それぞれ、メモリシステム１がホスト１００に装着された際にホスト１００のカプラに対向すべき方向に高い指向性を有する。複数のカプラ１２１，１２２は、それぞれ、メモリシステム１がホスト１００に装着された際にメモリシステム１のカプラに対向すべき方向に高い指向性を有する。これにより、カプラ（ＣＣ１）２１及びカプラ（ＨＣ１）１２１で電磁結合により通信する電磁波とカプラ（ＣＣ２）２２及びカプラ（ＨＣ２）１２２で電磁結合により通信する電磁波との間の干渉を容易に低減できる。
【００２２】
例えば、カプラ（ＣＣ１）２１及びカプラ（ＨＣ１）１２１で通信する電磁波（ＲＦ信号）の周波数とカプラ（ＣＣ２）２２及びカプラ（ＨＣ２）１２２で通信する電磁波（ＲＦ信号）の周波数とを互いに異なるものとする。これにより、カプラ（ＣＣ１）２１及びカプラ（ＨＣ１）１２１で電磁結合により通信する電磁波とカプラ（ＣＣ２）２２及びカプラ（ＨＣ２）１２２で電磁結合により通信する電磁波との間の干渉を容易に低減できる。
【００２３】
なお、各カプラ２１，２２，１２１，１２２において、組でないカプラを所定の近接距離以上離すことと、各カプラに指向性を持たせることと、カプラの組ごとに通信する電磁波の周波数を異ならせることとは、いずれか１つが適用されてもよいし、２つ以上が組み合わされて適用されてもよい。
【００２４】
電源端子２３は、ホスト１００の電源線ＶＬが接続されるべき端子である。例えば図１の場合、メモリシステム１がホスト１００に装着された際に、電源端子（ＶＤＤ）２３が電源線ＶＬを介して電源端子（ＶＤＤ）１２３に接続される。
【００２５】
グランド端子２４は、ホスト１００のグランド線ＧＬが接続されるべき端子である。例えば図１の場合、メモリシステム１がホスト１００に装着された際に、グランド端子（ＧＮＤ）２４がグランド線ＧＬを介してグランド端子（ＧＮＤ）１２４に接続される。
【００２６】
なお、メモリシステム１がメモリカードである場合、ホスト１００のコネクタ１２０は、カード検出部（ＣＤＴ）１２５をさらに有していてもよい。カード検出部（ＣＤＴ）１２５は、メモリシステム１がホスト１００に装着された際に、コネクタ２０における被接触部２５が物理的にカード検出部１２５に接触されたことを検出する。例えば、カード検出部（ＣＤＴ）１２５は、コネクタ２０における被接触部２５が物理的にカード検出部１２５に接触されたことを検出した場合、検出信号ＣＤＴのレベルをＬレベルからＨレベルに変えて出力する。
【００２７】
制御部３０は、コネクタ２０を介してホスト１００と通信を行い、ホスト１００からのコマンドに応じて又は自律的に各種の制御を行う。制御部１３０は、コネクタ１２０を介してメモリシステム１と通信を行い、メモリシステム１にコマンドを送信してメモリシステム１を制御する。制御部１３０は、メモリシステム１に供給する電源電圧のレベルを制御する。制御部３０は、ホスト１００から電源線ＶＬ及び電源端子（ＶＤＤ）２３を介して供給される電源電圧のレベルに応じて、複数のカプラ２１，２２を介してホスト１００との間で互いに独立した受信チャネル及び送信チャネルを確立可能である。
【００２８】
例えば、メモリシステム１がメモリカードである場合、制御部１３０は、カード検出部１２５を介してメモリシステム１がホスト１００に装着されたことを検出したことに応じて、電源端子（ＶＤＤ）１２３及び電源線ＶＬ経由でメモリシステム１へ供給すべき電源電圧のレベルを第１のレベルから第２のレベルにする。第１のレベルは、例えばＬレベルである。第２のレベルは、第１のレベルより高いレベルであり、例えばＨレベルである。すなわち、コネクタ１２０によりカード検出が行われ、コネクタ１２０，２０の電源端子１２３，２３を介してホスト１００からメモリシステム１に電力が供給され無線通信を開始させるため、低消費電力化が可能である。
【００２９】
メモリシステム１がエンベディッドデバイスである場合、制御部１３０は、メモリシステム１にアクセスする必要が生じたことに応じて、電源端子（ＶＤＤ）１２３及び電源線ＶＬ経由でメモリシステム１へ供給すべき電源電圧のレベルを第１のレベルから第２のレベルにする。
【００３０】
制御部３０は、ホスト１００から電源線ＶＬ及び電源端子（ＶＤＤ）２３を介して供給される電源電圧のレベルが第１のレベルから第２のレベルになったことに応じて、物理レイヤーの通信チャネルを確立するための動作を行うことができる。
【００３１】
制御部３０は、物理レイヤーインターフェース３１、上位レイヤーインターフェース３２、通信制御部３３、主制御部３４、メモリインターフェース３５、電源認識部３６、及び電力制御部３７を有する。制御部１３０は、物理レイヤーインターフェース１３１、上位レイヤーインターフェース１３２、通信制御部１３３、主制御部１３４、及び電源制御部１３６を有する。
【００３２】
物理レイヤーインターフェース３１，１３１は、物理レイヤーにおける通信のインターフェース動作を行う。物理レイヤーインターフェース３１，１３１は、カプラで受信されたＲＦ信号（物理レイヤーパケット）をデジタル情報（物理レイヤーパケット）に変換して上位レイヤーインターフェース３２，１３２又は通信制御部３３，１３３へ供給する。また、物理レイヤーインターフェース３１，１３１は、上位レイヤーインターフェース３２，１３２又は通信制御部３３，１３３から供給されたデジタル情報（物理レイヤーパケット）をＲＦ信号（物理レイヤーパケット）に変換してカプラで送信させる。
【００３３】
上位レイヤーインターフェース３２，１３２は、上位レイヤーにおける通信のインターフェース動作を行う。上位レイヤーインターフェース３２，１３２は、物理レイヤーインターフェース３１，１３１から供給されたデジタル情報（物理レイヤーパケット）を内部処理用のデータ（上位レイヤーパケット）にプロトコル変換して通信制御部３３，１３３へ供給する。また、上位レイヤーインターフェース３２，１３２は、内部処理用のデータ（上位レイヤーパケット）を送信用のデジタル情報（物理レイヤーパケット）にプロトコル変換して物理レイヤーインターフェース３１，１３１へ供給する。
【００３４】
通信制御部３３は、物理レイヤーインターフェース３１及び上位レイヤーインターフェース３２の通信動作を制御する。通信制御部１３３は、物理レイヤーインターフェース１３１及び上位レイヤーインターフェース１３２の通信動作を制御する。主制御部３４は、制御部３０における各部を全体的に制御する。主制御部１３４は、制御部１３０における各部を全体的に制御する。電源制御部１３６は、主制御部１３４による制御のもと、電源端子１２３及びグランド端子１２４を介して、メモリシステム１へ供給すべき電源電圧のレベルを制御する。電源認識部３６は、電源端子２３及びグランド端子２４を介して、ホスト１００から供給された電源電圧のレベルを認識する。
【００３５】
例えば、主制御部３４，１３４は、プロセッサなどで構成され、物理レイヤーインターフェース３１，１３１は、プロセッサで制御ができない周波数帯域を扱う回路で構成し、上位レイヤーインターフェース３２，１３２は、プロセッサのファームウエアで制御可能な回路やプログラムで構成される。
【００３６】
通信制御部１３３は、メモリシステム１がホスト１００に装着されたことを検出したことに応じて、又は、メモリシステム１にアクセスする必要が生じたことに応じて、物理レイヤーインターフェース１３１を制御する。例えば、通信制御部１３３は、電源電圧のレベルが第１のレベル（例えば、Ｌレベル）から第２のレベル（例えば、Ｈレベル）になったことに応じて、物理レイヤーの通信チャネルを確立するための動作を物理レイヤーインターフェース１３１に行わせる。物理レイヤーの通信チャネルが確立すると、通信制御部１３３は、上位レイヤーインターフェース１３２を制御して、上位レイヤーの通信チャネルを確立するための動作を上位レイヤーインターフェース１３２に行わせる。
【００３７】
通信制御部３３は、電源認識部３６により認識された電源電圧のレベルに応じて、物理レイヤーインターフェース３１を制御する。例えば、通信制御部３３は、電源電圧のレベルが第１のレベル（例えば、Ｌレベル）から第２のレベル（例えば、Ｈレベル）になったことに応じて、物理レイヤーの通信チャネルを確立するための動作を物理レイヤーインターフェース３１に行わせる。物理レイヤーの通信チャネルが確立すると、通信制御部３３は、上位レイヤーインターフェース３２を制御して、上位レイヤーの通信チャネルを確立するための動作を上位レイヤーインターフェース３２に行わせる。
【００３８】
電力制御部３７は、電源認識部３６により認識された電源電圧のレベルに応じて、メモリシステム１における電力制御のための動作を行う。
【００３９】
メモリインターフェース３５は、主制御部３４からの要求に応じて、不揮発性メモリ１０にアクセスする。例えば、メモリインターフェース３５は、書き込み要求に応じて不揮発性メモリ１０にデータを書き込んだり、読み出し要求に応じて不揮発性メモリ１０からデータを読み出したりする。
【００４０】
次に、通信チャネルの確立について図２を用いて説明する。図２は、通信レイヤー構造を示す図である。通信チャネルは、複数レイヤーで構成されているが、図２では、大まかに２レイヤーに分けた概念図を示す。図２では、物理レイヤーとそれ以外の上位レイヤーとに分けている。上位レイヤーは、例えば、コネクションレイヤー及びプロトコル変換レイヤーを含む。
【００４１】
ホスト１００及びメモリシステム１の通信路の確立は、次の４ステップで行われる。物理レイヤー（物理レイヤーインターフェース）は、物理レイヤーパケットを交換し、どんな通信路が作れるかを確認し合う（Ｓ１）。物理レイヤー（物理レイヤーインターフェース）は、送信側及び受信側の２者間における適正な選択肢（ケイパビリティ）を用いて物理レイヤーの通信路ＣＰ１を確立させる（Ｓ２）。通信路ＣＰ１を介して、上位レイヤー（上位レイヤーインターフェース）は、上位レイヤーパケットを交換して、パケット仕様、プロトコル仕様などを決定する（Ｓ３）。上位レイヤー（上位レイヤーインターフェース）は、上位レイヤーの通信路ＣＰ２を確立させる（Ｓ４）。これ以降、送信側及び受信側の上位レイヤー（上位レイヤーインターフェース）は、パケットを交換して互いに通信を行うことができるようになる。
【００４２】
次に、物理レイヤーの通信路ＣＰ１の確立（Ｓ１，Ｓ２）の詳細について図３〜図７を用いて説明する。図３は、物理レイヤーの起動時に全二重モードで動作可能かどうかを確認する手順を示す図である。図４は、物理レイヤーの起動時に非重複型の全二重モードで動作可能かどうかを確認する手順を示す図である。図５は、物理レイヤーの起動時に半二重モードで動作可能かどうかを確認する手順を示す図である。図６は、パケットのデータ構造例を示す図である。図７は、拡張モードへの移行シーケンスを示す図である。通常パケットがない場合、通信チャネル上は同期シンボルやアイドルシンボルで満たされるが、図３〜図５、図７では、省略し図示していない。
【００４３】
ホスト１００及びメモリシステム１の間における最初のパケット交換は、現在のモードにおいて、ホスト１００及びメモリシステム１のそれぞれにおける通信インタフェースが正しく動作できるか確認するシーケンスである。ホスト１００は、この確認（Ｓ１）の結果に応じて、ホスト１００及びメモリシステム１の間の接続を、全二重モード（図３）→非重複型の全二重モード（図４）→半二重モード（図５）と段階的にリトライさせる。各リトライは、１回の実行でもよいし、複数回の実行でもよい。
【００４４】
全二重モードのリトライは、図３に示すように行われる。図３では、互いに電磁結合されたカプラ（ＨＣ１）１２１及びカプラ（ＣＣ１）２１による通信チャネルをＣＣＨ１とし、互いに電磁結合されたカプラ（ＨＣ２）１２２及びカプラ（ＣＣ２）２２による通信チャネルをＣＣＨ２とする。
【００４５】
メモリシステム１がメモリカードである場合、タイミングｔ１より前の期間において、制御部３０は、メモリシステム１がホスト１００に装着されていないことに応じて、電源オフ状態のため通信回路（受信回路Ｒｘ，送信回路Ｔｘ）は電力を消費しない。通信回路（受信回路Ｒｘ，送信回路Ｔｘ）は、複数のカプラ２１，２２及び物理レイヤーインターフェース３１を含む。
【００４６】
メモリシステム１がメモリカードである場合、タイミングｔ１において、制御部１３０は、カード検出部１２５の検出信号ＣＤＴがＬレベルからＨレベルになったことに応じて、メモリシステム１がホスト１００に装着されたことを検出する。
【００４７】
メモリシステム１がメモリカードである場合、タイミングｔ２において、制御部１３０は、メモリシステム１がホスト１００に装着されたことを検出したことに応じて、メモリシステム１へ供給すべき電源電圧（ＶＤＤ）のレベルを第１のレベルＶ１（例えば、Ｌレベル）から第２のレベルＶ２（例えば、Ｈレベル）に変える。第２のレベルＶ２は、第１のレベルＶ１より高いレベルである。例えば、電源制御部１３６は、電圧レギュレータ（図１０参照）を動作させ、通信回路（カプラ１２１，１２２）に電源を供給する。また、電源制御部１３６は、電源端子（ＶＤＤ）１２３及び電源線ＶＬ経由で電源端子（ＶＤＤ）２３に第２のレベルＶ２の電源電圧を供給する。
【００４８】
なお、メモリシステム１がエンベディッドデバイスである場合、図３における検出信号ＣＤＴが省略されてもよい。この場合、タイミングｔ２において、制御部１３０は、ホスト１００がメモリシステム１にアクセスする必要が生じたことに応じて、メモリシステム１へ供給すべき電源電圧（ＶＤＤ）のレベルを第１のレベルＶ１（例えば、Ｌレベル）から第２のレベルＶ２（例えば、Ｈレベル）に変える。
【００４９】
タイミングｔ３において、制御部３０は、ホスト１００から供給される電源電圧のレベルが第１のレベルＶ１から第２のレベルＶ２になったことに応じて、通信回路（受信回路Ｒｘ，送信回路Ｔｘ）をオンさせ、ホスト１００からの通信待ち状態となる。
【００５０】
タイミングｔ４〜ｔ５の期間において、ホスト１００の制御部１３０は、ホスト基本情報ＨＢＩを通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０へ送信する。メモリシステム１の制御部３０は、ホスト基本情報ＨＢＩを通信チャネルＣＣＨ１経由でホスト１００の制御部１３０から受信する。
【００５１】
ホスト基本情報ＨＢＩは、ホスト１００のケイパビリティに関する情報である。例えば、ホスト基本情報ＨＢＩは、図６に示すように、ヘッダー、ホストＩＤ、ａｌｌ“０”、ＦＤ（全二重）ケイパビリティ、重複型ケイパビリティ(重複型か非重複型か)、ＣＲＣ（巡回冗長検査）コードを含む。ヘッダーは、ホスト基本情報ＨＢＩの先頭であることを示すスタートビットや、このパケットがホスト基本情報ＨＢＩであることを示す情報等を含む。ホストＩＤは、ホスト１００を識別する情報である。ａｌｌ“０”は、メモリシステム１のＩＤが不明なので、全ビットが“０”になっていることを示す。ＦＤ（全二重）ケイパビリティは、全二重通信が可能か否かを示す情報であり、例えば、全二重通信が可能である場合に“１”であり、全二重通信が不可である（半二重通信が可能である）場合に“０”である。重複型ケイパビリティは、全二重通信が重複型である場合に“１”であり、全二重通信が非重複型である場合に“０”である。ＣＲＣ（巡回冗長検査）コードは、誤り検出を行うためのコードである。
【００５２】
図３に示すタイミングｔ５において、制御部１３０は、ホスト基本情報ＨＢＩの送信を完了する。制御部３０は、ホスト基本情報ＨＢＩの受信を完了する。
【００５３】
図３に示すタイミングｔ５〜ｔ６の期間において、メモリシステム１の制御部３０は、ホスト基本情報ＨＢＩに含まれたＣＲＣコードを用いて、ＣＲＣチェックを行う(誤り検出)。ＣＲＣが正しい（ＣＲＣチェックに成功した）場合、メモリシステム１は、ＨＢＩホスト基本情報ＨＢＩの内容を確認する。ホスト基本情報ＨＢＩに含まれたＦＤ（全二重）ケイパビリティ＝１（全二重通信が可能）及び重複型ケイパビリティ＝１（重複型）を検出した場合、重複型の全二重モードでの動作確認（図３参照）を行う。一方、ＦＤ（全二重）ケイパビリティ＝１（全二重通信が可能）及び重複型ケイパビリティ＝０（非重複型）を検出した場合、重複型の全二重モードでの動作確認を経ずに、非重複型の全二重モードでの動作確認（図４参照）を行う。
【００５４】
制御部３０は、ホスト基本情報ＨＢＩに含まれたＦＤ（全二重）ケイパビリティ＝０（全二重通信が不可）を検出した場合、２段階目のリトライである非重複型の全二重モード（図４参照）を経ずに、３段階目のリトライである半二重モードのリトライ（図５参照）を実行する。
【００５５】
図３に示すタイミングｔ６〜ｔ７の期間において、メモリシステム１の制御部３０は、ＣＲＣチェックに成功した（ホスト基本情報ＨＢＩを正しく受信できた）ことに応じて、メモリシステム基本情報ＭＢＩを通信チャネルＣＣＨ２経由でホスト１００の制御部１３０へ送信する。ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩを通信チャネルＣＣＨ２経由でメモリシステム１の制御部３０から受信する。
【００５６】
なお、メモリシステム１の制御部３０は、ＣＲＣチェックに失敗（誤りを検出）した場合、応答しない。
【００５７】
メモリシステム基本情報ＭＢＩは、メモリシステム１のケイパビリティに関する情報である。例えば、メモリシステム基本情報ＭＢＩは、図６に示すように、ヘッダー、ホストＩＤ、メモリシステムＩＤ、メモリシステムケイパビリティ＆プライオリティ、ＣＲＣ（巡回冗長検査）コードを含む。ヘッダーは、メモリシステム基本情報ＭＢＩの先頭であることを示すスタートマークや、このパケットの種類がメモリシステム基本情報ＭＢＩであることを示す情報等を含む。ホストＩＤは、ホスト１００を識別する情報である。メモリシステムＩＤは、メモリシステム１を識別する情報である。メモリシステムケイパビリティ＆プライオリティは、メモリシステム１の通信に関するケイパビリティ（通信速度、通信周波数、通信プロトコル）を示す情報とそのプライオリティ（複数のケイパビリティのうちどのケイパビリティを優先すべきか）を示す情報とを含む。ＣＲＣ（巡回冗長検査）コードは、誤り検出を行うためのコードである。
【００５８】
図３に示すタイミングｔ５〜ｔ８の期間において、ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩを通信チャネルＣＣＨ２経由で受信することと並行して、テストシンボルＴＳを通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０へ送信する。メモリシステム１の制御部３０は、テストシンボルＴＳを通信チャネルＣＣＨ１経由でホスト１００の制御部１３０から受信することと並行して、メモリシステム基本情報ＭＢＩを通信チャネルＣＣＨ２経由でホスト１００の制御部１３０へ送信する。
【００５９】
これにより、ホスト１００の制御部１３０は、通信チャネルＣＣＨ１，ＣＣＨ２間の相互干渉を検査する。制御部１３０は、テストシンボルＴＳをメモリシステム基本情報ＭＢＩの受信完了まで送り続ける。テストシンボルＴＳは、電磁波や誘導による影響が出やすい変化が激しいパターンを用いる。メモリシステム基本情報ＭＢＩの受信完了(タイミングｔ７)の検出によってテストシンボルＴＳの出力を停止する(ｔ８)。
【００６０】
タイミングｔ７の直後において、ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できたか否かを判断する。例えば、ホスト１００の制御部１３０は、受信されたメモリシステム基本情報ＭＢＩに含まれたＣＲＣコードを用いて、ＣＲＣチェックを行う。ホスト１００の制御部１３０は、ＣＲＣチェックに成功した場合に、メモリシステム基本情報ＭＢＩが正しく受信できたと判断することができる。ホスト１００の制御部１３０は、ＣＲＣチェックに失敗（誤り検出）した場合、メモリシステム基本情報ＭＢＩが正しく受信できなかったと判断することができる。
【００６１】
なお、図示はしていないが、同様にホスト１００からパケットを受信するときに、メモリシステム１がテストシンボルＴＳを送り、逆方向の干渉の検査をすることもできる。図３の例では、片方向の干渉検査のみを行っている。
【００６２】
ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できた場合、以降の通信では重複型の全二重通信を採用し、通信チャネルＣＣＨ１を送信チャネル、通信チャネルＣＣＨ２を受信チャネルとして利用する。メモリシステム１の制御部３０は、メモリシステム基本情報ＭＢＩの送信が完了してから所定時間内に別のリトライの要求をホスト１００から受けなかった場合、以降の通信では重複型の全二重通信を採用し、通信チャネルＣＣＨ１を受信チャネルとして通信チャネルＣＣＨ２を送信チャネルとして利用する（Ｓ２）。
【００６３】
そして、ホスト１００の制御部１３０は、必要に応じて、図７に示すタイミングｔ３１以降のシーケンスに進む。
【００６４】
ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できない場合、相互干渉があったと判断し、２段階目のリトライである非重複型の全二重モードのリトライを実行する。
【００６５】
非重複型の全二重モードのリトライは、図４に示すように行われる。ホスト基本情報ＨＢＩのケイパビリティは、全二重モードと非重複型に設定される。非重複型の全二重モードでは、ホスト１００の制御部１３０がテストシンボルＴＳの送信を行わない。
【００６６】
すなわち、タイミングｔ１４〜ｔ１５の期間において、ホスト基本情報ＨＢＩがホスト１００の制御部１３０から通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０へ送信される。タイミングｔ１６〜ｔ１７の期間において、メモリシステム基本情報ＭＢＩがメモリシステム１の制御部３０から通信チャネルＣＣＨ２経由でホスト１００の制御部１３０へ送信される。このとき、テストシンボルＴＳの送信は行われない。
【００６７】
タイミングｔ１７の直後において、ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できたか否かを判断する。例えば、ホスト１００の制御部１３０は、受信されたメモリシステム基本情報ＭＢＩに含まれたＣＲＣコードを用いて、ＣＲＣチェックを行う。ホスト１００の制御部１３０は、ＣＲＣチェックに成功した場合に、メモリシステム基本情報ＭＢＩが正しく受信できたと判断することができる。ホスト１００の制御部１３０は、ＣＲＣチェックに失敗した場合、メモリシステム基本情報ＭＢＩが正しく受信できなかったと判断することができる。
【００６８】
ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できた場合、以降の通信では非重複型の全二重通信を採用し、通信チャネルＣＣＨ１を送信チャネルとし、通信チャネルＣＣＨ２を受信チャネルとして利用する。メモリシステム１の制御部３０は、メモリシステム基本情報ＭＢＩの送信が完了してから所定時間内に別のリトライの要求をホスト１００から受けなかった場合、以降の通信では非重複型の全二重通信を採用し、通信チャネルＣＣＨ１を受信チャネルとして通信チャネルＣＣＨ２を送信チャネルとして利用する（Ｓ２）。
【００６９】
これ以降は、全二重で複数の通信チャネルＣＣＨ１，ＣＣＨ２を使用するが、送信受信パケットは時間的にオーバーラップしないように制御する。すなわち複数の通信チャネルＣＣＨ１，ＣＣＨ２を用いた非重複型の全二重通信となっている。同時並行的に送受信可能である全二重通信（図３参照）に比べると通信の効率が低下し得るが、方向の切り替え処理に伴うオーバーヘッドがないので半二重通信よりは効率が良い。
【００７０】
そして、ホスト１００の制御部１３０は、必要に応じて、図７に示すタイミングｔ３１以降のシーケンスに進む。
【００７１】
ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できない場合、通信チャネルＣＣＨ２に不良があったと判断し、３段階目のリトライである半二重モードのリトライを実行する。
【００７２】
半二重モードのリトライは、図５に示すように行われる。ホスト基本情報ＨＢＩのケイパビリティは、半二重モードに設定される。半二重モードでは、通信チャネルＣＣＨ２がオフされる。これにより、１チャンネル分の通信回路の消費電力を低減できる。なお、図５では、通信チャネルＣＣＨ２がオフされ通信チャネルＣＣＨ１が使用される場合が例示されているが、通信チャネルＣＣＨ１がオフされ通信チャネルＣＣＨ２が使用されてもよい。
【００７３】
タイミングｔ２４〜ｔ２５の期間において、ホスト基本情報ＨＢＩがホスト１００の制御部１３０から通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０へ送信される。タイミングｔ２５〜ｔ２６の期間において、通信チャネルＣＣＨ１について通信方向をホスト１００→メモリシステム１からホスト１００←メモリシステム１へ切り替える制御が、ホスト１００の制御部１３０及びメモリシステム１の制御部３０のそれぞれにおいて行われる。タイミングｔ２６〜ｔ２７の期間において、メモリシステム基本情報ＭＢＩがメモリシステム１の制御部３０から通信チャネルＣＣＨ１経由でホスト１００の制御部１３０へ送信される。
【００７４】
タイミングｔ２７の直後において、ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できたか否かを判断する。例えば、ホスト１００の制御部１３０は、受信されたメモリシステム基本情報ＭＢＩに含まれたＣＲＣコードを用いて、ＣＲＣチェックを行う。ホスト１００の制御部１３０は、ＣＲＣチェックに成功した場合に、メモリシステム基本情報ＭＢＩが正しく受信できたと判断することができる。ホスト１００の制御部１３０は、ＣＲＣチェックに失敗した場合、メモリシステム基本情報ＭＢＩが正しく受信できなかったと判断することができる。
【００７５】
ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できた場合、以降の通信では半二重通信を採用し、通信チャネルＣＣＨ１を送受信兼用のチャネルとして利用する。メモリシステム１の制御部３０は、メモリシステム基本情報ＭＢＩの送信が完了してから所定時間内に別のリトライの要求をホスト１００から受けなかった場合、以降の通信では半二重通信を採用し、通信チャネルＣＣＨ１を受信及び送信兼用のチャネルとして利用する（Ｓ２）。
【００７６】
そして、ホスト１００の制御部１３０は、必要に応じて、図７（ｂ）に示すタイミングｔ３１以降のシーケンスに進む。
【００７７】
ホスト１００の制御部１３０は、メモリシステム基本情報ＭＢＩが正しく受信できない場合（エラー情報ＥＲＲの受信を含む）、通信チャネルＣＣＨ１に不良があったと判断し、エラーメッセージを表示する。
【００７８】
起動時のパケット交換でエラーが発生した場合、エラーパケットを送信しても受け取れない可能性が高いため、通信が確立するまでの間パケットエラーが発生しても応答を返さず、通信路が確立した後は、エラーパケットＥＲＲ(図６参照)を返すという実装例が考えられる。
【００７９】
なお、メモリシステム１は、第１の向きでホスト１００に装着可能であるとともに第１の向きと逆の第２の向きでホスト１００に装着可能であるように構成されていてもよい。メモリシステム１は、第１の向きでホスト１００に装着された際に、カプラ（ＣＣ１）２１がカプラ（ＨＣ１）１２１に対向しカプラ（ＣＣ２）２２がカプラ（ＨＣ２）１２２に対向するように位置する。カプラ（ＨＣ１）１２１及びカプラ（ＣＣ１）２１により通信チャネルＣＣＨ１（メモリシステム１の受信チャネル）が形成され、カプラ（ＨＣ２）１２２及びカプラ（ＣＣ２）２２により通信チャネルＣＣＨ２（メモリシステム１の送信チャネル）が形成される。また、メモリシステム１は、第２の向きでホスト１００に装着された際に、カプラ（ＣＣ１）２１がカプラ（ＨＣ２）１２２に対向しカプラ（ＣＣ２）２２がカプラ（ＨＣ１）１２１に対向するように位置する。カプラ（ＨＣ１）１２１及びカプラ（ＣＣ２）２２により通信チャネルＣＣＨ１’（メモリシステム１の受信チャネル）が形成され、カプラ（ＨＣ２）１２２及びカプラ（ＣＣ１）２１により通信チャネルＣＣＨ２’（メモリシステム１の送信チャネル）が形成される。この場合、メモリシステム１の制御部３０（物理レイヤーインターフェース３１）は、最初（図３のタイミングｔ４までの期間において）、カプラ（ＣＣ１）２１とカプラ（ＣＣ２）２２との両方を受信状態にしておき、最初に（タイミングｔ４において）パケットを受け取った方を受信チャネルとすることができる。
【００８０】
ここで、通信の規格は時代とともに拡張されるため、これに対応できる仕組みが必要である。通信機能を拡張可能にするための仕組みは、図７に示すように、基本情報（ホスト基本情報ＨＢＩ、メモリシステム基本情報ＭＢＩ）の交換によって制御される。なお、全二重モードのリトライ（図３参照）又は非重複型の全二重モードのリトライ（図４参照）に成功した場合（図７（ａ）に示す全二重モード）と半二重モードのリトライ（図５参照）に成功した場合（図７（ｂ）に示す半二重モード）とについて、主として共通部分を説明する。
【００８１】
図７に示すタイミングｔ３１の直前において、ホスト１００の制御部１３０は、拡張モードへ移行すべきか否か判断する。すなわち、ホスト１００の制御部１３０は、受信されたメモリシステム基本情報ＭＢＩに含まれたメモリシステム１の通信のケイパビリティ（通信速度、通信周波数、通信プロトコル）を示す情報を、ホスト１００の通信のケイパビリティを示す情報と比較する。ホスト１００の制御部１３０は、受信されたメモリシステム基本情報ＭＢＩに含まれたケイパビリティの優先度も考慮して、メモリシステム１及びホスト１００に共通したケイパビリティのうち優先度の高いケイパビリティやより高速な通信を可能にするケイパビリティを探す。
【００８２】
ホスト１００の制御部１３０は、探した結果に応じて、拡張モードへ移行すべきであると判断した場合、拡張モード用に採用する複数のケイパビリティを含むケイパビリティリストＣＬＩＳＴを作成する。ホスト１００の制御部１３０は、探した結果に応じて、一部のケイパビリティで拡張モードへ移行すべきでないと判断した場合、その一部のケイパビリティに対してデフォルトのケイパビリティを採用してケイパビリティリストＣＬＩＳＴを作成する。ケイパビリティリストＣＬＩＳＴは、固定長パケットとすることもできるが、ケイパビリティの拡張ができるように可変長パケットとして定義することもできる。
【００８３】
なお、ホスト１００は、最初にメモリシステム１のケイパビリティをメモリシステム基本情報ＭＢＩで取得する。ホスト１００のケイパビリティと照合し、採用するケイパビリティを決定しケイパビリティリストＣＬＩＳＴとしてメモリシステム１に送る。そのためホスト基本情報ＨＢＩには、ホスト１００のすべてのケイパビリティを設定する必要はない。図６に示すように、ホスト１００からメモリシステム１に送信されるホスト基本情報ＨＢＩに含ませるケイパビリティはＦＤ（全二重）ケイパビリティと重複型ケイパビリティとで十分である。これにより、ホスト基本情報ＨＢＩのパケット長を短く抑えることができる。
【００８４】
図７に示すタイミングｔ３１〜ｔ３２の期間において、ホスト１００の制御部１３０は、ケイパビリティリストＣＬＩＳＴを通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０へ送信する。メモリシステム１の制御部３０は、ケイパビリティリストＣＬＩＳＴを通信チャネルＣＣＨ１経由でホスト１００の制御部１３０から受信する。
【００８５】
タイミングｔ３２〜ｔ３３の期間において、メモリシステム１の制御部３０は、ケイパビリティリストＣＬＩＳＴに含まれた通信のケイパビリティが受付可能であるか否かを判断し、その判断結果を含む応答情報ＣＡＣＫを作成する。メモリシステム１のケイパビリティはすでにメモリシステム基本情報ＭＢＩで送っているので、ケイパビリティリストＣＬＩＳＴは両者に受付可能なケイパビリティが選ばれているはずなので、通常は受付可能であることを示す応答情報ＣＡＣＫが返される。
【００８６】
全二重モード（図７（ａ））である場合、タイミングｔ３３〜ｔ３４の期間において、メモリシステム１の制御部３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ２経由でホスト１００の制御部１３０へ送信する。ホスト１００の制御部１３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ２経由でメモリシステム１の制御部３０から受信する。
【００８７】
半二重モード（図７（ｂ））である場合、タイミングｔ３３〜ｔ３４の期間において、通信チャネルＣＣＨ１について通信方向をホスト１００→メモリシステム１からホスト１００←メモリシステム１へ切り替える制御が、ホスト１００の制御部１３０及びメモリシステム１の制御部３０のそれぞれにおいて行われる。そして、切り替える制御が完了すると、メモリシステム１の制御部３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ１経由でホスト１００の制御部１３０へ送信する。ホスト１００の制御部１３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０から受信する。
【００８８】
タイミングｔ３４において、ホスト１００の制御部１３０は、受信された応答情報ＣＡＣＫに含まれたメモリシステム１の判断結果に応じて、採用したケイパビリティがメモリシステム１により受け付けられたか否か判断する。
【００８９】
ホスト１００で採用したケイパビリティがすべてデフォルトモード用のケイパビリティである場合、又はホスト１００で採用したケイパビリティがメモリシステム１により受け付けらなかった場合、タイミングｔ３５からｔ４０までのシーケンスは省略される。
【００９０】
ホスト１００で採用したケイパビリティが拡張モード用のケイパビリティであり、且つ、採用したケイパビリティがメモリシステム１により受け付けられた場合、ホスト１００及びメモリシステム１は、拡張モードへ移行するためのタイミングｔ３５以降のシーケンスを行う。タイミングｔ３５〜ｔ４０の期間では、拡張モード切り替えシーケンスが行われる。タイミングｔ３５〜ｔ３６の期間では、切り替え準備期間としてある時間が確保されている。タイミングｔ３６〜ｔ４０の期間では、拡張モード切り替え後の確認シーケンスが行われる。タイミングｔ３６〜ｔ４０の期間では、ホスト１００はケイパビリティＣＬＩＳＴを送り応答情報ＣＡＣＫを正しく受信できたことで拡張モードへの切り替えが正しく動作したことを確認する。応答情報ＣＡＣＫのＣＲＣチェックに成功すれば（拡張モードの切り替えが正しく動作したことを確認できれば）、タイミングｔ４０以降では、上位パケットの通信が拡張モードで行われる。
【００９１】
タイミングｔ３５において、ホスト１００の制御部１３０は、拡張モードへ移行すべきことを通知するため、メモリシステム１に供給すべき電源電圧のレベルを第２のレベルＶ２から第３のレベルＶ３に変更する。第３のレベルＶ３は、第１のレベルＶ１及び第２のレベルＶ２の間のレベルであり、例えばＬレベルとＨレベルとの中間（Ｍ：Ｍｉｄｄｌｅ）レベルである。
【００９２】
タイミングｔ３６において、ホスト１００の制御部１３０は、タイミングｔ３５から所定期間以上が経過したことに応じて、メモリシステム１に供給すべき電源電圧のレベルを第３のレベルＶ３から第２のレベルＶ２に戻す。メモリシステム１の制御部３０は、電源電圧（ＶＤＤ）の波形におけるタイミングｔ３６の立ち上がりエッジを、拡張モードへの移行を指示するトリガーとして認識できる。メモリシステム１の制御部３０は、拡張モードへの移行を指示するトリガーに応じて、拡張モードへの移行を待機する状態になる。
【００９３】
図７に示すタイミングｔ３７〜ｔ３８の期間において、ホスト１００の制御部１３０は、確認のために、タイミングｔ３１〜ｔ３２に送信したものと同じケイパビリティリストＣＬＩＳＴを通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０へ送信する。メモリシステム１の制御部３０は、ケイパビリティリストＣＬＩＳＴを通信チャネルＣＣＨ１経由でホスト１００の制御部１３０から受信する。
【００９４】
タイミングｔ３８〜ｔ３９の期間において、メモリシステム１の制御部３０は、ケイパビリティリストＣＬＩＳＴに含まれた通信のケイパビリティが受付可能であるか否かを判断し、その判断結果を含む応答情報ＣＡＣＫを作成し送信する。メモリシステム１の制御部３０は、通信環境の変化等がない限り、タイミングｔ３２〜ｔ３３で作成したものと同様の応答情報ＣＡＣＫを送信する。すなわち、メモリシステム１の制御部３０は、ケイパビリティリストＣＬＩＳＴに含まれた通信のケイパビリティが受付可能である旨の情報を含む応答情報ＣＡＣＫを送信する。
【００９５】
全二重モード（図７（ａ））である場合、タイミングｔ３９〜ｔ４０の期間において、メモリシステム１の制御部３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ２経由でホスト１００の制御部１３０へ送信する。ホスト１００の制御部１３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ２経由でメモリシステム１の制御部３０から受信する。
【００９６】
半二重モード（図７（ｂ））である場合、タイミングｔ３９〜ｔ４０の期間において、通信チャネルＣＣＨ１について通信方向をホスト１００→メモリシステム１からホスト１００←メモリシステム１へ切り替える制御が、ホスト１００の制御部１３０及びメモリシステム１の制御部３０のそれぞれにおいて行われる。そして、切り替える制御が完了すると、メモリシステム１の制御部３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ１経由でホスト１００の制御部１３０へ送信する。ホスト１００の制御部１３０は、応答情報ＣＡＣＫを通信チャネルＣＣＨ１経由でメモリシステム１の制御部３０から受信する。
【００９７】
そして、メモリシステム１の制御部３０は、電源電圧のレベルを第３のレベルＶ３になったら(ｔ３５)、メモリシステム１の通信動作のモードをケイパビリティリストＣＬＩＳＴに従った拡張モードへの移行準備を開始し、電源電圧のレベルが第２のレベルＶ２に戻ったら(ｔ３６)、拡張モードに移行して通信を開始する。ホスト１００の制御部１３０は、電源電圧のレベルを第３のレベルＶ３から第２のレベルＶ２に戻ったら(ｔ３６)、ホスト１００の通信動作のモードをケイパビリティリストＣＬＩＳＴに従った拡張モードに移行して通信を開始する。例えば無線周波数の変更、通信速度の変更、上位レイヤープロトコルの変更などが可能である。
【００９８】
これにより、全二重モード（図７（ａ））である場合、ホスト１００の制御部１３０は、拡張モードに従った全二重通信の通信チャネルＣＣＨ１，ＣＣＨ２を確立する。メモリシステム１の制御部３０は、通信チャネルＣＣＨ１を拡張モードに従った受信チャネルとして通信チャネルＣＣＨ２を拡張モードに従った送信チャネルとしてそれぞれ確立する（Ｓ２’）。
【００９９】
半二重モード（図７（ｂ））である場合、ホスト１００の制御部１３０は、拡張モードに従った半二重通信の通信チャネルＣＣＨ１を確立する。メモリシステム１の制御部３０は、通信チャネルＣＣＨ１を拡張モードに従った受信及び送信兼用のチャネルとして確立する（Ｓ２’）。
【０１００】
以上のように、第１の実施形態では、メモリシステム１がホスト１００に装着された際に、メモリシステム１において、電源端子（ＶＤＤ）２３にホスト１００の電源線ＶＬが接続され電源が供給され、複数のカプラ２１，２２のそれぞれがホスト１００のカプラと電磁結合される。制御部３０は、複数のカプラ２１，２２を介してホスト１００との間で互いに独立した受信チャネル及び送信チャネルを確立可能である。これにより、メモリシステム１とホスト１００との間のＰ２Ｐ接続で電磁結合を用いた近接無線通信を全二重通信で行うことができるので、通信路の物理特性の影響を抑制でき、通信方向の切り替えの制御を行わずに通信できる。この結果、メモリシステム１及びホスト１００の間におけるデータ転送速度を容易に高速化できる。
【０１０１】
また、第１の実施形態では、メモリシステム１とホスト１００との間の通信は搬送波を用いない近接無線通信で行うため、送信側及び受信側のそれぞれに定常的に電力消費することがなく、送信側及び受信側が互いに所定の近接距離内にないときに２次側（受信側）でエネルギーが消費されにくいので、メモリシステム１を容易に低消費電力化できる。
【０１０２】
また、第１の実施形態では、各カプラ２１，２２，１２１，１２２は、互いに電磁結合されるカプラの複数の組の間における通信の干渉が抑制されるように構成されている。例えば、カプラ（ＣＣ１）２１及びカプラ（ＣＣ２）２２は、コネクタ２０において所定の近接距離以上離すように配されている。カプラ（ＨＣ１）１２１及びカプラ（ＨＣ２）１２２は、コネクタ１２０において所定の近接距離以上離れるように配されている。例えば、複数のカプラ２１，２２は、それぞれ指向性を有し、複数のカプラ１２１，１２２は、それぞれ指向性を有する。例えば、カプラ（ＣＣ１）２１及びカプラ（ＨＣ１）１２１で通信する電磁波（ＲＦ信号）の周波数とカプラ（ＣＣ２）２２及びカプラ（ＨＣ２）１２２で通信する電磁波（ＲＦ信号）の周波数とを互いに異なるものとする。これにより、互いに電磁結合されるカプラの複数の組により複数の通信チャネルを確立することができ、複数の通信チャネル間の干渉を少なくできるので、通信路を容易に全二重化ができる。
【０１０３】
また、第１の実施形態では、メモリシステム１の制御部３０は、ホスト１００から供給される電源電圧のレベルが第１のレベルＶ１（Ｌレベル）から第２のレベルＶ２（Ｈレベル）になったことに応じて、ホスト１００のケイパビリティに関するホスト基本情報ＨＢＩとテストシンボルＴＳとを第１の通信チャネルでホスト１００から順次に受信する。メモリシステム１の制御部３０は、テストシンボルＴＳが第１の通信チャネルで受信されている期間にメモリシステム１のケイパビリティに関するメモリシステム基本情報ＭＢＩを第２の通信チャネルでホスト１００へ送信する。そして、メモリシステム１の制御部３０は、ホスト基本情報ＨＢＩを正しく受信できたことに応じて、第１の通信チャネルを受信チャネルとして第２の通信チャネルを送信チャネルとしてそれぞれ設定する。これにより、受信チャネル及び送信チャネルの間における相互干渉の検査を行うことができ、受信チャネル及び送信チャネルの間における相互干渉のレベルが許容範囲内に収まっている場合に、メモリシステム１及びホスト１００の間における通信路を全二重モードで確立できる。
【０１０４】
また、第１の実施形態では、メモリシステム１の制御部３０は、メモリシステム基本情報ＭＢＩに含まれたケイパビリティのうちホスト１００が採用するケイパビリティに関するケイパビリティリストＣＬＩＳＴを第１の通信チャネルでホスト１００から受信した場合、メモリシステム１がケイパビリティリストＣＬＩＳＴを受け付けたことを示す応答情報ＣＡＣＫを第２の通信チャネルでホスト１００へ送信する。メモリシステム１の制御部３０は、ホスト１００から供給される電源電圧のレベルが第２のレベルＶ２（Ｈレベル）から第３のレベルＶ３（Ｍレベル）になって再び第２のレベルＶ２（Ｈレベル）に戻ったことに応じて、メモリシステム１の通信動作のモードをケイパビリティリストＣＬＩＳＴに従った拡張モードに移行させる。メモリシステム１の制御部３０は、ケイパビリティリストＣＬＩＳＴを第１の通信チャネルでホスト１００から受信した場合、応答情報ＣＡＣＫを第２の通信チャネルでホスト１００へ送信することにより、第１の通信チャネルを拡張モードに従った受信チャネルとして第２の通信チャネルを拡張モードに従った送信チャネルとしてそれぞれ確立する。これにより、通信の規格が拡張された場合に、メモリシステム１及びホスト１００の間における通信路の通信機能を容易に拡張できる。
【０１０５】
（第２の実施形態）
次に、第２の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１０６】
メモリシステム１とホスト１００との間の通信は、近接無線通信で行うため、低消費電力化が容易である。第２の実施形態では、この低消費電力化をさらにおし進めるための通信方式の工夫について説明する。
【０１０７】
メモリシステム１及びホスト１００の間において、上位レイヤーの通信は、デフォルトの上位レイヤーの通信プロトコルを用いて、上位レイヤーパケットを交換することで行われる。通信プロトコルは、後で変更することができる。
【０１０８】
例えば、図８において、「ＨｔｏＭ」は、ホスト１００からメモリシステム１に送られる上位レイヤーパケットを示し、「ＭｔｏＨ」は、メモリシステム１からホスト１００に送られる上位レイヤーパケットを示す。図８は、パワーセービングモードへの移行シーケンス及びパワーセービングモードからの復帰シーケンスを示す図である。図８に示すように、ホスト１００が上位レイヤーパケットをメモリシステム１に送信することでトランンザクション処理は開始され、メモリシステム１からホスト１００にトランザクション処理の完了が通知されてトランンザクション処理は終了する。トランザクションの処理中はホスト１００とメモリシステム１とは動作状態にある。
【０１０９】
一方、トランンザクション処理が行われない場合、メモリシステム１をパワーセービングモードへ移行させれば、メモリシステム１における一部の回路を休止でき、メモリシステム１の更なる低消費電力化が期待できる。パワーセービングモードへの移行タイミングは、トランンザクション処理を制御しているホスト１００の上位レイヤー（上位レイヤーインターフェース１３２）によって判断できる。
【０１１０】
ホスト１００の制御部１３０は、しばらくメモリシステム１を使う予定がない場合などは、通信チャネルを切断して、メモリシステム１をパワーセービングモードに移行させる。このとき、ホスト１００の制御部１３０は、電源電圧のレベルを第２のレベルＶ２から第３のレベルＶ３に変更することで、通信チャネルの切断と並行してパワーセービングモードへの移行をメモリシステム１に指示でき、通信のプロトコルを簡素化できる。
【０１１１】
例えば、図８に示すように、タイミングｔ５１において、ホスト１００の制御部１３０（上位レイヤーインターフェース１３２）は、トランザクション終了を認識し、しばらくメモリシステム１を使用しないと判断した場合を考える。タイミングｔ５１の直前の「ＭｔｏＨ」パケットには、メモリシステム１の動作停止が可能であるという情報が含まれている。この情報に基づいて、ホスト１００の制御部１３０は、メモリシステム１をパワーセービングモードに移行することが可能と判断する。
【０１１２】
タイミングｔ５２において、ホスト１００の制御部１３０（電源制御部１３６）は、メモリシステム１に供給すべき電源電圧のレベルを第２のレベルＶ２（Ｈレベル）から第３のレベルＶ３（Ｍレベル）に落とすことで、ホスト１００及びメモリシステム１を共にパワーセービングモードに移行させる。
【０１１３】
タイミングｔ５３の直前において、ホスト１００（上位レイヤーインターフェース１３２）は、再びメモリシステム１を使用する状況になったとする。
【０１１４】
これに応じ、タイミングｔ５３において、ホスト１００の制御部１３０（電源制御部１３６）は、メモリシステム１に供給すべき電源電圧のレベルを第３のレベルＶ３（Ｍレベル）から第２のレベルＶ２（Ｈレベル）に戻すことで、ホスト１００及びメモリシステム１を共に元のモード（拡張モード又はデフォルトモード）に移行させる。
【０１１５】
その後、図７に示すタイミングｔ３７〜ｔ４０と同様のシーケンスが行われて、拡張モードに従った通信チャネルが再び確立される。拡張モードの切り替えとパワーセービングモードからの復帰は電源電圧のレベルを第３のレベルＶ３から第２のレベルＶ２にすることで行われるが、図７に示すタイミングｔ３７〜ｔ４０と同じシーケンスにすることにより仕様の統一をはかっている。ただしパワーセービングモードからの復帰において必ずしも同じシーケンスにする必要はなく、別なパケットをやりとりするか、タイミングｔ３７〜ｔ４０のシーケンスを省略しても良い。
【０１１６】
このように、タイミングｔ５２〜ｔ５３の期間においてメモリシステム１に第３のレベルＶ３（Ｍレベル）の電源電圧（ＶＤＤ（Ｍ））が印加されているので、タイミングｔ５３以降において、メモリシステム１は、上位レイヤーパケットが交換できる状態にすばやく復帰することができる。また、メモリシステム１は、パワーセービングモードにおいて、第３のレベルＶ３（Ｍレベル）の電源電圧（ＶＤＤ（Ｍ））に応じて動作を継続している内部回路を用いてステートや情報を保持しておくことができる。
【０１１７】
以上のように、第２の実施形態では、メモリシステム１の制御部３０は、受信チャネル及び送信チャネルをそれぞれ確立した後において、ホスト１００から電源端子２３を介して供給される電源電圧のレベルが第２のレベルＶ２（Ｈレベル）から第３のレベルＶ３（Ｍレベル）になったことに応じて、メモリシステム１の通信動作のモードを拡張モードからパワーセービングモードに移行させる。これにより、パワーセービングモードにおいてメモリシステム１における一部の回路を休止でき、メモリシステム１をさらに低消費電力化できる。また、通信チャネルを用いずにパワーセービングモードへの移行をメモリシステム１に指示できるので、通信チャネルの切断と並行してパワーセービングモードへの移行をメモリシステム１に指示でき、通信のプロトコルを簡素化できる。
【０１１８】
また、第２の実施形態では、メモリシステム１の制御部３０は、ホスト１００から電源端子２３を介して供給される電源電圧のレベルが第３のレベルＶ３から第２のレベルＶ２に戻ったことに応じて、メモリシステム１の通信動作のモードをパワーセービングモードから拡張モードに復帰させる。これにより、通信チャネルを用いずにパワーセービングモードからの復帰をメモリシステム１に指示できるので、通信チャネルの再開と並行してパワーセービングモードからの復帰をメモリシステム１に指示でき、通信のプロトコルを簡素化できる。
【０１１９】
なお、パワーセービングモードから元のモード（拡張モード又はデフォルトモード）への復帰は、図９に示すように、メモリシステム１からホスト１００へ要求されてもよい。この動作をウェイクアップと呼ぶ。図９は、パワーセービングモードへの移行シーケンス及びパワーセービングモードからの復帰シーケンスを示す図である。
【０１２０】
タイミングｔ５１の直前の「ＭｔｏＨ」パケットには、メモリシステム１がウェイクアップを行うかどうかのケイパビリティ情報が含まれていてもよい。ウェイクアップを行う場合、パワーセービングモードに移行した後ホスト１００は、全二重モードでは、通信チャネルＣＣＨ２を、半二重モードでは通信チャネルＣＣＨ１を受信チャネルとしてトリガー信号を検出できる状態にしておく。
【０１２１】
例えば、図９に示すように、タイミングｔ５４の直前において、メモリシステム１にイベントが発生し、メモリシステム１の制御部３０は、ホスト１００に処理を要求するため通信を再開する必要が生じたと判断する。
【０１２２】
タイミングｔ５４〜ｔ５５の期間において、メモリシステム１の制御部３０は、通信チャネル（全二重モードにおける通信チャネルＣＣＨ２、又は半二重モードにおける通信チャネルＣＣＨ１）を用いてトリガー信号Ｔｒｉｇｇｅｒをホスト１００に送信する。トリガー信号Ｔｒｉｇｇｅｒには電磁的な変動を用いることができる。したがって、パケットのような情報を認識する必要はなく、微弱な電磁的エネルギーをメモリシステム１の送信回路から発し、ホスト１００の受信回路がそれを検出する。例えば、特定の周波数を用いるか、ある時間以上のトリガー信号Ｔｒｉｇｇｅｒを送信することでノイズによる磁気変動を識別して除外することができる。イベント送受信には、第２のレベルＶ２の電源電圧（ＶＤＤ（Ｈ））は必要でなく、第３のレベルＶ３の電源電圧（ＶＤＤ（Ｍ））で動作するようになっている。例えば、メモリシステム１は、第２のレベルＶ２の電源電圧（ＶＤＤ（Ｈ））を検出するまでトリガー信号Ｔｒｉｇｇｅｒを出し続ける。
【０１２３】
トリガー信号Ｔｒｉｇｇｅｒを発生する可能性のあるメモリシステム１に対して、ホスト１００は、第３のレベルＶ３の電源電圧（ＶＤＤ（Ｍ））を印加している間、微弱な電磁的変動を検出する回路を動作させておく必要があるが、動作するのは一部の回路だけである。このため、ポーリングによるイベント検出方法に比べ、大幅な低消費電力化が可能である。
【０１２４】
トリガー信号Ｔｒｉｇｇｅｒを受信したことに応じて、タイミングｔ５３において、ホスト１００の制御部１３０（電源制御部１３６）は、メモリシステム１に供給すべき電源電圧のレベルを第３のレベルＶ３（Ｍレベル）から第２のレベルＶ２（Ｈレベル）に戻すことで、ホスト１００及びメモリシステム１を共に元のモード（拡張モード又はデフォルトモード）に移行させる。
【０１２５】
タイミングｔ５５において、メモリシステム１は、第２のレベルＶ２の電源電圧（ＶＤＤ（Ｈ））を検出したことに応じて、トリガー信号Ｔｒｉｇｇｅｒの送信を終了する。
【０１２６】
その後、図７に示すタイミングｔ３７〜ｔ４０と同様のシーケンスが行われて、拡張モードに従った通信チャネルが再び確立される。
【０１２７】
図９に示すパケットＰＡＣ１は、どんなイベントが発生したかをメモリシステム１に問い合わせるパケットである。パケットＰＡＣ２は、ホスト１００がイベント処理に必要な情報をメモリシステム１から提供するパケットである。トリガー信号Ｔｒｉｇｇｅｒは非動作中にホスト１００にイベントを伝える手段であるが、動作中はメモリシステム１からホスト１００に送る上位レイヤーパケットにイベント情報を含めておくことで、イベントの発生をホスト１００に通知することができる。
【０１２８】
このように、メモリシステム１の制御部３０は、ホスト１００から電源端子２３を介して供給される電源電圧のレベルが第３のレベルＶ３である期間においてトリガー信号Ｔｒｉｇｇｅｒを第２の通信チャネルでホスト１００へ送信する。メモリシステム１の制御部３０は、トリガー信号Ｔｒｉｇｇｅｒに応じてホスト１００から電源端子２３を介して供給される電源電圧のレベルが第３のレベルＶ３から第２のレベルＶ２に戻ったことに応じて、メモリシステム１の通信動作のモードをパワーセービングモードから拡張モードに復帰させる。これにより、パワーセービングモードから元のモード（拡張モード又はデフォルトモード）への復帰をメモリシステム１からホスト１００へ要求することができる。
【０１２９】
（第３の実施形態）
次に、第３の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１３０】
メモリシステム１とホスト１００との間の通信は、近接無線通信で行うため、低消費電力化が容易である。第３の実施形態では、この低消費電力化をさらにおし進めるための構成の工夫について説明する。
【０１３１】
メモリシステム１の電源電力は、ホスト１００からメモリシステム１に供給する。そのため、ホスト１００は、メモリシステム１に供給すべき電源電圧のレベルを利用して、メモリシステム１の消費電力制御を行うことができる。
【０１３２】
メモリシステム１の電源端子（ＶＤＤ）２３の電圧は、ホスト１００から供給され、グランド端子（ＧＮＤ）２４の電圧であるＧＮＤレベルを基準として、第１のレベルＶ１、第３のレベルＶ３、及び第２のレベルＶ２の３つのレベルを取り得る。第１のレベルＶ１は、例えばＬレベル（≒ＧＮＤレベル）である。第２のレベルＶ２は、第１のレベルＶ１及び第３のレベルＶ３のいずれよりも高いレベルであり、例えばＨレベルである。第３のレベルＶ３は、第１のレベルＶ１及び第２のレベルＶ２の間のレベルであり、例えばＭレベルである。
【０１３３】
ホスト１００において、電源制御部１３６は、例えば図１０に示すように、電源回路１３６ａ、電圧レギュレータ（ＨＶＲ１）１３６ｂ、電圧レギュレータ（ＨＶＲ２）１３６ｃ、及びパワースイッチ１３６ｄを有する。図１０は、電力制御のための構成を示す図である。電源回路１３６ａ（例えば、バッテリー、又は商用交流電源を直流電圧に変換するコンバータ）は、電源電圧を発生させて電圧レギュレータ（ＨＶＲ１）１３６ｂ及び電圧レギュレータ（ＨＶＲ２）１３６ｃにそれぞれ供給する。電圧レギュレータ（ＨＶＲ１）１３６ｂは、電源回路１３６ａから供給された電源電圧のレベルを調整して第２のレベルＶ２の電源電圧（ＶＤＤ（Ｈ））を生成し、生成された電源電圧（ＶＤＤ（Ｈ））をパワースイッチ１３６ｄへ供給する。電源回路１３６ａの出力電圧が安定化された第２のレベルＶ２（ＶＤＤ（Ｈ））である場合、電圧レギュレータ（ＨＶＲ１）１３６ｂは不要となる場合もある。電圧レギュレータ（ＨＶＲ２）１３６ｃは、電源回路１３６ａから供給された電源電圧のレベルを調整して第３のレベルＶ３の電源電圧（ＶＤＤ（Ｍ））を生成し、生成された電源電圧（ＶＤＤ（Ｍ））をパワースイッチ１３６ｄへ供給する。グランド電位１３６ｅは、第１のレベルＶ１の電源電圧（ＶＤＤ（Ｌ））をパワースイッチ１３６ｄへ供給する。パワースイッチ１３６ｄは、主制御部１３４による制御に従い、第１のレベルＶ１、第３のレベルＶ３、及び第２のレベルＶ２の電源電圧のいずれかを選択して電源端子（ＶＤＤ）１２３及び電源線ＶＬ経由でメモリシステム１の電源端子（ＶＤＤ）２３へ供給する。
【０１３４】
メモリシステム１は、内部回路ＩＮＣ１及び内部回路ＩＮＣ２を有する。内部回路ＩＮＣ１は、パワーセービングモードにおいても継続動作する回路（Ｒｕｎｎｉｎｇ  Ｃｉｒｃｕｉｔ）であり、例えば、物理レイヤーインターフェース３１及び通信制御部３３（図１参照）などの通信回路を含む。内部回路ＩＮＣ２は、パワーセービングモードにおいて休止する回路（Ｉｎｔｅｒｍｉｔｔｅｎｔ  Ｃｉｒｃｕｉｔ）であり、例えば、メモリインターフェース３５（図１参照）などを含む。
【０１３５】
電源認識部３６は、電源端子２３及びグランド端子２４を介して、ホスト１００から供給された電源電圧のレベルを認識する。電源認識部３６は、電圧識別器３６ａを有する。電圧識別器３６ａは、第１の基準レベルＶｒｅｆ１と第２の基準レベルＶｒｅｆ２とを用いて、ホスト１００から電源端子（ＶＤＤ）２３を介して供給される電源電圧のレベルを識別する。第２の基準レベルＶｒｅｆ２は、第１の基準レベルＶｒｅｆ１より高い基準レベルである。例えば、Ｖ１（Ｌレベル）＜Ｖｒｅｆ１＜Ｖ３（Ｍレベル）＜Ｖｒｅｆ２＜Ｖ２（Ｈレベル）となるように、第１の基準レベルＶｒｅｆ１及び第２の基準レベルＶｒｅｆ２を設定できる。
【０１３６】
電圧識別器３６ａは、ホスト１００から供給される電源電圧のレベルが第１の基準レベルＶｒｅｆ１未満である（例えば、Ｖ１（Ｌレベル）である）場合、制御信号ＶＣ１＝０、制御信号ＶＣ２＝０を出力する。電圧識別器３６ａは、ホスト１００から供給される電源電圧のレベルが第１の基準レベルＶｒｅｆ１以上第２の基準レベルＶｒｅｆ２未満である（例えば、Ｖ３（Ｍレベル）である）場合、制御信号ＶＣ１＝１、制御信号ＶＣ２＝０を出力する。電圧識別器３６ａは、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２以上である（例えば、Ｖ２（Ｈレベル）である）場合、制御信号ＶＣ１＝１、制御信号ＶＣ２＝１を出力する。
【０１３７】
電力制御部３７は、電源認識部３６により認識された電源電圧のレベルに応じて、メモリシステム１における電力制御のための動作を行う。電力制御部３７は、電圧レギュレータ（ＣＶＲ１）３７ａ及び電圧レギュレータ（ＣＶＲ２）３７ｂを有する。
【０１３８】
電圧レギュレータ（ＣＶＲ１）３７ａは、ホスト１００から供給される電源電圧のレベルが第１の基準レベルＶｒｅｆ１以上である場合に第１の内部電圧ＶＤＤＣ１を発生させて内部回路ＩＮＣ１及び内部回路ＩＮＣ２にそれぞれ供給する。第１の内部電圧ＶＤＤＣ１は、パワーセービングモードで動作する回路や情報を保持するレジスタ・メモリに使用される。電圧レギュレータ（ＣＶＲ１）３７ａは、ホスト１００から供給される電源電圧のレベルが第１の基準レベルＶｒｅｆ１未満である場合に動作を停止する。電圧レギュレータ（ＣＶＲ１）３７ａは、電圧識別器３６ａから制御信号ＶＣ１を受ける。電圧レギュレータ（ＣＶＲ１）３７ａは、制御信号ＶＣ１＝１である場合に第１の内部電圧ＶＤＤＣ１を発生させて内部回路ＩＮＣ１及び内部回路ＩＮＣ２にそれぞれ供給し、制御信号ＶＣ１＝０である場合に動作を停止する。すなわち、電圧レギュレータ（ＣＶＲ１）３７ａは、制御信号ＶＣ１を介して電圧識別器３６ａによりオン・オフ制御される。
【０１３９】
電圧レギュレータ（ＣＶＲ２）３７ｂは、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２以上である場合に第２の内部電圧ＶＤＤＣ２を発生させて内部回路ＩＮＣ２に供給する。第２の内部電圧ＶＤＤＣ２は、第１の内部電圧ＶＤＤＣ１より高い内部電圧である。電圧レギュレータ（ＣＶＲ２）３７ｂは、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２未満である場合に動作を停止する。電圧レギュレータ（ＣＶＲ２）３７ｂは、電圧識別器３６ａから制御信号ＶＣ２を受ける。電圧レギュレータ（ＣＶＲ２）３７ｂは、制御信号ＶＣ２＝１である場合に第２の内部電圧ＶＤＤＣ２を発生させて内部回路ＩＮＣ２に供給し、制御信号ＶＣ２＝０である場合に動作を停止する。すなわち、電圧レギュレータ（ＣＶＲ２）３７ｂは、制御信号ＶＣ２を介して電圧識別器３６ａによりオン・オフ制御される。
【０１４０】
内部回路ＩＮＣ１は、電圧レギュレータ（ＣＶＲ１）３７ａから第１の内部電圧ＶＤＤＣ１が供給された場合に、第１の内部電圧ＶＤＤＣ１を用いて動作し、例えば通信チャネルを確立するための制御を行う。
【０１４１】
ホスト１００から供給される電源電圧のレベルが第３のレベルＶ３（Ｍレベル）でありパワーセービングモードへ移行している期間において、内部回路ＩＮＣ１は、第１の内部電圧ＶＤＤＣ１を用いて動作する。制御信号ＶＣ２信号により、動作モード(ＶＣ２＝１)かパワーセービングモード(ＶＣ２＝０)かを制御する。ただし、内部回路ＩＮＣ１では、その全ブロックが常に動作しているわけではなく、動作していない一部のブロックＩＮＣ１ａを休止させることができる。そのため、内部回路ＩＮＣ１は、電圧識別器３６ａの制御信号ＶＣ２を受けて、制御信号ＶＣ２＝０の場合にブロックＩＮＣ１ａを休止させ、制御信号ＶＣ２＝１の場合にブロックＩＮＣ１ａを動作させるように構成されていてもよい。例えば、内部回路ＩＮＣ１は、制御信号ＶＣ２＝０の場合（休止中）に通信の開始を検出する回路のみが動作を継続し、他は止めておくことができる。内部回路ＩＮＣ１は、制御信号ＶＣ２＝１の場合に通信の接続状態を維持し、ＶＣ２＝０の場合に接続を遮断して待機状態（通信開始の検出ができる状態）となることができる。これにより、内部回路ＩＮＣ１における消費電力を低減できる。
【０１４２】
内部回路ＩＮＣ２は、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２以上である場合に第２の内部電圧ＶＤＤＣ２を用いて動作し、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２未満である場合に動作を休止する。
【０１４３】
ホスト１００から供給される電源電圧のレベルが第３のレベルＶ３（Ｍレベル）でありパワーセービングモードへ移行している期間において、内部回路ＩＮＣ２には第２の内部電圧ＶＤＤＣ２が供給されないので、内部回路ＩＮＣ２は休止してスリープ状態になる。これにより、内部回路ＩＮＣ２における消費電力を低減できる。
【０１４４】
このとき、内部回路ＩＮＣ２内の記憶回路ＩＮＣ２ａ（例えば、揮発性メモリ又はフリップフロップ）は、第１の内部電圧ＶＤＤＣ１をバックアップ電源として動作し、内部回路ＩＮＣ２のステートや情報を保持することができる。
【０１４５】
以上のように、第３の実施形態では、メモリシステム１において、電圧識別器３６ａが、第１の基準レベルＶｒｅｆ１と第２の基準レベルＶｒｅｆ２とを用いて、ホスト１００から電源端子２３を介して供給される電源電圧のレベルを識別する。電圧レギュレータ（ＣＶＲ１）３７ａは、ホスト１００から供給される電源電圧のレベルが第１の基準レベルＶｒｅｆ１以上である場合に第１の内部電圧ＶＤＤＣ１を発生させ、ホスト１００から供給される電源電圧のレベルが第１の基準レベルＶｒｅｆ１未満である場合に動作を停止する。電圧レギュレータ（ＣＶＲ２）３７ｂは、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２以上である場合に第１の内部電圧ＶＤＤＣ１より高い第２の内部電圧ＶＤＤＣ２を発生させ、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２未満である場合に動作を停止する。内部回路ＩＮＣ１は、ホスト１００から供給される電源電圧のレベルが第１の基準レベルＶｒｅｆ１以上である場合に第１の内部電圧ＶＤＤＣ１を用いて動作し、通信チャネルを確立するための制御を行う。内部回路ＩＮＣ２は、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２以上である場合に第２の内部電圧ＶＤＤＣ２を用いて動作し、ホスト１００から供給される電源電圧のレベルが第２の基準レベルＶｒｅｆ２未満である場合に動作を休止する。これにより、パワーセービングモードへ移行している期間において、メモリシステム１内で動作していない部分及び動作させる必要のない部分を休止させることができ、メモリシステム１の消費電力をさらに低減できる。
【０１４６】
（第４の実施形態）
次に、第４の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１４７】
メモリシステム１とホスト１００との間の通信は近接無線通信で行うため、有線接続を用いた通信に比べて、メモリシステム１とホスト１００との間の接続の自由度を向上させやすい。第４の実施形態では、メモリシステム１がメモリカードである場合におけるメモリシステム１とホスト１００との間の接続の構成の工夫について説明する。
【０１４８】
メモリシステム１とホスト１００とは、複数のカプラ２１，２２及び複数のカプラ１２１，１２２（図１参照）により複数の通信チャネルＣＣＨ１，ＣＣＨ２（図３参照）を確立可能である。すなわち、メモリシステム１及びホスト１００は、複数の通信チャネルを持つので、複数のカプラを対称配置させやすい。また、メモリシステム１とホスト１００との間の通信は近接無線通信で行うため、物理接続する端子数を少なくできる。これにより、メモリシステム１がメモリカードである場合、メモリシステム１は、第１の向きでホスト１００に装着可能であるとともに第１の向きと逆の第２の向きでホスト１００に装着可能（逆挿し可能）であるように構成することができる。これに伴い、第１の向きと第２の向きとを区別するための切り欠きを設ける必要がないので、メモリシステム１（メモリカード）の外観形状を対称形にできる。
【０１４９】
例えば図１１に示すように、メモリシステム１（メモリカード）の外観形状は、軸ＡＸに関して１８０度回転対称に構成されている。図１１は、メモリシステム１（メモリカード）の構成を示す図である。軸ＡＸは、メモリシステム１（メモリカード）がホスト１００のカードスロットに挿入される際におけるメモリシステム１の挿入方向に沿った軸である。
【０１５０】
メモリシステム１には、カプラ（ＣＣ１）２１、カプラ（ＣＣ２）２２が設けられている。複数のカプラ２１，２２は、メモリシステム１がホスト１００に挿入された際におけるホスト１００側の位置に配置されている。複数のカプラ２１，２２は、軸ＡＸに関して、互いに１８０度回転対称な位置に配されている。例えば、複数のカプラ２１，２２は、軸ＡＸを含みメモリシステム１（メモリカード）のケースにおける第１の主面１ａに略平行な平面内において、軸ＡＸに対して線対称な位置に配置されている。
【０１５１】
また、メモリシステム１には、カプラ（ＣＣ３）２６がさらに設けられていてもよい。カプラ２６は、メモリシステム１がホスト１００に挿入された際におけるホスト１００と反対側の位置に配置されている。カプラ２６は、ホスト１００と異なる第２のホスト２００のカプラ２２６（図１４（ａ）参照）と電磁結合されるべきカプラである。
【０１５２】
また、メモリシステム１には、複数の電源端子２３−１，２３−２及び複数のグランド端子２４−１，２４−２が設けられている。複数の電源端子２３−１，２３−２は、軸ＡＸに関して、互いに１８０度回転対称な位置に配されている。例えば、複数の電源端子２３−１，２３−２は、それぞれ、メモリシステム１（メモリカード）のケースにおける第１の主面１ａ及び第２の主面１ｂ上に配置されている。なお、複数の電源端子２３−１，２３−２は、協働して電源端子２３（図１参照）として機能する。
【０１５３】
複数のグランド端子２４−１，２４−２は、軸ＡＸに関して、互いに１８０度回転対称な位置に配されている。例えば、複数のグランド端子２４−１，２４−２は、それぞれ、メモリシステム１（メモリカード）のケースにおける第１の側面１ｃ及び第２の側面１ｄ上に配置されている。なお、複数のグランド端子２４−１，２４−２は、協働してグランド端子２４（図１参照）として機能する。
【０１５４】
例えば図１２に示すように、ホスト１００におけるメモリシステム１が挿入されるべきカードスロット１４０は、メモリシステム１（メモリカード）に対応して構成されている。図１２は、カードスロット１４０の構成を示す図である。カードスロット１４０は、メモリシステム１（メモリカード）が挿入されるべき空洞部１４１を有する。空洞部１４１は、カードスロット１４０のケースの第１の主面１４０ａに沿った方向の幅がメモリシステム１（メモリカード）に対応した幅であり、軸ＡＸ’に沿った方向の幅がメモリシステム１（メモリカード）より短い幅である。軸ＡＸ’は、メモリシステム１がカードスロット１４０に挿入された際にメモリシステム１の軸ＡＸに略一致する軸である。カードスロット１４０は、コネクタ１２０（図１参照）を有する。
【０１５５】
カードスロット１４０には、カプラ（ＨＣ１）１２１、カプラ（ＨＣ２）１２２が設けられている。複数のカプラ１２１，１２２は、軸ＡＸ’に関して、互いに１８０度回転対称な位置に配されている。各カプラ１２１，１２２は、メモリシステム１（メモリカード）が空洞部１４１に挿入された際に、複数のカプラ２１，２２のうち対応するカプラに対向すべき位置に配されている。例えば、複数のカプラ１２１，１２２は、軸ＡＸ’を含みカードスロット１４０のケースにおける第１の主面１４０ａに略平行な平面内において、軸ＡＸ’に対して線対称な位置に配置されている。
【０１５６】
また、カードスロット１４０には、複数の電源端子１２３−１，１２３−２及び複数のグランド端子１２４−１，１２４−２が設けられている。各電源端子１２３−１，１２３−２は、メモリシステム１（メモリカード）が空洞部１４１に挿入された際に、複数の電源端子２３−１，２３−２のうち対応する電源端子に物理的に接触すべき位置に配されている。各グランド端子１２４−１，１２４−２は、メモリシステム１（メモリカード）が空洞部１４１に挿入された際に、複数のグランド端子２４−１，２４−２のうち対応するグランド端子に物理的に接触すべき位置に配されている。
【０１５７】
また、カードスロット１４０には、カード検出部（ＣＤＴ）１２５が設けられている。カード検出部１２５は、スイッチＳＷ及び電極ＥＬを有する。スイッチＳＷは、板バネを有しており、メモリシステム１（メモリカード）が空洞部１４１から退避された状態において板バネの弾性力により電極ＥＬから離間する。電極ＥＬには、図示しない配線を介して電源電圧（Ｈレベル）が供給されている。メモリシステム１（メモリカード）が空洞部１４１に挿入されメモリシステム１（メモリカード）の先端がスイッチＳＷを電極ＥＬへ押し付けると（図１３参照）、スイッチＳＷ及び電極ＥＬが導通し、カード検出部（ＣＤＴ）１２５はＨレベルの検出信号ＣＤＴを生成できる。これにより、カード検出部（ＣＤＴ）１２５は、メモリシステム１がホスト１００に装着された際に、コネクタ２０における被接触部２５（図１参照）が物理的にカード検出部１２５に接触されたことを検出する。
【０１５８】
例えば図１３に示すように、メモリシステム１（メモリカード）がカードスロット１４０に装着（挿入）される。図１３は、メモリシステム１（メモリカード）がカードスロット１４０に装着された状態の構成を示す図である。
【０１５９】
メモリシステム１は、図１３に示す向きでホスト１００のカードスロット１４０に装着された際に、カプラ（ＣＣ１）２１がカプラ（ＨＣ１）１２１に対向しカプラ（ＣＣ２）２２がカプラ（ＨＣ２）１２２に対向するように位置する。これにより、カプラ（ＨＣ１）１２１及びカプラ（ＣＣ１）２１により通信チャネルＣＣＨ１（メモリシステム１の受信チャネル）が形成され、カプラ（ＨＣ２）１２２及びカプラ（ＣＣ２）２２により通信チャネルＣＣＨ２（メモリシステム１の送信チャネル）が形成される。このとき、電源端子１２３−１，１２３−２は、それぞれ、電源端子２３−１，２３−２に物理的に接触し電気的に導通される。グランド端子１２４−１，１２４−２は、それぞれ、グランド端子２４−１，２４−２に物理的に接触し電気的に導通される。
【０１６０】
また、メモリシステム１は、図１３に示す向きと軸ＡＸ（図１１参照）に関して１８０度逆向きでホスト１００のカードスロット１４０に装着された際に、カプラ（ＣＣ１）２１がカプラ（ＨＣ２）１２２に対向しカプラ（ＣＣ２）２２がカプラ（ＨＣ１）１２１に対向するように位置する。これにより、カプラ（ＨＣ１）１２１及びカプラ（ＣＣ２）２２により通信チャネルＣＣＨ１’（メモリシステム１の受信チャネル）が形成され、カプラ（ＨＣ２）１２２及びカプラ（ＣＣ１）２１により通信チャネルＣＣＨ２’（メモリシステム１の送信チャネル）が形成される。このとき、電源端子１２３−１，１２３−２は、それぞれ、電源端子２３−２，２３−１に物理的に接触し電気的に導通される。グランド端子１２４−１，１２４−２は、それぞれ、グランド端子２４−２，２４−１に物理的に接触し電気的に導通される。
【０１６１】
なお、いずれの向きにおいても、複数のカプラ２１，２２及び複数のカプラ１２１，１２２の間で送受信される電磁波は、カードスロット１４０のケースにより電磁的にシールドして外部に漏れにくくすることができる。カードスロット１４０は、複数のカプラを電磁的にシールドするシールド構造１４２を有する。シールド構造１４２は、例えば、カードスロット１４０のケースにおいて、第１の主面１４０ａ及び第２の主面１４０ｂに選択的に透磁率の高い物質をメッキ処理又は蒸着などで配することで形成できる。透磁率の高い物質は、例えば、鉄−ニッケル合金を主成分とする導体（例えば、パーマロイ）でもよいし、ニッケル−コバルト合金を主成分とする導体でもよい。すなわち、複数のカプラ２１，２２のそれぞれは、シールド構造１４２でシールドされた空間内に位置した際にホスト１００のカプラと電磁結合される。なお、カードスロット１４０のケースにおける他の部分は、透磁率の低い物質（例えば、樹脂など）で形成することができる。
【０１６２】
また、いずれの向きにおいても、カプラ２６は、複数のカプラ２１，２２がシールド構造１４２でシールドされた空間内に位置した際にシールド構造１４２でシールドされた空間から外れて位置するように構成されている。カプラ２６は、第２のホスト２００のカプラ２２６と電磁結合されるべきカプラである。カプラ２６は、第２のホスト２００のカプラ２２６に対してある程度接続方向の自由度を持たせるために、指向性を持たないように構成されている。カプラ２６による外部機器との接続は、コネクタを用いないため機器の位置関係が変動してしまう。このため無指向性にするか、指向性を緩和することで接続が安定しやすくなる。
【０１６３】
次に、メモリシステム１（メモリカード）、ホスト１００、及び第２のホスト２００の間の接続形態について図１４を用いて説明する。図１４は、メモリシステム（メモリカード）１とホスト１００及び第２のホスト２００との接続形態を示す図である。
【０１６４】
メモリシステム（メモリカード）１がカプラ２６を有する場合、図１４（ａ）に示すような接続形態が考えられる。ホスト１００とメモリシステム１（メモリカード）との間では、複数のカプラ２１，２２及び複数のカプラ１２１，１２２により複数の通信チャネルが形成され、複数の通信チャネルを介してデータを送受信する。これにより、ホスト１００は、通信チャネルを介してメモリシステム（メモリカード）１におけるメモリ及び機能にアクセスできる。
【０１６５】
また、メモリシステム（メモリカード）１がホスト１００のカードスロット１４０に挿入された際に、カプラ２６は、シールド構造１４２でシールドされた空間から外れて位置する。これにより、メモリシステム１（メモリカード）と第２のホスト２００との間では、カプラ２６及びカプラ２２６の電磁結合により通信チャネルを形成できる。これにより、第２のホスト２００は、通信チャネルを介してメモリシステム（メモリカード）１におけるメモリ及び機能にアクセスできる。また、ホスト１００及び第２のホスト２００は、メモリシステム（メモリカード）１を介して互いにアクセスすることができる。
【０１６６】
なお、メモリシステム（メモリカード）１がカプラ２６を有しない場合、図１４（ｂ）に示すように、ホスト１００にメモリシステム（メモリカード）１及び第２のホスト２００が接続されてもよい。例えば、ホスト１００のカプラ（ＨＣ１）１２１とメモリシステム（メモリカード）１のカプラ（ＣＣ２）２２とが電磁結合され、ホスト１００のカプラ（ＨＣ２）１２２と第２のホスト２００のカプラ２２６とが電磁結合されてもよい。あるいは、図１４（ｃ）に示すように、ホスト１００及び第２のホスト２００がメモリシステム（メモリカード）１に接続されてもよい。例えば、ホスト１００のカプラ（ＨＣ２）１２２とメモリシステム（メモリカード）１のカプラ（ＣＣ１）２１とが電磁結合され、第２のホスト２００のカプラ２２６とメモリシステム（メモリカード）１のカプラ（ＣＣ２）２２とが電磁結合されてもよい。
【０１６７】
以上のように、第４の実施形態では、メモリシステム１において、複数の電源端子２３−１，２３−２が、メモリシステム１の挿入方向に沿った軸ＡＸに関して互いに１８０度回転対称な位置に配されている。複数のカプラ２１，２２は、メモリシステム１の挿入方向に沿った軸ＡＸに関して互いに１８０度回転対称な位置に配されている。これにより、メモリシステム１を、第１の向きでホスト１００に装着可能であるとともに第１の向きと逆の第２の向きでホスト１００に装着可能（逆挿し可能）であるように構成することができる。
【０１６８】
また、第４の実施形態では、ホスト１００は、複数のカプラ２１，２２を電磁的にシールドするシールド構造１４２を有する。複数のカプラ２１，２２のそれぞれは、シールド構造１４２でシールドされた空間内に位置した際にホスト１００のカプラと電磁結合される。これにより、複数のカプラ２１，２２及び複数のカプラ１２１，１２２の間で送受信される電磁波を、シールド構造１４２により電磁的にシールドして外部に漏れにくくすることができる。
【０１６９】
また、第４の実施形態では、メモリシステム１は、カプラ２６を有することができる。複数のカプラ２１，２２がシールド構造１４２でシールドされた空間内に位置した際に、カプラ２６は、シールド構造１４２でシールドされた空間から外れて位置するように構成されている。カプラ２６は、第２のホスト２００のカプラ２２６と電磁結合されるべきカプラである。これにより、ホスト１００、メモリシステム１、及び第２のホスト２００は、互いにアクセスすることができる。
【０１７０】
なお、カードスロット１４０は、図１５に示すように、ホストコントローラ１３０と一体化されていてもよい。この場合、ホスト１００におけるホストコントローラ１３０とカプラ１２１，１２２との通信線を省略でき、ホスト１００内におけるデータの転送速度を高速化できる。
【０１７１】
また、メモリシステム１（メモリカード）がホスト１００のカードスロット１４０に装着（挿入）された際に各カプラ２１，２２がホスト１００のカプラと対向する方向は、図１６に示すように、カードスロット１４０のケースの第１の主面１４０ａ（図１２参照）に略垂直な方向であってもよい。
【０１７２】
続いて、本実施形態を適用可能なメモリシステム（メモリカード）１及びホスト１００の一例としてＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）カード８１０及びパーソナルコンピュータ８００を図１７に例示し、その概要を説明する。図１７は、第４の実施形態が適用可能なメモリシステム（メモリカード）及びホストの外観構成例を示す図である。
【０１７３】
パーソナルコンピュータ８００は、本体８０１と、表示ユニット８０２とを備えている。本体８０１は、キーボード８０３と、ポインティングデバイスであるタッチパッド８０４とを備えている。本体８０１内部には、メイン回路基板、同図符号８０６で示す破線部分のＳＤカードスロット装置や、ＯＤＤユニット（Ｏｐｔｉｃａｌ  Ｄｉｓｋ  Ｄｅｖｉｃｅ）、ＳＤカードスロット等が収容されている。
【０１７４】
ＳＤカードスロットは、本体８０１の周壁に設けられている。この周壁には、ＳＤカードスロット用の開口部８０５が設けられている。ユーザは、この開口部８０５を通じて本体８０１の外部からＳＤカード８１０をカードスロットに挿抜することが可能である。
【０１７５】
パーソナルコンピュータ８００には、ＳＤカードスロット装置８０６に備わる前述のＳＤホストコントローラを制御するための専用のデバイスドライバ（ホストドライバ）がインストールされており、このホストドライバとＳＤホストコントローラにより、ＳＤカードスロットに装着されたＳＤカード８１０に対するリード／ライト処理やキャリブレーション処理等を行う。
【０１７６】
なお、本実施形態を適用可能なホストとしては、上記のようなパーソナルコンピュータに限らず、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ、デジタルビデオカメラ、デジタルテレビジョン受像機等も挙げることができる。
【０１７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７８】
１  メモリシステム、１００  ホスト、２００  第２のホスト。
【図１】
2015215841.tif 000003
【図２】
2015215841.tif 000004
【図３】
2015215841.tif 000005
【図４】
2015215841.tif 000006
【図５】
2015215841.tif 000007
【図６】
2015215841.tif 000008
【図７】
2015215841.tif 000009
【図８】
2015215841.tif 000010
【図９】
2015215841.tif 000011
【図１０】
2015215841.tif 000012
【図１１】
2015215841.tif 000013
【図１２】
2015215841.tif 000014
【図１３】
2015215841.tif 000015
【図１４】
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【図１５】
2015215841.tif 000017
【図１６】
2015215841.tif 000018
【図１７】
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