(57)【要約】【課題】ゼロ電圧スイッチング方式のスイッチング電源装置にて、一次側のインダクタンスと二次側の容量成分により発生する共振の影響を低減する。【解決手段】スイッチング電源装置１００にて、第１保護ダイオードＤ１は、一次側の第１共振インダクタＬ１とトランスＴ１の一次巻線の一方の端子の第１接続点と、直流電源Ｅの高電圧側の電力ラインの間に接続される。第２保護ダイオードＤ２は第１接続点と直流電源Ｅの低電圧側の電力ラインの間に接続される。第３保護ダイオードＤ３は、第２共振インダクタＬ２と一次巻線の他方の端子との第２接続点と、直流電源Ｅの高電圧側の電力ラインとの間に接続される。第４保護ダイオードＤ４は第２接続点と、直流電源Ｅの低電圧側の電力ラインとの間に接続される。【選択図】図５
2015042080.tif 000002
【特許請求の範囲】
【請求項１】
二つのスイッチング素子を含む第１アームと、二つのスイッチング素子を含む第２アームが並列接続されたフルブリッジ回路と、
前記フルブリッジ回路の出力電力を変圧するトランスと、
前記第１アームの出力端子と、前記トランスの一次巻線の一方の端子との間に接続される第１インダクタと、
前記第２アームの出力端子と、前記トランスの一次巻線の他方の端子との間に接続される第２インダクタと、
前記トランスの二次巻線に接続され、前記トランスの出力電力を整流する整流回路と、
前記整流回路により整流された電力を平滑化する平滑化回路と、
前記第１インダクタと前記一次巻線の一方の端子との第１接続点にアノード端子が接続され、前記フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第１ダイオードと、
前記第１接続点にカソード端子が接続され、前記電源の低電圧側の電力ラインにアノード端子が接続される第２ダイオードと、
前記第２インダクタと前記一次巻線の他方の端子との第２接続点にアノード端子が接続され、前記電源の高電圧側の電力ラインにカソード端子が接続される第３ダイオードと、
前記第２接続点にカソード端子が接続され、前記電源の低電圧側の電力ラインにアノード端子が接続される第４ダイオードと、
を備えることを特徴とするスイッチング電源装置。
【請求項２】
前記フルブリッジ回路を制御する制御部を、さらに備え、
前記制御部は、前記スイッチング素子の寄生容量が、前記第１インダクタ及び前記第２インダクタに基づく電流により放電された後、前記スイッチング素子をオンすることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
二つのスイッチング素子を含む第１アームと、二つのスイッチング素子を含む第２アームが並列接続されたフルブリッジ回路と、
前記フルブリッジ回路の出力電力を変圧するトランスと、
前記第１アームの出力端子と、前記トランスの一次巻線の一方の端子との間に接続されるインダクタと、
前記トランスの二次巻線に接続され、前記トランスの出力電力を整流する整流回路と、  前記整流回路により整流された電力を平滑化する平滑化回路と、
前記インダクタと前記一次巻線の一方の端子との第１接続点にアノード端子が接続され、前記フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第１ダイオードと、
前記第１接続点にカソード端子が接続され、前記電源の低電圧側の電力ラインにアノード端子が接続される第２ダイオードと、
を備えることを特徴とするスイッチング電源装置。
【請求項４】
前記フルブリッジ回路を制御する制御部を、さらに備え、
前記制御部は、前記スイッチング素子の寄生容量が、前記インダクタに基づく電流により放電された後、前記スイッチング素子をオンすることを特徴とする請求項３に記載のスイッチング電源装置。
【請求項５】
前記スイッチング素子は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であることを特徴とする請求項１から４のいずれかに記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゼロ電圧スイッチング（ＺＶＳ）方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源にて、スイッチング素子のスイッチング損失を低減したソフトスイッチングが実用化されている。ソフトスイッチングを実現したスイッチング電源の代表例として、位相シフト方式のフルブリッジ回路がある。この回路では、スイッチング素子に並列に形成される寄生容量と、トランスの一次巻線に直列に接続されるインダクタンスとの共振を利用する。この共振により、スイッチング素子の両端電圧がゼロになったときにスイッチング素子をオンすることにより、ゼロ電圧スイッチングを実現している（例えば、特許文献１参照）。
【０００３】
スイッチング損失は、スイッチング素子の寄生容量に電荷が蓄えられている状態でスイッチング素子がオンされ、寄生容量が短絡することにより発生する。この点、寄生容量とインダクタンスの直列共振を利用すると、インダクタンスに蓄えられたエネルギーにより寄生容量に逆方向の電流を流して、寄生容量をゼロにできる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１５８８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のゼロ電圧スイッチングを実現するには、スイッチング素子と、トランスの一次巻線の間にインダクタンスを設ける必要がある。この構成では当該インダクタンスと、トランスの二次側の整流回路を構成するダイオードの寄生容量との間にも共振が発生する。この共振により、当該インダクタンスと当該寄生容量の接続点に電圧振動およびサージ電圧が発生する。この電圧振動は回路全体の電力損失につながり、当該サージ電圧は部品に不具合を発生させる要因となる。
【０００６】
本発明はこうした状況に鑑みてなされたものであり、その目的は、ゼロ電圧スイッチング方式のスイッチング電源装置にて、一次側のインダクタンスと二次側の容量成分により発生する共振の影響を低減する技術を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある態様のスイッチング電源装置は、二つのスイッチング素子を含む第１アームと、二つのスイッチング素子を含む第２アームが並列接続されたフルブリッジ回路と、フルブリッジ回路の出力電力を変圧するトランスと、第１アームの出力端子と、トランスの一次巻線の一方の端子との間に接続される第１インダクタと、第２アームの出力端子と、トランスの一次巻線の他方の端子との間に接続される第２インダクタと、トランスの二次巻線に接続され、トランスの出力電力を整流する整流回路と、整流回路により整流された電力を平滑化する平滑化回路と、第１インダクタと一次巻線の一方の端子との第１接続点にアノード端子が接続され、フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第１ダイオードと、第１接続点にカソード端子が接続され、電源の低電圧側の電力ラインにアノード端子が接続される第２ダイオードと、第２インダクタと一次巻線の他方の端子との第２接続点にアノード端子が接続され、電源の高電圧側の電力ラインにカソード端子が接続される第３ダイオードと、第２接続点にカソード端子が接続され、電源の低電圧側の電力ラインにアノード端子が接続される第４ダイオードと、を備える。
【０００８】
本発明の別の態様もまた、スイッチング電源装置である。この装置は、二つのスイッチング素子を含む第１アームと、二つのスイッチング素子を含む第２アームが並列接続されたフルブリッジ回路と、フルブリッジ回路の出力電力を変圧するトランスと、第１アームの出力端子と、トランスの一次巻線の一方の端子との間に接続される第１インダクタと、トランスの二次巻線に接続され、トランスの出力電力を整流する整流回路と、整流回路により整流された電力を平滑化する平滑化回路と、第１インダクタと一次巻線の一方の端子との第１接続点にアノード端子が接続され、フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第１ダイオードと、第１接続点にカソード端子が接続され、電源の低電圧側の電力ラインにアノード端子が接続される第２ダイオードと、を備える。
【０００９】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１０】
本発明によれば、ゼロ電圧スイッチング方式のスイッチング電源装置にて、一次側のインダクタンスと二次側の容量成分により発生する共振の影響を低減できる。
【図面の簡単な説明】
【００１１】
【図１】ゼロ電圧スイッチング方式のスイッチング電源装置の基本構成例を示す図である。
【図２】図１のスイッチング電源装置の動作例１を説明するためのタイミングチャートを示す図である。
【図３】図１のスイッチング電源装置の動作例２を説明するためのタイミングチャートを示す図である。
【図４】比較例に係るスイッチング電源装置の構成例を示す図である。
【図５】本発明の実施の形態に係るスイッチング電源装置の構成例を示す図である。
【図６】図６（ａ）−（ｂ）は、トランスの一次巻線に印加される電圧の波形を示す図である。
【図７】変形例に係るスイッチング電源装置の構成例を示す図である。
【発明を実施するための形態】
【００１２】
図１は、ゼロ電圧スイッチング方式のスイッチング電源装置１００の基本構成例を示す図である。このスイッチング電源装置１００は、位相シフト方式のフルブリッジ型のＤＣ−ＤＣコンバータである。位相シフト方式のフルブリッジ型のＤＣ−ＤＣコンバータは、大電力を高効率で変換できる。
【００１３】
図１のスイッチング電源装置１００は、フルブリッジ回路１０、第１共振インダクタＬ１、トランスＴ１、整流回路２０、平滑化回路３０、制御部４０を備える。フルブリッジ回路１０は、上側に第１スイッチング素子Ｑａ及び下側に第２スイッチング素子Ｑｂを含む第１アームと、上側に第３スイッチング素子Ｑｃ及び下側に第４スイッチング素子Ｑｄを含む第２アームを備える。第１アーム及び第２アームは直流電源Ｅに並列に接続される。第１スイッチング素子Ｑａ〜第４スイッチング素子Ｑｄには、例えばＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体スイッチング素子が用いられる。以下、第１スイッチング素子Ｑ１〜第４スイッチング素子ＱｄにＮチャンネルＭＯＳＦＥＴを使用することを想定する。
【００１４】
第１スイッチング素子Ｑａと並列に第１寄生ダイオードＤａ及び第１寄生容量Ｃａが形成される。第１スイッチング素子ＱａにＮチャンネルＭＯＳＦＥＴを使用しているため、第１寄生ダイオードＤａは第１スイッチング素子Ｑａの導通方向と逆向きに形成される。即ち、ソースからドレイン方向を順方向に形成される。第１寄生容量Ｃａは、第１スイッチング素子Ｑａのドレイン−ソース間を交流的に短絡した場合に形成される出力容量Ｃｏｓｓである。
【００１５】
同様に第２スイッチング素子Ｑｂと並列に第２寄生ダイオードＤｂ及び第２寄生容量Ｃｂが形成される。同様に第３スイッチング素子Ｑｃと並列に第３寄生ダイオードＤｃ及び第３寄生容量Ｃｃが形成される。同様に第４スイッチング素子Ｑｄと並列に第４寄生ダイオードＤｄ及び第４寄生容量Ｃｄが形成される。
【００１６】
第１スイッチング素子Ｑａ〜第４スイッチング素子Ｑｄの制御端子（ＭＯＳＦＥＴの場合、ゲート端子）に、制御部４０により生成される第１制御パルス信号Ｐａ〜第４制御パルス信号Ｐｄがそれぞれ入力される。フルブリッジ回路１０は第１制御パルス信号Ｐａ〜第４制御パルス信号Ｐｄを受けて、直流電源Ｅからの直流電力をスイッチングして交流電力に変換する。
【００１７】
トランスＴ１はフルブリッジ回路１０の出力電力を、一次巻線と二次巻線の巻線比に応じて変圧するとともに、一次側と二次側を絶縁する。トランスＴ１の一次巻線の上側の端子は、第１共振インダクタＬ１を介してフルブリッジ回路１０の第１アームの出力端子と接続される。トランスＴ１の一次巻線の下側の端子は、フルブリッジ回路１０の第２アームの出力端子と接続される。
【００１８】
整流回路２０はトランスＴ１の二次巻線に接続され、トランスＴ１の出力電力を整流する。整流回路２０は第１整流ダイオードＤｒ１及び第２整流ダイオードＤｒ２を含む。第１整流ダイオードＤｒ１と並列に第１二次側寄生容量Ｃｒ１が形成され、第２整流ダイオードＤｒ２と並列に第２二次側寄生容量Ｃｒ２が形成される。
【００１９】
第１整流ダイオードＤｒ１のアノード端子は、トランスＴ１の二次巻線の上側の端子に接続される。第２整流ダイオードＤｒ２のアノード端子は、トランスＴ１の二次巻線の下側の端子に接続される。第１整流ダイオードＤｒ１のカソード端子と第２整流ダイオードＤｒ２のカソード端子が接続され、平滑化回路３０の高電圧側入力端子に接続される。トランスＴ１の二次巻線の中点は、平滑化回路３０の低電圧側入力端子に接続される。
【００２０】
平滑化回路３０は、整流回路２０により整流された電力を平滑化して、外部の負荷Ｒｏに供給する。平滑化回路３０は出力インダクタＬｏ及び出力容量Ｃｏを含み、整流回路２０の出力電力を平滑化する。
【００２１】
制御部４０は、第１スイッチング素子Ｑａ〜第４スイッチング素子Ｑｄの制御端子に入力すべき第１制御パルス信号Ｐａ〜第４制御パルス信号Ｐｄを生成し、フルブリッジ回路１０を位相シフト方式で駆動する。制御部４０は、第１スイッチング素子Ｑａの第１寄生容量Ｃａが、第１共振インダクタＬ１のエネルギーに基づく電流により放電された後、第１スイッチング素子Ｑａをオンする。第２スイッチング素子Ｑｂ〜第４スイッチング素子Ｑｄについても同様である。
【００２２】
図２は、図１のスイッチング電源装置１００の動作例１を説明するためのタイミングチャートを示す図である。動作例１は、一般的な位相シフト方式の動作例である。フルブリッジ回路では、第１スイッチング素子Ｑａ及び第４スイッチング素子Ｑｄがオンで第２スイッチング素子Ｑｂ及び第３スイッチング素子ＱｃがオフのときにトランスＴ１に正方向電圧が印加される。反対に第１スイッチング素子Ｑａ及び第４スイッチング素子Ｑｄがオフで第２スイッチング素子Ｑｂ及び第３スイッチング素子ＱｃがオンのときにトランスＴ１に逆方向電圧が印加される。
【００２３】
ハードスイッチング方式では、単位周期Ｔに対するオン時間を調整することにより、即ちデューティ比を調整することにより出力電圧Ｖｏを調整する。これに対して動作例１に係る位相シフト方式では、第１制御パルス信号Ｐａ〜第４制御パルス信号Ｐｄのデューティ比は５０％で固定である。第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂはデットタイムを除き相補的に動作する。同様に第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄもデットタイムを除き相補的に動作する。
【００２４】
以上を前提に、第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂで構成される第１アームのパルス位相と、第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄで構成される第２アームのパルス位相の位相差を調整することにより出力電圧Ｖｏを調整する。具体的には制御部４０は、負荷Ｒｏに出力される出力電圧Ｖｏと目標電圧を比較して、両電圧が近づくように、第２アームのパルス位相を前記第１アームのパルス位相に対して適応的にシフトする。第１アームのパルス位相と第２アームのパルス位相の位相差が変化すると、トランスＴ１の一次巻線に流れる電流量を調整できるため、出力電圧Ｖｏを調整できる。
【００２５】
図２にて、上から順に第１スイッチング素子Ｑａに入力される第１制御パルス信号Ｐａの波形、第２スイッチング素子Ｑｂに入力される第２制御パルス信号Ｐｂの波形、第３スイッチング素子Ｑｃに入力される第３制御パルス信号Ｐｃの波形、第４スイッチング素子Ｑｄに入力される第４制御パルス信号Ｐｄの波形が示されている。第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの位相反転時、及び第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの位相反転時にそれぞれデットタイムが設けられる。
【００２６】
続いてトランスＴ１の一次巻線に印加される電圧ＶＴ１の波形、及び第１共振インダクタＬ１に流れる電流ｉＬ１の波形が示されている。以下、電流波形は太線で描いている。続いて第１スイッチング素子Ｑａの両端に印加される電圧ＶＱａの波形、及び第１スイッチング素子Ｑａに流れる電流ｉＱａの波形が示されている。続いて第２スイッチング素子Ｑｂの両端に印加される電圧ＶＱｂの波形、及び第２スイッチング素子Ｑｂに流れる電流ｉＱｂの波形が示されている。続いて第３スイッチング素子Ｑｃの両端に印加される電圧ＶＱｃの波形、及び第３スイッチング素子Ｑｃに流れる電流ｉＱｃの波形が示されている。最後に第４スイッチング素子Ｑｄの両端に印加される電圧ＶＱｄの波形、及び第４スイッチング素子Ｑｄに流れる電流ｉＱｄの波形が示されている。
【００２７】
図２のタイミングチャートの初めの状態は、第１スイッチング素子Ｑａ及び第３スイッチング素子Ｑｃがオフで第２スイッチング素子Ｑｂ及び第４スイッチング素子Ｑｄがオンの状態である。この状態では第１共振インダクタＬ１に負電流が流れ、第２スイッチング素子Ｑｂに正電流が流れ、第４スイッチング素子Ｑｄに負電流が流れている。第１寄生容量Ｃａ及び第３寄生容量Ｃｃは充電状態である。
【００２８】
この状態から第１アームの位相が反転する。その際、デットタイムｄｔ１が設けられる。即ち第３スイッチング素子Ｑｃがオフした後にデットタイムｄｔ１が挿入され、その終了後に第１スイッチング素子Ｑａがオンする。デットタイムｄｔ１中、第１共振インダクタＬ１に蓄えられたエネルギーにより電流が維持され、第１スイッチング素子Ｑａに負電流が流れる。この負電流により第１寄生容量Ｃａに蓄えられた電荷が放電される。その後、第１スイッチング素子Ｑａがオンされるため、第１寄生容量Ｃａに蓄えられた電荷によるスイッチング損失が発生しない。
【００２９】
スイッチング損失Ｐｃは下記式（１）で定義されるため、スイッチング素子の出力容量Ｃｏｓｓを小さくするほどスイッチング損失Ｐｃを小さくできる。
Ｐｃ＝１／２・Ｃｏｓｓ・Ｖ２・ｆ  ・・・式（１）
Ｖはスイッチング素子に印加される電圧、ｆはスイッチング周波数を示す。
【００３０】
またゼロ電圧共振条件は下記式（２）で定義できる。
Ｌ・Ｉｔ２＞Ｃｏｓｓ・Ｖ２  ・・・式（２）
Ｌは共振インダクタのインダクタンス、Ｉｔは共振インダクタに流れる電流を示す。
【００３１】
上記式（２）の関係を満たせば、ゼロ電圧共振が可能となる。従ってスイッチング素子の出力容量Ｃｏｓｓに対して十分な大きさの共振インダクタを設ける必要がある。図１の第１共振インダクタＬ１は、トランスＴ１の一次巻線の漏れインダクタンスで構成されてもよい。ただし上記式（２）の関係を満たさない場合、完全なゼロ電圧スイッチングが実現できなくなる。従ってスイッチング素子の出力容量Ｃｏｓｓが大きくなる用途では、一次巻線と別にインダクタ素子を設けることが好ましい。
【００３２】
図２に戻り、第１アームの位相が反転すると、第１スイッチング素子Ｑａ及び第４スイッチング素子Ｑｄがオンで第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｄがオフの状態になる。この状態では、トランスＴ１の一次巻線に正電圧が印加され、第１共振インダクタＬ１に正電流が流れ、第１スイッチング素子Ｑａに正電流が流れ、第４スイッチング素子Ｑｄに正電流が流れている。第２寄生容量Ｃｂ及び第３寄生容量Ｃｃは充電状態である。
【００３３】
この状態から第２アームの位相が反転する。その際、デットタイムｄｔ２が設けられる。即ち第４スイッチング素子Ｑｄがオフした後にデットタイムｄｔ２が挿入され、その終了後に第３スイッチング素子Ｑｃがオンする。デットタイムｄｔ２中、第１共振インダクタＬ１に蓄えられたエネルギーにより電流が維持され、第３スイッチング素子Ｑｃに負電流が流れる。この負電流により第３寄生容量Ｃｃに蓄えられた電荷が放電される。その後、第３スイッチング素子Ｑｃがオンされるため、第３寄生容量Ｃｃに蓄えられた電荷によるスイッチング損失が発生しない。同様の原理により第２スイッチング素子Ｑｂのオン時、及び第４スイッチング素子Ｑｄのオン時にもスイッチング損失が発生しない。以上によりフルブリッジ回路１０のゼロ電圧スイッチングを実現している。
【００３４】
図３は、図１のスイッチング電源装置１００の動作例２を説明するためのタイミングチャートを示す図である。動作例２は、動作例１と異なる第１制御パルス信号Ｐａ〜第４制御パルス信号Ｐｄを用いて、トランスＴ１に動作例１と同じ電力を供給する変形例である。動作例２に係る位相シフト方式では、第１制御パルス信号Ｐａ及び第３制御パルス信号Ｐｃのデューティ比は５０％で固定である。第２制御パルス信号Ｐｂ及び第４制御パルス信号Ｐｄのデューティ比は約２５％で固定である。第１スイッチング素子Ｑａ及び第３スイッチング素子Ｑｃはデットタイムを除き相補的に動作する。第２スイッチング素子Ｑｂ及び第４スイッチング素子Ｑｄは１８０°の位相差を持って動作する。第１スイッチング素子Ｑａの立ち上がり位相と第４スイッチング素子Ｑｄの立ち上がり位相が同期し、第２スイッチング素子Ｑｂと第３スイッチング素子Ｑｃの立ち上がり位相が同期する。これにより動作例１に係る位相シフト方式と同様の波形の、一次巻線に印加される電圧ＶＴ１を生成できる。
【００３５】
第１スイッチング素子Ｑａ〜第４スイッチング素子Ｑｄのそれぞれの両端に印加される電圧ＶＱａ〜ＶＱｄの波形、及び第１スイッチング素子Ｑａ〜第４スイッチング素子Ｑｄのそれぞれに流れる電流ｉＱａ〜ｉＱｄの波形は、図３の通りであり詳細な説明は省略する。第１スイッチング素子Ｑａ〜第４スイッチング素子Ｑｄのいずれもが、第１寄生容量Ｃａ〜第４寄生容量Ｃｄが放電されて電荷が蓄えられていない状態でオンされるため、フルブリッジ回路１０のゼロ電圧スイッチングが実現される。
【００３６】
図１のゼロ電圧スイッチング方式のスイッチング電源装置１００は以上に説明したように高効率なスイッチング電源装置であるが、以下に説明する課題がある。即ち第１共振インダクタＬ１と、第１二次側寄生容量Ｃｒ１及び第２二次側寄生容量Ｃｒ２との共振によりサージ電圧が発生する点である。このサージ電圧がスイッチング電源装置１００内の各種素子の耐圧を超えると各種素子に不具合が発生する可能性がある。また共振によりトランスＴ１の一次巻線に供給される電圧および電流が振動し、電力損失が発生する。
【００３７】
第１二次側寄生容量Ｃｒ１及び第２二次側寄生容量Ｃｒ２は下記式（３）により一次側の容量Ｃ０に換算される。
Ｃ０＝Ｎ２・Ｃｒ  ・・・式（３）
Ｎ＝Ｎ２／Ｎ１
Ｎ１はトランスＴ１の一次巻線の巻き数、Ｎ２は二次巻線の巻き数を示し、Ｃｒは第１二次側寄生容量Ｃｒ１及び第２二次側寄生容量Ｃｒ２の一方のキャパシタンスを示す。
【００３８】
以下、第１共振インダクタＬ１と、第１二次側寄生容量Ｃｒ１及び第２二次側寄生容量Ｃｒ２との共振の影響を抑える仕組みについて考える。
【００３９】
図４は、比較例に係るスイッチング電源装置１００の構成例を示す図である。このスイッチング電源装置１００は、図１のスイッチング電源装置１００と比較し、第１整流ダイオードＤｒ１及び第２整流ダイオードＤｒ２のそれぞれに、ＣＲアブソーバを並列接続した構成である。具体的には第１保護抵抗Ｒａ１及び第１保護容量Ｃａ１の直列回路が、第１整流ダイオードＤｒ１に並列接続される。同様に第２保護抵抗Ｒａ２及び第２保護容量Ｃａ２の直列回路が、第２整流ダイオードＤｒ２に並列接続される。第１保護容量Ｃａ１及び第２保護容量Ｃａ２は、高周波のサージ電圧を吸収する。
【００４０】
しかしながらＣＲアブソーバを設けると回路が大型化する。また振動による電力損失を抑え込むには不十分である。
【００４１】
図５は、本発明の実施の形態に係るスイッチング電源装置１００の構成例を示す図である。このスイッチング電源装置１００は、図１のスイッチング電源装置１００と比較し、一次側に第２共振インダクタＬ２、第１保護ダイオードＤ１〜第４保護ダイオードＤ４が追加された構成である。
【００４２】
第２共振インダクタＬ２は、フルブリッジ回路１０の第２アームの出力端子と、トランスの一次巻線の下側の端子との間に接続される。第１保護ダイオードＤ１は、第１共振インダクタＬ１とトランスＴ１の一次巻線の上側の端子との第１接続点と、直流電源Ｅの高電圧側の電力ラインとの間に接続される。具体的には第１保護ダイオードＤ１のアノード端子が第１接続点に接続され、カソード端子が当該電力ラインに接続される。第２保護ダイオードＤ２は第１接続点と、直流電源Ｅの低電圧側の電力ラインとの間に接続される。具体的には第２保護ダイオードＤ２のカソード端子が第１接続点に接続され、アノード端子が当該電力ラインに接続される。
【００４３】
第３保護ダイオードＤ３は、第２共振インダクタＬ２とトランスＴ１の一次巻線の下側の端子との第２接続点と、直流電源Ｅの高電圧側の電力ラインとの間に接続される。具体的には第３保護ダイオードＤ３のアノード端子が第２接続点に接続され、カソード端子が当該電力ラインに接続される。第４保護ダイオードＤ４は第２接続点と、直流電源Ｅの低電圧側の電力ラインとの間に接続される。具体的には第４保護ダイオードＤ４のカソード端子が第２接続点に接続され、アノード端子が当該電力ラインに接続される。
【００４４】
これにより、上記２つの接続点の上限電圧および下限電圧を、直流電源Ｅの高電圧側の電力ライン及び低電圧側の電力ラインにクランプできる。即ち、上記２つの接続点に発生するサージ電圧を第１保護ダイオードＤ１〜第４保護ダイオードＤ４を介して、直流電源Ｅに帰還させることができる。
【００４５】
図６（ａ）−（ｂ）は、トランスＴ１の一次巻線に印加される電圧ＶＴ１の波形を示す図である。図６（ａ）は、図１の共振対策が施されていないスイッチング電源装置１００における波形を示し、図６（ｂ）は、図５の共振対策が施されているスイッチング電源装置１００における波形を示す。
【００４６】
図６（ａ）では第１共振インダクタＬ１と、第１二次側寄生容量Ｃｒ１及び第２二次側寄生容量Ｃｒ２との共振により、一次巻線に印加される電圧ＶＴ１は振動しており、そのピーク電圧は直流電源Ｅの電圧範囲−Ｖ〜＋Ｖを超えている。
【００４７】
この振動の周波数ｆは下記式（４）で規定され、その周期Ｔは下記式（５）で規定される。
ｆ＝１／（２π√（Ｌ１・Ｃ０））  ・・・式（４）
Ｔ＝１／ｆ  ・・・式（５）
【００４８】
図６（ｂ）では第１保護ダイオードＤ１〜第４保護ダイオードＤ４により一次巻線に印加される電圧ＶＴ１が、直流電源Ｅの高電圧側の電力ライン及び低電圧側の電力ラインの電圧にクランプされ、振動を抑えることができる。
【００４９】
以上説明したように本発明の実施の形態によれば、一次側の共振インダクタとトランスの一次巻線の接続点と、電源電圧ラインとの間にダイオードを逆向きに接続する。これにより、一次側の共振インダクタと二次側の容量成分により発生する共振の影響を低減できる。当該共振によるサージ電圧を抑えることができるため、スイッチング電源装置１００内の各種素子を保護することができる。各種素子の耐圧を上げる必要がないため、素子の大型化、コスト高を抑制できる。また当該共振による振動を抑えることができるため、振動による電力損失を抑えることができ、変換効率の低下を抑制できる。
【００５０】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５１】
図７は、変形例に係るスイッチング電源装置１００の構成例を示す図である。変形例に係るスイッチング電源装置１００は、図５のスイッチング電源装置１００から第２共振インダクタＬ２、第３保護ダイオードＤ３及び第４保護ダイオードＤ４を省略した構成である。トランスＴ１の一次巻線の一方の端子にのみ保護ダイオードを接続しても、一定の共振抑制効果が得られる。また図４のスイッチング電源装置１００で示した二次側のＣＲアブソーバと併用すれば、共振抑制効果をより高めることができる。
【００５２】
また上述の実施の形態では平滑化回路３０を第１整流ダイオードＤｒ１と第２整流ダイオードＤｒ２で構成する例を説明したが、それらの代わりにＭＯＳＦＥＴ等のスイッチング素子を用いてもよい。この場合も、当該スイッチング素子の寄生容量と、一次側の共振インダクタとの間で共振が発生するが、第１保護ダイオードＤ１〜第４保護ダイオードＤ４により、その共振の影響を低減できる。
【００５３】
またスイッチング素子と並列に寄生容量および寄生ダイオードが形成される例を説明したが、スイッチング素子と並列に容量素子および／またはダイオード素子を接続してもよい。
【００５４】
またフルブリッジ回路１０に入力電圧を供給する直流電源Ｅの代わりに、交流電源、整流回路およびＰＦＣ（Power Factor Correction）回路を用いてもよい。
【符号の説明】
【００５５】
Ｑａ  第１スイッチング素子、  Ｄａ  第１寄生ダイオード、  Ｃａ  第１寄生容量、  Ｌ１  第１共振インダクタ、  Ｔ１  トランス、  Ｅ  直流電源、  Ｄｒ１  第１整流ダイオード、  Ｃｒ１  第１二次側寄生容量、  Ｒａ１  第１保護抵抗、  Ｃａ１  第１保護容量、  Ｄ１  第１保護ダイオード、  Ｑｂ  第２スイッチング素子、  Ｄｂ  第２寄生ダイオード、  Ｃｂ  第２寄生容量、  Ｌ２  第２共振インダクタ、  Ｄｒ２  第２整流ダイオード、  Ｃｒ２  第２二次側寄生容量、  Ｒａ２  第２保護抵抗、  Ｃａ２  第２保護容量、  Ｄ２  第２保護ダイオード、  Ｑｃ  第３スイッチング素子、  Ｄｃ  第３寄生ダイオード、  Ｃｃ  第３寄生容量、  Ｄ３  第３保護ダイオード、  Ｑｄ  第４スイッチング素子、  Ｄｄ  第４寄生ダイオード、  Ｃｏ  出力容量、  Ｌｏ  出力インダクタ、  Ｒｏ  負荷、  Ｃｄ  第４寄生容量、  Ｄ４  第４保護ダイオード、  １０  フルブリッジ回路、  ２０  整流回路、  ３０  平滑化回路、  ４０  制御部、  ５０  ＤＣ−ＤＣコンバータ、  １００  スイッチング電源装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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