(57)【要約】【課題】所定の順序で電圧が供給される複数の電源ラインにおいて他の電源ラインから回り込む電圧を、各電源ラインへの電圧供給を阻害することなく遮断する。【解決手段】電源管理装置は、所定の順序で電圧の供給が開始される複数の電源ラインの各々の電圧が所定のレベルに達したことを示す信号を電源ライン毎に出力する信号出力部を含む。電源管理装置は、複数の電源ラインのうち、２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から所定の電圧レベルのラインに短絡する電圧遮断回路を含む。電圧遮断回路は、少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す信号に基づいて少なくとも１つの電源ラインを開放する。【選択図】図１
2015215638.tif 000002
【特許請求の範囲】
【請求項１】
所定の順序で電圧の供給が開始される複数の電源ラインの各々の電圧が所定のレベルに達したことを示す信号を電源ライン毎に出力する信号出力部と、
前記複数の電源ラインのうち、２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から前記複数の電源ラインの各々に供給される電圧のレベルよりも低い電圧レベルの部位に短絡し、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインの電圧が所定のレベルに達したことを示す前記信号に基づいて前記少なくとも１つの電源ラインを開放する電圧遮断回路と、
を含む電源管理装置。
【請求項２】
前記電圧遮断回路は、前記少なくとも１つの電源ラインに接続され、前記第１の電源ラインへの電圧の供給の開始時点もしくはそれよりも前からオン状態とされ、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す前記信号に基づいてオフ状態とされるスイッチング素子を含む
請求項１に記載の電源管理装置。
【請求項３】
前記電圧遮断回路は、前記信号に対する前記スイッチング素子のオフタイミングを調整する調整回路を更に含む
請求項２に記載の電源管理装置。
【請求項４】
前記電圧遮断回路は、オン状態とされた前記スイッチング素子に流れる電流を制限する抵抗素子を更に含む
請求項２または請求項３に記載の電源管理装置。
【請求項５】
複数の電源ラインの各々に対応して設けられ、前記複数の電源ラインの各々に所定の順序で電圧の供給を開始する複数の電源と、
前記複数の電源ラインの各々の電圧が所定のレベルに達したことを示す信号を電源ライン毎に出力する信号出力部と、
前記複数の電源ラインの各々に接続された多電源デバイスと、
前記複数の電源ラインのうち、２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から前記複数の電源ラインの各々に供給される電圧のレベルよりも低い電圧レベルの部位に短絡し、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す前記信号に基づいて前記少なくとも１つの電源ラインを開放する電圧遮断回路と、
を含む電子装置。
【請求項６】
所定の順序で電圧の供給が開始される複数の電源ラインのうち、２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から前記複数の電源ラインの各々に供給される電圧のレベルよりも低い電圧レベルの部位に短絡し、
前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインの電圧が所定のレベルに達した場合に、前記少なくとも１つの電源ラインを開放して前記少なくとも１つ電源ラインへの電圧の供給を開始する
電源管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、電源管理装置、電子装置および電源管理方法に関する。
【背景技術】
【０００２】
複数の電源を管理する技術として、以下のものが知られている。
【０００３】
例えば、複数の電源電圧の供給を必要とするアナログ回路の電源遮断装置が提案されている。電源遮断装置は、電源ラインにそれぞれ対応して設けられ、当該ラインに過電流が流れた場合にその過電流を遮断する電流遮断手段を備える。また、電源遮断装置は、電流遮断手段にそれぞれ対応して設けられ、電流遮断手段により電流が遮断されたことを検出する電流遮断検出手段を備える。また、電源遮断装置は、各電流遮断検出手段からの出力信号に基づいて、アナログ回路に対して電源電圧を供給するか否かを判定する論理手段を備える。また、電源遮断装置は、論理手段からの判定信号に基づいて、アナログ回路に対する電源電圧の出力をオン／オフするスイッチング手段を備える。電源遮断装置は、各電源電圧ラインの電流遮断検出手段のうちいずれか一つでも電流の遮断を検出した場合に、当該ライン以外の任意のラインの電源電圧の出力をオフする。
【０００４】
また、主電子回路と、主電子回路に接続される従電子回路と、主電子回路に電力を供給する第１の電源とは別系統で従電子回路に電力を供給する第２の電源と、従電子回路への電力供給を制御する電力制御回路と、を備える情報処理装置が提案されている。この情報処理装置において、節電モード時には、第２の電源から従電子回路への電力の供給が遮断され、かつ、第２の電源の出力が停止する。節電モード時おいて、主電子回路に入力信号が供給された場合、電力制御回路は、第２の電源の出力を再開して所定期間経過後、第２の電源から従電子回路へ電力を供給する。
【０００５】
また、複数の電源を制御する制御手段を備える電源管理装置が提案されている。電源管理装置は、複数の電源ごとに設けられ、制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、ＯＫ信号を制御手段に出力する電源供給手段を備える。また、電源管理装置は、制御手段からの制御信号が所定の時間の間に出力されない場合に、電源供給手段を制御して管理する全ての電源を遮断する遮断手段を備える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２０７６５３号公報
【特許文献２】特開２００８−１１７２４１号公報
【特許文献３】特開２０１０−２５２４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、複数の電源電圧が供給されるＦＰＧＡ（field-programmable gate array）等の多電源デバイスが、多くの電子装置に用いられている。このような多電源デバイスを有する電子装置では、小型化や高密度化を実現するために多電源デバイスを含む複数のデバイスが電源を共有する構成を有する。すなわち、多電源デバイスに例えば１．５Ｖの電源電圧を供給するための電源ラインには、１．５Ｖ駆動の他のデバイスが接続され得る。また、多電源デバイスに例えば２．５Ｖの電源電圧を供給するための他の電源ラインには２．５Ｖ駆動の他のデバイスが接続され得る。
【０００８】
多電源デバイスに電源電圧を供給する複数の電源は、それらの起動順序が予め定められている場合がある。複数の電源の起動順序を適切に定めることにより、多電源デバイスにおける意図しない動作（例えばラッチアップや過大な突入電流の発生）が防止される。
【０００９】
多電源デバイスにおいては、各電源ラインに接続される電源入力端子間のアイソレーションが行われているものの、最初に起動された電源によってある電源入力端子に入力された電圧が他の電源入力端子に回り込むという問題が生じ得る。このような電圧の回り込みは、多電源デバイスを構成する半導体内部に寄生素子が形成されること等に起因する。このような電圧の回り込みが発生すると、当該他の電源入力端子に接続された電源ラインに電源シーケンスに従うタイミングよりも早いタイミングで電圧が現れる。これにより、当該電源ラインに接続された他のデバイスが本来のタイミングよりも早いタイミングで起動し、結果として、電子装置の誤動作が引き起こされる場合がある。
【００１０】
多電源デバイスにおける電圧の回り込みの発生の有無は設計段階で認識することは困難であり事前に対処することが困難である。そのため、従来は、電圧の回り込みの有無の確認、電圧の回り込みによる他のデバイスへの影響の確認を行い、必要に応じて電源シーケンスの変更を行っていた。しかしながら、複雑な電源シーケンスは変更することが容易ではなく、電源シーケンスの変更のみで対処できない場合もある。
【００１１】
開示の技術は、１つの側面として、所定の順序で電圧が供給される複数の電源ラインにおいて他の電源ラインから回り込む電圧を、各電源ラインへの電圧の供給を阻害することなく遮断すること目的とする。
【課題を解決するための手段】
【００１２】
電源管理装置は、所定の順序で電圧の供給が開始される複数の電源ラインの各々の電圧が所定のレベルに達したことを示す信号を電源ライン毎に出力する信号出力部を含む。電源管理装置は、前記複数の電源ラインのうち、２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から所定の部位に短絡する電圧遮断回路を含む。前記所定の部位は、前記複数の電源ラインの各々に供給される電圧のレベルよりも低い電圧レベルを有する部位であり、例えばグランドラインであってもよい。前記電圧遮断回路は、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインの電圧が所定のレベルに達したことを示す前記信号に基づいて前記少なくとも１つの電源ラインを開放する。
【発明の効果】
【００１３】
開示の技術によれば、１つの側面として、所定の順序で電圧が供給される複数の電源ラインにおいて他の電源ラインから回り込む電圧を、各電源ラインへの電圧の供給を阻害することなく遮断することができる、という効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】開示の技術の実施形態に係る電源管理装置を含む電子装置の構成を示すブロック図である。
【図２】開示の技術の実施形態に係るシーケンス制御部における処理の流れを示すフローチャートである。
【図３】開示の技術の実施形態に係る電子装置の電源起動時における動作を示すタイムチャートである。
【図４】比較例に係る電子装置の構成を示すブロック図である。
【図５】比較例に係る電子装置の電源起動時における動作を示すフローチャートである。
【図６】開示の技術の実施形態に係る電源管理装置を含む電子装置の構成を示すフローチャートである。
【発明を実施するための形態】
【００１５】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素には、同一の参照符号を付与する。
【００１６】
［第１の実施形態］
図１は、開示の技術の第１の実施形態に係る電源管理装置１０を含む電子装置１００の構成を示すブロック図である。
【００１７】
電子装置１００は、分散電源方式によって互いに異なるレベルの電源電圧を複数の電源によって生成して負荷に供給する構成を有する。分散電源方式は、１つの絶縁型コンバータ（中間バスコンバータ）で中間のバス電圧に変換し、その後に負荷の直近に設けられた複数の非絶縁型コンバータ(Point of Load:POL)で、所望の電圧レベルに変換する方式である。
【００１８】
一次電源２０は、中間バスコンバータを構成する絶縁型コンバータであり、図示ないバックプレーンから供給される例えば４８Ｖの電圧を、１２Ｖに変換して出力する。一次電源２０の出力端子は、電源ラインＬ０を介してＰＯＬを構成する二次電源２１、２２、２３に供給される。
【００１９】
二次電源２１は、電源ラインＬ０に接続された入力端子Ｉ１と、電源ラインＬ１に接続された出力端子Ｏ１と、を有する。二次電源２１は、入力端子Ｉ１に供給される一次電源２０の出力電圧を、一例として１．５Ｖに変換して出力端子Ｏ１から出力する。
【００２０】
二次電源２２は、電源ラインＬ０に接続された入力端子Ｉ２と、電源ラインＬ２に接続された出力端子Ｏ２と、を有する。また、二次電源２２は、シーケンス制御部１４の信号出力端子Ｔ１に接続されたイネーブル入力端子ＥＮ２を有する。二次電源２２はシーケンス制御部１４の信号出力端子Ｔ１から出力され、イネーブル入力端子ＥＮ２に入力されるステータス信号ｅ１に基づいて起動し、入力端子Ｉ２に供給される一次電源２０の出力電圧を一例として２．５Ｖに変換して出力端子Ｏ２から出力する。
【００２１】
二次電源２３は、電源ラインＬ０に接続された入力端子Ｉ３と、電源ラインＬ３に接続された出力端子Ｏ２と、を有する。また、二次電源２３は、シーケンス制御部１４の信号出力端子Ｔ２に接続されたイネーブル入力端子ＥＮ３を有する。二次電源２３はシーケンス制御部１４の信号出力端子Ｔ２から出力され、イネーブル入力端子ＥＮ３に供給されるステータス信号ｅ２に基づいて起動し、入力端子Ｉ３に供給される一次電源２０の出力電圧を一例として３．３Ｖに変換して出力端子Ｏ３から出力する。
【００２２】
二次電源２１から電力が供給される電源ラインＬ１は、多電源デバイスとしてのＦＰＧＡ３０の電源入力端子Ｐ１接続されている。電源ラインＬ１を介して電源入力端子Ｐ１に入力される電圧は、一例としてＦＰＧＡ３０におけるコア用の電源として使用される。ＦＰＧＡ３０は、一例として半導体チップをパッケージに収容した形態を有する。
【００２３】
二次電源２２から電力が供給される電源ラインＬ２は、ＦＰＧＡ３０の電源入力端子Ｐ２に接続されている。電源ラインＬ２を介して電源入力端子Ｐ２に入力される電圧は、一例としてＦＰＧＡ３０におけるＩ／Ｏ（入出力部）の電源として使用される。また、電源ラインＬ２は、ＩＣ（Integrated Circuit）３１の電源入力端子Ｐ４にも接続されている。すなわち、ＦＰＧＡ３０とＩＣ３１は、二次電源２２を共有している。ＩＣ３１は、一例として半導体チップをパッケージに収容した形態を有する。
【００２４】
二次電源２３から電力が供給される電源ラインＬ３は、ＦＰＧＡ３０の電源入力端子Ｐ３に接続されている。電源ラインＬ３を介して電源入力端子Ｐ３に入力される電圧は、一例としてＦＰＧＡ３０におけるＩ／Ｏ（入出力部）の電源として使用される。また、電源ラインＬ３は、ＩＣ３２の電源入力端子Ｐ５にも接続されている。すなわち、ＦＰＧＡ３０とＩＣ３２は、二次電源２３を共有している。ＩＣ３２は、一例として半導体チップをパッケージに収容した形態を有する。
【００２５】
電源管理装置１０は、シーケンス制御部１４と、電圧遮断回路１２ａおよび１２ｂと、を含んで構成されている。シーケンス制御部１４は、二次電源２１、２２および２３の起動順序を統括的に制御する。シーケンス制御部１４は、電源ラインＬ１に接続された電圧モニタ用の入力端子Ｍ１と、電源ラインＬ２に接続された電圧モニタ用の入力端子Ｍ２と、を有する。また、シーケンス制御部１４は、二次電源２２のイネーブル入力端子ＥＮ２に接続された信号出力端子Ｔ１と、二次電源２３のイネーブル入力端子ＥＮ３に接続された信号出力端子Ｔ２と、を有する。
【００２６】
シーケンス制御部１４は、図示しないＣＰＵ（Central Processing Unit）およびメモリ等を含むコンピュータを備え、ＣＰＵがメモリに格納されたシーケンス制御プログラムを実行することにより、二次電源２１、２２および２３の起動順序を制御する。
【００２７】
図２は、シーケンス制御部１４によって実行される上記のシーケンス制御プログラムに基づく処理の一例を示すフローチャートである。シーケンス制御部１４は、例えば、一次電源２０の起動に応じてシーケンス制御プログラムの実行を開始する。
【００２８】
ステップＳ１において、シーケンス制御部１４は、入力端子Ｍ１から入力される電源ラインＬ１の電圧をモニタする。
【００２９】
ステップＳ２において、シーケンス制御部１４は、電源ラインＬ１の電圧が、所定のレベル（例えば１．５Ｖ）に達したか否かを判定する。シーケンス制御部１４は、電源ラインＬ１の電圧が所定のレベルに達していないと判定した場合には処理をステップＳ１に戻し、所定のレベルに達したと判定した場合には処理をステップＳ３に移行する。
【００３０】
ステップＳ３において、シーケンス制御部１４は、電源ラインＬ１の電圧が所定のレベルに達したことを示すハイレベルのステータス信号ｅ１を信号出力端子Ｔ１から出力する。ハイレベルのステータス信号ｅ１が二次電源２２のイネーブル入力端子ＥＮ２に入力されると二次電源２２が起動する。
【００３１】
ステップＳ４において、シーケンス制御部１４は、入力端子Ｍ２から入力される電源ラインＬ２の電圧をモニタする。
【００３２】
ステップＳ５において、シーケンス制御部１４は、電源ラインＬ２の電圧が、所定のレベル（例えば２．５Ｖ）に達したか否かを判定する。シーケンス制御部１４は、電源ラインＬ２の電圧が所定のレベルに達していないと判定した場合には処理をステップＳ４に戻し、所定のレベルに達したと判定した場合には処理をステップＳ６に移行する。
【００３３】
ステップＳ６において、シーケンス制御部１４は、電源ラインＬ２の電圧が所定のレベルに達したことを示すステータス信号ｅ２を信号出力端子Ｔ２から出力する。ハイレベルのステータス信号ｅ２が二次電源２３のイネーブル入力端子ＥＮ３に入力されると二次電源２３が起動する。
【００３４】
以上のように、シーケンス制御部１４による上記の制御によって、二次電源２１の起動後に二次電源２２が起動され、二次電源２２の起動後に二次電源２３が起動される。なお、最初に起動される二次電源２１を、２番目以降に起動される二次電源２２および２３と同様、シーケンス制御部１４から出力される信号によって起動させるようにしてもよい。
【００３５】
電圧遮断回路１２ａは、トランジスタＱ１ａ、Ｑ２ａ、抵抗素子Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、およびキャパシタＣａを含む。トランジスタＱ１ａおよびＱ２ａは、一例としてｎチャネルＭＯＳＦＥＴを用いることができる。トランジスタＱ２ａのゲートは、シーケンス制御部１４の信号出力端子Ｔ１に接続されている。トランジスタＱ２ａのソースはグランドラインに接続され、ドレインは抵抗素子Ｒ３ａ、Ｒ２ａおよびキャパシタＣａの一端に接続されるとともにトランジスタＱ１ａのゲートに接続されている。抵抗素子Ｒ３ａの他端は、電源ラインＬ０に接続されている。抵抗素子Ｒ２ａおよびキャパシタＣａの他端はグランドラインに接続されている。トランジスタＱ１ａのドレインは、電源ラインＬ２に接続され、ソースは抵抗素子Ｒ１ａを介してグランドラインに接続されている。なお、トランジスタＱ１ａおよびＱ２ａは、バイポーラトランジスタであってもよい。
【００３６】
電圧遮断回路１２ｂの回路構成は、電圧遮断回路１２ａと同一であるので、詳細な説明は省略する。電圧遮断回路１２ｂのトランジスタＱ１ｂのドレインは電源ラインＬ３に接続され、トランジスタＱ２ｂのゲートはシーケンス制御部１４の信号出力端子Ｔ２に接続されている。
【００３７】
一次電源２０が起動されると、電圧遮断回路１２ａにおいて、電源ラインＬ０の電圧が抵抗素子Ｒ３ａとＲ２ａの抵抗比に応じて分圧され、トランジスタＱ１ａのゲートがバイアスされる。これによりトランジスタＱ１ａがオン状態となる。トランジスタＱ１ａがオン状態となることにより電源ラインＬ２がグランドラインに短絡される。同様に、電圧遮断回路１２ｂにおいても、一次電源２０の起動によってトランジスタＱ１ｂがオン状態となり、電源ラインＬ３がグランドラインに短絡される。このように、一次電源２０の起動に応じてトランジスタＱ１ａおよびＱ１ｂをオン状態することで、二次電源２１による電源ラインＬ１への電圧の供給の開始時点若しくはそれよりも前から電源ラインＬ２およびＬ３がグランドラインに短絡される。
【００３８】
その後、電源ラインＬ１の電圧が所定のレベル（例えば１．５Ｖ）に達し安定すると、シーケンス制御部１４の信号出力端子Ｔ１から電源ラインＬ１の電圧が所定のレベルに達したことを示すハイレベルのステータス信号ｅ１が出力される。これにより、トランジスタＱ２ａはオン状態となり、トランジスタＱ１ａはオフ状態となるので、電源ラインＬ２は解放される。このように、電圧遮断回路１２ａは、一次電源２０の起動に伴って電源ラインＬ２をグランドラインに短絡し、ステータス信号ｅ１に基づいて電源ラインＬ２を解放する。すなわち、電圧遮断回路１２ａは、二次電源２２の起動に伴って電源ラインＬ２を解放する。
【００３９】
その後、電源ラインＬ２の電圧が所定のレベル（例えば２．５Ｖ）に達し安定すると、シーケンス制御部１４の信号出力端子Ｔ２から電源ラインＬ２の電圧が所定のレベルに達したことを示すハイレベルのステータス信号ｅ２が出力される。これにより、トランジスタＱ２ｂはオン状態となり、トランジスタＱ１ｂはオフ状態となるので、電源ラインＬ３は解放される。このように、電圧遮断回路１２ｂは、一次電源２０の起動に伴って電源ラインＬ３をグランドラインに短絡し、ステータス信号ｅ２に基づいて電源ラインＬ３を解放する。すなわち、電圧遮断回路１２ｂは、二次電源２３の起動に伴って電源ラインＬ３を解放する。
【００４０】
電圧遮断回路１２ａにおいてキャパシタＣａは、ステータス信号ｅ１に対するトランジスタＱ１ａのオフタイミングを調整するために用いられる。すなわち、キャパシタＣａの容量値を大きくする程、ステータス信号ｅ１に対するトランジスタＱ１ａのオフタイミングを遅延させることができる。二次電源２２の立ち上がり時間（起動特性）やトランジスタＱ１ａおよびＱ２ａのスイッチング特性のばらつきに応じてキャパシタＣａの容量値を調整することで、電源ラインＬ２の解放タイミングを最適化することが可能となる。また、電圧遮断回路１２ａにおいて、抵抗素子Ｒ１ａをトランジスタＱ１ａに直列に接続することで、電源ラインＬ２の短絡時においてＦＰＧＡ３０の電源入力端子Ｐ２から流出する漏れ電流ｉＬを制限することができる。これにより、電源ラインＬ２の短絡時にＦＰＧＡ３０に過電流が流れることを防止することができる。
【００４１】
同様に、電圧遮断回路１２ｂにおいてキャパシタＣｂは、ステータス信号ｅ２に対するトランジスタＱ１ｂのオフタイミングを調整するために用いられる。二次電源２３の立ち上がり時間（起動特性）やトランジスタＱ１ｂおよびＱ２ｂのスイッチング特性のばらつきに応じてキャパシタＣｂの容量値を調整することで、電源ラインＬ３の解放タイミングを最適化することが可能となる。また、電圧遮断回路１２ｂにおいて、抵抗素子Ｒ１ｂをトランジスタＱ１ｂに直列に接続することで、電源ラインＬ３の短絡時においてＦＰＧＡ３０の電源入力端子Ｐ３から流出する漏れ電流ｉＬを制限することができる。これにより、電源ラインＬ３の短絡時にＦＰＧＡ３０に過電流が流れることを防止することができる。
【００４２】
なお、電源管理装置１０は開示の技術における電源管理装置の一例である。電源ラインＬ１、Ｌ２およびＬ３は、開示の技術における複数の電源ラインの一例である。シーケンス制御部１４は、開示の技術における信号出力部の一例である。電圧遮断回路１２ａおよび１２ｂは開示の技術における電圧遮断回路の一例である。トランジスタＱ１ａおよびＱ１ｂは、開示の技術におけるスイッチング素子の一例である。キャパシタＣａおよびＣｂは開示の技術における調整回路の一例である。抵抗素子Ｒ１ａおよびＲ１ｂは開示の技術の抵抗素子の一例である。電子装置１００は、開示の技術における電子装置の一例である。二次電源２１、２２および２３は、開示の技術における複数の電源の一例である。
【００４３】
図３は、電子装置１００の電源起動時における動作を示すタイムチャートである。電子装置１００においては、一次電源２０が起動され、電源ラインＬ０の電圧が所定のレベル（例えば１２Ｖ）に達すると二次電源２１が起動する。また、一次電源２０の起動に伴って、電圧遮断回路１２ａおよび１２ｂのトランジスタＱ１ａおよびＱ１ｂがオン状態となる。これにより、電源ラインＬ２およびＬ３はグランドラインに短絡される。すなわち、電圧遮断回路１２ａおよび１２ｂは、それぞれ、電源ラインＬ１への電圧の供給が開始される時点若しくはそれよりも前から電源ラインＬ２およびＬ３をグランドラインに短絡する。
【００４４】
二次電源２１から出力された電圧は、電源ラインＬ１を介してＦＰＧＡ３０の電源入力端子Ｐ１に入力され、ＦＰＧＡ３０の内部を経由して電源入力端子Ｐ２およびＰ３に回り込む。しかしながら、電圧遮断回路１２ａおよび１２ｂのトランジスタＱ１ａおよびＱ１ｂはオン状態とされているので、電源ラインＬ２およびＬ３の電圧はグランドレベルに維持される。ＦＰＧＡ３０の電源入力端子Ｐ１からＦＰＧＡ３０内部を回り込んで電源入力端子Ｐ２およびＰ３から流出する漏れ電流ｉＬは、トランジスタＱ１ａおよびＱ１ｂを介してグランドラインに放出される。
【００４５】
その後、電源ラインＬ１の電圧が所定のレベル（例えば１．５Ｖ）に達して安定すると、シーケンス制御部１４は信号出力端子Ｔ１からハイレベルのステータス信号ｅ１を出力する。ハイレベルのステータス信号ｅ１は、二次電源２２のイネーブル入力端子ＥＮ２に入力されるとともに電圧遮断回路１２ａのトランジスタＱ２ａのゲートに入力される。これにより、二次電源２２が起動されるとともに、電圧遮断回路１２ａのトランジスタＱ１ａがオフ状態となって電源ラインＬ２が解放される。このように二次電源２２の起動とともに電源ラインＬ２を解放することで、ＦＰＧＡ３０の電源入力端子Ｐ２への電圧の供給を適切に行うことができる。
【００４６】
その後、電源ラインＬ２の電圧が所定のレベル（例えば２．５Ｖ）に達して安定すると、シーケンス制御部１４は信号出力端子Ｔ２からハイレベルのステータス信号ｅ２を出力する。ハイレベルのステータス信号ｅ２は、二次電源２３のイネーブル入力端子ＥＮ３に入力されるとともに電圧遮断回路１２ｂのトランジスタＱ２ｂのゲートに入力される。これにより、二次電源２３が起動されるとともに、電圧遮断回路１２ｂのトランジスタＱ１ｂがオフ状態となり電源ラインＬ３が解放される。このように二次電源２３の起動とともに電源ラインＬ３を解放することで、ＦＰＧＡ３０の電源入力端子Ｐ３への電圧の供給を適切に行うことができる。
【００４７】
以上のように、電圧遮断回路１２ａは、電源ラインＬ１への電圧の供給が開始される時点若しくはそれよりも前から電源ラインＬ２をグランドラインに短絡する。換言すれば、電圧遮断回路１２ａは、最初に起動される二次電源２１の起動時若しくはそれよりも前から電源ラインＬ２をグランドラインに短絡する。これにより、最初に起動された二次電源２１から供給される電圧についてＦＰＧＡ３０の内部において回り込みが生じても、電源ラインＬ２の電圧はグランドレベルに維持される。これにより、電源ラインＬ２に接続されたＩＣ３１が二次電源２２の起動前に起動することを防止できる。また、電圧遮断回路１２ａは、二次電源２２の起動タイミングに合わせて電源ラインＬ２を解放するので、ＦＰＧＡ３０の電源入力端子Ｐ２への電圧の供給が阻害されることはない。
【００４８】
同様に、電圧遮断回路１２ｂは、電源ラインＬ１への電圧の供給が開始される時点若しくはそれよりも前から電源ラインＬ３をグランドラインに短絡する。換言すれば、電圧遮断回路１２ｂは、最初に起動される二次電源２１の起動時若しくはそれよりも前から電源ラインＬ３をグランドラインに短絡する。これにより、最初に起動された二次電源２１から供給される電圧についてＦＰＧＡ３０の内部において回り込みが生じても、電源ラインＬ３の電圧はグランドレベルに維持される。これにより、電源ラインＬ３に接続されたＩＣ３２が二次電源２３の起動前に起動することを防止できる。また、電圧遮断回路１２ｂは、二次電源２３の起動タイミングに合わせて電源ラインＬ３を解放するので、ＦＰＧＡ３０の電源入力端子Ｐ３への電圧の供給が阻害されることはない。
【００４９】
図４は、比較例に係る電子装置１００Ａの構成を示すブロック図である。図４において、図１に示す開示の技術に係る電子装置１００と同一または対応する構成要素には、同一の参照符号を付与し、詳細な説明は省略する。比較例に係る電子装置１００Ａは、電圧遮断回路１２ａおよび１２ｂを有しない点が開示の技術に係る電子装置１００と異なる。
【００５０】
図５は、比較例に係る電子装置１００Ａの電源起動時における動作を示すタイムチャートである。比較例に係る電子装置１００Ａにおいて、一次電源２０が起動され、電源ラインＬ０の電圧が所定のレベル（例えば１２Ｖ）に達すると二次電源２１が起動される。二次電源２１から出力された電圧は、電源ラインＬ１を介してＦＰＧＡ３０の電源入力端子Ｐ１に入力され、ＦＰＧＡ３０の内部を経由して電源入力端子Ｐ２およびＰ３に回り込む。その結果、シーケンス制御部１４からハイレベルのステータス信号ｅ１が出力される前（すなわち、二次電源２２の起動前）に電源ラインＬ２にグランドレベルよりも高いレベルの電圧が現れる。同様に、シーケンス制御部１４からハイレベルのステータス信号ｅ２が出力される前（すなわち、二次電源２３の起動前）に電源ラインＬ３にグランドレベルよりも高いレベルの電圧が現れる。
【００５１】
その後、電源ラインＬ１の電圧が所定のレベル（例えば１．５Ｖ）に達して安定すると、シーケンス制御部１４は信号出力端子Ｔ１からハイレベルのステータス信号ｅ１を出力する。これにより、二次電源２２が起動される。
【００５２】
二次電源２２の起動後、電源ラインＬ２の電圧が所定のレベル（例えば２．５Ｖ）に達して安定すると、シーケンス制御部１４は信号出力端子Ｔ２からハイレベルのステータス信号ｅ２を出力する。これにより、二次電源２３が起動される。
【００５３】
以上のように、比較例に係る電子装置１００Ａにおいては、ＦＰＧＡ３０内における電圧の回り込みによって二次電源２２の起動前に電源ラインＬ２にグランドレベルよりも高いレベルの電圧が現れる。これにより、二次電源２２の起動前にＩＣ３１の電源入力端子Ｐ４に電源電圧が供給され、ＩＣ３１が起動するおそれがある。ＩＣ３１が意図しないタイミングで起動することにより、電子装置１００Ａにおいて誤動作が引き起こされる可能性がある。また、比較例に係る電子装置１００Ａにおいては、ＦＰＧＡ３０内における電圧の回り込みによって二次電源２３の起動前に電源ラインＬ３にグランドレベルよりも高いレベルの電圧が現れる。これにより、二次電源２３の起動前にＩＣ３２の電源入力端子Ｐ５に電源電圧が供給され、ＩＣ３２が起動するおそれがある。ＩＣ３２が意図しないタイミングで起動することにより、電子装置１００Ａにおいて誤動作が引き起こされる可能性がある。
【００５４】
一方、開示の技術に係る電子装置１００においては、電源管理装置１０によって、電源ラインＬ２およびＬ３は、少なくとも電源ラインＬ１への電圧の供給が開始される時点からグランドラインに短絡される。これにより、二次電源２２の起動前における電源ラインＬ２の電圧変動および二次電源２３の起動前における電源ラインＬ３の電圧変動を防止することができる。これにより、二次電源２２の起動前におけるＩＣ３１の起動および二次電源２３の起動前におけるＩＣ３２の起動を防止することができ、電子装置１００における誤動作の発生を防止することができる。
【００５５】
また、電源管理装置１０は、二次電源２２の起動に伴って電源ラインＬ２を解放し、二次電源２３の起動に伴って電源ラインＬ３を解放するので、ＦＰＧＡ３０の電源入力端子Ｐ２およびＰ３への電圧の供給が阻害されることはない。
【００５６】
このように、開示の技術に係る電源管理装置１０によれば、所定の順序で電圧が供給される複数の電源ラインにおいて他の電源ラインから回り込む電圧を、各電源ラインへの電圧の供給を阻害することなく遮断することができる。
【００５７】
また、電源管理装置１０は、電圧の回り込みが発生する可能性がある電源ラインに電圧遮断回路を接続することにより実現できるので、電源構成にかかわらず適用することができ、汎用性が高い。
【００５８】
また、電源管理装置１０は、二次電源の起動の順序を制御するためのステータス信号を用いて電源ラインの解放のタイミングを制御しているので、既存の電源構成への適用が容易であり低コストで回り込み電圧による問題を解消することができる。
【００５９】
また、電圧遮断回路１２ａおよび１２ｂは、スイッチング素子としてのトランジスタＱ１ａおよびＱ１ｂによって電源ラインを短絡する構成としているので、電源ラインに生じる電圧および電流の大きさにかかわらず、回り込み電圧を遮断することができる。
【００６０】
また、電圧遮断回路１２ａおよび１２ｂは、比較的小規模の回路構成で実現可能なため、電子装置における電圧遮断回路１２ａおよび１２ｂの配置スペースを小さくすることができる。また、電圧遮断回路１２ａおよび１２ｂは、互いに同じ構成を有するので、電源構成に応じた電圧遮断回路の増設等が容易である。
【００６１】
また、電圧遮断回路１２ａおよび１２ｂにおいて、キャパシタＣａおよびＣｂの容量値を調整することで、電源ラインの解放タイミングを最適化することが可能となる。
【００６２】
また、電圧遮断回路１２ａ、１２ｂにおいて、抵抗素子Ｒ１ａ、Ｒ１ｂをそれぞれトランジスタＱ１ａ、Ｑ１ｂに直列に接続することで、電源ラインの短絡時にＦＰＧＡ３０の電源入力端子Ｐ２、Ｐ３から流出する漏れ電流ｉＬを制限することができる。これにより、短絡時にＦＰＧＡ３０に過電流が流れることを防止することができる。
【００６３】
［第２の実施形態］
図６は、開示の技術の第２の実施形態に係る電源管理装置１１を含む電子装置１０１の構成を示すブロック図である。図６において、図１に示す第１の実施形態に係る電子装置１００と同一または対応する構成要素には同一の参照符号を付与し、詳細な説明は省略する。第２の実施形態に係る電子装置１０１において、第１の実施形態に係るシーケンス制御部１４の機能は、二次電源２１、２２および２３が担う。
【００６４】
二次電源２１は、入力端子Ｉ１に供給される一次電源２０の出力電圧を、一例として１．５Ｖに変換して出力端子Ｏ１から出力する。二次電源２１は、入力端子Ｉ１および出力端子Ｏ１に加え、信号出力端子Ｄ１を有する。信号出力端子Ｄ１は、二次電源２２のイネーブル入力端子ＥＮ２および電圧遮断回路１２ａのトランジスタＱ２ａのゲートに接続されている。二次電源２１は、自身の出力端子Ｏ１に出力された電圧（すなわち電源ラインＬ１の電圧）をモニタする機能を有する。二次電源２１は、自身の出力端子Ｏ１に出力された電圧が所定のレベル（例えば１．５Ｖ）に達した場合に、信号出力端子Ｄ１からハイレベルのステータス信号ｅ１を出力し、ステータス信号ｅ１を二次電源２２および電圧遮断回路１２ａに供給する。
【００６５】
二次電源２２は、イネーブル入力端子ＥＮ２に供給される二次電源２１からのステータス信号ｅ１に基づいて起動し、入力端子Ｉ２に供給される一次電源２０の出力電圧を、一例として２．５Ｖに変換して出力端子Ｏ２から出力する。二次電源２２は、入力端子Ｉ２および出力端子Ｏ２に加え、信号出力端子Ｄ２を有する。信号出力端子Ｄ２は、二次電源２３のイネーブル入力端子ＥＮ３および電圧遮断回路１２ｂのトランジスタＱ２ｂのゲートに接続されている。二次電源２２は、自身の出力端子Ｏ２に出力された電圧（すなわち電源ラインＬ２の電圧）をモニタする機能を有する。二次電源２２は、自身の出力端子Ｏ２に出力された電圧が所定のレベル（例えば２．５Ｖ）に達した場合に、信号出力端子Ｄ２からハイレベルのステータス信号ｅ２を出力し、ステータス信号ｅ２を二次電源２３および電圧遮断回路１２ｂに供給する。
【００６６】
二次電源２３は、イネーブル入力端子ＥＮ３に供給される二次電源２２からのステータス信号ｅ２に基づいて起動し、入力端子Ｉ３に供給される一次電源２０の出力電圧を、一例として３．３Ｖに変換して出力端子Ｏ３から出力する。二次電源２３は、入力端子Ｉ３および出力端子Ｏ３に加え、信号出力端子Ｄ３を有する。二次電源２３は、自身の出力端子Ｏ３に出力された電圧（すなわち電源ラインＬ３の電圧）をモニタする機能を有する。二次電源２３は、自身の出力端子Ｏ３に出力された電圧が所定のレベル（例えば３．３Ｖ）に達した場合に、信号出力端子Ｄ３からハイレベルのステータス信号ｅ３を出力する。なお、本実施形態に係る電子装置１０１においては、二次電源２３の起動後に起動される二次電源が存在しないので、ステータス信号ｅ３は使用されない。
【００６７】
第２の実施形態に係る電子装置１０１において、電源管理装置１１は、二次電源２１および２２におけるステータス信号ｅ１およびｅ２を出力する機能部分と、電圧遮断回路１２ａおよび１２ｂと、を含んで構成されている。第２の実施形態における二次電源２１および２２は、開示の技術の信号出力部としての機能も有する。
【００６８】
第２の実施形態に係る電子装置１０１の電源起動時における動作は、図３に示すタイムチャートによって示される第１の実施形態に係る電子装置１００の動作に準ずる。すなわち、ステータス信号ｅ１を二次電源２１が出力し、ステータス信号ｅ２を二次電源２２が出力する点以外は、第１の実施形態に係る電子装置１００と同様である。
【００６９】
電子装置１０１においては、一次電源２０が起動され、電源ラインＬ０の電圧が所定のレベル（例えば１２Ｖ）に達すると二次電源２１が起動される。また、一次電源２０の起動に伴って、電圧遮断回路１２ａおよび１２ｂのトランジスタＱ１ａおよびＱ１ｂがオン状態となる。これにより、電源ラインＬ２およびＬ３はグランドラインに短絡される。すなわち、電圧遮断回路１２ａおよび１２ｂは、それぞれ、電源ラインＬ１への電圧の供給が開始される時点若しくはそれよりも前から電源ラインＬ２およびＬ３をグランドラインに短絡する。
【００７０】
二次電源２１から出力された電圧は、電源ラインＬ１を介してＦＰＧＡ３０の電源入力端子Ｐ１に入力され、ＦＰＧＡ３０の内部を経由して電源入力端子Ｐ２およびＰ３に回り込む。しかしながら、電圧遮断回路１２ａおよび１２ｂのトランジスタＱ１ａおよびＱ１ｂはオン状態とされているので、電源ラインＬ２およびＬ３の電圧はグランドレベルに維持される。ＦＰＧＡ３０の電源入力端子Ｐ１からＦＰＧＡ３０内部を回り込んで電源入力端子Ｐ２およびＰ３から流出する漏れ電流ｉＬは、トランジスタＱ１ａおよびＱ１ｂを介してグランドラインに放出される。
【００７１】
その後、電源ラインＬ１の電圧が所定のレベル（例えば１．５Ｖ）に達して安定すると、二次電源２１は信号出力端子Ｄ１からハイレベルのステータス信号ｅ１を出力する。ハイレベルのステータス信号ｅ１は、二次電源２２のイネーブル入力端子ＥＮ２に入力されるとともに電圧遮断回路１２ａのトランジスタＱ２ａのゲートに入力される。これにより、二次電源２２が起動されるとともに、電圧遮断回路１２ａのトランジスタＱ１ａがオフ状態となって電源ラインＬ２が解放される。このように二次電源２２の起動とともに電源ラインＬ２を解放することで、ＦＰＧＡ３０の電源入力端子Ｐ２への電圧の供給を適切に行うことができる。
【００７２】
その後、電源ラインＬ２の電圧が所定のレベル（例えば２．５Ｖ）に達して安定すると、二次電源２２は信号出力端子Ｄ２からハイレベルのステータス信号ｅ２を出力する。ハイレベルのステータス信号ｅ２は、二次電源２３のイネーブル入力端子ＥＮ３に入力されるとともに電圧遮断回路１２ｂのトランジスタＱ２ｂのゲートに入力される。これにより、二次電源２３が起動されるとともに、電圧遮断回路１２ｂのトランジスタＱ１ｂがオフ状態となり電源ラインＬ３が解放される。このように二次電源２３の起動とともに電源ラインＬ３を解放することで、ＦＰＧＡ３０の電源入力端子Ｐ３への電圧の供給を適切に行うことができる。
【００７３】
第２の実施形態に係る電源管理装置１１および電子装置１０１によれば、第１の実施形態と同様、所定の順序で電圧が供給される複数の電源ラインにおいて他の電源ラインから回り込む電圧を、各電源ラインへの電圧の供給を阻害することなく遮断することができる。
【００７４】
また、第２の実施形態に係る電子装置１０１においては、二次電源の各々が、自身の出力電圧が所定のレベルに達した場合にステータス信号を出力する機能を有する。これにより、複数の二次電源の起動順序を統括的に制御する第１の実施形態に係るシーケンス制御部１４を削減することができる。
【００７５】
なお、上記した第１および第２の実施形態に係る電源管理装置１０、１１および電子装置１００、１０１については、種々の改変を行うことが可能である。
【００７６】
例えば、上記の各実施形態においては、３つの二次電源を含む構成としたが、二次電源の数は、装置構成に応じて適宜増減することが可能である。この場合において、電圧遮断回路は、電圧の回り込みが生じることが想定される電源ラインの各々に適宜接続され得る。
【００７７】
また、上記の各実施形態においては、電圧遮断回路は、電源ラインをグランドラインに短絡する構成としているがこれに限定されるものではない。電圧遮断回路は、電源ラインを、ＩＣ３１およびＩＣ３２が起動しない電圧レベル（例えば負電圧）のラインに短絡してもよい。
【００７８】
また、上記の各実施形態においては、電圧の供給が開始される順序が２番目以降である電源ラインＬ２およびＬ３にそれぞれ電圧遮断回路１２ａおよび１２ｂを接続する構成としているが、これに限定されるものではない。例えば、電圧の回り込みが生じる電源ラインであっても、当該電源ラインに他のデバイスが接続されていない場合や、当該電源ライン接続された他のデバイスが誤動作を引き起こさない場合には、当該電源ラインに電圧遮断回路を設けることを要しない。
【００７９】
また、上記の各実施形態においては、分散電源方式を採用する電子装置を例示したが、起動順序が予め定められた複数の電源を有するあらゆる装置に開示の技術を適用することが可能である。
【００８０】
また、上記の各実施形態においては、多電源デバイスとしてＦＰＧＡを例示しているが、これに限定されるものではない。多電源デバイスの他の例として、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロコンピュータ、ＤＳＰ（Digital Signal Processor）等が挙げられる。
【００８１】
以上の第１および第２の実施形態に関し、更に以下の付記を開示する。
【００８２】
（付記１）
所定の順序で電圧の供給が開始される複数の電源ラインの各々の電圧が所定のレベルに達したことを示す信号を電源ライン毎に出力する信号出力部と、
２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から前記複数の電源ラインの各々に供給される電圧のレベルよりも低い電圧レベルの部位に短絡し、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す前記信号に基づいて前記少なくとも１つの電源ラインを開放する電圧遮断回路と、
を含む電源管理装置。
【００８３】
（付記２）
前記電圧遮断回路は、前記少なくとも１つの電源ラインに接続され、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前からオン状態とされ、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す前記信号に基づいてオフ状態とされるスイッチング素子を含む
付記１に記載の電源管理装置。
【００８４】
（付記３）
前記電圧遮断回路は、前記信号に対する前記スイッチング素子のオフタイミングを調整する調整回路を更に含む
付記２に記載の電源管理装置。
【００８５】
（付記４）
前記電圧遮断回路は、オン状態とされた前記スイッチング素子に流れる電流を制限する抵抗素子を更に含む
付記２または付記３に記載の電源管理装置。
【００８６】
（付記５）
前記電圧遮断回路は、前記少なくとも１つの電源ラインをグランドラインに短絡する付記１から付記４のいずれか１つに記載の電源管理装置。
【００８７】
（付記６）
前記信号出力部は、前記少なくとも１つの電源ラインに電圧を供給する電源および前記電圧遮断回路に対して前記信号を供給する
付記１から付記５のいずれか１つに記載の電源管理装置。
【００８８】
（付記７）
複数の電源ラインの各々に対応して設けられ、前記複数の電源ラインの各々に所定の順序で電圧の供給を開始する複数の電源と、
前記複数の電源ラインの各々の電圧が所定のレベルに達したことを示す信号を電源ライン毎に出力する信号出力部と、
前記複数の電源ラインの各々に接続された多電源デバイスと、
前記信号に基づいて２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から前記複数の電源ラインの各々に供給される電圧のレベルよりも低い電圧レベルの部位に短絡し、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す前記信号に基づいて前記少なくとも１つの電源ラインを開放する電圧遮断回路と、
を含む電子装置。
【００８９】
（付記８）
前記複数の電源の各々は、自身に対応する電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す前記信号に基づいて起動する
付記７に記載の電子装置。
【００９０】
（付記９）
前記電圧遮断回路は、前記少なくとも１つの電源ラインに接続され、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前からオン状態とされ、前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す前記信号に基づいてオフ状態とされるスイッチング素子を含む
付記７または付記８に記載の電子装置。
【００９１】
（付記１０）
前記電圧遮断回路は、前記信号に対する前記スイッチング素子のオフタイミングを調整する調整回路を更に含む
付記９に記載の電子装置。
【００９２】
（付記１１）
前記電圧遮断回路は、オン状態とされた前記スイッチング素子に流れる電流を制限する抵抗素子を更に含む
付記９または付記１０に記載の電子装置。
【００９３】
（付記１２）
前記電圧遮断回路は、前記少なくとも１つの電源ラインをグランドラインに短絡する付記７から付記１１のいずれか１つに記載の電子装置。
【００９４】
（付記１３）
前記信号出力部は、前記複数の電源とは別体として設けられている
付記７から付記１２のいずれか１つに記載の電子装置。
【００９５】
（付記１４）
前記信号出力部は、前記複数の電源の各々と一体的に設けられている
付記７から付記１２のいずれか１つに記載の電子装置。
【００９６】
（付記１５）
前記少なくとも１つの信号ラインに接続された半導体装置を更に含む付記７から付記１４のいずれか１つに記載の電子装置。
【００９７】
（付記１６）
前記複数の電源に入力される電圧を出力する一次電源を更に含み、
前記複数の電源の各々は、前記一次電源から出力される電圧を所定のレベルに変換して出力し、
前記スイッチング素子は、前記一次電源の起動に応じてオン状態となる
付記９から付記１１のいずれか１つに記載の電子装置。
【００９８】
（付記１７）
所定の順序で電圧の供給が開始される複数の電源ラインのうち２番目以降に電圧の供給が開始される少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前から前記複数の電源ラインの各々に供給される電圧のレベルよりも低い電圧レベルの部位に短絡し、
前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインの電圧が所定のレベルに達した場合に、前記少なくとも１つの電源ラインを開放して前記少なくとも１つ電源ラインへの電圧の供給を開始する
電源管理方法。
【００９９】
（付記１８）
前記少なくとも１つの電源ラインへの電圧の供給が開始される直前に電圧の供給が開始される電源ラインが所定のレベルに達したことを示す信号に基づいて、前記少なくとも１つの電源ラインを開放する
付記１７に記載の電源管理方法。
【０１００】
（付記１９）
前記少なくとも１つの電源ラインを、最初に電圧の供給が開始される電源ラインへの電圧の供給の開始時点もしくはそれよりも前からグランドラインに短絡する付記１７または付記１８のいずれか１つに記載の電源管理方法。
【符号の説明】
【０１０１】
１０  １１  電源管理装置
１２ａ、１２ｂ  電圧遮断回路
１４  シーケンス制御部
２０  一次電源
２１、２２、２３  二次電源
３０  ＦＰＧＡ
３１、３２  ＩＣ
１００、１０１  電子装置
Ｌ０、Ｌ１、Ｌ２、Ｌ３  電源ライン
Ｑ１ａ、Ｑ１ｂ  トランジスタ
Ｃａ、Ｃｂ  キャパシタ
Ｒ１ａ、Ｒ１ｂ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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