(57)【要約】  実質的に平坦な表面が、導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止材料とを同時露出させる。誘電体エッチング停止材料とは異なる第２の誘電材料を、実質的に平坦な表面上に堆積する。選択的なエッチングによって、第２の誘電材料に孔または溝をエッチングして、エッチングが導電性フィーチャまたは半導体フィーチャおよび誘電体エッチング停止材料上で停止するようにする。好ましい実施形態において、実質的に平坦な表面は、導電性フィーチャまたは半導体フィーチャの間のギャップに酸化物のような第１の誘電体を満たし、酸化物を窪ませ、窒化物のような第２の誘電体を満たし、その後、窒化物と導電性フィーチャまたは半導体フィーチャとを同時露出させるように平坦化することにより形成される。
2008535220.tif 000002
【特許請求の範囲】
【請求項１】
誘電体オーバーエッチングを低減するための方法であって、
導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するステップと、
平坦な表面上に第２の誘電性充填材を直接堆積するステップと、
第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記誘電体エッチング停止層は、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素を含む方法。
【請求項３】
請求項１記載の方法において、
前記実質的に平坦な表面を形成するステップは、ＣＭＰによる平坦化を含む方法。
【請求項４】
請求項１記載の方法において、
前記実質的に平坦な表面を形成するステップは、選択的オーバーエッチングを含む方法。
【請求項５】
請求項１記載の方法において、
前記第２の誘電性充填材は、シリコンダイオードを備える方法。
【請求項６】
請求項１記載の方法において、
前記実質的に平坦な表面を形成するステップは、
第３の誘電材料と導電性フィーチャまたは半導体フィーチャとを同時露出させる初期表面を形成するステップと、
導電性フィーチャまたは半導体フィーチャに対して第３の誘電材料を窪ませるためにエッチングするステップと、
誘電体エッチング停止層を第３の誘電材料および導電性フィーチャまたは半導体フィーチャ上に堆積するステップと、
実質的に平坦な表面を形成するために平坦化するステップと、
を含む方法。
【請求項７】
請求項６記載の方法において、
前記初期表面を形成するステップは、
導電性材料または半導体材料の層またはスタックを堆積するステップと、
導電性フィーチャまたは半導体フィーチャを形成するために、導電性材料または半導体材料の層またはスタックをパターン形成およびエッチングするステップと、
第３の誘電材料を導電性フィーチャまたは半導体フィーチャ間に堆積するステップと、
第３の誘電材料と導電性フィーチャまたは半導体フィーチャとを同時露出させるために平坦化するステップと、
を含む方法。
【請求項８】
請求項１記載の方法において、
前記導電性フィーチャまたは半導体フィーチャは、柱である方法。
【請求項９】
請求項８記載の方法において、
前記柱は、垂直方向に向けられたダイオードを備える方法。
【請求項１０】
請求項９記載の方法において、
前記垂直方向に向けられたダイオードの各々は、メモリセルの要素である方法。
【請求項１１】
請求項１０記載の方法において、
前記メモリセルは、モノリシックな三次元メモリアレイ内にある方法。
【請求項１２】
誘電体オーバーエッチングを低減するための方法であって、
導電性フィーチャまたは半導体フィーチャと第１の誘電性充填材とを同時露出させる第１の表面を形成するステップと、
導電性フィーチャまたは半導体フィーチャに対して第１の誘電性充填材を窪ませるためにエッチングするステップと、
第１の誘電性充填材および導電性フィーチャまたは半導体フィーチャ上に誘電体エッチング停止層を堆積するステップと、
導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するために平坦化するステップと、
平坦な表面上に第２の誘電性充填材を堆積するステップと、
第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記誘電体エッチング停止層は、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素を含む方法。
【請求項１４】
請求項１２記載の方法において、
前記第２の誘電性充填材は、二酸化ケイ素を含む方法。
【請求項１５】
請求項１２記載の方法において、
前記平坦化するステップは、ＣＭＰによる平坦化を含む方法。
【請求項１６】
請求項１２記載の方法において、
前記平坦化するステップは、非選択的エッチバックを含む方法。
【請求項１７】
請求項１２記載の方法において、
前記第１の表面を形成するステップは、
導電性フィーチャまたは半導体フィーチャを形成するステップと、
導電性フィーチャまたは半導体フィーチャの間のギャップを第１の誘電性充填材で満たすステップであって、第１の誘電性充填材はＨＤＰ誘電体であり、ＨＤＰ誘電体は余分に満たされて実質的に平坦なＨＤＰ充填表面を生じさせる、ステップと、
導電性フィーチャまたは半導体フィーチャを露出させるために実質的に平坦なＨＤＰ充填表面をエッチングするステップと、
を含む方法。
【請求項１８】
請求項１２記載の方法において、
前記導電性フィーチャまたは半導体フィーチャは、柱である方法。
【請求項１９】
請求項１８記載の方法において、
前記柱は、垂直方向に向けられた半導体ダイオードを備える方法。
【請求項２０】
請求項１９記載の方法において、
前記垂直方向に向けられたダイオードの各々は、メモリセルの要素である方法。
【請求項２１】
請求項２０記載の方法において、
前記メモリセルは、モノリシックな三次元メモリアレイ内にある方法。
【請求項２２】
第１の導体を第１の柱上に形成するための方法であって、
第１の柱と第１の柱間の第１の誘電材料とを同時露出させる実質的に平坦な表面を形成するステップと、
平坦な表面上に第２の誘電材料を堆積するステップと、
第２の誘電材料内に複数の溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、
溝内に第１の導体を形成するステップと、
を含む方法。
【請求項２３】
請求項２２記載の方法において、
前記実質的に平坦な表面を形成するステップは、
第３の誘電材料を水平に満たしたギャップにより分離された第１の柱を形成するステップであって、第３の誘電材料は第１の柱に対して窪んでいる、ステップと、
第２の誘電材料を第１の柱および第３の誘電材料上に堆積するステップと、
実質的に平坦な表面を形成するために平坦化するステップと、
を含む方法。
【請求項２４】
請求項２３記載の方法において、
前記平坦化するステップは、ＣＭＰを含む方法。
【請求項２５】
請求項２３記載の方法において、
前記平坦化するステップは、第２の誘電材料を堆積するステップの間に、ＨＤＰ誘電体が実質的に平坦になるまでＨＤＰ誘電体を余分に満たすステップを含む方法。
【請求項２６】
請求項２５記載の方法において、
前記実質的に平坦なＨＤＰ誘電体は、ＣＭＰまたはエッチバックにより除去され、第１の柱を露出させるために平坦性を維持して、実質的に平坦な表面を形成する方法。
【請求項２７】
請求項２２記載の方法において、
前記第１の柱の各々は、垂直方向に向けられた半導体ダイオードを備える方法。
【請求項２８】
請求項２７記載の方法において、
前記半導体ダイオードは、シリコンおよび／またはゲルマニウムを含む方法。
【請求項２９】
請求項２２記載の方法において、
前記第１の誘電材料は、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素を含む方法。
【請求項３０】
請求項２９記載の方法において、
前記第２の誘電材料は、二酸化ケイ素を含む方法。
【請求項３１】
請求項２２記載の方法において、
前記第１の柱を形成するステップは、
半導体層のスタックを基底導体上に堆積するステップと、
第１の柱を形成するために半導体層のスタックをパターン形成およびエッチングするステップと、
を含む方法。
【請求項３２】
請求項２２記載の方法において、
第２の柱を第１の導体上に形成するステップをさらに含む方法。
【請求項３３】
請求項２２記載の方法において、
前記第１の柱および第１の導体は、第１のメモリレベルの要素である方法。
【請求項３４】
請求項３３記載の方法において、
少なくとも第２のメモリレベルを第１のメモリレベル上に形成するステップをさらに含む方法。
【請求項３５】
請求項３４記載の方法において、
前記第１および第２のメモリレベルは、モノリシックな三次元メモリアレイにおいて垂直に積み重ねられたメモリレベルである方法。
【請求項３６】
モノリシックな三次元メモリアレイにおける誘電体オーバーエッチングを最小限にするための方法であって、
第１の下部導体を形成するステップと、
第１の誘電材料により分離された第１の柱を第１の下部導体上に形成するステップと、
第２の誘電材料を第１の柱上に堆積するステップと、
第２の誘電材料内に溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、
第１の上部導体を溝に形成するステップと、
を含む、第１のメモリレベルを形成するステップと、
第１のメモリレベル上に少なくとも第２のメモリレベルをモノリシックに形成するステップと、
を含む方法。
【請求項３７】
請求項３６記載の方法において、
前記第１の柱は、垂直方向に向けられた半導体ダイオードを備える方法。
【請求項３８】
請求項３６記載の方法において、
第１のメモリレベルは、複数の第１のメモリセルを含み、各メモリセルは、
第１の下部導体の１つの一部と、
第１の柱と、
第１の上部導体の１つの一部と、
を含む方法。
【請求項３９】
請求項３６記載の方法において、
前記第１のメモリレベル上に少なくとも第２のメモリレベルを形成するステップは、第１の上部導体上に第２の柱を形成するステップを含む方法。
【請求項４０】
請求項３６記載の方法において、
前記誘電材料により分離された第１の柱を形成するステップは、
半導体層のスタックを堆積するステップと、
第１の柱を形成するために半導体層のスタックをパターン形成およびエッチングするステップと、
第３の誘電材料を堆積して、第１の柱間のギャップを満たすステップと、
第１の柱と第３の誘電材料とを露出させるために平坦化するステップと、
第１の柱に対して第３の誘電材料を窪ませるためにエッチングするステップと、
第１の誘電材料を第１の柱および第３の誘電材料上に堆積するステップと、
第１の柱と第１の誘電材料とを同時露出させるために実質的に平坦な表面を形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実質的に平坦な表面における誘電材料に散在されている導電性フィーチャ(feature) への接点を作る際の誘電体オーバーエッチングを低減するための方法に関する。この方法は、異なる誘電材料間のエッチング選択性を利用する。
【背景技術】
【０００２】
本願は、本願と同日付で出願され本願明細書において参照により援用されている、ぺティの米国特許出願第１１／０８９，７７１号（代理人整理番号：ＭＡ−１３７）「導電性フィーチャへの接点を作る際の誘電体オーバーエッチングを低減するための方法」（特許文献１）に関する。
【０００３】
半導体デバイスにおいて、誘電材料により被覆される導電性フィーチャまたは半導体フィーチャへの電気的接点を作るために、誘電材料を貫通してエッチングすることが知られている。電気的接点は、例えばバイアを介して、またはダマシン法により形成された導体の形成によって作られてもよい。
【０００４】
エッチングは、理想的には、埋設された導電性フィーチャまたは半導体フィーチャと位置合わせされる。エッチング剤は一般に、エッチングされる誘電材料と導電性フィーチャまたは半導体フィーチャの材料との間で選択的であり、好ましくは、導電性材料または半導体材料を非常にゆっくりエッチングするかまたは全くエッチングしない間に誘電材料をエッチングするので、導電性フィーチャまたは半導体フィーチャに達すると停止する。エッチングが位置ずれしていれば、エッチングされた領域のある部分は、導電性フィーチャまたは半導体フィーチャに当たらず、代わりに充填誘電体中まで進行し、過度なオーバーエッチングが位置ずれ領域において生じ得る。
【０００５】
設計およびデバイスによっては、誘電体オーバーエッチングに対する許容範囲が特に限定されている場合がある。従って、デバイスの性能を損なったり過度なオーバーエッチングの危険を冒したりすることなく、埋設された導電性フィーチャまたは半導体フィーチャへの電気的接点を形成するために誘電材料を貫通してエッチングすることが必要である。
【特許文献１】米国特許出願第１１／０８９，７７１号
【特許文献２】米国特許出願第１０／３２６，４７０号
【特許文献３】米国特許出願第１０／９５５，５４９号
【特許文献４】米国特許出願第１０／９５４，５７７号
【特許文献５】米国特許出願第１１／０１５，８２４号
【特許文献６】米国特許出願第１０／７２８，４３６号
【特許文献７】米国特許出願第１０／８１５，３１２号
【特許文献８】米国特許第６，０３４，８８２号
【特許文献９】米国特許出願第０９／９２７，６４８号
【特許文献１０】米国特許出願第１０／３３５，０８９号
【特許文献１１】米国特許出願第１０／７２８，２３０号
【特許文献１２】米国特許出願第１０／９５５，３８７号
【特許文献１３】米国特許第５，９１５，１６７号
【発明の開示】
【０００６】
本発明は、添付の特許請求の範囲により定義され、このセクション中の何もそれらの請求項に対する限定と解されるべきではない。一般に、本発明は、導電性フィーチャまたは半導体フィーチャへの電気的接点を作る際の過度な誘電体オーバーエッチングを防止する方法に関する。
【０００７】
本発明の第１の態様は、誘電体オーバーエッチングを低減するための方法を規定し、この方法は、導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するステップと、平坦な表面上に第２の誘電性充填材を直接堆積するステップと、第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、を含む。
【０００８】
本発明の好ましい実施形態は、誘電体オーバーエッチングを低減するための方法を規定し、この方法は、導電性フィーチャまたは半導体フィーチャと第１の誘電性充填材とを同時露出させる第１の表面を形成するステップと、導電性フィーチャまたは半導体フィーチャに対して第１の誘電性充填材を窪ませるためにエッチングするステップと、第１の誘電性充填材および導電性フィーチャまたは半導体フィーチャ上に誘電体エッチング停止層を堆積するステップと、導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するために平坦化するステップと、平坦な表面上に第２の誘電性充填材を堆積するステップと、第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、を含む。
【０００９】
本発明の別の態様は、第１の導体を第１の柱上に形成するための方法を規定し、この方法は、第１の柱と第１の柱間の第１の誘電材料とを同時露出させる実質的に平坦な表面を形成するステップと、平坦な表面上に第２の誘電材料を堆積するステップと、第２の誘電材料内に複数の溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、溝内に第１の導体を形成するステップと、を含む。
【００１０】
本発明の別の好ましい実施形態は、モノリシックな三次元メモリアレイにおける誘電体オーバーエッチングを最小限にするための方法を規定し、この方法は、第１の下部導体を形成するステップと、第１の誘電材料により分離された第１の柱を第１の下部導体上に形成するステップと、第２の誘電材料を第１の柱上に堆積するステップと、第２の誘電材料内に溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、第１の上部導体を溝に形成するステップと、を含む、第１のメモリレベルを形成するステップと、第１のメモリレベル上に少なくとも第２のメモリレベルをモノリシックに形成するステップと、を含む。
【００１１】
本願明細書で説明される本発明の態様および実施形態の各々は、単独または互いに組み合わせて用い得る。
【００１２】
好ましい態様および実施形態を添付図面を参照して以下に説明する。
【発明を実施するための最良の形態】
【００１３】
半導体デバイスにおいて、誘電材料により覆われている導電性フィーチャまたは半導体フィーチャへの電気的接点を作ることが必要なことがよくある。図１ａに目を向けて、例えば、単結晶ウェハ１０において形成されたチャンネル領域１２、ソースＳ、ドレインＤ、ゲート酸化物１４、およびゲート１６を有する電界効果トランジスタを形成することを考える。この例では、ゲート１６は、ドープされた多結晶シリコンで形成される。この説明において、多結晶シリコンを「ポリシリコン」と称するものとする。トランジスタは、例えば二酸化ケイ素のような誘電材料１８で形成され、それに覆われる。ポリシリコンゲート１６に対する電気的接続が行われなければならない。ポリシリコンゲートの幅Ｗは、半導体デバイスにおいて形成され得るパターン形成されたフィーチャまたはギャップの最小サイズである「フィーチャサイズ」であり得る。フィーチャサイズは、フォトリソグラフィの制約および他の制約により制限される。図１ａは、空隙２０が誘電体１８中にエッチングされるエッチングステップの初期段階を示す。この例では、空隙２０の幅もまた、フィーチャサイズであるＷである。空隙２０およびポリシリコンゲート１６が若干位置ずれしているのが見て取れる。
【００１４】
エッチングが進むにつれ、図１ｂに示されているように、エッチングはポリシリコンゲート１６に達する。エッチング剤は、エッチングがポリシリコンゲート１６で停止し、ポリシリコンゲート１６自体はごくわずかエッチングされるか全くエッチングされないように、選択的なものが選ばれる。しかし、わずかな位置ずれのため、エッチングの一部はポリシリコンゲート１６に当たらず、エッチングが進行してドレインＤに達するオーバーエッチング２２を作り出す。空隙２０内に形成される接点は、ドレインＤに対してゲート１６を短絡させることになる。
【００１５】
接点エッチング時の位置ずれ公差を改善する一般的な方法は、スペーサを形成することである。例えば、図２ａに示されているように、トランジスタの形成後に、例えば窒化ケイ素のような異なる誘電材料の薄層２３をポリシリコンゲート１６上に堆積する。異方性エッチングが続き、これは垂直方向に優先的にエッチングし、サイドエッチングは非常に少ないか皆無である。この異方性エッチングによって、窒化ケイ素が水平表面から除去され、図２ｂに示されているように、スペーサ２３中にのみ残留する。図２ｃに目を向けると、二酸化ケイ素１８がポリシリコンゲートを覆っている。ゲート１６への接点を形成するためにエッチングが実行される場合、エッチングは、示されているように、わずかに位置ずれすることがある。しかし、スペーサ２３は、ゲートを効果的に広げるが、二酸化ケイ素を高速でエッチングする一方で、窒化ケイ素スペーサ２３およびポリシリコンゲート１６双方を共に非常に低速でエッチングする高度に選択性のエッチング剤を用いることができる。
【００１６】
モノリシックな三次元メモリアレイについては、２００２年１２月１９日に出願され、その後放棄され、以下‘４７０出願と呼ばれ、本願明細書において参照により援用されているHernerらの米国特許出願第１０／３２６，４７０号「An Improved Method for Making High Density Nonvolatile Memory 」（特許文献２）に記載されている。関連するメモリが、２００４年９月２９日に出願され、以下‘５４９出願と呼ばれるHernerの米国特許出願第１０／９５５，５４９号「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」（特許文献３）、２００４年９月２９日に出願され、以下‘５７７出願と呼ばれるHernerらの米国特許出願第１０／９５４，５７７号「Junction Diode Comprising Varying Semiconductor Compositions」（特許文献４）、および２００４年１２月１７日に出願されたHernerらの米国特許出願第１１／０１５，８２４号「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」（特許文献５）に記載されている。これらの特許出願は、全て本願明細書において参照により援用されている。
【００１７】
‘４７０および関連する特許出願に記載されたメモリにおいて、互いに上に積み重ねられた複数のメモリレベルが基板上に形成される。図３に示されているように、このようなメモリレベルの１つは、下部導体２００、柱３００、および上部導体４００を含む。導体は、垂直方向に隣接するメモリレベル間で共有されてもよく、または、レベルは、レベル間の誘電体によって分離されてもよい。各柱３００は、垂直方向に向けられた接合ダイオードを含み、これは、実施形態によっては、上部および下部導体の間に誘電破断アンチヒューズで直列に形成される。各メモリセルは、柱３００と、下部導体２００の１つの一部と、上部導体４００の１つの一部とを含む。メモリセルは、読み出し電圧が上部および下部導体間に印加される場合にほとんど電流が流れないという初期高抵抗状態で形成される。比較的大きなプログラミング電圧を上部および下部導体に印加すると、メモリセルは、低抵抗状態に変換され、この状態において、読み出し電圧が印加されると、ある程度高くなったレベルの電流が流れる。
【００１８】
‘４７０，‘５４９，‘５７７、および‘８２４出願の好ましい実施形態において、上部導体４００は、減法によって形成される。すなわち、導電性スタック（例えば、窒化チタンおよびタングステン）が堆積され、その後、パターン形成およびエッチングされて、複数の実質的に平行で実質的に平坦な導体が形成される。その後、導体間のギャップは、誘電材料により満たされる。
【００１９】
実施形態によっては、代わりにダマシン法によって上部導体を形成する方が好ましい場合がある。ダマシン形成法において、誘電材料が堆積され、誘電体内に溝がエッチングされ、溝は導電性材料により満たされる。余分な導電性材料は、例えば化学機械的平坦化（ＣＭＰ）により除去されて、誘電体により隔離された導電性ラインが後に残る。
【００２０】
ある設計において、ダマシン法によって要求される誘電体エッチング中のオーバーエッチングのために許容範囲が限られる場合がある。図４ａは、‘４７０，‘５４９，‘５７７、および‘８２４出願と同様のメモリレベルの形成の段階を示し、下部導体２００と柱３００とを含み、上部導体４００はまだ形成されていない。二酸化ケイ素１０８が、柱３００間のギャップを充填し、柱３００上の比較的厚い層に堆積されている。（柱２００が見えにくくなることを回避するために、柱２００間の充填材１０８は図に示されていない。）この実施形態において、上部導体４００は、ダマシン法によって形成されることになる。各導体を形成するには、二酸化ケイ素１０８内に溝をエッチングして、その後、溝内に導電性材料を堆積させる。
【００２１】
二酸化ケイ素１０８は、ウェハ表面全体上に堆積され、溝を形成するためのエッチングは、同様にウェハ表面全体に渡って単一のエッチングステップで実行されることになる。二酸化ケイ素の堆積もエッチングも、ウェハに渡って均一の速度で行われるわけではない。よって、溝を形成するためのエッチングステップ中に、ある柱３００の上部はエッチングによって露出されることになる一方で、他の部分は二酸化ケイ素１０８の残りの厚さで覆われたままとなる。エッチングは、すべての柱３００の上部が露出されるまで継続しなければならないので、最後の柱の上部が露出されるまでに、前に露出された柱に対して二酸化ケイ素１０８の窪みが存在することが避けられないことになる。図４ａの点線は、溝が形成されるべき位置を示している（実際には、柱２００の各行に対して形成されることになるが、図を簡略化するために、１つの溝の位置のみを図４ａには示す）。
【００２２】
図４ｂは、二酸化ケイ素１０８が酸化物エッチング後に柱３００に対して窪んでいるウェハの領域における、溝を形成するための酸化物エッチング後の図４ａの線Ａ―Ａ’に沿った断面を示す。図４ｂは、柱２００間の二酸化ケイ素充填材１０８を示す。柱２００が見えにくくなることを回避するために、この充填材は図４ａでは省略されていたことを思い出されたい。
【００２３】
次のステップにおいて、図４ｃに示されているように、上部導体４００を形成するための導電性材料が、エッチングされた溝内に堆積される。ＣＭＰステップによって、導体４００の形成が完了する。
【００２４】
各柱３００は、半導体接合ダイオードを含むと述べた。図５ａおよび図５ｂは、シリコン、ゲルマニウム、またはそれらの合金のような半導体材料からなるｐ−ｉ−ｎダイオードの例を示す。それぞれは、ｎ形ドーパントで高濃度にドープされた下部領域１１２、真性の（ドープされていない）中間領域１１４、およびｐ形ドーパントで高濃度にドープされた上部領域１１６を有する。ドーパントの種類は逆も可能であることは明らかである。図５ａのダイオードは、酸化物の窪みがほとんど生じていないウェハの領域内にある一方で、図５ｂのダイオードは、図４Ｂに示されているように、酸化物が極めてより多く窪んでいるウェハの領域内にある。図５ａのダイオードおよび図５ｂのダイオードに対して、Ｐ＋領域１１６内の異なる点において電気的接点が作られ、その結果、これらのダイオードは、異なる電気的性能を有するようになり、Ｐ＋領域１１６と真性領域１１４との間で短絡が生じる可能性がある。メモリアレイにおいて、均一な振る舞いがアレイ性能にとって非常に重要であるので、酸化物の窪みの非均一性は回避されるべきである。
【００２５】
本発明の方法は、図４ｂに示されている酸化物の窪みを回避する方法を規定する。図６ａに目を向けると、柱３００は、半導体層のスタックを堆積することにより形成され、次に層のスタックをパターン形成およびエッチングして柱３００を形成する。次に、それらの上および間に二酸化ケイ素１０８を堆積する。例えばＣＭＰによる平坦化ステップによって、余分に満たされたものが除去されて、柱３００の上部を露出させて、実質的に平坦な表面１０９を生じさせる。この実質的に平坦な表面１０９は、二酸化ケイ素１０８と柱３００とを同時露出させる。
【００２６】
次に、例えばＨＦ浸漬によるエッチングステップは、酸化物を選択的にオーバーエッチングして、図６ｂに示されているように、酸化物の窪みをウェハに渡って生じさせる。図６ｃにおいて、例えば窒化ケイ素のような第２の誘電材料１２０を柱３００上およびそれらの間に堆積して、窪みを満たす。好ましくはＣＭＰによる第２の平坦化ステップによって、図６ｄに示されている実質的に平坦な表面１１１を生じさせる。この実質的に平坦な表面１１１は、窒化ケイ素１２０と柱３００の上部表面とを同時露出させる。図６ｅは、同じ構造の斜視図である。
【００２７】
次に、誘電材料１０７を、実質的に平坦な表面１１１上に堆積する。この材料は、好ましくは二酸化ケイ素である。この材料は第２の誘電材料１２０のために用いられた誘電体とは「異なる」誘電材料であり、２つの誘電体間の何らかのエッチング選択性があることが不可欠である。この例において、第２の誘電材料１２０の「下」の誘電性充填材１０８と、その「上」の誘電性充填材１０７とは、二酸化ケイ素という同一の材料であるが、必ずしもその必要はない。
【００２８】
（図４ｂに示されているように）誘電材料１０７に溝がエッチングされる。エッチング剤は、二酸化ケイ素が窒化ケイ素よりもかなり高速でエッチングされるように、二酸化ケイ素１０７と窒化ケイ素１２０との間で選択的であるように選ばれる。よって、このエッチングにより生じる窪みはほとんどないか全くない。図６ｅの線Ｂ−Ｂ’に沿った断面図である図６ｆに目を向けると、導体４００を完成させるために、導電性材料を溝に堆積して、ＣＭＰにより余分に満たされたものを除去することによって、導体４００を形成する。
【００２９】
説明したばかりのステップおよび構成において、その結果が本発明の範囲内にありながら多くの変形を行うことが可能である。例えば、説明したばかりの手順は、１）図６ａに示されている酸化物１０８と柱３００とを同時露出させる実質的に平坦な表面１０９を形成するための第１のＣＭＰステップと、２）図６ｂに示されている酸化物の窪みを生じさせるＨＦ浸漬と、３）図６ｃに示されている第２の誘電材料１２０の堆積と、４）図６ｄに示されている窒化ケイ素１２０と柱３００とを同時露出させる実質的に平坦な表面１１１を形成するための第２のＣＭＰステップと、を含んでいる。しかし、この表面１１１は、異なる手法で形成することもできる。
【００３０】
図６ａの平坦な表面１１１は、ＣＭＰにより形成される必要はない。図７ａに示されている代替の実施形態において、柱３００のパターン形成およびエッチング後に、誘電性充填材１０８を高密度プラズマ法によって堆積する。そのようなＨＤＰ誘電体によって、まず基礎となる構造が再生されるが、充分な深さまで堆積されると、自己平坦化するようになり、実質的に平坦な表面が形成される。この表面は、その後、エッチバックされる。そのようなエッチバックプロセスによって、既存の平坦性が維持されることになる。このエッチバックは継続可能であり、柱３００が露出して、酸化物の窪みが図７ｂに示されているように生じるまで、選択的オーバーエッチングを形成する。図７ｂの構成が今度は図６ｂに示されているように現れ、異なる手法で窪みが生じている。余分に満たされている場合には自己平坦化の特性を有する他の誘電体が、二酸化ケイ素の代わりとなり得る。
【００３１】
要約すると、表面を形成するための方法であり、この方法は、導電性フィーチャまたは半導体フィーチャを形成するステップと、導電性フィーチャまたは半導体フィーチャの間のギャップを第１の誘電性充填材で満たすステップであって、第１の誘電性充填材はＨＤＰ誘電体であり、ＨＤＰ誘電体は余分に満たされて実質的に平坦なＨＤＰ充填表面を生じさせる、ステップと、導電性フィーチャまたは半導体フィーチャを露出させるために実質的に平坦なＨＤＰ充填表面をエッチングするステップと、を含むことについて説明してきた。
【００３２】
図８に示されている他の実施形態において、窒化ケイ素１２０は、より厚みのある二酸化ケイ素ギャップ充填材１０８上の薄層に形成されているというよりも、二酸化ケイ素ギャップ充填材１０８に取って代わるものである。この構造を形成するために、柱３００をパターン形成およびエッチングした後に、窒化ケイ素層１２０を柱上およびその間に堆積して、それらの間のギャップを満たし、覆うようにする。その後のＣＭＰステップによって、柱３００の上部と窒化ケイ素層１２０とを同時露出させる実質的に平坦な表面１１１が生じる。この平坦な表面１１１は、図６ｄの平坦な表面１１１と同様である。
【００３３】
これまでに説明された実施形態の各々は、導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するステップと、平坦な表面上に第２の誘電性充填材を堆積するステップと、第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、を含む方法を説明している。
【００３４】
説明されたばかりの実施形態において、実質的に平坦な表面を形成するステップは、第３の誘電材料と導電性フィーチャまたは半導体フィーチャとを同時露出させる初期表面を形成するステップと、導電性フィーチャまたは半導体フィーチャに対して第３の誘電材料を窪ませるためにエッチングするステップと、第３の誘電材料および導電性フィーチャまたは半導体フィーチャ上に誘電体エッチング停止層を堆積するステップと、実質的に平坦な表面を形成するために平坦化するステップと、を含む。
【００３５】
導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するための他の方法も構想することが可能であり、これらはすべて本発明の範囲内にある。
【００３６】
これまでに説明された例において、実質的に平坦な表面が導電性フィーチャまたは半導体フィーチャと窒化ケイ素とを同時露出させ、二酸化ケイ素を実質的に平坦な表面上に堆積させ、二酸化ケイ素内にエッチングされた溝が窒化ケイ素上で停止する。利用される２つの異なる誘電材料間に何らかのエッチング選択性がある限り、多くの他の誘電材料が窒化ケイ素または二酸化ケイ素のいずれかに取って代わることができる。可能な誘電材料として、とりわけ、炭化カルシウム、酸窒化ケイ素、およびドープされていない非結晶シリコンなどが挙げられる。これらの誘電体および他の誘電体の利用は本発明の範囲内にある。
【００３７】
これまでに説明された実施形態において、窒化ケイ素を導電性フィーチャまたは半導体フィーチャと同時露出させる実質的に平坦な表面において、窒化ケイ素および導電性フィーチャ「のみ」が露出される。他の材料が露出することも可能であり、そのような表面において付加的な材料が存在することにより本発明の範囲外となることはない。
【００３８】
誘電体オーバーエッチングを制限または防止するために本発明の実施形態を用いて形成されたモノリシックな三次元メモリアレイの例を示す。完全を期して、この例は、材料、寸法、条件、およびプロセスステップを含む多くの詳細を含んでいる。結果が依然として本発明の範囲内にある一方で、これらの詳細の多くを修正、増大、または省略し得ることが当業者には理解できよう。この例は、例示としてのみ提供される。
【００３９】
説明されるモノリシックな三次元メモリアレイは、‘４７０出願、‘５４９出願、‘５７７出願、および‘８２４出願において説明されたものと同様である。話を簡潔にするため、そして本発明を曖昧にすることを回避するために、それらの出願中において提示された詳細のすべてが含まれるわけではない。しかし、‘４７０出願、‘５４９出願、‘５７７出願、または‘８２４出願のうちのいずれの教示も除外されることを意図するものでは全くないことが理解できよう。
【００４０】
実施例
単一のメモリレベルの製造が説明される。付加的なメモリレベルを積み重ねることができ、各メモリレベルは、その下にあるメモリレベルの上にモノリシックに形成される。
【００４１】
図９ａに目を向けると、メモリの形成は、基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ合金、ＩＩＩ−Ｖ合金、ＩＩ−ＶＩＩ合金、そのような基板上のエピタキシャル層、あるいは何か他の半導体材料などの、技術的に知られているどのような半導体の基板であってもよい。
【００４２】
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、強誘電性膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または何か他の適切な絶縁材とすることができる。この例では、絶縁層１０２は二酸化ケイ素であり、この層は、例えば、厚さが３，５００オングストロームである。
【００４３】
第１の導体２００が絶縁層１０２上に形成される。導電層１０６の付着を助長するために、絶縁層１０２と導電層１０６との間に接着層１０４が含まれてもよい。接着層１０４として好ましい材料は、窒化タンタル、窒化タングステン、チタンタングステン、スパッタリングされたタングステン、窒化チタン、またはこれらの材料の組み合わせである。上から覆っている導電層１０６がタングステンであれば、接着層１０４において利用するのに窒化チタンが好ましい。接着層１０４は、厚さが約２０〜約５００オングストローム、好ましくは２００オングストロームである。
【００４４】
堆積される次の層は、導電層１０６である。導電層１０６は、タンタル、チタン、タングステン、銅、コバルト、またはこれらの合金を含む、技術的に知られている任意の導電性材料を含み得る。窒化チタンを用いることができる。導電層１０６は、厚さが約２００〜約２，０００オングストローム、好ましくは約１，５００オングストロームである。
【００４５】
導体を形成するすべての層がひとたび堆積されると、図９ａにおいて断面で示されている実質的に平行かつ実質的に共面の導体２００を形成するために任意の適切なマスキングおよびエッチングプロセスを用いて層がパターン形成およびエッチングされる。好ましい実施形態において、フォトレジストが堆積され、フォトリソグラフィによりパターン形成されて、層がエッチングされ、次に標準の処理技法を用いてフォトレジストが除去される。
【００４６】
次に、誘電材料１０８が導体２００上およびその間に堆積される。誘電材料１０８は、二酸化ケイ素のような技術的に知られている任意の電気絶縁材料であり得る。
【００４７】
最後に、導体２００の上の余分な誘電材料１０８が除去され、誘電材料１０８により分離された導体２００の上部が露出され、実質的に平坦な表面１３０が残される。結果として生じる構造が図９ａに示されている。平坦な表面１３０を形成するための余分な誘電体のこの除去は、ＣＭＰまたはエッチバックのような技術的に知られた任意のプロセスにより実行できる。この段階で、複数の実質的に平行な第１の導体が、基板１００上の第１の高さに形成されている。
【００４８】
代わりに、導体２００は、ダマシン法によって形成されることもあり得る。
【００４９】
次に、図９ｂに目を向けると、完成された導体レール２００上に垂直な半導体柱が形成される。（空間の無駄をなくすために、基板１００は図９ｂ以降においては省略され、その存在を想定することになる。）導電層１０６がタングステンであれば、好ましくは窒化チタンの障壁層１１０を、導体レール２００の平坦化後に堆積させるのが好ましい。この層は、どのような従来のやり方でも形成できる。その厚さは、例えば、約２０〜約５００オングストロームである。障壁層１１０の厚さは、好ましくは約２００オングストロームである。
【００５０】
次に、柱内にパターン形成される半導体材料が堆積される。半導体材料は、シリコン、シリコン−ゲルマニウム、シリコン−ゲルマニウム−炭素、ゲルマニウム、または他の適切な半導体もしくは合金であり得る。シリコンは、産業上一般に用いられ、従って、話を簡潔にするため、この説明は半導体材料をシリコンと呼ぶが、他の材料が代用され得ることが理解できよう。
【００５１】
好ましい実施形態において、半導体柱は、第１の導電率タイプの下部高濃度ドープ領域および第２の導電率タイプの上部高濃度ドープ領域を含む接合ダイオードである。上部領域と下部領域との間の中間領域は、第１または第２の導電率タイプのいずれか一方の真性または低濃度のドープ領域である。図１０ａのダイオードは、Ｎ＋（高濃度ドープｎ形）シリコンの下部領域１１２、真性領域１１４、およびＰ＋上部領域１１６を有する。図１０ｂのダイオードは逆であり、Ｐ＋シリコンの下部領域１１２、真性領域１１４、およびＮ＋上部領域１１６を有する。いずれのダイオードも用いることができる。中間領域は、真性、または意図的にドープされていないが、実施形態によっては低濃度にドープされることがある。ドープされていない領域は、完全に電気的に中立ではあることは決してなく、あたかもわずかにｎドープまたはｐドープされているかのような挙動をこの領域にさせる欠陥または不純物を常に有している。そのようなダイオードは、ｐ−ｉ−ｎダイオードと見なすことができる。
【００５２】
図９ｂへ戻ると、層１１２、１１４、１１６の堆積およびドーピングは、本願明細書において援用されている特許出願に記載されているように、多くの従来方法を用いて達成できる。好ましい実施形態において、高濃度ドープ領域１１２は、シリコン堆積の間、ドナー気体を流すことによりリンのようなｎ形ドーパントを用いたドーピングによってその場で (in situ)形成される。所望の厚さの層１１２がひとたび形成されると、ドナー気体の流れが停止され、シリコンの所望の厚さの残り（以下のＣＭＰステップで失われる犠牲厚さに加えて、層１１４および１１６の厚さ）は、ドープされずに堆積される。この好ましい実施形態において、高濃度ドープ層１１６は、後に実行されるイオン注入により形成され、従って、この時点ではまだ形成されておらず、図９ｂには示されていない。堆積されたシリコンの全体の厚さは、好ましくは約３，０００〜約４，５００オングストロームである。
【００５３】
図９ｃに目を向けると、堆積されたばかりの半導体層１１４および１１２は、障壁層１１０と共に半導体柱３００を形成するためにパターン形成およびエッチングされる。半導体柱３００は、各半導体柱３００が導体２００の上部に形成されるように、下の導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。ある実施形態において、ピッチは約２６０ｎｍであり、他の実施形態において、ピッチは約１８０ｎｍである。多少の位置ずれは許容され得る。半導体柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成できる。
【００５４】
両方とも本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの米国特許出願第１０／７２８，４３６号「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」（特許文献６）、または２００４年４月１日に出願されたChenの米国特許出願第１０／８１５，３１２号「Photomask Features with Chromeless Nonprinting Phase Shifting Window」（特許文献７）に記載されているフォトリソグラフィ手法は、本発明によるメモリアレイの形成に用いられるどのフォトリソグラフィステップを実行するためにも有利に用いられ得る。
【００５５】
誘電材料１０８は、半導体柱３００の上およびそれらの間に堆積させられてそれらの間のギャップを満たす。誘電材料１０８は、二酸化ケイ素のような任意の既知の電気絶縁材量であり得る。
【００５６】
次に、柱３００上の誘電材料が除去されて、二酸化ケイ素１０８により分離された柱３００の上部が露出され、実質的に平坦な表面が残される。余分な二酸化ケイ素のこの除去は、前述したように、ＣＭＰまたはエッチバックのような、具体的には、自己平坦化誘電体を余分に満たして実質的に平坦な表面を生じさせた後のエッチバックのような技術的に知られた任意のプロセスにより実行できる。
【００５７】
選択的エッチングを次に実行して、好ましくは約５００オングストロームの二酸化ケイ素を除去するＨＦ浸漬により二酸化ケイ素１０８を窪ませる。次に、図９ｄに示されているように、好ましくは窒化ケイ素である第２の誘電体１２０を堆積する。一実施形態において、堆積させる窒化ケイ素１２０の体積は、１，０００オングストロームの厚さを平らな表面上に形成するために必要な分である。
【００５８】
ＣＭＰステップが続き、余分な窒化ケイ素１２０を除去する。好ましくは、このＣＭＰは、ＫＯＨで約１０のｐＨ値の燻蒸シリカ（ＳｉＯ2 ）の研磨粒子を有するスラリで実行される。そのようなスラリの一例は、Ｃａｂｏｔ  ＳＳ１２である。好ましい実施形態において、４００オングストロームの酸化物を特徴のない水から除去するのに充分なＣＭＰの量は、窒化ケイ素１２０と柱３００の上部とを同時露出する平坦化された表面を生じさせるのに好都合な量である。
【００５９】
他の実施形態において、誘電体ＣＭＰ用のセリア（ＣｅＯ2 ）スラリを代わりに用い得る。領域１１２および領域１１４に堆積されたシリコンの厚さは、例えば約８００オングストロームのようなある程度の厚さのシリコンがＣＭＰ中に失われるであろうと想定したことを思い起こさせ得る。セリアスラリを用いる場合、シリコンの厚さはほとんどまたは全く失われないことになるので、それに伴って、堆積された全体の厚さを減少させなければならない。
【００６０】
上部高濃度ドープ領域１１６のイオン注入は、この時点で行われるべきであり、この例において、Ｐ＋領域を形成するためにｐ形ドーパントを用いる。ＣＭＰステップによって、半導体柱３００の上部と二酸化ケイ素層１２０とを同時露出させる実質的に平坦な表面を形成した。
【００６１】
次に、誘電材料１０８を約４，０００〜約１０，０００オングストローム、好ましくは約５，０００オングストロームの厚さまで堆積する。誘電材料１０８には二酸化ケイ素が好ましいが、他の材料も利用できる。利用される誘電材料は、誘電体１０８と誘電体１２０との間で良好なエッチング選択性があるように選択されなければならない。約４：１より大きい、好ましくは約１０：１より大きいエッチング選択性が、誘電体１０８と誘電体１２０との間では好ましい。図９ｄは、この時点での構造を示す。
【００６２】
図９ｅは、図９ｄの図から９０度で見た構造を示すので、この図は、図９ｄのような断面における列ではなく、長さに沿って切った単一の導体２００を示す。図９ｅにおいて、二酸化ケイ素層１０８では、好ましくは柱３００とほぼ同じ幅および同じピッチでそれらに揃えて溝がエッチングされている。ある程度の位置ずれは許容され得る。溝のエッチングは、柱３００および窒化ケイ素層１２０に達すると、ほとんどまたは全くオーバーエッチングすることなく停止する。
【００６３】
要望があれば、誘電破断アンチヒューズとして働く誘電層を各柱３００上に形成できる。この誘電層は、例えば、熱またはプラズマ酸化による酸化方法によって形成できる。代わりに、誘電破断アンチヒューズを堆積させることができる。層は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、または何か他の適切な誘電材料とすることができる。この誘電破断アンチヒューズは、すべての実施形態にあるわけではなく、図９ｅには示されていない。
【００６４】
次に、図９ｆに目を向けると、好ましくは窒化チタンである薄い障壁層１２２と、好ましくはタングステンである導電層１２４とを好ましくは含む導電性材料が堆積されて、溝を満たして二酸化ケイ素１０８を覆う。障壁層１２２の厚さは、好ましくは約２０〜約１，０００オングストロームであり、最も好ましくは、約１００オングストロームである。導電層１２４を形成するには、約１，０００〜約５，０００オングストローム、好ましくは約２，０００オングストロームのタングステンを堆積して、溝を満たし、何らかの余分に満たされたものを生じさせる。ＣＭＰステップによって、余分な窒化チタンおよびタングステンを除去し、上部導体４００を残す。各導体４００の寸法は、形成される溝のサイズによって制約を受けることに注意されたい。溝の幅は、柱３００とほぼ同じ幅（例えば、約９０ｎｍまたは約１３０ｎｍ）であることが好ましいが、その高さは、好ましくは約４，０００〜約５，０００オングストロームである、ＣＭＰ後の二酸化ケイ素層１０８の高さである。
【００６５】
要約すると、誘電体オーバーエッチングを低減するための方法を説明してきた。この方法は、導電性フィーチャまたは半導体フィーチャと第１の誘電性充填材とを同時露出させる第１の表面を形成するステップと、導電性フィーチャまたは半導体フィーチャに対して第１の誘電性充填材を窪ませるためにエッチングするステップと、第１の誘電性充填材および導電性フィーチャまたは半導体フィーチャ上に誘電体エッチング停止層を堆積するステップと、導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するために平坦化するステップと、第２の誘電性充填材を平坦な表面上に堆積するステップと、第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、を含む。
【００６６】
上部導体４００は、好ましくはそれらに実質的に垂直な下部導体から異なる方向で延在することになる。各メモリセルは、第１の導体２００の１つの一部、第１の柱３００の１つ、（あれば）誘電破断アンチヒューズの１つ、および第２の導体４００の１つの一部を含む。結果として生じる構造は、メモリセルの底部または第１のレベルである。付加的なメモリレベルは、‘４７０出願および本願明細書において援用されているその他の参考文献に記載されているように、第１のメモリレベルの上にモノリシックに形成することができ、モノリシックな三次元メモリアレイを形成する。例えば、第２の複数の柱を上方導体の上に形成することができ、それらの上に第３の複数の導体を形成することができる。１つのメモリレベルの上方導体は、上から覆っているメモリレベルの下方導体として働くことができ、または、それらの間にレベル間誘電体を形成できる。
【００６７】
第１の導体を第１の柱上に形成するための方法を説明してきた。この方法は、第１の柱と第１の柱間の第１の誘電材料とを同時露出させる実質的に平坦な表面を形成するステップと、平坦な表面上に第２の誘電材料を堆積するステップと、第２の誘電材料内に複数の溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、溝内に第１の導体を形成するステップと、を含む。この方法において、実質的に平坦な表面を形成するステップは、第３の誘電材料を水平に満たしたギャップにより分離された第１の柱を形成するステップであって、第３の誘電材料は第１の柱に対して窪んでいる、ステップと、第２の誘電材料を第１の柱および第３の誘電材料上に堆積するステップと、実質的に平坦な表面を形成するために平坦化するステップと、を含む。
【００６８】
モノシリックな三次元メモリアレイに関して、そのようなアレイにおける誘電体オーバーエッチングを最小限にするための方法を説明してきた。この方法は、ａ）第１の下部導体を形成するステップと、第１の誘電材料によって分離された第１の柱を第１の下部導体上に形成するステップと、第２の誘電材料を第１の柱上に堆積するステップと、第２の誘電材料内に溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、第１の上部導体を溝に形成するステップと、を含む、第１のメモリレベルを形成するステップと、ｂ）第１のメモリレベル上に少なくとも第２のメモリレベルをモノリシックに形成するステップと、を含む。
【００６９】
本発明の方法は、例えば下部導体２００に対する導体の垂直相互接続を形成する場合に用いられ得る。図１１ａへ目を向けると、好ましい実施形態において、導体２００の作成は、前述したように開始する。接着層１０４およびタングステン層１０６が誘電体１０２上に堆積されて、その後、パターン形成およびエッチングされて、下部導体２００を形成する。それらの上およびそれらの間に、好ましくは二酸化ケイ素である誘電材料１０８が堆積され、ＣＭＰステップが余分に満たされたものを除去して、実質的に平坦な表面を形成する。
【００７０】
この表面における誘電体オーバーエッチングを防止するための本発明の方法を用いることにより、図１１ａに示されているように、選択的エッチングを実行して、好ましくは約５００オングストロームの二酸化ケイ素１０８を除去するＨＦ浸漬により二酸化ケイ素１０８を窪ませる。次に、図１１ｂに示されているように、好ましくは窒化ケイ素である第２の誘電体１２０を堆積する。一実施形態において、堆積させる窒化ケイ素１２０の体積は、１，０００オングストロームの厚さを平らな表面上に形成するために必要な分である。
【００７１】
ＣＭＰステップが続き、余分な窒化ケイ素１２０を除去する。好ましくは、このＣＭＰは、ＫＯＨで約１０のｐＨ値の燻蒸シリカ（ＳｉＯ2 ）の研磨粒子を有するスラリーで実行される。そのようなスラリの一例は、Ｃａｂｏｔ  ＳＳ１２である。好ましい実施形態において、１，０００オングストロームの酸化物を特徴のない酸化物で覆われたウェハから除去するのに充分なＣＭＰの量は、窒化ケイ素１２０と導体２００の上部とを同時露出する図１１ｃに示されている平坦化された表面１３１を生じさせるのに好都合な量である。要望があるならば、代わりに他のスラリを用いることもできる。
【００７２】
要約すると、この実質的に平坦な表面１３１の形成は、導電性材料または半導体材料の層またはスタックを堆積するステップと、導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックをパターン形成およびエッチングするステップと、導電性フィーチャまたは半導体フィーチャ間に第３の誘電材料を堆積するステップと、第３の誘電材料と導電性フィーチャまたは半導体フィーチャとを同時露出させるために平坦化させるステップと、を含んでいる。
【００７３】
図１２は、柱３００を含むアレイの例の一部を平面図で示し、導体２００がアレイ領域を通過して延在している。例えば領域２４におけるようなアレイ領域外の導体２００に対して電気的接点を作ることができる。図１１ｄは、アレイ領域の最後を越えて延在する導体２００のセットを示す断面図である。誘電材料１０８を貫通してエッチングするためにエッチングを実行して、導体２００の１つである導体２００Ａの導電層１０６を露出させる。図１１ｄに示されているように、エッチングはわずかに位置ずれし得る。導体２００Ａの上部表面に当たらないエッチングされた領域の部分は、窒化ケイ素エッチング停止層１２０上で停止することになる。
【００７４】
その後、エッチングされた空隙に導電性材料を堆積して、導体２００Ａへの電気的接点を形成することができる。そのようなバイアによって、モノリシックな三次元アレイにおけるデバイスレベルを結合させてもよい。
【００７５】
図１１ｃに示されている窒化ケイ素１２０と導体２００とを同時露出させる表面１３１は、異なるやり方で形成することもできることが理解できよう。例えば、下部導体２００は、ダマシン法によって形成することもできる。図１３ａへ目を向けると、窒化ケイ素層１２０がシリコンウェハ１００および誘電体１０２上に堆積することを考える。窒化ケイ素層１２０の厚さは、約４，０００〜約１０，０００オングストロームであり、好ましくは４，０００〜約５，０００オングストロームである。図１３ｂに示されている溝１４０は、窒化ケイ素層１２０においてエッチングされる。図１３ｃに示されているように、例えば窒化チタン層１０４（約２０〜約１，０００オングストロームの厚さ、好ましくは約１００オングストロームまで堆積）およびタングステン層１０６（約１，０００〜約５，０００オングストロームの厚さ、好ましくは約２，０００オングストロームまで堆積）のような導電性材料が溝と窒化ケイ素層１２０とに堆積させる。ＣＭＰステップによって、余分な窒化チタンとタングステンが除去され、導体２００を残して、窒化ケイ素１２０と導体２００の上部とを同時露出させる実質的に平坦な表面１３１を生じさせる。例えば二酸化ケイ素のような異なる誘電体を平坦な表面１３１に堆積させるならば、導体２００と接触するために実行される二酸化ケイ素層を貫通するエッチングは、位置ずれの場合には窒化ケイ素１２０上で停止する。本発明の範囲内である多くの他の変形例が想定される。
【００７６】
この例では、レール形導体、例えばアレイ内に形成された導体２００への電気的接点を作る場合の誘電体オーバーエッチングを防止するための本発明の方法の使用を説明した。好ましい実施形態において、基板の上にあり最低メモリレベルの下部導体２００の下に形成されるルーティング層への電気的接点を作らなければならない。本発明の方法は、これらのルーティング層のレール形導体への電気的接点を作る場合に、好都合に用いることができる。また、そのような導体は、それらの上部表面を、誘電体オーバーエッチングを防止または制限することになる誘電体エッチング停止層と同じ平面にすることにより前述したように形成することもできる。
【００７７】
前に援用されている特許出願に加え、モノリシックな三次元メモリアレイは、Johnson らの米国特許第６，０３４，８８２号「Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication」（特許文献８）、２００１年８月１３日に出願されたLee らの米国特許出願第０９／９２７，６４８号「Monolithic Three Dimensional Array of Charge Storage Devices Containing a Planarized Surface」（特許文献９）、２００２年１２月３１日に出願されたWalkerらの米国特許出願第１０／３３５，０８９号「Method for Fabricating Programmable Memory Array Structures Incorporating Series-Connected Transistor Strings 」（特許文献１０）、２００３年１２月３日に出願されたPetti らの米国特許出願第１０／７２８，２３０号「Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide」（特許文献１１）、および２００４年９月２９日に出願されたPetti らの米国特許出願第１０／９５５，３８７号「Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element」（特許文献１２）に記載されている。これらの特許および特許出願は、全て本願明細書において参照により援用されている。必要に応じ、本発明の方法は、いずれかのそのようなメモリの形成において用いることができる。
【００７８】
モノリシックな三次元メモリアレイは、複数のメモリレベルが、介在基板が全くないウェハのような単一基板上に形成されるものである。１つのメモリレベルを形成する層は、堆積されるか、または既存の１つまたは複数のレベルの層のすぐ上で成長させられる。対照的に、積み重ねられたメモリは、Leedy の米国特許第５，９１５，１６７号「Three Didmentional Structure Memory 」（特許文献１３）におけるように、別な基板上でメモリレベルを形成し、メモリレベルを互いに接着することにより構成されてきた。基板は、薄化されるか、または接合前にメモリレベルから除去され得るが、メモリレベルが当初別々な基板上で形成されるので、そのようなメモリは、真のモノリシックな三次元メモリアレイではない。
【００７９】
基板上に形成されたモノリシックな三次元メモリアレイは少なくとも、基板上の第１の高さに形成された第１のメモリレベルと、第１の高さと異なる第２の高さに形成された第２のメモリレベルとを含む。３つ、４つ、８つ、またはそれ以上のメモリレベルを、そのようなマルチレベルアレイにおいて基板上に形成することができる。
【００８０】
本発明は、モノリシックな三次元メモリアレイの文脈において説明されてきた。しかし、当業者には明らかなように、本発明の方法は、誘電体オーバーエッチングが回避されるべきどのような文脈においても有利に用いられ得る。明らかに、そのような方法の有用性は、メモリまたは三次元デバイスに限定されるものでは決してない。
【００８１】
前述した詳細な説明は、本発明が取り得る多くの形態のいくつかのみを説明した。この理由から、この詳細な説明は、例示を意図するものであって、限定を意図するものではない。本発明の範囲を定義することを意図するものは、すべての同等物を含む添付の特許請求の範囲のみである。
【図面の簡単な説明】
【００８２】
【図１ａ】従来技術のデバイスにおける位置ずれによる誘電体オーバーエッチングを示す断面図である。
【図１ｂ】従来技術のデバイスにおける位置ずれによる誘電体オーバーエッチングを示す断面図である。
【図２ａ】従来技術のデバイスにおける誘電体オーバーエッチングを防止するスペーサの使用を示す断面図である。
【図２ｂ】従来技術のデバイスにおける誘電体オーバーエッチングを防止するスペーサの使用を示す断面図である。
【図２ｃ】従来技術のデバイスにおける誘電体オーバーエッチングを防止するスペーサの使用を示す断面図である。
【図３】モノリシックな三次元メモリアレイにおけるメモリレベルの斜視図である。
【図４ａ】上部導体がダマシン法により形成されるメモリレベルの形成における段階を示す斜視図である。
【図４ｂ】上部導体がダマシン法により形成されるメモリレベルの形成における段階を示す断面図である。
【図４ｃ】上部導体がダマシン法により形成されるメモリレベルの形成における段階を示す斜視図である。
【図５ａ】図４ａ〜図４ｃの方法で形成されたメモリレベルにおける垂直方向に向けられたダイオードに作られた接点への様々な度合いのオーバーエッチングがどのように影響を及ぼすかを示す断面図である。
【図５ｂ】図４ａ〜図４ｃの方法で形成されたメモリレベルにおける垂直方向に向けられたダイオードに作られた接点への様々な度合いのオーバーエッチングがどのように影響を及ぼすかを示す断面図である。
【図６ａ】本発明による過度の誘電体オーバーエッチングを防止するダマシン法により形成される上部導体を含むメモリレベルの形成における段階を示す断面図である。
【図６ｂ】本発明による過度の誘電体オーバーエッチングを防止するダマシン法により形成される上部導体を含むメモリレベルの形成における段階を示す断面図である。
【図６ｃ】本発明による過度の誘電体オーバーエッチングを防止するダマシン法により形成される上部導体を含むメモリレベルの形成における段階を示す断面図である。
【図６ｄ】本発明による過度の誘電体オーバーエッチングを防止するダマシン法により形成される上部導体を含むメモリレベルの形成における段階を示す断面図である。
【図６ｅ】本発明による過度の誘電体オーバーエッチングを防止するダマシン法により形成される上部導体を含むメモリレベルの形成における段階を示す斜視図である。
【図６ｆ】本発明による過度の誘電体オーバーエッチングを防止するダマシン法により形成される上部導体を含むメモリレベルの形成における段階を示す断面図である。
【図７ａ】図６ｂの構造を作成するための代替の形成方法を示す断面図である。
【図７ｂ】図６ｂの構造を作成するための代替の形成方法を示す断面図である。
【図８】本発明の代替の実施形態を示す断面図である。
【図９ａ】誘電体オーバーエッチングを最小限にするための本発明の方法が用いられるモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を示す断面図である。
【図９ｂ】誘電体オーバーエッチングを最小限にするための本発明の方法が用いられるモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を示す断面図である。
【図９ｃ】誘電体オーバーエッチングを最小限にするための本発明の方法が用いられるモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を示す断面図である。
【図９ｄ】誘電体オーバーエッチングを最小限にするための本発明の方法が用いられるモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を示す断面図である。
【図９ｅ】誘電体オーバーエッチングを最小限にするための本発明の方法が用いられるモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を示す断面図である。
【図９ｆ】誘電体オーバーエッチングを最小限にするための本発明の方法が用いられるモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を示す断面図である。
【図１０ａ】図９ａ〜図９ｆのメモリレベルにおいて用いるためのｐ−ｉ−ｎダイオードの実現可能な構成を示す断面図である。
【図１０ｂ】図９ａ〜図９ｆのメモリレベルにおいて用いるためのｐ−ｉ−ｎダイオードの実現可能な構成を示す断面図である。
【図１１ａ】過度の誘電体オーバーエッチングを防止するために本発明の方法が用いられる、導体への電気的接点を作るための垂直相互接続の形成における段階を示す断面図である。
【図１１ｂ】過度の誘電体オーバーエッチングを防止するために本発明の方法が用いられる、導体への電気的接点を作るための垂直相互接続の形成における段階を示す断面図である。
【図１１ｃ】過度の誘電体オーバーエッチングを防止するために本発明の方法が用いられる、導体への電気的接点を作るための垂直相互接続の形成における段階を示す断面図である。
【図１１ｄ】過度の誘電体オーバーエッチングを防止するために本発明の方法が用いられる、導体への電気的接点を作るための垂直相互接続の形成における段階を示す断面図である。
【図１２】図１１ａ〜図１１ｄに示されているように形成される垂直相互接続の実現可能な位置を示す平面図である。
【図１３ａ】本発明の実施形態における別の形成方法を示す断面図である。
【図１３ｂ】本発明の実施形態における別の形成方法を示す断面図である。
【図１３ｃ】本発明の実施形態における別の形成方法を示す断面図である。
【図１ａ】
2008535220.tif 000003
【図１ｂ】
2008535220.tif 000004
【図２ａ】
2008535220.tif 000005
【図２ｂ】
2008535220.tif 000006
【図２ｃ】
2008535220.tif 000007
【図３】
2008535220.tif 000008
【図４ａ】
2008535220.tif 000009
【図４ｂ】
2008535220.tif 000010
【図４ｃ】
2008535220.tif 000011
【図５ａ】
2008535220.tif 000012
【図５ｂ】
2008535220.tif 000013
【図６ａ】
2008535220.tif 000014
【図６ｂ】
2008535220.tif 000015
【図６ｃ】
2008535220.tif 000016
【図６ｄ】
2008535220.tif 000017
【図６ｅ】
2008535220.tif 000018
【図６ｆ】
2008535220.tif 000019
【図７ａ】
2008535220.tif 000020
【図７ｂ】
2008535220.tif 000021
【図８】
2008535220.tif 000022
【図９ａ】
2008535220.tif 000023
【図９ｂ】
2008535220.tif 000024
【図９ｃ】
2008535220.tif 000025
【図９ｄ】
2008535220.tif 000026
【図９ｅ】
2008535220.tif 000027
【図９ｆ】
2008535220.tif 000028
【図１０ａ】
2008535220.tif 000029
【図１０ｂ】
2008535220.tif 000030
【図１１ａ】
2008535220.tif 000031
【図１１ｂ】
2008535220.tif 000032
【図１１ｃ】
2008535220.tif 000033
【図１１ｄ】
2008535220.tif 000034
【図１２】
2008535220.tif 000035
【図１３ａ】
2008535220.tif 000036
【図１３ｂ】
2008535220.tif 000037
【図１３ｃ】
2008535220.tif 000038
【手続補正書】
【提出日】平成20年1月29日(2008.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体オーバーエッチングを低減するための方法であって、
導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するステップと、
平坦な表面上に第２の誘電性充填材を直接堆積するステップと、
第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記誘電体エッチング停止層は、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素を含む方法。
【請求項３】
請求項１記載の方法において、
前記実質的に平坦な表面を形成するステップは、ＣＭＰによる平坦化を含む方法。
【請求項４】
請求項１記載の方法において、
前記実質的に平坦な表面を形成するステップは、選択的オーバーエッチングを含む方法。
【請求項５】
請求項１記載の方法において、
前記第２の誘電性充填材は、シリコンダイオードを備える方法。
【請求項６】
請求項１記載の方法において、
前記実質的に平坦な表面を形成するステップは、
第３の誘電材料と導電性フィーチャまたは半導体フィーチャとを同時露出させる初期表面を形成するステップと、
導電性フィーチャまたは半導体フィーチャに対して第３の誘電材料を窪ませるためにエッチングするステップと、
誘電体エッチング停止層を第３の誘電材料および導電性フィーチャまたは半導体フィーチャ上に堆積するステップと、
実質的に平坦な表面を形成するために平坦化するステップと、
を含む方法。
【請求項７】
請求項６記載の方法において、
前記初期表面を形成するステップは、
導電性材料または半導体材料の層またはスタックを堆積するステップと、
導電性フィーチャまたは半導体フィーチャを形成するために、導電性材料または半導体材料の層またはスタックをパターン形成およびエッチングするステップと、
第３の誘電材料を導電性フィーチャまたは半導体フィーチャ間に堆積するステップと、
第３の誘電材料と導電性フィーチャまたは半導体フィーチャとを同時露出させるために平坦化するステップと、
を含む方法。
【請求項８】
請求項１記載の方法において、
前記導電性フィーチャまたは半導体フィーチャは、柱である方法。
【請求項９】
請求項８記載の方法において、
前記柱は、垂直方向に向けられたダイオードを備える方法。
【請求項１０】
請求項９記載の方法において、
前記垂直方向に向けられたダイオードの各々は、メモリセルの要素である方法。
【請求項１１】
請求項１０記載の方法において、
前記メモリセルは、モノリシックな三次元メモリアレイ内にある方法。
【請求項１２】
誘電体オーバーエッチングを低減するための方法であって、
導電性フィーチャまたは半導体フィーチャと第１の誘電性充填材とを同時露出させる第１の表面を形成するステップと、
導電性フィーチャまたは半導体フィーチャに対して第１の誘電性充填材を窪ませるためにエッチングするステップと、
第１の誘電性充填材および導電性フィーチャまたは半導体フィーチャ上に誘電体エッチング停止層を堆積するステップと、
導電性フィーチャまたは半導体フィーチャと誘電体エッチング停止層とを同時露出させる実質的に平坦な表面を形成するために平坦化するステップと、
平坦な表面上に第２の誘電性充填材を堆積するステップと、
第２の誘電性充填材内に空隙をエッチングするステップであって、エッチングは第２の誘電性充填材と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記誘電体エッチング停止層は、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素を含む方法。
【請求項１４】
請求項１２記載の方法において、
前記第２の誘電性充填材は、二酸化ケイ素を含む方法。
【請求項１５】
請求項１２記載の方法において、
前記平坦化するステップは、ＣＭＰによる平坦化を含む方法。
【請求項１６】
請求項１２記載の方法において、
前記平坦化するステップは、非選択的エッチバックを含む方法。
【請求項１７】
請求項１２記載の方法において、
前記第１の表面を形成するステップは、
導電性フィーチャまたは半導体フィーチャを形成するステップと、
導電性フィーチャまたは半導体フィーチャの間のギャップを第１の誘電性充填材で満たすステップであって、第１の誘電性充填材はＨＤＰ誘電体であり、ＨＤＰ誘電体は余分に満たされて実質的に平坦なＨＤＰ充填表面を生じさせる、ステップと、
導電性フィーチャまたは半導体フィーチャを露出させるために実質的に平坦なＨＤＰ充填表面をエッチングするステップと、
を含む方法。
【請求項１８】
請求項１２記載の方法において、
前記導電性フィーチャまたは半導体フィーチャは、柱である方法。
【請求項１９】
請求項１８記載の方法において、
前記柱は、垂直方向に向けられた半導体ダイオードを備える方法。
【請求項２０】
請求項１９記載の方法において、
前記垂直方向に向けられたダイオードの各々は、メモリセルの要素である方法。
【請求項２１】
請求項２０記載の方法において、
前記メモリセルは、モノリシックな三次元メモリアレイ内にある方法。
【請求項２２】
第１の導体を第１の柱上に形成するための方法であって、
第１の柱と第１の柱間の第１の誘電材料とを同時露出させる実質的に平坦な表面を形成するステップと、
平坦な表面上に第２の誘電材料を堆積するステップと、
第２の誘電材料内に複数の溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、
溝内に第１の導体を形成するステップと、
を含む方法。
【請求項２３】
請求項２２記載の方法において、
前記実質的に平坦な表面を形成するステップは、
第３の誘電材料を水平に満たしたギャップにより分離された第１の柱を形成するステップであって、第３の誘電材料は第１の柱に対して窪んでいる、ステップと、
第２の誘電材料を第１の柱および第３の誘電材料上に堆積するステップと、
実質的に平坦な表面を形成するために平坦化するステップと、
を含む方法。
【請求項２４】
請求項２３記載の方法において、
前記平坦化するステップは、ＣＭＰを含む方法。
【請求項２５】
請求項２３記載の方法において、
前記平坦化するステップは、第２の誘電材料を堆積するステップの間に、ＨＤＰ誘電体が実質的に平坦になるまでＨＤＰ誘電体を余分に満たすステップを含む方法。
【請求項２６】
請求項２５記載の方法において、
前記実質的に平坦なＨＤＰ誘電体は、ＣＭＰまたはエッチバックにより除去され、第１の柱を露出させるために平坦性を維持して、実質的に平坦な表面を形成する方法。
【請求項２７】
請求項２２記載の方法において、
前記第１の柱の各々は、垂直方向に向けられた半導体ダイオードを備える方法。
【請求項２８】
請求項２７記載の方法において、
前記半導体ダイオードは、シリコンおよび／またはゲルマニウムを含む方法。
【請求項２９】
請求項２２記載の方法において、
前記第１の誘電材料は、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素を含む方法。
【請求項３０】
請求項２９記載の方法において、
前記第２の誘電材料は、二酸化ケイ素を含む方法。
【請求項３１】
請求項２２記載の方法において、
前記第１の柱を形成するステップは、
半導体層のスタックを基底導体上に堆積するステップと、
第１の柱を形成するために半導体層のスタックをパターン形成およびエッチングするステップと、
を含む方法。
【請求項３２】
請求項２２記載の方法において、
第２の柱を第１の導体上に形成するステップをさらに含む方法。
【請求項３３】
請求項２２記載の方法において、
前記第１の柱および第１の導体は、第１のメモリレベルの要素である方法。
【請求項３４】
請求項３３記載の方法において、
少なくとも第２のメモリレベルを第１のメモリレベル上に形成するステップをさらに含む方法。
【請求項３５】
請求項３４記載の方法において、
前記第１および第２のメモリレベルは、モノリシックな三次元メモリアレイにおいて垂直に積み重ねられたメモリレベルである方法。
【請求項３６】
モノリシックな三次元メモリアレイにおける誘電体オーバーエッチングを最小限にするための方法であって、
第１の下部導体を形成するステップと、
第１の誘電材料により分離された第１の柱を第１の下部導体上に形成するステップと、
第２の誘電材料を第１の柱上に堆積するステップと、
第２の誘電材料内に溝をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的である、ステップと、
第１の上部導体を溝に形成するステップと、
を含む、第１のメモリレベルを形成するステップと、
第１のメモリレベル上に少なくとも第２のメモリレベルをモノリシックに形成するステップと、
を含む方法。
【請求項３７】
請求項３６記載の方法において、
前記第１の柱は、垂直方向に向けられた半導体ダイオードを備える方法。
【請求項３８】
請求項３６記載の方法において、
第１のメモリレベルは、複数の第１のメモリセルを含み、各メモリセルは、
第１の下部導体の１つの一部と、
第１の柱と、
第１の上部導体の１つの一部と、
を含む方法。
【請求項３９】
請求項３６記載の方法において、
前記第１のメモリレベル上に少なくとも第２のメモリレベルを形成するステップは、第１の上部導体上に第２の柱を形成するステップを含む方法。
【請求項４０】
請求項３６記載の方法において、
前記誘電材料により分離された第１の柱を形成するステップは、
半導体層のスタックを堆積するステップと、
第１の柱を形成するために半導体層のスタックをパターン形成およびエッチングするステップと、
第３の誘電材料を堆積して、第１の柱間のギャップを満たすステップと、
第１の柱と第３の誘電材料とを露出させるために平坦化するステップと、
第１の柱に対して第３の誘電材料を窪ませるためにエッチングするステップと、
第１の誘電材料を第１の柱および第３の誘電材料上に堆積するステップと、
第１の柱と第１の誘電材料とを同時露出させるために実質的に平坦な表面を形成するステップと、
を含む方法。
【請求項４１】
半導体製造方法であって、
ａ）第１の誘電体内に埋め込まれた半導体柱を形成するステップと、
ｂ）前記柱の上部付近で第２の誘電体を形成するステップと、
ｃ）前記柱上に付加的な誘電体層を形成し、前記柱と前記第２の誘電体の双方に対して選択性を有しつつ前記付加的な誘電体内にウィンドウをエッチングするステップと、
ｄ）前記ステップ（ｃ）の後に、前記ウィンドウを介してドーパントを前記柱に導入するステップと、
を含む方法。
【請求項４２】
半導体製造方法であって、
ａ）第１の誘電体内に埋め込まれた半導体柱を形成して、前記柱の上部付近で前記第１の誘電体を窪ませるステップと、
ｂ）前記柱の上部付近で第２の誘電体を形成して、前記柱に対して前記第２の誘電体を平坦化するステップと、
ｃ）前記柱上に付加的な誘電体層を形成して、前記柱と前記第２の誘電体の双方に対して選択性を有しつつ前記付加的な誘電体内にウィンドウをエッチングするステップと、
ｄ）前記ウィンドウを介してドーパントを前記柱に導入するステップと、
を含む方法。
【請求項４３】
請求項４１または４２記載の方法において、
前記平坦化するステップは、ＣＭＰを使用する方法。
【国際調査報告】
2008535220.tif 000039
2008535220.tif 000040
2008535220.tif 000041
2008535220.tif 000042
2008535220.tif 000043