(57)【要約】【課題】出力回路で発生した電源ノイズが他の出力回路へ伝播するのを低減する半導体装置を提供する。【解決手段】ＤＱＳ出力回路１２とＤＱＳＢ出力回路１３の組に対してＶＤＤＱ電源パッド２４ｂとＶＳＳＱ電源パッド２５ｃが配置され、チップ内ＶＤＤＱ電源配線１６、ＶＤＤＳ配線１７の、ＶＳＳＱ電源パッド２５ｂと２５ｃの間等に抵抗１８が配置されている。ＶＳＳＱ電源パッド２５ｂと２５ｃは異なるＶＳＳＱ電源ボール３２、４１に接続されている。【選択図】図１
2015008338.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧がそれぞれ供給される第１の電源パッド及び第２の電源パッドと、
第１の回路及び第２の回路と、
前記第１の電源パッドと前記第１の回路との間に何ら直列的な抵抗を介することなく、前記第１の電源パッドを前記第１の回路に相互接続する第１の電源配線と、
前記第２の電源パッドと前記第２の回路との間に何ら直列的な抵抗を介することなく、前記第２の電源パッドを前記第２の回路に相互接続する第２の電源配線と、
前記第１の電源配線及び前記第２の電源配線を相互接続する第１の抵抗と、を備える装置。
【請求項２】
第１の信号パッド及び第２の信号パッドを更に備え、
前記第１の回路は、前記第１の信号パッドに接続された出力ノードを有し、
前記第２の回路は、前記第２の信号パッドに接続された出力ノードを有する、ことを特徴とする請求項１に記載の装置。
【請求項３】
前記第１の電源電圧が供給される第３の電源パッドと、
第３の回路と、
前記第３の電源パッドと前記第３の回路との間に何ら直列的な抵抗を介することなく、前記第３の電源パッドを前記第３の回路に相互接続する第３の電源配線と、
前記第３の電源配線及び前記第１の電源配線を相互接続する第２の抵抗と、を更に備える請求項１に記載の装置。
【請求項４】
第１の信号パッド、第２の信号パッド及び第３の信号パッド、を更に備え、
前記第１の回路は、前記第１の信号パッドに接続された出力ノードを有し、
前記第２の回路は、前記第２の信号パッドに接続された出力ノードを有し、
前記第３の回路は、前記第３の信号パッドに接続された出力ノードを有する、ことを特徴とする請求項３に記載の装置。
【請求項５】
第４の回路を更に備え、
前記第１の電源配線は、前記第１の電源パッドと前記第４の回路との間に何ら直列的な抵抗を介することなく、前記第１の電源パッドを前記第４の回路に相互接続する、ことを特徴とする請求項３に記載の装置。
【請求項６】
第１の信号パッド、第２の信号パッド、第３の信号パッド及び第４の信号パッド、を更に備え、
前記第１の回路は、前記第１の信号パッドに接続された出力ノードを有し、
前記第２の回路は、前記第２の信号パッドに接続された出力ノードを有し、
前記第３の回路は、前記第３の信号パッドに接続された出力ノードを有し、
前記第４の回路は、前記第４の信号パッドに接続された出力ノードを有する、ことを特徴とする請求項５に記載の装置。
【請求項７】
前記第１の抵抗は、タングステン抵抗を含む、請求項１に記載の装置。
【請求項８】
前記第１の抵抗は、数十オームと数百オームとの間の抵抗値を示す、請求項１に記載の装置。
【請求項９】
前記第１の電源パッド及び前記第２の電源パッド、前記第１の回路及び前記第２の回路、前記第１の電源線及び前記第２の電源線、並びに前記第１の抵抗を有する半導体チップと、
前記半導体チップが載置される基板と、を更に備え、
前記基板は、
互いに別々に配置され、前記第１の電源電圧がそれぞれに供給される第１の電源端子及び第２の電源端子と、
前記第１の電源端子から前記半導体チップの前記第１の電源パッドへ伸びる第１の電源配線と、
前記第２の電源端子から前記半導体チップの前記第２の電源パッドへ伸びる第２の電源配線と、を有する、ことを特徴とする請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力回路と、これら出力回路に電源電圧を供給する電源配線と、電源配線に接続される電源パッドと、を有するチップと、電源パッドと接続される電源ボールを有し、前記チップが搭載された基板と、を備える半導体装置に関する。
【背景技術】
【０００２】
図１０は半導体チップの模式図である。半導体チップ２は基板１に搭載され、半導体チップ２の中央部にはセンターパッド３が配置されている。そして、センターパッド３の両脇の基板１にはボール４が多数配置されている。半導体チップ２のセンターパッド３は基板１のベタ配線（不図示）などに接続されている。半導体チップ２のセンターパッド３から基板１のベタ配線への接続は、ボンディングやリードなどにより行われる。基板１のベタ配線は、ボール３に接続されている。それぞれの信号、電源に対応するボール３は、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ−Ｅｌｅｃｔｒｏｎｉｃ  ＩｎｄｕｓｔｒｉａｌＡｓｓｏｃｉａｔｉｏｎ）などの規格により定められている。
【０００３】
図１１は図１０の５の部分の、半導体チップ２の詳細図、図１２は図１１の拡大図である。ＤＱ出力回路１１、ＤＱＳ出力回路１２、ＤＱＳＢ出力回路１３、補償容量１４、およびＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）素子１５が、低抵抗配線であるチップ内出力VDDQ電源配線１６、チップ内出力VＳＳQ電源配線１７と接続されている。ＤＱ出力回路１１は出力信号ＤＱを出力する回路である。ＤＱＳ出力回路１２は、データ・ストローブ信号ＤＱＳを出力する回路である。ＤＱＳＢ出力回路１３は、データ・ストローブ信号ＤＱＳを反転したデータ・ストローブ信号ＤＱＳＢを出力する回路である。データ・ストローブ信号ＤＱＳ、ＤＱＳＢは、出力信号ＤＱの基準クロックとして機能する。補償容量１４はチップ内出力ＶＤＤＱ電源配線１６、チップ内出力ＶＳＳＱ電源配線１７の電圧変動を抑える役目をする。ＥＳＤ素子１５は、静電気保護のための素子である。チップ内出力VDDQ電源配線１６、チップ内出力VＳＳQ電源配線１７はそれぞれハイの電源電圧ＶＤＤＱ、ロウの電源電圧ＶＳＳＱをＤＱ出力回路１１、ＤＱＳ出力回路１２、ＤＱＳＢ出力回路１３に供給するための配線である。ＤＱ出力回路１１、ＤＱＳ出力回路１２、ＤＱＳＢ出力回路１３の出力信号線はそれぞれ出力回路パッド２１、２２、２３に接続され、そこから基板１の対応するベタ配線に接続されている。図では省略されているが、ベタ配線は、基板１の対応するボール４に接続されている。チップ内出力VDDQ電源配線１６はチップ２の電源パッド２４ａ〜２４ｅに接続され、チップ内出力VＳＳQ電源配線１７はチップ２の電源パッド２５ａ〜２５ｅに接続されている。電源パッド２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅから基板１のVＤＤQ電源ボール３１、４２、４２、３４まで、電源パッド２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅから基板１のVＳＳQ電源ボール４１、３２、３２、４３、４３までは、これら電源パッドと基板１のベタ配線との間のボンディング（図中、破線）などで接続されている。ベタ配線は、基板１のVＤＤQ電源ボール３１、３４、４２、VＳＳQ電源ボール３２、４１、４３に接続されている。VＤＤQ電源ボール３１、３４、４２から、VＤＤQ電源パッド２４ａ〜２４ｅ、チップ内出力VDDQ電源配線１６を経て電源電圧VＤＤQがＤＱ,ＤＱＳ,ＤＱＳＢの各出力回路１１１、１２、１３に供給される。VＳＳQ電源ボール３２、４１、４３から、ＶＳＳＱ電源パッド２５ａ〜２５ｅ、チップ内出力VＳＳQ電源配線１７を経て電源電圧ＶＳＳＱがＤＱ,ＤＱＳ,ＤＱＳＢの各出力回路１１１、１２、１３に供給される。なお、ＤＱ,ＤＱＳ,ＤＱＳＢの各出力回路１１１、１２、１３の出力回路パッド２１、２２、２３からの信号配線も基板１のボール３と接続されているが、図１１、図１２ではその信号配線の図示は省略されている。
【０００４】
図１３はＤＱ、ＤＱＳ、ＤＱＳＢの各出力回路１１、１２、１３の回路図である。図１３では、ＤＱＳ出力回路１２のみ構成を示しているが、ＤＱＳＢ出力回路１３、ＤＱ出力回路１１もＤＱＳ出力回路１２と同様の構成である。ＤＱ出力回路１１はメモリ（不図示）に記憶されているデータＤａｔａ＜ｎ＞Ｒ、Ｄａｔａ＜ｎ＞ＦをクロックＬＣＬＫＯＥに同期して取り込み、データ信号ＤＱを内部動作電源ＶＤＤ、ＶＳＳから外部出力電源ＶＤＤＱ、ＶＳＳＱとして、順次出力する。このとき、データＤａｔａ＜ｎ＞ＲはクロックＬＣＬＫＯＥの立ち上がりに、データＤａｔａ＜ｎ＞ＦはクロックＬＣＬＫＯＥの立ち下りに同期して出力される。ＤＱＳとＤＱＳＢは、外部からのＲＥＡＤコマンドの入力を受けて図示されない回路で生成される。そして、ＤＱＳ出力回路１２、ＤＱＳＢ出力回路１３より出力される。ＤＱＳＢはＤＱＳの逆相となる。ＤＱＳ,ＤＱＳＢ，ＤＱの各出力回路１２、１３、１１は同じ構成であるが、その配置位置によりクロックＣＬＣＫＯＥの入力タイミングにスキューが生じ、クロックＣＬＣＫＯＥのタイミング差（ｔＤＱＳＱ）が発生する（図１４Ａ）。図１３では、ＤＱＳ、ＤＱＳＢの出力回路１２、１３へのクロックＣＬＣＫＯＥの入力タイミングが、ＤＱ出力回路１１への入力タイミングよりも遅いので、出力信号ＤＱ１に対する出力信号ＤＱＳ、ＤＱＳＢのタイミング差（ｔＤＱＳＱ）が最も大きくなる。
【０００５】
図１４Ａ、図１４Ｂの出力信号ＤＱ、ＤＱＳ、およびＤＱＳＢの波形図により、電源ノイズが発生する理由を説明する。出力信号ＤＱＳ、ＤＱＳＢは常に逆相に動作するが、出力信号ＤＱはデータパタンにより切り替わる。出力信号ＤＱのデータパタンが切り替わらない時、出力回路１１、１２、１３から電源ノイズは発生しない。例えば、出力信号ＤＱのパタンがハイからロウに一斉に切り替わるとき（図１４Ａ）、電源電圧ＶＳＳＱが浮き上がる。ここで、ＤＱＳ、ＤＱＳＢの出力回路１２、１３は、配置位置の関係上、ＤＱ１の出力回路１１よりも時間ｔＤＱＳＱ遅れて動作している。このため、電源電圧ＶＳＳＱの浮き上がりによる電源ノイズの影響を受け、この時出力信号ＤＱと同相の出力信号ＤＱＳＢの立ち下がり遅延が発生し、Ｖｏｘの値が大きくなる。逆に、出力信号ＤＱがロウからハイに切り替わるときにも、電源電圧ＶＤＤＱが沈むことにより電源ノイズが発生し、電源ハイによりＶｏｘの値が小さくなる。Ｖｏｘとは、出力信号ＤＱＳとＤＱＳＢがクロスするときの電位である。Ｖｏｘの理想の値は、（ＶＤＤＱ―ＶＳＳＱ）/２である。Ｖｏｘのクロスポイントは、規格により範囲が定まっており、その値が規格の範囲からずれると問題となる。
【０００６】
図１５、図１６は電源ノイズの伝播経路を示している。図１５は、ＤＱ１の出力回路１１（図中星印で示す）で発生した電源ノイズが、チップ内出力ＶＤＤＱ電源配線１６、チップ内出力ＶＳＳＱ電源配線１７を介して、ＤＱＳ、ＤＱＳＢの出力回路１２、１３に伝播する様子を示している。チップ内出力ＶＤＤＱ電源配線１６、チップ内出力ＶＳＳＱ電源配線１７は低抵抗線で形成されているので、電源ノイズがチップ内出力ＶＤＤＱ電源配線１６、チップ内出力ＶＳＳＱ電源配線１７を介して容易にＤＱＳ、ＤＱＳＢの出力回路１２、１３に伝播する。図１６は、ＤＱ１の出力回路１１で発生した電源ノイズが基板１のワイヤーを経由して伝播する様子を示している。ＤＱＳ、ＤＱＳＢの出力回路１２、１３とＤＱ出力回路１１とでＶＳＳＱ電源パッド（２５ｂと２５ｃ）を共有しているので、電源ノイズがワイヤーとＶＳＳＱ電源パッド２５ｂと２５ｃを介して、ＤＱ出力回路１１からＤＱＳ、ＤＱＳＢの出力回路１２、１３に伝播する。
【０００７】
ＤＱ出力回路１１で発生した電源ノイズのＤＱＳ、ＤＱＳＢの出力回路１２、１３への伝播経路には、上述したように２種類ある。
【０００８】
特許文献１は、半導体メモリの複数の回路ブロックの電源分離方式に関して、複数種類の組み合わせのうちの最適な組み合わせを簡単に探索する技術を開示しているが、発生した電源ノイズを低減させる構成については何ら記載されていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−１６３０３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、出力回路で発生した電源ノイズが他の出力回路へ伝播するのを低減する半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
複数の出力回路のうち、第１の数からなる第１の出力回路と、第１の出力回路に対応して配置された第１の電源パッドと、第１の出力回路に前記第１の電源パッドを接続する、電源配線の一部である第１の電源配線とを第１の組とする。第１の出力回路を除く複数の出力回路のうち、第２の数からなる第２の出力回路と、第２の出力回路に対応して配置された第２の電源パッドと、第２の出力回路に第２の電源パッドを接続する、電源配線の一部である第２の電源配線を第２の組とする。そして第１の電源配線と第２の電源配線とを互いに分離する抵抗を、第１の電源配線と第２の電源配線との間に接続する。
【００１２】
この構成により、チップ内出力電源配線を介して特定の数の出力回路に伝播する電源ノイズが低減される。
【００１３】
第１の電源パッドと第２の電源パッドとが一つの電源ボールに接続されると共に、第１の電源パッドに前記一つの電源ボールを接続する配線と第２の電源パッドに前記一つの電源ボールを接続する配線とが、前記一つの電源ボールを介して接続されている。
【００１４】
この構成により、基板のワイヤーを介して特定の数の出力回路に伝播する電源ノイズが電源により吸収される。
【発明の効果】
【００１５】
１）チップ内出力電源配線を介して特定の数の出力回路に伝播する電源ノイズを低減することができる。その理由は、特定の数の出力回路を１つの組として、他の出力回路と共有しない電源パッドを配置し、さらに前記組とその他の出力回路の電源配線の途中に抵抗を配置して、前記組のチップ内出力電源配線をその他の出力回路のチップ内出力電源配線から分離しているためである。
【００１６】
２）さらに、基板のワイヤーを介して伝播する電源ノイズを電源により吸収することができる。その理由は、第１の電源パッドと第２の電源パッドとが一つの電源ボールに接続されると共に、第１の電源パッドに前記一つの電源ボールを接続する配線と第２の電源パッドに前記一つの電源ボールを接続する配線とが、前記一つの電源ボールを介して接続されているからである。
【００１７】
３）異なる出力回路から伝播される電源ノイズを低減することで、出力回路の出力信号の立ち下がりまたは立ち下がりに起こる遅延を防止し、ＡＣ特性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は本発明の第１の実施形態の半導体装置を示す図である。
【図２】図２は図１のセンターパッドの部分の拡大図である。
【図３】図３は第１の実施形態における出力信号ＤＱ、ＤＱＳ、ＤＱＳＢの波形図である。
【図４】図４は本発明の第２の実施形態の半導体装置を示す図である。
【図５】図５は本発明の第３の実施形態の半導体装置を示す図である。
【図６】図６はロウパスフィルタの特性の抵抗値依存性を示す図である。
【図７】図７は本発明の第４の実施形態の半導体装置を示す図である。
【図８】図８は本発明の第５の実施形態の半導体装置を示す図である。
【図９】図９は本発明の第６の実施形態の半導体装置を示す図である。
【図１０】図１０は半導体チップの模式図である。
【図１１】図１１は図１０の５の部分の、半導体チップ２の詳細図である。
【図１２】図１２は図１１の拡大図である。
【図１３】図１３はＤＱ出力回路の詳細図である。
【図１４Ａ】図１４Ａは出力信号ＤＱ、ＤＱＳ、ＤＱＳＢの波形図である。
【図１４Ｂ】図１４Ｂは出力信号ＤＱ、ＤＱＳ、ＤＱＳＢの波形図である。
【図１５】図１５は電源ノイズの伝播経路（低抵抗配線経由）を示す図である。
【図１６】図１６は電源ノイズの伝播経路（パッケージワイヤ経由）を示す図である。
【発明を実施するための形態】
【００１９】
次に、本発明の実施の形態について図面を参照して説明する。
【００２０】
［第１の実施形態］
図１は本発明の第１の実施形態の半導体装置を示す図、図２は図１を拡大した図である。図１、図２中、図１０、図１１中と同じ参照番号は同じ部品を指す。
【００２１】
本実施形態では、ＶＤＤＱ電源パッド２４ｆが設けられ、ＶＤＤＱ電源ボール４４に接続され、ＶＳＳＱ電源パッド２５ｃはＶＳＳＱ電源ボール４１に接続され、ＶＤＤＱ電源パッド２４ｃはＶＤＤＱ電源ボール３４に接続され、ＶＳＳＱ電源パッド２５ｄはＶＳＳＱ電源ボール３３に接続されている。これにより、ＤＱＳ出力回路１２とＤＱＳＢ出力回路１３の組に対してＶＤＤＱ電源パッド２４ｂとＶＳＳＱ電源パッド２５ｃが配置され、隣り合う２つのＤＱ出力回路１１に対してＶＤＤＱとＶＳＳＱの電源パッドの対（２４ａと２５ａ、２４ｆと２５ｂ、２４ｃと２５ｄ、２４ｄと２５ｅ）が配置されていることになる。さらに、本実施形態では、ＤＱＳ出力回路１２とＤＱＳ出力回路１３に対して配置されたＶＤＤＱ電源パッド２４ｂとＶＳＳＱ電源パッド２５ｃと、これらと互いに隣り合うＶＤＤＱ電源パッド２４ｃ、ＶＳＳＱ電源パッド２５ｂの間のチップ内出力ＶＤＤＱ電源配線１６およびチップ内出力ＶＳＳＱ電源配線１７の途中に抵抗１８が配置されている。この抵抗１８は、チップ内出力ＶＤＤＱ電源配線１６、チップ内出力VＳＳQ電源配線１７を伝播する電源ノイズを低減することができる。ここで、抵抗１８の抵抗値は目的を達成できる値であれば、特に制限を受けないが、数十〜数百Ω程度が好ましい。通常、このような抵抗にはタングステン抵抗を利用するが、特に材料も制限を受けない。ＶＤＤＱ電源パッド、ＶＳＳＱ電源パッドとＶＤＤＱ電源ボール、ＶＳＳＱ電源ボールを接続する配線同士が、ＶＤＤＱ電源ボール、ＶＳＳＱ電源ボールに達する前には互いに接続されないので、この配線を介して伝播する電源ノイズを電源により吸収することができる。
【００２２】
図３は本実施形態における出力信号ＤＱ、ＤＱＳ、ＤＱＳＢの波形図である。出力信号ＤＱのスイッチング（ハイ→ロウ）により電源ノイズが発生しても（点線）、出力信号ＤＱＳ、ＤＱＳＢに伝播する電源ノイズは低減されている（実線）。このため、電源電圧ＶＳＳＱの浮き上がり小さくなり、出力信号ＤＱＳＢの立ち下がりが遅延することにより生じるＶｏｘの値の変化が小さくなっている。なお、図３において、ＶＳＳＱ＿ａ、ＶＳＳＱ＿ｂ、ＶＳＳＱ＿ｃはそれぞれ図１、図２中のＶＳＳＱ電源パッド２５ｂ、２５ｃ、２５ｄの電位である。
【００２３】
Ｖｏｘスペックは出力信号ＤＱＳとＤＱＳＢのそれぞれに関係するため、ＤＱＳとＤＱＳＢの出力回路１２、１３を分離した構成としてもよい。これにより、ＤＱＳとＤＱＳＢの電源ノイズによる影響がさらに低減される。
【００２４】
ＤＱＳ出力回路１２とＤＱＳＢ出力回路１３の組に対してＶＤＤＱ電源パッド２４ｂとＶＳＳＱ電源パッド２５ｃが配置されているが、これらの電源パッドに接続される電源ボールＶＤＤＱ、ＶＳＳＱが共有して使用されない場合は、ＤＱＳ出力回路１２とＤＱＳ出力回路１３に対して配置されたＶＤＤＱ電源パッド２４ｂとＶＳＳＱ電源パッド２５ｃと、これらと互いに隣り合うＶＤＤＱ電源パッド２４ｃ、ＶＳＳＱ電源パッド２５ｂの間のチップ内出力ＶＤＤＱ電源配線１６およびチップ内出力ＶＳＳＱ電源配線１７の途中に抵抗１８を配置するのみで、ＤＱＳ出力回路１２とＤＱＳ出力回路１３への電源ノイズの伝播を低減することができる。
【００２５】
［第２の実施形態］
図４は本発明の第２の実施形態の半導体装置を示す図である。
【００２６】
出力信号ＤＱにズレが生じた場合にも、出力信号ＤＱＳ，ＤＱＳＢのＶｏｘの値に変化が生じた場合と同様にＡＣ特性に影響を与える。出力信号ＤＱにズレが発生する理由は、Ｖｏｘの値がノイズにより変化する理由と同様であるが、出力信号ＤＱのズレはｔＤＱＳＱのズレとして生じる。本実施形態は、出力信号ＤＱのズレも低減するものである。
【００２７】
本実施形態の第１の実施形態との違いは、出力回路ＤＱＳとＤＱＳＢの組み合わせのみでなく、出力回路ＤＱも２つの隣り合うＤＱ出力回路を組として、それぞれの組にＶＤＤＱとＶＳＳＱの電源パッドが配置されていることである。さらに、チップ内出力VDDQ電源配線１６とチップ内出力VＳＳQ電源配線１７の、それぞれ組の間に抵抗１８が配置されている点である。これにより、出力信号ＤＱも他の組のＤＱ出力回路で発生した電源ノイズの影響を受けることがなくなる。そして、出力信号ＤＱの立ち上がりまたは立ち下がりの遅延がなくなる。
【００２８】
本実施形態では、ＤＱ出力回路１１、ＤＱＳ出力回路１２,ＤＱＳＢ出力回路１３に対して本発明を適用しているが、出力信号ＤＱのｔＤＱＳＱのズレをなくすためにＤＱ出力回路１１のみに適用することも可能である。
【００２９】
［第３の実施形態］
図５は本発明の第３の実施形態の半導体装置を示す図である。
【００３０】
本実施形態の第２の実施形態との違いは、ＤＱＳ出力回路１２とＤＱＳＢ出力回路１３の組、２つの隣り合うＤＱ出力回路１１の組毎に補償容量１４を配置した点である。各組間のチップ内出力VDDQ電源配線１６とチップ内出力VＳＳQ電源配線１７間に配置された抵抗１８と補償容量１５がロウパスフィルタを構成することで電源ノイズをさらに抑えることができる。
【００３１】
ロウパスフィルタの特性は次式で表される。
【００３２】
|Vout|/|Vin|= 1/√(1+ω^2*C^2*R^2）      :ω=2πf
20log|Vout|/|Vin| (dB)
ここで、Vin、Voutはロウパスフィルタの入出力、Ｃは補償容量１５の容量、Ｒは抵抗１８の抵抗値である。
【００３３】
電源ノイズの発生は出力信号ＤＱのスイッチングによるので、ＤＱ出力回路１１の動作における周波数（tCK）に依存すると考えられる。１組単位の補償容量１４が１２１ｐＦ程度した場合の、周波数を変化させた際のロウパスフィルタの周波数特性の抵抗値依存性を図６に示す。図からわかるように、tCK=0.87(ns)−100(Ω)の設定で、電源ノイズが99％低減され、tCK=10.0(ns)−100(Ω)の設定で電源ノイズが90％低減される。
【００３４】
補償容量１４の容量と抵抗１８の抵抗値を調整することにより、所望の周波数の電源ノイズをカットすることができる。
【００３５】
[第４の実施形態]
図７は本発明の第４の実施形態の半導体装置を示す図である。
【００３６】
本実施形態の第３の実施形態との違いは、ＤＱＳ出力回路１２とＤＱＳＢ出力回路１３の組、２つの隣り合うＤＱ出力回路１１の組毎にＥＳＤ素子１５が配置されている点である。ＥＳＤ素子１５を組毎に配置することで、各出力回路１１、１２、１３の近くにＥＳＤ素子１５が配置されることになるので良好なＥＳＤ耐性が得られる。
【００３７】
[第５の実施形態]
図８は本発明の第５の実施形態の半導体装置を示す図である。
【００３８】
本実施例形態の第４の実施形態との違いは、ＥＳＤ素子１５を各組間の抵抗１８に対して設けた点である。これにより、ＥＳＤ素子１５の数が第４の実施形態と比較して１つ減るとともに、半導体装置の省スペース化が可能になる。
【００３９】
[第６の実施形態]
図９は本発明の第６の実施形態の半導体装置を示す図である。
【００４０】
本実施形態は、第２の実施形態においては、組毎にＥＳＤ素子１５を配置したものである。
【００４１】
［他の実施形態］
第２から第６の実施形態において、各組における出力回路（ＤＱ出力回路１１、ＤＱＳ出力回路１２、ＤＱＳＢ出力回路１３）の数を１つとすることもできる。さらに、３つ以上の任意の個数とすることもできる。さらに、ＶｏｘスペックのあるＤＱＳ出力回路１２、ＤＱＳＢ出力回路１３を分離した構成とすることもできる。
【００４２】
第２から第６の実施形態において、各組における電源パッドＶＤＤＱ、ＶＳＳＱと接続される電源ボールＶＤＤＱ、ＶＳＳＱが、他の電源パッドＶＤＤＱ、ＶＳＳＱに対して共有されていないならば、各組を分離するように電源配線ＶＤＤＱ、ＶＳＳＱの途中に抵抗を配置するのみで、電源ノイズの伝播を低減することができる。
【００４３】
これらの構成は目的とする電源ノイズ低減、チップサイズ、基板のレイアウトを考慮して決定すればよい。
【符号の説明】
【００４４】
１      基板
２      半導体チップ
３      センターパッド
４      ボール
５      部分
１１    ＤＱ出力回路
１２    ＤＱＳ出力回路
１３    ＤＱＳＢ出力回路
１４    補償容量
１５    ＥＳＤ素子
１６    チップ内出力ＶＤＤＱ電源配線
１７    チップ内出力ＶＳＳＱ電源配線
１８    抵抗
２１    ＤＱパッド
２２    ＤＱＳパッド
２３    ＤＱＳＢパッド
２４ａ〜２４ｆ  ＶＤＤＱ電源パッド
２５ａ〜２５ｅ  ＶＳＳＱ電源パッド
３１〜３５、４１〜４４  電源ボール
【図１】
2015008338.tif 000003
【図２】
2015008338.tif 000004
【図３】
2015008338.tif 000005
【図４】
2015008338.tif 000006
【図５】
2015008338.tif 000007
【図６】
2015008338.tif 000008
【図７】
2015008338.tif 000009
【図８】
2015008338.tif 000010
【図９】
2015008338.tif 000011
【図１０】
2015008338.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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