(57)【要約】周辺回路１００のアレイ１０２及び周辺１０４の異なるサイズのフィーチャーが１つのステップで基板１１０上にパターン化される。特に、独立に形成された２つのパターン１７７、２３０を組合せた混合パターンが、一つのマスク層１６０上に形成され、次に、下の基板（１１０）に転写される。独立に形成されたパターンのうち第1パターン１７７はピッチ増倍によって形成され、独立に形成されたパターンのうち第２パターン２３０は従来のフォトリソグラフィによって形成される。第1パターン１７７は、第２パターン２３０の形成に使用されたフォトリソグラフィ法の解像度以下のフィーチャー１７５を含む。これらのラインは、フォトレジスト上にパターンを形成し、そしてそのパターンを非晶質炭素層にエッチングすることによって製作される。非晶質炭素のエッチングされていない部分の幅より小さい幅を有する側壁スペーサー１７５は、前記非晶質炭素の側壁上に形成される。その後、非晶質炭素は除去されて、側壁スペーサー１７５を残してマスクパターン１７７を形成する。従って、スペーサー１７５は、フォトレジスト上にパターンを形成するために使用されたフォトリソグラフィ方法の解像度より小さいフィーチャーサイズを有するマスク１７７を形成する。保護物質２００がスペーサー１７５のまわりに形成される。スペーサーは１７５さらに、ハードマスク２１０を用いることにより保護され、そして次にフォトレジスト２２０がハードマスク２１０上に形成されパターン化される。フォトレジストパターン２３０はハードマスク（２１０）を通じて保護物質２００に転写される。その後、スペーサー１７５及び保護物質２００によって作成されたパターン１７７、２３０の組合せは、下の非晶質炭素ハードマスク層１６０に転写される。その後、異なるサイズのフィーチャーを有する組合せパターンは下の基板１１０に転写される。
2008512002.tif 000002
【特許請求の範囲】
【請求項１】
主要マスク層が基板を覆い、一時的層が前記主要マスク層を覆い、第１フォトレジスト層が前記一時的層を覆う前記基板を提供するステップと、
前記第１フォトレジスト層にフォトレジストパターンを形成するステップと、
フィーチャーが前記フォトレジストパターンのフィーチャーに由来する第１パターンを前記一時的層に形成するステップと、
前記第１パターンのレベルの上に第２フォトレジスト層を形成するステップと、
前記第２フォトレジスト層に別のフォトレジストパターンを形成するステップと、
前記主要マスク層に混合パターンを形成するために、前記主要マスク層へ前記別のフォトレジストパターン及び前記第１パターンを転写するステップと、
前記主要マスク層内の前記混合パターンを通じて前記基板を処理するステップと、を含む半導体の処理方法。
【請求項２】
前記基板を処理する前記ステップが、前記基板をエッチングすることにより前記基板に前記混合パターンを転写するステップを含む請求項１に記載の方法。
【請求項３】
前記フォトレジストパターンを形成する前記ステップ、及び／又は前記別のフォトレジストパターンを形成する前記ステップが、電子ビームリソグラフィーを行うステップを含む請求項１に記載の方法。
【請求項４】
前記フォトレジストパターンを形成する前記ステップ、及び前記別のフォトレジストパターンを形成する前記ステップが、１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ及び３６５ｎｍ波長の光から成るグループより選択される１つの波長を有する光でフォトリソグラフィを行うステップを含む請求項１に記載の方法。
【請求項５】
前記第１及び第２フォトレジスト層が、同じフォトレジスト物質を含む請求項４に記載の方法。
【請求項６】
前記第１パターンを形成する前記ステップが、フォトリソグラフィを行った後に残っている前記フォトレジストを等方性エッチングすることにより、前記フォトレジストの幅を所望の幅に縮小するステップを含む請求項４に記載の方法。
【請求項７】
前記第１パターンが、等方性エッチング後の残りのフォトレジストのラインのアウトラインに従い、
前記第１パターンを形成する前記ステップが、
前記フォトレジスト層を通じて前記一時的層をエッチングするステップと、
前記一時的層をエッチングした後に、前記一時的層の残りの側壁上にスペーサーを形成するステップと、
前記スペーサーに比べて、前記一時的層物質を優先的に除去するステップと、を含み、
前記スペーサーが、前記第１パターンを形成する請求項６に記載の方法。
【請求項８】
前記一時的層が、非晶質炭素を含む請求項１に記載の方法。
【請求項９】
前記主要マスク層が、非晶質炭素を含む請求項８に記載の方法。
【請求項１０】
前記一時的層及び前記主要マスク層を直接に覆うハードマスク層を備える請求項９に記載の方法。
【請求項１１】
前記ハードマスク層が、シリコン、二酸化シリコン及び反射防止膜物質から成るグループから選択される１つの物質を含む請求項１０に記載の方法。
【請求項１２】
前記反射防止膜物質が、誘電性の反射防止膜である請求項１１に記載の方法。
【請求項１３】
前記一時的層が、ボトム反射防止膜を含む請求項１に記載の方法。
【請求項１４】
前記第２フォトレジスト層が、直接に前記ボトム反射防止膜と接触し、前記ボトム反射防止膜を覆う請求項１３に記載の方法。
【請求項１５】
前記基板が、絶縁体である請求項１に記載の方法。
【請求項１６】
前記基板を処理する前記ステップが、メモリ素子のアレイの導線を画定する請求項１５に記載の方法。
【請求項１７】
基板を提供するステップと、
前記基板上に非晶質炭素層を形成するステップと、
前記第１非晶質炭素層上に第１ハードマスク層を形成するステップと、
前記第１ハードマスク層上に一時的層を形成するステップと、
前記一時的層上に第２ハードマスク層を形成するステップと、を含む集積回路の形成方法。
【請求項１８】
前記非晶質炭素層を形成する前記ステップが、化学気相成膜を含む請求項１７に記載の方法。
【請求項１９】
前記一時的層が、非晶質炭素を含む請求項１７に記載の方法。
【請求項２０】
前記第２非晶質炭素層を形成する前記ステップが、化学気相成膜を含む請求項１９に記載の方法。
【請求項２１】
前記第１ハードマスク層を形成する前記ステップ、及び前記第２ハードマスク層を形成する前記ステップが、化学気相成膜を含む請求項１７に記載の方法。
【請求項２２】
前記第１ハードマスク層が、酸化シリコン、シリコン及び誘電体反射防止膜を含むグループから選択されるた１つの物質を含む請求項１７に記載の方法。
【請求項２３】
前記第２ハードマスク層が、酸化シリコン、シリコン及び誘電体反射防止膜を含むグループから選択される１つの物質を含む請求項２２に記載の方法。
【請求項２４】
前記非晶質炭素層が、約１００〜１０００ｎｍの厚さを有する請求項１７に記載の方法。
【請求項２５】
前記第１ハードマスク層が、約１０〜５０ｎｍの厚さを有する請求項１７に記載の方法。
【請求項２６】
前記一時的炭素層が、約１００〜３００ｎｍの厚さを有する請求項１７に記載の方法。
【請求項２７】
前記第２ハードマスク層が、約１０〜５０ｎｍの厚さを有する請求項１７に記載の方法。
【請求項２８】
ナノインプリンティングによって、前記第２ハードマスク層上にレジスト層を形成し、前記レジスト層にパターンを形成するステップをさらに含む請求項１７に記載の方法。
【請求項２９】
前記第２ハードマスク層上にフォトレジスト層を形成するステップをさらに含む請求項１７に記載の方法。
【請求項３０】
前記フォトレジスト層をパターン化して、フォトレジストパターンを形成するステップをさらに含む請求項２９に記載の方法。
【請求項３１】
前記フォトレジストパターンの開口のサイズを変更するステップをさらに含む請求項３０に記載の方法。
【請求項３２】
前記開口のサイズを変更する前記ステップが、前記開口の前記サイズを狭くするステップを含む請求項３１に記載の方法。
【請求項３３】
前記開口のサイズを変更する前記ステップが、広がったフォトレジストパターンを形成するために前記フォトレジストパターンを等方性エッチングするステップを含む請求項３１に記載の方法。
【請求項３４】
前記第２ハードマスク層に前記広がったフォトレジストパターンを転写するステップをさらに含む請求項３３に記載の方法。
【請求項３５】
前記一時的層に前記広がったフォトレジストパターンを転写するステップをさらに含む請求項３４に記載の方法。
【請求項３６】
前記広がったフォトレジストパターンの転写により形成された前記一時的層の側壁上にスペーサーを形成するステップをさらに含む請求項３５に記載の方法。
【請求項３７】
スペーサーパターンを形成するために、前記スペーサーに対して前記一時的層を優先的に除去するステップをさらに含む請求項３６に記載の方法。
【請求項３８】
前記第１ハードマスク層へ前記スペーサーパターンを転写するステップをさらに含む請求項３７に記載の方法。
【請求項３９】
前記非晶質炭素層へ前記スペーサーパターンを転写するステップをさらに含む請求項３８に記載の方法。
【請求項４０】
前記基板へ前記スペーサーパターンを転写するステップをさらに含む請求項３９に記載の方法。
【請求項４１】
前記基板が、異なる材質の複数の層を含む請求項１７に記載の方法。
【請求項４２】
前記複数の層が、半導体、絶縁体及び／又は導体を含む請求項４１に記載の方法。
【請求項４３】
ピッチ増倍によって第１パターンを形成するステップと、
ピッチ増倍のないフォトリソグラフィによって第２パターンを独立に形成するステップと、
マスク層に前記第１及び第２パターンを転写するステップと、
マスク層を通じて基板をエッチングするステップと、を含む半導体の製造方法。
【請求項４４】
前記第１パターンを形成する前記ステップが、
非晶質炭素からなる複数のマンドレルを形成するステップと、
前記マンドレル上にシリコン含有物質の全面的な層を形成するステップと、
前記全面的な層を異方性エッチングするステップと、を含む請求項４３に記載の方法。
【請求項４５】
前記第１パターンを形成する前記ステップが、ピッチ倍増によって遂行される請求項４３に記載の方法。
【請求項４６】
前記第２パターンを独立に形成する前記ステップが、前記第１パターンで前記第２パターンをオーバーラップするステップを含む請求項４３に記載の方法。
【請求項４７】
前記基板が、異なる材質の複数の層を含む請求項４３に記載の方法。
【請求項４８】
前記基板をエッチングする前記ステップが、前記複数の層のそれぞれのために異なるエッチングケミカルを使用するステップを含む請求項４７に記載の方法。
【請求項４９】
マスクパターンを形成するステップと、前記マスクパターンの第１部分が第１ピッチを有し、前記マスクパターンの第２部分が第２ピッチを有し、前記第１ピッチが、前記第２パターンを確定するフォトリソグラフィ技術の最小ピッチ以下であり、
前記マスクパターンを通じて基板をエッチングするステップと、を含む集積回路の形成
【請求項５０】
前記マスクパターンを形成する前記ステップが、
前記第２部分に対応する領域をパターン化するステップと、
前記第１部分に対応する領域を独立にパターン化するステップと、を含む請求項４９に記載の方法。
【請求項５１】
前記第２部分に対応する領域をパターン化する前記ステップが、２４８ｎｍの光を利用するフォトリソグラフィ技術を使用して行われる請求項５０に記載の方法。
【請求項５２】
前記マスクパターンを形成する前記ステップが、非晶質炭素層をエッチングするステップを含む請求項５０に記載の方法。
【請求項５３】
前記非晶質炭素層をエッチングする前記ステップが、ＳＯ２含有のプラズマに前記非晶質炭素層をさらす請求項５０に記載の方法。
【請求項５４】
前記基板が、絶縁及び導体の層を含む請求項５０に記載の方法。
【請求項５５】
炭素層上の層に一時的プレースホールダーのパターンを形成するステップと、
前記一時的プレースホールダーの表面上に関するマスク物質の層を形成するステップと、
水平面から選択的に前記マスク物質を除去するステップと、
メモリ素子のアレイ領域のフィーチャーに対応する前記マスク物質のパターンを形成するために前記マスク物質に対して前記一時的プレースホールダーを選択的に除去するステップと、を含むメモリ素子の形成方法。
【請求項５６】
前記マスク物質の層を形成する前記ステップが、低温化学気相成長法によって前記マスク物質を形成するステップを含む請求項５５に記載の方法。
【請求項５７】
前記マスク物質が、窒化シリコンまたは酸化シリコンを含む請求項５６に記載の方法。
【請求項５８】
前記マスク物質を選択的に除去する前記ステップが、フッ化炭素プラズマでエッチングするステップを含む請求項５７に記載の方法。
【請求項５９】
前記一時的プレースホールダーが、非晶質炭素を含む請求項５５に記載の方法。
【請求項６０】
前記一時的プレースホールダーを選択的に除去する前記ステップが、二酸化硫黄含有のプラズマでエッチングするステップを含む請求項５９に記載の方法。
【請求項６１】
前記一時的プレースホールダー及び前記炭素層を分離するハードマスク層を備える請求項５５に記載の方法。
【請求項６２】
前記炭素層に前記マスク物質のパターンを転写するステップをさらに含む請求項５５に記載の方法。
【請求項６３】
前記炭素層に前記マスク物質のパターンを転写する前記ステップが、フッ化炭素プラズマに前記ハードマスク層をさらすステップを含む請求項６２に記載の方法。
【請求項６４】
前記炭素層に前記マスク物質のパターンを転写する前記ステップが、続いて前記第２炭素層を二酸化硫黄含有のプラズマにさらすステップを含む請求項６３に記載の方法。
【請求項６５】
前記マスク物質のパターンの前記マスク物質の位置が、前記アレイ中の導線の位置に対応する請求項５５に記載の方法。
【請求項６６】
複数のマンドレルストリップを形成するステップと、
各前記マンドレルストリップの側壁上にスペーサーを形成するステップと、
分離されたスペーサーのパターンを形成するために、前記マンドレルストリップを除去するステップと、
前記スペーサー上に平面のマスク層を形成するステップと、
前記マスク層にパターンを形成するステップと、
前記スペーサーと同じ水平面に前記パターンを転写するステップと、を含む集積回路の製造方法。
【請求項６７】
少なくとも第１及び第２の互い分離される、前記スペーサーに対して垂直に延伸する平面の間で、前記スペーサーが、互いに関して分離され、概ね平行に延伸する請求項６６に記載の方法。
【請求項６８】
前記パターン及び、前記スペーサーによって形成された別のパターンを、前記水平面下の別のマスキング層に転写するステップをさらに含む請求項６６に記載の方法。
【請求項６９】
前記マンドレルストリップが、本質的に垂直の側壁を有する請求項６６に記載の方法。
【請求項７０】
前記スペーサーを形成する前記ステップが、
前記マンドレルストリップの露出した表面上にスペーサー物質を成長させるステップと、
続いて、前記マンドレルストリップの側壁以外の表面から前記スペーサー物質を選択的に除去するステップと、を含む請求項６９に記載の方法。
【請求項７１】
前記スペーサー物質を成長させる前記ステップが、化学気相成長あるいは原子層成長を行うステップを含む請求項７０に記載の方法。
【請求項７２】
前記スペーサー物質が、窒化シリコンまたは酸化シリコンを含む請求項７０に記載の方法。
【請求項７３】
前記マスク層を形成する前記ステップが、
前記スペーサーに対して選択的にエッチングされ得る、除去可能な物質の層で前記スペーサーを囲むステップと、
前記除去可能な物質の層の直上に、ハードマスク層を形成するステップと、
前記スペーサー上の平面にフォトレジスト層を形成するステップと、を含む請求項６６に記載の方法。
【請求項７４】
前記マスク層に前記パターンを形成する前記ステップが、フォトリソグラフィを行うステップを含む請求項７３に記載の方法。
【請求項７５】
前記スペーサーと同じ水平面に前記パターンを転写する前記ステップが、非晶質炭素を異方性エッチングするステップを含む請求項６６に記載の方法。
【請求項７６】
基板上にフォトレジストとは異なるマスク物質の複数の互いに分離されたラインを提供するステップと、
基板上のフォト確定可能な物質に複数のフィーチャーをフォトリソグラフィ技術によってパターン化するステップと、
互いに分離された前記ライン下の非晶質炭素層に、互いに分離された前記ライン及び複数の前記フィーチャーを複製するステップと、を含む集積回路の製造方法。
【請求項７７】
少なくとも第１及び第２の互いに一定間隔で分離され、前記ラインに対して垂直に延伸する平面の間で、前記ラインが、互いに一定間隔で分離され、概ね平行に延伸する請求項７６に記載の方法。
【請求項７８】
前記ラインのピッチが、複数のフィーチャーをパターン化するために使用されるフォトリソグラフィ技術の最小ピッチ未満である請求項７６に記載の方法。
【請求項７９】
前記複数のフィーチャーをパターン化する前記ステップが、２４８ｎｍの波長を有する光にフォトレジストをさらすステップを含む請求項７８に記載の方法。
【請求項８０】
前記ラインが、実質的にメモリ回路のアレイ領域にあり、
複数の前記フィーチャーが、実質的に前記メモリ回路の周辺にある請求項７６に記載の方法。
【請求項８１】
前記ラインが、前記マスクラインに関して選択的に除去可能な物質によって包まれ、
前記フォト確定可能な物質が、複数の前記マスクライン及び前記除去可能な物質上にある請求項７６に記載の方法。
【請求項８２】
前記除去可能な物質を異方性エッチングすることにより前記除去可能な物質内の開口を複製するステップをさらに含む請求項７６に記載の方法。
【請求項８３】
前記ラインが、窒化シリコンまたは酸化シリコンを含む請求項７６に記載の方法。
【請求項８４】
第１の一時的物質によって互いに分離された複数の第１マスク物質のラインを提供するステップと、
前記第１の一時的物質を選択的にエッチングするステップと、
前記ライン間のスペースを第２の一時的物質で埋め込むステップと、
前記スペースを空けるために前記第２の一時的物質を選択的にエッチングするステップと、
別のマスク物質の層にパターンを形成するために前記スペースを通じて選択的にエッチングするステップと、を含む集積回路を製作するためのマスクパターンの形成方法。
【請求項８５】
前記第１の一時的物質を選択的にエッチングする前記ステップが、非晶質炭素をエッチングするステップを含む請求項８４に記載の方法。
【請求項８６】
前記非晶質炭素をエッチングする前記ステップが、二酸化硫黄含有のプラズマに前記第１物質をさらすステップを含む請求項８５に記載の方法。
【請求項８７】
前記ライン間の前記スペースを埋め込む前記ステップが、非晶質炭素を成長させるステップを含む請求項８５に記載の方法。
【請求項８８】
前記ライン間の前記スペースを埋め込む前記ステップが、下層フォトレジストを成長させるステップを含む請求項８５に記載の方法。
【請求項８９】
前記下層レジストが、フッ化クリプトン物フォトレジストである請求項８８に記載の方法。
【請求項９０】
前記第２物質を選択的にエッチングする前記ステップが、二酸化硫黄含有のプラズマを使用するエッチングを行うステップを含む請求項８５に記載の方法。
【請求項９１】
前記スペースを通じて選択的にエッチングする前記ステップが、
ハードマスクエッチングを行うステップと、
次に、二酸化硫黄含有のプラズマを使用して非晶質炭素層をエッチングするステップと、を含む請求項８５に記載の方法。
【請求項９２】
前記非晶質炭素層の下の基板に開口を形成するために前記スペースを通じてエッチングするステップをさらに含む請求項９１に記載の方法。
【請求項９３】
前記基板に開口を形成するために前記スペースを通じてエッチングする前記ステップが、前記開口を絶縁層に形成するステップを含む請求項９２に記載の方法。
【請求項９４】
部分的に製作された集積回路の第１領域及び第２領域上に延伸するマスキング層を提供するステップと、
前記マスキング層にパターンを形成するステップと、を含み、
前記第１領域に対応する、前記パターンの一部の最小フィーチャーサイズが、前記第２領域に対応する、前記パターンの他の一部の最小フィーチャーサイズと等しく、又はおよそその半分以下である集積回路の製作方法。
【請求項９５】
前記マスキング層が、非晶質炭素を含む請求項９４に記載の方法。
【請求項９６】
前記集積回路が、メモリ素子であり、
前記第１領域が、前記メモリ素子のアレイに対応し、
前記第２領域が、前記メモリ素子の周辺に対応する請求項９４に記載の方法。
【請求項９７】
前記マスキング層にパターンを形成する前記ステップが、
前記第１領域上の前記パターンの部分のためにはピッチ増倍を行うステップと、
前記第２領域上の前記パターンの部分のためにはピッチ増倍のないフォトリソグラフィを行うステップと、を含む請求項９４に記載の方法。
【請求項９８】
炭素層と、
前記炭素層を覆うレベル上での複数のピッチ増倍されたスペーサーと、を備え、
前記スペーサーが、約１００ｎｍ以下のピッチを有する部分的に形成された集積回路。
【請求項９９】
少なくとも第１及び第２の互いに一定間隔で分離されて、前記ストリップに対して垂直な平面の間で、前記スペーサーが、互いに一定間隔で分離されて、概ね平行に延伸する請求項９４に記載の部分的に形成された集積回路。
【請求項１００】
前記炭素層が、非晶質炭素を含む請求項９８に記載の部分的に形成された集積回路。
【請求項１０１】
前記複数のスペーサーの各々が、窒化シリコンまたは酸化シリコンを含む請求項９８に記載の部分的に形成された集積回路。
【請求項１０２】
前記非晶質炭素層が、約１００〜１０００ｎｍの間の厚さを有する請求項９８に記載の部分的に形成された集積回路。
【請求項１０３】
前記非晶質炭素層及び複数の前記スペーサーを分離するハードマスク層を備える請求項９８に記載の部分的に形成された集積回路。
【請求項１０４】
前記ハードマスク層が、約１０〜５０ｎｍの間の厚さを有する請求項１０３に記載の部分的に形成された集積回路。
【請求項１０５】
前記スペーサーが、前記部分的に形成された集積回路のアレイ領域に実質的に位置する請求項１０３に記載の部分的に形成された集積回路。
【請求項１０６】
前記ハードマスク層を覆う炭素物質によって画定されるパターンをさらに含む請求項１０５に記載の部分的に形成された集積回路。
【請求項１０７】
前記炭素物質によって画定された前記パターンが、前記部分的に形成された集積回路の周辺に実質的に位置する請求項１０６に記載の部分的に形成された集積回路。
【請求項１０８】
基板と、
フォトレジストと異なる物質から形成される、前記基板を覆う主要マスク層と、
前記主要マスク層を覆う第１平面に第１パターンを画定するマスク物質と、
前記マスク物質を覆う第２平面に第２パターンを画定する感光性物質と、を備える部分的に形成された集積回路。
【請求項１０９】
前記マスク物質が、前記マスク物質に対して選択的に除去可能な物質に囲まれる請求項１０８に記載の部分的に形成された集積回路。
【請求項１１０】
前記選択的に除去可能な物質が、下層レジストを含む請求項１０９に記載の部分的に形成された集積回路。
【請求項１１１】
前記下層レジストが、フッ化クリプトンフォトレジストを含む請求項１１０に記載の部分的に形成された集積回路。
【請求項１１２】
前記選択的に除去可能な物質が、非晶質炭素を含む請求項１０９に記載の部分的に形成された集積回路。
【請求項１１３】
前記主要マスク層が、非晶質炭素層である請求項１０８に記載の部分的に形成された集積回路。
【請求項１１４】
前記非晶質炭素層及び前記マスク物質を分離するハードマスク層を備える請求項１１３に記載の部分的に形成された集積回路。
【請求項１１５】
前記マスク物質が、シリコン含有の物質を含む請求項１１３に記載の部分的に形成された集積回路。
【請求項１１６】
前記マスク物質が、窒化シリコンまたは酸化シリコンである請求項１１５に記載の部分的に形成された集積回路。
【請求項１１７】
前記感光性物質が、フォトレジストである請求項１１５に記載の部分的に形成された集積回路。
【請求項１１８】
前記フォトレジストが、フッ化クリプトン、フッ化アルゴン、あるいは１５７ｎｍの波長のフォトリソグラフィシステム、あるいは１９３ｎｍの波長の液浸システムと適合可能なフォトレジストである請求項１１７に記載の部分的に形成された集積回路。
【請求項１１９】
前記主要マスク層の基礎となる基板を備える請求項１０８に記載の部分的に形成された集積回路。
【請求項１２０】
前記基板が、導電性である請求項１０８に記載の部分的に形成された集積回路。
【請求項１２１】
前記基板が、異なる材質の複数の層を含む請求項１０８に記載の部分的に形成された集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の製造に関し、特にマスキング技術に関する。
【背景技術】
【０００２】
現代の電子機器の増大する携帯性、計算能力、記憶容量及びエネルギー効率の要求を含む多くの要因の結果として、集積回路は、そのサイズの面で連続的に縮小している。このサイズの縮小を促進するために、集積回路を形成する電気デバイス及び相互接続線幅のような構成フィーチャーのサイズも、絶えず減少している。
【０００３】
フィーチャーサイズを減少させる傾向は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、強誘電体（ＦＥ）メモリなどのようなメモリ回路あるいはデバイスにおいて明白である。一つを例として挙げれば 、ＤＲＡＭは、典型的にはメモリセルとして知られている何百万もの同一の回路素子を含む。その最も一般形態では、メモリセルは典型的には２つの電気デバイスから成る：ストレージキャパシタ及びアクセス電界効果トランジスター。各メモリセルは１ビット（２進数字）のデータを格納することができるアドレス可能な位置である。ビットはトランジスターを通じてセルに書かれ、ストレージ電極上の電荷を検出することによって基準電極側から読まれることができる。構成電気デバイス及びそれらにアクセスする導線のサイズを減少することによって、これらのフィーチャーを組込むメモリ素子のサイズを減少することができる。さらに、記憶容量は、メモリ素子により多くのメモリセルを適合させることにより増大させることができる。
【０００４】
フィーチャーサイズの連続的な減少は、フィーチャーを形成するために使用された技術に対して未曾有の大きな要求を突きつけた。例えば、フォトリソグラフィは一般に、基板上に導線のようなフィーチャーをパターン化するのに使用される。ピッチのコンセプトはこれらのフィーチャーのサイズについて記述するために使用することができる。ピッチは２つの隣り合うフィーチャーにおける同一のポイント間の距離として定義される。これらのフィーチャーは典型的に、隣接したフィーチャー間の、絶縁体のような物質によって典型的に埋め込まれるスペースによって画定される。その結果、ピッチは、フィーチャーの幅と近隣のフィーチャーを互いに分離させるスペースの幅との和として考えることができる。しかしながら、光学機器、光あるいは放射光のような要因により、各フォトリソグラフィ技術は、それ以下であれば信頼性をもってフィーチャーを形成することができないそれぞれの最小ピッチを有する。つまり、フォトリソグラフィ技術の最小ピッチは、フィーチャーサイズの減少を制限することができる。
【０００５】
ピッチ倍増（Pitch Doubling）は、フォトリソグラフィ技術の可能性を、その最小ピッチを超えて拡張するために提案された１つの方法である。その方法は、図１Ａ〜１Ｆに示されており、ローリーらに発行されたアメリカ合衆国特許番号 5,328,810に記載されている。図１Ａに示すように、フォトリソグラフィは消耗可能な物質の層２０及び基板３０を覆うフォトレジスト層にラインパターン１０を形成するために最初に使用される。次に、図１Ｂに示すように、パターンは、エッチングステップ（好ましくは異方性）によって層２０に転写され、プレースホールダー(placeholder)、あるいはマンドレル(mandrel)４０を形成する。次に、図１Ｃに示すように、フォトレジストライン１０は除去され、マンドレル４０は隣り合うマンドレル間の距離を増大させるために異方性エッチングされることができる。次に、図１Ｄに示すように、マンドレル４０の上に物質の層５０を形成する。次に、スペーサー６０、つまり、別の物質の側壁から延伸する、又は延伸するように元々形成された物質は、マンドレル４０のサイド上に形成される。それは、図１Ｅに示すように、水平面７０及び８０からスペーサー物質を方向性のあるスペーサーエッチングで優先的にエッチングすることにより行われる。次に、図１Ｆに示すように、残りのマンドレル４０を除去し、パターニング用のマスクの役割をするスペーサー６０だけを残す。したがって、与えられたピッチが以前は１つのフィーチャー及び１つのスペースを画定するパターンを含んでいたが、今は同じ幅のピッチがスペーサー６０によって画定された２つのフィーチャー及び２つのスペースを含んでいる。その結果、フォトリソグラフィ技術の可能な最少フィーチャーサイズは効果的に減少された。
【０００６】
当然のことながら、ピッチは上記の例において実際に半分にされているが、ピッチのこの減少は通常ピッチ「倍増(doubling)」、あるいはより一般的にピッチ「増倍(multiplication)」と呼ばれる。すなわち、通常、所定の倍数のピッチの「増倍」は、実際、その倍数の分だけピッチを縮小することを意味している。この従来の用語は本明細書にも維持される。
【０００７】
スペーサー物質の層５０が典型的には単一の厚さ９０（図１Ｄ及び図１Ｅを参照）を有し、そして、スペーサー６０によって形成されたフィーチャーのサイズが通常上記の厚さ９０に対応するので、ピッチ倍増は典型的に、唯１つの幅のみのフィーチャーを生成する。しかしながら、回路は、しばしば異なるサイズのフィーチャーを使用する。例えば、ＲＡＭ回路は典型的にはいわゆる「周辺」にメモリセルのアレイ及び論理回路を含む。アレイでは、メモリセルは典型的に導線によって接続され、そして、周辺では、導線は典型的に、論理回路にアレイを接続するためにランディングパッドと接続する。しかしながら、ランディングパッドのような周辺フィーチャーは導線より大きくなりえる。また、トランジスターのような周辺の電気デバイスが、アレイ中の電気デバイスより大きくなりえる。さらに、アレイと同じピッチで周辺フィーチャーが形成されることができても、回路を定義するために必要とされる柔軟性は、特にパターンがパターン化されたフォトレジストの側壁に沿って形成され得るものに制限される場合、単一のマスクを使用すると、通常不可能となる。
【０００８】
いつくつかの提案された、周辺領域及びアレイ領域でパターンを形成する方法が、パターンを基板のアレイ領域及び基板の周辺領域へそれぞれエッチングすることを含む。したがって、アレイ領域のパターンが先に形成され、１つのマスクを使用して基板に転写され、次に、周辺領域の別のパターンが形成され、別のマスクを使用して基板に独立に転写される。そのような方法は、異なるマスクを使用して基板上の異なる位置にパターンを形成するため、その可能性がオーバーラップパターンを必要とするフィーチャーを形成するのに制限される。例えば、ランディングパッドが相互接続ラインとオーバーラップする場合、第３マスクは、相互接続で２つの独立のパターンを「縫う」ために必要とされうる。さらに、そのような第３マスクは、ピッチ増倍技術によって画定された微細フィーチャーのためにマスク合せに関してさらに大きな難問に直面するであろう。
【０００９】
従って、特にフィーチャーが異なるオーバーラップパターンを要求する場合及び特にピッチ増倍に関連する場合、異なるサイズのフィーチャーを形成する方法が必要である。
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明の１側面によれば、１つの半導体処理方法が提供される。その方法は、基板を覆う主要マスク層、前記主要マスク層を覆う一時的層、及び前記一時的層を覆う第１フォトレジスト層を有する基板を提供するステップを含む。フォトレジストパターンが前記第１フォトレジスト層に形成される。前記フォトレジストパターンのフィーチャーに由来したフィーチャーを有する第１パターンが、前記一時的層に形成される。第２フォトレジスト層が、前記第１パターンのレベルの上に続いて形成され、他のフォトレジストパターンが前記第２フォトレジスト層に形成される。前記主要マスク層に混合パターンを形成するために、前記別のフォトレジストパターン及び第１パターンは前記主要マスク層に転写される。前記基板は、前記主要マスク層の混合パターンを通じて処理される。当然のことながら、前記基板が主要マスキング層を通じて処理される任意の１つ、或いは複数の物質を含むことができる。
【００１１】
本発明の別の側面によれば、集積回路の形成方法が提供される。この方法は、基板を提供するステップと、前記基板上に非晶質炭素層を形成するステップとを含む。第１ハードマスク層は第１非晶質炭素層上に形成される。一時的層は前記第１ハードマスク層上に形成される。また、第２ハードマスク層は前記一時的層上に形成される。
【００１２】
本発明の別の側面によれば、半導体の製造方法が提供される。この方法は、ピッチ増倍によって第１パターンを形成するステップと、ピッチ増倍のないフォトリソグラフィによって第２パターンを独立に形成するステップとを含む。前記第１及び第２パターンはマスク層に転写される。基板は前記マスク層を通じてエッチングされる。
【００１３】
また本発明の別の側面によれば、集積回路の形成方法が提供される。この方法は、第１部分が第１ピッチを有し、第２部分が第２ピッチを有するマスクパターンを形成するステップを有する。前記第１ピッチは、第２パターンを画定するフォトリソグラフィ技術の最小ピッチ以下である。この方法は、前記マスクパターンを通じて基板をエッチングするステップをさらに含む。
【００１４】
本発明の別の側面によれば、メモリ素子の形成方法が提供される。この方法は、第１炭素層上の層に一時的プレースホールダーのパターンを形成するステップを含む。マスク物質の層は前記一時的プレースホールダーの表面上に形成され、次に、前記メモリ素子の水平面から選択的に除去される。前記一時的プレースホールダーは前記マスク物質に対して選択的に除去されて、前記メモリ素子のアレイ領域のフィーチャーに対応するマスク物質のパターンを形成する。
【００１５】
また本発明の別の側面によれば、集積回路の製造方法が提供される。この方法は、複数のマンドレルストリップを形成するステップを含む。スペーサーは各マンドレルストリップの側壁上で形成される。前記マンドレルストリップは除去されて、互いに分離されたスペーサーのパターンを形成する。マスク層はスペーサー上の平面に形成される。また、パターンは前記マスク層に形成される。前記パターンは、前記スペーサーと同じ水平面に転写される。
【００１６】
本発明の別の側面によれば、集積回路の製造方法が提供される。この方法は、フォトレジストとは異なるマスク物質の複数の分離されたラインを基板の上に提供するステップを含む。複数のフィーチャーはフォトリソグラフィ技術によって基板上の感光性物質に画定される。前記分離されたライン及び複数のフィーチャーは、前記分離されたラインの下の非晶質炭素層に複製される。
【００１７】
本発明の別の側面によれば、集積回路を製作するためのマスクパターンの形成方法が提供される。この方法は、第１マスク物質の複数のラインを提供するステップを含む。これらのラインは第１の一時的物質によって分離される。前記第１の一時的物質は選択的にエッチングされる。前記ライン間のスペースは第２の一時的物質により埋め込まれる。前記第２の一時的物質は選択的にエッチングされて前記スペースを空ける。その後、パターンは、前記スペースを通じて選択的にエッチングすることにより、前記複数のラインの下の別のマスク物質の層に形成される。
【００１８】
本発明の別の側面によれば、集積回路の製作方法が提供される。その方法は、部分的に製作された集積回路の第1及び第2領域の上に延伸するマスキング層を提供するステップを含む。パターンは前記マスキング層に形成される。前記第１領域に対応する前記パターンの一部の最小フィーチャーサイズは、前記第２領域に対応する前記パターンの他の一部の最小フィーチャーサイズと等しく、或いはおよそその半分以下である。
【００１９】
本発明の別の側面によれば、部分的に形成された集積回路が提供される。この部分的に形成された集積回路は、炭素層と、前記炭素層を覆うレベルの上に複数のピッチ増倍されたスペーサーとを含む。前記スペーサーは、約１００ｎｍ以下のピッチを有する。
【００２０】
本発明の別の側面によれば、部分的に形成された集積回路が提供される。この部分的に形成された集積回路は、基板と、前記基板を覆う主要マスク層とを含む。前記主要マスク層はフォトレジストと異なる材料により形成される。第１パターンを画定するマスク物質は、前記主要マスク層を覆う第１平面に形成される。第２パターンを画定する感光性物質は、前記マスク物質を覆う第２平面に形成される。
【発明を実施するための最良の形態】
【００２１】
異なるサイズのフィーチャーの形成における問題に加えて、ピッチ倍増技術がスペーサーパターンを基板に転写することに困難さを有することがすでに分かっている。特に、パターンを転写する一般の方法では、スペーサー及びその下の基板の両方が、基板物質を優先的にエッチングする腐食液にさらされる。しかし、当然のことながら、より遅いレートでとはいえ、腐食液がスペーサーをも消耗する。したがって、パターンの転写の間に、スペーサーは、パターン転写が完了する前に消耗され得る。これらの困難さはフィーチャーサイズが減少する傾向、例えばこれらの溝の幅が減少するにつれてアスペクト比がより高くなる傾向によって悪化する。異なるフィーチャーサイズの構造を作成する困難さと共に、これらのパターン転写制限は、ピッチ倍増法則の集積回路製造への適用をさらに困難なものにしてしまう。
【００２２】
これらの困難を考慮して、本発明の好ましい実施の形態は、ピッチ倍増と同時に改善されたパターン転写及び異なるサイズのフィーチャーの形成を可能にする。本方法の第１段階では、フォトリソグラフィ及びピッチ倍増がスペーサーパターンを形成するために好ましくは使用される。これは典型的には、チップの１つの領域、例えばメモリチップのアレイ領域に１つのサイズのフィーチャーを形成する。第２段階では、フォトリソグラフィは再度行われて、チップの別の領域、例えばメモリチップの周辺領域のスペーサーパターンを覆う層に第２パターンを形成する。スペーサーパターン及び第２パターンの両方は、その後、下にある主要マスキング層に転写される。このマスキング層は好ましくは、下の基板に対して優先的にエッチングされることができる。スペーサー及び第２パターンは、その後、シングルステップで主要マスキング層から下の基板に転写される。したがって、異なるサイズのフィーチャーを形成するパターン（それらのうちのいくつかは、パターニングに使用されたフォトリソグラフィ技術の最小ピッチ以下である）が形成されることができ、また、これらのパターンは、成功裡に下の基板に転写されることができる。
【００２３】
さらに、第２パターンが元々スペーサーパターンを覆う層の上に形成されるので、第２パターンはスペーサーパターンをオーバーラップすることができる。その結果、導線、ランディングパッドあるいは周辺トランジスターのような異なるサイズのオーバーラップフィーチャーは、有利に形成されることができる。
【００２４】
好ましくは、主要マスキング層は、直接基板上に重なり、また、エッチング選択比により、該主要マスキング層を通じて基板上での処理（例えばエッチング）を行うために主として使用されるマスキング層である。特に、主要マスキング層は好ましくは、スペーサー物質及び基板物質の両方に関して良好なエッチング選択比を可能にする物質から形成される。その結果、スペーサーパターンは、有効に主要マスキング層に転写され、主要マスキング層は、処理後に基板を傷つけることなく選択的に除去され、また、マスクが基板のエッチングのために使用される場合、主要マスキング層のパターンは、有効に基板に転写されることができる。酸化物、窒化物及びシリコンを含む様々な物質に対して優れたエッチング選択比のために、主要マスキング層は、好ましくは炭素、またより好ましくは非晶質炭素から形成される。
【００２５】
当然のことながら、基板は主要マスキング層を通じて処理される任意の１つあるいは１つ以上の物質を含むことができる。したがって、基板は、単一の物質の層、異なる物質の複数の層、異なる物質あるいは構造の領域を有する１つ又は複数の層を含むことができる。これらの物質は半導体、絶縁体、導体あるいはそれらの組合せを含むことができる。典型的に、基板は、製作される集積回路の一部を最終的には形成する構造あるいは層を含む。
【００２６】
また、当然のことながら、第１レベルから第２レベルへのパターン転写は、第１レベル上でのフィーチャーに概ね対応するフィーチャーを第２のレベルに形成することを伴う。例えば、第２レベルでのラインのパスは、概ね第１レベル上でのラインのパスを追随し、また、第２レベル上での他のフィーチャーの位置は第１レベル上での同様のフィーチャーの位置に対応する。しかしながら、フィーチャーの正確な形及びサイズは、第１レベルから第２レベルへ変ることができる。例えば、エッチングケミカル及び条件に依存して、転写されるパターンを形成するフィーチャーのサイズ及びそれらの間の相対的な間隔は、第１レベル上でのパターンに関して拡大、又は縮小されることができる一方で、依然として同一の最初の「パターン」に相似する。
【００２７】
以下、図面を参照するが、全般を通して同様の符号が同様の部分を示す。当然のことながら、図２〜図１６が必ずしも縮尺どおりに描かれていないことが理解されるであろう。
【００２８】
好ましい実施の形態は、異なるサイズのフィーチャーが基板上で形成されるすべての情況において適用可能であるが、特に有利な実施の形態では、基板に転写されるパターンの一部は、ピッチ増倍によって形成され、且つ、基板の処理に使用されるフォトリソグラフィ技術の最小ピッチ以下のピッチを有する。さらに、好ましい実施の形態は任意の集積回路を形成するために使用されることができるが、論理或いはゲートアレイ、ＤＲＡＭ、ＲＯＭあるいはフラッシュメモリーのような揮発性と不揮発性メモリデバイスを含む、電気デバイスのアレイを有するデバイスを形成するために適用されるのが特に有利である。そのようなデバイスでは、ピッチ増倍は、例えばチップのアレイ領域のトランジスターゲート電極及び導線を形成するために使用され、他方では、従来のフォトリソグラフィはチップの周辺の、コンタクトのようなより大きなフィーチャーを形成するために使用されることができる。メモリチップの製作過程における典型的なマスキングステップが、図面に示されている。
【００２９】
図２Ａは、部分的に製作された集積回路あるいはメモリチップ１００の平面図である。中央領域１０２、即ち、「アレイ」は、周辺領域、即ち「周辺」１０４に囲まれている。当然のことながら、集積回路１００の製作が完了した後、アレイ１０２は典型的には、導線及びトランジスターやキャパシタのような電気デバイスにより高密度に占有されることは理解できるであろう。望ましくは、ピッチ増倍は、以下で説明されるように、アレイ１０２にフィーチャーを形成するために使用されることができる。他方では、周辺１０４はアレイ１０２中のフィーチャーより大きなフィーチャーを有することができる。これらのフィーチャーをパターン化するために典型的に使用されるのは、ピッチ増倍ではなく、従来のフォトリソグラフィである。それは、周辺１０４に位置する論理回路の幾何学的な複雑さが、ピッチ増倍の使用を困難なものにするからである。さらに、周辺の一部のデバイスは電気的な制約によりより大きなジオメトリを必要とし、それによって、そのようなデバイスにとってはピッチ増倍が従来のフォトリソグラフィほど有利でなくなる。
【００３０】
図２Ｂに示すように、部分的に形成された集積回路１００が提供される。基板１１０は様々な層１２０〜１６０の下に提供される。以下で説明されるように、基板１１０は様々なフィーチャーを形成するためにパターン化され、また、層１２０〜１６０はパターン用のマスクを形成するためにエッチングされる。基板１１０を覆う層の物質は、好ましくは、ここに説明される様々なパターン形成及びパターン転写のステップに要求されるケミカル及び処理条件に対する配慮に基づいて選択される。選択的に画定可能な最上層１２０（好ましくはリソグラフィ処理によって画定可能な）と基板１１０との間の層は、選択的に画定可能な層１２０から得られたパターンを基板１１０に転写する機能を果たすので、好ましくは、それらの層がそれらのエッチング中に別の露出している物質に対して選択的にエッチングされ得るように選択される。当然のことながら、周囲の物質のエッチング速度に対して、１つの物質のエッチング速度が少なくとも約５倍速い、好ましくは約１０倍速い、より好ましくは約２０倍速い、最も好ましくは少なくとも約４０倍速い場合、その物質は選択的にあるいは優先的にエッチングされていると認識される。
【００３１】
示された実施の形態では、選択的に画定可能な層１２０は第１ハードマスク、すなわちエッチング停止、層１３０を覆い、層１３０は一時的層１４０を覆い、層１４０は第２ハードマスク、即ちエッチング停止、層１５０を覆い、層１５０は主要マスク層１６０を覆い、層１６０はマスクを通じて処理される（例えば、エッチングされる）基板１１０を覆う。それらの層の厚さは、好ましくは、ここで説明されるエッチングケミカル及び処理条件との適合性に依存して選択される。例えば、下の層を選択的にエッチングすることにより、覆う層から下の層にパターンを転写する場合、両方の層から物質はある程度除去される。したがって、上の層は、好ましくは、エッチングの間に消耗しきれないほど十分に厚い。
【００３２】
図示された実施の形態では、第１ハードマスク層１３０は、好ましくは約１０〜５０ｎｍの間、より好ましくは約１０〜３０ｎｍの間の厚さを有する。一時的層１４０は、好ましくは約１００〜３００ｎｍの間、より好ましくは約１００〜２００ｎｍの間の厚さを有する。第２ハードマスク層１５０は、好ましくは約１０〜５０ｎｍ、より好ましくは約２０〜４０ｎｍの間の厚さを有する。また、主要マスク層１６０は、好ましくは約１００〜１０００ｎｍ、より好ましくは約１００〜５００ｎｍの間の厚さを有する。
【００３３】
図２に示すように、選択的に画定可能な層１２０は、好ましくは、当分野で既知の任意のフォトレジストをも含むフォトレジストにより形成される。例えば、フォトレジストは、１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍあるいは３６５ｎｍの波長のシステム、１９３ｎｍの波長の液浸システム、または電子ビームリソグラフィシステムに適合できる任意のフォトレジストであることができる。好ましいフォトレジスト物質の例は、フッ化アルゴン（ＡｒＦ）感光フォトレジスト、つまりＡｒＦ光源との使用に適するフォトレジスト、及びフッ化クリプトン（ＫｒＦ）感光フォトレジスト、つまりＫｒＦ光源との使用に適するフォトレジストを含む。ＡｒＦフォトレジストは、好ましくは、比較的短い波長の光（例えば１９３ｎｍ）を利用するフォトリソグラフィシステムと共に使用される。ＫｒＦフォトレジストは、好ましくは、２４８ｎｍシステムのようなより長い波長のフォトリソグラフィシステムと共に使用される。他の実施の形態では、層１２０及び任意の後続のレジスト層は、ナノ−インプリントリソグラフィ、例えば、レジストをパターン化するために型(mold)か機械的力を使用することによってパターン化され得るレジストにより形成されることができる。
【００３４】
第１ハードマスク層１３０のための材料は好ましくは酸化シリコン（ＳｉＯ２）、シリコン、あるいはシリコン−リッチな酸窒化シリコンのような誘電体反射防止膜（ＤＡＲＣ）を含む。光の反射を最小限にすることにより解像度を増強することができるので、ＤＡＲＣは、フォトリソグラフィ技術の解像限界付近のピッチを有するパターンを形成するのに特に有利になりえる。言うまでもなく、光の反射は、フォトリソグラフィがパターンのエッジを画定することができる精度を低減させることができる。オプション的に、ボトム反射防止膜（ＢＡＲＣ）（図示せず）は、光の反射をコントロールするために、第１ハードマスク層１３０に加えて同様に使用されることができる。
【００３５】
一時的層１４０は、好ましいハードマスク物質に関して非常に高いエッチング選択比を提供する非晶質炭素から好ましくは形成される。より好ましくは、非晶質炭素は、光に高度に透明な透明炭素の形態を有し、また、非晶質炭素がフォトアラインメントに使用された波長の光に対して透明であることはこのようなアラインメントのためにさらなる改善を提供する。高度に透明な炭素を形成する成膜技術は、１９９６年度第２８３巻の「Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ」の頁１９６〜２０３（Ａ．Ｈｅｌｍｂｏｌｄ、Ｄ．Ｍｅｉｓｓｎｅｒ）で見つけることができる。
【００３６】
第１ハードマスク層１３０と同じように、第２ハードマスク層１５０は、好ましくは、誘電体反射防止膜（ＤＡＲＣ）（例えば酸窒化シリコン）、酸化シリコン（ＳｉＯ２）あるいはシリコンを含む。さらに、ボトム反射防止膜（ＢＡＲＣ）（図示せず）もまた光の反射をコントロールするためにオプション的に使用されることができる。異なる材質から第１、第２ハードマスク層１３０及び１５０を形成することができるが、これらの層は、以下で説明されるように、処理の容易さ及び使用される異なるエッチングケミカルの数を最小限にするために、好ましくは同じ物質から形成される。一時的層１４０のように、主要マスク層１６０は、好ましくは非晶質炭素、より好ましくは透明な炭素により形成される。
【００３７】
当然のことながら、ここに議論された様々な層は、当業者に既知の種々の方法によって形成されることができる。例えば、化学気相成長法のような様々な気相成長方法が、ハードマスク層を形成するために使用されることができる。マスク層１６０が非晶質シリコンから形成される場合、好ましくは、低温化学気相成長法が使用されて、マスク層１６０上にハードマスク層あるいは他の物質、例えば、スペーサー物質（図７参照）を形成する。そのような低温成長方法は、非晶質炭素層の化学的又は物理的な破壊を有利に防止する。
【００３８】
スピンオンコーティング（Spin-on-coating）法は感光性層を形成するために使用されることができる。さらに、非晶質炭素層は、炭化水素系化合物、あるいはそのような化合物の混合を炭素前駆体として使用する化学気相成長法によって形成されることができる。典型的な前駆体はプロピレン(propylene)、プロピン(propyne)、プロパン(propane)、ブタン(butane)、ブチレン(butylene)、ブタジエン(butadiene)、及びアセチレン(acetelyne)を含む。非晶質炭素層の形成に適する方法は２００３年６月３日にフェアベーンらに付与されたアメリカ合衆国特許番号6,573,030 B1に記述されている。
【００３９】
好ましい実施の形態による方法の第１段階では、図３〜図９に示すように、部分的に形成された集積回路１００のアレイにピッチ増倍を行った。図３に示すように、パターンは感光性層１２０上に形成される。感光性層１２０は、例えば、層１２０がレチクルによって放射にさらされ、次に現像されるフォトリソグラフィによってパターン化されることができる。現像された後、残りの感光性物質、この場合フォトレジストは、スペース１２２を画定するライン１２４を含む。
【００４０】
図４に示されるように、スペース１２２及びフォトレジストライン１２４の幅は、希望の寸法に変更されることができる。例えば、スペース１２２はフォトレジストライン１２４をエッチングすることにより広げられることができる。フォトレジストライン１２４は、好ましくは、硫黄酸化物プラズマ、例えば、ＳＯ２、Ｏ２、Ｎ２及びＡｒを含むプラズマのような等方性のエッチングを使用してエッチングされる。以下で図８〜図１６に関する議論から理解できるように、このエッチングの範囲は好ましくは、生成されたライン１２４ａが、形成されるスペーサー間の所望の間隔に対応する幅を有するように選択される。有利に、感光性層１２０をパターン化するために使用されるフォトリソグラフィ技術によって画定されるフィーチャーよりも狭いライン１２４ａの形成を可能にすることに加えて、このエッチングは、ライン１２４のエッジを滑らかにし、それによって、ライン１２４の均一性を改善することができる。そのため、生じたフォトレジストライン１２４及び１２４ａは、上にスペーサー１７５（図９）のパターンが形成されるプレースホールダー或いはマンドレルを構成する。他の実施の形態では、スペース１２２間の間隔は、ライン１２４を所望のサイズに拡張することにより狭くされることができる。例えば、追加の物質をライン１２４上に形成することができる。あるいは、より大きな体積を有する物質を形成してライン１２４のサイズを増大するように、ライン１２４を化学反応させることができる。
【００４１】
（変更された）感光性層１２０のパターンは、好ましくは、以下で議論されるスペーサー物質成膜用のプロセス条件に耐えることができる物質の層１４０に転写される。フォトレジストより高い熱抵抗を有することに加えて、一時的層１４０を形成する物質は、好ましくは、スペーサー物質及び下の層に関して選択的に除去されることができるように選択されている。上述したように、層１４０は、好ましくは非晶質炭素から形成される。フォトレジストをエッチングする好ましいケミカルが通常非晶質炭素をも著しくエッチングするため、また、非晶質炭素のエッチングに利用可能なケミカルが様々な物質に関して優れた選択性を有するため、そのような物質から選択されたハードマスク層１３０は層１２０及び１４０を好ましく分離する。ハードマスク層１３０に適する物質は、例えば、ＤＡＲＣ、酸化あるいは窒化シリコン、窒化物、及びシリコンを含む。
【００４２】
図５の中で示されるように、感光性層１２０のパターンは好ましくはハードマスク層１３０に転写される。この転写は、ハードマスク層１３０が薄い場合、ウェット（等方性）エッチングも適切でありうるが、好ましくは、フッ化炭素プラズマを使用したエッチングのような異方性エッチングを使用して遂行される。好ましいフッ化炭素プラズマエッチングケミカルはＣＦ４、ＣＦＨ３、ＣＦ２Ｈ２、ＣＦ３Ｈなどを含むことができる。
【００４３】
次に、図６に示すように、このパターンは、好ましくはＳＯ２含有のプラズマ、例えばＳＯ２、Ｏ２及びＡｒ含有のプラズマを使用して、一時的層１４０に転写される。有利なことに、ＳＯ２含有のプラズマは、ハードマスク層１３０がエッチングされる速度よりも２０倍速い、より好ましくは４０倍速い速度で一時的層１４０の炭素をエッチングすることができる。適切なＳＯ２含有のプラズマは、アバトチェブらに付与された2004年8月31日に出願した「臨界寸法の制御」を標題とする出願番号10/931,772のアメリカ合衆国特許に記述されている。当然のことながら、ＳＯ２含有のプラズマは、一時的層１４０をエッチングすると同時に、感光性層１２０をも除去することが認識されるであろう。
【００４４】
次に、図７に示すように、スペーサー物質の層１７０は、好ましくは、ハードマスク層１３０及び一時的層１４０上に形成される。スペーサー物質は、好ましくは、化学気相成長法または原子層成長法によって形成される。スペーサー物質は、下の主要マスク層１６０にパターンを転写するマスクとして使えるようないかなる物質でもありえる。スペーサー物質は、好ましくは、１）良好な段差被覆性をもって形成され、２）一時的層１４０に適する低温で形成され、３）一時的層１４０及び一時的層１４０の下のいかなる層に関しても選択的にエッチングされることができる。好ましい物質は窒化シリコンと酸化シリコンを含む。
【００４５】
その後、図８に示すように、部分的に形成された集積回路１００の水平面１８０からスペーサー物質を除去するために、スペーサー層１７０は異方性エッチングにさらされる。スペーサーエッチングとしても知られているそのようなエッチングは、ハードマスク層１３０をも有利にエッチングすることができるフッ化炭素プラズマを使用して行うことができる。次に、非晶質炭素層１４０は例えばＳＯ２含有のプラズマを使用して選択的に除去されることができる。図９は、非晶質炭素エッチングの後に残されたスペーサー１７５のパターンを示す。このようにして、部分的に形成された集積回路１００のアレイのピッチ増倍が達成された。また、示された実施の形態では、スペーサーのピッチは、元々フォトリソグラフィによって形成されたフォトレジストライン１２４（図３）のピッチの半分である。当然のことながら、スペーサー１７５が概ね、感光性層１２０に元々形成されたパターン、あるいはライン１２４のアウトラインに追随することは理解されるであろう。
【００４６】
次に、好ましい実施の形態による方法の第２段階では、第２パターンが周辺１０４で形成される。この第２パターンを形成するために、スペーサー１７５は保護され、また、図１０の中で示されるように、別の感光性層２２０は、周辺１０４での第２パターンのパターニングを可能にするために形成される。スペーサー１７５は、スペーサー１７５上の保護層２００の形成により保護される。保護層２００は、好ましくはスペーサー１７５と少なくとも同じくらいの高さ、好ましくは約１００〜５００ｎｍの厚さ、そして、より好ましくは約１００〜３００ｎｍの厚さを有する。次に、感光性層２２０から保護層２００へパターンを転写することを支援するために、ハードマスク層２１０が好ましくは保護層２００上に形成される。好ましくは、ハードマスク層２１０は約４０〜８０ｎｍ、より好ましくは約５０〜６０ｎｍの厚さを有する。
【００４７】
保護層２００は、好ましくは、スペーサー１７５に関して容易に選択的に除去される物質から形成される。例えば、保護層２００はフォトレジストから形成されることができ、また、感光性層１２０（図２〜図５）を形成するために使用されるフォトレジストと同じ、あるいはそれとは異なるフォトレジストであり得る。さらに、感光性層１２０（図２〜図５）は、感光性層２２０（図１０）を形成するために使用される物質と同じ、あるいはそれとは異なる物質であり得る。より好ましくは、保護層２００は、スペーサー１７５に関して優れた選択性をもってエッチングされることができる非晶質炭素により形成される。
【００４８】
スペーサー１７５及び感光性層２２０の両方に関して選択的にエッチングされることができる物質により保護層２００が形成される他の実施の形態では、ハードマスク層２１０は省略することができる。例えば、保護層２００はボトム反射防止膜（ＢＡＲＣ）から形成され、また、フォトレジストは、直接ＢＡＲＣ上に形成されることができる。スペーサー１７５は、窒化シリコンまたは酸化物を含む、ＢＡＲＣに対して良好なエッチング選択比を可能にする物質から形成されることができる。
【００４９】
任意のフォトリソグラフィ技術を使用してパターン化されることもできるが、感光性層２２０は、好ましくは、感光性層１２０をパターン化するために使用されるフォトリソグラフィ技術と同じ技術を使用してパターン化される。このようにして、図１１に示すようなパターン２３０が感光性層２２０に形成される。パターン１７７は、好ましくは、フォトリソグラフィ技術の最小ピッチ、或いは解像度よりも小さなピッチ或いは解像度を有する一方で、他方では、パターン２３０は、好ましくは、フォトリソグラフィ技術の最小ピッチ或いは解像度と同じ、或いはそれらより大きなピッチ或いは解像度を有する。当然のことながら、周辺１０４でのパターン２３０はランディングパッド、トランジスター、ローカルの相互接続などを形成するために使用されることができる。また、当然のことながら、パターン１７７から横に隔離されて示さているが、パターン２３０はさらにパターン１７７をオーバーラップすることもできる。このため、これらのパターンのための異なる参照符号（１７７と２３０）の使用は、それらのパターンが元々異なるステップで形成されたことを示す。
【００５０】
その後、パターン２３０は、スペーサー１７５のパターン１７７と同じレベルに転写される。図１２に示されるように、ハードマスク層２１０は、フッ化炭素プラズマエッチングのような異方性のエッチングを好ましくは使用して、感光性層２２０に関して選択的にエッチングされる。ハードマスク層２１０が適切に薄い場合、代替的に、ウェット（等方性）エッチングも適しうる。その後、図１３の中で示されるように、パターン２３０は、ＳＯ２含有のプラズマを用いたエッチングのような別の異方性エッチングによって保護層２００へ転写される。スペーサー１７５を覆うハードマスク層２１０が既に除去されたので、このエッチングはさらにスペーサー１７５のまわりの保護層２００を除去し、それによって、それらのスペーサー１７５が露出したままで残る。
【００５１】
その後、図１４及び図１５に示されるように、パターン１７７及び２３０が同時に基板１１０に転写されることを可能にするために、パターン１７７及び２３０は、下方へ主要マスク層１６０まで転写される。主要マスク層１６０は、好ましくは、基板１１０に対してよいエッチング選択比を有する物質を含み、また、その逆もそうである。したがって、パターン１７７及び２３０は、主要マスク層１６０に混合パターンを形成する。
【００５２】
パターン１７７及び２３０を転写するために、主要マスク層１６０を覆うハードマスク層１５０は、最初にエッチングされる（図１４）。ハードマスク層１５０は、好ましくはフッ化炭素プラズマを使用して、好ましくは異方性エッチングされる。代替的に、ハードマスク層１５０が比較的薄い場合、等方性エッチングを使用してもよい。
【００５３】
その後、主要マスク層１６０は、感光性層２００（図１５）を同時に除去することができるＳＯ２含有のプラズマを好ましくは使用して、異方性エッチングされる。上述したように、ＳＯ２含有のプラズマは、ハードマスク層１５０に対して主要マスク層１６０の非晶質炭素に優れた選択性を持たせる。したがって、十分に厚いマスクは主要マスク層１６０に形成されることができ、それによって、従来のエッチングケミカルを使用してマスクパターンを基板１１０に効率的に転写することができ、また、パターン転写が完了する前に、主要マスク層１６０を磨滅することもない。
【００５４】
両方とも主要マスク層１６０に転写された後、図１６の中で示されるように、パターン１７７及び２３０は、層１６０をマスクとして使用して基板１１０に転写されることができる。主要マスク層１６０及び基板１１０に典型的に使用される異種の材料（例えばそれぞれ非晶質炭素、及びシリコン又はシリコン化合物）の場合を仮定すると、パターンの転写は、基板１１０を構成する１つ又は複数の物質に適切な従来のエッチングを使用して容易に遂行されることができる。例えば、ＣＦ４、ＣＨＦ３及び／又はＮＦ３含有のプラズマを含むフッ化炭素エッチングは窒化シリコンのエッチングに使用されることができる。ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２及び／又はＣ４Ｆ８含有のプラズマを含むフッ化炭素プラズマエッチングは、酸化シリコンのエッチングに使用されることができる。また、ＨＢｒ、Ｃｌ２、ＮＦ３、ＳＦ６及び／又はＣＦ４含有のプラズマエッチングはシリコンのエッチングに使用されることができる。さらに、当業者は、アルミニウム、遷移金属及び遷移金属窒化物を含む導体のような他の基板物質に適するエッチングケミカルを容易に決定することができる。例えば、アルミニウム基板はフッ化炭素エッチングを使用してエッチングされることができる。
【００５５】
当然のことながら、基板１１０が複数の異なる材質の層を含む場合、一連の異なるケミカル、好ましくはドライエッチングケミカルが、連続的にこれらの異なる層をエッチングするためには使用されることができる。また、当然のことながら、使用される１つのケミカルまたは複数のケミカルに依存して、スペーサー１７５およびハードマスク層１５０をエッチングしてもよい。しかしながら、主要マスク層１６０の非晶質炭素は、有利なことに、従来のエッチングケミカル、特にシリコン含有の物質のエッチングに使用されたものに対して優れた抵抗を提供する。したがって、主要マスク層１６０は、複数の基板層を通ってエッチングする、あるいは高いアスペクト比の溝を形成するためのマスクとして有効に使用されることができる。さらに、ピッチ倍増されたパターン１７７及び従来のリソグラフィによって形成されたパターン２３０は、１つのエッチングステップで基板１１０、あるいは基板１１０の個々の層に同時に転写されることができる。
【００５６】
図１７Ａ及び図１７Ｂは得られた構造を示す。図１７Ａは、集積回路１００のアレイ部分を示し、他方では図１７Ｂは、集積回路１００の周辺を示している（図２〜図１６）。上述したように、基板１１０は、パターン１７７及び２３０がエッチングされる任意の１つ又は複数の物質の層でありえる。基板１１０の組成は、例えば形成される電気デバイスに依存することができる。したがって、図１７Ａ及び図１７Ｂでは、基板１１０はＳｉ３Ｎ４層１１０ａ、ポリシリコン層１１０ｂ、ＳｉＯ２層１１０ｃ、及びシリコン層１１０ｄを含む。層のそのような配置は、例えばトランジスターの形成に有利に使用されることができる。
【００５７】
エッチングされた表面が例外的に小さいエッジ粗さを示すことに注意すること。さらに、アレイに形成された溝は、撮影された１００ｎｍの小さいピッチでさえ優れた均一性を示している。有利なことに、図１７Ｂの中で示されるように、これらの結果は、周辺で良好に画定されて滑らかなラインを形成するのと同時に達成される。
【００５８】
当然のことながら、好ましい実施の形態によるパターンの形成には多数の利点がある。例えば、異なるサイズのフィーチャーをもつ複数のパターンが基板に転写される前に一つの最終マスク層上で統合されることができるので、オーバーラップしているパターンが容易に基板に転写されることができる。したがって、ピッチ倍増されたフィーチャー及び従来のフォトリソグラフィによって形成されたフィーチャーは容易に互いに接続されて形成されることができる。さらに、図１７Ａ及び図１７Ｂから明らかなように、例外的に小さなフィーチャーを形成することができる一方、例外的な、且つ、予想外の小さなラインエッジ粗さをも同時に達成している。理論によって制限されないが、そのような小さいラインエッジ粗さは層１４０及び１６０の使用の結果であると考えられている。スペーサー１７５を形成し、複数の異方性エッチングを行ってパターン１７７及び２３０を、一時的層１４０のレベルから主要マスク層１６０そして次に基板１１０に転写することは、パターン１７７及び２３０を形成するフィーチャーの表面を有益に滑らかにしたと考えられる。さらに、ここに開示された好ましい非晶質炭素エッチングケミカルは、層１４０及び１６０のような下の非晶質炭素層がエッチングされる深さに比べて、層１３０及び１５０のような薄いハードマスク層の使用を可能にする。これは、有利なことに、ハードマスク層を覆う層（例えばフォトレジスト層）の同一性に関する要求を低減し、また、ハードマスク層をエッチングするために使用されるケミカルに関する要求をも低減すると同時に、主要マスク層が後の基板エッチングに耐えるほどの十分に厚いマスクを形成することを保証する。
【００５９】
また、当然のことながら、示された処理フローの様々な変更が可能である。例えば、パターンがマンドレルを囲むスペーサーによって形成されるので、ピッチ増倍されたパターンは典型的には閉じたループを形成する。結果的に、ピッチ増倍されたパターンが伝導性のラインを形成するために使用される場合、追加の処理ステップは好ましくは、各ループが２つの別個の接続していないラインをそれぞれ形成するようにこれらのループの終端を切り取るために使用される。
【００６０】
さらに、エッチングケミカル及び処理条件の考慮に基づいて、ここに議論された様々な層の組成を選択しているが、種々のハードマスク層は、好ましくは、主要マスク層が形成される物質と同じ物質からそれぞれ形成される。有利なことに、そのような手配は処理の複雑さを低減する。
【００６１】
さらに、パターン１７７のピッチは２倍以上でありえる。例えば、スペーサー１７５のまわりにスペーサーを形成し、次に、スペーサー１７５を除去し、その後、以前はスペーサー１７５のまわりにあったスペーサーのまわりにスペーサーをさらに形成するなどによって、パターン１７７は、さらにピッチ増倍されることができる。さらなるピッチ増倍の典型的な方法は、ローリーらに付与されたアメリカ合衆国特許番号5,328,810において議論されている。さらに、好ましい実施の形態が有利に、ピッチ増倍されたフィーチャー及び従来のフォトリソグラフィによって画定されたフィーチャーの両方を有するパターンの形成に適用できるが、パターン１７７及び２３０は両方ともピッチ増倍され、あるいは、異なる程度のピッチ増倍を有することができる。
【００６２】
さらに、望まれる場合、パターン１７７及び２３０より多くのパターンが、主要マスク層１６０上で統合されることができる。そのような場合、追加のマスク層は層１４０及び１６０の間で形成することができる。例えば、パターン１７７及び２３０は、ハードマスク層１５０を覆う追加のマスク層に転写され、次に、図１０〜図１６に示された一連のステップは行われて、パターン１７７及び２３０を保護し、下の感光性層に新しいパターンを形成し、且つ、それらのパターンを基板１１０に転写することができる。追加のマスク層は、好ましくは、ハードマスク層１５０、及び追加のマスク層に転写された後にパターン１７７及び２３０を囲む保護層に対して選択的にエッチングされることができる物質を含む。
【００６３】
さらに、様々なマスク層を通じた「処理」が下の層のエッチングを好ましくは含むが、これらのマスク層を通じた処理は、マスク層の下の層を任意の半導体製作処理にさらすことをも含むことができる。例えば、処理は、マスク層を通じて下の層に対するイオンインプランテーション、拡散ドーピング、成膜、あるいはウェットエッチングなどを含むことができる。さらに、マスク層は化学機械研磨（ＣＭＰ）のための停止層又はバリア層として使用されることができる。あるいはＣＭＰは、マスク層の平坦化及び下の層のエッチングの両方を可能にするために、マスク層上で行われることができる。
【００６４】
従って、言うまでもなく、本発明の技術的思想から逸脱することなく、以上で説明された方法と構造に対して様々な他の省略、追加および変更を行えることは、当業者にとって容易に理解できるであろう。そのような変更及び改変はすべて、添付の特許請求の範囲によって定められる本発明の範囲内にあるように意図されている。
【図面の簡単な説明】
【００６５】
【図１Ａ】従来のピッチ倍増方法に従って形成された、部分的に形成された導線の概略的な横断側面図である。
【図１Ｂ】従来のピッチ倍増方法に従って形成された、部分的に形成された導線の概略的な横断側面図である。
【図１Ｃ】従来のピッチ倍増方法に従って形成された、部分的に形成された導線の概略的な横断側面図である。
【図１Ｄ】従来のピッチ倍増方法に従って形成された、部分的に形成された導線の概略的な横断側面図である。
【図１Ｅ】従来のピッチ倍増方法に従って形成された、部分的に形成された導線の概略的な横断側面図である。
【図１Ｆ】従来のピッチ倍増方法に従って形成された、部分的に形成された導線の概略的な横断側面図である。
【図２Ａ】本発明の好ましい実施の形態による、部分的に形成されたメモリ素子の概略的な横断上面図及び側面図である。
【図２Ｂ】本発明の好ましい実施の形態による、部分的に形成されたメモリ素子の概略的な横断上面図及び側面図である。
【図３】本発明の好ましい実施の形態による、メモリ素子のアレイ中の選択的に画定可能な層にラインを形成した後の、図２の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図４】本発明の好ましい実施の形態による、フォトレジストライン間のスペースを広げた後の、図３の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図５】本発明の好ましい実施の形態による、ハードマスク層を通じてエッチングした後の、図４の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図６】本発明の好ましい実施の形態による、フォトレジスト層から一時的層までパターンを転写した後の、図５の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図７】本発明の好ましい実施の形態による、スペーサー物質の層を成長させた後の、図  ６の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図８】本発明の好ましい実施の形態による、スペーサーエッチングの後の、図７の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図９】本発明の好ましい実施の形態による、メモリ素子のアレイの中にスペーサーのパターンを残すために一時的層の残りの部分を除去した後の、図８の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１０】本発明の好ましい実施の形態による、除去可能な物質でスペーサーを囲み、前記スペーサー上にハードマスク層及び選択的に画定可能な層を形成した後の、図９の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１１】本発明の好ましい実施の形態による、メモリ素子の周辺の選択的に画定可能な層にパターンを形成した後の、図１０の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１２】本発明の好ましい実施の形態による、トップハードマスク層を通じてエッチングした後の、図１１の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１３】本発明の好ましい実施の形態による、選択的に画定可能な層からスペーサーと同じレベルまでパターンを転写した後の、図１２の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１４】本発明の好ましい実施の形態による、周辺のパターン及びアレイのスペーサーパターンを下のハードマスク層へエッチングした後の、図１３の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１５】本発明の好ましい実施の形態による、周辺のパターン及びアレイのスペーサーパターンを主要マスク層にエッチングした後の、図１４の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１６】本発明の好ましい実施の形態による、周辺パターン及びスペーサーパターンを下の基板に転写した後の、図１５の部分的に形成されたメモリ素子の概略的な横断側面図である。
【図１７Ａ】本発明の好ましい実施の形態に従って形成された、部分的に形成されたメモリ素子のアレイにエッチングされたパターンの、走査電子顕微鏡による顕微鏡写真図である。
【図１７Ｂ】本発明の好ましい実施の形態に従って形成された、部分的に形成されたメモリ素子の周辺にエッチングされたパターンの、走査電子顕微鏡による顕微鏡写真図である。
【図１Ａ】
2008512002.tif 000003
【図１Ｂ】
2008512002.tif 000004
【図１Ｃ】
2008512002.tif 000005
【図１Ｄ】
2008512002.tif 000006
【図１Ｅ】
2008512002.tif 000007
【図１Ｆ】
2008512002.tif 000008
【図２Ａ】
2008512002.tif 000009
【図２Ｂ】
2008512002.tif 000010
【図３】
2008512002.tif 000011
【図４】
2008512002.tif 000012
【図５】
2008512002.tif 000013
【図６】
2008512002.tif 000014
【図７】
2008512002.tif 000015
【図８】
2008512002.tif 000016
【図９】
2008512002.tif 000017
【図１０】
2008512002.tif 000018
【図１１】
2008512002.tif 000019
【図１２】
2008512002.tif 000020
【図１３】
2008512002.tif 000021
【図１４】
2008512002.tif 000022
【図１５】
2008512002.tif 000023
【図１６】
2008512002.tif 000024
【図１７Ａ】
2008512002.tif 000025
【図１７Ｂ】
2008512002.tif 000026
【手続補正書】
【提出日】平成19年4月26日(2007.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主要マスク層が基板を覆い、一時的層が前記主要マスク層を覆い、第１フォトレジスト層が前記一時的層を覆う前記基板を提供するステップと、
前記第１フォトレジスト層にフォトレジストパターンを形成するステップと、
フィーチャーが前記フォトレジストパターンのフィーチャーに由来する第１パターンを前記一時的層に形成するステップと、
前記第１パターンのレベルの上に第２フォトレジスト層を形成するステップと、
前記第２フォトレジスト層に別のフォトレジストパターンを形成するステップと、
前記主要マスク層に混合パターンを形成するために、前記主要マスク層へ前記別のフォトレジストパターン及び前記第１パターンを転写するステップと、
前記主要マスク層内の前記混合パターンを通じて前記基板を処理するステップと、を含む半導体の処理方法。
【請求項２】
前記基板を処理する前記ステップが、前記基板をエッチングすることにより前記基板に前記混合パターンを転写するステップを含む請求項１に記載の方法。
【請求項３】
前記フォトレジストパターンを形成する前記ステップ、及び／又は前記別のフォトレジストパターンを形成する前記ステップが、電子ビームリソグラフィーを行うステップを含む請求項１に記載の方法。
【請求項４】
前記フォトレジストパターンを形成する前記ステップ、及び前記別のフォトレジストパターンを形成する前記ステップが、１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ及び３６５ｎｍ波長の光から成るグループより選択される１つの波長を有する光でフォトリソグラフィを行うステップを含む請求項１に記載の方法。
【請求項５】
前記第１及び第２フォトレジスト層が、同じフォトレジスト物質を含む請求項４に記載の方法。
【請求項６】
前記第１パターンを形成する前記ステップが、フォトリソグラフィを行った後に残っている前記フォトレジストを等方性エッチングすることにより、前記フォトレジストの幅を所望の幅に縮小するステップを含む請求項４に記載の方法。
【請求項７】
前記第１パターンが、等方性エッチング後の残りのフォトレジストのラインのアウトラインに従い、
前記第１パターンを形成する前記ステップが、
前記フォトレジスト層を通じて前記一時的層をエッチングするステップと、
前記一時的層をエッチングした後に、前記一時的層の残りの側壁上にスペーサーを形成するステップと、
前記スペーサーに比べて、前記一時的層物質を優先的に除去するステップと、を含み、
前記スペーサーが、前記第１パターンを形成する請求項６に記載の方法。
【請求項８】
前記一時的層が、非晶質炭素を含む請求項１に記載の方法。
【請求項９】
前記主要マスク層が、非晶質炭素を含む請求項８に記載の方法。
【請求項１０】
前記一時的層及び前記主要マスク層を直接に覆うハードマスク層を備える請求項９に記載の方法。
【請求項１１】
前記ハードマスク層が、シリコン、二酸化シリコン及び反射防止膜物質から成るグループから選択される１つの物質を含む請求項１０に記載の方法。
【請求項１２】
前記反射防止膜物質が、誘電性の反射防止膜である請求項１１に記載の方法。
【請求項１３】
前記一時的層が、ボトム反射防止膜を含む請求項１に記載の方法。
【請求項１４】
前記第２フォトレジスト層が、直接に前記ボトム反射防止膜と接触し、前記ボトム反射防止膜を覆う請求項１３に記載の方法。
【請求項１５】
前記基板が、絶縁体である請求項１に記載の方法。
【請求項１６】
前記基板を処理する前記ステップが、メモリ素子のアレイの導線を画定する請求項１５に記載の方法。
【請求項１７】
前記別のフォトレジストパターン及び前記第１パターンを前記主要マスク層へ転写する前記ステップが、前記第１パターンで前記別のフォトレジストパターンをオーバーラップするステップを含む請求項１に記載の方法。  
【請求項１８】
第１の一時的物質によって互いに分離された複数の第１マスク物質のラインを提供するステップと、
前記第１の一時的物質を選択的にエッチングするステップと、
前記ライン間のスペースを第２の一時的物質で埋め込むステップと、
前記スペースを空けるために前記第２の一時的物質を選択的にエッチングするステップと、
別のマスク物質の層にパターンを形成するために前記スペースを通じて選択的にエッチングするステップと、を含む集積回路を製作するためのマスクパターンの形成方法。
【請求項１９】
前記第１の一時的物質を選択的にエッチングする前記ステップが、非晶質炭素をエッチングするステップを含む請求項１８に記載の方法。
【請求項２０】
前記非晶質炭素をエッチングする前記ステップが、二酸化硫黄含有のプラズマに前記第１物質をさらすステップを含む請求項１９に記載の方法。
【請求項２１】
前記ライン間の前記スペースを埋め込む前記ステップが、非晶質炭素を成長させるステップを含む請求項１９に記載の方法。
【請求項２２】
前記ライン間の前記スペースを埋め込む前記ステップが、下層フォトレジストを成長させるステップを含む請求項１９に記載の方法。
【請求項２３】
前記下層レジストが、フッ化クリプトン物フォトレジストである請求項２２に記載の方法。
【請求項２４】
前記第２物質を選択的にエッチングする前記ステップが、二酸化硫黄含有のプラズマを使用するエッチングを行うステップを含む請求項１９に記載の方法。
【請求項２５】
前記スペースを通じて選択的にエッチングする前記ステップが、
ハードマスクエッチングを行うステップと、
次に、二酸化硫黄含有のプラズマを使用して非晶質炭素層をエッチングするステップと、を含む請求項１９に記載の方法。
【請求項２６】
前記非晶質炭素層の下の基板に開口を形成するために前記スペースを通じてエッチングするステップをさらに含む請求項２５に記載の方法。
【請求項２７】
前記基板に開口を形成するために前記スペースを通じてエッチングする前記ステップが、前記開口を絶縁層に形成するステップを含む請求項２６に記載の方法。
【請求項２８】
基板と、
フォトレジストと異なる物質から形成される、前記基板を覆う主要マスク層と、
前記主要マスク層を覆う第１平面に第１パターンを画定するマスク物質と、
前記マスク物質を覆う第２平面に第２パターンを画定する感光性物質と、を備える部分的に形成された集積回路。
【請求項２９】
前記マスク物質が、前記マスク物質に対して選択的に除去可能な物質に囲まれる請求項２８に記載の部分的に形成された集積回路。
【請求項３０】
前記選択的に除去可能な物質が、下層レジストを含む請求項２９に記載の部分的に形成された集積回路。
【請求項３１】
前記下層レジストが、フッ化クリプトンフォトレジストを含む請求項３０に記載の部分的に形成された集積回路。
【請求項３２】
前記選択的に除去可能な物質が、非晶質炭素を含む請求項２９に記載の部分的に形成された集積回路。
【請求項３３】
前記主要マスク層が、非晶質炭素層である請求項２８に記載の部分的に形成された集積回路。
【請求項３４】
前記非晶質炭素層及び前記マスク物質を分離するハードマスク層を備える請求項３３に記載の部分的に形成された集積回路。
【請求項３５】
前記マスク物質が、シリコン含有の物質を含む請求項３３に記載の部分的に形成された集積回路。
【請求項３６】
前記マスク物質が、窒化シリコンまたは酸化シリコンである請求項３５に記載の部分的に形成された集積回路。
【請求項３７】
前記感光性物質が、フォトレジストである請求項３５に記載の部分的に形成された集積回路。
【請求項３８】
前記フォトレジストが、フッ化クリプトン、フッ化アルゴン、あるいは１５７ｎｍの波長のフォトリソグラフィシステム、あるいは１９３ｎｍの波長の液浸システムと適合可能なフォトレジストである請求項３７に記載の部分的に形成された集積回路。
【請求項３９】
前記主要マスク層の基礎となる基板を備える請求項２８に記載の部分的に形成された集積回路。
【請求項４０】
前記基板が、導電性である請求項２８に記載の部分的に形成された集積回路。
【請求項４１】
前記基板が、異なる材質の複数の層を含む請求項２８に記載の部分的に形成された集積回路。
【国際調査報告】
2008512002.tif 000027
2008512002.tif 000028
2008512002.tif 000029