(57)【要約】【課題】エラーレートを向上し、高速動作を可能にした受信回路の実現。【解決手段】クロックに応じて、入力データ信号をサンプルデータに変換して出力する入力ＡＤＣ部32と、サンプルデータから、入力データ信号の値を決定するディジタル処理部と、を有し、ディジタル処理部は、サンプルデータから、入力データ信号のバウンダリ位相を求めるバウンダリ位相演算部33,34,35と、サンプルデータおよびバウンダリ位相から、入力データ信号のアイパターンを演算し、最大振幅位相を求めるアイパターン演算部41,42と、サンプルデータおよび最大振幅位相から、最大振幅位相における入力データ信号の値を決定する決定部36,37と、を有する受信回路。【選択図】図３
2015005812.tif 000002
【特許請求の範囲】
【請求項１】
クロックに応じて、入力データ信号をサンプルデータに変換して出力する入力ＡＤＣ部と、
前記サンプルデータから、前記入力データ信号の値を決定するディジタル処理部と、を備え、
前記ディジタル処理部は、
前記サンプルデータから、前記入力データ信号のバウンダリ位相を求めるバウンダリ位相演算部と、
前記サンプルデータおよび前記バウンダリ位相から、前記入力データ信号のアイパターンを演算し、最大振幅位相を求めるアイパターン演算部と、
前記サンプルデータおよび前記最大振幅位相から、前記最大振幅位相における前記入力データ信号の値を決定する決定部と、を備えることを特徴とする受信回路。
【請求項２】
前記アイパターン演算部は、前記サンプルデータを２次補間処理することにより、前記最大振幅位相を求めることを特徴とする請求項１に記載の受信回路。
【請求項３】
前記アイパターン演算部は、前記サンプルデータを、外挿処理を含む１次補間処理することにより、前記最大振幅位相を求めることを特徴とする請求項１に記載の受信回路。
【請求項４】
前記入力ＡＤＣ部は、前記入力データ信号を、ユニットインターバル／２のレートでサンプリングすることを特徴とする請求項１に記載の受信回路。
【請求項５】
クロックに応じて、入力データ信号をサンプルデータに変換して出力し、
前記サンプルデータから、前記入力データ信号のバウンダリ位相を求め、
前記サンプルデータおよび前記バウンダリ位相から、前記入力データ信号のアイパターンを演算し、
前記アイパターンから最大振幅位相を求め、
前記サンプルデータおよび前記最大振幅位相から、前記最大振幅位相における前記入力データ信号の値を決定する、ことを特徴とする受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、受信回路および受信方法に関する。
【背景技術】
【０００２】
ＬＳＩチップ間あるいは筐体内の複数の回路ブロック間、および筐体間で、信号を伝送することが行われており、信号伝送の高速化が望まれている。
【０００３】
コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。性能向上の例としては、メモリ、プロセッサ、スイッチ用ＬＳＩが挙げられる。システムの性能を向上するためには、部品の性能を上げることに加えて、これらの部品あるいは要素の間の信号伝送速度の向上（ｂｉｔ／ｓで測定される伝送容量の増加および伝送遅延の減少）が必要となる。例えば、コンピュータ（サーバ）の性能向上は、ＳＲＡＭやＤＲＡＭ等のメモリとプロセッサの間の信号伝送レートを向上する必要がある。サーバ以外でも、通信基幹向け装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。
【０００４】
このようなデータレート向上の需要に応えるため、多くの集積回路においてＩ／Ｏのデータレートを、数Ｇｂ／ｓから数１０Ｇｂ／ｓに増加させることが望まれている。高性能の機器においては、このように高いデータレートのＩ／Ｏポートを１個の集積回路に多数個集積化する場合もある。高速Ｉ／Ｏは、増幅回路、イコライザ、タイミング発生回路など多くのアナログ回路で形成されるが、設計容易性、多数のＩ／Ｏの集積化のためには、これらのアナログ回路をディジタル回路に置き換えることが望ましい。
【０００５】
そこで、入力されたデータ信号（受信データ）をＡＤ変換器でディジタルデータに変換し、イコライズやタイミング発生などの信号処理をディジタル回路で行う技術が導入されつつある。このようなＡＤ変換器を用いた受信回路は、プロセスのバラツキや動作温度での変化による特性の変動が無く、信号処理の主体がディジタル回路であるため設計の生産性が高いという利点がある。具体的には、受信回路にて、所定のクロック信号でサンプリングされたサンプルデータから、クロック信号と受信データの位相関係を求める。求めた位相関係から０／１判定を行うための最適位相での受信データの値を補間計算して生成する。これにより、アナログ回路によるクロック生成回路を含む位相調整回路を使用しなくても、適切な位相で受信データの値を決定することになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３１２２９２号公報
【非特許文献】
【０００７】
【非特許文献１】"A Blind Baud-Rate ADC Based CDR" C. Ting, et al., ISSCC 2013 / Session 7 / Optical Transceivers and Silicon Photonics/7.4
【発明の概要】
【発明が解決しようとする課題】
【０００８】
これまで、上記の０／１判定を行うための最適位相は、受信データが中間レベルを通過する遷移タイミングから１／２ＵＩ（ユニットインターバル）シフトした位相であるとして、受信データの補間データの計算を行っていた。しかし，実際の最適位相は、伝送線路特性により、かならず１／２ＵＩシフトした位相になるとは限らない。そのため、１／２ＵＩシフトした位相で計算された受信データの値は、最適な値ではない場合がある。このため、エラーレート(BER)の劣化や、高速動作が困難となるといった問題があった。
【課題を解決するための手段】
【０００９】
第１の態様の受信回路は、クロックに応じて、入力データ信号をサンプルデータに変換して出力する入力ＡＤＣ部と、サンプルデータから、入力データ信号の値を決定するディジタル処理部と、を有する。ディジタル処理部は、バウンダリ位相演算部と、アイパターン演算部と、決定部と、を有する。バウンダリ位相演算部は、サンプルデータ値から、入力データ信号のバウンダリ位相を求める。アイパターン演算部は、サンプルデータおよびバウンダリ位相から、入力データ信号のアイパターンを演算し、最大振幅位相を求める。決定部は、サンプルデータおよび最大振幅位相から、最大振幅位相における入力データ信号の値を決定する。
【発明の効果】
【００１０】
第１の態様の受信回路は、入力データ信号が最大振幅となる位相で、入力データ信号の値を決定するので、エラーレートが向上し、高速動作が可能である。
【図面の簡単な説明】
【００１１】
【図１】図１は、伝送線路から入力する差動データ信号の波形の例を示す図である。
【図２】図２は、トラッキングＣＤＲ（クロック＆データリカバリ）動作を行い、バウンダリ位相から１／２ＵＩシフトした位相を最適位相として受信を行う受信回路の構成例を示す図である。
【図３】図３は、実施形態の通信システムの構成を示す図である。
【図４】図４は、実施形態の受信回路の構成を示す図である。
【図５】図５は、ブラインドＣＤＲ方式説明する図である。
【図６】図６は、２次補間処理の例を説明する図であり、（Ａ）が補間演算式を、（Ｂ）から（Ｄ）が補間演算の説明図である。
【図７】図７は、図６の補間演算式の３項目を簡略化し、１次補間とした変形例を示す図であり、（Ａ）が補間演算式を、（Ｂ）から（Ｄ）が補間演算の説明図である。
【図８】図８は、制御回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
実施形態を説明する前に、伝送線路から入力する高速のデータ信号を受信データとして取り込む一般的な受信回路について説明する。
【００１３】
図１は、伝送線路から入力する差動データ信号の波形の例を示す図である。図１は、一般的にアイパターンと呼ばれる図である。受信回路は、このようなデータ信号を受信データとして受け、０／１を判定して取り込む。
【００１４】
図１において、Ａ１およびＡ２で示す位相が、差動データ信号が中間レベルでクロスする遷移タイミングを示し、この位相はバウンダリ位相と称される。Ｃは、隣接するバウンダリ位相の中間位相、すなわちバウンダリ位相から１／２ＵＩ（ユニットインターバル）シフトした位相を示す。また、Ｍは、差動データ信号の振幅が最大になる最大振幅位相を示す。これまでは、０／１判定を行う最適位相は、図１においてＣで示す位相であるとしていた。
【００１５】
図２は、トラッキングＣＤＲ（クロック＆データリカバリ）動作を行い、バウンダリ位相から１／２ＵＩシフトした位相を最適位相として受信を行う受信回路の構成例を示す図である。
【００１６】
図２の受信回路は、ＰＬＬ回路１１と、第１位相補間回路(PI: Phase Interpolator)１２と、第２ＰＩ１３と、アナログ等化回路１４と、ＡＤＣ１５Ａおよび１５Ｂと、デマルチプレクサ１６と、ＣＲＵ（クロックリカバリユニット）２０と、を有する。ＰＬＬ回路１１は、参照クロック信号Ref.clkから受信に使用する１／４ＵＩずつシフトした４相クロック信号を発生する。第１ＰＩ１２は、ＰＬＬ回路１１の出力する４相クロック信号の位相を微調整し、４相受信クロック信号を発生する。ＰＬＬ回路１１と第１ＰＩ１２は、一体に形成してもよい。
【００１７】
第２ＰＩ１３は、４相受信クロック信号から、ＣＲＵ２０の出力するバウンダリ用コードおよびデータ用コードに基づいて、受信データDinのバウンダリに一致したクロック信号および１／２ＵＩシフトクロック信号を発生する。
【００１８】
アナログ等化回路１４は、入力するデータ信号Dinをアナログ処理により等化処理する。ＡＤＣ（ＡＤ変換器）１５Ａは、第２ＰＩ１３の出力するバウンダリに一致したクロック信号（バウンダリクロック信号）に同期してアナログ等化回路１４の出力をサンプリングし、バウンダリサンプルデータに変換する。ＡＤＣ１５Ｂは、第２ＰＩ１３の出力する１／２ＵＩシフトクロック信号に同期してアナログ等化回路１４の出力をサンプリングし、１／２シフトサンプルデータに変換する。以上の回路は、すべてアナログ処理回路である。
【００１９】
デマルチプレクサ(DEMUX)１６は、ＡＤＣ１５Ａおよび１５Ｂの出力を並列データに変換する。
ＣＲＵ２０は、デジタル等化回路２１と、位相検出器(PD)２２と、フィルタ(Filter)２３と、加算回路２４と、オフセットレジスタ(offset)２５と、決定回路（コンパレータ）２６と、を有する。
【００２０】
ディジタル等化回路２１は、ＤＥＭＵＸ１６からのサンプルデータをディジタル処理により等化処理する。ＰＤ２２は、サンプルデータから、バウンダリクロック信号と実際の入力データ信号の位相差である差データを検出する。フィルタ２３は、ＰＤ２２の差データを平均化処理して、位相差を減少させるようにバウンダリ用コードを出力する。加算回路２４は、バウンダリ用コードに、オフセットレジスタ２５に記憶された１／２シフト量に対応するオフセット値を加算し、データ用コードを出力する。決定回路２６は、ディジタル等化回路２１の出力のうち１／２シフトサンプルデータについて、基準値より大きいか否かを判定して、入力データ信号の値を決定し、データを復元する。
【００２１】
図２の受信回路は、受信する入力データ信号の波形の遷移タイミングに合わせて、受信クロック信号の位相を変化させるトラッキング動作を行っている。ＣＲＵ２０では、受信データより、図１のバウンダリ位相（遷移タイミング）Ａ１およびＡ２を検出し、遷移タイミングに立ち上がりエッジを持つバウンダリクロック信号を生成するためのバウンダリ用コードを生成する。このバウンダリ用コードに対して、ちょうど１／２ＵＩの位相シフトに相当するオフセットコードを加えて、データサンプリング用の位相シフトクロックを生成するためのデータ用コードを生成する。第２ＰＩ１３は、データ用コードに従って、任意の位相を持つサンプリングクロックを生成する。
【００２２】
図２の受信回路の構成は知られているので、これ以上の説明は省略する。
なお、上述のように、１／２ＵＩ位相シフトしたクロック信号が、最適なサンプリング位相でない場合があるため、オフセット量を１／２ＵＩ位相シフト量とは異なる値とする手法も知られている。この手法では、最適なオフセット量は、実動作以外の時間、例えばイニシャライズ時に求めて固定値として記憶している。これは、実動作中にデータ用のサンプリングクロックの位相を調整すると最適位相からのずれが大きくなる場合が起き、ずれが大きい場合にはエラーが発生するため、この手法は、実動作中の最適化には適していないためである。
【００２３】
図３は、実施形態の通信システムの構成を示す図である。実施形態の通信システムは、送信回路１と、受信回路２と、通信経路３と、を有する。
図４は、実施形態の受信回路２の構成を示す図である。
実施形態の受信回路２は、クロック源(clk)３１と、ＡＤＣ３２と、ＤＩ＿Ｂ３３と、Ｂ−Ｂ  ＰＤ３４と、フィルタ(Filter)３５と、ＤＩ＿Ｄ３６と、コンパレータ３７と、制御回路４１と、加算回路４２と、を有する。なお、図２の受信回路と同様に、データ信号Ｄｉｎの入力部において、必要ならばプリアンプやアナログ等化回路（イコライザ）を設け、波形処理した入力データ信号をＡＤＣ３２に入力するようにしてもよい。
【００２４】
クロック源(clk)３１は、受信処理に使用するサンプリングクロック信号を出力する。サンプリングクロック信号の周波数は、入力データ信号（受信データ）の周波数に近似しているが、受信データのタイミングとは無関係である。そのため、本実施形態のような受信回路は、ブラインドＣＤＲ方式の受信回路と称される。図４の受信回路の各部を説明する前に、ブラインドＣＤＲ方式について説明する。
【００２５】
図５は、ブラインドＣＤＲ方式説明する図である。
図５において、Ｚは入力データ信号の波形を示す。Ｘは、信号の中間レベルを示す。Ｓ１からＳ４は、受信データをサンプリングしたＡＤＣサンプルデータを示す。Ｂ１およびＢ２は、ＡＤＣサンプルデータから演算した遷移データ（バウンダリサンプルデータ）を示す。ここでは、中間レベルの両側に存在するＳ１とＳ２を一次補間し、バウンダリ位相Ａ１におけるデータを遷移データＢ１として求める。遷移データＢ１は、差動データ信号がクロスする時の値であり、図５では、遷移データＢ１は、中間レベルＸに一致するものとして示している。同様に、Ｓ３とＳ４を一次補間し、バウンダリ位相Ａ２におけるデータを遷移データＢ２として求める。Ｎは、Ｓ２とＳ３を一次補間し、バウンダリ位相Ａ１とＡ２の中間の位相、すなわち１／２ＵＩシフトした位相における値を推定したデータである。これまでは、この推定データＮを、受信データの値とし、０／１を判定していた。
【００２６】
図５に示すように、推定データＮは、バウンダリ位相Ａ１とＡ２の中間の位相における推定値であるが、入力データ信号Ｚの最大振幅より小さい値である。
【００２７】
これに対して、本実施形態の受信回路では、Ｒで示す入力データ信号Ｚのアイパターンの最大振幅となるデータを推定し、それを入力データ信号の値とする。データＲの推定は、ＡＤＣサンプルデータＳ１からＳ４を利用して行い、その際に遷移データＢ１およびＢ２のバウンダリ位相の情報を使用する。具体的には、２次補間処理や、外挿を行う１次補間処理によるデータ推定を、これをＳ２、Ｓ３およびＳ４の値および遷移データＢ２のバウンダリ位相などから最大振幅が出現すると予想される位相について順次行い、最大となる振幅およびその位相を求める。本実施形態の受信回路はブラインドＣＤＲ方式であり、ＡＤＣのサンプリングクロック信号の位相をフィードバック制御しないので、処理が若干遅延しても問題はない。また、補間処理はすべてディジタル処理で行うので、簡単な回路で高速に行うことができる。
【００２８】
以上説明したように、ブラインドＣＤＲ方式では、サンプリングクロック位相を変えずに、ＡＤＣの出力から、任意の位相における受信データを自由に内部計算可能である点が、トラッキングＣＤＲ方式と異なる。
【００２９】
上記のように、本実施形態の受信回路では、複数のサンプルデータから、サンプルデータ間のデータを推定する補間処理を行っている。次に、補間処理について説明する。
図６は、２次補間処理の例を説明する図であり、（Ａ）が補間演算式を、（Ｂ）から（Ｄ）が補間演算の説明図である。
【００３０】
補間演算部は、任意の位相φAVGおよびＡＤＣ３２の出力する一連のサンプルデータａ−ｄに基づいて、図６の（Ａ）に示すような補間演算式にしたがって、位相φAVGでの受信データを補間演算する。図６の（Ａ）に示す補間演算式において、１項目および２項目は１次補間に関係し、３項目は２次補間に関係する。図６の（Ｂ）は、図６の（Ａ）の補間演算式の全体の補間を示し、（Ｃ）は１次補間を、（Ｄ）は２次補間を示す。言い換えれば、図６の（Ｃ）の１次補間と、図６の（Ｄ）の２次補間を合わせると、図６の（Ｂ）の全体の補間が得られる。
【００３１】
図６の（Ｂ）で、破線は実波形を示す。また、位相φAVGは、サンプルデータｂとｃの間の位置を、サンプルデータｂからの長さの１ＵＩに対する比率で示している。図６の（Ｄ）に示す２次補間を行うには、サンプルデータｂおよびｃの両側のサンプルデータａおよびｄも使用する。１次補間および２次補間を組み合わせた図６の（Ａ）に示す補間演算式は知られているので、説明は省略する。
【００３２】
なお、一般に、より高次の次数の補間を使用することにより、図６の（Ｂ）で破線で示す実波形と補間値の誤差は小さくなる。補間演算式は、スプライン関数、ベツェール関数等を使用してもよい。しかし、補間演算式が複雑になると、その計算量が膨大となるため、回路物量が大きくなる。そのため、ここでは２次補間演算式を使用している。
【００３３】
また、図６の補間演算式をさらに簡略化することも可能である。
図７は、図６の補間演算式の３項目を簡略化し、１次補間とした変形例を示す図であり、（Ａ）が補間演算式を、（Ｂ）から（Ｄ）が補間演算の説明図である。
【００３４】
図７の変形例では、図６の演算式の３項目のφAVG（１−φAVG）を、φAVGがサンプルデータｂに近ければ０．５φAVGであり、サンプルデータｃに近ければ−０．５（１−φAVG）となる１次の関数で置き換える。これは、図７の（Ｄ）に示すように、サンプルデータｂに近ければ、サンプルデータａとｂの延長線上に位置し、サンプルデータｃに近ければ、サンプルデータｃとｄの延長線上に位置するという外挿法を利用しているといえる。
【００３５】
図７の補間演算式を使用することにより、２次補間の回路物量を減らしたうえで、サンプルデータｂおよびｃのみを用いた１次補間よりも、より誤差の小さい補間値が得られる。
【００３６】
図４に戻り、各部の構成および動作を説明する。
ＡＤＣ３２は、サンプリングクロック信号に同期して、受信データＤｉｎをサンプリングしてサンプルデータに変換する。
【００３７】
ＤＩ＿Ｂ３３は、バウンダリ用ディジタル補間処理部であり、ＡＤＣ３２の出力する複数のサンプルデータを補間し、フィルタ３５からフィードバックされるバウンダリ位相における遷移（バウンダリ）データを演算する。補間演算は、隣接するサンプルデータで中間レベルの両側に存在するサンプルデータの組を含む複数のサンプルデータを利用して、バウンダリデータを求める。バウンダリデータは、図５の中間レベルＸに近い値である。ＤＩ＿Ｂ３３における補間演算は、中間レベルの両側に存在するサンプルデータから中間レベル付近のデータを補間するので、内挿法による１次補間で十分であるが、２次補間処理で行ってもよい。
【００３８】
Ｂ−Ｂ  ＰＤ３４は、バウンダリ位相検出回路であり、バウンダリデータからその遷移時間（位相）を求める。
フィルタ３５は、Ｂ−Ｂ  ＰＤ３４からのバウンダリ位相の平均値を求めることで、入力データ信号（受信データ）波形の遷移（バウンダリ）位相を演算する。
【００３９】
演算されたバウンダリ位相は、ＤＩ＿Ｂ３３にフィードバックされる。
ＤＩ＿Ｄ３６は、データ用ディジタル補間処理部であり、ＡＤＣ３２の出力するサンプルデータを補間し、加算回路４２から出力されるデータ位相(Data phase)におけるデータ値を求める。ＤＩ＿Ｄ３６における補間演算は、隣接する複数のサンプルデータを利用して図６または図７に示した補間演算式を利用して行うが、より高次の次数の補間処理で行ってもよい。
【００４０】
コンパレータ３７は、ＤＩ＿Ｄ３６が補間演算により求めた最大振幅位相におけるデータ値が基準値より大きいか否かを判定して、入力データ信号の値を決定し、出力データＤｏｕｔとして出力する。
【００４１】
制御回路４１は、ＡＤＣ３２の出力するサンプルデータおよびフィルタ３５の出力するバウンダリ位相から、任意の位相での電圧波形（アイパターン）開口度を計算し、最大値（最大振幅）を与える位相オフセット(phase offset)θ０（Ｋ）を求める。
【００４２】
加算回路４２は、フィルタ３５の出力するバウンダリ位相に制御回路４１の出力する位相オフセットを加算して、最大振幅位相であるデータ位相を出力する。
【００４３】
図８は、制御回路４１の構成を示す図である。
制御回路４１は、ＤＩ＿Ａｒｂ５１と、メモリ５２と、最大値検出部５３と、任意テーブル５４と、を有する。
【００４４】
ＤＩ＿Ａｒｂ５１は、図６または図７に示した補間演算式を利用して補間処理を行う。ＤＩ＿Ａｒｂ５１は、ＡＤＣ３２の出力するサンプルデータ、フィルタ３５の出力する遷移（バウンダリ）位相情報、および任意テーブル５４から出力される任意の位相オフセットに基づいて、任意位相での受信データを演算し、その振幅を出力する。メモリ５２は、ＤＩ＿Ａｒｂ５１の出力する振幅を、その振幅の演算に使用した任意の位相オフセットに対応づけて保持する。最大値検出部５３は、メモリ５２に保持された振幅のうちから振幅最大値を判定し、振幅最大値に対応する位相オフセットθ０（Ｋ）を任意テーブル部より出力させる。なお、任意テーブル５４の位相分解能は、予め演算に十分な分解能としておくか、信号伝送を行う伝送路特性に基づき適応的に位相分解能を求める機構を有するようにしてもよい。
【００４５】
以上のように、制御回路４１は、サンプルデータおよびバウンダリ位相情報に基づいて、位相オフセットを変えながら受信データ（振幅）の値を補間演算により求め、そのうちの最大振幅となる位相を、最大振幅位相として判定する。
【００４６】
振幅最大値となる位相は、サンプルデータおよびバウンダリ位相からある程度予測できる。例えば、隣接するバウンダリ位相の中間の位相に近く、且つ複数のサンプルデータのうち最大値をとるサンプルデータの近くに、存在すると推定される。そこで、推定される位相付近のある位相の振幅を求め、次にその前後の位相の振幅を求め、３つの中心の位相における振幅が最大であれば、その位相を最大振幅位相とする。もし、一方の側の位相における振幅が大きければ、そちら側にさらに隣接する位相の振幅を求め、極大値となる位相を求める。
【００４７】
実施形態では、制御回路４１は、信号伝送中も動作して絶えず最適位相を設定するようにしてもよい（バックグラウンド位相調整）が、信号伝送を開始する初期化時に一度だけ動作して最適位相を設定し、以後その最適位相を保持するようにしてもよい。
【００４８】
以上説明したように、実施形態の受信回路は、任意の位相での受信データを、位相を変えながら演算し、そのなかで最も大きな振幅を与える位相での受信データを用いる。これにより、エラーレートの向上、あるいはより高速動作をさせることが可能になる。
【００４９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５０】
３１    クロック源(clk)
３２    ＡＤ変換器（ＡＤＣ）
３３    ＤＩ＿Ｂ（バウンダリ用ディジタル補間回路）
３４    Ｂ−Ｂ  ＰＤ（バウンダリ用位相検出回路）
３５    フィルタ
３６    ＤＩ＿Ｄ（データ用ディジタル補間回路）
３７    コンパレータ
４１    制御回路
４２    加算回路
【図１】
2015005812.tif 000003
【図２】
2015005812.tif 000004
【図３】
2015005812.tif 000005
【図４】
2015005812.tif 000006
【図５】
2015005812.tif 000007
【図６】
2015005812.tif 000008
【図７】
2015005812.tif 000009
【図８】
2015005812.tif 000010