(57)【要約】  第１の導電型のソース及びドレイン領域（１３、１４、１４ａ）と、ソース領域とドレイン領域とを分離する第２の逆の導電型のチャネル収容領域（１５）とを備える半導体装置の製造方法。この装置は、チャネル収容領域に隣接して延びるゲート（１１、４２）を備える。この方法は、ゲート（１１、４２）の位置から間隔を置かれた位置で、装置の半導体本体中にトレンチ（２７）をエッチングし、トレンチの底部（２７ｂ）から本体中に第２の導電型ドーパントを注入して、ドレイン領域中に第２の導電型の局所化領域（３７）を形成する工程を含む。完成された装置内の局所化領域（３７）の局所化レベルの寸法及びドーピング・レベルは、ドレイン領域の局所化領域と隣接する部分とが、空乏化されると、電圧維持空間電荷帯域となるようなものである。この局所化領域（３７）は、結果として得られる装置におけるオン抵抗と降伏電圧との間のトレードオフを、コスト効果の高い態様で大幅に改善する働きをする。
2008512866.tif 000002
【特許請求の範囲】
【請求項１】
頂部及び底部主表面と、第１の導電型のソース及びドレイン領域と、前記ソース領域と前記ドレイン領域とを分離する第２の逆の導電型のチャネル収容領域とを備える半導体本体を含み、前記チャネル収容領域に隣接して延びるゲートを更に備える半導体装置を製造する方法であって、
（ａ）前記ゲートの位置から横方向に間隔を置かれた位置で、前記本体の前記頂部主表面にトレンチをエッチングし、
（ｂ）前記トレンチの底部から前記本体中に第２の導電型ドーパントを注入して、前記ドレイン領域中に第２の導電型の局所化領域を形成する工程を含み、完成された前記装置内の前記局所化領域の寸法及びドーピング・レベルが、前記ドレイン領域の前記局所化領域と隣接する部分とが、空乏化されると、電圧維持空間電荷帯域となるようなものである方法。
【請求項２】
前記ドレイン領域がドレイン・コンタクト領域とドレイン・ドリフト領域とを備え、前記ドレイン・ドリフト領域が前記チャネル収容領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・ドリフト領域が前記ドレイン・コンタクト領域よりも低量でドープされており、前記局所化領域が、前記ドレイン・ドリフト領域をほぼ交差して前記ドレイン・コンタクト領域の方に延びる、請求項１に記載の方法。
【請求項３】
完成された前記装置内の前記局所化領域が前記半導体本体の前記頂部主表面に垂直方向に延びる、請求項１又は請求項２に記載の方法。
【請求項４】
工程（ｂ）が前記第２の導電型ドーパントの異なるエネルギーでの複数の注入を備える、前記請求項のいずれかに記載の方法。
【請求項５】
完成された前記装置内の前記局所化領域の前記半導体本体の前記頂部主表面に垂直方向のドーピング・プロファイルがほぼ一様である、前記請求項のいずれかに記載の方法。
【請求項６】
（ｃ）前記トレンチの側壁及び底部上に絶縁材料層を堆積させ、
（ｄ）前記トレンチ内の前記絶縁層上に材料を堆積させて、前記トレンチ内に電極を設ける工程を含む、前記請求項のいずれかに記載の方法。
【請求項７】
（ｅ）前記ソース領域と接触するソース電極を設け、
（ｆ）前記装置の、前記トレンチ電極と前記ソース電極との間に接続を設ける工程とを含む、請求項６に記載の方法。
【請求項８】
前記ゲートがトレンチ・ゲートである、前記請求項のいずれかに記載の方法。
【請求項９】
前記ゲートがプレーナ・ゲートである、請求項１から７のいずれかに記載の方法。
【請求項１０】
前記請求項のいずれかに記載の方法によって製造される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体トランジスタ装置、及び、そのような装置の製造方法に関する。特に、本発明は、オン抵抗と降伏電圧との間のトレードオフが改善された、そのような装置を製造することに関する。
【背景技術】
【０００２】
多くのパワー装置の応用例では、電力損失の大きな原因は、装置のオン状態抵抗に伴う導通損失にある。特に、ＭＯＳＦＥＴのオン抵抗は、装置の降伏電圧が増大するにつれて単に線形に増大するのではなく、２．４のべき乗で増大する。
【０００３】
米国特許明細書第４７５４３１０号（出願人番号ＰＨＢ３２７４０）が、空乏化されると、共に電圧維持空間電荷領域となるｐ型領域とｎ型領域とを交互に備える、空乏可能な多数領域（マルチＲＥＳＵＲＦ）半導体材料を有する半導体装置を開示している。そのような材料の空間電荷領域への使用は、所与の降伏電圧を有する装置において、上記で与えられた関係によって予測されるオン抵抗よりも低いオン抵抗の実現を可能とする。この低いオン抵抗の実現は、特に高電圧ＭＯＳＦＥＴ装置に有利であることが判明している。米国特許第４７５４３１０号の全内容が、参考資料として本明細書に組み込まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
低電圧ＭＯＳＦＥＴ装置のオン抵抗を大幅に低減させるために、マルチＲＥＳＵＲＦ構造体がこれらの装置に使用されてきている。しかし、そのような構造体の製造は、しばしばコストがかかり、複雑となることが判明している。
【０００５】
「Ｕｌｔｒａ−ｌｏｗ  ｏｎ−ｒｅｓｉｓｔａｎｃｅ  ６０−１００Ｖ  ｓｕｐｅｒｊｕｎｃｔｉｏｎ  ＵＭＯＳＦＥＴｓ  ｆａｂｒｉｃａｔｅｄ  ｂｙ  ｍｕｌｔｉｐｌｅ  ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ」と題された論文（Ｎｉｎｏｍｉｙａ等、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ、１７７〜１８０頁）が、低電圧トレンチＭＯＳＦＥＴ装置について記載しており、この装置では、マスク・ウィンドウを介した高エネルギー・ボロン・イオン注入によって、ｎ型エピタキシャル層中にｐ型コラムが形成されている。注入プロセスは、異なるエネルギーを用いたマルチ注入に分割されていた。
【課題を解決するための手段】
【０００６】
本発明は、頂部及び底部主表面と、第１の導電型のソース及びドレイン領域と、前記ソース領域と前記ドレイン領域とを分離する第２の逆の導電型のチャネル収容領域とを備える半導体本体を含み、前記チャネル収容領域に隣接して延びるゲートを更に備える半導体装置を製造する方法であって、（ａ）前記ゲートの位置から横方向に間隔を置かれた位置で、前記本体の前記頂部主表面にトレンチをエッチングし、（ｂ）前記トレンチの底部から前記本体中に第２の導電型ドーパントを注入して、前記ドレイン領域中に第２の導電型の局所化領域を形成する工程を含み、完成された前記装置内の前記局所化領域の寸法及びドーピング・レベルが、前記ドレイン領域の前記局所化領域と隣接する部分とが、空乏化されると、電圧維持空間電荷帯域となるようなものである方法を提供する。
【０００７】
Ｎｉｎｏｍｉｙａの論文に記載されている装置では、半導体本体の頂部主表面への注入によって、ｐ型領域がエピタキシャル層中に形成されている。一方、本発明によれば、第２の導電型の局所化領域が、トレンチ底部からの注入によって、頂部主表面から間隔を置いて形成される。この注入は、所与の注入エネルギーで、局所化領域を大幅に深く形成することを可能とする。局所化領域をより深く注入することにより、半導体本体の原子による偏向によって生じる注入された原子の横方向拡散量を大幅に低減させる。この横方向拡散量の大幅な低減により、局所化領域の形状のより厳密な制御を可能にし、装置のセル・ピッチが最小限に抑えられ、且つドリフト領域内の電荷平衡が改善されることを可能とする。
【０００８】
（最小限に抑えられた横方向拡散のため）半導体本体の頂部及び底部主表面にほぼ垂直に延びる側壁を有する局所化領域の形成はまた、ドリフト領域中の導通の制限を最小限に抑える働きをする。
【０００９】
好ましい実施形態では、前記ドレイン領域がドレイン・コンタクト領域とドレイン・ドリフト領域とを備え、前記ドレイン・ドリフト領域が前記チャネル収容領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・ドリフト領域が前記ドレイン・コンタクト領域よりも低量でドープされており、前記局所化領域が、前記ドレイン・ドリフト領域をほぼ交差して前記ドレイン・コンタクト領域の方に延びる。
【００１０】
上記の通り、本発明の方法は、第２の導電型のより深い局所化領域の形成を可能とする。より深い局所化領域は、より大きな順電圧が遮断されることを可能とする。
【００１１】
好ましくは、完成された前記装置内の前記局所化領域が前記半導体本体の前記頂部主表面に垂直方向に延びる。
【００１２】
好ましい手法では、前記局所化領域を形成するために、前記第２の導電型ドーパントの異なるエネルギーでの複数の注入が用いられる。
【００１３】
第２の導電型の注入パラメータは、完成された装置内に、所定のドーパント濃度を有する局所化領域を形成するように選択される。この濃度は、所与の範囲内で選択された降伏電圧を有する装置を製造するように、所与のドレイン・ドリフト領域ドーピング・レベルで様々となり得る。
【００１４】
好ましくは、完成された前記装置内の前記局所化領域の前記半導体本体の前記頂部主表面に垂直方向のドーピング・プロファイルがほぼ一様である。この一様なドーピング・プロファイルは、印加された電位をドレイン・ドリフト領域全体わたって一様に分散させる働きをし、それにより、ｎ型及びｐ型領域間での効果的な電荷平衡を実現する。
【００１５】
好ましい実施形態では、本発明の方法は、（ｃ）前記トレンチの側壁及び底部上に絶縁材料層を堆積させ、（ｄ）前記トレンチ内の前記絶縁層上に材料を堆積させて、前記トレンチ内に電極を設ける工程を含む。
【００１６】
より詳細には、本発明の方法は、（ｅ）前記ソース領域と接触するソース電極を設け、（ｆ）前記装置の、前記トレンチ電極と前記ソース電極との間に接続を設ける工程とを含を含んでもよい。
【００１７】
この装置のトレンチ電極からソース電極への接続は、構造体のゲート−ソース容量を低減させる働きをする。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施形態が、添付の概略図を参照しながら例によって説明される。
【００１９】
図１〜４は、概略的なものであり、原寸に比例して描かれてはいないことに留意すべきである。図面において、これらの図の部品の相対寸法及び比率は、見やすいように、また、便宜上、サイズが誇張又は縮小されて示されたものである。改変された異なる実施形態の対応する、又は類似の特徴を参照するために、同じ参照符号が概して使用されている。
【００２０】
本発明によるパワー半導体電界効果トランジスタ装置を製造するプロセスの例示的な実施形態が図１〜３を参照しながら説明される。
【００２１】
図１は、半導体本体１０を示す。図示の装置のトランジスタ・セル領域では、第１の導電型（この例ではｎ型）のソース及びドレイン領域１３及び１４、１４ａが、逆の第２の導電型（すなわち、この例ではｐ型）のチャネル収容本体領域１５によってそれぞれ分離されている。
【００２２】
ドレイン領域は、ドレイン・コンタクト領域１４ａ上に低ドープ・ドレイン・ドリフト領域１４を備えている。
【００２３】
ゲート１１がトレンチ２０内にあり、このゲートは、ソース及びチャネル収容領域１３及び１５を貫通してドリフト領域１４中まで延びている。このゲートは、絶縁層１７によって半導体本体から絶縁されている。半導体本体１０は、頂部主表面１０ａと底部主表面１０ｂとを有する。
【００２４】
半導体本体中への上述の構造体の形成後（この形成は、良く知られた対応で実現され得る）、マスキング材料層、例えばＴＥＯＳが頂部主表面１０ａ上に堆積される。次いで、この層は、マスク層２１を形成するように、既知のようにエッチングされ、このマスク層がウィンドウ２３を画定することになる。次いで、更なるマスキング材料層（この層は、ＴＥＯＳに対して選択的にエッチング可能である）、例えば窒化シリコンが堆積され、スペーサ・エッチング・プロセスが実施されると、スペーサ２５がマスク層２１の側壁に隣接して残ることになる。マスク層２１がスペーサ２５と組み合わさってウィンドウ２９を画定している。ウィンドウ２３は、典型的には幅約１ミクロンであってよい。０．２５ミクロンの幅を有するスペーサ２５を使用すると、トレンチＦＥＴウィンドウ２９は、約０．５ミクロンの幅を有することになる。
【００２５】
図２に示されるように、隣接するトレンチ・ゲート１１の中間にあるウィンドウ２９にトレンチ２７を形成するように、異方性エッチング・プロセスが実施される。その後、トレンチ２７の側壁２７ａ及び底部２７ｂ上に薄い酸化物層３１を形成するように、酸化プロセスが実施される。
【００２６】
次いで、トレンチの底部２７ｂの周辺且つその下に複数のｐ領域３３を形成するように、ｐ型導電性ドーパント、例えばボロンの一連の注入が異なるエネルギーで実施される。通常は、注入エネルギーは、３２０ｋｅＶから２ＭｅＶの間の範囲でよい。
【００２７】
次に、ドープ多結晶シリコン等の電極材料が、既知のように堆積され、次いでエッチ・バックされて、トレンチ２７内だけにこの電極材料が残ることになり、それにより電極３４をトレンチ２７内に形成する。この電極とゲートとの間の電気的接続は、図の断面平面の外部で設けられ得る。好ましくは、そのような接続は、完成された装置では、電極とソース電極との間に設けられる。
【００２８】
次いで、スペーサ材料と、マスク層２１材料との間で選択的な、適当なエッチング液を用いて、スペーサ２５が除去される。次いで、図３に示されるように、半導体本体の頂部主表面に隣接したｐ型コンタクト領域３５を形成するように、ｐ型ドーパント原子の更なる浅い注入がマスク・ウィンドウ２３において実施される。
【００２９】
次いで、注入されたこれらの領域３３及び３５をアニールする熱処理が実施される。図３で分かるように、この熱処理はまた、領域３３の拡散を生じさせて、単一の局所化領域３７を形成することになる。
【００３０】
ここで、半導体頂部主表面１０ａの、ウィンドウ２３の所で露出された部分と接触するソース電極３９を設けるために、電極材料（例えばアルミニウム）が堆積される。図３に示されるように、ソース電極３９はまた、マスク層２１を覆って延びてもよい。また、電極材料は、ドレイン・コンタクト領域１４ａと接触するドレイン電極４１を形成するように底部主表面１０ｂ上にも堆積される。
【００３１】
図３に示される完成された装置の構成では、局所化領域３７が、トレンチ底部２７ｂから下方に、ドレイン・ドリフト領域１４をほぼ交差してドレイン・コンタクト領域１４ａの方に延びていることが分かる。この局所化領域３７は、半導体本体１０の頂部及び底部主表面にほぼ垂直な平面を画定する側壁３７ａを有する。
【００３２】
例えば、図３の構造体では、チャネル収容領域１５は１．４×１０１７ａｔｏｍｓ／ｃｍ３のｐ型ドーパント濃度、ドレイン・ドリフト領域は２×１０１６ａｔｏｍｓ／ｃｍ３のｎ型ドーパント濃度、及び局所化領域３７は、３〜６×１０１６ａｔｏｍｓ／ｃｍ３の範囲のｐ型ドーパント濃度を有し得る。
【００３３】
一例では、連続するトレンチ２７間のセル・ピッチは３ミクロンであり、ドレイン・ドリフト領域１４は深さ６ミクロンである。局所化領域は、チャネル収容領域の下に約３ミクロン延び、その制限要因は、ドレイン・コンタクト領域１４ａからドレイン・ドリフト領域１４中への外方拡散の程度である。完成された装置では、局所化領域は、幅約１．５ミクロンである。
【００３４】
好ましくは、局所化領域３７の幅は、セル・ピッチの約半分である。図３に示される好ましい実施形態では、局所化領域を形成するために、４回の注入が異なるエネルギーで実施されている。必要とされる注入の回数は、ドレイン・ドリフト領域の厚さと、求められる降伏電圧とに依存する。
【００３５】
上述の例示的なパラメータを有する装置のシミュレーションによって、図５及び６に示される結果が得られた。図５は、局所化領域３７におけるｐ型ドーパント濃度の関数としてプロットされた予測降伏電圧を示す。この図は、局所化領域のドーパント濃度に伴う降伏電圧の増大が、約５．１×１０１６ａｔｏｍｓ／ｃｍ３の濃度までは線形であることを示している。従って、この装置の降伏電圧は、所与のドレイン・ドリフト領域ドーピング・レベルで、局所化領域において適当なｐ型ドーパント濃度を選択することによって予め定められ得ることが分かる。
【００３６】
シミュレーションでは、構造体に局所化領域３７を含めることによって、その降伏電圧が約４２ボルトから約９３ボルトにまで増大することが判明した。
【００３７】
図６は、従来のトレンチ・ゲート構造体と、図３に示される形態の構造体とでの、ゲート電圧の関数としてのオン抵抗をプロットしたシミュレーション結果を示している。既知の構造体の結果が、三角形のデータ点を用いてプロットされ、図３の構造体（局所化領域３７が５×１０１６ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する）の結果が、正方形のデータ点を用いてプロットされている。１０ボルトのゲート電圧では、図３の構造体のオン抵抗は、同等の既知の構造体の２６ｍＯｈｍｓ／ｍｍ２に比べて、約３０ｍＯｈｍｓ／ｍｍ２である。どちらのシミュレーションも、厚さ１５０ミクロンのドレイン・コンタクト層の抵抗を含む。従って、本発明による構造体では、降伏電圧の大幅な増大に対し、オン抵抗は僅かに増大し得るだけである。
【００３８】
図４は、プレーナ・ゲートのＤＭＯＳ型装置構成において、局所化領域３７がトレンチ２７下部に上述されたように形成された本発明の他の実施形態を示す。半導体本体１０の頂部主表面１０ａ上の絶縁層４３上にプレーナ・ゲート４２が設けられている。
【００３９】
図３及び４に関して説明された特定の例は、ｎチャネル装置であり、これらの装置では、領域１３、１４、及び１４ａがｎ型の導電性であり、領域１５及び３７がｐ型であり、ゲート１１及び４２によって、領域１５内に電子反転チャネル１２がそれぞれ誘起される。本発明による方法によって、逆の導電型ドーパントを用いてｐチャネル装置が製造されることも可能である。この場合、領域１３、１４、及び１４ａは、ｐ型の導電性であり、領域１５及び３７はｎ型であり、ゲート１１及び４２によって、領域１５内にホール反転チャネル１２が誘起される。
【００４０】
図３及び４を参照しながら、本体１０の底部表面１０ｂで領域１４ａに接触している第２の主電極４１を有する縦型ディスクリート装置が例示されてきた。しかし、本発明によれば、集積装置もまた可能である。この場合、領域１４ａは、ドレイン・コンタクト領域と、エピタキシャル層ドープ・ドレイン・ドリフト領域１４との間のドープ埋込み層であってよい。この埋込み層領域は、頂部主表面１０ａにおいて、電極により、表面１０ａから埋込み層の深さまで延びるドープ周辺コンタクト領域を介してコンタクトがとられてもよい。
【００４１】
本明細書に記載されている構成及び方法は、一般に知られている、全く異なる複数のセル幾何形状に使用されてもよいため、セルの配置形状の平面図は、図面には示されていない。従って、例えば、セルは、正方形の幾何形状、又は、最密六方幾何形状、又は細長いストライプ状の幾何形状を有してもよい。各場合において、ゲート（１１又は４２）は、各セルの境界周辺まで延びる。図３及び４は、数個のセルしか示していないが、こうした装置は、一般に、電極３９と４１との間に、これらの平行セルを数百個備えることになる。
【００４２】
装置の活性セル領域は、様々な既知の周辺終端構造（やはり図示されず）によって、本体１０の周辺部付近で境界が画され得る。そのような構造は、通常、トランジスタ・セル製造工程の前の、本体表面１０ａの周辺領域での厚いフィールド酸化物層の形成を含む。更に、様々な既知の回路（ゲート制御回路等）が、本体１０領域の、活性セル領域と周辺終端構造との間でこの装置に組み込まれる。一般に、これらの回路要素は、トランジスタ・セルに使用されたものと同じマスキング工程及びドープ工程のいくつかを使用して、この回路領域内にそれらの回路要素自体の配置で製造されることができる。
【００４３】
本発明の開示を読めば、その他の変形形態及び改変形態が当業者には明らかであろう。そのような変形形態及び改変形態は、当技術分野で既に知られている等価物及びその他の特徴を含むことができ、それらは、本明細書に既に記載された特徴の代わりに、又はそれらに加えて使用されることができる。
【００４４】
本願では、特許請求の範囲は、諸特徴の特定の組合せとして明記されているが、本発明の開示の範囲はまた、いずれかの請求項においてここに特許請求されているものと同じ発明に関するか否か、また、本発明と同様に同じ技術問題のいずれか、又は全てを軽減するか否かに関わらず、本明細書において明示的に又は暗示的に、又は一般化されて開示されたいかなる新規な特徴又はいかなる新規な特徴の組合せも含むことを理解すべきである。
【００４５】
また、別々の実施形態を例にとって説明された特徴は、単一の実施形態の組合せでも実現されることができる。逆に、簡潔にするために単一の実施形態を例にとって説明された様々な特徴もまた、別々に、又はいかなる適切な部分的組合せでも実現される。本出願人は、本願、又は本願から派生した他のいかなる出願の手続き中にも、新たな特許請求の範囲が、そのような特徴及び／又はそのような特徴の組合せとして明記され得ることをここに通知する。
【図面の簡単な説明】
【００４６】
【図１】本発明による方法の一例による、トレンチ・ゲート半導体装置の製造のある段階における半導体本体のトランジスタ・セル領域の断面図である。
【図２】本発明による方法の一例による、トレンチ・ゲート半導体装置の製造のある段階における半導体本体のトランジスタ・セル領域の断面図である。
【図３】本発明による方法の一例による、トレンチ・ゲート半導体装置の製造のある段階における半導体本体のトランジスタ・セル領域の断面図である。
【図４】本発明の第２の実施形態によるプレーナ・ゲート半導体装置の半導体本体のトランジスタ・セル領域の断面図である。
【図５】図３に示される実施形態の局所化領域における第２の導電型ドーパント濃度に対する降伏電圧のプロットを示すグラフである。
【図６】従来のトレンチ−ゲート装置と、図３に示される実施形態との、ゲート電圧に対するオン抵抗率のプロットを示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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