(57)【要約】      （修正有）【課題】抵抗素子の抵抗値のばらつきを抑制して、装置特性の優れた半導体装置を提供する。【解決手段】半導体基板100内に配置された素子分離領域と、素子分離領域に囲まれると共に第１の方向に延在する活性領域110であって抵抗素子部190と第１の方向の両端に配置された配線接続部192とを有する活性領域と、第１の方向とは異なる第２の方向に抵抗素子部を挟んで互いに対向する２つのゲートパターン126と、２つのゲートパターンのそれぞれの側面を囲み互いに対向する２つのゲートパターン同士の間を埋設して抵抗素子部を覆うスペーサ130と、スペーサに覆われた活性領域の表面に配置された第１拡散層115と、活性領域の配線接続部のそれぞれに配置された第２拡散層120と、を備え、第２の方向において２つのゲートパターン同士の間隔はスペーサ幅の２倍よりも狭いことを特徴とする半導体装置。【選択図】図１
2015005639.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に配置された素子分離領域と、
前記素子分離領域に囲まれると共に第１の方向に延在する活性領域であって、抵抗素子部と、前記第１の方向の両端に配置された配線接続部と、を有する活性領域と、
前記第１の方向とは異なる第２の方向に前記抵抗素子部を挟んで互いに対向する２つのゲートパターンと、
前記２つのゲートパターンのそれぞれの側面を囲み、互いに対向する前記２つのゲートパターン同士の間を埋設して前記抵抗素子部を覆うスペーサと、
前記スペーサに覆われた活性領域の表面に配置された第１拡散層と、
前記活性領域の配線接続部のそれぞれに配置された第２拡散層と、
を備え、
前記第２の方向において、前記２つのゲートパターン同士の間隔はスペーサ幅の２倍よりも狭い、ことを特徴とする半導体装置。
【請求項２】
前記第１拡散層及び前記第２拡散層の各々は、前記半導体基板の導電型とは異なる導電型を備える、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１拡散層のｐｎ接合の深さは前記第２拡散層のｐｎ接合の深さより浅い、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１拡散層の不純物濃度は前記第２拡散層の不純物濃度より小さい、ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記２つのゲートパターンはそれぞれ、前記第１の方向に延在する、ことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】
前記２つのゲートパターンの各々は前記素子分離領域上に配置される、ことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
【請求項７】
前記２つのゲートパターンの各々は、前記第２の方向に沿って前記素子分離領域上から前記活性領域上に渡って配置される、ことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
【請求項８】
前記ゲートパターンと、少なくとも前記活性領域との間に挟まれたゲート絶縁膜を更に備える、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記活性領域の、前記スペーサのパターン端部に隣接して位置する半導体基板の表面は段差を備える、ことを特徴とする請求項１乃至８のいずれか一つに記載の半導体装置。
【請求項１０】
前記第２拡散層、前記ゲートパターン及び前記スペーサのそれぞれと接してこれらを覆う層間絶縁層を更に備える、ことを特徴とする請求項１乃至９のいずれか一つに記載の半導体装置。
【請求項１１】
前記第２拡散層と電気的に接続される配線層を更に備える、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板内に配置された素子分離領域と、
前記素子分離領域に囲まれると共に第１の方向に延在する第１活性領域であって、抵抗素子部と、前記第１の方向の両端に配置された配線接続部と、を有する第１活性領域と、
前記素子分離領域に囲まれた第２活性領域と、
前記第１の方向とは異なる第２の方向に前記抵抗素子部を挟んで互いに対向する２つのゲートパターンと、
前記第２活性領域上を横断し、両端が素子分離領域上に位置するゲート電極と、
前記ゲート電極および前記２つのゲートパターンのそれぞれの側面を囲み、互いに対向する前記２つのゲートパターン同士の間を埋設して前記抵抗素子部を覆うスペーサと、
前記第１活性領域および前記第２活性領域の各々の前記スペーサに覆われた部分の上表面に配置された第１拡散層と、
前記配線接続部の各々と、前記スペーサおよび前記素子分離領域で区画された第２活性領域の部分と、のそれぞれの表面に配置された第２拡散層と、
を備える半導体装置。
【請求項１３】
前記第１拡散層及び前記第２拡散層の各々は前記半導体基板の導電型とは異なる導電型を備え、
前記第１拡散層のｐｎ接合の深さは前記第２拡散層のｐｎ接合の深さより浅い、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ゲートパターンの一方と前記ゲート電極は連結している、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記ゲート電極と前記第２活性領域に挟まれたゲート絶縁膜と、
前記ゲートパターンと少なくとも前記第１活性領域の一部に挟まれたゲート絶縁膜と、
を更に備える、ことを特徴とする請求項１２乃至１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記第２拡散層、前記ゲートパターン、前記ゲート電極および前記スペーサのそれぞれと接してこれらを覆う層間絶縁層を更に備える、ことを特徴とする請求項１２乃至１５のいずれか一つに記載の半導体装置。
【請求項１７】
前記配線接続部および前記第２活性領域内の前記第２拡散層のそれぞれと電気的に接続された配線層を更に備える、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
半導体基板内に配置された抵抗素子部と、
前記抵抗素子部を挟んで抵抗素子部に隣接する２つの配線接続部と、
ゲート電極と、前記ゲート電極の側面を囲むスペーサと、前記スペーサの下方の半導体基板内に配置された低濃度不純物層と、前記低濃度不純物層に隣接して配置された高濃度不純物層と、を有する電界効果トランジスタと、
を備え、
前記抵抗素子部は前記スペーサでその全域を覆われ、かつ前記低濃度不純物層と同じ導電型の不純物層で構成され、
前記配線接続部は前記高濃度不純物層と同じ導電型の不純物層で構成される、ことを特徴とする半導体装置。
【請求項１９】
前記低濃度不純物層のシート抵抗は前記高濃度不純物層のシート抵抗より高い、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記配線接続部と前記高濃度不純物層のそれぞれと電気的に接続される配線層を更に備える、ことを特徴とする請求項１８又は１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体装置の特性や動作状態を調整する抵抗として、抵抗素子が使用されている。この抵抗素子の中でも、半導体基板の内部に不純物を注入・活性化させたものは、拡散抵抗素子として知られている。近年、様々な種類の拡散抵抗素子が提案されている。
【０００３】
特許文献１（特開２０１３−４５７９８号公報）には、互いに対向するゲート電極の各々の側面に形成されたスペーサ同士の間の半導体基板上に形成された、幅の狭い拡散抵抗素子が開示されている。
特許文献２（特開２０１２−９７８９号公報）には、複数のイオン注入を組み合わせて制御することにより、ｐｎ接合位置が浅くシート抵抗が高い拡散抵抗素子が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−４５７９８号公報
【特許文献２】特開２０１２−９７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
（１）工程の簡略化のため、一般的には、電界効果トランジスタを形成する際の工程を利用して、拡散抵抗素子も形成されている。
図２０〜２４は、プレナー型の電界効果トランジスタおよび拡散抵抗素子を備えた従来の半導体装置およびその製造方法を表す図である。図２０は完成後の半導体装置を表す平面図である。図２１〜２４は、図２０の半導体装置の製造方法を表す断面図である。各図のＡ図はＮチャネルのプレナー型電界効果トランジスタ、Ｂ図は拡散抵抗素子を表している。また、図２１Ａ、２２Ａ、２３Ａおよび２４Ａはそれぞれ図２０ＡのＡ−Ａ’断面に対応する断面を表し、図２１Ｂ、２２Ｂ、２３Ｂおよび２４Ｂは、それぞれ図２０ＢのＢ−Ｂ’断面に対応する断面を表す。以下では、図２０〜２４を参照して、従来の半導体装置の製造方法を説明する。
【０００６】
最初に、図２１に示すように、Ｐ型導電型の半導体基板２００の所定の領域に、素子分離領域２０５を形成する。これにより、半導体基板２００内には、素子分離領域２０５で囲まれた、Ｎチャネルのプレナー型トランジスタを形成するための活性領域２１１と、拡散抵抗素子を形成するための活性領域２１０が形成される。活性領域２１１に、ゲート絶縁膜２１２と、導電層２２５ａおよびハードマスク２２５ｂからなるゲート電極２２５を順次、形成する。
【０００７】
図２２に示すように、半導体基板２００の全面に、低濃度のＮ型導電型の不純物を注入する。これにより、活性領域２１１内のゲート電極２２５を挟んだ両側と、活性領域２１０内には、それぞれ第１拡散層（低濃度不純物層）２１５が形成される。
【０００８】
図２３に示すように、半導体基板２００上の全面に、スペーサ２３０を形成する。
【０００９】
図２４に示すように、スペーサ２３０をエッチバックすることにより、ゲート電極２２５の側面を囲むようにスペーサ２３０を残留させる。このエッチバックの際、活性領域２１０上にはマスクが形成されていないため、活性領域２１０の表面がオーバーエッチングされて、第１拡散層２１５の大部分（図２４Ｂの符号２３２で示す部分）が除去されていた。
【００１０】
次に、図２０に示すように、活性領域２１０上に図示しないレジストマスクを設けた後、半導体基板２００の全面に、高濃度のＮ型導電型の不純物を注入する。これにより、活性領域２１１内のゲート電極２２５およびスペーサ２３０を挟んだ両側および活性領域２１０の両端には、第２拡散層（高濃度不純物層）２２０が形成される。この後、活性領域２１０、２１１内の第２拡散層２２０にそれぞれ接続されるようにコンタクトプラグ２５０ａ、２５０ｂを形成し、ゲート電極２２５に接続されるようにコンタクトプラグ２５０ｃを形成する。次に、コンタクトプラグ２５０ａ、２５０ｂおよび２５０ｃにそれぞれ接続されるように、配線層２６０ａ、２６０ｂおよび２６０ｃを形成する。
【００１１】
しかしながら、上記の製造方法では、図２４Ｂを参照して前述したように、活性領域２１０の表面がオーバーエッチングされて、第１拡散層２１５の大部分が除去されていた。このため、完成した拡散抵抗素子の抵抗値が大きくばらつき不安定になるといった問題があった。
【００１２】
（２）そこで、拡散抵抗素子の抵抗値のばらつきを抑制する別の製造方法として、図２４のスペーサ２３０のエッチバック時に、活性領域２１０をレジストマスクで覆って保護する方法が考え得る。しかし、この方法では、活性領域２１０を覆うレジストマスクを形成するためのリソグラフィー工程が新たに必要となり、製造コスト増加の原因となっていた。
【００１３】
（３）また、拡散抵抗素子の抵抗値のばらつきを抑制する更に別の方法として、図２４のスペーサ２３０をエッチバックする工程を単独で行わず、図２０の活性領域２１０を覆うレジストマスクを形成するためのリソグラフィー工程の際に同時に、スペーサ２３０のエッチバックを行う方法が考え得る。しかし、この方法では、エッチバック時に発生する生成物が半導体基板２００の表面に残った状態で、第２拡散層用の不純物の注入を行わなければならなかった。このため、その分だけ、イオン注入時のエネルギーを大きくしなければならず、深さが浅い第２拡散層を形成することが困難であった。また、エッチバック時の生成物の発生は安定しないため、低エネルギーでイオン注入を行うと、トランジスタ特性のばらつきが大きくなっていた。
【００１４】
以上のように、上記（２）および（３）の方法では拡散抵抗素子の抵抗値のばらつきを抑制できるものの、製造コストの増大やトランジスタ特性のばらつき等、他の問題点が発生することとなっていた。そこで、他の問題点を発生することなく、拡散抵抗素子の抵抗値のばらつきを抑制できる方法を検討する必要があった。
【課題を解決するための手段】
【００１５】
一実施形態は、
半導体基板内に配置された素子分離領域と、
前記素子分離領域に囲まれると共に第１の方向に延在する活性領域であって、抵抗素子部と、前記第１の方向の両端に配置された配線接続部と、を有する活性領域と、
前記第１の方向とは異なる第２の方向に前記抵抗素子部を挟んで互いに対向する２つのゲートパターンと、
前記２つのゲートパターンのそれぞれの側面を囲み、互いに対向する前記２つのゲートパターン同士の間を埋設して前記抵抗素子部を覆うスペーサと、
前記スペーサに覆われた活性領域の表面に配置された第１拡散層と、
前記活性領域の配線接続部のそれぞれに配置された第２拡散層と、
を備え、
前記第２の方向において、前記２つのゲートパターン同士の間隔はスペーサ幅の２倍よりも狭い、ことを特徴とする半導体装置に関する。
【００１６】
他の実施形態は、
半導体基板内に配置された素子分離領域と、
前記素子分離領域に囲まれると共に第１の方向に延在する第１活性領域であって、抵抗素子部と、前記第１の方向の両端に配置された配線接続部と、を有する第１活性領域と、
前記素子分離領域に囲まれた第２活性領域と、
前記第１の方向とは異なる第２の方向に前記抵抗素子部を挟んで互いに対向する２つのゲートパターンと、
前記第２活性領域上を横断し、両端が素子分離領域上に位置するゲート電極と、
前記ゲート電極および前記２つのゲートパターンのそれぞれの側面を囲み、互いに対向する前記２つのゲートパターン同士の間を埋設して前記抵抗素子部を覆うスペーサと、
前記第１活性領域および前記第２活性領域の各々の前記スペーサに覆われた部分の上表面に配置された第１拡散層と、
前記配線接続部の各々と、前記スペーサおよび前記素子分離領域で区画された第２活性領域の部分と、のそれぞれの表面に配置された第２拡散層と、
を備える半導体装置に関する。
【００１７】
他の実施形態は、
半導体基板内に配置された抵抗素子部と、
前記抵抗素子部を挟んで抵抗素子部に隣接する２つの配線接続部と、
ゲート電極と、前記ゲート電極の側面を囲むスペーサと、前記スペーサの下方の半導体基板内に配置された低濃度不純物層と、前記低濃度不純物層に隣接して配置された高濃度不純物層と、を有する電界効果トランジスタと、
を備え、
前記抵抗素子部は前記スペーサでその全域を覆われ、かつ前記低濃度不純物層と同じ導電型の不純物層で構成され、
前記配線接続部は前記高濃度不純物層と同じ導電型の不純物層で構成される、ことを特徴とする半導体装置に関する。
【発明の効果】
【００１８】
抵抗素子部の抵抗値のばらつきを抑制して、装置特性の優れた半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態の半導体装置を表す平面図である。
【図２Ａ】第１実施形態の半導体装置を表す断面図である。
【図２Ｂ】第１実施形態の半導体装置を表す断面図である。
【図２Ｃ】第１実施形態の半導体装置を表す断面図である。
【図３】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図４】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図５】第１実施形態の半導体装置の製造方法の一工程を表す平面図である。
【図６】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図７】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図８】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図９Ａ】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図９Ｂ】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図９Ｃ】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１０】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１１】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１２】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１３】第１実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１４】第２実施形態の半導体装置を表す断面図である。
【図１５】第２実施形態の半導体装置を表す平面図である。
【図１６】第３実施形態の半導体装置を表す平面図である。
【図１７】第３実施形態の半導体装置を表す平面図である。
【図１８Ａ】第３実施形態の半導体装置を表す断面図である。
【図１８Ｂ】第３実施形態の半導体装置を表す断面図である。
【図１９】第４実施形態の半導体装置を表す平面図である。
【図２０】従来の半導体装置を表す平面図である。
【図２１】従来の半導体装置の製造方法の一工程を表す断面図である。
【図２２】従来の半導体装置の製造方法の一工程を表す断面図である。
【図２３】従来の半導体装置の製造方法の一工程を表す断面図である。
【図２４】従来の半導体装置の製造方法の一工程を表す断面図である。
【発明を実施するための形態】
【００２０】
以下に、本発明を適用した実施形態について図面を参照して説明する。これらの実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、厚みの比率、およびハッチング等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００２１】
なお、下記で説明するように、「第１の方向」および「第２の方向」は一定の方角に向かう向きを表す場合や、第１活性領域上の位置によってその向きが変わる場合がある。
また、スペーサの幅が一定ではなく変化する場合、スペーサの幅とは半導体基板に接するスペーサの部分の厚さを表す。
【００２２】
（第１実施形態）
図１および２は、本実施形態の半導体装置を表す図である。図１Ａおよび１Ｂはそれぞれ、Ｎチャネルのプレナー型の電界効果トランジスタと、Ｎ型導電型の抵抗素子部１９０および配線接続部１９２、を表す平面図である。また、図２Ａ、２Ｂおよび２Ｃはそれぞれ、図１のＡ−Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面を表す図である。本実施形態の半導体装置は、図１Ａおよび２Ａに示すＮチャネルのプレナー型の電界効果トランジスタと、図１Ｂ、２Ｂおよび２Ｃに示すＮ型導電型の抵抗素子部１９０および配線接続部１９２を備える。なお、本実施形態では、「第１の方向」および「第２の方向」はそれぞれ、Ｃ−Ｃ’方向およびＢ−Ｂ’方向に相当する。
【００２３】
図１Ａおよび２Ａに示すように、Ｐ型導電型の半導体基板１００内に、素子分離領域１０５によって囲まれるようにして第２活性領域１１１が設けられている。Ｎチャネルのプレナー型の電界効果トランジスタは、半導体基板１００の第２活性領域１１１上に順に設けられたゲート絶縁膜１０２と、導電層１２５ａおよびハードマスク１２５ｂからなるゲート電極１２５と、ゲート電極１２５の側面を囲むスペーサ１３０と、第1拡散層（低濃度不純物層）１１５と、第２拡散層（高濃度不純物層）１２０と、を備える。第１拡散層１１５のｐｎ接合の深さは、第２拡散層１２０のｐｎ接合の深さより浅くなっている。第１拡散層１１５の不純物濃度は、第２拡散層１２０の不純物濃度より小さくなっている。第１拡散層１１５のシート抵抗は、第２拡散層１２０のシート抵抗よりも高くなっている。また、第２拡散層１２０は、スペーサ１３０と素子分離領域１０５で区画された第２活性領域１１１の表面に配置されている。ゲート電極１２５はＣ−Ｃ’方向に延在しており、ゲート電極１２５の側面を囲むようにスペーサ１３０が設けられている。
【００２４】
図１Ｂ、２Ｂおよび２Ｃに示すように、半導体基板１００内に、素子分離領域１０５によって囲まれるようにして第１活性領域１１０が設けられている。第１活性領域１１０はＣ−Ｃ’方向に延在している。第１活性領域１１０のＣ−Ｃ’方向の中央部および両端部はそれぞれ、抵抗素子部１９０および配線接続部１９２を構成する。抵抗素子部１９０は第1拡散層（低濃度不純物層）１１５から構成される。それぞれの配線接続部１９２には第２拡散層（高濃度不純物層）１２０が配置されており、第２拡散層１２０から構成されている。後述するように、スペーサ１３０のエッチバック時に、スペーサ１３０のパターン端部に隣接して位置する配線接続部１９２はオーバーエッチングされるため、スペーサ１３０で覆われた半導体基板１００の表面と比べて段差が生じている。
【００２５】
第１拡散層１１５のｐｎ接合の深さは、第２拡散層１２０のｐｎ接合の深さより浅くなっている。また、第１拡散層１１５の不純物濃度は、第２拡散層１２０の不純物濃度より小さくなっている。第１拡散層１１５のシート抵抗は、第２拡散層１２０のシート抵抗よりも高くなっている。素子分離領域１０５上には、Ｃ−Ｃ’方向に延在するように導電層１２６ａおよびハードマスク１２６ｂからなる２つのゲートパターン１２６が設けられている。また、素子分離領域１０５とゲートパターン１２６の間には、ゲート絶縁膜１１２が設けられている。２つのゲートパターン１２６は、抵抗素子部１９０をこれらの間に挟んで、Ｂ−Ｂ’方向に互いに対向するように設けられている。２つのゲートパターン１２６のそれぞれを囲み、素子分離領域１０５の一部を覆うように、スペーサ１３０が形成されている。また、スペーサ１３０は、第１および第２活性領域１１０、１１１の表面に配置された第１拡散層１１５を覆うように形成されている。
【００２６】
ここで、Ｂ−Ｂ’方向における２つのゲートパターン１２６間の間隔Ｌ1は、Ｂ−Ｂ’方向におけるスペーサ１３０の幅（半導体基板１００に接するスペーサ１３０の部分の厚さ）Ｌ2の２倍よりも狭くなっている。このため、後述するように、スペーサ１３０の成膜およびエッチバック後であっても、２つのゲートパターン１２６間はスペーサ１３０によって埋設され、２つのゲートパターン１２６間に位置する第１活性領域１１０はスペーサ１３０によって覆われる。従って、スペーサ１３０のエッチバックによって第１拡散層１１５がオーバーエッチングされることはなく、抵抗素子部１９０の抵抗値のばらつきを抑制して、半導体装置の装置特性を向上させることができる。
【００２７】
また、図１および２に示すように、２つのゲートパターン１２６、ゲート電極１２５、第２拡散層１２０、および半導体基板１００と接してこれらを覆うように、第１エッチングストップ層１４２および第1絶縁層１４４からなる第１層間絶縁層１４５が設けられている。第１層間絶縁層１４５内を貫通して第１および第２活性領域１１０、１１１内の第２拡散層１２０に接続されるようにそれぞれ、コンタクトプラグ１５０ａ、１５０ｂが設けられている。また、第１層間絶縁層１４５内を貫通して導電層１２５ａに接続されるようにコンタクトプラグ１５０ｃが設けられている。第１層間絶縁層１４５上には、第２エッチングストップ層１５２および第２絶縁層１５４からなる第２層間絶縁層１５５が設けられている。第２層間絶縁層１５５内を貫通して、コンタクトプラグ１５０ａ、１５０ｂおよび１５０ｃにそれぞれ接続されるように、配線層１６０ａ、１６０ｂおよび１６０ｃが設けられている。
【００２８】
以下では、図１〜１３を参照して、本実施形態の半導体装置の製造方法を説明する。なお、図３〜４および７〜１３において、Ａ図、Ｂ図およびＣ図はそれぞれ、図１のＡ−Ａ’断面、Ｂ−Ｂ’断面、およびＣ−Ｃ’断面に相当する断面を表す。また、図６Ａおよび６Ｂはそれぞれ、図５のＡ−Ａ’断面図、およびＢ−Ｂ’断面図を表す。
【００２９】
最初に、図３に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、Ｐ型導電型の半導体基板１００内に、素子分離領域１０５を形成する。これにより、素子分離領域１０５によって囲まれて区画されるように、Ｎチャネルのプレナー型の電界効果トランジスタを形成するための第２活性領域１１１と、抵抗素子部および配線接続部を形成するための第１活性領域１１０を形成する。
【００３０】
図４に示すように、公知のリソグラフィー技術およびドライエッチング技術を利用して、第２活性領域１１１上に、順にゲート絶縁膜１１２と、導電層１２５ａおよびハードマスク１２５ｂからなるゲート電極１２５を形成する。また、これと同時に、第１活性領域１１０近傍の素子分離領域１０５上に、順にゲート絶縁膜１１２と、導電層１２６ａおよびハードマスク１２６ｂからなる２つのゲートパターン１２６を形成する。２つのゲートパターン１２６は、Ｂ−Ｂ’方向に第１活性領域１１０を挟んで互いに対向すると共に、各々が図１Ｂに示すＣ−Ｃ’方向に延在するように形成される。導電層１２５ａ、１２６ａとしては例えば、不純物を含有するシリコン膜、金属膜、金属シリサイド膜またはこれらの積層膜などを使用できる。ハードマスク１２５ｂ、１２６ｂとしては例えば、シリコン窒化膜を使用できる。
【００３１】
図５および６に示すように、ハードマスク１２６ａおよび１２６ｂをマスクに用いて、第１および第２活性領域１１０、１１１内に低濃度のＮ型導電型の不純物をイオン注入する。これにより、第２活性領域１１１内にはゲート電極１２５を挟んだ両側にＮ型導電型の第１拡散層（低濃度不純物層）１１５が形成され、第１活性領域１１０内にはＮ型導電型の第１拡散層（低濃度不純物層）１１５が形成される。
【００３２】
図７に示すように、半導体基板１００上に、ゲート電極１２５およびゲートパターン１２６を覆うように、スペーサ１３０を成膜する。この際、図２Ｂを参照して前述したように、本実施形態では、Ｂ−Ｂ’方向における２つのゲートパターン１２６間の間隔Ｌ1は、Ｂ−Ｂ’方向におけるスペーサ１３０の幅Ｌ2の２倍よりも狭くなっている。このため、２つのゲートパターン１２６間のスペースはスペーサ１３０で埋設され、２つのゲートパターン１２６間に位置する第１活性領域１１０はスペーサ１３０で覆われることとなる。なお、スペーサ１３０の成膜法は特に限定されないが、２つのゲートパターン１２６間のスペースが狭い場合にも、このスペースをスペーサ１３０で埋設できるように、カバレッジに優れるＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。また、スペーサ１３０としては例えば、シリコン酸化膜を使用できる。
【００３３】
図８に示すように、スペーサ１３０のエッチバックを行う。これにより、ゲート電極１２５の側面を囲むようにスペーサ１３０からなるサイドウォールが形成される。一方で、２つのゲートパターン１２６間のスペースに埋設された（第１活性領域１１０上の）スペーサ１３０は、このエッチバックによっても除去されない。このため、エッチバック時のオーバーエッチングによって第１活性領域１１０の表面に形成された第１拡散層１１５が除去されることを防止できる。この結果、抵抗素子部の抵抗値のばらつきを抑制して、半導体装置の装置特性を向上させることができる。なお、この際、スペーサ１３０のパターン端部に隣接して位置する（スペーサ１３０で覆われていない）第１活性領域１１０はオーバーエッチングされるため、スペーサ１３０で覆われた半導体基板１００の表面と比べて段差が生じる。
【００３４】
図９に示すように、ハードマスク１２５ｂおよび１２６ｂならびにスペーサ１３０をマスクに用いて、第１および第２活性領域１１０、１１１内に高濃度のＮ型導電型の不純物をイオン注入する。これにより、第２活性領域１１１内にはゲート電極１２５およびスペーサ１３０を挟んだ両側にＮ型導電型の第２拡散層（高濃度不純物層）１２０が形成され、第１活性領域１１０内のＣ−Ｃ’方向（図９Ｃ参照）の両端にはＮ型導電型の第２拡散層（高濃度不純物層）１２０が形成される。ここで、第１活性領域１１０において、スペーサ１３０の下（Ｃ−Ｃ’方向の中央部）に位置する第１拡散層１１５は抵抗素子部を構成し、Ｃ−Ｃ’方向の両端に位置する第２拡散層１２０は配線接続部を構成する。
【００３５】
図１０に示すように、半導体基板１００上の全面に、シリコン窒化膜等からなる第１エッチングストップ層１４２およびシリコン酸化膜等からなる第１絶縁層１４４を形成する。この後、ＣＭＰ法又はエッチバックにより、第１絶縁層１４４の平坦化を行って、第１エッチングストップ層１４２および第１絶縁層１４４からなる第１層間絶縁層１４５を形成する。
【００３６】
図１１に示すように、公知のリソグラフィー法およびドライエッチング法を利用することにより、第１層間絶縁層１４５を貫通して、第１および第２活性領域１１０、１１１内に形成された第２拡散層１２０（第１活性領域１１０内の第２拡散層１２０は図示していない）と、導電層１２５ａを露出させるコンタクトホールを形成する。次に、このコンタクトホール内を埋設するように導電材料を形成することにより、第１活性領域１１０内の第２拡散層１２０、第２活性領域１１１内の第２拡散層１２０、および導電層１２５ａにそれぞれ、接続されたコンタクトプラグ１５０ａ、１５０ｂ、および１５０ｃを形成する（コンタクトプラグ１５０ａおよび１５０ｃは図示せず）。
【００３７】
図１２に示すように、第１層間絶縁層１４５上の全面に、シリコン窒化膜等からなる第２エッチングストップ層１５２およびシリコン酸化膜等からなる第２絶縁層１５４を形成する。この後、ＣＭＰ法又はエッチバックにより、第２絶縁層１５４の平坦化を行って、第２エッチングストップ層１５２および第１絶縁層１５４からなる第２層間絶縁層１５５を形成する。
【００３８】
図１３に示すように、公知のリソグラフィー法およびドライエッチング法を利用することにより、第２層間絶縁層１５５を貫通して、コンタクトプラグ１５０ａ、１５０ｂ、および１５０ｃを露出させる配線溝１６０を形成する（コンタクトプラグ１５０ａおよび１５０ｃは図示せず）。
【００３９】
図１および２に示すように、配線溝１６０内を埋設するように導電材料を形成することにより、コンタクトプラグ１５０ａ、１５０ｂ、および１５０ｃにそれぞれ、接続された配線層１６０ａ、１６０ｂ、および１６０ｃを形成する。
【００４０】
（第２実施形態）
第１実施形態では、２つのゲートパターン１２６は素子分離領域１０５上に配置されていた。このため、抵抗素子部１９０（第１拡散層１１５）のＢ−Ｂ’方向（図１Ｂ参照）の幅は、第１活性領域１１０のＢ−Ｂ’方向の幅と同じとなっていた。これに対して、本実施形態では、２つのゲートパターン１２６は各々、Ｂ−Ｂ’方向に沿って第１活性領域１１０から素子分離領域１０５に渡って跨がるように配置されている。このため、第１拡散層１１５のＢ−Ｂ’方向の幅は第１活性領域１１０のＢ−Ｂ’方向の幅よりも小さくなり、２つのゲートパターン１２６間のＢ−Ｂ’方向の間隔を調節することにより、抵抗素子部のＢ−Ｂ’方向の幅を自己整合的に決定することができる。なお、本実施形態では、「第1の方向」および「第２の方向」はそれぞれ、Ｃ−Ｃ’方向およびＢ−Ｂ’方向に相当する。
【００４１】
図１４および１５は本実施形態の半導体装置の抵抗素子部１９０および配線接続部１９２を表す図であり、図１５は平面図、図１４は図１５のＢ−Ｂ'断面図を表す。図１４および１５に示すように、本実施形態では、各々のゲートパターン１２６はＢ−Ｂ’方向に沿って符号１２７で表される幅の分だけ、素子分離領域１０５から第１活性領域１１０側に配置されている。このため、第１拡散層１１５のＢ−Ｂ’方向の幅は、第１活性領域１１０のＢ−Ｂ’方向の幅よりも（符号１２７で表される幅）の２倍分だけ小さくなっている。
【００４２】
また、第１拡散層１１５と半導体基板１００間の接合リーク電流の増大を回避するため、２つのゲートパターン１２６の電位を接地レベルに固定することが好ましい。このため、ゲートパターン１２６の電位を接地レベルに固定するためのコンタクトプラグ１５０ｄおよび配線層１６０ｄが設けられている。コンタクトプラグ１５０ｄは第１実施形態で説明した第１層間絶縁層１４５を貫通し、配線層１６０ｄはコンタクトプラグ１５０ｄに接続されるように第１層間絶縁層１４５上に設けられる。これ以外については、本実施形態の半導体装置は第１実施形態の半導体装置と同じ構成となるため、上記以外の構成の説明は省略する。
【００４３】
（第３実施形態）
第１実施形態では、Ｃ−Ｃ’方向（図１Ｂ参照）に延在するように２つのゲートパターン１２６および第１活性領域１１０を形成した。これに対して、本実施形態では、２つのゲートパターン１２６および第１活性領域１１０が屈曲するように形成される点が異なる。本実施形態では、２つのゲートパターン１２６および第１活性領域１１０を屈曲させることで、少ない占有面積で第１拡散層１１５の延在方向の長さを長くすることができ、面積効率が良く高抵抗な抵抗素子部を得ることができる。
【００４４】
図１６〜１８は、本実施形態の半導体装置を表す図である。図１６ＡはＮチャネルの電界効果トランジスタを表す平面図、図１６Ｂは抵抗素子部１９０および配線接続部１９２を表す平面図である。図１７Ａおよび１７Ｂはそれぞれ、図１６Ａのゲート電極１２５と第２拡散層１２０、および図１６Ｂのゲートパターン１２６、第１拡散層１１５、第２拡散層１２０等を抜き出して表示した平面図である。また、図１８Ａは図１６Ａおよび１７ＡのＡ−Ａ’断面図を表し、図１８Ｂは図１６Ｂおよび１７ＢのＢ−Ｂ’断面図を表す。なお、本実施形態では、「第1の方向」は、図１６Ｂにおいて屈曲しながら第１活性領域１１０に沿って一方の配線接続部１９２（第２拡散層１２０）から他方の配線接続部１９２（第２拡散層１２０）まで向かう方向を表す。「第２の方向」は、第１の方向と垂直な方向を表す。従って、第１活性領域１１０上での位置によって、第１の方向が表す向きは変わり得る。これに伴い、第１活性領域１１０上での位置によって、第２の方向が表す向きも変わり得る。
【００４５】
図１６〜１８に示すように、本実施形態の半導体装置は、素子分離領域１０５の形状を調節することにより、屈曲形状の第１活性領域１１０を形成する。また、ゲートパターン１２６の形成時には、第１活性領域１１０の屈曲形状に対応するように、ゲートパターン１２６を形成する。そして、屈曲した第１活性領域１１０の表面に第１拡散層１１５を形成する。本実施形態の半導体装置では、図１７ＢのＢ−Ｂ’断面で見た場合、図１８Ｂに示すように、４つのゲートパターン１２６が存在し、その間に３つの第１拡散層（抵抗素子部）１１５が存在することとなる。なお、図１８Ｂに示した４つのゲートパターン１２６のうち、右から１番目と３番目のゲートパターン１２６は図１８Ｂには図示しない位置で連結し、右から２番目と４番目のゲートパターン１２６は図１８Ｂには図示しない位置で連結している。また、図１８Ｂに示した３つの第１拡散層１１５は全て図１８Ｂには図示しない位置で連結している。
【００４６】
本実施形態の半導体装置は、第１拡散層１１５、およびゲートパターン１２６を屈曲形状とする以外は、第１実施形態の半導体装置と同じ構成となるため、上記以外の構成の説明は省略する。
【００４７】
（第４実施形態）
第１実施形態では、第１活性領域１１０内の第２拡散層１２０と第２活性領域１１１内の第２拡散層１２０を互いに離間して形成し、ゲート電極１２５とゲートパターン１２６を互いに離間するように形成した。これに対して、本実施形態では、第１活性領域１１０内の１つの第２拡散層１２０と第２活性領域１１１内の１つの第２拡散層１２０が共有化され、ゲート電極１２５と１つのゲートパターン１２６を連結するように形成する点が異なる。このように、第１と第２活性領域１１０、１１１内の第２拡散層１２０同士を共有化し、ゲート電極１２５とゲートパターン１２６を連結することによって半導体装置の占有面積を小さくして、微細化に対応した半導体装置とすることができる。なお、本実施形態では、「第1の方向」および「第２の方向」はそれぞれ、Ｃ−Ｃ’方向およびＢ−Ｂ’方向に相当する。
【００４８】
図１９は本実施形態の半導体装置を表す平面図である。図１９に示すように、本実施形態の半導体装置は、素子分離領域１０５を形成する際に、第１活性領域１１０と第２活性領域１１１がこれらの一部で連結するように形成する。このため、高濃度の不純物の注入によって形成される第２拡散層の一つ１２０ａは、Ｎチャネルの電界効果トランジスタと、配線接続部１９２の間で共有されている。また、ゲート電極１２５とゲートパターン１２６を形成する際には、第１活性領域１１０と第２活性領域１１１の形状に対応してゲート電極１２５と１つのゲートパターン１２６が連結するように形成する。これ以外については、本実施形態の半導体装置は第１実施形態の半導体装置と同じ構成となるため、上記以外の構成の説明は省略する。
【００４９】
なお、上記各実施形態では、第１および第２拡散層の導電型がＮ型であり、Ｎチャネルのプレナー型電界効果トランジスタと、Ｎ型導電型の拡散抵抗部を形成する場合を説明した。しかし、電界効果トランジスタと拡散抵抗部の導電型はＮ型に限定されず、電界効果トランジスタと拡散抵抗部の導電型をＰ型としても良い。この場合、Ｎ型導電型の半導体基板を用い、第１および第２拡散層形成のための不純物注入時にＰ型導電型の不純物を注入すれば良い。また、電界効果トランジスタと拡散抵抗部の導電型を異なるものとしても良いが、電界効果トランジスタと拡散抵抗部の第１および第２拡散層を同時に形成できるため、電界効果トランジスタと拡散抵抗部の導電型を同じものとすることが好ましい。
【符号の説明】
【００５０】
１００  半導体基板
１０５  素子分離領域
１１０  第１活性領域
１１１  第２活性領域
１１２  ゲート絶縁膜
１１５  第１拡散層（低濃度不純物層）
１２０、１２０ａ  第２拡散層（高濃度不純物層）
１２５  ゲート電極
１２５ａ  導電層
１２５ｂ  ハードマスク
１２６  ゲートパターン
１２６ａ  導電層
１２６ｂ  ハードマスク
１３０  スペーサ
１４５  第１層間絶縁層
１４２  第１エッチングストップ層
１４４  第１絶縁層
１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ  コンタクトプラグ
１５５  第２層間絶縁層
１５２  第２エッチングストップ層
１５４  第２絶縁層
１６０  配線溝
１６０ａ，１６０ｂ，１６０ｃ，１６０ｄ  配線層
１９０  抵抗素子部
１９２  配線接続部
２００  半導体基板
２０５  素子分離領域
２１０、２１１  活性領域
２１２  ゲート絶縁膜
２１５  第１拡散層（低濃度不純物層）
２２０  第２拡散層（高濃度不純物層）
２２５  ゲート電極
２２５ａ  導電層
２２５ｂ  ハードマスク
２３０  スペーサ
２３２  オーバーエッチング消失部分
２５０ａ，２５０ｂ，２５０ｃ  コンタクトプラグ
２６０ａ，２６０ｂ，２６０ｃ  配線層
【図３】
2015005639.tif 000003
【図４】
2015005639.tif 000004
【図５】
2015005639.tif 000005
【図６】
2015005639.tif 000006
【図１７】
2015005639.tif 000007
【図２１】
2015005639.tif 000008
【図２２】
2015005639.tif 000009
【図１】
2015005639.tif 000010
【図２Ａ】
2015005639.tif 000011
【図２Ｂ】
2015005639.tif 000012
【図２Ｃ】
2015005639.tif 000013
【図７】
2015005639.tif 000014
【図８】
2015005639.tif 000015
【図９Ａ】
2015005639.tif 000016
【図９Ｂ】
2015005639.tif 000017
【図９Ｃ】
2015005639.tif 000018
【図１０】
2015005639.tif 000019
【図１１】
2015005639.tif 000020
【図１２】
2015005639.tif 000021
【図１３】
2015005639.tif 000022
【図１４】
2015005639.tif 000023
【図１５】
2015005639.tif 000024
【図１６】
2015005639.tif 000025
【図１８Ａ】
2015005639.tif 000026
【図１８Ｂ】
2015005639.tif 000027
【図１９】
2015005639.tif 000028
【図２０】
2015005639.tif 000029
【図２３】
2015005639.tif 000030
【図２４】
2015005639.tif 000031