(57)【要約】【課題】半導体装置のリダンダンシーテストにおけるテスト実行者の負担を抑制する。【解決手段】メモリセルアレイは、複数のメモリマットを含む。救済アドレス用の冗長ワード線の動作テスト（リダンダンシーテスト）において、制限回路３０は、メモリマットへのアクセスを選択的に制限する。メモリマットには、冗長ワード線ＷＬを含む第１マットと、含まない第２マットがある。制限回路３０は、リダンダンシーテストに際し、第２マットへのアクセスを制限する。【選択図】図３
2015005314.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリマットを含むメモリセルアレイと、
前記メモリマットへのアクセスを制限する制限回路と、を備え、
前記複数のメモリマットは、不良メモリセルの救済用のワード線を含む第１マットと、前記救済用のワード線を含まない第２マットを含み、
前記制限回路は、前記救済用のワード線の動作テストに際しては、前記第２マットへのアクセスを制限することを特徴とする半導体装置。
【請求項２】
前記救済用のワード線の動作テスト時に前記第２マットがアクセス先として指定されたときに、所定のテスト結果を出力させる出力指定回路、を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制限回路は、前記救済用のワード線の動作テスト時に前記第２マットへのアクセスが指定されたときに制限信号を活性化させ、
前記出力指定回路は、前記制限信号が活性化されたときに前記所定のテスト結果を出力させることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記出力指定回路は、前記所定のテスト結果として合格を示す信号を出力することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記メモリセルアレイは、複数のバンクを含み、
前記バンクは、複数の前記メモリマットを含み、
前記第２マットは、前記バンクの端部に位置することを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記複数のバンクのうち、第１のバンクの端部に位置するメモリマットと、第２のバンクの端部に位置するメモリマットは、メモリマットのアドレスが互いに異なることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、救済アドレスの動作テストに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、記憶容量の増加にともなって正常に動作しないメモリセル(以下、「不良セル」とよぶ）の数も増大している。そこで、ＤＲＡＭには、「冗長セル」とよばれる予備のメモリセルがあらかじめ用意される。不良セルへのアクセスを冗長セルへのアクセスに置換することにより、不良セルのメモリアドレスが救済される。以下、救済されるべき不良セルのアドレスのことを「救済アドレス」とよぶ。不良セルの検出および冗長セルへの置換は、ＤＲＡＭの製造時においてウェハ状態で行われる。具体的には、ウェハ状態で行われる動作テストによって不良セルを検出し、その救済アドレスをＤＲＡＭに設けられる救済アドレス記憶領域に記録する。アクセス先が救済アドレスであるときには、その救済アドレスに対応づけられた冗長セルが実際のアクセス先となる。
【０００３】
メモリセルアレイは複数のバンクに分割され、バンクは複数のメモリマットに分割され、メモリマットには複数のワード線が含まれ、ワード線に複数のメモリセルが接続される。ワード線には、通常のメモリセル用のワード線（以下、「通常ワード線」ともよぶ）と、冗長セル用のワード線（以下、「冗長ワード線」とよぶ）がある。
【０００４】
メモリマットには、通常ワード線と冗長ワード線（救済用のワード線）の双方を含むメモリマット（以下、「第１マット」とよぶ）と通常ワード線のみを含むメモリマット（以下、「第２マット」とよぶ）がある。いいかえれば、第１マットはその一部に救済アドレス記憶領域を含むが第２マットは含まない。
【０００５】
ところで、いわゆるオープンビットライン方式のメモリセルアレイの場合、バンクの端部に位置するメモリマット（以下、「端マット」とよぶ）へのアクセスは電流消費が大きくなるという特徴がある。このため、リフレッシュ動作に際し、バンク１の端マットとバンク２の端マットに同時アクセスすると電流消費が特に大きくなってしまう。そこで、バンク１の端マットのアドレスとバンク２の端マットのアドレスは別々となるように、いいかえれば、複数のバンクの端マットが同時にアクセスされないようにアドレス・スクランブルを行っている（特許文献１参照）。
【０００６】
第１の例として、バンク１の端マットのメモリマットアドレスを０００、バンク２の端マットのアドレスを０００として各バンクでアドレス割り当てが同じであるとする。バンク１では、アドレス・スクランブルを使わずにアドレス０００をそのまま利用し、バンク２ではアドレス・スクランブルによってアドレス０００からアドレス１００を生成する。各バンクで、メモリマットアドレス１００には非・端マットを割り当てておく。リフレッシュ動作のときにメモリマットアドレス０００を指定すれば、バンク１では端マットがリフレッシュされ、バンク２では非・端マットがリフレッシュされることになる（特許文献１参照）。
【０００７】
他方、第２の例として、アドレス・スクランブルを使うことなくバンク１の端マットのメモリマットアドレスを０００、バンク２の非・端マットのアドレスを０００として、各バンクでアドレス割り当て自体を異ならせてもよい。この場合、リフレッシュ動作のときにメモリマットアドレス０００を指定すれば、バンク１では端マットがリフレッシュされ、バンク２では非・端マットがリフレッシュされる。
【０００８】
電流消費が大きい端マットへのアクセスを減らすため、端マットには冗長ワード線を設けないことが多い。この場合、端マットが第２マットとなり、それ以外のマットが第１マットとなる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１２９１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
動作テストの一部として、冗長ワード線についてのリード・ライトのテストがある（以下、「リダンダンシーテスト」とよぶ）。第２マットは冗長ワード線を含まないので、リダンダンシーテストの対象外である。しかし、第２マットを避けながらリダンダンシーテストを行うとするとテスタ側の設定が煩雑になってしまう。特に、上述の第２の例の場合、バンクごとに第２マット（端マット）のアドレスが異なるため、テスタ側の設定が煩雑になる。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、複数のメモリマットを含むメモリセルアレイと、メモリマットへのアクセスを制限する制限回路を備える。複数のメモリマットは、不良メモリセルの救済用のワード線を含む第１マットと、救済用のワード線を含まない第２マットを含む。制限回路は、救済用のワード線の動作テストに際しては、第２マットへのアクセスを制限する。
【発明の効果】
【００１２】
本発明によれば、半導体装置のリダンダンシーテストにおけるテスト実行者の負担を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】半導体装置のブロック図である。
【図２】メモリマットのアドレスを示す表である。
【図３】制限回路の回路図である。
【図４】ロウデコーダと制限回路の関係を示す図である。
【図５】メモリセルアレイと出力指定回路の関係を示す図である。
【図６】各種制御信号の波形図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１６】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、図２で説明されるように複数のバンクで構成される。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウ制御回路１３によって行われ、ビット線ＢＬの選択はカラム制御回路１２によって行われる。
【００１７】
図１に示すように、半導体装置１０は、外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５を備える。
【００１８】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、カラム制御回路１２、ロウ制御回路１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１９】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳなどがある。
【００２０】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウ制御回路１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００２１】
ロウ制御回路１３は、制限回路３０を含む。
【００２２】
ここで、制限回路３０は、リダンダンシーテストのときに第２マットへのアクセスを阻止する。詳細は後述するが、リダンダンシーテスト以外では特に作用しない。なお、制限回路３０は、ロウ制御回路１３に内蔵される必要はなく、ロウ制御回路１３の外に設置されてもよい。
【００２３】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラム制御回路１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００２４】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＲＷＡＭＰ（リード／ライトアンプ）１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＲＷＡＭＰ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２５】
入出力回路１６は、出力指定回路４０を含む。
【００２６】
ここで、出力指定回路４０は、リダンダンシーテストに際して第２マットが指定されたときに、テスト結果のつじつまをあわせるために強制的にパス信号（テスト合格）を出力する（詳細は後述）。出力指定回路４０は、入出力回路１６に内蔵される必要はなく、入出力回路１６の外に設置されてもよい。
【００２７】
入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路１００によって生成される。モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。
【００２８】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２９】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。上述の通り、内部クロック信号ＬＣＬＫは入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００３０】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＰＥＲＩなどを発生させる。
【００３１】
図２は、メモリマットのアドレス表である。
【００３２】
本実施形態におけるメモリセルアレイ１１は、バンク０〜７の８つのバンクに分かれている。また、各バンクは、ＭＡＴ０〜ＭＡＴ３１の３２個のメモリマットに分割されている。上述の通り、１つのメモリマットには複数のワード線ＷＬが割り当てられている。
【００３３】
アドレス表のPlate列は、メモリマットの物理位置を示す。Redundant列は、リダンダンシー領域の有無を示す（×は無し、○は有りを示す）。MAT列は、メモリマットの番号を示すが、４つのバンクグループで、図２に示すようにメモリマットの配置が異なる。ＸＰ＜４：０＞列は、各メモリマットを指定するアドレスを示す。
【００３４】
より詳細には、アドレス信号ＡＤＤの一部であるバンクドレスによりバンクが指定され、ロウアドレスの一部であるＸＰ＜４：０＞によりメモリマットが指定される。ここで、８つのバンクは、バンク０／６、バンク１／７、バンク２／４、バンク３／５の４グループに分けられている（以下、「バンクセット」とよぶ）。そして、バンクセットごとにメモリマットのアドレス配置が異なっている。図２によれば、バンクセット２（バンク１／７）は、バンクセット１（バンク０／６）と比べるとＸＰ＜２＞が反転している。同様に、バンクセット３（バンク２／４）はＸＰ＜３＞が反転し、バンクセット４（バンク３／５）ではＸＰ＜２＞とＸＰ＜３＞が反転している。この結果、バンクセット１（バンク０／６）の端マットのアドレスＸＰ＜４：０＞は０００００（ＭＡＴ０）、バンクセット２（バンク１／７）の端マットのアドレスＸＰ＜４：０＞は００１００（ＭＡＴ４）、バンクセット３（バンク２／４）の端マットのアドレスＸＰ＜４：０＞は０１０００（ＭＡＴ８）、バンクセット４（バンク３／５）の端マットのアドレスＸＰ＜４：０＞は０１１００（ＭＡＴ１２）、となっている。このように、バンクセットごとにアドレスＸＰ＜４：０＞の割り当てが異なる構成となっている（バンクセットごとにアドレスがスクランブルされている）
【００３５】
ロウアドレスは、メモリマットを指定するアドレスおよびワード線ＷＬを指定するアドレスを含む。リフレッシュ時やリダンダンシーテストなどの動作テスト時においては、バンクアドレスを指定せずに、複数のバンクに含まれるワード線ＷＬを同時または連続的に駆動することもある。
【００３６】
本実施形態においては、端マットが第２マットであり、端マットは冗長ワード線を含まない。このため、端マットはリダンダンシーテストの対象外とならなければならない。
【００３７】
たとえば、バンク０では、メモリマット０が端マットであり、バンク１では、メモリマット４が端マットであり、バンク２では、メモリマット８が端マットであり、バンク３では、メモリマット１２が端マットである。そのため、メモリマット０、４、８、及び１２が、第２マットであり、冗長ワード線を含まない。
【００３８】
しかし、上述のようにバンクセットごとに端マットのアドレスがばらばらであるため、バンクセットごとにメモリマットのアクセス可否を設定するとすれば、テスタの設定が煩雑になってしまう。
【００３９】
図３は、図１に示す制限回路３０の回路図である。
【００４０】
制限回路３０は、４つのバンクセット１〜４に対応して４つのバンクセット制限回路５０−１〜５０−４を含む。これは、上述の図２で示す形態では、メモリマット０、４、８、及び１２の計４つのマットが第２マット（冗長ワード線を含まないマット）であるため、４つの制限回路が必要とされるからである。４つの制限回路５０−１〜５０−４を設けることで、各バンクで、リダンダンシーテストのときに第２マットへのアクセスを阻止する。
【００４１】
以下、バンクセット１（バンク０／６）に対応するバンクセット制限回路５０−１を対象として説明するが、他のバンクセット制限回路５０−２〜５０−４についても回路構成は同じである。
【００４２】
バンクセット制限回路５０−１は、ＴＲＥＤＸ信号、ＭＡＴ０＿ＳＥＬ信号およびＭＡＴＡＣＴ＿ＩＮ信号が入力され、ＭＡＴＡＣＴ＿ＯＵＴ信号（制御信号）を出力する回路である。ＴＲＥＤＸ信号は、リダンダンシーテスト実行時にハイレベル（Ｈ）となる。ＭＡＴＡＣＴ＿ＩＮ信号は、いずれかのメモリマットが実際にアクセス対象として指定されたときにハイレベル（Ｈ）となる。いいかえれば、ＡＴＡＣＴ＿ＩＮ信号はメモリセルアレイ１１へのアクセスが発生したことをトリガとしてハイアクティブとなる信号である。
【００４３】
ＭＡＴ０＿ＳＥＬ信号は、ＭＡＴ０のメモリマット、すなわち、バンクセット１の第２マットが選択されたときにハイレベル（Ｈ）となる信号である。
【００４４】
ＴＲＥＤＸ信号およびＭＡＴ０＿ＳＥＬ信号の少なくとも一方がローレベルに非活性化している場合には、ＭＡＴＡＣＴ＿ＩＮ信号に基づいてＭＡＴＡＣＴ＿ＯＵＴ信号が生成される。
【００４５】
これに対し、ＴＲＥＤＸ信号およびＭＡＴ０＿ＳＥＬ信号の両方がハイレベルに活性化している場合、ＭＡＴＡＣＴ＿ＩＮ信号にかかわらずＭＡＴＡＣＴ＿ＯＵＴ信号が非活性状態に固定される。いいかえれば、リダンダンシーテスト実行時にアクセス対象として第２マット（この場合、ＭＡＴ０）が指定されたとき、ＭＡＴＡＣＴ＿ＯＵＴ信号は非活性状態に固定される。
【００４６】
バンクセット２〜４に対応するバンクセット制限回路５０−２〜５０−４も同様である。バンクセット制限回路５０−２〜５０−４では、それぞれの第２マット（端マット）に対応するＭＡＴ４＿ＳＥＬ，ＭＡＴ８＿ＳＥＬ，ＭＡＴ１２＿ＳＥＬが入力信号として指定されている。
【００４７】
他方、第１マット（冗長ワード線を含むマット）に対応する入力信号、つまり上述の入力信号ＭＡＴ０＿ＳＥＬ、ＭＡＴ４＿ＳＥＬ、ＭＡＴ８＿ＳＥＬ、ＭＡＴ１２＿ＳＥＬ以外の入力信号（ＭＡＴ＜１：３＞＿ＳＥＬ、ＭＡＴ＜５：７＞＿ＳＥＬ、ＭＡＴ＜９：１１＞＿ＳＥＬ、ＭＡＴ＜１３：３１＞＿ＳＥＬ）、は、制限回路を経由しない。これらの第１メモリマットでは、リダンダンシーテストのときに、強制的に合格信号を出さない（強制的にＴＰＡＲＡ＿ＲＥＳＵＬＴ信号をハイレベルに固定しない）。これらの第1マットは、テストの対象となり、テスト結果に応じて、合格又は不合格が変わる（テスト結果を示す出力レベルが変わる）。
【００４８】
また、メモリアレイ１１において、第２マット（冗長ワード線を含まないマット）をいくつ設けるかに応じて、制限回路の数は、変わってよい。メモリアレイ１１で必要となる冗長救済する能力に基づいて、第２マットを設ける数は、変更され得る。
【００４９】
１つの例として、たとえば、メモリマット４、８、１２は第２マットとせず、メモリマット０のみを第２マットとする場合、制限回路は、５０−１の１つだけ設けて良い。その際に、各バンク内のアドレス割り当ては、適宜、変更されて良い。
【００５０】
もう１つの例として、例えば、メモリマット０、４、８、１２に加えて、メモリマット１６、２０、２４、２８も第２マットとする場合は、これらにそれぞれ対応する制限回路を計８つ設けて良い。その際に、各バンク内のアドレス割り当ては、適宜、変更されて良い。
【００５１】
図４は、ロウデコーダ１８と制限回路３０の関係を示す図である。
【００５２】
以下、バンク０の制御を対象として説明するが他のバンクについても同様である。
【００５３】
ロウデコーダ１８は、ロウ制御回路１３の機能の一部である。ロウ制御回路１３により、ロウアドレスの一部であるＸＰ＜４：０＞がデコードされ、ＭＡＴ０＿ＳＥＬ〜ＭＡＴ３１＿ＳＥＬのいずれかがハイアクティブとなる。また、ロウアドレスの下位アドレスにより、指定されたメモリマットのうちのいずれかのワード線ＷＬが活性化される。
【００５４】
アドレスＭＡＴ０＿ＳＥＬ〜ＭＡＴ３１＿ＳＥＬは、ロウ制御回路１３に含まれるロウデコーダ１８に供給される。
【００５５】
ここで、第２マットに対応するＭＡＴ０＿ＳＥＬについては、制限回路３０から出力されるＭＡＴＡＣＴ＿ＯＵＴ信号とＭＡＴ０＿ＳＥＬの論理積がロウデコーダ１８に入力される。通常、ＭＡＴＡＣＴ＿ＯＵＴ信号はハイレベルであるため、ＭＡＴ０＿ＳＥＬ信号はそのままロウデコーダ１８へ入力される。しかし、リダンダンシーテストに際しては、ＭＡＴ０＿ＳＥＬ信号はロウデコーダ１８に入力されない。すなわち、リダンダンシーテストに際してＭＡＴ０にアクセスしようとすると、、図３に示す制限回路５０−１により、ＭＡＴＡＣＴ＿ＯＵＴ信号がローレベルに固定されることにより、もともと冗長ワード線ＷＬを有しないメモリマット（ＭＡＴ０）へのアクセスが阻止される。
【００５６】
他方、第１マット（冗長ワード線を含むマット）に対応するＭＡＴ＜１：３１＞＿ＳＥＬについては、そのままロウデコーダ１８に供給されるため、上述のようなアクセス阻止が起こらない。
【００５７】
図５は、メモリセルアレイ１１と出力指定回路４０の関係を示す図である。
【００５８】
上述のように、リダンダンシーテストにおいて第２マットが指定されたときには、メモリセルアレイ１１へのアクセスは実際には行われない。このとき、リダンダンシーテストのつじつまをあわせるため、出力指定回路４０は強制的に合格信号、具体的には、ハイレベルのＴＰＡＲＡ＿ＲＥＳＵＬＴ信号を出力する。
【００５９】
リダンダンシーテストを含む動作テストにおいては、メモリセルアレイ１１から出力されるデータ（リードデータ）は期待値（Expected Value）と一致することが期待される。リードデータと期待値は、ＸＮＯＲ回路に入力される。ＸＮＯＲ回路は、２つの値が一致していればハイレベル、不一致であればローレベルの信号を出力する。ＭＡＴＡＣＴ＿ＯＵＴ信号は通常はハイレベルであるため、リードデータと期待値が一致するとき、すなわち、アクセス対象となるメモリセルが正常であるとき、ＴＰＡＲＡ＿ＲＥＳＵＬＴ信号はハイレベル（合格信号）となる。
【００６０】
リダンダンシーテストにおいて、第２マットをアクセスするときには、実際には第２マットへのアクセスは実行されない。この場合には、ＭＡＴＡＣＴ＿ＯＵＴ信号がローレベルとなるため、出力指定回路４０は強制的にＴＰＡＲＡ＿ＲＥＳＵＬＴ信号をハイレベルに設定する。
【００６１】
以上の構成により、リダンダンシーテストに際しては、第２マットへのアクセスは自動的に阻止され、かつ、必ず合格信号が出力されるため、半導体装置１０の外部に接続されるテスタは第１マットと第２マットのどちらをアクセスしているかを気にすることなく、全バンク、全メモリマットを対象としたリダンダンシーテストを実行できる。
【００６２】
テスタはさまざまな半導体装置１０をテストするための汎用的な装置であるため、半導体装置１０ごとに第１マットと第２マットのアドレスを把握して制御条件を設定するのはテスト実行者の負担が大きい。本実施形態においては、制限回路３０や出力指定回路４０のような簡単な回路を半導体装置１０に搭載することにより、テスタ側の設定負担を軽減できる。
【００６３】
図６は、各種制御信号の波形図である。ここでは、バンク０の制御を対象として説明するが他のバンクについても同様である。また、Ｓ１〜Ｓ３の３つのパターンについて説明する。
【００６４】
Ｓ１は、リダンダンシーテストではなく、通常ワード線ＷＬの動作テスト時の波形である。リダンダンシーテストではないのでＴＲＥＤＸ信号はローレベルである。ここでは、ＭＡＴ１を選択したとする。このため、ＭＡＴＡＣＴ＿ＯＵＴ信号はハイレベルであり、メモリセルアレイ１１の出力側にあるセンスアンプはＳＡ＿ＥＮＡＢＬＥ信号により活性化され、ビット線もＢＬＴ／ＢＬＢ信号に読み出された信号が増幅される。こうして、リードデータと期待値の比較結果がＴＰＡＲＡ＿ＲＥＳＵＬＴ信号として出力される。
【００６５】
Ｓ２は、第１マットを対象としたリダンダンシーテストの波形である。リダンダンシーテストであるためＴＲＥＤＸ信号はハイレベルとなる。ここでは、ＭＡＴ１を選択したとする。ＭＡＴ１は第１マット（冗長ワード線を含むマット）なので、ＭＡＴＡＣＴ＿ＯＵＴ信号はハイレベルである。このため、Ｓ１と同じく、リードデータと期待値の比較結果がＴＰＡＲＡ＿ＲＥＳＵＬＴ信号として出力される。
【００６６】
Ｓ３は、第２マット（冗長ワード線を含まないマット）を対象としたリダンダンシーテストの波形である。Ｓ２と同じく、ＴＲＥＤＸ信号はハイレベルとなる。ここでは、第２マットであるＭＡＴ０が選択されているため、ＭＡＴＡＣＴ＿ＯＵＴ信号はローレベルとなる。この結果、図４に関連して説明したようにロウデコーダ１８からワード線ＷＬへのアクセスは阻止される。また、出力指定回路４０により強制的にＴＰＡＲＡ＿ＲＥＳＵＬＴ信号がハイレベルに設定される。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
本実施形態においては、第２マットと端マットは同一であるとして説明したが、第２マットは端マットである必要はない。たとえば、冗長ワード線ＷＬをそれほど多く設けないメモリセルアレイ１１の場合であれば、端マット以外のメモリマットが第２マットとなることもあるし、端マットを第１マットとしてもよい。
【符号の説明】
【００６９】
１０  半導体装置
１１  メモリセルアレイ
１２  カラム制御回路
１３  ロウ制御回路
１４  モードレジスタ
１５  ＲＷＡＭＰ
１６  入出力回路
１８  ロウデコーダ
２０  タイミング制御回路
２１  アドレス端子
２２  コマンド端子
２３  クロック端子
２４  データ端子
２５  電源端子
３０  制限回路
３１  アドレス入力回路
３２  アドレスラッチ回路
３３  コマンド入力回路
３４  コマンドでコード回路
３６  クロック入力回路
３７  タイミングジェネレータ
３８  内部電源発生回路
４０  出力指定回路
５０  バンクセット制限回路
１００  ＤＬＬ回路
ＣＹＥ  カラム信号
ＭＲＳ  モードレジスタセット信号
ＤＡＥ  リード信号
ＷＡＥ  ライト信号
ＷＬ  ワード線
ＢＬ  ビット線
ＭＣ  メモリセル
ＡＤＤ  アドレス信号
ＣＭＤ  コマンド信号
ＩＡＣＴ  アクティブ信号
【図１】
2015005314.tif 000003
【図２】
2015005314.tif 000004
【図３】
2015005314.tif 000005
【図４】
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【図５】
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【図６】
2015005314.tif 000008