(57)【要約】  本発明は、抵抗基準ラダーと、入力信号の粗量子化を表すデジタルコードを提供するためにアナログ入力信号をラダーの基準電圧と比較する一組のコンパレータと、入力信号の粗量子化のアナログ表示を手供するために基準ラダーに接続されるとともに前記デジタルコードによって制御される一式のスイッチと、前記粗量子化のアナログ表示及び入力信号から一つ以上の残差信号を取得する手段と、一つ以上の残差信号の密量子化を表すデジタルコードを発生する密アナログ−デジタルコンバータ段とを具えるフラッシュアナログ−デジタルコンバータに関する。必要なスイッチの数を最小にするために、一つの残差信号に対する各セレクタは、粗量子化の二つの値についてラダーの半分の電圧を選択し、残差信号に対する二つのセレクタの出力信号は、粗量子化が中心値を過ぎるときにクロスオーバスイッチによって反転される。
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【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル出力信号に変換するフラッシュアナログ−デジタルコンバータであって、少なくとも二つのコンバータ段のカスケード接続を具え、前記コンバータ段の最初のコンバータ段が、前記アナログ入力信号を受信する手段を具え、基準電圧の範囲を提供する抵抗基準ラダーと、前記アナログ入力信号を複数の基準電圧と比較するとともに前記アナログ入力信号の粗量子化を表すデジタルコードを取得する手段と、前記デジタルコードによって制御されるとともに前記粗量子化のアナログ表示を前記複数の基準電圧から選択する複数のセレクタを具えるデジタル−アナログコンバータ段と、前記アナログ表示を前記アナログ入力信号から減算して残差信号を取得する手段とを更に具えるフラッシュアナログ−デジタルコンバータにおいて、前記デジタルコードの各サンプルで、１対のセレクタの一方のセレクタが、第１の基準電圧を前記基準電圧の範囲の半分から選択するとともに、他方のセレクタが、第２の基準電圧を前記基準電圧の範囲の残りの半分から選択し、前記第１及び第２の基準電圧が、前記基準電圧の範囲の中央に対して対称に存在し、前記一対のセレクタの出力信号が、前記粗量子化の範囲の中央で切替を行うクロスオーバスイッチを通じて転送されることを特徴とするフラッシュアナログ−デジタルコンバータ。
【請求項２】
請求項１記載のフラッシュアナログ−デジタルコンバータにおいて、前記基準ラダーが、複数の等しい基準電圧を発生することを特徴とするフラッシュアナログ−デジタルコンバータ。
【請求項３】
請求項１又は２記載のフラッシュアナログ−デジタルコンバータにおいて、前記アナログ入力信号の密量子化を生じるために前記残差信号を第２のコンバータ段に供給する手段を更に具えることを特徴とするフラッシュアナログ−デジタルコンバータ。
【請求項４】
基準電圧の範囲を提供する抵抗基準ラダー及びデジタルコードによって制御されるとともに複数の基準電圧からアナログ表示を選択する複数のセレクタを具えるフラッシュアナログ−デジタルコンバータで用いられるデジタル−アナログコンバータにおいて、前記デジタルコードの各サンプルで、１対のセレクタの一方のセレクタが、第１の基準電圧を前記基準電圧の範囲の半分から選択するとともに、他方のセレクタが、第２の基準電圧を前記基準電圧の範囲の残りの半分から選択し、前記第１及び第２の基準電圧が、前記基準電圧の範囲の中央に対して対称に存在し、前記一対のセレクタの出力信号が、前記基準電圧の範囲の中央で切替を行うクロスオーバスイッチを通じて転送されることを特徴とするデジタル−アナログコンバータ。
【請求項５】
請求項４記載のデジタル−アナログコンバータにおいて、前記基準ラダーが、複数の等しい基準電圧を発生することを特徴とするデジタル−アナログコンバータ。
【請求項６】
アナログ入力信号をデジタル出力信号に変換する方法であって、
前記アナログ入力信号の粗量子化を表すデジタルコードを取得するステップと、
アナログ表示を前記デジタルコードから取得するステップと、
前記アナログ表示を前記アナログ入力信号から減算することによって残差信号を取得するステップとを具える方法において、
前記アナログ表示を、基準電圧の範囲を提供する抵抗基準ラダーを具えるデジタル−アナログコンバータによって取得し、これによって、第１の基準電圧を前記基準電圧の範囲の半分から選択するとともに、第２の基準電圧を前記基準電圧の範囲の残りの半分から選択し、これによって、前記第１及び第２の基準電圧を、前記粗量子化の全範囲の中央に対して対称に存在する粗量子化の二つの値に選択することを特徴とする方法。
【請求項７】
請求項６記載の方法において、前記アナログ表示を取得するために、前記第１及び第２の基準電圧を、前記基準電圧の範囲の中央で切替を行うクロスオーバスイッチを通じて転送することを特徴とする方法。
【請求項８】
請求項６又は７記載の方法において、前記残差信号を、前記アナログ入力信号の密量子化を生じるために前記アナログ−デジタルコンバータの第２の段に供給することを特徴とする方法。
【請求項９】
請求項６から８のうちのいずれか１項に記載の方法において、前記基準ラダーから供給される複数の基準電圧を、複数の等しい基準電圧とすることを特徴とする方法。
【請求項１０】
請求項６から９のうちのいずれか１項に記載の方法において、前記残差信号を、前記アナログ入力信号の密量子化を生じるために第２のコンバータ段に供給することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の冒頭で規定したようなフラッシュアナログ−デジタルコンバータに関する。
【背景技術】
【０００２】
そのようなコンバータは、“A 2.5-V 12-b 54-Msample/s 0.25-μm CMOS ADC in 1-mm2 With Mixed-Signal Copping and Calibration”by van der Ploeg et al in IEEE Journal of Solid State Circuits, Vol. 36 No. 12, December 2001, pp 1859-1867から知られている。
【０００３】
フラッシュアナログ−デジタルコンバータは、複数の基準電圧を発生する抵抗基準ラダーを有する。単一段のフラッシュコンバータの問題は、デジタル出力信号の各値に対して基準電圧が要求されることであり、その結果、１２ビットコンバータに対して、２１２−１＝１０２３個の抵抗素子を有する基準ラダーが必要となる。この問題及び他の問題を回避するために、多段フラッシュコンバータが開発されている。２段フラッシュコンバータは、要求される解像度を達成するために粗量子化及び密量子化を用いる。例えば、粗量子化は、２５＝１＝３１タップの基準ラダーを有する５ビットデジタルワードを発生する。その後、５ビットワードは、デジタル−アナログコンバータにおいてアナログ形態に変換され、このアナログ形態は、アナログ入力信号から減算され、これらの残差は、残差の密量子化を行う第２のＤＡ段に供給される。この第２の段は、７ビット密コードを発生することができる。デジタルデコーダにおいて、５ビット粗コード及び７ビット密コードが組み合わされ、１２ビットデジタル出力信号を取得する。実際には、これは、デジタル−アナログ変換を行うために多数のスイッチを有するセレクタを基準ラダーに接続する必要があることを意味する。このような多数のスイッチ並びにそれに対応するスイッチへの多数のワイヤ及びスイッチからの多数のワイヤによって、チップのレイアウトが更に複雑になり、その結果、高速変換には望ましくない大きな寄生容量が生じる。
【発明の開示】
【０００４】
本発明は、上記種類のフラッシュアナログ−デジタルコンバータのスイッチの数を減少しようとするものであり、したがって、本発明のアナログ−デジタルコンバータは、請求項１の特徴部分によって特徴付けられる。
【０００５】
上記種類の従来の単一残差のフラッシュアナログ−デジタルコンバータにおいて、基準ラダーに接続されるスイッチの数は２ｎとなり、この場合、ｎを、粗量子化段によって発生したビット数とする。デュアル残差形態において、スイッチの数は、２倍の２ｎ＋１となり、差分形態において、これらスイッチの数は、２倍の２ｎ＋２となる。本発明によるコンバータにおいて、差分形態の倍増を回避し、クロスオーバ機能を実行するために残差ごとに四つのスイッチを必要とする。これは、デュアル残差の差動コンバータの３ビット粗量子化を用いる際に残差信号を発生するスイッチの数が３２から２４に減少することを意味する。これは大きな向上に見えないが、粗量子化のビット数が例えば５まで増大する場合、スイッチの数が１２８から６８まで減少し、これは大きな向上である。これは、基準ラダーの容量性負荷を著しく小さくすることを意味し、残差信号を更に迅速に発生するのに有用となることができ、したがって、アナログ−デジタルコンバータを更に高速にするのに有用となることができる。さらに、散逸が更に少なくなり、シリコン領域が更に小さくなる。他の利点は、スイッチへのワイヤの数及びスイッチからのワイヤの数が減少することである。
【０００６】
好適には、基準ラダーは二つの機能を有する。第１に、粗フラッシュ変換に対する基準電圧を発生する。粗量子化の完了後、粗コードが記憶され、基準ラダーのタップに接続されるとともに記憶された粗コードによって制御される複数のセレクタが、粗コードのアナログ表示を発生する。
【０００７】
好適には、基準ラダー及びセレクタによって構成されたアナログ−デジタルコンバータは、二つの残差信号を発生できるようにするために粗コードの二つのアナログ表示を発生する。さらに、多量のデジタル処理を伴う低電圧ＣＭＯＳチップ上で、アナログ−デジタルコンバータの信号の全てを好適には差分信号とする。
【０００８】
また、本発明は、請求項４に記載したようなフラッシュアナログ−デジタルコンバータで用いられるデジタル−アナログコンバータ及び請求項６に記載したようなアナログ−デジタル変換方法に関する。
【０００９】
本発明を、添付図面を参照しながら説明する。
【発明を実施するための最良の形態】
【００１０】
図１のアナログ−デジタルコンバータは、粗アナログ−デジタルコンバータユニット１に供給されるアナログ入力信号Ｉを示す。通常、入力信号は、サンプル−ホールド回路（図示せず）を通じて供給される。アナログ−デジタルコンバータは、端子が直流電圧ＶＴ及びＶＢに接続された抵抗基準ラダーから複数の基準電圧を受信する。粗アナログ−デジタルコンバータユニット１は、入力信号をラダー６の基準電圧と比較する複数のコンパレータを有し、これらの比較結果が、粗量子化コードＣとしてデジタルデコーダ２に供給される。
【００１１】
粗量子化コードＣは、デジタル−アナログコンバータユニット３にも供給される。このユニットは、ラダー６の基準電圧も受信し、コードＣによって制御される複数のスイッチを有する。ユニット３の出力信号は、コードＣのアナログ形態であり、したがって、粗量子化された入力信号Ｉが生じる。デジタル−アナログコンバータ３の動作を、図２及び３を参照して更に説明する。減算器４において、デジタル−アナログコンバータ３からの粗量子化されたアナログ信号が入力信号Ｉから減算され、そのようにして得られた差信号（残差信号Ｒ）は、ユニット１での粗量子化後に残る量子化誤差となる。この残余信号Ｒは，密アナログ−デジタルコンバータ５でデジタル化され、その結果として得られる密量子化コードＦは、デジタルデコーダ２の第２入力部に供給される。このデコーダの出力信号Ｏは、装置のデジタル出力信号を構成する。
【００１２】
図２ａに示すデジタル−アナログコンバータは、ｎ＝３ビット粗量子化を行う差動アナログ−デジタルコンバータでの使用を意図したものである。デジタル−アナログコンバータは、複数の等しい基準電圧Ｖ１−Ｖ９を生じる抵抗基準ラダー６を使用する。このラダーは、二つの役割：粗アナログ−デジタルコンバータ１の入力信号との比較のための基準電圧の発生及びデジタル−アナログコンバータ３におけるアナログ形態のデジタルコードＣの形成を有する。図２ａのデジタル−アナログコンバータは、四つのセレクタ７，８，９及び１０を具え、その各々は、ラダー６の８基準電圧への接続に対する２ｎ＝８位置を有する。セレクタ７及び８は、アナログ信号Ｒａ＋及びＲａ−をそれぞれ生じるために基準電圧Ｖ２〜Ｖ９に接続され、セレクタ９及び１０は、アナログ信号Ｒｂ＋及びＲｂ−をそれぞれ生じるために基準電圧Ｖ１〜Ｖ８に接続される。装置は、デジタルコードＣを粗アナログ−デジタルコンバータ１から受信する制御ユニット１１を更に具える。セレクタ７，８，９及び１０を、入力信号Ｉが最低値を有するときの位置に描く。制御ユニット１１の制御の下で、入力信号が増大するとセレクタ７がＶ９からＶ２に進み、セレクタ８がＶ２からＶ９に進み、セレクタ９がＶ１からＶ８に進み、セレクタ１０がＶ８からＶ１に進むように四つのセレクタが操作される。図２ｂは、図２ａのデジタル−アナログコンバータの動作を示す。この図は、入力信号Ｉの８粗量子化サブレンジに対して、デジタル−アナログコンバータの４出力信号Ｒａ＋，Ｒａ−，Ｒｂ＋，Ｒｂ−の値を示す。二つの信号Ｒａ＋及びＲａ−は、第１の残差を構成する差分粗量子化信号を共同して形成し、二つの信号Ｒｂ＋及びＲｂ−は、第２の残差を構成する差分粗量子化信号を共同して形成する。図１を参照して説明したように、密コンバータ５は、ファインビットＦを決定するためにこれら残差信号を用いる。
【００１３】
実際には八つの１極スイッチが四つのセレクタ７，８，９及び１０の各々を構築することが観察される。したがって、この装置は、３ビット粗量子化（ｎ＝３で２ｎ＋２＝３２）を行うために合計３２の１極スイッチを必要とする。
【００１４】
図３ａの装置において、スイッチの個数が著しく減少する。この装置の基準ラダーは、図２ａの基準ラダーと全く同じである。入力信号が増大すると、出力信号Ｑ１を生じる４位置セレクタ１２は、基準電圧Ｖ９，Ｖ８，Ｖ７，Ｖ６を順に選択した後に基準電圧Ｖ６，Ｖ７，Ｖ８，Ｖ９を逆に選択する。出力信号Ｑ２を生じる４位置セレクタ１３は、基準電圧Ｖ２，Ｖ３，Ｖ４，Ｖ５を順に選択した後に基準電圧Ｖ５，Ｖ４，Ｖ３，Ｖ２を逆に選択する。同様に、出力信号Ｑ３を生じる第３のセレクタ１４は、基準電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ４，Ｖ３，Ｖ２，Ｖ１を選択し、出力信号Ｑ４を生じる第４のセレクタ１５は、基準電圧Ｖ８，Ｖ７，Ｖ６，Ｖ５，Ｖ５，Ｖ６，Ｖ７，Ｖ８を選択する。これらの全てを図３ｂの下４行に示す。粗量子化コードＣによってそれ自体制御される制御ユニット１６は、四つのセレクタスイッチを制御する。
【００１５】
セレクタ１２及び１３の信号Ｑ１及びＱ２は、信号Ｒａ＋及びＲａ−を形成するためにクロスオーバスイッチ１７に供給され、セレクタ１４及び１５の信号Ｑ３及びＱ４は、信号Ｒｂ＋及びＲｂ−を形成するためにクロスオーバスイッチ１８に供給される。二つのクロスオーバスイッチは、入力信号が全範囲の途中にあるときに切り替えられる。
【００１６】
クロスオーバスイッチのこの動作の結果を、図３ｂの上４行に示す。図２ｂと図３ｂとの間の比較を行うと、いずれの場合にも四つの出力信号Ｒａ＋，Ｒａ−，Ｒｂ＋，Ｒｂ−が同一であることがわかる。しかしながら、必要なスイッチの数は、図３ａの装置において著しく減少する。図３ａにおいて四つの１極スイッチが（ｎ＝３に対して）各セレクタスイッチを構成するとともに、四つの１極スイッチが（任意の数のｎに対して）各クロスオーバスイッチを構成することを考慮すると、スイッチの総数が２４になり、それに対して、図２ａの装置のスイッチの数は３２である。粗量子化に対してビット数が更に大きくなるので、この差は著しく大きくなる。
【００１７】
要約すると、本発明は、抵抗基準ラダーと、入力信号の粗量子化を表すデジタルコードを提供するためにアナログ入力信号をラダーの基準電圧と比較する一組のコンパレータと、入力信号の粗量子化のアナログ表示を手供するために基準ラダーに接続されるとともに前記デジタルコードによって制御される一式のスイッチと、前記粗量子化のアナログ表示及び入力信号から一つ以上の残差信号を取得する手段と、一つ以上の残差信号の密量子化を表すデジタルコードを発生する密アナログ−デジタルコンバータ段とを具えるフラッシュアナログ−デジタルコンバータに関する。必要なスイッチの数を最小にするために、一つの残差信号に対する各セレクタは、粗量子化の二つの値についてラダーの半分の電圧を選択し、残差信号に対する二つのセレクタの出力信号は、粗量子化が中心値を過ぎるときにクロスオーバスイッチによって反転される。
【００１８】
本発明は、単一残差の多段フラッシュアナログ−デジタルコンバータでも用いることができる。この場合には１対の差分信号Ｒａ＋及びＲａ−しか必要としないので、セレクタ１３，１４及びクロスオーバスイッチ１８を省略することができる。
【００１９】
２を超える段を有するフラッシュアナログ−デジタルコンバータにも本発明を用いることができるのは明らかである。この場合、セレクタ及びクロスオーバスイッチを有するデジタル−アナログコンバータを、最後の一段以外の任意の段に適用することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、引用した文献から既知の２段フラッシュアナログ−デジタルコンバータを示す。
【図２ａ】図２ａは、図１のアナログ−デジタルコンバータの基準ラダー及びデジタル−アナログコンバータを示す。
【図２ｂ】図２ｂは、図２ａのデジタル−アナログコンバータの出力信号を示す。
【図３ａ】図３ａは、本発明のアナログ−デジタルコンバータの基準ラダー及びデジタル−アナログコンバータを示す。
【図３ｂ】図３ｂは、図３ａのデジタル−アナログコンバータの出力信号を示す。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【国際調査報告】
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