(57)【要約】本開示の実施形態では、デュアル歪みチャネル半導体デバイス（１０）を作成する方法は、ＮＭＯＳ及びＰＭＯＳの同時の性能向上を達成するために、歪みＳｉ（１６）及び圧縮ＳｉＧｅ（２８）をトレンチ分離（２４）と統合する工程を含む。本明細書に記載のように、ＮＭＯＳ及びＰＭＯＳの統合は、シャロートレンチ分離との互換性を有するＮＭＯＳ及びＰＭＯＳのチャネルを得るための幾つかの手法により実施され得る。
2008535245.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
ウエハにトレンチ分離を形成し、ウエハのＰＭＯＳ領域からＮＭＯＳ領域を隔てるトレンチ分離形成工程と、ウエハはインシュレータの上方に半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）構成を有することと、トレンチ分離は半導体層を通じて少なくともインシュレータまで延びていることと、
ＮＭＯＳ領域に第１のチャンネル領域を形成する第１チャンネル領域形成工程と、第１のチャンネル領域は第１の歪み特性を有することと、
ＰＭＯＳ領域に第２のチャンネル領域を形成する第２チャンネル領域形成工程と、第２のチャンネル領域は第２の歪み特性を有することと、第２の歪み特性は第１の歪み特性より小さい引張であることと、第１及び第２の歪み特性はそれぞれＮＭＯＳ領域及びＰＭＯＳ領域に形成されるＮＭＯＳ及びＰＭＯＳデバイス構造において同時の性能向上を可能とすることと、からなる方法。
【請求項２】
トレンチ分離形成工程に先立って、
半導体層の上に重なる保護層を形成する工程と、
保護層の上に重なる窒化物層を形成する工程と、トレンチ分離は、窒化物層、保護層、及び半導体層を通じて少なくともインシュレータまで延びていることと、を含む請求項１に記載の方法。
【請求項３】
ＮＭＯＳ領域の窒化物層と、トレンチ分離の一部との上に重なるハードマスクを形成するＮＭＯＳハードマスク形成工程と、
ＰＭＯＳ領域の窒化物層を除去し、ＰＭＯＳ領域において下にある保護層を露出する工程と、ＰＭＯＳ領域の窒化物層の除去中、ハードマスクはＮＭＯＳ領域の窒化物層の除去を防止することと、を含む請求項２に記載の方法。
【請求項４】
ＮＭＯＳハードマスク形成工程は、
（ｉ）ＮＭＯＳ領域の窒化物層、（ｉｉ）トレンチ分離、及び（ｉｉｉ）ＰＭＯＳ領域の窒化物層の上に重なるハードマスクを形成する工程と、
ハードマスクをパターン形成及びエッチングし、ＰＭＯＳ領域の窒化物層と、ＰＭＯＳ領域に隣接するトレンチ分離の一部との上のハードマスクを除去する工程と、を含む請求項３に記載の方法。
【請求項５】
（ｉ）ＮＭＯＳ領域の窒化物層と、トレンチ分離の一部との上に重なるハードマスク、及び（ｉｉ）ＰＭＯＳ領域の半導体層の上に重なる保護層を同時に除去する工程と、
ＰＭＯＳ領域の半導体層の上に重なるシリコンゲルマニウム層を形成するシリコンゲルマニウム層形成工程と、シリコンゲルマニウム層は二軸性圧縮歪み層を残すのに必要な限界の厚さ未満の厚さを有する二軸性圧縮歪みシリコンゲルマニウム層を含むことと、ＰＭＯＳ領域の半導体層の上に重なるシリコンゲルマニウム層の形成中、ＮＭＯＳ領域の窒化物層はＮＭＯＳ領域において下にある半導体層を保護するためのマスクとして働くことと、を含む請求項３に記載の方法。
【請求項６】
シリコンゲルマニウム層形成工程は、
（ｉ）二軸性圧縮歪み層を残すのにシリコンゲルマニウム層に必要な限界の厚さ未満の所望の厚さまで、第１のゲルマニウム濃度を有するシリコンゲルマニウム層を選択的に成長させる工程、又は（ｉｉ）より大きな厚さまで、第２のゲルマニウム濃度を有するシリコンゲルマニウム層を選択的に成長させ、選択的に成長させたシリコンゲルマニウム層を緩和を伴わずに濃縮して、二軸性圧縮歪み層を得る工程のうちの一方と、第１のゲルマニウム濃度は第２のゲルマニウム濃度より高いことと、を含む請求項５に記載の方法。
【請求項７】
二軸性圧縮歪みシリコンゲルマニウム層の上に重なるシリコンキャップ層を選択的に成長させる工程と、シリコンキャップ層は歪んでいないことと、を含む請求項５に記載の方法。
【請求項８】
ＮＭＯＳ領域の窒化物層を除去する工程と、
ＮＭＯＳ領域の保護層を除去する工程と、
それぞれＮＭＯＳ領域及びＰＭＯＳ領域にＮＭＯＳ及びＰＭＯＳデバイス構造を形成する工程と、を含む請求項５に記載の方法。
【請求項９】
ＮＭＯＳ領域の窒化物層を除去する工程と、
ＮＭＯＳ領域の保護層を除去する工程と、
ＰＭＯＳ領域の二軸性圧縮歪みシリコンゲルマニウム層の上に重なり、ＮＭＯＳ領域の半導体層の上に重なるシリコンキャップ層を選択的に成長させる工程と、ＰＭＯＳ領域の二軸性圧縮歪みシリコンゲルマニウム層の上に重なるシリコンキャップ層は第１のレベルの二軸性引張歪みを有することと、ＮＭＯＳ領域の半導体層の上に重なるシリコンキャップ層は第２のレベルの二軸性引張歪みを有することと、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きいことと、を含む請求項５に記載の方法。
【請求項１０】
ＮＭＯＳ領域にＮＭＯＳデバイス構造を形成する工程と、
ＰＭＯＳ領域にＰＭＯＳデバイス構造を形成する工程と、
ＮＭＯＳ及びＰＭＯＳデバイス性能において同時の向上を達成することと、を含む請求項９に記載の方法。
【請求項１１】
半導体層は、（ｉ）二軸性引張歪みシリコン、（ｉｉ）緩和シリコンゲルマニウム、（ｉｉｉ）部分緩和シリコンゲルマニウム、及び（ｉｖ）シリコンの上に重なる圧縮歪みシリコンゲルマニウムからなる群から選択されるものを含む請求項１に記載の方法。
【請求項１２】
ＰＭＯＳ領域の窒化物層と、トレンチ分離の一部との上に重なるハードマスクを形成するＰＭＯＳハードマスク形成工程と、
ＮＭＯＳ領域の窒化物層を除去し、ＮＭＯＳ領域において下にある保護層を露出する工程と、ＮＭＯＳ領域の窒化物層の除去中、ハードマスクはＰＭＯＳ領域の窒化物層の除去を防止することと、を含む請求項２に記載の方法。
【請求項１３】
ＰＭＯＳハードマスク形成工程は、
（ｉ）ＮＭＯＳ領域の窒化物層、（ｉｉ）トレンチ分離、及び（ｉｉｉ）ＰＭＯＳ領域の窒化物層の上に重なるハードマスクを形成する工程と、
ハードマスクをパターン形成及びエッチングし、ＮＭＯＳ領域の窒化物層と、ＮＭＯＳ領域に隣接するトレンチ分離の一部との上のハードマスクを除去する工程と、を含む請求項１２に記載の方法。
【請求項１４】
（ｉ）ＰＭＯＳ領域の窒化物層と、トレンチ分離の一部との上に重なるハードマスク、及び（ｉｉ）ＮＭＯＳ領域の半導体層の上に重なる保護層を同時に除去する工程と、
濃縮によってＮＭＯＳ領域の半導体層を緩和させ、ＮＭＯＳ領域に緩和半導体層を形成する工程と、ＮＭＯＳ領域の半導体層の緩和中、ＰＭＯＳ領域の窒化物層はＰＭＯＳ領域において下にある半導体層を保護するためのマスクとして働くことと、を含む請求項１２に記載の方法。
【請求項１５】
半導体層は部分緩和シリコンゲルマニウム層を含むことと、ＮＭＯＳ領域の緩和半導体層は緩和シリコンゲルマニウム層を含むことと、緩和シリコンゲルマニウム層はＮＭＯＳ領域の部分緩和シリコンゲルマニウム層より緩和されていることと、を含む請求項１４に記載の方法。
【請求項１６】
半導体層はシリコン層の上に重なる圧縮歪みシリコンゲルマニウム層を含むことと、濃縮によってＮＭＯＳ領域の半導体層を緩和させる工程は、圧縮歪みシリコンゲルマニウム層を下にあるシリコン層と融合することによって形成される緩和シリコンゲルマニウムリッチ層を提供することと、緩和シリコンゲルマニウムリッチ層はＮＭＯＳ領域の初期の半導体層より緩和されていることと、を含む請求項１４に記載の方法。
【請求項１７】
ＰＭＯＳ領域の窒化物層を除去する工程と、
ＰＭＯＳ領域の保護層を除去する工程と、
ＰＭＯＳ領域の半導体層の上に重なり、ＮＭＯＳ領域の緩和半導体層の上に重なる随意のシリコンキャップ層を選択的に成長させる工程と、ＰＭＯＳ領域の半導体層の上に重なるシリコンキャップ層は第１のレベルの二軸性引張歪みを有することと、ＮＭＯＳ領域の緩和半導体層の上に重なるシリコンキャップ層は第２のレベルの二軸性引張歪みを有することと、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きいことと、を含む請求項１４に記載の方法。
【請求項１８】
ＮＭＯＳ領域において緩和シリコンゲルマニウムリッチ層の上方にシリコンキャップ層を形成する工程と、
ＰＭＯＳ領域の窒化物層を除去する工程と、
ＰＭＯＳ領域の保護層を除去する工程と、
ＰＭＯＳ領域の半導体層の上に重なり、ＮＭＯＳ領域のシリコンキャップ層の上に重なる随意のシリコンキャップ層を選択的に成長させる工程と、ＰＭＯＳ領域の半導体層の上に重なる随意のシリコンキャップ層は第１のレベルの二軸性引張歪みを有することと、ＮＭＯＳ領域のシリコンキャップ層の上に重なる随意のシリコンキャップ層は第２のレベルの二軸性引張歪みを有することと、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きいことと、を含む請求項１４に記載の方法。
【請求項１９】
ＰＭＯＳ領域の窒化物層を除去する工程と、
ＰＭＯＳ領域の保護層を除去する工程と、
ＰＭＯＳ領域の半導体層の上に二軸性圧縮歪みシリコンゲルマニウム層を選択的に堆積する工程と、を含む請求項１４に記載の方法。
【請求項２０】
ＰＭＯＳ領域の二軸性圧縮歪みシリコンゲルマニウム層の上に重なり、ＮＭＯＳ領域の緩和半導体層の上に重なるシリコンキャップ層を選択的に成長させる工程と、ＰＭＯＳ領域の二軸性圧縮歪みシリコンゲルマニウム層の上に重なるシリコンキャップ層は第１のレベルの二軸性引張歪みを有することと、ＮＭＯＳ領域の緩和半導体層の上に重なるシリコンキャップ層は第２のレベルの二軸性引張歪みを有することと、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きいことと、を含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体デバイス製造に関する。より詳細には、本開示はデュアル歪みチャネル半導体デバイス及びそれを製造するための方法に関する。
【背景技術】
【０００２】
ＮＭＯＳ及びＰＭＯＳデバイスをトレンチ分離と統合することは難題である。この統合の最終的な結果は、ＮＭＯＳチャネルに用いられる二軸性引張歪みＳｉ及びＰＭＯＳチャネルに用いられる二軸性圧縮ＳｉＧｅである。通常、出発原料は歪みＳｉ又は圧縮ＳｉＧｅのいずれかを有するので、ＮＭＯＳ又はＰＭＯＳの向上は別々に起こる。さらに、トレンチ分離モジュールには、それぞれのチャネルにおける引張又は圧縮歪みの程度に有害となり得る高温の工程が含まれる。
【０００３】
ＰＭＯＳ又はＮＭＯＳのいずれかのみの性能を向上させる従来の方法は知られているが、過度な高引張歪みを除き、ＮＭＯＳ及びＰＭＯＳデバイス両方の同時の向上に対処する方法は知られていない。あるデュアルチャネル手法では、ＳｉＧｅバッファ層が用いられるが、しかしながら、そうした手法はシリコン・オン・インシュレータ（ＳＯＩ）に対するデュアルチャネルの解決策ではない。別の手法では、基板上に引張チャネル及び圧縮チャネルを得るには、ウェハボンディングが必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、当該技術分野におけるこの問題を克服するために、改良された半導体デバイス製造方法を提供することが所望される。
【課題を解決するための手段】
【０００５】
本開示の実施形態は、ＮＭＯＳ及びＰＭＯＳデバイスの性能向上を達成するために、二軸性引張Ｓｉ及び二軸性圧縮ＳｉＧｅをトレンチ分離と統合することに関する。本発明の実施形態によるＮＭＯＳ及びＰＭＯＳとトレンチ分離との統合は、ＮＭＯＳ及びＰＭＯＳデバイス性能の両方における同時の向上を達成する。さらに、本開示の実施形態は、ウェハボンディングなしで二軸性引張・圧縮ＮＭＯＳ及びＰＭＯＳチャネルを達成する。
【０００６】
一実施形態では、方法は二軸性圧縮される低Ｇｅ含量ＳｉＧｅ膜を有するＳＯＩウエハから開始する。最初にトレンチ分離が形成される。ここで、トレンチ分離はＮＭＯＳ活性領域からＰＭＯＳ活性領域を分離する。ＰＭＯＳ活性領域をマスクする（例えば、ＰＭＯＳ活性領域はパッド酸化物上に窒化物を有する）ことによって、パッド酸化物を有する又は有しないＮＭＯＳ領域に対してのみ、緩和を伴う濃縮が行われ得る。濃縮は、緩和されたＳｉＧｅリッチ膜を提供する。酸化物はエッチングされ、二軸性引張歪みＳｉチャネルを形成するためにＳｉキャップが選択的に成長され得るか、或いはＰＭＯＳチャネルの形成後までＳｉキャップ堆積が遅延され得る。例えば、濃縮工程後、リッチＳｉＧｅはマスクされ、窒化物がＰＭＯＳ活性領域からエッチングされ得る。ここで、ＳｉＧｅをさらにリッチにし、圧縮されたチャネルを提供するために、緩和を伴わない濃縮が再び行われるか、或いはＰＭＯＳチャネルを形成するために、ＳｉＧｅの頂部上に選択的に二軸性圧縮ＳｉＧｅが堆積され得る。続いて、緩和されたリッチＳｉＧｅの頂部上の活性ＮＭＯＳ領域に歪みＳｉチャネルを形成するために、全てのマスキングが除去され、ブランケットＳｉ膜が堆積され得る。また、ＳｉはＰＭＯＳ活性領域の二軸性圧縮ＳｉＧｅチャネルを単にキャップし得る。さらに、次いでウエハは標準的なＣＭＯＳプロセスによって加工され得る。
【０００７】
本開示の実施形態は、次に限定されないが、二軸性の歪みＳｉ・オン・インシュレータ（ＳＳＯＩ）又は部分緩和ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）を含む、異なる出発原料に対し適用され得る。ＳＳＯＩの場合、開始時の基板は既にＮＭＯＳ用の二軸性引張歪みＳｉチャネルを有するので、ＰＭＯＳチャネルを形成するために圧縮ＳｉＧｅの選択的堆積が行われ得る。ＳＧＯＩの場合、開始時の基板は、より圧縮されたＰＭＯＳチャネルのための濃縮によってさらにリッチにされ得る部分緩和ＳｉＧｅチャネルか、若しくはＮＭＯＳチャネルを形成するために後酸化アニールによってさらに緩和され得る部分緩和チャネル、又はその両方を有し得る。これに代えて、ＳＧＯＩの開始時の基板は完全圧縮ＳｉＧｅチャネルを有し得る。
【発明を実施するための最良の形態】
【０００８】
図１〜１０は、本開示の一実施形態によるデュアル二軸性歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図である。ここで図１を参照すると、デュアル二軸性歪みチャネルＣＭＯＳデバイス１０は、始めに基板１２から形成される。基板１２は、埋込酸化物（ＢＯＸ）層１４と、ＢＯＸ層１４の上に重なる二軸性引張歪みシリコン層１６とを有する。これに代えて、デバイス１０の形成は二軸性引張歪みシリコン・オン・インシュレータ（ＳＳＯＩ）ウエハから開始することが可能である。図２では、二軸性引張歪みシリコン層１６上に保護層１８が形成される。続いて、保護層１８上に窒化物層２０が形成される。保護層１８は、例えば、二軸性引張歪みシリコン層１６上に堆積された酸化物を含む。また、下にある二軸性引張歪みシリコン層１６を上に重なる窒化物層２０から保護するために、保護層１８は他の適切な層を含んでもよい。
【０００９】
一実施形態では、ＢＯＸ層１４は２００ナノメートル（２０００オングストローム）未満程度の厚さを有し、二軸性引張歪みシリコン層１６は１００ナノメートル（１０００オングストローム）未満程度の厚さを有し、保護層１８は１０ナノメートル（１００オングストローム）程度の厚さを有し、窒化物層２０は１２０ナノメートル（１２００オングストローム）程度の厚さを有する。
【００１０】
ここで図３を参照すると、層２０，１８，１６にトレンチ開口部２２が形成される。ここで、トレンチ開口部の底部はＢＯＸ層１４で停止する。トレンチ開口部２２の形成は、当該技術分野において知られている任意の適切なエッチング手法を用いて行われ得る。トレンチ開口部２２の形成に続いて、図４に示すように、シャロートレンチ分離２４を形成するために、トレンチ開口部にトレンチ充填材料が充填される。トレンチ充填は、ブランケット酸化物堆積と、それに続く化学機械研磨（ＣＭＰ）による平坦化とを用いて行われ得る。ＣＭＰ平坦化に続いて、窒化物２０及びシャロートレンチ分離２４の上に１０ナノメートル（１００オングストローム）程度の薄い酸化物層２１（図４）が形成される。本明細書において以下にさらに記載するように、酸化物層２１は、ＣＭＰ後、ＰＭＯＳ領域の上に重なる窒化物層２０のエッチング用のハードマスクを提供する。
【００１１】
ここで図５を参照すると、フォトレジストマスク２６は、フォトレジストマスク２６がデバイス１０のＮＭＯＳ領域の上に重なるとともにＰＭＯＳ領域を覆わずにいるように、パターン形成され、エッチングされる。デバイスのＰＭＯＳ領域の上に重なる窒化物層２０を露出するように、適切なエッチング化学によって、酸化物層２１のうちのＰＭＯＳ領域の上に重なる部分が除去される。酸化物層２１のうちのＰＭＯＳ領域の上に重なる部分の除去中、例えば、図５に示すように、シャロートレンチ分離領域２４のトレンチ充填材料の一部も除去される。
【００１２】
次いで、適切な手法を用いてマスク２６が除去される。マスク２６の除去に続いて、図６に示すように、デバイス１０のＰＭＯＳ領域の上に重なる窒化物層２０が除去される。ＰＭＯＳ領域の上に重なる窒化物層２０の除去は、任意の適切な手法によって行われ得る。
【００１３】
窒化物層２０の除去に続いて、この方法は、酸化物２１の残りの部分と、デバイス１０のＰＭＯＳ領域の上に重なる酸化物層１８とを同時に除去する工程を含む。酸化物層２１の残りの部分と、ＰＭＯＳ領域の上に重なる酸化物層１８との除去中、例えば、図７に示すように、シャロートレンチ分離領域２４のトレンチ充填材料のさらに一部も除去される。
【００１４】
ここで図８を参照すると、ＰＭＯＳ領域の上に重なる酸化物層１８の除去に続いて、ＳｉＧｅ層２８が選択的に成長させられる。ＳｉＧｅ層２８は二軸性圧縮歪みＳｉＧｅ層であり、二軸性圧縮歪み層を残すのに必要な限界の厚さ未満の厚さを有する。ＳｉＧｅ層２８の成長に続いて、ＳｉＧｅ層２８の上方にシリコンキャップ層３０が選択的に成長させられる。シリコンキャップ層３０は歪んでいない。シリコンキャップ層３０は、１０ナノメートル（１００オングストローム）未満程度の厚さを有する。
【００１５】
一実施形態では、シリコンキャップ層３０の存在は随意である。代替の一実施形態では、ＳｉＧｅ層２８はより厚く成長させられて、より高いゲルマニウム濃度を有するＳｉＧｅ層と比較して、より低いゲルマニウム濃度を有することが可能である。次いで、より低いゲルマニウム濃度を有するより厚いＳｉＧｅ層は、ＰＭＯＳ性能を向上させるのに最適な歪みを有する二軸性圧縮ＳｉＧｅ層を得るために、緩和なしで濃縮され得る。
【００１６】
ＳｉＧｅ層２８及びシリコンキャップ層３０の選択成長中、窒化物層２０はマスクとして働き、下にあるＮＭＯＳ領域に対する保護を提供する。加えて、本明細書に示すさらなる処理中、シリコンキャップ層３０は下にあるＳｉＧｅ層２８に保護を提供する。
【００１７】
ＰＭＯＳ領域における層２８，３０の形成に続いて、ＮＭＯＳ領域の上に重なる窒化物層２０は適切な手法によって除去される。窒化物層２０の除去に続いて、例えば、エッチングによって、ＮＭＯＳ領域の酸化物層１８が除去される。酸化物層１８の除去中、例えば、図９に示すように、シャロートレンチ分離２４のさらなる部分が除去される。次いで、それぞれＮＭＯＳ領域及びＰＭＯＳ領域において、同時に又は別々にＮＭＯＳ及びＰＭＯＳデバイス構造を形成するために、図９に示す構造が用いられ得る。したがって、ＮＭＯＳ及びＰＭＯＳデバイス構造の両方に対し同時の性能向上を可能とする方法が提供される。
【００１８】
ここで図１０を参照すると、標準的なＣＭＯＳ加工手法を用いて、それぞれＮＭＯＳ領域及びＰＭＯＳ領域において、同時に又は別々に、ＮＭＯＳ及びＰＭＯＳデバイス構造４０，６０がそれぞれ形成され得る。ＮＭＯＳデバイス構造４０は、ゲート誘電体４２、ゲート電極４４、ソース／ドレイン拡張領域４６、サイドウォールスペーサ４８、及びソース／ドレイン注入領域５０を備えることが可能である。ＮＭＯＳデバイス構造４０は、参照符号５２によって示すデバイスチャンネル領域を有する。ＰＭＯＳデバイス構造６０は、ゲート誘電体６２、ゲート電極６４、ソース／ドレイン拡張領域６６、サイドウォールスペーサ６８、及びソース／ドレイン注入領域７０を備えることが可能である。ＰＭＯＳデバイス構造６０は、参照符号７２によって示すデバイスチャンネル領域を有する。トレンチ分離２４は、ＮＭＯＳデバイス４０をＰＭＯＳデバイス６０から隔て、分離している。
【００１９】
図１１〜１７は、本開示の別の実施形態によるデュアル二軸性歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図である。ここで図１１を参照すると、別の実施形態では、デュアル二軸性歪みチャネルＣＭＯＳデバイス８０は、始めに基板８２から形成される。基板８２は、埋込酸化物（ＢＯＸ）層８４と、ＢＯＸ層８４の上に重なる部分緩和シリコンゲルマニウム（ｒ−ＳｉＧｅ）層８６とを有する。一実施形態では、部分緩和シリコンゲルマニウム層は、例えば、Ｓｉ１−ｙＧｅｙを含む。ここで、ｙは、ほぼ２０パーセント（２０％）である。これに代えて、デバイス８０の形成は緩和シリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）ウエハから開始することもできる。ｒ−ＳｉＧｅ層８６上に保護層８８が形成される。続いて、保護層８８上に窒化物層９０が形成される。保護層８８は、例えば、ｒ−ＳｉＧｅ層８６上に堆積された酸化物を含む。また、下にあるｒ−ＳｉＧｅ層８６を上に重なる窒化物層９０から保護するために、保護層８８は他の適切な層を含んでもよい。
【００２０】
一実施形態では、ＢＯＸ層８４は２００ナノメートル（２０００オングストローム）未満程度の厚さを有し、ｒ−ＳｉＧｅ層８６は１００ナノメートル（１０００オングストローム）未満程度の厚さを有し、保護層８８は１０ナノメートル（１００オングストローム）程度の厚さを有し、窒化物層９０は１２０ナノメートル（１２００オングストローム）程度の厚さを有する。
【００２１】
さらに図１１を参照すると、層９０，８８，８６にトレンチ開口部（矢印９２によって示す領域）が形成される。ここで、トレンチ開口部の底部はＢＯＸ層８４で停止する。トレンチ開口部９２の形成は、当該技術分野において知られている任意の適切なエッチング手法を用いて行われ得る。トレンチ開口部９２の形成に続いて、シャロートレンチ分離９４を形成するために、トレンチ開口部にトレンチ充填材料が充填される。トレンチ充填は、ブランケット酸化物堆積と、それに続く化学機械研磨（ＣＭＰ）による平坦化とを用いて行われ得る。
【００２２】
ここで図１２を参照すると、ＣＭＰ平坦化に続いて、窒化物９０（ＮＭＯＳ及びＰＭＯＳ領域の両方）及びシャロートレンチ分離９４の上に１０ナノメートル（１００オングストローム）程度の薄い酸化物層９６が形成される。本明細書において以下にさらに記載するように、酸化物層９６は、ＣＭＰ後、ＰＭＯＳ領域の上に重なる窒化物層９０のエッチング用のハードマスクを提供する。次いで、フォトレジストマスク９８がパターン形成され、エッチングされる。ここで、フォトレジストマスク９８はデバイス８０のＮＭＯＳ領域の上に重なるとともに、ＰＭＯＳ領域を覆わずにいる。デバイスのＰＭＯＳ領域の上に重なる窒化物層９０を露出するように、任意の適切なエッチング化学によって、酸化物層９６のうちのＰＭＯＳ領域の上に重なる部分が除去される。酸化物層９６のうちのＰＭＯＳ領域の上に重なる部分の除去中、例えば、図１２に示すように、シャロートレンチ分離領域９４のトレンチ充填材料の一部も除去される。
【００２３】
次いで、適切な手法を用いてマスク９８が除去される。マスク９８の除去に続いて、図１３に示すように、デバイス８０のＰＭＯＳ領域の上に重なる窒化物層９０が除去される。ＰＭＯＳ領域の上に重なる窒化物層９０の除去は、任意の適切な手法によって行われ得る。窒化物層９０の除去に続いて、この方法は、酸化物９６の残りの部分と、デバイス８０のＰＭＯＳ領域の上に重なる酸化物層８８とを除去する工程を含む。ＮＭＯＳ領域の上に重なる酸化物層９６の残りの部分と、酸化物層８８のうちのＰＭＯＳ領域の上に重なるとの除去中、例えば、図１３に示すように、シャロートレンチ分離領域９４のトレンチ充填材料のさらに一部も除去される。
【００２４】
ここで図１４を参照すると、ＰＭＯＳ領域の上に重なる酸化物層８８の除去に続いて、ＳｉＧｅ層１００が選択的に成長させられる。詳細には、層１００は二軸性の圧縮性の歪みＳｉＧｅ（ｃ−ＳｅＧｅ）層であり、歪み層を残すのに必要な限界の厚さ未満の厚さを有する。ｃ−ＳｉＧｅ層１００の成長に続いて、ｃ−ＳｉＧｅ層１００の上方にシリコンキャップ層（図示せず）が選択的に成長させられ得る。このシリコンキャップ層は、１０ナノメートル（１００オングストローム）未満程度の厚さを有する。このＳｉキャップ層は二軸性引張歪みを有する。一実施形態では、シリコンキャップ層の存在は随意である。ｃ−ＳｉＧｅ層１００（及び適用可能な場合には随意のシリコンキャップ層）の選択成長中、窒化物層９０はマスクとして働き、下にあるＮＭＯＳ領域に対する保護を提供する。
【００２５】
ＰＭＯＳ領域におけるｃ−ＳｉＧｅ層１００の形成に続いて、ＮＭＯＳ領域の上に重なる窒化物層９０の残りの部分は適切な手法によって除去される。窒化物層９０の除去に続いて、例えば、エッチングによって、ＮＭＯＳ領域の酸化物層８８が除去される。酸化物層８８の除去中、例えば、図１５に示すように、シャロートレンチ分離９４のさらなる部分が除去される。
【００２６】
酸化物層８８の除去に続いて、参照符号１０４によって示すＮＭＯＳ領域のｒ−ＳｉＧｅ層８６の上方に、また参照符号１０２によって示すＰＭＯＳ領域のｃ−ＳｉＧｅ層１００の上方に、シリコンキャップ層が選択的に成長させられる。シリコンキャップ層１０２，１０４は、二軸性引張歪みを有する。シリコンキャップ層１０２は第１のレベルの二軸性引張歪みを有し、シリコンキャップ層１０４は第２のレベルの二軸性引張歪みを有する。ここで、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きい。さらに、シリコンキャップ層１０２，１０４は、１５〜２０ナノメートル（１５０〜２００オングストローム）程度の厚さを有する。したがって、ＮＭＯＳ及びＰＭＯＳデバイス構造の両方に対し同時の性能向上が達成され得る。次いで、それぞれＮＭＯＳ領域及びＰＭＯＳ領域において、同時に又は別々にＮＭＯＳ及びＰＭＯＳデバイス構造を形成するために、図１６に示す構造が用いられる。
【００２７】
ここで図１７を参照すると、標準的なＣＭＯＳ加工手法を用いて、それぞれＮＭＯＳ領域及びＰＭＯＳ領域において、同時に又は別々に、ＮＭＯＳ及びＰＭＯＳデバイス構造１１０，１３０がそれぞれ形成され得る。ＮＭＯＳデバイス構造１１０は、ゲート誘電体１１２、ゲート電極１１４、ソース／ドレイン拡張領域１１６、サイドウォールスペーサ１１８、及びソース／ドレイン注入領域１２０を備えることが可能である。なお、ソース／ドレイン注入領域１２０はｔ−Ｓｉ層１０４及びｒ−ＳｉＧｅ層８６を通じて延びている。ＮＭＯＳデバイス構造１１０は、参照符号１２２によって示すデバイスチャンネル領域を有する。
【００２８】
ＰＭＯＳデバイス構造８０は、ゲート誘電体１３２、ゲート電極１３４、ソース／ドレイン拡張領域１３６、サイドウォールスペーサ１３８、及びソース／ドレイン注入領域１４０を備えることが可能である。なお、ソース／ドレイン注入領域１４０は、Ｓｉキャップ層１０２、ｃ−ＳｉＧｅ層１００、及びｒ−ＳｉＧｅ層８６を通じて延びている。なお、チャネル領域１４２は、Ｓｉ層１０２及びｃ−ＳｉＧｅ層１００を通じて延びている。ＰＭＯＳデバイス構造８０は、参照符号１４２によって示すデバイスチャンネル領域を有する。トレンチ分離９４は、ＮＭＯＳデバイス１１０をＰＭＯＳデバイス１３０から隔て、分離している。
【００２９】
図１８〜２１は、本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における断面図である。ここで図１８を参照すると、別の実施形態では、デュアル歪みチャネルＣＭＯＳデバイス１５０は、始めに基板１５２から形成される。基板１５２は、埋込酸化物（ＢＯＸ）層１５４と、ＢＯＸ層１５４の上に重なる部分緩和シリコンゲルマニウム層１５６とを有する。これに代えて、デバイス１５０の形成は部分緩和シリコンゲルマニウム・オン・インシュレータ（部分緩和ＳＧＯＩ）ウエハから開始することが可能である。部分緩和ＳｉＧｅ層１５６上に保護層１５８が形成される。続いて、保護層１５８上に窒化物層１６０が形成される。保護層１５８は、例えば、部分緩和ＳｉＧｅ層１５６上に堆積された酸化物を含む。また、下にある部分緩和ＳｉＧｅ層１５６を上に重なる窒化物層１６０から保護するために、保護層１５８は他の適切な層を含んでもよい。
【００３０】
一実施形態では、ＢＯＸ層１５４は２００ナノメートル（２０００オングストローム）未満程度の厚さを有し、部分緩和ＳｉＧｅ層１５６は１００ナノメートル（１０００オングストローム）未満程度の厚さを有し、保護層１５８は１０〜１５ナノメートル（１００〜１５０オングストローム）程度の厚さを有し、窒化物層１６０は１２０ナノメートル（１２００オングストローム）程度の厚さを有する。さらに、一実施形態では、部分緩和ＳｉＧｅ層１５６は、ほぼ２０パーセント（２０％）程度のＧｅ濃度を有する部分緩和ＳｉＧｅ層を含む。
【００３１】
さらに図１８を参照すると、層１６０，１５８，１５６にトレンチ開口部（図示せず）が形成される。ここで、トレンチ開口部の底部はＢＯＸ層１５４で停止する。トレンチ開口部の形成は、当該技術分野において知られている任意の適切なエッチング手法を用いて行われ得る。トレンチ開口部の形成に続いて、シャロートレンチ分離１６２を形成するために、トレンチ開口部にトレンチ充填材料が充填される。トレンチ充填は、ブランケット酸化物堆積と、それに続く化学機械研磨（ＣＭＰ）による平坦化とを用いて行われ得る。
【００３２】
ＣＭＰ平坦化に続いて、窒化物１６０（ＮＭＯＳ及びＰＭＯＳ領域の両方）及びシャロートレンチ分離１６２の上に１０〜１５ナノメートル（１００〜１５０オングストローム）程度の薄い酸化物層１６４が形成される。本明細書において以下にさらに記載するように、酸化物層１６４は、ＣＭＰ後、ＮＭＯＳ領域の上に重なる窒化物層１６０のエッチング用のハードマスクを提供する。次いで、フォトレジストマスク１６５がパターン形成され、エッチングされる。ここで、フォトレジストマスク１６５はデバイス８０のＰＭＯＳ領域の上に重なるとともに、ＮＭＯＳ領域を覆わずにいる。
【００３３】
次いで、デバイスのＮＭＯＳ領域の上に重なる窒化物層１６０を露出するように、任意の適切なエッチング化学によって、酸化物層１６４のうちのＮＭＯＳ領域の上に重なる部分が除去される。酸化物層１６４のうちのＮＭＯＳ領域の上に重なる部分の除去中、シャロートレンチ分離領域１６２のトレンチ充填材料の一部も除去される。次いで、適切な手法を用いてマスク１６５が除去される。マスク１６５の除去に続いて、デバイス１５０のＮＭＯＳ領域の上に重なる窒化物層１６０が除去される。ＮＭＯＳ領域の上に重なる窒化物層１６０の除去は、任意の適切な手法によって行われ得る。窒化物層１６０の除去に続いて、この方法は、酸化物１６４の残りの部分と、デバイス１５０のＮＭＯＳ領域の上に重なる酸化物層１５８とを除去する工程を含む。酸化物層１６４の残りの部分と、ＮＭＯＳ領域の上に重なる酸化物層１５８との除去中、例えば、図１９に示すように、シャロートレンチ分離領域１６２のトレンチ充填材料のさらに一部も除去される。
【００３４】
ここで図１９，２０を参照すると、ＮＭＯＳ領域の露出した部分緩和ＳｉＧｅ層１５６（図１９）は、濃縮によって処理される。濃縮によって、緩和ＳｉＧｅリッチ層１５７（図２０）や、ＮＭＯＳ領域の上に重なる酸化物層１６６の成長が提供される。詳細には、層１５７は、約３０ナノメートル（３００オングストローム）程度の厚さを有する緩和ＳｉＧｅリッチ層である。一実施形態では、酸化物層１６６は１５０〜２００ナノメートル（１５００〜２０００オングストローム）程度の厚さを有する。緩和ＳｉＧｅリッチ層１５７の濃縮及び形成中、窒化物層１６０はマスクとして働き、下にあるＰＭＯＳ領域に対する保護を提供する。
【００３５】
ＮＭＯＳ領域における緩和ＳｉＧｅリッチ層１５７の形成に続いて、ＰＭＯＳ領域の上に重なる窒化物層１６０は適切な手法によって除去される。窒化物層１６０の除去に続いて、この方法は、酸化物１５８の残りの部分と、デバイス１５０のＮＭＯＳ領域の上に重なる酸化物層１６０とを除去する工程を含む。酸化物層１５８の残りの部分と、ＮＭＯＳ領域の上に重なる酸化物層１６６との除去中、例えば、図２１に示すように、シャロートレンチ分離領域１６２のトレンチ充填材料の一部も除去される。
【００３６】
酸化物層１５８及び層１６６の除去に続いて、参照符号１７０によって示すＮＭＯＳ領域の緩和ＳｉＧｅリッチ層１５７の上方に、また参照符号１６８によって示すＰＭＯＳ領域の部分緩和ＳｉＧｅ層１５６の上方に、シリコンキャップ層が選択的に成長させられる。シリコンキャップ層１６８，１７０は、二軸性引張歪みを有する。シリコンキャップ層１６８は第１のレベルの二軸性引張歪みを有し、シリコンキャップ層１７０は第２のレベルの二軸性引張歪みを有する。ここで、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きい。さらに、シリコンキャップ層１６８，１７０は、１５〜２０ナノメートル（１５０〜２００オングストローム）程度の厚さを有する。したがって、ＮＭＯＳ及びＰＭＯＳデバイス構造の両方に対し同時の性能向上の加工を可能とする別の実施形態が提供される。
【００３７】
次いで、図１０，１７に関して上述において説明したのと同様に、それぞれＮＭＯＳ領域及びＰＭＯＳ領域において、同時に又は別々にＮＭＯＳ及びＰＭＯＳデバイス構造を形成するために、図２１に示す構造が用いられる。それぞれＮＭＯＳ領域及びＰＭＯＳ領域におけるＮＭＯＳ及びＰＭＯＳデバイス構造の形成は、標準的なＣＭＯＳ加工手法を用いて達成され得る。このＮＭＯＳデバイス構造は、ｔ−Ｓｉ層１７０及びｒ−ＳｉＧｅ層１５７を通じて延びるソース／ドレイン注入領域を有する。また、このＮＭＯＳデバイス構造は、ｔ−Ｓｉ層１７０を通じて延びるデバイスチャンネル領域を有する。このＰＭＯＳデバイス構造は、ｔ−Ｓｉ層１６８及び部分緩和ＳｉＧｅ層１５６を通じて延びるソース／ドレイン注入領域を有する。加えて、このＰＭＯＳデバイス構造は、ｔ−Ｓｉ層１６８及び部分緩和ＳｉＧｅ層１５６を通じて延びるチャンネル領域を有する。トレンチ分離１６３は、ＮＭＯＳデバイスをＰＭＯＳデバイスから隔て、分離している。
【００３８】
図２２〜２６は、本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における断面図である。ここで図２２を参照すると、さらに別の実施形態では、デュアル歪みチャネルＣＭＯＳデバイス２００は、始めに基板２０２から形成される。基板２０２は、埋込酸化物（ＢＯＸ）層２０４と、ＢＯＸ層２０４の上に重なるシリコン層２０６と、圧縮歪みシリコンゲルマニウム（ｃ−ＳｉＧｅ）層２０８とを有する。これに代えて、デバイス２００の形成はシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）ウエハ又は低Ｇｅ含量ＳｉＧｅ膜（Ｓｉ１−ｘＧｅｘ，０＜ｘ＜１５％）を有するＳＯＩウエハから開始することが可能である。ｃ−ＳｉＧｅ層２０８上に保護層２１０が形成される。続いて、保護層２１０上に窒化物層２１２が形成される。保護層２１０は、例えば、ｃ−ＳｉＧｅ層２０８上に堆積された酸化物を含む。また、下にあるｃ−ＳｉＧｅ層２０８を上に重なる窒化物層２１２から保護するために、保護層２１０は他の適切な層を含んでもよい。
【００３９】
一実施形態では、ＢＯＸ層２０４は２００ナノメートル（２０００オングストローム）未満程度の厚さを有し、Ｓｉ層２０６は２５ナノメートル（２５０オングストローム）未満程度の厚さを有し、ｃ−ＳｉＧｅ層２０８は１００ナノメートル（１０００オングストローム）未満程度の厚さを有し、保護層２１０は１０〜１５ナノメートル（１００〜１５０オングストローム）程度の厚さを有し、窒化物層１６０は１２０ナノメートル（１２００オングストローム）程度の厚さを有する。さらに、一実施形態では、ｃ−ＳｉＧｅ層２０８は、ほぼ１５パーセント（１５％）程度のＧｅ濃度を有する圧縮歪みＳｉＧｅ層を含む。
【００４０】
さらに図２２を参照すると、層２１２，２１０，２０８，２０６にトレンチ開口部（図示せず）が形成される。ここで、トレンチ開口部の底部はＢＯＸ層２０４で停止する。トレンチ開口部の形成は、当該技術分野において知られている任意の適切なエッチング手法を用いて行われ得る。トレンチ開口部の形成に続いて、シャロートレンチ分離２１４を形成するために、トレンチ開口部にトレンチ充填材料が充填される。トレンチ充填は、ブランケット酸化物堆積と、それに続く化学機械研磨（ＣＭＰ）による平坦化とを用いて行われ得る。
【００４１】
ＣＭＰ平坦化に続いて、窒化物２１２（ＮＭＯＳ及びＰＭＯＳ領域の両方）及びシャロートレンチ分離２１４の上に１０〜１５ナノメートル（１００〜１５０オングストローム）程度の薄い酸化物層２１６が形成される。本明細書において以下にさらに記載するように、酸化物層２１６は、ＣＭＰ後、ＮＭＯＳ領域の上に重なる窒化物層２１２のエッチング用のハードマスクを提供する。次いで、フォトレジストマスク２１８がパターン形成され、エッチングされる。ここで、フォトレジストマスク２１８はデバイス２００のＰＭＯＳ領域の上に重なるとともに、ＮＭＯＳ領域を覆わずにいる。
【００４２】
次いで、デバイスのＮＭＯＳ領域の上に重なる窒化物層２１２を露出するように、任意の適切なエッチング化学によって、酸化物層２１６のうちのＮＭＯＳ領域の上に重なる部分が除去される。酸化物層２１６のうちのＮＭＯＳ領域の上に重なる部分の除去中、シャロートレンチ分離領域２１４のトレンチ充填材料の一部も除去される。次いで、適切な手法を用いてマスク２１８が除去される。マスク２１８の除去に続いて、デバイス２００のＮＭＯＳ領域の上に重なる窒化物層２１２が除去される。ＮＭＯＳ領域の上に重なる窒化物層２１２の除去は、任意の適切な手法によって行われ得る。窒化物層２１２の除去に続いて、この方法は、酸化物２１６の残りの部分と、デバイス２００のＮＭＯＳ領域の上に重なる酸化物層２１０とを除去する工程を含む。酸化物層２１６の残りの部分と、ＮＭＯＳ領域の上に重なる酸化物層２１０との除去中、例えば、図２３に示すように、シャロートレンチ分離領域２１６のトレンチ充填材料のさらに一部も除去される。
【００４３】
ここで図２３，２４を参照すると、ＮＭＯＳ領域の露出したｃ−ＳｉＧｅ層２０８（図２３）は、濃縮によって処理される。濃縮によって、層２０６，２０８の融合により形成される緩和ＳｉＧｅリッチ層２２２（図２４）や、ＮＭＯＳ領域の上に重なる酸化物層２２０の成長が提供される。詳細には、層２２２は、約３０ナノメートル（３００オングストローム）程度の厚さを有する緩和ＳｉＧｅリッチ層である。一実施形態では、酸化物層２２０は６０ナノメートル（６００オングストローム）程度の厚さを有する。緩和ＳｉＧｅリッチ層２２２の濃縮及び形成中、ＰＭＯＳ領域の上に重なる窒化物層２１２はマスクとして働き、下にあるＰＭＯＳ領域に対する保護を提供する。
【００４４】
ＮＭＯＳ領域における緩和ＳｉＧｅリッチ層２２２の形成に続いて、酸化物層２２０は除去される。ＮＭＯＳ領域の上に重なる酸化物層２２０の除去中、例えば、図２５に示すように、シャロートレンチ分離領域２１４のトレンチ充填材料のさらなる部分も除去される。なお、任意の望ましくないアンダーエッチ条件、例えば、ＰＭＯＳ領域の上に重なる層２１０に対する望ましくないアンダーエッチ条件を防止するために、図２５において、ＰＭＯＳ領域側のシャロートレンチ分離２１４の残りの部分は酸化物２１０よりわずかに高い。酸化物層２２０の除去に続いて、参照符号２２４によって示すＮＭＯＳ領域の緩和ＳｉＧｅリッチ層２２２の上方に、シリコンキャップ層が選択的に成長させられる。シリコンキャップ層２２４は、１５〜２０ナノメートル（１５０〜２００オングストローム）程度の厚さを有する。
【００４５】
シリコンキャップ層２２４の成長に続いて、ＰＭＯＳ領域の上に重なる窒化物層２１２は適切な手法によって除去される。窒化物層２１２の除去に続いて、この方法は、デバイス２００のＰＭＯＳ領域の上に重なる酸化物層２１０の残りの部分を除去する工程を含む。酸化物層２１０の残りの部分の除去中、例えば、図２６に示すように、シャロートレンチ分離領域２１４のトレンチ充填材料のさらなる部分も除去される。
【００４６】
酸化物層２１０の除去に続いて、参照符号２２６によって示すＮＭＯＳ領域のシリコンキャップ層２２４の上方に、また参照符号２２８によって示すＰＭＯＳ領域のｃ−ＳｉＧｅ層２０８の上方に、随意のシリコンキャップ層が選択的に成長させられる。シリコンキャップ層２２６，２２８は、二軸性引張歪みを有する。シリコンキャップ層２２８は第１のレベルの二軸性引張歪みを有し、シリコンキャップ層２２６は第２のレベルの二軸性引張歪みを有する。ここで、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きい。さらに、シリコンキャップ層２２６，２２８は、５ナノメートル（５０オングストローム）程度の厚さを有する。したがって、ＮＭＯＳ及びＰＭＯＳデバイス構造の両方に対し同時の性能向上の加工を可能とする別の実施形態が提供される。
【００４７】
次いで、図１０，１７に関して上述において説明したのと同様に、それぞれＮＭＯＳ領域及びＰＭＯＳ領域において、同時に又は別々にＮＭＯＳ及びＰＭＯＳデバイス構造を形成するために、図２６に示す構造が用いられる。それぞれＮＭＯＳ領域及びＰＭＯＳ領域におけるＮＭＯＳ及びＰＭＯＳデバイス構造の形成は、標準的なＣＭＯＳ加工手法を用いて達成され得る。このＮＭＯＳデバイス構造は、Ｓｉキャップ層２２６、ｔ−Ｓｉ層２２４、及びｒ−ＳｉＧｅ層２２２を通じて延びるソース／ドレイン注入領域を有する。また、このＮＭＯＳデバイス構造は、Ｓｉキャップ層２２６及びｔ−Ｓｉ層２２４を通じて延びるデバイスチャンネル領域を有する。このＰＭＯＳデバイス構造は、Ｓｉキャップ層２２８、ｃ−ＳｉＧｅ層２０８、及びＳｉ層２０６を通じて延びるソース／ドレイン注入領域を有する。加えて、このＰＭＯＳデバイス構造は、二軸性引張Ｓｉ層２２８及びｃ−ＳｉＧｅ層２０８並びにＳｉ層２０６を通じて延びるチャンネル領域を有する。トレンチ分離２１４は、ＮＭＯＳデバイスをＰＭＯＳデバイスから隔て、分離している。
【００４８】
図２７〜２８は、本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における断面図である。図２４の構造を再び参照し、酸化物２２０を除去することによってこの方法を進行するのではなく、別の実施形態では、ＮＭＯＳ領域における緩和ＳｉＧｅリッチ層２２２の形成に続いて、ＰＭＯＳ領域の上に重なる窒化物層２１２が適切な手法によって除去される。窒化物層２１２の除去に続いて、この方法は、デバイス２００のＰＭＯＳ領域の上に重なる酸化物層２１０の残りの部分を除去する工程を含む。酸化物層２１０の残りの部分の除去中、例えば、図２７に示すように、酸化物層２２０の一部の除去に加え、シャロートレンチ分離領域２１４のトレンチ充填材料の一部も除去される。酸化物層２１０の除去に続いて、ＰＭＯＳ領域におけるｃ−ＳｉＧｅ層２０８上に、二軸性圧縮歪みＳｉＧｅ層２３０が選択的に堆積される。圧縮歪みＳｉＧｅ層２３０は、１５〜２０ナノメートル（１５０〜２００オングストローム）程度の厚さを有する。
【００４９】
ｃ−ＳｉＧｅ層２３０の堆積に続いて、この方法は、デバイス２００のＮＭＯＳ領域の上に重なる酸化物層２２０の残りの部分を除去する工程を含む。酸化物層２２０の残りの部分の除去中、例えば、図２８に示すように、シャロートレンチ分離領域２１４のトレンチ充填材料のさらなる部分も除去される。トレンチ分離領域の残りの部分は、参照符号２１５によって示される。
【００５０】
酸化物層２２０の除去に続いて、参照符号２３４によって示すＮＭＯＳ領域の緩和ＳｉＧｅリッチ層２２２の上方に、また参照符号２３２によって示すＰＭＯＳ領域の部分緩和ＳｉＧｅ層２３０、層２０８、及び層２０６の上方に、シリコンキャップ層が選択的に成長させられる。シリコンキャップ層２３２，２３４は、二軸性引張歪みを有する。シリコンキャップ層２３２は第１のレベルの二軸性引張歪みを有し、シリコンキャップ層２３４は第２のレベルの二軸性引張歪みを有する。ここで、第２のレベルの二軸性引張歪みは第１のレベルの二軸性引張歪みより大きい。さらに、シリコンキャップ層２３２，２３４は、５ナノメートル（５０オングストローム）程度の厚さを有する。したがって、ＮＭＯＳ及びＰＭＯＳデバイス構造の両方に対し同時の性能向上の加工を可能とするさらに別の実施形態が提供される。
【００５１】
次いで、図１０，１７に関して上述において説明したのと同様に、それぞれＮＭＯＳ領域及びＰＭＯＳ領域において、同時に又は別々にＮＭＯＳ及びＰＭＯＳデバイス構造を形成するために、図２８に示す構造が用いられる。それぞれＮＭＯＳ領域及びＰＭＯＳ領域におけるＮＭＯＳ及びＰＭＯＳデバイス構造の形成は、標準的なＣＭＯＳ加工手法を用いて達成され得る。このＮＭＯＳデバイス構造は、Ｓｉキャップ層２３４及びｒ−ＳｉＧｅ層２２２を通じて延びるソース／ドレイン及び拡張注入領域を有する。また、このＮＭＯＳデバイス構造は、Ｓｉキャップ層２３４を通じて延びるデバイスチャンネル領域を有する。このＰＭＯＳデバイス構造は、Ｓｉキャップ層２３２、ｃ−ＳｉＧｅ層２３０、ｃ−ＳｉＧｅ層２０８、及びＳｉ層２０６を通じて延びるソース／ドレイン及び拡張注入領域を有する。加えて、このＰＭＯＳデバイス構造は、Ｓｉキャップ層２３２を通じてｃ−ＳｉＧｅ層２３０の中へ延びるチャンネル領域を有する。トレンチ分離２１５は、ＮＭＯＳデバイスをＰＭＯＳデバイスから隔て、分離している。
【００５２】
本発明の実施形態に関して、歪みシリコン・オン・ＳＯＩを用いるデュアルチャネル手法は、ＳＯＩとキャリア移動度の向上した歪みＳｉとの組合せの利点を提供する。例えば、ＮＭＯＳでは８０％を超える程度の向上したキャリア移動度、またＰＭＯＳでは、ほぼ３０％の向上したキャリア移動度が達成され得る。加えて、ＳＯＩの上の圧縮ＳｉＧｅを用いるデュアルチャネル手法は、ＳＯＩとホール移動度の向上、例えば、従来のシリコンデバイスの一般的な移動度の約２倍（２ｘ）を超える程度のホール移動度の向上との組合せの利点を提供する。
【００５３】
さらに、本発明の実施形態に関して、歪みＳｉ・オン・バルクなど他の手法を超える追加の利点は、ＳＯＩの使用により、速度の増大、電力消費の減少、又はその両方を提供することを含む。例えば、本開示の一実施形態は、同じ待機電力での１５％以上の速度の増大や、速度において歪みＳｉ単独からほぼ１４％のさらなる改良を提供することが可能である。
【００５４】
本明細書に記載のように、実施形態は、歪みＳｉ及び圧縮ＳｉＧｅによる性能向上を同時に利用しつつ、ＮＭＯＳ及びＰＭＯＳを統合するための解決策を提供する。本発明の実施形態の方法では、方法は濃縮、選択的エピ、又はその両方を実行する前にトレンチ分離モジュールから開始することを含む。最初に分離トレンチを形成することによって、例えば、チャネル領域の形成後の高温工程が回避されるために、統合はより容易となる。最初にトレンチ分離を形成することは濃縮におけるメサ手法と同様であるが、メサ手法では濃縮中にＳｉＧｅにおいて望ましくない緩和がより多く起こる。
【００５５】
本明細書において説明されるように、シャロートレンチがＮＭＯＳ及びＰＭＯＳ活性領域を分離し、したがってＮＭＯＳ及びＰＭＯＳ活性領域をマスクすることによって、濃縮、選択的エピ、又はその両方が別々に実行され得る。濃縮が実行され、さらには厚い酸化物が成長させられる場合、次いで、少なくともトレンチのレベルまで下って酸化物を除去するために、標準的なＣＭＰプロセスが用いられ得る。したがって、最初にトレンチを形成することによって、このことが可能となる。さらに、本発明の実施形態はＮＭＯＳ及びＰＭＯＳの統合に柔軟性を与える。そうした柔軟性は、ＰＭＯＳ領域のＳｉＧｅに影響を与えることなく、ＮＭＯＳ領域のＳｉＧｅリッチ速度を制御することによる。さらにまた、ＮＭＯＳ及びＰＭＯＳの両方のために選択的エピが用いられ得る。さらに、本開示の実施形態は、有利には、高性能ＣＭＯＳ及び低電力ＣＭＯＳの用途においてＣＭＯＳロードマップを拡張するために用いられ得る。また、この実施形態によって、デバイス寸法を縮小し、完全に消費された構造においてＳＯＩを完全に利用することが可能となる。
【００５６】
さらに、実施形態は、ＮＭＯＳ及びＰＭＯＳのチャネルを最適化して引張歪みＳｉ及び圧縮ＳｉＧｅから同時に利益を得るための解決策を提供する。実施形態は高サーマルバジェット工程を回避し、例えば、より少ないＧｅ相互拡散や歪み緩和しか生じない。また、実施形態は所望の領域にのみチャネルを挿入することを可能とするため、統合の問題を最小とする。また、実施形態は、選択的濃縮や選択的エピを用いることによって、ＳｉＧｅリッチ速度／歪みを制御する際に柔軟性を提供する。加えて、さらに実施形態は、他方のチャネルに影響を与えることなく、一方のチャネルを最適化することを可能とする。
【図面の簡単な説明】
【００５７】
【図１】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図３】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図４】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図５】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図６】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図７】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図８】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図９】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１０】本開示の一実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１１】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１２】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１３】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１４】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１５】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１６】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１７】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１８】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１９】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２０】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２１】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２２】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２３】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２４】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２５】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２６】本開示のさらに別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２７】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図２８】本開示の別の実施形態によるデュアル歪みチャネル半導体ＣＭＯＳデバイスを製造する方法における部分断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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