(57)【要約】  共通の終端装置に各々が結合された一対のバスが作り出される。各々のバスは、別個の記憶装置に結合されたアドレス信号線のセットを有し、双方のバスにわたって、高い状態に駆動される信号量を低い状態に駆動される信号量に対して、より均衡させるように、アドレス信号線の一方のセットを実際の論理状態で駆動されるアドレスで駆動しながら、アドレス信号線の他方のセットを同一のアドレスであるが反対の論理状態に駆動されるアドレスで駆動する。
2008512749.tif 000002
【特許請求の範囲】
【請求項１】
制御装置；
制御装置に結合され、制御装置によってアドレスが駆動される第１のアドレス信号線セットを有する第１のバスであり、第１のアドレス信号線セットの各々が実際の論理状態で駆動される、第１のバス；
制御装置に結合され、制御装置によってアドレスが駆動される第２のアドレス信号線セットを有する第２のバスであり、第２のアドレス信号線セットの各々が反対の論理状態で駆動される、第２のバス；
第１及び第２のアドレス信号線セットの双方に結合された終端装置；及び
終端装置に結合された終端電圧源；
を有する装置。
【請求項２】
第１のバスが更に、実際の論理状態に駆動される少なくとも１つのコマンド信号線を含む第１のコマンド信号線セットを有し、且つ第２のバスが更に、第１のコマンド信号線セットの前記少なくとも１つのコマンド信号線に機能的に対応し且つ反対の論理状態に駆動される少なくとも１つのコマンド信号線を含む第２のコマンド信号線セットを有する、請求項１に記載の装置。
【請求項３】
第１のバスに結合された第１の記憶装置；及び
第２のバスに結合された第２の記憶装置；
を更に有する請求項１に記載の装置。
【請求項４】
制御装置がメモリ制御器であり、且つ制御装置に結合されたプロセッサであって、第１及び第２の記憶装置内に記憶されたデータにアクセスするために制御装置にコマンドを送信するプロセッサ、を更に有する請求項３に記載の装置。
【請求項５】
制御装置、第１及び第２の記憶装置並びに終端装置の全てが取り付けられた第１の回路基板を更に有し、該回路基板が、第２の回路基板に取り付けられたメモリモジュールコネクタと結合するように構成され、該コネクタがそれらの間に、制御装置を第２の回路基板に取り付けられたメモリ制御器に結合させる電気的接続を形成している、請求項３に記載の装置。
【請求項６】
第１及び第２の記憶装置の双方内のレジスタにデータを伝送するバスサイクル中、制御装置が、第２のアドレス信号線セットのアドレス信号線を、第１のアドレス信号線セットのアドレス信号線の対応する１つの論理状態と反対の論理状態で駆動することを止め、第１及び第２のアドレス信号線セットの双方にデータを実際の状態で駆動する、請求項３に記載の装置。
【請求項７】
第１のバスが更に、実際の論理状態に駆動される少なくとも１つのコマンド信号線を含む第１のコマンド信号線セットを有し、
第２のバスが更に、第１のコマンド信号線セットの前記少なくとも１つのコマンド信号線に機能的に対応し且つやはり実際の論理状態に駆動される少なくとも１つのコマンド信号線を含む第２のコマンド信号線セットを有し、且つ
第１及び第２のコマンド信号線セット内の高い状態に駆動されるコマンド信号線の数量を、低い状態に駆動される数量と対比して追跡する回路であって、更に制御回路に少なくとも１つの不使用のアドレス信号線を、第１及び第２のアドレス信号線セットの双方のアドレス信号線並びに第１及び第２のコマンド信号線セットの双方のコマンド信号線の、高い状態に駆動される全体数量を低い状態に駆動される全体数量に対して均衡させるように選択された状態に、駆動させる回路を制御装置が更に有する、
請求項１に記載の装置。
【請求項８】
制御装置；
制御装置に結合され、制御装置によってアドレスが駆動される第１のアドレス信号線セットを有する第１のバスであり、第１のアドレス信号線セットの各々が実際の論理状態で駆動される、第１のバス；
第１のバスに結合された第１の記憶装置；
制御装置に結合され、制御装置によってアドレスが駆動される第２のアドレス信号線セットを有する第２のバスであり、第２のアドレス信号線セットの各々が反対の論理状態で駆動される、第２のバス；
第２のバスに結合された第２の記憶装置；
制御装置に結合され、制御装置にアドレスを伝送する第３のアドレス信号線セット；
第３のバスに結合されたメモリ制御器；及び
メモリ制御器に結合されたプロセッサ；
を有するコンピュータシステム。
【請求項９】
プロセッサ、メモリ制御器及びメモリモジュールコネクタが取り付けられた第１の回路基板；及び
制御装置並びに第１及び第２の記憶装置の双方が取り付けられた第２の回路基板であって、第１の回路基板のメモリモジュールコネクタと結合するように構成され、該コネクタがそれらの間に第３のバスの経路を決める電気的接続を形成している、第２の回路基板；
を更に有する請求項８に記載のコンピュータシステム。
【請求項１０】
第１及び第２の記憶装置の双方内のレジスタにデータを伝送するバスサイクル中、制御装置が、第２のアドレス信号線セットのアドレス信号線を、第１のアドレス信号線セットのアドレス信号線の対応する１つの論理状態と反対の論理状態で駆動することを止め、第１及び第２のアドレス信号線セットの双方にデータを実際の状態で駆動する、請求項８に記載のコンピュータシステム。
【請求項１１】
第１のバスが更に、実際の論理状態に駆動される少なくとも１つのコマンド信号線を含む第１のコマンド信号線セットを有し、
第２のバスが更に、第１のコマンド信号線セットの前記少なくとも１つのコマンド信号線に機能的に対応し且つやはり実際の論理状態に駆動される少なくとも１つのコマンド信号線を含む第２のコマンド信号線セットを有し、且つ
第１及び第２のコマンド信号線セット内の高い状態に駆動されるコマンド信号線の数量を、低い状態に駆動される数量と対比して追跡する回路であって、更に制御回路に少なくとも１つの不使用のアドレス信号線を、第１及び第２のアドレス信号線セットの双方のアドレス信号線並びに第１及び第２のコマンド信号線セットの双方のコマンド信号線の、高い状態に駆動される全体数量を低い状態に駆動される全体数量に対して均衡させるように選択された状態に、駆動させる回路を制御装置が更に有する、
請求項８に記載のコンピュータシステム。
【請求項１２】
第１及び第２のアドレス信号線セットの双方に結合された終端装置；及び
終端装置に結合された終端電圧源；
を更に有する請求項８に記載のコンピュータシステム。
【請求項１３】
第１の記憶装置及び終端装置に結合された第１のバスの第１のアドレス信号線セットに、第１のアドレス信号線セットのアドレス信号線の各々がそれらの実際の状態に駆動されるように、アドレスを駆動すること；且つ
第２の記憶装置及び終端装置に結合された第２のバスの第２のアドレス信号線セットに、第２のアドレス信号線セットのアドレス信号線の各々がそれらの反対の状態に駆動されるように、同一アドレスを駆動すること；
を有する方法。
【請求項１４】
第１のバスの第１のコマンド信号線セット及び第２のバスの第２のコマンド信号線セット内の、高い状態に駆動されるコマンド信号線の数量を、低い状態に駆動される数量と対比して追跡すること；及び
第１及び第２のアドレス信号線セットの、アドレスの一部で駆動されていない少なくとも１つのアドレス信号線を、第１及び第２のアドレス信号線セット並びに第１及び第２のコマンド信号線セットからの信号線の高い状態に駆動される全体数量を低い状態に駆動される全体数量に対して、より均衡させるように選択された状態に駆動すること；
を更に有する請求項１３に記載の方法。
【請求項１５】
アドレスの少なくとも一部が伝送される少なくとも１つのバスサイクルにおいて、第１及び第２のアドレス信号線セットのどのアドレス信号線が使用されないかを決定するために、第１の記憶装置及び第２の記憶装置に対する少なくとも１つの検査を実行すること；及び
前記少なくとも１つのバスサイクル中に使用されないと決定されたアドレス信号線の少なくとも１つを、第１及び第２のアドレス信号線セット並びに第１及び第２のコマンド信号線セットからの信号線の高い状態に駆動される全体数量を低い状態に駆動される全体数量に対して、より均衡させる働きをする状態に駆動するように、制御装置をプログラムすること；
を更に有する請求項１４に記載の方法。
【請求項１６】
第１の記憶装置及び第２の記憶装置に対する少なくとも１つの検査を実行することが、第１及び第２の記憶装置が取り付けられた回路基板にやはり取り付けられた不揮発性記憶装置を読み取り、第１及び第２の記憶装置の特性に関する情報を不揮発性記憶装置から取り出すことを有する、請求項１４に記載の方法。
【請求項１７】
第１及び第２の記憶装置内のレジスタにデータを伝送するバスサイクル中、第２のアドレス信号線セットのアドレス信号線を、第１のアドレス信号線セットのアドレス信号線の対応する１つの論理状態と反対の論理状態で駆動することを止めること；
第１及び第２のアドレス信号線セットの双方のアドレス信号線をデータで駆動すること；
を更に有する請求項１３に記載の方法。
【請求項１８】
プロセッサによって実行されるときに、プロセッサに：
アドレスの少なくとも一部が伝送される少なくとも１つのバスサイクルにおいて、メモリ制御器に結合された記憶装置に対する、記憶装置に結合されたバスのどのアドレス信号線が使用されないかを決定するための、少なくとも１つの検査を実行させ；且つ
前記少なくとも１つのバスサイクル中に使用されないと決定されたアドレス信号線の少なくとも１つを、高い状態に駆動されるアドレス信号線及びコマンド信号線の全体数量を低い状態に駆動されるアドレス信号線及びコマンド信号線の全体数量に対して、より均衡させる働きをする状態に駆動するように、メモリ制御器をプログラムさせる
コードを含む機械アクセス可能媒体。
【請求項１９】
第１及び第２の記憶装置に対する少なくとも１つの検査をプロセッサが実行することが、第１及び第２の記憶装置が取り付けられた回路基板にやはり取り付けられた不揮発性記憶装置をプロセッサが読み取り、第１及び第２の記憶装置の特性に関する情報を不揮発性記憶装置から取り出すことを有する、請求項１８に記載の機械アクセス可能媒体。
【請求項２０】
プロセッサが更に、第１のバスの第１のコマンド信号線セット及び第２のバスの第２のコマンド信号線セット内の、高い状態に駆動されるコマンド信号線の数量を、低い状態に駆動される数量と対比して追跡するようにメモリ制御器を設定させられ、且つ第１及び第２のアドレス信号線セットの、アドレスの一部で駆動されていない少なくとも１つのアドレス信号線を、第１及び第２のアドレス信号線セット及び第１及び第２のコマンド信号線セットからの、高い状態に駆動される信号線の全体数量を低い状態に駆動される信号線の全体数量に対して均衡させるように選択された状態に、駆動させられる、請求項１８に記載の機械アクセス可能媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリのアドレス及びコマンドバスに関する。
【背景技術】
【０００２】
デジタルエレクトロニクス分野、特にコンピュータエレクトロニクス分野においては、装置間でコマンド及びデータが伝送される速度がますます高速にされ続けている。これにより、多様な相異なる設計に基づく非常に多くの高速バスが産み出されてきており、一部は特定の目的にかなり特化されたものとなっている。しかしながら、当業者には容易に認識されるように、より高速な伝送速度では、アドレス、コマンド及び／又はデータの各々の伝送が行われる時間が短縮され、その結果、信号が確実に読み取られることができるまで信号が安定しているのに必要な時間の大きさに関する問題が、小さいながらも、ますます重要になりつつある。
【０００３】
様々な形態のバス終端が、難しい問題である導体構成や、配線角部及び終端点からのバス反射などの影響を和らげる手法として、日常的に使用されるに至っている。しかしながら、バス終端の使用は、より大きな電力消費及び／又は終端電圧を供給する、より大容量の電源の設置という犠牲を伴うものである。例えばコンピュータシステム等の単一のエレクトロニクス装置にて、より一般的に使用されている複数高速バスを用いると、終端の使用により消費される電力量は非常に大きくなり得る。例えば、高速バスの信号の多く又は全てが同時に高い（high）状態又は低い（low）状態に駆動されるときなど、このような電力消費が非常に重大となり得る場合もまた問題となり、この可能性への適切な準備は、しばしば、終端を使用することによるこの影響を受け入れるために、所望されるより大容量の終端電圧源の使用が割り当てられる必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記問題を解決した、隣り合わせで反転される、メモリのアドレス及びコマンドバスを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に従った装置は：制御装置；制御装置に結合され、制御装置によってアドレスが駆動される第１のアドレス信号線セットを有する第１のバスであり、第１のアドレス信号線セットの各々が実際の論理状態で駆動される、第１のバス；制御装置に結合され、制御装置によってアドレスが駆動される第２のアドレス信号線セットを有する第２のバスであり、第２のアドレス信号線セットの各々が反対の論理状態で駆動される、第２のバス；第１及び第２のアドレス信号線セットの双方に結合された終端装置；及び終端装置に結合された終端電圧源を有する。
【０００６】
本発明の他の態様に従ったコンピュータシステムは：制御装置；制御装置に結合され、制御装置によってアドレスが駆動される第１のアドレス信号線セットを有する第１のバスであり、第１のアドレス信号線セットの各々が実際の論理状態で駆動される、第１のバス；第１のバスに結合された第１の記憶装置；制御装置に結合され、制御装置によってアドレスが駆動される第２のアドレス信号線セットを有する第２のバスであり、第２のアドレス信号線セットの各々が反対の論理状態で駆動される、第２のバス；第２のバスに結合された第２の記憶装置；制御装置に結合され、制御装置にアドレスを伝送する第３のアドレス信号線セット；第３のバスに結合されたメモリ制御器；及びメモリ制御器に結合されたプロセッサを有する。
【０００７】
本発明の他の態様に従った方法は：第１の記憶装置及び終端装置に結合された第１のバスの第１のアドレス信号線セットに、第１のアドレス信号線セットのアドレス信号線の各々がそれらの実際の状態に駆動されるように、アドレスを駆動すること；且つ第２の記憶装置及び終端装置に結合された第２のバスの第２のアドレス信号線セットに、第２のアドレス信号線セットのアドレス信号線の各々がそれらの反対の状態に駆動されるように、同一アドレスを駆動することを有する。
【０００８】
本発明の他の態様に従った機械アクセス可能媒体は、プロセッサによって実行されるときに、プロセッサに：アドレスの少なくとも一部が伝送される少なくとも１つのバスサイクルにおいて、メモリ制御器に結合された記憶装置に対する、記憶装置に結合されたバスのどのアドレス信号線が使用されないかを決定するための、少なくとも１つの検査を実行させ；且つ前記少なくとも１つのバスサイクル中に使用されないと決定されたアドレス信号線の少なくとも１つを、高い状態に駆動されるアドレス信号線及びコマンド信号線の全体数量を低い状態に駆動されるアドレス信号線及びコマンド信号線の全体数量に対して、より均衡させる働きをする状態に駆動するように、メモリ制御器をプログラムさせるコードを含む。
【０００９】
本発明の目的、特徴、及び効果は、以下の詳細な説明によって当業者に明らかになるであろう。
【発明を実施するための最良の形態】
【００１０】
以下の記載においては、例示目的で、本発明の完全な理解を提供するために多数の詳細事項について説明する。しかしながら、当業者に明らかになるであろうが、これらの具体的詳細事項は本発明を実施するために必ずしも必要とされるものではない
本発明の実施形態は、コマンド及び／又はアドレスバスの対を駆動するためのサポートを組み込み、その結果、２つのバスの一方の多くの導体が、２つのバスの他方の少なくとも対応する導体から反転された、すなわち対応する導体とは反対の、信号レベルで駆動されることに関する。以下の説明はメモリシステムを構築する記憶装置との間で信号を伝送するメモリバスを中心とするものであるが、当業者に理解されるように、請求項に記載される本発明は、終端が用いられる如何なる種類のバスもサポートするように実施されてもよい。また、以下の説明の少なくとも一部はコンピュータシステム内のバスを中心とするものであるが、当業者に理解されるように、請求項に記載される本発明は、如何なる種類のエレクトロニクス装置であっても、その内部に見受けられる終端を用いるバスに関連して実施されてもよい。
【００１１】
図１ａ及び１ｂは、メモリシステムを用いる可能な実施形態を示す簡略化されたブロック図である。図１ａ及び１ｂの双方において、メモリシステム100は少なくとも部分的に、制御装置110、記憶装置132a乃至132d及び133a乃至133d、並びに終端装置140から構成されている。一部の実施形態において、メモリシステム100は例えばコンピュータシステム等のより大きいエレクトロニクス装置の一部である。また、制御装置110は少なくとも、１つ以上のプロセッサを、該１つ以上のプロセッサによって処理する命令及びデータを記憶したり取り出したりする記憶装置132a乃至132d及び133a乃至133dに接続させるために使用されるサポートロジック内にある。一部の実施形態において、メモリシステム100はＰＣＢに半田付けされてメモリモジュール、例えばＳＩＭＭ、ＳＩＰＰ又はＤＩＭＭ等、を構築するＩＣセットとして実装される。その中で、制御装置110は記憶装置132a乃至132d及び133a乃至133dと、当該制御装置110に結合された少なくとも１つの外部バスとの間のバッファリングを提供し、それによって、このメモリモジュールは更に他の電子部品、場合によってコンピュータシステムを構築する電子部品、に連結される。
【００１２】
図１ａに示されるように、制御装置110は一対の並列メモリバス120及び121を備えており、メモリバス120は少なくとも部分的にアドレス／コマンドバス122及びデータバス125から構成され、メモリバス121は少なくとも部分的にアドレス／コマンドバス123及びデータバス125から構成されている。換言すれば、メモリバス120及び121は、アドレス及び／又はコマンドが伝達される別個の信号線セットを有しているが、少なくともデータが伝達される信号線セットを共有している。対照的に、図１ｂに示されるように、メモリバス120は少なくとも部分的にアドレス／コマンドバス122及びデータバス125aから構成され、一方、メモリバス121は少なくとも部分的にアドレス／コマンドバス123及びデータバス125bから構成されている。換言すれば、メモリバス120及び121は、アドレス及び／又はコマンドが伝達される別個の信号線セットと、少なくともデータが伝達される別個の信号線セットとの双方を有している。メモリバス120及び121の各々内のどの信号が互いに分離されたままにされ、どの信号が２つのバス間で共有されるかという２つの特定の選択を示す図１ａ及び１ｂの描写に拘わらず、請求項記載の発明の意図及び範囲を逸脱することなく、どの信号が分離され、どの信号が共有されるかの他の変更が用いられてもよいことは当業者に認識されるところである。実際、メモリシステム設計の当業者に容易に認識されるように、図１ａ及び１ｂの各々は比較的単純なメモリシステムを示しており、それらは共にメモリシステムの実施され得る構成の極めて小さい見本を示しており、構成要素の正確な配置及び構成は、請求項に記載されるような本発明の意図及び範囲を逸脱することなく削減され、増加され、あるいは他の方法で変更された多くの代替実施形態をとることが可能である。
【００１３】
制御装置110は、情報及び記憶情報の完全性を維持するための他の機能（例えば、メモリのリフレッシュ）を記憶したり取り出したりするために、メモリバス120及び121を横切って記憶装置132a乃至132d及び133a乃至133d上で実行されるメモリ操作を開始し且つ制御する。一部の実施形態において、制御装置110はプロセッサであるか、処理素子を有するかの何れでもよく、それにより、制御装置110によって実行されるデータ及び／又は命令を記憶したり取り出したりするためのメモリ操作は主としてそれ自身で使用するためのものであってもよい。他の実施形態においては、制御装置110は、制御装置110に結合された他の装置(図示せず)と記憶装置132a乃至132d及び133a乃至133dとの間のメモリ制御器及び／又はバッファリング装置であって、制御装置110はこのような他の装置から当該制御装置110によって受け取られた情報を記憶したり取り出したりするためのコマンドに応じてメモリ操作を実行してもよい。
【００１４】
また、図１に示されるように、アドレス／コマンドバス122及び123は何れも所謂“マルチドロップ”構成をしており、アドレス／コマンドバス122及び123の各々の一端は制御装置110に結合され、アドレス／コマンドバス122及び123の各々の他端は終端装置140に結合され、そして、記憶装置132a乃至132d及び133a乃至133dは、それぞれ、アドレス／コマンドバス122及び123に該アドレス／コマンドバス122及び123の長手方向に沿った箇所で結合されている。一方で、これまた図示されるように、データバス125、又はデータバス125aと125bとの対の何れかを構成する信号線の少なくとも過半数は、各々、より少数の記憶装置132a乃至132d及び133a乃至133dに結合されている。明瞭化のため、データバス125、又はデータバス対125a及び125bを構成するデータ信号線は、何らかの形態の終端装置に結合されるようには図示されていないが、当業者に容易に理解されるように、データバス信号は終端装置に結合されていてもよい。アドレス／コマンドバス122及び123のアドレス及び／又はコマンド信号線が、データバス125又はデータバス対125a及び125bの何れかの信号線より多くの記憶装置に結合される、この結合構成は、このような形態のメモリインターフェースを所謂“シングルデータレート（ＳＤＲ）”又は“ダブルデータレート（ＤＤＲ）”の何れでクロックされるかに拘わらず同期型ＤＲＡＭ（ＳＤＲＡＭ）インターフェースとして利用する実施形態において要求され得る。また、取り得る様々な実施形態においては、データバス125又はデータバス対125a及び125bの何れかのデータ信号線が結合された記憶装置数と、アドレス／コマンドバス122及び123のアドレス及び／又はコマンド信号線が結合された記憶装置数との間の相違は、実際に、アドレス及び／又はコマンド信号の並列セットを有することを推進し、それによりアドレス／コマンドバス122及び123の双方を存在させている。
【００１５】
終端装置140は、上述のように、アドレス／コマンドバス122及び123を構成する信号線の少なくとも過半数の一端に結合され、信号の反射及び／又はその他の望ましくない事象を回避する助けをする。これらの望ましくない事象は、さもなければ、アドレス／コマンドバス122及び123をより低速で動作させることになり得るものである。しかしながら、当業者に理解されるように、特に、終端装置140によって終端される大いに不均衡な数の信号がhigh又はlowの状態に駆動されるとき、終端装置140の使用は更なる電力消費、及び／又はかなりの電流容量を有する終端電源を設ける必要性をもたらすものである。なぜなら、終端装置140に対して流れ込む、あるいは流れ出る実質的な正味の電流が発生させられ、これは、終端装置140によって終端される信号線が駆動されるhighの電圧とlowの電圧との中間の終端電圧を終端装置140に供給する終端電源によって供給又は吸収されなければならないからである。この正味の電流の大きさを低減させ、どうにかして全体の電力消費を削減するため、且つ／或いはより小容量の終端電源を使用できるようにするため、アドレス／コマンドバス122の少なくとも過半数のアドレス信号線はそれらの実際の状態で動作させられ、一方、アドレス／コマンドバス123の少なくとも過半数のアドレス信号線は反転状態、すなわち、それらの実際の状態とは反対のhigh及びlowの状態、で動作させられる。例えば、制御装置110によって出力される0000hのバイナリーアドレス値は、アドレス／コマンドバス122のアドレス信号線においては0000hとして伝送されるが、同時にアドレス／コマンドバス123のアドレス信号線においてはFFFFhとして伝送される。これにより、終端装置140に結合される同数の信号線をhigh及びlowにさせ、終端装置140に出入りする正味の電流をゼロ方向に低減させる助けとなる。当然ながら、当業者が容易に理解するように、相対的な駆動力、導体配線長、抵抗及び静電容量にバラつきをもたらす製造プロセスの生来の不完全性のため、上記の正味の電流が高頻度で実際にゼロまで完全に低減されると期待することは非現実的であると思われる。
【００１６】
反転ペアとして動作させられる対応するアドレス及び／又は制御信号線を有するアドレス／コマンドバス122及び123のこの動作は、少なくとも大抵の時間、比較的容易に制御装置110内のインバータを用いて一方が他方から実際に生成され得るように、アドレス／コマンドバス122及び123を互いの複製又は鏡像として動作させることによって、また、記憶装置内でアドレス位置が使用される実際の順序は記憶装置自体には意味を有さないという事実によって可能である。換言すれば、データの記憶及び取り出しに関する場合、記憶装置133a乃至133dの如何なる記憶装置の動作も、記憶装置132a乃至132dの対応する記憶装置の動作にて使用されるアドレス値から反転されたアドレス値の使用によっては悪影響を受けない。しかしながら、記憶装置内でデータを記憶すること、又は取り出すことは反転アドレス値の使用による影響を受けない一方で、記憶装置132a乃至132d及び133a乃至133dの各々内に存在してもよいレジスタ（register）へのアクセスは影響を受けるかもしれず、そのため、制御装置110によって実行される上記レジスタにアクセスする操作は、これら双方のバスが実際の（すなわち、反転されていない）high及びlow状態で動作させられるようにして実行されることが必要な場合がある。
【００１７】
図２は、メモリシステムを用いる他の一実施形態の簡略化されたブロック図を示している。メモリシステム200は図１ａ及び１ｂのメモリシステム100と幾分似通った構成で描写されているが、ある部分は図から省略され、他の部分はより詳細に描写されている。メモリシステム100と同様に、メモリシステム200は少なくとも部分的に、制御装置210、終端装置240、及び多数の記憶装置で構成されているが、説明の明確化のため、記憶装置は図２には示されていない。メモリシステム200は、取り得る様々な実施形態において、より大きいエレクトロニクスシステム（例えばコンピュータシステム等）の集積部分として実装されてもよいし、様々な種類の何れかのエレクトロニクスシステムに必要に応じて結合されてもよいメモリモジュールとして実装されてもよい。また、様々な実施形態において、制御装置210は当該制御装置210に結合された他の装置（図示せず）からのコマンドに応じて、あるいは制御装置210がプロセッサである場合のように自身の処理動作を実行する助けとするため、記憶装置（図示せず）に対するメモリ操作を実行してもよい。
【００１８】
メモリシステム100の制御装置110、データバス125又はデータバス対125a及び125b、及びアドレス／コマンドバス122及び123を用いる場合のように、制御装置210は一対の並列メモリバスを備えており、一方のメモリバスは少なくとも部分的にアドレス／コマンドバス222及びデータバス225から構成され、他方は少なくとも部分的にアドレス／コマンドバス223及びデータバス225から構成されている。２つのアドレス／コマンドバス222及び223が共存していることは、何れのアドレス／コマンドバスも所望のように動作できないと思われるほど多数の記憶装置を駆動する必要性に基づく場合がある。この場合、アドレス／コマンドバス222及び223は主として、同様のメモリ操作が通常は同時に制御装置110によって実行されるツウィンバスとして動作する。また、メモリシステム100と同様に、アドレス／コマンドバス222及び223は、殆どの時間は互いに反転された、あるいは反対にされたhigh及びlow状態を用いて互いを映したり複製したりするように動作させられる別個の対応する信号セットから構成されている。取り得る様々な実施形態において、データバス225は、データバス125の場合にそうであったように主に共有される信号から構成されてもよいし、データバス対125a及び125bの場合にそうであったように主に分離された信号から構成されてもよい。図２には完全には示されていないが、アドレス／コマンドバス222及び223は何れも所謂“マルチドロップ”構成をしており、アドレス／コマンドバス222及び223の各々の一端は制御装置210に結合され、アドレス／コマンドバス222及び223の各々の他端は終端装置240に結合され、そして、多数の記憶装置（図示せず）はアドレス／コマンドバス222及び223に該アドレス／コマンドバス222及び223の長手方向に沿った箇所で結合されている。一方で、データバス225を構成する信号線の少なくとも過半数は、各々、アドレス／コマンドバス222及び223の一方又は他方に結合された少数の記憶装置（これまた、図示せず）に結合されている。描写の単純化のため、データバス225を構成するデータ信号線は、何らかの形態の終端装置に結合されるようには図示されていないが、当業者に容易に理解されるように、終端装置がデータバス225が結合された記憶装置とは別個であり且つ区別されていようと、記憶装置内に組み込まれていようと、データバス信号は終端装置に結合されていてもよい。
【００１９】
図１のメモリシステム100の描写とは異なり、図２においては、アドレス／コマンドバス222及び223の各々を構成する具体的な信号線が示されている。データバス225と、アドレス／コマンドバス222及び223の双方とは、取り得る様々な実施形態において、例えばＦＰＭ（高速ページモード）記憶装置、ＥＤＯ（拡張データアウト）、デュアルポートＶＲＡＭ（ビデオランダムアクセスメモリ）、ウィンドウＲＡＭ、ＳＤＲ（シングルデータレート）、ＤＤＲ（ダブルデータレート）、ＲＡＭＢＵＳ（登録商標）ＤＲＡＭなどの、採用し得る多数のメモリインターフェースの何れかの信号伝達仕様、タイミング及びプロトコルをサポートするように構成されていてもよい。しかしながら、図２においては、ＪＥＤＥＣ半導体技術アソシエーションによる“ＤＤＲ２”規格の実装をサポートするのに適した信号線の選択が示されている。この最新版は文献（「JEDEC  Standard  DDR2  SDRAM  Specification，JESD79-2A」、2004年）に記載されている。
【００２０】
アドレス／コマンドバス222及び223の各々からの図示された具体的な信号は、クロックイネーブルCKE0乃至CKE#1、チップ選択CS#0乃至CS#1、ダイ上終端制御ODT、行アドレスストローブRAS#、列アドレスストローブCAS#、書き込みイネーブルWE#、アドレス信号線A0乃至A15、及びバンク選択信号線BA0乃至BA2である。しかしながら、当業者に容易に認識されるように、図２に示された数量以外の数量の、アドレス／コマンドバス222及び223を構成する信号を有する（例えば、CKE0乃至CKE1の代わりに、CKEのみ、又はCKE0乃至CKE2を有する）ことも可能である。電力節減の助けとするため、アドレス／コマンドバス222及び223上で制御装置210によって実行されるメモリ操作の少なくとも過半数にて、メモリシステム100に関して簡単に説明されたのと同様に、これら具体的に示された信号のうち、少なくともアドレス／コマンドバス222及び223間で対応する信号が、反対のhigh及びlow状態を用いて駆動される。例えば、バスサイクル中にアドレスが伝送されるメモリ操作において、アドレス／コマンドバス222のアドレス信号線A7はhighに駆動される一方で、対応するアドレス／コマンドバス223のアドレス信号線A7はlowに駆動される。これにより、終端装置240で終端する別個の信号線上にlowとhighの電圧レベルの双方が供給され、対応し合う２つのアドレス信号線A7の間で、終端装置240に対して流入する電流と流出する電流とが等しくなる。終端装置240によって終端される信号線が駆動されるhigh電圧とlow電圧との中間の終端電圧を終端電圧源（Vterm電源）242が終端装置240に供給する実施形態において、highに駆動される終端信号線とlowに駆動される終端信号線との数を均衡させることは、終端装置240と終端電圧源242との間に生じる電流をゼロに近付くように減少させる傾向にあり、それにより、電力を節減し、且つ／或いは電流容量の低減された終端電圧源242の使用を可能にし得る。
【００２１】
なお、図２における終端装置240は抵抗回路網として描写されているが、当業者に容易に認識されるように、終端装置240は例えば２つ以上の終端部品から成る回路設計、及び能動的若しくは受動的の何れかの形態の終端を提供する回路設計などを含む多くの可能な回路設計の何れでもよい。また、ここでの説明は終端装置240と終端電圧源との間の正味電流をゼロの正味電流まで減少させようとするものであるが、当業者に容易に認識されるように、このような理論的目標は現実の実施では得られにくいことがほとんどである。なぜなら、例えば、終端装置240内に図示された抵抗の抵抗値、制御装置210によって使用される信号駆動器の駆動力、ＰＣＢの信号配線容量などの、構成要素値の理想値は、製造プロセスにおける生来の不完全性がしばしば理想値からのバラつきをもたらすために、実際に実現されることは稀だからである。故に、少なくとも終端装置240内の不完全性に起因して、終端装置240と終端電圧源との間には少なくとも微小な電流が常に存在することになりやすい。このことは、終端装置240が図示のように抵抗回路網として実装されているか、他の回路設計で実装されているかに拘わらない。また、終端装置240によって終端される信号線のうち、high状態に駆動される信号線の数とlow状態に駆動される信号線の数とを均衡させるように努めることは、終端装置240によって終端される信号線の全体数が偶数量であることを必要としてもよいが、他の実施形態は、highに駆動される信号線とlowに駆動される信号線との不均衡を何れの方向にも１に制限するように反対の状態を使用して、奇数量の信号線を用いてもよい。
【００２２】
ＤＤＲ２仕様の実装をサポートすることの結果として、アドレス信号線A0乃至A9、アドレス信号線A11乃至15、及びバンク選択信号線BA0乃至BA2はメモリ操作の過半数にてアドレス／コマンドバス222及び223の間で反対の値を有する対応する対で通常駆動されることが可能な信号線のみにされやすいが、記憶装置内のレジスタにアクセスする読み取り及び書き込み操作という１つの例外を有している。なぜなら、アドレス線は実際にはこのようなレジスタアクセス中にデータを伝送するために使用され、故に、このようなアクセス中は全ての記憶装置への実際の状態に駆動されなければならないからである。A0乃至A9、A11乃至A15及びBA0乃至BA2のみが、対応する信号線対間での反対のhigh及びlow状態の使用に従いやすいということは、ＤＤＲ２のプロトコルは、CKE0、CKE1、CS#0、CS#1、ODT、RAS#、CAS#、及びWE#のコマンド信号線を含む、他の信号の殆どがどのような場合も実際の値（すなわち、反転されていない値）で必ず駆動されることを要求していることに起因している。故に、多数の一般に実行されるメモリ操作において、A0乃至A9、A11乃至A15、及びBA0乃至BA2の対応する信号線間での反対状態の使用のみによっては、終端装置240と終端電圧源242との間を流れる電流量をゼロの正味電流まで低減できないことがしばしばである。しかしながら、様々なメモリ操作における様々な状態の制御線の試験により、low状態に対するhigh状態のコマンド線の数は、これらのメモリ操作を支援して生じる殆どのバスサイクルにおいて大いに均衡することが明らかにされており、このことと、少なくともA0乃至A9、A11乃至A15、及びBA0乃至BA2を反転値で駆動することができることとが組み合わされて、大抵の場合、終端電圧源242と終端装置240との間に流れる可能性がある電流量をかなり減少させることができる。
【００２３】
しかしながら、例えば記憶装置内のレジスタからの読み取り又は該レジスタへの書き込み等の一部のメモリ操作は、アドレス／コマンドバス222及び223の、全てではないとしても殆どの信号線が実際の状態に駆動されることを必要とすることがあり、その結果、highに駆動される信号線数とlowに駆動されるそれとが大きく異なることがある。取り得る様々な実施形態においては、終端装置240と終端電圧源242との間のゼロの正味電流を実現できる見込みを増大させるために更なる手段が採られてもよい。操作不能（no-op）のバスサイクル中に一部の実施形態において採られ得る簡易な上記手段の１つは、アドレス／コマンドバス222及び223の一方又は双方上で、ODT、RAS#、CAS#及びWE#の１つ以上をlow状態に駆動し、制御不能なバスサイクルであること合図するためにアドレス／コマンドバス222及び223の双方上のCS#0、CS#1、CKE0及びCKE1が駆動されるhigh状態と均衡させることである。
【００２４】
一部の実施形態においては、アドレス／コマンドバス222及び223の間で対応し合うアドレス信号線A10もまた反対の値で駆動されてもよい。しかしながら、大抵のメモリ操作において反対の値を使用することに殆ど全てのバスサイクルでよく従うアドレス信号線A0乃至A9、A11乃至A15、及びBA0乃至BA2とは異なり、アドレス信号線A10はＤＤＲ２においては、アドレス信号線として機能することに加え、プレチャージコマンドが記憶装置の全バンク又はただ１つのバンクに向けられているかどうかを特定するためにも使用される。このため、対応するA10アドレス信号線の対における反対の信号値の使用は、少なくとも行活性化、制御不能及びリフレッシュのコマンドを含む、より限定された範囲のメモリ操作の伝送においては実行されることができるが、少なくともプレチャージ、全プレチャージ、及び全読み取り又は書き込みのコマンド（メモリ位置又はレジスタを含むか、及び自動プレチャージを有するか否かに拘わらず）においては実行されることができない。信号線A0乃至A15及び／又はBA0乃至BA2の他の信号線もまた、複数の目的を果たすように使用され、それにより、反対の状態に駆動される機会の点で同様に一層と制限されてもよい。
【００２５】
一部の実施形態においては、普通に使用される多くの記憶装置は、実際には、アドレスが送られるバスサイクル中にアドレス信号線A0乃至A15によって伝送され得る１６ビットの全てを使用しているわけではなく、アドレス線の一部は不使用のままであることが多いという事実が、アドレス／コマンドバス222及び223の双方においてhigh状態にある信号線数をlow状態にある信号線数に対して更に均衡させるために役立てられてもよい。例えば、レジスタに対する読み取り又は書き込み以外のメモリ操作において、アドレス信号線A0乃至11のみを使用する記憶装置が用いられるようなメモリシステム200の実施形態において、双方のアドレス／コマンドバス222及び223上のアドレス信号線A12乃至15はこの手法での使用に利用可能なままにされ、high及びlow状態の均衡を達成するために使用され得る最大８個の信号線を大部分のメモリ操作において提供する。しかしながら、A12乃至15の１つ以上をこのように均衡をとるために利用可能にするとはいえ、均衡をとるためのA12乃至15の使用は、少なくとも記憶装置内のレジスタに対する読み取り及び書き込み操作に対しては中断されなければならない。なぜなら、このような操作をサポートするバスサイクルにおいてはA0乃至15の全てがデータを送るために使用され、常に双方のアドレス／コマンドバス222及び223上でそれらの実際の状態に駆動されなければならないからである。しかしながら、殆どの他のメモリ操作においては、アドレス信号線の少なくとも一部は機能を果たさず、high又はlowの状態に駆動される他のアドレス及びコマンド信号線の数と均衡するように、必要に応じてhigh又はlowの状態に駆動されてもよい。そして、これらのアドレス信号線の幾つが上記均衡を達成するためにhigh又はlowの状態に駆動されるべきか決定するために、比較的単純な累算器回路が制御装置210に組み込まれてもよい。
【００２６】
少なくともアドレス信号線に対し、その何れが様々なバスサイクル中に使用されず、故に均衡をとるためにhigh又はlowに駆動されるのに利用可能であるかを決定することは、恐らくは、制御装置210、及び／又は利用可能なアドレス信号線がどれであるかを決定するように制御装置210を設定することが可能な何らかの他の装置によって、何らかの形態の検査又は識別の手順を必要とするであろう。少なくとも一部の記憶装置が、例えばＳＩＭＭ、ＤＩＭＭ等の記憶モジュールの部分を構成している一部の実施形態においては、均衡をとるために利用可能なアドレス信号線が何れであるかを決定するために、制御装置210又は他の装置の何れからも読まれ得る不揮発性記憶装置（例えばシリアルＥＥＰＲＯＭなど）が存在してもよい。制御装置210にアクセスするプロセッサを有する、コンピュータシステム又は他のシステムをメモリシステム200が構成している他の実施形態においては、実行される検査及び／又は識別の努力の結果は、均衡をとる際の使用に利用可能であると分かったアドレス信号線を使用するように、且つ／或いはこのようなアドレス信号線を選択された可能なバスサイクルのサブセットにおいて使用するように、制御装置210を設定するために、上記プロセッサによって使用されてもよい。ＤＤＲ又は他の形式のメモリインターフェースに結合された記憶装置においては、行を選択するために使用されるアドレス信号線の数量が、列を選択するために使用されるアドレス信号線の数量とは異なる場合がよくあり、制御装置210は自立的に、あるいはプロセッサを介して、均衡をとるために異なるサイクルにおいては異なるアドレス信号線を使用するように設定されてもよい。
【００２７】
一部の実施形態においては、一種のバースト読み取り又はバースト書き込みアクセスを用いるように記憶装置がプログラムされているとき、より低い順番のアドレス信号線の一部（例えば、A0、A1及び／又はA2）を用いた反転信号伝達の使用は禁止されてもよい。ここで、バースト読み取り又はバースト書き込みアクセスにおいては、複数の読み取り又は書き込みの伝送が、より低い順番のアドレス信号線の１つ以上がアドレス／コマンドバス222及び223の双方上でその実際の状態に駆動されることを必要とする伝送において信頼されるデータの特別な順序付けとともに組み立てられ、恐らくは、反対の状態で駆動されることはできないものである。例えば特定種類のプロセッサ用のキャッシュラインフィル等の特別な機能をサポート及び／又は最適化するために、データの所定の順番（例えば、ニブル・シーケンシャル・バースト・オーダー、バースト・インターリーブド・オーダー等）を異にする異なる種類のバースト読み取り又はバースト書き込みアクセスが具体的に選択されてもよい。例として、例えばインテル社により製造されたものなど、“Ｘ８６”系プロセッサとの使用では、バースト・インターリーブド・オーダーの使用が最適と判断されてもよい。
【００２８】
記憶装置内のレジスタがアクセスされ、それにより、アドレス／コマンドバス222及び223の双方のアドレス及び制御信号線の全てではないとしても殆どが、実際の状態に駆動させられるバスサイクルにおいては、highに駆動される信号線数とlowに駆動される信号線数との間に一層と大きい相違が存在する可能性が高くなる。この可能性をこのようなバスサイクルにおいて低下させるため、一部の実施形態においては、このようなバスサイクルの発生頻度が比較的低く、比較的小さい電流容量の一種の終端電圧源242の使用が可能である場合には、終端電圧源242の現有能力を増強するために、記憶装置付近にあるフィルタキャパシタの結合容量値が頼りにされてもよい。他の実施形態においては、双方のアドレス／コマンドバス222及び223を横切って記憶装置内のレジスタにアクセスするために必要なアドレス及びコマンドを伝達するバスサイクルは、少なくとも一部のアドレス及びコマンド信号が、上記レジスタにアクセスするために必要なバスサイクル中に該信号が駆動されるであろう状態とは反対の状態に駆動される制御不能なバスサイクルによって直前又は直後を先導又は従われる。その結果、隣接する２つのバスサイクル期間にわたって最小の正味電流が終端電圧源242と終端装置240との間に発生する。更に他の実施形態においては、アドレス／コマンドバス222及び223の双方に結合された記憶装置内のレジスタにアクセスするための操作は分離されて、アドレス／コマンドバス222に結合された記憶装置のレジスタにアクセスするために該バス222に生じるバスサイクルが、信号線が反対の状態に駆動される制御不能バスサイクルがアドレス／コマンドバス223に生じるのと同時に生じさせられ、その後、アドレス／コマンドバス223に結合された記憶装置のレジスタにアクセスするための該バス223上のバスサイクルが、制御不能バスサイクルがアドレス／コマンドバス222に生じるのと同時に生じさせられるように、２つのバスサイクルにわたってずらされてもよい。このように記憶装置レジスタにアクセスするためのバスサイクルを制御不能バスサイクルに続かせ、あるいは先立たせること、又はこのように記憶装置レジスタにアクセスするためのバスサイクルを他方のアドレス／コマンドバス上の制御不能バスサイクルを用いて分離してずらすことは、必要なhigh又はlow状態に駆動されるアドレス及び／又はコマンド線の適当な１つを用いて上記制御不能バスサイクルを挿入するために、制御装置210が回路を備え、場合によりプログラムされることを必要とする。
【００２９】
更に他の一実施形態においては、記憶装置レジスタにアクセスするためのバスサイクルは、双方のアドレス／コマンドバス222及び223を構成するアドレス及び／又はコマンド信号線にわたる反対の状態の使用と、アドレス及び／又はコマンド信号線の過半数又は全ての実際の状態での使用との間を、よりゆっくり変化する段階的（staged）バスサイクルによって先導され、且つ／或いは従われてもよい。例えば、アドレス／コマンドバス222及び223上の全てのアドレス信号及びコマンド信号が実際の状態に駆動されるように記憶装置レジスタがアクセスされるバスサイクルは、アドレス／コマンドバス222及び223の双方上の、アドレス／コマンドバス222及び223の一方のアドレス及びコマンド信号は実際の状態に駆動されるが、他方のアドレス及びコマンド信号は反転状態で駆動される制御不能バスサイクルによって従われ、その後、アドレス／コマンドバス222及び223の双方上の、双方が反転状態に駆動される制御不能バスサイクルによって従われてもよい。そして、記憶装置レジスタにアクセスするための元々のバスサイクルに続くこれら２つの追加サイクルは、もう一度、一方が反転状態で操作されながら他方が実際の状態で操作される正規の使用に戻る前兆として、アドレス／コマンドバス222及び223の一方は実際の状態で駆動されるが、他方は反転状態に駆動される更なる制御不能サイクルによって従われてもよい。これは、バス222及び223の適当な一方上のアドレス及び／又はコマンド信号線の適当な信号線が所定の順序で選択的に反転状態又は非反転状態で駆動される２つ、又は場合により一層多くの制御不能バスサイクルを挿入するために、制御装置210が回路を備え、場合によりプログラムされることを必要とする。
【００３０】
図３ａは、メモリモジュールを用いる実施形態のブロック図を示している。メモリ制御器370とメモリモジュール300aとはポイントツーポイントリンク360aを介して互いに結合されており、同様に、メモリモジュール300aと300bとはポイントツーポイントリンク360bを介して互いに結合されている。メモリモジュール300a及び300bは実質的に同様な設計をしており、何れも、図示されるようにポイントツーポイントリンクによって互いに接続されたメモリ制御器及びメモリモジュールから成るメモリシステムの取り得る一実施形態をとりわけ例示するために示されている。このメモリシステムの典型的な実施形態において、メモリ制御器370はメモリモジュール300a及び300bの双方にポイントツーポイントリンク360aを介してアドレス及びコマンドとともに交換データを伝送する。メモリモジュール300a内のバッファロジック310aはこれらのアドレス及びコマンドを受け取るとともにデータの交換を行い、メモリモジュール300a内のメモリアレイ332a及び333aにメモリ操作を実行することによって、メモリモジュール300aに向けられたコマンドに応答する。一方で、バッファロジック310aはポイントツーポイントリンク360a及び360b間のメモリモジュール300bに向けられたアドレス、コマンド及びデータの交換を通過させ、それにより、バッファロジック310bが適切に応答することを可能にする。一部の実施形態においては、メモリモジュール300a及び300bそれぞれの終端装置340a及び340bの何れもが、終端電圧を供給する終端電圧源342に更に結合されている。
【００３１】
メモリモジュール300aは、少なくとも部分的に、バッファロジック310a、メモリアレイ332a及び333a、並びに終端装置340aで構成されている。バッファロジック310aは、図１及び２の制御装置110及び210に関して説明されたのと同様に、アドレス／コマンドバス322a及び323aの各々の一端に結合されており、アドレス／コマンドバス322a及び323aの各々の他端は終端装置340aに結合されている。また、メモリアレイ332a及び333aの部分は、それぞれ、アドレス／コマンドバス322a及び323aの長手方向に沿った様々な箇所で、これらのバスに結合されている。バッファロジック310aは更にデータバス325aを介してメモリアレイ332a及び333aに結合されている。データバス325a内では、データ信号線がメモリアレイ332a及び333a間で共有されていても、いなくてもよい。メモリモジュール300b内には、バッファロジック310b、メモリアレイ332b及び333b、終端装置340b、アドレス／コマンドバス322b及び323b、並びにデータバス325b間の実質的に同様な部品及び結合の構成が存在している。メモリモジュール300a及び300bには同様の設計が為されるが、簡潔にするため、以下の説明は双方のメモリモジュールではなく、メモリモジュール300a内の構成要素のみを参照することとする。
【００３２】
一部の実施形態においては、メモリモジュール300aは比較的小さいＰＣＢに取り付けられた複数の集積回路として実装されている。このＰＣＢは、少なくともメモリ制御器370が備わった他のＰＣＢとの接続のためのコンタクト又は他の形態のコネクタを有するカードエッジタブ（card-edge  tab）と、メモリモジュール300bが挿入されてもよい他のコネクタとを備えており、それにより、ポイントツーポイントリンク360a及び360bと、場合により終端電圧源342への接続とが経路付けられる電気接続が作り出されている。このような実施形態においては、メモリアレイ332a及び333aの双方は複数のメモリＩＣで構成されていてもよい。少なくともメモリ制御器370が備わった上記他のＰＣＢはコンピュータシステムの回路基板であってもよい。メモリ制御器は、この場合、例えば周辺装置などの他の装置との間で、何らかの形態のプロセッサをメモリモジュール300aに結合させるために使用されるロジックの一部を為してもよい。
【００３３】
図１及び２の制御装置110及び210と同様に、バッファロジック310aはメモリアレイ332a及び333aへのメモリ操作を実行し、アドレス／コマンドバス332a及び333aの一方に生じるバスサイクルを他方に生じるバスサイクルに十分にミラーリングさせながら、メモリアレイ332a及び333aにそれぞれアドレス／コマンドバス322a及び323aを介してアドレス及びコマンドを伝送する。電力を節減し、且つ／或いは電流容量の低減された終端電圧源342の使用を可能にするため、バッファロジック310aは、制御装置110及び210に関して上述されたのと非常によく似た手法で、アドレス／コマンドバス322a上を実際の状態のバイナリー信号で伝送される少なくとも一部のアドレスの少なくとも一部を、アドレス／コマンドバス323a上に反転バイナリー信号（すなわち、反対のhigh及びlow状態）として送信する。上述のメモリシステム100及び200の場合にそうであったように、アドレス／コマンドバス322a及び323a間で反対のhigh及びlow状態を使用することは、終端装置340aと終端電圧源342との間の電流量を制限することの助けとなり、それにより、電力消費を節減することの助けとなる。例えばメモリモジュール300a等の複数のメモリモジュールが用いられ、且つこのようなメモリモジュールにおいて反対のhigh及びlowの信号状態が用いられる実施形態においては、終端電圧源342の全体容量及び／又は物理的サイズを比較的小さく保つ機会が与えられ、電力の節約とともにコストの削減ももたらされ得る。
【００３４】
図３ｂは、メモリモジュールを用いる代替実施形態のブロック図を示している。メモリ制御器370はアドレス／コマンドバス360及びデータバス365によってメモリモジュール300a及び300bの双方に結合されている。メモリモジュール300a及び300bは実質的に同様な設計をしており、何れも、上述のようなマルチドロップ型バス接続形態によって互いに接続されたメモリ制御器及びメモリモジュールから成るメモリシステムの取り得る一実施形態をとりわけ例示するために示されている。このメモリシステムの典型的な実施形態において、メモリ制御器370はアドレス／コマンドバス360を介してメモリモジュール300a及び300bの双方にアドレス及びコマンドを送信し、アドレス／コマンドバス360のアドレス及びコマンド信号線はバッファされ、アドレス／コマンドバスの対（すなわち、アドレス／コマンドバス322a及び323a、並びにアドレス／コマンドバス322b及び323b）として再送信される。このアドレス／コマンドバスの対は、通常は発生するバスサイクルにおいて互いにミラーリングするが、少なくとも一部のアドレス信号線は反対のhigh及びlow状態で駆動される。また、このメモリシステムの典型的な実施形態においては、メモリ制御器370はデータバス365にわたってメモリアレイ332a、333a、332b及び333bとデータを直接的に交換する。一部の実施形態においては、メモリモジュール300a及び300bそれぞれの終端装置340a及び340bの何れもが、終端電圧を供給する終端電圧源342に更に結合されている。
【００３５】
メモリモジュール300aは、少なくとも部分的に、バッファロジック310a、メモリアレイ332a及び333a、並びに終端装置340aで構成されている。バッファロジック310aは、図１及び２の制御装置110及び210に関して説明されたのと同様に、アドレス／コマンドバス322a及び323aの各々の一端に結合されており、アドレス／コマンドバス322a及び323aの各々の他端は終端装置340aに結合されている。また、メモリアレイ332a及び333aの部分は、それぞれ、アドレス／コマンドバス322a及び323aの長手方向に沿った様々な箇所で、これらのバスに結合されている。メモリモジュール300b内には、バッファロジック310b、メモリアレイ332b及び333b、終端装置340b、アドレス／コマンドバス322b及び323b、並びにデータバス325b間の実質的に同様な部品及び結合の構成が存在している。メモリモジュール300a及び300bには同様の設計が為されるが、簡潔にするため、以下の説明は双方のメモリモジュールではなく、メモリモジュール300a内の構成要素のみを参照することとする。
【００３６】
一部の実施形態においては、メモリモジュール300aは比較的小さいＰＣＢに取り付けられた複数の集積回路として実装されている。このＰＣＢは、少なくともメモリ制御器370が備わった他のＰＣＢとの接続のためのコンタクト又は他の形態のコネクタを有するカードエッジタブと、メモリモジュール300bが挿入されてもよい他のコネクタとを備えており、それにより、アドレス／コマンドバス360と、データバス365と、場合により終端電圧源342への接続とが経路付けられる電気接続が作り出されている。このような実施形態においては、メモリアレイ332a及び333aの双方は複数のメモリＩＣで構成されていてもよい。少なくともメモリ制御器370が備わった上記他のＰＣＢはコンピュータシステムの回路基板であってもよい。メモリ制御器は、この場合、例えば周辺装置などの他の装置との間で、何らかの形態のプロセッサをメモリモジュール300aに結合させるために使用されるロジックの一部を為してもよい。
【００３７】
簡単に上述されたように、バッファロジック310aは、メモリ制御器370によってアドレス／コマンドバス360上に生成されたバスサイクルを、アドレス／コマンドバス332a及び333aの一方に生じるバスサイクルを他方に生じるバスサイクルに十分にミラーリングさせながら、メモリアレイ332a及び333aにそれぞれアドレス／コマンドバス322a及び323aを介して再送信する。電力を節減し、且つ／或いは電流容量の低減された終端電圧源342の使用を可能にするため、バッファロジック310aは、制御装置110及び210に関して上述されたのと非常によく似た手法で、アドレス／コマンドバス322a上を実際の状態のバイナリー信号で伝送される少なくとも一部のアドレスの少なくとも一部を、アドレス／コマンドバス323a上に反転バイナリー信号（すなわち、反対のhigh及びlow状態）として送信する。上述のメモリシステム100及び200の場合にそうであったように、アドレス／コマンドバス322a及び323a間で反対のhigh及びlow状態を使用することは、終端装置340aと終端電圧源342との間の電流量を制限することの助けとなり、それにより、電力消費を節減することの助けとなる。例えばメモリモジュール300a等の複数のメモリモジュールが用いられ、且つこのようなメモリモジュールにおいて反対のhigh及びlowの信号状態が用いられる実施形態においては、終端電圧源342の全体容量及び／又は物理的サイズを比較的小さく保つ機会が与えられ、電力の節約とともにコストの削減ももたらされ得る。
【００３８】
図４は、コンピュータシステムを用いる実施形態のブロック図を示している。コンピュータシステム400は、少なくとも部分的に、プロセッサ482、システムロジック480及びメモリシステムから構成されている。このメモリシステムは少なくともメモリ制御器410と、例えば432a、432b、433a及び433bなどの、１つ以上の記憶装置から構成されており、これらは一緒になって、命令を記憶、取り出し及び実行することが可能な一種の処理コア及び記憶部品を構成している。
【００３９】
図４に示されるメモリシステムの特定の実装例は、メモリバス422を介して記憶装置432a及び432bに結合され、且つメモリバス423を介して記憶装置433a及び433bに結合されたメモリ制御器410（システムロジック480内）から構成されている。また、メモリバス422及び423の双方は更に、終端装置440がメモリバス422及び423を構成する少なくとも一部の信号線の端部を終端し、反対側の端部がメモリ制御器410に結合されるような接続形態で終端装置440に結合されている。一方、記憶装置432a、432b、433a及び433bはメモリバス422及び423のそれぞれの一方に、メモリバス422及び423を構成する信号線に沿った箇所で結合されている。図示されるように、メモリバス422及び423の双方は、共有される信号線が例え存在するとしても殆どないように、アドレス及び／又はコマンド信号線とともにデータ信号線を組み込んでいる。メモリバス422及び423間に共有信号線を存在させるか否か、及び何本の信号線が共有されるかは、当業者に容易に認識されるように、１つ以上の装置及び／又はコネクタのピン数を減少させる要望、回路基板上の部品の相対的な物理配置、データ信号線の並列セットの使用によってデータ伝送速度を高速化する要望、及び／又は取り得る様々な実施形態の設計に影響するその他多数の要因の何れか等の要因に依存してもよい。
【００４０】
一部の実施形態においては、メモリ制御器410は、図示されるように、様々なプロセッササポート機能を提供するように例えばプロセッサ482に結合されたシステムロジック480などの、より大きいＩＣを構成する回路のほんの一部である。他の実施形態においては、メモリ制御器410は、例えば１つ以上の処理コアを有するプロセッサ等の処理装置内に組み込まれている。更に他の実施形態においては、メモリ制御器410は該メモリ制御器410に結合された別の装置から受け取ったコマンドに応じてメモリ操作を実行する完全に別個のＩＣである。
【００４１】
取り得る様々な実施形態において、メモリ装置432a、432b、433a及び433bは、メモリバス422及び423の一方又は他方に直接的に結合された１つ以上のメモリＩＣで構成されている。取り得る他の実施形態においては、記憶装置432a、432b、433a及び433bは１つ以上のメモリモジュールで構成されており、メモリモジュールは、メモリ制御器410が取り付けられた回路基板に取り付けられたコネクタを介して、メモリバス422及び423の一方又は他方に結合された、小型のＰＣＢに取り付けられた複数のＩＣを有する構成から成っている。
【００４２】
取り得る一部の実施形態において、終端装置440はメモリバス422及び423内のデータ信号線とともに、アドレス及びコマンド信号線に終端を提供する。取り得る様々な実施形態において、終端装置440は、当業者に容易に理解されるように、抵抗、能動終端回路などを含む多くの形態を取り得る電子回路から構成されてもよい。
【００４３】
図１及び２の制御装置110及び210、並びに図３のバッファロジック310a及び310bと同様に、メモリ制御器410は記憶装置432a、432b、433a及び433bへのメモリ操作を実行し、メモリバス422に生じるバスサイクルをメモリバス423に生じるバスサイクルに十分にミラーリングさせながら、メモリバス422及び423内のアドレス及びコマンド信号線を介して命令及びコマンドを送信する。電力を節減し、且つ／或いは電流容量の低減された（故に、複雑でなくなり、且つ／或いは低コストになり得る）終端装置440を有する終端電源の使用を可能にするため、メモリ制御器410は、少なくとも一部のアドレスの少なくとも一部を、実際の状態のバイナリー信号でメモリバス422上に送信し、且つ反転バイナリー信号（すなわち、反対のhigh及びlow状態）としてメモリバス423上に送信する。上述の実施形態の場合にそうであったように、メモリバス422及び423間で反対のhigh及びlow状態を使用することは、終端装置440で消費される電力量を制限することの助けとなる。
【００４４】
一部の実施形態においては、プロセッサ482は、システムロジック480を介して、あるいはプロセッサ482が命令セットを取り出し得るような何らかの他の結合を介して、ストレージ装置によって用いられる不揮発性記憶装置492（例えば、ＥＥＰＲＯＭ、ＲＯＭ、ＦＬＡＳＨなど）又は媒体491（例えば、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、テープなど）の何れかへのアクセスを有してもよい。このような実施形態においては、このような命令セットはプロセッサ482によって実行されるとき該プロセッサ482に、１つ以上のこれら記憶装置によって、また何らかの機能のために、何れの信号線が用いられるかを正確に決定するために記憶装置432a、432b、433a及び／又は433bの様々な特性を特定するように１つ以上の検査を実行させたり、１つ以上の他の手法を採らせたりしてもよい。このような検査及び他の手法の実行後、プロセッサ482は更に、メモリバス422及び423の１つ以上のアドレス及び／又はコマンド信号線上で反対のhigh及びlow状態を選択的に使用するため、あるいは使用することを選択的に避けるため、メモリ制御器410をプログラムさせてもよい。
【００４５】
様々な取り得る実施形態に関連して本発明について詳細に説明してきた。上記の詳細な説明により、数多の代替、変更、変形及び用途が当業者に明らかになることは明白である。当業者に理解されるように、本発明は、多数の可能なメモリ技術の何れかを用いた多くの可能な種類の記憶装置をサポートするように実施されてもよい。また、当業者に理解されるように、本発明はコンピュータシステム以外のエレクトロニクス装置、例えば、音響／映像（Ａ／Ｖ）娯楽機器、乗物の制御装置、電子回路によって制御される電気機器など、をサポートするように実施されてもよい。
【図面の簡単な説明】
【００４６】
【図１ａ】メモリシステムを用いる一実施形態を示すブロック図である。
【図１ｂ】メモリシステムを用いる一実施形態を示すブロック図である。
【図２】メモリシステムを用いる他の一実施形態を示すブロック図である。
【図３ａ】メモリモジュールを用いる一実施形態を示すブロック図である。
【図３ｂ】メモリモジュールを用いる一実施形態を示すブロック図である。
【図４】コンピュータシステムを用いる一実施形態を示すブロック図である。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【国際調査報告】
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