(57)【要約】【課題】比較的簡便な構造により、分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高い電子装置を実現する。【解決手段】ナノカーボン材料３と、ナノカーボン材料３と電気的に接続された一対の電極４，５とを含み、ナノカーボン材料３下に形成された、ドーピング機能を有する少なくとも１種の分子材料からなる下層２と、ナノカーボン材料３上に形成された、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層６とを含み、ナノカーボン材料３は、下層２及び上層３により、一対の電極４，５間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成する。【選択図】図２
2015005655.tif 000002
【特許請求の範囲】
【請求項１】
ナノカーボン材料と、
前記ナノカーボン材料と電気的に接続された一対の電極と
を含み、
前記ナノカーボン材料下に形成された、ドーピング機能を有する少なくとも１種の分子材料からなる下層と、
前記ナノカーボン材料上に形成された、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層と
を含み、
前記ナノカーボン材料は、前記下層及び前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成することを特徴とする電子装置。
【請求項２】
前記ナノカーボン材料は、２層又は３層に積層されたグラフェンであることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記下層の分子材料及び前記上層の分子材料は、
Ｎ型のドーピング機能を有するものが、ＰＥＩ、フェロセン、コバルトセン、テトラチアフルバレン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、及びＮ−ジメチル−３−アミノプロピルメトキシシランから選ばれた少なくとも１種の分子であり、
Ｐ型のドーピング機能を有するものが、Ｆ4−ＴＣＮＱ、Ｆ2−ＨＣＮＱ、ＴＣＮＱ、Ｆ2−ＴＣＮＱ、ＮＯ2、フッ化ペンタセン、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、Ｎ−フェニル−３−アミノトリメトキシシラン、及び３−メルカプトトリメトキシシランから選ばれた少なくとも１種の分子であることを特徴とする請求項１又は２に記載の電子装置。
【請求項４】
前記下層の分子材料は、ＳＡＭ膜として形成されていることを特徴とする請求項１〜３のいずれか１項に記載の電子装置。
【請求項５】
前記電極は、前記ナノカーボン材料の電子状態を変調しない導電材料で形成されていることを特徴とする請求項１〜４のいずれか１項に記載の電子装置。
【請求項６】
ドーピング機能を有する少なくとも１種の分子材料からなる下層を形成する工程と、
前記下層上にナノカーボン材料を形成する工程と、
前記ナノカーボン材料と電気的に接続される一対の電極を形成する工程と、
前記ナノカーボン材料上に互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層を形成する工程と
を含み、
前記ナノカーボン材料は、前記下層及び前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成することを特徴とする電子装置の製造方法。
【請求項７】
前記上層の分子材料による前記ナノカーボン材料の被覆率を調節し、前記ナノカーボン材料におけるＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種のドーピング状態を制御することを特徴とする請求項６に記載の電子装置の製造方法。
【請求項８】
前記ナノカーボン材料は、２層又は３層に積層されたグラフェンであることを特徴とする請求項６又は７に記載の電子装置の製造方法。
【請求項９】
前記下層の分子材料及び前記上層の分子材料は、
Ｎ型のドーピング機能を有するものが、ＰＥＩ、フェロセン、コバルトセン、テトラチアフルバレン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、及びＮ−ジメチル−３−アミノプロピルメトキシシランから選ばれた少なくとも１種の分子であり、
Ｐ型のドーピング機能を有するものが、Ｆ4−ＴＣＮＱ、Ｆ2−ＨＣＮＱ、ＴＣＮＱ、Ｆ2−ＴＣＮＱ、ＮＯ2、フッ化ペンタセン、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、Ｎ−フェニル−３−アミノトリメトキシシラン、及び３−メルカプトトリメトキシシランから選ばれた少なくとも１種の分子であることを特徴とする請求項６〜８のいずれか１項に記載の電子装置の製造方法。
【請求項１０】
前記下層の分子材料は、ＳＡＭ膜として形成されていることを特徴とする請求項６〜９のいずれか１項に記載の電子装置の製造方法。
【請求項１１】
前記電極は、前記ナノカーボン材料の電子状態を変調しない導電材料で形成されていることを特徴とする請求項６〜１０のいずれか１項に記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置及びその製造方法に関する。
【背景技術】
【０００２】
現在のＬＳＩは、微細化によりその特性の向上が図られてきた。しかしながら、微細化が進みトランジスタのゲート長が３０ｎｍを下回るようになるに至り、微細化の弊害が現れつつある。そこで、従来利用されてきたシリコンに代わり、より移動度が高い別の材料をチャネルに利用し、特性向上を図る試みが進められている。それらの材料として、ゲルマニウムやＩｎＧａＡｓ等の化合物半導体が候補に挙がっているが、２次元材料であり、極めて移動度が高いグラフェンも注目されている。
【０００３】
グラフェンは、室温でも１００，０００ｃｍ2／Ｖｓ程度の高い移動度を持ち、更に電子、ホールの移動度に差が無いことから、将来のチャネル材料として期待されている。しかしながら、グラフェンはバンドギャップがないため、そのままではオン・オフ比が小さく、スイッチング素子としての利用は難しい。そのため、バンドギャップを形成すべく、グラフェンをリボン状に加工する等の様々な手法が提案されている。そのような手法の１つとして、２層グラフェンに垂直に電場を印加するというものが提案されている。この場合、２層グラフェンの上下に電極を設けるためデバイス構造がやや複雑になる。電極を設ける代わりに、２層グラフェンの上下の層にそれぞれホール、電子をドーピングするような分子材料を堆積し、バンドギャップを形成する、という試みも行われている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】H. Sugimura et al., Surf. Interf. Anal. 34 (2002) 550.
【非特許文献２】K.S. Novoselov et al., Science 306 (2004) 666.
【非特許文献３】S. Lee et al., Nano Lett. 10 (2010) 4702.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
２層グラフェンの上下に分子材料を堆積してバンドギャップを形成する試みは、デバイス構造を電場印加用の電極を設ける必要が無い点で、デバイス作製において有利である。しかしながら現状では、バンドギャップ形成の原理検証に留まっており、実際にトランジスタ構造をどのようにしたらよいか、という点に関しては未だ確立されていない。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、比較的簡便な構造により、分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高い電子装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電子装置は、ナノカーボン材料と、前記ナノカーボン材料と電気的に接続された一対の電極とを含み、前記ナノカーボン材料下に形成された、ドーピング機能を有する少なくとも１種の分子材料からなる下層と、前記ナノカーボン材料上に形成された、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層とを含み、前記ナノカーボン材料は、前記下層及び前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成する。
【０００８】
本発明の電子装置の製造方法は、ドーピング機能を有する少なくとも１種の分子材料からなる下層を形成する工程と、前記下層上にナノカーボン材料を形成する工程と、前記ナノカーボン材料と電気的に接続される一対の電極を形成する工程と、前記ナノカーボン材料上に互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層を形成する工程とを含み、前記ナノカーボン材料は、前記下層及び前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成する。
【発明の効果】
【０００９】
本発明によれば、比較的簡便な構造により、分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高い電子装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【図２】図２に引き続き、第１の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【図３】第１の実施形態の変形例によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態の変形例によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【図５】第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【図７】第２の実施形態の変形例によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態の変形例によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
本実施形態では、チャネル材料にグラフェンを用いたトランジスタ（グラフェン・トランジスタ）を開示する。本実施形態では、グラフェン・トランジスタの構成をその製造方法と共に説明する。
図１〜図２は、第１の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【００１２】
先ず、図１（ａ）に示すように、基板１上に下層２を形成する。
詳細には、先ず、基板１、ここではＳｉ基板を用意し、Ｓｉ基板上に熱酸化等によりシリコン酸化膜を形成する。
次に、シリコン酸化膜上に、気相法（非特許文献１を参照）により、単分子層である所謂ＳＡＭ膜として下層２を形成する。
詳細には、Ｓｉ上にシリコン酸化膜の形成された基板１と、分子材料として開放容器に入れた電子供与性のＮ型ドーパント分子、ここではＮ−ジメチル−３−アミノプロピルメトキシシランを、グローブボックス内のテフロン（登録商標）性密閉容器中に、大気圧下で封入する。その後、テフロン製密閉容器を電気炉内に置いて、数時間程度の加熱処理を行う。加熱温度は、例えば１００℃とする。この加熱処理により、シリコン酸化膜上にＮ−ジメチル−３−アミノプロピルメトキシシランのＳＡＭ膜（以下、Ｎ（ＣＨ3）2−ＳＡＭと記す。）が形成される。
【００１３】
次に、形成されたＳＡＭ膜に各種の処理を施す。具体的には、トルエン処理、エタノール処理をそれぞれ１０分間程度、順次行う。その後、Ｎ2でブロー処理する。
以上により、ＳＡＭ膜である下層２が形成される。
【００１４】
続いて、図１（ｂ）に示すように、下層２上に２層グラフェン３を転写形成し、下層２及び２層グラフェン３を加工する。
２層グラフェンは、グラファイト結晶から、粘着テープを用いて剥離する方法を用いて転写しても良いし(非特許文献２を参照)、ＣＶＤ法により得られたものを転写しても良い（非特許文献３を参照）。
【００１５】
次に、転写されたグラフェン及び下層２を適宜リソグラフィー及びエッチングにより加工する。グラフェンのエッチングは、例えば酸素プラズマ等を利用したドライエッチングとする。下層２のエッチングは、例えば、酸素プラズマ又はＵＶオゾンを用いたドライエッチングとする。以上により、下層２上に、チャネル領域を構成する２層グラフェン３が形成される。
【００１６】
続いて、図１（ｃ）に示すように、２層グラフェン３の両端部位と接触するようにソース電極４及びドレイン電極５を形成する。
詳細には、下層２及び２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ソース電極及びドレイン電極の形成予定部位にそれぞれ開口を形成する。電極材料を開口内を含む全面に連続的に堆積する。電極材料は、例えばＴｉ／Ａｕ（Ｔｉが下層）とし、Ｔｉを２０ｎｍ程度の厚みに、Ａｕを５００ｎｍ程度の厚みに順次堆積する。Ｔｉを比較的厚く形成することにより、Ｔｉが２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料として機能する。リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、２層グラフェン３の両端部位と接触するように、一対の電極であるソース電極４及びドレイン電極５が形成される。
なお、図面の見易さを考慮して、ソース電極４及びドレイン電極５の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【００１７】
続いて、図２（ａ）に示すように、２層グラフェン３上に、第１の上層６ａ及びゲート絶縁膜７を介してゲート電極８を形成する。
詳細には、先ず、２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ゲート電極の形成予定部位に開口を形成する。
【００１８】
次に、レジストの開口内を含む全面に、分子材料として電子引き抜き性（ホール供与性）のＰ型ドーパント分子、ここではＦ4−ＴＣＮＱ（2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane）を堆積する。Ｆ4−ＴＣＮＱは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。
【００１９】
次に、ポリビニルアルコール（ＰＶＡ）をスピンコート法またはディップ法により数ｎｍ程度の厚みに堆積する。このＰＶＡをシード層として、レジストの開口内を含む全面に絶縁材料、例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、例えば１０ｎｍ程度の厚みに堆積する。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積しても良い。
【００２０】
次に、レジストの開口内を含む全面に電極材料、例えばＴｉ／Ａｕを真空蒸着法等により開口内を含む全面に堆積する。
そして、リフトオフ法により、レジスト及びその上のＦ4−ＴＣＮＱ、ＰＶＡ、ＨｆＯ2、及びＴｉ／Ａｕを除去する。以上により、２層グラフェン３上に、Ｆ4−ＴＣＮＱからなる第１の上層６ａ、ＨｆＯ2からなるゲート絶縁膜７、及びＴｉ／Ａｕからなるゲート電極８が順次積層されてなる構造体が形成される。なお、図面の見易さを考慮して、ゲート電極８の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【００２１】
続いて、図２（ｂ）に示すように、第１の上層６ａの両側に第２の上層６ｂを形成する。
詳細には、ゲート電極８とソース電極４との間、及びゲート電極８とドレイン電極５との間でそれぞれ露出する２層グラフェン３の表面を含む全面に、分子材料として電子供与性のＮ型ドーパント分子、ここではＰＥＩ（Polyethylenimine）を堆積する。ＰＥＩは、例えば真空蒸着法により堆積する。これにより、２層グラフェン３上で第１の上層６ａの両側に、ＰＥＩからなる第２の上層６ｂが自己整合的に形成される。
【００２２】
続いて、図２（ｃ）に示すように、上層６ｂをゲート電極８とソース電極４との間、及びゲート電極８とドレイン電極５との間のみに残す。
詳細には、上層６ｂの全面を異方性ドライエッチング（エッチバック）する。これにより、ソース電極４の上面、ドレイン電極５の上面、及びゲート電極８の上面の上層６ｂが除去され、ゲート電極８とソース電極４との間、及びゲート電極８とドレイン電極５との間のみに第２の上層６ｂが残存する。以上により、２層グラフェン３上のソース電極４とドレイン電極５との間の領域を、第１の上層６ａと第２の上層６ｂとで覆う上層６が構成される。
【００２３】
しかる後、ソース電極４、ドレイン電極５、ゲート電極８と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。
【００２４】
本実施形態によるグラフェン・トランジスタでは、２層グラフェン３を挟持するように、２層グラフェン３下には下層２が、２層グラフェン３上には上層６が形成されている。下層２は、電子供与性のＮ型ドーパント分子であるＮ（ＣＨ3）2−ＳＡＭで形成される。上層６は、ゲート電極８下の部分に形成された電子引き抜き性（ホール供与性）のＰ型ドーパント分子であるＦ4−ＴＣＮＱからなる第１の上層６ａと、ゲート電極８の両側部分に形成された電子供与性のＮ型ドーパント分子であるＰＥＩからなる第２の上層６ｂとから構成される。
【００２５】
２層グラフェン３は、ゲート電極８下に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する下層２と、Ｐ型ドーパントを供給する第１の上層６ａとで挟まれている。この場合、下層２のＮ型ドーパントとしての性質よりも、第１の上層６ａのＰ型ドーパントとしての性質の方が強い。そのため、２層グラフェン３は、当該部位において、バンドギャップを形成しつつ、全体としてＰ型となる。
【００２６】
その一方で、２層グラフェン３は、ゲート電極８の両側に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する下層２と、同様にＮ型ドーパントを供給する第２の上層６ｂとで挟まれている。この場合、２層グラフェン３は、当該部位においてＮ型となるが、上下の分子材料における電子供給性の差により、バンドギャップが形成される。
【００２７】
またこのとき、上層６ｂが弱いＰ型ドーパント、あるいはドーパント以外であっても、Ｎ型となり、またバンドギャップも形成される。またこのとき、上層6bが弱いP型ドーパント、あるいはドーパント以外であっても、Ｎ型となり、またバンドギャップも形成される。
【００２８】
なお、本実施形態では、ＮドーパントＳＡＭ膜上のグラフェンにＰドーパントやＮドーパントとなる分子材料を堆積してＮＰＮ構造を形成したが、例えばＳＡＭ膜が無くシリコン酸化膜やボロンナイトライド上などでも、ギャップは小さくなるもののＮＰＮ構造が実現できる。また同様のことをＳＡＭ膜のドーピング極性のみを変化させ、上層にはドーピング能力を有しない膜を堆積しても実現可能である。
【００２９】
このように、本実施形態のグラフェン・トランジスタでは、２層グラフェン３は、そのソース電極４とドレイン電極５との間のチャネル領域で実質的にＮＰＮ構造となり、十分なバンドギャップが形成される。
【００３０】
本実施形態では、上層６を構成する第１の上層６ａ及び第２の上層６ｂを形成する際に、これらによる２層グラフェン３の被覆率を調節することにより、ＮＰＮ構造におけるＮ、Ｐ、Ｎの各導電型のドーピング状態（濃度）を制御することができる。例えば、第１の上層６ａの被覆率を調節し、そのＰ型ドーパントとしての性質（第１の上層６ａにより供与される２層グラフェン３のＰ型ドーパント濃度）を、下層２のＮ型ドーパントとしての性質（下層２により供与される２層グラフェン３のＮ型ドーパント濃度）と同等とすることで、ＮＰＮのＰをほぼＩ（intrinsic）状態とすることも可能である。
【００３１】
本実施形態では、Ｎ型ドーパント分子としてＮ（ＣＨ3）2−ＳＡＭ及びＰＥＩを、Ｐ型ドーパント分子としてＦ4−ＴＣＮＱを挙げたが、これらは一例であり、以下のような分子材料を用いることができる。
【００３２】
【表１】
2015005655.tif 000003
【００３３】
Ｎ型ドーパント分子としては、上記のものを含め、ＰＥＩ、フェロセン、コバルトセン、テトラチアフルバレン（ＴＴＦ）、３−アミノプロピルトリメトキシ（エトキシ）シラン（ＳＡＭ膜として用いる場合にＮＨ2−ＳＡＭと記す。）、Ｎ−メチル−３−アミノプロピルメトキシシラン（ＳＡＭ膜として用いる場合にＮＨ（ＣＨ3）−ＳＡＭと記す。）、Ｎ−ジメチル−３−アミノプロピルメトキシシランから選ばれた少なくとも１種の分子を用いることができる。
【００３４】
Ｐ型ドーパント分子としては、上記のものを含め、Ｆ4−ＴＣＮＱ、Ｆ2−ＨＣＮＱ、ＴＣＮＱ、Ｆ2−ＴＣＮＱ、ＮＯ2、フッ化ペンタセン、ジアゾニウム塩(4-(N,N-Dimethylamino)benzenediazonium Tetrafluoroborate、4-Bromobenzenediazonium Tetrafluoroborate等)、ベンジルビオロゲン、フッ化アルキルシラン（heptadecafluoro-1,1,2,2-tetrahydro-decyl-1-trimethoxysilane等）、Ｎ−フェニル−３−アミノトリメトキシシラン、及び３−メルカプトトリメトキシシランから選ばれた少なくとも１種の分子を用いることができる。
【００３５】
本実施形態によるＮＰＮ構造のグラフェン・トランジスタでは、下層２の分子材料、上層６を構成する第１の上層６ａ及び第２の上層６ｂの分子材料、ソース電極４及びドレイン電極５の電極材料を、以下のように選択することができる。
【００３６】
【表２】
2015005655.tif 000004
【００３７】
下層２のＮ型ドーパント分子の材料（下側材料）には、ＮＨ2−ＳＡＭ、ＮＨ（ＣＨ3）−ＳＡＭ、Ｎ（ＣＨ3）2−ＳＡＭから選ばれた１種が用いられる。
なお、第１の上層６ａの下方に位置整合する部位にＰ型ドーパント分子、例えばフッ化アルキルシランを形成し、上記の選ばれた１種を第２の上層６ｂの下方に位置整合する部位に形成するようにしても良い。これにより、２層グラフェン３のＮＰＮ構造におけるＰ型部分を確実に所期のＰ型に調節することができる。下層２を２種の分子材料で形成するには、後述する第２の実施形態における下層２１と同様に、パターニングにより第１の下層及び第２の下層を形成することが可能である。
【００３８】
上層６の分子材料（上側材料）について、第１の上層６ａのＰ型ドーパント分子の材料には、Ｆ4−ＴＣＮＱ又はＦ2−ＨＣＮＱが用いられる。
第２の上層６ｂのＮ型ドーパント分子の材料には、ＰＥＩ、フェロセン、コバルトセン、ＴＴＦから選ばれた１種が用いられる。なお、第２の上層６ｂとして、下側材料のＮ型ドーパントとしての性質よりもＰ型ドーパントとしての性質が弱いＰ型ドーパント分子の材料、例えばＴＣＮＱを用いても良い。
【００３９】
ソース電極４及びドレイン電極５の電極材料は、２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料、例えば、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｓｅ，Ｙ，及びＬａのいずれか１種の金属材料が用いられる。本実施形態では、上記のように、電極材料としてＴｉを比較的厚く（２０ｎｍ程度）形成することにより、Ｔｉが２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料として機能する。
【００４０】
以上説明したように、本実施形態によれば、比較的簡便な構造により、分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高いＮＰＮ構造のグラフェン・トランジスタが実現する。
【００４１】
（変形例）
本例では、第１の実施形態と同様にグラフェン・トランジスタを開示するが、チャネル領域がＰＮＰ構造とされている点で第１の実施形態と相違する。
図３〜図４は、第１の実施形態の変形例によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【００４２】
先ず、第１の実施形態の図１（ａ），（ｂ）と同様の諸工程を順次行う。このときの様子を図３（ａ），（ｂ）に示す。
【００４３】
続いて、図３（ｃ）に示すように、２層グラフェン３の両端部位と接触するようにソース電極１１及びドレイン電極１２を形成する。
詳細には、下層２及び２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ソース電極及びドレイン電極の形成予定部位にそれぞれ開口を形成する。電極材料を開口内を含む全面に連続的に堆積する。電極材料は、例えばＴｉ／Ａｕ（Ｔｉが下層）とし、Ｔｉを１ｎｍ程度の厚みに、５００ｎｍ程度の厚みに順次堆積する。ここで、ＴｉはＡｕの密着層として用いられている。Ｔｉを極めて薄く形成することにより、Ａｕが２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料として機能する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、２層グラフェン３の両端部位と接触するように、一対の電極であるソース電極１１及びドレイン電極１２が形成される。
なお、図面の見易さを考慮して、ソース電極１１及びドレイン電極１２の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【００４４】
続いて、図４（ａ）に示すように、２層グラフェン３上に、第１の上層１３ａ及びゲート絶縁膜７を介してゲート電極８を形成する。
詳細には、先ず、２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ゲート電極の形成予定部位に開口を形成する。
【００４５】
次に、レジストの開口内を含む全面に分子材料として電子供与性のＮ型ドーパント分子、ここではＰＥＩを堆積する。ＰＥＩは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。
【００４６】
次に、レジストの開口内を含む全面に絶縁材料、例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えばＡＬＤ法により、例えば１０ｎｍ程度の厚みに堆積する。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積しても良い。
【００４７】
次に、レジストの開口内を含む全面に電極材料、例えばＴｉ／Ａｕを真空蒸着法等により開口内を含む全面に堆積する。
そして、リフトオフ法により、レジスト及びその上のＰＥＩ、ＨｆＯ2、及びＴｉ／Ａｕを除去する。以上により、２層グラフェン３上に、ＰＥＩからなる第１の上層１３ａ、ＨｆＯ2からなるゲート絶縁膜７、及びＴｉ／Ａｕからなるゲート電極８が順次積層されてなる構造体が形成される。なお、図面の見易さを考慮して、ゲート電極８の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【００４８】
続いて、図４（ｂ）に示すように、第１の上層１３ａの両側に第２の上層１３ｂを形成する。
詳細には、ゲート電極８とソース電極１１との間、及びゲート電極８とドレイン電極１２との間でそれぞれ露出する２層グラフェン３の表面を含む全面に、分子材料として電子引き抜き性（ホール供与性）のＰ型ドーパント分子、ここではＦ4−ＴＣＮＱを堆積する。Ｆ4−ＴＣＮＱは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。これにより、２層グラフェン３上で第１の上層１３ａの両側に、Ｆ4−ＴＣＮＱからなる第２の上層１３ｂが自己整合的に形成される。
【００４９】
続いて、図４（ｃ）に示すように、上層１３ｂをゲート電極８とソース電極１１との間、及びゲート電極８とドレイン電極１２との間のみに残す。
詳細には、上層１３ｂの全面を異方性ドライエッチング（エッチバック）する。これにより、ソース電極１１の上面、ドレイン電極１２の上面、及びゲート電極８の上面の上層１３ｂが除去され、ゲート電極８とソース電極１１との間、及びゲート電極８とドレイン電極１２との間のみに第２の上層１３ｂが残存する。以上により、２層グラフェン３上のソース電極１１とドレイン電極１２との間の領域を、第１の上層１３ａと第２の上層１３ｂとで覆う上層１３が構成される。
【００５０】
しかる後、ソース電極１１、ドレイン電極１２、ゲート電極８と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。
【００５１】
本例によるグラフェン・トランジスタでは、２層グラフェン３を挟持するように、２層グラフェン３下には下層２が、２層グラフェン３上には上層１３が形成される。下層２は、電子供与性のＮ型ドーパント分子であるＮ（ＣＨ3）2−ＳＡＭで構成されている。上層１３は、ゲート電極８下の部分に形成された電子供与性のＮ型ドーパント分子であるＰＥＩからなる第１の上層１３ａと、ゲート電極８の両側部分に形成された電子引き抜き性（ホール供与性）のＰ型ドーパント分子であるＦ4−ＴＣＮＱからなる第２の上層１３ｂとから構成される。
【００５２】
２層グラフェン３は、ゲート電極８下に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する下層２と、同様にＮ型ドーパントを供給する第１の上層１３ａとで挟まれている。この場合、２層グラフェン３は、当該部位においてＮ型となるが、上下の分子材料における電子供給性の差により、バンドギャップが形成される。
【００５３】
その一方で、２層グラフェン３は、ゲート電極８の両側に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する下層２と、Ｐ型ドーパントを供給する第２の上層１３ｂとで挟まれている。この場合、下層２のＮ型ドーパントとしての性質よりも、第２の上層１３ｂのＰ型ドーパントとしての性質の方が強い。そのため、２層グラフェン３は、当該部位において、バンドギャップを形成しつつ、全体としてＰ型となる。
【００５４】
このように、本例のグラフェン・トランジスタでは、２層グラフェン３は、そのソース電極１１とドレイン電極１２との間のチャネル領域で実質的にＰＮＰ構造となり、十分なバンドギャップが形成される。
【００５５】
本例では、上層１３を構成する第１の上層１３ａ及び第２の上層１３ｂを形成する際に、これらによる２層グラフェン３の被覆率を調節することにより、ＰＮＰ構造におけるＰ、Ｎ、Ｐの各々の各導電型のドーピング状態（濃度）を制御することができる。
【００５６】
本例では、Ｎ型ドーパント分子としてＮ（ＣＨ3）2−ＳＡＭ及びＰＥＩを、Ｐ型ドーパント分子としてＦ4−ＴＣＮＱを挙げたが、これらは一例である。
本例によるＮＰＮ構造のグラフェン・トランジスタでは、下層２の分子材料、上層１３を構成する第１の上層１３ａ及び第２の上層１３ｂの分子材料、ソース電極１１及びドレイン電極１２の電極材料を、以下のように選択することができる。
【００５７】
【表３】
2015005655.tif 000005
【００５８】
下層２のＮ型ドーパント分子の材料（下側材料）には、ＮＨ2−ＳＡＭ、ＮＨ（ＣＨ3）−ＳＡＭ、Ｎ（ＣＨ3）2−ＳＡＭから選ばれた１種が用いられる。
なお、上記の選ばれた１種を第１の上層１３ａの下方に位置整合する部位に形成し、第２の上層１３ｂの下方に位置整合する部位にＰ型ドーパント分子、例えばフッ化アルキルシランを形成するようにしても良い。これにより、２層グラフェン３のＰＮＰ構造におけるＰ型部分を確実に所期のＰ型に調節することができる。下層２を２種の分子材料で形成するには、後述する第２の実施形態における下層２１と同様に、パターニングにより第１の下層及び第２の下層を形成することが可能である。
【００５９】
上層１３の分子材料（上側材料）について、第１の上層１３ａのＮ型ドーパント分子の材料には、ＰＥＩ、フェロセン、コバルトセン、ＴＴＦから選ばれた１種が用いられる。なお、第１の上層１３ａとして、下側材料のＮ型ドーパントとしての性質よりもＰ型ドーパントとしての性質が弱いＰ型ドーパント分子の材料、例えばＴＣＮＱを用いても良い。
第２の上層１３ｂのＰ型ドーパント分子の材料には、Ｆ4−ＴＣＮＱ、又はＦ2−ＨＣＮＱが用いられる。
【００６０】
ソース電極１１及びドレイン電極１２の電極材料は、２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料、例えば、Ａｕ，Ｐｄ，Ｐｔ，Ｎｉ，Ｃｏ，及びＩｒのいずれか１種の金属材料が用いられる。本例では、上記のように、Ｔｉを密着層として極めて薄く（１ｎｍ程度）形成することにより、Ａｕが２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料として機能する。
【００６１】
以上説明したように、本例によれば、比較的簡便な構造により、分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高いＰＮＰ構造のグラフェン・トランジスタが実現する。
【００６２】
（第２の実施形態）
本実施形態では、チャネル材料にグラフェンを用いたトンネルトランジスタ（グラフェン・トンネルトランジスタ）を開示する。本実施形態では、グラフェン・トンネルトランジスタの構成をその製造方法と共に説明する。
図５〜図６は、第２の実施形態によるグラフェン・トンネルトランジスタの製造方法を工程順に示す概略断面図である。
【００６３】
先ず、図５（ａ）に示すように、気相法により、基板１上に第１の下層２１ａを形成する。
詳細には、基板１、ここではＳｉ基板を用意し、Ｓｉ基板上に熱酸化等によりシリコン酸化膜を形成する。基板１と、分子材料として開放容器に入れた電子供与性のＮ型ドーパント分子、ここではＮ−ジメチル−３−アミノプロピルメトキシシランを、グローブボックス内のテフロン性密閉容器中に、大気圧下で封入する。その後、テフロン製密閉容器を電気炉内に置いて、数時間程度の加熱処理を行う。加熱温度は、例えば１００℃とする。この加熱処理により、基板１のシリコン酸化膜上にＮ−ジメチル−３−アミノプロピルメトキシシランのＳＡＭ膜が形成される。
【００６４】
次に、形成されたＳＡＭ膜に各種の処理を施す。具体的には、トルエン処理、エタノール処理をそれぞれ１０分間程度、順次行う。その後、Ｎ2でブロー処理する。
以上により、Ｎ−ジメチル−３−アミノプロピルメトキシシランのＳＡＭ膜である第１の下層２１ａが形成される。
【００６５】
続いて、図５（ｂ）に示すように、第１の下層２１ａと共に下層２１を構成する第２の下層２１ｂを形成し、下層２１上に２層グラフェン３を転写形成し、下層２１及び２層グラフェン３を加工する。
詳細には、先ず、リソグラフィー及びエッチングにより下層２１ａを加工し、下層２１ａの一部を除去する。
【００６６】
次に、下層２１ａの一部除去により露出した基板１のシリコン酸化膜上に、下層２１ａの形成時と同様の気相法により、電子引き抜き性（ホール供与性）のＰ型ドーパント分子、ここではＮ−フェニル−３−アミノトリメトキシシランをＳＡＭ膜として堆積する。以上により、基板１上で第１の下層２１ａと隣接するように、フッ化アルキルシランのＳＡＭ膜である第２の下層２１ｂが形成される。第１の下層２１ａ及び第２の下層２１ｂにより下層２１が構成される。
【００６７】
２層グラフェンは、グラファイト結晶から、粘着テープを用いて剥離する方法を用いて転写しても良いし(非特許文献２を参照)、ＣＶＤ法により得られたものを転写しても良い（非特許文献３を参照）。
【００６８】
次に、転写されたグラフェン及び下層２１を適宜リソグラフィー及びエッチングにより加工する。グラフェンのエッチングは、例えば酸素プラズマ等を利用したドライエッチングとする。下層２１のエッチングは、例えば、酸素プラズマ又はＵＶオゾンを用いたドライエッチングとする。以上により、下層２１上に、チャネル領域を構成する２層グラフェン３が形成される。
【００６９】
続いて、図５（ｃ）に示すように、２層グラフェン３の両端部位と接触するようにソース電極２２及びドレイン電極２３を形成する。
詳細には、先ず、下層２１及び２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ソース電極の形成予定部位に開口を形成する。電極材料を開口内を含む全面に連続的に堆積する。電極材料は、例えばＴｉ／Ａｕ（Ｔｉが下層）とし、Ｔｉを２０ｎｍ程度の厚みに、Ａｕを５００ｎｍ程度の厚みに順次堆積する。Ｔｉを比較的厚く形成することにより、Ｔｉが２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料として機能する。リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、２層グラフェン３の一端部位と接触するように、ソース電極２２が形成される。
なお、図面の見易さを考慮して、ソース電極２２の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【００７０】
次に、下層２１及び２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ドレイン電極の形成予定部位に開口を形成する。電極材料を開口内を含む全面に連続的に堆積する。電極材料は、例えばＴｉ／Ｐｔ（Ｔｉが下層）とし、Ｔｉを１ｎｍ程度の厚みに、５００ｎｍ程度の厚みに順次堆積する。ここで、ＴｉはＰｔの密着層として用いられている。Ｔｉを極めて薄く形成することにより、Ｐｔが２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料として機能する。リフトオフ法により、レジスト及びその上のＴｉ／Ｐｔを除去する。以上により、２層グラフェン３の他端部位と接触するように、ドレイン電極２３が形成される。
なお、図面の見易さを考慮して、ドレイン電極２３の２層構造（Ｔｉ／Ｐｔ）の図示を省略する。
【００７１】
続いて、図６（ａ）に示すように、２層グラフェン３上に、第１の上層２４ａ及びゲート絶縁膜７を介してゲート電極８を形成する。
詳細には、先ず、２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ソース電極２２とドレイン電極２３との間の領域のうちソース電極２２の隣接部分を除く箇所に、開口を形成する。
【００７２】
次に、レジストの開口内を含む全面に、分子材料として電子引き抜き性（ホール供与性）のＰ型ドーパント分子、ここではＦ4−ＴＣＮＱを堆積する。Ｆ4−ＴＣＮＱは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。
【００７３】
次に、ポリビニルアルコール（ＰＶＡ）をスピンコート法またはディップ法により数ｎｍ程度の厚みに堆積する。このＰＶＡをシード層として、レジストの開口内を含む全面に絶縁材料、例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えばＡＬＤ法により、例えば１０ｎｍ程度の厚みに堆積する。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積しても良い。
【００７４】
そして、リフトオフ法により、レジスト及びその上のＰＶＡ、Ｆ4−ＴＣＮＱ及びＨｆＯ2を除去する。以上により、２層グラフェン３上に、Ｆ4−ＴＣＮＱからなる第１の上層２４ａ及びＨｆＯ2からなるゲート絶縁膜７が順次積層されてなる構造体が形成される。
【００７５】
次に、全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ゲート電極の形成予定部位に開口を形成する。
次に、レジストの開口内を含む全面に電極材料、例えばＴｉ／Ａｕを真空蒸着法等により開口内を含む全面に堆積する。
そして、リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、２層グラフェン３上に、第１の上層２４ａ及びゲート絶縁膜７の構造体を介して、ゲート電極８が形成される。なお、図面の見易さを考慮して、ゲート電極８の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【００７６】
続いて、図６（ｂ）に示すように、ソース電極２２と第１の上層２４ａとの間の領域に第２の上層２４ｂを形成する。
詳細には、ソース電極２２と第１の上層２４ａとの間で露出する２層グラフェン３の表面を含む全面に、分子材料として電子供与性のＮ型ドーパント分子、ここではＰＥＩを堆積する。ＰＥＩは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。これにより、２層グラフェン３上でソース電極２２と第１の上層２４ａとの間の領域に、ＰＥＩからなる第２の上層２４ｂが自己整合的に形成される。
【００７７】
続いて、図６（ｃ）に示すように、上層２４ｂをゲート電極８とソース電極２２との間のみに残す。
詳細には、上層２４ｂの全面を異方性ドライエッチング（エッチバック）する。これにより、ソース電極２２の上面、ドレイン電極２３の上面、及びゲート電極８の上面の上層２４ｂが除去され、ゲート電極８とソース電極２４との間のみに第２の上層２４ｂが残存する。以上により、２層グラフェン３上のソース電極２２とドレイン電極２３との間の領域を、第１の上層２４ａと第２の上層２４ｂとで覆う上層２４が構成される。
【００７８】
しかる後、ソース電極２２、ドレイン電極２３、ゲート電極８と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トンネルトランジスタが形成される。
【００７９】
本実施形態によるグラフェン・トンネルトランジスタでは、２層グラフェン３を挟持するように、２層グラフェン３下には下層２１が、２層グラフェン３上には上層２４が形成されている。下層２１は、ゲート電極８の下方からソース電極２２までの間に形成された電子供与性のＮ型ドーパント分子であるＮ−ジメチル−３−アミノプロピルメトキシシランからなる第１の下層２１ａと、ゲート電極８とドレイン電極２３との間に形成された電子引き抜き性（ホール供与性）のＰ型ドーパント分子であるフッ化アルキルシランからなる第２の下層２１ｂとから構成される。上層２４は、ゲート電極８の下方からドレイン電極２３までの間に形成された電子引き抜き性（ホール供与性）のＰ型ドーパント分子であるＦ4−ＴＣＮＱからなる第１の上層２４ａと、ゲート電極８とソース電極２２との間に形成された電子供与性のＮ型ドーパント分子であるＰＥＩからなる第２の上層２４ｂとから構成される。
【００８０】
２層グラフェン３は、ゲート電極８下に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する第１の下層２１ａと、Ｐ型ドーパントを供給する第１の上層２４ａとで挟まれている。この場合、第１の下層２１ａのＮ型ドーパントとしての性質よりも、第１の上層２４ａのＰ型ドーパントとしての性質の方が強い。そのため、２層グラフェン３は、当該部位において、バンドギャップを形成しつつ、全体としてＰ-型となる。
【００８１】
一方、２層グラフェン３は、ゲート電極８とソース電極２２との間に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する第１の下層２１ａと、同様にＮ型ドーパントを供給する第２の上層２４ｂとで挟まれている。この場合、２層グラフェン３は、当該部位においてＮ+型となるが、上下の分子材料における電子供給性の差により、り、バンドギャップが形成される。
【００８２】
他方、２層グラフェン３は、ゲート電極８とドレイン電極２３との間に位置整合する部位では、当該２層グラフェン３にＰ型ドーパントを供給する第２の下層２１ｂと、同様にＰ型ドーパントを供給する第１の上層２４ａとで挟まれている。この場合、２層グラフェン３は、当該部位においてＰ+型となるが、上下の分子材料における電子引き抜き性の差により、バンドギャップが形成される。
【００８３】
このように、本実施形態のグラフェン・トンネルトランジスタでは、２層グラフェン３は、そのソース電極２２とドレイン電極２３との間のチャネル領域で実質的にＮ+Ｐ-Ｐ+構造となり、十分なバンドギャップが形成される。
【００８４】
本実施形態では、上層２４を構成する第１の上層２４ａ及び第２の上層２４ｂを形成する際に、これらによる２層グラフェン３の被覆率を調節することにより、Ｎ+Ｐ-Ｐ+構造におけるＮ+、Ｐ-、Ｐ+の各々の各導電型のドーピング状態（濃度）を制御することができる。
【００８５】
本実施形態では、Ｎ型ドーパント分子としてＮ−ジメチル−３−アミノプロピルメトキシシラン及びＰＥＩを、Ｐ型ドーパント分子としてＦ4−ＴＣＮＱ、及びフッ化アルキルシランを挙げたが、これらは一例である。
本実施形態によるＮ+Ｐ-Ｐ+構造のグラフェン・トンネルトランジスタでは、下層２１を構成する第１の下層２１ａ及び第２の下層２１ｂの分子材料、上層２４を構成する第１の上層２４ａ及び第２の上層２４ｂの分子材料、ソース電極２２及びドレイン電極２３の電極材料を、以下のように選択することができる。
【００８６】
【表４】
2015005655.tif 000006
【００８７】
下層２１の分子材料（下側材料）について、第１の下層２１ａのＮ型ドーパント分子の材料には、ＮＨ2−ＳＡＭ、ＮＨ（ＣＨ3）−ＳＡＭ、Ｎ（ＣＨ3）2−ＳＡＭから選ばれた１種が用いられる。
第２の下層２１ｂのＰ型ドーパント分子の材料には、フッ化アルキルシラン、Ｎ−フェニル−３−アミノトリメトキシシラン、３−メルカプトトリメトキシシラン等から選ばれた１種が用いられる。
【００８８】
上層２４の分子材料（上側材料）について、第１の上層２４ａのＰ型ドーパント分子の材料には、Ｆ4−ＴＣＮＱ又はＦ2−ＨＣＮＱが用いられる。
第２の上層２４ｂのＮ型ドーパント分子の材料には、ＰＥＩ、フェロセン、コバルトセン、ＴＴＦから選ばれた１種が用いられる。
【００８９】
ソース電極２２の電極材料は、２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料、例えば、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｓｅ，Ｙ，及びＬａのいずれか１種の金属材料が用いられる。本実施形態では、上記のように、電極材料としてＴｉを比較的厚く（２０ｎｍ程度）形成することにより、Ｔｉが２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料として機能する。
【００９０】
ドレイン電極２３の電極材料は、２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料、例えば、Ａｕ，Ｐｄ，Ｐｔ，Ｎｉ，Ｃｏ，及びＩｒのいずれか１種の金属材料が用いられる。本実施形態では、上記のように、Ｔｉを密着層として極めて薄く（１ｎｍ程度）形成することにより、Ｐｔが２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料として機能する。
【００９１】
以上説明したように、本実施形態によれば、比較的簡便な構造により、分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高いＮ+Ｐ-Ｐ+構造のグラフェン・トンネルトランジスタが実現する。
【００９２】
（変形例）
本例では、第２の実施形態と同様にトンネルグラフェン・トランジスタを開示するが、チャネル領域がＰ+Ｎ-Ｐ+構造とされている点で第２の実施形態と相違する。
図７〜図８は、第２の実施形態の変形例によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。
【００９３】
先ず、第２の実施形態の図５（ａ）と同様の工程を行う。このとき、図７（ａ）に示すように、基板１のシリコン酸化膜上にＮ−ジメチル−３−アミノプロピルメトキシシランのＳＡＭ膜である第１の下層３１ａが形成される。
【００９４】
続いて、図７（ｂ）に示すように、第１の下層３１ａと共に下層３１を構成する第２の下層３１ｂを形成し、下層３１上に２層グラフェン３を転写形成し、下層３１及び２層グラフェン３を加工する。
詳細には、先ず、リソグラフィー及びエッチングにより下層３１ａを加工し、下層３１ａの一部を除去する。
【００９５】
次に、下層３１ａの一部除去により露出した基板１のシリコン酸化膜上に、下層３１ａの形成時と同様の気相法により、電子引き抜き性（ホール供与性）のＰ型ドーパント分子、ここではフッ化アルキルシランをＳＡＭ膜として堆積する。以上により、基板１上で第１の下層３１ａと隣接するように、フッ化アルキルシランのＳＡＭ膜である第２の下層３１ｂが形成される。第１の下層３１ａ及び第２の下層３１ｂにより下層３１が構成される。
【００９６】
２層グラフェンは、グラファイト結晶から、粘着テープを用いて剥離する方法を用いて転写しても良いし(非特許文献２を参照)、ＣＶＤ法により得られたものを転写しても良い（非特許文献３を参照）。
【００９７】
次に、転写されたグラフェン及び下層３１を適宜リソグラフィー及びエッチングにより加工する。グラフェンのエッチングは、例えば、酸素プラズマ又はＵＶオゾンを用いたドライエッチングとする。下層３１のエッチングは、例えば酸素プラズマやUVオゾンを使ったドライエッチングとする。以上により、下層３１上に、チャネル領域を構成する２層グラフェン３が形成される。
【００９８】
続いて、図７（ｃ）に示すように、２層グラフェン３の両端部位と接触するようにソース電極３２及びドレイン電極３３を形成する。
詳細には、先ず、下層３１及び２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ソース電極の形成予定部位に開口を形成する。電極材料を開口内を含む全面に連続的に堆積する。電極材料は、例えばＴｉ／Ｐｔ（Ｔｉが下層）とし、Ｔｉを１ｎｍ程度の厚みに、５００ｎｍ程度の厚みに順次堆積する。ここで、ＴｉはＰｔの密着層として用いられている。Ｔｉを極めて薄く形成することにより、Ｐｔが２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料として機能する。リフトオフ法により、レジスト及びその上のＴｉ／Ｐｔを除去する。以上により、２層グラフェン３の他端部位と接触するように、ソース電極３２が形成される。
なお、図面の見易さを考慮して、ソース電極３２の２層構造（Ｔｉ／Ｐｔ）の図示を省略する。
【００９９】
次に、下層３１及び２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ドレイン電極の形成予定部位に開口を形成する。電極材料を開口内を含む全面に連続的に堆積する。電極材料は、例えばＴｉ／Ａｕ（Ｔｉが下層）とし、Ｔｉを２０ｎｍ程度の厚みに、Ａｕを５００ｎｍ程度の厚みに順次堆積する。Ｔｉを比較的厚く形成することにより、Ｔｉが２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料として機能する。リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、２層グラフェン３の一端部位と接触するように、ドレイン電極３３が形成される。
なお、図面の見易さを考慮して、ドレイン電極３３の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【０１００】
続いて、図８（ａ）に示すように、２層グラフェン３上に、第１の上層３４ａ及びゲート絶縁膜７を介してゲート電極８を形成する。
詳細には、先ず、２層グラフェン３を覆うように全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ゲート電極の形成予定部位に開口を形成する。
【０１０１】
次に、レジストの開口内を含む全面に、分子材料として電子引き抜き性（ホール供与性）のＰ型ドーパント分子、ここではＴＣＮＱを堆積する。ＴＣＮＱは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。
【０１０２】
次に、ポリビニルアルコール（ＰＶＡ）をスピンコート法またはディップ法により数ｎｍ程度の厚みに堆積する。このＰＶＡをシード層として、レジストの開口内を含む全面に絶縁材料、例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えばＡＬＤ法により、例えば１０ｎｍ程度の厚みに堆積する。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積しても良い。
【０１０３】
次に、レジストの開口内を含む全面に電極材料、例えばＴｉ／Ａｕを真空蒸着法等により開口内を含む全面に堆積する。
そして、リフトオフ法により、レジスト及びその上のＴＣＮＱ、ＨｆＯ2、及びＴｉ／Ａｕを除去する。以上により、２層グラフェン３上に、ＴＣＮＱからなる第１の上層３４ａ、ＨｆＯ2からなるゲート絶縁膜７、及びＴｉ／Ａｕからなるゲート電極８が順次積層されてなる構造体が形成される。なお、図面の見易さを考慮して、ゲート電極８の２層構造（Ｔｉ／Ａｕ）の図示を省略する。
【０１０４】
続いて、図８（ｂ）に示すように、ソース電極３２と第１の上層３４ａとの間の領域に第２の上層３４ｂを形成する。
詳細には、先ず、全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ゲート電極８とソース電極３２との間に開口を形成する。
【０１０５】
次に、レジストの開口内を含む全面に、分子材料として電子引き抜き性（ホール供与性）のＰ型ドーパント分子、ここではＦ4−ＴＣＮＱを堆積する。Ｆ4−ＴＣＮＱは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。
【０１０６】
そして、リフトオフ法により、レジスト及びその上のＦ4−ＴＣＮＱを除去する。以上により、２層グラフェン３上に、第１の上層３４ａと接触するように、Ｆ4−ＴＣＮＱからなる第２の上層３４ｂが形成される。
【０１０７】
続いて、図８（ｃ）に示すように、ドレイン電極３３と第１の上層３４ａとの間の領域に第３の上層３４ｃを形成する。
詳細には、先ず、全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ゲート電極８とドレイン電極３３との間に開口を形成する。
【０１０８】
次に、レジストの開口内を含む全面に、分子材料として電子供与性のＮ型ドーパント分子、ここではＰＥＩを堆積する。ＰＥＩは、例えば真空蒸着法により、例えば２ｎｍ程度の厚みに堆積する。これにより、２層グラフェン３上でドレイン電極３３と第１の上層３４ａとの間の領域に、ＰＥＩからなる第３の上層３４ｃが形成される。
以上により、２層グラフェン３上のソース電極３２とドレイン電極３３との間の領域を、第１の上層３４ａ、第２の上層３４ｂ、及び第３の上層３４ｃで覆う上層３４が構成される。
【０１０９】
しかる後、ソース電極３２、ドレイン電極３３、ゲート電極８と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トンネルトランジスタが形成される。
【０１１０】
本例によるグラフェン・トンネルトランジスタでは、２層グラフェン３を挟持するように、２層グラフェン３下には下層３１が、２層グラフェン３上には上層３４が形成されている。下層３１は、ゲート電極８の下方からドレイン電極３３までの間に形成された電子供与性のＮ型ドーパント分子であるＮ−ジメチル−３−アミノプロピルメトキシシランからなる第１の下層３１ａと、ゲート電極８とソース電極３２との間に形成された電子引き抜き性（ホール供与性）のＰ型ドーパント分子であるフッ化アルキルシランからなる第２の下層３１ｂとから構成される。上層３４は、ゲート電極８の下方に形成された電子引き抜き性（ホール供与性）のＰ型ドーパント分子であるＴＣＮＱからなる第１の上層３４ａと、ゲート電極８とソース電極３２との間に形成された電子引き抜き性（ホール供与性）のＰ型ドーパント分子であるＦ4−ＴＣＮＱからなる第２の上層３４ｂと、ゲート電極８とドレイン電極３３との間に形成された電子供与性のＮ型ドーパント分子であるＰＥＩからなる第３の上層３４ｃとから構成される。
【０１１１】
２層グラフェン３は、ゲート電極８下に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する第１の下層３１ａと、Ｐ型ドーパントを供給する第１の上層３４ａとで挟まれている。この場合、第１の上層３４ａのＰ型ドーパントとしての性質よりも、第１の下層３１ａのＮ型ドーパントとしての性質の方が強い。そのため、２層グラフェン３は、当該部位において、バンドギャップを形成しつつ、全体としてＮ-型となる。
【０１１２】
一方、２層グラフェン３は、ゲート電極８とソース電極２２との間に位置整合する部位では、当該２層グラフェン３にＰ型ドーパントを供給する第２の下層３１ｂと、同様にＰ型ドーパントを供給する第２の上層３４ｂとで挟まれている。この場合、２層グラフェン３は、当該部位においてＰ+型となるが、上下の分子材料における電子引き抜き性の差により、バンドギャップが形成される。
【０１１３】
他方、２層グラフェン３は、ゲート電極８とドレイン電極２３との間に位置整合する部位では、当該２層グラフェン３にＮ型ドーパントを供給する第２の下層３１ｂと、同様にＮ型ドーパントを供給する第３の上層３４ｃとで挟まれている。この場合、２層グラフェン３は、当該部位においてＮ+型となるが、上下の分子材料における電子供給性の差により、バンドギャップが形成される。
【０１１４】
このように、本例のグラフェン・トンネルトランジスタでは、２層グラフェン３は、そのソース電極３２とドレイン電極３３との間のチャネル領域で実質的にＰ+Ｎ-Ｎ+構造となり、十分なバンドギャップが形成される。
【０１１５】
本例では、上層３４を構成する第１の上層３４ａ第２の上層３４ｂ、及び第３の上層３４ｃを形成する際に、これらによる２層グラフェン３の被覆率を調節することにより、Ｐ+Ｎ-Ｎ+構造におけるＰ+、Ｎ-、Ｎ+の各々の各導電型のドーピング状態（濃度）を制御することができる。
【０１１６】
本例では、Ｎ型ドーパント分子としてＮ−ジメチル−３−アミノプロピルメトキシシラン、ＴＣＮＱ、及びＰＥＩを、Ｐ型ドーパント分子としてＦ4−ＴＣＮＱ、及びフッ化アルキルシランを挙げたが、これらは一例である。
本実施形態によるＰ+Ｎ-Ｎ+構造のグラフェン・トンネルトランジスタでは、下層３１を構成する第１の下層３１ａ及び第２の下層３１ｂの分子材料、上層３４を構成する第１の上層３４ａ、第２の上層３４ｂ、及び第３の上層３４ｃの分子材料、ソース電極３２及びドレイン電極３３の電極材料を、以下のように選択することができる。
【０１１７】
【表５】
2015005655.tif 000007
【０１１８】
下層３１の分子材料（下側材料）について、第１の下層３１ａのＮ型ドーパント分子の材料には、ＮＨ2−ＳＡＭ、ＮＨ（ＣＨ3）−ＳＡＭ、Ｎ（ＣＨ3）2−ＳＡＭから選ばれた１種が用いられる。
第２の下層３１ｂのＰ型ドーパント分子の材料には、フッ化アルキルシラン、Ｎ−フェニル−３−アミノトリメトキシシラン、３−メルカプトトリメトキシシラン等から選ばれた１種が用いられる。
【０１１９】
上層３４の分子材料（上側材料）について、第１の上層３４ａのＰ型ドーパント分子の材料には、ＴＣＮＱ又はＮＯ2が用いられる。
第２の上層３４ｂのＰ型ドーパント分子の材料には、Ｆ4−ＴＣＮＱ又はＦ2−ＨＣＮＱが用いられる。
第３の上層３４ｃのＮ型ドーパント分子の材料には、ＰＥＩ、フェロセン、コバルトセンから選ばれた１種が用いられる。
【０１２０】
ソース電極３２の電極材料は、２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料、例えば、Ａｕ，Ｐｄ，Ｐｔ，Ｎｉ，Ｃｏ，及びＩｒのいずれか１種の金属材料が用いられる。本例では、上記のように、Ｔｉを密着層として極めて薄く（１ｎｍ程度）形成することにより、Ｐｔが２層グラフェン３のＰ型部分の電子状態を殆ど変調しない導電材料として機能する。
【０１２１】
ドレイン電極３３の電極材料は、２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料、例えば、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｓｅ，Ｙ，及びＬａのいずれか１種の金属材料が用いられる。本例では、上記のように、電極材料としてＴｉを比較的厚く（２０ｎｍ程度）形成することにより、Ｔｉが２層グラフェン３のＮ型部分の電子状態を殆ど変調しない導電材料として機能する。
【０１２２】
以上説明したように、本例によれば、比較的簡便な構造により、分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高いＰ+Ｎ-Ｎ+構造のグラフェン・トンネルトランジスタが実現する。
【０１２３】
以下、電子装置及びその製造方法の諸態様を付記としてまとめて記載する。
【０１２４】
（付記１）ナノカーボン材料と、
前記ナノカーボン材料と電気的に接続された一対の電極と
を含み、
前記ナノカーボン材料下に形成された、ドーピング機能を有する少なくとも１種の分子材料からなる下層と、
前記ナノカーボン材料上に形成された、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層と
を含み、
前記ナノカーボン材料は、前記下層及び前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成することを特徴とする電子装置。
【０１２５】
（付記２）前記ナノカーボン材料は、２層又は３層に積層されたグラフェンであることを特徴とする付記１に記載の電子装置。
【０１２６】
（付記３）前記下層の分子材料及び前記上層の分子材料は、
Ｎ型のドーピング機能を有するものが、ＰＥＩ、フェロセン、コバルトセン、テトラチアフルバレン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、及びＮ−ジメチル−３−アミノプロピルメトキシシランから選ばれた少なくとも１種の分子であり、
Ｐ型のドーピング機能を有するものが、Ｆ4−ＴＣＮＱ、Ｆ2−ＨＣＮＱ、ＴＣＮＱ、Ｆ2−ＴＣＮＱ、ＮＯ2、フッ化ペンタセン、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、Ｎ−フェニル−３−アミノトリメトキシシラン、及び３−メルカプトトリメトキシシランから選ばれた少なくとも１種の分子であることを特徴とする付記１又は２に記載の電子装置。
【０１２７】
（付記４）前記下層の分子材料は、ＳＡＭ膜として形成されていることを特徴とする付記１〜３のいずれか１項に記載の電子装置。
【０１２８】
（付記５）前記電極は、前記ナノカーボン材料の電子状態を変調しない導電材料で形成されていることを特徴とする付記１〜４のいずれか１項に記載の電子装置。
【０１２９】
（付記６）ドーピング機能を有する少なくとも１種の分子材料からなる下層を形成する工程と、
前記下層上にナノカーボン材料を形成する工程と、
前記ナノカーボン材料と電気的に接続される一対の電極を形成する工程と、
前記ナノカーボン材料上に互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層を形成する工程と
を含み、
前記ナノカーボン材料は、前記下層及び前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成することを特徴とする電子装置の製造方法。
【０１３０】
（付記７）前記上層の分子材料による前記ナノカーボン材料の被覆率を調節し、前記ナノカーボン材料におけるＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種のドーピング状態を制御することを特徴とする付記６に記載の電子装置の製造方法。
【０１３１】
（付記８）前記ナノカーボン材料は、２層又は３層に積層されたグラフェンであることを特徴とする付記６又は７に記載の電子装置の製造方法。
【０１３２】
（付記９）前記下層の分子材料及び前記上層の分子材料は、
Ｎ型のドーピング機能を有するものが、ＰＥＩ、フェロセン、コバルトセン、テトラチアフルバレン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、及びＮ−ジメチル−３−アミノプロピルメトキシシランから選ばれた少なくとも１種の分子であり、
Ｐ型のドーピング機能を有するものが、Ｆ4−ＴＣＮＱ、Ｆ2−ＨＣＮＱ、ＴＣＮＱ、Ｆ2−ＴＣＮＱ、ＮＯ2、フッ化ペンタセン、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、Ｎ−フェニル−３−アミノトリメトキシシラン、及び３−メルカプトトリメトキシシランから選ばれた少なくとも１種の分子であることを特徴とする付記６〜８のいずれか１項に記載の電子装置の製造方法。
【０１３３】
（付記１０）前記下層の分子材料は、ＳＡＭ膜として形成されていることを特徴とする付記６〜９のいずれか１項に記載の電子装置の製造方法。
【０１３４】
（付記１１）前記電極は、前記ナノカーボン材料の電子状態を変調しない導電材料で形成されていることを特徴とする付記６〜１０のいずれか１項に記載の電子装置の製造方法。
【０１３５】
（付記１２）ナノカーボン材料と、
前記ナノカーボン材料と電気的に接続された一対の電極と
を含み、
前記ナノカーボン材料下に形成された、ドーピング機能を有する分子材料からなる下層と、
前記ナノカーボン材料上に形成された、ドーピング機能を有する分子材料からなる上層と
を含み、
前記下層及び前記上層の少なくとも一方は、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料を有しており、
前記ナノカーボン材料は、前記下層及び前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成することを特徴とする電子装置。
【０１３６】
（付記１３）ナノカーボン材料と、
前記ナノカーボン材料と電気的に接続された一対の電極と
を含み、
前記ナノカーボン材料下に形成された、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる下層と
を含み、
前記ナノカーボン材料は、前記下層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成することを特徴とする電子装置。
【０１３７】
（付記１４）ナノカーボン材料と、
前記ナノカーボン材料と電気的に接続された一対の電極と
を含み、
前記ナノカーボン材料上に形成された、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層と
を含み、
前記ナノカーボン材料は、前記上層により、前記一対の電極間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ+Ｐ-Ｐ+構造、及びＰ+Ｎ-Ｎ+構造から選ばれた１種を構成することを特徴とする電子装置。
【符号の説明】
【０１３８】
１  基板
２，２１，３１  下層
３  ２層グラフェン
４，１１，２２，３２  ソース電極
５，１２，２３，３３  ドレイン電極
６，１３，２４，３４  上層
６ａ，１３ａ，２４ａ，３４ａ  第１の上層
６ｂ，１３ｂ，２４ｂ，３４ｂ  第２の上層
７  ゲート絶縁膜
８  ゲート電極
２１ａ，３１ａ  第１の下層
２１ｂ，３１ｂ  第２の下層
３４ｃ  第３の上層
【図１】
2015005655.tif 000008
【図２】
2015005655.tif 000009
【図３】
2015005655.tif 000010
【図４】
2015005655.tif 000011
【図５】
2015005655.tif 000012
【図６】
2015005655.tif 000013
【図７】
2015005655.tif 000014
【図８】
2015005655.tif 000015