(57)【要約】【課題】ホール素子に十分な電流量を供給でき、ＳＮ比が高いホール素子駆動回路を提供する。【解決手段】定電流駆動されるホール素子４と、ホール素子４に流す駆動電流を生成するホール素子電流源３と、ホール素子電流源３にかかる電圧に基づいて、駆動電流を制御する制御回路６と、を備えるホール素子駆動回路３１を構成する。ホール素子４の抵抗値の変化などの特性変化が生じ、ホール素子電流源３にかかる電圧が変化すると、ホール素子電流源３にかかる電圧に基づいて駆動電流が制御される。ホール素子４に十分な電流量が供給されるように駆動電流を制御することによって、ＳＮ比の高いホール素子駆動回路３１を提供することができる。【選択図】      図６
2015215316.tif 000002
【特許請求の範囲】
【請求項１】
定電流駆動されるホール素子と、
前記ホール素子に流す駆動電流を生成するホール素子電流源と、
前記ホール素子電流源にかかる電圧に基づいて、前記駆動電流を制御する制御回路と、を備えるホール素子駆動回路。
【請求項２】
前記制御回路は、前記ホール素子と前記ホール素子電流源との間の接続点における電圧に基づいて、前記駆動電流を制御する請求項１に記載のホール素子駆動回路。
【請求項３】
所定の基準電圧と可変抵抗とにより基準電流を生成する基準電流生成回路をさらに備え、
前記基準電流生成回路は、前記制御回路からの制御信号に基づいて前記可変抵抗の抵抗値を決定し、
前記ホール素子電流源は、前記基準電流生成回路で生成された前記基準電流に基づいて、前記ホール素子の前記駆動電流を生成する請求項１または請求項２に記載のホール素子駆動回路。
【請求項４】
前記制御回路は、前記制御信号を保持するレジスタを備え、
前記レジスタで前記制御信号が保持された状態で、周囲の磁場変動に応じて磁場検出を行う請求項３に記載のホール素子駆動回路。
【請求項５】
前記ホール素子電流源にかかる電圧とリファレンス電圧とを比較して判定信号を出力する判定回路をさらに備え、
前記制御回路は、前記判定信号に基づいて前記駆動電流を制御する請求項１から請求項４のいずれか１項に記載のホール素子駆動回路。
【請求項６】
前記判定回路および前記制御回路は逐次比較型ＡＤコンバータを含んでなる請求項５に記載のホール素子駆動回路。
【請求項７】
前記制御回路はサンプル／ホールド回路を含んでなり、
前記制御回路でホールドされた制御信号に基づいて前記基準電流が制御される請求項３に記載のホール素子駆動回路。
【請求項８】
前記制御回路はサンプル／ホールド回路を含んでなり、
前記制御回路でホールドされた制御信号に基づいて前記駆動電流が直接制御される請求項３に記載のホール素子駆動回路。
【請求項９】
前記サンプル／ホールド回路は、前記ホール素子と前記ホール素子電流源との間の接続点における電圧と所定の基準電圧との比較結果をサンプリングするサンプリング動作と、サンプリングした比較結果に応じた信号を制御信号としてホールドするホールド動作とを行い、
前記制御信号がホールドされた状態で、周囲の磁場変動に応じて磁場検出を行う請求項７または請求項８に記載のホール素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子駆動回路に関し、より詳細には、ホール素子を用いた磁気センサの駆動回路に関し、例えば、ホール素子とその周辺回路が１つのシリコンチップ上に形成されているモノリシックＩＣセンサに利用可能なホール素子駆動回路に関する。
【背景技術】
【０００２】
従来から各種測定器や制御系におけるセンサとして磁気・電気変換特性を有するホール素子が広く利用されている。
この種のホール素子の磁気・電気変換特性は、温度依存性を有することが知られており、ホール素子を用いた磁気センサは、比較的温度変化の大きな環境にて使用されることがあるので、温度変動に対して安定した出力が得られるようにするため種々の温度補償回路が提案されている。
【０００３】
例えば、特許文献１には、温度変化によるホール素子の駆動電流の変化を補償するようにしたホール素子駆動回路が提案されている。
図１は、特許文献１に記載のホール素子駆動回路１０の回路構成図である。
定電圧電源からホール素子１１、ＦＥＴ１２及び抵抗ＲＹを介して電流が流れることにより、ホール素子１１に駆動電流が流れる。その際、ＦＥＴ１２は、可変抵抗ＲＶにより適宜に調整され得る定電圧が、オペアンプ１３を介してゲートに入力されているとともに、ＦＥＴ１２及び抵抗ＲＹ間の電圧が、オペアンプ１３の他方の入力端子にフィードバックされていることにより、ＦＥＴ１２を流れる電流が所定値になるように制御されている。このようにして、ホール素子１１には、温度が一定であれば一定の駆動電流が流れるようになっている。
【０００４】
ここで、温度が変化すると、ホール素子１１の感度も変化することになるが、可変抵抗ＲＶと直列に接続されている抵抗ＲＸも温度変化によって抵抗値が変化する。そのため、オペアンプ１３を介してＦＥＴ１２のゲートに入力される電圧が、ホール素子１１の温度変化を打ち消すように変化することになり、ホール素子１１の駆動電流は、温度とともに変化し、常に感度は一定に保持され得ることになる。なお、ホール素子１１の一方の入力端子１１ａは電源電位に接続され、他方の入力端子１１ｂはＦＥＴ１２に接続される。また、ホール素子１１の一方の出力端子１１ｄは、抵抗Ｒ１を介してオペアンプ１４の一方の入力端子１４ａに接続されるとともに、抵抗Ｒ１、Ｒ３を介してオペアンプ１４の出力端とともに、ホール素子１１の出力電圧相当の信号の出力端子１６に接続される。一方、ホール素子１１の他方の出力端子１１ｃは抵抗Ｒ２を介してオペアンプ１４の他方の入力端子１４ｂに接続される。また、オペアンプ１４の入力端子１４ｂには、出力電圧が一定となるように動作するオペアンプ１５の出力端が抵抗Ｒ４を介して接続される。
また、特許文献２では、定電流印加時のホール素子の磁気感度の温度特性を補正するために、バンドキャップ回路の温度特性を利用して１次の温度特性をもった参照電流を生成し、ホール素子の磁気感度の温度補償をおこなう駆動回路が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２８９１１１号公報
【特許文献２】特開平１０−２５３７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、特許文献１には、温度変化によるホール素子の駆動電流の変化を補償するようにしたホール素子駆動回路が提案されている。また、上述した特許文献２には、ホール素子の磁気感度の温度補償をおこなう駆動回路が提案されており、ホール素子の磁気感度の温度特性を補正するために、温度特性をもつ基準電流生成回路として、バンドギャップ基準回路を用いた電流回路が知られている。
【０００７】
ところで、ホール素子を用いた磁気センサにおいて、ＳＮ比（信号ＳとノイズＮとの比）は、磁気センサの性能を示す重要な指標の１つである。ホール素子の磁気感度は、ホール素子に印加する電流に比例して大きくなるため、一定磁場条件下においてホール素子にて検出される電気信号（ホール電圧）は、ホール素子に供給する電流量に比例して大きくなる。
【０００８】
一方、ホール素子で発生するノイズは、ホール素子の抵抗の熱雑音であらわされる。そのため、一定磁場条件及び測定帯域条件下におけるホール素子のＳＮ比は、ホール素子に供給する電流量で決定されることとなる。
従来のホール素子の駆動回路では、温度環境の変化に伴いホール素子の抵抗値が変化するため、ホール素子にかかる駆動電圧が変化してしまう。そのため、動作温度によっては駆動電圧をもっと大きくできる場合があるにもかかわらず、十分な駆動電流を流すことができず、ＳＮ比が低く抑えられてしまうことがある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ホール素子に十分な電流量を供給でき、ＳＮ比が高いホール素子駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によるホール素子駆動回路は、定電流駆動されるホール素子（例えば図６に示す、ホール素子４）と、前記ホール素子に流す駆動電流を生成するホール素子電流源（例えば図６に示す、ホール素子電流源３）と、前記ホール素子電流源にかかる電圧に基づいて、前記駆動電流を制御する制御回路（例えば図６に示す、制御回路６）と、を備えることを特徴とする。
【００１０】
前記制御回路は、前記ホール素子と前記ホール素子電流源との間の接続点における電圧に基づいて、前記駆動電流を制御するようになっていてよい。
所定の基準電圧と可変抵抗とにより基準電流を生成する基準電流生成回路（例えば図６に示す、基準電流生成回路１）をさらに備え、前記基準電流生成回路は、前記制御回路からの制御信号に基づいて前記可変抵抗の抵抗値を決定し、前記ホール素子電流源は、前記基準電流生成回路で生成された前記基準電流に基づいて、前記ホール素子の前記駆動電流を生成するようになっていてよい。
【００１１】
前記制御回路は、前記制御信号を保持するレジスタ（例えば図７に示す、８ｂｉｔレジスタ１２７）を備え、前記レジスタで前記制御信号が保持された状態で、周囲の磁場変動に応じて磁場検出を行うものであってよい。
前記ホール素子電流源にかかる電圧とリファレンス電圧とを比較して判定信号を出力する判定回路（例えば図６に示す、判定回路５）をさらに備え、前記制御回路は、前記判定信号に基づいて前記駆動電流を制御するようになっていてよい。
【００１２】
前記判定回路および前記制御回路は逐次比較型ＡＤコンバータを含んでなるものであってよい。
前記制御回路はサンプル／ホールド回路（例えば図１０に示す、サンプルホールド回路７）を含んでなり、前記制御回路でホールドされた制御信号に基づいて前記基準電流が制御されるものであってよい。
【００１３】
前記制御回路はサンプル／ホールド回路を含んでなり、前記制御回路でホールドされた制御信号に基づいて前記駆動電流が直接制御されるようになっていてよい。
前記サンプル／ホールド回路は、前記ホール素子と前記ホール素子電流源との間の接続点における電圧と所定の基準電圧との比較結果をサンプリングするサンプリング動作と、サンプリングした比較結果に応じた信号を制御信号としてホールドするホールド動作とを行い、前記制御信号がホールドされた状態で、周囲の磁場変動に応じて磁場検出を行うようになっていてよい。
【発明の効果】
【００１４】
本発明の一態様によれば、ホール素子に十分な電流量を供給でき、ＳＮ比が高いホール素子駆動回路を実現することができる。
また、製造プロセスにおけるばらつきを考慮する必要もなく、ホール素子に充分な電流量を供給でき、ＳＮ比を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】特許文献１に記載のホール素子駆動回路の回路構成図である。
【図２】本発明のホール素子駆動回路の前提となる回路構成図である。
【図３】ホール素子の抵抗の温度特性を示す図である。
【図４】ホール電流の温度特性を示す図である。
【図５】ホール素子の下部電圧の温度特性を示す図である。
【図６】第１実施形態におけるホール素子駆動回路の一例を示す概念図である。
【図７】第１実施形態におけるホール素子駆動回路の具体例の一例である。
【図８】第１実施形態におけるホール素子駆動回路の具体例のその他の例である。
【図９】第１実施形態におけるホール素子駆動回路の具体例のその他の例である。
【図１０】第２実施形態におけるホール素子駆動回路の一例を示す概念図である。
【図１１】第２実施形態におけるホール素子駆動回路の具体例の一例である。
【図１２】第３実施形態におけるホール素子駆動回路の一例を示す概念図である。
【図１３】第３実施形態におけるホール素子駆動回路の具体例の一例である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施形態を説明する。
＜前提構成＞
まず、本発明の前提となるホール素子駆動回路の基本的な回路構成について説明する。
図２は、本発明のホール素子駆動回路の前提となるホール素子駆動回路３０の構成図の一例である。図２に示すように、ホール素子駆動回路３０は、基準電流生成回路１と、参照用ＮＭＯＳトランジスタ２と、ホール素子電流源３と、ホール素子４と、を備える。
【００１７】
基準電流生成回路１は、参照（基準）電流ＩＲ１を生成する回路である。また、参照用ＮＭＯＳトランジスタ２は、基準電流生成回路１に接続され、ホール素子電流源３としてのＮＭＯＳトランジスタとカレントミラーの関係にある。また、ホール素子４は、ホール素子電流源３と接続され、ホール電圧を出力する。
このような構造を備えた図２に示したホール素子駆動回路３０では、以下のような動作が行われる。
【００１８】
すなわち、ホール素子駆動回路３０において、基準電流生成回路１により参照電流ＩＲ１が生成される。この参照電流ＩＲ１は、参照用ＮＭＯＳトランジスタ２で電流−電圧変換され、変換されたゲート電圧が、ホール素子電流源３としてのＮＭＯＳトランジスタのゲート電圧として供給されることにより、ホール素子電流源３は、参照電流ＩＲ１に応じた駆動電流ＩＨ１をホール素子４に供給する。
【００１９】
ホール素子４は、第１端子ｔ１〜第４端子ｔ４を有する抵抗ブリッジ回路として表すことができる。この抵抗ブリッジ回路の対角の２端子間（第１端子ｔ１と第２端子ｔ２）にホール素子電流源３により駆動電流（ＩＨ１）を流した状態で周辺の磁場に変動が生ずると、別の対角の２端子間（第３端子ｔ３と第４端子ｔ４；ＶＨＰ１とＶＨＮ１）に磁場の変動に応じたホール電圧を生ずる。これにより、磁場の変動を検出することができる。
【００２０】
ホール素子４への電流供給（ＩＨ１）は、温度に対してほぼ一定となる電流を供給する方式（以下、定電流駆動方式という）がよく用いられているが、例えば、シリコンホール素子では、定電流印加時の磁気感度は、温度に対して緩やかな１次で表される特性を有しており、温度が増加するほど感度は小さくなる。
ホール素子のＳＮ比は、ホール素子に供給する電流量（すなわち図２の駆動電流ＩＨ１）で決定され、ホール素子４に供給する電流量は、ホール駆動電圧（つまり、第１端子ｔ１および第２端子ｔ２間の電圧）とホール素子電流源３の正常動作電圧とで制限される。
【００２１】
図２に示したホール素子駆動回路３０において、ホール素子４の下部電圧（第２端子ｔ２電圧）ＶＬ１に着目すると、この下部電圧ＶＬ１は、次の式（１）で表される。
ＶＬ１＝ＶＲ１−ＲＨＡ×ＩＨ１  ……（１）
（１）式において、ＶＲ１は電源電位、ＲＨＡはホール素子４の２端子間（第１端子ｔ１および第２端子ｔ２間）の抵抗値、ＩＨ１はホール素子４に供給する定電流（つまり駆動電流）である。
【００２２】
図３は、ホール素子４の２端子間（第１端子ｔ１および第２端子ｔ２間）の抵抗の温度特性を示す図であって、シリコンホール素子の２端子間の抵抗値ＲＨＡの温度特性を示している。この抵抗値ＲＨＡは、温度に対して２次で表される特性を有しており、温度が上昇するほど増加する。
図４は、ホール電流（つまり、図２のＩＨ１）の温度特性を示す図であって、通常の動作温度範囲において、ホール素子４の下部電圧ＶＬ１が所定の電圧以上であるときの定電流ＩＨ１の電流特性を示している。
【００２３】
図５は、ホール素子４の下部電圧ＶＬの温度特性を示す図であって、定電流ＩＨ１を温度に対して一定としたときの下部電圧ＶＬ１の温度特性を示している。下部電圧ＶＬ１は、温度が増加するに応じて低下する。
このように、動作温度範囲において、ホール素子電流源３が正常動作可能な範囲の電圧（例えば、ＶＬ１≧０．４Ｖ）とするためには、ＶＬ１が最も小さくなる高温時のＶＬ１が正常動作可能な範囲の電圧以上となる必要がある。
【００２４】
つまり、図２の前提回路では、定電流ＩＨ１の電流値の大きさが、高温時の下部電圧ＶＬ１に合わせて制限されることになる。このとき高温以外の動作温度では、ＶＬ１が正常動作可能な範囲の電圧以上であるため、ＶＬ１の電圧値をもっと下げることができる。つまり、ホール素子駆動電流を大きくできることになる。
言い換えれば、高温以外では、もっと駆動電流を流せるのに流せていない状態となることを表し、結果的にＳＮ比が低くなる。一方、下部電圧ＶＬ１が低下してしまうと、ホール素子電流源３の安定動作範囲を確保できなくなり、駆動電流を流せなくなる。
【００２５】
＜第１実施形態＞
次に、第１実施形態について説明する。
図６は、第１実施形態におけるホール素子駆動回路の一例を示す概念図である。
第１実施形態におけるホール素子駆動回路３１は、図６に示すように、ホール素子４と、基準電流生成回路１と、ホール素子電流源３と、を備えるとともに、さらに、判定回路５と、制御回路６と、を備える。
電源電位ＶＤＤ−接地電位ＶＳＳ間に、直列に接続されたホール素子４とホール素子電流源３とが接続され、ホール素子４とホール素子電流源３との間の電圧、すなわちホール素子４の入力端子の一方である例えば第２端子ｔ２の電圧が下部電圧ＶＬとして判定回路５に入力される。
【００２６】
ホール素子４は、周囲の磁場変動に応じて磁場検出を行って、ホール起電力信号を出力端子ＶＨＰおよびＶＨＮへ出力する。
ホール素子電流源３は、基準電流に基づいて駆動電流を決定し、決定した駆動電流を生成する。
基準電流生成回路１は、ホール素子４に供給する駆動電流を生成するための基準電流を生成する。
【００２７】
判定回路５は、ホール素子４とホール素子電流源３との間の電圧である下部電圧ＶＬと所定電圧とを比較して判定信号を出力する。図６においては、電源電位ＶＤＤと下部電圧ＶＬとの差がホール素子４にかかる駆動電圧である。
制御回路６は、判定回路５の判定信号に基づいて、基準電流生成回路１で生成する基準電流を制御する。
【００２８】
第１実施形態におけるホール素子駆動回路３１では、ホール素子４の下部電圧ＶＬが変動した場合、判定回路５で判定信号を出力し、その判定信号に基づいて制御回路６が基準電流生成回路１に制御信号を出力する。その制御信号に基づいて基準電流生成回路１の基準電流の大きさが制御されて、ホール素子電流源３で生成される駆動電流の大きさを制御する。
【００２９】
これにより、ホール素子４の下部電圧ＶＬ、つまり、温度変動等によりホール素子４の抵抗値が変化しても、ホール素子４にかかる駆動電圧の大きさを一定に保つことができる。それにより、ホール素子電流源３の安定動作範囲を確保した上で、十分な駆動電流を流すことができるため、ＳＮ比を向上させることができる。
【００３０】
＜具体例１−１＞
図７は、第１実施形態におけるホール素子駆動回路３１の具体例を示す構成図である。
基準電流生成回路１は、アンプ１０１とＰＭＯＳトランジスタ１０２と可変抵抗１０３とを備える。
アンプ１０１の非反転入力端子は入力端子ＩＮと接続され、入力端子ＩＮには一定電圧Ｖｓが入力される。アンプ１０１の反転入力端子は可変抵抗１０３の一端に接続される。アンプ１０１の出力端子はＰＭＯＳトランジスタ１０２のゲートに接続され、ＰＭＯＳトランジスタ１０２のソースは電源電位ＶＤＤ１に接続される。
【００３１】
可変抵抗１０３は、一端がアンプ１０１の反転入力端子およびＰＭＯＳトランジスタ１０２のドレインに接続され、他端は接地電位ＶＳＳに接続される。
ホール素子電流源３は、直列に接続されたＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２と、ＮＭＯＳトランジスタ１１２とカレントミラーの関係にあるＮＭＳＯトランジスタ１１３とを備える。
【００３２】
ＰＭＯＳトランジスタ１１１は、ソースが電源電位ＶＤＤ１に接続され、ゲートがアンプ１０１の出力端子に接続され、ＰＭＯＳトランジスタ１０２とカレントミラーの関係にある。
ＮＭＯＳトランジスタ１１２およびＮＭＯＳトランジスタ１１３のソースは接地電位ＶＳＳに接続され、ＮＭＯＳトランジスタ１１２および１１３のゲートは、ＮＭＯＳトランジスタ１１２のドレインと接続される。
【００３３】
そして、電源電位ＶＲとＮＭＯＳトランジスタ１１３のドレインとの間に、第１端子ｔ１〜第４端子ｔ４を有する抵抗ブリッジ回路として表されるホール素子４の入力端子ｔ１、ｔ２が接続され、ホール素子４の出力端子ｔ３、ｔ４は、ホール電圧の出力端子ＶＨＰおよびＶＨＮに接続される。
判定回路５は、コンパレータ１２１を含んで構成される。コンパレータ１２１の一方の入力端子には、ホール素子４の下部電圧ＶＬが入力され、他方の入力端子にリファレンス電圧Ｖｃが入力される。コンパレータ１２１の出力端子は、制御回路６に接続される。このリファレンス電圧Ｖｃは、下部電圧ＶＬの目標値、即ちＮＭＯＳトランジスタ１１３が正常に動作する最低電圧の値に設定される。
【００３４】
制御回路６は、演算回路（ＳＡＲ  ＬＯＧＩＣ）１２６と、８ｂｉｔレジスタ１２７とを備える。
演算回路１２６は、判定回路５からの判定信号ＣＯＵＴを入力し、判定信号ＣＯＵＴに応じた制御信号を生成し、制御信号を８ｂｉｔレジスタ１２７に出力する。８ｂｉｔレジスタ１２７は、制御信号に応じたレジスタ信号を出力し、可変抵抗１０３の抵抗値を、レジスタ信号に応じた抵抗値に制御する。
【００３５】
次に、第１実施形態の具体例１−１のホール素子駆動回路３１の動作を説明する。
基準電流生成回路１において、ＰＭＯＳトランジスタ１０２と可変抵抗１０３との間の電圧であるフィードバック電圧Ｖｆｂは、アンプ１０１とＰＭＯＳトランジスタ１０２とにより、一定電圧Ｖｓと等しくなる。そして、可変抵抗１０３の抵抗値をＲとすると、可変抵抗１０３を流れる基準電流ＩＲ１＝Ｖｆｂ／Ｒ＝Ｖｓ／Ｒが生成される。
【００３６】
ＰＭＯＳトランジスタ１０２と１１１とはミラーの関係にあるため、ＰＭＯＳトランジスタ１０２および１１１のサイズが同じ場合には、可変抵抗１０３を流れる基準電流ＩＲ１と、ＰＭＯＳトランジスタ１１１のドレイン電流ＩＲ２とは、ＩＲ１＝ＩＲ２を満足する。
ＮＭＯＳトランジスタ１１２とホール素子電流源３としてのＮＭＯＳトランジスタ１１３とはカレントミラーの関係にあるため、ＮＭＯＳトランジスタ１１２および１１３のサイズが同じ場合、ＮＭＯＳトランジスタ１１２のドレイン電流ＩＲ２と、ＮＭＯＳトランジスタ１１３のドレイン電流ＩＨとは、ＩＲ２＝ＩＨを満足する。
【００３７】
以上から、ホール素子電流源３が流す駆動電流ＩＨは、ＩＨ＝Ｖｓ／Ｒとなり、一定電圧Ｖｓと可変抵抗１０３の抵抗値Ｒとによって決定される電流値となる。
ホール素子４の下部電圧ＶＬは、ＶＬ＝ＶＲ−ＩＨ×Ｒｈとなる。なお、ＶＲはホール素子４が接続される電源電位である。なお、ＶＲとして、図示しないレギュレータで生成された一定電圧を適用してもよい。Ｒｈはホール素子４の抵抗値である。
【００３８】
コンパレータ１２１は、下部電圧ＶＬとリファレンス電圧Ｖｃとを比較して、その結果を判定信号ＣＯＵＴとして出力する。
制御回路６は、判定信号ＣＯＵＴに基づいて演算回路１２６で所定の演算を行い、その演算結果をレジスタ１２７に格納する。レジスタの値ＩＣＴＬに基づいて、可変抵抗１０３の抵抗値が決定される。
【００３９】
次に、下部電圧ＶＬが変動した場合の動作を説明する。
【００４０】
１）下部電圧ＶＬが上昇した場合（ホール素子４の抵抗値Ｒｈが減少した場合や、可変抵抗１０３の抵抗値が上昇した場合））
温度環境の変化により下部電圧ＶＬが上昇した場合、下部電圧ＶＬがリファレンス電圧Ｖｃよりも高いため、コンパレータ１２１は、判定信号ＣＯＵＴとしてＨｉｇｈを出力する。
判定信号ＣＯＵＴがＨｉｇｈである場合、制御回路６において、レジスタ１２７の値ＩＣＴＬを変更することによって、可変抵抗１０３の抵抗値Ｒを下げる変更を行う。それにより、駆動電流ＩＨが大きくなり、下部電圧ＶＬの変動分を補正することができる。
【００４１】
２）下部電圧ＶＬが低下した場合（ホール素子４の抵抗値Ｒｈが上昇した場合や、可変抵抗の抵抗値が減少した場合）
温度環境の変化により下部電圧ＶＬが低下した場合、下部電圧ＶＬがリファレンス電圧Ｖｃよりも低いため、コンパレータ１２６は判定信号ＣＯＵＴとしてＬｏｗを出力する。
判定信号ＣＯＵＴがＬｏｗである場合、制御回路６において、レジスタ１２７の値ＩＣＴＬを変更することによって、可変抵抗１０３の抵抗値Ｒを上げる変更を行う。それにより、駆動電流ＩＨが小さくなり、下部電圧ＶＬの変動分を補正することができる。
【００４２】
次に、判定回路５および制御回路６の具体的な構成の一例を説明する。
判定回路５および制御回路６としては、逐次比較型ＡＤコンバータで構成されている例が挙げられる。逐次比較型のＡＤコンバータは、判定回路５としてのコンパレータ１２６を備える。
制御信号ＩＣＴＬ［７：０］のうちＩＣＴＬ［７］のみＨＩＧＨに設定し、ＩＣＴＬ［７：０］のうち下位ビットＩＣＴＬ［６：０］をＬに設定する。なお、ＩＣＴＬ［Ｎ：Ｍ］とは、Ｎビット〜Ｍビットのレジスタ値、すなわち制御信号を表し、ＩＣＴＬ［Ｋ］とは、Ｋビット目のレジスタ値を表す。つまり、前述の「制御信号ＩＣＴＬ［７：０］のＩＣＴＬ［７］のみＨに設定し、ＩＣＴＬ［７：０］の下位ビットＩＣＴＬ［６：０］をＬに設定する。」とは、７ビットから０ビットまでのレジスタ値のうち、７ビット目のレジスタ値のみＨに設定し、７ビット目よりも下位ビットである６ビット〜０ビットはＬに設定することを表す。
【００４３】
設定された制御信号ＩＣＴＬ［７：０］によって、基準電流生成回路１の可変抵抗１０３の抵抗値Ｒが決定する。可変抵抗１０３の抵抗値Ｒによって、基準電流ＩＲ１が決定する。基準電流ＩＲ１によってホール素子４の駆動電流ＩＨが決定し、下部電圧ＶＬが決定する。そして、決定した下部電圧ＶＬとリファレンス電圧Ｖｃとを比較して判定信号ＣＯＵＴを出力し、ＩＣＴＬ［７］を決定する。
【００４４】
次に、ＩＣＴＬ［６］をＨに設定し、ＩＣＴＬ［７：０］のうち、ＩＣＴＬ［５：０］をＬに設定する。ＩＣＴＬ［７］は前の判定で決定した結果を設定（保持）する。設定された制御信号ＩＣＴＬ［７：０］によって、基準電流生成回路１の可変抵抗１０３の抵抗値が決定する。可変抵抗１０３の抵抗値によって、基準電流ＩＲ１が決定する。基準電流ＩＲ１によってホール素子４の駆動電流が決定し、下部電圧ＶＬが決定する。決定したホール素子４の下部電圧ＶＬとリファレンス電圧Ｖｃとを比較して判定信号ＣＯＵＴを出力し、ＩＣＴＬ［６］を決定する。
【００４５】
同様にして、ＩＣＴＬ［５：０］を決定し、下部電圧ＶＬはリファレンス電圧Ｖｃの値に設定され、下部電圧ＶＬは一定に保たれる。
以上のように、逐次的に、下部電圧ＶＬをリファレンス電圧Ｖｃと比較して、下部電圧ＶＬを、リファレンス電圧Ｖｃに収束させるように、可変抵抗１０３の値を制御する。
以上説明したように、可変抵抗が温度特性を持っていたとしても、下部電圧ＶＬを一定に保つことができる。例えば、可変抵抗の抵抗値が温度環境によって上昇した場合、ホール駆動電流ＩＨは減少し、下部電圧ＶＬは上昇する。この時コンパレータ１２１は、判定信号ＣＯＵＴとしてＨｉｇｈを出力する。判定信号ＣＯＵＴがＨｉｇｈである場合、制御回路６において、レジスタ１２７の値ＩＣＴＬを変更することによって、可変抵抗１０３の抵抗値Ｒを下げる変更を行う。それにより、駆動電流ＩＨが大きくなり、下部電圧ＶＬの変動分を補正することができる。
【００４６】
一方、可変抵抗の抵抗値が温度環境によって減少した場合、ホール駆動電流ＩＨは増加し、下部電圧ＶＬは減少する。この時コンパレータ１２１は、判定信号ＣＯＵＴとしてＬｏｗを出力する。判定信号ＣＯＵＴがＬｏｗである場合、制御回路６において、レジスタ１２７の値ＩＣＴＬを変更することによって、可変抵抗１０３の抵抗値Ｒを上げる変更を行う。それにより、駆動電流ＩＨが小さくなり、下部電圧ＶＬの変動分を補正することができる。以上の通り、第１実施形態は、ホール素子の抵抗のみならず、基準電流生成回路の可変抵抗の温特も含めて、下部電圧を一定に保つように制御することができる。
なお、判定回路５および制御回路６の一例として、逐次比較型ＡＤコンバータを用いているが、これに限るものではなく、ＡＤ変換器であれば、どのような形態であってもよい。
【００４７】
＜具体例１−２＞
次に、第１実施形態の具体例１−２を説明する。
なお、具体例１−１と同一部には同一符号を付与し、その詳細な説明は省略する。
図８に示すように、具体例１−２におけるホール素子駆動回路３１は、具体例１−１におけるホール素子駆動回路３１のホール素子電流源３の構成が異なる。具体例１−２におけるホール素子駆動回路３１におけるホール素子電流源３は、具体例１−１におけるホール素子電流源３において、ミラー回路部にさらに、アンプ１２３を備える。
【００４８】
すなわち、ホール素子電流源３は、電源電位ＶＤＤ２および接地電位ＶＳＳ間に接続される、直列に接続されたＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２と、ホール素子４と接地電位ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ１１２とカレントミラーの関係にあるＮＭＳＯトランジスタ１１３を備える。さらに、アンプ１２３を備え、アンプ１２３の反転入力端子がホール素子４とＮＭＯＳトランジスタ１１３（ホール素子電流源３）のドレインに接続され、非反転入力端子がＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２間に接続され、出力端子がカレントミラーを構成するＮＭＯＳトランジスタ１１２およびＮＭＯＳトランジスタ１１３のゲートに入力される。
【００４９】
ホール素子電流源３は、アンプ１２３の非反転入力端子と反転入力端子の電圧が等しくなるように動作するため、ＮＭＯＳトランジスタ１１２とホール素子電流源３に含まれるＮＭＯＳトランジスタ１１３のソースドレイン間電圧Ｖｄｓは等しくなる。ＮＭＯＳトランジスタ１１２とホール素子電流源３のＮＭＯＳトランジスタ１１３とは、ゲートソース間電圧Ｖｇｓとソースドレイン間電圧Ｖｄｓとがそれぞれ等しいため、ＮＭＯＳトランジスタ１１２および１１３のサイズが同じ場合、ＮＭＯＳトランジスタ１１２のドレイン電流ＩＲ２とＮＭＯＳトランジスタ１１３のドレイン電流ＩＨ、すなわちホール素子４の駆動電流とは、ＩＲ２＝ＩＨとなる。
【００５０】
つまり、具体例１−１のように、ＮＭＯＳトランジスタ１１２と１１３のゲートソース間電圧Ｖｇｓが等しい場合に比べ、具体例１−２では、さらにソースドレイン間電圧Ｖｄｓも等しくなるため、ドレイン電流ＩＲ２とＩＨとは、ゲートソース間電圧Ｖｇｓのみが等しい場合に比べて、ミラー精度が向上し、より精度よく電流値が決定され、すなわち温度環境に応じて、より適切にホール素子４を駆動することができる。
【００５１】
＜具体例１−３＞
次に、第１実施形態の具体例１−３を説明する。
なお、具体例１−１と同一部には同一符号を付与し、その詳細な説明は省略する。
図９に示すように、具体例１−３におけるホール素子駆動回路３１は、具体例１−１におけるホール素子電流源３の構成が異なる。具体例１−３におけるホール素子駆動回路３１のホール素子電流源３は、具体例１−１の基準電流生成回路１のＰＭＯＳトランジスタ１０２とミラーの関係にあるＰＭＯＳトランジスタ１１１のみを備える。すなわち、ＰＭＯＳトランジスタ１１１のソースは電源電位ＶＤＤ３に接続され、ドレインはホール素子４の一方の入力端子、例えば第１端子ｔ１に接続される。なお、ホール素子４の他方の入力端子（第２端子ｔ２）は、接地電位ＶＳＳに接続される。ホール素子４の出力端子（第３端子ｔ３、第４端子ｔ４）は、出力端子ＶＨＰ、ＶＨＮに接続される。
【００５２】
図９に示すように、ＰＭＯＳトランジスタ１０２とホール素子電流源３のＰＭＯＳトランジスタ１１１とはミラーの関係にあるため、これらＰＭＯＳトランジスタ１０２、１１１のサイズが同じ場合、ＰＭＯＳトランジスタ１０２のドレイン電流ＩＲ１とＰＭＯＳトランジスタ１１１のドレイン電流ＩＨとは、ＩＲ１＝ＩＨとなる。
ホール素子４の入力端子（第１端子ｔ１）の電圧をホール素子４の上部電圧ＶＨとすると、上部電圧ＶＨは、ＶＨ＝ＶＳＳ＋ＩＨ×Ｒｈで表される。Ｒｈはホール素子４の抵抗値である。
【００５３】
判定回路５と制御回路６として上記具体例１−１と同様に、逐次比較型のＡＤコンバータを持つ。逐次比較型のＡＤコンバータは判定回路５としてコンパレータ１２１を備える。
そして、制御信号ＩＣＴＬ[７：０]のＩＣＴＬ［７］のみＨに設定し、ＩＣＴＬ[７：０]の下位ビットＩＣＴＬ［６：０］をＬに設定する。設定された制御信号ＩＣＴＬ［７：０］によって、基準電流生成回路１の可変抵抗１０３の抵抗値Ｒが決定する。可変抵抗１０３の抵抗値Ｒによって、基準電流ＩＲ１が決定する。基準電流ＩＲ１によってホール素子４の駆動電流が決定し、上部電圧ＶＨが決定する。決定したホール素子４の上部電圧ＶＨとリファレンス電圧Ｖｃとを比較して判定信号ＣＯＵＴを出力し、ＩＣＴＬ[７]を決定する。
【００５４】
次にＩＣＴＬ［６］をＨに設定し、ＩＣＴＬ［７：０］のうち、ＩＣＴＬ［５：０］をＬに設定する。ＩＣＴＬ［７］は前の判定で決定した結果を設定（保持）する。設定された制御信号ＩＣＴＬ［７：０］によって、基準電流生成回路１の可変抵抗１０３の抵抗値Ｒが決定する。可変抵抗１０３の抵抗値Ｒによって、基準電流ＩＲ１が決定する。基準電流ＩＲ１によってホール素子４の駆動電流が決定し、上部電圧ＶＨが決定する。決定したホール素子４の上部電圧ＶＨとリファレンス電圧Ｖｃとを比較して判定信号ＣＯＵＴを出力し、ＩＣＴＬ[６]を決定する。
【００５５】
同様にして、ＩＣＴＬ[５：０]を決定し、上部電圧ＶＨはリファレンス電圧Ｖｃの値に設定され、上部電圧ＶＨは一定に保たれる。
以上のように、逐次的に、上部電圧ＶＨをリファレンス電圧Ｖｃと比較して、上部電圧ＶＨを、リファレンス電圧Ｖｃに収束させるように、可変抵抗１０３の抵抗値Ｒを制御する。
なお、この場合も、判定回路５および制御回路６の一例として、逐次比較型ＡＤコンバータを用いているが、ＡＤ変換器であればどのような形態であってもよい。
【００５６】
次に、本発明の第２実施形態を説明する。
図１０は、第２実施形態におけるホール素子駆動回路３２の一例を示す概念図である。
第２実施形態におけるホール素子駆動回路３２は、図１０に示すように、ホール素子４と、基準電流生成回路１と、ホール素子電流源３と、を備えるとともに、さらにサンプルホールド回路７を備える。
第２実施形態では、第１実施形態における判定回路５および制御回路６に替えて、サンプルホールド回路７を備える点が異なる。
【００５７】
すなわち、第２実施形態では、ホール素子４の入力端子（第１端子ｔ１、第２端子ｔ２）は、電源電位ＶＤＤと接地電位ＶＳＳとに接続され、ホール素子４の入力端子（第２端子ｔ２）と接地電位ＶＳＳとの間に、ホール素子電流源３としての定電流源を備える。
サンプルホールド回路７は、ホール素子４の第２端子ｔ２の電圧である下部電圧ＶＬをサンプリングし、この下部電圧ＶＬが所定電圧となるように基準電流生成回路１へ制御信号を出力する。そして、サンプリング後、そのサンプリングした下部電圧ＶＬをホールドする。
基準電流生成回路１は、サンプルホールド回路７からの制御信号に応じてホール素子電流源３に供給する基準電流を調整する。
【００５８】
第２実施形態におけるホール素子駆動回路３２では、ホール素子４の下部電圧ＶＬが変動した場合、サンプルホールド回路７が基準電流生成回路１へ制御信号を出力する。その制御信号に基づいて基準電流生成回路１の基準電流が変動し、駆動電流の大きさが調整される。これにより、ホール素子４の下部電圧ＶＬ、つまり、温度変動等によりホール素子４の抵抗値が変化しても、ホール素子４にかかる駆動電圧の大きさを一定に保つことができる。それにより、ホール素子電流源３の安定動作範囲を確保した上で、十分な駆動電流を流すことができるため、ＳＮ比を向上させることができる。このようにアナログ的に制御する形態であってもよい。
【００５９】
＜具体例２−１＞
図１１は、第２実施形態におけるホール素子駆動回路３２の具体例である。
なお、第１実施形態の具体例１−１におけるホール素子駆動回路３２と同一部には同一符号を付与し、その詳細な説明は省略する。
具体例２−１におけるホール素子駆動回路３２は、具体例１−１におけるホール素子駆動回路３２において、判定回路５および制御回路６に替えて、サンプルホールド回路７を備える。
また、基準電流生成回路１は、図１１に示すように、ＰＭＯＳトランジスタ１０２のみを備える。ＰＭＯＳトランジスタ１０２は、電源電位ＶＤＤ４および接地電位ＶＳＳ間に接続される。
サンプルホールド回路７は、アンプ１３１と、スイッチＳＷ１と、キャパシタＣ１とを備える。
【００６０】
アンプ１３１の非反転入力端子はリファレンス電圧Ｖｃの入力端子に接続される。反転入力端子はホール素子４の入力端子（第２端子ｔ２）に接続され、ホール素子４の下部電圧ＶＬが入力される。
アンプ１３１の出力端子は、スイッチＳＷ１を介してＰＭＯＳトランジスタ１０２のゲートに接続されるとともに、キャパシタＣ１の一端に接続される。キャパシタＣ１の他端は、接地電位ＶＳＳに接続される。
ホール素子電流源３は、ＰＭＯＳトランジスタ１０２と接地電位ＶＳＳとの間に接続されるＮＭＯＳトランジスタ１１２と、ホール素子４と接地電位ＶＳＳとの間に接続されるＮＭＯＳトランジスタ１１３と、を備え、ＮＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３とはカレントミラーの関係にある。
【００６１】
次に、具体例２−１の回路動作を説明する。
図１１に示すホール素子駆動回路３２において、サンプルホールド回路７は、サンプル区間とホールド区間を持つ。サンプル区間ではスイッチＳＷ１をショート（オン）する。アンプ１３１の仮想接地によって、アンプ１３１の反転入力端子に入力される下部電圧ＶＬと非反転入力端子に入力されるリファレンス電圧Ｖｃとが、ＶＬ＝ＶｃとなるようにＰＭＯＳトランジスタ１０２のゲート電圧が決定される。サンプル区間でＰＭＯＳトランジスタ１０２のゲート電圧を決定した後、ホールド区間に移る。
【００６２】
ホールド区間ではスイッチＳＷ１をオープン（オフ）にする。ＰＭＯＳトランジスタ１０２のゲート端子はＨｉ−Ｚ状態となるため、サンプル区間で決まったゲート電圧が保持される。ＰＭＯＳトランジスタ１０２のゲート電圧が保持されるため、基準電流ＩＲ１はホールド区間で一定となる。基準電流ＩＲ１とカレントミラーの関係にあるホール素子電流ＩＨもホールド区間で一定となる。
このように、第２実施形態における具体例２−１のホール素子駆動回路３２は、ＡＤ変換やＤＡ変換を行わないため、駆動電流ＩＨを高速で制御することができる。また、駆動電流ＩＨをアナログ的に制御するため、すなわちアナログ信号のまま制御するため、量子化誤差がなく、その結果、精度よく駆動電流ＩＨを制御することができる。
【００６３】
次に、本発明の第３実施形態を説明する。
図１２は、第３実施形態におけるホール素子駆動回路３３の一例を示す概念図である。
第３実施形態におけるホール素子駆動回路３３は、図１２に示すように、ホール素子４と、ホール素子電流源３と、サンプルホールド回路７と、を備える。
第３実施形態におけるホール素子駆動回路３３は、基準電流生成回路１を備えておらず、サンプルホールド回路７の出力が、ホール素子電流源３としての定電流源に入力される点が、第１実施形態における具体例１−１のホール素子駆動回路３１と異なる。
【００６４】
すなわち、ホール素子４の入力端（第１端子ｔ１、第２端子ｔ２）は電源電位ＶＤＤおよび接地電位ＶＳＳ間に接続され、ホール素子４の第２端子ｔ２と接地電位ＶＳＳとの間にホール素子電流源３としての定電流源が接続される。サンプルホールド回路７は、ホール素子４の第２端子ｔ２の電圧すなわち下部電圧ＶＬをサンプルし、下部電圧ＶＬに応じてホール素子電流源３を制御する。
このように、下部電圧ＶＬが変動した場合に、ホール素子電流源３の電流を直接制御する形態であってもよい。
【００６５】
＜具体例３−１＞
図１３は、第３実施形態におけるホール素子駆動回路３３の具体例を示す構成図である。
第３実施形態におけるホール素子駆動回路３３のホール素子電流源３は、ＮＭＯＳトランジスタ１１３で構成され、ＮＭＯＳトランジスタ１１３のドレインがホール素子４の一方の入力端子（第２端子ｔ２）に接続され、ソースは接地電位ＶＳＳに接続される。ホール素子４の他方の入力端子（第１端子ｔ１）は電源電位ＶＲに接続される。
また、サンプルホールド回路７は、図１１に示す具体例２−１におけるホール素子駆動回路３２のサンプルホールド回路７と同様に、アンプ１３１とスイッチＳＷ１とキャパシタＣ１とを備え、アンプ１３１の反転入力端子にはリファレンス電圧Ｖｃが入力され、非反転入力端子には、ホール素子４の下部電圧ＶＬが入力される。
アンプ１３１の出力端子は、スイッチＳＷ１を介してホール素子電流源３としてのＮＭＯＳトランジスタ１１３のゲートに接続されるとともに、キャパシタＣ１の一端に接続され、キャパシタＣ１の他端は接地電位ＶＳＳに接続される。
【００６６】
次に、具体例３−１に示すホール素子駆動回路３３の動作を説明する。
図１３に示すホール素子駆動回路３３は、サンプル区間とホールド区間を持つ。サンプル区間ではスイッチＳＷ１をショート（オン）する。アンプ１３１の仮想接地によって、アンプ１３１の反転入力端子に入力されるリファレンス電圧Ｖｃと、非反転入力端子に入力されるホール素子４の下部電圧ＶＬとがＶＬ＝ＶＣとなるようにホール素子電流源（ＮＭＯＳトランジスタ１１３）のゲート電圧が決定する。サンプル区間でホール素子電流源（ＮＭＯＳトランジスタ１１３）３のゲート電圧を決定した後、ホールド区間に移る。
【００６７】
ホールド区間ではスイッチＳＷ１をオープン（オフ）にする。スイッチＳＷ１をオープとすることにより、ホール素子電流源（ＮＭＯＳトランジスタ１１３）３のゲート端子はＨｉ−Ｚ状態となるため、サンプル区間で決まったゲート電圧が保持される。ホール素子電流源（ＮＭＯＳトランジスタ１１３）３のゲート電圧が保持されるため、ホール素子電流ＩＨはホールド区間で一定となる。
このように、第３実施形態におけるホール素子駆動回路３３は、基準電流生成回路１を持たないため、第２実施形態におけるホール素子駆動回路３２に比較して回路面積が小さくてすみ、また、消費電流も少なくてすむ。
【００６８】
＜変形例＞
なお、図６に示す第１実施形態におけるホール素子駆動回路３１において、判定回路５および制御回路６は、間欠動作させるようにしてもよい。
【００６９】
例えば、ホール素子４により外部磁場を検出している検出区間は、レジスタ１２７の値を一定に保持しておき、検出区間終了後に、判定回路５による判定区間を設け、その区間において、可変抵抗１０３の抵抗値Ｒを制御する形態であってもよい。
また、制御回路６は、基準電流生成回路１の可変抵抗１０３の抵抗値Ｒを制御しているが、可変抵抗１０３の抵抗値Ｒは固定にして、アンプ１１０１に入力される一定電圧Ｖｓを制御する形態であってもよい。
【００７０】
以上のように、本発明により、ホール素子とその周辺回路とを一つのシリコンチップ上に有する低電圧で駆動可能なモノリシックＩＣ化されたセンサに特に好適なホール素子駆動回路を実現することができ、加えて低コストなホール素子駆動回路を実現することができる。
また、広い温度範囲において動作可能であり、かつ、周辺回路を含んでモノリシックＩＣ化が容易な電子コンパスの地磁気検出に適したセンサを提供することも可能となる。
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００７１】
１  基準電流生成回路
３  ホール素子電流源
４  ホール素子
５  判定回路
６  制御回路
７  サンプルホールド回路
３０、３１、３２、３３  ホール素子駆動回路
１０３  可変抵抗
１２１  コンパレータ
１２６  演算回路
１２７  ８ｂｉｔレジスタ
【図１】
2015215316.tif 000003
【図２】
2015215316.tif 000004
【図３】
2015215316.tif 000005
【図４】
2015215316.tif 000006
【図５】
2015215316.tif 000007
【図６】
2015215316.tif 000008
【図７】
2015215316.tif 000009
【図８】
2015215316.tif 000010
【図９】
2015215316.tif 000011
【図１０】
2015215316.tif 000012
【図１１】
2015215316.tif 000013
【図１２】
2015215316.tif 000014
【図１３】
2015215316.tif 000015