(57)【要約】【課題】複数のデータ線の占有する面積を小さくした発光素子の駆動回路を提供する。【解決手段】複数のデータ線３の各々は、コンタクトホール３４を覆う複数の土台部３３と、画素回路２の配列方向に延伸し、隣接する土台部３３を接続する複数の配線部３５とを有し、配線部３５は、土台部３３よりも画素回路２の配列方向と垂直な方向の幅が小さく、少なくとも二つの土台部３３の両側で、互いに画素回路２の配列方向と垂直な方向にオフセットして土台部３３に接続されており、  少なくとも二つの土台部３３は、土台部３３と配線部３５との接続位置が、土台部３３の両側のうちの一方において他方よりも画素回路２側に位置する第一の土台部３３ａと、土台部３３と配線部３５との接続位置が、土台部３３の両側のうちの前記一方において前記他方よりも画素回路２側と反対側に位置する第二の土台部３３ｂとを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
一列に配列された複数の画素回路と、前記画素回路の配列方向と垂直な方向の延長線上の領域に配置され、前記画素回路にデータ信号を供給する複数のデータ線と、前記データ線とは異なる層に配置され、コンタクトホールを介して前記データ線と接続し、前記データ線と前記画素回路を接続する複数の引き出し線と、を有し、
前記複数のデータ線の各々は、前記コンタクトホールを覆う複数の土台部と、前記画素回路の配列方向に延伸し、隣接する土台部を接続する複数の配線部とを有し、前記配線部は、前記土台部よりも前記画素回路の配列方向と垂直な方向の幅が小さく、少なくとも二つの土台部の両側で、互いに前記画素回路の配列方向と垂直な方向にオフセットして前記土台部に接続されており、
前記少なくとも二つの土台部は、前記土台部と前記配線部との接続位置が、前記土台部の両側のうちの一方において他方よりも前記画素回路側に位置する第一の土台部と、前記土台部と前記配線部との接続位置が、前記土台部の両側のうちの前記一方において前記他方よりも前記画素回路側と反対側に位置する第二の土台部とを含むことを特徴とする発光素子の駆動回路。
【請求項２】
隣接するデータ線の土台部同士を、互いに前記画素回路の配列方向にずらして配置することを特徴とする請求項１に記載の発光素子の駆動回路。
【請求項３】
前記配線部は、前記土台部の両側で、前記土台部と面一で接続されていることを特徴とする請求項１または２に記載の発光素子の駆動回路。
【請求項４】
前記複数のデータ線の各々は、前記第一の土台部と前記第二の土台部を交互に有することを特徴とする請求項１乃至３のいずれか一項に記載の発光素子の駆動回路。
【請求項５】
前記複数のデータ線の各々は、前記第一の土台部と前記第二の土台部を同数有することを特徴とする請求項１乃至４のいずれか一項に記載の発光素子の駆動回路。
【請求項６】
前記引き出し線は、前記画素回路の配列方向と垂直な方向に延伸することを特徴とする請求項１乃至５のいずれか一項に記載の発光素子の駆動回路。
【請求項７】
前記複数の画素回路は、隣接する複数の画素回路からなる複数のブロックに分割され、同じブロックに属する画素回路に接続される引き出し線が接続された土台部は、第一の土台部または第二の土台部に統一されていることを特徴とする請求項１乃至６のいずれか一項に記載の発光素子の駆動回路。
【請求項８】
前記ブロックに属する画素回路の数がｎであり、前記第一の土台部と第二の土台部のうちの一方で統一された土台部に接続する画素回路の属するブロックでは、ｋ（ｋは１以上ｎ以下の自然数）番目のデータ線にｋ番目のデータを書き込み、前記第一の土台部と第二の土台部のうち他方で統一された土台部に接続する画素回路の属するブロックでは、ｋ番目のデータ線にｎ−（ｋ−１）番目のデータを書き込むことを特徴とする請求項７に記載の発光素子の駆動回路。
【請求項９】
前記画素回路は、前記画素回路に接続された発光素子に駆動電流を供給する駆動トランジスタと、
前記データ線を介して供給されるデータ信号を前記駆動トランジスタに供給する選択トランジスタを備えることを特徴とする請求項１乃至８のいずれか一項に記載の発光素子の駆動回路。
【請求項１０】
更に走査回路を有し、前記走査回路に接続された走査線は、前記選択トランジスタのゲート電極と接続し、制御信号を伝えることを特徴とする請求項９に記載の発光素子の駆動回路。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の発光素子の駆動回路を備えることを特徴とする露光ヘッド。
【請求項１２】
請求項１１に記載の露光ヘッドを備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子の駆動回路、露光ヘッド及び画像形成装置に関するものである。
【背景技術】
【０００２】
有機エレクトロルミネセンス（ＥＬ）素子等の発光素子を用い、例えばプリンタ等に搭載される露光ヘッドは、発光素子を有する画素を基板上に複数個、直線状に配置して構成される。そのため、露光ヘッドは、一般的に、画素の配列方向に長く、アスペクト比が高い形状となる。ここで、露光ヘッドは、面積が小さいほど量産時に多面取りでき、コストが下がるため好ましい。特に、短手方向の長さの変動は面積に及ぼす影響が大きく、この長さを少しでも短くした方が好ましい。同時に、露光ヘッドには、プリント速度の高速化等、高速駆動も求められている。これらを実現するには、複数のデータ線で複数画素にまとめてデータを書き込むブロック駆動が好ましい。
【０００３】
一般的に、ブロック駆動では、一本のデータ線に、複数の引き出し線がコンタクトホールを介して接続している。そして、データ線がコンタクトホールを覆う部分は、他の部分よりも幅広となる傾向があるため、データ線間の距離を小さくすることが困難であり、データ線の占有面積を小さくすることが困難であるという問題があった。
【０００４】
特許文献１には、コンタクトホールを覆うランド部を配線の長さ方向にずらして、配線間隔を詰める技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１では、第１ランド部は、一方向のみに第１ライン部から突出するように形成されており、第２ランド部は、第１ランド部の突出と同じ方向のみに第２ライン部から突出するように形成されている。そのため、隣接する配線間隔を十分に詰められない。また、特許文献１には、一つの配線に３箇所以上のランド部を有する配線が複数配列されている場合に、どの様にして配線間隔を詰めるかは開示されていない。
【０００７】
本発明は、上記従来の問題点に鑑みてなされたもので、複数のデータ線の占有する面積を小さくした発光素子の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、
一列に配列された複数の画素回路と、前記画素回路の配列方向と垂直な方向の延長線上の領域に配置され、前記画素回路にデータ信号を供給する複数のデータ線と、前記データ線とは異なる層に配置され、コンタクトホールを介して前記データ線と接続し、前記データ線と前記画素回路を接続する複数の引き出し線と、を有し、
前記複数のデータ線の各々は、前記コンタクトホールを覆う複数の土台部と、前記画素回路の配列方向に延伸し、隣接する土台部を接続する複数の配線部とを有し、前記配線部は、前記土台部よりも前記画素回路の配列方向と垂直な方向の幅が小さく、少なくとも二つの土台部の両側で、互いに前記画素回路の配列方向と垂直な方向にオフセットして前記土台部に接続されており、
前記少なくとも二つの土台部は、前記土台部と前記配線部との接続位置が、前記土台部の両側のうちの一方において他方よりも前記画素回路側に位置する第一の土台部と、前記土台部と前記配線部との接続位置が、前記土台部の両側のうちの前記一方において前記他方よりも前記画素回路側と反対側に位置する第二の土台部とを含むことを特徴とする発光素子の駆動回路を提供するものである。
【発明の効果】
【０００９】
本発明によれば、データ線の専有面積が小さく、基板サイズの小型化、狭額縁化を実現する事ができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の発光素子の駆動回路を用いた露光ヘッドの構成の一例を示す概略図である。
【図２】図１のデータ線部分の一部の詳細を示す図である。
【図３】図２のデータ線に送られるデータのタイミングチャートである。
【図４】データ線部分の一部の詳細の他の例を示す図である。
【図５】画素の回路を示す一例図である。
【図６】本発明の発光素子の駆動回路を用いた露光ヘッドを有する画像形成装置の概略図である。
【図７】データ線部分の一部の詳細を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を用いて本発明を詳細に説明する。
【００１２】
≪発光素子の駆動回路及び露光ヘッド≫
図１及び図２を用いて、感光ドラムに光照射して潜像を露光する露光ヘッドに、本発明の発光素子の駆動回路を用いた例について説明する。図１は、本発明の発光素子の駆動回路を用いた露光ヘッドの構成を示す概略図である。図２は、図１のデータ線部分の一部の詳細を示す図である。
【００１３】
図１に示す様に、本発明の露光ヘッドは、基板１の上に、画素回路２が一方向に並ぶように複数形成されている。基板１として、例えば、ガラス基板やシリコン基板等を用いることができる。画素回路２のそれぞれには発光素子１１が接続され、画素回路２と発光素子１１で画素を構成している。発光素子１１は、画素回路２の配列方向に一列に並ぶように配列されているが、発光素子１１は必ずしも一列に配列されている必要はなく、例えば、千鳥配置等されていてもよいし、ダミー発光素子を複数列配置してもよい。発光素子１１としては、例えば、発光ダイオード（ＬＥＤ）、無機ＥＬ素子、有機ＥＬ素子等を用いることができる。
【００１４】
画素回路２は、画素回路２の配列方向の長さよりも、画素回路１０の配列方向と垂直な方向の長さが長い。図１で示す画素回路２は略長方形状となっている。画素回路２は、隣接する複数の画素回路からなる複数のブロックに分割されている。具体的には、隣接するｎ個（ｎは２以上、好ましくは３以上の整数）の画素回路２で１ブロックとしてまとめられている。そして、全体でｍブロック（ｍは２以上、好ましくは３以上の整数）配置されている。さらに、各ブロックは、画素回路２の配列方向と同じ方向に一列に配列されている。
【００１５】
データ線３はデータ信号を伝送する配線であり、画素回路２の配列方向と垂直な方向の延長線上の領域に配置されており、本実施形態では１ブロックを構成する画素回路２の数に対応したｎ本のデータ線が並んでいる。データ線３と画素回路２は引き出し線３２により接続されている。本実施形態では、一本のデータ線３にブロック数に対応したｍ本の引き出し線３２が接続されており、データ信号が各ブロックの画素回路２に供給される。本実施形態では、引き出し線３２は、画素回路２の配列方向と垂直な方向に延伸している。尚、図１では、データ線３を、画素回路２の配列方向に延伸する直線で表わしているが、実際は図２に示す形状となっている。データ線３の詳細は後述する。
【００１６】
走査回路４には、クロック信号ＣＫ、ＣＫＢやゲート信号ＳＴ、Ｐ等の制御信号が入力され、ブロック毎に走査線８に走査信号を出力し、画素回路２に走査信号を供給する。走査回路４内にはシフトレジスタを含み、走査信号がブロック単位でタイミングをシフトして出力される。走査回路４内のシフトレジスタは、画素回路２の配列方向に信号が進むように配置されている。なお、図１では１本の走査線８により走査信号を画素回路２に入力する構成となっているが、走査線８の数は、これに限るものではない。
【００１７】
全ての画素回路２と発光素子１１へは、第一電源配線５と第二電源配線とを介して電源電圧が供給される。複数の第二電源配線が領域６Ａに配置されており、領域６Ａは、発光素子１１や画素回路２と重なるように設けられている。第二電源配線は、この領域６Ａの、データ線３、引き出し線３２、画素回路２の配線と異なる層に形成されている。上記の信号や電源電圧は、各端子部７により基板１上に供給される。尚、第二電源配線は、端子部７の付近で、他の層に乗り換え、端子部７に接続している。
【００１８】
図２は、図１のデータ線部分の４ブロックに相当する部分の詳細を示す図である。前述の様に、画素回路２は、隣接するｎ個の画素回路からなるｍ個のブロックに分割されている。図２では、ブロック１に属する画素回路を紙面向かって左側から順に、１−１、１−２・・・１−ｎと表示している。ブロック２以降も同様であり、ブロック４までを示している。図２に示す様に、本発明の駆動回路は、１ブロックを構成する画素回路２の数に対応したｎ本のデータ線３（Ｄ１〜Ｄｎ）を有する。データ線３と画素回路２を接続する引き出し線３２は、データ線３とは異なる層に絶縁層を介して配置され、絶縁層に形成されたコンタクトホール３４を介してデータ線３と接続している。複数のデータ線３の各々は、コンタクトホール３４を覆う複数の土台部３３と、画素回路２の配列方向に延伸し、隣接する土台部３３を接続する複数の配線部３５とを有する。本実施形態では、各々のデータ線３が、ブロック数に対応したｍ個の土台部３４を有し、ｍ本の引き出し線３２と接続している。具体的には、図２に示す様に、データ線Ｄ１は、ブロック１の画素回路１−１に接続される引き出し線、ブロック２の画素回路２−ｎに接続される引き出し線、・・・ブロックｍの画素回路（ｍが奇数の場合はｍ−１、ｍが偶数の場合はｍ−ｎ）に接続される引き出し線と接続している。データ線Ｄ２以降も同様である。即ち、１本のデータ線３からは、１つのブロックへ１本の引き出し線が延伸している。
【００１９】
配線部３５は、アルミ配線等の低抵抗な配線層からなり、土台部３３よりも画素回路２の配列方向と垂直な方向の幅が小さい。そして、配線部３５は、少なくとも二つ（本実施形態では全て）の土台部３３の両側で、互いに画素回路２の配列方向と垂直な方向にオフセットして土台部３３に接続されている。そのため、隣接するデータ線３の土台部３３同士を、互いに画素回路２の配列方向にずらして配置することにより、配線部３５が土台部３３の両側でオフセットせずに（中心軸が一致して）接続される場合に比べ、隣接するデータ線３間の距離を短くすることができる。かかる観点より、図２に示す様に、配線部３５は、土台部３３の両側で、土台部３３と面一で接続されていることが好ましい。
【００２０】
土台部３３は、配線部３５との接続位置が、土台部３３の両側のうちの一方（図２では紙面向かって左側）において他方（図２では紙面向かって右側）よりも画素回路２側に位置する第一の土台部３３ａと、一方（図２では紙面向かって左側）において他方（図２では紙面向かって右側）よりも画素回路２側と反対側に位置する第二の土台部３３ｂとを含む。
【００２１】
隣接するデータ線３間の距離を短くするためには、隣接するデータ線３の最も近接する土台部同士が、第一土台部３３ａ同士または第二土台部３３ｂ同士であることが好ましい。図２では、同じブロックに属する画素回路２に接続される引き出し線３２が接続された土台部３３は、第一の土台部３３ａ、第二の土台部３３ｂのいずれかで統一されている。
【００２２】
ここで、図７に示す様に、土台部が第一の土台部３３ａのみであるとする。一つの土台部の両側で、配線部３５同士が、土台部３３と配線部３５の配線幅の差（ΔＬ）だけ、画素回路２の配列方向と垂直な方向にずれることとなる。データ線３は、ｍ個の土台部を有するため、両端の配線部３５同士は、ΔＬ×ｍだけ、画素回路２の配列方向と垂直な方向にずれることとなる。従って、隣接するデータ線３間の距離が短くても、データ線の占める領域を、ΔＬ×ｍだけ余分に確保する必要がなる。データ線３に隣接して配置されている発光素子１１や、画素回路２は、基板１の長辺に平行となるように一列に配列していることが好ましく、これらの部分で、ずれたΔＬ×ｍのスペースを有効活用することも難しい。土台部が第二の土台部３３ｂのみであっても同様である。
【００２３】
これに対し、本発明の駆動回路は、土台部３３に、第一の土台部３３ａと第二の土台部３３ｂを含む。そのため、互いが配線部３５のずれ量を打ち消し合い、データ線の占める領域を小さくすることができる。図２では、データ線３の各々は、第一の土台部３３ａと第二の土台部３３ｂを交互に有する。そのため、両端の配線部３５同士のずれ量は、ブロック数ｍが偶数の場合は０、ブロック数ｍが奇数の場合はΔＬとなる。両端の配線部３５同士のずれ量を最小にするためには、データ線３の各々が、第一の土台部３３ａと第二の土台部３３ｂを同数有することが好ましい。但し、第一の土台部３３ａと第二の土台部３３ｂを、それぞれ少なくとも一つずつ有すれば、両者の数が異なっていても、ずれ量を打ち消し合う効果は得られるため、データ線の占める領域を小さくすることができる。
【００２４】
尚、第一の土台部３３ａと第二の土台部３３ｂの配置は、図２に示すものには限られず、例えば、図４に示す様に、第一の土台部３３ａまたは第二の土台部３３ｂが連続する様に配置してもよい。
【００２５】
次に、本発明の駆動回路のデータ線からのデータ書き込み方法を、図２の場合を例にとって説明する。図３は図２のデータ線に送られるデータのタイミングチャートである。
【００２６】
ブロック１、ブロック２・・・ブロックｍと順番にブロック毎にデータを書き込むために、各データ線３に接続されている該当画素回路２のデータを送る。一般的にはブロック内で紙面向かって左端の画素回路２（１−１、２−１・・・ｍ−１）は、どのブロックにおいてもデータ線Ｄ１からデータが送られる。しかし、図２の形態では、データ線Ｄ１は、ブロック１では画素回路１−１に接続するが、ブロック２では画素回路２−ｎに接続する。同様に、データ線Ｄｎはブロック１では画素回路１−ｎに接続するが、ブロック２では画素回路２−１に接続する。従って、第一の土台部３３ａと第二の土台部３３ｂのうちの一方で統一された土台部３３に接続する画素回路２の属するブロックでは、ｋ（ｋは１以上ｎ以下の自然数）番目のデータ線にｋ番目のデータを書き込む。また、第一の土台部３３ａと第二の土台部３３ｂのうちの他方で統一された土台部３３に接続する画素回路２の属するブロックでは、ｋ番目のデータ線にｎ−（ｋ−１）番目のデータを書き込む。具体的には、奇数番目のブロックでは、データを１番目から昇順でデータ線３に送り、偶数番目のブロックでは、データをｎ番目から降順でデータ線３に送る。
【００２７】
図５は画素回路２と発光素子１１からなる画素の回路を示す一例図である。回路構成について説明する。画素回路２は２つのＰＭＯＳトランジスタと１つの保持容量Ｃ１から構成される。選択トランジスタであるスイッチトランジスタＴｒ１のゲート電極に走査信号Ｐ１が入力され、ソースまたはドレインの一方に引き出し線３２が接続される。ソースまたはドレインの他端は、駆動トランジスタＴｒ２のゲートに接続され、Ｔｒ２のソースは第一電源配線５に、ドレインは発光素子１１のアノード電極に接続される。Ｔｒ２のゲートとソース間に保持容量Ｃ１が配置され、画素回路２内に書き込まれたデータ電圧を保持する。さらに、発光素子１１のカソードは、全画素共通に設けられた共通電位である第二電源配線６に接続される。アノード電極又はカソード電極のどちらか一方は、光取り出し面とするため、透明電極（例えば酸化インジウムスズ（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）など）によって形成する。
【００２８】
回路動作について説明する。データ線３に該当画素に対応するデータを設定したタイミングで、スイッチングトランジスタＴｒ１がＯＮする。そして、データが保持容量Ｃ１に書き込まれる。その後、Ｔｒ１がＯＦＦすることで、データが画素回路２内に保持される。同時に、駆動トランジスタＴｒ２のゲートソース間電圧に応じた駆動電流がＴｒ２から発光素子１１に流れる。本実施形態では画素回路２はＰＭＯＳで構成された例を示したが、このトランジスタ（Ｔｒ）極性に限定されない。具体的には、ＮＭＯＳの単チャネルで構成した回路や、ＮＭＯＳ、ＰＭＯＳが混在した回路でもよい。
【００２９】
上記実施形態では、発光素子の種類について限定はしていないが、本発明は、有機ＥＬ素子の点灯を制御する駆動回路、特にブロック駆動される駆動回路に好適に用いられるものである。また、発光素子を露光ヘッドに用いた例について説明したが、発光素子が一列に配置されたライン状光源やアクティブマトリクス型ディスプレイの駆動回路等にも適用することができる。
【００３０】
≪画像形成装置≫
本発明の発光素子の駆動回路を用いた露光ヘッドを備える画像形成装置の一実施形態を、図６を用いて説明する。画像形成装置１００は、感光ドラム１０５と、帯電器１０６と、本発明の発光素子の駆動回路を備えた露光ヘッド１０７と、現像器１０８と、転写器１０９と、を備える記録ユニット１０４を有する。また、搬送ローラー１０３と、定着器１１０と、を有する。
【００３１】
記録ユニット１０４では、まず、円柱状の感光ドラム１０５の表面を帯電器１０６で均一に帯電させ、露光ヘッド１０７がデータに応じて発光して静電潜像を感光ドラム１０５に形成する。静電潜像は露光ヘッド１０７の感光量（照度、時間）によって制御することができる。次に、記録ユニット１０４では、現像器１０８によって静電潜像にトナーを付着させ、転写器１０９によって静電潜像に付着したトナーを用紙１０２に転写する。このようにして、記録ユニット１０４を介して画像データが転写された用紙１０２は、定着器１１０によってトナーが定着され、排出される。なお、用紙１０２が搬送ローラー１０３によって記録ユニット１０３に搬送されるタイミングは適宜設定できる。本実施形態においては、記録ユニット１０４が１つのモノクロ画像形成装置を例にして説明したが、それに限るものではなく、記録ユニット１０４を複数備えたカラー画像形成装置でもかまわない。
【符号の説明】
【００３２】
１：基板、２：画素回路、３：データ線、４：走査回路、５：第一電源配線、６：第二電源配線、７：端子部、８：走査線、１１：発光素子、３２：引き出し線、３３：土台部、３３ａ：第一の土台部、３３ｂ：第二の土台部、３４：コンタクトホール、３５：配線部、１００：画像形成装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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