(57)【要約】  メモリ（１０）は、ＥＣＣイネーブル・モード及びＥＣＣディスエーブル・モードを有する。ＥＣＣディスエーブル・モードにおいてＥＣＣを格納するとき専用に用いられるメモリ（１０）の一部分は、ＥＣＣディスエーブル・モードにおいて汎用情報（データ）を格納するため用いられる。これは、不揮発性メモリ（ＮＶＭ）（１０）において、データと、同じワード・ライン（９４）上に対応ＥＣＣを有するメモリの一部分とを有することにより達成される。これは、消去と関連する複雑化の故にＮＶＭ（１０）において特に重要である。ＥＣＣイネーブル・モードでは、ＥＣＣ及び対応のデータは、著しいレイアウト及び性能の不利益を避けるため、一緒に、消去、プログラミング、及び読み出されるべきである。これは、ＥＣＣ及びデータを同じワード・ライン（９４）上に有することにより最良に達成される。
2008535131.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・アレイの中に第１の複数のメモリ・セルを備え、
前記第１の複数のメモリ・セルの各メモリ・セルが、ワード・ラインに結合され、
前記第１の複数のメモリ・セルが、
データを格納するよう構成された第２の複数のメモリ・セルと、
第１のモードにおいてデータを格納するよう構成され、且つ第２のモードにおいて誤り訂正符号情報を格納するよう構成されている第３の複数のメモリ・セルとを備える、メモリ。
【請求項２】
第２のモードにおいて、前記第３の複数のメモリ・セルの中のメモリ・セルが、前記第２の複数のメモリ・セルの中のメモリ・セルに格納されたデータについての誤り訂正符号情報を格納するよう構成されている請求項１記載のメモリ。
【請求項３】
第４の複数のメモリ・セルを更に備え、
前記第４の複数のメモリ・セルの各メモリ・セルが、第２のワード・ラインに結合され、
前記第４の複数のメモリ・セルが、
データを格納するよう構成された第５の複数のメモリ・セルと、
第１のモードにおいてデータを格納するよう構成され、且つ第２のモードにおいて誤り訂正符号情報を格納するよう構成されている第６の複数のメモリ・セルとを備える
請求項１記載のメモリ。
【請求項４】
前記第２の複数のメモリ・セルが、前記メモリ・アレイの第１の組の列に配置され、
前記第５の複数のメモリ・セルが、前記メモリ・アレイの第１の組の列に配置され、
前記第３の複数のメモリ・セルが、前記メモリ・アレイの第２の組の列に配置され、
前記第６の複数のメモリ・セルが、前記メモリ・アレイの第２の組の列に配置される
請求項３記載のメモリ。
【請求項５】
前記第１の複数のメモリ・セルの中のメモリ・セルが、不揮発性メモリ・セルとして特徴付けられる請求項１記載のメモリ。
【請求項６】
前記第１の複数のメモリ・セルの中のメモリ・セルが、フラッシュ・メモリ・セルとして特徴付けられる請求項１記載のメモリ。
【請求項７】
前記第２の複数のメモリ・セル及び第３の複数のメモリ・セルが、第１の消去動作で消去される請求項１記載のメモリ。
【請求項８】
第２のワード・ラインに結合された第４の複数のメモリ・セルを更に備え、
前記第４の複数のメモリ・セルが、第１の消去動作中に消去されない
請求項７記載のメモリ。
【請求項９】
データ・バスと、
誤り訂正符号回路とを更に備え、
第１のモードにおいて、前記データ・バスは、前記第３の複数のメモリ・セルの中の一群のメモリ・セルに対してアドレス指定された読み出し要求に応答して、前記第３の複数のメモリ・セルの中の前記一群のメモリ・セルからデータを受け取り、
第２のモードにおいて、前記誤り訂正符号回路は、前記第２の複数のメモリ・セルの中の一群のメモリ・セルに対してアドレス指定された読み出し要求に応答して、前記第２の複数のメモリ・セルの中の前記一群のメモリ・セルからデータを、且つ前記第３の複数のメモリ・セルの中の一群のメモリ・セルから誤り訂正符号情報を受け取る
請求項１記載のメモリ。
【請求項１０】
第１のモードにおいて、前記データ・バスは、前記第３の複数のメモリ・セルの中の一群のメモリ・セルに対してアドレス指定された読み出し要求に応答して、前記第３の複数のメモリ・セルの中の前記一群のメモリ・セルからデータを受け取り、
第２のモードにおいて、前記データ・バスが、前記第３の複数のメモリ・セルに格納された情報を受け取ることができない
請求項１記載のメモリ。
【請求項１１】
前記メモリ・アレイの中のメモリ・セルにアクセスするためのアドレスを受け取るアドレス・バスと、
前記メモリ・アレイのための行デコーダ回路及び列デコーダ回路と、
前記アドレス・バスに結合されたアドレス・マッパー回路であって、前記行デコーダ回路及び列デコーダ回路に結合された出力を含むアドレス・マッパー回路と、を更に備え、
前記第２の複数のメモリ・セルの中のメモリ・セルが、前記メモリ・アレイの第１の組の列に配置され、
第１のモードにおいて、前記アドレス・マッパー回路は、前記アドレス・バスからの第１の読み出しアドレスを復号して、前記行デコーダ回路及び列デコーダ回路に結合された前記アドレス・マッパー回路の出力を第１の復号パターンに従って駆動して、前記第３の複数のメモリ・セルの中のメモリ・セルに格納されたデータを読み出し、
第２のモードにおいて、前記アドレス・マッパー回路は、前記アドレス・バスからの第１の読み出しアドレスを復号して、前記行デコーダ回路及び列デコーダ回路に結合された前記アドレス・マッパー回路の出力を第２の復号パターンに従って駆動して、前記第１の組の列の中の列に配置されたメモリ・セルに格納されたデータを読み出す
請求項１記載のメモリ。
【請求項１２】
ワード・ラインに結合された第１の複数のメモリ・セルであって、第２のメモリ・セル及び第３の複数のメモリ・セルを含む前記第１の複数のメモリ・セルを含むメモリを動作させる方法であって、
第１のモードにおいて、
データを前記第２の複数のメモリ・セルに格納するステップと、
データを前記第３の複数のメモリ・セルに格納するステップと、
第２のモードにおいて、
データを前記第２の複数のメモリ・セルに、且つ誤り訂正符号情報を前記第３の複数のメモリ・セルに格納するステップと
を備える方法。
【請求項１３】
第２のモードにおいて、前記第３の複数のメモリ・セルの中メモリ・セルが、前記第２のメモリ・セルの中のメモリ・セルに格納されたデータについての誤り訂正符号情報を格納する請求項１２記載のメモリ。
【請求項１４】
前記第１の複数のメモリ・セルの中のメモリ・セルが、不揮発性メモリ・セルとして特徴付けられる請求項１２記載の方法。
【請求項１５】
前記第１の複数のメモリ・セルの中のメモリ・セルが、フラッシュ・メモリ・セルとして特徴付けられる請求項１２記載の方法。
【請求項１６】
前記第２の複数のメモリ・セル及び第３の複数のメモリ・セルが、第１の消去動作で消去される請求項１２記載の方法。
【請求項１７】
前記メモリが更に、第２のワード・ラインに結合された第４の複数のメモリ・セルを備え、
前記第４の複数のメモリ・セルが、第１の消去動作中に消去されない
請求項１６記載の方法。
【請求項１８】
第１のモードにおいて、前記第３の複数のメモリ・セルの中の一群のメモリ・セルに対してアドレス指定された読み出し要求に応答して、データを前記第３の複数のメモリ・セルの中の前記一群のメモリ・セルからデータ・バスに与えるステップと、
第２のモードにおいて、前記第２の複数のメモリ・セルの中の一群のメモリ・セルに対してアドレス指定された読み出し要求に応答して、データを前記第２の複数のメモリ・セルの中の前記一群のメモリ・セルから誤り訂正符号回路に与え、且つ誤り訂正符号情報を前記第３の複数のメモリ・セルの中の一群のメモリ・セルから与えるステップと
更に備える請求項１２記載の方法。
【請求項１９】
第１のモードにおいて、前記第３の複数のメモリ・セルの中の一群のメモリ・セルに対してアドレス指定された読み出し要求に応答して、データを前記第３の複数のメモリ・セルの中の前記一群のメモリ・セルからデータ・バスへ与えるステップを更に備え、
第２のモードにおいて、前記データ・バスが、前記第３の複数のメモリ・セルに格納された情報を受け取ることができない
請求項１２記載の方法。
【請求項２０】
前記第３の複数のメモリ・セルの中メモリ・セルが、メモリ・アレイの第１の組の列に配置され、
第１のアドレスをアドレス・バスから受け取るステップと、
第１のモードにおいて、前記第１のアドレスに応答して、前記第１の組の列に配置された一群のメモリ・セルに格納されたデータにアクセスして、当該データをデータ・バスに与えるステップと、
第２のモードにおいて、前記第１のアドレスに応答して、前記第２の複数のメモリ・セルの中の一群のメモリ・セルに格納されたデータにアクセスし、且つ前記第３の複数のメモリ・セルの中の一群のメモリ・セルに格納された誤り訂正符号情報にアクセスして、前記データ及び誤り訂正符号情報を誤り訂正符号回路に与えるステップと
を更に備える
請求項１２記載の方法。
【請求項２１】
第１の組の列に配置された第１の複数のメモリ・セル及び第２の組の列に配置された第２の複数のメモリ・セルを含むメモリ・アレイを備え、
前記メモリ・アレイが、複数のワード・ラインを含み、
前記第１の複数のメモリ・セルのうちのメモリ・セルと前記第２の複数のメモリ・セルのうちのメモリ・セルとが、前記複数のワード・ラインの各ワード・ラインに結合され、
第１のモードにおいて前記第２の複数のメモリ・セルのうちのメモリ・セルに格納されたデータをデータ・バスに与え、且つ第２のモードにおいてワード・ラインに結合された前記第１の複数のメモリ・セルのうちのメモリ・セルに格納されたデータと前記ワード・ラインに結合された前記第２の複数のメモリ・セルのうちのメモリ・セルに格納された誤り訂正符号情報とを誤り訂正符号回路に与える手段を更に備えるメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の分野］
本発明は、メモリに関し、詳細には、データとして用いることとＥＣＣとして用いることとの間で切り替えられることが可能である部分を有するメモリに関する。
【０００２】
［発明の背景］
コンピューティング・システムで用いられる技術の１つは、誤り訂正である。しかしながら、誤り訂正は、一部のアプリケーションが他のものより誤りに対して遙かに強い耐性があるので、全てのコンピューティング・システムで用いられているわけではない。誤り訂正用のモードと誤り訂正を用いないモードとを有することによりメモリ・システムをより柔軟にすることが試みられてきた。誤り訂正が無い場合には、誤り訂正符号（ＥＣＣ）を格納するため用いられるメモリ・システムの一部分は、汎用（データ）メモリとして用いられる。
【０００３】
その困難さの１つは、特に、メモリが不揮発性メモリ（ＮＶＭ）であるとき、このタイプのアプローチを単一の集積回路に適用することであった。
メモリを、ＥＣＣを格納することに用いることとデータを格納することに用いることとの間で切り替えるアプローチであって、これらの問題の悪影響を克服する又は低減するアプローチに対する必要性が存在する。
【０００４】
本発明の前述及び更により特定の目的及び利点が、添付図面と関係した本発明の好適な実施形態の以下の詳細な説明から当業者には容易に明らかになるであろう。
【発明を実施するための最良の形態】
【０００５】
一局面において、メモリは、ＥＣＣイネーブル・モード及びＥＣＣディスエーブル・モードを有し、そこにおいては、ＥＣＣディスエーブル・モードにおいてＥＣＣを格納するとき専用に用いられるメモリの一部分は、ＥＣＣディスエーブル・モードにおいては汎用情報（データ）を格納するため用いられる。これは、不揮発性メモリ（ＮＶＭ）において、データと、同じワード・ライン上に対応ＥＣＣを有するメモリの一部分とを有することにより達成される。これは、消去と関連する複雑化の故にＮＶＭにおいて特に重要である。ＥＣＣイネーブル・モードでは、ＥＣＣ及び対応のデータは、著しいレイアウト及び性能の不利益を避けるため、一緒に、消去、プログラミング、及び読み出されるべきである。これは、ＥＣＣ及びデータを同じワード・ライン上に有することにより最良に達成される。これは、図面及び以下の説明を参照することにより一層良く理解される。
【０００６】
図１には、ＮＶＭセルのアレイ１２、アドレス・マッパー１４、誤り訂正符号（ＥＣＣ）エンコーダ１６、ＥＣＣデコーダ１８、マルチプレクサ（ＭＵＸ）２０、行デコーダ２１、選択論理２２、複数のセンス増幅器２４、及び列デコーダ２６を有するメモリ１０が示されている。アレイ１２は、セクタ２８、セクタ３０、セクタ３２及びセクタ３４を備える。セクタ２８は、サブセクタ３６、３８、４０及び４２を備える。セクタ３０は、サブセクタ４４、４６、４８及び５０を備える。セクタ３２は、サブセクタ５２、５４、５６及び５８を備える。セクタ３４は、サブセクタ６０、６２、６４及び６６を備える。メモリ１０はまた、ソース・ドライバ７０、７２、７４及び７６を備える複数のソース・ドライバ６８を備える。
【０００７】
アドレス・マッパー１４は、アドレスをアドレス・バスから受け取る第１の入力と、ＥＣＣイネーブル信号を受け取る第２の入力と、選択論理２２に結合された第１の出力と、列デコーダ２６に結合された第２の出力と、行デコーダ２１に接続された第３の出力とを有する。ＥＣＣエンコーダ１６は、データをデータイン・バスから受け取る入力と、列デコーダ２６に結合された出力とを有する。ＥＣＣデコーダ１８は、選択論理２２に結合された第１の入力と、選択論理２２に結合された第２の入力と、ＭＵＸ２０に結合された出力とを有する。ＭＵＸ２０は、選択論理２２に結合された第１の入力と、ＥＣＣデコーダ１８の出力に結合された第２の入力と、ＥＣＣイネーブル信号を受け取る第３の入力と、データをデータアウト・バスに与える出力とを有する。行デコーダ２１は、アドレス・マッパー１４の第３の出力に接続された入力と、セクタ２８−３４に接続された複数の出力とを有する。選択論理２２は、複数のセンス増幅器２４に結合されており、当該選択論理２２は、アドレス・マッパー１４の第１の出力に接続された第１の入力と、ＥＣＣデコーダ１８の第１の入力に結合された第１の出力と、ＥＣＣデコーダ１８の第２の入力及びＭＵＸ２０の第１の入力に接続された第２の出力とを有する。複数のセンス増幅器２４は、列デコーダ２６と選択論理２２との間に接続される。列デコーダ２６は、アレイ１２及び複数のセンス増幅器２４に結合されており、当該列デコーダ２６は、アドレス・マッパー１４の第２の出力に接続された第１の入力と、データイン・バスに接続された第２の入力と、ＥＣＣエンコーダ１６の出力に接続された第３の入力とを有する。
【０００８】
４個のセクタのみが実際には図１に示されているが、この例では、メモリ１０用として合計６４個のセクタが存在する。複数のソース・ドライバ（ＳＤ）６８は、セクタ２８−３４に接続されている。ソース・ドライバ７０は、セクタ２８に接続される。ソース・ドライバ７２は、セクタ３０に接続される。ソース・ドライバ７４は、セクタ３２に接続され、そしてソース・ドライバ７６は、セクタ３４に接続される。セクタ２８−３４のそれぞれは、８行のメモリ・セルを備え、そしてそれらは同じに構成されている。
【０００９】
図２には、行デコーダ２１に接続されそしてセクタ２８−３４のそれぞれの例であるセクタ２８が示されている。セクタ２８は、前述したように、サブセクタ３６、３８、４０及び４２を備える。セクタ２８はまた、ワード・ライン９４、９６、９８、１００、１０２、１０４、１０６及び１０８のそれぞれを有する行７８、８０、８２、８４、８６、８８、９０及び９２を備える。行７８−９２のそれぞれは、サブセクタ３６からの一部分、サブセクタ３８からの一部分、サブセクタ３８からの一部分、サブセクタ４０からの一部分、及びサブセクタ４２からの一部分を備える。行７８は、例えば、サブセクタ３６からの一部分１１０、サブセクタ３８からの一部分１１２、サブセクタ４０からの一部分１１４、及びサブセクタ４２からの一部分１１６を備える。従って、これらの一部分１１０、１１２、１１４及び１１６は、それぞれ、ワード・ライン９４の一部分を含む。この例では、一部分１１０及び１１２はそれぞれ、ワード・ライン９４に接続された２５６個のセルを備え、そこにおいては、各メモリ・セルは、１ビットの情報を格納する。一部分１１４及び１１６はそれぞれ、ワード・ライン９４に接続された１２８個のメモリ・セルを備える。同様に、行８０は、サブセクション３６、３８、４０及び４２のそれぞれの一部であり且つ２５６個のメモリ・セル、２５６個のメモリ・セル、１２８個のメモリ・セル及び１２８個のメモリ・セルのそれぞれを有する一部分１２０、１２２、１２４及び１２６を備え、これら一部分１２０、１２２、１２４及び１２６は、ワード・ライン９６に接続されている。同じように、行８２は、サブセクション３６、３８、４０及び４２のそれぞれの一部であり且つ２５６個のメモリ・セル、２５６個のメモリ・セル、１２８個のメモリ・セル及び１２８個のメモリ・セルのそれぞれを有する一部分１３０、１３２、１３４及び１３６を備え、これら一部分１３０、１３２、１３４及び１３６は、ワード・ライン９８に接続されている。残りの行８４−９２は、同様に、行７８、８０及び８２と同じ要領でワード・ライン１００−１０８に接続された一部分を備える。
【００１０】
図３には、メモリ・セル１３８、１４０、１４２、１４４、１４６及び１４８が接続されているワード・ライン９４を有する行７８と、メモリ・セル１６２、１６４、１６６、１６８、１７０及び１７２が接続されているワード・ライン９６を有する行８０とが示されている。また、図３には、メモリ・セル１３８、１４０、１４２、１４４、１４６及び１４８のそれぞれとメモリ・セル１６２、１６４、１６６、１６８、１７０及び１７２のそれぞれとに接続されたビット・ライン１５０、１５２、１５４、１５６、１５８及び１６０が示されている。通常のように、ワード・ライン９４及び９６は、ビット・ライン１５０−１６０に対して垂直に走っている。同じビット・ラインに接続されたメモリ・セルは、１つの列を形成する。従って、例えば、メモリ・セル１３８及び１６２は、同じ列にあり、そして部分１１０の一部である。メモリ・セル１６６及び１４２は、同じ列にあり、そして部分１１２の一部である。メモリ・セル１４６及び１７０は、同じ列にあり、そして部分１１４の一部である。同様に、メモリ・セル１４８及び１７２は、同じ列にあり、そして部分１１６の一部である。
【００１１】
図３にはまた、ソース・ライン１７４に接続されているソース・ドライバ７０が示され、当該ソース・ライン１７４は、行７８及び８０のメモリ・セルの全てに接続されている。更に、このソース・ライン１７４は、行８２、８４、８６、８８、９０及び９２のメモリ・セルに接続された他のソース・ラインへ短絡されている。セクタ２８のメモリ・セルの全ては、共通にソース・ドライバ７０に接続されている。
【００１２】
動作において、メモリ１０は、ＥＣＣの使用に関して２つの動作モード、即ち、ＥＣＣイネーブル・モード及びＥＣＣディスエーブル・モードを有する。ＥＣＣイネーブル・モードにおける読み出しのため、ワード・ラインをイネーブル（使用可能）にすることにより、行が行デコーダ２１により選択され、そして選択された行のデータ・バイト及び対応のＥＣＣ情報は、列デコーダ２６及び選択論理２２によりＥＣＣデコーダ１８へ結合される。次いで、ＭＵＸ２０は、ＥＣＣデコーダ１８から受け取られた出力をデータアウト・バス上へ結合する。アドレス・マッパー１４は、アドレスの行アドレス部分を行デコーダ２１へ、そしてアドレスの列アドレス部分を列デコーダ２６及び選択論理２２へ結合する。センス増幅器２４は、合計２４個のセンス増幅器を備える。これらのセンス増幅器のうちの８個は、サブセクタ３６、４４、５２及び６０を備える一群のサブセクタからメモリ・セルの論理状態を検知するためのものである。これらのセンス増幅器のうちの８個は、サブセクタ３８、４６、５４及び６２を備える一群のサブセクタからメモリ・セルの論理状態を検知するためのものである。これらのセンス増幅器のうちの４個は、サブセクタ４０、４８、５６及び６４を備える一群のサブセクタからメモリ・セルの論理状態を検出するためのものである。これらのセンス増幅器のうちの４個は、サブセクタ４２、５０、５８及び６６を備える一群のサブセクタからメモリ・セルの論理状態を検出するためのものである。
【００１３】
一例としてサブセクタ３６からの選択を用いると、行デコーダ２１は、図３に示されるワード・ライン９４のようなワード・ラインをイネーブルすることによりセクタ２８から１つの行を選択する。列デコーダ２６は、サブセクタ３６、４４、５２及び６０を横切る上記の選択された８個のビット・ラインをセンス増幅器２４に結合する。対応の８個のセンス増幅器は、使用可能にされ、そして当該選択されたワード・ライン及びビット・ラインに結合されているメモリ・セルの論理状態を検出する。また、サブセクタ４０、４８、５６及び６４を横切る４個のビット・ラインは、センス増幅器２４のうちの４個のセンス増幅器に結合される。同様に、選択されたビット・ラインに結合されている４個のセンス増幅器は、使用可能にされ、そして上記の選択されたワード・ライン及び上記の４個の選択されたビット・ラインに接続された４個のメモリ・セルの論理状態を検出する。選択論理２２は、使用可能にされた１２個のセンス増幅器の出力をＥＣＣデコーダ１８に結合する一方で、使用不能にされたセンス増幅器をＥＣＣデコーダ１８から減結合する。ＥＣＣイネーブル・モードにおいて、ＭＵＸ２０は、ＥＣＣデコーダ１８の出力をデータアウト・バスへ結合する。
【００１４】
従って、８データ・ビットを与えるメモリ・セルは、対応の４ＥＣＣ情報ビットを与えるメモリ・セルと同じワード・ラインに接続されることが分かる。また、選択されたセクタからのデータ・サブセクタのそれぞれからの８ビットのデータ、及び当該選択されたセクタからの２つのサブセクタからの合計８ビットのＥＣＣがある。消去中に、セクタは、消去されるべきセクタの全てのワード・ラインを選択する行デコーダ２１により消去されるため選択される。従って、例えば、セクタ２８が消去されることになる場合、行デコーダ２１は、アドレス・マッパー１４に応答して、セクタ２８のワード・ラインの全てを使用可能にする。セクタのメモリ・セルの全てが同時に消去されるので、データ及び対応のＥＣＣ情報は、同様に、同時に消去される。対応のＥＣＣ情報に関するワード・ラインとは別であるデータに関する異なるワード・ラインを有することを避けることは、その異なるワード・ラインを揺ることが読み出し、プログラミング及び消去を達成するための回路及びレイアウトの両方を増大するので、有効である。
【００１５】
ＥＣＣイネーブル・モードにおけるプログラミングのため、データは、データイン・バスからＥＣＣエンコーダ１６へ来る。ＥＣＣエンコーダ１６は、データ・バス上のデータに基づいてＥＣＣ情報を列デコーダ２６へ与える。行デコーダ２１は、選択された行のワード・ラインをイネーブルにすることにより行を選択し、そしてそれは、対応のソース・ドライバを作動して、プログラミング電圧を供給するようにする。列デコーダ２６は、メモリ・セルのデータ部分及びＥＣＣ部分に関する選択されたビット・ライン上に必要なプログラミング電流を押し込む。例えば、データをセクタ２８のサブセクタ３６の中に書き込む場合では、１つの行がセクタ２８で選択され、サブセクタ３６を通るよう走る８個のビット・ラインは、列デコーダ２６により駆動されるように、データに関するプログラム・レベルを、選択されたビット・ライン上に搬送し、そしてサブセクタ４０を通るよう走る４個のビット・ラインは、列デコーダ２６により駆動されるように、ＥＣＣ情報に関するプログラム・レベルを搬送する。従って、同じ列デコーダ及び行デコーダが、選択されたデータ位置及びＥＣＣ情報位置の両方をプログラミングするため用いられる。これは、過剰なレイアウト及び回路の複雑さを避けることを助ける。
【００１６】
ＥＣＣイネーブル・モードにおいてＥＣＣ情報のため用いられた８ビットは、ＥＣＣディスエーブル・モードにおけるデータに使用可能である。例えば、サブセクタ４０、４２、４８、５０、５６、５８、８４及び６６のメモリ・セルは、データとしての使用に使用可能である。それらのサブセクタに係わっている８個のセンス増幅器があり、それにより所与のワード・ライン・アクセスからのフル・バイトのデータが、ＥＣＣディスエーブル・モードにおけるＥＣＣ情報のため用いられたメモリの一部分から入手可能である。これは、所与のワード・ラインに関して異なったアドレスを認識するようアドレス・マッパーを構成することにより達成される。従って、例えば、アドレス・バス上の特定のアドレスは、メモリ１０の中の異なる行が選択されることをもたらす。ＥＣＣイネーブル・モード中にワード・ライン９６を選択するであろう所与のアドレスは、異なるワード・ラインがＥＣＣディスエーブル・モード中に選択されるであろうことをもたらす。実際上、２バイトの代わりに所与のワード・ライン上に３バイトに関する復号がある。別の相違は、メモリのＥＣＣ部分を通るよう走るビット・ラインに結合される８個全てのセンス増幅器は、メモリの一部分がＥＣＣイネーブル・モード中に選択されるとき、使用可能にされる。消去動作は、ＥＣＣイネーブル・モード及びＥＣＣディスエーブル・モードに両方に関して同じである。
【００１７】
一例として、サブセクタ４０及び４２から１バイトを選択することを用いると、アドレス・マッパー１４は、アドレスを行デコーダ２１に与え、当該行デコーダ２１は、サブセクタ４０及び４２を通るワード・ラインをイネーブルする。同様に、列デコーダ２６は、選択されたビット・ラインに結合し、当該選択されたビット・ラインは、サブセクタ４０及び４２を通ってＥＣＣ情報ビットのための８個のセンス増幅器に進む。ＥＣＣ情報ビットのための８個全てのセンス増幅器が、使用可能にされ、そしてそれらが、選択されたワード・ライン及び８個の選択されたビット・ラインに接続されているメモリ・セルの論理状態を検出する。選択論理は、これらの８個のセンス増幅器の出力をＭＵＸ２０に通す。次いで、ＭＵＸ２０は、センス増幅器の出力をデータアウト・バスに与える。
【００１８】
プログラム動作については、列デコーダ２６は、適切なプログラム・レベルを、サブセクタ４０及び４２に通じる選択された８個のビット・ラインに与える。選択論理２２は、必要な信号を列デコーダ２６に与えて、ＥＣＣイネーブル・モードにおいて選択されるまさに４個のビット・ラインの代わりに８個のビット・ラインを選択する。アドレス・スキームのこの再マッピングは、データ及び対応のＥＣＣ部分を同じ行に有するレイアウト及び回路の単純さを維持しながら、データ・メモリとしてメモリのＥＣＣ部分を有効に使用することを提供する。
【００１９】
図４には、ＥＣＣイネーブル・モードのためのメモリ１０のメモリ・マップが示されている。この場合、第１のセクタは、ＥＣＣサブセクタ４０及び４２のそれぞれを有する対応のサブセクタ３６及び３８を備えるが、当該第１のセクタは、０ｘ００００から０ｘ０１ＦＦまでのメモリ空間を備える。第２のセクタは、０ｘ０２００から０ｘ０３ＦＦまでのメモリ空間を備える。この例では、合計のメモリ空間は、０ｘ７ＦＦＦまで拡張している。
【００２０】
図５には、ＥＣＣディスエーブル・モードのためのメモリ１０のメモリ・マップが示されている。この場合、第１のセクタは、データ用のサブセクタ３６、３８、４０及び４２を備えるが、当該第１のセクタは、０ｘ００００から０ｘ０２ＦＦまでのメモリ空間を備える。これは、ＥＣＣディスエーブル・モードにおけるデータ用のメモリ空間の増大ばかりではなく、セクタに関してメモリ空間の再マッピングも示す。例えば、０ｘ０２００から０ｘ０２ＦＦまでのメモリ空間は、第１のセクタの行にあり、その第１のセクタは、ＥＣＣディスエーブル・モードに対してサブセクタ３６、３８、４０及び４２を備えるが、しかしＥＣＣイネーブルの場合に対しては、これらの同じアドレスは、第２のセクタにあり、それにより異なる行にある。ＥＣＣディスエーブルの場合に対する第２のセクタは、０ｘ０３００から０ｘ０５ＦＦまで拡張するメモリ空間を有する。ＥＣＣディスエーブル・モードにおけるメモリ１０は、最終的に０ｘＢＦＦＦまで拡張し、それは、ＥＣＣイネーブルの場合を超えた５０％の増大である。
【００２１】
説明の目的のため本明細書で選定された実施形態に対する様々な変化及び変更が、当業者により容易に行われるであろう。例えば、プログラミングのためソース・ドライバを用いたＮＶＭが説明され、そしてＮＶＭに関する特定の利点があることが説明されたが、それは、他のメモリを用い得る可能性を排除するものではない。この例では、特定の数のメモリ・セル、ワード・ライン及びビット・ラインが説明されたが、これらは、一例として与えられ、そして他の構成を有する他のサイズのメモリを用い得る。メモリ・マッピングの詳細は、特定のサイズが一例として与えられている更なる事例であり、他のサイズも用い得る。そのような変更及び変化が本発明の趣旨から逸脱しない限り、それらは、添付の特許請求の範囲の公正な解釈によってのみ評価される本発明の範囲内に含まれることを意図している。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の一実施形態に従ったメモリのブロック図である。
【図２】図２は、図１のメモリの一部分のブロック図である。
【図３】図３は、図１のメモリのうちの図２に示される一部分のより詳細な部分を示すブロック図である。
【図４】図４は、ＥＣＣイネーブル・モードにおける図１のメモリのメモリ・マップである。
【図５】図５は、ＥＣＣディスエーブル・モードにおける図１のメモリのメモリ・マップである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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