(57)【要約】      （修正有）【課題】新規な、歪み半導体構造を形成する方法を提供する。【解決手段】歪み緩和バッファ層２０４を設ける工程、歪み緩和バッファ層２０４の上に犠牲層２０６を形成する工程、犠牲層２０６を貫通するシャロートレンチアイソレーション構造２０８を形成する工程、犠牲層２０６の上の酸化物層を少なくとも一部２１０除去する工程、歪み緩和バッファ層２０４の一部が露出するように犠牲層２０６をエッチングする工程、歪み緩和バッファ層２０４の露出部分２１０の上に歪み半導体構造２１２を形成する工程、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
歪み半導体構造（２１２，３１２）を形成する方法（１００）であって、
歪み緩和バッファ層（２０４）を設ける工程（１０２）、
前記歪み緩和バッファ層（２０４）の上に犠牲層（２０６，３０６）を形成する工程（１０４）、
前記犠牲層（２０６，３０６）を貫通するシャロートレンチアイソレーション構造（２０８）を形成する工程（１０６）、
前記犠牲層（２０６，３０６）の上の酸化物層を少なくとも一部除去する工程（１０８）、
前記歪み緩和バッファ層（２０４）の一部（２１０）が露出するように前記犠牲層（２０６，３０６）をエッチングする工程（１１０）、
前記歪み緩和バッファ層（２０４）の露出部分（２１０）の上に前記歪み半導体構造（２１２，３１２）を形成する工程（１１２）
を含む方法。
【請求項２】
前記犠牲層（２０６，３０６）はＧｅまたはＳｉを含む、
請求項１に記載の方法（１００）。
【請求項３】
前記犠牲層（２０６，３０６）の厚さは、２ｎｍから５０ｎｍ、好ましくは２０ｎｍから４０ｎｍまたは５ｎｍから２０ｎｍである、
請求項１または２に記載の方法（１００）。
【請求項４】
前記エッチングする工程（１１０）は、前記歪み緩和バッファ層（２０４）の一部をエッチングすることを含む、
請求項１から３のいずれか１項に記載の方法（１００）。
【請求項５】
前記エッチングする工程（１１０）は、ＨＣｌを含むガスを使用して実施する、
請求項１から４のいずれか１項に記載の方法（１００）。
【請求項６】
前記歪み半導体構造（２１２，３１２）はＧｅまたはＳｉを含む、
請求項１から５のいずれか１項に記載の方法（１００）。
【請求項７】
前記犠牲層（２０６，３０６）の上の酸化物層を少なくとも一部除去する工程（１０８）、
前記歪み緩和バッファ層（２０４）の一部が露出するように前記犠牲層（２０６，３０６）をエッチングする工程（１１０）、および、
前記歪み緩和バッファ層（２０４）の露出部分（２１０）の上に前記歪み半導体構造（２１２，３１２）を形成する工程（１１２）は、
エピタキシャル成長用チャンバシステム内でインサイチュに実施する、
請求項１から６のいずれか１項に記載の方法（１００）。
【請求項８】
前記除去する工程（１０８）は、ＨＦおよび／またはＨＢｒを含むガスを用いて実施する、
請求項１から７のいずれか１項に記載の方法（１００）。
【請求項９】
前記犠牲層（２０６，３０６）をドーピングする工程を含む、
請求項１から８のいずれか１項に記載の方法（１００）。
【請求項１０】
前記酸化物層は自然酸化物層である、
請求項１から９のいずれか１項に記載の方法（１００）。
【請求項１１】
基板（２０２）の上に前記歪み緩和バッファ層（２０４）を設ける工程を含む、
請求項１から１０のいずれか１項に記載の方法（１００）。
【請求項１２】
前記歪み緩和バッファ層（２０４）はＳｉＧｅ材料を含む、
請求項１から１１のいずれか１項に記載の方法（１００）。
【請求項１３】
前記ＳｉＧｅ材料のＧｅ含有量は、４０％から９０％、好ましくは５０％から７５％である、
請求項１２に記載の方法（１００）。
【請求項１４】
前記歪み緩和バッファ層（２０４）はＳｉＣ材料を含む、
請求項１から１１のいずれか１項に記載の方法（１００）。
【請求項１５】
前記ＳｉＣ材料のＣ含有量は、０．０１％から１０％、好ましくは０．１％から５％である、
請求項１４に記載の方法（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪み半導体構造を形成する方法に関し、当該構造は歪んでその性能を向上させている。
【背景技術】
【０００２】
より高性能で電力消費が少ない改善した集積回路に対する絶え間ない要求がある。従来、集積回路の開発の大部分は、相補的金属酸化物半導体（ＣＭＯＳ）デバイスなどの半導体構造の連続的な小型化に依存してきた。さらに小さい寸法へと技術を押し進めるために、フィン電界効果トランジスタ（フィンＦＥＴ）構造などの新規なデバイス技術が、１４ｎｍノード以下から開始するＣＭＯＳのメインストリームに導入されている。フィンＦＥＴ技術は、既存のプレーナ型ＣＭＯＳデバイスと比較して性能を向上させるマルチゲートトランジスタ構造に依存する。フィンＦＥＴにおいて、デバイスのゲートは、一般的に導電性のソース−ドレインチャネルの上に巻き付けられる。その結果、しきい値電圧が低下すると共に性能が向上し、さらにリーク電力と動的電力も低下する。
【０００３】
従来のＳｉ系ソース−ドレイン間チャネルをＧｅのような高移動度材料に置換することはさらに興味深い。例えば固有の(intrinsic)ホール移動度がＳｉの場合よりも著しく大きいこと、デバイス電流が明らかに増加することにより、Ｇｅ系ｐＭＯＳチャネルの性能が改善することが実証されている。しかし、緩和Ｇｅをベースするデバイスは、歪みＳｉを含む最先端のデバイスと比べると性能が劣る。マイクロエレクトロニクスでは、歪み（例えば一軸または二軸の）を用いてキャリア移動度を向上させることが当業者に知られている。これは、チャネル移動度の増加により、電気抵抗の低下、効率の改善、電流の増加、速度の増加などの利点が得られる点で、技術的に関連している。それゆえ、歪みＧｅ系デバイスの開発に注目が集まっている。
【０００４】
ＳｉＧｅやＧｅ構造を利用した高移動度の非プレーナ型デバイスにおいて著しい進歩が実証されているが、依然として集積の課題がある。それは例えば、デバイス内の界面でのコンタミネーションや表面粗さがデバイスの性能を大幅に制限することであるとされている。従って、表面の質を向上させて、例えば歪みチャネル材料における転位形成および表面粗さのような問題を低減させることに対するニーズが存在する。その結果、歪み半導体構造を備えたナノスケールのデバイスを形成するより優れた方法についてのニーズが存在する。
【発明の概要】
【０００５】
本発明の目的は、上記欠点と課題を軽減することである。
【０００６】
具体的には、本発明の態様により、歪み半導体構造を形成する方法が提供される。
この方法は、
歪み緩和バッファ層を設ける工程、
前記歪み緩和バッファ層の上に犠牲層を形成する工程、
前記犠牲層を貫通するシャロートレンチアイソレーション構造を形成する工程、
前記犠牲層の上の酸化物層を少なくとも一部除去する工程、
前記歪み緩和バッファ層の一部が露出するように前記犠牲層をエッチングする工程、
前記歪み緩和バッファ層の露出部分の上に前記歪み半導体構造を形成する工程
を含む。
【０００７】
本発明は、先行技術に係る、歪み半導体構造を製造するための方法が、例えばＳｉＧｅやＳｉＣを含有する歪み緩和バッファ（ＳＲＢ）層から酸化物を除去する難しいプロセスを伴うという認識をベースとしている。ＳＲＢ層からの酸化物の除去は、歪み半導体構造の高効率かつ高収率での製造にとって非常に重要である。ＳＲＢ層の上の酸化物の存在は、形成される凹部のばらつきにつながりうる。さらに、ＳＲＢ層の上の酸化物の残留物は、ＳＲＢ層の上に形成される歪み半導体構造での表面粗さと欠陥につながりうる。これは、デバイスの性能の低下につながりうる。さらに、ＳｉＧｅなどの表面からの酸化物除去は、困難であることが知られているところ、一般に、複雑な前洗浄工程と高温ベーキング工程を伴う。ベーキング時の高温（典型的に７００℃から８００℃）の結果、ＳｉＧｅ表面の粗さ、Ｇｅのマイグレーション(migration)および／またはＧｅの合体(coalescence)が生じ、これによりデバイス性能が悪化しうる。
【０００８】
本発明者らは、ＳＲＢ層の上で犠牲層を用いることにより、歪み半導体構造を形成する際、ＳＲＢ層の上での酸化物の形成と原子のマイグレーションを抑制できることを見出した。これは新規な概念であり、上記の多くの課題に応える(counteract)ものである。それゆえ、この発明により、充分に制御されたトレンチ凹部が形成され、歪み半導体構造の再成長が改善する。さらに、高温ベーキング工程を省略できる。
【０００９】
シャロートレンチアイソレーション（ＳＴＩ）は、しばしば活性領域と称される、従来の半導体デバイスにおける電気絶縁領域を形成する標準技術であると理解すべきである。ＳＴＩでは、１つまたは複数の半導体材料において狭いトレンチがエッチング形成されると共に、薄い酸化物ライナがトレンチ壁に熱成長する。続いて、トレンチは、厚い絶縁材料で再充填される。得られる構造はＳＴＩ構造と称される。
【００１０】
本願で、犠牲層という用語は、ＳＲＢ層の上に形成され、接触しているＳＲＢの表面の酸化を抑制する(counteract)半導体層であると理解すべきである。その後、犠牲層は除去され、従って犠牲となり、ＳＲＢ層の少なくとも一部が露出する。
【００１１】
本願で、歪み半導体構造(strained semiconductor structure)という表現は、圧縮歪み下または引張歪み下にある構造であると理解すべきである。さらに、歪み半導体構造は、歪み領域を利用したマルチゲートトランジスタのような半導体デバイスに集積するのに適した任意の歪み半導体構造を指す。
【００１２】
本発明の実施形態によれば、前記犠牲層はＧｅまたはＳｉを含んでもよい。
利点は、ＳｉＧｅからの酸化物の除去よりも、ＧｅまたはＳｉからの酸化物の除去をより効率的に行うことができる点で、犠牲層からの酸化物の除去性が改善することである。
【００１３】
本発明の実施形態によれば、犠牲層はＧｅまたはＳｉからなってもよい。
【００１４】
犠牲層の厚さは、２ｎｍから５０ｎｍであってもよく、好ましくは２０ｎｍから４０ｎｍ、または、５ｎｍから２０ｎｍである。
厚さ２０ｎｍから４０ｎｍの犠牲層を用いる利点は、犠牲層とＳＲＢ層との間の高いエッチング選択性により、実質的に犠牲層のみをエッチング除去するようなエッチングが可能となることである。従って、犠牲層の厚さを介して、ＳＴＩ構造の深さと歪み半導体構造の厚さを調節できる。以下、厚さ２０ｎｍから４０ｎｍの犠牲層を厚い犠牲層と称する。
【００１５】
厚さ５ｎｍから２０ｎｍの犠牲層を用いることにより、以下の利点がある。すなわち、犠牲層とＳＲＢ層との間の界面に欠陥または転位が存在する場合、エッチングはＳＲＢ層の一部（すなわち初期界面(initial interface)を超えた部分）の除去も伴うので、これらの欠陥を除去できる。
それゆえ、薄いという表現は、ＳＲＢ層の一部もエッチングするような充分小さい厚さであると理解すべきである。以下、厚さ５ｎｍから２０ｎｍの犠牲層を薄い犠牲層と称す。
【００１６】
その結果、再成長が開始する面として好適であるＳＲＢ層表面を設けることができる。上で検討したように、前記エッチングする工程は、前記歪み緩和バッファ層すなわちＳＲＢ層の一部をエッチングすることを含んでもよいことに注意すべきである。
【００１７】
他の実施形態によれば、前記エッチングする工程は、ＨＣｌを含むガスを用いて実施してもよい。
ＨＣｌは、ＧｅとＳｉとの間に高いエッチング選択性を有すること、すなわち、ＧｅはＳｉよりも速くエッチングされることが知られており、これにより、犠牲層および／またはＳＲＢ層をエッチングする際の凹部の制御性を改善できる。
【００１８】
本発明の実施形態によれば、前記歪み半導体構造はＧｅまたはＳｉを含んでもよい。
これは、歪みＧｅまたは歪みＳｉにおける移動度が、これらの緩和結晶構造と比較して向上する点で好都合である。さらに、Ｇｅ層またはＳｉ層での歪みは、例えば、歪み半導体構造に隣接しているＳｉＧｅのＳＲＢ層中のＧｅ含有量を変化させることにより調節できる。
【００１９】
本発明の実施形態によれば、
前記犠牲層の上の酸化物層を少なくとも一部除去する工程、
前記歪み緩和バッファ層の一部が露出するように前記犠牲層をエッチングする工程、および、
前記歪み緩和バッファ層の露出部分の上に前記歪み半導体構造を形成する工程は、
エピタキシャル成長用チャンバシステム内でインサイチュに実施してもよい。
【００２０】
エピタキシャル成長用チャンバシステム内で、上記所定の工程を、一般にインサイチュ(in-situ)と称される態様で実施することにより、犠牲層、ＳＲＢ層および歪み半導体構造の酸化を抑制できるような制御環境を得ることができる。結果として、より均一な凹部を得ることができ、改善した歪み半導体構造を形成できる。
【００２１】
エピタキシャル成長用チャンバシステムという表現は、エピタキシャル成長用装置に接続可能な、封止体積を有する任意のシステムであると理解すべきである。エピタキシは、他の材料の上での、特定の結晶構造と組成を有する材料からなる層ごとの成長のプロセスである。一般的なエピタキシャル技術には、成長に用いられる原子のソースに応じて、気相成長、液相成長および固相成長などがある。封止体積の内部で、例えばコンタミネーションや酸化を抑制できる制御環境が与えられるように、真空またはガス雰囲気が作り出される。好ましくは、エピタキシャル成長用装置の成長用チャンバは、改善した歪み半導体構造の効率的な形成を可能にするシングルチャンバシステムまたはマルチチャンバシステムである。
【００２２】
本発明の実施形態によれば、前記歪み半導体構造はエピタキシャル成長により形成されてもよい。
これは、エピタキシャル成長により、材料の構造と組成を原子レベルで制御できる点で優れた材料品質を有する半導体材料を製造できるので、好都合である。
【００２３】
本発明の実施形態によれば、前記除去する工程は、ＨＦおよび／またはＨＢｒを含むガスを用いて実施してもよい。
ＨＦとＨＢｒを用いて、例えばＳｉ表面やＧｅ表面から酸化物を除去できる。さらに、表面の上に終端層(termination layer)を形成でき、これにより再酸化が抑制される。
【００２４】
この方法は、前記犠牲層をドーピングする工程を含んでもよい。
これにより、エッチング選択性を調節するための追加の手段が得られ、ＧｅやＳｉのドーピングを増やすことで各材料がより速くエッチングされる点で、凹部の制御性の向上につながる。
【００２５】
本発明の実施形態によれば、前記酸化物層は自然酸化物層であってもよい。
【００２６】
この方法は、基板の上に前記歪み緩和バッファ層を設ける工程を含んでもよい。
これは、前記歪み緩和バッファ層の安定性が向上する点で好都合である。また、歪み緩和バッファ層のハンドリングが容易になる。
【００２７】
他の実施形態によれば、前記歪み緩和バッファ層はＳｉＧｅ材料を含んでもよい。
これは、ＳＲＢ層により、高い材料品質を有するＧｅまたはＳｉを上に成長させることができる好適なベース層が得られる点で好都合である。ＳｉはＳｉＧｅよりも格子定数が小さくＳｉに引っ張り歪みが生じる一方、ＧｅはＳｉＧｅよりも格子定数が大きくＧｅに圧縮歪みが生じることに留意すべきである。それゆえ、ｐ型ＦＥＴとｎ型ＦＥＴの両方の動作を達成可能である。
【００２８】
一実施形態によれば、ＳｉＧｅ材料のＧｅ含有量は、４０％から９０％、好ましくは５０％から７５％であってもよい。
Ｇｅの好ましい範囲（５０％から７５％）は、歪み半導体構造において充分な歪みが得られる点、歪み半導体構造において転位の形成が抑制される（すなわち、歪み半導体構造の臨界厚さが増加する）点で好都合である。
【００２９】
本発明の他の実施形態によれば、歪み緩和バッファ層はＳｉＣ材料を含んでもよい。
ＳｉＣを用いることは、格子間隔または格子定数がＳｉより小さい点で好都合である。それゆえ、ＳｉＣを用いることにより、Ｓｉの歪み半導体構造において圧縮歪みが生じる。これは、ＦＥＴの動作にも適している。従って、歪み緩和バッファ層にＳｉＧｅやＳｉＣを用いる選択肢により、歪み半導体構造をベースとする集積回路を設計する際の柔軟性が向上する。
【００３０】
本発明の一実施形態によれば、ＳｉＣ材料のＣ含有量は、０．０１％から１０％であってもよく、好ましくは０．１％から５％である。好ましいＣの範囲（０．１％から５％）が好都合であるのは、歪み半導体構造において充分な歪みが得られ、さらに歪み半導体構造において転位の形成が抑制されるからである。
【図面の簡単な説明】
【００３１】
本発明のこれらの態様と他の態様について、本発明の実施形態を示す添付図面を参照しつつ、さらに詳細に説明する。
【００３２】
図示しているように、層と領域の大きさは、説明目的のために誇張され、従って、本発明の実施形態の一般的な構造を示すために与えられている。明細書を通じて、同等の参照符号は同等の要素を参照する。
【００３３】
【図１】本発明の実施形態に係る歪み半導体構造を形成する方法の概略フローチャートである。
【図２】本発明の実施形態に係る歪み半導体構造の形成を示す。
【図３】本発明の他の実施形態に係る歪み半導体構造の形成を示す。
【発明を実施するための形態】
【００３４】
図１は、歪み半導体構造を形成する方法１００を示す。
方法１００は、歪み緩和バッファ層を設ける工程１０２、歪み緩和バッファ層の上に犠牲層を設ける工程１０４、犠牲層を貫通するシャロートレンチアイソレーションを形成する工程１０６、犠牲層の上の酸化物層を少なくとも一部除去する工程１０８、歪み緩和バッファ層の一部が露出するように犠牲層をエッチングする工程１１０、歪み緩和バッファ層の露出部分の上に歪み半導体構造を形成する工程１１２を含む。
【００３５】
方法１００は、歪み緩和バッファ(strain relaxed buffer)層すなわちＳＲＢ層の上で犠牲層を用いることにより、歪み半導体構造を形成する際に、先行技術に関連して、ＳＲＢ層上での酸化物形成と原子のマイグレーションを抑制できるという認識をベースにしている。それゆえ当該方法により、充分に制御されたトレンチ凹部が得られると共に、歪み半導体構造の再成長が改善する。
【００３６】
以下、図２と図３を参照して方法１００をさらに詳細に説明する。
以下の説明では、どのように方法１００を用いて、本発明に係る方法１００の現時点での好ましい実施形態に係る歪み半導体構造２１２，３１２を製造するかについて詳述している。
【００３７】
本発明の範囲と精神から逸脱することなく、歪み半導体構造２１２，３１２を形成する方法１００を実行する順序を当業者が変更または修正できると理解すべきである。それゆえ、当業者に知られた追加のプロセスおよび／または工程を当該方法が含んでもよいと理解すべきである。
【００３８】
図２は、本発明の現時点での好ましい実施形態に係る歪み半導体構造２１２の形成２００を示す。
エピタキシャル成長により、半導体基板２０２の上にＳＲＢ層２０４が設けられる。基板２０２により、ＳＲＢ層２０４の安定性が得られると共に、ハンドリングが容易になる。ここで、ＳＲＢ層２０４はＳｉＧｅからなり、基板２０２はパターニングされていないＳｉ基板（しばしばブランケット基板(blanket substrate)と称される）である。
この例では、ＧｅとＳｉとの間の格子不整合により生じる材料内での転位と応力が抑制されるように、エピタキシャル成長中にＳｉＧｅのＧｅ含有量が増加する。ＳｉＧｅ膜の厚さは、例えば約１マイクロメートルから約１０マイクロメートルであってもよい。ＳＲＢ層２０４がＳｉＧｅにおける歪みを有効には緩和できない点で、薄いＳＲＢ層２０４は大きい貫通転位密度（ＴＤＤ）につながり、これにより、歪み半導体構造にて欠陥が生じると共に歪みが小さくなる。厚いＳＲＢ層２０４は、ウエハの屈曲に関する問題につながりうる。
一般に、ＳｉＧｅの厚さを過度に制限することなく転位を避けるよう注意を払うべきである。従って、ＳＲＢ層２０４の最上部では、５０％から７５％のＧｅ含有量に達することが好ましい。これは、この材料組成を有するＳｉＧｅの上に、より高品質の歪みＧｅを成長させることができる点で好都合である。より高品質の歪みＧｅは、表面粗さがより低く、欠陥密度がより低く、かつ／または、歪みがより大きい歪み半導体構造２１２につながりうる。言い換えると、Ｇｅ中の転位密度を低下させることができる。
ＳＲＢ層２０４の上には、好ましくは厚さが２０ｎｍから４０ｎｍであるＧｅの犠牲層２０６が製造される。好ましくは、この製造は、ＳＲＢ層２０４を製造するのに使用する同じエピタキシャル成長用チャンバシステム内でのエピタキシャル成長を含む。これにより、製造中のコンタミネーションが抑制され、効率的なエピタキシャル成長が促進される。
【００３９】
後述するように、犠牲層２０６にはＧｅを用いることが好都合である。なぜなら、Ｇｅ表面からの酸化物の除去は、ＳｉＧｅ表面と比較してより効率的だからである。それゆえ、犠牲層２０６の厚さＴを介して、ＳＴＩ構造の深さと歪み半導体構造２１２の厚さＴ’を調節できる。上の例で、ＴはほぼＴ’に等しい。歪み半導体構造２１２について適した厚さ範囲は２０ｎｍから４０ｎｍであり、好ましい厚さ範囲は３０ｎｍから４０ｎｍである。
【００４０】
犠牲層２０６を貫通し、ＳＲＢ層２０４を部分的に通るＳＴＩ構造２０８を形成することにより、トレンチを二酸化ケイ素のような絶縁材料で充填して、電気絶縁領域２０９を形成できる。
【００４１】
次に、ＨＦおよび／またはＨＢｒを含むガスを用いて、犠牲層２０６の上の酸化物（図示せず）が犠牲層２０６から除去される。当業者により、酸化物を除去するために、反応性イオンエッチング（ＲＩＥ）、プラズマ洗浄および／またはドライエッチングのような他の技術を使用可能であると理解される。
【００４２】
次に、犠牲層２０６に対して、ＳＲＢ層２０４の少なくとも一部２１０が露出するように、ＨＣｌを含むガスを用いてエッチングが実施される。厚い（２０ｎｍから４０ｎｍ）Ｇｅの犠牲層２０６を用いる利点は、ＨＣｌの高いエッチング選択性により、犠牲層２０６のみを大幅にエッチングできることである。実際、ＧｅはＳｉの約１０倍速くエッチングされる。さらに、充分に制御されたトレンチ凹部を設け、これにより、最終的にＳＲＢ層２０４の露出部分２１０の上に製造される歪み半導体構造２１２の再成長を改善できる。この場合もやはり、歪み半導体構造２１２の製造はエピタキシャル成長により行われることが好ましい。上記の通り、製造は同じエピタキシャル成長用チャンバシステム内で実施されることが好ましい。しかし、製造は分離した複数のシステム内で実施でき、当該複数のシステム間で、基板２０２を周囲条件で、あるいは真空またはガス環境のような制御環境を利用した搬送システムを利用して搬送する(transfer)ことができると認識される。
【００４３】
上記の通り、ＳｉＧｅ材料中のＧｅ含有量を調節することにより、歪みＧｅ構造における歪みレベルを変更できる。歪みはＧｅ材料中のキャリアの移動度を増加させ、これはデバイスの性能の改善につながる。
【００４４】
好ましくは、犠牲層２０６の上の酸化物層を少なくとも一部除去する工程１０８、ＳＲＢ層２０４の一部２１０が露出するように犠牲層２０６をエッチングする工程１１０、および／または、ＳＲＢ層２０４の露出部分２１０の上に歪み半導体構造２１２を形成する工程１１２は、エピタキシャル成長用チャンバシステム内で実施される。上記工程をエピタキシャル成長用チャンバシステム内の制御環境で実施することにより、犠牲層２０６、ＳＲＢ層２０４および歪み半導体構造２１２の酸化を抑制できる。その結果、滑らかさの点で改善した凹部を得ることができる。
【００４５】
あるいは、ＳＲＢ層２０４がＳｉＣでできていて、厚い（２０ｎｍから４０ｎｍ）犠牲層がＳｉまたはＧｅからできていてもよい。この実施形態に係る歪み半導体構造２１２はＳｉでできていてもよい。ＳｉＣは、Ｓｉよりも格子間隔（または格子定数）が小さく、その結果、歪み半導体構造２１２は圧縮歪み下にある。上記の通り、こうした構造はＦＥＴの動作に適している。
【００４６】
ＳｉＣ材料のＣ含有量は、０．０１％から１０％、好ましくは０．１％から５％である。好ましいＣの範囲（０．１％から５％）が好都合であるのは、歪み半導体構造２１２において充分な歪みが得られ、さらに歪み半導体構造２１２において転位の形成が抑制されるからである。
【００４７】
図３は、本発明の目下の好ましい他の実施形態に係る歪み半導体構造３１２の形成３００を示す。
エピタキシャル成長により、半導体基板２０２の上にＳＲＢ層２０４が設けられる。基板２０２により、ＳＲＢ層２０４の安定性が得られると共に、ハンドリングが容易になる。ここで、ＳＲＢ層２０４はＳｉＧｅからなり、基板２０２はブランケットＳｉからなる。
この例では、ＧｅとＳｉとの間の格子不整合により生じる材料内での転位と応力が抑制されるように、エピタキシャル成長中にＳｉＧｅのＧｅ含有量が増加する。ＳＲＢ層２０４の最上部では、５０％から７５％のＧｅ含有量に達することが好ましい。この材料組成を有するＳｉＧｅの上に、高品質のＧｅを成長させることができる。すなわち、Ｇｅ中の転位密度を低下させることができる。
【００４８】
好ましくは５ｎｍから２０ｎｍの薄いＧｅの犠牲層３０６が、好ましくはエピタキシャル成長により、ＳＲＢ層２０４の上に製造される。既に検討したように、Ｇｅ表面からの酸化物除去がＳｉＧｅ表面と比較して効率的である点で、Ｇｅ犠牲層３０６を用いることは好都合である。厚さｔの薄い（５ｎｍから２０ｎｍ）犠牲層３０６は、例えば、犠牲層３０６とＳＲＢ層２０４との間の界面３１０に欠陥または転位が存在する場合に、これらがエッチング中に除去されることになる、という利点を有する。これは、上記エッチングが、ＳＲＢ層２０４の一部の除去、すなわち初期界面３１０を超えてのエッチングも伴うことで達成される。その結果、再成長が開始する面として好適な、ＳＲＢ層２０４のできたばかりの(fresh)表面３１１が得られる。
再成長したＧｅの歪み半導体構造３１２は厚さｔ’を有する。この実施形態によれば、厚さｔ’は犠牲層の厚さｔよりも大きい。しかし、歪み半導体構造３１２の形成に使用される材料の臨界厚さ未満であれば、任意の好適な厚さを使用できると理解すべきである。
上記実施形態の主な利点は、図２の実施形態に関連して説明したものと同様であり、更なる説明は行わない。
【００４９】
他の実施形態によれば、薄い（５ｎｍから２０ｎｍ）Ｓｉの犠牲層３０６を用いてもよい。Ｓｉを用いる利点は、Ｓｉ表面からの酸化物除去が、ＳｉＧｅ表面からの酸化物除去と比較して改善していることである。さらに、ＳｉとＳｉＧｅとでエッチング速度が異なることにより、歪み半導体構造３１２の加工を改善できる。追加の利点は、高温ベーキング中のような高温状態でさえ、Ｓｉ表面上には限られたＳｉマイグレーションのみがあり、これにより犠牲層３０６の表面の平滑性が改善し、歪み半導体構造３１２の形成の改善につながることである。
【００５０】
本発明のさらに別の実施形態によれば、ＳＲＢ層２０４はＳｉＣでできていてよく、薄い（５ｎｍから２０ｎｍ）犠牲層３０６はＳｉまたはＧｅでできていてもよい。この実施形態によれば、歪み半導体構造３１２はＳｉからなってもよい。このＳｉＣ材料のＣ含有量は０．０１％から１０％であり、好ましくは０．１％から５％である。
上記実施形態の主な利点は、薄い犠牲層とＳｉＣ材料の使用に関連して説明したものと同様であり、更なる説明は行わない。
【００５１】
当業者は、本発明が上記好ましい実施形態には決して限定されないと認識する。これに対して、添付の請求項の範囲内で、多くの改良と変形が可能である。
【００５２】
例えば、方法１００は、犠牲層をドーピングする工程を含んでもよい。これにより、エッチング選択性を調節するための追加の手段が得られ、ＧｅまたはＳｉのドーピングを増やすことで各材料についてのエッチング速度を変えることができる点で、凹部の制御性の改善につながる。実施形態に係る歪み誘導要素の例は、リン、ホウ素、窒素、スズなどである。ドーピングは、エピタキシャル成長用チャンバシステム内で、成長プロセス中に、ドーパント源を用いて、またはイオン注入により実施できる。
【００５３】
また、ＳｉＧｅのＳＲＢ層についての上記開示に従って、Ｓｉなどの基板２０２の上に例えばＳｉＣ層を設けることができる。好ましくは、基板２０２は、デバイスの製造を単純化する非パターニングＳｉであるが、当業者に認識されるようにパターニングされていてもよい。
【００５４】
例えば、実施形態で、歪み半導体構造２１２，３１２はＳｉＧｅまたはＧｅを含んでもよく、ここで、歪みはＧｅ含有量を増加させることにより誘導される。歪み半導体構造２１２，３１２のＧｅ含有量は、ＳｉＧｅバッファ層２０４のＧｅ含有量よりも高くてもよく、好ましくはほぼ純粋なＧｅである。
【００５５】
本発明の実施形態によれば、歪み半導体構造２１２，３１２のＧｅ含有量は、その全体積を通じて一定であってもよい。歪み半導体構造２１２，３１２のＧｅ含有量は、必要に応じて、ＳＲＢ層２０４に隣接する基部での低い値から、構造２１２，３１２の上に向かって増加してもよい。
【００５６】
実施形態で、歪み半導体構造２１２，３１２はＳｉＣを含んでもよく、ここで歪みはＣ含有量を増加させることにより誘導される。歪み半導体構造２１２，３１２のＣ含有量は、ＳｉＣバッファのＣ含有量より高くてもよく、好ましくは０．１％から２％である。
【００５７】
さらに、図面、開示および添付の請求項の研究から、開示している実施形態に対する変形例が、請求項に係る発明を実施する際に当業者により理解され、さらに影響を受ける可能性がある。請求項において、含む（comprising）という表現は、他の要素または工程を除外せず、１つの（不定冠詞a, an）は複数を除外しない。異なる従属請求項に特定の手段(measure)が共通して記載されているという事実は、これらの手段の組み合わせを有利に使用できないということを示唆する訳ではない。
【図１】
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【図２】
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【図３】
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【外国語明細書】
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