(57)【要約】完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ(150)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ(152)を、単一の集積回路製造工程フローの一部として、半導体基板(104)の上に形成するための方法が開示される。本方法によって製造される半導体素子構造もまた開示される。
2008535258.tif 000002
【特許請求の範囲】
【請求項１】
完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＰＤ−ＳＯＩ)トランジスタを、集積回路製造プロセスで形成する方法であって、
半導体基板、当該半導体基板の上(over)に形成された絶縁材料の層、及び、当該絶縁材料の層の上(over)に形成されたシリコン材料の層、を備えるシリコン・オン・インシュレータ(ＳＯＩ)基板を準備し、
酸化物材料の第１の成長層(grown layer)を、シリコン材料の層の上に成長させることによって、シリコン材料の層を、部分的に空乏化された(depleted)トランジスタを形成するために適した厚さまで薄くする(thinning)ステップであって、酸化物材料の当該第１の成長層を成長させることが、成長プロセス(process)の一部としてシリコンを消費する(consuming)ことによって、シリコン材料の層を薄くさせる(thins)ものであり、
前記酸化物材料の第１の成長層の上(over)に窒化物材料の層を形成するステップ、
窒化物材料の層をパターニング(patterning)するステップであって、前記酸化物材料の第１の成長層、及び、シリコン材料の層が、そこに(therein)溝(trenches)を実現(establish)するためのものものであり、
前記溝内を充填(fills)する誘電体材料(dielectric material)の層を蒸着する(deopsiting)ステップ、
前記蒸着された誘電体材料の層をプレーナ化する(planarizing)ステップ、
部分的に空乏化されたトランジスタが形成されるべき、ＳＯＩ基板の領域(area)をマスク・オフ(masking off)するステップ、
完全に空乏化されたトランジスタが形成されるべき領域内の窒化物材料の層を除去するステップ、
完全に空乏化されたトランジスタが形成されるべき領域内において前記酸化物材料の第１の成長層を除去するステップ、
部分的に空乏化されたトランジスタが形成されるべきＳＯＩ基板の領域をアン・マスク(unmasking)するステップ、
完全に空乏化されたトランジスタが形成されるべき領域において、シリコン材料の層を、酸化物材料の第２の成長層を、シリコン材料の層の上(over)に成長させることによって、完全に空乏化されたトランジスタを形成するために適した厚さに薄くする(thinning)ステップであって、酸化物材料の第２の成長層を成長させることが、成長プロセスの一部としてシリコンを消費することによって、シリコン材料の層を薄くさせるものであり、
部分的に空乏化されたトランジスタが形成されるべき領域において窒化物材料の層を除去するステップ、
部分的に空乏化されたトランジスタが形成されるべき領域において、酸化物材料の第１の成長層を除去し、完全に空乏化されたトランジスタが形成されるべき領域において、酸化物材料の第２の成長層を除去するステップ、及び、
部分的に空乏化されたトランジスタが形成されるべき領域において、部分的に空乏化されたトランジスタを形成し、完全に空乏化されたトランジスタが形成される領域において、完全に空乏化されたトランジスタを形成するステップ、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全体的に半導体素子に関連し、より詳細には、集積回路製造プロセスにおける、完全に空乏化された、及び、部分的に空乏化された、シリコン・オン・インシュレータ(ＳＯＩ)素子の製造に関連する。
【背景技術】
【０００２】
半導体素子の幾何学的構成(geometries)は、サイズにおいて縮小してきている。より高い性能の回路に対する要望は、高速サブ１００ナノ・メーター（ｎｍ）シリコン・オン・インシュレータ(ＳＯＩ)相補型メタル・オキサイド半導体(ＣＭＯＳ)技術の開発を牽引してきている。ＳＯＩ技術において、メタル・オキサイド半導体電界効果トランジスタ(ＭＯＳＦＥＴｓ)は、シリコン酸化物のような絶縁材料の層を覆う(overlaying)シリコンの薄い層の上に形成される。ＳＯＩの上に形成される素子は、それらの、数多くの競争相手となる素子(counterparts)に比較して(over)、多くの利点を提供する。例えば、ＳＯＩ素子は、一般的に、低減された接合キャパシタンス、殆どゼロの(little to no)逆ボディー効果(reverse body effect)、ソフト誤りへの不感性(soft-erro immunity)、完全な誘電的隔離(dielectric isolation)、及び、殆どゼロの(little to no)ラッチ・アップ(latch-up)を持つ。それゆえ、ＳＯＩ技術は、高速な性能、より高い収納密度(packing density)、及び、低減された電力消費、を可能とする。
【０００３】
２つのタイプの従来的なＳＯＩ素子が存在する。それらは、部分的に空乏化された(ＰＤ−ＳＯＩ)素子、及び、完全に空乏化されたＳＯＩ(ＦＤ−ＳＯＩ)素子、である。従来的なＰＤ−ＳＯＩトランジスタ素子は、素子作動中のシリコン内の空乏層の最大幅より厚い本体厚さ(body thickness)を持つものである。その結果、作動中に、ＰＤ−ＳＯＩ素子は、シリコン本体(body)の「部分的」空乏を持つ(experience)一方、ＦＤ−ＳＯＩは、シリコン本体の「完全な」空隙を持つ。従来的なＰＤ−ＳＯＩ及びＦＤ−ＳＯＩ素子は、プレーナ(planar)素子であり、従って、ウェーハの平面(plane)内に形成される。
【０００４】
ＰＤ−ＳＯＩ、及び、ＦＤ−ＳＯＩ素子は、それら自身の、それぞれの、利点及び欠点を持つ。例えば、ＰＤ−ＳＯＩ素子は直ぐに製造可能であるが、それに関連するフローティング・ボディー効果(floating body effects)に起因する、大きな設計負荷が必要とされる。より詳細には、ＰＤ−ＳＯＩ素子において、１つのソース／ドレイン領域の近傍の衝撃イオン化(impact ionization)によって生成された電荷キャリアは、トランジスタのチャンネルの下(beneath)のフローティング・ボディー内に蓄積し得る。フローティング・ボディー内に十分なキャリアが蓄積するときに、ボディー・ポテンシャルは、有効に変更される。
【０００５】
フローティング・ボディー効果は、フローティング・ボディー領域内の電荷蓄積(build-up)に起因して、ＰＤ−ＳＯＩ素子内で発生する。そのような、フローティング・ボディー効果は、素子の電流−電圧(Ｉ−Ｖ)曲線におけるよじれ(kinks)をもたらし得ることによって、回路の電気的性能を劣化させる。一般的に、ＰＤ−ＳＯＩのボディー・ポテンシャルは、静的、動的、又は、トランジション的な素子作動中に変動し得、ＰＤ−ＳＯＩのボディー・ポテンシャルは、温度、電圧、回路トポロジー、及び、スイッチング・ヒストリーのような多くのファクターの関数である。それ故、ＰＤ−ＳＯＩ素子を用いた回路設計は、そのようなファクターを考慮せねばならず、従って、フローティング・ボディー効果が、ＰＤ−ＳＯＩ技術の採用に対する大きな障壁(barrier)を呈するような、一定の回路アプリケーションが存在する。
【０００６】
ＳＯＩ素子においてフローティング・ボディー効果を回避するための他の方法は、完全に空乏化されたＳＯＩ(ＦＤ−ＳＯＩ)技術を採用することである。素子作動中にボディが完全に空乏化されているので、ＦＤ−ＳＯＩ素子は、フローティング・ボディ効果の影響を受けない。それ故、ＦＤ−ＳＯＩ技術は、フローティング・ボディー効果に関して、比較的設計フレンドリである。ＦＤ−ＳＯＩ素子は、ＰＤ−ＳＯＩ素子に比して、より良い接合(junction)キャパシタンス、より低いオフ状態漏れ(leakage)、より少ないソフト・エラー、より低い作動電圧、及び、より低いゲート遅延、を提供することも信じられている。
【０００７】
伝統的に、ＦＤ−ＳＯＩ技術においては、低ボディー・ドーピング、及び／又は、薄いボディー厚を持つ素子が用いられる。更に、ショート・チャンネル効果の良い制御のためには、素子ボディー厚は、通常、ゲート長の１／３より薄く削減される。しかし、これによって、ＦＤ−ＳＯＩ技術自身の、いくつかの問題を提示する。何故なら、均一な超薄Ｓｉフィルム(超薄ボディーのＦＤ−ＳＯＩ素子の製造に対して要求されるような)を持つＳＯＩ基板を、得る、又は、製造することが困難だからであり、Ｓｉフィルム厚における不均一性が、素子特性における大きな変動をもたらし得、製造の容易性に対してネガティブに影響を与え得るからである。更に、アナログ・トランジスタ、高電圧Ｉ／Ｏトランジスタ、又は、同じチップ上での、高性能ＦＤ−ＳＯＩトランジスタとは異なったＶｔを持つトランジスタを構築することは困難である。これらのタイプのトランジスタは、ＰＤ−ＳＯＩトランジスタで、より直ぐに、構築される。
【０００８】
その結果、信頼性を持ちつつ、ＰＤ−ＳＯＩとＦＤ−ＳＯＩトランジスタ素子の双方(ここで、回路アプリケーション要求に基づいて、いずれの素子も採用され得る)を、単一の半導体基板の上に、集積回路製造プロセスの一部として形成できることが有用となろう。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明は、集積回路製造プロセスの一部としての、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＰＤ−ＳＯＩ)トランジスタ素子の形成に関連する。これらの異なったタイプのトランジスタの、同じ半導体基板上への形成は、異なった回路アプリケーション要求の充足を可能とする。例えば、ＦＤ−ＳＯＩトランジスタは、速度と低スレッシュホールド電圧(Ｖｔ's)が重要な場合に使用され得る。同様に、ＰＤ−ＳＯＩトランジスタは、低オフ電流が重要な場合、高電圧Ｉ／Ｏトランジスタが必要とされる場合、アナログ・トランジスタが必要とされる場合、動的な(dynamic)Ｖsub変調が要求される場合、及び／又は、異なったＶｔ'sを持つ複数の(multiple)トランジスタが必要とされる場合、に使用され得る。キャパシタも、ポリシリコン及び基板の層から構築され(built)得るし、それ以外の方法によっても構築され得る。同様に、バイポーラ・トランジスタも製造され得る。
【００１０】
本発明の１つあるいはそれより多い特徴によれば、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＰＤ−ＳＯＩ)トランジスタを、集積回路製造プロセスの一部として形成する方法が開示される。本方法は、半導体基板の上(over)に形成された絶縁材料の層の上(over)に形成されたシリコン材料の層を備えるシリコン・オン・インシュレータ(ＳＯＩ）基板を提供することを含む。シリコン材料の層は、最初に、酸化物材料の第１の成長層を、シリコン材料の層の上(over)に成長させる(growing)ことによって、部分的に空乏化されたトランジスタの形成に適した厚さに薄くされる(thinned)(ここで、酸化物材料の第１の層を成長させることによって、成長プロセスの一部としてシリコンを消費する(consuming)ことによって、シリコン材料の層が薄くされる)。窒化物材料の層が、次に、酸化物材料の第１の成長層の上に形成される。窒化物材料の層、酸化物材料の第１の成長層、及び、シリコン材料の層は、パターン化(例えば、エッチング)されて、その中に、隔離(isolation)領域のための溝(trenches)を確立(establish)する。溝内を充填するために、誘電体材料の層が蒸着される。そして、この誘電体材料の層は、プレーナ化(planarized)される。部分的に空乏化されたトランジスタが形成されるべきＳＯＩ基板の領域が、マスク・オフ(masked off)され、窒化物材料の層が、完全に空乏化されたトランジスタが形成されるべき領域から除去される。酸化物材料の第１の成長層は、完全に空乏化されたトランジスタが形成されるべき領域において除去される。次に、部分的に空乏化されたトランジスタが形成されるべきＳＯＩ基板の領域において、マスクが除去される。完全に空乏化されたトランジスタが形成されるべき領域内のシリコン材料の層が、酸化物材料の第２の成長層(grown layer)を、シリコン材料の層の上(over)に成長させることによって、完全に空乏化されたトランジスタを形成するために適した厚さに薄くされる(thinned)。ここで、酸化物材料の第２の成長層を成長させることは、シリコンを、成長プロセスの一部として消費することによって、シリコン材料の層を薄くする。次に、窒化物材料の層が、部分的に空乏化されたトランジスタが形成されるべき領域から除去される。酸化物材料の第１の成長層が、部分的に空乏化されたトランジスタが形成されるべき領域において除去され、酸化物材料の第２の成長層(grown layer)が、完全に空乏化されたトランジスタが形成されるべき領域において除去される。その後、部分的に空乏化されたトランジスタが、部分的に空乏化されたトランジスタが形成されるべき領域に形成され、完全に空乏化されたトランジスタが、完全に空乏化されたトランジスタが形成されるべき領域に形成される。
【００１１】
本発明の１つあるいはそれより多い特徴によって、単一の半導体基板の上に形成された、完全に空乏化されたトランジスタ、及び、部分的に空乏化されたトランジスタを含む集積回路が開示される。完全に空乏化された、及び、部分的に空乏化されたトランジスタは、集積回路製造プロセス(process)の一部として形成される。ここで、完全に空乏化されたトランジスタは、部分的に空乏化されたトランジスタが形成される半導体基板のシリコン・オン・インシュレータ(ＳＯＩ)領域より薄くされた、半導体基板のシリコン・オン・インシュレータ(ＳＯＩ)領域の中(within)に形成される。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の１つあるいはそれより多い特徴による、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子を、集積回路製造プロセスで形成するための例示的方法10を示す。本発明に関連する分野の当業者にとって、図１の方法が、種々の、及び、膨大な素子の製造に適用され得ることが理解されるであろうが、説明目的のために、以下には、それに関係した、図２−図１５に示される例示的な素子に関連した方法が開示される。しかし、これは、限定的に捉えられるべきではない。
【００１３】
方法100(図１)において、シリコン・オン・インシュレータ(ＳＯＩ)の出発材料102(図２)が、12で準備される。ＳＯＩ出発材料は、半導体基板104を含み得る。非導電的絶縁材料の層106が、基板の上(over)に形成される。シリコンの薄い層108が、絶縁材料106(図２)の層の上(over)に形成される。絶縁材料106の層は、例えば、埋め込まれた酸化物層(ＢＯＸ)を備え得る。同様に、半導体基板104は、如何なるタイプの、半導体ウェーハ、又は、ウェーハ上の１つあるいはそれより多いダイ(die)、及び、それに関連する如何なる他のタイプの半導体層のような、半導体ボディー(body)(例えば、シリコン又はSiGeで形成されたもの)をも備え得る。例示として、シリコン108の層は、約800オングストロームから約1200オングストロームの間の厚さを持ち得る。
【００１４】
14において、酸化物ベースの材料の第１の成長層112が、シリコン108(図３)の層の上(over)に成長させられる。酸化物材料112の第１の成長層が成長するにつれて、シリコン材料108の層のいくら(some)かが、成長プロセスの一部として消費される(consumed)。このやり方で、酸化物材料の層112の成長が、シリコンの層108の厚さを削減する(特に、酸化物材料の第１の成長層112が、後に除去された後に)。例示によって、酸化物材料の第１の成長層112が、約200オングストローム又はそれより薄い厚さに形成され得ることによって、シリコン材料の層が、約800オングストロームから約1000オングストロームの厚さに薄くされる。とにかく、シリコン材料の層112は、結果として得られる、部分的に空乏化されたトランジスタを、そこに形成するために適した厚さを持つ。
【００１５】
16(図４)において、窒化物ベースの材料の層114が、次に、酸化物層112の上(over)に蒸着される。窒化物材料の層114は、例えば、約700オングストロームから約800オングストロームの厚さに形成され得る。窒化物材料の層114、酸化物材料の第１の成長層112、及び、シリコンの層108は、次に、18でパターン化され、エッチングで除去(etched away)されて、その中に溝118を形成する。溝は、(後続の処理の後に)完全に空乏化された、又は、部分的に空乏化されたトランジスタ(図５)のような異なった素子が形成されうる、ＳＯＩ基板内の、異なった「アクティブな」領域(areas)又は区域(regions)120を隔離する。３つの溝118、及び、４つのアクティブな領域が例として示される一方、本発明の１つあるいはそれより多い特徴によって、如何なる、適切な数のそのような領域も形成され得ることが理解されるであろう。
【００１６】
16におけるパターニングは、例えばリソグラフィック技術によるもののような、如何なる、適切なやり方でも実行され得る。ここで、リソグラフィーは、広く、１つあるいはそれより多いパターンを、種々の媒体(media)の間で転写(transferring)するためのプロセスを意味する。リソグラフィーにおいて、光感受性のあるレジスト被覆（不図示）が、パターンが転写されるべき１つあるいはそれより多い層(例えば、層114,112,108)の上(over)に形成される。レジスト被覆(coating)は、次に、それを、(選択的に)介在する(intervening)、パターンを含むリソグラフィー・マスクを通過する、１つあるいはそれより多いタイプの放射(radiation)又は光に露光することによってパターン化される。光は、使用されるレジストのタイプによって、レジスト被覆の、露光された、又は、露光されていない部分が、より多く、又は、より少なく、溶解できるようになることを引き起こす。次に、現像液が用いられて、より溶解し易い領域を除去して、パターン化されたレジスト(rejist)を残す。次に、パターン化されたレジストは、下にある１つあるいはそれより多い層にパターンを転写するために、選択的に処理(例えば、エッチング)され得る、下にある１つあるいはそれより多い層のためのマスクとしての役割を果たす。
【００１７】
次に、20(図６)において、例えば酸化物ベースの材料のような誘電体材料の層122が、蒸着される。この材料120は、異なったアクティブ領域120の間の溝118に充填され、アクティブ領域を(従って、そこに形成された素子を)、互いに電気的に隔離する。誘電体材料の層122が形成されるに際してシリコン材料108が消費されないように、誘電体材料の層122は、好ましくは、成長されるのではなく、むしろ、蒸着されることが理解されるであろう。誘電体材料の層122は、例えば、高圧化学蒸着(ＨＰＣＶＤ)のような、化学的蒸着プロセス(chemical vapor deposition process)によって形成され得る。次に、22において、例えば化学機械的研磨(ＣＭＰ)のような、プレーナ化(planarizing)活動(activity)が実行されて、余分な材料122を除去し、誘電体材料の層122(図７)をプレーナ化する。窒化物材料の層114は、ＣＭＰプロセスのための阻止層としての役割を果たし得ることが理解されるであろう。
【００１８】
部分的に空乏化されたトランジスタが形成されるべきアクティブな領域は、次に、24において、例えばレジストのような(図８)、マスキング材料の層126で被覆される。説明される例において、２つのアクティブな領域120ａ、120ｂがマスク・オフされるとして示され、２つのアクティブな領域120ｃ、120ｄが、マスク・オフされないものとして示される一方、本発明の１つあるいはそれより多い特徴によって、如何なる適切な数の、領域もが、マスク・オフされ得る(または、され得ない)ことが理解されるであろう。26において、窒化物材料の層114が、完全に空乏化されたトランジスタが形成される(図９)べき、アクティブな領域120ｃ、120ｄから除去される。例えばプラズマ・エッティングが使用されて、窒化物材料の層114を除去し得る。
【００１９】
28において、次に、例えば、フッ化水素(ＨＦ)ベースのエージェント(agent)を伴う材料のこの層をストリッピング（stripping）又はエッチングすることによって(図10)、酸化物材料の第１の成長層112が、アクティブな領域120ｃ、120ｄから除去される。材料の蒸着された層122が、同じ又は類似の誘電体材料から形成されるので、複数のアクティブ領域の間の、この層122の、余分の(マスクされていない)量も、また、28において除去されることが理解されるであろう。24で形成されるマスキング材料の層126は、次に、30(図１１)で、部分的に空乏化されたトランジスタ領域から除去される。しかし、マスキング材料の層126が、酸化物材料の第１の成長層112が除去される前に、除去され得ることが理解されるべきである。
【００２０】
32において、酸化物材料の第２の成長層120が、完全に空乏化されたトランジスタが形成されるべき(図１２)ＳＯＩの領域120ｃ、120ｄの上(over)に成長する。酸化物材料の第２の成長層130を成長させることは、酸化物成長プロセスの一部として、領域120ｃ、120ｄ内のシリコン108ｃ、108ｄのいくらか(some)を消費する。従って、酸化物材料の第２の成長層130を成長させることは、領域120ｃ、120ｄにおけるシリコン材料108ｃ、108ｄを更に、薄くする(特に、酸化物材料の第２の成長層130が後に除去された後に)。例示として、酸化物材料の第２の成長層130は、領域120ｃ、120ｄ内のシリコン材料の層108を、約50オングストロームから約200オングストロームの厚さまで薄くできる。いずれにしても、領域120ｃ、120ｄ内のシリコン材料の領域108ｃ、180ｄは、結果として得られる、完全に空乏化されたトランジスタを、その中に形成するために適した厚さを持つ。領域120ａ、20ｂの上(on)に残存している窒化物(nitride)材料114が、酸化物の第２の成長層130が、そこを越えて成長する(growing there-over)ことを防ぐことが理解されるであろう。
【００２１】
34において、窒化物材料114の層が、部分的に空乏化されたトランジスタが形成されるべき(図１３)アクティブ領域120ａ、120ｂから除去される。例えば、熱い(hot)燐酸（phosphoric acid）溶液、及び／又は、プラズマ・エッチングが使用されて、窒化物材料の層114を除去し得る。次に、36において、酸化物材料の第１の成長層112、及び、酸化物材料の第２の成長層130が、例えば、フッ化水素(ＨＦ)ベースの溶液を用いて、層112及び130((図１４)を剥離することによって、アクティブ領域120ａ、120ｂ、及び、120ｃ、120ｄから、それぞれ除去される。材料122の蒸着された層が、同じ又は類似の誘電性の材料から形成されるので、36において、複数のアクティブ領域の間の、この層122の余分の(マスクされていない)量も、除去されることが理解されるであろう。そのような訳で、異なった厚さを持つ、シリコン108ａ、108ｂ、及び、108ｃ、108ｄの異なった部分が、アクティブ領域120ａ、120ｂ、及び、120ｃ、120ｄ内で、それぞれ暴露される。ここで、部分的に空乏化された、及び、完全に空乏化されたトランジスタが、それぞれ形成される。
【００２２】
従って、38において、異なったトランジスタが、異なった領域に形成され得る(図１５)。より詳細には、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタが、更に薄くされた(thinned)シリコン108ｃ、180ｄを備える領域120ｃ、120ｄに形成され得る一方、部分的に空乏化されたシリコン・オン・インシュレータ(ＰＤ−ＳＯＩ)トランジスタが、薄くされたシリコン108ａ、108ｂを備える領域120ａ、120ｂに形成され得る。２つの薄くされた(thinned)シリコン領域108ａ、108ｂ、及び、更に薄くされたシリコン領域108ｃ、108ｄが、図示された例に示される一方、本発明の１つあるいはそれより多い特徴によって、いかなる、適切な数の、そのような領域がもが、半導体基板の上に載置され(fashioned upon)得ることが理解されるであろう。同様に、例においては、更に薄くされた(further thinned)シリコン領域108ｄに図示される、１つのＦＤ−ＳＯＩトランジスタ150だけが提示され、薄くされたシリコン領域108ａにおける１つのＰＤ−ＳＯＩだけが示される一方、如何なる適切な数のトランジスタが、異なった領域108ａ、108ｂ、108ｃ、108ｄに形成され得る。異なったトランジスタが、わずかに変化する、一定の製造プロセスによって、及び／又は、領域の異なった部分を、異なったプロセスに選択的に露光することによって形成され得る。例えば、薄くされた領域108ａ、108b、の一定の部分が、選択的にマスク・オフされて、１つあるいはそれより多い位の(more or less)タイプのドーパント材料を受容し得る。
【００２３】
一般的に、何らかの異なったトランジスタを実現するために、ゲート構造160並びにソース及びドレイン領域164、166が形成される(図１５)。その後に、シリサイド、金属化(metallization)、及び／又は、他のバックエンド・プロセッシング(back-end processing)（不図示）が実行され得る。ゲート構造160を形成するために、シリコン領域の上方表面(upper surface)の上(over)に薄いゲート酸化物170が形成される。例えば、熱酸化(thermal oxidation)プロセッシングのような、何らかの適切な材料形成プロセスによって、ゲート酸化物170が形成され得る。例示によって、例えば、酸化物層70が、Ｏ2の存在下において、約摂氏800度と約摂氏1000度の間の温度において、約20オングストロームから500オングストーローム間の厚さに形成され得る。酸化物材料のこの層170は、例えば、高電圧ＣＭＯＳトランジスタ素子におけるゲート酸化物としての役割を果たし得る。或いは、約70オングストローム又はそれより薄い厚さを持つ酸化物材料の層170が形成されて、例えば、低電圧ＣＭＯＳトランジスタ素子におけるゲート酸化物の役割を果たし得る。
【００２４】
ゲート層172(例えば、ポリシリコン、又は、他の導電性の材料)は、次に、ゲート酸化物材料の層170の上（over)に蒸着される。ポリシリコン層172は、例えば、約1000オングストロームから約5000オングストロームの厚さに形成され得、形成されるべきトランジスタの型(type(s))によって、ｐ型ドーパント(ホウ素)、又は、ｎ型ドーパント(例えば、燐)のようなドーパントを含み得る。ドーパントは、ポリシリコン172内に元々与えられた形で存在し得、或いは、その後、(例えば、ドーピング・プロセスを介して)そこに与えられ得る。ゲート酸化物の層170、及び、ゲート・ポリシリコンの層172は、次に、パターン化されて、ゲート構造160を形成し得る。このゲート構造は、ゲート誘電体及びゲート電極を備え、シリコン領域108内のチャンネル領域174の上に配置される。
【００２５】
パターン化されたゲート構造が形成されると、形成されるべきトランジスタの１つあるいはそれより多い型に従って、ＬＤＤ、ＭＤＤ、又は、他の拡張注入(extension implants)（不図示）が実行され得、左及び右の側壁のスペーサ178ａ、178ｂが、パターン化されたゲート構造160の左及び右の横方向(lateral)側壁に沿って形成され得る。ソース(Ｓ)領域164、及び、ドレイン(Ｄ)領域166を形成するための注入が、次に実行される。ここで、ソース及びドレイン領域164、166を形成するために、如何なる、適切なマスク、及び、注入プロセスもが、使用され得、それによって、所望のトランジスタ型(types)を実現し得る。例えば、１つあるいはそれより多い開口であって、当該開口を通じて、ｐ型ソース／ドレイン注入(例えば、ホウ素(Ｂ、及び／又は、ＢＦ2))が実行されて、ＰＭＯＳトランジスタ素子のためにｐ型ソース及びドレイン領域を形成する、当該開口を規定(define)するために、ＰＭＯＳソース／ドレイン・マスクが利用され得る。同様に、１つあるいはそれより多い開口であって、当該開口を通じて、ｎ型ソース／ドレイン注入(例えば、燐(Ｐ)、及び／又は、砒素(As))が実行されて、ＮＭＯＳトランジスタ素子のためのｎ型ソース及びドレイン領域を形成する、当該開口を規定するために、ＮＭＯＳソース／ドレイン・マスクが採用され得る。採用されるマスキング技術の型に依存して、必要に応じて、そのような注入は、一定のトランジスタのゲート構造160のポリ・シリコン172をも選択的にドープし得る。従って、チャンネル領域174が、異なったトランジスタ内のソースとドレイン領域164、166の間に規定される(defined)ことが理解されるであろう。もし必要であればＶｔ'sを調整するために、チャンネル領域174が、ゲート酸化物170を形成する前にドープされ得ることも理解されるであろう。
【００２６】
従って、本発明の１つあるいはそれより多い特徴によってトランジスタを形成することによって、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＰＤ−ＳＯＩ)トランジスタ素子が、単一の集積回路製造プロセス内で製造されることが可能となる。異なった型のトランジスタを、同じ半導体構造の上(on)に形成することによって、それらの、それぞれの利点が集積されて、異なった回路アプリケーション要求を満足させることが可能となる。例えば、より高い高速性と、より低いスレッシュホールド電圧(Ｖｔ’ｓ)が重要な場合に、ＦＤ−ＳＯＩトランジスタが使用され得る。同様に、より低いオフ電流が重要な場合、高い電圧Ｉ／Ｏトランジスタが所望される場合、動的Ｖsub変調(dynamic Vsub modulations)のためのトランジスタが必要とされる場合、及び／又は、異なったＶｔ’ｓを有する複数の(multiple)トランジスタが必要とされる場合に、ＰＤ−ＳＯＩトランジスタが使用され得る。同様に、バイポーラ・トランジスタもまた、本発明の１つあるいはそれより多い特徴によって製造され得る。
【００２７】
本発明が関連する技術分野の当業者は、請求項に記載された発明の範囲から離れること無しに、種々の他の、追加、削除、置換、及び他の修正が、実施例に説明されたステップ又は構造に為され得ることを理解するであろう。
【００２８】
以上の記載に関連して、以下の各項を開示する。
【００２９】
(発明１)
完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＰＤ−ＳＯＩ)トランジスタを、集積回路製造プロセスで形成する方法であって、
半導体基板、当該半導体基板の上(over)に形成された絶縁材料の層、及び、当該絶縁材料の層の上(over)に形成されたシリコン材料の層、を備えるシリコン・オン・インシュレータ(ＳＯＩ)基板を準備し、
酸化物材料の第１の成長層(grown layer)を、シリコン材料の層の上に成長させることによって、シリコン材料の層を、部分的に空乏化された(depleted)トランジスタを形成するために適した厚さまで薄くする(thinning)ステップであって、酸化物材料の当該第１の成長層を成長させることが、成長プロセス(process)の一部としてシリコンを消費する(consuming)ことによって、シリコン材料の層を薄くさせる(thins)ものであり、
前記酸化物材料の第１の成長層の上(over)に窒化物材料の層を形成するステップ、
窒化物材料の層をパターニング(patterning)するステップであって、前記酸化物材料の第１の成長層、及び、シリコン材料の層が、そこに(therein)溝(trenches)を実現(establish)するためのものものであり、
前記溝内を充填(fills)する誘電体材料(dielectric material)の層を蒸着する(deopsiting)ステップ、
前記蒸着された誘電体材料の層をプレーナ化する(planarizing)ステップ、
部分的に空乏化されたトランジスタが形成されるべき、ＳＯＩ基板の領域(area)をマスク・オフ(masking off)するステップ、
完全に空乏化されたトランジスタが形成されるべき領域内の窒化物材料の層を除去するステップ、
完全に空乏化されたトランジスタが形成されるべき領域内において前記酸化物材料の第１の成長層を除去するステップ、
部分的に空乏化されたトランジスタが形成されるべきＳＯＩ基板の領域をアン・マスク(unmasking)するステップ、
完全に空乏化されたトランジスタが形成されるべき領域において、シリコン材料の層を、酸化物材料の第２の成長層を、シリコン材料の層の上(over)に成長させることによって、完全に空乏化されたトランジスタを形成するために適した厚さに薄くする(thinning)ステップであって、酸化物材料の第２の成長層を成長させることが、成長プロセスの一部としてシリコンを消費することによって、シリコン材料の層を薄くさせるものであり、
部分的に空乏化されたトランジスタが形成されるべき領域において窒化物材料の層を除去するステップ、
部分的に空乏化されたトランジスタが形成されるべき領域において、酸化物材料の第１の成長層を除去し、完全に空乏化されたトランジスタが形成されるべき領域において、酸化物材料の第２の成長層を除去するステップ、及び、
部分的に空乏化されたトランジスタが形成されるべき領域において、部分的に空乏化されたトランジスタを形成し、完全に空乏化されたトランジスタが形成される領域において、完全に空乏化されたトランジスタを形成するステップ、
を含む方法。
【００３０】
(発明２)
完全に空乏化されたトランジスタが形成されるべき領域内のシリコン材料の層が、酸化物材料の第２の成長層を成長させることによってではなくむしろエッティングを介して薄くされる(thinned)、発明１に記載の方法。
【００３１】
(発明３)
シリコン材料の層が、約800オングストロームから約1200オングストロームの間の厚さに形成され、窒化物材料の層が、約700オングストロームから約800オングストロームの厚さに形成される、発明１に記載の方法。
【００３２】
(発明４)
酸化物材料の第１の成長層が、シリコン材料の層を、約800オングストロームから約1000オングストロームの間の厚さまで薄くし、
酸化物材料の第２の成長層が、シリコン材料の層を、約50オングストロームから約200オングストロームの間の厚さまで薄くする、
発明１、２、又は、３のいずれかに記載の方法。
【００３３】
(発明５)
完全に空乏化されたトランジスタを形成するステップが、
完全に空乏化されたトランジスタが形成されるべき領域内で薄くされたシリコンの上(over)に完全に空乏化されたゲート構造を形成し、
完全に空乏化されたゲート構造の１つの側に隣接する、薄くされたシリコン内にソース領域を形成し、及び、
完全に空乏化されたゲート構造の他側に隣接する、薄くされたシリコン内(within)にドレイン領域を形成すること、
を含み、
並びに、
部分的に空乏化されたトランジスタを形成するステップが、
部分的に空乏化されたトランジスタが形成されるべき領域内の薄くされたシリコンの上(over)に部分的に空乏化されたゲート構造を形成し、
部分的に空乏化されたゲート構造の１つの側に隣接する、薄くされたシリコン内にソース領域を形成し、及び、
部分的に空乏化されたゲート構造の他側に隣接する、薄くされたシリコン内にドレイン領域を形成すること、
を含む、
発明１に記載の方法。
【００３４】
(発明６)
完全に空乏化されたゲート構造が、ゲート誘電体、及び、ゲート電極を含み、
部分的に空乏化されたゲート構造が、ゲート誘電体、及び、ゲート電極を含む、
発明５に記載の方法。
【００３５】
(発明７)
完全に空乏化された、及び、部分的に空乏化されたトランジスタが、集積回路製造プロセスの一部として形成され、
完全に空乏化されたトランジスタが、部分的に空乏化されたトランジスタが形成される半導体基板のシリコン・オン・インシュレータ(ＳＯＩ)領域よりも薄くされた(thinned)半導体基板のシリコン・オン・インシュレータ(ＳＯＩ)領域内に形成される、
単一の半導体基板の上(on)に形成された、完全に空乏化されたトランジスタ、及び、部分的に空乏化されたトランジスタを備える集積回路。
【００３６】
(発明８)
部分的に空乏化されたトランジスタが、約800オングストロームから約1000オングストロームの間の厚さまで薄くされた、シリコンの層内(within)に形成され、
完全に空乏化されたトランジスタが、より更に、約50オングストロームから約200オングストロームの間の厚さまで薄くされたシリコンの層内(within)に形成される、
発明７に記載の回路。
【００３７】
（発明９）
完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ(150)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ(152)を、単一の集積回路製造工程フローの一部として、半導体基板(104)の上に形成するための方法が開示される。本方法によって製造される半導体素子構造もまた開示される。
【図面の簡単な説明】
【００３８】
【図１】本発明の１つあるいはそれより多い特徴によって、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子を、集積回路製造プロセス内で形成するための方法の例を示すフロー図である。
【図２】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図３】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図４】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図５】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図６】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図７】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図８】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図９】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図１０】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図１１】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図１２】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図１３】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図１４】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【図１５】本発明の１つあるいはそれより多い特徴による、図１の例示的方法のような、集積回路製造プロセスにおける、例示の、完全に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)、及び、部分的に空乏化されたシリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ素子の形成を示す部分断面図である。
【符号の説明】
【００３９】
１０２  出発材料
１０４  半導体基板
１０６  非導電的絶縁材料の層
１０８  シリコンの薄い層
１０８ａ  シリコン
１０８ｂ  シリコン
１０８ｃ  シリコン
１０８ｄ  シリコン
１１２  酸化物ベースの材料の第１の成長層
１１４  窒化物ベースの材料の層
１１８  溝
１２０  「アクティブな」領域(areas)又は区域(regions)
１２０ａ  アクティブな領域
１２０ｂ  アクティブな領域
１２０ｃ  アクティブな領域
１２０ｄ  アクティブな領域
１２２  誘電体材料の層
１２６  マスキング材料の層
１３０  酸化物材料の第２の成長層
１５０  シリコン・オン・インシュレータ(ＦＤ−ＳＯＩ)トランジスタ
１６０  ゲート構造
１６４  ソース領域
１６６  ドレイン領域
１７０  ゲート酸化物
１７２  ゲート層
１７８ａ  左の側壁のスペーサ
１７８ｂ  右の側壁のスペーサ
【図１】
2008535258.tif 000003
【図２】
2008535258.tif 000004
【図３】
2008535258.tif 000005
【図４】
2008535258.tif 000006
【図５】
2008535258.tif 000007
【図６】
2008535258.tif 000008
【図７】
2008535258.tif 000009
【図８】
2008535258.tif 000010
【図９】
2008535258.tif 000011
【図１０】
2008535258.tif 000012
【図１１】
2008535258.tif 000013
【図１２】
2008535258.tif 000014
【図１３】
2008535258.tif 000015
【図１４】
2008535258.tif 000016
【図１５】
2008535258.tif 000017
【国際調査報告】
2008535258.tif 000018