(57)【要約】【課題】ウェルおよびトレンチ形成時の熱処理に伴う特性の劣化が抑制された半導体装置の製造方法を提供する。【解決手段】Ｐ型シリコン基板１２の主面４０からＮ型不純物の導入を行って、Ｐ型シリコン基板１２の主面４０からの距離が異なる位置にＮ型導電層１４ａおよびＮ型導電層１４ｂを形成する工程と、Ｎ型導電層１４ｂが内面に露出するトレンチ２２をＰ型シリコン基板１２の主面４０に形成するエッチング工程と、Ｎ型導電層１４ｂが前記トレンチ２２の内面に露出した状態でＮ型導電層１４ａおよびＮ型導電層１４ｂを熱拡散させる工程と、を含む。【選択図】図３
2015008208.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に該半導体基板の一主面から不純物の導入を複数回行って、前記半導体基板の前記一主面からの距離が異なる位置に複数の不純物領域を形成する工程と、
前記複数の不純物領域のうちの少なくとも一つが内面に露出するトレンチを前記半導体基板の前記一主面に形成するエッチング工程と、
前記少なくとも一つの不純物領域が前記トレンチの内面に露出した状態で前記複数の不純物領域を熱拡散させる工程と、
を含む半導体装置の製造方法。
【請求項２】
前記複数の不純物領域を形成する工程は、前記一主面からの距離が所定の距離である位置に形成される第１の不純物領域の不純物濃度が、前記一主面からの距離が前記所定の距離より短い位置に形成される第２の不純物領域の不純物濃度以上となるように前記複数の不純物領域を形成する工程である
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数の不純物領域が第１の導電型の不純物領域であり、
前記一主面からの距離が、前記第１の不純物領域よりも前記一主面からの距離が遠い位置に、前記第１の導電型とは反対の導電型である第２の導電型の不純物領域を形成する工程をさらに含む
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板が第２の導電型である
請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、素子分離構造として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する半導体装置におけるウェルの形成方法が開示されている。
特許文献１では、ＳＴＩ形成前に高耐圧ＭＯＳトランジスタ用のウェルイオン注入を行い、ＳＴＩ形成時にトレンチ溝への絶縁膜充填後の結晶欠陥回復のための熱処理を行って、
高耐圧ＭＯＳトランジスタ用のウェルを拡散させ、その後微細ＭＯＳトランジスタ用のウェルを形成している。これにより、特許文献１では、ＳＴＩ形成に不可欠な結晶欠陥回復のための熱処理工程を高耐圧ＭＯＳトランジスタ用のウェル拡散に用いることができるとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−０３１６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の製造におけるウェルの形成は、通常半導体基板表面側からのイオン注入等による不純物導入工程と、長時間の加熱を伴う熱拡散工程とを経て行われる。
そして、ＳＴＩ構造を有する半導体装置におけるウェルの形成工程は、特許文献１にみられるように、ＳＴＩ形成後に該ＳＴＩ形成時の結晶欠陥回復のための熱処理（アニール処理）工程を兼ねるのが一般的である。
【０００５】
ところで、近年の半導体装置の微細化傾向に伴い、半導体装置内のトランジスタ等の素子の耐圧を確保するために、ＳＴＩ構造におけるトレンチの深さを深くすることが要求されるようになってきている。トレンチの深さが深くなると、半導体ウエハに生ずる応力が増加し、特許文献１のような従来技術で行われていたウェル形成工程における熱処理では、結晶欠陥の回復を十分に行うことができず、その結果、結晶欠陥に起因したリーク電流が発生する等の問題が顕在化しつつある。
【０００６】
一方、十分な結晶欠陥の回復を企図して長時間の熱処理を行うと、ウェル形成のために導入された不純物の濃度分布に影響を与え、その結果、半導体装置内のトランジスタ等の特性の劣化、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の閾値電圧のずれ、あるいはラッチアップ耐性（耐圧）の低下等が発生するという問題がある。特に、高耐圧ＭＯＳＦＥＴの場合には、ウェル領域形成のために高温、長時間のウェル拡散工程を必要とするため、かかる問題がより顕著となる。
【０００７】
熱処理工程と、ウェル形成のために導入された不純物の濃度分布との関係について、図６に示す比較例としての半導体装置１００を例示してさらに説明する。
図６に示すように、半導体装置１００は、基板１０２上に形成されたＮウェル領域１１４、Ｐウェル領域１２０、酸化膜１０６、および素子分離領域１２４を含んで構成されている。
【０００８】
図７（Ａ）ないし図７（Ｉ）は、Ｐ型基板を例にとった、比較例に係る半導体装置１００の製造工程を示している。
図７（Ａ）に示すように、まず、Ｐ型の基板１０２上の全面に１００Å（オングストローム）程度の酸化膜１０６を形成し、該酸化膜１０６を介して、Ｎ型不純物をイオン注入することによりＮ型導電層１０４を形成する。
その後、図７（Ｂ）に示すように、酸化膜１０６上に窒化膜１０８を形成し、さらにその上にレジスト１１０によるレジストパターンを形成する
【０００９】
その後、図７（Ｃ）に示すように、上記レジストパターンをマスクとして上記窒化膜１０８、酸化膜１０６、および基板１０２をエッチングし、トレンチ１１２を形成する。後述するように、当該トレンチ１１２が素子分離領域１２４を形成する。
その後、図７（Ｄ）に示すように、１回目の熱拡散を行ない、Ｎ型導電層１０４を拡散させてＮウェル領域１１４を形成する。
【００１０】
その後、図７（Ｅ）に示すように、レジスト１１６によるレジストパターンを形成する。
その後、図７（Ｆ）に示すように、Ｐ型不純物をイオン注入することによりＰ型導電層１１８を形成する。Ｐ型導電層１１８は、窒化膜１０８を介さずにイオン注入される領域に形成されたＰ型導電層１１８ａと、パターニングされた窒化膜１０８越しにイオン注入される領域に形成されたＰ型導電層１１８ｂとの２つに分かれている。Ｐ型導電層１１８ａは基板１０２の相対的に深い位置に形成され、Ｐ型導電層１１８ｂは基板１０２の相対的に浅い位置に形成される。
【００１１】
その後、図７（Ｇ）に示すように、２回目の熱拡散を行なうことにより、Ｐウェル領域１２０が形成される。この際、形成されるＮウェル領域１１４の基板表面からの深さとＰウェル領域１２０の基板表面からの深さとの関係が、Ｐウェル領域１２０の深さ＞Ｎウェル領域１１４の深さとなるようにＮ型導電層１０４およびＰ型導電層１１８の濃度を調整する。
【００１２】
その後、図７（Ｈ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）などを用いて絶縁膜１２２を全面に形成してトレンチ１１２を埋め込む。
その後、図７（Ｉ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）を用いて絶縁膜１２２および窒化膜１０８を除去すると、図６に示す半導体装置１００が得られる。
【００１３】
ところで、上記１回目の熱拡散は、Ｎウェル領域１１４を形成するための熱処理であるとともに、トレンチ１１２を形成するための窒化膜１０８、酸化膜１０６、および基板１０２のエッチング時に発生する結晶欠陥回復のための熱処理も兼ねている。したがって、
１回目の熱拡散の加熱温度は極力高くするのが好ましく、また加熱時間は極力長くするのが好ましい。
【００１４】
しかしながら、１回目の熱拡散の加熱温度を上げたり、加熱時間を延ばしたりすると、
Ｎウェル領域１１４の表面付近の不純物濃度が低くなりすぎてしまう。その結果、例えば半導体装置１００に形成されたトランジスタの閾値電圧の設計値からのずれ等が発生してしまう。そこでＮ型導電層１０４の濃度を高くしておくと、こんどは、Ｐウェル領域１２０の深さ＜Ｎウェル領域１１４の深さとなり、Ｐウェル領域１２０と基板１０２の底面との間にＮウェル領域１１４が残留してしまう。
【００１５】
Ｎ型導電層１０４の表面からの位置を浅くすれば上記問題は解決するが、今度はＮウェル領域１１４の表面からの位置が深い部分の不純物濃度が低くなってしまい、その結果当該深い部分における抵抗が上昇し、例えば半導体装置１００に形成されたトランジスタのラッチアップ耐性が低下してしまう。
Ｐ型導電層１１８の位置および濃度を調整することにより、前記問題を解決することが可能ではあるが、その場合、Ｐウェル領域１２０の表面付近の不純物濃度が変化してしまい、トランジスタ等の特性が変わってしまう。
【００１６】
このように、比較例に係るＮウェル領域１１４およびＰウェル領域１２０の形成工程においては、トレンチ１１２形成後の結晶欠陥回復のためのアニール処理としての熱処理と、Ｎ型導電層１０４のＮ型不純物およびＰ型導電層１１８のＰ型不純物の濃度分布を制御するための拡散処理としての熱処理の両立が非常に困難なものとなっている。つまり、上述したことをまとめると、比較例に係るウェルの形成工程では、以下の項目をすべて充足することが非常に困難なものとなっているのである。
［１］結晶欠陥低減のために、アニール処理としての熱処理の温度を上げる、あるいは熱処理時間を長くする。
［２］Ｎウェル領域の表面付近の濃度を一定に保つ。
［３］素子分離領域より基板底面側に位置するＮウェル領域の濃度を一定に保ち、抵抗の上昇を防ぐ。
［４］Ｐウェル領域と基板底面との間にＮウェル領域が残留しないようにする。
［５］Ｐウェル領域の表面付近の濃度を一定に保つ。
以上の結果として、比較例に係る半導体装置１００の製造方法では、ウェルおよびトレンチ形成時の熱処理に伴う半導体装置の特性の劣化を抑制することが困難なものとなっていた。
【００１７】
本発明は、上述した課題を解決するためになされたものであり、ウェルおよびトレンチ形成時の熱処理に伴う特性の劣化が抑制された半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、半導体基板に該半導体基板の一主面から不純物の導入を複数回行って、前記半導体基板の前記一主面からの距離が異なる位置に複数の不純物領域を形成する工程と、前記複数の不純物領域のうちの少なくとも一つが内面に露出するトレンチを前記半導体基板の前記一主面に形成するエッチング工程と、前記少なくとも一つの不純物領域が前記トレンチの内面に露出した状態で前記複数の不純物領域を熱拡散させる工程と、を含むものである。
【００１９】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数の不純物領域を形成する工程は、前記一主面からの距離が所定の距離である位置に形成される第１の不純物領域の不純物濃度が、前記一主面からの距離が前記所定の距離より短い位置に形成される第２の不純物領域の不純物濃度以上となるように前記複数の不純物領域を形成する工程であるものである。
【００２０】
また、請求項３に記載の発明は、請求項１または請求項２に記載の発明において、前記複数の不純物領域が第１の導電型の不純物領域であり、前記一主面からの距離が、前記第１の不純物領域よりも前記一主面からの距離が遠い位置に、前記第１の導電型とは反対の導電型である第２の導電型の不純物領域を形成する工程をさらに含むものである。
【００２１】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記半導体基板が第２の導電型であるものである。
【発明の効果】
【００２２】
本発明によれば、ウェルおよびトレンチ形成時の熱処理に伴う特性の劣化が抑制された半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。
【図２】第１の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図４】第２の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。
【図５】第２の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図６】比較例に係る半導体装置の概略構成の一例を示す縦断面図である。
【図７】比較例に係る半導体装置の製造工程の説明に供する縦断面図である。
【発明を実施するための形態】
【００２４】
［第１の実施の形態］
以下、図面を参照して本実施の形態に係る半導体装置の製造方法について詳細に説明するが、まず、本実施の形態に係る半導体装置の構成について説明する。図１に、本実施の形態に係る半導体装置１０の縦断面図を示す。同図に示すように、半導体装置１０は、シリコン基板１２、Ｎウェル領域２４、Ｐウェル領域３０、素子分離領域３４、Ｎ型ＭＯＳＦＥＴ２００、Ｐ型ＭＯＳＦＥＴ２０２、電極２０４、および酸化膜２０６を含んで構成されている。
【００２５】
すなわち、本実施の形態に係る半導体装置１０は、素子分離構造としてＳＴＩ構造を有し、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）トランジスタを形成するためのＰウェル領域３０（Ｎ型ＭＯＳＦＥＴ２００用）、およびＮウェル領域２４（Ｐ型ＭＯＳＦＥＴ２０２用）を有する。これらの各ウェル領域（Ｎウェル領域２４、およびＰウェル領域３０）の主な役割は、Ｎ型ＭＯＳＦＥＴ２００およびＰ型ＭＯＳＦＥＴ２０２の閾値電圧の決定、およびラッチアップ耐性の確保である。
【００２６】
そして、上述した課題を解決するために、本実施の形態に係る半導体装置１０の製造方法では、ウェル形成工程において、ＭＯＳトランジスタの主として閾値電圧を決定する領域である主面４０（図３（Ａ）参照）からの距離が相対的に短い領域に１つの導電層（不純物層）を導入するとともに、ＭＯＳトランジスタの主としてラッチアップ耐性を決定する領域である主面４０からの距離が相対的に長い領域に別の導電層（不純物層）を導入した後熱拡散を行う。このことにより、ＭＯＳトランジスタの閾値電圧のずれを抑制するとともに、ラッチアップ耐性の劣化を抑制することが可能となる。
【００２７】
また、ＭＯＳトランジスタの閾値電圧のずれを抑制するために導入された、上記主面４０からの距離が相対的に短い位置の導電層をトレンチ形成工程において露出させ、高温雰囲気中で直接熱拡散させることにより、当該導電層導入時のイオン注入に起因して発生した結晶欠陥をより効果的に回復させることが可能となる。
【００２８】
図２に、本実施の形態の係る半導体装置１０の別の縦断面図を示す。図２は、図１において、素子分離領域３４の周囲を抜き出して表した図である。
半導体装置１０は、上述したように、一例として、シリコン基板１２上に形成されたＮウェル領域２４、Ｐウェル領域３０、酸化膜１６、およびの素子分離領域（ＳＴＩ構造）３４を含んで構成されている。また、本実施の形態では、基板としてＰ型のシリコン基板を用いた形態を例示して説明するが、これに限定されず、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）、ＳｉＣ（炭化ケイ素）並びにＧａＡｓ（ガリウムヒ素）等の他の基板を用いてもよい。
【００２９】
以下、図３を参照して、本実施の形態に係る半導体装置１０の製造方法について説明する。
なお、以下で各部の寸法や電気的特性等を示す数値は一例であり、本発明はこれらの値に限定されるものではない。
【００３０】
まず、図３（Ａ）に示すように、厚さ６００〜８００μｍ程度のＰ型のシリコン基板１２を準備し、該シリコン基板１２の一方の主面４０上に１００Å程度の厚さの酸化膜１６を形成する。その後、該酸化膜１６を介してイオン注入を行うことにより、Ｎウェル領域２４の形成のためのＮ型導電層（Ｎ型不純物層）１４を形成する。本実施の形態ではこのＮ型導電層１４を、主面４０からの距離が相対的に長く、不純物濃度が相対的に高いＮ型導電層１４ａと、主面４０からの距離が相対的に短く、不純物濃度が相対的に低いＮ型導電層１４ｂとに分けてイオン注入を行い形成する。
【００３１】
Ｎ型導電層１４ａは、素子分離領域３４の底部よりも主面４０からの距離が長い位置で、最終的に、Ｐウェル領域３０の主面４０から測った長さ（以下、「深さ」という。）をＬ２とし、Ｎウェル領域２４の深さをＬ１とした場合に、
Ｌ２＞Ｌ１
となるように不純物濃度を設定して形成する（図２参照）。これは、Ｐウェル領域３０がＰ型のシリコン基板１２と電気的に接続できるようにするためである。また、Ｎ型導電層１４ｂは、主面４０からの距離が相対的に短い位置で、Ｎウェル領域２４の主面４０近傍の不純物濃度が、熱処理の後に所望のＭＯＳトランジスタの閾値電圧が得られるような不純物濃度となるように、不純物濃度を設定して形成する。
なお、Ｎ型導電層１４ａおよびＮ型導電層１４ｂの導入の順序はいずれが先であってもかまわない。
【００３２】
Ｎ型導電層１４ａは、一例として、注入エネルギーを２００〜４００ｋｅＶ程度に設定し、例えば不純物Ｐ＋（リン）を注入して形成する。また、Ｎ型導電層１４ｂは、一例として、注入エネルギーを２０〜４０ｋｅＶ程度に設定し、例えば不純物Ｐ＋（リン）を注入して形成する。
この場合のＮ型導電層１４ａの主面４０からの距離は０．５〜０．８μｍ程度、Ｎ型導電層１４ｂの主面４０からの距離は０．１〜０．５μｍ程度となる。
【００３３】
ここで、Ｎ型導電層１４ａの不純物濃度とＮ型導電層１４ｂの不純物濃度との関係は、
上記のようにＮ型導電層１４ａの不純物濃度をＮ型導電層１４ｂの不純物濃度より高く設定してもよい。先述したように、Ｎ型導電層１４ａは主としてＭＯＳトランジスタのラッチアップ耐性向上のために導入され、Ｎ型導電層１４ｂは主としてＭＯＳトランジスタの閾値電圧のずれを抑制するために導入されている。そして、ＭＯＳトランジスタの閾値電圧の調整に必要な不純物濃度と比較して、ラッチアップ耐性向上に必要な不純物濃度の方が高いため、Ｎ型導電層１４ａのドーズ量をＮ型導電層１４ｂのドーズ量よりも高く設定することにより、ＭＯＳトランジスタの閾値電圧のずれの抑制とＭＯＳトランジスタのラッチアップ耐性の向上とを、より効果的に両立させることができるからである。
【００３４】
その後、図３（Ｂ）に示すように、酸化膜１６上に窒化膜１８を形成し、さらにその上にフォトレジスト２０を塗布して露光・現像し、トレンチを形成するためのフォトレジストパターンを形成する。
【００３５】
その後、図３（Ｃ）に示すように、上記フォトレジストパターンをマスクとして、窒化膜１８、酸化膜１６、シリコン基板１２の順にエッチングし、トレンチ２２を形成する。
当該トレンチ２２が素子分離領域３４となる。トレンチ２２を形成する場合のエッチングとしては、例えば、プラズマを用いたドライエッチングを用いることができる。
【００３６】
その後、図３（Ｄ）に示すように、１回目の熱拡散（以下、「第１熱拡散」という。）を行ない、Ｎ型導電層１４（Ｎ型導電層１４ａおよびＮ型導電層１４ｂ）を拡散させてＮウェル領域２４を形成する。第１熱拡散による熱処理は、トレンチ２２の形成時に生じた結晶欠陥を回復させるアニール処理も兼ね、一例として、１０００〜１２００℃程度の温度で３〜９時間程度行う。
【００３７】
その後、図３（Ｅ）に示すように、フォトレジスト２６を全面に塗布して露光・現像し、Ｐウェル領域３０形成のためのフォトレジストパターンを形成する。
【００３８】
その後、図３（Ｆ）に示すように、上記フォトレジストパターンをマスクとしてＰ型不純物をイオン注入することによりＰ型導電層（Ｐ型不純物層）２８を形成する。Ｐ型導電層２８は、窒化膜１８を介さずにイオン注入される領域に形成されたＰ型導電層２８ａと、パターニングされた窒化膜１８を介してイオン注入される領域に形成されたＰ型導電層２８ｂとの２つに分かれている。Ｐ型導電層２８ａは、主面４０からの距離が相対的に長い位置に形成され、Ｐ型導電層２８ｂは、主面４０からの距離が相対的に短い位置に形成される。
Ｐ型導電層２８は、一例として、注入エネルギーを２００〜３００ｋｅＶ程度に設定し、例えば不純物Ｂ＋（ホウ素）を注入して形成する。
【００３９】
その後、図３（Ｇ）に示すように、２回目の熱拡散（以下、「第２熱拡散」という。）を行なうことにより、Ｐウェル領域３０が形成される。この際、先述したように、形成されるＰウェル領域３０の深さＬ２とＮウェル領域２４の深さＬ１との関係が、
Ｌ２＞Ｌ１
となるようにＰ型導電層２８の濃度およびＮ型導電層１４の濃度を調整する。第２熱拡散による熱処理は、トレンチ２２の形成時に生じた結晶欠陥を回復させるアニール処理も兼ね、一例として、１０００〜１２００℃程度の温度で１〜３時間程度行う。
【００４０】
その後、図３（Ｈ）に示すように、例えばＣＶＤ等によりＳｉＯ２（二酸化シリコン）絶縁膜３２を全面に形成して、トレンチ２２を埋め込む。
【００４１】
その後、図３（Ｉ）に示すように、ＣＭＰ等を用いて絶縁膜３２および窒化膜１８を除去すると、図２に示す半導体装置１０が得られる。
【００４２】
なお、以上のウェル形成工程の後に、ゲート酸化膜、ゲート電極、ソース・ドレイン拡散層を形成して、例えばＣＭＯＳトランジスタを形成する工程が続く（図示省略）。
【００４３】
以上の説明で明らかなように、本実施の形態に係る半導体装置１０の製造方法によればトレンチ形成時の結晶欠陥低減の観点から第１熱拡散の温度、あるいは時間を変えても、
Ｎウェル領域２４の主面４０付近の不純物濃度は、Ｎ型導電層（Ｎ型不純物層）１４ｂの主面４０からの距離、あるいは不純物濃度を調整することにより、低下することなく一定に維持することが可能となる。
【００４４】
また、素子分離領域３４の底面より主面４２（図３（Ａ）参照）側のＮウェル領域２４の不純物濃度は、Ｎ型導電層１４ａの位置を素子分離領域３４よりも主面４２側に設定することにより、一定の濃度を確保することが可能となる。これにより、Ｎウェル領域２４の抵抗を低く保つことができ、そのためラッチアップ耐性の劣化を抑制することが可能となる。さらに、Ｎ型導電層１４ａにおける不純物とＮ型導電層１４ｂにおける不純物の量の合計量を調整することで、Ｐウェル領域３０と主面４２との間にＮウェル領域２４が残留しないようにすることが可能となる。
【００４５】
以上の設定、調整は、Ｐ型導電層２８とは独立に行うことができるので、Ｐウェル領域３０の主面４０付近の濃度を所望の値に調整することが可能となる。以上のように、本実施の形態に係る半導体装置１０の製造方法によれば、従来技術では困難であった上述の［１］ないし［５］の項目の全てを充足することが可能となる。
【００４６】
以上詳述したように、本実施の形態に係る半導体装置の製造方法によれば、ウェルおよびトレンチ形成時の熱処理に伴う特性の劣化が抑制された半導体装置の製造方法を提供することができる。
【００４７】
［第２の実施の形態］
図４および図５を参照して、本実施の形態に係る半導体装置５０について説明する。本実施の形態に係る半導体装置５０は、第１の実施の形態に係る半導体装置１０よりもさらにラッチアップ耐性の向上を図ったものである。本実施の形態に係る半導体装置５０も、
半導体装置１０と同様に素子分離構造としてＳＴＩ構造を有し、例えばＣＭＯＳトランジスタを形成するためのＰウェル領域（ＮＭＯＳ用）およびＮウェル領域（ＰＭＯＳ用）を有する。
【００４８】
図４に、本実施の形態の係る半導体装置５０の縦断面図を示す。
半導体装置５０は、図４に示すように、一例として、シリコン基板５２上に形成されたＮウェル領域６４、Ｐウェル領域７０、酸化膜５６、素子分離領域（ＳＴＩ構造）７４、
およびＰ型導電層９０を含んで構成されている。また、本実施の形態では、基板としてＰ型のシリコン基板５２を用いた形態を例示して説明するが、これに限定されず、ＳＯＩ、
ＳｉＣ並びにＧａＡｓ等の他の基板を用いてもよい。
【００４９】
以下、図５を参照して、本実施の形態に係る半導体装置５０の製造方法について説明する。
なお、以下で各部の寸法や電気的特性等を示す数値は一例であり、本発明はこれらの値に限定されるものではない。
【００５０】
まず、図５（Ａ）に示すように、厚さ６００〜８００μｍ程度のシリコン基板５２を準備し、該シリコン基板５２の一方の主面８０上に１００Å程度の厚さの酸化膜５６を形成する。その後、該酸化膜５６を介してイオン注入を行うことにより、Ｐ型導電層９０を形成する。Ｐ型導電層９０は、例えば、注入エネルギーを約６００ｋｅＶ以上に設定して、
例えば不純物Ｂ＋（ホウ素）を注入して形成する。この場合のＰ型導電層９０の主面８０からの距離は約０．８μｍ以上となる。Ｐ型導電層９０の不純物濃度は高めに（例えば、
Ｎ型導電層５４ａ（図５（Ｂ）参照）の不純物濃度よりも高く）設定するとよい。このことにより、Ｎ型導電層５４ａを熱拡散させる場合において、当該熱拡散の過剰な広がりをＰ型導電層９０によって抑えることができるからである。
【００５１】
その後の製造工程は基本的に図３に示す第１の実施の形態と同様である。
すなわち、図５（Ａ）に示すように、酸化膜５６を介してイオン注入することにより、
Ｎ型導電層５４ａおよびＮ型導電層５４ｂを形成する。
なお、Ｐ型導電層９０、Ｎ型導電層５４ａ、およびＮ型導電層５４ｂの形成の順序はいずれの順序であってもよい。
【００５２】
その後、図５（Ｂ）に示すように、酸化膜５６上に窒化膜５８を形成後、フォトレジスト６０によりマスク用のフォトレジストパターンを形成する。
その後、図５（Ｃ）に示すように、上記フォトレジストパターンをマスクとして、窒化膜５８、酸化膜５６、シリコン基板５２の順にエッチングし、トレンチ６２を形成する。
【００５３】
その後、図５（Ｄ）に示すように、第１熱拡散を行ない、Ｎ型導電層５４（Ｎ型導電層５４ａおよびＮ型導電層５４ｂ）を拡散させてＮウェル領域６４を形成する。
ここで、本実施の形態では、上述のように、Ｐ型導電層９０の不純物濃度をＮ型導電層５４ａの不純物濃度よりも高く設定する。
【００５４】
その後、図５（Ｅ）に示すように、フォトレジスト６６によりＰウェル領域７０を形成するためのフォトレジストパターンを形成する。
その後、図５（Ｆ）に示すように、上記フォトレジストパターンをマスクとしてＰ型不純物をイオン注入することによりＰ型導電層６８（Ｐ型不純物層）（Ｐ型導電層６８ａおよびＰ型導電層６８ｂ）を形成する。
【００５５】
その後、図５（Ｇ）に示すように、第２熱拡散を行なうことにより、Ｐウェル領域７０が形成される。
その後、図５（Ｈ）に示すように、例えばＣＶＤ等によりＳｉＯ２絶縁膜７２を全面に形成して、トレンチ６２を埋め込む。
その後、図５（Ｉ）に示すように、ＣＭＰ等を用いて絶縁膜７２および窒化膜５８を除去すると、図４に示す半導体装置５０が得られる。
【００５６】
本実施の形態に係る半導体装置５０の製造方法では、上記のように、Ｐ型導電層９０の不純物濃度を高めに（例えば、Ｎ型導電層５４ａの不純物濃度よりも高く）設定しているため、第１の実施の形態に比較してＮウェル領域６４が広がりにくくなっている。そのため、Ｎ型導電層５４ａの濃度を高く設定しても、Ｐウェル領域７０の深さＬ４とＮウェル領域６４の深さＬ３との関係が、
Ｌ４＞Ｌ３
の条件を維持することが可能となる（図４参照）。つまり、Ｐウェル領域７０とシリコン基板５２の主面８２（図５（Ａ）参照）との間にＮウェル領域６４が残留することがない。
その結果、第１の実施の形態よりもＮウェル領域６４の抵抗を下げることが可能となり、その結果ラッチアップ耐性をさらに高めることが可能となる。
【００５７】
以上のように、本実施の形態に係る半導体装置の製造方法によっても、ウェルおよびトレンチ形成時の熱処理に伴う特性の劣化が抑制された半導体装置の製造方法を提供することができる。
本実施の形態の半導体装置の製造方法では、上述したように、さらに、ラッチアップ耐性の向上を図ることができる。
【００５８】
なお、本実施の形態では、Ｐ型導電層９０の不純物濃度を高めに設定する形態を例示して説明したが、これに限られず、Ｎウェル領域６４の広がりを抑えるという目的を達する限り、不純物濃度をどのように設定してもかまわない。また、本実施の形態では、Ｐ型導電層９０がひとつの場合の形態を例示して説明したが、これに限られず、Ｐ型導電層９０を複数設ける形態としてもよい。この場合、Ｎウェル領域６４の広がりをより効果的に抑えるように、複数のＰ型不純物濃度の異ならせるとよい。
【００５９】
ここで、上記各実施の形態では、Ｎ型導電層１４（５４）が２個である形態を例示して説明したが、これに限られず、Ｎ型導電層１４（５４）は３個以上としてもよい。この場合、主面４０（８０）からの距離が相対的に長い位置に形成されるＮ型導電層１４（５４）の不純物濃度が、主面４０（８０）からの距離が相対的に短い位置に形成されるＮ型導電層１４（５４）の不純物濃度以上となるよう設定するとよい。しかしながら、複数のＮ型導電層相互の不純物濃度の関係はこれに限定されず、本発明の目的を達する限り、どのように設定してもかまわない。
【００６０】
また、上記各実施の形態では、基板がＰ型基板である場合について説明しているが、基板がＮ型の半導体装置にも適用可能である。この場合の製造方法は、上記各実施の形態において、ＰをＮに、ＮをＰに置き換えればよい。
【符号の説明】
【００６１】
１０、５０  半導体装置
１２、５２  シリコン基板
１４、１４ａ、１４ｂ、５４、５４ａ、５４ｂ  Ｎ型導電層
１６、５６  酸化膜
１８、５８  窒化膜
２０、２６、６０、６６  フォトレジスト
２２、６２  トレンチ
２４、６４  Ｎウェル領域
２８、２８ａ、２８ｂ、６８、６８ａ、６８ｂ  Ｐ型導電層
３０、７０  Ｐウェル領域
３２、７２  絶縁膜
３４、７４  素子分離領域
４０、４２、８０、８２  主面
９０    Ｐ型導電層
１００  半導体装置
１０２  基板
１０４  Ｎ型導電層
１０６  酸化膜
１０８  窒化膜
１１０、１１６  レジスト
１１２  トレンチ
１１４  Ｎウェル領域
１１８、１１８ａ、１１８ｂ  Ｐ型導電層
１２０  Ｐウェル領域
１２２  絶縁膜
１２４  素子分離領域
２００  Ｎ型ＭＯＳＦＥＴ
２０２  Ｐ型ＭＯＳＦＥＴ
２０４  電極
２０６  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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