(57)【要約】  同じメモリを用いる動作の段階間パイプライン処理を可能にし、これによって、例えば、読み出し動作をパルスと書き込み動作のベリファイ段階との間に挟み込むことができることによって不揮発性メモリ装置の性能を改善する方法および回路を提供する。例示的な実施形態では、２つの動作はデータラッチを共有する。特定の例では、マルチレベルの書き込み動作のベリファイに必要とされるデータラッチが自由にされると、マルチレベルの書き込みのステップ間で読み出しが実行されている間、これらデータラッチを用いて、別の位置から読み出されたデータを記憶することができる。例示的な実施形態では、マルチレベルの書き込みは一時停止するだけで足り、読み出しを実行し、一時停止されたところから書き込みを再開する。
2008535139.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのアレイと、前記アレイの一群のメモリセルについて並列に動作する一連の読み出し／書き込み回路とを含み、各読み出し／書き込み回路が、前記一群のメモリセルの対応するメモリセルの入力および／または出力データをラッチするデータラッチセットを有する不揮発性メモリ装置を動作する方法であって、
第１の複数の前記データラッチセットに記憶された第１のデータセットを用いて第１群のメモリセルについて第１の動作を実行するステップと、
前記第１の動作中、第２の動作のために第２のデータセットを前記第１の複数の前記データラッチセット内にキャッシュするステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第２のデータセットは、前記メモリ装置の外部から供給される方法。
【請求項３】
請求項１記載の方法において、
前記第１の動作は複数の段階を含み、前記第２のデータセットは、前記第１群のメモリセルとは異なる第２群のメモリセルから読み出され、前記第２のデータセットは前記第１の動作の段階間で読み出される方法。
【請求項４】
請求項３記載の方法において、
前記第１の動作は、交互に生じるプログラミング段階およびベリファイ段階を有する書き込み動作であり、前記第１のデータセットは、前記第１群のメモリセルに書き込むべきデータである方法。
【請求項５】
請求項４記載の方法において、
前記キャッシュされたデータセットは、その後、前記書き込み動作中、前記第１の複数の前記データラッチセットから伝送される方法。
【請求項６】
請求項４記載の方法において、
前記交互に生じるプログラミング段階およびベリファイ段階は、前記第２のデータセットが読み出されていた間、書き込み動作が一時停止されたところから再開する方法。
【請求項７】
請求項４記載の方法において、
前記メモリセルは、Ｎビットのデータを記憶するマルチレベルのメモリセルであって、Ｎは１よりも大きく、前記データラッチセットの各々は、Ｎ個のデータラッチを含み、前記第１のデータセットはＮビットデータである方法。
【請求項８】
請求項７記載の方法において、
前記Ｎビットのデータのビットがベリファイされているとき、データラッチは自由にされ、前記キャッシュされたデータは、前記自由にされたデータラッチに記憶される方法。
【請求項９】
請求項３記載の方法において、
前記第１のデータセットおよび前記第２のデータセットは、前記メモリの異なる第１のワード線および第２のワード線に対応する方法。
【請求項１０】
請求項１記載の方法において、
前記データラッチセットの各々は、前記メモリの異なるビット線と関連する方法。
【請求項１１】
請求項１記載の方法において、
前記第１の動作は消去動作であり、前記第２の動作は読み出しである方法。
【請求項１２】
請求項１記載の方法において、
前記第１の動作は消去動作であり、前記第２の動作はプログラミング動作である方法。
【請求項１３】
少なくともＮビットのデータを各々記憶するメモリセルのアレイであって、Ｎが１よりも大きいメモリセルのアレイと、前記アレイの一群のメモリセルについて並列に動作する一連の読み出し／書き込み回路とを含み、各読み出し／書き込み回路が、前記一群のメモリセルの対応するメモリセルの入力および／または出力データをラッチするデータラッチセットを有する不揮発性メモリ装置を動作する方法であって、
第１群のメモリセルの第１のＮビットデータセットを、対応するデータラッチセットの各々内のＮ個のデータラッチに記憶するステップと、
前記第１のデータセットを前記第１群のメモリセルに書き込むステップであって、前記書き込むステップは、交互に生じるプログラミング段階およびベリファイ段階を含み、１つ以上のベリファイレベルであるが全部には満たないベリファイレベルを過ぎて前記一群のメモリセルがプログラムされた後、前記対応するデータラッチセットの各々内の前記Ｎ個のデータラッチの１つ以上は、前記書き込むステップを完了する前に自由にされるステップと、
前記書き込むステップを完了する前に、第２のデータセットを前記自由にされたデータラッチに伝送するステップと、
を含む方法。
【請求項１４】
請求項１３記載の方法において、
前記第２のデータセットは前記アレイの第２群のメモリセルに対するものであり、このとき、前記一連の読み出し／書き込み回路を動作することができ、前記第２群のメモリセルは前記第１群のメモリセルと異なる方法。
【請求項１５】
請求項１３記載の方法において、
前記伝送するステップは、
前記第２群のメモリセルから前記第２のデータセットを、前記自由にされたラッチに読み出すステップであって、前記書き込むステップのパルス間で実行されるステップを含む方法。
【請求項１６】
請求項１３記載の方法において、
前記伝送するステップは、
前記自由にされたラッチから前記第２のデータセットを伝送するステップであって、前記書き込むステップを完了する前に開始されるステップを含む方法。
【請求項１７】
メモリセルのアレイと、前記アレイの一群のメモリセルについて並列に動作する一連の読み出し／書き込み回路とを含み、各読み出し／書き込み回路が、前記一群のメモリセルの対応するメモリセルの入力および／または出力データをラッチするデータラッチセットを有する不揮発性メモリ装置を動作する方法であって、
第１群のメモリセルの第１のデータセットを、対応するデータラッチセットに記憶するステップと、
前記第１のデータセットを前記第１群のメモリセルに書き込むステップであって、交互に生じるプログラミング段階およびベリファイ段階を含むステップと、
前記書き込むステップを前記プログラミング段階の１つと前記ベリファイ段階の１つとの間で一時停止するステップと、
前記一時停止するステップの後で、第２データセットを第２群のメモリセルから、前記対応するデータラッチセットのラッチに読み出すステップと、
前記読み出すステップの後で、前記一時停止された書き込むステップを再開するステップと、
を含む方法。
【請求項１８】
請求項１７記載の方法において、
前記書き込むステップは状態マシンによって管理され、前記一時停止するステップは、前記読み出すステップに対するコマンドを受信したことに応答し、前記再開するステップは、前記読み出すステップを完了したことに応答する方法。
【請求項１９】
請求項１７記載の方法において、
前記読み出すステップの後で、前記再開された書き込むステップ中、前記メモリから前記第２のデータセットを伝送するステップをさらに含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭのような不揮発性半導体メモリに関し、特に、重なり合うメモリ動作を可能にする共有ラッチ構造に基づくキャッシュ動作に関する。
【背景技術】
【０００２】
電荷の不揮発性記憶が可能であって、特に、小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態をとる固体メモリは、近年、様々なモバイルおよびハンドヘルド装置、特に、情報機器および家庭用電化製品において選択される記憶装置になった。固体メモリでもあるＲＡＭ（ランダムアクセスメモリ）とは異なって、フラッシュメモリは不揮発性であって、電源がオフに転換された後でも、記憶されたデータを保存する。高い費用にもかかわらず、フラッシュメモリは、大容量記憶用途においてますます用いられてきている。ハードドライブおよびフロッピー（登録商標）ディスクのような回転磁気媒体に基づく従来の大容量記憶装置は、モバイルおよびハンドヘルド環境に不適切である。その理由は、巨大になりがちなディスクドライブが、機械的に故障する傾向にあり、高遅延および大電力要件を有するためである。これらの所望されていない属性は、大部分のモバイルおよび携帯用途において、ディスクに基づく記憶装置を非実用的なものにする。その一方で、埋め込まれたフラッシュメモリと、取り外し可能なカードの形態をとるフラッシュメモリとの双方は、小形、低電力消費量、高速および高信頼性の特徴によってモバイルおよびハンドヘルド環境に理想的に適する。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去することができ、新たなデータをメモリセルに書き込む、または「プログラムする」ことができる不揮発性メモリである。双方とも、電界効果トランジスタ構造においてソース領域とドレイン領域との間にある半導体基板内のチャネル領域上に配置された導電性フローティング（非結合）ゲートを用いる。フローティングゲート上には、コントロールゲートが設けられている。トランジスタのしきい値電圧特性は、フローティングゲート上に保存されている電荷の量によって制御される。すなわち、フローティングゲート上の所定の電荷レベルに対して、対応する電圧（しきい値）が存在し、ソース領域とドレイン領域との間で導通を可能にするためにトランジスタが「オン」に転換される前に、この対応する電圧をコントロールゲートに印加する必要がある。
【０００４】
フローティングゲートは電荷の範囲を保持することができ、従って、フローティングゲートをしきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、フローティングゲート上にプログラムできる電荷の範囲に対応する装置の最小および最大しきい値レベルによって区切られている。一般的に、しきい値ウィンドウは、メモリ装置の特性、動作条件および経歴に依存する。原則として、ウィンドウ内の各々異なる分解可能なしきい値電圧レベル範囲を用いて、セルの限定されたメモリ状態を指定することができる。
【０００５】
メモリセルとして作用するトランジスタは、一般的に、２つの機構のうちの１つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに加えられた高電圧は、基板のチャネル領域にわたって電子を加速する。これと同時に、コントロールゲートに印加された高電圧は、薄肉ゲート誘電体を介してホットエレクトロンをフローティングゲートに引き込む。「トンネル注入」では、高電圧はコントロールゲートへ基板に対して印加される。このように、電子は基板から、介在するフローティングゲートへ引き込まれる。
【０００６】
メモリ装置を多数の機構によって消去することができる。ＥＰＲＯＭの場合、フローティングゲートから紫外放射により電荷を取り除くことによってメモリは一括消去可能である。ＥＥＰＲＯＭの場合、基板へコントロールゲートに対して高電圧を印加し、これによって、薄肉酸化物をトンネルして基板のチャネル領域へフローティングゲート内の電子を誘導すること（すなわち、ファウラ−ノルドハイムトンネル現象）によってメモリセルは電気的に消去可能である。一般的に、ＥＥＰＲＯＭはバイトごとに消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは、一斉にすべてのブロックを、または１回に１つ以上のブロックを電気的に消去可能である。ブロックは、５１２バイト以上のメモリで構成することができる。
【０００７】
不揮発性メモリセルの例
一般的に、メモリ装置は、カード上に装着することができる１つ以上のメモリチップを備える。各メモリチップは、復号器、消去回路、書き込み回路および読み出し回路のような周辺回路によって支援されたメモリセルのアレイを備える。より精巧なメモリ装置は、知的かつ高水準のメモリ動作およびインターフェイスを実行するコントローラをも備える。今日、用いられている不揮発性固体メモリ装置が数多く商業的に成功している。これらのメモリ装置は異なる種類のメモリセルを用いることができ、各々の種類は１つ以上の電荷記憶素子を有する。
【０００８】
図１Ａ〜１Ｅには、不揮発性メモリセルの異なる例を線図的に示す。
【０００９】
図１Ａには、電荷を記憶するフローティングゲートを有するＥＥＰＲＯＭセルの形態をとる不揮発性メモリを線図的に示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）はＥＰＲＯＭに類似の構造を有するが、適切な電圧が印加されると、ＵＶ放射にさらす必要なしにフローティングゲートから電荷を電気的に取り込みかつ取り除く機構をさらに備える。このようなセルおよびその製造方法の例が、米国特許第５，５９５，９２４号（特許文献１）に示されている。
【００１０】
図１Ｂには、選択ゲートと、コントロールまたはステアリングゲートとの双方を有するフラッシュＥＥＰＲＯＭセルを線図的に示す。メモリセル１０は、ソース拡散領域１４とドレイン拡散領域１６との間に「分割チャネル」１２を有する。セルは、直列になっている２つのトランジスタＴ１，Ｔ２で効果的に形成されている。Ｔ１は、フローティングゲート２０およびコントロールゲート３０を有するメモリトランジスタとして作用する。フローティングゲートは、選択可能な量の電荷を記憶することができる。チャネルのＴ１部分を流れることができる電流の量は、コントロールゲート３０上の電圧と、介在するフローティングゲート２０に存在する電荷の量とに依存する。Ｔ２は、選択ゲート４０を有する選択トランジスタとして作用する。選択ゲート４０の電圧によってＴ２がオンに転換されると、これによって、チャネルのＴ１部分の電流がソースとドレインとの間を通過することができる。選択トランジスタは、コントロールゲートの電圧と独立してソース−ドレインチャネルと一緒にスイッチを構成する。１つの利点は、フローティングゲートの（正の）電荷空乏によってゼロのコントロールゲート電圧でも依然として導通しているこれらのセルをオフに転換するのに用いることができるということである。他の利点は、ソース側注入プログラミングを容易に実施できるということである。
【００１１】
分割チャネルメモリセルの簡単な一実施形態は、図１Ｂに示す破線によって線図的に示されているように同一のワード線に選択ゲートおよびコントロールゲートが接続されている場合である。これは、チャネルの一部にわたって配置された電荷記憶素子（フローティングゲート）と、他のチャネル部分および電荷記憶素子にわたって配置された（ワード線の一部である）コントロールゲート構造とを有することによって達成される。これによって、直列になっている２つのトランジスタでセルを効果的に形成し、一方（メモリトランジスタ）が電荷記憶素子上の電荷の量とワード線上の電圧との組み合わせを用いて、チャネルの対応部分を流れることができる電流の量を制御し、他方（選択トランジスタ）がゲートとして作用するワード線のみを有する。このようなセル、メモリシステムでの使用およびその製造方法の例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）に示されている。
【００１２】
図１Ｂに示す分割チャネルセルのさらなる精密な実施形態は、選択ゲートおよびコントロールゲートが独立し、それらの間の破線によって接続されていない場合である。１つの実施例は、ワード線に対して垂直にある制御（またはステアリング）線に接続されたセルのアレイ内に一列のコントロールゲートを有する。その効果は、選択されたセルを読み出し、またはプログラムする場合に同時に２つの機能を実行する必要があることからワード線を開放するということである。これら２つの機能は、（１）選択トランジスタのゲートとして作用することであって、従って、選択トランジスタをオンおよびオフに転換するのに適切な電圧を必要とし、（２）ワード線と電荷記憶素子との間の電界（容量性）結合を介して電荷記憶素子の電圧を所望のレベルに駆動することである。これら機能の双方を単一電圧で最適に実行することは困難であることが多い。コントロールゲートおよび選択ゲートに別個の制御を用いると、ワード線は、機能（１）を実行するだけで足り、その一方で、追加の制御線は機能（２）を実行する。この能力によって、プログラミング電圧が対象のデータに適合された高性能なプログラミング設計を可能にする。フラッシュＥＥＰＲＯＭアレイでの独立したコントロール（またはステアリング）ゲートの使用が、例えば、米国特許第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）に記載されている。
【００１３】
図１Ｃには、２重フローティングゲートと、独立した選択ゲートおよびコントロールゲートとを有する別のフラッシュＥＥＰＲＯＭセルを線図的に示す。直列になっている３つのトランジスタを効果的に有すること以外、メモリセル１０’は、図１Ｂのメモリセルに類似する。この種のセルでは、２つの記憶素子（すなわち、Ｔ１左側およびＴ１右側の記憶素子）は、それらの間に選択トランジスタＴ２を有するソース拡散領域とドレイン拡散領域との間のチャネル上に含まれる。メモリトランジスタはそれぞれフローティングゲート２０’，２０”およびコントロールゲート３０’，３０”を有する。選択トランジスタＴ２は選択ゲート４０’によって制御される。どの時点においても、一対のメモリトランジスタの一方のみが、読み出しまたは書き込みのためにアクセスされる。記憶ユニットＴ１左側がアクセスされる場合、Ｔ２およびＴ１右側の双方はオンに転換されて、チャネルのＴ１左側部分の電流をソースとドレインとの間に流すことができる。これと同様に、記憶ユニットＴ１右側がアクセスされる場合、Ｔ２およびＴ１左側はオンに転換される。フローティングゲートに接近して選択ゲートポリシリコンの一部を有し、フローティングゲート内に記憶された電子が選択ゲートポリシリコンをトンネルすることができるのに充分な正の電圧（例えば、２０Ｖ）を選択ゲートに印加することによって消去は達成される。
【００１４】
図１Ｄには、ＮＡＮＤセルに編成されたメモリセルのストリングを線図的に示す。ＮＡＮＤセル５０は、ソースおよびドレインによってデイジーチェーンに構成された一連のメモリトランジスタＭ１，Ｍ２，．．．Ｍｎ（ｎ＝４，８，１６またはそれ以上）から成る。一対の選択トランジスタＳ１，Ｓ２は、ＮＡＮＤセルのソース端子５４およびドレイン端子５６を介する外部とのメモリトランジスタチェーン接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換されると、ソース端子はソース線に結合される。これと同様に、ドレイン選択トランジスタＳ２がオンに転換されると、ＮＡＮＤセルのドレイン端子は、メモリアレイのビット線に結合される。チェーン内の各メモリトランジスタは、意図されたメモリ状態を表すために所定量の電荷を記憶する電荷記憶素子を有する。各メモリトランジスタのコントロールゲートは、読み出しおよび書き込み動作を制御する。各選択トランジスタＳ１，Ｓ２のコントロールゲートは、ソース端子５４およびドレイン端子５６をそれぞれ介してＮＡＮＤセルへのアクセスを制御する。
【００１５】
ＮＡＮＤセル内のアドレス指定されたメモリトランジスタがプログラミング中に読み出されベリファイされる場合、コントロールゲートには適切な電圧が供給される。これと同時に、ＮＡＮＤセル５０内の残りのアドレス指定されていないメモリトランジスタは、充分な電圧がコントロールゲートに印加されることによって完全にオンに転換される。このように、導通経路は、個々のメモリトランジスタのソースからＮＡＮＤセルのソース端子５４へ効果的に生成され、これと同様に、個々のメモリトランジスタのドレインからセルのドレイン端子５６へ効果的に生成される。このようなＮＡＮＤセル構造を有するメモリ装置が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、および第６，０４６，９３５号（特許文献１１）に記載されている。
【００１６】
図１Ｅには、電荷を記憶するため、誘電体層を有する不揮発性メモリを線図的に示す。前述した導電性フローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いるこのようなメモリ装置は、エイタンらによる「ＮＲＯＭ：新規な局所的トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁 (Eitan et al., “NROM: A Novel Localized Trapping, 2‐Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November, 2000, pp. 543-545) （非特許文献１）に記載されている。ＯＮＯ誘電体層は、ソース拡散領域とドレイン拡散領域との間のチャネルにわたって延在する。１つのデータビットに対する電荷は、ドレインに隣接する誘電体層内に局限され、他のデータビットに対する電荷は、ソースに隣接する誘電体層内に局限される。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層間に挟まれた捕捉誘電体を有する不揮発性メモリセルを開示している。多状態データ記憶は、誘電体内の空間的に分離された電荷記憶領域の２値状態を別々に読み出すことによって実施される。
【００１７】
メモリアレイ
一般的に、メモリ装置は、行および列に配置され、ワード線およびビット線によってアドレス指定可能であるメモリセルの２次元アレイから成る。ＮＯＲ形またはＮＡＮＤ形構造に従ってアレイを形成することができる。
【００１８】
ＮＯＲアレイ
図２には、メモリセルのＮＯＲアレイの一例を示す。ＮＯＲ形構造を有するメモリ装置は、図１Ｂまたは図１Ｃに示す種類のセルを用いて実施される。メモリセルの各行はソースおよびドレインによってデイジーチェーンに接続されている。この設計は、仮想接地設計と称されることがある。各メモリセル１０はソース１４、ドレイン１６、コントロールゲート３０および選択ゲート４０を有する。行内のセルは、ワード線４２に接続された選択ゲートを有する。列内のセルは、選択されたビット線３４，３６にそれぞれ接続されたソースおよびドレインを有する。メモリセルが、独立して制御されるコントロールゲートおよび選択ゲートを有する幾つかの実施形態では、ステアリング線３６も列内のセルのコントロールゲートを接続する。
【００１９】
多くのフラッシュＥＥＰＲＯＭ装置は、互いに接続されたコントロールゲートおよび選択ゲートが各々に形成されたメモリセルを用いて実施される。この場合、ステアリング線およびワード線が各行に沿ってセルのすべてのコントロールゲートおよび選択ゲートを単に接続する必要はない。これらの設計の例は、米国特許第５，１７２，３３８号（特許文献１４）および第５，４１８，７５２号（特許文献１５）に開示されている。これらの設計では、ワード線は本質的に２つの機能、すなわち、読み出しまたはプログラムするための行選択と行内のすべてのセルにコントロールゲート電圧を供給することとを実行する。
【００２０】
ＮＡＮＤアレイ
図３には、図１Ｄに示すようなメモリセルのＮＡＮＤアレイの一例を示す。ＮＡＮＤセルの各列に沿って、ビット線は各ＮＡＮＤセルのドレイン端子５６に結合されている。ＮＡＮＤセルの各行に沿って、ソース線はすべてのソース端子５４を接続することができる。また、行に沿って延在するＮＡＮＤセルのコントロールゲートは、一連の対応するワード線に接続されている。接続されたワード線を介してコントロールゲートに適切な電圧を用いて一対の選択トランジスタ（図１Ｄ参照）をオンに転換することによってＮＡＮＤセルの行全体をアドレス指定することができる。ＮＡＮＤセルのチェーン内のメモリトランジスタが読み出されると、チェーンに流れる電流が、読み出されるセル内に記憶された電荷のレベルに本質的に依存するようにチェーン内の残りのメモリトランジスタは関連するワード線を介して確実にオンに転換される。ＮＡＮＤ構造アレイおよびメモリシステムの一部としての動作の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１６）、および第６，０４６，９３５号（特許文献１７）に記載されている。
【００２１】
ブロック消去
電荷記憶メモリ装置のプログラミング動作は、さらなる電荷を電荷記憶素子に追加することしかできない。従って、プログラミング動作より前に、電荷記憶素子内に存在する電荷を除去（または消去）する必要がある。メモリセルの１つ以上のブロックを消去する消去回路（図示せず）が設けられている。ＥＥＰＲＯＭのような不揮発性メモリは、セルのアレイ全部またはアレイのセルのかなりの部分が電気的に同時に（すなわち、一瞬に）消去される場合に「フラッシュ」ＥＥＰＲＯＭと称される。消去されると、次に、セルのこの部分を再プログラムすることができる。同時に消去できるセルのこの部分は、１つ以上のアドレス指定可能な消去単位を構成することができる。一般的に、消去単位またはブロックは１つ以上のページのデータを記憶し、ページはプログラミングおよび読み出しの単位であるが、単一の動作で２つ以上のページをプログラムまたは読み出すことができる。一般的に、各ページは１つ以上のセクタのデータを記憶し、セクタの大きさはホストシステムによって定義される。一例として、磁気ディスクドライブによって確立された規格に従う５１２バイトのユーザデータと、ユーザデータおよび／またはそれらが記憶されたブロックに関する幾らかのバイト数のオーバーヘッド情報とから成るセクタが挙げられる。
【００２２】
読み出し／書き込み回路
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流区切り点レベルは、導通ウィンドウを２つの領域に区画するように確立される。予め決定された一定の電圧を印加することによってセルが読み出される場合、ソース／ドレイン電流は、区切り点レベル（または、基準電流ＩREF ）と比較することによってメモリ状態に分解される。電流読み出しが区切り点レベルの読み出しよりも高い場合、セルは一方の論理状態（例えば、「０」状態）にあると決定される。その一方で、電流が区切り点レベルの電流よりも少ない場合、セルは他方の論理状態（例えば、「１」状態）にあると決定される。従って、このような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラムすることができる基準電流源は、メモリシステムの一部として区切り点レベルの電流を発生するために設けられることが多い。
【００２３】
メモリ容量を増大するため、フラッシュＥＥＰＲＯＭ装置は、半導体技術の状態が進歩するにつれて、ますます高い密度で製造されてきている。記憶容量を増大させる別の方法は、各メモリセルに３つ以上の状態を記憶させることである。
【００２４】
多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合、各セルが２ビット以上のデータを記憶することができるように導通ウィンドウは２つ以上の区切り点によって３つ以上の領域に区画される。従って、所定のＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態の数と共に増大される。多状態またはマルチレベルメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが、米国特許第５，１７２，３３８号（特許文献１４）に記載されている。
【００２５】
実際には、セルのメモリ状態は、基準電圧がコントロールゲートに印加されているときにセルのソースおよびドレイン電極にわたる伝導電流を検知することによって一般に読み出される。従って、セルのフローティングゲート上の所定の電荷ごとに、一定の基準コントロールゲート電圧に対して対応する伝導電流を検出することができる。これと同様に、フローティングゲート上にプログラムできる電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定義する。
【００２６】
あるいはまた、区画された電流ウィンドウ内の伝導電流を検知する代わりに、所定のメモリ状態に対して試験用にコントロールゲートでしきい値電圧を設定し、伝導電流がしきい値電流よりも低いかまたは高いかを検出することが可能である。１つの実施例では、しきい値電流に対する伝導電流の検出は、伝導電流がビット線のキャパシタンスを介して放電している速度を検査することによって達成される。
【００２７】
図４には、フローティングゲートがどの時点においても選択的に記憶できる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す。４つの実線のＩD 対ＶCG曲線は、４つの可能なメモリ状態にそれぞれ対応してメモリセルのフローティングゲート上にプログラムできる４つの可能な電荷レベルを表す。一例として、セルの母集団のしきい値電圧ウィンドウは、０．５Ｖから３．５Ｖまでの範囲に及ぶことができる。しきい値ウィンドウを０．５Ｖごとの間隔で５つの領域に区画することによって６つのメモリ状態を画定することができる。例えば、図に示すように２μＡの基準電流ＩREF が用いられる場合、曲線が、ＶCG＝０．５Ｖおよび１．０Ｖにより区画されたしきい値ウィンドウの領域内でＩREF と交差するので、Ｑ１でプログラムされたセルをメモリ状態「１」にあると見なすことができる。これと同様に、Ｑ４はメモリ状態「５」にある。
【００２８】
前述したことから分かるように、メモリセルに記憶させる状態が多くなるほど、より細かくしきい値ウィンドウが分割される。これによって、必要とされる分解能を達成できるようにプログラミングおよび読み出し動作に高い精度が必要とされる。
【００２９】
米国特許第４，３５７，６８５号（特許文献１８）には、２状態ＥＰＲＯＭをプログラムする方法であって、セルが所定の状態にプログラムされる場合、逓増的な電荷をフローティングゲートに追加するたびにセルが連続的なプログラミング電圧パルスを受ける方法が開示されている。パルス間では、セルは、区切り点レベルに対するソース−ドレイン電流を決定するために読み返され、またはベリファイされる。電流状態が所望の状態に達したことがベリファイされたら、プログラミング動作は停止する。用いられるプログラミングパルス列は、逓増的な期間または振幅を有することができる。
【００３０】
従来技術のプログラミング回路は、しきい値ウィンドウを通して消去または接地状態から、対象の状態が達成されるまでのステップに単にプログラミングパルスを適用する。実際には、適切な分解能を可能にするため、区画または画定された各領域は、交差するために少なくとも約５つのプログラミングステップを必要とする。この性能は、２状態メモリセルに受け入れられる。しかし、多状態セルに対しては、必要とされるステップの数は区画の数と共に増大し、従って、プログラミング精度または分解能を増大させる必要がある。例えば、１６状態セルは、対象の状態にプログラムするために平均して少なくとも４０個のプログラミングパルスを必要とすることがある。
【００３１】
図５には、行復号器１３０および列復号器１６０を介して読み出し／書き込み回路１７０によってアクセスできるメモリアレイ１００の一般的な配置を有するメモリ装置を線図的に示す。図２および図３に関連して説明したように、メモリアレイ１００内のメモリセルのメモリトランジスタは、一連の選択された（１つ以上の）ワード線および（１つ以上の）ビット線を介してアドレス指定可能である。適切な電圧を、アドレス指定されたメモリトランジスタのそれぞれのゲートに印加するため、行復号器１３０は１つ以上のワード線を選択し、列復号器１６０は１つ以上のビット線を選択する。アドレス指定されたメモリトランジスタのメモリ状態を読み出しまたは書き込む（プログラムする）読み出し／書き込み回路１７０が設けられている。読み出し／書き込み回路１７０は、ビット線を介してアレイ内のメモリ素子と接続できる多数の読み出し／書き込みモジュールを備える。
【００３２】
図６Ａは、個々の読み出し／書き込みモジュール１９０の略ブロック図である。本質的に、読み出しまたはベリファイ中、センス増幅器は、選択されたビット線を介して接続されたアドレス指定されたメモリトランジスタのドレインに流れる電流を決定する。この電流は、メモリトランジスタに記憶された電荷と、コントロールゲート電圧とに依存する。例えば、多状態ＥＥＰＲＯＭセルでは、フローティングゲートを、幾つかの異なるレベルの１つに充電することができる。４レベルセルの場合、２ビットのデータを記憶するのに用いることができる。センス増幅器によって検出されたレベルは、データラッチに記憶すべき一連のデータビットへレベル−ビット変換論理装置によって変換される。
【００３３】
読み出し／書き込み性能および精度に影響を及ぼす要因
読み出しおよびプログラミング性能を改善するため、アレイ内の複数の電荷記憶素子またはメモリトランジスタは並列に読み出され、またはプログラムされる。従って、メモリ素子の論理「ページ」が同時に読み出され、またはプログラムされる。既存のメモリ構造では、一般的に、行は、インターリーブされた幾つかのページを含む。ページの全メモリ素子は同時に読み出され、またはプログラムされる。列復号器は、インターリーブされたページのそれぞれ１つを対応する数の読み出し／書き込みモジュールに選択的に接続する。例えば、１つの実施例では、メモリアレイは、５３２バイト（５１２バイト＋２０バイトのオーバーヘッド）のページサイズを有するように設計される。各列がドレインビット線を含み、１行当たりに、インターリーブされたページが２つある場合、合計して８，５１２個の列になり、各ページが４，２５６個の列と関連する。４，２５６個の検知モジュールは、すべての偶数ビット線または奇数ビット線のどちらかを並列に読み出しまたは書き込むように接続可能である。このように、並行して４，２５６ビット（すなわち、５３２バイト）のページのデータはメモリ素子のページから読み出され、またはメモリ素子のページにプログラムされる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールを様々な構造に配置することができる。
【００３４】
図５に関して、読み出し／書き込み回路１７０は、読み出し／書き込みスタック１８０のバンクに編成されている。各読み出し／書き込みスタック１８０は、読み出し／書き込みモジュール１９０のスタックである。メモリアレイでは、列間隔は、それを占有する１つまたは２つのトランジスタの大きさによって決定される。しかし、図６Ａから分かるように、読み出し／書き込みモジュールの回路を、多くのさらなるトランジスタおよび回路素子を用いて実施する可能性があり、従って、多くの列にわたる空間を占有することになる。占有された列のうちの２つ以上の列に作用するため、複数のモジュールは、互いの上部に重ねられる。
【００３５】
図６Ｂには、読み出し／書き込みモジュール１９０のスタックによって従来通りに実施された図５の読み出し／書き込みスタックを示す。例えば、読み出し／書き込みモジュールは１６個の列にわたって延在することができ、次に、８つの読み出し／書き込みモジュールのスタックを有する読み出し／書き込みスタック１８０を用いて８つの列に同時に作用することができる。列復号器を介して読み出し／書き込みスタックを、バンク間の８つの奇数（１，３，５，７，９，１１，１３，１５）列または８つの偶数（２，４，６，８，１０，１２，１４，１６）列のどちらかに結合することができる。
【００３６】
前述したように、従来のメモリ装置は、一度にすべての偶数または奇数のビット線に対して大規模に並列に動作することによって読み出し／書き込み動作を改善する。インターリーブされた２つのページから成る列のこの構造は、読み出し／書き込み回路のブロックを適合させるという問題を軽減するのに役立つ。このことは、ビット線間容量結合を制御するという考慮事項によっても影響を受ける。ブロック復号器は、一連の読み出し／書き込みモジュールを偶数ページまたは奇数ページに多重化するのに用いられる。このように、１セットのビット線が読み出されまたはプログラムされるときはいつでも、インターリーブなセットを接地して、すぐ隣との結合を最小限にすることができる。
【００３７】
しかし、インターリーブページ構造は、少なくとも３つの態様において不利である。第１に、インターリーブページ構造は、追加の多重化回路を必要とする。第２に、インターリーブページ構造は、遅い性能を有する。ワード線によって接続されたメモリセルまたは１行内のメモリセルの読み出しまたはプログラミングを終了するため、２度の読み出しまたは２度のプログラミング動作が必要とされる。第３に、インターリーブページ構造は、奇数ページおよび偶数ページに別々に行われるような２つの隣接部分が異なる時点でプログラムされるとき、フローティングゲートレベルで隣接する電荷記憶素子間の電界結合のような他の妨害による影響に対処するのにも最適ではない。
【００３８】
メモリトランジスタ間の間隔が接近するにつれて、隣接する電界結合の問題は顕著になる。メモリトランジスタでは、電荷記憶素子は、チャネル領域とコントロールゲートとの間に挟まれている。チャネル領域に流れる電流は、コントロールゲートおよび電荷記憶素子の領域が一因となって結果として生じた電界の関数である。密度が増大するにつれて、メモリトランジスタは互いにますます接近して形成される。従って、隣接する電荷素子からの電界は、影響を受けるセルの、結果として生じた電界の著しい一因となる。隣接による電界は、隣接する電荷記憶素子内にプログラムされた電荷に依存する。この摂動場は、隣接する電荷記憶素子のプログラミング状態と共に変化するので実際には動的である。従って、影響を受けたセルは、隣接する電荷記憶素子の状態の変化に依存して異なる時点で異なって読み出すことがある。
【００３９】
従来のインターリーブページの構造は、隣接するフローティングゲートの結合によって生じる誤差を悪化させる。偶数ページおよび奇数ページは互いに独立してプログラムされ読み出されるので、一連の条件の下でページをプログラムするが、その間にインターリーブページに起こったことに依存して、一連の完全に異なる条件の下で読み返すことがある。読み出し誤差は、より正確な読み出し動作を必要とする密度の増大につれてさらに深刻になり、多状態の実施に対してしきい値ウィンドウの区画が厳密でなくなる。性能は損害を受け、多状態の実施に対する潜在能力は制限される。
【００４０】
米国公開特許出願第２００４／００６００３１号（特許文献１９）には、メモリセルの対応するブロックを並列に読み出し書き込む大規模なブロックの読み出し／書き込み回路を有する高性能かつ小形の不揮発性メモリ装置が開示されている。特に、メモリ装置は、ブロックの読み出し／書き込み回路において冗長性を最小限まで減少させる構造を有する。空間および電力の著しい節約は、時分割的にかなり小規模なセットの共通部分と相互作用しながら並列に動作するブロック読み出し／書き込みモジュール中核部分へブロックの読み出し／書き込みモジュールを再分散することによって達成される。特に、複数のセンス増幅器とデータラッチとの間の読み出し／書き込み回路間のデータ処理は、共有プロセッサによって実行される。
【００４１】
従って、一般的に、高性能かつ大容量の不揮発性メモリが必要とされる。特に、読み出し／書き込み回路間でデータを処理するため、多用途であるが小形かつ効率良い改善されたプロセッサを有し、読み出しおよびプログラミング性能が強化された小形の不揮発性メモリが必要とされる。
【特許文献１】米国特許第５，５９５，９２４号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，１７２，３３８号
【特許文献１５】米国特許第５，４１８，７５２号
【特許文献１６】米国特許第５，７７４，３９７号
【特許文献１７】米国特許第６，０４６，９３５号
【特許文献１８】米国特許第４，３５７，６８５号
【特許文献１９】米国公開特許出願第２００４／００６００３１号
【特許文献２０】米国公開特許出願第２００４／０１０９３５７号
【特許文献２１】米国特許出願第１１／０２６，５３６号
【特許文献２２】米国特許第６，７３８，２８９号
【特許文献２３】米国特許第６，６４３，１８８号
【特許文献２４】２００５年３月１６日出願の「電力が節約された読み出しおよびプログラム−ベリファイ動作を有する不揮発性メモリおよび方法」という米国特許出願
【特許文献２５】米国特許出願第１１／０１５，１９９号
【特許文献２６】米国特許出願第１１／０１３，１２５号
【特許文献２７】２００５年３月１６日出願の「不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用」という米国特許出願
【特許文献２８】米国特許出願第１０／８４６，２８９号
【特許文献２９】米国特許出願第１１／０２２，４６２号
【特許文献３０】米国特許出願第１０／９１５，０３９号
【特許文献３１】米国特許第６，２６６，２７３号
【特許文献３２】米国特許出願第１０／３１４，０５５号
【非特許文献１】エイタンらによる「ＮＲＯＭ：新規な局所的トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁
【発明の開示】
【００４２】
本発明の一態様によれば、内部メモリが読み出し、プログラミングまたは消去のような別の動作に携わっている間、データをメモリに伝送し、またはメモリから伝送することができるキャッシュ動作が提供される。特に、このようなキャッシュ動作を可能にするデータラッチの配置およびその使用方法について説明する。
【００４３】
データラッチが多数の物理ページによって共有された構造について説明する。例えば、読み出し／書き込みスタックは、複数のワード線によって共有されたメモリのビット線と関連する。メモリにおいて１つの動作が継続している間、これらのラッチのいずれかが自由である場合、これらラッチは、同一または別のワード線における将来の動作のためにデータをキャッシュすることができ、このことを別の動作の裏側に隠すことができるので伝送時間を節約することができる。このことは、異なる動作または動作の段階のパイプライン処理の量を増大させることによって性能を改善することができる。一例では、キャッシュプログラミング動作において、あるページのデータをプログラムしている間、別のページのデータをロードして、伝送時間を節約することができる。別の例の場合、例示的な一実施形態において、あるワード線上の読み出し動作は、別のワード線上の書き込み動作に挿入され、これによって、データの書き込みが継続中である間、読み出しからのデータをメモリから伝送することができる。
【００４４】
様々な態様によれば、第１のページのデータに対して書き込みまたは別の動作が継続中である間、異なるワード線上ではあるが同じブロック内の別のページからのデータを、（例えば、ＥＣＣ動作を行うため）トグルアウトすることができる。動作のこの段階間パイプライン処理によって、データ伝送に必要とされる時間を、第１のページのデータに対する動作の裏側に隠すことができる。より一般的に、このことによって、１つの動作の一部を別の、一般的には、長期にわたる動作の段階間に挿入することができる。別の例では、例えば、消去パルスの前、または消去後の部分として用いられるソフトプログラミング段階の前のような消去動作の段階間に検知動作を挿入する。
【００４５】
異なる段階を有する比較的長期にわたる動作が実行されている場合、主な態様は、ラッチが使用可能であれば、読み出し／書き込みスタックの共有ラッチを用いて高速動作に割り込む。例えば、プログラミングまたは消去動作に読み出しを挿入することができ、または、消去に２値プログラミングを挿入することができる。主な例示的な実施形態は、あるページに対するプログラミング動作中、同一の読み出し／書き込みスタックを共有する別のページに対してデータをトグルインおよび／またはトグルアウトする。例えば、トグルアウトし変更すべきデータの読み出しは、データの書き込みのベリファイ段階に挿入される。
【００４６】
空いているデータラッチの可用性は、様々な形で生じうる。一般的に、１セルにつきｎビットを記憶するメモリの場合、ｎ個のこのようなデータラッチは、ビット線ごとに必要とされる。しかし、これらラッチのすべてが常に必要とされるとは限らない。例えば、上ページ／下ページ形態をとって１セルにつき２ビットのデータを記憶するメモリでは、下ページをプログラムする間、１つのデータラッチが必要とされる（高速パス書き込みが実施される場合には、別のラッチが用いられる）。上ページをプログラムする間、２つのデータラッチが必要とされる（高速パス書き込みが実施される場合には、第３のラッチが用いられる）。より一般的には、複数のページを記憶するメモリの場合、最も高いページをプログラムするときにだけこれらラッチのすべてが必要とされる。このことは、他のラッチをキャッシュ動作に利用できるようにしておく。さらに、最も高いページを書き込んでいる間でさえ、様々な状態が書き込み動作のベリファイ段階から取り除かれるので、ラッチは自由になる。特に、ベリファイすべき最も高い状態だけが残った後、ベリファイ目的のために単一のラッチだけが必要とされ、他のラッチをキャッシュ動作に用いることができる。
【００４７】
例示的な実施形態は、各ビット線上のデータ用の２つのラッチと、高速パス書き込みのための１つの追加のラッチとを有し、１セルにつき２ビットを記憶する４状態メモリに基づく。下ページを書き込むか、消去するか、または、消去後のソフトプログラミングを行う動作は、基本的に２値動作であって、データラッチの１つを自由にし、これによってデータをキャッシュするのにこのデータラッチを用いることができる。これと同様に、上ページまたは全シーケンス書き込みを行う場合、最も高いレベルを除いてすべてがベリファイされた後、単一の状態のみをベリファイする必要があり、メモリは、データをキャッシュするのに用いることができるラッチを自由にすることができる。このラッチをどのようにして用いることができるかという一例では、コピー動作の場合のようなあるページをプログラムするとき、同じ一連のビット線上の別のワード線のように、同じデータラッチセットを共有する別のページの読み出しをプログラミングパルスと書き込みのベリファイとの間に割り込ませることができる。次に、アドレスを、書き込まれているページに切り替えることができ、これによって、書き込み処理は、再始動する必要なしに、中断したところからまた始めることができる。書き込みが継続する間、挿入された読み出し中にキャッシュされたデータをトグルアウトするか、検査するか、または変更し、先行する書き込み動作が完了した後の書き込みのために返信することができる。この種のキャッシュ動作は、次のページのデータのトグルアウトおよび変更を可能にして、最初のページのプログラミング動作の裏側に隠すことができる。
【００４８】
本発明の追加の特徴および利点を、添付図面と併せて理解すべき以下の好適な実施形態の説明から理解できよう。
【発明を実施するための最良の形態】
【００４９】
図７Ａには、本発明の改善されたプロセッサが実施され、区画された読み出し／書き込みスタックのバンクを有する小形メモリ装置を線図的に示す。メモリ装置は、２次元アレイのメモリセル３００、制御回路３１０および読み出し／書き込み回路３７０を含む。メモリアレイ３００は、行復号器３３０を介してワード線によってアドレス指定可能であり、列復号器３６０を介してビット線によってアドレス指定可能である。読み出し／書き込み回路３７０は、区画された読み出し／書き込みスタック４００のバンクとして実施され、（「ページ」とも称する）ブロックのメモリセルを並列に読み出させるかまたはプログラムさせる。好適な実施形態では、ページは、連続する一行のメモリセルから構成される。別の実施形態では、一行のメモリセルが複数のブロックまたはページに区画されている場合、読み出し／書き込み回路３７０を個々のブロックに多重化するブロックマルチプレクサ３５０が設けられている。
【００５０】
制御回路３１０は読み出し／書き込み回路３７０と共働してメモリアレイ３００のメモリ動作を実行する。制御回路３１０は、状態マシン３１２、オンチップアドレス復号器３１４および電源制御モジュール３１６を含む。状態マシン３１２はメモリ動作のチップレベル制御を行う。オンチップアドレス復号器３１４は、ホストまたはメモリコントローラによって用いられるアドレスと、復号器３３０，３７０によって用いられるハードウェアアドレスとの間のアドレスインターフェイスを行う。電源制御モジュール３１６は、メモリ動作中、ワード線およびビット線に供給された電源および電圧を制御する。
【００５１】
図７Ｂには、図７Ａに示された小形メモリ装置の好適な配置を示す。様々な周辺回路によるメモリアレイ３００へのアクセスはアレイの両側で左右対称に実施され、これによって、両側にあるアクセス線および回路は半分に減少される。従って、行復号器は行復号器３３０Ａ，３３０Ｂに分割され、列復号器は列復号器３６０Ａ，３６０Ｂに分割されている。一行のメモリセルが複数のブロックに区画されている実施形態では、ブロックマルチプレクサ３５０はブロックマルチプレクサ３５０Ａ，３５０Ｂに分割されている。これと同様に、読み出し／書き込み回路は、アレイ３００の下部からビット線に接続する読み出し／書き込み回路３７０Ａと、アレイ３００の上部からビット線に接続する読み出し／書き込み回路３７０Ｂとに分割されている。このように、読み出し／書き込みモジュールの密度、従って、区画された読み出し／書き込みスタック４００の密度は、本質的に半分だけ減少される。
【００５２】
図８には、図７Ａに示された読み出し／書き込みスタック内の基本的な構成要素の一般的な配置を線図的に示す。本発明の一般的な構造によれば、読み出し／書き込みスタック４００は、ｋ個のビット線を検知するセンス増幅器２１２のスタックと、Ｉ／Ｏバス２３１を介してデータを入力または出力するＩ／Ｏモジュール４４０と、入力または出力データを記憶するデータラッチ４３０のスタックと、読み出し／書き込みスタック４００間のデータを処理し記憶する共通プロセッサ５００と、スタック構成要素間の通信を行うスタックバス４２１とを備える。読み出し／書き込み回路３７０間のスタックバスコントローラは、読み出し／書き込みスタック間の様々な構成要素を制御するため、線４１１を介して、制御およびタイミング信号を供給する。
【００５３】
図９には、図７Ａおよび図７Ｂに示された読み出し／書き込み回路間の読み出し／書き込みスタックの好適な１つの配置を示す。各読み出し／書き込みスタック４００は、一群のｋ個のビット線に対して並列に動作する。ページがｐ＝ｒ×ｋ個のビット線を有する場合、ｒ個の読み出し／書き込みスタック４００−１，．．．，４００−ｒが存在する。
【００５４】
並列に動作する区画された読み出し／書き込みスタック４００のバンク全体は、行に沿っているｐ個のセルのブロック（またはページ）を並列に読み出させるかまたはプログラムさせる。従って、行全体のセルに対してｐ個の読み出し／書き込みモジュールが存在する。各スタックがｋ個のメモリセルに作用するので、バンク内の読み出し／書き込みスタックの総数は、ｒ＝ｐ／ｋによって示される。例えば、ｒがバンク内のスタックの数である場合、ｐ＝ｒ×ｋである。一例のメモリアレイは、ｐ＝５１２バイト（５１２×８ビット）、ｋ＝８、従ってｒ＝５１２を有することができる。好適な実施形態では、ブロックは、一続きの行全体のセルである。別の実施形態では、ブロックは、行内のセルのサブセットである。例えば、セルのサブセットを、行全体の半分または行全体の４分の１とすることができる。セルのサブセットを一続きの連続するセルとすることができ、あるいはセルのサブセットを他のセルごとまたは所定数のセルごととすることができる。
【００５５】
実質的に、４００−１のような各読み出し／書き込みスタックは、ｋ個のメモリセルのセグメントに並列に作用するセンス増幅器２１２−１〜２１２−ｋのスタックを含む。好適なセンス増幅器は、米国公開特許出願第２００４／０１０９３５７号（特許文献２０）に開示されている。この公開特許出願は、その全体が本願明細書において参照により援用されている。
【００５６】
スタックバスコントローラ４１０は、線４１１を介して、制御およびタイミング信号を読み出し／書き込み回路３７０に供給する。スタックバスコントローラ自体は線３１１を介してメモリコントローラ３１０に依存する。各読み出し／書き込みスタック４００間の通信は、相互接続するスタックバス４２１によって達成され、スタックバスコントローラ４１０によって制御される。制御線４１１は、スタックバスコントローラ４１０から制御およびクロック信号を読み出し／書き込みスタック４００−１の構成要素に供給する。
【００５７】
好適な配置では、スタックバスは、共通プロセッサ５００とセンス増幅器２１２のスタックとの間で通信するＳＡＢｕｓ４２２と、プロセッサとデータラッチ４３０のスタックとの間で通信するＤＢｕｓ４２３とへ分割される。
【００５８】
データラッチ４３０のスタックは、データラッチ４３０−１〜４３０−ｋから成り、データラッチは、スタックと関連する各メモリセルに対する。Ｉ／Ｏモジュール４４０は、データラッチに、Ｉ／Ｏバス２３１を介して外部とデータを交換させることができる。
【００５９】
共通プロセッサは、誤り状態のようなメモリ動作の状態を示すステータス信号を出力する出力部５０７をも含む。ステータス信号は、ワイヤードＯＲ構成のフラグバス５０９に結合されたｎ形トランジスタ５５０のゲートを駆動するのに用いられる。フラグバスをコントローラ３１０によってプリチャージするのが好ましく、ステータス信号が読み出し／書き込みスタックのいずれかによってアサートされると、フラグバスはプルダウンされる。
【００６０】
図１０には、図９に示された共通プロセッサの改善された実施形態を示す。共通プロセッサ５００は、外部回路、入力論理装置５１０、プロセッサラッチＰＬａｔｃｈ５２０および出力論理装置５３０と通信するプロセッサバスＰＢｕｓ５０５を備える。
【００６１】
入力論理装置５１０はＰＢｕｓからデータを受信し、信号線４１１を介すスタックバスコントローラ４１０からの制御信号に応じて論理状態の１つ「１」、「０」または「Ｚ」（浮遊）に変換されたデータとしてＢＳＩノードに出力する。次に、セット／リセットラッチＰＬａｔｃｈ５２０はＢＳＩをラッチし、結果として、ＭＴＣＨおよびＭＴＣＨ*として相補的な一対の出力信号を生じさせる。
【００６２】
出力論理装置５３０はＭＴＣＨおよびＭＴＣＨ* 信号を受信し、信号線４１１を介すスタックバスコントローラ４１０からの制御信号に応じて論理状態の１つ「１」、「０」または「Ｚ」（浮遊）に変換されたデータとしてＰＢｕｓ５０５に出力する。
【００６３】
どの時点においても、共通プロセッサ５００が、所定のメモリセルに関連するデータを処理する。例えば、図１０には、メモリセルがビット線１に結合された場合を示す。対応するセンス増幅器２１２−１は、センス増幅器データが現れるノードを備える。好適な実施形態では、ノードは、データを記憶するＳＡラッチ２１４−１の形態を想定する。これと同様に、対応する一連のデータラッチ４３０−１は、ビット線１に結合されたメモリセルと関連する入力または出力データを記憶する。好適な実施形態では、一連のデータラッチ４３０−１は、ｎビットのデータを記憶するのに充分なデータラッチ４３４−１，．．．，４３４−ｎを備える。
【００６４】
一対の相補的な信号ＳＡＰ，ＳＡＮによって伝送ゲート５０１が有効にされたとき、共通プロセッサ５００のＰＢｕｓ５０５は、ＳＢｕｓ４２２を介してＳＡラッチ２１４−１にアクセスする。これと同様に、一対の相補的な信号ＤＴＰ，ＤＴＮによって伝送ゲート５０２が有効にされたとき、ＰＢｕｓ５０５は、ＤＢｕｓ４２３を介して一連のデータラッチ４３０−１にアクセスする。信号ＳＡＰ，ＳＡＮ，ＤＴＰ，ＤＴＮは、スタックバスコントローラ４１０からの制御信号の一部として明示されている。
【００６５】
図１１Ａには、図１０に示された共通プロセッサの入力論理装置の好適な実施形態を示す。入力論理装置５１０はＰＢｕｓ５０５上のデータを受信し、制御信号に依存して、同一であるか、反転されたか、または浮遊された出力ＢＳＩを有する。実質的に、出力ＢＳＩノードは、伝送ゲート５２２の出力、またはＶｄｄに直列につながれたｐ形トランジスタ５２４，５２５を備えるプルアップ回路、または接地点に直列につながれたｎ形トランジスタ５２６，５２７を備えるプルダウン回路のいずれかによって影響を受ける。プルアップ回路は、信号ＰＢｕｓ，ＯＮＥによってそれぞれ制御されるｐ形トランジスタ５２４，５２５のゲートを有する。プルダウン回路は、信号ＯＮＥＢ＜１＞，ＰＢｕｓによってそれぞれ制御されるｎ形トランジスタ５２６，５２７のゲートを有する。
【００６６】
図１１Ｂには、図１１Ａの入力論理装置の真理値表を示す。この論理装置は、ＰＢｕｓと、スタックバスコントローラ４１０からの制御信号の一部である制御信号ＯＮＥ，ＯＮＥＢ＜０＞，ＯＮＥＢ＜１＞とによって制御される。実質的に、３つの伝送モードＰＡＳＳＴＨＲＯＵＧＨ，ＩＮＶＥＲＴ，ＦＬＯＡＴが支援される。
【００６７】
ＢＳＩが入力データと同じであるＰＡＳＳＴＨＲＯＵＧＨモードの場合、信号ＯＮＥは論理「１」であり、ＯＮＥＢ＜０＞は「０」であり、ＯＮＥＢ＜１＞は「０」である。このことは、プルアップまたはプルダウンを無効にするが、伝送ゲート５２２を有効にしてＰＢｕｓ５０５上のデータを出力５２３へ受け渡す。ＢＳＩが入力データの反転であるＩＮＶＥＲＴモードの場合、信号ＯＮＥは「０」であり、ＯＮＥＢ＜０＞は「１」であり、ＯＮＥＢ＜１＞は「１」である。このことは、伝送ゲート５２２を無効にする。しかも、ＰＢｕｓが「０」である場合、プルアップ回路は有効にされるが、プルダウン回路は無効にされ、結果として、「１」であるＢＳＩを生じさせる。これに類似して、ＰＢｕｓが「１」である場合、プルダウン回路は有効にされるが、プルアップ回路は無効にされ、その結果として、「０」であるＢＳＩを生じさせる。最後に、ＦＬＯＡＴモードの場合、信号ＯＮＥを「１」とし、ＯＮＥＢ＜０＞を「１」とし、ＯＮＥＢ＜１＞を「０」とすることによって出力ＢＳＩを浮遊させることができる。実際には、ＦＬＯＡＴモードは用いられないが、完全性のため、表に記載されている。
【００６８】
図１２Ａには、図１０に示された共通プロセッサの出力論理装置の好適な実施形態を示す。入力論理装置５１０からのＢＳＩノードの信号は、プロセッサラッチＰＬａｔｃｈ５２０内にラッチされる。出力論理装置５３０は、制御信号に依存してＰＬａｔｃｈ５２０の出力からデータＭＴＣＨ，ＭＴＣＨ* を受信し、ＰＡＳＳＴＨＲＯＵＧＨ、ＩＮＶＥＲＴまたはＦＬＯＡＴモードにあるとしてＰＢｕｓ上に出力する。言い換えれば、４つの分岐部分は、ＰＢｕｓ５０５に対する駆動器として作用して、ＰＢｕｓ５０５を能動的にハイ（ＨＩＧＨ）、ロー（ＬＯＷ）または浮遊（ＦＬＯＡＴ）状態とする。このことは、ＰＢｕｓ５０５に対する４つの分岐回路、すなわち２つのプルアップ回路および２つのプルダウン回路によって達成される。第１のプルアップ回路は、Ｖｄｄに直列につながれたｐ形トランジスタ５３１，５３２を備え、ＭＴＣＨが「０」である場合、ＰＢｕｓをプルアップすることができる。第２のプルアップ回路は、接地点に直列につながれたｐ形トランジスタ５３３，５３４を備え、ＭＴＣＨが「１」である場合、ＰＢｕｓをプルアップすることができる。これと類似して、第１のプルダウン回路は、Ｖｄｄに直列につながれたｎ形トランジスタ５３５，５３６を備え、ＭＴＣＨが「０」である場合、ＰＢｕｓをプルダウンすることができる。第２のプルダウン回路は、接地点に直列につながれたｎ形トランジスタ５３７，５３８を備え、ＭＴＣＨが「１」である場合、ＰＢｕｓをプルダウンすることができる。
【００６９】
本発明の１つの特徴は、ＰＭＯＳトランジスタを用いてプルアップ回路を構成し、ＮＭＯＳトランジスタを用いてプルダウン回路を構成することである。ＮＭＯＳによるプル（引っ張り）は、ＰＭＯＳのプルよりもずっと強力なので、いかなる競合であっても、プルダウンは常にプルアップを圧倒する。言い換えれば、ノードまたはバスは常にプルアップまたは「１」状態に初期設定することができ、所望に応じて、プルダウンによってノードまたはバスを常に「０」状態に反転することができる。
【００７０】
図１２Ｂには、図１２Ａの出力論理装置の真理値表を示す。この論理装置は、入力論理装置からラッチされたＭＴＣＨ、ＭＴＣＨ* と、スタックバスコントローラ４１０からの制御信号の一部である制御信号ＰＤＩＲ，ＰＩＮＶ，ＮＤＩＲ，ＮＩＮＶとによって制御される。４つの動作モード、ＰＡＳＳＴＨＲＯＵＧＨ、ＩＮＶＥＲＴ、ＦＬＯＡＴおよびＰＲＥＣＨＡＲＧＥが支援されている。
【００７１】
ＦＬＯＡＴモードでは、４つのすべての分岐部分は無効にされる。このことは、初期設定値でもある信号ＰＩＮＶ＝１、ＮＩＮＶ＝０、ＰＤＩＲ＝１およびＮＤＩＲ＝０を有することによって達成される。ＰＡＳＳＴＨＲＯＵＧＨモードでは、ＭＴＣＨ＝０の場合、ＰＢｕｓ＝０が必要とされる。このことは、ｎ形トランジスタ５３５，５３６を有するプルダウン分岐部分のみを有効にし、ＮＤＩＲ＝１を除いて、すべての制御信号は初期設定値であることによって達成される。ＭＴＣＨ＝１の場合、ＰＢｕｓ＝１が必要とされる。このことは、ｐ形トランジスタ５３３，５３４を有するプルアップ分岐部分のみを有効にし、ＰＩＮＶ＝０を除いて、すべての制御信号は初期設定値であることによって達成される。ＩＮＶＥＲＴモードでは、ＭＴＣＨ＝０の場合、ＰＢｕｓ＝１が必要とされる。このことは、ｐ形トランジスタ５３１，５３２を有するプルアップ分岐部分のみを有効にし、ＰＤＩＲ＝０を除いて、すべての制御信号は初期設定値であることによって達成される。ＭＴＣＨ＝１の場合、ＰＢｕｓ＝０が必要とされる。このことは、ｎ形トランジスタ５３７，５３８を有するプルダウン分岐部分のみを有効にし、ＮＩＮＶ＝１を除いて、すべての制御信号は初期設定値であることによって達成される。ＰＲＥＣＨＡＲＧＥモードでは、ＰＤＩＲ＝０およびＰＩＮＶ＝０の制御信号設定は、ＭＴＣＨ＝１の場合、ｐ形トランジスタ５３１，５３２を有するプルアップ分岐部分を有効にするか、または、ＭＴＣＨ＝０の場合、ｐ形トランジスタ５３３，５３４を有するプルアップ分岐部分を有効にする。
【００７２】
共通プロセッサの動作は、２００４年１２月２９日出願の米国特許出願第１１／０２６，５３６号（特許文献２１）にさらに詳細に説明されている。この特許出願は、その全体が本願明細書において参照により援用されている。
【００７３】
キャッシュ動作におけるデータラッチの使用
本発明の多くの態様は、内部メモリが読み出し、書き込みまたは消去のような他の動作を行っている間にデータを出し入れするキャッシュ動作のため、図１０において前述した読み出し／書き込みスタックのデータラッチを用いる。前述した構造では、データラッチは、多くの物理ページによって共有される。例えば、すべてのワード線によって共有されたビット線の読み出し／書き込みスタック上でのように、１つの動作が継続中である間、これらのラッチのいずれかが自由である場合、これらラッチは、同一または別のワード線において将来動作するためにデータをキャッシュすることができ、伝送時間を別の動作の裏側に隠すことができるので伝送時間を節約することができる。このことは、異なる動作または動作の段階のパイプライン処理の量を増大させることによって性能を改善することができる。一例では、キャッシュプログラミング動作において、あるページのデータをプログラムしている間、別のページのデータをロードして、伝送時間を節約することができる。別の例の場合、例示的な一実施形態において、あるワード線上の読み出し動作は、別のワード線上の書き込み動作に挿入され、これによって、データの書き込みが継続中である間、読み出しからのデータをメモリから伝送することができる。
【００７４】
これによって、第１のページのデータに対して書き込みまたは他の動作が継続中である間、異なるワード線上ではあるが同じブロック内の別のページからのデータを（例えば、ＥＣＣ動作を行うため）トグルアウトすることができることに留意すべきである。動作のこの段階間パイプライン処理によって、データの伝送に必要とされる時間を、第１のページのデータに対する動作の裏側に隠すことができる。より一般的に、このことによって、１つの動作の一部を別の、一般的には、長期にわたる動作の段階間に挿入することができる。別の例では、例えば、消去パルスの前、または消去後の部分として用いられるソフトプログラミング段階の前のような消去動作の段階間に検知動作を挿入する。
【００７５】
説明されている動作の幾つかに必要とされる相対時間を設けるため、前述したシステムに対する一連の例示的な時間値を、以下のとおりにとることができる。
データの書き込み：〜７００μｓ（下ページ〜６００μｓ、上ページ８００μｓ）
２値データ書き込み：〜２００μｓ
消去：〜２５００μｓ
読み出し：〜２０−４０μｓ
データの読み出しおよびトグルアウト：２ＫＢデータ、〜８０μｓ；４ＫＢ〜１６０μｓ；８ＫＢ〜３２０μｓ
これらの値を参考のために用いて、以下のタイミング図に含まれる相対時間を理解することができる。異なる段階を用いる長期にわたる動作を有する場合、主な態様は、ラッチが使用可能である場合、読み出し／書き込みスタックの共有ラッチを用いて高速動作に割り込む。例えば、プログラミングまたは消去動作に読み出しを挿入することができ、または、消去に２値プログラミングを挿入することができる。主な例示的な実施形態は、あるページに対するプログラミング動作中、同一の読み出し／書き込みスタックを共有する別のページに対してデータをトグルインおよび／またはトグルアウトする。例えば、トグルアウトし変更すべきデータの読み出しは、データの書き込みのベリファイ段階に挿入される。
【００７６】
空いているデータラッチの可用性は、様々な形で生じうる。一般的に、１セルにつきｎビットを記憶するメモリの場合、ｎ個のこのようなデータラッチは、ビット線ごとに必要とされる。しかし、これらラッチのすべてが常に必要とされるとは限らない。例えば、上ページ／下ページ形態をとって１セルにつき２ビットのデータを記憶するメモリでは、下ページをプログラムする間、２つのデータラッチが必要とされる。より一般的には、複数のページを記憶するメモリの場合、最も高いページをプログラムするときにだけこれらラッチのすべてが必要とされる。このことは、他のラッチをキャッシュ動作に利用できるようにしておく。さらに、最も高いページを書き込んでいる間でさえ、様々な状態が書き込み動作のベリファイ段階から取り除かれるので、ラッチは自由になる。特に、ベリファイすべき最も高い状態だけが残った後、ベリファイ目的のために単一のラッチだけが必要とされ、他のラッチをキャッシュ動作に用いることができる。
【００７７】
以下の説明は、前に援用され本願と同時に出願された「不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用」という米国特許出願（特許文献２７）で説明されたように、各ビット線上のデータ用の２つのラッチと、高速パス書き込みのための１つの追加のラッチとを有し、１セルにつき２ビットを記憶する４状態メモリに基づく。下ページを書き込むか、消去するか、または消去後のソフトプログラミングを行う動作は、基本的に２値動作であって、データラッチの１つを自由にし、これによって、データをキャッシュするのにこのデータラッチを用いることができる。これと同様に、上ページまたは全シーケンス書き込みを行う場合、最も高いレベルを除いてすべてがベリファイされた後、単一の状態のみをベリファイする必要があり、メモリは、データをキャッシュするのに用いることができるラッチを自由にすることができる。このラッチをどのようにして用いることができるかという一例では、コピー動作の場合のようなあるページをプログラムするとき、同じ一連のビット線上の別のワード線のように、同じデータラッチセットを共有する別のページの読み出しを書き込みのベリファイ段階中に割り込ませることができる。次に、アドレスを、書き込まれているページに切り替えることができ、これによって、書き込み処理は、再始動する必要なしに、中断したところからまた始めることができる。書き込みが継続する間、挿入された読み出し中にキャッシュされたデータをトグルアウトするか、検査するか、または変更し、先行の書き込み動作が完了した後の書き込みのために返信することができる。この種のキャッシュ動作は、次のページのデータのトグルアウトおよび変更を可能にして、最初のページのプログラミング動作の裏側に隠すことができる。
【００７８】
最初の例として、２ビットメモリに対するキャッシュプログラミング動作は、単一のページ（下ページ／上ページ形態）プログラミングモードで動作する。図１３は、図１０を簡略化したものであって、２ビットの実施形態のこの説明に関連する幾つかの特定素子を示し、説明を簡潔にするために他の素子は省略されている。これらは、データＩ／Ｏ線２３１に接続されたデータラッチＤＬ０  ４３４−０と、線４２３によって共通プロセッサ５００に接続されたデータラッチＤＬ１  ４３４−１と、線４３５によって他のデータラッチと共通に接続されたデータラッチＤＬ２  ４３４−２と、線４２２によって共通プロセッサ５００に接続されたセンス増幅器のデータラッチＤＬＳ２１４とを含む。図１３の様々な素子には、下ページプログラミング中の処理に従って符号が付けられている。ラッチＤＬ２  ４３４−２は、本願と同時に出願された「不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用」という米国特許出願（特許文献２７）に記載されているような高速パス書き込みモードの低いベリファイ（ＶＬ）に用いられる。例示的な実施形態はレジスタを含むが、レジスタを含めることと、レジスタが含まれている場合に高速パス書き込みを用いることとは任意選択である。
【００７９】
下ページのプログラミングは以下のステップを含むことができる。
（１）この処理は、初期設定値「１」にデータラッチＤＬ０  ４３４−０をリセットすることによって開始する。この規則は、プログラムされない選択された行のセルがプログラムを禁止されるように部分ページプログラミングを簡単化するのに用いられる。
（２）プログラミングデータをＩ／Ｏ線２３１に沿ってＤＬ０  ４３４−０に供給する。
（３）（ラッチが含まれ、高速パス書き込みが実施される場合、）プログラミングデータをＤＬ１  ４３４−１およびＤＬ２  ４３４−２に伝送する。
（４）プログラミングデータをＤＬ１  ４３４−１に伝送した後、データラッチＤＬ０  ４３４−０を「１」にリセットすることができ、プログラミング時間中、次のデータページをＩ／Ｏ線２３１に沿ってＤＬ０  ４３４−０にロードすることができ、これによって、最初のページを書き込みながら次のページをキャッシュすることができる。
（５）最初のページをＤＬ１  ４３４−１にロードした後、プログラミングを開始することができる。さらなるプログラミングからセルをロックアウトするためにＤＬ１  ４３４−１のデータを用いる。本願と同時に出願された「不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用」という米国特許出願（特許文献２７）に記載されているような高速パス書き込みの第２段階への移行を管理する低いベリファイのロックアウトに対してＤＬ２  ４３４−２のデータを用いる。
（６）プログラミングを開始したら、プログラミングパルスの後、低いベリファイの結果を用いてＤＬ２  ４３４−２を更新する。高いベリファイの結果を用いてＤＬ１  ４３４−１を更新する。（この説明は、下ページプログラミングがＡ状態に対するものである「従来の」符号化に基づく。この符号化および他の符号化は、本願と同時に出願された「不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用」という米国特許出願（特許文献２７）と、２００５年３月１６日出願の「電力が節約された読み出しおよびプログラム−ベリファイ動作を有する不揮発性および方法」という米国特許出願（特許文献２４）とにさらに詳しく説明されている。他の符号化へのこの説明の拡張は容易に分かる。）
（７）プログラミングが完了したかどうかの決定では、行のセル（または、適切な物理的プログラミング単位）のＤＬ１  ４３４−１レジスタのみを検査する。
【００８０】
下ページを書き込んだ後、上ページをプログラムすることができる。図１４には、図１３と同じ素子を示すが、下ページのデータが読み込まれる上ページプログラミングのラッチ割り当てを示す。（この説明は、この場合も従来の符号化を用いるので、上ページプログラミングはＢおよびＣ状態に対するものである。）上ページプログラミングは、以下のステップを含むことができる。
（１）下ページがプログラムし終えた後、上ページ（または次のページ）書き込みを、（実行されていない）キャッシュプログラミングコマンドが保持された状態マシンコントローラからの信号から開始する。
（２）（下ページ書き込みのステップ（４）中、プログラミングデータがＤＬ０  ４３４−０にロードされた場合、）プログラミングデータをＤＬ０  ４３４−０からＤＬ１
４３４−１およびＤＬ２  ４３４−２に伝送する。
（３）下ページデータをアレイから読み出し、ＤＬ０  ４３４−０に配置する。
（４）この場合もＤＬ１  ４３４−１およびＤＬ２  ４３４−２を、高いベリファイロックアウトデータおよび低いベリファイロックアウトデータにそれぞれ用いる。ラッチＤＬ０  ４３４−０をベリファイ結果で更新しないが、プログラミング参照データとして検査する。
（５）Ｂ状態をベリファイする一部として、低いベリファイＶＢＬで検知した後、これに応じてＤＬ２  ４３４−２内のデータを更新し、高いベリファイＶＢＨ結果でＤＬ１
４３４−１のデータを更新する。これと同様に、Ｃベリファイは、ラッチＤＬ２  ４３４−２およびＤＬ１  ４３４−１をそれぞれＶＣＬ結果およびＶＣＨ結果で更新するための対応するコマンドを有する。
（６）Ｂデータが完了した後、Ｃ状態のベリファイのみを実行する必要があるので、（参照のためにＤＬ０  ４３４−０に保持された）下ページデータを必要としない。ＤＬ０  ４３４−０を「１」にリセットし、別のページのプログラミングデータをＩ／Ｏ線２３１からラッチＤＬ０  ４３４−０にロードしキャッシュする。共通プロセッサ５００は、Ｃ状態のみがベリファイされるべきであるという指示を設定することができる。
（７）上ページプログラミングが完了したかどうかの決定では、Ｂ状態の場合、ラッチＤＬ１  ４３４−１およびＤＬ０  ４３４−０の双方を検査する。セルがＢ状態にプログラムされ、Ｃ状態のみがベリファイされた場合、プログラムされていないビットが他にあるかどうかを確かめるため、ラッチＤＬ１  ４３４−１のデータのみを検査する必要がある。
【００８１】
この配置の下、ステップ（６）では、ラッチＤＬ０  ４３４−０はもはや必要とされず、次のプログラミング動作のためにデータをキャッシュすることにこのラッチを用いることができることに留意すべきである。さらに、高速パス書き込みを用いる実施形態では、第２の、速度の遅いプログラミング段階に入り、データをキャッシュするのにラッチＤＬ２  ４３４−２をも用いることができる。しかし、実際には、かなり短い期間のみにこのようにラッチＤＬ２  ４３４−２を用いることができる場合が多く、この期間は、この機能を実施するのに必要とされることが多い追加のオーバーヘッドを正当化しない。
【００８２】
図１５を用いて、最後の数段落に説明した単一ページモードのキャッシュプログラミングの多くの態様を示すことができる。図１５には、メモリの内部で生じている事象（下側の「真のビジー」線）と、メモリの外部から分かる事象（上側の「キャッシュビジー」線）との相対時間を示す。
【００８３】
時間ｔ0 では、選択されたワード線（ＷＬn ）にプログラムすべき下ページは、メモリにロードされる。このことは、キャッシュが次のページに対するものとなるが、最初の下ページのデータが以前にキャッシュされなかったと推定する。時間ｔ1 では、下ページをロードし終え、メモリはそれを書き込み始める。このことは、この時点で２値動作に等しいので、状態Ａのみをベリファイする（「ｐｖｆｙＡ」）必要があり、次のページのデータを受信するためにデータラッチＤＬ０  ４３４−０を利用することができ、本願明細書では、時間ｔ2 において、上ページをＷＬn にプログラムすると見なし、従って、下ページのプログラミング中、上ページはラッチＤＬ０  ４３４−０にキャッシュされる。時間ｔ3 で上ページをロードし終え、時間ｔ4 で下ページをプログラムし終えるとすぐに上ページをプログラムすることができる。この配置の下、すべてのデータ（上ページおよび下ページ）を物理的プログラミング単位（ここでは、ワード線ＷＬn ）に書き込むが、以下で説明する全シーケンス実施形態とは異なって、メモリは、上ページのデータを書き込むことができる前に時間ｔ3 から時間ｔ4 まで待機しなければならない。
【００８４】
上ページプログラミングは時間ｔ4 で開始し、最初にＢ状態のみがベリファイされ（「ｐｖｆｙＢ」）、Ｃ状態はｔ5 で追加される（「ｐｖｆｙＢ／Ｃ」）。ｔ6 でＢ状態がもはやベリファイされなくなると、Ｃ状態のみをベリファイする（「ｐｖｆｙＣ」）必要があり、ラッチＤＬ０  ４３４−０は自由にされる。これによって、上ページをプログラムし終える間、次のデータセットをキャッシュすることができる。
【００８５】
前述したように、キャッシュプログラミングを用いる単一ページアルゴリズムに従って、図１５に示すように、上ページのデータを時間ｔ3 で利用できるにしても、このデータを書き込み始める前にメモリはｔ4 まで待機する。米国特許出願第１１／０１３，１２５号（特許文献２６）にさらに詳しく説明されているような全シーケンスプログラミング動作への変換では、上ページを利用できれば、上ページおよび下ページのデータを同時にプログラムすることができる。
【００８６】
全シーケンス（下ページ−全シーケンス変換）書き込みのキャッシュプログラミングのアルゴリズムは、前述したように下ページプログラミングから開始する。従って、ステップ（１）〜（４）は、単一ページプログラミングモードの下ページ処理に関する。すなわち、
（１）この処理は、初期設定値「１」にデータラッチＤＬ０  ４３４−０をリセットすることによって開始する。この規則は、プログラムされない選択された行のセルがプログラムを禁止されるように部分ページプログラミングを簡単化するのに用いられる。
（２）プログラミングデータをＩ／Ｏ線２３１に沿ってＤＬ０  ４３４−０に供給する。
（３）（ラッチが含まれ、高速パス書き込みが実施される場合、）プログラミングデータをＤＬ１  ４３４−１およびＤＬ２  ４３４−２に伝送する。
（４）プログラミングデータをＤＬ１  ４３４−１に伝送した後、データラッチＤＬ０  ４３４−０を「１」にリセットすることができ、プログラミング時間中、次のデータページをＩ／Ｏ線２３１に沿ってＤＬ０  ４３４−０にロードすることができ、これによって、第１のページを書き込みながら第２のページをキャッシュすることができる。
【００８７】
第２のページのデータがロードされた後、書き込まれている下ページが上ページに対応し、下ページをまだプログラムし終えていない場合、全シーケンス書き込みへの変更を実施することができる。この説明は、このようなアルゴリズムにおけるデータラッチの使用に焦点を当て、多くの他の詳細は、同一出願人による同時係属中の米国特許出願第１１／０１３，１２５号（特許文献２６）にさらに詳しく説明されている。
（５）上ページのデータをラッチＤＬ０  ４３４−０にロードした後、一方のページは下ページであり他方のページは上ページである２つのページが同じワード線および同じブロックにあるのかどうかを検査するためにアドレスブロックにおいて判断する。２つのページが同じワード線および同じブロックにある場合、プログラミング状態マシンは、実行可能であれば、下ページプログラミング−全シーケンスプログラミング変換を起動する。すべての保留中のベリファイが完了した後、移行が生じる。
（６）一般的に、プログラミングシーケンスが下ページから全シーケンスへ変更されると、幾つかの動作パラメータは変更される。例示的な実施形態では、これらは、以下のことを含む。
（ｉ）下ページデータがロックアウトされなかったが、完了したプログラミングループの数が変換によってリセットされない場合、パルスベリファイ周期の数に対する最大プログラミングループは、下ページアルゴリズムの最大プログラミングループから全シーケンスの最大プログラミングループへ変更される。
（ｉｉ）図１６に示すように、プログラミング波形は、下ページプログラミング処理に用いられた値ＶＰＧＭ＿Ｌから開始する。全シーケンスへの変換では、プログラミング波形が、上ページ処理に用いられる開始値ＶＰＧＭ＿Ｕを超える箇所に達した場合、階段波を上昇し続ける前に、階段波は減少してＶＰＧＭ＿Ｕまで戻る。
（ｉｉｉ）プログラミングパルスの最大値およびステップサイズを決定するパラメータは、変更されない。
（７）マルチレベルの符号化に対して正しいデータがプログラムされることを保証するため、メモリセルの現在の状態の全シーケンス読み出しを実行する必要がある。このことは、以前に下ページプログラミングにロックアウトしてあったが、上ページのデータを考慮してさらなるプログラミングを必要とする状態が、全シーケンスを開始するとプログラムを禁止されないようにする。
（８）高速パス書き込みが起動される場合、ラッチＤＬ２  ４３４−２のデータは、上ページプログラミングデータを反映するようにも更新される。その理由は、このデータが、以前は、Ａ状態のみに対する低いベリファイに基づいていたためである。
（９）次に、このプログラミングは、マルチレベルの全シーケンスプログラミングアルゴリズムで再開する。図１６に示すような変換時で、下ページ処理のプログラミング波形が、上ページの開始レベルを超えて増大した場合、波形は、このレベルまで戻される。
【００８８】
図１７は、下ページ−全シーケンス変換の書き込み処理に含まれる相対時間の略図である。時間ｔ3 まで、処理は、前述したような図１５の処理に関する。ｔ3 では、上ページのデータはロードされ、全シーケンスアルゴリズムへの移行が行われ、ベリファイ処理は、Ａ状態と共にＢ状態を含むように切り替えられる。すべてのＡ状態がロックアウトした後、時間ｔ4 において、ベリファイ処理は、ＢおよびＣ状態に対する検査に切り替わる。ｔ5 でＢ状態がベリファイされた後、Ｃ状態のみを検査する必要があり、キャッシュビジー線上に示すような、次のワード線（ＷＬn+1 ）へ下ページのようなプログラムすべき次のデータをロードするレジスタを自由にすることができる。時間ｔ6 では、この次のデータセットはキャッシュされ、前セットのＣデータのプログラミングがｔ7 で完了した後、この次のデータセットはプログラムし始める。さらに、（この場合、）ワード線ＷＬn+1 上に下ページがプログラムしている間、（対応する上ページのデータのような）次のデータを、空いているラッチＤＬ０  ４３４−０にロードすることができる。
【００８９】
全シーケンス書き込み中、下ページおよび上ページステータスを独立して示すようにステータス報告は実施される。プログラミングシーケンスの終わりでは、未終了のビットが存在する場合、物理ページの走査を実行することができる。最初の走査は、終了されていない上ページのデータに対してラッチＤＬ０  ４３４−０を検査することができ、次の走査は、終了されていない下ページのデータに対してＤＬ１  ４３４−１を検査することができる。Ｂ状態のベリファイは、ＤＬ０  ４３４−０のデータおよびＤＬ１  ４３４−１のデータの双方を変更するので、ビットのしきい値がＡベリファイレベルよりも高い場合、ＤＬ１  ４３４−１のデータ「０」を「１」に変更するようにＡ状態のベリファイを実行する必要がある。この後のベリファイは、プログラムされたＢ以下のレベルがＡレベルで受け渡しているかどうかを検査する。それらがＡレベルで受け渡している場合、エラーは上ページのみに生じ、下ページには生じない。それらがＡレベルで受け渡していない場合、下ページおよび上ページの双方はエラーを有する。
【００９０】
キャッシュプログラミングアルゴリズムが用いられる場合、ＡおよびＢデータがプログラムされた後、Ｃ状態は、ラッチＤＬ１  ４３４−１に伝送されてプログラミングを終了する。この場合、下ページは、障害が起こったビットなしにプログラミングを既に受け渡したので、ラッチの走査は下ページに対して必要ない。
【００９１】
本発明の例示的な実施形態の別のセットは、ある位置から別の位置にデータセットが再配置されるページコピー動作に関する。データ再配置動作の様々な態様は、２００４年５月１３日出願の米国特許出願第１０／８４６，２８９号（特許文献２８）、２００４年１２月２１日出願の米国特許出願第１１／０２２，４６２号（特許文献２９）、２００４年８月９日出願の米国特許出願第１０／９１５，０３９号（特許文献３０）および米国特許第６，２６６，２７３号（特許文献３１）に記載されている。これらの特許および特許出願は、その全体が本願明細書において参照により援用されている。ある位置から別の位置にデータがコピーされる場合、データは、（例えば、エラーに対して）検査するか、更新する（例えば、ヘッダーを更新する）か、またはその双方を行う（例えば、検出されたエラーを訂正する）ためにトグルアウトされることが多い。また、このような伝送は、データをガーベッジコレクション動作において統合するためのものである。本発明の主な態様によって、空いているレジスタへのデータ読み出しを書き込み動作のベリファイ段階中に挿入することができ、次に、書き込み動作が継続しながら、このキャッシュされたデータをメモリ装置から伝送し、これによって、データをトグルアウトする時間を書き込み動作の裏側に隠すことができる。
【００９２】
以下には、キャッシュページコピー動作の２つの例示的な実施形態を示す。どちらにおいても、高速パス書き込みの実施例を用いる実施例を示す。図１８には、処理が進行しているときの例示的な配置のラッチの処理を示す。
【００９３】
第１のキャッシュページコピー方法は下ページに書き込み、以下のステップを含むことができる。読み出しアドレスはＭ，Ｍ＋１，．．．と符号を付けられ、書き込みアドレスはＮ，Ｎ＋１，．．．と符号を付けられている。
（１）コピーすべきページ（「ページＭ」）をラッチＤＬ１  ４３４−１に読み出す。このページＭを、上ページまたは下ページのどちらかのデータとすることができる。
（２）次に、ページＭをＤＬ０  ４３４−０に伝送する。
（３）次に、ＤＬ０  ４３４−０のデータをトグルアウトし変更し、その後、これをラッチに返信する。
（４）次に、プログラミングシーケンスを開始することができる。下ページＮへ書き込むべきデータをＤＬ１  ４３４−１およびＤＬ２  ４３４−２に伝送した後、ラッチＤＬ０  ４３４−０は、データをキャッシュする準備ができている。この下ページをプログラムする。この実施形態の場合、状態マシンのプログラミングはここで停止する。
（５）次に、コピーすべき次のページをＤＬ０  ４３４−０に読み出す。次に、プログラミングを再開することができる。ステップ（４）の終わりで停止された状態マシンは、始めからプログラミングシーケンスを再始動する。
（６）下ページが終了するまで、プログラミングは継続する。
コピー先ページアドレスは、書き込みが下ページまたは上ページのためのものかを決定する。プログラミングアドレスが上ページアドレスである場合、プログラミングが終了するまでプログラミングシーケンスを停止せず、書き込みが完了した後、ステップ（５）の読み出しを実行する。
【００９４】
第２のキャッシュページコピー方法では、読み出し動作を挿入するためにプログラム／ベリファイ処理を一時停止し、その後、中断したところからまた始めるように書き込み動作を再開することができる。再開された書き込み動作が継続している間、交互に行われたこの検知動作中に読み出されたデータを次にトグルアウトすることができる。また、Ｃ状態のみがベリファイされ、各ビット線上の１つのラッチが利用できるようになると、この第２処理によって、上ページまたは全シーケンス書き込み処理にページコピー機構を用いることができる。第２のキャッシュページコピー動作は、第１の場合と同じ最初の３つのステップから開始するが、その後、異なる。この第２のキャッシュページコピー動作は、以下のステップを含む。
（１）コピーすべきページ（「ページＭ」）をラッチＤＬ１  ４３４−１に読み出す。このページＭを、上ページまたは下ページのどちらかとすることができる。
（２）次に、ページＭからのデータをＤＬ０  ４３４−０に伝送する（前述したように、Ｎなどは書き込みアドレスを示し、Ｍなどは読み出しアドレスを示す）。
（３）次に、ＤＬ０  ４３４−０のデータをトグルアウトし変更し、その後、これをラッチに返信する。
（４）読み出しコマンドが入力されるまで、状態マシンのプログラミングは無限の待機状態に入り、次に、ラッチＤＬ０  ４３４−０への別のページ、例えば次のページＭ＋１の読み出しを開始する。
（５）ステップ（４）の読み出しが完了した後、アドレスをワード線およびブロックアドレスに切り替え戻して、ステップ（１）〜（３）でのデータをページＮ（この場合、下ページ）にプログラムし、プログラミングを再開する。
（６）ページＭ＋１の読み出しが終了した後、データをトグルアウトし変更し返信することができる。処理が完了した後、２つのページが同じＷＬ上の対応する上ページおよび下ページである場合、書き込みを全シーケンス動作に変換することができる。
（７）全シーケンス書き込みでＡおよびＢレベルを行った後、前述した通常のキャッシュプログラミングでのようにＤＬ０  ４３４−０内のデータをＤＬ１  ４３４−１に伝送し、別のページ（例えば、ページＭ＋２）に対して読み出しコマンドを送出することができる。単一ページ−全シーケンス変換がない場合、下ページは書き込みを終了し、次に、上ページを開始する。Ｂレベル状態が完全に行われた後、同じＤＬ０  ４３４−０〜ＤＬ１  ４３４−１のデータを伝送し、状態マシンは、ページＭ＋２の読み出しコマンドに対する待機の状態に入る。
（８）読み出しコマンドが届いた後、アドレスを読み出しアドレスに切り替え、次のページ（ページＭ＋２）を読み出す。
（９）読み出しが完了した後、書き込みが終了するまでアドレスを以前の上ページアドレス（プログラミングアドレスＮ＋１）に切り替え戻す。
前述したように、例示的な実施形態は、メモリセルの各々にプログラムすることができるデータ（この場合、２ビット）を保持するのに用いられるラッチＤＬ０  ４３４−０およびＤＬ１  ４３４−１に加えて、高速パス書き込み技術の低いベリファイに用いられるラッチＤＬ２  ４３４−２を含む。例示的な実施形態では行われないが、低いベリファイを受け渡した後、ラッチＤＬ２  ４３４−２を自由にし、データをキャッシュするのにも用いることができる。
【００９５】
図１９Ａおよび図１９Ｂには、第２のキャッシュページコピー方法の相対時間を示す。図１９Ｂには、全シーケンス書き込み変換を用いるアルゴリズムを示し、図１９Ａには、全シーケンス書き込み変換を用いないアルゴリズムを示す。（図１９Ａおよび図１９Ｂの双方は２つの部分から成る。第１の上側の部分は、ｔ0 に対応する垂直の破線Ａから開始し、ｔ5 に対応する垂直の破線Ｂで終了する。第２の下側の部分は上側の部分の続きであって、ｔ5 に対応する垂直の破線Ｂから開始する。いずれにしても、上側の部分におけるｔ5 の破線Ｂは、下側の部分におけるｔ5 の破線Ｂと同一であって、２つの部分において、２つの破線上に表示することができる単なる継ぎ目である。）
【００９６】
図１９Ａには、この例では下ページと見なされる第１のページ（ページＭ）の読み出しから開始し、いかなるデータも以前にキャッシュされなかったと仮定し、上ページを書き込み始める前に、下ページが書き込み終わるまで待機する単一ページモードで動作する処理を示す。処理は、時間ｔ0 でページＭの読み出し（ページＭ（下ページ）の検知）から開始し、この場合、ページＭは、この符号化におけるＡおよびＣレベルの読み出しによって検知される下ページである。時間ｔ1 では、読み出しは完了し、ページＭをトグルアウトし、検査または変更することができる。時間ｔ2 では、Ｂレベルで読み出すことによって、次のページ（この場合、ページＭ＋１、すなわち、下ページＭと同じ物理ページに対応する上ページ）を検知し始め、時間ｔ3 で処理を終了する。この時点で、（ページＭから生じた）第１のページ（下ページ）は、ページＮのメモリにプログラムする準備ができ、ページＭ＋１から読み出したデータはラッチに保持され、このデータを変更／検査するために伝送することができる。これら処理の双方は、同時に、この場合、ｔ3 で開始することができる。前述した一般的な時間値を用いて、ページＭ＋１からのデータは時間ｔ4 までトグルアウトされ変更される。しかし、全シーケンス変換を実施しない実施形態の場合、メモリは、時間ｔ5 でページＮが終了するまで待機して、（ページＭ＋１から生じた）第２の読み出したページのデータをページＮ＋１に書き込み始める。
【００９７】
ページＮ＋１が上ページであるとき、書き込みは、まず、Ｂレベルでのベリファイから開始し、ｔ6 でＣレベルが追加される。目標の状態Ｂを有する記憶素子が時間ｔ7 ですべてロックアウトした（または、最大数に達した）後、Ｂ状態のベリファイは停止される。前述したように、本発明の幾つかの主な態様によれば、これによって、データラッチを自由にすることができ、進行中の書き込み動作が一時停止され、（一時停止されたプログラム／ベリファイ動作とは異なるアドレスの）読み出し動作が挿入され、その後、書き込みは、中断したところから再開し、再開された書き込み動作が継続している間、割り込まれた書き込み動作中、検知されたデータをトグルアウトすることができる。
【００９８】
時間ｔ7 では、割り込まれた書き込み動作が、この場合には下ページＭ＋２に対して実行される。この検知は時間ｔ8 で終了し、ページＮ＋１の書き込みは再開し、ページＭ＋２からのデータは一斉にトグルアウトされ変更される。この例では、ページＭ＋２が時間ｔ10で終了する前に、ページＮ＋１は時間ｔ9 でプログラムし終える。時間ｔ10では、ページＭ＋２から生じたデータの書き込みを開始することができる。しかし、この実施形態では、その代わりに、ページＭ＋３の読み出しが最初に実行され、これによって、時間ｔ11では、このページのデータをトグルアウトし、変更を、ページＭ＋２から生じたデータをページＮ＋２に書き込む動作の裏側に隠すことができる。次に、処理は、図中の先行部分と同じように継続する。しかし、ページ番号はシフトされ、時間ｔ11は時間ｔ3 に対応し、時間ｔ12は時間ｔ4 に対応し、この対応は、コピー処理が停止されるまで続く。
【００９９】
図１９Ｂには、この場合も、下ページの読み出しから開始する処理を示す。ページＭは下ページと見なされ、いかなるデータも以前にキャッシュされなかったと仮定する。図１９Ｂは、時間ｔ4 において全シーケンス書き込みへの変換を実施することによって図１９Ａと異なる。このことは、図１９Ａの時間（ｔ5 〜ｔ4 ）によって大まかに処理の速度を上げる。時間ｔ4 では（図１９Ａでは、ｔ5 に等しい）、全シーケンス変換に関連する様々な変更が、前述したように実施される。そうでなければ、処理は、時間ｔ7 と時間ｔ12との間で見つけることができる本発明のこれらの態様を含めて図１９Ａの処理に類似する。
【０１００】
データの書き込みを含む本願明細書で説明した双方のページコピー処理および他の技術では、所定の時間でベリファイされる状態を、２００２年１２月５日出願の米国特許出願第１０／３１４，０５５号（特許文献３２）で説明されている線に沿って知的に選択することができる。この特許出願は、本願明細書において参照により援用されている。例えば、全シーケンス書き込みでは、書き込み処理は、Ａレベルのみをベリファイし始めることができる。Ａベリファイの後、すべてのビットを受け渡したかどうかが検査される。すべてのビットを受け渡した場合、ベリファイ段階にＢレベルを追加することができる。目標値としてＡレベルを有するすべての記憶ユニットがベリファイされた（または、設定可能なパラメータに基づく最大数を除いた）後、Ａレベルベリファイは取り除かれる。これと同様に、Ｂレベルでベリファイした後、Ｃレベルのベリファイを追加することができ、目標値としてＢレベルを有するすべての記憶ユニットがベリファイされた（または、設定可能なパラメータに基づく最大数を除いた）後、Ｂレベルのベリファイは除去される。
【０１０１】
特定の実施形態に関して本発明の様々な態様を説明してきたが、当然のことながら、本発明は、特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。
【図面の簡単な説明】
【０１０２】
【図１Ａ】不揮発性メモリセルの一例を線図的に示す。
【図１Ｂ】不揮発性メモリセルの異なる例を線図的に示す。
【図１Ｃ】不揮発性メモリセルの異なる例を線図的に示す。
【図１Ｄ】不揮発性メモリセルの異なる例を線図的に示す。
【図１Ｅ】不揮発性メモリセルの異なる例を線図的に示す。
【図２】メモリセルのＮＯＲアレイの一例を示す。
【図３】図１Ｄに示すようなメモリセルのＮＡＮＤアレイの一例を示す。
【図４】フローティングゲートがどの時点においても記憶できる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流とコントロールゲート電圧との間の関係を示す。
【図５】行復号器および列復号器を介して読み出し／書き込み回路によってアクセスできるメモリアレイの一般的な配置を線図的に示す。
【図６Ａ】個々の読み出し／書き込みモジュールの略ブロック図である。
【図６Ｂ】読み出し／書き込みモジュールのスタックによって従来通りに実施される図５の読み出し／書き込みスタックを示す。
【図７Ａ】本発明の改善されたプロセッサが実施される、区画された読み出し／書き込みスタックのバンクを有する小形メモリ装置を線図的に示す。
【図７Ｂ】図７Ａに示された小形メモリ装置の好適な配置を示す。
【図８】図７Ａに示された読み出し／書き込みスタックにおける基本的な構成要素の一般的な配置を線図的に示す。
【図９】図７Ａおよび図７Ｂに示された読み出し／書き込み回路間の読み出し／書き込みスタックの好適な１つの配置を示す。
【図１０】図９に示された共通プロセッサの改善された実施形態を示す。
【図１１Ａ】図１０に示された共通プロセッサの入力論理装置の好適な実施形態を示す。
【図１１Ｂ】図１１Ａの入力論理装置の真理値表である。
【図１２Ａ】図１０に示された共通プロセッサの出力論理装置の好適な実施形態を示す。
【図１２Ｂ】図１２Ａの出力論理装置の真理値表である。
【図１３】図１０を簡略化したものであって、本発明の２ビットの実施形態の説明に関連する幾つかの特定の素子を示す。
【図１４】下ページのデータが読み込まれる上ページプログラミングに対する図１３と同じ素子のラッチ割り当てを示す。
【図１５】単一ページモードのキャッシュプログラミングの態様を示す。
【図１６】下ページ−全シーケンス変換に用いることができるプログラミング波形を示す。
【図１７】全シーケンス変換を用いるキャッシュプログラミング動作の相対時間を示す。
【図１８】キャッシュページコピー動作におけるラッチの処理を示す。
【図１９Ａ】キャッシュページコピー動作の相対時間を示す。
【図１９Ｂ】キャッシュページコピー動作の相対時間を示す。
【図１Ａ】
2008535139.tif 000003
【図１Ｂ】
2008535139.tif 000004
【図１Ｃ】
2008535139.tif 000005
【図１Ｄ】
2008535139.tif 000006
【図１Ｅ】
2008535139.tif 000007
【図２】
2008535139.tif 000008
【図３】
2008535139.tif 000009
【図４】
2008535139.tif 000010
【図５】
2008535139.tif 000011
【図６Ａ】
2008535139.tif 000012
【図６Ｂ】
2008535139.tif 000013
【図７Ａ】
2008535139.tif 000014
【図７Ｂ】
2008535139.tif 000015
【図８】
2008535139.tif 000016
【図９】
2008535139.tif 000017
【図１０】
2008535139.tif 000018
【図１１Ａ】
2008535139.tif 000019
【図１１Ｂ】
2008535139.tif 000020
【図１２Ａ】
2008535139.tif 000021
【図１２Ｂ】
2008535139.tif 000022
【図１３】
2008535139.tif 000023
【図１４】
2008535139.tif 000024
【図１５】
2008535139.tif 000025
【図１６】
2008535139.tif 000026
【図１７】
2008535139.tif 000027
【図１８】
2008535139.tif 000028
【図１９Ａ】
2008535139.tif 000029
【図１９Ｂ】
2008535139.tif 000030
【手続補正書】
【提出日】平成18年8月14日(2006.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくともＮビットのデータを各々記憶するメモリセルのアレイであって、Ｎが１よりも大きいメモリセルのアレイと、前記アレイの一群のメモリセルについて並列に動作する一連の読み出し／書き込み回路とを含み、各読み出し／書き込み回路が、前記一群のメモリセルの対応するメモリセルの入力および／または出力データをラッチするデータラッチセットを有する不揮発性メモリ装置を動作する方法であって、
第１群のメモリセルの第１のＮビットデータセットを、対応するデータラッチセットの各々内のＮ個のデータラッチに記憶するステップと、
前記第１のデータセットを前記第１群のメモリセルに書き込むステップであって、前記書き込むステップは、交互に生じるプログラミング段階およびベリファイ段階を含み、１つ以上のベリファイレベルであるが全部には満たないベリファイレベルを過ぎて前記一群のメモリセルがプログラムされた後、前記対応するデータラッチセットの各々内の前記Ｎ個のデータラッチの１つ以上は、前記書き込むステップを完了する前に自由にされるステップと、
前記書き込むステップを完了する前に、第２のデータセットを前記自由にされたデータラッチに伝送するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第２のデータセットは前記アレイの第２群のメモリセルに対するものであり、このとき、前記一連の読み出し／書き込み回路を動作することができ、前記第２群のメモリセルは前記第１群のメモリセルと異なる方法。
【請求項３】
請求項１記載の方法において、
前記伝送するステップは、
前記第２群のメモリセルから前記第２のデータセットを、前記自由にされたラッチに読み出すステップであって、前記書き込むステップのパルス間で実行されるステップを含む方法。
【請求項４】
請求項１記載の方法において、
前記伝送するステップは、
前記自由にされたラッチから前記第２のデータセットを伝送するステップであって、前記書き込むステップを完了する前に開始されるステップを含む方法。
【手続補正書】
【提出日】平成20年2月5日(2008.2.5)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１Ｃ
【補正方法】変更
【補正の内容】
【図１Ｃ】
2008535139.tif 000031
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１１Ａ
【補正方法】変更
【補正の内容】
【図１１Ａ】
2008535139.tif 000032
【国際調査報告】
2008535139.tif 000033
2008535139.tif 000034