(57)【要約】      （修正有）【課題】小型化が可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置１は、互いに隣接して配置された第１メモリセル領域ＭＣ１及び第２メモリセル領域ＭＣ２が定義された基板１００、基板１００の第１メモリセル領域ＭＣ１及び第２メモリセル領域ＭＣ２の境界に順次に積層されて配置されたアクティブベース（ａｃｔｉｖｅ  ｂａｓｅ）１１０及びＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１６０、ＳＴＩ１６０の両側に配置され、アクティブベース１１０から突出した形状に形成された第１アクティブフィン１２０及び第２アクティブフィン（ａｃｔｉｖｅ  ｆｉｎ）１２０と、アクティブベース１１０の少なくとも一側に配置されたＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１５０を含む。【選択図】図３
2015005746.tif 000002
【特許請求の範囲】
【請求項１】
互いに隣接して配置された第１メモリセル領域及び第２メモリセル領域が定義された基板と、
前記基板の第１メモリセル領域及び第２メモリセル領域の境界に順次に積層されて配置されたアクティブベース（ａｃｔｉｖｅ  ｂａｓｅ）及びＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と、
前記ＳＴＩの両側に配置され、前記アクティブベースから突出した形状に形成された第１アクティブフィン及び第２アクティブフィン（ａｃｔｉｖｅ  ｆｉｎ）と、
前記アクティブベースの少なくとも一側に配置されたＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）とを含む半導体装置。
【請求項２】
前記アクティブベースの幅は前記第１アクティブフィン及び第２アクティブフィンのそれぞれの幅より大きい請求項１に記載の半導体装置。
【請求項３】
前記アクティブベースは複数のアクティブベースを含み、
前記第１アクティブフィン及び第２アクティブフィンは前記ＳＴＩによって分離され、
前記複数のアクティブベースは前記ＤＴＩによって分離される請求項２に記載の半導体装置。
【請求項４】
ゲート電極をさらに含み、
前記第１アクティブフィン及び第２アクティブフィンは前記第１メモリセル領域及び第２メモリセル領域の境界に沿って第１方向に延長されて形成され、
前記ゲート電極は前記第１アクティブフィン及び第２アクティブフィン上に前記第１方向と交差する第２方向に延長されて形成される請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極と前記第１アクティブフィン及び第２アクティブフィンとの間に配置されたゲート絶縁膜と、前記ゲート電極の少なくとも一側に配置されたスペーサをさらに含み、
前記ゲート絶縁膜は前記スペーサの側壁に沿って上部に延長されて形成される請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極はゲートメタルと仕事関数メタルを含む請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極に隣接する前記第１アクティブフィン及び第２アクティブフィンのそれぞれに形成されたソース領域とドレイン領域をさらに含み、
前記ソース領域とドレイン領域の上面は前記ゲート絶縁膜の下面より高く形成される請求項５に記載の半導体装置。
【請求項８】
前記ソース領域とドレイン領域の一部は前記スペーサの下部に押し込まれたタック（ｔｕｃｋ）形状である請求項７に記載の半導体装置。
【請求項９】
前記基板は絶縁基板を含む請求項１に記載の半導体装置。
【請求項１０】
前記第１メモリセル領域と前記第２メモリセル領域には同じメモリ素子が形成される請求項１に記載の半導体装置。
【請求項１１】
前記メモリ素子はＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子を含む請求項１０に記載の半導体装置。
【請求項１２】
互いに隣接して配置された第１メモリセル領域及び第２メモリセル領域が定義された基板と、
前記第１メモリセル領域及び第２メモリセル領域内にそれぞれ形成された奇数個のアクティブフィンと、
前記奇数個のアクティブフィンの下部の前記基板上に配置され、前記奇数個のアクティブフィンより広い幅を有する複数のアクティブベースを含み、
前記第１メモリセル領域と前記第２メモリセル領域は前記複数のアクティブベースのうち何れか一つを共有する半導体装置。
【請求項１３】
前記第１メモリセル領域及び第２メモリセル領域の境界に配置されたＳＴＩと、
前記第１メモリセル領域及び第２メモリセル領域内の前記複数のアクティブベースの間に配置されたＤＴＩをさらに含む  請求項１２に記載の半導体装置。
【請求項１４】
前記奇数個のアクティブフィンは前記ＳＴＩによって分離され、
前記複数のアクティブベースは前記ＤＴＩによって分離される  請求項１３に記載の半導体装置。
【請求項１５】
前記第１メモリセル領域及び第２メモリセル領域のそれぞれにはＳＲＡＭ素子が形成される請求項１２に記載の半導体装置。
【請求項１６】
前記ＳＲＡＭ素子は８個のトランジスタを含む  請求項１５に記載の半導体装置。
【請求項１７】
前記８個のトランジスタのうち前記第１メモリセル領域及び第２メモリセル領域の境界に隣接して配置されるトランジスタは少なくとも２個以上のアクティブフィンを利用して形成される請求項１６に記載の半導体装置。
【請求項１８】
前記８個のトランジスタのうち前記第１メモリセル領域及び第２メモリセル領域の境界に隣接して配置される第１トランジスタのサイズは、前記第１メモリセル領域及び第２メモリセル領域の境界から前記第１トランジスタに比べて遠く離れた第２トランジスタのサイズより大きい請求項１６に記載の半導体装置。
【請求項１９】
前記８個のトランジスタのうち第１トランジスタは前記奇数個のアクティブフィンのうち１個を利用して形成され、
前記８個のトランジスタのうち第２トランジスタは前記奇数個のアクティブフィンのうち２個を利用して形成され、
前記８個のトランジスタのうち第３トランジスタは前記奇数個のアクティブフィンのうち３個を利用して形成される請求項１６に記載の半導体装置。
【請求項２０】
前記第３トランジスタは、前記第１メモリセル領域及び第２メモリセル領域の境界に隣接して配置される請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近の半導体装置は、低電圧で高速の動作が可能な方向に発展しつつあり、半導体装置の製造工程は集積度が向上する方向に発展しつつある。
このように向上した装置の集積度は半導体装置の一つである電界効果トランジスタ（ＦＥＴ）にショートチャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）などを引き起す。したがって、これを解消するため、３次元の空間構造にチャネルが形成されるフィン電界効果トランジスタ（Ｆｉｎ  ＦＥＴ）に対する研究が盛んに行われている。
【０００３】
一方、メモリ素子はその動作に必要な多数のトランジスタを含み得る。また、最近では前述したフィン電界効果トランジスタを含むメモリ素子に対する活発な研究が行われている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１１−０１９５５６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、小型化が可能な半導体装置を提供することにある。
【０００６】
本発明が解決しようとする他の技術的課題は、小型化が可能な半導体装置の製造方法を提供することにある。
【０００７】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は、次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の一実施形態による半導体装置は、互いに隣接して配置された第１メモリセル領域及び第２メモリセル領域が定義された基板、基板の第１メモリセル領域及び第２メモリセル領域の境界に順次に積層されて配置されたアクティブベース（ａｃｔｉｖｅ  ｂａｓｅ）及びＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）、ＳＴＩの両側に配置され、アクティブベースから突出した形状に形成された第１アクティブフィン及び第２アクティブフィン（ａｃｔｉｖｅ  ｆｉｎ）と、アクティブベースの少なくとも一側に配置されたＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を含む。
【０００９】
前記技術的課題を達成するための本発明の他の実施形態による半導体装置は、互いに隣接して配置された第１メモリセル領域及び第２メモリセル領域が定義された基板、前記第１メモリセル領域及び第２メモリセル領域内にそれぞれ形成された奇数個のアクティブフィンと、前記奇数個のアクティブフィンの下部の前記基板上に配置され、前記奇数個のアクティブフィンより広い幅を有する複数のアクティブベースを含み、前記第１メモリセル領域と前記第２メモリセル領域は前記複数のアクティブベースのうち何れか一つを共有する。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による半導体装置の概念図。
【図２】図１に示すメモリセルアレイ領域の一部を示すレイアウト図。
【図３】図２に示すＡ−Ａ線に沿って切断した断面図。
【図４】図２に示すＢ−Ｂ線に沿って切断した断面図。
【図５】本発明の一実施形態による半導体装置の製造方法を説明するための中間段階図。
【図６】本発明の一実施形態による半導体装置の製造方法を説明するための中間段階図。
【図７】本発明の一実施形態による半導体装置の製造方法を説明するための中間段階図。
【図８】本発明の一実施形態による半導体装置の製造方法を説明するための中間段階図。
【図９】本発明の一実施形態による半導体装置の効果を説明するための図。
【図１０】本発明の一実施形態による半導体装置の効果を説明するための図。
【図１１】本発明の他の実施形態による半導体装置の断面図。
【図１２】本発明の他の実施形態による半導体装置の断面図。
【図１３】本発明のまた他の実施形態による半導体装置の断面図。
【図１４】本発明のまた他の実施形態による半導体装置の断面図。
【図１５】本発明のまた他の実施形態による半導体装置の概念図。
【図１６】図１５の第１ＳＲＡＭメモリセルのレイアウト図。
【図１７】図１５の第１ＳＲＡＭメモリセルの回路図。
【図１８】図１６のＤ−Ｄ線に沿って切断した断面図。
【図１９】本発明のまた他の実施形態による半導体装置の概念図。
【図２０】本発明の実施形態による半導体装置を含む無線通信デバイスを示すブロック図。
【図２１】本発明の実施形態による半導体装置を含むコンピュータシステムを示すブロック図。
【図２２】本発明の実施形態による半導体装置を含む電子システムのブロック図。
【図２３】本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。
【図２４】本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。
【図２５】本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。
【発明を実施するための形態】
【００１１】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。図面に表示する構成要素のサイズ及び相対的なサイズは説明を明瞭するため、誇張したものであり得る。明細書全体にかけて同一参照符号は同一構成要素を指称し、「及び／または」は、言及されたアイテムのそれぞれ及び一つ以上のすべての組合せを含む。
【００１２】
素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層の「上（ｏｎ）」と指称された場合、他の素子の真上にまたは中間に他の層または他の素子を介在する場合のすべてを含む。一方、素子が「直接の上（ｄｉｒｅｃｔｌｙ  ｏｎ）」または「真上」と指称される場合は、中間に他の素子または層を介在しないことを示す。
【００１３】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。一方、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは中間に他の素子を介在しないことを示す。
【００１４】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に図示するように一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は、図面に図示する方向に加え、使用時または動作時の素子の互いに異なる方向を含む用語として理解しなければならない。例えば、図面に図示する素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれる。したがって、例示的な用語である「下」は下と上の方向をすべて含み得る。素子は他の方向にも配向し得、これにより空間的に相対的な用語は配向により解釈される。
【００１５】
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文句で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
【００１６】
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であり得ることは勿論である。
【００１７】
他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈しない。
【００１８】
以下、図１から図４を参照して本発明の一実施形態による半導体装置について説明する。
【００１９】
図１は、本発明の一実施形態による半導体装置の概念図である。図２は、図１のメモリセルアレイ領域の一部を示すレイアウト図である。図３は、図２に示すＡ−Ａ線に沿って切断した断面図である。図４は、図２に示すＢ−Ｂ線に沿って切断した断面図である。
【００２０】
先ず、図１を参照すると、本実施形態による半導体装置１の基板１００上にはメモリセルアレイ領域ＭＲと周辺回路領域ＰＲが配置される。メモリセルアレイ領域ＭＲにはメモリ素子が配置される。このようなメモリ素子の例としては、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＮＡＮＤまたはＮＯＲフラッシュメモリ（ＮＡＮＤ  ｏｒ  ＮＯＲ  ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などが挙げられるが、本発明はこのような例示に制限されない。
【００２１】
周辺回路領域ＰＲにはメモリセルアレイ領域ＭＲに配置されたメモリ素子を駆動するために必要な素子が配置される。このような素子の例としては、入出力バッファ（Ｉ／Ｏ  ｂｕｆｆｅｒ）、リード回路（ｒｅａｄ  ｃｉｒｃｕｉｔ）、ライト回路（ｗｒｉｔｅ  ｃｉｒｃｕｉｔ）などが挙げられるが、本発明はこのような例示に制限されない。
【００２２】
図２から図４を参照すると、メモリセルアレイ領域ＭＲには複数のメモリセル領域（ＭＣ１、ＭＣ２）が配置される。このような複数のメモリセル領域（ＭＣ１、ＭＣ２）は図示するように格子形状に整列配置されてアレイ（ａｒｒａｙ）形状を有する。
【００２３】
この際、第１メモリセル領域ＭＣ１と第１メモリセル領域ＭＣ１に隣接する第２メモリセル領域ＭＣ２には同じメモリ素子が配置される。また、第１メモリセル領域ＭＣ１と第１メモリセル領域ＭＣ１に隣接する第２メモリセル領域ＭＣ２は図示するように互いに対称となるように配置される。詳細には、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２には互いに同じメモリ素子が形成され、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２のそれぞれに形成されたメモリ素子は、その境界を基準に互いに対称となる形状に形成される。
【００２４】
以下では第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２についてより詳細に説明する。また後述する説明は他のメモリセル領域に対しても同様に適用される。
【００２５】
第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２にそれぞれ形成されたメモリ素子は、基板１００上に配置されたアクティブベース（ａｃｔｉｖｅ  ｂａｓｅ）１１０、アクティブベース１１０上に配置されたアクティブフィン１２０、アクティブフィン１２０上に順次に積層されて配置されたゲート絶縁膜１３０及びゲート電極１４０を含む。
【００２６】
基板１００は例えば、半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）基板であり得る。このような基板１００は例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰからなる群から選択される一つ以上の半導体材料からなる。
【００２７】
基板１００上にはアクティブベース（ａｃｔｉｖｅ  ｂａｓｅ）１１０が配置される。本発明のいくつかの実施形態において、アクティブベース１１０は図示するように基板１００と一体で形成される。また、アクティブベース１１０は基板１００と同じ物質からなる。しかし、本発明はこれに制限されない。
【００２８】
アクティブベース１１０は図示するようにＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１５０によって分離され得る。このようなＤＴＩ１５０の深さは後述するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１６０の深さより大きくてもよい。
【００２９】
アクティブベース１１０上にはアクティブベース１１０から突出した形状に形成されたアクティブフィン（ａｃｔｉｖｅ  ｆｉｎ）１２０が配置される。このようなアクティブフィン１２０は図示するように第１方向（例えば、Ｙ方向）に延長された形状に配置される。
【００３０】
図面ではアクティブフィン１２０の断面形状が上部から下部に行くほどその幅が広くなる漸減するテーパー状を示しているが、本発明はこのような形状に制限されない。本発明のいくつかの実施形態で、アクティブフィン１２０の断面形状は四角形に変形され得る。また本発明の他のいくつかの実施形態において、アクティブフィン１２０の断面形状は面取り形状であり得る。すなわち、アクティブフィン１２０の隅部が丸い形状であり得る。
【００３１】
このようなアクティブフィン１２０の幅Ｗ１はその下部に配置されたアクティブベース１１０の幅Ｗ２より小さくてもよい。本発明のいくつかの実施形態で、アクティブフィン１２０は図示するように２個ずつペアで形成される。このようにアクティブフィン１２０が２個ずつグループにして形成されるのは後述する製造工程で、一つのダミー構造物（図５の１１２）から二つのアクティブフィン１２０が形成されるからである。これに関する詳細な説明は後述する。
【００３２】
一方、本実施形態で、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２内にはそれぞれ奇数個のアクティブフィン１２０が配置される。図２では第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２内にそれぞれ３個のアクティブフィン１２０が配置されているが、本発明はこれに制限されない。アクティブフィン１２０の個数はこれとは異なって５個、９個、１１個などにいくらでも変形できる。
【００３３】
アクティブフィン１２０は図示するようにＳＴＩ１６０によって分離され得る。ＳＴＩ１６０はアクティブフィン１２０の一部を囲むように形成され得る。具体的には、ＳＴＩ１６０は図示するようにアクティブフィン１２０の下部を囲む形状に配置される。
【００３４】
本発明のいくつかの実施形態において、ＳＴＩ１６０はＤＴＩ１５０と同じ物質を含み得る。具体的には、ＳＴＩ１６０とＤＴＩ１５０は絶縁膜からなる。さらに詳細には、ＳＴＩ１６０とＤＴＩ１５０は酸化膜、窒化膜、酸窒化膜またはこれらの組合せ膜であり得る。このようにＳＴＩ１６０とＤＴＩ１５０を成す物質の例としては、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などが挙げられるが、本発明はこれに制限されない。
【００３５】
本発明のいくつかの実施形態で、アクティブフィン１２０は図示するように基板１００と一体で形成される。具体的には、アクティブフィン１２０は半導体物質からなる基板１００がエッチングされて形成されたものである。しかし、本発明はこれに制限されない。アクティブフィン１２０を形成する方法はいくらでも変形できる。
【００３６】
本発明のいくつかの実施形態で、アクティブフィン１２０はトランジスタ（図４のＴＲ）でチャネルとして利用される。すなわち、アクティブフィン１２０の３面に沿ってチャネルが互いに連結されて形成される。しかし、本発明はこれに制限されない。本発明の他のいくつかの実施形態において、トランジスタ（図４のＴＲ）のチャネルはアクティブフィン１２０の互いに対向する２面に形成され得る。
【００３７】
アクティブフィン１２０上には第１方向（例えば、Ｙ方向）と交差する第２方向（例えば、Ｘ方向）に沿ってゲート絶縁膜１３０とゲート電極１４０とが順次に積層して配置される。
【００３８】
ゲート絶縁膜１３０は図３に示すように第２方向（例えば、Ｘ方向）に延長されて配置されるが、アクティブフィン１２０の上部一部を覆う形状に配置される。また、ゲート絶縁膜１３０は図４に示するようにゲート電極１４０の両側に配置されたスペーサ１７０の側壁に沿って上部に延長された形状に配置される。本実施形態で、ゲート絶縁膜１３０はこのような形状であるのは、ゲート絶縁膜１３０がリプレースメントプロセス（ｒｅｐｌａｃｅｍｅｎｔ  ｐｒｏｃｅｓｓ）（またはゲートラストプロセス（ｇａｔｅ  ｌａｓｔ  ｐｒｏｃｅｓｓ））により形成されたからである。しかし、本発明はこれに制限されない。ゲート絶縁膜１３０の形状はいくらでも他の形態に変形できる。すなわち、本発明の他のいくつかの実施形態において、ゲート絶縁膜１３０の形状はゲートファーストプロセス（ｇａｔｅ  ｆｉｒｓｔ  ｐｒｏｃｅｓｓ）を使用することによって図４に示すようにスペーサ１７０の側壁に沿って上部に延長されず、ゲート電極１４０の下部に配置され得る。
【００３９】
このようなゲート絶縁膜１３０は例えば、高誘電率を有する物質からなる。本発明のいくつかの実施形態において、ゲート絶縁膜１３０は例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＴａＯ２などの物質からなるが、本発明はこれに制限されない。
【００４０】
図面には詳細に示していないが、ゲート絶縁膜１３０とアクティブフィン１２０との間には、ゲート絶縁膜１３０とアクティブフィン１２０との間の不良界面を防止する役割をするインターフェース膜がさらに追加で配置され得る。このような、インターフェース膜は誘電率（ｋ）が９以下である低誘電物質層、例えばシリコン酸化膜（ｋは約４）またはシリコン酸窒化膜（酸素原子及び窒素原子の含有量に応じてｋは約４〜８）を含み得る。または、インターフェース膜はシリケートからなることもでき、上記例示した膜の組合せからなることもできる。
【００４１】
ゲート電極１４０は第２方向（例えば、Ｘ方向）に沿ってゲート絶縁膜１３０と並列に配置される。ゲート電極１４０は導電性物質を含み得る。本発明のいくつかの実施形態において、ゲート電極１４０は導電性が高いメタルを含み得るが、本発明はこれに制限されない。
【００４２】
スペーサ１７０はゲート電極１４０の少なくとも一側に配置される。具体的には、スペーサ１７０は図４に示すようにゲート電極１４０の両側に配置される。このようなスペーサ１７０は窒化膜、酸窒化膜のうち少なくとも一つを含み得る。図４ではスペーサ１７０の一側面を曲線で示しているが、本発明はこれに制限されない。スペーサ１７０の形状はこれと異なるようにいくらでも変形できる。例えば、本発明のいくつかの実施形態において、スペーサ１７０の形状は図示した形状とは違うＩ字型またはＬ字型などに変形できる。
【００４３】
ゲート電極１４０の両側に位置したアクティブフィン１２０内には図４に示するようにソース領域１８２とドレイン領域１８４とがそれぞれ配置される。図４ではソース領域１８２とドレイン領域１８４の上面がアクティブフィン１２０の上面と実質的に同一高さで形成されているが、本発明はこのような形状に制限されない。本発明のいくつかの実施形態において、ソース領域１８２とドレイン領域１８４の上面と、アクティブフィン１２０の上面は互いに異なる高さで形成される場合もある。
【００４４】
ソース領域１８２とドレイン領域１８４上には層間絶縁膜１９４が配置される。このような層間絶縁膜１９４は酸化膜、窒化膜、酸窒化膜またはこれらの組合せ膜であり得る。このように層間絶縁膜１９４を成す物質の例としては、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などが挙げられるが、本発明はこれに制限されない。
【００４５】
本実施形態で、アクティブフィン１２０と、アクティブフィン１２０の上部一部を覆うゲート絶縁膜１３０及びゲート電極１４０と、ゲート電極１４０の両側に配置されたスペーサ１７０、ソース領域１８２、及びドレイン領域１８４はトランジスタＴＲを形成する。また、このようなトランジスタＴＲは各メモリセル領域（ＭＣ１、ＭＣ２）に形成されたメモリ素子で特定機能を行うことができる。例えば、一部のトランジスタＴＲはデータ保存素子として利用され得、一部のトランジスタＴＲはメモリ素子の動作を制御する制御素子として利用され得る。
【００４６】
一方、本実施形態において、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２の境界には、図３に示すようにアクティブベース１１０とＳＴＩ１６０が順次に積層されて配置される。すなわち、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２は複数のアクティブベース１１０のうち何れか一つを共有し得る。本実施形態による半導体装置１はこのような構造であることによって小型化が可能である。これに関するより詳細な説明は後述する。
【００４７】
以下、図３、及び図５ないし図８を参照して本発明の一実施形態による半導体装置の製造方法について説明する。
【００４８】
図５ないし図８は、本発明の一実施形態による半導体装置の製造方法を説明するための中間段階図である。
【００４９】
先に、図５を参照すると、基板１００上にのダミー構造物１１２とダミースペーサ１１４を形成する。
【００５０】
具体的には、先に基板１００上にＣＶＤ、ＰＥＣＶＤなどの工程により第１絶縁膜（図示せず）を形成する。それから、形成された第１絶縁膜（図示せず）をパターニング（ｐａｔｔｅｒｎｉｎｇ）を行いダミー構造物１１２を形成する。この際、本実施形態では、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２の境界に図示するようにダミー構造物１１２を形成する。このようなダミー構造物１１２は酸化膜、窒化膜、酸窒化膜またはこれらの組合せ膜であり得るが、本発明はこれに制限されない。
【００５１】
次いで、ダミー構造物１１２上にダミー構造物１１２を覆う第２絶縁膜（図示せず）を形成する。それから、形成された第２絶縁膜（図示せず）を、パターニングを行うことによって図示するようにダミー構造物１１２両側にダミースペーサ１１４を形成する。このようなダミースペーサ１１４の形成には例えば、異方性（ａｎｉｓｏｔｒｏｐｉｃ）エッチングが利用され得る。
【００５２】
本実施形態において、このようなダミースペーサ１１４は図示するように第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２の内部に形成される。また、ダミースペーサ１１４はダミー構造物１１２に比べて硬い膜質で構成され得る。例えば、ダミー構造物１１２が酸化膜からなる場合、ダミースペーサ１１４は酸窒化膜からなるが、本発明はこれに制限されない。
【００５３】
次に、図６を参照すると、ダミー構造物１１２を除去して基板１００の上面を露出させる。それから、次いで、ダミー構造物１１２を除去することによって露出された基板１００を、ダミースペーサ１１４をマスクとしてエッチングすることによりアクティブフィン１２０を形成する。このように基板１００のエッチングには、例えば、反応性イオンエッチング（ＲＩＥ）のような異方性エッチングが用いられるが、本発明はこれに制限されない。
【００５４】
このような工程によってアクティブフィン１２０は図示するようにダミースペーサ１１４の下部に形成される。したがって、アクティブフィン１２０はダミースペーサ１１４と同様に第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２の内部に形成されるが、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２の境界には形成されない場合もある。
【００５５】
次に、図７を参照すると、アクティブフィン１２０とダミースペーサ１１４を覆う保護膜１５５を形成する。それから、図示するようにアクティブベース１１０が第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２の境界に形成されるように保護膜１５５、アクティブフィン１２０、及びのダミースペーサ１１４の一部をエッチングする。このような工程により、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２は複数のアクティブベース１１０のうち何れか一つを互いに共有することができる。
【００５６】
次に、図８を参照すると、アクティブフィン１２０の間にはＳＴＩ１６０を形成し、アクティブベース１５０の間にはＤＴＩ１５０を形成する。ここで、ＳＴＩ１６０とＤＴＩ１５０は互いに同じ物質を含み得る。具体的には、ＳＴＩ１６０とＤＴＩ１５０は絶縁膜からなる。さらに詳細には、ＳＴＩ１６０とＤＴＩ１５０は、酸化膜、窒化膜、酸窒化膜またはこれらの組合せ膜であり得る。このようにＳＴＩ１６０とＤＴＩ１５０を成す物質の例としては、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などが挙げられるが、本発明はこれに制限されない。
【００５７】
このような製造工程により、ＳＴＩ１６０は第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２の境界に配置され、ＤＴＩ１５０は第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２のそれぞれの内部に配置される。
【００５８】
次に、図３を参照すると、ＳＴＩ１６０とＤＴＩ１５０上にアクティブフィン１２０の上部の一部を覆うゲート絶縁膜１３０とゲート電極１４０を形成する。一方、本発明のいくつかの実施形態で、このようなゲート絶縁膜１３０とゲート電極１４０は、例えば、ゲートラストプロセスにより形成され得る。このようなゲートラストプロセスの具体的な工程の手順は本技術分野の通常の知識を有する者に十分に知らされているため、その詳細な説明は省略する。
【００５９】
一方、以上ではアクティブフィン１２０を先に形成し、その後アクティブベース１１０を形成する工程を例示したが、本発明はこれに制限されない。必要に応じて、これらの形成順序はいくらでも変形できる。すなわち、本発明の他のいくつかの実施形態ではアクティブベース１１０が先に形成された後、アクティブベース１１０上にアクティブフィン１２０を形成する工程に変形して実施することも可能である。
【００６０】
以下、図９及び図１０を参照して本発明の一実施形態による半導体装置の効果について説明する。
【００６１】
図９及び図１０は、本発明の一実施形態による半導体装置の効果を説明するための図である。図９及び図１０は、本発明の一実施形態による半導体装置（図１から図４の１）と他の半導体装置９９を示す図であり、図１０は、図９のＣ−Ｃ線に沿って切断した断面図である。
【００６２】
図９及び図１０を参照すると、半導体装置９９の基板２００上にはアクティブベース２１０が配置される。この際、アクティブベース２１０は図示するように第１メモリセル領域ＭＣａと第２メモリセル領域ＭＣｂの境界に配置されない場合がある。すなわち、半導体装置９９では第１メモリセル領域ＭＣａと第２メモリセル領域ＭＣｂがアクティブベース２１０を互いに共有しない。したがって、第１メモリセル領域ＭＣａと第２メモリセル領域ＭＣｂの境界にはＤＴＩ２５０が配置される。
【００６３】
半導体装置９９で、アクティブベース２１０上にはアクティブフィン２２０とダミーアクティブフィン２２２が配置される。また、アクティブフィン２２０とダミーアクティブフィン２２２はＳＴＩ２６０によって分離される。アクティブフィン２２０とダミーアクティブフィン２２２上には順次にゲート絶縁膜２３０とゲート電極２４０が積層される。
【００６４】
ここで、アクティブフィン２２０はメモリ素子の一部として使用されるフィンであるが、ダミーアクティブフィン２２２はメモリ素子の一部として使用されないフィンであり得る。このように半導体装置９９で、ダミーアクティブフィン２２２が存在するのは前述したように一つのダミー構造物（図５の１１２）から二つのアクティブフィン２２０が形成されるからである。
【００６５】
これについてさらに詳細に説明する。仮に、一つのメモリセル領域（例えば、第１メモリセル領域ＭＣａ）に奇数個のアクティブフィン２２０が必要な場合、前述したように一つのダミー構造物（図５の１１２）から二つのアクティブフィン２２０が形成されるので、形成されたアクティブフィン２２０のうち何れか一つはダミーアクティブフィン２２２となり、メモリ素子として使用されなくなる。この場合、ダミーアクティブフィン２２２が形成される領域はメモリセル領域（ＭＣａ、ＭＣｂ）内で不必要な領域として残る。
【００６６】
しかし、図１から図４に示す本発明の一実施形態による半導体素子１の場合、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２が複数のアクティブベース１１０のうち何れか一つを共有するため、第１メモリセル領域ＭＣ１と第２メモリセル領域ＭＣ２内に、図９及び図１０に示すようにダミーアクティブフィン２２２が存在しなくなる。したがって、図９及び図１０に示す不必要な領域（例えば、長さＬと表示した領域）がなくなるため、各メモリセル領域（ＭＣ１、ＭＣ２）の面積が減る。これによって、半導体装置１の小型化が可能となる。
【００６７】
次に、図１１及び図１２を参照して本発明の他の実施形態による半導体装置について説明する。
【００６８】
図１１及び図１２は、本発明の他の実施形態による半導体装置の断面図である。以下では前述した実施形態と重複する内容は省略し、その差異点を中心に説明する。
【００６９】
図１１及び図１２を参照すると、本実施形態による半導体装置２に含まれるゲート電極１４２は仕事関数メタル１４２ａとゲートメタル１４２ｂとを含み得る。仕事関数メタル１４２ａは仕事関数を調節し、ゲートメタル１４２ｂは仕事関数メタル１４２ａにより形成された空間を満たす役割を果たす。
【００７０】
仕事関数メタル１４２ａはメタルからなる単一膜、またはメタル窒化膜とメタルからなる多層膜構造であり得る。仕事関数メタル１４２ａを成すメタルとしては、例えば、Ａｌ、Ｗ、Ｔｉまたはこれらの組合せなどが挙げられ、メタル窒化膜としては、例えば、ＴｉＮ、ＴａＮまたはこれらの組合せなどが挙げられるが、本発明はこれに制限されない。
【００７１】
仕事関数メタル１４２ａは、ゲート絶縁膜１３０とゲートメタル１４２ｂの両側に配置されたスペーサ１７０の側壁に沿って上部に延長された形状に配置される。ゲートメタル１４２ｂは導電性が高いメタルを含み得る。このようなメタルの例としては、ＷまたはＡｌが挙げられるが、本発明はこれに制限されない。
【００７２】
次に、図１３を参照して本発明のまた他の実施形態による半導体装置について説明する。
【００７３】
図１３は、本発明のまた他の実施形態による半導体装置の断面図である。以下でも前述した実施形態と差異点を中心に説明する。
【００７４】
図１３を参照すると、半導体装置３では、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が使用される。具体的には、埋没酸化膜１０２上に単結晶シリコンを形成し、単結晶シリコンをパターニングすることによってアクティブフィン１２０とアクティブベース１１０を形成する。すなわち、本実施形態による半導体装置３でのアクティブフィン１２０とアクティブベース１１０はエピタキシャル層（ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）であり得る。
【００７５】
このようにＳＯＩ基板を利用すると、半導体装置３の動作過程で遅延時間（ｄｅｌａｙ  ｔｉｍｅ）を減らせる長所がある。
【００７６】
次に、図１４を参照して本発明のまた他の実施形態による半導体装置について説明する。
【００７７】
図１４は、本発明のまた他の実施形態による半導体装置の断面図である。以下でも前述した実施形態と差異点を中心に説明する。
【００７８】
図１４を参照すると、半導体装置４で、ソース領域１８２とドレイン領域１８４は上昇した（ｅｌｅｖａｔｅｄ）形態である。すなわち、ソース領域１８２とドレイン領域１８４の上面はゲート絶縁膜１３０の下面より高く形成され得る。また、本発明のいくつかの実施形態で、ソース領域１８２とドレイン領域１８４の上面は仕事関数メタル１４２ａの下面よりも高く形成され得る。
【００７９】
また、図示するように、ソース領域１８２とドレイン領域１８４の一部はスペーサ１７０とオーバーラップするように形成される。すなわち、ソース領域１８２とドレイン領域１８４の一部はスペーサ１７０の下部に押し込まれた（ｔｕｃｋ）形状であり得る。
【００８０】
次に、図１５から図１８を参照して本発明のまた他の実施形態による半導体装置について説明する。
【００８１】
図１５は、本発明のまた他の実施形態による半導体装置の概念図である。図１６は、図１５の第１ＳＲＡＭメモリセルのレイアウト図である。図１７は、図１５の第１ＳＲＡＭメモリセルの回路図である。図１８は、図１６のＤ−Ｄ線に沿って切断した断面図である。以下でも前述した実施形態と差異点を中心に説明する。
【００８２】
以下では各メモリセルアレイ領域ＭＲにＳＲＡＭ素子が配置されている場合を例に挙げて説明するが、本発明はこれに制限されない。また、以下では各メモリセルアレイ領域ＭＲに８個のトランジスタで構成された８Ｔ  ＳＲＡＭ素子が配置されている場合を例えて説明するが、本発明はこれに制限されない。
【００８３】
先に、図１５を参照すると、半導体装置５のメモリセルアレイ領域ＭＲには複数のＳＲＡＭメモリセル領域（ＳＭＣ１、ＳＭＣ２）が配置される。このような複数のＳＲＡＭメモリセル領域（ＳＭＣ１、ＳＭＣ２）は図示するように格子形状に整列して配置され、アレイ形態を有する。
【００８４】
次に、図１７を参照すると、各ＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１）は電源ノードＶＤＤと接地ノードＶＳＳとの間に並列連結された第１及び第２インバータ（ｉｎｖｅｒｔｅｒ）（ＩＮＶ１、ＩＮＶ２）と、それぞれのインバータ（ＩＮＶ１、ＩＮＶ２）の出力ノードに連結された第１選択トランジスタＰＳ１及び第２選択トランジスタＰＳ２と、第１インバータＩＮＶ１の出力によって制御されるドライブ（ｄｒｖｉｅ）トランジスタＤＴと、ドライブトランジスタＤＴの出力ノードに連結されたパス（ｐａｓｓ）トランジスタＰＴを含み得る。すなわち、本実施形態で、各ＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１）は８個のトランジスタで構成されたＳＲＡＭ素子を含み得る。
【００８５】
第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２はそれぞれビットラインＢＬ及び相補ビットラインＢＬｂと連結される。第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２のゲートはライトワードラインＷＷＬと連結される。
【００８６】
第１インバータＩＮＶ１は直列連結された第１プルアップ（ｐｕｌｌ−ｕｐ）トランジスタＰＵ１と第１プルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタＰＤ１を含み、第２インバータＩＮＶ２は直列連結された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２を含む。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２はＰＦＥＴトランジスタであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２はＮＦＥＴトランジスタであり得る。
【００８７】
また、第１インバータＩＮＶ１及び第２インバータＩＮＶ２は一つのラッチ回路（ｌａｔｃｈ  ｃｉｒｃｕｉｔ）を構成するために第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードと連結され、第２インバータＩＮＶ２の入力ノードは第１インバータＩＮＶ１の出力ノードと連結される。
【００８８】
ドライブトランジスタＤＴとパストランジスタＰＴは第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に保存されたデータのリードに利用される。ドライブトランジスタＤＴのゲートは第１インバータＩＮＶ１の出力ノードに連結され、パストランジスタＰＴのゲートはリードワードラインＲＷＬに連結される。ドライブトランジスタＤＴの出力は図示するように接地ノードＶＳＳに連結され、パストランジスタＰＴの出力は図示するようにリードビットラインＲＢＬに連結される。
【００８９】
このような回路構成によって本実施形態による半導体装置５では、二つのポート（例えば、ダブルポート）を介してＳＲＡＭ素子に保存されたデータにアクセスが可能である。先に、ライトワードラインＷＷＬ、ビットラインＢＬ及び相補ビットラインＢＬｂを選択することによって第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に対し、データをライトするか、またはラッチ回路に保存されたデータをリードすることが可能である。すなわち、この経路が最初のポートとして利用され得る。また、リードワードラインＲＷＬ及びリードビットラインＲＢＬを選択することによってこれも第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に保存されたデータをリードすることが可能である。すなわち、この経路が二番目のポートとして利用される。
【００９０】
このようなＳＲＡＭ素子では二番目のポートに基づいてデータをリードする動作が最初のポートの動作とは独立的に行われるため、ラッチ回路に保存されたデータにはいかなる影響を及ぼさない。すなわち、ラッチ回路に保存されたデータをリードする動作とラッチ回路にデータをライトする動作が独立的に行われる。
【００９１】
次に、さらに図１６及び図１８を参照すると、各ＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１）は９個のアクティブフィン（Ｆ１〜Ｆ９）と、５個のゲート電極（Ｇ１〜Ｇ５）、及び複数のコンタクト（３００、３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、３１８、３２０、３２２、３２４、３２６）を含み得る。
【００９２】
第１ないし第９アクティブフィン（Ｆ１〜Ｆ９）は第１方向（例えば、Ｙ方向）に延長された形状に配置される。
【００９３】
第１ゲート電極Ｇ１は第１ないし第３アクティブフィン（Ｆ１〜Ｆ３）とオーバーラップし、第２方向（例えば、Ｘ方向）に延長された形状に配置される。第１アクティブフィン及び第２アクティブフィン（Ｆ１、Ｆ２）と第１ゲート電極Ｇ１が交差する領域に第１プルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタＰＤ１が形成され、第３アクティブフィンＦ３と第１ゲート電極Ｇ１が交差する領域に第１プルアップ（ｐｕｌｌ−ｕｐ）トランジスタＰＵ１が形成される。
【００９４】
第１プルダウントランジスタＰＤ１のソースは第２コンタクト３０２と連結される。ここで第２コンタクト３０２は接地ノードＶＳＳに連結される。第１プルアップトランジスタＰＵ１のソースは第５コンタクト３０８と連結される。ここで第５コンタクト３０８は電源ノードＶＤＤに連結される。第１プルダウントランジスタＰＤ１のドレインと第１プルアップトランジスタＰＵ１のドレインは第１コンタクト３００に連結される。すなわち、第１プルダウントランジスタＰＤ１と第１プルアップトランジスタＰＵ１は第１コンタクト３００を共有する。
【００９５】
一方、第１アクティブフィン及び第２アクティブフィン（Ｆ１、Ｆ２）と第２ゲート電極Ｇ２が交差する領域に第１選択トランジスタＰＳ１が形成される。第１選択トランジスタＰＳ１のドレインは第１コンタクト３００に連結される。すなわち、第１プルダウントランジスタＰＤ１、第１プルアップトランジスタＰＵ１、及び第１選択トランジスタＰＳ１は第１コンタクト３００を共有する。第１選択トランジスタＰＳ１のソースは第４コンタクト３０６に連結される。また、第４コンタクト３０６はビットラインＢＬに接続される。一方、第２ゲート電極Ｇ２は第３コンタクト３０４に連結される。第３コンタクト３０４はライトワードラインＷＷＬに接続される。
【００９６】
ここで、第１プルダウントランジスタＰＤ１と第１選択トランジスタＰＳ１は二つのアクティブフィン（Ｆ１、Ｆ２）を利用して形成され、第１プルアップトランジスタＰＵ１は一個のアクティブフィンＦ３を利用して形成される。したがって、第１プルダウントランジスタＰＤ１及び第１選択トランジスタＰＳ１のサイズは第１プルアップトランジスタＰＵ１より大きくてもよい。
【００９７】
第６コンタクト３１０は第３アクティブフィンＦ３を介して第１コンタクト３００と連結される。また、第６コンタクト３１０は第５ゲート電極Ｇ５に連結される。第５ゲート電極Ｇ５は第４ないし第９アクティブフィン（Ｆ４〜Ｆ９）と交差する形態で第２方向（例えば、Ｘ方向）に延長された形状に配置される。
【００９８】
第４アクティブフィンＦ４と第５ゲート電極Ｇ５が交差する領域に第２プルアップトランジスタＰＵ２が形成され、第５アクティブフィン及び第６アクティブフィン（Ｆ５、Ｆ６）と第５ゲート電極Ｇ５が交差する領域に第２プルダウントランジスタＰＤ２が形成され、第７ないし第９アクティブフィン（Ｆ７〜Ｆ９）と第５ゲート電極Ｇ５が交差する領域にドライブトランジスタＤＴが形成される。
【００９９】
先に、第１コンタクト３００が第３アクティブフィンＦ３と第６コンタクト３１０を介して第５ゲート電極Ｇ５に連結されるため、第１プルアップトランジスタＰＵ１、第１プルダウントランジスタＰＤ１、及び第１選択トランジスタＰＳ１の出力は、第２プルアップトランジスタＰＵ２、第２プルダウントランジスタＰＤ２、及びドライブトランジスタＤＴのゲートに印加される。
【０１００】
第２プルアップトランジスタＰＵ２のドレインと、第２プルダウントランジスタＰＤ２のドレインは第７コンタクト３１２及び第１４コンタクト３２６に連結される。また、第７コンタクト３１２は第１ゲート電極Ｇ１に連結される。したがって、第２プルアップトランジスタＰＵ２の出力と、第２プルダウントランジスタＰＤ２の出力は、第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１のゲートに印加される。
【０１０１】
第２プルアップトランジスタＰＵ２のソースは第８コンタクト３１４に連結される。また、第８コンタクト３１４は電源ノードＶＤＤに接続される。第２プルダウントランジスタＰＤ２のソースと、ドライブトランジスタＤＴのソースは第１３コンタクト３２４に連結される。また、第１３コンタクト３２４は接地ノードＶＳＳに接続される。
【０１０２】
第５アクティブフィン及び第６アクティブフィン（Ｆ５、Ｆ６）と第３ゲート電極Ｇ３が交差する領域に第２選択トランジスタＰＳ２が形成され、第７ないし第９アクティブフィン（Ｆ７〜Ｆ９）と第４ゲート電極Ｇ４が交差する領域にパストランジスタＰＴが形成される。
【０１０３】
第２選択トランジスタＰＳ２のソースは第９コンタクト３１６に連結される。また、第９コンタクト３１６は相補ビットラインＢＬｂに接続される。第２選択トランジスタＰＳ２のドレインは第１４コンタクト３２６に連結される。先に、第１４コンタクト３２６は第４アクティブフィンＦ４を介して第７コンタクト３１２に連結されるため、第２選択トランジスタＰＳ２の出力は、第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１のゲートに印加される。一方、第３ゲート電極Ｇ３は図示するように第１０コンタクト３１８に連結される。このような第１０コンタクト３１８はライトワードラインＷＷＬに接続される。すなわち、第１０コンタクト３１８と第４コンタクト３０６は互いに電気的に接続される。
【０１０４】
パストランジスタＰＴのソースは第１１コンタクト３２０に連結される。また、第１１コンタクト３２０はリードビットラインＲＢＬに接続される。パストランジスタＰＴのドレインはドライブトランジスタＤＴのドレインと連結される。
【０１０５】
第４ゲート電極Ｇ４は第１２コンタクト３２２と連結される。また、このような第１２コンタクト３２２はリードワードラインＲＷＬに接続される。本実施形態において、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２は第１２コンタクト３２２と第１３コンタクト３２４を共有する。しかし、本発明はこれに制限されず、いくらでも変形できる。例えば、本発明の他のいくつかの実施形態では、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２とがお互いコンタクトを共有せず、別途のコンタクトを介してそれぞれライトワードラインＲＷＬと接地ノードＶＳＳに接続される場合もある。
【０１０６】
一方、ドライブトランジスタＤＴとパストランジスタＰＴは３個のアクティブフィン（Ｆ７〜Ｆ９）を利用して形成され、第２プルダウントランジスタＰＤ２と第２選択トランジスタＰＳ２は２個のアクティブフィン（Ｆ５、Ｆ６）を利用して形成され、第２プルアップトランジスタＰＵ２は１個のアクティブフィンＦ４を利用して形成される。したがって、ドライブトランジスタＤＴとパストランジスタＰＴのサイズは、第２プルダウントランジスタＰＤ２と第２選択トランジスタＰＳ２のサイズより大きく、第２プルダウントランジスタＰＤ２と第２選択トランジスタＰＳ２のサイズは、第２プルアップトランジスタＰＵ２のサイズより大きくてもよい。すなわち、本実施形態では、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２の境界に配置されたトランジスタのサイズが第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２の境界から遠く離れたトランジスタのサイズより大きくてもよい。
【０１０７】
本実施形態による半導体装置５でも、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２とは複数のアクティブベース３６０のうち何れか一つを共有する。すなわち、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２の境界にはアクティブベース３６０が形成される。
【０１０８】
第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２の境界に隣接する第２ＳＲＡＭメモリセル領域ＳＭＣ２内には第１０アクティブフィンＦ１０が第１方向（例えば、Ｙ方向）に延長されて配置される。また、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２の境界には第９アクティブフィンＦ９と第１０アクティブフィンＦ１０を互いに分離させるＳＴＩ３７４が配置される。一方、複数のアクティブベース３６０を互いに分離させるＤＴＩ３７２は第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２のそれぞれの内部に配置される。
【０１０９】
このように各ＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１）が９個のアクティブフィン（Ｆ１〜Ｆ９）を含み、隣接するＳＲＡＭメモリセル領域（例えば、第１ＳＲＡＭメモリセル領域ＳＭＣ１と第２ＳＲＡＭメモリセル領域ＳＭＣ２）の間にアクティブベース３６０を共有する場合、ＳＲＡＭ素子のサイズが小型化される。したがって、全体半導体装置５のサイズが小型化される。
【０１１０】
次に、図１９を参照して本発明のまた他の実施形態による半導体装置について説明する。
【０１１１】
図１９は、本発明のまた他の実施形態による半導体装置の概念図である。以下でも前述した実施形態と差異点を中心に説明する。
【０１１２】
図１９を参照すると、本実施形態による半導体装置６はロジック領域４１０とＳＲＡＭ形成領域４２０を含み得る。ロジック領域４１０には半導体装置６の動作に必要なロジック素子が形成され、ＳＲＡＭ形成領域４２０にはＳＲＡＭ素子が形成される。
【０１１３】
本発明のいくつかの実施形態で、ＳＲＡＭ形成領域４２０には前述した本発明の実施形態による半導体装置（１〜５）のうち何れか一つが配置される。また、本発明の他のいくつかの実施形態で、ＳＲＡＭ形成領域４２０には前述した本発明の実施形態による半導体装置（１〜５）のうち何れか一つと他の一つの組合わせてが配置される。
【０１１４】
図１９では、例示的にロジック領域４１０とＳＲＡＭ形成領域４２０を示すが、これに限定されない。例えば、ロジック領域４１０と異なるメモリが形成される領域（例えば、ＤＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、ＰＲＡＭなど）にも本発明を適用できる。
【０１１５】
次に、図２０を参照して本発明の実施形態による半導体装置を含む無線通信デバイスについて説明する。
【０１１６】
図２０は、本発明の実施形態による半導体装置を含む無線通信デバイスを示すブロック図である。
【０１１７】
図２０を参照すると、デバイス９００は、形態電話、スマートフォン端末機、ハンドセット、個人携帯情報端末機（ＰＤＡ）、ラップトップコンピュータ、ビデオゲームユニットまたはその他の異なるデバイスであり得る。デバイス９００は、コード分割多重アクセス（ＣＤＭＡ）、移動通信のためのグローバルシステム（ＧＳＭ（登録商標））のような時分割多重アクセス（ＴＤＭＡ）、またはその他の異なる無線通信標準を使用することもできる。
【０１１８】
デバイス９００は受信経路及び送信経路を介して両−方向通信を提供する。受信経路上で一つ以上の基地局によって送信された信号はアンテナ９１１により受信することもでき、受信機（ＲＣＶＲ、９１３）に提供される。受信機９１３は受信信号をコンディショニング及びデジタル化し、追加的なプロセシングを行うため、デジタルセクション９２０にサンプルを提供する。送信経路上で、送信機（ＴＭＴＲ、９１５）はデジタルセクション９２０から送信されたデータを受信し、そのデータのプロセシング及びコンディショニングを行い、変調された信号を生成し、その変調された信号はアンテナ９１１を介して一つ以上の基地局に送信される。
【０１１９】
デジタルセクション９２０は、一つ以上のデジタル信号プロセッサ（ＤＳＰ）、マイクロ−プロセッサ、縮小命令セットコンピュータ（ＲＩＳＣ）などで実現される。また、デジタルセクション９２０は一つ以上の注文型集積回路（ＡＳＩＣ）またはその他の異なるタイプの集積回路（ＩＣ）上で製造され得る。
【０１２０】
デジタルセクション９２０は、例えば、モデムプロセッサ９３４、ビデオプロセッサ９２２、アプリケーションプロセッサ９２４、ディスプレイプロセッサ９２８、制御器／マルチコアプロセッサ９２６、セントラルプロセシングユニット９３０、及び外部バスインターフェース（ＥＢＩ、９３２）のような多様なプロセシング及びインターフェースユニットを含み得る。
【０１２１】
ビデオプロセッサ９２２はグラフィックアプリケーションに対するプロセシングを行う。一般的には、ビデオプロセッサ９２２は任意のセットのグラフィック動作に対する任意の数のプロセシングユニットまたはモジュールを含み得る。ビデオプロセッサ９２２の特定の部分はファームウェア及び／またはソフトウェアで実現され得る。例えば、制御ユニットは前述した機能を行うファームウェア及び／またはソフトウェアモジュール（例えば、手続、関数など）の形態で実現される。ファームウェア及び／またはソフトウェアコードはメモリに保存され得、プロセッサ（例えば、マルチ−コアプロセッサ９２６）によりも実行され得る。メモリはプロセッサ内で実現され得、プロセッサの外部で実現され得る。
【０１２２】
ビデオプロセッサ９２２はオープングラフィックライブラリ（ＯｐｅｎＧＬ）、Ｄｉｒｅｃｔ３Ｄなどのようなソフトウェアインターフェースを実現する。セントラルプロセシングユニット９３０はビデオプロセッサ９２２と共に一連のグラフィック処理動作を行うことがきる。制御器／マルチコアプロセッサ９２６は少なくとも二つのコアを含み、制御器／マルチコアプロセッサ９２６が処理すべきワークロードに応じて２個のコアにワークロードを割り当てて同時に該当するワークロードを処理できる。
【０１２３】
図面ではアプリケーションプロセッサ９２４をデジタルセクション９２０に含まれた一つの構成要素として示しているが、本発明はこれに制限されない。本発明のいくつかの実施形態において、デジタルセクション９２０は一つのアプリケーションプロセッサ９２４またはアプリケーションプチップに統合されて実現され得る。
【０１２４】
モデムプロセッサ９３４は受信機９１３及び送信機９１５とデジタルセクション９２０の間のデータ伝達過程で必要な演算を行う。ディスプレイプロセッサ９２８はディスプレイ９１０の駆動に必要な演算を行う。
【０１２５】
前述した本発明の実施形態による半導体装置（１〜６）は図示したプロセッサ（９２２、９２４、９２６、９２８、９３０、９３４）の演算に利用されるキャッシュメモリまたはバッファメモリなどとして使用され得る。
【０１２６】
次に、図２１を参照して本発明の実施形態による半導体装置を含むコンピュータシステムについて説明する。
【０１２７】
図２１は、本発明の実施形態による半導体装置を含むコンピュータシステムを示すブロック図である。
【０１２８】
図２１を参照すると、本発明の一実施形態によるコンピュータシステム１０００はセントラルプロセシングユニット（ＣＰＵ、１００２）、システムメモリ（ｓｙｓｔｅｍ  ｍｅｍｏｒｙ、１００４）、グラフィックシステム１０１０、ディスプレイ装置１００６を含む。
【０１２９】
セントラルプロセシングユニット１００２はコンピュータシステム１０００の駆動に必要な演算を行うことができる。システムメモリ１００４はデータを保存するように構成され得る。システムメモリ１００４はセントラルプロセシングユニット１００２により処理されるデータを保存する。システムメモリ１００４はセントラルプロセシングユニット１００２の動作メモリとして役割を果たすことができる。システムメモリ１００４は、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｔａｔｉｃ  ＤＲＡＭ）、ＳＤＲ  ＳＤＲＡＭ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）のような一つ以上の揮発性メモリ装置及び／またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）のような一つ以上の不揮発性メモリ装置を含み得る。前述した本発明の実施形態による半導体装置（１〜６）のうち何れか一つはこのようなシステムメモリ１００４の構成要素として採用され得る。
【０１３０】
グラフィックシステム１０１０は、グラフィックプロセシングユニット（１０１１、ＧＰＵ）、グラフィックメモリ（１０１２、ｇｒａｐｈｉｃ  ｍｅｍｏｒｙ）、ディスプレイコントローラ（１０１３、ｄｉｓｐｌａｙ  ｃｏｎｔｒｏｌｌｅｒ）、グラフィックインターフェース（１０１４、ｇｒａｐｈｉｃ  ｉｎｔｅｒｆａｃｅ）、グラフィックメモリコントローラ（１０１５、ｇｒａｐｈｉｃ  ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌｌｅｒ）を含み得る。
【０１３１】
グラフィックプロセシングユニット１０１１は、コンピュータシステム１０００に必要なグラフィック演算処理を行う。具体的には、グラフィックプロセシングユニット１０１１は少なくとも一つのバリテックスで構成されるプリミティブを組み立てて、組み立てられたプリミティブを利用してレンダリングを行う。
【０１３２】
グラフィックメモリ１０１２は、グラフィックプロセシングユニット１０１１により処理されるグラフィックデータを保存するか、またはグラフィックプロセシングユニット１０１１に提供されるグラフィックデータを保存する。または、グラフィックメモリ１０１２はグラフィックプロセシングユニット１０１１の動作メモリとして役割を果たす。前述した本発明の実施形態による半導体装置（１〜６）のうち何れか一つはこのようなグラフィックメモリ１０１２の構成要素として採用され得る。
【０１３３】
ディスプレイコントローラ１０１３はレンダリングされたイメージフレームがディスプレーされるようにディスプレイ装置１００６を制御する。
【０１３４】
グラフィックインターフェース１０１４はセントラルプロセシングユニット１００２とグラフィックプロセシングユニット１０１１との間をインターフェーシングを行い、グラフィックメモリコントローラ１０１５は、システムメモリ１００４とグラフィックプロセシングユニット１０１１との間でメモリアクセスを提供する。
【０１３５】
図２１には明確に示していないが、コンピュータシステム１０００はボタン、タッチスクリーン、マイクのような一つ以上の入力装置、及び／またはスピーカのような一つ以上の出力装置をさらに含み得る。また、コンピュータシステム１０００は有線または無線で外部装置とデータを交換するためのインターフェース装置をさらに含み得る。インターフェース装置は、例えば、アンテナまたは有無線トランシーバなどを含み得る。
【０１３６】
実施形態によってコンピュータシステム１０００は、携帯電話（Ｍｏｂｉｌｅ  Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ  Ｐｈｏｎｅ）、個人情報端末機（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔと、ＰＤＡ）、デスクトップ（Ｄｅｓｋｔｏｐ）、ノートブック（Ｎｏｔｅｂｏｏｋ）、タブレット（Ｔａｂｌｅｔ）などのように任意のコンピュータシステムであり得る。
【０１３７】
次に、図２２を参照して本発明の実施形態による半導体装置を含む電子システムについて説明する。
【０１３８】
図２２は、本発明の実施形態による半導体装置を含む電子システムのブロック図である。
【０１３９】
図２２を参照すると、本発明の実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、インターフェース１１４０及びバス（１１５０、ｂｕｓ）を含み得る。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／またはインターフェース１１４０はバス１１５０を介して互いに結合される。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
【０１４０】
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似する機能を行うことができる論理素子のうち少なくとも一つを含み得る。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置などを含み得る。記憶装置１１３０はデータ及び／または命令などを保存する。インターフェース１１４０は、通信ネットワークにデータを伝送するか、または通信ネットワークからデータを受信する機能をする。インターフェース１１４０は、有線または無線形態であり得る。例えば、インターフェース１１４０はアンテナまたは有無線トランシーバなどを含み得る。
【０１４１】
図示していないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリとして高速のＤＲＡＭ及び／またはＳＲＡＭなどをさらに含み得る。この際、このような動作メモリとして前述した本発明の実施形態による半導体装置（１〜６）のうち何れか一つが採用され得る。また、前述した本発明の実施形態による半導体装置（１〜６）のうち何れか一つは、記憶装置１１３０内に提供されるか、コントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）などの一部として提供され得る。
【０１４２】
電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、または情報を無線環境で送信及び／または受信できるすべての電子製品に適用できる。
【０１４３】
図２３から図２５は、本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。
【０１４４】
図２３は、タブレットＰＣ１２００を示す図であり、図２４は、ノートブック１３００を示す図であり、図２５は、スマートフォン１４００を示す。本発明の実施形態による半導体装置（１〜６）のうち少なくとも一つはこのようなタブレットＰＣ１２００、ノートブック１３００、スマートフォン１４００などに使用できる。
【０１４５】
また、本発明のいくつかの実施形態による半導体装置は例示しない他の集積回路装置にも適用されるは当業者に自明である。すなわち、上述の説明では本実施形態による半導体システムの例として、タブレットＰＣ１２００、ノートブック１３００、及びスマートフォン１４００だけを例に挙げたが、本実施形態による半導体システムの例はこれに制限されない。本発明のいくつかの実施形態において、半導体システムは、コンピュータ、ＵＭＰＣ  （Ｕｌｔｒａ  ＭｏｂｉｌｅＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ  （Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ  ｔｅｌｅｖｉｓｉｏｎ）、デジタルオーディオレコーダ（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタルオーディオプレーヤ（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル録画装置（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル画像プレーヤ（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタルビデオレコーダ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）などで実現され得る。
【０１４６】
以上添付する図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得るを理解できるであろう。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【０１４７】
１００    基板１１０    アクティブベース
１２０    アクティブフィン
１５０    ＤＴＩ（ＤＴＩ）
１６０    ＳＴＩ（ＳＴＩ）
【図１】
2015005746.tif 000003
【図２】
2015005746.tif 000004
【図３】
2015005746.tif 000005
【図４】
2015005746.tif 000006
【図５】
2015005746.tif 000007
【図６】
2015005746.tif 000008
【図７】
2015005746.tif 000009
【図８】
2015005746.tif 000010
【図９】
2015005746.tif 000011
【図１０】
2015005746.tif 000012
【図１１】
2015005746.tif 000013
【図１２】
2015005746.tif 000014
【図１３】
2015005746.tif 000015
【図１４】
2015005746.tif 000016
【図１５】
2015005746.tif 000017
【図１６】
2015005746.tif 000018
【図１７】
2015005746.tif 000019
【図１８】
2015005746.tif 000020
【図１９】
2015005746.tif 000021
【図２０】
2015005746.tif 000022
【図２１】
2015005746.tif 000023
【図２２】
2015005746.tif 000024
【図２３】
2015005746.tif 000025
【図２４】
2015005746.tif 000026
【図２５】
2015005746.tif 000027