(57)【要約】  本発明は、支持層（１０１）と、異なる結晶配向を有する少なくとも２つの加工層（１０３、１０４）と、支持層（１０１）の少なくとも一部分上に延在する絶縁層（１０２）とを備えるＳＯＩ型多層構造（１０５）において、絶縁層（１０２）が、支持層（１０１）と加工層（１０３、１０４）との間に延在するように、支持層（１０１）の全表面上に延在することを特徴とするＳＯＩ型多層構造を提示する。また、このような構造（１０５）の製造プロセスが提供される。【選択図】  図７
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【特許請求の範囲】
【請求項１】
支持層（１０１）と、異なる結晶配向を有する少なくとも２つの加工層（１０３、１０４）と、前記支持層（１０１）の少なくとも一部分上に延在する絶縁層（１０２）とを備えるＳＯＩ型多層構造（１０５）において、前記絶縁層（１０２）が、前記支持層（１０１）と前記加工層（１０３、１０４）との間に延在するように、前記支持層（１０１）の全表面上に延在することを特徴とする、ＳＯＩ型多層構造。
【請求項２】
前記少なくとも２つの加工層（１０３、１０４）が重ね合わせられることを特徴とする、請求項１に記載のＳＯＩ型多層構造。
【請求項３】
２つの加工層（１０３、１０４）のみ備えることを特徴とする、請求項１または２に記載のＳＯＩ型多層構造。
【請求項４】
前記加工層（１０３、１０４）がシリコンで作られることを特徴とする、請求項１〜３のいずれか一項に記載のＳＯＩ型多層構造。
【請求項５】
一方の加工層（１０３）が（１，０，０）結晶で作られ、もう一方の加工層（１０４）が（１，１，０）結晶で作られることを特徴とする、請求項１〜４のいずれか一項に記載のＳＯＩ型多層構造。
【請求項６】
（１，０，０）結晶で作られた前記加工層（１０３）がＮＭＯＳ型トランジスタを製造するようになっており、（１，１，０）結晶で作られた前記加工層（１０４）がＰＭＯＳ型トランジスタを製造するようになっていることを特徴とする、請求項１〜５のいずれか一項に記載のＳＯＩ型多層構造。
【請求項７】
複数の異なる積層エリア（２００、２０１）を備えており、各積層エリアの層の構成が以下のタイプの1つであり、
（１）第１の構成タイプ：支持層−絶縁層−上面が露出した第１の加工層、
（２）第２の構成タイプ：支持層−絶縁層−第１の加工層−上面が露出した第２の加工層、
各々の前記積層エリアにおいて、前記第１の加工層および第２の加工層の１つが上面を露出していることを特徴とする、請求項１〜６のいずれか一項に記載のＳＯＩ型多層構造。
【請求項８】
前記構造の上面が平らになるように、前記第１の構成タイプの前記第１の加工層（１０３）の厚さが、前記第２の構成タイプにおける前記第１の加工層および前記第２の加工層（１０３、１０４）の加算厚さに等しいことをさらなる特徴とする、請求項１〜７のいずれか一項に記載のＳＯＩ型多層構造。
【請求項９】
積層エリア（２００）の前記加工層（１０３、１０４）が、積層エリア（２０１）の前記加工層から電気的に隔離されることを特徴とする、請求項７または８に記載のＳＯＩ型多層構造。
【請求項１０】
前記隔離が、浅いトレンチ分離によって実行されることを特徴とする、請求項１〜９のいずれか一項に記載のＳＯＩ型多層構造。
【請求項１１】
少なくとも１つの加工層が単結晶であることを特徴とする、請求項１〜１０のいずれか一項に記載のＳＯＩ型多層構造。
【請求項１２】
少なくとも１つの加工層が歪み半導体であることを特徴とする、請求項１〜１１のいずれか一項に記載のＳＯＩ型多層構造。
【請求項１３】
前記加工層に引張または圧縮歪みが与えられることを特徴とする、請求項１〜１２のいずれか一項に記載のＳＯＩ型多層構造。
【請求項１４】
前記加工層が互いに電気的に隔離されるように、追加の電気絶縁層（１１１）が２つの加工層（１０３、１０４）間にあることを特徴とする、請求項１〜１３のいずれか一項に記載のＳＯＩ型多層構造。
【請求項１５】
前記絶縁層（１０２、１１１）が酸化物で作られることを特徴とする、請求項１〜１４のいずれか一項に記載のＳＯＩ型多層構造。
【請求項１６】
層転写技術を用いた、請求項１〜１５のいずれか一項に記載のＳＯＩ型多層構造（１０５）の製造プロセスにおいて、
（１）前記支持層（１０１）と、第１の加工層（１０３）と、前記絶縁層（１０２）とを含む中間構造（１００）を形成するステップと、
（２）前記中間構造（１００）の上部に、前記第１の加工層（１０３）の結晶配向とは異なる結晶配向を有する第２の加工層（１０４）を形成するステップと、
を備えることを特徴とする、製造プロセス。
【請求項１７】
（１）ア．前記支持層（１０１）の上方の絶縁層と、
イ．前記構造の第１の加工層（１０３）に対応する層を第１のソース基板内に画成する脆化ゾーン（１０６）を形成するために、前記第１のソース基板（１０７）に種を注入する工程と、
ウ．前記絶縁層（１０２）に前記第１のソース基板（１０７）を接合する工程と、
エ．前記絶縁層（１０２）に接合されたままの、前記第１のソース基板の部分が、前記中間構造の前記第１の加工層（１０３）になるように、前記第１のソース基板に形成された前記脆化ゾーン（１０６）にて前記第１のソース基板（１０７）を分割する工程と、
によって中間構造（１００）を形成するステップと、
（２）ア．前記構造の第２の加工層（１０４）に対応する層を第２のソース基板内に画成する脆化ゾーン（１０８）を形成するために、前記第２のソース基板（１０９）に種を注入する工程と、
イ．前記第１の加工層（１０３）に前記第２のソース基板（１０９）を接合する工程と、
ウ．前記第１の加工層（１０３）に接合されたままの、前記第２の基板ソースの部分が、前記ＳＯＩ型多層構造の第２の加工層（１０４）になるように、前記第２のソース基板に形成された前記脆化ゾーン（１０８）にて前記第２のソース基板（１０９）を分割する工程と、
によって前記第２の加工層（１０４）を前記中間構造（１００）の上部に形成するステップと、
をさらに備えることを特徴とする、請求項１６に記載の製造プロセス。
【請求項１８】
前記中間構造の上部に前記第２の加工層（１０４）を形成する前に、前記中間構造（１００）の表面を処理するステップを備えることを特徴とする、請求項１７に記載の製造プロセス。
【請求項１９】
前記ＳＯＩ型多層構造（１０５）が、
第１の積層タイプ：支持層−絶縁層−第１の加工層と、
第２の積層タイプ：支持層−絶縁層−第１の加工層−第２の加工層と、
の２つのタイプの積層（２００）を備えるように、前記第２の加工層（１０４）の所望の部分を選択的に除去するステップをさらに備えることを特徴とする、請求項１７または１８に記載の製造プロセス。
【請求項２０】
前記絶縁層（１０２）を外部環境に対して露出する所望のトレンチ（１１０）を選択的に形成するステップをさらに備えることを特徴とする、請求項１７〜１９のいずれか一項に記載の製造プロセス。
【請求項２１】
前記トレンチ（１１０）を電気絶縁体で充填するステップをさらに備えることを特徴とする、請求項２０に記載の製造プロセス。
【請求項２２】
前記構造（１０５）の前記加工層（１０３、１０４）が半導体層であることを特徴とする、請求項１７〜２１のいずれか一項に記載の製造プロセス。
【請求項２３】
前記加工層（１０３，１０４）が単結晶層であることを特徴とする、請求項１７〜２２のいずれか一項に記載の製造プロセス。
【請求項２４】
前記加工層の一方（１０３）が（１，０，０）結晶で作られ、前記加工層（１０３、１０４）のもう一方（１０４）が（１，１，０）結晶で作られることを特徴とする、請求項１７〜２３のいずれか一項に記載の製造プロセス。
【請求項２５】
前記加工層（１０３、１０４）の少なくとも１つに歪みを与えられることを特徴とする、請求項１７〜２４のいずれか一項に記載の製造プロセス。
【請求項２６】
前記加工層に、引張または圧縮歪みが与えられることを特徴とする、請求項２５に記載の製造プロセス。
【請求項２７】
前記２つの加工層（１０３、１０４）を接合する前に、前記２つの加工層（１０３、１０４）間に追加の絶縁層（１１１）を形成するステップを備えることを特徴とする、請求項１７〜２６のいずれか一項に記載の製造プロセス。
【請求項２８】
前記絶縁層（１０２、１１１）が酸化物で作られることを特徴とする、請求項１７〜２７のいずれか一項に記載の製造プロセス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、ＳＯＩ型多層構造に関する。
【０００２】
ＳＯＩ型多層構造とは、支持層と、少なくとも１つの加工層と、加工層と支持層との間にある電気的絶縁層とを備える構造である。
【０００３】
本発明は、特に、異なる結晶配向を有する少なくとも２つの加工層を備えるＳＯＩ型多層構造に関する。
【０００４】
本発明はまた、この構造の製造プロセスに関する。
【０００５】
このような構造の有益な用途は、高性能ＣＭＯＳ回路のデザインおよび製造である。
【０００６】
一例として、このような高性能は、所与の電力消費に対してＮＭＯＳおよびＰＭＯＳトランジスタデバイスの高速化であってもよい。
【０００７】
実際、これにより、消費電力が高すぎることなく、速度面での性能が非常に高いミリオンゲートの論理回路などの非常に複雑な回路を組み立てることができる。
【０００８】
これらの種類の回路は、一般的に、ＬＶＬＰ回路（低電圧低電力）として知られている。
【０００９】
このような回路を製造するために、いくつかのアプローチが提案されてきた。
【００１０】
第１のアプローチは、トランジスタデバイスのチャネルサイズを縮小することである。
【００１１】
このアプローチは、長期にわたって広く使用されており、その有効性についても実証済みである。
【００１２】
これまで、トランジスタデバイスのチャネル長は、ムーアの原則に従った道をたどって微細化されてきた。
【００１３】
しかしながら、チャネル長が短くなっていくと、今度は、この法則のペースを保つことが非常に難しくなってくる。
【００１４】
実際、この業界の現状は、特に、ＣＭＯＳ微細化の基本的な物理的限界に近づきつつあるという理由で、多くの壁に直面している。
【００１５】
さらに、トランジスタの作製プロセスに必要とされる装置は、精度の限界を回避したものでなければならない。
【００１６】
結果的に、このアプローチが魅力的なものであっても、性能の向上の可能性に現時点で限界があるため、これに替わるアプローチが検討されてきた。
【００１７】
別のよく知られているアプローチでは歪み半導体基板を使用する。
【００１８】
実際、歪みシリコン技術により、ＮＭＯＳトランジスタデバイスの場合、２０％〜３０％の性能の向上につながる高い電子移動度が得られる。
【００１９】
しかしながら、このアプローチでは、電子と正孔の移動度比に細心の注意を払わなければならない。
【００２０】
実際、ＣＭＯＳ回路を製造するために、従来の非歪みバルク基板を処理する場合、この移動度比はほぼ３であり、言い換えれば、正孔の移動度は、電子の移動度より３倍小さく、このことは、ＮＭＯＳトランジスタデバイスが、通常、ＰＭＯＳトランジスタデバイスより速度が３倍速いということを示す。
【００２１】
ほぼ3の比率を管理するために、回路デザイナが使用される。
【００２２】
これらのデザイナは、ＮＭＯＳおよびＰＭＯＳのトランジスタを組み合わせる場合に、ＰＭＯＳトランジスタの幅と長さの比を大きくすることによって、この移動度の不均衡状態を補償する。
【００２３】
結果的に、長さの値が固定されている場合、ＰＭＯＳトランジスタデバイスの幅、ひいては、そのサイズが増大される。
【００２４】
このような補償は、面積と、回路全体の性能の面での限界に相当する。
【００２５】
例えば、幅と長さの比が大きくなると、デバイスの静電容量が増大することで、回路の速度と電力消費の比に不利益をもたらしてしまうことが多い（これは、実際、ＰＭＯＳデバイスに接続された１つの電気ノードが、回路の伝達関数に重大な影響をもたらす場合のケースである）。
【００２６】
さらに、歪みシリコンの場合、電子移動度が上がると、上述した比がさらに大きくなる。
【００２７】
したがって、電子移動度を２０％〜３０％高めることでもたらされる利益があるとしても、歪みシリコン技術は、高い電子と正孔の移動度比に関連するものであって、上述した限界を被る。
【００２８】
別の知られている解決法は、それぞれの加工層が、（１，１，０）および（１，０，０）結晶配向をそれぞれ有するＰＭＯＳおよびＮＭＯＳトランジスタデバイスを実現することである。
【００２９】
実際、それらのキャリア移動度（正孔移動度）が高まれるため、ＰＭＯＳトランジスタデバイスが（１，１，０）結晶に良好な性能を示すことがよく知られている。
【００３０】
一例として、このような結晶において、正孔移動度は（１，０，０）結晶で得られたものの２．５倍増大し得る。
【００３１】
したがって、第１の（１，０，０）半導体加工層と第２の（１，１，０）半導体加工層とを同じＣＭＯＳ技術において組み合わせると（例えば、ＳＯＩ構造において）、ＮＭＯＳおよびＰＭＯＳの両方のトランジスタデバイスの移動度を高めることができる。
【００３２】
これに関して、（１，０，０）および（１，１，０）シリコンのそれぞれから作られた２つの加工層に基づいた表面パターンを有するこのようなＳＯＩ構造が、すでに提案されている［１，２］。
【００３３】
以下、本明細書において、少なくとも２つの加工層が異なる結晶配向を有する半導体材料からそれぞれ作られた半導体多層構造について述べるための「ハイブリッド」構造について言及する。
【００３４】
図１ａ〜図１ｄは、提案されたハイブリッド構造を製造する１つの例を示す。
【００３５】
このプロセスは、支持半導体層２０を覆った絶縁層１１の上部に配置された半導体加工層１０を含む中間構造Ｓ１から開始される。
【００３６】
層１０および２０は、典型的にシリコンから作られる。
【００３７】
したがって、この中間構造はＳＯＩ型のものである。
【００３８】
加工層１０および支持層２０は異なる結晶配向を有する。例えば、加工層１０は（１，０，０）結晶配向を有し、支持層２０は（１，１，０）結晶配向を有し得る。
【００３９】
図１ｂは、自由空間１３を通して層２０の対応する部分に直接アクセスするために、層１０および１１の一部分を除去した状態をさらに示す。
【００４０】
図１ｃおよび図１ｄに示すように、このようにして層２０の上方に作り出された自由空間１３は、まず、垂直絶縁体１２で部分的に充填された後、残りの自由空間は、例えば、支持層２０のエピタキシャル再成長などによって、層２０の材料と同じ材料で充填される。
【００４１】
このようにして支持層の上方に作られた材料層は、この構造に追加の加工層１２を形成する。この追加の加工層は、垂直絶縁体１２によって加工層１０から隔離されている。
【００４２】
このように、結晶配向が異なる２つの異なる加工層１０および加工層２１を有するハイブリッド多層構造Ｓが作られる。
【００４３】
このようなハイブリッド構造において、ＮＭＯＳトランジスタデバイスは加工層１０に直接実現され得る。
【００４４】
それに対して、ＰＭＯＳトランジスタデバイスは加工層２１に直接構築され得る。
【００４５】
しかしながら、このようなハイブリッド基板は少なくとも１つの主要な限界に関連づけられる。すなわち、加工層１０に作られるＮＭＯＳデバイスが、ＳＯＩ型のものとなるのであれば（層１０と支持体２０との間に絶縁層があるため）、これは、層２１上に作られるＰＭＯＳデバイスのケースとは異なる。
【００４６】
実際、層２１は支持層２０と直接接触しており、支持層２０から隔離されていない。したがって、この加工層に作られるＰＭＯＳトランジスタデバイスは、「バルク型」トランジスタとなる。
【００４７】
したがって、このような構造は、結晶配向が（１，０，０）であるＳＯＩ  ＮＭＯＳトランジスタと、結晶配向が（１，１，０）であるバルク型ＰＭＯＳトランジスタデバイスとを提供できるだけである。
【００４８】
本発明は、上述した限界を解消するために考案されたものである。
【００４９】
本発明の１つの目的は、完全なＳＯＩハイブリッド構造を提供することであり、すなわち、（１，０，０）ＮＭＯＳ  ＳＯＩトランジスタと、（１，１，０）ＰＭＯＳ  ＳＯＩトランジスタの両方を提供可能な完全なＳＯＩハイブリッド構造を提供することである。
【００５０】
本発明のさらなる目的は、ＳＯＩ基板の全性能と、ハイブリッド結晶配向構造の使用とを組み合わせることである。
【００５１】
さらに、本発明の１つの目的は、多層構造の支持層から電気的に隔離された、２つの異なる結晶配向に対応する少なくとも２つの加工層を有する多層構造を得ることである。
【００５２】
同じ趣旨で、本発明は、第１の態様によれば、支持層と、異なる結晶配向を有する少なくとも２つの加工層と、支持層の少なくとも一部分上に延在する絶縁層とを備えるＳＯＩ型多層構造において、絶縁層が、支持層と加工層との間に延在するように、支持層の全表面上に延在することを特徴とするＳＯＩ型多層構造を提案する。
【００５３】
本発明によるＳＯＩ型多層構造の好ましい態様は以下のとおりである。
（１）上記少なくとも２つの加工層が重ね合わせられ、
（２）ＳＯＩ型多層構造が２つの加工層のみ備えており、
（３）加工層がシリコンで作られ、
（４）一方の加工層が（１，０，０）結晶で作られ、もう一方の加工層が（１，１，０）結晶で作られ、
（５）（１，０，０）結晶で作られた加工層がＮＭＯＳ型トランジスタを製造するようになっており、（１，１，０）結晶で作られた加工層がＰＭＯＳ型トランジスタを製造するようになっており、
（６）ＳＯＩ型多層構造が複数の異なる積層エリアを備えており、各積層エリアの層の構成が、以下のタイプの1つであり、
ア．第１の構成タイプ：支持層−絶縁層−上面が露出した第１の加工層、
・  第２の構成タイプ：支持層−絶縁層−第１の加工層−上面が露出した第２の加工層、
各々の積層エリアにおいて、第１の加工層および第２の加工層の１つの上面が露出するようにされ、
（７）構造の上面が平らになるように、第１の構成タイプの第１の加工層の厚さが、第２の構成タイプにおける第１の加工層および第２の加工層の加算厚さに等しく、
（８）積層エリアの加工層が、周囲に配置された積層エリアの加工層から電気的に隔離され、
（９）この電気的隔離が、浅いトレンチ分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって実行され、
（１０）少なくとも１つの加工層が単結晶であり、
（１１）少なくとも１つの加工層が歪み半導体であり、
（１２）この加工層に引張または圧縮歪みが与えられ、
（１３）加工層が互いに電気的に隔離されるように、追加の電気的絶縁層が２つの加工層間にあり、
（１４）絶縁層が酸化物で作られることである。
【００５４】
第２の態様によれば、本発明は、層転写技術を用いた、本発明によるＳＯＩ型多層構造の製造プロセスにおいて、
（１）支持層と、第１の加工層と、絶縁層とを含む中間構造を形成するステップと、
（２）中間構造の上部に、第１の加工層の結晶配向とは異なる結晶配向を有する第２の加工層を形成するステップと、
を備えることを特徴とするプロセスを提供する。
【００５５】
この製造プロセスの好ましい態様は以下のとおりである。
（１）製造プロセスが以下のステップをさらに備えており、
ア．（ア）支持層の上方の絶縁層と、
（イ）構造の第１の加工層に対応する層を第１のソース基板内に画成する脆化ゾーンを形成するために、第１のソース基板に種を注入する工程と、
（ウ）上記絶縁層に第１のソース基板を接合する工程と、
（エ）第１のソース基板における、絶縁層に接合されたままの部分が、中間構造の第１の加工層になるように、第１のソース基板に形成された脆化ゾーンにて第１のソース基板を分割する工程と、
によって中間構造を形成するステップ、
イ．（ア）構造の第２の加工層に対応する層を第２のソース基板内に画成する脆化ゾーンを形成するために、第２のソース基板に種を注入する工程と、
（イ）第１の加工層に第２のソース基板を接合する工程と、
（ウ）第２の基板ソースにおける、第１の加工層に接合されたままの部分が、ＳＯＩ型多層構造の第２の加工層になるように、第２のソース基板に形成された脆化ゾーンにて第２のソース基板を分割する工程と、
によって第２の加工層を中間構造の上部に形成するステップ、
（２）製造プロセスが、中間構造の上部に第２の加工層を形成する前に、中間構造の表面を処理するステップをさらに備えており、
（３）ＳＯＩ型多層構造が以下のような２つのタイプの積層を含むように、製造プロセスが第２の加工層の所望の部分を選択的に除去するステップをさらに備えており、
ア．第１の積層タイプ：支持層−絶縁層−第１の加工層、
イ．第２の積層タイプ：支持層−絶縁層−第１の加工層−第２の加工層、
（４）製造プロセスが、絶縁層を外部環境に対して露出する所望のトレンチを選択的に形成するステップをさらに備えており、
（５）製造プロセスが、上記トレンチを電気絶縁体で充填するステップをさらに備えており、
（６）上記構造の上記加工層が半導体層であり、
（７）上記加工層が単結晶層であり、
（８）上記加工層の一方が、（１，０，０）結晶で作られ、上記加工層の他方が、（１，１，０）結晶で作られており、
（９）上記加工層の少なくとも１つに歪みが与えられており、
（１０）上記加工層に、引張または圧縮歪みが与えられており、
（１１）２つの上記加工層を接合する前に、２つの上記加工層間に追加の絶縁層を形成するステップを備えており、
（１２）上記絶縁層が酸化物で作られる。
【００５６】
添付の図面を参照しながら非制限的な例として挙げられる本発明の好ましい実施形態の以下の詳細な記載を読むことによって、本発明のさらなる態様、目的、および利点がより明らかになるであろう。
【００５７】
図２を参照すると、中間構造１００から本発明によるＳＯＩ型多層構造１０５が得られる。
【００５８】
中間構造１００は、絶縁層１０２を支持する支持層１０１を備える。
【００５９】
この絶縁層１０２は、支持層１０１と加工層１０３との間に延在する。
【００６０】
したがって、この中間構造は、支持層、絶縁層および加工層を備える。
【００６１】
このような構造内に他の層が形成されてもよいが、主旨は、中間構造が少なくとも上述した３つの層から構成されることにある。
【００６２】
この点に関して、本発明では、ＳＯＩ型構造の加工層は構造の絶縁層の上方に設置される層として理解され、その加工層に、電流のチャネルが形成されてもよいことに注目されたい。
【００６３】
言い換えれば、加工層はキャリア輸送用の層として機能することができる。
【００６４】
非制限的な例として、ＮＭＯＳ  ＳＯＩトランジスタにおいて、加工層は、制御されたドレイン・ソース電流を発生するように、その中で電子がトランジスタのソースからドレインへと流れる層である。
【００６５】
したがって、加工層が２つ以上の層を備えることもあり得る。
【００６６】
さらに、加工層を形成するこのような層の材料は任意のタイプのものであってもよい。
【００６７】
非制限的な例として、これらの層の各々は、以下に挙げる非制限的なリストの中からそれぞれ選ばれる材料から作られてもよい。
・Ｇｅ、ＳｉＧｅ、Ｓｉなどの半導体
・ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＩｎＰなどの化合物半導体
【００６８】
さらに、これらの層の各々は必要に応じて歪みが与えられてもよい（引張および／または圧縮）。
【００６９】
これらの層の各々はまた、結晶配向が実質的に同一である単結晶材料のものであってもよい。
【００７０】
本発明によるＳＯＩ型構造を得るために、加工層１０３の結晶配向とは異なる結晶配向を有する第２の加工層１０４が中間層１００の上部に形成される（図２Ｂ）。
【００７１】
したがって、このように作られたハイブリッド構造１０５において、第２の加工層１０４は第１の加工層１０３と接触した状態にあり、その上方で延在する。
【００７２】
本発明によれば、第１および第２の加工層の両方のそれぞれの結晶配向は、これらのそれぞれの層に関わるキャリアの移動度を最適化するように選択される。
【００７３】
非制限的な例として、第１の加工層１０３は（１，０，０）結晶のシリコンで作られてもよく、第２の加工層１０４は（１，１，０）結晶のシリコンで作られてもよい。
【００７４】
このようにすることで、第１の加工層がＮＭＯＳ型トランジスタの製造に非常に良好に適合されおり、第２の加工層がＰＭＯＳ型トランジスタの製造に非常に良好に適合されているＳＯＩ型多層構造を得ることが可能となる。
【００７５】
さらなる非制限的な例として、（１，０，０）結晶のシリコンから作られた第１の加工層１０３は引張歪みであってもよく、（１，１，０）結晶のシリコンの第２の加工層１０４は圧縮歪みであってもよい。
【００７６】
中間構造の上部に第２の加工層を形成する方法は、当業者に公知のいくつかの方法で実施され得る。
【００７７】
一例として、エピタキシャル成長は、ＣＶＤ（化学気相堆積）またはＭＢＥ（分子線エピタキシ）技術などの公知の技術を用いて実行され得る。
【００７８】
しかしながら、本発明の好ましい方法によれば、ＳＯＩ型多層構造は、一般に、Ｊｅａｎ  Ｐｉｅｒｒｅ  Ｃｏｌｉｎｇｅの「Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ：  Ｍａｔｅｒｉａｌｓ  ｔｏ  ＶＬＳＩ，  ２ｎｄ  ｅｄｉｔｉｏｎ」（Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ）というタイトルの文献に詳細に記載されている層転写技術を用いて製造される。
【００７９】
この点に関して、中間構造１００を製造するための図３にはこのような製造方法の詳細な例が示されている一方、図４にはハイブリッドＳＯＩ型多層構造１０５を製造するために使用される場合のこのような方法の詳細なステップについて記載されており、図４で提示された方法は中間構造１００から開始することを理解されたい。
【００８０】
図３Ａから分かるように、中間構造を製造するために支持層１０１から開始しており、支持層１０１は表面全体にわたって絶縁体１０２を支持しており、シリコン、サファイア、ダイヤモンドなどの材料で作ることができる。
【００８１】
好ましくは、支持層１０１と良好に付着できるという理由から、絶縁体１０２はシリカまたはＳｉＯ２とも呼ばれる酸化シリコンであってもよい。
【００８２】
絶縁層はまた、異なる別個の組成を有する複数層から構成されてもよい。
【００８３】
酸化シリコンは、熱酸化または他の公知の技術によって支持層１０１の表面にわたって堆積されたものであってもよいことに留意されたい。
【００８４】
図３Ｂにおいて、例えば（１，０，０）結晶配向を有するソース基板１０７について検討する。
【００８５】
ソース基板内の所定の深さに脆化ゾーン１０６を形成するために、このソース基板に原子種が注入される。
【００８６】
同図から分かるように、このような注入は、ソース基板１０７内に、得られるＳＯＩ型構造の第１の加工層１０３に相当する層を画成する。
【００８７】
その後、ソース基板１０７は、層１０１によって支持された酸化シリコン１０２と密接に接触した状態にあり、これらの層の両方は、分子付着によって有利に接合される。
【００８８】
この接合技術と、その変形例については、例えば、Ｑ．Ｙ．Ｔｏｎｇ、Ｕ．Ｇｏｓｅｌｅ、およびＷｉｌｅｙの「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ」（Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｉｎｔｅｒｓｃｉｅｎｃｅ  Ｔｅｃｈｎｏｌｏｇｙ）というタイトルの文献に記載されている。
【００８９】
必要に応じて、接合するそれぞれの表面の少なくとも１つに適切な従来の処理を施すことによって接合される。
【００９０】
非制限的な例として、このような処理は接合を強化させる目的で実行され得る。
【００９１】
図３Ｃに示すように接合が実行されると、加工層１０３に相当しないソース基板１０７の層部分１０７’は分割によって除去される。
【００９２】
同じ趣旨で、特に、ソース基板にエネルギーが供給され、機械的制約の故に、弱くされた脆化ゾーンによって画成された深さにて、層部分１０７’がソース基板１０７から取り外される。
【００９３】
典型的に、エネルギー供給は、当業者に公知の熱処理または他の処理で実行され得る。
【００９４】
いずれの場合においても、図３Ｄは結果的に得られる中間構造１００を示しており、その中間構造は、上から下への順に、（１，０，０）結晶配向の加工層１０３と、酸化シリコン１０２と、支持層１０１とから構成される。
【００９５】
以下、図４を参照すると、中間構造１００の上部に、中間構造の（１，０，０）加工層１０３の結晶配向とは異なる結晶配向を有する第２の加工層１０４を形成するための方法が示されている。
【００９６】
上述した例によれば、第２の加工層１０４は（１，１，０）結晶配向を有してもよい。
【００９７】
この方法の予備ステップは（１，１，０）ソース基板１０９に原子種を注入することからなる（図４Ｂ）。
【００９８】
再度、ソース基板１０９内の所定の深さにて、脆化ゾーン１０８が作られており、これは、上述したものと異なってもよく、第２のソース基板１０９内において、第２の加工層１０４に相当する層を画成する。
【００９９】
次いで、第２の加工層１０４の表面に相当する第２のソース基板の表面は、中間構造１００の上部に延在する第１の加工層１０３の表面と緊密に接触した状態にあり、例えば、熱処理を用いて接合が実行される（図４Ｃ）。
【０１００】
最後に、図４Ｄに示すように、第２の加工層１０４に相当しない第２のソース基板１０９の層部分１０９’は、脆化ゾーン１０８にてソース基板１０９を分割することによって除去され、本発明のハイブリッドＳＯＩ型多層構造１０５が得られる。
【０１０１】
上述した方法の他のステップが、本発明の方法に含まれてもよいことは言うまでもない。
【０１０２】
特に、中間構造１００に接合された後に第２の加工層１０４の表面を処理するステップ、および／または、第２の加工層１０４を上部に形成する前に中間構造１００の表面を処理するステップを統合してもよい。
【０１０３】
実際、分割ステップ後、形成された加工層の表面は、例えばアニール処理などの熱処理で硬化され得る粗さがほとんどない。
【０１０４】
ハイブリッドＳＯＩ型多層構造１０５を作った後に、さらなるステップが達成されてもよい。
【０１０５】
一例として、さらなるステップは、第２の加工層１０４の所望の部分を除去することからなる。
【０１０６】
図５はこのような種類の除去を示すが、該当する層１０４の全深さにわたって実行される。
【０１０７】
したがって、上から観察すると、ハイブリッドＳＯＩ構造１０５の表面は、外見上の層が第１の加工層である領域と、外見上の層が第２の加工層である領域とを示す。
【０１０８】
これにより、例えば、２つの異なるタイプのトランジスタを作製する場合、それらの両方にアクセスすることが可能になる。
【０１０９】
図５に、このような種類のハイブリッドＳＯＩ構造の断面が示されている。
【０１１０】
点線Ｉは、２つの積層エリア２００および２０１を明確に区別する。
【０１１１】
積層エリアが、支持層１０１、絶縁層１０２、および第１の加工層を備えるか、または支持層、絶縁層、第１の加工層、および第２の加工層１０４を備えるいずれかの基本層パターンに対応する。
【０１１２】
典型的に、図５に示すように、第２の加工層から所望の部分を除去することは、選択的化学エッチングによって実行され得るが、当業者であれば、特定の場合に最適なものとなる、当業者に公知の任意の他の技術を選択できるであろう。
【０１１３】
さらに、必要に応じて、積層エリアの加工層の全厚さ（例えば、積層エリア２０１の加工層１０３の厚さ）は、構造１０５の上面が平らになるように、別の積層エリアの加工層の全厚さ（上記例では、積層エリア２０１の第１および第２の加工層１０３および１０４の追加された厚さ）と等しくすることができる。
【０１１４】
図６は、積層エリア２０２の加工層を、周りにある他の積層エリアの加工層から電気的に隔離するために実施し得る別の追加ステップを示す。
【０１１５】
同じ趣旨で、隔離する必要がある積層エリアの加工層の全深さに、トレンチ１1０が形成される（図６Ａ）。
【０１１６】
理解されるように、このようなトレンチはまた、積層エリア２０２の加工層を取り囲むように、その深さに沿って形成される。
【０１１７】
次いで、トレンチ１１０は電気絶縁体（図６Ｂ）で充填されるが、その電気絶縁体は、加工層を支持層１０１から電気的に隔離するために使用された絶縁体１０２と同じ絶縁体、例えば、ＳｉＯ２層であることが好ましい。
【０１１８】
結果的に、トレンチは、浅いトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の形態のものであってもよい。
【０１１９】
このようなさらなるステップの特定の利点は、積層エリアに作製されたトランジスタが、他の積層エリアに作製された他のトランジスタなどのコンポーネントから、特に、隣接した積層エリアに作製されたコンポーネントから電気的に隔離されることである。
【０１２０】
このように製造された積層エリアにおいて、第２の加工層１０４のすぐ上方に延在する第１の加工層１０３は、第２の加工層１０４にバイアスをかけるために使用されてもよいことにも留意されたい。
【０１２１】
これを行うために、バイアス電圧またはバイアス電流を発生する電源に第１の加工層１０３を特に接触するよう、少なくとも１つのビアが設けられてもよい。
【０１２２】
このようにして、第２の加工層１０４のしきい値電圧は、必要に応じて、非常に利便性の良い方法で修正されてもよい。
【０１２３】
特に、このような解決策を用いると、レイアウト面積を節約しやすくなることもある。
【０１２４】
図７に、本発明の別の実施形態を示す。
【０１２５】
図から分かるように、ハイブリッドＳＯＩ型構造は、結晶配向がそれぞれ異なる第１および第２の加工層１０３および１０４の間に挟まれた追加の絶縁層１１１を備える。
【０１２６】
このような構造の利点は、積層エリアの加工層が互いに電気的に隔離されているため、第２の加工層１０４から製造されてもよいトランジスタなどのコンポーネントが、第１の加工層１０３に存在し得る電気的な乱れを受けることがないということである。
【０１２７】
このため、本発明により提案されるハイブリッドＳＯＩ型構造を製造する方法は、第２の絶縁層１１１を形成する追加のステップによって完了され得る。
【０１２８】
非制限的な例として、この絶縁層１１１は、第２の加工層を構造に転写する前に第１の加工層の上面に酸化物を堆積することによって得られてもよい。
【０１２９】
別の例として、絶縁層１１１は、図３Ｂに示す第２のソース基板１０７に最初に堆積されてもよい。
【０１３０】
次いで、第２のソース基板１０７内に弱化ゾーン、すなわち、脆化ゾーンを作るために、このような一時的な構造を通して、原子種の注入が実行される。
【０１３１】
絶縁層１１１の自由表面は、第１の加工層１０３の上面と密接に接触した状態にされ、上述した技術の１つを用いて接合される。
【０１３２】
本発明の範囲は、例として上述したさまざまな実施形態に限定されるものではない。
【０１３３】
特に、本発明のＳＯＩ型多層構造の加工層は、例えば、ＰＭＯＳトランジスタを製造するために、（１，１，１）結晶配向を有してもよい。
【図面の簡単な説明】
【０１３４】
【図１】結晶配向が異なる２つの加工層を備えるＳＯＩ型多層構造の従来の製造プロセスのさまざまなステップを示す。
【図２】中間構造から開始する場合の本発明によるＳＯＩ型多層構造の製造プロセスの主要なステップを略図的に示す。
【図３】中間構造を形成するためのステップの１つの例を示す。
【図４】中間構造から開始する場合の本発明によるＳＯＩ型多層構造の製造プロセスのステップをより詳細に示す。
【図５】それぞれ異なるタイプの積層を有する領域を含む本発明によるＳＯＩ型多層構造を示す。
【図６】絶縁体によって充填可能なトレンチを備える本発明によるＳＯＩ型多層構造を示す。
【図７】絶縁体によって２つの加工層が分離される本発明によるＳＯＩ型多層構造型多層構造を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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