(57)【要約】【課題】 効率的な試験を行なうこと。【解決手段】回路２０に含まれる複数の機能ブロック２２ａ−２２ｄをそれぞれ試験する試験項目のうち、前記複数の機能ブロックのうちの第１機能ブロック２２ａを試験する最もパターン長の長い第１試験項目と、前記複数の機能ブロックのうちの前記第１機能ブロックと異なる第２機能ブロックを試験する試験項目のうちの複数の第２試験項目と、に基づいて、前記第１機能ブロックおよび前記第２機能ブロック２２ｂ−２２ｄを並列に試験する第１試験パターンを生成する生成部１２と、前記第１試験パターンを用い、前記回路を試験する試験部１４と、を具備し、前記生成部は、前記複数の第２試験項目を順に配置し、前記複数の第２試験項目のパターン長の合計を前記第１試験項目のパターン長以下とする試験装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路に含まれる複数の機能ブロックをそれぞれ試験する試験項目のうち、前記複数の機能ブロックのうちの第１機能ブロックを試験する最もパターン長の長い第１試験項目と、前記複数の機能ブロックのうちの前記第１機能ブロックと異なる第２機能ブロックを試験する試験項目のうちの複数の第２試験項目と、に基づいて、前記第１機能ブロックおよび前記第２機能ブロックを並列に試験する第１試験パターンを生成する生成部と、
前記第１試験パターンを用い、前記回路を試験する試験部と、
を具備し、
前記生成部は、前記複数の第２試験項目を順に配置し、前記複数の第２試験項目のパターン長の合計を前記第１試験項目のパターン長以下とすることを特徴とする試験装置。
【請求項２】
前記第２機能ブロックは複数であり、
前記生成部は、前記第１試験パターンを用いた試験の結果、複数の前記第２機能ブロックのうちの一つの第２機能ブロックを試験する前記複数の第２試験項目のうち不合格となった前記第２試験項目がある場合、前記第１試験パターンのうち、前記不合格となった第２試験項目または前記複数の第２機能ブロックのうちの前記一つの第２機能ブロックと異なる第２機能ブロックを試験する第２試験項目のうちの前記不合格となった第２試験項目と干渉する前記第２試験項目を、前記第１試験パターンに含まれない第３試験項目と置き換えて第２試験パターンを生成することを特徴とする請求項１記載の試験装置。
【請求項３】
前記第２試験項目は前記第３試験項目と同じパターン長であることを特徴とする請求項２記載の試験装置。
【請求項４】
前記複数の第２機能ブロックのそれぞれに対応する前記第２試験項目の数は同じであることを特徴とする請求項２または３記載の試験装置。
【請求項５】
前記複数の第２機能ブロックのそれぞれに対応する前記複数の第２試験項目の試験項目の種類の順番は同じであることを特徴とする請求項４記載の試験装置。
【請求項６】
前記複数の第２試験項目のパターン長は同じであることを特徴とする請求項２から５のいずれか一項記載の試験装置。
【請求項７】
前記干渉する第２試験項目は、前記第１試験パターンのうち前記不合格となった第２試験項目に対応する前記一つの第２機能ブロックの電源を遮断して試験することにより抽出されることを特徴とする請求項２から６のいずれか一項記載の試験装置。
【請求項８】
回路に含まれる複数の機能ブロックをそれぞれ試験する試験項目のうち、前記複数の機能ブロックのうちの第１機能ブロックを試験する最もパターン長の長い第１試験項目と、前記複数の機能ブロックのうちの前記第１機能ブロックと異なる第２機能ブロックを試験する試験項目のうちの複数の第２試験項目と、に基づいて、前記第１機能ブロックおよび前記第２機能ブロックを並列に試験する第１試験パターンを生成する生成ステップと、
前記第１試験パターンを用い、前記回路を試験する試験ステップと、
を含み、
前記生成ステップは、前記複数の第２試験項目を順に配置し、前記複数の第２試験項目のパターン長の合計を前記第１試験項目のパターン長以下とすることを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関し、例えば、複数の機能ブロックの試験を行なう試験装置および試験方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit）等のデバイスの高集積化にともない、マクロとよばれる複数の機能ブロックを配置したデバイスが用いられている。複数の機能ブロックを備えるデバイス（ＤＵＴ：Device Under Test）を試験するときに、複数の機能ブロックを同時に試験する方法が知られている（例えば、特許文献１から３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１３２７５５号公報
【特許文献２】特開２００５−１７３０２号公報
【特許文献３】特開平１−１９６１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、複数の機能ブロックを同時に測定する試験項目のパターン長が異なることがある。この場合、効率的な試験を行なうことは難しい。本試験装置および試験方法は、効率的な試験を行なうことを目的とする。
【課題を解決するための手段】
【０００５】
回路に含まれる複数の機能ブロックをそれぞれ試験する試験項目のうち、前記複数の機能ブロックのうちの第１機能ブロックを試験する最もパターン長の長い第１試験項目と、前記複数の機能ブロックのうちの前記第１機能ブロックと異なる第２機能ブロックを試験する試験項目のうちの複数の第２試験項目と、に基づいて、前記第１機能ブロックおよび前記第２機能ブロックを並列に試験する第１試験パターンを生成する生成部と、前記第１試験パターンを用い、前記回路を試験する試験部と、を具備し、前記生成部は、前記複数の第２試験項目を順に配置し、前記複数の第２試験項目のパターン長の合計を前記第１試験項目のパターン長以下とすることを特徴とする試験装置を用いる。
【０００６】
回路に含まれる複数の機能ブロックをそれぞれ試験する試験項目のうち、前記複数の機能ブロックのうちの第１機能ブロックを試験する最もパターン長の長い第１試験項目と、前記複数の機能ブロックのうちの前記第１機能ブロックと異なる第２機能ブロックを試験する試験項目のうちの複数の第２試験項目と、に基づいて、前記第１機能ブロックおよび前記第２機能ブロックを並列に試験する第１試験パターンを生成する生成ステップと、前記第１試験パターンを用い、前記回路を試験する試験ステップと、を含み、前記生成ステップは、前記複数の第２試験項目を順に配置し、前記複数の第２試験項目のパターン長の合計を前記第１試験項目のパターン長以下とすることを特徴とする試験方法を用いる。
【発明の効果】
【０００７】
本試験装置および試験方法によれば、効率的な試験を行なうことができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る試験装置のブロック図である。
【図２】図２は、実施例１に係る試験方法のフローチャートである。
【図３】図３（ａ）および図３（ｂ）は、実施例１の試験パターンを示す図である。
【図４】図４（ａ）および図４（ｂ）は、比較例１の試験パターンを示す図である。
【図５】図５（ａ）および図５（ｂ）は、実施例１において、各試験項目でレートを調整する例を示す図である。
【図６】図６（ａ）および図６（ｂ）は、実施例１の試験パターンの例を示す図である。
【図７】図７（ａ）および図７（ｂ）は、実施例１の試験パターンの例を示す図である。
【図８】図８は、実施例２に係る試験装置のブロック図である。
【図９】図９は、実施例２に係る試験方法のフローチャートである。
【図１０】図１０は、図９のステップＳ２０のフローチャートである。
【図１１】図１１は、図９の試験ステップのフローを示すフローチャートである。
【図１２】図１２は、図９のステップＳ２６を示すフローチャートである。
【図１３】図１３（ａ）から図１３（ｅ）は、実施例２における試験パターンの例を説明する試験パターンを示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し実施例について説明する。
【実施例１】
【００１０】
図１は、実施例１に係る試験装置のブロック図である。図１に示すように、実施例１に係る試験装置１０は、生成部１２、試験部１４および測定・判定部１８を備えている。ＤＵＴ２０は、回路であり、複数のマクロ２２ａから２２ｄおよびテスト回路２４を含む。生成部１２は、例えばコンピュータ、プロセッサまたは専用回路である。生成部１２は、複数のマクロ２２ａから２２ｄに対応する試験項目を選択し、選択された試験項目から試験パターンを生成する。試験項目は、例えば機能試験、ループバック試験および直流試験である。試験部１４は、試験パターンに従いＤＵＴ２０の各端子に試験パターンを出力する。測定・判定部１８は、マクロ２２ａから２２ｄの出力に基づき、マクロ２２ａから２２ｄの測定および判定を行なう。テスト回路２４は、試験パターンに従いマクロ２２ａから２２ｄを選択し、試験パターンをマクロ２２ａから２２ｄに出力する。マクロ２２ａから２２ｄは、例えば、ＰＬＬ（Phase Locked Loop）等の同期回路、ＳＲＡＭ（Static Random Access Memory）等のメモリ、または入出力回路である。
【００１１】
図２は、実施例１に係る試験方法のフローチャートである。図２に示すように、生成部１２は、複数のマクロ２２ａから２２ｄのうちマクロ２２ａを試験する第１試験項目を選択する（ステップＳ１０）。マクロ２２ａは、同時に試験しようとするマクロ２２ａから２２ｄのうち同時に測定する試験項目のパターン長が最も長いマクロである。生成部１２は、マクロ２２ｂから２２ｄを試験する第２試験項目を選択する（ステップＳ１２）。生成部１２は、第１試験項目および第２試験項目に基づき第１試験パターンを生成する（ステップＳ１４）。試験パターンは、複数の試験項目をグループ化したパケットに対応する。
【００１２】
試験部１４は、第１試験パターンに基づきＤＵＴ２０の試験を行なう（ステップＳ１６）。ＤＵＴ２０に対応するパケットが複数ある場合、試験部１４は、ＤＵＴ２０を複数のパケットを順に用い試験する。生成部１２は、試験結果に基づき第２試験パターンを生成する（ステップＳ１８）。例えば、第１試験パターンを用いた試験の結果、あるマクロのある試験項目が不合格の場合、生成部１２は、不合格となった試験項目を他の試験項目に置き換える。または、生成部１２は、不合格となったマクロと異なるマクロを試験する試験項目のうち不合格となった試験項目と干渉する試験項目を、他の試験項目に置き換える。これにより、生成部１２は、第２試験パターンを生成する。第２試験パターンは、１つのＤＵＴ２０を測定する１または複数のパケットのうち、１つのパケットについて生成してもよいし、複数のパケットについて生成してもよい。
【００１３】
図３（ａ）および図３（ｂ）は、実施例１の試験パターンを示す図である。図３（ａ）は、１つのＤＵＴ２０を測定する複数の試験パターン（パケット）のうち１つめの試験パターン（すなわちパケット１）を示し、図３（ｂ）は、ｎ番目の試験パターン（すなわちパケットｎ）を示す。図３（ａ）および図３（ｂ）において、縦方向はアドレスを示し、下方向が試験時の時間の経過に対応する。アドレスの長さはパターン長に対応する。横方向は端子に対応する。例えば、各マクロ２２ａから２２ｄに対応する端子は決まっている。ＦＮ、ＬＢ、ＤＣ１およびＤＣ２は、それぞれ、試験項目として、機能試験、ループバック試験、直流電流測定試験および直流電圧測定試験を示している。機能試験、ループバック試験、直流電流測定試験および直流電圧測定試験は、それぞれ複数に分割されている。括弧内の数字は分割された各試験項目のラベルである。
【００１４】
図３（ａ）に示すように、最初にヘッダーが配置される。ヘッダーには、各試験項目に関する情報が格納されている。例えば、各マクロ２２ａから２２ｄに対応する試験項目とその順番についての情報がヘッダーに格納されている。１つ目の試験パターンにおいて、同時に試験するマクロ２２ａから２２ｄの機能試験ＦＮ（１）のうち最もパターン長の長いマクロはマクロ２２ａである。よって、マクロ２２ａに対応する機能試験ＦＮ（１）が第１試験項目である。マクロ２２ｂから２２ｄの機能試験ＦＮ（１）は、マクロ２２ａより短い。そこで、マクロ２２ｂから２２ｄの後に、ループバック試験ＬＢ（１）、ＬＢ（３）およびＬＢ（３）を配置する。さらに、ループバック試験の後のＤＣ試験ＤＣ１（１）、ＤＣ２（４）およびＤＣ２（３）を配置する。マクロ２２ｂから２２ｄに対応する機能試験ＦＮ（１）、ループバック試験ＬＢ（１）、ＬＢ（３）およびＬＢ（３）、並びにＤＣ試験ＤＣ１（１）、ＤＣ２（４）およびＤＣ２（３）が第２試験項目である。試験のときには、マクロ２２ａから２２ｄに対応する試験項目（図３（ａ）中同じアドレスの試験項目）は並列に試験される。マクロ２２ｂから２２ｄそれぞれに対応する試験項目（同じマクロに対応する試験項目）は順に試験される。
【００１５】
図３（ｂ）に示すように、ｎ番目の試験パターンにおいて、マクロ２２ａに対応する試験項目は機能試験ＦＮ（ｎ）である。マクロ２２ｂから２２ｄの機能試験ＦＮ（ｎ）の後に、ループバック試験ＬＢ（ｎ）、ＬＢ（ｎ）およびＬＢ（ｎ）を配置する。さらに、ループバック試験の後のＤＣ試験ＤＣ１（ｎ）、ＤＣ２（ｎ）およびＤＣ２（ｎ）を配置する。
【００１６】
図４（ａ）および図４（ｂ）は、比較例１の試験パターンを示す図である。比較例１では、試験項目の種類ごとに試験パターンを生成している。図４（ａ）に示すように、各マクロ２２ａから２２ｄに機能試験ＦＮ（１）が配置されている。マクロ２２ａの機能試験ＦＮ（１）のパターン長が最も長く、マクロ２２ｂから２２ｄの機能試験ＦＮ（１）のパターン長はマクロ２２ａより短い。よって、各マクロ２２ｂから２２ｄの機能試験ＦＮ（１）の後にダミーパターン５０を挿入することになる。
【００１７】
図４（ｂ）に示すように、各マクロ２２ａから２２ｄに直流試験ＤＣ１（１）が配置されている。マクロ２２ｂの直流試験ＤＣ１（１）のパターン長が最も長く、マクロ２２ａ，２２ｃから２２ｄの直流試験ＤＣ１（１）のパターン長はマクロ２２ｂより短い。よって、各マクロ２２ａ、２２ｃおよび２２ｄの直流試験ＤＣ１（１）の後にダミーパターン５０を挿入することになる。
【００１８】
比較例１では、ダミーパターン５０を挿入することになるため、試験効率性が悪い。
【００１９】
一方、実施例１によれば、ステップＳ１０のように、生成部１２が複数のマクロ２２ａから２２ｄのうちマクロ２２ａを試験する第１試験項目を選択する。ステップＳ１２のように、生成部１２は、マクロ２２ａと異なる１または複数のマクロ２２ｂから２２ｄを試験する試験項目から第２試験項目を選択する。各マクロ２２ｂから２２ｄに対し複数の第２試験項目を選択する。このように、パケット内において、マクロ２２ａに対応する試験項目は１つであり、マクロ２２ｂから２２ｄの少なくとも１つの試験項目は複数である。これにより、比較例１のように、パケット内で各マクロ２２ａから２２ｄに対応する試験項目が１つの場合に比べ、ダミーパターン５０を削減し、試験の効率を向上できる。
【００２０】
また、各マクロ２２ｂから２２ｄ内の試験項目のパターン長の合計はマクロ２２ａの試験項目のパターン長以下である。これにより、試験効率をより向上できる。各マクロ２２ｂから２２ｃ内の試験項目のパターン長の合計がマクロ２２ａの試験項目のパターン長と同じ場合、試験効率をさらに向上できる。
【００２１】
複数の試験項目を同時に測定すると、マクロ２２ａから２２ｄ間の干渉により、合格の試験を不合格と判定してしまうことがある。例えば、試験をウエハ上で行なう場合および／または実際の回路動作より速い動作で試験を行なう場合においては、マクロ間の特性干渉、同時スイッチングおよび／または電源ノイズ等により、マクロ間の干渉が生じる。このような干渉は原因が複雑であり、事前に検討することは難しい。そこで、実施例１では、ステップＳ１８のように、不合格となった試験項目がある場合、不合格となった試験項目または不合格となった試験項目と干渉する試験項目を、他の第３試験項目と置き換えて第２試験パターンを生成する。これにより、マクロ２２ａから２２ｄ間の干渉を抑制できる。
【００２２】
図５（ａ）および図５（ｂ）は、実施例１において、各試験項目でレートを調整する例を示す図である。図５（ａ）は、レートを調整する前、図５（ｂ）は、レートを調整した後を示している。図中のパルス波形は、試験を行なう信号を模式的に表しており、横軸はレートを示している。右方向に向かう矢印は、アドレスの長さ（パターン長）を示している。
【００２３】
図５（ａ）に示すように、マクロ２２ａの試験項目ＦＮ（１）のレートは１００ｎｓである。パターン長は１２０００である。マクロ２２ｂの試験項目ＦＮ（１）のレートは５０ｎｓ、パターン長は１５００である。マクロ２２ｂの試験項目ＬＢ（１）のレートは２００ｎｓ、パターン長は８０００である。マクロ２２ｂの試験項目ＤＣ１（１）のレートは３００ｎｓ、パターン長は１５０００である。
【００２４】
図５（ｂ）に示すように、生成部１２は、マクロ２２ｂの試験項目ＦＮ（１）、ＬＢ（１）およびＤＣ１（１）のレートを１００ｎｓとする。これにより、マクロ２２ｂの試験項目ＦＮ（１）、ＬＢ（１）およびＤＣ１（１）のパターン長はそれぞれ３０００、４０００および５０００となる。よって、矢印５２のように、マクロ２２ｂの試験項目ＦＮ（１）、ＬＢ（１）およびＤＣ１（１）のパターン長の合計は１２０００となる。これにより、マクロ２２ｂの試験項目ＦＮ（１）、ＬＢ（１）およびＤＣ１（１）をマクロ２２ａの試験項目ＦＮ（１）と並列に試験可能となる。マクロ２２ｃおよび２２ｄにおいても同様に、試験項目のレートを調整する。なお、試験項目のレートの調整は、ＤＵＴ２０の動作可能な範囲で行なう。また、試験項目のレートを調整するときに、試験パターンの波形モードを変更することもできる。試験パターンの波形モードとしては、例えば１クロックにつき１パルスを出力するＰＰ（パルス）モードと、複数クロック毎に１パルスを出力するＤＴ（データ）モードがある。
【００２５】
このように、第２試験項目の試験レートを調整することにより、第２試験項目のパターン長を調整できる。さらに、第１試験項目と第２試験項目との試験レートを等しくする。これにより、第１試験項目と第２試験項目とを同時に試験し易くなる。
【００２６】
次に、実施例１において、同じマクロに対応する同じ種類の試験項目のパターン長を同じとする例を説明する。図６（ａ）および図６（ｂ）は、実施例１の試験パターンの例を示す図である。図６（ａ）および図６（ｂ）は、それぞれ１番目およびｎ番目のパケットを示す。図６（ａ）および図６（ｂ）に示すように、いずれのパケットにいても、試験パターンは、アドレス”０”からアドレス“１３０００”である。アドレス”０”から”１０００”はヘッダーである。マクロ２２ａでは、試験項目ＦＮ（１）のパターン長は１２０００である。マクロ２２ｂでは、試験項目ＦＮ（１）およびＦＮ（ｎ）のパターン長は３０００、試験項目ＬＢ（１）、ＬＢ（ｎ）のパターン長は４０００、試験項目ＤＣ１（１）およびＤＣ１（ｎ）のパターン長は５０００である。マクロ２２ｃおよび２２ｄにおいても、同じ種類の試験項目のパターン長は同じである。
【００２７】
例えば、試験項目の書き換えにより試験項目のパターン長が短くなると、パターン長が短くなった分ダミーパターンを用いることになる。試験項目の書き換えにより試験項目のパターン長が長くなると、他の試験項目のパターン長を調整することになる。図６（ａ）および図６（ｂ）では、矢印５４のように、置き換える前の試験項目と置き換えた後の試験項目とを同じパターン長とする。これにより、試験項目の置き換えが容易になる。
【００２８】
また、同時に試験する試験項目の種類は同じであることが好ましい場合がある。例えば、直流試験においては、各マクロの直流試験が同時に終了することが好ましい場合がある。図６（ａ）および図６（ｂ）では、矢印５４のように、置き換えの前後で試験項目の種類（例えば、機能試験、ループバック試験、または直流試験）が同じとすることができる。
【００２９】
複数の機能ブロック２２ｂから２２ｄのそれぞれに対応する試験項目の数を同じとする。例えば、マクロ２２ｂから２２ｄにおける試験項目の数はいずれも３である。さらに、生成部１２は、複数のマクロ２２ｂから２２ｄのそれぞれに対応する複数の試験項目の試験項目の種類の順番を同じとする。例えば、マクロ２２ｂから２２ｄにおける試験項目の順番は、機能試験、ループバック試験および直流試験であり、同じである。これにより、同時に試験する試験項目の種類をほぼ同じとすることができる。
【００３０】
ループバック試験を行なう場合、前の試験の状態を保持しておく不具合が生じる場合がある。そこで、ループバック試験の試験パターンの最初に初期化パターンを設ける。これにより、ループバック試験の不具合を抑制できる。また、直流試験を同時に終了するため、最後の試験項目の種類は直流試験であることが好ましい。
【００３１】
次に、実施例１において、第２試験項目のパターン長を同じとする例を説明する。図７（ａ）および図７（ｂ）は、実施例１の試験パターンの例を示す図である。図７（ａ）および図７（ｂ）は、それぞれ１番目およびｎ番目のパケットを示す。図７（ａ）および図７（ｂ）に示すように、いずれのパケットにおいても、マクロ２２ｂから２２ｄに対応する試験項目のパターン長は全て同じ４０００である。試験パターンは、アドレス”０”からアドレス“１３０００”までである。アドレス”１０００”まではヘッダーである。マクロ２２ａでは、試験項目ＦＮ（１）のパターン長は１２０００である。マクロ２２ｂでは、試験項目ＦＮ（１）およびＦＮ（ｎ）のパターン長は４０００、試験項目ＬＢ（１）、ＬＢ（ｎ）のパターン長は４０００、試験項目ＤＣ１（１）およびＤＣ１（ｎ）のパターン長は４０００である。マクロ２２ｃおよび２２ｄにおいても、同じ種類の試験項目のパターン長は同じである。これにより、マクロ２２ｃおよび２２ｄにおける最初の試験項目のアドレスは”１０００”から”５０００”となる。２番目の試験項目のアドレスは“５０００”から”９０００”、３番目の試験項目のアドレスは”９０００“から”１３０００”となる。
【００３２】
このように、試験項目のパターン長を揃えることにより、ステップＳ１８における各試験項目間の置き換えがより容易となる。
【実施例２】
【００３３】
実施例２は、実施例１のより具体的な例である。図８は、実施例２に係る試験装置のブロック図である。図８に示すように、試験装置１０は、生成部１２および試験部１４に加え制御部１５および記憶部１６を有している。制御部１５は、生成部１２および試験部１４を制御する。記憶部１６は、試験パターンを記憶する。図８では、情報の流れが理解しやすいように試験部１４内の測定・判定部１８を分離して記載している。測定・判定部１８は、期待値比較部４０、判定部４２、ＤＣ測定部４４および４６を備えている。期待値比較部４０およびＤＣ測定部４４および４６には、各マクロ２２ａから２２ｄの信号が入力する。期待値比較部４０は、機能試験において、試験パターンに対する出力の期待値と実際の測定値とを比較する。判定部４２は、期待値比較部４０の比較結果に基づき、機能試験の合格または不合格を判定する。例えば、期待値比較部４０は、期待値と測定値とが一致した場合に合格、一致しない場合に不合格と判定する。ＤＣ測定部４４は、例えば、電流測定ユニットであり、電流値を測定する。ＤＣ測定部４６は、例えば、電圧測定ユニットであり、電圧値を測定する。判定部４２は、ＤＣ測定部４４および４６の測定結果に基づき、合格または不合格を判定する。例えば、判定部４２は、測定した電流値および／または電圧値が所望の範囲内の場合に合格、範囲外の場合に不合格と判定する。判定部４２は、判定結果をテスト回路２４に出力する。
【００３４】
テスト回路２４は、制御回路３０、メモリ３１から３５、マクロ選択部３６、比較部３７、ＰＤ同期部３８およびＰＤ制御部３９を備えている。メモリ３１は、ヘッダー情報を記憶する。メモリ３２は、判定部４２の出力を記憶する。メモリ３３は、試験項目の組み合わせを記憶する。メモリ３４は、ＰＤ（Ｐｏｗｅｒ  Ｄｏｗｎ：電源遮断）制御のパターンを記憶する。メモリ３５は、最終的な試験項目の組み合わせを記憶する。マクロ選択部３６は、試験パターンに応じ、マクロ２２ａから２２ｄのいずれかを選択する。比較部３７は、メモリ３１とメモリ３２とを比較する。ＰＤ同期部３８は、ＰＤパターンを試験パターンと同期させる。ＰＤ制御部３９は、ＰＤパターンに基づき各マクロ２２ａから２２ｄの電源を制御する。すなわち、ＰＤ制御部３９は、ＰＤパターンに基づき所定の試験項目において対応するマクロの電源を遮断する。その他の構成は、実施例１と同じであり、説明を省略する。
【００３５】
次に、実施例２に係る試験方法のフローについて説明する。この例では、基準となるＤＵＴを用い試験パターンを生成する。記憶部１６は、基準となるＤＵＴを用い生成された試験パターンを記憶する。基準ＤＵＴ以降に試験するＤＵＴは、記憶部１６に記憶された試験パターンに基づき試験される。
【００３６】
図９は、実施例２に係る試験方法のフローチャートである。図９に示すように、まず、生成部１２が試験パターンを生成する（ステップＳ２０）。このステップは、実施例１の図２のステップＳ１４に相当する。制御部１５は、ＤＵＴ２０が基準ＤＵＴであるかを判定する（ステップＳ２２）。Ｙｅｓの場合、試験部１４は、試験パターンを用いＤＵＴ２０を試験する（ステップＳ２４）。生成部１２は、試験パターンを再生成する（ステップＳ２６）。このステップは、実施例１の図２のステップＳ１８に相当する。
【００３７】
制御部１５は、ＤＵＴ２０が基準ＤＵＴか判定する（ステップＳ２８）。Ｙｅｓの場合、制御部１５は、再生成された試験パターンを記憶部１６に書き込む（ステップＳ３０）。Ｎｏの場合、再生成された試験パターンは記憶部１６に書き込まない。試験部１４は、再生成された試験パターンを用いＤＵＴ２０を試験する（Ｓ３２）。その後、終了し、次のＤＵＴに進む。
【００３８】
ステップＳ２２において、Ｎｏの場合、試験部１４は、記憶部１６から試験パターンを読み出す（ステップＳ３４）。試験部１４は、読み出した試験パターンを用いＤＵＴ２０を試験する（ステップＳ３６）。制御部１５は、試験結果が合格か否か判定する（ステップＳ３８）。Ｙｅｓの場合、終了する。Ｎｏの場合、ステップＳ２６に進む。
【００３９】
このように、ＤＵＴ２０が基準ＤＵＴの場合、マクロ２２ａから２２ｄ間の干渉により試験に不具合が出ないように、試験パターンを生成する。最終的に生成された試験パターンは、記憶部１６に記憶される。ＤＵＴ２０が基準ＤＵＴ以外の場合、記憶部１６から試験パターンを読み出し試験を行なう。試験結果に不具合がある場合、試験パターンを再生成する。再生成された試験パターンは、記憶部１６には書き込まない。これにより、次のＤＵＴ２０は、基準ＤＵＴを用い生成された試験パターンを用い試験を行なうこととなる。
【００４０】
図１０は、図９のステップＳ２０のフローチャートである。図１０に示すように、生成部１２は、初期の試験項目の組み合わせを決定する（ステップＳ４０）。初期の試験項目の組み合わせでは、制限事項等を確認し、試験時間が極小化する試験項目の組み合わせを決める。生成部１２は、試験項目の組み合わせから試験のシミュレーションを行なう（ステップＳ４２）。生成部１２は、シミュレーションの結果、試験を合格するかを判定する（ステップＳ４４）。例えば、シミュレーションにおいては、同時に試験する試験項目に起因した各マクロの電圧降下等についてもシミュレーションする。Ｎｏの場合ステップＳ４０に戻り、シミュレーションにおいて試験がパスする試験項目の組み合わせができるまで繰り返す。
【００４１】
ステップＳ４４において、Ｙｅｓの場合、生成部１２は、試験項目をグループ化する（ステップＳ４６）。例えば、各パケットにおける試験項目を決める。生成部１２は、グループ化した試験項目から、試験を行なうための試験パターンを生成する（ステップＳ４８）。このとき、生成部１２は、各マクロについてアドレスに対応づけた試験項目をヘッダーとして生成する。ステップＳ４８において、生成部１２は、マクロ単体の試験パターン（各マクロのみを試験する試験パターン）を生成してもよい。その後終了し、図９のステップＳ２２に進む。
【００４２】
図１１は、図９の試験ステップのフローを示すフローチャートであり、ステップＳ２４、Ｓ３２およびＳ３６に対応する。図１１に示すように、試験部１４は、テスト回路２４の制御回路３０に試験パターンを出力する。制御回路３０は、試験パターンを取得する（ステップＳ５０）。制御回路３０は、メモリ３１にヘッダーの情報を書き込む（ステップＳ５２）。マクロ選択部３６は、ヘッダーの情報に基づき、マクロ２２ａから２２ｄを選択する（ステップＳ５４）。試験部１４は、試験パターンに基づき、アドレス順に試験レートに従って各端子に信号または電源電圧を印加する。測定・判定部１８は、各マクロ２２ａから２２ｄの端子からの信号をアドレスごとに測定し、判定する（ステップＳ５６）。判定部４２は、アドレスに対応した判定結果をメモリ３２に書き込む（ステップＳ５８）。比較部３７は、メモリ３１に記憶されているヘッダーの情報と、メモリ３２に記憶されている判定結果と、を比較する（ステップＳ６０）。これにより、試験パターンを用いた試験の合格または不合格を判定する。その後終了する。
【００４３】
このように、ヘッダー情報をメモリ３１に記憶させ、判定結果をメモリ３２に記憶させる。これにより、試験が不合格となったマクロと試験項目を特定できる。
【００４４】
図１２は、図９のステップＳ２６を示すフローチャートである。図１２に示すように、制御回路３０は、図９のステップＳ２４において行なった試験の結果、合格かを判定する（ステップＳ７０）。ステップＳ７０では、ステップＳ２４において不合格となったマクロの単体の試験（不合格となったマクロのみを試験する試験）を、図１０のステップＳ４８において生成したマクロ単体の試験パターンを用い、行なってもよい。ステップＳ２４において不合格であり、マクロ単体での試験が合格の場合、マクロ間の干渉により試験が不合格となった可能性が高い。よって、この場合、制御回路３０は、Ｎｏと判定する。
【００４５】
ステップＳ７０において、Ｎｏの場合、制御回路３０は、ＰＤ制御を行なう（ステップＳ８０）。このステップでは、制御回路３０は、不合格であった試験項目と干渉する試験項目を抽出するため、電源を遮断する試験項目を決定し、ＰＤパターンを生成する。ＰＤパターンは、マクロとアドレスに対応し電源を遮断するか否かを示したパターンである。制御回路３０は、ＰＤパターンをメモリ３４に記憶する。
【００４６】
その後、ステップＳ２４の試験に戻る。試験中、ＰＤ同期部３８は、ＰＤパターンを試験パターンと同期させる。ＰＤ制御部３９は、ＰＤパターンをマクロ２２ａから２２ｄに出力する。これにより、ＰＤパターンで示した試験項目において、対応するマクロの電源が遮断される。
【００４７】
ステップＳ７０においてＹｅｓの場合、ＰＤパターンで示した試験項目と、不合格となった試験項目とが干渉していると考えられる。そこで、電源が遮断された試験項目に関する情報をメモリ３３に書き込む（ステップＳ７２）。生成部１２は、メモリ３３の情報に基づき試験パターンを生成する（ステップＳ７４）。例えば、生成部１２は、不合格となった試験項目と干渉する試験項目を他の試験項目に置き換える。試験部１４は、生成部１２が生成した試験パターンを用い試験を行なう（ステップＳ７６）。
【００４８】
制御部１５は、試験結果が合格か否か判定する（ステップＳ７８）。Ｎｏの場合、ステップＳ８０に進み、再度ＰＤ制御を行なう。Ｙｅｓの場合、試験項目同士が干渉しにくい試験パターンが生成されていることになる。そこで、制御部１５は、試験パターンをメモリ３５に書き込む（ステップＳ８２）。ＰＤ制御を行なわなければ試験が行なえない場合、ＰＤパターンをメモリ３４に書き込む（ステップＳ８４）。ステップＳ８４は行なわなくてもよい。
【００４９】
図１３（ａ）から図１３（ｅ）は、実施例２における試験パターンの例を説明する試験パターンを示す図である。図１３（ａ）に示すように、図９のステップＳ２０において、試験パターンが生成される。マクロ２２ａから２２ｄの試験項目はＦＮ（１）、ＬＢ（１）およびＤＣ（１）である。ステップＳ２４の試験の後、ステップＳ７０において、Ｎｏと判断される。図１３（ｂ）に示すように、メモリ３１と３２との比較により、マクロ２２ｂの試験項目ＬＢ（１）とマクロ２２ｄの試験項目ＤＣ１（１）が不合格（図１３（ｂ）中×で示した）である。
【００５０】
ステップＳ８０のＰＤ制御およびステップＳ２４の試験の結果、ステップＳ７２において、マクロ２２ｂの試験項目ＬＢ（１）に影響を与えていた試験項目はマクロ２２ｄの試験項目ＬＢ（１）であると判明する。また、マクロ２２ｄの試験項目ＤＣ（１）に影響を与えていた試験項目はマクロ２２ｂの試験項目ＤＣ１（１）と判明する。そこで、図１３（ｃ）のように、生成部１２は、マクロ２２ｂの試験項目ＤＣ（１）をＤＣ２（１）に、ステップＳ７４においてマクロ２２ｄの試験項目ＬＢ（１）をＬＢ（４）に置き換え試験パターンを生成する。
【００５１】
ステップＳ２４の試験の後、ステップＳ７０において、Ｎｏと判断される。図１３（ｄ）に示すように、メモリ３１と３２との比較により、マクロ２２ｂの試験項目ＤＣ２（１）とマクロ２２ｄの試験項目ＬＢ（４）が不合格である。ステップＳ８０のＰＤ制御およびステップＳ２４の試験を繰り返す。
【００５２】
図１３（ｅ）のように、マクロ２２ｂの試験項目ＬＢ（１）をＬＢ（２）に、試験項目ＤＣ２（１）をＤＣ３（１）に、マクロ２２ｃの試験項目ＤＣ１（１）をＤＣ２（５）に置き換える。これにより、ステップＳ７８においてＹｅｓとなり、基準ＤＵＴを用い試験パターンが生成される。上記説明では、１つのパケットの試験パターンについて説明したが、全ての試験パターンについて同様である。
【００５３】
実施例２によれば、不合格となった試験項目に干渉する試験項目は、第１試験パターンのうち不合格となった試験項目以外の試験項目の試験の際に対応する第２マクロの電源を遮断することにより抽出される。これにより、簡単に干渉する試験項目を抽出できる。
【００５４】
さらに、不合格となった試験項目に干渉する試験項目は、試験項目の試験の際に対応するマクロ２２ｂから２２ｃの電源を遮断し試験を行なう。そして、試験において合格した試験項目を干渉する試験項目とする。これにより、より簡単に試験項目を抽出できる。
【００５５】
また、ＤＵＴ２０のテスト回路２４において、干渉する試験項目に関する情報を抽出し、生成部１２は、ＤＵＴ２０が出力する干渉する試験項目に関する情報に基づき試験パターンを生成する。このように、ＤＵＴ２０内で干渉する試験項目を抽出できる。
【００５６】
実施例１および２では、マクロ２２ａから２２ｄを４個として説明したが、マクロの数は２個以上であればよい。また、同時に試験するマクロは、ＤＵＴ２０が含むマクロのうち一部でもよく、２個以上であればよい。機能ブロックとしてマクロを例に説明したが、機能ブロックは、試験する単位のブロックであればよい。
【００５７】
テスト回路２４の機能の一部は試験装置１０が備えていてもよい。例えば制御回路３０、メモリ３１から３５、マクロ選択部３６、比較部３７、ＰＤ同期部３８およびＰＤ制御部３９の少なくとも一部は試験装置１０が備えていてもよい。
【００５８】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５９】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）回路に含まれる複数の機能ブロックをそれぞれ試験する試験項目のうち、前記複数の機能ブロックのうちの第１機能ブロックを試験する最もパターン長の長い第１試験項目と、前記複数の機能ブロックのうちの前記第１機能ブロックと異なる第２機能ブロックを試験する試験項目のうちの複数の第２試験項目と、に基づいて、前記第１機能ブロックおよび前記第２機能ブロックを並列に試験する第１試験パターンを生成する生成部と、前記第１試験パターンを用い、前記回路を試験する試験部と、を具備し、前記生成部は、前記複数の第２試験項目を順に配置し、前記複数の第２試験項目のパターン長の合計を前記第１試験項目のパターン長以下とすることを特徴とする試験装置。
（付記２）前記第２機能ブロックは複数であり、前記生成部は、前記第１試験パターンを用いた試験の結果、複数の前記第２機能ブロックのうちの一つの第２機能ブロックを試験する前記複数の第２試験項目のうち不合格となった前記第２試験項目がある場合、前記第１試験パターンのうち、前記不合格となった第２試験項目または前記複数の第２機能ブロックのうちの前記一つの第２機能ブロックと異なる第２機能ブロックを試験する第２試験項目のうちの前記不合格となった第２試験項目と干渉する前記第２試験項目を、前記第１試験パターンに含まれない第３試験項目と置き換えて第２試験パターンを生成することを特徴とする付記１記載の試験装置。
（付記３）前記第２試験項目は前記第３試験項目と同じパターン長であることを特徴とする付記２記載の試験装置。
（付記４）前記複数の第２機能ブロックのそれぞれに対応する前記第２試験項目の数は同じであることを特徴とする付記２または３記載の試験装置。
（付記５）前記複数の第２機能ブロックのそれぞれに対応する前記複数の第２試験項目の試験項目の種類の順番は同じであることを特徴とする付記４記載の試験装置。
（付記６）前記複数の第２試験項目のパターン長は同じであることを特徴とする付記２から５のいずれか一項記載の試験装置。
（付記７）前記干渉する第２試験項目は、前記第１試験パターンのうち前記不合格となった第２試験項目に対応する前記一つの第２機能ブロックの電源を遮断して試験することにより抽出されることを特徴とする付記２から６のいずれか一項記載の試験装置。
（付記８）前記干渉する第２試験項目は、前記第１試験パターンのうち前記不合格となった試験項目以外の第２試験項目の試験の際に対応する第２機能ブロックの電源を遮断し試験を行ない合格した第２試験項目であることを特徴とする付記７記載の試験装置。
（付記９）置き換えられる第２試験項目は前記第３試験項目と同じ種類の試験項目であることを特徴とする付記２記載の試験装置。
（付記１０）前記生成部は、前記第１試験項目と前記第２試験項目との試験レートを等しくすることを特徴とする付記１から９のいずれか一項記載の試験装置。
（付記１１）回路に含まれる複数の機能ブロックをそれぞれ試験する試験項目のうち、前記複数の機能ブロックのうちの第１機能ブロックを試験する最もパターン長の長い第１試験項目と、前記複数の機能ブロックのうちの前記第１機能ブロックと異なる第２機能ブロックを試験する試験項目のうちの複数の第２試験項目と、に基づいて、前記第１機能ブロックおよび前記第２機能ブロックを並列に試験する第１試験パターンを生成する生成ステップと、前記第１試験パターンを用い、前記回路を試験する試験ステップと、を含み、前記生成ステップは、前記複数の第２試験項目を順に配置し、前記複数の第２試験項目のパターン長の合計を前記第１試験項目のパターン長以下とすることを特徴とする試験方法。
【符号の説明】
【００６０】
１０            試験装置
１２            生成部
１４            試験部
１５            制御部
１６            記憶部
１８            測定・判定部
２０            ＤＵＴ
２２ａ−２２ｄ  マクロ
２４          テスト回路
【図１】
2015215189.tif 000003
【図２】
2015215189.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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