(57)【要約】【課題】半導体ウエハを研削するときに半導体ウエハにかかる荷重のバラツキを抑制する。【解決手段】半導体装置の製造方法は、複数の第１の半導体チップ１２に区分けされた半導体ウエハ１０を準備する工程と、複数の第１の半導体チップ１２のうちの一部の半導体チップに少なくとも１段の第２の半導体チップ２２を設ける工程と、第２の半導体チップ２２が設けられていない第１の半導体チップ１３上に、封止材３２を設ける工程と半導体ウエハ１０の、第２の半導体チップ２２および封止材３２が設けられた面とは反対側の一面を研削する工程と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の第１の半導体チップに区分けされた半導体ウエハを準備する工程と、
前記複数の第１の半導体チップのうちの一部の第１の半導体チップに少なくとも１段の第２の半導体チップを設ける工程と、
前記第２の半導体チップが設けられていない前記第１の半導体チップ上に、封止材を設ける工程と、
前記半導体ウエハの、前記第２の半導体チップおよび前記封止材が設けられた面とは反対側の一面を研削する工程と、を有する、半導体装置の製造方法。
【請求項２】
第１のバンプ電極を有する複数の第１の半導体チップに区分けされた半導体ウエハを準備する工程と、
前記複数の第１の半導体チップのうちの一部の第１の半導体チップに、第２のバンプ電極を有する第２の半導体チップを設け、前記第１のバンプ電極と前記第２のバンプ電極とを電気的に接続する工程と、
前記第２の半導体チップが設けられていない前記第１の半導体チップ上に、封止材を設ける工程と、
前記半導体ウエハの、前記第２の半導体チップおよび前記封止材が設けられた面とは反対側の一面を研削する工程と、を有する、半導体装置の製造方法。
【請求項３】
前記封止材を設ける工程の前に、前記第２の半導体チップ上に少なくとも１段の別の第２の半導体チップを設ける工程を有する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記複数の第１の半導体チップから不良の第１の半導体チップを検出する工程をさらに有し、
前記第２の半導体チップは、前記不良の第１の半導体チップを除く前記第１の半導体チップの上に設けられる、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
複数の第１の半導体チップが配置された半導体ウエハを準備する工程と、
前記複数の第１の半導体チップから不良の第１の半導体チップを検出する工程と、
前記不良の第１の半導体チップを除く前記第１の半導体チップ上に少なくとも１段の第２の半導体チップを設ける工程と、
前記不良の第１の半導体チップ上に、封止材を設ける工程と、
前記半導体ウエハの、前記第２の半導体チップおよび前記封止材が設けられた面とは反対側の一面を研削する工程と、を有する、半導体装置の製造方法。
【請求項６】
前記第１の半導体チップの上に設けられた最上段の前記第２の半導体チップの、前記第１の半導体チップとは反対に向けられた一面には、第３のバンプ電極が設けられており、
前記封止材は前記第３のバンプ電極を露出させるように設けられる、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記封止材の表面は、最上段の前記第２の半導体チップの上面と実質的に同一の平面となる、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記封止材は、互いに隣接する前記第１の半導体チップに設けられた前記第２の半導体チップ間の隙間を充填するように一括的に設けられる、請求項１から７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記半導体ウエハを前記第１の半導体チップ毎に切断し、前記第１の半導体チップと前記第２の半導体チップとを含むチップ積層体を得る工程をさらに有する、請求項１から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
複数の前記チップ積層体を配線基板の上に搭載する工程と、
前記配線基板を前記チップ積層体が搭載された領域毎に切断する工程と、をさらに有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の半導体チップはメモリチップである、請求項１から１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ上に半導体チップを積層した後に半導体ウエハを研削加工することを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化や高機能化に伴って、複数の半導体チップが互いに積層されて成るチップオンチップ（ＣｏＣ）型の半導体装置が開発されている。特許文献１は、ベースウエハ上に個片の半導体チップを積層することでチップ積層体を形成し、その後ベースウエハを個片化することでチップ積層体を得るＣｏＷ（Ｃｈｉｐ  ｏｎ  Ｗａｆｅｒ）工法の技術を開示している。個片化されたチップ積層体は配線基板上に実装される。
【０００３】
特許文献１の図１７〜図２８には、半導体パッケージの製造方法が示されている。この製造方法では、まず、ＩＦチップとなる部分が複数並んで設けられた半導体基板を用意する。次に、この半導体基板上に、複数のメモリチップを上記ＩＦチップとなる部分毎にフリップチップ実装する。これにより、複数の半導体チップが互いに積層されたチップ積層体が形成される。次に、ダイシングブレードを用いたハーフカットダイシングにより、ダイシングラインに沿って半導体基板に溝部を形成する。次に、半導体基板に搭載した最上層のメモリチップに接着層を介してサポート基板を貼着する。次に、サポート基板とは反対側に向いた半導体基板の一面、すなわち、ハーフカットダイシングによる溝部が形成された面とは反対側の面を研削（バックグラインド）する。このとき、半導体基板を、ハーフカットダイシングにより形成された溝部の底に達するまで薄くする。これにより、半導体基板がチップ積層体ごとに分断される。
【０００４】
その後、チップ積層体は母配線基板に実装され、母配線基板に外部端子となるはんだボールを配置する。その後、この母配線基板を切断し、個々の半導体パッケージ毎に分割する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２０９４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体基板（半導体ウエハ）上に複数のメモリチップをフリップチップ実装した後に、半導体基板をバックグラインドによって薄くする場合、本願発明者は以下のような課題が生じることを明らかにした。
【０００７】
特許文献１に記載されているように、半導体基板の複数のＩＦチップ上にメモリチップを実装する際、一部のＩＦチップ上にしか半導体チップが搭載されない場合がある。例えば、不良のＩＦチップが存在する場合、不良のＩＦチップ上には半導体チップが搭載されない。この場合、半導体基板上の、半導体チップが搭載されなかった部分に、大きな空隙が形成される。このような空隙が存在した状態で、半導体基板の一面をバックグラインドにより研削すると、半導体基板にかかる荷重にバラツキが生じる。その結果、半導体チップの一部が破損（チップクラック）したり、研削加工後の半導体基板の厚さにバラツキが生じたりする虞がある。そこで、改良された半導体装置の製造方法が望まれる。
【課題を解決するための手段】
【０００８】
一実施形態における半導体装置の製造方法は、複数の第１の半導体チップに区分けされた半導体ウエハを準備する工程と、複数の第１の半導体チップのうちの一部の第１の半導体チップに少なくとも１段の第２の半導体チップを設ける工程と、第２の半導体チップが設けられていない第１の半導体チップ上に、封止材を設ける工程と、半導体ウエハの、第２の半導体チップおよび封止材が設けられた面とは反対側の一面を研削する工程と、を有する。
【０００９】
第１の半導体チップは第１のバンプ電極を有し、第２の半導体チップは第２のバンプ電極を有していて良い。この場合、第１の半導体チップ上に第２の半導体チップを設ける際に、第１のバンプ電極と第２のバンプ電極とを電気的に接続することが好ましい。
【００１０】
また、半導体装置の製造方法は、複数の第１の半導体チップから不良の第１の半導体チップを検出する工程をさらに有していて良い。この場合、第２の半導体チップは、不良の第１の半導体チップを除く第１の半導体チップ上に設けられることが好ましい。
【発明の効果】
【００１１】
上記の製造方法によれば、封止材は、第１の半導体チップ上の、第２の半導体チップが設けられていない部分、すなわち空隙部分に充填される。この空隙部分が封止材で充填された状態で、半導体ウエハの一面を研削するので、半導体ウエハにかかる荷重のバラツキが抑制される。
【図面の簡単な説明】
【００１２】
【図１】（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造方法を段階的に示す工程図である。
【図２】（ａ）〜（ｃ）は、封止材を設ける工程を段階的に示す工程図である。
【図３】（ａ）および（ｂ）は、半導体ウエハを研削する工程を段階的に示す工程図である。
【図４】（ａ）〜（ｄ）は、図１（ｅ）に続く工程を段階的に示す工程図である。
【図５】（ａ）〜（ｄ）は、図４（ｄ）に続く工程を段階的に示す工程図である。
【図６】（ａ）〜（ｄ）は、図５（ｄ）に続く工程を段階的に示す工程図である。
【図７】（ａ）〜（ｄ）は、第２の実施形態の半導体装置の製造方法を段階的に示す工程図である。
【図８】（ａ）〜（ｄ）は、図７（ｄ）に続く工程を段階的に示す工程図である。
【図９】（ａ）〜（ｄ）は、図８（ｄ）に続く工程を段階的に示す工程図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
【００１４】
図１（ａ）〜図１（ｅ）は、第１の実施形態の半導体装置の製造方法を段階的に示している。まず、図１（ａ）に示すように、複数の第１の半導体チップ１２が配置された半導体ウエハ１０を準備する。半導体ウエハ１０は、ダイシングライン１８によって各々の第１の半導体チップ１２に区画されている。半導体ウエハ１０は、例えばシリコンからなる円盤状の基板を有している。
【００１５】
半導体ウエハ１０に形成された複数の第１の半導体チップ１２は、所定の回路層１４を有する。回路層１４の大部分は不図示の絶縁層に覆われているが、回路層１４の一部はこの絶縁層から露出している。回路層１４の、絶縁層から露出した部分は、電極パッドを構成する。この電極パッド上に、バンプ電極１６が形成されている。回路層１４およびバンプ電極１６は、第１の半導体チップ１２の一方の面１０ａに設けられている。以下では、半導体ウエハ１０の、回路層１４およびバンプ電極１６が形成されている方の面１０ａを「表面」と称する。これに対し、半導体ウエハ１０の表面と反対側の面１０ｂを「裏面」称する。ここで、「表面」と「裏面」の用語は、便宜上の区別のために用いられていることに留意されたい。
【００１６】
第１の半導体チップ１２は、例えばＤＲＡＭのようなメモリチップであって良い。メモリチップは、回路層１４としてメモリ回路を有する。
【００１７】
また、第１の半導体チップ１２の上に搭載すべき第２の半導体チップ２２を準備する。第２の半導体チップ２２は、例えばシリコンからなる基板を有している。第２の半導体チップ２２の一方の面２３には、所定の回路層２４が形成されている。回路層２４の大部分は不図示の絶縁層に覆われているが、回路層２４の一部はこの絶縁層から露出している。回路層２４の、絶縁層から露出した部分は、電極パッドを構成する。この電極パッド上にバンプ電極２６が形成されている。回路層２４およびバンプ電極２６は、第２の半導体チップ２２の一方の面２３に設けられている。第２の半導体チップ２２の一方の面２３とは反対側の他方の面２５にもバンプ電極２７が設けられている。以下では、第２の半導体チップ２２の一方の面２３を「表面」と称し、第２の半導体チップ２２の他方の面２５を「裏面」と称する。ここで、「表面」と「裏面」の用語は、便宜上の区別のために用いられていることに留意されたい。
【００１８】
裏面のバンプ電極２７は、表面のバンプ電極２６と対応して設けられている。表面のバンプ電極２６は、第２の半導体チップ２２の裏面２５に形成された対応するバンプ電極２７と、基板を貫通する貫通配線２８によって電気的に接続されている。
【００１９】
第２の半導体チップ２２の裏面のバンプ電極２７の表面には、半田層、例えばＳｎＡｇメッキ層が形成されていることが好ましい。さらに、第２の半導体チップ２２の裏面２５には、充填材となる非導電性フィルム（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ：ＮＣＦ）２９が全面に形成されていることが好ましい。第２の半導体チップ２２の裏面２５はＮＣＦ２９によって覆われていて良い。第２の半導体チップ２２は例えばＤＲＡＭのようなメモリチップであって良い。メモリチップは、回路層２４としてメモリ回路を有する。
【００２０】
複数の第１の半導体チップ１２から不良の第１の半導体チップ１３を予め検出しておき、不良の第１の半導体チップ１３に所定の認識マークを形成しておく。不良の半導体チップ１３の検出は、後述の第２の半導体チップ２２を第１の半導体チップ上に搭載する前までに行う。不良の半導体チップ１３の検出は、例えばウエハプローブ等による任意の手段により行うことができる。
【００２１】
次に、図１（ｂ）に示すように、複数の第１の半導体チップ１２のうちの一部の第１の半導体チップの上に第２の半導体チップ２２を設ける。ここでは、不良の第１の半導体チップ１３を除く第１の半導体チップ１２上に第２の半導体チップ２２を設ける。このとき、半導体ウエハ１０は、図示しないフリップチップボンディング装置のステージ上に吸着保持されていることが好ましい。ここで、半導体ウエハ１０を安定して保持するために、半導体ウエハ１０は十分な厚さを有することが好ましい。例えば、半導体ウエハ１０は８００μｍ程度の厚さを有していて良い。
【００２２】
具体的には、第１の半導体チップ１２の上に第２の半導体チップ２２をフリップチップ実装する。第２の半導体チップ２２の裏面のバンプ電極２７は第１の半導体チップ１２のバンプ電極１６と接合される。これにより、第２の半導体チップ２２の裏面のバンプ電極２７と第１の半導体チップ１２のバンプ電極１６とが電気的に接続される。バンプ電極１６，２７どうしの接合は、高温に設定したボンディングツール１１０に第２の半導体チップ２２を吸着保持した状態で、ボンディングツール１１０により半導体チップ１２，２２に所定の荷重を加える熱圧着法によって行うことができる。このとき、第２の半導体チップ２２の裏面に形成されているＮＣＦ２９は、一端溶融した後に硬化する。これにより、ＮＣＦ２９は、第１の半導体チップ１２と第２の半導体チップ２２との間に充填される。バンプ電極１６，２７どうしの接合は、熱圧着法の代わりに、超音波を印加しつつ圧着する超音波圧着法、あるいは熱圧着と超音波圧着を併用する超音波熱圧着法を用いることもできる。
【００２３】
第２の半導体チップ２２の上に、上記と同様の方法で、別の第２の半導体チップ２２を搭載する。これにより、半導体ウエハ１０の上に３段の第２の半導体チップ２２が搭載される。（図１（ｂ）参照）。このとき、最下段の第２の半導体チップ２２の、第１の半導体チップ１２に対向する面に設けられたバンプ電極２７は、第１の半導体チップ１２の対応するバンプ電極１６と電気的に接続される。また、互いに隣接する第２の半導体チップ２２は、バンプ電極２６，２７を介して電気的に接続される。なお、第２の半導体チップ２２の裏面に形成されているＮＣＦ２９は、第２の半導体チップ２２間の隙間に充填される。
【００２４】
ここで、不良の第１の半導体チップ１３の上には第２の半導体チップが設けられない。したがって、不良の第１の半導体チップ１３の上に大きな空隙３０が形成される。
【００２５】
次に、図１（ｃ）に示すように、不良の第１の半導体チップ１３の上に封止材３２を設け、封止材３２により空隙３０を埋める。封止材３２は、半導体ウエハ１０の表面１０ａ側に形成される。封止材３２は熱硬化性樹脂であって良い。
【００２６】
図２（ａ）〜（ｃ）は、封止材３２を設ける工程を段階的に示している。モールド装置４０は、例えば図２（ａ）に示すように、上型４１と下型４２からなる成形金型を有している。上型４１と下型４２との間には所定の形状のキャビティ４４が形成される。上型４１の表面には弾力性を有するシート材４６が設けられていることが好ましい。下型４２には、固形の樹脂材料（レジンタブレット）が供給されるポット（不図示）が形成されている。
【００２７】
まず、第２の半導体チップ２２が搭載された半導体ウエハ１０が下型４２にセットされる。次に、上型４１と下型４２とで半導体ウエハ１０を型閉めする。これにより、半導体ウエハ１０の上方に所定の形状のキャビティ４４と、封止材３２をキャビティ４４内に導入するためのゲート部４８と、が形成される。
【００２８】
最上段の第２の半導体チップ２２の表面２３はシート材４６に密着する。各々の第１の半導体チップ１２に搭載された第２の半導体チップ２２の高さにばらつきがあったとしても、シート材４６の弾力性により、全ての最上段の第２の半導体チップ２２の表面２３がシート材４６に密着できる。また、第２の半導体チップ２２の表面２３にバンプ電極２６のような微小な突起があったとしても、シート材４６の弾力性により、第２の半導体チップ２２の表面２３がシート材４６に密着できる。この場合、シート材４６は、第２の半導体チップ２２の表面２３のバンプ電極２６を埋める程度の厚みを有していることが好ましい。
【００２９】
次に、下型４２のポットに封止材３２としての樹脂材料を供給し、当該樹脂材料を加熱溶融する。そして図２（ｂ）に示すように、溶融した封止樹脂をプランジャー（不図示）によりゲート部４８からキャビティ４４内に注入する。図２（ｃ）に示すように、キャビティ４４内に封止樹脂が充填した後、所定の温度、例えば１８０℃でキュアすることで、封止樹脂が硬化する。このようにして、半導体ウエハ１０の一方の面に封止材３２が形成される。この封止材３２は、不良の半導体チップ１３の上の空隙３０を埋める。その後、金型装置から半導体ウエハ１０を取り出し、所定の温度、例えば１８０℃で所定時間ベークすることで封止材３２を完全に硬化する。
【００３０】
図１（ｃ）に示すように、封止材３２は、互いに隣接する第２の半導体チップ２２間の隙間、すなわちダイシングライン１８上に形成されている隙間と、不良の半導体チップ１３上の空隙３０と、に一括的に充填されることが好ましい。
【００３１】
また、最上段の第２の半導体チップ２２の表面２３をシート材４６に密着させた状態で封止材３２を形成することで、最上段の第２の半導体チップ２２の表面２３が封止材３２から露出する。これにより、最上段の第２の半導体チップ２２の表面２３のバンプ電極２６も封止材３２から露出する。本実施形態では、封止材３２の表面３３が、最上段の第２の半導体チップ２２の表面２３と実質的に同一の平面を形成する。
【００３２】
封止材３２を形成した後、図１（ｄ）に示すように、最上段の第２の半導体チップ２２の表面２３に保護テープ３４、例えばバックグラインドテープを貼着する。このとき、不良の半導体チップ１３の上の空隙３０が封止材３２により充填されているので、保護テープ３４と半導体ウエハ１０との間に大きな空隙はできない。保護テープ３４の接着層は、最上段の第２の半導体チップ２２の表面２３のバンプ電極２６を埋めることができる程度の厚みを有することが好ましい。
【００３３】
次に、図１（ｅ）に示すように、半導体ウエハ１０が所定の厚みになるまで、半導体ウエハ１０の裏面１０ｂを切削する（バックグラインド工程）。具体的には、図３（ａ）に示すように、バックグラインド装置のステージ５４上に保護テープ３４が吸着保持される。これにより、半導体ウエハ１０の裏面１０ｂ、すなわち第１の半導体チップ１２のバンプ電極１６が形成されていない一面が上方に向けられる。半導体ウエハ１０の切削は、複数の砥石５０が配置されたホイール５２を用いて行うことができる。ホイール５２を回転させつつ砥石５０を半導体ウエハ１０の裏面１０ｂに押圧することにより半導体ウエハ１０が研削される（図３（ｂ）参照）。本実施形態では、半導体ウエハ１０は所定の厚さ、例えば１００μｍ程度まで研削される。このように、半導体ウエハ１０を薄型化することで、最終的に完成する半導体装置のサイズを低減することができる。
【００３４】
封止材３２は、不良の半導体チップ１３上の部分、すなわち空隙部分３０を充填している。空隙部分３０が充填された状態で、半導体ウエハ１０の裏面１０ｂを研削するので、砥石５０から半導体ウエハ１０へ印加する荷重のバラツキが抑制される。特に、封止材３２の表面３３が最上段の第２の半導体チップ２２の表面２３と実質的に同一の平面を形成する場合、砥石５０による荷重のバラツキをより抑制することができる。その結果、半導体チップ１２，２２の一部が破損（チップクラック）したり、研削後の半導体ウエハ１０の厚さにバラツキが生じたりすることを防止できる。
【００３５】
次に、バックグラインド工程を終えた半導体ウエハ１０の裏面１０ｂに、図４（ａ）に示すようにリング状の治具６０に貼り渡されたダイシングテープ６２を接着層６３を介して貼り付ける。その後、図４（ｂ）に示すように、保護テープ３４を除去し、半導体ウエハ１０の上に搭載された最上段の第２の半導体チップ２２の表面２３を露出させる。
【００３６】
次に、不図示のダイシング装置により、図４（ｃ）に示すように、半導体ウエハ１０および封止材３２を、半導体ウエハ１０に形成されたダイシングライン１８に沿って切断する。これにより、半導体ウエハ１０は第１の半導体チップ１２毎に分離される。その結果、第１の半導体チップ１２と３つの第２の半導体チップ２２とが互いに積層されて成るチップ積層体３８が得られる。この後、図４（ｄ）に示すように、チップ積層体３８をダイシングテープ６２からピックアップする。
【００３７】
上記のように、複数の第１の半導体チップ１２を含む半導体ウエハ１０の上に第２の半導体チップ２２を設け、その後に第１の半導体チップ１２毎に半導体ウエハ１０を切断することにより、複数のチップ積層体３８を一括的に形成できる。これにより、チップ積層体３８の製造効率が向上し、チップ積層体３８の製造コストを低減できる。また、不良の第１の半導体チップ１３の上に第２の半導体チップ２２が搭載されないので、第２の半導体チップ２２が無駄になることもないという利点がある。
【００３８】
図５（ａ）〜図５（ｄ）および図６（ａ）〜図６（ｄ）は、ＣｏＣ型の半導体装置の組立フローを段階的に示している。まず、配線基板７０を準備する（図５（ａ）参照）。配線基板７０は、ダイシングライン７６によって各半導体装置となるべき部分に区分けされている。配線基板７０は、絶縁基材７１と、絶縁基材７１の両面に形成された配線パターンと、配線パターンを覆う絶縁膜７２，７３と、を有する。配線パターンの一部は絶縁膜７２，７３から露出している。絶縁基材７１はガラスエポキシ基材であって良い。絶縁膜７２，７３は、例えばソルダーレジストであって良い。
【００３９】
配線パターンの、絶縁膜７２，７３から露出した部分は、接続パッド７４又はランド７５を構成している。接続パッド７４は、配線基板７０の一方の面に形成されている。ランド７５は、配線基板７０の他方の面に形成されている。接続パッド７４は、これに対応するランド７５と配線パターンにより電気的に接続されている。
【００４０】
次に、配線基板７０の、接続パッド７４が形成された領域に、非導電性の接着部材（ＮＣＰ）７８を塗布する（図５（ｂ）参照）。それから、第３の半導体チップ８２を配線基板７０上に搭載する（図５（ｃ）参照）。
【００４１】
第３の半導体チップ８２は、例えばシリコンからなる基板を有している。第３の半導体チップ８２の一方の面には、所定の回路層８４が形成されている。回路層８４の大部分は不図示の絶縁層に覆われているが、回路層８４の一部は絶縁層から露出している。回路層８４の、絶縁層から露出した部分は、電極パッドを構成する。この電極パッド上に、バンプ電極８６が形成されている。所定の回路層８４とバンプ電極８６は、第３の半導体チップの一方の面に設けられている。第３の半導体チップの一方の面とは反対側の他方の面にもバンプ電極８７が設けられている。第３の半導体チップ８２の一方の面のバンプ電極８６と第３の半導体チップの他方の面のバンプ電極８７は、基板を貫通する貫通配線８８によって電気的に接続されている。
【００４２】
第３の半導体チップ８２の一方の面のバンプ電極８６は、配線基板７０の接続パッド７４の位置に合わせて形成されている。第３の半導体チップ８２の他方の面のバンプ電極８７は、チップ積層体３８の最上段の第２の半導体チップ２２のバンプ電極２６の位置に合わせて形成されている。
【００４３】
第３の半導体チップ８２は、インターフェース（ＩＦ）チップ、ロジックチップまたはシリコンインターポーザチップであって良い。ＩＦチップは、回路層８４としてのインターフェース回路を有する。ＩＦチップは配線基板７０よりも小さい。このＩＦチップでは、配線基板７０に対向する面に形成されたバンプ電極８６のピッチは、他方の面に形成されたバンプ電極８７のピッチよりも小さい。
【００４４】
第３の半導体チップ８２は、配線基板７０にフリップチップ実装される。このとき、第３の半導体チップ８２の一方の面のバンプ電極８６は、配線基板７０の接続パッド７４に電気的に接続される。バンプ電極８６と接続パッド７４の接合は、熱圧着法、超音波圧着法あるいは超音波熱圧着法を用いて行うことができる。また、ＮＣＰ７８は、第３の半導体チップ８２と配線基板７０との隙間に充填される。
【００４５】
次に、第３の半導体チップ８２上に非導電性の接着部材（ＮＣＰ）９０を塗布する（図５（ｄ）参照）。それから、上述のチップ積層体３８を第３の半導体チップ８２上に設ける（図６（ａ）参照）。このとき、チップ積層体３８の最上段の第２の半導体チップ２２のバンプ電極２６と、第３の半導体チップ８２のバンプ電極８７とを接合する。バンプ電極２６，８７どうしの接合は、熱圧着法、超音波圧着法あるいは超音波熱圧着法を用いて行うことができる。第３の半導体チップ８２上に塗布していたＮＣＰ９０は第３の半導体チップ８２とチップ積層体３８との間に充填される。このようにして第３の半導体チップ８２とチップ積層体３８とが接着固定される。
【００４６】
次に、図６（ｂ）に示すように、チップ積層体３８が搭載された配線基板７０に、第２の封止材９２を形成する。具体的には、配線基板７０を不図示のトランスファモールド装置の成型金型にセットし、成型金型のキャビティ内に加熱溶融させた封止樹脂を注入する。封止樹脂は、チップ積層体３８全体を覆うように形成される。第２の封止材９２としては、例えばエポキシ樹脂等の熱硬化性樹脂を用いることができる。続いて、所定の温度、例えば１８０℃程度でキュアすることで第２の封止体９２を熱硬化させる。さらに、所定の温度でベークすることで、第２の封止体９２を完全に硬化させる。
【００４７】
次に、ボールマウント工程に移行する。ボールマウント工程では、配線基板７０のランド７５に、半導体装置の外部端子となる導電性の金属端子９４、例えば半田ボールを接続する（図６（ｃ）参照）。
【００４８】
次に、基板ダイシング工程に移行する。基板ダイシング工程では、図６（ｄ）に示されているように、配線基板７０に形成されているダイシングライン７６に沿って、配線基板７０および第２の封止材９２を切断する。具体的には、基板ダイシング工程では、第２の封止材９２の表面にダイシングテープを貼着した状態で、ダイシングブレードにより配線基板７０及び第２の封止材９２を切断する。配線基板７０の切断後、ダイシングテープから各々の半導体装置をピックアップする。これによりチップ積層体３８および配線基板７０を含む半導体装置９６を複数得ることができる。
【００４９】
図７（ａ）〜図７（ｄ）は、第２の実施形態の半導体装置の製造方法を示している。まず、図７（ａ）に示すように、複数の第１の半導体チップ１２が配置された半導体ウエハ１０を準備する。半導体ウエハ１０は、第１の実施形態で説明したものと同様である。また、第１の半導体チップ１２の上に搭載すべき第２の半導体チップ２２を準備する。第２の半導体チップ２２も第１の実施形態で説明したものと同様の構成を有していて良い。
【００５０】
本実施形態では、チップ積層体を構成する最上段の第２の半導体チップ２２がＩＦチップであり、その他の第２の半導体チップ２２および第１の半導体チップ１２がメモリチップである。ここで、最上段の第２の半導体チップ２２は、その他の第２の半導体チップ２２よりも小さい。
【００５１】
次に、図７（ａ）に示すように、複数の第１の半導体チップ１２のうちの一部の第１の半導体チップの上に第２の半導体チップ２２を設ける。ここでは、不良の第１の半導体チップ１３を除く第１の半導体チップ１２の上に４段の第２の半導体チップ２２を設ける。
【００５２】
ここで、不良の第１の半導体チップ１３の上には第２の半導体チップが設けられない。したがって、不良の第１の半導体チップ１３の上に大きな空隙３０が形成される。
【００５３】
次に、図７（ｂ）に示すように、不良の第１の半導体チップ１３の上に封止材３２を設け、封止材３２により空隙３０を埋める。封止材３２は、第１の実施形態と同様な方法で形成できる。最上段の第２の半導体チップ２２の表面および当該表面上に形成されたバンプ電極２６は、封止材３２から露出する。また、最上段の第２の半導体チップ２２の周囲にも封止材３２が形成されるが、第２の半導体チップ２２の表面２３は封止材３２から露出する。
【００５４】
次に、第１の実施形態と同様、最上段の第２の半導体チップ２２の表面２３に保護テープ３４を貼り付ける（図７（ｃ）参照）。その後、図７（ｄ）に示すように、半導体ウエハ１０の裏面１０ｂを研削し、所定の厚さまで半導体ウエハ１０を薄型化する。
【００５５】
本実施形態においても、封止材３２が、半導体ウエハ１０上の、第２の半導体チップ２２が設けられていない部分（空隙部分）を充填する。このように空隙部分が封止材３２で埋められた状態で、半導体ウエハ１０の裏面を研削するので、半導体ウエハ１０にかかる荷重のバラツキが抑制される。
【００５６】
さらに、第１の半導体チップ１２に搭載される複数の第２の半導体チップ２２のサイズが互いに異なっていても、封止材３２が複数の第２の半導体チップ２２の周りを封止し、半導体チップ２２間のわずかな隙間も封止材３２で満たされる。その結果、半導体ウエハ１０を研削するときの荷重のバラツキをより抑制することができる。
【００５７】
次に、バックグラインド工程を終えた半導体ウエハ１０の裏面１０ｂに、図８（ａ）に示すようにリング状の治具６０に貼り渡されたダイシングテープ６２を接着層６３を介して貼り付ける。その後、図８（ｂ）に示すように、保護テープ３４を除去し、半導体ウエハ１０の上に搭載された最上段の第２の半導体チップ２２の表面２３を露出させる。
【００５８】
次に、図８（ｃ）に示すように、半導体ウエハ１０および封止材３２を、半導体ウエハ１０に形成されたダイシングライン１８に沿って切断する。これにより、半導体ウエハ１０は第１の半導体チップ１２毎に分離される。その結果、第１の半導体チップ１２と４つの第２の半導体チップ２２とが互いに積層されて成るチップ積層体３８が得られる。この後、図８（ｄ）に示すように、チップ積層体３８をダイシングテープ６２からピックアップする。
【００５９】
図９（ａ）〜図９（ｄ）は、第２の実施形態におけるＣоＣ型の半導体装置の組立フローを示している。まず、配線基板７０を準備する（図９（ａ）参照）。配線基板７０は、第１の実施形態と同様のものであって良い（図５（ａ）も参照）。
【００６０】
次に、配線基板７０の、接続パッド７４が形成された領域に、非導電性の接着部材（ＮＣＰ）７８を塗布する。それから、上述のチップ積層体３８を配線基板７０上に設ける（図９（ａ）参照）。このとき、チップ積層体３８の最上段の第２の半導体チップ２２のバンプ電極２６と、配線基板７０の接続パッド７４とを接合する。具体的には、配線基板７０接続パッド７４上にスタッドバンプ７９を形成する。スタッドバンプ７９は、例えばＡｕまたはＣｕ等からなり、図示しないワイヤボンディング装置によって、溶融された先端にボールが形成されたワイヤを接続パッド７４に超音波熱圧着し、その後、ワイヤの後端を引き切ることで形成される。スタッドバンプ７９は、接続パッド７４上に凸状に形成されることが好ましい。スタッドバンプ７９の形成後、最上段の第２の半導体チップ２２のバンプ電極２６を、スタッドバンプ７９を介して接続パッド７４に接合する。なお、配線基板７０に塗布したＮＣＰ７８は第２の半導体チップ２２とチップ積層体３８との間に充填される。
【００６１】
次に、図９（ｂ）に示すように、チップ積層体３８が搭載された配線基板７０に、第２の封止材９２を形成する。第２の封止材９２は、第１の実施形態と同様の方法で形成できる。次に、ボールマウント工程に移行する。ボールマウント工程では、配線基板７０のランド７５に、半導体装置の外部端子となる導電性の金属端子９４を接続する（図９（ｃ）参照）。次に、基板ダイシング工程に移行する。基板ダイシング工程では、図９（ｄ）に示されているように、配線基板７０に形成されているダイシングライン７６に沿って、配線基板７０および第２の封止材９２を切断する。これによりチップ積層体３８および配線基板７０を含む半導体装置９６を複数得ることができる。
【００６２】
以上、本発明者によってなされた発明を具体的な実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６３】
上記実施形態では、半導体ウエハ１０上に３段又は４段の半導体チップ２２を搭載する場合について説明した。これに限らず、半導体ウエハ１０の第１の半導体チップ１２上には、１段、２段又は５段以上の半導体チップを搭載しても良い。また、第１の半導体チップ１２に搭載される第２の半導体チップ２２は、メモリチップ或いはインターフェースチップに限定されず、任意の回路層を有するチップであって良い。このように、チップ積層体３８を構成する半導体チップの数や種類は、用途や機能等に応じて適宜選択すればよい。また、複数の半導体チップ２２のサイズも互いに異なっていて良い。
【００６４】
図１及び図２に示す例では、第１の半導体チップ１２は、その一面にのみバンプ電極を有し、貫通配線を有していない。しかしながら、第１の半導体チップ１２は、その両面にバンプ電極を有していて良い。この場合、両面のバンプ電極を互いに電気的に接続する貫通電極を有していて良い。
【００６５】
さらに、上記実施形態では、半導体ウエハ１０における複数の第１の半導体チップ１２から不良の第１の半導体チップ１３を予め検出しておき、不良の第１の半導体チップ１３の除く第１の半導体チップ１２上に第２の半導体チップ２２を搭載した。不良の第１の半導体チップ１３が存在しなくても、複数の第１の半導体チップ１２のうちの一部の半導体チップに第２の半導体チップ２２を設ける場合には、第２の半導体チップ２２が設けられていない第１の半導体チップ上に大きな空隙ができる。この場合、半導体ウエハ１０の裏面を研削するバックグラインド工程の前に、封止材３２によってこの空隙を埋めることで、バックグラインド工程で半導体ウエハ１０にかかる荷重のバラツキが抑制される。
【符号の説明】
【００６６】
１０  半導体ウエハ
１２  第１の半導体チップ
１６  バンプ電極
１８  ダイシングライン
２２  第２の半導体チップ
２６  バンプ電極
２７  バンプ電極
２８  貫通配線
２９  非導電性フィルム
３２  封止材
３４  保護テープ
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図２】
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【図３】
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