(57)【要約】高電圧でのクロッキングによって電荷を増やすようにされた増倍エレメントを含むＣＣＤ素子。高電圧電極の下の追加の領域が、少なくとも、その前の電極との関係で、その前の電極の下に比して、より高い欠乏度の電荷密度を持つようにドープされる。これは、高エネルギー電子が、半導体のシリコン表面に遭遇することを防ぐことを支援する。
2008535231.tif 000002
【特許請求の範囲】
【請求項１】
複数のエレメント(multiple elements)内の衝撃イオン化によって電荷ゲイン(charge gain)が実現されるようなタイプのＣＣＤ素子であって、
各エレメントが、
半導体の表面上の一続きの(sequence of)電極であって、当該一続きの電極の１つが、高電圧電極であり、使用に際して、電荷増倍(charge multiplication)を引き起こすような印加電圧レベルを持ち、当該高電圧電極の下(beneath)の当該半導体の領域が、一続きの中の(in the sequence)少なくともその前の(preceding)電極の下(under)の領域との関係で、当該一続き内の当該その前の電極の下(under)に比して、より高い欠乏度の電荷密度(higher depleted charge density)を持つようにドープされている電極、
を備えるＣＣＤ素子。
【請求項２】
前記素子が、クロック駆動された(clocked)ＣＣＤイメージ・センサである、請求項１に記載のＣＣＤ素子。
【請求項３】
前記領域の欠乏性の(depleted)電荷密度が、電子が、前記素子の表面に衝突することを防ぐようなものである、請求項１又は２に記載のＣＣＤ素子。
【請求項４】
前記高電圧電極の下(under)の前記領域が、ｎ型層内のｎ型ドーピングを備え、
前記領域が、前記その前の電極の下(under)より高いドーピング・レベルを有する、
請求項１、２、又は３に記載のＣＣＤ素子。
【請求項５】
前記高電圧電極の下(under)の前記領域が、ｐ型層内のｐ型ドーピングを備え、
前記領域が、前記その前の電極の下(under)より高いドーピング・レベルを有する、
請求項１、２、又は３に記載のＣＣＤ素子。
【請求項６】
前記領域の前記ドーピング・レベルが、前記その前の電極の下(under)より２から４倍高いオーダーのものである、
請求項４又は５に記載のＣＣＤ素子。
【請求項７】
前記領域の前記ドーピング・レベルが、前記その前の電極の下(under)より１．５から６倍高いオーダーのものである、
請求項４又は５に記載のＣＣＤ素子。
【請求項８】
前記素子が、１つのドーパント（dopant）タイプの基板、及び、逆のドーパント・タイプの層を有する、埋められたチャンネル素子(buried channel device)であり、
より高い電荷密度の前記領域が、逆のドーパント・タイプの前記層内にある、
以上のいずれかの請求項に記載のＣＣＤ素子。
【請求項９】
前記半導体の前記ドーパント・レベルが、１０16原子／cm3のオーダーのものであり、前記高電圧電極の下(under)の前記領域のドーパント・レベルが、このレベルの倍数(multiple)である、
以上のいずれかの請求項に記載のＣＣＤ素子。
【請求項１０】
以上のいずれかの請求項のＣＣＤ素子を含むカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＣＤ素子に関連し、特に、ＣＣＤチャンネルにおいてゲインを提供するＣＣＤ画像イメージャ(imager)に関連する。
【背景技術】
【０００２】
ＣＣＤイメージャにおいて、入射輻射(incident radiation)を表す信号電荷は、イメージ領域(image area)内の画素のアレイに蓄積される。積分周期(integration period)に引き続いて、適切なクロッキング又は駆動パルスを印加して、電極を制御することによって、信号電荷は、格納セクションに転送され、次に、出力レジスタに転送される。信号電荷は、次に、出力レジスタから読み出され、電荷検知回路に与えられて、信号電荷の総量を表す電圧を生成する。そのような素子の感度は、電圧変換工程に加わる電荷のノイズ、および、後続のビデオ・チェイン電極(video chain electrodes)によって導入される電荷のノイズによって制限される。
【０００３】
電子増倍ＣＣＤはこの制限を克服し、それは、図１に示されるように、我々の、より早く公開された英国特許出願ＧＢ−Ａ−2、371、403号に開示されている。ＣＣＤイメージャ1は、イメージ・エリア2、記憶セクション3、及び、出力又は読出しレジスタ4を備える。これらのコンポーネントの各々は、従来的なＣＣＤイメージャに発見される。出力レジスタ4は、直列的に延在して、増倍レジスタ(multiplication register)5を与える。この増倍レジスタ5の出力は、電荷検知回路6に接続される。
【０００４】
素子の作動中に、入射輻射は、イメージ・エリア2において、イメージ・アレイを作り上げている画素のアレイに衝突する輻射の強度を表す信号電荷に変換される。画像捕捉周期に続いて、駆動パルスが印加されて、電極7を制御して、イメージ・エリア2の画素に蓄積された電荷を、格納セクション3に転送する。これと同時に、駆動信号は、格納セクション3における制御電極8にも印加されて、電荷が、矢印によって示されるように行(row)から行に転送され、行3内のエレメントに保持される電荷の最後の行が、出力レジスタ4に並行に転送されるようにする。
【０００５】
信号電荷の行が、出力レジスタ4内に転送されたときに、適切な駆動パルスが電極9に印加されて、出力レジスタのエレメント(elements)からの電荷を直列的に、増倍レジスタ5のエレメントに転送する。この実施例において、増倍レジスタは、増倍のための電子の付加についてのドーピングに関する限り、出力レジスタと類似のアーキテクチャのものである。増倍レジスタ5の各エレメントにおける電荷の増倍を実現するために、充分に高い振幅の駆動パルスが、制御電極10に印加されて、転送信号電荷を、矢印の方向に、１つのエレメントから次の隣接するエレメントに転送し、かつ、駆動パルスの強度によって決定される総量(amount)による衝撃イオン化（impact ionization）によって信号のレベルを増大させる。従って、電荷の各パケットが、１つのエレメントから次のエレメントに、増倍レジスタを通じて転送されるにつれて、信号電荷は増大する。回路6で検知される電荷は、こうして、出力レジスタ4で収集された信号電荷の増倍されたバージョンである。増倍レジスタの各ステージにおいて、信号電荷は増大する。出力レジスタ4に格納された各信号電荷パケットは、各信号パケットが、増倍レジスタ5の全てのエレメントを通じて移動するにつれて、同一の増倍工程を経験(undergoes)する。
【０００６】
電荷検知回路6の出力は、自動ゲイン制御回路11にも印加される。この自動ゲイン制御回路11は、増倍レジスタ5に印加された電圧を調整して、ゲインを制御する。他の実施例においては、このフィードバック・アレンジメントは削除される。必要であれば、次に、ゲインはマニュアル的に制御され得る。
【０００７】
我々は、ＣＣＤチャンネルにおけるゲインを提供するＣＣＤ素子のゲイン性能に、改善が為され得ることを理解してきた。特に、我々は、そのようなＣＣＤ素子のゲイン性能が、時間の経過とともに劣化され得ることを理解してきた。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、請求項(ここに対して参照が向けられる)に規定される。本発明の実施例は、電荷増倍のための追加のレジスタを持つＣＣＤイメージャである。追加のレジスタ内において、各エレメントは一続きの電極を持つ。使用状態では、この一続きの電極の間に電圧が印加され、エレメントを通して電荷をクロックで駆動し、ゲインを与える。電子に与えられる電界が衝撃イオン化を引き起こすように、電極の少なくとも１つは、その前の(preceding)ＤＣ電極と比較して、充分に高く印加された電圧を持つ高電圧電極である。この電極の下の(beneath)領域において、その領域が、その前の電極の下の領域に比して、或いは、より一般的に、(その前の電極を含む)周りの(surrounding)半導体の下の領域に比して、より高い欠乏度の(depleted)電荷密度を持つように、半導体層内でドーピングが与えられる。例として、ｎ型の半導体が、追加の、ｎ型ドーピングを持つことになる。実施例の素子におけるキー・ポイントは、欠乏された(depleted)電荷密度が、ＤＣ電極の下における電荷密度より高いことである。
【０００９】
ドーピングの選択によって引き起こされた追加の電荷密度は、シリコン内の修正されたポテンシャル分布に起因して、半導体内の電子の軌道(trajectory)を変更し、電子が、半導体の表面に遭遇(encounter)することを回避する。これによって、トラップされた電荷の蓄積を回避又は削減される。このトラップされた電荷は、このような回避又は削減が無ければ、印加された、所定の電圧バイアスに対する素子のゲイン性能を劣化させる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例が、例示及び、添付の図面への参照によって説明される。
本実施例は、既知のタイプであるが、増倍レジスタにおける増倍エレメントのドーピング・アレンジメントを変更するように修正されたＣＣＤイメージャのようなＣＣＤ素子を備える。そのような既知の素子が、図１との関係で示され、説明されてきた。本発明は、そのような素子において、及び、そのような素子を含むイメージャ又はカメラにおいて、及び、そのような素子を含むイメージャ又はカメラにおいて、具現化され得る。
【００１１】
図１に示されるように、イメージ・エリア2は、ＣＣＤエレメント内に電荷を蓄積し、電極7,8にクロックが与えられる駆動パルスの制御の下で電荷を、格納エリア3に、及び、格納エリアから出力レジスタ4に、そして、その後、増倍レジスタ5に、転送する。この増倍レジスタの中で本発明が具現化されるが、増倍エレメントの他のアレンジメントが使用され得ることが理解されるであろう。増倍レジスタ5は、出力レジスタ4の直線的な延長として示されるが、実際には、それは、おそらく、パッキングの目的のために、イメージャの周りに曲げられる。
【００１２】
既知のタイプの増倍エレメントが、図２に示される。このエレメントは、ｐ型シリコンのベース20、ｎ型層22、及び、例えば、SiO2の上のSi3N4、又は、SiO2のみの層を備え得るゲート誘電層24を備える。ゲート誘電層の上において、各エレメントは、通常のクロックが与えられるＲφ１（26）及びＲφ３(28)、ＤＣ電極ＲφＤＣ（30）及び高電圧電極ＲφＨＶ(32)として示される４つの電極を持つ。エレメントは、電極ＲφＨＶ(32)における比較的高い電圧が、電荷の衝撃イオン化を引き起こすように、電極において電圧をクロッキングすることによってゲインを与える。
【００１３】
電極のクロッキングは、図３とともに説明されて示される。他の構成が可能であるが、増倍レジスタの増倍エレメントは４つの相(phases)から成り立つ。Ｒφ１とＲφ３は、通常の読出しレジスタ・フェーズ(register phases)としてクロックされる。ＲφＤＣは、Ｒφ２ＨＶからＲφ１を分離するＤＣフェーズである。Ｒφ２ＨＶ(増倍フェーズ)は、クロックされたフェーズであるが、Ｒφ１及びＲφ３より大きい振幅を用いるフェーズである。Ｒφ１のハイからローへの遷移(図３の矢印の方向におけるポテンシャル増加)において、元々Ｒφ１の下にあった信号は、Ｒφ２ＨＶにドリフトすることになる。Ｒφ２ＨＶにおけるポテンシャルは、電子信号に与えられる電界が、衝撃イオン化を引き起こすように、充分ハイに設定される。一旦、信号電子、及び、衝撃イオン化によって生成された電子がＲφ２ＨＶの下で収集されると、トータルの増幅された信号は、次に、Ｒφ２ＨＶをローに、及び、Ｒφ３をハイに、スイッチングすることによって、Ｒφ３に転送され得る。この工程は、増倍レニスタ内の全てのゲイン(増倍)エレメントを通じて反復される。例えば、本素子は、591個のゲイン・エレメントを持ち得る。もし、衝撃イオン化が、各エレメントにおいて信号を１％増加させるならば、ＣＣＤの増倍レジスタの合算されたゲインは、１．０１591＝３５８となろう。
【００１４】
ここに示されるように、電荷は、各(増倍)エレメントにおいて、衝撃イオン化工程による電子の形成を引き起こすＲφ２ＨＶにおける電圧の印加によって増加させられる。疑義を避けるために、ここに示される電圧は、クロックされ、それ故、その振幅が変動することが理解される。電圧は、所定の瞬間において示される。Ｒφ２ＨＶが、そのハイ・レベルで、Ｒφ１が、そのロー・レベルのときの瞬間における、印加された電圧の結果としてのシリコン層内のポテンシャル分布が、図４に示される。
【００１５】
我々は、Ｒφ２ＨＶにおいて印加された所定の電圧に対する各エレメントにおいて実現されるゲインが、素子の使用時間とともに減少すること、及び、この理由が、誘電体境界(dielectric boundary)における、及び、ゲート誘電体(gate dielectric)内の、電荷の蓄積に起因することを理解した。これについて、これから説明する。
【００１６】
低照度レベルＣＣＤのゲインは、時間とともに減少することが見出されて来た。この減少は、素子が動作し、電荷が増倍レジスタを通じて転送されている間にのみ発生する。素子が単にバイアスされずに放置されている場合には、エージングは観察されていない。図５及び図６は、この効果を説明する。増倍の前の平均信号レベルは、ほぼ、画素当たり５０電子と、非常に低かった。Ｒφ２ＨＶ上のバイアスは1000のゲインが維持されるように設定された。このエージング効果は極めて重要であり得、その結果、性能を維持するために、寿命期間を通じて、バイアスが調整されなければならなくなる。このバイアスの調整は、永遠には継続できない。なぜなら、電界が誘電体を破壊し、素子が故障するようになったときに、限界に到達するからである。
【００１７】
計算されたポテンシャル分布を用いて、電子軌道、及び、信号電子(signal electrons)に与えられる(experienced by)電界が、計算され得る。この計算の一般的な結果が、図７に示される。これは、電子がＲφ１の中央の下からＲφＤＣを通って、Ｒφ２ＨＶに転送される際の、電子によって観察される（seen by）電界の軌道及び強度を示す。図７から、信号電子は、Ｒφ２ＨＶの下のSi/SiO2界面（interface）に遭遇（encountering）していることが明白である。それだけでなく、電子は、SiO2に入るために界面エネルギー障壁を乗り越える（surmount）ために必要とされるより大きいかもしれないエネルギーで、界面に投射される（incident on）。熱電子注入は、酸化物層（oxide）内にトラップされた負の電荷の増加を引き起こし、それ故、この領域における平坦なバンド電圧シフト、及び、素子の動作点の変化を引き起こす。これは、低照度レベルＣＣＤのエージングを説明する。
【００１８】
Si/SiO2界面における信号電子のドリフトは、高電子速度、それ故、界面状態による捕獲の確率が低いことに起因する、電荷転送効率（ＣＴＥ：charge transfer efficiency）の大きな減少を引き起こさないことが理解されるべきである。しかし、一旦電子が、Ｒφ２ＨＶに転送されると、電子の速度は、電子熱速度に減少する。それらは、より速度が遅いので、もし電子が今、界面に接触するならば、捕獲の確率は高くなる。図７から、信号は、界面に非常に近接して格納されることがわかる。従って、非常に小さい信号パケットは、Si/SiO2界面と接触することになり、低いＣＴＥが観察される。
【００１９】
本発明の実施例は、電極Ｒφ２ＨＶの下の領域内の電荷密度が、周りの（surrounding）電荷密度より高いように、電極Ｒφ２ＨＶの下の領域をドーピングすることによって、上述の効果を克服する。例として、ｎ型（層22）の通常の（normal）ドーピング・レベルは、１０16燐原子／cm3である。選択された領域における、ドーピングの、より高いレベルは、通常の１．５から６倍のオーダーであり得る。好ましくは、ドーピング・レベルは、通常レベルの２から４倍のオーダーであり、特に、通常の３倍である。ドーピングが与えられる深さは、一般的に、１マイクロ・メータである。
【００２０】
信号電子に与えられるポテンシャル、それ故、信号電子の軌道は、それ故、埋められた（buried）チャンネル打込み（implant）レベルを調整することによって修正される。もし、余分のｎ型打ち込み13が、増倍フェーズの下に追加されるならば、図８に示されるように、信号電子が、ゲート酸化物層に伴って（with）増大することが回避され得る。ｎ型打込みは、例えば、燐である。ｐ型アレンジメントに対しては、ドーピングは、ほう素であり得る。或いは、これは、増倍フェーズ以外の全てのフェーズの下に、補償打込みを付加することによって実現され得る。キー・ポイントは、Ｒφ２ＨＶの下の領域の欠乏された（depleted）電荷密度が、周りの（surrounding）半導体に比して、より高いことである。
【００２１】
この打込みの有効性が研究されてきており、モデリングの結果が図９に示される。ここで、追加の打込みの無い電子注入、及び、「通常の」埋め込まれた（buried）チャンネルの２及び３倍のトータルの打込みレベルの電子注入、に対する電子軌道が示される。増倍ゲートに印加されるバイアスは、各ケースにおいて、ほぼ、エレメント当たり１％のゲインを生成するように選択されてきた。
【００２２】
この特定の構造において、通常の埋め込まれたチャンネル打込みの２倍のトータルの打込みレベルでは、高いエネルギー電子が、ゲート誘電体層に衝突することを防ぐためには不十分である。しかし、通常の埋め込まれたチャンネル打込みの３倍の打込みは、非常に有効に見える。熱電子注入が無いことを保証するために、信号(signal)は界面から充分に遠く保持される。それに加えて、増倍レジスタの電荷容量(charge capacity)は、大きく増やされる。
【００２３】
このアプローチは、エージング効果を解消し、容量(capacity)に関して増倍レジスタの性能の改善もする。性能を維持しつつ、より高いゲインが実現可能であり得る。
【００２４】
実施例のドーピング・アレンジメントの結果としてのシリコン層内のポテンシャル分布が、図１０に示される。これから理解できるように、シリコンの深さに向かって(into)追加の電圧差が存在する。これは、図４に示される既知の技術の分布には存在しないものである。
【００２５】
時間経過に伴う改善された性能が、図１１を参照して見出される。この図は、本発明の使用によって、どのように、Ｒφ２ＨＶの下の(under)ポテンシャルが時間経過と共により遅く増加するかを示す。
【図面の簡単な説明】
【００２６】
【図１】既知のタイプのＣＣＤイメージャであって、本発明を具現化しうるＣＣＤイメージャの概略図である。
【図２】増倍レジスタにおける１つのエレメントの物理的断面の概略図である。
【図３】図２に示される２つのエレメントのチャンネル・ポテンシャルを示す。
【図４】増倍エレメントにおけるポテンシャル分布を示す。
【図５】異なる使用時間についての増倍フェーズ(phase)電圧に対するゲインのグラフを示す。
【図６】所定のゲインのために必要とされる増倍フェーズ電圧・対・時間のグラフを示す。
【図７】既知の素子における電子軌道のグラフを示す。
【図８】本発明を具現化する増倍エレメントを示す。
【図９】本発明を具現化する増倍エレメントにおける電子軌道のグラフを示す。
【図１０】本発明を具現化する増倍エレメントにおけるポテンシャル分布を示す。
【図１１】注入(implant)の有り無しの場合の性能における差異を示す。
【符号の説明】
【００２７】
１  ＣＣＤイメージャ
２  イメージ・エリア
３  記憶セクション
４  出力又は読出しレジスタ4
５  増倍レジスタ
６  電荷検知回路
７  電極
８  制御電極
９  電極
１０  制御電極
１１  自動ゲイン制御回路
２２  ｎ型層
２４  ゲート誘電層
２６  Ｒφ１
２８  Ｒφ３
３０  ＤＣ電極ＲφＤＣ
３２  高電圧電極ＲφＨＶ
【図１】
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【図２】
2008535231.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008535231.tif 000011
【図１０】
2008535231.tif 000012
【図１１】
2008535231.tif 000013
【国際調査報告】
2008535231.tif 000014
2008535231.tif 000015
2008535231.tif 000016