(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】磁気メモリＭＲを覆うように、絶縁膜ＩＬ２ａとその上の絶縁膜ＩＬ２ｂとを有する絶縁膜ＩＬ２を形成し、絶縁膜ＩＬ２上にレジストパターンを形成し、レジストパターンをエッチングマスクとして用いて絶縁膜ＩＬ２ｂをドライエッチングすることにより、絶縁膜ＩＬ２ｂに開口部ＯＰを形成してから、レジストパターンを酸素プラズマを用いて除去する。それから、絶縁膜ＩＬ２ｂをエッチングマスクとし、フルオロカーボン系のガスを含有するエッチングガスを用いて、開口部ＯＰから露出される絶縁膜ＩＬ２ａをドライエッチングすることにより、開口部ＯＰが絶縁膜ＩＬ２を貫通して磁気メモリＭＲの少なくとも一部が露出される。それから、酸素ガスとアルゴンガスとの混合ガスを用いてプラズマ処理してから、ウェット処理した後、開口部ＯＰ内に導電膜を埋め込む。【選択図】図１９
2015008205.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の上方に、磁性層を有する磁気メモリを形成する工程、
（ｂ）前記磁気メモリを覆うように、第１絶縁膜と前記第１絶縁膜上の第２絶縁膜とを有する積層絶縁膜を形成する工程、
（ｃ）前記積層絶縁膜上に、レジストパターンを形成する工程、
（ｄ）前記レジストパターンをエッチングマスクとして用いて、前記第２絶縁膜をドライエッチングすることにより、前記第２絶縁膜に開口部を形成する工程、
（ｅ）前記（ｄ）工程後、前記レジストパターンを除去する工程、
（ｆ）前記（ｅ）工程後、前記第２絶縁膜をエッチングマスクとして用いて、前記開口部から露出される前記第１絶縁膜をドライエッチングする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板をプラズマ処理する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板をウェット処理する工程、
（ｉ）前記（ｈ）工程後、前記開口部内に導電膜を埋め込む工程、
を有し、
前記（ｅ）工程では、酸素プラズマを用いて前記レジストパターンを除去し、
前記（ｆ）工程では、エッチングガスはフルオロカーボン系のガスを含有しており、前記第１絶縁膜をドライエッチングすることにより、前記開口部が前記積層絶縁膜を貫通して前記磁気メモリの少なくとも一部が露出され、
前記（ｇ）工程では、酸素ガスとアルゴンガスとの混合ガスを用いたプラズマ処理が行われる、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程と前記（ｇ）工程とは、前記半導体基板を大気中にさらすことなく連続的に行われる、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｆ）工程では、エッチングガスは酸素ガスを含有していない、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記半導体基板にバイアス電圧を印加していない状態で、前記半導体基板をプラズマ処理する、半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記酸素ガスと前記アルゴンガスの流量比は、１：５〜１：２０である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、磁気メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
近年、ＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）を利用した磁気メモリの開発が進められている。磁気メモリでは、磁性層が使用されている。
【０００３】
特開２００９−１９４０１７号公報（特許文献１）には、アスペクト比１０以上のコンタクトホール形成に際して、デポ物の除去効率を高める半導体装置の製造方法に関する技術が記載されている。
【０００４】
特開２００４−２３５６４２号公報（特許文献２）には、磁気ＲＡＭの磁気トンネル接合層の形成方法に関する技術が記載されている。
【０００５】
特表２００９−５０６５３１号公報（特許文献３）には、磁気デバイスの形成に関する技術が記載されている。
【０００６】
特開２００１−１５６０４１号公報（特許文献４）には、工程数の増加によるスループットの低下や設備コストの増大を招くことなくレジスト表面硬化層の除去を行い、下地へのダメージを抑える技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１９４０１７号公報
【特許文献２】特開２００４−２３５６４２号公報
【特許文献３】特表２００９−５０６５３１号公報
【特許文献４】特開２００１−１５６０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
磁気メモリを有する半導体装置を製造する際には、磁気メモリを形成した後に、磁気メモリを覆うように層間絶縁膜を形成してから、その層間絶縁膜に磁気メモリに対するコンタクトをとるための開口部を形成する工程がある。その開口部から磁気メモリの磁性層が露出されるが、露出した磁性層が酸化されてしまうと、酸化によりその磁性層の磁気的特性が変化してしまう虞がある。磁性層の磁気的特性が変化することは、磁気メモリのメモリ素子としての特性に大きく影響するため、磁気メモリを有する半導体装置の性能の低下につながってしまう。
【０００９】
磁気メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、磁気メモリを覆うように、第１絶縁膜と前記第１絶縁膜上の第２絶縁膜とを有する積層絶縁膜を形成し、前記積層絶縁膜上にレジストパターンを形成し、  前記レジストパターンをエッチングマスクとして用いて前記第２絶縁膜をドライエッチングすることにより、前記第２絶縁膜に開口部を形成してから、前記レジストパターンを酸素プラズマを用いて除去する。それから、前記第２絶縁膜をエッチングマスクとし、フルオロカーボン系のガスを含有するエッチングガスを用いて、前記開口部から露出される前記第１絶縁膜をドライエッチングすることにより、前記開口部が前記積層絶縁膜を貫通して前記磁気メモリの少なくとも一部が露出される。それから、酸素ガスとアルゴンガスとの混合ガスを用いてプラズマ処理を行ってから、ウェット処理を行った後、前記開口部内に導電膜を埋め込む。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】磁気メモリの一例を示す断面図である。
【図２】磁気メモリの一例を示す断面図である。
【図３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】開口部形成工程を示すプロセスフロー図である。
【図１２】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７と同じ半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】磁気メモリの他の構成例を示す断面図である。
【図２３】磁気メモリの他の構成例を示す断面図である。
【図２４】図２２および図２３に示されるような磁気メモリを用いた場合の半導体装置の構成例を示す要部断面図である。
【図２５】一実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態）
＜磁気メモリについて＞
本実施の形態の半導体装置は、磁気メモリを有する半導体装置である。図１および図２は、本実施の形態の半導体装置が有する磁気メモリの一例を示す断面図である。図１および図２は、本実施の形態の半導体装置の部分拡大断面図に対応しており、磁気メモリＭＲが拡大して示してある。なお、図１と図２とは、同じ構造の磁気メモリが示されているが、図１と図２とで、磁性層ＭＧ１の磁化方向が相違している。また、図１および図２では、磁性層ＭＧ１と磁性層ＭＧ２とについて、磁化方向を矢印で模式的に示してある。
【００１８】
磁気メモリは、不揮発性メモリの一種であり、ＭＲＡＭ（Magnetic Random Access Memory：磁気ランダムアクセスメモリ）とも称され、磁気抵抗効果を有する強磁性膜を用いたメモリ素子である。
【００１９】
図１および図２に示される磁気メモリ（磁気メモリ素子、メモリ素子）ＭＲは、磁性層（磁性体層）ＭＧ１と、磁性層ＭＧ１上に絶縁層（トンネルバリア層）ＺＳを介して形成または配置された磁性層（磁性体層）ＭＧ２とを有している。磁気メモリＭＲは、ＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）を利用したＭＴＪ素子とみなすことができる。このため、磁気メモリＭＲは、磁気抵抗素子（磁気抵抗効果素子）である。
【００２０】
磁性層ＭＧ１と磁性層ＭＧ２とは、いずれも強磁性層（強磁性体層）であり、絶縁層ＺＳは、非磁性絶縁層（トンネルバリア層）である。磁性層ＭＧ１と磁性層ＭＧ２とは、導電性も有している。磁性層ＭＧ１と磁性層ＭＧ２とのうちの一方は、磁化が固定されており、磁性層ＭＧ１と磁性層ＭＧ２とのうちの他方は、磁化が可変である。ここでは、磁性層ＭＧ２が、磁化（磁化方向）が固定された固定層（磁化固定層）であり、磁性層ＭＧ１が、磁化（磁化方向）が可変の可動層（磁化可動層、磁化自由層、磁気記録層）であるものとして、説明する。すなわち、磁性層ＭＧ２は磁化方向が固定されているため、図１と図２とで磁性層ＭＧ２の磁化方向は同じになっている。一方、磁性層ＭＧ１は、磁化方向が可変であるため、図１の磁化方向と図２の磁化方向とを取り得る。なお、図１における磁性層ＭＧ１の磁化方向と、図２における磁性層ＭＧ１の磁化方向とは、互いに反対方向である。
【００２１】
なお、ここでは、磁性層ＭＧ２の磁化（磁化方向）が固定され、磁性層ＭＧ１の磁化（磁化方向）が可変であるものとして説明しているが、他の形態として、磁性層ＭＧ１の磁化（磁化方向）が固定され、磁性層ＭＧ２の磁化（磁化方向）が可変である場合もあり得る。
【００２２】
また、磁性層ＭＧ１，ＭＧ２の材料としては、例えばコバルト鉄ボロン（ＣｏＦｅＢ）などを例示することができるが、これに限定されるものではない。また、絶縁層ＺＳの材料としては、例えば酸化マグネシウム（ＭｇＯ）などを例示することができるが、これに限定されるものではない。
【００２３】
磁気メモリＭＲは、半導体基板（後述の半導体基板ＳＢに対応）の上に形成された絶縁膜（層間絶縁膜）ＺＭ１上に形成されている。磁気メモリＭＲの下には、磁気メモリＭＲとのコンタクトをとるための接続用導体部として、導電性のプラグＰＧ１が配置されており、このプラグＰＧ１は、絶縁膜ＺＭ１に形成された開口部ＯＰ１に埋め込まれている。また、磁気メモリＭＲは、絶縁膜（層間絶縁膜）ＺＭ２で覆われている。磁気メモリＭＲの上には、磁気メモリＭＲとのコンタクトをとるための接続用導体部として、導電性のプラグＰＧ２が配置されており、このプラグＰＧ２は、絶縁膜ＺＭ２に形成された開口部ＯＰ２に埋め込まれている。プラグＰＧ１の上面が磁性層ＭＧ１に接することで、プラグＰＧ１は磁性層ＭＧ１と電気的に接続され、プラグＰＧ２の下面が磁性層ＭＧ２に接することで、プラグＰＧ２は磁性層ＭＧ２と電気的に接続されている。
【００２４】
磁性層ＭＧ１と磁性層ＭＧ２との間には薄い絶縁層ＺＳが介在しているが、磁性層ＭＧ１と磁性層ＭＧ２との間に所定の電位差を生じさせると、磁性層ＭＧ１と磁性層ＭＧ２との間で、絶縁層ＺＳを介してトンネル電流を流すことができる。このときの抵抗は、磁性層ＭＧ１の磁化方向と磁性層ＭＧ２の磁化方向との関係に依存する。すなわち、図１に示されるように、磁性層ＭＧ１の磁化方向と磁性層ＭＧ２の磁化方向とが同じ（すなわち平行）である場合には、抵抗が低くなり、トンネル電流が流れやすくなる。一方、図２に示されるように、磁性層ＭＧ１の磁化方向と磁性層ＭＧ２の磁化方向とが互いに反対（すなわち反平行）である場合には、抵抗が高くなり、トンネル電流が流れにくくなる。なお、図１および図２には、磁性層ＭＧ１，ＭＧ２の磁化方向が磁性層ＭＧ１，ＭＧ２の面内方向である場合が示されているが、磁性層ＭＧ１，ＭＧ２の磁化方向が磁性層ＭＧ１，ＭＧ２の膜厚方向である場合もあり得る。
【００２５】
このため、磁性層ＭＧ２の磁化方向を固定しておき、磁性層ＭＧ１の磁化方向を変えることで、磁気メモリＭＲが低抵抗状態であるかあるいは高抵抗状態であるかを移行させることができる。ここで、磁気メモリＭＲの低抵抗状態は、図１のように磁性層ＭＧ１の磁化方向と磁性層ＭＧ２の磁化方向とが同じ（すなわち平行）である状態に対応し、磁気メモリＭＲの高抵抗状態は、図２のように磁性層ＭＧ１の磁化方向と磁性層ＭＧ２の磁化方向とが反対（すなわち反平行）である状態に対応している。
【００２６】
従って、磁気メモリＭＲが低抵抗状態であるか高抵抗状態であるかを記憶情報とすることができる。そして、磁性層ＭＧ１と磁性層ＭＧ２との間に所定の電位差を生じさせたときに、流れる電流の大きさにより、磁気メモリＭＲが高抵抗状態であるか低抵抗状態であるかを判別することができる。例えば、流れるトンネル電流が基準値よりも大きい場合は、低抵抗状態であると判別でき、流れるトンネル電流が基準値よりも小さい場合は、高抵抗状態であると判別することができる。これにより、磁気メモリＭＲに記憶したデータ（記憶情報）を読み出すことができる。記憶情報の書き換えは、磁性層ＭＧ１の磁化方向を変えることで行うことができるが、その手法は、既に提案されている手法を含めて、種々の手法を用いることができる。
【００２７】
また、プラグＰＧ１が磁性層ＭＧ１と接続され、プラグＰＧ２が磁性層ＭＧ２と接続されることで、プラグＰＧ１を介して磁性層ＭＧ１に所望の電位を供給し、プラグＰＧ２を介して磁性層ＭＧ２に所望の電位を供給できるようになっている。これにより、磁気メモリＭＲにトンネル電流を流すことができるようになっている。
【００２８】
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程の一例について、図３〜図１０を参照して説明する。図３〜図１０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【００２９】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
【００３０】
次に、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、素子分離領域ＳＴを形成する。素子分離領域ＳＴは、半導体基板ＳＢに溝を形成し、その溝に絶縁膜を埋め込むことにより、形成される。半導体基板ＳＢにおいて、素子分離領域ＳＴで規定された活性領域に、後述のようにＭＩＳＦＥＴが形成される。
【００３１】
次に、半導体基板ＳＢ（の活性領域）に、ＭＩＳＦＥＴなどの半導体素子を形成する。以下に、ＭＩＳＦＥＴの形成工程について説明する。なお、ここでは、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを形成することもでき、あるいは、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【００３２】
まず、半導体基板ＳＢにｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、イオン注入により形成され、半導体基板ＳＢの主面から所定の深さにわたって形成される。
【００３３】
それから、半導体基板ＳＢの主面上に、すなわちｐ型ウエルＰＷ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。
【００３４】
具体的には、次のようにしてゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成することができる。すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＩ用の薄い絶縁膜を形成し、その後、この絶縁膜上にゲート電極ＧＥ用の導電膜として、例えば多結晶シリコン膜を形成する。この多結晶シリコン膜は、成膜時に不純物をドープするか、あるいは成膜後にイオン注入で不純物を導入することで、ドープトポリシリコン膜とされ、低抵抗の半導体膜（導電性材料膜）とされている。そして、この多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極ＧＥを形成することができる。ゲート電極ＧＥの下に残存するゲート絶縁膜ＧＩ用の絶縁膜が、ゲート絶縁膜ＧＩとなる。
【００３５】
次に、半導体基板ＳＢのｐ型ウエルＰＷ内に、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域ＳＤを形成する。ｎ型半導体領域ＳＤは、イオン注入により形成することができる。ゲート電極ＧＥの直下の領域にはイオン注入が阻止されるため、ｎ型半導体領域ＳＤは、ｐ型ウエルＰＷにおけるゲート電極ＧＥの両側の領域に形成される。
【００３６】
ｎ型半導体領域ＳＤは、ＬＤＤ（Lightly doped Drain）構造とすることもできる。その場合は、ゲート電極ＧＥをマスク（イオン注入阻止マスク）としたイオン注入により低不純物濃度のｎ−型半導体領域ＳＤ１を形成してから、ゲート電極ＧＥの側壁上に側壁絶縁膜としてサイドウォールスペーサＳＷを形成する。その後に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）としたイオン注入により、高不純物濃度のｎ＋型半導体領域ＳＤ２を形成する。これにより、ｎ型半導体領域ＳＤを、低不純物濃度のｎ−型半導体領域ＳＤ１と、それよりも高不純物濃度で接合深さが深いｎ＋型半導体領域ＳＤ２とからなるＬＤＤ構造のｎ型半導体領域とすることができる。
【００３７】
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【００３８】
このようにして、半導体基板ＳＢに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)Ｑ１を形成することができる。ゲート電極ＧＥとゲート電極ＧＥの下のゲート絶縁膜ＧＩとｎ型半導体領域ＳＤとは、ＭＩＳＦＥＴＱ１のゲート電極とゲート絶縁膜とソース・ドレイン領域として機能する。
【００３９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ型半導体領域ＳＤおよびゲート電極ＧＥの各上部（表層部）などに、低抵抗の金属シリサイド層（図示せず）を形成することもできる。
【００４０】
次に、図４に示されるように、半導体基板ＳＢの主面（主面全面）上に、層間絶縁膜として絶縁膜Ｌ１を形成する。絶縁膜Ｌ１は、半導体基板ＳＢに形成したＭＩＳＦＥＴＱ１を覆うように、すなわち、ｎ型半導体領域ＳＤ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、形成される。絶縁膜Ｌ１は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜と該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側で酸化シリコン膜が上層側）などからなる。
【００４１】
絶縁膜Ｌ１の成膜後、必要に応じて、絶縁膜Ｌ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、絶縁膜Ｌ１の上面を平坦化する。下地段差に起因して絶縁膜Ｌ１の表面に凹凸形状が形成されていても、絶縁膜Ｌ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜Ｌ１を得ることができる。
【００４２】
次に、絶縁膜Ｌ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜Ｌ１をドライエッチングすることにより、絶縁膜Ｌ１にコンタクトホール（貫通孔、孔）ＣＴを形成する。それから、このコンタクトホールＣＴ内に導電膜を埋め込むことにより、導電性のプラグ（接続用導体部）Ｐ１を形成する。
【００４３】
プラグＰ１を形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜Ｌ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部（絶縁膜Ｌ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜Ｌ１の上面が露出し、絶縁膜Ｌ１のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰ１が形成される。図４では、図面の簡略化のために、プラグＰ１は、主導体膜とバリア導体膜を一体化して示してある。プラグＰ１は、その底部で、ｎ型半導体領域ＳＤなどと電気的に接続される。
【００４４】
次に、プラグＰ１が埋め込まれた絶縁膜Ｌ１上に、絶縁膜Ｌ２を形成する。
【００４５】
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜Ｌ２の所定の領域に配線Ｍ１用の配線溝（配線用開口部）Ｔ１を形成する。それから、半導体基板ＳＢの主面上（すなわち配線溝Ｔ１の底部および側壁上を含む絶縁膜Ｌ２上）にバリア導体膜を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成して、銅めっき膜により配線溝Ｔ１の内部を埋め込む。それから、配線溝Ｔ１以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、配線溝Ｔ１内に銅めっき膜、シード層およびバリア導体膜を残すことで、図４に示されるように、配線溝Ｔ１内に銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図４では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線Ｍ１は、プラグＰ１に接続され、プラグＰ１を介して、ｎ型半導体領域ＳＤなどと電気的に接続される。
【００４６】
次に、シングルダマシン法またはデュアルダマシン法により、第２層目の配線Ｍ２とビア部Ｖ１を形成する。ここでは、シングルダマシン法の場合について説明する。
【００４７】
まず、図５に示されるように、配線Ｍ１が埋め込まれた絶縁膜Ｌ２上に、絶縁膜（層間絶縁膜）Ｌ３を形成する。それから、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜Ｌ３の所定の領域にビア部Ｖ１用のビアホール（接続孔、貫通孔、開口部）を形成する。それから、配線Ｍ１を形成したのと同様の手法により、ビア部Ｖ１用のビアホールを銅を主体とする導電膜で埋め込んでから、ビアホールの外部の導電膜をＣＭＰ法などで除去することで、ビアホール内に導電性のビア部Ｖ１を形成する。それから、ビア部Ｖ１が埋め込まれた絶縁膜Ｌ３上に、絶縁膜（層間絶縁膜）Ｌ４を形成する。それから、配線Ｍ１を形成したのと同様の手法により、絶縁膜Ｌ４に配線Ｍ２用の配線溝（配線用開口部）を形成し、この配線溝を銅を主体とする導電膜で埋め込んでから、配線溝の外部の導電膜を除去することで、配線溝内に配線Ｍ２を形成する。
【００４８】
デュアルダマシン法の場合は、配線Ｍ１が埋め込まれた絶縁膜Ｌ２上に、絶縁膜Ｌ３と絶縁膜Ｌ４とを順に形成してから、絶縁膜Ｌ３，Ｌ４にビア部Ｖ１用のビアホールと配線Ｍ２用の配線溝とを形成し、ビアホールと配線溝とを銅を主体とする導電膜で埋め込んでから、ビアホールおよび配線溝の外部の導電膜を除去する。これにより、ビア部Ｖ１と配線Ｍ２とを一緒に形成することができ、ビア部Ｖ１は配線Ｍ２と一体的に形成される。
【００４９】
シングルダマシン法では、ビア部Ｖ１と配線Ｍ２とは別々に形成され、一方、デュアルダマシン法では、ビア部Ｖ１と配線Ｍ２とは同工程で一体的に形成される。いずれの場合も、ビア部Ｖ１の上面は配線Ｍ２に接続され、ビア部Ｖ１の下面は、配線Ｍ１に接続されている。このため、配線Ｍ１と配線Ｍ２とを、ビア部Ｖ１を介して電気的に接続することができる。
【００５０】
次に、シングルダマシン法またはデュアルダマシン法により、第３層目の配線Ｍ３とビア部Ｖ２を形成するが、その手法は、第２層目の配線Ｍ２とビア部Ｖ１を形成する手法と基本的には同じである。
【００５１】
これにより、配線Ｍ２が埋め込まれた絶縁膜Ｌ４上に、絶縁膜（層間絶縁膜）Ｌ５が形成され、絶縁膜Ｌ５に形成されたビアホール内に導電性のビア部Ｖ２が形成され、ビア部Ｖ２が埋め込まれた絶縁膜Ｌ５上に、絶縁膜（層間絶縁膜）Ｌ６が形成され、絶縁膜Ｌ６に形成された配線溝内に配線Ｍ３が形成される。
【００５２】
次に、シングルダマシン法またはデュアルダマシン法により、第４層目の配線Ｍ４とビア部Ｖ３を形成するが、その手法は、第３層目の配線Ｍ３とビア部Ｖ２を形成する手法と基本的には同じである。
【００５３】
これにより、配線Ｍ３が埋め込まれた絶縁膜Ｌ６上に、絶縁膜（層間絶縁膜）Ｌ７が形成され、絶縁膜Ｌ７に形成されたビアホール内に導電性のビア部Ｖ３が形成され、ビア部Ｖ３が埋め込まれた絶縁膜Ｌ７上に、絶縁膜（層間絶縁膜）Ｌ８が形成され、絶縁膜Ｌ８に形成された配線溝内に配線Ｍ４が形成される。
【００５４】
次に、シングルダマシン法により、ビア部（プラグ）Ｖ４を形成する。ビア部Ｖ４の形成法は、ビア部Ｖ１をシングルダマシン法で形成したのと基本的には同じである。すなわち、配線Ｍ４が埋め込まれた絶縁膜Ｌ８上に、絶縁膜（層間絶縁膜）Ｌ９を形成してから、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜Ｌ９の所定の領域にビアホール（接続孔、貫通孔、開口部）ＶＨ１を形成する。それから、ビアホールＶＨ１を導電膜で埋め込んでから、ビアホールＶＨ１の外部の導電膜をＣＭＰ法などで除去し、ビアホールＶＨ１内に導電膜を残してビア部Ｖ４とする。これにより、ビアホールＶＨ１内に導電性のビア部Ｖ４を形成することができる。配線Ｍ２，Ｍ３，Ｍ４が銅配線（埋込銅配線）の場合は、ビア部Ｖ１，Ｖ２，Ｖ３も、銅を主体としている。ビア部Ｖ４用の導電膜の材料は、銅を主体とすることもできるが、これに限定されず、必要に応じて種々選択することができる。ビア部Ｖ４は、導電性のプラグとみなすこともできる。ここでまでの工程で、図５の構造が得られる。
【００５５】
次に、ビア部Ｖ４が埋め込まれた絶縁膜Ｌ９上に、磁気メモリを形成する。ここでは、上記磁気メモリＭＲを形成する場合について説明する。
【００５６】
まず、ビア部Ｖ４が埋め込まれた絶縁膜Ｌ９上に、磁性層ＭＧ１形成用の磁性層（磁性体層）と、絶縁層ＺＳ形成用の絶縁層と、磁性層ＭＧ２形成用の磁性層（磁性体層）とを、下から順に形成する。これにより、ビア部Ｖ４が埋め込まれた絶縁膜Ｌ９上に、磁性層ＭＧ１用の磁性層と、その上の絶縁層ＺＳ用の絶縁層と、その上の磁性層ＭＧ２用の磁性層とからなる積層膜が形成された状態となる。それから、その積層膜上に形成したフォトレジストパターン（図示せず）をマスクとしたドライエッチングによってその積層膜をパターニングすることにより、図６に示されるように、磁気メモリＭＲが形成される。磁気メモリＭＲは、磁性層ＭＧ１と、磁性層ＭＧ１上に絶縁層ＺＳを介して形成された磁性層ＭＧ２と、磁性層ＭＧ１と磁性層ＭＧ２との間に介在する絶縁層ＺＳとにより形成される。
【００５７】
磁気メモリＭＲの下にはビア部Ｖ４が配置されており、そのビア部Ｖ４の上面は、磁気メモリＭＲの磁性層ＭＧ１に接している。このため、磁気メモリＭＲの下に配置されたビア部Ｖ４は、磁気メモリＭＲの磁性層ＭＧ１と電気的に接続されている。これにより、ビア部Ｖ４を介して磁気メモリＭＲの磁性層ＭＧ１に、所望の電位を供給できるようになっている。図６からも分かるように、磁気メモリＭＲの磁性層ＭＧ１は、ビア部Ｖ４、配線Ｍ４、ビア部Ｖ３、配線Ｍ３、ビア部Ｖ２、配線Ｍ２、ビア部Ｖ１、配線Ｍ１およびプラグＰ１を介して、ＭＩＳＦＥＴＱ１のソース領域またはドレイン領域のいずれか（ゲート電極ＧＥの下のチャネル領域を挟んだ一対のｎ型半導体領域ＳＤのうちの一方に対応）と電気的に接続される。ＭＩＳＦＥＴＱ１は、磁気メモリＭＲの選択用トランジスタとして機能することができる。
【００５８】
次に、図７に示されるように、絶縁膜Ｌ９上に、磁気メモリＭＲを覆うように、絶縁膜（層間絶縁膜）Ｌ１０を形成する。図７では、図面の簡略化のために、絶縁膜Ｌ１０は単層の絶縁膜のごとく描かれているが、実際には、絶縁膜Ｌ１０は、後述のように積層絶縁膜（後述の絶縁膜ＩＬ２ａと絶縁膜ＩＬ２ｂとの積層膜）として形成される。
【００５９】
絶縁膜Ｌ１０の成膜後、必要に応じて、絶縁膜Ｌ１０の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜Ｌ１０の表面（上面）を平坦化する。下地段差に起因して絶縁膜Ｌ１０の表面に凹凸形状が形成されていても、絶縁膜Ｌ１０の表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜Ｌ１０を得ることができる。
【００６０】
次に、図８に示されるように、絶縁膜Ｌ１０にビアホール（接続孔、貫通孔、開口部）ＶＨ２を形成する。このビアホールＶＨ２形成工程については、後で詳述する。それから、ビア部Ｖ４を形成したのと同様の手法により、ビアホールＶＨ２を導電膜で埋め込んでから、ビアホールＶＨ２の外部の導電膜をＣＭＰ法などで除去し、ビアホールＶＨ２内に導電膜を残してビア部Ｖ５とする。これにより、図９に示されるように、ビアホールＶＨ２内に導電性のビア部Ｖ５を形成することができる。ビア部Ｖ５用の導電膜の材料は、銅を主体とすることもできるが、これに限定されず、必要に応じて種々選択することができる。ビア部Ｖ５は、導電性のプラグとみなすこともできる。
【００６１】
磁気メモリＭＲの上にはビア部Ｖ５が配置されており、そのビア部Ｖ５の底面は、磁気メモリＭＲの磁性層ＭＧ２に接している。このため、磁気メモリＭＲの上に配置されたビア部Ｖ５は、磁気メモリＭＲの磁性層ＭＧ２と電気的に接続されている。これにより、ビア部Ｖ５を介して磁気メモリＭＲの磁性層ＭＧ２に所望の電位を供給できるようになっている。
【００６２】
従って、磁気メモリＭＲの磁性層ＭＧ１がビア部Ｖ４に接続され、磁気メモリＭＲの磁性層ＭＧ２がビア部Ｖ５に接続されていることで、ビア部Ｖ４を介して磁気メモリＭＲの磁性層ＭＧ１に所望の電位を供給でき、ビア部Ｖ５を介して磁気メモリＭＲの磁性層ＭＧ２に所望の電位を供給できるようになっている。これにより、磁気メモリＭＲにおける磁性層ＭＧ１と磁性層ＭＧ２との間に所望の電位差を生じさせることができるため、その電位差に応じて、磁性層ＭＧ１と磁性層ＭＧ２との間で、絶縁層ＺＳを介してトンネル電流を流すことが可能となる。
【００６３】
このため、磁気メモリＭＲを覆う絶縁膜Ｌ１０を形成した後に、磁気メモリＭＲの少なくとも一部（ここでは磁性層ＭＧ２の上面の一部）を露出するビアホールＶＨ２を絶縁膜Ｌ１０に形成する必要がある。これは、その磁気メモリＭＲの少なくとも一部（ここでは磁性層ＭＧ２の上面の一部）を露出するビアホールＶＨ２に導電膜を埋め込んでビア部Ｖ５を形成すれば、そのビア部Ｖ５は磁気メモリＭＲ（ここでは磁性層ＭＧ２）に接続されることになるためである。
【００６４】
次に、第５層目の配線Ｍ５を形成する。ここでは、配線Ｍ５をシングルダマシン法で形成する場合について説明する。
【００６５】
すなわち、図１０に示されるように、ビア部Ｖ５が埋め込まれた絶縁膜Ｌ１０上に、絶縁膜（層間絶縁膜）Ｌ１１を形成する。それから、配線Ｍ１を形成したのと同様の手法により、絶縁膜Ｌ１１に配線Ｍ５用の配線溝（配線用開口部）を形成し、この配線溝を銅を主体とする導電膜で埋め込んでから、配線溝の外部の導電膜を除去することで、配線溝内に配線Ｍ５を形成する。
【００６６】
磁気メモリＭＲ上に配置されたビア部Ｖ５の上面は、配線Ｍ５に接している。このため、磁気メモリＭＲの磁性層ＭＧ２は、ビア部Ｖ５を介して配線Ｍ５と電気的に接続されている。これにより、配線Ｍ５およびビア部Ｖ５を通じて、磁気メモリＭＲの磁性層ＭＧ２に所望の電位を供給することができるようになる。
【００６７】
次に、配線Ｍ５が埋め込まれた絶縁膜Ｌ１１上に、絶縁膜（層間絶縁膜）Ｌ１２を形成する。
【００６８】
次に、絶縁膜Ｌ１２に、スルーホール（開口部、貫通孔）ＳＨを形成する。スルーホールＳＨから、配線Ｍ５の一部が露出される。それから、スルーホールＳＨ内を含む絶縁膜Ｌ１２上に導電膜を形成してから、その導電膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、パッド（パッド電極、ボンディングパッド）ＰＤを形成する。パッドＰＤは、スルーホールＳＨの底部で配線Ｍ５と接しており、パッドＰＤは配線Ｍ５と電気的に接続される。
【００６９】
次に、絶縁膜Ｌ１２上に、パッドＰＤを覆うように絶縁膜（表面保護膜、パッシべーション膜）ＰＶを形成してから、その絶縁膜ＰＶに、パッドＰＤの少なくとも一部を露出する開口部ＰＤ１を形成する。その後、開口部ＰＤ１から露出するパッドＰＤの表面にめっき膜を形成することもできる。絶縁膜ＰＶは、表面保護膜として機能することができるが、不要であれば、絶縁膜ＰＶの形成を省略することもできる。
【００７０】
このようにして、半導体装置が製造される。その後、半導体基板ＳＢ（半導体ウエハ）を切断（ダイシング）して複数の半導体チップに分離（個片化）することもできる。
【００７１】
＜磁気メモリを露出する開口部の形成工程について＞
次に、磁気メモリＭＲを露出する開口部ＯＰの形成工程について、より詳細に説明する。磁気メモリＭＲを露出する開口部ＯＰは、上記図８に示される上記ビアホールＶＨ２に対応するものであり、上記図１および図２の場合は、上記開口部ＯＰ２対応している。
【００７２】
図１１は、磁気メモリＭＲを露出する開口部ＯＰの形成工程の詳細を示すプロセスフロー図である。図１２〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、磁気メモリＭＲを形成した領域の部分拡大断面図が示されている。
【００７３】
まず、図１２に示されるように、磁性層を有する磁気メモリＭＲを形成する（図１１のステップＳ１）。
【００７４】
磁気メモリＭＲは、半導体基板ＳＢの上方に形成される。具体的には、磁気メモリＭＲは、半導体基板ＳＢ上に絶縁膜を介して形成される。換言すれば、磁気メモリＭＲは、半導体基板ＳＢ上に形成された絶縁膜上に形成される。
【００７５】
磁気メモリＭＲは、磁性層を有しており、上記図１および図２のような構造の磁気メモリの場合は、磁性層ＭＧ１と、磁性層ＭＧ１上に絶縁層ＺＳを介して形成された磁性層ＭＧ２とを有している。
【００７６】
磁気メモリの形成法の一例については、上記図６を参照して説明したので、ここではその繰り返しの説明は省略する。図１２は、上記図６の工程段階に対応しており、絶縁膜（層間絶縁膜）ＩＬ１上に磁気メモリＭＲが形成された状態が示されている。絶縁膜ＩＬ１は、上記図６に示される上記絶縁膜Ｌ９に対応するものであり、上記図１および図２の場合は、上記絶縁膜ＺＭ１対応している。なお、上記図６に示される上記ビア部Ｖ４あるいは上記図１および図２に示される上記プラグＰＧ１は、図１２では、簡略化のために図示を省略している。
【００７７】
次に、図１３に示されるように、磁気メモリＭＲを覆うように絶縁膜ＩＬ２を形成する（図１１のステップＳ２）。
【００７８】
図１３は、上記図７の工程段階に対応しており、絶縁膜ＩＬ２は、上記図７に示される上記絶縁膜Ｌ１０に対応するものであり、上記図１および図２の場合は、上記絶縁膜ＺＭ２対応している。従って、上記図７に対応する図１３では、絶縁膜ＩＬ１（すなわち絶縁膜Ｌ９）上に、磁気メモリＭＲを覆うように、絶縁膜ＩＬ２（すなわち絶縁膜Ｌ１０）が形成された状態が示されている。
【００７９】
絶縁膜ＩＬ２の成膜後、絶縁膜ＩＬ２の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の表面（上面）を平坦化することが好ましい。下地段差に起因して絶縁膜ＩＬ２の表面に凹凸形状が形成されていても、絶縁膜ＩＬ２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜ＩＬ２を得ることができる。
【００８０】
絶縁膜ＩＬ２は、絶縁膜ＩＬ２ａと、絶縁膜ＩＬ２ａ上の絶縁膜ＩＬ２ｂとの積層膜からなる。すなわち、絶縁膜ＩＬ２は、絶縁膜ＩＬ２ａと絶縁膜ＩＬ２ａ上の絶縁膜ＩＬ２ｂとを有する積層絶縁膜である。絶縁膜ＩＬ２ａと絶縁膜ＩＬ２ｂとは、互いに異なる絶縁材料からなり、好ましくは、絶縁膜ＩＬ２ａが窒化シリコン膜であり、絶縁膜ＩＬ２ｂが酸化シリコン膜である。絶縁膜ＩＬ２ｂの厚みは、絶縁膜ＩＬ２ａの厚みよりも厚いことが好ましい。
【００８１】
磁気メモリＭＲを覆う絶縁膜ＩＬ２を形成した後に、その絶縁膜ＩＬ２には、磁気メモリＭＲの少なくとも一部（ここでは磁性層ＭＧ２の上面の一部）を露出する開口部ＯＰ（上記ビアホールＶＨ２および上記開口部ＯＰ２に対応）を形成する必要がある。これは、磁気メモリＭＲ（ここでは磁性層ＭＧ２）に対して給電可能とするためには、磁気メモリＭＲを覆う絶縁膜ＩＬ２に、磁気メモリＭＲの少なくとも一部（ここでは磁性層ＭＧ２の上面の一部）を露出する開口部ＯＰを形成して、その開口部ＯＰに導電膜を埋め込む必要があるからである。
【００８２】
しかしながら、本発明者の検討によれば、磁気メモリを覆う絶縁膜に、磁気メモリを露出する開口部を形成する際に、磁気メモリの磁性層が酸化してしまうと、その磁性層の磁気的特性が酸化により変化してしまう虞がある。磁気的特性が変化することは、磁気メモリＭＲのメモリ素子としての特性に大きく影響するため、磁気メモリを有する半導体装置の性能の低下につながってしまう。このため、磁気メモリを有する半導体装置の性能をできるだけ向上させる上では、磁気メモリを覆う絶縁膜に、磁気メモリを露出する開口部を形成する際に、磁気メモリの磁性層の酸化をできるだけ防ぐことが重要である。そこで、本発明者は、磁気メモリを覆う絶縁膜に磁気メモリを露出する開口部を形成する手法について検討し、以下のような工程を適用することが、磁気メモリの磁性層の酸化を防止し、磁気メモリを有する半導体装置の性能を向上する上で好適であることを見出した。
【００８３】
すなわち、図１３に示されるように、磁気メモリＭＲを覆うように、絶縁膜ＩＬ２ａと絶縁膜ＩＬ２ａ上の絶縁膜ＩＬ２ｂとの積層膜からなる絶縁膜ＩＬ２を形成した後、図１４に示されるように、絶縁膜ＩＬ２上に反射防止膜ＡＲを形成してから、反射防止膜ＡＲ上に、レジストパターンとしてフォトレジストパターンＰＲを、フォトリソグラフィ法を用いて形成する（図１１のステップＳ３）。
【００８４】
フォトレジストパターン（レジストパターン、マスクパターン）ＰＲは、エッチングマスクパターンであり、開口部ＯＰ形成予定領域に開口部を有している。反射防止膜ＡＲは、フォトレジストパターンＰＲを形成する際の露光工程での反射防止機能を有しており、フォトレジストパターンＰＲをより的確に形成するためには形成しておいた方が好ましいが、不要であれば反射防止膜ＡＲの形成を省略することもできる。
【００８５】
次に、図１５に示されるように、フォトレジストパターンＰＲをエッチングマスクとして用いて、反射防止膜ＡＲと、絶縁膜ＩＬ２のうちの絶縁膜ＩＬ２ｂとを、ドライエッチングすることにより、反射防止膜ＡＲと絶縁膜ＩＬ２ｂとに開口部ＯＰを形成する（図１１のステップＳ４）。
【００８６】
ステップＳ４におけるエッチング（特に絶縁膜ＩＬ２ｂのエッチング）はプラズマエッチングが好ましい。使用するエッチングガス（処理ガス）としては、フルオロカーボン系のガスと酸素（Ｏ２）ガスとアルゴン（Ａｒ）ガスとの混合ガスを、好適に用いることができる。
【００８７】
また、ステップＳ４におけるエッチング（特に絶縁膜ＩＬ２ｂのエッチング）では、半導体基板ＳＢにバイアス電圧を印加しながらプラズマエッチングを行うことが好ましい。これにより、エッチング速度を大きくすることができ、エッチング時間を短縮することができる。
【００８８】
フォトレジストパターンが存在した状態で行うドライエッチングでは、エッチング中に堆積物が堆積しやすく、例えばフォトレジストパターン中に含まれていた炭素を含有する堆積物が、ドライエッチングで形成された開口部の側壁に堆積しやすい。しかしながら、エッチングガス中に酸素ガスが含まれていると、フォトレジストパターンに由来した堆積物は、エッチング中に除去されるため、ドライエッチングで形成された開口部の側壁に堆積しにくくなる。
【００８９】
このため、ステップＳ４におけるエッチング（特に絶縁膜ＩＬ２ｂのエッチング）では、エッチングガスが酸素ガスを含んでいることが好ましい。これにより、フォトレジストパターンＰＲをエッチングマスクとしてドライエッチングを行っても、エッチングガスが酸素ガスを含んでいることで、フォトレジストパターンに由来した堆積物が開口部ＯＰの側壁に堆積するのを抑制または防止することができる。
【００９０】
また、ステップＳ４におけるエッチング（特に絶縁膜ＩＬ２ｂのエッチング）では、磁気メモリＭＲ（の磁性層）が露出される前にエッチングを終了するため、エッチングガスが酸素ガスを含んでいても、磁気メモリＭＲの磁性層は酸化されない。
【００９１】
また、ステップＳ４では、絶縁膜ＩＬ２ｂをドライエッチングして絶縁膜ＩＬ２ｂに開口部ＯＰが形成され、開口部ＯＰの底部では絶縁膜ＩＬ２ａが露出されるが、この際、開口部ＯＰが絶縁膜ＩＬ２ａを貫通しないようにする。すなわち、ステップＳ４を終了した段階では、開口部ＯＰの底部では絶縁膜ＩＬ２ａが露出されるようにし、磁気メモリＭＲ（の磁性層）が露出されないようにする。このため、ステップＳ４で絶縁膜ＩＬ２ｂをドライエッチングする際には、絶縁膜ＩＬ２ａをエッチングストッパ膜として機能させることが好ましい。このため、ステップＳ４で絶縁膜ＩＬ２ｂをドライエッチングする際には、絶縁膜ＩＬ２ｂのエッチング速度に比べて絶縁膜ＩＬ２ａのエッチンング速度が小さくなるようなエッチング条件で、エッチングを行うことが好ましい。この観点で、絶縁膜ＩＬ２ａと絶縁膜ＩＬ２ｂとは、エッチング選択比を確保するため、互いに異なる絶縁材料により形成する。絶縁膜ＩＬ２ａを窒化シリコン膜とし、絶縁膜ＩＬ２ｂを酸化シリコン膜とすれば、特に好適である。
【００９２】
次に、図１６に示されるように、フォトレジストパターンＰＲと反射防止膜ＡＲとを除去する（図１１のステップＳ５）。
【００９３】
ステップＳ５では、酸素プラズマを用いて、すなわち酸素プラズマアッシングによって、フォトレジストパターンＰＲと反射防止膜ＡＲとを除去することができる。すなわち、ステップＳ５では、酸素プラズマ処理によって、フォトレジストパターンＰＲと反射防止膜ＡＲとが除去される。つまり、ステップＳ５では、処理ガスとして酸素（Ｏ２）ガスを用いたプラズマ処理によって、フォトレジストパターンＰＲと反射防止膜ＡＲとを除去することができる。
【００９４】
本実施の形態とは異なり、フォトレジストパターンＰＲをエッチングマスクとして用いて絶縁膜ＩＬ２を貫通する開口部を形成してから酸素プラズマアッシングによってフォトレジストパターンＰＲを除去した場合には、磁気メモリ（の磁性層）が露出した状態で酸素プラズマアッシングを行うことになるため、その酸素プラズマアッシングで磁気メモリの磁性層が酸化される虞がある。
【００９５】
それに対して、本実施の形態では、開口部ＯＰが絶縁膜ＩＬ２を貫通していない段階、すなわち、磁気メモリＭＲ（の磁性層）が露出していない段階で、ステップＳ５を行う。ステップＳ５では、磁気メモリＭＲ（の磁性層）は露出していないため、フォトレジストパターンＰＲの除去に酸素プラズマ（酸素プラズマアッシング）を用いても、磁気メモリＭＲの磁性層は酸化されない。
【００９６】
また、ステップＳ５における酸素プラズマアッシングでは、半導体基板ＳＢにバイアス電圧を印加しながら酸素プラズマアッシングを行うことができるが、バイアスを印加せずに酸素プラズマアッシングを行う場合もあり得る。ステップＳ４のエッチングに伴ってフォトレジストパターンＰＲの表面に硬化層が生成されていた場合は、ステップＳ５で半導体基板ＳＢにバイアス電圧を印加しながら酸素プラズマアッシングを行えば、フォトレジストパターンＰＲを除去しやすくなる。
【００９７】
次に、図１７に示されるように、絶縁膜ＩＬ２ｂをエッチングマスク（ハードマスク）として用いて、絶縁膜ＩＬ２ａをドライエッチングする（図１１のステップＳ６）。
【００９８】
ステップＳ６におけるエッチングはプラズマエッチングが好ましい。使用するエッチングガス（処理ガス）としては、フルオロカーボン系のガス（例えばＣＦ４ガス）とアルゴンガスとの混合ガスを、好適に用いることができる。ステップＳ６で使用するエッチングガス（処理ガス）は、酸素ガスを含んでいないことが好ましい。
【００９９】
また、ステップＳ６におけるエッチングでは、半導体基板ＳＢにバイアス電圧を印加しながらプラズマエッチングを行うことが好ましい。これにより、サイドエッチングが生じるのを抑制または防止することができる。
【０１００】
ステップＳ６では、開口部ＯＰの底部で露出する絶縁膜ＩＬ２ａがエッチングされて除去される。このため、ステップＳ６を行うと、開口部ＯＰは、絶縁膜ＩＬ２ｂと絶縁膜ＩＬ２ａとに形成された状態になり、絶縁膜ＩＬ２ｂと絶縁膜ＩＬ２ａとの積層膜である絶縁膜ＩＬ２を貫通した状態になる。すなわち、ステップＳ６を行う前は、開口部ＯＰは絶縁膜ＩＬ２を貫通しておらず、開口部の底部で露出するのは磁気メモリＭＲではなく絶縁膜ＩＬ２ａであったが、ステップＳ６を行うと、開口部ＯＰは絶縁膜ＩＬ２を貫通し、開口部ＯＰの底部では、磁気メモリＭＲの少なくとも一部（ここでは磁性層ＭＧ２の一部）が露出される。
【０１０１】
また、ステップＳ６では、絶縁膜ＩＬ２ａのエッチング速度に比べて、開口部ＯＰから露出される磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）のエッチンング速度が小さくなるようなエッチング条件で、エッチングを行うことが好ましい。これにより、開口部ＯＰから露出された磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）がエッチングされてしまうのを、抑制または防止することができる。
【０１０２】
ステップＳ６では、エッチングガス（処理ガス）は、酸素（Ｏ２）ガスを含んでいないことが好ましい。すなわち、エッチングガス（処理ガス）としては、フルオロカーボン系のガス（例えばＣＦ４ガス）とアルゴン（Ａｒ）ガスとの混合ガスを用い、酸素（Ｏ２）ガスはエッチングガスとして導入しないことが好ましい。これにより、ステップＳ６のエッチングによって磁気メモリＭＲ（の磁性層）が露出されても、エッチングガスが酸素ガスを含んでいないため。磁気メモリＭＲの磁性層が酸化されるのを防止することができる。
【０１０３】
また、上述のように、フォトレジストパターンが存在した状態で行うドライエッチングでは、エッチング中に堆積物が堆積しやすい。しかしながら、ステップＳ６のエッチングは、ステップＳ５でフォトレジストパターンＰＲと反射防止膜ＡＲとを除去した後に行われる。このため、ステップＳ６のエッチングはフォトレジストパターンＰＲが形成されていない状態で行われることになり、エッチングガスが酸素ガスを含んでいなくとも、フォトレジストパターンに由来した堆積物が開口部ＯＰの側壁に堆積するのを防止することができる。
【０１０４】
また、絶縁膜ＩＬ２ａの厚みは、絶縁膜ＩＬ２ｂの厚みよりも小さい（薄い）。このため、ステップＳ４に比べて、ステップＳ６では、エッチング量（エッチング厚み）が少なくて済むため、エッチングに伴う堆積物の量を抑制することができる。
【０１０５】
次に、酸素（Ｏ２）ガスとアルゴン（Ａｒ）ガスとの混合ガスを用いたプラズマ処理を行う（図１１のステップＳ７）。
【０１０６】
このステップＳ７のプラズマ処理は、ステップＳ６のエッチングにより生じた反応生成物（堆積物）ＤＥを除去するために行う。ステップＳ７では、半導体基板ＳＢをプラズマ処理するが、この際、開口部ＯＰの内部、すなわち、開口部ＯＰの底面および側壁も、処理ガスのプラズマにさらされてプラズマ処理される。
【０１０７】
ここで、図１７には示さなかったが、実際には、図１８に模式的に示されるように、ステップＳ６のエッチングを行って絶縁膜ＩＬ２を貫通する開口部ＯＰを形成して磁気メモリＭＲ（の磁性層ＭＧ２）を露出させた段階で、開口部ＯＰの底面（底部）上と側壁上には、ステップＳ６のエッチングにより生じた反応生成物（堆積物）ＤＥが堆積または付着している。なお、図１７と図１８とは、どちらもステップＳ６のエッチングを終了した同じ段階に対応しており、図１８は、堆積物ＤＥを分かりやすく示したものである。
【０１０８】
このステップＳ６のエッチングにより生じた反応生成物（堆積物）ＤＥは、Ｃ−Ｆ系の反応生成物（堆積物）であり、炭素（Ｃ）とフッ素（Ｆ）とを含有し、Ｃ−Ｆ結合を有している。Ｃ−Ｆ系の反応生成物（堆積物）ＤＥが生じるのは、ステップＳ６でフルオロカーボン系のガスを用いたためである。反応生成物（堆積物）ＤＥは、開口部ＯＰの底面（底部）上と側壁上とに堆積または付着している。
【０１０９】
ここで、フルオロカーボン系のガスは、炭素（Ｃ）−フッ素（Ｆ）結合を持つ有機化合物のガスである。具体的には、フルオロカーボン系のガスは、メタンまたはエタンなどのハイドロカーボンの水素（Ｈ）の一部または全部をフッ素（Ｆ）で置換した化合物のガスであるが、更に塩素（Ｃｌ）が結合した化合物のガスもあり得る。一例をあげれば、ＣＦ４ガスなどである。
【０１１０】
本実施の形態とは異なり、ステップＳ７のプラズマ処理を行わなかった場合には、開口部ＯＰから露出されている磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）の表面に、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）が付着した状態で半導体基板ＳＢが大気中に戻されることになる。この場合、大気中に戻されたときに、その反応生成物（堆積物）が磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）と反応してしまい、磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）の表面に異物を発生する虞がある。しかしながら、この異物の発生は、磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）の磁気的特性の変化につながる虞があり、磁気メモリＭＲのメモリ素子としての特性に影響してしまうため、できるだけ防止することが必要である。また、この異物の発生は、後で開口部ＯＰを導電膜で埋め込んだときに、その導電膜と開口部ＯＰの底部の磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）との間の電気的接続の信頼性を低下させたり、あるいはコンタクト抵抗の抵抗増大を招いてしまう。この観点でも、この異物の発生は、できるだけ防止することが必要である。また、この異物は、ウェット処理（後述のステップＳ８に相当する処理）では除去しにくい。このため、磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）を露出する開口部ＯＰをドライエッチングによって形成した後にウェット処理（後述のステップＳ８に相当する処理）を行う場合でも、そのウェット処理の前に、ドライエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥを予め除去しておく必要がある。
【０１１１】
このため、本実施の形態では、ステップＳ６のエッチングの後、半導体基板ＳＢを大気中に戻すことなく、ステップＳ７のプラズマ処理を行うことが好ましい。これにより、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理で除去することができる。また、Ｃ−Ｆ系の反応生成物（堆積物）ＤＥを除去するには、酸素プラズマを用いることが有効である。Ｃ−Ｆ系の反応生成物（堆積物）ＤＥは、酸素プラズマにさらされることで、Ｃ−Ｏ系の反応生成物となって、開口部ＯＰの底面および側壁から除去される。このため、ステップＳ７のプラズマ処理では、使用する処理ガスは酸素（Ｏ２）ガスを含んでいるが、本実施の形態では、酸素（Ｏ２）ガスのみを用いるのではなく、酸素（Ｏ２）ガスとアルゴン（Ａｒ）ガスとの混合ガスを用いてプラズマ処理を行う。
【０１１２】
ステップＳ７のプラズマ処理で、処理ガスとして、酸素ガスのみを用いるのではなく、酸素ガスとアルゴンガスとの混合ガスを用いる理由は、次のようなものである。
【０１１３】
すなわち、ステップＳ７のプラズマ処理は、ステップＳ６で絶縁膜ＩＬ２ａをドライエッチングして開口部ＯＰの底部で磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）を露出した後に行われる。このため、本実施の形態とは異なり、ステップＳ７で処理ガスとして酸素ガスのみを用いてプラズマ処理を行うと、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が酸化しやすい。磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が酸化してしまうと、磁気的特性が酸化により変化してしまう虞があるため、磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）の酸化は、できるだけ防止することが必要である。
【０１１４】
そこで、本実施の形態では、ステップＳ７のプラズマ処理で、処理ガスとして、酸素ガスのみを用いるのではなく、酸素ガスとアルゴンガスとの混合ガスを用いている。すなわち、酸素ガスをアルゴンガスで希釈したものを、プラズマ化して、ステップＳ７のプラズマ処理を行っている。このため、ステップＳ７のプラズマ処理において、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が酸化するのを抑制または防止することができる。
【０１１５】
また、ステップＳ７のプラズマ処理は、半導体基板ＳＢにバイアス電圧を印加していない状態で行うことが好ましい。すなわち、半導体基板ＳＢに対してバイアス無印加状態で、ステップＳ７のプラズマ処理を行うことが好ましい。ステップＳ７において、酸素ガスとアルゴンガスとの混合ガス（すなわち酸素ガスをアルゴンガスで希釈したガス）を用いてプラズマ処理を行うとともに、プラズマ処理中に半導体基板ＳＢにバイアス電圧を印加しないことで、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が酸化するのを、より的確に抑制または防止することができる。
【０１１６】
また、絶縁膜ＩＬ２ａの厚みは、絶縁膜ＩＬ２ｂの厚みよりも小さい（薄い）ことが好ましい。これにより、ステップＳ４における絶縁膜ＩＬ２のエッチング量（エッチング厚み）よりも、ステップＳ６における絶縁膜ＩＬ２のエッチング量（エッチング厚み）を小さくすることができる。このため、開口部ＯＰの底面および側壁上に堆積または付着する反応生成物（堆積物）ＤＥの量を少なくすることができる。従って、ステップＳ６のエッチングにより生じた反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理で除去しやすくなる。
【０１１７】
なお、ステップＳ４のエッチングでＣ−Ｆ系の反応生成物（堆積物）が生じたとしても、それは、ステップＳ５の酸素プラズマ処理（酸素プラズマアッシング処理）で除去され得る。このため、ステップＳ６を終了した段階で生じているＣ−Ｆ系の反応生成物（堆積物）は、ほぼステップＳ６のエッチングで発生したものである。従って、絶縁膜ＩＬ２ａの厚みを絶縁膜ＩＬ２ｂの厚みよりも薄くすることにより、ステップＳ４における絶縁膜ＩＬ２のエッチング量（エッチング厚み）よりも、ステップＳ６における絶縁膜ＩＬ２のエッチング量（エッチング厚み）を小さくすることができるため、ステップＳ６を終了した段階で生じているＣ−Ｆ系の反応生成物（堆積物）の量を少なくすることができる。このため、ステップＳ６を終了した段階で生じているＣ−Ｆ系の反応生成物（堆積物）をステップＳ７のプラズマ処理で除去しやすくなる。
【０１１８】
また、本実施の形態とは異なり、ステップＳ７のプラズマ処理で酸素ガスを全く用いなかった場合には、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理で上手く除去できなくなってしまう。
【０１１９】
このため、本実施の形態では、ステップＳ７では、酸素ガスのみを用いたプラズマ処理を行うのではなく、また、酸素ガスを全く用いないプラズマ処理を行うのでもなく、酸素ガスとアルゴンガスとの混合ガス（すなわち酸素ガスをアルゴンガスで希釈したガス）を用いたプラズマ処理を行う。これにより、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理で除去できるとともに、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が、ステップＳ７のプラズマ処理で酸化してしまうのを抑制または防止することができる。
【０１２０】
ステップＳ７では、酸素ガスとアルゴンガスとの混合ガスを用いたプラズマ処理を行うが、酸素ガスの割合が高すぎると、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が、酸化する可能性が高くなる。このため、ステップＳ７のプラズマ処理において、酸素ガスとアルゴンガスの流量比は、アルゴンガスの流量が酸素ガスの流量の５倍以上であることが、より好ましい。換言すれば、ステップＳ７のプラズマ処理において、酸素ガスの流量は、アルゴンガスの流量の１／５以下であることが、より好ましい。つまり、酸素ガスを酸素ガスの５倍以上のアルゴンガスで希釈した混合ガスを処理ガスとして用いて、ステップＳ７のプラズマ処理を行うことが、より好ましい。これにより、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が、ステップＳ７のプラズマ処理で酸化してしまうのを、より的確に抑制または防止することができるようになる。
【０１２１】
また、ステップＳ７では、酸素ガスとアルゴンガスとの混合ガスを用いたプラズマ処理を行うが、酸素ガスの割合が低すぎると、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理で除去しにくくなる。このため、ステップＳ７のプラズマ処理において、酸素ガスとアルゴンガスの流量比は、アルゴンガスの流量が酸素ガスの流量の２０倍以下であることが、より好ましい。換言すれば、ステップＳ７のプラズマ処理において、酸素ガスの流量は、アルゴンガスの流量の１／２０以上であることが、より好ましい。つまり、酸素ガスを酸素ガスの２０倍以下のアルゴンガスで希釈した混合ガスを処理ガスとして用いて、ステップＳ７のプラズマ処理を行うことが、より好ましい。これにより、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理でより的確に除去することができるようになる。
【０１２２】
従って、ステップＳ７では、酸素ガスとアルゴンガスとの混合ガスを用いたプラズマ処理を行うが、酸素ガスとアルゴンガスの流量比は、１：５〜１：２０が最適である。換言すれば、ステップＳ７では、酸素ガスの流量は、アルゴンガスの流量の１／２０以上で１／５以下であることが、最も好ましい。すなわち、ステップＳ７では、アルゴンガスの流量は、酸素ガスの流量の５倍以上で２０倍以下であることが、最も好ましい。つまり、酸素ガスを酸素ガスの５〜２０倍のアルゴンガスで希釈した混合ガスを処理ガスとして用いて、ステップＳ７のプラズマ処理を行うことが、最も好ましい。これにより、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理で的確に除去できるとともに、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）が、ステップＳ７のプラズマ処理で酸化してしまうのを的確に抑制または防止できるようになる。
【０１２３】
また、本実施の形態では、ステップＳ６（ドライエッチング）とステップＳ７（プラズマ処理）とは、途中で半導体基板ＳＢを大気中にさらすことなく、連続的に行うことが好ましい。これにより、ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）ＤＥについて、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）と反応する前に、ステップＳ７のプラズマ処理で除去することができるようになる。このため、同じプラズマ装置を用いて、使用するガスを切り替えることにより、ステップＳ６（ドライエッチング）とステップＳ７（プラズマ処理）とを連続的に行えば、より好ましい。
【０１２４】
また、ステップＳ４（ドライエッチング）とステップＳ５（レジスト除去）とステップＳ６（ドライエッチング）とステップＳ７（プラズマ処理）とを、途中で半導体基板ＳＢを大気中にさらすことなく行えば、更に好ましい。これにより、各処理の途中で不要な生成物などが形成されるのを防止しやすくなる。このため、同じプラズマ装置を用いて、使用するガスを切り替えることにより、ステップＳ４（ドライエッチング）とステップＳ５（レジスト除去）とステップＳ６（ドライエッチング）とステップＳ７（プラズマ処理）とを行えば、より好ましい。
【０１２５】
次に、半導体基板ＳＢをウェット処理する（図１１のステップＳ８）。
【０１２６】
ステップＳ８では、半導体基板ＳＢをウェット処理（ウェット洗浄処理）するが、この際、開口部ＯＰの内部、すなわち、開口部ＯＰの底面および側壁も、ウェット処理に使用する薬液にさらされてウェット処理（ウェット洗浄処理）される。
【０１２７】
ステップＳ８においては、ウェット処理に使用する薬液としては、例えばシュウ酸などを用いることができるが、それ以外にも、例えば希釈フッ酸などを用いることもできる。ステップＳ８のウェット処理（ウェット洗浄処理）により、半導体基板ＳＢが洗浄され、半導体基板ＳＢの露出表面（開口部ＯＰの内部も含む）が清浄化される。これにより、開口部ＯＰの底部で露出する磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）の露出面も洗浄されて清浄化することができる。ステップＳ７のプラズマ処理後に残った堆積物（エッチング堆積物）または反応生成物を、ステップＳ８のウェット処理で除去することができる。
【０１２８】
また、Ｃ−Ｆ系の反応生成物（堆積物）はウェット処理で除去しにくいが、それに比べると、Ｃ−Ｏ系の反応生成物（堆積物）はウェット処理で除去しやすい。ステップＳ６のエッチングにより生じたＣ−Ｆ系の反応生成物（堆積物）は、ステップＳ７のプラズマ処理でＣ−Ｏ系の反応生成物（堆積物）に変えることができるため、たとえステップＳ７のプラズマ処理後に残ったとしても、ステップＳ８のウェット処理で除去することができる。
【０１２９】
このようにして、磁気メモリＭＲを覆う絶縁膜ＩＬ２に、磁気メモリＭＲの少なくとも一部を露出する開口部ＯＰを形成することができる。開口部ＯＰは、磁気メモリＭＲの上部に形成される。すなわち、開口部ＯＰは、平面視で、磁気メモリＭＲに重なるように形成される。
【０１３０】
その後、図２０に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ２上に、開口部ＯＰ内を埋めるように、導電膜ＣＤを形成する。導電膜ＣＤは、好ましくは、金属伝導を示す導電膜（金属膜または金属化合物膜）からなる。導電膜ＣＤは、複数の導電膜を積層した積層導電膜であってもよい。それから、図２１に示されるように、ＣＭＰ法などで開口部ＯＰの外部の導電膜ＣＤを除去し、開口部ＯＰ内に導電膜ＣＤを残すことにより、開口部ＯＰに埋め込まれた導電体部（接続用導体部、プラグ）ＰＧを形成することができる。つまり、ステップＳ８のウェット洗浄の後に、開口部ＯＰ内に導電膜ＣＤを埋め込むのである。
【０１３１】
導電体部ＰＧは、上記図９の上記ビア部Ｖ５に対応するものであり、上記図１および図２の場合は上記プラグＰＧ２に対応している。導電体部ＰＧは、導電性のプラグとみなすこともできる。開口部ＯＰに埋め込まれた導電体部ＰＧは、磁気メモリＭＲの磁性層（ここでは磁性層ＭＧ２）と電気的に接続される。これにより、この導電体部ＰＧを介して、磁気メモリＭＲ（ここでは磁性層ＭＧ２）に対して給電可能となる。
【０１３２】
＜主要な特徴と効果について＞
本実施の形態の半導体装置の製造工程は、ステップＳ１で磁性層を有する磁気メモリＭＲを形成し、ステップＳ２で磁気メモリＭＲを覆うように、絶縁膜ＩＬ２ａ（第１絶縁膜）と絶縁膜ＩＬ２ａ上の絶縁膜ＩＬ２ｂ(第２絶縁膜)とを有する絶縁膜ＩＬ２（積層絶縁膜）を形成し、ステップＳ３で絶縁膜ＩＬ２上に、レジストパターン（フォトレジストパターンＰＲ）を形成する。それから、ステップＳ４でレジストパターン（フォトレジストパターンＰＲ）をエッチングマスクとして用いて、絶縁膜ＩＬ２ｂをドライエッチングすることにより、絶縁膜ＩＬ２ｂに開口部ＯＰを形成し、ステップＳ５でレジストパターン（フォトレジストパターンＰＲ）を除去する。それから、ステップＳ６で絶縁膜ＩＬ２ｂをエッチングマスクとして用いて開口部ＯＰから露出される絶縁膜ＩＬ２ａをドライエッチングし、ステップＳ７で半導体基板ＳＢをプラズマ処理し、ステップＳ８で半導体基板ＳＢをウェット処理してから、開口部ＯＰ内に導電膜（ＣＤ）を埋め込む。ここで、ステップＳ５では、酸素プラズマを用いてレジストパターン（フォトレジストパターンＰＲ）を除去し、ステップＳ６では、エッチングガスはフルオロカーボン系のガスを含有しており、絶縁膜ＩＬ２ａをドライエッチングすることにより、開口部ＯＰが絶縁膜ＩＬ２を貫通して磁気メモリＭＲの少なくとも一部が露出される。そして、ステップＳ７では、酸素ガスとアルゴンガスとの混合ガスを用いたプラズマ処理が行われる。
【０１３３】
本実施の形態では、ステップＳ２で磁気メモリＭＲを覆うように形成する絶縁膜ＩＬ２を、絶縁膜ＩＬ２ａとその上の絶縁膜ＩＬ２ｂとを有する積層絶縁膜としている。そして、ステップＳ４で、レジストパターンをエッチングマスクとして用いたドライエッチングによって絶縁膜ＩＬ２ｂに開口部ＯＰを形成してから、ステップＳ５で、そのレジストパターンを酸素プラズマを用いて除去し、その後に、ステップＳ６で、開口部ＯＰから露出される絶縁膜ＩＬ２ａをドライエッチングして、開口部ＯＰが絶縁膜ＩＬ２を貫通するようにしている。このため、開口部ＯＰが絶縁膜ＩＬ２を貫通していない段階で、レジストパターンを酸素プラズマを用いて除去することになるため、磁気メモリＭＲは、レジストパターンを除去するための酸素プラズマにさらされないですむ。これにより、レジストパターンの除去時に磁気メモリＭＲ（の磁性層）が酸化されるのを防止することができる。
【０１３４】
そして、ステップＳ６で、開口部ＯＰから露出される絶縁膜ＩＬ２ａをドライエッチングして、開口部ＯＰが絶縁膜ＩＬ２を貫通するようにしてから、ステップＳ７で、酸素ガスとアルゴンガスとの混合ガスを用いたプラズマ処理を行っている。ステップＳ７のプラズマ処理の処理ガスが酸素ガスを含有していることにより、ステップＳ６で用いたエッチングガスがフルオロカーボン系のガスを含有したことに起因して生じた反応生成物（堆積物）ＤＥを、ステップＳ７のプラズマ処理で除去することできる。そして、ステップＳ７のプラズマ処理の処理ガスが、酸素ガスのみを用いるのではなく、酸素ガスとアルゴンガスとの混合ガスを用いていることにより、絶縁膜ＩＬ２を貫通する開口部ＯＰから露出する磁気メモリＭＲ（の磁性層）が、ステップＳ７のプラズマ処理で酸化するのを抑制または防止することができる。
【０１３５】
これにより、磁気メモリを覆う絶縁膜に、磁気メモリを露出する開口部を形成する際に、磁気メモリ（の磁性層）が酸化してしまうのを抑制または防止することができる。このため、磁気メモリ（の磁性層）の磁気的特性が酸化により変化してしまうのを防止することができる。従って、磁気メモリを有する半導体装置の性能を向上させることができる。また、磁気メモリを有する半導体装置の信頼性を向上させることができる。
【０１３６】
更に、本実施の形態では、ステップＳ６で、エッチングガスは酸素ガスを含有していないことが好ましい。これにより、絶縁膜ＩＬ２を貫通する開口部ＯＰから露出する磁気メモリＭＲ（の磁性層）が、ステップＳ６のエッチングの際に酸化するのを防止することができる。従って、磁気メモリを有する半導体装置の性能を更に向上させることができる。また、磁気メモリを有する半導体装置の信頼性を更に向上させることができる。
【０１３７】
更に、本実施の形態では、ステップＳ７では、半導体基板ＳＢにバイアス電圧を印加していない状態で、半導体基板ＳＢをプラズマ処理することが好ましい。これにより、絶縁膜ＩＬ２を貫通する開口部ＯＰから露出する磁気メモリＭＲ（の磁性層）が、ステップＳ７のプラズマ処理で酸化するのを、より的確に抑制または防止することができる。従って、磁気メモリを有する半導体装置の性能を更に向上させることができる。また、磁気メモリを有する半導体装置の信頼性を更に向上させることができる。
【０１３８】
更に、上述した他の特徴によっても、磁気メモリを有する半導体装置の性能を更に向上させることができる。あるいは、磁気メモリを有する半導体装置の信頼性を更に向上させることができる。
【０１３９】
また、上記図３〜図１０の場合は、配線Ｍ４を形成した層よりも上層で、かつ配線Ｍ５を形成した層よりも下層に、磁気メモリＭＲを形成した場合について説明したが、これに限定されず、半導体装置において、磁気メモリＭＲを形成する層は、種々変更可能である。また、磁気メモリＭＲの構造例として、上記図１および図２に示されるような磁気メモリを例に挙げて説明したが、これに限定されず、磁気メモリＭＲの構造（構成）は、種々変更可能である。本実施の形態は、半導体基板ＳＢ上の任意の層に任意の構造（構成）の磁気メモリを形成し、その磁気メモリを覆うように絶縁膜を形成し、その絶縁膜に、磁気メモリの少なくとも一部を露出する開口部を形成する場合に、適用することができる。
【０１４０】
以下の変形例には、上記図１および図２に示されるような磁気メモリとは異なる構成の磁気メモリに本実施の形態を適用した場合について説明する。
【０１４１】
＜変形例について＞
図２２および図２３は、磁気メモリＭＲの他の構成例を示す断面図であり、上記図１および図２に対応するものである。ここで、図２２および図２３に示される磁気メモリＭＲを、符号ＭＲ１を付して磁気メモリＭＲ１と称することとする。なお、図２２と図２３とは、同じ構造の磁気メモリが示されているが、図２２と図２３とで、磁気記録層ＭＧ３における磁化自由領域ＭＧ３ｃの磁化方向が相違している。また、図１および図２では、磁気記録層ＭＧ３、磁化固定層ＭＧ４、磁化固定層ＨＤ１および磁化固定層ＨＤ２について、磁化方向を矢印で模式的に示してある。
【０１４２】
図２２および図２３の磁気メモリＭＲ１は、磁気記録層（磁性層、磁性体層）ＭＧ３と、磁気記録層ＭＧ３上に絶縁層（トンネルバリア層）ＺＳを介して形成された磁化固定層（磁性層、磁性体層）ＭＧ４とを有している。磁気記録層ＭＧ３および磁化固定層ＭＧ４は、それぞれ磁性層（磁性体層）である。磁気記録層ＭＧ３は、磁化固定領域ＭＧ３ａと磁化固定領域ＭＧ３ｂと磁化自由領域ＭＧ３ｃとを有しており、磁化固定領域ＭＧ３ａおよび磁化固定領域ＭＧ３ｂは磁化自由領域ＭＧ３ｃの両側に配置されている。すなわち、磁化自由領域ＭＧ３ｃは、磁化固定領域ＭＧ３ａと磁化固定領域ＭＧ３ｂとに挟まれている。
【０１４３】
磁化固定層ＭＧ４は、磁気記録層ＭＧ３全体上に形成されているのではなく、磁気記録層ＭＧ３のうちの磁化自由領域ＭＧ３ｃの上部に、絶縁層ＺＳを介して形成されている。磁気記録層ＭＧ３の磁化固定領域ＭＧ３ａの下には、磁性層（磁性体層）である磁化固定層（磁性層、磁性体層）ＨＤ１が配置され、磁化固定領域ＭＧ３ａの磁化は、磁化固定層ＨＤ１（の磁化）によって固定されている。また、磁気記録層ＭＧ３の磁化固定領域ＭＧ３ｂの下には、磁性層（磁性体層）である磁化固定層（磁性層、磁性体層）ＨＤ２が配置され、磁化固定領域ＭＧ３ｂの磁化は、磁化固定層ＨＤ２（の磁化）によって固定されている。
【０１４４】
磁気記録層ＭＧ３と磁化固定層ＭＧ４と磁化固定層ＨＤ１と磁化固定層ＨＤ２とは、いずれも強磁性層（強磁性体層）であり、絶縁層ＺＳは、非磁性絶縁層（トンネルバリア層）である。磁気記録層ＭＧ３と磁化固定層ＭＧ４と磁化固定層ＨＤ１と磁化固定層ＨＤ２とは、導電性も有している。
【０１４５】
磁気メモリＭＲ１は、導電性のプラグＰＧ１ａ，ＰＧ１ｂが埋め込まれた絶縁膜ＺＭ１上に形成されている。プラグＰＧ１ａは、磁化固定層ＨＤ１の下に配置されて磁化固定層ＨＤ１と電気的に接続され、プラグＰＧ１ｂは、磁化固定層ＨＤ２の下に配置されて磁化固定層ＨＤ２と電気的に接続されている。また、磁気メモリＭＲ１を覆うように絶縁膜ＺＭ２が形成され、その絶縁膜ＺＭ２には開口部ＯＰ２ａが形成され、その開口部ＯＰ２ａには導電性のプラグＰＧ２ａが埋め込まれている。プラグＰＧ２ａの下面が磁化固定層ＭＧ４に接することで、プラグＰＧ２ａは磁化固定層ＭＧ４と電気的に接続されている。
【０１４６】
磁気記録層ＭＧ３において、磁化固定領域ＭＧ３ａの磁化と磁化固定領域ＭＧ３ｂの磁化とは、互いに逆方向（すなわち反平行）に固定されている。これは、磁化固定層ＨＤ１の磁化と磁化固定層ＨＤ２の磁化とが互いに逆方向（すなわち反平行）に固定されており、その磁化固定層ＨＤ１の磁化によって磁気記録層ＭＧ３における磁化固定領域ＭＧ３ａの磁化が固定され、磁化固定層ＨＤ２の磁化によって磁気記録層ＭＧ３における磁化固定領域ＭＧ３ｂの磁化が固定されているためである。図２２および図２３の場合は、磁化固定領域ＭＧ３ａの磁化は、＋Ｚ方向に固定され、磁化固定領域ＭＧ３ｂの磁化は、−Ｚ方向に固定されている。一方、磁気記録層ＭＧ３における磁化自由領域ＭＧ３ｃの磁化は、磁化固定領域ＭＧ３ａ，ＭＧ３ｂの一方から他方に流れる書き込み電流によって反転可能であり、＋Ｚ方向または−Ｚ方向となる。この書き込み電流は、プラグＰＧ１ａ，ＰＧ１ｂの一方から他方に、磁化固定層ＨＤ１、磁気記録層ＭＧ３および磁化固定層ＨＤ２を介して電流を流すことに対応している。ここで、＋Ｚ方向および−Ｚ方向は、磁気記録層ＭＧ３の膜厚方向（すなわち磁気記録層ＭＧ３の面方向に略垂直な方向）であるが、＋Ｚ方向と−Ｚ方向とは互いに逆向きである。
【０１４７】
磁気記録層ＭＧ３においては、磁化自由領域ＭＧ３ｃの磁化方向に応じて、磁壁が形成される。図２２のように、磁化自由領域ＭＧ３ｃの磁化方向が、磁化固定領域ＭＧ３ａの磁化方向と同じでかつ磁化固定領域ＭＧ３ｂの磁化方向とは逆方向の場合、すなわち＋Ｚ方向である場合には、磁気記録層ＭＧ３において、磁化固定領域ＭＧ３ｂと磁化自由領域ＭＧ３ｃとの間（境界）に磁壁が形成される。一方、図２３のように、磁化自由領域ＭＧ３ｃの磁化方向が、磁化固定領域ＭＧ３ｂの磁化方向と同じでかつ磁化固定領域ＭＧ３ａの磁化方向とは逆方向の場合、すなわち−Ｚ方向である場合には、磁気記録層ＭＧ３において、磁化固定領域ＭＧ３ａと磁化自由領域ＭＧ３ｃとの間（境界）に磁壁が形成される。
【０１４８】
磁気記録層ＭＧ３の磁化自由領域ＭＧ３ｃと、磁化固定層ＭＧ４と、それらの間の絶縁層（トンネルバリア層）ＺＳとにより、ＭＴＪ（磁気トンネル接合）素子が形成されている。図２２のように、磁気記録層ＭＧ３の磁化自由領域ＭＧ３ｃの磁化方向が磁化固定層ＭＧ４の磁化方向と同じ（すなわち平行）である場合は、磁気メモリＭＲ１におけるＭＴＪ素子は低抵抗状態となる。一方、図２３のように、磁気記録層ＭＧ３の磁化自由領域ＭＧ３ｃの磁化方向が磁化固定層ＭＧ４の磁化方向と逆向き（すなわち反平行）である場合は、磁気メモリＭＲ１におけるＭＴＪ素子は高抵抗状態となる。従って、磁気メモリＭＲ１が低抵抗状態であるか高抵抗状態であるかを記憶情報とすることができ、流れる電流の大きさにより、磁気メモリＭＲ１が高抵抗状態であるか低抵抗状態であるかを判別することができる。具体的には、プラグＰＧ２ａとプラグＰＧ１ａとの間、あるいは、プラグＰＧ２ａとプラグＰＧ１ｂとの間に電流を流し、その電流の大きさにより、磁気メモリＭＲ１が高抵抗状態であるか低抵抗状態であるかを判別することができる。
【０１４９】
図２４は、図２２および図２３に示されるような磁気メモリＭＲ１を用いた場合の半導体装置の構成例を示す要部断面図である。
【０１５０】
図２４では、半導体基板ＳＢの主面に２つのＭＩＳＦＥＴＱ２，Ｑ３が形成されている。ＭＩＳＦＥＴＱ２，Ｑ３のそれぞれは、上記ＭＩＳＦＥＴＱ１とほぼ同様の構成を有している。半導体基板ＳＢ上に、更に、上記図４および図５で説明したような絶縁膜Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９、プラグＰ１、配線Ｍ１、ビア部Ｖ１、配線Ｍ２、ビア部Ｖ２、配線Ｍ３、ビア部Ｖ３、配線Ｍ４およびビア部Ｖ４が形成されている。上記プラグＰＧ１ａ，ＰＧ１ｂは、ビア部Ｖ４により形成される。そして、ビア部Ｖ４が埋め込まれた絶縁膜Ｌ９上に、図２２および図２３に示されるような磁気メモリＭＲ１が形成され、その磁気メモリＭＲ１を覆うように、絶縁膜Ｌ１０が形成されている。この絶縁膜Ｌ１０が上記絶縁膜ＺＭ２に対応しており、この絶縁膜Ｌ１０には、磁気メモリＭＲ１の一部（ここでは磁化固定層ＭＧ４）を露出するビアホールＶＨ２（上記開口部ＯＰ２ａに対応）が形成され、そのビアホールＶＨ２には上記プラグＰＧ２ａに対応するビア部Ｖ５が埋め込まれている。そして、ビア部Ｖ５が埋め込まれた絶縁膜Ｌ１０上に絶縁膜Ｌ１１が形成され、その絶縁膜Ｌ１１には、ビア部Ｖ５に接続された配線Ｍ５が埋め込まれている。なお、図２４では、絶縁膜Ｌ１１よりも上層の構造については、図示を省略している。
【０１５１】
図２４からも分かるように、磁気メモリＭＲ１の磁化固定層ＨＤ１は、ビア部Ｖ４、配線Ｍ４、ビア部Ｖ３、配線Ｍ３、ビア部Ｖ２、配線Ｍ２、ビア部Ｖ１、配線Ｍ１およびプラグＰ１を介して、ＭＩＳＦＥＴＱ２のソース領域またはドレイン領域のいずれか（ゲート電極ＧＥの下のチャネル領域を挟んだ一対のｎ型半導体領域ＳＤのうちの一方に対応）と電気的に接続されている。また、磁気メモリＭＲ１の磁化固定層ＨＤ２は、ビア部Ｖ４、配線Ｍ４、ビア部Ｖ３、配線Ｍ３、ビア部Ｖ２、配線Ｍ２、ビア部Ｖ１、配線Ｍ１およびプラグＰ１を介して、ＭＩＳＦＥＴＱ３のソース領域またはドレイン領域のいずれか（ゲート電極ＧＥの下のチャネル領域を挟んだ一対のｎ型半導体領域ＳＤのうちの一方に対応）と電気的に接続されている。ＭＩＳＦＥＴＱ２およびＭＩＳＦＥＴＱ３は、磁気メモリＭＲ１の選択用トランジスタとして機能することができる。
【０１５２】
次に、図２５〜図３０を参照して、磁気メモリＭＲ１の形成工程の一例と、その後の工程について、説明する。図２５〜図３０は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図であり、上記図２２および図２３に相当する断面領域が示されている。
【０１５３】
プラグＰＧ１ａ，ＰＧ１ｂ（図２４のビア部Ｖ４に対応）が埋め込まれた絶縁膜ＺＭ１（図２４の絶縁膜Ｌ９に対応）上に、磁気メモリＭＲ１を、図２５〜図２７のようにして形成する。磁気メモリＭＲ１形成工程は、上記ステップＳ１に相当している。以下、磁気メモリＭＲ１の形成工程の一例を図２５〜図２７に従って説明する。
【０１５４】
まず、プラグＰＧ１ａ，ＰＧ１ｂが埋め込まれた絶縁膜ＺＭ１上に、磁化固定層ＨＤ１，ＨＤ２を形成する。磁化固定層ＨＤ１，ＨＤ２は、それぞれ、プラグＰＧ１ａ，ＰＧ１ｂが埋め込まれた絶縁膜ＺＭ１上に磁性層を形成してから、その磁性層をパターニングすることなどにより、形成することができる。磁化固定層ＨＤ１，ＨＤ２を、異なる磁性材料により形成する場合は、磁化固定層ＨＤ１，ＨＤ２のうちの一方を先に形成した後で、磁化固定層ＨＤ１，ＨＤ２のうちの他方を形成する。磁化固定層ＨＤ１，ＨＤ２を、それぞれ、磁性層とその上の絶縁膜とをパターニングすることにより形成することで、磁化固定層ＨＤ１上にキャップ絶縁膜ＣＰ１を、磁化固定層ＨＤ２上にキャップ絶縁膜ＣＰ２を形成することもできる。
【０１５５】
次に、絶縁膜ＺＭ１上に、磁化固定層ＨＤ１，ＨＤ２を覆うように絶縁膜ＺＭ３を形成してから、その絶縁膜ＺＭ３をＣＭＰ法で研磨して、絶縁膜ＺＭ３から磁化固定層ＨＤ１，ＨＤ２の上面を露出させる。これにより、図２６に示されるように、磁化固定層ＨＤ１，ＨＤ２が絶縁膜ＺＭ３に埋め込まれた状態となる。磁化固定層ＨＤ１，ＨＤ２上にキャップ絶縁膜ＣＰ１，ＣＰ２を形成していた場合でも、このＣＭＰ処理により、キャップ絶縁膜ＣＰ１，ＣＰ２も除去される。磁化固定層ＨＤ１，ＨＤ２の上面は、絶縁膜ＺＭ３の上面とほぼ平坦な面となっている。
【０１５６】
次に、図２７に示されるように、磁化固定層ＨＤ１，ＨＤ２が埋め込まれた絶縁膜ＺＭ３上に、磁気記録層ＭＧ３と、その上の絶縁層ＺＳと、その上の磁化固定層ＭＧ４との積層構造を形成する。これは、例えば次のように行うことができる。すなわち、まず、磁化固定層ＨＤ１，ＨＤ２が埋め込まれた絶縁膜ＺＭ３上に、磁気記録層ＭＧ３用の磁性体膜と、その上の絶縁層ＺＳ用の絶縁膜と、その上の磁化固定層ＭＧ４用の磁性体膜とからなる積層膜を形成してから、その積層膜をパターニングし、その後で、絶縁層ＺＳ用の絶縁膜と磁化固定層ＭＧ４用の磁性体膜とをパターニングする。これにより、図２７の構造が得られる。
【０１５７】
このようにして、磁気メモリＭＲ１を形成することができる。
【０１５８】
磁気メモリＭＲ１を形成した後、図２８に示されるように、絶縁膜ＺＭ３上に、磁気メモリＭＲ１を覆うように、絶縁膜ＺＭ２を形成する。
【０１５９】
絶縁膜ＺＭ２形成工程は、上記ステップＳ２に相当しており、絶縁膜ＺＭ２は、上記絶縁膜ＩＬ２に対応するものである。このため、絶縁膜ＺＭ２は、上記絶縁膜ＩＬ２と同様の構成とし、具体的には、絶縁膜ＺＭ２は、上述したように、絶縁膜ＩＬ２ａと、絶縁膜ＩＬ２ａ上の絶縁膜ＩＬ２ｂとの積層膜からなる。図２８では、絶縁膜ＺＭ２は、絶縁膜ＩＬ２ａと絶縁膜ＩＬ２ｂとに分けて示してはいないが、実際には、上記図１３の絶縁膜ＩＬ２と同様に、図２８の絶縁膜ＺＭ２も、絶縁膜ＩＬ２ａと絶縁膜ＩＬ２ｂとの積層膜からなる。
【０１６０】
絶縁膜ＺＭ２の成膜後、絶縁膜ＺＭ２の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＺＭ２の表面（上面）を平坦化することが好ましい。下地段差に起因して絶縁膜ＺＭ２の表面に凹凸形状が形成されていても、絶縁膜ＺＭ２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜ＺＭ２を得ることができる。
【０１６１】
その後、図２９に示されるように、絶縁膜ＺＭ２に開口部ＯＰ２ａを形成する。開口部ＯＰ２ａは、上記開口部ＯＰに対応している。図２９に示されるように絶縁膜ＺＭ２に開口部ＯＰ２ａを形成する手法は、上記図１４〜図１９を参照して説明した開口部ＯＰの形成工程と基本的には同じであるので、ここでは、その繰り返しの説明は省略する。すなわち、図２９に示されるように絶縁膜ＺＭ２に開口部ＯＰ２ａを形成する場合でも、上述したステップＳ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８を行うが、各ステップＳ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８の具体的内容は、上述したのと基本的には同じであり、これにより、上述したような効果を得ることができる。
【０１６２】
このようにして、磁気メモリＭＲ１を覆う絶縁膜ＺＭ２に、磁気メモリＭＲ１の少なくとも一部を露出する開口部ＯＰ２ａを形成することができる。開口部ＯＰ２ａは、磁気メモリＭＲ１の上部に形成される。すなわち、開口部ＯＰ２ａは、平面視で、磁気メモリＭＲ１に重なるように形成される。
【０１６３】
上記絶縁膜ＩＬ２に対応する絶縁膜ＺＭ２に、上記開口部ＯＰに対応する開口部ＯＰ２ａを形成すると、開口部ＯＰ２ａから磁気メモリＭＲ１の少なくとも一部が露出される。但し、図２９の場合は、開口部ＯＰ２ａの底部で磁気メモリＭＲ１の磁化固定層ＭＧ４が露出されるが、上記図１９の場合は、開口部ＯＰの底部で磁気メモリＭＲの磁性層ＭＧ２が露出される。
【０１６４】
その後、絶縁膜ＺＭ２上に、開口部ＯＰ２ａ内を埋めるように、上記導電膜ＣＤと同様の導電膜を形成してから、ＣＭＰ法などで開口部ＯＰ２ａの外部の導電膜を除去し、開口部ＯＰ２ａ内に導電膜を残すことにより、図３０に示されるように、開口部ＯＰ２ａに埋め込まれた導電性のプラグＰＧ２ａを形成することができる。つまり、開口部ＯＰ２ａ内に導電膜を埋め込むのである。プラグＰＧ２ａは、上記図２１に示される上記導電体部ＰＧに対応するものである。
【０１６５】
開口部ＯＰ２ａに埋め込まれたプラグＰＧ２ａは、磁気メモリＭＲ１の磁性層（ここでは磁化固定層ＭＧ４）と電気的に接続される。これにより、このプラグＰＧ２ａを介して、磁気メモリＭＲ１（ここでは磁化固定層ＭＧ４）に対して給電可能となる。
【０１６６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１６７】
ＣＤ  導電膜
ＣＴ  コンタクトホール
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＨＤ１，ＨＤ２  磁化固定層
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６  絶縁膜
Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２  絶縁膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５  配線
ＭＧ１，ＭＧ２  磁性層
ＭＧ３  磁気記録層
ＭＧ３ａ，ＭＧ３ｂ  磁化固定領域
ＭＧ３ｃ  磁化自由領域
ＭＧ４  磁化固定層
ＭＲ，ＭＲ１  磁気メモリ
ＯＰ，ＯＰ１，ＯＰ２，ＯＰ２ａ  開口部
Ｐ１  プラグ
ＰＤ  パッド
ＰＤ１  開口部
ＰＧ  導電体部
ＰＧ１，ＰＧ１ａ，ＰＧ１ｂ，ＰＧ２，ＰＧ２ａ  プラグ
ＰＶ  絶縁膜
Ｑ１，Ｑ２，Ｑ３  ＭＩＳＦＥＴ
ＳＢ  半導体基板
ＳＤ  ｎ型半導体領域
ＳＤ１  ｎ−型半導体領域
ＳＤ２  ｎ＋型半導体領域
ＳＨ  スルーホール
ＳＴ  素子分離領域
ＳＷ  サイドウォールスペーサ
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５  ビア部
ＶＨ１，ＶＨ２  ビアホール
ＺＭ１，ＺＭ２，ＺＭ３  絶縁膜
ＺＳ  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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