(57)【要約】【課題】不揮発性メモリの書込み速度を向上させる。【解決手段】不揮発性メモリセルの電荷注入放出部は、上面ＵＳ２、側壁ＳＳ２、上面ＵＳ２と側壁ＳＳ２とをつなぐ肩部Ｓ１、を有する活性領域Ｌ２と、活性領域Ｌ２の上面ＵＳ２および肩部Ｓ１を覆う導電体膜２０と、導電体膜２０と活性領域Ｌ２との間に設けられた容量絶縁膜１０ｄと、を有する。そして、活性領域Ｌ２は、その肩部Ｓ１において、上面ＵＳ２に対する第１凹部ＤＰ１と、側壁ＳＳ２に対する第２凹部ＤＰ２とで構成された突起部ＰＪ１を有する。【選択図】図１８
2015211138.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部に形成され、上面と、側壁と、前記上面と前記側壁とをつなぐ肩部と、を有する活性領域と、
前記側壁に接し、平面視において、前記活性領域を囲む分離部と、
前記上面および前記肩部を覆う導電体膜と、
前記導電体膜と前記活性領域との間に設けられた絶縁膜と、
を有し、
前記活性領域は、前記肩部において、前記上面に対する第１凹部と、前記側壁に対する第２凹部と、により構成された突起部を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１凹部は、前記第２凹部よりも前記上面側に位置する、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記導電体膜は、前記絶縁膜を介して、前記第１凹部、前記突起部および前記第２凹部を覆う、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、更に、
前記活性領域内に半導体領域を有し、
前記半導体領域に対して前記導電体膜を正の電圧とし、前記半導体領域と前記導電体膜との間にＦＮトンネル電流を流すことで、前記導電体膜に電子を蓄積する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、更に、
書込み／消去用素子、読出し用素子、選択用素子および容量素子から構成されるメモリセルを有し、前記活性領域には前記書込み／消去用素子が形成されている、半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の一部に形成され、第１上面と、第１側壁と、前記第１上面と前記第１側壁とをつなぐ第１肩部と、を有する第１活性領域と、
前記半導体基板の一部に形成され、第２上面と、第２側壁と、前記第２上面と前記第２側壁とをつなぐ第２肩部と、を有する第２活性領域と、
前記第１側壁および前記第２側壁に接し、平面視において、前記第１活性領域および前記第２活性領域を囲む分離部と、
前記第１上面および前記第１肩部を覆う第１導電体膜と、
前記第２上面および前記第２肩部を覆う第２導電体膜と、
前記第１導電体膜と前記第１活性領域との間に設けられた第１絶縁膜と、
前記第２導電体膜と前記第２活性領域との間に設けられた第２絶縁膜と、
を有し、
前記第１活性領域は、前記第１肩部において、前記第１上面に対する第１凹部と、前記第１側壁に対する第２凹部と、により構成された第１突起部を有し、
前記第２活性領域は、前記第２肩部において、前記第２上面に対する第３凹部と、前記第２側壁と、により構成された第２突起部を有し、
前記第１突起部は前記第２突起部よりも尖っている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１突起部の角度は、前記第２突起部の角度よりも小である、半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第１導電体膜は、前記第１絶縁膜を介して、前記第１凹部、前記第１突起部および前記第２凹部を覆う、半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記第１絶縁膜の前記第１上面における膜厚は、前記第２絶縁膜の前記第２上面における膜厚と等しい、半導体装置。
【請求項１０】
請求項６に記載の半導体装置において、更に、
書込み／消去用素子、読出し用素子、選択用素子および容量素子から構成されるメモリセルを有し、前記第１活性領域には前記書込み／消去用素子、前記第２活性領域には読出し用素子が形成されている、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１導電体膜と前記第２導電体膜とは一体に形成されている、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、更に、
前記第１活性領域内に半導体領域を有し、
前記半導体領域に対して前記第１導電体膜を正の電圧とし、前記半導体領域と前記第１導電体膜との間にＦＮトンネル電流を流すことで、前記第１導電体膜に電子を蓄積する、半導体装置。
【請求項１３】
（ａ）半導体基板の上面に、所定のパターンを有するマスクを形成する工程、
（ｂ）前記マスクの周辺部分であって、前記マスクの下部に、前記半導体基板の上面に対して第１凹部を形成する工程、
（ｃ）前記半導体基板にドライエッチングを施し、前記マスクから露出した部分の前記半導体基板に溝を形成することで、前記マスクで覆われた領域に、側壁、前記上面および肩部を有する活性領域を形成する工程、
（ｄ）前記溝を埋めるように、前記溝内および前記マスク上に第１絶縁膜を堆積する工程、
（ｅ）前記第１絶縁膜に化学的機械的研磨を施し、前記マスク上の前記第１絶縁膜を除去し、前記溝内に前記第１絶縁膜を選択的に残す工程、
（ｆ）前記溝内の前記第１絶縁膜にエッチングを施し、前記側壁と接する前記第１絶縁膜の高さが、前記第１凹部よりも下となるようにする工程、
（ｇ）前記半導体基板に第１の熱酸化処理を施し、前記第１絶縁膜から露出した部分における前記活性領域の前記側壁および前記上面に第２絶縁膜を形成する工程、
（ｈ）前記第２絶縁膜を覆うように導電体膜を形成する工程、
を有し、
前記工程（ｇ）において、前記活性領域の前記肩部には、前記側壁に対して第２凹部が形成され、前記第１凹部と前記第２凹部とからなる突起部が形成される、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体路装置の製造方法において、前記工程（ｂ）は、
（ｂ−１）前記半導体基板の上面と前記マスクとの間に、その端部が前記マスクの端部よりも前記マスクの内部側に後退した第１の酸化シリコン膜を形成する工程、
（ｂ−２）前記半導体基板に第２の熱酸化処理を施し、前記マスクで覆われていない前記半導体基板の上面に、前記第１の酸化シリコン膜よりも膜厚が厚い第２の酸化シリコン膜を形成する工程、
（ｂ−３）前記第２の酸化シリコン膜を除去する工程、
を有し、
前記（ｂ−２）工程では、前記マスクの周辺部分における前記マスクの下部にも、前記第２の酸化シリコン膜が形成され、
前記（ｂ−３）工程で、前記マスクの周辺部分における前記マスクの下部に形成された前記第２の酸化シリコン膜も除去することにより、前記第１凹部が形成される、半導体装置の製造方法。
【請求項１５】
（ａ）その主面に第１領域と第２領域とを有する半導体基板を準備する工程、
（ｂ）前記第１領域に、第１上面、第１側壁および前記第１上面と前記第１側壁をつなぐ第１肩部を有する第１活性領域と、前記第１側壁に接し、平面視において、前記第１活性領域を囲む第１絶縁膜と、を形成する工程、
（ｃ）前記第２領域に、第２上面、第２側壁および前記第２上面と前記第２側壁をつなぐ第２肩部を有する第２活性領域と、前記第２側壁に接し、平面視において、前記第２活性領域を囲む第２絶縁膜と、を形成する工程、
（ｄ）前記第２領域を覆い、前記第１領域を露出するマスクを、前記半導体基板上に形成し、前記第１絶縁膜にエッチングを施すことで、前記第１活性領域において、前記第１絶縁膜から露出する前記第１側壁の前記第１上面からの露出深さを、前記第２活性領域において、前記第２絶縁膜から露出する前記第２側壁の前記第２上面からの露出深さよりも大とする工程、
（ｅ）前記半導体基板に熱処理を施し、前記第１絶縁膜から露出した前記第１活性領域の表面に第３絶縁膜を形成し、前記第２絶縁膜から露出した前記第２活性領域の表面に第４絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記１活性領域の前記第１肩部に、前記第１側壁に対する第１凹部が形成される、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記（ｂ）工程の前に、
（ｆ）前記第１肩部に、前記第１上面に対する第２凹部を形成する工程、
を有し、前記第１凹部と前記第２凹部により、前記第１肩部には突起部が形成される、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記第１側壁の露出深さは、前記第２凹部よりも深い、半導体装置の製造方法。
【請求項１９】
請求項１５記載の半導体装置の製造方法において、
前記（ｂ）工程において、前記第１絶縁膜から露出する前記第１側壁の露出深さは、前記（ｃ）工程における、前記第２絶縁膜から露出する前記第２側壁の露出深さと等しい、半導体装置の製造方法。
【請求項２０】
請求項１５記載の半導体装置の製造方法において、更に、
（ｇ）前記第３絶縁膜および前記第４絶縁膜を覆うように、前記半導体基板上に導電体膜を形成する工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の中には、半導体装置の内部に、例えば救済時もしくはＬＣＤ（Liquid Crystal Display）の画像調整などトリミング時に使用する情報、または、半導体装置の製造番号等のように比較的小容量の情報を記憶するための不揮発性メモリを有するものがある。また、このような不揮発性メモリの一例として、多結晶シリコン等の導電体膜で構成される不揮発性メモリがある。
【０００３】
特開２００７−１１００７３号公報（特許文献１）には、このような多結晶シリコン等の導電体膜で構成された不揮発性メモリが開示されている。特許文献１に開示された不揮発性メモリでは、半導体基板の主面上に、ゲート絶縁膜を介して多結晶シリコン等の導電体膜からなる浮遊ゲート電極が形成されている。また、特許文献１に開示された不揮発性メモリでは、この浮遊ゲート電極が半導体基板の主面に形成された複数の活性領域の各々と重なる位置に、データ書込みおよび消去用の容量部（素子）、データ読み出し用のトランジスタ、ならびに、容量部が配置されている。そして、データ書込みおよび消去用の容量部では、チャネル全面のＦＮ（Fowler-Nordheim）トンネル電流によりデータの書き込みおよび消去を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１００７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置において、不揮発性メモリの書込み速度向上が求められている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、不揮発性メモリセルの書込み／消去用素子は、上面、側壁、上面と側壁とをつなぐ肩部、を有する活性領域と、活性領域の上面および肩部を覆う導電体膜と、導電体膜と活性領域との間に設けられた容量絶縁膜と、を有する。そして、活性領域は、その肩部において、上面に対する第１凹部と、側壁に対する第２凹部とで構成された突起部を有する。
【発明の効果】
【０００８】
前記一実施の形態によれば、不揮発性メモリの書込み速度の向上が図れる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態の半導体装置の一部である不揮発性メモリセルの平面図である。
【図２】本実施の形態の半導体装置の一部である不揮発性メモリセルの要部断面図である。
【図３】本実施の形態の半導体装置の一部である不揮発性メモリセルを構成する特定素子の要部拡大断面図である。
【図４】本実施の形態の半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本実施の形態の半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１２】
（実施の形態）
本発明の実施の形態の半導体装置（半導体チップ）は、主回路領域および不揮発性メモリ領域を有し、主回路領域には主回路が形成され、不揮発性メモリ領域には、主回路に関する比較的小容量の所望のデータ（情報）を記憶する不揮発性メモリが形成されている。この半導体チップを構成する半導体基板（以下、「基板」という）１Ｓは、主回路および不揮発性メモリが形成される主面（素子形成面、上面、表面）およびその反対の裏面を有している。以下に、主回路としてＬＣＤ（Liquid Crystal Device）ドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている半導体装置（ＬＣＤドライバ）について説明する。なお、本実施の形態で記載するＬＣＤドライバとは、液晶表示パネル等の表示パネルを駆動または制御するための半導体装置を意味する。
【００１３】
図１は不揮発性メモリ領域ＡＭに配置された不揮発性メモリの平面図であり、２ビットの不揮発性メモリセル（以下、単に「メモリセル」と呼ぶ場合も有る。）ＭＣを示している。また、図２および図３は本実施の形態の半導体装置における不揮発性メモリセルＭＣ１の断面図であり、図２は、図１のＸ１−Ｘ１線の断面を、図３は、図１のＸ２−Ｘ２線の断面を示している。なお、図３の断面図は、拡大断面図としている。また、図１は、不揮発性メモリセルを構成する素子の配置を分かり易くするためのものであって、例えば不揮発性メモリセルを覆うように形成されている絶縁層および金属配線などは省略している。
【００１４】
図１に示すように、本実施の形態の不揮発性メモリは、基板１Ｓの主面に形成されたデータの書込み／消去用素子ＣＷＥ、データの読出し用素子ＱＲ、メモリセルＭＣの選択用素子ＱＳおよび容量素子Ｃから構成される複数のメモリセルＭＣを備えている。複数のメモリセルＭＣは、基板１Ｓの主面において、第１方向Ｙおよび第２方向Ｘに行列状に配置されている。これらメモリセルＭＣは、マトリクス状に配置され、図示しないビット線（図中、第１方向Ｙに延在する）およびワード線（図中、第２方向Ｘに延在する）の交差する位置に配列されている。
【００１５】
図１には、基板１Ｓの主面に形成された複数のメモリセルＭＣのうち、隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２を示している。また、基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１〜Ｌ６が配置されている。なお、本願での活性領域とは、素子が形成される領域であり、平面視において、絶縁膜からなる素子分離領域（分離部）によって区画されている（囲まれている）領域である。
【００１６】
この活性領域Ｌ１〜Ｌ４において、メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成されおり、メモリセルＭＣ１の読出し用素子ＱＲと選択用素子ＱＳおよびメモリセルＭＣ２の読出し用素子ＱＲと選択用素子ＱＳが活性領域Ｌ３に形成されている。更に、メモリセルＭＣ１の書込み／消去用素子ＣＷＥおよびメモリセルＭＣ２の書込み／消去用素子ＣＷＥが共に活性領域Ｌ２に形成されており、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。
【００１７】
本実施の形態では、主回路としてＬＣＤドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている。所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子のアドレス情報、メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。
【００１８】
以下に、本実施の形態のメモリセルＭＣの構成について、図１のメモリセルＭＣ１を参照して、図２および図３の断面図を用いて説明する。
【００１９】
図２に示すように、ｐ型の基板１Ｓの主面には、活性領域Ｌ１〜Ｌ６を規定するように溝形の分離部ＴＩが形成されており、分離部ＴＩは絶縁膜で構成されている。この基板１Ｓに形成されたｎ型（第１導電型）の埋込ウエル（第１ウエル）ＤＮＷには、ｐ型（第２導電型）のウエルＨＰＷ１、ＨＰＷ２、ＨＰＷ３およびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１、ＨＰＷ２、ＨＰＷ３は、埋込ウエルＤＮＷに内包され、互いに電気的に分離されている。
【００２０】
このｐ型のウエルＨＰＷ１〜ＨＰＷ３には、例えばホウ素（Ｂ）等のようなｐ型不純物が含有されている。ｐ型のウエルＨＰＷ３の表面には、ｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａにも、例えばホウ素（Ｂ）等のようなｐ型不純物が含有されているが、ｐ型のウエルＨＰＷ３の不純物濃度よりも高く設定されている。このｐ＋型の半導体領域４ａは、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。この導体部７ａが接するｐ＋型の半導体領域４ａの表層一部にシリサイド層５ａを形成している。
【００２１】
また、ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型不純物が含有されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型不純物が含有されているが、ｎ型のウエルＨＮＷの不純物濃度よりも高く設定している。ｎ＋型の半導体領域８ａは、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層一部にシリサイド層５ａを形成している。埋込ウエルＤＮＷ内に形成されたｎ型のウエルＨＮＷは、埋込ウエルＤＮＷに所定の電位を供給するための領域である。
【００２２】
本実施の形態のメモリセルＭＣ１は、データの書込み／消去用素子ＣＷＥ、データの読出し用素子ＱＲ、および、容量素子Ｃの一部を構成する浮遊電極ＦＧを有している。
【００２３】
浮遊電極ＦＧは、データの記憶に寄与する電荷を蓄積する部分である。この浮遊電極ＦＧは、例えば多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。また、図１に示すように、この浮遊電極ＦＧは、互いに隣接するｐ型のウエルＨＰＷ１、ＨＰＷ２、ＨＰＷ３に平面的に重なるように第１方向Ｙに連続的に延在している。
【００２４】
この浮遊電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置には、書込み／消去用の容量素子である書込み／消去用素子ＣＷＥが配置されている。図２に示すように、書込み／消去用素子ＣＷＥは、容量電極ＦＧＣ１と、容量絶縁膜１０ｄと、ｎ型の半導体領域１５と、ｐ型の半導体領域３０と、ｐ型のウエルＨＰＷ２とを有している。
【００２５】
容量電極ＦＧＣ１は、浮遊電極ＦＧの一部により形成され、書込み／消去用素子ＣＷＥの一方の電極として機能する。容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば７ｎｍ以上、２０ｎｍ以下とされている。本実施の形態の書込み／消去用素子ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を、容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、例えば１３．５ｎｍ程度の厚さに設定されている。
【００２６】
書込み／消去用素子ＣＷＥのｎ型の半導体領域１５およびｐ型の半導体領域３０は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。ｎ型の半導体領域１５、ｐ型の半導体領域３０およびｐ型のウエルＨＰＷ２は、書込み／消去用素子ＣＷＥの一方の電極を構成する部分である。すなわち、書込み／消去用素子ＣＷＥにおいては、容量電極ＦＧＣ１の左右の半導体領域の導電型が異なっている。このような構成とすることによって、データの消去時や書き込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
【００２７】
ｎ型の半導体領域１５は、チャネル側のｎ−型の半導体領域１５ａと、その半導体領域１５ａに電気的に接続されたｎ＋型の半導体領域１５ｂとを有している。このｎ−型の半導体領域１５ａおよびｎ＋型の半導体領域１５ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型不純物が含有されているが、ｎ＋型の半導体領域１５ｂの不純物濃度の方が、ｎ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。
【００２８】
また、ｐ型の半導体領域３０は、チャネル側のｐ−型の半導体領域３０ａと、そのｐ−型の半導体領域３０ａに電気的に接続されたｐ＋型の半導体領域３０ｂとを有している。このｐ−型の半導体領域３０ａおよびｐ＋型の半導体領域３０ｂには、例えばボロン（Ｂ）等のようなｐ型不純物が含有されているが、ｐ＋型の半導体領域３０ｂの不純物濃度の方が、ｐ−型の半導体領域３０ａよりも不純物濃度が高くなるように設定されている。
【００２９】
ｎ−型の半導体領域１５ａおよびｐ−型の半導体領域３０ａは、容量電極ＦＧＣ１の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｎ＋型の半導体領域１５ｂおよびｐ＋型の半導体領域３０ｂは、それぞれｎ−型の半導体領域１５ａおよびｐ−型の半導体領域３０ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。このｐ型の半導体領域３０は、ｐ型のウエルＨＰＷ２と電気的に接続されており、ｐ型のウエルＨＰＷ２に所定の電位を供給するための領域である。
【００３０】
これらｎ型の半導体領域１５およびｐ型の半導体領域３０は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、データ書込み／消去用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｎ＋型の半導体領域１５ｂおよびｐ＋型の半導体領域３０の表層の一部にシリサイド層５ａを形成している。
【００３１】
また、浮遊電極ＦＧがｐ型のウエルＨＰＷ３の活性領域Ｌ３に平面的に重なる位置には、データの読出し用素子ＱＲが配置されている。図２に示すように、読出し用素子ＱＲは、ゲート電極ＦＧＲと、ゲート絶縁膜１０ｂと、一対のｎ型の半導体領域１２、１２とを有している。読出し用素子ＱＲのチャネルは、ゲート電極ＦＧＲと活性領域Ｌ３とが平面的に重なるｐ型のウエルＨＰＷ３の表面に形成される。
【００３２】
ゲート電極ＦＧＲは、浮遊電極ＦＧの一部により形成されている。ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、容量絶縁膜１０ｄの厚さと等しく、例えば１３．５ｎｍ程度である。読出し用素子ＱＲの一対のｎ型の半導体領域１２、１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。データの読出し用素子ＱＲの一対のｎ型の半導体領域１２、１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。
【００３３】
このような読出し用素子ＱＲの半導体領域１２、１２の一方は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、ソース線ＳＬに電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５ａを形成している。一方、読出し用素子ＱＲの半導体領域１２、１２の他方は、選択用ＭＩＳ（Metal Insulator Semiconductor）トランジスタ（選択用素子）ＱＳのソースおよびドレイン用のｎ型の半導体領域１２の一方と共有とされている。
【００３４】
選択用ＭＩＳトランジスタＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２、１２とを有している。選択用ＭＩＳトランジスタＱＳのチャネルは、ゲート電極ＦＧＳと活性領域Ｌ３とが平面的に重なるｐ型のウエルＨＰＷ３の表面に形成される。
【００３５】
ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されており、浮遊電極ＦＧとは電気的に分離している。このゲート電極ＦＧＳは、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。このコンタクトホールＣＴは、図１のＸ１−Ｘ１線の断面として図２に示されるべきものではないが、理解を容易にするために、図２に示している。導体部７ｆは、選択線ＧＳに電気的に接続されている。
【００３６】
ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、ゲート絶縁膜１０ｂおよび容量絶縁膜１０ｄの厚さと等しく、例えば１３．５ｎｍ程度である。選択用ＭＩＳトランジスタＱＳの一対のｎ型の半導体領域１２、１２の構成は、読出し用素子ＱＲのｎ型の半導体領域１２と同じである。選択用ＭＩＳトランジスタＱＳの他方のｎ型の半導体領域１２は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇには、データ読み出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５ａを形成している。
【００３７】
また、浮遊電極ＦＧがｐ型のウエルＨＰＷ１に平面的に重なる位置には、容量素子Ｃが形成されている。この容量素子Ｃは、制御ゲート電極ＣＧＷであるｐ型のウエルＨＰＷ１と、容量電極ＦＧＣ２と、容量絶縁膜１０ｃと、ｐ型の半導体領域１３と、ｎ型の半導体領域３１とを有している。
【００３８】
容量電極ＦＧＣ２は、制御ゲート電極ＣＧＷに対向する浮遊電極ＦＧの一部に形成されており、容量素子Ｃの一方の電極として機能する。このようにメモリセルＭＣ１のゲート構成を単層構成とすることにより、不揮発性メモリのメモリセルＭＣ１と主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
【００３９】
また、容量電極ＦＧＣ２の第２方向Ｘの長さ（幅）は、書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１や読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さ（幅）よりも長く（広く）形成されており、図１に示すように、浮遊電極ＦＧは、その平面形状が旗状となっている。
【００４０】
また、容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１
Ｓ（ｐ型のウエルＨＰＷ１）との間に形成されている。容量絶縁膜１０ｃは、ゲート絶縁
膜１０ｂ、１０ｅ、容量絶縁膜１０ｄと等しい厚さであり、その厚さは、例えば１３．５ｎｍ程度である。
【００４１】
また、容量素子Ｃの一対のｐ型の半導体領域１３およびｎ型の半導体領域３１は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。ｐ型の半導体領域１３、ｎ型の半導体領域３１およびｐ型のウエルＨＰＷ１は、容量素子Ｃの一方の電極を構成する部分である。すなわち、容量素子Ｃにおいては、容量電極ＦＧＣ２の左右の半導体領域の導電型が異なっている。このような構成とすることによって、データの消去時や書き込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
【００４２】
半導体領域１３は、チャネル側のｐ−型の半導体領域１３ａと、その半導体領域１３ａに電気的に接続されたｐ＋型の半導体領域１３ｂとを有している。このｐ−型の半導体領域１３ａおよびｐ＋型の半導体領域１３ｂには、例えばホウ素（Ｂ）等のようなｐ型不純物が含有されているが、ｐ＋型の半導体領域１３ｂの不純物濃度の方が、ｐ−型の半導体領域１３ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１３は、ｐ型のウエルＨＰＷ１と電気的に接続されている。
【００４３】
また、ｎ型の半導体領域３１は、チャネル側のｎ−型の半導体領域３１ａと、そのｎ−型の半導体領域３１ａに電気的に接続されたｎ＋型の半導体領域３１ｂとを有している。このｎ−型の半導体領域３１ａおよびｎ＋型の半導体領域３１ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型不純物が含有されているが、ｎ＋型の半導体領域３１ｂの不純物濃度の方が、ｎ−型の半導体領域３１ａよりも不純物濃度が高くなるように設定されている。
【００４４】
ｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａは、容量電極ＦＧＣ２の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１ｂは、それぞれｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
【００４５】
本実施の形態では、ｎ型の半導体領域３１が、図１に示すように、互いに隣接する２つの浮遊電極ＦＧの間に形成されている。すなわち、ｎ型の半導体領域３１は、２つの容量素子Ｃの共有領域になっている。
【００４６】
これらｐ型の半導体領域１３およびｎ型の半導体領域３１は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、制御ゲート配線ＣＧに電気的に接続されている。この導体部７ｅが接するｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１ｂの表層一部にシリサイド層５ａを形成している。
【００４７】
図１および図２から分かるように、容量電極ＦＧＣ２の第１方向Ｙおよび第２方向Ｘの長さは、書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第１方向Ｙおよび第２方向Ｘの長さよりも大となるよう設定されている。つまり、容量電極ＦＧＣ２、容量絶縁膜１０ｃ、および、ウエルＨＰＷ１で構成される第１容量の容量値は、容量電極ＦＧＣ１、容量絶縁膜１０ｄ、および、ウエルＨＰＷ２で構成される第２容量に比べ、およそ１０倍程度に設定されている。このような構成とすることで、第２容量に対する第１容量のカップリング容量比を高めることができ、制御ゲート配線ＣＧから供給される電圧を効率的に第２容量に供給することができ、電圧供給効率を向上させることが可能となっている。
【００４８】
次に、図３を用いて書込み／消去用素子ＣＷＥおよび読出し用素子ＱＲの構造について更に説明する。図３は、浮遊電極ＦＧの延在方向に沿った断面を示しており、書込み／消去用素子ＣＷＥを電荷注入放出部と、読出し用素子ＱＲを読出し部と、表記している。
【００４９】
電荷注入放出部においては、活性領域Ｌ２を囲むように、側壁ＳＳ２に接して分離部ＴＩが形成されている。活性領域Ｌ２の表面ＵＳ２（上面）には、容量絶縁膜１０ｄが形成されており、容量絶縁膜１０ｄ上には容量電極ＦＧＣ１（ＦＧ）が形成されている。活性領域Ｌ２において、表面ＵＳ２に沿う仮想直線（ａ）と側壁ＳＳ２に沿う仮想直線（ｂ）との交差部分を、活性領域Ｌ２の肩部Ｓ１と呼ぶ。肩部Ｓ１には、突起部ＰＪ１が設けられている。突起部ＰＪ１は、活性領域Ｌ２の表面ＵＳ２に対する凹部ＤＰ１と側壁ＳＳ２に対する凹部ＤＰ２が交差することで形成されている。凹部ＤＰ２は、凹部ＤＰ１よりも活性領域Ｌ２の表面ＵＳ２から離れた位置に有る。つまり、凹部ＤＰ１が上側で、凹部ＤＰ２が凹部ＤＰ１の下側に位置している。凹部ＤＰ１は、仮想直線（ａ）に対して活性領域Ｌ２側に窪んでおり、凹部ＤＰ２は、仮想直線（ｂ）に対して活性領域Ｌ２側に窪んでいる。突起部ＰＪ１は、凹部ＤＰ１を構成する疑似円弧ｃｖ１と凹部ＤＰ２を構成する疑似円弧ｃｖ２の交差部に形成されており、疑似円弧ｃｖ１と疑似円弧ｃｖ２とは角度α１（突起部ＰＪ１の角度と呼ぶ）をなす。疑似円弧ｃｖ１および疑似円弧ｃｖ２は、両者ともに活性領域Ｌ２側に凸となっている。突起部ＰＪ１、疑似円弧ｃｖ１および疑似円弧ｃｖ２を有する活性領域Ｌ２の肩部Ｓ１は、容量絶縁膜１０ｄを介して容量電極ＦＧＣ１で覆われている。また、仮想直線（ｃ）は、活性領域Ｌ２の中心に位置し、活性領域Ｌ２は、仮想直線（ｃ）に対して左右対称な構造を有している。
【００５０】
読出し部においては、活性領域Ｌ３を囲むように側壁ＳＳ３に接して、分離部ＴＩが形成されている。活性領域Ｌ３の表面ＵＳ３（上面）には、ゲート絶縁膜１０ｂが形成されており、ゲート絶縁膜１０ｂ上には容量電極ＦＧＲ（ＦＧ）が形成されている。活性領域Ｌ３において、表面ＵＳ３に沿う仮想直線（ａ）と側壁ＳＳ３に沿う仮想直線（ｂ）との交差部分を、活性領域Ｌ３の肩部Ｓ２と呼ぶ。肩部Ｓ２には、突起部ＰＪ２が設けられている。突起部ＰＪ２は、活性領域Ｌ３の表面ＵＳ３に対する凹部ＤＰ３と側壁ＳＳ３が交差することで形成されている。凹部ＤＰ３は、仮想直線（ａ）に対して活性領域Ｌ３側に窪んでいる。突起部ＰＪ２は、凹部ＤＰ３を構成する疑似円弧ｃｖ３と側壁ＳＳ３に沿う仮想直線（ｂ）との交差部に形成されており、疑似円弧ｃｖ３と仮想直線（ｂ）は角度α２（突起部ＰＪ２の角度と呼ぶ）をなす。また、仮想直線（ｃ）は、活性領域Ｌ３の中心に位置し、活性領域Ｌ３は、仮想直線（ｃ）に対して左右対称な構造を有している。また、活性領域Ｌ３の肩部Ｓ２に凹部ＤＰ３を形成しているので、読出し部に形成される読出し用素子ＱＲのキンク特性の発生を防止することができる。なお、メモリセルＭＣ１を構成する選択用素子ＱＳおよび容量素子Ｃも読出し部と同様の構造を有している。
【００５１】
ここで、突起部ＰＪ１の角度α１は、突起部ＰＪ２の角度α２よりも小さい（α１＜α２）。つまり、突起部ＰＪ１は、突起部ＰＪ２よりも尖った形状（構造）となっている。
【００５２】
次に、図２および図３を用いて、本実施の形態における不揮発性メモリの動作例について説明する。ここでは、メモリセルＭＣ１が選択された場合について、その書込み、消去、および、読出しについて説明する。図２に示すように、各メモリセルＭＣには、第１方向Ｙに延在するデータ書込み／消去用のビット線ＷＢＬとデータ読み出し用のビット線ＲＢＬ、および、第２方向Ｘに延在する制御ゲート配線（ワード線）ＣＧと、ソース線ＳＬと、選択線ＧＳとが接続されている。具体的には、データの書込み／消去用素子ＣＷＥの一方の電極は、データ書込み／消去用のビット線ＷＢＬに電気的に接続されている。また、そのデータの書込み／消去用素子ＣＷＥの他方の電極ＦＧＣ１（浮遊電極ＦＧ）は、データの読出し用素子ＱＲのゲート電極ＦＧＲ（浮遊電極ＦＧ）に電気的に接続されるとともに、容量素子Ｃの一方の電極ＦＧＣ２（浮遊電極ＦＧ）に電気的に接続されている。そして、その容量素子Ｃは他方の電極（図２で示す制御ゲート電極ＣＧＷ）は制御ゲート配線ＣＧに電気的に接続されている。一方、データの読出し用素子ＱＲのドレインは、選択用ＭＩＳトランジスタＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。選択用ＭＩＳトランジスタＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
【００５３】
図２を参照してデータの書込み動作における各部への印加電圧について説明する。
【００５４】
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖの電圧を印加してｐ型の基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、制御ゲート配線ＣＧから導体部７ｅを通じて容量素子Ｃの制御ゲート電極ＣＧＷに、例えば９Ｖの正の制御電圧を印加する。また、前記データ書込み／消去用のビット線ＷＢＬから導体部７ｃを通じて書込み／消去用素子ＣＷＥの一方の電極（ｐ型の半導体領域３０およびｐ型のウエルＨＰＷ２）に、例えば−９Ｖの負の電圧を印加する。この時、前述の第１容量と第２容量の容量比により、容量電極ＦＧＣ１は、ほぼ９Ｖの正電位となる。つまり、ｐ型のウエルＨＰＷ２に対し、容量電極ＦＧＣ１はおよそ１８Ｖの正電位となる。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、選択線ＧＳから導体部７ｆを通じて選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、ソース線ＳＬから導体部７ｄを通じてデータの読出し用素子ＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書込み用のビット線ＲＢＬから導体部７ｇを通じて、選択用ＭＩＳトランジスタＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。
【００５５】
これにより、メモリセルＭＣ１のデータの書込み／消去用素子ＣＷＥのｐ型のウエルＨＰＷ２の電子を、ＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊電極ＦＧ）に注入し、データを書き込む。読出し用素子ＱＲのしきい値が所定の範囲に入るように、上記の書込み電圧を各素子に所定時間印加して書込みが完了する。
【００５６】
ここで、図３に示すように、データの書込み／消去用素子ＣＷＥ（電荷注入放出部に対応）が形成された活性領域Ｌ２の肩部Ｓ１は、尖った突起部ＰＪ１を有しており、突起部ＰＪ１をＦＮトンネル電流が流れやすいため、データの高速書込みが可能となる。これは、尖った突起部ＰＪ１に電界が集中することで、容量絶縁膜１０ｄの膜厚が、見かけ上薄くなることによるものである。
【００５７】
また、データの書込みにおいて、読出し用素子ＱＲが所定のしきい値に達していないメモリセルＭＣは、書込み不良と判断される。所定時間の書込みを実施しても、複数のメモリセルＭＣ間で活性領域Ｌ２の肩部Ｓ１の形状バラツキにより書込み不良となるメモリセルＭＣも有り、書込み歩留りを低下させる要因となる。本実施の形態のメモリセルＭＣによれば、データの高速書込みが可能であるので、書込み歩留りを向上させることができる。
【００５８】
データのビット単位消去動作の一例を説明する。
【００５９】
図２を参照してデータの消去動作における各部への印加電圧について説明すると、ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖの電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、制御ゲート配線ＣＧから導体部７ｅを通じて容量素子Ｃの制御ゲート電極ＣＧＷに、例えば−９Ｖの負の制御電圧を印加する。また、データ書込み／消去用のビット線ＷＢＬから導体部７ｃを通じて書込み／消去用素子ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば９Ｖの正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、選択線ＧＳから導体部７ｆを通じて選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、ソース線ＳＬから導体部７ｄを通じてデータの読出し用素子ＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択用ＭＩＳトランジスタＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。
【００６０】
これにより、メモリセルＭＣ１のデータの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１（浮遊電極ＦＧ）に蓄積された電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。
【００６１】
データ読出し動作の一例を説明する。
【００６２】
図２を参照してデータの読出し動作における各部への印加電圧について説明すると、ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば３Ｖの電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、制御ゲート配線ＣＧから導体部７ｅを通じて容量素子Ｃの制御ゲート電極ＣＧＷに、例えば３Ｖの正の制御電圧を印加する。これにより、データの読出し用素子ＱＲのゲート電極ＦＧＲに正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、選択線ＧＳから導体部７ｆを通じて選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳに、例えば３Ｖを印加する。また、ソース線ＳＬから導体部７ｄを通じてデータの読出し用素子ＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択用ＭＩＳトランジスタＱＳの一方のｎ型の半導体領域１２に、例えば１Ｖを印加する。また、データ書込み／消去用のビット線ＷＢＬから導体部７ｃを通じて書込み／消去用素子ＣＷＥの一方の電極（ｐ型の半導体領域３０およびｐ型のウエルＨＰＷ２）に、例えば０Ｖの電圧を印加する。
【００６３】
これにより、メモリセルＭＣ１のデータの読出し用素子ＱＲをオン条件とし、そのデータの読出し用素子ＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｓに記憶されているデータが０／１のいずれなのかを読み出す。
【００６４】
次に、本実施の形態における半導体装置の製造方法の一例について図４〜図１８を参照して説明する。
【００６５】
図４〜図９は、本実施の形態の半導体装置の製造工程中における基板１Ｓ（ここでは、半導体ウエハと称する平面円形状の半導体薄板）の要部断面図である。不揮発性メモリであるメモリセルＭＣ１を構成する素子を図示する。基板１Ｓの主面の容量部（図２のＬ１に対応）、電荷注入放出部（図２のＬ２に対応）、および、読出し部と選択部（図２のＬ３に対応）に、それぞれ、容量素子Ｃ、書込み／消去用素子ＣＷＥ、および、読出し用素子ＱＲと選択用素子ＱＳが形成される。図４〜図９は、図２の断面に対応しているが、図２の活性領域Ｌ６の部分を省略している。
【００６６】
まず、図４に示すように、ｐ型のシリコン基板からなる基板１Ｓ（半導体ウエハ、半導体基板）を用意し、容量部、電荷注入放出部、読出し部、および、選択部を一体に囲むように、ｎ型の埋込ウエルＤＮＷを形成する。フォトリソグラフィ（以下、単にリソグラフィという）工程およびイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板１Ｓの主面上に形成されたレジストパターンをマスクとして、基板１Ｓの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
【００６７】
続いて、基板１Ｓの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、絶縁膜からなる溝形の分離部ＴＩを形成する。これにより、活性領域を規定する。つまり、平面視において、容量素子Ｃ、書込み／消去用素子ＣＷＥ、読出し用素子ＱＲ、および、選択用素子ＱＳは、それぞれ、分離部ＴＩによって囲まれている。
【００６８】
次いで、図５に示すように、メモリセルＭＣ１の形成領域に、ｐ型のウエルＨＰＷ１〜ＨＰＷ３をリソグラフィ工程およびイオン注入工程等により同時に形成する。容量素子Ｃが形成されるｐ型のウエルＨＰＷ１、書込み／消去用素子ＣＷＥが形成されるｐ型のウエルＨＰＷ２、および、読出し用素子ＱＲと選択用素子ＱＳが形成されるｐ型のウエルＨＰＷ３は、各々が、ｎ型の埋込ウエルＤＮＷに囲まれている。つまり、ｐ型のウエルＨＰＷ１〜ＨＰＷ３の各々は、互いに電気的に独立とすることができる。
【００６９】
その後、ゲート絶縁膜１０ｂ、１０ｅおよび容量絶縁膜１０ｃ、１０ｄを熱酸化法等により形成した後、基板１Ｓ（半導体ウエハ）の主面上に、例えば低抵抗の多結晶シリコンからなる導電体膜２０をＣＶＤ（Chemical Vapor Deposition）法等により形成する。ここで、ゲート絶縁膜１０ｂ、１０ｅおよび容量絶縁膜１０ｃ、１０ｄの厚さは、等しい厚さで形成されている。
【００７０】
次いで、図６に示すように、導電体膜２０を、リソグラフィ工程およびエッチング工程によりパターニングし、ゲート電極ＦＧＳおよび浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１、ＦＧＣ２）を形成する。
【００７１】
続いて、容量素子Ｃの形成領域およびデータの書込み／消去用素子ＣＷＥの形成領域に、ｐ−型の半導体領域１３ａ、３０ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、容量素子Ｃの形成領域、データの書込み／消去用素子ＣＷＥの形成領域に、データの読出し用素子ＱＲの形成領域および選択用ＭＩＳトランジスタＱＳの形成領域に、ｎ−型の半導体領域１２ａ、１５ａ、３１ａをリソグラフィ工程およびイオン注入法等により同時に形成する。
【００７２】
次いで、図７に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば、酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極ＦＧＲ、ＦＧＳおよび容量電極ＦＧＣ１、ＦＧＣ２の側面にサイドウォールＳＷを形成する。
【００７３】
続いて、容量部および電荷注入放出部と、ｐ型のウエルＨＰＷ３の引き出し領域とに、ｐ＋型の半導体領域１３ｂ、３０ｂ、４ａをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、容量部に、ｐ型の半導体領域１３を形成する。また、電荷注入放出部に、ｐ型の半導体領域３０を形成する。
【００７４】
続いて、容量部、電荷注入放出部、読出し部および選択部のｎチャネル型のＭＩＳトランジスタ形成領域に、ｎ＋型の半導体領域３１ｂ、１５ｂ、１２ｂをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、容量部に、ｎ型の半導体領域３１を形成し、容量素子Ｃを形成する。また、電荷注入放出部に、ｎ型の半導体領域１５を形成し、データの書込み／消去用素子ＣＷＥを形成する。また、読出し部および選択部に、ｎ型の半導体領域１２を形成し、データの読出し用素子ＱＲおよび選択用ＭＩＳトランジスタＱＳを形成する。
【００７５】
次いで、図８に示すように、シリサイド層５ａを選択的に形成する。このシリサイド層５ａの形成工程に先立って、メモリセルＭＣ１の領域においては、浮遊電極ＦＧ（容量電極ＦＧＣ１、ＦＧＣ２、ゲート電極ＦＧＲ）の上面に絶縁膜２８を形成することで、その部分にシリサイド層５ａが形成されないようにする。すなわち、選択用素子ＱＳのゲート電極ＦＧＳ上にはシリサイド層５ａが形成され、容量部、電荷注入放出部および読出し部の浮遊ゲート電極（ＦＧＣ２、ＦＧＣ１、ＦＧＲ）上にはシリサイド層５ａが形成されない。なお、絶縁膜２８は、例えば、酸化シリコン膜によって形成されている。
【００７６】
この絶縁膜２８は、各浮遊電極ＦＧのサイドウォールＳＷ端部から、ゲート長方向に延在しており、シリサイド層５ａは、絶縁膜２８から露出した半導体領域３１ｂ、１３ｂ、１５ｂ、３０ｂ、および、１２ｂに形成されている。
【００７７】
続いて、図９に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば、窒化シリコンからなる絶縁層６ａをＣＶＤ法等により堆積した後、その上に、例えば、酸化シリコンからなる絶縁層６ｂを絶縁層６ａよりも厚くＣＶＤ法等により堆積する。その後、絶縁層６ｂに化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し絶縁層６ｂの上面を平坦化する。その後、絶縁層６にコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成する。その後、基板１Ｓ（半導体基板、半導体ウエハ）の主面上に、例えば、タングステン（Ｗ）等からなる導電体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホールＣＴ内に導体部７ａ、７ｃ〜７ｇを形成する。これ以降は通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。
【００７８】
図１０〜１８はメモリセルＭＣ１の読出し部と電荷注入放出部の製造工程中の要部断面図であり、図１のＸ２−Ｘ２の断面、つまり、メモリセルＭＣ１の電荷注入放出部と読出し部において、浮遊電極ＦＧの延在方向に沿って切断した要部断面図である。
【００７９】
まず、図１０に示すように、基板１Ｓ上に膜厚１０〜２０ｎｍ程度の酸化シリコン膜４０を形成した後、膜厚１７０〜２００ｎｍ程度の窒化シリコン膜４１を形成する。
【００８０】
次に、図１１に示すように、図示しないレジストパターンをマスクとして用い、窒化シリコン膜４１とその下の酸化シリコン膜４０をドライエッチング工程でパターニングする。窒化シリコン膜４１および酸化シリコン膜４０は、図１の活性領域Ｌ２、Ｌ３に対応する領域に残され、活性領域Ｌ２，Ｌ３を囲む領域（つまり、前述の素子分離領域ＴＩ）では除去されている。このドライエッチング工程では、基板１Ｓの表面にオーバーエッチを施し、基板１Ｓの表面には１０〜３０ｎｍ程度の窪みを形成するので、活性領域Ｌ２、Ｌ３の周辺部にはおよそ９０°の角部ＥＤが形成される。次に、レジストパターンを除去した後、例えば、フッ酸等を用いてエッチングすることにより、酸化シリコン膜４０をパターニングされた窒化シリコン膜４１の端部から１０ｎｍ程度後退させる。
【００８１】
次に、図１２に示すように、基板１Ｓを熱酸化することにより素子分離領域ＴＩに酸化シリコン膜４２を形成する。この酸化シリコン膜４２は、酸化シリコン膜４０の膜厚よりも厚く、例えば、２０〜６５ｎｍ程度とする。この時、窒化シリコン膜４１は、耐酸化性膜として機能する。そして、酸化シリコン膜４０が後退した部分にも、酸化シリコン膜４０よりも厚い酸化シリコン膜４２が形成される。この熱酸化工程は、活性領域Ｌ２、Ｌ３の周辺部に形成された角部ＥＤを丸めるために行う。前述のオーバーエッチ工程と熱酸化工程により、基板１Ｓの表面に着目すると、活性領域Ｌ２，Ｌ３の中央部における基板１Ｓの表面ＵＳ２、ＵＳ３に対し、活性領域Ｌ２，Ｌ３の周辺部には凹部ＤＰ１および凹部ＤＰ３が形成される。次に、素子分離領域ＴＩの酸化シリコン膜４２を、例えば、フッ酸等のウエットエッチングにより除去する。
【００８２】
次に、図１３に示すように、パターニングされた窒化シリコン膜４１をマスクに、ドライエッチング工程で基板１Ｓに溝ＧＶを形成する。溝ＧＶは、パターニングされた窒化シリコン膜４１で覆われていない領域、つまり素子分離領域ＴＩに形成される。ドライエッチングには塩素系ガスを用い、溝ＧＶの深さは０．３５〜０．４μｍである。溝ＧＶを構成する活性領域Ｌ２、Ｌ３の側壁ＳＳ２、ＳＳ３は、基板１Ｓの表面から深さ方向において、ほぼ直線的に延びているが、基板１Ｓ表面に対し、α０（およそ１１０°）の傾斜を有している。窒化シリコン膜４１の下部であって、活性領域Ｌ２、Ｌ３の肩部Ｓ１、Ｓ２には、凹部ＤＰ１、ＤＰ３が残っている。
【００８３】
次に、図１４に示すように、溝ＧＶの内部を含む基板１Ｓ上にＣＶＤ法で酸化シリコン膜４３を形成する。この酸化シリコン膜４２は、溝ＧＶの内部を完全に埋め込むように厚い膜厚で堆積させる。次に、酸化シリコン膜４３に、およそ１１００℃の熱処理を施すことで、酸化シリコン膜４３の膜質を改善でき、例えば、絶縁性および耐エッチング性を向上できる。
【００８４】
図１５を用いて説明するが、次に、酸化シリコン膜４３を化学的機械的研磨（ＣＭＰ）法により研磨する。この研磨工程は、窒化シリコン膜４１に対し、酸化シリコン膜４３の研磨レートが大きい条件で実施することで、窒化シリコン膜４１をストッパ膜として機能させる。活性領域Ｌ２、Ｌ３上および素子分離領域ＴＩ上の酸化シリコン膜４３の研磨を進め、窒化シリコン膜４１が露出した後、しばらく追加研磨を実施することで、窒化シリコン膜４１上の酸化シリコン膜４３を完全に研磨除去することができる。追加研磨では、窒化シリコン膜４１も研磨されて薄くなるが、図１５に示すように、素子分離領域ＴＩに、窒化シリコン膜４１の表面とほぼ等しい高さの研磨面を有する酸化シリコン膜４３を形成することができる。
【００８５】
図１６を用いて説明するが、次に、研磨工程後に残った窒化シリコン膜４１を、例えば、熱リン酸等で除去し、その後、例えば、酸化シリコン膜４３に対し、フッ酸等のエッチング液を用いたエッチング処理を施し、素子分離領域ＴＩの中央部の酸化シリコン膜４３の表面の高さを活性領域Ｌ２、Ｌ３の表面ＵＳ２、ＵＳ３の高さとほぼ等しくする。この時、活性領域Ｌ２、Ｌ３の表面ＵＳ２、ＵＳ３の酸化シリコン膜４０も除去される。更に、活性領域Ｌ２、Ｌ３側からエッチング液が侵入することにより、活性領域Ｌ２、Ｌ３に接する部分の酸化シリコン膜４３の表面は、素子分離領域ＴＩの中央部の表面より低くなってしまい、活性領域Ｌ２、Ｌ３の表面ＵＳ２、ＵＳ３よりＤ１だけ低くなる。ここで、活性領域Ｌ２、Ｌ３の表面ＵＳ２、ＵＳ３から、活性領域Ｌ２、Ｌ３に接する酸化シリコン膜４３の表面までの距離を「露出深さ」と呼ぶ。次に、図４、５を用いて説明したように、ｎ型の埋込ウエルＤＮＷおよびｐ型のウエルＨＰＷ２〜ＨＰＷ３の形成工程を実施する。ここでは、ｐ型のウエルＨＰＷ２、ＨＰＷ３のみ図示している。
【００８６】
次に、図１７に示すように、読出し部をマスクＰＲで覆い、電荷注入放出部を選択的に開口した状態で、電荷注入放出部の酸化シリコン膜４３にエッチングを施し、活性領域Ｌ２の側壁ＳＳ２を部分的に露出させる。つまり、活性領域Ｌ２に接する酸化シリコン膜４３の表面は、凹部ＤＰ２を凹部ＤＰ１より深い位置に形成するために、凹部ＤＰ１よりも深くする必要が有る。電荷注入放出部において、活性領域Ｌ２の側壁ＳＳ２に接する酸化シリコン膜４３の表面は、活性領域Ｌ２の表面ＵＳ２からＤ２だけ低くする。活性領域Ｌ２における露出深さＤ２を活性領域Ｌ３における露出深さＤ１よりも大（Ｄ２＞Ｄ１）とする。このようにして、酸化シリコン膜４３からなる分離部ＴＩが活性領域Ｌ２、Ｌ３の周囲に形成される。図１７からも分かるように、読出し部と電荷注入放出部の境界部分には、上記酸化シリコン膜４３の選択エッチングに伴い、段差ＳＴができる。電荷注入放出部の酸化シリコン膜４３のエッチングの後、マスクＰＲを除去する。
【００８７】
次に、図１８に示すように、基板１Ｓに８５０℃程度で熱酸化処理を施し、活性領域Ｌ２、Ｌ３の表面ＵＳ２、ＵＳ３に酸化シリコン膜からなる容量絶縁膜１０ｄおよびゲート絶縁膜１０ｂを形成する。前述のとおり、ゲート絶縁膜１０ｂと容量絶縁膜１０ｄとは等しい膜厚となる。電荷注入放出部においては、シリコンからなる活性領域Ｌ２の表面ＵＳ２（上面）および側壁ＳＳ２が露出した状態で熱酸化処理を施すため、活性領域Ｌ２の肩部Ｓ１においては、露出した側壁ＳＳ２からもシリコンの酸化が進み、図３に示すように、側壁ＳＳ２に沿う仮想直線（ｂ）に対して凹部ＤＰ２が形成される。また、活性領域Ｌ２の表面ＵＳ２には、凹部ＤＰ１が形成されており、突起部ＰＪ１は、凹部ＤＰ１と、凹部ＤＰ１の下部に位置する凹部ＤＰ２と、で構成される。一方、読出し部においては、活性領域Ｌ３の側壁ＳＳ３はほとんど露出していない状態で熱酸化処理が施されるので、活性領域Ｌ３の肩部Ｓ２においては、活性領域Ｌ２の肩部Ｓ１に形成された凹部ＤＰ２は形成されない。
【００８８】
次に、基板１Ｓ上に、低抵抗の多結晶シリコンからなる導電体膜２０を、ゲート絶縁膜１０ｂと容量絶縁膜１０ｄ上に、例えば、ＣＶＤ法により形成する。その後の工程は、図６〜９を用いて説明した通りである。
【００８９】
図１７に示すように、電荷注入放出部と読出し部において、活性領域Ｌ２、Ｌ３の表面を基準にした場合の活性領域Ｌ２、Ｌ３に接する酸化シリコン膜４３の高さが異なる状態で、ゲート絶縁膜１０ｂ、容量絶縁膜１０ｄを形成する熱酸化処理を施すことにより、活性領域Ｌ２、Ｌ３の肩部Ｓ１、Ｓ２に異なる形状の突起部ＰＪ１、ＰＪ２を形成できる。つまり、電荷注入放出部において、読出し部よりも、活性領域Ｌ２に接する酸化シリコン膜４３の高さを低く（Ｄ２＞Ｄ１）して、側壁ＳＳ２を側壁ＳＳ３より広く露出させた状態で熱酸化処理を施すことで、突起部ＰＪ１を突起部ＰＪ２よりも尖った形状とすることができる。
【００９０】
図１６において、活性領域Ｌ２、Ｌ３に接する酸化シリコン膜４３の高さは、側壁ＳＳ２、ＳＳ３にかかっても良い。つまり、露出深さＤ１が第１凹部ＤＰ１、第３凹部ＤＰ３よりも深くても構わない。図１８で説明した熱酸化処理の工程で、活性領域Ｌ２の露出深さＤ２が活性領域Ｌ３の露出深さＤ１よりも大となっていることが重要であり、この関係を有した状態で熱酸化処理を施すことにより、突起部ＰＪ１を突起部ＰＪ２よりも尖った形状とすることができる。
【００９１】
なお、図１０〜１８において、読出し部と電荷注入放出部を用いてメモリセルＭＣの製造方法を説明したが、メモリセルＭＣを構成する容量素子Ｃおよび選択用素子ＱＳも読出し部と同様の製造方法である。
【００９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９３】
ＡＭ  不揮発性メモリ領域
Ｃ  容量素子
ＣＧ  制御ゲート配線
ＣＧＷ  制御ゲート電極
ＣＴ  コンタクトホール
ｃｖ１、ｃｖ２、ｃｖ３  疑似円弧
ＣＷＥ  書込み／消去用素子
ＤＮＷ  ｎ型の埋込ウエル
ＤＰ１、ＤＰ２、ＤＰ３  凹部
ＥＤ  角部
ＦＧ  浮遊電極
ＦＧＣ１、ＦＧＣ２  容量電極
ＦＧＲ、ＦＧＳ  ゲート電極
ＧＳ  選択線
ＧＶ  溝
ＨＮＷ  ｎ型のウエル
ＨＰＷ１、ＨＰＷ２、ＨＰＷ３  ｐ型のウエル
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６  活性領域
ＭＣ、ＭＣ１、ＭＣ２  メモリセル（不揮発性メモリセル）
ＰＪ１、ＰＪ２  突起部
ＰＲ  マスク
ＱＳ  選択用素子
ＱＲ  読出し用素子
ＲＢＬ  データ読み出し用のビット線
ＳＬ  ソース線
ＳＳ２、ＳＳ３  側壁
ＳＴ  段差
ＳＷ  サイドウォール
Ｓ１、Ｓ２  肩部
ＴＩ  分離部（素子分離領域）
ＵＳ２、ＵＳ３  上面（表面）
ＷＢＬ  データ書込み／消去用のビット線
１Ｓ  基板（半導体基板、半導体ウエハ）
４ａ、１３ｂ、３０ｂ  ｐ＋型の半導体領域
５ａ  シリサイド層
６、６ａ、６ｂ、２８  絶縁膜
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ  導体部
１０ｃ、１０ｄ  容量絶縁膜
１０ｂ、１０ｅ  ゲート絶縁膜
１２、１５、３１  ｎ型の半導体領域
１２ａ、１５ａ、３１ａ  ｎ−型の半導体領域
８ａ、１２ｂ、１５ｂ、３１ｂ  ｎ＋型の半導体領域
１３、３０  ｐ型の半導体領域
１３ａ、３０ａ  ｐ−型の半導体領域
２０  導電体膜
４０、４２、４３  酸化シリコン膜
４１  窒化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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