(57)【要約】      （修正有）【課題】セルキャパシタと同じ強誘電材料により絶縁層が形成されたキャパシタのリーク電流を低減する。【解決手段】半導体基板上の第１面４８上に設けられた第１下部電極５０ａと、第１下部電極５０ａ上に設けられ強誘電体材料を含む第１強誘電体層５２ａと、第１強誘電体層５２ａ上に設けられた第１上部電極５４ａとを有する第１キャパシタ２６と、第１面４８上に設けられた第２下部電極５０ｂと、第２下部電極５０ｂ上に設けられ、第１強誘電体層５２ａより配向度が低く前記強誘電体材料を含む第２強誘電体層５２ｂと、第２強誘電体層５２ｂ上に設けられた第２上部電極５４ｂとを有する第２キャパシタ５６ｂとを備える。【選択図】図３
2015207717.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１面上に設けられた第１下部電極と、前記第１下部電極上に設けられ、強誘電体材料を含む第１強誘電体層と、前記第１強誘電体層上に設けられた第１上部電極とを有する第１キャパシタと、
前記第１面上に設けられた第２下部電極と、前記第２下部電極上に設けられ、前記第１強誘電体層より配向度が低く、前記強誘電体材料を含む第２強誘電体層と、前記第２強誘電体層上に設けられた第２上部電極とを有する第２キャパシタとを
備えた半導体装置。
【請求項２】
前記第１下部電極および前記第２下部電極は、[111]軸方向に配向した白金膜を含み、
前記第１強誘電体層は、[111]軸方向に配向していることを
特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２キャパシタは更に、前記第２下部電極と前記第２強誘電体層の間に配置された絶縁膜を有することを
特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上の第１面上に、下部電極膜を形成する工程と、
前記下部電極膜の第２キャパシタ領域をプラズマに曝す工程と、
前記プラズマに曝す工程の後、前記下部電極膜上に強誘電体膜を堆積する工程と、
前記下部電極膜と前記強誘電体膜とを熱処理する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜と前記強誘電体膜と前記下部電極膜とをエッチングして、前記第２キャパシタ領域とは異なる第１キャパシタ領域に第１キャパシタを形成し、前記第２キャパシタ領域に第２キャパシタを形成する工程とを
有する半導体装置の製造方法。
【請求項５】
前記プラズマに曝す工程では、
前記第１キャパシタ領域を覆うとともに前記２キャパシタ領域を露出するレジスト膜を介して前記第２キャパシタ領域を前記プラズマに曝し、
前記第２キャパシタ領域を前記プラズマに曝した後、前記レジスト膜をレジスト剥離液により剥離することを
特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上の第１面上に、下部電極膜を形成する工程と、
前記下部電極膜の第２キャパシタ領域を覆う絶縁膜パターンを形成する工程と、
前記絶縁膜パターンを形成する工程の後、前記下部電極膜および前記絶縁膜パターン上に強誘電体膜を堆積する工程と、
前記下部電極膜と前記強誘電体膜を熱処理する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜と前記強誘電体膜と前記下部電極膜とをエッチングして、前記第２キャパシタ領域とは異なる第１キャパシタ領域に第１キャパシタを形成し、前記第２キャパシタ領域に第２キャパシタを形成する工程とを
有する半導体装置の製造方法。
【請求項７】
前記絶縁膜パターンを形成する工程では、
前記下部電極膜上に絶縁膜を堆積し、
前記絶縁膜を堆積する工程の後、前記第１キャパシタ領域の上方で前記絶縁膜を露出し前記第２キャパシタ領域の上方で前記絶縁膜を覆うレジスト膜を形成し、
前記レジスト膜を介して前記絶縁膜をウェットエッチングして、前記絶縁膜パターンを形成し、
前記絶縁膜パターンの形成後、前記レジスト膜をレジスト剥離液により剥離することを
特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体は、電界が印加された時に一旦発生した電気分極が電界が印加されなくなっても残留し、ある程度以上の強さの電界が反対方向に印加された時に分極の向きが反転する特性を有している。
【０００３】
この強誘電体の分極反転に着目し、メモリセルの情報記憶用キャパシタの絶縁層を強誘電体で形成した強誘電体不揮発性メモリ（Ferroelectric Random Access Memory、以下FeRAMと呼ぶ）が開発されている。
【０００４】
強誘電体不揮発性メモリの周辺回路には、情報記憶用キャパシタと同じ強誘電体膜から絶縁層が形成されたキャパシタが設けられる。しかし、強誘電体膜から絶縁層が形成された周辺回路のキャパシタには、リーク電流特性が悪いという問題がある。
【０００５】
そこで、周辺回路のキャパシタとなる部分の強誘電体膜を保護膜で覆わずに熱処理して組成を変化させ、周辺回路のキャパシタのリーク電流特性を改善する技術が提案されている（例えば、特許文献１）。
【０００６】
なお、強誘電体キャパシタのリーク電流に関しては、Pt電極膜をZr薄膜と反応させて非晶質化しこのPt電極膜の上に、強誘電体キャパシタの絶縁層となるBST（Barium Strontium Titanate）薄膜を堆積する技術が報告されている。非晶質化されたPt電極膜の上にBST薄膜を堆積することで、BST薄膜のグレインサイズが微細化され強誘電体キャパシタのリーク電流が低減する（例えば、特許文献２）。
【０００７】
強誘電体不揮発性メモリの製造方法に関しては、下部電極となるRu膜で内壁が覆われたシリンダ溝内のレジストをダウンフロー型のアッシング装置で除去する技術が報告されている（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開2003-282832号公報
【特許文献２】特開2002-110935号公報
【特許文献３】特開2005-93587号公報
【特許文献４】特開2001-36027号公報
【特許文献５】特開2006-245383号公報
【特許文献６】特開2003-142659号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、周辺回路のキャパシタとなる部分の強誘電体膜の組成を熱処理により変化させることで、周辺回路のキャパシタのリーク電流特性をある程度改善することは可能であるが十分とは言えない。
【００１０】
そこで本発明は、このような問題を解決することを課題とする。
【課題を解決するための手段】
【００１１】
上記の問題を解決するために、本装置の一観点によれば、半導体基板上の第１面上に設けられた第１下部電極と前記第１下部電極上に設けられ強誘電体材料を含む第１強誘電体層と前記第１強誘電体層上に設けられた第１上部電極とを有する第１キャパシタと、前記第１面上に設けられた第２下部電極と、前記第２下部電極上に設けられ、前記第１強誘電体層より配向度が低く前記強誘電体材料を含む第２強誘電体層と、前記第２強誘電体層上に設けられた第２上部電極とを有する第２キャパシタとを備えた半導体装置が提供される。 
【発明の効果】
【００１２】
開示の半導体装置によれば、セルキャパシタと同じ強誘電材料により絶縁層が形成されるキャパシタのリーク電流を格段に低減することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態１の半導体装置が設けられた装置の一例である。
【図２】図２は、実施の形態１の半導体装置の部分断面図である。
【図３】図３は、セルキャパシタおよび平滑キャパシタの部分断面図である。
【図４】図４は、実施の形態１の半導体装置の製造方法を説明する工程断面図である。
【図５】図５は、実施の形態１の半導体装置の製造方法を説明する工程断面図である。
【図６】図６は、実施の形態１の半導体装置の製造方法を説明する工程断面図である。
【図７】図７は、実施の形態１の半導体装置の製造方法を説明する工程断面図である。
【図８】図８は、第１キャパシタ領域および第２キャパシタ領域それぞれに形成されたPZT膜の配向率の一例を示す図である。
【図９】図９は、第１キャパシタ領域および第２キャパシタ領域それぞれに形成されたモニタ用キャパシタのリーク電流の一例を示す図である。
【図１０】図１０は、強誘電体膜の配向率とモニタ用キャパシタのリーク電流の関係を示す図である。
【図１１】図１１は、実施の形態２の第１キャパシタおよび第２キャパシタの部分断面図である。
【図１２】図１２は、実施の形態２の半導体装置の製造方法を説明する工程断面図である。
【図１３】図１３は、実施の形態２の半導体装置の製造方法を説明する工程断面図である。
【図１４】図１４は、実施の形態２の半導体装置の製造方法を説明する工程断面図である。
【図１５】図１５は、実施の形態２の半導体装置の製造方法を説明する工程断面図である。
【図１６】図１６は、実施の形態２の第１キャパシタ領域および第２キャパシタ領域それぞれに形成されたPZT膜の配向率の一例を示す図である。
【図１７】図１７は、実施の形態２の第１キャパシタ領域および第２キャパシタ領域それぞれに形成したモニタ用キャパシタのリーク電流の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【００１５】
（実施の形態１）
（１）構造
図１は、実施の形態１の半導体装置２が設けられた装置４の一例である。図１の装置４は、IC（Integrated Circuit）カードである。
【００１６】
図１に示すように、実施の形態１の装置４は、半導体装置２と、電磁波を送信および受信するループアンテナ６とを有する。半導体装置２は、ループアンテナ６に入力端が接続された全波整流回路８と、全波整流回路８の出力端が接続された平滑キャパシタ１０とを有する。半導体装置２は更に、平滑キャパシタ１０から電力が供給される強誘電体不揮発性メモリ１２（すなわち、FeRAM）と、平滑キャパシタ１０から電力が供給される処理部１４とを有する。
【００１７】
処理部１４は、ループアンテナ６に入射した電磁波から情報を抽出し処理する。処理部１４は、抽出した情報の処理に必要なデータをFeRAM１２から読み出し更に、処理中の情報および／または処理結果をFeRAM１２に記録する。処理部１４は更に、処理結果に対応する電磁波をループアンテナ６から放射する。ループアンテナ６と処理部１４との間の信号の送受信は、一対の信号線１６を介して行われる。
【００１８】
図２は、実施の形態１の半導体装置２の部分断面図である。
【００１９】
図２には、FeRAM１２のメモリセル１８と、平滑キャパシタ１０と、処理部１４のトランジスタ２０と、配線部２２とが示されている。メモリセル１８は、選択トランジスタ２４と、セルキャパシタ２６とを有している。選択トランジスタ２４のゲートは、選択ワード線２８に接続されている。
【００２０】
選択トランジスタ２４のソース・ドレイン領域の一方は例えば、ビア３０ａによりビット線３２に接続されている。選択トランジスタ２４のソース・ドレイン領域の他方は例えば、ビア３０ｂおよび配線３４ａによりセルキャパシタ２６の上部電極に接続されている。セルキャパシタ２６の下部電極は例えば、ビアによりプレート線３６に接続されている。
【００２１】
処理部１４のトランジスタ２０および選択トランジスタ２４は例えば、半導体基板３８（例えば、Ｓｉ基板）に形成されたＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。
【００２２】
処理部１４のトランジスタ２０および選択トランジスタ２４は、第１層間絶縁膜４０ａに覆われている。第１層間絶縁膜４０ａは、第１保護膜４２ａと第２保護膜４２ｂと第３保護膜４２ｃにより覆われている。第１保護膜４２ａの上には、セルキャパシタシタ２６が設けられている。第２保護膜４２ｂの上には、平滑キャパシタ１０が設けられている。第３保護膜４２ｃは、セルキャパシタ２６と平滑キャパシタ１０とを覆っている。第１保護膜４２ａ〜第３保護膜４２ｃと第１層間絶縁膜４０ａの間には、ビア３０ａ,３０ｂ等の酸化防止膜（図示せず）が設けられている。
【００２３】
第３保護膜４２ｃの上には、第２層間絶縁膜４０ｂと第４保護膜４２ｄと第３層間絶縁膜４０ｃとがこの順番で設けられている。第３層間絶縁膜４０ｃの上には、配線部２２が設けられている。
【００２４】
図２に示す例では、第１保護膜４２ａと第２保護膜４２ｂは別々の保護膜である。しかし、第１保護膜４２ａと第２保護膜４２ｂは、一つの保護膜であってもよい。すなわち、第１保護膜４２ａと第２保護膜４２ｂは、繋がっていてもよい。第１保護膜４２ａ〜第４保護膜４２ｄは例えば、酸化アルミニウム膜（以下、ALO膜と呼ぶ）である。
【００２５】
配線部２２は、配線層４４を少なくとも１層有している。配線層４４は、半導体基板３８に設けられた素子（例えば、選択トランジスタ２４、処理部１４のトランジスタ２０等）同士を接続する配線３４ｂ（電極パッドを含む）を有している。配線層４４は更に、配線３４ｂを覆う第４層間絶縁膜４０ｄと、第４層間絶縁膜４０ｄに設けられたビア３０ｃとを有している。配線部２２の表面は、パッシベーション膜（例えば、ポリイミド膜）４６により覆われている。配線部２２の配線３４ｂは、第１層間絶縁膜４０ａに設けられたビア３０ｄおよび第２層間絶縁膜４０ｂに設けられたビア３０ｅにより、処理部１４のトランジスタ２０に接続されている。第１層間絶縁膜４０ａ〜第４層間絶縁膜４０ｄは例えば、シリコン酸化膜（以下、SIO膜と呼ぶ）である。
【００２６】
第１保護膜４２ａおよび第２保護膜４２ｂは、一つの絶縁膜（例えば、ALO膜）からドライエッチングにより形成される。或いは、第１保護膜４２ａおよび第２保護膜４２ｂは一つの絶縁膜である。したがって、第１保護膜４２ａおよび第２保護膜４２ｂの表面は、同一面上（以下、第１面と呼ぶ）にある。
【００２７】
図３は、セルキャパシタ２６および平滑キャパシタ１０の部分断面図である。図３の左側には、図２の領域Ａを拡大したセルキャパシタ２６の部分断面図が示されている。図３の右側には、図２の領域Ｂを拡大した平滑キャパシタ１０の部分断面図が示されている。
【００２８】
セルキャパシタ２６は、FeRAM１２（図１参照）のメモリセルに設けられたキャパシタである。セルキャパシタ２６は、図３に示すように、第１下部電極５０ａと、第１下部電極５０ａ上に設けられた第１強誘電体層５２ａと、第１強誘電体層５２ａ上に設けられた第１上部電極５４ａとを有するキャパシタ（以下、第１キャパシタ５６ａと呼ぶ）である。第１下部電極５０ａは、半導体基板３８上の第１面４８上に設けられた導電層である。第１強誘電体層５２ａは、強誘電体材料(例えば、チタン酸ジルコン酸鉛すなわちPZT(Lead Zirconate Titanate))で形成された（すなわち、強誘電体材料を含む）絶縁層である。第１上部電極５４ａは、第１強誘電体層５２ａ上に設けられた導電層である。
【００２９】
平滑キャパシタ１０は、第２下部電極５０ｂと、第２下部電極５０ｂ上に設けられた第２強誘電体層５２ｂと、第２強誘電体層５２ｂ上に設けられた第２上部電極５４ｂとを有するキャパシタ（以下、第２キャパシタ５６ｂと呼ぶ）である。第２下部電極５０ｂは、第１面４８上に設けられた導電層である。第２強誘電体層５２ｂは、第１強誘電体層５２ａの強誘電体材料で形成され（すなわち、第１強誘電体層５２ａの強誘電体材料を含み）第１強誘電体層５２ａより配向度が低い強誘電体層（絶縁層）である。第２上部電極５４ｂは、第２強誘電体層５２ｂ上に設けられた導電層である。
【００３０】
第１下部電極５０ａおよび第２下部電極５０ｂは例えば、[111]軸方向に配向した白金膜（以下、Pt膜と呼ぶ）である。第１強誘電体層５２ａは、第１下部電極５０ａの配向を引き継いで例えば[111]軸方向に配向したPZT層である。
【００３１】
上述したように、第２強誘電体層５２ｂの配向度は、第１強誘電体層５２ａの配向度より低い。換言するならば、第１強誘電体層５２ａの配向度は、第２強誘電体層５２ｂの配向度より高い。したがって、第１強誘電体層５２ａでは、基板３８に垂直な方向に特定の結晶軸（例えば、[111]軸）が向いた微結晶の割合が、第２強誘電体層５２ｂより高い。このため、図３の左図に示すように、結晶粒界５８が基板に垂直な方向に延びている。一方、配向度の低い第２強誘電体層５２ｂでは、結晶粒界６０が図３の右図に示すように、複雑に折れ曲がっている。
【００３２】
後述するように、強誘電体層のリーク電流は主に結晶粒界５８，６０を流れる。従って、第２強誘電体層５２ｂにおけるリーク電流の経路は、第１強誘電体層５２ａにおけるリーク電流の経路より長くなる。このため、第２キャパシタ５６ｂのリーク電流は、第１キャパシタ５６ａのリーク電流より小さくなる。尚、第１強誘電体層５２ａの結晶粒界５８には、図３の左図に示すように隙間が生じることがある。
【００３３】
実施の形態１では第２キャパシタ５６ｂは、平滑キャパシタとして利用される。強誘電体層の配向度が低くなるとリーク電流は減少するが、ヒステリシス特性は劣化する。しかし、第２キャパシタ５６ｂ（例えば、平滑キャパシタ）は強誘電体のヒステリシス特性を利用しないので、配向度が低くなっても問題はない。
【００３４】
第２キャパシタ５６ｂの絶縁層は、誘電率が大きい強誘電体材料で形成されている。このため第２キャパシタ５６ｂは、SiO2膜等で絶縁層が形成されたMIM(Metal Insulator Metal)キャパシタや多結晶Siで絶縁層が形成されたポリキャパシタより小型化できる。
【００３５】
ところで、第１キャパシタ５６ａには、第２キャパシタ５６ｂより大きなリーク電流が流れる。しかし、第１キャパシタ５６ａはセルキャパシタなので、リーク電流がある程度大きくても問題はない。これは、セルキャパシタに印加される電圧が間欠的であり、しかも持続時間が短いためである。
【００３６】
平滑キャパシタのリーク電流は、強誘電体層が薄くなるほど大きくなる。特に強誘電体層が120nm以下になると、平滑キャパシタのリーク電流は顕著に増加する。したがって、第２強誘電体層５２ｂ（および第１強誘電体層５２ａ）の厚さが120nm以下の場合、実施の形態１は極めて有効である。第２強誘電体層５２ｂ（および第１強誘電体層５２ａ）の厚さが90nm以下の場合、実施の形態１は更に有効である。
【００３７】
ただし、第２強誘電体層５２ｂが10nmより薄くなると、第２キャパシタ５６ｂのリーク電流の問題が再び顕在化する。したがって、第２強誘電体層５２ｂの厚さは10nm以上が好ましい。更に好ましくは、第２強誘電体層５２ｂの厚さは20nm以上である。
【００３８】
―薄膜の配向度について―
薄膜の配向度は、各結晶軸方向に対して算出される配向度の最大値である。
【００３９】
[h0k0l0]軸方向の配向度は、２θ−θＸ線回折法（以下、Ｘ線回折法と呼ぶ）により得られる回折パターンの回折ピーク強度Ｉ（hkl）から、Lotgeringの式により算出される。
【００４０】
具体的には例えば、先ず式（１）によりP値を算出する。次に、算出したP値を式（２）に代入してF値を算出する。算出したF値が、[h0k0l0]軸方向の配向度である。
【００４１】
【数１】
2015207717.tif 000003
【００４２】
【数２】
2015207717.tif 000004
【００４３】
ここでI(hkl)は、(hkl)面の回折ピーク強度である。ΣI(hkl)は、全回折ピーク強度の総和である。ΣI(h0k0l0)は、(h0k0l0)面に等価な面の回折ピーク強度の総和である。P0は無配向試料における[h0k0l0]軸方向のP値である。
【００４４】
算出したF値のうちの最大値を、薄膜の配向度という。薄膜の配向方向は、F値が最大になる軸方向である。
【００４５】
配向度の大小関係は、透過型電子線顕微鏡（Transmission Electron Microscope、以下TEMと呼ぶ）による薄膜の断面観察でも判定できる。
【００４６】
まず、基板とともに薄膜（例えば、PZT膜）を切断して、薄膜の断面を露出させる。次にこの試料を電子線が透過するまで薄層化して、断面試料を作製する。その後、作製した断面試料をTEMで観察し、薄膜に含まれる各微結晶の電子線回折パターンを測定する。この電子線回折パターンに基づいて、各微結晶の結晶軸が基板に対してどの方向を向いているかを判定する。更にこの判定結果に基づいて、断面試料に含まれる微結晶のうちで、特定の結晶軸（例えば、[111]軸）が基板に垂直な方向に向いている微結晶の割合を算出する。
【００４７】
この割合（以下、TEM観察による配向性と呼ぶ）と、配向度との間には強い正の相関関係が存在する。したがってTEMによる断面観察により、複数の薄膜における配向度の大小関係を判定できる。なお、TEM観察による配向性は、微結晶の大きさにより重み付けされた割合であることが好ましい。
【００４８】
（２）製造方法
図４〜図７は、半導体装置２の製造方法を説明する工程断面図である。
【００４９】
（２−１）セルトランジスタ等の形成（図４（ａ）参照）
まず半導体基板３８に、全波整流回路８、FeRAM１２、および処理部１４に含まれる素子を形成する。具体的には、全波整流回路８のダイオード、選択トランジスタ２４、および処理部１４のトランジスタ２０等を半導体基板３８に形成する。
【００５０】
形成した素子の上に、例えばTEOS(Tetra-Ethyl-Ortho-Silicate)と酸素の混合ガスのプラズマから生成される酸化シリコン膜(以下、TEOS膜と呼ぶ)を堆積する。次に、形成したTEOS膜の表面を化学的機械的研磨(Chemical Mechanical Polishing;以下、CMPと呼ぶ)で平坦化して、図４（ａ）に示すように、第１層間絶縁膜４０ａを形成する。
【００５１】
次に、半導体基板３８に形成した各素子に達するビア３０ａ，３０ｂ，３０ｄを、第１層間絶縁膜４０ａに形成する。形成したビア３０ａ，３０ｂ，３０ｄおよび第１層間絶縁膜４０ａの上に、酸化窒化シリコン膜（以下、SION膜と呼ぶ）を堆積し、このSION膜の上に更にTEOS膜を堆積して酸化防止膜６２を形成する。酸化防止膜６２は、後述するRIE(Reactive Ion Etching)後の熱処理（すなわち、回復アニール）によるビア３０ａ，３０ｂ，３０ｄの酸化を防止する。
【００５２】
（２−２）下部電極膜等の形成（図４（ｂ）参照）
酸化防止膜６２の上に例えば、厚さ10nm〜30nmのALO膜（図示せず）を、DC(Direct Current)スパッタリング法により形成する。更に図４（ｂ）に示すように、このALO膜の表面（第１面）上に、導電性の下部電極膜６４（例えば、厚さ50〜150nm（好ましくは、100nm）のPt膜）をスパッタリング法により形成する。尚、スパッタリング法により堆積する薄膜（下部電極膜６４、後述する強誘電体膜、及び後述する上部電極膜）は、非晶質である。
【００５３】
以上により、半導体基板３８上の第１面（ALO膜の表面）上に、下部電極膜６４が形成される。なお、「10nm〜30nm」等の数値範囲を示す記載「○〜△」は、「○以上△以下」を表すものとする（以下、同様）。
【００５４】
（２−３）下部電極膜表面の処理（図５（ａ）〜図６（ａ）参照）
―レジストパターンの形成（図５（ａ）参照）―
下部電極膜６４の第１キャパシタ５６ａに対応する領域６６ａ（以下、第１キャパシタ領域と呼ぶ）を覆うと共に、下部電極膜６４の第２キャパシタ５６ｂに対応する領域６６ｂ（以下、第２キャパシタ領域と呼ぶ）を露出するレジスト膜６８を、下部電極膜６４上に形成する。
【００５５】
―プラズマ曝露（図５（ｂ）参照）―
次にレジスト膜６８を介して例えば、ダウンフロータイプのアッシング装置（プラズマ生成装置）によって酸素と窒素の混合ガスから生成されるプラズマ７０に、第２キャパシタ領域６６ｂを曝す（図５（ｂ）参照）。
【００５６】
流量に換算した混合ガスの窒素濃度は例えば、5〜15％（好ましくは、10%）である。入力パワーは、例えば0.5KW〜1.5kW（好ましくは、1kW）である。
【００５７】
これにより、第２キャパシタ領域６６ｂだけがプラズマ７０に曝される。これにより、第２キャパシタ領域６６ｂの表面がダメージを受け荒れる（すなわち、表面のモフォロジーが劣化する）。
【００５８】
ダウンフロータイプのアッシング装置では、プラズマ生成室の外部に基板が配置される。このため、レジスト膜は主に中性活性種により除去される。ただしレジスト膜はある程度、プラズマにも曝される。このプラズマにより、第２キャパシタ領域６６ｂの表面が荒らされる。
【００５９】
プラズマ発生室内に基板が配置されるタイプのアッシング装置では、レジスト膜６８は大量のプラズマに曝されて急速に除去される。その結果、第１キャパシタ領域６６ａもプラズマに曝され、表面が荒れてしまう。
【００６０】
したがって、第２キャパシタ領域６６ｂのプラズマ曝露は、ダウンフロータイプのアッシング装置により行うことが好ましい。第２キャパシタ領域６６ｂのプラズマ曝露は、ECR(Electron Cyclotron Resonance)装置、ICP(Inductively Coupled Plasma)装置、ヘリコン波プラズマ源等により発生するプラズマで行ってもよい。
【００６１】
ダウンフロータイプのアッシング装置を用いても、基板温度が100℃を超えると、レジスト膜６８が急速に除去される。その結果、第１キャパシタ領域６６ａがプラズマに曝され、表面が荒れてしまう。したがって基板温度は、100℃以下（より詳しくは、20℃〜100℃）が好ましい。
【００６２】
―レジスト膜の剥離（図６（ａ）参照）―
次に、レジスト膜６８をレジスト剥離液（例えば、アセトン等の有機溶剤やリムーバー）により剥離する。アッシング装置によりレジスト膜６８をドライ剥離すると、第１キャパシタ領域６６ａの表面も荒れてしまう。したがって、レジスト剥離液によるウェット剥離が好ましい。
【００６３】
以上の工程により、下部電極膜６４の第２キャパシタ領域６６ｂがプラズマ７０に曝される。
【００６４】
（２−４）強誘電体膜の堆積（図６（ｂ）参照）
下部電極膜６４上に、例えばArガスを用いたRF（Radio Frequency）スパッタリング法により厚さ35nm〜105nm（好ましくは、70nm）の強誘電体膜７２（例えば、PZT膜）を堆積する。強誘電体膜７２の上には、更に厚さ5nm〜15nm（好ましくは、10nm）の強誘電体膜（例えばPZT膜、図示せず）を堆積してもよい。
【００６５】
（２−５）強誘電体膜の結晶化（図７（ａ）参照）
下部電極膜６４と強誘電体膜７２とを、例えばRTA（Rapid Thermal Anneal）法により550℃〜650℃（好ましくは、600℃）で60秒〜120秒（好ましくは、90秒）熱処理する。この熱処理により、下部電極膜６４（例えば、Pt膜）は例えば[111]軸方向に自己配向する。更に、強誘電体膜７２が結晶化する。
【００６６】
第１キャパシタ領域６６ａ上には、下部電極膜６４の配向を引き継いで配向した第１強誘電体層５２ａ（例えば、[111]軸方向に配向したPZT膜）が形成される。一方、第２キャパシタ領域６６ｂ上には、図３の右図示すように、第１強誘電体層５２ａより配向度が低い第２強誘電体層５２ｂが形成される。これは第２キャパシタ領域６６ｂ上では、下部電極膜６４の表面荒れにより、強誘電体膜７２が下部電極膜６４と結晶格子が連続させながら結晶化することが困難なためである。
【００６７】
実施の形態１では、下部電極膜６４と強誘電体膜７２を１回の熱処理で結晶化させる。しかし、強誘電体膜７２の堆積前に下部電極膜６４を予め熱処理して結晶化させ、この下部電極膜６４の上に強誘電体膜７２を堆積しもよい。この場合、強誘電体膜７２の堆積後、改めて下部電極膜６４と強誘電体膜７２を熱処理する。
【００６８】
（２−６）上部電極膜の形成（図７（ｂ）参照）
次に、例えばイリジウムをターゲットとしアルゴンと酸素の混合ガスを放電ガスとするDCスパッタリング法により図７（ｂ）に示すように、強誘電体膜７２上に厚さ15nm〜35nm（好ましくは、25nm）の導電性の上部電極膜７４（例えば、酸化イリジウム膜（以下、IrOx膜と呼ぶ））を形成する。その後上部電極膜７４を、例えばRTA法により700℃〜750℃（好ましくは、725℃）で60秒〜180秒（好ましくは、120秒）熱処理する。
【００６９】
（２−７）上部電極膜形成後の工程
―強誘電体膜等のエッチング―
その後、例えばレジスト膜をマスクとするRIEを繰り返して、上部電極膜７４と強誘電体膜７２と下部電極膜６４をエッチングする。これにより、第１キャパシタ領域６６ａに第１キャパシタ５６ａ（図２参照）を形成し、第２キャパシタ領域６６ｂに第２キャパシタ５６ｂ（図２参照）を形成する。
【００７０】
最後のRIEでは下部電極膜６４と共に酸化防止膜６２上のALO膜がエッチングされ、第１保護膜４２ａおよび第２保護膜４２ｂになる。ただしALO膜は、エッチングされなくてもよい。その場合、第１保護膜４２ａと第２保護膜４２ｂは繋がった１つの保護膜になる。
【００７１】
―キャパシタ配線および配線部形成―
次に、第１キャパシタ５６ａと第２キャパシタ５６ｂとを覆う第３保護膜４２ｃ（例えば、ALO膜）を形成する（図２参照）。この第３保護膜４２ｃの上に、絶縁膜(例えば、TEOS膜)を形成する。この絶縁膜をCMPにより平坦化し、第２層間絶縁膜４０ｂを形成する。
【００７２】
第２層間絶縁膜４０ｂの上に第４保護膜４２ｄ（例えば、ALO膜）を形成し更に、第４保護膜４２ｄの上に第３層間絶縁膜４０ｃ(例えば、TEOS膜)を形成する。
【００７３】
次に、第３層間絶縁膜４０ｃと第４保護膜４２ｄと第２層間絶縁膜４０ｂに、第１キャパシタ５６ａおよび第２キャパシタ５６ｂの各電極（上部電極および下部電極）に達すコンタクトホールを形成する。さらに第３層間絶縁膜４０ｃと第４保護膜４２ｄと第２層間絶縁膜４０ｂに、第１層間絶縁膜４０ａに形成したビア３０ａ，３０ｂ，３０eに達するコンタクトホールを形成する。その後、強誘電体膜７２等のRIEにより強誘電体膜７２に生じる損傷を回復するため、強誘電体膜７２を酸素雰囲気中で熱処理（回復アニール）する。
【００７４】
次に、コンタクトホールに導電材料（例えば、タングステン）を充填して、プラグ３０ａ，３０ｂ,３０ｅを形成する。その後、第３層間絶縁膜４０ｃ上にビット線３２、セルキャパシタ２６と選択トランジスタ２４を接続する配線３４ａ、およびプレート線３６をアルミニウムで形成する。この時ビット線３２等と共に、配線部２２の一層目の配線も形成される。次に、ビット線３２等を覆う層間絶縁膜とビット線３２等に接続するプラグとを形成する。
【００７５】
その後、層間絶縁膜４０ｄとプラグ３０ｃと配線３４ｂ（パッド状の電極を含む）を繰り返し形成して、２層目以降の配線層４４を形成する。これにより、配線部２２が完成する。最後に配線部２２の表面を、例えばパッシベーション膜４６により覆う。
【００７６】
（３）強誘電体膜の配向度およびリーク電流
図８は、第１キャパシタ領域６６ａおよび第２キャパシタ領域６６ｂそれぞれに形成されるPZT膜の下記配向率の一例を示す図である。横軸は、キャパシタ領域の名称である。
【００７７】
縦軸は、[111]軸方向のP値（以下、配向率と呼ぶ）である。図８のP値は、PZT膜の(222)面に対応するX線回折パターンのピーク強度I(222)を、(222)面に対応するX線回折パターンのピーク強度I(222)と(101)面に対応するX線回折パターンのピーク強度I(101)と(100)面に対応するX線回折のピーク強度I(100)との総和で割った値（= I(222)/{ I(222)+ I(101)+ I(100)}）である(図１０の横軸および図１６の縦軸についても同様である)。なお(222)面は、(111)面に等価な面である。
【００７８】
測定したPZT膜の下部電極膜６４は、Pt膜である。下部電極膜６４とPZT膜の堆積条件と熱処理条件は、「（２）製造方法」で説明した好ましい条件（括弧内に記載の条件）である。X線回折測定に用いるX線源は、Cuである。
【００７９】
図８に示すように、第１キャパシタ領域６６ａに形成されるPZT膜の配向率は0.9以上である。一方、第２キャパシタ領域６６ｂに形成されるPZT膜の配向率は0.3以下である。したがって、第２キャパシタ領域６６ｂに形成される第２強誘電体層５２ｂの配向度は、式（１）及び（２）から明らかなように、第１キャパシタ領域６６ａに形成される第１強誘電体層５２ａの配向度より低くなる。
【００８０】
図９は、第１キャパシタ領域６６ａおよび第２キャパシタ領域６６ｂそれぞれに形成されたモニタ用キャパシタのリーク電流の一例を示す図である。横軸は、各領域の名称である。縦軸は、リーク電流である。モニタ用キャパシタへの印加電圧は、3Vである。
【００８１】
モニタ用キャパシタは、下部電極上のPZT膜に上部電極を堆積して形成した。PZT膜の形成条件は、図８のサンプルと同じである。モニタ用キャパシタの電極面積は、2500μｍ2である。図９に示すように、第２キャパシタ領域６６ｂのリーク電流は、第１キャパシタ領域６６ａのリーク電流の1/10以下である。したがって、第２キャパシタ５６ｂのリーク電流は、第１キャパシタ５６ａのリーク電流より格段に小さくなる。
【００８２】
リーク電流の経路としては、結晶粒界と結晶内部とが考えられる。しかし、モニタ用キャパシタの電流電圧特性を測定しその結果から、リーク電流が結晶粒界と結晶内部の何れを通過するか判定することは困難である。
【００８３】
ところで強誘電体膜の配向度の低下は、強誘電体膜を形成する微結晶の粒状化を示している。強誘電体膜の微結晶が粒状化すると、微結晶の粒界が複雑に屈曲しその結果、結晶粒界を流れるリーク電流の経路が長くなる。
【００８４】
第２キャパシタ領域６６ｂでは、強誘電体膜の配向度が低下することでリーク電流が減少する。したがって第２キャパシタ領域６６ｂでは、強誘電体膜の微結晶が粒状化することで結晶粒界を流れるリーク電流の経路が長くなり、その結果リーク電流が減少したと考えられる。これにより、リーク電流は主に結晶粒界を流れることが分かる。
【００８５】
図１０は、PZT膜の配向率（P値）とモニタ用キャパシタのリーク電流の関係を示す図である。横軸は、PZT膜の[222]軸方向の配向率である。縦軸は、リーク電流である。
【００８６】
図１０に示すように、配向率が0.2〜0.5の場合キャパシタのリーク電流は、格段に小さくなる。したがって、第２キャパシタ５６ｂの強誘電体層（第２強誘電体層５２ｂ）がPZT膜の場合、配向率は0.2〜0.5が好ましい。更に好ましくは、第２強誘電体層５２ｂの配向率は0.2〜0.4である。最も好ましくは、第２強誘電体層５２ｂの配向率は0.2〜0.3である。
【００８７】
一方、第１キャパシタ５６ａの強誘電体層（第１強誘電体層５２ａ）がPZT膜の場合、配向率は0.7以上が好ましい。配向率がこの範囲であれば、第１キャパシタ５６ａのヒステリシスが大きくなり、第１キャパシタ５６ａのメモリ特性が良好になる。更に好ましくは、第１強誘電体層５２ａの配向率は0.8以上である。最も好ましくは、第１強誘電体層５２ａの配向率は0.9以上である。
【００８８】
（実施の形態２）
実施の形態２は、実施の形態１に類似している。したがって、実施の形態１と共通する部分の説明は、省略または簡単にする。
【００８９】
（１）構造
実施の形態２の半導体装置１０２は、実施の形態１の半導体装置２と同様、例えばIC（Integrated Circuit）カードに設けられる（図１参照）。
【００９０】
実施の形態２の半導体装置１０２の断面構造は、図２を参照して説明した実施の形態１の半導体装置２の断面構造と略同じである。
【００９１】
図１１は、実施の形態２の第１キャパシタ１５６ａおよび第２キャパシタ１５６ｂの部分断面図である。図１１の左側には、図２の領域Ａを拡大した第１キャパシタ１５６ａの部分断面図が示されている。図１１の右側には、図２の領域Ｂを拡大した第２キャパシタ１５６ｂの部分断面図が示されている。
【００９２】
図１１の左図に示すように、第１キャパシタ１５６ａの構造は実施の形態１の第１キャパシタ５６ａ（図３参照）と略同じである。一方、第２キャパシタ１５６ｂは、図１１の右図に示すように実施の形態１とは異なり、第２下部電極５０ｂと第２強誘電体層１５２ｂの間に配置された薄い絶縁膜９０（例えば、厚さ0.2nm〜 5.0nmのALO膜）を有している。
【００９３】
実施の形態１と同様、第２キャパシタ１５６ｂの第２強誘電体層１５２ｂの配向度は、第１キャパシタ１５６ａの第１強誘電体層１５２ａの配向度より低い。このため、第２キャパシタ１５６ｂのリーク電流は低減される。
【００９４】
（２）製造方法
図１２〜図１５は、実施の形態２の半導体装置１０２の製造方法を説明する工程断面図である。実施の形態２の製造方法は、下部電極膜６４を形成するまでは実施の形態１の製造方法と略同じである。したがって、下部電極膜６４を形成するまでの説明は省略する。
【００９５】
（２−１）下部電極膜表面の処理（図１２（ａ）〜図１３（ｂ）参照）
―絶縁膜の堆積（図１２（ａ）参照）―
下部電極膜６４上に、例えばRFスパッタリング法により厚さ0.2nm〜5.0nm（好ましくは、1nm）の絶縁膜７６を堆積する。絶縁膜７６は、非晶質膜である。
【００９６】
絶縁膜７６は好ましくは、ALO膜または酸化チタン膜（以下、TiO2膜と呼ぶ）である。絶縁膜７６は、他の絶縁膜（例えば、SIO膜）であってもよい。しかしALO膜およびTiO2膜は下部電極膜６４から剥離し難いので、他の絶縁膜より好ましい。
【００９７】
しかし絶縁膜７６は、厚さが5.0nmを超えると下部電極膜６４から剥離しやすくなる。また、後述する強誘電体膜のエッチングでは、絶縁膜７６の厚さが5.0nmを超えると強誘電体膜の残渣が生じやすくなる。一方、絶縁膜７６の厚さが0.2nm未満の場合には、後述する強誘電体膜の配向度低下が起こり難いことがある。
【００９８】
したがって、絶縁膜７６の厚さは0.2nm以上5.0nm以下が好ましい。更に好ましくは、絶縁膜７６の厚さは0.4nm以上3.0nm以下である。最も好ましくは、絶縁膜７６の厚さは0.6nm以上2.0nm以下である。
【００９９】
―レジストパターンの形成（図１２（ｂ）参照）―
図１２（ｂ）に示すように、絶縁膜７６上にレジスト膜７８を形成する。レジスト膜７８は、第２キャパシタ１５６ｂに対応する第２キャパシタ領域１６６ｂの上方で絶縁膜７６を覆うフォトレジスト膜である。一方、レジスト膜７８は、第１キャパシタ１５６ａに対応する第１キャパシタ領域１６６ａの上方では、絶縁膜７６を露出する。
【０１００】
―絶縁膜のパターンニング（図１３（ａ）参照）―
次にレジスト膜７８を介して、絶縁膜７６をウェットエッチングして絶縁膜パターン８０を形成する。絶縁膜７６がALO膜の場合、エッチング液は例えば希釈したHF液である。
【０１０１】
ドライエッチングにより絶縁膜７６をエッチングすると、第１キャパシタ領域１６６ａの表面が荒れてしまう。したがって、絶縁膜７６のエッチングは、ウェットエッチングが好ましい。
【０１０２】
―レジスト膜の剥離（図１３（ｂ）参照）―
次に、レジスト膜７８をレジスト剥離液（例えば、アセトン等の有機溶剤やリムーバー）により剥離する。アッシング装置によりレジスト膜６８をドライ剥離すると、第１キャパシタ領域１６６ａの表面が荒れてしまう。したがって、レジスト剥離液によるウェット剥離が好ましい。
【０１０３】
（２−２）強誘電体膜の堆積（図１４（ａ）参照）
絶縁膜パターン８０が形成された下部電極膜６４上に、例えばArガスを用いたRFスパッタリング法で厚さ35nm〜105nm(好ましくは、70nm)の強誘電体膜７２（例えば、PZT膜）を堆積する。強誘電体膜７２の上には、更に厚さ5nm〜15nm(好ましくは、10nm)の強誘電体膜（例えば、PZT膜）を堆積してもよい。
【０１０４】
（２−３）強誘電体膜の結晶化（図１４（ｂ）参照）
下部電極膜６４と強誘電体膜７２とを、例えばRTA法により550℃〜650℃（好ましくは、600℃）で60秒〜120秒（好ましくは、90秒）熱処理する。この熱処理により、下部電極膜６４（例えば、Pt膜）は例えば[111]軸方向に自己配向すると共に、強誘電体膜７２が結晶化する。
【０１０５】
第１キャパシタ領域１６６ａ上には、図１４（ｂ）に示すように、[111]軸方向に配向した第１強誘電体層１５２ａが形成される。一方、第２キャパシタ領域１６６ｂ上には、第１強誘電体層１５２ａより配向度が低い第２強誘電体層１５２ｂが形成される。
【０１０６】
これは第２キャパシタ領域１６６ｂ上では、下部電極膜６４の表面が絶縁膜パターン８０により覆われているため強誘電体膜７２が、下部電極膜６４と結晶格子を連続させながら結晶化することできないためである。
【０１０７】
（２−４）上部電極膜の形成（図１５参照）
次に、実施の形態１と略同じ手順および条件により、上部電極膜７４を強誘電体膜７２の上に堆積しその後熱処理する。
【０１０８】
（２−５）上部電極膜形成後の工程
最後に、実施の形態１の「（２−７）上部電極膜形成後の工程」で説明した手順に従って、半導体装置１０２を完成させる。
【０１０９】
（３）強誘電体膜の配向度およびリーク電流
図１６は、第１キャパシタ領域１６６ａおよび第２キャパシタ領域１６６ｂそれぞれに形成されるPZT膜の配向率の一例を示す図である。横軸は、キャパシタ領域の名称である。縦軸は、[111]軸方向の配向率（P値）である。測定したPZT膜の下部電極膜６４は、Pt膜である。PZT膜の堆積条件および熱処理条件は、「（２）製造方法」において括弧内に示した好ましい条件である。
【０１１０】
図１６に示すように、第１キャパシタ領域１６６ａに形成されるPZT膜の配向率は0.9以上である。一方、第２キャパシタ領域１６６ｂに形成されるPZT膜の配向率は高々0.2である。従って、実施の形態１で説明した式（１）及び（２）から明らかなように、第２キャパシタ領域１６６ｂに形成される第２強誘電体層１５２ｂの配向度は、第１キャパシタ領域１６６ａに形成される第１強誘電体層１５２ａの配向度より低くなる。
【０１１１】
図１７は、第１キャパシタ領域１６６ａおよび第２キャパシタ領域１６６ｂそれぞれに形成したモニタ用キャパシタのリーク電流の一例を示す図である。横軸は、各領域の名称である。縦軸は、リーク電流である。印加電圧は、実施の形態１と同様3Vである。モニタ用キャパシタの構造は、実施の形態１のモニタ用キャパシタの構造と同じである。
【０１１２】
図１７に示すように、第２キャパシタ領域１６６ｂのリーク電流は、第１キャパシタ領域１６６ａのリーク電流の約1/50である。すなわち、第２キャパシタ１５６ｂのリーク電流は、第１キャパシタ１５６ａのリーク電流より格段に小さい。
【０１１３】
図９と図１７の比較から明らかように、実施の形態２によれば実施の形態１よりリーク電流を低減することができる。これは、図８と図１６の比較から明らかように、実施の形態２によれば、第２強誘電体層の１５２ｂの配向度を実施の形態１の第２強誘電体層５２ｂの配向度より低くできるためである。
【０１１４】
実施の形態１及び２では、第１下部電極５０ａ，１５０ａおよび第２下部電極５０ｂ，１５０ｂはPt電極であり、第１強誘電体層５２ａ，１５２ａおよび第２強誘電体層５２ｂ，１５２ｂはPZT層である。しかし、第１下部電極および第２下部電極はPt電極以外の電極であってもよい。また第１強誘電体層および第２強誘電体層は、PZT層以外の強誘電体層であってもよい。
【０１１５】
例えば、第１下部電極および第２下部電極はSRO電極(SrRuO3電極)で、第１強誘電体層および第２強誘電体層はPZT層であってもよい。或いは、第１下部電極および第２下部電極はPt電極で、第１強誘電体層および第２強誘電体層はBST（Barium Strontium Titanate）層であってもよい。
【０１１６】
また実施の形態１及び２では、第１上部電極および第２上部電極はIrOx層(xは、1以上2以下)である。しかし第１上部電極および第２上部電極は、IrOx層以外の導電層であってもよい。例えば、第１上部電極および第２上部電極はIr層（イリジウム層）やRu層（ルテニウム層）であってもよい。
【０１１７】
また実施の形態１及び２では、強誘電体膜はスパッタリング法により形成する。しかし、強誘電体膜はスパッタリング法以外の方法で形成してもよい。例えば、強誘電体膜はSol-gel法により形成してもよい。
【０１１８】
また実施の形態１及び２では、第２キャパシタは平滑キャパシタである。しかし、第２キャパシタは平滑キャパシタ以外のキャパシタであってもよい。例えば、第２キャパシタは、カップリング・キャパシタであってもよい。
【０１１９】
また実施の形態１及び２では、半導体装置２，１０２の配線はアルミニウムにより形成する。しかし半導体装置２，１０２の配線は、アルミニウム以外の導電材料により形成してもよい。例えば、半導体装置２，１０２の配線は銅により形成してもよい。
【０１２０】
また実施の形態１及び２の半導体装置２，１０２が設けられる装置４は、ICカードである。しかし装置４は、他の装置であってもよい。例えば、装置４はASIC（Application Specific Integrated Circuit）であってもよい。
【０１２１】
また実施の形態１及び２では、第１下部電極および第２下部電極は白金膜である。しかし、第１下部電極および第２下部電極は、例えば白金膜を含む電極であってもよい。
【０１２２】
以上の実施の形態１及び２に関し、更に以下の付記を開示する。
【０１２３】
（付記１）
半導体基板上の第１面上に設けられた第１下部電極と、前記第１下部電極上に設けられ、強誘電体材料を含む第１強誘電体層と、前記第１強誘電体層上に設けられた第１上部電極とを有する第１キャパシタと、
前記第１面上に設けられた第２下部電極と、前記第２下部電極上に設けられ、前記第１強誘電体層より配向度が低く、前記強誘電体材料を含む第２強誘電体層と、前記第２強誘電体層上に設けられた第２上部電極とを有する第２キャパシタとを
備えた半導体装置。
【０１２４】
（付記２）
前記第１下部電極および前記第２下部電極は、[111]軸方向に配向した白金膜を含み、
前記第１強誘電体層は、[111]軸方向に配向していることを
特徴とする付記１に記載の半導体装置。
【０１２５】
（付記３）
前記強誘電体材料は、チタン酸ジルコン酸鉛であることを
特徴とする付記１又は２に記載の半導体装置。
【０１２６】
（付記４）
前記第２強誘電体層を２θ−θＸ線回折法で測定して得られる回折パターンのピーク強度うち(222)面に対応する第１ピーク強度を、前記第１ピーク強度と前記ピーク強度のうち(101)面に対応する第２ピーク強度と前記ピーク強度のうち(101)面に対応する第３ピーク強度との総和で割って得られる配向率が0.5以下であることを
特徴とする付記３に記載の半導体装置。
【０１２７】
（付記５）
前記第２キャパシタは更に、前記第２下部電極と前記第２強誘電体層の間に配置された絶縁膜を有することを
特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【０１２８】
（付記６）
半導体基板上の第１面上に、下部電極膜を形成する工程と、
前記下部電極膜の第２キャパシタ領域をプラズマに曝す工程と、
前記プラズマに曝す工程の後、前記下部電極膜上に強誘電体膜を堆積する工程と、
前記下部電極膜と前記強誘電体膜とを熱処理する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜と前記強誘電体膜と前記下部電極膜とをエッチングして、前記第２キャパシタ領域とは異なる第１キャパシタ領域に第１キャパシタを形成し、前記第２キャパシタ領域に第２キャパシタを形成する工程とを
有する半導体装置の製造方法。
【０１２９】
（付記７）
前記プラズマに曝す工程では、前記第１キャパシタ領域を覆うとともに前記２キャパシタ領域を露出するレジスト膜を介して前記第２キャパシタ領域を前記プラズマに曝し、
前記第２キャパシタ領域を前記プラズマに曝した後、前記レジスト膜をレジスト剥離液により剥離することを
特徴とする付記６に記載の半導体装置の製造方法。
【０１３０】
（付記８）
前記プラズマは、ダウンフロータイプのプラズマ生成装置により生成されることを
特徴とする付記６又は７に記載の半導体装置の製造方法。
【０１３１】
（付記９）
前記下部電極膜は、白金膜であり、
前記強誘電体膜は、チタン酸ジルコン酸鉛膜であることを
特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。
【０１３２】
（付記１０）
半導体基板上の第１面上に、下部電極膜を形成する工程と、
前記下部電極膜の第２キャパシタ領域を覆う絶縁膜パターンを形成する工程と、
前記絶縁膜パターンを形成する工程の後、前記下部電極膜および前記絶縁膜パターン上に強誘電体膜を堆積する工程と、
前記下部電極膜と前記強誘電体膜を熱処理する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜と前記強誘電体膜と前記下部電極膜とをエッチングして、前記第２キャパシタ領域とは異なる第１キャパシタ領域に第１キャパシタを形成し、前記第２キャパシタ領域に第２キャパシタを形成する工程とを
有する半導体装置の製造方法。
【０１３３】
（付記１１）
前記絶縁膜パターンを形成する工程では、
前記下部電極膜上に絶縁膜を堆積し、
前記絶縁膜を堆積する工程の後、前記第１キャパシタ領域の上方で前記絶縁膜を露出し前記第２キャパシタ領域の上方で前記絶縁膜を覆うレジスト膜を形成し、
前記レジスト膜を介して前記絶縁膜をウェットエッチングして、前記絶縁膜パターンを形成し、
前記絶縁膜パターンの形成後、前記レジスト膜をレジスト剥離液により剥離することを
特徴とする付記１０に記載の半導体装置の製造方法。
【０１３４】
（付記１２）
前記絶縁膜は、厚さ５ｎｍ以下の酸化アルミニウム膜のパターンまたは厚さ５ｎｍ以下の酸化チタン膜のパターンであることを
特徴とする付記１０又は１１に記載の半導体装置の製造方法。
【０１３５】
（付記１３）
前記下部電極膜は、白金膜であり、
前記強誘電体膜は、チタン酸ジルコン酸鉛であることを
特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【０１３６】
２，１０２・・・半導体装置
１０・・・平滑キャパシタ
１２・・・FeRAM
３８・・・半導体基板
４８・・・第１面
５０ａ・・・第１下部電極
５０ｂ・・・第２下部電極
５２ａ，１５２ａ・・・第１強誘電体層
５２ｂ，１５２ｂ・・・第２強誘電体層
５４ａ・・・第１上部電極
５４ｂ・・・第２上部電極
５６ａ，１５６ａ・・・第１キャパシタ
５６ｂ，１５６ｂ・・・第２キャパシタ
６４・・・下部電極膜
６６ａ，１６６ａ・・・第１キャパシタ領域
６６ｂ，１６６ｂ・・・第２キャパシタ領域
６８，７８・・・レジスト膜
７０・・・プラズマ
７２・・・強誘電体膜
７４・・・上部電極膜
７６，９０・・・絶縁膜
８０・・・絶縁膜パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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