(57)【要約】【課題】本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。【解決手段】本発明は、誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、上記第１外部電極は、第１下地電極及び上記第１下地電極上に形成された第１端子電極を含み、上記第２外部電極は、第２下地電極及び上記第２下地電極上に形成された第２端子電極を含み、上記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たす基板内蔵用積層セラミック電子部品を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、
前記セラミック本体の両端面に交互に露出するように前記誘電体層を介して形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、
前記活性層の上部及び下部に形成された上部及び下部カバー層と、
前記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、
前記第１外部電極は、第１下地電極及び前記第１下地電極上に形成された第１端子電極を含み、前記第２外部電極は、第２下地電極及び前記第２下地電極上に形成された第２端子電極を含み、前記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たす、基板内蔵用積層セラミック電子部品。
【請求項２】
前記第１及び第２内部電極のうち最上部内部電極から前記セラミック本体の長さ方向に仮想の線を引いたときに対応する前記第１及び第２下地電極領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記第１及び第２端子電極は、銅（Ｃｕ）からなる、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記第１及び第２端子電極の表面粗度をＲａ、前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２端子電極は、めっきで形成される、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記セラミック本体の厚さをｔｓとすると、ｔｓ≦３００μｍを満たす、請求項１から６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記セラミック本体の上面には、マーキング部がさらに形成される、請求項１から７のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
絶縁基板と、
前記絶縁基板内部に内蔵され、誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体、前記セラミック本体の両端面に交互に露出するように前記誘電体層を介して形成された複数の第１及び第２内部電極を含んで容量が形成される活性層、前記活性層の上部及び下部に形成された上部及び下部カバー層及び前記セラミック本体の両側端部に形成された第１及び第２外部電極を含み、前記第１外部電極は、第１下地電極及び前記第１下地電極上に形成された第１端子電極を含み、前記第２外部電極は、第２下地電極及び前記第２下地電極上に形成された第２端子電極を含み、前記上部カバー層の厚さをｔｃ１、前記下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たす基板内蔵用積層セラミック電子部品と、
を含む、積層セラミック電子部品内蔵型印刷回路基板。
【請求項１０】
前記第１及び第２内部電極のうち最上部内部電極から前記セラミック本体の長さ方向に仮想の線を引いたときに対応する前記第１及び第２下地電極領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たす、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１１】
前記第１及び第２端子電極は、銅（Ｃｕ）からなる、請求項９または１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１２】
前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項９から１１のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１３】
前記第１及び第２端子電極の表面粗度をＲａ、前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項９から１２のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１４】
前記第１及び第２端子電極は、めっきで形成される、請求項９から１３のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１５】
前記セラミック本体の厚さをｔｓとすると、ｔｓ≦３００μｍを満たす、請求項９から１４のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１６】
前記セラミック本体の上面には、マーキング部がさらに形成される、請求項９から１５のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化に伴う印刷回路基板に実装される受動素子の実装空間不足を解決すべく、基板に内蔵される部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現するための取り組みが行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板内部に内蔵する方案が多様に提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方案としては、基板材料そのものを積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法が挙げられる。また、基板内蔵用積層セラミック電子部品を具現するための他の方案としては、高誘電率の高分子シートまたは薄膜の誘電体を基板内部に形成して基板内蔵用積層セラミック電子部品を形成する方法や積層セラミック電子部品を基板内に内蔵する方法などが挙げられる。
【０００４】
一般に、積層セラミック電子部品は、セラミック材質で形成された複数個の誘電体層と、上記複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、積層セラミック電子部品の外部電極を基板配線と連結するために、レーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を形成しなければならない。このようなレーザー加工は、印刷回路基板の製造費用を大幅に増加させる要因になり得る。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵しなければならないため、基板表面に実装する一般の積層セラミック電子部品とは異なって外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）めっき層を形成する必要がない。
【０００７】
即ち、基板内蔵用積層セラミック電子部品の外部電極は、銅（Ｃｕ）材質のビア（ｖｉａ）を通じて基板内の回路と電気的に連結されるため、ニッケル／スズ（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層が上記外部電極上に必要となる。
【０００８】
一般に、上記外部電極も、銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれていることから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収するため、ビアの加工深さを調節できないという問題がある。
【０００９】
上記のような理由から、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成する実情にある。
【００１０】
一方、基板内蔵用積層セラミック電子部品の場合、メモリカード、ＰＣメインボード及び各種のＲＦモジュールに用いられる印刷回路基板に内蔵されることで、実装型積層セラミック電子部品に比べて製品のサイズを画期的に減少させることができる。
【００１１】
また、ＭＰＵのような能動素子の入力端子と非常に近接して配置されることができるため、導線の長さによる相互接続インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１２】
このような基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係から得られる相互接続インダクタンスの低減によるものに過ぎず、未だに基板内蔵用積層セラミック電子部品そのもののＥＳＬ特性改善には至っていない実情にある。
【００１３】
一般に、基板内蔵用積層セラミック電子部品において、ＥＳＬを減少させるためには、積層セラミック電子部品内部の電流経路を短くする必要がある。
【００１４】
しかし、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成することにより、外部電極内部にめっき液が浸透するという問題があるため、内部の電流経路を短縮することが容易ではない実情にある。
【００１５】
また、基板内蔵用積層セラミック電子部品は、チップの厚さが非常に薄いことから、内部の電流経路を短縮しても外部電極の厚さが薄い部分に水分が浸透して内部電極と接触する耐湿不良が頻繁に発生する可能性がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】韓国公開特許第２００６−００４７７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【課題を解決するための手段】
【００１８】
本発明の一実施形態は、誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、上記第１外部電極は、第１下地電極及び上記第１下地電極上に形成された第１端子電極を含み、上記第２外部電極は、第２下地電極及び上記第２下地電極上に形成された第２端子電極を含み、上記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たす基板内蔵用積層セラミック電子部品を提供する。
【００１９】
上記第１及び第２内部電極のうち最上部内部電極から上記セラミック本体の長さ方向に仮想の線を引いたときに対応する上記第１及び第２下地電極領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たすことができる。
【００２０】
上記第１及び第２端子電極は、銅（Ｃｕ）からなることができる。
【００２１】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００２２】
上記第１及び第２端子電極の表面粗度をＲａ、上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００２３】
上記第１及び第２端子電極は、めっきで形成されることができる。
【００２４】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦３００μｍを満たすことができる。
【００２５】
上記セラミック本体の上面には、マーキング部がさらに形成されることができる。
【００２６】
本発明の他の実施形態は、絶縁基板と、上記絶縁基板内部に内蔵され、誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層、上記活性層の上部及び下部に形成された上部及び下部カバー層及び上記セラミック本体の両側端部に形成された第１及び第２外部電極を含み、上記第１外部電極は、第１下地電極及び上記第１下地電極上に形成された第１端子電極を含み、上記第２外部電極は、第２下地電極及び上記第２下地電極上に形成された第２端子電極を含み、上記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たす基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供する。
【００２７】
上記第１及び第２内部電極のうち最上部内部電極から上記セラミック本体の長さ方向に仮想の線を引いたときに対応する上記第１及び第２下地電極領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たすことができる。
【００２８】
上記第１及び第２端子電極は、銅（Ｃｕ）からなることができる。
【００２９】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００３０】
上記第１及び第２端子電極の表面粗度をＲａ、上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００３１】
上記第１及び第２端子電極は、めっきで形成されることができる。
【００３２】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦３００μｍを満たすことができる。
【００３３】
上記セラミック本体の上面には、マーキング部がさらに形成されることができる。
【発明の効果】
【００３４】
本発明によると、基板内蔵用積層セラミック電子部品における上部及び下部カバー層の厚さ及び外部電極の厚さを調節することで、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００３５】
また、外部電極の厚さを調節することで、信頼性に優れた基板内蔵用積層セラミック電子部品を具現することができる。
【００３６】
なお、本発明によると、低インダクタンスを具現するとともに、めっき層の表面粗度を調節することで、積層セラミック電子部品と基板との剥離現象を改善させて接着特性を向上させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示した斜視図である。
【図２】図１のＸ−Ｘ'線に沿った断面図である。
【図３】図２のＡ領域の拡大図である。
【図４】本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示した断面図である。
【発明を実施するための形態】
【００３８】
本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３９】
また、明細書全体において、ある構成要素を「含む」とは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
【００４０】
基板内蔵用積層セラミック電子部品
【００４１】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。
【００４２】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示した斜視図であり、図２は図１のＸ−Ｘ'線に沿った断面図であり、図３は図２のＡ領域の拡大図である。
【００４３】
図１から図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の両端面に交互に露出するように形成された複数の第１及び第２内部電極２１、２２を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２と、を含み、上記第１外部電極３１は、第１下地電極３１ａ及び上記第１下地電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は、第２下地電極３２ａ及び上記第２下地電極３２ａ上に形成された第２端子電極３２ｂを含み、上記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たすことができる。
【００４４】
以下では、本発明の一実施形態による積層セラミック電子部品、特に、積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されない。
【００４５】
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
【００４６】
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図面に示されているように、六面体状であることができる。
【００４７】
本発明の一実施形態において、セラミック本体１０は、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有することができる。また、上記第１及び第２主面は、上記セラミック本体１０の上面及び下面で示されることもできる。
【００４８】
上記セラミック本体１０の厚さｔｓは、３００μｍ以下であることができる。
【００４９】
上記のように、セラミック本体１０の厚さｔｓを３００μｍ以下に製作すると、基板内蔵用積層セラミックキャパシタに適することができる。
【００５０】
また、上記セラミック本体１０の厚さｔｓは、上記第１主面と第２主面の距離であることもできる。
【００５１】
本発明の一実施形態によると、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
【００５２】
上記誘電体層１１を形成する材料としては、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものを用いることができる。
【００５３】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節されることができる。例えば、４００ｎｍ以下に調節されることができる。
【００５４】
このようなセラミック本体１０は、キャパシタの容量形成に寄与する部分である活性層と、上下マージン部として活性層の上下部にそれぞれ形成された上部及び下部カバー層と、を含むことができる。
【００５５】
上記活性層は、誘電体層１１を介して複数の第１及び第２内部電極２１、２２を繰り返し積層して形成されることができる。
【００５６】
上記上部及び下部カバー層は、内部電極を含まないことを除いては、誘電体層１１と同一の材質及び構成を有することができる。
【００５７】
上記上部及び下部カバー層は、単一または二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。
【００５８】
特に、基板内蔵用積層セラミック電子部品の場合、外部電極上に銅（Ｃｕ）めっき層を別に形成することにより、めっき液の浸透による内部電極の損傷が発生する可能性がある。
【００５９】
そのため、一般的な基板内蔵用積層セラミック電子部品の場合は、上部及び下部カバー層の厚さを厚く形成することで、上記めっき液の浸透による内部電極の損傷を防いでいる。
【００６０】
しかし、上記のように上部及び下部カバー層の厚さを厚く形成する場合、基板内蔵用積層セラミック電子部品内部の電流経路が長くなって等価直列インダクタンス（ＥＳＬ）を低減することが容易ではなくなるという問題があった。
【００６１】
一方、本発明の一実施形態によると、上記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たすことができる。
【００６２】
上記下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が０．１０≦ｔｃ１／ｔｃ２≦１．００を満たすように調節することで、基板内蔵用積層セラミック電子部品内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００６３】
即ち、上記上部カバー層の厚さを下部カバー層に比べて薄く形成することで、基板内蔵用積層セラミック電子部品内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮することができる。
【００６４】
上記積層セラミックキャパシタを基板に内蔵するとき、上記のように下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が０．１０≦ｔｃ１／ｔｃ２≦１．００を満たすように調節することで、厚さがもっと薄い上部カバー層の部分をアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ、ＡＰ）に隣接配置することができ、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）が短縮されて等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００６５】
即ち、基板内蔵用積層セラミックキャパシタの内部電極の位置をアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ、ＡＰ）に近く配置することで、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）が短縮されて等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００６６】
上記下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が０．１０未満である場合は、上下カバー層の厚さの差異が激しいことから、反り（Ｗａｒｐａｇｅ）不良が発生する可能性がある。
【００６７】
また、上記下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が１．０を超過する場合は、基板内蔵用積層セラミック電子部品内部の電流経路が長くなって等価直列インダクタンス（ＥＳＬ）を低減できないおそれがある。また、上部カバー層の厚さｔｃ１と下部カバー層の厚さｔｃ２は、０．１０≦ｔｃ１／ｔｃ２＜１．００を満たしてもよい。
【００６８】
一方、上記第１及び第２内部電極２１、２２は、異なる極性を有する一対の電極であり、誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
【００６９】
また、上記第１及び第２内部電極２１、２２は、誘電体層１１の積層方向に沿って両端面に交互に露出するように形成されることができ、その間に配置された誘電体層１１によって電気的に絶縁されることができる。
【００７０】
即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面に交互に露出する部分によって第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００７１】
これにより、第１及び第２外部電極３１、３２に電圧が印加されると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタの静電容量は第１及び第２内部電極２１、２２の重畳する領域の面積に比例するようになる。
【００７２】
また、上記第１及び第２内部電極２１、２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。
【００７３】
なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
【００７４】
本発明の一実施形態によると、上記セラミック本体１０の両側端部には第１及び第２外部電極３１、３２が形成されることができる。
【００７５】
上記第１外部電極３１は、上記第１内部電極２１と電気的に連結される第１下地電極３１ａと、上記第１下地電極３１ａ上に形成される第１端子電極３１ｂと、を含むことができる。
【００７６】
また、上記第２外部電極３２は、上記第２内部電極２２と電気的に連結される第２下地電極３２ａと、上記第２下地電極３２ａ上に形成される第２端子電極３２ｂと、を含むことができる。
【００７７】
以下では、上記第１及び第２外部電極３１、３２の構造についてより詳細に説明する。
【００７８】
上記第１及び第２下地電極３１ａ、３２ａは、第１導電性金属及びガラスを含むことができる。
【００７９】
また、静電容量を形成するためには、上記第１及び第２外部電極３１、３２が上記セラミック本体１０の両端面に形成されることができ、上記第１及び第２外部電極３１、３２に含まれる上記第１及び第２下地電極３１ａ、３２ａは上記第１及び第２内部電極２１、２２と電気的に連結されることができる。
【００８０】
上記第１及び第２下地電極３１ａ、３２ａは、上記第１及び第２内部電極２１、２２と同一材質の導電性物質で形成されることができるが、これに制限されない。例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上の第１導電性金属で形成されることができる。
【００８１】
上記第１及び第２下地電極３１ａ、３２ａは、上記第１導電性金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができる。
【００８２】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２は、上記第１及び第２下地電極３１ａ、３２ａ上に形成される第１及び第２端子電極３１ｂ、３２ｂを含むことができる。
【００８３】
上記第１及び第２端子電極３１ｂ、３２ｂは、第２導電性金属で形成されることができる。
【００８４】
上記第２導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）であることができる。
【００８５】
一般に、積層セラミックキャパシタは、印刷回路基板上に実装されるため、外部電極上にニッケル／スズめっき層を形成する。
【００８６】
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、上記積層セラミックキャパシタの上記第１外部電極３１及び第２外部電極３２と基板の回路とが銅（Ｃｕ）材質であるビア（ｖｉａ）を通じて電気的に連結される。
【００８７】
これにより、本発明の一実施形態によると、上記第１及び第２端子電極３１ｂ、３２ｂは、上記基板内のビアの材質である銅（Ｃｕ）との電気的連結性がよい銅（Ｃｕ）からなることができる。
【００８８】
一方、上記第１下地電極３１ａ及び第２下地電極３２ａも、銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれていることから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収するため、ビアの加工深さを調節できないという問題がある。
【００８９】
上記のような理由から、基板内蔵用積層セラミック電子部品の上記第１及び第２端子電極３１ｂ、３２ｂは、銅（Ｃｕ）からなることができる。
【００９０】
上記第１及び第２端子電極３１ｂ、３２ｂを形成する方法は、特に制限されないが、例えば、めっきによって形成されることができる。
【００９１】
したがって、焼成後の上記第１及び第２端子電極３１ｂ、３２ｂは、銅（Ｃｕ）のみからなり、ガラスフリットを含まないことから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収してビアの加工深さを調節できないという問題が発生しない。
【００９２】
一方、本発明の一実施形態によると、上記第１及び第２内部電極２１、２２のうち最上部内部電極から上記セラミック本体１０の長さ方向に仮想の線を引いたときに対応する上記第１及び第２下地電極３１ａ、３２ａ領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たすことができる。
【００９３】
上記のように、基板内蔵用積層セラミック電子部品内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させるために、上記下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が０．１０≦ｔｃ１／ｔｃ２≦１．００を満たすように調節すると、外部電極内部に水分またはめっき液が浸透する可能性がある。
【００９４】
即ち、上記上部カバー層の厚さが減少することにより、第１及び第２内部電極のうち最上部内部電極から上記セラミック本体の長さ方向に仮想の線を引いたときに対応する第１及び第２下地電極領域の厚さは一般的に薄いため、水分またはめっき液が容易に浸透するおそれがある。
【００９５】
しかし、本発明の一実施形態によると、上記第１及び第２内部電極２１、２２のうち最上部内部電極から上記セラミック本体１０の長さ方向に仮想の線を引いたときに対応する上記第１及び第２下地電極３１ａ、３２ａ領域の厚さをｔａとする場合、１０μｍ≦ｔａ≦５０μｍを満たすように調節することで、水分またはめっき液の浸透を防ぐことができる。
【００９６】
即ち、上記上部カバー層の厚さｔｃ１を減らして等価直列インダクタンス（ＥＳＬ）を減少させるとともに、上記第１及び第２下地電極３１ａ、３２ａ領域の厚さを調節することで、水分またはめっき液の浸透を防いで信頼性に優れた基板内蔵用積層セラミック電子部品を具現することができる。
【００９７】
上記第１及び第２内部電極２１、２２のうち最上部内部電極から上記セラミック本体１０の長さ方向に仮想の線を引いたときに対応する上記第１及び第２下地電極３１ａ、３２ａ領域の厚さｔａが１０μｍ未満である場合は、水分またはめっき液が浸透して信頼性に問題が発生する可能性がある。
【００９８】
また、上記第１及び第２内部電極２１、２２のうち最上部内部電極から上記セラミック本体１０の長さ方向に仮想の線を引いたときに対応する上記第１及び第２下地電極３１ａ、３２ａ領域の厚さｔａが５０μｍを超過する場合は、容量を具現する空間が減少して高容量電子部品を具現することが困難である。
【００９９】
なお、高容量電子部品を具現するために誘電体層の厚さを薄くした場合は、信頼性が低下するおそれがある。
【０１００】
一方、上記第１及び第２端子電極３１ｂ、３２ｂの厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【０１０１】
上記第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐはｔｐ≧５μｍを満たすことができるが、これに制限されず、上記第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐは１５μｍ以下であることができる。
【０１０２】
上記のように、第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし、１５μｍ以下になるように調節することで、基板内のビア加工及び信頼性に優れた積層セラミックキャパシタを具現することができる。
【０１０３】
第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが５μｍ未満である場合は、後述の通り、積層セラミック電子部品を印刷回路基板に内蔵するとき、導電性ビアホールの加工時にセラミック本体１０まで導電性ビアホールが連結される不良が発生するという問題点がある。
【０１０４】
また、第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが１５μｍを超過する場合は、第１及び第２端子電極３１ｂ、３２ｂの応力によってセラミック本体１０にクラックが発生するおそれがある。
【０１０５】
一方、図２及び図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度をＲａ、上記第１及び第２端子電極３１ｂ、３２ｂの厚さをｔｐとするとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【０１０６】
上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａが２００ｎｍ≦Ｒａ≦ｔｐを満たすように調節することで、積層セラミック電子部品と基板との剥離現象を改善させ、クラックを防止することができる。
【０１０７】
ここで、表面粗度とは、金属表面を加工するとき、表面に発生する微細な凹凸の程度を示すもので、表面粗さとも言う。
【０１０８】
表面粗度は、加工に用いられる工具、加工法の適否、表面のスクラッチ、錆などにより生じるもので、粗さの程度を表すために表面を切断してその断面を見た時に成す曲線の低点と高点の平均を中心線平均粗さとし、Ｒａと表示する。
【０１０９】
本発明では、上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さをＲａと規定する。
【０１１０】
具体的に、上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを算出する方法としては、上記第１及び第２端子電極３１ｂ、３２ｂの一表面に形成されている粗度に対して仮想の中心線を引くことができる。
【０１１１】
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、下記式のように各距離の平均値を求めて算出した値をもって第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを算出することができる。
【０１１２】
2015057810.tif 000003
【０１１３】
上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを２００ｎｍ≦Ｒａ≦ｔｐの範囲に調節することで、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上した信頼性に優れた積層セラミック電子部品を具現することができる。
【０１１４】
上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満である場合は、積層セラミック電子部品と基板との剥離現象が問題になり得る。
【０１１５】
また、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐを超過する場合は、クラックが発生する可能性がある。
【０１１６】
本発明の一実施形態によると、上記セラミック本体１０の上面には、マーキング部（図示せず）がさらに形成されることができる。
【０１１７】
上記のようにセラミック本体１０の上面にマーキング部を形成することで、上記積層セラミックキャパシタを基板に内蔵するとき、厚さがさらに薄い上部カバー層の部分をアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ、ＡＰ）に隣接配置することができ、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）が短縮されて等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【０１１８】
即ち、基板内蔵用積層セラミックキャパシタの内部電極位置がアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ、ＡＰ）に近接して配置することで、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）が短縮されて等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【０１１９】
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されない。
【０１２０】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明すると、まず、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥することで複数個のセラミックグリーンシートを用意する。これにより、誘電体層を形成することができる。
【０１２１】
上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【０１２２】
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍであり、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意する。
【０１２３】
その後、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、４００〜５００層積層してセラミック本体１０を製作することができる。
【０１２４】
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１及び第２内部電極２１、２２は、上記セラミック本体１０の両端面にそれぞれ露出するように形成されることができる。
【０１２５】
続いて、上記セラミック本体１０の端部に第１導電性金属及びガラスを含む第１及び第２下地電極を形成することができる。
【０１２６】
上記第１導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上であることができる。
【０１２７】
上記ガラスは、特に制限されないが、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一組成の物質が使用されることができる。
【０１２８】
上記第１及び第２下地電極は、上記セラミック本体の端部に形成されることで、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
【０１２９】
次いで、上記第１及び第２下地電極上に第２導電性金属からなるめっき層を形成することができる。
【０１３０】
上記第２導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）であることができる。
【０１３１】
上記めっき層は、第１及び第２端子電極で形成されることができる。
【０１３２】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同一部分に対しては、ここでは省略する。
【０１３３】
以下では、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されない。
【０１３４】
本発明の実施形態に従い、基板内蔵用積層セラミック電子部品のセラミック本体１０の厚さｔｓ及び下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２による等価直列インダクタンス（ＥＳＬ）及び反り（Ｗａｒｐａｇｅ）不良の発生有無を調べた。
【０１３５】
上記等価直列インダクタンス（ＥＳＬ）は、基準となる等価直列インダクタンス（ＥＳＬ０）値に対する相対的な比率で判断した。
【０１３６】
また、第１及び第２下地電極の厚さによる耐湿負荷信頼性を調べた。
【０１３７】
なお、第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無及び第１及び第２端子電極３１ｂ、３２ｂの表面粗度による接着面剥離の発生頻度を確認するために、モバイルフォンのマザーボード用チップ部品の一般的な条件である８５℃、相対湿度８５％において積層セラミック電子部品が内蔵された基板を３０分間放置した後、それぞれの実験を行って調べた。
【０１３８】
下記表１から表４は、セラミック本体１０の厚さｔｓ及び下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２による等価直列インダクタンス（ＥＳＬ）及び反り（Ｗａｒｐａｇｅ）不良の発生有無を示したものである。
【０１３９】
【表１】
2015057810.tif 000004
【０１４０】
【表２】
2015057810.tif 000005
【０１４１】
【表３】
2015057810.tif 000006
【０１４２】
【表４】
2015057810.tif 000007
【０１４３】
上記表１から表４を参照すると、セラミック本体１０の厚さｔｓが３００μｍ、２５０μｍ、２００μｍ、１５０μｍ及び１００μｍのサンプルにおいて下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が本発明の数値範囲を満たす場合、等価直列インダクタンス（ＥＳＬ）が低く、反り（Ｗａｒｐａｇｅ）不良もないことが分かる。
【０１４４】
これに対し、下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が０．１０未満の場合は反り（Ｗａｒｐａｇｅ）不良が発生しており、１．０を超過する場合は等価直列インダクタンス（ＥＳＬ）が高いことが分かる。
【０１４５】
下記表５は、下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が本発明の数値範囲を満たす場合の第１及び第２下地電極の厚さによる耐湿負荷信頼性を示したものである。
【０１４６】
【表５】
2015057810.tif 000008
×  不良率５０％以上
△  不良率１０％〜５０％
○  不良率０．０１％〜１０％
◎  不良率０．０１％未満
【０１４７】
上記表５を参照すると、下部カバー層の厚さｔｃ２に対する上部カバー層の厚さｔｃ１の比ｔｃ１／ｔｃ２が本発明の数値範囲を満たすとき、第１及び第２下地電極の厚さが１０μｍ以上の場合は耐湿負荷信頼性に優れるのに対し、１０μｍ未満の場合は耐湿負荷の特性が低下することが分かる。
【０１４８】
下記表６は、第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無を示したものである。
【０１４９】
【表６】
2015057810.tif 000009
×  不良率５０％以上
△  不良率１０％〜５０％
○  不良率０．０１％〜１０％
◎  不良率０．０１％未満
【０１５０】
上記表６を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ以上の場合、基板内のビア加工及び信頼性に優れた積層セラミックキャパシタを具現できることが分かる。
【０１５１】
これに対し、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ未満の場合は、基板内のビア加工時に不良が発生することが分かる。
【０１５２】
下記表７は、第１及び第２端子電極３１ｂ、３２ｂの表面粗度による接着面剥離の発生頻度を示したものである。
【０１５３】
【表７】
2015057810.tif 000010
×  不良率５０％以上
△  不良率１０％〜５０％
○  不良率０．０１％〜１０％
◎  不良率０．０１％未満
【０１５４】
上記表７を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ以上の場合は、接着面剥離の発生頻度が少ないため、信頼性に優れた積層セラミックキャパシタを具現できることが分かる。
【０１５５】
これに対し、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は、接着面剥離の発生頻度が増加するため、信頼性に問題があることが分かる。
【０１５６】
積層セラミック電子部品内蔵型印刷回路基板
【０１５７】
図４は本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示した断面図である。
【０１５８】
図４を参照すると、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板１００は、絶縁基板１１０と、誘電体層１１を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体１０、上記誘電体層１１を介して上記セラミック本体１０の両端面に交互に露出するように形成された複数の第１及び第２内部電極２１、２２を含んで容量が形成される活性層、上記活性層の上部及び下部に形成された上部及び下部カバー層及び上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２を含み、上記第１外部電極３１は、第１下地電極３１ａ及び上記第１下地電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は、第２下地電極３２ａ及び上記第２下地電極３２ａ上に形成された第２端子電極３２ｂを含み、上記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たす基板内蔵用積層セラミック電子部品と、を含むことができる。
【０１５９】
上記絶縁基板１１０は、絶縁層１２０が含まれた構造で形成され、必要に応じて、図４に示されているように、多様な形状の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含むことができる。このような絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００であることができる。
【０１６０】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後に、印刷回路基板１００の熱処理などのような後工程において多様な過酷な環境を同様に経験する。
【０１６１】
特に、熱処理工程における印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達されて積層セラミック電子部品と印刷回路基板１００との接着面にストレスを加える。
【０１６２】
積層セラミック電子部品と印刷回路基板１００との接着面に印加されたストレスが接着強度より高い場合、接着面が剥離する剥離不良が発生する。
【０１６３】
積層セラミック電子部品と印刷回路基板１００との接着強度は、積層セラミック電子部品と印刷回路基板１００との電気化学的結合力及び接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板１００との接着面における有効表面積を向上させるためには、積層セラミック電子部品の表面粗度を制御することで、積層セラミック電子部品と印刷回路基板１００との剥離現象を改善させることができる。
【０１６４】
また、上記基板内蔵用積層セラミック電子部品は、上記上部カバー層の厚さをｔｃ１、下部カバー層の厚さをｔｃ２とすると、０．１０≦ｔｃ１／ｔｃ２≦１．００を満たすように調節することで、内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【０１６５】
その他の特徴は、上述した本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板の特徴と同一であるため、ここでは省略する。
【０１６６】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【０１６７】
１０  セラミック本体
１１  誘電体層
２１、２２  第１及び第２内部電極
３１、３２  第１、第２外部電極
３１ａ、３２ａ  第１、第２下地電極
３１ｂ、３２ｂ  第１、第２端子電極
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
【図１】
2015057810.tif 000011
【図２】
2015057810.tif 000012
【図３】
2015057810.tif 000013
【図４】
2015057810.tif 000014