(57)【要約】      （修正有）【課題】増幅回路に供給される電源の電圧降下を抑制する半導体装置を提供する。【解決手段】複数の、メモリマット領域から読み出されたデータを増幅するメインアンプと、メインアンプによって増幅されたデータをデータ入出力回路に転送するグローバル信号配線ＧＩＯＡと、メインアンプに電源電位を供給する電源配線ＶＬとを備える。電源配線ＶＬは、メモリマット領域上に配置された配線部分ＶＬを含み、グローバル信号配線ＧＩＯＡと配線部分ＶＬ（３）は、同一の配線層において一直線上に配置されている。配線部分ＶＬ（３）によって電源が強化される。【選択図】図６
2015207730.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源パッド及び第１のデータ入出力パッドを含む複数の第１のパッドであって、第１の方向に一列に並んで配置された複数の第１のパッドと、
第２の電源パッド及び第２のデータ入出力パッドを含む複数の第２のパッドであって、前記第１の方向に一列に並んで配置された複数の第２のパッドと、
前記複数の第１パッドと前記複数の第２のパッドとの間の第１の領域に配置された第１及び第２のメモリセルアレイであって、第２の方向に並んで配置された第１及び第２のメモリセルアレイと、
前記第１のメモリセルアレイと前記複数の第１のパッドとの間の第２の領域に配置され、前記第１のメモリセルアレイに接続された第１の増幅回路と、
前記第２のメモリセルアレイと前記複数の第２のパッドとの間の第３の領域に配置され、前記第２のメモリセルアレイに接続された第２の増幅回路と、
前記第１のデータ入出力パッドと前記第１の増幅回路との間に接続された第１のデータ入出力回路と、
前記第２のデータ入出力バッドと前記第２の増幅回路との間に接続された第２のデータ入出力回路と、
前記第１及び第２の電源パッドに共通に接続された第１の電源配線であって、前記第１の増幅回路と前記第２の増幅回路の間を、前記第１及び第２のメモリセルアレイ上を通過して延伸する第１の電源配線と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１の増幅回路と前記第１のデータ入出力回路を接続する第１の信号配線と、
前記第２の増幅回路と前記第２のデータ入出力回路を接続する第２の信号配線と、をさらに備え、
前記第１及び第２の信号配線は、第１の配線層に設けられ、
前記第１の電源配線は、前記第１及び第２のメモリセルアレイ上を前記第２の方向に延在するよう、前記第１の配線層に設けられた第１の配線部分を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の信号配線と前記第１の電源配線の前記第１の配線部分は、前記第２の方向に延在する直線上に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の電源配線は、前記第１及び第２のメモリセルアレイ上を前記第１の方向に延在するよう、前記第１の配線層とは異なる第２の配線層に設けられた第２の配線部分をさらに含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電源配線は、前記第１の増幅回路と前記第１の電源パッドを接続する第３の配線部分と、前記第２の増幅回路と前記第２の電源パッドを接続する第４の配線部分とをさらに含み、
前記第３及び第４の配線部分は、前記第１の配線層に設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の配線部分と前記第３の配線部分は、前記第２の領域上で短絡され、
前記第１の配線部分と前記第４の配線部分は、前記第３の領域上で短絡されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３及び第４の配線部分の配線幅は、前記第１の配線部分の配線幅よりも狭いことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第３の配線部分は、前記第１の信号配線を挟む２本の配線を含み、
前記第４の配線部分は、前記第２の信号配線を挟む２本の配線を含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
第３及び第４の電源パッドに共通に接続された第２の電源配線であって、前記第１の増幅回路と前記第２の増幅回路の間を、前記第１及び第２のメモリセルアレイ上を通過して延伸する第２の電源配線をさらに備え、
前記第３の電源パッドは前記複数の第１のパッドに含まれ、
前記第４の電源パッドは前記複数の第２のパッドに含まれ、
前記第３及び第４の電源パッドには、前記第１及び第２の電源パッドに供給される電位とは異なる電位が供給されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２の電源配線は、少なくとも前記第１及び第２のメモリセルアレイ上においてメッシュ状に構築されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のメモリセルアレイと前記第２のメモリセルアレイの境界は、該半導体装置の前記第２の方向における中間に位置することを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
第１及び第２のデータ入出力回路と、
前記第１及び第２のデータ入出力回路間に設けられたメモリセルアレイと、
前記第１のデータ入出力回路と前記メモリセルアレイの間に設けられ、前記メモリセルアレイから読み出されたデータを増幅する第１の増幅回路と、
前記第２のデータ入出力回路と前記メモリセルアレイの間に設けられ、前記メモリセルアレイから読み出されたデータを増幅する第２の増幅回路と、
前記第１の増幅回路によって増幅されたデータを前記第１のデータ入出力回路に転送する第１の信号配線と、
前記第２の増幅回路によって増幅されたデータを前記第２のデータ入出力回路に転送する第２の信号配線と、
前記第１及び第２の増幅回路に電源電位を供給する電源配線と、を備え、
前記電源配線は、前記メモリセルアレイ上に配置された第１の配線部分を含み、
前記第１及び第２の信号配線と前記第１の電源配線の前記第１の配線部分は、同一の配線層において一直線上に配置されていることを特徴とする半導体装置。
【請求項１３】
第１の電源パッド及び第１のデータ入出力パッドを含む複数の第１のパッドと、
第２の電源パッド及び第２のデータ入出力パッドを含む複数の第２のパッドと、をさらに備え、
前記メモリセルアレイは、前記複数の第１のパッドと前記複数の第２のパッドの間に設けられていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１のデータ入出力回路は、前記第１のデータ入出力パッドに接続され、
前記第２のデータ入出力回路は、前記第２のデータ入出力パッドに接続され、
前記電源配線は、前記第１及び第２の電源パッドに共通に接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記電源配線は、前記第１の増幅回路と前記第１の電源パッドを接続する第３の配線部分と、前記第２の増幅回路と前記第２の電源パッドを接続する第４の配線部分とをさらに含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の配線部分と前記第３の配線部分は、前記第１の増幅回路上で短絡され、
前記第１の配線部分と前記第４の配線部分は、前記第２の増幅回路上で短絡されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記電源配線の前記第１の配線部分は、前記第１及び第２の信号配線よりも配線幅が細いことを特徴とする請求項１２乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記メモリセルアレイは、第１及び第２のメモリセルアレイを含み、
前記第１のメモリセルアレイは、前記第２の増幅回路に接続されることなく前記第１の増幅回路に接続され、
前記第２のメモリセルアレイは、前記第１の増幅回路に接続されることなく前記第２の増幅回路に接続されることを特徴とする請求項１２乃至１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電源配線が強化された半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体装置であるＤＲＡＭ（Dynamic Random Access Memory）の多くは、チップの中央にパッドが設けられたセンターパッド型のレイアウトを有している。これに対し、特許文献１に記載された半導体装置のように、チップのエッジに沿ってパッドが配列されるエッジパッド型のレイアウトを有する半導体装置も存在する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１３１６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エッジパッド型のレイアウトを有する半導体装置は、チップの中央部ほどパッドからの距離が長くなるため、チップの中央部に近づくほど電源の電圧降下が大きくなることがあった。このため、例えば特許文献１に記載された半導体装置においては、チップのエッジに近い領域に配置されたメインアンプ回路と、チップのエッジから遠い領域に配置されたメインアンプ回路とで回路特性が異なってしまう。つまり、チップのエッジから遠い領域に配置されたメインアンプ回路に供給される電源電圧ほど、動作時における電圧降下が大きくなる。その結果、チップのエッジから遠い領域に配置されたメインアンプ回路の動作速度が、チップのエッジに近い領域に配置されたメインアンプ回路よりも、遅くなってしまう。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、第１の電源パッド及び第１のデータ入出力パッドを含む複数の第１のパッドであって、第１の方向に一列に並んで配置された複数の第１のパッドと、第２の電源パッド及び第２のデータ入出力パッドを含む複数の第２のパッドであって、前記第１の方向に一列に並んで配置された複数の第２のパッドと、前記複数の第１パッドと前記複数の第２のパッドとの間の第１の領域に配置された第１及び第２のメモリセルアレイであって、第２の方向に並んで配置された第１及び第２のメモリセルアレイと、前記第１のメモリセルアレイと前記複数の第１のパッドとの間の第２の領域に配置され、前記第１のメモリセルアレイに接続された第１の増幅回路と、前記第２のメモリセルアレイと前記複数の第２のパッドとの間の第３の領域に配置され、前記第２のメモリセルアレイに接続された第２の増幅回路と、前記第１のデータ入出力パッドと前記第１の増幅回路との間に接続された第１のデータ入出力回路と、前記第２のデータ入出力バッドと前記第２の増幅回路との間に接続された第２のデータ入出力回路と、前記第１及び第２の電源パッドに共通に接続された第１の電源配線であって、前記第１の増幅回路と前記第２の増幅回路の間を、前記第１及び第２のメモリセルアレイ上を通過して延伸する第１の電源配線と、を備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、第１及び第２のデータ入出力回路と、前記第１及び第２のデータ入出力回路間に設けられたメモリセルアレイと、前記第１のデータ入出力回路と前記メモリセルアレイの間に設けられ、前記メモリセルアレイから読み出されたデータを増幅する第１の増幅回路と、前記第２のデータ入出力回路と前記メモリセルアレイの間に設けられ、前記メモリセルアレイから読み出されたデータを増幅する第２の増幅回路と、前記第１の増幅回路によって増幅されたデータを前記第１のデータ入出力回路に転送する第１の信号配線と、前記第２の増幅回路によって増幅されたデータを前記第２のデータ入出力回路に転送する第２の信号配線と、前記第１及び第２の増幅回路に電源電位を供給する電源配線と、を備え、前記電源配線は、前記メモリセルアレイ上に配置された第１の配線部分を含み、前記第１及び第２の信号配線と前記第１の電源配線の前記第１の配線部分は、同一の配線層において一直線上に配置されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、メモリセルアレイ上の電源配線によって電源が強化されることから、例えばエッジパッド型のレイアウトを有する半導体装置であっても、増幅回路に供給される電源の電圧降下を抑制することができ。これにより、配置領域の違いによる増幅回路の動作速度差を小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】メモリセルＭＣからデータ入出力パッド１３Ａまでの信号ルートを示す模式図である。
【図３】半導体装置１０のレイアウトを説明するための平面図である。
【図４】半導体装置１０に設けられたグローバル信号配線ＧＩＯＡ，ＧＩＯＢ及び電源配線ＶＬ，ＳＬについて説明するための模式図である。
【図５】配線層Ｍ１〜Ｍ４の構造を説明するための断面図である。
【図６】図４に示した領域Ａ１の拡大図である。
【図７】図４に示した領域Ａ２の拡大図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は、単一の半導体基板に集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、図１に示すように２つのチャネルＣｈＡ，ＣｈＢを有している。チャネルＣｈＡ，ＣｈＢは、互いに独立して動作可能であり、それぞれ対応する外部端子が割り当てられている。具体的には、チャネルＣｈＡには、クロックパッド１１Ａ、コマンドアドレスパッド１２Ａ及びデータ入出力パッド１３Ａが割り当てられ、チャネルＣｈＢには、クロックパッド１１Ｂ、コマンドアドレスパッド１２Ｂ及びデータ入出力パッド１３Ｂが割り当てられている。
【００１２】
クロックパッド１１Ａ，１１Ｂは、外部からクロック信号ＣＬＫが入力される端子である。また、コマンドアドレスパッド１２Ａ，１２Ｂは、外部からコマンドアドレス信号Ｃ／Ａが入力される端子である。クロック信号ＣＬＫ及びコマンドアドレス信号Ｃ／Ａは、それぞれのチャネルに含まれるアクセス制御回路２１Ａ，２１Ｂに供給される。
【００１３】
チャネルＣｈＡに含まれるアクセス制御回路２１Ａは、メモリセルアレイ２０Ａに対するアクセス動作を行う回路であり、コマンドアドレスパッド１２Ａに入力されたアドレス信号のうち、ロウアドレスをロウデコーダ２２Ａに供給し、カラムアドレスをカラムデコーダ２３Ａに供給する。ロウデコーダ２２Ａは、メモリセルアレイ２０Ａに含まれるワード線ＷＬをロウアドレスに基づいて選択し、カラムデコーダ２３Ａは、メモリセルアレイ２０Ａに含まれるビット線ＢＬをカラムアドレスに基づいて選択する。
【００１４】
ワード線ＷＬとビット線ＢＬの交点にはメモリセルＭＣが配置されており、リード動作時においてメモリセルＭＣから読み出されたデータＤＡＴＡは、センスアンプＳＡを介して第１の増幅回路であるメインアンプ２４Ａに供給される。メインアンプ２４Ａは、読み出されたデータＤＡＴＡをさらに増幅し、グローバル信号配線ＧＩＯＡを介してデータ入出力回路２５Ａに転送する。データ入出力回路２５Ａは、転送されたデータＤＡＴＡに基づいて、データ入出力パッド１３ＡからリードデータＤＱを外部に出力する。
【００１５】
また、ライト動作時においては、外部からライトデータＤＱがデータ入出力パッド１３Ａに入力される。データ入出力回路２５Ａに供給されたライトデータＤＱは、グローバル信号配線ＧＩＯＡを介してメインアンプ２４Ａに転送される。メインアンプ２４Ａは、転送されたデータＤＡＴＡをセンスアンプＳＡに供給し、これにより選択されたメモリセルＭＣにデータＤＡＴＡが書き込まれる。
【００１６】
チャネルＣｈＢに含まれるアクセス制御回路２１Ｂは、メモリセルアレイ２０Ｂに対するアクセス動作を行う回路であり、コマンドアドレスパッド１２Ｂに入力されたアドレス信号のうち、ロウアドレスをロウデコーダ２２Ｂに供給し、カラムアドレスをカラムデコーダ２３Ｂに供給する。ロウデコーダ２２Ｂは、メモリセルアレイ２０Ｂに含まれるワード線ＷＬをロウアドレスに基づいて選択し、カラムデコーダ２３Ｂは、メモリセルアレイ２０Ｂに含まれるビット線ＢＬをカラムアドレスに基づいて選択する。
【００１７】
ワード線ＷＬとビット線ＢＬの交点にはメモリセルＭＣが配置されており、リード動作時においてメモリセルＭＣから読み出されたデータＤＡＴＡは、センスアンプＳＡを介して第２の増幅回路であるメインアンプ２４Ｂに供給される。メインアンプ２４Ｂは、読み出されたデータＤＡＴＡをさらに増幅し、グローバル信号配線ＧＩＯＢを介してデータ入出力回路２５Ｂに転送する。データ入出力回路２５Ｂは、転送されたデータＤＡＴＡに基づいて、データ入出力パッド１３ＢからリードデータＤＱを外部に出力する。
【００１８】
また、ライト動作時においては、外部からライトデータＤＱがデータ入出力パッド１３Ｂに入力される。データ入出力回路２５Ｂに供給されたライトデータＤＱは、グローバル信号配線ＧＩＯＢを介してメインアンプ２４Ｂに転送される。メインアンプ２４Ｂは、転送されたデータＤＡＴＡをセンスアンプＳＡに供給し、これにより選択されたメモリセルＭＣにデータＤＡＴＡが書き込まれる。
【００１９】
さらに、半導体装置１０は、電源パッド１４Ａ，１４Ｂ，１５Ａ，１５Ｂを備えている。電源パッド１４Ａ，１４Ｂは電源電位ＶＤＤ２が供給される端子であり、電源パッド１５Ａ，１５Ｂは電源電位ＶＳＳが供給される端子である。このうち、電源パッド１４Ａ，１５ＡはチャネルＣｈＡに割り当てられ、電源パッド１４Ｂ，１５ＢはチャネルＣｈＢに割り当てられている。但し、電源パッド１４Ａ，１４Ｂは、電源配線ＶＬを介して共通に接続され、電源パッド１５Ａ，１５Ｂは、電源配線ＳＬを介して共通に接続されている。つまり、電源に関しては、チャネルＣｈＡとチャネルＣｈＢとで独立しておらず、半導体装置１０の内部で短絡されている。
【００２０】
その他、半導体装置１０には、内部電位（例えばＶＡＲＹ）を生成する電源回路や、データ入出力回路２５Ａ，２５Ｂに対して専用に割り当てられた電源パッドなどが設けられているが、これらについては図示を省略する。
【００２１】
図２は、メモリセルＭＣからデータ入出力パッド１３Ａまでの信号ルートを示す模式図である。
【００２２】
図２に示すように、メモリセルアレイ２０ＡはメモリマットＭＭＴ０，ＭＭＴ１を含む複数のメモリマットＭＭＴに分割されている。メモリマットＭＭＴとは、ワード線ＷＬ及びビット線ＢＬの延在する範囲によって定義される。図２に示す例では、メモリマットＭＭＴ０に含まれるワード線ＷＬ０、ビット線ＢＬ０及びその交点に配置されたメモリセルＭＣ０と、メモリマットＭＭＴ１に含まれるワード線ＷＬ１、ビット線ＢＬ１及びその交点に配置されたメモリセルＭＣ１が示されている。メモリマットＭＭＴ及びワード線ＷＬの選択は、ロウアドレスに基づき、ロウデコーダ２２Ａによって行われる。また、ワード線ＷＬは、ワードドライバＳＷＤによって駆動される。
【００２３】
ビット線ＢＬ０，ＢＬ１は同じセンスアンプＳＡに接続され、これによってビット線ＢＬ０，ＢＬ１間に生じている電位差がセンスアンプＳＡによって増幅される。このように、異なるメモリマットに属する２つのビット線ＢＬが同じセンスアンプＳＡに接続されているのは、本実施形態による半導体装置１０がいわゆるオープンビット線構造を有しているからである。但し、本発明による半導体装置がオープンビット線構造を有する半導体装置に限定されるものではない。
【００２４】
センスアンプＳＡは、カラムスイッチＹＳＷを介して相補のローカル信号線ＬＩＯＴ／ＬＩＯＢに接続される。カラムスイッチＹＳＷは、カラム選択信号ＹＳによって制御される。カラム選択信号ＹＳは、カラムアドレスに基づきカラムデコーダ２３Ａによって生成される。相補のローカル信号線ＬＩＯＴ／ＬＩＯＢは、アシストアンプＡＡを介して、相補のメイン信号線ＭＩＯＴ／ＭＩＯＢに接続される。ここで、センスアンプＳＡ及びアシストアンプＡＡには、動作電源として内部電位ＶＡＲＹが供給される。内部電位ＶＡＲＹは、図示しない電源回路によって生成される電位である。
【００２５】
相補のメイン信号線ＭＩＯＴ／ＭＩＯＢは、メインアンプ２４Ａに接続される。メインアンプ２４Ａは、相補のメイン信号線ＭＩＯＴ／ＭＩＯＢを介して供給される相補のデータＤＡＴＡをシングルエンド形式に変換し、グローバル信号配線ＧＩＯＡに転送する。グローバル信号配線ＧＩＯＡには、中間バッファＢＵＦが挿入されている。これは、グローバル信号配線ＧＩＯＡが長距離配線であり、その負荷容量が大きいからである。メインアンプ２４Ａには、動作電源として電源電位ＶＤＤ２が供給される。
【００２６】
グローバル信号配線ＧＩＯＡは、データ入出力回路２５Ａに接続される。データ入出力回路２５Ａは、グローバル信号配線ＧＩＯＡを介して転送されたデータＤＡＴＡに対してパラレルシリアル変換などを行い、データ入出力パッド１３Ａから外部に出力する。データ入出力回路２５Ａは、主に電源電位ＶＤＤ２を動作電源として使用するが、データ入出力パッド１３Ａを駆動する出力段については、専用の電源電位ＶＤＤＱ，ＶＳＳＱを使用する。これは、出力段により発生する電源ノイズが他の回路に伝搬するのを防止するためである。
【００２７】
ここで、メモリセルアレイ２０Ａからメインアンプ２４Ａまでの区間は、いわゆるアレイ領域ＡＲＹに配置される。一方、データ入出力回路２５Ａ及びデータ入出力パッド１３Ａは、アレイ領域とは異なる周辺回路領域ＰＥに配置される。したがって、グローバル信号配線ＧＩＯＡは、アレイ領域ＡＲＹと周辺回路領域ＰＥとを接続する長距離配線となる。
【００２８】
次に、アレイ領域ＡＲＹ及び周辺回路領域ＰＥのレイアウトについて詳細に説明する。
【００２９】
図３は、半導体装置１０のレイアウトを説明するための平面図である。
【００３０】
図３に示すように、半導体装置１０は矩形のチップからなり、チップのＸ方向（第２の方向）における両側に位置するエッジＥＧ１，ＥＧ２に沿って周辺回路領域ＰＥが配置されている。このうち、エッジＥＧ１側に配置された周辺回路領域ＰＥはチャネルＣｈＡに属し、エッジＥＧ２側に配置された周辺回路領域ＰＥはチャネルＣｈＢに属する。また、これら周辺回路領域ＰＥに挟まれた領域は、アレイ領域ＡＲＹである。アレイ領域ＡＲＹは、チップをＸ方向に二分する中心線Ｃを境界として、チャネルＣｈＡ，ＣｈＢに分割されている。これにより、中心線Ｃを境界とした一方側（左側）はチャネルＣｈＡを構成し、中心線Ｃを境界とした他方側（右側）はチャネルＣｈＢを構成する。
【００３１】
アレイ領域ＡＲＹの大部分は、複数のメモリマットＭＭＴが配置されたマット領域ＭＭＴＲによって構成される。マット領域ＭＭＴＲには、センスアンプＳＡ、ワードドライバＳＷＤ、アシストアンプＡＡなども配置される。各マット領域ＭＭＴＲのＹ方向（第１の方向）側には、ロウデコーダ２２Ａ又は２２Ｂが配置されたロウデコーダ領域２２Ｒがそれぞれ設けられる。また、各マット領域ＭＭＴＲのＸ方向側には、カラムデコーダ２３Ａ又は２３Ｂが配置されたカラムデコーダ領域２３Ｒが設けられる。さらに、一つのメモリマット領域ＭＭＴＲはＹ方向に２分割され、これらの間にはアシストアンプＡＡの制御などを行う回路が配置されるアレイ制御領域ＡＲＹＣＴＲが設けられる。
【００３２】
また、Ｘ方向に隣接するカラムデコーダ領域２３Ｒ間には、メインアンプ２４Ａ又は２４Ｂが配置されたメインアンプ領域２４Ｒが設けられる。一つのメインアンプ領域２４Ｒには、Ｘ方向における一方側（左側）のメモリマット領域ＭＭＴＲに対応するメインアンプ２４Ａ又は２４Ｂと、Ｘ方向における他方側（右側）のメモリマット領域ＭＭＴＲに対応するメインアンプ２４Ａ又は２４Ｂがまとめて配置される。例えば、第２の領域であるメインアンプ領域２４Ｒ１には、メモリマット領域ＭＭＴＲ１に対応するメインアンプ２４Ａと、メモリマット領域ＭＭＴＲ３に対応するメインアンプ２４Ａが配置される。同様に、第３の領域であるメインアンプ領域２４Ｒ２には、メモリマット領域ＭＭＴＲ２に対応するメインアンプ２４Ｂと、メモリマット領域ＭＭＴＲ４に対応するメインアンプ２４Ｂが配置される。メモリマット領域ＭＭＴＲ１に配置されたメモリマットＭＭＴは第１のメモリセルアレイに相当し、メモリマット領域ＭＭＴＲ２に配置されたメモリマットＭＭＴは第２のメモリセルアレイに相当する。
【００３３】
また、エッジＥＧ１，ＥＧ２に近いメインアンプ領域２４Ｒ３，２４Ｒ４のＸ方向側には、中間バッファＢＵＦが配置されるバッファ領域ＢＵＦＲが設けられる。さらに、メインアンプ領域２４Ｒ及びカラムデコーダ領域２３ＲのＹ方向側には、主にロウアドレス及びカラムアドレスを中継する中間バッファＣＲＳが配置されるバッファ領域ＣＲＳＲが設けられる。
【００３４】
一方、周辺回路領域ＰＥは、エッジＥＧ１，ＥＧ２に沿ったパッド領域ＰＲを備える。エッジＥＧ１に沿ったパッド領域ＰＲには、チャネルＣｈＡに割り当てられた複数のパッド、例えば、クロックパッド１１Ａ、コマンドアドレスパッド１２Ａ、データ入出力パッド１３Ａ、電源パッド１４Ａ，１５Ａなどが配列される。同様に、エッジＥＧ２に沿ったパッド領域ＰＲには、チャネルＣｈＢに割り当てられた複数のパッド、例えば、クロックパッド１１Ｂ、コマンドアドレスパッド１２Ｂ、データ入出力パッド１３Ｂ、電源パッド１４Ｂ，１５Ｂなどが配列される。
【００３５】
パッド領域ＰＲはいくつかのエリアに分割されている。まず、Ｙ方向の中央に位置する領域ＰＲ１には、クロックパッド１１Ａ，１１Ｂ、コマンドアドレスパッド１２Ａ，１２Ｂ及び一部の電源パッド１４Ａ，１５Ａ，１４Ｂ，１５Ｂが配置される。また、Ｙ方向の両端に位置する領域ＰＲ２には、さらに一部の電源パッド１４Ａ，１５Ａ，１４Ｂ，１５Ｂが配置される。そして、領域ＰＲ１とＰＲ２の間に位置する領域ＰＲ３には、データ入出力パッド１３Ａ，１３Ｂ及び残りの電源パッド１４Ａ，１５Ａ，１４Ｂ，１５Ｂが配置される。
【００３６】
図３に示すように、周辺回路領域ＰＥにおいては、パッド領域ＰＲの領域ＰＲ２に隣接する領域にアクセス制御回路２１Ａ，２１Ｂが配置され、パッド領域ＰＲの領域ＰＲ３に隣接する領域にデータ入出力回路２５Ａ，２５Ｂが配置される。
【００３７】
図４は、半導体装置１０に設けられたグローバル信号配線ＧＩＯＡ，ＧＩＯＢ及び電源配線ＶＬ，ＳＬについて説明するための模式図である。
【００３８】
図４には半導体装置１０の半分の領域に設けられたグローバル信号配線ＧＩＯＡ，ＧＩＯＢ及び電源配線ＶＬ，ＳＬが示されている。特に限定されるものではないが、本実施形態による半導体装置１０は、上層配線として図５に示す４つの配線層Ｍ１〜Ｍ４を備えており、図４にはこのうち配線層Ｍ３，Ｍ４に形成された配線を示している。特に限定されるものではないが、配線層Ｍ１には銅（Ｃｕ）からなる配線が形成され、配線層Ｍ２〜Ｍ４にはアルミニウム（Ａｌ）からなる配線が形成される。また、配線層Ｍ１〜Ｍ４に形成された配線は、それぞれスルーホール導体ＴＨ２〜ＴＨ４を介して相互に接続される。
【００３９】
図４においては、グローバル信号配線ＧＩＯＡ，ＧＩＯＢが実線で示され、電源配線ＶＬ，ＳＬが破線で示されている。また、グローバル信号配線ＧＩＯＡ，ＧＩＯＢ及び電源配線ＶＬ，ＳＬのうち、Ｘ方向に延在する部分は配線層Ｍ４に形成され、Ｙ方向に延在する部分は配線層Ｍ３に形成される。そして、配線層Ｍ３，Ｍ４に形成された対応する配線は、図５に示したスルーホール導体ＴＨ４を介して短絡される。尚、図４において、スルーホール導体ＴＨ４は、黒丸で示す位置に配置される。
【００４０】
ここで、第１のグローバル信号配線ＧＩＯＡは、データ入出力回路２５Ａとメインアンプ２４Ａとを接続するよう、チャネルＣｈＡのアレイ領域ＡＲＹ上に形成されている。グローバル信号配線ＧＩＯＡは、チャネルＣｈＡに割り当てられた配線であることから、チャネルＣｈＢのアレイ領域ＡＲＹ上には形成されない。
【００４１】
同様に、第２のグローバル信号配線ＧＩＯＢは、データ入出力回路２５Ｂとメインアンプ２４Ｂとを接続するよう、チャネルＣｈＢのアレイ領域ＡＲＹ上に形成されている。グローバル信号配線ＧＩＯＢは、チャネルＣｈＢに割り当てられた配線であることから、チャネルＣｈＡのアレイ領域ＡＲＹ上には形成されない。
【００４２】
これに対し、電源配線ＶＬは、チャネルＣｈＡに割り当てられた電源パッド１４ＡとチャネルＣｈＢに割り当てられた電源パッド１４Ｂとを接続するよう、アレイ領域ＡＲＹを横断して形成されている。ここで、電源配線ＶＬのうち配線層Ｍ４に形成された部分、つまりＸ方向に延在する部分は、グローバル信号配線ＧＩＯＡ，ＧＩＯＢと干渉しないよう、Ｙ方向における座標をずらして配置されている。但し、グローバル信号配線ＧＩＯＡ，ＧＩＯＢが存在しない第１の領域ＣＲにおいては、グローバル信号配線ＧＩＯＡ，ＧＩＯＢの延長線上に電源配線ＶＬが配置されている。
【００４３】
同様に、電源配線ＳＬは、チャネルＣｈＡに割り当てられた電源パッド１５ＡとチャネルＣｈＢに割り当てられた電源パッド１５Ｂとを接続するよう、アレイ領域ＡＲＹを横断して形成されている。ここで、電源配線ＳＬのうち配線層Ｍ４に形成された部分、つまりＸ方向に延在する部分は、グローバル信号配線ＧＩＯＡ，ＧＩＯＢと干渉しないよう、Ｙ方向における座標をずらして配置されている。但し、グローバル信号配線ＧＩＯＡ，ＧＩＯＢが存在しない領域ＣＲにおいては、グローバル信号配線ＧＩＯＡ，ＧＩＯＢの延長線上に電源配線ＳＬが配置されている。
【００４４】
ここで、領域ＣＲとは、チャネルＣｈＡとチャネルＣｈＢの境界である中心線Ｃに最も近いメモリマット領域ＭＭＴＲの上方に位置する領域である。より正確には、チャネルＣｈＡに属するメインアンプ２４Ａのうち中心線Ｃに最も近いメインアンプ２４Ａと、チャネルＣｈＢに属するメインアンプ２４Ｂのうち中心線Ｃに最も近いメインアンプ２４Ｂとの間に位置する領域である。したがって、当該メモリマット領域ＭＭＴＲに対応するカラムデコーダ領域２３Ｒの上方も領域ＣＲに含む。
【００４５】
領域ＣＲにグローバル信号配線ＧＩＯＡ，ＧＩＯＢが形成されないのは、次の理由による。まず、チャネルＣｈＡに属するメモリマット領域ＭＭＴＲ１に着目すると、メモリマット領域ＭＭＴＲ１から読み出されたデータはメインアンプ領域２４Ｒ１に配置されたメインアンプ２４Ａにて増幅された後、グローバル信号配線ＧＩＯＡを介して転送される。つまり、メインアンプ領域２４Ｒ１はグローバル信号配線ＧＩＯＡの端部となるため、メモリマット領域ＭＭＴＲ１の上方にグローバル信号配線ＧＩＯＡを形成する必要がない。
【００４６】
同様に、チャネルＣｈＢに属するメモリマット領域ＭＭＴＲ２に着目すると、メモリマット領域ＭＭＴＲ２から読み出されたデータはメインアンプ領域２４Ｒ２に配置されたメインアンプ２４Ｂにて増幅された後、グローバル信号配線ＧＩＯＢを介して転送される。つまり、メインアンプ領域２４Ｒ２はグローバル信号配線ＧＩＯＢの端部となるため、メモリマット領域ＭＭＴＲ２の上方にグローバル信号配線ＧＩＯＢを形成する必要がない。
【００４７】
このような理由から、メモリマット領域ＭＭＴＲ１，ＭＭＴＲ２の上方に位置する領域ＣＲには、グローバル信号配線ＧＩＯＡ，ＧＩＯＢが形成されない。そして、本実施形態では、領域ＣＲ内において、グローバル信号配線ＧＩＯＡ，ＧＩＯＢの延長線上に電源配線ＶＬ，ＳＬを形成することにより、チップの中央部において電源の強化を図っている。
【００４８】
ここで、メインアンプ領域２４Ｒ１，２４Ｒ２は、メインアンプ領域２４Ｒ３，２４Ｒ４と比べてエッジＥＧ１，ＥＧ２からの距離が遠いため、メインアンプ領域２４Ｒ１，２４Ｒ２に配置されたメインアンプ２４Ａ，２４Ｂは、動作速度が低下するおそれがある。これは、電源配線ＶＬ，ＳＬを介して供給される電源電圧の電圧降下がチップの中央部ほど顕著となるからである。
【００４９】
しかしながら、本実施形態では、チップの中央部に位置する領域ＣＲに強化用の電源配線ＶＬ，ＳＬを配置していることから、電源が強化され、電圧降下が低減される。これにより、メインアンプ領域２４Ｒ１，２４Ｒ２に配置されたメインアンプ２４Ａ，２４Ｂの動作条件と、メインアンプ領域２４Ｒ３，２４Ｒ４に配置されたメインアンプ２４Ａ，２４Ｂの動作条件をほぼ一致させることができ、アクセス速度を改善することが可能となる。
【００５０】
図６及び図７は、それぞれ図４に示した領域Ａ１，Ａ２の拡大図である。
【００５１】
図６に示すように、メモリマット領域ＭＭＴＲ３の上方に位置する配線層Ｍ４には、グローバル信号配線ＧＩＯＡがＸ方向に延在して設けられている。また、図７に示すように、メモリマット領域ＭＭＴＲ４の上方に位置する配線層Ｍ４には、グローバル信号配線ＧＩＯＢがＸ方向に延在して設けられている。グローバル信号配線ＧＩＯＡ，ＧＩＯＢの配線幅はＷ１である。また、グローバル信号配線ＧＩＯＡ，ＧＩＯＢのＹ方向における両側には、シールド用の電源配線ＶＬ又はＳＬが配置されている。シールド用の電源配線ＶＬ，ＳＬの配線幅についてもＷ１である。
【００５２】
そして、グローバル信号配線ＧＩＯＡは、スルーホール導体ＴＨを介してメインアンプ２４Ａに接続され、当該エリアにて終端している。同様に、グローバル信号配線ＧＩＯＢは、スルーホール導体ＴＨを介してメインアンプ２４Ｂに接続され、当該エリアにて終端している。シールド用の電源配線ＶＬ，ＳＬの配線幅についても、スルーホール導体ＴＨを介してメインアンプ２４Ａ，２４Ｂに接続されている。
【００５３】
また、メモリマット領域ＭＭＴＲ３，ＭＭＴＲ４の上方に位置する配線層Ｍ４のうち、グローバル信号配線ＧＩＯＡ，ＧＩＯＢが設けられていない領域には、通常の電源配線ＶＬ，ＳＬがＸ方向に延在して設けられている。通常の電源配線ＶＬ，ＳＬは、シールド用の電源配線ＶＬ，ＳＬよりも太く、その配線幅はＷ２である。配線層Ｍ４に設けられた電源配線ＶＬ，ＳＬは、スルーホール導体ＴＨを介し、配線層Ｍ３に設けられたＹ方向に延在する電源配線ＶＬ，ＳＬに接続される。これにより、電源配線ＶＬ，ＳＬがメッシュ状に構築される。
【００５４】
電源配線ＶＬ，ＳＬの一部は、メインアンプ２４Ａ，２４Ｂの上部で終端することなく、そのまま領域ＣＲに延在する。例えば、図６に示す電源配線ＶＬ（１）は、配線幅をＷ２に保ったまま領域ＣＲをＸ方向に横断し、図７に示す電源配線ＶＬ（１）に接続される。同様に、図６に示す電源配線ＳＬ（１）は、配線幅をＷ２に保ったまま領域ＣＲをＸ方向に横断し、図７に示す電源配線ＳＬ（１）に接続される。図６に示す電源配線ＶＬ（１），ＳＬ（１）は、電源配線ＶＬ，ＳＬの第３の配線部分に相当する。また、図７に示す電源配線ＶＬ（１），ＳＬ（１）は、電源配線ＶＬ，ＳＬの第４の配線部分に相当する。
【００５５】
さらに、図６に示すシールド用である２つの電源配線ＳＬ（２）は、配線幅がＷ２である電源配線ＳＬ（３）に接続され、さらに、図７に示す電源配線ＳＬ（２）に接続される。このようなレイアウトは、シールド用の電源配線ＳＬ（２）及びこれに挟まれたグローバル信号配線ＧＩＯＡ，ＧＩＯＢのＹ座標と、電源配線ＳＬ（３）のＹ座標とが重複している場合に採用される。つまり、シールド用の電源配線ＳＬ（２）及びこれに挟まれたグローバル信号配線ＧＩＯＡ，ＧＩＯＢのＸ方向における延長線上に電源配線ＳＬ（３）が存在する場合、シールド用の電源配線ＳＬ（２）がそのまま電源配線ＳＬ（３）に接続される。
【００５６】
図示しないが、シールド用の電源配線ＶＬ（２）についても同様であり、シールド用の電源配線ＶＬ（２）及びこれに挟まれたグローバル信号配線ＧＩＯＡ，ＧＩＯＢのＸ方向における延長線上に電源配線ＶＬ（３）が存在する場合、シールド用の電源配線ＶＬ（２）をそのまま電源配線ＶＬ（３）に接続すればよい。電源配線ＶＬ（３），ＳＬ（３）は、電源配線ＶＬ，ＳＬの第１の配線部分に相当する。
【００５７】
これに対し、シールド用の電源配線ＳＬ（２）及びこれに挟まれたグローバル信号配線ＧＩＯＡ，ＧＩＯＢのＸ方向における延長線上に電源配線ＶＬ（３）が存在する場合、シールド用の電源配線ＳＬ（２）は当該部分で終端される。図示しないが、シールド用の電源配線ＶＬ（２）についても同様であり、シールド用の電源配線ＶＬ（２）及びこれに挟まれたグローバル信号配線ＧＩＯＡ，ＧＩＯＢのＸ方向における延長線上に電源配線ＳＬ（３）が存在する場合、シールド用の電源配線ＶＬ（２）が当該部分で終端される。
【００５８】
そして、領域ＣＲ上には、配線層Ｍ３に設けられた電源配線ＶＬ（４），ＳＬ（４）がＹ方向に延在しており、スルーホール導体ＴＨを介して、配線層Ｍ４に設けられた電源配線ＶＬ（３），ＳＬ（３）と接続されている。電源配線ＳＬ（４），ＶＬ（４）は、電源配線ＶＬ，ＳＬの第２の配線部分に相当する。
【００５９】
このような電源配線ＶＬ（３），ＳＬ（３）を設けることができるのは、上述の通り、領域ＣＲの上方にグローバル信号配線ＧＩＯＡ，ＧＩＯＢを設ける必要がないため、そのＸ方向における延長線上に位置する配線層Ｍ４に空きスペースが生じるからである。そして、本実施形態では、このスペースに電源配線ＶＬ，ＳＬを配置することによって電源の強化を図っていることから、エッジＥＧ１，ＥＧ２から遠くに位置するメインアンプ２４Ａ，２４Ｂに供給される電源電圧の電圧降下を抑制することが可能となる。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６１】
１０      半導体装置
１１Ａ，１１Ｂ    クロックパッド
１２Ａ，１２Ｂ    コマンドアドレスパッド
１３Ａ，１３Ｂ    データ入出力パッド
１４Ａ，１４Ｂ，１５Ａ，１５Ｂ    電源パッド
２０Ａ，２０Ｂ    メモリセルアレイ
２１Ａ，２１Ｂ    アクセス制御回路
２２Ａ，２２Ｂ    ロウデコーダ
２２Ｒ    ロウデコーダ領域
２３Ａ，２３Ｂ    カラムデコーダ
２３Ｒ    カラムデコーダ領域
２４Ａ，２４Ｂ    メインアンプ
２４Ｒ，２４Ｒ１〜２４Ｒ４    メインアンプ領域
２５Ａ，２５Ｂ    データ入出力回路
Ａ１，Ａ２    領域
ＡＡ      アシストアンプ
ＡＲＹ    アレイ領域
ＡＲＹＣＴＲ    アレイ制御領域
ＢＬ，ＢＬ０，ＢＬ１    ビット線
ＢＵＦ    中間バッファ
ＢＵＦＲ  バッファ領域
Ｃ        中心線
ＣｈＡ，ＣｈＢ    チャネル
ＣＲ      領域
ＣＲＳ    中間バッファ
ＣＲＳＲ  バッファ領域
ＥＧ１，ＥＧ２    エッジ
ＧＩＯＡ，ＧＩＯＢ    グローバル信号配線
ＬＩＯＴ／ＬＩＯＢ    ローカル信号線
Ｍ１〜Ｍ４    配線層
ＭＣ，ＭＣ０，ＭＣ１    メモリセル
ＭＩＯＴ／ＭＩＯＢ    メイン信号線
ＭＭＴ，ＭＭＴ０，ＭＭＴ１    メモリマット
ＭＭＴＲ，ＭＭＴＲ１〜ＭＭＴＲ４    メモリマット領域
ＰＥ      周辺回路領域
ＰＲ      パッド領域
ＰＲ１〜ＰＲ３    領域
ＳＡ      センスアンプ
ＳＬ，ＶＬ    電源配線
ＳＷＤ    ワードドライバ
ＴＨ，ＴＨ２〜ＴＨ４    スルーホール導体
ＷＬ，ＷＬ０，ＷＬ１    ワード線
ＹＳＷ    カラムスイッチ
【図１】
2015207730.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2015207730.tif 000007
【図６】
2015207730.tif 000008
【図７】
2015207730.tif 000009