(57)【要約】【課題】プレーナトランスを小型化する。【解決手段】第１の電力伝送を行う１次主巻線パターン１０ａ，１０ｂと２次主巻線パターン１１ａ，１１ｂとが絶縁層６，７，８を介して積層された多層基板３と、多層基板３の外に配置され、多層基板３内の１次主巻線パターン１０ａ，１０ｂまたは２次主巻線パターン１１ａ，１１ｂとの間で第２の電力伝送を行う補助巻線１２を設けることで、補助巻線を多層基板内に設けた時に形成される絶縁層などを減らせ、トランスを小型化できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電力伝送を行う１次主巻線パターンと２次主巻線パターンとが絶縁層を介して積層された多層基板と、
前記多層基板の外に配置され、前記多層基板内の前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行う補助巻線と、
を有することを特徴とするプレーナ型変圧装置。
【請求項２】
前記１次主巻線パターンと２次主巻線パターンによる主巻線パターンは、前記絶縁層を介して偶数層にわたって形成されている、ことを特徴とする請求項１に記載のプレーナ型変圧装置。
【請求項３】
前記補助巻線の一部は、前記多層基板に形成されたコア挿入のための貫通孔の側壁に配置されている、ことを特徴とする請求項１または２に記載のプレーナ型変圧装置。
【請求項４】
前記多層基板に形成された貫通孔に挿入され、前記多層基板の一部を覆うコアを有し、
前記コアは、前記補助巻線の少なくとも一部が通るように形成された溝を有することを特徴とする請求項１乃至３の何れか一項に記載のプレーナ型変圧装置。
【請求項５】
プレーナ型変圧装置と、
入力信号を整流する整流回路と、
整流された前記入力信号に基づくスイッチング電流を、前記プレーナ型変圧装置に供給するか否かを切り替えるスイッチ素子と、
前記スイッチ素子の動作を制御する制御回路と、
を有し、
前記プレーナ型変圧装置は、
第１の電力伝送を行う１次主巻線パターンと２次主巻線パターンとが絶縁層を介して積層された多層基板と、
前記多層基板の外に配置され、前記多層基板内の前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行い、前記制御回路への電力供給を行う補助巻線と、
を有することを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレーナ型変圧装置及びスイッチング電源回路に関する。
【背景技術】
【０００２】
プレーナ型変圧装置（以下プレーナトランスと呼ぶ）は、従来の巻線トランスに対して小型化が可能なため、近年、様々な情報機器のスイッチング電源回路に使われ始めている。
【０００３】
プレーナトランスは電力伝送を行う主巻線となる１次及び２次巻線パターン（以下１次主巻線パターン及び２次主巻線パターンと呼ぶ）が絶縁層を介して積層された構造を有するものである。また、プレーナトランスとして、１次または２次主巻線パターンとの間の電力伝送に使用される補助巻線パターンを備えたものが考えられている。補助巻線パターンは、１次主巻線パターンにスイッチング電流を供給するか否かを切り替えるスイッチング素子を制御する制御回路への電力供給などに用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２７０４３７号公報
【特許文献２】特開２０１０−９３１７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、プレーナトランスの抵抗損失を削減するためには、主巻線パターンの線幅（パターン幅）をできるだけ太くし、複数層にわたって配置することが望ましく、層数が増加する傾向にある。ここで、さらに補助巻線パターンを追加すると、絶縁層などを追加形成することになり（巻線パターンの形成層が奇数層の場合には反り防止のためダミー層（後述する）も追加される）、多層基板の高さがより高くなり、プレーナトランスが大きくなってしまう。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、第１の電力伝送を行う１次主巻線パターンと２次主巻線パターンとが絶縁層を介して積層された多層基板と、前記多層基板の外に配置され、前記多層基板内の前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行う補助巻線と、を備えたプレーナ型変圧装置が提供される。
【０００７】
また、発明の一観点によれば、プレーナ型変圧装置と、入力信号を整流する整流回路と、整流された前記入力信号に基づくスイッチング電流を、前記プレーナ型変圧装置に供給するか否かを切り替えるスイッチ素子と、前記スイッチ素子の動作を制御する制御回路と、を有し、前記プレーナ型変圧装置は、第１の電力伝送を行う１次主巻線パターンと２次主巻線パターンとが絶縁層を介して積層された多層基板と、前記多層基板の外に配置され、前記多層基板内の前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行い、前記制御回路への電力供給を行う補助巻線と、備えたスイッチング電源回路が提供される。
【発明の効果】
【０００８】
開示のプレーナ型変圧装置及びスイッチング電源回路によれば、小型化が可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態のプレーナトランスの一例を示す断面図である
【図２】第１の実施の形態のプレーナトランスの一例を示す平面図である。
【図３】第１の実施の形態のプレーナトランスの一例を示す側面図である。
【図４】プレーナトランスの比較例を示す断面図である。
【図５】プレーナトランスの比較例を示す平面図である。
【図６】第２の実施の形態のプレーナトランスの一例を示す断面図である。
【図７】第２の実施の形態のプレーナトランスの一例を示す平面図である。
【図８】第２の実施の形態のプレーナトランスの一例を示す側面図である。
【図９】第２の実施の形態のプレーナトランスの変形例を示す断面図である。
【図１０】コアの一例を示す図である。
【図１１】スイッチング電源回路の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のプレーナトランスの一例を示す断面図、図２は、第１の実施の形態のプレーナトランスの一例を示す平面図、図３は、第１の実施の形態のプレーナトランスの一例を示す側面図である。なお、図１は、図２に示すプレーナトランス１のＡ−Ａ線における断面図である。また、図３は、図２の矢印Ａ１方向からみたプレーナトランス１の側面図である。
【００１１】
プレーナトランス１は、コア２ａ，２ｂ、多層基板３、補助巻線１２を有している。
コア２ａ，２ｂは、図１のように、断面方向から見るとそれぞれがＥ字型の形状をもつ部材であり、たとえば、フェライト（磁性材料）である。コア２ａ，２ｂは、その内脚部と外脚部を、多層基板３に形成された貫通孔３ａ，３ｂ，３ｃに挿入させるようにして組み合わせられており、多層基板３の一部を覆っている。
【００１２】
多層基板３は、図１に示すように、絶縁層５，６，７，８，９、１次主巻線パターン１０ａ，１０ｂ、２次主巻線パターン１１ａ，１１ｂを有しており、導体パターンである各主巻線パターンが絶縁層を介して積層された構造となっている。１次主巻線パターン１０ａ，１０ｂ、２次主巻線パターン１１ａ，１１ｂは、中心軸Ｃ１を中心にして巻回されている。また、１次主巻線パターン１０ａ，１０ｂ、２次主巻線パターン１１ａ，１１ｂと絶縁層５〜９の間には、プリプレグ１３が介装されている。なお、絶縁層５〜９の一部がプリプレグであってもよい。このような積層構造は、たとえば、１次主巻線パターン１０ａ，１０ｂ、２次主巻線パターン１１ａ，１１ｂが両面に形成された絶縁層（コア基材）６，８を、プリプレグなどを介して貼り合わせ、加熱及び加圧することで作成可能である。この場合、絶縁層７はプリプレグとなる。また、絶縁層５，９もプリプレグであってもよい。
【００１３】
１次主巻線パターン１０ａ，１０ｂは、図示しないスルーホールやビアを介して、互いに電気的に接続されている。２次主巻線パターン１１ａ，１１ｂも、図示しないスルーホールやビアを介して、互いに電気的に接続されている。
【００１４】
また、多層基板３には、図１、図２に示されているように、貫通孔３ａ，３ｂ，３ｃが形成されている。貫通孔３ａ，３ｃは、１次主巻線パターン１０ａ，１０ｂ及び２次主巻線パターン１１ａ，１１ｂが形成される領域を挟むように形成されている。これに対し、貫通孔３ｂは、１次主巻線パターン１０ａ，１０ｂ及び２次主巻線パターン１１ａ，１１ｂの中心軸Ｃ１を通るように形成されている。
【００１５】
また、図２に示されているように、多層基板３の表面には、１次主巻線パターン１０ａ，１０ｂ及び２次主巻線パターン１１ａ，１１ｂの両端に図示しないスルーホールやビアにより接続される入出力端子４ａ，４ｂ，４ｃ，４ｄが設けられている。入出力端子４ａ，４ｂ，４ｃ，４ｄは、１次主巻線パターン１０ａ，１０ｂ及び２次主巻線パターン１１ａ，１１ｂを、プレーナトランス１の外部の回路と電気的に接続する際に用いられる。
【００１６】
このような多層基板３では、１次主巻線パターン１０ａ，１０ｂと、２次主巻線パターン１１ａ，１１ｂとの間で電力伝送が行われる。
補助巻線１２は、上記のような多層基板３の外に配置されており、多層基板３内の１次主巻線パターン１０ａ，１０ｂまたは２次主巻線パターン１１ａ，１１ｂとの間で電力伝送を行う。補助巻線１２は、導体配線であり、たとえば、その導体配線を覆う絶縁被膜を有していてもよい。
【００１７】
図１〜図３に示す第１の実施の形態のプレーナトランス１の例では、補助巻線１２は、多層基板３の絶縁層９の上に配置され、中心軸Ｃ１を中心にして巻回されている。補助巻線１２の一部はコア２ａと多層基板３の間隙に配置されている。補助巻線１２は、たとえば、接着用のテープかワニスなどで絶縁層９上に固定される。
【００１８】
このように、補助巻線１２を多層基板３の外に配置するようにしたことで、補助巻線を多層基板３内に設けたときに形成される絶縁層などを減らせ、多層基板３の高さを低くできる。そのため、プレーナトランス１を小型化できる。
【００１９】
以下、この効果を説明するために、補助巻線を多層基板内に設けたプレーナトランスを比較例として説明する。
（比較例）
図４は、プレーナトランスの比較例を示す断面図、図５は、プレーナトランスの比較例を示す平面図である。なお、図４は、図５に示すプレーナトランスのＢ−Ｂ線における断面図である。
【００２０】
プレーナトランス２０は、第１の実施の形態のプレーナトランス１と同様に、コア２１ａ，２１ｂと多層基板２２を有している。コア２ａ，２ｂは、その内脚部と外脚部を、多層基板２２に形成された貫通孔２２ａ，２２ｂ，２２ｃに挿入させるようにして組み合わせられている。
【００２１】
多層基板２２は、図４に示すように、絶縁層２５，２６，２７，２８，２９，３０，３１、１次主巻線パターン３２ａ，３２ｂ、２次主巻線パターン３３ａ，３３ｂ、補助巻線パターン３４を有している。また、絶縁層２５，２６の間には、ダミー層３５が形成されている。１次主巻線パターン３２ａ，３２ｂ、２次主巻線パターン３３ａ，３３ｂ、補助巻線パターン３４と絶縁層２６〜３１の間には、プリプレグ３６が介装されている。なお、絶縁層２５〜３１の一部がプリプレグであってもよい。
【００２２】
１次主巻線パターン３２ａ，３２ｂ、２次主巻線パターン３３ａ，３３ｂは、第１の実施の形態のプレーナトランス１における１次主巻線パターン１０ａ，１０ｂ、２次主巻線パターン１１ａ，１１ｂと同様なものである。しかし、比較例のプレーナトランス２０では、補助巻線についても補助巻線パターン３４として多層基板２２内に形成されている。
【００２３】
また、図５に示されているように、多層基板２２の表面には、１次主巻線パターン３２ａ，３２ｂ及び２次主巻線パターン３３ａ，３３ｂの両端に図示しないスルーホールやビアにより接続される入出力端子２３ａ，２３ｂ，２３ｃ，２３ｄが設けられている。さらに、補助巻線パターン３４の両端に図示しないスルーホールやビアにより接続される入出力端子２４ａ，２４ｂが設けられている。入出力端子２３ａ，２３ｂ，２３ｃ，２３ｄ，２４ａ，２４ｂは、１次主巻線パターン３２ａ，３２ｂ、２次主巻線パターン３３ａ，３３ｂを、プレーナトランス２０の外部の回路と電気的に接続する際に用いられる。
【００２４】
このようなプレーナトランス２０では、多層基板２２に補助巻線パターン３４が設けられているため、１次主巻線パターン３２ａ，３２ｂ及び２次主巻線パターン３３ａ，３３ｂを含めた巻線パターンを形成する層は、５層となっている。
【００２５】
多層基板２２のような積層構造を形成する際、多層基板２２の反りを防止するため、巻線パターンが両面に形成された絶縁層（コア材）の一方の面または両面をプリプレグなどの接着層で押さえて、別の巻線パターンが両面に形成された絶縁層を、加熱及び加圧して貼り合わせることが考えられる。このため、巻線パターンを形成する層は偶数層となる（偶数層で形成して後で削って奇数層とすることも考えられるがその場合コストがかかる）。
【００２６】
ここで、上記の比較例のプレーナトランス２０のように、４層の主巻線パターンの形成層の他に、１層分の補助巻線パターンの形成層を多層基板に含めると、絶縁層なども追加され多層基板２２の高さが高くなる。さらに、巻線パターンが形成されない層（ダミー層３５）が追加されることになる。ダミー層３５は、プリプレグなどで形成されるが、ダミー層３５の形状を維持するための図示しない導体パターンを含んでいる。このようなダミー層３５が設けられると、多層基板の高さがより高くなり、プレーナトランスが大きくなってしまう。
【００２７】
これに対し、図１〜図３に示した第１の実施の形態のプレーナトランス１では、補助巻線１２を多層基板３の外に配置することで、図４に示したような、補助巻線パターン３４を形成したことよって形成される絶縁層３１が不要になる。さらに、図４のように、巻線パターンの形成層が奇数層（主巻線パターンの形成層が偶数層）となることにより形成されるダミー層３５及びその下の絶縁層２５についても、図１のプレーナトランス１では不要になる。これにより、多層基板３の高さを低くできるため、プレーナトランス１を小型化できる。
【００２８】
また、コア２ａ，２ｂの高さも低くできることから、磁路長が短くなり、電力伝送の際のコア損失についても低減できる。コア損失Ｌｏｓｓは、Ｌｏｓｓ＝Ｐｒｅ×Ａｅ×Ｌｅ（Ｐｒｅ：単位体積当たりの損失，Ａｅ：有効断面積，Ｌｅ：有効磁路長）で表せるためである。なお、コア２ａ，２ｂの高さを低くするには、内脚部と外脚部の長さだけを短くすればいいため、インダクタンス値を下げずに小型化ができる。
【００２９】
なお、補助巻線１２は、プレーナトランス１をスイッチング電源回路に使用したときのスイッチ素子のオンオフを制御する制御回路への電力供給などに用いられるため、比較的小さな電力の伝送用に用いられる。そのため、補助巻線１２と、１次主巻線パターン１０ａ，１０ｂまたは２次主巻線パターン１１ａ，１１ｂとの間の結合率は、１次主巻線パターン１０ａ，１０ｂと２次主巻線パターン１１ａ，１１ｂ間の結合率よりも小さくてよい。つまり、補助巻線１２は、１次主巻線パターン１０ａ，１０ｂまたは２次主巻線パターン１１ａ，１１ｂに対して比較的離して配置することが可能である。そのため、第１の実施の形態のプレーナトランス１のように、補助巻線１２を、多層基板３の外に配置しても、補助巻線１２を用いた電力伝送への影響は少ない。
【００３０】
（第２の実施の形態）
図６は、第２の実施の形態のプレーナトランスの一例を示す断面図、図７は、第２の実施の形態のプレーナトランスの一例を示す平面図、図８は、第２の実施の形態のプレーナトランスの一例を示す側面図である。なお、図６は、図７に示すプレーナトランス１のＣ−Ｃ線における断面図である。また、図８は、図７の矢印Ａ２方向からみたプレーナトランス１の側面図である。第１の実施の形態のプレーナトランス１と同様の要素については同一符号を付し、説明を省略する。
【００３１】
第２の実施の形態のプレーナトランス１ａは、コア４０ａ，４０ｂ、多層基板３、補助巻線１２ａを有している。補助巻線１２ａは、第１の実施の形態のプレーナトランス１と同様に、多層基板３の外に配置されているが、配置場所がプレーナトランス１とは異なっている。第２の実施の形態のプレーナトランス１ａでは、補助巻線１２ａの一部（コア４０ａ，４０ｂに覆われる部分）は、多層基板３に形成された貫通孔３ａ，３ｂ，３ｃの側壁に配置されている。
【００３２】
これにより、第１の実施の形態のプレーナトランス１のように、多層基板３の最上層の絶縁層９の上に補助巻線１２を配置する場合よりも、コア４０ａ，４０ｂの高さをより低くすることができ、プレーナトランス１ａをより小型化できる。また、コアの内脚部と外脚部の長さだけを短くすればいいため、インダクタンス値を下げずに小型化ができる。
【００３３】
また、コア４０ａ，４０ｂの高さをより低くできることから、磁路長が短くなり、前述した理由により、電力伝送の際のコア損失についてもさらに低減できる。
（変形例）
図９は、第２の実施の形態のプレーナトランスの変形例を示す断面図である。第２の実施の形態のプレーナトランス１ａと同様の要素については同一符号を付し、説明を省略する。
【００３４】
プレーナトランス１ｂでは、コア４１ａ，４１ｂに、補助巻線１２ｂを通せるような溝４２が形成されている。
図１０は、コアの一例を示す図である。
【００３５】
コア４１ａは、内脚部と外脚部の角に、傾斜部４２ａが形成されている。コア４１ｂも同様の傾斜部が形成されており、コア４１ａ，４１ｂを組み合わせることにより、図９に示すような溝４２が形成される。なお、溝４２の大きさは、必ずしも補助巻線１２ｂを完全に通せる大きさでなくてもよい。
【００３６】
このような溝４２を形成することで、コア４１ａ，４１ｂと、多層基板３との隙間を減らせるため、貫通孔３ａ，３ｂ，３ｃの幅を小さくできる。このため、多層基板３に他の素子を形成できるスペースを増やすことができ、プレーナトランス１ｂを利用する装置の小型化につながる。
【００３７】
また、上記の変形例では、コア４１ａ，４１ｂに、多層基板３の貫通孔３ａ，３ｂ，３ｃの側壁に配置された補助巻線１２ｂを通すような溝４２を形成した例を示したが、これに限定されない。図１に示したプレーナトランス１のように、多層基板３の最上層の絶縁層９の上に配置された補助巻線１２ｂを通すような溝を、コア２ａに形成するようにしてもよい。その場合、コア２ａの高さを低くでき、プレーナトランス１をより小型化できる。また、磁路長が短くなり、電力伝送の際のコア損失についてもより低減できる。
【００３８】
（スイッチング電源回路（プレーナトランスの適用例））
以上説明してきたプレーナトランスをスイッチング電源回路に適用することで、スイッチング電源回路を小型化できる。
【００３９】
図１１は、スイッチング電源回路の一例を示す図である。
スイッチング電源回路６０は、ＥＭＩ（Electro Magnetic Interference）フィルタ６１、整流回路６２、スイッチ素子Ｔｒ１、制御回路６３、インピーダンス（Ｚｃ）６４、プレーナトランス６５、ダイオードＤ１、容量素子Ｃｐを有している。このような素子は、上記のプレーナトランス１，１ａ，１ｂの多層基板３に形成することができる。
【００４０】
ＥＭＩフィルタ６１は、入力信号（交流信号）が入力される入力端子Ｉｎ１，Ｉｎ２と接続されており、入力信号に加わるノイズの除去を行う。
整流回路６２は、入力信号の整流を行う。
【００４１】
スイッチ素子Ｔｒ１は、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などであり、整流された入力信号に基づくスイッチング電流を、プレーナトランス６５に供給するか否かを切り替える。スイッチ素子Ｔｒ１は、２つの入出力端子（ドレインまたはソース）と、制御端子（ゲート端子）を有している。
【００４２】
制御回路６３は、制御信号をスイッチ素子Ｔｒ１の制御端子に供給し、スイッチ素子Ｔｒ１の動作を制御する。たとえば、制御回路６３は、一定周期でスイッチ素子Ｔｒ１をオンまたはオフさせる。
【００４３】
インピーダンス６４は、スイッチ素子Ｔｒ１の一方の入出力端子と、フレームグランド（ＦＧ）との間に接続されている。
プレーナトランス６５は、１次主巻線６５ａ、２次主巻線６５ｂ、補助巻線６５ｃを有しており、１次主巻線６５ａと２次主巻線６５ｂとの間で電力伝送を行うとともに、１次主巻線６５ａと、補助巻線６５ｃとの間で電力伝送を行う。後者の電力伝送は、制御回路６３への電力供給のために行われる。
【００４４】
プレーナトランス６５は、１次主巻線６５ａの一端は、整流回路６２に接続されており、他端は、スイッチ素子Ｔｒ１の他方の入出力端子に接続されている。また、２次主巻線６５ｂの一端は、ダイオードＤ１のアノードに接続されており、他端は容量素子Ｃｐの一端及び出力端子Ｏｕｔ２に接続されている。補助巻線６５ｃの一端は、制御回路６３に接続されており、他端はインピーダンス６４、整流回路６２及び制御回路６３に接続されている。
【００４５】
ダイオードＤ１は、プレーナトランス６５と出力端子Ｏｕｔ１との間に設けられており、アノードがプレーナトランス６５の２次主巻線６５ｂに接続されており、カソードが出力端子Ｏｕｔ２に接続されている。
【００４６】
容量素子Ｃｐは、出力端子Ｏｕｔ１，Ｏｕｔ２の間に接続されている。
このようなスイッチング電源回路６０において、プレーナトランス６５としては、前述の、プレーナトランス１，１ａ，１ｂの何れかを適用できる。たとえば、プレーナトランス６５として、図１〜図３に示したプレーナトランス１を採用した場合、１次主巻線６５ａは、１次主巻線パターン１０ａ，１０ｂに相当する。また、２次主巻線６５ｂは、２次主巻線パターン１１ａ，１１ｂに相当し、補助巻線６５ｃは、補助巻線１２に相当する。
【００４７】
前述のように、プレーナトランス１，１ａ，１ｂは、補助巻線１２，１２ａ，１２ｂを多層基板３の外に配置していることで、多層基板３の高さを低くでき（層数を減らせる）、小型化が可能となる。そのため、プレーナトランス６５としてプレーナトランス１，１ａ，１ｂを適用することで、同一の多層基板３を使用するスイッチング電源回路６０も小型化できる。なお、多層基板３には、スイッチング電源回路６０の各素子の他にコンバータ回路の各素子も形成することができる。これにより、スイッチング電源回路６０とコンバータ回路を同一の多層基板に形成した装置の大きさも小型化できる。
【００４８】
以上、実施の形態に基づき、本発明のプレーナトランス及びスイッチング電源回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【００４９】
たとえば、上記の例では、補助巻線は多層基板に接しているが、１次主巻線パターンまたは２次主巻線パターンとの間で電力伝送が行えれば、多層基板に接していなくてもよい。
【符号の説明】
【００５０】
１  プレーナトランス
２ａ，２ｂ  コア
３  多層基板
３ａ，３ｂ，３ｃ  貫通孔
５〜９  絶縁層
１０ａ，１０ｂ  １次主巻線パターン
１１ａ，１１ｂ  ２次主巻線パターン
１２  補助巻線
１３  プリプレグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2015207694.tif 000008
【図７】
2015207694.tif 000009
【図８】
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【図９】
2015207694.tif 000011
【図１０】
2015207694.tif 000012
【図１１】
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