(57)【要約】【課題】２枚の半導体基板を貼り合わせた半導体チップにおいて、信頼性を向上させることができるようにする。【解決手段】固体撮像装置は、第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える。本開示の技術は、例えば、裏面照射型の固体撮像装置等に適用できる。【選択図】図５
2015142067.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、
前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える
固体撮像装置。
【請求項２】
前記埋め込み部は、前記第１の半導体基板と前記第２の半導体基板が貼り合わされた半導体ウエハのスクライブ領域内に形成された前記埋め込み部の材料がダイシングされることにより形成される
請求項１に記載の固体撮像装置。
【請求項３】
前記埋め込み部の材料は、ヤング係数が2.9Gpa以上の特性を有する材料である
請求項１に記載の固体撮像装置。
【請求項４】
前記埋め込み部の材料は、吸湿性が0.24%以下の特性を有する材料である
請求項１に記載の固体撮像装置。
【請求項５】
前記埋め込み部の材料は、BCBである
請求項１に記載の固体撮像装置。
【請求項６】
前記第１の半導体基板と第２の半導体基板の接合面は、前記第１の半導体基板に形成された第１の絶縁膜と、前記第２の半導体基板に形成された第２の絶縁膜が貼り合わされた面である
請求項１に記載の固体撮像装置。
【請求項７】
前記埋め込み部は、前記第１の半導体基板と第２の半導体基板の間に所定の厚みで形成され、前記装置外周部の厚みが、内側より厚く形成されている
請求項１に記載の固体撮像装置。
【請求項８】
第１の半導体基板上に形成された第１の絶縁膜と、第２の半導体基板上に形成された第２の絶縁膜のそれぞれに対し、スクライブ領域内に、ダイシング幅よりも広い幅で、所定の深さの溝部を形成する第１工程と、
前記第１の絶縁膜と前記第２の絶縁膜のそれぞれに形成された前記溝部の少なくとも一方に、埋め込み部の材料を埋め込んだ後で、前記第１の半導体基板と前記第２の半導体基板を貼り合わせる第２工程と、
貼り合わされた前記第１の半導体基板と前記第２の半導体基板を、スクライブ領域に沿ってダイシングすることで、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された前記埋め込み部を形成する第３工程と
を含む固体撮像装置の製造方法。
【請求項９】
前記第２工程では、前記溝部の内部を含む前記第１の絶縁膜の上面全面に前記埋め込み部の材料を塗布した後、前記溝部に対応する領域のみが残るように前記埋め込み部の材料をエッチングし、凸状の前記埋め込み部が形成された後、前記第１の半導体基板と前記第２の半導体基板が貼り合わされる
請求項８に記載の固体撮像装置の製造方法。
【請求項１０】
前記凸状の前記埋め込み部は、リソグラフィにより形成される
請求項９に記載の固体撮像装置の製造方法。
【請求項１１】
前記凸状の前記埋め込み部は、前記第１の絶縁膜との選択比を制御したCMP法により形成される
請求項９に記載の固体撮像装置の製造方法。
【請求項１２】
前記第２工程では、前記第１の半導体基板と前記第２の半導体基板の貼り合わせにおいて、前記凸状の前記埋め込み部を、前記第２の絶縁膜の前記溝部にはめ込む
請求項９に記載の固体撮像装置の製造方法。
【請求項１３】
前記第２工程では、前記第１の絶縁膜と前記第２の絶縁膜それぞれの前記溝部に、前記埋め込み部の材料を埋め込んだ後で、前記第１の半導体基板と前記第２の半導体基板が貼り合わされる
請求項８に記載の固体撮像装置の製造方法。
【請求項１４】
前記第２工程では、前記溝部を含む前記第１の絶縁膜の上面全面に前記埋め込み部の材料を塗布した後、前記第１の半導体基板と前記第２の半導体基板が貼り合わされる
請求項８に記載の固体撮像装置の製造方法。
【請求項１５】
前記第１工程において形成される前記溝部の深さは、１０μｍ以内である
請求項８に記載の固体撮像装置の製造方法。
【請求項１６】
前記第１工程において形成される前記溝部の幅は、５０乃至２００μｍである
請求項８に記載の固体撮像装置の製造方法。
【請求項１７】
第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、
前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える
半導体装置。
【請求項１８】
第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、
前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える
固体撮像装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置およびその製造方法、半導体装置、並びに電子機器に関し、特に、２枚の半導体基板を貼り合わせた半導体チップにおいて、信頼性を向上させることができるようにする固体撮像装置およびその製造方法、半導体装置、並びに電子機器に関する。
【背景技術】
【０００２】
半導体チップの製造工程には、ウエハ上に複数の半導体チップを形成した後、半導体チップの周囲に設けられたスクライブラインに沿ってブレードでダイシングし、個々の半導体チップに分割する工程がある。
【０００３】
スクライブラインには、ダイシング時の阻害とならないよう配線層が配置されていない場合が多い。この場合、配線層が無いことにより、半導体チップの配線層がある領域に比べ、凹み段差が発生してしまう。
【０００４】
２枚の半導体基板の貼り合わせにより製造する半導体チップでは、貼り合わせ面に凹み段差があることで、その凹み段差部がボイド（Void）になることがある。後工程において、ボイドは、そこを起点として基板間の剥がれが発生しやすくなり、他の金属等が混入するコンタミネーション汚染の原因ともなりやすい。
【０００５】
また、２枚の半導体基板の貼り合わせた半導体チップでは、ダイシング後の個片化した状態では、２枚の半導体基板の接合面が露出されるため、接合面を起点としてクラックが入りやすかったり、クラックを起点として吸湿が発生してしまう。
【０００６】
これに対し、例えば、特許文献１には、ダイシングラインよりも半導体チップ内側に溝を形成することで、接合面を起点とした水平クラックが発生したとしても、その水平クラックが半導体チップ内へ進行しないよう防ぐ構造が開示されている。
【０００７】
また、特許文献２では、ダイシングラインに、基板どうしを貼り合わせる為の硬度の低い接着剤を無くすようにした構造が開示されている。これにより、ダイシングラインに、硬度が大きく異なる材料界面を有さない為、ダイシングが安定し、チップ内へのチッピングの発生を防いでいる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−６２３８２号公報
【特許文献２】特開２０１０−５６３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１の技術では、溝までは水平クラックが入る可能性があり、そこから半導体チップ内へ吸湿が発生することが懸念される。また、溝が空洞の場合は、貼り合わせ面にボイドがあるのと同等となり、貼り合わせ強度の低下が懸念される。
【００１０】
また、特許文献２の構造は、ダイシングラインに接着剤がないことで、貼り合わせ面にボイドがあることと同等となり、貼り合わせ強度の低下が懸念される。
【００１１】
本開示は、このような状況に鑑みてなされたものであり、２枚の半導体基板を貼り合わせた半導体チップにおいて、信頼性を向上させることができるようにするものである。
【課題を解決するための手段】
【００１２】
本開示の第１の側面の固体撮像装置は、第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える。
【００１３】
本開示の第２の側面の固体撮像装置の製造方法は、第１の半導体基板上に形成された第１の絶縁膜と、第２の半導体基板上に形成された第２の絶縁膜のそれぞれに対し、スクライブ領域内に、ダイシング幅よりも広い幅で、所定の深さの溝部を形成する第１工程と、前記第１の絶縁膜と前記第２の絶縁膜のそれぞれに形成された前記溝部の少なくとも一方に、埋め込み部の材料を埋め込んだ後で、前記第１の半導体基板と前記第２の半導体基板を貼り合わせる第２工程と、貼り合わされた前記第１の半導体基板と前記第２の半導体基板を、スクライブ領域に沿ってダイシングすることで、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された前記埋め込み部を形成する第３工程とを含む。
【００１４】
本開示の第２の側面においては、第１の半導体基板上に形成された第１の絶縁膜と、第２の半導体基板上に形成された第２の絶縁膜のそれぞれに対し、スクライブ領域内に、ダイシング幅よりも広い幅で、所定の深さの溝部が形成され、前記第１の絶縁膜と前記第２の絶縁膜のそれぞれに形成された前記溝部の少なくとも一方に、埋め込み部の材料を埋め込んだ後で、前記第１の半導体基板と前記第２の半導体基板が貼り合わされ、貼り合わされた前記第１の半導体基板と前記第２の半導体基板を、スクライブ領域に沿ってダイシングすることで、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように前記埋め込み部が形成される。
【００１５】
本開示の第３の側面の半導体装置は、第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える。
【００１６】
本開示の第４の側面の電子機器は、第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える固体撮像装置を備える。
【００１７】
本開示の第１、第３、及び第４の側面においては、第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように埋め込み部が形成されている。
【００１８】
固体撮像装置、半導体装置、及び電子機器のそれぞれは、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００１９】
本開示の第１乃至第３の側面によれば、２枚の半導体基板を貼り合わせた半導体チップにおいて、信頼性を向上させることができる。
【００２０】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２１】
【図１】本開示に係る固体撮像装置の概略構成を示す図である。
【図２】画素の等価回路を示す図である。
【図３】固体撮像装置の基板構成を示す図である。
【図４】固体撮像装置が個片化される前の状態を示す図である。
【図５】固体撮像装置の第１の実施の形態の断面構造を示す図である。
【図６】固体撮像装置の第１の実施の形態の第１の製造方法を説明する図である。
【図７】固体撮像装置の第１の実施の形態の第１の製造方法を説明する図である。
【図８】固体撮像装置の第１の実施の形態の第１の製造方法を説明する図である。
【図９】固体撮像装置の第１の実施の形態の第１の製造方法を説明する図である。
【図１０】固体撮像装置の第１の実施の形態の第２の製造方法を説明する図である。
【図１１】固体撮像装置の第１の実施の形態の第２の製造方法を説明する図である。
【図１２】固体撮像装置の第１の実施の形態の第２の製造方法を説明する図である。
【図１３】固体撮像装置の第２の実施の形態の断面構造を示す図である。
【図１４】固体撮像装置の第２の実施の形態の製造方法を説明する図である。
【図１５】固体撮像装置の第２の実施の形態の製造方法を説明する図である。
【図１６】固体撮像装置の第２の実施の形態の製造方法を説明する図である。
【図１７】本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の全体構成
２．固体撮像装置の第１の実施の形態（外周部のみ埋め込み部を有する構成例）
３．第１の実施の形態の第１の製造方法
４．第１の実施の形態の第２の製造方法
５．固体撮像装置の第２の実施の形態（接合面全体に埋め込み部を有する構成例）
６．第２の実施の形態の製造方法
７．電子機器への適用例
【００２３】
＜１．固体撮像装置の全体構成＞
＜固体撮像装置の概略構成例＞
図１は、本開示に係る固体撮像装置の概略構成を示している。
【００２４】
図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１２に、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
【００２５】
画素２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの４つのMOSトランジスタで構成される。
【００２６】
また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフージョン（浮遊拡散領域）と、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００２７】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
【００２８】
垂直駆動回路４は、例えばシフトレジスタによって構成され、所定の画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換素子において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給させる。
【００２９】
カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
【００３０】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
【００３１】
出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
【００３２】
以上のように構成される固体撮像装置１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
【００３３】
＜画素２の回路構成例＞
図２は、画素２の等価回路を示している。
【００３４】
画素２は、光電変換素子としてのフォトダイオード２１、第１転送トランジスタ２２、メモリ部（MEM）２３、第２転送トランジスタ２４、FD(フローティングディフュージョン)２５、リセットトランジスタ２６、増幅トランジスタ２７、選択トランジスタ２８、及び排出トランジスタ２９を有する。
【００３５】
フォトダイオード２１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換部である。フォトダイオード２１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ２２を介してメモリ部２３に接続されている。また、フォトダイオード２１のカソード端子は、排出トランジスタ２９とも接続されている。
【００３６】
第１転送トランジスタ２２は、転送信号TRXによりオンされたとき、フォトダイオード２１で生成された電荷を読み出し、メモリ部２３に転送する。メモリ部２３は、FD２５に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。第２転送トランジスタ２４は、転送信号TRGによりオンされたとき、メモリ部２３に保持されている電荷をFD２５に転送する。
【００３７】
FD２５は、メモリ部２３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ２６は、リセット信号RSTによりオンされたとき、FD２５に保持されている電荷が定電圧源VDDに排出されることで、FD２５の電位をリセットする。
【００３８】
増幅トランジスタ２７は、FD２５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ２７は定電流源としての負荷MOS１４とソースフォロワ回路を構成し、FD２５に保持されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ２７から選択トランジスタ２８を介してカラム信号処理回路５（図１）に出力される。負荷MOS１４は、例えば、カラム信号処理回路５内に設けられている。
【００３９】
選択トランジスタ２８は、選択信号SELにより画素２が選択されたときオンされ、画素２の画素信号を、垂直信号線９を介してカラム信号処理回路５に出力する。排出トランジスタ２９は、排出信号OFGによりオンされたとき、フォトダイオード２１に蓄積されている不要電荷を定電圧源VDDに排出する。転送信号TRX及びTRG、リセット信号RST、選択信号SEL、並び排出信号OFGは、垂直駆動回路４によって制御され、画素駆動配線１０（図１）を介して供給される。
【００４０】
画素２の動作について簡単に説明する。
【００４１】
まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ２９に供給されることにより排出トランジスタ２９がオンされ、フォトダイオード２１に蓄積されている電荷が定電圧源VDDに排出され、フォトダイオード２１がリセットされる。
【００４２】
フォトダイオード２１のリセット後、排出トランジスタ２９が、Lowレベルの排出信号OFGによりオフされると、全画素で露光が開始される。
【００４３】
予め定められた所定の露光時間が経過すると、画素アレイ部３の全画素において、転送信号TRXにより第１転送トランジスタ２２がオンされ、フォトダイオード２１に蓄積されていた電荷が、メモリ部２３に転送される。
【００４４】
第１転送トランジスタ２２がオフされた後、各画素２のメモリ部２３に保持されている電荷が、行単位に、順次、カラム信号処理回路５に読み出される。読み出し動作は、読出し行の画素２の第２転送トランジスタ２４が転送信号TRGによりオンされ、メモリ部２３に保持されている電荷が、FD２５に転送される。そして、選択トランジスタ２８が選択信号SELによりオンされることで、FD２５に保持されている電荷に応じたレベルを示す信号が、増幅トランジスタ２７から選択トランジスタ２８を介してカラム信号処理回路５に出力される。
【００４５】
以上のように、図２の画素回路を有する画素２は、露光時間を画素アレイ部３の全画素で同一に設定し、露光終了後は電荷をメモリ部２３に一時的に保持しておいて、メモリ部２３から行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
【００４６】
なお、画素２の回路構成としては、図２に示した構成に限定されるものではなく、例えば、メモリ部２３を持たず、いわゆるローリングシャッタ方式による動作を行う回路構成を採用することもできる。
【００４７】
なお、画素アレイ部３等が形成される半導体基板１２は、より詳しくは、図３Aに示されるように、第１の半導体基板４１と、第２の半導体基板４２の２枚の半導体基板の貼り合わせにより構成されている。第１の半導体基板４１と第２の半導体基板４２は、例えば、プラズマ接合により貼り合わされる。
【００４８】
また、第１の半導体基板４１には、図３Aに示されるように、例えば、画素２ごとに回路が形成されている画素領域５１と、複数の画素２それぞれの制御を行う制御回路５２が形成されており、第２の半導体基板４２には、各画素２から出力された画素信号を処理する信号処理回路などのロジック回路５３が形成されている。
【００４９】
あるいはまた、図３Bに示されるように、第１の半導体基板４１には、画素領域５１のみが形成され、第２の半導体基板４２に、制御回路５２とロジック回路５３が形成される構成とすることもできる。
【００５０】
以上のように、固体撮像装置１は、画素領域５１が形成された第１の半導体基板４１とは別の第２の半導体基板４２に、ロジック回路５３または制御回路５２及びロジック回路５３の両方を形成して積層させた構成とされている。これにより、１枚の半導体基板に、画素領域５１、制御回路５２、およびロジック回路５３を平面方向に配置した場合と比較して、固体撮像装置１としてのサイズを小型化することができる。
【００５１】
以下では、少なくとも画素領域５１が形成される第１の半導体基板４１を、画素センサ基板４１と称し、少なくともロジック回路５３が形成される第２の半導体基板４２を、ロジック基板４２と称して説明を行う。
【００５２】
＜半導体ウエハの上面構成図＞
図１の固体撮像装置１は、図４に示される大判の半導体ウエハ６１に複数配列されている各々の固体撮像装置１を分割したものに相当する。すなわち、大判の半導体ウエハ６１のスクライブ領域LAに沿ってブレード（図示なし）を用いてダイシングされることにより、半導体ウエハ６１が各々の固体撮像装置１に個片化され、図１の固体撮像装置１が形成される。
【００５３】
＜２．第１の実施の形態＞
＜固体撮像装置の断面構造図＞
次に、図５を参照して、固体撮像装置１の第１の実施の形態の断面構造について説明する。
【００５４】
図５は、固体撮像装置１の一部分を拡大して示した断面図であり、画素アレイ部３内の画素２が配列されている部分と、個片化された固体撮像装置１の外周部に相当するスクライブ領域LAの断面図である。
【００５５】
なお、図５においては、図が煩雑になるのを防ぐため、一部を省略したり、サイズを実際のものと変更したりして示してある。
【００５６】
固体撮像装置１は、画素センサ基板４１上に形成された多層配線層８１と、ロジック基板４２上に形成された多層配線層９１とが、向かい合うように接合されて構成されている。図５においては、多層配線層８１と多層配線層９１の接合面が一点鎖線で示されている。
【００５７】
画素センサ基板４１側の多層配線層８１には、複数の配線層８２と、各配線層８２の間の層間絶縁膜８３とが含まれる。
【００５８】
図中、層間絶縁膜８３のさらに下側には、層間絶縁膜８３とは異なる材料で形成された第１絶縁膜８４と、第１絶縁膜８４とは異なる材料で形成された第２絶縁膜８５が積層されている。本実施の形態において、層間絶縁膜８３と第２絶縁膜８５は、例えば、シリコン酸化膜で形成され、第１絶縁膜８４は、例えば、シリコン窒化膜で形成される。
【００５９】
複数の配線層８２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などの金属材料で形成されている。複数の配線層８２及び層間絶縁膜８３のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。
【００６０】
また、多層配線層８１内の画素センサ基板４１との界面には、複数の画素トランジスタTr１（のゲート電極）が、画素ごとに形成されている。
【００６１】
また、画素センサ基板４１内には、PN接合により形成されたフォトダイオード２１が、画素２ごとに形成されている。なお、図５では、１画素に対応する１つのフォトダイオード２１しか図示されていない。
【００６２】
一方、多層配線層８１が形成された面とは反対側の画素センサ基板４１の表面上には、カラーフィルタ８６とオンチップレンズ８７が画素２ごとに形成されている。カラーフィルタ８６は、Ｒ（赤）、Ｇ（緑）、またはＢ（青）が、例えば、ベイヤー配列で配置されている。
【００６３】
オンチップレンズ８７は、例えば、所定の膜厚のオンチップレンズ材料８７Aを画素２ごとにレンズ形状となるようにリフローすることで形成されている。一方、画素２が配置されないスクライブ領域LAなどでは、オンチップレンズ材料８７Aが平坦面で形成されている。
【００６４】
一方、ロジック基板４２側の多層配線層９１には、複数の配線層９２と、各配線層９２の間の層間絶縁膜９３が含まれる。図示は省略するが、ロジック基板４２の配線層９２は、画素センサ基板４１の配線層８２と、例えば、貫通電極を介して接続されている。
【００６５】
図中、層間絶縁膜９３のさらに上側には、層間絶縁膜９３とは異なる材料で形成された第１絶縁膜９４と、第１絶縁膜９４とは異なる材料で形成された第２絶縁膜９５が積層されており、第２絶縁膜９５は、画素センサ基板４１側の第２絶縁膜８５と接合されている。層間絶縁膜９３と第２絶縁膜９５は、例えば、シリコン酸化膜で形成され、第１絶縁膜９４は、例えば、シリコン窒化膜で形成される。
【００６６】
なお、層間絶縁膜９３、第１絶縁膜９４、及び第２絶縁膜９５は、それらの全てを同一の絶縁材料で形成されてもよいし、３種類以上の異なる絶縁材料を積層することで形成することもできる。上述した層間絶縁膜８３、第１絶縁膜８４、及び第２絶縁膜８５についても同様である。
【００６７】
多層配線層９１内のロジック基板４２との界面には、ロジック回路５３に含まれる複数のトランジスタTr２（のゲート電極）が形成されている。
【００６８】
固体撮像装置１の外周部に相当するスクライブ領域LAでは、画素センサ基板４１側の多層配線層８１と、ロジック基板４２側の多層配線層９１との接合面が外部に露出しないように埋め込み部９６が配置されている。
【００６９】
換言すれば、埋め込み部９６は、平面方向についてはスクライブ領域LAの位置で、深さ方向については、接合面を含む、画素センサ基板４１側の層間絶縁膜８３の一部から、ロジック基板４２側の層間絶縁膜９３の一部までの位置に形成されている。
【００７０】
埋め込み部９６の縦方向の長さ（高さ）は、後述する溝部１０１（図６）と溝部１１１（図８）の深さによって決定され、例えば、２乃至２０μｍ程度とされる。また、埋め込み部９６の横方向の長さ（幅）は、ダイシング後の溝部１０１と溝部１１１の片側の残り幅（図７のはみ出し幅Xc）に相当し、例えば、４０乃至９０μｍ程度とされる。
【００７１】
埋め込み部９６の材料は、耐熱性、耐湿性、及び、耐クラック性を備え、貼り合わせ強度の強い材料であることが望ましい。埋め込み部９６の材料としては、ヤング係数が2.9Gpa以上、吸湿性が0.24%以下の特性を持つ樹脂、例えば、BCB（ベンゾシクロブテン）を用いることができる。その他、埋め込み部９６の材料は、ポリイミド、感光性レジスト、有機系樹脂、無機系樹脂を採用することもできる。
【００７２】
以上のように構成される固体撮像装置１は、画素トランジスタTr１が形成される画素センサ基板４１の表面側と反対側の裏面側から光が入射される裏面照射型のMOS型固体撮像装置である。
【００７３】
＜３．第１の実施の形態の第１の製造方法＞
図６乃至図９を参照して、図５に示した断面構造を有する固体撮像装置１の第１の製造方法について説明する。
【００７４】
図６は、貼り合わせる前の画素センサ基板４１側の製造工程を示す図である。
【００７５】
初めに、図６Aに示されるように、画素センサ基板４１内に、フォトダイオード２１が画素２ごとに形成された後、画素センサ基板４１の上面に、複数の画素トランジスタTr１、及び、多層配線層８１が形成される。多層配線層８１は、複数の配線層８２及び層間絶縁膜８３、第１絶縁膜８４、第２絶縁膜８５の順に形成される。第２絶縁膜８５は、ロジック基板４２側との貼り合わせ面となるため、例えば、CVD（Chemical Vapor Deposition）法により形成された後、CMP（Chemical Mechanical Polishing）法により表面が平坦化される。
【００７６】
なお、スクライブ領域LAは、図６Aに示されるように、ダイシングされる際のブレード幅に相当するダイシング領域DAを中心として、それより少しマージンを持たせた領域（幅）に設定されている。
【００７７】
次に、図６Bに示されるように、スクライブ領域LA内に溝部１０１が形成される。具体的には、リソグラフィにより、スクライブ領域LA内の所定の領域のみが開口されるようにレジストがパターニングされた後、ドライエッチングされることにより、スクライブ領域LA内に溝部１０１が形成される。
【００７８】
溝部１０１が形成された後、図６Cに示されるように、溝部１０１の内部と、平坦化された第２絶縁膜８５上面に、埋め込み部材１０２が塗布される。これにより、溝部１０１が、埋め込み部材１０２によって埋め込まれる。なお、第２絶縁膜８５上面に形成される埋め込み部材１０２の膜厚は、貼り合わせ相手となるロジック基板４２側に形成される溝部１１１（図８）の深さ以上の厚みとされる。埋め込み部材１０２の材料は、上述したように、BCB（ベンゾシクロブテン）などの、ヤング係数が2.9Gpa以上、吸湿性が0.24%以下の特性を持つ樹脂である。
【００７９】
そして、図６Dに示されるように、リソグラフィにより、溝部１０１に対応する領域のみが開口されるようにレジストがパターニングされた後、ドライエッチングされることにより、埋め込み部材１０２が、溝部１０１に対応する領域のみ残される。これにより、第２絶縁膜８５から突出する凸状の埋め込み部１０２Aが形成される。
【００８０】
なお、凸状の埋め込み部１０２Aは、レジストパターンによるエッチングではなく、CMP法において、CVD法で積層した第２絶縁膜８５との選択比を制御した研磨を行うことで形成することもできる。
【００８１】
図７は、形成される溝部１０１の大きさを説明する図である。
【００８２】
溝部１０１の深さXaは、ダイシング時の阻害とならないように、できるだけ薄い方が望ましく、例えば、１乃至１０μｍ程度に設定される。
【００８３】
溝部１０１の幅Xbは、ダイシング領域DAよりも広くする必要があり、例えば、５０乃至２００μｍ程度に設定される。また、ダイシング後に埋め込み部１０２Aの残存する部分に相当する溝部１０１のダイシング領域DAからのはみ出し幅Xcは、４０乃至９０μｍ程度に設定される。
【００８４】
次に、図８を参照して、貼り合わせる前のロジック基板４２側の製造工程について説明する。
【００８５】
初めに、図８Aに示されるように、ロジック基板４２の上面に、複数のトランジスタTr２、及び、多層配線層９１が形成される。多層配線層９１は、複数の配線層９２及び層間絶縁膜９３、第１絶縁膜９４、第２絶縁膜９５の順に形成される。第２絶縁膜９５は、画素センサ基板４１側との貼り合わせ面となるため、例えば、CVD法により形成された後、CMP法により表面が平坦化される。
【００８６】
なお、ロジック基板４２においても、ダイシング領域DAを含むスクライブ領域LAが、図８Aに示されるように、画素センサ基板４１と同様の位置に確保されている。
【００８７】
次に、図８Bに示されるように、リソグラフィにより、スクライブ領域LA内の所定の領域のみが開口されるようにレジストがパターニングされた後、ドライエッチングされることにより、スクライブ領域LA内に溝部１１１が形成される。
【００８８】
形成された溝部１１１の深さは、画素センサ基板４１側に形成された埋め込み部１０２Aの、第２絶縁膜８５から突出した部分（凸部）の高さに等しく、溝部１１１の幅は、画素センサ基板４１側の溝部１０１の幅に等しい。
【００８９】
以上で、貼り合わせる前の画素センサ基板４１とロジック基板４２が完成する。
【００９０】
そして、図９Aに示されるように、画素センサ基板４１の多層配線層８１と、ロジック基板４２の多層配線層９１とが向かい合うようにして、別々に製造された画素センサ基板４１とロジック基板４２が、プラズマ接合により貼り合わされる。
【００９１】
貼り合わせにより、画素センサ基板４１の溝部１０１に形成された埋め込み部１０２Aの凸部が、ロジック基板４２の溝部１１１にはめ込まれる。この埋め込み部１０２Aがあることにより、配線層８２や配線層９２が形成されていないスクライブ領域LAにおいて、凹み段差を防止することができるため、凹み段差に起因するボイドを防止することができる。
【００９２】
画素センサ基板４１とロジック基板４２の貼り合わせ後、図９Bに示されるように、画素センサ基板４１の上面に、カラーフィルタ８６及びオンチップレンズ８７が形成される。そして、貼り合わされた画素センサ基板４１とロジック基板４２、即ち、半導体基板１２が、図９Bに示されるように、ダイシング領域DAに沿ってダイシングされ、各々の固体撮像装置１に個片化される。
【００９３】
スクライブ領域LA内に形成された埋め込み部１０２Aがダイシング領域DAでダイシングされることにより、図９Bに示されるように、個片化された固体撮像装置１の外周部に、埋め込み部９６が形成される。
【００９４】
図５に示した断面構造を有する固体撮像装置１は、以上のようにして製造することができる。
【００９５】
＜４．第１の実施の形態の第２の製造方法＞
次に、図１０乃至図１２を参照して、図５に示した断面構造を有する固体撮像装置１の第２の製造方法について説明する。
【００９６】
図１０は、貼り合わせる前の画素センサ基板４１側の製造工程を示す図である。
【００９７】
図１０A乃至図１０Cで示される各工程は、図６A乃至図６Cに示した第１の製造方法の各工程と同様である。
【００９８】
すなわち、図１０Aに示されるように、画素センサ基板４１内に、フォトダイオード２１が画素２ごとに形成された後、画素センサ基板４１の上面に、複数の画素トランジスタTr１、及び、多層配線層８１が形成される。
【００９９】
そして、図１０Bに示されるように、スクライブ領域LA内に溝部１０１が形成された後、図１０Cに示されるように、溝部１０１の内部と、平坦化された第２絶縁膜８５上面に、埋め込み部材１０２が塗布される。
【０１００】
そして、第２の製造方法では、次の図１０Dに示される工程が、上述した第１の製造方法と異なる。
【０１０１】
具体的には、図１０Dに示されるように、第２絶縁膜８５より上側の埋め込み部材１０２が、全面エッチバック法、または、CMP法によって、エッチングされる。これにより、埋め込み部材１０２が溝部１０１の内部のみとされた埋め込み部１０２Bが形成される。
【０１０２】
以上で、貼り合わせる前の画素センサ基板４１が完成する。
【０１０３】
図１１は、貼り合わせる前のロジック基板４２側の製造工程を示す図である。
【０１０４】
図１１A及び図１１Bで示される各工程は、図８A及び図８Bに示した第１の製造方法の各工程と同様である。
【０１０５】
すなわち、図１１Aに示されるように、ロジック基板４２の上面に、複数のトランジスタTr２、及び、多層配線層９１が形成され、最上面の第２絶縁膜９５の表面が、例えば、CMP法により平坦化される。そして、図１１Bに示されるように、スクライブ領域LA内に溝部１１１が形成される。
【０１０６】
上述した第１の製造方法では、以上でロジック基板４２側の工程は終了であるが、第２の製造方法では、画素センサ基板４１と同様に、埋め込み部材１１２を溝部１１１の内部に埋め込む工程が行われる。
【０１０７】
すなわち、図１１Cに示されるように、溝部１１１の内部と、平坦化された第２絶縁膜９５上面に、埋め込み部材１１２が塗布される。これにより、溝部１１１が、埋め込み部材１１２によって埋め込まれる。
【０１０８】
次に、図１１Dに示されるように、第２絶縁膜９５より上側の埋め込み部材１１２が、全面エッチバック法、または、CMP法によって、エッチングされる。これにより、埋め込み部材１１２が溝部１１１の内部のみとされた埋め込み部１１２Bが形成される。
【０１０９】
以上で、貼り合わせる前のロジック基板４２が完成する。
【０１１０】
そして、図１２Aに示されるように、画素センサ基板４１の多層配線層８１と、ロジック基板４２の多層配線層９１とが向かい合うようにして、別々に製造された画素センサ基板４１とロジック基板４２が、プラズマ接合により貼り合わされる。
【０１１１】
貼り合わせにより、画素センサ基板４１の溝部１０１に形成された埋め込み部１０２Bと、ロジック基板４２の溝部１１１に形成された埋め込み部１１２Bが貼り合わされ、より強度の高い貼り合わせを行うことができる。
【０１１２】
埋め込み部１０２B及び１１２Bがあることにより、配線層８２や配線層９２が形成されていないスクライブ領域LAにおいて、凹み段差を防止することができるため、凹み段差に起因するボイドを防止することができる。
【０１１３】
画素センサ基板４１とロジック基板４２の貼り合わせ後、図１２Bに示されるように、画素センサ基板４１の上面に、カラーフィルタ８６及びオンチップレンズ８７が形成される。そして、貼り合わされた画素センサ基板４１とロジック基板４２、即ち、半導体基板１２が、図１２Bに示されるように、ダイシング領域DAに沿ってダイシングされ、各々の固体撮像装置１に個片化される。
【０１１４】
スクライブ領域LA内に形成された埋め込み部１０２B及び１１２Bがダイシング領域DAでダイシングされることにより、図１２Bに示されるように、個片化された固体撮像装置１の外周部に、埋め込み部９６が形成される。
【０１１５】
図５に示した断面構造を有する固体撮像装置１は、以上のようにして製造することもできる。
【０１１６】
＜５．第２の実施の形態＞
＜固体撮像装置の断面構造図＞
次に、図１３を参照して、固体撮像装置１の第２の実施の形態の断面構造について説明する。
【０１１７】
図１３の第２の実施の形態では、図５に示した第１の実施の形態と対応する部分については同一の符号を付してあり、以下では、第１の実施の形態と異なる部分についてのみ説明する。
【０１１８】
第２の実施の形態における固体撮像装置１の断面構造では、図１３に示されるように、埋め込み部１４１が、画素センサ基板４１とロジック基板４２の接合面全面に形成されている点が異なる。埋め込み部１４１の層の厚み（膜厚）は、固体撮像装置１の外周部で厚く、内側では薄く形成されている。
【０１１９】
＜６．第２の実施の形態の製造方法＞
図１４乃至図１６を参照して、図１３に示した断面構造を有する固体撮像装置１の製造方法について説明する。
【０１２０】
図１４は、貼り合わせる前の画素センサ基板４１側の製造工程を示す図である。
【０１２１】
図１４A乃至図１４Cで示される各工程は、図６A乃至図６Cに示した第１の実施の形態における第１の製造方法の各工程と同様である。
【０１２２】
すなわち、図１４Aに示されるように、画素センサ基板４１内に、フォトダイオード２１が画素２ごとに形成された後、画素センサ基板４１の上面に、複数の画素トランジスタTr１、及び、多層配線層８１が形成される。
【０１２３】
そして、図１４Bに示されるように、スクライブ領域LA内に溝部１０１が形成された後、図１４Cに示されるように、溝部１０１の内部と、平坦化された第２絶縁膜８５上面に、埋め込み部材１５１が塗布される。
【０１２４】
図１５は、貼り合わせる前のロジック基板４２側の製造工程を示す図である。
【０１２５】
図１５A及び図１５Bで示される各工程は、図８A及び図８Bに示した第１の実施の形態における第１の製造方法の各工程と同様である。
【０１２６】
すなわち、図１５Aに示されるように、ロジック基板４２の上面に、複数のトランジスタTr２、及び、多層配線層９１が形成され、最上面の第２絶縁膜９５の表面が、例えば、CMP法により平坦化される。そして、図１５Bに示されるように、スクライブ領域LA内に溝部１１１が形成される。
【０１２７】
次に、図１６Aに示されるように、画素センサ基板４１の多層配線層８１と、ロジック基板４２の多層配線層９１とが向かい合うようにして、別々に製造された画素センサ基板４１とロジック基板４２が、プラズマ接合により貼り合わされる。なお、埋め込み部材１５１の材料として接着剤が使用される場合には、画素センサ基板４１とロジック基板４２は、接着剤接合により貼り合わされる。
【０１２８】
貼り合わせ工程により、画素センサ基板４１の溝部１０１を含む上側全面に形成された埋め込み部材１５１が、ロジック基板４２の溝部１１１に入り込む。
【０１２９】
画素センサ基板４１とロジック基板４２の貼り合わせ後、図１６Bに示されるように、画素センサ基板４１の上面に、カラーフィルタ８６、オンチップレンズ８７が形成される。そして、貼り合わされた画素センサ基板４１とロジック基板４２、即ち、半導体基板１２が、図１６Bに示されるように、ダイシング領域DAに沿ってダイシングされ、各々の固体撮像装置１に個片化される。
【０１３０】
ダイシング後の埋め込み部材１５１が、図１３の埋め込み部１４１に相当する。
【０１３１】
図１３に示した断面構造を有する固体撮像装置１は、以上のようにして製造することができる。
【０１３２】
以上、本開示に係る固体撮像装置１によれば、スクライブ領域LAに埋め込み部９６または１４１があることにより、配線層８２や配線層９２が形成されていないスクライブ領域LAの凹み段差を防止することができるため、凹み段差に起因するボイド（Void）を防止することができる。さらに、ボイドを防止することにより、貼り合わせ強度の低下も防止する。
【０１３３】
また、画素センサ基板４１とロジック基板４２の接合面は、埋め込み部９６または１４１により露出しないため、接合面を起点としたクラックや、クラックから固体撮像装置１内部への吸湿を防止することができる。
【０１３４】
ボイド低減やクラック防止により、歩留まりが向上するとともに、装置の信頼性も向上する。したがって、本開示に係る固体撮像装置１によれば、２枚の半導体基板を貼り合わせた構造における信頼性を向上させることができる。
【０１３５】
また、固体撮像装置１は、吸湿を防止することができるため、厳しい環境における使用にも耐え得る。したがって、本固体撮像装置１は、デジタルスチルカメラだけでなく、監視カメラ、車載カメラ等の幅広い用途に使用することができる。
【０１３６】
＜７．電子機器への適用例＞
本開示の技術は、固体撮像装置への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１３７】
図１７は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
【０１３８】
図１７の撮像装置２００は、レンズ群などからなる光学部２０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）２０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路２０３を備える。また、撮像装置２００は、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７、および電源部２０８も備える。DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７および電源部２０８は、バスライン２０９を介して相互に接続されている。
【０１３９】
光学部２０１は、被写体からの入射光（像光）を取り込んで固体撮像装置２０２の撮像面上に結像する。固体撮像装置２０２は、光学部２０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置２０２として、図１の固体撮像装置１、即ち、スクライブ領域LAに埋め込み部９６または１４１を設けたことにより信頼性を向上させた固体撮像装置を用いることができる。
【０１４０】
表示部２０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置２０２で撮像された動画または静止画を表示する。記録部２０６は、固体撮像装置２０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０１４１】
操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６および操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１４２】
上述したように、固体撮像装置２０２として、図１の固体撮像装置１を用いることで、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置２００の信頼性を向上させることができる。
【０１４３】
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４４】
例えば、上述した実施の形態では、貼り合わせる２枚の半導体基板（画素センサ基板４１とロジック基板４２）それぞれに配線層が形成されていたが、一方の半導体基板は、絶縁膜（保護膜）のみが形成されており、配線層が形成されていなくてもよい。
【０１４５】
また、上述した例では、２枚の半導体基板それぞれの配線層どうし（多層配線層８１と多層配線層９１）が向かい合うように、２枚の半導体基板が貼り合わされていた。しかし、本開示の技術は、一方の半導体基板の配線層側と、他方の半導体基板の非配線層側とを貼り合わせた固体撮像装置にも適用できる。
【０１４６】
即ち、固体撮像装置１において、ロジック基板４２の多層配線層９１側とは反対側の面が、画素センサ基板４１の多層配線層８１と接合されており、その接合面が、外周部に設けられた埋め込み部９６により露出しないように形成された構造とすることもできる。この場合、ロジック基板４２の多層配線層９１側と画素センサ基板４１の多層配線層８１とは、ロジック基板４２を貫通する貫通ビアにより接続される。
【０１４７】
また、本開示の技術は、２枚の半導体基板の貼り合わせのみならず、３枚以上の半導体基板の貼り合わせにも適用可能である。
【０１４８】
本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【０１４９】
また、本開示の技術は、固体撮像装置に限らず、他の半導体集積回路を有し、２枚の半導体基板の貼り合わせにより構成される半導体装置（半導体チップ）に対して適用可能である。
【０１５０】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【０１５１】
なお、本開示は以下のような構成も取ることができる。
（１）
第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、
前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える
固体撮像装置。
（２）
前記埋め込み部は、前記第１の半導体基板と前記第２の半導体基板が貼り合わされた半導体ウエハのスクライブ領域内に形成された前記埋め込み部の材料がダイシングされることにより形成される
前記（１）に記載の固体撮像装置。
（３）
前記埋め込み部の材料は、ヤング係数が2.9Gpa以上の特性を有する材料である
前記（１）または（２）に記載の固体撮像装置。
（４）
前記埋め込み部の材料は、吸湿性が0.24%以下の特性を有する材料である
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
前記埋め込み部の材料は、BCBである
前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
前記第１の半導体基板と第２の半導体基板の接合面は、前記第１の半導体基板に形成された第１の絶縁膜と、前記第２の半導体基板に形成された第２の絶縁膜が貼り合わされた面である
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
前記埋め込み部は、前記第１の半導体基板と第２の半導体基板の間に所定の厚みで形成され、前記装置外周部の厚みが、内側より厚く形成されている
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（８）
第１の半導体基板上に形成された第１の絶縁膜と、第２の半導体基板上に形成された第２の絶縁膜のそれぞれに対し、スクライブ領域内に、ダイシング幅よりも広い幅で、所定の深さの溝部を形成する第１工程と、
前記第１の絶縁膜と前記第２の絶縁膜のそれぞれに形成された前記溝部の少なくとも一方に、埋め込み部の材料を埋め込んだ後で、前記第１の半導体基板と前記第２の半導体基板を貼り合わせる第２工程と、
貼り合わされた前記第１の半導体基板と前記第２の半導体基板を、スクライブ領域に沿ってダイシングすることで、前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された前記埋め込み部を形成する第３工程と
を含む固体撮像装置の製造方法。
（９）
前記第２工程では、前記溝部の内部を含む前記第１の絶縁膜の上面全面に前記埋め込み部の材料を塗布した後、前記溝部に対応する領域のみが残るように前記埋め込み部の材料をエッチングし、凸状の前記埋め込み部が形成された後、前記第１の半導体基板と前記第２の半導体基板が貼り合わされる
前記（８）に記載の固体撮像装置の製造方法。
（１０）
前記凸状の前記埋め込み部は、リソグラフィにより形成される
前記（９）に記載の固体撮像装置の製造方法。
（１１）
前記凸状の前記埋め込み部は、前記第１の絶縁膜との選択比を制御したCMP法により形成される
前記（９）に記載の固体撮像装置の製造方法。
（１２）
前記第２工程では、前記第１の半導体基板と前記第２の半導体基板の貼り合わせにおいて、前記凸状の前記埋め込み部を、前記第２の絶縁膜の前記溝部にはめ込む
前記（９）に記載の固体撮像装置の製造方法。
（１３）
前記第２工程では、前記第１の絶縁膜と前記第２の絶縁膜それぞれの前記溝部に、前記埋め込み部の材料を埋め込んだ後で、前記第１の半導体基板と前記第２の半導体基板が貼り合わされる
前記（８）に記載の固体撮像装置の製造方法。
（１４）
前記第２工程では、前記溝部を含む前記第１の絶縁膜の上面全面に前記埋め込み部の材料を塗布した後、前記第１の半導体基板と前記第２の半導体基板が貼り合わされる
前記（８）に記載の固体撮像装置の製造方法。
（１５）
前記第１工程において形成される前記溝部の深さは、１０μｍ以内である
前記（８）乃至（１４）のいずれかに記載の固体撮像装置の製造方法。
（１６）
前記第１工程において形成される前記溝部の幅は、５０乃至２００μｍである
前記（８）乃至（１５）のいずれかに記載の固体撮像装置の製造方法。
（１７）
第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、
前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える
半導体装置。
（１８）
第１の半導体基板と第２の半導体基板が貼り合わされて構成されており、
前記第１の半導体基板と第２の半導体基板の接合面の深さの装置外周部に、前記第１の半導体基板と第２の半導体基板の接合面が露出しないように形成された埋め込み部を備える
固体撮像装置
を備える電子機器。
【符号の説明】
【０１５２】
１  固体撮像装置，  ２  画素，  ３  画素アレイ部，  LA  スクライブ領域，  DA  ダイシング領域，  ４１  第１の半導体基板（画素センサ基板），  ４２  第２の半導体基板（ロジック基板），  ８１  多層配線層，  ９１  多層配線層，  ９６  埋め込み部，  １０１  溝部，  １０２  埋め込み部材，  １１１  溝部，  １４１  埋め込み部，  ２００  撮像装置，  ２０２  固体撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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