(57)【要約】【課題】基準電圧生成回路に電源電圧が投入されてから安定平衡状態に達するまでの時間を短縮する回路を提供することを課題とする。【解決手段】スタートアップ回路から基準電圧生成回路に入力される初期電圧を、基準電圧生成回路の安定平衡状態における内部電圧に近い電圧とすればよい。また、このような電圧を電源が遮断された状態でも保持しておくことができ、且つ起動時に出力することのできるスタートアップ回路とすればよい。【選択図】図１
2015062316.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧生成回路と、
前記基準電圧生成回路と電気的に接続され、電源入力部と電気的に接続された制御回路と、第１のトランジスと、第２のトランジスタと、第１の容量素子と、第２の容量素子とを有する回路と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、は前記制御回路と電気的に接続されており、
前記第１のトランジスタの第１の電極は、前記第１の容量素子の第１の電極と電気的に接続されており、
前記第６のトランジスタの第１の電極は、前記前記第２の容量素子の第１の電極と電気的に接続されており、
前記第１の容量素子の第２の電極と、前記第２の容量素子の第２の電極と、は前記接地電位入力部と電気的に接続されており、
前記第１のトランジスタの第２の電極と、前記第２のトランジスタの第２の電極と、は前記基準電圧生成回路と電気的に接続されており、
前記基準電圧生成回路は、出力端子と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記前記基準電圧生成回路と電気的に接続された前記回路は、第３のトランジスタを有し、
前記第３のトランジスタのゲートは、前記制御回路と電気的に接続されており、
前記第３のトランジスタの第１の電極は、前記制御回路と、前記電源入力部と、に電気的に接続されており、
前記第３のトランジスタの第２の電極は、前記基準電圧生成回路と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
電源入力部と電気的に接続された制御回路、第１のトランジスタ、第２のトランジスタ、第１の容量素子、及び第２の容量素子を有する第１の回路と、
第３乃至第６のトランジスタ及び抵抗素子を有する第２の回路と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、は前記制御回路と電気的に接続されており、
前記第１のトランジスタの第１の電極は、前記第１の容量素子の第１の電極と電気的に接続されており、
前記第６のトランジスタの第１の電極は、前記前記第２の容量素子の第１の電極と電気的に接続されており、
前記第１の容量素子の第２の電極と、前記第２の容量素子の第２の電極と、は前記接地電位入力部と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと、前記第３のトランジスタの第２の電極と、に電気的に接続されており、
前記前記第３のトランジスタの第１の電極は、前記第４のトランジスタの第１の電極と、前記制御回路と、に電気的に接続されており、
前記第５のトランジスタのゲートは、前記第４のトランジスタの第２の電極と、前記第６のトランジスタのゲートと、に電気的に接続されており、
前記第５のトランジスタの第１の電極は、前記第３のトランジスタの前記第２の電極と電気的に接続されており、
前記第５のトランジスタの第２の電極は、前記抵抗素子の第１の電極と電気的に接続されており、
前記抵抗素子の第２の電極は、接地電位入力部と電気的に接続されており、
前記第６のトランジスタの第１の電極は、前記第４のトランジスタの前記第２の電極と電気的に接続されており、
前記第６のトランジスタの第２の電極は、前記接地電位入力部と電気的に接続されており、
前記第１のトランジスタの第２の電極は、前記第３のトランジスタの前記ゲートと電気的に接続されており、
前記第２のトランジスタの第２の電極は、前記第５のトランジスタの前記ゲートと電気的に接続されており、
前記第４のトランジスタの前記第２の電極と、前記第６のトランジスタの前記第２の電極とは、出力端子と電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第１の回路は第３のトランジスタを有し、
前記第３のトランジスタのゲートは、前記制御回路と電気的に接続されており、
前記第３のトランジスタの第１の電極は、前記制御回路と、前記電源入力部と、に電気的に接続されており、
前記第３のトランジスタの第２の電極は、前記第３のトランジスタの前記第１の電極と電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を利用した半導体装置に関するものである。
【背景技術】
【０００２】
一般にアナログ回路は、その出力が電源電圧の揺れなどに依存せず高い精度や安定性が
求められるため、多くの場合安定した基準電圧が必要となる。そのため、このような安定
した基準電圧を生成する、基準電圧生成回路が知られている。基準電圧生成回路には、し
きい値参照型やβ乗数自己バイアス型、バンドギャップ参照型など様々な回路が知られて
いる。これら基準電圧生成回路の多くは、回路内に微弱な電流を流すことにより駆動する
。
【０００３】
しかし、このような基準電圧生成回路を起動させる際、当該基準電圧生成回路に単純に
電源電圧を入力させただけでは、うまく起動しない場合がある。具体的には、電源電圧を
入力しても回路内に電流が流れない状態で安定してしまい、回路が起動しない、若しくは
起動したとしても回路が安定平衡状態に達するまでの時間が非常に長くなってしまうよう
な場合がある。そこで、電源投入時に基準電圧生成回路に起動を促すような初期電圧を与
えるスタートアップ回路を接続し、起動性を高める手法が知られている（非特許文献１）
。
【０００４】
図８に、従来のスタートアップ回路を接続したβ乗数自己バイアス型基準電圧生成回路
の構成の一例を示す。スタートアップ回路５０１は、トランジスタ５１１、トランジスタ
５１２、及びトランジスタ５１３を有する。トランジスタ５１１は、第１電極が電源入力
部ＶＤＤと接続し、第２電極及びゲートがトランジスタ５１２の第１電極、及びトランジ
スタ５１３のゲートと接続される。トランジスタ５１２は、ゲートがトランジスタ５１３
の第２電極と接続され、第２電極が接地電圧入力部ＧＮＤと接続される。ここで、トラン
ジスタ５１１のゲートと接続するノードをｎｏｄｅ（ａ）と呼ぶことにする。
【０００５】
一方、基準電圧生成回路５０２は、トランジスタ５２１、トランジスタ５２２、トラン
ジスタ５２３、及びトランジスタ５２４、並びに抵抗素子５２５を有する。トランジスタ
５２１は、第１電極が電源入力部ＶＤＤと接続され、ゲート及び第２電極がトランジスタ
５２２のゲート、及びトランジスタ５２３の第１電極と接続される。トランジスタ５２２
は第１電極が電源入力部ＶＤＤと接続され、第２電極がトランジスタ５２３のゲート、並
びにトランジスタ５２４の第１電極及びゲートに接続される。トランジスタ５２３の第２
電極は抵抗素子５２５の第１電極と接続される。抵抗素子５２５の第２電極、及びトラン
ジスタ５２４の第２電極はそれぞれ接地電圧入力部ＧＮＤと接続される。ここで、トラン
ジスタ５２１及びトランジスタ５２２のそれぞれのゲートに接続されるノードをｎｏｄｅ
（ｂ）とし、トランジスタ５２３及びトランジスタ５２４のそれぞれのゲートに接続され
るノードをｎｏｄｅ（ｃ）と呼ぶことにする。ここで、ｎｏｄｅ（ｃ）は出力部ＯＵＴの
ノードに相当する。
【０００６】
スタートアップ回路５０１と基準電圧生成回路５０２とは、スタートアップ回路のトラ
ンジスタ５１３の第１電極がｎｏｄｅ（ｂ）と、また第２電極がｎｏｄｅ（ｃ）と接続す
ることにより、電気的に接続されている。
【０００７】
なお、トランジスタ５１１、トランジスタ５２１、及びトランジスタ５２２はそれぞれ
ｐチャネル型のトランジスタであり、トランジスタ５１２、トランジスタ５１３、トラン
ジスタ５２３、及びトランジスタ５２４はｎチャネル型のトランジスタである。なお、本
構成において、出力の負荷として負荷容量５３１を接続した構成としている。
【０００８】
電源入力部ＶＤＤには、電源電圧Ｖｄｄが入力される。また、電源投入を行わない状態
ではフローティング状態となっているか、又は接地電圧Ｖｇｎｄを入力することができる
よう構成されている。また、接地電圧入力部ＧＮＤには、接地電圧Ｖｇｎｄが入力されて
いる。ここで、接地電圧Ｖｇｎｄの代わりに電源電圧Ｖｄｄよりも低い電圧を用いること
もできる。例えば、回路間に共通する共通電圧や、０Ｖを入力することができる。また、
接地電圧入力部ＧＮＤには、低電源電圧が設定されていても良い。なお、低電源電圧とは
、電源入力部ＶＤＤに設定される高電源電圧を基準にして、低電源電圧＜高電源電圧を満
たす電圧である。本構成では、接地電圧入力部ＧＮＤには接地電圧Ｖｇｎｄが入力される
。
【０００９】
次に、スタートアップ回路５０１及び基準電圧生成回路５０２の動作について説明する
。
【００１０】
まず、電源投入前、つまり電源入力部ＶＤＤに電源電圧Ｖｄｄが与えられていない場合
では、基準電圧生成回路５０２のトランジスタ５２１、トランジスタ５２２、トランジス
タ５２３、及びトランジスタ５２４、並びに抵抗素子５２５には電流が流れない。ここで
、上記トランジスタが全てオフ状態であり、これらに電流が流れていない状態は、基準電
圧生成回路５０２における一つの準安定状態である。
【００１１】
次に、電源入力部ＶＤＤに電源電圧Ｖｄｄを入力する。しかし、基準電圧生成回路５０
２は、上記準安定状態で安定しているため、電源入力部ＶＤＤに電源電圧Ｖｄｄが入力さ
れても、この状態が維持するように動作する。すなわち、電源入力部ＶＤＤに電源電圧Ｖ
ｄｄが入力された直後においては、トランジスタ５２１及びトランジスタ５２２がオフ状
態を維持するよう、それぞれのゲート‐ソース間に電圧差を生じさせないように、トラン
ジスタ５２１及びトランジスタ５２２のそれぞれのゲートに接続されるｎｏｄｅ（ｂ）の
電圧はＶｄｄとなる。これと同様に、トランジスタ５２３及びトランジスタ５２４もオフ
状態となるように、トランジスタ５２３及びトランジスタ５２４のゲートに接続されるｎ
ｏｄｅ（ｃ）の電圧は、接地電圧Ｖｇｎｄとなる。
【００１２】
一方、スタートアップ回路５０１に着目すると、電源入力部ＶＤＤに電源電圧Ｖｄｄが
入力されると、トランジスタ５１１のゲートに接続されるｎｏｄｅ（ａ）の電圧はＶｄｄ
からＶｄｄ―Ｖｔｈｐ（ここでＶｔｈｐはｐチャネル型トランジスタのしきい値電圧）の
間の電圧となる。したがって、ｎｏｄｅ（ａ）に接続されたトランジスタ５１３のゲート
と第２電極とに電圧差が生じるためトランジスタ５１３はオン状態となり、ｎｏｄｅ（ｂ
）からｎｏｄｅ（ｃ）に向かって電流が流れる。これに伴い、トランジスタ５１３の第１
電極の電圧、すなわちｎｏｄｅ（ｂ）の電圧は電源電圧Ｖｄｄから降下し、同時にトラン
ジスタ５１３の第２電極の電圧、すなわちｎｏｄｅ（ｃ）の電圧は接地電圧Ｖｇｎｄから
上昇する。
【００１３】
基準電圧生成回路５０２において、ｎｏｄｅ（ｂ）の電圧がＶｄｄから減少することに
より、トランジスタ５２１及びトランジスタ５２２がオン状態となり、同時にｎｏｄｅ（
ｃ）の電圧が接地電圧Ｖｇｎｄから上昇することによりトランジスタ５２３及びトランジ
スタ５２４がオン状態となるため、基準電圧生成回路５０２は、電流が流れない準安定状
態から脱し、駆動し始める。
【００１４】
一方、ｎｏｄｅ（ｃ）の電圧上昇に伴い、ｎｏｄｅ（ｃ）にゲートが接続されるトラン
ジスタ５１２はオン状態となる。したがって、ｎｏｄｅ（ａ）の電圧はトランジスタ５１
２を介して接地電圧Ｖｇｎｄまで降下するために、トランジスタ５１３はオフ状態となる
。トランジスタ５１３がオフ状態となることで、上記で示したｎｏｄｅ（ｂ）からｎｏｄ
ｅ（ｃ）へ流れる電流が遮断されると共に、スタートアップ回路５０１は基準電圧生成回
路５０２から電気的に完全に切り離されることとなる。
【００１５】
その後、基準電圧生成回路５０２は安定平衡状態に達する。すなわち、ｎｏｄｅ（ｂ）
の電圧は、Ｖｄｄから降下した後、接地電圧Ｖｇｎｄ以上、電源電圧Ｖｄｄ以下の一定の
電圧に達して安定し、同様にｎｏｄｅ（ｃ）の電圧は接地電圧Ｖｇｎｄから上昇した後、
接地電圧Ｖｇｎｄ以上、電源電圧Ｖｄｄ以下の一定の電圧に達して安定する。ここでｎｏ
ｄｅ（ｃ）の電圧が基準電圧生成回路５０２の出力電圧に相当する。
【００１６】
このように、スタートアップ回路は電源投入時において、基準電圧生成回路を準安定状
態から脱させて、起動を促すような電圧を、当該基準電圧生成回路内に入力する機能を有
する。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】Ｒ．Ｊａｃｏｂ  Ｂａｋｅｒ  （２００５），  ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ，  Ｌａｙｏｕｔ，  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ．  Ｓｅｃｏｎｄ  Ｅｄｉｔｉｏｎ，  （ＩＥＥＥ  Ｐｒｅｓｓ），  ｐｐ．６２５
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記で示したような従来のスタートアップ回路を接続した基準電圧生成
回路においては、基準電圧生成回路へ電源電圧を投入してから出力電圧が安定するまでに
長い時間を要するという問題があった。
【００１９】
したがって、本発明の目的は、基準電圧生成回路に電源電圧が投入されてから安定平衡
状態に達するまでの時間を短縮する回路を提供することを課題とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明は、スタートアップ回路が出力する初期電圧に着目
した。
【００２１】
従来のスタートアップ回路から出力される初期電圧（以降、初期電圧Ｖ０とも呼ぶ）は
、電源電圧Ｖｄｄから僅かだけ低い電圧、若しくは接地電圧Ｖｇｎｄから僅かだけ高い電
圧が出力される。しかしながら、基準電圧生成回路においては、スタートアップ回路から
出力される初期電圧Ｖ０が入力される入力ノードが、当該入力ノードの安定平衡状態にお
ける電圧（以降電圧Ｖｓｔａとも呼ぶ）に達するまでの時間（以降、スタートアップ時間
とも呼ぶ）は、入力される初期電圧Ｖ０とＶｓｔａとの差が大きいほど、長くなる。
【００２２】
したがって、基準電圧生成回路における、電源投入時から安定平衡状態に達するまでの
時間を短縮するためには、スタートアップ回路から基準電圧生成回路に入力される初期電
圧Ｖ０を、当該基準電圧生成回路の安定平衡状態における内部電圧Ｖｓｔａに近い電圧と
すればよい。また、このような電圧を電源が遮断された状態でも保持しておくことができ
、且つ起動時に出力することのできるスタートアップ回路とすればよい。
【００２３】
すなわち、本発明の一態様は、第１電極が容量素子と電気的に接続し、第２電極が基準
電圧生成回路と電気的に接続するトランジスタと、トランジスタのゲートに電気的に接続
する制御回路と、を有し、制御回路は、基準電圧生成回路が停止するより前にトランジス
タをオン状態からオフ状態として、トランジスタの第２電極に入力される電圧を、トラン
ジスタの第１電極と容量素子との間のノードに保持し、基準電圧生成回路が起動するとき
にトランジスタをオフ状態からオン状態として、トランジスタの第２電極に上記ノードに
保持された電圧を出力する、半導体装置である。
【００２４】
スタートアップ回路が有するトランジスタは、ソース又はドレインの一方を容量素子の
一方の電極と接続し、ソース又はドレインの他方を基準電圧生成回路の入力部のノード（
以降、入力ノードとも呼ぶ）と電気的に接続し、ゲートに接続された制御回路によって制
御される。当該トランジスタと容量素子の間の記憶ノードには、安定平衡状態での当該基
準電圧生成回路の内部電圧、具体的には、安定平衡状態における入力ノードの電圧Ｖｓｔ
ａに近い電圧を保持することができる。制御回路は、基準電圧生成回路が動作し、安定平
衡状態であるときには、トランジスタをオン状態とし、基準電圧生成回路の動作を終了す
る場合には、その直前にトランジスタをオフ状態とすることにより、当該記憶ノードには
、Ｖｓｔａに近い電圧を保持しておくことができる。
【００２５】
記憶ノードに電圧Ｖｓｔａに近い電圧が保持された状態で、再度基準電圧生成回路に電
源を投入し起動させる場合は、制御回路によりトランジスタをオン状態とすることにより
、記憶ノードに保持されていた電圧によって、当該基準電圧生成回路の入力ノードがＶｓ
ｔａに近い電圧まで瞬時に上昇し、極めて短い時間で基準電圧生成回路が安定平衡状態を
とることができる。このような構成及び手法により、基準電圧生成回路における、電源投
入時から安定平衡状態に達するまでの時間を極めて短くすることができる。
【００２６】
また、本発明の一態様は、上記トランジスタのチャネルを形成する半導体材料は、酸化
物半導体材料を含んで構成される、半導体装置である。
【００２７】
また、本発明の一態様は、上記トランジスタのオフ状態における、チャネル幅１μｍあ
たりの電流密度が、１００ｙＡ／μｍ以下である、半導体装置である。
【００２８】
上記記憶ノードに接続されるトランジスタは、チャネルが形成される半導体材料として
酸化物半導体を含む半導体材料を用いて形成することができる。酸化物半導体を含む半導
体層を用いたトランジスタとすることにより、オフ状態におけるリーク電流を極めて小さ
くすることができ、より長期間にわたって記憶ノードに電圧を保持することができるため
、長期間電源を投入せずとも動作する基準電圧生成回路用スタートアップ回路とすること
ができる。
【００２９】
また、本発明の一態様は、基準電圧生成回路への電源供給を制御する、半導体装置であ
る。
【００３０】
スタートアップ回路内の制御回路によって、基準電圧生成回路に入力する電源電圧を制
御する。このような構成とすることにより、電源が投入された場合においても上記制御回
路によって基準電圧生成回路への電源供給を行わないことができるため、必要なとき以外
では基準電圧生成回路を非活性状態とすることができ、無用な電力消費を抑え、低消費電
力で駆動する基準電圧生成回路を実現することができる。
【００３１】
また、本発明の一態様は、上記容量素子の容量の値は、基準電圧生成回路に接続される
負荷容量の値よりも大きい、半導体装置である。
【００３２】
本発明に係るスタートアップ回路が出力できる初期電圧Ｖ０の最大値Ｖ０ｍａｘは、上
記記憶ノードに接続される容量素子の容量の値と、基準電圧生成回路が有する容量、及び
出力部に接続される容量をあわせた負荷容量の値との関係で決まる。例えば、記憶ノード
に接続される容量素子の容量の値をＣｆ、負荷容量の値をＣＬとし、且つ記憶ノードに保
持された電圧がＶｓｔａと一致し、入力ノードの初期の電圧が接地電圧Ｖｇｎｄと等しい
とした場合、初期電圧の最大値は、Ｖ０ｍａｘ＝Ｖｓｔａ×（Ｃｆ／（Ｃｆ＋ＣＬ））と
なる。したがって、ＣＬに対してＣｆの値が大きいほど、基準電圧生成回路の入力ノード
に出力できる初期電圧Ｖ０は、Ｖｓｔａに近い電圧とすることができ、基準電圧生成回路
のスタートアップ時間を短縮することができる。ここで少なくともＣｆはＣＬよりも大き
い値とすることで、入力ノードにはＶｓｔａの半分の電圧よりも大きい電圧を入力するこ
とができ、十分に基準電圧生成回路スタートアップ時間を短縮することができる。また、
これは入力ノードの初期の電圧がＶｄｄと等しく、初期電圧Ｖ０としてＶｄｄよりも低い
電圧を当該入力ノードに出力する場合においても、同様の効果を奏する。
【発明の効果】
【００３３】
本発明によれば、基準電圧生成回路に電源電圧が投入されてから安定平衡状態に達する
までの時間を短縮する回路を提供できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。
【図２】本発明の一態様である、基準電圧生成回路用スタートアップ回路等におけるタイミングチャート。
【図３】本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。
【図４】本発明の一態様である、基準電圧生成回路用スタートアップ回路等におけるタイミングチャート。
【図５】本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。
【図６】本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。
【図７】本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。
【図８】従来技術の基準電圧生成回路用スタートアップ回路等の構成を説明する図。
【図９】本発明の一態様である、トランジスタの構成及び作製方法を説明する図。
【図１０】本発明の一態様である、トランジスタの構成を説明する図。
【図１１】本発明の実施例１で用いた回路の回路図。
【図１２】本発明の実施例１における経過時間と出力電位との関係を示す図。
【図１３】特性評価用回路の回路図。
【図１４】特性評価用回路におけるタイミングチャート。
【図１５】特性評価用回路における経過時間と、出力信号の電位との関係を示す図。
【図１６】特性評価用回路における経過時間と、該測定によって算出されたリーク電流との関係を示す図。
【図１７】特性評価用回路におけるノードＡの電位とリーク電流の関係を示す図。
【発明を実施するための形態】
【００３５】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の
形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成に
おいて、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して
用い、その繰り返しの説明は省略する。
【００３６】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
【００３７】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ
）を含む。
【００３８】
なお、本明細書で説明する回路図、またはブロック図内において、特に酸化物半導体を
半導体層に用いたトランジスタを用いる箇所においては、明瞭化のため「ＯＳ」の符号を
合わせて付す場合がある。
【００３９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
【００４０】
また、本明細書において、トランジスタのソース、又はドレインのどちらか一方のこと
を「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある
。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
【００４１】
また、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【００４２】
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とす
る素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは
、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途
中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、イン
ダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位と見なせ
れば同じノードであるとする。
【００４３】
（実施の形態１）
本実施の形態では、酸化物半導体を半導体層としたトランジスタと、容量素子とを組み
合わせた構成を含む、基準電圧生成回路用スタートアップ回路の構成、及び動作について
図１及び図２を用いて説明する。
【００４４】
≪回路構成例≫
図１は、本実施の形態で例示する、スタートアップ回路と、これに接続される基準電圧
生成回路、及び当該基準電圧生成回路の出力部に接続される負荷回路について、これらの
接続関係を示したブロック図である。
【００４５】
基準電圧生成回路１０２は、電源入力部ＶＤＤ、及びスタートアップ回路１０１にそれ
ぞれ接続する２つの入力部と、負荷回路１０３と接続する出力部とを有する。基準電圧生
成回路の出力部には基準電圧Ｖｒｅｆが出力される。基準電圧生成回路１０２には、トラ
ンジスタのしきい電圧を利用したしきい値参照型基準電圧生成回路や、これの発展型であ
るβ乗数自己バイアス型基準電圧生成回路、及びバンドギャップ参照型基準電圧生成回路
など、基準電圧を生成する様々な回路を用いることができる。
【００４６】
負荷回路１０３は、基準電圧生成回路１０２の出力部に接続され、基準電圧生成回路１
０２から出力された基準電圧を利用して動作する回路である。負荷回路としては、基準電
圧を利用する回路であれば特に限定されない。負荷回路１０３としては、例えば増幅回路
や、電源回路、演算回路などが例として挙げられる。
【００４７】
スタートアップ回路１０１は、制御回路１１５、トランジスタ１１１、及び容量素子１
１３を有する。
【００４８】
トランジスタ１１１は、ゲートが制御回路１１５と接続し、第１電極が容量素子１１３
の第１電極と接続し、第２電極が基準電圧生成回路１０２の入力部に接続する。容量素子
１１３の第２電極は、接地電圧入力部ＧＮＤと接続する。
【００４９】
制御回路１１５は、トランジスタ１１１のゲートに制御信号を送信することによって、
トランジスタ１１１のオン状態、オフ状態を制御することができる。例えば、トランジス
タ１１１をオン状態とする場合には、電源電圧Ｖｄｄをトランジスタ１１１のゲートに入
力することができ、また例えばトランジスタ１１１をオフ状態とする場合には、接地電圧
Ｖｇｎｄをトランジスタ１１１のゲートに入力することができる。制御回路１１５の出力
電圧は、上記の電圧に限定されず、トランジスタ１１１を確実にオン、オフさせることが
できれば、どのような電圧を出力しても良い。本実施の形態では、制御回路の出力として
、トランジスタ１１１をオン状態にするときにはＶｄｄを出力し、トランジスタ１１１を
オフ状態とするときには接地電圧Ｖｇｎｄを出力する。
【００５０】
トランジスタ１１１の第１電極と、容量素子１１３の第１電極とが接続されるノードを
記憶ノードｆｎと呼び、トランジスタ１１１の第２電極と基準電圧生成回路１０２の入力
部とが接続されるノードを入力ノードｉｎと呼ぶ。また、制御回路１１５とトランジスタ
１１１のゲートとが接続されるノードを制御ノードｃｎと呼ぶ。ここで、トランジスタ１
１１のゲートに十分高い電圧が入力され線形動作が保証された場合、記憶ノードｆｎと入
力ノードｉｎとは同じ電圧とすることができる。その後、トランジスタ１１１が確実にオ
フされると、記憶ノードｆｎにはオフされる以前の電圧が保持される。
【００５１】
トランジスタ１１１は、チャネルが形成される半導体層に、酸化物半導体を用いたｎチ
ャネル型のトランジスタとすることができる。後の実施の形態で示すような、適切な材料
を用い、適切な作製工程を経て作製された、酸化物半導体を半導体層に用いたトランジス
タは、オフ状態でのリーク電流を極めて小さいものとすることができる。このようなトラ
ンジスタをトランジスタ１１１に用いることにより、トランジスタのリークによる電圧降
下の影響が抑制され、記憶ノードｆｎに保持された電圧を、長時間保持することが可能と
なる。
【００５２】
酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のチャネル幅
１μｍあたりのリーク電流密度（オフ電流密度）は、ソースとドレイン間の電圧が３．０
Ｖ、使用時の温度条件下（例えば、２５℃）において、１０ｚＡ／μｍ（１×１０−２０
Ａ／μｍ）以下、もしくは１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらには１０
０ｙＡ／μｍ（１×１０−２２Ａ／μｍ）以下とすることができる。
【００５３】
≪回路動作例≫
次に、図２に示すタイミングチャートを用いて、図１のスタートアップ回路１０１、及
び基準電圧生成回路１０２の動作について説明する。
【００５４】
図２は図１に示す回路における、電源入力部ＶＤＤ、制御ノードｃｎ、記憶ノードｆｎ
、及び入力ノードｉｎの、それぞれの電圧を示すタイミングチャートである。図２におい
て、縦軸は電圧、横軸は時間をそれぞれ示している。本実施の形態では、図２に示す時刻
Ｔ（１）以前では基準電圧生成回路１０２が安定平衡状態で動作し、時刻Ｔ（２）におい
て電源を遮断し、その後時刻Ｔ（３）において再度電源を投入した場合の動作について説
明する。
【００５５】
図２に示す、時刻Ｔ（１）より以前の状態、すなわち、基準電圧生成回路１０２が安定
平衡状態で動作しているときでは、電源入力部ＶＤＤ、及び制御回路１１５からの制御ノ
ードｃｎの電圧はどちらも電源電圧Ｖｄｄである。基準電圧生成回路１０２は安定平衡状
態で動作しているため、入力ノードｉｎの電圧は安定平衡状態での電圧であるＶｓｔａに
維持されている。また、制御ノードｃｎの電圧がＶｄｄであるため、トランジスタ１１１
はオン状態となって導通し、記憶ノードｆｎの電圧は入力ノードｉｎと同じ電圧、すなわ
ちＶｓｔａとなる。ここで、ＶｄｄとＶｓｔａとの差はトランジスタ１１１のしきい値電
圧に対して十分大きいとする。すなわち、トランジスタ１１１は線形領域で動作するとし
、トランジスタ１１１のしきい値電圧の影響は無視できるものとする。
【００５６】
まず、時刻Ｔ（２）で電源が遮断されるより以前の時刻Ｔ（１）において、制御ノード
ｃｎの電圧を接地電圧Ｖｇｎｄとする。したがって、トランジスタ１１１はオフ状態とな
る。ここで、記憶ノードｆｎにはＶｓｔａが保持されたままの状態となる。なお、図２に
示すように、トランジスタ１１１のゲート容量の影響により、記憶ノードｆｎに保持され
る電圧は、Ｖｓｔａよりも低い電圧となることがある。
【００５７】
次に、時刻Ｔ（２）において電源が遮断される。ここでは、電源入力部ＶＤＤの電圧が
電源電圧Ｖｄｄから接地電圧Ｖｇｎｄに低下する。電源入力部ＶＤＤが遮断されると、基
準電圧生成回路１０２の駆動が止まり、回路内部の電圧は低下する。これに伴い、入力ノ
ードｉｎの電圧は接地電圧Ｖｇｎｄに低下する。一方、記憶ノードｆｎに関しては、トラ
ンジスタ１１１がオフ状態であり、且つトランジスタ１１１のオフ状態でのリーク電流が
極めて小さいため、記憶ノードｆｎに保持された電圧は低下することなく、ほぼそのまま
の電圧が保持された状態を維持する。
【００５８】
ここで、時刻Ｔ（２）から時刻Ｔ（３）の間の期間が、電源が遮断された状態に相当す
る。この間、スタートアップ回路１０１、及び基準電圧生成回路１０２の電源は非活性状
態となっている。しかし、記憶ノードｆｎに保持された電圧は低下することなくほぼ一定
電圧が長期間維持される。
【００５９】
その後、時刻Ｔ（３）において、再度電源が投入され、電源入力部ＶＤＤの電圧がＶｄ
ｄへと上昇する。制御回路１１５が動作可能な電圧まで電源電圧が上昇すると、制御回路
１１５は出力電圧Ｖｄｄをトランジスタ１１１のゲートに出力し、トランジスタ１１１は
オン状態となる。トランジスタ１１１がオン状態となると、電圧の高い記憶ノードｆｎか
ら入力ノードｉｎに向かって電流が流れ、入力ノードｉｎは極めて短い時間でＶｓｔａに
近い電圧まで瞬時に上昇する。
【００６０】
ここで、基準電圧生成回路１０２に電源が投入されてから安定平衡状態に達するスター
トアップ時間は、入力ノードｉｎに入力される初期電圧と、安定平衡状態での入力ノード
ｉｎの電圧Ｖｓｔａとの差が小さいほど、短くなる。したがって上記のように、記憶ノー
ドｆｎに保持した電圧によって瞬間的に入力ノードｉｎの電圧をＶｓｔａまで上昇させる
ことにより、基準電圧生成回路１０２のスタートアップ時間を極めて短くすることができ
る。
【００６１】
なお、時刻Ｔ（３）においてトランジスタ１１１がオン状態となった瞬間に、入力ノー
ドｉｎが到達する電圧は、容量素子１１３の容量の値と、基準電圧生成回路１０２内の容
量、及び基準電圧生成回路の出力部に接続される負荷回路による負荷容量の値との関係で
決まる。ここで、負荷容量の値が容量素子１１３の容量の値に対して無視できないほどの
大きさである場合、図２に示すように、トランジスタ１１１がオン状態となり、記憶ノー
ドｆｎと入力ノードｉｎとが導通した瞬間の記憶ノードｆｎ及び入力ノードｉｎの電圧は
、記憶ノードｆｎに保持されていた電圧よりも低い電圧となる。例えば、容量素子１１３
の容量の値が負荷容量の値に対して十分に大きい場合は、時刻Ｔ（３）において入力ノー
ドｉｎの電圧は記憶ノードｆｎに保持されていた電圧とほぼ等しい電圧まで上昇する。ま
た、容量素子１１３の値を少なくとも負荷容量の値よりも大きい値とすることにより、入
力ノードｉｎはＶｓｔａの半分に近い電圧にまで到達することができるため、基準電圧生
成回路１０２のスタートアップ時間を十分短いものとすることができる。
【００６２】
なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
【００６３】
また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続さ
れていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオ
ペアンプや、双方向バッファ回路などが接続されていても良い。
【００６４】
本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状
態でのリークが極めて小さいトランジスタとを含む構成とすることにより、電源が遮断さ
れた状態においても、当該基準電圧生成回路の安定平衡状態における入力ノードの電圧を
、記憶ノードに保持しておくことができ、再度電源が投入されたときに、当該入力ノード
に安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生
成回路のスタートアップ時間を極めて短くすることができる。
【００６５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
【００６６】
（実施の形態２）
本実施の形態では、実施の形態１で示したものとは異なる構成の、基準電圧生成回路用
スタートアップ回路の構成、及び動作について図３及び図４を用いて説明する。
【００６７】
≪回路構成例≫
図３は、本実施の形態で例示する、実施の形態１で示したものとは異なる構成のスター
トアップ回路が接続された基準電圧生成回路、及び負荷回路について、これらの接続関係
を示したブロック図である。
【００６８】
基準電圧生成回路２０２は、電源入力部ＶＤＤがスタートアップ回路２０１内の制御回
路２１５を介して接続される点で実施の形態１で示した基準電圧生成回路１０２と異なっ
ている。なお、基準電圧生成回路２０２に用いることのできる回路としては、実施の形態
１で例示したような基準電圧生成回路を適宜用いることができる。
【００６９】
負荷回路２０３は、実施の形態１で示したものと等しく、基準電圧生成回路２０２から
出力される基準電圧Ｖｒｅｆを用いて駆動する回路を適宜用いることができる。
【００７０】
スタートアップ回路２０１は、実施の形態１で示した制御回路１１５とは異なる制御回
路２１５を有する点以外はスタートアップ回路１０１と同様の構成となっている。
【００７１】
制御回路２１５は、電源入力部ＶＤＤが接続され、トランジスタ２１１、及び基準電圧
生成回路２０２の両方を制御する回路である。トランジスタ２１１への制御信号は、実施
の形態１で示した制御回路１１５と同様の制御信号を用いることができる。一方、制御回
路２１５は、基準電圧生成回路２０２の電源電圧に相当する制御信号を出力することによ
り、基準電圧生成回路の動作、非動作を制御することができる。例えば、電源入力部ＶＤ
Ｄに電源電圧Ｖｄｄが入力された場合において、基準電圧生成回路２０２を非動作状態に
しておきたい場合には、当該制御信号として接地電圧Ｖｇｎｄを基準電圧生成回路２０２
に出力し、また基準電圧生成回路２０２を動作させたい場合には、電源電圧Ｖｄｄを出力
することができる。
【００７２】
ここで、制御回路２１５からトランジスタ２１１に接続されるノードを制御ノードｃｎ
１と呼び、制御回路２１５から基準電圧生成回路２０２に接続するノードを制御ノードｃ
ｎ２と呼ぶこととする。
【００７３】
このようなスタートアップ回路２０１は、電源が投入された後でも、必要なとき以外に
基準電圧生成回路２０２への電源の入力を遮断させておくことが可能な構成となっている
。すなわち、スタートアップ回路２０１は基準電圧生成回路２０２に入力する電源の制御
を行うことができる。このような構成のスタートアップ回路２０１を用いることにより、
基準電圧生成回路２０２の低電力動作が実現できる。
【００７４】
≪回路動作例≫
次に、図４に示すタイミングチャートを用いて、スタートアップ回路２０１、及び基準
電圧生成回路２０２の動作について説明する。
【００７５】
図４は、図３に示す回路における、電源入力部ＶＤＤ、２つの制御ノード（制御ノード
ｃｎ１及び制御ノードｃｎ２）、記憶ノードｆｎ、及び入力ノードｉｎにおける、それぞ
れの電圧を示すタイミングチャートである。図４において、縦軸は電圧、横軸は時間をそ
れぞれ示している。本実施の形態では、図４に示す時刻Ｔ（１）以前では基準電圧生成回
路２０２が安定平衡状態で動作し、図４に示す時刻Ｔ（２）において電源を遮断し、その
後時刻Ｔ（３）において再度電源を投入した場合の動作について説明する。
【００７６】
図４に示す、時刻Ｔ（１）より以前の状態、すなわち、基準電圧生成回路２０２が安定
平衡状態で動作しているときでは、電源入力部ＶＤＤ、及び２つの制御ノードｃｎ１、制
御ノードｃｎ２の電圧はすべて電源電圧Ｖｄｄである。基準電圧生成回路２０２が安定平
衡状態で動作しているため、入力ノードｉｎの電圧はＶｓｔａで安定している。また、記
憶ノードｆｎの電圧は、トランジスタ２１１がオン状態であるため、同様にＶｓｔａとな
っている。ここで、実施の形態１と同様にＶｄｄとＶｓｔａとの差はトランジスタ２１１
のしきい値電圧よりも十分大きいとし、トランジスタ２１１は線形領域での動作が保証さ
れ、トランジスタ２１１のしきい値電圧の影響はないものとする。
【００７７】
実施の形態１で示した場合と同様に、電源が遮断される時刻Ｔ（２）より以前の時刻Ｔ
（１）において、トランジスタ２１１をオフ状態とするため、制御ノードｃｎ１の電圧を
接地電圧Ｖｇｎｄとする。したがって記憶ノードｆｎにはＶｓｔａに近い電圧が保持され
る。
【００７８】
その後、時刻Ｔ（２）において電源が遮断されると同時に、制御回路２１５から基準電
圧生成回路２０２への出力電圧も低下し、制御ノードｃｎ２の電圧は電源電圧Ｖｄｄから
接地電圧Ｖｇｎｄまで低下する。一方、トランジスタ２１１はリーク電流の極めて小さい
オフ状態を維持するため、記憶ノードｆｎの電圧は低下することなく保持された状態を長
時間維持する。ここで時刻Ｔ（２）から時刻Ｔ（３）までの期間が、電源が遮断されてい
る期間となる。
【００７９】
次に、時刻Ｔ（３）において、再度電源が投入される。電源入力部ＶＤＤは電源電圧Ｖ
ｄｄまで上昇する。この時点では、制御回路２１５から基準電圧生成回路２０２への電圧
の供給はなされず、制御ノードｃｎ２の電圧は接地電圧Ｖｇｎｄのままとなっている。ま
た、制御回路２１５からトランジスタ２１１へも同様に、電圧の供給がなされないため、
トランジスタ２１１はオフ状態を維持し、記憶ノードｆｎに電圧が保持された状態が維持
される。したがって、時刻Ｔ（３）から時刻Ｔ（４）の間の期間では、電源投入後でも基
準電圧生成回路２０２を動作させずにおくことができるため、無駄な電力を消費すること
がない。
【００８０】
時刻Ｔ（４）では、基準電圧生成回路２０２を起動させるため、制御回路２１５はトラ
ンジスタ２１１、及び基準電圧生成回路２０２へ電源電圧Ｖｄｄを出力する。電源がすで
に投入されているため、制御ノードｃｎ１及び制御ノードｃｎ２の電圧は瞬時に電源電圧
Ｖｄｄまで上昇する。制御ノードｃｎ１の電圧がＶｄｄとなると、トランジスタ２１１が
オン状態となり、記憶ノードｆｎに保持された電圧によって入力ノードｉｎの電圧が瞬時
に上昇するため、その後極めて短い時間でＶｓｔａまで上昇し、基準電圧生成回路２０２
を安定平衡状態とすることができる。
【００８１】
なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
【００８２】
また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続さ
れていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオ
ペアンプや、双方向バッファ回路などが接続されていても良い。
【００８３】
本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子２１３と、
オフ状態でのリークが極めて小さいトランジスタ２１１を含む構成とすることにより、電
源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノ
ードの電圧を記憶ノードに保持しておくことができ、基準電圧生成回路を起動させるとき
に当該入力ノードに、安定平衡状態での電圧に近い電圧を瞬時に出力することができるた
め、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。また、
基準電圧生成回路への電源供給がスタートアップ回路内の制御回路により制御され、必要
なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費
を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。
【００８４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
【００８５】
（実施の形態３）
本実施の形態では、基準電圧生成回路として、β乗数自己バイアス型基準電圧生成回路
を用いた場合の構成の一例について、図５を用いて説明する。
【００８６】
≪構成例≫
図５は本実施の形態で例示する、スタートアップ回路が接続された基準電圧生成回路の
回路図である。
【００８７】
基準電圧生成回路３０２は、図８で例示した基準電圧生成回路５０２と同様の回路であ
る。基準電圧生成回路３０２は、トランジスタ３２１、トランジスタ３２２、トランジス
タ３２３、及びトランジスタ３２４、並びに抵抗素子３２５を有する。ここでは図８で示
したものとは異なる符合で示したが、それぞれのトランジスタ、及び抵抗素子の接続関係
は基準電圧生成回路５０２と同様である。ここで、トランジスタ３２１、及びトランジス
タ３２２のゲートに接続されるノードを、入力ノードｉｎ１と呼び、トランジスタ３２３
、及びトランジスタ３２４のゲートに接続されるノードを、入力ノードｉｎ２と呼ぶ。な
お、入力ノードｉｎ２は、出力端子ＯＵＴと接続されるノードに相当する。
【００８８】
スタートアップ回路３０１は、制御回路３１５、２つのトランジスタ（トランジスタ３
１１ａ、トランジスタ３１１ｂ）、及び２つの容量素子（容量素子３１３ａ、容量素子３
１３ｂ）を有する。
【００８９】
トランジスタ３１１ａ、及びトランジスタ３１１ｂには、上記実施の形態で示したスタ
ートアップ回路に適用するトランジスタと同様、チャネルが形成される半導体層に酸化物
半導体を用いたｎチャネル型のトランジスタを用いることができる。このようなトランジ
スタを用いることにより、オフ状態でのリーク電流が極めて小さいものとすることができ
、トランジスタのリークによる電圧降下の影響が抑制され、それぞれのトランジスタに接
続された記憶ノードに保持された電圧を、長時間保持することが可能となる。
【００９０】
トランジスタ３１１ａ、及びトランジスタ３１１ｂはゲートが制御回路３１５と接続さ
れ、制御回路３１５によってオン状態とオフ状態の制御が行われる。トランジスタ３１１
ａの第１電極には容量素子３１３ａの第１電極が、トランジスタ３１１ｂの第１電極には
容量素子３１３ｂの第１電極がそれぞれ接続されている。また容量素子３１３ａ、及び容
量素子３１３ｂのそれぞれの第２電極は、接地電圧入力部ＧＮＤと接続する。ここで、ト
ランジスタ３１１ａと容量素子３１３ａとの間のノードを記憶ノードｆｎ１、また、トラ
ンジスタ３１１ｂと容量素子３１３ｂとの間のノードを記憶ノードｆｎ２と呼び、それぞ
れのトランジスタをオフ状態にすることにより各記憶ノードに異なる電圧を保持すること
ができる。
【００９１】
トランジスタ３１１ａの第２電極が入力ノードｉｎ１と、またトランジスタ３１１ｂの
第２電極が入力ノードｉｎ２とそれぞれ接続されることにより、スタートアップ回路３０
１と、基準電圧生成回路３０２とが電気的に接続されている。また、本構成において、基
準電圧生成回路３０２の出力部には出力負荷として負荷容量３３１を接続した構成とした
が、ここには基準電圧を用いて動作する回路であればどのような回路を接続してもよい。
【００９２】
≪回路動作例≫
基準電圧生成回路３０２が、安定平衡状態で動作しているとき、入力ノードｉｎ１、及
び入力ノードｉｎ２の電圧は、それぞれのノードの安定平衡状態における電圧Ｖｓｔａ１
、Ｖｓｔａ２となる。このとき、制御回路３１５は、トランジスタ３１１ａ、及びトラン
ジスタ３１１ｂをオン状態とするように、これらのゲートに例えば電源電圧Ｖｄｄを出力
する。
【００９３】
電源が遮断される際は、電源が遮断されるよりも以前に制御回路３１５はトランジスタ
３１１ａ、及びトランジスタ３１１ｂをオフ状態とするように、例えば接地電圧Ｖｇｎｄ
をそれぞれのトランジスタのゲートに出力する。このとき、記憶ノードｆｎ１には入力ノ
ードｉｎ１の安定平衡状態における電圧Ｖｓｔａ１に近い電圧が保持され、同様に記憶ノ
ードｆｎ２には、入力ノードｉｎ２の安定平衡状態における電圧Ｖｓｔａ２に近い電圧が
保持される。
【００９４】
電源が遮断されると、基準電圧生成回路３０２は非活性状態となり、回路内のトランジ
スタが全てオフ状態となるため電流が流れない状態となる。一方、スタートアップ回路内
のトランジスタ３１１ａ、及びトランジスタ３１１ｂはオフ状態を維持するため、記憶ノ
ードｆｎ１、及び記憶ノードｆｎ２に保持された電圧は電圧降下することなく維持される
。
【００９５】
再度電源が投入されると、制御回路３１５は、トランジスタ３１１ａ、及びトランジス
タ３１１ｂがオン状態となるように、例えば電源電圧Ｖｄｄをそれぞれのトランジスタの
ゲートに出力する。トランジスタ３１１ａがオン状態となると、入力ノードｉｎ１と記憶
ノードｆｎ１との間に電流が流れることにより、入力ノードｉｎ１の電圧が入力ノードｉ
ｎ１の安定平衡状態における電圧Ｖｓｔａ１に近い電圧にまで瞬時に変化する。また同様
に、トランジスタ３１１ｂがオン状態となることにより、記憶ノードｆｎ２に保持されて
いた電圧によって入力ノードｉｎ２の電圧がＶｓｔａ２に近い電圧にまで瞬時に変化する
。
【００９６】
したがって、２つの記憶ノードを有するスタートアップ回路３０１を用いることにより
、電源投入時において基準電圧生成回路３０２内の２つのノードの電圧を同時に、安定平
衡状態における電圧に近い値にまで瞬時に変化させることができるため、スタートアップ
回路がどちらか一方の入力ノードに接続された場合に比べ、より効率よく基準電圧生成回
路３０２のスタートアップ時間を短縮することができる。
【００９７】
≪変形例≫
以下では、上記で説明したスタートアップ回路３０１の変形例について図６を用いて説
明する。
【００９８】
図６に示すスタートアップ回路３５１は、制御回路３１５に換えて制御回路３６５を用
い、また新たにトランジスタ３６７を有するほかは、スタートアップ回路３０１と同じ構
成である。
【００９９】
トランジスタ３６７は、ゲートが制御回路３６５と接続し、第１電極が電源入力部ＶＤ
Ｄと接続し、第２電極が基準電圧生成回路３０２内のトランジスタ３２１、及びトランジ
スタ３２２のそれぞれの第１電極と接続する。トランジスタ３６７としてｐチャネル型の
トランジスタを用いることにより、トランジスタによる電圧降下の影響を受けることなく
、基準電圧生成回路３０２に電源電圧Ｖｄｄを入力することができる。
【０１００】
制御回路３６５は、制御回路３１５と同様にトランジスタ３１１ａ、及びトランジスタ
３１１ｂのゲートと接続され、これらのトランジスタのオン状態、及びオフ状態を制御す
る。さらに制御回路３６５はトランジスタ３６７のゲートに制御信号を送信することによ
り、トランジスタ３６７のオン状態、及びオフ状態を制御する機能をも有する。
【０１０１】
このような構成とすることにより、基準電圧生成回路３０２への電源入力を切り替える
ことができ、基準電圧生成回路３０２の動作、非動作を制御することができる。例えば、
電源が投入された状態において、トランジスタ３６７をオン状態とするような電圧、例え
ば接地電圧Ｖｇｎｄをゲートに出力すると、基準電圧生成回路３０２に電源電圧Ｖｄｄを
入力することができ、またトランジスタ３６７をオフ状態とするような電圧、例えば電源
電圧Ｖｄｄをゲートに出力すると、基準電圧生成回路３０２に電源電圧が入力されず、非
動作状態とすることができる。
【０１０２】
したがって、基準電圧生成回路３０２への電源供給がスタートアップ回路内の制御回路
３６５により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることが
できるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現する
ことができる。
【０１０３】
なお、本実施の形態では、スタートアップ回路内に２つの記憶ノードを有する構成を例
示したが、これと接続する基準電圧生成回路の構成によって、１つ以上の任意の記憶ノー
ドを有する構成とすることができる。例えば３つの記憶ノードを有する構成とするには、
ゲートが接続された３つのトランジスタと、それぞれのトランジスタに接続される容量素
子とを有する構成とすればよい。また、１つの記憶ノードを有する構成とし、基準電圧生
成回路内の一つのノードのみに接続する構成としてもよい。このような構成とすることに
より、スタートアップ回路の占有面積を小さくすることができる。
【０１０４】
なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
【０１０５】
また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続さ
れていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオ
ペアンプや、双方向バッファ回路などが接続されていても良い。
【０１０６】
本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状
態でのリークが極めて小さいトランジスタを含む構成とすることにより、電源が遮断され
た状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を
記憶ノードに保持しておくことができ、再度電源が投入されたときに当該入力ノードに、
安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成
回路のスタートアップ時間を極めて短くすることができる。
【０１０７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
【０１０８】
（実施の形態４）
本実施の形態では、基準電圧生成回路として、バンドギャップ参照型基準電圧生成回路
を用いた場合の構成の一例について図７を用いて説明する。
【０１０９】
図７は、本発明に係るスタートアップ回路が接続された、バンドギャップ参照型基準電
圧生成回路の構成を示す回路図である。
【０１１０】
スタートアップ回路４０１は、制御回路４１５と、トランジスタ４１１と、容量素子４
１３とを有し、トランジスタ４１１と容量素子４１３との間の記憶ノードｆｎに電圧を保
持することができる。トランジスタ４１１は、ゲートと接続する制御回路４１５によって
制御される。
【０１１１】
トランジスタ４１１には上記実施の形態と同様に、チャネルが形成される半導体層に酸
化物半導体を用いたｎチャネル型のトランジスタを用いることができる。このようなトラ
ンジスタを用いることにより、オフ状態におけるリーク電流を極めて小さいものとするこ
とができるため、トランジスタ４１１のリークによる電圧降下の影響が抑制され、トラン
ジスタ４１１に接続された記憶ノードｆｎに保持された電圧を、長時間保持することが可
能となる。
【０１１２】
基準電圧生成回路４０２は、バンドギャップ参照型基準電圧生成回路の一つであり、３
つの抵抗素子（抵抗素子４２１、抵抗素子４２２、抵抗素子４２３）、２つのダイオード
（ダイオード４２４、ダイオード４２５）、及びオペアンプ４２６から構成される。抵抗
素子４２１は、第１電極が抵抗素子４２２の第１電極、及びオペアンプ４２６の出力端子
と接続し、第２電極がオペアンプ４２６の正相入力端子、及びダイオード４２４の第１電
極と接続される。抵抗素子４２２の第２電極は、オペアンプ４２６の逆相入力端子、及び
抵抗素子４２３の第１電極と接続される。抵抗素子４２３の第２電極は、ダイオード４２
５の第１電極と接続される。ダイオード４２４、及びダイオード４２５の第２電極は、そ
れぞれ接地電圧入力部ＧＮＤと接続される。オペアンプ４２６の２つの電源端子は、一方
が電源入力部ＶＤＤに、他方が接地電圧入力部ＧＮＤにそれぞれ接続されている。なお、
抵抗素子４２１、抵抗素子４２２のそれぞれの第１電極と、オペアンプ４２６の出力端子
とに接続されるノードを入力ノードｉｎとする。
【０１１３】
基準電圧生成回路４０２は電源が投入されると、オペアンプ４２６の正相入力端子に接
続されるノードの電圧と、逆相入力端子に接続されるノードの電圧との電圧差が０となる
ように動作する。したがって、基準電圧生成回路４０２の安定平衡状態における出力電圧
は、オペアンプ４２６の２つの電源端子に入力される電圧の電圧差と、３つの抵抗素子の
抵抗値の大小関係、及び２つのダイオード素子それぞれの電流電圧特性によって決定され
る。
【０１１４】
スタートアップ回路４０１内のトランジスタ４１１の第１電極が、基準電圧生成回路４
０２の入力ノードｉｎと接続することにより、スタートアップ回路４０１と、基準電圧生
成回路４０２とが電気的に接続されている。また、本構成において、基準電圧生成回路４
０２の出力部には出力負荷として負荷容量４３１を接続した構成としたが、ここには基準
電圧生成回路４０２の出力電圧を用いて動作する回路であればどのような回路を接続して
もよい。
【０１１５】
このようなスタートアップ回路４０１は、制御回路４１５によってトランジスタ４１１
を制御することにより、上記の実施の形態と同様に、電源が遮断された状態でも、基準電
圧生成回路４０２が安定平衡状態で動作しているときの、入力ノードｉｎの電圧に近い電
圧を、記憶ノードｆｎに保持することができる。また再度電源が投入されたときに、トラ
ンジスタ４１１をオン状態とすることにより、基準電圧生成回路４０２内の入力ノードｉ
ｎの電圧を瞬時に安定平衡状態における電圧に近い電圧にまで変化させることができるた
め、基準電圧生成回路４０２のスタートアップ時間を極めて短くすることができる。
【０１１６】
なお、本実施の形態では、スタートアップ回路４０１内の制御回路はトランジスタ４１
１のみを制御する構成としたが、実施の形態３の変形例で示したような、基準電圧生成回
路４０２への電源電圧の入力を制御する構成としてもよい。例えば、オペアンプ４２６の
電源入力部ＶＤＤに接続されるノードにｐチャネル型のトランジスタを直列に接続し、こ
のトランジスタをスタートアップ回路内の制御回路によって制御する構成とすればよい。
このような構成とすることにより、基準電圧生成回路への電源供給がスタートアップ回路
内の制御回路により制御され、必要なとき以外では基準電圧生成回路を非活性状態とする
ことができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実
現することができる。
【０１１７】
なお、本実施の形態では、スタートアップ回路内に１つの記憶ノードを有する構成を例
示したが、これと接続する基準電圧生成回路の構成によって、１つ以上の任意の記憶ノー
ドを有する構成とすることができる。例えば３つの記憶ノードを有する構成とするには、
ゲートが接続された３つのトランジスタと、それぞれのトランジスタに接続される容量素
子とを有する構成とすればよい。
【０１１８】
なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
【０１１９】
また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、な電気的接続が可能であれば、これらの間に回路や素子が接続
されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけた
オペアンプや、双方向バッファ回路などが接続されていても良い。
【０１２０】
本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状
態でのリークが極めて小さいトランジスタを含む構成とすることにより、電源が遮断され
た状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を
記憶ノードに保持しておくことができ、再度電源が投入されたときに当該入力ノードに、
安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成
回路のスタートアップ時間を極めて短くすることができる。
【０１２１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
【０１２２】
（実施の形態５）
本実施の形態では、上記実施の形態１乃至４において、スタートアップ回路に用いるチ
ャネルが形成される半導体層に酸化物半導体を用いたトランジスタの構成、及びその作製
方法の一例を、図９を用いて説明する。
【０１２３】
図９（Ａ）乃至図９（Ｅ）にトランジスタの断面構造の一例を示す。図９（Ｄ）のトラ
ンジスタ６１０は、ボトムゲート構造の逆スタガ型トランジスタである。
【０１２４】
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物である水素を酸化物半導
体から除去し、不純物が極力含まれないように高純度化することによりＩ型（真性）の酸
化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体としたものである。
【０１２５】
なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は１
×１０１４／ｃｍ３未満、１×１０１２／ｃｍ３未満、あるいは１×１０１１／ｃｍ３未
満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流
）は十分に小さくなる。
【０１２６】
具体的には、上述の酸化物半導体層を具備するトランジスタでは、オフ状態でのソース
とドレイン間のチャネル幅１μｍあたりのリーク電流密度（オフ電流密度）は、ソースと
ドレイン間の電圧が３．０Ｖ、使用時の温度条件下（例えば、２５℃）において、１０ｚ
Ａ／μｍ（１×１０−２０Ａ／μｍ）以下、もしくは１ｚＡ／μｍ（１×１０−２１Ａ／
μｍ）以下、さらには１００ｙＡ／μｍ（１×１０−２２Ａ／μｍ）以下とすることがで
きる。
【０１２７】
また、高純度化された酸化物半導体層を具備するトランジスタ６１０は、オン電流の温
度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
【０１２８】
以下、図９（Ａ）乃至図９（Ｅ）を用い、基板６００上にトランジスタ６１０を作製す
る工程を説明する。
【０１２９】
まず、絶縁表面を有する基板６００上に導電膜を形成した後、第１のフォトリソグラフ
ィ工程によりゲート電極層６０１を形成する。なお、レジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
【０１３０】
基板６００は絶縁表面を有すればよく、大きな制限はないが、後の工程で加熱処理を行
う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウ
ムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイ
ア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は
半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を
有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低いが、作製工
程における処理温度に耐えうるのであれば用いることが可能である。なお、基板６００の
表面を、ＣＭＰ法などの研磨により平坦化しておいてもよい。
【０１３１】
本実施の形態では絶縁表面を有する基板６００としてガラス基板を用いる。
【０１３２】
なお、下地となる絶縁層を基板６００とゲート電極層６０１との間に設けてもよい。当
該絶縁層には、基板６００からの不純物元素の拡散を防止する機能があり、窒化シリコン
膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一また
は複数の膜による積層構造により形成することができる。
【０１３３】
また、ゲート電極層６０１の材料は、モリブデン、チタン、クロム、タンタル、タング
ステン、ネオジム、スカンジウム等の金属又はこれらを主成分とする合金を用いて、単層
で又は積層して形成することができる。なお、後の工程において行われる加熱処理の温度
に耐えうるのであれば、上記金属としてアルミニウム、銅を用いることもできる。アルミ
ニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属と組み合わせて
用いると良い。高融点金属としては、モリブデン、チタン、クロム、タンタル、タングス
テン、ネオジム、スカンジウム等を用いることができる。
【０１３４】
次いで、ゲート電極層６０１上にゲート絶縁層６０２を形成する。ゲート絶縁層６０２
は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。またゲー
ト絶縁層６０２は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シ
リコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸
化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、または酸化ガリウム膜などから
選ばれた一または複数の膜により単層、または積層して形成することができる。
【０１３５】
本実施の形態の酸化物半導体層は、不純物を除去され、Ｉ型化又は実質的にＩ型化され
た酸化物半導体（高純度化された酸化物半導体）を用いる。このような高純度化された酸
化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲー
ト絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶
縁層は、高品質化が要求される。
【０１３６】
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密
で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導
体と高品質ゲート絶縁層とが接することにより、界面準位を低減して界面特性を良好なも
のとすることができるからである。
【０１３７】
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリン
グ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処
理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であって
も良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸
化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
【０１３８】
なお、ゲート絶縁層６０２は後に形成される酸化物半導体層と接する。酸化物半導体は
、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁層６０２は水素、水酸基お
よび水分が含まれないことが望ましい。ゲート絶縁層６０２、酸化物半導体膜に水素、水
酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理と
して、スパッタリング装置の予備加熱室でゲート電極層６０１が形成された基板６００、
又はゲート絶縁層６０２までが形成された基板６００を予備加熱し、基板６００に吸着し
た水素、水分などの不純物を除去することが好ましい。なお、予備加熱の温度は、１００
℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に
設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略すること
もできる。またこの予備加熱は、絶縁層６０７の成膜前に、ソース電極層６０５ａ及びド
レイン電極層６０５ｂまで形成した基板６００にも同様に行ってもよい。
【０１３９】
次いで、ゲート絶縁層６０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ
以上３０ｎｍ以下の酸化物半導体膜６０３を形成する（図９（Ａ）参照）。
【０１４０】
酸化物半導体膜６０３は、酸化物半導体をターゲットとして用い、スパッタ法により成
膜する。また、酸化物半導体膜６０３は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲
気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形
成することができる。
【０１４１】
なお、酸化物半導体膜６０３をスパッタリング法により成膜する前に、アルゴンガスを
導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層６０２の表面に付着して
いる粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタと
は、アルゴン雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
【０１４２】
酸化物半導体膜６０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）
あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。ま
た、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビラ
イザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビ
ライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフ
ニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａ
ｌ）を有することが好ましい。
【０１４３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【０１４５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【０１４６】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１４７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
【０１４９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１５０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
【０１５１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
【０１５２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
【０１５３】
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９
９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した
酸化物半導体膜は緻密な膜とすることができる。
【０１５４】
酸化物半導体膜６０３を成膜する際に用いるスパッタガスは水素、水、水酸基を含む化
合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１５５】
減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下
好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、
成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分
が除去されたスパッタガスを導入し、上記ターゲットを用いて基板６００上に酸化物半導
体膜６０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ
）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気される
ため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１５６】
スパッタリング法を行う雰囲気は、希ガス（代表的にはアルゴン）、酸素、または希ガ
スと酸素の混合雰囲気とすればよい。
【０１５７】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用
される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、
ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０１５８】
なお、酸化物半導体膜中に含まれる、Ｌｉ、Ｎａなどのアルカリ金属、及びＣａなどの
アルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、酸化物半
導体膜中に含まれるこれらの不純物濃度は、２×１０１６／ｃｍ３以下、好ましくは１×
１０１５／ｃｍ３以下であることが好ましい。これらの金属元素は電気陰性度が小さく、
酸化物半導体膜中の酸素と結合しやすいため、酸化物半導体膜中にキャリアパスが形成さ
れ低抵抗化（Ｎ型化）してしまうおそれがある。
【０１５９】
次いで、酸化物半導体膜６０３を第２のフォトリソグラフィ工程により島状の酸化物半
導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをイン
クジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォト
マスクを使用しないため、製造コストを低減できる。
【０１６０】
また、ゲート絶縁層６０２にコンタクトホールを形成する場合、その工程は酸化物半導
体膜６０３の加工時に同時に行うことができる。
【０１６１】
なお、ここでの酸化物半導体膜６０３のエッチングは、ドライエッチングでもウェット
エッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜６０３のウェットエ
ッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いるこ
とができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１６２】
また、ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガ
ス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩
化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば
四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメ
タン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム
（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１６３】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等）を適宜調節する。
【０１６４】
次いで、島状の酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって
酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、
２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。例えば、５０
０℃、３分間以上６分間以下程度で行ってもよい。加熱処理にＲＴＡ法を用いれば、短時
間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理する
ことができる。
【０１６５】
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して
窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく冷却
することで、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層６０４を得る
（図９（Ｂ）参照）。
【０１６６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには
、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない
不活性気体が用いられる。
【０１６７】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に
基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス
中から出すＧＲＴＡを行ってもよい。
【０１６８】
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガ
スに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。
【０１６９】
また、第１の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高
純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素
ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理
装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち
、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下）とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化または脱水素
化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する
主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的に
Ｉ型（真性）化する。
【０１７０】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化
物半導体膜６０３に行うこともできる。その場合には、第１の加熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行う。
【０１７１】
なお、第１の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導
体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及び
ドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。
【０１７２】
また、ゲート絶縁層６０２にコンタクトホールを形成する場合、その工程は酸化物半導
体膜６０３に第１の加熱処理を行う前でも行った後に行ってもよい。
【０１７３】
以上の工程により、島状の酸化物半導体層中の水素の濃度を低減し、高純度化すること
ができる。それにより酸化物半導体層の電気特性の安定化を図ることができる。また、基
板６００のガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャ
ップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトラ
ンジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低
減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく
低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降
であれば、いつでも行うことができる。
【０１７４】
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、
その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対し
て略垂直にｃ軸配向した単結晶体であることが好ましい。なお、酸化物半導体膜下のゲー
ト絶縁層６０２の表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、酸化
物半導体膜の下地表面は可能な限り平坦であることが望まれる。
【０１７５】
また、酸化物半導体膜を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下
地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域（単結晶
領域）、即ち、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体膜を形成して
もよい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素
、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃
以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む
）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い
第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７
００℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方
に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶
領域を有する酸化物半導体膜を形成してもよい。
【０１７６】
次いで、ゲート絶縁層６０２、及び酸化物半導体層６０４上に、ソース電極層及びドレ
イン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電
極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、
Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、
または金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用い
ることができる。また、Ａｌ、Ｃｕなどの金属膜は、耐熱性や腐食性の問題を回避するた
めに、下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗ、Ｃｒ、Ｔａ、Ｎｄ、Ｓｃ、Ｙな
どの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化
タングステン膜）を積層させた構成としても良い。
【０１７７】
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコン
を含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チ
タン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を
成膜する３層構造などが挙げられる。
【０１７８】
また、導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては
酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合酸化物、酸化インジ
ウム酸化亜鉛混合酸化物または前記金属酸化物材料にシリコン若しくは酸化シリコンを含
ませたものを用いることができる。
【０１７９】
なお、導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜
に持たせることが好ましい。
【０１８０】
続いて、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選
択的にエッチングを行ってソース電極層６０５ａ、ドレイン電極層６０５ｂを形成した後
、レジストマスクを除去する（図９（Ｃ）参照）。
【０１８１】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦ
レーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層６０４上で隣り合うソース電
極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタ
のチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には
、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏ
ｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う
とよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成され
るトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり
、回路の動作速度を高速化できる。
【０１８２】
なお、導電膜のエッチングの際に、酸化物半導体層６０４がエッチングされ、分断する
ことのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみ
をエッチングし、酸化物半導体層６０４を全くエッチングしないという条件を得ることは
難しく、導電膜のエッチングの際に酸化物半導体層６０４は一部がエッチングされ、溝部
（凹部）を有する酸化物半導体層となることもある。
【０１８３】
本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体層６０４にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニ
ア、水、過酸化水素水の混合液）を用いる。エッチャントとしてアンモニア過水を用いる
ことにより選択的に導電膜をエッチングすることができる。
【０１８４】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出して
いる酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴ
ンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に
触れることなく、酸化物半導体層６０４の一部に接する保護絶縁膜となる絶縁層６０７を
形成する。
【０１８５】
絶縁層６０７は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶
縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。また絶縁層６
０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層６０７に水、水素等
の不純物を混入させない方法を適宜用いて形成することができる。絶縁層６０７に水素が
含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸
素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい
、寄生チャネルが形成されるおそれがある。よって、絶縁層６０７はできるだけ水素を含
まない膜になるように、成膜方法に水素を用いないことが重要である。
【０１８６】
たとえば、スパッタ法で形成された膜厚２００ｎｍの酸化ガリウム膜上に、スパッタ法
で形成された膜厚１００ｎｍの酸化アルミニウム膜を積層させた構造を有する、絶縁膜を
形成してもよい。成膜時の基板温度は、室温以上３００℃以下とすればよい。また、絶縁
膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化
学量論比の１倍を超えて２倍まで（１倍より大きく２倍未満）酸素を含有していることが
好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体層の
界面に酸素を供給し、酸素の欠損を低減することができる。
【０１８７】
本実施の形態では、絶縁層６０７として膜厚２００ｎｍの酸化シリコン膜を、スパッタ
リング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、
本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下にお
いて行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコン
ターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰
囲気下でスパッタ法により酸化シリコン膜を形成することができる。絶縁層６０７におい
て酸化物半導体層に接して形成する膜は、水分や、水素イオンや、ＯＨ−基などの不純物
を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には
酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウ
ム膜などを用いることが好ましい。
【０１８８】
また、絶縁層６０７はバリア性の高い材料を更に積層して用いるのが望ましい。例えば
、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒
化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることが
できる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層
内、或いは、島状の酸化物半導体層と他の絶縁層の界面とその近傍に、水分または水素な
どの不純物が入り込むのを防ぐことができる。
【０１８９】
酸化物半導体膜６０３の成膜時と同様に、絶縁層６０７の成膜室内の残留水分を除去す
るためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クラ
イオポンプを用いて排気した成膜室で成膜した絶縁層６０７に含まれる不純物の濃度を低
減できる。また、絶縁層６０７の成膜室内の残留水分を除去するための排気手段としては
、ターボポンプにコールドトラップを加えたものであってもよい。
【０１９０】
絶縁層６０７を、成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物
又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１９１】
なお、絶縁層６０７を形成した後に、第２の加熱処理を施しても良い。加熱処理は、窒
素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好まし
くは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、
水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であ
ることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは
、第１の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含む絶縁層
６０７が設けられた後に加熱処理が施されることによって、第１の加熱処理により、島状
の酸化物半導体層に酸素欠損が発生していたとしても、絶縁層６０７から島状の酸化物半
導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、
島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすこ
とが可能である。その結果、島状の酸化物半導体層をＩ型に近づけることができ、酸素欠
損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することが
できる。この第２の加熱処理を行うタイミングは、絶縁層６０７の形成後であれば特に限
定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透光性を有する導電膜を低抵抗
化させるための加熱処理と兼ねることで、工程数を増やすことなく、島状の酸化物半導体
層をｉ型に近づけることができる。
【０１９２】
さらに、酸素雰囲気下で島状の酸化物半導体層に加熱処理を施すことで、酸化物半導体
に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させても
良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２
５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素な
どが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６
Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素
中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１９３】
本実施の形態では、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（
好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例え
ば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと
、酸化物半導体層の一部（チャネル形成領域）が絶縁層６０７と接した状態で加熱される
。
【０１９４】
以上の工程を経ることによって、酸化物半導体膜に対して第１の加熱処理を行って水素
、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より
意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構
成する主成分材料の一つである酸素を第２の加熱処理で供給することができる。よって、
酸化物半導体層は高純度化及び電気的にＩ型（真性）化する。
【０１９５】
また、絶縁層６０７に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成
後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物など
の不純物を酸化物シリコン層中に拡散させ、酸化物半導体層中に含まれる該不純物をより
低減させる効果を奏する。
【０１９６】
また、絶縁層６０７に酸素を過剰に含む酸化シリコン層を用いると、絶縁層６０７形成
後の加熱処理によって絶縁層６０７中の酸素が酸化物半導体層６０４に移動し、酸化物半
導体層６０４の酸素濃度を向上させ、高純度化する効果を奏する。
【０１９７】
以上の工程でトランジスタ６１０が形成される（図９（Ｄ）参照）。
【０１９８】
トランジスタ６１０は、ゲート電極層６０１と、ゲート電極層６０１上のゲート絶縁層
６０２と、ゲート絶縁層６０２上においてゲート電極層６０１と重なっている島状の酸化
物半導体層６０４と、島状の酸化物半導体層６０４上に形成された一対のソース電極層６
０５ａ及びドレイン電極層６０５ｂとを有する、ボトムゲート構造である。
【０１９９】
なお、絶縁層６０７上に導電膜を形成した後、該導電膜をパターニングすることで、島
状の酸化物半導体層と重なる位置にバックゲート電極を形成しても良い。バックゲート電
極を形成した場合は、バックゲート電極を覆うように絶縁層を形成するのが望ましい。バ
ックゲート電極は、ゲート電極、或いは導電層と同様の材料、構造を用いて形成すること
が可能である。
【０２００】
バックゲート電極の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎ
ｍとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電
膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチング
により不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）することで
、バックゲート電極を形成すると良い。バックゲート電極は遮光膜として機能させること
によってトランジスタの光劣化、例えば光負バイアス劣化を低減でき、信頼性を向上でき
る。
【０２０１】
絶縁層６０７上にさらに保護絶縁層６０９を形成してもよい。保護絶縁層６０９は、例
えば、ＲＦスパッタ法を用いて窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性が
よいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含
まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜
、窒化アルミニウム膜などを用いる。本実施の形態では、窒化シリコン膜を用いて保護絶
縁層６０９を形成する（図９（Ｅ）参照）。
【０２０２】
本実施の形態では、保護絶縁層６０９として、絶縁層６０７まで形成された基板６００
を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この
場合においても、絶縁層６０７と同様に、処理室内の残留水分を除去しつつ保護絶縁層６
０９を成膜することが好ましい。
【０２０３】
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間
以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱しても
よいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温
までの降温を複数回くりかえして行ってもよい。
【０２０４】
本実施の形態で例示したトランジスタは、オフ状態におけるリーク電流が極めて小さい
ことを特徴とする。このようなトランジスタを上記実施の形態で示したような基準電圧生
成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はト
ランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能
となる。
【０２０５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
【０２０６】
（実施の形態６）
酸化物半導体を半導体層に用いたトランジスタにおいて、様々な態様をとることができ
る。本実施の形態では、実施の形態５で示したトランジスタ６１０とは異なる構成のトラ
ンジスタの構成例について図１０を用いて説明する。なお、上記実施の形態と同一部分ま
たは同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本
実施の形態での繰り返しは省略する。なお、同じ箇所の詳細な説明を省略する。
【０２０７】
図１０（Ａ）に示すトランジスタ６２０は半導体層に対してゲートが下側（基板側）に
形成された、ボトムゲート構造のトランジスタの一例である。
【０２０８】
トランジスタ６２０は、ゲート電極層６０１と、ゲート電極層６０１上のゲート絶縁層６
０２と、ゲート絶縁層６０２上に形成された一対のソース電極層６０５ａ及びドレイン電
極層６０５ｂと、ソース電極層６０５ａ及びドレイン電極層６０５ｂ、並びにゲート絶縁
層６０２と接し、ゲート電極層６０１と重なる島状の酸化物半導体層６０４とを有する、
ボトムゲート構造である。
【０２０９】
図１０（Ｂ）に示すトランジスタ６３０は、酸化物半導体層のバックチャネル側（ゲー
ト電極とは反対側）にチャネル保護層を有する、ボトムゲート構造の一例である。チャネ
ル保護層を形成することにより、ソース電極及びドレイン電極のエッチングの際に酸化物
半導体層へのダメージを抑制することができる。
【０２１０】
トランジスタ６３０は、ゲート電極層６０１と、ゲート電極層６０１上にゲート絶縁層
６０２と、ゲート絶縁層６０２上においてゲート電極層６０１と重なる、島状の酸化物半
導体層６０４と、酸化物半導体層６０４と接し、酸化物半導体層６０４のチャネルが形成
される領域と重なるチャネル保護層６２７と、酸化物半導体層６０４上に形成された、一
対のソース電極層６０５ａ及びドレイン電極層６０５ｂとを有する、チャネル保護型のボ
トムゲート構造である。
【０２１１】
図１０（Ｃ）に示すトランジスタ６４０は、トップゲート構造のトランジスタの一例で
ある。
【０２１２】
トランジスタ６４０は、下地絶縁層６３７と、下地絶縁層６３７上の島状の酸化物半導
体層６０４と、酸化物半導体層６０４と接する一対のソース電極層６０５ａ及びドレイン
電極層６０５ｂと、酸化物半導体層６０４において、ソース電極層６０５ａとドレイン電
極層６０５ｂとの間のチャネル形成領域と接するゲート絶縁層６０２と、ゲート絶縁層６
０２上に、酸化物半導体層６０４のチャネル形成領域と重なるゲート電極層６０１とを有
する、トップゲート構造のトランジスタである。
【０２１３】
なお、トランジスタ６４０は、ゲート絶縁層６０２に形成されたコンタクトホールを介
してソース電極層６０５ａ又はドレイン電極層６０５ｂと接続する、ソース配線層６３６
ａ及びドレイン配線層６３６ｂを有していても良い。
【０２１４】
図１０（Ｄ）に示すトランジスタ６５０は、トランジスタ６４０とは異なる構成の、ト
ップゲート構造のトランジスタの一例である。
【０２１５】
トランジスタ６５０は、下地絶縁層６３７と、下地絶縁層６３７上の一対のソース電極
層６０５ａ及びドレイン電極層６０５ｂと、ソース電極層６０５ａとドレイン電極層６０
５ｂとの間隙を覆う酸化物半導体層６０４と、ソース電極層６０５ａ及びドレイン電極層
６０５ｂ、並びに酸化物半導体層６０４上のゲート絶縁層６０２と、ゲート絶縁層６０２
上に、酸化物半導体層６０４のチャネルが形成される領域と重なるゲート電極層６０１と
を有する、トップゲート構造のトランジスタである。
【０２１６】
なお、トランジスタ６５０は上記と同様に、ゲート絶縁層６０２に形成されたコンタク
トホールを介してソース電極層６０５ａ又はドレイン電極層６０５ｂと接続する、ソース
配線層６３６ａ及びドレイン配線層６３６ｂを有していても良い。
【０２１７】
なお、図示しないが、トランジスタ６４０、及びトランジスタ６５０のようなトップゲ
ート型のトランジスタにおいては、基板と下地絶縁層との間に、酸化物半導体層６０４の
チャネル形成領域と重なるように第２のゲート電極層（バックゲート電極層とも呼ぶ）を
形成してもよい。この場合、二つのゲート電極層のうち、どちらか一方を第１のゲート電
極層と呼び、他方をバックゲート電極と呼ぶことがある。第１のゲート電極層と、バック
ゲート電極層とを電気的に接続して、一つの電極として機能させることができる。
【０２１８】
また、バックゲート電極層の電圧を変化させることで、トランジスタのしきい値を変化
させることができる。バックゲート電極層は、電気的に絶縁しているフローティングの状
態であっても良いし、電圧が与えられていても良いし、グランドや共通電圧などの固定電
圧が与えられていても良い。バックゲート電極層に与える電圧の高さを制御することで、
トランジスタのしきい値電圧を制御することができる。
【０２１９】
また、トップゲート構造において、バックゲート電極層により酸化物半導体層６０４を
覆うことで、バックゲート電極層側から酸化物半導体層６０４に光が入射するのを防ぐこ
とができる。よって、酸化物半導体層６０４の光劣化を防ぎ、トランジスタのしきい値電
圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。
【０２２０】
上記のトランジスタはいずれも、オフ電流の極めて小さいトランジスタとすることが可
能である。このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用
のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジス
タのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。
【０２２１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
【０２２２】
（実施の形態７）
本実施の形態では、トランジスタのオフ電流の算出例について説明する。
【０２２３】
まず、オフ電流の算出に用いた特性評価用回路の構成について、図１３を用いて説明す
る。本実施の形態では、特性評価用回路が、互いに並列に接続された複数の測定系８０１
を備える。具体的に図１３では、８つの測定系８０１が並列に接続されている特性評価用
回路を例示している。
【０２２４】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、
トランジスタ８１４と、トランジスタ８１５とを含む。
【０２２５】
トランジスタ８１１は、電荷注入用のトランジスタである。そして、トランジスタ８１
１は、その第１端子が、電位Ｖ１の与えられているノードに接続されており、その第２端
子が、トランジスタ８１２の第１端子に接続されている。トランジスタ８１１のゲート電
極は、電位Ｖｅｘｔ＿ａの与えられているノードに接続されている。
【０２２６】
トランジスタ８１２は、リーク電流評価用トランジスタである。なお、本実施の形態に
おいてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ８
１２は、その第１端子が、トランジスタ８１１の第２端子に接続されており、その第２端
子が、電位Ｖ２の与えられているノードに接続されている。トランジスタ８１２のゲート
電極は、電位Ｖｅｘｔ＿ｂの与えられているノードに接続されている。
【０２２７】
容量素子８１３の第１の電極は、トランジスタ８１１の第２端子及びトランジスタ８１
２の第１端子に接続されている。容量素子８１３の第２の電極は、電位Ｖ２の与えられて
いるノードに接続されている。
【０２２８】
トランジスタ８１４は、その第１端子が、電位Ｖ３の与えられているノードに接続され
ており、その第２端子が、トランジスタ８１５の第１端子に接続されている。トランジス
タ８１４のゲート電極は、トランジスタ８１１の第２端子、トランジスタ８１２の第１端
子、容量素子８１３の第１の電極に接続されている。なお、このトランジスタ８１４のゲ
ート電極が接続されている箇所を、ノードＡとする。
【０２２９】
トランジスタ８１５は、その第１端子が、トランジスタ８１４の第２端子に接続されて
おり、その第２端子が、電位Ｖ４の与えられているノードに接続されている。トランジス
タ８１５のゲート電極は、電位Ｖｅｘｔ＿ｃの与えられているノードに接続されている。
【０２３０】
そして、測定系８０１は、トランジスタ８１４の第２端子と、トランジスタ８１５の第
１端子が接続されているノードの電位を、出力信号の電位Ｖｏｕｔとして出力する。
【０２３１】
そして、本実施の形態では、トランジスタ８１１として、酸化物半導体を活性層に含み
、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝１０μｍ、チ
ャネル幅Ｗ＝１０μｍであるトランジスタを用いた。
【０２３２】
なお、チャネル形成領域とは、半導体膜のうち、ソース電極とドレイン電極の間におい
て、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。
【０２３３】
また、トランジスタ８１４及びトランジスタ８１５として、酸化物半導体を活性層に含
み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝３μｍ、チ
ャネル幅Ｗ＝１００μｍであるトランジスタを用いた。
【０２３４】
また、トランジスタ８１２として、酸化物半導体を活性層に含み、活性層の上部にソー
ス電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なる
オーバーラップ領域を設けず、幅１μｍのオフセット領域を有するボトムゲート構造のト
ランジスタを用いた。オフセット領域を設けることにより、寄生容量を低減することがで
きる。さらに、トランジスタ８１２として、活性層に含まれるチャネル形成領域が、下記
の表１の条件１から条件６に示すような、異なるサイズを有するトランジスタを用いた。
【０２３５】
【表１】
2015062316.tif 000003
【０２３６】
なお、電荷注入用のトランジスタ８１１を測定系８０１に設けない場合には、容量素子
８１３への電荷注入の際に、リーク電流評価用のトランジスタ８１２を一度オンにする必
要がある。この場合、リーク電流評価用のトランジスタ８１２が、オンからオフの定常状
態となるまでに時間を要するような素子だと、測定に時間を要する。図１３に示すように
、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２とを別々
に測定系８０１に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ
８１２を常にオフに保つことができる。よって、測定に要する時間を短縮化することがで
きる。
【０２３７】
また、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２と
を測定系８０１に別々に設けることにより、それぞれのトランジスタを適切なサイズとす
ることができる。また、リーク電流評価用のトランジスタ８１２のチャネル幅Ｗを、電荷
注入用のトランジスタ８１１のチャネル幅Ｗよりも大きくすることにより、リーク電流評
価用のトランジスタ８１２のリーク電流以外の、特性評価用回路内のリーク電流成分を相
対的に小さくすることができる。その結果、リーク電流評価用のトランジスタ８１２のリ
ーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価
用のトランジスタ８１２を一度オンとする必要がないため、チャネル形成領域の電荷の一
部がノードＡに流れ込むことによるノードＡの電位変動の影響もない。
【０２３８】
一方、電荷注入用のトランジスタ８１１のチャネル幅Ｗを、リーク電流評価用のトラン
ジスタ８１２のチャネル幅Ｗよりも小さくすることにより、電荷注入用のトランジスタ８
１１のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル
形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響も小さ
い。
【０２３９】
また、図１３に示すように、複数の測定系８０１を並列に接続させた構造にすることに
より、より正確に特性評価用回路のリーク電流を算出することができる。
【０２４０】
次に、図１３に示す特性評価用回路を用いた、トランジスタのオフ電流の具体的な算出
方法について説明する。
【０２４１】
まず、図１３に示す特性評価用回路のリーク電流測定方法について、図１４を用いて説
明する。図１４は、図１３に示す特性評価用回路を用いたリーク電流測定方法を説明する
ためのタイミングチャートである。
【０２４２】
図１３に示す特性評価用回路を用いたリーク電流測定方法は、書き込み期間及び保持期
間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込
み期間及び保持期間の両期間において、電位Ｖ２及び電位Ｖ４を０Ｖ、電位Ｖ３を５Ｖ、
電位Ｖｅｘｔ＿ｃを０．５Ｖとする。
【０２４３】
まず、書き込み期間において、電位Ｖｅｘｔ＿ｂを、トランジスタ８１２がオフとなる
ような高さの電位ＶＬ（−３Ｖ）に設定する。また、電位Ｖ１を書き込み電位Ｖｗに設定
した後、電位Ｖｅｘｔ＿ａを、一定期間トランジスタ８１１がオンとなるような高さの電
位ＶＨ（５Ｖ）に設定する。上記構成により、ノードＡに電荷が蓄積され、ノードＡの電
位は、書き込み電位Ｖｗと同等の値になる。次いで、電位Ｖｅｘｔ＿ａを、トランジスタ
８１１がオフとなるような高さの電位ＶＬに設定する。その後、電位Ｖ１を電位ＶＳＳ（
０Ｖ）に設定する。
【０２４４】
次に、保持期間において、ノードＡが保持する電荷量の変化に起因して生じるノードＡ
の電位の変化量の測定を行う。電位の変化量から、トランジスタ８１２のソース電極とド
レイン電極との間を流れる電流値を算出することができる。以上により、ノードＡの電荷
の蓄積とノードＡの電位の変化量の測定とを行うことができる。
【０２４５】
ノードＡの電荷の蓄積及びノードＡの電位の変化量の測定（蓄積及び測定動作ともいう
）は、繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行った。第１の蓄
積及び測定動作では、書き込み期間に書き込み電位Ｖｗとして５Ｖの電位を入力し、保持
期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の
蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを３．５Ｖとし、保持期間に５
０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動
作では、書き込み期間に書き込み電位Ｖｗを４．５Ｖとし、保持期間に１０時間の保持を
行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態におけ
る値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのう
ち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことがで
きる。その結果、より高い精度でリーク電流を測定することができる。
【０２４６】
一般に、ノードＡの電位ＶＡは、出力信号の電位Ｖｏｕｔの関数として次式のように表
すことができる。
【０２４７】
【数１】
2015062316.tif 000004
【０２４８】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、
定数（ｃｏｎｓｔ）を用いて、次式のように表される。ノードＡに接続される容量ＣＡは
、容量素子８１３の容量値と、容量素子８１３以外の容量が有する容量値の和である。
【０２４９】
【数２】
2015062316.tif 000005
【０２５０】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）
の時間微分であるから、ノードＡの電流ＩＡは次式のように表現される。
【０２５１】
【数３】
2015062316.tif 000006
【０２５２】
例えば、Δｔを約５４０００ｓｅｃとする。ノードＡに接続される容量ＣＡと、出力信
号の電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができるため、特性評価用回路
のリーク電流を求めることができる。
【０２５３】
次に、上記特性評価用回路を用いた測定方法による出力信号の電位Ｖｏｕｔの測定結果
及び該測定結果より算出した特性評価用回路のリーク電流の値を示す。
【０２５４】
図１５に、一例として、条件１、条件２及び条件３における上記測定（第１の蓄積及び
測定動作）に係る経過時間Ｔｉｍｅと、出力信号の電位Ｖｏｕｔとの関係を示す。図１６
に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係
を示す。測定開始後から出力信号の電位Ｖｏｕｔが変動しており、定常状態に到るために
は１０時間以上必要であることがわかる。
【０２５５】
また、図１７に、上記測定により見積もられた条件１乃至条件６におけるノードＡの電
位とリーク電流の関係を示す。図１７では、例えば条件４において、ノードＡの電位が３
．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２
のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみな
すことができる。
【０２５６】
以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を
含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該ト
ランジスタのオフ電流が十分に小さいことがわかる。
【０２５７】
このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用のスター
トアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリー
クによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。
【０２５８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
【実施例１】
【０２５９】
本実施例では、従来のスタートアップ回路、又は本発明に係るスタートアップ回路を接
続した基準電圧生成回路において、電源投入時からの出力電圧が安定するまでのスタート
アップ時間を計算し、これらを比較した結果について説明する。
【０２６０】
図１１（Ａ）は、本実施例で計算を行った、従来構成のスタートアップ回路７０１を接
続した、β乗数自己バイアス型の基準電圧生成回路の回路図である。スタートアップ回路
７０１は、本明細書中で説明した図８のスタートアップ回路５０１と同様の構成であるた
め、説明は省略する。
【０２６１】
また、基準電圧生成回路７０２は、実施の形態４で説明した、基準電圧生成回路３０２
と同じ構成であるため説明を省略する。なお、本実施例では、出力の負荷として１０ｐＦ
の負荷容量７３１を接続した構成とした。
【０２６２】
図１１（Ｂ）は、本実施例で計算を行った、本発明に係るスタートアップ回路７５１を
接続した場合の回路図である。スタートアップ回路７５１が有する２つのトランジスタ（
トランジスタ７４１ａ、及びトランジスタ７４１ｂ）は、それぞれソース又はドレインの
一方が容量素子（容量素子７４３ａ、又は容量素子７４３ｂ）と接続され、各トランジス
タと容量の間のノードに、任意の電圧を保持することができる構成とした。また、２つの
トランジスタのゲートは電源入力部ＶＤＤと接続しており、電源電圧によってオン状態と
オフ状態とが切り替わる構成とした。なお、本実施例では、スタートアップ回路７５１内
の２つの容量素子の容量の値を、それぞれ２００ｐＦとして計算を行った。
【０２６３】
また、図１１（Ａ）、及び図１１（Ｂ）における基準電圧生成回路７０２は全く同じ構
成のものを使用した。
【０２６４】
また、本実施例ではｎチャネル型のトランジスタのしきい値電圧を０．３５Ｖ、ｐチャ
ネル型のトランジスタのしきい値電圧を−０．３５Ｖとして計算を行った。
【０２６５】
次に、計算とその結果について説明する。
【０２６６】
図１１（Ａ）、及び図１１（Ｂ）に示す回路を用いて、電源入力部ＶＤＤに電源電圧を
印加した時点から、基準電圧生成回路７０２の出力部ＯＵＴの電圧が安定するまでの時間
を計算した。
【０２６７】
電源入力部ＶＤＤに印加する電源電圧は１．７Ｖとして、時刻５μｓの時点で印加し、
当該電源電圧印加前後の出力部ＯＵＴの電圧を計算した。
【０２６８】
なお、図１１（Ｂ）において、電源電圧が印加される時刻５μｓよりも前の時点では、
トランジスタ７４１ａ、及びトランジスタ７４１ｂに接続されるそれぞれの記憶ノードに
は、それぞれの入力ノードの安定平衡状態における電圧があらかじめ保持された状態とし
て計算を行った。具体的には、トランジスタ７４１ａに接続される記憶ノードには１．２
９Ｖ、トランジスタ７４１ｂに接続される記憶ノードには、０．３７Ｖがあらかじめ保持
された状態とした。
【０２６９】
図１２に計算結果を示す。明瞭化のため、出力部ＯＵＴの各時刻における電圧を、安定
平衡状態における電圧Ｖｒｅｆで割った値を用いて説明する。なお、図１２において、横
軸は時間、縦軸は出力部ＯＵＴの電圧をＶｒｅｆで割った値を示している。また図中の実
線で示した曲線７６２は、図１１（Ｂ）に示す本発明の構成を用いた場合の計算結果であ
り、破線で示した曲線７６１は、図１１（Ａ）で示した従来構成を用いた場合の計算結果
である。
【０２７０】
従来構成での計算結果である曲線７６１は、電源が投入された時刻５μｓから徐々に電
圧が上昇し、その後安定平衡状態の電圧Ｖｒｅｆの１２０％程度までの、電圧の跳ね上が
りが観測された。その後、徐々に安定平衡状態での電圧Ｖｒｅｆに収束し、電源投入時点
から約１５μｓ後の時刻２０μｓの時点でほぼ安定平衡状態に達した。
【０２７１】
一方、本発明の構成での計算結果である曲線７６２は、電源が投入された時刻５μｓか
ら瞬時に安定平衡状態での電圧Ｖｒｅｆまで上昇し、跳ね上がりなどは見られていない。
電源投入時点から、安定平衡状態に達するまでの時間は１μｓ未満であり、従来構成の結
果に比べて、１５分の１程度まで短縮できている。
【０２７２】
以上のように、図１１（Ｂ）に示すように、トランジスタと容量素子の間の記憶ノード
に電圧を保持するような構成としたスタートアップ回路は、基準電圧生成回路が安定平衡
状態に達するまでのスタートアップ時間を、従来のスタートアップ回路を用いた場合に比
べて大幅に短縮することができることが確認できた。
【符号の説明】
【０２７３】
１０１  スタートアップ回路
１０２  基準電圧生成回路
１０３  負荷回路
１１１  トランジスタ
１１３  容量素子
１１５  制御回路
２０１  スタートアップ回路
２０２  基準電圧生成回路
２０３  負荷回路
２１１  トランジスタ
２１３  容量素子
２１５  制御回路
３０１  スタートアップ回路
３０２  基準電圧生成回路
３１１ａ  トランジスタ
３１１ｂ  トランジスタ
３１３ａ  容量素子
３１３ｂ  容量素子
３１５  制御回路
３２１  トランジスタ
３２２  トランジスタ
３２３  トランジスタ
３２４  トランジスタ
３２５  抵抗素子
３３１  負荷容量
３５１  スタートアップ回路
３６５  制御回路
３６７  トランジスタ
４０１  スタートアップ回路
４０２  基準電圧生成回路
４１１  トランジスタ
４１３  容量素子
４１５  制御回路
４２１  抵抗素子
４２２  抵抗素子
４２３  抵抗素子
４２４  ダイオード
４２５  ダイオード
４２６  オペアンプ
４３１  負荷容量
５０１  スタートアップ回路
５０２  基準電圧生成回路
５１１  トランジスタ
５１２  トランジスタ
５１３  トランジスタ
５２１  トランジスタ
５２２  トランジスタ
５２３  トランジスタ
５２４  トランジスタ
５２５  抵抗素子
５３１  負荷容量
６０１  ゲート電極層
６０２  ゲート絶縁層
６０３  酸化物半導体膜
６０４  酸化物半導体層
６０５ａ  ソース電極層
６０５ｂ  ドレイン電極層
６０７  絶縁層
６０９  保護絶縁層
６１０  トランジスタ
６２０  トランジスタ
６２７  チャネル保護層
６３０  トランジスタ
６３６ａ  ソース配線層
６３６ｂ  ドレイン配線層
６３７  下地絶縁層
６４０  トランジスタ
６５０  トランジスタ
７０１  スタートアップ回路
７０２  基準電圧生成回路
７１１  トランジスタ
７１２  トランジスタ
７１３  トランジスタ
７２１  トランジスタ
７２２  トランジスタ
７２３  トランジスタ
７２４  トランジスタ
７２５  抵抗素子
７３１  負荷容量
７４１ａ  トランジスタ
７４１ｂ  トランジスタ
７４３ａ  容量素子
７４３ｂ  容量素子
７５１  スタートアップ回路
７６１  曲線
７６２  曲線
８０１  測定系
８１１  トランジスタ
８１２  トランジスタ
８１３  容量素子
８１４  トランジスタ
８１５  トランジスタ
【図１】
2015062316.tif 000007
【図２】
2015062316.tif 000008
【図３】
2015062316.tif 000009
【図４】
2015062316.tif 000010
【図５】
2015062316.tif 000011
【図６】
2015062316.tif 000012
【図７】
2015062316.tif 000013
【図８】
2015062316.tif 000014
【図９】
2015062316.tif 000015
【図１０】
2015062316.tif 000016
【図１１】
2015062316.tif 000017
【図１２】
2015062316.tif 000018
【図１３】
2015062316.tif 000019
【図１４】
2015062316.tif 000020
【図１５】
2015062316.tif 000021
【図１６】
2015062316.tif 000022
【図１７】
2015062316.tif 000023