(57)【要約】【課題】インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値を得る。【解決手段】２つのインダクタＬ１，Ｌ２のうち、インダクタＬ１については第１の方向を巻軸として巻線を形成し、インダクタＬ２については第１の方向とは直交する第２の方向を巻軸として巻線を形成する。また、インダクタＬ２の一部または全部をインダクタＬ１の形成されている領域内に配置する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板のうち絶縁層を介して積層された複数の金属配線層を用いて、３次元で螺旋状に形成された巻線からなる第１および第２のインダクタを備え、
前記第１のインダクタは、第１の方向を巻軸として形成されており、
前記第２のインダクタは、前記第１の方向と直交する第２の方向を巻軸として形成されている
ことを特徴とする直交型ソレノイドインダクタ。
【請求項２】
請求項１に記載の直交型ソレノイドインダクタにおいて、
前記第２のインダクタは、自己の一部または全部が前記第１のインダクタの形成されている領域内に配置されていることを特徴とする直交型ソレノイドインダクタ。
【請求項３】
請求項１に記載の直交型ソレノイドインダクタにおいて、
前記第２のインダクタは、自己の巻線が前記第１のインダクタの一部巻線の周囲を周回するよう形成されていることを特徴とする直交型ソレノイドインダクタ。
【請求項４】
請求項１または請求項２に記載の直交型ソレノイドインダクタにおいて、
前記第１のインダクタは、前記半導体基板の基板平面と垂直な方向からなる前記第１の方向を巻軸とし、
前記第２のインダクタは、前記基板平面と平行する方向からなる前記第２の方向を巻軸とする
ことを特徴とする直交型ソレノイドインダクタ。
【請求項５】
請求項１または請求項２に記載の直交型ソレノイドインダクタにおいて、
前記第１のインダクタは、前記半導体基板の基板平面と平行する方向からなる前記第１の方向を巻軸とし、
前記第２のインダクタは、前記基板平面と平行しかつ前記第１の方向と直交する方向からなる前記第２の方向を巻軸とする
ことを特徴とする直交型ソレノイドインダクタ。
【請求項６】
請求項１〜請求項５に記載の直交型ソレノイドインダクタにおいて、
前記第２のインダクタは、前記第１のインダクタと電気的に直列接続されていることを特徴とする直交型ソレノイドインダクタ。
【請求項７】
請求項１〜請求項５に記載の直交型ソレノイドインダクタにおいて、
前記金属配線層を用いて、３次元で螺旋状に形成された巻線からなり、前記第１の方向または前記第２の方向と直交する第３の方向を巻軸として形成された第３のインダクタをさらに備え、
前記第３のインダクタは、自己の一部または全部が前記第１のインダクタの形成されている領域内に配置されている
ことを特徴とする直交型ソレノイドインダクタ。
【請求項８】
請求項７に記載の直交型ソレノイドインダクタにおいて、
前記第３のインダクタは、前記第１および第２のインダクタと電気的に直列接続されていることを特徴とする直交型ソレノイドインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンなどの半導体基板上に形成するオンチップインダクタにおいて、複数のインダクタを高密度に集積する、あるいは小型に高インダクタンス値を実現する技術に関する。
【背景技術】
【０００２】
従来、小型かつ高インダクタンス値なオンチップインダクタを実現する技術として、半導体基板に設けられている複数の金属配線層を用いた３次元のソレノイドインダクタ構造が提案されている（例えば、非特許文献１など参照）。
図１０は、従来のソレノイドインダクタの構成を示す外観図である。このソレノイドインダクタは、複数の配線層上に巻かれたプレーナ型インダクタを直列に接続することで、多巻のインダクタをオンチップに形成し、小型かつ高インダクタンス値を持つインダクタが形成可能となる。
【０００３】
また、複数のインダクタを小型集積する技術として、一方のインダクタの内側に別のインダクタを巻く技術が提案されている（例えば、非特許文献２など参照）。図１１は、従来のインダクタの小型集積化技術を示す説明図である。図１１（ａ）の例では、インダクタＬ２の内側にインダクタＬ１が形成され、さらにその内側にインダクタＬ３が形成されている。これにより、これら３つのインダクタＬ１，Ｌ２，Ｌ３を同一領域に形成することが可能となる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Akira Tanabe et al., ”A Low-Power, Small Area Quadrature LC-VCO using miniature 3D Solenoid shaped Inductor”, IEEE RFIC 2009 pp.263 - 266
【非特許文献２】Akira Tsuchiya et al., ”Bandwidth Enhancement for High Speed Amplifier utilizing Mutually Coupled On-Chip Inductors”, IEEE ISOCC 2011 pp.36 - 39
【非特許文献３】S. Galal et al., ”40Gb/s Amplifier and ESD Protection Circuit in 0.18um CMOS Technology”, IEEE ISSCC 2004 vol.1 pp.480-541
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、高インダクタンス値のインダクタを実現するためには、インダクタの巻数を増やす、あるいはインダクタの径を大きくする必要がある。しかしながら、オンチップのソレノイドインダクタでは、半導体プロセスによる配線層数の制限や、許容電流値による配線幅の制限を受けるため、小型かつ多巻のインダクタを形成することは難しい。
【０００６】
複数のインダクタを高密度に集積する場合、前述の図１０−図１１に示した従来技術のように、複数のインダクタを同領域上に配置するが考えられる。しかし、これら従来技術は、それぞれのインダクタの巻軸方向が平行する平行型ソレノイドインダクタ構造をなしている。このため、例えば図１１（ｂ）の等価回路に示されているように、インダクタ間に大きな誘導結合を生じ、利用可能なケースが極めて制限されることになる。したがって、これら従来技術によれば、小型で高インダクタンス値を有する汎用的なインダクタの実現が困難であり、特に複数のインダクタの小型集積が困難という課題があった。
【０００７】
また、半導体基板上の集積回路において、広帯域アンプを形成するための手法として数多くのインダクタを用いたピーキング技術などが提案されているが（例えば、非特許文献３など参照）、インダクタ間の誘導結合を低減するためには、距離を離して配置する必要があるため、チップサイズが特に大きくなるという課題があった。
【０００８】
本発明はこのような課題を解決するためのものであり、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値が得られるソレノイドインダクタを提供することを目的としている。
【課題を解決するための手段】
【０００９】
このような目的を達成するために、本発明にかかる直交型ソレノイドインダクタは、半導体基板のうち絶縁層を介して積層された複数の金属配線層を用いて、３次元で螺旋状に形成された巻線からなる第１および第２のインダクタを備え、前記第１のインダクタは、第１の方向を巻軸として形成されており、前記第２のインダクタは、前記第１の方向と直交する第２の方向を巻軸として形成されているものである。
【００１０】
また、本発明にかかる上記直交型ソレノイドインダクタの一構成例は、前記第２のインダクタが、自己の一部または全部が前記第１のインダクタの形成されている領域内に配置されているものである。
【００１１】
また、本発明にかかる上記直交型ソレノイドインダクタの一構成例は、前記第２のインダクタが、自己の巻線が前記第１のインダクタの一部巻線の周囲を周回するよう形成されているものである。
【００１２】
また、本発明にかかる上記直交型ソレノイドインダクタの一構成例は、前記第１のインダクタが、前記半導体基板の基板平面と垂直な方向からなる前記第１の方向を巻軸とし、前記第２のインダクタは、前記基板平面と平行する方向からなる前記第２の方向を巻軸とするものである。
【００１３】
また、本発明にかかる上記直交型ソレノイドインダクタの一構成例は、前記第１のインダクタが、前記半導体基板の基板平面と平行する方向からなる前記第１の方向を巻軸とし、前記第２のインダクタは、前記基板平面と平行しかつ前記第１の方向と直交する方向からなる前記第２の方向を巻軸とするものである。
【００１４】
また、本発明にかかる上記直交型ソレノイドインダクタの一構成例は、前記第２のインダクタが、前記第１のインダクタと電気的に直列接続されているものである。
【００１５】
また、本発明にかかる上記直交型ソレノイドインダクタの一構成例は、前記金属配線層を用いて、３次元で螺旋状に形成された巻線からなり、前記第１の方向または前記第２の方向と直交する第３の方向を巻軸として形成された第３のインダクタをさらに備え、前記第３のインダクタは、自己の一部または全部が前記第１のインダクタの形成されている領域内に配置されているものである。
【００１６】
また、本発明にかかる上記直交型ソレノイドインダクタの一構成例は、前記第３のインダクタが、前記第１および第２のインダクタと電気的に直列接続されているものである。
【発明の効果】
【００１７】
本発明によれば、２つのインダクタが、それぞれの巻軸方向を直交させて配置されるため、従来のように同一軸方向に巻線が形成された複数のインダクタを同一領域に配置するよりも、誘導結合を抑えることができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値を得ることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態にかかる直交ソレノイドインダクタの構成を示す説明図である。
【図２】第１の実施の形態にかかる直交型ソレノイドインダクタに関する誘導結合係ｋの周波数特性を示すグラフである。
【図３】シミュレーションで用いたソレノイドインダクタの等価回路である。
【図４】シミュレーションで用いた第１の実施の形態にかかる直交型ソレノイドインダクタの構成を示す説明図である。
【図５】シミュレーションで用いた従来技術にかかる平行型ソレノイドインダクタの構成を示す説明図である。
【図６】第２の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【図７】第３の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【図８】第４の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【図９】第５の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【図１０】従来のソレノイドインダクタの構成を示す外観図である。
【図１１】従来のインダクタの小型集積化技術を示す説明図である。
【発明を実施するための形態】
【００１９】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる直交型ソレノイドインダクタ１０について説明する。図１は、第１の実施の形態にかかる直交ソレノイドインダクタの構成を示す説明図である。なお、以下では、直交型ソレノイドインダクタ１０が形成される半導体基板の積層方向をＺ方向とし、基板平面に沿った方向であって互いに直交する２つの方向をＸ方向およびＹ方向とする。
【００２０】
この直交型ソレノイドインダクタ１０は、半導体基板１のうち絶縁層を介して積層された複数の金属配線層を用いて、３次元で螺旋状に形成された巻線からなる２つのインダクタＬ１，Ｌ２を備えるオンチップのソレノイドインダクタである。
【００２１】
このような、複数のインダクタを備える直交型ソレノイドインダクタ１０では、インダクタ同士の巻線間で磁界が干渉して誘導結合が生じ、これがクロストークの原因となる。ここで、交差する巻線間における磁界の干渉程度は、巻線間の距離よりも巻線間の交差角度に大きく左右され、その際、互いに直交する巻線間では、磁界の干渉が極めて小さくなる。本実施の形態は、このような交差する巻線間の交差角度と磁界の干渉程度との関係に着目し、２つのインダクタＬ１，Ｌ２を、それぞれの巻軸方向を直交させて配置するようにしたものである。
【００２２】
具体的には、これらインダクタＬ１，Ｌ２のうち、インダクタＬ１（第１のインダクタ）についてはＺ方向（第１の方向）を巻軸として巻線を形成し、インダクタＬ２（第２のインダクタ）についてはＺ方向とは直交するＹ方向（第２の方向）を巻軸として巻線を形成したものである。また、インダクタＬ２の一部または全部をインダクタＬ１の形成されている領域内に配置したものである。具体的には、図１に示すように、インダクタＬ１の巻線内側に、インダクタＬ２を配置したものである。これにより、従来のように同一軸方向に巻線が形成された複数のインダクタを同一領域に配置するよりも、誘導結合を抑えることができる。
【００２３】
図２は、第１の実施の形態にかかる直交型ソレノイドインダクタに関する誘導結合係数ｋの周波数特性を示すグラフである。図３は、シミュレーションで用いたソレノイドインダクタの等価回路である。図４は、シミュレーションで用いた第１の実施の形態にかかる直交型ソレノイドインダクタの構成を示す説明図である。図５は、シミュレーションで用いた従来技術にかかる平行型ソレノイドインダクタの構成を示す説明図である。
【００２４】
ここでは、信号周波数が２０ＧＨｚ以下の周波数範囲について、３次元電磁界解析ツールを用いたシミュレーションで得られた、本実施の形態にかかる直交型ソレノイドインダクタ１０の周波数特性（Hyb）と従来技術にかかる平行型ソレノイドインダクタ（図１０）の周波数特性（Cx）とが比較されている。
【００２５】
シミュレーションで用いた本実施の形態にかかる直交型ソレノイドインダクタ１０は、図４に示すように、基板平面と垂直なＺ方向を巻軸方向として形成した垂直ソレノイドインダクタＬ１と、基板平面と平行なＹ方向を巻軸方向として形成した水平ソレノイドインダクタとを、同一領域にＺ方向に重ねて配置したものである。この構造によれば、インダクタＬ１、Ｌ２の巻軸方向が互いに直交しているため、同一領域に２つのインダクタＬ１，Ｌ２を配置しても誘導結合が生じにくい。したがって、磁界的に独立した２つのインダクタＬ１，Ｌ２を小型に集積することが可能となる。なお、インダクタＬ２の巻軸方向がＸ方向であり、図１のインダクタＬ２のＹ方向とは異なるものの、電磁気特性上、これら巻軸方向の違いによる影響はない。
【００２６】
一方、シミュレーションで用いた従来技術にかかる平行型ソレノイドインダクタは、図５に示すように、基板平面と垂直なＺ方向を巻軸方向として形成した垂直ソレノイドインダクタＬ１の内側に、基板平面と垂直なＺ方向を巻軸方向として形成した、Ｌ１よりインダクタ径の小さい垂直ソレノイドインダクタＬ２を配置したものである。この構造によれば、インダクタＬ１，Ｌ２の巻軸方向が互いに平行しているため、同一領域に２つのインダクタＬ１，Ｌ２を配置した場合には誘導結合が生じやすい。したがって、磁界的に独立した２つのインダクタＬ１，Ｌ２を小型に集積することが難しい。
【００２７】
図４および図５に示すように、いずれも２つのインダクタＬ１，Ｌ２のインダクタ径が異なるため、それぞれ個別の誘導結合係数ｋ１，ｋ２を有することになる。
図２に示したように、従来技術を用いた場合、誘導結合係数ｋ≒０．４８〜０．６２程度と大きな値であるのに対し、本実施の形態を用いた場合、ｋ≒０．０２〜０．０３程度と２０分の１程度小さい値となる。したがって、本実施の形態を用いることで、誘導結合が非常に小さな２つのインダクタを同一領域に配置可能であることが分かる。
【００２８】
［第１の実施の形態の効果］
このように、本実施の形態は、２つのインダクタＬ１，Ｌ２のうち、インダクタＬ１については第１の方向を巻軸として巻線を形成し、インダクタＬ２については第１の方向とは直交する第２の方向を巻軸として巻線を形成したものである。また、インダクタＬ２の一部または全部をインダクタＬ１の形成されている領域内に配置したものである。
【００２９】
より具体的には、インダクタＬ１は、半導体基板１の基板平面と垂直な方向からなるＺ方向を巻軸とし、インダクタＬ２は、基板平面と平行する方向からなるＹ方向を巻軸としたものである。
これにより、従来のように同一軸方向に巻線が形成された複数のインダクタを同一領域に配置するよりも、誘導結合を抑えることができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値が得られるソレノイドインダクタを提供することが可能となる。
【００３０】
また、本実施の形態において、非特許文献３に記載されるような数多くのインダクタを用いた集積回路に用いることができ、２つのインダクタを同領域に集積でき、サイズが約１／２まで低減できる。
【００３１】
また、オンチップインダクタでは一般的にメタル層が階層構造となっており、自由な巻軸方向のインダクタを形成することはできない。本実施の形態によれば、半導体基板の基板平面と垂直なＹ方向を巻軸とするインダクタＬ１と、基板平面に平行なＹ方向に巻かれたインダクタＬ２を用いるようにしたことで、オンチップインダクタにおいて、同一領域に配置しても誘導結合を低減しながら複数のインダクタを集積することが可能となる。
【００３２】
また、本実施の形態では、図１に示したように、Ｚ方向に約３．７５回巻きされたスクエア型インダクタＬ１と、Ｙ方向に約２．７５回巻きされたスクエア型インダクタＬ２を用いた直交型ソレノイドインダクタ例を示したが、２つのインダクタの軸方向が直交していれば良く、図４に示すようなＹ軸方向インダクタとＸ軸方向インダクタの組み合わせでも同様の効果を得ることは可能である。また、各インダクタの巻き数や形状について、これに限るものではない。
【００３３】
また、本実施の形態において、２つのインダクタＬ１，Ｌ２を電気的に直列接続してもよい。これにより、従来１つのインダクタを形成するための占有面積で、およそＬ１＋Ｌ２の高いインダクタンス値を持つインダクタを実現することができ、１つのインダクタを小型かつ高インダクタンス値に実現することも可能となる。
【００３４】
［第２の実施の形態］
次に、図６を参照して、本発明の第２の実施の形態にかかる直交型ソレノイドインダクタ１０について説明する。図６は、第２の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【００３５】
第１の実施の形態では、インダクタＬ１の巻軸方向をＺ方向とし、インダクタＬ２の巻軸方向をＹ方向とした場合を例として説明したが、直行する２つの巻軸については、これらに限定されるものではなく、半導体基板の基板平面と平行しかつ互いに直交する方向であってもよい。
【００３６】
すなわち、本実施の形態は、インダクタＬ１を、半導体基板の基板平面と平行する方向からなるＸ方向を巻軸とし、インダクタＬ２は、基板平面と平行しかつＸ方向と直交する方向からなるＹ方向を巻軸としたものである。また、インダクタＬ２の一部または全部をインダクタＬ１の形成されている領域内に配置したものである。具体的には、図６に示すように、インダクタＬ１の巻線内側に、インダクタＬ２を配置したものである。
【００３７】
これにより、第１の実施の形態と同様、従来のように同一軸方向に巻線が形成された複数のインダクタを同一領域に配置するよりも、誘導結合を抑えることができる。したがって、占有面積を増やすことなく、より高いインダクタンス値が得られるソレノイドインダクタを提供することが可能となる。
【００３８】
［第３の実施の形態］
次に、図７を参照して、本発明の第３の実施の形態にかかる直交型ソレノイドインダクタ１０について説明する。図７は、第３の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【００３９】
第１および第２の実施の形態では、インダクタＬ１の巻線内側にインダクタＬ２を配置した場合について説明した。本実施の形態では、インダクタＬ２の巻線がインダクタＬ１の一部巻線の周囲を周回するよう形成した場合について説明する。
【００４０】
すなわち、本実施の形態において、インダクタＬ１（第１のインダクタ）についてはＺ方向（第１の方向）を巻軸として巻線を形成し、インダクタＬ２（第２のインダクタ）についてはＺ方向とは直交するＹ方向（第２の方向）を巻軸として巻線を形成したものである。これに加えて、インダクタＬ２の巻線がインダクタＬ１の一部巻線の周囲を周回するよう形成したものである。
【００４１】
これにより、インダクタＬ１の巻線内側にインダクタＬ２を配置する場合と比較して、インダクタＬ１のインダクタ径に、インダクタＬ２のインダクタ径が制約を受けなくなる。また、インダクタＬ１，Ｌ２の巻線間の距離を確保しやすくなるため、インダクタＬ１，Ｌ２間の容量性結合を低減することもできる。このため、インダクタＬ２のサイズを自由に設計することができ、与えられた条件に応じた性能を有する直交型ソレノイドインダクタ１０をより柔軟に作製することが可能となる。
【００４２】
［第４の実施の形態］
次に、図８を参照して、本発明の第４の実施の形態にかかる直交型ソレノイドインダクタ１０について説明する。図８は、第４の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【００４３】
第１〜第３の実施の形態では、２つのインダクタＬ１，Ｌ２を用いた場合を例として説明したが、インダクタの数についてはこれに限定されるものではない。本実施の形態では、第３の実施の形態をベースとして、３つのインダクタＬ１，Ｌ２，Ｌ３を用いた場合を例として説明する。
【００４４】
すなわち、本実施の形態は、インダクタＬ１（第１のインダクタ）についてはＺ方向（第１の方向）を巻軸として巻線を形成し、インダクタＬ２（第２のインダクタ）についてはＺ方向とは直交するＹ方向（第２の方向）を巻軸として巻線を形成し、インダクタＬ３（第３のインダクタ）についてはＺ方向とは直交するＹ方向（第２の方向）を巻軸として巻線を形成したものである。
【００４５】
また、インダクタＬ３の一部または全部をインダクタＬ１の形成されている領域内に配置したものである。具体的には、インダクタＬ２と同様、インダクタＬ３の巻線がインダクタＬ１の一部巻線の周囲を周回するよう形成したものである。
これにより、３つ以上のインダクタを用いて直交型ソレノイドインダクタ１０を構成することができ、オンチップインダクタの小型化や集積化を実現することが可能となる。
【００４６】
この際、図８の構成例では、インダクタＬ２，Ｌ３は、巻軸方向が平行しているが、これら巻軸方向については、直交するよう配置してもよい。また、インダクタＬ２，Ｌ３は、図８に示すように、インダクタＬ１を挟んで対向する位置に配置すれば、両者間に距離を設けることができ、インダクタＬ２，Ｌ３間での誘導結合を抑制することができる。
【００４７】
［第５の実施の形態］
次に、図９を参照して、本発明の第５の実施の形態にかかる直交型ソレノイドインダクタ１０について説明する。図９は、第５の実施の形態にかかる直交型ソレノイドインダクタを示す構成を示す説明図である。
【００４８】
本実施の形態は、第１の実施の形態をベースとして、図９に示すように、３つのインダクタＬ１，Ｌ２，Ｌ３を同一領域に配置した場合について説明する。
【００４９】
すなわち、本実施の形態は、インダクタＬ１（第１のインダクタ）についてはＺ方向（第１の方向）を巻軸として巻線を形成し、インダクタＬ２（第２のインダクタ）についてはＺ方向とは直交するＹ方向（第２の方向）を巻軸として巻線を形成し、インダクタＬ３（第３のインダクタ）についてはＺ方向およびＹ方向と直交するＸ方向（第３の方向）を巻軸として巻線を形成したものである。
そして、図９に示すように、インダクタＬ３の巻線内側にインダクタＬ１を配置し、インダクタＬ１の巻線内側にインダクタＬ２を配置したものである。
【００５０】
これにより、互いに直交する巻軸を有する３つのインダクタＬ１，Ｌ２，Ｌ３が、半導体基板１のうちの同一領域に配置することができる。したがって、さらに多数のインダクタを、誘導結合を抑制しつつ小型に集積することが可能となる。
【００５１】
また、これら３つのインダクタＬ１，Ｌ２，Ｌ３を電気的に直列接続することで、従来の１つのインダクタンス値を形成するための占有面積で、およそＬ１＋Ｌ２＋Ｌ３の高いインダクタンス値を持つインダクタを実現することができ、１つのインダクタを小型かつ高インダクタンス値に実現することも可能となる。
【００５２】
なお、図９では、Ｘ軸方向に約２回巻きされたスクエア型インダクタＬ１とＺ軸方向に約３．７５回巻きされたスクエア型インダクタＬ２とＹ軸方向に約２．７５回巻されたスクエア型インダクタＬ３を用いた直交型ソレノイドインダクタ例を示したが、３つのインダクタの軸方向が互いに直交していれば良く、各インダクタの巻き数や形状はこれに限るものでは無い。
【００５３】
また、本実施の形態では、インダクタＬ３の巻線内側にインダクタＬ１が配置され、Ｌ２の巻線内側にインダクタＬ３が配置された構成を例として説明したが、インダクタの配置関係はこれに限るものではない。例えば、前述の図７で示した、各インダクタ同士が一部の領域のみを共有するように配置してもよい。
【００５４】
また、図９では、３つのインダクタを配置した例について示したが、前述の図８で示したように、任意のインダクタＬ３の巻線が他のインダクタの一部巻線の周囲を周回するよう形成し、必要に応じて任意のインダクタ間の距離を保って複数並べることにより、４つ以上のインダクタを配置するような構成も考え得る。
【００５５】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【符号の説明】
【００５６】
１…半導体基板、１０…直交型ソレノイドインダクタ、Ｌ１，Ｌ２，Ｌ３…インダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015207614.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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