(57)【要約】【課題】分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができ、高耐圧化と同時に、電流コラプスの発生をなくし、かつ高速動作が可能な低損失の半導体素子を提供する。【解決手段】半導体素子は分極超接合領域とｐ電極コンタクト領域とを有する。分極超接合領域は、アンドープＧａＮ層１１、厚さ２５ｎｍ以上４７ｎｍ以下、０．１７≦ｘ≦０．３５のアンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を有する。アンドープＧａＮ層１３の厚さｕ［ｎｍ］、ｐ型ＧａＮ層１４の厚さｖ［ｎｍ］、Ｍｇ濃度ｗ［ｃｍ-3］に対し、換算厚さｔＲをｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）と定義したとき、ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］が成立する。ｐ電極コンタクト領域は、ｐ型ＧａＮ層１４と接触して設けられたｐ型ＧａＮコンタクト層とこれにオーミック接触したｐ電極とを有する。【選択図】図６
2015207610.tif 000002
【特許請求の範囲】
【請求項１】
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子。
【請求項２】
前記ｐ型ＧａＮコンタクト層が前記ｐ型ＧａＮ層上にメサ型で設けられている請求項１記載の半導体素子。
【請求項３】
前記アンドープＡｌx Ｇａ1-x Ｎ層、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層に少なくとも前記アンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部に前記ｐ型ＧａＮコンタクト層が埋め込まれ、前記ｐ型ＧａＮコンタクト層と前記２次元正孔ガスとが接合している請求項１記載の半導体素子。
【請求項４】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ソース電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層上にゲート電極が設けられ、前記ｐ型ＧａＮコンタクト層上に前記ｐ電極が設けられている請求項２記載の半導体素子。
【請求項５】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ソース電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層上に前記ｐ電極を兼用するゲート電極が、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面から前記ｐ型ＧａＮコンタクト層上に延在して設けられている請求項２記載の半導体素子。
【請求項６】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ソース電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層に溝が前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面に連なって設けられ、前記ｐ電極を兼用するゲート電極が、前記溝の内部に埋め込まれ、さらに前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面から前記ｐ型ＧａＮコンタクト層上に延在している請求項２記載の半導体素子。
【請求項７】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ型ＧａＮコンタクト層上にゲート電極を兼用する前記ｐ電極が設けられている請求項２記載の半導体素子。
【請求項８】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ型ＧａＮコンタクト層上にゲート電極を兼用する前記ｐ電極が設けられている請求項３記載の半導体素子。
【請求項９】
前記半導体素子はダイオードであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、前記アノード電極は少なくとも前記アンドープＡｌx Ｇａ1-x Ｎ層に設けられた溝の内部に埋め込まれており、前記カソード電極は前記アンドープＡｌx Ｇａ1-x Ｎ層上に設けられ、前記ｐ型ＧａＮコンタクト層上に前記ｐ電極が設けられ、前記アノード電極と前記ｐ電極とは互いに電気的に接続されている請求項２記載の半導体素子。
【請求項１０】
前記半導体素子はダイオードであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にアノード電極およびカソード電極が設けられ、前記アノード電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層に溝が前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面に連なって設けられ、前記溝の内部に前記ｐ電極が埋め込まれ、さらに前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面から前記ｐ型ＧａＮコンタクト層上に延在し、前記アノード電極と電気的に接続されている請求項２記載の半導体素子。
【請求項１１】
前記半導体素子はダイオードであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、前記ｐ型ＧａＮコンタクト層に連なって少なくとも前記第２のアンドープＧａＮ層に達する深さの別の溝が設けられ、前記アノード電極は、前記別の溝の内部に埋め込まれ、さらに前記ｐ型ＧａＮコンタクト層上に延在し、前記カソード電極は前記アンドープＡｌx Ｇａ1-x Ｎ層上に設けられている請求項３記載の半導体素子。
【請求項１２】
少なくとも一つの半導体素子を有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器。
【請求項１３】
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタ。
【請求項１４】
一つまたは複数の双方向スイッチを有し、
少なくとも一つの前記双方向スイッチが、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器。
【請求項１５】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体。
【請求項１６】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体。
【請求項１７】
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子。
【請求項１８】
少なくとも一つの半導体素子を有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器。
【請求項１９】
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタ。
【請求項２０】
一つまたは複数の双方向スイッチを有し、
少なくとも一つの前記双方向スイッチが、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器。
【請求項２１】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体。
【請求項２２】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体に関し、特に、窒化ガリウム（ＧａＮ）系半導体を用いた半導体素子、この半導体素子を用いた電気機器、双方向電界効果トランジスタ、この双方向電界効果トランジスタを用いた電気機器およびこの半導体素子または双方向電界効果トランジスタを含む実装構造体に関する。
【背景技術】
【０００２】
省エネ社会実現のために電気エネルギーの重要性が増しており、２１世紀は益々電力に依存しようとしている。電気・電子機器のキーデバイスはトランジスタやダイオードなどの半導体素子である。従って、これらの半導体素子の省エネ性が非常に重要である。現在、電力変換素子はシリコン（Ｓｉ）半導体素子が担っているが、そのＳｉ半導体素子はほぼその物性限界まで性能向上が図られており、これ以上の省エネ化は難しい状況である。
【０００３】
そこで、Ｓｉに代えて、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体による電力変換素子の研究開発が精力的になされてきている。その中でも、ＧａＮは電力効率性・耐電圧性においてＳｉＣよりも格段に優れた物性値を持っているので、ＧａＮ系半導体素子の研究開発が盛んに行われている。
【０００４】
ＧａＮ系半導体素子は、電界効果トランジスタ（ＦＥＴ）型の横型、すなわち、基板に平行に走行チャネルが形成されている構成の素子が開発されている。例えば、サファイアやＳｉＣなどからなるベース基板上にアンドープＧａＮ層が厚さ数μｍ、その上にＡｌ組成が約２５％程度のＡｌＧａＮ層が厚さ２５〜３０ｎｍ程度積層され、ＡｌＧａＮ／ＧａＮヘテロ界面に生ずる２次元電子ガス（２ＤＥＧ）を利用する素子である。この素子は通常はＨＦＥＴ(hetero-junction FET) と呼ばれている。
【０００５】
さて、上記のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは電流コラプスの抑制という技術課題を抱えている。電流コラプスという現象は、数Ｖまでの低ドレイン電圧におけるドレイン電流値に対して、高電圧が印加された後におけるドレイン電流値が減少する現象であり、この現象は実回路ではスイッチングの動作電圧が高くなるとオン時のドレイン電流値が減少する現象を意味する。電流コラプスはＧａＮ系ＦＥＴに特有の現象ではなく、ＧａＮ系ＦＥＴによりソース・ドレイン間に高電圧を印加することができるようになったことにより顕著に現れるもので、本来は横型素子に一般的に発生する現象である。
【０００６】
電流コラプスの発生する原因は以下のように説明されている。ＦＥＴではゲート−ドレイン間に、ダイオードではカソード−アノード間に高電圧を印加した場合、ゲート直下またはアノード直下に高電界領域が発生するが、その高電界部分の表面または表面近傍に電子が移動し、トラップされる。電子の源としては、ゲート電極から半導体表面をドリフトするもの、チャネル電子が高電界で表面に移動するものなどがある。その電子の負電荷によって負にバイアスされるため、電子チャネルの電子濃度が減少し、チャネル抵抗が上昇する。
【０００７】
ゲートリーク由来の電子については、表面に誘電体皮膜によるパッシベーションを施すことにより電子移動が制限され、電流コラプスが抑制される。しかし、誘電体皮膜のみでは電流コラプスを十分に抑制することができない。
【０００８】
そこで、電流コラプスはゲート近傍の高電界が原因であることに着目し、電界強度、特にピーク電界を抑制する技術が開発されている。これはフィールドプレート（Field Plate,ＦＰ）技術と呼ばれ、Ｓｉ系やＧａＡｓ系のＦＥＴで既に実用化されている公知の技術である（例えば、非特許文献１参照。）。
【０００９】
図１Ａは、フィールドプレート技術を用いた従来のＡｌＧａＮ／ＧａＮ  ＨＦＥＴを示す。図１Ａに示すように、このＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいては、ベース基板１０１上にＧａＮ層１０２およびＡｌＧａＮ層１０３が順次積層され、ＡｌＧａＮ層１０３上にゲート電極１０４、ソース電極１０５およびドレイン電極１０６が形成されている。この場合、ゲート電極１０４の上部およびソース電極１０５の上部がドレイン電極１０６側に帽子の鍔のように延びており、フィールドプレートを形成している。これらのゲート電極１０４およびソース電極１０５に形成されたフィールドプレートにより、電磁気学の原理に基づいてチャネルの空乏層端のピーク電界強度を低くすることができる。図１Ｂに、フィールドプレートのある場合とない場合とでの電界分布を図１Ａに対応して示す。電界分布の面積がドレイン電圧に等しいので、ピーク電界を分散させることにより、ＡｌＧａＮ／ＧａＮ  ＨＦＥＴの耐圧の向上および電流コラプスの抑制を図ることができる。
【００１０】
しかしながら、上述のフィールドプレート技術では、電界をチャネル全域に亘って平準化することはできない。また、パワー素子としての実用的な半導体素子では６００Ｖ以上の電圧が印加されるので、このフィールドプレート技術を適用しても根本的な解決に至っていない。
【００１１】
一方、電界分布を平準化し、ピーク電界を生じにくくして耐圧を向上させる公知技術の一つに超接合（Super Junction、スーパージャンクション）構造がある（例えば、非特許文献２参照。）。この超接合について説明する。
【００１２】
図２Ａは、小さい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す。図３Ａは、小さい逆バイアス電圧が印加された状態の超接合の単位ユニットを示す。
【００１３】
図２Ａに示すように、従来のｐｎ接合においては、ｐ型層１５１とｎ型層１５２とが接合され、ｐ型層１５１にｐ電極１５３が、ｎ型層１５２にｎ電極１５４が形成されており、ｐｎ接合の接合面はｐ電極１５３およびｎ電極１５４に対して平行になっている。ｐ型層１５１の接合面の近傍の部分には空欠層１５１ａが形成され、その他の部分はｐ型中性領域である。ｎ型層１５２の接合面の近傍の部分には空欠層１５２ａが形成され、その他の部分はｎ型中性領域である。
【００１４】
これに対して、図３Ａに示すように、超接合においては、ｐ型層２０１とｎ型層２０２とによりｐｎ接合が形成されるのは従来のｐｎ接合と同様であるが、ｐ型層２０１に形成されるｐ電極２０３およびｎ型層２０２に形成されるｎ電極２０４は、ｐ型層２０１とｎ型層２０２との、平面状に広がった主たる接合面に対して直交して形成される。ｐｎ接合の両端部では、接合面は主たる接合面に対して互いに逆の方向に折れ曲がっている。ｐ型層２０１の接合面の近傍の部分には空欠層２０１ａが形成され、その他の部分はｐ型中性領域である。ｎ型層２０２の接合面の近傍の部分には空欠層２０２ａが形成され、その他の部分はｎ型中性領域である。
【００１５】
図２Ｂは、ｐ電極１５３およびｎ電極１５４間に小さい逆バイアス電圧が印加された状態の従来のｐｎ接合の電界分布を図２Ａに対応して示したものである。また、図３Ｂは、ｐ電極２０３およびｎ電極２０４間に小さい逆バイアス電圧が印加された状態の超接合の電界分布を図３Ａに対応して示したものである。
【００１６】
図４Ａは、従来のｐｎ接合において大きな逆バイアス電圧が印加された状態を示す。図５Ａは、超接合において大きな逆バイアス電圧が印加された状態を示す。
【００１７】
図４Ｂは、ｐ電極１５３およびｎ電極１５４間に大きな逆バイアス電圧が印加された状態の従来のｐｎ接合の電界分布を図４Ａに対応して示したものである。また、図５Ｂは、ｐ電極２０３およびｎ電極２０４間に大きな逆バイアス電圧が印加された状態の超接合の電界分布を図５Ａに対応して示したものである。
【００１８】
空乏層１５１ａ、１５２ａ、２０１ａ、２０２ａの広がりはｐｎ接合面を起点に起こることは従来のｐｎ接合および超接合とも同じである。従来のｐｎ接合では、空乏層１５１ａ、１５２ａ内のアクセプタイオンやドナーイオンなどの固定電荷による電界分布は、図２Ｂおよび図４Ｂに示すように三角形状となり、ピーク状の電界分布が生じる。これに対して、超接合では、図３Ｂおよび図５Ｂに示すように、空乏層２０１ａ、２０２ａが広がっても電界（電荷の積分値）はｐ電極２０３およびｎ電極２０４間を結ぶ方向に一定の値で分布し、電界の集中は起こらないことが分かる。
【００１９】
印加電圧は電界の積分値（図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂでは電界の面積に当たる）であるから、従来のｐｎ接合は、接合面に生じる最大電界強度で耐圧が制限される。一方、超接合は、印加電圧を半導体全体に亘って均一電界により受け持ち耐えることができる。超接合は縦型および横型構造を有するＳｉ−ＭＯＳパワートランジスタおよびＳｉパワーダイオードのドリフト層に適用されている。
【００２０】
また、ｐｎ接合に依らないで超接合と同様な正電荷および負電荷の分布を生じさせる方法として分極接合という原理がある（例えば、特許文献１参照。）。また、分極を利用して高耐圧化を目指した技術も提案されている（例えば、特許文献２参照。）。
【００２１】
しかしながら、特許文献１、２に記載の分極接合では、２次元正孔濃度は高性能動作には不十分であることが分かってきた。その理由は、２次元正孔をヘテロ界面にもたらす原因となるヘテロ界面の負の分極電荷が表面欠陥や表面準位によって補償される結果、バンドが下方に押し下げられ、ＡｌＧａＮ／ＧａＮヘテロ界面に存在すべき２次元正孔の濃度が減少してしまうからである。
【００２２】
そこで、特許文献１、２に記載された分極接合の問題を改善することができる半導体素子が提案された（特許文献３および非特許文献３参照。）。この半導体素子は、Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）、Ａｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）、Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）およびｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）が順次積層された構造を有し、非動作時に、Ａｌx Ｇａ1-x Ｎ層とＩｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成される。この半導体素子は、より具体的には、例えば表面ＧａＮ層にＭｇをドープし、Ｍｇアクセプタの負の固定電荷により表面近傍のバンドを持ち上げ、表面側のＡｌＧａＮ／ＧａＮヘテロ界面に十分な量の２次元正孔ガスを発生させるように改良したものである。そして、分極効果を実質的に利用した初めてのトランジスタが発表された（非特許文献４参照。）。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００７−１３４６０７号公報
【特許文献２】特開２００９−１１７４８５号公報
【特許文献３】国際公開第２０１１／１６２２４３号
【非特許文献】
【００２４】
【非特許文献１】東芝レビューVol.59 No.7(2004)p.35
【非特許文献２】IEEE ELECTRON DEVICE LETTERS,VOL.29,NO.10,OCTOBER 2008,p.1087
【非特許文献３】Applied Physics Express vol.3, (2012) 121004
【非特許文献４】Proceedings of the 23 rd International Symposium on Power Semiconductor Devices & ICs May 23-26, 2011 San Diego. CA
【発明の概要】
【発明が解決しようとする課題】
【００２５】
特許文献３および非特許文献３で提案された分極超接合（Polarization Super Junction;ＰＳＪ）を利用した半導体素子は、Ｓｉ超接合方式と同じ原理を用いているため、従来より提案されているフィールドプレート方式よりも原理的に超耐圧素子が容易に得られる。しかしながら、本発明者らが独自に行った検討によれば、その動作（ダイナミクス、動特性）は正孔の移動の速度によって制限されることが明らかになってきた。
【００２６】
すなわち、特許文献３および非特許文献３の半導体素子における表面ｐ型ＧａＮ層は、表面準位と相殺するために導入するものであり、そのアクセプタ総量としては適量値がある。アクセプタ総量が余りに多いと、チャネルの２次元電子ガスのほかにアクセプタに由来する正孔が多量に生成し、チャネルの電子とのチャージバランスが崩れ、耐圧が低下する。しかしながら、ｐ型ＧａＮ層の表面の一部には素子の動作に伴い正孔を引き抜き、あるいは導入するｐ側のオーミック電極（ｐ電極）が形成されているが、表面正孔濃度が低いと良好なオーミック接触が得られない。ｐ電極のオーミック接触抵抗が高いと素子のＣＲ時定数が増大し、動特性が劣化するという現象が現れる。従って、ｐ型ＧａＮ層の正孔濃度に関しては、高耐圧化と動特性との間にトレードオフの関係があることが分かった。従来より提案されている分極超接合素子は、超接合領域の最適化と、ｐ電極のコンタクト部との最適化が共に満足するものとはなっていなかった。
【００２７】
そこで、この発明が解決しようとする課題は、特許文献３および非特許文献３で提案された、分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができ、高耐圧化と同時に、電流コラプスの発生をなくし、かつ高速動作が可能な低損失の半導体素子および双方向電界効果トランジスタを提供することである。
【００２８】
この発明が解決しようとする他の課題は、上記の半導体素子または双方向電界効果トランジスタを用いた高性能の電気機器を提供することである。
【００２９】
この発明が解決しようとするさらに他の課題は、上記の半導体素子または双方向電界効果トランジスタを含む実装構造体を提供することである。
【課題を解決するための手段】
【００３０】
上記課題を解決するために、この発明は、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である。
【００３１】
ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層と接触していれば、その設け方は特に限定されない。例えば、ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層上にメサ型で形成されていてもよいし、ｐ型ＧａＮ層などに埋め込まれていてもよい。後者に関しては、例えば、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともアンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合している。
【００３２】
この半導体素子においては、典型的には、ＧａＮ系半導体のＣ面成長が可能なベース基板上に、第１のアンドープＧａＮ層、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層が順次成長される。
【００３３】
この半導体素子においては、必要に応じて、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間、および／または、第２のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間に、典型的にはアンドープのＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）、例えばＡｌＮ層が設けられる。第２のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第２のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に形成される２次元正孔ガスのアンドープＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に形成される２次元電子ガスのアンドープＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層またはＡｌＮ層は一般的には十分に薄くてよく、例えば１〜２ｎｍ程度で足りる。
【００３４】
この半導体素子は種々の素子として用いることができるが、典型的には、電界効果トランジスタ（ＦＥＴ）やダイオードなどとして用いることができる。
【００３５】
半導体素子が電界効果トランジスタである場合、電界効果トランジスタは例えば次のように構成することができる。第１の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ソース電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層上にゲート電極が設けられ、ｐ型ＧａＮコンタクト層上にｐ電極が設けられる。第２の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ソース電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層上にｐ電極を兼用するゲート電極が、第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面からｐ型ＧａＮコンタクト層上に延在して設けられる。第３の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ソース電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層に溝が第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面に連なって設けられ、ｐ電極を兼用するゲート電極が、溝の内部に埋め込まれ、さらに第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面からｐ型ＧａＮコンタクト層上に延在している。第４の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ｐ型ＧａＮコンタクト層上にゲート電極を兼用するｐ電極が設けられる。第５の例では、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともアンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合する場合において、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ｐ型ＧａＮコンタクト層上にゲート電極を兼用するｐ電極が設けられる。
【００３６】
半導体素子がダイオードである場合、ダイオードは例えば次のように構成することができる。第１の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、アノード電極は少なくともアンドープＡｌx Ｇａ1-x Ｎ層に設けられた溝に埋め込まれ、カソード電極はアンドープＡｌx Ｇａ1-x Ｎ層上に設けられ、ｐ型ＧａＮコンタクト層上にｐ電極が設けられ、アノード電極とｐ電極とは互いに電気的に接続される。第２の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にアノード電極およびカソード電極が設けられ、アノード電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層に溝が第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面に連なって設けられ、この溝の内部にｐ電極が埋め込まれ、さらに第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面からｐ型ＧａＮコンタクト層上に延在し、アノード電極と電気的に接続されている。第３の例では、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともアンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合する場合において、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、ｐ型ＧａＮコンタクト層に連なって少なくとも第１のアンドープＧａＮ層に達する深さの別の溝が設けられ、ゲート電極は、この別の溝の内部に埋め込まれ、さらにｐ型ＧａＮコンタクト層上に延在し、カソード電極はアンドープＡｌx Ｇａ1-x Ｎ層上に設けられる。
【００３７】
また、この発明は、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である。
【００３８】
この半導体素子の発明においては、その性質に反しない限り、上記の半導体素子の発明に関連して説明したことが成立する。
【００３９】
さらに、上記の二つの半導体素子の発明においては、その性質に反しない限り、特許文献３で説明したことが成立する。
【００４０】
また、この発明は、
少なくとも一つの半導体素子を有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器である。
【００４１】
また、この発明は、
少なくとも一つの半導体素子を有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器である。
【００４２】
ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
【００４３】
また、この発明は、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである。
【００４４】
また、この発明は、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである。
【００４５】
また、この発明は、
一つまたは複数の双方向スイッチを有し、
少なくとも一つの前記双方向スイッチが、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器である。
【００４６】
また、この発明は、
一つまたは複数の双方向スイッチを有し、
少なくとも一つの前記双方向スイッチが、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器である。
【００４７】
この双方向電界効果トランジスタを用いた電気機器には、既に挙げたもののほか、マトリックスコンバータやマルチレベルインバータなども含まれる。
【００４８】
また、この発明は、
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体である。
【００４９】
また、この発明は、
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体である。
【００５０】
また、この発明は、
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体である。
【００５１】
また、この発明は、
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体である。
【００５２】
上記の電気機器、双方向電界効果トランジスタおよび実装構造体の発明においては、その性質に反しない限り、上記の二つの半導体素子の発明に関連して説明したことが成立する。実装構造体における実装基板としては、熱伝導が良好な基板が用いられ、従来公知の基板の中から適宜選ばれる。
【発明の効果】
【００５３】
この発明によれば、非動作時において、アンドープＡｌx Ｇａ1-x Ｎ層と第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に生成される２次元正孔ガスの濃度を１×１０12ｃｍ-2以上にすることができる。これによって、特許文献３および非特許文献３で提案された分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができる。これによって、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生をなくすことができ、かつ高速動作が可能な低損失の半導体素子および双方向電界効果トランジスタを容易に実現することができる。そして、この半導体素子または双方向電界効果トランジスタを用いて高性能の電気機器を実現することができる。また、実装基板に半導体素子または双方向電界効果トランジスタを構成するチップをフリップチップ実装した実装構造体により、半導体素子または双方向電界効果トランジスタを絶縁基板上に形成した場合においても優れた放熱性を得ることができる。
【図面の簡単な説明】
【００５４】
【図１Ａ】従来のフィールドプレート技術を用いたＡｌＧａＮ／ＧａＮ  ＨＦＥＴを示す断面図である。
【図１Ｂ】図１Ａに示すＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおける電界分布を示す略線図である。
【図２Ａ】小さい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す断面図である。
【図２Ｂ】図２Ａに示すｐｎ接合における電界分布を示す略線図である。
【図３Ａ】小さい逆バイアス電圧が印加された状態の超接合を示す断面図である。
【図３Ｂ】図３Ａに示す超接合における電界分布を示す略線図である。
【図４Ａ】大きい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す断面図である。
【図４Ｂ】図４Ａに示すｐｎ接合における電界分布を示す略線図である。
【図５Ａ】大きい逆バイアス電圧が印加された状態の超接合を示す断面図である。
【図５Ｂ】図５Ａに示す超接合における電界分布を示す略線図である。
【図６】この発明の第１の実施の形態によるＧａＮ系半導体素子の基本構造を示す断面図である。
【図７】この発明の第１の実施の形態によるＧａＮ系半導体素子のエネルギーバンド構造を示す略線図である。
【図８Ａ】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。
【図８Ｂ】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。
【図９】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いた試料１、２を示す断面図である。
【図１０】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いた試料３を示す断面図である。
【図１１】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いた試料４を示す断面図である。
【図１２Ａ】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いたＴＬＭ測定試料を示す斜視図である。
【図１２Ｂ】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いたＴＬＭ測定試料を示す断面図である。
【図１２Ｃ】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いたＴＬＭ測定試料を示す断面図である。
【図１３】試料１〜４を用いて作製したＴＬＭ測定試料を用いて測定された電極間距離と抵抗との関係を示す略線図である。
【図１４Ａ】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験３において試料１を用いて作製したホール測定試料を示す平面図である。
【図１４Ｂ】図１４Ａに示すホール測定試料の断面図である。
【図１５】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験４において作製した試料８〜１２を示す断面図である。
【図１６】試料８〜１３を用いて作製されたホール測定試料を示す断面図である。
【図１７】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２０を示す断面図である。
【図１８】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２１を示す断面図である。
【図１９】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２２を示す断面図である。
【図２０】この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２３を示す断面図である。
【図２１】試料８〜２３の換算厚さｔＲと測定された２ＤＨＧ濃度との関係を示す略線図である。
【図２２】図２１の一部を拡大して示す略線図である。
【図２３】参考文献のｐ．２７２のＦｉｇ．１に比較試料Ａ−３、Ａ−４およびＡ−６のデータを書き込んだ略線図である。
【図２４】試料２４〜３１の換算厚さｔＲと測定された２ＤＨＧ濃度との関係を示す略線図である。
【図２５】図２４の一部を拡大して示す略線図である。
【図２６】アンドープＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘと限界２ＤＨＧ濃度を与える換算厚さｔＲとの関係を示す略線図である。
【図２７】この発明の第１の実施の形態によるＧａＮ系半導体素子において分極超接合領域とｐ電極コンタクト領域とを作製するための方法を説明するための断面図である。
【図２８Ａ】この発明の第１の実施の形態によるＧａＮ系半導体素子において分極超接合領域とｐ電極コンタクト領域とを作製するための他の方法を説明するための断面図である。
【図２８Ｂ】この発明の第１の実施の形態によるＧａＮ系半導体素子において分極超接合領域とｐ電極コンタクト領域とを作製するための他の方法を説明するための断面図である。
【図２９】この発明の第１の実施の形態によるＧａＮ系半導体素子の第１の構造例を示す断面図である。
【図３０】この発明の第１の実施の形態によるＧａＮ系半導体素子の第２の構造例を示す断面図である。
【図３１】この発明の第１の実施の形態によるＧａＮ系半導体素子の第３の構造例を示す断面図である。
【図３２】この発明の第１の実施の形態によるＧａＮ系半導体素子の第４の構造例を示す断面図である。
【図３３】この発明の第１の実施の形態によるＧａＮ系半導体素子の第５の構造例を示す断面図である。
【図３４】この発明の第１の実施の形態によるＧａＮ系半導体素子の第６の構造例を示す断面図である。
【図３５】この発明の第１の実施の形態によるＧａＮ系半導体素子の第７の構造例を示す断面図である。
【図３６】この発明の第１の実施の形態によるＧａＮ系半導体素子の第８の構造例を示す断面図である。
【図３７】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。
【図３８】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。
【図３９】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を確認するために行った実験で用いた試料を示す断面図である。
【図４０】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を確認するために行った実験で用いた試料を示す断面図である。
【図４１】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を確認するために行った実験で用いた測定回路を示す略線図である。
【図４２】図３９に示す試料を用いて行った動作実験の結果を示す略線図である。
【図４３】図４０に示す試料を用いて行った動作実験の結果を示す略線図である。
【図４４】この発明の第２の実施の形態によるＧａＮ系半導体素子の基礎となる、基準ＨＥＭＴの２ＤＥＧ濃度と限界２ＤＨＧ濃度を与える換算厚さｔＲとの関係を示す略線図である。
【図４５】この発明の第３の実施の形態によるＧａＮ系双方向電界効果トランジスタを示す断面図である。
【図４６】この発明の第３の実施の形態によるＧａＮ系双方向電界効果トランジスタをマトリックスコンバータの双方向スイッチとして用いた三相交流誘導電動機の電源回路を示す回路図である。
【図４７】この発明の第５の実施の形態による実装構造体を説明するためのサファイア基板上のＧａＮ系電界効果トランジスタを示す断面図である。
【図４８】図４７に示すＧａＮ系電界効果トランジスタのドレイン電流−ドレイン電圧特性の測定結果を示す略線図である。
【図４９】この発明の第５の実施の形態による実装構造体を説明するためのサファイア基板上のＧａＮ系電界効果トランジスタを示す断面図である。
【図５０】図４９に示すＧａＮ系電界効果トランジスタのドレイン電流−ドレイン電圧特性の測定結果を示す略線図である。
【図５１】図４９に示すＧａＮ系電界効果トランジスタのドレイン電流−ドレイン電圧特性の測定結果を示す略線図である。
【図５２】この発明の第５の実施の形態による実装構造体を説明するためのＳｉ基板上のＧａＮ系電界効果トランジスタのドレイン電流−ドレイン電圧特性の測定結果を示す略線図である。
【図５３】この発明の第５の実施の形態による実装構造体を説明するためのサファイア基板上のＧａＮ系電界効果トランジスタの電流コラプスの測定結果および従来のサファイア基板上のＧａＮ系ＨＦＥＴの電流コラプスの測定結果を示す略線図である。
【図５４】この発明の第５の実施の形態による実装構造体を示す断面図である。
【図５５】この発明の第５の実施の形態による実装構造体の全体像の一例を示す斜視図である。
【図５６】参考例としての従来のワイヤボンディング法によるパッケージングを行ったチップの外観を示す図面代用写真である。
【図５７Ａ】この発明を適用したノーマリーオン型電界効果トランジスタを用いたカスコード回路を示す略線図である。
【図５７Ｂ】この発明を適用したノーマリーオン型電界効果トランジスタを用いた変形カスコード回路を示す略線図である。
【図５７Ｃ】この発明を適用したノーマリーオン型電界効果トランジスタを用いた変形カスコード回路を示す略線図である。
【図５７Ｄ】この発明を適用したノーマリーオン型電界効果トランジスタを用いた変形カスコード回路を示す略線図である。
【発明を実施するための形態】
【００５５】
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈１．第１の実施の形態〉
第１の実施の形態によるＧａＮ系半導体素子について説明する。このＧａＮ系半導体素子は分極超接合素子である。このＧａＮ系半導体素子の基本構造を図６に示す。
【００５６】
図６に示すように、このＧａＮ系半導体素子は、分極超接合領域とｐ電極コンタクト領域領域とを有する。分極超接合領域においては、ＧａＮ系半導体がＣ面成長する、例えばＣ面サファイア基板などのベース基板（図示せず）上に、アンドープＧａＮ層１１、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層１２（０．１７≦ｘ≦０．３５）、アンドープＧａＮ層１３およびＭｇがドープされたｐ型ＧａＮ層１４が順次積層されている。ｐ電極コンタクト領域においてはさらに、ｐ型ＧａＮ層１４と接触してこのｐ型ＧａＮ層１４よりもＭｇが高濃度にドープされたｐ型ＧａＮコンタクト層（以下、「ｐ+ 型ＧａＮコンタクト層」と言う。）が設けられている。このｐ型ＧａＮコンタクト層にｐ電極が電気的に接続される。図６においては、一例として、ｐ型ＧａＮ層１４上にメサ型のｐ+ 型ＧａＮコンタクト層１５が積層されている場合が示されている。
【００５７】
このＧａＮ系半導体素子においては、非動作時において、ピエゾ分極および自発分極により、ベース基板寄りのアンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、ベース基板と反対側のアンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、このＧａＮ系半導体素子においては、非動作時に、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２次元正孔ガス（２ＤＨＧ）１６が形成され、かつ、アンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２次元電子ガス（２ＤＥＧ）１７が形成されている。
【００５８】
図７はこのＧａＮ系半導体素子のエネルギーバンド構造を示す。図７において、Ｅv は価電子帯の上端のエネルギー、Ｅc は伝導帯の下端のエネルギー、ＥF はフェルミ準位を示す。アンドープＡｌx Ｇａ1-x Ｎ層１２の厚さおよびＡｌ組成ｘのうちの少なくとも一方を従来のＨＦＥＴより大きく設定することにより、分極により発生する、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面およびアンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の電位差を大きくし、それによってアンドープＡｌx Ｇａ1-x Ｎ層１２の価電子帯の上端のエネルギーＥv をフェルミ準位ＥF まで引き上げる。この場合、アンドープＡｌx Ｇａ1-x Ｎ層１２上にアンドープＧａＮ層１３しか設けないと、このアンドープＧａＮ層１３のみでは、表面準位により分極による負の固定電荷が補償されてしまうため、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ１６が形成されない。そこで、アンドープＧａＮ層１３上にｐ型ＧａＮ層１４を設けることにより、ｐ型ＧａＮ層１４の価電子帯の上端のエネルギーＥv をフェルミ準位ＥF まで引き上げている。これによって、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ１６が形成される。また、アンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧ１７が形成される。
【００５９】
今仮に、例えば、図８Ａに示すように、ｐ型ＧａＮ層１４の一端面に２ＤＨＧ１６の位置まで延在するようにアノード電極１８を形成するとともに、アンドープＡｌx Ｇａ1-x Ｎ層１２の一端面に２ＤＥＧ１７の位置まで延在するようにカソード電極１９を形成した場合を考える。アノード電極１８は例えばＮｉからなり、カソード電極１９は例えばＴｉ／Ａｌ／Ａｕ多層膜からなる。これらのアノード電極１８およびカソード電極１９間に逆バイアス電圧を印加する。図８Ｂに、このときのアンドープＡｌx Ｇａ1-x Ｎ層１２に沿った電界分布を示す。図８Ｂに示すように、逆バイアス電圧の印加により、２ＤＨＧ１６および２ＤＥＧ１７の濃度がともに等量減少し、２ＤＨＧ１６および２ＤＥＧ１７の両端部が空欠化する。２ＤＨＧ１６および２ＤＥＧ１７の濃度が等量変化しても実質的に電荷の変化量は０となるから、電界分布は超接合の電界分布となり、電界にピークが発生しない。従って、高耐圧性および低電流コラプス性能の向上を図ることができる。
【００６０】
次に、２ＤＨＧ１６および２ＤＥＧ１７が同時に存在するこのＧａＮ系半導体素子における構造パラメータについて説明する。
【００６１】
すなわち、このＧａＮ系半導体素子においては、アンドープＧａＮ層１３の厚さをｕ［ｎｍ］、ｐ型ＧａＮ層１４の厚さをｖ［ｎｍ］、ｐ型ＧａＮ層１４のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層１２（０．１７≦ｘ≦０．３５）に対し、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立するとき、１×１０12ｃｍ-2以上の濃度の２ＤＨＧ１６を生成することができる。
【００６２】
分極超接合領域とｐ電極コンタクト領域とを互いに分離して設け、ｐ電極コンタクト領域においてのみｐ型ＧａＮ層１４に接してｐ+ 型ＧａＮコンタクト層１５を設けること、および、ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］と設定する根拠について以下に説明する。
【００６３】
ｐ+ 型ＧａＮコンタクト層の必要条件（アクセプタ濃度および厚さ）を調べるために試料１〜４を作製した。
【００６４】
［実験１］
試料１は次のようにして作製した。図９に示すように、（０００１）面、すなわちＣ面サファイア基板２１上に、従来公知のＭＯＣＶＤ（有機金属気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３、厚さ２５ｎｍのアンドープＧａＮ層２４、Ｍｇ濃度が１．５×１０19ｃｍ-3で厚さ４０ｎｍのＭｇドープのｐ型ＧａＮ層２５およびＭｇ濃度が５．０×１０19ｃｍ-3で厚さ５０ｎｍのＭｇドープのｐ+ 型ＧａＮコンタクト層２６を成長させた。
【００６５】
試料２は、ｐ+ 型ＧａＮコンタクト層２６の厚さが１２０ｎｍであることを除いて、試料１と同様にして作製した。
【００６６】
試料３は試料１、２に対する比較試料であり、次のようにして作製した。図１０に示すように、Ｃ面サファイア基板２１上に、ＭＯＣＶＤ法により、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３、厚さ２５ｎｍのアンドープＧａＮ層２４およびＭｇ濃度が５．０×１０19ｃｍ-3で厚さ２０ｎｍのＭｇドープのｐ型ＧａＮ層２５を成長させた。
【００６７】
試料４は標準試料であり、次のようにして作製した。図１１に示すように、Ｃ面サファイア基板２１上に、ＭＯＣＶＤ法により、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、Ｍｇ濃度が５．０×１０19ｃｍ-3で厚さ６００ｎｍのＭｇドープのｐ型ＧａＮ層２５を成長させた。
【００６８】
これらの試料１〜４を用いて、ＴＬＭ（Transmission Line Method）測定試料を作製した。ＴＬＭとは、接触抵抗と導体層の抵抗とを分離・抽出する標準的な方法である。図１２Ａ〜図１２Ｃに示すように、Ｃ面サファイア基板２１上のＧａＮ系半導体層２７を、エッチングおよび標準的なリソグラフィ技術により、所定の形状にパターニングした後、パターニングされたＧａＮ系半導体層２７上に電極Ｅ1 〜Ｅ6 を形成した。ここで、図１２Ａは斜視図、図１２Ｂは図１２ＡのＢ−Ｂ’線に沿っての断面図、図１２Ｃは図１２ＡのＣ−Ｃ’線に沿っての断面図である。ＧａＮ系半導体層２７は、Ｃ面サファイア基板２１上に成長された全てのＧａＮ系半導体層を意味する。ＧａＮ系半導体層２７のエッチング深さは６００ｎｍである。電極Ｅ1 〜Ｅ6 はＮｉ／Ａｕ電極であり、大きさは２００μｍ×２００μｍである。電極間距離は、電極Ｅ1 と電極Ｅ2 との間の距離Ｌ1 は７μｍ、電極Ｅ2 と電極Ｅ3 との間の距離Ｌ2 は１０μｍ、電極Ｅ3 と電極Ｅ4 との間の距離Ｌ3 は１５μｍ、電極Ｅ4 と電極Ｅ5 との間の距離Ｌ4 は３０μｍ、電極Ｅ5 と電極Ｅ6 との間の距離Ｌ5 は５０μｍである。
【００６９】
図１３に電極間距離に対する電気抵抗の測定結果を示す。図１３において、得られた直線の傾きが導体層の抵抗の情報を含み、縦軸を貫き横軸との交点の座標値がコンタクト抵抗（接触抵抗）に関する情報を含んでいる。図１３から分かるように、試料１、試料２および試料４は、抵抗は小さくなっている。しかしながら、最上層のｐ層であるｐ型ＧａＮ層２５の厚さが２０ｎｍと非常に薄い試料３では、抵抗値は試料１に対して３桁大きかった。
【００７０】
本データから、コンタクト抵抗およびシート抵抗を標準的な方法にて抽出した。その結果を表１にまとめて示す。
【表１】
2015207610.tif 000003
表１から分かるように、試料３はコンタクト抵抗が非常に大きい。これは、同じ表面濃度でも最上層のｐ型ＧａＮ層の厚さとして２０ｎｍでは不足しており、また５０ｎｍであれば十分であることを示している。これは、低いコンタクト抵抗を得るためには、最上層のｐ型ＧａＮ層の厚さがある程度必要であることを示している。一方、ｐ+ 型ＧａＮコンタクト層２６の厚さが１２０ｎｍの試料２では、却ってコンタクト抵抗値が大きくなった。試料４では、構造が異なるもののｐ型ＧａＮ層２５の厚さが６００ｎｍとなってもコンタクト抵抗は低下していなかった。これは、単層のｐ型ＧａＮ層２５であり、試料１、２の構造と異なっているためであると考えられる。
【００７１】
以上の結果より、ｐ+ 型ＧａＮコンタクト層２６のＭｇ濃度、すなわちアクセプタ濃度が５．０×１０19ｃｍ-3程度のときは、ｐ+ 型ＧａＮコンタクト層２６の厚さとして２０ｎｍ以上必要であることが分かった。
【００７２】
［実験２］
実験１の結果を踏まえて、追加の実験２を行った。実験２では、表面のＭｇ濃度のみを増加させた試料５を作製し、コンタクト抵抗を測定した。具体的には、試料５の構造としては、実験１においてコンタクト抵抗が最も小さかった試料１の構造において、厚さ５０ｎｍのｐ+ 型ＧａＮコンタクト層２６を上下２層に分け、上層／下層＝３ｎｍ（２×１０20ｃｍ-3）／４７ｎｍ（５×１０19ｃｍ-3）としたものである。その結果を表２に示す。
【表２】
2015207610.tif 000004
表２より、試料５によれば、最表面のｐ+ 型ＧａＮコンタクト層２６をさらに高濃度にすることがコンタクト抵抗の低減に有効であることが分かった。
【００７３】
［実験３］
分極超接合領域の必要条件を求めるために実験３を行った。実験３では、ホール（Hall）測定により分極超接合領域の正孔濃度の測定を行った。
【００７４】
分極超接合素子は２次元電子ガス（２ＤＥＧ）と２次元正孔ガス（２ＤＨＧ）とが分極効果によりほぼ等量生じているときに最大の耐圧を示す。現実には、上部のＧａＮ層がアンドープ層のみである場合、表面準位やアンドープ層がｎ型化すること等によってバンドエネルギーが影響を受け、２ＤＨＧは殆ど生じない。しかし、Ｍｇアクセプタの添加により、表面準位を補償し、かつ表面近傍のバンドを持ち上げることによって２ＤＨＧがＡｌＧａＮ／ＧａＮの上部ヘテロ界面に生じるようになる。
【００７５】
理想的には、Ｍｇアクセプタ由来の過剰な正孔は生じずに、２ＤＥＧ濃度と２ＤＨＧ濃度とは等しく、かつそれ以外の正孔は存在しない方がよい。従って、そのようなｐ型ＧａＮ層２５の設計が必要となる。
【００７６】
実験１、２の、特に試料１、２はＭｇの添加総量が多く、Ｍｇアクセプタ由来の正孔が過剰に存在している。そこで、図９に示す試料１を用いて、図１４Ａおよび図１４Ｂ（図１４Ｂは図１４ＡのＡ−Ａ’線に沿っての断面図）に示すホール素子を作製し、ｐ型ＧａＮ層２５の厚さと正孔濃度および移動度との関係を調べた。
【００７７】
図１４Ａおよび図１４Ｂに示すように、図９に示す試料１のアンドープＧａＮ層２４、ｐ型ＧａＮ層２５およびｐ+ 型ＧａＮコンタクト層２６の四隅をエッチングにより円形にパターニングした後、四隅に露出したアンドープＡｌx Ｇａ1-x Ｎ層２３の表面にＴｉ／Ａｌ／Ａｕ電極２８を形成し、その内側の四隅のｐ+ 型ＧａＮコンタクト層２６上にＮｉ／Ａｕ電極２９を形成し、２次元正孔に対するホール測定と２次元電子に対するホール測定とを可能とした。
【００７８】
次に、四隅以外の部分をｐ+ 型ＧａＮコンタクト層２６の表面からそれぞれ０ｎｍ、７０ｎｍの深さまでエッチングし、正孔および電子に対してホール測定を行った。ここで、ｐ+ 型ＧａＮコンタクト層２６の表面から７０ｎｍの深さまでエッチングした場合は、ｐ+ 型ＧａＮコンタクト層２６に加えてその下のｐ型ＧａＮ層２５の上層部も除去したことに対応する。エッチング量が０ｎｍの試料を試料６、エッチング量が７０ｎｍの試料を試料７とする。
【００７９】
表３に試料６、７の室温における正孔（２ＤＨＧ）および電子（２ＤＥＧ）のシート抵抗値、シート濃度および移動度を示す。
【表３】
2015207610.tif 000005
表３から分かるように、エッチング量が０ｎｍの試料６の正孔濃度は１．１２×１０13ｃｍ-2であるのに対して、電子濃度は５．２１×１０12ｃｍ-2であった。エッチングを行い、ｐ+ 型ＧａＮコンタクト層２６の厚さを小さくしてゆくと、正孔濃度はｐ+ 型ＧａＮコンタクト層２６を除去したときに若干減少し、その下のｐ型ＧａＮ層２５を２０ｎｍ除去したところ正孔濃度は減少しなかった。電子濃度の方は、エッチング量にかかわりなく約５．２×１０12ｃｍ-2と一定値を示した。エッチング量が７０ｎｍの試料７において、正孔濃度は９．８５×１０12ｃｍ-2であった。
【００８０】
ここで、得られた正孔のシート濃度について検討を行う。
エッチング量が０ｎｍの試料６について、ｐ+ 型ＧａＮコンタクト層２６およびｐ型ＧａＮ層２５の全体の合計のＭｇドープ量は、［Ｍｇ］＝５．０×１０19ｃｍ-3×５０×１０-7ｃｍ＋１．５×１０19ｃｍ-3×４０×１０-7ｃｍ＝２．５×１０14ｃｍ-2＋６×１０13ｃｍ-2＝３．１×１０14ｃｍ-2である。Ｍｇアクセプタの室温の活性化率を１．０％とすると、３．１×１０14×１．０×１０-2＝３．１×１０12ｃｍ-2の正孔濃度となる。一方、実験値は表３に示すように１．１２×１０13ｃｍ-2であった。従って、正孔濃度は実験値の方が非常に大きく、この差｛（１１．２−３．１）×１０12ｃｍ-2｝＝８．１×１０12ｃｍ-2は分極によって生じた正孔である。
【００８１】
次に、エッチング量が７０ｎｍの試料７については、全体のＭｇ量は、［Ｍｇ］＝１．５×１０19ｃｍ-3×２０×１０-7ｃｍ＝３．０×１０13ｃｍ-2であり、これによる正孔濃度は、Ｍｇアクセプタの室温の活性化率を１．０％とすると、３．０×１０11ｃｍ-2である。しかし、実験値は９．８５×１０12ｃｍ-2であった。実験値との差は（９．８５−０．３０）×１０12＝９．５５×１０12ｃｍ-2である。この結果より、この試料７の正孔は（９．５５／９．８５）×１００＝９７．０％がＭｇ由来でないもの、即ち分極によって生じたものであることが分かる。
【００８２】
一方、２次元電子濃度の変化は、ｐ+ 型ＧａＮコンタクト層２６およびｐ型ＧａＮ層２５のエッチングによっては殆ど変化せず、５．３×１０12ｃｍ-2程度であった。
【００８３】
次に、正孔が分極によって発生した２次元正孔ガス（２ＤＨＧ）であることを実証するため、低温でのホール測定を行った。Ｍｇアクセプタの準位は価電子帯から１６０ｍｅＶ程度と深いので、２００Ｋ以下の温度では正孔はＭｇアクセプタに落ち込み自由正孔は存在しなくなる。一方、分極由来の２ＤＨＧは低温にてもトラップされる準位がなくヘテロ界面に存在し続ける。従って、低温での正孔濃度は分極によって生成した２ＤＨＧのみによるものを示している。液体窒素温度（７７Ｋ）での測定結果を表４に示す。
【表４】
2015207610.tif 000006
低温において、正孔濃度は、Ｍｇ由来の分だけ減少したと考える。低温における２ＤＨＧ濃度はエッチング量が０ｎｍの試料６で６．５×１０12ｃｍ-2、エッチング量が７０ｎｍの試料７では６．０×１０12ｃｍ-2であった。室温測定データから推測した２ＤＨＧ濃度が、７７Ｋ測定により実証された。正孔の移動度は、音響散乱の抑制により向上し、５２〜５７ｃｍ2 ／Ｖｓが得られた。
【００８４】
［実験４］
次に、Ｍｇ量の絞り込み、言い換えると分極超接合素子として必要最小限のＭｇ量の検討を行った。すなわち、Ｍｇ量はもっと減らすべきであると考えられるが、どこまで減らすことができるかについて検討を行った。そのために実験４を行った。
【００８５】
以上の実験１〜３では、正孔がどの程度のＭｇドープ量から消失するのかがまだ見えていなかった。そこで、実験４により、ｐ型ＧａＮ層の限界実験を行った。限界実験とは、２ＤＨＧ濃度が測定にかからなくなり、実質的に分極超接合素子としての効能がなくなる状態を検討・探索するものである。
【００８６】
分極超接合素子として有効であるのは、２ＤＨＧと２ＤＥＧとがアンドープＡｌx Ｇａ1-x Ｎ層２３を挟んで共存し、逆バイアス条件で両者が同時に空乏化することである。しかしながら、これは２ＤＨＧ濃度と２ＤＥＧ濃度とが等しいことを要求するものではない。２ＤＨＧ濃度と２ＤＥＧ濃度とがアンバランスであると、それに伴い分極超接合効果が減少し、例えば、その極限として、２ＤＨＧ濃度が全く０ｃｍ-2の場合、通常のＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造と同一となり、その状態ではよく知られているように、逆バイアス時にアノード端にピーク電界が発生する。結局、２ＤＨＧ濃度と２ＤＥＧ濃度との量的バランスによってピーク電界の強度が依存することになる。実質的に、分極超接合効果が有効であるのは、すなわち、分極超接合であると言えるのは、２ＤＨＧ濃度が２ＤＥＧ濃度の１／１０〜１／５の場合であろう。１／１０より小さいともはや、通常のＨＥＭＴと差異はなくなると推定される。ここでは、２ＤＥＧ濃度の１／５を２ＤＨＧ濃度のクライテリア（有効限界値）とおく。
【００８７】
そこで、実験的には、まず、通常のＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造を参照試料（レファレンス試料）として作製し、その２ＤＥＧ濃度を確認し、次に、そのＡｌＧａＮ層の構造条件においてアンドープＧａＮ層およびｐ型ＧａＮ層を積層して分極超接合構造を作製し、その場合の２ＤＥＧ濃度を確認すると同時に２ＤＨＧ濃度を測定する。
【００８８】
具体的には、参照試料として、アンドープＧａＮ層２４およびｐ型ＧａＮ層２５のない構造、すなわち、通常のＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造を基準用として作製した。サファイア基板上に、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３／アンドープＧａＮ層２２のＨＥＭＴ構造で、アンドープＧａＮ層２２の厚さをそれぞれ、５００ｎｍ、６００ｎｍ、８００ｎｍと変化させた３種のＨＥＭＴ試料（試料Ａ−１、Ａ−２、Ａ−３）を作製し、それらの２ＤＥＧ濃度を測定した。表５にその結果を示す。
【表５】
2015207610.tif 000007
表５より、２ＤＥＧ濃度は下地のアンドープＧａＮ層２２の厚さによって多少変化したが、アンドープＧａＮ層２２の厚さが６００ｎｍ以上あれば、２ＤＥＧ濃度は１．１×１０13ｃｍ-2で一定となることが分かった。
【００８９】
さて、新たな試料として、図１５に示す試料を作製した。図１５に示すように、この試料は試料１と同様な構造を有するが、ｐ型ＧａＮ層２５の厚さは４０ｎｍとし、このｐ型ＧａＮ層２５のＭｇ濃度を５×１０18ｃｍ-3、２×１０18ｃｍ-3、５×１０17ｃｍ-3、１×１０17ｃｍ-3、０ｃｍ-3と変え、ｐ+ 型ＧａＮコンタクト層２６を、厚さ４７ｎｍでＭｇ濃度が５×１０19ｃｍ-3の下部ｐ+ 型ＧａＮコンタクト層２６ａおよび厚さ３ｎｍでＭｇ濃度が２×１０20ｃｍ-3の上部ｐ+ 型ＧａＮコンタクト層２６ｂで構成した５種の試料８〜１２を作製した。また、試料１０のｐ型ＧａＮ層２５をエッチングにより、厚さ２０ｎｍまで薄化した試料１３を作製した。試料８〜１３を用いて図１６に示すようにホール測定試料を作製し、実験４と同じ方法により、ホール測定を行った。その結果を表６に示す。
【表６】
2015207610.tif 000008
表６に示すように、シート電子濃度は概略５．０×１０12ｃｍ-2〜５．３×１０12ｃｍ-2となり、標準ＨＥＭＴ構造（試料Ａ−１、Ａ−２、Ａ−３）の約１／２に低下していた。アンドープＧａＮ層２４、ｐ型ＧａＮ層２５等が積層されることによって、バンドが上昇し、正孔が発生するとともに電子濃度が低下したものである。
【００９０】
次に、アンドープＧａＮ層２４の厚さを２５ｎｍ、ｐ型ＧａＮ層２５の厚さを２０ｎｍとし、Ｍｇ濃度をそれぞれ、２×１０18ｃｍ-3、５×１０17ｃｍ-3および０ｃｍ-3とした３種の試料１４〜１６を作製した。これらの試料１４〜１６のホール測定の結果を表７に示す。
【表７】
2015207610.tif 000009
表７より、Ｍｇ濃度の少ない試料１５および試料１６では、非常に高抵抗で正孔濃度の測定は困難であった。電子濃度は（５．５〜６．０）×１０12ｃｍ-2とやや高かった。
【００９１】
次に、アンドープＧａＮ層２４の厚さを１５ｎｍ、ｐ型ＧａＮ層２５の厚さを１５ｎｍとし、Ｍｇ濃度をそれぞれ、２×１０18ｃｍ-3、５×１０17ｃｍ-3および０ｃｍ-3とした３種の試料１７〜１９を作製した。これらの試料１７〜１９のホール測定の結果を表８に示す。
【表８】
2015207610.tif 000010
表８より、Ｍｇ濃度の少ない試料１８および試料１９では、非常に高抵抗で正孔濃度の測定は困難であった。電子濃度は（５．９〜６．８）×１０12ｃｍ-2であった。
【００９２】
［実験５］
次に、アンドープＧａＮ層２４の厚さが２ＤＨＧ濃度に与える影響を確認するために、追加の実験５を行った。具体的には、アンドープＧａＮ層２４の厚さの下限を検討するために、アンドープＧａＮ層２４の厚さを８０ｎｍと厚くした試料２０を作製した。図１７に試料２０の層の構造を示す。具体的には、Ｃ面サファイア基板２１上に低温成長（５３０℃）でＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３、厚さ８０ｎｍのアンドープＧａＮ層２４、Ｍｇ濃度が５．０×１０18ｃｍ-3で厚さ２０ｎｍのＭｇドープのｐ型ＧａＮ層２５、Ｍｇ濃度が７．０×１０19ｃｍ-3で厚さが３７ｎｍのｐ+ 型ＧａＮコンタクト層２６ａおよびＭｇ濃度が２．０×１０20ｃｍ-3で厚さが３ｎｍのＭｇドープｐ+ 型ＧａＮコンタクト層２６ｂを成長させることにより、試料２０を作製した。図１８に示すように、試料２０のｐ+ 型ＧａＮコンタクト層２６ａおよびｐ+ 型ＧａＮコンタクト層２６ｂの中央部を完全にエッチングし、さらにｐ型ＧａＮ層２５の中央部をエッチングして厚さ１０ｎｍとすることにより試料２１を作製した。図１９に示すように、試料２０のｐ型ＧａＮ層２５、ｐ+ 型ＧａＮコンタクト層２６ａおよびｐ+ 型ＧａＮコンタクト層２６ｂの中央部を完全にエッチングし、さらにアンドープＧａＮ層２４の中央部をエッチングして厚さ７５ｎｍとすることにより試料２２を作製した。図２０に示すように、試料２０のｐ型ＧａＮ層２５、ｐ+ 型ＧａＮコンタクト層２６ａおよびｐ+ 型ＧａＮコンタクト層２６ｂの中央部を完全にエッチングし、さらにアンドープＧａＮ層２４をエッチングして厚さ３０ｎｍとすることにより試料２３を作製した。
【００９３】
試料２０〜２３を用いてホール測定を行った結果を表９に示す。
【表９】
2015207610.tif 000011
表９に示すように、エッチングなしの試料２０の正孔濃度は９．０１×１０12ｃｍ-2であったのに対して、試料２１および試料２２の正孔濃度はそれぞれ５．８２×１０12ｃｍ-2および５．１×１０12ｃｍ-2であった。試料２３では、高抵抗で電流が流れず正孔の存在を確認できなかった。
【００９４】
以上の試料７〜２３の構造や２ＤＨＧ濃度などを表１０にまとめて示す。表１０では、第１列目に試料番号を、第２〜第４列目に、アンドープＧａＮ層２４の厚さ、ｐ型ＧａＮ層２５の厚さおよびｐ型ＧａＮ層２５のＭｇ濃度（１×１０18ｃｍ-3を単位とする）を示した。また、第６列目に、測定された２ＤＨＧ濃度を示した。第５列目は、実験値を整理するために導入した新しい指標である「換算厚さ（Reduced thickness)」という新しい概念に基づく値である。
【００９５】
【表１０】
2015207610.tif 000012
【００９６】
換算厚さについて説明する。換算厚さをｔＲと表す。換算厚さｔＲは次の式で表される量である。アンドープＧａＮ層２４の厚さをｕ［ｎｍ］で表し、ｐ型ＧａＮ層２５の厚さをｖ［ｎｍ］、Ｍｇ濃度をｗ［ｃｍ-3］で表したとき、換算厚さｔＲは、
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）                        （１）
と定義される。この式の右辺の項の意味を説明する。ｐ型ＧａＮ層２５はフェルミ準位を基準にして、アンドープＧａＮ層２４よりもバンドが持ち上がっている。すなわち、表面側ＡｌＧａＮ／ＧａＮヘテロ接合界面のバンドが持ち上がり２ＤＨＧを生成する効果は、ｐ型ＧａＮ層２５の方がアンドープＧａＮ層２４よりも大きい。そこで、ｐ型ＧａＮ層２５中のＭｇドーパントの効果を考察する。通常Ｍｇドーパントの室温での活性化率は１％程度である。また、ＧａＮ層中には深い準位やｎ型不純物が１０16ｃｍ-3から１０17ｃｍ-3存在し、Ｍｇのアクセプタとしての役割を妨げる。従って、１０17ｃｍ-3台のＭｇ濃度はｐ型としての役割はそれほど大きくない。従って、Ｍｇ濃度が１０17ｃｍ-3よりも低い場合はむしろアンドープ層に近い。従って、ｐ型ＧａＮ層２５が本構造の２ＤＨＧ濃度に与える寄与度を評価する場合、それの効果を取り入れる必要があり、それは１０18ｃｍ-3を規格化の値とすることにより与えられることが上記の考察から、第１次近似として導き出される。従って、２ＤＨＧ濃度は、式（１）で表される換算厚さｔＲに対して、１次の関係およびその後の飽和曲線になることが期待される。表１０の第５列目は、式（１）で計算される換算厚さｔＲを示したものである。
【００９７】
次に、表１０の第５列目の換算厚さｔＲをｘ軸に、第６列目の２ＤＨＧ濃度をｙ軸に図示したものを図２１に示す。また、図２１のうち換算厚さｔＲが２０〜９０ｎｍの領域の拡大図を図２２に示す。図２１および図２２中の数値は試料番号を示す。図２１において、２ＤＨＧ濃度は、換算厚さｔＲに対して概略比例し、換算厚さｔＲが大きくなると、２ＤＨＧ濃度が１×１０13ｃｍ-2付近で飽和する傾向にあることが分かった。２ＤＨＧ濃度の小さい領域（図２２）では、ホール測定の測定誤差が大きくなるので若干ばらついているが、２ＤＨＧ濃度は、換算厚さｔＲに対して概略比例関係にあることが確認できた。換算厚さｔＲが５０ｎｍ以下では正孔濃度は測定できなかった。ホール測定の誤差が大きくなる理由は、正孔の移動度が電子のそれの〜１／１００と非常に小さいので、測定されるホール（Hall）電圧が小さいこと、および、ｐ型ＧａＮ層２５へのオーミック電極のコンタクト抵抗値が本来的に高い（実験的には、ｎ型ＧａＮ層へのオーミック電極のコンタクト抵抗値の１０5 倍）こと等による。
【００９８】
さて、通常ＨＥＭＴ構造の比較試料Ａ−３では、２ＤＥＧ濃度は概ね１．１×１０13ｃｍ-2であった（表５参照。）。また、本分極超接合構造にした場合の２ＤＥＧ濃度は、試料８から試料２３までを通じて、概ね、（５．１〜６．８）×１０12ｃｍ-2であった。これは、アンドープＡｌx Ｇａ1-x Ｎ層２３の上の比較的厚いアンドープＧａＮ層２４およびｐ型ＧａＮ層２５によるバンド持ち上がり効果により、アンドープＡｌx Ｇａ1-x Ｎ層２３とアンドープＧａＮ層２２とにより形成される下側のＡｌＧａＮ／ＧａＮヘテロ接合の２ＤＥＧ濃度を減少させるからである。また、換算厚さｔＲが小さいほど、すなわち、バンドの持ち上がりが少ないほど２ＤＥＧ濃度は小幅ながら増加していることも理解できることである。そうではあるが、興味深いことに、上部のアンドープＧａＮ層２４およびｐ型ＧａＮ層２５の組合せ変化に対して、ほぼ一定の２ＤＥＧ濃度（５．１〜６．８）×１０12ｃｍ-2になっていることの方に注目する。
【００９９】
すなわち、本分極超接合構造にした場合の２ＤＥＧ濃度は、基準ＨＥＭＴの２ＤＥＧ濃度の約１／２となっている。このことは、基準ＨＥＭＴの２ＤＥＧ濃度が、対応するアンドープＡｌx Ｇａ1-x Ｎ層２３を持つ分極超接合構造の有効な２ＤＨＧ濃度の下限（限界２ＤＨＧ濃度）を規定することができることを意味する。すなわち、この基準ＨＥＭＴ構造の２ＤＥＧ濃度を基準に用いることができる。
【０１００】
さて、分極超接合効果が顕著に得られるためには、有効２ＤＨＧ濃度は２ＤＥＧ濃度に対して１／１０〜１／５程度以上必要であることを既に説明したが、ここでは、１／５以上を条件とする。基準ＨＥＭＴの２ＤＥＧ濃度（１．１×１０13ｃｍ-2）を基準にとると、分極超接合の有効下限２ＤＨＧ濃度は、２ＤＥＧ濃度の１／１０＝１．１×１０12ｃｍ-2である。それを、図２２の横線で示した。さて、図２２を参照すると、２ＤＨＧ濃度が１．１×１０12ｃｍ-2に対する換算厚さの値はｔＲ＝５５ｎｍである。即ち、アンドープＧａＮ層２４の厚さをｕ［ｎｍ］、ｐ型ＧａＮ層２５の厚さをｖ［ｎｍ］、そのＭｇ濃度をｗ［ｃｍ-3］とすると、分極超接合として有効な構造は式（１）のｔＲにおいて、
ｔＲ≧５５［ｎｍ］                                    （２）
である。
【０１０１】
以上の換算厚さｔＲの有効範囲は、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．２３および厚さが４７ｎｍのときに得られたものである。それでは、それと異なるＡｌ組成および厚さのときにはどうなるであろうか。
【０１０２】
まず、基準となる２ＤＥＧ濃度を得るために、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘおよび厚さを変化させた基準ＨＥＭＴを作製した。表１１にそれを示す。
【表１１】
2015207610.tif 000013
試料Ａ−３は既出の試料である。試料Ａ−４は、Ａｌ組成ｘが０．１７で厚さが４７ｎｍ、試料Ａ−５は、Ａｌ組成ｘが０．３７で厚さは４７ｎｍ、試料Ａ−６は、Ａｌ組成ｘが０．３７で厚さが２５ｎｍである。実は、試料Ａ−５は、結晶にクラックが発生し、膜が断裂していて測定が不可能であった。もともと、試料Ａ−５は、アンドープＡｌx Ｇａ1-x Ｎ層２３の厚さが理論的な臨界膜厚を大きく超えているが、厚さを４７ｎｍに固定しようと敢えて作製したものである。従って、代替として、試料Ａ−６は、アンドープＡｌx Ｇａ1-x Ｎ層２３の厚さを２５ｎｍと小さくした。２ＤＥＧ濃度は、それぞれ、試料Ａ−４では０．８９×１０13ｃｍ-2、試料Ａ−６では１．７×１０13ｃｍ-2であった。図２３は、Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘとシートキャリア濃度（２ＤＥＧ濃度）との関係を掲載している公知の文献（F.Calle et al. Journal of Materials Science:Materials in Electronics 14(2003)271-277）のｐ．２７２のＦｉｇ．１を示すが、これに試料Ａ−３、Ａ−４、Ａ−６のデータ（△、○、☆）を示す。この参考文献では、Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘを０．１６から０．３６まで、厚さを１７ｎｍから４２ｎｍまで変化させている。２ＤＥＧ濃度はＡｌ組成に対して比例的に増加し、厚さに対しては、厚さを増加すれば歪も増加するので増加傾向にあるが、顕著には増加していないことが見られる。試料Ａ−３、Ａ−４、Ａ−６の２ＤＥＧ濃度は文献値よりも相対的に大きくなっている。これは、本試料Ａ−３、Ａ−４、Ａ−６の結晶品質が高く、格子緩和の程度が文献の試料より少なく、ヘテロ接合の格子歪が大きくて、分極効果が大きく出ているためであると考えられる。
【０１０３】
次に、試料Ａ−４のアンドープＡｌx Ｇａ1-x Ｎ層２３上に、厚さ８０ｎｍのアンドープＧａＮ層２４、厚さが４０ｎｍでＭｇ濃度が１×１０18ｃｍ-3のｐ型ＧａＮ層２５、厚さが４４ｎｍでＭｇ濃度が５×１０19ｃｍ-3のｐ+ 型ＧａＮ層２６ａおよび厚さが３ｎｍでＭｇ濃度が２×１０20ｃｍ-3のｐ+ 型ＧａＮ層２６ｂを積層して試料２４を作製した。この試料２４のｐ型ＧａＮ層２５をエッチングにより厚さ２０ｎｍにして試料２５を作製した。この試料２４のｐ型ＧａＮ層２５をエッチングにより完全に除去した後、アンドープＧａＮ層２４を深さ５ｎｍまでエッチングし、厚さを７５ｎｍにして試料２６を作製した。また、この試料２４のｐ型ＧａＮ層２５をエッチングにより完全に除去した後、アンドープＧａＮ層２４を深さ３０ｎｍまでエッチングし、厚さを５０ｎｍとして試料２７を作製した。これらの試料２４〜２７のホール測定の結果を表１２に示す。
【表１２】
2015207610.tif 000014
試料２７の正孔濃度は測定できなかった。２ＤＥＧ濃度はアンドープＧａＮ層２４の厚さが小さくなるにつれて増加し、（３．８〜４．１）×１０12ｃｍ-2であった。この２ＤＥＧ濃度は、試料Ａ−４の２ＤＥＧ濃度、８．９×１０12ｃｍ-2の４２％から４６％であった。
【０１０４】
次に、試料Ａ−６の上に、試料２４と同様なアンドープＧａＮ層２４、ｐ型ＧａＮ層２５、ｐ+ 型ＧａＮ層２６ａおよびｐ+ 型ＧａＮ層２６ｂを積層して分極超接合構造の試料２８を作製した。同様に、エッチングにより、ｐ型ＧａＮ層２５の厚さを２０ｎｍとした試料２９、アンドープＧａＮ層２４の厚さを７５ｎｍとした試料３０、アンドープＧａＮ層２４の厚さを４６ｎｍとした試料３１を作製した。これらの試料２８〜３１のホール測定の結果を表１３に示す。
【表１３】
2015207610.tif 000015
これらの試料２８〜３１はアンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．３５と高いので、すべての試料において２ＤＨＧ濃度が測定できた。また、２ＤＥＧ濃度は、（７．４〜８．２）×１０12ｃｍ-2であった。この２ＤＥＧ濃度は基準ＨＥＭＴ構造の試料Ａ−６の２ＤＥＧ濃度（１．７×１０13ｃｍ-2）の４４％〜４８％であった。
【０１０５】
次に、試料２４〜３１に対して換算厚さｔＲを計算した。その結果を表１４に示す。
【表１４】
2015207610.tif 000016
図２４に、換算厚さｔＲを横軸に、縦軸に２ＤＨＧ濃度をグラフとして図示した。図２４内の数値は試料番号である。図２４には、試料８〜２３のデータも併せて示した。ただし、それらの試料番号の表示は省略した。図２４において、換算厚さｔＲと２ＤＨＧ濃度との関係は、２ＤＨＧ濃度が１×１０13ｃｍ-2より少ない場合は概略直線関係となっていることが判明した。素子が動作する限界の換算厚さｔＲを推定するために、図２４の換算厚さｔＲが０〜１５０ｎｍの部分を拡大して図２５に示す。図２５に、基準試料である試料Ａ−３、Ａ−４、Ａ−６の２ＤＥＧ濃度の１／１０の値、すなわち、限界２ＤＨＧ濃度を横線で示した。すなわち、限界２ＤＨＧ濃度は、試料Ａ−３では１．１×１０12ｃｍ-2、試料Ａ−４では０．８９×１０12ｃｍ-2、試料Ａ−６では１．７×１０12ｃｍ-2である。この限界２ＤＨＧ濃度は，素子が分極超接合素子として動作するに必要な最低限の２ＤＨＧ濃度である。それは、前に説明した通り、分極超接合素子として有効な２ＤＨＧ濃度は２ＤＥＧ濃度とのバランスが重要であり、その値は共存する２ＤＥＧの濃度の１／５から１／１０であることを述べたが、ここで濃度の高い方向の（厳しい方の）１／５を採用している。
【０１０６】
図２５において、限界２ＤＨＧ濃度に達する換算厚さｔＲは、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成が０．１７、厚さが４７ｎｍの試料２４〜２７では７０ｎｍ、Ａｌ組成が０．２３、厚さが４７ｎｍの試料８〜２３では５５ｎｍ、Ａｌ組成が０．３５、厚さが２５ｎｍの試料２８〜３１では５０ｎｍとなった。アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．２３の素子のデータについては、図２２より、限界厚さは５５ｎｍであった。Ａｌ組成ｘが０．３５の試料のアンドープＡｌx Ｇａ1-x Ｎ層の厚さは２５ｎｍであるが、図２３に見られるように、この厚さの領域（１７ｎｍから４２ｎｍ）では２ＤＥＧ濃度の厚さ依存性は高々３０％程度で、特に本件の実験の厚さ（２５ｎｍ〜４７ｎｍ）の範囲では、上記３つの試料グループの限界厚さは、Ａｌ組成の違いとして理解することができる。
【０１０７】
さて、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘに対して、限界２ＤＨＧ濃度に対する換算厚さｔＲをプロットしたものが図２６である。図２６の３つのデータは各々のＡｌ組成ｘに対する限界換算厚さである。図２６に、これらの３点を通る曲線を示した。この曲線は、Ａｌ組成をｘ、限界厚さをｙ［ｎｍ］としたとき、下記の式（３）で与えられるものである。
ｙ＝ａ／（ｘ−ｂ）＋ｃ                              （３）
ただし、ａ＝０．８６４
ｂ＝０．１３４
ｃ＝４６．０
この式（３）は、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが異なる構造に対して限界厚さを与えるために採用した経験式である。
【０１０８】
分極超接合構造のアンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．１７から０．３５で、厚さが概ね２５ｎｍから４７ｎｍにある場合、換算厚さｔＲが式（３）で示す限界厚さよりも大きいことが必要である。すなわち、Ａｌ組成が０．１７から０．３５、厚さが２５ｎｍから４７ｎｍの範囲において、適用換算厚さｔＲは、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］          （４）
である。
【０１０９】
高性能の分極超接合素子を実現させるための設計においては、以上のような低いまたはゼロ（０）のＭｇ量の分極超接合領域においてもｐ電極の低接触抵抗を実現させることが必要であり、それには、分極超接合領域とｐ電極コンタクト領域とを構造的に分離し、ｐ電極コンタクト領域に、ｐ型ＧａＮ層２５よりも高濃度のアクセプタ濃度（Ｍｇ濃度）を有するｐ+ 型ＧａＮコンタクト層を設け、このｐ+ 型ＧａＮコンタクト層にｐ電極をコンタクトさせる。
【０１１０】
図１４Ａおよび図１４Ｂや図１６に示すホール測定試料においては、最上層のｐ+ 型ＧａＮコンタクト層２６の中央部をエッチングすることによって、分極超接合領域とｐ電極コンタクト領域とを作製しているが、例えば、図２７または図２８Ａおよび図２８Ｂに示すような方法を用いて分極超接合領域とｐ電極コンタクト領域とを作製してもよい。すなわち、図２７に示すように、ｐ型ＧａＮ層２５まで成長させた後、その上にＳｉＯ2 膜などの誘電体膜からなる成長マスク３０を形成し、この成長マスク３０の一部をエッチングにより除去して開口を形成し、この開口に露出したｐ型ＧａＮ層２５上にｐ+ 型ＧａＮコンタクト層２６を選択成長させる。あるいは、図２８Ａに示すように、ｐ型ＧａＮ層２５まで成長させた後、その上にＳｉＯ2 膜などの誘電体膜からなる成長マスク３０を形成し、この成長マスク３０の一部をエッチングにより除去して開口を形成し、この成長マスク３０を用いてアンドープＡｌx Ｇａ1-x Ｎ層２３の途中の深さまでエッチングして溝３１を形成する。そして、図２８Ｂに示すように、成長マスク３０を用いてこの溝３１の内部にｐ+ 型ＧａＮコンタクト層２６を選択成長させて埋め込む。
【０１１１】
次に、この半導体素子を電界効果トランジスタおよびダイオードに適用した具体的な構造例について説明する。
【０１１２】
［第１の構造例］
図２９は４端子構造の電界効果トランジスタを示す。図２９に示すように、アンドープＧａＮ層４１、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層４２（０．１７≦ｘ≦０．３５）、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ソース電極４６およびドレイン電極４７は、例えばＴｉ／Ａｌ二層膜により構成され、アンドープＡｌx Ｇａ1-x Ｎ層４２に対してオーミック接触している。ソース電極４６とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２上にゲート電極４８が設けられ、ｐ+ 型ＧａＮコンタクト層４５上にｐ電極４９が設けられている。ゲート電極４８は、例えばＮｉ／Ａｕ二層膜により構成され、アンドープＡｌx Ｇａ1-x Ｎ層４２に対してショットキー接触している。ｐ電極４９は、例えばＮｉ／Ａｕ二層膜により構成され、ｐ+ 型ＧａＮコンタクト層４５に対してオーミック接触している。この電界効果トランジスタは、ｐ電極４９とソース電極４６とを接続する方式（これは金属フィールドプレート（ＦＰ）方式のソースフィールドプレートに相当する）およびｐ電極４９とゲート電極４８とを接続する方式（ｐ電極４９をベース電極と考えるとこれはベースフィールドプレートに相当する）の両方式に対応できる構造である。なお、図２９においては、ソース電極４６とゲート電極４８との間、ゲート電極４８とアンドープＧａＮ層４３との間およびアンドープＧａＮ層４３とドレイン電極４７との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２が露出しているが、必要に応じてアンドープＡｌx Ｇａ1-x Ｎ層４２の表面をアンドープＧａＮ層で覆うことにより露出しないようにすることができる。
【０１１３】
［第２の構造例］
図３０は３端子構造の電界効果トランジスタを示す。図３０に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ソース電極４６とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２上にｐ電極４９を兼用するゲート電極４８が、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面からｐ+ 型ＧａＮコンタクト層４５上に延在して設けられている。ゲート電極４８は、例えばＮｉ／Ａｕ二層膜からなり、ｐ+ 型ＧａＮコンタクト層４５に対してオーミック接触している。この電界効果トランジスタは、ゲート電極４８とｐ電極４９とを一体化した３端子構造を有し、図２５に示す電界効果トランジスタにおいてゲート電極４８とｐ電極４９とを一体化したものと等価である。
【０１１４】
［第３の構造例］
図３１はノーマリーオフ型の３端子構造の電界効果トランジスタを示す。図３１に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ソース電極４６とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２に溝がアンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面に連なって設けられ、ｐ電極４９を兼用するゲート電極４８が、この溝の内部に埋め込まれ、さらにアンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面からｐ+ 型ＧａＮコンタクト層４５上に延在している。この電界効果トランジスタの閾値電圧の制御は、アンドープＡｌx Ｇａ1-x Ｎ層４２に設けられた溝の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２の厚さ、あるいは溝形成時のエッチング残し量によって行う。
【０１１５】
［第４の構造例］
図３２は３端子構造の電界効果トランジスタを示す。図３２に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ｐ+ 型ＧａＮコンタクト層４５上にゲート電極４８を兼用するｐ電極４９が設けられている。この電界効果トランジスタの動作は、閾値電圧が深く（負側にシフト）なるほかは図３１に示す電界効果トランジスタと同様である。
【０１１６】
［第５の構造例］
図３３はノーマリーオフ型の３端子構造の電界効果トランジスタを示す。図３３に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされている。アンドープＡｌx Ｇａ1-x Ｎ層４２に、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面に連なって溝が設けられ、この溝の内部にｐ+ 型ＧａＮコンタクト層４５が埋め込まれ、このｐ+ 型ＧａＮコンタクト層４５と２次元正孔ガス（図示せず）とが接合している。ｐ+ 型ＧａＮコンタクト層４５は選択再成長により成長させることができる。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ｐ+ 型ＧａＮコンタクト層４５上にゲート電極４８を兼用するｐ電極４９が設けられている。図３１に示す電界効果トランジスタにおいては、ゲート電極４８はショットキー接合型であるが、この電界効果トランジスタにおいては、ゲート電極４８はｐ／ｎ接合型である。このようにこの電界効果トランジスタのゲート電極４８はｐ／ｎ接合型であるが、ｐ／ｎ接合の拡散電位が３．４Ｖであり、ショットキー接合の拡散電位〜１．４Ｖよりも＋２Ｖ高く、ゲート閾値電圧を大きく取ることができる。ｐ+ 型ＧａＮコンタクト層４５の下方の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２を完全に除去し、アンドープＧａＮ層４１にｐ+ 型ＧａＮコンタクト層４５を接触させることも、閾値電圧の向上の観点から良い構造である。
【０１１７】
［第６の構造例］
図３４は３端子構造のダイオードを示す。図３４に示すように、アンドープＧａＮ層５１、アンドープＡｌx Ｇａ1-x Ｎ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層５２上のアンドープＧａＮ層５３およびｐ型ＧａＮ層５４はメサ型にパターニングされ、ｐ型ＧａＮ層５４上にｐ+ 型ＧａＮコンタクト層５５がメサ型で設けられている。アンドープＧａＮ層５３およびｐ型ＧａＮ層５４を挟んでアノード電極５６およびカソード電極５７が設けられている。アノード電極５６は、アンドープＧａＮ層５１に達する深さに設けられた溝５８の内部に埋め込まれ、アンドープＧａＮ層５１とアンドープＡｌx Ｇａ1-x Ｎ層５２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層５１に形成された２ＤＥＧ（図示せず）と直接接触している。アノード電極５６は、例えば、ｎ型ＧａＮ系半導体に対しショットキー接触するＮｉ／Ａｕ二層膜等で形成される。ソース電極５７はアンドープＡｌx Ｇａ1-x Ｎ層５２上に設けられている。ｐ+ 型ＧａＮコンタクト層５５上にｐ電極５９が設けられている。アノード電極５６とｐ電極５９とは互いに電気的に接続されている。このダイオードは、図２５に示す電界効果トランジスタのゲート電極４８をその下のアンドープＡｌx Ｇａ1-x Ｎ層５２をエッチングしてアンドープＧａＮ層５１に接触させることによりショットキー接合を形成したものに相当する。必要に応じて、アノード電極５６とｐ電極５９とを一体に形成してもよい。
【０１１８】
［第７の構造例］
図３５は２端子構造のダイオードを示す。図３５に示すように、アンドープＧａＮ層５１、アンドープＡｌx Ｇａ1-x Ｎ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層５２上のアンドープＧａＮ層５３およびｐ型ＧａＮ層５４はメサ型にパターニングされている。アンドープＡｌx Ｇａ1-x Ｎ層５２に、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４の端面に連なって溝が設けられ、この溝の内部にｐ+ 型ＧａＮコンタクト層５５が埋め込まれ、このｐ+ 型ＧａＮコンタクト層５５と２次元正孔ガス（図示せず）とが接合している。アンドープＧａＮ層５３およびｐ型ＧａＮ層５４を挟んでアノード電極５６およびカソード電極５７が設けられている。ｐ+ 型ＧａＮコンタクト層５５に連なってアンドープＧａＮ層５１に達する深さの別の溝５８が設けられている。アノード電極５６は、この別の溝５８の内部に埋め込まれ、さらにｐ+ 型ＧａＮコンタクト層５５上に延在している。アノード電極５６は例えばＮｉ／Ａｕ二層膜により形成される。ソース電極５７はアンドープＡｌx Ｇａ1-x Ｎ層５２上に設けられている。
【０１１９】
［第８の構造例］
図３６は２端子構造のダイオードを示す。図３６に示すように、アンドープＧａＮ層５１、アンドープＡｌx Ｇａ1-x Ｎ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層５２上のアンドープＧａＮ層５３およびｐ型ＧａＮ層５４はメサ型にパターニングされ、ｐ型ＧａＮ層５４上にｐ+ 型ＧａＮコンタクト層５５がメサ型で設けられている。アノード電極５６とアンドープＧａＮ層５３およびｐ型ＧａＮ層５４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層５２に溝６０がアンドープＧａＮ層５３およびｐ型ＧａＮ層５４の端面に連なって設けられている。この溝６０の内部にｐ電極５９が埋め込まれ、さらにアンドープＧａＮ層５３およびｐ型ＧａＮ層５４の端面からｐ+ 型ＧａＮコンタクト層５５上に延在し、アノード電極５６と一体になって互いに電気的に接続されている。このダイオードは、図３２に示す、ゲート閾値電圧が０Ｖ以上のノーマリーオフ型（エンハンスメントモード）電界効果トランジスタのソース電極４６とゲート電極４８とを一体化させた構造を有する。カソード電極５７に対してアノード電極５６に正の電圧を印加するとショットキー接合がオンとなり、オーミック電極であるアノード電極５６とカソード電極５７との間に順電流が流れる。アノード電極５６に負電圧を印加するとショットキー接合がオフとなり、隣に接しているアノード電極５６とカソード電極５７との間に電流は流れない。
【０１２０】
次に、図３７に示すような分極超接合構造を適用した電界効果トランジスタを作製し、動作実験を行った結果について説明する。この動作実験により、ｐ電極のコンタクト抵抗がトランジスタのスイッチング特性に与える影響を評価することができる。
【０１２１】
図３７に示すように、この電界効果トランジスタにおいては、アンドープＧａＮ層６１、アンドープＡｌx Ｇａ1-x Ｎ層６２、アンドープＧａＮ層６３およびｐ型ＧａＮ層６４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層６２上のアンドープＧａＮ層６３およびｐ型ＧａＮ層６４はメサ型にパターニングされている。アンドープＧａＮ層６３およびｐ型ＧａＮ層６４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層６２上にソース電極６５およびドレイン電極６６が設けられている。ｐ型ＧａＮ層６４上には、ｐ電極を兼用するゲート電極６７が設けられている。図３７には、トランジスタがオンの状態の電子および正孔の状態を示す。符号６８は２ＤＨＧ、６９は２ＤＥＧを示す。図３８に、トランジスタがオフの状態の電子および正孔の状態を示す。図３８では、ゲート電極６７に負電圧が印加され、ゲート電極６７を通じて正孔（２ＤＨＧ６８）が引き抜かれ、その直下の電子チャネル（２ＤＥＧ６９）が空乏化されている。このように、トランジスタのオン・オフ動作において、正孔（２ＤＨＧ６８）の注入／引抜きが行われる。もし、正孔（２ＤＨＧ６８）の移動に障害があれば、動特性に影響を及ぼす。
【０１２２】
正孔（２ＤＨＧ６８）の移動に影響を及ぼす要因としては、正孔の移動度がある。正孔の移動度は表３に示したように実験的には１５〜３０［ｃｍ2 ／Ｖｓ］程度である。この値は電子の移動度の１／５００〜１／１０００であり、正孔の移動速度が本トランジスタの速度を支配すると考えられる。とすると、スイッチング速度は通常のＨＦＥＴの１／１０００以下と推定される。従って、分極超接合領域の長さにも依るが、遮断周波数は数ＭＨｚ〜数１０ＭＨｚ程度と推定される。しかし、Ｓｉ−ＩＧＢＴ（Insulated Gate Bipolar Transistor)のスイッチング周波数は高々数１０ｋＨｚであり、また、Ｓｉ−パワーＭＯＳＦＥＴのそれは数ＭＨｚである。超接合を用いたこの電界効果トランジスタは高耐圧パワー素子への適用であり、速度はＳｉ−ＩＧＢＴおよびＳｉ−パワーＭＯＳＦＥＴ以上の速度が可能となる。
【０１２３】
ところで、上記速度を達成するためには、ｐ電極のコンタクト抵抗が上記の正孔の移動速度に影響しないように小さくなければならない。そこで、ｐ電極のコンタクト抵抗の影響を調べるために、コンタクト抵抗が互いに大きく異なる二つのトランジスタ１、２を作製し、動特性を調べた。トランジスタ１は図３９に示すような３端子構造である。図３９に示すように、トランジスタ１の層構造は、アンドープＡｌx Ｇａ1-x Ｎ層６２は厚さ４７ｎｍでｘ＝０．２３、アンドープＧａＮ層６３の厚さは２５ｎｍ、ｐ型ＧａＮ層６４はＭｇ濃度が１．５×１０19ｃｍ-3で厚さ４０ｎｍである。トランジスタ２は図４０に示すような３端子構造である。図４０に示すように、トランジスタ２の層構造は、アンドープＡｌx Ｇａ1-x Ｎ層６２は厚さ４７ｎｍでｘ＝０．２３、アンドープＧａＮ層６３の厚さは２５ｎｍ、ｐ型ＧａＮ層６４はＭｇ濃度が１．５×１０19ｃｍ-3で厚さ２０ｎｍであり、ｐ型ＧａＮ層６４上に、Ｍｇ濃度が１．５×１０19ｃｍ-3で厚さ２０ｎｍのｐ型ＧａＮ層およびＭｇ濃度が５×１０19ｃｍ-3で厚さ４０ｎｍのｐ+ 型ＧａＮコンタクト層７１が順次積層され、メサ型に形成されている。ただし、図４０においては、ｐ型ＧａＮ層６４上のｐ型ＧａＮ層はｐ+ 型ＧａＮコンタクト層７１に含ませて図示している。トランジスタ２については、高濃度のｐ+ 型ＧａＮコンタクト層７１が最表面に付加されているので、ｐ電極を兼用するゲート電極６７のコンタクト領域以外のｐ+ 型ＧａＮコンタクト層７１はエッチングで除去した。エッチング量は６０ｎｍである。トランジスタ１のコンタクト抵抗は１．３×１０4 Ωｃｍ2 、トランジスタ２のコンタクト抵抗は０．８４Ωｃｍ2 である。
【０１２４】
測定回路を図４１に示す。図４１に示すように、直流電圧源、負荷抵抗および試験用のトランジスタ（トランジスタ１または２）を直列に接続した。電源電圧を２００Ｖに、負荷抵抗を３９２Ωに設定した。トランジスタ１または２をピンチオフ状態で１０秒間保持し、次にゲート電極６７に正電圧パルスを印加し、トランジスタ１または２をオンした。ゲート電極６７に印加する正電圧のパルス幅は１μｓである。なお、図４１においては、ＰＳＪ−ＦＥＴであるトランジスタ１または２を記号で示した。この記号において、○は２ＤＨＧを示す。
【０１２５】
図４２および図４３に、ゲート電圧Ｖg 、ドレイン電圧Ｖd 、ドレイン電流Ｉd の波形を示す。オフ状態からオン状態への遷移時には、負荷抵抗に電圧がかかるのでドレイン電圧Ｖd が低下してゆく。まず、トランジスタ１については、ドレイン電圧Ｖd の急速な降下の後、それ以上Ｖd の低下がなく一定値となった。一定に達したＶd 値は６９Ｖであった。これは素子のチャネル抵抗が非常に大きいことを示しており、いわゆる電流コラプス状態となっている。なお、この現象をスイッチングコラプスと言い、通常のＨＦＥＴでもこれが大きな問題となっている。これの原因は、正孔の注入速度が小さく、ｐ型ＧａＮ層６４の領域が負イオン化状態のままであり、クーロン的影響によりチャネル狭窄が生じており、小さなドレイン電流Ｉd と大きなドレイン電圧Ｖd の状態を生じている。なお、このトランジスタ１でもＤＣ（パルス幅数１００ｍｓ以上）では電流コラプスは解消されている。一方、オン状態からオフ状態への遷移は、ゲート電極６７−ドレイン電極６６間は２００Ｖの極めて高い逆バイアス状態となるので、ｐ電極を兼用するゲート電極６７のｐ型ＧａＮ層６４に対するコンタクト抵抗が高くても正孔は引抜かれ、１００ｎｓ以下の速さで綺麗なオフ状態となっていることが分かる。
【０１２６】
次に、トランジスタ２の動特性を見てみる。図４３に示すように、ドレイン電圧Ｖd は２００ｎｓ以下でほぼ下がり切っている。これは分極超接合領域が、２００ｎｓ程度で正孔が注入され、中性化されていることを示している。
【０１２７】
以上により、ｐ電極のコンタクト抵抗が小さいことが非常に重要であることが分かる。
【０１２８】
この第１の実施の形態によれば、特許文献３および非特許文献３で提案された、分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができ、高耐圧化と同時に、スイッチング時の電流コラプスの発生をなくし、かつ高速動作が可能な低損失のＧａＮ系半導体素子を実現することができる。
【０１２９】
〈２．第２の実施の形態〉
第２の実施の形態によるＧａＮ系半導体素子について説明する。
【０１３０】
第１の実施の形態においては、限界換算厚さをアンドープＡｌx Ｇａ1-x Ｎ層２３（あるいはアンドープＡｌx Ｇａ1-x Ｎ層１２）の構造（組成・厚さ）に対して求めた。ところで、Ａｌx Ｇａ1-x Ｎ層のＡｌ組成や厚さを出来上がりの素子で簡便に計測することは容易ではない。ところが、電子濃度の測定は容易であり、従って素子の２ＤＥＧ濃度と換算厚さｔＲとの関係を検討することの効用は大きい。そこでそれを検討する。前述してきたように、Ａｌx Ｇａ1-x Ｎ層の構造と２ＤＥＧ濃度とは、上記の参考文献にもある通り、一次の関係にあり、換算厚さｔＲを基準ＨＥＭＴの２ＤＥＧ濃度との関係においても求めることができる。基準ＨＥＭＴは、アンドープＧａＮ層１１と、その上に形成された厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層１２（０．１７≦ｘ≦０．３５）とからなる構造を有する構造を有するＨＥＭＴであり、０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下の２ＤＥＧ濃度を有する。この基準ＨＥＭＴの２ＤＥＧ濃度に対して、対応する分極超接合構造の限界２ＤＨＧ濃度を与える換算厚さｔＲを図示すると図４４に示すようになる。図４４に、測定値に一致した１／ｘ曲線を示した。基準ＨＥＭＴの２ＤＥＧ濃度を１０12ｃｍ-2を単位としてｎS と表し、限界換算厚さをｙと表す。このとき、
式
ｙ＝ａ／（ｎS −ｂ）＋ｃ                        （４）
において、実験値に一致する曲線のａ、ｂ、ｃは、ａ＝２４．２２（丸めて２４．２）、ｂ＝７．８３、ｃ＝４７．３６（丸めて４７．４）であった。
【０１３１】
上記の検討においては、アンドープＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘは０．１７≦ｘ≦０．３５、厚さは２５ｎｍ以上４７ｎｍ以下としているが、結晶成長の様々な条件によって、０．８９×１０13ｃｍ-2以上１．７×１０13ｃｍ-2以下の２ＤＥＧ濃度を有する基準ＨＥＭＴのアンドープＡｌx Ｇａ1-x Ｎ層２３（あるいはアンドープＡｌx Ｇａ1-x Ｎ層１２）の構造（組成・厚さ）は変化し得る。そして、０．１７≦ｘ≦０．３５のＡｌ組成ｘおよび２５ｎｍ以上４７ｎｍ以下の厚さと異なるＡｌ組成および厚さを有するアンドープＡｌx Ｇａ1-x Ｎ層２３によっても上記の２ＤＥＧ濃度が得られることは、上記の参考文献と基準ＨＥＭＴとの２ＤＥＧ濃度の違いのように明らかである。なぜなら、２ＤＥＧは分極によって生じるからであり、アンドープＡｌx Ｇａ1-x Ｎ層２３はその分極を生じさせるために導入され、その分極度を得るためのアンドープＡｌx Ｇａ1-x Ｎ層２３の構造（組成・厚さ）は成長装置や温度などの様々な条件によって変化し得るからである。もっとも、そうは言っても、上記の０．１７≦ｘ≦０．３５のＡｌ組成および２５ｎｍ以上４７ｎｍ以下の厚さの範囲を大きく逸脱するものではない。従って、Ａｌx Ｇａ1-x Ｎ層の上記のＡｌ組成および厚さに代えて、基準ＨＥＭＴの２ＤＥＧ濃度が０．８９×１０13ｃｍ-2以上１．７×１０13ｃｍ-2以下となるアンドープＡｌx Ｇａ1-x Ｎ層２３（０＜ｘ＜１）に対して適用できる換算厚さｔＲは
ｔＲ≧２４．２／（ｎS −７．８３）＋４７．４［ｎｍ］                （５）
である。ただし、基準ＨＥＭＴの２ＤＥＧ濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下である限り、アンドープＡｌx Ｇａ1-x Ｎ層２３の代わりにドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層、例えばＳｉがドープされたｎ型Ａｌx Ｇａ1-x Ｎ層を用いてもよい。
【０１３２】
そこで、このＧａＮ系半導体素子においては、換算厚さｔＲが式（５）を満たすようにアンドープＧａＮ層１３の厚さｕ［ｎｍ］、ｐ型ＧａＮ層１４の厚さｖ［ｎｍ］、ｐ型ＧａＮ層１４のＭｇ濃度ｗ［ｃｍ-3］ならびにアンドープＡｌx Ｇａ1-x Ｎ層１２（あるいはドープされたＡｌx Ｇａ1-x Ｎ層１２）のＡｌ組成および厚さが選ばれる。こうすることで、１×１０12ｃｍ-2以上の濃度の２ＤＨＧ１６を生成することができる。
【０１３３】
このＧａＮ系半導体素子の上記以外のことは、第１の実施の形態によるＧａＮ系半導体素子と同様である。
【０１３４】
このＧａＮ系半導体素子の具体的な構造例も、基本的には第１の実施の形態と同様である。
【０１３５】
この第２の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
【０１３６】
〈３．第３の実施の形態〉
第３の実施の形態によるＧａＮ系双方向電界効果トランジスタ（分極超接合双方向電界効果トランジスタ）について説明する。
【０１３７】
図４５はこのＧａＮ系双方向電界効果トランジスタを示す。図４５に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされている。ｐ型ＧａＮ層４４上に二つのｐ+ 型ＧａＮコンタクト層４５ａ、４５ｂがメサ型で、かつ互いに分離して設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上に二つのソース電極４６ａ、４６ｂが互いに分離して設けられている。ｐ+ 型ＧａＮコンタクト層４５ａ上にゲート電極として用いられるｐ電極４９ａが設けられ、ｐ+ 型ＧａＮコンタクト層４５ｂ上にゲート電極として用いられるｐ電極４９ｂが設けられている。ソース電極４６ａ、４６ｂ、ｐ+ 型ＧａＮコンタクト層４５ａ、４５ｂおよびｐ電極４９ａ、４９ｂは、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４に関して左右対称に形成されている。
【０１３８】
このＧａＮ系双方向電界効果トランジスタは、ゲート電極として用いられるｐ電極４９ａ、４９ｂに印加される信号電圧（スイッチ信号）により、入力される交流電圧に対し、順逆両方向の電圧をオン／オフすることができる。この場合、入力される交流電圧の極性に応じて、ソース電極４６ａまたはソース電極４６ｂがドレイン電極として働く。
【０１３９】
このＧａＮ系双方向電界効果トランジスタは、マトリックスコンバータの双方向スイッチとして用いて好適なものである。一例を図４６に示す。図４６はマトリックスコンバータＣを用いた三相交流誘導電動機Ｍの電源回路を示す。図４６に示すように、マトリックスコンバータＣは、横方向の配線Ｗ1 、Ｗ2 、Ｗ3 と縦方向の配線Ｗ4 、Ｗ5 、Ｗ6 との各交差部に、各交差部で交差する横方向の配線と縦方向の配線とを接続する双方向スイッチＳがマトリックス状に設けられている。配線Ｗ1 、Ｗ2 、Ｗ3 には、三相交流電源Ｐの各相の電圧が入力フィルタＦを介して入力される。配線Ｗ4 、Ｗ5 、Ｗ6 は三相交流誘導電動機Ｍに接続されている。双方向スイッチＳとしては、図４５に示すＧａＮ系双方向電界効果トランジスタが用いられる。
【０１４０】
図４６に示す電源回路においては、マトリックスコンバータＣの双方向スイッチＳを高速でオン／オフすることにより、配線Ｗ1 、Ｗ2 、Ｗ3 に入力される三相交流の各相の電圧を直接、パルス幅変調（ＰＷＭ）により短冊状に切り出し、それによって得られる任意の電圧および周波数の交流電圧を配線Ｗ4 、Ｗ5 、Ｗ6 に出力し、三相交流誘導電動機Ｍを駆動する。
【０１４１】
このＧａＮ系双方向電界効果トランジスタは、マルチレベルインバータの双方向スイッチとして用いても好適なものである。マルチレベルインバータは、例えば、電力変換システムの電力変換効率の向上に有効である（例えば、富士時報  Vol.83 No.6 2010,pp.362-365 参照。）。
【０１４２】
この第３の実施の形態によるＧａＮ系双方向電界効果トランジスタによれば、双方向に構成されていないＧａＮ系電界効果トランジスタ、例えば図３２に示すＧａＮ系電界効果トランジスタに比べて、ゲート電極にスイッチ信号が入力された時の立ち上がり時間を短縮することができ、高速動作化を図ることができる。このため、このＧａＮ系双方向電界効果トランジスタを図４６に示すマトリックスコンバータＣの双方向スイッチＳに用いることにより、双方向スイッチＳをより高速でスイッチングすることができ、マトリックスコンバータＣの高速動作化を図ることができる。これによって、高性能のマトリックスコンバータＣを実現することができ、このマトリックスコンバータＣを用いることにより高性能の交流電源回路を実現することができる。同様に、高性能のマルチレベルインバータを実現することができ、このマルチレベルインバータを用いることにより高効率の電力変換システムを実現することができる。
【０１４３】
〈４．第４の実施の形態〉
第４の実施の形態によるＧａＮ系双方向電界効果トランジスタについて説明する。
このＧａＮ系双方向電界効果トランジスタは、式（５）が成立することを除いて、第３の実施の形態によるＧａＮ系双方向電界効果トランジスタと同様な構成を有する。第３の実施の形態によるＧａＮ系双方向電界効果トランジスタと同様に、このＧａＮ系双方向電界効果トランジスタは、図４６に示すマトリックスコンバータＣの双方向スイッチＳあるいはマルチレベルインバータの双方向スイッチとして用いることができる。
【０１４４】
この第４の実施の形態によれば、第３の実施の形態と同様な利点を得ることができる。
【０１４５】
〈５．第５の実施の形態〉
第５の実施の形態においては、第１〜第４の実施の形態のいずれかによるＧａＮ系電界効果トランジスタまたはＧａＮ系双方向電界効果トランジスタを構成するチップを実装基板上にフリップチップ実装した実装構造体について説明する。
【０１４６】
まず、この実装構造体の意義およびその説明を分かりやすくするために、本発明者が行った考察について説明する。
【０１４７】
この発明による電界効果トランジスタにおいては、分極接合の利点と超接合の利点とを兼ね備えた分極超接合と呼ばれるものの原理を用いているので、走行チャネル全域に亘って低い均一電界を実現することができる。一例として、サファイア基板上に作製した図４７に示す電界効果トランジスタ（ＰＳＪ−ＦＥＴ）のオフ耐圧の、分極超接合領域の長さ（ＰＳＪ長（Ｌpsj ））に対する依存性を図４８に示す。この電界効果トランジスタは、図３２に示す電界効果トランジスタとほぼ同様な構造を有する。ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられているが、図４７においては図示されていない。また、ゲート電極を兼用するｐ電極４９は、アンドープＧａＮ層４３、ｐ型ＧａＮ層４４およびｐ+ 型ＧａＮコンタクト層４５の端面からｐ+ 型ＧａＮコンタクト層４５上に延在して設けられている。図４７に示すように、ＰＳＪ長Ｌpsj は、ゲート電極を兼用するｐ電極４９のドレイン電極４７側の端面とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４のドレイン電極４７側の端面との間の距離である。符号４０はサファイア基板を示す。Ｌpsj を１０μｍ、２０μｍ、３０μｍ、４０μｍと変化させた四種類の電界効果トランジスタを作製した。図４８から分かるように、オフ耐圧は、Ｌpsj ＝１０μｍの場合には１８００Ｖが得られ、Ｌpsj ＝４０μｍの場合には６０００Ｖも得られた。オフ耐圧はＬpsj に比例しており、超接合の効果が実現している。耐圧がＬpsj に比例しているから、もし耐圧を２倍にしたければ、Ｌpsj を２倍にすればよい。
【０１４８】
以上はサファイア基板４０上に作製した電界効果トランジスタに関する結果であるが、下地の基板をＳｉ基板にすると、こうはならない。すなわち、図４７に示す構造を有する電界効果トランジスタをＳｉ基板上に作製した場合について考察する。図４９にこの電界効果トランジスタを示す。この電界効果トランジスタは図３２に示す電界効果トランジスタとほぼ同様な構造を有する。図４９に示すように、この電界効果トランジスタにおいては、Ｓｉ基板８０上に厚さが１００ｎｍのＡｌＮ層８１、厚さが１．５μｍのＡｌＧａＮバッファ層８２、厚さが２．５μｍのアンドープＧａＮ層８３、厚さが４０ｎｍのアンドープＡｌ0.23Ｇａ0.77Ｎ層８４、厚さが３０ｎｍのアンドープＧａＮ層８５およびアクセプタ濃度が１×１０19ｃｍ-3で厚さが２０ｎｍのｐ型ＧａＮ層８６が順次積層されている。アンドープＡｌ0.23Ｇａ0.77Ｎ層８４上のアンドープＧａＮ層８５およびｐ型ＧａＮ層８６はメサ型にパターニングされ、ｐ型ＧａＮ層８６上にアクセプタ濃度が１×１０20ｃｍ-3で厚さが５ｎｍのｐ+ 型ＧａＮコンタクト層８７がメサ型で設けられている。アンドープＧａＮ層８５およびｐ型ＧａＮ層８６を挟んでアンドープＡｌ0.23Ｇａ0.77Ｎ層８４上にソース電極８８およびドレイン電極８９が設けられている。アンドープＧａＮ層８５はその両端面がそれぞれソース電極８８およびドレイン電極８９と接触するように延在している。ｐ+ 型ＧａＮコンタクト層８７上にゲート電極を兼用するｐ電極９０が設けられている。アンドープＡｌ0.23Ｇａ0.77Ｎ層８４とアンドープＧａＮ層８５との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層８５に２ＤＨＧ１５が形成され、かつ、アンドープＧａＮ層８３とアンドープＡｌ0.23Ｇａ0.77Ｎ層８４との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層８３に２ＤＥＧ１６が形成されている。この場合、ゲート幅Ｗg ＝０．１ｍｍ、Ｌpsj ＝１８μｍである。
【０１４９】
図５０は、この電界効果トランジスタ（ＰＳＪ−ＦＥＴ）のドレイン電流−ドレイン電圧特性の測定結果を示す。ただし、ゲート電圧Ｖg ＝−１０Ｖである。図５０の縦軸は対数目盛である。図５０に示すように、この電界効果トランジスタは、ドレイン電圧が８００Ｖ近辺からドレイン電流が増加している。図５０の縦軸をリニア目盛としたものを図５１に示す。図５１より、ドレイン電圧が９５０Ｖ付近からドレイン電流が急激に増加していることが分かる。すなわち、Ｓｉ基板８０上の電界効果トランジスタ（ＰＳＪ−ＦＥＴ）のオフ耐圧は約９５０Ｖで、図４７に示すサファイア基板４０上の電界効果トランジスタのオフ耐圧に比べて小さい。これは、Ｓｉ基板８０上の電界効果トランジスタでは、動作時に、電子がソース電極８８から下地のＳｉ基板８０に抜けてからドレイン電極８９に達するリーク電流パス、あるいは、電子がソース電極８８からＳｉ基板８０とＡｌＮ層８１との界面を経由してドレイン電極８９に達するリーク電流パスが存在することによることが判明している。Ｓｉ基板８０の耐圧は０．３ＭＶ／ｃｍとＧａＮの耐圧より一桁小さいことが原因である。
【０１５０】
Ｓｉ基板上の電界効果トランジスタのリーク電流の低減を図るためには、Ｓｉ基板を除去してそこに絶縁性物質をコーティングして絶縁基板上の素子とすればよい。図５２は、Ｓｉ基板を除去する前の電界効果トランジスタ（試料Ａ）およびＳｉ基板を除去してそこに例としてエポキシ樹脂をコーティングして絶縁基板上の素子とした後の電界効果トランジスタ（試料Ｂ）のドレイン電流−ドレイン電圧特性の測定結果を示す。ただし、試料Ａ、Ｂとも、Ｗg ＝１ｍｍ、Ｌpsj ＝２５μｍである。図５２から分かるように、Ｓｉ基板を除去してそこにエポキシ樹脂をコーティングして絶縁基板上の素子とした試料Ｂでは、リーク電流は、Ｓｉ基板を除去する前の試料Ａのリーク電流値の４０００分の１に減少した。ただし、試料Ａのドレイン電流値＝１０μＡ（１×１０-5Ａ）をコンプライアンス電流値とした。電界効果トランジスタが破壊に至る電圧（破壊電圧）については、このときに使用した測定器で印加することができる最大電圧が１１００Ｖであったことにより破壊に至らなかったため不明であるが、以上のことから、Ｓｉ基板を除去することでＧａＮ本来の超高耐圧性能が得られることが証明された。
【０１５１】
ところで、従来のフィールドプレート（ＦＰ）技術とサファイア基板との組み合わせによって、電界効果トランジスタの高耐圧化と電流コラプス制御とが可能であるか、考察してみる。まず、フィールドプレートによって、フィールドプレートなしの場合よりも耐圧を高めることはできる。その理由は、フィールドプレートによって電界のピークを分割し最高電界を小さくすることができるためである。また、フィールドプレートにより電流コラプスも緩和することが同じ理由で可能である。しかしながら、サファイア基板上のフィールドプレート付きＧａＮ系ＨＦＥＴは電流コラプスの抑制が非常に不十分であることが知られ、現在では、サファイア基板上へのＧａＮ系ＨＦＥＴの実用化開発は高電流応用では断念されている。実際、図５３に示すように、従来のサファイア基板上のＧａＮ系ＨＦＥＴは電流コラプスが非常に大きく、実用的ではない。すなわち、ストレス電圧が５０Ｖ以上で電流コラプスが生じている。ただし、ＧａＮ系ＨＦＥＴは、図５３中の挿入図に示すように、サファイア基板上にアンドープＧａＮ層およびＡｌx Ｇａ1-x Ｎ層が順次積層され、Ａｌx Ｇａ1-x Ｎ層上にゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄが形成されたものである。これに対して、図５２に示すように、例えば図３２に示す電界効果トランジスタ（ＰＳＪ−ＦＥＴ）ではサファイア基板上に形成されたものであっても全く電流コラプスが生じない。すなわち、ＰＳＪ−ＦＥＴでは、ストレス電圧が３５０Ｖでも電流コラプスが生じていない。ここで、図５３は電流コラプスを測定した結果であり、横軸はストレス電圧、縦軸はストレス電圧印加前後のチャネル抵抗（オン抵抗）の比、すなわちストレス電圧印加前のチャネル抵抗ＲOn（印加前）に対するストレス電圧印加後のチャネル抵抗ＲOn（印加後）の比ＲOn（印加後）／ＲOn（印加前）である。ここで、ストレス電圧とは、ゲート電極を負にバイアスしてトランジスタをオフ状態にし、大きなドレイン電圧を印加するときのそのドレイン電圧のことである。ストレス電圧の印加により、ゲート・ドレイン間に大きな電圧（電界）が印加される。電流コラプスの測定方法は次の通りである。ゲート電極にゲート電圧（Ｖg ）として＋１Ｖのオン電圧を印加した状態で、ドレイン電圧（Ｖd ）を０から１０Ｖ程度まで印加し、ドレイン電流（Ｉd ）を測定する。次に、上記のストレス電圧を１秒間程度印加し、Ｖd を０Ｖ、Ｖg を＋１Ｖにセットする。次に、Ｖd を０から１０Ｖまで印加し、Ｉd を測定する。Ｉd の勾配（コンダクタンス）の逆数（チャネル抵抗）の比、すなわちＲOn（印加後）／ＲOn（印加前）を求める。こうして求めたＲOn（印加後）／ＲOn（印加前）をストレス電圧に対してプロットしたものが図５３である。
【０１５２】
図５３が示す意味を改めて説明すると、従来のＧａＮ系ＨＦＥＴはチャネル層であるアンドープＧａＮ層の下側（表面電極と反対側）はサファイア基板であり絶縁的であるため電流コラプスが生じてしまい、実用性がないということである。一方、伝導性のＳｉ基板上にＧａＮ系ＨＦＥＴを形成した後、Ｓｉ基板を除去して高耐圧化を図ろうとすると電流コラプスが生じる。従って、現在では、電流コラプスの抑制の観点から除去することのできないＳｉ基板の耐圧によって、ＧａＮ系ＨＦＥＴの実用的な耐圧が数１００Ｖに制限されてしまっている。これに対して、この発明による電界効果トランジスタ（ＰＳＪ−ＦＥＴ）では、チャネル層であるアンドープＧａＮ層（より一般的にはアンドープＩｎＧａＮ層）の下側が絶縁基板であっても電流コラプスが生じないので、サファイア基板は勿論、Ｓｉ基板を結晶成長のベース基板に用いても、それを除去することによって、電流コラプスフリーの高耐圧素子を製造することができる。
【０１５３】
さて、高耐圧化のために、チャネル層であるアンドープＧａＮ層の下部を絶縁基板とした場合の課題は、放熱性である。サファイアは熱伝導率が概ね３０［Ｗ／ｍＫ］である。Ｓｉ基板を結晶成長のベース基板とした場合、それを除去し、絶縁基板で支持する構造をとるとき、その熱伝導性が問題となる。実際、ポリイミドやエポキシ樹脂の熱伝導率は０．５から５［Ｗ／ｍＫ］である。このようにサファイアもポリイミドやエポキシ樹脂も熱伝導性が悪いため、このままでは素子の温度上昇が生じてしまうため、実用化することができない。
【０１５４】
放熱の問題は、公知の技術であるフリップチップ技術を改良適用することによって解決することができる。フリップチップ技術は、配線技術のカテゴリーに含まれ、ディジタル系高密度実装技術として発展している。通常、パッケージ内の（セラミック）基板とダイ（チップ）との間の配線はワイヤボンディング法によって行われているが、ダイのボンディング領域の縮小化のため、ハンダボールバンプを介して基板とダイパッドとの間をフェース・ツー・フェース（face to face) で直接結合させる。また、発光ダイオード（ＬＥＤ）やレーザーダイオード（ＬＤ）などの発光素子では、放熱の目的のため、サブマウント基板上にチップのほぼ全面をハンダ接合させるが、これもフリップチップの範疇である。一方、ＧａＮ系素子に対するフリップチップ技術は、本発明者の知る限り、電子素子（電子走行素子）に対しては殆ど報告がない。
【０１５５】
さて、フリップチップ技術においては、チップの放熱を目的とした場合、チップの発熱部に近接した領域でサブマウント基板と接合する必要がある。横型高電流電界効果トランジスタでは通常、ゲート電極、ソース電極およびドレイン電極とも櫛型構造（interdigital structure) をとるが、その櫛の歯のオーミック電極、すなわちソース電極およびドレイン電極にサブマウント基板を直接、熱接触させることが望ましい。図５４にその例を示す。すなわち、図５４に示すように、例えばＳｉ基板上に電界効果トランジスタ（ＰＳＪ−ＦＥＴ）（一例として、図４８に示すＧａＮ系電界効果トランジスタの構造を有する場合を示す。）を形成した後、まず公知の方法でＳｉ基板を除去し、露出した面に絶縁層９１を形成する。絶縁層９１は、例えば、ポリイミドなどの有機系材料やＳＯＧ（スピンオングラス）などの無機硝子系材料であればスピンコート法などで塗布することにより形成することができる。サファイア基板上に形成した電界効果トランジスタ（ＰＳＪ−ＦＥＴ）であれば、サファイア基板を厚さ１００μｍ程度まで薄化処理することが望ましい。ソース電極８８およびドレイン電極８９は、メッキ法により数μｍから１０μｍ程度の高さの金属ピラー状に形成されている。一方、サブマウント基板９２上にソース電極８８およびドレイン電極８９と概略同じサイズにパターニングされた金属層９３、９４を形成し、かつその上にハンダ層９５（またはハンダボール）を形成したものを用意し、このサブマウント基板９２のハンダ層９５をソース電極８８およびドレイン電極８９に位置合わせした状態で接触させる。サブマウント基板９２としては、例えば、Ｓｉ基板、ＳｉＣ基板、ダイヤモンド基板、ＢｅＯ基板、ＣｕＷ基板、ＣｕＭｏ基板、Ｃｕ基板、ＡｌＮ基板などを用いることができる。次に、この状態で加熱することによりハンダ層９５を溶融させてソース電極８８およびドレイン電極８９と金属層９３、９４とを溶着させる。この溶着のとき、溶融したハンダの表面張力によりソース電極８８およびドレイン電極８９と金属層９３、９４とが互いに自己整合するので、合わせ精度を要しない。市販のダイマウンター装置で可能である。なお、オーミック電極幅、すなわちソース電極８８およびドレイン電極８９の幅は、サブマウント基板９２上の金属層９３、９４のパターンに対して通常のダイマウンターで位置合わせすることが可能な程度の幅を必要とするが、一般的には２０μｍ以上あれば十分である。この実装構造体においては、動作時に電界効果トランジスタから発生する熱は、ソース電極８８およびドレイン電極８９と金属層９３、９４とを経由してサブマウント基板９２に迅速に伝わり、最終的にサブマウント基板９２から外部に放熱が行われる。なお、ソース電極８８およびドレイン電極８９のうちの一方だけ（例えば、ドレイン電極８９だけ）を金属層９３または金属層９４を介してサブマウント基板９２に接続するようにしてもよく、この場合も同様に最終的にサブマウント基板９２から放熱を有効に行うことができる。
【０１５６】
図５５に電界効果トランジスタを構成するチップ９６とサブマウント基板９２との全体像の一例を示す。サブマウント基板９２上の金属層９３、９４はそれぞれ櫛の歯状に形成されており、これらの金属層９３、９４が、チップ９６上に互いに分離したパターンとして形成されているソース電極８８およびドレイン電極８９とそれぞれ接続されている。チップ９６の外側の部分の金属層９３、９４には、ワイヤボンディング用の幅広の引出し電極パッド部が形成されている。この場合、チップ９６に引出し電極パッドを設ける必要がないので、ワイヤーボンディング領域の面積を節約することができ、その分だけチップ９６を小型化することが可能であり、ひいては電界効果トランジスタの製造コストの低減を図ることができる。参考のために、ワイヤボンディング法によりパッケージングを行った従来の横型パワートランジスタのチップの一例の写真を図５６に示す。このチップでは、チップにおいて真性領域（素子領域）とは別にワイヤボンディング領域が必要であるため、チップの面積が増大する。
【０１５７】
以上のように、この第５の実施の形態によれば、第１〜第４の実施の形態によるＧａＮ系電界効果トランジスタ（ＰＳＪ−ＦＥＴ）とフリップチップ技術との組み合わせによって新規な実装構造体を実現することができる。この実装構造体によれば、次のような利点を得ることができる。すなわち、サブマウント基板９２上にＧａＮ系電界効果トランジスタを構成するチップ９６をフリップチップ実装しているため、動作時にチップ９６で発熱する熱をサブマウント基板９２に迅速に逃がすことができ、このサブマウント基板９２から外部に効率的に放熱を行うことができる。このため、チップ９６の温度上昇を抑えることができる。また、ＧａＮ系電界効果トランジスタ（ＰＳＪ−ＦＥＴ）の印加電圧の制限がなくなり、６００Ｖ以上の超高耐圧ＧａＮ系電界効果トランジスタを実現することができる。また、結晶成長に用いるベース基板として、サファイア基板やＳｉ基板などのいずれも用いることができる。また、素子側の引出しパッド電極領域を設ける必要がなくなり、チップサイズを真性領域のサイズに減少させることができる。このように、この第５の実施の形態によれば、横型高電流素子としてのＧａＮ系電界効果トランジスタにこれまでにない新しい価値を生じさせることができる。これは、従来のフィールドプレート技術を用いたＧａＮ系ＨＦＥＴでは決して実現することができないものである。
【０１５８】
以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【０１５９】
例えば、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
【０１６０】
例えば、図２９〜図３３に示すＧａＮ系電界効果トランジスタにおいて、図２９〜図３３中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がドレイン電極４７と接触するまで延在させるようにしてもよい。こうすることで、アンドープＧａＮ層４３がアンドープＡｌx Ｇａ1-x Ｎ層４２の表面保護膜（キャップ層）として機能することによりアンドープＡｌx Ｇａ1-x Ｎ層４２の表面安定性の向上を図ることができ、ひいてはＧａＮ系電界効果トランジスタの特性の向上を図ることができる。図２９に示すＧａＮ系電界効果トランジスタにおいてはさらに、図２９中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がゲート電極４８と接触するまで延在させるようにしてもよい。また、図３２に示すＧａＮ系電界効果トランジスタにおいてはさらに、図３２中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がソース電極４６と接触するまで延在させるようにしてもよい。また、図３４〜図３６に示すＧａＮ系ダイオードにおいて、図３４〜図３６中一点鎖線で示すように、アンドープＧａＮ層５３をその端面がカソード電極５７と接触するまで延在させるようにしてもよい。こうすることで、アンドープＧａＮ層５３がアンドープＡｌx Ｇａ1-x Ｎ層５２の表面保護膜として機能することによりアンドープＡｌx Ｇａ1-x Ｎ層５２の表面安定性の向上を図ることができ、ひいてはＧａＮ系ダイオードの特性の向上を図ることができる。図３０に示すＧａＮ系ダイオードにおいてはさらに、図３４中一点鎖線で示すように、アンドープＧａＮ層５３をその端面がアノード電極５６と接触するまで延在させるようにしてもよい。また、図４４に示すＧａＮ系双方向電界効果トランジスタにおいて、図４４中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がソース電極４６ａ、４６ｂと接触するまで延在させるようにしてもよい。こうすることで、アンドープＧａＮ層４３がアンドープＡｌx Ｇａ1-x Ｎ層４２の表面保護膜として機能することによりアンドープＡｌx Ｇａ1-x Ｎ層４２の表面安定性の向上を図ることができ、ひいてはＧａＮ系双方向電界効果トランジスタの特性の向上を図ることができる。必要に応じて、図２９〜図３３に示すＧａＮ系電界効果トランジスタ、図３４〜図３６に示すＧａＮ系ダイオードおよび図４４に示すＧａＮ系双方向電界効果トランジスタにおいて、アンドープＡｌx Ｇａ1-x Ｎ層４２あるいはアンドープＡｌx Ｇａ1-x Ｎ層５２の露出した表面の全体がアンドープＧａＮ層４３あるいはアンドープＧａＮ層５３で覆われるようにしてもよい。
【０１６１】
また、第１または第２の実施の形態によるＧａＮ系半導体素子のうちのノーマリーオン型の電界効果トランジスタは、安価な低耐圧Ｓｉトランジスタとの公知のカスコード回路実装によりノーマリーオフ型化が可能である。図５７Ａはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とを用いたカスコード回路を示す。図５７Ｂはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とを用いた変形カスコード回路を示す。図５７Ｃはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とショットキーダイオードＤと抵抗Ｒとを用いた変形カスコード回路を示す。図５７Ｄはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ3 とキャパシタＣと抵抗Ｒとを用いた変形カスコード回路を示す。図５７Ａに示すカスコード回路においては、高耐圧側のノーマリーオン型電界効果トランジスタＴ1 のオン時のゲート電圧（Ｖgs）は０Ｖになるが、このノーマリーオン型電界効果トランジスタＴ1 においては、正のゲート電圧を印加することが有効である。そのために、図５７Ｂ、図５７Ｃまたは図５７Ｄに示すような変形カスコード回路を用いることが有効である。また、このようにカスコード回路あるいは変形カスコード回路を用いるとともにゲートドライバーを一つのパッケージ内に配置することも、従来公知の技術により可能である。
【符号の説明】
【０１６２】
１１  アンドープＧａＮ層
１２  アンドープＡｌx Ｇａ1-x Ｎ層
１３  アンドープＧａＮ層
１４  ｐ型ＧａＮ層
１５  ２次元正孔ガス
１６  ２次元電子ガス
１７  アノード電極
１８  カソード電極
２１  Ｃ面サファイア基板
２２  アンドープＧａＮ層
２３  アンドープＡｌx Ｇａ1-x Ｎ層
２４  アンドープＧａＮ層
２５  ｐ型ＧａＮ層
２６  ｐ+ 型ＧａＮコンタクト層
９６  チップ
【図１Ａ】
2015207610.tif 000017
【図１Ｂ】
2015207610.tif 000018
【図２Ａ】
2015207610.tif 000019
【図２Ｂ】
2015207610.tif 000020
【図３Ａ】
2015207610.tif 000021
【図３Ｂ】
2015207610.tif 000022
【図４Ａ】
2015207610.tif 000023
【図４Ｂ】
2015207610.tif 000024
【図５Ａ】
2015207610.tif 000025
【図５Ｂ】
2015207610.tif 000026
【図６】
2015207610.tif 000027
【図７】
2015207610.tif 000028
【図８Ａ】
2015207610.tif 000029
【図８Ｂ】
2015207610.tif 000030
【図９】
2015207610.tif 000031
【図１０】
2015207610.tif 000032
【図１１】
2015207610.tif 000033
【図１２Ａ】
2015207610.tif 000034
【図１２Ｂ】
2015207610.tif 000035
【図１２Ｃ】
2015207610.tif 000036
【図１３】
2015207610.tif 000037
【図１４Ａ】
2015207610.tif 000038
【図１４Ｂ】
2015207610.tif 000039
【図１５】
2015207610.tif 000040
【図１６】
2015207610.tif 000041
【図１７】
2015207610.tif 000042
【図１８】
2015207610.tif 000043
【図１９】
2015207610.tif 000044
【図２０】
2015207610.tif 000045
【図２１】
2015207610.tif 000046
【図２２】
2015207610.tif 000047
【図２３】
2015207610.tif 000048
【図２４】
2015207610.tif 000049
【図２５】
2015207610.tif 000050
【図２６】
2015207610.tif 000051
【図２７】
2015207610.tif 000052
【図２８Ａ】
2015207610.tif 000053
【図２８Ｂ】
2015207610.tif 000054
【図２９】
2015207610.tif 000055
【図３０】
2015207610.tif 000056
【図３１】
2015207610.tif 000057
【図３２】
2015207610.tif 000058
【図３３】
2015207610.tif 000059
【図３４】
2015207610.tif 000060
【図３５】
2015207610.tif 000061
【図３６】
2015207610.tif 000062
【図３７】
2015207610.tif 000063
【図３８】
2015207610.tif 000064
【図３９】
2015207610.tif 000065
【図４０】
2015207610.tif 000066
【図４１】
2015207610.tif 000067
【図４４】
2015207610.tif 000068
【図４５】
2015207610.tif 000069
【図４６】
2015207610.tif 000070
【図４７】
2015207610.tif 000071
【図４８】
2015207610.tif 000072
【図４９】
2015207610.tif 000073
【図５０】
2015207610.tif 000074
【図５１】
2015207610.tif 000075
【図５２】
2015207610.tif 000076
【図５３】
2015207610.tif 000077
【図５４】
2015207610.tif 000078
【図５５】
2015207610.tif 000079
【図５７Ａ】
2015207610.tif 000080
【図５７Ｂ】
2015207610.tif 000081
【図５７Ｃ】
2015207610.tif 000082
【図５７Ｄ】
2015207610.tif 000083
【図４２】
2015207610.tif 000084
【図４３】
2015207610.tif 000085
【図５６】
2015207610.tif 000086
【手続補正書】
【提出日】平成26年9月2日(2014.9.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子。
【請求項２】
前記ｐ型ＧａＮコンタクト層が前記ｐ型ＧａＮ層上にメサ型で設けられている請求項１記載の半導体素子。
【請求項３】
前記アンドープＡｌx Ｇａ1-x Ｎ層、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層に少なくとも前記アンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部に前記ｐ型ＧａＮコンタクト層が埋め込まれ、前記ｐ型ＧａＮコンタクト層と前記２次元正孔ガスとが接合している請求項１記載の半導体素子。
【請求項４】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ソース電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層上にゲート電極が設けられ、前記ｐ型ＧａＮコンタクト層上に前記ｐ電極が設けられている請求項２記載の半導体素子。
【請求項５】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ソース電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層上に前記ｐ電極を兼用するゲート電極が、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面から前記ｐ型ＧａＮコンタクト層上に延在して設けられている請求項２記載の半導体素子。
【請求項６】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ソース電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層に溝が前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面に連なって設けられ、前記ｐ電極を兼用するゲート電極が、前記溝の内部に埋め込まれ、さらに前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面から前記ｐ型ＧａＮコンタクト層上に延在している請求項２記載の半導体素子。
【請求項７】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ型ＧａＮコンタクト層上にゲート電極を兼用する前記ｐ電極が設けられている請求項２記載の半導体素子。
【請求項８】
前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ型ＧａＮコンタクト層上にゲート電極を兼用する前記ｐ電極が設けられている請求項３記載の半導体素子。
【請求項９】
前記半導体素子はダイオードであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、前記アノード電極は少なくとも前記アンドープＡｌx Ｇａ1-x Ｎ層に設けられた溝の内部に埋め込まれており、前記カソード電極は前記アンドープＡｌx Ｇａ1-x Ｎ層上に設けられ、前記ｐ型ＧａＮコンタクト層上に前記ｐ電極が設けられ、前記アノード電極と前記ｐ電極とは互いに電気的に接続されている請求項２記載の半導体素子。
【請求項１０】
前記半導体素子はダイオードであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にアノード電極およびカソード電極が設けられ、前記アノード電極と前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層との間の部分の前記アンドープＡｌx Ｇａ1-x Ｎ層に溝が前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面に連なって設けられ、前記溝の内部に前記ｐ電極が埋め込まれ、さらに前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層の端面から前記ｐ型ＧａＮコンタクト層上に延在し、前記アノード電極と電気的に接続されている請求項２記載の半導体素子。
【請求項１１】
前記半導体素子はダイオードであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、前記ｐ型ＧａＮコンタクト層に連なって少なくとも前記第２のアンドープＧａＮ層に達する深さの別の溝が設けられ、前記アノード電極は、前記別の溝の内部に埋め込まれ、さらに前記ｐ型ＧａＮコンタクト層上に延在し、前記カソード電極は前記アンドープＡｌx Ｇａ1-x Ｎ層上に設けられている請求項３記載の半導体素子。
【請求項１２】
少なくとも一つの半導体素子を有し、
前記半導体素子が、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器。
【請求項１３】
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタ。
【請求項１４】
一つまたは複数の双方向スイッチを有し、
少なくとも一つの前記双方向スイッチが、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器。
【請求項１５】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体。
【請求項１６】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体。
【請求項１７】
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子。
【請求項１８】
少なくとも一つの半導体素子を有し、
前記半導体素子が、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器。
【請求項１９】
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタ。
【請求項２０】
一つまたは複数の双方向スイッチを有し、
少なくとも一つの前記双方向スイッチが、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器。
【請求項２１】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体。
【請求項２２】
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧２４．２／（ｎs −７．８３）＋４７．４［ｎｍ］
が成立し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
前記ｐ電極コンタクト領域は、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体。