(57)【要約】【課題】面積の小さい再構成可能な論理デバイスを提供できる。【解決手段】各々が構成情報を記憶して、論理要素及び／又は接続要素として構成される複数のメモリセルユニットを備え、複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、一対の論理用ビット線と接続するインバータ部とを有し、インバータ部は、一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第１ＭＯＳと第２ＭＯＳを有する第１ＣＭＯＳと、一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第３ＭＯＳと第４ＭＯＳを有する第２ＣＭＯＳとを有し、且つ、第１ＭＯＳと第３ＭＯＳとの出力信号のセットである第１差動信号、及び、第２ＭＯＳと第４ＭＯＳとの出力信号のセットである第２差動信号を、論理用データ信号として、出力する論理デバイスが提供される。【選択図】図６
2015057872.tif 000002
【特許請求の範囲】
【請求項１】
論理要素又は接続要素として構成される再構成可能な論理デバイスであって、
各々が構成情報を記憶して、論理要素及び／又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対の論理用ビット線と、
論理用ワード線と、
前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、
前記一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する第１ＣＭＯＳと、前記一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを有する第２ＣＭＯＳとを有し、且つ、
第１ＭＯＳトランジスタと第３ＭＯＳトランジスタとの出力信号のセットである第１差動信号、及び、第２ＭＯＳトランジスタと第４ＭＯＳトランジスタとの出力信号のセットである第２差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイス。
【請求項２】
前記メモリセルユニットは、マルチルックアップテーブルである、請求項１に記載の再構成可能な論理デバイス。
【請求項３】
他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る差動４線式論理の論理用アドレスデコーダをさらに備える請求項１又は２に記載の再構成可能な論理デバイス。
【請求項４】
前記複数のメモリセルユニットに接続するとともに、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号をデコードして、ワード線を選択するワード線選択信号を出力するアドレスデコーダと、を備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有する、請求項１〜３の何れか１項に記載の再構成可能な論理デバイス。
【請求項５】
前記メモリ用ビット線に接続するセンスアンプをさらに備える請求項４に記載の再構成可能な論理デバイス。
【請求項６】
各々が構成情報を記憶して、論理要素及び／又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する第１ＣＭＯＳと、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを有する第２ＣＭＯＳとを有し、
論理要素又は接続要素として構成される再構成可能な論理デバイスの動作方法であって、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第１ＭＯＳトランジスタと第３ＭＯＳトランジスタとの出力信号のセットである第１差動信号、及び、第２ＭＯＳトランジスタと第４ＭＯＳトランジスタとの出力信号のセットである第２差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイスの制御方法。
【請求項７】
前記メモリセルユニットは、マルチルックアップテーブルである、請求項６に記載の再構成可能な論理デバイスの制御方法。
【請求項８】
前記再構成可能な論理デバイスは、差動４線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、請求項６又は７に記載の再構成可能な論理デバイスの制御方法。
【請求項９】
前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
請求項６〜８の何れか１項に記載の再構成可能な論理デバイスの制御方法。
【請求項１０】
前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、請求項９に記載の再構成可能な論理デバイスの制御方法。
【請求項１１】
再構成可能な論理デバイスを制御するためのプログラムであって、
前記再構成可能な論理デバイスは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び／又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する第１ＣＭＯＳと、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを有する第２ＣＭＯＳとを有し、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第１ＭＯＳトランジスタと第３ＭＯＳトランジスタとの出力信号のセットである第１差動信号、及び、第２ＭＯＳトランジスタと第４ＭＯＳトランジスタとの出力信号のセットである第２差動信号を、論理用データ信号として、他のメモリセルユニットに出力し、
前記メモリセルユニットに、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力して、論理回路として動作する処理、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他の記憶部のアドレス線に接続するデータ線に出力して、接続回路として動作する処理、を事項させることを特徴とするプログラム。
【請求項１２】
前記メモリセルユニットは、マルチルックアップテーブルである、請求項１１に記載のプログラム。
【請求項１３】
前記再構成可能な論理デバイスは、差動４線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、請求項１１又は１２に記載のプログラム。
【請求項１４】
前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
請求項１１〜１３の何れか１項に記載のプログラム。
【請求項１５】
前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、請求項１４に記載のプログラム。
【請求項１６】
請求項１１〜１５の何れか１項に示すプログラムを格納する記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能な論理デバイスに関する。
【背景技術】
【０００２】
ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）など、回路構成を切り替え可能なＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が広く使用されている（例えば、特許文献１）。出願人又は発明者は、メモリセルユニットで回路構成を実現する「ＭＰＬＤ（Ｍｅｍｏｒｙ−ｂａｓｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）」（登録商標）を開発している。ＭＰＬＤは、例えば、下記特許文献１に示される。ＭＰＬＤは、ＭＬＵＴ（Ｍｕｌｔｉ  Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ）と呼ぶメモリセルユニットをアレイ状に相互接続したものであり、論理回路も配線も機能搭載できるデバイスである。
【０００３】
ＭＰＬＤは、アドレス・データ対の信号線を持つ微小メモリの６方向配置をアーキテクチャとする再構成デバイスであり、出願人がＭＰＬＤとともに開発している「ＭＲＬＤ（Ｍｅｍｏｒｙ  ｂａｓｅｄ  Ｒｅｃｏｎｆｉｇｕａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｄｃｅ）」（登録商標）は、アドレスデータ対の信号線を持ち、一辺のアドレスデータ対持った同期ＳＲＡＭを使った微小メモリの交互配置をアーキテクチャとする再構成デバイスでる。
【０００４】
ＭＬＵＴは、真理値データを格納して、配線要素と論理要素として動作するように構成される。また、その真理値データを書き換えることで、再構成デバイスとして、ＦＰＧＡ同様に動作する。ＭＰＬＤは、ＭＬＵＴ全体に対して、データを書き込むデコーダを有し、各ＭＬＵＴのメモリセルユニットのアドレスを指定してデータを書き込む。
【０００５】
例えば、特許文献１では、メモリセルユニットには、メモリ動作時のアドレス信号入力と、論理動作時のアドレス信号入力とを、アドレス切り替え回路で選択し、選択された何れかのアドレス信号が、メモリセルユニットごとに用意されるアドレスデコーダでデコードされて、信号線（ワード線）を活性化する（特許文献１、図４、段落［００２７］）。
【０００６】
このように、従前のＭＬＵＴは、メモリセルユニットは、メモリ動作用、論理動作用に共通のアドレスデコーダを備え、選択回路により動作を選択する構成としていた。そのため、各ＭＬＵＴは、アドレスデコーダの信号を選択するアドレス切り替え回路で選択が必要であるとともに、否定論理から構成されるアドレスデコーダは、メモリセルユニットの専有面積と比して、大きな専有面積を要するという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２３９３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＬＵＴと称する微小メモリは通常のメモリとして設計されており、メモリセルアレイだけでなく、アドレスをデコードするアドレスデコーダとセンスアンプを有する。メモリは微小化すると、このアドレスデコーダやセンスアンプの論理回路面積比率が大きくなり、面積効率が悪くなる。
【０００９】
本発明の一実施形態によれば、ＭＬＵＴ本体からメモリ動作用のセンスアンプを不要にして、面積の小さい再構成可能な論理デバイスを提供する。
【課題を解決するための手段】
【００１０】
上記課題を解決する形態は、以下の項目セットにより示される。
１．  論理要素又は接続要素として構成される再構成可能な論理デバイスであって、
各々が構成情報を記憶して、論理要素及び／又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対の論理用ビット線と、
論理用ワード線と、
前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、
前記一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する第１ＣＭＯＳと、前記一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを有する第２ＣＭＯＳとを有し、且つ、
第１ＭＯＳトランジスタと第３ＭＯＳトランジスタとの出力信号のセットである第１差動信号、及び、第２ＭＯＳトランジスタと第４ＭＯＳトランジスタとの出力信号のセットである第２差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイス。
これにより、ＭＬＵＴ本体からメモリ動作用のセンスアンプを不要にして、面積の小さい再構成可能な論理デバイスを提供する。
２．前記メモリセルユニットは、マルチルックアップテーブルである、請求項１に記載の再構成可能な論理デバイス。
３．他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る差動４線式論理の論理用アドレスデコーダをさらに備える請求項１又は２に記載の再構成可能な論理デバイス。
差動４線式信号で構成された配線によるデコーダなので、否定論理を省いた簡略した構成を有するため、デコーダも小規模化できる。
４．前記複数のメモリセルユニットに接続するとともに、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号をデコードして、ワード線を選択するワード線選択信号を出力するアドレスデコーダと、を備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有する、請求項１〜３の何れか１項に記載の再構成可能な論理デバイス。
本案でＭＬＵＴのアドレス・デコーダが配線だけで形成でき、ＭＬＵＴのメモリ・セル効率が上げられる。
また、ＭＲＬＤでの大容量メモリ活用では、ＭＬＵＴのビット線をローカル・ビット線として、短ワード長のメモリ・セル構成が出来、グローバル・ビット線にデータを供給することで、従来のセンス・アンプを使い、大容量メモリの動作を行わせる。この事はメモリ動作時の低電圧化が出来、低消費電力のメモリおよび再構成可能な論理デバイスが実現できる。
５．前記メモリ用ビット線に接続するセンスアンプをさらに備える項目４の再構成可能な論理デバイス。
メモリ用のセンスアンプを別個に持たせることで、短距離ビット線によりビット線ばらつきが抑えられ、０．４Ｖでもメモリ動作が維持できる。例えば、メモリ書き込み動作時は１．３Ｖでも論理動作の読み出し時は０．４Ｖにでき、動作消費電力を下げることができる。
６．各々が構成情報を記憶して、論理要素及び／又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する第１ＣＭＯＳと、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを有する第２ＣＭＯＳとを有し、
論理要素又は接続要素として構成される再構成可能な論理デバイスの動作方法であって、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第１ＭＯＳトランジスタと第３ＭＯＳトランジスタとの出力信号のセットである第１差動信号、及び、第２ＭＯＳトランジスタと第４ＭＯＳトランジスタとの出力信号のセットである第２差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイスの制御方法。
７．前記メモリセルユニットは、マルチルックアップテーブルである、項目６に記載の再構成可能な論理デバイスの制御方法。
８．前記再構成可能な論理デバイスは、差動４線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、項目６又は７に記載の再構成可能な論理デバイスの制御方法。
９．前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
項目６〜８の何れか１項に記載の再構成可能な論理デバイスの制御方法。
１０．前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、項目９に記載の再構成可能な論理デバイスの制御方法。
１１．再構成可能な論理デバイスを制御するためのプログラムであって、
前記再構成可能な論理デバイスは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び／又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する第１ＣＭＯＳと、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを有する第２ＣＭＯＳとを有し、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第１ＭＯＳトランジスタと第３ＭＯＳトランジスタとの出力信号のセットである第１差動信号、及び、第２ＭＯＳトランジスタと第４ＭＯＳトランジスタとの出力信号のセットである第２差動信号を、論理用データ信号として、他のメモリセルユニットに出力し、
前記メモリセルユニットに、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力して、論理回路として動作する処理、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他の記憶部のアドレス線に接続するデータ線に出力して、接続回路として動作する処理、を事項させることを特徴とするプログラム。
１２．前記メモリセルユニットは、マルチルックアップテーブルである、項目１１に記載のプログラム。
１３．前記再構成可能な論理デバイスは、差動４線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、項目１１又は１２に記載のプログラム。
１４．前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
項目１１〜１３の何れか１項に記載のプログラム。
１５．前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、項目１４に記載のプログラム。
１６．項目１１〜１５の何れか１項に示すプログラムを格納する記憶媒体。
【発明の効果】
【００１１】
ＭＬＵＴ本体からメモリ動作用のセンスアンプを不要として、面積の小さい再構成可能な論理デバイスを提供する。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る再構成可能な論理デバイスの一例を示す図である。
【図２】ＭＰＬＤのＭＬＵＴアレイの一例を示す図である。
【図３】２方向配置のＭＬＵＴアレイの一例を説明する図である。
【図４】４方向配置のＭＬＵＴアレイの一例を説明する図である。
【図５】従前のＭＬＵＴにおけるセンスアンプとアドレスデコーダの面積の一例を示す図である。
【図６】本実施形態に係る再構成可能な論理デバイスの一例を示す図である。
【図７Ａ】差動４線式論理における論理アドレスデコーダの一例を説明する図である。
【図７Ｂ】差動４線式論理における論理アドレスデコーダの一例を説明する図である。
【図７Ｃ】差動４線式論理における論理アドレスデコーダの一例を説明する図である。
【図８】メモリセルの一例を示す図である。
【図９】論理要素として動作するＭＬＵＴの一例を示す図である。
【図１０】論理回路として動作するＭＬＵＴの一例を示す図である。
【図１１】図１０に示す論理回路の真理値表を示す図である。
【図１２】接続要素として動作するＭＬＵＴの一例を示す図である。
【図１３】図１２に示す接続要素の真理値表を示す図である。
【図１４】４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。
【図１５】１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。
【図１６】図１５に示す論理要素及び接続要素の真理値表を示す。
【図１７】ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。
【図１８】情報処理装置のハードウェア構成を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、１．再構成可能な論理デバイス、２．ＭＰＬＤのＭＬＵＴアレイ、３．ＭＲＬＤのＭＬＵＴ、４．ＭＬＵＴの構成、５．ＭＬＵＴの接続及び論理動作、６．真理値表データの生成方法について順に説明する。
【００１４】
１．再構成可能な論理デバイス
図１は、本実施形態に係る再構成可能な論理デバイスの一例を示す図である。以下、当該再構成可能な論理デバイス（「プログラマブル論理デバイス」とも言う）は、ＭＲＬＤ、又は、ＭＰＬＤとも呼ばれる。なお、背景技術にも同様にＭＲＬＤ、ＭＰＬＤと記載したが、本願に係るＭＲＬＤ又はＭＰＬＤは、同一商標により称呼されるが、従前とは、異なる技術的特徴を有するものである。
【００１５】
図１に示す再構成可能な論理デバイス２０は、後述する複数個のＭＬＵＴを、アレイ状に配置したＭＬＵＴアレイ３００、ＭＬＵＴのメモリ読出し動作、書込み動作を特定するデコーダ１２、及び、入出力部１４を有する。
【００１６】
再構成可能な論理デバイス２０の論理動作では、実線で示されるデータ入力ＤＩ、及びデータ出力ＤＯの信号を使用する。データ入力ＤＩは、論理回路の入力信号として使用される。そして、データ出力ＤＯは、論理回路の出力信号として使用される。
【００１７】
再構成可能な論理デバイス２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。再構成可能な論理デバイス２０が、論理要素、及び接続要素を実現するための真理値表データの書き換えは、ＭＬＵＴ３０の構成メモリへの書き込み動作によりなされる。
【００１８】
再構成可能な論理デバイス２０の書き込み動作は、書込用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、書込用アドレスＡＤ、及び読出用データＲＤによりなされる。
【００１９】
書込用アドレスＡＤは、ＭＬＵＴ３０内のメモリセルを特定するアドレスである。書込用アドレスＡＤは、m本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。書込用アドレスＡＤは、メモリの読出し動作、書き込み動作、両方の場合で使用され、m本の信号線を介して、デコーダ１２でデコードされて、対象となるメモリセルを選択する。なお本実施形態においては、後述するが、論理用動作アドレスＤＩのデコードは、ＭＬＵＴ３０内のデコーダにより行う。
【００２０】
デコーダ１２は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、書込用アドレスＡＤをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０の構成メモリ内のメモリセルを特定するアドレスとして使用される。
【００２１】
センスアンプ１４は、リード・イネーブル信号ｒｅに従って、読出用データＲＤを出力する。
【００２２】
２．ＭＰＬＤのＭＬＵＴアレイ
図２は、ＭＰＬＤのＭＬＵＴアレイの一例を示す図である。ＭＰＬＤは、図２の右上のようにアドレス線とデータ線の１ビットずつを対にして、擬似的な双方向線を定義する。この擬似的な双方向線をＭＰＬＤにおいては「ＡＤ対」と呼ぶ。アドレス線の幅とデータ線の幅がＮビットのメモリを用いることで、ＡＤ対をＮ本もつＭＬＵＴが実現される。ＭＰＬＤのＭＬＵＴアレイ３００は、周辺のＭＬＵＴ３０と一対のＡＤ対で接続する。
【００２３】
３．ＭＲＬＤのＭＬＵＴアレイ
以下、図３及び図４で示すＭＬＵＴアレイは、交互配置をアーキテクチャとするため、ＭＲＬＤのＭＬＵＴアレイである。
【００２４】
図３は、２方向配置のＭＬＵＴアレイの一例を説明する図である。図３に示される矢印は、隣接する他のＭＬＵＴとつながるデータ入力線、又は、データ出力線である。図３に示すＭＬＵＴアレイ３００において、ＭＬＵＴ３０は、隣接する他のＭＬＵＴ３０と２本のデータ入力線又はデータ出力線で接続されいる。つまり、ＭＬＵＴ同士の接続が複数のデータ入力線又はデータ出力線で接続するように構成される。また、隣接するＭＬＵＴは、構成可能性を上げるために、入力方向及び出力方向に、それぞれ２つのＭＬＵＴと接続する。この配置を、以下「交互配置」と言う。
【００２５】
交互配置型ＭＬＵＴは、データ線及びビット線を複数本とすることで、マルチビットのデータ処理が可能になり、さらに、入力及び出力方向のデータの流れの方向が限定できるので、論理ライブラリの作成も容易になる。
【００２６】
図４は、４方向配置のＭＬＵＴアレイの一例を説明する図である。図４に示す方向配置では、ＦＰＧＡと同様の配置である。このようにすることでＦＰＧＡに近い構成が取れ、ＦＰＧＡツールで生成した論理構成された状態を使い、ＭＲＬＤの構成データの作成が容易になる。例えば、図の左上及び中上、左下をスイッチ・ブロックとして、中下をＬＵＴブロックとして、ＦＰＧＡのＣＬＢ相当が表現でき、ＦＰＧＡの構成された状態から真理値データが生成できる。
【００２７】
図５は、従前のＭＬＵＴにおけるセンスアンプとアドレスデコーダの面積の一例を示す図である。従前のＭＬＵＴ３０は、通常のメモリとして設計されており、メモリセルアレイだけでなく、アドレスをデコードするアドレスデコーダ１２とセンスアンプ１４を持っている。図５に示すように、メモリは微小化すると、このアドレスデコーダ１２やセンスアンプ１４の論理回路面積比率が大きくなり、面積効率が悪くなる。
【００２８】
４．ＭＬＵＴの構成
ＭＬＵＴと称する微小メモリは通常のメモリとして設計されており、メモリセルユニットだけでなく、アドレスをデコードするアドレスデコーダとセンスアンプ有する。メモリは微小化すると、このアドレスデコーダやセンスアンプの論理回路面積比率が大きくなり、面積効率が悪くなる。
以下、図６では、再構成可能な論理デバイスの全容、図７Ａ〜Ｃでは、論理アドレスデコーダ、図８では、メモリセルを説明する。
【００２９】
４．１  インバータ部
図６は、本実施形態に係る再構成可能な論理デバイスの一例を示す図である。図６に示す再構成可能な論理デバイスは、メモリセルアレイのデータ出力に、インバータ部１６及び論理アドレスデコーダ１８を備える。インバータ部１６は、一対の論理用ビット線（ｂ０、／ｂ０）のうちの一方から入力信号を受け取るＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を２つ有する。ＣＭＯＳは、ＰチャネルＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）  ＱＰとＮチャネルＭＯＳＦＥＴ  ＱＮのドレイン端子が分離されてそれぞれが送信端とされる。そして、ＰチャネルＭＯＳＦＥＴ  ＱＰのドレイン端子は“ソース”側送信端、ＮチャネルＭＯＳＦＥＴ  ＱＮのドレイン端子は“シンク”側送信端とされる。
【００３０】
ＭＯＳＦＥＴは、ドレインとソース端子を分離して、データのソース（Ｓｏｒｃｅ）源とシンク（Ｓｉｎｋ）源とすることができ、次段のアドレスのＡｎ，／Ａｎのソース信号およびシンク源にする。つまり、ＮチャネルＭＯＳＦＥＴ ＱＮのドレイン端子には、後段のＭＬＵＴ３０の論理アドレスデコーダ１８に出力するデータ線の出力信号として、ｂ０ｓｉｎｋ、ｂ０ｓｏｒｃｅが入力される。ＰチャネルＭＯＳＦＥＴ ＱＰのドレイン端子には、同様に、後段のＭＬＵＴ３０の論理アドレスデコーダ１８に出力するデータ線の出力信号として、／ｂ０ｓｉｎｋ、／ｂ０ｓｏｒｃｅが入力される。このように、インバータ部１６は、差動信号（ｂ０ｓｉｎｋ、／ｂ０ｓｉｎｋ）、差動信号（ｂ０ｓｏｒｃｅ、／ｂ０ｓｏｒｃｅ）として、メモリセルアレイから呼び出したデータを、後段のＭＬＵＴに出力する。そのデータとアドレスの接続はＭＰＬＤおよびＭＲＬＤの所定の配置（６方向配置，交互配置）にすることで実現させ得る。
【００３１】
アドレスデコーダ１２は、メモリ動作用のアドレスデコーダである。再構成可能な論理デバイス２０が含むすべてのＭＬＵＴ３０のメモリセルアレイのアドレスを射程とする。このアドレスデコーダ１２に入力される論理動作用のアドレス（ａ０、・・・、ａｍ）より活性化されたワード線（ｗ０、・・・、ｗｎ）は、センスアンプ１４からデータ信号（Ｄ０）として読み出される。このとき、ＭＬＵＴのデータ線（Ｂ０、／Ｂ０）は、論理用ビット線（ｂ０、／ｂ０）よりずっと長いため、マージンを取るために高い電圧が必要となり、センスアンプ１４が必要になる。たとえば、ＭＬＵＴは、通常のＳＲＡＭより小型のメモリセルアレイをワード線が２５６以下になるので、ビット線の長さが短くなる。
【００３２】
一方、論理動作用のバイアス電圧は、メモリ動作用のバイアス電圧より低電圧化できるため、ＭＬＵＴの論理動作又は接続動作を省電力化することが可能になる。つまり、メモリ用のセンスアンプ１４を別個に持たせることで、長距離ビット線であるメモリ用のビット線と、短距離ビット線である論理用ビット線を２系列化し、動作電圧を変えることができる。例えば、メモリ用のビット線を１．３Ｖ、論理用ビット線を０．４Ｖにできる。
【００３３】
また、従前の選択回路が不要となるとともに、論理用アドレスデコーダが、メモリ動作と、論理動作が、別個に行うことができる。
【００３４】
４．２  論理アドレスデコーダ
図７Ａ〜７Ｃは、差動４線式論理における論理アドレスデコーダの一例を説明する図である。図７Ｂは、／Ｗｘを削除した構成で図であり、図７Ｃは、回路を簡略した図である。論理アドレスデコーダ１８は、前段のＭＬＵＴ３０から出力される論理用データ信号を、所定のアドレス信号として、Ａ０  ｓｏｒｃｅとＡ０  ｓｉｎｋ、／Ａ０  ｓｏｒｃｅと／Ａ０  ｓｉｎｋの差動の４線式信号を受ける。それを、ワード線選択動作に従い配線をする。例えば、ワード線Ｗ０はすべてのアドレスが「０」の時、ワード線が「１」でそれ以外は「０」とする動作が要るが、差動信号／Ａｎがあれば、／Ａｎが一つでも「１」であれば「１」で全て「０」であれば「１」であれば実現できる。そのために、／Ａｎのソース（Ｓｏｒｃｅ）信号をワイアードＯＲして負荷ＮーＭＯＳに繋げＷ０とすれば、配線だけでＷ０のアドレス・デコーダが出来る。逆に、Ａｎのシンク（Ｓｉｎｋ）をワイアードＯＲして負荷も、ＰチャネルＭＯＳＦＥＴ  ＱＰに繋げれば／Ｗ０が実現できる。このようにして、各ワード線に必要な接続を持させてＷｎ，／Ｗｎを構成する。負荷ＭＯＳはチャージにて電圧を保持しているので、その電圧値を維持している。アドレスが変更になった場合は、一度、リセットが必要であるが、／ＣＬＫをゲートに印可する回路携帯にすればクロックでワード線選択され、ビット線からデータが出力されて、センスアンプのＦ／Ｆで状態が維持されるので、クロック後にリセットされてもメモリ動作をする。ロジック動作では前段の出力をアドレスで受け次段のアドレス・デコーダの負荷ＭＯＳで状態を維持しているので、クロック後、ワード線が非選択になってもビット線データが維持されているので所定の論理動作をする。図７Ｂでは、差動論理ではＱと／Ｑが出来るが、この場倍はＱだけが必要であり、／Ｗｎは不要なので、それを削除した状況を示す。図７Ｃで配線だけになり、負荷ＭＯＳ以外は配線だけになり、、面積が削減できる。
【００３５】
４．３  メモリセル
図８は、シングルポートのメモリセルの一例を示す図である。メモリセル５は、デコード信号の信号線であるワード線と、ビット線の交差点に配置される。メモリセル５では、ｐＭＯＳトランジスタ１６１、１６２、及び、ｎＭＯＳトランジスタ１６３、１６４、１６５、１６６を備える。ｐＭＯＳトランジスタ１６１のソースと、ｐＭＯＳトランジスタ１６２のソースとは、ＶＤＤ（電源電圧端）に接続する。ｎＭＯＳトランジスタ１６３のドレーンと、ｎＭＯＳトランジスタ１６４のドレーンは、ＶＳＳ（接地電圧端）に接続される。
【００３６】
ｎＭＯＳトランジスタ１６５のドレーンは、ビット線ｂに接続される。ｎＭＯＳトランジスタ１６５のゲートは、ワード線ＷＬに接続される。ｎＭＯＳトランジスタ１６６のドレーンは、ビット線/ｂに接続される。ｎＭＯＳトランジスタ１６６のゲートは、ワード線ＷＬに接続される。
【００３７】
上記構成により、書き込み動作では、記憶素子４０は、ワード線ＷＬの信号レベル「Ｈ（Ｈｉｇｈ）」により、ビット線ｂ及びビット線/ｂから伝えられた信号レベルを、ｐＭＯＳトランジスタ１６１、１６２、ｎＭＯＳトランジスタ１６３、１６４に保持する。読み出し動作では、記憶素子４０は、ワード線ＷＬの信号レベル「Ｈ」により、ｐＭＯＳトランジスタ１６１、１６２、ｎＭＯＳトランジスタ１６３、１６４に保持された信号レベルを、ビット線ｂ、及び、ビット線/ｂに伝える。
【００３８】
５．ＭＬＵＴの論理又は接続動作
以下、ＭＬＵＴに、あるアドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力して、論理回路として動作する処理（論理要素）、及び／又は、あるアドレス線で特定されたメモリセルに記憶される値を、他の記憶部のアドレス線に接続するデータ線に出力して、接続回路として動作する処理（接続要素）、を実行させる真理値表データを説明する。
５．１  論理要素
図９は、論理要素として動作するＭＬＵＴの一例を示す図である。図９に示すＭＬＵＴは、図１０に示すＭＬＵＴ又は図１２又は７に示す半導体メモリ装置と同様な回路である。図９では、説明を簡単にするために、アドレス切替回路１０Ａ、及び出力データ切替回路１０Ｂの記載は、省略される。図９に示すＭＬＵＴ３０Ａ、３０Ｂは、４つの論理用アドレス入力ＬＡ線Ａ０〜Ａ３と、４つの論理動作用データ線Ｄ０〜Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０〜Ｄ３は、２４個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理用アドレス入力ＬＡ線Ａ０〜Ａ３に入力される信号に基づき、１６本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０〜Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０〜Ｄ３に出力する。例えば、論理用アドレス入力ＬＡ線Ａ０〜Ａ３に適当な信号が入力される場合は、４つの記憶素子４０Ａ、４０Ｂ、４０Ｃ、及び４０Ｄを選択するように構成することができる。ここで、記憶素子４０Ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０Ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０〜Ｄ３には、記憶素子４０Ａ〜４０Ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０Ａ、３０Ｂは、論理用アドレス入力ＬＡ線Ａ０〜Ａ３から論理用アドレス入力ＬＡを受け取り、その論理用アドレス入力ＬＡによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０〜Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２は、隣接するＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０Ａは、ＭＬＵＴ３０Ｂから出力される論理動作用データを、論理用アドレス入力ＬＡとして受け取る。また、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０と接続しており、ＭＬＵＴ３０Ａが出力する論理動作用データは、ＭＬＵＴ３０Ｂで論理用アドレス入力ＬＡとして受け取られる。例えば、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ２に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡＡ０に出力する。同様に、ＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ａの論理用アドレス入力ＬＡＡ２に出力する。このように、ＭＰＬＤ同士の連結は、１対のアドレス線とデータ線とを用いる。以下、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２と、論理動作用データ線Ｄ２のように、ＭＬＵＴの連結に使用されるアドレ���線とデータ線の対を「ＡＤ対」という。
【００３９】
なお、図９では、ＭＬＵＴ３０Ａ、３０Ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。
【００４０】
図１０は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理用アドレス入力ＬＡ線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。
【００４１】
図１１は、図１０に示す論理回路の真理値表を示す図である。図１０の論理回路は、４入力のため、入力Ａ０〜Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１〜Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
【００４２】
５．２  接続要素
図１２は、接続要素として動作するＭＬＵＴの一例を示す図である。図１２では、接続要素としてのＭＬＵＴは、論理用アドレス入力ＬＡ線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理用アドレス入力ＬＡ線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理用アドレス入力ＬＡ線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ１に出力するように動作する。
【００４３】
図１３は、図１２に示す接続要素の真理値表を示す図である。図１２に示す接続要素は、４入力４出力である。したがって、入力Ａ０〜Ａ３の全ての入力と、出力Ｄ０〜Ｄ３の全ての出力が使用される。図１３に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。
【００４４】
図１４は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。図１４において、１点鎖線は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。２点鎖線は、第２のＡＤ対１の論理用アドレス入力ＬＡ線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。破線は、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。実線は、ＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。
【００４５】
なお、図１４では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。
【００４６】
５．３  論理要素と接続要素の組合せ機能
図１５は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１５に示す例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路１２１の入力とし、２入力ＮＯＲ回路１２１の出力と、論理用アドレス入力ＬＡ線Ａ２とを２入力ＮＡＮＤ回路１２２の入力とし、２入力ＮＡＮＤ回路１２２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。
【００４７】
図１６に、図１５に示す論理要素及び接続要素の真理値表を示す。図１５の論理動作は、入力Ｄ０〜Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図１６の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。
【００４８】
図１７は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１４に示すＭＬＵＴと同様に、ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０と、ＡＤ対１の論理用アドレス入力ＬＡ線Ａ１と、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。
【００４９】
上記したように、ＭＰＬＤ内のＭＬＵＴは、複数のアドレス線を介して互いに接続しているので、ワード選択信号を介して、外部ノイズがメモリセルに書き込まれる御動作が生じやすい。そのため、ＭＬＵＴにＡＴＤ回路があることにより、アドレスが変化したときだけ、メモリセルへの書込みが行われるので、外部ノイズの書込み誤動作を回避できる。
【００５０】
６．真理値表データの生成方法
再構成可能な論理デバイスは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって真理値表データが生成され、その真理値表データをＭＬＵＴに記憶することで、ＭＬＵＴは、論理要素及び／又は接続要素の機能を実現する。
【００５１】
図１８に、情報処理装置のハードウェア構成の一例を示す。情報処理装置２１０は、プロセッサ２１１と、入力部２１２と、出力部２１３と、記憶部２１４とドライブ装置２１５を有する。プロセッサ２１１は、入力部２１２に入力された配置・配線用のソフトウェア、集積回路を設計するためのＣ言語記述またはハードウェア記述言語（ＨＤＬ）などの回路記述言語、及び、上記ソフトウェアを実行することによって生成される真理値表データを記憶部２１４に記憶する。また、プロセッサ２１１は、配置・配線用のソフトウェアを実行して、記憶部２１４に記憶された回路記述に対して以下に示す配置・配線の処理を行い、出力部２１３に、真理値表データを出力する。出力部２１３には、再構成可能な論理デバイス２０（図１８には示さず）を接続することができ、プロセッサ２１１が論理構成処理を実行して、生成した真理値表データを、出力部２１３を介して再構成可能な論理デバイス２０に書き込む。出力部２１３は、外部ネットワークと接続していてもよい。この場合、論理構成用のソフトウェアプログラムは、ネットワークを介して送受信される。ドライブ装置２１５は、例えば、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、フラッシュメモリなどの記憶媒体２１７を読み書きする装置である。ドライブ装置２１５は、記憶媒体２１７を回転させるモータや記憶媒体２１７上でデータを読み書きするヘッド等を含む。なお、記憶媒体２１７は、論理構成用のプログラム、又は、真理値表データを格納することができる。ドライブ装置２１５は、セットされた記憶媒体２１７からプログラムを読み出す。プロセッサ２１１は、ドライブ装置２１５により読み出されたプログラム又は真理値表データを、記憶部２１４に格納する。
【００５２】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【符号の説明】
【００５３】
２０    プログラマンブル論理アドレス
３０    ＭＬＵＴ
【図１】
2015057872.tif 000003
【図２】
2015057872.tif 000004
【図３】
2015057872.tif 000005
【図４】
2015057872.tif 000006
【図５】
2015057872.tif 000007
【図６】
2015057872.tif 000008
【図７Ａ】
2015057872.tif 000009
【図７Ｂ】
2015057872.tif 000010
【図７Ｃ】
2015057872.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
2015057872.tif 000015
【図１２】
2015057872.tif 000016
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2015057872.tif 000022