(57)【要約】【課題】波長範囲において損失特性を調整可能である半導体光素子を提供する。【解決手段】第１半導体メサ部１９ａ及び第２半導体メサ部１９ｂにおいて主要に生じる下部半導体メサ１７への光遷移に際して光の減衰に波長依存性が生じる。第１上部半導体領域２７がアンドープ層を備え第２上部半導体領域２９がｐ型ドーパントのドープ層を備える場合に、第３半導体メサ部１９ｃが上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を備え、第４半導体メサ部１９ｄは上部コア層２５及び第１上部半導体領域２７を備える。この構造では、第３半導体メサ部１９ｃ及び第４半導体メサ部１９ｄに光が伝搬するとき、第１上部半導体領域２７及び第２上部半導体領域２９の全てを含む第３半導体メサ部における光吸収係数の波長依存性は第１上部半導体領域を含む第４半導体メサ部１９ｄ部における光吸収係数の波長依存性と異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体光素子を作製する方法であって、
下部コア層、中間層、上部コア層、第１上部半導体領域、第２上部半導体領域及びキャップ層を含み基板の第１領域、第２領域、第３領域及び第４領域上に設けられた半導体積層上にメサのためのパターンを有する第１マスクを用いて、該半導体積層をエッチングして、スポットサイズ変換器のための上部メサを形成する工程と、
前記上部メサを形成した後に、前記基板の前記第１領域及び前記第２領域において前記上部メサから前記キャップ層を除去する工程と、
前記キャップ層を除去した後に、前記基板の前記第２領域及び前記第３領域上の前記上部メサ上にパターンを有する第２マスクを用いて、半導体のエッチングのためのエッチャントを用いて前記上部メサのドライエッチングを行って、前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、それぞれ、第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を形成する工程と、
前記第１半導体メサ部、前記第２半導体メサ部、前記第３半導体メサ部及び前記第４半導体メサ部を形成した後に、前記上部メサより大きな幅を有するパターンを有する第３マスクを用いて前記下部コア層をエッチングして、前記スポットサイズ変換器のための下部メサを形成する工程と、
を備え、
前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域は導波路軸の方向に配列され、
前記第１半導体メサ部は、前記上部コア層を含み、
前記第２半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、
前記第３半導体メサ部は、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、
前記第４半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、
前記第１上部半導体領域はアンドープ層を含み、
前記第２上部半導体領域は、ｐ型ドーパントを含むドープ層を含む、半導体光素子を作製する方法。
【請求項２】
前記半導体積層から前記キャップ層を除去する前記工程は、
前記上部メサを形成した後に、前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、絶縁膜を形成する工程と、
前記基板の前記第１領域及び前記第２領域において前記上部メサ上に開口を有するレジストマスクを形成する工程と、
前記レジストマスクを用いて前記絶縁膜を異方性ドライエッチングして、絶縁膜マスクを形成する工程と、
前記絶縁膜マスクを用いてキャップ層を除去する工程と、
を備え、
前記絶縁膜マスクは、前記基板の前記第１領域及び前記第２領域において、前記上部メサの上面上に位置する開口を有すると共に前記上部メサの側面及び前記第３領域及び前記第４領域を覆っており、
前記キャップ層は前記第２上部半導体領域上に設けられ、前記キャップ層の半導体材料は、該キャップ層の直下の半導体層の半導体材料と異なる、請求項１に記載された半導体光素子を作製する方法。
【請求項３】
前記キャップ層を除去した後であって前記上部メサをエッチングする前に、半導体と異なる材料からなり前記上部メサを埋め込むダミー埋込領域を前記基板上に形成する工程と、
前記基板の前記第２領域及び前記第３領域上にパターンを有し前記ダミー埋込領域上に位置するパターンを有する絶縁膜マスクを形成する工程と、
前記絶縁膜マスクを用いて前記ダミー埋込領域をエッチングして、前記第２マスクを前記基板の前記第２領域及び前記第３領域上に形成する工程と、
を更に備え、
前記第２マスクは前記ダミー埋込領域の前記材料を備える、請求項１又は請求項２に記載された半導体光素子を作製する方法。
【請求項４】
前記ダミー埋込領域の前記材料はＳＯＧを備える、請求項３に記載された半導体光素子を作製する方法。
【請求項５】
前記上部メサの前記ドライエッチングを行うに際して、前記基板の前記第２領域上の前記上部メサ上における前記第２マスクの厚さは、前記基板の前記第３領域上の前記上部メサ上における前記第２マスクの厚さより厚い、請求項１〜請求項４のいずれか一項に記載された半導体光素子を作製する方法。
【請求項６】
前記上部メサの前記ドライエッチングを行うに際して、前記第２上部半導体領域の全部をエッチングする共に前記第１上部半導体領域の一部又は全部をエッチングして、前記第１領域上の前記第１半導体メサ部を形成しており、
前記半導体積層はコンタクト層を更に含み、前記コンタクト層は前記第２上部半導体領域と前記キャップ層との間に設けられ、
前記上部メサの前記ドライエッチングを行うに際して、前記コンタクト層の全部をエッチングすると共に前記第２上部半導体領域の一部又は全部をエッチングして、前記第４領域上の前記第４半導体メサ部を形成する、請求項１〜請求項５のいずれか一項に記載された半導体光素子を作製する方法。
【請求項７】
前記基板上に前記半導体積層を成長する工程を更に備え、
前記半導体積層は前記下部コア層、前記中間層、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、
前記半導体積層を成長する工程において、前記第１上部半導体領域は前記キャップ層の厚さと実質的に同じ厚さで成長される、請求項１〜請求項６のいずれか一項に記載された半導体光素子を作製する方法。
【請求項８】
半導体光素子であって、
スポットサイズ変換器のための第１領域、第２領域、第３領域及び第４領域を有する基板と、
前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に設けられ、外部光導波路と光学的に結合されるべき端面を有する下部半導体メサと、
前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、それぞれ、設けられた第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を含む上部半導体メサと、
を備え、
前記基板の前記第１領域、前記第２領域及び前記第３領域は導波路軸の方向に配列され、
前記下部半導体メサは前記基板と前記上部半導体メサとの間に設けられ、
前記基板の前記第３領域上において、下部コア層、中間層、上部コア層、第１上部半導体領域、第２上部半導体領域、及びキャップ層が前記基板の主面の法線方向に順に配置されており、
前記下部半導体メサは下部コア層を備え、
前記第１半導体メサ部は、前記上部コア層を含み、
前記第２半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、
前記第３半導体メサ部は、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、
前記第４半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、
前記第１上部半導体領域はアンドープ層を含み、
前記第２上部半導体領域はｐ型ドーパントを含むドープ層を含む、半導体光素子。
【請求項９】
前記第３半導体メサ部の光吸収係数の波長依存性は、前記第４半導体メサ部の光吸収係数の波長依存性とは異なっている、請求項８に記載された半導体光素子。
【請求項１０】
前記基板は、光変調器のための第５領域、第６領域及び第７領域を有し、
前記半導体光素子の前記スポットサイズ変換器は前記光変調器に光学的に結合され、
前記上部半導体メサは、第５半導体メサ部、第６半導体メサ部及び第７半導体メサ部を更に含み、
前記第５半導体メサ部、前記第６半導体メサ部及び前記第７半導体メサ部は、それぞれ、前記基板の前記第５領域、前記第６領域及び前記第７領域上に設けられ、
前記第５半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、
前記第７半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含む、請求項８又は請求項９に記載された半導体光素子。
【請求項１１】
前記第５半導体メサ部上に設けられた前記光変調器のための変調用の電極と、
前記第７半導体メサ部上に設けられた前記光変調器のための位相調整用の電極と、
を更に備え、
前記第５半導体メサ部はコンタクト層を更に含み、
前記第７半導体メサ部はコンタクト層を更に含み、
前記第６半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、
前記第５半導体メサ部は、前記第６半導体メサ部を介して前記第７半導体メサ部に光学的に結合される、請求項１０に記載された半導体光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光素子、及び半導体光素子を作製する方法に関する。
【背景技術】
【０００２】
特許文献１は、半導体光変調器を開示する。特許文献２は、スポットサイズ変換器を開示する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０３９２６２号公報
【特許文献２】米国特許６３１０９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体光変調器の構造では、半導体光変調器に電気的な分離溝を設ける。分離溝を形成するために、クラッド層の一部を除去する。分離溝の縁において、クラッド層はテーパ形状を成す。また、特許文献２のスポットサイズ変換器（SSC：Spot  Size  Converter）の構造では、二つの導波路が縦方向に積層されており、これらの導波路は２段メサ型構造を成す。上側の導波路にテーパ構造が設けられている。
【０００５】
例えば半導体マッハツェンダ変調器を含む半導体光素子では、光導波路は半導体の積層構造を含む。半導体の積層構造を備える光導波路の導波光の横モード径は小さく、その値は例えば１μｍ以下である。このような小さい横モード径を示す光導波路と、大きな横モード径（例えば２〜８μｍ）の外部導波路や外部レンズといった外部光学部品との光学的な結合において、低損失の光結合を提供することが必要である。スポットサイズ変換器は、このような光結合における光損失を低減するためのデバイスの候補であり、半導体光素子に集積される。
【０００６】
光通信システムでは伝送容量を増やすために、複数の波長の光を用いて光信号を伝送する波長多重伝送が用いられる。波長多重伝送では、伝送に使用する複数の光波長を包含し単一光の伝送に比べて広い波長範囲において所望の損失特性が求められる。これは、伝送波長範囲内の一部分において低損失であることと異なり、伝送に使用する複数の光波長を包含する波長範囲において損失特性の調整が必要であることを意味する。
【０００７】
本発明は、このような事情を鑑みて為されたものであり、ある波長範囲において損失特性を調整可能である半導体光素子を作製する方法を提供することを目的とし、また、波長範囲において損失特性を調整可能である半導体光素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体光素子を作製する方法は、（ａ）下部コア層、中間層、上部コア層、第１上部半導体領域、第２上部半導体領域及びキャップ層を含み基板の第１領域、第２領域、第３領域及び第４領域上に設けられた半導体積層上にメサのためのパターンを有する第１マスクを用いて、該半導体積層をエッチングして、スポットサイズ変換器のための上部メサを形成する工程と、（ｂ）前記上部メサを形成した後に、前記基板の前記第１領域及び前記第２領域において前記上部メサから前記キャップ層を除去する工程と、（ｃ）前記キャップ層を除去した後に、前記基板の前記第２領域及び前記第３領域上の前記上部メサ上にパターンを有する第２マスクを用いて、半導体のエッチングのためのエッチャントを用いて前記上部メサのドライエッチングを行って、前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、それぞれ、第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を形成する工程と、（ｄ）前記第１半導体メサ部、前記第２半導体メサ部、前記第３半導体メサ部及び前記第４半導体メサ部を形成した後に、前記上部メサより大きな幅を有するパターンを有する第３マスクを用いて前記下部コア層をエッチングして、前記スポットサイズ変換器のための下部メサを形成する工程とを備える。前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域は導波路軸の方向に配列され、前記第１半導体メサ部は、前記上部コア層を含み、前記第２半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、前記第３半導体メサ部は、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、前記第４半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、前記第１上部半導体領域はアンドープ層を含み、前記第２上部半導体領域はｐ型ドーパントのドープ層を含む。
【０００９】
本発明に係る半導体光素子は、（ａ）スポットサイズ変換器のための第１領域、第２領域、第３領域及び第４領域を有する基板と、（ｂ）前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に設けられ、外部光導波路と光学的に結合されるべき端面を有する下部半導体メサと、（ｃ）前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、それぞれ、設けられた第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を含む上部半導体メサとを備える。前記基板の前記第１領域、前記第２領域及び前記第３領域は導波路軸の方向に配列され、前記下部半導体メサは前記基板と前記上部半導体メサとの間に設けられ、前記下部半導体メサは下部コア層を備え、前記基板の前記第３領域上において、下部コア層、中間層、上部コア層、第１上部半導体領域、第２上部半導体領域、及びキャップ層が前記基板の主面の法線方向に順に配置されており、前記第１半導体メサ部は、前記上部コア層を含み、前記第２半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、前記第３半導体メサ部は、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、前記第４半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、前記第１上部半導体領域はアンドープ層を有し、前記第２上部半導体領域はｐ型ドーパントを含むドープ層を備える。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、ある波長範囲において損失特性を調整可能である半導体光素子を作製する方法を提供でき、また、ある波長範囲において損失特性を調整可能である半導体光素子を提供できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施の形態に係る半導体光素子を示す図面である。
【図２】図２は、図１に示された素子部分ＢＯＸ１における斜視図を示す。
【図３】図３は、本実施の形態に係る半導体光素子を示す図面である。
【図４】図４は、図３に示された素子部分ＢＯＸ２における斜視図を示す。
【図５】図５は、半導体光素子の作製方法における主要な工程を示す図面である。
【図６】図６は、半導体光素子の作製方法において、上部メサのパターンを示す図面である。
【図７】図７は、半導体光素子の作製方法における主要な工程を示す図面である。
【図８】図８は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図９】図９は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図１０】図１０は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図１１】図１１は、半導体光素子の作製方法における主要な工程を示す図面である。
【図１２】図１２は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図１３】図１３は、半導体光素子の作製方法における主要な工程を示す図面である。
【図１４】図１４は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図１５】図１５は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図１６】図１６は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図１７】図１７は、半導体光素子の作製方法における主要な工程を示す図面である。
【図１８】図１８は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図１９】図１９は、半導体光素子の作製方法における主要な基板領域を示す図面である。
【図２０】図２０は、半導体光素子（スポットサイズ変換器）の作製方法における導波路形状を示す図面である。
【図２１】図２１は、半導体光素子の作製方法における主要な工程を示す図面である。
【図２２】図２２は、半導体光素子（マッハツェンダ変調器）の作製方法における導波路形状を示す図面である。
【図２３】図２３は、本実施の形態に係る半導体光素子の一例となる主要部の寸法を示す図面である。
【図２４】図２４は、損失特性の調整のための試験素子Ａの構造を示す図面である。
【図２５】図２５は、損失特性の調整のための試験素子Ｂの構造を示す図面である。
【図２６】図２６は、損失特性の調整のための試験素子Ｃの構造を示す図面である。
【図２７】図２７は、試験素子Ａ、Ｂ、Ｃの損失に係る計算結果を示す図面である。
【発明を実施するための形態】
【００１２】
いくつかの具体例を説明する。
【００１３】
一形態に係る半導体光素子を作製する方法は、（ａ）下部コア層、中間層、上部コア層、第１上部半導体領域、第２上部半導体領域及びキャップ層を含み基板の第１領域、第２領域、第３領域及び第４領域上に設けられた半導体積層上にメサのためのパターンを有する第１マスクを用いて、該半導体積層をエッチングして、スポットサイズ変換器のための上部メサを形成する工程と、（ｂ）前記上部メサを形成した後に、前記基板の前記第１領域及び前記第２領域において前記上部メサから前記キャップ層を除去する工程と、（ｃ）前記キャップ層を除去した後に、前記基板の前記第２領域及び前記第３領域上の前記上部メサ上にパターンを有する第２マスクを用いて、半導体のエッチングのためのエッチャントを用いて前記上部メサのドライエッチングを行って、前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、それぞれ、第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を形成する工程と、（ｄ）前記第１半導体メサ部、前記第２半導体メサ部、前記第３半導体メサ部及び前記第４半導体メサ部を形成した後に、前記上部メサより大きな幅を有するパターンを有する第３マスクを用いて前記下部コア層をエッチングして、前記スポットサイズ変換器のための下部メサを形成する工程とを備える。前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域は導波路軸の方向に配列され、前記第１半導体メサ部は、前記上部コア層を含み、前記第２半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、前記第３半導体メサ部は、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、前記第４半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、前記第１上部半導体領域はアンドープ層を含み、前記第２上部半導体領域はｐ型ドーパントのドープ層を含む。
【００１４】
この半導体光素子を作製する方法（以下、作製方法と記す）によれば、上部メサ及び該上部メサの幅より大きな幅の下部メサが基板の第１領域及び第２領域上に形成されると共に、基板の第１領域、第２領域、第３領域及び第４領域上に、それぞれ、第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を形成できる。この構造においては、第１半導体メサ部が上部コア層を含み第２半導体メサ部が上部コア層、第１上部半導体領域、及び第２上部半導体領域を含む。これ故に、上部メサ及び下部メサの一方から他方に光の遷移が可能になる。
【００１５】
発明者の知見によれば、第１半導体メサ部及び第２半導体メサ部において主要に生じる光遷移に際して、光の損失に波長依存性が生じる。第１上部半導体領域がアンドープ層を備え第２上部半導体領域がｐ型ドーパントのドープ層を備える場合に、第３半導体メサ部が、上部コア層、第１上部半導体領域、第２上部半導体領域、及びキャップ層を備える一方で、第４半導体メサ部は、上部コア層及び第１上部半導体領域を備える。この構造においては、第３半導体メサ部及び第４半導体メサ部に光が伝搬するとき、第１上部半導体領域及び第２上部半導体領域の全てを含む第３半導体メサ部における光吸収係数の波長依存性は、第１上部半導体領域を含む第４半導体メサ部における光吸収係数の波長依存性と異なる。このような、光吸収係数の波長依存性における第３半導体メサ部と第４半導体メサ部との間の違いを利用して、半導体光素子の光遷移における光の損失に波長依存性を調整できる。
【００１６】
一形態に係る作製方法では、前記半導体積層から前記キャップ層を除去する前記工程は、前記上部メサを形成した後であって前記キャップ層を除去する前に、前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、絶縁膜を形成する工程と、前記基板の前記第１領域及び前記第２領域において前記上部メサ上に開口を有するレジストマスクを形成する工程と、前記レジストマスクを用いて前記絶縁膜を異方性ドライエッチングして、絶縁膜マスクを形成する工程と、を備えることができる。前記絶縁膜マスクは、前記基板の前記第１領域及び前記第２領域において、前記上部メサの上面上に位置する開口を有すると共に前記上部メサの側面及び前記第３領域及び前記第４領域を覆っており、前記キャップ層は前記第２上部半導体領域上に設けられ、前記キャップ層の半導体材料は、該キャップ層の直下の半導体層の半導体材料と異なる。
【００１７】
この作製方法によれば、基板の第１領域、第２領域、第３領域及び第４領域上に絶縁膜を形成した後に、基板の第１領域及び第２領域において上部メサ上に開口を有するレジストマスクを形成する。このレジストマスクを形成した後に絶縁膜を異方性ドライエッチングして、絶縁膜マスクを形成する。この絶縁膜マスクは、基板の第１領域及び第２領域において、上部メサの上面上に位置する開口を備えると共に上部メサの側面を覆う絶縁膜を備える。これ故に、基板の第１領域及び第２領域の上部メサにおいて、キャップ層が第２上部半導体領域の半導体層に対して選択的にエッチングされる。
【００１８】
一形態に係る作製方法は、前記キャップ層を除去した後であって前記上部メサをエッチングする前に、半導体と異なる材料からなり前記上部メサを埋め込むダミー埋込領域を前記基板上に形成する工程と、前記基板の前記第２領域及び前記第３領域上にパターンを有し前記ダミー埋込領域上に位置するパターンを有する絶縁膜マスクを形成する工程と、前記絶縁膜マスクを用いて前記ダミー埋込領域をエッチングして、前記第２マスクを前記基板の前記第２領域及び前記第３領域上に形成する工程とを更に備えることができる。前記第２マスクは前記ダミー埋込領域の前記材料を備える。
【００１９】
この作製方法によれば、半導体と異なる材料からなる実質的に平坦な表面を有するダミー埋込領域で上部メサを埋め込んだ後に、このダミー埋込領域の表面上に基板の第２領域及び第３領域上にパターンを有するレジストマスクを形成できる。平坦な表面上のマスクを用いてダミー埋込領域をエッチングして、第２マスクを基板の第２領域及び第３領域上に形成できる。上部メサに起因する下地の段差に関係なく、スポットサイズ変換器に必要な微細な加工のためのマスクを作製できる。
【００２０】
一形態に係る作製方法では、前記ダミー埋込領域の前記材料はＳＯＧを備えることができる。この作製方法によれば、ダミー埋込領域を作製するために、ＳＯＧ（Spin  on  Glass）を用いることができる。
【００２１】
一形態に係る作製方法では、前記上部メサの前記ドライエッチングを行うに際して、前記基板の前記第１領域上の前記上部メサ上における前記第２マスクの厚さは、前記基板の前記第３領域上の前記上部メサ上における前記第２マスクの厚さより厚いことができる。
【００２２】
この作製方法によれば、上部メサをダミー埋込領域で埋め込み、実質的に平坦な表面のダミー埋込領域を形成する。この表面に第２マスクを形成するとき、第２マスクは、上部メサに係る下地の形状の違いに応じて異なる厚さを有する。このため、基板の第１領域、第２領域及び第３領域にわたって異なる下地の形状の上部メサ上に、同一の工程でマスクを形成できる。
【００２３】
一形態に係る作製方法では、前記上部メサの前記ドライエッチングを行うに際して、前記第２上部半導体領域の全部をエッチングすると共に前記第１上部半導体領域の一部又は全部をエッチングして、前記第１領域上の前記第１半導体メサ部を形成しており、前記半導体積層はコンタクト層を更に含み、前記コンタクト層は前記第２上部半導体領域と前記キャップ層との間に設けられ、前記上部メサの前記ドライエッチングを行うに際して、前記コンタクト層の全部をエッチングすると共に前記第２上部半導体領域の一部又は全部をエッチングして、前記第４領域上の前記第４半導体メサ部を形成する。
【００２４】
この作製方法によれば、事前に除去するキャップ層の有無と、エッチングマスクのパターンとの組み合わせにより、上部メサから、異なる高さの複数のメサ構造を形成できる。
【００２５】
一形態に係る作製方法は、前記基板上に前記半導体積層を成長する工程を更に備えることができる。前記半導体積層は前記下部コア層、前記中間層、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、前記半導体積層を成長する工程において、前記第１上部半導体領域は前記キャップ層の厚さと実質的に等しくなるような厚さで成長される。
【００２６】
この作製方法によれば、第１上部半導体領域の厚さとキャップ層の厚さとの異同を利用して、第１上部半導体領域のエッチング量を調整できる。
【００２７】
一形態に係る半導体光素子は、（ａ）スポットサイズ変換器のための第１領域、第２領域、第３領域及び第４領域を有する基板と、（ｂ）前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に設けられ、外部光導波路と光学的に結合されるべき端面を有する下部半導体メサと、（ｃ）前記基板の前記第１領域、前記第２領域、前記第３領域及び前記第４領域上に、それぞれ、設けられた第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を含む上部半導体メサとを備える。前記基板の前記第１領域、前記第２領域及び前記第３領域は導波路軸の方向に配列され、前記下部半導体メサは前記基板と前記上部半導体メサとの間に設けられ、前記下部半導体メサは下部コア層を備え、前記基板の前記第３領域上において、下部コア層、中間層、上部コア層、第１上部半導体領域、第２上部半導体領域、及びキャップ層が前記基板の主面の法線方向に順に配置されており、前記第１半導体メサ部は、前記上部コア層を含み、前記第２半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、前記第３半導体メサ部は、前記上部コア層、前記第１上部半導体領域、前記第２上部半導体領域、及び前記キャップ層を含み、前記第４半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、前記第１上部半導体領域はアンドープ層を有し、前記第２上部半導体領域はｐ型ドーパントを含むドープ層を備える。
【００２８】
この半導体光素子によれば、上部メサ及び該上部メサの幅より大きな幅の下部メサが基板の第１領域及び第２領域上に設けられると共に、基板の第１領域、第２領域、第３領域及び第４領域上に、それぞれ、第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部が設けられる。この構造においては、第１半導体メサ部が上部コア層を含み、第２半導体メサ部が上部コア層、第１上部半導体領域、及び第２上部半導体領域を含む。これ故に、上部メサ及び下部メサの一方から他方に光の遷移が可能になる。
【００２９】
発明者の知見によれば、第１半導体メサ部及び第２半導体メサ部において主要に生じる光遷移に際して、光の減衰に波長依存性が生じる。第１上部半導体領域がアンドープ層を備え第２上部半導体領域がｐ型ドーパントを含むドープ層を備える場合に、第３半導体メサ部が、上部コア層、第１上部半導体領域、第２上部半導体領域、及びキャップ層を備える一方で、第４半導体メサ部は、上部コア層及び第１上部半導体領域を備える。この構造においては、第３半導体メサ部及び第４半導体メサ部に光が伝搬するとき、第１上部半導体領域及び第２上部半導体領域の全てを含む第３半導体メサ部における光吸収係数の波長依存性は、第１上部半導体領域を含む第４半導体メサ部における光吸収係数の波長依存性より大きい。このような、光吸収係数の波長依存性における第３半導体メサ部と第４半導体メサ部との間の違いを利用して、半導体光素子の光遷移における光の減衰の波長依存性を調整できる。
【００３０】
一形態に係る半導体光素子では、前記第３半導体メサ部の光吸収係数の波長依存性は、前記第４半導体メサ部の光吸収係数の波長依存性とは異なっている。
【００３１】
一形態に係る半導体光素子では、前記基板は、光変調器のための第５領域、第６領域及び第７領域を有し、前記半導体光素子の前記スポットサイズ変換器は前記光変調器に光学的に結合され、前記上部半導体メサは、第５半導体メサ部、第６半導体メサ部及び第７半導体メサ部を更に含み、前記第５半導体メサ部、前記第６半導体メサ部及び前記第７半導体メサ部は、それぞれ、前記基板の前記第５領域、前記第６領域及び前記第７領域上に設けられ、前記第５半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含み、前記第７半導体メサ部は、前記上部コア層、前記第１上部半導体領域、及び前記第２上部半導体領域を含む。
【００３２】
この半導体光素子によれば、基板の第５領域、第６領域及び第７領域に光変調器を設けることができ、この光変調器は半導体光素子のスポットサイズ変換器に光学的に結合される。
【００３３】
一形態に係る半導体光素子は、前記第５半導体メサ部上に設けられた前記光変調器のための変調電極と、前記第７半導体メサ部上に設けられた前記光変調器のための位相電極とを更に備えることができる。前記第５半導体メサ部はコンタクト層を更に含み、前記第７半導体メサ部はコンタクト層を更に含み、前記第６半導体メサ部は、前記上部コア層及び前記第１上部半導体領域を含み、前記第５半導体メサ部は、前記第６半導体メサ部を介して前記第７半導体メサ部に光学的に結合される。
【００３４】
この半導体光素子によれば、第５半導体メサ部及び第７半導体メサ部が上部コア層、第１上部半導体領域、第２上部半導体領域、及びコンタクト層を含む一方で、第６半導体メサ部が上部コア層及び第１上部半導体領域を含む。第５半導体メサ部は第６半導体メサ部を介して第７半導体メサ部に光学的に結合されるので、第６半導体メサ部は第５半導体メサ部及び第７半導体メサ部を互いに電気的に分離する。
【００３５】
引き続いて、添付図面を参照しながら、本発明の半導体光素子、及び半導体光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００３６】
図１は、本実施の形態に係る半導体光素子を示す図面である。図１の（ａ）部を参照すると、半導体光素子１１は、スポットサイズ変換器１１ａ及び半導体光処理素子１１ｂを含み、スポットサイズ変換器１１ａ及び半導体光処理素子１１ｂは互いに光学的に結合されている。また、半導体光素子１１は、スポットサイズ変換器１１ｃを更に備えることができ、スポットサイズ変換器１１ｃ及び半導体光処理素子１１ｂは互いに光学的に結合されている。図１に示された実施例では、スポットサイズ変換器１１ａ、半導体光処理素子１１ｂ及びスポットサイズ変換器１１ｃは、軸（導波路軸）Ａｘに沿って配列されており、半導体光処理素子１１ｂは例えばマッハツェンダ変調器を備えることができる。半導体光素子１１は、引き続く説明から理解されるように、基板１３と、該基板１３の主面上に設けられた半導体積層１５とを含む。半導体積層１５は、加工により作製された様々な形態のメサ構造を含む。
【００３７】
図１の（ｂ）部を参照すると、スポットサイズ変換器１１ａにおける素子部分ＢＯＸ１の拡大が示されている。図２は、図１の（ｂ）部に示された素子部分ＢＯＸ１における斜視図を示す。スポットサイズ変換器１１ａは、基板１３と、下部半導体メサ１７と、上部半導体メサ１９とを備える。基板１３は、スポットサイズ変換器のための第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄを有する。基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄは導波路軸Ａｘの方向に配列されている。下部半導体メサ１７は、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に設けられる。下部半導体メサ１７は、外部光導波路ＦＢ１，ＦＢ２と光学的に結合されるべき端面１７ａを有する。上部半導体メサ１９は、第１半導体メサ部１９ａ、第２半導体メサ部１９ｂ、第３半導体メサ部１９ｃ及び第４半導体メサ部１９ｄを含み、第１半導体メサ部１９ａ、第２半導体メサ部１９ｂ、第３半導体メサ部１９ｃ及び第４半導体メサ部１９ｄは、それぞれ、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に設けられる。下部半導体メサ１７は下部コア層２１を備える。第１半導体メサ部１９ａは、上部コア層２５を備える。第２半導体メサ部１９ｂは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１を備える。第３半導体メサ部１９ｃは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を備える。第４半導体メサ部１９ｄは、上部コア層２５及び第１上部半導体領域２７を備える。基板１３の第３領域１３ｃ上において、下部コア層２１、中間層２３、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３が基板１３の主面１２の法線方向に順に配置されている。第１上部半導体領域２７はアンドープ層を備え、第２上部半導体領域２９は、ｐ型ドーパントを含むドープ層を備える。
【００３８】
半導体光素子１１によれば、上部半導体メサ１９及び該上部半導体メサ１９の幅より大きな幅の下部半導体メサ１７が基板１３の第１領域１３ａ及び第２領域１３ｂ上に設けられると共に、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に、それぞれ、第１半導体メサ部１９ａ、第２半導体メサ部１９ｂ、第３半導体メサ部１９ｃ及び第４半導体メサ部１９ｄが設けられる。この構造においては、第１半導体メサ部１９ａが上部コア層２５を含み第２半導体メサ部１９ｂが上部コア層２５、第１上部半導体領域２７、及び第２上部半導体領域２９を含む。これ故に、上部半導体メサ１９及び下部半導体メサ１７の一方から他方に光の遷移が可能になる。
【００３９】
発明者の知見によれば、第１半導体メサ部１９ａ及び第２半導体メサ部１９ｂにおいて主要に生じる光遷移に際して、光の損失に波長依存性が生じる。第１上部半導体領域２７がアンドープ層を備え第２上部半導体領域２９がｐ型ドーパントのドープ層を備える場合に、第３半導体メサ部１９ｃが、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を備える一方で、第４半導体メサ部１９ｄは、上部コア層２５及び第１上部半導体領域２７を備える。この構造においては、第３半導体メサ部１９ｃ及び第４半導体メサ部１９ｄに光が伝搬するとき、第１上部半導体領域２７及び第２上部半導体領域２９の全てを含む第３半導体メサ部１９ｃにおける光吸収係数の波長依存性は、第１上部半導体領域を含む第４半導体メサ部１９ｄにおける光吸収係数の波長依存性と異なる。このような、光吸収係数の波長依存性における第３半導体メサ部１９ｃと第４半導体メサ部１９ｄとの間の違いを利用して、半導体光素子１１の光遷移における光の減衰の波長依存性を調整できる。
【００４０】
図３は、本実施の形態に係る半導体光素子を示す図面である。図４は、図３に示された素子部分ＢＯＸ２における斜視図を示す。具体的には、図４の（ａ）部では、光変調器のための電極及び光導波路が描かれているが、光変調器のための電極及び光導波路の位置関係を表すために、埋込用の樹脂体は描かれていない。図４の（ｂ）部では、光変調器のための光導波路が描かれているが、光導波路の構造を表すために、光変調器のための電極及び埋込用の樹脂体は描かれていない。
【００４１】
図３及び図４を参照すると、半導体光素子１１のスポットサイズ変換器１１ａ、１１ｃは半導体光処理素子１１ｂのマッハツェンダ光変換器に光学的に結合される。本実施例では、半導体光処理素子１１ｂのマッハツェンダ光変換器は、スポットサイズ変換器１１ａ、１１ｃに、それぞれ、光学的に結合された光合分波器３４、３６のポート３４ａ、３６ａに光学的に結合されており、光合分波器３４、３６の各々は、例えば１×２多重モード干渉器（例えば１×２ＭＭＩ）を含むことができる。光合分波器３４の２ポートのうちの一方３４ｂは、光合分波器３６の２ポートのうちの一方３６ｂに半導体光導波路３８を介して光学的に結合されており、光合分波器３４の２ポートのうちの他方３４ｃは、光合分波器３６の２ポートのうちの他方３６ｃに半導体光導波路４０を介して光学的に結合されている。
【００４２】
基板１３は、光変調器のための第５領域１３ｅ、第６領域１３ｆ及び第７領域１３ｇを更に備えることができる。上部半導体メサ１９は第５半導体メサ部１９ｅ、第６半導体メサ部１９ｆ及び第７半導体メサ部１９ｇを含む。第５半導体メサ部１９ｅ、第６半導体メサ部１９ｆ及び第７半導体メサ部１９ｇは、それぞれ、基板１３の第５領域１３ｅ、第６領域１３ｆ及び第７領域１３ｇ上に設けられる。第５半導体メサ部１９ｅは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１を含む。第７半導体メサ部２９ｇは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１を含む。
【００４３】
半導体光素子１１によれば、基板１３の第５領域１３ｅ、第６領域１３ｆ及び第７領域１３ｇに光変調器（１１ｂ）を設けることができ、この光変調器は半導体光素子のスポットサイズ変換器１１ａ、１１ｃに光学的に結合される。
【００４４】
半導体光素子１１は、光変調器のための変調用の電極３５、位相調整用の電極３７及び電極３９を備える。電極３５は第５半導体メサ部１９ｅ上に設けられ、第５半導体メサ部１９ｅの最上層（例えば、コンタクト層３１）に接触を成す。電極３７は第７半導体メサ部１９ｇ上に設けられ、第７半導体メサ部１９ｇの最上層（例えば、コンタクト層３１）に接触を成す。第６半導体メサ部１９ｆは上部コア層２５及び第１上部半導体領域２７を含み、第５半導体メサ部１９ｅは、第６半導体メサ部１９ｆを介して第７半導体メサ部１９ｇに光学的に結合される。半導体光素子１１によれば、第５半導体メサ部１９ｅ及び第７半導体メサ部１９ｇが、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１を含む一方で、第６半導体メサ部１９ｆが上部コア層２５及び第１上部半導体領域２７を含む。第５半導体メサ部１９ｅは第６半導体メサ部１９ｆを介して第７半導体メサ部１９ｇに光学的に結合されるので、第６半導体メサ部１９ｆは第５半導体メサ部１９ｅ及び第７半導体メサ部１９ｇを互いに電気的に分離する。電極３９は、下部コア層２１上に設けられており、高めのドーパント濃度を有する下部コア層２１の表面に接触を成す。
【００４５】
半導体光素子１１では、基板１３は、光変調器のための第８領域１３ｈ及び第９領域１３ｉを更に備える。上部半導体メサ１９は、第８半導体メサ部１９ｈ及び第９半導体メサ部１９ｉを更に備える。第８半導体メサ部１９ｈ及び第９半導体メサ部１９ｉは、それぞれ、基板１３の第８領域１３ｈ及び第９領域１３ｉ上に設けられる。第８半導体メサ部１９ｈは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を含む。第９半導体メサ部１９ｉは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を含む。第５半導体メサ部１９ｅ、第８半導体メサ部１９ｈ、第６半導体メサ部１９ｆ、第９半導体メサ部１９ｉ、及び第７半導体メサ部１９ｇは、それぞれ、基板１３の第５領域１３ｅ、第８領域１３ｈ、第６領域１３ｆ、第９領域１３ｉ及び第７領域１３ｇ上に順に配列されている。
【００４６】
既に説明したように、発明者の知見によれば、第１半導体メサ部１９ａ及び第２半導体メサ部１９ｂにおいて主要に生じる光遷移に際して、光の損失に波長依存性が生じる。第１上部半導体領域２７がアンドープ層を備え第２上部半導体領域２９がｐ型ドーパントのドープ層を備える場合に、第８半導体メサ部１９ｈは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を含む。第９半導体メサ部１９ｉは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を含む。一方、第６半導体メサ部１９ｆが上部コア層２５及び第１上部半導体領域２７を含む。
【００４７】
この構造においては、第８半導体メサ部１９ｈ、第６半導体メサ部１９ｆ及び第９半導体メサ部１９ｉに光が伝搬するとき、第１上部半導体領域２７及び第２上部半導体領域２９の全てを含む第８半導体メサ部１９ｈ及び第９半導体メサ部１９ｉにおける光吸収係数の波長依存性は、第１上部半導体領域２７を含む第６半導体メサ部１９ｆにおける光吸収係数の波長依存性より大きい。このような、光吸収係数の波長依存性における第８半導体メサ部１９ｈ及び第９半導体メサ部１９ｉと第６半導体メサ部１９ｆとの間の違いを利用して、半導体光素子１１の光遷移における光の減衰の波長依存性を調整できる。
【００４８】
引き続き、半導体光素子１１を作製する方法を説明する。この説明では、主要な工程における断面図及び平面図を参照して、半導体光素子１１のアレイ（一次元又は二次元のアレイ）を半導体ウエハ上に作製する実施例を記述する。理解を容易にするために、図１〜図４に係る構造の説明に用いられた参照符号を、引き続く説明においても用いる。
【００４９】
図５の（ａ）部に示されるように、基板１３を準備し、この後に基板１３上に半導体積層１５を成長する。この成長は、例えば有機金属気相成長法であることができる。基板１３は、例えばＩｎＰ基板であることができ、このＩｎＰ基板は半絶縁性を示すことができる。半導体積層１５は下部コア層２１、中間層２３、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を含む。
半導体積層１５の一例は以下のものである。
下部クラッド層２０：ノンドープＩｎＰ、厚さ０．５μｍ。
下部コア層２１：ＳｉドープＧａＩｎＡｓＰ（バンドギャップ波長：１．１μｍ）、厚さ１．０μｍ。
中間クラッド層２３ａ（中間層２３）：ＳｉドープＩｎＰ、厚さ０．５μｍ。
中間エッチストップ層２３ｂ（中間層２３）：ＳｉドープＧａＩｎＡｓＰ（バンドギャップ波長：１．０μｍ）、厚さ０．１μｍ。
上部コア層２５：バンドギャップ波長１．４μｍのノンドープ多重量子井戸（ＭＱＷ）、厚さ０．５μｍ。
第１上部半導体領域２７：ノンドープＩｎＰ上部クラッド層、厚さ０．５μｍ。
第２上部半導体領域２９、ｐドープＩｎＰ上部クラッド層、厚さ１．５μｍ、Ｚｎ濃度１×１０１８ｃｍ−３。
コンタクト層３１：ｐドープＧａＩｎＡｓコンタクト層、厚さ０．２μｍ、Ｚｎ濃度１×１０１９ｃｍ−３。
キャップ層３３：ｐドープＩｎＰキャップ層、厚さ０．５μｍ、Ｚｎ濃度１×１０１８ｃｍ−３。
例えば、半導体積層１５を成長する際に、第１上部半導体領域２７はキャップ層３３の厚さと実質的に等しくなるような厚さで成長されることができる。この作製方法によれば、第１上部半導体領域２７の厚さとキャップ層３３の厚さとの異同を利用して、第１上部半導体領域２７のエッチング量を調整できる。
【００５０】
図５の（ｂ）部に示されるように、基板１３上に半導体積層１５を成長した後に、半導体積層１５の上面１５ａの全体に絶縁膜５１を成長する。絶縁膜５１は例えばシリコン系無機絶縁膜（例えばＳｉＮ膜）であることができる。
【００５１】
次いで、メサのためのパターンを有するレジストマスク５３を絶縁膜５１上に形成する。レジストマスク５３を用いて絶縁膜５１をドライエッチングして、図５の（ｃ）部に示されるように、第１マスク５１ａを形成する。第１マスク５１ａは絶縁膜５１から形成される絶縁膜マスクである。必要な場合には、レジストマスク５３を除去する。
【００５２】
図５の（ｃ）部に示されるように、半導体積層１５上に第１マスク５１ａを用いて該半導体積層１５をエッチングして、上部メサ５５を形成する。このエッチングでは、キャップ層３３から上部コア層２５までの半導体部分をマスクパターンに従って除去して、上部メサ５５を形成する。これ故に、上部メサ５５は、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を備える。図６は、上部メサ５５の形状を示す平面図である。
【００５３】
次いで、上部メサ５５を形成した後に、基板１３の第１領域１３ａ及び第２領域１３ｂにおいて上部メサ５５からキャップ層３３を除去する。半導体積層１５からキャップ層３３を除去する工程のための一手順を引き続き説明する。
【００５４】
上部メサ５５を形成した後に、図７の（ａ）部及び図７の（ｂ）部に示されるように、基板１３の全面上に絶縁膜５７を成長する。絶縁膜５７は、例えばＳｉＮといったシリコン系無機絶縁膜を備えることができる。図７の（ａ）部は、スポットサイズ変換器１１ａ、１１ｃの作製領域を示す図面である。図７の（ｂ）部は、図７の（ａ）部におけるI−I線に沿ってとられた断面を示す。
【００５５】
上部メサ５５を形成した後に、図７の（ｃ）部及び図７の（ｄ）部に示されるように、レジストマスク５８を形成する。レジストマスク５８は、基板１３の第１領域１３ａ及び第２領域１３ｂにおいて上部メサ５５上に開口５８ａを有する。
【００５６】
図８の（ａ）部は、第１領域１３ａ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図８の（ｂ）部は、第２領域１３ｂ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａ及び第２領域１３ｂでは、上部メサ５５の上面５５ａ及び側面５５ｂ並びにその近傍の半導体表面５５ｃは絶縁膜５７で覆われている。図８の（ｃ）部は、第３領域１３ｃ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図８の（ｄ）部は、第４領域１３ｄ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃ及び第４領域１３ｄでは、上部メサ５５の上面５５ａ及び側面５５ｂ並びに上部メサ５５近傍の半導体表面５５ｃは絶縁膜５７で覆われており、またレジストマスク５８は、上部メサ５５の上面５５ａ及び側面５５ｂ並びに上部メサ５５近傍の半導体表面５５ｃ上の絶縁膜５７を覆っている。
【００５７】
次いで、レジストマスク５８を用いて絶縁膜５７を異方性ドライエッチングして、図７の（ｃ）部及び図７の（ｄ）部に示されるように、絶縁膜マスク５７ａを形成する。第１領域１３ａ及び第２領域１３ｂにおいては、絶縁膜５７は、エッチングマスク（レジストマスク５８）を用いない異方性ドライエッチングによりエッチングされる。エッチングマスクを用いない異方性ドライエッチングでは、側面５５ｂに接する絶縁膜５７は、エッチングされないで残り、絶縁膜マスク５７ａとなる。上面５５ａに接する絶縁膜５７は、エッチングされるので残らない。したがって異方性ドライエッチングの後、第１領域１３ａ及び第２領域１３ｂでは、上部メサ５５の上面５５ａは露出し、上部メサ５５の側面５５ｂは絶縁膜マスク５７ａにより覆われた状態となる。第３領域１３ｃ及び第４領域１３ｄにおいては、上面５５ａ上の絶縁膜５７も側面５５ｂ上の絶縁膜５７も共に、レジストマスク５８に覆われており、エッチングされない。異方性ドライエッチングの後、第３領域１３ｃ及び第４領域１３ｄにおいては、上部メサ５５の上面５５ａ及び側面５５ｂは、絶縁膜マスク５７ａにより覆われている。異方性ドライエッチングには、例えば誘導結合プラズマ反応性エッチング（ＩＣＰ−ＲＩＥ）が用いられる。異方性ドライエッチングは、高周波電源により出力されるバイアス電力を制御することにより、被エッチング物に印加される自己バイアス電圧を調整することで、実施されることができる。エッチングガスには、例えばＣＦ４ガスを用いることができる。
【００５８】
図９の（ａ）部は、第１領域１３ａ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図９の（ｂ）部は、第２領域１３ｂ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａ及び第２領域１３ｂでは、上部メサ５５の側面５５ｂが絶縁膜（５７）で覆われており、上部メサ５５の上面５５ａ及び並びにその近傍の半導体表面５５ｃは絶縁膜（５７）で覆われていない。図９の（ｃ）部は、第３領域１３ｃ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図９の（ｄ）部は、第４領域１３ｄ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃ及び第４領域１３ｄでは、上部メサ５５の上面５５ａ及び側面５５ｂ並びに上部メサ５５近傍の半導体表面５５ｃは絶縁膜（５７）で覆われている。レジストマスク５８で覆われていた絶縁膜（５７）はエッチングされずに、上部メサ５５の上面５５ａ及び側面５５ｂ並びに上部メサ５５近傍の半導体表面５５ｃ上の絶縁膜（５７ａ）を覆っている。これらの工程により、絶縁膜マスク５７ａが形成される。
【００５９】
次いで、上記のように形成された絶縁膜マスク５７ａを用いて、基板１３の第１領域１３ａ及び第２領域１３ｂにおいて上部メサ５５からキャップ層３３を除去する。本実施例では、キャップ層３３に対して大きなエッチングレートを示し半導体表面５５ｃ及びキャップ層３３の下層に対して非常に小さいエッチングレートを示すエッチャントを用いて、上部メサ５５からキャップ層３３をエッチングする。本実施例では、キャップ層３３がＩｎＰからなると共に中間クラッド層２３ａ（中間層２３）がＳｉドープＩｎＰからなるので、キャップ層３３のＩｎＰのウエットエッチングの際に中間クラッド層２３ａのＩｎＰがウエットエッチングされないように、本実施例では、中間エッチストップ層２３ｂのＧａＩｎＡｓＰを設けている。ここで、ＩｎＰのエッチングでは例えば塩酸系水溶液等が使用される。エッチングは、第１領域１３ａ及び第２領域１３ｂの上部メサ５５においてコンタクト層３１の表面が露出したところで終了される。
【００６０】
図１０の（ａ）部は、第１領域１３ａ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図１０の（ｂ）部は、第２領域１３ｂ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａ及び第２領域１３ｂでは、上部メサ５５の側面５５ｂが絶縁膜（５７）で覆われていたので、上部メサ５５の上面５５ａからキャップ層３３のエッチングが進行して、本実施例では、コンタクト層３１の表面でそのエッチングが停止する。半導体表面５５ｃがキャップ層３３の材料と異なるものになったとき、半導体表面５５ｃのエッチングは実質的に進行しない。
【００６１】
図１０の（ｃ）部は、第３領域１３ｃ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図１０の（ｄ）部は、第４領域１３ｄ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃ及び第４領域１３ｄでは、上部メサ５５の上面５５ａ及び側面５５ｂ並びに上部メサ５５近傍の半導体表面５５ｃは絶縁膜（５７）で覆われている。上部メサ５５の上面５５ａ及び側面５５ｂ並びにその近傍の半導体表面５５ｃは絶縁膜（５７）で覆われているので、エッチングされない。また、半導体表面５５ｃがキャップ層３３の半導体材料と異なったとき、半導体表面５５ｃのエッチングは実質的に進行しない。
【００６２】
この作製方法によれば、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に絶縁膜（５７）を形成した後に、基板１３の第１領域１３ａ及び第２領域１３ｂにおいて上部メサ５５上に開口を有するレジストマスクを形成する。このレジストマスクを用いて絶縁膜（５７）を異方性ドライエッチングして、絶縁膜マスク５７ａを形成する。この絶縁膜マスク５７ａは、基板１３の第１領域１３ａ及び第２領域１３ｂにおいて、上部メサ５５の上面５５ａ上に位置する開口を備えると共に上部メサ５５の側面５５ｂを覆う絶縁膜（５７ａ）を備える。これ故に、基板１３の第１領域１３ａ及び第２領域１３ｂの上部メサ５５において、キャップ層３３が、該キャップ層３３の直下の半導体層、第２上部半導体領域２９又はその上の半導体層（例えばｐ型のコンタクト層３１）に対して選択的にエッチングされる。
【００６３】
キャップ層３３を除去した後においては、絶縁膜マスク５７ａが残っている。図１１の（ａ）部は、スポットサイズ変換器１１ａ、１１ｃの作製領域を示す図面である。図１１の（ｂ）部は、図１１の（ａ）部におけるＡｘ軸に沿ってとられた断面を示す。この絶縁膜マスク５７ａを除去すると、図１１の（ａ）部及び（ｂ）部に示されるように、加工された上部メサ５５が形成される。
【００６４】
絶縁膜マスク５７ａを除去した後に、基板１３の第２領域１３ｂ及び第３領域１３ｃ上の上部メサ５５上にパターンを有する第２マスク（図１５における参照符号「５９」）を形成する。この第２マスクを用いて、半導体のエッチングのためのエッチャントにより上部メサ５５のドライエッチングを行って、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に、それぞれ、第１半導体メサ部、第２半導体メサ部、第３半導体メサ部及び第４半導体メサ部を形成する。
【００６５】
第２マスク（図１５における参照符号「５９」）を形成する工程のための一手順を引き続き説明する。図１１の（ｃ）部及び（ｄ）部に示されるように、まず、半導体と異なる材料からなり上部メサ５５を埋め込むダミー埋込領域６１を基板１３上に形成する。ダミー埋込領域６１は、上部メサ５５を埋め込み、また上部メサ５５の上面及び側面を覆う。ここで、図１１の（ｃ）部は、スポットサイズ変換器１１ａ、１１ｃの作製領域を示す図面である。図１１の（ｄ）部は、図１１の（ｃ）部におけるＡｘ軸に沿ってとられた断面を示す。
【００６６】
図１２の（ａ）部は、第１領域１３ａ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図１２の（ｂ）部は、第２領域１３ｂ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａ及び第２領域１３ｂにおいては、上部メサ５５の上面及び側面がダミー埋込領域６１で覆われている。第１領域１３ａ及び第２領域１３ｂでは、上部メサ５５はキャップ層３３を含まないので、上部メサ５５の上面５５ａに位置するコンタクト層３１をダミー埋込領域６１が覆っている。ダミー埋込領域６１の材料はＳＯＧ（Spin  on  Glass）を備える。この作製方法によれば、ダミー埋込領域６１を作製するために、ＳＯＧを用いることができる。
【００６７】
図１２の（ｃ）部は、第３領域１３ｃ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。図１２の（ｄ）部は、第４領域１３ｄ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃ及び第４領域１３ｄにおいては、上部メサ５５の上面及び側面がダミー埋込領域６１で覆われている。第３領域１３ｃ及び第４領域１３ｄでは、上部メサ５５にキャップ層３３が含まれるので、上部メサ５５の上面５５ａに位置するキャップ層３３をダミー埋込領域６１が覆っている。
【００６８】
図１２の（ａ）部〜（ｄ）部に示されるように、第１領域１３ａ〜第４領域１３ｄにおいて、下地に上部メサ５５に起因する突起があるにもかかわらず、ダミー埋込領域６１の表面は実質的に平坦である。第１領域１３ａ及び第２領域１３ｂ上の上部メサ５５の上面５５ａにおけるダミー埋込領域６１の厚さＤＭＴ１は、第３領域１３ｃ及び第４領域１３ｄ上の上部メサ５５の上面５５ａにおけるダミー埋込領域６１の厚さＤＭＴ２と異なる。本実施例では、厚さＤＭＴ１は厚さＤＭＴ２より厚い。
【００６９】
次いで、ダミー埋込領域６１を形成した後に、ダミー埋込領域６１の表面上にレジストのマスク６５を形成する。ダミー埋込領域６１の表面が平坦であるので、レジストマスク６５の厚さは実質的に一様である。
【００７０】
図１３の（ａ）部及び図１３の（ｂ）部に示されるように、レジストマスク６５は、基板１３の第２領域１３ｂ及び第３領域１３ｃ上にパターンを有する。レジストマスク６５は、軸Ａｘの方向に延在するストライプ形状を有しており、レジストマスク６５の一端部６５ａ及び他端部６５ｂはテーパ形状部を有しており、テーパ形状部の幅は軸Ａｘの方向に変化する幅を有する。本実施例では、テーパ形状部の先端の幅は０．５μｍ程度であり、ダミー埋込領域６１のお陰で微細なマスクを形成できる。一端部６５ａと他端部６５ｂとの間にはストライプ部６５ｃが設けられ、ストライプ部６５ｃの幅は上部メサ５５の幅よりも大きい。
【００７１】
次いで、レジストマスク６５を形成した後に、レジストマスク６５を用いて半導体層のエッチングを行う。このエッチングの際において、レジストマスク６５のパターンの有無と、キャップ層３３の有無との組み合わせにより４つの構造を作り込むことができる。
【００７２】
図１４の（ａ）部は、第１領域１３ａ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａにおいて、上部メサ５５はキャップ層３３を備えず、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンは無く、レジストマスク６５は第１領域１３ａに開口を有する。
【００７３】
図１４の（ｂ）部は、第２領域１３ｂ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第２領域１３ｂにおいて、上部メサ５５はキャップ層３３を備えず、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンを有する。レジストマスク６５は第２領域１３ｂにストライプ形状のパターンを有する。
【００７４】
図１４の（ｃ）部は、第３領域１３ｃ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃにおいて、上部メサ５５はキャップ層３３を備え、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンを有する。レジストマスク６５は第３領域１３ｃにストライプ形状のパターンを有する。
【００７５】
図１４の（ｄ）部は、第４領域１３ｄ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第４領域１３ｄにおいて、上部メサ５５はキャップ層３３を備え、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンは無く、レジストマスク６５は第４領域１３ｄに開口を有する。
【００７６】
本実施例では、スポットサイズ変換器のための第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄの作製を説明するけれども、これらの領域１３ａ〜１３ｄのいくつかと同様の作製工程をマッハツェンダ変調器のための導波路の作製に適用することができる。
【００７７】
ダミー埋込領域６１をエッチング可能であるエッチャントを用いてレジストマスク６５のパターンをダミー埋込領域６１に転写して、第２マスク５９を形成する。このエッチングに際して、レジストマスク６５のパターンに応じてダミー埋込領域６１のエッチングが進行するけれども、上部メサ５５の実質的なエッチングは生じない。
【００７８】
図１５の（ａ）部は、第１領域１３ａ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａにおいて、上部メサ５５はキャップ層３３を備えず、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンは無く、レジストマスク６５は第１領域１３ａに開口を有する。これ故に、第１領域１３ａにおいては、ダミー埋込領域６１のエッチングがほぼ一様に進む。上部メサ５５の上面が露出する程度の深さまでダミー埋込領域６１のエッチングを行うので、エッチングされたダミー埋込領域６１ａが形成される。
【００７９】
図１５の（ｂ）部は、第２領域１３ｂ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第２領域１３ｂにおいて、上部メサ５５はキャップ層３３を備えず、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンを有する。レジストマスク６５は第２領域１３ｂにストライプ形状のパターンを有する。これ故に、第２領域１３ｂにおいては、ダミー埋込領域６１のエッチングがほぼ一様に進む一方で、レジストマスク６５のパターンに応じた形状にダミー埋込領域６１を加工できる。上部メサ５５の上面（コンタクト層）が露出する程度の深さまでダミー埋込領域６１のエッチングを行うと共に、上部メサ５５の上面（コンタクト層）には、レジストマスク６５のパターンに応じた形状のダミー埋込領域６１ｂが残される。上部メサ５５の両脇には、エッチングされたダミー埋込領域６１ａが形成される。第２マスク５９は、エッチングされたダミー埋込領域６１ｂ及びレジストマスク６５を備える。
【００８０】
図１５の（ｃ）部は、第３領域１３ｃ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃにおいて、上部メサ５５はキャップ層３３を備え、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンを有する。レジストマスク６５は第３領域１３ｃにストライプ形状のパターンを有する。これ故に、第３領域１３ｃにおいては、ダミー埋込領域６１のエッチングがほぼ一様に進む一方で、レジストマスク６５のパターンに応じた形状にダミー埋込領域６１を加工できる。上部メサ５５の上面（キャップ層３３）には、レジストマスク６５のパターンに応じた形状のダミー埋込領域６１ｂが残される。このエッチングのエッチャントに起因して、上部メサ５５のキャップ層３３のエッチングは実質的に進まない。上部メサ５５の両脇には、エッチングされたダミー埋込領域６１ａが形成される。第２マスク５９は、エッチングされたダミー埋込領域６１ｂ及びレジストマスク６５を備える。
【００８１】
図１５の（ｄ）部は、第４領域１３ｄ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第４領域１３ｄにおいて、上部メサ５５はキャップ層３３を備え、上部メサ５５上のダミー埋込領域６１上にはレジストマスク６５のパターンは無く、レジストマスク６５は第１領域１３ａに開口を有する。これ故に、第４領域１３ｄにおいては、ダミー埋込領域６１のエッチングがほぼ一様に進む。このエッチングのエッチャントに起因して、上部メサ５５のキャップ層３３のエッチングは実質的に進まない。エッチングにより、エッチングされたダミー埋込領域６１ａが形成される。
【００８２】
第２マスク５９を形成する方法の一例を説明した。これらの工程により、レジストマスク６５を用いてダミー埋込領域６１をエッチングして、第２マスク５９を形成する。第２マスク５９は、基板１３の第２領域１３ｂ及び第３領域１３ｃ上にパターンを有する。第２マスク５９はダミー埋込領域６１の材料を備える。さらに、第２マスク５９は、基板１３の第１領域１３ａ及び第４領域１３ｄに開口を有する。すなわち、第１領域１３ａ及び第４領域１３ｄの上部メサ５５の表面は、第２マスク５９によって覆われていない。
【００８３】
上部メサ５５のドライエッチングを行うに際して、基板１３の第２領域１３ｂ上の上部メサ５５上における第２マスク５９の厚さは、基板１３の第３領域１３ｃ上の上部メサ５５上における第２マスク５９の厚さより厚い。この作製方法によれば、上部メサ５５をダミー埋込領域６１で埋め込み、実質的に平坦な表面のダミー埋込領域６１を形成する。この表面に第２マスク５９を形成するとき、第２マスク５９は、上部メサ５５に係る下地の形状の違いに応じて異なる厚さを有する。このため、基板１３の第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃにわたって異なる下地の形状の上部メサ上に、同一の工程でマスクを形成できる。
【００８４】
半導体の（上部メサ５５）をエッチング可能であるエッチャントにより、基板１３の第２領域１３ｂ及び第３領域１３ｃ上の上部メサ５５上にパターンを有する第２マスク５９を用いて上部メサ５５のエッチングを行って、第２マスク５９のパターンを上部メサ５５に転写する。本実施例では、エッチャントは例えば塩素ガスを含む。このドライエッチングにより、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に、それぞれ、第１半導体メサ部６７ａ、第２半導体メサ部６７ｂ、第３半導体メサ部６７ｃ及び第４半導体メサ部６７ｄを形成する。このエッチングに際して、第２マスク５９のパターンに応じて上部メサ５５のエッチングが進行するけれども、ダミー埋込領域６１ａの実質的なエッチングは生じない。
【００８５】
図１６の（ａ）部は、第１領域１３ａ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａにおいて、上部メサ５５はキャップ層３３を備えず、上部メサ５５上には第２マスク５９のパターンは無く、第２マスク５９は第１領域１３ａに開口を有する。これ故に、第１領域１３ａにおいては、ダミー埋込領域６１ａはエッチングされることなく、上部メサ５５はその上面から半導体層、例えば第１上部半導体領域２７の深さまでエッチングされる。上部コア層２５が露出する程度の深さまで上部メサ５５がエッチングされて、エッチングされたダミー埋込領域６１ａにより規定される溝が形成される。
【００８６】
図１６の（ｂ）部は、第２領域１３ｂ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第２領域１３ｂにおいて、上部メサ５５はキャップ層３３を備えず、上部メサ５５上のダミー埋込領域６１上には第２マスク５９のパターンを有する。第２マスク５９は第２領域１３ｂにストライプ形状のパターンを有する。これ故に、第２領域１３ｂにおいては、ダミー埋込領域６１ａはエッチングされることなく、第２マスク５９のパターンに応じた形状に上部メサ５５を加工できる。半導体層、例えば上部コア層２５の上面が露出する程度の深さまで上部メサ５５のエッチングを行うと共に、半導体層（２５）の上には、テーパ部を構成する上部メサ５５の一部分（半導体層の２７、２９、３１）が第２マスク５９のパターンに応じた形状で残される。エッチングにより、ダミー埋込領域６１ａにより規定される溝が形成される。この溝内に、上部メサ５５の一部分（半導体層の２７、２９、３１）がテーパ部を構成するように延在し、一定幅（上部メサ５５の幅）のストライプ部に接続される。
【００８７】
図１６の（ｃ）部は、第３領域１３ｃ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃにおいて、上部メサ５５はキャップ層３３を備え、上部メサ５５上には第２マスク５９のパターンを有する。第２マスク５９は第３領域１３ｃにストライプ形状のパターンを有する。これ故に、第３領域１３ｃにおいては、ダミー埋込領域６１ａはエッチングされることなく、第２マスク５９のパターンに応じた形状に上部メサ５５を加工できる。第１領域１３ａ及び第２領域１３ｂにおいて上部コア層２５の上面が露出する程度の深さまでエッチングを行うとき、キャップ層３３を備える第３領域１３ｃにおいては、半導体層（２７）の上面が露出する程度の深さまで上部メサ５５がエッチングされる。また、上部メサ５５はキャップ層３３を備えるために、半導体層、例えば第１上部半導体領域２７の上には、テーパ部を構成する上部メサ５５の一部分（半導体層の２９、３１、３３）が第２マスク５９のパターンに応じた形状で残される。エッチングにより、ダミー埋込領域６１ａにより規定される溝が形成される。この溝内に、上部メサ５５の一部分（半導体層の２９、３１、３３）がテーパ部を構成するように延在し、一定幅（上部メサ５５の幅）のストライプ部に接続される。
【００８８】
図１６の（ｄ）部は、第４領域１３ｄ上における上部メサ５５及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第４領域１３ｄにおいて、上部メサ５５はキャップ層３３を備え、上部メサ５５上には絶縁膜マスク６３ａのパターンは無く、絶縁膜マスク６３ａは第４領域１３ｄに開口を有する。これ故に、第４領域１３ｄにおいては、ダミー埋込領域６１ａはエッチングされることなく、上部メサ５５はその上面から半導体層、例えば第１上部半導体領域２７の深さまでエッチングされる。上部コア層２５上の第１上部半導体領域２７が露出する程度の深さまで上部メサ５５がエッチングされて、エッチングされたダミー埋込領域６１ａにより規定される溝が形成される。
【００８９】
この作製方法によれば、半導体と異なる材料からなる実質的に平坦な表面を有するダミー埋込領域６１で上部メサ５５を埋め込んだ後に、このダミー埋込領域６１の表面上に、基板１３の第２領域１３ｂ及び第３領域１３ｃ上にパターンを有するレジストのマスク６５を形成できる。平坦な表面上のレジストマスク６５を用いてダミー埋込領域６１をエッチングして、第２マスク５９を基板１３の第２領域１３ｂ及び第３領域１３ｃ上に形成できる。上部メサ５５に起因する下地の段差に関係なく、スポットサイズ変換器１１ａ、１１ｃに必要な微細な加工のための第２マスク５９を作製できる。
【００９０】
基板１３の第２領域１３ｂ及び第３領域１３ｃ上の上部メサ５５上にパターンを有する第２マスク５９を用いて、半導体のエッチングのためのエッチャントを用いて上部メサ５５のドライエッチングを行って、エッチングされた上部メサ６７を形成する。エッチングされた上部メサ６７は、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に、それぞれ、第１半導体メサ部６７ａ、第２半導体メサ部６７ｂ、第３半導体メサ部６７ｃ及び第４半導体メサ部６７ｄを含む。
【００９１】
第１半導体メサ部６７ａは上部コア層２５を含み、上部コア層２５が上部メサ６７の上面を構成する。第２半導体メサ部６７ｂは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１を含む。第２半導体メサ部６７ｂは軸Ａｘの方向に小さくなる幅を有するテーパ形状を含む。第２半導体メサ部６７ｂにおいて、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１がエッチングされてテーパ形状部を構成する。本実施例では、テーパ形状部の先端の幅は０．５μｍ程度であり、ダミー埋込領域６１のお陰で微細な構造を形成できる。第３半導体メサ部６７ｃは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１、及びキャップ層３３を含む。第３半導体メサ部６７ｃは軸Ａｘの方向に小さくなる幅を有するテーパ形状を含む。第３半導体メサ部６７ｃにおいて、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３がエッチングされてテーパ形状部を構成する。本実施例では、テーパ形状部の先端の幅は０．５μｍ程度であり、ダミー埋込領域６１のお陰で微細なテーパ構造を形成できる。第４半導体メサ部６７ｄは上部コア層２５及び第１上部半導体領域２７を含む。第１半導体メサ部６７ａ、第２半導体メサ部６７ｂ、第３半導体メサ部６７ｃ及び第４半導体メサ部６７ｄにおいて、第１上部半導体領域２７は、意図的にｐ型ドーパントを添加しないアンドープ層を含み、第２上部半導体領域２９は、意図的にｐ型ドーパントを添加するドープ層を含む。
【００９２】
半導体層のエッチング時間は、半導体積層１５のキャップ層３３から上部コア層２５までの厚さに応じて決定される。エッチング時間は、例えばキャップ層３３の厚さ及び第２上部半導体領域２９の厚さの和のＩｎＰ及びコンタクト層３１のＧａＩｎＡｓをエッチングにより除去できる程度の時間である。キャップ層３３の厚さが第１上部半導体領域２７の厚さに等しいとき、上部コア層２５を露出させることができる。
【００９３】
図１７の（ａ）部を参照すると、第２マスク５９を用いて上部メサ５５のドライエッチングを行った結果として形成された、第１領域１３ａ上の第１半導体メサ部６７ａ、第２領域１３ｂ上の第２半導体メサ部６７ｂ、第３領域１３ｃ上の第３半導体メサ部６７ｃ、及び第４領域１３ｄ上の第４半導体メサ部６７ｄが示されている。図１７の（ｂ）部を参照すると、図１７の（ａ）部に示された軸Ａｘに沿った断面を示す。第２領域１３ｂ上の第２半導体メサ部６７ｂ及び第３領域１３ｃ上の第３半導体メサ部６７ｃのエッチングを避けるための第２マスク５９が残されている。第１領域１３ａ上の第１半導体メサ部６７ａ及び第４領域１３ｄ上の第４半導体メサ部６７ｄを高さに関して比較すると、第４領域１３ｄ上の第４半導体メサ部６７ｄの高さは、第１領域１３ａ上の第１半導体メサ部６７ａの高さより大きい。エッチング前においては、第４領域１３ｄ上にはキャップ層３３が残されていたので、第１半導体メサ部６７ａ及び第４半導体メサ部６７ｄの高さの差はキャップ層３３の厚さに因る。これ故に、キャップ層３３の厚さに応じて、第１半導体メサ部６７ａ及び第４半導体メサ部６７ｄの高さの差を設けることができる。
【００９４】
図１８の（ａ）部を参照すると、第２マスク５９が除去された結果として形成された、第１領域１３ａ上の第１半導体メサ部６７ａ、第２領域１３ｂ上の第２半導体メサ部６７ｂ、第３領域１３ｃ上の第３半導体メサ部６７ｃ、及び第４領域１３ｄ上の第４半導体メサ部６７ｄが示されている。図１８の（ｂ）部を参照すると、図１８の（ａ）部に示された軸Ａｘに沿った断面を示す。本実施例では、第２マスク５９の除去は、例えばフッ化水素酸を用いる。第２マスク５９が除去されると、基板１３上に上部メサ６７が得られる。上部メサ５５のドライエッチングを行うに際して、第２上部半導体領域２９の全部をエッチングすると共に第１上部半導体領域２７の一部又は全部をエッチングして、第１領域１３ａ上の第１半導体メサ部６７ａを形成する。また、上部メサ５５のドライエッチングを行うに際して、コンタクト層３１の全部をエッチングすると共に第２上部半導体領域２９の一部又は全部をエッチングして、第４領域１３ｄ上の第４半導体メサ部６７ｄを形成する。この作製方法によれば、事前に除去するキャップ層３３の有無と、エッチング用の第２マスク５９のパターンの有無との組み合わせにより、上部メサ５５から、異なる高さの複数のメサ構造（６７）を形成できる。好ましくは、キャップ層３３の厚さは第１上部半導体領域２７の厚さに実質的に等しい。
【００９５】
図１９は、上部メサ６７を示す図面である。図１９の（ａ）部は、第１領域１３ａ上における上部メサ６７及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第１領域１３ａにおいて、上部メサ６７は上部コア層２５からなる。上部コア層２５は、軸Ａｘの方向に連続的に小さくなる幅を有するテーパ部を含む。
【００９６】
図１９の（ｂ）部は、第２領域１３ｂ上における上部メサ６７及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第２領域１３ｂにおいて、上部メサ６７は、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９及びコンタクト層３１からなる。上部コア層２５上の第１上部半導体領域２７、第２上部半導体領域２９及びコンタクト層３１は、軸Ａｘの方向に連続的に小さくなる幅を有するテーパ部と、一定の幅を有するストライプ部とを含む。
【００９７】
図１９の（ｃ）部は、第３領域１３ｃ上における上部メサ６７及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第３領域１３ｃにおいて、上部コア層２５及び第１上部半導体領域２７は一定の幅を有する。上部メサ６７は、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３からなる。第１上部半導体領域２７上の、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３は、軸Ａｘの方向に連続的に小さくなる幅を有するテーパ部と、一定の幅を有するストライプ部とを含む。
【００９８】
図１９の（ｄ）部は、第４領域１３ｄ上における上部メサ６７及びその近傍の半導体積層構造を軸Ａｘに交差する断面において示している。第４領域１３ｄにおいて、上部メサ６７は、上部コア層２５及び第１上部半導体領域２７からなる。上部コア層２５及び第１上部半導体領域２７は、一定の幅を有するストライプ部を含む。
【００９９】
次いで、第１半導体メサ部６７ａ、第２半導体メサ部６７ｂ、第３半導体メサ部６７ｃ及び第４半導体メサ部６７ｄを形成した後に、上部メサ６７を覆うように、上部メサ６７より大きな幅を有するパターンを有する第３マスクを形成する。この第３マスクを用いて下部コア層２１をエッチングして、スポットサイズ変換器のための下部メサ６９を形成する。このエッチングのエッチャントとして、例えば塩素を用いることができる。実施例では、下部メサ６９の形成のために、中間層２３及び下部コア層２１をエッチングすると共に、半導体層（２０）の少なくとも一部分をエッチングする。下部メサ６９は、中間層２３、下部コア層２１及び半導体層（２０）を含むことができる。
【０１００】
図２０は、上部メサ６７及び下部メサ６９を示す図面である。図２０の（ａ）部を参照すると、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に設けられた上部メサ６７及び下部メサ６９を示す。図２０の（ｂ）部を参照すると、図２０の（ａ）部に示された軸Ａｘに沿って取られた断面を示す。下部メサ６９は、第１幅を有する第１下部メサ６９ａと、第２幅を有する第２下部メサ６９ｂとを備える。第１下部メサ６９ａ及び第２下部メサ６９ｂは、軸Ａｘに沿って配列されている。第１下部メサ６９ａの第１幅は、外部の光導波路のモードフィールド径に合わせるように規定される。本実施例では、第２下部メサ６９ｂの第２幅は第１下部メサ６９ａの第１幅より大きい。本実施例では、第１下部メサ６９ａは、例えば３μｍの幅及び１．８μｍの高さを有する。上部メサ６７は、例えば１．５μｍの幅及び３．２μｍの高さを有する。
【０１０１】
これらの工程により、スポットサイズ変換器の主要な構造を形成できる。
【０１０２】
この半導体光素子を作製する方法によれば、上部メサ６７及び該上部メサ６７の幅より大きな幅の下部メサ６９が基板１３の第１領域１３ａ及び第２領域１３ｂ上に形成されると共に、基板１３の第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ及び第４領域１３ｄ上に、それぞれ、第１半導体メサ部６７ａ、第２半導体メサ部６７ｂ、第３半導体メサ部６７ｃ及び第４半導体メサ部６７ｄを形成できる。この構造においては、第１半導体メサ部６７ａが上部コア層２５を含み第２半導体メサ部６７ｂが上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９及びコンタクト層３１を含む。これ故に、上部メサ６７及び下部メサ６９の一方から他方に光の遷移が可能になる。
【０１０３】
発明者の知見によれば、第１半導体メサ部６７ａ及び第２半導体メサ部６７ｂにおいて主要に生じる光遷移に際して、光の損失に波長依存性が生じる。第１上部半導体領域２７がアンドープ層を備え第２上部半導体領域２９がｐ型ドーパントを含むドープ層を備える場合に、第３半導体メサ部６７ｃが、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を備える一方で、第４半導体メサ部６７ｄは、上部コア層２５及び第１上部半導体領域２７を備える。この構造においては、第３半導体メサ部２７ｃ及び第４半導体メサ部２７ｄに光が伝搬するとき、第１上部半導体領域２７及び第２上部半導体領域２９の全てを含む第３半導体メサ部６７ｃにおける光吸収係数の波長依存性は、第１上部半導体領域２７を含む第４半導体メサ部６７ｄにおける光吸収係数の波長依存性より大きい。このような、光吸収係数の波長依存性における第３半導体メサ部６７ｃと第４半導体メサ部６７ｄとの間の違いを利用して、半導体光素子の光遷移における光の損失に波長依存性を調整できる。
【０１０４】
マッハツェンダ光変調器を作製するために引き続く工程を行う。下部メサ６９のエッチングの後に、マッハツェンダ光変調器のｎ側コンタクトを得るために、中間層２３のｎ型ＩｎＰに到達するように、中間層２３をエッチングする。このドライエッチングのエッチャントは例えば塩素等を備える。このエッチングのよる開口は、基板１３の第５領域１３ｅから第９領域１３ｉにおいて行われることができる。この開口の後に、基板１３の全面に絶縁性の保護膜７１を堆積する。この保護膜７１は例えばシリコン酸化膜を含む。この保護膜７１上に、樹脂を塗布する。樹脂の塗布は、マッハツェンダ光変調器だけでなくスポットサイズ変換器にも行われる。樹脂の塗布の後に、熱処理によりこの樹脂を硬化させて樹脂体７３を形成する。ｎ側の電極３９のコンタクト及びｐ側の電極３５、３７のコンタクトを形成するために、樹脂体７３のドライエッチングを行って樹脂体７３のコンタクト開口を形成する。コンタクト開口のためのドライエッチングでは、保護膜７１及び樹脂体７３を除去する。コンタクト開口では、ドープされた半導体が露出している。ｎ側の電極３９及びｐ側の電極３５、３７として、金電極を形成する。ｐ側の電極３５、３７は例えば幅４μｍ及び厚さ３μｍを有する。ｎ側の電極３９は例えば厚さ３μｍを有する。これらの工程の結果、図２１に示されるように、マッハツェンダ光変調器が作製される。図２１の（ａ）部はマッハツェンダ光変調器の断面を示し、図２１の（ｂ）部はスポットサイズ変換器の断面を示す。
【０１０５】
図２２は、マッハツェンダ光変調器を示す平面図である。第５半導体メサ部１９ｅ、第８半導体メサ部１９ｈ、第６半導体メサ部１９ｆ、第９半導体メサ部１９ｉ、及び第７半導体メサ部１９ｇは、それぞれ、基板１３の第５領域１３ｅ、第８領域１３ｈ、第６領域１３ｆ、第９領域１３ｉ及び第７領域１３ｇ上に順に配列されている。第５半導体メサ部１９ｅは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１を含む。変調用の電極３５は第５半導体メサ部１９ｅ上に設けられ、第５半導体メサ部１９ｅの最上層（例えば、コンタクト層３１）に接触を成す。第７半導体メサ部２９ｇは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、及びコンタクト層３１を含む。位相調整用の電極３７は第７半導体メサ部１９ｇ上に設けられ、第７半導体メサ部１９ｇの最上層（例えば、コンタクト層３１）に接触を成す。第６半導体メサ部１９ｆは上部コア層２５及び第１上部半導体領域２７を含む。第８半導体メサ部１９ｈは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を含む。第９半導体メサ部１９ｉは、上部コア層２５、第１上部半導体領域２７、第２上部半導体領域２９、コンタクト層３１及びキャップ層３３を含む。変調器のための第５半導体メサ部１９ｅ及び第７半導体メサ部１９ｇは、スポットサイズ変換器のための第２半導体メサ部１９ｂと同様に作製される。変調器のための第６半導体メサ部１９ｆは、スポットサイズ変換器のための第４半導体メサ部１９ｄと同様に作製される。第８半導体メサ部１９ｈ及び第９半導体メサ部１９ｉは、スポットサイズ変換器のための第３半導体メサ部１９ｃと同様に作製される。
【０１０６】
スポットサイズ変換器（ＳＳＣ）及びマッハツェンダ変調器（ＭＺＩ）を半導体基板上に集積した半導体光素子を説明する。上記の説明から理解されるように、図１に示されるように、マッハツェンダ変調器の両端には、スポットサイズ変換器が光学的に結合されている。マッハツェンダ変調器は、ＭＭＩカプラ、変調アーム部、素子分離部、位相調整部を備える。マッハツェンダ変調器とスポットサイズ変換器との光結合部において、光損失の波長依存性を調整するための損失調整部が設けられる。外部の光導波路のモード径は例えば２μｍ程度であり、半導体光導波路のモード径は例えば１μｍ程度である。これらのモード径の変換のために、スポットサイズ変換器を用いる。
【０１０７】
損失調整部は、損失の波長依存性を調整するために設ける。ｐドープ上部クラッドの損失に波長依存性があることを利用して、ｐドープ上部クラッドの長さを調整することで、損失の波長依存性を変更する。損失調整部は、ｐドープ上部クラッドの存在する割合が大きいほど損失が増える。損失調整部は、光損失の波長依存性を下げたい用途に有効である。
【０１０８】
再び図１を参照すると、マッハツェンダ変調器のＭＭＩカプラで光を分岐する。分岐された光は２つのアーム導波路に分かれて光変調部に導かれる。２つの変調部には、異なる電圧の電気信号が印加される。電気信号によって変調部の導波路の屈折率が変化し、導波する光の位相が変化する。２つの変調部においてそれぞれ位相変調された２つ光は、他方のＭＭＩカプラで合波される。合波された光の強度と位相が変化されている。他方のＭＭＩカプラは光出射部に光学的に結合されている。光出射部では、スポットサイズ変換器により光モード径１μｍの光がモード径２μｍに拡大される。変調された強度と位相を有する信号光が出射部から得られる。マッハツェンダ変調器の素子分離部は、変調部への導波路方向の電界の閉じ込めを強くするために設けられる。素子分離部によれば、電界のリークを低減でき、変調器に良好な変調特性を実現できる。
【０１０９】
本実施の形態に係る半導体光素子では、スポットサイズ変換器内に、或いは外部に、損失調整部を設けている。この損失調整部において、ｐドープ上部クラッドを含む部分と、ｐドープ上部クラッドを除く部分との比率を変えることにより、半導体光素子の全体としての光損失の波長依存性を調整できる。これは、ノンドープ上部クラッドの光の損失がｐドープ上部クラッドの光の損失に比べると無視できるほど小さいことを利用する。なお、本実施の形態における製造方法では、ｐドープ上部クラッドおよびｐドープコンタクトのテーパの先端がノンドープ上部クラッド上に形成されており、この箇所のテーパ部分にキャップ層が残る。設計により、この箇所を短くすることができる。一方、ｐドープ上部クラッドおよびｐドープコンタクトのテーパの先端が上部コア上に形成される。この箇所では、キャップ層は残らない。
【０１１０】
図２３は、本実施の形態に係る半導体光素子の一例となる主要部の寸法を示す。スポットサイズ変換器部の上部コアのテーパ先端の幅が例えば０．５μｍｍ以下であるとき、光が上部コアから下部コアへの乗り移りに好適であり、光結合損失を下げることができる。スポットサイズ変換器部のｐドープ上部クラッドのテーパの先端幅は０．５μｍ以下にすることが好ましい。光の上部コアから下部コアへの乗り移りに好適であり、光結合損失を下げることができる。キャップ層の厚さはノンドープ上部クラッドと実質的に同じ厚さにすることが好ましい。上部コア層に印加される電界により良好な変調動作を得るために、ノンドープ上部クラッド層の厚さは１μｍ以下であることが好ましい。ｐドープ上部クラッド層による光吸収を避けるために、ノンドープ上部クラッド層の厚さは０．２μｍ以上であることが好ましい。ノンドープ上部クラッド層はｐドープ上部クラッド層に比べると光の損失は無視できるほど小さい。上部コア層の厚さは０．２〜１μｍ程度であり、上部コア層のバンドギャップ波長は１．３〜１．５μｍ程度であることが好ましい。この範囲であれば、上部コア層に印加される電界と上部コア層への光閉じ込めの双方が良好となって、良好な変調特性を得ることができる。スポットサイズ変換器部の上部コア層と下部コア層の間における光遷移を良好にするために、ｎドープ中間クラッド層の厚さは０〜２μｍ程度であることが好ましい。スポットサイズ変換器部の上部コア層と下部コア層の間における光遷移を良好にするために、ｎドープ下部コア層の厚さは０．０１〜５μｍであり、バンドギャップ波長は１．０〜１．３μｍ程度であることができる。マッハツェンダ変調器の位相調整部と変調部の間に流れる電流を低減して良好な変調特性を得るために、素子分離部の長さは１００〜１０００μｍ程度であることができる。
【０１１１】
損失特性の調整方法を説明する。図２４、図２５、及び図２６は、損失特性の調整のための試験素子の構造を示す。試験素子は、スポットサイズ変換器と損失調整部とを備える直線導波路を有する。図２４を参照すると、試験素子Ａの構造が示されており、試験素子Ａでは、損失調整部のうち、ｐドープ上部クラッド層がある部分の長さＬＡ１と無い部分の長さＬＡ２との比（ＬＡ１／ＬＡ２）が１／２である。図２５を参照すると、試験素子Ｂの構造が示されており、試験素子Ｂでは、損失調整部の全体にｐドープ上部クラッド層を設けている。図２６を参照すると、試験素子Ｃの構造が示されており、試験素子Ｃでは、損失調整部の全体に、ｐドープ上部クラッド層が設けられていない。
【０１１２】
損失の波長依存性が半導体メサの長さによって調整できることを示すために、試験素子Ａ、Ｂ、Ｃの損失を計算する。図２７は、試験素子Ａ、Ｂ、Ｃの損失に係る計算結果を示す。この図では波長範囲１．４６μｍから１．６４μｍの範囲の損失の波長依存性が示されている。実線は、スポットサイズ変換器部のみの損失の波長依存性の計算値である。
【０１１３】
スポットサイズ変換器部は使用波長範囲の中では長波長側で損失が下がる特性となっており、損失の差が波長によって０．５ｄＢだけ異なる。破線は、それぞれの試験素子の損失調整部のみの損失（スポットサイズ変換器部を含まない損失）の波長依存性の計算値である。
【０１１４】
ｐドープ上部クラッドを有する導波路の割合が大きいほど、長波長側で損失が上昇する。この理由は以下のものである。ｐドーパントとして、例えば亜鉛（Ｚｎ）が吸収損失を生じさせるが、波長が長いほど横モードの径が大きくなってｐドープ上部クラッドへの光の分布が大きくなるからである。一点鎖線は、試験素子Ａ、Ｂ、Ｃの特性を示す。連結された損失調整部に応じて、スポットサイズ変換器部からの損失に加えて、全体の損失が上昇している。試験素子Ａでは使用したい波長範囲である波長１．５３μｍから１．５７μｍにおいて、損失の差が０．０５ｄＢと小さい。
【０１１５】
このように、ｐドープ上部クラッド層の長さの割合が大きいほど損失が増加するけれども、ｐドープ上部クラッド層の損失に波長依存性があることを利用して、損失の差を調整することができる。例えば長波長側に行くにしたがって損失が増えるような特性が必要な場合には、試験素子Ｂのデータから、ｐドープ上部クラッド層を有する導波路の割合を増加させることが好ましい。
【０１１６】
本実施の形態に係る製造方法によれば、スポットサイズ変換器、素子分離部、変調部、位相調整部を備える光素子を、複雑でない作製工程で、各部の作製精度を良好に作製することができる。スポットサイズ変換器の損失の波長依存性が所望と異なる場合であっても、素子全体で所望の損失特性を得ることができる。
【０１１７】
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
【産業上の利用可能性】
【０１１８】
以上説明したように、本実施の形態によれば、ある波長範囲において損失特性を調整可能である半導体光素子を作製する方法が提供され、また、波長範囲において損失特性を調整可能でありこれにより調整された損失特性を有する半導体光素子が提供される。
【符号の説明】
【０１１９】
１１…半導体光素子、１１ａ、１１ｃ…スポットサイズ変換器、１１ｂ…半導体光処理素子、１３…基板、１３ａ…第１領域、１３ｂ…第２領域、１３ｃ…第３領域、１３ｄ…第４領域、１３ｅ…第５領域、１３ｆ…第６領域、１３ｇ…第７領域、１３ｈ…第８領域、１３ｉ…第９領域、１５…半導体積層、Ａｘ…軸、ＦＢ１，ＦＢ２…外部光導波路、１７…下部半導体メサ、１９…上部半導体メサ、１９ａ…第１半導体メサ部、１９ｂ…第２半導体メサ部、１９ｃ…第３半導体メサ部、１９ｄ…第４半導体メサ部、１９ｅ…第５半導体メサ部、１９ｆ…第６半導体メサ部、１９ｇ…第７半導体メサ部、１９ｈ…第８半導体メサ部、１９ｉ…第９半導体メサ部、２３…中間層、２３ａ…中間クラッド層、２３ｂ…中間エッチストップ層、２５…上部コア層、２７…第１上部半導体領域、２９…第２上部半導体領域、３１…コンタクト層、３３…キャップ層、３４、３６…光合分波器、３８…半導体光導波路（アーム導波路）、４０…半導体光導波路（アーム導波路）、３７…電極、３９…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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