(57)【要約】【課題】ゲート−コレクタ間の容量が低減され且つ出力特性にスナップバック現象が発生しないトレンチゲート型の半導体装置を提供する。【解決手段】コレクタ領域と、コレクタ領域上に配置されたドリフト領域と、ドリフト領域上に配置されたベース領域と、ベース領域の上面に配置されたソース領域と、ソース領域の上面から延伸してソース領域及びベース領域を貫通してドリフト領域まで達し且つ溝幅が３〜２０μｍである溝の、底面上及び側面上に配置された壁面絶縁膜と、溝の底面で壁面絶縁膜上に配置された底部電極と、溝の内部で底部電極上に配置された、壁面絶縁膜の溝の底面に配置された部分の膜厚よりも膜厚が厚い底部絶縁膜と、溝の側面上に配置された壁面絶縁膜を介してベース領域と対向する、溝の内部で底部絶縁膜上に配置されたゲート電極とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のコレクタ領域と、
前記コレクタ領域上に配置された第２導電型のドリフト領域と、
前記ドリフト領域上に配置された第１導電型のベース領域と、
前記ベース領域の上面に配置された第２導電型のソース領域と、
前記ソース領域の上面から延伸して前記ソース領域及び前記ベース領域を貫通して前記ドリフト領域まで達し且つ溝幅が３〜２０μｍである溝の、底面上及び側面上に配置された壁面絶縁膜と、
前記溝の底面で前記壁面絶縁膜上に配置された底部電極と、
前記溝の内部で前記底部電極上に配置された、前記壁面絶縁膜の前記溝の底面に配置された部分の膜厚よりも膜厚が厚い底部絶縁膜と、
前記溝の側面上に配置された前記壁面絶縁膜を介して前記ベース領域と対向する、前記溝の内部で前記底部絶縁膜上に配置されたゲート電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記底部電極とが電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極が、前記溝の側面上に配置された前記壁面絶縁膜の前記ドリフト領域と対向する領域の残余の領域に配置され、前記ベース領域と対向していることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
大電流が流れるスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが使用されている。これらのスイッチング素子において、半導体基体に形成された溝（トレンチ）内にゲート絶縁膜及びゲート電極を形成したトレンチ型のゲート電極構造（トレンチゲート型）が採用されている。しかし、トレンチゲート型の半導体装置では、トレンチ底部の容量であるゲート−ドレイン間の容量やゲート−コレクタ間の容量が大きいためにスイッチング速度が低下し、高周波動作で問題が生じる。
【０００３】
このため、例えば、溝内部でゲート電極の下方に半導体層を形成し、ゲート−ドレイン間の容量を下げる半導体装置などが提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−９３５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＩＧＢＴでは、裏面のコレクタ領域からの正孔（ホール）注入量を制御している場合、コレクタ電圧Ｖｃｅとコレクタ電流Ｉｃの関係を示すＶｃｅ−Ｉｃ特性（出力特性）の低電流領域で負性抵抗が現れる「スナップバック現象」が発生するという問題があった。本発明は、ゲート−コレクタ間の容量が低減され且つ出力特性にスナップバック現象が発生しないトレンチゲート型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型のコレクタ領域と、コレクタ領域上に配置された第２導電型のドリフト領域と、ドリフト領域上に配置された第１導電型のベース領域と、ベース領域の上面に配置された第２導電型のソース領域と、ソース領域の上面から延伸してソース領域及びベース領域を貫通してドリフト領域まで達し且つ溝幅が３〜２０μｍである溝の、底面上及び側面上に配置された壁面絶縁膜と、溝の底面で壁面絶縁膜上に配置された底部電極と、溝の内部で底部電極上に配置された、壁面絶縁膜の溝の底面に配置された部分の膜厚よりも膜厚が厚い底部絶縁膜と、溝の側面上に配置された壁面絶縁膜を介してベース領域と対向する、溝の内部で底部絶縁膜上に配置されたゲート電極とを備える半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、ゲート−コレクタ間の容量が低減され且つ出力特性にスナップバック現象が発生しないトレンチゲート型の半導体装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】出力特性と溝幅との関係を説明するためのグラフである。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。
【図９】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の実施形態に係る半導体装置１は、図１に示すように、互いに対向する第１の主面１０１と第２の主面１０２とを有する第１導電型のコレクタ領域１０と、コレクタ領域１０の第１の主面１０１上方に配置された第２導電型のドリフト領域２０と、ドリフト領域２０上に配置された第１導電型のベース領域３０と、ベース領域３０の上面に配置された第２導電型のソース領域４０とを備える。
【００１２】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｐ型であれば、第２導電型はｎ型であり、第１導電型がｎ型であれば、第２導電型はｐ型である。以下では、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明する。
【００１３】
図１に示した半導体装置１は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。即ち、ソース領域４０の上面から延伸してソース領域４０及びベース領域３０を貫通してドリフト領域２０まで達する溝が形成されており、この溝の底面上及び側面上に壁面絶縁膜５０が配置されている。そして、溝の内部では、溝の底面で壁面絶縁膜５０上に底部電極１６０が配置され、底部電極１６０上に底部絶縁膜１７０が配置され、底部絶縁膜１７０上にゲート電極６０が配置されている。ゲート電極６０や底部電極１６０には、例えばポリシリコン膜や、アルミニウム膜などの金属膜などが使用される。壁面絶縁膜５０や底部絶縁膜１７０には、例えば酸化シリコン膜などを採用可能である。
【００１４】
ゲート電極６０は、溝の側面上に配置された壁面絶縁膜５０を介してベース領域３０及びソース領域４０と対向する。また、詳細は後述するが、壁面絶縁膜５０の溝の底面に配置された部分の膜厚ｔ１よりも、底部絶縁膜１７０の膜厚ｔ２は厚く形成されている。
【００１５】
半導体装置１において、ゲート電極６０と対向するベース領域３０の表面部分が、チャネルが形成されるチャネル領域１００である。チャネルがソース領域４０からドリフト領域２０まで溝に沿ってベース領域３０に形成されるように、ゲート電極６０がベース領域３０に対向して配置されている。即ち、壁面絶縁膜５０のゲート電極６０とベース領域３０とに挟まれた領域がゲート絶縁膜として機能する。
【００１６】
半導体装置１は、コレクタ領域１０の第２の主面１０２上に配置されたコレクタ電極８０と、ゲート電極６０の上方に配置されてベース領域３０及びソース領域４０と電気的に接続するソース電極９０とを更に備える。ソース電極９０は、ゲート電極６０の上面に配置された層間絶縁膜７０に設けた開口部を介して、ベース領域３０とソース領域４０とに電気的に接続する。層間絶縁膜７０によって、ゲート電極６０とソース電極９０とは電気的に絶縁されている。
【００１７】
なお、図１に示すように、ドリフト領域２０とコレクタ領域１０間に、ドリフト領域２０よりも不純物濃度の高い第２導電型（ｎ型）のフィールドストップ領域１５を配置してもよい。フィールドストップ領域１５によって、オフ時にドリフト領域２０の上面から下方に延伸する空乏層がコレクタ領域１０に達することが抑制される。
【００１８】
ここで、半導体装置１の動作について説明する。ソース電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、ソース電極９０とゲート電極６０間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域１００がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、ソース電極９０から電子がドリフト領域２０に注入される。コレクタ領域１０とドリフト領域２０との間が順バイアスされ、コレクタ電極８０からコレクタ領域１０を経由して正孔がドリフト領域２０、ベース領域３０の順に移動する。更に電流を増やしていくと、コレクタ領域１０からの正孔が増加し、ベース領域３０の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
【００１９】
半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く制御する。例えば、ゲート電圧を、ソース電圧と同じ電位又は負電位となるようにする。これにより、ベース領域３０のチャネルが消滅して、ソース電極９０からドリフト領域２０への電子の注入が停止する。コレクタ電極８０の電位がソース電極９０よりも高いので、ベース領域３０とドリフト領域２０との界面から空乏層が広がっていくと共に、ドリフト領域２０に蓄積された正孔はソース電極９０に抜けていく。以上が半導体装置１の動作である。
【００２０】
従来のトレンチゲート型ＩＧＢＴでは、ゲート電極６０が内部に配置された溝の底部の容量であるゲート−コレクタ間の容量Ｃｇｃが大きいために、スイッチング速度が低下する問題があった。これに対し、半導体装置１では、溝の底部に、壁面絶縁膜５０と底部絶縁膜１７０とで底部電極１６０を被覆した構造の容量層が形成される。このため、半導体装置１のゲート−コレクタ間の容量Ｃｇｃが低減される。その結果、半導体装置１のスイッチング速度の低下を抑制することができる。
【００２１】
また、溝の側面においてゲート電極６０とドリフト領域２０とが対向していない構造とすることにより、ゲート−コレクタ間の容量Ｃｇｃを更に低減できる。即ち、ゲート電極６０が、溝の側面上において壁面絶縁膜５０のドリフト領域２０と対向する領域の残余の領域に配置されていることが好ましい。このため、図１に示した半導体装置１では、ゲート電極６０が、ドリフト領域２０と対向する領域を除いて、ソース領域４０とベース領域３０に対向して溝内部に配置されている。つまり、ゲート電極６０と底部絶縁膜１７０との境界は、ベース領域３０とドリフト領域２０との境界と一致している。これにより、半導体装置１のスイッチング時間を短縮することができる。
【００２２】
ただし、ゲート電極６０と底部絶縁膜１７０との境界がベース領域３０とドリフト領域２０との境界と同一平面で完全に一致していなくても、半導体装置１は動作可能であり、且つ、容量Ｃｇｃは低減される。例えば、製造誤差などによりゲート電極６０の端部がドリフト領域２０と多少対向する場合でも、ゲート−コレクタ間の容量Ｃｇｃを十分に減少させることができる。また、半導体装置１が動作する範囲でゲート電極６０の端部でベース領域３０と重ならない領域が若干生じても問題ない。このように、本発明の実施形態に係る半導体装置１においては、ゲート電極６０がドリフト領域２０と対向する領域を除いてベース領域３０と対向しているとは、ゲート電極６０と底部絶縁膜１７０との境界がベース領域３０とドリフト領域２０との境界と完全に一致している場合はもちろん、略一致している場合をも含む概念である。
【００２３】
なお、底部電極１６０はソース領域４０と同電位にすることが好ましい。これにより、ゲート−コレクタ間の容量Ｃｇｃを更に低減できる。例えば、層間絶縁膜７０に貫通孔を設け、この貫通孔を導電体膜で埋め込んで底部電極１６０とソース電極９０とを電気的に接続する。
【００２４】
その場合、底部絶縁膜１７０の膜厚ｔ２が厚いほどゲート−ソース間の容量を低減できる。しかし、ベース領域３０にチャネルを形成するために、底部絶縁膜１７０の上面の位置をベース領域３０の下面の位置よりも高くならないようにすることが好ましい。このため、底部絶縁膜１７０の膜厚ｔ２を厚くするためには、溝が深く形成される。しかしながら、溝を深く形成する場合には、プロセスの難易度が増したり、製造時間が増大したりするなどの問題が生じる。したがって、底部絶縁膜１７０の膜厚ｔ２を無制限に厚くすることはできない。製造の問題点とゲート−ソース間の容量の低減に関して本発明者らが検討した結果、底部絶縁膜１７０の膜厚ｔ２は０．５μｍ〜１．５μｍ程度が好ましいという知見が得られた。
【００２５】
一方、ゲート絶縁膜の膜厚は、薄すぎても厚すぎても半導体装置の耐圧が低下する。本発明者らの検討によれば、ゲート絶縁膜の膜厚は１００ｎｍ〜３００ｎｍであることが好ましい。壁面絶縁膜５０の膜厚は、ゲート絶縁膜として機能する溝の側面に配置された部分と溝の底面に配置された部分とにおいて一定であってもよく底面側が厚くてもよいが、壁面絶縁膜５０の溝の底面に配置された部分の膜厚ｔ１よりも底部絶縁膜１７０の膜厚ｔ２の方が厚く、ｔ１＜ｔ２である。
【００２６】
ところで、トレンチゲート型のＩＧＢＴでは、ゲート電極６０が配置される溝の幅Ｗが狭い場合に、図２の特性Ａに示すように、コレクタ電圧Ｖｃｅとコレクタ電流Ｉｃの関係を示すＶｃｅ−Ｉｃ特性（出力特性）にスナップバック現象が発生する場合が多い。これは、裏面から注入される正孔が良好に蓄積されないためである。
【００２７】
これに対し、本発明者らの検討によれば、溝の幅Ｗを３μｍ以上にすることによって、図２の特性Ｂに示すように出力特性をスナップバック現象の発生していないリニア（単調増加）な特性にできる。これは、溝の底面近傍のドリフト領域で正孔の移動が阻害され、低電流領域から正孔がより効率的に蓄積されやすくなるためである。
【００２８】
このため、半導体装置１では、幅Ｗが３μｍ以上である溝が形成される。一方、ゲート電極６０が埋め込まれた溝の幅Ｗが広すぎると、オン抵抗が増大するという問題が生じる。これは、溝の幅Ｗが広いとチャネルの密度が減っていき、電子の注入が少なくなるためである。また、溝の幅Ｗを拡げることは半導体装置１の微細化を阻害する。したがって、溝の幅Ｗは一定程度以下であることが必要である。本発明者らが検討を重ねた結果、溝の幅Ｗは２０μｍ以下であることが好ましい。
【００２９】
したがって、溝の幅Ｗの幅は、３μｍ〜２０μｍ程度にすることが好ましい。出力特性にスナップバック現象を発生させず且つオン抵抗を低減するために、更に好ましくは溝の幅Ｗは５μｍ〜１５μｍである。
【００３０】
なお、溝の幅Ｗが一定程度以下で広いとオン電圧が低下し、且つ耐圧が向上する。これは、以下の理由による。
【００３１】
半導体装置１がオンすると、ベース領域３０に形成されたチャネルを通過して、ソース電極９０から溝の側面に沿って主に移動してきた電子がドリフト領域２０に注入される。この注入された電子により、コレクタ領域１０とドリフト領域２０との間が順バイアスされ、正孔がコレクタ領域１０からドリフト領域２０に移動する。既に述べたように、溝の幅Ｗは例えば３μｍ〜２０μｍ程度である。一方、溝底面の下方でのドリフト領域２０の厚みは例えば３０μｍ〜１８０μｍであり、溝の幅Ｗよりも十分に広い。このため、溝の幅Ｗが広くなったとしても、溝に沿って移動した電子は、溝よりも深い領域においてドリフト領域２０で拡散する。これにより、溝間領域直下のコレクタ領域１０とドリフト領域２０の界面だけでなく、それよりも広い範囲でコレクタ領域１０とドリフト領域２０の界面が順バイアスとなり、正孔がコレクタ領域１０からドリフト領域２０に移動する。
【００３２】
コレクタ領域１０から移動してきた正孔は溝の底面によってその移動が妨げられ、溝の底面近傍のドリフト領域２０内に正孔が蓄積され、伝導度変調が生じる。溝の幅Ｗが広いほど溝の底面近傍のドリフト領域２０内で正孔が蓄積されやすい。このため、溝の幅Ｗを広く形成することによってオン電圧を低下させることができる。
【００３３】
また、半導体装置１をオン状態からオフ状態にすると、ベース領域３０とのＰＮ接合界面側からだけでなく、ゲート電極６０が形成された溝の底面周辺からもドリフト領域２０内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一であったり狭かったりする場合には、耐圧が低下する。溝の幅Ｗが狭い場合には、電界集中点である溝の底面の両端部が近いために、溝の底面の直下において空乏層が良好に一様且つ広範囲に広がらない。しかし、溝の幅Ｗが広い場合には、溝の底面の端部が離間しているために、端部間の溝の底面の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝の幅Ｗが広い半導体装置１では、耐圧が向上する。本発明者らの検討によれば、溝の幅Ｗを３μｍ〜２０μｍの場合には、半導体装置１についてオン電圧の低下及び耐圧の向上を実現できる。
【００３４】
ところで、ゲート電極６０が形成される溝の幅Ｗが広い場合には、ゲート−コレクタ間の容量Ｃｇｃは増加する傾向にある。しかし、半導体装置１では、ゲート電極６０の下方に底部電極１６０を用いた容量部が配置されることにより、容量Ｃｇｃを低減することができる。これにより、半導体装置１のスイッチング速度の低下が抑制される。
【００３５】
以上に説明したように、本発明の実施形態に係る半導体装置１では、ゲート電極６０の下方に、底部電極１６０を用いた容量部が形成されている。これにより、ゲート−コレクタ間の容量Ｃｇｃが低減されて、半導体装置１のスイッチング速度が向上する。このとき、壁面絶縁膜５０の溝の底面に配置された部分の膜厚ｔ１よりも、底部絶縁膜１７０の膜厚ｔ２は厚く形成される。
【００３６】
更に、半導体装置１では、ゲート電極６０が埋め込まれた溝の幅Ｗが、例えば３μｍ〜２０μｍ程度に広く形成される。このため、半導体装置１の出力特性にスナップバック現象が発生しない。
【００３７】
上記のように、半導体装置１によれば、ゲート−コレクタ間の容量Ｃｇｃが低減され且つ出力特性にスナップバック現象が発生しないトレンチゲート型の半導体装置が提供される。
【００３８】
図３〜図９を参照して、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３９】
図３に示すように、ｐ-型のコレクタ領域１０とｎ+型のフィールドストップ領域１５の積層体上に形成されたｎ-型のドリフト領域２０上に、不純物拡散法又はエピタキシャル成長法によってｐ-型のベース領域３０を形成する。例えば不純物拡散法によれば、ドリフト領域２０の上面からイオン注入法によってｐ型不純物をドリフト領域２０に注入した後、アニール処理による拡散を行って、ベース領域３０が実質的に一様の厚みで形成される。ベース領域３０中のｐ型不純物は例えばボロン（Ｂ）である。次いで、図４に示すように、ベース領域３０の上面の一部に、例えばイオン注入法と拡散を用いてｎ+型のソース領域４０を形成する。
【００４０】
その後、図５に示すように、フォトリソグラフィ技術とエッチング技術により、ソース領域４０の上面から延伸してソース領域４０とベース領域３０を貫通し、ドリフト領域２０に先端が到達する溝２００を形成する。溝２００の底面は、ほぼ平坦である。このとき、幅Ｗが３μｍ〜２０μｍ、より好ましくは５μｍ〜１５μｍであるように、溝２００が形成される。
【００４１】
その後、図６に示すように、溝２００の内壁面上に壁面絶縁膜５０を形成する。これにより、溝２００の側面上及び底面上にゲート絶縁膜が配置される。例えば、酸化シリコン（ＳｉＯ2）膜を熱酸化法で形成する。壁面絶縁膜５０の膜厚ｔ１は、例えば１００ｎｍ〜３００ｎｍ程度である。
【００４２】
壁面絶縁膜５０を形成後、図７に示すように、溝２００の底面において壁面絶縁膜５０上に底部電極１６０を形成する。底部電極１６０は、例えばポリシリコンからなる。次いで、図８に示すように、溝２００の内部で底部電極１６０上に底部絶縁膜１７０を形成する。底部絶縁膜１７０は、例えば酸化シリコンからなる。このとき、壁面絶縁膜５０の溝２００の底面に形成された部分の膜厚ｔ１よりも膜厚ｔ２が厚いように、底部絶縁膜１７０が形成される。例えば、壁面絶縁膜５０の膜厚ｔ１が１００ｎｍ〜３００ｎｍ程度であるのに対して、底部絶縁膜１７０の膜厚ｔ２は０．５μｍ〜１．５μｍ程度である。なお、ベース領域３０のゲート電極６０と対向する位置にチャネル領域１００が形成されるように、底部絶縁膜１７０の上面の位置がベース領域３０の下面の位置よりも高くならないように設定される。
【００４３】
その後、溝２００の内部で底部絶縁膜１７０上にゲート電極６０を形成する。例えば、不純物を添加したポリシリコン膜を溝の内部に埋め込み、化学機械研磨（ＣＭＰ）法などの研磨工程によって、図９に示すようにベース領域３０の表面を平坦化してゲート電極６０を形成する。
【００４４】
更に、ゲート電極６０上に層間絶縁膜７０を形成した後、ソース領域４０とベース領域３０に接続するソース電極９０を層間絶縁膜７０上に形成する。例えば、層間絶縁膜７０の一部に開口部を設けてソース領域４０とベース領域３０の表面を露出させ、この開口部を埋め込むようにソース電極９０を形成する。更に、コレクタ領域１０の第２の主面１０２上にコレクタ電極８０を形成することにより、図１に示した半導体装置１が完成する。
【００４５】
以上に説明した製造方法により、半導体装置１のゲート電極６０の下方に、底部電極１６０を含む容量部が形成される。その結果、ゲート−コレクタ間の容量Ｃｇｃが低減されて半導体装置１のスイッチング速度が向上する。このとき、壁面絶縁膜５０の溝の底面に形成された部分の膜厚ｔ１よりも、底部絶縁膜１７０の膜厚ｔ２は厚く形成される。更に、溝２００の幅Ｗが、例えば３μｍ〜２０μｍ程度に広く形成されるため、半導体装置１の出力特性にスナップバック現象が発生しない。
【００４６】
したがって、上記の半導体装置１の製造方法によれば、ゲート−コレクタ間の容量Ｃｇｃが低減され且つ出力特性にスナップバック現象が発生しないトレンチゲート型の半導体装置を得ることができる。
【００４７】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４８】
例えば、上記では半導体装置１がｎチャネル型である場合を例示的に説明したが、半導体装置１がｐチャネル型であっても本発明の効果を得られることは明らかである。
【００４９】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５０】
１…半導体装置
１０…コレクタ領域
１５…フィールドストップ領域
２０…ドリフト領域
３０…ベース領域
４０…ソース領域
５０…壁面絶縁膜
６０…ゲート電極
７０…層間絶縁膜
８０…コレクタ電極
９０…ソース電極
１００…チャネル領域
１０１…第１の主面
１０２…第２の主面
１６０…底部電極
１７０…底部絶縁膜
２００…溝
【図１】
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【図２】
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【図３】
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【図４】
2015142073.tif 000006
【図５】
2015142073.tif 000007
【図６】
2015142073.tif 000008
【図７】
2015142073.tif 000009
【図８】
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【図９】
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