(57)【要約】      （修正有）【課題】複数のトランジスタピラーとコンタクトプラグとの間の寄生容量を低減した半導体装置を提供する。【解決手段】素子分離領域２によって区画された半導体基板からなる活性領域１Ａと、活性領域１ＡにおいてＹ方向に配列され、半導体基板の主面に対して垂直に立設するトランジスタピラー５Ａ１〜５Ａ５と、活性領域１Ａの表面に設けられる下部拡散層９と、トランジスタピラー５Ａ１〜５Ａ５に対してＸ方向に隣接して設けられ、下部拡散層９に接続される第１プラグ３１Ａ１〜３１Ａ３とを備える。第１プラグ３１Ａ１〜３１Ａ３は、Ｘ方向を長手方向とする長方形パターンを有している。第１プラグ３１Ａ１〜３１Ａ３のコンタクト抵抗が低減され、第１プラグ３１Ａ１〜３１Ａ３とトランジスタピラー５Ａ１〜５Ａ５間の寄生容量を低減する。【選択図】図１
2015211126.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域によって区画された半導体基板からなる活性領域と、
前記活性領域において第１方向に配列され、前記半導体基板の主面に対して垂直に立設する複数のトランジスタピラーと、
前記活性領域の表面に設けられる下部拡散層と、
前記複数のトランジスタピラーに対して前記第１方向と交差する第２方向に隣接して設けられ、前記下部拡散層に接続される第１プラグと、を備え、
前記第１プラグは、前記第２の方向を長手方向とする複数の長方形パターンを有していることを特徴とする半導体装置。
【請求項２】
前記複数の長方形パターンは、互いに独立して設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の長方形パターンは、前記第１の方向に配列されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の長方形パターンは、互いに同じ形状を有していることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１プラグは、前記長方形パターンを有する複数の第１部分プラグと、前記複数の第１部分プラグを接続する第２部分プラグとを含み、
前記第２部分プラグは、前記複数の第１部分プラグの前記第２の方向における端部のうち、前記複数のトランジスタピラーとは反対側に位置する端部を接続することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数のトランジスタピラーは、前記第１の方向における幅が互いに等しいことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のトランジスタピラーと前記第１プラグの前記第２の方向における距離は、前記複数のトランジスタピラーの前記第１の方向における幅と等しいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数のトランジスタピラーの上部にそれぞれ接続された複数の第２プラグをさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のトランジスタピラーの上部には、上部拡散層が設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
ゲート絶縁膜を介して前記複数のトランジスタピラーの側面を覆うゲート電極をさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数のトランジスタピラーは、前記半導体基板の一部によって構成されることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
半導体基板の表面から垂直方向に突出して設けられた複数のトランジスタピラーと、
前記複数のトランジスタピラーの上部に設けられた上部拡散層と、
前記半導体基板の表面に設けられた下部拡散層と、
ゲート絶縁膜を介して前記複数のトランジスタピラーの側面を覆うゲート電極と、
前記下部拡散層に接続された第１プラグと、
前記上部拡散層に接続された第２プラグと、を備え、
前記複数のトランジスタピラーは、第１の方向に配列されており、
前記第１プラグは、前記複数のトランジスタピラーに対して前記第１方向と交差する第２方向に隣接して設けられ、前記第２の方向を長手方向とする複数のパターンを有していることを特徴とする半導体装置。
【請求項１３】
前記複数のパターンは、互いに独立して設けられていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１プラグは、前記パターンを有する複数の第１部分プラグと、前記複数の第１部分プラグを接続する第２部分プラグとを含み、
前記第２部分プラグは、前記複数の第１部分プラグの前記第２の方向における端部のうち、前記複数のトランジスタピラーとは反対側に位置する端部を接続することを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記複数のトランジスタピラーは、前記第１の方向に隣接する第１及び第２のトランジスタピラーを含み、
前記複数のパターンの一つは、前記第１及び第２のトランジスタピラーの中間点に対して前記第２の方向に位置していることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、縦型トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化の技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体ピラーをチャネルとして用いるトランジスタである。具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラー（基柱）が設けられており、半導体ピラーの側面にはゲート絶縁膜を介してゲート電極が設けられている。半導体ピラーの下部の横側にはドレイン領域（下部拡散層）が設けられ、半導体ピラーの上部にはソース領域（上部拡散層）が設けられている。また、半導体（シリコン）ピラーと隣接するように、ゲート電極へ給電するためのゲート吊り半導体（シリコン）ピラーが設けられている（特許文献１）。
【０００３】
この縦型トランジスタは、チャネルを基板平面に平行に配置した従来のトランジスタと比べて、平面上の占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの平面上の占有面積の増加がない。そのため、トランジスタの平面上の占有面積を大きくしなくても短チャネル効果が抑制できる。またチャネルの完全空乏化が可能となり、良好なＳ値（Subthreshold swing value）および大きなドレイン電流が得られるという利点を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−８８１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、縦型トランジスタを用いた半導体装置は、トランジスタの特性を維持しつつ、高い電流駆動能力を得るために、半導体ピラーを複数設けて、並列トランジスタとして用いる場合がある。この場合、複数の半導体ピラーと隣接するように、ドレイン領域にメタルコンタクトプラグ（第１プラグ）を配置する。第１プラグは、矩形とすることにより、円形とするよりもボトム面積が拡大するので、ドレイン領域との接触抵抗を低減させることができる。
【０００６】
しかし、矩形とした第１プラグの長手方向を半導体ピラーの配列方向と平行に配置すると、第１プラグと半導体ピラーとの間の寄生容量が増大してしまい、並列トランジスタ全体の特性がばらついてしまう問題があった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、素子分離領域によって区画された半導体基板からなる活性領域と、前記活性領域において第１方向に配列され、前記半導体基板の主面に対して垂直に立設する複数のトランジスタピラーと、前記活性領域の表面に設けられる下部拡散層と、前記複数のトランジスタピラーに対して前記第１方向と交差する第２方向に隣接して設けられ、前記下部拡散層に接続される第１プラグと、を備え、前記第１プラグは、前記第２の方向を長手方向とする複数の長方形パターンを有している。
【０００８】
本発明の他の側面による半導体装置は、半導体基板の表面から垂直方向に突出して設けられた複数のトランジスタピラーと、前記複数のトランジスタピラーの上部に設けられた上部拡散層と、前記半導体基板の表面に設けられた下部拡散層と、ゲート絶縁膜を介して前記複数のトランジスタピラーの側面を覆うゲート電極と、前記下部拡散層に接続された第１プラグと、前記上部拡散層に接続された第２プラグと、を備え、前記複数のトランジスタピラーは、第１の方向に配列されており、前記第１プラグは、前記複数のトランジスタピラーに対して前記第１方向と交差する第２方向に隣接して設けられ、前記第２の方向を長手方向とする複数のパターンを有している。
【発明の効果】
【０００９】
本発明によれば、下部拡散層へ給電する第１プラグを、トランジスタピラーが配列される第１方向と交差する第２方向に延在し前記第２方向の幅が前記第１方向の幅より長い長方形パターンで構成している。この構成により、第１プラグの断面積を拡大してコンタクト抵抗を低減すると共に、第１プラグの断面積を拡大しても第１プラグとトランジスタピラー間の寄生容量を低減することができる。これにより、トランジスタの特性を安定化させることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置１００の構造を示す模式図（平面図）であって、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを点線で記載している。
【図２】図１のＸ−Ｘ'断面図である。
【図３】図１のＹ−Ｙ'断面図である。
【図４】第２の実施形態に係る半導体装置２００の構造を示す模式図（平面図）である。
【図５】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図６】図５のＹ−Ｙ'断面図である。
【図７】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図８】図７のＸ−Ｘ'断面図である。
【図９】図７のＹ−Ｙ'断面図である。
【図１０】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図１１】図１０のＸ−Ｘ'断面図である。
【図１２】図１０のＹ−Ｙ'断面図である。
【図１３】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（断面図）である。
【図１４】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（断面図）である。
【図１５】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）であって、構成要素の配置状況を明確にするため、最上層の下方における構成要素を破線で記載している。
【図１６】図１５のＸ−Ｘ'断面図である。
【図１７】図１５のＹ−Ｙ'断面図である。
【図１８】第１の比較例に係る半導体装置３００の構造を示す模式図（平面図）であって、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを点線で記載している。
【図１９】第２の比較例に係る半導体装置４００の構造を示す模式図（平面図）であって、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを点線で記載している。
【発明を実施するための形態】
【００１１】
（第１実施形態）
（半導体装置）
以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
【００１２】
まず、図１、図２、図３を参照して、本発明の第１の実施形態に係る半導体装置１００の概略構成を説明する。なお、以下の図面においては、各構成要素をわかりやすくするために、実際の構造と各構成要素における縮尺や個数等が異なっている。また、個々の図面にはＸＹＺ座標系を設定しており、Ｚ方向はシリコン基板の主面に垂直な方向であり、Ｘ方向はシリコン基板の主面と水平な面においてＹ方向と直交する方向であって、Ｙ方向はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。また、今後の説明では、Ｙ方向を「第１方向」、Ｘ方向を「第２方向」、Ｚ方向を「第３方向」と称する場合がある。
【００１３】
まず、図１を参照する。第１の実施形態に係る半導体装置１００は、シリコン単結晶からなる半導体基板１の上面において、素子分離領域２と、素子分離領域２で囲まれた半導体基板からなる活性領域１Ａと、を備えている。素子分離領域２はシリコン酸化膜などからなる絶縁膜２ｂで構成される。活性領域１Ａ内には、半導体基板表面から突き出るように設けられた第１トランジスタピラー５Ａ１、第２トランジスタピラー５Ａ２、第３トランジスタピラー５Ａ３、第４トランジスタピラー５Ａ４、第５トランジスタピラー５Ａ５がＹ方向に配置されている。各々のトランジスタピラーは、縦型トランジスタを構成し、各々第１トランジスタ５０Ａ１、第２トランジスタ５０Ａ２、第３トランジスタ５０Ａ３、第４トランジスタ５０Ａ４、第５トランジスタ５０Ａ５に対応する。図１では、５つのトランジスタが示されているが、これに限るものではなく、さらに多くのトランジスタが配置されても良い。
【００１４】
各トランジスタピラーの周囲に位置する活性領域１Ａの表面部分には不純物拡散層が設けられ、各縦型トランジスタに共有されるピラー下部拡散層９を構成している。活性領域１Ａには、ピラー下部拡散層９に接続され、各縦型トランジスタに共有される３つの第１コンタクトプラグ３１Ａ（３１Ａ１乃至３１Ａ３）が配置されている。なお今後は、第１コンタクトプラグ３１Ａを第１プラグ３１Ａと称する。第１プラグ３１Ａ１〜３１Ａ３は互いに独立しており、いずれも平面視でＸ方向を長手方向としＹ方向を短手方向とする長方形パターンを有している。第１プラグ３１Ａ１〜３１Ａ３の形状は互いに同一である。尚、コーナー部がラウンドした形状であっても長方形パターンに含む。各縦型トランジスタの上部には第２コンタクトプラグ３０（第２プラグ３０）が配置され、各々の第２プラグ３０の上面に接して配置される配線３３によって相互に接続される構成となっている。
【００１５】
したがって、５つの縦型トランジスタの各々は、ピラー下部拡散層９を共有することにより下部が接続され、配線３３を配置することにより上部が接続される構成となっている。すなわち、半導体装置１００は、５つの縦型トランジスタが並列接続された一つの並列トランジスタを構成している。
【００１６】
活性領域１Ａと、活性領域１ＡのＹ方向における素子分離領域２の一部と、でピラー溝形成領域Ａが構成される。ピラー溝形成領域Ａ内の素子分離領域２には、複数のトランジスタピラー５Ａに対し、Ｙ方向に隣接して矩形のダミーピラー６が配置されている。すなわち、ダミーピラー６は、一端部に位置する第１トランジスタピラー５Ａ１に隣接して配置されている。図１に示すように、ダミーピラー６は、ピラー溝形成領域Ａ内の活性領域１Ａと素子分離領域２の境界部分に跨るように配置されている。ダミーピラー６は、活性領域１Ａ側に配置されるダミーシリコンピラー６Ａと素子分離領域２側に配置されるダミー絶縁膜ピラー６Ｂで構成される。ダミーシリコンピラー６Ａとダミー絶縁膜ピラー６Ｂは一側面が接触して合体した複合ピラーを構成している。ダミーピラー６は、各々のトランジスタを構成するゲート電極への給電用ピラーとして機能する。
【００１７】
図１を参照して、半導体装置１００の構成について、さらに詳細に説明する。各々のトランジスタ５０Ａのチャネルを構成する各々のトランジスタピラー５Ａは、Ｙ方向（第１方向）の幅およびＹ方向に垂直なＸ方向（第２方向）の幅が同一の矩形となるように構成されている。ここでは幅を５０ｎｍとする。５つのトランジスタは、平面視でＹ方向の同一線上に中心が位置するように一定の間隔で配置される。これ以降、５つのトランジスタピラー５Ａの中心が位置するＹ方向の同一線をピラー中心線と称する。前記５つのトランジスタピラー５Ａ（５Ａ１乃至５Ａ５）とダミーピラー６のＸ方向における幅の中心は、ピラー中心線上に位置するようにＹ方向に一定の間隔で配置されている。ここでは、各々のトランジスタの間隔を３０ｎｍとしている。なお、トランジスタピラー５Ａ 並びに ダミーピラー６の平面形状は、矩形に限らず、円形であっても良い。各々のトランジスタの直上には、シリコンプラグ１９、第２プラグ３０及び配線３３が配置されている。
【００１８】
第３のトランジスタピラー５Ａ３とＸ方向で隣接するように、平面視で矩形状の第１プラグ３１Ａ２が配置されている。第３トランジスタピラー５Ａ３と第１プラグ３１Ａ２のＸ方向の間隔は、トランジスタピラー５Ａの幅を基準にして１倍としている。同様に、第１プラグ３１Ａ２におけるＹ方向の幅およびＸ方向の幅は、Ｙ方向の幅を１倍として、Ｘ方向の幅を１倍より大きくかつ３倍以内となるような矩形として構成している。ここでは、間隔を５０ｎｍとして、Ｙ方向の幅を５０ｎｍ、Ｘ方向の幅を１４０ｎｍとしている。
【００１９】
なおピラー中心線において、第１トランジスタピラー５Ａ１と第２トランジスタピラー５Ａ２の中間地点を中間点４６、第４トランジスタピラー５Ａ４と第５トランジスタピラー５Ａ５の中間地点を中間点４７と規定すると、第１プラグ３１Ａ１は、中間点４６のＸ方向に隣接して配置されており、第１プラグ３１Ａ３は、中間点４７のＸ方向に隣接して配置されている。つまり第１プラグ３１Ａは、活性領域１Ａにおいて、Ｙ方向（第１方向）に配置された複数のトランジスタピラーにおけるＸ方向（第２方向）の側面と、第１プラグ３１ＡにおけるＸ方向（第２方向）の側面との間隔が最短距離になるように配置されている。
【００２０】
ダミー絶縁膜ピラー６Ｂの上方には、第３コンタクトプラグ４１（第３プラグ４１）が配置されている。第３プラグ４１は、平面視において、ダミー絶縁膜ピラー６Ｂと部分的に重なる位置に配置されているが、Ｙ方向において、ダミー絶縁膜ピラー６Ｂの外側に若干はみ出した構成となっている。なお、図１では、第３プラグ４１がダミー絶縁膜ピラー６Ｂに対してＹ方向にオフセットしているが、これに限るものではなく、活性領域１Ａ並びに各々のトランジスタピラーに接触しない範囲の任意の位置でＸ方向にオフセットされても良い。第３プラグ４１の上面には、配線４２が配置されている。
【００２１】
各々のトランジスタピラーの全側面を囲むようにゲート絶縁膜を介してゲート電極１１ａが設けられる。ゲート電極１１ａは、各々隣接するトランジスタピラー間の隙間（空間）を埋設することによって相互に接続され、複数のトランジスタピラーに共有される１つのゲート電極１１ａを構成している。一方、ダミーピラー６の全側面を囲むように給電用ゲート電極１１ｂが設けられる。ゲート電極１１ａと給電用ゲート電極１１ｂとは、ダミーピラー６に最も近接するトランジスタピラー（図１では５Ａ１）との間の隙間を埋設することによって接続されている。
【００２２】
上記の第３プラグ４１は、平面視においてダミーピラー６からはみ出した部分で給電用ゲート電極１１ｂと接続されている。ゲート電極１１ａ、給電用ゲート電極１１ｂの平面視の厚さ（図２におけるＸ方向の厚さ）は２０ｎｍとしている。以下、ゲート電極１１ａと給電用ゲート電極１１ｂを総称してゲート電極１１と記載する。ゲート電極１１の厚さを２０ｎｍとしているので、前述のように３０ｎｍとした各々のトランジスタピラー同士の間隔、および３５ｎｍとした第１トランジスタピラー５Ａ１とダミーピラー６の間隔は、いずれもゲート電極１１の厚みの２倍以下とされている。したがって、各々のピラー間の隙間はゲート電極１１で埋設されて接続し、１つのゲート電極として機能する。これにより、ダミーピラー６の給電用ゲート電極１１ｂに供給されたゲート電圧は、第１トランジスタピラー５Ａ１のゲート電極１１ａに供給されている。
【００２３】
３つの第１プラグ３１Ａの直上には、配線３４が配置されている。配線３４は、３つの第１プラグ３１Ａを介して、各々のトランジスタを構成するピラー下部拡散層９と接続されており、ピラー下部拡散層９への給電配線となっている。
【００２４】
次に、図２および図３の断面図を参照する。シリコン基板１の上面には、絶縁膜２ｂからなる素子分離領域２が設けられている。素子分離領域２に囲まれたシリコン基板１からなる活性領域１Ａには、半導体の基柱（半導体ピラー）である第１のトランジスタピラー５Ａ１乃至第５のトランジスタピラー５Ａ５の５つのトランジスタピラー５Ａが立設されている。
【００２５】
各々のトランジスタピラー５Ａは、対応する各々のトランジスタ５０Ａのチャネル部を構成する柱状の半導体である。従って、各々のトランジスタは縦型トランジスタである。５つのトランジスタピラー５Ａは、素子分離領域２に区画された活性領域１Ａに全てが同一の高さとなるように配置されている。なお、各々のトランジスタピラーの太さ（シリコン基板１の基板表面に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。各々のトランジスタは、トランジスタピラー５Ａの上端部と下端部に、それぞれ不純物拡散層を有している。トランジスタピラーの上端部に位置したピラー上部拡散層１６はソース／ドレインの一方であり、トランジスタピラー５Ａの下端部に位置したピラー下部拡散層９はソース／ドレインの他方である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたトランジスタピラーの中央部は、チャネル部を構成している。
【００２６】
図３に示すように、５つのトランジスタピラーのうち、Ｙ方向の一方の端部となっている第１のトランジスタピラー５Ａ１に対して、Ｙ方向に隣接するようにダミーピラー６が配置されている。トランジスタピラー５Ａとダミーシリコンピラー６Ａは、シリコン基板１の表面をエッチングして設けられており、ダミー絶縁膜ピラー６Ｂは、素子分離領域２の表面をエッチングして設けられている。ダミーシリコンピラー６Ａは、シリコン基板１の表面から突出した柱状の半導体であり、ダミー絶縁膜ピラー６Ｂは、素子分離領域２において突出する柱状の絶縁体である。ダミーピラー６は、給電用ゲート電極１１ｂの高さを嵩上げして給電用ゲート電極１１ｂと上層の配線４２との距離を小さくするための突起層として機能する。複数のトランジスタピラー５Ａの側面を囲むゲート電極１１ａと、ダミーピラー６の側面を囲む給電用ゲート電極１１ｂは、各々のピラー間の隙間を埋設することにより接続され連続する一つのゲート電極１１となっている。
【００２７】
トランジスタピラー５Ａとダミーシリコンピラー６Ａの周囲に位置する活性領域１Ａ（シリコン基板１）の上面には、絶縁膜８が設けられている。絶縁膜８は、トランジスタピラー５Ａとダミーシリコンピラー６Ａの周囲を覆って、素子分離領域２に達している。ピラー下部拡散層９は、絶縁膜８の下方で絶縁膜８と重なるように配置されており、絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散層９は、５つのトランジスタピラー５Ａ同士を電気的に接続しており、５つのトランジスタである第１のトランジスタ５０Ａ１乃至第５のトランジスタ５０Ａ５に共通の下部拡散層を構成する。なお、素子分離領域２は、ピラー下部拡散層９よりも深く設けられており、素子分離領域２を挟んで隣接する活性領域同士でピラー下部拡散層９が導通しないようになっている。
【００２８】
トランジスタピラー５Ａとダミーシリコンピラー６Ａの側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介してトランジスタピラー５Ａとダミーシリコンピラー６Ａの各々の側面に厚さ２０ｎｍ（図２のＸ方向の厚さ）のゲート電極１１ａおよび給電用ゲート電極１１ｂが配置されている。なおダミー絶縁膜ピラー６Ｂの側面には、ゲート絶縁膜１０は配置されず、給電用ゲート電極１１ｂのみが配置されている。ゲート絶縁膜１０は、トランジスタピラー５Ａの外周面を覆って絶縁膜８と接続されている。
【００２９】
トランジスタピラー５Ａのチャネル部、ピラー上部拡散層１６及び絶縁膜８の下方に配置されたピラー下部拡散層９は、ゲート絶縁膜１０と絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。図２に示したように、例えば第３トランジスタ５０Ａ３は、ピラー下部拡散層９、ピラー上部拡散層１６、ゲート絶縁膜１０、ゲート電極１１ａを含む。素子分離領域２とダミーピラー６の上面には、絶縁膜３が配置されている。素子分離領域２とダミーピラー６の上面には、絶縁膜３を覆ってマスク膜４が設けられており、さらにゲート電極１１と絶縁膜８を覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ピラー溝形成領域Ａを埋設して設けられている。すなわち、素子分離領域２と絶縁膜３とマスク膜４の壁面に囲まれた領域に設けられている。
【００３０】
マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆ってストッパー膜２１が設けられ、さらにストッパー膜２１を覆って第３層間絶縁膜２４が設けられている。第３層間絶縁膜２４の上面には、配線４２が配置されている。配線４２は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通する第３プラグ４１によって、給電用ゲート電極１１ｂと接続されている。
【００３１】
図２および図３に示すように、第３層間絶縁膜２４の上面には、配線３３と配線３４と配線４２が配置されている。配線３３は、第１層間絶縁膜１２とゲート電極１１で取り囲まれたシリコンプラグ１９と、第３層間絶縁膜２４、ストッパー膜２１及び第２層間絶縁膜２０を貫通する第２プラグ３０とを介して、各々のトランジスタピラーのピラー上部拡散層１６と接続されている。シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共にトランジスタ５０Ａのソース／ドレインの一方を構成している。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７が配置されており、サイドウォール膜１８と絶縁膜１７によって、シリコンプラグ１９とゲート電極１１ａとが電気的に絶縁されている。配線３４は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０、第１層間絶縁膜１２及び絶縁膜８を貫通する第１プラグ３１Ａによって、ピラー下部拡散層９と接続されている。
【００３２】
（比較例１）
図１８は、第１実施形態の比較例１として発明者が検討した半導体装置３００の平面レイアウトを示している。
【００３３】
活性領域１Ａには、ピラー下部拡散層９に接続され、各縦型トランジスタに共有される３つの第１プラグ３１Ｃ（３１Ｃ１乃至３１Ｃ３）が配置されている。第１プラグ３１Ｃ２は平面視で円形であり、第３のトランジスタピラー５Ａ３とＸ方向で隣接するように配置している。第３トランジスタピラー５Ａ３と第１プラグ３１Ｃ２のＸ方向の間隔は、トランジスタピラー５Ａの幅を基準にして１倍としている。第１プラグ３１Ｃ２における直径も同様に１倍となるように構成している。ここでは、Ｘ方向の間隔並びに直径をいずれも５０ｎｍとしている。また第１プラグ３１Ｃ１も円形として、中間点４６のＸ方向に隣接して配置しており、同様に第１プラグ３１Ｃ３は、中間点４７のＸ方向に隣接して配置している。つまり第１プラグ３１Ｃは、活性領域１Ａにおいて、Ｙ方向（第１方向）に配置された複数のトランジスタピラーにおけるＸ方向（第２方向）の側面と、第１プラグ３１ＣにおけるＸ方向（第２方向）の側面との間隔が最短距離になるように配置されている。
【００３４】
このようなレイアウトの構成では、シリコンピラーの数が多い場合、ピラー下部拡散層９と上層配線３４を接続する第１プラグ３１Ｃの合計面積が小さく、コンタクト抵抗が増大してトランジスタのオン電流を確保できない問題がある。
【００３５】
（比較例２）
図１９は、比較例１の問題を回避するために、同じく発明者が検討した比較例２の半導体装置４００の平面レイアウトを示している。比較例２では、比較例１における３つの第１プラグ３１Ｃを一つの矩形に変形している。すなわち、活性領域１Ａには、ピラー下部拡散層９に接続され、各縦型トランジスタに共有される１つの第１プラグ３１Ｄが配置されている。第１プラグ３１Ｄは平面視で矩形状であり、長手方向がＹ方向へ延在しており、第３のトランジスタピラー５Ａ３とＸ方向で隣接するように配置している。第３トランジスタピラー５Ａ３と第１プラグ３１ＤのＸ方向の間隔は、トランジスタピラー５Ａの幅を基準にして１倍としている。第１プラグ３１ＤにおけるＹ方向（第１方向）の幅およびＸ方向（第２方向）の幅は、Ｙ方向の幅を６倍として、Ｘ方向の幅を１倍になるような矩形として構成している。ここでは、Ｘ方向の間隔を５０ｎｍ、Ｙ方向の幅を３００ｎｍ、Ｘ方向の幅を５０ｎｍとしている。
【００３６】
なお、第１プラグ３１ＤのＹ方向における一方の端部３１ｄ１は、中間点４６のＸ方向に隣接して配置しており、同様に他方の端部３１ｄ２は、中間点４７のＸ方向に隣接して配置している。つまり第１プラグ３１Ｄは、活性領域１Ａにおいて、Ｙ方向（第１方向）に配置された複数のトランジスタピラーにおけるＸ方向（第２方向）の側面と、第１プラグ３１ＤにおけるＸ方向（第２方向）の側面との間隔が最短距離になるように配置されている。
【００３７】
このようなレイアウトの構成では、シリコンピラーの数が多い場合、ピラー下部拡散層９と上層配線３４を接続する第１プラグ３１Ｄのコンタクト抵抗が増大する問題は回避できる。しかし、ゲート電極１１と第１プラグ３１Ｄとの対向面積が増大することに起因してゲート電極１１の寄生容量が増大し、動作速度が遅延する新たな問題が発生する。
【００３８】
（効果）
これに対し、第１の実施形態に係る半導体装置１００では、Ｙ方向に配列した複数のトランジスタに対して、長手方向がＸ方向に延在した矩形となっている第１プラグ３１ＡをトランジスタのＸ方向に隣接して配置している。
【００３９】
この構成によれば、半導体装置３００のように第１プラグ３１Ｃを円形とするよりも、第１プラグ３１Ａの底面積が拡大するのでピラー下部拡散層９とのコンタクト抵抗が低減する。さらにこの構成によれば、トランジスタ５０Ａとの間隔が最短になる第１プラグ３１Ａの端部は矩形の短辺部であるので、半導体装置４００のように矩形の長辺部である場合よりも、複数のトランジスタ５０Ａと第１プラグ３１Ａに生じる寄生容量が低減する。なお半導体装置４００においても、第１プラグ３１Ｄとトランジスタ５０ＡのＸ方向の間隔を拡げれば寄生容量を低減させることができるが、ピラー下部拡散層９における配線抵抗が増大するという副作用が生じる。したがって、半導体装置１００の構成によって、特性が安定する並列トランジスタを得ることができる。
【００４０】
（半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置１００の製造方法について、図５乃至図１７を参照して詳細に説明する。以下の説明で用いるシリコン基板１は、ｐ型の単結晶基板とするが、これに限るものではない。
【００４１】
まず図５および図６に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、シリコン基板１に溝２ａを形成する。溝２ａの深さは、例えば２５０ｎｍとする。次に、溝２ａの内部を埋め込むように、シリコン基板１の全面へシリコン窒化膜やシリコン酸化膜からなる絶縁膜２ｂをＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１の上面に形成された不要な絶縁膜２ｂをＣＭＰ（Chemical Mechanical Polishing）法により除去して、絶縁膜２ｂを溝２ａの内部だけに残すことにより、素子分離領域２を形成する。これにより、素子分離領域２で囲まれた活性領域１Ａが形成される。図５では、矩形の活性領域１Ａが示されているが、これに限るものではない。また、Ｘ方向、Ｙ方向の寸法は、活性領域１Ａ内に配置されるトランジスタピラーの数に応じて任意に変更することができる。
【００４２】
次に図７乃至図９に示すように、ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜からなる厚さ２ｎｍの絶縁膜３を形成してから、シリコン窒化膜からなる厚さ１２０ｎｍのマスク膜４を形成する。次に、フォトリソグラフィ法により、ホトレジストマスク３６を形成する。なお、前記ホトレジストマスク３６は、非晶質カーボン膜などのハードマスクを下層に含む積層膜としても良い。
【００４３】
次に、ホトレジストマスク３６を用いた異方性ドライエッチング法により、マスク膜４と絶縁膜３にホトレジストマスクのパターンを転写する。これにより、パターニングした開口部（ピラー溝形成領域Ａ）内には、シリコン基板１の上面と素子分離領域２の上面が露出している。その後、ホトレジストを含むハードマスクを除去する。次に、マスク膜４をマスクとして、露出させたシリコン基板１と素子分離領域２を深さが１５０ｎｍとなるように異方性ドライエッチングして掘り下げ、トランジスタのチャネルとなる５つのトランジスタピラー５Ａ（５Ａ１乃至５Ａ５）と、給電用ゲート電極を上層配線に接続するためのダミーピラー６を形成する。各々のピラーは、掘り下げられたシリコン基板１の上面、および素子分離領域２の上面から上方に突き出るように形成される。
【００４４】
これにより、各トランジスタピラー５Ａ（５Ａ１乃至５Ａ５）は、Ｘ方向およびＹ方向の幅を５０ｎｍとする矩形で形成される。また、図９に示すように、ダミーピラー６は、活性領域１Ａ側に立設するダミーシリコンピラー６Ａの一側面と、素子分離領域２側に立設するダミー絶縁膜ピラー６Ｂの一側面とが接触して合体する複合ピラーとして形成される。
【００４５】
次に、図１０乃至図１２に示すように、トランジスタピラー５Ａとダミーシリコンピラー６Ａの側面を熱酸化法で５ｎｍ厚となるように酸化し（図示せず）、ＣＶＤ法によるシリコン窒化膜を２０ｎｍ厚となるように成膜後、全面エッチバックを行って、トランジスタピラー５Ａとダミーピラー６とマスク膜４の側面にサイドウォール膜（図示せず）を形成する。次に、熱酸化法によって、各々のトランジスタピラーの周囲に位置して上面が露出している活性領域１Ａに３０ｎｍ厚の絶縁膜８を形成する。このとき、トランジスタピラー５Ａとダミーピラー６の側面はシリコン窒化膜で覆われているので酸化されない。
【００４６】
次に、イオン注入法によって、絶縁膜８の下方にピラー下部拡散層９を形成する。ここで、ピラー下部拡散層９は、５つのトランジスタピラー５Ａ（５Ａ１乃至５Ａ５）で共有される。なおイオン注入には、ｎ型不純物となるヒ素を用いることができる。次に、ドライエッチング法あるいはウェットエッチング法によって、トランジスタピラー５Ａとダミーピラー６の側面に形成したサイドウォール膜と熱酸化膜を除去する。次に、熱酸化法によって、トランジスタピラー５Ａとダミーシリコンピラー６Ａの側面に３ｎｍ厚のシリコン酸化膜からなるゲート絶縁膜１０を形成する。
【００４７】
次に、シリコン基板１の全面にゲート電極となる２０ｎｍ厚のポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜してから、全面エッチバックを行う。これにより、トランジスタピラー５Ａの側面にゲート電極１１ａが形成される。また、同時に、ダミーピラー６の側面に給電用ゲート電極１１ｂが形成される。ダミーピラー６は、トランジスタピラーとしては機能しないが、ゲート電極１１ａと給電用ゲート電極１１ｂとを接続するためのゲート電極接続ピラーとしても機能する。図１２に示すように、トランジスタピラー５Ａ同士の間隔並びにトランジスタピラー５Ａとダミーピラー６の間隔は、前述のように、ゲート電極１１の膜厚の２倍以下としているので、各々のトランジスタピラー５Ａの間および第１のトランジスタピラー５Ａ１とダミーピラー６の間は、ゲート電極１１ａおよび給電用ゲート電極１１ｂで完全に埋められ一体化して接続されている。
【００４８】
次に、図１３に示すように、トランジスタピラー５Ａとダミーピラー６を埋め込むように、ＣＶＤ法によって、シリコン酸化膜からなる第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、第１層間絶縁膜１２をマスク膜４が露出するように平坦化し、続けてＣＶＤ法によって、シリコン酸化膜からなる厚さ５０ｎｍのマスク膜１３を成膜する。次に、フォトリソグラフィ法とエッチング法を用いて、マスク膜１３の一部を除去する。除去するマスク膜１３は、平面視において、トランジスタピラー５Ａを配置した部分のみである。マスク膜１３が除去された開口部１４には、トランジスタピラー５Ａの上方におけるマスク膜４が露出する。次に、露出したマスク膜４をウェットエッチングによって選択的に除去し、さらに新たに露出した絶縁膜３を除去することで、トランジスタピラー５Ａの上方に開口部１５を形成する。開口部１５の底面には、トランジスタピラー５Ａの上面が露出しており、側面にはゲート電極１１ａの一部が露出している。
【００４９】
次に図１４に示すように、熱酸化法によって、開口部１５の内壁へシリコン酸化膜からなる絶縁膜１７を形成する。次に、開口部１５からトランジスタピラー５Ａの上部に不純物（Ｎチャンネル型トランジスタとするのであれば、燐やヒ素など）をイオン注入し、ピラー上部拡散層１６を形成する。
【００５０】
次に、ＣＶＤ法により厚さ１０ｎｍのシリコン窒化膜を成膜してから、エッチバックを行うことにより、開口部１５の内壁へサイドウォール膜１８を形成する。このサイドウォール膜１８の形成時に、トランジスタピラー５Ａの上面に形成されていた絶縁膜１７も除去して、トランジスタピラー５Ａの上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と開口部１５におけるゲート電極１１ａの露出面に残留する。サイドウォール膜１８は、この後形成するシリコンプラグとゲート電極１１ａとの間の絶縁を確保する役割を果たす。次に、選択エピタキシャル成長法を用いて、開口部１５を塞ぐようにトランジスタピラー５Ａの上面へシリコンプラグ１９を成長させる。その後、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体として、トランジスタピラー５Ａの上部に形成したピラー上部拡散層１６と電気的に接続させる。
【００５１】
次に図１５乃至図１７に示すように、ＣＶＤ法によって、開口部１４を埋め込むようにシリコン酸化膜からなる第２層間絶縁膜２０を形成する。このとき、シリコン酸化膜からなるマスク膜１３は、第２層間絶縁膜２０と一体化するので、以降の説明では、マスク膜１３も含めて第２層間絶縁膜２０と称する。次に、ＣＶＤ法によって、厚さ２０ｎｍのシリコン窒化膜からなるストッパー膜２１を成膜する。次に、ＣＶＤ法によって、厚さ１５０ｎｍのシリコン酸化膜からなる第３層間絶縁膜２４を成膜する。
【００５２】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、コンタクト孔２７乃至コンタクト孔２９を形成する。図１５に示したように、形成された３つのコンタクト孔２９（２９Ａ１乃至２９Ａ３）のうちコンタクト孔２９Ａ１は、活性領域１Ａにおいて、第１のトランジスタピラー５Ａ１および第２のトランジスタピラー５Ａ２の中間点４７と隣接するように、矩形として形成する。同様に、コンタクト孔２９Ａ３は、第４のトランジスタピラー５Ａ４および第５のトランジスタピラー５Ａ５の中間点４７と隣接させており、コンタクト孔２９Ａ２は、第３のトランジスタピラー５Ａ３と隣接させながら、矩形として形成している。ここで、コンタクト孔２９Ａ１と中間点４６の間隔Ｘ１は、トランジスタピラー５ＡのＸ方向の幅と同じく５０ｎｍとしており、コンタクト孔２９Ａ３と中間点４７の間隔並びにコンタクト孔２９Ａ２と第３トランジスタピラー５Ａ３との間隔も同様である。
【００５３】
コンタクト孔２７は、ダミー絶縁膜ピラー６Ｂの端部に形成しているので、その底部には、ダミーピラー６の上方に形成したマスク膜４と、ダミーピラー６の側面に形成した給電用ゲート電極１１ｂの一部が露出している。またコンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出しており、コンタクト孔２９の底部には、ピラー下部拡散層９の一部が露出している。コンタクト孔２８の形成では、ドライエッチングをストッパー膜２１で一旦止めることで、シリコンプラグ１９までの深さを制御している。
【００５４】
これらのコンタクト孔２７乃至コンタクト孔２９は同時に形成しても良いが、別々に形成しても良い。次に、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、コンタクト孔２７乃至コンタクト孔２９の内部を埋め込む。次にＣＭＰ法によって、第３層間絶縁膜２４の上面における金属膜を除去して、シリコンプラグ１９に接続された第２プラグ３０と、ピラー下部拡散層９に接続された第１プラグ３１Ａと、給電用ゲート電極１１ｂに接続された第３プラグ４１を形成する。ここで、コンタクト孔２９Ａ１に埋め込まれた金属膜が第１プラグ３１Ａ１となり、同様にコンタクト孔２９Ａ２における金属膜が第１プラグ３１Ａ２、コンタクト孔２９Ａ３における金属膜が第１プラグ３１Ａ３となる。
【００５５】
次に図１に示したように、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された配線３３と配線３４と配線４２を形成する。このとき、第３プラグ４１は、配線４２と接続される。また、ピラー下部拡散層９に接続している第１プラグ３１Ａは、配線３４と接続している。さらに、トランジスタピラー５Ａに形成されたピラー上部拡散層１６に接続している第２プラグ３０は、配線３３に接続している。
【００５６】
これにより、図１乃至図３に示した半導体装置１００が完成する。
【００５７】
（第２実施形態）
次に、第２の実施形態に係る半導体装置２００について、図４を参照しながら説明する。
【００５８】
第２の実施形態は、第１の実施形態における複数の第１プラグ３１Ａ１〜３１Ａ３を一体化させたものである。なお、第２の実施形態において、第１の実施形態と同様の機能を果たす構成要素については同一の番号を付して説明を割愛しており、第１の実施形態と異なる部分について主に説明する。
【００５９】
図４を参照する。活性領域１Ａには、ピラー下部拡散層９に接続され、各縦型トランジスタに共有される１つの第１コンタクトプラグ３１Ｂ（第１プラグ３１Ｂ）が配置されている。第１プラグ３１Ｂは、長手方向がＸ方向に延在している第１部分プラグ３１Ｂ１、第１部分プラグ３１Ｂ２、第１部分プラグ３１Ｂ３と、長手方向がＹ方向に延在している第２部分プラグ３１Ｂ４、第２部分プラグ３１Ｂ５とで構成されている。
【００６０】
ここで、第１部分プラグ３１Ｂ１のＸ方向における一方の端部は、中間点４６に隣接して配置されている。同様に、第１部分プラグ３１Ｂ２のＸ方向における一方の端部は、第３トランジスタピラー５Ａ３に隣接して配置されており、第１部分プラグ３１Ｂ３のＸ方向における一方の端部は、中間点４７に隣接して配置されている。また、第２部分プラグ３１Ｂ４のＹ方向における一方の端部は、第１部分プラグ３１Ｂ１のＹ方向における端部に接続されており、第２部分プラグ３１Ｂ４のＹ方向における他方の端部は、第１部分プラグ３１Ｂ２のＹ方向における一方の端部に接続されている。さらに、第２部分プラグ３１Ｂ５のＹ方向における一方の端部は、第１部分プラグ３１Ｂ２のＹ方向における他方の端部に接続されており、第２部分プラグ３１Ｂ５のＹ方向における他方の端部は、第１部分プラグ３１Ｂ３のＹ方向における端部に接続されている。
【００６１】
なお、第２部分プラグ３１Ｂ４のＸ方向における一方の端部並びに第２部分プラグ３１Ｂ５のＸ方向における一方の端部は、第１部分プラグ３１Ｂ１乃至第１部分プラグ３１Ｂ３のＸ方向における他方の端部と同一平面を構成している。第３トランジスタピラー５Ａ３と第１部分プラグ３１Ｂ２のＸ方向の間隔は、トランジスタピラー５Ａの幅を基準にして１倍としている。同様に、第１部分プラグ３１Ｂ２におけるＹ方向の幅およびＸ方向の幅は、Ｙ方向の幅を１倍として、Ｘ方向の幅を１倍より大きくかつ２倍以内となるような矩形として構成している。ここでは、間隔を５０ｎｍとして、Ｙ方向の幅を５０ｎｍ、Ｘ方向の幅を９５ｎｍとしている。なお、第２部分プラグ３１Ｂ４と第２部分プラグ３１Ｂ５のＸ方向の幅は５０ｎｍとしており、Ｙ方向の幅は７０ｎｍとしている。
【００６２】
このように第１プラグ３１Ｂは、活性領域１Ａにおいて、Ｙ方向（第１方向）に配置された複数のトランジスタピラーにおけるＸ方向（第２方向）の側面と、第１部分プラグ３１Ｂ１乃至第１部分プラグ３１Ｂ３におけるＸ方向（第２方向）の側面との間隔が最短距離になるように配置されている。
【００６３】
ここで、Ｘ方向に延在している全ての第１部分プラグ（３１Ｂ１乃至３１Ｂ３）は、Ｙ方向に延在している第２部分プラグ（３１Ｂ４と３１Ｂ５）に接続される必要はなく、Ｘ方向に延在している第１部分プラグのうちの一部が、Ｙ方向に延在している第２部分プラグに接続されていても良い。例えば、Ｘ方向に延在している２つの第１部分プラグ（３１Ｂ１と３１Ｂ２）が、Ｙ方向に延在している１つの第２部分プラグ３１Ｂ４に接続されて、Ｘ方向に延在している１つの第１部分プラグ３１Ｂ３が孤立していても良い。
【００６４】
上記の構成によって、第２の実施形態に係る半導体装置２００では、第１の実施形態に係る半導体装置１００と同様に、トランジスタの特性がばらつく問題を回避することができる。さらに、半導体装置２００では、Ｙ方向に延在させた第２部分プラグ３１Ｂ４と第２部分プラグ３１Ｂ５を配置して、Ｘ方向の幅を第１プラグ３１Ａより小さくした第１部分プラグ３１Ｂ１乃至第１部分プラグ３１Ｂ３に接続している。このような構成によれば、活性領域１Ａの面積を半導体装置１００よりも小さくして、トランジスタの占有面積を低減させることができる。なお、第１プラグ３１Ｂの接触抵抗は、第１プラグ３１Ａの接触抵抗より増加することはない。
【００６５】
なお、第２の実施形態に係る半導体装置２００の製造方法は、第１プラグ３１Ｂに相当するフォトレジストパターンを形成すれば、半導体装置１００の製造方法と同様であるため、説明は割愛する。
【００６６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６７】
１        半導体基板（シリコン基板）
１Ａ      活性領域
２        素子分離領域
２ａ      溝
２ｂ      絶縁膜
３        絶縁膜
４        マスク膜
５Ａ１〜５Ａ５    トランジスタピラー
６        ダミーピラー
６Ａ      ダミーシリコンピラー
６Ｂ      ダミー絶縁膜ピラー
８        絶縁膜
９        ピラー下部拡散層
１０      ゲート絶縁膜
１１，１１ａ    ゲート電極
１１ｂ    給電用ゲート電極
１２      層間絶縁膜
１３      マスク膜
１４，１５    開口部
１６      ピラー上部拡散層
１７      絶縁膜
１８      サイドウォール膜
１９      シリコンプラグ
２０      層間絶縁膜
２１      ストッパー膜
２４      層間絶縁膜
２７，２８，２９Ａ１〜２９Ａ３    コンタクト孔
３０      第２コンタクトプラグ（第２プラグ）
３１Ａ１〜３１Ａ３，３１Ｂ    第１コンタクトプラグ（第１プラグ）
３１Ｂ１〜３１Ｂ３    第１部分プラグ
３１Ｂ４，３１Ｂ５    第２部分プラグ
３３，３４    配線
３６      ホトレジストマスク
４１      コンタクトプラグ
４１      プラグ
４２      配線
４６，４７    中間点
５０Ａ１〜５０Ａ５    トランジスタ
１００，２００，３００，４００    半導体装置
Ａ        ピラー溝形成領域
【図１】
2015211126.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015211126.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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