(57)【要約】【課題】酸化物半導体にチャネルが形成されるトランジスタに安定した電気特性を付与する。酸化物半導体にチャネルが形成されるトランジスタのしきい値電圧の変動を抑制する。酸化物半導体にチャネルが形成されるｎチャネル型のトランジスタにおいて正のしきい値電圧を有する、ノーマリオフ型のスイッチング素子を提供する。【解決手段】基板上に下地絶縁層を形成し、下地絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に第１のゲート絶縁層を形成し、第１のゲート絶縁層上に、１００℃以上の基板温度でスパッタリング法または原子層堆積法によって第２のゲート絶縁層を形成し、第２のゲート絶縁層上にゲート電極層を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に下地絶縁層を形成し、
前記下地絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層上に第１のゲート絶縁層を形成し、
前記第１のゲート絶縁層上に、１００℃以上の基板温度でスパッタリング法または原子層堆積法によって第２のゲート絶縁層を形成し、
前記第２のゲート絶縁層上にゲート電極層を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第２のゲート絶縁層は、特定領域にトラップセンターを有するように形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記第２のゲート絶縁層の形成後、５００℃未満の温度で加熱処理を行うことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法またはそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、または発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
半導体層を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル形成領域として適用可能であることが確認されている（非特許文献１）。非特許文献１では、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成される酸化物半導体層上に接してゲート絶縁層として用いる酸化ハフニウム層と、酸化ハフニウム層上に接してゲート電極層として用いるインジウムスズ酸化物層と、を有するトップゲート構造のトランジスタが開示されている。
【０００５】
シリコン半導体を用いたトランジスタでは、しきい値電圧を制御する手段として、チャネルが形成される領域に不純物元素を添加する方法（チャネルドーピング）が知られている。
【０００６】
一方、酸化物半導体を用いたトランジスタでは、酸化物半導体中に酸素欠損が存在する場合、その一部がドナーとなり、キャリアである電子を放出することが知られている。キャリアである電子が放出されると、ゲートに電圧を印加しなくてもトランジスタにチャネルが形成され、しきい値電圧が負方向に変動する。酸化物半導体に含まれる酸素欠損を完全に取り除くことは困難であるため、酸化物半導体を用いたトランジスタのしきい値電圧の制御も困難であり、ノーマリーオン型の電気特性となりやすい。
【０００７】
酸化物半導体を用いたトランジスタのしきい値電圧の負方向への変動を抑制するための方法が研究されているが、しきい値電圧を正方向へ変動させるための方法が確立されたとはいいがたい。
【０００８】
ところで、シリコン半導体を有するＭＩＳ構造において、半導体層上に形成された絶縁層内に存在するトラップセンターが負の電荷を捕獲することで、フラットバンド電圧が正方向にシフト（変動）することが知られており、トラップセンターとして金属のクラスタが報告されている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ｋ．  Ｕｅｄａ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｆａｂｒｉｃａｔｅｄ  ｉｎ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｔｒａｎｓｐａｒｅｎｔ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐｐ．１２６９−１２７２
【非特許文献２】山崎舜平，絶縁膜中のクラスタに関する一考察，１９７１年（昭和４６年）春季第１８回応用物理学関係連合学術講演予稿集，日本，第２分冊，ｐ１２４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
トランジスタのチャネル形成領域に酸化物半導体を適用する場合、酸化物半導体に接して設けられる絶縁層がトラップセンターとなる金属のクラスタを含むと、該トラップセンターに電荷が捕獲されることによりしきい値電圧を正方向に変動させることができる。しかしながら、金属のクラスタによって捕獲された電荷は再結合が容易に起こり、安定な固定電荷とはなりえない。
【００１１】
そこで、本発明の一態様では、酸化物半導体にチャネルが形成されるトランジスタに安定した電気特性を付与することを課題の一とする。または、本発明の一態様では、酸化物半導体にチャネルが形成されるトランジスタのしきい値電圧の変動を抑制することを課題の一とする。または、本発明の一態様では、酸化物半導体にチャネルが形成されるｎチャネル型のトランジスタにおいて正のしきい値電圧を有する、ノーマリオフ型のスイッチング素子を提供することを課題の一とする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、基板上に下地絶縁層を形成し、下地絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に第１のゲート絶縁層を形成し、第１のゲート絶縁層上に、１００℃以上の基板温度でスパッタリング法または原子層堆積法によって第２のゲート絶縁層を形成し、第２のゲート絶縁層上にゲート電極層を形成する半導体装置の作製方法である。
【００１４】
なお、好ましくは、第２のゲート絶縁層は、特定領域にトラップセンターを有するように形成する。
【００１５】
なお、好ましくは、第２のゲート絶縁層の形成後、５００℃未満の温度で加熱処理を行う。
【００１６】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と接し、負の固定電荷を有するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なり、導電性を有する金属窒化物膜を少なくとも含有するゲート電極層と、を有し、ゲート電極層は、金属窒化物膜においてゲート絶縁層と接する半導体装置である。
【００１７】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と接し、負の固定電荷を有するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なり、導電性を有する金属窒化物膜を少なくとも含有するゲート電極層と、を有し、ゲート電極層は、金属窒化物膜においてゲート絶縁層と接し、ゲート絶縁層は、ゲート電極層との界面近傍において窒素を含有する領域を有する半導体装置である。
【００１８】
上記の半導体装置において、ゲート絶縁層においてゲート電極層と接する領域の窒素濃度は、酸化物半導体層と接する領域の窒素濃度よりも高濃度である。
【００１９】
また、上記の半導体装置において、ゲート絶縁層は、ゲート絶縁層が有する電荷捕獲準位に電子が捕獲されている。
【００２０】
また、上記の半導体装置においてゲート絶縁層は、酸化ハフニウムを含んで構成されることが好ましい。
【００２１】
また、上記の半導体装置において、ゲート絶縁層に含まれる負の固定電荷は、酸化物半導体層とは離間して存在する。
【００２２】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と接する、酸化ハフニウムを含んで構成され、負に荷電したゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なり、少なくとも窒化物金属膜を含有するゲート電極層と、を有し、ゲート電極層は、窒化物金属膜においてゲート絶縁層と接する半導体装置である。
【００２３】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と接する、酸化ハフニウムを含んで構成され、負に荷電したゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なり、少なくとも窒化物金属膜を含有するゲート電極層と、を有し、ゲート電極層は、窒化物金属膜においてゲート絶縁層と接し、しきい値電圧が０Ｖ以上である半導体装置である。
【００２４】
また、上記の半導体装置において、ゲート絶縁層および酸化物半導体層との間に、酸化シリコンまたは酸化窒化シリコンを含んで構成される絶縁層を有していてもよい。
【００２５】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と重なるゲート電極層と、酸化物半導体層およびゲート電極層の間に位置するゲート絶縁層と、を有し、ゲート絶縁層は、第１のゲート絶縁層と、負の固定電荷を有する第２のゲート絶縁層と、を含み、第１のゲート絶縁層は、第２のゲート絶縁層と酸化物半導体層との間に位置し、第２のゲート絶縁層よりも負の固定電荷が低密度である半導体装置である。
【００２６】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と重なるゲート電極層と、酸化物半導体層およびゲート電極層の間に位置するゲート絶縁層と、を有し、ゲート絶縁層は、第１のゲート絶縁層と、負の固定電荷を有する第２のゲート絶縁層と、を含み、第１のゲート絶縁層は、第２のゲート絶縁層と酸化物半導体層との間に位置し、第２のゲート絶縁層よりも負の固定電荷が低密度であり、第２のゲート絶縁層に含まれる負の固定電荷は、ゲート電極層とは離間して存在する半導体装置である。
【００２７】
また、上記の半導体装置において、第２のゲート絶縁層は、第２のゲート絶縁層が有する電荷捕獲準位に電子が捕獲されている。
【００２８】
また、上記の半導体装置において、第２のゲート絶縁層は、酸化ハフニウムを含んで構成されることが好ましい。
【００２９】
また、上記の半導体装置において、第１のゲート絶縁層は、窒素、ジルコニウム、またはランタノイドから選択された少なくとも一、および酸化ハフニウムを含んで構成されることが好ましい。
【００３０】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と重なるゲート電極層と、酸化物半導体層およびゲート電極層の間に位置するゲート絶縁層と、を有し、ゲート絶縁層は、窒素、ジルコニウム、またはランタノイドから選択された少なくとも一、および酸化ハフニウムを含んで構成される第１のゲート絶縁層と、酸化ハフニウムを含んで構成され、負に荷電した第２のゲート絶縁層と、を含み、第１のゲート絶縁層は、第２のゲート絶縁層と酸化物半導体層との間に位置する半導体装置である。
【００３１】
または、本発明の一態様は、酸化物半導体層と、酸化物半導体層と重なるゲート電極層と、酸化物半導体層およびゲート電極層の間に位置するゲート絶縁層と、を有し、ゲート絶縁層は、窒素、ジルコニウム、またはランタノイドから選択された少なくとも一、および酸化ハフニウムを含んで構成される第１のゲート絶縁層と、酸化ハフニウムを含んで構成され、負に荷電した第２のゲート絶縁層と、を含み、第１のゲート絶縁層は、第２のゲート絶縁層と酸化物半導体層との間に位置し、しきい値電圧が０Ｖ以上である半導体装置である。
【００３２】
また、上記の半導体装置において、ゲート電極層および第２のゲート絶縁層との間に、窒素および酸化ハフニウムを含んで構成される絶縁層を有することが好ましい。
【００３３】
また、上記の半導体装置において、第１のゲート絶縁層および酸化物半導体層との間に、酸化シリコンまたは酸化窒化シリコンを含んで構成される絶縁層を有していてもよい。
【発明の効果】
【００３４】
本発明の一態様によって、酸化物半導体にチャネルが形成されるトランジスタに安定した電気特性を付与することができる。または、本発明の一態様によって、酸化物半導体にチャネルが形成されるトランジスタのしきい値電圧の変動を抑制することができる。または、本発明の一態様によって、酸化物半導体にチャネルが形成されるｎチャネル型のトランジスタにおいて正のしきい値電圧を有する、ノーマリオフ型のスイッチング素子を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一態様に係る半導体装置に含まれる積層構造の概念図。
【図２】本発明の一態様に係る半導体装置に含まれる積層構造の概念図。
【図３】（Ａ）は成膜装置の断面模式図であり、（Ｂ）は成膜装置を一室備えた製造装置の上面模式図を示す。
【図４】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図６】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図７】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図８】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図９】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１０】実施の形態に係る、半導体装置の断面図および回路図。
【図１１】実施の形態に係る、記憶装置の構成例。
【図１２】実施の形態に係る、ＲＦＩＤタグの構成例。
【図１３】実施の形態に係る、ＣＰＵの構成例。
【図１４】実施の形態に係る、記憶素子の回路図。
【図１５】実施の形態に係る、電子機器。
【図１６】実施の形態に係る、ＲＦＩＤの使用例。
【図１７】本発明の一態様に係る半導体装置に含まれる積層構造の概念図。
【図１８】本発明の一態様に係る半導体装置に含まれる積層構造の概念図。
【図１９】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２０】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図２１】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図２２】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２３】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２４】本発明の一態様に係るトランジスタを示す上面図および断面図。
【発明を実施するための形態】
【００３６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態において、同一部分または同様の機能を有する部分には同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３７】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３８】
また、本明細書にて用いる第１、第２等の序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば「第１の」を「第２の」または「第３の」等と適宜置き換えて説明することができる。
【００３９】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置に含まれる積層構造について図１および図２を参照して説明する。
【００４０】
本発明の一態様は、酸化物半導体にチャネルが形成されるトランジスタにおいて、酸化物半導体層と重なるゲート絶縁層が、所定量の負の固定電荷、および／または負の電荷を捕獲する電荷捕獲準位（トラップセンター）を含んでなることを技術思想とする。トランジスタのゲート絶縁層として、所定量の負の固定電荷を有する絶縁層を適用することで、ゲート電極層に電圧を印加しない状態においても、チャネルが形成される領域には負の電界が常に重畳していることとなる。すなわち、チャネルを形成するためにはゲート電極層に印加する電圧を高める必要があり、結果としてトランジスタのしきい値電圧を正方向に変動（シフト）させることが可能となる。さらに、本発明の一態様に係るトランジスタは、ゲート絶縁層に含まれる負の固定電荷、および／または負の電荷を捕獲する電荷捕獲準位が、酸化物半導体層と離間して存在する構成を有する。これによって、電荷捕獲準位に捕獲された負の電荷が酸化物半導体層へと放出（注入）されることを抑制することができる。
【００４１】
＜半導体装置に含まれる積層構造１＞
図１（Ａ１）および（Ａ２）に、本発明の一態様に係る半導体装置に含まれる積層構造の概念図を示す。
【００４２】
図１（Ａ１）は、酸化物半導体層１０４と、酸化物半導体層１０４上に設けられ、電荷捕獲準位１０７を含むゲート絶縁層１０８と、ゲート絶縁層１０８を介して酸化物半導体層１０４と重なるゲート電極層１１０を有する半導体装置である。ゲート絶縁層１０８に含まれる電荷捕獲準位１０７は、酸化物半導体層１０４とは離間して存在している。また、図１（Ａ１）に示す積層構造を形成後、半導体装置の使用温度もしくは保管温度よりも高い温度、または、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下の下で、ゲート電極層１１０の電位をソースやドレイン（図示せず）の電位より高い状態を１秒以上、代表的には１分以上維持することで、ゲート絶縁層１０８に含まれる電荷捕獲準位１０７に電荷が捕獲される。
【００４３】
図１（Ａ２）は、図１（Ａ１）に示す半導体装置において、上述した電荷捕獲準位１０７に電荷を捕獲させる処理（以下、電荷捕獲処理とも表記する）を施した後の半導体装置の構成を示す概念図であり、ゲート絶縁層１０８に含まれる電荷捕獲準位１０７の一部または全てに電子が捕獲された、負の電荷１０９を有する半導体装置を示している。ゲート絶縁層１０８に含まれる負の電荷１０９の電荷量は、電荷捕獲処理におけるゲート電極層１１０の電位により制御することができる。電荷捕獲準位１０７に捕獲される電子の総量（すなわち、図１（Ａ２）における負の電荷１０９の総量）は、電荷捕獲処理の当初は線形に増加するが、徐々に増加率が低下し、やがて一定の値に収斂する。収斂する値はゲート電極層１１０の電位に依存し、電位が高いほど多くの電子が捕獲される傾向にある。ただし、電荷捕獲準位１０７の総数を上回ることはない。
【００４４】
ゲート絶縁層１０８が負の電荷を含むと、半導体装置のしきい値電圧が正方向に変動する。また、ゲート絶縁層１０８に含まれる負の電荷が固定電荷であると、しきい値電圧のさらなる変動が抑制され、安定した電気特性を有する半導体装置とすることが可能である。よって、図１（Ａ２）に示す半導体装置において、電荷捕獲準位に捕獲された負の電荷１０９は、ゲート絶縁層１０８中で安定した負の固定電荷となり、ゲート絶縁層１０８から放出されないことが求められる。
【００４５】
図１（Ａ２）に示す構成においては、ゲート絶縁層１０８に含まれる負の電荷１０９が、酸化物半導体層１０４の界面から離間して存在することで、該負の電荷１０９の酸化物半導体層１０４への放出を抑制することができる。したがって、電荷の放出が抑制された安定した負の固定電荷を有するゲート絶縁層１０８を形成することが可能となる。また、このような安定した負の電荷１０９を含むゲート絶縁層１０８を設けることで、電荷捕獲処理後、すなわちゲート絶縁層１０８が所定量の電荷を保持した後のしきい値電圧の変動が抑制された安定した電気特性を有する半導体装置とすることができる。
【００４６】
また、酸化物半導体は、ホールの有効質量が極めて大きいことも、負の電荷を固定するために有効である。すなわち、酸化物半導体層１０４からゲート絶縁層１０８へのホールの注入がなく、負の電荷１０９がホールと結合して消滅することが実質的に起こりえないため、ゲート絶縁層１０８に含まれる負の電荷１０９を安定化できる。
【００４７】
なお、しきい値電圧の変動量は、ゲート絶縁層１０８に含まれる負の電荷１０９の総量によって制御することが可能である。好ましくは、酸化物半導体層１０４を用いたｎチャネル型のトランジスタにおいて、正のしきい値電圧を付与する程度にゲート絶縁層１０８が負の電荷１０９を含み、ノーマリオフ型に制御することが好適である。
【００４８】
＜ゲート絶縁層の構成例１＞
図１（Ｂ）に、図１（Ａ２）の構成を有する半導体装置のより具体的な構成例を示す。図１（Ｂ）に示す半導体装置は、酸化物半導体層１０４と、酸化物半導体層１０４上の、ゲート絶縁層１０８ａおよびゲート絶縁層１０８ｂを含むゲート絶縁層１０８と、ゲート絶縁層１０８上のゲート電極層１１０と、を含む。ゲート絶縁層１０８を構成する積層構造のうち、ゲート絶縁層１０８ｂは負の電荷１０９を含む絶縁層である。換言すると、ゲート絶縁層１０８ｂは負に荷電した絶縁層である。また、ゲート絶縁層１０８ａは、ゲート絶縁層１０８ｂに含まれる負の電荷１０９と酸化物半導体層１０４とを離間するために酸化物半導体層１０４とゲート絶縁層１０８ｂの間に設けられた絶縁層である。
【００４９】
ゲート絶縁層１０８ｂは、電荷捕獲準位を有するように材料および／または成膜方法を選択して形成する。例えば、ゲート絶縁層１０８ｂとして、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を適用することができる。好ましくは、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、またはアルミニウムシリケートを含んで構成される絶縁層を適用する。なお、酸化ハフニウム等の高誘電率（ｈｉｇｈ−ｋ）材料をゲート絶縁層に用いると、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能である点も好適である。本実施の形態では、ゲート絶縁層１０８ｂとして、酸化ハフニウムを含んで構成される絶縁層を形成する。また、ゲート絶縁層１０８ｂの成膜方法としては、スパッタリング法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を適用することができる。
【００５０】
積層構造を有するゲート絶縁層１０８において酸化物半導体層１０４側に位置するゲート絶縁層１０８ａは、ゲート絶縁層１０８ｂと比較して負の電荷１０９の密度がより低減された絶縁層である。換言すると、電荷捕獲処理前においてゲート絶縁層１０８ａに含まれうる電荷捕獲準位は、ゲート絶縁層１０８ｂに含まれる電荷捕獲準位よりも低密度である。
【００５１】
なお、ゲート絶縁層１０８ａの材料および／または形成方法によっては、ゲート絶縁層１０８ａに負の固定電荷が含まれうるが、その総量はゲート絶縁層１０８ｂと比較して著しく低減されている。したがって、ゲート絶縁層１０８に含まれる負の電荷１０９は相対的に酸化物半導体層１０４と離間しているといえる。
【００５２】
本実施の形態において、ゲート絶縁層１０８ａとしては、窒素、ジルコニウム、またはランタノイドから選択された少なくとも一、および酸化ハフニウムを含んで構成される絶縁層を適用する。ランタノイドとしては、例えば、ランタン、セリウム、ネオジム、またはガドリニウム等を用いることができる。窒素、ジルコニウム、およびランタノイドは、ハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層が有する電荷捕獲準位を消失させる機能を有する。または、窒素、ジルコニウム、またはランタノイドを含むことで、ハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層の欠陥を低減することができる。したがって、窒素、ジルコニウム、またはランタノイドから選択された少なくとも一、および酸化ハフニウムを含んで構成されるゲート絶縁層１０８ａは、酸化ハフニウムを含んで構成されるゲート絶縁層１０８ｂと比較して電荷捕獲準位密度が低減された絶縁層とすることができる。
【００５３】
ゲート絶縁層１０８ａの成膜方法としては、スパッタリング法またはＡＬＤ法を適用することができる。また、ゲート絶縁層１０８ａへの窒素、ジルコニウム、またはランタノイドは、酸化ハフニウム膜の成膜時に、窒素、ジルコニウム、またはランタノイドを含むガスを流すことで膜中に導入することが可能である。または、酸化ハフニウム膜の成膜後に、イオン注入法またはイオンドーピング法等によって窒素、ジルコニウム、またはランタノイドを添加してもよい。ドーピングの濃度は、ゲート絶縁層１０８に所望される負の電荷１０９の総量によって適宜設定することができる。
【００５４】
また、ゲート絶縁層１０８ａの成膜温度は１００℃以上とすることが好ましく、１５０℃以上とすることがより好ましい。ゲート絶縁層１０８ａを上述の温度範囲にて成膜することで、ゲート絶縁層１０８ａの下層に設けられた酸化物半導体層１０４への水素または水素化合物の付着（例えば、吸着水など）を防止することができ、酸化物半導体層１０４への水素、または水素化合物の混入を低減することができる。水素は酸化物半導体と結合することによって一部がドナーとなり、キャリアである電子を生じさせてトランジスタのしきい値電圧を負方向に変動させる要因となるため、酸化物半導体層１０４への水素または水素化合物の混入を低減しながらゲート絶縁層１０８ａを成膜することで、トランジスタの電気特性をより安定化させることができる。ゲート絶縁層１０８ａ上に形成されるゲート絶縁層１０８ｂの成膜温度についても同様である。
【００５５】
＜ゲート絶縁層の構成例２＞
図１（Ｃ）に、図１（Ａ２）の構成を有する半導体装置の他の構成例を示す。図１（Ｃ）に示す半導体装置は、酸化物半導体層１０４と接する側から順にゲート絶縁層１０８ｄ、ゲート絶縁層１０８ａおよびゲート絶縁層１０８ｂの積層構造を含むゲート絶縁層１０８を有し、ゲート絶縁層１０８ａと酸化物半導体層１０４との間にゲート絶縁層１０８ｄを有する点において、図１（Ｂ）の半導体装置と相違する。その他の構成は、図１（Ｂ）の半導体装置と同様であるため、詳細な説明は省略する。
【００５６】
図１（Ｃ）に示す半導体装置において、酸化物半導体層１０４と接するゲート絶縁層１０８ｄとしては、ゲート絶縁層１０８ａおよびゲート絶縁層１０８ｂとは構成元素の異なる絶縁層を適用することが好ましく、例えば、酸化シリコンまたは酸化窒化シリコンを含んで構成される絶縁層を適用することができる。酸化シリコンまたは酸化窒化シリコンを含んで構成される絶縁層は、上述のハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層と比較して電荷捕獲準位が形成されにくい。よって、酸化物半導体層１０４とゲート絶縁層１０８ａとの間にゲート絶縁層１０８ｄを設けることで、ゲート絶縁層１０８に含まれる負の電荷１０９を酸化物半導体層１０４からより確実に分離することが可能となる。即ち、ゲート絶縁層１０８に含まれる負の電荷１０９をより安定にすることができる。
【００５７】
なお、ゲート絶縁層１０８ｄは、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することが好ましい。ＣＶＤ法は、スパッタリング法と比較して膜質が良好な膜を形成することが容易であり、ＣＶＤ法によって成膜された絶縁層では電荷捕獲準位が形成されにくい。したがって、ゲート絶縁層１０８ｄをＣＶＤ法によって形成することで、トランジスタにおいてゲートとドレイン間、またはゲートとソース間のリーク電流を低減することができる。
【００５８】
＜半導体装置に含まれる積層構造２＞
図２（Ａ１）および（Ａ２）に、本発明の一態様に係る半導体装置に含まれる積層構造の概念図の別の構成例を示す。
【００５９】
図２（Ａ１）に示す半導体装置は、ゲート絶縁層１０８中における電荷捕獲準位１０７が酸化物半導体層１０４およびゲート電極層１１０の双方と離間して存在している点において図１（Ａ１）と相違し、その他は同様の構成を有している。また、図２（Ａ２）は、図２（Ａ１）に示す半導体装置において、電荷捕獲処理を施した後の半導体装置の構成を示す概念図であり、負の電荷１０９が酸化物半導体層１０４およびゲート電極層１１０の双方と離間して存在している点以外は、図１（Ａ２）と同様の構成である。
【００６０】
上述したように、電荷捕獲準位に捕獲された負の電荷１０９は、ゲート絶縁層１０８に安定して固定され、ゲート絶縁層１０８から放出されないことが求められる。図２（Ａ２）に示す構成においては、ゲート絶縁層１０８に含まれる負の電荷１０９が、酸化物半導体層１０４およびゲート電極層１１０の双方の界面から離間して存在することで、該負の電荷１０９の酸化物半導体層１０４およびゲート電極層１１０への放出を抑制する。よって、半導体装置のしきい値電圧をより安定して固定化することが可能となる。
【００６１】
＜ゲート絶縁層の構成例３＞
図２（Ｂ）に、図２（Ａ２）の構成を有する半導体装置の構成例を示す。図２（Ｂ）に示す半導体装置は、酸化物半導体層１０４と、酸化物半導体層１０４上の、ゲート絶縁層１０８ａ、ゲート絶縁層１０８ｂおよびゲート絶縁層１０８ｃを含むゲート絶縁層１０８と、ゲート絶縁層１０８上のゲート電極層１１０ａおよびゲート電極層１１０ｂを含むゲート電極層１１０と、を有する。ゲート絶縁層１０８を構成する積層構造のうち、ゲート絶縁層１０８ａおよびゲート絶縁層１０８ｂは、図１（Ｂ）に示す半導体装置と同様の構成とすることができる。すなわち、ゲート絶縁層１０８ｂは負の電荷１０９を含み、負に荷電した絶縁層である。また、ゲート絶縁層１０８ａは、ゲート絶縁層１０８ｂより負の固定電荷の密度が低密度である絶縁層である。
【００６２】
図２（Ｂ）に示す半導体装置において、ゲート絶縁層１０８ｃは、負の電荷１０９を有するゲート絶縁層１０８ｂと、ゲート電極層１１０とを離間させる機能を有し、ゲート絶縁層１０８ｂより負の固定電荷の密度が低密度である絶縁層である。ゲート絶縁層１０８ｃは、上述したゲート絶縁層１０８ａと同様の成膜方法および同様の材料を用いて形成することができる。または、ゲート絶縁層１０８ａ上に形成された電荷捕獲準位を有する絶縁層の表面近傍に窒素、ジルコニウム、またはランタノイドを添加することで、表面近傍に電荷捕獲準位の一部が消失した第１の領域を形成し、当該第１の領域をゲート絶縁層１０８ｃとしてもよい。なお、この場合、第１の領域よりも下層に位置し、窒素、ジルコニウム、またはランタノイドの添加されない第２の領域を、電荷捕獲準位を有するゲート絶縁層１０８ｂとすることができる。絶縁層に含まれる電荷捕獲準位の一部を消失させてゲート絶縁層１０８ｃとする場合、窒素、ジルコニウム、またはランタノイドを添加する領域の深さによって、ゲート絶縁層１０８ｂおよびゲート絶縁層１０８ｃの膜厚を制御することができる。
【００６３】
電荷捕獲準位を有する絶縁層の表面およびその近傍への窒素、ジルコニウム、またはランタノイドの添加は、イオン注入法またはイオンドーピング法を適用することができる。または、ゲート絶縁層１０８に接するゲート電極層として、導電性を有する金属窒化物膜をスパッタリング法で設ける場合には、金属窒化物膜の被成膜面である電荷捕獲準位を有する絶縁層の表面およびその近傍も同時にスパッタリングして、当該領域に窒素を添加してもよい。または、導電性を有する金属窒化物膜を形成後に、熱処理によって電荷捕獲準位を有する絶縁層の一部に窒素を拡散させることで、ゲート絶縁層１０８ｃを形成してもよい。
【００６４】
本実施の形態では、ゲート電極層１１０をゲート電極層１１０ａおよびゲート電極層１１０ｂの積層構造とし、ゲート電極層１１０ａとして導電性を有する金属窒化物膜を適用する。また、電荷捕獲準位を有する絶縁層上にゲート電極層１１０ａを形成する工程において、同時に該絶縁層の表面近傍に窒素を添加することで、ゲート絶縁層１０８ｂおよびゲート絶縁層１０８ｃを形成するものとする。これによって、ゲート絶縁層１０８ｃの作製工程を簡略化することができ、半導体装置の製造コストを低減することができる。
【００６５】
電荷捕獲準位を有する絶縁層の形成は、上述のゲート絶縁層１０８ｂの形成方法を参照することができる。また、導電性を有する金属窒化物膜としては、例えば、窒化タンタル膜、または窒化チタン膜を適用することができる。なお、ゲート電極層１１０を、導電性を有する金属窒化物膜の単層としてもよい。
【００６６】
なお、電荷捕獲準位を有する絶縁層の一部に窒素、ジルコニウム、またはランタノイドを添加してゲート絶縁層１０８ｂおよびゲート絶縁層１０８ｃを形成する場合、その界面は明瞭でない場合がある。図２（Ｂ）では、ゲート絶縁層１０８ｂおよびゲート絶縁層１０８ｃの界面を模式的に点線で図示している。また、ゲート絶縁層１０８ｃに含まれる窒素、ジルコニウム、またはランタノイド等の濃度は、膜厚方向に濃度勾配を有する場合がある。
【００６７】
図２（Ｂ）に示す半導体装置は、ゲート絶縁層１０８に含まれる負の電荷１０９が、ゲート絶縁層１０８ａによって酸化物半導体層１０４の界面から離間し、ゲート絶縁層１０８ｃによってゲート電極層１１０から離間して存在する。これによって、負の電荷１０９の酸化物半導体層１０４およびゲート電極層１１０への放出を抑制することができる。したがって、電荷の放出が抑制された、より安定した負の固定電荷を有するゲート絶縁層１０８を形成することが可能となる。
【００６８】
＜ゲート絶縁層の構成例４＞
図２（Ｃ）に、図２（Ａ２）の構成を有する半導体装置の他の構成例を示す。図２（Ｃ）に示す半導体装置は、酸化物半導体層１０４と接する側から順にゲート絶縁層１０８ｄ、ゲート絶縁層１０８ａ、ゲート絶縁層１０８ｂおよびゲート絶縁層１０８ｃの積層構造を含むゲート絶縁層１０８を有し、ゲート絶縁層１０８ａと酸化物半導体層１０４との間にゲート絶縁層１０８ｄを有する点において、図２（Ｂ）の半導体装置と相違する。その他の構成は、図２（Ｂ）の半導体装置と同様であるため、詳細な説明は省略する。
【００６９】
図２（Ｃ）に示す半導体装置において、酸化物半導体層１０４と接するゲート絶縁層１０８ｄは、図１（Ｃ）に示すゲート絶縁層１０８ｄと同様の構成とすることができる。酸化物半導体層１０４とゲート絶縁層１０８ａとの間にゲート絶縁層１０８ｄを設けることで、ゲート絶縁層１０８に含まれる負の電荷１０９を酸化物半導体層１０４からより確実に分離することが可能となる。
【００７０】
以上示したように、本実施の形態の半導体装置は、ゲート絶縁層１０８に所定量の負の固定電荷を有し、かつ該負の固定電荷が少なくとも酸化物半導体層１０４から離間して存在することで、しきい値電圧を正方向に変動させ、かつその後の変動を抑制することができる。すなわち、本実施の形態で示す構成を有することで、正に固定されたしきい値電圧を有する半導体装置を形成することが可能である。
【００７１】
なお、電荷捕獲処理は、半導体装置の作製過程または半導体装置の作製後であって市場への出荷前に行えばよい。例えば、半導体装置のソース電極もしくはドレイン電極に接続する配線メタルの形成後、または、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の環境に１時間以上さらされないことが好ましい。
【００７２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００７３】
（実施の形態２）
以下では、他の実施の形態で示す半導体層、絶縁層、導電層などの成膜に適用可能な成膜装置について説明する。
【００７４】
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガスの１種または複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスの後に不活性ガス（アルゴン、または窒素など）などを導入し、第２の原料ガスを導入する。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
【００７５】
また、ＡＬＤ法は、プラズマダメージがない。
【００７６】
図３（Ａ）にＡＬＤ法を利用する成膜装置の一例を示す。ＡＬＤ法を利用する成膜装置は、成膜室（チャンバー７０１）と、原料供給部７１１ａ、７１１ｂと、流量制御器である高速バルブ７１２ａ、７１２ｂと、原料導入口７１３ａ、７１３ｂと、原料排出口７１４と、排気装置７１５を有する。チャンバー７０１内に設置される原料導入口７１３ａ、７１３ｂは供給管やバルブを介して原料供給部７１１ａ、７１１ｂとそれぞれ接続されており、原料排出口７１４は、排出管やバルブや圧力調整器を介して排気装置７１５と接続されている。
【００７７】
チャンバー内部にはヒータを備えた基板ホルダ７１６があり、その基板ホルダ上に被成膜させる基板７００を配置する。
【００７８】
原料供給部７１１ａ、７１１ｂでは、気化器や加熱手段などによって固体の原料や液体の原料から原料ガスを形成する。または、原料供給部７１１ａ、７１１ｂは、気体の原料を供給する構成としてもよい。
【００７９】
また、原料供給部７１１ａ、７１１ｂを２つ設けている例を示しているが特に限定されず、３つ以上設けてもよい。また、高速バルブ７１２ａ、７１２ｂは時間で精密に制御することができ、原料ガスと不活性ガスのいずれか一方を供給する構成となっている。高速バルブ７１２ａ、７１２ｂは原料ガスの流量制御器であり、かつ、不活性ガスの流量制御器とも言える。
【００８０】
図３（Ａ）に示す成膜装置では、基板７００を基板ホルダ７１６上に搬入し、チャンバー７０１を密閉状態とした後、基板ホルダ７１６のヒータ加熱により基板７００を所望の温度（例えば、１００℃以上または１５０℃以上）とし、原料ガスの供給と、排気装置７１５による排気と、不活性ガスの供給と、排気装置７１５による排気とを繰りかえすことで薄膜を基板表面に形成する。
【００８１】
図３（Ａ）に示す成膜装置では、原料供給部７１１ａ、７１１ｂで用いる原料（揮発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、またはアルミニウムシリケートを含んで構成される絶縁層を成膜することができる。また、原料供給部７１１ａ、７１１ｂで用いる原料（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。
【００８２】
例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム層を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。この場合、原料供給部７１１ａから供給する第１の原料ガスがＴＤＭＡＨであり、原料供給部７１１ｂから供給する第２の原料ガスがオゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。なお、実施の形態１で示したように、窒素は電荷捕獲準位を消失させる機能を有する。したがって、原料ガスが窒素を含むことで、電荷捕獲準位密度の低い酸化ハフニウムを成膜することができる。
【００８３】
ＡＬＤ法を利用する成膜装置により酸化アルミニウム層を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。この場合、原料供給部７１１ａから供給する第１の原料ガスがＴＭＡであり、原料供給部７１１ｂから供給する第２の原料ガスがＨ２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【００８４】
ＡＬＤ法を利用する成膜装置によりタングステン層を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン層を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン層を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。これらのガスは、マスフローコントローラによって制御する装置構成としてもよい。
【００８５】
また、図３（Ａ）に示す成膜装置を少なくとも一つ有するマルチチャンバーの製造装置の一例を図３（Ｂ）に示す。
【００８６】
図３（Ｂ）に示す製造装置は、積層膜を大気に触れることなく連続成膜することができ、不純物の混入防止やスループット向上を図っている。
【００８７】
図３（Ｂ）に示す製造装置は、ロード室７０２、搬送室７２０、前処理室７０３、成膜室であるチャンバー７０１、アンロード室７０６を少なくとも有する。なお、製造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロード室などを含む）は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させておくことが好ましく、望ましくは減圧を維持させる。
【００８８】
また、チャンバー７０４、７０５は、チャンバー７０１と同じＡＬＤ法を利用する成膜装置としてもよいし、プラズマＣＶＤ法を利用する成膜装置としてもよいし、スパッタリング法を利用する成膜装置としてもよいし、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用する成膜装置としてもよい。
【００８９】
例えば、チャンバー７０４としてプラズマＣＶＤ法を利用する成膜装置とし、チャンバー７０５としてＭＯＣＶＤ法を利用する成膜装置とし、積層膜を成膜する一例を以下に示す。
【００９０】
まず、酸化物半導体層が設けられた基板をロード室７０２に複数枚設置する。そして、搬送室７２０の搬送ユニット７０７によって基板を前処理室７０３に搬送する。前処理室７０３では基板表面を洗浄する処理を行う。次いで、表面が洗浄された基板をチャンバー７０４に大気に触れることなく搬送して酸化シリコン層を成膜する。次いで、大気に触れることなく、搬送ユニット７０７によってチャンバー７０１に搬送して酸化ハフニウム層を成膜する。次いで、大気に触れることなく、搬送ユニット７０７によってチャンバー７０５に搬送してタングステン層を成膜する。そして、搬送ユニット７０７によってアンロード室７０６に搬送する。以上の手順により、酸化物半導体層上に酸化シリコン層と、該酸化シリコン層上に酸化ハフニウム層と、該酸化ハフニウム層上にタングステン層とを成膜できる。
【００９１】
ここでは、三種類の成膜装置を用いて積層膜を成膜する例を示したが、これに限定されるものではない。例えば、実施の形態１に示した酸化物半導体層１０４、ゲート絶縁層１０８、ゲート電極層１１０を連続で成膜しても構わない。また、他の実施の形態に示す各層について、本実施の形態で示した製造装置を用いて成膜しても構わない。
【００９２】
図３（Ｂ）では搬送室７２０の上面形状が六角形の例を示しているが、積層膜の層数に応じて、それ以上の多角形としてより多くのチャンバーと連結させた製造装置としてもよい。また、図３（Ｂ）では基板の上面形状を矩形で示しているが、特に限定されない。また、図３（Ｂ）では枚葉式の例を示したが、複数枚の基板を一度に成膜するバッチ式の成膜装置としてもよい。
【００９３】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置について図面を用いて説明する。
【００９４】
＜トランジスタ構造１＞
図４（Ａ）および図４（Ｂ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図４（Ａ）は上面図であり、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００９５】
図４（Ａ）および図４（Ｂ）に示すトランジスタは、基板４００上の凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４と、酸化物半導体層４０４の上面および側面と接するソース電極層４０６ａおよびドレイン電極層４０６ｂと、酸化物半導体層４０４上、ソース電極層４０６ａ上およびドレイン電極層４０６ｂ上のゲート絶縁層４０８ａと、ゲート絶縁層４０８ａ上のゲート絶縁層４０８ｂと、ゲート絶縁層４０８ｂの上面に接し、酸化物半導体層４０４の上面および側面に面するゲート電極層４１０と、ソース電極層４０６ａ上、ドレイン電極層４０６ｂ上およびゲート電極層４１０上の絶縁層４１２と、を有する。なお、下地絶縁層４０２が凸部を有さなくても構わない。
【００９６】
図４（Ａ）および図４（Ｂ）に示すトランジスタにおいて、ゲート絶縁層４０８ｂは、電荷捕獲準位を有するように材料および／または成膜方法を選択して形成された、負の固定電荷および／または負の電荷を捕獲する電荷捕獲準位（トラップセンター）を含む絶縁層である。詳細は、実施の形態１のゲート絶縁層１０８ｂについての記載を参照することができる。なお、ゲート絶縁層４０８ｂは単層であっても積層であっても構わない。
【００９７】
また、ゲート絶縁層４０８ｂと酸化物半導体層４０４との間に設けられたゲート絶縁層４０８ａは、ゲート絶縁層４０８ｂと比較して負の固定電荷および／または負の電荷を捕獲する電荷捕獲準位密度がより低減された絶縁層である。詳細は、実施の形態１のゲート絶縁層１０８ａについての記載を参照することができる。なお、ゲート絶縁層４０８ａは単層であっても積層であっても構わない。
【００９８】
図４（Ａ）および図４（Ｂ）に示すトランジスタは、ゲート絶縁層４０８ｂが負の固定電荷またはトラップセンターを有し、かつ、該負の固定電荷またはトラップセンターは、ゲート絶縁層４０８ａによって酸化物半導体層４０４から離間している。したがって、該トランジスタに電荷捕獲処理を施すことで、しきい値電圧をプラス方向に変動させ、かつその後の変動を抑制した安定した電気特性を有するトランジスタとすることができる。
【００９９】
なお、図４（Ａ）および図４（Ｂ）では、ゲート絶縁層４０８ａおよびゲート絶縁層４０８ｂの積層構造を有するトランジスタを例に示すが、本実施の形態はこれに限られず、ゲート絶縁層４０８ａと酸化物半導体層４０４との間に実施の形態１のゲート絶縁層１０８ｄに相当する絶縁層を設けてもよいし、ゲート絶縁層４０８ｂとゲート電極層４１０との間に実施の形態１のゲート絶縁層１０８ｃに相当する絶縁層を設けてもよい。
【０１００】
図４（Ｂ）に示すように、ソース電極層４０６ａおよびドレイン電極層４０６ｂの側面が酸化物半導体層４０４の側面と接する。また、ゲート電極層４１０の電界によって、酸化物半導体層４０４を電気的に取り囲むことができる（ゲート電極層の電界によって、酸化物半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、酸化物半導体層４０４の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得ることができる。
【０１０１】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
【０１０２】
なお、チャネル長とは、上面図において、半導体層とゲート電極層とが重なる領域における、ソース（ソース領域またはソース電極層）とドレイン（ドレイン領域またはドレイン電極層）との距離をいう。すなわち、図４（Ａ）では、チャネル長は、酸化物半導体層４０４とゲート電極層４１０とが重なる領域における、ソース電極層４０６ａとドレイン電極層４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極層とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図４（Ａ）では、チャネル幅は、酸化物半導体層４０４とゲート電極層４１０とが重なる領域における、ソース電極層４０６ａまたはドレイン電極層４０６ｂの幅をいう。
【０１０３】
基板４００は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形成された基板であってもよい。この場合、トランジスタのゲート電極層４１０、ソース電極層４０６ａ、ドレイン電極層４０６ｂの少なくとも一つが、上記の他の素子と電気的に接続されていてもよい。
【０１０４】
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、酸化物半導体層４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁層４０２は酸素を含む絶縁層であることが好ましい。例えば、化学量論的組成よりも多い酸素を含む絶縁層であることがより好ましい。また、上述のように基板４００が他の素子が形成された基板である場合、下地絶縁層４０２は、層間絶縁層としての機能も有する。その場合、下地絶縁層４０２の表面が平坦化されていてもよい。例えば、下地絶縁層４０２にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行えばよい。
【０１０５】
以下では、酸化物半導体層４０４について詳細に説明する。
【０１０６】
酸化物半導体層４０４は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体層４０４は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体層４０４は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。
【０１０７】
ただし、酸化物半導体層４０４は、インジウムを含む酸化物に限定されない。酸化物半導体層４０４は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
【０１０８】
また酸化物半導体層４０４は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体層４０４のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１０９】
なお、酸化物半導体層４０４をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
【０１１０】
酸化物半導体層４０４をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、などとすればよい。
【０１１１】
酸化物半導体層４０４をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【０１１２】
以下では、酸化物半導体層４０４中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体層４０４中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体層４０４のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体層４０４中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
【０１１３】
例えば、酸化物半導体層４０４中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体層４０４と下地絶縁層４０２との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体層４０４とゲート絶縁層４０８ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１１４】
また、酸化物半導体層４０４中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体層４０４の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体層４０４の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１５】
また、酸化物半導体層４０４の水素濃度を低減するために、下地絶縁層４０２の水素濃度を低減すると好ましい。下地絶縁層４０２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４の窒素濃度を低減するために、下地絶縁層４０２の窒素濃度を低減すると好ましい。下地絶縁層４０２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１６】
また、酸化物半導体層４０４の水素濃度を低減するために、ゲート絶縁層４０８ａの水素濃度を低減すると好ましい。ゲート絶縁層４０８ａの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４の窒素濃度を低減するために、ゲート絶縁層４０８ａの窒素濃度を低減すると好ましい。ゲート絶縁層４０８ａの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１７】
以下では、酸化物半導体層４０４に適用可能な酸化物半導体層の構造について説明する。
【０１１８】
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
【０１１９】
まずは、ＣＡＡＣ−ＯＳ層について説明する。
【０１２０】
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【０１２１】
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２２】
ＣＡＡＣ−ＯＳ層を、試料面と略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
【０１２３】
一方、ＣＡＡＣ−ＯＳ層を、試料面と略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１２４】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
【０１２５】
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１２６】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１２７】
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１２８】
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１２９】
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１３０】
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１３１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３２】
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１３３】
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１３４】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体層を用いたトランジスタは、しきい値電圧が負となる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１３５】
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１３６】
次に、微結晶酸化物半導体層について説明する。
【０１３７】
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１３８】
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１３９】
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
【０１４０】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有してもよい。
【０１４１】
酸化物半導体層４０４は、酸化物半導体層の積層膜であってもよい。例えば、酸化物半導体層４０４は、２層構造、３層構造であってもよい。
【０１４２】
例えば、酸化物半導体層４０４が３層構造の場合について説明する。図４（Ｃ）に、酸化物半導体層４０４が、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが順に設けられた積層膜である場合を示す。
【０１４３】
酸化物半導体層４０４ｂ（中層）は、ここまでの酸化物半導体層４０４についての記載を参照する。酸化物半導体層４０４ａ（下層）および酸化物半導体層４０４ｃ（上層）は、酸化物半導体層４０４ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体層である。酸化物半導体層４０４ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃが構成されるため、酸化物半導体層４０４ａと酸化物半導体層４０４ｂとの界面、および酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面において、界面準位が形成されにくい。
【０１４４】
なお、酸化物半導体層４０４ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体層４０４ｃは、酸化物半導体層４０４ａと同種の酸化物を用いても構わない。
【０１４５】
ここで、酸化物半導体層４０４ａと酸化物半導体層４０４ｂとの間には、酸化物半導体層４０４ａと酸化物半導体層４０４ｂとの混合領域を有する場合がある。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの間には、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂおよび酸化物半導体層４０４ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１４６】
酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層４０４ｂとして、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１４７】
このとき、ゲート電極層４１０に電界を印加すると、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃのうち、電子親和力の大きい酸化物半導体層４０４ｂにチャネルが形成される。
【０１４８】
また、トランジスタのオン電流を高くするためには、酸化物半導体層４０４ｃの厚さは小さいほど好ましい。例えば、酸化物半導体層４０４ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層４０４ｃは、チャネルの形成される酸化物半導体層４０４ｂへ、ゲート絶縁層４０８ａを構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体層４０４ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層４０４ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
【０１４９】
また、信頼性を高めるためには、酸化物半導体層４０４ａは厚く、酸化物半導体層４０４ｃは薄いことが好ましい。具体的には、酸化物半導体層４０４ａの厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層４０４ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁層４０２と酸化物半導体層４０４ａとの界面からチャネルの形成される酸化物半導体層４０４ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体層４０４ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。
【０１５０】
例えば、酸化物半導体層４０４ｂと酸化物半導体層４０４ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１５１】
また、酸化物半導体層４０４ｂの水素濃度を低減するために、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの水素濃度を低減すると好ましい。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４ｂの窒素濃度を低減するために、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの窒素濃度を低減すると好ましい。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５２】
上述の３層構造は酸化物半導体層４０４の一例である。例えば、酸化物半導体層４０４ａまたは酸化物半導体層４０４ｃのない２層構造としても構わない。
【０１５３】
図４（Ａ）および図４（Ｂ）に示すソース電極層４０６ａおよびドレイン電極層４０６ｂには、酸化物半導体層から酸素を引き抜く性質を有する導電層を用いると好ましい。例えば、酸化物半導体層から酸素を引き抜く性質を有する導電層として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電層が挙げられる。
【０１５４】
酸化物半導体層から酸素を引き抜く性質を有する導電層の作用により、酸化物半導体層中の酸素が脱離し、酸化物半導体層中に酸素欠損を形成する場合がある。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、上記作用により、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに水素が入りこみ、酸化物半導体層がｎ型化する場合がある。したがって、ソース電極層およびドレイン電極層の作用により、酸化物半導体層と、ソース電極層またはドレイン電極層と、が接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。
【０１５５】
なお、チャネル長が小さい（例えば２００ｎｍ以下、または１００ｎｍ以下）トランジスタを作製する場合、ｎ型化領域の形成によってソースードレイン間が短絡してしまうことがある。そのため、チャネル長が小さいトランジスタを形成する場合は、ソース電極層およびドレイン電極層に酸化物半導体層から適度に酸素を引き抜く性質を有する導電層を用いればよい。適度に酸素を引き抜く性質を有する導電層としては、例えば、ニッケル、モリブデンまたはタングステンを含む導電層などがある。
【０１５６】
また、チャネル長がごく小さい（４０ｎｍ以下、または３０ｎｍ以下）トランジスタを作製する場合、ソース電極層４０６ａおよびドレイン電極層４０６ｂとして、酸化物半導体層からほとんど酸素を引き抜くことのない導電層を用いればよい。酸化物半導体層からほとんど酸素を引き抜くことのない導電層としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む導電層などがある。なお、複数種の導電層を積層しても構わない。
【０１５７】
ゲート電極層４１０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから選ばれた一種以上を含む導電層を用いればよい。
【０１５８】
絶縁層４１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁層を用いることができる。
【０１５９】
図４（Ａ）および図４（Ｂ）に示したトランジスタは、ゲート絶縁層４０８ａおよびゲート絶縁層４０８ｂの作用により、しきい値電圧の調整されたトランジスタである。好ましくは、しきい値電圧が正に固定されたノーマリオフ型のトランジスタである。
【０１６０】
次に、トランジスタの作製方法について、図５および図６を用いて説明する。
【０１６１】
まず、基板４００上に下地絶縁層４０２を成膜する（図５（Ａ）参照）。
【０１６２】
下地絶縁層４０２は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
【０１６３】
次に、下地絶縁層４０２の表面を平坦化するために、ＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁層４０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化物半導体層４０４の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１６４】
次に、下地絶縁層４０２に酸素を添加することにより、過剰酸素を含む絶縁層を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１６５】
次に、下地絶縁層４０２上に酸化物半導体層４０４をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜する（図５（Ｂ）参照）。このとき、下地絶縁層４０２を適度にエッチングしてもよい。下地絶縁層４０２を適度にエッチングすることで、後に形成するゲート電極層４１０で酸化物半導体層４０４を覆いやすくすることができる。なお、トランジスタを微細化するために、酸化物半導体層４０４の加工時にハードマスクを用いてもよい。
【０１６６】
また、酸化物半導体層４０４として、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを含めた積層膜を形成する場合、各層を大気に触れさせることなく連続して成膜すると好ましい。
【０１６７】
不純物の混入を低減し、結晶性の高い酸化物半導体層とするために、酸化物半導体層４０４は、基板温度を１００℃以上、好ましくは１５０℃以上、さらに好ましくは２００℃以上として成膜する。また、成膜ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いる。なお、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。
【０１６８】
酸化物半導体層４０４の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層４０４の結晶性を高め、さらに下地絶縁層４０２から水素や水などの不純物を除去することができる。
【０１６９】
次に、酸化物半導体層４０４上にソース電極層４０６ａおよびドレイン電極層４０６ｂとなる導電層４０５を成膜する（図５（Ｃ）参照）。導電層４０５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１７０】
次に、導電層４０５を分断するようにエッチングし、ソース電極層４０６ａおよびドレイン電極層４０６ｂを形成する（図６（Ａ）参照）。なお、導電層４０５をエッチングする際、ソース電極層４０６ａおよびドレイン電極層４０６ｂの端部が丸みを帯びる（曲面を有する）場合がある。また、導電層４０５をエッチングする際、下地絶縁層４０２が適度にエッチングされていてもよい。
【０１７１】
次に、酸化物半導体層４０４上、ソース電極層４０６ａ上およびドレイン電極層４０６ｂ上に、ゲート絶縁層４０８ａを形成する。ゲート絶縁層４０８ａは、スパッタリング法、ＣＶＤ法またはＡＬＤ法を用いて成膜すればよい。ゲート絶縁層４０８ａは、例えば、ハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層に、該絶縁層が有しうる電荷捕獲準位を消失させる機能を有する不純物（窒素、ジルコニウム、またはランタノイドから選択された少なくとも一）を含有させた絶縁層である。該不純物は、ハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層をスパッタリング法またはＡＬＤ法によって成膜後、イオン注入法またはイオンドーピング法を適用して膜中に導入してもよいし、前述の絶縁層の成膜時に窒素、ジルコニウム、またはランタノイドを含むガスを流すことで膜中に導入してもよい。
【０１７２】
次に、ゲート絶縁層４０８ａ上に、ゲート絶縁層４０８ｂを形成する。ゲート絶縁層４０８ｂは、スパッタリング法、ＣＶＤ法またはＡＬＤ法を用いて成膜すればよい。なお、ゲート絶縁層４０８ｂを、基板温度１００℃以上、好ましくは１５０℃以上で成膜することで、水の混入を低減することができる。ゲート絶縁層４０８ｂは、ハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層である。
【０１７３】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、５００℃未満、好ましくは４００℃未満の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第２の加熱処理によって、ゲート絶縁層４０８ｂから水素や水などの不純物を除去することができる。
【０１７４】
次に、ゲート絶縁層４０８ｂ上にゲート電極層４１０を形成する（図６（Ｂ）参照）。
【０１７５】
次に、ソース電極層４０６ａ上、ドレイン電極層４０６ｂ上、ゲート絶縁層４０８ａ上、ゲート絶縁層４０８ｂ上およびゲート電極層４１０上に絶縁層４１２を形成する（図６（Ｃ）参照）。絶縁層４１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１７６】
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、酸化物半導体層４０４の酸素欠損を低減することができる場合がある。
【０１７７】
以上の工程で、図４（Ａ）および図４（Ｂ）に示すトランジスタを作製することができる。
【０１７８】
＜トランジスタ構造１の変形例＞
また、図７に示すトランジスタのようにゲート絶縁層４０８ａ下に酸化物層４０９を配置しても構わない。酸化物層４０９としては、酸化物半導体層４０４ｃとして示した酸化物半導体層を用いればよい。なお、そのほかの構成については、図４（Ａ）および図４（Ｂ）に示したトランジスタについての記載を参照する。
【０１７９】
＜トランジスタ構造２＞
図８（Ａ）および図８（Ｂ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図８（Ａ）は上面図であり、図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１８０】
図８（Ａ）および図８（Ｂ）に示すトランジスタは、基板５００上の凸部を有する下地絶縁層５０２と、下地絶縁層５０２の凸部上の酸化物半導体層５０４と、酸化物半導体層５０４の側面と接するソース電極層５０６ａおよびドレイン電極層５０６ｂと、ソース電極層５０６ａ上およびドレイン電極層５０６ｂ上にあり、酸化物半導体層５０４と上面の高さの揃った絶縁層５１８ａおよび絶縁層５１８ｂと、酸化物半導体層５０４上、ソース電極層５０６ａ上およびドレイン電極層５０６ｂ上のゲート絶縁層５０８ａと、ゲート絶縁層５０８ａ上のゲート絶縁層５０８ｂと、ゲート絶縁層５０８ｂの上面に接し、酸化物半導体層５０４の上面および側面に面するゲート電極層５１０と、ソース電極層５０６ａ上、ドレイン電極層５０６ｂ上、およびゲート電極層５１０上の絶縁層５１２と、を有する。なお、下地絶縁層５０２が凸部を有さなくても構わない。
【０１８１】
図８に示すトランジスタにおいて、ゲート絶縁層５０８ｂは、実施の形態１のゲート絶縁層１０８ｂについての記載を参照することができる。なお、ゲート絶縁層５０８ｂは単層であっても積層であっても構わない。また、ゲート絶縁層５０８ａは、実施の形態１のゲート絶縁層１０８ａについての記載を参照することができる。なお、ゲート絶縁層５０８ａは単層であっても積層であっても構わない。
【０１８２】
図８（Ａ）および図８（Ｂ）に示すトランジスタは、ゲート絶縁層５０８ｂが負の固定電荷またはトラップセンターを有し、かつ、該負の固定電荷またはトラップセンターは、ゲート絶縁層５０８ａによって酸化物半導体層５０４から離間している。したがって、該トランジスタに電荷捕獲処理を施すことで、しきい値電圧をプラス方向に変動させ、かつその後の変動を抑制した安定した電気特性を有するトランジスタとすることができる。
【０１８３】
なお、図８（Ａ）および図８（Ｂ）では、ゲート絶縁層５０８ａおよびゲート絶縁層５０８ｂの積層構造を有するトランジスタを例に示すが、本実施の形態はこれに限られず、ゲート絶縁層５０８ａと酸化物半導体層５０４との間に実施の形態１のゲート絶縁層１０８ｄに相当する絶縁層を設けてもよいし、ゲート絶縁層５０８ｂとゲート電極層５１０との間に実施の形態１のゲート絶縁層１０８ｃに相当する絶縁層を設けてもよい。
【０１８４】
図８に示すトランジスタにおいて、ソース電極層５０６ａまたはドレイン電極層５０６ｂは、主に酸化物半導体層５０４の側面と接するよう配置される。したがって、ゲート電極層５１０から酸化物半導体層５０４へ印加される電界が、ソース電極層５０６ａおよびドレイン電極層５０６ｂによって妨げられることがほとんどない。そのため、図４（Ａ）および図４（Ｂ）ならびに図７に示したトランジスタと比べ、酸化物半導体層中の電流経路を広くとることが可能となり、さらに高いオン電流を得ることができる。
【０１８５】
また、酸化物半導体層５０４と、絶縁層５１８ａおよび絶縁層５１８ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
【０１８６】
なお、絶縁層５１８ａおよび絶縁層５１８ｂは、下地絶縁層４０２についての記載を参照する。
【０１８７】
また、基板５００は基板４００についての記載を参照する。また、下地絶縁層５０２は下地絶縁層４０２についての記載を参照する。また、酸化物半導体層５０４は酸化物半導体層４０４についての記載を参照する。また、ソース電極層５０６ａおよびドレイン電極層５０６ｂは、ソース電極層４０６ａおよびドレイン電極層４０６ｂについての記載を参照する。ゲート絶縁層５０８ａはゲート絶縁層４０８ａについての記載を参照する。また、ゲート絶縁層５０８ｂはゲート絶縁層４０８ｂについての記載を参照する。また、ゲート電極層５１０はゲート電極層４１０についての記載を参照する。また、絶縁層５１２は絶縁層４１２についての記載を参照する。
【０１８８】
＜トランジスタ構造２の変形例＞
また、図８に示すトランジスタにおいて、ゲート絶縁層５０８ａ下に酸化物層を配置しても構わない。該酸化物層は酸化物層４０９についての記載を参照する。なお、そのほかの構成については、図８に示したトランジスタについての記載を参照する。
【０１８９】
＜トランジスタ構造３＞
図９（Ａ）および図９（Ｂ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ｃ１−Ｃ２、および一点鎖線Ｃ３−Ｃ４に対応する断面図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１９０】
図９（Ａ）および図９（Ｂ）に示すトランジスタは、基板６００上の凸部を有する下地絶縁層６０２と、下地絶縁層６０２の凸部上の酸化物半導体層６０４と、酸化物半導体層６０４上のゲート絶縁層６０８ａと、ゲート絶縁層６０８ａ上のゲート絶縁層６０８ｂと、ゲート絶縁層６０８ｂの上面に接し、酸化物半導体層６０４の上面および側面に面するゲート電極層６１０と、酸化物半導体層６０４上およびゲート電極層６１０上にあり、酸化物半導体層６０４に達する開口部を有する絶縁層６１２と、該開口部を埋めるソース電極層６０６ａおよびドレイン電極層６０６ｂと、ソース電極層６０６ａおよびドレイン電極層６０６ｂとそれぞれ接する配線層６１６ａおよび配線層６１６ｂと、を有する。なお、下地絶縁層６０２が凸部を有さなくても構わない。
【０１９１】
図９に示すトランジスタにおいて、ゲート絶縁層６０８ｂは、実施の形態１のゲート絶縁層１０８ｂについての記載を参照することができる。なお、ゲート絶縁層６０８ｂは単層であっても積層であっても構わない。また、ゲート絶縁層６０８ａは、実施の形態１のゲート絶縁層１０８ａについての記載を参照することができる。なお、ゲート絶縁層６０８ａは単層であっても積層であっても構わない。
【０１９２】
図９に示すトランジスタは、ゲート絶縁層６０８ｂが負の固定電荷またはトラップセンターを有し、かつ、該負の固定電荷またはトラップセンターは、ゲート絶縁層６０８ａによって酸化物半導体層６０４から離間している。したがって、該トランジスタに電荷捕獲処理を施すことで、しきい値電圧をプラス方向に変動させ、かつその後の変動を抑制した安定した電気特性を有するトランジスタとすることができる。
【０１９３】
なお、図９では、ゲート絶縁層６０８ａおよびゲート絶縁層６０８ｂの積層構造を有するトランジスタを例に示すが、本実施の形態はこれに限られず、ゲート絶縁層６０８ａと酸化物半導体層６０４との間に実施の形態１のゲート絶縁層１０８ｄに相当する絶縁層を設けてもよいし、ゲート絶縁層６０８ｂとゲート電極層６１０との間に実施の形態１のゲート絶縁層１０８ｃに相当する絶縁層を設けてもよい。
【０１９４】
図９に示すトランジスタにおいて、ソース電極層６０６ａおよびドレイン電極層６０６ｂは、ゲート電極層６１０と重ならないよう配置される。したがって、ソース電極層６０６ａまたはドレイン電極層６０６ｂと、ゲート電極層６１０と、の間に生じる寄生容量を低減することができる。そのため、図９に示すトランジスタは、優れたスイッチング特性を実現することができる。
【０１９５】
また、絶縁層６１２と、ソース電極層６０６ａおよびドレイン電極層６０６ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
【０１９６】
なお、配線層６１６ａおよび配線層６１６ｂは、ゲート電極層４１０についての記載を参照する。
【０１９７】
また、基板６００は基板４００についての記載を参照する。また、下地絶縁層６０２は下地絶縁層４０２についての記載を参照する。また、酸化物半導体層６０４は酸化物半導体層４０４についての記載を参照する。また、ソース電極層６０６ａおよびドレイン電極層６０６ｂは、ソース電極層４０６ａおよびドレイン電極層４０６ｂについての記載を参照する。ゲート絶縁層６０８ａはゲート絶縁層４０８ａについての記載を参照する。また、ゲート絶縁層６０８ｂはゲート絶縁層４０８ｂについての記載を参照する。また、ゲート電極層６１０はゲート電極層４１０についての記載を参照する。また、絶縁層６１２は絶縁層４１２についての記載を参照する。
【０１９８】
＜トランジスタ構造３の変形例＞
また、図９に示すトランジスタにおいて、ゲート絶縁層６０８ａ下に酸化物層を配置しても構わない。該酸化物層は酸化物層４０９についての記載を参照する。なお、そのほかの構成については、図９に示したトランジスタについての記載を参照する。
【０１９９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２００】
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置に含まれる積層構造について図１７および図１８を参照して説明する。
【０２０１】
本発明の一態様は、酸化物半導体にチャネルが形成されるトランジスタにおいて、酸化物半導体層と重なるゲート絶縁層が、所定量の負の固定電荷、および／または負の電荷を捕獲する電荷捕獲準位（トラップセンター）を含んでなることを技術思想とする。トランジスタのゲート絶縁層として、所定量の負の固定電荷を有する絶縁層を適用することで、ゲート電極層に電圧を印加しない状態においても、チャネルが形成される領域には負の電界が常に重畳していることとなる。すなわち、チャネルを形成するためにはゲートに印加する電圧を高める必要があり、結果としてトランジスタのしきい値電圧を正方向に変動（シフト）させることが可能となる。さらに、本発明の一態様に係るトランジスタは、ゲート絶縁層に含まれる負の固定電荷、および／または負の電荷を捕獲する電荷捕獲準位が、ゲート電極層と離間して存在する構成を有する。これによって、電荷捕獲準位に捕獲された負の電荷がゲート電極層へと放出（注入）されることを抑制することができる。
【０２０２】
＜半導体装置に含まれる積層構造１＞
図１７（Ａ１）および（Ａ２）に、本発明の一態様に係る半導体装置に含まれる積層構造の概念図を示す。
【０２０３】
図１７（Ａ１）は、酸化物半導体層１０４と、酸化物半導体層１０４上に設けられ、電荷捕獲準位１０７を含むゲート絶縁層１０８と、ゲート絶縁層１０８を介して酸化物半導体層１０４と重なるゲート電極層１１０を有する半導体装置である。ゲート絶縁層１０８に含まれる電荷捕獲準位１０７は、ゲート電極層１１０とは離間して存在している。また、図１７（Ａ１）に示す積層構造を形成後、半導体装置の使用温度もしくは保管温度よりも高い温度、または、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下の温度で、ゲート電極層１１０の電位をソースやドレイン（図示せず）の電位より高い状態を１秒以上、代表的には１分以上維持することで、ゲート絶縁層１０８に含まれる電荷捕獲準位１０７に電荷が捕獲される。
【０２０４】
図１７（Ａ２）は、図１７（Ａ１）に示す半導体装置において、上述した電荷捕獲準位１０７に電荷を捕獲させる処理（以下、電荷捕獲処理とも表記する）を施した後の半導体装置の構成を示す概念図であり、ゲート絶縁層１０８に含まれる電荷捕獲準位１０７の一部または全てに電子が捕獲された、負の電荷１０９を有する半導体装置を示している。ゲート絶縁層１０８に含まれる負の電荷１０９の電荷量は、電荷捕獲処理におけるゲート電極層１１０の電位により制御することができる。電荷捕獲準位１０７に捕獲される電子の総量（すなわち、図１７（Ａ２）における負の電荷１０９の総量）は、電荷捕獲処理の当初は線形に増加するが、徐々に増加率が低下し、やがて一定の値に収斂する。収斂する値はゲート電極層１１０の電位に依存し、電位が高いほど多くの電子が捕獲される傾向にある。ただし、電荷捕獲準位１０７の総数を上回ることはない。
【０２０５】
ゲート絶縁層１０８が負の電荷を含むと、半導体装置のしきい値電圧が正方向に変動する。また、ゲート絶縁層１０８に含まれる負の電荷が固定電荷であると、しきい値電圧のさらなる変動が抑制され、安定した電気特性を有する半導体装置とすることが可能である。よって、図１７（Ａ２）に示す半導体装置において、電荷捕獲準位に捕獲された負の電荷１０９は、ゲート絶縁層１０８中で安定した負の固定電荷となり、ゲート絶縁層１０８から放出されないことが求められる。
【０２０６】
図１７（Ａ２）に示す構成においては、ゲート絶縁層１０８に含まれる負の電荷１０９が、ゲート電極層１１０の界面から離間して存在することで、該負の電荷１０９のゲート電極層１１０への放出を抑制することができる。したがって、電荷の放出が抑制された安定した負の固定電荷を有するゲート絶縁層１０８を形成することが可能となる。また、このような安定した負の電荷１０９（換言すると、負の固定電荷）を含むゲート絶縁層１０８を設けることで、電荷捕獲処理後、すなわちゲート絶縁層１０８が所定量の電荷を保持した後のしきい値電圧の変動が抑制された安定した電気特性を有する半導体装置とすることができる。
【０２０７】
また、酸化物半導体は、ホールの有効質量が極めて大きいことも、負の電荷を固定するために有効である。すなわち、ゲート絶縁層１０８の下側に接する酸化物半導体層１０４からゲート絶縁層１０８へのホールの注入がなく、負の電荷１０９がホールと結合して消滅することが実質的に起こりえないため、ゲート絶縁層１０８に含まれる負の電荷１０９を安定化できる。
【０２０８】
なお、しきい値電圧の変動量は、ゲート絶縁層１０８に含まれる負の電荷１０９の総量によって制御することが可能である。好ましくは、酸化物半導体層１０４を用いたｎチャネル型のトランジスタにおいて、正のしきい値電圧を付与する程度にゲート絶縁層１０８が負の電荷１０９を含み、ノーマリオフ型に制御することが好適である。
【０２０９】
＜ゲート絶縁層の構成例１＞
図１７（Ｂ）に、図１７（Ａ２）の構成を有する半導体装置のより具体的な構成例を示す。図１７（Ｂ）に示す半導体装置は、酸化物半導体層１０４、酸化物半導体層１０４上の、第１の領域１１８ａおよび第２の領域１１８ｂを含むゲート絶縁層１０８と、ゲート絶縁層１０８上のゲート電極層１１０と、を含む。ゲート絶縁層１０８において、第１の領域１１８ａは負の電荷１０９を含む。換言すると、ゲート絶縁層１０８（特にゲート絶縁層１０８における第１の領域１１８ａ）は、負に荷電した絶縁層である。また、ゲート絶縁層１０８において、第１の領域１１８ａとゲート電極層１１０との間に位置する第２の領域１１８ｂは、第１の領域１１８ａと比較して負の電荷１０９の密度が低減された領域である。第２の領域１１８ｂは、負の電荷１０９を有する第１の領域１１８ａと、ゲート電極層１１０とを離間させる機能を有する。
【０２１０】
ゲート絶縁層１０８は、電荷捕獲準位を有するように材料および／または成膜方法を選択して形成する。例えば、ゲート絶縁層１０８として、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を適用することができる。好ましくは、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、またはアルミニウムシリケートを含んで構成される絶縁層を適用する。なお、酸化ハフニウム等の高誘電率（ｈｉｇｈ−ｋ）材料をゲート絶縁層に用いると、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能である点も好適である。本実施の形態では、ゲート絶縁層１０８として、酸化ハフニウムを含んで構成される絶縁層を形成する。また、ゲート絶縁層１０８の成膜方法としては、スパッタリング法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を適用することができる。成膜直後のゲート絶縁層１０８は、膜厚方向の全体に電荷捕獲準位を有する。
【０２１１】
なお、ゲート絶縁層１０８の成膜温度は１００℃以上とすることが好ましく、１５０℃以上とすることがより好ましい。ゲート絶縁層１０８を上述の温度範囲にて成膜することで、ゲート絶縁層１０８の下層に設けられた酸化物半導体層１０４への水素または水素化合物の付着（例えば、吸着水など）を防止することができ、酸化物半導体層１０４への水素、または水素化合物の混入を低減することができる。水素は酸化物半導体と結合することによって一部がドナーとなり、キャリアである電子を生じさせてトランジスタのしきい値電圧を負方向に変動（シフト）させる要因となるため、酸化物半導体層１０４への水素または水素化合物の混入を低減しながらゲート絶縁層１０８を成膜することで、トランジスタの電気特性をより安定化させることができる。
【０２１２】
ゲート絶縁層１０８上に設けられるゲート電極層１１０としては、少なくともゲート絶縁層１０８と接する領域において導電性を有する金属窒化物膜を有する、単層または積層構造とすることができる。導電性を有する金属窒化物膜としては、例えば、窒化タンタル膜、または窒化チタン膜等を適用することができる。本実施の形態においては、導電性を有する金属窒化物膜でなるゲート電極層１１０ａと、その他の金属材料でなるゲート電極層１１０ｂとの積層構造を有するゲート電極層１１０とする。ゲート絶縁層１０８に接して金属窒化物膜を設けることで、該金属窒化物膜の形成工程および／またはその後の熱処理工程によって、金属窒化物膜に含まれる窒素が、ゲート絶縁層１０８の表面およびその近傍に位置する第２の領域１１８ｂに拡散する。窒素は、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層が有する電荷捕獲準位を消失させる機能を有するため、第２の領域１１８ｂに窒素を含有させることで電荷捕獲準位の低減された領域することができる。
【０２１３】
金属窒化物膜でなるゲート電極層１１０ａは、スパッタリング法によって形成することが好ましい。ゲート電極層１１０ａをスパッタリング法によって形成すると、被成膜面であるゲート絶縁層１０８の表面およびその近傍も同時にスパッタリングされ、効果的に窒素を導入された第２の領域１１８ｂを形成することが可能である。なお、窒素を添加する領域の深さによって、第１の領域１１８ａおよび第２の領域１１８ｂの膜厚を制御することができる。
【０２１４】
ゲート絶縁層１０８の一部に窒素を添加して第１の領域１１８ａおよび第２の領域１１８ｂを形成すると、その界面は明瞭でない場合がある。図１８（Ｂ）では、第１の領域１１８ａおよび第２の領域１１８ｂの界面を模式的に点線で図示している。また、第２の領域１１８ｂに含まれる窒素の濃度は、膜厚方向に濃度勾配を有する場合がある。代表的には、ゲート絶縁層１０８の表面が最も窒素濃度が高く、酸化物半導体層１０４側に近づくほど、窒素濃度が低減する。
【０２１５】
また、ゲート電極層１１０の材料および／または形成方法によっては、第２の領域１１８ｂに負の固定電荷が含まれうるが、その総量は第１の領域１１８ａと比較して著しく低減されている。したがって、ゲート絶縁層１０８に含まれる負の電荷１０９は相対的にゲート電極層１１０と離間しているといえる。
【０２１６】
図１８（Ｂ）に示す半導体装置は、ゲート絶縁層１０８に含まれる負の電荷１０９が、窒素を含有する第２の領域１１８ｂによってゲート電極層１１０から離間して存在する。これによって、負の電荷１０９のゲート電極層１１０への放出を抑制することができる。したがって、電荷の放出が抑制された安定した負の電荷１０９、すなわち負の固定電荷を有するゲート絶縁層１０８を形成することが可能となる。
【０２１７】
＜半導体装置に含まれる積層構造２＞
図１８（Ａ１）および（Ａ２）に、本発明の一態様に係る半導体装置に含まれる積層構造の概念図の別の構成例を示す。
【０２１８】
図１８（Ａ１）に示す半導体装置は、ゲート絶縁層１０８中における電荷捕獲準位１０７が酸化物半導体層１０４およびゲート電極層１１０の双方と離間して存在している点において図１７（Ａ１）と相違し、その他は同様の構成を有している。また、図１８（Ａ２）は、図１８（Ａ１）に示す半導体装置において、電荷捕獲処理を施した後の半導体装置の構成を示す概念図であり、負の電荷１０９が酸化物半導体層１０４およびゲート電極層１１０の双方と離間して存在している点以外は、図１７（Ａ２）と同様の構成である。
【０２１９】
上述したように、電荷捕獲準位に捕獲された負の電荷１０９は、ゲート絶縁層１０８に安定して固定され、ゲート絶縁層１０８から放出されないことが求められる。図１８（Ａ２）に示す構成においては、ゲート絶縁層１０８に含まれる負の電荷１０９が、酸化物半導体層１０４およびゲート電極層１１０の双方の界面から離間して存在することで、該負の電荷１０９の酸化物半導体層１０４およびゲート電極層１１０への放出を抑制する。よって、半導体装置のしきい値電圧をより安定して固定化することが可能となる。
【０２２０】
＜ゲート絶縁層の構成例２＞
図１８（Ｂ）に、図１８（Ａ２）の構成を有する半導体装置の構成例を示す。図１８（Ｂ）に示す半導体装置は、酸化物半導体層１０４と接する側から順にゲート絶縁層１０５、第１の領域１１８ａおよび第２の領域１１８ｂを含むゲート絶縁層１０８を有し、ゲート絶縁層１０８と酸化物半導体層１０４との間にゲート絶縁層１０５を有する点において、図１７（Ｂ）の半導体装置と相違する。その他の構成は、図１７（Ｂ）の半導体装置と同様であるため、詳細な説明は省略する。
【０２２１】
図１８（Ｂ）に示す半導体装置において、酸化物半導体層１０４と接するゲート絶縁層１０５としては、ゲート絶縁層１０８とは構成元素の異なる絶縁層を適用することが好ましく、例えば、酸化シリコンまたは酸化窒化シリコンを含んで構成される絶縁層を適用することができる。酸化シリコンまたは酸化窒化シリコンを含んで構成される絶縁層は、上述のハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層と比較して電荷捕獲準位が形成されにくい。よって、酸化物半導体層１０４とゲート絶縁層１０８との間にゲート絶縁層１０５を設けることで、ゲート絶縁層１０８に含まれる負の電荷１０９をより確実に酸化物半導体層１０４と分離することが可能となる。
【０２２２】
なお、ゲート絶縁層１０５は、ＣＶＤ法によって形成することが好ましい。ＣＶＤ法は、スパッタリング法と比較して膜質が良好な膜を形成することが容易であり、ＣＶＤ法によって成膜された絶縁層では電荷捕獲準位が形成されにくい。したがって、ゲート絶縁層１０５をＣＶＤ法によって形成することで、トランジスタにおいてゲートとドレイン間、またはゲートとソース間のリーク電流を低減することができる。
【０２２３】
図１８（Ｂ）に示す半導体装置はゲート絶縁層１０８に含まれる負の電荷１０９が、酸化物半導体層１０４およびゲート電極層１１０の双方の界面から離間して存在することで、該負の電荷１０９の酸化物半導体層１０４およびゲート電極層１１０への放出を抑制する。よって、半導体装置のしきい値電圧をより安定して固定化することが可能となる。
【０２２４】
以上示したように、本実施の形態の半導体装置は、ゲート絶縁層１０８に所定量の負の固定電荷を有し、かつ該負の固定電荷が少なくともゲート電極層１１０から離間して存在することで、しきい値電圧を正方向に変動させ、かつその後の変動を抑制することができる。すなわち、本実施の形態で示す構成を有することで、正に固定されたしきい値電圧を有する半導体装置を形成することが可能である。
【０２２５】
なお、電荷捕獲処理は、半導体装置の作製過程または半導体装置の作製後であって市場への出荷前に行えばよい。例えば、半導体装置のソース電極もしくはドレイン電極に接続する配線メタルの形成後、または、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の環境に１時間以上さらされないことが好ましい。
【０２２６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２７】
（実施の形態５）
本実施の形態では、実施の形態４で示した積層構造を含んで構成される本発明の一態様に係る半導体装置について図面を用いて説明する。
【０２２８】
＜トランジスタ構造４＞
図１９（Ａ）および図１９（Ｂ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図１９（Ａ）は上面図であり、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｄ１−Ｄ２、および一点鎖線Ｄ３−Ｄ４に対応する断面図である。なお、図１９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２２９】
図１９（Ａ）および図１９（Ｂ）に示すトランジスタは、基板１４００上の凸部を有する下地絶縁層１４０２と、下地絶縁層１４０２の凸部上の酸化物半導体層１４０４と、酸化物半導体層１４０４の上面および側面と接するソース電極層１４０６ａおよびドレイン電極層１４０６ｂと、酸化物半導体層１４０４上、ソース電極層１４０６ａ上およびドレイン電極層１４０６ｂ上の第１の領域１４０８ａおよび第２の領域１４０８ｂを含むゲート絶縁層１４０８と、ゲート絶縁層１４０８の上面に接し、酸化物半導体層１４０４の上面および側面に面する、ゲート電極層１４１０ａおよびゲート電極層１４１０ｂの積層構造を含むゲート電極層１４１０と、ソース電極層１４０６ａ上、ドレイン電極層１４０６ｂ上およびゲート電極層１４１０上の絶縁層１４１２と、を有する。なお、下地絶縁層１４０２が凸部を有さなくても構わない。
【０２３０】
図１９（Ａ）および図１９（Ｂ）に示すトランジスタにおいて、ゲート絶縁層１４０８は、電荷捕獲準位を有するように材料および／または成膜方法を選択して形成された、負の固定電荷および／または負の電荷を捕獲する電荷捕獲準位（トラップセンター）を含む絶縁層である。詳細は、実施の形態４のゲート絶縁層１０８についての記載を参照することができる。また、ゲート絶縁層１４０８に含まれる第１の領域１４０８ａは、第２の領域１４０８ｂより負の固定電荷を高密度で含有する領域であり、実施の形態４の第１の領域１１８ａについての記載を参照することができる。ゲート絶縁層１４０８に含まれる第２の領域１４０８ｂは、窒素を含有することで電荷捕獲準位密度を低減された領域であり、第１の領域１４０８ａに含まれる負の固定電荷をゲート電極層１４１０と離間させる機能を有する。詳細は、実施の形態４の第２の領域１１８ｂについての記載を参照することができる。なお、ゲート絶縁層１４０８は単層であっても積層であっても構わない。
【０２３１】
また、図１９（Ａ）および図１９（Ｂ）に示すトランジスタにおいて、ゲート電極層１４１０ａは、導電性を有する金属窒化物膜を適用することができる。詳細は、実施の形態４のゲート電極層１１０ａについての記載を参照することができる。また、ゲート電極層１４１０ｂは、実施の形態４のゲート電極層１１０ｂに対応する層であり、詳細はゲート電極層１１０ｂについての記載を参照することができる。
【０２３２】
図１９（Ａ）および図１９（Ｂ）に示すトランジスタは、ゲート絶縁層１４０８が負の固定電荷またはトラップセンターを有し、かつ、該負の固定電荷またはトラップセンターは、窒素を含有する第２の領域１４０８ｂによってゲート電極層１４１０から離間している。したがって、該トランジスタに電荷捕獲処理を施すことで、しきい値電圧を正方向に変動させ、かつその後の変動を抑制した安定した電気特性を有するトランジスタとすることができる。
【０２３３】
なお、図１９（Ａ）および図１９（Ｂ）では、第１の領域１４０８ａおよび第２の領域１４０８ｂを含むゲート絶縁層１４０８を有するトランジスタを例に示すが、本実施の形態はこれに限られず、ゲート絶縁層１４０８（より具体的には第１の領域１４０８ａ）と酸化物半導体層１４０４との間に実施の形態４のゲート絶縁層１０５に相当する絶縁層を設けてもよい。
【０２３４】
基板１４００は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形成された基板であってもよい。この場合、トランジスタのゲート電極層１４１０、ソース電極層１４０６ａ、ドレイン電極層１４０６ｂの少なくとも一つが、上記の他の素子と電気的に接続されていてもよい。
【０２３５】
下地絶縁層１４０２は、基板１４００からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁層１４０２は酸素を含む絶縁層であることが好ましい。例えば、化学量論的組成よりも多い酸素を含む絶縁層であることがより好ましい。また、上述のように基板１４００が他の素子が形成された基板である場合、下地絶縁層１４０２は、層間絶縁層としての機能も有する。その場合、下地絶縁層１４０２の表面が平坦化されていてもよい。例えば、下地絶縁層１４０２にＣＭＰ法等で平坦化処理を行えばよい。
【０２３６】
酸化物半導体層１４０４については、酸化物半導体層４０４についての記載を参照する。
【０２３７】
図１９（Ａ）および図１９（Ｂ）に示すソース電極層１４０６ａおよびドレイン電極層１４０６ｂには、酸化物半導体層から酸素を引き抜く性質を有する導電層を用いると好ましい。例えば、酸化物半導体層から酸素を引き抜く性質を有する導電層として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電層が挙げられる。
【０２３８】
ゲート電極層１４１０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから選ばれた一種以上を含む導電層を用いればよい。
【０２３９】
絶縁層１４１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁層を用いることができる。
【０２４０】
図１９（Ａ）および図１９（Ｂ）に示したトランジスタは、負の固定電荷を含有するゲート絶縁層１４０８の作用により、しきい値電圧の調整されたトランジスタである。好ましくは、しきい値電圧が正に固定されたノーマリオフ型のトランジスタである。
【０２４１】
次に、トランジスタの作製方法について、図２０および図２１を用いて説明する。
【０２４２】
まず、基板１４００上に下地絶縁層１４０２を形成する（図２０（Ａ）参照）。
【０２４３】
下地絶縁層１４０２の形成方法は、下地絶縁層４０２の形成方法についての記載を参照する。
【０２４４】
次に、下地絶縁層１４０２上に酸化物半導体層１４０４を形成する（図２０（Ｂ）参照）。酸化物半導体層１４０４の形成方法は、酸化物半導体層４０４の形成方法についての記載を参照する。また、酸化物半導体層１４０４として、酸化物半導体層１４０４ａ、酸化物半導体層１４０４ｂ、および酸化物半導体層１４０４ｃを含めた積層膜を形成する場合、各層を大気に触れさせることなく連続して成膜すると好ましい。
【０２４５】
不純物の混入を低減し、結晶性の高い酸化物半導体層を形成するために、酸化物半導体層１４０４は、基板温度を１００℃以上、好ましくは１５０℃以上、さらに好ましくは２００℃以上として成膜する。また、成膜ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いる。なお、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。
【０２４６】
酸化物半導体層１４０４の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層１４０４の結晶性を高め、さらに下地絶縁層１４０２から水素や水などの不純物を除去することができる。
【０２４７】
次に、酸化物半導体層１４０４上にソース電極層１４０６ａおよびドレイン電極層１４０６ｂとなる導電層１４０５を形成する（図２０（Ｃ）参照）。導電層１４０５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０２４８】
次に、導電層１４０５を分断するようにエッチングし、ソース電極層１４０６ａおよびドレイン電極層１４０６ｂを形成する（図２１（Ａ）参照）。なお、導電層１４０５をエッチングする際、ソース電極層１４０６ａおよびドレイン電極層１４０６ｂの端部が丸みを帯びる（曲面を有する）場合がある。また、導電層１４０５をエッチングする際、下地絶縁層１４０２が適度にエッチングされていてもよい。
【０２４９】
次に、酸化物半導体層１４０４上、ソース電極層１４０６ａ上およびドレイン電極層１４０６ｂ上に、ゲート絶縁層１４０８を形成する。ゲート絶縁層１４０８は、スパッタリング法、ＣＶＤ法またはＡＬＤ法を用いて成膜すればよい。ゲート絶縁層１４０８は、ハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層である。
【０２５０】
なお、ゲート絶縁層１４０８を、基板温度１００℃以上、好ましくは１５０℃以上で成膜することで、水の混入を低減することができるため好ましい。また、ゲート絶縁層１４０８を成膜後、熱処理を行ってもよい。熱処理の温度は５００℃未満、好ましくは４００℃未満とすることができる。
【０２５１】
次に、ゲート絶縁層１４０８上にゲート電極層１４１０ａおよびゲート電極層１４１０ｂを形成する（図２１（Ｂ）参照）。ゲート電極層１４１０ａとしては、導電性を有する金属窒化物層をスパッタリング法によって形成する。ゲート絶縁層１４０８上に接するゲート電極層１４１０ａとして、金属窒化物膜を適用することで、該金属窒化物膜の成膜時またはその後の熱処理によってゲート絶縁層１４０８の表面近傍（ゲート電極層１４１０ａとの界面近傍）に窒素を添加することができる。これによって、ゲート絶縁層１４０８において電荷捕獲準位密度が低減された第２の領域１４０８ｂと、ゲート電極層１４１０から離間した第１の領域１４０８ａとを形成することができる。
【０２５２】
次に、ソース電極層１４０６ａ上、ドレイン電極層１４０６ｂ上、ゲート絶縁層１４０８上およびゲート電極層１４１０上に絶縁層１４１２を形成する（図２１（Ｃ）参照）。絶縁層１４１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０２５３】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層１４０４の酸素欠損を低減することができる場合がある。
【０２５４】
以上の工程で、図１９（Ａ）および図１９（Ｂ）に示すトランジスタを作製することができる。
【０２５５】
＜トランジスタ構造４の変形例＞
また、図２２に示すトランジスタのようにゲート絶縁層１４０８下に酸化物層１４０９を配置しても構わない。酸化物層１４０９としては、酸化物半導体層１４０４ｃとして示した酸化物半導体層を用いればよい。なお、そのほかの構成については、図１９（Ａ）および図１９（Ｂ）に示したトランジスタについての記載を参照することができる。
【０２５６】
＜トランジスタ構造５＞
図２３（Ａ）および図２３（Ｂ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図２３（Ａ）は上面図であり、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｅ１−Ｅ２、および一点鎖線Ｅ３−Ｅ４に対応する断面図である。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２５７】
図２３に示すトランジスタは、基板１５００上の凸部を有する下地絶縁層１５０２と、下地絶縁層１５０２の凸部上の酸化物半導体層１５０４と、酸化物半導体層１５０４の側面と接するソース電極層１５０６ａおよびドレイン電極層１５０６ｂと、ソース電極層１５０６ａ上およびドレイン電極層１５０６ｂ上にあり、酸化物半導体層１５０４と上面の高さの揃った絶縁層１５１８ａおよび絶縁層１５１８ｂと、酸化物半導体層１５０４上、ソース電極層１５０６ａ上およびドレイン電極層１５０６ｂ上の第１の領域１５０８ａおよび第２の領域１５０８ｂを含むゲート絶縁層１５０８と、ゲート絶縁層１５０８の上面に接し、酸化物半導体層１５０４の上面および側面に面するゲート電極層１５１０ａおよびゲート電極層１５１０ｂを含むゲート電極層１５１０と、ソース電極層１５０６ａ上、ドレイン電極層１５０６ｂ上、およびゲート電極層１５１０上の絶縁層１５１２と、を有する。なお、下地絶縁層１５０２が凸部を有さなくても構わない。
【０２５８】
図２３に示すトランジスタにおいて、ゲート絶縁層１５０８は、実施の形態４のゲート絶縁層１０８についての記載を参照することができる。また、ゲート絶縁層１５０８に含まれる第１の領域１５０８ａは、実施の形態４の第１の領域１１８ａについての記載を参照することができる。ゲート絶縁層１５０８に含まれる第２の領域１５０８ｂは、実施の形態４の第２の領域１１８ｂについての記載を参照することができる。なお、ゲート絶縁層１５０８は単層であっても積層であっても構わない。
【０２５９】
また、図２３に示すトランジスタにおいて、ゲート電極層１５１０ａは、実施の形態４のゲート電極層１１０ａについての記載を参照することができる。また、ゲート電極層１５１０ｂは、実施の形態４のゲート電極層１１０ｂに対応する層であり、詳細はゲート電極層１１０ｂについての記載を参照することができる。
【０２６０】
図２３に示すトランジスタは、ゲート絶縁層１５０８が負の固定電荷またはトラップセンターを有し、かつ、該負の固定電荷またはトラップセンターは、窒素を含有する第２の領域１５０８ｂによってゲート電極層１５１０から離間している。したがって、該トランジスタに電荷捕獲処理を施すことで、しきい値電圧を正方向に変動させ、かつその後の変動を抑制した安定した電気特性を有するトランジスタとすることができる。
【０２６１】
なお、図２３（Ａ）および図２３（Ｂ）では、第１の領域１５０８ａおよび第２の領域１５０８ｂを含むゲート絶縁層１５０８を有するトランジスタを例に示すが、本実施の形態はこれに限られず、ゲート絶縁層１５０８（より具体的には第１の領域１５０８ａ）と酸化物半導体層１５０４との間に実施の形態４のゲート絶縁層１０５に相当する絶縁層を設けてもよい。
【０２６２】
図２３に示すトランジスタにおいて、ソース電極層１５０６ａまたはドレイン電極層１５０６ｂは、主に酸化物半導体層１５０４の側面と接するよう配置される。したがって、ゲート電極層１５１０から酸化物半導体層１５０４へ印加される電界が、ソース電極層１５０６ａおよびドレイン電極層１５０６ｂによって妨げられることがほとんどない。そのため、図１９（Ａ）および図１９（Ｂ）ならびに図２２に示したトランジスタと比べ、酸化物半導体層中の電流経路を広くとることが可能となり、さらに高いオン電流を得ることができる。
【０２６３】
また、酸化物半導体層１５０４と、絶縁層１５１８ａおよび絶縁層１５１８ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
【０２６４】
なお、絶縁層１５１８ａおよび絶縁層１５１８ｂは、下地絶縁層１４０２についての記載を参照することができる。
【０２６５】
また、基板１５００は基板１４００についての記載を参照することができる。また、下地絶縁層１５０２は下地絶縁層１４０２についての記載を参照することができる。また、酸化物半導体層１５０４は酸化物半導体層１４０４についての記載を参照することができる。また、ソース電極層１５０６ａおよびドレイン電極層１５０６ｂは、ソース電極層１４０６ａおよびドレイン電極層１４０６ｂについての記載を参照することができる。また、絶縁層１５１２は絶縁層１４１２についての記載を参照することができる。
【０２６６】
＜トランジスタ構造５の変形例＞
また、図２３に示すトランジスタにおいて、ゲート絶縁層１５０８下に酸化物層を配置しても構わない。該酸化物層は酸化物層１４０９についての記載を参照する。なお、そのほかの構成については、図２３に示したトランジスタについての記載を参照する。
【０２６７】
＜トランジスタ構造６＞
図２４（Ａ）および図２４（Ｂ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図２４（Ａ）は上面図であり、図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ｆ１−Ｆ２、および一点鎖線Ｆ３−Ｆ４に対応する断面図である。なお、図２４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２６８】
図２４（Ａ）および図２４（Ｂ）に示すトランジスタは、基板１６００上の凸部を有する下地絶縁層１６０２と、下地絶縁層１６０２の凸部上の酸化物半導体層１６０４と、酸化物半導体層１６０４上の第１の領域１６０８ａおよび第２の領域１６０８ｂを含むゲート絶縁層１６０８と、ゲート絶縁層１６０８の上面に接し、酸化物半導体層１６０４の上面および側面に面するゲート電極層１６１０ａおよびゲート電極層１６１０ｂを含むゲート電極層１６１０と、酸化物半導体層１６０４上およびゲート電極層１６１０上にあり、酸化物半導体層１６０４に達する開口部を有する絶縁層１６１２と、該開口部を埋めるソース電極層１６０６ａおよびドレイン電極層１６０６ｂと、ソース電極層１６０６ａおよびドレイン電極層１６０６ｂとそれぞれ接する配線層１６１６ａおよび配線層１６１６ｂと、を有する。なお、下地絶縁層１６０２が凸部を有さなくても構わない。
【０２６９】
図２４に示すトランジスタにおいて、ゲート絶縁層１６０８は、実施の形態４のゲート絶縁層１０８についての記載を参照することができる。また、ゲート絶縁層１６０８に含まれる第１の領域１６０８ａは、実施の形態４の第１の領域１１８ａについての記載を参照することができる。ゲート絶縁層１６０８に含まれる第２の領域１６０８ｂは、実施の形態４の第２の領域１１８ｂについての記載を参照することができる。なお、ゲート絶縁層１６０８は単層であっても積層であっても構わない。
【０２７０】
また、図２４に示すトランジスタにおいて、ゲート電極層１６１０ａは、実施の形態４のゲート電極層１１０ａについての記載を参照することができる。また、ゲート電極層１６１０ｂは、実施の形態４のゲート電極層１１０ｂに対応する層であり、詳細はゲート電極層１１０ｂについての記載を参照することができる。
【０２７１】
図２４に示すトランジスタは、ゲート絶縁層１６０８が負の固定電荷またはトラップセンターを有し、かつ、該負の固定電荷またはトラップセンターは、窒素を含有する第２の領域１６０８ｂによってゲート電極層１６１０から離間している。したがって、該トランジスタに電荷捕獲処理を施すことで、しきい値電圧を正方向に変動させ、かつその後の変動を抑制した安定した電気特性を有するトランジスタとすることができる。
【０２７２】
なお、図２４（Ａ）および図２４（Ｂ）では、第１の領域１６０８ａおよび第２の領域１６０８ｂを含むゲート絶縁層１６０８を有するトランジスタを例に示すが、本実施の形態はこれに限られず、ゲート絶縁層１６０８（より具体的には第１の領域１６０８ａ）と酸化物半導体層１６０４との間に実施の形態４のゲート絶縁層１０５に相当する絶縁層を設けてもよい。
【０２７３】
図２４に示すトランジスタにおいて、ソース電極層１６０６ａおよびドレイン電極層１６０６ｂは、ゲート電極層１６１０と重ならないよう配置される。したがって、ソース電極層１６０６ａまたはドレイン電極層１６０６ｂと、ゲート電極層１６１０と、の間に生じる寄生容量を低減することができる。そのため、図２４に示すトランジスタは、優れたスイッチング特性を実現することができる。
【０２７４】
また、絶縁層１６１２と、ソース電極層１６０６ａおよびドレイン電極層１６０６ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
【０２７５】
なお、配線層１６１６ａおよび配線層１６１６ｂは、ゲート電極層１４１０についての記載を参照することができる。
【０２７６】
また、基板１６００は基板１４００についての記載を参照することができる。また、下地絶縁層１６０２は下地絶縁層１４０２についての記載を参照することができる。また、酸化物半導体層１６０４は酸化物半導体層１４０４についての記載を参照することができる。また、ソース電極層１６０６ａおよびドレイン電極層１６０６ｂは、ソース電極層１４０６ａおよびドレイン電極層１４０６ｂについての記載を参照することができる。また、絶縁層１６１２は絶縁層１４１２についての記載を参照することができる。
【０２７７】
＜トランジスタ構造６の変形例＞
また、図２４に示すトランジスタにおいて、ゲート絶縁層１６０８下に酸化物層を配置しても構わない。該酸化物層は酸化物層１４０９についての記載を参照する。なお、そのほかの構成については、図２４に示したトランジスタについての記載を参照する。
【０２７８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７９】
（実施の形態６）
本実施の形態では、本発明の一態様に係るトランジスタを利用した回路の一例について図面を参照して説明する。
【０２８０】
［断面構造］
図１０（Ａ）に本発明の一態様に係る半導体装置の断面図を示す。図１０（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図１０（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、実施の形態３で例示したトランジスタを適用した例を示している。なお、図１０（Ｂ）および図１０（Ｃ）に示すように、酸化物半導体層にチャネルが形成されるトランジスタは、トランジスタ記号にＯＳと付記する。また、ゲート絶縁層の電荷捕獲準位に負の固定電荷が捕獲され、しきい値電圧が変動したトランジスタは、通常のトランジスタとは異なる記号を用いる。具体的にはゲート絶縁層に相当する箇所に、負の固定電荷を模式的に表す破線を付記する。
【０２８１】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２８２】
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様に係るトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２８３】
図１０（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１、絶縁層２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また各種絶縁層に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁層２２０４と、絶縁層２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電層を加工して得られた配線２２０６と、が設けられている。
【０２８４】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０２８５】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体層の近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁層２２０７を設けることは特に効果的である。絶縁層２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
【０２８６】
絶縁層２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０２８７】
また、酸化物半導体層を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有する絶縁層２２０８を形成することが好ましい。絶縁層２２０８としては、絶縁層２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う絶縁層２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体層からの酸素の脱離を防止するとともに、酸化物半導体層への水および水素の混入を防止することができる。
【０２８８】
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様に係る半導体装置を用いることにより実現できる回路構成の例を説明する。
【０２８９】
〔ＣＭＯＳインバータ〕
図１０（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータ回路の構成を示している。
【０２９０】
〔ＣＭＯＳアナログスイッチ〕
また図１０（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
【０２９１】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１１に示す。
【０２９２】
図１１（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。
【０２９３】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２９４】
図１１（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２９５】
図１１（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２９６】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０２９７】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
【０２９８】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２９９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０３００】
図１１（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で図１１（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
【０３０１】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０３０２】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０３０３】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０３０４】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
【０３０５】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０３０６】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０３０７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３０８】
（実施の形態７）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦＩＤタグについて、図１２を参照して説明する。
【０３０９】
本実施の形態におけるＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
【０３１０】
ＲＦＩＤタグの構成について図１２を用いて説明する。図１２は、ＲＦＩＤタグの構成例を示すブロック図である。
【０３１１】
図１２に示すようにＲＦＩＤタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦＩＤタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦＩＤタグ８００は、そのいずれの方式に用いることも可能である。
【０３１２】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０３１３】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０３１４】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０３１５】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０３１６】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０３１７】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様に係る記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦＩＤタグに好適に用いることができる。さらに本発明の一態様に係る記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０３１８】
また、本発明の一態様に係る記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦＩＤタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０３１９】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３２０】
（実施の形態８）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０３２１】
図１３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０３２２】
図１３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３２３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３２４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３２５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３２６】
図１３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０３２７】
図１３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３２８】
図１４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０３２９】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０３３０】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０３３１】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０３３２】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０３３３】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０３３４】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０３３５】
なお、図１４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０３３６】
また、図１４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０３３７】
図１４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０３３８】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０３３９】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０３４０】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０３４１】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０３４２】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０３４３】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０３４４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３４５】
（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０３４６】
図１５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３４７】
図１５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３４８】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３４９】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３５０】
図１５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３５１】
図１５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３５２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３５３】
（実施の形態１０）
本実施の形態では、本発明の一態様に係るＲＦＩＤの使用例について図１６を用いながら説明する。ＲＦＩＤの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１６（Ａ）参照）、包装用容器類（包装紙やボトル等、図１６（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１６（Ｂ）参照）、乗り物類（自転車等、図１６（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしくは各物品に取り付ける荷札（図１６（Ｅ）、図１６（Ｆ）参照）等に設けて使用することができる。
【０３５４】
本発明の一態様に係るＲＦＩＤ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＤ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦＩＤ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦＩＤを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＤを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３５５】
以上のように、本発明の一態様に係わるＲＦＩＤを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３５６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０３５７】
１０４    酸化物半導体層
１０５    ゲート絶縁層
１０７    電荷捕獲準位
１０８    ゲート絶縁層
１０８ａ    ゲート絶縁層
１０８ｂ    ゲート絶縁層
１０８ｃ    ゲート絶縁層
１０８ｄ    ゲート絶縁層
１０９    電荷
１１０    ゲート電極層
１１０ａ    ゲート電極層
１１０ｂ    ゲート電極層
１１８ａ    領域
１１８ｂ    領域
４００    基板
４０２    下地絶縁層
４０４    酸化物半導体層
４０４ａ    酸化物半導体層
４０４ｂ    酸化物半導体層
４０４ｃ    酸化物半導体層
４０５    導電層
４０６ａ    ソース電極層
４０６ｂ    ドレイン電極層
４０８ａ    ゲート絶縁層
４０８ｂ    ゲート絶縁層
４０９    酸化物層
４１０    ゲート電極層
４１２    絶縁層
５００    基板
５０２    下地絶縁層
５０４    酸化物半導体層
５０６ａ    ソース電極層
５０６ｂ    ドレイン電極層
５０８ａ    ゲート絶縁層
５０８ｂ    ゲート絶縁層
５１０    ゲート電極層
５１２    絶縁層
５１８ａ    絶縁層
５１８ｂ    絶縁層
６００    基板
６０２    下地絶縁層
６０４    酸化物半導体層
６０６ａ    ソース電極層
６０６ｂ    ドレイン電極層
６０８ａ    ゲート絶縁層
６０８ｂ    ゲート絶縁層
６１０    ゲート電極層
６１２    絶縁層
６１６ａ    配線層
６１６ｂ    配線層
７００    基板
７０１    チャンバー
７０２    ロード室
７０３    前処理室
７０４    チャンバー
７０５    チャンバー
７０６    アンロード室
７０７    搬送ユニット
７１１ａ    原料供給部
７１１ｂ    原料供給部
７１２ａ    高速バルブ
７１２ｂ    高速バルブ
７１３ａ    原料導入口
７１３ｂ    原料導入口
７１４    原料排出口
７１５    排気装置
７１６    基板ホルダ
７２０    搬送室
８００    ＲＦＩＤタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１４００    基板
１４０２    下地絶縁層
１４０４    酸化物半導体層
１４０４ａ    酸化物半導体層
１４０４ｂ    酸化物半導体層
１４０４ｃ    酸化物半導体層
１４０５    導電層
１４０６ａ    ソース電極層
１４０６ｂ    ドレイン電極層
１４０８    ゲート絶縁層
１４０８ａ    領域
１４０８ｂ    領域
１４０９    酸化物層
１４１０    ゲート電極層
１４１０ａ    ゲート電極層
１４１０ｂ    ゲート電極層
１４１２    絶縁層
１５００    基板
１５０２    下地絶縁層
１５０４    酸化物半導体層
１５０６ａ    ソース電極層
１５０６ｂ    ドレイン電極層
１５０８    ゲート絶縁層
１５０８ａ    領域
１５０８ｂ    領域
１５１０    ゲート電極層
１５１０ａ    ゲート電極層
１５１０ｂ    ゲート電極層
１５１２    絶縁層
１５１８ａ    絶縁層
１５１８ｂ    絶縁層
１６００    基板
１６０２    下地絶縁層
１６０４    酸化物半導体層
１６０６ａ    ソース電極層
１６０６ｂ    ドレイン電極層
１６０８    ゲート絶縁層
１６０８ａ    領域
１６０８ｂ    領域
１６１０    ゲート電極層
１６１０ａ    ゲート電極層
１６１０ｂ    ゲート電極層
１６１２    絶縁層
１６１６ａ    配線層
１６１６ｂ    配線層
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁層
２２０２    配線
２２０３    プラグ
２２０４    絶縁層
２２０５    配線
２２０６    配線
２２０７    絶縁層
２２０８    絶縁層
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦＩＤ
【図１】
2015057818.tif 000003
【図２】
2015057818.tif 000004
【図３】
2015057818.tif 000005
【図４】
2015057818.tif 000006
【図５】
2015057818.tif 000007
【図６】
2015057818.tif 000008
【図７】
2015057818.tif 000009
【図８】
2015057818.tif 000010
【図９】
2015057818.tif 000011
【図１０】
2015057818.tif 000012
【図１１】
2015057818.tif 000013
【図１２】
2015057818.tif 000014
【図１３】
2015057818.tif 000015
【図１４】
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【図１５】
2015057818.tif 000017
【図１６】
2015057818.tif 000018
【図１７】
2015057818.tif 000019
【図１８】
2015057818.tif 000020
【図１９】
2015057818.tif 000021
【図２０】
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【図２１】
2015057818.tif 000023
【図２２】
2015057818.tif 000024
【図２３】
2015057818.tif 000025
【図２４】
2015057818.tif 000026