(57)【要約】【課題】超高周波帯で用いられる装置内の電磁波の伝搬量が十分に減衰される半導体装置を提供する。【解決手段】半導体装置１は、主面２ａ及び裏面２ｂを有する半導体基板２と、主面２ａ上に設けられるデバイス領域３と、主面２ａ上における一側面２ｃ側に設けられ、デバイス領域３に接続される第１端子４と、主面２ａ上における一側面２ｃに対向する側面２ｄ側に設けられ、デバイス領域３に接続される第２端子５と、裏面２ｂ上に設けられる、第１導電膜６及び第２導電膜７と、を備える。第１導電膜６は、側面２ｄに対して一側面２ｃ寄りに配置され、第２導電膜７は、第１導電膜６と、側面２ｄとの間に配置される。第１導電膜６及び第２導電膜７は、互いに電気的に分離されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
主面及び前記主面の反対側の裏面を有する半導体基板と、
前記主面上に設けられる回路部と、
前記主面上における一側面側に設けられ、前記回路部に接続される第１端子と、
前記主面上における前記一側面に対向する側面側に設けられ、前記回路部に接続される第２端子と、
前記裏面上に設けられる、第１導電膜及び第２導電膜と、
を備え、
前記第１導電膜は、前記一側面に対向する側面に対して前記一側面寄りに配置され、
前記第２導電膜は、前記第１導電膜と、前記一側面に対向する側面との間に配置され、
前記第１導電膜及び前記第２導電膜は、互いに電気的に分離されている、半導体装置。
【請求項２】
前記第１導電膜及び前記第２導電膜は、電気的にフローティングである、請求項１に記載の半導体装置。
【請求項３】
前記第１導電膜及び前記第２導電膜は抵抗体である、請求項１又は２に記載の半導体装置。
【請求項４】
前記回路部が、１１０ＧＨｚ以上の周波数帯で動作する場合において、前記第１導電膜と前記第２導電膜との間隔は、３００μｍ〜１８００μｍである、請求項１から３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路等の半導体装置は、実装面積の縮小及びコストダウンを実現するため、フリップチップ方式にて配線基板等に実装される。フリップチップ方式で実装された半導体装置がミリ波帯等の高周波帯を用いる場合、高周波の電磁波が半導体装置内を伝搬し、信号の漏れが発生することがある。これによって、半導体装置の周波数特性の劣化、半導体装置に入力される信号と半導体装置から出力する信号との干渉等の問題が発生する。
【０００３】
上述の問題の発生を抑制するため、例えば特許文献１には、ケース内の一方の面上にマイクロ波集積回路を設け、当該一方の面に相対する面に抵抗膜を有する誘電体基板を設ける技術が開示されている。また、例えば特許文献２には、アナログ素子に入力するノイズを抑制するために、デジタル素子の裏面に軟磁性材料からなるシールド層を設ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１０２７０５号公報
【特許文献２】特開２００５−２１７２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１及び２に開示される技術では、半導体装置がミリ波帯で用いられる場合、半導体装置内の電磁波の伝搬量を十分に減衰することができない。そこで、半導体装置の裏面全面に導電膜を設けたところ、特許文献１及び２よりも半導体装置内の電磁波の伝搬量が減衰することが確認された。しかしながら、半導体装置が例えば１１０ＧＨｚ以上の超高周波帯で用いられる場合など、半導体装置の裏面全面に導電膜が設けられたとしても、半導体装置内の電磁波の伝搬量を十分に減衰することができない場合がある。
【０００６】
本発明は、超高周波帯で用いられる装置内の電磁波の伝搬量が十分に減衰される半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面に係る半導体装置は、主面及び主面の反対側の裏面を有する半導体基板と、主面上に設けられる回路部と、主面上における一側面側に設けられ、回路部に接続される第１端子と、主面上における一側面に対向する側面側に設けられ、回路部に接続される第２端子と、裏面上に設けられる、第１導電膜及び第２導電膜と、を備え、第１導電膜は、一側面に対向する側面に対して一側面寄りに配置され、第２導電膜は、第１導電膜と、一側面に対向する側面との間に配置され、第１導電膜及び第２導電膜は、互いに電気的に分離されている。
【発明の効果】
【０００８】
本発明によれば、超高周波帯で用いられる装置内の電磁波の伝搬量が十分に減衰される半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に係る半導体装置を示す図である。
【図２】図２は、実施例１の測定用試料を示す図である。
【図３】図３は、比較例の測定用試料を示す図である。
【図４】図４は、実施例１及び比較例のアイソレーション特性の測定結果を示すグラフである。
【図５】図５は、実施例２及び比較例のアイソレーション特性の測定結果を示すグラフである。
【図６】図６は、周波数を８０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果を示すグラフである。
【図７】図７は、周波数を１１０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果を示すグラフである。
【図８】図８は、周波数を１２０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果を示すグラフである。
【図９】図９は、周波数を１３０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、主面及び主面の反対側の裏面を有する半導体基板と、主面上に設けられる回路部と、主面上における一側面側に設けられ、回路部に接続される第１端子と、主面上における一側面に対向する側面側に設けられ、回路部に接続される第２端子と、裏面上に設けられる、第１導電膜及び第２導電膜と、を備え、第１導電膜は、一側面に対向する側面に対して一側面寄りに配置され、第２導電膜は、第１導電膜と、一側面に対向する側面との間に配置され、第１導電膜及び第２導電膜は、互いに電気的に分離されている半導体装置である。
【００１１】
この半導体装置では、裏面上に設けられた第１導電膜及び第２導電膜は、互いに電気的に分離されている。これにより、例えば第１端子から入力された信号に起因した電磁波が、半導体基板の裏面上に設けられた第１導電膜及び第２導電膜を介して第２端子に伝搬されることが抑制される。また、半導体基板の裏面上に第１導電膜及び第２導電膜が設けられることにより、半導体基板内部を伝搬する電磁波が当該裏面にて反射することが抑制される。これにより、当該裏面にて反射した電磁波が回路部に伝搬されることが抑制される。したがって、超高周波帯を用いる半導体装置内の電磁波の伝搬量が十分に減衰される。
【００１２】
また、第１導電膜及び第２導電膜は、電気的にフローティングであってもよい。これにより、例えば第１端子から入力された信号に起因した電磁波が、第１導電膜を介して第２導電膜に伝搬されることがより抑制される。
【００１３】
また、第１導電膜及び第２導電膜は抵抗体であってもよい。これにより、第１導電膜及び第２導電膜の膜厚を製造が容易な膜厚に設定することができる。
【００１４】
また、回路部が１１０ＧＨｚ以上の周波数帯で動作する場合において、第１導電膜と第２導電膜との間隔は、３００μｍ〜１８００μｍであってもよい。これにより、例えば１１０ＧＨｚ以上の超高周波数帯を用いる半導体装置内の電磁波の伝搬量が一層減衰される。
【００１５】
［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１６】
図１は、本実施形態に係る半導体装置を示す図である。図１（ａ）は半導体装置の平面図を、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線矢視部分断面図をそれぞれ示す。図１（ａ）及び図１（ｂ）に示されるように、半導体装置１は、半導体基板２、デバイス領域（回路部）３、第１端子４、第２端子５、第１導電膜６、第２導電膜７、ＧＮＤ端子８、ＧＮＤ層Ｇ、及び信号ラインＳ１，Ｓ２を備える。半導体装置１は、例えばモノリシックマイクロ波集積回路（以下、ＭＭＩＣ：Monolithic  Microwave  Integrated  Circuitとする）である。
【００１７】
半導体基板２は、例えばＧａＡｓ基板又はＳｉ基板である。厚さ方向から見て半導体基板２は矩形状であり、半導体基板２の長辺の長さＬ１は、例えば２０００μｍ〜３０００μｍであり、短辺の長さＬ２は例えば１５００μｍ〜２５００μｍである。また、半導体基板２の厚さＬ３は、例えば２００μｍ〜４００μｍである。半導体基板２は、主面２ａ、主面２ａの反対側である裏面２ｂ、主面２ａの短辺の一に沿った側面２ｃ、及び側面２ｃに対向する（反対方向を向く）側面２ｄを有する。
【００１８】
図１（ｂ）に示されるように、デバイス領域３は、半導体基板２の主面２ａ上の略中央部に設けられる。デバイス領域３は、高周波帯（例えば８０ＧＨｚ以上）、又は超高周波帯等（例えば１１０ＧＨｚ以上、１２０ＧＨｚ以上、若しくは１３０ＧＨｚ以上）で用いられることが好ましい。デバイス領域３は、例えば電界効果トランジスタで構成される。デバイス領域３は、図示しない種々の配線及びキャパシタ等のパッシブ素子に接続される。これらの配線及び素子は積層されていてもよい。
【００１９】
図１（ｂ）に示されるように、第１端子４は、主面２ａ上における側面２ｃ側に設けられ、信号ラインＳ１を介してデバイス領域３に接続される。第２端子５は、主面２ａ上における側面２ｄ側に設けられ、信号ラインＳ２を介してデバイス領域３に接続される。ＧＮＤ端子８は、例えばスズ、銀、銅等の金属又はそれらの合金等で形成された導電性パッド（半田ボール）１９ｃなどを含み、ＧＮＤ層Ｇに接続される。ＧＮＤ層Ｇは、図示しないビア等を介してデバイス領域３に接続される。第１端子４、第２端子５及びＧＮＤ層Ｇは、金（Ａｕ）等の金属により形成される。
【００２０】
図１（ａ）に示されるように、第１導電膜６及び第２導電膜７は裏面２ｂ上に設けられる。第１導電膜６及び第２導電膜７は、厚さ方向から見て矩形状であり、ニッケルクロム（ＮｉＣｒ）からなる抵抗体で形成される。ここで抵抗体とは、例えば室温にて１．０×１０−５Ω〜９．０×１０−７Ωｍの電気抵抗率を有する導電体とする。第１導電膜６及び第２導電膜７は、金（Ａｕ）からなる導電体で形成されても良い。第１導電膜６及び第２導電膜７の膜厚は、例えば０．５μｍ〜３μｍである。第１導電膜６は、側面２ｄに対して側面２ｃ寄りに配置される。第１導電膜６は、半導体基板２の厚さ方向から見て第１端子４と重なっていてもよい。第２導電膜７は、第１導電膜６と、側面２ｄとの間に配置される。第２導電膜７は、当該厚さ方向から見て第２端子５と重なっていてもよい。第１導電膜６及び第２導電膜７は、互いに電気的に分離されている。また、第１導電膜６及び第２導電膜７は、電気的にフローティング（電源、グランド、基準電位に接続していない状態）である。第１導電膜６と第２導電膜７との間隔Ｄは、例えば４００μｍ〜２０００μｍでもよいし、４００μｍ〜１５００μｍでもよいし、５００μｍ〜１２００μｍでもよいし、６００μｍ〜１０００μｍでもよい。
【００２１】
以上に説明した、本実施形態の半導体装置１によって得られる効果について説明する。前述したように、本実施形態に係る半導体装置１では、裏面２ｂ上に設けられた第１導電膜６及び第２導電膜７は、互いに電気的に分離されている。これにより、例えば第１端子４から入力された信号に起因した電磁波が、半導体基板２の裏面２ｂ上に設けられた第１導電膜６及び第２導電膜７を介して第２端子５に伝搬されることが抑制される。また、半導体基板２の裏面２ｂ上に第１導電膜６及び第２導電膜７が設けられることにより、半導体基板２内部を伝搬する電磁波が当該裏面２ｂにて反射することが抑制される。これにより、当該裏面２ｂにて反射した電磁波がデバイス領域３に伝搬されることが抑制される。したがって、超高周波帯を用いる半導体装置１内の電磁波の伝搬量が十分に減衰される。
【００２２】
ＭＭＩＣ等の半導体装置が配線基板等に実装される場合、当該半導体装置のデバイス領域（回路部）が配線基板のＧＮＤに接続されるまでの距離が長くなるため、デバイス領域内の接地配線の一部が十分に接地しないことがある。この場合、半導体装置内の電磁波の伝搬量を十分に減衰する対策を行わないと、例えば半導体装置から出力される信号がデバイス領域内の接地配線を介して伝搬することにより、入力端子等にフィードバックすることがある。これにより、半導体装置の複数の端子間にて干渉が発生し、半導体装置から劣化した周波数特性を有する信号が発信されることなどがある。
【００２３】
これに対して、本実施形態に係る半導体装置１では、半導体装置１内の電磁波の伝搬量が十分に減衰される。したがって、例えば半導体装置１に設けられた第１端子４と第２端子５との間の干渉等が抑制され、劣化した周波数特性を有する信号が発信されることが抑制される。
【００２４】
また、第１導電膜６及び第２導電膜７は、電気的にフローティングであってもよい。これにより、例えば第１端子４から入力された信号に起因した電磁波が、第１導電膜６を介して第２導電膜７に伝搬されることがより抑制される。
【００２５】
また、第１導電膜６及び第２導電膜７は抵抗体であってもよい。これにより、第１導電膜６及び第２導電膜７の膜厚を製造が容易な膜厚に設定することができる。
【００２６】
また、デバイス領域３が１１０ＧＨｚ以上の周波数帯で動作する場合において、第１導電膜６及び第２導電膜７の間隔Ｄは、３００μｍ〜１８００μｍであってもよい。これにより、例えば１１０ＧＨｚ以上の超高周波数帯を用いる半導体装置１内の電磁波の伝搬量が一層減衰される。
【実施例】
【００２７】
本発明を以下の実施例によりさらに詳細に説明するが、本発明はこれらの例に限定されるものではない。
【００２８】
（実施例１）
図２は、実施例１の測定用試料を示す図である。図２（ａ）は実施例１の測定用試料の平面図を、図２（ｂ）は図２（ａ）のＩＩｂ−ＩＩｂ線矢視部分断面図をそれぞれ示す。図２（ａ）及び図２（ｂ）に示される測定用試料３０を準備した。まず、図２（ａ）及び図２（ｂ）に示されるように、半導体基板１２、デバイス領域（回路部）１３、第１端子１４、第２端子１５、第１導電膜１６、第２導電膜１７、ＧＮＤ端子１８、ＧＮＤ層Ｇ、及び信号ラインＳ１，Ｓ２を備える半導体装置１１を準備した。半導体装置１１は、ＭＭＩＣとした。厚さ方向から見て半導体基板１２は矩形状のＧａＡｓ基板であり、半導体基板１２の長辺の長さＬ１は、２３００μｍであり、短辺の長さＬ２は１７００μｍである。また、半導体基板１２の厚さＬ３は、２５０μｍである。半導体基板１２の主面１２ａ上には、デバイス領域１３と、第１端子１４と、第２端子１５とが設けられている。主面１２ａに対向する裏面１２ｂ上には、ニッケルクロム（ＮｉＣｒ）膜からなる抵抗体が形成されており、膜厚が１μｍである第１導電膜１６及び第２導電膜１７が設けられている。第１導電膜１６及び第２導電膜１７は、厚さ方向から見て矩形状であり、電気的に分離している。また、第１導電膜１６及び第２導電膜１７は、電気的にフローティング（電源、グランド、基準電位に接続していない状態）である。第１導電膜１６は、側面１２ｄに対して側面１２ｃ寄りに配置されており、第２導電膜１７は、第１導電膜１６と、側面１２ｄとの間に配置されている。第１導電膜１６及び第２導電膜１７の間隔Ｄは、７００μｍとした。
【００２９】
また、第１導電部２１、第２導電部２２、及び第３導電部２３を有する治具２０を準備し、半導体装置１１を治具２０に実装した。これにより、半導体装置１１が治具２０に実装された測定用試料３０を準備した。第１端子１４は導電性パッド１９ａを介して第１導電部２１に接続され、第２端子１５は導電性パッド１９ｂを介して第２導電部２２に接続され、ＧＮＤ層Ｇは、ＧＮＤ端子１８の導電性パッド１９ｃを介して第３導電部２３に接続されている。なお、第１導電部２１及び第２導電部２２の抵抗は５０Ωとし、第３導電部２３は、治具２０の接地配線ＧＮＤに接続されている。導電性パッド１９ａ〜１９ｃの径は１２０μｍとし、導電性パッド１９ａ〜１９ｃの互いのピッチは３００μｍとした。
【００３０】
（実施例２）
第１導電膜及び第２導電膜の材質を金（Ａｕ）とした以外は、実施例１と同様にして測定用試料を準備した。
【００３１】
（比較例）
図３は、比較例の測定用試料を示す図である。図３（ａ）は比較例の測定用試料の平面図を、図３（ｂ）は図３（ａ）のＩＩＩｂ−ＩＩＩｂ線矢視部分断面図をそれぞれ示す。図３（ａ）及び図３（ｂ）に示されるように、半導体装置１１Ａは、半導体基板１２の裏面１２ｂ上全体に、膜厚が１μｍのＮｉＣｒ膜からなる導電膜１６Ａが設けられた以外は、実施例１の半導体装置１１と同一形状を有する。実施例１と同様に、半導体装置１１Ａを治具２０に実装することにより、測定用試料４０を準備した。
【００３２】
（アイソレーション特性の評価）
実施例１に係る測定用試料３０と、実施例２に係る測定用試料と、比較例に係る測定用試料４０とについて、それぞれ以下のようにしてアイソレーション特性を評価した。なお、アイソレーション特性は、入力電力と出力電力との比率（デジベル（ｄＢ））で表され、信号の漏れの程度を示す。アイソレーション特性の値が小さいほど、信号の漏れが小さく、アイソレーション特性が良好であると評価される。また、アイソレーション特性の値が小さいほど、半導体装置内の電磁波の伝搬量が減衰していると評価される。
【００３３】
第１導電部２１に交流電源の一端とＲＦプローブの一端とを接続させた。また、第２導電部２２に、交流電源の他端とＲＦプローブの他端とを接続させた。交流電源の周波数を１０ＧＨｚ付近から１５０ＧＨｚまで変化させたときの半導体装置のアイソレーション特性を測定した。
【００３４】
図４には、実施例１及び比較例のアイソレーション特性の測定結果が示される。実線は実施例１のアイソレーション特性の測定結果を示しており、破線は比較例のアイソレーション特性の測定結果を示している。図４に示されるように、例えば１１０ＧＨｚ以上の超高周波帯において、比較例よりも実施例１の方が、アイソレーション特性が良好であると確認された。例えば交流電源の周波数が１２０ＧＨｚの場合、比較例は−２２ｄＢを示していることに対して、実施例１は−４６ｄＢを示している。したがって、第１導電膜１６と第２導電膜１７との間隔Ｄを設けることによって、超高周波帯における半導体装置のアイソレーション特性が改善することが確認された。
【００３５】
図５には、実施例２及び比較例のアイソレーション特性の測定結果が示される。実線は実施例２のアイソレーション特性の測定結果を示しており、破線は比較例のアイソレーション特性の測定結果を示している。図５に示されるように、１１０ＧＨｚ以上の超高周波帯において、比較例よりも実施例２の方が、アイソレーション特性が良好であると確認された。例えば交流電源の周波数が１２０ＧＨｚの場合、実施例２は−４５ｄＢを示している。したがって、第１導電膜１６及び第２導電膜１７の材質がＡｕであっても、第１導電膜１６と第２導電膜１７との間隔Ｄを設けることによって、半導体装置のアイソレーション特性が改善することが確認された。
【００３６】
また、図６〜９には、実施例１の測定用試料において、第１導電膜１６と第２導電膜１７との間隔Ｄを変更した時のアイソレーション特性のシミュレーション結果を示す。ここでは、間隔Ｄを０μｍ〜２３００μｍとした。
【００３７】
図６には、交流電源の周波数を８０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果が示される。なお、図４に示されるように、交流電源の周波数を８０ＧＨｚとしたときの比較例のアイソレーション特性は、約−３０ｄＢである。
【００３８】
交流電源の周波数が８０ＧＨｚの場合、測定用試料は間隔Ｄの大きさにかかわらず、−３０ｄＢより小さいアイソレーション特性を示すことが確認された。
【００３９】
図７には、交流電源の周波数を１１０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果が示される。なお、図４に示されるように、交流電源の周波数を１１０ＧＨｚとしたときの比較例のアイソレーション特性は、約−３０ｄＢである。
【００４０】
交流電源の周波数が１１０ＧＨｚの場合、測定用試料は、間隔Ｄが例えば３００μｍ〜１８００μｍの場合、−３０ｄＢより小さいアイソレーション特性を示すことが確認された。特に、間隔Ｄが例えば９５０μｍ〜１５００μｍの場合、測定用試料は−４０ｄＢ以下のアイソレーション特性を示すことが確認された。
【００４１】
図８には、交流電源の周波数を１２０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果が示される。なお、図４に示されるように、交流電源の周波数を１２０ＧＨｚとしたときの比較例のアイソレーション特性は、約−２０ｄＢである。
【００４２】
交流電源の周波数が１２０ＧＨｚの場合、測定用試料は、間隔Ｄが例えば２１００μｍ以下の場合、−２０ｄＢより小さいアイソレーション特性を示すことが確認された。また、間隔Ｄが例えば４００μｍ〜１６００μｍの場合、測定用試料は−３０ｄＢ以下のアイソレーション特性を示すことが確認された。特に、間隔Ｄが例えば６００μｍ〜９５０の場合、測定用試料は−４０ｄＢ以下のアイソレーション特性を示すことが確認された。間隔Ｄが７００μｍの場合、測定用試料は最も良好なアイソレーション特性を示すことが確認された。
【００４３】
図９には、交流電源の周波数を１３０ＧＨｚとしたときのアイソレーション特性のシミュレーション結果が示される。なお、図４に示されるように、交流電源の周波数を１３０ＧＨｚとしたときの比較例のアイソレーション特性は、約−３０ｄＢである。
【００４４】
交流電源の周波数が１３０ＧＨｚの場合、測定用試料は、間隔Ｄが例えば１００μｍ〜１８００μｍの場合、−３０ｄＢより小さいアイソレーション特性を示すことが確認できた。特に、間隔Ｄが４００μｍ〜７００μｍ、１２００μｍ〜１５００μｍ等の場合、測定用試料は−４０ｄＢ以下のアイソレーション特性を示すことが確認できた。
【００４５】
本発明による半導体装置は、上述した実施形態及び実施例に限られるものではなく、他に様々な変形が可能である。上記実施形態では第１導電膜６と第２導電膜７との間隔Ｄは一定である場合を例示したが、間隔Ｄは一定でなくてもよい。この場合、第１導電膜６と第２導電膜７との間隔が最も狭い箇所を間隔Ｄとしてもよい。また、図１（ａ）に示される第１導電膜６及び第２導電膜７は共に矩形状を例示したが、三角形状、円形状、楕円形状、多角形状等でもよい。
【符号の説明】
【００４６】
１，１１，１１Ａ…半導体装置、２，１２…半導体基板、２ａ，１２ａ…主面、２ｂ，１２ｂ…裏面、２ｃ，２ｄ…側面、３，１３…デバイス領域（回路部）、４，１４…第１端子、５，１５…第２端子、６，１６…第１導電膜、７，１７…第２導電膜、８，１８…ＧＮＤ端子、１６Ａ…導電膜、１９ａ〜１９ｃ…導電性パッド、２０…治具、２１…第１導電部、２２…第２導電部、２３…第３導電部、３０，４０…測定用試料、Ｄ…間隔、Ｇ…ＧＮＤ層、Ｌ１，Ｌ２…長さ、Ｌ３…厚さ、Ｓ１，Ｓ２…信号ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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