(57)【要約】【課題】  電源逆接続時、半導体集積回路で発生する電流を抑制するする。【解決手段】  一つの実施形態によれば、半導体集積回路は、信号処理部と保護回路を有する。信号処理部は、電源が供給され、信号処理された信号を出力する。保護回路は、前記信号処理部に接続されるゲート制御回路と、ゲートに前記ゲート制御回路から出力された信号が入力され、一端が前記信号処理部の基板及び前記ゲート制御回路の基板に接続され、他端が接地電圧に接続される第１トランジスタとを有する。【選択図】  図１
2015211163.tif 000002
【特許請求の範囲】
【請求項１】
電源が供給され、信号処理された信号を出力する信号処理部と、
前記信号処理部に接続されるゲート制御回路と、ゲートに前記ゲート制御回路から出力された信号が入力され、一端が前記信号処理部の基板及び前記ゲート制御回路の基板に接続され、他端が接地電圧に接続される第１トランジスタとを有する保護回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記ゲート制御回路は、第１抵抗、第２抵抗、及び第１ダイオードを有し、
前記第１抵抗は一端が前記信号処理部に接続され、他端が前記第１トランジスタのゲートに接続され、
第２抵抗は一端が前記第１抵抗の他端に接続され、他端が前記ゲート制御回路の基板に接続され、
前記第１ダイオードはカソードが前記第１抵抗の他端に接続され、アノードが前記ゲート制御回路の基板に接続される
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ゲート制御回路は、第３抵抗を有し、
前記第３抵抗は一端が前記第１抵抗の他端に接続され、他端が前記第１トランジスタのゲートに接続される
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
保護回路は、第２ダイオードを有し、
前記第２ダイオードはアノードが前記第１トランジスタの一端に接続され、カソードが前記接地電圧に接続される
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
電源が供給され、信号処理された信号を出力する信号処理部と、
前記電源が供給されるゲート制御回路と、ゲートに前記ゲート制御回路から出力された信号が入力され、一端が前記信号処理部の基板及び前記ゲート制御回路の基板に接続され、他端が接地電圧に接続される第１トランジスタとを有する保護回路と、
を具備することを特徴とする半導体集積回路。
【請求項６】
前記保護回路は、アノードが前記ゲート制御回路の基板に接続され、カソードが前記接地電圧に設定される第１ダイオードを有する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
電源印加時、前記第１トランジスタがオンして前記信号処理部の基板及び前記ゲート制御回路の基板が前記接地電圧に接続され、
電源逆接続時、前記第１トランジスタがオフして、前記信号処理部の基板及び前記ゲート制御回路の基板と前記接地電圧の間が開放される
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記ゲート制御回路は、第２トランジスタ、第１乃至３抵抗、及び第２乃至５ダイオードを有し、
前記第１抵抗は一端が前記電源に接続され、
前記第２抵抗は一端が前記電源に接続され、
前記第２トランジスタはゲートが前記第１抵抗の他端に接続され、一端が前記第２抵抗の他端に接続され、
前記第２ダイオードはカソードが前記第１抵抗の他端に接続され、アノードが前記ゲート制御回路の基板に接続され、
前記第３ダイオードはアノードが前記第１抵抗の他端に接続され、
前記第４ダイオードはカソードが前記第３ダイオードのカソードに接続され、アノードが前記ゲート制御回路の基板に接続され、
前記第３抵抗は一端が前記第１トランジスタのゲートに接続され、他端が前記ゲート制御回路の基板に接続され、
前記第５ダイオードは、カソードが前記第１トランジスタのゲートに接続され、アノードが前記ゲート制御回路の基板に接続される
ことを特徴とする請求項５乃至７のいずれか1項に記載の半導体集積回路。
【請求項９】
前記第１トランジスタは、Ｎｃｈ  ＭＯＳトランジスタであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
一般に、電子機器には外部から電源が供給される。例えば車載電子システムに対してバッテリーなどの外部直流電源を接続する場合、誤接続等により電源が逆接続されると車載電子システムに搭載される半導体集積回路に過電流が流れ、素子が破壊する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５９６２７号公報
【特許文献２】特開２０１１−１３０６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、電源逆接続時に発生する電流を抑制することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、半導体集積回路は、信号処理部と保護回路を有する。信号処理部は、電源が供給され、信号処理された信号を出力する。保護回路は、前記信号処理部に接続されるゲート制御回路と、ゲートに前記ゲート制御回路から出力された信号が入力され、一端が前記信号処理部の基板及び前記ゲート制御回路の基板に接続され、他端が接地電圧に接続される第１トランジスタとを有する。
【図面の簡単な説明】
【０００６】
【図１】第一の実施形態に係る半導体集積回路の概略構成を示す回路図である。
【図２】第一の実施形態に係る電源供給時での半導体集積回路の動作を示す図である。
【図３】第一の実施形態に係る電源逆接続時での半導体集積回路の動作を示す図である。
【図４】電源逆接続時での第一の比較例の半導体集積回路の動作を示す図である。
【図５】第二の実施形態に係る半導体集積回路の概略構成を示す回路図である。
【図６】第三の実施形態に係る半導体集積回路の概略構成を示す回路図である。
【図７】第四の実施形態に係る半導体集積回路の概略構成を示す回路図である。
【図８】第四の実施形態に係るゲート制御回路を示す回路図である。
【図９】第一の変形例に係る半導体集積回路の概略構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下本発明の実施形態について図面を参照しながら説明する。
【０００８】
（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路の概略構成を示す回路図である。本実施形態では、電源逆接続時に流れる電流を抑制し、素子の破壊を防止する保護回路を半導体集積回路に設けている。
【０００９】
図１に示すように、半導体集積回路９０は、制御部１（第１制御部）、制御部２（第２制御部）、出力トランジスタＰＭＴ１（第１出力トランジスタ）、出力トランジスタＮＭＴ１（第２出力トランジスタ）、出力端子Ｐｖｏｕｔを有する。半導体集積回路９０は、出力端子Ｐｖｏｕｔを介して出力電圧Ｖｏｕｔを負荷３に供給する。
【００１０】
半導体集積回路９０は、例えば降圧型ＤＣ−ＤＣコンバータや昇圧型ＤＣ−ＤＣコンバータなどに適用される。この際、半導体集積回路９０は、出力電圧Ｖｏｕｔを安定化する安定化コンデンサ、インダクタ、コイル等を接続して使用される。半導体集積回路９０は、例えば車載電子システム、ポータブル電子機器、産業用自動制御機器、ラップトップコンピュータなどに搭載される。
【００１１】
本実施形態では、半導体集積回路９０の制御部２（第２制御部）に、電源逆接続時に半導体集積回路９０に流れる電流を抑制し、半導体集積回路９０を構成する素子の破壊を防止する保護回路４０を設けている。
【００１２】
制御部１（第１制御部）は、高電位側電源（電源）Ｖｄｄと低電位側電源（接地電圧）Ｖｓｓの間に設けられ、出力トランジスタＰＭＴ１（第１出力トランジスタ）のオン・オフ動作を制御する制御信号Ｓｓｇ１を生成する。なお、高電位側電源（電源）Ｖｄｄは、入力電圧Ｖｉｎとも呼称される。
【００１３】
出力トランジスタＰＭＴ１（第１出力トランジスタ）は、ハイサイド側に設けられるＰｃｈ  ＤＭＯＳトランジスタである。ＤＭＯＳトランジスタは、ドレイン−ソース間電圧、ゲート絶縁膜の絶縁破壊電圧などがロジック動作するＭＯＳトランジスタと比較して高い、高耐圧トランジスタである。出力トランジスタＰＭＴ１（第１出力トランジスタ）は、一端（ソース）が高電位側電源（電源）Ｖｄｄに接続され、ゲートに制御信号Ｓｓｇ１が入力され、他端（ドレイン）がノードＮ４に接続される。出力トランジスタＰＭＴ１（第１出力トランジスタ）は、制御信号Ｓｓｇ１に基づいて動作し、ノードＮ４側から出力電圧Ｖｏｕｔを出力する。出力トランジスタＰＭＴ１（第１出力トランジスタ）は、制御信号Ｓｓｇ１が“Ｌｏｗ”レベル（イネーブル状態）のときにオンし、“Ｈｉｇｈ”レベル（ディセーブル状態）のときにオフする。
【００１４】
制御部２（第２制御部）は、制御回路１１と保護回路４０を有する。制御回路１１（信号処理部）は、高電位側電源（電源）Ｖｄｄが供給され、出力トランジスタＮＭＴ１（第１出力トランジスタ）のオン・オフを制御する制御信号Ｓｓｇ２を生成する。
【００１５】
出力トランジスタＮＭＴ１（第２出力トランジスタ）は、ローサイド側に設けられるＮｃｈ  ＤＭＯＳトランジスタである。出力トランジスタＮＭＴ１（第２出力トランジスタ）は、一端（ドレイン）がノードＮ４に接続され、ゲートに制御信号Ｓｓｇ２が入力され、他端（ソース）が低電位側電源（接地電圧）Ｖｓｓに接続される。出力トランジスタＮＭＴ１（第２出力トランジスタ）は、制御信号Ｓｓｇ２に基づいて動作する。出力トランジスタＮＭＴ１（第２出力トランジスタ）は、制御信号Ｓｓｇ２が“Ｈｉｇｈ”レベル（イネーブル状態）のときにオンし、“Ｌｏｗ”レベル（ディセーブル状態）のときにオフする。
【００１６】
出力トランジスタＰＭＴ１（第１出力トランジスタ）がオンし、出力トランジスタＮＭＴ１（第２出力トランジスタ）がオフしたときに、“Ｈｉｇｈ”レベルの出力電圧Ｖｏｕｔが出力される。出力トランジスタＰＭＴ１（第１出力トランジスタ）がオフし、出力トランジスタＮＭＴ１（第２出力トランジスタ）がオンしたときに、“Ｌｏｗ”レベルの出力電圧Ｖｏｕｔが出力される。
【００１７】
保護回路４０は、ゲート制御回路１２とＮｃｈ  ＭＯＳトランジスタＮＭＴ１１を有する。ゲート制御回路１２は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１のオン・オフ動作の制御を行う。ゲート制御回路１２は、一端が制御回路１１に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＭＴ１１のゲートに接続される。ゲート制御回路１２は、抵抗Ｒ１、抵抗Ｒ２、及びダイオードＤ１を有する。
【００１８】
抵抗Ｒ２（第１抵抗）は、一端（ノードＮ１）が制御回路１１に接続され、他端がノードＮ２に接続される。抵抗Ｒ１（第２抵抗）は、一端がノードＮ２（抵抗Ｒ２の他端）に接続され、他端が基板Ｓｕｂに接続される。ダイオードＤ１は、カソードがノードＮ２（抵抗Ｒ２の他端）に接続され、アノードが基板Ｓｕｂに接続される。ダイオードＤ１は、ツェナーダイオードである。
【００１９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ゲートにゲート制御回路１２から出力される信号が入力され、ゲート制御回路１２から出力される信号に基づいてオン・オフ動作する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、Ｎｃｈ  ＤＭＯＳトランジスタである。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、一端（ドレイン）が制御回路１１の基板Ｓｕｂとゲート制御回路１２の基板Ｓｕｂに接続され、ゲートがノードＮ２に接続され、他端（ソース）が低電位側電源（接地電圧）Ｖｓｓに接続される。
【００２０】
ここで、制御回路１１が１つの半導体集積回路から構成されている場合、制御回路１１の基板Ｓｕｂは半導体基板である。制御回路１１が複数の半導体集積回路から構成されている場合、制御回路１１の基板Ｓｕｂは、複数の半導体集積回路を載置する、例えば金属などから構成される導電性基板である。
【００２１】
ゲート制御回路１２が１つの半導体集積回路から構成されている場合、ゲート制御回路１２の基板Ｓｕｂは半導体基板である。ゲート制御回路１２が複数の半導体素子から構成されている場合、ゲート制御回路１２の基板Ｓｕｂは、複数の半導体素子を載置する、例えば金属などから構成される導電性基板である。
【００２２】
次に、半導体集積回路の電源供給時と電源逆接続時での動作について図２乃至４を参照して説明する。図２は電源供給時での半導体集積回路９０の動作を示す図である。図３は電源逆接続時での半導体集積回路９０の動作を示す図である。図４は電源逆接続時での第一の比較例の半導体集積回路１００の動作を示す図である。ここで、第一の比較例の半導体集積回路１００は、本実施形態の半導体集積回路９０から保護回路４０を省略したものである。
【００２３】
図２に示すように、半導体集積回路９０は、高電位側電源（電源）Ｖｄｄが供給されると、制御部１（第１制御部）が動作を開始し、制御信号Ｓｓｇ１を出力トランジスタＰＭＴ１のゲートに出力する。
【００２４】
制御回路１１に高電位側電源（電源）Ｖｄｄが供給され、ゲート制御回路１２のノードＮ２が“Ｈｉｇｈ”レベルとなる。制御回路１１の基板Ｓｕｂとゲート制御回路１２の基板Ｓｕｂに接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ１１の一端（ドレイン）が“Ｈｉｇｈ”レベルとなり、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１の他端（ソース）が低電位側電源（接地電圧）Ｖｓｓとなる。
【００２５】
抵抗Ｒ１とダイオードＤ１は、ノードＮ２の電圧（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１のゲート電圧）を制御回路１１の基板Ｓｕｂとゲート制御回路１２の基板Ｓｕｂよりも高い電圧に維持する。このため、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１がオンし、制御回路１１の基板Ｓｕｂとゲート制御回路１２の基板Ｓｕｂが低電位側電源（接地電圧）Ｖｓｓに接続される。制御回路１１の基板Ｓｕｂとゲート制御回路１２の基板Ｓｕｂが低電位側電源（接地電圧）Ｖｓｓに設定される。
【００２６】
制御回路１１は動作を開始し、制御信号Ｓｓｇ２を出力トランジスタＮＭＴ１のゲートに出力する。この結果、半導体集積回路９０は、通常動作して負荷３に出力電圧Ｖｏｕｔを供給する。
【００２７】
図３に示すように、半導体集積回路９０の電源逆接続時、制御部１（第１制御部）は動作せず、イネーブル状態の“Ｌｏｗ”レベルの制御信号Ｓｓｇ１を出力トランジスタＰＭＴ１（第１出力トランジスタ）のゲートに出力できない。このため、出力トランジスタＰＭＴ１（第１出力トランジスタ）はオフしている。
【００２８】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１の他端（ソース）が“Ｈｉｇｈ”レベル（高電位側電源（電源）Ｖｄｄ電圧）となり、制御回路１１の基板Ｓｕｂとゲート制御回路１２の基板Ｓｕｂに接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ１１の一端（ドレイン）が“Ｌｏｗ”レベル、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１のゲート（ゲート制御回路１２のノードＮ２）が“Ｌｏｗ”レベルとなる。
【００２９】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１はオフし、制御回路１１の基板Ｓｕｂ及びゲート制御回路１２の基板Ｓｕｂと低電位側電源（電圧）Ｖｓｓの間が開放される。この結果、制御回路１１は動作できず、イネーブル状態の“Ｈｉｇｈ”レベルの制御信号Ｓｓｇ２を出力トランジスタＮＭＴ１（第２出力トランジスタ）のゲートに出力できない。この結果、出力トランジスタＮＭＴ１（第２出力トランジスタ）はオフし、半導体集積回路９０に流れる電流を大幅に抑制することができる。
【００３０】
図４に示すように、第一の比較例の半導体集積回路１００の電源逆接続時、制御回路１１に発生する寄生ダイオードＤｐ１１を介して、高電位側電源（電源）Ｖｄｄと出力トランジスタＮＭＴ１（第２出力トランジスタ）のゲートが接続される。具体的には、寄生ダイオードＤｐ１１のアノードが高電位側電源（電源）Ｖｄｄに接続され、寄生ダイオードＤｐ１１のカノードが出力トランジスタＮＭＴ１（第２出力トランジスタ）のゲートに接続される。
【００３１】
出力トランジスタＮＭＴ１（第２出力トランジスタ）のゲートが“Ｈｉｇｈ”レベルとなり、出力トランジスタＮＭＴ１（第２出力トランジスタ）の他端（第２端子）が“Ｈｉｇｈ”レベルとなり、出力トランジスタＮＭＴ１（第２出力トランジスタ）の一端（第１端子）が“Ｌｏｗ”レベルとなる。この結果、出力トランジスタＮＭＴ１（第２出力トランジスタ）がオンし、出力トランジスタＮＭＴ１（第２出力トランジスタ）の他端（第２端子）側から出力トランジスタＮＭＴ１（第２出力トランジスタ）の一端（第１端子）側へ非常に大きな電流Ｉｐが流れる。この電流Ｉｐは、出力トランジスタＰＭＴ１（第１出力トランジスタ）に設けられるダイオード（図示せず）を介して低電位側電源（接地電圧）Ｖｓｓ側に流れる。また、出力端子Ｐｖｏｕｔを介して負荷３側にも流れる。
【００３２】
上述したように、本実施形態の半導体集積回路９０では、半導体集積回路９０の電源逆接続時、ゲート制御回路１２に基づいてＮｃｈ  ＭＯＳトランジスタＮＭＴ１１がオフし、制御回路１１の基板Ｓｕｂ及びゲート制御回路１２の基板Ｓｕｂと低電位側電源（接地電圧）Ｖｓｓの間が開放される。
【００３３】
このため、電源逆接続時、半導体集積回路９０に発生する電流を大幅に抑制することができる。したがって、電源逆接続時に発生する半導体集積回路９０を構成する素子の劣化や破壊を防止することができる。保護回路４０を構成する回路や素子数が少ないので、半導体集積回路９０のスペース増加を大幅に抑制することができる。
【００３４】
なお、図９に示す第一の変形例の半導体集積回路９０ａのような構成にしてもよい。具体的には、制御部２ｂ（第２制御部）は制御回路１１と保護回路４０ａを有する。保護回路４０ａはゲート制御回路１２ａとＮｃｈ  ＭＯＳトランジスタＮＭＴ１１を有する。ゲート制御回路１２ａは抵抗Ｒ１乃至Ｒ３、ダイオードＤ１を有する。ゲート制御回路１２ａは、本実施形態のゲート制御回路１２に抵抗Ｒ３を追加したものである。抵抗Ｒ３は、一端がノードＮ２に接続され、他端がノードＮ３（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１のゲート）に接続される。ゲート制御回路１２ａは、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１を制御する。
【００３５】
（第二の実施形態）
次に、本発明の第二の実施形態に係る半導体集積回路について、図面を参照して説明する。図５は半導体集積回路の概略構成を示す回路図である。本実施形態では、ハイサイド側の出力トランジスタを制御する制御部にも保護回路を設けて、半導体集積回路に流れる電流を抑制し、半導体集積回路内部の素子の破壊を防止している。
【００３６】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図５に示すように、半導体集積回路９１は、制御部１ａ（第１制御部）、制御部２（第２制御部）、出力トランジスタＮＭＴ１（第２出力トランジスタ）、出力トランジスタＮＭＴ２（第１出力トランジスタ）、出力端子Ｐｖｏｕｔを有する。半導体集積回路９１は、出力端子Ｐｖｏｕｔを介して出力電圧Ｖｏｕｔを負荷３に供給する。
【００３８】
半導体集積回路９１は、例えば降圧型ＤＣ−ＤＣコンバータや昇圧型ＤＣ−ＤＣコンバータなどに適用される。半導体集積回路９１は、例えば車載電子システム、ポータブル電子機器、産業用自動制御機器、ラップトップコンピュータなどに搭載される。
【００３９】
半導体集積回路９１の制御部１ａ（第１制御部）に、電源逆接続時に半導体集積回路９１のハイサイド側に流れる電流を抑制し、半導体集積回路９１内部の素子の破壊を防止する保護回路４１を設けている。半導体集積回路９１の制御部２（第２制御部）に、電源逆接続時に半導体集積回路９１のローサイド側に流れる電流を抑制し、半導体集積回路９２内部の素子の破壊を防止する保護回路４０（第一の実施形態と同様）を設けている。
【００４０】
制御部１ａ（第１制御部）は、高電位側電源（電源）Ｖｄｄと低電位側電源（接地電圧）Ｖｓｓの間に設けられる。制御部１ａ（第１制御部）は、制御回路１３と保護回路４１を有する。制御回路１３（信号処理部）は、高電位側電源（電源）Ｖｄｄが供給され、出力トランジスタＮＭＴ２（第１出力トランジスタ）のオン・オフを制御する制御信号Ｓｓｇ１１を生成する。
【００４１】
出力トランジスタＮＭＴ２（第１出力トランジスタ）は、ハイサイド側に設けられるＮｃｈ  ＤＭＯＳトランジスタである。出力トランジスタＮＭＴ２（第１出力トランジスタ）は、一端（ドレイン）が高電位側電源（電源）Ｖｄｄに接続され、ゲートに制御信号Ｓｓｇ１１が入力され、他端（ソース）がノードＮ４に接続される。出力トランジスタＮＭＴ２（第１出力トランジスタ）は、制御信号Ｓｓｇ１１が“Ｈｉｇｈ”レベル（イネーブル状態）のときにオンし、“Ｌｏｗ”レベル（ディセーブル状態）のときにオフする。出力トランジスタＮＭＴ２（第１出力トランジスタ）は、制御信号Ｓｓｇ１１に基づいて動作し、出力電圧ＶｏｕｔをノードＮ４側から出力する。
【００４２】
保護回路４１は、ゲート制御回路１４とＮｃｈ  ＭＯＳトランジスタＮＭＴ１２を有する。ゲート制御回路１４は、第一の実施形態のゲート制御回路１２と同様な回路構成を有し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２を制御する。ゲート制御回路１４は、一端が制御回路１３に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のゲートに接続される。
【００４３】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ゲート制御回路１４に基づいてオン・オフ動作する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、Ｎｃｈ  ＤＭＯＳトランジスタである。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、一端（ドレイン）が制御回路１３の基板Ｓｕｂとゲート制御回路１４の基板Ｓｕｂに接続され、ゲートがゲート制御回路１４に接続され、他端（ソース）が低電位側電源（接地電圧）Ｖｓｓに接続される。
【００４４】
半導体集積回路９１に高電位側電源（電源）Ｖｄｄが供給されると、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、一端（ドレイン）が“Ｈｉｇｈ”レベル、ゲートが“Ｈｉｇｈ”レベル、他端（ソース）が“Ｌｏｗ”レベルとなる。
【００４５】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２がオンし、制御回路１３の基板Ｓｕｂとゲート制御回路１４の基板Ｓｕｂを低電位側電源（接地電圧）Ｖｓｓに設定する。
【００４６】
制御回路１３は動作を開始し、制御信号Ｓｓｇ１１を出力トランジスタＮＭＴ２のゲートに出力する。この結果、半導体集積回路９１は、通常動作して負荷３に出力電圧Ｖｏｕｔを供給する。
【００４７】
半導体集積回路９１の電源逆接続時、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２の他端（ソース）が“Ｈｉｇｈ”レベル（高電位側電源（電源）Ｖｄｄ電圧）となり、制御回路１３の基板Ｓｕｂとゲート制御回路１４の基板Ｓｕｂに接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ１１の一端（ドレイン）が“Ｌｏｗ”レベル、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２のゲートが“Ｌｏｗ”レベルとなる。
【００４８】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２はオフし、制御回路１３の基板Ｓｕｂ及びゲート制御回路１４の基板Ｓｕｂと低電位側電源（接地電圧）Ｖｓｓの間が開放される。この結果、制御回路１３は動作できず、イネーブル状態の“Ｈｉｇｈ”レベルの制御信号Ｓｓｇ１１を出力トランジスタＮＭＴ２のゲートに出力できない。この結果、出力トランジスタＮＭＴ２はオフし、半導体集積回路９１に流れる電流を大幅に抑制することができる。
【００４９】
上述したように、本実施形態の半導体集積回路９１では、半導体集積回路９１の電源逆接続時、ゲート制御回路１４に基づいてＮｃｈ  ＭＯＳトランジスタＮＭＴ１２がオフし、制御回路１３の基板Ｓｕｂ及びゲート制御回路１４の基板Ｓｕｂと低電位側電源（接地電圧）Ｖｓｓの間が開放される。
【００５０】
このため、電源逆接続時、半導体集積回路９１に発生する電流を大幅に抑制することができる。したがって、電源逆接続時に発生する半導体集積回路９１を構成する素子の劣化や破壊を防止することができる。
【００５１】
（第三の実施形態）
次に、本発明の第三の実施形態に係る半導体集積回路について、図面を参照して説明する。図６は半導体集積回路の概略構成を示す回路図である。本実施形態では、保護回路の構成を変更している。
【００５２】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５３】
図６に示すように、半導体集積回路９２は、制御部１（第１制御部）、制御部２ａ（第２制御部）、出力トランジスタＰＭＴ１（第１出力トランジスタ）、出力トランジスタＮＭＴ１（第２出力トランジスタ）、出力端子Ｐｖｏｕｔを有する。半導体集積回路９２は、出力端子Ｐｖｏｕｔを介して出力電圧Ｖｏｕｔを負荷３に供給する。
【００５４】
制御部２ａ（第２制御部）は、制御回路１１と保護回路４０ｂを有する。保護回路４０ｂは、ゲート制御回路１２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、及びダイオードＤ２を有する。保護回路４０ｂは、第一の実施形態の保護回路４０にダイオードＤ２を追加している。
【００５５】
ダイオードＤ２は、アソードがＮｃｈ  ＭＯＳトランジスタＮＭＴ１１の一端（ドレイン）に接続され、カソードが低電位側電源（接地電圧）Ｖｓｓに接続される。ダイオードＤ２は、保護ダイオードとして機能する。具体的には、半導体集積回路９２の電源逆接続時、高電位側電源（電源）Ｖｄｄ側に静電気が印可された場合、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１をＥＳＤ（Electrostatic Discharge）から保護する。
【００５６】
上述したように、本実施形態の半導体集積回路９２では、半導体集積回路９２の電源逆接続時、高電位側電源（電源）Ｖｄｄ側に静電気が印可された場合、ダイオードＤ２がＮｃｈ  ＭＯＳトランジスタＮＭＴ１１をＥＳＤから保護する。
【００５７】
このため、第一の実施形態と同じ効果の他に、半導体集積回路９２をＥＳＤから保護することができる。
【００５８】
（第四の実施形態）
次に、本発明の第四の実施形態に係る半導体集積回路について、図面を参照して説明する。図７は半導体集積回路の概略構成を示す回路図である。図８はゲート制御回路を示す回路図である。本実施形態では、アナログ回路及びデジタル回路を有する半導体集積回路の電源逆接続時に半導体集積回路に流れる電流を抑制し、素子の破壊を防止する保護回路を設けている。
【００５９】
図７に示すように、半導体集積回路２００は、アナログ回路４、デジタル回路５、及び保護回路４２を有する。保護回路４２は、電源逆接続時、アナログ回路４とジタル回路５に発生する電流を抑制し、半導体集積回路２００を構成する素子の劣化や破壊を防止する。
【００６０】
アナログ回路４（信号処理部）は、高電位側電源（電源）Ｖｄｄが供給され、アナログ信号である入力信号Ｓｉｎが入力され、増幅処理などのアナログ処理が行われ、アナログ・デジタル変換された信号Ｓａｄ１を生成する。
【００６１】
デジタル回路５（信号処理部）は、高電位側電源（電源）Ｖｄｄが供給され、信号Ｓａｄ１が入力され、デジタル演算処理された出力信号Ｓｏｕｔを出力する。デジタル回路５は、例えば論理回路、順序回路、及びメモリ等から構成される。
【００６２】
保護回路４２は、ゲート制御回路３１、ゲート制御回路３２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４、及びダイオードＤ３乃至６を有する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３とＮｃｈ  ＭＯＳトランジスタＮＭＴ１４は、例えばＮｃｈ  ＤＭＯＳトランジスタである。
【００６３】
ゲート制御回路３１は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３を制御する。ゲート制御回路３１は、高電位側電源（電源）Ｖｄｄが供給され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３のゲート（ノードＮ１１）に接続される。
【００６４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、一端（ドレイン）がアナログ回路４の基板Ｓｕｂとゲート制御回路３１の基板Ｓｕｂに接続され、ゲートがゲート制御回路３１に接続され、他端（ソース）が低電位側電源（接地電圧）Ｖｓｓに接続される。
【００６５】
ダイオードＤ３は、アノードがＮｃｈ  ＭＯＳトランジスタＮＭＴ１３の一端（ドレイン）に接続され、カソードがＮｃｈ  ＭＯＳトランジスタＮＭＴ１３の他端（ソース）に接続される。
【００６６】
ゲート制御回路３２は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４を制御する。ゲート制御回路３２は、高電位側電源（電源）Ｖｄｄが供給され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４のゲート（ノードＮ１２）に接続される。
【００６７】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、一端（ドレイン）がデジタル回路５の基板Ｓｕｂとゲート制御回路３２の基板Ｓｕｂに接続され、ゲートがゲート制御回路３２に接続され、他端（ソース）が低電位側電源（接地電圧）Ｖｓｓに接続される。
【００６８】
ダイオードＤ４は、アノードがＮｃｈ  ＭＯＳトランジスタＮＭＴ１４の一端（ドレイン）に接続され、カソードがＮｃｈ  ＭＯＳトランジスタＮＭＴ１４の他端（ソース）に接続される。
【００６９】
ダイオードＤ５は、アノードがアナログ回路４の基板Ｓｕｂとゲート制御回路３１の基板Ｓｕｂに接続され、カソードがデジタル回路５の基板Ｓｕｂとゲート制御回路３２の基板Ｓｕｂに接続される。ダイオードＤ６は、カソードがアナログ回路４の基板Ｓｕｂとゲート制御回路３１の基板Ｓｕｂに接続され、アノードがデジタル回路５の基板Ｓｕｂとゲート制御回路３２の基板Ｓｕｂに接続される。
【００７０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、電源印可時にゲート制御回路３１に基づいてオンし、アナログ回路４の基板Ｓｕｂとゲート制御回路３１の基板Ｓｕｂを低電位側電源（接地電圧）Ｖｓｓに設定する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、電源逆接続時にゲート制御回路３１に基づいてオフし、アナログ回路４の基板Ｓｕｂ及びゲート制御回路３１の基板Ｓｕｂと低電位側電源（接地電圧）Ｖｓｓの間が開放される。
【００７１】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、電源印可時にゲート制御回路３２に基づいてオンし、デジタル回路５の基板Ｓｕｂとゲート制御回路３２の基板Ｓｕｂを低電位側電源（接地電圧）Ｖｓｓに設定する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、電源逆接続時にゲート制御回路３２に基づいてオフし、デジタル回路５の基板Ｓｕｂ及びゲート制御回路３２の基板Ｓｕｂと低電位側電源（接地電圧）Ｖｓｓの間が開放される。
【００７２】
図８に示すように、ゲート制御回路３１とゲート制御回路３２は同様な回路構成を有し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、抵抗Ｒ４乃至６、及びダイオードＤ７乃至１０を有する。
【００７３】
ゲート制御回路３１では、抵抗Ｒ４は、一端が高電位側電源（電源）Ｖｄｄに接続され、他端がノードＮ２１に接続される。抵抗Ｒ５は、一端が高電位側電源（電源）Ｖｄｄに接続され、他端がノードＮ２２に接続される。
【００７４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、一端（ドレイン）がノードＮ２２に接続され、ゲートがノードＮ２１に接続され、他端（ソース）がアナログ回路４の基板Ｓｕｂ及びゲート制御回路３１の基板Ｓｕｂに接続される。
【００７５】
ダイオードＤ７は、ツェナーダイオードである。ダイオードＤ７は、カソードがノードＮ２１に接続され、アノードがアナログ回路４の基板Ｓｕｂ及びゲート制御回路３１の基板Ｓｕｂに接続される。ダイオードＤ８は、アノードがノードＮ２１に接続される。ダイオードＤ９は、ツェナーダイオードである。ダイオードＤ９は、カソードがダイオードＤ８のカソードに接続され、アノードがアナログ回路４の基板Ｓｕｂ及びゲート制御回路３１の基板Ｓｕｂに接続される。
【００７６】
抵抗Ｒ６は、一端がノードＮ１１に接続され、他端がアナログ回路４の基板Ｓｕｂ及びゲート制御回路３１の基板Ｓｕｂに接続される。ダイオードＤ１０は、ツェナーダイオードである。ダイオードＤ１０は、カソードがノードＮ１１に接続され、アノードがアナログ回路４の基板Ｓｕｂ及びゲート制御回路３１の基板Ｓｕｂに接続される。
【００７７】
ゲート制御回路３２では、抵抗Ｒ４は、一端が高電位側電源（電源）Ｖｄｄに接続され、他端がノードＮ２１に接続される。抵抗Ｒ５は、一端が高電位側電源（電源）Ｖｄｄに接続され、他端がノードＮ２２に接続される。
【００７８】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、一端（ドレイン）がノードＮ２２に接続され、ゲートがノードＮ２１に接続され、他端（ソース）がデジタル回路５の基板Ｓｕｂ及びゲート制御回路３２の基板Ｓｕｂに接続される。
【００７９】
ダイオードＤ７は、ツェナーダイオードである。ダイオードＤ７は、カソードがノードＮ２１に接続され、アノードがデジタル回路５の基板Ｓｕｂ及びゲート制御回路３２の基板Ｓｕｂに接続される。ダイオードＤ８は、アノードがノードＮ２１に接続される。ダイオードＤ９は、ツェナーダイオードである。ダイオードＤ９は、カソードがダイオードＤ８のカソードに接続され、アノードがデジタル回路５の基板Ｓｕｂ及びゲート制御回路３２の基板Ｓｕｂに接続される。
【００８０】
抵抗Ｒ６は、一端がノードＮ１２に接続され、他端がデジタル回路５の基板Ｓｕｂ及びゲート制御回路３２の基板Ｓｕｂに接続される。ダイオードＤ１０は、ツェナーダイオードである。ダイオードＤ１０は、カソードがノードＮ１２に接続され、アノードがデジタル回路５の基板Ｓｕｂ及びゲート制御回路３２の基板Ｓｕｂに接続される。
【００８１】
上述したように、本実施形態の半導体集積回路２００では、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、電源逆接続時にゲート制御回路３１に基づいてオフし、アナログ回路４の基板Ｓｕｂ及びゲート制御回路３１の基板Ｓｕｂと低電位側電源（接地電圧）Ｖｓｓの間が開放される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、電源逆接続時にゲート制御回路３２に基づいてオフし、デジタル回路５の基板Ｓｕｂ及びゲート制御回路３２の基板Ｓｕｂと低電位側電源（接地電圧）Ｖｓｓの間が開放される。
【００８２】
このため、半導体集積回路２００に発生する電流を大幅に抑制することができる。したがって、電源逆接続時に発生する半導体集積回路２００を構成する素子の劣化や破壊を防止することができる。
【００８３】
実施形態では、ＤＣ−ＤＣコンバータに保護回路を設けているが必ずしもこれに限定されるものではない。スイッチングレギュレータ、電源監視回路などにも適用することができる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１、１ａ、２、２ａ、２ｂ  制御部
３  負荷
４  アナログ回路
５  デジタル回路
１１、１３  制御回路
１２、１２ａ、１４、３１、３２  ゲート制御回路
４０〜４２、４０ａ、４０ｂ  保護回路
９０〜９２、９０ａ、１００、２００  半導体集積回路
Ｄ１〜Ｄ１０  ダイオード
Ｄｐ１１  寄生ダイオード
Ｉｐ  電流
Ｎ１〜Ｎ４、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２  ノード
ＮＭＴ１、ＰＭＴ２  出力トランジスタ
ＮＭＴ１１〜ＮＭＴ１４、ＮＭＴ２１  Ｎｃｈ  ＭＯＳトランジスタ
Ｐｖｏｕｔ  出力端子
Ｒ１〜Ｒ６  抵抗
Ｓａｄ１  信号
Ｓｉｎ  入力信号
Ｓｏｕｔ  出力信号
Ｓｓｇ１、Ｓｓｇ２、Ｓｓｇ１１  制御信号
Ｓｕｂ  基板
Ｖｄｄ  高電位側電源（電源）
Ｖｏｕｔ  出力電圧
Ｖｓｓ  低電位側電源（接地電圧）
【図１】
2015211163.tif 000003
【図２】
2015211163.tif 000004
【図３】
2015211163.tif 000005
【図４】
2015211163.tif 000006
【図５】
2015211163.tif 000007
【図６】
2015211163.tif 000008
【図７】
2015211163.tif 000009
【図８】
2015211163.tif 000010
【図９】
2015211163.tif 000011