(57)【要約】【課題】、製造工程を増加することなく、貼り合わせ基板とコンタクト部とのコンタクト抵抗を低減できる物理量センサを提供する。【解決手段】貼り合わせ基板を抵抗率が０．０１〜０．２［Ω・ｃｍ］であるＰ型のシリコン基板で構成する。これによれば、貼り合わせ基板に高濃度層を形成することなくコンタクト抵抗の低減を図ることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
一面（１０ａ）を有する第１基板（１０）と、
一面（４０ａ）を有し、当該一面が前記第１基板の一面と対向する状態で前記第１基板と接合される第２基板（４０）と、を備え、
前記第１、第２基板の間に気密室（９０）が形成され、前記気密室に物理量に応じたセンサ信号を出力するセンシング部（６０）が配置された物理量センサにおいて、
前記第２基板は、抵抗率が０．０１〜０．２［Ω・ｃｍ］であるＰ型のシリコン基板で構成され、金属材料を用いて構成されたコンタクト部（８０）と接続されることで所定の電位に維持される貼り合わせ基板（４１）を有していることを特徴とする物理量センサ。
【請求項２】
前記第１基板は、支持基板（１１）と、絶縁膜（１２）と、半導体層（１３）とが順に積層されたＳＯＩ基板とされ、前記半導体層のうち前記絶縁膜と反対側の面が前記第１基板の一面とされていることを特徴とする請求項１に記載の物理量センサ。
【請求項３】
前記センシング部は、少なくとも一部が前記半導体層に形成されると共に当該一部に周期的な電圧の搬送波が入力されるようになっており、
前記支持基板は、電位がフローティング状態とされ、抵抗率が０．０１〜２０［Ω・ｃｍ］であるシリコン基板で構成されていることを特徴とする請求項２に記載の物理量センサ。
【請求項４】
前記支持基板は、抵抗率が０．０１〜０．２［Ω・ｃｍ］であるＰ型のシリコン基板で構成され、金属材料を用いて構成されたコンタクト部と接続されることで所定の電位に維持されていることを特徴とする請求項２に記載の物理量センサ。
【請求項５】
前記半導体層は、抵抗率が０．０１〜０．０３［Ω・ｃｍ］であるＰ型のシリコン基板で構成されていることを特徴とする請求項２ないし４のいずれか１つに記載の物理量センサ。
【請求項６】
前記半導体層は、抵抗率が０．０１〜０．２［Ω・ｃｍ］であるＮ型のシリコン基板で構成されていることを特徴とする請求項２ないし４のいずれか１つに記載の物理量センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１基板と第２基板との間に気密室が形成され、気密室に物理量に応じたセンサ信号を出力するセンシング部が備えられると共に第２基板が所定の電位に維持される物理量センサに関するものである。
【背景技術】
【０００２】
従来より、例えば、特許文献１には、物理量に応じたセンサ信号を出力するセンシング部が形成された第１基板と、センシング部を封止するように第１基板と接合される第２基板とを備える物理量センサが提案されている。なお、第１基板はセンシング部が形成されるシリコン基板を有し、第２基板は貼り合わせ基板となるシリコン基板が絶縁膜で覆われた構成とされている。
【０００３】
このような物理量センサでは、センシング部を封止するように第１、第２基板が接合されているため、センシング部に異物等が付着することを抑制できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７１３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記物理量センサでは、第１基板と第２基板との間に寄生容量が生成されるが、第２基板（貼り合わせ基板）の電位がフローティング状態であるため、第２基板の電位が不安定となる。このため、第１基板と第２基板との間に生成される寄生容量がばらつき、当該寄生容量の変化がノイズとなるために検出精度が低下する。
【０００６】
この問題を解決するため、第２基板を構成する貼り合わせ基板にアルミニウム等で構成されるコンタクト部を形成し、当該コンタクト部を介して貼り合わせ基板と外部回路とを接続して当該貼り合わせ基板の電位を一定に維持することが考えられる。つまり、第１基板と第２基板との間に生成される寄生容量を一定にすることが考えられる。この場合、貼り合わせ基板とコンタクト部とのコンタクト抵抗が高いと貼り合わせ基板に十分な電荷を印加し難くなるため、コンタクト抵抗を小さくすることが望まれる。
【０００７】
したがって、単純には、貼り合わせ基板に高濃度層を形成し、コンタクト部を当該高濃度層と接続することでコンタクト抵抗を小さくすることが考えられる。
【０００８】
しかしながら、このように貼り合わせ基板に高濃度層を形成する構造では、高濃度層を形成するための工程が必要となり、製造工程が増加するという問題がある。
【０００９】
本発明は上記点に鑑みて、製造工程を増加することなく、貼り合わせ基板とコンタクト部とのコンタクト抵抗を低減できる物理量センサを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、一面（１０ａ）を有する第１基板（１０）と、一面（４０ａ）を有し、当該一面が第１基板の一面と対向する状態で第１基板と接合される第２基板（４０）と、を備え、第１、第２基板の間に気密室（９０）が形成され、気密室に物理量に応じたセンサ信号を出力するセンシング部（６０）が配置された物理量センサにおいて、以下の点を特徴としている。
【００１１】
すなわち、第２基板は、抵抗率が０．０１〜０．２［Ω・ｃｍ］であるＰ型のシリコン基板で構成され、金属材料を用いて構成されたコンタクト部（８０）と接続されることで所定の電位に維持される貼り合わせ基板（４１）を有していることを特徴としている（図４参照）。
【００１２】
これによれば、製造工程を増加することなく、コンタクト抵抗の低減を図ることができる。
【００１３】
例えば、請求項２に記載の発明のように、第１基板は、支持基板（１１）と、絶縁膜（１２）と、半導体層（１３）とが順に積層されたＳＯＩ（Silicon on Insulator）基板とされ、半導体層のうち絶縁膜と反対側の面が第１基板の一面とされているものとできる。
【００１４】
この場合、請求項３に記載の発明のように、センシング部は、少なくとも一部が半導体層に形成されると共に当該一部に周期的な電圧の搬送波が入力されるようになっており、支持基板は、電位がフローティング状態とされ、抵抗率が０．０１〜２０［Ω・ｃｍ］であるシリコン基板で構成されているものとできる（図６参照）。
【００１５】
これによれば、半導体層に搬送波が入力される場合であっても、支持基板の電位が部分毎にばらつくことを抑制でき、検出精度が低下することを抑制できる。
【００１６】
また、請求項４に記載の発明のように、支持基板は、抵抗率が０．０１〜０．２［Ω・ｃｍ］であるＰ型のシリコン基板で構成され、金属材料を用いて構成されたコンタクト部を介して外部回路と接続されることで所定の電位に維持されているものとできる。
【００１７】
これによれば、支持基板の電位が維持されるため、検出精度が低下することを抑制できる。
【００１８】
そして、請求項５に記載の発明のように、半導体層は、抵抗率が０．０１〜０．０３［Ω・ｃｍ］であるＰ型のシリコン基板で構成されているものとできる（図７参照）。また、請求項６に記載の発明のように、半導体層は、抵抗率が０．０１〜０．２［Ω・ｃｍ］であるＮ型のシリコン基板で構成されているものとできる。
【００１９】
これによれば、面抵抗（空乏層抵抗）が１．０Ω・ｃｍ２以下となり、検出精度が低下することを抑制できる。
【００２０】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態における加速度センサの断面図である。
【図２】図１に示す第１基板における第２基板側の平面図である。
【図３】図１に示す第２基板における第１基板側の平面図である。
【図４】Ｐ型のシリコン基板の抵抗率とコンタクト抵抗との関係を示す図である。
【図５】センシング部とＣ−Ｖ変換回路の回路構成を示す図である。
【図６】支持基板の抵抗率と、支持基板のうち、アンカー部と対向する部分の電位と第２部位におけるトーション梁から最も離れている部分と対向する部分の電位の位相差との関係を示す図である。
【図７】半導体層の抵抗率と空乏層抵抗との関係を示す図である。
【図８】第１基板に対する製造工程を示す断面図である。
【図９】貼り合わせ基板に対する製造工程を示す断面図である。
【図１０】図１に示す加速度センサの製造工程を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２３】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。なお、本実施形態では、加速度を検出する加速度センサに本発明の物理量センサを適用した例を説明する。
【００２４】
図１に示されるように、加速度センサは、第１基板１０と第２基板４０とが積層されて構成されている。なお、図１は、図２および図３中のI−I断面に相当している。
【００２５】
第１基板１０は、本実施形態では、支持基板１１上に絶縁膜１２を介して半導体層１３が配置されたＳＯＩ（Silicon on Insulator）基板とされており、一面１０ａが半導体層１３のうち絶縁膜１２側と反対側の表面で構成されている。なお、支持基板１１および半導体層１３はシリコン基板で構成され、絶縁膜１２はＳｉＯ２やＳｉＮ等で構成される。
【００２６】
そして、半導体層１３には、図１および図２に示されるように、マイクロマシン加工が施されて溝部１４が形成され、溝部１４によって可動部２０と周辺部３０とが区画形成されている。
【００２７】
また、支持基板１１および絶縁膜１２には、可動部２０（後述する枠部２２）が支持基板１１および絶縁膜１２と接触することを防止するために、可動部２０と対向する部分に窪み部１５が形成されている。
【００２８】
可動部２０は、平面矩形状の開口部２１が形成された矩形枠状の枠部２２と、開口部２１の対向辺部を連結するように備えられたトーション梁２３とを有している。そして、可動部２０は、トーション梁２３が絶縁膜１２に支持されたアンカー部２４と連結されることにより、支持基板１１に支持されている。
【００２９】
ここで、図１〜図３中のｘ軸、ｙ軸、ｚ軸の各方向について説明する。図１〜図３中では、ｘ軸方向を図１中紙面左右方向とし、ｙ軸方向を第１基板１０の面内においてｘ軸と直交する方向とし、ｚ軸方向を第１基板１０の面方向に対する法線方向としている。
【００３０】
トーション梁２３は、ｚ軸方向の加速度が印加されたとき、可動部２０の回転中心となる回転軸となる部材であり、本実施形態では開口部２１を２分割するように備えられている。
【００３１】
枠部２２は、ｚ軸方向の加速度が印加されたとき、トーション梁２３を回転軸として回転できるように、トーション梁２３を基準として非対称な形状とされている。本実施形態では、枠部２２は、第１部位２２ａにおけるトーション梁２３から最も離れている部分の端部までのｘ軸方向の長さが、第２部位２２ｂにおけるトーション梁２３から最も離れている部分の端部までのｘ軸方向の長さより短くされている。つまり、本実施形態の枠部２２は、第１部位２２ａの質量が第２部位２２ｂの質量より小さくされている。
【００３２】
また、第１基板１０の一面１０ａ（半導体層１３の表面）には、パッド部２５、３１および枠状の封止部３２が形成されている。具体的には、パッド部２５はアンカー部２４に形成されて当該アンカー部２４（可動部２０）と接続され、パッド部３１は周辺部３０に形成されて当該周辺部３０と接続され、封止部３２は、可動部２０（溝部１４）を囲むように周辺部３０に形成されている。
【００３３】
なお、パッド部３１は、周辺部３０のうち封止部３２で囲まれる領域内に配置されており、パッド部２５、３１および封止部３２は、本実施形態では、アルミニウム等で構成されている。
【００３４】
さらに、第１基板１０の一面１０ａには、周辺部３０における外縁部に封止部３２を囲む枠状のスペーサ３３が形成されている。このスペーサ３３は、第１基板１０と第２基板４０との間隔を維持するものであり、酸化膜等の絶縁膜で構成されている。特に限定されるものではないが、外部環境から印加されるナトリウムイオン等を捕獲するため、スペーサ３３を構成する酸化膜中にイオントラップとなるリン等を添加してもよい。
【００３５】
第２基板４０は、図１および図３に示されるように、貼り合わせ基板４１と、貼り合わせ基板４１のうち第１基板１０と対向する一面および側面に形成された絶縁膜４２と、貼り合わせ基板４１のうち第１基板１０側と反対側の他面に形成された絶縁膜４３とを有している。そして、絶縁膜４２のうち第１基板１０と対向する面にて第２基板４０の一面４０ａが構成されている。
【００３６】
なお、貼り合わせ基板４１はシリコン基板で構成され、絶縁膜４２はＳｉＯ２やＳｉＮ等で構成され、絶縁膜４３はＴＥＯＳ等で構成される。
【００３７】
そして、第２基板４０の一面４０ａには、第１、第２配線部５１、５２が形成されている。具体的には、第１配線部５１は、第１部位２２ａと対向する部分に形成されて当該第１部位２２ａとの間に所定の容量を構成する第１固定電極５１ａと、第１固定電極５１ａから引き出された第１引き出し配線５１ｂとを有している。また、第２配線部５２は、第２部位２２ｂと対向する部分に形成されて当該第２部位２２ｂとの間に所定の容量を構成する第２固定電極５２ａと、第２固定電極５２ａから引き出された第２引き出し配線５２ｂとを有している。これにより、可動部２０と第１、第２固定電極５１ａ、５２ａとによって加速度に応じたセンサ信号を出力するセンシング部６０が構成されている。
【００３８】
なお、第１、第２固定電極５１ａ、５２ａは、同じ平面形状とされ、加速度が印加されていない状態において、第１、第２部位２２ａ、２２ｂとの間に等しい容量を構成している。また、第１、第２引き出し配線５１ｂ、５２ｂは、それぞれ第１、第２固定電極５１ａ、５２ａと反対側の端部の形状が円状とされている。そして、枠部２２のうち第１、第２固定電極５１ａ、５２ａと対向する部分が可動電極となる。
【００３９】
また、第２基板４０の一面４０ａには、パッド部２５、パッド部３１と対向する部分にパッド部５３、５４が形成されていると共に、封止部３２と対向する部分に当該封止部３２と同じ形状の封止部５５が形成されている。なお、パッド部５３、５４および封止部５５は、アルミニウム等で構成されている。
【００４０】
さらに、第２基板４０には、第２基板４０を厚さ方向（第１、第２基板１０、４０の積層方向）に貫通する４つの貫通電極部７０が形成されている。各貫通電極部７０は、絶縁膜４３、貼り合わせ基板４１、絶縁膜４２を貫通する貫通孔７０ａに絶縁膜７０ｂを介して貫通電極７０ｃが形成され、絶縁膜４３上に貫通電極７０ｃおよび外部回路と電気的に接続されるパッド部７０ｄが形成された構成とされている。
【００４１】
そして、各貫通電極部７０は、それぞれ第１、第２配線部５１、５２、パッド部５３、５４と電気的に接続されている。つまり、各貫通電極部７０における貫通孔７０ａは、それぞれ第１、第２配線部５１、５２、パッド部５３、５４に達するように形成されており、各貫通電極７０ｃは、それぞれ第１、第２配線部５１、５２、パッド部５３、５４と電気的に接続されるように貫通孔７０ａに配置されている。
【００４２】
これにより、可動部２０がパッド部２５、５３を介して貫通電極７０ｃと接続され、第１、第２固定電極５１ａ、５２ａが貫通電極７０ｃと接続される。また、周辺部３０がパッド部３１、５４を介して貫通電極７０ｃと接続される。
【００４３】
なお、第１、第２配線部５１、５２と電気的に接続される貫通電極部７０の貫通孔７０ａは、第１、第２配線部５１、５２における第１、第２引き出し配線５１ｂ、５２ｂのうち第１、第２固定電極５１ａ、５２ａ側と反対側の端部に達するように形成されている。また、本実施形態では、貫通孔７０ａは円筒状とされ、絶縁膜７０ｂはＴＥＯＳ等の絶縁材料で構成され、貫通電極７０ｃはアルミニウム等で構成されている。
【００４４】
さらに、絶縁膜４３には、貼り合わせ基板４１の所定箇所を開口させるコンタクトホール４３ａが形成されている。そして、コンタクトホール４３ａには、貼り合わせ基板４１と外部回路とを接続して当該貼り合わせ基板４１を所定の電位に維持するためのコンタクト部８０が埋め込まれている。このコンタクト部８０は、貫通電極７０ｃおよびパッド部７０ｄと同様に、アルミニウムで構成されている。
【００４５】
以上が本実施形態における第２基板４０の構成である。そして、上記第１、第２基板１０、４０が接合されて一体化されることにより、加速度センサが構成されている。具体的には、第１、第２基板１０、４０は、パッド部２５とパッド部５３、パッド部３１とパッド部５４、封止部３２と封止部５５とが金属接合されることにより一体化されている。そして、第１、第２基板１０、４０の間の空間によって気密室９０が構成され、枠部２２および第１、第２固定電極５１ａ、５２ａ（センシング部６０）が気密室９０に封止されている。
【００４６】
なお、第１基板１０と第２基板４０との間隔は、スペーサ３３によって規定されている。また、気密室９０は、例えば、真空とされている。
【００４７】
以上が本実施形態における加速度センサの基本的な構成である。次に、本実施形態の特徴点である支持基板１１、半導体層１３、貼り合わせ基板４１の構成について具体的に説明する。
【００４８】
図４に示されるように、シリコンとアルミニウムとのコンタクト抵抗は、シリコンの抵抗率が０．２Ω・ｃｍ以下である場合にコンタクト抵抗がほぼゼロとなる。そして、シリコンの抵抗率が０．２Ω・ｃｍより大きい場合は、シリコンの抵抗率が大きくなるにつれてコンタクト抵抗も次第に大きくなる。つまり、シリコンとアルミニウムは、シリコンの抵抗率が０．２Ω・ｃｍ以下のときにオーミック接触となり、シリコンの抵抗率が０．２Ω・ｃｍより大きいときにショットキー接触となる。
【００４９】
なお、図４は、Ｐ型のシリコンとアルミニウムとのコンタクト抵抗との関係を示す図であるが、アルミニウム以外の金等の金属材料を用いた場合でもシリコンの抵抗率とコンタクト抵抗との関係は同じである。
【００５０】
このため、本実施形態では、貼り合わせ基板４１は、Ｐ型であり、抵抗率が０．０１〜０．２Ω・ｃｍとされたシリコン基板で構成されている。つまり、貼り合わせ基板４１は、コンタクト部８０とのコンタクト抵抗がほぼゼロとなる抵抗率とされたシリコン基板で構成されている。
【００５１】
なお、抵抗率の下限である０．０１Ω・ｃｍは、実際にシリコン基板を形成する際の最低限界抵抗率であり、以下で説明する支持基板１１および半導体層１３においても同様である。また、貼り合わせ基板４１をＮ型のシリコン基板で構成しようとした場合、アルミニウムとの間の仕事関数の関係上、コンタクト抵抗をほぼゼロにしようとするとＳｉを形成する際の最低限界抵抗率である０．０１Ω・ｃｍより低い値が必要となる。このため、貼り合わせ基板４１をＮ型のシリコン基板で構成する場合には、コンタクト部８０と接触する部分に高濃度層を形成する必要があり、製造工程が増加する。
【００５２】
また、上記のような加速度センサは、図５に示されるように、演算増幅器１０１、第１、第２コンデンサ１０２ａ、１０２ｂ、第１、第２スイッチ１０３ａ、１０３ｂによって構成される全差動型のＣ−Ｖ変換回路１１０と接続されて用いられることがある。
【００５３】
具体的には、第１コンデンサ１０２ａおよび第１スイッチ１０３ａは、演算増幅器１０１の反転入力端子と＋側の出力端子との間に並列的に配置される。また、第２コンデンサ１０２ｂおよび第２スイッチ１０３ｂは、演算増幅器１０１の非反転入力端子と−側の出力端子との間に並列的に配置される。
【００５４】
そして、演算増幅器１０１は、反転入力端子が第１固定電極５１ａと電気的に接続され、非反転入力端子が第２固定電極５２ａと電気的に接続される。また、可動部２０には、電圧Ｖｃｃと０Ｖとの間で振幅し、所定の周波数を有するパルス状の周期的な搬送波が入力される。
【００５５】
この状態で、ｚ軸方向の加速度が印加されると、枠部２２がトーション梁２３を回転軸として加速度に応じた回転をする。そして、第１部位２２ａと第１固定電極５１ａとの間の容量と、第２部位２２ｂと第２固定電極５２ａとの間の容量とが加速度に応じて変化するため、Ｃ−Ｖ変換回路１１０から容量に応じたセンサ信号Ｖｏｕｔ（Ｖ１−Ｖ２）が出力される。
【００５６】
この場合、支持基板１１の電位はフローティング状態とされているため、支持基板１１の電位はアンカー部２４（枠部２２）に入力される搬送波に依存して変位する。このとき、支持基板１１は抵抗率を有しているため、抵抗率が大きいと、支持基板１１のうち絶縁膜１２を介してアンカー部２４と対向する部分の電位と、枠部２２の外縁部と対向する部分の電位との間で位相差が形成される。つまり、支持基板１１のうち絶縁膜１２を介してアンカー部２４と対向する部分と当該アンカー部２４との間に生成される静電気力（寄生容量）と、支持基板１１のうち枠部２２の外縁部と対向する部分と当該外縁部との間に生成される静電気力（寄生容量）とが異なる。このため、検出時において、静電気力の違いが出力誤差となり、検出精度が低下する。
【００５７】
したがって、支持基板１１は、図６に示されるように、抵抗率が０．０１〜２０Ω・ｃｍであるシリコン基板で構成されている。
【００５８】
なお、図６は、支持基板１１の厚さが１２０μｍ、幅が４００μｍ、長さが２ｍｍのシリコン基板を用いたシミュレーション結果である。また、位相差は、Ｐ型のシリコン基板およびＮ型のシリコン基板で同じであるため、支持基板１１はＰ型のシリコン基板およびＮ型のシリコン基板のどちらで構成してもよい。
【００５９】
さらに、半導体層１３（枠部２２）は、加速度が印加されたときの容量変化に伴う発生電荷が検出されるが、電極界面での位相ずれを無視できる程度に小さくするため、面抵抗（空乏層抵抗）が１．０Ω・ｃｍ２以下であることが好ましい。このため、図７に示されるように、半導体層１３は、０．０１〜０．０３Ω・ｃｍであるＰ型のシリコン基板か、または、０．０１〜０．２Ω・ｃｍであるＮ型のシリコン基板で構成されている。
【００６０】
次に、上記加速度センサの製造方法について図８〜図１０を参照して説明する。
【００６１】
まず、図８（ａ）に示されるように、支持基板１１を用意し、支持基板１１上にＣＶＤ（Chemical Vapor Deposition）法や熱酸化等によって絶縁膜１２を形成する。なお、支持基板１１は、上記のように、抵抗率が０．０１〜２０Ω・ｃｍのＮ型のシリコン基板またはＰ型のシリコン基板で構成されている。
【００６２】
次に、図８（ｂ）に示されるように、絶縁膜１２上にレジストや酸化膜等のマスク（図示せず）を形成してウェットエッチング等を行い、支持基板１１に窪み部１５を形成する。
【００６３】
続いて、図８（ｃ）に示されるように、絶縁膜１２と半導体層１３とを接合して第１基板１０を形成する。絶縁膜１２と半導体層１３との接合は、特に限定されるものではないが、例えば、次のように行うことができる。
【００６４】
まず、絶縁膜１２の接合面および半導体層１３の接合面にＮ２プラズマ、Ｏ２プラズマ、またはＡｒイオンビームを照射し、絶縁膜１２および半導体層１３の各接合面を活性化させる。そして、適宜形成されたアライメントマークを用いて赤外顕微鏡等によるアライメントを行い、室温〜５５０℃で絶縁膜１２および半導体層１３をいわゆる直接接合により接合する。
【００６５】
なお、半導体層１３は、上記のように、抵抗率が０．０１〜０．０３Ω・ｃｍであるＰ型のシリコン基板、または、抵抗率が０．０１〜０．２Ω・ｃｍであるＮ型のシリコン基板で構成されている。
【００６６】
また、ここでは直接接合を例に挙げて説明したが、絶縁膜１２と半導体層１３とは、陽極接合や中間層接合、フージョン接合等の接合技術によって接合されてもよい。そして、接合後に、高温アニール等の接合品質を向上させる処理を行ってもよい。さらに、接合後に、半導体層１３を研削研磨によって所望の厚さに加工してもよい。
【００６７】
次に、図８（ｄ）に示されるように、第１基板１０の一面１０ａにＣＶＤ法等によって絶縁膜を形成する。そして、レジストや酸化膜等のマスク（図示せず）を用いて反応性イオンエッチング等で当該絶縁膜をパターニングし、上記スペーサ３３を形成する。
【００６８】
その後、図８（ｅ）に示されるように、第１基板１０の一面１０ａにＣＶＤ法等によって金属膜を形成する。そして、レジストや酸化膜等のマスク（図示せず）を用いて反応性イオンエッチング等で当該金属膜をパターニングすることにより、パッド部２５、３１および封止部３２を形成する。
【００６９】
次に、図８（ｆ）に示されるように、レジストや酸化膜等のマスク（図示せず）を用いて反応性イオンエッチング等で半導体層１３に溝部１４を形成する。これにより、可動部２０が形成された第１基板１０が用意される。
【００７０】
また、上記図８とは別工程において、図９（ａ）に示されるように、貼り合わせ基板４１を用意し、熱酸化等によって貼り合わせ基板４１の全面に絶縁膜４２を形成する。なお、貼り合わせ基板４１は、上記のように、抵抗率が０．０１〜０．０３Ω・ｃｍであるＰ型のシリコン基板で構成されている。
【００７１】
次に、図９（ｂ）に示されるように、絶縁膜４２のうち第１基板１０と対向する部分に金属膜を形成する。そして、レジストや酸化膜等のマスク（図示せず）を用いて反応性イオンエッチング等で当該金属膜をパターニングすることにより、第１、第２配線部５１、５２、パッド部５３、５４、封止部５５を形成する。
【００７２】
続いて、図１０（ａ）に示されるように、第１基板１０と第２基板４０とを接合する。具体的には、適宜形成されたアライメントマークを用いて赤外顕微鏡等によるアライメントを行い、第１基板１０のパッド部２５、３１、封止部３２と、第２基板４０のパッド部５３、５４、封止部５５とを３００〜５００°で金属接合する。
【００７３】
これにより、第１基板１０と第２基板４０との間の空間が封止部３２と封止部５５とにより封止されて気密室９０となり、枠部２２および第１、第２固定電極５１ａ、５２ａ（センシング部６０）が気密室９０に気密封止される。なお、第１基板１０と第２基板４０との間隔は、スペーサ３３によって規定される。
【００７４】
次に、図１０（ｂ）に示されるように、絶縁膜４２および貼り合わせ基板４１を第１基板１０側と反対側から研削し、第１基板１０側と反対側の絶縁膜４２を除去すると共に貼り合わせ基板４１を薄くする。なお、この工程は、第１基板１０と第２基板４０とを接合する前に行ってもよい。
【００７５】
続いて、図１０（ｃ）に示されるように、パッド部５３、５４に対応する場所の貼り合わせ基板４１および絶縁膜４２を除去することにより、２つの貫通孔７０ａを形成する。また、図１０（ｃ）とは別断面において、第１、第２配線部５１、５２における第１、第２引き出し配線５１ｂ、５２ｂに対応する場所の貼り合わせ基板４１および絶縁膜４２を除去することにより、２つの貫通孔７０ａを形成する。そして、各貫通孔７０ａの壁面にＴＥＯＳ等の絶縁膜７０ｂを成膜する。このとき、貼り合わせ基板４１のうち第１基板１０側と反対側に形成された絶縁膜にて絶縁膜４３が構成される。つまり、絶縁膜４３と絶縁膜７０ｂとは同じ工程で形成される。その後、各貫通孔７０ａの底部に形成された絶縁膜７０ｂを除去し、各貫通孔７０ａ内において、第１、第２配線部５１、５２における第１、第２引き出し配線５１ｂ、５２ｂ、パッド部５３、５４を露出させる。
【００７６】
次に、図１０（ｄ）に示されるように、各貫通孔７０ａにスパッタ法や蒸着法等によって金属膜を配置して各貫通電極７０ｃを形成する。そして、各貫通電極７０ｃと第１、第２配線部５１、５２における第１、第２引き出し配線５１ｂ、５２ｂ、パッド部５３、５４とをそれぞれ電気的に接続する。その後、絶縁膜４３上の金属膜をパターニングしてパッド部７０ｄを形成することで貫通電極部７０を構成する。
【００７７】
また、絶縁膜４３にコンタクトホール４３ａを形成すると共にコンタクトホール４３ａに金属膜を埋め込んでコンタクト部８０を形成することにより、上記加速度センサが製造される。
【００７８】
なお、上記では、１つの加速度センサの製造方法について説明したが、ウェハ状の第１、第２基板１０、４０を用意し、これらを接合した後にダイシングカットしてチップ単位に分割するようにしてもよい。
【００７９】
以上説明したように、貼り合わせ基板４１は、抵抗率が０．０１〜０．０３Ω・ｃｍであるＰ型のシリコン基板で構成されている。このため、貼り合わせ基板４１に高濃度層を形成することなく、貼り合わせ基板４１とコンタクト部８０とのコンタクト抵抗をほぼゼロにすることができる（図４参照）。つまり、製造工程を増加することなく、コンタクト抵抗の低減を図ることができる。
【００８０】
また、支持基板１１は、抵抗率が０．０１〜２０Ω・ｃｍであるシリコン基板で構成されている。このため、全差動型のＣ−Ｖ変換回路と接続され、可動部２０（半導体層１３）に搬送波が入力される場合であっても、支持基板１１の電位が部分毎にばらつくことを抑制でき、検出精度が低下することを抑制できる。
【００８１】
さらに、半導体層１３は、抵抗率が０．０１〜０．０３Ω・ｃｍであるＰ型のシリコン基板、または、抵抗率が０．０１〜０．２Ω・ｃｍであるＮ型のシリコン基板で構成されている。このため、面抵抗（空乏層抵抗）が１．０Ω・ｃｍ２以下となり、検出精度が低下することを抑制できる。
【００８２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００８３】
例えば、上記第１実施形態では、ｚ軸方向の加速度を検出する加速度センサを例に挙げて説明したが、ｘ軸方向またはｙ軸方向の加速度を検出する加速度センサに本発明を適用することもできる。この場合、第１基板１０には、加速度に応じて変位する可動電極を有する可動部２０と、可動電極と対向する固定電極を有する固定部が形成される。そして、接続されるＣ−Ｖ変換回路に応じて可動電極または固定電極のいずれか一方に搬送波が入力される。したがって、支持基板１１は、抵抗率が０．０１〜２０Ω・ｃｍのシリコン基板で構成されている。また、本発明の物理量センサを角速度センサ等に適用することもできる。
【００８４】
さらに、上記第１実施形態において、支持基板１１にコンタクト部８０と同様のコンタクト部を形成し、支持基板１１と外部回路とを接続して支持基板１１の電位を一定に維持してもよい。この場合は、上記貼り合わせ基板４１と同様に、支持基板１１は、抵抗率が０．０１〜０．２Ω・ｃｍであるＰ型のシリコン基板で構成される。これによれば、支持基板１１とコンタクト部とのコンタクト抵抗を低減しつつ、半導体層１３と支持基板１１との間に生成される寄生容量がばらつくことも抑制できる。
【符号の説明】
【００８５】
１０    第１基板
１０ａ  一面
４０    第２基板
４０ａ  一面
４１    貼り合わせ基板
６０    センシング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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