(57)【要約】      （修正有）【課題】回路規模の増大を抑制しつつ、信号品質を向上させる。【解決手段】位相差検出器２１０は、所定の入力周波数の入力信号および帰還信号の位相差を検出する。複数の遅延素子が環状に接続された発振器２４０において、複数の遅延素子は、互いに位相が異なる複数の発振信号を位相差から生成する。デルタシグマ変調器２５０は、所定の実数をデルタシグマ変調により複数の発振信号のいずれかに対応する整数値に量子化する。帰還部２８０は、整数値に対応する発振信号に同期した信号を帰還信号として供給する。【選択図】図２
2015207805.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力周波数の入力信号および帰還信号の位相差を検出する位相差検出器と、
互いに位相が異なる複数の発振信号を前記位相差から生成する複数の遅延素子が環状に接続された発振器と、
所定の実数をデルタシグマ変調により前記複数の発振信号のいずれかに対応する整数値に量子化するデルタシグマ変調器と、
前記整数値に対応する前記発振信号に同期した信号を前記帰還信号として供給する帰還部と
を具備する位相同期回路。
【請求項２】
前記複数の発振信号のうち特定の信号を分周して分周信号として供給する分周器をさらに具備し、
前記帰還部は、
前記整数値に対応する前記発振信号を前記複数の発振信号の中から選択する選択部と、
前記選択された発振信号に同期して前記分周信号を前記帰還信号として供給する帰還信号供給部と
を備える請求項１記載の位相同期回路。
【請求項３】
前記デルタシグマ変調器は、前記所定の実数を前記デルタシグマ変調により前記整数値と前記特定の信号を分周する分周比とに量子化し、
前記分周器は、前記分周比に応じて前記特定の信号を分周する
請求項２記載の位相同期回路。
【請求項４】
前記位相差検出器は、前記検出した位相差を示すデジタル信号を生成する時間デジタル変換器であり、
前記発振器は、互いに位相の異なる複数の発振信号を前記デジタル信号から生成する複数の遅延素子が環状に接続されたデジタル制御発振器である
請求項１記載の位相同期回路。
【請求項５】
前記位相差検出器は、前記位相差に応じた電圧のアナログ信号を生成し、
前記発振器は、互いに位相の異なる複数の発振信号を前記アナログ信号から生成する複数の遅延素子が環状に接続された電圧制御発振器である
請求項１記載の位相同期回路。
【請求項６】
所定の入力周波数の入力信号および帰還信号の位相差を検出する位相差検出器と、
互いに位相が異なる複数の発振信号を前記位相差から生成する複数の遅延素子が環状に接続された発振器と、
所定の実数をデルタシグマ変調により前記複数の発振信号のいずれかに対応する整数値に量子化するデルタシグマ変調器と、
前記整数値に対応する前記発振信号に同期した信号を前記帰還信号として供給する帰還部と、
前記複数の発振信号のうち特定の信号に同期して所定の処理を実行する処理回路と
を具備する電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、位相同期回路および電子装置に関する。詳しくは、周波数を逓倍する位相同期回路および電子装置に関する。
【背景技術】
【０００２】
従来より、電子装置においては、様々な周波数のクロック信号を生成する目的で位相同期回路が用いられている。この位相同期回路は、整数の逓倍比で周波数を逓倍する通常の位相同期回路と、非整数の逓倍比で周波数を逓倍することができるフラクショナル位相同期回路とに分類される。フラクショナル位相同期回路は、一般に、位相差検出器、発振器、分周器、および、デルタシグマ変調器を備える。この一般的なフラクショナル位相同期回路では、発振器の発振周期の単位でしか位相を調整することができない。そこで、その発振周期より細かい単位で位相を調整する目的で、遅延同期回路およびマルチプレクサを追加したフラクショナル位相同期回路が提案されている（例えば、非特許文献１参照。）。
【０００３】
上述のフラクショナル位相同期回路において、帰還分周器は発振器からの出力クロック信号を分周し、遅延同期回路は分周された出力クロック信号から位相の異なる複数の発振信号を生成する。一方、デルタシグマ変調器は、非整数の逓倍比を整数値に量子化してマルチプレクサに出力する。そして、マルチプレクサは、複数の発振信号の中から整数値に対応する信号を選択し、位相差検出器に帰還させる。この構成により、非整数逓倍位相同期回路は、発振器の発振周期より小さい単位で位相を調整して、信号品質を向上させることができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Kuo-Hsing, et al., A 0.77 ps RMS Jitter 6-GHz Spread-SpectrumClock Generator Using a Compensated, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 46, NO. 5, MAY 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術では、信号品質が向上するものの、遅延同期回路やマルチプレクサを追加した分、回路規模が増大してしまうという問題がある。また、回路規模の増大に伴って消費電力も増加する。このため、回路規模の増大を抑制しつつ、ノイズの少ないクロック信号を生成することが困難である。
【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、回路規模の増大を抑制しつつ、信号品質を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の入力周波数の入力信号および帰還信号の位相差を検出する位相差検出器と、互いに位相が異なる複数の発振信号を上記位相差から生成する複数の遅延素子が環状に接続された発振器と、所定の実数をデルタシグマ変調により上記複数の発振信号のいずれかに対応する整数値に量子化するデルタシグマ変調器と、上記整数値に対応する上記発振信号に同期した信号を上記帰還信号として供給する帰還部とを具備する位相同期回路である。これにより、互いに位相が異なる複数の発振信号が位相差から生成されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記複数の発振信号のうち特定の信号を分周して分周信号として供給する分周器をさらに具備し、上記帰還部は、上記整数値に対応する上記発振信号を上記複数の発振信号の中から選択する選択部と、上記選択された発振信号に同期して上記分周信号を上記帰還信号として供給する帰還信号供給部とを備えてもよい。これにより、複数の発振信号のうち特定の信号が分周されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記デルタシグマ変調器は、上記所定の実数を上記デルタシグマ変調により上記整数値と上記特定の信号を分周する分周比とに量子化し、上記分周器は、上記分周比に応じて上記特定の信号を分周してもよい。これにより、デルタシグマ変調により量子化された分周比に応じて上記特定の信号が分周されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記位相差検出器は、上記検出した位相差を示すデジタル信号を生成する時間デジタル変換器であり、上記発振器は、互いに位相の異なる複数の発振信号を上記デジタル信号から生成する複数の遅延素子が環状に接続されたデジタル制御発振器であってもよい。これにより、位相差を示すデジタル信号が生成され、そのデジタル信号から複数の発振信号が生成されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記位相差検出器は、上記位相差に応じた電圧のアナログ信号を生成し、上記発振器は、互いに位相の異なる複数の発振信号を上記アナログ信号から生成する複数の遅延素子が環状に接続された電圧制御発振器であってもよい。これにより、上記位相差に応じた電圧のアナログ信号が生成され、そのアナログ信号から複数の発振信号が生成されるという作用をもたらす。
【００１２】
また、本技術の第２の側面は、所定の入力周波数の入力信号および帰還信号の位相差を検出する位相差検出器と、互いに位相が異なる複数の発振信号を上記位相差から生成する複数の遅延素子が環状に接続された発振器と、所定の実数をデルタシグマ変調により上記複数の発振信号のいずれかに対応する整数値に量子化するデルタシグマ変調器と、上記整数値に対応する上記発振信号に同期した信号を上記帰還信号として供給する帰還部と、上記複数の発振信号のうち特定の信号に同期して所定の処理を実行する処理回路と
を具備する電子装置である。これにより、互いに位相が異なる複数の発振信号が位相差から生成されるという作用をもたらす。
【発明の効果】
【００１３】
本技術によれば、回路規模の増大を抑制しつつ、信号品質を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態における電子装置の一構成例を示すブロック図である。
【図２】第１の実施の形態における非整数逓倍位相同期回路の一構成例を示すブロック図である。
【図３】第１の実施の形態における多相出力電圧制御発振器の一構成例を示すブロック図である。
【図４】第１の実施の形態におけるデルタシグマ変調器の一構成例を示すブロック図である。
【図５】第１の実施の形態における電子装置の動作の一例を示すタイミングチャートである。
【図６】第１の実施の形態の変形例における非整数逓倍位相同期回路の一構成例を示すブロック図である。
【図７】第２の実施の形態における非整数逓倍位相同期回路の一構成例を示すブロック図である。
【図８】第３の実施の形態における非整数逓倍位相同期回路の一構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（複数の発振信号を生成する電圧制御発振器を設けた例）
２．第２の実施の形態（可変分周器と複数の発振信号を生成する電圧制御発振器とを設けた例）
３．第３の実施の形態（複数の発振信号を生成するデジタル制御発振器を設けた例）
【００１６】
＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、水晶振動子１１０、レジスタ１２０、処理回路１３０および非整数逓倍位相同期回路２００を備える。
【００１７】
水晶振動子１１０は、水晶の圧電効果を利用して、所定の周波数の入力クロック信号ＩＮＣＬＫを生成するものである。例えば、６乃至２７メガヘルツ（ＭＨｚ）の信号が入力クロック信号ＩＮＣＬＫとして生成される。この水晶振動子１１０は、生成した入力クロック信号ＩＮＣＬＫを信号線１１９を介して非整数逓倍位相同期回路２００に供給する。
【００１８】
レジスタ１２０は、逓倍比の設定値Ｒを記憶するものである。設定値Ｒとして、例えば、所定の実数が設定される。非整数逓倍位相同期回路２００は、レジスタ１２０に記憶された実数の逓倍比（Ｒ）により入力クロック信号ＩＮＣＬＫを逓倍して出力クロック信号ＯＵＴＣＬＫを生成するものである。このように、整数の逓倍比の他、非整数の逓倍比によっても逓倍することができる非整数逓倍位相同期回路２００は、フラクショナル位相同期回路とも呼ばれる。この非整数逓倍位相同期回路２００は、生成した出力クロック信号ＯＵＴＣＬＫを信号線２０９を介して処理回路１３０に供給する。例えば、４００乃至１５００メガヘルツ（ＭＨｚ）の信号が入力クロック信号ＩＮＣＬＫとして生成される。
【００１９】
ここで、入力クロック信号の周波数Ｆinと、設定値Ｒで逓倍された出力クロック信号ＯＵＴＣＬＫの周波数Ｆoutとの間には、次の関係式が成立する。
Ｆout＝Ｆin×Ｒ
＝Ｆin×（Ｍ＋Ｎ）                                        ・・・式１
上式において、Ｍは設定値Ｒの整数部であり、Ｎは設定値Ｒの小数点部である。
【００２０】
処理回路１３０は、出力クロック信号ＯＵＴＣＬＫに同期して、所定の処理を行うものである。この処理回路１３０は、例えば、無線通信における送受信処理や、計測処理などを行う。なお、無線通信の送信処理において処理回路１３０は、レジスタ１２０の更新により出力クロック信号ＯＵＴＣＬＫの周波数を変更し、通信の信号を本来よりも広い帯域に拡散して送信するスペクトラム拡散処理を行ってもよい。
【００２１】
［非整数逓倍位相同期回路の構成例］
図２は、第１の実施の形態における非整数逓倍位相同期回路２００の一構成例を示すブロック図である。この非整数逓倍位相同期回路２００は、位相差検出器２１０、チャージポンプ２２０、ローパスフィルタ２３０、多相出力電圧制御発振器２４０、デルタシグマ変調器２５０、マルチプレクサ２６０、固定分周器２７０およびフリップフロップ２８０を備える。
【００２２】
位相差検出器２１０は、入力クロック信号ＩＮＣＬＫと帰還クロック信号ＦＢＣＬＫとの位相を比較して位相差を検出するものである。位相差検出器２１０は、検出した位相差に応じた電圧の位相差信号ＤＩＦをチャージポンプ２２０に供給する。
【００２３】
チャージポンプ２２０は、位相差信号ＤＩＦの電圧を昇圧または降圧するものである。このチャージポンプ２２０は、電圧を変換した位相差信号ＤＩＦをローパスフィルタ２３０に供給する。
【００２４】
ローパスフィルタ２３０は、位相差信号ＤＩＦにおいて所定の遮断周波数より高い高周波数成分を抑制するものである。このローパスフィルタ２３０は、高周波数成分を抑制した位相差信号ＤＩＦを多相出力電圧制御発振器２４０に供給する。
【００２５】
多相出力電圧制御発振器２４０は、位相差信号ＤＩＦに基づいて、互いに位相の異なる複数の発振信号を生成するものである。この多相出力電圧制御発振器２４０は、生成した発振信号の全てをマルチプレクサ２６０に供給する。また、多相出力電圧制御発振器２４０は、それらの発振信号のうち特定の信号を出力クロック信号ＯＵＴＣＬＫとして処理回路１３０および固定分周器２７０に供給する。なお、多相出力電圧制御発振器２４０は、特許請求の範囲に記載の発振器および電圧制御発振器の一例である。
【００２６】
固定分周器２７０は、出力クロック信号ＯＵＴＣＬＫの周波数を、所定の分周比Ｎdiv（Ｎdivは、整数）により分周するものである。この固定分周器２７０は、分周した信号を分周クロック信号ＤＩＶＣＬＫとしてフリップフロップ２８０およびデルタシグマ変調器２５０に供給する。なお、固定分周器２７０は、特許請求の範囲に記載の分周器の一例である。
【００２７】
デルタシグマ変調器２５０は、デルタシグマ変調により実数の設定値Ｒを整数値ＴＡＰに量子化するものである。この整数値ＴＡＰは、多相出力電圧制御発振器２４０からの複数の発振信号のいずれかに対応する値である。デルタシグマ変調器２５０は、整数値ＴＡＰをマルチプレクサ２６０に供給する。
【００２８】
マルチプレクサ２６０は、多相出力電圧制御発振器２４０により生成された発振信号の中から、整数値ＴＡＰに対応する発振信号を選択するものである。このマルチプレクサ２６０は、選択した発振信号を選択クロック信号ＳＥＬＣＬＫとしてフリップフロップ２８０に供給する。
【００２９】
フリップフロップ２８０は、分周クロック信号ＤＩＶＣＬＫを保持し、選択クロック信号ＳＥＬＣＬＫに同期して帰還クロック信号ＦＢＣＬＫとして位相差検出器２１０に出力するものである。これにより、整数値ＴＡＰに対応する発振信号に同期した信号が帰還クロック信号ＦＢＣＬＫとして位相差検出器２１０に帰還する。なお、マルチプレクサ２６０およびフリップフロップ２８０からなる回路は、特許請求の範囲に記載の帰還部の一例である。また、マルチプレクサ２６０は、特許請求の範囲に記載の選択部の一例であり、フリップフロップ２８０は、特許請求の範囲に記載の帰還信号供給部の一例である。
【００３０】
［多相出力電圧制御発振器の構成例］
図３は、第１の実施の形態における多相出力電圧制御発振器２４０の一構成例を示すブロック図である。この多相出力電圧制御発振器２４０は、環状に接続されたＰ個の遅延素子２４１を備える。
【００３１】
遅延素子２４１は、位相差信号ＤＩＦの示す位相差に応じた遅延時間により、前段の遅延素子２４１から入力された発振信号ＶＣＯＣＬＫを遅延させて後段の遅延素子２４１に供給するものである。遅延素子２４１として、例えば、インバータが用いられる。また、遅延素子２４１のそれぞれは、発振信号ＶＣＯＣＬＫをマルチプレクサ２６０に供給する。これらの発振信号を、以下、発振信号ＶＣＯＣＬＫ_０乃至ＶＣＯＣＬＫ_Ｐ−１と称する。これらのうち、発振信号ＶＣＯＣＬＫ_Ｐ−１は、マルチプレクサ２６０の他、出力クロック信号ＯＵＴＣＬＫとして固定分周器２７０および処理回路１３０にも供給される。
【００３２】
［デルタシグマ変調器の構成例］
図４は、第１の実施の形態におけるデルタシグマ変調器２５０の一構成例を示すブロック図である。このデルタシグマ変調器２５０は、減算器２５１、積分器２５２、量子化器２５３および逆量子化器２５４を備える。
【００３３】
減算器２５１は、レジスタ１２０に記憶された逓倍比の設定値Ｒと、逆量子化器２５４より求められた逓倍比の現在値Ｒ'との差分を求めるものである。減算器２５１は、その差分を積分器２５２に供給する。
【００３４】
積分器２５２は、分周クロック信号ＤＩＶＣＬＫに同期して差分を積算するものである。積分器２５２は、積算値を量子化器２５３に供給する。
【００３５】
量子化器２５３は、０乃至Ｐ−１の整数値ＴＡＰに積算値を量子化するものである。例えば、量子化器２５３は、０乃至Ｐ−１の中から、ｄ(Ｔpd×ＴＡＰ)／ｄｔと積算値×Ｆinとの誤差が最も小さくなるＴＡＰを求める。ここで、Ｔpdは、１段の遅延素子２４１の遅延時間を示す。この遅延時間Ｔpdの単位は、例えば、マイクロ秒（μｓ）である。また、ｄ／ｄＴは、時間微分を示す。量子化器２５３は、求めた整数値ＴＡＰをマルチプレクサ２６０および逆量子化器２５４に供給する。
【００３６】
逆量子化器２５４は、整数値ＴＡＰを、逓倍比の現在値Ｒ'に逆量子化するものである。整数値ＴＡＰは、例えば、次の式により逆量子化される。この逆量子化器２５４は、現在値Ｒ'を減算器２５１に供給する。
Ｆin＝Ｆout'／Ｎdiv＋ｄ(Ｔpd×ＴＡＰ)／ｄｔ                  ・・・式２
Ｒ'＝Ｆout'／Ｆin                                           ・・・式３
上式において、Ｆout'は、出力クロック信号ＯＵＴＣＬＫの周波数の現在値を示す。
【００３７】
このように、設定値と現在値の差分（デルタ）を積算し、その積算値（シグマ）を量子化する信号処理は、デルタシグマ変調と呼ばれる。
【００３８】
［電子装置の動作例］
図５は、第１の実施の形態における電子装置１００の動作の一例を示すタイミングチャートである。
【００３９】
電子装置１００において多相出力電圧制御発振器２４０は、出力クロック信号ＯＵＴＣＬＫを生成する。この出力クロック信号ＯＵＴＣＬＫを固定分周器２７０が、整数の分周比Ｎdivにより分周して分周クロック信号ＤＩＶＣＬＫを生成する。
【００４０】
また、デルタシグマ変調器２５０は、デルタシグマ変調により設定値Ｒを整数値ＴＡＰに量子化する。
【００４１】
フリップフロップ２８０は、分周クロック信号ＤＩＶＣＬＫを保持し、整数値ＴＡＰに対応する発振信号ＶＣＯＣＬＫに同期して帰還クロック信号ＦＢＣＬＫとして出力する。これにより、非整数の分周比で分周された帰還クロック信号ＦＢＣＬＫが生成される。そして、その帰還クロック信号ＦＢＣＬＫと入力クロック信号ＩＮＣＬＫの位相差に基づいて多相出力電圧制御発振器２４０により出力クロック信号ＯＵＴＣＬＫが生成される。この出力クロック信号ＯＵＴＣＬＫは、非整数の逓倍比で入力クロック信号ＩＮＣＬＫを逓倍したクロック信号となる。
【００４２】
図５に例示したように、非整数逓倍位相同期回路２００は、出力クロック信号ＯＵＴＣＬＫを分周した分周クロック信号ＤＩＶＣＬＫを、それらの信号の周期よりも位相差の小さい発振信号ＶＣＯＣＬＫでリタイミングしている。このため、非整数逓倍位相同期回路２００は、出力クロック信号ＯＵＴＣＬＫの発振周期より小さい単位で位相を制御することができる。これに対して、マルチプレクサ２６０やフリップフロップ２８０を設けない一般的な位相同期回路では、出力クロック信号ＯＵＴＣＬＫの周期の単位でしか、位相を制御することができない。したがって、そのような一般的な回路と比較して非整数逓倍位相同期回路２００は、より小さな単位で位相を制御することができる。これにより、信号品質を向上させることができる。
【００４３】
また、非整数逓倍位相同期回路２００では、多相出力電圧制御発振器２４０が複数の発振信号を生成しているため、遅延同期回路が複数の発振信号を生成する非特許文献１に記載の回路と異なり、遅延同期回路を設ける必要がない。このため、非特許文献１に記載の回路と比較して、回路規模や消費電力を小さくすることができる。
【００４４】
このように、本技術の第１の実施の形態によれば、多相出力電圧制御発振器２４０が複数の発振信号を生成するため、複数の発振信号を生成する遅延同期回路を設ける必要がなくなり、回路規模の増大を抑制することができる。
【００４５】
［変形例］
第１の実施の形態では、非整数逓倍位相同期回路２００は、固定分周器２７０により出力クロック信号ＯＵＴＣＬＫを分周していたが、この固定分周器２７０を備えない構成としてもよい。
【００４６】
図６は、第１の実施の形態の変形例における非整数逓倍位相同期回路２００の一構成例を示すブロック図である。変形例の非整数逓倍位相同期回路２００は、固定分周器２７０およびフリップフロップ２８０を備えない点において第１の実施の形態と異なる。
【００４７】
変形例のデルタシグマ変調器２５０は、分周比Ｎdivを「１」として量子化および逆量子化を行う。
【００４８】
また、変形例のマルチプレクサ２６０は、整数値ＴＡＰに対応する発振信号を帰還クロック信号ＦＢＣＬＫとして位相差検出器２１０に供給する。
【００４９】
このように、変形例によれば、非整数逓倍位相同期回路２００は、発振信号を分周せずに帰還クロック信号として帰還させるため、固定分周器２７０およびフリップフロップ２８０を設ける必要がなくなり、回路規模の増大を抑制することができる。
【００５０】
＜２．第２の実施の形態＞
第１の実施の形態では、非整数逓倍位相同期回路２００は、固定の分周比により出力クロック信号ＯＵＴＣＬＫを分周していたが、出力クロック信号ＯＵＴＣＬＫに対する分周比を動的に変更してもよい。第２の実施の形態の、非整数逓倍位相同期回路２００は、分周比を動的に変更する点において第１の実施の形態と異なる。
【００５１】
図７は、第２の実施の形態における非整数逓倍位相同期回路２００の一構成例を示すブロック図である。第２の実施の形態の非整数逓倍位相同期回路２００は、固定分周器２７０およびデルタシグマ変調器２５０の代わりに可変分周器２７１およびデルタシグマ変調器２５５を備える点において第１の実施の形態と異なる。
【００５２】
デルタシグマ変調器２５５は、積算値をｎ＋ｍビットに量子化する。ｎ＋ｍビットのうちｍビットは整数値ＴＡＰを示し、ｎビットは分周比Ｎdivを示す。また、整数値ＴＡＰはマルチプレクサ２６０に供給され、分周比Ｎdivは可変分周器２７１に供給される。
【００５３】
可変分周器２７１は、デルタシグマ変調器２５５からの分周比Ｎdivにより出力クロック信号ＯＵＴＣＬＫを分周するものである。
【００５４】
このように、第２の実施の形態によれば、可変分周器２７１の分周比を変更することができるため、分周比を固定とする構成と比較して出力クロック信号ＯＵＴＣＬＫの周波数の制御範囲を広くすることができる。
【００５５】
＜３．第３の実施の形態＞
第１の実施の形態では、非整数逓倍位相同期回路２００は、アナログの位相差信号ＤＩＦを生成し、その位相差信号ＤＩＦから、アナログ回路（多相出力電圧制御発振器２４０など）により発振信号を生成していた。しかし、非整数逓倍位相同期回路２００は、デジタルの位相差信号ＤＩＦを生成し、デジタル回路により発振信号を生成してもよい。第３の実施の形態の非整数逓倍位相同期回路２００は、デジタル回路により発振信号を生成する点において第１の実施の形態と異なる。
【００５６】
図８は、第３の実施の形態における非整数逓倍位相同期回路２００の一構成例を示すブロック図である。第３の実施の形態の非整数逓倍位相同期回路２００は、時間デジタル変換器２９０、デジタルフィルタ２３１、多相出力デジタル制御発振器２４５、デルタシグマ変調器２５５およびマルチプレクサ２６０を備える。
【００５７】
時間デジタル変換器２９０は、入力クロック信号ＩＮＣＬＫと帰還クロック信号ＦＢＣＬＫとの位相を比較して位相差を検出するものである。位相差検出器２１０は、検出した位相差を示すデジタルの位相差信号ＤＩＦをデジタルフィルタ２３１に供給する。
【００５８】
デジタルフィルタ２３１は、位相差信号ＤＩＦにおいて、所定の遮断周波数より高い高周波数成分を抑制するものである。このデジタルフィルタ２３１として、例えば、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタが用いられる。デジタルフィルタ２３１は、高周波数成分を抑制した位相差信号ＤＩＦを多相出力デジタル制御発振器２４５に供給する。
【００５９】
第３の実施の形態のデルタシグマ変調器２５５の構成は、第２の実施の形態と同様である。ただし、分周比Ｎdivは、多相出力デジタル制御発振器２４５に供給される。
【００６０】
多相出力デジタル制御発振器２４５は、位相差信号ＤＩＦに基づいて出力クロック信号ＯＵＴＣＬＫを生成するものである。また、多相出力デジタル制御発振器２４５は、その出力クロック信号ＯＵＴＣＬＫを分周比Ｎdivにより分周し、その分周した信号から複数の発振信号を生成してマルチプレクサ２６０に供給する。この多相出力デジタル制御発振器２４５として、例えば、「Ramesh K. Pokharel, et al., Digitally Controlled Ring Oscillator Using Fraction-Based Series Optimization for Inductorless Reconfigurable All-Digital PLL, 2011 IEEE 11th Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems」のＦｉｇ．２に記載の発振器が用いられる。
【００６１】
なお、多相出力デジタル制御発振器２４５は、特許請求の範囲に記載のデジタル制御発振器の一例である。
【００６２】
第３の実施の形態のマルチプレクサ２６０は、整数値ＴＡＰに対応する発振信号を帰還クロック信号ＦＢＣＬＫとして時間デジタル変換器２９０に供給する。
【００６３】
このように、第３の実施の形態によれば、非整数逓倍位相同期回路２００は、デジタル回路により発振信号を生成するため、アナログ回路により発振信号を生成する場合と比較して回路規模を小さくすることができる。
【００６４】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００６５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００６６】
なお、本技術は以下のような構成もとることができる。
（１）所定の入力周波数の入力信号および帰還信号の位相差を検出する位相差検出器と、
互いに位相が異なる複数の発振信号を前記位相差から生成する複数の遅延素子が環状に接続された発振器と、
所定の実数をデルタシグマ変調により前記複数の発振信号のいずれかに対応する整数値に量子化するデルタシグマ変調器と、
前記整数値に対応する前記発振信号に同期した信号を前記帰還信号として供給する帰還部と
を具備する位相同期回路。
（２）前記複数の発振信号のうち特定の信号を分周して分周信号として供給する分周器をさらに具備し、
前記帰還部は、
前記整数値に対応する前記発振信号を前記複数の発振信号の中から選択する選択部と、
前記選択された発振信号に同期して前記分周信号を前記帰還信号として供給する帰還信号供給部と
を備える前記（１）記載の位相同期回路。
（３）前記デルタシグマ変調器は、前記所定の実数を前記デルタシグマ変調により前記整数値と前記特定の信号を分周する分周比とに量子化し、
前記分周器は、前記分周比に応じて前記特定の信号を分周する
前記（２）記載の位相同期回路。
（４）前記位相差検出器は、前記検出した位相差を示すデジタル信号を生成する時間デジタル変換器であり、
前記発振器は、互いに位相の異なる複数の発振信号を前記デジタル信号から生成する複数の遅延素子が環状に接続されたデジタル制御発振器である
前記（１）から（３）のいずれかに記載の位相同期回路。
（５）前記位相差検出器は、前記位相差に応じた電圧のアナログ信号を生成し、
前記発振器は、互いに位相の異なる複数の発振信号を前記アナログ信号から生成する複数の遅延素子が環状に接続された電圧制御発振器である
前記（１）から（３）のいずれかに記載の位相同期回路。
（６）所定の入力周波数の入力信号および帰還信号の位相差を検出する位相差検出器と、
互いに位相が異なる複数の発振信号を前記位相差から生成する複数の遅延素子が環状に接続された発振器と、
所定の実数をデルタシグマ変調により前記複数の発振信号のいずれかに対応する整数値に量子化するデルタシグマ変調器と、
前記整数値に対応する前記発振信号に同期した信号を前記帰還信号として供給する帰還部と、
前記複数の発振信号のうち特定の信号に同期して所定の処理を実行する処理回路と
を具備する電子装置。
【符号の説明】
【００６７】
１００  電子装置
１１０  水晶振動子
１２０  レジスタ
１３０  処理回路
２００  非整数逓倍位相同期回路
２１０  位相差検出器
２２０  チャージポンプ
２３０  ローパスフィルタ
２３１  デジタルフィルタ
２４０  多相出力電圧制御発振器
２４１  遅延素子
２４５  多相出力デジタル制御発振器
２５０、２５５  デルタシグマ変調器
２５１  減算器
２５２  積分器
２５３  量子化器
２５４  逆量子化器
２６０  マルチプレクサ
２７０  固定分周器
２７１  可変分周器
２８０  フリップフロップ
２９０  時間デジタル変換器
【図１】
2015207805.tif 000003
【図２】
2015207805.tif 000004
【図３】
2015207805.tif 000005
【図４】
2015207805.tif 000006
【図５】
2015207805.tif 000007
【図６】
2015207805.tif 000008
【図７】
2015207805.tif 000009
【図８】
2015207805.tif 000010