(57)【要約】【課題】保護回路と縦型半導体素子とが一体的に（モノリシックに）形成され、かつ、ワイドバンドギャップ半導体から構成された半導体装置を提供する。【解決手段】縦型ＭＯＳＦＥＴ（１０１）は、炭化珪素からなる半導体基板（１０）と、ドリフト層（１２）と、第１のウェル領域（１４）と、第１のソース領域（１６）と、第１のゲート絶縁膜（２２）と、第１のゲート電極（２４）と、第１のドレイン電極（３３）と、第１のソース電極（２８）とを備える。横型ＭＯＳＦＥＴ（１０３）は、第２のウェル領域（３４）と、第２のソース領域（３６）と、ドレイン領域（３５）と、第２のゲート絶縁膜（２２Ａ）と、第２のゲート電極（４４）と、第２のドレイン電極（４２）とを備える。【選択図】図３
2015142025.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有する、半導体基板と、
前記第１の導電型を有して、前記半導体基板の前記第１の主面上に配置されるドリフト層と、
前記ドリフト層に配置されて、前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域と、
前記第１のウェル領域に配置されて、前記第１の導電型を有する第１のソース領域と、
前記第１のソース領域と前記ドリフト層とに挟まれた前記第１のウェル領域の部分の表面に配置された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配置された第１のゲート電極と、
前記半導体基板の前記第２の主面上に配置されて、前記半導体基板と電気的に接続される第１のドレイン電極と、
前記第１のソース領域に電気的に接続された第１のソース電極と、
前記ドリフト層に配置されて、前記第２の導電型を有する第２のウェル領域と、
前記第２のウェル領域に配置され、前記第１の導電型を有する第２のソース領域と、
前記第２のソース領域から離れて前記第２のウェル領域に配置されて、前記第１の導電型を有するドレイン領域と、
前記第２のソース領域と前記ドレイン領域とに挟まれた前記第２のウェル領域の部分の表面に配置された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に、前記第２のソース領域と前記ドレイン領域との間に配置された第２のゲート電極と、
前記第１のソース領域を前記第２のソース領域に電気的に接続する第２のソース電極と、
前記第１のゲート電極を前記ドレイン領域に電気的に接続する第２のドレイン電極とを備える、半導体装置。
【請求項２】
前記第２のウェル領域に配置され、前記第１の導電型を有する不純物領域と、
前記第２のゲート電極を前記不純物領域に電気的に接続する電極とをさらに備え、
前記第２のソース電極は、前記第２のウェル領域に電気的に接続される、請求項１に記載の半導体装置。
【請求項３】
前記ドリフト層には、側壁部と底部とを有するトレンチが形成され、
前記トレンチの前記側壁部は、前記第１のソース領域と前記ドリフト層とに挟まれた前記第１のウェル領域の前記部分の前記表面を含み、
前記第１のゲート電極は、前記第１のゲート絶縁膜を介して前記側壁部に対向する、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、縦型半導体スイッチング素子と、その縦型半導体スイッチング素子を保護するための保護回路とが一体的に形成されたワイドバンドギャップ半導体装置に関する。
【背景技術】
【０００２】
電力用半導体素子と、その素子を保護するための回路とを備えた半導体装置が、従来から提案されている。たとえば、特開平９−１２９８２２号公報（特許文献１）および特開平１１−２３３７１２号公報（特許文献２）は、電力用半導体素子と、その素子を制御するための制御素子とを備えたモジュールを開示する。たとえば特開平１０−３１３１１６号公報（特許文献３）は、縦型パワー素子と付属回路とが一体化された半導体装置を開示する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１２９８２２号公報
【特許文献２】特開平１１−２３３７１２号公報
【特許文献３】特開平１０−３１３１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置を構成する材料としてシリコン（Ｓｉ）が広く用いられていた。近年、半導体装置をワイドバンドギャップ半導体によって構成することが進められている。ワイドバンドギャップ半導体とは、シリコンに比べて大きなバンドギャップを有する半導体である。
【０００５】
たとえば、ワイドバンドギャップ半導体により形成された半導体スイッチング素子（たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor））が提案されている。ワイドバンドギャップ半導体は、半導体スイッチング素子の高耐圧化、オン抵抗の低減、スイッチング速度の向上などに貢献できると期待されている。したがって、従来よりも高い電圧、高い電流、および高いスイッチング速度が求められる用途に、ワイドバンドギャップ半導体により形成された半導体スイッチング素子を適用できる。
【０００６】
一方で、スイッチング速度を従来よりも高くすると、半導体スイッチング素子が意図せずにオンする可能性が高くなる。あるいは、半導体スイッチング素子の動作時に雑音が発生した場合に、その雑音が半導体スイッチング素子に与える影響が大きくなりやすい。
【０００７】
したがって、ワイドバンドギャップ半導体により形成された半導体スイッチング素子を保護するための回路が求められる。さらに、そのような保護回路を有効に機能させる観点、あるいは製造コスト等の観点から、保護回路が半導体スイッチング素子にモノリシックに形成されていることが望ましい。
【０００８】
本発明の目的は、保護回路と縦型半導体素子とが一体的に（モノリシックに）形成され、かつ、ワイドバンドギャップ半導体から構成された半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明のある局面に係る半導体装置は、第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面と、第１の主面に対して反対側に位置する第２の主面とを有する、半導体基板と、第１の導電型を有して、半導体基板の第１の主面上に配置されるドリフト層と、ドリフト層に配置されて、第１の導電型とは異なる第２の導電型を有する第１のウェル領域と、第１のウェル領域に配置されて、第１の導電型を有する第１のソース領域と、第１のソース領域とドリフト層とに挟まれた第１のウェル領域の部分の表面に配置された第１のゲート絶縁膜と、第１のゲート絶縁膜上に配置された第１のゲート電極と、半導体基板の第２の主面上に配置されて、半導体基板と電気的に接続される第１のドレイン電極と、第１のソース領域に電気的に接続された第１のソース電極と、ドリフト層に配置されて、第２の導電型を有する第２のウェル領域と、第２のウェル領域に配置され、第１の導電型を有する第２のソース領域と、第２のソース領域から離れて第２のウェル領域に配置されて、第１の導電型を有するドレイン領域と、第２のソース領域とドレイン領域とに挟まれた第２のウェル領域の部分の表面に配置された第２のゲート絶縁膜と、第２のゲート絶縁膜上に、第２のソース領域とドレイン領域との間に配置された第２のゲート電極と、第１のソース領域を第２のソース領域に電気的に接続する第２のソース電極と、第１のゲート電極をドレイン領域に電気的に接続する第２のドレイン電極とを備える。
【発明の効果】
【００１０】
本発明によれば、保護回路と半導体スイッチング素子とが一体的に形成され、かつ、ワイドバンドギャップ半導体から構成された半導体装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体装置１００の上面模式図である。
【図２】図１のＩＩ−ＩＩで本発明の実施の形態に係る半導体装置１００を切断した面を示す断面図である。
【図３】図１のＩＩＩ−ＩＩＩで本発明の実施の形態に係る半導体装置１００を切断した面を示す断面図である。
【図４】本発明の実施の形態に係る半導体装置１００の等価回路図である。
【図５】本発明の実施の形態に係る半導体装置１００に含まれる縦型ＭＯＳＦＥＴ１０１の動作時に生じ得る課題を説明した図である。
【図６】本発明の実施の形態に係る半導体装置１００の動作を説明するための信号波形図である。
【図７】縦型ＭＯＳＦＥＴ１０１をソフトターンオフさせる場合における、半導体装置１００の動作を説明するための信号波形図である。
【図８】保護回路１０２に含まれるダイオード１０４の順方向電圧の温度依存性を説明するための図である。
【図９】トレンチゲート型の縦型ＭＯＳＦＥＴ１０１の構造の一例を示した断面図である。
【発明を実施するための形態】
【００１２】
[本願発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
【００１３】
（１）本発明のある実施の形態に係る半導体装置は、第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面（１０Ａ）と、第１の主面（１０Ａ）に対して反対側に位置する第２の主面（１０Ｂ）とを有する、半導体基板（１０）と、第１の導電型を有して、半導体基板（１０）の第１の主面（１０Ａ）上に配置されるドリフト層（１２）と、ドリフト層（１２）に配置されて、第１の導電型とは異なる第２の導電型を有する第１のウェル領域（１４）と、第１のウェル領域（１４）に配置されて、第１の導電型を有する第１のソース領域（１６）と、第１のソース領域（１６）とドリフト層（１２）とに挟まれた第１のウェル領域（１４）の部分の表面（１２Ａ）に配置された第１のゲート絶縁膜（２２）と、第１のゲート絶縁膜（２２）上に配置された第１のゲート電極（２４）と、半導体基板（１０）の第２の主面（１０Ｂ）上に配置されて、半導体基板と電気的に接続される第１のドレイン電極（３３）と、第１のソース領域（１６）に電気的に接続された第１のソース電極（２８）と、ドリフト層（１２）に配置されて、第２の導電型を有する第２のウェル領域（３４）と、第２のウェル領域（３４）に配置され、第１の導電型を有する第２のソース領域（３６）と、第２のソース領域（３６）から離れて第２のウェル領域（３４）に配置されて、第１の導電型を有するドレイン領域（３５）と、第２のソース領域（３６）とドレイン領域（３５）とに挟まれた第２のウェル領域の部分の表面（１２Ａ）に配置された第２のゲート絶縁膜（２２Ａ）と、第２のゲート絶縁膜（２２Ａ）上に、第２のソース領域（３６）とドレイン領域（３５）との間に配置された第２のゲート電極（４４）と、第１のソース領域（１６）を第２のソース領域（３６）に電気的に接続する第２のソース電極（２８Ａ）と、第１のゲート電極（２４）をドレイン領域（３５）に電気的に接続する第２のドレイン電極（４２）とを備える。
【００１４】
上記の構成によれば、保護回路と半導体スイッチング素子とが一体化され、かつ、ワイドバンドギャップ半導体から構成された半導体装置を実現することができる。半導体基板（１０）と、ドリフト層（１２）と、第１のウェル領域（１４）と、第１のソース領域（１６）と、第１のゲート絶縁膜（２２）と、第１のゲート電極（２４）と、第１のドレイン電極（３３）と、第１のソース電極（２８）とは、縦型半導体スイッチング素子（１０１）を構成する。第２のウェル領域（３４）と、第２のソース領域（３６）と、ドレイン領域（３５）と、第２のゲート絶縁膜（２２Ａ）と、第２のゲート電極（４４）と、第２のドレイン電極（４２）とは、横型ＭＯＳＦＥＴ（１０３）を構成する。横型ＭＯＳＦＥＴ（１０３）を、縦型半導体スイッチング素子（１０１）を保護するための保護回路として機能させることができる。たとえば横型ＭＯＳＦＥＴ（１０３）がオンすることにより、縦型半導体スイッチング素子（１０１）のゲートとソースとが短絡される。これにより、たとえば縦型半導体スイッチング素子（１０１）の動作時に発生した雑音が、縦型半導体スイッチング素子（１０１）に与える影響を小さくすることができる。
【００１５】
（２）好ましくは、半導体装置は、第２のウェル領域（３４）に配置され、第１の導電型を有する不純物領域（４０）と、第２のゲート電極（４４）を不純物領域に電気的に接続する電極（４６，４８）とをさらに備える。第２のソース電極（２８Ａ）は、第２のウェル領域（３４）に電気的に接続される。
【００１６】
この構成によれば、第２のウェル領域（３４）と、不純物領域（４０）とがダイオード（１０４）を構成する。ダイオード（１０４）によって、横型ＭＯＳＦＥＴ（１０３）のゲートに過大な電圧が印加されるのを防ぐことができる。さらに、ダイオード（１０４）の順方向電圧が温度に依存することを利用して、ダイオード（１０４）を温度センサとして用いることができる。
【００１７】
（３）好ましくは、ドリフト層（１２）には、側壁部（ＳＷ）と底部（ＢＴ）とを有するトレンチ（ＴＲ）が形成される。トレンチ（ＴＲ）の側壁部（ＳＷ）は、第１のソース領域（１６）とドリフト層（１２）とに挟まれた第１のウェル領域（１４）の部分の表面を含む。第１のゲート電極（２４）は、第１のゲート絶縁膜（２２）を介して側壁部（ＳＷ）に対向する。
【００１８】
この構成によれば、トレンチゲート型の縦型半導体スイッチング素子（１０１）と、その縦型半導体スイッチング素子（１０１）を保護するための保護回路とを備えた半導体装置を実現することができる。さらにトレンチ型のセルにより、縦型半導体スイッチング素子の集積度を高めることができる。
【００１９】
[本願発明の実施形態の詳細]
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。なお、この明細書において「電気的に接続される」とは、２つの要素が直接的に接続される場合に限定されず、別の要素を介して接続される場合も含み得る。
【００２０】
また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００２１】
図１は、本発明の実施の形態に係る半導体装置１００の上面模式図である。図２は、図１のＩＩ−ＩＩで本発明の実施の形態に係る半導体装置１００を切断した面を示す断面図である。図３は、図１のＩＩＩ−ＩＩＩで本発明の実施の形態に係る半導体装置１００を切断した面を示す断面図である。
【００２２】
図１〜図３を参照して、半導体装置１００は、縦型ＭＯＳＦＥＴ１０１と、保護回路１０２とを備える。縦型ＭＯＳＦＥＴ１０１は、半導体装置１００が備える縦型半導体スイッチング素子である。保護回路１０２は、縦型ＭＯＳＦＥＴ１０１を保護するための回路である。
【００２３】
図１〜図３には示されていないものの、半導体装置１００は、縦型ＭＯＳＦＥＴ１０１および保護回路１０２の両方を囲むように配置された終端構造を有していてもよい。終端構造は、たとえばＪＴＥ（Junction Termination Extension）領域、およびガードリング領域の少なくとも一方を含んでいてもよい。フィールドストップ領域が終端構造に追加されてもよい。
【００２４】
図１に示されるように、縦型ＭＯＳＦＥＴ１０１は、半導体チップの形態を有する。保護回路１０２は、その半導体チップにモノリシックに形成されている。
【００２５】
縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型の縦型ＭＯＳＦＥＴである。図２および図３に示されるように、縦型ＭＯＳＦＥＴ１０１は、炭化珪素基板１０と、ドリフト層１２と、ウェル領域１４と、ソース領域１６と、コンタクト領域１８と、ウェル領域２０と、ゲート絶縁膜２２と、ゲート電極２４と、層間絶縁膜２６と、ソース電極２８と、ゲートパッド電極３０と、ソースパッド電極３２と、ドレイン電極３３とを含む。
【００２６】
この実施の形態では、ワイドバンドギャップ半導体として炭化珪素が採用される。炭化珪素基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。炭化珪素基板１０の導電型はｎ型（第１の導電型）である。
【００２７】
炭化珪素基板１０は、第１の主面１０Ａと、第２の主面１０Ｂとを有する。第２の主面１０Ｂは、第１の主面１０Ａと反対側に位置する。
【００２８】
ドリフト層１２は、炭化珪素基板１０の第１の主面１０Ａ上に配置される炭化珪素の層である。たとえばドリフト層１２は、エピタキシャル成長によって炭化珪素基板１０の第１の主面１０Ａ上に形成される。ドリフト層１２の導電型は、ｎ型である。ドリフト層１２は、たとえば窒素などの不純物（ドナー）を含む。ドリフト層１２の不純物濃度は、炭化珪素基板１０の不純物濃度よりも低いことが好ましい。ドリフト層１２および炭化珪素基板１０は、縦型ＭＯＳＦＥＴ１０１におけるドレイン領域（第１のドレイン領域）を構成する。ドリフト層１２は、炭化珪素基板１０の第１の主面１０Ａと反対側に位置する主面１２Ａを有する。
【００２９】
ウェル領域１４は、ドリフト層１２の中に配置される。ウェル領域１４の表面は、ドリフト層１２の主面１２Ａと共通である。ウェル領域１４の導電型は、ｐ型（第２の導電型）であり、ｎ型とは異なる。ウェル領域１４は、たとえばアルミニウム、あるいはホウ素などの不純物（アクセプタ）を含む。たとえばウェル領域１４の不純物（アクセプタ）濃度は、ドリフト層１２の不純物（ドナー）濃度よりも高くてもよい。
【００３０】
ソース領域１６は、ウェル領域１４の中に配置される。ソース領域１６の表面は、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。ソース領域１６の導電型は、ｎ型である。ソース領域１６は、たとえばリンなどの不純物を含む。ソース領域１６の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。
【００３１】
コンタクト領域１８は、ウェル領域１４の中に配置される。コンタクト領域１８の表面は、ソース領域１６の表面、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。コンタクト領域１８の導電型は、ｐ型である。コンタクト領域１８は、ソース領域１６に囲まれるとともに、ウェル領域１４と電気的に接続されている。コンタクト領域１８は、たとえばアルミニウム、あるいはホウ素などの不純物を含む。コンタクト領域１８の不純物濃度は、ウェル領域１４の不純物濃度よりも高い。
【００３２】
ウェル領域２０は、ドリフト層１２において、ゲートパッド電極３０の下方の位置に配置される。ウェル領域２０の導電型はｐ型である。
【００３３】
縦型ＭＯＳＦＥＴ１０１は、複数のウェル領域１４を有する。複数のウェル領域１４のうち少なくとも１つがウェル領域２０と繋がっている。したがって、ウェル領域２０は、ウェル領域１４と電気的に接続される。たとえばウェル領域２０に最も近い位置に配置されたウェル領域１４がウェル領域２０と繋がっている。
【００３４】
ウェル領域２０とウェル領域１４とを電気的に接続することが可能であれば、ウェル領域２０とウェル領域１４とが直接的に繋がるよう限定されない。ウェル領域２０とウェル領域１４とに追加のｐ型領域が配置されて、そのｐ型領域がウェル領域２０とウェル領域１４とを繋いでもよい。また、ウェル領域１４とウェル領域２０とが一体的に形成されていてもよい。すなわちウェル領域２０がウェル領域１４の一部であってもよい。
【００３５】
ゲート絶縁膜２２は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分の表面を覆うように配置される。この表面は、ドリフト層１２の主面１２Ａの一部でもある。
【００３６】
ゲート電極２４は、ゲート絶縁膜２２上に配置される。より特定的には、ゲート電極２４は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分と対向するように配置される。
【００３７】
層間絶縁膜２６は、ゲート電極２４およびゲート絶縁膜２２に接するように配置される。層間絶縁膜２６は、ゲート電極２４とソース電極２８とを電気的に絶縁する。さらに、層間絶縁膜２６は、ゲート電極２４とソースパッド電極３２とを電気的に絶縁する。層間絶縁膜２６は、たとえば二酸化珪素（ＳｉＯ2）からなる。
【００３８】
ソース電極２８は、ソース領域１６およびコンタクト領域１８に接する。ソース電極２８は、ソース領域１６およびコンタクト領域１８に電気的に接続される。好ましくは、ソース電極２８は、ソース領域１６およびコンタクト領域１８の両方とオーミック接合している。
【００３９】
ソースパッド電極３２は、たとえばアルミニウムからなる導電層である。ソースパッド電極３２は、ソース電極２８と電気的に接続される。
【００４０】
ゲートパッド電極３０は、たとえばアルミニウムからなる導電層である。ゲートパッド電極３０は、ゲート電極２４と電気的に接続される。
【００４１】
ドレイン電極３３は、炭化珪素基板１０の第２の主面１０Ｂに接触するように配置される。好ましくは、ドレイン電極３３は、炭化珪素基板１０とオーミック接合している。
【００４２】
保護回路１０２は、横型ＭＯＳＦＥＴ１０３と、ダイオード１０４とを備える。横型ＭＯＳＦＥＴ１０３は、ｎ型のＭＯＳＦＥＴである。横型ＭＯＳＦＥＴ１０３は、ウェル領域３４と、ドレイン領域３５と、ソース領域３６と、コンタクト領域３８と、ゲート絶縁膜２２Ａと、ドレイン電極４２と、ゲート電極４４と、ソース電極２８Ａと、ゲートパッド電極４８と、絶縁膜５０，５２とを含む。
【００４３】
ウェル領域３４は、ドリフト層１２の中に配置される。ウェル領域３４の表面は、ドリフト層１２の主面１２Ａと共通である。ウェル領域３４の導電型は、ｐ型である。ウェル領域３４は、たとえばアルミニウム、あるいはホウ素などの不純物（アクセプタ）を含む。たとえばウェル領域３４の不純物（アクセプタ）濃度は、ドリフト層１２の不純物（ドナー）濃度よりも高い。ウェル領域３４の不純物濃度は、ウェル領域１４の不純物濃度と同じでもよい。あるいは、ウェル領域３４の不純物濃度は、ウェル領域１４の不純物濃度と異なっていてもよい。
【００４４】
ドレイン領域３５およびソース領域３６は、ウェル領域３４の中に配置される。ドレイン領域３５の表面およびソース領域３６の表面は、ウェル領域３４の表面およびドリフト層１２の主面１２Ａと共通である。ドレイン領域３５およびソース領域３６の導電型は、ｎ型である。ドレイン領域３５とソース領域３６とは、ドリフト層１２の主面１２Ａに平行な方向に沿って配置され、かつ、互いに離れている。
【００４５】
コンタクト領域３８は、ウェル領域３４の中に配置される。コンタクト領域３８の表面は、ドレイン領域３５の表面、ソース領域３６の表面、ウェル領域３４の表面、およびドリフト層１２の主面１２Ａと共通である。コンタクト領域３８の導電型は、ｐ型である。コンタクト領域３８は、たとえばアルミニウム、あるいはホウ素などの不純物を含む。コンタクト領域３８の不純物濃度は、ウェル領域３４の不純物濃度よりも高い。コンタクト領域３８は、ウェル領域３４と電気的に接続されている。
【００４６】
ゲート絶縁膜２２Ａは、ドレイン領域３５とソース領域３６とに挟まれたウェル領域３４の部分の表面を覆うように配置される。この表面は、ドリフト層１２の主面１２Ａの一部でもある。なお、ゲート絶縁膜２２，２２Ａは、同一の製造工程によって作製されてもよい。
【００４７】
ゲート電極４４は、ゲート絶縁膜２２Ａ上に配置される。より特定的には、ゲート電極４４は、ドレイン領域３５とソース領域３６とに挟まれたウェル領域３４の部分と対向するように配置される。
【００４８】
ドレイン電極４２は、ドレイン領域３５に接することによって、ドレイン領域３５に電気的に接続される。好ましくは、ドレイン電極４２は、ドレイン領域３５にオーミック接合している。
【００４９】
さらに、ドレイン電極４２は、縦型ＭＯＳＦＥＴ１０１のゲート電極２４に電気的に接続される。なお、図３が煩雑になるのを防ぐために、図３では、ドレイン電極４２とゲート電極２４との電気的接続が模式的に示されている。ドレイン電極４２とゲート電極２４との電気的接続は、たとえば多層配線等の公知の技術を用いて実現可能であるので、以後の説明は繰り返さない。
【００５０】
ソース電極２８Ａは、ソース領域３６およびコンタクト領域３８に接して、ソース領域３６およびコンタクト領域３８に電気的に接続される。好ましくは、ソース電極２８Ａは、ソース領域３６およびコンタクト領域３８の両方とオーミック接合している。
【００５１】
さらに、ソース電極２８Ａは、縦型ＭＯＳＦＥＴ１０１のソース電極２８に電気的に接続される。図３が煩雑になるのを防ぐために、図３では、ソース電極２８とソース電極２８Ａとの電気的接続が模式的に示されている。ドレイン電極４２とゲート電極２４との電気的接続は、ソース電極２８Ａ，２８は、たとえば同一の配線層によって形成され、図３には示されていない部分において接続されていてもよい。
【００５２】
ゲートパッド電極４８は、ゲート電極４４と電気的に接続される。さらに、ゲートパッド電極４８は、ダイオード１０４のコンタクト電極４６と電気的に接続される。
【００５３】
絶縁膜５０は、ドレイン電極４２の上に配置される。絶縁膜５２は、ソース電極２８Ａの上に配置される。絶縁膜５２は、ゲートパッド電極４８とソース電極２８Ａとを電気的に絶縁する。
【００５４】
ダイオード１０４は、ｐｎ接合ダイオードである。ｎ型不純物領域４０と、ｐ型のウェル領域３４とによってダイオード１０４が構成される。
【００５５】
ｎ型不純物領域４０は、ウェル領域３４の中に配置される。ｎ型不純物領域４０の表面は、ウェル領域３４の表面およびドリフト層１２の主面１２Ａと共通でもよい。
【００５６】
コンタクト電極４６は、ｎ型不純物領域４０に接する。これによりコンタクト電極４６は、ｎ型不純物領域４０に電気的に接続される。好ましくは、コンタクト電極４６は、ｎ型不純物領域４０とオーミック接合している。
【００５７】
ゲートパッド電極４８は、コンタクト電極４６を介して、ｎ型不純物領域４０に電気的に接続される。したがって、コンタクト電極４６およびゲートパッド電極４８を、ダイオード電極の２つの電極のうちの一方の電極と言い換えることができる。この実施の形態では、コンタクト電極４６およびゲートパッド電極４８は、ダイオード１０４のカソード電極を構成する。ソース電極２８Ａは、ダイオード１０４のアノード電極を構成する。
【００５８】
図４は、本発明の実施の形態に係る半導体装置１００の等価回路図である。図４を参照して、縦型ＭＯＳＦＥＴ１０１のゲートに、保護回路１０２が電気的に接続される。具体的には、横型ＭＯＳＦＥＴ１０３のドレインは、縦型ＭＯＳＦＥＴ１０１のゲートに電気的に接続される。横型ＭＯＳＦＥＴ１０３のソースは、縦型ＭＯＳＦＥＴ１０１のソースに電気的に接続される。
【００５９】
さらに、ダイオード１０４のカソードは、横型ＭＯＳＦＥＴ１０３のゲートに電気的に接続される。ダイオード１０４のアノードは、縦型ＭＯＳＦＥＴ１０１のソースおよび横型ＭＯＳＦＥＴ１０３のソースに電気的に接続される。
【００６０】
ゲートパッド電極３０は、縦型ＭＯＳＦＥＴ１０１のゲート端子と等価である。ゲートパッド電極３０は、信号Ｇ１を受ける。ゲートパッド電極４８は、横型ＭＯＳＦＥＴ１０３のゲート端子と等価である。ゲートパッド電極４８は、信号Ｇ２を受ける。
【００６１】
図５は、本発明の実施の形態に係る半導体装置１００に含まれる縦型ＭＯＳＦＥＴ１０１の動作時に生じ得る課題を説明した図である。図５を参照して、図示しないゲート駆動回路が、縦型ＭＯＳＦＥＴ１０１のゲート端子（ゲートパッド電極３０）に接続される。さらに、ゲート抵抗６１およびダイオード６２が縦型ＭＯＳＦＥＴ１０１のゲート端子に並列に接続される。
【００６２】
ゲート駆動回路には、寄生インダクタンス６３が存在する。ダイオード６２に印加される電圧が、ダイオード６２の順方向電圧以下である場合、ゲート駆動回路の寄生インダクタンス６３、ゲート抵抗６１およびダイオード６２によって、縦型ＭＯＳＦＥＴ１０１のゲートのインピーダンスが高くなり得る。
【００６３】
縦型ＭＯＳＦＥＴ１０１は、ワイドバンドギャップ半導体により形成されている。したがって、シリコンからなる半導体スイッチング素子に比べて、高い動作電圧、高い動作電流、あるいは高いスイッチング速度での動作が可能である。しかし、高電圧、高電流、あるいは高速での動作に伴い雑音が発生しやすい。
【００６４】
雑音が、ゲート−ドレイン間容量（Ｃｇｄ）等の寄生容量を介して、縦型ＭＯＳＦＥＴ１０１のゲートに印加されるおそれがある。このような場合、縦型ＭＯＳＦＥＴ１０１が意図せずにオンする可能性がある。
【００６５】
さらに、縦型ＭＯＳＦＥＴ１０１の故障、あるいは緊急の場合に、縦型ＭＯＳＦＥＴ１０１をソフトターンオフさせることがあり得る。ソフトターンオフを実現するために、ゲート駆動回路のインピーダンスを高めている場合がある。このような場合にも、縦型ＭＯＳＦＥＴ１０１の動作は、雑音の影響を受け易い。
【００６６】
本発明の実施の形態によれば、保護回路１０２は、上記の課題を解決することができる。これにより、保護回路１０２は、縦型ＭＯＳＦＥＴ１０１を保護することができる。
【００６７】
図６は、本発明の実施の形態に係る半導体装置１００の動作を説明するための信号波形図である。図４および図６を参照して、信号Ｇ１のレベルがＨ（ハイ）レベルのときに、縦型ＭＯＳＦＥＴ１０１はオン状態である。このときには、信号Ｇ２のレベルがＬ（ロー）レベルである。したがって横型ＭＯＳＦＥＴ１０３はオフ状態である。横型ＭＯＳＦＥＴ１０３がオフ状態であることにより、縦型ＭＯＳＦＥＴ１０１では、ゲートとソースとが電気的に絶縁されている。
【００６８】
一方、信号Ｇ１のレベルがＬレベルのときには、縦型ＭＯＳＦＥＴ１０１はオフ状態である。このとき、信号Ｇ２のレベルがＨレベルである。したがって、横型ＭＯＳＦＥＴ１０３がオン状態である。横型ＭＯＳＦＥＴ１０３がオンすることにより、縦型ＭＯＳＦＥＴ１０１では、ゲートがソースに短絡される。
【００６９】
横型ＭＯＳＦＥＴ１０３がオンすることにより、縦型ＭＯＳＦＥＴ１０１のゲートの電位を、より確実にソース電位（たとえば接地電位）に等しくすることができる。さらに、縦型ＭＯＳＦＥＴ１０１のゲートの電位を安定させることができる。横型ＭＯＳＦＥＴ１０３により、縦型ＭＯＳＦＥＴ１０１が雑音の影響を受けにくくすることが可能になる。
【００７０】
横型ＭＯＳＦＥＴ１０３は、縦型ＭＯＳＦＥＴ１０１にモノリシックに形成されている。言い換えると、横型ＭＯＳＦＥＴ１０３は、縦型ＭＯＳＦＥＴ１０１の直近の位置に配置される。横型ＭＯＳＦＥＴ１０３により、縦型ＭＯＳＦＥＴ１０１のゲートと縦型ＭＯＳＦＥＴ１０１のソースとを短絡するための経路を短くすることができる。これにより、縦型ＭＯＳＦＥＴ１０１が雑音の影響を受けにくくなる効果を高めることができる。
【００７１】
図６に示されるように縦型ＭＯＳＦＥＴ１０１をオンオフさせるよう限定されない。縦型ＭＯＳＦＥＴ１０１をソフトターンオフさせてもよい。
【００７２】
図７は、縦型ＭＯＳＦＥＴ１０１をソフトターンオフさせる場合における、半導体装置１００の動作を説明するための信号波形図である。図４および図７を参照して、縦型ＭＯＳＦＥＴ１０１をオフさせる際に、信号Ｇ１のレベルがＨレベルからＬレベルへと緩やかに変化する（単調に低下する）。
【００７３】
縦型ＭＯＳＦＥＴ１０１が定常的にオフ状態に移行した後に、信号Ｇ２のレベルが、ＬレベルからＨレベルへと変化する。これにより横型ＭＯＳＦＥＴ１０３がオンして、縦型ＭＯＳＦＥＴ１０１のゲートを、縦型ＭＯＳＦＥＴ１０１のソースに短絡する。したがって、縦型ＭＯＳＦＥＴ１０１のゲートの電位を、より確実にソース電位（たとえば接地電位）に等しくすることができる。さらに、縦型ＭＯＳＦＥＴ１０１のゲートの電位を安定させることができる。
【００７４】
本発明の実施の形態によれば、保護回路１０２は、ダイオード１０４を備える。ダイオード１０４は、横型ＭＯＳＦＥＴ１０３のゲートに過大な電圧が印加されるのを防止する。これにより横型ＭＯＳＦＥＴ１０３を保護することができる。
【００７５】
さらに、横型ＭＯＳＦＥＴ１０３のゲートに負電圧を印加した状態において、ダイオード１０４には順方向電流が流れる。ある電流が流れるときのダイオード１０４の順方向電圧は、温度に依存する。したがって、本実施の形態によれば、ダイオード１０４を温度センサとして利用することができる。
【００７６】
図８は、保護回路１０２に含まれるダイオード１０４の順方向電圧の温度依存性を説明するための図である。図８を参照して、ダイオード１０４に、ある大きさの電流Ｉｔｈが流れるときの順方向電圧Ｖｆが、温度の検出のために用いられる。たとえば図８に示される順方向電圧Ｖｆは、温度が大きくなるにつれて低下する。温度に応じて順方向電圧Ｖｆが単調に変化する領域における順方向電圧に基づいて、温度を検出することができる。
【００７７】
上記の実施形態では、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型ＭＯＳＦＥＴである。しかしながら、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型に限定されず、たとえばトレンチ型であってもよい。トレンチ型のＭＯＳＦＥＴのセルにより、縦型ＭＯＳＦＥＴの集積度を高めることができる。
【００７８】
図９は、トレンチゲート型の縦型ＭＯＳＦＥＴ１０１の構造の一例を示した断面図である。図９を参照して、ドリフト層１２には、トレンチＴＲが形成される。
【００７９】
トレンチＴＲは、側壁部ＳＷと、側壁部ＳＷに繋がる底部ＢＴとを有する。側壁部ＳＷおよび底部ＢＴを覆うようにゲート絶縁膜２２が配置される。トレンチＴＲは、ドリフト層１２の主面１２Ａから、ソース領域１６およびウェル領域１４を貫通してドリフト層１２の内部に達するように形成される。したがって、側壁部ＳＷは、ソース領域１６およびドリフト層１２に挟まれたウェル領域１４の部分の表面を含む。
【００８０】
ゲート電極２４は、トレンチＴＲに充填されるように配置される。したがって、ゲート電極２４は、ゲート絶縁膜２２を介在して、側壁部ＳＷおよび底部ＢＴに対向する。
【００８１】
好ましくは、トレンチＴＲの側壁部ＳＷは、面方位｛０−３３−８｝を有する第１の面を含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を低減することができる。側壁部ＳＷは、上記第１の面を微視的に含み、さらに面方位｛０−１１−１｝を有する第２の面を微視的に含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を、より低減することができる。したがって、炭化珪素からなる縦型ＭＯＳＦＥＴ１０１のオン抵抗をより低減することができる。
【００８２】
さらに、本発明の実施の形態では、ワイドバンドギャップ半導体として、炭化珪素が採用される。しかしながら、ワイドバンドギャップ半導体は、炭化珪素に限定されるものではない。他のワイドバンドギャップ半導体として、たとえば窒化ガリウム、ダイヤモンド等が挙げられる。たとえば窒化ガリウムあるいはダイヤモンドからなる縦型ＭＯＳＦＥＴと保護回路とを一体化した半導体装置も、本発明の実施の形態に含まれる。
【００８３】
さらに、上記の実施形態では、「第１の導電型」はｎ型であり、「第２の導電型」はｐ型である。しかし、逆に、「第１の導電型」はｐ型であり、「第２の導電型」はｎ型であってもよい。
【００８４】
さらに、上記の実施形態では、縦型半導体スイッチング素子は、ＭＯＳＦＥＴである。しかしながら縦型半導体スイッチング素子が、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【００８５】
今回開示された実施の形態は例示であって、上記内容のみに制限されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８６】
１０  炭化珪素基板、１０Ａ  第１の主面、１０Ｂ  第２の主面、１２  ドリフト層、１２Ａ  主面（ドリフト層）、１４，２０，３４  ウェル領域、１６，３６  ソース領域、１８，３８  コンタクト領域、２２，２２Ａ  ゲート絶縁膜、２４，４４  ゲート電極、２６  層間絶縁膜、２８，２８Ａ  ソース電極、３０，４８  ゲートパッド電極、３２  ソースパッド電極、３３，４２  ドレイン電極、３５  ドレイン領域、４０  ｎ型不純物領域、４６  コンタクト電極、５０，５２  絶縁膜、６１  ゲート抵抗、６２，１０４  ダイオード、６３  寄生インダクタンス、１００  半導体装置、１０１  縦型ＭＯＳＦＥＴ、１０２  保護回路、１０３  横型ＭＯＳＦＥＴ、ＢＴ  底部、Ｇ１，Ｇ２  信号、Ｉｔｈ  電流、ＳＷ  側壁部、ＴＲ  トレンチ、Ｖｆ  順方向電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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