(57)【要約】【課題】不良メモリセルが存在する救済元のワード線上を救済先の冗長ワード線によって冗長救済する際、救済元のワード線上のメモリセルに蓄積されたデータを冗長救済後においても保持すること。【解決手段】アンチヒューズ素子を破壊して救済元のワード線を救済先の冗長ワード線に置き換えるように構成された半導体装置であって、救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーする。【選択図】図１
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【特許請求の範囲】
【請求項１】
アンチヒューズ素子を破壊して救済元のワード線を救済先の冗長ワード線に置き換えるように構成された半導体装置であって、
前記救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーする、
ことを特徴とする半導体装置。
【請求項２】
カウント動作を行うことによりカウント値を生成するカウンタ回路と、
前記カウント値を２進数表現したときの複数の下位ビットを用いて、前記救済元のワード線および前記救済先の冗長ワード線を活性化する信号、前記救済元のワード線からのデータ読み出し信号、ならびに、前記救済先の冗長ワード線へのデータ書き込み信号の少なくともいずれかを生成する制御回路と、を備える、
請求項１に記載の半導体装置。
【請求項３】
前記カウント値を２進数表現したときの複数の上位ビットをカラムアドレスとして使用して、前記救済元のワード線上のメモリセルからデータを読み出すと共に前記救済先の冗長ワード線上の冗長メモリセルに対して読み出したデータを書き込むように構成された、
請求項２に記載の半導体装置。
【請求項４】
前記置換動作が完了した後、前記コピー動作をイネーブルにするイネーブル信号を生成する割り込み制御回路を備え、
前記カウンタ回路は、前記イネーブル信号の活性化に応じて、前記カウン動作を開始する、
請求項２または３に記載の半導体装置。
【請求項５】
前記割り込み制御回路は、前記イネーブル信号を活性化した後、冗長ワード線による救済対象以外のワード線上のメモリセルが保持するデータに対するリフレッシュ動作が開始された場合、前記イネーブル信号を非活性化し、前記リフレッシュ動作が終了した場合、前記イネーブル信号を再度活性化する、
請求項４に記載の半導体装置。
【請求項６】
前記割り込み制御回路は、前記イネーブル信号を活性化した後、冗長ワード線による救済対象以外のワード線上のメモリセルが保持するデータに対するリフレッシュ動作が開始された場合、前記イネーブル信号を活性化したままにする、
請求項４に記載の半導体装置。
【請求項７】
半導体装置が、アンチヒューズ素子を破壊して救済元のワード線を救済先の冗長ワード線に置き換えるステップと、
前記救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーするステップと、を含む、
ことを特徴とする半導体装置の制御方法。
【請求項８】
前記半導体装置が、カウント動作を行うことによりカウント値を生成するステップと、
前記カウント値を２進数表現したときの複数の下位ビットを用いて、前記救済元のワード線および前記救済先の冗長ワード線を活性化する信号、前記救済元のワード線からのデータ読み出し信号、ならびに、前記救済先の冗長ワード線へのデータ書き込み信号の少なくともいずれかを生成するステップと、を含む、
請求項７に記載の半導体装置の制御方法。
【請求項９】
前記半導体装置が、前記カウント値を２進数表現したときの複数の上位ビットをカラムアドレスとして使用して、前記救済元のワード線上のメモリセルからデータを読み出すステップと、
前記救済先の冗長ワード線上の冗長メモリセルに対して読み出したデータを書き込むステップと、を含む、
請求項８に記載の半導体装置の制御方法。
【請求項１０】
前記半導体装置が、前記置換動作が完了した後、前記コピー動作をイネーブルにするイネーブル信号を生成するステップを含み、
前記イネーブル信号の活性化に応じて、前記カウン動作を開始する、
請求項８または９に記載の半導体装置の制御方法。
【請求項１１】
前記半導体装置が、前記イネーブル信号を活性化した後、冗長ワード線による救済対象以外のワード線上のメモリセルが保持するデータに対するリフレッシュ動作が開始された場合、前記イネーブル信号を非活性化し、前記リフレッシュ動作が終了した場合、前記イネーブル信号を再度活性化するステップを含む、
請求項１０に記載の半導体装置の制御方法。
【請求項１２】
前記半導体装置は、前記イネーブル信号を活性化した後、冗長ワード線による救済対象以外のワード線上のメモリセルが保持するデータに対するリフレッシュ動作が開始された場合、前記イネーブル信号を活性化したままにする、
請求項１０に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその制御方法に関し、特に、不良のあるメモリセルを冗長セルによって置換可能な半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置において、微細化技術の向上に伴い大容量化が進んでいる。しかしながら、微細化が進むに従って、結晶欠陥や不純物などに起因するメモリアレイ内のメモリセルの不良が増加する傾向にある。
【０００３】
メモリセルの不良を救済するために、メモリチップ内に予め予備のメモリセルを設けておき、不良になったメモリセルをロウ単位またはカラム単位で置き換える方式が実用化されている。例えば、特許文献１には、パッケージ封止後においても、不良となったメモリセルを置換可能とした半導体記憶装置が記載されている。
【０００４】
また、半導体の業界団体であるＪＥＤＥＣ（Joint Electron Device Engineering Council）では、ＤＲＡＭにおいて、アンチヒューズ素子を用いて不良メモリセルが存在するワード線を冗長救済する（すなわち、救済元のワード線上のメモリセルを救済先の冗長ワード線上の冗長メモリセルに置き換える）ための仕様として、近年「ＰＰＲ（Post Package Repair）」という仕様が採用された。
【０００５】
ＰＰＲにおいては、不要メモリセルを冗長メモリセルに置換する最中においても、リフレッシュコマンド（Auto Refresh）の割り込みを可能とし、ＰＰＲで救済するバンク以外のメモリセルアレイ上のデータは保持することが要求されている。
【０００６】
すなわち、ＰＰＲでは、救済対象のワード線以外のワード線上のメモリセルが保持するデータはリフレッシュ動作によって、冗長救済後にも保持される。一方、不良メモリセルが存在する救済対象のワード線上のメモリセルが保持するデータは、冗長救済後において値が保証されない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１６３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【０００９】
上述のとおり、ＰＰＲ（Post Package Repair）の仕様では、救済対象のワード線以外のワード線上のメモリセルに蓄積されたデータはリフレッシュ動作に基づいて保持される。一方、救済対象のワード線上のメモリセルは、何も値が書き込まれていない冗長ワード線上の冗長メモリセルに置換されるため、救済対象のワード線上のメモリセルが保持するデータについては値が保障されていない。
【課題を解決するための手段】
【００１０】
本発明の第１の態様に係る半導体装置は、アンチヒューズ素子を破壊して救済元のワード線を救済先の冗長ワード線に置き換えるように構成された半導体装置であって、救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーする。
【００１１】
本発明の第２の態様に係る半導体装置の制御方法は、半導体装置が、アンチヒューズ素子を破壊して救済元のワード線を救済先の冗長ワード線に置き換えるステップと、救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーするステップと、を含む。
【発明の効果】
【００１２】
本発明に係る半導体装置およびその制御方法によると、アンチヒューズ素子を破壊して救済元のワード線を救済先の冗長ワード線に置き換える際、救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーすることにより、救済元のワード線上のメモリセルに蓄積されたデータを冗長救済後においても保持することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の構成を例示するブロック図である。
【図２】ＰＰＲおよびＰＰＲコピーに関連する回路の構成を例示するブロック図である。
【図３】カラムアドレス制御回路の詳細な構成を例示するブロック図である。
【図４】割り込み制御回路の構成を例示する回路図である。
【図５】カウンタ回路の構成を例示する回路図である。
【図６】ＰＰＲコピー制御回路の構成を例示する回路図である。
【図７】ＰＰＲコピー制御回路の動作を例示するテーブルである。
【図８】第１の実施形態に係る半導体装置のＰＰＲコピーの動作を例示するタイミング図である。
【図９】第１の実施形態に係る半導体装置のＡＦ回路に設けられたアンチヒューズ素子の構造を例示する断面図である。
【発明を実施するための形態】
【００１４】
はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１５】
図１は、一実施形態に係る半導体装置の構成を例示するブロック図である。一実施形態に係る半導体装置は、アンチヒューズ素子を破壊して救済元のワード線（メモリセルアレイ１０１のワード線ＷＬ）を救済先の冗長ワード線（ロウ冗長回路１０２に設けられた冗長ワード線）に置き換えるように構成された半導体装置であって、救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーする。
【００１６】
かかる半導体装置によると、例えばアンチヒューズ素子を破壊して救済元のワード線を救済先の冗長ワード線に置き換える際、救済元のワード線上のメモリセルが保持するデータを救済先の冗長ワード線上の冗長メモリセルにコピーすることにより、救済元のワード線上のメモリセルに蓄積されたデータを冗長救済後においても保持することが可能となる。以下、当該コピーを「ＰＰＲコピー」という。
【００１７】
図２は、半導体装置の構成のうちのＰＰＲコピーの動作に関連する構成を例示するブロック図である。図３は、図２に示したカラムアドレス制御回路１６の構成を例示するブロック図である。図５は、図３に示したカウンタ回路２２の構成を例示する回路図である。図５を参照すると、半導体装置は、カウント動作を行うことによりカウント値を生成するカウンタ回路２２と、カウント値を２進数表現したときの複数の下位ビットを用いて、救済元のワード線および救済先の冗長ワード線を活性化する信号、救済元のワード線からのデータ読み出し信号、ならびに、救済先の冗長ワード線へのデータ書き込み信号の少なくともいずれかを生成する制御回路（ＰＰＲコピー制御回路２４）と、を備えている。
【００１８】
また、図５を参照すると、半導体装置は、カウンタ回路２２が生成するカウント値を２進数表現したときの複数の上位ビットをカラムアドレスとして使用して、救済元のワード線上のメモリセルからデータを読み出すと共に救済先の冗長ワード線上の冗長メモリセルに対して読み出したデータを書き込むようにしてもよい。
【００１９】
さらに、図３を参照すると、半導体装置は、上記置換動作が完了した後、上記コピー動作をイネーブルにするイネーブル信号を生成する割り込み制御回路１８を備えていてもよい。このとき、カウンタ回路２２は、当該イネーブル信号の活性化に応じて、カウン動作を開始する。
【００２０】
また、割り込み制御回路１８は、イネーブル信号を活性化した後、冗長ワード線による救済対象以外のワード線上のメモリセルが保持するデータに対するリフレッシュ動作が開始された場合、イネーブル信号を非活性化し、リフレッシュ動作が終了した場合、イネーブル信号を再度活性化するようにしてもよい。
【００２１】
かかる半導体装置によると、ＰＰＲコピーの動作中においても、リフレッシュコマンドの割り込みが可能となる。
【００２２】
＜実施形態１＞
第１の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置は、ＤＲＡＭなどの半導体記憶装置である。本実施形態の半導体装置は、ＰＰＲ（Post Package Repair）に基づく冗長救済の際に、救済元のワード線上に存在するメモリセルに蓄積されたデータを、救済先の冗長ワード線上の冗長メモリセルにコピーする。当該コピーを、以下では「ＰＰＲコピー」という。
【００２３】
本実施形態では、ＪＥＤＥＣ  ＤＤＲ４の仕様として追加されるＰＰＲ仕様で規定されたｔＧＰＭ期間中に、内部ロジックを用いて、救済元のワード線上のすべてのメモリセルが保持するデータを冗長ワード線上の冗長メモリセルにコピーする場合について説明する。
【００２４】
ここで、ＰＰＲ仕様におけるｔＧＰＭ期間とは、外部から入力された救済アドレスに基づいてアンチヒューズ素子を破壊してアドレス情報の割り付けを行う期間をいう。上記仕様で規定されたｔＧＰＭ期間は２００ｍｓであり、本実施形態のＰＰＲコピーの動作をｔＧＰＭ期間中に完了するための時間は十分に存在する。そこで、本実施形態では、ＰＰＲ仕様で規定されたアンチヒューズの破壊の完了後のｔＰＧＭ期間中に、該当ロウアドレスに相当する救済元ワード線上のメモリセルのデータを読み出して、読み出したデータをそのまま救済先の冗長ワード線上の冗長メモリセルにコピーする。
【００２５】
図１は、本実施形態に係る半導体装置の構成を例示するブロック図である。図１に示した半導体装置は、ワンチップに集積された積層メモリであり、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されたメモリセルアレイ１０１を備えている。メモリセルアレイ１０１は、複数のワード線ＷＬと複数のビット線ＢＬを含み、その交点にメモリセルＭＣが配置される。図１においては、簡単のため、１本のワード線ＷＬ、１本のビット線ＢＬおよびこれらの交点に配置された１個のメモリセルＭＣのみを図示している。
【００２６】
メモリセルアレイ１０１に含まれる複数のワード線のうち、不良のあるワード線は、ロウ冗長回路１０２に含まれる冗長ワード線に置換される。また、メモリセルアレイ１０１に含まれる複数のビット線のうち、不良のあるビット線は、カラム冗長回路１０３に含まれる冗長ビット線に置換される。ここで、不良のあるワード線とは、ワード線自体に不良がある場合のみならず、ワード線そのものには不良がないものの当該ワード線により選択される１または２以上のメモリセルに不良がある場合を含む。同様に、不良のあるビット線とは、ビット線自体に不良がある場合のみならず、ビット線そのものには不良がないものの当該ビット線に接続される１または２以上のメモリセルに不良がある場合を含む。
【００２７】
メモリセルアレイ１０１に対するロウアクセスは、ロウデコーダ１０４によって行われる。ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤをデコードし、デコード結果に基づいて、メモリセルアレイ１０１に含まれるいずれかのワード線を選択する。また、ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のワード線の代わりに、ロウ冗長回路１０２内の冗長ワード線に対して代替アクセスを行う。
【００２８】
一方、メモリセルアレイ１０１に対するカラムアクセスは、カラムデコーダ１０５によって行われる。カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤをデコードし、デコード結果に基づいて、カラム制御回路１０７に含まれるいずれかのカラムスイッチを選択する。カラムスイッチは、センスアンプ列１０６に含まれるいずれかのセンスアンプをカラム制御回路１０７に接続するためのスイッチであり、いずれかのスイッチが導通状態になると、対応するセンスアンプを介して所定のビット線とカラム制御回路１０７とが接続される。また、カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のビット線の代わりに、カラム冗長回路１０３内の冗長ビット線に対して代替アクセスを行う。
【００２９】
ロウアドレス制御回路１１０およびカラムアドレス制御回路１１１には、アドレス端子１１２およびアドレスバッファ１１３を介して、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２が供給される。アドレスＡ０〜Ａ１５は、ロウアドレスＸＡＤＤまたはカラムアドレスＹＡＤＤとして用いられる部分であり、バンクアドレスＢＡ０〜ＢＡ２は、バンクＢＡＮＫ０〜ＢＡＮＫ７の選択に用いられる部分である。
【００３０】
また、半導体装置には、アドレス端子１１２の他に、コマンド端子１２０、コントロール端子１２１およびクロック端子１２２が設けられている。
【００３１】
コマンド端子１２０は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および、チップセレクト信号／ＣＳが入力される端子群である。コマンド端子１２０に入力されたこれらのコマンド信号は、コマンドバッファ１２３を介して、コマンドデコーダ１２４およびモードレジスタ１２５に供給される。コマンドデコーダ１２４は、コマンド信号をデコードすることによって内部コマンドを生成し、これをコントロールロジック１２７などに供給する回路である。また、モードレジスタ１２５は、アドレスＡ０〜Ａ１５を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジック１２７などに供給される。
【００３２】
コントロール端子１２１は、データマスク信号ＤＭ、オンダイターミネーション信号ＯＤＴおよびリセット信号／ＲＥＳＥＴが入力される端子と、キャリブレーション端子ＺＱから成る端子群である。コントロール端子１２１に入力されたこれらのコントロール信号は、コントロールバッファ１２６を介して、コントロールロジック１２７に供給される。コントロールロジック１２７は、コントロール信号、内部コマンドおよびモードレジスタ１２５の設定値に基づいて、各種制御信号を生成する回路である。生成される制御信号は、ロウアドレス制御回路１１０、カラムアドレス制御回路１１１およびデータコントロール回路１０８に供給され、これらの回路ブロックの動作を制御する。
【００３３】
クロック端子１２２は、クロック信号ＣＫ、反転クロック信号／ＣＫおよびクロックイネーブル信号ＣＫＥが入力される端子群である。クロック端子１２２に入力されたこれらのクロック信号は、クロックバッファ１２８を介して、クロック生成回路１２９に供給される。クロック生成回路１２９は、これらクロック信号に基づいて内部クロック信号を生成する回路であり、生成された内部クロック信号は各種回路ブロックに供給される。内部クロック信号の一部はＤＬＬ回路１３０に供給される。ＤＬＬ回路１３０は、内部クロック信号に基づいて位相制御された出力用クロックを生成する回路であり、生成された出力用クロックはデータコントロール回路１０８および入出力バッファ１０９に供給される。
【００３４】
データコントロール回路１０８は、カラム制御回路１０７を介してパラレルに出力されるリードデータをラッチし、これをシリアル変換して入出力バッファ１０９に供給するとともに、入出力バッファ１０９を介してシリアルに入力されたライトデータをラッチし、これをパラレル変換してカラム制御回路１０７に供給する回路である。入出力バッファ１０９は、データ系端子１３１に接続されている。データ系端子１３１は、データ入出力端子ＤＱ０〜ＤＱ７およびデータストローブ端子ＤＱＳ、／ＤＱＳから成る。データ入出力端子ＤＱ０〜ＤＱ７は、リードデータの出力およびライトデータの入力を行う端子であり、データストローブ端子ＤＱＳ、／ＤＱＳは相補のデータストローブ信号を入出力する端子である。
【００３５】
かかる構成により、コマンド端子１２０を介してリードコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してリード動作が行われ、読み出されたリードデータがデータ入出力端子ＤＱ０〜ＤＱ７を介して出力される。一方、コマンド端子１２０を介してライトコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してライト動作が行われ、データ入出力端子ＤＱ０〜ＤＱ７を介して入力されたライトデータが書き込まれる。そして、これらリード動作およびライト動作において、アクセス先のメモリセルが不良メモリセルである場合には、ロウ冗長回路１０２またはカラム冗長回路１０３に対して代替アクセスが行われる。上述の通り、不良メモリセルのアドレスは、救済制御回路１４０に保持されている。
【００３６】
救済制御回路１４０に保持される不良アドレスは、光学ヒューズ回路１４１およびＡＦ回路１４２から転送される。光学ヒューズ回路１４１は、レーザービームの照射によってヒューズ素子を切断することにより情報を記憶する回路である。また、ＡＦ回路１４２は、ヒューズ素子に高電圧を印加することによって情報を記憶する回路である。ＡＦ回路１４２は複数のアンチヒューズ素子を有する。アンチヒューズ素子は、高電圧の印加によって絶縁膜を絶縁破壊することによって情報を記憶する。
【００３７】
このように、本実施形態による半導体装置においては、一つの冗長ワード線を光学ヒューズ回路１４１でもＡＦ回路１４２でも使用することができる。同様に、一つの冗長ビット線を光学ヒューズ回路１４１でもＡＦ回路１４２でも使用することができる。もちろん、同一の冗長ワード線または同一の冗長ビット線を光学ヒューズ回路１４１とＡＦ回路１４２で同時に使用することはできない。冗長ワード線および冗長ビット線は、光学ヒューズ回路１４１による１次救済で使用され、１次救済にて使用されなかった残余の冗長ワード線および冗長ビット線がＡＦ回路１４２による２次救済で使用される。
【００３８】
２次救済における不良メモリセルの検出は、カラム制御回路１０７内に設けられたデータ判定回路１０７ａによって行われ、判定の結果得られる判定信号Ｐ／Ｆが解析回路１４３に供給される。判定信号Ｐ／Ｆは、読み出されたデータにエラーが含まれていない場合には「パス」を示し、読み出されたデータにエラーが含まれている場合には「フェイル」を示す。
【００３９】
解析回路１４３は、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良メモリセルのアドレスを特定し、既に検出された不良メモリセルのアドレスとの関係を解析する。解析回路１４３による解析作業には、解析用メモリ１４４が用いられる。解析用メモリ１４４は、一例として、ＳＲＡＭから成る。解析回路１４３には、判定信号Ｐ／Ｆおよびアドレスの他、内部クロック信号、内部コマンドおよびＤＦＴ回路１４５からの制御信号が供給される。
【００４０】
図２は、図１に示した半導体装置のうちのＰＰＲ動作およびＰＰＲコピー動作に関連する回路を示すブロック図である。ＡＦ制御回路１２は解析回路１４３および解析用メモリ１４４に相当し、コマンド制御回路２６はコントロールロジック１２７に相当し、Ｉ／Ｏ制御回路２８およびデータアンプ３８はデータコントロール回路１０８に相当する。
【００４１】
コマンド制御回路２６は、信号ｓｉｇｎａｌ＿０として、ＰＰＲのコマンドをＡＦ（ＡｎｔｉＦｕｓｅ）制御回路１２に送出する。ＡＦ制御回路１２は、ＰＰＲのコマンドを受けて動作を開始する。
【００４２】
また、コマンド制御回路２６は、ＰＰＲでのコマンドを受けて、救済対象のロウアドレスのラッチ信号を信号ｓｉｇｎａｌ＿１としてロウアドレス制御回路１４に送信する。
【００４３】
ロウアドレス制御回路１４は、信号ｓｉｇｎａｌ＿２をロウデコーダ３４およびＡＦ回路３４に送信して、ＰＰＲ時に元々ラッチされたロウアドレスについて、ワード線の選択／非選択を行う。後述するＰＰＲコピー制御回路２４（図６）が生成するロウ冗長救済スキップ信号がハイレベルの場合、ＰＰＲで救済される救済元ワード線が活性化される。一方、ロウ冗長救済スキップ信号がロウレベルの場合、ＡＦ回路３４から出力される信号ｓｉｇｎａｌ＿１０がハイレベルとなり、ＰＰＲでの救済先の冗長ワード線が活性化される。
【００４４】
ＡＦ制御回路１２は、信号ｓｉｇｎａｌ＿３として、ＰＰＲ中における救済制御信号群をＡＦ回路３２に送信する。なお、ＰＰＲコピーの動作は、信号ｓｉｇｎａｌ＿３に基づく制御が完了した後に開始する。
【００４５】
ＡＦ制御回路１２は、信号ｓｉｇｎａｌ＿４として、ＰＰＲに基づく救済の完了を示す救済完了信号（後述のＰＰＲ＿ＡＦ救済信号）をカラムアドレス制御回路１６に送信する。ＰＰＲコピーに関する動作は、当該信号を受けて開始する。
【００４６】
カラムアドレス制御回路１６は、後述するＰＰＲコピー制御回路２４（図６）が生成するＰＰＲコピーＷＬ活性Ａｃｔ信号およびＰＰＲコピーＷＬ非活性Ｐｒｅ信号を信号ｓｉｇｎａｌ＿５としてコマンド制御回路２６に送信して、ロウ系の制御コマンドを生成させる。また、カラムアドレス制御回路１６は、ＰＰＲコピー制御回路２４（図６）が生成するデータ読み出し信号およびデータ書き込み信号を信号ｓｉｇｎａｌ＿５としてコマンド制御回路２６に送信してカラム系の制御コマンドを生成させる。
【００４７】
コマンド制御回路２６は、ＰＰＲコピーに関する回路の動作時にコマンド制御回路２６が受け取るデータ読み出し信号およびデータ書き込み信号を信号ｓｉｇｎａｌ＿６としてＩ／Ｏ制御回路２８に送信する。なお、コマンド制御回路２６は、上記制御中はＩ／Ｏ制御回路２８を動作させないようにする信号を信号ｓｉｇｎａｌ＿６としてＩ／Ｏ制御回路２８に送信する。
【００４８】
コマンド制御回路２６は、データ読み出し信号に基づいて生成した読み出し（Ｒｅａｄ）信号を信号ｓｉｇｎａｌ＿７としてデータアンプ３８に送信して、データアンプ３８を動作させる。
【００４９】
データアンプ３８は、メモリセルアレイに接続されたＩ／Ｏ線群を介して信号ｓｉｇｎａｌ＿８をやり取りすることにより、コピー対象のデータを所望のローカルＩ／Ｏに受け渡しする。
【００５０】
Ｉ／Ｏ制御回路２８とデータアンプ３８との間に設けられたＩ／Ｏ線群は、信号ｓｉｇｎａｌ＿９として、ＰＰＲコピーに関する回路の動作時に、一時的に救済元のデータをラッチする。また、Ｉ／Ｏ線群上に信号ｓｉｇｎａｌ＿９としてラッチされたデータは、救済先の冗長ワード線上の冗長メモリセルに書き込む際、データアンプ３８を介して信号ｓｉｇｎａｌ＿８として送信される。
【００５１】
ＡＦ回路３２は、後述するＸ冗長救済スキップ信号がロウレベルのとき、ＰＰＲで救済されたアドレスがヒットし、救済先のロウ冗長ワード線を活性化させるとともに、救済元のワード線を活性化させない信号を信号ｓｉｇｎａｌ＿１０としてロウデコーダ３４に送信する。
【００５２】
カラムアドレス制御回路１６は、後述するカウンタ回路２２（図５）が生成するカラムアドレスを信号ｓｉｇｎａｌ＿１１としてカラムデコーダ３６とＡＦ回路３２に送信する。
【００５３】
コマンド制御回路２６は、ＰＰＲコピー制御回路（図６）が生成するデータ書き込み信号に基づいて生成した書き込み（Ｗｒｉｔｅ）信号（すなわち、ＰＰＲでの救済先の冗長ワード線に対する書き込み命令）を信号ｓｉｇｎａｌ＿１２としてデータアンプ３８に送信する。
【００５４】
データアンプ３８は、上記書き込み信号を受信すると、救済元のワード線上のメモリセルから読み出されたデータをラッチする信号ｓｉｇｎａｌ＿９を信号ｓｉｇｎａｌ＿８に受け渡す。
【００５５】
図３は、カラムアドレス制御回路１６の詳細な構成を例示するブロック図である。図３を参照すると、カラムアドレス制御回路１６は、割り込み制御回路１８、カウンタ回路２２、および、ＰＰＲコピー制御回路２４を備えている。
【００５６】
割り込み制御回路１８は、ＡＦ制御回路１２からＰＰＲ＿ＡＦ救済信号を受信し、コマンド制御回路２６からＰＰＲ信号およびＡｕｔｏＲｅｆ＿Ｓｔａｒｔ信号を受信し、ロウアドレス制御回路１４からＡｕｔｏＲｅｆ＿Ｅｎｄ信号を受信し、カウンタ回路２２から信号ＴＣＡ１０Ｂを受信して、受信したこれらの信号に基づいてＰＰＲコピー信号を生成し、生成したＰＰＲコピー信号をカウンタ回路２２およびＰＰＲコピー制御回路２４に出力する。
【００５７】
ＡＦ制御回路１２は、ＰＰＲの内部動作（すなわち、アンチヒューズ素子に基づく冗長救済）期間中においてハイレベルのＰＰＲ＿ＡＦ救済信号を生成する。本実施形態のＰＰＲコピーに関する動作は、ＰＰＲ＿ＡＦ救済信号の立下り（冗長救済の完了）を受けて開始される。コマンド制御回路２６は、ＰＰＲ期間中にハイレベルのＰＰＲ信号を出力する。ＰＲコマンド制御回路２６は、通常コマンドのＲＥＦを受信すると、リフレッシュ動作の開始時にＡｕｔｏＲｅｆ＿Ｓｔａｒｔ信号を生成する。ＡｕｔｏＲｅｆ＿Ｓｔａｒｔ信号は、ＰＰＲコピー動作中に、リフレッシュ動作の割り込みが生じた場合、ＰＰＲコピー動作を中止するために用いられる。ロウアドレス制御回路１４は、リフレッシュ動作の終了時にＡｕｔｏＲｅｆ＿Ｅｎｄ信号を生成する。ＡｕｔｏＲｅｆ＿Ｅｎｄ信号は、リフレッシュ動作完了後にＰＰＲコピー動作を再開するために用いられる。カウンタ回路２２は、後述のシフトレジスタの最上位ビットとして信号ＴＣＡ１０Ｂを生成する。信号ＴＣＡ１０Ｂがロウレベルに遷移した場合、ＰＰＲコピーの動作が完了する。
【００５８】
図４は、割り込み制御回路１８の構成を例示する回路図である。図４を参照すると、割り込み制御回路１８は、インバータ素子ＩＮ１〜ＩＮ４、遅延素子ＤＬ１〜ＤＬ４、ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ７、および、ＡＮＤ素子ＡＮＤ１を備えている。割り込み制御回路１８は、ＰＰＲ信号がハイレベル、ＡｕｔｏＲｅｆ＿Ｓｔａｒｔ信号、ＡｕｔｏＲｅｆ＿Ｅｎｄ信号およびＴＣＡ１０Ｂ信号がロウレベルの状態において、ＰＰＲ＿ＡＦ救済信号がハイレベルからロウレベルに遷移すると、ハイレベルのＰＰＲコピー信号を出力する。また、割り込み制御回路１８は、ハイレベルのＰＰＲコピー信号の出力中に、ＡｕｔｏＲｅｆ＿Ｓｔａｒｔ信号のワンショットパルスを受信すると、ロウレベルのＰＰＲコピー信号を生成して出力する。さらに、割り込み制御回路１８は、ロウレベルのＰＰＲコピー信号を出力中に、ＡｕｔｏＲｅｆ＿Ｅｎｄ信号のワンショットパルスを受信すると、再度ハイレベルのＰＰＲコピー信号を生成して出力する。
【００５９】
カウンタ回路２２は、アドレス端子ＡＤＤ＿Ｐｉｎから通常カラムアドレス＜３：９＞を受信し、コマンド制御回路２６からＰＰＲ信号を受信し、割り込み制御回路１８からＰＰＲコピー信号を受信して、信号ＴＣＡ０Ｂ〜ＴＣＡ１０Ｂおよびカラムアドレス＜３：９＞を生成し、生成した信号ＴＣＡ０Ｂ〜ＴＣＡ２ＢをＰＰＲコピー制御回路２４に出力し、信号ＴＣＡ１０Ｂを割り込み制御回路１８に出力し、カラムアドレス＜３：９＞をＡＦ回路３２およびカラムデコーダ３６に出力する。
【００６０】
図５は、カウンタ回路２２の構成を例示する回路図である。図５を参照すると、カウンタ回路２２は、遅延素子ＤＬ６、ＮＡＮＤ素子ＮＡＮＤ９、ＮＡＮＤ１０、インバータ素子ＩＮ６、ＩＮ７、フリップフロップＦＦ１〜ＦＦ３、および、セレクタ素子ＳＥＬ１を備えている。カウンタ回路２２は、ハイレベルのＰＰＲコピー信号を受信すると、カウントアップ動作を開始し、カウント値の下位ビットに相当する信号ＴＣＡ０Ｂ〜ＴＣＡ２ＢをＰＰＲコピー制御回路２４に出力し、上位ビットに相当する信号ＴＣＡ３Ｔ〜ＴＣＡ９Ｔをカラムアドレス＜３：９＞としてＡＦ回路３２およびカラムデコーダ３６に出力し、最上位ビットに相当する信号ＴＣＡ１０Ｂを割り込み制御回路１８に出力する。信号ＴＣＡ０Ｂ、ＴＣＡ１Ｂは、ＰＰＲコピー制御回路２４において、救済元のワード線および救済先の冗長ワード線の活性化、非活性化、読み出し、書き込みなどを制御するための信号として用いられる。一方、信号ＴＣＡ１０Ｂは、すべてのカラムアドレスのスキャン終了後、ロウレベルに遷移し、ＰＰＲコピー動作が完了する。
【００６１】
ＰＰＲコピー制御回路２４は、割り込み制御回路１８からＰＰＲコピー信号を受信し、コマンド制御回路２６からテストモード信号ＴＸＲＥＤＳＫＩＰを受信し、カウンタ回路２２から信号ＴＣＡ０Ｂ〜ＴＣＡ２Ｂを受信し、ＰＰＲコピーＷＬ活性Ａｃｔ信号、ＰＰＲコピーＷＬ非活性Ｐｒｅ信号、ロウ冗長救済スキップ信号、データ読み出し信号およびデータ書き込み信号を生成し、生成したＲＲＰコピーＷＬ活性Ａｃｔ信号およびＰＰＲコピーＷＬ非活性Ｐｒｅ信号をロウアドレス制御回路１４およびコマンド制御回路２６に出力し、ロウ冗長救済スキップ信号をＡＦ回路３２に出力し、データ読み出し信号およびデータ書き込み信号をコマンド制御回路２６に出力する。
【００６２】
図６は、ＰＰＲコピー制御回路２４の構成を例示する回路図である。図６を参照すると、ＰＰＲコピー制御回路２４は、ＡＮＤ素子ＡＮＤ１２〜ＡＮＤ１４、ＯＲ素子ＯＲ１、ＯＲ２、ＡＮＤ素子ＡＮＤ３〜ＡＮＤ７、遅延素子ＤＬ８、ＤＬ９、および、インバータ素子ＩＮ９、ＩＮ１０を備えている。
【００６３】
図７は、ＰＰＲコピー信号がハイレベルの場合における、信号ＴＣＡ０Ｂ〜ＴＣＡ２Ｂのレベルに応じたＰＰＲコピー制御回路２４の論理機能を示すテーブルである。ＰＰＲコピー制御回路２４は、ハイレベルのテストモード信号ＴＸＲＥＤＳＫＩＰ信号と、ハイレベルの信号ＴＣＡ２Ｂに基づいて、ハイレベルのロウ冗長救済スキップ信号を生成し、ロウ冗長回路（非図示）が設けられたＡＦ回路３２に出力する。このとき、ＰＰＲ救済先の冗長ワード線が非選択となり、ＰＰＲ救済元のワード線が選択される。一方、ＰＰＲコピー制御回路２４は、ロウレベルの信号ＴＣＡ２Ｂに基づいて、ロウレベルのロウ冗長救済スキップ信号を生成してＡＦ回路３２に出力する。このとき、ＰＰＲ救済先の冗長ワード線が選択され、ＰＰＲ救済元のワード線は非選択となる。
【００６４】
また、ＰＰＲコピー制御回路２４は、信号ＴＣＡ０ＢおよびＴＣＡ１Ｂのハイレベルへの遷移に応じて、ＰＰＲコピーＷＬ活性Ａｃｔ信号のワンショットパルスを生成し、ロウアドレス制御回路１４およびコマンド制御回路２６に出力する。これにより、救済元のワード線または救済先の冗長ワード線が活性化される。一方、ＰＰＲコピー制御回路２４は、信号ＴＣＡ０ＢおよびＴＣＡ１Ｂのロウレベルへの遷移に応じて、ＰＰＲコピーＷＬ非活性Ｐｒｅ信号のワンショットパルスを生成し、ロウアドレス制御回路１４およびコマンド制御回路２６に出力する。これにより、救済元のワード線または救済先の冗長ワード線が非活性化される。
【００６５】
さらに、ＰＰＲコピー制御回路２４は、ロウレベルの信号ＴＣＡ０Ｂ、ハイレベルの信号ＴＣＡ１Ｂおよびハイレベルの信号ＴＣＡ２Ｂに基づいて、ハイレベルのデータ読み出し信号を生成し、コマンド制御回路２６に出力する。このとき、ＰＰＲ救済元のワード線上のメモリセルからのデータ読み出しが行われる。一方、ＰＰＲコピー制御回路２４は、ロウレベルの信号ＴＣＡ０Ｂ、ハイレベルの信号ＴＣＡ１Ｂおよびロウレベルの信号ＴＣＡ２Ｂに基づいて、ハイレベルのデータ書き込み信号を生成し、コマンド制御回路２６に出力する。このとき、ＰＰＲ救済先の冗長ワード線上の冗長メモリセルへのデータ書き込み行われる。
【００６６】
図８は、本実施形態の半導体装置によるＰＰＲコピーの動作を例示するタイミング図である。図８を参照して、本実施形態の半導体装置のＰＰＲコピー動作について説明する。
【００６７】
ＡＦ制御回路１２は、ＰＰＲの救済対象アドレスのアンチヒューズ素子への情報割り付けの終了後、ロウレベルのＰＰＲ＿ＡＦ救済信号を生成して、カラムアドレス制御回路１６（図２）に設けられた割り込み制御回路１８（図３）に出力する。
【００６８】
割り込み制御回路１８は、ロウレベルのＰＰＲ＿ＡＦ救済信号を受信すると、ハイレベルのＰＰＲコピー信号を生成して、カウンタ回路２２およびＰＰＲコピー制御回路２４に出力する。
【００６９】
カウンタ回路２２は、ハイレベルのＰＰＲコピー信号を受信すると、１１ビットのカウント値のカウントアップ動作を開始する。カウンタ回路２２においてカウント値の最下位ビットに割り当てられた信号ＴＣＡ０Ｂは、カウンタ回路２２に設定された遅延量に応じたタイミングでクロッキング動作を開始する。信号ＴＣＡ０Ｂの半周期は、ｔＲＣＤ／ｔＲＰを満足する遅延量を有する。カウンタ回路２２で生成された信号ＴＣＡ３Ｔ〜ＴＣＡ９Ｔは、そのまま、カラムアドレスとして使用される。なお、コマンド制御回路２６は、Ｉ／Ｏ制御回路２８に対する信号ｓｉｇｎａｌ＿６によりＩ／Ｏ制御回路２８を無効化する。
【００７０】
ＰＰＲコピー制御回路２４は、ＰＰＲコピー信号がハイレベルの場合、信号ＴＣＡ２Ｂがハイレベルになると、テストモード信号ＴＸＲＥＤＳＫＩＰ信号と信号ＴＣＡ２Ｂの間でのＯＲ素子ＯＲ２によるＯＲ演算に基づいて、ハイレベルのロウ冗長救済スキップ信号を生成して、ＡＦ回路３２に出力する。このとき、ＡＦ回路３２に存在するロウ冗長論理が無効化される。
【００７１】
また、ＰＰＲコピー制御回路２４は、信号ＴＣＡ１ＢおよびＴＣＡ２Ｂがハイレベルに遷移すると（ＴＣＡ０Ｂ＝“Ｈ”、ＴＣＡ１Ｂ＝”Ｈ”、ＴＣＡ２Ｂ＝“Ｈ”）、ＰＰＲコピーＷＬ活性Ａｃｔ信号としてワンショットパルスを生成して、ロウアドレス制御回路１４およびコマンド制御回路２６に出力する。このとき、コマンド制御回路２６は、ＰＰＲで取り込まれたバンク情報に基づいて、バンクアクティブ信号を生成する。バンクアクティブ信号、ハイレベルのロウ情報救済スキップ信号、および、ＰＰＲですでに取り込まれている救済ロウアドレス情報に応じて、救済元のワード線が活性化される。
【００７２】
次に、信号ＴＣＡ０Ｂがロウレベルに遷移すると（ＴＣＡ０Ｂ＝“Ｌ”、ＴＣＡ１Ｂ＝“Ｈ”、ＴＣＡ２Ｂ＝“Ｈ”）、ＰＰＲコピー制御回路２４は、ハイレベルのデータ読み出し信号を生成して、コマンド制御回路２６に出力する。コマンド制御回路２６は、ハイレベルのデータ読み出し信号と、ＰＰＲで取り込まれたバンク情報から、通常読み出し（Ｒｅａｄ）コマンドを生成し、カウンタ回路２２の信号ＴＣＡ３Ｔ〜ＴＣＡ９Ｔから生成されたカラムアドレス＜３：９＞を選択すると、救済元のワード線上のメモリセルからバースト長分のデータ読み出し動作を開始する。なお、読み出されたデータはチップ外部には出力せず、チップ内部のＩ／Ｏバス（図２の信号ｓｉｇｎａｌ＿８または信号ｓｉｇｎａｌ＿９）上にそのまま保持しておく。
【００７３】
次に、信号ＴＣＡ０ＢおよびＴＣＡ１Ｂがロウレベルとなると（ＴＣＡ０Ｂ＝“Ｌ”、ＴＣＡ１Ｂ＝“Ｌ”、ＴＣＡ２Ｂ＝“Ｈ”）、ＰＰＲコピー制御回路２４は、ＰＰＲコピーＷＬ非活性Ｐｒｅ信号としてワンショットパルスを生成して、ロウアドレス制御回路１４およびコマンド制御回路２６に出力する。このとき、コマンド制御回路２６は、プリチャージ（Ｐｒｅｃｈａｒｇｅ）信号を生成して、現在選択されている救済元のワード線を非活性状態に戻す。
【００７４】
次に、信号ＴＣＡ０ＢおよびＴＣＡ１Ｂがハイレベル、信号ＴＣＡ２Ｂがロウレベルとなると（ＴＣＡ０Ｂ＝“Ｈ”、ＴＣＡ１Ｂ＝“Ｈ”、ＴＣＡ２Ｂ＝“Ｌ”）、ＰＰＲコピー制御回路２４は、ロウレベルのロウ冗長救済スキップ信号を生成し、ＡＦ回路３２に出力する。このとき、ＡＦ回路３２におけるロウ冗長論理が有効化され、救済元のワード線に代わって、救済先の冗長ワード線が活性化される。
【００７５】
次に、信号ＴＣＡ０Ｂがロウレベルに遷移すると（ＴＣＡ０Ｂ＝“Ｌ”、ＴＣＡ１Ｂ＝“Ｈ”、ＴＣＡ２Ｂ＝“Ｌ”）、ＰＰＲコピー制御回路２４は、ハイレベルのデータ書き込み信号を生成して、コマンド制御回路２６に出力する。すると、ＴＣＡ０Ｂ＝“Ｌ”、ＴＣＡ１Ｂ＝“Ｈ”、ＴＣＡ２Ｂ＝“Ｈ”のときに救済元のワード線上のメモリセルから読み出され、信号ｓｉｇｎａｌ＿８またはｓｉｇｎａｌ＿９として存在するデータは、選択された救済先の冗長ワード線上の対応するカラムアドレスに相当する冗長メモリセルに書き込まれる。
【００７６】
次に、信号ＴＣＡ０ＢおよびＴＣＡ１Ｂがロウレベルに遷移すると（ＴＣＡ０Ｂ＝“Ｌ”、ＴＣＡ１Ｂ＝“Ｌ”、ＴＣＡ２Ｂ＝Ｌ）、ＰＰＲコピー制御回路２４はＰＰＲコピーＷＬ非活性Ｐｒｅ信号として、ワンショットパルスを生成して、ロウアドレス制御回路１４およびコマンド制御回路２６に出力する。このとき、コマンド制御回路２６は、プリチャージ信号を生成して、現在選択されている救済先の冗長ワード線を非活性状態に戻す。
【００７７】
図７に示した信号ＴＣＡ０Ｂ〜ＴＣＡ２Ｂの３ビット遷移をワード線上に存在するＹＭＡＸ（ＴＣＡ３Ｔ〜ＴＣＡ９Ｔの７ビット）まで繰り返すことにより、カウンタ回路２２の最上位ビットＴＣＡ１０Ｂが切り替わると、救済元のワード線上のメモリセルから読み出されたデータを救済先の冗長ワード線上の救済メモリセルへコピーする動作が完了する。
【００７８】
図４に示した割り込み制御回路１８は、ＰＰＲコピーの動作中（ハイレベルのＰＰＲコピー信号を出力中）に、ＡｕｔｏＲｅｆ＿Ｓｔａｒｔ信号のワンショットパルスを受信すると、ロウレベルのＰＰＲコピー信号を出力する。また、割り込み制御回路１８は、ロウレベルのＰＰＲコピー信号を出力中に、ＡｕｔｏＲｅｆ＿Ｅｎｄ信号のワンショットパルスを受信すると、再度ハイレベルのＰＰＲコピー信号を出力する。かかる割り込み制御回路１８によると、ＰＰＲコピーの最中にリフレッシュ動作の割り込みが生じた場合、ＰＰＲコピーを中止し、リフレッシュ動作の完了後に、ＰＰＲコピーの動作が初めから再開される。
【００７９】
ただし、本実施形態において、ＰＰＲコピーの動作中（すなわち、ＰＰＲコピー信号がハイレベルのとき）に、リフレッシュ動作の割り込みが生じた場合、当該割り込みを受け付けないようにしてもよい。
【００８０】
次に、本実施形態に係る半導体装置のＡＦ回路３２におけるアンチヒューズ素子の具体的な素子構造について説明する。図９は、アンチヒューズ素子の素子構造を例示する断面図である。図９を参照すると、半導体基板２１０上に素子分離領域２０６で囲まれた活性領域２０２が設けられ、活性領域２０２の表面にゲート絶縁膜２０４が形成されている。ゲート電極２０１は、ゲート絶縁膜２０４を介して活性領域２０２上に設けられている。半導体基板２１０と異なる導電型の不純物を導入した拡散層２０５は、ゲート電極２０１に対して自己整合的に活性領域２０２に形成されている。ゲート電極２０１および拡散層２０５は、層間絶縁膜２０７に設けられたコンタクトプラグ２０８を介して上部配線２０９に接続されている。なお、図９に示す素子構造は例示に過ぎず、本実施形態におけるアンチヒューズの素子構造は、図示の態様に限定されるものではない。
【００８１】
本実施形態の半導体装置によると、ＪＥＤＥＣに追記されるＰＰＲ仕様においてデータ保証されていない、ＰＰＲ救済元のワード線上のメモリセルが保持するデータを、救済先の冗長ワード線上の冗長メモリセルにコピーすることで、データ保証することが可能となる。
【００８２】
また、ユーザがＥＣＣ搭載ＤＩＭＭシステムを使用して、ＤＩＭＭ側での検査ビットにおいてエラー訂正が必要となった際に、ＥＣＣ機能で修復可能なＭＯＮＯ単体に対しては、ＰＰＲ機能を使用して正常に動作する冗長ワード線に置換することが可能となる。
【００８３】
なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００８４】
１２    ＡＦ制御回路
１４    ロウアドレス制御回路
１６    カラムアドレス制御回路
１８    割り込み制御回路
２２    カウンタ回路
２４    ＰＰＲコピー制御回路
２６    コマンド制御回路
２８    Ｉ／Ｏ制御回路
３２    ＡＦ回路
３４    ロウデコーダ
３６    カラムデコーダ
３８    データアンプ
１０１    メモリセルアレイ
１０２    ロウ冗長回路
１０３    カラム冗長回路
１０４    ロウデコーダ
１０５    カラムデコーダ
１０６    センスアンプ列
１０７    カラム制御回路
１０７ａ    データ判定回路
１０８    データコントロール回路
１０９    入出力バッファ
１１０    ロウアドレス制御回路
１１１    カラムアドレス制御回路
１１２    アドレス端子
１１３    アドレスバッファ
１２０    コマンド端子
１２１    コントロール端子
１２２    クロック端子
１２３    コマンドバッファ
１２４    コマンドデコーダ
１２５    モードレジスタ
１２６    コントロールバッファ
１２７    コントロールロジック
１２８    クロックバッファ
１２９    クロック生成回路
１３０    ＤＬＬ回路
１３１    データ系端子
１４０    救済制御回路
１４１    光学ヒューズ回路
１４２    ＡＦ回路
１４３    解析回路
１４４    解析用メモリ
１４５    ＤＦＴ回路
２０１    ゲート電極
２０２    活性領域
２０４    ゲート絶縁膜
２０５    拡散層
２０６    素子分離領域
２０７    層間絶縁膜
２０８    コンタクトプラグ
２０９    上部配線
２１０    半導体基板
ＡＮＤ１、ＡＮＤ３〜ＡＮＤ７    ＡＮＤ素子
ＤＬ１〜ＤＬ４、ＤＬ６、ＤＬ８、ＤＬ９    遅延素子
ＦＦ１〜ＦＦ３    フリップフロップ
ＩＮ１〜ＩＮ４、ＩＮ６、ＩＮ７、ＩＮ９、ＩＮ１０    インバータ素子
ＮＡＮＤ１〜ＮＡＮＤ７、ＮＡＮＤ９、ＮＡＮＤ１０    ＮＡＮＤ素子
ＮＡＮＤ１２〜ＮＡＮＤ１４    ＮＡＮＤ素子
ＳＥＬ１    セレクタ素子
【図１】
2015207329.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015207329.tif 000009
【図８】
2015207329.tif 000010
【図９】
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