(57)【要約】      （修正有）【課題】十分に高い負の昇圧電圧を出力し、正の昇圧電圧及び負の昇圧電圧間の絶対値における電圧値の差を小さくすることが可能なチャージポンプを提供すること。【解決手段】第１の電位が入力される第１の電位入力端Ｖｐｉと、第２の電位が入力される第２の電位入力端Ｖｎｉと、第１の電位入力端Ｖｐｉ及び第２の電位入力端間Ｖｎｉに直列に接続され、キャパシタを介して入力されるクロック信号ＣＬＫに同期して動作するトランジスタを用いて昇圧を行うポンプセルＰＳを複数有するポンプセル群と、第１の電位入力端Ｖｐｉとポンプセル群の最前段ポンプセルＰＳ１との間の第１の接続ノードＮ０に接続された負電圧昇圧用キャパシタＣ０と、を有する。【選択図】図１
2015142449.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位が入力される第１の電位入力端と、
第２の電位が入力される第２の電位入力端と、
前記第１の電位入力端及び前記第２の電位入力端間に直列に接続され、キャパシタを介して入力されるクロック信号に同期して動作するトランジスタを用いて昇圧を行うポンプセルを複数有するポンプセル群と、
前記第１の電位入力端と前記ポンプセル群の最前段ポンプセルとの間の第１の接続ノードに接続された負電圧昇圧用キャパシタと、を有することを特徴とするチャージポンプ回路。
【請求項２】
前記ポンプセル群の最後段ポンプセルは、前記第２の電位入力端と前記最後段ポンプセルとの間の第２の接続ノードに接続された正電圧昇圧用キャパシタを有し、
前記負電圧昇圧用キャパシタは、前記第２の電位入力端に前記第２の電位が入力された場合に充放電動作を行い、
前記正電圧昇圧用キャパシタは、前記第１の電位入力端に前記第１の電位が入力された場合に充放電動作を行うことを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記負電圧昇圧用キャパシタに第１のクロック信号を供給し、前記正電圧昇圧用キャパシタに第２のクロック信号を供給する駆動回路を有し、
前記駆動回路は、前記第１の電位入力端に前記第１の電位が入力された場合には前記負電圧昇圧用キャパシタへの前記第１のクロック信号の供給を停止し、前記第２の電位入力端に前記第２の電位が入力された場合には前記正電圧昇圧用キャパシタへの前記第２のクロック信号の供給を停止することを特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】
前記ポンプセル群のうち、少なくとも１つのポンプセルは、
前記第１の電位入力端及び前記第２の電位入力端間に直列に接続された第１のトランジスタと、
前記第１のトランジスタのゲートを前記第１のトランジスタのソースに接続するための第２のトランジスタと、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのゲートに一方の電極が接続され、所定の位相を有する第１クロック信号が他方の電極に入力される第１のキャパシタと、
前記第１のトランジスタのゲートに一方の電極が接続され、所定の位相を有する第２クロック信号が他方の電極に入力される第２のキャパシタと、を有することを特徴とする請求項１乃至３のいずれか１つに記載のチャージポンプ回路。
【請求項５】
前記第２の接続ノードに接続された第１の昇圧電位出力端と、前記第１の接続ノードに接続された第２の昇圧電位出力端と、を有し、
前記第１の昇圧電位出力端と前記第２の接続ノードとの間及び前記第２の昇圧電位出力端と前記第１の接続ノードとの間の各々には、ダイオード接続されたＮチャネル型ＭＯＳＦＥＴが設けられていることを特徴とする請求項１乃至４のいずれか１つに記載のチャージポンプ回路。
【請求項６】
前記第１の電位の入力及び前記第２の電位の入力を、単一の切り替え信号によって切り替えるスイッチ回路を有することを特徴とする請求項１乃至５のいずれか１つに記載のチャージポンプ回路。
【請求項７】
前記第１の電位は電源電位であり、前記第２の電位は接地電位であり、
前記第１の昇圧電位出力端からは正極性の昇圧電圧が出力され、前記第２の昇圧電圧出力端からは負極性の昇圧電圧が出力されることを特徴とする請求項５又は６に記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路、特に電源電位の昇圧に用いられるチャージポンプ回路に関する。
【背景技術】
【０００２】
電気的にデータの書込み及び消去を行う不揮発性半導体記憶装置においては、そのデータの書込み及び消去のために、メモリセルに電源電位よりも高い正電圧又は高い負電圧を印加する。例えば、メモリセルへのデータの書込みの際に正の高電圧を用い、消去の際には負の高電圧を用いる。この正の高電圧及び負の高電圧を発生する手段として、チャージポンプを用いた昇圧回路が知られている。
【０００３】
特許文献１には、２つのスイッチのオン状態及びオフ状態を切り替えることによって正の高電圧及び負の高電圧を出力する高電圧発生回路が開示されている。また、特許文献２には、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン状態及びオフ状態を切り替えることによって正の高電圧及び負の高電圧を出力するチャージポンプが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平9-198887号公報
【特許文献２】特開平7-177729号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１及び２に記載されているように、１つの回路で正の昇圧電圧及び負の昇圧電圧の両方を発生するようなチャージポンプ回路が知られている。しかし、これらのチャージポンプは、出力される負の昇圧電圧が正の昇圧電圧よりも絶対値において小さくなるという問題があった。すなわち、得られる負の昇圧電圧の電圧値は、得られる正の昇圧電圧の電圧値に比べて、絶対値において小さい。従って、例えば出力される負の昇圧電圧が所望の電圧値となるようにチャージポンプを設計すると、当該チャージポンプから出力される正の昇圧電圧が必要以上に大きいものとなってしまっていた。一方、出力される正の昇圧電圧が所望の電圧値となるようにチャージポンプを設計すると、当該チャージポンプから出力される負の昇圧電圧が所望の電圧値に満たない場合があり、このときにはさらに別の負電圧発生回路を設ける必要があった。
【０００６】
本発明は上記した点に鑑みてなされたものであり、十分に高い負の昇圧電圧を出力し、正の昇圧電圧及び負の昇圧電圧間の絶対値における電圧値の差を小さくすることが可能なチャージポンプ回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明によるチャージポンプ回路は、第１の電位が入力される第１の電位入力端と、第２の電位が入力される第２の電位入力端と、第１の電位入力端及び第２の電位入力端間に直列に接続され、キャパシタを介して入力されるクロック信号に同期して動作するトランジスタを用いて昇圧を行うポンプセルを複数有するポンプセル群と、第１の電位入力端とポンプセル群の最前段ポンプセルとの間の第１の接続ノードに接続された負電圧昇圧用キャパシタと、を有することを特徴としている。
【発明の効果】
【０００８】
本発明の実施例によるチャージポンプ回路によれば、１系統の回路によって正の昇圧電圧及び負の昇圧電圧の両方を生成する回路において、キャパシタを追加するのみで生成される正の昇圧電圧及び負の昇圧電圧間の絶対値における電圧値の差を小さくすることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施例１のチャージポンプ回路の構成を示す図である。
【図２】実施例１のチャージポンプ回路における正の昇圧電圧を発生する際の動作を示すタイムチャートである。
【図３】実施例１のチャージポンプ回路における負の昇圧電圧を発生する際の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１０】
以下に本発明の実施例を詳細に説明する。
【実施例１】
【００１１】
図１は、実施例１のチャージポンプ回路１０の構成を示す回路図である。チャージポンプ回路１０は、第１の電位（例えば電源電位Ｖｃｃ）が入力される第１の電位入力端Ｖｐｉ及び第２の電位（例えば接地電位Ｇｎｄ）が入力される第２の電位入力端Ｖｎｉを有するブーストラインＢＬを有している。本実施例においては、第１の電位入力端Ｖｐｉが電源電位入力端であり、第２の電位入力端Ｖｎｉが接地電位入力端である。
【００１２】
チャージポンプ回路１０は、ブーストラインＢＬの電源電位入力端Ｖｐｉ及び接地電位入力端Ｖｎｉ間に直列に接続され、複数のポンプセルＰＳ１及びＰＳ２からなるポンプセル群ＰＳを有している。本実施例においては、ポンプセル群ＰＳが２つのポンプセルＰＳ１及びＰＳ２からなる場合について説明する。ポンプセル群ＰＳのポンプセルＰＳ１及びＰＳ２の各々は、キャパシタを介して入力されるクロック信号に同期して動作するトランジスタを用いて昇圧動作を行う。以下においては、ポンプセル群ＰＳのうち、最も第１の電位入力端Ｖｐｉ側のポンプセルＰＳ１を第１のポンプセル（又は最前段ポンプセル）と称し、最も第２の電位入力端Ｖｎｉ側のポンプセルＰＳ２を第２のポンプセル（又は最後段ポンプセル）と称する。また、ブーストラインＢＬの第１の電位入力端Ｖｐｉと第１のポンプセルＰＳ１との間の接続ノードＮ０を第１の接続ノードと称し、第２の電位入力端Ｖｎｉと第２のポンプセルＰＳ２との間の接続ノードＮ３を第２の接続ノードと称する。
【００１３】
ブーストラインＢＬは、第２の接続ノードＮ３に接続された第１の昇圧電位出力端Ｖｐｏ及び第１の接続ノードＮ０に接続された第２の昇圧電位出力端Ｖｎｏを有している。本実施例においては、第１の昇圧電位出力端Ｖｐｏが正電圧出力端であり、第１の昇圧電位出力端Ｖｐｏから正極性の昇圧電圧Ｖｐが出力される。同様に、第２の昇圧電位出力端Ｖｎｏが負電圧出力端であり、第２の昇圧電位出力端Ｖｎｏから負極性の昇圧電圧Ｖｎが出力される。
【００１４】
ポンプセル群ＰＳの複数のポンプセルの各々は、ブーストラインＢＬの電源電位入力端Ｖｐｉ及び接地電位入力端Ｖｎｉに直列に接続された第１のトランジスタと、第１のトランジスタのゲートを第１のトランジスタのソースに接続するための第２のトランジスタと、第１のトランジスタのドレイン及び第２のトランジスタのゲートに一方の電極が接続された第１のキャパシタと、第１のトランジスタのゲートに一方の電極が接続された第２のキャパシタと、を有している。また、第１のキャパシタの他方の電極には、所定の位相を有する第１クロック信号（第１入力クロック信号）が入力され、第２のキャパシタの他方の電極には、所定の位相を有する第２クロック信号（第２入力クロック信号）が入力される。
【００１５】
より具体的には、ポンプセルＰＳ１は、Ｎチャネル型ＭＯＳＦＥＴ（以下、単にＮＭＯＳと称する）１１（第１のトランジスタ）、ＮＭＯＳ１２（第２のトランジスタ）と、キャパシタＣ１（第２のキャパシタ）と、キャパシタＣ２（第１のキャパシタ）と、を有している。ＮＭＯＳ１１のドレインは、第１の接続ノードＮ０において、電源電位入力端Ｖｐｉ及びＮＭＯＳ１２のドレインに接続されている。ＮＭＯＳ１１のソースは、ノードＮ１において、ＮＭＯＳ１２のゲート及びキャパシタＣ２の一端に接続されている。ＮＭＯＳ１２のソースは、ノードＮ２において、ＮＭＯＳ１１のゲート及びキャパシタＣ１の一端に接続されている。キャパシタＣ１の他端にはクロック信号ＣＬＫ１（第２クロック信号）が入力され、キャパシタＣ２の他端にはクロック信号ＣＬＫ２（第１クロック信号）が入力される。
【００１６】
また、ポンプセルＰＳ２は、ＮＭＯＳ１３及び１４（第１及び第２のトランジスタ）と、キャパシタＣ３及びＣ４（第２及び第１のキャパシタ）とを有している。具体的には、ＮＭＯＳ１３のドレインは、ポンプセルＰＳ１のノードＮ１及びＮＭＯＳ１４のドレインに接続されている。ＮＭＯＳ１３のソースは、ノードＮ３（第２の接続ノード）において、接地電位入力端Ｖｎｉ、ＮＭＯＳ１４のゲート及びキャパシタＣ４の一端に接続されている。ＮＭＯＳ１４のソースは、ノードＮ４において、ＮＭＯＳ１３のゲート及びキャパシタＣ３の一端に接続されている。キャパシタＣ３の他端にはクロック信号ＣＬＫ３が入力され、キャパシタＣ４の他端にはクロック信号ＣＬＫｐが入力される。
【００１７】
さらに、チャージポンプ回路１０は、電源電位入力端Ｖｐｉへの電源電位Ｖｃｃの入力及び接地電位入力端Ｖｎｉへの接地電位Ｇｎｄの入力を、単一の切り替え信号Ｓｗによって切り替えるスイッチ回路２０を有している。スイッチ回路２０は、ブーストラインＢＬを介して、チャージポンプ回路１０が正の昇圧電圧Ｖｐを出力する（以下、正電圧出力モードと称する）動作を行うか、又は負の昇圧電圧Ｖｎを出力する（以下、負電圧出力モードと称する）動作を行うかを切り替える。スイッチ回路２０は、ＮＭＯＳ２１と、Ｐチャネル型ＭＯＳＦＥＴ（以下、単にＰＭＯＳと称する）２２と、インバータＩｎｖとからなる。
【００１８】
インバータＩｎｖの入力端子には、正の昇圧電圧の出力動作及び負の昇圧電圧の出力動作を制御する制御回路（図示せず）からの切り替え信号Ｓｗが入力される。インバータＩｎｖの出力端子はＮＭＯＳ２１のゲート及びＰＭＯＳ２２のゲートに接続されている。すなわち、インバータＩｎｖは、切り替え信号Ｓｗの論理レベルを反転した信号をＮＭＯＳ２１及びＰＭＯＳ２２のゲートに供給する。ＮＭＯＳ２１のドレインには接地電位Ｇｎｄが印加されており、ＮＭＯＳ２１のソースは負電圧入力端Ｖｎｉ（ノードＮ３）に接続されている。ＰＭＯＳ２２のドレインには電源電位Ｖｃｃが印加されており、ＰＭＯＳ２２のソースは正電圧入力端Ｖｐｉ（ノードＮ０）に接続されている。スイッチ回路２０は、単一の切り替え信号Ｓｗによって、チャージポンプ回路１０の正電圧出力モード及び負電圧出力モードを切り替える。従って、ブーストラインＢＬに電源電位Ｖｃｃ及び接地電位Ｇｎｄの両方が同時に供給されることを防止することができる。
【００１９】
切り替え信号Ｓｗが「Ｈ」レベルの場合、スイッチ回路２０のＰＭＯＳ２２がオン状態となり、ブーストラインＢＬに電源電位Ｖｃｃが印加される。この際、チャージポンプ回路１０は正電圧出力モードとなる。一方、制御信号Ｓｗが「Ｌ」レベルの場合、ＮＭＯＳ２１がオン状態となり、接地電位ＧｎｄがブーストラインＢＬに印加される。この際、チャージポンプ回路１０は負電圧出力モードとなる。
【００２０】
第１の接続ノードＮ０、すなわち電源電位入力端Ｖｐｉと第１のポンプセルＰＳ１との間の接続ノードＮ０には、キャパシタＣ０の一端が接続されている。キャパシタＣ０の他端にはクロック信号ＣＬＫｎが入力される。このキャパシタＣ０は、負電圧昇圧用キャパシタとして機能する。チャージポンプ回路１０がキャパシタＣ０を有していることによって、負の昇圧動作（負電圧出力モード）における昇圧段数が１段増加するという利点を有している。すなわち、キャパシタＣ０を設けるのみで、負の昇圧電圧Ｖｎ及び正の昇圧電圧Ｖｐ間の電圧値の絶対値における差を小さくすることが可能となる。
【００２１】
負電圧昇圧用キャパシタＣ０は、接地電位入力端Ｖｎｉに接地電位Ｇｎｄ（第２の電位）が入力された場合、すなわち、チャージポンプ回路１０が負電圧出力モードとなった場合に充放電動作を行う。また、ポンプセル群ＰＳの最後段ポンプセルであるポンプセルＰＳ２は、第２の接続ノードＮ３、すなわち接地電位入力端Ｖｎｉと第２のポンプセルＰＳ２との間の接続ノードＮ３に接続されたキャパシタＣ４を有している。この最後段ポンプセルＰＳ１のキャパシタＣ４は、正電圧昇圧用キャパシタとして機能する。キャパシタＣ４は、電源電位入力端Ｖｐｉに電源電位Ｖｃｃ（第１の電位）が入力された場合、すなわち、チャージポンプ回路１０が正電圧出力モードとなった場合に充放電動作を行う。
【００２２】
具体的には、チャージポンプ回路１０は、正電圧昇圧用キャパシタＣ０に第１のクロック信号ＣＬＫｎを供給し、負電圧昇圧用キャパシタＣ４に第２のクロック信号ＣＬＫｐを供給する駆動回路４０を有している。駆動回路４０は、電源電位入力端Ｖｐｉに電源電位Ｖｃｃが入力された場合、すなわちチャージポンプ回路１０が正電圧出力モードとなった場合には、負電圧昇圧用キャパシタＣ０への第１のクロック信号ＣＬＫｎの供給を停止する。すなわち、電源電位入力端Ｖｐｉに電源電位Ｖｃｃが入力された場合、常に負電圧昇圧用キャパシタＣ０には接地電位Ｇｎｄが印加される。従って、チャージポンプ回路１０が正電圧出力モードとなった場合、負電圧昇圧用キャパシタＣ０は充放電動作を行わない。
【００２３】
また、駆動回路４０は、接地電位入力端Ｖｎｉに接地電位Ｇｎｄが入力された場合、すなわちチャージポンプ回路１０が負電圧出力モードとなった場合には、正電圧昇圧用キャパシタＣ４への第２のクロック信号ＣＬＫｐの供給を停止する。すなわち、接地電位入力端Ｖｎｉに接地電位Ｇｎｄが入力された場合、常に正電圧昇圧用キャパシタＣ４には接地電位Ｇｎｄが印加される。従って、チャージポンプ回路１０が負電圧出力モードとなった場合、正電圧昇圧用キャパシタＣ４は充放電動作を行わない。このように駆動回路４０が動作することで、電源ノイズの発生、又は昇圧電圧の変動などの昇圧動作への悪影響を防止し、理想的かつ安定した昇圧電圧を出力することが可能となる。なお、駆動回路４０は、負電圧昇圧用及び正電圧昇圧用キャパシタＣ０及びＣ４以外のキャパシタであるキャパシタＣ１〜Ｃ３にもそれぞれクロック信号ＣＬＫ１〜ＣＬＫ３を供給する。
【００２４】
ブーストラインＢＬの正電圧出力端Ｖｐｏと第２の接続ノードＮ３との間及び負電圧出力端Ｖｎｏと第１の接続ノードＮ０との間には、ダイオード接続されたＮＭＯＳ３１及び３２がそれぞれ設けられている。より具体的には、ＮＭＯＳ３１のゲート及びドレインは第２の接続ノードＮ３に接続され、ＮＭＯＳ３１のソースは正電圧出力端Ｖｐｏに接続されている。また、ＮＭＯＳ３２のゲート及びドレインは負電圧出力端Ｖｎｏに接続され、ＮＭＯＳ３２のソースは第１の接続ノードＮ０に接続されている。このダイオード接続されたＮＭＯＳ３１及び３２は、各出力端に接続された負荷回路（図示せず）から電流が逆流することを防止する機能を有している。従って、チャージポンプ回路１０から出力される昇圧電圧の電圧値が変動することを抑制し、より理想的な電圧値を有する昇圧電圧を出力することが可能となる。
【００２５】
次に、図２を用いて、チャージポンプ回路１０における正電圧出力モードの動作について説明する。図２は、駆動回路４０からキャパシタＣ０〜Ｃ４に入力されるクロック信号及び正電圧出力端Ｖｐｏから出力される正の昇圧電圧Ｖｐの電位レベルの推移を示すタイムチャートである。図２の縦軸は電位レベル、横軸は時間を表している。まず、動作準備として、スイッチ回路２０のインバータＩｎｖに「Ｈ」レベルの切り替え信号Ｓｗを入力し、スイッチ回路２０のＰＭＯＳ２２をオン状態とし、ＮＭＯＳ２１をオフ状態とする。また、クロック信号ＣＬＫ２及びＣＬＫ３の電位レベルを電源電位Ｖｃｃとする。なお、図２に示すように、正電圧出力モードの場合、駆動回路４０は第１のクロック信号ＣＬＫｎの供給を停止し、これによって負電圧昇圧用キャパシタＣ０には常に「Ｌ」レベルの電位すなわち接地電位Ｇｎｄが印加される。従って、このとき、負電圧昇圧用キャパシタＣ０は充放電動作を行わない。以下においては、クロック信号が立ち上がることは当該クロック信号の電位レベルが接地電位Ｇｎｄ（すなわちゼロ）から電源電位Ｖｃｃに切り替わることを意味し、クロック信号が立ち下がることは当該クロック信号の電位レベルが電源電位Ｖｃｃから接地電位Ｇｎｄに切り替わることを意味する。
【００２６】
まず、図２に示すように、時点ｔ１において、クロック信号ＣＬＫ３を立ち下げることにより、ＮＭＯＳ１３をオフ状態とする。次に、時点ｔ２において、クロック信号ＣＬＫｐを立ち上げることにより、ＮＭＯＳ１４のゲート電圧を昇圧し、ＮＭＯＳ１３のゲートに電荷を供給する。さらに、クロック信号ＣＬＫ２を立ち下げることにより、ＮＭＯＳ１２をオフ状態とする。続いて、時点ｔ３において、クロック信号ＣＬＫ１を立ち上げることで、ＮＭＯＳ１１のゲート電圧を、電源電位（Ｖｃｃ）＋ＮＭＯＳ１１の閾値電圧（Ｖｔｈ）以上に昇圧する。これにより、ＮＭＯＳ１１がオン状態となる。
【００２７】
次に、時点ｔ４において、クロック信号ＣＬＫ１を立ち下げることにより、ＮＭＯＳ１１をオフ状態とする。次に、時点ｔ５において、クロック信号ＣＬＫ２を立ち上げると共に、クロック信号ＣＬＫｐを立ち下げる。次に、時点ｔ６において、クロック信号ＣＬＫ３を立ち上げることで、昇圧電圧２Ｖｃｃが、次段のポンプセルＰＳ２へ、閾値電圧による電圧降下なしに伝達される。このようにして、時点ｔ１〜ｔ６において第１回目の正電圧の昇圧動作が行われる。
【００２８】
時点ｔ７〜ｔ１２においては、以上の時点ｔ１〜ｔ６の動作が繰り返されることにより、第２回目の正電圧の昇圧動作が行われる。この際、第１のポンプセルＰＳ１は、ＮＭＯＳの閾値電圧Ｖｔｈ分の電圧降下を伴わずに、電源電位Ｖｃｃの２倍の電圧（２Ｖｃｃ）に昇圧する。なお、本実施例においては、チャージポンプ回路１０の正電圧出力端Ｖｐｏにおける出力電圧である正の昇圧電圧Ｖｐは、ポンプセル群ＰＳによる正極性の昇圧電圧から、ブーストラインＢＬのＮＭＯＳ３１の閾値電圧Ｖｔｈを差し引いたものとなる。従って、図２に示すように、チャージポンプ回路１０が正電圧出力モードの動作を行った場合、正電圧出力端Ｖｐｏにおける正の昇圧電圧Ｖｐは、第１回目においては２Ｖｃｃ−Ｖｔｈ、第２回目においては３Ｖｃｃ−Ｖｔｈとなる。
【００２９】
次に、図３を用いて、チャージポンプ回路１０における負電圧出力モードの動作について説明する。図３は、駆動回路４０からキャパシタＣ０〜Ｃ４に入力されるクロック信号及び負電圧出力端Ｖｎｏから出力される負の昇圧電圧Ｖｎの電位レベルの推移を示すタイムチャートである。図３の縦軸は電位レベル、横軸は時間を表している。まず、動作準備として、スイッチ回路２０のインバータＩｎｖに「Ｌ」レベルの切り替え信号Ｓｗを入力し、スイッチ回路２０のＮＭＯＳ２１をオン状態とし、ＰＭＯＳ２２をオフ状態とする。また、クロック信号ＣＬＫ２及びＣＬＫ３を立ち上げる。なお、図３に示すように、負電圧出力モードの場合、駆動回路４０は第２のクロック信号ＣＬＫｐの供給を停止し、これによって正電圧昇圧用キャパシタＣ４には常に「Ｌ」レベルの電位すなわち接地電位Ｇｎｄが印加される。従って、このとき、正電圧昇圧用キャパシタＣ４は充放電動作を行わない。
【００３０】
まず、図３に示すように、時点ｔ１の直前では、立ち上がっているクロック信号ＣＬＫ３によってＮＭＯＳ１３がオン状態となる。時点ｔ１において、クロック信号ＣＬＫ３を立ち下げることにより、ＮＭＯＳ１３をオフ状態とする。次に、時点ｔ２において、クロック信号ＣＬＫｎを立ち上げると共に、クロック信号ＣＬＫ２を立ち下げる。次に、時点ｔ３において、クロック信号ＣＬＫ１を立ち上げることで、ＮＭＯＳ１１のゲート電圧を閾値電圧（Ｖｔｈ）以上に昇圧してＮＭＯＳ１１をオン状態とする。
【００３１】
次に、時点ｔ４において、クロック信号ＣＬＫ１を立ち下げることにより、ＮＭＯＳ１１をオフ状態とする。続いて時点ｔ５において、クロック信号ＣＬＫｎを立ち下げることで、負の電位レベル−Ｖｃｃに昇圧する。続いて、クロック信号ＣＬＫ２を立ち上げてＮＭＯＳ１２をオン状態とすることにより、ＮＭＯＳ１１のゲートから電荷を引き抜く。次に、時点ｔ６においてクロック信号ＣＬＫ３を立ち上げる。このようにして、時点ｔ１〜ｔ６において第１回目の負電圧の昇圧動作が行われる。
【００３２】
時点ｔ７〜ｔ１２においては以上の時点ｔ１〜ｔ６の動作が繰り返されることにより、第２回目の負電圧の昇圧動作が行われる。この際、キャパシタＣ２、Ｃ３及びＮＭＯＳ１１〜１４によって、ＮＭＯＳの閾値電圧Ｖｔｈ分の電圧降下を伴わずに、電源電位Ｖｃｃの−１倍の電圧（−Ｖｃｃ）に昇圧される。なお、本実施例においては、チャージポンプ回路１０の負電圧出力端Ｖｎｏにおける出力電圧である負の昇圧電圧Ｖｎは、ポンプセル群ＰＳ及び第１のキャパシタＣ０による負極性の昇圧電圧から、ブーストラインＢＬのＮＭＯＳ３２の閾値電圧Ｖｔｈをプラス方向に差し引いたものとなる。従って、図３に示すように、チャージポンプ回路１０が負電圧出力モードの動作を行った場合、負電圧出力端Ｖｎｏにおける負の昇圧電圧Ｖｎは、第１回目においては−Ｖｃｃ＋Ｖｔｈ、第２回目においては−２Ｖｃｃ＋Ｖｔｈとなる。
【００３３】
上記したように、本実施例においては、図１に示す構成を有するチャージポンプ回路１０によって、正の昇圧電圧Ｖｐとして３Ｖｃｃ−Ｖｔｈの電圧を生成することができ、負の昇圧電圧Ｖｎとして−２Ｖｃｃ＋Ｖｔｈの電圧を生成することができる。従って、チャージポンプ回路１０から出力される昇圧電圧Ｖｐ及びＶｎ間の絶対値における電圧値の差はＶｃｃ程度となり、従来よりもその差が小さいものとなる。
【００３４】
なお、本実施例においては、ポンプセル群ＰＳが２つのポンプセルＰＳ１及びＰＳ２からなる場合について説明したが、ポンプセル群ＰＳは３つ以上のポンプセルから構成されていてもよい。すなわち、第１の（最前段）ポンプセル及び第２の（最後段）ポンプセル間に第３のポンプセルとして１つ以上のポンプセルが設けられていても良い。ポンプセルを何段設けるかは、ポンプセルのキャパシタの容量や設計上の必要な電圧値などによって決定することができる。しかし、設けられるポンプセルの個数に関わらず、本実施例のチャージポンプ回路によって生成される正の昇圧電圧Ｖｐ及び負の昇圧電圧Ｖｎ間の絶対値における電圧値の差は、わずか電源電位Ｖｃｃ分程度となる。
【００３５】
また、本実施例において示したポンプセルの構成は一例に過ぎず、キャパシタを介して入力されるクロック信号に同期して動作するトランジスタを用い、所望の昇圧動作を行うことが実現可能な様々な構成を用いることが可能である。
【００３６】
上記したように、本実施例によるチャージポンプ回路は、正の昇圧電圧及び負の昇圧電圧をスイッチ回路にて切り替えて出力し、第１の電位入力端と最前段ポンプセルとの間の第１の接続ノードに負電圧昇圧用キャパシタが接続されている。従って、最小限の構成要素の追加によって、回路内で負の電圧を１段分多く昇圧することが可能となる。従って、チャージポンプ回路から出力される正の昇圧電圧と負の昇圧電圧との電圧値の差が絶対値において小さくなり、１つのチャージポンプ回路によって所望の正電圧及び負電圧の両方を安定して得ることが可能となる。
【符号の説明】
【００３７】
１０  チャージポンプ回路
ＢＬ  ブーストライン
Ｖｐｉ  第１の電位入力端
Ｖｎｉ  第２の電位入力端
Ｖｃｃ  電源電位（第１の電位）
Ｇｎｄ  接地電位（第２の電位）
ＰＳ  ポンプセル群
ＰＳ１  最前段ポンプセル
ＰＳ２  最後段ポンプセル
Ｃ０  負電圧昇圧用キャパシタ
Ｃ４  正電圧昇圧用キャパシタ
２０  スイッチ回路
Ｖｐｏ  第１の昇圧電圧出力端
Ｖｎｏ  第２の昇圧電圧出力端
【図１】
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【図２】
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【図３】
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