(57)【要約】      （修正有）【課題】記録素子を駆動する能力の向上と小型化に有利な記録素子基板を提供する。【解決手段】記録素子基板１００は、第１電源線１０８と、第２電源線１０９と、複数の記録素子ユニット１２０とを備える。複数の記録素子ユニットのそれぞれは、共通トランジスタ１０２と、複数の記録素子１０１と、複数の個別トランジスタ１０３とを含み、共通トランジスタのソース及びドレインの一方が前記第１電源線に接続され、複数の記録素子のそれぞれの第１のノードが共通トランジスタのソース及びドレインの他方に接続され、複数の個別トランジスタのそれぞれのソース及びドレインの一方が複数の記録素子のうち対応する記録素子の第２のノードに接続され、複数の個別トランジスタのそれぞれのソース及びドレインの他方が第２電源線に共通に接続され、共通トランジスタのチャネル幅は、複数の個別トランジスタのそれぞれのチャネル幅より大きい。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１電源線と、第２電源線と、複数の記録素子ユニットとを備える記録素子基板であって、
前記複数の記録素子ユニットのそれぞれは、共通トランジスタと、複数の記録素子と、複数の個別トランジスタとを含み、
前記共通トランジスタのソース及びドレインの一方が前記第１電源線に接続され、
前記複数の記録素子のそれぞれの第１のノードが前記共通トランジスタのソース及びドレインの他方に接続され、
前記複数の個別トランジスタのそれぞれのソース及びドレインの一方が前記複数の記録素子のうち対応する記録素子の第２のノードに接続され、
前記複数の個別トランジスタのそれぞれのソース及びドレインの他方が前記第２電源線に共通に接続され、
前記共通トランジスタのチャネル幅は、前記複数の個別トランジスタのそれぞれのチャネル幅より大きい、
ことを特徴とする記録素子基板。
【請求項２】
前記複数の個別トランジスタのそれぞれのゲートに供給される複数の制御信号を発生する制御部を更に備え、
前記制御部は、各記録素子ユニットにおいて前記複数の個別トランジスタが互いに異なる期間にオンするように前記複数の制御信号を発生する、
ことを特徴とする請求項１に記載の記録素子基板。
【請求項３】
前記共通トランジスタおよび前記複数の個別トランジスタは、飽和領域で動作する、
ことを特徴とする請求項１又は２に記載の記録素子基板。
【請求項４】
前記複数の記録素子ユニットの配列方向および各記録素子ユニットにおける前記複数の記録素子の配列方向が第１方向であり、前記第１電源線および前記第２電源線は、前記第１方向に延びていて、前記第１方向に直交する第２方向における前記第２電源線の幅は、前記第２方向における前記第１電源線の幅より大きい、
ことを特徴とする請求項１乃至３のいずれか１項に記載の記録素子基板。
【請求項５】
前記第１電源線は、前記共通トランジスタが配置された領域の少なくとも一部および前記複数の個別トランジスタが配置された領域の一部の上に延在し、前記第２電源線は、前記複数の個別トランジスタが配置された領域の一部の上に延在し、前記共通トランジスタが配置された領域の上には延在しない、
ことを特徴とする請求項４に記載の記録素子基板。
【請求項６】
前記第１電源線に接続された第１電源端子および前記第２電源線に接続された第２電源端子を更に備え、
前記第１電源端子は、前記第１電源線の前記第１方向における端部の付近に配置され、前記第２電源端子は、前記第２電源線の前記第１方向における端部の付近に配置されている、
ことを特徴とする請求項４又は５に記載の記録素子基板。
【請求項７】
前記共通トランジスタのチャネル幅をＷｃ、前記共通トランジスタのチャネル長をＬｃ、前記複数の個別トランジスタのそれぞれのチャネル幅をＷｉ、前記複数の個別トランジスタのそれぞれのチャネル長をＬｉとしたときに、
Ｗｃ／Ｌｃ＞Ｗｉ／Ｌｉ
を満たすことを特徴とする請求項１乃至６のいずれか１項に記載の記録素子基板。
【請求項８】
請求項１乃至７のいずれか１項に記載の記録素子基板を備えた記録ヘッド。
【請求項９】
請求項８に記載の記録ヘッドを備え、媒体に対して前記記録ヘッドによって記録を行う記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録素子基板、記録ヘッドおよび記録装置に関する。
【背景技術】
【０００２】
インクジェット記録ヘッドでは、記録素子から放出されるエネルギーによって吐出口からインクを吐出させる。特許文献１には、記録素子と第１電源線との間および該記録素子と第２電源線との間のそれぞれにトランジスタを配置した構成が記載されている。これにより、記録素子に印加される電圧は、第１電源線の電圧変動および第２電源線の電圧変動による影響を受けにくくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５５４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されているように１つの記録素子に対して２つのトランジスタを配置する構成では、駆動能力を高めるためにトランジスタのサイズを大きくすると、基板が大型化してしまう。
【０００５】
本発明は、記録素子を駆動する能力の向上と記録素子基板の小型化に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面は、第１電源線と、第２電源線と、複数の記録素子ユニットとを備える記録素子基板において、前記複数の記録素子ユニットのそれぞれは、共通トランジスタと、複数の記録素子と、複数の個別トランジスタとを含み、前記共通トランジスタのソース及びドレインの一方が前記第１電源線に接続され、前記複数の記録素子のそれぞれの第１のノードが前記共通トランジスタのソース及びドレインの他方に接続され、前記複数の個別トランジスタのそれぞれのソース及びドレインの一方が前記複数の記録素子のうち対応する記録素子の第２のノードに接続され、前記複数の個別トランジスタのそれぞれのソース及びドレインの他方が前記第２電源線に共通に接続され、前記共通トランジスタのチャネル幅は、前記複数の個別トランジスタのそれぞれのチャネル幅より大きい。
【発明の効果】
【０００７】
本発明によれば、記録素子を駆動する能力の向上と記録素子基板の小型化に有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の例示的な実施形態の記録素子基板の回路構成を示す図。
【図２】記録素子、共通トランジスタおよび個別トランジスタ等の配置例を示す図。
【図３】記録素子、共通トランジスタおよび個別トランジスタ等の配置例を示す図。
【図４】本発明の例示的に実施形態の記録装置の構成を示す図。
【図５】共通トランジスタのチャネル幅Ｗｃおよびチャネル長Ｌｃ、ならびに、個別トランジスタのチャネル幅Ｗｉおよびチャネル長Ｌｉの定義を示す図。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら本発明のその例示的な実施形態を通して説明する。
【００１０】
図１には、本発明の例示的な実施形態の記録素子基板１００の回路構成が示されている。記録素子基板１００は、インクを吐出する吐出口を有する記録ヘッドに組み込まれる。記録素子基板１００は、記録素子１０１から放出されるエネルギーによって吐出口からインクを吐出させる。この例では、記録素子１０１はヒータ（抵抗素子）であり、記録素子１０１から放出されるエネルギーは熱エネルギーであるが、記録素子１０１として他の形態の素子を採用することもできる。
【００１１】
記録素子基板１００は、第１電源端子（第１電源パッド）１０４に接続される第１電源線１０８と、第２電源端子（第２電源パッド）１０５に接続される第２電源線１０９と、複数の記録素子ユニット１２０とを備える。各記録素子ユニット１２０は、共通トランジスタ１０２と、複数の記録素子１０１と、複数の個別トランジスタ１０３とを含みうる。共通トランジスタ１０２のソースおよびドレインの一方は、第１電源線１０８に接続されている。複数の記録素子１０１のそれぞれの第１のノードは、共通トランジスタ１０２のソースおよびドレインの他方に接続されている。複数の個別トランジスタ１０３のそれぞれのソースおよびドレインの一方は、複数の記録素子１０１のそれぞれの第２のノードのうち、対応する記録素子１０１の第２のノードに接続されている。複数の個別トランジスタ１０３のそれぞれのソースおよびドレインの他方は、第２電源線１０９に共通に接続されている。共通トランジスタ１０２のゲートには、第３電源端子（第３電源パッド）１０６を介してバイアス電圧が供給される。
【００１２】
記録素子基板１００は、個別トランジスタ１０３のゲートに供給される制御信号ＣＳを発生する制御部１１０を更に備えうる。制御部１１０は、複数の制御回路１１２を有し、１つの制御回路１１２が１つの個別トランジスタ１０３に対応する。各制御回路１１２は、それに対応する個別トランジスタ１０３のゲートに制御信号ＣＳを供給する。制御部１１０を構成する複数の制御回路１１２は、各記録素子ユニット１２０において複数の記録素子１０１に同時に電流が流れないように、複数の制御信号ＣＳを発生する。即ち、制御部１１０を構成する複数の制御回路１１２は、各記録素子ユニット１２０において複数の個別トランジスタ１０３が互いに異なる期間にオンするように、複数の制御信号ＣＳを発生する。
【００１３】
１つの例において、共通トランジスタ１０２はＰＭＯＳトランジスタで構成され、個別トランジスタ１０３はＮＭＯＳトランジスタで構成され、第１電源線１０８に接地電圧ＧＮＤＨが供給され、第２電源線１０９に正の電圧ＶＨが供給されうる。他の例において、共通トランジスタ１０２はＮＭＯＳトランジスタで構成され、個別トランジスタ１０３はＰＭＯＳトランジスタで構成され、第１電源線１０８に正の電位ＶＨが供給され、第２電源線１０９に接地電位ＧＮＤＨが供給されうる。別の例として、共通トランジスタ１０２および個別トランジスタ１０３がバイポーラトランジスタで構成される場合、ゲート、ドレイン、ソースは、それぞれ、ベース、エミッタ、コレクタに読み替える。
【００１４】
図２には、記録素子基板１００を構成する記録素子１０１、共通トランジスタ１０２および個別トランジスタ１０３等の配置例が示されている。ここで、説明の便宜のために、互いに直交する方向として、第１方向および第２方向が定義される。複数の記録素子ユニット１２０の配列方向および各記録素子ユニット１２０における複数の記録素子１０１の配列方向は、第１方向である。各共通トランジスタ１０２が占める領域は、第１方向の長さが第２方向の長さより長い。各個別トランジスタ１０３が占める領域は、第２方向の長さが第１方向の長さより長い。
【００１５】
図２に示された例では、第２方向に関して、記録素子１０１と個別トランジスタ１０３との間に共通トランジスタ１０２が配置されているが、これは一例に過ぎず、他の順序でこれらを配置してもよい。ただし、記録素子１０１の近傍には、インクを供給するインク供給口（不図示）を配置する必要があるので、記録素子１０１から見て一方の側に、共通トランジスタ１０２および個別トランジスタ１０３の双方が配置されることが好ましい。
【００１６】
次に、共通トランジスタ１０２および個別トランジスタ１０３に関する好ましい設計について説明する。共通トランジスタ１０２のチャネル幅は、複数の個別トランジスタ１０３のそれぞれのチャネル幅よりも大きいことが好ましい。以下、この理由を説明する。１つの共通トランジスタ１０２は、１つの記録素子ユニット１２０の複数の記録素子１０１に対して共通に設けられている。よって、共通トランジスタ１０２のチャネル幅を大きくしても、これが記録素子基板１００のサイズの増加に与える影響は少ない。即ち、共通トランジスタ１０２のチャネル幅の増加をＸ、１つの記録素子ユニット１２０における記録素子１０１の個数をｎとすると、１つの記録素子１０１あたりの記録素子基板１００のサイズの増加は、Ｘ／ｎに抑えられる。ここで、共通トランジスタ１０２のチャネル幅を大きくすることによって、共通トランジスタ１０２による記録素子１０１の駆動能力を増加させることができる。
【００１７】
一方、各記録素子ユニット１２０において、複数の個別トランジスタ１０３は、互いに異なる期間にオンする。換言すると、各記録素子ユニット１２０において、１つの個別トランジスタ１０３がオンしているときは、他の個別トランジスタ１０３はオフしている。そして、オンしている個別トランジスタ１０３を流れる電流の値は、共通トランジスタ１０２を流れることができる電流の値からオフしている個別トランジスタ１０３を流れる電流の値（総和）を減じた値である。つまり、オフしている個別トランジスタ１０３を流れる電流の値を小さくすることによって、オンしている個別トランジスタ１０３を流れる電流の値を大きくすることができる。オフしている個別トランジスタ１０３を流れる電流の値を小さくことは、オフしている個別トランジスタ１０３の抵抗値を大きくすること、例えば、個別トランジスタ１０３のチャネル幅を小さくすることによって実現されうる。なお、一般的に、トランジスタのオン時抵抗値およびオフ時抵抗値は、該トランジスタのチャネル幅に比例する。ここで、個別トランジスタ１０３のチャネル幅を小さくすると、個別トランジスタ１０３のオン時抵抗値も大きくなるが、オン時抵抗値は十分に小さいので、チャネル幅を小さくすることによる個別トランジスタ１０３の駆動能力の低下は無視可能である。
【００１８】
以上より、共通トランジスタ１０２のチャネル幅を大きくする一方で各個別トランジスタ１０３のチャネル幅を小さくすることが有利である。そして、１つの目安として、共通トランジスタ１０２のチャネル幅を各個別トランジスタ１０３のチャネル幅よりも大きくすることが好ましいと言える。このような構成は、記録素子１０１を駆動する能力の向上と記録素子基板１００の小型化に有利である。
【００１９】
記録素子１０１を駆動する能力（駆動能力）は、記録素子１０１に流すことができる電流の値で表すことができる。共通トランジスタ１０２および個別トランジスタ１０３は、飽和領域で動作する。記録素子１０１に流すことができる電流の値は、共通トランジスタ１０２および個別トランジスタ１０３の飽和領域でのドレイン電流の値である。共通トランジスタ１０２の飽和領域におけるドレイン電流の値ＩＤｉおよび個別トランジスタ１０３の飽和領域におけるドレイン電流の値ＩＤｃは、（式１）で表される。ここで、βｃは、共通トランジスタ１０２の利得係数、βｉは、個別トランジスタ１０３の利得係数である。また、ＶＧＳｃは、共通トランジスタ１０２のゲート・ソース間電圧、ＶＧＳｉは、個別トランジスタ１０３のゲート・ソース間電圧である。また、ＶＴＨｃは、共通トランジスタ１０２の閾値電圧、ＶＴＨｉは、個別トランジスタ１０３の閾値電圧である。
【００２０】
ＩＤｃ＝（βｃ／２）・（ＶＧＳｃ−ＶＴＨｃ）２、
ＩＤｉ＝（βｉ／２）・（ＶＧＳｉ−ＶＴＨｉ）２
・・・（式１）
（式１）が表すように、利得係数βｃ、βｉを大きくすることによって記録素子１０１の駆動能力、即ち、ドレイン電流ＩＤｃ、ＩＤｉを大きくすることができる。利得係数βｃ、βｉは、（式２）で表される。ここで、Ｗｃは、共通トランジスタ１０２のチャネル幅、Ｗｉは、個別トランジスタ１０３のチャネル幅、Ｌｃは、共通トランジスタ１０２のチャネル長、Ｌｉは、個別トランジスタ１０３のチャネル長である。また、μｃは、共通トランジスタ１０２におけるキャリアの移動度、μｉは、個別トランジスタ１０３におけるキャリアの移動度である。また、ＣＯＸは、共通トランジスタ１０２および個別トランジスタ１０３のゲートの単位面積当たりの容量である。
【００２１】
βｃ＝（Ｗｃ／Ｌｃ）・μｃ・ＣＯＸ
βｉ＝（Ｗｉ／Ｌｉ）・μｉ・ＣＯＸ
・・・（式２）
前述のように、１つの目安として、共通トランジスタ１０２のチャネル幅Ｗｃは、複数の個別トランジスタ１０３のそれぞれのチャネル幅Ｗｉよりも大きいことが好ましい。これに代えて、他の目安として、Ｗｃ／Ｌｃ＞Ｗｉ／Ｌｉ、または、βｃ＞βｉが採用されてもよい。つまり、Ｗｃ／Ｌｃ＞Ｗｉ／Ｌｉ、または、βｃ＞βｉを満たすことも、記録素子１０１を駆動する能力の向上と記録素子基板１００の小型化に有利である。図５には、共通トランジスタ１０２のチャネル幅Ｗｃおよびチャネル長Ｌｃ、ならびに、個別トランジスタ１０３のチャネル幅Ｗｉおよびチャネル長Ｌｉの定義が示されている。図５において、Ｇはゲート、Ｓはソース、Ｄはドレインを示す。
【００２２】
一例において、共通トランジスタ１０２は、そのチャネル幅方向（チャネル幅に沿った方向）が第１方向に一致するように配置され、個別トランジスタ１０３は、そのチャネル幅方向（チャネル幅に沿った方向）が第２方向に一致するように配置されうる。換言すると、共通トランジスタ１０２は、それを流れる電流の方向が第２方向に一致するように配置され、個別トランジスタ１０３は、それを流れる電流の方向が第１方向に一致するように配置されうる。
【００２３】
図３には、図２に示された構成をより具体化した構成が例示的に示されている。記録素子１０１、共通トランジスタ１０２、個別トランジスタ１０３および制御回路１１２は、半導体基板ＳＳに形成される。記録素子１０１と制御回路１１２との間に個別トランジスタ１０３が配置され、記録素子１０１と個別トランジスタ１０３との間に共通トランジスタ１０２が配置されている。
【００２４】
第１電源線１０８は、各記録素子ユニット１２０の共通トランジスタ１０２のドレインと第１電源端子１０４とを接続する。第２電源線１０９は、各記録素子ユニット１２０の個別トランジスタ１０３のドレインと第２電源端子１０５とを接続する。記録素子１０１と共通トランジスタ１０２および個別トランジスタ１０３とは、例えば、第１配線層に配置された接続線によって接続されうる。第１電源線１０８および第２電源線１０９は、第１配線層よりも上に配置された第２配線層に配置されうる。第１電源端子１０４は、第１電源線１０８の第１方向における端部の付近に配置され、第２電源端子１０５は、第２電源線１０９の第１方向における端部の付近に配置されうる。
【００２５】
図３に示された例において、複数の記録素子ユニット１２０の配列方向および各記録素子ユニット１２０における複数の記録素子１０１の配列方向が第１方向であり、第１電源線１０８および第２電源線１０９は、第１方向に延びている。また、第１方向に直交する第２方向における第２電源線１０９の幅ＷＷ２は、第２方向における第１電源線１０８の幅ＷＷ１より大きい。このような構成によれば、第２電源線１０８における電圧降下を低減することができるので、第２電源線１０８に印加される電圧を低くすることができ、制御回路１１２を駆動する電圧を低くすることができる。
【００２６】
図３に示された例において、第１電源線１０８は、共通トランジスタ１０２が配置された領域の少なくとも一部および個別トランジスタ１０３が配置された領域の一部の上に延在する。また、第２電源線１０９は、個別トランジスタ１０３が配置された領域の一部の上に延在し、共通トランジスタ１０２が配置された領域の上には延在しない。このような構成によれば、共通トランジスタ１０２が配置された領域の上にのみ第１電源線１０８が延在する構成よりも、第１電源線１０８における電圧降下を低減することができる。ここで、各記録素子基板１００において、共通トランジスタ１０２の配列が配置される領域は、個別トランジスタ１０３の配列が配置される領域よりも、第２方向における幅が小さい。よって、共通トランジスタ１０２が配置された領域の上にのみ第１電源線１０８が延在する構成では、第２方向における第１電源線１０８の幅が小さくなり、第１電源線１０８における電圧降下を大きくなりやすい。
【００２７】
図４には、本発明の例示的に実施形態の記録装置２００の構成が示されている。記録装置２００は、例えば、インターフェース１０、プロセッサ２０、ドライバ３０および記録ヘッド４０を含みうる。インターフェース１０は、コンピュータ等の情報処理装置から情報を受信する。プロセッサ２０は、インターフェース１０を介して情報処理装置から受信した情報を処理して記録データを生成する。ドライバ３０は、プロセッサ２０によって生成された記録データに基づいて記録ヘッド４０を駆動する。記録ヘッド４０は、前述の記録素子基板１００を含み、記録素子１０１から放出されるエネルギーによって吐出口からインクを吐出させることによって記録媒体に画像などの情報を記録する。
【符号の説明】
【００２８】
１０１：記録素子、１０２：共通トランジスタ、１０３：個別トランジスタ、１０４：第１電源端子、１０５：第２電源端子、１０６：第３電源端子、１１０：制御部、１１２：制御回路、１０８：第１電源線、１０９：第２電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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