(57)【要約】【課題】昇圧に用いるクロック信号を供給するバッファ１６の動作の安定化を図る。【解決手段】ある段の単位回路１００における端子Ｖdoは、当該一の段の次段の単位回路１００における端子Ｖdiに接続され、当該次段の単位回路における端子Ｖdnwは、一の段の単位回路１００における端子Ｖdiに接続される。各段の単位回路１００では、端子Ｖdnwから端子Ｖdiに向かう方向を順方向とするダイオードが寄生する。ＡＮＤ回路１４とバッファ１６とを含むクロックゲート回路は、単位回路１００の昇圧が許可された場合、クロック信号を供給し、単位回路１００の昇圧が禁止された場合、クロック信号の供給を停止する。初段の単位回路１００に供給される電圧Ｖ０は、各バッファ１６の電源高位側となっている。【選択図】図１
2015171213.tif 000002
【特許請求の範囲】
【請求項１】
複数段の単位回路と、
前記複数段の単位回路のそれぞれに対をなすように設けられ、それぞれは、対をなす単位回路に所定のクロック信号を供給するためのクロックゲート回路と、
を含み、
前記複数段の単位回路のそれぞれは、
第１端子と第２端子と第３端子と、
前記第２端子から前記第１端子に向かう方向を順方向とするダイオードと、
を有し、
少なくとも前記第１端子の電圧を、自段に対応するクロックゲート回路から供給されるクロック信号の振幅変化によって昇圧させて、前記第３端子から出力させ、
一の段の単位回路における第３端子は、当該一の段の次段の単位回路における第１端子に接続され、当該次段の単位回路における第２端子は、前記一の段の単位回路における第１端子に接続され、
初段の単位回路の第１端子に供給された信号が昇圧されて、最終段の単位回路の第３端子から出力され、
前記クロックゲート回路は、
対をなす単位回路の昇圧が許可された場合、高位レベルと低位レベルとが繰り返され、かつ、一方のレベルが前記初段の単位回路の第１端子に供給された信号に応じた電圧のクロック信号を、当該単位回路に供給し、
対をなす単位回路の昇圧が禁止された場合、前記クロック信号の供給を停止する
ことを特徴とする昇圧回路。
【請求項２】
帰還回路と、オペアンプとを有し、
前記帰還回路は、
前記最終段の単位回路の第３端子から出力される信号を入力して、前記オペアンプの入力端の一方に帰還し、
前記オペアンプの入力端の他方には、入力信号が入力されて、
前記オペアンプの出力信号が、前記初段の単位回路の第１端子に供給される
ことを特徴とする請求項１に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関する。
【背景技術】
【０００２】
比較的低電圧の入力信号を昇圧して、比較的高電圧の出力信号を得る昇圧回路としては、次のような技術が知られている。例えば、ダイオード接続されたトランジスタが複数接続されたチャージポンプ回路において、トランジスタの基板バイアスを調整することにより、トランジスタのしきい値電圧上昇を緩和し、昇圧能力の低下を防止した技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第２７１８３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ゲート回路、典型的にはバッファを介したクロック信号を用いて昇圧する構成において、当該クロック信号が大振幅であると、構成素子に高い耐圧が要求される。このため、当該バッファについては、入力信号の電圧に応じた電源で駆動する構成が考えられる。
しかしながら、入力信号の電圧が低いと、当該ゲート回路の電源電圧も低くなるので、当該バッファの動作等が不安定となる、という問題が指摘されている。
本発明は、このような事情に鑑みてなされたものであり、その目的の一つは、入力信号の電圧が低くても、クロック信号を供給するゲート回路を安定して動作させることが可能な昇圧回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様に係る昇圧回路は、複数段の単位回路と、前記複数段の単位回路のそれぞれに対をなすように設けられ、それぞれは、対をなす単位回路に所定のクロック信号を供給するためのクロックゲート回路と、を含み、前記複数段の単位回路のそれぞれは、第１端子と第２端子と第３端子と、前記第２端子から前記第１端子に向かう方向を順方向とするダイオードと、を有し、少なくとも前記第１端子の電圧を、自段に対応するクロックゲート回路から供給されるクロック信号の振幅変化によって昇圧させて、前記第３端子から出力させ、一の段の単位回路における第３端子は、当該一の段の次段の単位回路における第１端子に接続され、当該次段の単位回路における第２端子は、前記一の段の単位回路における第１端子に接続され、初段の単位回路の第１端子に供給された信号が昇圧されて、最終段の単位回路の第３端子から出力され、前記クロックゲート回路は、対をなす単位回路の昇圧が許可された場合、高位レベルと低位レベルとが繰り返され、かつ、一方のレベルが前記初段の単位回路の第１端子に供給された信号に応じた電圧のクロック信号を、当該単位回路に供給し、対をなす単位回路の昇圧が禁止された場合、前記クロック信号の供給を停止することを特徴とする。
【０００６】
この一態様によれば、初段の単位回路の第１端子に供給される信号の電圧は、複数段の単位回路のうち、いくつかの単位回路において昇圧が禁止された場合でも、低下しないので、当該信号を電源の一方とするクロックゲート回路を安定して動作させることができる。また、一の段の単位回路の昇圧が禁止された場合、当該一の段の第３端子の電位が、次段の単位回路のダイオードによって、一の段の第１端子の電位（からダイオードの降下分を減じた電位）以下にならないように制限される。このため、単位回路の各部における電位が安定（確定）するので、動作が不安定になってしまうことが防止される。
なお、ダイオードについては、独立した素子を用いても良いが、単位回路を半導体基板で形成する場合には、当該半導体基板のＰウェルからＮウェルに向かう成分、すなわち寄生成分を用いることができる。
【０００７】
上記一態様に係る昇圧回路において、帰還回路と、オペアンプとを有し、前記帰還回路は、前記最終段の単位回路の第３端子から出力される信号を入力して、前記オペアンプの入力端の一方に帰還し、前記オペアンプの入力端の他方には、入力信号が入力されて、前記オペアンプの出力信号が、前記初段の単位回路の第１端子に供給される構成としても良い。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る昇圧回路の構成を示すブロック図である。
【図２】昇圧回路における単位回路の構成を示す図である。
【図３】単位回路を半導体基板に形成した場合のトランジスタの構造を示す部分断面図である。
【図４】単位回路に供給されるクロック信号の波形を示す図である。
【図５】単位回路の動作を説明するための図である。
【図６】単位回路の動作を説明するための図である。
【図７】単位回路の動作を説明するための図である。
【図８】単位回路の動作を説明するための図である。
【図９】一部の単位回路の昇圧が禁止された場合を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
＜実施形態＞
【００１０】
図１は、本発明の実施形態に係る昇圧回路１０の構成を示す図である。この昇圧回路１０は、入力信号の電圧Ｖinに対して出力信号の電圧Ｖoutが例えば１０倍となるように出力するものであり、第１段から第７段までの単位回路１００やオペアンプ１２等を含んだ構成となっている。
【００１１】
オペアンプ１２は、入力端の一方である負入力端（−）に供給された電圧Ｖfbと入力端の他方である正入力端（＋）に供給された電圧Ｖinとを演算した電圧Ｖ０を出力する。なお、電圧Ｖfbは、電圧Ｖoutを、抵抗素子９Ｒ、Ｒ、容量素子Ｃ、９Ｃからなる帰還回路１１によって１／１０に分圧したものである。換言すれば、帰還回路１１は、出力信号の電圧Ｖoutをオペアンプ１２の負入力端（−）に帰還する。
【００１２】
第１段から第７段までの単位回路１００は、互いに共通な構成であり、それぞれ端子Ｖdi（第１端子）、Ｖdnw（第２端子）、Ｖdo（第３端子）、Ｃk-０〜Ｃk-３を有する。各単位回路１００の詳細については後述するが、機能でいえば、端子Ｃk-０〜Ｃk-３に供給されたクロック信号を用いて、端子Ｖdiに供給された電圧を、端子Ｖdnwを基準として電圧Ｖcだけ昇圧し、端子Ｖdoから出力するものである。
【００１３】
このような機能を有する単位回路１００は、第１段から第７段まで次のように接続される。すなわち、ある段の単位回路１００の端子Ｖdiは、当該段に対して前段の単位回路１００の端子Ｖdoと、当該段に対して次段の単位回路１００の端子Ｖdnwとに接続される。
ただし、初段である第１段の単位回路１００において、端子Ｖdiにはオペアンプ１２から出力される電圧Ｖ０が供給され、端子Ｖdnwには電圧Ｖssが供給される。また、最終段である第７段の単位回路１００の端子Ｖdoは、昇圧回路１０の出力信号として電圧Ｖoutを出力する。なお、説明を簡略化するため、電圧Ｖssを接地電位として電圧のゼロ基準とする。
【００１４】
第１段の単位回路１００における端子Ｖdoから出力される電圧をＶ１と表記したとき、
Ｖ１＝Ｖ０＋Ｖc    …（１）
となる。なお、Ｖcは、単位回路１００における昇圧分であって、
Ｖc≒Ｖ０  
である。
電圧Ｖ１は、第２段の単位回路１００における端子Ｖdiに入力される一方、第１段の単位回路１００における端子Ｖdiに入力された電圧Ｖ０が第２段の単位回路１００における端子Ｖdnwに入力されるので、第２段の単位回路１００における端子Ｖdoから出力される電圧Ｖ２は、次のように表記される。
Ｖ２＝Ｖ１＋Ｖc    …（２）
式（２）におけるＶ１について式（１）を代入することにより、
Ｖ２＝Ｖ０＋２Ｖc  …（３）
と表現することができる。
【００１５】
以降、これを繰り返すと、第７段の単位回路１００における端子Ｖdoから出力される電圧Ｖ７（＝Ｖout）は、次のように表記される。すなわち、
Ｖ７＝Ｖ６＋Ｖc
＝Ｖ０＋７Ｖc  …（４）
となる。なお、Ｖ６は、第６段の単位回路１００における端子Ｖdoから出力される電圧である。
また、上述したように、この昇圧回路１０は、電圧Ｖoutが電圧Ｖinの１０倍となるように出力するので、電圧Ｖout（＝Ｖ７）は、
Ｖout＝１０Ｖin    …（５）
である。
【００１６】
第１段から第７段までの各段の単位回路１００には、それぞれＡＮＤ回路１４およびバッファ１６の組からなるクロックゲート回路が設けられる。
第１段に対応するクロックゲート回路のＡＮＤ回路１４において、一方の入力端には、第１段の単位回路１００における昇圧動作の許可／禁止を指定するイネーブル信号Ｅnb-１が供給され、他方の入力端には、４系統のクロック信号Ｃlk-０〜Ｃlk-３が供給される。ここで、イネーブル信号Ｅnb-１およびクロック信号Ｃlk-０〜Ｃlk-３は、いずれも例えば図示省略した上位回路から供給される。
【００１７】
ＡＮＤ回路１４は、イネーブル信号Ｅnb-１が第１段の単位回路１００における昇圧動作の許可を示すＨレベルであれば、ゲートを開いてクロック信号Ｃlk-０〜Ｃlk-３をそのまま出力し、昇圧動作の禁止を示すＬレベルであれば、ゲートを閉じて４系統の出力信号をそれぞれ強制的にＬレベルとする。第１段に対応するクロックゲート回路のバッファ１６は、ＡＮＤ回路１４から４系統の出力信号をバッファリングして、第１段の単位回路１００における端子Ｃk-０〜Ｃk-３に供給する。
【００１８】
なお、第２段から第７段に対応する組のＡＮＤ回路１４およびバッファ１６についても、第１段に対応する組のＡＮＤ回路１４およびバッファ１６と同様な構成となっており、イネーブル信号Ｅnb-２〜Ｅnb-７についても同様に上位回路から供給される。
また、オペアンプ１２およびＡＮＤ回路１４の電源については、低位側が電圧Ｖssであり、高位側が電圧Ｖddである。これに対して、バッファ１６の電源については、低位側が電圧Ｖssで共通であるが、高位側はオペアンプ１２から出力される電圧Ｖ０である。したがって、ＡＮＤ回路１４が開いたときに、各バッファ１６から出力されるクロック信号Ｃlk-０〜Ｃlk-３の論理振幅は、上位回路から供給されたときの論理振幅から変更される構成となっている。
【００１９】
図２は、単位回路１００の構成を示す回路図である。
この図に示されるように、単位回路１００は、Ｐチャンネル型のトランジスタ１１１、１１２、１２１、１２２と、Ｎチャンネル型のトランジスタ１３１、１３２と、容量素子Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４と、ダイオードＤ１、Ｄ２とを含む。
端子Ｃk-０は、容量素子Ｃ０の一端に接続され、容量素子Ｃ０の他端は、トランジスタ１１１のドレイン端子、トランジスタ１３１のソース端子、および、トランジスタ１３２のゲート端子に接続される。なお、説明の便宜上、容量素子Ｃ０の他端における接続点をノードＮ０とする。
端子Ｃk-１は、容量素子Ｃ１の一端に接続され、容量素子Ｃ１の他端は、トランジスタ１１２のドレイン端子、トランジスタ１３２のソース端子、および、トランジスタ１３１のゲート端子に接続される。説明の便宜上、容量素子Ｃ１の他端における接続点をノードＮ１とする。
【００２０】
端子Ｃk-２は、容量素子Ｃ２の一端に接続され、容量素子Ｃ２の他端は、ダイオードＤ１のカソード端子、トランジスタ１１１のゲート端子、トランジスタ１２１のドレイン端子、および、トランジスタ１２２のゲート端子に接続される。説明の便宜上、容量素子Ｃ２の他端における接続点をノードＮ２とする。
端子Ｃk-３は、容量素子Ｃ３の一端に接続され、容量素子Ｃ３の他端は、ダイオードＤ２のカソード端子、トランジスタ１１２のゲート端子、トランジスタ１２１のゲート端子、および、トランジスタ１２２のドレイン端子に接続される。説明の便宜上、容量素子Ｃ３の他端における接続点をノードＮ３とする。
【００２１】
端子Ｖdiは、トランジスタ１３１、１３２のドレイン端子にそれぞれ接続される。また、端子Ｖdnwは、ダイオードＤ１、Ｄ２のアノード端子にそれぞれ接続される。トランジスタ１１１、１１２、１２１、１２２のソース端子は、出力端子Ｖdoおよび容量素子Ｃ４の一端に接続され、容量素子Ｃ４の他端は、固定電位に接地されている。
なお、トランジスタ１１１、１１２、１２１、１２２の基板電位は、端子Ｖdoの電位であり、トランジスタ１３１、１３２の基板電位は、端子Ｖdnwの電位となっている。
【００２２】
図３は、単位回路１００を半導体基板に形成した場合にトランジスタ１３１等の構造を示す部分断面図である。
この図の例では、例えばＰ型の半導体基板４１においてトランジスタ１３１が、次のように形成されている。すなわち、Ｎチャネル型のトランジスタ１３１は、半導体基板４１とはディープＮウェル４２によって分離されたＰウェル４３に形成されている。Ｐウェル４３には、Ｎ型の拡散層４５、４６がそれぞれ形成されており、このうち、拡散層４５がドレイン端子となって端子Ｖdiに電気的に接続され、拡散層４６がソース端子となってノードＮ０に電気的に接続される。また、拡散層４５、４６の間には、酸化膜４７を介してポリシリコン等からなる電極４８が形成されて、当該電極４８がゲート端子となってノードＮ１に電気的に接続される。
【００２３】
また、Ｐウェル４３は、当該Ｐウェル４３に形成されたＰ型の拡散層５１を介し、また、ディープＮウェル４２は、当該ディープＮウェル４２に形成されたＮ型の拡散層５２を介し、それぞれ端子Ｖdnwに電気的に接続される。
このような構成において、Ｐウェル４３からＮ型の拡散層４５に向かう方向、すなわち端子Ｖdnwから端子Ｖdiに向かう方向を順方向とするダイオードＤpが寄生する。
なお、ここではトランジスタ１３１について説明したが、トランジスタ１３２についても同様な構成となる。トランジスタ１３２では、トランジスタ１３１のゲート端子とソース端子との接続先が入れ替わった関係となる。
【００２４】
図４は、ある段の単位回路１００の昇圧動作が許可された場合に当該段の単位回路１００の端子Ｃk-０〜Ｃk-３に供給される信号、すなわち当該段に対応するクロックゲート回路のバッファ１６から出力されるクロック信号Ｃlk-０〜Ｃlk-３の波形を示す図である。
単位回路１００では、クロック信号Ｃlk-０〜Ｃlk-３で規定される期間Ｔa、Ｔbが交互に繰り返されることよって昇圧動作が実行される。期間Ｔaでは、クロック信号Ｃlk-０、Ｃlk-３がともにＬレベル（電圧Ｖss）であって、クロック信号Ｃlk-１、Ｃlk-２がともにＨレベル（電圧Ｖ０）であり、期間Ｔbでは、クロック信号Ｃlk-０、Ｃlk-３がともにＨレベルであって、クロック信号Ｃlk-１、Ｃlk-２がともにＬレベルである。
【００２５】
なお、厳密にいえば、上述したようにバッファ１６の電源の高位側は電圧Ｖ０であるので、ＡＮＤ回路１４に入力されるクロック信号Ｃlk-０〜Ｃlk-３とは論理振幅が異なるが、ここでは、クロック信号については同一の記号を付している。
【００２６】
上述したように、第２段から第７段までの単位回路１００では、端子Ｖdnwが、前段の単位回路１００の端子Ｖdi（前々段の端子Ｖdo）に接続されているのに対して、第１段の単位回路１００の端子Ｖdnwには、電源の低位側の電圧Ｖssが供給される。この相違によって、第２段から第７段までの単位回路１００の昇圧動作と、第１段の単位回路１００の昇圧動作とは若干異なる点がある。そこで、第２段から第７段までの単位回路１００の昇圧動作を先に説明し、この後に、第１段の単位回路１００の昇圧動作についての相違点を補足することにする。
【００２７】
図５は、第２段から第７段までの単位回路１００の昇圧動作のうち、期間Ｔaにおける接続を簡易的に示す図であり、図６は、期間Ｔbにおける当該段の単位回路１００の接続を簡易的に示す図である。
まず、第２段から第７段までの単位回路１００において、期間Ｔaに至ると、クロック信号Ｃlk-０、Ｃlk-３がそれぞれ電圧Ｖ０から電圧Ｖss（Ｌレベル）に引き下げられる。後述するようにトランジスタ１２２はオフであるので、クロック信号Ｃlk-３の引き下げにより、容量素子Ｃ３の他端における電位、すなわちノードＮ３の電位も引き下げられる結果、ダイオードＤ２が順バイアスとなる。したがって、図５において太線で示されるように、端子ＶdnwはダイオードＤ２を介してノードＮ３に接続される結果、容量素子Ｃ３は、端子Ｖdnwの電圧から、端子Ｃk-３に供給されたクロック信号Ｃlk-３の電圧Ｖss（およびダイオードＤ２の降下分）を差し引いた電圧に充電される。
【００２８】
また、ノードＮ３の電位の引き下げに伴って、トランジスタ１１２、１２１がオンする。トランジスタ１１２のオンによって、ノードＮ１は端子Ｖdoに接続されて、トランジスタ１３１がオンする。このため、容量素子Ｃ０の他端であるノードＮ０は、端子Ｖdiに接続される。したがって、当該容量素子Ｃ０は、端子Ｖdiの電圧から、（トランジスタ１３１での降下分および）端子Ｃk-０に供給されたクロック信号Ｃlk-０の電圧Ｖssを差し引いた電圧に充電される。なお、トランジスタ１３２は、後述するようにオフである。
【００２９】
一方、期間Ｔaに至ると、クロック信号Ｃlk-１、Ｃlk-２がそれぞれ電圧Ｖssから電圧Ｖ０（Ｈレベル）に引き上げられる。また、トランジスタ１１２のオンによって、容量素子Ｃ１の他端であるノードＮ１は、端子Ｖdoに接続される。このため、容量素子Ｃ１に充電されていた電圧は、クロック信号Ｃlk-１の変化分だけ引き上げられて、トランジスタ１１２を介し端子Ｖdoから出力されるとともに、容量素子Ｃ４に充電される。
同様に、容量素子Ｃ２に充電されていた電圧は、クロック信号Ｃlk-２の変化分だけ引き上げられて、トランジスタ１２１を介し端子Ｖdoから出力されるとともに、容量素子Ｃ４に充電される。
なお、容量素子Ｃ２の他端（ノードＮ２）の電位の引き上げによって、トランジスタ１１１、１２２はオフする。また、トランジスタ１３２については、ゲート端子であるノードＮ０がトランジスタ１３１のオンによって端子Ｖdiの電圧となるが、ソース端子であるノードＮ１は、容量素子Ｃ１に充電された電圧をクロック信号Ｃlk-１の変化分の電圧だけ引き上げた電圧となるので、オフすることになる。
【００３０】
期間Ｔbでは、クロック信号Ｃlk-０、Ｃlk-３がそれぞれ電圧Ｖssから電圧Ｖ０に引き上げられる一方、クロック信号Ｃlk-１、Ｃlk-２がそれぞれ電圧Ｖ０から電圧Ｖssに引き下げられる。このため、期間Ｔbにおいて容量素子Ｃ０は、期間Ｔaにおける容量素子Ｃ１と入れ替わり、期間Ｔbにおいて容量素子Ｃ２は、期間Ｔaにおける容量素子Ｃ３と入れ替わった関係となる。
【００３１】
詳細には、図６に示されるように、容量素子Ｃ２は、端子Ｖdnwの電圧からクロック信号Ｃlk-２の電圧Ｖss（およびダイオードＤ１の降下分）を差し引いた電圧に充電され、容量素子Ｃ１は、端子Ｖdiの電圧からクロック信号Ｃlk-１の電圧Ｖss（およびトランジスタ１３２での降下分）を差し引いた電圧に充電される。
また、容量素子Ｃ０に充電されていた電圧は、クロック信号Ｃlk-０の変化分だけ引き上げられて、トランジスタ１１１を介して端子Ｖdoから出力されるとともに、容量素子Ｃ４に充電され、同様に、容量素子Ｃ３に充電されていた電圧は、クロック信号Ｃlk-３の変化分だけ引き上げられて、トランジスタ１２２を介して端子Ｖdoから出力されるとともに、容量素子Ｃ４に充電される。
【００３２】
このように第２段から第７段までの単位回路１００では、期間Ｔa、Ｔbでの動作が繰り返されることによって、端子Ｖdi、Ｖdnwに供給された電圧が昇圧されて、端子Ｖdoから出力されることになる。
【００３３】
図７は、第１段の単位回路１００の昇圧動作のうち、期間Ｔaにおける接続を簡易的に示す図であり、図８は、期間Ｔbにおける該段の単位回路１００の接続を簡易的に示す図である。
第１段の単位回路１００において、端子Ｖdnwに供給される電圧は、端子Ｃk-０〜Ｃk-3に供給されるクロック信号Ｃlk-０〜Ｃlk-３のＬレベルと同じ電圧Ｖssである。このため、期間Ｔaにおいて容量素子Ｃ３の他端であるノードＮ３の電位が引き下げられたとき、ダイオードＤ２は逆バイアスとなるので、容量素子Ｃ３は充電されない。同様に、期間Ｔbにおいて容量素子Ｃ２の他端であるノードＮ２の電位が引き下げられたとき、ダイオードＤ１は逆バイアスとなるので、容量素子Ｃ２は充電されない。
第１段の単位回路１００における他の動作については、第２段から第７段までの単位回路１００と同様である。すなわち、第１段の単位回路１００において昇圧に寄与する容量素子はＣ０、Ｃ１であり、容量素子Ｃ２、Ｃ３は昇圧に寄与しない点以外、第１段の単位回路１００の動作は、第２段から第７段までの単位回路１００と同様である。
【００３４】
この昇圧回路１０において、電圧Ｖoutが電圧Ｖinの１０倍よりも低い場合、オペアンプ１２の演算結果である電圧Ｖ０は高くなる。このため、第１段から第７段までの単位回路１００において、昇圧の基礎となる電圧とともに、容量素子Ｃ０〜Ｃ３の充電電圧を引き上げるために用いられるクロック信号Ｃlk-０〜Ｃlk-３の振幅も高められるので、電圧Ｖoutを高くする方向の制御が実行されることになる。
一方、電圧Ｖoutが電圧Ｖinの１０倍よりも高い場合、電圧Ｖ０は低くなる。このため、第１段から第７段までの単位回路１００において、昇圧の基礎となる電圧とともに、クロック信号Ｃlk-０〜Ｃlk-３の振幅も低められるので、電圧Ｖoutを低くする方向の制御が実行されることになる。
したがって、昇圧回路１０では、電圧Ｖoutは、電圧Ｖinに対して１０倍でバランスすることになる。
【００３５】
ところで、例えば出力すべき電圧Ｖoutが１〜１０ボルトの範囲とするためには、外部の上位回路から入力信号として与えられる電圧Ｖinは０．１〜１ボルトの範囲とする必要がある。ここで、電圧Ｖoutを比較的低電圧で出力する場合、オペアンプ１２から出力される電圧Ｖ０も低くなるときがある。電圧Ｖ０は、第１段の単位回路１００における端子Ｖdi、第２段の単位回路１００における端子Ｖdnwのみならず、バッファ１６に対して、電源の高位側電圧として供給される。このため、電圧Ｖ０が低くなり過ぎると、バッファ１６の動作が不安定となる。
【００３６】
そこで、本実施形態では、電圧Ｖoutを比較的低電圧で出力する場合、オペアンプ１２から出力される電圧Ｖ０が低くならないようにするため、第１段から第７段までの単位回路１００のうち、いくつかの単位回路１００の昇圧を禁止させる構成としている。詳細には、上位回路は、電圧Ｖoutが予め定められた低電圧範囲にあれば、昇圧を禁止させる単位回路を決定するとともに、当該単位回路１００に対応するイネーブル信号をＬレベルとする。
例えば、電圧Ｖoutを１ボルト（電圧Ｖinを０．１ボルト）とする場合、上位回路は、第１段から第７段までの単位回路１００のうち、例えば４段分の単位回路１００の昇圧を禁止させる。
【００３７】
図９は、第２段の単位回路１００の昇圧を禁止させた場合を示す説明図である。
この場合、イネーブル信号Ｅnb-２がＬレベルであるので、第２段に対応するＡＮＤ回路１４が閉じる。これにより、第２段に対応するバッファ１６から出力されて、第２段の単位回路１００における端子Ｃk-０〜Ｃk-３は、いずれもＬレベルに相当する電圧Ｖssで固定化される。
このため、第２段の単位回路１００では、クロック信号による引き上げ・引き下げが停止するので、端子Ｖdoは、容量素子Ｃ４の保持電圧となるが、実際には、リーク等によって、端子Ｖdoの電圧は、時間経過とともに徐々に低下する。
【００３８】
ところで、上述したように、各段の単位回路１００では、トランジスタ１３１、１３２において端子Ｖdnwから端子Ｖdiに向かう方向にダイオードＤpが寄生している。着目している第２段の次段である第３段の単位回路１００の端子Ｖdiは、第２段の単位回路１００の端子Ｖdoに接続されている。第３段の単位回路１００の端子Ｖdnwは、第２段の単位回路１００の端子Ｖdiに接続されている。
このため、第２段の単位回路１００の端子Ｖdoの電位は、第３段の単位回路１００において寄生するダイオードＤpによって、第２段の単位回路１００の端子Ｖdiの電位からＶdioを減じた値となる。すなわち、
Ｖ２＝Ｖ１−Ｖdio
である。ここで、Ｖdioは、第３段の単位回路１００において寄生するダイオードＤpによる電圧降下分である。
【００３９】
ここでは、第２段の単位回路１００の昇圧を禁止させたときについて説明した。４段分が単位回路１００の昇圧が禁止される場合、他に３段分の単位回路１００の昇圧が禁止される。このとき、昇圧が禁止された単位回路１００の端子Ｖdoの電圧は、リーク等によって減少して、端子Ｖdiの電圧から電圧Ｖdioを減じた値で安定する。
なお、端子Ｖdnwから端子Ｖdiに向かう方向にダイオードＤpが寄生していない構成では、リーク等による減少に歯止めがからず、単位回路１００の各部の電位が定まらないので、動作が不安定となる。
【００４０】
第１段から第７段までのうち、４段分が単位回路１００の昇圧が禁止される場合、最終段の第７段の端子Ｖdoから出力される電圧Ｖoutは、
Ｖout＝Ｖ０＋３・Ｖ０−４・Ｖdio  …（６）
となる。
ここで、電圧Ｖdioが例えば０．７ボルトであれば、Ｖoutが１ボルトであるので、これらの値を式（６）に代入して、電圧Ｖ０を求めると、０．９５ボルトとなる。
このため、本実施形態では、バッファ１６の電源の高位側である電圧Ｖ０を、安定動作するのに十分な電圧に確保することができるのである。
【００４１】
また、各バッファ１６の電源高位側は電圧Ｖ０であるので、バッファ１６の構成素子に高い耐圧が要求されない。
各単位回路１００の昇圧を許可／禁止させる場合に、単位回路１００を個別にオンオフさせる構成では、高い電圧が必要となるが、本実施形態では、単に端子Ｃk-０〜Ｃk-３に供給されるクロック信号Ｃlk-０〜Ｃlk-３の論理レベルを交互に変化させるか、あるいは、固定化しているだけであるので、単位回路１００に高耐圧が要求されない。
さらに、低電圧出力時には、いくつかの単位回路１００における昇圧を禁止させているので、無駄な昇圧動作を実行させないで済む。
【００４２】
なお、実施形態にあっては、単位回路１００の段数を「７」としたが、これ以外であっても良いのはもちろんである。
また、電圧Ｖout（電圧Ｖin）の電圧に応じて、どの単位回路１００の昇圧を許可／禁止するかについては、例えば上位回路がテーブル化して決定する構成としても良い。
【符号の説明】
【００４３】
１０…昇圧回路、１１…帰還回路、１２…オペアンプ、１４…ＡＮＤ回路、１６…バッファ、１００…単位回路、１１１、１１２、１２１、１２２、１３１、１３２…トランジスタ、Ｄ１、Ｄ２、Ｄp…ダイオード、Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４…容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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