(57)【要約】【課題】炭化珪素基板上にＭＯＳＦＥＴを形成する場合において、ゲート絶縁膜と炭化珪素基板との境界近傍の界面準位密度を低減するために窒化を伴う熱処理を行うと、ＭＯＳＦＥＴの容量とゲート電圧との関係でＣＶヒステリシスが生じ、半導体装置の信頼性が低下する。【解決手段】炭化珪素基板上に形成した絶縁膜に対し、窒化を伴う熱処理を行う（ステップＳ７）。次に、不活性ガスの雰囲気で当該絶縁膜を熱処理する（ステップＳ９）。その後、炭化珪素基板上に、当該絶縁膜によりゲート絶縁膜が構成された電界効果トランジスタを形成する。【選択図】図１
2015142034.tif 000002
【特許請求の範囲】
【請求項１】
（ａ１）炭化珪素基板を準備する工程、
（ｂ１）前記炭化珪素基板内にソース・ドレイン領域を形成する工程、
（ｃ１）前記炭化珪素基板の上面上に第１絶縁膜を形成する工程、
（ｄ１）第１ガス雰囲気で、前記第１絶縁膜および前記炭化珪素基板に対し、窒化を伴う第１熱処理を行う工程、
（ｅ１）前記（ｄ１）工程の後、不活性ガスである第２ガス雰囲気で、前記第１絶縁膜および前記炭化珪素基板に対し、第２熱処理を行う工程、
（ｆ１）前記（ｅ１）工程の後、前記炭化珪素基板上に、前記第１絶縁膜を介してゲート電極を形成する工程、
を有し、
前記ゲート電極、前記第１絶縁膜および前記ソース・ドレイン領域は電界効果トランジスタを形成する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
（ｅ２）前記（ｅ１）工程の後、前記（ｆ１）工程の前に、前記第１絶縁膜および前記炭化珪素基板を大気曝露する工程をさらに有する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ１）工程では、前記炭化珪素基板に対し、第３熱処理を行うことで、前記炭化珪素基板の上面上に前記第１絶縁膜を形成する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第３熱処理は、少なくとも酸素または水蒸気の何れかのガスを含む雰囲気において行われる、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ１）工程では、ＡＬＤ法またはＣＶＤ法を用いて前記第１絶縁膜を形成する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｃ１）工程は、
（ｃ２）前記炭化珪素基板に対し、第４熱処理を行うことで、前記炭化珪素基板の上面上に第２絶縁膜を形成する工程、
（ｃ３）ＡＬＤ法またはＣＶＤ法を用いて、前記第２絶縁膜上に第３絶縁膜を形成することで、前記第２絶縁膜および前記第３絶縁膜を含む前記第１絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
（ｃ４）前記（ｃ２）工程の後であって、前記（ｃ３）工程の前に、第３ガス雰囲気で、前記第２絶縁膜および前記炭化珪素基板に対し、窒化を伴う第５熱処理を行う工程をさらに有する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記第１ガスは、少なくとも一酸化二窒素、一酸化窒素またはアンモニアのいずれかのガスを含む、半導体装置の製造方法。
【請求項９】
請求項２記載の半導体装置の製造方法において、
前記（ｅ２）工程では、温度が７００℃以下の前記第１絶縁膜および前記炭化珪素基板を大気曝露する、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記第２ガスは、少なくとも窒素、アルゴンまたはヘリウムのいずれかのガスを含む、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記第２熱処理は、８５０℃以上の温度で行う、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
（ａ２）前記（ａ１）工程の後であって、前記（ｂ１）工程の前に、前記炭化珪素基板の主面に溝を形成する工程をさらに有し、
前記（ｆ１）工程では、前記溝内に前記ゲート電極を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、炭化珪素半導体基板を用いる半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界は１桁程度大きいという特徴を持つため、パワーデバイスに用いる材料として有望視されている。
【０００３】
炭化珪素基板上に形成するデバイス構造として、トレンチゲート構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、プレーナー構造を有するＭＯＳＦＥＴと比較して、微細化および低オン抵抗化が可能であることから、実用化が期待されている。また、ＭＯＳＦＥＴのゲート絶縁膜を形成する方法としては、半導体基板を熱酸化して熱酸化膜を形成し、当該熱酸化膜をゲート絶縁膜とすることが知られている。
【０００４】
特許文献１（特開２００５−１１６８９３号公報）には、炭化珪素半導体基板上に熱酸化により絶縁膜を形成した後、窒化を伴うガス雰囲気で熱処理を行うことで、電界効果トランジスタのゲート絶縁膜を構成する当該絶縁膜と炭化珪素半導体基板との境界の界面の品質を改善させることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１１６８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
Ｓｉ（シリコン）からなる半導体基板を用いた半導体装置に比べ、炭化珪素（ＳｉＣ）を用いた半導体基板上の電界効果トランジスタでは、ゲート絶縁膜の界面準位密度が高いことに起因して電子の移動度が低下する問題がある。この問題に対しては、ゲート酸化膜の形成工程と、各種ガスによるアニール条件を最適化することで、界面準位密度を低減する技術が知られている。
【０００７】
上記の各種ガスによるアニール条件の最適化とは、具体的には、ゲート絶縁膜となる絶縁膜に対し、窒化を伴うガス雰囲気でアニールを行うことである。つまり、ゲート絶縁膜となる酸化膜の形成時のアニール、または形成後のアニールを、当該酸化膜中に窒素が入るようなガス（例えばＮ２Ｏ（一酸化二窒素）ガス）雰囲気で行う。これにより、ゲート絶縁膜と半導体基板との界面における界面準位密度を低減することができる。
【０００８】
しかし、このようにゲート絶縁膜に対して窒化を伴うガス雰囲気でアニールを行った場合、ＣＶヒステリシスが発生することで、半導体装置の信頼性が低下する問題がある。
【０００９】
また、トレンチゲート構造を有するＭＯＳＦＥＴのゲート絶縁膜を熱酸化法により形成する場合、熱酸化膜は半導体基板の面方位に依存して成膜されるため、トレンチ内の側壁に形成される熱酸化膜は、半導体基板の主面側に形成される熱酸化膜に比べて成膜性が悪くなる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
一実施の形態である半導体装置の製造方法は、炭化珪素基板上に形成した絶縁膜に対し、窒化を伴う熱処理を行った後、不活性ガスの雰囲気で当該絶縁膜を熱処理し、その後、炭化珪素基板上に、当該絶縁膜をゲート絶縁膜とする電界効果トランジスタを形成するものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、ＭＯＳＦＥＴにおけるゲート絶縁膜の界面準位密度を低減し、かつＣＶヒステリシスの発生を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置の製造工程のフローである。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】本発明の実施の形態１であるＭＯＳＦＥＴの容量とゲート電圧との関係を示すグラフである。
【図８】本発明の実施の形態１であるＭＯＳＦＥＴの容量とゲート電圧との関係を示すグラフである。
【図９】比較例の半導体装置におけるヒステリシスの量と、本実施の形態の半導体装置のヒステリシスの量とを比較するグラフである。
【図１０】窒素濃度とゲート絶縁膜の上面からの深さとの関係を示すグラフである。
【図１１】水素濃度とゲート絶縁膜の上面からの深さとの関係を示すグラフである。
【図１２】本発明の実施の形態１である半導体装置の製造方法の変形例における製造工程を示すフローである。
【図１３】本発明の実施の形態１である半導体装置の製造方法の変形例における製造工程を説明する断面図である。
【図１４】本発明の実施の形態２である半導体装置の製造工程のフローである。
【図１５】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】比較例のＭＯＳＦＥＴの容量とゲート電圧との関係を示すグラフである。
【図２２】比較例のＭＯＳＦＥＴの容量とゲート電圧との関係を示すグラフである。
【図２３】比較例の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
本実施の形態の半導体装置は、炭化珪素半導体基板上に形成するＭＯＳＦＥＴに関するものである。以下では、本実施の形態の半導体装置の製造方法について、図１に示す製造工程のフローに沿って、図２〜図６を用いて説明する。図１は、本実施の形態の半導体装置の製造工程のフローである。図２〜図６は、本実施の形態の半導体装置の製造工程を説明する断面図である。
【００１７】
まず、図２に示すように、上方にエピタキシャル層ＥＰが形成された半導体基板ＳＢを準備する（図１のステップＳ１）。半導体基板ＳＢおよびエピタキシャル層ＥＰのそれぞれは炭化珪素（ＳｉＣ）からなり、ｎ型の不純物として、例えばＮ（窒素）、Ｐ（リン）またはＡｓ（ヒ素）が導入されている。具体的には、半導体基板ＳＢは４Ｈ−ＳｉＣ基板である。
【００１８】
エピタキシャル層ＥＰは半導体基板ＳＢの上面上にエピタキシャル成長法を用いて形成された半導体層であり、半導体基板ＳＢのｎ型の不純物の濃度は、エピタキシャル層ＥＰのｎ型の不純物の濃度よりも高い。ここでは、半導体基板ＳＢおよびその上のエピタキシャル層ＥＰからなる基板を炭化珪素基板（炭化珪素半導体基板）ＣＳと呼ぶ。
【００１９】
エピタキシャル層ＥＰの上面、つまり炭化珪素基板ＣＳの主面の面方位は、（０００１）面である。半導体基板ＳＢの下面であって、エピタキシャル層ＥＰが接していない方の面は、炭化珪素基板ＣＳの主面の反対側の面、つまり炭化珪素基板ＣＳの裏面である。
【００２０】
続いて、炭化珪素基板ＣＳの上面に、イオン注入法を用いてｐ型の不純物を比較的低い濃度で打ち込むことにより、ｐ型ウエルＰＷを形成する。ｐ型の不純物としては、例えばＡｌ（アルミニウム）またはＢ（ホウ素）を用いる。また、ｐ型ウエルＰＷの形成深さは、エピタキシャル層ＥＰと半導体基板ＳＢとの界面よりも浅い深さである。
【００２１】
次に、炭化珪素基板ＣＳの上面に、拡散層ＤＦを形成する（図１のステップＳ２）。拡散層ＤＦは、レジストパターン（図示しない）をマスクとして用いて、炭化珪素基板ＣＳの上方からｎ型の不純物をイオン注入することで形成する。ｎ型の不純物としては、例えばＮ（窒素）、Ｐ（リン）またはＡｓ（ヒ素）が用いられる。平面視において、拡散層ＤＦは、後の工程で形成されるゲート電極ＧＥ（図４参照）を挟むように配置する。一対の拡散層ＤＦは、後の工程で形成するＭＯＳＦＥＴＱ１（図４参照）のソース・ドレイン領域を構成する。
【００２２】
次に、図示しない領域において、炭化珪素基板ＣＳの上面に、上記のｐ型の不純物を比較的高い濃度で導入し、ｐ型の半導体層を形成する。
【００２３】
その後、熱処理を行って、上記工程により炭化珪素基板ＣＳ内に導入したｎ型の不純物およびｐ型の不純物を活性化させる。このような熱処理は、炭化珪素基板ＣＳを用いている場合、通常の珪素基板を用いた場合よりも高温で行われており、例えば１６００℃以上の高温で行われる。ここで、ウエルＰＷおよび拡散層ＤＦなどの活性化処理を行わず、後述するゲート絶縁膜などの形成後に活性化のための熱処理を行うと、当該ゲート絶縁膜の膜厚が変動するなどの不具合が生じる。このため、本実施の形態では、ウエルＰＷおよび拡散層ＤＦなどの活性化処理を、ゲート絶縁膜の形成よりも先に行う。
【００２４】
次に、炭化珪素基板ＣＳの表面の有機物または酸化シリコン膜などを除去する清浄化工程を行う（図１のステップＳ３）。続いて、炭化珪素基板ＣＳを熱処理することで、炭化珪素基板ＣＳの上面に熱酸化膜、つまり酸化シリコン膜を形成する（図１のステップＳ４）。続いて、例えばＨＦ（フッ酸）を用いて炭化珪素基板ＣＳの上面上に形成された上記熱酸化膜を除去する（図１のステップＳ５）。このようにして、炭化珪素基板ＣＳの表面の状態を改善する。
【００２５】
その後、図３に示すように、炭化珪素基板ＣＳ上に、絶縁膜である酸化シリコン膜ＩＦ１を形成する（図１のステップＳ６）。酸化シリコン膜ＩＦ１は、ＴＤＭＡＳ（トリスジメチルアミノシラン）およびＯ３（オゾン）を用いたＡＬＤ（Atomic Layer Deposition）法により、４００℃以上で炭化珪素基板ＣＳ上に酸化膜を堆積することで形成する。酸化シリコン膜ＩＦ１は、具体的には、例えば二酸化シリコン（ＳｉＯ２）からなる。酸化シリコン膜ＩＦ１の膜厚は例えば５０ｎｍ程度である。ただし、酸化シリコン膜ＩＦ１は、ＡＬＤ法に限らず、ＣＶＤ（Chemical Vapor Deposition）法を用いて、５０ｎｍ程度の膜厚で形成してもよい。
【００２６】
ここでは、ＡＬＤ法またはＣＶＤ法を用いて、酸化シリコン膜ＩＦ１を堆積酸化膜として形成することについて説明したが、酸化シリコン膜ＩＦ１は、熱酸化法により形成してもよい。熱酸化法を用いる場合は、酸化ガス雰囲気において、上面が露出した炭化珪素基板ＣＳを１０００℃以上で熱処理することで、炭化珪素基板ＣＳ上に厚さ４０ｎｍ程度の酸化シリコン膜ＩＦ１を形成する。上記酸化ガスは、例えばＯ２（酸素）またはＨ２Ｏ（水）を含む。つまり、当該熱酸化法による成膜は、酸素雰囲気、または水蒸気雰囲気で行うことができる。当該酸化ガスには、不活性ガスが含まれていてもよい。
【００２７】
次に、炭化珪素基板ＣＳおよび酸化シリコン膜ＩＦ１に対し、窒化を伴うガス（例えばＮ２Ｏ（一酸化二窒素）ガス）雰囲気において、１０５０℃以上で熱処理を行う（図１のステップＳ７）。以下では、この熱処理を第１熱処理と呼ぶ場合がある。第１熱処理において用いるガスは、Ｓｉ（シリコン）に対して当該ガス雰囲気において熱処理を行うことで、窒化を伴うガスであれば、Ｎ２Ｏガス以外のガスであってもよい。つまり、Ｎ２Ｏガスに代えて、例えばＮＯ（一酸化窒素）ガスまたはＮＨ３（アンモニア）ガスなどを用いても良い。本願では、窒化を伴うガス雰囲気で熱処理を行うことを、窒化アニールと呼ぶ場合がある。
【００２８】
ここでは、上記のように例えばＮ２Ｏガス雰囲気で第１熱処理を行い、酸化シリコン膜ＩＦ１を一部窒化させることで、酸化シリコン膜ＩＦ１と炭化珪素基板ＣＳとの境界における界面準位の密度を低減することができる。Ｓｉ（シリコン）を用いた半導体装置に比べ、炭化珪素（ＳｉＣ）を用いた半導体基板上の電界効果トランジスタでは、ゲート絶縁膜の界面準位密度が高いことに起因して電子の移動度が低下することが考えられるが、上記のように窒化アニールを行うことで、界面準位密度を低減し、半導体装置の性能を向上させることができる。
【００２９】
次に、炭化珪素基板ＣＳの温度を７００℃以下に低下させた後、炭化珪素基板ＣＳを大気曝露する（図１のステップＳ８）。つまり、酸化シリコン膜ＩＦ１が形成された炭化珪素基板ＣＳの温度を下げた状態で、炭化珪素基板ＣＳを、熱処理装置などを含む処理装置から取出し、炭化珪素基板ＣＳおよび酸化シリコン膜ＩＦ１の表面を大気に晒す。
【００３０】
次に、炭化珪素基板ＣＳを熱処理装置に挿入した後、炭化珪素基板ＣＳおよびその上の酸化シリコン膜ＩＦ１に対し、不活性ガス（例えばＮ２（窒素）ガス）雰囲気において８５０℃以上で熱処理を行う（図１のステップＳ９）。以下では、この熱処理を第２熱処理と呼ぶ場合がある。
【００３１】
不活性ガスを用いた第２熱処理工程は、後述するように、炭化珪素基板ＣＳ上に形成するＭＯＳＦＥＴにおけるヒステリシス特性の発生を防ぐために行う工程である。第２熱処理において用いる不活性ガスは、Ｎ２ガスに代わり、Ａｒ（アルゴン）ガスまたはＨｅ（ヘリウム）ガスを用いることもできる。
【００３２】
図１では、第１熱処理を「窒化アニール」と表記し、第２熱処理を「窒素アニール」と表記している。ただし、第２熱処理は、上記のように窒素ガス以外のガスを用いて熱処理を行ってもよい。
【００３３】
ここで、第２熱処理の前に、他の熱処理工程を行ってもよい。つまり、例えば第２熱処理の前であって、第１熱処理の前または後に、例えば、Ｎ２Ｏ（一酸化二窒素）ガス、ＮＯ（一酸化窒素）ガスまたはＮＨ３（アンモニア）ガスなどのように、窒化を伴うガスの雰囲気において、炭化珪素基板ＣＳを熱処理してもよい。ただし、第２熱処理の後は、後述するゲート電極ＧＥを形成するまで、窒化を伴うガス雰囲気での熱処理を行わない。これは、酸化シリコン膜ＩＦ１が窒化することを防ぐためである。
【００３４】
次に、図４に示すように、酸化シリコン膜ＩＦ１上にポリシリコンまたは金属などからなる導電膜を形成する。当該導電膜は、例えばＣＶＤ法またはスパッタリング法などにより形成することができる。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、上記導電膜および酸化シリコン膜ＩＦ１を所定のパターンに加工する。これにより、上記導電膜からなるゲート電極ＧＥを形成し、また、酸化シリコン膜ＩＦ１からなるゲート絶縁膜ＧＦを形成する（図１のステップＳ１０）。以上の工程により、ゲート電極ＧＥ、ゲート絶縁膜ＧＦおよびソース・ドレイン領域からなるＭＯＳＦＥＴＱ１が形成される。
【００３５】
次に、図５に示すように、ＭＯＳＦＥＴＱ１を層間絶縁膜ＣＬにより覆う。例えば酸化シリコン膜からなる層間絶縁膜ＣＬは、ＣＶＤ法などを用いて形成する。
【００３６】
次に、図６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＣＬを開口して複数のコンタクトホールを形成する。続いて、コンタクトホール内の底部において、ゲート電極ＧＥ、および、ソース・ドレイン領域である拡散層ＤＦのそれぞれの上面に、周知の技術を用いてシリサイド層ＳＣを形成する。シリサイド層ＳＣは例えばＮｉＳｉ（ニッケルシリサイド）やＴｉＳｉ（チタンシリサイド）からなる。なお、シリサイド層は後述のコンタクトプラグＣＰとなる金属膜を形成する前にバリアメタルとして形成され、そのバリアメタルに熱処理を加えることで基板と反応して形成される。
【００３７】
次に、例えばスパッタリング法などを用いて、炭化珪素基板ＣＳ上に金属膜を形成することで、各コンタクトホールを完全に埋め込む。続いて、フォトリソグラフィ技術およびエッチング法を用いて当該金属膜をパターニングする。これにより、複数のコンタクトホール内に埋め込まれた当該金属膜からなるコンタクトプラグＣＰと、層間絶縁膜ＣＬ上に露出する当該金属膜からなるパッドＰＤとを形成する。
【００３８】
複数のパッドＰＤは、コンタクトプラグＣＰおよびシリサイド層ＳＣを介して、ゲート電極ＧＥまたは拡散層ＤＦに電気的に接続されている。以上により、ＭＯＳＦＥＴＱ１を含む本実施の形態の半導体装置が完成する。
【００３９】
次に、本実施の形態の半導体装置の製造方法の効果について、図７〜図１１、図２１および図２２を用いて説明する。図７および図８は、本実施の形態の半導体装置のＣＶ（容量−電圧）特性を示すグラフである。図９は、複数の半導体装置におけるヒステリシスの大きさを比較するグラフである。図１０は、ゲート絶縁膜の上面からの深さとＮ（窒素）の分布との関係を示すグラフである。図１１は、ゲート絶縁膜の上面からの深さとＨ（水素）の分布との関係を示すグラフである。図２１および図２２は、比較例として示す半導体装置のＣＶ特性を示すグラフである。
【００４０】
炭化珪素半導体基板を用いた半導体装置では、炭化珪素基板上にＭＯＳＦＥＴのゲート絶縁膜を構成する膜として、堆積酸化膜または熱酸化膜を炭化珪素基板上に形成した後、当該酸化膜を、窒化を伴うガスの雰囲気において熱処理することが考えられる。これは、図１のステップ７と同様の工程である。
【００４１】
上記のようにして窒化アニールを施した酸化膜を加工してゲート絶縁膜を形成した場合、ゲート絶縁膜と炭化珪素基板との境界の界面準位密度を低減することができる。これは、上記窒化アニールにより、上記酸化膜の表面のダングリングボンド（未結合手）を終端化することで、界面準位を低減することができるためである。
【００４２】
しかし、図２１および図２２に示すように、上記のように酸化膜を窒化アニールした後、窒素などの不活性ガスによる熱処理を行わずに、当該酸化膜をゲート絶縁膜として用いた場合、当該ゲート絶縁膜を有するＭＯＳＦＥＴのＣＶ特性には大きなヒステリシスが発生する。図２１および図２２は、比較例の半導体装置の特性を示すグラフであって、縦軸をＭＯＳＦＥＴのゲート電極と半導体基板との間における単位面積当たりの容量とし、横軸をゲート電極に印加する電圧とするグラフである。つまり、図２１および図２２は、比較例の半導体装置のＣＶ（容量−電圧）特性を示すグラフである。
【００４３】
図２１は、ゲート絶縁膜を構成する酸化膜を熱酸化法により形成し、当該酸化膜に窒化アニールを行った後、不活性ガス雰囲気での熱処理を行わずに、当該酸化膜を加工してゲート絶縁膜を形成した場合のＭＯＳＦＥＴのＣＶ特性を示している。図２２は、ゲート絶縁膜を構成する酸化膜をＡＬＤ法などの堆積法により形成し、当該酸化膜に窒化アニールを行った後、不活性ガス雰囲気での熱処理を行わずに、当該酸化膜を加工してゲート絶縁膜を形成した場合のＭＯＳＦＥＴのＣＶ特性を示している。図２１および図２２では、マイナス側からプラス側にゲート電圧を変化させた場合、つまり順方向に電圧を変化させて印加した場合のグラフを実線で示し、プラス側からマイナス側にゲート電圧を変化させた場合、つまり逆方向に電圧を変化させて印加した場合のグラフを破線で示している。
【００４４】
図２１および図２２に示すように、ゲート絶縁膜を構成する酸化膜に対して窒化アニールを行った後、不活性ガス雰囲気での熱処理を行わなかった比較例の半導体装置では、順方向に電圧を印加した場合と逆方向に電圧を印加した場合とで、所定の範囲の電圧の印加時に容量の値に差が生じる現象、つまりヒステリシスが生じる。本願では、このヒステリシスをＣＶヒステリシスと呼ぶ。
【００４５】
ＣＶヒステリシスの発生は、窒化アニールの際に炭化珪素基板上の酸化膜内、つまりゲート絶縁膜内にＣ（炭素）が残留し、また、当該酸化膜と炭化珪素基板との界面にＣ（炭素）またはＨ（水素）が残留し、トラップが生じることが一つの原因であると考えられる。ＣＶヒステリシスは、主にＳｉ（シリコン）からなる半導体基板上に形成したＭＯＳＦＥＴでは観測されず、問題となることは殆どないが、炭化珪素半導体基板上に形成したＭＯＳＦＥＴでは生じやすい。
【００４６】
ＣＶヒステリシスが生じると、ＭＯＳＦＥＴの特性が不安定となり、半導体装置の信頼性が低下する問題が生じる。また、ゲート絶縁膜内に電子を捕獲するトラップが発生するため、ゲート絶縁膜を介してゲート電極と半導体基板との間でリーク電流が流れやすくなり、また、ゲート絶縁膜における絶縁破壊が生じやすくなる。
【００４７】
上記のように、炭化珪素基板上に形成した絶縁膜であって、後にゲート絶縁膜となる酸化膜に対して窒化アニールを行い、その後に不活性ガス雰囲気での熱処理を行わずに、当該酸化膜を加工してゲート絶縁膜を形成し、ＭＯＳＦＥＴを形成した場合、ＣＶヒステリシスおよびゲート絶縁膜内のトラップの発生により、半導体装置の信頼性が低下する問題が生じる。
【００４８】
これに対し、本発明者らは、窒化アニールを行った後に、Ｎ２（窒素）ガスなどの不活性ガスを用いて熱処理を行うことにより、界面準位密度の低減と、ＣＶヒステリシス特性の改善とを両立できることを見出した。ここで、本実施の形態の半導体装置を構成するＭＯＳＦＥＴのＣＶ特性を図７および図８に示す。図７および図８は、図２１および図２２と同様に、ＭＯＳＦＥＴの容量とゲート電圧との関係を示すグラフである。
【００４９】
図７は、ゲート絶縁膜を構成する酸化膜を熱酸化法により形成し、当該酸化膜に窒化アニールを行った後、不活性ガス雰囲気での熱処理を行い、その後、当該酸化膜を加工してゲート絶縁膜を形成した場合のＭＯＳＦＥＴのＣＶ特性を示している。図８は、ゲート絶縁膜を構成する酸化膜をＡＬＤ法などの堆積法により形成し、当該酸化膜に窒化アニールを行った後、不活性ガス雰囲気での熱処理を行い、その後、当該酸化膜を加工してゲート絶縁膜を形成した場合のＭＯＳＦＥＴのＣＶ特性を示している。図７および図８では、順方向に電圧を印加した場合のグラフを実線で示し、逆方向に電圧を印加した場合のグラフを破線で示している。
【００５０】
図７および図８に示すように、本実施の形態のＭＯＳＦＥＴでは、順方向に電圧を印加した場合のグラフと、逆方向に電圧を印加した場合のグラフとが殆ど重なっており、ヒステリシスが殆ど生じていない。図２１および図２２に示す比較例のＣＶ特性では、順方向に電圧を印加した場合のグラフと、逆方向に電圧を印加した場合のグラフとにより囲まれた範囲が大きく、順方向特性と逆方向特性とに大きく隔たりが生じていることから、大きなヒステリシスが生じていることが分かる。これに対し、図７および図８では、ヒステリシスの発生が抑えられている。
【００５１】
ここで、図９に、比較例の半導体装置におけるヒステリシスの量と、本実施の形態の半導体装置のヒステリシスの量とを比較するグラフを示す。図９の縦軸は、ゲート電圧のフラットバンド電圧における、順方向電圧と逆方向電圧との差であるΔＶｆｂを示しており、ここでは比較例の半導体装置におけるフラットバンド電圧の差ΔＶｆｂを１としたときの、本実施の形態の半導体装置のフラットバンド電圧の差ΔＶｆｂの相対的な値を示している。図９に示す縦軸、つまりフラットバンド電圧の差ΔＶｆｂを示す「Ｖｆｂ  Ｒｅｖｅｒｓｅ−Ｖｆｂ  Ｆｏｒｗａｒｄ」は、ＣＶヒステリシスの大きさに比例している。
【００５２】
図９では、左側から順に、棒グラフ１Ａ〜１Ｆが示されている。棒グラフ１Ａ〜１Ｃは、ゲート絶縁膜を熱酸化法により形成した場合の測定結果を示しており、棒グラフ１Ｄ〜１Ｆは、ゲート絶縁膜をＡＬＤ法などの堆積法により形成した場合の測定結果を示している。棒グラフ１Ａおよび１Ｅは、比較例の半導体装置、つまりゲート絶縁膜を構成する酸化膜に対し、窒化アニールを行い、その後不活性ガス雰囲気での熱処理を行っていない場合において、当該酸化膜をゲート絶縁膜として用いたＭＯＳＦＥＴにおけるフラットバンド電圧の差を示している。
【００５３】
棒グラフ１Ｂ、１Ｃ、１Ｅおよび１Ｆは、本実施の形態の半導体装置、つまりゲート絶縁膜を構成する酸化膜に対し、窒化アニールを行った後、不活性ガス雰囲気での熱処理を行った場合において、当該酸化膜をゲート絶縁膜として用いたＭＯＳＦＥＴにおけるフラットバンド電圧の差を示している。また、棒グラフ１Ｂ、１Ｅには、不活性ガス雰囲気での熱処理（第２熱処理）を８５０℃で行った場合の測定結果を示し、棒グラフ１Ｃ、１Ｆには、不活性ガス雰囲気での熱処理（第２熱処理）を１０００℃で行った場合の測定結果を示している。
【００５４】
図９に示すように、比較例のＭＯＳＦＥＴにおける順方向のゲート電圧と逆方向のゲート電圧との差を１とした場合、本実施の形態のＭＯＳＦＥＴでは、棒グラフ１Ｂ、１Ｃ、１Ｅおよび１Ｆにおいて当該差の値が０．１５未満となり、ＣＶヒステリシスの量が大幅に低減されていることが分かる。特に、棒グラフ１Ｂおよび１Ｅと、棒グラフ１Ｃおよび１Ｆとを比較すると、不活性ガス雰囲気での熱処理を８５０℃で行うよりも、１０００℃で行う方が、ＣＶヒステリシスの改善効果が大きいことが分かる。
【００５５】
このようにＣＶヒステリシスの改善効果は、不活性ガス雰囲気での第２熱処理の温度が低いほど小さくなり、当該温度が高いほど大きくなる。本発明者らの実験結果により、第２熱処理の温度が８５０℃よりも低い場合、ＣＶヒステリシスの改善効果が小さく、ＣＶヒステリシスの発生が問題となることが判明している。また、当該温度が１０００℃以上であれば、ＣＶヒステリシスの量を非常に小さく抑えることができる。このため、ＣＶヒステリシスの発生を防ぐ観点から、第２熱処理の温度は８５０℃以上であることが好ましく、また、１０００℃以上であることがより好ましい。
【００５６】
上記のように、本実施の形態の半導体装置の製造方法においてヒステリシスの発生を抑えることができた理由は、ゲート絶縁膜を構成する絶縁膜に対する窒化アニールの後に、Ｎ２（窒素）ガスなどの不活性ガスを用いて熱処理を行うことで、当該絶縁膜を窒化することなく、当該絶縁膜内および当該絶縁膜と炭化珪素基板との界面近傍から水素を脱離させたことにあると考えられる。ここで、図１０および図１１に、ＳＩＭＳ（Secondary Ion Mass Spectrometry）によりゲート絶縁膜と炭化珪素基板との界面近傍における、窒素および水素の濃度を示す。
【００５７】
図１０は、縦軸をＮ（窒素）の濃度とし、横軸を、ゲート絶縁膜を構成する酸化膜の上面から下方に向かう深さとするグラフである。図１１は、縦軸をＨ（水素）の濃度とし、横軸を、ゲート絶縁膜を構成する酸化膜の上面から下方に向かう深さとするグラフである。つまり、図１０は窒素濃度とゲート絶縁膜の上面からの深さとの関係を示すグラフであり、図１１は水素濃度とゲート絶縁膜の上面からの深さとの関係を示すグラフである。ここで、ゲート絶縁膜を構成する酸化膜の膜厚は３５ｎｍ程度であるので、図１０および図１１において、横軸の深さが約３５ｎｍの位置にゲート絶縁膜と炭化珪素基板との界面が存在する。よって、約３５ｎｍの深さよりも浅い領域は酸化膜の内部であり、約３５ｎｍの深さよりも深い領域は炭化珪素基板の内部である。
【００５８】
図１０および図１１では、ゲート絶縁膜となる熱酸化膜に対して窒化アニールを行った後、不活性ガス雰囲気での第２熱処理を行っていない場合のグラフ、つまり比較例のグラフを、黒い菱形のプロットを繋げて示している。また、図１０および図１１では、ゲート絶縁膜となる熱酸化膜に対して窒化アニールを行った後、不活性ガス雰囲気での第２熱処理を行った場合のグラフ、つまり本実施の形態のグラフを、白い丸のプロットを繋げて示している。
【００５９】
図１０に示すように、比較例と本実施の形態とのそれぞれにおいて、窒素はゲート絶縁膜と炭化珪素基板との界面近傍に局在している。ことのことから、当該界面近傍のダングリングボンドは終端化されており、これにより当該界面近傍の界面準位密度が低減されている。また、比較例と本実施の形態とのそれぞれにおいて、窒素のプロファイルはほぼ同様である。つまり、例えばＮ２（窒素）を用いて第２熱処理を行っても、酸化膜は窒化されない。
【００６０】
これに対し、図１１に示すように、ゲート絶縁膜と炭化珪素基板との界面近傍における水素の濃度は、比較例の方が本実施の形態の半導体装置よりも大きい。つまり、図１１の深さ約３２ｎｍ程度の領域、つまり上記界面近傍において、第２熱処理を行っていない場合の水素濃度は、第２熱処理を行った場合の水素濃度よりも高くなっている。水素は拡散しやすい性質を有し、上記界面において不安定な挙動を示すため、順方向または逆方向にゲート電圧を印加した場合に、当該界面近傍の酸化膜および基板に対し結合、吸着または脱離するため、この水素の挙動によりＣＶヒステリシスが発生していると考えられる。
【００６１】
このことから、第１熱処理に加えて第２熱処理を行った本実施の形態の半導体装置の製造方法において、ＣＶヒステリシスを改善することができた理由は、第２熱処理を行うことで、ゲート絶縁膜と炭化珪素基板との界面近傍における窒化を抑えつつ、水素を脱離して除去したことにあると考えられる。
【００６２】
本実施の形態の半導体装置の製造方法では、炭化珪素基板上に形成した酸化膜に対し、窒化を伴うガス雰囲気で第１熱処理（図１のステップＳ７）を行った後、不活性ガス雰囲気での第２熱処理（図１のステップＳ９）を行い、当該酸化膜をゲート絶縁膜としてＭＯＳＦＥＴを形成することで、ＭＯＳＦＥＴにおけるＣＶヒステリシスの発生を防ぐことを可能としている。これにより、ＭＯＳＦＥＴの特性が不安定になることを防ぐことができ、また、ゲート絶縁膜内のトラップを低減することによりリーク電流および絶縁破壊などの発生を防ぐことができるため、半導体装置の信頼性を向上させることができる。
【００６３】
なお、第２熱処理の後は、図４に示すゲート電極ＧＥを形成するまで、窒化を伴う熱処理を行わない。これは、酸化シリコン膜ＩＦ１（図３参照）が窒化することで、ＣＶヒステリシスを改善する効果が殆ど得られなくなるためである。つまり、ゲート絶縁膜ＧＦとなる酸化シリコン膜ＩＦ１を炭化珪素基板ＣＳ上に形成する工程（図１のステップＳ６）の後、ゲート電極ＧＥを形成する工程（図１のステップＳ１０）までの間に、複数の熱処理を行うことが考えられるが、当該複数の熱処理の最後に、不活性ガス雰囲気での第２熱処理を行う。これにより、上述した本実施の形態の効果を得ることができる。
【００６４】
また、本発明者らは、図１のステップＳ８において、酸化膜および炭化珪素基板を大気曝露することで、効果的にＣＶヒステリシスを低減することができることを見出した。したがって、第１熱処理と第２熱処理とは連続的に行わず、第２熱処理の直前に、炭化珪素基板の温度を７００℃以下に下げてから炭化珪素基板を大気曝露する工程を設けることが好ましい。大気曝露する前に炭化珪素基板の温度を下げるのは、高温の炭化珪素基板が大気に晒された際に、炭化珪素基板の温度が低下して水分等が付着することを防ぐためである。
【００６５】
次に、本実施の形態の半導体装置の製造方法の変形例を、図１２および図１３を用いて説明する。図１２は、本実施の形態の半導体装置の製造方法の変形例における製造工程を示すフローである。図１３は、本実施の形態の半導体装置の製造方法の変形例における製造工程を説明する断面図である。
【００６６】
本変形例は、熱酸化法により形成した酸化膜と、当該酸化膜の上に形成した堆積膜とによりゲート絶縁膜を形成するものである。図１２に示すように、製造工程におけるステップＳ１〜Ｓ５およびＳ８〜Ｓ１０は、図１を用いて説明した製造工程と同様である。
【００６７】
ここではまず、ステップＳ１〜Ｓ５を行った後、図１３に示すように、露出した炭化珪素基板ＣＳの上面に、熱酸化法により１０００℃以上で酸化シリコン膜ＩＦ２を形成する（図１２のステップＳ６ａ）。この熱酸化処理は、上記第１熱処理のように、窒化を伴うガスの雰囲気で行ってもよい。その後、上記第１熱処理と同様に、窒化を伴うガス雰囲気で熱処理を行う（図１２のステップＳ７ａ）。この熱処理は、１０５０℃以上で行う。
【００６８】
次に、酸化シリコン膜ＩＦ２上に、例えばＡＬＤ法またはＣＶＤ法を用いて、酸化シリコン膜ＩＦ３を堆積する（図１２のステップＳ６ｂ）。これにより、炭化珪素基板ＣＳ上に順に積層された酸化シリコン膜ＩＦ２およびＩＦ３からなる酸化シリコン膜ＩＦ４を形成する。その後、上記第１熱処理と同様に、酸化シリコン膜ＩＦ４および炭化珪素基板ＣＳに対し、窒化を伴うガス雰囲気で熱処理を行う（図１２のステップＳ７ｂ）。この熱処理は、１０５０℃以上で行う。
【００６９】
その後は、図１に示した工程と同様に、炭化珪素基板ＣＳを大気曝露し（図１２のステップＳ８）、不活性ガス雰囲気での熱処理（図１２のステップＳ９）を行った後、図１のステップＳ１０以降の工程を行うことで、ＭＯＳＦＥＴを形成する。完成した本変形例のＭＯＳＦＥＴと、図６に示すＭＯＳＦＥＴＱ１との違いは、本変形例のゲート絶縁膜が、熱酸化膜と堆積膜との積層構造を有している点である。
【００７０】
図１２に示す工程では熱酸化膜を形成したステップＳ６ａの工程の後、続いて窒化アニール（図１２のステップＳ７ａ）を行ったが、この窒化アニールは行わず、当該熱酸化膜の形成後に続いてステップＳ６ｂの堆積膜形成工程を行ってもよい。図１３に示す酸化シリコン膜ＩＦ２、ＩＦ３を積層した後に窒化アニールを行っても、酸化シリコン膜ＩＦ２を窒化することで、酸化シリコン膜ＩＦ２と炭化珪素基板ＣＳとの境界における界面準位密度を低減することができるためである。ここでも、上記した本実施の形態の効果を得るため、窒化アニール（図１２のステップＳ７ｂ）を施した積層酸化膜に対し、不活性ガス雰囲気での熱処理の工程（図１２のステップＳ９）を行う必要がある。
【００７１】
また、図１２に示す工程に加えて、大気曝露および不活性ガス雰囲気での熱処理の工程（図１２のステップＳ８、Ｓ９）と同様の工程を、ステップＳ７ａとステップＳ６ｂとの間に行ってもよい。つまり、熱酸化膜の形成工程（ステップＳ６ａ）の後に大気曝露および不活性ガス雰囲気での熱処理の工程を行った後、堆積膜の形成工程（ステップＳ６ｂ）を行い、その後、窒化アニール（ステップＳ７ｂ）、大気曝露（ステップＳ８）、および不活性ガス雰囲気での熱処理（ステップＳ９）を順に行ってもよい。これにより、より多くの水素を酸化シリコン膜ＩＦ４内から脱離させることができるため、ヒステリシスの発生を低減することができる。
【００７２】
上記のように、熱酸化法により形成した酸化シリコン膜ＩＦ２と、堆積法により形成した酸化シリコン膜ＩＦ３を積層してゲート絶縁膜を形成する場合にも、本実施の形態の半導体装置の製造方法を適用することができる。ここでは、図１２に示すステップＳ７ｂの窒化アニールの他に、窒化アニール工程を設けてもよいが、酸化シリコン膜ＩＦ４の窒化を防ぎ、かつ、酸化シリコン膜ＩＦ４および炭化珪素基板ＣＳ間の界面近傍の水素を除去するため、それらの複数の窒化アニールの後、最後に不活性ガス雰囲気での熱処理の工程（図１２のステップＳ９）を行う必要がある。
【００７３】
また、図１２に示すステップＳ７ａの窒化アニールにより熱酸化膜（酸化シリコン膜ＩＦ２）と炭化珪素基板ＣＳとの界面の界面準位密度を十分に低減できる場合は、ステップＳ７ｂの窒化アニールは行わなくてもよい。
【００７４】
（実施の形態２）
本実施の形態の半導体装置の製造方法は、前記実施の形態１と異なり、トレンチ型のゲート構造を有するＭＯＳＦＥＴの製造方法に関わるものである。以下では、本実施の形態の半導体装置の製造方法について、図１４に示す製造工程のフローに沿って、図１５〜図２０を用いて説明する。図１４は、本実施の形態の半導体装置の製造工程のフローである。図１５〜図２０は、本実施の形態の半導体装置の製造工程を説明する断面図である。
【００７５】
まず、図１５に示すように、まず炭化珪素基板ＣＳを用意する（図１４のステップＳ１）。続いて、炭化珪素基板ＣＳの上面を清浄化する（図１４のステップＳ２）。炭化珪素基板ＣＳの上面の面方位は、（０００１）面である。
【００７６】
次に、図２を用いて説明した工程と同様にして、ｐ型ウエルＰＷを形成する。その後、フォトリソグラフィ技術を用いたイオン注入法により、炭化珪素基板ＣＳの上面の所定の領域に拡散層ＤＮおよびＤＰを形成する（図１４のステップＳ３）。拡散層ＤＮはｎ型の不純物（例えばＮ（窒素）、Ｐ（リン）またはＡｓ（ヒ素））を比較的高い濃度で炭化珪素基板ＣＳの上面に導入したｎ型の半導体層である。拡散層ＤＰは、ｐ型の不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））を比較的高い濃度で炭化珪素基板ＣＳの上面に導入したｐ型の半導体層である。拡散層ＤＮおよびＤＰのそれぞれは別々の工程において、別々のレジストパターンをマスクとして形成する。
【００７７】
図１５に示すように、拡散層ＤＮは、露出している炭化珪素基板ＣＳの上面、つまり活性領域の全面に形成する。拡散層ＤＰは、後の工程でゲート電極を形成する領域を挟むように一対形成する。拡散層ＤＰの形成深さは拡散層ＤＮよりも深く、拡散層ＤＮおよびＤＰのそれぞれの形成深さは、ｐ型ウエルＰＷの形成深さよりも浅い。
【００７８】
次に、図１６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、炭化珪素基板ＣＳの上面にゲート溝ＧＴを形成する（図１４のステップＳ４）。ゲート溝ＧＴは一対の拡散層ＤＰに挟まれた領域において、拡散層ＤＰと離間した位置に形成する。つまり、ゲート溝ＧＴ内の側壁と隣接する炭化珪素基板ＣＳの上面には、拡散層ＤＮが形成されており、拡散層ＤＰは形成されていない。また、ゲート溝ＧＴ内の側壁に露出する炭化珪素基板ＣＳの側面には、拡散層ＤＮが形成されている。
【００７９】
ゲート溝ＧＴの深さはｐ型ウエルＰＷの形成深さよりも深く、エピタキシャル層ＥＰと半導体基板ＳＢとの界面よりも浅い。すなわち、ゲート溝ＧＴの底面はエピタキシャル層ＥＰの途中深さまで達している。ゲート溝ＧＴの底面は炭化珪素基板ＣＳの主面と平行であるため、当該底面の面方位は（０００１）面である。これに対し、ゲート溝ＧＴ内の側壁である炭化珪素基板ＣＳの側壁の面方位は、（１１−２０）面である。なお、ゲート溝ＧＴは、例えば、炭化珪素基板ＣＳ上に形成したハードマスクパターン（図示しない）をマスクとしたドライエッチング法により形成する。
【００８０】
次に、図１７に示すように、例えばＡＬＤ法またはＣＶＤ法などを用いて、炭化珪素基板ＣＳ上に、堆積膜である酸化シリコン膜ＩＦ５を形成する（図１４のステップＳ５）。酸化シリコン膜ＩＦ５は、（０００１）面である炭化珪素基板ＣＳの主面およびゲート溝ＧＴの底面に接して形成され、また、（１１−２０）面であるゲート溝ＧＴ内の側壁である炭化珪素基板ＣＳの側壁に接して形成される。
【００８１】
次に、図１のステップＳ７〜Ｓ９と同様に、第１熱処理である窒化アニール（図１４のステップＳ６）、大気曝露（図１４のステップＳ７）、および、第２熱処理である不活性ガス雰囲気での熱処理（図１４のステップＳ８）を、炭化珪素基板ＣＳおよび酸化シリコン膜ＩＦ５に対して順に行う。これにより、図１７に示す構造を得る。
【００８２】
次に、図１８に示すように、図１のステップＳ１０と同様にして、ゲート電極ＧＥおよびゲート絶縁膜ＧＦを形成する（図１４のステップＳ９）。ゲート電極ＧＥは、酸化シリコン膜ＩＦ５（図１７参照）上にＣＶＤ法などにより堆積したポリシリコン膜などの導電膜からなる。当該導電膜は、ゲート溝ＧＴ内を埋め込むように形成する。その後、当該導電膜および酸化シリコン膜ＩＦ５をパターニングすることで、当該導電膜からなるゲート電極ＧＥと、酸化シリコン膜ＩＦ５からなるゲート絶縁膜ＧＦとを形成する。
【００８３】
ゲート電極ＧＥおよびゲート絶縁膜ＧＦは、一対の拡散層ＤＰを露出するようなパターン形状を有している。したがって、各拡散層ＤＰおよび各拡散層ＤＰに隣接する拡散層ＤＮは、ゲート電極ＧＥおよびゲート絶縁膜ＧＦから露出している。言い換えれば、ゲート電極ＧＥおよびゲート絶縁膜ＧＦは、ゲート溝ＧＴと拡散層ＤＰとの間において、ゲート溝ＧＴと隣接する拡散層ＤＮの一部を覆っている。ゲート電極ＧＥは、炭化珪素基板ＣＳの上面に形成されたゲート溝ＧＴ内に埋め込まれた、所謂トレンチゲート電極である。
【００８４】
後述するように、本実施の形態において製造する半導体装置は、炭化珪素基板ＣＳの裏面に電極を有する縦型のｎチャネル型ＭＯＳＦＥＴ、つまりトレンチ型ＭＯＳＦＥＴである。つまり、拡散層ＤＮおよび半導体基板ＳＢ内のｎ型層とは、ＭＯＳＦＥＴのソース・ドレイン領域を構成する。以上の工程により、ゲート電極ＧＥおよびゲート溝ＧＴと、拡散層ＤＮおよび半導体基板ＳＢ内のｎ型層からなるソース・ドレイン領域とを有するＭＯＳＦＥＴＱ２が形成される。なお、拡散層ＤＰは、後述するコンタクトプラグの一部を炭化珪素基板ＣＳに電気的に接続し、接地するための半導体層である。
【００８５】
次に、図１９に示すように、炭化珪素基板ＣＳ上およびゲート電極ＧＥ上に、ＣＶＤ法などを用いて層間絶縁膜ＣＬを形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＣＬを貫通する複数のコンタクトホールを形成する。一つのコンタクトホールは、ゲート電極ＧＥの上面を露出しており、また、他のコンタクトホールは、一対の拡散層ＤＰのそれぞれ、およびそれらの拡散層ＤＰに隣接する拡散層ＤＮを露出している。一つの拡散層ＤＰの上面と、その拡散層ＤＰに隣接する拡散層ＤＮの上面とは、１つのコンタクトホールの底部において露出している。
【００８６】
なお、ここでは図示していないが、炭化珪素基板ＣＳおよびゲート電極ＧＥと、層間絶縁膜ＣＬとの間には、エッチングストッパ膜として用いることができるライナー絶縁膜を形成してもよい。
【００８７】
次に、図２０に示すように、コンタクトホールから露出するゲート電極ＧＥ、拡散層ＤＰおよびＤＮのそれぞれの上面に、上部電極ＵＥを形成する。つまり、上部電極ＵＥは各コンタクトホールの底部に形成される。上部電極ＵＥは例えばシリサイド層からなる。ゲート電極ＧＥの横に形成された各コンタクトプラグＣＰは、その底部において、上部電極ＵＥを介して拡散層ＤＮと拡散層ＤＰとの両方に電気的に接続されている。
【００８８】
次に、図６を用いて説明した工程と同様にして、複数のコンタクトホールのそれぞれを埋め込むコンタクトプラグＣＰと、各コンタクトプラグＣＰ上のパッドＰＤとを形成する。その後、炭化珪素基板ＣＳの裏面に、導電膜からなる下部電極ＬＥを形成する。下部電極ＬＥは、例えばシリサイド層または金属膜からなる。以上により、本実施の形態の半導体装置が完成する。
【００８９】
次に、図２３を用いて、本実施の形態の半導体装置の製造方法の効果について説明する。図２３は、比較例の半導体装置である縦型ＭＯＳＦＥＴを示す断面図である。図２０に示す本実施の形態の半導体装置ではゲート絶縁膜ＧＦを堆積膜により構成しているのに対し、比較例の半導体装置では、ゲート絶縁膜ＧＦＳを熱酸化膜のみにより構成している。
【００９０】
本実施の形態の半導体装置の製造方法では、図１に示すステップＳ７〜Ｓ９と同様に、炭化珪素基板上に形成した酸化シリコン膜に対し、窒化アニール（第１熱処理）を行った後、不活性ガス雰囲気での熱処理（第２熱処理）を行うことで、前記実施の形態１と同様の効果を得ることができる。つまり、第１熱処理を行うことで界面準位密度を低減し、かつ、第２熱処理を行うことでＣＶヒステリシスの発生を防ぐことができる。
【００９１】
本実施の形態では、ゲート絶縁膜を構成する酸化シリコン膜ＩＦ５（図１７参照）を堆積法により堆積膜として形成したが、酸化シリコン膜ＩＦ５は熱酸化法により形成しても上記効果を得ることができる。また、図１２および図１３を用いて説明した前記実施の形態１の変形例と同様に、酸化シリコン膜ＩＦ５を、熱酸化膜および堆積膜の積層膜により形成してもよい。
【００９２】
ここで、炭化珪素基板の上面に溝を形成し、当該溝内にトレンチゲート電極を形成する縦型ＭＯＳＦＥＴでは、ゲート絶縁膜を熱酸化法により形成した場合に、ゲート絶縁膜が炭化珪素基板の表面の面方位に依存して成長して形成されるため、当該溝内におけるゲート絶縁膜のカバレッジが悪くなる問題がある。図２３には、比較例として、熱酸化膜からなるゲート絶縁膜ＧＦＳを有する縦型のＭＯＳＦＥＴＱ３を示している。
【００９３】
熱酸化法により形成されたゲート絶縁膜ＧＦＳの膜厚は、ゲート絶縁膜ＧＦＳを構成する熱酸化膜が接する炭化珪素基板ＣＳの面方位に依存する。図２３に示すように、（０００１）面である炭化珪素基板ＣＳの主面およびゲート溝ＧＴの底面に接して形成された部分のゲート絶縁膜ＧＦＳに比べて、（１１−２０）面であるゲート溝ＧＴ内の側壁である炭化珪素基板ＣＳの側壁に接して形成されたゲート絶縁膜ＧＦＳは、熱酸化法による熱酸化膜の成長が速い。このため、炭化珪素基板ＣＳの主面およびゲート溝ＧＴの底面に接して形成された部分のゲート絶縁膜ＧＦＳの膜厚に比べて、ゲート溝ＧＴ内の側壁である炭化珪素基板ＣＳの側壁に接して形成された部分のゲート絶縁膜ＧＦＳは厚くなる。
【００９４】
酸化膜が面方位に依存して形成される場合、図２３に示すように、ゲート溝ＧＴの側壁と底部との境界近傍では、ゲート絶縁膜ＧＦＳの膜厚が極端に薄くなる。このように不均一な膜厚のゲート絶縁膜ＧＦＳを有する縦型のＭＯＳＦＥＴでは、炭化珪素基板ＣＳとゲート電極ＧＥとの耐圧が低下し、半導体装置の信頼性が低下する問題が生じる。
【００９５】
ここで、ＡＬＤ法またはＣＶＤ法などの堆積法により形成された酸化シリコン膜は、半導体基板の面方位に対する依存性がないため、熱酸化法に比べて、より均一な膜厚でゲート溝の内部および外部の炭化珪素基板の表面を覆うことができる。しかし、堆積酸化膜は、熱酸化膜に比べて密度が低い場合があり、ゲート絶縁膜として使用する場合のリーク電流または絶縁破壊などの不良発生を防ぐ観点から、信頼性が低いことが考えられる。
【００９６】
これに対し、本実施の形態では、図２０に示すゲート絶縁膜ＧＦと炭化珪素基板ＣＳとの界面近傍の界面準位密度を低下させ、かつ、ＣＶヒステリシスの発生を防ぐことが可能であるため、堆積法により形成されたゲート絶縁膜の信頼性を高めることができる。これにより、基板の面方位に依存せず、均一な膜厚で形成することが可能な堆積酸化膜の信頼性を高めることができるため、半導体装置の信頼性を向上させることができる。
【００９７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９８】
ＣＬ    層間絶縁膜
ＣＰ    コンタクトプラグ
ＣＳ    炭化珪素基板
ＤＦ、ＤＮ    拡散層
ＥＰ    エピタキシャル層
ＧＥ    ゲート電極
ＧＦ、ＧＦＳ    ゲート絶縁膜
ＧＴ    ゲート溝
ＩＦ１〜ＩＦ５    酸化シリコン膜
ＬＥ    下部電極
ＰＤ    パッド
ＰＷ    ｐ型ウエル
Ｑ１〜Ｑ３    ＭＯＳＦＥＴ
ＳＢ    半導体基板
ＳＣ    シリサイド層
ＵＥ    上部電極
【図１】
2015142034.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2015142034.tif 000023
【図２２】
2015142034.tif 000024
【図２３】
2015142034.tif 000025
【手続補正書】
【提出日】平成27年3月26日(2015.3.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2015142034.tif 000026