(57)【要約】【課題】受信信号から元のデータパターンをより正確に復元する。【解決手段】実施形態によれば、送信電極に容量結合した受信電極を介して、前記送信電極から送信された信号に応じた受信信号を受信する受信回路は、加算器と、ヒステリシス回路と、シフトレジスタと、帰還信号生成器と、を備える。前記加算器は、前記受信信号に１又は複数の帰還信号を加算する。前記ヒステリシス回路は、入出力特性にヒステリシスを有し、前記加算器の出力信号に応じて出力データを出力する。前記シフトレジスタは、前記ヒステリシス回路の出力データを順次シフトさせる。前記帰還信号生成器は、前記シフトレジスタの各出力データに応じて、対応する前記帰還信号を生成する。【選択図】図２
2015211270.tif 000002
【特許請求の範囲】
【請求項１】
送信電極に容量結合した受信電極を介して、前記送信電極から送信された信号に応じた受信信号を受信する受信回路であって、
前記受信信号に１又は複数の帰還信号を加算する加算器と、
入出力特性にヒステリシスを有し、前記加算器の出力信号に応じて出力データを出力するヒステリシス回路と、
前記ヒステリシス回路の出力データを順次シフトさせるシフトレジスタと、
前記シフトレジスタの各出力データに応じて、対応する前記帰還信号を生成する帰還信号生成器と、
を備えることを特徴とする受信回路。
【請求項２】
送信電極に容量結合した受信電極を介して、前記送信電極から送信された信号に応じた受信信号を受信する受信回路であって、
前記受信信号に１又は複数の帰還信号を加算する加算器と、
入出力特性にヒステリシスを有し、前記加算器の出力信号に応じて出力データを出力するヒステリシス回路と、
前記ヒステリシス回路の出力データに第１係数を加算する第１の係数加算器と、
前記第１の係数加算器の出力データを保持する第１フリップフロップと、
前記ヒステリシス回路の前記出力データに負の第２係数を加算する第２の係数加算器と、
前記第２の係数加算器の出力データを保持する第２フリップフロップと、
前記第１フリップフロップの出力データ、又は、前記第２フリップフロップの出力データを選択し、選択された出力データを出力するセレクタと、
前記セレクタの出力データを順次シフトさせ、１回シフトさせた出力データで前記セレクタによる選択を制御するシフトレジスタと、
前記シフトレジスタの各出力データに応じて、対応する前記帰還信号を生成する帰還信号生成器と、
を備えることを特徴とする受信回路。
【請求項３】
前記受信電極と前記加算器との間に接続され、前記受信信号を可変の利得で増幅し、増幅された前記受信信号を前記加算器に出力する可変利得増幅器と、
増幅された前記受信信号の振幅が一定値に近づくように前記利得を制御する利得制御部と、
を備えることを特徴とする請求項１又は請求項２に記載の受信回路。
【請求項４】
前記ヒステリシス回路は、前記加算器の出力信号と、第１閾値電圧と、第２閾値電圧とを比較して、比較結果に応じた前記出力データを出力し、
前記受信信号の振幅に応じて、前記第１閾値電圧と前記第２閾値電圧との差であるヒステリシス電圧を制御するヒステリシス電圧制御部を備える、ことを特徴とする請求項１から請求項３の何れかに記載の受信回路。
【請求項５】
前記帰還信号生成器は、前記シフトレジスタの前記各出力データが変化した後、対応する前記帰還信号を所定時間だけ初期値から変化させてパルス化する、ことを特徴とする請求項１に記載の受信回路。
【請求項６】
前記ヒステリシス回路は、前記加算器の出力信号と、第１閾値電圧と、第２閾値電圧とを比較して、比較結果に応じた前記出力データを出力し、
時間の経過に応じて、前記第１閾値電圧と前記第２閾値電圧との差であるヒステリシス電圧を小さくするヒステリシス電圧制御部を備える、ことを特徴とする請求項１から請求項３の何れかに記載の受信回路。
【請求項７】
前記受信電極と前記加算器との間、前記加算器と前記ヒステリシス回路との間、又は、前記ヒステリシス回路と前記シフトレジスタとの間に接続され、前段の回路からの信号に含まれる、前記受信電極と前記加算器との間のローパスフィルタ特性に起因する前記受信信号のＩＳＩに応じた第１の高周波帯の周波数成分を増幅し、得られた信号を後段の回路に出力する、第１の連続時間リニアイコライザを備える、ことを特徴とする請求項１から請求項６の何れかに記載の受信回路。
【請求項８】
前記受信電極と前記加算器との間、前記加算器と前記ヒステリシス回路との間、又は、前記ヒステリシス回路と前記シフトレジスタとの間に接続され、前段の回路からの信号に含まれる、容量結合によるハイパスフィルタ特性に起因する前記受信信号のＩＳＩに応じた第２の高周波帯の周波数成分を減衰させ、得られた信号を後段の回路に出力する、第２の連続時間リニアイコライザを備える、ことを特徴とする請求項１から請求項７の何れかに記載の受信回路。
【請求項９】
送信電極から信号を送信する送信回路と、
前記送信電極に容量結合した受信電極を介して、送信された前記信号に応じた受信信号を受信する受信回路と、を備え、
前記受信回路は、
前記受信信号に１又は複数の帰還信号を加算する加算器と、
入出力特性にヒステリシスを有し、前記加算器の出力信号に応じて出力データを出力するヒステリシス回路と、
前記ヒステリシス回路の出力データを順次シフトさせるシフトレジスタと、
前記シフトレジスタの各出力データに応じて、対応する前記帰還信号を生成する帰還信号生成器と、
を有することを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、受信回路及び通信システムに関する。
【背景技術】
【０００２】
送信電極から信号を送信する送信回路と、送信電極に対して容量結合した受信電極を介して信号を受信する受信回路と、を備える通信システムが知られている。この受信回路は、受信した信号から、送信された元のデータパターンを復元する。その際、符号間干渉（以下、ＩＳＩ：Inter Symbol Interferenceとも称す）等の影響により、元のデータパターンを正確に復元することができない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−０３７１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、受信信号から元のデータパターンをより正確に復元できる受信回路及び通信システムを提供することである。
【課題を解決するための手段】
【０００５】
実施形態によれば、送信電極に容量結合した受信電極を介して、前記送信電極から送信された信号に応じた受信信号を受信する受信回路は、加算器と、ヒステリシス回路と、シフトレジスタと、帰還信号生成器と、を備える。前記加算器は、前記受信信号に１又は複数の帰還信号を加算する。前記ヒステリシス回路は、入出力特性にヒステリシスを有し、前記加算器の出力信号に応じて出力データを出力する。前記シフトレジスタは、前記ヒステリシス回路の出力データを順次シフトさせる。前記帰還信号生成器は、前記シフトレジスタの各出力データに応じて、対応する前記帰還信号を生成する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る通信システムの概略的な構成を示すブロック図である。
【図２】図１の受信回路の概略的な構成を示すブロック図である。
【図３】図１の受信回路の各部の波形図である。
【図４】第２の実施形態に係る受信回路の概略的な構成を示すブロック図である。
【図５Ａ】可変利得増幅器の出力信号のアイパターンを示す図である。
【図５Ｂ】加算器の出力信号のアイパターンを示す図である。
【図５Ｃ】第１の連続時間リニアイコライザの出力信号のアイパターンを示す図である。
【図５Ｄ】ヒステリシス回路の出力データのアイパターンを示す図である。
【図５Ｅ】第２の連続時間リニアイコライザの出力信号のアイパターンを示す図である。
【図６】第３の実施形態に係る受信回路の概略的な構成を示すブロック図である。
【図７】第４の実施形態に係る受信回路の概略的な構成を示すブロック図である。
【図８Ａ】受信信号の振幅が小さい場合の図７の受信回路における受信信号のアイパターンを示す図である。
【図８Ｂ】受信信号の振幅が大きい場合の図７の受信回路における受信信号のアイパターンを示す図である。
【図９】第５の実施形態に係る受信回路の概略的な構成を示すブロック図である。
【図１０】第６の実施形態に係る受信回路の概略的な構成を示すブロック図である。
【図１１】図１０の受信回路の各部の波形図である。
【図１２】第７の実施形態に係る受信回路の概略的な構成を示すブロック図である。
【図１３】図１２の受信回路の最適化処理を示すフローチャートである。
【図１４】図１２の受信回路の各部の波形図である。
【図１５Ａ】比較例の通信システムの概略的な構成を示すブロック図である。
【図１５Ｂ】図１５Ａの通信システムの送信信号及び受信信号を示す波形図である。
【図１５Ｃ】図１５Ａの通信システムの送信信号及び受信信号のアイパターンを示す図である。
【図１６】比較例の受信回路の概略的な構成を示すブロック図である。
【図１７】他の比較例の受信回路の概略的な構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
本発明の実施形態の説明に先立ち、本発明者が知得する比較例について説明する。
【０００８】
図１５Ａは、比較例の通信システム１Ｘの概略的な構成を示すブロック図である。図１５Ｂは、図１５Ａの通信システム１Ｘの送信信号Ｓｔｘ及び受信信号Ｓｒｘを示す波形図である。図１５Ｃは、図１５Ａの通信システム１Ｘの送信信号Ｓｔｘ及び受信信号Ｓｒｘのアイパターンを示す図である。
【０００９】
図１５Ａに示すように、送信回路１１Ｘは差動の送信信号Ｓｔｘを出力し、この送信信号Ｓｔｘはパッケージ１５Ｘと配線（チャンネル）１４Ｘとを介して一対の送信電極Ｔ１１Ｘから送信される。パッケージ１５Ｘは、送信回路１１Ｘと配線１４Ｘとの間の寄生素子成分（抵抗、インダクタ及び容量）を含む。配線１４Ｘは、インダクタを含む。
【００１０】
一対の受信電極Ｒ２１Ｘは、送信電極Ｔ１１Ｘに容量結合されている。ここでは、各結合容量Ｃａｃｃを１ｐＦとしている。これにより、送信電極Ｔ１１Ｘから受信電極Ｒ２１Ｘに結合容量Ｃａｃｃを介して信号が伝達される。
【００１１】
受信回路２２Ｘは、受信電極Ｒ２１Ｘから、配線２４Ｘとパッケージ２５Ｘとを介して差動の受信信号Ｓｒｘを受信する。受信回路２２Ｘの入力間には終端抵抗Ｒｔｅｒｍが接続されている。終端抵抗Ｒｔｅｒｍの両端にはそれぞれ寄生容量Ｃｉｎが存在する。
【００１２】
図１５Ｂに示すように、送信信号Ｓｔｘは、送信データに応じて負電圧と正電圧との間で変化する。送信信号Ｓｔｘは、例えば、負電圧の時にデータ“０”を表し、正電圧の時にデータ“１”を表す。
【００１３】
主に結合容量Ｃａｃｃに起因して、受信信号Ｓｒｘは、送信信号Ｓｔｘが負電圧から正電圧に変化するタイミングに合わせて０Ｖから正電圧に変化し、その後、徐々に０Ｖに戻る。また、受信信号Ｓｒｘは、送信信号Ｓｔｘが正電圧から負電圧に変化するタイミングに合わせて０Ｖから負電圧に変化し、その後、徐々に０Ｖに戻る。
【００１４】
従って、図１５Ｃに示すように、送信信号Ｓｔｘのアイパターンの開口と比して、受信信号Ｓｒｘのアイパターンの開口は小さくなっている。
【００１５】
このような容量結合を用いた通信では、受信回路２２Ｘは次の性能（１）から（５）を満足する必要がある。
【００１６】
（１）容量結合による高域通過特性のためにパルス化された受信信号Ｓｒｘから元の送信データを復元する。
（２）配線（チャンネル）１４Ｘ，２４Ｘによる高域減衰特性のために生じる符号間干渉を低減する。
（３）結合容量Ｃａｃｃと終端抵抗Ｒｔｅｒｍとで構成されるハイパスフィルタの影響で生じる符号間干渉を低減する。
（４）容量結合によるインピーダンス不連続のために生じる反射（図示せず）を低減する。
（５）送信信号Ｓｔｘの振幅の変動を吸収する。
【００１７】
図１６に示す比較例の受信回路は、入出力特性にヒステリシスを有するヒステリシス回路３０Ｘを用いて、パルス化された受信信号（Ｒｘ  Ｓｉｇｎａｌ）から元の送信データ（Ｔｘ  Ｄａｔａ）を復元する。この構成では、性能（１）は満足できるが、それ以外は満足できない。
【００１８】
また、図１７に示す他の比較例の受信回路は、ヒステリシス回路３０Ｘとバッファ回路３１Ｘとを備え、ヒステリシス回路３０Ｘの出力信号ＶＨＹＳＴとバッファ回路３１Ｘの出力信号ＶＳＬＯＰＥとを重み付け加算している。バッファ回路３１Ｘの出力信号ＶＳＬＯＰＥは、受信信号と等価であるため、送信信号の高域成分とほぼ等価である。従って、高域ブースト特性が得られ、上記性能（１）と（２）を満足できるが、それ以外は満足できない。
【００１９】
このように、比較例の受信回路では、上記性能（１）から（５）を満足することはできないため、元のデータパターンを正確に復元することができない。
【００２０】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００２１】
（第１の実施形態）
図１は、第１の実施形態に係る通信システム１の概略的な構成を示すブロック図である。図１に示すように、通信システム１は、第１の通信装置１０と、第２の通信装置２０と、を備える。第１の通信装置１０と第２の通信装置２０とは、非接触通信を行う。
【００２２】
第１の通信装置１０は、一対の送信電極Ｔ１１と、一対の受信電極Ｒ１１と、送信回路１１と、受信回路１２と、を有する。送信回路１１と受信回路１２は、半導体集積回路１３として構成されてもよい。
【００２３】
第２の通信装置２０は、一対の送信電極Ｔ２１と、一対の受信電極Ｒ２１と、送信回路２１と、受信回路２２と、を有する。送信回路２１と受信回路２２は、半導体集積回路２３として構成されてもよい。
【００２４】
通信を行う際には、送信電極Ｔ１１と受信電極Ｒ２１とが近接し、受信電極Ｒ１１と送信電極Ｔ２１とが近接するよう、第１の通信装置１０と第２の通信装置２０とは近接して配置される。送信電極Ｔ１１と受信電極Ｒ２１との距離、及び、受信電極Ｒ１１と送信電極Ｔ２１との距離は、例えば、数ｍｍである。このように配置されることにより、送信電極Ｔ１１と受信電極Ｒ２１とは容量結合され、受信電極Ｒ１１と送信電極Ｔ２１とは容量結合され、各結合容量Ｃａｃｃは、例えば数百ｆＦ〜数ｐＦになる。
【００２５】
送信回路１１は、パッケージ１５及び配線（チャンネル）１４を介して、送信電極Ｔ１１から送信データＴＸｄａｔａに応じた差動の信号を送信する。送信される差動の信号の振幅は、例えば、環境変化等に応じて数百ｍＶｐ−ｐ変動し得る。以下、差動の信号について説明するが、単相（シングルエンド）の信号であってもよい。
【００２６】
受信回路２２は、送信電極Ｔ１１に容量結合した受信電極Ｒ２１と、配線（チャンネル）２４と、パッケージ２５とを介して、送信された差動の信号に応じた差動の受信信号ＲＸｉｎを受信する。
【００２７】
送信回路２１と受信回路１２についても同様に動作する。そのため、以下では、受信回路２２について説明する。
【００２８】
図２は、図１の受信回路２２の概略的な構成を示すブロック図である。図２に示すように、受信回路２２は、加算器３０と、ヒステリシス回路３１と、シフトレジスタ３２と、帰還信号生成器３３と、信号処理回路３４と、を備える。加算器３０と、シフトレジスタ３２と、帰還信号生成器３３は、判定帰還型イコライザ（ＤＦＥ：Decision Feedback Equalizer）を構成している。
【００２９】
加算器３０は、差動の受信信号ＲＸｉｎに、ｎ（ｎは正の整数）個（１又は複数）の帰還信号Ｆ１〜Ｆｎを加算する。
【００３０】
ヒステリシス回路３１は、入出力特性にヒステリシスを有し、加算器３０の出力信号ＤＦＥｏに応じて出力データＤｈを出力する。ここでは、ヒステリシス回路３１は、出力信号ＤＦＥｏが第１閾値電圧Ｖｔｈ１以上の場合にハイレベル（“１”）の出力データＤｈを出力し、出力信号ＤＦＥｏが負の第２閾値電圧（−Ｖｔｈ２）以下の場合にローレベル（“０”）の出力データＤｈを出力する。つまり、ヒステリシス回路３１は、加算器３０の出力信号ＤＦＥｏと、第１閾値電圧Ｖｔｈ１と、第２閾値電圧（−Ｖｔｈ２）とを比較して、比較結果に応じた出力データＤｈを出力するヒステリシスコンパレータとして機能する。
【００３１】
シフトレジスタ３２は、クロックに同期してヒステリシス回路３１の出力データＤｈを順次シフトさせ、ｎ個の出力データＤ１〜Ｄｎを出力する。出力データＤｉ（ｉは１からｎの整数）は、ヒステリシス回路３１の出力データＤｈをｉ回シフトさせたデータと等しい。シフトレジスタ３２は、ｎ個のフリップフロップＦＦ１〜ＦＦｎを有し、フリップフロップＦＦｉは出力データＤｉを出力する。図２においては、フリップフロップＦＦ１，ＦＦｎを図示し、その他のフリップフロップは図示を省略している。
【００３２】
帰還信号生成器３３は、シフトレジスタ３２の各出力データＤ１〜Ｄｎに応じて、対応する帰還信号Ｆ１〜Ｆｎを生成する。具体的には、帰還信号生成器３３は、ｎ個の演算器ｃ１〜ｃｎを有する。各演算器ｃｉは、シフトレジスタ３２の出力データＤｉに応じて、タップ係数（イコライズ係数）ｈｉに基づく帰還信号Ｆｉを出力する。例えば、演算器ｃ１は、シフトレジスタ３２の出力データＤ１が“０”の場合に、タップ係数ｈ１に基づく帰還信号Ｆ１（＝ｈ１）を出力し、シフトレジスタ３２の出力データＤ１が“１”の場合に、タップ係数ｈ１に基づく帰還信号Ｆ１（＝−ｈ１）を出力する。つまり、各帰還信号Ｆｉの絶対値はタップ係数ｈｉと等しく、その正負は出力データＤｉに応じて決定される。図２においては、演算器ｃ１，ｃｎ−１，ｃｎを図示し、その他の演算器は図示を省略している。
【００３３】
帰還信号生成器３３は、一般的な判定帰還型イコライザで利用されているＬＭＳ（Least Mean Square）アルゴリズムによりタップ係数ｈ１〜ｈｎを決定してもよく、予め記憶された固定値のタップ係数ｈ１〜ｈｎを用いてもよく、外部から供給されたタップ係数ｈ１〜ｈｎを用いてもよい。
【００３４】
信号処理回路３４は、シフトレジスタ３２の出力データＤ１、即ちフリップフロップＦＦ１の出力データＤ１を用いて信号処理を行う。
【００３５】
図３は、図１の受信回路２２の各部の波形図である。図３では、ｎ＝１０であり、送信回路１１から送信された送信データＴＸｄａｔａは、時刻ｔ１まで“０”であり、その後“１”である一例を示している。
【００３６】
時刻ｔ１までは、受信信号ＲＸｉｎは約０Ｖであり、帰還信号Ｆ１〜Ｆ１０の和も約０Ｖであるため、出力信号ＤＦＥｏも約０Ｖである。
【００３７】
時刻ｔ１において送信データＴＸｄａｔａが“１”に変化すると、容量結合により、受信信号ＲＸｉｎは上昇する。これにより、出力信号ＤＦＥｏも上昇し、時刻ｔ２において第１の閾値電圧Ｖｔｈ１を超える。従って、時刻ｔ２において出力データＤｈは“０”から“１”に変化する。
【００３８】
シフトレジスタ３２は、出力データＤｈ（＝“１”）を順次シフトする。よって、次の時刻ｔ３において、出力データＤ１が“０”から“１”に変化するため、帰還信号Ｆ１は、値＋ｈ１から値−ｈ１に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値−ｈ１の２倍を加算した値となる。つまり、出力信号ＤＦＥｏは、受信信号ＲＸｉｎよりも減少する。
【００３９】
受信信号ＲＸｉｎは、この時刻ｔ３付近において、符号間干渉を有しており、正の電圧となっている。これに対して、出力信号ＤＦＥｏは、符号間干渉が減少して０Ｖに近づいている。
【００４０】
続く時刻ｔ４において、出力データＤ２が“０”から“１”に変化するため、帰還信号Ｆ２は、値−ｈ２から値＋ｈ２に変化する。この時、出力データＤ１は“１”から変化していない。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値−ｈ１の２倍及び値＋ｈ２の２倍を加算した値となる。よって、出力信号ＤＦＥｏは、符号間干渉が減少して０Ｖに近づいている。
【００４１】
続く時刻ｔ５以降も同様に動作する。そして、時刻ｔ６において、出力データＤ９が“０”から“１”に変化するため、帰還信号Ｆ９は、値−ｈ９から値＋ｈ９に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに、時刻ｔ６の直前に加算されていた値と、値＋ｈ９の２倍とを加算した値となる。
【００４２】
受信信号ＲＸｉｎは、この時刻ｔ６から時刻ｔ７において、反射の影響により負の電圧になっている。これに対して、出力信号ＤＦＥｏは、帰還信号Ｆ９により反射の影響が低減されて０Ｖに近づいている。
【００４３】
続く時刻ｔ７では、帰還信号Ｆ１０は、値＋ｈ１０から値−ｈ１０に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに、時刻ｔ７の直前に加算されていた値と、値−ｈ１０の２倍とを加算した値となる。この時、帰還信号Ｆ１〜Ｆ１０の和は、約０Ｖである。従って、時刻ｔ７以降、出力信号ＤＦＥｏは約０Ｖに戻る。
【００４４】
つまり、帰還信号Ｆ１〜Ｆ８は符号間干渉を低減し、帰還信号Ｆ９，Ｆ１０は反射の影響を低減する。
【００４５】
以上で説明したように、本実施形態によれば、入出力特性にヒステリシスを有するヒステリシス回路３１により加算器３０の出力信号ＤＦＥｏを出力データＤｈに変換している。そして、ヒステリシス回路３１からの過去の出力データＤ１〜Ｄｎに応じた帰還信号Ｆ１〜Ｆｎを現在の受信信号ＲＸｉｎに加算するようにしている。これにより、容量結合を用いて受信された受信信号ＲＸｉｎの波形等化を行うことができるため、符号間干渉と反射の影響を低減することができる。つまり、比較例で説明した性能（１）から（４）を満足することができる。
【００４６】
従って、受信信号ＲＸｉｎから元のデータパターンをより正確に復元できる。
【００４７】
（第２の実施形態）
第２の実施形態は、可変利得増幅器４０等を備える点において第１の実施形態と異なる。
【００４８】
図４は、第２の実施形態に係る受信回路２２Ａの概略的な構成を示すブロック図である。図４では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００４９】
図４に示すように、受信回路２２Ａは、第１の実施形態の構成に加え、可変利得増幅器（ＶＧＡ：Variable Gain Amplifier）４０と、利得制御部４１と、第１の連続時間リニアイコライザ（ＣＴＬＥ１：Continuous Time Linear Equalizer 1）４２と、第２の連続時間リニアイコライザ（ＣＴＬＥ２）４３と、バッファ４４と、を更に備える。
【００５０】
可変利得増幅器４０は、受信電極Ｒ２１と加算器３０との間に接続され、受信信号ＲＸｉｎを可変の利得で増幅し、増幅された受信信号ＲＸｉｎ（即ち信号ＶＧＡｏ）を加算器３０に出力する。
【００５１】
利得制御部４１は、増幅された受信信号ＲＸｉｎ（信号ＶＧＡｏ）の振幅が一定値に近づくように可変利得増幅器４０の利得を制御する。
【００５２】
第１の連続時間リニアイコライザ４２は、加算器３０とヒステリシス回路３１との間に接続され、前段の回路である加算器３０の出力信号ＤＦＥｏに含まれる第１の高周波帯の周波数成分を増幅し（ブーストし）、得られた信号ＣＴｏ１を後段の回路であるヒステリシス回路３１に出力する。第１の高周波帯の周波数成分は、配線（チャンネル）２４による受信電極Ｒ２１と加算器３０との間のローパスフィルタ特性に起因する受信信号ＲＸｉｎのＩＳＩ（プリカーソルＩＳＩ及びポストカーソルＩＳＩ）に応じた周波数成分である。
【００５３】
第２の連続時間リニアイコライザ４３は、ヒステリシス回路３１とシフトレジスタ３２との間に接続され、前段の回路であるヒステリシス回路３１の出力データＤｈに含まれる第２の高周波帯の周波数成分を減衰させ、得られた信号ＣＴｏ２を出力する。第２の高周波帯の周波数成分は、容量結合によるハイパスフィルタ特性に起因する受信信号ＲＸｉｎのＩＳＩ（プリカーソルＩＳＩ及びポストカーソルＩＳＩ）に応じた周波数成分である。第１高周波帯は、第２高周波帯と異なる。
【００５４】
バッファ４４は、第２の連続時間リニアイコライザ４３とシフトレジスタ３２との間に接続され、第２の連続時間リニアイコライザ４３の出力信号ＣＴｏ２を増幅して、得られた信号Ｂｏをシフトレジスタ３２に供給する。これにより、シフトレジスタ３２のフリップフロップＦＦ１は、誤動作しにくくなる。
【００５５】
図５Ａ〜図５Ｅは、図４の受信回路２２Ａの各部のアイパターンを示す図である。図５Ａは、可変利得増幅器４０の出力信号ＶＧＡｏのアイパターンを示し、図５Ｂは、加算器３０の出力信号ＤＦＥｏのアイパターンを示し、図５Ｃは、第１の連続時間リニアイコライザ４２の出力信号ＣＴｏ１のアイパターンを示している。図５Ｄは、ヒステリシス回路３１の出力データＤｈのアイパターンを示し、図５Ｅは、第２の連続時間リニアイコライザ４３の出力信号ＣＴｏ２のアイパターンを示している。
【００５６】
図５Ｂでは、図５Ａと比較して、判定帰還型イコライザの機能により符号間干渉と反射が低減され、アイパターンの開口が大きくなっている。
【００５７】
図５Ｃでは、図５Ｂと比較して、第１の連続時間リニアイコライザ４２による第１の高周波帯のブーストにより、配線（チャンネル）２４によるプリカーソルＩＳＩ及びポストカーソルＩＳＩが低減して、アイパターンの開口が大きくなっている。
【００５８】
図５Ｄでは、ヒステリシス回路３１により元のデータパターンが復元されている。
【００５９】
図５Ｅでは、図５Ｄと比較して、第２の連続時間リニアイコライザ４３による第２の高周波帯の減衰により、容量結合によるプリカーソルＩＳＩ及びポストカーソルＩＳＩが低減している。
【００６０】
以上で説明したように、本実施形態によれば、増幅された受信信号ＲＸｉｎ（信号ＶＧＡｏ）の振幅が一定値に近づくように可変利得増幅器４０の利得を制御するようにしているので、送信回路１１から送信される信号の振幅が変化して、受信信号ＲＸｉｎの振幅が変化しても、データを正確に復元できる。また、第１の実施形態と同様の効果も得られる。つまり、比較例で説明した性能（１）から（５）を満足することができる。
【００６１】
これに対して、第１の実施形態のように可変利得増幅器が設けられていない場合、受信信号ＲＸｉｎの振幅の変化に対応するためには、ヒステリシス回路３１の第１の閾値電圧Ｖｔｈ１及び第２の閾値電圧（−Ｖｔｈ２）にマージンを設ける必要がある。そのため、これら閾値電圧の設定が複雑になる。また、受信信号ＲＸｉｎの振幅に応じてタップ係数ｈ１〜ｈｎを変更する必要があり、処理が複雑になる。
【００６２】
また、本実施形態によれば、プリカーソルＩＳＩ及びポストカーソルＩＳＩに応じた第１の高周波帯の周波数成分を増幅するようにしているので、信号の立ち上がりと立ち下がりを高速化でき、配線（チャンネル）２４によるローパスフィルタ特性に起因するプリカーソルＩＳＩ及びポストカーソルＩＳＩを低減できる。これにより、ジッタを低減でき、アイパターンの開口を大きくできる。従って、データをより正確に復元できる。
【００６３】
さらに、プリカーソルＩＳＩ及びポストカーソルＩＳＩに応じた第２の高周波帯の周波数成分を減衰させるようにしているので、容量結合によるハイパスフィルタ特性に起因するプリカーソルＩＳＩ及びポストカーソルＩＳＩを低減できる。これにより、ジッタをより低減でき、アイパターンの開口をより大きくできる。従って、データを更に正確に復元できる。
【００６４】
これらのプリカーソルＩＳＩは、第１の実施形態では低減することができない。
【００６５】
なお、可変利得増幅器４０および利得制御部４１と、第１の連続時間リニアイコライザ４２と、第２の連続時間リニアイコライザ４３と、バッファ４４とは、求められる特性に応じて少なくとも何れかが設けられていればよい。また、第１の連続時間リニアイコライザ４２と、ヒステリシス回路３１と、第２の連続時間リニアイコライザ４３と、バッファ４４とは、加算器３０とシフトレジスタ３２との間において、どのような順序で接続されてもよい。
【００６６】
また、利得制御部４１は、加算器３０の出力信号ＤＦＥｏまたは第１の連続時間リニアイコライザ４２の出力信号ＣＴｏ１を参照して、増幅された受信信号ＲＸｉｎの振幅が一定値に近づくように利得を制御してもよい。
【００６７】
（第３の実施形態）
第３の実施形態は、第１の連続時間リニアイコライザ４２の接続位置が第２の実施形態と異なる。
【００６８】
図６は、第３の実施形態に係る受信回路２２Ｂの概略的な構成を示すブロック図である。図６では、図４と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。この受信回路２２Ｂでは、第１の連続時間リニアイコライザ４２は、可変利得増幅器４０と加算器３０との間に接続されている。
【００６９】
このような構成によっても、第２の実施形態と同様の効果を得ることができる。
【００７０】
（第４の実施形態）
第４の実施形態は、ヒステリシス回路３１Ｃのヒステリシス電圧を制御する点において第３の実施形態と異なる。
【００７１】
図７は、第４の実施形態に係る受信回路２２Ｃの概略的な構成を示すブロック図である。図７では、図６と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００７２】
受信回路２２Ｃは、図６の構成と比較して、可変利得増幅器４０および利得制御部４１を備えず、ヒステリシス電圧制御部４７を備える。ヒステリシス回路３１Ｃは、第１閾値電圧Ｖｔｈ１と第２閾値電圧（−Ｖｔｈ２）とが制御可能に構成されている。つまり、第１閾値電圧Ｖｔｈ１と第２閾値電圧（−Ｖｔｈ２）との差であるヒステリシス電圧Ｖｈｙｓｔが制御可能である。
【００７３】
ヒステリシス電圧制御部４７は、受信信号ＲＸｉｎの振幅に応じてヒステリシス回路３１Ｃのヒステリシス電圧Ｖｈｙｓｔを制御する。具体的には、ヒステリシス電圧制御部４７は、受信信号ＲＸｉｎの振幅が大きくなるに従いヒステリシス電圧Ｖｈｙｓｔを大きくする。即ち、第１閾値電圧Ｖｔｈ１及び第２閾値電圧（−Ｖｔｈ２）の絶対値を大きくする。また、ヒステリシス電圧制御部４７は、受信信号ＲＸｉｎの振幅が小さくなるに従いヒステリシス電圧Ｖｈｙｓｔを小さくする。即ち、第１閾値電圧Ｖｔｈ１及び第２閾値電圧（−Ｖｔｈ２）の絶対値を小さくする。ヒステリシス電圧Ｖｈｙｓｔの上限値及び下限値は、受信信号ＲＸｉｎの振幅の範囲を考慮して所望のデータ復元性能が得られるように設定すればよいが、下限値は０Ｖより大きい値にしておく。
【００７４】
図８Ａは、受信信号ＲＸｉｎの振幅が小さい場合の図７の受信回路２２Ｃにおける受信信号ＲＸｉｎのアイパターンを示す図である。図８Ｂは、受信信号ＲＸｉｎの振幅が大きい場合の図７の受信回路２２Ｃにおける受信信号ＲＸｉｎのアイパターンを示す図である。図８Ｂにおいては、図８Ａよりもヒステリシス電圧Ｖｈｙｓｔが大きくなっている。
【００７５】
これにより、本実施形態によれば、受信信号ＲＸｉｎの振幅が変化しても、データを正確に復元できる。
【００７６】
なお、本実施形態においても、第２又は第３の実施形態と同様に、受信電極Ｒ２１と加算器３０との間に接続された可変利得増幅器４０と、利得制御部４１とを備えてもよい。この場合、最初に可変利得増幅器４０の利得を調整し、可変利得増幅器４０だけでは利得の可変範囲が不足する場合にヒステリシス回路３１Ｃのヒステリシス電圧Ｖｈｙｓｔを調整してもよい。可変利得増幅器４０とヒステリシス回路３１Ｃの調整順序は逆でもよい。これにより、受信信号ＲＸｉｎの振幅の変化がより大きい場合にも、可変利得増幅器４０とヒステリシス回路３１Ｃとをより容易に設計できる。
【００７７】
（第５の実施形態）
第５の実施形態では、ループ・アンローリング（Loop Unrolling）技術を適用している。
【００７８】
図９は、第５の実施形態に係る受信回路２２Ｄの概略的な構成を示すブロック図である。図９では、図４と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００７９】
受信回路２２Ｄは、図４の構成に加え、第１の係数加算器５０と、第１フリップフロップ５１と、第２の係数加算器５２と、第２フリップフロップ５３と、セレクタ５４と、を備える。
【００８０】
第１の係数加算器５０は、バッファ４４の出力信号Ｂｏにタップ係数（第１係数）ｈ１を加算する。
【００８１】
第１フリップフロップ５１は、クロックに応じて第１の係数加算器５０の出力データを保持する。
【００８２】
第２の係数加算器５２は、バッファ４４の出力信号Ｂｏに負のタップ係数（第２係数）（−ｈ１）を加算する。
【００８３】
第２フリップフロップ５３は、クロックに応じて第２の係数加算器５２の出力データを保持する。
【００８４】
セレクタ５４は、第１フリップフロップ５１の出力データＤ１ｐ、又は、第２フリップフロップ５３の出力データＤ１ｍを選択し、選択された出力データを出力する。
【００８５】
シフトレジスタ３２Ｄは、セレクタ５４の出力データＤｓを順次シフトさせ、１回シフトさせた出力データＤ２でセレクタ５４による選択を制御する。シフトレジスタ３２Ｄは、ｎ−１個のフリップフロップＦＦ２〜ＦＦｎを有する。
【００８６】
帰還信号生成器３３Ｄは、シフトレジスタ３２Ｄの各出力データＤ２〜Ｄｎに応じて、対応する帰還信号Ｆ２〜Ｆｎを生成する。
【００８７】
信号処理回路３４は、セレクタ５４の出力データＤｓを用いて信号処理を行う。
【００８８】
本実施形態によれば、ループ・アンローリング技術を用いているので、直前のデータから現在のデータへの帰還経路を無くすことができる。つまり、第１の実施形態における帰還信号Ｆ１の帰還経路を無くすことができる。これにより、第１の実施形態において最も厳しい直前のデータから現在のデータへの帰還タイミングの制約を無くすことができる。従って、より高速な受信信号ＲＸｉｎに対応できる。
【００８９】
なお、２タップ目以降にもループ・アンローリング技術を適用してもよい。
【００９０】
（第３、第４及び第５の実施形態の変形例）
第３及び第５の実施形態において、可変利得増幅器４０および利得制御部４１と、第１の連続時間リニアイコライザ４２と、第２の連続時間リニアイコライザ４３と、バッファ４４とは、少なくとも何れかが設けられていればよい。
【００９１】
第４の実施形態において、第１の連続時間リニアイコライザ４２と、第２の連続時間リニアイコライザ４３と、バッファ４４とは、少なくとも何れかが設けられていればよい。
【００９２】
また、第３、第４及び第５の実施形態において、第２の連続時間リニアイコライザ４３と、バッファ４４との少なくとも何れかが、受信電極Ｒ２１と加算器３０との間に設けられてもよい。受信電極Ｒ２１と加算器３０との間に設けられた回路は、どのような順序で接続されてもよく、加算器３０とシフトレジスタ３２との間に設けられた回路も、どのような順序で接続されてもよい。
【００９３】
また、第４及び第５の実施形態において、第１の連続時間リニアイコライザ４２は、加算器３０とシフトレジスタ３２との間に設けられてもよい。
【００９４】
つまり、第１の連続時間リニアイコライザ４２は、受信電極Ｒ２１と加算器３０との間、加算器３０とヒステリシス回路３１との間、又は、ヒステリシス回路３１とシフトレジスタ３２との間に接続され、前段の回路からの信号に含まれる第１の高周波帯の周波数成分を増幅し、得られた信号を後段の回路に出力する。
【００９５】
また、第２の連続時間リニアイコライザ４３は、受信電極Ｒ２１と加算器３０との間、加算器３０とヒステリシス回路３１との間、又は、ヒステリシス回路３１とシフトレジスタ３２との間に接続され、前段の回路からの信号に含まれる第２の高周波帯の周波数成分を減衰させ、得られた信号を後段の回路に出力する。
【００９６】
なお、第４の実施形態において、第１の連続時間リニアイコライザ４２と、第２の連続時間リニアイコライザ４３と、バッファ４４とは、設けられていなくてもよい。
【００９７】
また、第５の実施形態において、可変利得増幅器４０と、利得制御部４１と、第１の連続時間リニアイコライザ４２と、第２の連続時間リニアイコライザ４３と、バッファ４４とは、設けられていなくてもよい。この場合、第１の係数加算器５０は、ヒステリシス回路３１の出力データＤｈにタップ係数ｈ１を加算し、第２の係数加算器５２は、ヒステリシス回路３１の出力データＤｈに負のタップ係数（−ｈ１）を加算する。
【００９８】
（第６の実施形態）
第６の実施形態は、帰還信号Ｆ１〜Ｆｎをパルス化する点において第１の実施形態と異なる。
【００９９】
図１０は、第６の実施形態に係る受信回路２２Ｅの概略的な構成を示すブロック図である。図１０では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１００】
受信回路２２Ｅは、図１の構成に加え、パルス変換回路Ｐ１〜Ｐｎを備える。パルス変換回路Ｐ１〜Ｐｎは、シフトレジスタ３２の出力データＤ１〜Ｄｎをパルス状のパルスデータＤｐ１〜Ｄｐｎに変換する。パルスデータＤｐｉは、出力データＤｉが変化した時に、初期値から所定時間だけ変化する。所定時間は、例えば１ＵＩであってもよいが、これに限らない。
【０１０１】
帰還信号生成器３３Ｅは、パルスデータＤｐ１〜Ｄｐｎに応じて帰還信号Ｆ１〜Ｆｎを生成する。つまり、帰還信号生成器３３Ｅは、シフトレジスタ３２の各出力データＤ１〜Ｄｎが変化した後、対応する帰還信号Ｆ１〜Ｆｎを所定時間だけ初期値から変化させてパルス化する。ここでは、初期値は０Ｖであるが、これに限らない。
【０１０２】
図１１は、図１０の受信回路２２Ｅの各部の波形図である。図１１では、ｎ＝９であり、送信データＴＸｄａｔａ及び受信信号ＲＸｉｎは、図３の波形図と同一である。
【０１０３】
時刻ｔ１１までは、受信信号ＲＸｉｎは約０Ｖであり、帰還信号Ｆ１〜Ｆ９は初期値（０Ｖ）であるため、出力信号ＤＦＥｏも約０Ｖである。
【０１０４】
時刻ｔ１１において送信データＴＸｄａｔａが“１”に変化すると、受信信号ＲＸｉｎは上昇する。これにより、出力信号ＤＦＥｏも上昇し、時刻ｔ１２において出力データＤｈは“０”から“１”に変化する。
【０１０５】
シフトレジスタ３２は、出力データＤｈ（＝“１”）を順次シフトする。よって、次の時刻ｔ１３において、出力データＤ１が“０”から“１”に変化するため、帰還信号Ｆ１は、初期値０から値−ｈ１に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値−ｈ１を加算した値となる。つまり、出力信号ＤＦＥｏは、受信信号ＲＸｉｎよりも減少する。
【０１０６】
続く時刻ｔ１４において、出力データＤ２が“０”から“１”に変化するため、帰還信号Ｆ２は、初期値０から値−ｈ２に変化する。この時、帰還信号Ｆ１は、値−ｈ１から初期値０に変化する。つまり、所定時間は時刻ｔ１３から時刻ｔ１４の間である。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値−ｈ２を加算した値となる。
【０１０７】
続く時刻ｔ１５において、出力データＤ３が“０”から“１”に変化するため、帰還信号Ｆ３は、初期値０から値−ｈ３に変化する。この時、帰還信号Ｆ２は、値−ｈ２から初期値０に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値−ｈ３を加算した値となる。
【０１０８】
続く時刻ｔ１６以降も同様に動作する。このようにして、時刻ｔ１３以降、出力信号ＤＦＥｏは、符号間干渉が減少して０Ｖに近づいている。
【０１０９】
そして、時刻ｔ１７において、出力データＤ９が“０”から“１”に変化するため、帰還信号Ｆ９は、初期値０から値＋ｈ９に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値＋ｈ９を加算した値となる。
【０１１０】
受信信号ＲＸｉｎは、この時刻ｔ１７から時刻ｔ１８において、反射の影響により負の電圧になっている。これに対して、出力信号ＤＦＥｏは、帰還信号Ｆ９により反射の影響が低減されて０Ｖに近づいている。
【０１１１】
続く時刻ｔ１８では、帰還信号Ｆ９は、値＋ｈ９から初期値０に変化する。これにより、出力信号ＤＦＥｏは受信信号ＲＸｉｎと等しくなる。従って、時刻ｔ１８以降、出力信号ＤＦＥｏは約０Ｖに戻る。
【０１１２】
ここで、第１の実施形態の図３に示した例では、反射による受信信号ＲＸｉｎの変化を打ち消すために帰還信号Ｆ９が変化した後、帰還信号Ｆ９の変化を打ち消して出力信号ＤＦＥｏを０Ｖにするため、帰還信号Ｆ１０が必要である。
【０１１３】
これに対して、本実施形態では帰還信号Ｆ１０が必要ない。即ち、本実施形態によれば、各帰還信号Ｆ１〜Ｆｎを所定時間だけ初期値から変化させるようにしているので、帰還信号Ｆ１〜Ｆｎの総和を初期値に戻すための帰還信号が不要になる。従って、シフトレジスタ３２の段数（タップ数）を第１の実施形態よりも減らすことができる。
【０１１４】
また、第１の実施形態と同様の効果も得られる。
【０１１５】
なお、第６の実施形態を、第２、第３または第４の実施形態に組み合わせてもよい。
【０１１６】
（第７の実施形態）
第７の実施形態は、時間の経過に応じてヒステリシス電圧を小さくする点において第１の実施形態と異なる。
【０１１７】
図１２は、第７の実施形態に係る受信回路２２Ｆの概略的な構成を示すブロック図である。図１２では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１１８】
受信回路２２Ｆは、図１の構成に加え、ヒステリシス電圧制御部５７を備える。ヒステリシス電圧制御部５７は、受信回路２２Ｆの動作開始からの時間の経過に応じてヒステリシス回路３１Ｆのヒステリシス電圧Ｖｈｙｓｔを小さくする。ヒステリシス回路３１Ｆは、ヒステリシス電圧が０Ｖになった場合、即ち、第１閾値電圧Ｖｔｈ１＝第２閾値電圧（−Ｖｔｈ２）＝０Ｖになった場合、ヒステリシスを有さないコンパレータとして機能する。
【０１１９】
図１３は、図１２の受信回路２２Ｆの最適化処理を示すフローチャートである。
【０１２０】
まず、ヒステリシス電圧制御部５７は、ヒステリシス電圧Ｖｈｙｓｔを初期値に設定する（ステップＳ１）。
【０１２１】
次に、帰還信号生成器３３Ｆは、タップ係数ｈ１〜ｈｎの最適化を開始する（ステップＳ２）。ここでは、前述のように、例えばＬＭＳアルゴリズムによりタップ係数ｈ１〜ｈｎを決定すればよい。次に、帰還信号生成器３３Ｆは、タップ係数ｈ１〜ｈｎの最適化を終了する（ステップＳ３）。
【０１２２】
次に、ヒステリシス電圧制御部５７は、ヒステリシス電圧Ｖｈｙｓｔを小さくする（ステップＳ４）。次に、ヒステリシス電圧Ｖｈｙｓｔが０Ｖである場合には（ステップＳ５；Ｙｅｓ）、タップ係数ｈ１〜ｈｎ及びヒステリシス電圧Ｖｈｙｓｔの最適化処理を終了する。一方、ヒステリシス電圧Ｖｈｙｓｔが０Ｖでない場合には（ステップＳ５；Ｎｏ）、ステップＳ２の処理に戻る。なお、ステップＳ５において、ヒステリシス電圧Ｖｈｙｓｔが所定の電圧値まで小さくなった場合に最適化処理を終了してもよい。
【０１２３】
図１４は、図１２の受信回路２２Ｆの各部の波形図である。この波形図は、図１３の最適化処理が終了し、ヒステリシス電圧Ｖｈｙｓｔが０Ｖになった後の波形を示している。図１４では、ｎ＝３であり、送信データＴＸｄａｔａは、図３の波形図と同一である。
【０１２４】
時刻ｔ２１までは、受信信号ＲＸｉｎは約０Ｖであるため、出力信号ＤＦＥｏは、帰還信号Ｆ１〜Ｆ３の総和（＝−ｈ１−ｈ２−ｈ３）である。即ち、出力信号ＤＦＥｏは、負電圧である。
【０１２５】
時刻ｔ２１において送信データＴＸｄａｔａが“１”に変化すると、受信信号ＲＸｉｎは上昇する。これにより、出力信号ＤＦＥｏも上昇し、時刻ｔ２２において０Ｖを超える。従って、時刻ｔ２２において出力データＤｈは“０”から“１”に変化する。
【０１２６】
シフトレジスタ３２は、出力データＤｈ（＝“１”）を順次シフトする。よって、次の時刻ｔ２３において、出力データＤ１が“０”から“１”に変化するため、帰還信号Ｆ１は、値−ｈ１から値＋ｈ１に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値ｈ１−ｈ２−ｈ３を加算した値となる。
【０１２７】
続く時刻ｔ２４において、出力データＤ２が“０”から“１”に変化するため、帰還信号Ｆ２は、値−ｈ２から値＋ｈ２に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値ｈ１＋ｈ２−ｈ３を加算した値となる。
【０１２８】
続く時刻ｔ２５において、出力データＤ３が“０”から“１”に変化するため、帰還信号Ｆ３は、値−ｈ３から値＋ｈ３に変化する。これにより、出力信号ＤＦＥｏは、受信信号ＲＸｉｎに値ｈ１＋ｈ２＋ｈ３を加算した値となる。時刻ｔ２５以降、受信信号ＲＸｉｎが約０Ｖになると、出力信号ＤＦＥｏは、値ｈ１＋ｈ２＋ｈ３となる。
【０１２９】
このような動作により、符号間干渉を低減できる。
【０１３０】
このように、ヒステリシス電圧Ｖｈｙｓｔが０Ｖになった後、定常状態においては、出力信号ＤＦＥｏが正の電圧（＝ｈ１＋ｈ２＋ｈ３）または負の電圧（＝−ｈ１−ｈ２−ｈ３）になるように、タップ係数ｈ１〜ｈ３は設定されている。これにより、ヒステリシス電圧Ｖｈｙｓｔが０Ｖであっても、誤判定が起こる可能性を低減できる。
【０１３１】
ここで、第１の実施形態のようなヒステリシスを有するヒステリシス回路３１は、ヒステリシスを有さないコンパレータと比べてジッタを増大させてしまう傾向があり、また設計も困難である。
【０１３２】
これに対して、本実施形態によれば、動作開始からの時間の経過に応じてヒステリシス回路３１Ｆのヒステリシス電圧Ｖｈｙｓｔを小さくするようにしているので、ある程度時間が経過した後は、ヒステリシス電圧Ｖｈｙｓｔは０になる。従って、ヒステリシス回路３１Ｆによるジッタの影響を低減することができる。
【０１３３】
また、第１の実施形態と同様の効果も得られる。
【０１３４】
なお、第１の実施形態と同様に、予め記憶された固定のタップ係数ｈ１〜ｈｎを用いてもよい。この場合、タップ係数ｈ１〜ｈｎは、ヒステリシス電圧Ｖｈｙｓｔが０Ｖの時に最適な特性が得られる係数を用いればよい。
【０１３５】
また、第７の実施形態を、第２、第３又は第５の実施形態に組み合わせてもよい。
【０１３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３７】
１  通信システム
１０  第１の通信装置
２０  第２の通信装置
Ｔ１１，Ｔ２１  送信電極
Ｒ１１，Ｒ２１  受信電極
１１，２１  送信回路
１２，２２，２２Ａ〜２２Ｆ  受信回路
３０  加算器
３１，３１Ｃ，３１Ｆ  ヒステリシス回路
３２，３２Ｄ  シフトレジスタ
３３，３３Ｄ〜３３Ｆ  帰還信号生成器
４０  可変利得増幅器
４１  利得制御部
４２  第１の連続時間リニアイコライザ
４３  第２の連続時間リニアイコライザ
４４  バッファ
４７，５７  ヒステリシス電圧制御部
５０  第１の係数加算器
５１  第１フリップフロップ
５２  第２の係数加算器
５３  第２フリップフロップ
５４  セレクタ
Ｐ１〜Ｐｎ  パルス変換回路
【図１】
2015211270.tif 000003
【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８Ａ】
2015211270.tif 000009
【図８Ｂ】
2015211270.tif 000010
【図９】
2015211270.tif 000011
【図１０】
2015211270.tif 000012
【図１１】
2015211270.tif 000013
【図１２】
2015211270.tif 000014
【図１３】
2015211270.tif 000015
【図１４】
2015211270.tif 000016
【図１５Ａ】
2015211270.tif 000017
【図１５Ｂ】
2015211270.tif 000018
【図１５Ｃ】
2015211270.tif 000019
【図１６】
2015211270.tif 000020
【図５Ａ】
2015211270.tif 000021
【図５Ｂ】
2015211270.tif 000022
【図５Ｃ】
2015211270.tif 000023
【図５Ｄ】
2015211270.tif 000024
【図５Ｅ】
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【図１７】
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