(57)【要約】      （修正有）【課題】方向性がなく、しかも、作業性に優れた積層チップ素子を提供する。【解決手段】単位素子領域ごとにそれぞれ配置される複数の電極パターン１１０と、単位素子領域を横切って連設される共通電極パターン１２０とを有する第１の積層部Ｂと、第１の積層部Ｂの上部に配設され、複数の第１の導電体パターン２１０を有する第２の積層部Ａと、第１の積層部Ｂの下部に配設され、複数の第２の導電体パターン３１０を有する第３の積層部Ｃと、を備える。第１の導電体パターン２１０及び第２の導電体パターン３１０は複数枚のシート２００、３００の上に形成され、あるシートの上に形成される第１の導電体パターン２１０及び第２の導電体パターン３１０は複数の単位素子領域に亘って形成され、第１の導電体パターン２１０及び第２の導電体パターン３１０は少なくとも一部のシートに貫設されるビア５００を介して上下に連結される。【選択図】図１
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【特許請求の範囲】
【請求項１】
単位素子領域ごとにそれぞれ配置される複数の電極パターンと、前記単位素子領域を横切って連設される共通電極パターンとを有する第１の積層部と、
前記第１の積層部の上部に配設され、複数の第１の導電体パターンを有する第２の積層部と、
前記第１の積層部の下部に配設され、複数の第２の導電体パターンを有する第３の積層部と、
を備え、
前記第１の導電体パターン及び前記第２の導電体パターンは複数枚のシートの上に形成され、あるシートの上に形成される前記第１の導電体パターン及び前記第２の導電体パターンは複数の前記単位素子領域に亘って形成され、前記第１の導電体パターン及び前記第２の導電体パターンは少なくとも一部のシートに貫設されるビアを介して上下に連結される積層チップ素子。
【請求項２】
前記第１の導電体パターン及び前記第２の導電体パターンは、あるシートの上に少なくとも２つの単位素子を横切って形成され、
前記ビアは、前記第１の導電体パターンの中心部に形成される第１の中心ビアと、前記第１の導電体パターンの端部に形成される第１の端部ビアと、前記第２の導電体パターンの中心部に形成される第２の中心ビア及び前記第２の導電体パターンの端部に形成される第２の端部ビアを有し、
前記第１の中心ビアの中心軸及び前記第２の中心ビアの中心軸が離隔され、
前記第１の端部ビア及び前記第２の端部ビアは水平方向に離隔して配置される請求項１に記載の積層チップ素子。
【請求項３】
前記第１の中心ビア及び前記第１の端部ビアは上下方向に交互に形成され、
前記第２の中心ビア及び前記第２の端部ビアは上下方向に交互に形成される請求項２に記載の積層チップ素子。
【請求項４】
前記複数の電極パターンの一部及び前記複数の第１の導電体パターンと連結される複数の第１の外部端子と、前記複数の電極パターンのうちの残りの一部及び前記複数の第２の導電体パターンと連結される複数の第２の外部端子と、前記共通電極パターンと連結される共通外部端子と、を備え、
前記第１の外部端子及び前記第２の外部端子は交互に配置される請求項１に記載の積層チップ素子。
【請求項５】
前記複数の電極パターンは、露出する一方の端部の幅が露出しない他方の端部の幅よりも狭い請求項１に記載の積層チップ素子。
【請求項６】
前記複数の電極パターンの端部のうちの少なくとも一つは、前記電極パターンを両分する中心線から偏心した位置に配置される請求項５に記載の積層チップ素子。
【請求項７】
前記共通電極パターンは、前記ビアと向かい合う個所の少なくとも一部に形成される非伝導性領域を有する請求項１から請求項６のうちのいずれか一項に記載の積層チップ素子。
【請求項８】
単位素子領域ごとにそれぞれ配置される複数の電極パターンと、前記単位素子領域を横切って連設される共通電極パターンとを有する第１の積層部と、
前記第１の積層部の上部及び下部のうちの少なくとも一方の側に配設され、複数の導電体パターンを有する導電体積層部と、
を備え、
前記導電体パターンは複数枚のシートの上に形成され、少なくとも一部のシートに貫設されるビアを介して上下に連結され、
前記共通電極パターンは、前記ビアと向かい合う個所の少なくとも一部に形成される非伝導性領域を有する積層チップ素子。
【請求項９】
前記導電体積層部は、
前記第１の積層部の上部に配設され、複数の第１の導電体パターンを有する第２の積層部と、
前記第１の積層部の下部に配設され、複数の第２の導電体パターンを有する第３の積層部と、
を備え、
前記第１の導電体パターン及び前記第２の導電体パターンのうちの少なくとも一つは複数枚のシートの上に形成され、前記第１の導電体パターン及び前記第２の導電体パターンのうちの少なくとも一つは少なくとも一部のシートに貫設されるビアを介して上下に連結される請求項８に記載の積層チップ素子。
【請求項１０】
前記共通電極パターンは、前記電極パターンの上側に形成される上部共通電極パターン及び前記電極パターンの下側に形成される下部共通電極パターンを有し、
前記上部共通電極パターンは、前記第１の導電体パターンを上下に連結する第１のビアと向かい合う個所に形成される非伝導性領域を有し、
前記下部共通電極パターンは、前記第２の導電体パターンを上下に連結する第２のビアと向かい合う個所に形成される非伝導性領域を有する請求項９に記載の積層チップ素子。
【請求項１１】
前記共通電極パターンは、前記電極パターンの上側に形成される上部共通電極パターン及び前記電極パターンの下側に形成される下部共通電極パターンを有し、
前記上部共通電極パターン及び前記下部共通電極パターンは、前記第１の導電体パターンを上下に連結する第１のビアと向かい合う個所及び前記第２の導電体パターンを上下に連結する第２のビアと向かい合う個所に形成される非伝導性領域を有する請求項９に記載の積層チップ素子。
【請求項１２】
前記第１のビアは、前記第１の導電体パターンの中心部に形成される第１の中心ビア及び前記第１の導電体パターンの端部に形成される第１の端部ビアを有し、
前記第２のビアは、前記第２の導電体パターンの中心部に形成される第２の中心ビア及び前記第２の導電体パターンの端部に形成される第２の端部ビアを有し、
前記第１の端部ビア及び前記第２の端部ビアは水平方向に離隔して異なる個所に配置される請求項１１に記載の積層チップ素子。
【請求項１３】
前記電極パターンは、前記ビアと向かい合う個所の少なくとも一部に形成される非伝導性領域を有する請求項１から請求項６又は請求項８から請求項１２のうちのいずれか一項に記載の積層チップ素子。
【請求項１４】
前記共通電極パターンはシートの上に形成され、前記非伝導性領域は、前記共通電極パターンの一部を除去して前記シートを露出させる領域を有する請求項８から請求項１２のうちのいずれか一項に記載の積層チップ素子。
【請求項１５】
前記非伝導性領域は、前記共通電極パターンの一部を被覆する絶縁層を有する請求項８から請求項１２のうちのいずれか一項に記載の積層チップ素子。
【請求項１６】
前記非伝導性領域は、前記ビアの大きさに等しく形成されるか、あるいは、前記ビアよりも大きく形成される請求項８から請求項１２のうちのいずれか一項に記載の積層チップ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる特性を有する単位素子が単一のチップに取り付けられる積層チップ素子に係り、さらに詳しくは、方向性がなく、しかも、信頼性が確保される積層チップ素子に関する。
【背景技術】
【０００２】
電子回路において代表的な受動素子としては、抵抗（Ｒ）、キャパシタ（Ｃ）、インダクタ（Ｌ）が挙げられ、これらの受動素子の機能及び役割は非常に多岐にわたる。例えば、抵抗は回路に流れる電流の流れを制御し、交流回路においてはインピーダンス整合（Ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ）をとる役割を果たす。キャパシタは、基本的に、直流を遮断して交流信号は通過させる役割を果たすが、時定数回路、時間遅延回路、ＲＣ及びＬＣフィルタ回路を構成したり、キャパシタそのものでノイズを除去したりする。インダクタの場合には高周波ノイズの除去、インピーダンス整合などの機能を行う。
【０００３】
また、バリスタ素子は印加電圧に応じて抵抗が変わるため、過電圧（サージ電圧）及び静電気から重要な電子部品及び回路を保護する保護用素子として広く使用されている。すなわち、普段は回路内に配置されるバリスタ素子には電流が流れないが、所定の電圧以上の過電圧や落雷などによりバリスタ素子の両端に過電圧がかかると、バリスタ素子の抵抗が急減してほとんどの電流がバリスタ素子に流れ、他の素子には電流が流れなくなって前記回路は過電圧から保護される。このようなバリスタ素子は、特に、最近には、電子機器の小型化に対応して高集積回路チップ素子などを静電気及び過電圧から保護するために小型化やアレイ化が進んでいる。
【０００４】
例えば、バリスタ素子と抵抗素子とを組み合わせて過電圧から重要な電子部品や回路を効率よく保護し、バリスタ素子とインダクタ素子とを組み合わせたりバリスタ素子とインダクタ素子とを組み合わせたりしてノイズ成分を除去して、電子部品や回路の安定した動作を保証することができる（例えば、特許文献１参照。）。
【０００５】
このように複数の単位素子を単一のチップに取り付ける場合、上下方向に複数枚のシートを積み重ねてチップを製造することになり、各シートの上には各素子を実現するための電極など導電体パターンを形成する。このとき、水平方向への単位素子の配置若しくは垂直方向への積み重ねに応じて積層チップ素子が方向性を有することになる。すなわち、積層チップが左右方向又は上下方向に特性の異なる方向性を有することになる。この場合、積層チップを電子回路に使用する際には方向性に対応して使用せねばならず、積層チップの製造に際して方向が区別されるように方向認識マークを付けなければならない。このため、製造工程が複雑になり、使用の際に注意が必要になる他、実装作業の際に時間が遅延するなどの問題がある。
【０００６】
また、積層チップ素子は、各シート上の導電体パターンにシートを貫通する貫通孔を形成し、貫通孔内に導電体を充填してこれを介して上下方向に導電体パターンを連結する。このとき、複数枚のシートを積み重ね且つ圧着してチップを製造するため、貫通孔が配置される領域、特に、貫通孔が重なり合うように配置される領域にストレス（応力）が累積されて貫通孔の導電体が変形され、これと隣り合う導電体パターンとの距離が最初に設計された距離よりも短くなる。これにより、積層チップ素子が設計された特性を正常に実現することができず、貫通孔内の導電体の変形が激しくなる場合には電気が部分的に集中して、短絡や漏れ電流が招かれたり経時性電流が発生したりするという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】大韓民国公開特許第１０−２０１１−００４９２００号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、方向性がなく、しかも、作業性に優れた積層チップ素子を提供することである。
【０００９】
本発明の他の目的は、漏れ電流や経時性電流が抑制又は防止され、しかも、信頼性が確保される積層チップ素子を提供することである。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の一実施形態による積層チップ素子は、単位素子領域ごとにそれぞれ配置される複数の電極パターンと、前記単位素子領域を横切って連設される共通電極パターンとを有する第１の積層部と、前記第１の積層部の上部に配設され、複数の第１の導電体パターンを有する第２の積層部と、前記第１の積層部の下部に配設され、複数の第２の導電体パターンを有する第３の積層部と、を備え、前記第１の導電体パターン及び前記第２の導電体パターンは複数枚のシートの上に形成され、あるシートの上に形成される前記第１の導電体パターン及び前記第２の導電体パターンは複数の前記単位素子領域に亘って形成され、前記第１の導電体パターン及び前記第２の導電体パターンは少なくとも一部のシートに貫設されるビアを介して上下に連結される積層チップ素子。
【００１１】
好ましくは、本発明の一実施形態による積層チップ素子において、前記第１の導電体パターン及び前記第２の導電体パターンは、あるシートの上において少なくとも２つの単位素子を横切って形成され、前記ビアは、前記第１の導電体パターンの中心部に形成される第１の中心ビアと、前記第１の導電体パターンの端部に形成される第１の端部ビアと、前記第２の導電体パターンの中心部に形成される第２の中心ビア及び前記第２の導電体パターンの端部に形成される第２の端部ビアを有し、前記第１の中心ビアの中心軸及び前記第２の中心ビアの中心軸が離隔され、前記第１の端部ビア及び前記第２の端部ビアは水平方向に離隔して配置される。
【００１２】
また、好ましくは、本発明の一実施形態による積層チップ素子において、前記第１の中心ビア及び前記第１の端部ビアは上下方向に交互に形成され、前記第２の中心ビア及び前記第２の端部ビアは上下方向に交互に形成される。
【００１３】
さらに、好ましくは、本発明の一実施形態による積層チップ素子は、前記複数の電極パターンの一部及び前記複数の第１の導電体パターンと連結される複数の第１の外部端子と、前記複数の電極パターンのうちの残りの一部及び前記複数の第２の導電体パターンと連結される複数の第２の外部端子と、前記共通電極パターンと連結される共通外部端子と、を備える。ここで、好ましくは、前記第１の外部端子及び前記第２の外部端子は互い違いに配置される。
【００１４】
さらに、好ましくは、本発明の一実施形態による積層チップ素子において、前記複数の電極パターンは、露出される一方の端部の幅が他方の端部よりも狭く、前記複数の電極パターンの端部のうちの少なくとも一つは、前記電極パターンを両分する中心線から偏心した位置に配置される。ここで、好ましくは、前記共通電極パターンは、前記ビアと向かい合う個所の少なくとも一部に形成される非伝導性領域を有する。
【００１５】
上記の目的を達成するために、本発明の他の実施形態による積層チップ素子は、単位素子領域ごとにそれぞれ配置される複数の電極パターンと、前記単位素子領域を横切って連設される共通電極パターンとを有する第１の積層部と、前記第１の積層部の上部及び下部のうちの少なくとも一方の側に配設され、複数の導電体パターンを有する導電体積層部と、を備え、前記導電体パターンは複数枚のシートの上に形成され、少なくとも一部のシートに貫設されるビアを介して上下に連結され、前記共通電極パターンは、前記ビアと向かい合う個所の少なくとも一部に形成される非伝導性領域を有する。
【００１６】
好ましくは、本発明の他の実施形態による積層チップ素子において、前記導電体積層部は、前記第１の積層部の上部に配設され、複数の第１の導電体パターンを有する第２の積層部と、前記第１の積層部の下部に配設され、複数の第２の導電体パターンを有する第３の積層部と、を備え、前記第１の導電体パターン及び前記第２の導電体パターンのうちの少なくとも一つは複数枚のシートの上に形成され、前記第１の導電体パターン及び前記第２の導電体パターンのうちの少なくとも一つは少なくとも一部のシートに貫設されるビアを介して上下に連結される。
【００１７】
また、好ましくは、本発明の他の実施形態による積層チップ素子において、前記共通電極パターンは、前記電極パターンの上側に形成される上部共通電極パターン及び前記電極パターンの下側に形成される下部共通電極パターンを有し、前記上部共通電極パターンは、前記第１の導電体パターンを上下に連結する第１のビアと向かい合う個所に形成される非伝導性領域を有し、前記下部共通電極パターンは、前記第２の導電体パターンを上下に連結する第２のビアと向かい合う個所に形成される非伝導性領域を有する。
【００１８】
さらに、好ましくは、本発明の他の実施形態による積層チップ素子において、前記共通電極パターンは、前記電極パターンの上側に形成される上部共通電極パターン及び前記電極パターンの下側に形成される下部共通電極パターンを有し、前記上部共通電極パターン及び前記下部共通電極パターンは、前記第１の導電体パターンを上下に連結する第１のビアと向かい合う個所及び前記第２の導電体パターンを上下に連結する第２のビアと向かい合う個所に形成される非伝導性領域を有する。
【００１９】
さらに、好ましくは、本発明の他の実施形態による積層チップ素子において、前記第１のビアは、前記第１の導電体パターンの中心部に形成される第１の中心ビア及び前記第１の導電体パターンの端部に形成される第１の端部ビアを有し、前記第２のビアは、前記第２の導電体パターンの中心部に形成される第２の中心ビア及び前記第２の導電体パターンの端部に形成される第２の端部ビアを有し、前記第１の端部ビア及び前記第２の端部ビアは水平方向に離隔して異なる個所に配置される。
【００２０】
さらに、好ましくは、本発明の他の実施形態による積層チップ素子において、前記電極パターンは、前記ビアと向かい合う個所の少なくとも一部に形成される非伝導性領域を有する。
【００２１】
さらに、好ましくは、本発明の他の実施形態による積層チップ素子において、前記共通電極パターンはシートの上に形成され、前記非伝導性領域は、前記共通電極パターンの一部を除去して前記シートを露出させる領域を有する。あるいは、好ましくは、前記非伝導性領域は、前記共通電極パターンの一部を被覆する絶縁層を有する。なお、好ましくは、前記非伝導性領域は、前記ビアの大きさに等しく形成されるか、あるいは、前記ビアよりも大きく形成される。
【発明の効果】
【００２２】
本発明の実施形態によれば、上下部の導電体パターンを連結するビアの配置を調節して積層チップ素子の製造に際してのビアの変形を低減することができる。また  積層チップ素子内においてビアが集中的に配置される領域に対応して内部電極パターンに形成される非伝導性領域を有する。このため、積層チップ素子は、短絡、漏れ電流及び経時性電流を抑制又は防止し、最初に設計されたままで素子の特性を実現することができる。このように、電気的な特性を維持して最初に設計されたままで素子の特性を実現するので、素子の信頼性が確保される。
【００２３】
また、本発明の実施形態による積層チップ素子は、左右及び上下に対称的に単位素子を配置するので、上下及び左右に対して方向性なしに使用することができる。すなわち、積層チップ素子は選別や認識なしに電子回路の実現作業に使用可能であり、これにより、実装に際して誤挿入などの問題を発生することなく作業性を向上させる。
【００２４】
さらに、積層チップ素子における各導電体パターン又は電極パターンの配置、面積、形状、積層数などを調節して所望の電気的な特性値を手軽に調節することができる。
【００２５】
さらにまた、本発明の実施形態による積層チップ素子は、方向認識マークを埋め込む工程を行うことなく、その他の工程の付加なしに単純な製造工程により製造可能であり、これにより、生産性が向上するとともに、生産コストが削減される。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態による積層チップ素子を概略的に示す分解斜視図及び外観図である。
【図２】図１における積層チップ素子の内部パターンを説明するための断面概念図である。
【図３】図１における積層チップ素子の単位素子の等価回路図である。
【図４】本発明の他の実施形態による積層チップ素子を概略的に示す分解斜視図及び外観図である。
【図５】図４における積層チップ素子の第１の積層部を詳細に示す分解斜視図である。
【図６】本発明の変形例による積層チップ素子の第１の積層部を詳細に示す分解斜視図である。
【図７】本発明の変形例による積層チップ素子の第１の積層部を詳細に示す分解斜視図である。
【図８】本発明の変形例による積層チップ素子における非導電領域を詳細に示す断面図である。
【発明を実施するための形態】
【００２７】
以下、添付図面に基づき、本発明の好適な実施形態についてより詳細に詳述する。しかしながら、本発明は以下に開示される実施形態に限定されるものではなく、異なる様々な形態に具体化可能であり、単に、これらの実施形態は、本発明の開示を完全たるものにし、本発明の属する技術の分野における通常の知識を有する者に発明の範囲を完全に知らせるために提供されるものである。なお、図中、同じ符号は同じ構成要素を示す。
【００２８】
図１は、本発明の一実施形態による積層チップ素子を概略的に示す分解斜視図及び外観図であり、図２は、図１における積層チップ素子の内部パターンを説明するための断面概念図である。すなわち、図２は、導電体パターンの延長方向に沿った内部の断面を示すために延長方向に沿って上下に切断した断面概念図である。なお、図３は、図１における積層チップ素子の単位素子の等価回路図である。
【００２９】
図１及び図２を参照すると、本発明の実施形態による積層チップ素子１０は、単位素子領域ごとにそれぞれ配置される複数の電極パターン１１０と、単位素子領域を横切って連設される共通電極パターン１２０とを有する第１の積層部Ｂと、第１の積層部Ｂの上部及び下部のうちの少なくとも一方に配設され、複数の導電体パターン２１０、３１０を有する導電体積層部Ａ、Ｃと、を備え、導電体パターン２１０、３１０は複数枚のシート２００、３００の上に形成され、少なくとも一部のシートに貫設されるビア５００を介して上下に連結される。また、導電体積層部Ａは、第１の積層部Ｂの上部に配設され、導電体積層部Ｃは、複数の第１の導電体パターン２１０を有する第２の積層部Ａ及び第１の積層部Ｂの下部に配設され、複数の第２の導電体パターン３１０を有する第３の積層部Ｃを備える。すなわち、導電体積層部Ａ、Ｃは第１の積層部Ｂの上部又は下部にのみ形成されてもよく、上部及び下部の両方に形成されてもよい。また、第１の積層部Ｂ、導電体積層部Ａ、Ｃは、所望の特性を発揮する素子を実現する積層物１１である。例えば、第１の積層部Ｂは、キャパシタが複数配置される積層物であり、導電体積層部Ａ、Ｃは、インダクタが複数配置される積層物である。各積層部において使用されるシートは、各パターンが形成されて積み重ねられる積層シートであって、セラミック材質又は他の材質のシートであり、例えば、半導性セラミック材質のシート、絶縁性セラミック材質のシート又はバリスタ材質のシートである。なお、全ての積層物において同じ材質のシートを使用してもよく、各積層部別に異なる材質のシートを使用してもよい。
【００３０】
第１の積層部Ｂは、単位素子領域（点線にて表示）ごとにそれぞれ配置される複数の電極パターン１１０が形成されるシート１０１及び単位素子領域を横切って連設される共通電極パターン１２０を有するシート１０２、１０３が積み重ねられる積層物であり、積み重ねられるシートの枚数は限定されない。例えば、図１に示すように、電極パターン１１０が形成されたシート１０１を中心として上部又は下部にのみ共通電極パターンが形成されたシートを積み重ねてもよく、上部及び下部の両方にそれぞれ共通電極パターン１２１、１２２が形成されたシート１０２、１０３を積み重ねてもよい。
【００３１】
複数の電極パターン１１０及び共通電極パターン１２１、１２２は、シートを間に挟んで向かい合う内部電極であり、これらは単位素子別にそれぞれキャパシタを形成する。あるシートに形成される複数の電極パターン１１０は、単位素子ごとに形成される相対向する一対の電極１１１、１１２を備え、これらの電極１１１、１１２は互いに離隔している。電極パターン１１０は所定の面積を有するように形成され、その形状は特に限定されない。すなわち、同図に示すように、電極パターン１１０は、矩形状であってもよく、その他の形状であってもよい。電極パターン１１０はシート１０１の内部においてシート１０１の一辺まで延設され、シート１０１の一辺で外部に露出される。例えば、シート１０１の短辺方向に延びてシート１０１の長辺で外部に露出される。このような電極パターン１１０の露出端部は後述する外部端子６００と連結される。このとき、複数の電極パターン１１０は露出する一方の端部の幅が露出しない他方の端部のそれよりも狭く形成され、これにより、各電極パターン１１０の端部間の間隔を広げて端部が露出されて外部端子６００と連結されるときに互いに連結されることを抑えることができる。複数の電極パターンの端部のうちの少なくとも一つは、後述する図５に示すように、電極パターン１１０を両分する中心線から偏心した位置に配置される。これにより、電極パターン１１０間の間隔を広げながらも均一に調節することができる。なお、電極パターン１１０の面積を調節してキャパシタンス値を調節することができる。
【００３２】
共通電極パターン１２０は、シートの上に画成される単位素子領域を横切って連設される。共通電極パターン１２０は単位素子別に連結される共通電極として機能し、外部の共通外部端子６１３、すなわち、接地端子に連結される。各単位素子別に電極パターン１１０にはそれぞれ別々の外部端子が連結されるが、共通電極パターンには共通接地が連結される。このような共通電極パターン１２０の形状及び面積は特に限定されることはなく、各単位素子領域に形成される電極パターン１１０と向かい合って重なり合う面積を有すれば十分である。例えば、同図に示すように、共通電極パターン１２０は、あるシートの形状とほとんど同じ矩形状を有し、シートの端部で露出される。すなわち、共通電極パターン１２０は、シートの長辺方向に沿って延設され、シートの両端辺で外部に露出される。共通電極パターン１２０は、上述した電極パターン１１０から上下方向に離隔して配設されてキャパシタを形成し、配設数及び位置を調節してキャパシタンス値を変えることができる。なお、共通電極パターン１２０は、ビア５００と向かい合う個所の少なくとも一部に形成される非伝導性領域を有する。これについては後述する。
【００３３】
導電体パターン、すなわち、第１の導電体パターン２１０及び第２の導電体パターン３１０は複数枚のシート２００、３００の上に形成され、あるシートの上に形成される第１の導電体パターン２１０及び第２の導電体パターン３１０は複数の単位素子領域に亘って形成され、第１の導電体パターン２１０及び第２の導電体パターン３１０は少なくとも一部のシートに形成されるビア５００を介して上下に連結される。導電体パターン２１０、３１０は導電体ラインが長く延びたものであり、水平方向にも延び、且つ、垂直方向にも延びる。このとき、長いライン状に形成される導電体パターン２１０、３１０は所定の抵抗値（例えば、５０Ω）を有するインダクタとして働く。導電体パターン２１０、３１０の長さを延ばすと、抵抗値が上がる。例えば、導電体パターン２１０、３１０が形成されたシート２００、３００の積層数を変えて抵抗値を数〜数十Ωの範囲に調節する。また、導電体パターン２１０、３１０は１枚のシートに単位素子領域別に形成されるわけではなく、単位素子領域に亘って形成される。例えば、図１に示すように、第１の導電体パターン２１０及び第２の導電体パターン３１０は、あるシートの上に少なくとも２つの単位素子領域を横切って形成される。すなわち、第１の積層部Ｂを基準として２つの単位素子領域に相当する面積に一つの導電体パターンが形成される。これにより、第１の積層部Ｂにおいて単位素子（一対のキャパシタ）があるシートに占める面積及び数と、導電体積層部Ａ、Ｃにおいて単位素子（一つのインダクタ）があるシートに占める面積及び数が異なる場合がある。例えば、第１の積層部Ｂにおいては４つの電極パターン（４対のキャパシタ）が水平方向に配置され、導電体積層部Ａ、Ｃにおいては導電体パターン（一つのインダクタ）が水平方向に２つ配置され、上下方向にも２つ配置される。これにより、同じ平面の電極パターンのうちの２つが上部側の２つの導電体パターン（すなわち、２つの第１の導電体パターン）２１０と連結され、電極パターンのうちの残りの２つが下部側の２つの導電体パターン（すなわち、２つの第２の導電体パターン）３１０と連結されて、それぞれ一対のキャパシタ及び一つのインダクタを有する単位素子を構成する。このとき、電極パターン１１０及び導電体パターン２１０、３１０は、外部端子６００を介して連結される。すなわち、複数の電極パターン１１０の一部（偶数番目の電極パターン）及び複数の第１の導電体パターン２１０は複数の第１の外部端子６１１と連結され、複数の電極パターンのうちの残りの一部（奇数番目の電極パターン）及び複数の第２の導電体パターン３１０は複数の第２の外部端子６１２と連結される。このとき、第１及び第２の外部端子６１１、６１２は積層チップ素子の長辺方向の外部の側面に形成され、側面に沿って互い違いに配置される。また、第１の導電体パターン２１０及び第２の導電体パターン３１０は、第１の積層部Ｂを間に挟んで上下に配置されるとき、向かい合って対称的に配置され、一つの第１の導電体パターン２１０及び一つの第２の導電体パターン３１０がそれぞれ占める面積が同一又は類似である。このとき、第１の導電体パターン２１０の露出端部及び第２の導電体��ターン３１０の露出端部は水平方向における異なる位置に配置され、水平方向に交互に露出される。
【００３４】
導電体パターン、すなわち、第１の導電体パターン２１０及び第２の導電体パターン３１０は、螺旋状、蛇行状、千鳥状などに形成され、水平方向に複数（例えば、２つ）形成され、上下方向には複数枚のシートに形成されるビア５００を介して連結される。導電体パターンが形成される少なくとも一部のシートには上下方向に貫通するビア孔５１１ａ、５１２ａ、５２１ａ、５２２ａが形成され、ビア孔の内部に導電性材料が充填されてビア５００を形成し、これにより、ビア５００は上下部シートの上に形成される導電体パターンを電気的又は物理的に連結する。
【００３５】
ビア５００は導電体パターン２１０、３１０の形状に倣って最小の数に形成され、水平方向及び垂直方向（上下方向）に離隔して形成されるか、あるいは、水平方向及び垂直方向（上下方向）に互い違いに形成される。例えば、ビア５００は、第１の導電体パターン２１０を上下に連結する第１のビア５１０及び第２の導電体パターン３１０を上下に連結する第２のビア５２０を有する。また、第１のビア５１０は、第１の導電体パターン２１０の中心部に形成される第１の中心ビア５１１及び第１の導電体パターン２１０の端部に形成される第１の端部ビア５１２を有し、第２のビア５２０は、第２の導電体パターン３１０の中心部に形成される第２の中心ビア５２１及び第２の導電体パターン３１０の端部に形成される第２の端部ビア５２２を有する。ここで、第１の中心ビア５１１の上下方向の中心軸及び第２の中心ビア５２１の上下方向の中心軸が水平方向に離隔して配置され、第１の端部ビア及び第２の端部ビアは水平方向に離隔して配置される。すなわち、第１の端部ビア及び第２の端部ビアは水平方向における異なる位置に形成される。さらに、第１の中心ビア５１１及び第１の端部ビア５１２は上下方向に交互に形成され、第２の中心ビア５２１及び第２の端部ビア５２２も上下方向に交互に形成される。このため、各ビア５００は、あるシートの各導電体パターンに対して一つのみ形成されるか、あるいは、形成されない。すなわち、第１及び第２の導電体パターン２１０、３１０が形成された第２及び第３の積層部Ａ、Ｃにおいて導電体パターンが形成されるシート２００、３００のうちの最下層のシート２０６、３０６にはビアが形成されず、残りのシート２０１〜２０５、３０１〜３０５には導電体パターン当たりに一つのビアが形成される。また、ビアは上下方向の隣接シートにおける同じ位置に重なり合って形成されず、第１の積層部Ｂを中心として上部に位置する第２の積層部Ａに形成される第１のビア５１０及び下部に位置する第３の積層部Ｃに形成される第２のビア５２０は水平方向における同じ位置に形成されない。このように分散されたビアの分布により上下方向にビアが重なり合うことが低減されて、シートを積み重ねた後に圧着してもビアの変形が低減される。なお、ビアの変形が低減されるので、各種の電気的な特性が保持される。
【００３６】
螺旋状の導電体パターン、この中心部及び端部に交互に形成されるビアを有する場合、図１及び図２に示すように、例えば、第１の導電体パターン２１０は、水平方向に、１枚のシートに２つ形成される。垂直方向に、各第１の導電体パターン２１０は、第１のシート２０１に形成される第１−１の導電体パターン２１１と、第２のシート２０２に形成される第１−２の導電体パターン２１２と、第３のシート２０３に形成される第１−３の導電体パターン２１３と、第４のシート２０４に形成される第１−４の導電体パターン２１４と、第５のシート２０５に形成される第１−５の導電体パターン２１５及び第６のシート２０６に形成される第１−６の導電体パターン２１６を有する。また、これらのパターンのうちの一部、詳しくは、第１−１の導電体パターン２１１及び第１−６の導電体パターン２１６は端部が外部に露出され、外部端子６００と連結される。さらに、第１、第３及び第５のシート２０１、２０３、２０５には第１の導電体パターンの中心部に第１の中心ビア５１１が形成され、第２及び第４のシート２０１、２０４は第１の導電体パターンの端部に第１の端部ビア５１２が形成される。これにより、第１−１乃至第１−６の導電体パターン２１１〜２１６は第１の中心ビア５１１及び第１の端部５１２を介して連結されて一つのライン構造を構成する。第２の導電体パターン３１０及び第２のビア５２０も同じ構造に形成されるためこれについての説明を省略する。
【００３７】
また、積層チップ素子１０は、第１の積層部Ｂと、第２の積層部Ａ及び第３の積層部Ｃが積み重ねられた積層物１１の外面に配設される外部端子６００を有する。共通電極パターン１２１、１２２は積層チップの短辺方向の側面において共通外部端子６１３と連結され、電極パターン１１０のうち偶数番目のパターン及び第１の導電体パターン２１０の露出端部は積層チップの長辺方向の側面において第１の外部端子６１１と連結され、電極パターン１１０のうち奇数番目のパターン及び第２の導電体パターン３１０の露出端部は積層チップの長辺方向の側面において第２の外部端子６１２と連結される。
【００３８】
このような積層チップ素子において、第１の外部端子６１１及び第２の外部端子６１２にはインダクタＬとして働く導電体パターン２１０、３１０が接続され、第１及び第２の外部端子６１１、６１２のうちの一方の面の端子と連結される一方の電極１１１及び共通外部端子６１３と連結される共通電極パターン１２０により等価キャパシタＣ１が形成され、第１及び第２の外部端子６１１、６１２のうちの他方の面の端子と連結される他方の電極１１２及び共通外部端子６１３と連結される共通電極パターン１２０により等価キャパシタＣ２が形成される。このため、図３に示すように、積層チップ素子において、各単位素子は、インダクタＬの両側にキャパシタＣ１、Ｃ２がそれぞれ連結されたパイ状（Π状）のＬＣ（インダクタ−キャパシタ）フィルタにより製作される。もちろん、電極パターン１１０及び共通電極パターン１２０が形成されるシートをバリスタ材質のシートにすると、パイ状のＬＶ（インダクタ−バリスタ）フィルタにより製作してもよい。なお、第１及び第２の外部端子６１１、６１２を入力端又は出力端とし、共通外部端子６１３を接地として、静電気を防ぐ等価パイ状の静電気放電（ＥＳＤ）フィルタを製作してもよい。
【００３９】
また、積層チップ素子はパイ状の構造を有し、左右方向に対称的であり、キャパシタ層として働く第１の積層部Ｂを中心として上部及び下部にそれぞれインダクタ層として働く第２の積層部Ａ及び第３の積層部Ｃを配置して上下方向にも対称的な構造を有する。これにより、積層チップ素子は方向性がないため方向認識マークが不要であり、電子回路の実現に当たって設置作業を容易に行うことができる。
【００４０】
以下、前記積層チップ素子の製造方法について簡略に説明する。
【００４１】
先ず、各パターンが形成され、各パターン同士を上下に離隔させるシート用成形シートを設ける。すなわち、成形シートが積み重ねられた後に焼成されて素子内のシートとなる。上述したシートは長方形に形成されることが好ましいが、本発明はこれに何ら限定されるものではなく、最終的に製作される積層チップ素子の使用先及び用途に応じて、正方形や五角形をはじめとする多角形状、円形状、長円形状などに形成されてもよい。次いで、所望の素子用成形シートを製造する。すなわち、バリスタを製造するためにはバリスタ用成形シートを製造し、キャパシタを製造するためにはキャパシタ用成形シートを製造し、インダクタを製造するためにはインダクタ用成形シートを製造する。この実施形態においては、普段はキャパシタとして働き、過電圧の発生時には抵抗が急変するバリスタ用成形シートを使用している。このために、工業的に入手可能なバリスタ素子の原料粉末を使用するか、あるいは、ＺｎＯ粉末にＢｉ2Ｏ3、ＣｏＯ、ＭｎＯなどの添加剤を入れて所望の組成を得た後に、水又はアルコールなどを溶媒として２４時間ボールミルして原料粉末を用意する。成形シートを用意するために、前記用意されたバリスタ用粉末に添加剤としてのポリビニルブチラール（ＰＶＢ）系バインダを原料粉末に比べて約６重量％測量し、トルエン／アルコール系溶媒に溶解して投入した後に、小型ボールミルで約２４時間ミリング及び混合してスラリーを製造し、このようなスラリーをドクターブレードなどの方法により成形して所望の厚さの成形シートを製造する。このとき、キャパシタ用組成の原料粉末、サーミスタ素子用組成の原料粉末も上記の方法と同じ方法により成形して所望の厚さの成形積層シートを製造することができる。あるいは、通常の絶縁体用成形シートを使用してもよく、半導性成形シートを使用してもよい。これらに加えて、ダミーシートの上にフェライトパターンを印刷してこれをインダクタ用成形シートとして使用してもよい。あるいは、別途のフェライトシートなどのインダクタ用シートを別途に製造してもよい。また、各積層部別に同種の材料の成形シートを使用してもよく、異種の材料の成形シートを使用してもよい。この実施形態においては、全体の積層部において同種の材質のバリスタ用成形シートを使用している。このとき、一部の成形シートには打ち抜き装置を用いて上下方向に貫通する貫通孔を設ける。
【００４２】
このようにして製造された各成形シートの上に特殊に設計されたパターンのスクリーンを用いてスクリーン印刷などの方法により銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀-パラジウム（Ａｇ−Ｐｄ）、ニッケル−クロム（Ｎｉ−Ｃｒ）、酸化ルテニウム（ＲｕＯ2）などの材料を含有する導電性ペーストを印刷して、電極パターン１１０と、共通電極パターン１２０及び導電体パターン２１０、３１０を形成する。すなわち、シルクスクリーン及び導電性ペーストを用いて、第１の積層部となる成形シート１０１、１０２、１０３には電極パターン１１０及び共通電極パターン１２０を印刷し、第２及び第３の積層部となる成形シート２０１〜２０６及び３０１〜３０６には導電体パターン２１０、３１０を印刷する。このとき、貫通孔内にも導電性ペーストを埋め込んで貫通孔を充填する。
【００４３】
各パターンが印刷された成形シートを、図１に示すように、第１乃至第３の積層部Ｂ、Ａ、Ｃの構造になるように積み重ねる。また、これらを保護するためのダミー成形シート４１１を最上部に積み重ねる。このようにして積み重ねることにより、電極パターン１１０及び共通電極パターン１２０の一部が重なり合い、第１及び第２の導電体パターン２１０、３１０が貫通孔の内部に充填された導電体、すなわち、ビアにより互いに連結される。
【００４４】
積み重ねられた積層物を圧着した後に適切な大きさに切断する。例えば、単位素子を個別に切断する場合には単位素子が単一のチップとして切断され、複数の素子を周期的に切断する場合には複数の素子が単一のチップとして切断される。すなわち、図１に示すように、４つの単位素子が配置されるように切断すると、４つの単位素子が並設されたアレイ状の単一のチップとして切断することができる。実際に一つの素子に形成されるパターンを１枚のシートに複数繰り返し現れるように形成してこれらのシートを積み重ねた後、前記所望の素子の大きさに切断すると、例えば、図１に示すように切断すると、量産に適したものとなる。
【００４５】
切断された積層物内の各種のバインダなど有機物成分を完全に除去するために約３００℃で加熱してベークアウトした後に昇温させて適当な焼成温度（例えば、約１１００℃）で積層物を焼成する。
【００４６】
焼成された積層物の外部に積層物の内部の各電極パターンと、共通電極パターン及び導電体パターンと連結される外部端子６００を配設して積層チップ素子を完成する。形成すべき電極端子の数（焼成された積層物の側面に印刷される外部端子の数、例えば、４つ又は１つ）及び位置に応じて円周面に溝が刻設されたゴムディスクに銀ペーストを塗布した後に素体にディスクを密着回転させて（ディッピング作用）電極を印刷して外部端子を製造した後、適切な温度で焼成する。上記においては、４つの単位素子からなる一つのチップを例示しているが、本発明はこれに何ら限定されない。なお、上記においては、第１の積層部の上部及び下部の第２の積層部及び第３の積層部の導電体パターンがシートを貫通して形成されるビアにより上下に連結されることを例示しているが、導電体パターンはその他の様々な方式により連結可能である。
【００４７】
以下、第１の積層部Ｂ及び積層構造を変えた本発明の他の実施形態について説明する。図４は、本発明の他の実施形態による積層チップ素子を概略的に示す分解斜視図及び外観図であり、図５は、図４における積層チップ素子の第１の積層部を詳細に示す分解斜視図である。この実施形態における各積層部の基本構造をはじめとするほとんどの構造が同じであるため、同じ部分についての説明は省略する。
【００４８】
本発明の他の実施形態による積層チップ素子は、単位素子領域ごとにそれぞれ配置される複数の電極パターンと、前記単位素子領域を横切って連設される共通電極パターンとを有する第１の積層部Ｂ及び第１の積層部Ｂの上部及び下部のうちの少なくとも一方に配設され、複数の導電体パターンを有する導電体積層部と、を備え、導電体パターンは複数枚のシートの上に形成され、少なくとも一部のシートに貫設されるビアを介して上下に連結され、共通電極パターンは、ビアと向かい合う個所の少なくとも一部に形成される非伝導性領域を有する。ここで、導電体積層部Ａは、第１の積層部Ｂの上部に配設され、導電体積層部Ｃは、複数の第１の導電体パターン２１０を有する第２の積層部Ａ及び第１の積層部Ｂの下部に配設され、複数の第２の導電体パターン３１０を有する第３の積層部Ｃを備え、第１の導電体パターン２１０及び第２の導電体パターン３１０のうちの少なくとも一方は複数枚のシートの上に形成され、第１の導電体パターン２１０及び前記第２の導電体パターン３１０のうちの少なくとも一方は少なくとも一部のシートに形成されるビアを介して上下に連結される。
【００４９】
共通電極パターン１２０は、共通電極パターン１１０の上側に形成される上部共通電極パターン１２１及び電極パターン１１０の下側に形成される下部共通電極パターン１２２を備え、共通電極パターン１２０はシート１０２、１０３の周縁部から離隔してほとんど全面積に亘って形成され、両端部がシートの終端まで形成されて外部に露出される。また、共通電極パターン１２０は、上部又は下部から離隔して配設されるビア５００が向かい合う個所に形成される非伝導性領域７００を有する。例えば、図５に示すように、上部共通電極パターン１２１及び下部共通電極パターン１２２は、第１の導電体パターン２１０を上下に連結する第１のビア５１０と向かい合う個所及び第２の導電体パターン３１０を上下に連結する第２のビア５２０と向かい合う個所に形成される非伝導性領域７００を有する。すなわち、第１の端部ビア５１２が向かい合う個所に第１の非伝導性領域７１２が形成され、第２の端部ビア５２２が向かい合う個所に第２の非伝導性領域７１３が形成され、第１の中心端部５１１及び第２の中心端部５２１が向かい合う個所には中心非伝導性領域７１１が形成される。ここで、非伝導性領域７００は非導通の絶縁領域であり、共通電極パターン１２１、１２２の一部を除去して下部シート１０２、１０３を露出させる領域を有する。すなわち、ビア５００及び共通電極パターンが重なり合う領域から共通電極パターンを除去する。このようにビア５００に対応して共通電極パターン１２０に非伝導性領域７００が形成されると、積層チップ素子の製造に際して積層物が圧着されてビア５００が押し潰されたり変形されたりしても、それと隣り合う共通電極パターン１２０に形成される非伝導性領域７００は絶縁領域であるため、漏れ電流や経時性電流が発生したり、ビアと共通電極パターンとの間が短絡したりすることが抑制又は防止される。
【００５０】
また、非伝導性領域７００は、ビア５００の大きさに等しく形成されるか、あるいは、ビア５００よりも大きく形成される。例えば、ビア５００の直径は３０〜１５０μｍであり、このとき、非伝導性領域７００の直径は３０〜３００μｍ、さらには５０〜２５０μｍである。さらに、ビア５００と非伝導性領域７００の大きさ比は１〜１０倍であり、ビア５００と非伝導性領域７００の直径比は１．５〜９倍である。非伝導性領域の大きさがビアのそれよりも小さければ、前記絶縁の役割を十分に果たすことができず、非伝導性領域の大きさがビアのそれよりも大きければ、絶縁の役割は十分に果たすことができるものの、共通電極パターンの面積が狭くなってキャパシタンス値が下がる。
【００５１】
一方、この実施形態による積層チップ素子は、第１の積層部Ｂと第２の積層部Ａとの間及び第１の積層部Ｂと第３の積層部Ｃとの間にそれぞれダミーシート４１２、４１３が配設される。このようにダミーシートが配設されると、各積層部間の間隔を広げてこれらの間の干渉を抑制又は防止することができる。もちろん、ダミーシートを追加する代わりに、ダミーシートを除去し、各積層部間の境界に位置するシートの厚さを増大させてもよい。すなわち、第１の積層部Ｂの最下層シート１２２及び第２の積層部の最下層シート２０６の厚さを他のシートに比べて厚く、例えば、２倍以上にしてもよい。なお、積層チップ素子は、全体の積層物の最下部に配設されるダミーシート４１４を備える。
【００５２】
以下、非導電性領域の構造を変えた本発明の変形例による積層チップ素子について説明する。図６及び図７は、本発明の変形例による積層チップ素子の第１の積層部を詳細に示す分解斜視図であり、図８は、本発明の変形例による積層チップ素子における非導電領域を詳細に示す断面図である。これらの変形例による積層チップ素子は、基本構造をはじめとするほとんどの構造が同じであるため、ここでは同じ部分についての説明は省略する。
【００５３】
図６を参照すると、上部共通電極パターン１２１は、第１の導電体パターンを上下に連結する第１のビア５１０（５１１、５１２）と向かい合う個所に形成される非伝導性領域７１１ａ、７１２を有し、下部共通電極パターン１２２は、第２の導電体パターンを上下に連結する第２のビア５２０（５２１、５２２）と向かい合う個所に形成される非伝導性領域７１１ｂ、７１３を有する。すなわち、各共通電極パターンと隣り合うビアに対応する個所にのみ非伝導性領域を形成する。これにより、ビアの変形に対する絶縁の役割を十分に果たしながらも、共通電極パターンの面積を維持することができ、しかも、キャパシタンス値の低下を抑えることができる。
【００５４】
図７を参照すると、共通電極パターンだけではなく、電極パターンにも非伝導性領域を形成する。電極パターン１１０は、ビア５００と向かい合う個所の少なくとも一部に形成される非伝導性領域７２０を有する。すなわち、電極パターン１１０の一部を除去して下部の絶縁シート１０１を露出させる。これにより、ビアの変形に対する絶縁の役割を一層充実に果たすことができる。但し、電極パターン１１０の面積の減少はキャパシタンス値に大きく影響するため、非伝導性領域７２０は狭い面積を有するように形成することが好ましい。
【００５５】
図８を参照すると、上記においては、非伝導性領域を共通電極パターン又は電極パターンの一部を除去する方式を用いて形成しているが、本発明はこれに限定されるものではなく、他の方式を用いて形成してもよい。例えば、非伝導性領域は、共通電極パターン又は電極パターンの一部を被覆する絶縁層を備える。すなわち、非伝導性領域を形成しようとする共通電極パターン領域の上部に絶縁材料を被覆した絶縁層７３０を配設する。このとき、絶縁材料としては、シートと同種の材料を使用してもよく、シートと異種の材料を使用してもよい。
【００５６】
上述した例示に加えて、非伝導性領域を種々に変形することができ、上記に例示された実施形態及び変形例は互いに異なる方式により組み合わせられて変更可能である。
【００５７】
このように、本発明の詳細な説明の欄においては具体的な実施形態について説明したが、本発明の範囲から逸脱しない範囲内において種々に変形可能であるということはいうまでもない。よって、本発明の範囲は説明された実施形態に限定されて定められてはならず、後述する特許請求の範囲だけではなく、この特許請求の範囲と均等なものにより定められるべきである。
【符号の説明】
【００５８】
１１０：電極パターン
１２０：共通電極パターン
２１０：第１の導電体パターン
３１０：第２の導電体パターン
５００：ビア
７００：非伝導性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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