(57)【要約】【課題】消費電力が低減される、ゲート信号線駆動回路、及び、それを用いた表示装置の提供の提供。【解決手段】ゲート信号をそれぞれ出力する複数の基本回路を備える、ゲート信号線駆動回路であって、各基本回路は、｛信号ハイ期間にハイ電圧となる第１基本クロック信号が入力端子に入力するとともに、信号ハイ期間に応じてオンされて、第１基本クロック信号の電圧を出力する、ハイ電圧印加スイッチング素子｝と、｛信号ハイ期間から信号ロー期間に代わるタイミングでオンされて、ロー電圧を出力する、ロー電圧印加スイッチング素子｝と、｛第１基本クロック信号の次にハイ電圧となる第２基本クロック信号が入力端子に入力するとともに、信号ハイ期間に応じてオンされて、第２基本クロック信号の電圧をロー電圧印加スイッチング素子の制御端子に出力する、第１ロー電圧印加オン制御素子｝と、を備える。【選択図】図４
2015068978.tif 000002
【特許請求の範囲】
【請求項１】
周期的にくり返す信号ハイ期間にハイ電圧となり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧となる、ゲート信号をそれぞれ、対応するゲート信号線に出力する、複数の基本回路を備える、ゲート信号線駆動回路であって、
各前記基本回路は、
ｍクロック（ｍ≧３の整数）を１周期として繰り返すとともに前記信号ハイ期間となるクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第１基本クロック信号が入力端子に入力するとともに、前記信号ハイ期間に応じて制御端子にハイ電圧が印加されて、前記第１基本クロック信号の電圧を前記対応するゲート信号線に出力する、ハイ電圧印加スイッチング素子と、
前記信号ハイ期間から前記信号ロー期間に代わるタイミングで制御端子にハイ電圧が印加されて、ロー電圧を前記対応するゲート信号線に出力する、ロー電圧印加スイッチング素子と、
前記ｍクロックを１周期として繰り返すとともに前記第１基本クロック信号がハイ電圧となるクロックの次のクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第２基本クロック信号が入力端子に入力するとともに、前記信号ハイ期間に応じて制御端子にハイ電圧が印加され、少なくとも前記第２基本クロック信号がロー電圧からハイ電圧に変化するタイミングで前記第２基本クロック信号の電圧を前記ロー電圧印加スイッチング素子の制御端子に出力する、第１ロー電圧印加オン制御素子と、
を備える、
ことを特徴とする、ゲート信号線駆動回路。
【請求項２】
請求項１に記載のゲート信号線駆動回路であって、
前記複数の基本回路は、第１の基本回路と、第２の基本回路を含み、
前記第２の基本回路の前記信号ハイ期間は、前記第１の基本回路の前記信号ハイ期間の始まりから後１クロック以内に始まり、
前記第１の基本回路の前記ロー電圧印加オン制御素子の制御端子に、前記第２の基本回路の前記ハイ電圧印加スイッチング素子の制御端子が、接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項３】
請求項１又は２に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記第１ロー電圧印加オン制御素子が前記第２基本クロック信号のハイ電圧を前記ロー電圧印加スイッチング素子の制御端子に出力した後にオンされて、ロー電圧を前記ロー電圧印加スイッチング素子の制御端子に出力する、第１ロー電圧印加オフ制御素子を、さらに備える、ことを特徴とする、ゲート信号線駆動回路。
【請求項４】
請求項３に記載のゲート信号線駆動回路であって、
第１ロー電圧印加オフ制御素子の制御端子に、前記ｍクロックを１周期として繰り返すとともに前記第２基本クロック信号がハイ電圧となるクロックの次のクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第３基本クロック信号が制御端子に入力され、前記第３基本クロック信号がハイ電圧となるとき、前記第１ロー電圧印加オフ制御素子はオン状態となる、
ことを特徴とするゲート信号線駆動回路。
【請求項５】
請求項１乃至４のいずれかに記載のゲート信号線駆動回路であって、
前記ｍクロックのｍは４以上の整数であり、
各前記基本回路は、
前記ｍクロックを１周期として繰り返すとともに前記第１基本クロック信号がハイ電圧となるクロックの前のクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第４基本クロック信号が入力端子に入力するとともに、前記信号ハイ期間に応じて制御端子にハイ電圧が印加され、少なくとも前記第４基本クロック信号がロー電圧からハイ電圧に変化するタイミングで前記第４基本クロック信号の電圧を前記ロー電圧印加スイッチング素子の制御端子に出力する、第２ロー電圧印加オン制御素子を、さらに備え、
複数の前記基本回路の出力するゲート信号が正順に前記信号ハイ期間となる順方向走査が駆動されることに加えて、
前記第１ロー電圧印加オン制御素子の入力端子に、前記第２基本クロック信号の代わりに前記第４基本クロック信号を入力し、前記第２ロー電圧印加オン制御素子の入力端子に、前記第４基本クロック信号の代わりに前記第２基本クロック信号を入力することにより、複数の前記基本回路の出力するゲート信号が前記正順とは逆順に前記信号ハイ期間となる逆方向走査が駆動される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項６】
請求項１乃至５のいずかに記載のゲート信号線駆動回路、を備える、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、ゲート信号線駆動回路における消費電力の低減に関する。
【背景技術】
【０００２】
従来、例えば液晶表示装置において、ゲート信号線を走査するゲート信号線駆動回路に備えられたシフトレジスタ回路が、表示画面の画素領域に配置される薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）と同一基板上に形成される方式、すなわち、シフトレジスタ内蔵方式が採用される場合がある。
【０００３】
ゲート信号線駆動回路に備えられたシフトレジスタ回路は、周期的にくり返す信号ハイ期間にハイ電圧となり、それ以外の期間である信号ロー期間にロー電圧となるゲート信号Ｇｎを対応するゲート信号線に出力している。
【０００４】
図１６は、従来技術に係るシフトレジスタ回路の基本回路の回路図である。トランジスタＴ５は、信号ハイ期間に応じてゲート信号線にハイ電圧を印加するハイ電圧印加スイッチング素子である。トランジスタＴ５の入力端子に、基本クロック信号Ｖｎが入力される。基本クロック信号Ｖｎは、例えば４クロックを１周期として繰り返すクロック信号であり、図５に示す本発明に係る基本クロック信号Ｖｎと同様に、ゲート信号Ｇｎの信号ハイ期間（期間Ｐ３）となるクロックにハイ電圧となる。
【０００５】
トランジスタＴ５のゲートに印加される電圧をノードＮ１と、トランジスタＴ６のゲートに印加される電圧をノードＮ２とする。ノードＮ１及びノードＮ２は、図５に示す本発明に係るノードＮ１及びノードＮ２と同様に、期間Ｐ２〜期間Ｐ４に、それぞれハイ電圧及びロー電圧となる。かかる期間、トランジスタＴ５はオン状態となって、基本クロック信号Ｖｎの電圧をゲート信号線に接続される出力端子ＯＵＴに出力する。かかる期間、トランジスタＴ６はオフ状態で維持される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−８５６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１６に示すトランジスタＴ５の入力端子に、基本クロック信号Ｖｎが入力される。信号ロー期間に応じて、トランジスタＴ５はオフ状態で維持される。しかし、基本クロック信号Ｖｎの電圧が変化する毎に、トランジスタＴ５が有する寄生容量により、トランジスタＴ５に充放電電流が流れるので、消費電力増大の要因となる。
【０００８】
トランジスタＴ５の素子サイズを小さくすることにより、寄生容量を小さくすることが出来るので、トランジスタＴ５に発生する充放電電流を抑制することが出来る。信号ハイ期間の前後において（図５に示す期間Ｐ２〜期間Ｐ４）、トランジスタＴ６はオフ状態となっており、ゲート信号線の電圧変化によって生じる負荷は、オン状態となっているトランジスタＴ５にかかることとなる。
【０００９】
図１７は、従来技術に係るゲート信号の信号波形を示す図である。図１７には、図１６に示す従来技術に係るシフトレジスタ回路の基本回路が出力するゲート信号Ｇｎの信号波形が示されている。トランジスタＴ５のチャネル幅を３５００μｍから１５００μｍまで、５００μｍ間隔で小さくした場合の信号波形が示されている。ここで、ゲート信号Ｇｎがロー電圧からハイ電圧に変化する信号波形を立ち上がり波形と、ハイ電圧からロー電圧に変化する信号波形を立ち下がり波形とする。トランジスタＴ５の素子サイズを小さくことに伴い、ゲート信号Ｇｎの立ち上がり波形及び立ち下がり波形は、図の矢印の方向に変化しており、なまりが増大している。ゲート信号Ｇｎの立ち上がり波形になまりがあっても、画素回路で画素書込みをするタイミングで画素回路のスイッチングトランジスタが十分にオンされるように、ゲート信号Ｇｎが十分に飽和した状態まで上昇していればよい。しかし、図１７に破線で示す通り、ゲート信号Ｇｎの立ち下がり波形になまりが増大すると、画素回路で画素書き込みを行った後にも、ゲート信号Ｇｎがロー電圧に十分に下がっておらず、画素回路のスイッチングトランジスタが十分にオフされずに、画素回路に保持される画素電圧が再書き込みにより変動してしまい、例えば輝度低下など、表示画面の品質が低下してしまう。
【００１０】
特許文献１に、ハイ電圧印加スイッチング素子であるトランジスタＴ５に入力するクロックＶｉがＨｉｇｈからＬｏｗに変化するタイミングで、出力Ｇｉ（ゲート信号）にＬｏｗを印加するトランジスタＴＧを備える、信号出力回路２４１が開示されている（特許文献１の図４参照）。トランジスタＴＧのゲートに後段の出力Ｇｉ＋４が入力される。クロックＶｉがＨｉｇｈからＬｏｗに変化する時刻ｔ４（特許文献１の図５参照）に、出力Ｇｉ＋４はＬｏｗからＨｉｇｈに変化して、トランジスタＴＧを導通させ、出力ＧｉはＬｏｗであるＶＧＰＬに接続する。トランジスタＴＧは、出力ＧｉをＨｉｇｈからＬｏｗへ変化させる役割を担っている。
【００１１】
しかし、図１７に示す通りゲート信号の立ち上がり波形と同様に、出力Ｇｉの立ち上がり波形にはなまりがあるので、実際には、立ち上がり時には出力Ｇｉは十分にＨｉｇｈに変化していない。よって、トランジスタＴＧの導通も十分ではなく、立ち上がり時においては、トランジスタＴＧは出力ＧｉをＨｉｇｈからＬｏｗへ十分に変化させることに寄与をすることが十分に出来ない。それゆえ、立ち上がり時におけるゲート信号線の電圧変化によって生じる負荷の多くは、やはりトランジスタＴ５にかかっている。すなわち、トランジスタＴＧを追加するだけでは、トランジスタＴ５の素子サイズを小さくすることは依然困難である。
【００１２】
本発明は、このような課題を鑑みてなされたものであり、消費電力が低減される、ゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。
【課題を解決するための手段】
【００１３】
（１）本発明に係るゲート信号線駆動回路は、周期的にくり返す信号ハイ期間にハイ電圧となり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧となる、ゲート信号をそれぞれ、対応するゲート信号線に出力する、複数の基本回路を備える、ゲート信号線駆動回路であって、各前記基本回路は、｛ｍクロック（ｍ≧３の整数）を１周期として繰り返すとともに前記信号ハイ期間となるクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第１基本クロック信号が入力端子に入力するとともに、前記信号ハイ期間に応じて制御端子にハイ電圧が印加されて、前記第１基本クロック信号の電圧を前記対応するゲート信号線に出力する、ハイ電圧印加スイッチング素子｝と、｛前記信号ハイ期間から前記信号ロー期間に代わるタイミングで制御端子にハイ電圧が印加されて、ロー電圧を前記対応するゲート信号線に出力する、ロー電圧印加スイッチング素子｝と、｛前記ｍクロックを１周期として繰り返すとともに前記第１基本クロック信号がハイ電圧となるクロックの次のクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第２基本クロック信号が入力端子に入力するとともに、前記信号ハイ期間に応じて制御端子にハイ電圧が印加され、少なくとも前記第２基本クロック信号がロー電圧からハイ電圧に変化するタイミングで前記第２基本クロック信号の電圧を前記ロー電圧印加スイッチング素子の制御端子に出力する、第１ロー電圧印加オン制御素子｝と、を備える。
【００１４】
（２）上記（１）に記載のゲート信号線駆動回路であって、前記複数の基本回路は、第１の基本回路と、第２の基本回路を含み、前記第２の基本回路の前記信号ハイ期間は、前記第１の基本回路の前記信号ハイ期間の始まりから後１クロック以内に始まり、前記第１の基本回路の前記ロー電圧印加オン制御素子の制御端子に、前記第２の基本回路の前記ハイ電圧印加スイッチング素子の制御端子が、接続されてもよい。
【００１５】
（３）上記（１）又は（２）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記第１ロー電圧印加オン制御素子が前記第２基本クロック信号のハイ電圧を前記ロー電圧印加スイッチング素子の制御端子に出力した後にオンされて、ロー電圧を前記ロー電圧印加スイッチング素子の制御端子に出力する、第１ロー電圧印加オフ制御素子を、さらに備えてもよい。
【００１６】
（４）上記（３）に記載のゲート信号線駆動回路であって、第１ロー電圧印加オフ制御素子の制御端子に、前記ｍクロックを１周期として繰り返すとともに前記第２基本クロック信号がハイ電圧となるクロックの次のクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第３基本クロック信号が制御端子に入力され、前記第３基本クロック信号がハイ電圧となるとき、前記第１ロー電圧印加オフ制御素子はオン状態となってもよい。
【００１７】
（５）上記（１）乃至（４）のいずれかに記載のゲート信号線駆動回路であって、前記ｍクロックのｍは４以上の整数であり、各前記基本回路は、｛前記ｍクロックを１周期として繰り返すとともに前記第１基本クロック信号がハイ電圧となるクロックの前のクロックにハイ電圧となりそれ以外のクロックでロー電圧となる第４基本クロック信号が入力端子に入力するとともに、前記信号ハイ期間に応じて制御端子にハイ電圧が印加され、少なくとも前記第４基本クロック信号がロー電圧からハイ電圧に変化するタイミングで前記第４基本クロック信号の電圧を前記ロー電圧印加スイッチング素子の制御端子に出力する、第２ロー電圧印加オン制御素子｝を、さらに備え、複数の前記基本回路の出力するゲート信号が正順に前記信号ハイ期間となる順方向走査が駆動されることに加えて、｛前記第１ロー電圧印加オン制御素子の入力端子に、前記第２基本クロック信号の代わりに前記第４基本クロック信号を入力し、前記第２ロー電圧印加オン制御素子の入力端子に、前記第４基本クロック信号の代わりに前記第２基本クロック信号を入力すること｝により、複数の前記基本回路の出力するゲート信号が前記正順とは逆順に前記信号ハイ期間となる逆方向走査が駆動されてもよい。
【００１８】
（６）本発明に係る表示装置は、上記（１）乃至（５）のいずかに記載のゲート信号線駆動回路、を備える、表示装置であってもよい。
【発明の効果】
【００１９】
本発明により、消費電力が低減される、ゲート信号線駆動回路、及び、それを用いた表示装置の提供が提供される。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の第１の実施形態に係るＴＦＴ基板の等価回路の概念図である。
【図３】本発明の第１の実施形態に係るシフトレジスタ回路のブロック図である。
【図４】本発明の第１の実施形態に係るｎ番目の基本回路の回路図である。
【図５】本発明の第１の実施形態に係るゲート信号線駆動回路の駆動動作を表すタイミングチャートである。
【図６】本発明の第１の実施形態に係るゲート信号の信号波形を示す図である。
【図７】本発明の第２の実施形態に係るゲート信号線駆動回路の構成を示す模式図である。
【図８】本発明の第２の実施形態に係る基本回路の回路図である。
【図９】本発明の第２の実施形態に係るゲート信号線駆動回路の駆動動作を表すタイミングチャートである。
【図１０】本発明の第３の実施形態に係るｎ番目の基本回路の回路図である。
【図１１】本発明の第３の実施形態に係るゲート信号線駆動回路の駆動動作を表すタイミングチャートである。
【図１２】本発明の第４の実施形態に係るｎ番目の基本回路の回路図である。
【図１３】本発明の第４の実施形態に係るゲート信号線駆動回路の順方向走査における駆動動作を表すタイミングチャートである。
【図１４】本発明の第４の実施形態に係るゲート信号線駆動回路の逆方向走査における駆動動作を表すタイミングチャートである。
【図１５】本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。
【図１６】従来技術に係るシフトレジスタ回路の基本回路の回路図である。
【図１７】従来技術に係るゲート信号の信号波形を示す図である。
【発明を実施するための形態】
【００２１】
以下に、図面に基づき、本発明の実施形態を具体的かつ詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下に示す図は、あくまで、実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
【００２２】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置である。図１は、当該実施形態に係る液晶表示装置の全体斜視図である。図１に示す通り、当該実施形態に係る液晶表示装置は、後述するゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及びＴＦＴ１０９などが配置されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側とは反対側に接して位置するバックライト１０３と、を含んで構成されている。
【００２３】
図２は、当該実施形態に係るＴＦＴ基板１０２の等価回路の概念図である。図２において、ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００２４】
ゲート信号線駆動回路１０４は、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２と、を備えており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。
【００２５】
シフトレジスタ回路１１２は、複数のゲート信号線１０５それぞれに対応して、基本回路１１３を複数備えている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路１１３が８００個、シフトレジスタ回路１１２に備えられている。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路１１３は、周期的にくり返す信号ハイ期間にハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力する。すなわち、各基本回路１１３は、信号ハイ期間にハイ電圧を、信号ロー期間にロー電圧を、対応するゲート信号線１０５にそれぞれ出力する。なお、図２には、説明を簡単にするために、シフトレジスタ回路１１２が図の左側にのみ示されているが、実際には、奇数番目のゲート信号線１０５（４００本）にゲート信号を出力する奇シフトレジスタ回路が図の右側に、偶数番目のゲート信号線１０５（４００本）にゲート信号を出力する偶シフトレジスタ回路が図の左側に、それぞれ位置している。
【００２６】
また、データ駆動回路１０６に接続された多数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。
【００２７】
ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９（スイッチングトランジスタ）が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲートは、ゲート信号線１０５と接続されている。各画素領域には、画素電極１１０に対向してコモン電極１１１が形成されている。
【００２８】
以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５によりＴＦＴ１０９のゲートにゲート電圧を選択的に印加することにより、ＴＦＴ１０９を流れる電流が制御される。ゲートにゲート電圧が印加されたＴＦＴ１０９を介して、映像信号線１０７に供給された映像信号の電圧が画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００２９】
図３は、当該実施形態に係るシフトレジスタ回路１１２のブロック図である。例えば、ゲート信号線１０５が８００本ある場合、８００本のゲート信号線１０５にそれぞれ対応する８００個の基本回路１１３が、シフトレジスタ回路１１２に備えられている。前述の通り、奇数番目のゲート信号線１０５（４００本）にそれぞれ対応する４００個の奇基本回路が、表示領域１２０の右側に、偶数番目のゲート信号線１０５（４００本）にそれぞれ対応する４００個の偶基本回路が表示領域１２０の左側に、それぞれ位置している。図３には、８００個の基本回路１１３のうち、ｎ＝１〜８の８個の基本回路１１３について示してある。図３には、一般的に、ｎ番目の基本回路が、基本回路１１３−ｎとして記されている。
【００３０】
シフトレジスタ制御回路１１４がシフトレジスタ回路１１２へ出力する制御信号１１５は、基本クロック信号Ｖ１〜Ｖ８、ロー電圧を供給するロー電圧線ＶＧＬ、補助信号ＶＳＴ１，ＶＳＴ２などによって構成されている。
【００３１】
一般に、ｍ相の基本クロック信号について説明する。ｍ相の基本クロック信号は、ともに、所定の周期Ｔで、互いに位相が異なるクロック信号である。基本クロック信号の周期をＴとして、ｍ相の基本クロック信号の１周期Ｔは、ｍ個のＴ／ｍの期間に細分化することが出来る。Ｔ／ｍの期間を１クロックと呼ぶこととすると、１周期Ｔはｍクロックからなっている。ｍ相の基本クロック信号の各クロック信号は、各周期Ｔにおいて、ある１クロックにハイ電圧となり、それ以外のクロックでロー電圧となる信号である。
【００３２】
当該実施形態において、４相の基本クロック信号Ｖ１，Ｖ３，Ｖ５，Ｖ７は、ある１周期Ｔの期間において、クロック毎にこの順番で順にハイ電圧となっており、それ以外のクロックではロー電圧である。４相の基本クロック信号Ｖ２，Ｖ４，Ｖ６，Ｖ８は、４相の基本クロック信号Ｖ１，Ｖ３，Ｖ５，Ｖ７から、それぞれ半クロック遅れてハイ電圧となるクロック信号である。１画素当たりに映像信号の書き込みを行う期間を１水平走査期間（１Ｈ期間）とすると、基本クロック信号の１クロックは２水平走査期間（２Ｈ期間）の長さである。すなわち、当該実施形態に係るゲート信号線駆動回路１０４では、隣りあう２本のゲート信号線１０５にそれぞれ供給されるゲート信号Ｇｎ，Ｇｎ＋１は、信号ハイ期間が半クロック（１Ｈ期間）重なりあっており、１Ｈオーバーラップ駆動がなされている。
【００３３】
図３に示す基本回路１１３それぞれには、図の基本回路１１３−１,１１３−２に例示される通り、７つの入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４，ＩＮ５，ＩＮ６，ＩＮ７と、２つの出力端子ＯＵＴ，ＯＵＴ２と、が備えられている。ｎ番目の基本回路１１３−ｎの出力端子ＯＵＴより表示領域１２０へゲート信号Ｇｎが出力される。また、出力端子ＯＵＴ２は、後述するノードＮ１と接続している。
【００３４】
ｎ番目の基本回路１１３−ｎの入力端子ＩＮ１に基本クロック信号Ｖｎが、入力端子ＩＮ５に基本クロック信号Ｖｎ＋２が、入力端子ＩＮ２，ＩＮ７に基本クロック信号Ｖｎ＋４が、それぞれ入力される。図３に、１番目の基本回路１１３−１をｎ番目の基本回路１１３−ｎの例として示されている。すなわち、１番目の基本回路１１３−１の入力端子ＩＮ１に入力される基本クロック信号が、基本クロック信号Ｖｎ（＝Ｖ１）と、入力端子ＩＮ５に入力される基本クロック信号が、基本クロック信号Ｖｎ＋２（＝Ｖ３）と、入力端子ＩＮ２，ＩＮ７に入力される基本信号が、基本クロック信号Ｖｎ＋４（＝Ｖ５）と、それぞれ示されている。また、ｎ番目の基本回路１１３−ｎの入力端子ＩＮ３にｎ−２番目の基本回路１１３−（ｎ−２）が出力するゲート信号Ｇｎ−２が、入力端子ＩＮ４にｎ＋４番目の基本回路１１３−（ｎ＋４）が出力するゲート信号Ｇｎ＋４が、それぞれ入力される。ｎ番目の基本回路１１３−ｎの入力端子ＩＮ６に、ｎ＋２番目の基本回路１１３−（ｎ＋２）の出力端子ＯＵＴ２から出力されるノードＮ１ｎ＋２が入力される。
【００３５】
なお、基本クロック信号Ｖｎのｎは、ｎ番目の基本回路１１３−ｎのｎに対応している。しかし、実際の基本クロック信号Ｖｎのｎは１〜８のいずれかの値のみを取るので、基本回路１１３のｎの値が８を超える場合は、Ｖｎ−８＝Ｖｎ＝Ｖｎ＋８を用いて変換すればよく、基本クロック信号Ｖｎは、Ｖ１〜Ｖ８のいずれかの基本クロック信号を示ししている。すなわち、［｛（ｎ−１）  ｍｏｄ  ８｝＋１］により、基本クロック信号Ｖｎのｎを変換すればよい。例えば、ｎ＝４０５のとき、基本クロック信号ＶｎはＶ５であり、基本クロック信号Ｖｎ＋４はＶ１である。
【００３６】
また、１番目の基本回路１１３−１と２番目の基本回路１１３−２の入力端子ＩＮ３にはそれぞれ、対応するゲート信号がないため、補助信号ＶＳＴ１，ＶＳＴ２が、それぞれ入力される。また、７９７番目の基本回路１１３−７９７〜８００番目の基本回路１１３−８００の入力端子ＩＮ４にはそれぞれ、対応するゲート信号がないため、８０１番目の基本回路〜８０４番目の基本回路となるダミー回路を設ける。７９７番目の基本回路１１３−７９７〜８００番目の基本回路１１３−８００の入力端子ＩＮ４に、８０１番目の基本回路（ダミー回路）〜８０４番目の基本回路（ダミー回路）の出力である出力信号Ｇ８０１〜Ｇ８０４が、それぞれ入力される。
【００３７】
図４は、当該実施形態に係るｎ番目の基本回路１１３−ｎの回路図である。図に示すトランジスタはすべて、ＮＭＯＳトランジスタ（Ｎチャンネル型トランジスタ）で構成されている。当該実施形態に係るｎ番目の基本回路１１３−ｎは、ゲート信号線ロー電圧保持回路１１と、ゲート信号線ハイ電圧供給回路１２と、ノードＮ１ロー電圧保持回路１３と、ゲート信号線ロー電圧供給回路１４と、を備えている。ゲート信号線ハイ電圧供給回路１２は、ハイ電圧印加スイッチング素子であるトランジスタＴ５と、昇圧容量Ｃ１と、を備えている。トランジスタＴ５の入力端子に入力端子ＩＮ１が、出力端子に出力端子ＯＵＴ（対応するゲート信号線１０５）が、それぞれ接続される。入力端子ＩＮ１に基本クロック信号Ｖｎ（第１基本クロック信号）が入力されるので、トランジスタＴ５の入力端子に基本クロック信号Ｖｎ（第１基本クロック信号）が入力される。基本クロック信号Ｖｎはゲート信号Ｇｎの信号ハイ期間にハイ電圧となるクロック信号である。信号ハイ期間に応じて、トランジスタＴ５はオン状態となり、オン状態にあるトランジスタＴ５は、基本クロック信号Ｖｎの電圧を出力端子ＯＵＴに出力する。すなわち、ｎ番目の基本回路１１３−ｎの出力端子ＯＵＴより、基本クロック信号Ｖｎの電圧がゲート信号Ｇｎとして、対応するゲート信号線１０５に出力される。信号ロー期間に応じて、トランジスタＴ５はオフ状態となる。ここで、トランジスタＴ５（ハイ電圧印加スイッチング素子）のゲート（制御端子：スイッチ）に印加される電圧をノードＮ１とする。
【００３８】
ゲート信号線ロー電圧保持回路１１は、信号ロー期間に応じてオン状態となって、ロー電圧を出力端子ＯＵＴ（対応するゲート信号線１０５）に印加する。また、ゲート信号線ロー電圧保持回路１１は、信号ハイ期間に応じてオフ状態となる。ゲート信号線ロー電圧保持回路１１は、ロー電圧保持スイッチング素子であるトランジスタＴ６を備えている。トランジスタＴ６の入力端子にロー電圧線ＶＧＬが、出力端子に出力端子ＯＵＴ（対応するゲート信号線１０５）が、それぞれ接続されている。トランジスタＴ６（ロー電圧保持スイッチング素子）のゲート（制御端子）に印加される電圧をノードＮ２とする。
【００３９】
ゲート信号線ロー電圧供給回路１４は、ロー電圧印加スイッチング素子であるＴ５Ａと、第１ロー電圧印加オン制御素子であるＴ５Ｂと、第１ロー電圧印加オフ制御素子であるＴ５Ｃと、を備える。トランジスタＴ５Ａの入力端子にロー電圧線ＶＧＬが、出力端子に出力端子ＯＵＴ（対応するゲート信号線１０５）が、それぞれ接続されている。トランジスタＴ５Ａ（ロー電圧印加スイッチング素子）のゲート（制御端子）に印加される電圧をノードＮ３とする。以下、ｎ番目の基本回路１１３−ｎのノードＮ１，Ｎ２，Ｎ３を、ノードＮ１ｎ，Ｎ２ｎ，Ｎ３ｎとそれぞれ記す。
【００４０】
トランジスタＴ５Ｂ（第１ロー電圧印加オン制御素子）の入力端子に入力端子ＩＮ５が、出力端子にノードＮ３が、ゲート（制御端子）に入力端子ＩＮ６が、それぞれ接続されている。図３に示す通り、入力端子ＩＮ５に基本クロック信号Ｖｎ＋２（第２基本クロック信号）が入力され、入力端子ＩＮ６にｎ＋２番目の基本回路１１３−（ｎ＋２）のノードＮ１ｎ＋２が接続されている。よって、トランジスタＴ５Ｂの入力端子に基本クロック信号Ｖｎ＋２が入力される。また、トランジスタＴ５Ｃ（第１ロー電圧印加オフ制御素子）の入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ３が、ゲート（制御端子）に入力端子ＩＮ７が、それぞれ接続されている。図３に示す通り、入力端子ＩＮ７に基本クロック信号Ｖｎ＋４（第３基本クロック信号）が入力されるので、トランジスタＴ５Ｃのゲートに基本クロック信号Ｖｎ＋４が入力される。ここで、基本クロック信号Ｖｎ＋２（第２基本クロック信号）は基本クロック信号Ｖｎ（第１基本クロック信号）がハイ電圧となるクロックの次のクロックにハイ電圧となるクロック信号であり、基本クロック信号Ｖｎ＋４（第３基本クロック信号）は基本クロック信号Ｖｎ＋２（第２基本クロック信号）がハイ電圧となるクロックの次のクロックにハイ電圧となるクロック信号である。
【００４１】
ノードＮ１ロー電圧保持回路１３は、信号ロー期間に応じてオン状態となって、ロー電圧をノードＮ１に印加する。また、ノードＮ１ロー電圧保持回路１３は、信号ハイ期間に応じてオフ状態となる。ノードＮ１ロー電圧保持回路１３は、トランジスタＴ２を備えている。トランジスタＴ２の入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ１が、ゲートにノードＮ２が、それぞれ接続されている。
【００４２】
本発明の主な特徴は、ｎ番目の基本回路１１３−ｎが、ロー電圧印加スイッチング素子であるトランジスタＴ５Ａ及び第１ロー電圧印加オン制御素子であるトランジスタＴ５Ｂを備えることである。トランジスタＴ５Ｂの入力端子に基本クロック信号Ｖｎ＋２が入力される。ゲート信号Ｇｎがハイ電圧からロー電圧に変化するタイミング（信号ハイ期間から信号ロー期間に代わるタイミング）で、すなわち、基本クロック信号Ｖｎ＋２がロー電圧からハイ電圧に変化するタイミングで、トランジスタＴ５Ｂは基本クロック信号Ｖｎ＋２のハイ電圧をノードＮ３に出力し、ノードＮ３がロー電圧からハイ電圧となる。なお、トランジスタＴ５Ｂは、該タイミングに先立ってオン状態となっており、基本クロック信号Ｖｎ＋２のハイ電圧をノードＮ３に出力しているが、少なくとも該タイミングでオン状態となっていればよい。よって、ゲート信号Ｇｎがハイ電圧からロー電圧に変化するタイミングで、トランジスタＴ５Ａはオンされて、ロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴに出力する。トランジスタＴ５Ａがロー電圧を出力端子ＯＵＴに出力することにより、対応するゲート信号線１０５に印加される電圧を、ハイ電圧からロー電圧により急峻に、すなわち、より短時間で安定的に変化させることが出来る。すなわち、ゲート信号Ｇｎの立ち下がり波形のなまりが抑制される。トランジスタＴ５Ａを設けることにより、ロー電圧印加スイッチング素子であるトランジスタＴ５の素子サイズを小さくすることが出来、消費電力を低減することが出来る。トランジスタＴ５Ａの入力端子に、一定電圧であるロー電圧に維持されるロー電圧線ＶＧＬが接続されている。よって、トランジスタＴ５と異なり、信号ロー期間にわたってトランジスタＴ５Ａがオフ状態となっていても、入力端子に印加される電圧が変化しないので、トランジスタＴ５Ａに充放電流が流れることはほとんどない。それゆえ、トランジスタＴ５Ａを設けても消費電力の増大にはほとんど寄与しない。
【００４３】
なお、ノードＮ３がロー電圧からハイ電圧に急峻に変化するために、ゲート信号Ｇｎ＋２ではなく、外部信号である基本クロック信号Ｖｎ＋２を用いている。基本クロック信号Ｖｎ＋２の立ち上がり波形は、ゲート信号の立ち上がり波形と比較して、なまりは著しく抑制されており、基本クロック信号Ｖｎ＋２はロー電圧からハイ電圧に著しく急峻に変化する。しかし、トランジスタＴ５Ｂを設けることなく、ノードＮ３に基本クロック信号Ｖｎ＋２が直接入力される場合は、ノードＮ３は、周期的にロー電圧とハイ電圧をくり返すこととなる。信号ロー期間にわたって、トランジスタＴ５Ａは周期的にオンされることとなり、トランジスタＴ５Ａの閾値電圧Ｖｔｈが正側にシフトしてしまう。閾値電圧Ｖｔｈが正側にシフトすると、ゲート信号Ｇｎがハイ電圧からロー電圧に変化するタイミングで、トランジスタＴ５Ａが安定的にオンされなくなり、ロー電圧を出力端子ＯＵＴに出力することが十分に出来ないので望ましくない。よって、本発明に係るｎ番目の基本回路１１３−ｎに、第１ロー電圧印加オン制御素子であるトランジスタＴ５Ｂを設けている。ゲート信号Ｇｎがハイ電圧からロー電圧に変化するタイミング先立って、トランジスタＴ５Ｂはオン状態となっており、ゲート信号Ｇｎがハイ電圧からロー電圧に変化するタイミングで、安定的にオン状態となっているトランジスタＴ５Ｂは、ノードＮ３に基本クロック信号Ｖｎ＋２のハイ電圧を出力する。すなわち、基本クロック信号Ｖｎ＋２は周期的にハイ電圧となるが、ゲート信号Ｇｎの信号ハイ期間に応じて基本クロック信号Ｖｎ＋２がハイ電圧となる期間に、トランジスタＴ５Ｂのゲートにハイ電圧が印加され、基本クロック信号Ｖｎ＋２の電圧をノードＮ３に出力する。そして、それ以外に基本クロック信号Ｖｎ＋２がハイ電圧となる期間では、トランジスタＴ５Ｂはオフ状態にあって、ノードＮ３を基本クロック信号Ｖｎ＋２から遮断する。なお、トランジスタＴ５Ｂの入力端子に、トランジスタＴ５の入力端子と同様に、基本クロック信号が入力される。しかし、トランジスタＴ５はオン状態となって、ゲート信号線に基本クロック信号の電圧を印加するのに対して、トランジスタＴ５Ｂはオン状態となって、ノードＮ３に基本クロック信号の電圧を印加するに過ぎない。ここで、ゲート信号線と比較してノードＮ３に発生する寄生容量は著しく小さい。よって、入力される基本クロック信号はともに周期的にハイ電圧になるが、トランジスタＴ５と異なり、トランジスタＴ５Ｂにかかる負荷は小さい。それゆえ、トランジスタＴ５Ｂの素子サイズを小さくすることができるので、トランジスタＴ５Ｂにおける消費電力は小さく、問題とならない。
【００４４】
図５は、当該実施形態に係るゲート信号線駆動回路１０４の駆動動作を表すタイミングチャートであり、図には、基本クロック信号Ｖｎ，Ｖｎ＋２，Ｖｎ＋４、ゲート信号Ｇｎ、ノードＮ１ｎ，Ｎ２ｎ，Ｎ１ｎ＋２，Ｎ３ｎの時間変化が示されている。４相の基本クロック信号の１周期Ｔは４クロックであり、図５に示す時間変化は、１クロックを単位として示されており、期間Ｐ１〜期間Ｐ６として対応するクロックが定義される。なお、前述の通り、１クロックは２水平走査期間（２Ｈ期間）である。期間Ｐ１及びそれ以前の期間には、ノードＮ１及びノードＮ２は、ロー電圧及びハイ電圧に、それぞれ維持されている。
【００４５】
図４に示す通り、トランジスタＴ１のゲート及び入力端子に、入力端子ＩＮ３が接続されており（ダイオード接続）、トランジスタＴ１の出力端子にノードＮ１が接続されている。ｎ−２番目の基本回路１１３−（ｎ−２）が出力するゲート信号Ｇｎ−２が入力端子ＩＮ３に入力される。図５に示す期間Ｐ２にゲート信号Ｇｎ−２がハイ電圧となるので、期間Ｐ２の始まりの時刻に、トランジスタＴ１はオンされ、トランジスタＴ１がゲート信号Ｇｎ−２のハイ電圧をノードＮ１に印加し、ノードＮ１はロー電圧からハイ電圧に変化する。ノードＮ１がハイ電圧となるので、トランジスタＴ５がオンされ、トランジスタＴ５は基本クロック信号Ｖｎの電圧を出力端子ＯＵＴに出力する。
【００４６】
また、トランジスタＴ７のゲートに入力端子ＩＮ３が、入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ２が、それぞれ接続されている。期間Ｐ２の始まりの時刻に、トランジスタＴ７はオンされ、トランジスタＴ７がロー電圧線ＶＧＬのロー電圧をノードＮ２に出力し、ノードＮ２はハイ電圧からロー電圧に変化する。よって、トランジスタＴ２，Ｔ６がオフされる。
【００４７】
トランジスタＴ４のゲートにノードＮ１が、入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ２が、それぞれ接続されている。期間Ｐ２にノードＮ１がハイ電圧となるので、トランジスタＴ４はオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ２に出力する。よって、ノードＮ１がハイ電圧である期間、すなわち、期間Ｐ２〜期間Ｐ４に、トランジスタＴ４はオン状態で維持され、ノードＮ２はロー電圧で維持される。
【００４８】
信号ハイ期間である期間Ｐ３において、ノードＮ１はハイ電圧で維持され、トランジスタＴ５はオン状態で維持される。期間Ｐ３に、基本クロック信号Ｖｎは、ハイ電圧となる。よって、期間Ｐ３において、基本クロック信号Ｖｎのハイ電圧が、トランジスタＴ５を介して、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。
【００４９】
ここで、実際には、トランジスタＴ１に閾値電圧Ｖｔｈが存在するために、期間Ｐ２において、ノードＮ１の電圧は、ゲート信号Ｇｎ−２のハイ電圧から、トランジスタＴ１の閾値電圧Ｖｔｈを減じた電圧となってしまう。この電圧では、信号ハイ期間である期間Ｐ３において、トランジスタＴ５を十分にオンすることが出来ない場合もあり得るので、ゲート信号線ハイ電圧供給回路１２に、昇圧容量Ｃ１がトランジスタＴ５のゲートと出力端子を接続するよう配置されている。期間Ｐ３になると、ゲート信号Ｇｎ−２がロー電圧に変化し、トランジスタＴ１がオフされるが、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオン状態で維持される。期間Ｐ３には、出力端子ＯＵＴに、基本クロック信号Ｖｎのハイ電圧が印加され、昇圧容量Ｃ１の容量カップリングにより、ノードＮ１は更に高い電圧に昇圧される。この電圧は、ブートストラップ電圧と呼ばれている。
【００５０】
また、図５に示す期間Ｐ３及びそれ以前の期間において、ノードＮ３はロー電圧に維持されている。ｎ＋２番目の基本回路１１３−（ｎ＋２）のゲート信号Ｇｎ＋２は、ゲート信号Ｇｎの信号ハイ期間の始まり（期間Ｐ３の始まり）から１クロック後（期間Ｐ４の始まり）に、信号ハイ期間が始まる。また、ノードＮ１ｎ＋２は、図５に示す通り、期間Ｐ３〜期間Ｐ５にハイ電圧となっている。トランジスタＴ５ＢのゲートにノードＮ１ｎ＋２が入力され、トランジスタＴ５Ｂは期間Ｐ３〜期間Ｐ５にオン状態となって、基本クロック信号Ｖｎ＋２の電圧をノードＮ３に出力している。
【００５１】
期間Ｐ３の終わりの時刻に、基本クロック信号Ｖｎがハイ電圧からロー電圧に変化する。このとき、前述の通り、ノードＮ１はハイ電圧で、ノードＮ２はロー電圧で維持されている。すなわち、トランジスタＴ５はオン状態で、トランジスタＴ６はオフ状態となっている。当該実施形態では、トランジスタＴ５ＢのゲートにノードＮ１ｎ＋２が入力されており、ノードＮ１ｎ＋２は、図５に示す通り、期間Ｐ３〜期間Ｐ５にハイ電圧となっており、この期間、トランジスタＴ５Ｂはオン状態となっており、トランジスタＴ５Ｂは基本クロック信号Ｖｎ＋２の電圧をノードＮ３に出力する。期間Ｐ４の始まりの時刻に、基本クロック信号Ｖｎ＋２がロー電圧からハイ電圧に変化し、ノードＮ３がロー電圧からハイ電圧に変化する。よって、トランジスタＴ５Ａは期間Ｐ４の始まりの時刻にオンされて、ロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴに出力する。
【００５２】
図５に示す通り、ノードＮ１ｎ＋２は、期間Ｐ４にブートストラップ電圧に昇圧されている。よって、期間Ｐ４におけるノードＮ１ｎ＋２の電圧は、トランジスタＴ５Ｂの閾値電圧Ｖｔｈと、基本クロック信号Ｖｎ＋２のハイ電圧の和よりもさらに高い電圧となっており、トランジスタＴ５Ｂは期間Ｐ４において十分にオンされる。それゆえ、ノードＮ３は、ロー電圧からハイ電圧に急峻に変化するとともに、ノードＮ３のハイ電圧は、基本クロック信号Ｖｎ＋２のハイ電圧とほぼ同等の電圧まで達することが出来る。よって、特許文献１のように、後段のゲート信号によってトランジスタＴ５Ａがオンされる場合よりも、期間Ｐ４の始まりの時刻に、より安定的にロー電圧を対応するゲート信号線１０５に供給することが出来る。
【００５３】
期間Ｐ５においても、トランジスタＴ５Ｂはオン状態となっており、トランジスタＴ５Ｂは基本クロック信号Ｖｎ＋２をノードＮ３に出力しているが、基本クロック信号Ｖｎ＋２はロー電圧となっているので、ノードＮ３は期間Ｐ５にロー電圧となっている。当該実施形態では、トランジスタＴ５Ｃのゲートに基本クロック信号Ｖｎ＋４が入力されており、期間Ｐ５に基本クロック信号Ｖｎ＋４はハイ電圧となり、トランジスタＴ５Ｃはオン状態となる。よって、期間Ｐ５に、トランジスタＴ５ＣはノードＮ３にロー電圧線ＶＧＬのロー電圧を出力する。そして、期間Ｐ６以降も、基本クロック信号Ｖｎ＋４は周期的にハイ電圧となり、トランジスタＴ５Ｃは周期的にオン状態となって、ノードＮ３にロー電圧線ＶＧＬのロー電圧を出力する。よって、信号ロー期間にわたって、ノードＮ３はロー電圧に保持されるので、トランジスタＴ５Ａの閾値電圧Ｖｔｈの正側シフトが抑制される。よって、ゲート信号Ｇｎがハイ電圧からロー電圧に変化するタイミングで、トランジスタＴ５Ａが安定的にオンされて、ロー電圧を出力端子ＯＵＴに出力することが出来る。
【００５４】
図４に示す通り、トランジスタＴ９のゲートに入力端子ＩＮ４が、入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ１が、それぞれ接続されている。入力端子ＩＮ４に、ｎ＋４番目の基本回路１１３−（ｎ＋４）が出力するゲート信号Ｇｎ＋４が入力される。図５に示す期間Ｐ５に、ゲート信号Ｇｎ＋４がハイ電圧となるので、期間Ｐ５の始まりの時刻に、トランジスタＴ９はオンされ、ロー電圧線ＶＧＬのロー電圧をノードＮ１に出力し、ノードＮ１はハイ電圧からロー電圧に変化する。これにより、トランジスタＴ５はオフされる。また、同時に、トランジスタＴ４もオフされる。
【００５５】
図４に示す通り、トランジスタＴ３のゲート及び入力端子に、入力端子ＩＮ２が接続されており（ダイオード接続）、トランジスタＴ３の出力端子にノードＮ２が接続されている。そして、基本クロック信号Ｖｎ＋４が入力端子ＩＮ２に入力される。図５に示す期間Ｐ５に基本クロック信号Ｖｎ＋４がハイ電圧となるので、期間Ｐ５の始まりの時刻に、トランジスタＴ３はオンされ、トランジスタＴ３がハイ電圧をノードＮ２に出力し、ノードＮ２がロー電圧からハイ電圧に変化する。ノードＮ２がハイ電圧となるので、トランジスタＴ２，Ｔ６がオンされる。また、保持容量Ｃ３がノードＮ２とロー電圧線ＶＧＬとを接続するよう配置されており、期間Ｐ５に保持容量Ｃ３はハイ電圧に充電される。
【００５６】
その後、期間Ｐ６に、基本クロック信号Ｖｎ＋４がロー電圧となり、トランジスタＴ３がオフされた後も、保持容量Ｃ３によりノードＮ２の電圧はハイ電圧で維持される。さらに、基本クロック信号Ｖｎ＋４は周期的にハイ電圧となり、保持容量Ｃ３を周期的に充電し続けるので、ノードＮ２の電圧はハイ電圧に維持され、トランジスタＴ２，Ｔ６がオン状態で維持される。トランジスタＴ６は、ロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴに出力し、対応するゲート信号線１０５の電圧をロー電圧に保持する。トランジスタＴ２は、ロー電圧線ＶＧＬのロー電圧をノードＮ１に出力し、対応するゲート信号線１０５の電圧をロー電圧に保持する。
【００５７】
図６は、当該実施形態に係るゲート信号の信号波形を示す図である。図６には、図４に示す当該実施形態に係るｎ番目の基本回路１１３−ｎが出力するゲート信号Ｇｎの信号波形が示されている。トランジスタＴ５のチャネル幅を３５００μｍから１５００μｍまで、５００μｍ間隔で小さくしていくのに伴って、トランジスタＴ５Ａのチャネル幅を反対に０から２０００μｍまで５００μｍ間隔で大きくしている場合の信号波形が示されている。ゲート信号Ｇｎの立ち上がり波形は、図１７に示すゲート信号の立ち上がり波形と同様に、トランジスタＴ５のチャネル幅を小さくするのに伴い、信号波形のなまりが増大している。しかし、トランジスタＴ５のチャネル幅を１５００μｍとする場合であっても、ゲート信号Ｇｎの信号ハイ期間は２水平走査期間（２Ｈ期間）あり、対応するゲート信号線１０５に接続される画素回路に画素書込みを行うのは後半の１水平走査期間（１Ｈ期間）であるので、ゲート信号Ｇｎのハイ電圧は十分に飽和した状態まで上昇しており、画素書込みには問題がない。
【００５８】
これに対して、図６に波線で示すゲート信号Ｇｎの立ち下がり波形は、図１７に波線で示す立ち下がり波形と異なり、トランジスタＴ５のチャネル幅を小さくしても、トランジスタＴ５Ａを配置していることにより、信号波形のなまりの増大が抑制されている。そして、トランジスタＴ５のチャネル幅を３５００μｍから１５００μｍまで小さくしたことにより、前述の通り、消費電力が低減される。一方、トランジスタＴ５Ａのチャネル幅を２０００μｍとなっているが、前述の通り、トランジスタＴ５Ａに充放電流が流れることはほとんどない。また、トランジスタＴ５Ｂの素子サイズは、オン状態のトランジスタＴ５ＢがノードＮ３に発生する寄生容量を短期間で充電するのに十分な程度に小さくすることが出来る。当該実施形態においては、ノードＮ３の寄生容量は０．８ｐＦであり、トランジスタＴ５Ｂのチャネル幅を１００μｍとし、チャネル長を４μｍとして、設計することが出来る。よって、トランジスタＴ５Ｂにおける消費電力を小さくすることが出来る。
【００５９】
当該実施形態に係る基本回路１１３の消費電力が、図１６に示す従来技術に係る基本回路と比較して、以下の表１に示されている。従来技術に係る基本回路（従来回路）は、トランジスタＴ５のチャネル幅を３５００μｍとする場合であり（トランジスタＴ５Ａは配置されていない）、当該実施形態に係る基本回路（実施形態１回路）は、トランジスタＴ５のチャネル幅を１５００μｍとし、トランジスタＴ５Ａのチャネル幅を２０００μｍとする場合について、それぞれ表１に示している。図６及び図１７に示す通り、比較するこれら２つの回路では、ゲート信号Ｇｎの立下り波形はほぼ一致しており、ハイ電圧からロー電圧へともに急峻に変化している。それにもかかわらず、当該実施形態に係る基本回路の消費電力は３０ｍＷと、従来技術に係る基本回路の消費電力４４ｍＷと比較して、消費電力を約２／３に抑制することが出来ている。
【００６０】
【表１】
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【００６１】
なお、当該実施形態に係るゲート信号線駆動回路に入力する基本クロック信号は、４相のクロック信号を用いているが、これに限定されることはなく、ｍ相（ｍ≧３の整数）のクロック信号であればよい。ｍ相のクロック信号は、ｍクロックを１周期として繰り返している。当該実施形態では、トランジスタＴ５Ｂが出力する基本クロック信号Ｖｎ＋２（第２基本クロック信号）がハイ電圧からロー電圧に変化するタイミングで、ロー電圧からハイ電圧に変化する基本クロック信号Ｖｎ＋４（第３基本クロック信号）がトランジスタＴ５Ｃのゲートに入力しており、期間Ｐ５の始まりの時刻にトランジスタＴ５Ｃはオンされて、トランジスタＴ５Ｃはロー電圧線ＶＧＬのロー電圧をノードＮ３に出力している。よって、トランジスタＴ５Ｂにかかる負荷を軽減しつつ、期間Ｐ５の始まりに時刻にノードＮ３をハイ電圧からロー電圧へ急峻に変化させることが出来ており、トランジスタＴ５Ｃのゲートに、基本クロック信はＶｎ＋４が入力されるのが望ましいが、これに限定されるものではない。第１ロー電圧印加オフ制御素子であるトランジスタＴ５Ｃは、第１ロー電圧印加オン制御素子であるトランジスタＴ５Ｂが第２基本クロック信号のハイ電圧をノードＮ３に出力した後にオンされて、ロー電圧をノードＮ３に出力する素子であればよい。第２基本クロック信号がハイ電圧からロー電圧に変化してから、次にハイ電圧に変化するまでの期間にハイ電圧となる他の基本クロック信号（例えば、基本クロック信号Ｖｎ＋６）であってもよい。また、基本クロック信号は、周期的にハイ電圧となり、トランジスタＴ５Ｃは周期的にオン状態となってロー電圧線ＶＧＬのロー電圧をノードＮ３に出力し、信号ロー期間にわたって、ノードＮ３が安定的にロー電圧に維持されるので望ましい。しかし、トランジスタＴ５Ｃのゲートに入力される信号は基本クロック信号に限定されることはなく、例えば、他のゲート信号（例えば、ゲート信号Ｇｎ＋４）であってもよい。特に、ｎ＋４番目の基本回路１１３−（ｎ＋４）が出力するゲート信号Ｇｎ＋４は期間Ｐ５にハイ電圧となるので、トランジスタＴ５Ｂにかかる負荷を軽減することが出来るので、望ましい。
【００６２】
［第２の実施形態］
本発明の第２の実施形態に係るｎ番目の基本回路１１３−ｎは、第１ロー電圧印加オン制御素子であるトランジスタＴ５Ｂのゲートに入力する信号が、ｎ＋１番目の基本回路１１３−（ｎ＋１）のノードＮ１ｎ＋１である点が第１の実施形態と異なっている。また、ｎ番目の基本回路１１３−ｎに備えられるゲート信号線ロー電圧供給回路１４ｎが、表示領域１２０に対して、ｎ番目の基本回路１１３−ｎの主要回路とは反対側に配置される。それ以外については、当該実施形態に係るゲート信号線駆動回路１０４は、第１の実施形態と同じ構造をしている。
【００６３】
図７は、当該実施形態に係るゲート信号線駆動回路１０４の構成を示す模式図である。当該実施形態に係るゲート信号線駆動回路１０４は、偶数番目のゲート信号線１０５（４００本）にそれぞれゲート信号を出力する偶シフトレジスタ回路１１２Ａと、奇数番目のゲート信号線１０５（４００本）にそれぞれゲート信号を出力する奇シフトレジスタ回路１１２Ｂと、を備えている。偶シフトレジスタ回路１１２Ａは４００個の偶基本回路を、奇シフトレジスタ回路１１２Ｂは４００個の奇基本回路を、それぞれ備えている。偶シフトレジスタ回路１１２Ａは、偶基本回路の主要回路が備えられる偶シフトレジスタ主要回路部１１２Ａ１と、偶基本回路のゲート信号線ロー電圧供給回路１４が備えられる偶シフトレジスタ副回路部１１２Ａ２からなり、奇シフトレジスタ回路１１２Ｂは、奇基本回路の主要回路が備えられる奇シフトレジスタ主要回路部１１２Ｂ１と、奇基本回路のゲート信号線ロー電圧供給回路１４が備えられる奇シフトレジスタ副回路部１１２Ｂ２からなる。図７に示す通り、奇シフトレジスタ副回路部１１２Ｂ２及び偶シフトレジスタ主要回路部１１２Ａ１が、表示領域１２０の左側へ順に並んで配置され、偶シフトレジスタ副回路部１１２Ａ２及び奇シフトレジスタ主要回路部１１２Ｂ１が表示領域１２０の右側へ順に並んで配置される。
【００６４】
図８は、当該実施形態に係る基本回路１１３の回路図である。図８は、図７の波線で記す領域ＶＩＩＩを模式的に示したものであり、図の上段にｎ番目の基本回路１１３−ｎが、図の下段にｎ＋１番目の基本回路１１３−（ｎ＋１）が、それぞれ示されている。前述の通り、ｎ番目の基本回路１１３‐ｎの主要回路は表示領域１２０の左側に配置され、図に１１３−ｎとして記されている。ｎ番目の基本回路１１３−ｎのゲート信号線ロー電圧供給回路１４が表示領域１２０の右側に配置され、図に１４ｎとして記されている。ｎ＋１番目の基本回路１１３−（ｎ＋１）については、配置が逆になっているが、それ以外はｎ番目の基本回路１１３−ｎと同様である。
【００６５】
当該実施形態に係るｎ番目の基本回路１１３−ｎは、第１の実施形態と異なり、ゲート信号線ロー電圧供給回路１４ｎが表示領域１２０に対して反対側に配置されており、ゲート信号線ロー電圧供給回路１４ｎは出力端子ＯＵＴ３をさらに備え、トランジスタＴ５Ａの出力端子に出力端子ＯＵＴ３が接続されている。図８に示す通り、出力端子ＯＵＴ３は対応するゲート信号線１０５に接続されている。また、前述の通り、トランジスタＴ５Ｂのゲートに接続される入力端子ＩＮ６に、ｎ＋１番目の基本回路１１３−（ｎ＋１）のノードＮ１ｎ＋１が接続されている。また、ゲート信号線ロー電圧供給回路１４ｎをかかる配置とすることにより、トランジスタＴ５ＢのゲートとノードＮ１ｎ＋１とを接続する配線を短くすることが出来る。
【００６６】
図９は、当該実施形態に係るゲート信号線駆動回路１０４の駆動動作を表すタイミングチャートであり、図には、基本クロック信号Ｖｎ，Ｖｎ＋２，Ｖｎ＋４、ゲート信号Ｇｎ、ノードＮ１ｎ，Ｎ２ｎ，Ｎ３ｎ、基本クロック信号Ｖｎ＋１，Ｖｎ＋３，Ｖｎ＋５、ゲート信号Ｇｎ＋１、ノードＮ１ｎ＋１，Ｎ２ｎ＋１，Ｎ３ｎ＋１の時間変化が示されている。図９に示す通り、ｎ＋１番目の基本回路１１３−（ｎ＋１）が出力するゲート信号Ｇｎ＋１は、ｎ番目の基本回路１１３−ｎが出力するゲート信号Ｇｎより半クロック後にハイ電圧に変化するゲート信号である。ノードＮ１ｎ＋１は、期間Ｐ２の中心から期間Ｐ５の中心までハイ電圧となっている。よって、当該実施形態に係るトランジスタＴ５Ｂは、かかる期間にオン状態となっている。そして、期間Ｐ４の始まりの時刻は、トランジスタＴ５Ｂの入力端子に入力する基本クロック信号Ｖｎ＋２がロー電圧からハイ電圧へ変化するタイミングであり、かかる時刻は、ノードＮ１ｎ＋１は昇圧容量Ｃ１の容量カップリングにより昇圧されるブートストラップ電圧となっている期間（期間Ｐ３の中心から期間Ｐ４の中心）の中心となっている。
【００６７】
期間Ｐ４の始まりの時刻に、トランジスタＴ５Ｂは十分にオン状態となっていて、基本クロック信号Ｖｎ＋２の電圧をノードＮ３に出力するのが望ましい。第１の実施形態に係るトランジスタＴ５Ｂのゲートに、ｎ＋２番目の基本回路１１３−（ｎ＋２）のノードＮ１ｎ＋２が接続されており、期間Ｐ４の始まりの時刻に、ノードＮ１ｎ＋２はブートストラップ電圧となっている期間の始まりとなっている。しかし、実際には、昇圧容量Ｃ１の容量カップリングにより、通常のハイ電圧からブートストラップ電圧まで変化するのに有限の時間がかかっており、ノードＮ１ｎ＋２は期間Ｐ４の始まりの時刻にはまだ十分にブートストラップ電圧まで昇圧されていない。これに対して、当該実施形態に係るトランジスタＴ５Ｂのゲートに接続されるノードＮ１ｎ＋１は、期間Ｐ４の始まりの時刻には、十分にブートストラップ電圧まで昇圧されており、かかる電圧は、トランジスタＴ５ＢのトランジスタＴ５Ｂの閾値電圧Ｖｔｈと、基本クロック信号Ｖｎ＋２のハイ電圧の和よりもさらに高い電圧となっており、トランジスタＴ５Ｂは期間Ｐ４の始まりの時刻において十分にオン状態となっている。よって、第１の実施形態と比較して、ノードＮ３はロー電圧からハイ電圧により急峻に変化するとともに、ノードＮ３のハイ電圧は、基本クロック信号Ｖｎ＋２のハイ電圧とほぼ同等の電圧まで達することが出来る。よって、期間Ｐ４の始まりの時刻に、トランジスタＴ５Ａは、より安定的にロー電圧を対応するゲート信号線１０５に供給することが出来、出力端子ＯＵＴより出力されるゲート信号Ｇｎの立ち下がり波形のなまりをより抑制することが出来る。
【００６８】
ここで、ｎ番目の基本回路１１３−ｎを第１の基本回路とする。第１の実施形態では、ｎ＋２番目の基本回路１１３−（ｎ＋２）を第２の基本回路とすると、第２の基本回路の信号ハイ期間は、第１の基本回路の信号ハイ期間の始まり（図５に示す期間Ｐ３の始まり）から後１クロックとなる時刻（図５に示す期間Ｐ４の始まり）に始まっている。一方、第２の実施形態では、ｎ＋１番目の基本回路１１３−（ｎ＋１）を第２の基本回路とすると、第２の基本回路の信号ハイ期間は、第１の基本回路の信号ハイ期間の始まり（図９に示す期間Ｐ３の始まり）から後、半クロックとなる時刻（図９に示すＰ３の中心）に始まっている。そして、第１及び第２の実施形態において、第１の基本回路のトランジスタＴ５Ｂ（第１ロー電圧印加オン制御素子）のゲート（制御端子）に、第２の基本回路のノードＮ１が接続される。このように、第２の基本回路において、該基本回路の信号ハイ期間にはノードＮ１は十分にハイ電圧となっているので、第１の基本回路（ゲート信号Ｇｎ）の信号ハイ期間（図５及び図９に示す期間Ｐ３）の始まりから後１クロック以内にゲート信号の信号ハイ期間が始まる基本回路を第２の基本回路とし、第２の基本回路のノードＮ１が、トランジスタＴ５Ｂのゲートに接続されているのが望ましい。第１の基本回路のトランジスタＴ５Ｂに入力する基本クロック信号Ｖｎ＋２がロー電圧からハイ電圧に変化する時刻（図５及び図９に示す期間Ｐ４の始まりの時刻）に、トランジスタＴ５Ｂは十分にオン状態となっており、ノードＮ３をロー電圧からハイ電圧に急峻に変化させることが出来る。なお、第１及び第２の実施形態に係るゲート信号線駆動回路では、１クロックが２Ｈ期間となる基本クロック信号を用いているが、本発明はこれに限定されることはなく、さらに多くの水平走査期間（例えば、４Ｈ期間）を１クロックとする基本クロック信号を用いてもよい。より多くの水平走査期間を１クロックとすると、第１の基本回路（ゲート信号Ｇｎ）の信号ハイ期間の始まりから後１クロック以内にゲート信号の信号ハイ期間が始まる基本回路はより多く存在するので、かかる基本回路の中から適切なものを選択して第２の基本回路とし、第２の基本回路のノードＮ１と、ｎ番目の基本回路１１３−ｎのトランジスタＴ５Ｂのゲートとを接続すればよい。ここでは、ｎ番目の基本回路１１３−ｎを第１の基本回路として説明したが、特定のｎの値に依らず、複数の基本回路それぞれを第１の基本回路として、該第１の基本回路に対して適切な基本回路を第２の基本回路とすればよいのは言うまでもない。
【００６９】
［第３の実施形態］
本発明の第３の実施形態に係るゲート信号線駆動回路１０４は、基本回路１１３の構成が第１又は第２の実施形態と異なっており、入力する基本クロック信号が第１又は第２の実施形態と異なっているが、それ以外については、第１又は第２の実施形態と同じ構造をしている。
【００７０】
図１０は、当該実施形態に係るｎ番目の基本回路１１３−ｎの回路図である。当該実施形態に係るｎ番目の基本回路１１３−ｎは、主要回路部１５と、ゲート信号線ロー電圧供給回路１４と、を備えている。
【００７１】
まず、ｎ番目の基本回路１１３−ｎの主要回路部１５について説明する。当該実施形態に係るｎ番目の基本回路１１３−ｎは、図４に示す第１の実施形態に係るｎ番目の基本回路１１３−ｎと異なり、入力端子ＩＮ２、トランジスタＴ３，Ｔ７、及び保持容量Ｃ３を備えていない。その代わりに、ｎ番目の基本回路１１３−ｎは、入力端子ＩＮＡ，ＩＮＢ，ＩＮＣをさらに備え、入力端子ＩＮＡ，ＩＮＢ，ＩＮＣに、基本クロック信号Ｖｎ＋２，Ｖｎ＋４，Ｖｎ＋６がそれぞれ入力される。さらに、ｎ番目の基本回路１１３−ｎは、トランジスタＴ６Ａ，Ｔ６Ｂ，Ｔ６Ｃ、及び緩衝容量Ｃ２をさらに備える。緩衝容量Ｃ２は、入力端子ＩＮ１とノードＮ２の間に接続される。トランジスタＴ６Ａ，Ｔ６Ｂ，Ｔ６Ｃの入力端子はともにロー電圧線ＶＧＬに、出力端子はともに出力端子ＯＵＴに、接続される。トランジスタＴ６Ａ，Ｔ６Ｂ，Ｔ６Ｃのゲートは、入力端子ＩＮＡ，ＩＮＢ，ＩＮＣに、それぞれ接続される。
【００７２】
図１１は、当該実施形態に係るゲート信号線駆動回路１０４の駆動動作を表すタイミングチャートであり、図には、基本クロック信号Ｖｎ，Ｖｎ＋２，Ｖｎ＋４，Ｖｎ＋６、ゲート信号Ｇｎ、ノードＮ１ｎ，Ｎ２ｎ，Ｎ１ｎ＋２，Ｎ３ｎの時間変化が示されている。
【００７３】
第１の実施形態と同様に、期間Ｐ１及びそれ以前の期間は、ノードＮ１はロー電圧に維持されている。期間Ｐ２の始まりの時刻に、ｎ−２番目の基本回路１１３−（ｎ−２）が出力するゲート信号Ｇｎ−２がロー電圧からハイ電圧に変化し、ノードＮ１がロー電圧からハイ電圧に変化し、期間Ｐ５の始まりの時刻に、ｎ＋４番目の基本回路１１３−（ｎ＋４）が出力するゲート信号Ｇｎ＋４がロー電圧からハイ電圧に変化し、ノードＮ１はハイ電圧からロー電圧に変化する。よって、第１の実施形態と同様に、ノードＮ１は、期間Ｐ２〜期間Ｐ４にハイ電圧となっており、かかる期間トランジスタＴ５はオン状態となっており、トランジスタＴ５は基本クロック信号Ｖｎの電圧を出力端子ＯＵＴ（対応するゲート信号線１０５）に出力する。期間Ｐ３（信号ハイ期間）に基本クロック信号Ｖｎはハイ電圧となり、出力端子ＯＵＴより出力されるゲート信号Ｇｎはハイ電圧となっている。
【００７４】
期間Ｐ２〜期間Ｐ４に、ノードＮ１はハイ電圧となっているので、トランジスタＴ４はオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ２に出力する。よって、ノードＮ２はロー電圧で維持され、トランジスタＴ２，Ｔ６はオフ状態となる。期間Ｐ３に入力端子ＩＮ１に入力される基本クロック信号Ｖｎはハイ電圧となるが、緩衝容量Ｃ２が充電されることにより、ノードＮ２はロー電圧で維持される。期間Ｐ５にノードＮ１がロー電圧となり、トランジスタＴ４はオフ状態となる。その後、周期的にハイ電圧となる基本クロック信号Ｖｎにより、ノードＮ２は緩衝容量Ｃ２を介して昇圧されハイ電圧となる。ノードＮ２がハイ電圧となることにより、トランジスタＴ２，Ｔ６はオン状態となり、トランジスタＴ２はロー電圧線ＶＧＬのロー電圧をノードＮ１に出力し、トランジスタＴ６はロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴ（対応するゲート信号線１０５）に出力する。
【００７５】
トランジスタＴ６に加えて、トランジスタＴ６Ａ，Ｔ６Ｂ，Ｔ６Ｃは、基本クロック信号Ｖｎ＋２，Ｖｎ＋４，Ｖｎ＋６がハイ電圧となるときに、それぞれオン状態となり、ロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴ（対応するゲート信号線１０５）に出力する。よって、信号ロー期間にわたって、ゲート信号Ｇｎは安定的にロー電圧で維持される。
【００７６】
トランジスタＴ６Ａは、期間Ｐ４の始まりの時刻に（ゲート信号Ｇｎがハイ電圧からロー電圧へ変化するタイミングで）オンされて、ロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴ（対応するゲート信号線１０５）に出力する。しかし、前述の通り、トランジスタＴ６Ａは周期的にオン状態となっているために、トランジスタＴ６Ａの閾値電圧Ｖｔｈは正側にシフトしており、ゲート信号Ｇｎがハイ電圧からロー電圧に変化するタイミングで、トランジスタＴ６Ａが安定的にオンされておらず、トランジスタＴ６Ａはロー電圧を出力端子ＯＵＴに出力することが十分に出来ない
【００７７】
次に、ｎ番目の基本回路１１３−ｎのゲート信号線ロー電圧供給回路１４について説明する。当該実施形態に係るｎ番目の基本回路１１３−ｎは、第１の実施形態と同様に、ゲート信号線ロー電圧供給回路１４を備えており、期間Ｐ４の始まりの時刻に、ノードＮ１ｎ＋２によりトランジスタＴ５Ｂは安定的にオンされており、ノードＮ３がロー電圧からハイ電圧に急峻に変化する。その結果、期間Ｐ４の始まりの時刻に、トランジスタＴ５Ａは安定的にオンされ、ロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴに十分に出力することが出来る。すなわち、当該実施形態に係るゲート信号線駆動回路に限定されることなく、様々なゲート信号線駆動回路に、本発明は広く適用することが出来る。
【００７８】
なお、当該実施形態では、トランジスタＴ５Ｂのゲートに、ｎ＋２番目の基本回路１１３−（ｎ＋２）のノードＮ１ｎ＋２が入力しているが、これに限定されることがないのは言うまでもない。第２の実施形態と同様に、トランジスタＴ５Ｂのゲートにｎ＋１番目の基本回路１１３−（ｎ＋１）のノードＮ１ｎ＋１が入力してもよく、ゲート信号Ｇｎの信号ハイ期間（期間Ｐ３）の始まりから後１クロック以内にゲート信号の信号ハイ期間が始まる基本回路のノードＮ１が入力されてもよい。
【００７９】
［第４の実施形態］
本発明の第４の実施形態に係るゲート信号線駆動回路１０４は、基本回路１１３が双方向可能な構成である点が第１乃至第３の実施形態と異なっており、入力するゲート信号や基本クロック信号が第１乃至第３の実施形態と異なっているが、それ以外については、第１乃至第３のいずれかの実施形態と同じ構造をしている。
【００８０】
図１２は、当該実施形態に係るｎ番目の基本回路１１３−ｎの回路図である。当該実施形態に係るｎ番目の基本回路１１３−ｎは、図４に示す第１の実施形態に係るｎ番目の基本回路１１３−ｎと異なり、入力端子ＩＮ３Ａ，ＩＮ４Ａ，ＩＮ５Ａ，ＩＮ６Ａ，ＩＮ７Ａをさらに備え、入力端子ＩＮ３Ａ，ＩＮ４Ａ，ＩＮ５Ａ，ＩＮ６Ａ，ＩＮ７Ａに、ゲート信号Ｇｎ＋２、ゲート信号Ｇｎ−４、基本クロック信号Ｖｎ−２（第４基本クロック信号）、ノードＮ１ｎ−２、基本クロック信号Ｖｎ（第１基本クロック信号）がそれぞれ入力される。ここで、基本クロック信号Ｖｎ−２（第４基本クロック信号）は基本クロック信号Ｖｎ（第１基本クロック信号）がハイ電圧となるクロックの前のクロックにハイ電圧となるクロック信号である。さらに、ｎ番目の基本回路１１３−ｎは、トランジスタＴ１Ａ，Ｔ５ＢＡ，Ｔ５ＣＡ，Ｔ７Ａ，Ｔ９Ａをさらに備える。トランジスタＴ１Ａ，Ｔ７Ａ，Ｔ９Ａは、順方向走査におけるトランジスタＴ１，Ｔ７，Ｔ９と同様の役割を、逆方向走査においてそれぞれ担っており、また、トランジスタＴ１Ａ，Ｔ７Ａ，Ｔ９Ａは、順方向走査においては、ノードの電圧変化に寄与しない。反対に、トランジスタＴ１，Ｔ７，Ｔ９は、逆方向走査においては、ノードの電圧変化に寄与しない。なお、トランジスタＴ５ＢＡは第２ロー電圧印加オン制御素子であり、トランジスタＴ５ＣＡは第２ロー電圧印加オフ制御素子であり、トランジスタＴ５ＢＡ，Ｔ５ＣＡは、ともにゲート信号線ロー電圧供給回路１４に備えられる。
【００８１】
ｎ番目の基本回路１１３−ｎのｎの値が大きくなる順番を正順とし、ゲート信号が正順にハイ電圧となる走査（スキャン）が順方向走査（順方向スキャン）である。これに対して、ｎの値が小さくなる順番を、正順とは反対であるので逆順とし、ゲート信号が逆順にハイ電圧となる走査（スキャン）が逆方向走査（逆方向スキャン）である。当該実施形態では、順方向走査において、第１乃至第３の実施形態と同様に、基本クロック信号Ｖｎ−２，Ｖｎ，Ｖｎ＋２，Ｖｎ＋４は、この順番で順にハイ電圧となっているが、逆方向走査において、基本クロック信号Ｖｎ−２，Ｖｎ，Ｖｎ＋２，Ｖｎ＋４は、この順番とは逆順にハイ電圧となっている。すなわち、基本クロック信号Ｖｎ＋４，Ｖｎ＋２，Ｖｎ，Ｖｎ−２は、この順番で順にハイ電圧となっている。また、８００番目の基本回路１１３−８００の入力端子ＩＮ３Ａ及び７９９番目の基本回路１１３−２の入力端子ＩＮ３Ａには、対応するゲート信号がないため、補助信号ＶＳＴ１，ＶＳＴ２が、それぞれ入力される。また、１番目の基本回路１１３−１〜４番目の基本回路１１３−４の入力端子ＩＮ４Ａには、対応するゲート信号がないため、４個のダミー回路をそれぞれ設ける。当該実施形態に係るゲート信号線駆動回路では、基本クロック信号Ｖｎ−２，Ｖｎ，Ｖｎ＋２，Ｖｎ＋４をこの順番で順にハイ電圧とすることにより順方向走査が駆動され、基本クロック信号Ｖｎ−２，Ｖｎ，Ｖｎ＋２，Ｖｎ＋４をこの順番とは逆順にハイ電圧とすることにより逆方向走査が駆動され、双方向走査（双方向スキャン）が可能である。
【００８２】
トランジスタＴ５ＢＡの入力端子に入力端子ＩＮ５Ａが、出力端子にノードＮ３が、ゲートに入力端子ＩＮ６Ａが、それぞれ接続される。また、トランジスタＴ５ＣＡの入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ３が、ゲートに入力端子ＩＮ７Ａが、それぞれ接続される。ｎ−２番目の基本回路１１３−（ｎ−２）のノードＮ１ｎ−２がハイ電圧のとき、トランジスタＴ５ＢＡはオン状態となり、基本クロック信号Ｖｎ−２の電圧をノードＮ３に出力する。また、トランジスタＴ５ＣＡは、基本クロック信号Ｖｎがハイ電圧のとき、トランジスタＴ５ＣＡはオン状態となり、ロー電圧線ＶＧＬのロー電圧をノードＮ３に出力する。
【００８３】
図１３は、当該実施形態に係るゲート信号線駆動回路１０４の順方向走査における駆動動作を表すタイミングチャートであり、図には、基本クロック信号Ｖｎ−２，Ｖｎ，Ｖｎ＋２，Ｖｎ＋４、ゲート信号Ｇｎ、ノードＮ１ｎ，Ｎ２ｎ，Ｎ１ｎ−２，Ｎ１ｎ＋２，Ｎ３ｎの時間変化が示されている。ノードＮ１，Ｎ２の電圧変化は、第１の実施形態と同様である。ノードＮ３は、期間Ｐ２及び期間Ｐ４にハイ電圧となり、それ以外の期間でロー電圧となる。
【００８４】
期間Ｐ１及びその以前の期間において、ノードＮ３はロー電圧に維持されている。ｎ−２番目の基本回路１１３−（ｎ−２）のノードＮ１ｎ−２は、図１３に示す通り、期間Ｐ１〜期間Ｐ３にハイ電圧となっている。トランジスタＴ５ＢＡのゲートにノードＮ１ｎ−２が入力され、トランジスタＴ５ＢＡは期間Ｐ１〜期間Ｐ３にオン状態となって、基本クロック信号Ｖｎ−２の電圧をノードＮ３に出力している。期間Ｐ２の始まりの時刻に、基本クロック信号Ｖｎ−２はロー電圧からハイ電圧に変化している。よって、少なくとも基本クロック信号Ｖｎ−２はロー電圧からハイ電圧に変化するタイミングでトランジスタＴ５ＢＡはオン状態となっており、基本クロック信号Ｖｎ−２の電圧をノードＮ３に出力している。図１３に示す通りノードＮ３はハイ電圧となり、トランジスタＴ５Ａはオン状態となって、ロー電圧線ＶＧＬのロー電圧を出力端子ＯＵＴ（対応するゲート信号線１０５）に出力する。基本クロック信号Ｖｎは、期間Ｐ３にハイ電圧となり、トランジスタＴ５ＣＡはオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ３に出力する。トランジスタＴ５ＣＡにより、ノードＮ３は期間Ｐ３に安定的にロー電圧となっている。さらに、トランジスタＴ５Ｂ，Ｔ５Ｃが第１の実施形態と同様の駆動をすることにより、ノードＮ３は、期間Ｐ４にハイ電圧となり、期間Ｐ５及びそれ以降の期間においてロー電圧となる。なお、基本クロック信号Ｖｎは周期的にハイ電圧となるので、トランジスタＴ５Ｃと同様に、トランジスタＴ５ＣＡは周期的にオン状態となって、ノードＮ３にロー電圧線ＶＧＬのロー電圧を出力する。
【００８５】
ここで、ｎ番目の基本回路１１３−ｎを第１の基本回路とする。当該実施形態において、ｎ−２番目の基本回路１１３−（ｎ−２）を第３の基本回路とすると、第３の基本回路の信号ハイ期間は、第１の基本回路（ゲート信号Ｇｎ）の信号ハイ期間の始まり（期間Ｐ３の始まり）から前１クロックとなる時刻に始まっている（期間Ｐ２の始まり）。前述の第２の基本回路と同様に、第３の基本回路はこれに限定されることはない。第１の基本回路の信号ハイ期間の始まりから前１クロック以内にゲート信号の信号ハイ期間が始まる基本回路が望ましい。
【００８６】
図１２に示す通り、トランジスタＴ９Ａの入力端子にロー電圧ＶＧＬが、出力端子にノードＮ１が、ゲートに入力端子ＩＮ４Ａが、それぞれ接続されており、トランジスタＴ９Ａのゲートに、ｎ−４番目の基本回路１１３−（ｎ−４）が出力するゲート信号Ｇｎ−４が入力される。期間Ｐ１にゲート信号Ｇｎ−４がハイ電圧となり、トランジスタＴ９Ａはオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ１に出力するが、ノードＮ１はロー電圧で維持されているので、ノードＮ１の電圧に変化はない。
【００８７】
図１２に示す通り、トランジスタＴ１Ａのゲート及び入力端子に、入力端子ＩＮ３が接続されており（ダイオード接続）、トランジスタＴ１Ａの出力端子にノードＮ１が接続されている。トランジスタＴ７Ａのゲートに入力端子ＩＮ３Ａが、入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ２が、それぞれ接続されている。図１３に示す期間Ｐ４にゲート信号Ｇｎ＋２がハイ電圧となり、トランジスタＴ１Ａはオン状態となって、ゲート信号Ｇｎ＋２のハイ電圧をノードＮ１に出力するが、ノードＮ１はハイ電圧で維持されているので、ノードＮ１の電圧に変化はない。同様に、期間Ｐ４に、トランジスタＴ７Ａはオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ２に出力するが、ノードＮ２はロー電圧で維持されているので、ノードＮ２の電圧に変化はない。
【００８８】
図１４は、当該実施形態に係るゲート信号線駆動回路１０４の逆方向走査における駆動動作を表すタイミングチャートであり、図には、基本クロック信号Ｖｎ−２，Ｖｎ，Ｖｎ＋２，Ｖｎ＋４、ゲート信号Ｇｎ、ノードＮ１ｎ，Ｎ２ｎ，Ｎ１ｎ−２，Ｎ１ｎ＋２，Ｎ３ｎの時間変化が示されている。
【００８９】
前述の通り、第２基本クロック信号は、第１基本クロック信号（基本クロック信号Ｖｎ）より１クロック後にハイ電圧となるクロック信号であり、第４基本クロック信号は、第１基本クロック信号（基本クロック信号Ｖｎ）より１クロック前にハイ電圧となるクロック信号である。順方向走査において、第２基本クロック信号は基本クロック信号Ｖｎ＋２であり、第４基本クロック信号は基本クロック信号Ｖｎ−２であるが、逆方向走査において、第２基本クロック信号は基本クロック信号Ｖｎ−２であり、第４基本クロック信号は基本クロック信号Ｖｎ＋２である。よって、当該実施形態では、トランジスタＴ５Ｂ（第１ロー電圧印加オン制御素子）の入力端子に、順方向走査において第２基本クロック信号が入力し、逆方向走査において第２基本クロック信号の代わりに第４クロック信号が入力すると、言ってもよい。同様に、トランジスタＴ５ＢＡ（第２ロー電圧印加オン制御素子）の入力端子に、順方向走査において第４基本クロック信号が入力し、逆方向走査において第４基本クロック信号の代わりに第２クロック信号が入力すると、言ってもよい。
【００９０】
期間Ｐ１及びその以前の期間において、ノードＮ３はロー電圧に維持されている。ノードＮ１ｎ＋２は、図１４に示す通り、期間Ｐ１〜期間Ｐ３にハイ電圧となっており、トランジスタＴ５Ｂは期間Ｐ２〜期間Ｐ４にオン状態となっている。基本クロック信号Ｖｎ＋２は期間Ｐ２にハイ電圧となり、トランジスタＴ５Ｂは期間２に基本クロック信号Ｖｎ＋２のハイ電圧をノードＮ３に出力する。基本クロック信号Ｖｎは、期間Ｐ３にハイ電圧となり、トランジスタＴ５ＣＡはオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ３に出力する。すなわち、順方向走査においても、逆方向走査においても、トランジスタＴ５ＣＡは、基本クロック信号Ｖｎにより期間Ｐ３にオン状態となり、ノードＮ３を安定的にロー電圧とすることが出来る。ノードＮ１ｎ−２は、図１４に示す通り、期間Ｐ３〜期間Ｐ５にハイ電圧となっており、トランジスタＴ５ＢＡは期間Ｐ３〜期間Ｐ５にオン状態となっている。基本クロック信号Ｖｎ−２は期間Ｐ４にハイ電圧となり、トランジスタＴ５ＢＡは期間４に基本クロック信号Ｖｎ−２のハイ電圧をノードＮ３に出力する。期間Ｐ５に基本クロック信号Ｖｎ＋４はハイ電圧となり、トランジスタＴ５Ｃはオン状態となって、ノードＮ３にロー電圧線ＶＧＬのロー電圧を出力する。期間Ｐ６以降も、基本クロック信号Ｖｎ，Ｖｎ＋４は周期的にハイ電圧となり、トランジスタＴ５ＣＡ，Ｔ５Ｃは周期的にそれぞれオン状態となって、ノードＮ３にロー電圧線ＶＧＬのロー電圧を出力する。よって、逆方向走査においても、ノードＮ３は、期間Ｐ２と期間Ｐ４にハイ電圧となり、それ以外の期間でロー電圧となる。
【００９１】
前述の通り、トランジスタＴ１Ａ，Ｔ７Ａ，Ｔ９Ａは、順方向走査におけるトランジスタＴ１，Ｔ７，Ｔ９と同様の役割を、逆方向走査においてそれぞれ担っている。期間Ｐ２の始まりの時刻に、ｎ＋２番目の基本回路１１３−（ｎ＋２）が出力するゲート信号Ｇｎ＋２がロー電圧からハイ電圧に変化し、トランジスタＴ１Ａはオンされて、トランジスタＴ１Ａがゲート信号Ｇｎ＋２のハイ電圧をノードＮ１に印加し、ノードＮ１はロー電圧からハイ電圧に変化する。同様に、期間Ｐ２の始まりの時刻に、トランジスタＴ７Ａはオンされ、トランジスタＴ７Ａがロー電圧線ＶＧＬのロー電圧をノードＮ２に印加し、ノードＮ２はハイ電圧からロー電圧に変化する。また、期間Ｐ５の始まりの時刻に、ｎ−４番目の基本回路１１３−（ｎ−４）が出力するゲート信号Ｇｎ−４がロー電圧からハイ電圧に変化し、トランジスタＴ９Ａはオンされて、トランジスタＴ９Ａがロー電圧線ＶＧＬのロー電圧をノードＮ１に印加し、ノードＮ１はハイ電圧からロー電圧に変化する。
【００９２】
また、前述の通り、トランジスタＴ１，Ｔ７，Ｔ９は、逆方向走査においては、ノードの電圧変化に寄与しない。期間Ｐ１にゲート信号Ｇｎ＋４がハイ電圧となり、トランジスタＴ９はオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ１に出力するが、ノードＮ１はロー電圧で維持されているので、変化はない。期間Ｐ４にゲート信号Ｇｎ−２がハイ電圧となり、トランジスタＴ１はオン状態となって、ゲート信号Ｇｎ−２のハイ電圧をノードＮ１に出力するが、ノードＮ１はハイ電圧で維持されているので、変化はない。同様に、期間Ｐ４に、トランジスタＴ７Ａはオン状態となって、ロー電圧線ＶＧＬのロー電圧をノードＮ２に出力するが、ノードＮ２はロー電圧で維持されているので、変化はない。
【００９３】
順方向走査において、ゲート信号Ｇｎの信号ハイ期間（図１３に示す期間Ｐ３）の後のクロック（図１３に示す期間Ｐ４）に、トランジスタＴ５Ｂは基本クロック信号Ｖｎ＋２のハイ電圧をノードＮ３に出力し、さらに次のクロック（図１３に示す期間Ｐ５）に、基本クロック信号Ｖｎ＋４のハイ電圧によりトランジスタＴ５Ｃがロー電圧線ＶＧＬのロー電圧をノードＮ３に出力する。また、逆方向走査において、ゲート信号Ｇｎの信号ハイ期間（図１４に示す期間Ｐ３）の後のクロック（図１４に示す期間Ｐ４）に、トランジスタＴ５ＢＡは基本クロック信号Ｖｎ−２のハイ電圧をノードＮ３に出力し、さらに次のクロック（図１４に示す期間Ｐ５）に、基本クロック信号Ｖｎ＋４（＝Ｖｎ−４）のハイ電圧によりトランジスタＴ５Ｃがロー電圧線ＶＧＬのロー電圧をノードＮ３に出力する。当該実施形態において、４相の基本クロック信号を用いており、基本クロック信号Ｖｎ＋４は、基本クロック信号Ｖｎと位相がπずれている。よって、順方向走査においても、逆方向走査においても、基本クロック信号Ｖｎ＋４は、基本クロック信号Ｖｎの２クロック後にハイ電圧となるクロック信号であり、トランジスタＴ５Ｃは図１３及び図１４に示す期間Ｐ５に基本クロック信号Ｖｎ＋４のハイ電圧によりオン状態となり、ロー電圧線ＶＧＬのロー電圧をノードＮ３に出力する。これにより、ノードＮ３は期間Ｐ５に安定的にロー電圧となる。すなわち、トランジスタＴ５Ｃは、順方向走査においても、逆方向走査においても、同じ役割を担うことが出来ている。なお、トランジスタＴ３についても同様である。
【００９４】
このように、本発明に係るゲート信号線駆動回路において、双方向走査を可能とするためには、４相以上の基本クロック信号が必要であり、基本クロック信号の１周期となるｍクロックのｍの値は４以上（ｍ≧４）となる。ｍが４より大きい場合に、トランジスタＴ５Ｃのゲートに入力する基本クロック信号は、第２基本クロック信号がハイ電圧からロー電圧に変化してから、次に第４基本クロック信号がロー電圧からハイ電圧に変化するまでに、ハイ電圧となるクロック信号であってもよい。また、トランジスタＴ５Ｃは、順方向走査においても、逆方向走査においても、第２基本クロック信号のハイ電圧がノードＮ３に出力される後にオンされて、ロー電圧をノードＮ３に出力するが、これに限定されることはなく、ノードＮ３に対して第１ロー電圧印加オン制御素子（トランジスタＴ５Ｃ）と並列に接続される第３ロード電圧印加オン制御素子をさらに設けてもよい。順方向走査においては、第２基本クロック信号のハイ電圧がノードＮ３に出力される後に、第１ロー電圧印加オン制御素子がオンされてロー電圧をノードＮ３に出力し、逆方向走査においては、第２基本クロック信号のハイ電圧がノードＮ３に出力される後に、第３ロー電圧印加オン制御素子がオンされてロー電圧をノードＮ３に出力する。第１及び第３ロー電圧印加オン制御素子の制御端子それぞれに入力する信号は、基本クロック信号が望ましいがそれに限定されることはなく、例えば、第１ロー電圧印加オン制御素子の制御端子にゲート信号Ｇｎ＋４が入力し、第３ロー電圧印加オン制御素子の制御端子にゲート信号Ｇｎー４が入力するとしてもよい。
【００９５】
本発明の実施形態に係る表示装置において、図２に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１５は、本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板１０２の等価回路の概念図であり、図１５は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路が示されている。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。本発明は、上記実施形態に限定されることなく、他のゲート信号線駆動回路及び表示装置に広く適用することが出来る。
【符号の説明】
【００９６】
１１  ゲート信号線ロー電圧保持回路、１２  ゲート信号線ハイ電圧供給回路、１３  ノードＮ１ロー電圧供給、１４  ゲート信号線ロー電圧供給回路、１５  主要回路部、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、１０４  ゲート信号線駆動回路、１０５  ゲート信号線、１０６  データ駆動回路、１０７  映像信号線、１０８  コモン信号線、１０９  ＴＦＴ、１１０  画素電極、１１１  コモン電極、１１２  シフトレジスタ回路、１１２Ａ  偶シフトレジスタ回路、１１２Ａ１  偶シフトレジスタ主要回路部、１１２Ａ２  偶シフトレジスタ副回路部、１１２Ｂ  奇シフトレジスタ回路、１１２Ｂ１  奇シフトレジスタ主要回路部、１１２Ｂ２  奇シフトレジスタ副回路部、１１３  基本回路、１１４  シフトレジスタ制御回路、１１５  制御信号、１２０  表示領域、Ｃ１  昇圧容量、Ｃ２  緩衝容量、Ｃ３  保持容量、Ｇｎ  ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ３Ａ，ＩＮ４，ＩＮ４Ａ，ＩＮ５，ＩＮ５Ａ，ＩＮ６，ＩＮ６Ａ，ＩＮ７，ＩＮ７Ａ，ＩＮＡ，ＩＮＢ，ＩＮＣ  入力端子、Ｎ１，Ｎ２，Ｎ３  ノード、ＯＵＴ，ＯＵＴ２，ＯＵＴ３  出力端子、Ｔ１，Ｔ１Ａ，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ５Ａ，Ｔ５Ｂ，Ｔ５ＢＡ，Ｔ５Ｃ，Ｔ５ＣＡ，Ｔ６，Ｔ７，Ｔ７Ａ，Ｔ９，Ｔ９Ａ  トランジスタ、ＶＧＨ  ハイ電圧、ＶＧＬ  ロー電圧線、Ｖｎ  基本クロック信号、ＶＳＴ１，ＶＳＴ２  補助信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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