(57)【要約】【課題】高効率化を図りつつ、出力電圧におけるリップルを低減すること。【解決手段】共振型スイッチング電源回路１は、入力電圧ＶＩＮを交流電圧信号に変換するトランス３と、交流電圧信号を直流電圧信号ＶＯＵＴに変換して出力端子１７に向けて出力する整流昇圧回路５と、入力電圧ＶＩＮを基にトランス３の一次側に印加される電圧をスイッチングするＦＥＴ７と、設定電圧信号ＶＳＥＴと出力端子１７から帰還された帰還電圧信号とを基に制御電圧信号を生成するエラーアンプ９と、トランス３の一次側の共振周波数に同期したパルス電圧信号ＶＥＸＴを生成し、パルス電圧信号ＶＥＸＴをＦＥＴ７のゲート端子に印加する発振器１３とを備え、制御電圧信号に応じてトランス３の一次側に印加される電圧の波形が制御されるように構成されている。【選択図】図１
2015077005.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を受けて、前記入力電圧を交流電圧信号に変換するトランスと、
前記交流電圧信号を直流電圧信号に変換して出力端子に向けて出力するＡＣ−ＤＣコンバータ回路と、
前記入力電圧を基に前記トランスの一次側に印加される電圧をスイッチングするトランジスタと、
設定電圧信号と出力端子から帰還された帰還電圧信号とを基に制御電圧信号を生成するエラーアンプと、
前記トランスの一次側の共振周波数に同期したパルス電圧信号を生成し、前記パルス電圧信号を前記トランジスタの制御端子に印加する発振器とを備え、
前記制御電圧信号に応じて前記トランスの一次側に印加される電圧の波形が制御されるように構成されている、
共振型スイッチング電源回路。
【請求項２】
前記制御電圧信号が前記トランジスタの制御端子に印加されることにより、前記制御端子に印加される前記パルス電圧信号の波高値が調整されるように構成されている、
請求項１記載の共振型スイッチング電源回路。
【請求項３】
前記発振器によって生成される前記パルス電圧信号のパルスの繰り返しタイミングを、前記トランスの共振タイミングに同期させる同期制御部をさらに備える、
請求項１又は２記載の共振型スイッチング電源回路。
【請求項４】
前記同期制御部は、前記トランスの一次側に印加される電圧の平均値と一致するタイミングを検出する検出回路を有し、
前記発振器は、前記検出回路の検出タイミングに同期させて前記パルス電圧信号を生成する、
請求項３に記載の共振型スイッチング電源回路。
【請求項５】
前記制御電圧信号に応じて、前記制御端子に印加される前記パルス電圧信号のパルス幅が調整されるように構成されている、
請求項１〜４のいずれか１項に記載の共振型スイッチング電源回路。
【請求項６】
前記発振器は、
三角波を生成する三角波発生回路と、
前記三角波のレベルと前記制御電圧信号のレベルとを比較する比較器と、
前記比較器の出力が入力され、前記トランスの一次側に印加される電圧の平均値と一致するタイミングに応じてリセットされるフリップフロップ部とを有し、
前記フリップフロップの出力を基に前記パルス電圧信号を生成する、
請求項５記載の共振型スイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共振型スイッチング電源回路に関する。
【背景技術】
【０００２】
従来、共振型スイッチング電源は、共振周波数を持つ共振回路とその共振回路の出力の調整及び安定化のための安定器とを備えている。この共振回路は、トランスの励磁インダクタンスと並列もしくは直列に挿入される容量成分と、発振を継続させるために正帰還を施すトランス内の補助巻き線とを含んでいる。このような従来の共振型スイッチング電源では、高調波抑制（低ノイズ化）及び効率改善の観点から、安定器において共振周期を維持しながらスイッチングを行うパルス幅変調（PWM：Pulse Width Modulation）を使うことは通常できない。通常は、安定器における制御には、共振回路に加えられる電圧自体を制御する電圧変調（VM：Voltage Modulation）、いわゆる、ドロッパ式制御を使うことが一般的である。
【０００３】
ドロッパ式制御の場合は、電力調整用の半導体素子における発熱の問題がある。このような発熱の問題を軽減する構成としては、下記特許文献１記載の電源回路の構成が知られている。
【０００４】
その他、共振波形を保ちつつ効率改善を実現する制御方式としては、ＺＶＳ（Zero Voltage Switching）等に代表される周波数制御方式がある。この場合、電力を扱う半導体素子は最小１個で済む。その一方で、軽負荷時には原理的には駆動周波数が無限大まで上昇することもあり、駆動用ＩＣ側のエネルギーが増加し、その結果、損失が増大し、バッテリ駆動等の低消費電力の用途には適さない。この損失増大を解決する制御方式としては、下記特許文献２，３に記載の方式が知られている。これらの方式は、トランスの発振を間引きもしくは周期的に止めることにより、通常動作時の数分の一〜数十分の一に低消費電力化する方式である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−６７３３４号公報
【特許文献２】特開２００２−１３６１２５号公報
【特許文献３】特開２００３−１９９３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１記載の電源回路においては、電力調整用のトランジスタで発生する熱は低減されるが、トランスの１次側にプッシュプル接続された２つのトランジスタでの高負荷時の発熱は避けられない。そのため、小型化には限界が生じる。また、上記特許文献２，３に記載の制御方式では、トランスの２次側の最終出力電圧に重畳する低周波のリップル成分が発生する傾向にある。
【０００７】
そこで、本発明は、かかる課題に鑑みて為されたものであり、高効率化を図りつつ、出力電圧におけるリップルを低減することが可能な共振型スイッチング電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一実施形態にかかる共振型スイッチング電源回路は、入力電圧を受けて、前記入力電圧を交流電圧信号に変換するトランスと、交流電圧信号を直流電圧信号に変換して出力端子に向けて出力するＡＣ−ＤＣコンバータ回路と、前記入力電圧を基にトランスの一次側に印加される電圧をスイッチングするトランジスタと、設定電圧信号と出力端子から帰還された帰還電圧信号とを基に制御電圧信号を生成するエラーアンプと、トランスの一次側の共振周波数に同期したパルス電圧信号を生成し、パルス電圧信号をトランジスタの制御端子に印加する発振器とを備え、制御電圧信号に応じてトランスの一次側に印加される電圧の波形が制御されるように構成されている。
【０００９】
このような共振型スイッチング電源回路によれば、トランジスタの制御端子にトランスの一次側の共振周波数に同期したパルス電圧信号が印加されることにより、トランスの一次側に印加される電圧が、入力電圧を基にパルス電圧信号に応じてスイッチングされる。これにより、トランスの発振が安定化される。それとともに、設定電圧と出力から帰還された帰還電圧信号とを基に制御電圧信号が生成され、その制御電圧信号を基にトランスの一次側に印加される電圧の波形が制御される。このような構成により、電力調整用のトランジスタが１つのみで済み、高効率を維持できるとともに、軽負荷時に出力にリップルを生じさせること無く低消費電力化が可能にされる。
【００１０】
ここで、制御電圧信号がトランジスタの制御端子に印加されることにより、制御端子に印加されるパルス電圧信号の波高値が調整されるように構成されていることが好適である。かかる構成を採れば、トランスの一次側に印加される電圧をドロッパ式で制御することができ、軽負荷時にリップルを生じさせること無く高効率化が実現される。
【００１１】
また、発振器によって生成されるパルス電圧信号のパルスの繰り返しタイミングを、トランスの共振タイミングに同期させる同期制御部をさらに備えることも好適である。この場合、トランスの発振をより安定化させることができ、出力電圧の安定化が可能になる。
【００１２】
さらに、同期制御部は、トランスの一次側に印加される電圧の平均値と一致するタイミングを検出する検出回路を有し、発振器は、検出回路の検出タイミングに同期させてパルス電圧信号を生成することも好適である。こうすれば、トランスの発振をより安定化させることができ、出力電圧の安定化が可能になる。
【００１３】
またさらに、制御電圧信号に応じて、制御端子に印加されるパルス電圧信号のパルス幅が調整されるように構成されていることも好適である。こうすれば、負荷に応じてトランスの一次側に供給する電力量の自由度が高まり、軽負荷〜重負荷に亘って効率を高めることができる。
【００１４】
さらにまた、発振器は、三角波を生成する三角波発生回路と、三角波のレベルと制御電圧信号のレベルとを比較する比較器と、比較器の出力が入力され、トランスの一次側に印加される電圧の平均値と一致するタイミングに応じてリセットされるフリップフロップ部とを有し、フリップフロップの出力を基にパルス電圧信号を生成する、ことも好適である。かかる構成を採れば、簡易な回路構成で、共振周波数に同期し、パルス幅が調整されたパルス電圧信号を生成することができる。
【発明の効果】
【００１５】
本発明によれば高効率化を図りつつ、出力電圧におけるリップルを低減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態の共振型スイッチング電源回路１の概略構成を示すブロック図である。
【図２】図１の共振型スイッチング電源回路１において、トランス３の一次側巻き線に印加される電圧Ｖ１、トランス３の一次側巻き線を流れる電流Ｉ１、共振波形ゼロ平均点検出回路１１の検出信号Ｖ２、及びパルス電圧信号ＶＥＸＴの時間変化のシミュレーション結果を示す図である。
【図３】図１の共振型スイッチング電源回路１において、トランス３の一次側巻き線に印加される電圧Ｖ１、トランス３の一次側巻き線を流れる電流Ｉ１、共振波形ゼロ平均点検出回路１１の検出信号Ｖ２、及びパルス電圧信号ＶＥＸＴの時間変化の実測結果を示す図である。
【図４】図１の共振型スイッチング電源回路１におけるトランス３の入力電流と出力電圧ＶＯＵＴの関係を示すグラフである。
【図５】本発明の第２実施形態の共振型スイッチング電源回路１０１の概略構成を示すブロック図である。
【図６】図５の発振器１１３で処理される信号のタイミングチャートである。
【図７】図５の共振型スイッチング電源回路１０１におけるＦＥＴ７の対グラウンド電位Ｖｄｓの時間変化のシミュレーション結果を示す図である。
【図８】図５の共振型スイッチング電源回路１０１におけるＦＥＴ７の対グラウンド電位Ｖｄｓの時間変化の実測結果を示す図である。
【図９】図５の共振型スイッチング電源回路１０１の出力する直流電圧信号ＶＯＵＴに重畳したリップルの時間変化の波形を示す図である。
【図１０】共振型スイッチング電源回路１０１における出力電流を様々に変化させた場合の損失及び変換効率の特性を従来方式と比較して示すグラフである。
【図１１】従来の共振型スイッチング電源回路９０１の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら本発明による共振型スイッチング電源回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１８】
［第１実施形態］
図１は、本発明の第１実施形態の共振型スイッチング電源回路１の概略構成を示すブロック図である。本実施形態による共振型スイッチング電源回路１は、負荷装置Ａに対して高圧の直流電圧を供給するための電源装置である。
【００１９】
同図に示すように、共振型スイッチング電源回路１は、トランス３、整流昇圧回路（ＡＣ−ＤＣコンバータ回路）５、電界効果トランジスタ（トランジスタ）７、エラーアンプ９、共振波形ゼロ平均点検出回路（同期制御部）１１、及び発振器１３を含んで構成されている。
【００２０】
トランス３には、一次側巻き線の一端において入力電圧ＶＩＮが印加され、一次側巻き線の他端において、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）７のドレイン端子、トランス３とともに共振回路を構成するキャパシタ２５、及びＦＥＴ７内部の寄生ダイオードであるダイオード２７が接続されている。このトランス３は、ＦＥＴ７により入力電圧ＶＩＮを基準にしてトランス３の一次側巻き線に印加される電圧がスイッチングされることにより、入力電圧ＶＩＮを交流電圧信号ＶＡＣに変換して出力する。また、ダイオード２７の存在により、ＦＥＴ７がオンする直前に共振電流がダイオード２７を流れるので、ＦＥＴ７のドレイン電流が持ち上がらずにソフトスイッチングが比較的容易に行われる。整流昇圧回路５は、いわゆるコッククロフト・ウォルトン回路であり、交流電圧信号ＶＡＣを直流電圧信号ＶＯＵＴに所定の増幅率で昇圧して、直流電圧信号ＶＯＵＴを出力端子１７に向けて出力する。
【００２１】
エラーアンプ９は、その反転入力に出力端子１７が接続され、その非反転入力に可変の設定電圧信号ＶＳＥＴが印加されおり、設定電圧信号ＶＳＥＴと出力端子１７から帰還された直流電圧信号（帰還電圧信号）ＶＯＵＴとの差分の電圧を出力する。さらに、エラーアンプ９の出力は、所定の増幅率Ｋを有するアンプ１９、ダイオード２１、及び抵抗２３を介して、ＦＥＴ７のゲート端子（制御端子）に接続されている。このような構成により、直流電圧信号ＶＯＵＴと設定電圧信号ＶＳＥＴとの差分の電圧を増幅率Ｋでスケーリングした制御電圧信号ＶＣＮＴが、ＦＥＴ７のゲート端子に印加される。
【００２２】
共振波形ゼロ平均点検出回路１１は、その入力にトランス３の一次側巻き線の他端が接続され、出力が発振器１３に接続されている。この共振波形ゼロ平均点検出回路１１は、トランス３の一次側巻き線に印加される電圧の時間変化を基にして、その電圧が平均値と一致するタイミングを検出して、そのタイミングを通知する信号を発振器１３に出力する。
【００２３】
発振器１３は、共振波形ゼロ平均点検出回路１１の出力を基に、トランス３の一次側の共振周波数に同期し、オン時間が所定時間で固定されたパルス電圧信号ＶＥＸＴを生成する。このオン時間は、パルス電圧信号ＶＥＸＴがトランス３の共振を持続させるのに必要な程度の長さに設定される。具体的には、発振器１３は、パルス電圧信号ＶＥＸＴのパルス波形の繰り返しタイミングを、共振波形ゼロ平均点検出回路１１の出力に同期させることにより、トランス３の共振タイミングに同期させる。この発振器１３は、その出力が抵抗２６とダイオード２８との並列回路を介してＦＥＴ７のゲート端子に接続され、生成したパルス電圧信号ＶＥＸＴをＦＥＴ７のゲート端子に印加する。例えば、発振器１３は、パルス電圧信号ＶＥＸＴとしては、最大デューティ比が２０％の電圧波形に設定する。なお、抵抗２６とダイオード２８との並列回路は、ＦＥＴ７を駆動する際のオン／オフの時間を変える役割を有する。つまり、オン時間（ロー→ハイ）は抵抗とＦＥＴ７の入力容量で遅くなる一方、オフ時（ハイ→ロー）ではダイオード２８を用いて高速にＦＥＴ７の入力容量から電荷を引き抜くように動作する。共振型駆動方式であるので、オン動作を遅くしてスイッチングノイズを減らしオフ動作を素早くしてスイッチング損失を低減している。
【００２４】
図２には、共振型スイッチング電源回路１において、トランス３の一次側巻き線に印加される電圧Ｖ１、トランス３の一次側巻き線を流れる電流Ｉ１、共振波形ゼロ平均点検出回路１１の検出信号Ｖ２、及びパルス電圧信号ＶＥＸＴの時間変化のシミュレーション結果を示し、図３には、電圧Ｖ１、電流Ｉ１、検出信号Ｖ２、及びパルス電圧信号ＶＥＸＴの時間変化の実測結果を示している。これらの結果に示すように、電圧Ｖ１の周期、すなわち、トランス３の一次側の共振周期に同期した周期をもつようにパルス電圧信号ＶＥＸＴが生成される。
【００２５】
このような構成の共振型スイッチング電源回路１によれば、ＦＥＴ７のゲート端子にトランス３の一次側の共振周波数に同期したパルス電圧信号ＶＥＸＴが印加されることにより、トランス３の一次側に印加される電圧が、入力電圧ＶＩＮを基にパルス電圧信号ＶＥＸＴに応じてスイッチングされる。これにより、トランス３の発振が安定化される。それとともに、設定電圧信号ＶＳＥＴと出力から帰還された直流電圧信号ＶＯＵＴとの差分電圧である制御電圧信号ＶＣＮＴが生成され、その制御電圧信号ＶＣＮＴを基にトランス３の一次側に印加される電圧の波高値が調整されるようにその電圧波形が制御される。このような構成により、電力調整用のパワートランジスタが１つのみで済み高負荷時の高効率を維持できるとともに、軽負荷時に出力に発振の間引きもしくは停止に起因したリップルを生じさせること無く低消費電力化が可能にされる。特に、高負荷時には共振型スイッチング動作、軽負荷時にはドロッパ式制御を行うので、負荷に関わらず高効率が維持される。すなわち、負荷が増加した場合には、トランス３に印加されるバイアス電圧が大きくなり飽和動作に近づき効率が改善される。逆に負荷が軽くなると、非飽和領域に入るので若干電力変換効率は悪化するが、間欠発振を起こすことなく制御可能である。
【００２６】
ここで、制御電圧信号ＶＣＮＴがＦＥＴ７のゲート端子に印加されることにより、ゲート端子に印加されるパルス電圧信号ＶＥＸＴの波高値が調整されるように構成されている。そのため、トランス３の一次側巻き線に印加される電圧をドロッパ式で制御することができ、軽負荷時にリップルを生じさせること無く高効率化が実現される。
【００２７】
また、トランス３の一次側巻き線に印加される電圧の平均値と一致するタイミングを検出する共振波形ゼロ平均点検出回路１１を有し、発振器１３は共振波形ゼロ平均点検出回路１１の検出タイミングに同期させてパルス電圧信号ＶＥＸＴを生成する。こうすることにより、トランス３の発振をより安定化させることができ、出力電圧ＶＯＵＴのレベルの安定化が可能になる。
【００２８】
図１１には、従来のドロッパ式制御を採用した共振型スイッチング電源回路９０１の概略構成を示している。つまり、従来の共振型スイッチング電源回路９０１は、エラーアンプ９０９の出力が制御端子に入力されたトランジスタ９０７と、トランス９０３の一次側にプッシュプル接続された２つのトランジスタ９０７Ｂ，９０７Ｃとの３つのパワー素子が必要とされており、トランス９０３に帰還巻き線９１１も必要とされているので、構造が複雑で回路の小型化が困難である。また、オン−オン方式の自励式を採用しているため、起動不良の可能性もある。さらに、負荷に関わらずドロッパ式制御で動作するので、効率も悪い。これに対して、本実施形態では、エラーアンプ９の出力に応じてトランス３に印加する電圧の振幅を制御することにより、パワー素子を１個のみとし、帰還巻き線も不要とした単純な構造で小型化が容易な共振型スイッチング電源を実現している。また、オン−オフ方式の他励式を採用しているため、起動不良は原理的に生じえない。さらに、共振スイッチング制御を採用しているのでノイズが少なく高効率である。
【００２９】
図４は、共振型スイッチング電源回路１におけるトランス３の入力電流と出力電圧ＶＯＵＴの関係を示すグラフである。この場合、入力電圧ＶＩＮは３．３Ｖに設定されている。この結果より、入力電流の増加に応じて出力電圧ＶＯＵＴが０〜１５００Ｖの範囲で安定して出力されていることがわかる。
【００３０】
［第２実施形態］
次に、本発明の第２実施形態について説明する。図５は、本発明の第２実施形態の共振型スイッチング電源回路１０１の概略構成を示すブロック図である。本実施形態による共振型スイッチング電源回路１０１の共振型スイッチング電源回路１との相違点は、発振器１１３が、ＦＥＴ７のスイッチング用のパルス電圧信号ＶＥＸＴを生成する際に、パルス幅を調整する制御を行うことが可能なように構成されている点である。
【００３１】
具体的には、共振型スイッチング電源回路１０１を構成する発振器１１３は、パルス電圧信号ＶＥＸＴのパルス波形のオン時間の幅を、負荷Ａと設定電圧信号ＶＳＥＴによって設定される出力設定値とに応じて動的に調整する。この発振器１１３は、三角波発生部１１３ａ，比較器１１３ｂ、及びフリップフロップ１１３ｃにより構成されている。三角波発生部１１３ａは、共振波形ゼロ平均点検出回路１１からの出力を受け、トランス３の一次側の共振周波数に同期した三角波の電圧信号を生成する。比較器１１３ｂは、エラーアンプ９及び三角波発生部１１３ａの出力を受け、エラーアンプ９の出力電圧レベルと三角波発生部１１３ａの生成する三角波の電圧レベルとを比較することにより、エラーアンプ９の出力電圧と三角波の電圧レベルが一致するタイミングでリセット信号を生成し、そのリセット信号をフリップフロップ１１３ｃに入力する。フリップフロップ１１３ｃは、共振波形ゼロ平均点検出回路１１の出力がセット信号として、比較器１１３ｂの出力がリセット信号として、それぞれ入力され、トランス３の共振周波数に同期したパルス電圧信号ＶＥＸＴを、そのパルス波形のオン時間の幅がエラーアンプ９の出力電圧に比例して調整された電圧波形として生成する。このフリップフロップ１１３ｃの出力は、トーテムポール形式の低インピーダンスバッファ（図示せず）、及び抵抗２６とダイオード２８との並列回路を介して、ＦＥＴ７のゲート端子に接続される。
【００３２】
図６は、発振器１１３で処理される信号のタイミングチャートを示しており、（ａ）は、フリップフロップ１１３ｃに入力されるセット信号Ｓ、（ｂ）は、三角波発生部１１３ａによって生成される三角波ＣＳ及びエラーアンプ９の出力電圧ＣＯＭＰ、（ｃ）は、フリップフロップ１１３ｃに入力されるリセット信号Ｒ、（ｄ）は、フリップフロップ１１３ｃからＦＥＴ７に入力されるパルス電圧信号ＶＥＸＴ、をそれぞれ示している。同図に示すように、トランス３の共振周波数に同期したセット信号Ｓが生成されると同時に、三角波ＣＳのレベルが出力電圧ＣＯＭＰのレベルに一致するタイミングでオンするリセット信号Ｒが生成される。そして、フリップフロップ１１３ｃは、セット信号Ｓの立下りのタイミングでセットされ、リセット信号Ｒの立ち上がりのタイミングでリセットされるようなパルス電圧信号ＶＥＸＴを出力する。このような発振器１１３の構成により、トランス３の発振周波数に同期し、かつ、エラーアンプ９の出力に応じてパルス幅が調整されたパルス電圧信号ＶＥＸＴを生成できる。
【００３３】
本実施形態の共振型スイッチング電源回路１０１によっても、電力調整用のパワートランジスタが１つのみで済み高負荷時の高効率を維持できるとともに、軽負荷時に出力に発振の間引きもしくは停止に起因したリップルを生じさせること無く低消費電力化が可能にされる。さらに、エラーアンプ９の出力する制御電圧信号に応じてパルス電圧信号ＶＥＸＴのパルス幅が調整されるように構成されているので、負荷及び出力設定値に応じてトランス３の一次側に供給される電力量の自由度が高まり、軽負荷〜重負荷に亘って効率を高めることができる。さらにまた、発振器１１３は、簡易な回路構成で、共振周波数に同期し、パルス幅が調整されたパルス電圧信号ＶＥＸＴを生成することができる。
【００３４】
図７には、共振型スイッチング電源回路１０１におけるＦＥＴ７の対グラウンド電位（ドレインーソース間電位）Ｖｄｓの時間変化のシミュレーション結果を示し、（ａ）は軽負荷接続時の結果、（ｂ）は中負荷接続時の結果、（ｃ）は高負荷接続時の結果、（ｄ）は重負荷接続時の結果をそれぞれ示している。また、図８には、共振型スイッチング電源回路１０１におけるＦＥＴ７の対グラウンド電位Ｖｄｓの時間変化の実測結果を示し、（ａ）は出力設定値が−２００Ｖの場合、（ｂ）は出力設定値が−４００Ｖの場合、（ｃ）は出力設定値が−６００Ｖの場合、（ｄ）は出力設定値が−８００Ｖの場合、（ｅ）は出力設定値が−１０００Ｖの場合、（ｆ）は出力設定値が−１２００Ｖの場合の結果をそれぞれ示している。これらの結果から、出力電圧に応じてドロッパ式動作とスイッチング動作とがシームレスに移行していることがわかる。すなわち、図８（ａ），（ｂ），（ｃ）の場合は、振幅制御（ドロッパ式制御）がメインの状態で、自己損失効果により動作周波数がほぼ一定に維持されている。つまり、自動的に周波数制限がかかっている。一方、図８（ｄ），（ｅ），（ｆ）の場合は、スイッチング動作がメインの状態でオン時間が出力設定値に応じて変化している。また、シミュレーション波形と実測波形とが良く一致している。
【００３５】
さらに、図９には、共振型スイッチング電源回路１０１の出力する直流電圧信号ＶＯＵＴに重畳したリップルの時間変化の波形を示している。このように、発振の間引きもしくは停止に起因したリップルの低周波成分は低減されていることがわかった。
【００３６】
また、図１０には、共振型スイッチング電源回路１０１，９０１における出力電流を様々に変化させた場合の損失及び変換効率の特性を示している。この結果より、本実施形態においては従来方式に比較して、広い出力電流の範囲において効率が大幅に改善され、損失も大きく低下していることがわかる。
【００３７】
なお、本発明は、上述した実施形態に限定されるものではない。
【００３８】
例えば、トランスの一次側に印加される電圧をスイッチングするトランジスタとしては、ＦＥＴに限らず、バイポーラトランジスタでも良い。共振型スイッチング電源回路１，１０１においては、発振器１３がトランス３の一次側の信号が電源電圧と交わるゼロクロス点検出して、外部発振信号を共振周波数に同期させていたが、負荷変動が非常に小さいことが予測される場合には共振周波数近辺の固定周波数で外部発振信号を発振させてもよい。
【００３９】
また、共振型スイッチング電源回路１，１０１においては、出力の安定化のためにエラーアンプ９の出力を抵抗２３を介してＦＥＴ７のゲート端子に印加していたが、この代わりに、ＦＥＴ７のゲート端子に印加されるパルス信号のパルス幅を制御する動作を行ってもよい。また、エラーアンプ９の出力に応じて入力電圧ＶＩＮを調整する制御を行ってもよい。また、使用するＦＥＴ７の閾値電圧Ｖｔｈが高い場合には、明示的にＦＥＴ７のゲート電圧をエラーアンプ９の出力に応じて制御する必要はない。
【符号の説明】
【００４０】
１，１０１…共振型スイッチング電源回路、３…トランス、５…整流昇圧回路（ＡＣ−ＤＣコンバータ回路）、７…ＦＥＴ、９…エラーアンプ、１１…共振波形ゼロ平均点検出回路（同期制御部）、１３，１１３…発振器、１７…出力端子、１１３ａ…三角波発生部（三角波発生回路）、１１３ｂ…比較器、１１３ｃ…フリップフロップ、Ａ…負荷装置、ＶＩＮ…入力電圧、ＶＡＣ…交流電圧信号、ＶＳＥＴ…設定電圧信号。
【図１】
2015077005.tif 000003
【図２】
2015077005.tif 000004
【図３】
2015077005.tif 000005
【図４】
2015077005.tif 000006
【図５】
2015077005.tif 000007
【図６】
2015077005.tif 000008
【図７】
2015077005.tif 000009
【図８】
2015077005.tif 000010
【図９】
2015077005.tif 000011
【図１０】
2015077005.tif 000012
【図１１】
2015077005.tif 000013