(57)【要約】【課題】結晶性の酸化物半導体膜を提供する。【解決手段】結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を含むターゲットにイオンを衝突させることで、ガリウム原子、亜鉛原子および酸素原子を有する第１の層と、インジウム原子および酸素原子を有する第２の層と、ガリウム原子、亜鉛原子および酸素原子を含む第３の層と、が順に積み重なった平板状のＩｎ−Ｇａ−Ｚｎ酸化物を剥離させ、平板状のＩｎ−Ｇａ−Ｚｎ酸化物を、結晶性を維持したまま基板上に不規則に堆積させる。【選択図】図１
2015025200.tif 000002
【特許請求の範囲】
【請求項１】
基板上の酸化物半導体膜であって、
前記酸化物半導体膜は、複数の平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を有し、
前記複数の平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物の向きが不規則に配置され、
透過型電子顕微鏡によって、結晶粒界が確認されないことを特徴とする酸化物半導体膜。
【請求項２】
請求項１において、
平面の円相当径が１ｎｍ以上３ｎｍ以下である前記平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を有することを特徴とする酸化物半導体膜。
【請求項３】
請求項１または請求項２において、
厚さが０．５ｎｍ以上０．９ｎｍ以下である前記平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を有することを特徴とする酸化物半導体膜。
【請求項４】
結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を含むターゲットにイオンを衝突させることで、ガリウム原子、亜鉛原子および酸素原子を有する第１の層と、インジウム原子および酸素原子を有する第２の層と、ガリウム原子、亜鉛原子および酸素原子を含む第３の層と、が順に積み重なった平板状のＩｎ−Ｇａ−Ｚｎ酸化物を剥離させ、
前記平板状のＩｎ−Ｇａ−Ｚｎ酸化物を、結晶性を維持したまま基板上に不規則に堆積させることを特徴とする酸化物半導体膜の作製方法。
【請求項５】
請求項４において、
前記ターゲットに含まれる前記結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物の組成式がＩｎＧａＺｎＯ４であることを特徴とする酸化物半導体膜の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体膜、半導体装置、表示装置、液晶表示装置、発光装置に関する。または、半導体膜、半導体装置、表示装置、液晶表示装置、発光装置の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置の駆動方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、表示装置、記憶装置、半導体回路および電子機器などは、半導体装置に含まれる場合や半導体装置を有する場合がある。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
【０００４】
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
【０００５】
近年は、酸化物半導体膜が注目されている。例えば、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体膜に用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００６】
ところで、１９８５年には、Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶の合成が報告されている（非特許文献１参照。）。また、Ｉｎ−Ｇａ−Ｚｎ酸化物がホモロガス構造をとり、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは自然数。）という組成式で記述されることが報告されている（非特許文献２参照。）。
【０００７】
また、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用いたトランジスタと比べ、優れた電気特性および信頼性を有する、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用いたトランジスタについて報告されている（非特許文献３参照。）。ここでは、ＣＡＡＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）を有するＩｎ−Ｇａ−Ｚｎ酸化物膜は、結晶粒界が明確に確認されないことが報告されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５２８号公報
【非特許文献】
【０００９】
【非特許文献１】Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ  Ｔ．  Ｍｏｈｒｉ：  Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．  ６０  （１９８５）  ３８２−３８４．
【非特許文献２】Ｎ．  Ｋｉｍｉｚｕｋａ，  Ｍ．  Ｉｓｏｂｅ，  ａｎｄ  Ｍ．  Ｎａｋａｍｕｒａ：  Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．  １１６  （１９９５）  １７０．
【非特許文献３】Ｓ．  Ｙａｍａｚａｋｉ，  Ｊ．  Ｋｏｙａｍａ，  Ｙ．  Ｙａｍａｍｏｔｏ，  ａｎｄ  Ｋ．  Ｏｋａｍｏｔｏ：  ＳＩＤ  ２０１２  ＤＩＧＥＳＴ  １８３−１８６．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
結晶性の酸化物半導体膜を提供することを課題の一とする。または、結晶性の酸化物半導体膜を作製する方法を提供することを課題の一とする。
【００１１】
または、当該酸化物半導体膜を成膜可能なスパッタリング用ターゲットを提供することを課題の一とする。
【００１２】
または、当該スパッタリング用ターゲットの使用方法を提供することを課題の一とする。
【００１３】
または、酸化物半導体膜を用いた電気特性の安定したトランジスタを提供することを課題の一とする。
【００１４】
または、当該トランジスタを有する信頼性の高い半導体装置を提供することを課題の一とする。
【００１５】
または、オフ電流の低い半導体装置を提供することを課題とする。または、消費電力の低い半導体装置を提供することを課題とする。または、新規な半導体装置を提供することを課題とする。
【００１６】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１７】
本発明の一態様に係る酸化物半導体膜は、例えば、基板上の酸化物半導体膜であって、酸化物半導体膜は、複数の平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を有し、複数の平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物の向きが不規則に配置され、透過型電子顕微鏡によって、結晶粒界が確認されない。
【００１８】
なお、例えば、複数の平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物は、平面の円相当径が１ｎｍ以上３ｎｍ以下であることが好ましい。または、例えば、複数の平板状の結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物は、厚さが０．５ｎｍ以上０．９ｎｍ以下であることが好ましい。
【００１９】
または、本発明の一態様は、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を含むターゲットにイオンを衝突させることで、ガリウム原子、亜鉛原子および酸素原子を有する第１の層と、インジウム原子および酸素原子を有する第２の層と、ガリウム原子、亜鉛原子および酸素原子を含む第３の層と、が順に積み重なった平板状のＩｎ−Ｇａ−Ｚｎ酸化物を剥離させ、平板状のＩｎ−Ｇａ−Ｚｎ酸化物を、結晶性を維持したまま基板上に不規則に堆積させる酸化物半導体膜の作製方法である。
【００２０】
なお、例えば、ターゲットに含まれる結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物の組成式がＩｎＧａＺｎＯ４であることが好ましい。
【００２１】
なお、例えば、イオンが、酸素の陽イオンであることが好ましい。
【００２２】
または、本発明の一態様は、上述した酸化物半導体膜を用いたトランジスタである。または、本発明の一態様は、当該トランジスタを有する半導体装置である。
【発明の効果】
【００２３】
結晶性の酸化物半導体膜を提供することができる。
【００２４】
または、当該酸化物半導体膜を成膜可能なスパッタリング用ターゲットを提供することができる。
【００２５】
または、酸化物半導体膜を用いた電気特性の安定したトランジスタを提供することができる。
【００２６】
または、当該トランジスタを有する信頼性の高い半導体装置を提供することができる。
【００２７】
または、オフ電流の低い半導体装置を提供することができる。または、消費電力の低い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様に係る酸化物半導体膜の成膜方法を示すモデル図。
【図２】本発明の一態様に係るターゲットの断面ＨＡＡＤＦ−ＳＴＥＭ像。
【図３】ＩｎＧａＺｎＯ４の結晶を説明する図。
【図４】原子が衝突する前のＩｎＧａＺｎＯ４の構造などを説明する図。
【図５】原子が衝突した後のＩｎＧａＺｎＯ４の構造などを説明する図。
【図６】ペレットを示す図。
【図７】ｎｃ−ＯＳ膜の高分解能平面ＴＥＭ像、ならびに高分解能平面ＴＥＭ像のフーリエ変換像、および高分解能平面ＴＥＭ像の逆フーリエ変換像。
【図８】ｎｃ−ＯＳ膜のナノビーム電子線回折パターン。
【図９】石英基板のナノビーム電子線回折パターン。
【図１０】数ｎｍまで薄片化したｎｃ−ＯＳ膜のナノビーム電子線回折パターン。
【図１１】ｎｃ−ＯＳ膜の構造解析結果を示す図。
【図１２】ｎｃ−ＯＳ膜の構造解析結果を示す図。
【図１３】ｎｃ−ＯＳ膜の構造解析結果を示す図。
【図１４】計算に用いた構造モデルを示す図。
【図１５】結晶ＩｎＧａＺｎＯ４の計算による構造解析結果を示す図。
【図１６】非晶質ＩｎＧａＺｎＯ４の計算による構造解析結果を示す図。
【図１７】第１ピークのＦＷＨＭを示す図。
【図１８】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図１９】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２０】本発明の一態様に係る表示装置の一例を示す回路図、上面図および断面図。
【図２１】本発明の一態様に係る表示装置の一例を示す回路図および断面図。
【図２２】本発明の一態様に係る半導体記憶装置の一例を示す回路図およびタイミングチャート。
【図２３】本発明の一態様に係る半導体記憶装置の一例を示すブロック図および回路図。
【図２４】本発明の一態様に係るＣＰＵの一例を示すブロック図。
【図２５】本発明の一態様に係る半導体装置の設置例を示す図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００３１】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００３２】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３３】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３４】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３５】
なお、半導体層の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体層のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体層が酸化物半導体層である場合、半導体層の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体層の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体層がシリコン層である場合、半導体層の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【００３７】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３８】
＜酸化物半導体膜の構造＞
以下では、トランジスタの半導体膜に用いることが可能な酸化物半導体膜の構造について説明する。
【００３９】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【００４０】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【００４１】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【００４２】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００４３】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜における主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【００４４】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【００４５】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【００４６】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【００４７】
次に、多結晶酸化物半導体膜について説明する。
【００４８】
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認できる場合がある。
【００４９】
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。したがって、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
【００５０】
次に、微結晶酸化物半導体膜について説明する。
【００５１】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【００５２】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いて電子線回折パターン（制限視野電子線回折パターンともいう。）を取得すると、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折パターン（ナノビーム電子線回折パターンともいう。）を取得すると、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折パターンを取得すると、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折パターンを取得すると、リング状の領域内に複数のスポットが観測される場合がある。
【００５３】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【００５４】
したがって、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。したがって、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。
【００５５】
一方、ｎｃ−ＯＳ膜を用いたトランジスタは、非晶質酸化物半導体膜を用いたトランジスタと比べて、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
【００５６】
次に、非晶質酸化物半導体膜について説明する。
【００５７】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【００５８】
非晶質酸化物半導体膜は、ＴＥＭによる観察像で、結晶部を確認することができない。
【００５９】
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
【００６０】
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
【００６１】
したがって、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。したがって、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。したがって、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
【００６２】
次に、単結晶酸化物半導体膜について説明する。
【００６３】
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。したがって、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。したがって、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【００６４】
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
【００６５】
以上に示したように、酸化物半導体膜は様々な構造をとることがわかる。また、各々の構造は、それぞれ利点を有するため、用途に応じて最適な構造を有する酸化物半導体膜を用いることが好ましい。
【００６６】
＜ｎｃ−ＯＳ膜の成膜モデル＞
以下では、本発明の一態様に係る結晶性の酸化物半導体膜であるｎｃ−ＯＳ膜について説明する。
【００６７】
ｎｃ−ＯＳ膜は、結晶中の劈開面を利用して成膜することができる。以下では、スパッタリング法によるｎｃ−ＯＳ膜の成膜モデルについて説明する。
【００６８】
図１は、スパッタリング法によりｎｃ−ＯＳ膜が成膜される様子を示した成膜室内の模式図である。
【００６９】
ターゲット１８０は、バッキングプレート１６０上に接着されている。ターゲット１８０およびバッキングプレート１６０下には、マグネット１７０ａ、マグネット１７０ｂおよびマグネット１７０ｃが配置される。マグネット１７０ａ、マグネット１７０ｂおよびマグネット１７０ｃによって、ターゲット１８０上には磁力線１９０で表される磁界が生じている。なお、マグネット１７０ａおよびマグネット１７０ｃはバッキングプレート１６０側をＳ極としており、マグネット１７０ｂはバッキングプレート１６０側をＮ極としているが、これに限定されない。例えば、マグネット１７０ａおよびマグネット１７０ｃはバッキングプレート１６０側をＮ極とし、マグネット１７０ｂはバッキングプレート１６０側をＳ極としても構わない。
【００７０】
ターゲット１８０は、劈開面１８５を有する。ターゲット１８０には、複数の劈開面１８５が存在するが、ここでは理解を容易にするため一つのみを示す。
【００７１】
基板１５０は、ターゲット１８０と向かい合うように配置している。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５０体積％以上の割合で含む混合ガス）で満たされ、低圧（０．１Ｐａから１０Ｐａ程度）に制御される。ここで、ターゲット１８０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット１８０上の磁界によって、領域１３０は高密度プラズマ領域となる。領域１３０では、成膜ガスがイオン化することで、イオン１２０が形成される。イオン１２０は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
【００７２】
イオン１２０は、電界によってターゲット１８０側に加速され、やがてターゲット１８０と衝突する。このとき、劈開面１８５から平板状（ペレット状）のスパッタ粒子であるペレット１００が剥離し、叩き出される。
【００７３】
ペレット１００の平面の形状は、三角形（正三角形）となる場合や、三角形が２個以上６個以下合わさった形状となる場合がある。例えば、三角形（正三角形）が２個合わさった形状は四角形（ひし形）となり、三角形（正三角形）が６個合わさった形状は六角形（正六角形）となる。図１には、ペレット１００の代表的な形状として、平面が正三角形の形状、平面がひし形の形状、平面がひし形を２個並べた形状、平面が正六角形の形状の場合を示す。
【００７４】
ペレット１００は、領域１３０を通過する際にプラズマから電荷を受け取ることで、端部が負または正に帯電する場合がある。図１には、ペレット１００の平面が正六角形である場合と、平面が正三角形である場合について、拡大図を示している。拡大図に示すように、ペレット１００の端部は、酸素で終端され、当該酸素が負に帯電する可能性がある。ペレット１００は、端部が同じ極性の電荷を帯びることにより、電荷同士の反発が起こり、平板状の形状を維持することが可能となる。
【００７５】
叩き出されたペレット１００が、基板１５０に到達するまでの動きとして想定される例を示す。例えば、ペレット１００は、プラズマ中を直線的に飛ぶ。ペレット１００が、基板１５０に積み重なることで、ｎｃ−ＯＳ膜を得ることができる。ペレット１００は、ほとんどマイグレーションを起こすことなく、不規則な向きで基板１５０に堆積する。したがって、ｎｃ−ＯＳ膜は、結晶性を有し、かつ配向性を有さない酸化物半導体膜となる。
【００７６】
このように、ｎｃ−ＯＳ膜の形成には、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。
【００７７】
なお、イオン１２０がターゲット１８０に衝突した際には、ペレット１００以外にもターゲットを構成する原子がスパッタされる可能性があるが、原子の質量はペレット１００と比べると非常に小さく、真空ポンプによってそのほとんどが成膜室の外に排気されてしまうと考えられる。
【００７８】
なお、ターゲット１８０はインジウムを一定量以上含むことが好ましい。前述したように、ペレット１００はＩｎ−Ｏ層をＧａ−Ｚｎ−Ｏ層などで挟んだ形状を有している。即ち、Ｉｎ−Ｏ層はペレット１００の芯のような役割を果たしている。したがって、Ｉｎ−Ｏ層がなくなると、ペレット１００は形状を維持することが困難となり、成膜パーティクル（成膜ゴミ）となってしまう場合がある。例えば、ターゲット１８０全体に含まれるインジウムの割合は、１原子％以上、好ましくは２原子％以上、さらに好ましくは５原子％以上、より好ましくは１０原子％以上とするとよい。
【００７９】
トランジスタの半導体膜にｎｃ−ＯＳ膜を用いる場合、ターゲット１８０は、例えば、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、ｎｃ−ＯＳ膜が形成されやすくなる。ターゲットに含まれる金属元素の原子数比としては、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６などがある。
【００８０】
または、トランジスタの半導体膜を保護する酸化物半導体膜としてｎｃ−ＯＳ膜を用いる場合、ターゲット１８０は、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、ｎｃ−ＯＳ膜が形成されやすくなる。ターゲットに含まれる金属元素の原子数比としては、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：８、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４などがある。
【００８１】
また、ターゲット１８０は、高い結晶性を有すると好ましい。
【００８２】
以上に示した成膜モデルにより、ｎｃ−ＯＳ膜を得ることができる。
【００８３】
＜ペレットの生成について＞
以下では、高い結晶性を有するターゲットからペレットを剥離させる方法について説明する。
【００８４】
図２に、結晶性を有するＩｎ−Ｇａ−Ｚｎ酸化物のターゲットの断面における原子配列を示す。原子配列の観察には、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ  Ａｎｎｕｌａｒ  Ｄａｒｋ  Ｆｉｅｌｄ  Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）を用いた。なお、ＨＡＡＤＦ−ＳＴＥＭでは、各原子の像強度は原子番号の二乗に比例する。したがって、原子番号の近いＺｎ（原子番号３０）とＧａ（原子番号３１）とは、ほとんど区別できない。ＨＡＡＤＦ−ＳＴＥＭには、日立走査透過電子顕微鏡ＨＤ−２７００を用いた。
【００８５】
図２より、ターゲットは層状の原子配列を有していることがわかる。
【００８６】
まずは、ターゲットの劈開面について図３を用いて説明する。図３に、ターゲットに含まれるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図３（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。また、図３（Ｂ）は、ｃ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。
【００８７】
ＩｎＧａＺｎＯ４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算により算出した。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プログラム（ＣＡＳＴＥＰ）を用いた。なお、擬ポテンシャルには、ウルトラソフト型の擬ポテンシャルを用いた。また、汎関数には、ＧＧＡ  ＰＢＥを用いた。また、カットオフエネルギーは４００ｅＶとした。
【００８８】
初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導出した。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子配置の構造最適化を行った後に導出した。
【００８９】
図３に示したＩｎＧａＺｎＯ４の結晶の構造をもとに、第１の面、第２の面、第３の面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算を行った。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図３（Ａ）参照。）。第２の面は、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図３（Ａ）参照。）。第３の面は、（１１０）面に平行な結晶面である（図３（Ｂ）参照。）。第４の面は、（１００）面（またはｂｃ面）に平行な結晶面である（図３（Ｂ）参照。）。
【００９０】
以上のような条件で、各面で劈開後の構造のエネルギーを算出した。次に、劈開後の構造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すことで、各面における劈開しやすさの尺度である劈開エネルギーを算出した。なお、構造のエネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原子−電子間、および電子間の相互作用と、を考慮したエネルギーである。
【００９１】
計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ２、第２の面の劈開エネルギーは０．６８Ｊ／ｍ２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ２、第４の面の劈開エネルギーは２．１２Ｊ／ｍ２であることがわかった（表１参照。）。
【００９２】
【表１】
2015025200.tif 000003
【００９３】
この計算により、図３に示したＩｎＧａＺｎＯ４の結晶の構造において、第２の面における劈開エネルギーが最も低くなった。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間が最も劈開しやすい面（劈開面）であることがわかった。したがって、本明細書において、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。
【００９４】
Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図３（Ａ）に示すＩｎＧａＺｎＯ４の結晶は、二つの第２の面と等価な面で分離することができる。したがって、ＩｎＧａＺｎＯ４の結晶の最小単位は、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層であると考えられる。ペレットは、二つの劈開面でターゲットから分離された構造である。そのため、ペレットを劈開ユニット（Ｃｌｅａｖａｇｅ  ｕｎｉｔ）と呼ぶこともできる。
【００９５】
次に、当該ターゲットをスパッタすることによって、叩き出されるスパッタ粒子の形状について計算した。
【００９６】
ここでは、古典分子動力学計算により、ターゲットとしてホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を仮定し、当該ターゲットをアルゴン（Ａｒ）または酸素（Ｏ）によりスパッタした場合の劈開面について評価した。計算に用いたＩｎＧａＺｎＯ４の結晶（２６８８原子）の断面構造を図４（Ａ）に、上面構造を図４（Ｂ）に示す。なお、図４（Ａ）に示す固定層は、位置が変動しないよう原子の配置を固定した層である。また、図４（Ａ）に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。
【００９７】
古典分子動力学計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ  Ｅｘｐｌｏｒｅｒ５．０を用いた。なお、初期温度を３００Ｋ、セルサイズを一定、時間刻み幅を０．０１フェムト秒、ステップ数を１０００万回とした。計算では、当該条件のもと、原子に３００ｅＶのエネルギーを与え、ＩｎＧａＺｎＯ４の結晶のａｂ面に垂直な方向からセルに原子を入射させた。
【００９８】
図５（Ａ）は、図４に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入射してから９９．９ピコ秒（ｐｓｅｃ）後の原子配列を示す。また、図５（Ｂ）は、セルに酸素が入射してから９９．９ピコ秒後の原子配列を示す。なお、図５では、図４（Ａ）に示した固定層の一部を省略して示す。
【００９９】
図５（Ａ）より、アルゴンがセルに入射してから９９．９ピコ秒までに、図３（Ａ）に示した第２の面に対応する劈開面から亀裂が生じた。したがって、ＩｎＧａＺｎＯ４の結晶に、アルゴンが衝突した場合、最上面を第２の面（０番目）とすると、第２の面（２番目）に大きな亀裂が生じることがわかった。
【０１００】
一方、図５（Ｂ）より、酸素がセルに入射してから９９．９ピコ秒までに、図３（Ａ）に示した第２の面に対応する劈開面から亀裂が生じることがわかった。ただし、酸素が衝突した場合は、ＩｎＧａＺｎＯ４結晶における第２の面（１番目）において大きな亀裂が生じることがわかった。
【０１０１】
したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットの上面から原子（イオン）が衝突すると、ＩｎＧａＺｎＯ４の結晶は第２の面に沿って劈開し、ペレットが剥離することがわかる。また、このとき、ペレットの大きさは、アルゴンを衝突させた場合よりも、酸素を衝突させた場合の方が小さくなることがわかった。
【０１０２】
したがって、本計算からも、ＩｎＧａＺｎＯ４の結晶は、原子（イオン）が衝突した場合、劈開面から剥離することが示唆された。
【０１０３】
以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットをスパッタすると、劈開面からターゲットの一部が剥離し、ペレットが形成されることがわかった。したがって、図１に示したように、当該ペレットが不規則に堆積することで得られる酸化物半導体膜は、結晶性を有し、かつ配向性を有さない酸化物半導体膜となることがわかる。
【０１０４】
なお、三角形または六角形の平面を有する柱状ペレットを、図６（Ａ）に示す。このとき、劈開面の形成される位置から、ペレットの厚さは０．６７ｎｍ程度となると予想される（図６（Ｂ）参照。）。
【０１０５】
＜ｎｃ−ＯＳ膜の物性＞
以下では、上述の方法で成膜したｎｃ−ＯＳ膜の物性について説明する。なお、ｎｃ−ＯＳ膜がＩｎ−Ｇａ−Ｚｎ酸化物膜である場合について例示する。
【０１０６】
図７（Ａ）は、ｎｃ−ＯＳ膜の平面ＴＥＭ観察による明視野像および回折パターンの複合解析像（高分解能平面ＴＥＭ像ともいう。）である。高分解能平面ＴＥＭ像からは、ｎｃ−ＯＳ膜の明確な結晶性を確認することはできない場合がある。なお、高分解能平面ＴＥＭ像の観察には、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用い、加速電圧を３００ｋＶとした。
【０１０７】
さらに原子配列の周期性を評価するために、図７（Ａ）に示した破線囲み部においてフーリエ変換処理を行うことで、高分解能平面ＴＥＭ像のフーリエ変換像を取得した（図７（Ｂ）参照。）。高分解能平面ＴＥＭ像のフーリエ変換像においても、明確な結晶性を確認することはできない。
【０１０８】
次に、原子配列の周期性を強調させるために、高分解能平面ＴＥＭ像のフーリエ変換像に対し、輝度の高い領域の情報のみを残すようにマスク処理を行い、逆フーリエ変換処理を行うことで、高分解能平面ＴＥＭ像の逆フーリエ変換像を取得した（図７（Ｃ）参照。）。その結果、１ｎｍから３ｎｍ程度の微小な範囲おいて、原子配列の周期性を確認することができた。すなわち、ｎｃ−ＯＳ膜中には、１ｎｍから３ｎｍ程度の結晶領域が存在する可能性がある。
【０１０９】
図７に示したｎｃ−ＯＳ膜を、厚さ５０ｎｍ程度に薄片化した試料Ａに対し、断面側から電子線回折パターンを取得した。なお、電子線回折には、電子線のプローブ径を３０ｎｍ、２０ｎｍ、１０ｎｍもしくは１ｎｍとしたナノビームを用いた。ナノビームを用いて得られた電子線回折パターンを、ナノビーム電子線回折パターンと呼ぶ。なお、ナノビーム電子線回折パターンは、日立電界放出形透過電子顕微鏡ＨＦ−２０００を用い、加速電圧を２００ｋＶ、カメラ長を４００ｍｍとして取得した。なお、撮影媒体にはフィルムを用いた。
【０１１０】
図８より、試料Ａは、リング状の回折パターンを有するナノビーム電子線回折パターンが観測された。当該リングを詳細に観察すると、スポットが確認された。当該スポットは、プローブ径を小さくするほど増加した。
【０１１１】
比較のため、無定型状態を有する石英に対し、プローブ径１ｎｍのナノビーム電子線回折パターンを取得すると、図９に示すハローパターンが得られた。したがって、ナノビーム電子線回折パターンでスポットを有することが、試料Ａがｎｃ−ＯＳ膜である証拠の一つといえる。
【０１１２】
さらに詳細な構造解析のために、ｎｃ−ＯＳ膜を厚さ数ｎｍ（５ｎｍ以上１０ｎｍ以下程度）に薄片化した試料Ｂに対し、断面側から、プローブ径１ｎｍの電子線を入射させ、ナノビーム電子線回折パターンを取得した。その結果、図１０に示す結晶性を示すスポットを有する電子線回折パターンが得られた。
【０１１３】
図１０より、試料Ｂは、結晶性を示す回折パターンが得られたが、特定方向の結晶面への配向性は見られなかった。
【０１１４】
以上より、ｎｃ−ＯＳ膜は、分析手法によっては非晶質酸化物半導体膜と区別が付かない場合があるが、厳密に分析を行うことで区別できることがわかった。また、ｎｃ−ＯＳ膜は、微小な領域において原子配列に周期性を有することがわかった。したがって、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜であることがわかる。
【０１１５】
＜ｎｃ−ＯＳ膜の詳細な構造解析＞
以下では、計算によってｎｃ−ＯＳ膜の詳細な構造解析を行った。なお、ｎｃ−ＯＳ膜がＩｎ−Ｇａ−Ｚｎ酸化物膜である場合について例示する。
【０１１６】
まずは、構造解析を行う方法について説明する。
【０１１７】
図１１（Ａ）に、ｎｃ−ＯＳ膜を厚さ５０ｎｍ程度に薄片化した試料に対し、ナノビーム電子線回折パターンを取得した。なお、詳細な構造解析を行うためには、撮影媒体にイメージングプレートを用いると好ましい。ただし、撮影媒体にＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサを用いても構わない。
【０１１８】
図１１（Ｂ）は、図１１（Ａ）に示す電子線回折パターンに対して中央を基点に画像回転処理を行うことで、同じ散乱ベクトルの大きさ｜ｑ｜において平均化した電子線回折パターンである。図１１（Ｃ）は、図１１（Ｂ）に示す一点鎖線における、散乱ベクトルの大きさ｜ｑ｜（ｓｃａｔｔｅｒｉｎｇ  ｖｅｃｔｏｒ｜ｑ｜）［ｎｍ−１］を横軸に、回折強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］を縦軸とした電子線回折強度プロファイルである。なお、電子線回折強度プロファイルは、第１ピークの回折強度の最大値を１として示す。
【０１１９】
構造解析は、図１１（Ｃ）に示す第１ピークの半値全幅（Ｆｕｌｌ  Ｗｉｄｔｈ  Ｈａｌｆ  Ｍａｘｉｍｕｍ）に着目して行う。なお、図１１（Ｃ）では、理解を容易にするため、図１１（Ｂ）中央付近の透過波を除去している。
【０１２０】
以上に示した方法により、ｎｃ−ＯＳ膜を厚さ５０ｎｍ程度に薄片化した試料１（ｓａｍｐｌｅ０１）乃至試料１２（ｓａｍｐｌｅ１２）の電子線回折強度プロファイルを取得した。なお、試料の断面側から、電子線のプローブ径を１０ｎｍとしたナノビーム電子線回折パターンを取得した。次に、得られた電子線回折パターンに対して中央を基点に画像回転処理を行うことで、同じ散乱ベクトルの大きさ｜ｑ｜において電子線回折パターンを平均化することで、電子線回折強度プロファイル作成した。図１２および図１３に、試料１乃至試料１２の電子線回折強度プロファイルを示す。
【０１２１】
次に、計算により、結晶ＩｎＧａＺｎＯ４（ｃｒｙｓｔａｌｌｉｎｅ  ＩｎＧａＺｎＯ４）および非晶質ＩｎＧａＺｎＯ４（ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ４）についても、電子線回折強度プロファイルを作成した。
【０１２２】
計算には、ＴＥＭシミュレーションソフトｊｅｍｓを用いた。また、計算モードはｐｏｗｄｅｒ  ｐａｔｔｅｒｎを計算するモードとし、フィッティング関数にはＧａｕｓｓｉａｎ関数を使用した。計算条件は、加速電圧を２００ｋＶ、カメラ長を４００ｍｍとした。
【０１２３】
計算には、図１４に示すＩｎＧａＺｎＯ４の構造モデルを用いた。なお、結晶ＩｎＧａＺｎＯ４の構造モデルは、物質・材料研究機構の無機材料データベース（ＡｔｏｍＷｏｒｋ）＜ｈｔｔｐ：／／ｃｒｙｓｔｄｂ．ｎｉｍｓ．ｇｏ．ｊｐ＞より取得した。また、非晶質ＩｎＧａＺｎＯ４の構造モデルは、古典分子動力学計算によるｍｅｌｔ−ｑｕｅｎｃｈ法を用いて作成した。具体的には、４０００ＫでＩｎＧａＺｎＯ４を溶融させた後、０．２ナノ秒ごとに、２００Ｋずつ階段状に降温させて３００Ｋとした。なお、最終的に３００Ｋになるよう、４００Ｋの次の降温では１００Ｋだけ降温させた。古典分子動力学計算ソフトとしては、ＳＣＩＧＲＥＳＳ  ＭＥ２．０を用いた。また、ポテンシャルには、Ｂｏｒｎ−Ｍａｙｅｒ−Ｈｕｇｇｉｎｓポテンシャルを使用した。
【０１２４】
計算では、作成した構造モデルに対して、各面（ｈｋｌ）における構造因子を求め、回折位置と回折強度を算出した。各面（ｈｋｌ）の回折ピークの形状は、Ｇａｕｓｓｉａｎ関数を用いたフィッティングにより算出した。なお、ここでは、試料形状を等方的な粉体とした。一般に、粉体の大きさ（ｐｏｗｄｅｒ  ｓｉｚｅ）は、回折ピークのＦＷＨＭに関係する。
【０１２５】
図１５は、計算により求められた、結晶ＩｎＧａＺｎＯ４の電子線回折強度プロファイルである。図１５より、結晶ＩｎＧａＺｎＯ４では、複数のピークが観測されることがわかった。また、粉体の大きさが大きくなるに連れ、第１ピークのＦＷＨＭが狭くなることがわかった。
【０１２６】
図１６は、計算により求められた、非晶質ＩｎＧａＺｎＯ４の電子線回折強度プロファイルである。図１６より、非晶質ＩｎＧａＺｎＯ４では、複数のピークが観測されるものの、第２ピーク以降のピークを分離することは困難であった。
【０１２７】
次に、結晶ＩｎＧａＺｎＯ４および非晶質ＩｎＧａＺｎＯ４の計算結果から求められた第１ピークのＦＷＨＭと、ｎｃ−ＯＳ膜である試料（試料１乃至試料１２）における実測の第１ピークのＦＷＨＭとを比較し、図１７に示す。
【０１２８】
図１７より、非晶質ＩｎＧａＺｎＯ４の計算値による第１ピークのＦＷＨＭは、１．５［ｎｍ−１］以上であった。
【０１２９】
また、図１７より、結晶ＩｎＧａＺｎＯ４の計算値による第１ピークのＦＷＨＭは、０．７［ｎｍ−１］から１．３［ｎｍ−１］程度であった。結晶ＩｎＧａＺｎＯ４では、粉体の大きさが大きいほど、原子配列の周期性が高くなる。そのため、粉体の大きさが大きいほど、第１ピークのＦＷＨＭは小さくなっていった。
【０１３０】
また、図１７より、ｎｃ−ＯＳ膜の実測値による第１ピークのＦＷＨＭは、０．９［ｎｍ−１］から１．１［ｎｍ−１］程度であった。したがって、ｎｃ−ＯＳ膜の第１ピークのＦＷＨＭは、非晶質ＩｎＧａＺｎＯ４より小さく、結晶ＩｎＧａＺｎＯ４に近い値をとることがわかった。
【０１３１】
また、第１ピークのＦＷＨＭを、ｎｃ−ＯＳ膜と結晶ＩｎＧａＺｎＯ４とで比較すると、結晶の大きさは、１ｎｍ以上３ｎｍ以下程度であることが示唆された。
【０１３２】
＜ｎｃ−ＯＳ膜の応用＞
上述したｎｃ−ＯＳ膜は、例えば、トランジスタの半導体膜などとして用いることができる。
【０１３３】
＜ｎｃ−ＯＳ膜を用いたトランジスタ＞
以下では、本発明の一態様に係るトランジスタの構造および作製方法について説明する。
【０１３４】
＜トランジスタ構造（１）＞
まず、トップゲートトップコンタクト型のトランジスタの一例について説明する。
【０１３５】
図１８は、トランジスタの上面図および断面図である。図１８（Ａ）は、トランジスタの上面図を示す。図１８（Ａ）において、一点鎖線Ａ１−Ａ２に対応する断面図を図１８（Ｂ１）および図１８（Ｂ２）に示す。また、図１８（Ａ）において、一点鎖線Ａ３−Ａ４に対応する断面図を図１８（Ｃ）に示す。
【０１３６】
図１８（Ｂ１）および図１８（Ｂ２）において、トランジスタは、基板２００上の下地絶縁膜２０２と、下地絶縁膜２０２上の酸化物半導体膜２０６と、酸化物半導体膜２０６上のソース電極２１６ａおよびドレイン電極２１６ｂと、酸化物半導体膜２０６上、ソース電極２１６ａ上およびドレイン電極２１６ｂ上のゲート絶縁膜２１２と、ゲート絶縁膜２１２上のゲート電極２０４と、を有する。なお、好ましくは、ソース電極２１６ａ上、ドレイン電極２１６ｂ上、ゲート絶縁膜２１２上およびゲート電極２０４上の保護絶縁膜２１８と、保護絶縁膜２１８上の配線２２６ａおよび配線２２６ｂと、を有する。また、ゲート絶縁膜２１２および保護絶縁膜２１８は、ソース電極２１６ａおよびドレイン電極２１６ｂにそれぞれ達する開口部を有し、当該開口部を介して配線２２６ａおよび配線２２６ｂと、ソース電極２１６ａおよびドレイン電極２１６ｂとが、それぞれ接する。なお、トランジスタは、下地絶縁膜２０２を有さなくても構わない場合がある。
【０１３７】
上面図である図１８（Ａ）において、酸化物半導体膜２０６がゲート電極２０４と重なる領域におけるソース電極２１６ａとドレイン電極２１６ｂとの間隔をチャネル長という。また、酸化物半導体膜２０６がゲート電極２０４と重なる領域において、ソース電極２１６ａとドレイン電極２１６ｂとの中間地点を結んだ線の長さをチャネル幅という。なお、チャネル形成領域とは、酸化物半導体膜２０６において、ゲート電極２０４と重なり、かつソース電極２１６ａとドレイン電極２１６ｂとに挟まれる領域をいう。また、チャネルとは、酸化物半導体膜２０６において、電流が主として流れる領域をいう。
【０１３８】
なお、ゲート電極２０４は、図１８（Ａ）に示すように、上面図において酸化物半導体膜２０６のチャネル形成領域が内側に含まれるように設けられる。こうすることで、ゲート電極２０４側から光が入射した際に、酸化物半導体膜２０６中で光によるキャリアの生成を抑制することができる。即ち、ゲート電極２０４は遮光膜としての機能を有する。ただし、ゲート電極２０４の外側まで酸化物半導体膜２０６のチャネル形成領域が設けられても構わない。
【０１３９】
以下では、酸化物半導体膜２０６について説明する。酸化物半導体膜２０６には、上述したｎｃ−ＯＳ膜を適用することができる。
【０１４０】
酸化物半導体膜２０６は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜２０６は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体膜２０６は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。
【０１４１】
ただし、酸化物半導体膜２０６は、インジウムを含む酸化物に限定されない。酸化物半導体膜２０６は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
【０１４２】
酸化物半導体膜２０６のチャネル形成領域において、その上下に、第１の酸化物半導体膜および第２の酸化物半導体膜を有してもよい。なお、第２の酸化物半導体膜は、酸化物半導体膜２０６とゲート絶縁膜２１２との間に設けられる。
【０１４３】
第１の酸化物半導体膜は、酸化物半導体膜２０６を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜２０６を構成する酸素以外の元素一種以上、または二種以上から第１の酸化物半導体膜が構成されるため、酸化物半導体膜２０６と第１の酸化物半導体膜との界面において、界面準位が形成されにくい。
【０１４４】
第２の酸化物半導体膜は、酸化物半導体膜２０６を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜２０６を構成する酸素以外の元素一種以上、または二種以上から第２の酸化物半導体膜が構成されるため、酸化物半導体膜２０６と第２の酸化物半導体膜との界面において、界面準位が形成されにくい。
【０１４５】
なお、第１の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜２０６がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、第２の酸化物半導体膜は、第１の酸化物半導体膜と同種の酸化物を用いても構わない。
【０１４６】
ここで、第１の酸化物半導体膜と酸化物半導体膜２０６との間には、第１の酸化物半導体膜と酸化物半導体膜２０６との混合領域を有する場合がある。また、酸化物半導体膜２０６と第２の酸化物半導体膜との間には、酸化物半導体膜２０６と第２の酸化物半導体膜との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、第１の酸化物半導体膜、酸化物半導体膜２０６および第２の酸化物半導体膜の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１４７】
また酸化物半導体膜２０６は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体膜２０６のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１４８】
また、第１の酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。例えば、第１の酸化物半導体膜のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
【０１４９】
また、第２の酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。第２の酸化物半導体膜のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。ただし、第１の酸化物半導体膜および第２の酸化物半導体膜は、酸化物半導体膜２０６よりもエネルギーギャップが大きい酸化物とする。
【０１５０】
酸化物半導体膜２０６は、第１の酸化物半導体膜よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜２０６として、第１の酸化物半導体膜よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１５１】
また、酸化物半導体膜２０６として、第２の酸化物半導体膜よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜２０６として、第２の酸化物半導体膜よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．５ｅＶ以下大きい酸化物を用いる。
【０１５２】
このとき、ゲート電極２０４に電界を印加すると、第１の酸化物半導体膜、酸化物半導体膜２０６、第２の酸化物半導体膜のうち、電子親和力の大きい酸化物半導体膜２０６にチャネルが形成される。
【０１５３】
また、トランジスタのオン電流を高くするためには、第２の酸化物半導体膜の厚さは小さいほど好ましい。例えば、第２の酸化物半導体膜は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、第２の酸化物半導体膜は、チャネルの形成される酸化物半導体膜２０６へ、ゲート絶縁膜２１２を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、第２の酸化物半導体膜は、ある程度の厚さを有することが好ましい。例えば、第２の酸化物半導体膜の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
【０１５４】
また、信頼性を高めるためには、第１の酸化物半導体膜は厚く、酸化物半導体膜２０６は薄く、第２の酸化物半導体膜は薄く設けられることが好ましい。具体的には、第１の酸化物半導体膜の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。第１の酸化物半導体膜の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜２０２と第１の酸化物半導体膜との界面からチャネルの形成される酸化物半導体膜２０６までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、第１の酸化物半導体膜の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体膜２０６の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１５５】
例えば、第１の酸化物半導体膜の厚さは酸化物半導体膜２０６の厚さより厚く、酸化物半導体膜２０６の厚さは第２の酸化物半導体膜の厚さより厚くすればよい。
【０１５６】
以下では、酸化物半導体膜２０６中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜２０６中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜２０６のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体膜２０６中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
【０１５７】
例えば、酸化物半導体膜２０６中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体膜２０６と第１の酸化物半導体膜との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体膜２０６と第２の酸化物半導体膜との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１５８】
また、酸化物半導体膜２０６中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜２０６の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜２０６中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜２０６の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５９】
また、酸化物半導体膜２０６の水素濃度を低減するために、第１の酸化物半導体膜の水素濃度を低減すると好ましい。第１の酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜２０６の窒素濃度を低減するために、第１の酸化物半導体膜の窒素濃度を低減すると好ましい。第１の酸化物半導体膜の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１６０】
また、酸化物半導体膜２０６の水素濃度を低減するために、第２の酸化物半導体膜の水素濃度を低減すると好ましい。第２の酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜２０６の窒素濃度を低減するために、第２の酸化物半導体膜の窒素濃度を低減すると好ましい。第２の酸化物半導体膜の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１６１】
図１８に示す下地絶縁膜２０２は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、または積層で用いればよい。また、下地絶縁膜２０２は、過剰酸素を含む絶縁膜を用いると好ましい。下地絶縁膜２０２は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
【０１６２】
下地絶縁膜２０２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積層膜としてもよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて測定することができる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
【０１６３】
または、下地絶縁膜２０２は、例えば、１層目を窒化シリコン膜とし、２層目を第１の酸化シリコン膜とし、３層目を第２の酸化シリコン膜とした積層膜とすればよい。この場合、第１の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
【０１６４】
ソース電極２１６ａおよびドレイン電極２１６ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層で用いればよい。
【０１６５】
ゲート絶縁膜２１２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。また、ゲート絶縁膜２１２は、過剰酸素を含む絶縁膜を用いると好ましい。ゲート絶縁膜２１２は、例えば、厚さ（または等価酸化膜厚）を１ｎｍ以上５００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とする。
【０１６６】
ゲート絶縁膜２１２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積層膜とすればよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いると好ましい。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、ＴＤＳにて測定することができる。
【０１６７】
ゲート電極２０４は、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層で用いればよい。
【０１６８】
保護絶縁膜２１８は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。また、保護絶縁膜２１８は、過剰酸素を含む絶縁膜を用いると好ましい。保護絶縁膜２１８として、酸素ブロックする絶縁膜を用いてもよい。保護絶縁膜２１８は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
【０１６９】
配線２２６ａおよび配線２２６ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層で用いればよい。
【０１７０】
基板２００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板２００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板２００として用いてもよい。
【０１７１】
また、基板２００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板２００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【０１７２】
＜トランジスタ構造（２）＞
次に、ボトムゲートトップコンタクト型のトランジスタの一例について説明する。
【０１７３】
図１９は、トランジスタの上面図および断面図である。図１９（Ａ）は、トランジスタの上面図を示す。図１９（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断面図を図１９（Ｂ）に示す。また、図１９（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応する断面図を図１９（Ｃ）に示す。
【０１７４】
図１９（Ｂ）および図１９（Ｃ）において、トランジスタは、基板３００上のゲート電極３０４と、ゲート電極３０４上のゲート絶縁膜３１２と、ゲート絶縁膜３１２上の酸化物半導体膜３０６と、酸化物半導体膜３０６上のソース電極３１６ａおよびドレイン電極３１６ｂと、を有する。なお、好ましくは、ソース電極３１６ａ上、ドレイン電極３１６ｂ上、ゲート絶縁膜３１２上および酸化物半導体膜３０６上の保護絶縁膜３１８と、保護絶縁膜３１８上の配線３２６ａおよび配線３２６ｂと、を有する。また、保護絶縁膜３１８は、ソース電極３１６ａおよびドレイン電極３１６ｂにそれぞれ達する開口部を有し、当該開口部を介して配線３２６ａおよび配線３２６ｂと、ソース電極３１６ａおよびドレイン電極３１６ｂとが、それぞれ接する。なお、トランジスタは、基板３００とゲート電極３０４との間に下地絶縁膜を有しても構わない。
【０１７５】
図１９に示すトランジスタについての記載の一部は、図１８に示したトランジスタについての記載を参照する。
【０１７６】
例えば、基板３００は基板２００についての記載を参照する。酸化物半導体膜３０６は酸化物半導体膜２０６についての記載を参照する。ソース電極３１６ａおよびドレイン電極３１６ｂは、ソース電極２１６ａおよびドレイン電極２１６ｂについての記載を参照する。ゲート絶縁膜３１２はゲート絶縁膜２１２についての記載を参照する。ゲート電極３０４はゲート電極２０４についての記載を参照する。配線３２６ａおよび配線３２６ｂは、配線２２６ａおよび配線２２６ｂについての記載を参照する。
【０１７７】
なお、ゲート電極３０４は、図１９（Ａ）に示すように、上面図において酸化物半導体膜３０６が内側に含まれるように設けられる。こうすることで、ゲート電極３０４側から光が入射した際に、酸化物半導体膜３０６中で光によってキャリアが生成されることを抑制することができる。即ち、ゲート電極３０４は遮光膜としての機能を有する。ただし、ゲート電極３０４の外側まで酸化物半導体膜３０６が設けられても構わない。
【０１７８】
図１９に示す保護絶縁膜３１８は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、または積層で用いればよい。また、保護絶縁膜３１８は、過剰酸素を含む絶縁膜を用いると好ましい。保護絶縁膜３１８は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
【０１７９】
保護絶縁膜３１８は、例えば、１層目を酸化シリコン膜とし、２層目を窒化シリコン膜とした積層膜としてもよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、ＴＤＳにて測定することができる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
【０１８０】
または、保護絶縁膜３１８は、例えば、１層目を第１の酸化シリコン膜とし、２層目を第２の酸化シリコン膜とし、３層目を窒化シリコン膜とした積層膜とすればよい。この場合、第１の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
【０１８１】
上述したトランジスタは、例えば、表示装置、メモリ、ＣＰＵなど様々な用途に用いることができる。
【０１８２】
＜表示装置＞
以下では、上述したトランジスタを適用した表示装置について説明する。
【０１８３】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インク、電気泳動素子など、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。以下では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
【０１８４】
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
【０１８５】
また、以下に示す表示装置は画像表示デバイスまたは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０１８６】
＜ＥＬ表示装置＞
まずはＥＬ素子を用いた表示装置（ＥＬ表示装置ともいう。）について説明する。
【０１８７】
図２０（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
【０１８８】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケースが考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【０１８９】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【０１９０】
図２０（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
【０１９１】
なお、図２０（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図２０（Ａ）の各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。
【０１９２】
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースはキャパシタ７４２の他端および発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインには電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
【０１９３】
なお、トランジスタ７４１は、上述したトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置とすることができる。
【０１９４】
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、上述したトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、ＥＬ表示装置の生産性を高めることができる。
【０１９５】
図２０（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板３００と、基板７００と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板３００と基板７００との間に設けられる。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に設けても構わない。
【０１９６】
図２０（Ｃ）は、図２０（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７４１のゲート電極と同種の導電膜によって設けられてもよい。
【０１９７】
なお、図２０（Ｃ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、ＥＬ表示装置の作製工程を短縮化し、生産性を高めることができる。
【０１９８】
図２０（Ｃ）では、トランジスタ７４１として、図１９に示したトランジスタと同様の構造のトランジスタを適用した例を示す。
【０１９９】
図１９に示したトランジスタは、しきい値電圧の変化の小さいトランジスタである。したがって、僅かなしきい値電圧の変化によっても階調ずれの生じる場合がある、ＥＬ表示装置に好適なトランジスタである。
【０２００】
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。ここで、絶縁膜７２０には、トランジスタ７４１のソース電極に達する開口部が設けられる。
【０２０１】
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０に設けられた開口部を介してトランジスタ７４１のソース電極と接する。
【０２０２】
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。発光層７８２上には、電極７８３が設けられる。電極７８１、発光層７８２および電極７８３の重なる領域が、発光素子７１９となる。
【０２０３】
＜液晶表示装置＞
次に、液晶素子を用いた表示装置（液晶表示装置ともいう。）について説明する。
【０２０４】
図２１（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図２１（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
【０２０５】
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
【０２０６】
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０２０７】
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述したキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
【０２０８】
なお、液晶表示装置も、上面図はＥＬ表示装置と概略同様である。図２０（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応する液晶表示装置の断面図を図２１（Ｂ）に示す。図２１（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１のゲート電極と同種の導電膜によって設けられてもよい。
【０２０９】
図２１（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、液晶表示装置の作製工程を短縮化し、生産性を高めることができる。
【０２１０】
トランジスタ７５１としては、上述したトランジスタを適用することができる。図２１（Ａ）においては、図１９に示したトランジスタと同様の構造のトランジスタを適用した例を示す。
【０２１１】
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。したがって、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。
【０２１２】
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。ここで、絶縁膜７２１には、トランジスタ７５１のドレイン電極に達する開口部が設けられる。
【０２１３】
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１に設けられた開口部を介してトランジスタ７５１のドレイン電極と接する。
【０２１４】
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。絶縁膜７９２上には、液晶層７９３が設けられる。液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。絶縁膜７９４上には、スペーサ７９５が設けられる。スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。電極７９６上には、基板７９７が設けられる。
【０２１５】
このように、表示品位の高い表示装置を提供することができる。
【０２１６】
＜メモリ１＞
以下では、上述したトランジスタを有する半導体記憶装置であるメモリセルの回路構成およびその動作について、図２２を参照して説明する。
【０２１７】
なお、半導体記憶装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。
【０２１８】
図２２（Ａ）は、メモリセル５００の一例を示す回路図である。
【０２１９】
図２２（Ａ）に示すメモリセル５００では、トランジスタ５１１と、トランジスタ５１２と、トランジスタ５１３と、容量素子５１４と、を示している。なおメモリセル５００は、図２２（Ａ）では、図示を省略しているが、実際にはマトリクス状に複数設けられている。
【０２２０】
トランジスタ５１１は、ゲートに、書き込みワード線ＷＷＬが接続される。また、トランジスタ５１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ５１１は、ソースおよびドレインの他方に、フローティングノードＦＮが接続される。
【０２２１】
トランジスタ５１２は、ゲートに、フローティングノードＦＮが接続される。また、トランジスタ５１２は、ソースおよびドレインの一方に、トランジスタ５１３のソースおよびドレインの一方が接続される。また、トランジスタ５１２は、ソースおよびドレインの他方に、電源線ＳＬが接続される。
【０２２２】
トランジスタ５１３は、ゲートに、読み出しワード線ＲＷＬが接続される。また、トランジスタ５１３は、ソースおよびドレインの他方に、ビット線ＢＬが接続される。
【０２２３】
容量素子５１４は、一方の電極に、フローティングノードＦＮが接続される。また、容量素子５１４は、他方の電極に、固定電位が与えられる。
【０２２４】
書き込みワード線ＷＷＬには、ワード信号が与えられる。
【０２２５】
ワード信号は、ビット線ＢＬの電圧をフローティングノードＦＮに与えるために、トランジスタ５１１を導通状態とする信号である。
【０２２６】
なお、書き込みワード線ＷＷＬに与えられるワード信号を制御することで、フローティングノードＦＮの電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデータを書き込む、という。また、読み出しワード線ＲＷＬに与えられる読み出し信号を制御することで、ビット線ＢＬの電圧が、フローティングノードＦＮの電位に応じた電圧となることを、メモリセルからデータを読み出す、という。
【０２２７】
ビット線ＢＬには、多値のデータが与えられる。またビット線ＢＬには、データを読み出すための、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられる。
【０２２８】
多値のデータは、ｋビット（ｋは２以上の整数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。
【０２２９】
ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅは、データを読み出すために、ビット線ＢＬに与えられる電圧である。また、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられた後、ビット線ＢＬは電気的に浮遊状態となる。また、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅは、ビット線ＢＬの初期化を行うために与えられる電圧である。
【０２３０】
読み出しワード線ＲＷＬには、読み出し信号が与えられる。
【０２３１】
読み出し信号は、メモリセルからデータを選択的に読み出すために、トランジスタ５１３のゲートに与えられる信号である。
【０２３２】
フローティングノードＦＮは、容量素子５１４の一方の電極、トランジスタ５１１のソースおよびドレインの他方、およびトランジスタ５１２のゲートを接続する配線上のいずれかのノードに相当する。
【０２３３】
フローティングノードＦＮの電位は、ビット線ＢＬによって与えられる、多値のデータに基づく電位である。また、フローティングノードＦＮは、トランジスタ５１１を非導通状態とすることで、電気的に浮遊状態となる。
【０２３４】
電源線ＳＬには、ビット線ＢＬに与えられるディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅよりも高いプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
【０２３５】
電源線ＳＬの電圧は、少なくともメモリセル５００からデータを読み出す期間に、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅであればよい。そのため、メモリセル５００にデータを書き込む期間、または／およびデータの読み出しや書き込みを行わない期間では、電源線ＳＬの電圧をディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとし、ビット線ＢＬと電源線ＳＬとが等電位となる構成としてもよい。当該構成により、ビット線ＢＬと電源線ＳＬとの間にわずかに流れる貫通電流を低減することができる。
【０２３６】
また別の構成として、電源線ＳＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅとした定電圧を与える構成としてもよい。当該構成により、電源線ＳＬの電圧を、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅとディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとで切り換えなくてよいため、電源線ＳＬの充放電に要する消費電力を削減することができる。
【０２３７】
電源線ＳＬに与えられるプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅは、ビット線ＢＬに与えられるディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅを、トランジスタ５１２およびトランジスタ５１３を介した充電により変化させる電圧である。
【０２３８】
トランジスタ５１１は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。なお、トランジスタ５１１は、ｎチャネル型のトランジスタとして、説明を行うものとする。
【０２３９】
トランジスタ５１１は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。
【０２４０】
図２２（Ａ）に示すメモリセル５００の構成では、非導通状態を保持することで、書き込んだデータに基づく電位を保持している。そのため、フローティングノードＦＮでの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流の低いトランジスタが用いられることが特に好ましい。なお、オフ電流の低いトランジスタのオフ電流を評価する方法は後述する。
【０２４１】
トランジスタ５１１は、オフ電流の低いトランジスタとし、非導通状態を保持することで、メモリセル５００を不揮発性のメモリとすることができる。よって、一旦、メモリセル５００に書き込まれたデータは、再度、トランジスタ５１１を導通状態とするまで、フローティングノードＦＮに保持し続けることができる。
【０２４２】
トランジスタ５１２は、フローティングノードＦＮの電位にしたがって、ソースとドレインとの間にドレイン電流Ｉｄを流す機能を有する。なお、図２２（Ａ）に示すメモリセル５００の構成で、トランジスタ５１２のソースとドレインとの間に流れるドレイン電流Ｉｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ５１２は、第２のトランジスタともいう。また、トランジスタ５１２は、ｎチャネル型のトランジスタとして説明を行う。
【０２４３】
トランジスタ５１３は、読み出しワード線ＲＷＬの電位にしたがって、ソースとドレインとの間にドレイン電流Ｉｄを流す機能を有する。なお、図２２（Ａ）に示すメモリセル５００の構成で、トランジスタ５１３のソースとドレインとの間に流れるドレイン電流Ｉｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ５１３は、第３のトランジスタともいう。また、トランジスタ５１３は、ｎチャネル型のトランジスタとして説明を行う。
【０２４４】
なおトランジスタ５１２およびトランジスタ５１３には、しきい値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、しきい値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容されるしきい値電圧の差が２０ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。しきい値電圧のばらつきは小さければ小さいほど好ましいが、前述した単結晶シリコンで形成されているトランジスタであっても、しきい値電圧の差が２０ｍＶ程度残りうる。
【０２４５】
次に、図２２（Ａ）に示すメモリセル５００の動作を説明する。
【０２４６】
図２２（Ｂ）に示すタイミングチャートは、図２２（Ａ）で示した書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、フローティングノードＦＮ、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の変化について示すものである。
【０２４７】
図２２（Ｂ）に示すタイミングチャートでは、初期状態である期間Ｔ１、データを読み出すためにビット線ＢＬの充電を行う期間Ｔ２、を示している。
【０２４８】
図２２（Ｂ）に示す期間Ｔ１では、ビット線ＢＬの放電を行う。このとき、書き込みワード線ＷＷＬは、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｌレベルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電位が保持される。またビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられる。また、電源線ＳＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
【０２４９】
なお図２２（Ｂ）では、多値のデータの一例として、２ビットのデータ、すなわち４値のデータを示している。具体的に図２２（Ｂ）では、４値のデータ（Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１）を示しており、４段階の電位で表すことができる。
【０２５０】
ビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられた後、電気的に浮遊状態となる。すなわち、ビット線ＢＬは、電荷の充電または放電により電位の変動が生じる状態となる。この浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにすることで実現することができる。
【０２５１】
次に、図２２（Ｂ）に示す期間Ｔ２では、データを読み出すためにビット線ＢＬの充電を行う。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｈレベルの電位が与えられる。また、フローティングノードＦＮは、前の期間に引き続き、多値のデータに対応する電位が保持される。またビット線ＢＬは、ディスチャージ電圧ＶｄｉｓｃｈａｒｇｅがフローティングノードＦＮの電位にしたがって上昇する。また、電源線ＳＬは、前の期間に引き続き、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
【０２５２】
読み出しワード線ＲＷＬの電位の変化にしたがって、トランジスタ５１３が導通状態となる。そのため、トランジスタ５１２のソースおよびドレインの一方の電位が下降して、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとなる。
【０２５３】
トランジスタ５１２はｎチャネル型のトランジスタであり、トランジスタ５１２のソースおよびドレインの一方の電位が下降してディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとなることで、ゲートとソースとの間の電圧（ゲート電圧）の絶対値が大きくなる。このゲート電圧の上昇にしたがってトランジスタ５１２およびトランジスタ５１３では、ソースとドレインとの間にドレイン電流Ｉｄが流れる。
【０２５４】
トランジスタ５１２およびトランジスタ５１３にドレイン電流Ｉｄが流れることで、電源線ＳＬの電荷がビット線ＢＬに充電される。トランジスタ５１２のソースの電位、およびビット線ＢＬの電位は、充電により上昇する。トランジスタ５１２のソースの電位が上昇することで、トランジスタ５１２のゲート電圧が徐々に小さくなる。
【０２５５】
期間Ｔ２において、トランジスタ５１２のゲート電圧がしきい値電圧になると、ドレイン電流Ｉｄは流れなくなる。そのため、ビット線ＢＬは、電位の上昇が進行し、トランジスタ５１２のゲート電圧がしきい値電圧となった時点で充電が完了し、定電位となる。このときのビット線ＢＬの電位は、概ねフローティングノードＦＮの電位としきい値電圧との差となる。
【０２５６】
つまり、充電により変化するビット線ＢＬの電位は、フローティングノードＦＮの電位の高低を反映した形で得ることができる。この電位の違いを多値のデータの判定に用いることで、メモリセル５００に書き込まれた多値のデータを読み出すことができる。
【０２５７】
したがって、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルから多値のデータの読み出しを行うことができる。
【０２５８】
＜メモリ２＞
以下では、メモリ１と異なる半導体記憶装置の回路構成およびその動作について、図２３を参照して説明する。
【０２５９】
図２３（Ａ）には、本発明の一態様である半導体記憶装置として、記憶装置６００を示す。図２３（Ａ）に示す記憶装置６００は、記憶素子部６０２と、第１の駆動回路６０４と、第２の駆動回路６０６と、を有する。
【０２６０】
記憶素子部６０２には、記憶素子６０８がマトリクス状に複数配置されている。図２３（Ａ）に示す例では、記憶素子部６０２には記憶素子６０８が５行６列に配置されている。
【０２６１】
第１の駆動回路６０４および第２の駆動回路６０６は、記憶素子６０８への信号の供給を制御し、読み取り時には記憶素子６０８からの信号を取得する。例えば、第１の駆動回路６０４をワード線駆動回路とし、第２の駆動回路６０６をビット線駆動回路とする。ただし、これに限定されず、第１の駆動回路６０４をビット線駆動回路とし、第２の駆動回路６０６をワード線駆動回路としてもよい。
【０２６２】
なお、第１の駆動回路６０４および第２の駆動回路６０６は、それぞれ記憶素子６０８と配線により電気的に接続されている。
【０２６３】
記憶素子６０８は、揮発性メモリと、不揮発性メモリと、を有する。記憶素子６０８の具体的な回路構成の一例を図２３（Ｂ）に示す。図２３（Ｂ）に示す記憶素子６０８は、第１の記憶回路６１０と、第２の記憶回路６１２と、を有する。
【０２６４】
第１の記憶回路６１０は、第１のトランジスタ６１４と、第２のトランジスタ６１６と、第３のトランジスタ６１８と、第４のトランジスタ６２０と、第５のトランジスタ６２２と、第６のトランジスタ６２４と、を有する。
【０２６５】
まず、第１の記憶回路６１０の構成について説明する。第１のトランジスタ６１４のソースおよびドレインの一方は、第１の端子６３０に電気的に接続され、第１のトランジスタ６１４のゲートは、第２の端子６３２に電気的に接続されている。第２のトランジスタ６１６のソースおよびドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第２のトランジスタ６１６のソースおよびドレインの他方は、第１のトランジスタ６１４のソースおよびドレインの他方と、第３のトランジスタ６１８のソースおよびドレインの一方と、第１のデータ保持部６４０に電気的に接続されている。第３のトランジスタ６１８のソースおよびドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第２のトランジスタ６１６のゲートと第３のトランジスタ６１８のゲートは、第２のデータ保持部６４２に電気的に接続されている。
【０２６６】
そして、第４のトランジスタ６２０のソースおよびドレインの一方は、第３の端子６３４に電気的に接続され、第４のトランジスタ６２０のゲートは、第４の端子６３６に電気的に接続されている。第５のトランジスタ６２２のソースおよびドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第５のトランジスタ６２２のソースおよびドレインの他方は、第４のトランジスタ６２０のソースおよびドレインの他方と、第６のトランジスタ６２４のソースおよびドレインの一方と、第２のデータ保持部６４２に電気的に接続されている。第６のトランジスタ６２４のソースおよびドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第５のトランジスタ６２２のゲートと第６のトランジスタ６２４のゲートは、第１のデータ保持部６４０に電気的に接続されている。
【０２６７】
第１のトランジスタ６１４、第３のトランジスタ６１８、第４のトランジスタ６２０および第６のトランジスタ６２４は、ｎチャネル型のトランジスタである。
【０２６８】
第２のトランジスタ６１６および第５のトランジスタ６２２は、ｐチャネル型のトランジスタである。
【０２６９】
第１の端子６３０は、ビット線に電気的に接続されている。第２の端子６３２は、第１のワード線に電気的に接続されている。第３の端子６３４は、反転ビット線に電気的に接続されている。第４の端子６３６は、第１のワード線に電気的に接続されている。
【０２７０】
以上説明した構成を有することで、第１の記憶回路６１０は、ＳＲＡＭを構成している。即ち、第１の記憶回路６１０は、揮発性メモリである。本発明の一態様である記憶装置６００では、第１の記憶回路６１０に設けられた第１のデータ保持部６４０および第２のデータ保持部６４２が第２の記憶回路６１２に電気的に接続されている。
【０２７１】
第２の記憶回路６１２は、第７のトランジスタ６２６と、第８のトランジスタ６２８と、を有する。
【０２７２】
次に、第２の記憶回路６１２の構成について説明する。第７のトランジスタ６２６のソースおよびドレインの一方は、第２のデータ保持部６４２に電気的に接続され、第７のトランジスタ６２６のソースおよびドレインの他方は、第１の容量素子６４８の一方の電極に電気的に接続されている。第１の容量素子６４８の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第８のトランジスタ６２８のソースおよびドレインの一方は、第１のデータ保持部６４０に電気的に接続され、第８のトランジスタ６２８のソースおよびドレインの他方は、第２の容量素子６５０の一方の電極に電気的に接続されている。第２の容量素子６５０の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第７のトランジスタ６２６のゲートと第８のトランジスタ６２８のゲートは、第５の端子６３８に電気的に接続されている。
【０２７３】
第５の端子６３８は、第２のワード線に電気的に接続されている。なお、第１のワード線と第２のワード線は、一方の動作にしたがって他方の信号が制御される構成であってもよいし、各々が独立に制御される構成であってもよい。
【０２７４】
第７のトランジスタ６２６と第８のトランジスタ６２８は、オフ電流の低いトランジスタである。なお、図２３（Ｂ）に例示する構成では、第７のトランジスタ６２６と第８のトランジスタ６２８は、ｎチャネル型のトランジスタであるが、これに限定されない。
【０２７５】
第７のトランジスタ６２６と第１の容量素子６４８の一方の電極の間には、第３のデータ保持部６４４が形成されている。第８のトランジスタ６２８と第２の容量素子６５０の一方の電極の間には、第４のデータ保持部６４６が形成されている。第７のトランジスタ６２６と第８のトランジスタ６２８のオフ電流が小さいため、第３のデータ保持部６４４および第４のデータ保持部６４６の電荷は、長時間保持される。即ち、第２の記憶回路６１２は、不揮発性メモリである。
【０２７６】
上記したように、第１の記憶回路６１０は揮発性メモリであり、第２の記憶回路６１２は不揮発性メモリであり、第１の記憶回路６１０のデータ保持部である第１のデータ保持部６４０および第２のデータ保持部６４２は、第２の記憶回路６１２のデータ保持部である第３のデータ保持部６４４および第４のデータ保持部６４６に、オフ電流の低いトランジスタを介して電気的に接続されている。したがって、オフ電流の低いトランジスタのゲート電位を制御することで、第１の記憶回路６１０のデータを第２の記憶回路６１２のデータ保持部に退避させることができる。また、オフ電流の小さいトランジスタを用いることで、記憶素子６０８への電力の供給がない場合であっても、第３のデータ保持部６４４および第４のデータ保持部６４６には、長期にわたって記憶内容を保持することができる。
【０２７７】
このように、図２３（Ｂ）に示す記憶素子６０８は、揮発性メモリのデータを不揮発性メモリに退避させることができる。
【０２７８】
また、第１の記憶回路６１０はＳＲＡＭを構成するため、高速動作が要求される。他方、第２の記憶回路６１２では電力の供給を停止した後の長期間のデータ保持が要求される。このような構成は、第１の記憶回路６１０を高速動作可能なトランジスタを用いて形成し、第２の記憶回路６１２をオフ電流の低いトランジスタを用いて形成することによって実現することができる。例えば、第１の記憶回路６１０を、シリコンを用いたトランジスタで形成し、第２の記憶回路６１２を、酸化物半導体膜を用いたトランジスタで形成すればよい。
【０２７９】
本発明の一態様である記憶装置６００において、第１のトランジスタ６１４および第４のトランジスタ６２０をオンして、揮発性メモリである第１の記憶回路６１０のデータ保持部にデータを書き込む際に、第２の記憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８がオンしていると、第１の記憶回路６１０のデータ保持部（第１のデータ保持部６４０および第２のデータ保持部６４２）が所定の電位を保持するためには、第２の記憶回路６１２に含まれる第１の容量素子６４８および第２の容量素子６５０に電荷を蓄積すればよい。したがって、第１の記憶回路６１０のデータ保持部にデータを書き込む際に、第７のトランジスタ６２６と第８のトランジスタ６２８がオンしていると、記憶素子６０８の高速動作を阻害する。また、第２の記憶回路６１２をシリコンを用いたトランジスタで形成すると、オフ電流を十分に小さくすることが難しく、第２の記憶回路６１２に長期にわたって記憶内容を保持することが困難である。
【０２８０】
そこで、本発明の一態様である半導体記憶装置では、第１の記憶回路６１０のデータ保持部（揮発性メモリ）にデータを書き込む際には、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタ（即ち、第７のトランジスタ６２６および第８のトランジスタ６２８）をオフしておく。これによって、記憶素子６０８の高速動作を実現する。また、第１の記憶回路６１０のデータ保持部への書き込みおよび読み出しを行わない際（即ち、第１のトランジスタ６１４および第４のトランジスタ６２０がオフの状態）には、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタをオンする。
【０２８１】
記憶素子６０８の揮発性メモリへのデータの書き込みの具体的な動作を以下に示す。まず、オンされている第７のトランジスタ６２６および第８のトランジスタ６２８をオフする。次いで、第１のトランジスタ６１４および第４のトランジスタ６２０をオンして、第１の記憶回路６１０のデータ保持部（第１のデータ保持部６４０および第２のデータ保持部６４２）に所定の電位を供給した後、第１のトランジスタ６１４および第４のトランジスタ６２０をオフする。その後、第７のトランジスタ６２６および第８のトランジスタ６２８をオンする。これによって、第２の記憶回路６１２のデータ保持部には、第１の記憶回路６１０のデータ保持部に保持されたデータに対応したデータが保持される。
【０２８２】
なお、少なくとも第１の記憶回路６１０のデータ保持部へのデータの書き込みのために、第１のトランジスタ６１４および第４のトランジスタ６２０をオンする際には、第２の記憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８をオフとする。ただし、第１の記憶回路６１０のデータ保持部からのデータの読み出しのために、第１のトランジスタ６１４および第４のトランジスタ６２０をオンする際には、第２の記憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８はオフとしてもよいし、オンとしてもよい。
【０２８３】
また、記憶素子６０８への電力の供給を停止する場合には、記憶素子６０８への電力の供給を停止する直前に、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタ（即ち、第７のトランジスタ６２６および第８のトランジスタ６２８）をオフして、第２の記憶回路６１２に保持されたデータを不揮発化する。揮発性メモリへの電力の供給が停止される直前に第７のトランジスタ６２６と第８のトランジスタ６２８をオフする手段は、第１の駆動回路６０４および第２の駆動回路６０６に搭載してもよいし、これらの駆動回路を制御する別の制御回路に設けられていてもよい。
【０２８４】
なお、ここで、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配された第７のトランジスタ６２６および第８のトランジスタ６２８のオンまたはオフは、記憶素子ごとに行ってもよいし、記憶素子部６０２をいくつかに区分けしたブロックごとに行ってもよい。
【０２８５】
第１の記憶回路６１０をＳＲＡＭとして動作させる際に、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタをオフするため、第２の記憶回路６１２に含まれる第１の容量素子６４８および第２の容量素子６５０への電荷の蓄積を行うことなく第１の記憶回路６１０にデータを保持することが可能となるため、記憶素子６０８を高速に動作させることができる。
【０２８６】
また、本発明の一態様である記憶装置６００では、記憶装置６００への電力の供給を停止する（記憶装置６００の電源を遮断する）前に、最後にデータを書き換えた記憶素子６０８が有する、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタのみをオンしてもよい。このとき、最後にデータを書き換えた記憶素子６０８のアドレスを外部メモリに記憶しておくと、スムーズに退避させることができる。
【０２８７】
ただし、本発明の一態様である半導体記憶装置の駆動方法は上記説明に限定されるものではない。
【０２８８】
以上説明したように、記憶装置６００を高速動作させることができる。また、データの退避を一部の記憶素子のみで行うため、消費電力を抑えることができる。
【０２８９】
なお、ここでは、揮発性メモリとしてＳＲＡＭを用いたが、これに限定されず、他の揮発性メモリを用いてもよい。
【０２９０】
＜ＣＰＵ＞
図２４は、上述したトランジスタまたは半導体記憶装置を少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
【０２９１】
図２４（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２９２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２９３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２９４】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２９５】
図２４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
【０２９６】
図２４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２９７】
電源停止に関しては、図２４（Ｂ）または図２４（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２４（Ｂ）および図２４（Ｃ）の回路の説明を行う。
【０２９８】
図２４（Ｂ）および図２４（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチング素子に、上述したトランジスタを用いた記憶装置である。
【０２９９】
図２４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３００】
図２４（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３０１】
なお、図２４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０３０２】
また、図２４（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０３０３】
また、図２４（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３０４】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３０５】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３０６】
＜設置例＞
図２５（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。
【０３０７】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３０８】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上述した表示装置、メモリまたはＣＰＵを用いることが可能である。
【０３０９】
図２５（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述したトランジスタを用いたＣＰＵが含まれる。
【０３１０】
図２５（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２５（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いたＣＰＵが含まれることで、エアコンディショナーを省電力化できる。
【０３１１】
図２５（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２５（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵが含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。
【０３１２】
図２５（Ｂ）および図２５（Ｃ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる。
【０３１３】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪に掛かる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０３１４】
なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。
【符号の説明】
【０３１５】
１００    ペレット
１２０    イオン
１３０    領域
１５０    基板
１６０    バッキングプレート
１７０ａ    マグネット
１７０ｂ    マグネット
１７０ｃ    マグネット
１８０    ターゲット
１８５    劈開面
１９０    磁力線
２００    基板
２０２    下地絶縁膜
２０４    ゲート電極
２０６    酸化物半導体膜
２１２    ゲート絶縁膜
２１６ａ    ソース電極
２１６ｂ    ドレイン電極
２１８    保護絶縁膜
２２６ａ    配線
２２６ｂ    配線
３００    基板
３０４    ゲート電極
３０６    酸化物半導体膜
３１２    ゲート絶縁膜
３１６ａ    ソース電極
３１６ｂ    ドレイン電極
３１８    保護絶縁膜
３２６ａ    配線
３２６ｂ    配線
５００    メモリセル
５１１    トランジスタ
５１２    トランジスタ
５１３    トランジスタ
５１４    容量素子
６００    記憶装置
６０２    記憶素子部
６０４    駆動回路
６０６    駆動回路
６０８    記憶素子
６１０    記憶回路
６１２    記憶回路
６１４    トランジスタ
６１６    トランジスタ
６１８    トランジスタ
６２０    トランジスタ
６２２    トランジスタ
６２４    トランジスタ
６２６    トランジスタ
６２８    トランジスタ
６３０    端子
６３２    端子
６３４    端子
６３６    端子
６３８    端子
６４０    データ保持部
６４２    データ保持部
６４４    データ保持部
６４６    データ保持部
６４８    容量素子
６５０    容量素子
７００    基板
７１９    発光素子
７２０    絶縁膜
７２１    絶縁膜
７３１    端子
７３２    ＦＰＣ
７３３ａ    配線
７３４    シール材
７３５    駆動回路
７３６    駆動回路
７３７    画素
７４１    トランジスタ
７４２    キャパシタ
７４３    スイッチ素子
７４４    信号線
７５０    画素
７５１    トランジスタ
７５２    キャパシタ
７５３    液晶素子
７５４    走査線
７５５    信号線
７８１    電極
７８２    発光層
７８３    電極
７８４    隔壁
７９１    電極
７９２    絶縁膜
７９３    液晶層
７９４    絶縁膜
７９５    スペーサ
７９６    電極
７９７    基板
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカー部
８１００    警報装置
８１０１    マイクロコンピュータ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2015025200.tif 000004
【図１２】
2015025200.tif 000005
【図１３】
2015025200.tif 000006
【図１５】
2015025200.tif 000007
【図１６】
2015025200.tif 000008
【図１８】
2015025200.tif 000009
【図１９】
2015025200.tif 000010
【図２０】
2015025200.tif 000011
【図２１】
2015025200.tif 000012
【図２２】
2015025200.tif 000013
【図２３】
2015025200.tif 000014
【図２４】
2015025200.tif 000015
【図２５】
2015025200.tif 000016
【図２】
2015025200.tif 000017
【図３】
2015025200.tif 000018
【図４】
2015025200.tif 000019
【図５】
2015025200.tif 000020
【図６】
2015025200.tif 000021
【図７】
2015025200.tif 000022
【図８】
2015025200.tif 000023
【図９】
2015025200.tif 000024
【図１０】
2015025200.tif 000025
【図１１】
2015025200.tif 000026
【図１４】
2015025200.tif 000027
【図１７】
2015025200.tif 000028