(57)【要約】【課題】小型で性能の低下が少なく、ノイズに耐性のあるマスタースレーブ型のフリップフロップ装置を提供すること。【解決手段】第２のクロック信号（Ｃ）の状態が切り替わる時期におけるマスター入力部（１１）に入力されるデータの値（Ｄ）と、第１のクロック信号（Ｃｐ）の状態が切り替わる時期におけるマスター出力部（１１ｂ）から出力されるデータの値（ＱＭ）と、が一致する場合に、スレーブ入力部（１６ａ）にマスター出力部（１１ｂ）から出力されたデータ（ＤＳ）を出力すると共に、一致しない場合に、マスター出力部（１１ｂ）から出力されたデータ（ＱＭ）をスレーブ入力部（１６ａ）に対して出力しない一致判定部（１３）と、を有する比較部（１２）を備えたマスタースレーブ型のフリップフロップ装置（１）。【選択図】図３
2015142192.tif 000002
【特許請求の範囲】
【請求項１】
データが入力されるマスター入力部と、前記マスター入力部に接続されたマスターゲートであって、予め設定された間隔をあけて周期的に値が反転する第１のクロック信号に応じてオン状態とオフ状態とを切り替える前記マスターゲートと、前記マスターゲートに直列に接続され、前記マスターゲートがオン状態の場合に、前記マスター入力部から入力されたデータを取り込むと共に、前記マスターゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持するマスター保持部と、前記マスター保持部に接続されてデータを出力するマスター出力部と、を有するマスターラッチと、
データが入力されるスレーブ入力部と、前記スレーブ入力部に接続されたスレーブゲートであって、前記クロック信号に応じて前記マスターゲートとはオン状態とオフ状態が反転した状態で切り替える前記スレーブゲートと、前記スレーブゲートに直列に接続され、前記スレーブゲートがオン状態の場合に、前記スレーブ入力部から入力されたデータを取り込むと共に、前記スレーブゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持するスレーブ保持部と、前記スレーブ保持部に接続されてデータを出力するスレーブ出力部と、を有するスレーブラッチと、
前記マスター出力部からデータが入力され、且つ、前記スレーブ入力部にデータを出力可能に接続された比較部であって、前記第１のクロック信号に対してオン状態とオフ状態とが切り替わる時期が異なる第２のクロック信号を生成する第２クロック生成部と、前記第２のクロック信号の状態が切り替わる時期における前記マスター入力部に入力されるデータの値と、前記第１のクロック信号の状態が切り替わる時期における前記マスター出力部から出力されるデータの値と、が一致する場合に、前記スレーブ入力部に前記マスター出力部から出力されたデータを出力すると共に、一致しない場合に、前記マスター出力部から出力されたデータを前記スレーブ入力部に対して出力しない一致判定部と、を有する前記比較部と、
を備えたことを特徴とするマスタースレーブ型のフリップフロップ装置。
【請求項２】
データが入力される第１のマスター入力部と、前記第１のマスター入力部に接続された第１のマスターゲートであって、予め設定された間隔をあけて周期的に値が反転する第１のクロック信号に応じてオン状態とオフ状態とを切り替える前記第１のマスターゲートと、前記第１のマスターゲートに直列に接続され、前記第１のマスターゲートがオン状態の場合に、前記第１のマスター入力部から入力されたデータを取り込むと共に、前記第１のマスターゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持する第１のマスター保持部と、前記第１のマスター保持部に接続されてデータを出力する第１のマスター出力部と、を有する第１のマスターラッチと、
前記第１のマスター入力部と共通のデータが入力される第２のマスター入力部と、前記第２のマスター入力部に接続された第２のマスターゲートであって、前記第１のクロック信号に対してオン状態とオフ状態とが切り替わる時期が異なる第２のクロック信号に応じてオン状態とオフ状態とを切り替える前記第２のマスターゲートと、前記第２のマスターゲートに直列に接続され、前記第２のマスターゲートがオン状態の場合に、前記第２のマスター入力部から入力されたデータを取り込むと共に、前記第２のマスターゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持する第２のマスター保持部と、前記第２のマスター保持部に接続されてデータを出力する第２のマスター出力部と、を有する第２のマスターラッチと、
データが入力されるスレーブ入力部と、前記スレーブ入力部に接続されたスレーブゲートであって、前記クロック信号に応じて前記マスターゲートとはオン状態とオフ状態が反転した状態で切り替える前記スレーブゲートと、前記スレーブゲートに直列に接続され、前記スレーブゲートがオン状態の場合に、前記スレーブ入力部から入力されたデータを取り込むと共に、前記スレーブゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持するスレーブ保持部と、前記スレーブ保持部に接続されてデータを出力するスレーブ出力部と、を有するスレーブラッチと、
前記第１のマスター出力部および前記第２のマスター出力部からデータが入力され、且つ、前記スレーブ入力部にデータを出力可能に接続された比較部であって、前記第１のクロック信号の状態が切り替わる時期における前記第１のマスター出力部から出力されるデータの値と、前記第２のクロック信号の状態が切り替わる時期における前記第２のマスター出力部から出力されるデータの値と、が一致する場合に、前記スレーブ入力部に前記各マスターラッチの少なくとも一方から出力されたデータを出力すると共に、一致しない場合に、前記各マスター出力部から出力されたデータを前記スレーブ入力部に対して出力しない前記比較部と、
を備えたことを特徴とするマスタースレーブ型のフリップフロップ装置。
【請求項３】
前記第１のマスター出力部に接続され、前記第２のクロック信号に応じて切り替わる第３のゲートと、前記第１のマスター出力部からのデータと前記第２のマスター出力部からのデータとが一致するか否かを比較する比較器と、前記第３のゲートからのデータと、前記スレーブ出力部から出力されるデータと、が入力され、且つ、前記比較器から比較結果の信号が入力され、前記比較結果が一致の場合には、前記第３のゲートからのデータを前記スレーブ入力部に出力すると共に、前記比較結果が不一致の場合には、前記スレーブ出力部からのデータを前記スレーブ入力部に出力するマルチプレクサと、を有する前記比較部、
を備えたことを特徴とする請求項１または２に記載のマスタースレーブ型のフリップフロップ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスターラッチとスレーブラッチとを有するマスタースレーブ型のフリップフロップ装置に関する。
【背景技術】
【０００２】
トランジスタ等の半導体素子を使用した電気回路において、微細化されたＬＳＩ回路（Large Scale Integrated circuit：大規模集積回路）や高信頼性システムでは、信号ノイズやシグナルインテグリティ（信号波形の歪み等の信号の品質）の影響が非常に問題になってきている。信号ノイズは、回路やシステムの任意の場所に任意の時刻に発生し、データ線にグリッジ（パルス信号）を発生させる。発生した不正なパルス（ノイズ）は、電子・電気回路や集積回路において誤動作を引き起こす問題がある。
特に、マスターラッチとスレーブラッチとが接続されたマスタースレーブフリップフロップにおいて、データを取り込むタイミング（マスターラッチ動作からスレーブラッチ動作に切り替わるタイミングのクロックエッジ）の近傍において、データ信号にノイズ等の電圧パルスが発生すると、フリップフロップは、このノイズを取り込み、誤った値を保持・出力する。すなわち、誤動作する。
【０００３】
信号ノイズ発生の原因は、回路やシステムの内外に広く存在するため、一般的には回路やシステム内でのノイズ発生を正確に予測する手段がない。ノイズの発生を低減・防止するためのＬＳＩのレイアウト手法の研究は存在するが、発生原因が多岐にわたるため、完全な排除は困難である。よって、信号ノイズの発生の予測や防止は事実上不可能である。したがって、ノイズの発生自体を防止するよりは、ノイズによって生じた影響（パルス信号）を防止する方が、信号ノイズの悪影響を合理的に解決できるものと考えられる。
フリップフロップ装置において、ノイズの発生を判定、判断する技術として、以下の特許文献１〜４や非特許文献１〜４に記載の技術が知られている。
【０００４】
特許文献１（特開２０１２−１６５２０９号公報）には、エッジトリガフリップフロップにおいて、パルス状のクロック信号（Ｃ）の立ち上がりにおけるデータ（Ｄ１）と立ち下がりにおけるデータ（Ｄ２）とを比較して、各データ（Ｄ１，Ｄ２）が一致する場合に真正なデータと判断し、不一致の場合にノイズと判断する技術が記載されている。
【０００５】
特許文献２（特開２００７−２６６８２０号公報）や特許文献３（特開２００７−２３５６８０号公報）には、複数のフリップフロップ装置を並列に接続して多重化（二重化や三重化）し、各フリッププロップ装置の出力を比較し、いわば多数決をとることで、ノイズによるフリップフロップの誤動作を低減している。
なお、フリップフロップを多重化することで、誤動作を防止する技術として、特許文献４（米国特許第６３２６８０９号公報）や、非特許文献１〜４も知られている。なお、特許文献４や非特許文献１〜３では、データ信号のタイミングのエラーを検出する技術であるが、原理的には、ノイズの検知も可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１６５２０９号公報（「００２５」〜「００２８」、図１）
【特許文献２】特開２００７−２６６８２０号公報
【特許文献３】特開２００７−２３５６８０号公報
【特許文献４】米国特許第６３２６８０９号公報
【非特許文献】
【０００７】
【非特許文献１】M. Nicolaidis, “Time Redundancy Based Soft-Error Tolerance to Rescue Nanometer Technologies”，Proc. 17th IEEE VLSI symposium, pp.89-94, 1999
【非特許文献２】D. Ernst,他１０名，“Razor: a low-power pipeline based on circuit-level timing speculation”，Proceedings of 36th Annual IEEE/ACM International Symposium on Microarchitecture 2003 (MICRO-36), pp.7-18, 2003
【非特許文献３】T. Sato,他１名，“A Simple Flip-Flop Circuit for Typical-Case Designs for DFM”，Proceedings of the 8th International Symposium on Quality Electronic Design (ISQED‘07), pp.539-544, 2007
【非特許文献４】Y. Zhao, 他２名，“Double Sampling Data Checking Technique: An Online Testing Solution for Multisource Noise-Induced Errors on On-Chip Interconnects and Buses”，IEEE Trans, VLSI Systems, vol.12, no.5, pp.746-755, June 2004.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
(従来技術の問題点)
特許文献１に記載の構成では、クロックの立ち上がりと立ち下がりとの間での比較であるため、検知可能なノイズの幅がクロックの立ち上がりと立ち下がりの幅によって制約されるとともに、真正なデータ信号もクロックの幅に制約される問題がある。また、クロックの立ち下がりを待たないと比較ができないため、処理が遅れる（性能（動作速度）が低下する）問題もある。
特許文献２〜３、非特許文献１〜４に記載の技術では、フリップフロップの多重化を行っているため、全体の回路規模が大きくなる問題がある。
【０００９】
本発明は、小型で性能の低下が少なく、ノイズに耐性のあるマスタースレーブ型のフリップフロップ装置を提供することを技術的課題とする。
【課題を解決するための手段】
【００１０】
前記技術的課題を解決するために、請求項１に記載の発明のマスタースレーブ型のフリップフロップ装置は、
データが入力されるマスター入力部と、前記マスター入力部に接続されたマスターゲートであって、予め設定された間隔をあけて周期的に値が反転する第１のクロック信号に応じてオン状態とオフ状態とを切り替える前記マスターゲートと、前記マスターゲートに直列に接続され、前記マスターゲートがオン状態の場合に、前記マスター入力部から入力されたデータを取り込むと共に、前記マスターゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持するマスター保持部と、前記マスター保持部に接続されてデータを出力するマスター出力部と、を有するマスターラッチと、
データが入力されるスレーブ入力部と、前記スレーブ入力部に接続されたスレーブゲートであって、前記クロック信号に応じて前記マスターゲートとはオン状態とオフ状態が反転した状態で切り替える前記スレーブゲートと、前記スレーブゲートに直列に接続され、前記スレーブゲートがオン状態の場合に、前記スレーブ入力部から入力されたデータを取り込むと共に、前記スレーブゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持するスレーブ保持部と、前記スレーブ保持部に接続されてデータを出力するスレーブ出力部と、を有するスレーブラッチと、
前記マスター出力部からデータが入力され、且つ、前記スレーブ入力部にデータを出力可能に接続された比較部であって、前記第１のクロック信号に対してオン状態とオフ状態とが切り替わる時期が異なる第２のクロック信号を生成する第２クロック生成部と、前記第２のクロック信号の状態が切り替わる時期における前記マスター入力部に入力されるデータの値と、前記第１のクロック信号の状態が切り替わる時期における前記マスター出力部から出力されるデータの値と、が一致する場合に、前記スレーブ入力部に前記マスター出力部から出力されたデータを出力すると共に、一致しない場合に、前記マスター出力部から出力されたデータを前記スレーブ入力部に対して出力しない一致判定部と、を有する前記比較部と、
を備えたことを特徴とする。
【００１１】
前記技術的課題を解決するために、請求項２に記載の発明のマスタースレーブ型のフリップフロップ装置は、
データが入力される第１のマスター入力部と、前記第１のマスター入力部に接続された第１のマスターゲートであって、予め設定された間隔をあけて周期的に値が反転する第１のクロック信号に応じてオン状態とオフ状態とを切り替える前記第１のマスターゲートと、前記第１のマスターゲートに直列に接続され、前記第１のマスターゲートがオン状態の場合に、前記第１のマスター入力部から入力されたデータを取り込むと共に、前記第１のマスターゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持する第１のマスター保持部と、前記第１のマスター保持部に接続されてデータを出力する第１のマスター出力部と、を有する第１のマスターラッチと、
前記第１のマスター入力部と共通のデータが入力される第２のマスター入力部と、前記第２のマスター入力部に接続された第２のマスターゲートであって、前記第１のクロック信号に対してオン状態とオフ状態とが切り替わる時期が異なる第２のクロック信号に応じてオン状態とオフ状態とを切り替える前記第２のマスターゲートと、前記第２のマスターゲートに直列に接続され、前記第２のマスターゲートがオン状態の場合に、前記第２のマスター入力部から入力されたデータを取り込むと共に、前記第２のマスターゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持する第２のマスター保持部と、前記第２のマスター保持部に接続されてデータを出力する第２のマスター出力部と、を有する第２のマスターラッチと、
データが入力されるスレーブ入力部と、前記スレーブ入力部に接続されたスレーブゲートであって、前記クロック信号に応じて前記マスターゲートとはオン状態とオフ状態が反転した状態で切り替える前記スレーブゲートと、前記スレーブゲートに直列に接続され、前記スレーブゲートがオン状態の場合に、前記スレーブ入力部から入力されたデータを取り込むと共に、前記スレーブゲートがオフ状態の場合に、オン状態からオフ状態になった際のデータを保持するスレーブ保持部と、前記スレーブ保持部に接続されてデータを出力するスレーブ出力部と、を有するスレーブラッチと、
前記第１のマスター出力部および前記第２のマスター出力部からデータが入力され、且つ、前記スレーブ入力部にデータを出力可能に接続された比較部であって、前記第１のクロック信号の状態が切り替わる時期における前記第１のマスター出力部から出力されるデータの値と、前記第２のクロック信号の状態が切り替わる時期における前記第２のマスター出力部から出力されるデータの値と、が一致する場合に、前記スレーブ入力部に前記各マスターラッチの少なくとも一方から出力されたデータを出力すると共に、一致しない場合に、前記各マスター出力部から出力されたデータを前記スレーブ入力部に対して出力しない前記比較部と、
を備えたことを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１または２に記載のマスタースレーブ型のフリップフロップ装置において、
前記第１のマスター出力部に接続され、前記第２のクロック信号に応じて切り替わる第３のゲートと、前記第１のマスター出力部からのデータと前記第２のマスター出力部からのデータとが一致するか否かを比較する比較器と、前記第３のゲートからのデータと、前記スレーブ出力部から出力されるデータと、が入力され、且つ、前記比較器から比較結果の信号が入力され、前記比較結果が一致の場合には、前記第３のゲートからのデータを前記スレーブ入力部に出力すると共に、前記比較結果が不一致の場合には、前記スレーブ出力部からのデータを前記スレーブ入力部に出力するマルチプレクサと、を有する前記比較部、
を備えたことを特徴とする。
【発明の効果】
【００１３】
請求項１，２に記載の発明によれば、本発明の構成を有しない場合に比べて、小型で性能の低下を少なくすることができ、ノイズに耐性のあるマスタースレーブ型のフリップフロップ装置を提供することができる。
請求項３に記載の発明によれば、比較器とマルチプレクサとを使用してデータの値が一致しているか否かを判定でき、ノイズの判定ができる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の実施例１のマスタースレーブ型のフリップフロップ装置の説明図である。
【図２】図２は図１のフリップフロップ装置のブロック図である。
【図３】図３は図２のフリップフロップ装置の回路図である。
【図４】図４は実施例１のフリップフロップ装置で使用されるクロック信号や、正当なデータ信号およびノイズの説明図である。
【図５】図５はＣエレメントの説明図であり、図５Ａは回路の要部説明図、図５Ｂは機能表である。
【図６】図６は実施例１の警告回路の説明図である。
【図７】図７は実施例１のフリップフロップ装置の作用説明図であり、クロック信号、遅延クロック信号（クロックパルス信号）、データ信号、マスターラッチの出力信号、フリップフロップ装置の出力（スレーブラッチの出力信号）、警告信号の一例の説明図である。
【図８】図８は実施例１のフリップフロップ装置の機能表の説明図である。
【図９】図９は実施例１のフリップフロップ装置におけるシミュレーション結果の説明図である。
【図１０】図１０は実施例１の変更例の遅延クロック発生回路の説明図である。
【図１１】図１１は実施例２のフリップフロップ装置の機能ブロック図であり、実施例１の図２に対応する図である。
【図１２】図１２は実施例２のフリップフロップ装置の回路図であり、実施例１の図３に対応する図である。
【図１３】図１３は実施例２の警告回路の説明図であり、実施例１の図６に対応する図である。
【図１４】図１４は実施例２のフリップフロップ装置の作用説明図であり、クロック信号、遅延クロック信号、データ信号、第１のマスターラッチの出力信号、第２のマスターラッチの出力信号、フリップフロップ装置の出力（スレーブラッチの出力信号）、警告信号の一例の説明図であり、実施例１の図７に対応する図である。
【図１５】図１５は実施例２のフリップフロップ装置の機能表の説明図であり、実施例１の図８に対応する図である。
【図１６】図１６は実施例２のフリップフロップ装置におけるシミュレーション結果の説明図である。
【図１７】図１７は実施例３のフリップフロップ装置の機能ブロック図であり、実施例１の図２に対応する図である。
【図１８】図１８は実施例３のフリップフロップ装置の回路図であり、実施例１の図３に対応する図である。
【図１９】図１９は実施例３の回路の説明図であり、図１９Ａは比較器の回路図、図１９Ｂはマルチプレクサの回路図である。
【図２０】図２０は実施例３のフリップフロップ装置の機能表の説明図であり、実施例１の図８に対応する図である。
【図２１】図２１は実施例３のフリップフロップ装置におけるシミュレーション結果の説明図である。
【発明を実施するための形態】
【００１５】
次に図面を参照しながら、本発明の実施の形態の具体例（以下、実施例と記載する）を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
【実施例１】
【００１６】
図１は本発明の実施例１のマスタースレーブ型のフリップフロップ装置の説明図である。
図２は図１のフリップフロップ装置のブロック図である。
図３は図２のフリップフロップ装置の回路図である。
図４は実施例１のフリップフロップ装置で使用されるクロック信号や、正当なデータ信号およびノイズの説明図である。
【００１７】
図１〜図３において、本発明の実施例１のマスタースレーブ型のフリップフロップ装置１は、入力端子２，３と、出力端子４，５を有する。第１の入力端子２には、データＤが入力される。なお、実施例１のデータＤは、「０」または「１」の値を有し、「１」の値は、予め設定されたデータ幅ｄｗを有する。
第２の入力端子３には、第１のクロック信号の一例としてのクロック信号Ｃが入力される。クロック信号Ｃは、予め設定された間隔をあけて周期的に値が反転する信号により構成されている。特に、実施例１のクロック信号は、オン（「１」）とオフ（「０」）が周期的に反転するパルス（矩形波）状の信号により構成されている。
【００１８】
図４において、実施例１では、正当なデータＤ１は、データＤの信号の到着時刻Ｔｉｎがクロック信号Ｃの立ち上がり時刻Ｔ０に対して、予め設定されたセットアップ時間ｄｓｕ以上前に到達、すなわち、データＤのパルスが立ち上がるように設定されている。そして、データＤは、立ち上がり時刻Ｔ０に対して、出力Ｑが安定するまで維持する必要がある時間であるホールド時間ｄｈが経過した後に立ち下がるようにデータＤの幅ｄｗが設定されている。
よって、Ｔｉｎ＜Ｔ０−ｄｓｕ、且つ、ｄｗ≧（Ｔ０−Ｔｉｎ）＋ｄｈを満たすデータが正当なデータとして、設定されている。
【００１９】
したがって、実施例１では、図４のＤ２，Ｄ２′に示すように、立ち上がり時刻Ｔ０に対して、セットアップ時間ｄｓｕより後に発生した信号や、Ｄ３に示すように、ホールド時間ｄｈが確保されない信号、セットアップ時間ｄｓｕおよびホールド時間ｄｈが共に満たされないＤ４に示す信号は、正当なデータではなく、ノイズとしている。
図１において、第１の出力端子４と第２の出力端子５からは、フリップフロップ装置１の出力Ｑと反転出力ＱＢとが出力される。
【００２０】
図２において、実施例１のフリップフロップ装置１は、第１の入力端子２からのデータＤが入力されるマスターラッチ１１を有する。実施例１のマスターラッチ１１には、クロック信号Ｃ（およびクロック信号Ｃの反転信号である反転クロック信号ＣＢ）も入力される。
マスターラッチ１１には比較部１２が接続されている。比較部１２は、一致判定部の一例としてのＣエレメント（Ｃ素子）１３と、第２クロック生成部の一例としてのパルス発生回路１４と、を有する。
Ｃエレメント１３には、マスターラッチ１１の出力ＱＭが入力されると共に、第１の入力端子２からのデータＤも入力される。また、パルス発生回路１４は、クロック信号Ｃに基づいて、第２のクロック信号の一例としての遅延クロック信号Ｃｐを生成して、Ｃエレメント１３に出力する。
【００２１】
比較部１２には、スレーブラッチ１６が接続されている。スレーブラッチ１６には、Ｃエレメント１３からの出力ＤＳが入力される。また、スレーブラッチ１６には、反転クロック信号ＣＢ（およびクロック信号Ｃ）も入力される。
スレーブラッチ１６からの出力Ｑは、第１の出力端子４に出力されると共に、ＮＯＴゲート１５を介して出力Ｑが反転された反転出力ＱＢが、第２の出力端子５に出力される。
図１において、実施例１のフリップフロップ装置１には、警告回路１７が接続されている。実施例１の警告回路１７には、データ信号Ｄやフリップフロップ装置１の本体で生成された遅延クロック信号Ｃｐ、マスターラッチ１１の出力ＱＭが入力され、警告信号（Ｗａｒｎｉｎｇ）が出力される。
【００２２】
（マスターラッチの回路の説明）
図３において、実施例１のマスターラッチ１１は、データＤが入力されるマスター入力部１１ａに、第１のＮＯＴゲート２１の入力側が接続されている。第１のＮＯＴゲート２１の出力側は、マスターゲートの一例としての第１のゲート２２に入力側に接続されている。第１のゲート２２は、クロック信号Ｃが「０」の場合（すなわち、反転クロック信号ＣＢが「１」の場合）にオンとなって、データＤが出力され、クロック信号Ｃが「１」の場合（反転クロック信号ＣＢが「０」の場合）にオフになって、データＤが出力されなくなるように構成されている。
【００２３】
第１のゲート２２の出力側は、第２のＮＯＴゲート２３の入力側に接続されている。第２のＮＯＴゲート２３の出力ＱＭは、マスター出力部１１ｂから出力される。
第２のＮＯＴゲート２３の出力側には、第３のＮＯＴゲート２４の入力にも接続されている。第３のＮＯＴゲート２４の出力側は、第２のゲート２６の入力側に接続されている。実施例１の第２のゲート２６の出力側は、第２のＮＯＴゲート２３の入力側に接続されている。
【００２４】
実施例１の第２のゲート２６は、クロック信号Ｃが「１」の場合（すなわち、反転クロック信号ＣＢが「０」の場合）にオンとなって、第３のＮＯＴゲート２４の出力ＱＭＢが出力され、クロック信号Ｃが「０」の場合（反転クロック信号ＣＢが「１」の場合）にオフになって、出力ＱＭＢが出力されなくなるように構成されている。
したがって、第２のゲート２６がオンの状態になると、第２のＮＯＴゲート２３、第３のＮＯＴゲート２４、第２のゲート２６からなる閉回路（ループ回路）で信号Ｄが保持される状態となると共に、第２のゲート２６がオフの状態になるとループ回路が切断され、保持されなくなる。よって、第２のＮＯＴゲート２３、第３のＮＯＴゲート２４、第２のゲート２６により、マスター保持部の一例としてのマスターループ回路２３〜２６が構成されている。
【００２５】
（スレーブラッチの回路の説明）
図３において、実施例１のスレーブラッチ１６は、マスターラッチ１１と同様の回路により構成されている。すなわち、マスターラッチ１１のマスター入力部１１ａ、第１のゲート２２、第２のＮＯＴゲート２３、第３のＮＯＴゲート２４、第２のゲート２６、マスターループ回路２３〜２６、マスター出力部１１ｂに替えて、スレーブラッチ１６は、スレーブ入力部１６ａ、スレーブゲートの一例としての第３のゲート３２、第５のＮＯＴゲート３３、第６のＮＯＴゲート３４、第４のゲート３６、スレーブ保持部の一例としてのスレーブループ回路３３〜３６、スレーブ出力部１６ｂを有する。なお、スレーブラッチ１６には、マスターラッチ１１の第１のＮＯＴゲート２１に相当する素子は設けられておらず、第５のＮＯＴゲート３３の出力側とスレーブ出力部１６ｂとの間に、第７のＮＯＴゲート３７が接続されている。
【００２６】
なお、実施例１のスレーブラッチ１６では、第３のゲート３２は、クロック信号Ｃが「１」の場合（すなわち、反転クロック信号ＣＢが「０」の場合）にオンとなり、クロック信号Ｃが「０」の場合（反転クロック信号ＣＢが「１」の場合）にオフになる。また、第４のゲート３６は、クロック信号Ｃが「０」の場合（すなわち、反転クロック信号ＣＢが「１」の場合）にオンとなり、クロック信号Ｃが「１」の場合（反転クロック信号ＣＢが「０」の場合）にオフになる。
【００２７】
（Ｃエレメントの説明）
図５はＣエレメントの説明図であり、図５Ａは回路の要部説明図、図５Ｂは機能表である。
図３、図５において、実施例１のＣエレメント１３は、６つの信号比較用のトランジスタ４１，４２，４３，４４，４５，４６が直列接続された構成を有する。なお、実施例１の第１のトランジスタ４１〜第３のトランジスタ４３では、ゲートの状態表示記号（小さな○）がつけられていることからわかるように、オンになるのは、ゲートに「０（ロー）」が入力されている場合である。一方で、第４のトランジスタ４４〜第６のトランジスタ４６では、ゲートの状態表示記号がつけられていないことから、オンになるのは、ゲートに「１（ハイ）」が入力されている場合である。よって、実施例１では、第１〜第３のトランジスタ４１〜４３は、ＰＭＯＳトランジスタにより構成され、第４〜第６のトランジスタ４４〜４６は、ＮＭＯＳトランジスタにより構成されている。
【００２８】
実施例１のＣエレメント１３では、第１のトランジスタ４１のソース端子側は、電源電圧ＶＤＤが印加され、第６のトランジスタ４６のソース端子側は接地（アース）されている。
実施例１のＣエレメント１３では、第１のトランジスタ４１および第６のトランジスタ４６のゲート端子には、データＤが入力されている。
第２のトランジスタ４２および第５のトランジスタ４５のゲート端子には、マスターラッチ１１の出力ＱＭが入力されている。
第３のトランジスタ４３のゲート端子には、遅延クロック信号Ｃｐが反転された反転遅延クロック信号ＣｐＢが入力される。
第４のトランジスタ４４のゲート端子には、遅延クロック信号Ｃｐが入力される。
【００２９】
第３のトランジスタ４３と第４のトランジスタ４４との接続部が出力部４７となっている。出力部４７には、情報の一時保持部の一例としてのキーパー４８が接続されている。実施例１のキーパー４８は、２つのＮＯＴゲート４８ａ，４８ｂが直列に接続された閉回路状に構成されている。キーパー４８の出力は、スレーブ入力部１６ａに接続されている。
【００３０】
したがって、実施例１のＣエレメント１３では、図５Ｂの状態（１）に示すように、遅延クロック信号Ｃｐが「１（ハイ）」且つデータＤ、出力ＱＭが共に「１（ハイ）」の場合、第１、第２のトランジスタ４１，４２がオフになると共に、第４〜第６のトランジスタ４４〜４６がオンになる。よって、アースと出力部４７とが接続される。したがって、データＤ（＝出力ＱＭ）が出力部４７に出力される。よって、キーパー４８で保持される信号ＤＳが、データＤに基づいて更新される。
また、図５Ｂの状態（２）に示すように、遅延クロック信号Ｃｐが「１（ハイ）」且つデータＤ、出力ＱＭが共に「０（ロー）」の場合、第１〜第３のトランジスタ４１〜４３がオンになると共に、第５、第６のトランジスタ４５，４６がオフになる。よって、電源電圧ＶＤＤと出力部４７とが接続される。したがって、データＤ（＝出力ＱＭ）が出力部４７に出力される。
【００３１】
一方で、図５Ｂの状態（３）に示すように、データＤが「０」且つ出力ＱＭが「１」の場合、第６のトランジスタ４６と、第２のトランジスタ４２とがそれぞれオフになるため、出力部４７が、電源電圧ＶＤＤにもアースにも接続されず、高抵抗状態（Ｈｉ−Ｚ）となる。したがって、データＤが出力部４７に出力されない。なお、この場合、キーパー４８で保持されている信号ＤＳは、更新されず、前回の信号ＤＳが保持され続けることとなる。
図５Ｂの状態（４）の場合は、第１のトランジスタ４１と、第５のトランジスタ４５がオフになるため、状態（３）と同様に、データＤが出力部４７に出力されない。よって、キーパー４８で保持されている信号ＤＳが保持され続ける。
また、遅延クロック信号Ｃｐが「０（ロー）」の場合は、第３、第４のトランジスタ４３，４４が共にオフになるため、データＤや出力ＱＭに関わらず、データＤは出力部４７に出力されない。
【００３２】
（パルス発生回路の説明）
図３において、実施例１のパルス発生回路１４は、反転クロック信号ＣＢが入力される入力ゲート５１を有する。入力ゲート５１の出力側には、奇数個（実施例１では５つ）の遅延用のＮＯＴゲート５２〜５６が直列接続されている。遅延用のＮＯＴゲート５６の出力側には、論理積素子の一例としてのＡＮＤゲート５７の一方の入力端子が接続されている。ＡＮＤゲート５７の他方の入力端子には、入力ゲート５１の出力が接続されている。
したがって、実施例１のパルス発生回路１４は、クロック信号Ｃ（反転クロック信号ＣＢ）から遅延用のＮＯＴゲート５２〜５６の個数に応じた時間分だけ遅延したパルス状の遅延クロック信号Ｃｐを出力する。すなわち、実施例１の遅延クロック信号Ｃｐでは、立ち上がりから立ち下がりまでの幅（値が「１」の期間）が、クロック信号Ｃの立ち上がりから立ち下がりまでの幅に比べて、十分に小さく、遅延クロック信号Ｃｐは、パルス状の信号により構成されている。なお、実施例１では、図４に示すように、立ち上がり時刻Ｔ０に対して、ホールド時間ｄｈ以降且つデータ幅ｄｗが立ち下がる前の時刻Ｔｂとなるように、遅延クロック信号Ｃｐのクロック信号Ｃに対する遅延量が設定されている。
ＡＮＤゲート５７の出力側には、反転用のＮＯＴゲート５８が接続されており、反転遅延クロック信号ＣｐＢが生成される。
【００３３】
（警告回路の説明）
図６は実施例１の警告回路の説明図である。
図１、図６において、実施例１の警告回路１７では、電源電圧ＶＤＤに対して、第１の警告用のトランジスタ６１が接続されている。第１の警告用のトランジスタ６１には、第２の警告用のトランジスタ６２が直列に接続されている。また、第１、第２の警告用のトランジスタ６１，６２に対して、第３、第４の警告用のトランジスタ６３，６４が、並列に接続されている。
第２、第４の警告用のトランジスタ６２，６４には、第５の警告用のトランジスタ６５が接続され、第５の警告用のトランジスタ６５には、第６の警告用のトランジスタ６６が直列に接続されている。
【００３４】
第６の警告用のトランジスタ６６には、第７、第８の警告用のトランジスタ６７，６８が直列に接続され、第８のトランジスタ６８は、アースＧＮＤに接続されている。また、第６の警告用のトランジスタ６６とアースＧＮＤとの間には、第７、第８の警告用のトランジスタ６７，６８に並列に、第９、第１０の警告用のトランジスタ６９，７０が接続されている。
なお、図６に示すように、実施例１の警告回路１７では、第１〜第５の警告用のトランジスタ６１〜６５は、ＰＭＯＳトランジスタにより構成されており、第６〜第１０の警告用のトランジスタ６６〜７０は、ＮＭＯＳトランジスタにより構成されている。
【００３５】
第５の警告用のトランジスタと第６の警告用のトランジスタ６６との間には、一次保持部の一例としての警告用のキーパー７１が接続されている。警告用のキーパー７１は、キーパー４８と同様に、２つのＮＯＴゲート７１ａ，７１ｂが直列に接続された閉回路状に構成されている。
警告用のキーパー７１の出力には、反転素子の一例としてのＮＯＴゲート７２に接続されている。ＮＯＴゲート７２の出力、すなわち、警告回路１７の出力である警告信号（Ｗａｒｎｉｎｇ）は、警告画像の表示画面や警告ランプ、警告ブザー等の図示しない警告部材に接続されている。
【００３６】
実施例１の警告回路１７では、第１の警告用のトランジスタ６１のゲート端子には、データ信号Ｄが反転された反転データ信号ＤＢが入力される。第２の警告用のトランジスタ６２のゲート端子には、マスターラッチ１１の出力ＱＭが入力される。第３の警告用のトランジスタ６３のゲート端子には、データ信号Ｄが入力される。第４の警告用のトランジスタ６４のゲート端子には、マスターラッチ１１の出力ＱＭが反転された反転マスター出力ＱＭＢが入力される。
第５の警告用のトランジスタ６５のゲート端子には、反転遅延クロック信号ＣｐＢが入力される。第６の警告用のトランジスタ６６のゲート端子には、遅延クロック信号Ｃｐが入力される。
第７の警告用のトランジスタ６７のゲート端子には、データ信号Ｄが入力される。第８の警告用のトランジスタ６８のゲート端子には、マスターラッチ１１の出力ＱＭが入力される。第９の警告用のトランジスタ６９のゲート端子には、反転データ信号ＤＢが入力される。第１０の警告用のトランジスタ７０のゲート端子には、反転された反転マスター出力ＱＭＢが入力される。
【００３７】
したがって、実施例１の警告回路１７では、遅延クロック信号Ｃｐが「１」であり、且つ、入力であるデータＤとマスターラッチ１１の出力ＱＭとが一致している場合、すなわち、正当なデータである場合、Ｄ＝ＱＭ、ＤＢ＝ＱＭＢとなる。よって、Ｄ＝１（ＤＢ＝０）の場合、第７、第８の警告用のトランジスタ６７，６８がオンの状態となり、且つ、第２、第３、第９、第１０の警告用のトランジスタ６２，６３，６９，７０がオフの状態となる。したがって、第７、第８の警告用のトランジスタ６７，６８の部分のみが導通し、アースＧＮＤが出力に接続される。
また、Ｄ＝０（ＤＢ＝１）の場合、第９、第１０の警告用のトランジスタ６９，７０の部分のみが導通して、アースＧＮＤが出力に接続される。
よって、データＤと出力ＱＭとが一致している場合、アースＧＮＤ側が出力に接続され、警告信号（Ｗａｒｎｉｎｇ）として、「０」が出力される。
【００３８】
一方で、遅延クロック信号Ｃｐが「１」であり、且つ、データＤと出力ＱＭとが不一致の場合、すなわち、ノイズの場合、Ｄ＝ＱＭＢ、ＤＢ＝ＱＭとなる。よって、Ｄ＝１（ＤＢ＝０）の場合、第１、第２の警告用のトランジスタ６１，６２の部分のみが導通して、電源電圧ＶＤＤが出力に接続される。
また、Ｄ＝０（ＤＢ＝１）の場合、第３、第４の警告用のトランジスタ６３，６４の部分のみが導通して、電源電圧ＶＤＤが出力に接続される。
よって、データＤと出力ＱＭとが不一致の場合には、電源電圧ＶＤＤ側が出力に接続され、警告信号（Ｗａｒｎｉｎｇ）として、「１」が出力される。
なお、遅延クロック信号Ｃｐが「０」（ＣｐＢが「１」）の場合は、第５、第６の警告用のダイオード６５，６６がオフとなり、アースＧＮＤも電源電圧ＶＤＤも接続されない。したがって、警告信号として、警告用のキーパー７１に保持された直近の警告信号が出力されることとなる。
【００３９】
（実施例１の作用）
図７は実施例１のフリップフロップ装置の作用説明図であり、クロック信号、遅延クロック信号（クロックパルス）、データ信号、マスターラッチの出力信号、フリップフロップ装置の出力（スレーブラッチの入力信号）、警告信号の一例の説明図である。
図８は実施例１のフリップフロップ装置の機能表の説明図である。
前記構成を備えた実施例１のフリップフロップ装置１では、クロック信号Ｃが「０（ロー）」の場合、第１のゲート２２がオンの状態となり、データＤの信号が、マスターラッチ１１の出力ＱＭとなる。
【００４０】
図７の（１）の波形に示すように、クロック信号Ｃが「０（ロー）」から「１（ハイ）」に変化した場合、第１のゲート２２がオフの状態となる。したがって、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号（「１」）が、マスターループ回路２３〜２６で保持され、マスターラッチ１１の出力ＱＭとして、出力され続ける。
マスターラッチ１１からの出力ＱＭと、データ信号Ｄと、遅延クロック信号Ｃｐとは、Ｃエレメント１３に入力される。
図７の（１）の状態では、出力ＱＭとデータ信号Ｄが「１」であり、第５，第６のトランジスタ４５，４６がオンとなるが、遅延クロックパルスＣｐが「０」の状態では、第４のトランジスタ４４がオフのままとなり、スレーブラッチ１６側に信号が出力されない。
【００４１】
そして、遅延クロックパルスＣｐが「１」となると、図８の（１）の状態となり、第４〜第６のトランジスタ４４〜４６がオンとなって、スレーブラッチ１６側に出力ＱＭ（＝データＤ）が、Ｃエレメント１３の出力ＤＳとして出力される。なお、図７の（１）の波形において、遅延クロックパルスＣｐが「０」になると、Ｃエレメント１３のキーパー４８で、出力ＤＳが保持される。
Ｃエレメント１３の出力ＤＳは、スレーブラッチ１６に入力される。このとき、クロック信号Ｃが「１」の状態であり、第３のゲート３２、第５のＮＯＴゲート３３、第７のＮＯＴゲート３７を通過して、スレーブラッチ１６の出力Ｑとして、出力される。
なお、状態（１）では、遅延クロック信号Ｃｐが「１」になった際のデータＤと、クロック信号Ｃが「１」になった際の出力ＱＭとが一致している。したがって、データＤが、遅延クロック信号Ｃｐが「１」になった際には、既に、十分に安定した信号となっており（Ｔｉｎ＜Ｔ０−ｄｓｕを満たし）、且つ、データ幅ｄｗ以上の期間、同じ信号であったため、正当なデータ（ノイズではない）である。よって、警告信号として「０（ロー）」が出力され、ノイズの警告はされない。
【００４２】
次に、図７における（２）の状態では、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号が「０」であり、マスターラッチ１１の出力ＱＭが「０」となる。
そして、遅延クロックパルスＣｐが「１」となると、図８の（２）の状態となり、第１〜第３のトランジスタ４１〜４３がオンとなって、スレーブラッチ１６側に出力ＱＭ（＝データＤ）が、Ｃエレメント１３の出力ＤＳとして出力される。スレーブラッチ１６に入力されたＣエレメント１３の出力ＤＳは、第３のゲート３２、第５のＮＯＴゲート３３、第７のＮＯＴゲート３７を通過して、スレーブラッチ１６の出力Ｑとして、出力される。
なお、状態（２）では、状態（１）と同様に、遅延クロック信号Ｃｐが「１」になった際のデータＤと、クロック信号Ｃが「１」になった際の出力ＱＭとが一致している。したがって、正当なデータ（ノイズではない）であり、警告信号として「０（ロー）」が出力され、ノイズの警告はされない。
【００４３】
次に、図７における（３）の状態では、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号が「１」であり、マスターラッチ１１の出力ＱＭは「１」となる。
しかしながら、遅延クロックパルスＣｐが「１」となった際には、出力ＱＭとしては、マスターループ回路２３〜２６で保持されている「１」がＣエレメント１３に入力されているのに対し、データＤは「０」となっている。すなわち、図８の（３）の状態となる。したがって、Ｃエレメント１３では、第１、第３、第４、第５のトランジスタ４１，４３，４４，４５がオンとなる。よって、スレーブラッチ１６側に信号が出力されない。このとき、出力Ｑには、Ｃエレメント１３のキーパー４８で、保持されている前回の出力ＤＳが出力され続ける。すなわち、（３）の状態のノイズが、出力Ｑに影響を及ぼさない。
したがって、状態（３）では、遅延クロック信号Ｃｐが「１」になった際のデータＤと、クロック信号Ｃが「１」になった際の出力ＱＭとが不一致となっているため、正当なデータではない（ノイズである）と判定される。よって、警告信号として「１（ハイ）」が出力され、ノイズの警告がされる。
【００４４】
次に、図７における（４）の状態では、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号が「０」であり、マスターラッチ１１の出力ＱＭは「０」となる。
しかしながら、遅延クロックパルスＣｐが「１」となった際には、出力ＱＭとしては、マスターループ回路２３〜２６で保持されている「０」がＣエレメント１３に入力されているのに対し、データＤは「１」となっている。すなわち、図８の（４）の状態となる。したがって、Ｃエレメント１３では、第２、第３、第４、第６のトランジスタ４２，４３，４４，４６がオンとなる。よって、スレーブラッチ１６側に信号が出力されない。このとき、出力Ｑには、Ｃエレメント１３のキーパー４８で、保持されている前回の出力ＤＳが出力され続ける。したがって、（４）の波形のノイズが、出力Ｑに影響を及ぼさない。
したがって、状態（４）では、状態（３）と同様に、遅延クロック信号Ｃｐが「１」になった際のデータＤと、クロック信号Ｃが「１」になった際の出力ＱＭとが不一致となっているため、正当なデータではない（ノイズである）と判定される。よって、警告信号として「１（ハイ）」が出力され、ノイズの警告がされる。
【００４５】
図９は実施例１のフリップフロップ装置におけるシミュレーション結果の説明図である。
実施例１のフリップフロップ装置１を使用して、図７の（１）〜（４）のクロック信号Ｃ、遅延クロック信号Ｃｐ、データＤを入力した。その結果、図９に示すような出力Ｑが得られ、状態（３）、（４）におけるノイズが、出力Ｑに影響を及ぼさないことが確認された。
【００４６】
したがって、実施例１のフリップフロップ装置１では、２回の異なる取り込みタイミングにおける信号を比較することでノイズの判定を行っている。すなわち、遅延クロック信号Ｃｐが「０」から「１」に変化する（立ち上がる）際のデータ信号Ｄと、クロック信号Ｃが「０」から「１」に変化する（立ち上がる）際のマスターラッチ１１の出力ＱＭとが比較されて、ノイズの判定が行われ、ノイズの場合には、スレーブラッチ１６に信号が出力されない。よって、実施例１のフリップフロップ装置１は、出力Ｑにノイズが反映されにくく、ノイズに耐性のあるマスタースレーブ型のフリップフロップ装置が実現される。
また、特許文献１に記載の構成のように、クロックの立ち上がりと立ち下がりとでノイズの判定を行う場合に比べて、実施例１のフリップフロップ装置１では、クロック信号Ｃが立ち下がらなくても、ノイズの判定が可能であり、処理の遅れが低減され、処理性能の低下が抑制される。
【００４７】
さらに、実施例１のフリップフロップ装置１では、遅延クロック信号Ｃｐの遅延時間も、遅延用のＮＯＴゲートの数を増減することで、任意の時間に容易に調整可能であり、検知可能なノイズや真正なデータ信号の幅への対応も容易である。
また、実施例１のフリップフロップ装置１では、特許文献２，３、非特許文献１〜４に記載されているように、フリップフロップ全体を多重化する場合に比べて、全体の回路規模を小さくすることができる。よって、フリップフロップ装置１を小型化することができる。
さらに、実施例１では、パルス状の遅延クロックパルスＣｐを使用しており、遅延クロックパルスＣｐが「１」の期間が短く設定されている。遅延クロックパルスＣｐが「１」の期間が長くなると、Ｃエレメント１３の動作期間、すなわち、データＤと出力ＱＭとを比較する期間が長くなる。比較する期間が長くなると、比較中にデータＤの信号が変化した場合に、ノイズを見過ごしてしまうこととなる。これに対して、実施例１では、パルス状の（「１」の期間が短い）遅延クロック信号を使用しており、Ｃエレメント１３の動作期間が短くなり、データＤと出力ＱＭとの比較期間を短くすることができ、ノイズの見過ごしを低減できる。
【００４８】
図１０は実施例１の変更例の遅延クロック発生回路の説明図である。
図１０において、実施例１のパルス発生回路１４に替えて、図１０に示す遅延クロック回路８０を使用することも可能である。遅延クロック発生回路８０では、実施例１のパルス発生回路１４と異なり、遅延クロック信号Ｃｐの遅延量を可変にする回路、いわゆる、プログラマブル遅延回路８０により構成されている。遅延クロック発生回路８０では、ｎを１以上の正数とした場合に、遅延用のＮＯＴゲートが８１が３個、５個、７個、…、（２ｎ＋１）個、直列に接続された複数の遅延部８２−１，８２−２，８２−３，…，８２−ｎが、マルチプレクサ（ＭＵＸ）８３に入力されている。マルチプレクサ８３は、入力された複数の信号の中から、いずれか１つの信号のみを選択して出力する素子である。実施例２のマルチプレクサ８３には、どの入力信号を選択して出力するかを制御するための制御信号が入力される。したがって、図１０に示す遅延クロック発生回路８０では、図示しない入力部においてユーザが設定した遅延量に応じて、マルチプレクサ８３に制御信号が入力され、マルチプレクサ８３から、ユーザが設定した遅延量の遅延クロック信号Ｃｄが出力される。
よって、パルス発生回路に替えて、図１０に示す遅延クロック回路８０を使用した場合には、遅延クロック信号Ｃｄのクロック信号Ｃに対する遅延量を、ユーザの設定に応じて、任意に変更することが可能である。よって、種々の幅をノイズが入力された場合にも、容易に対応可能である。
【実施例２】
【００４９】
図１１は実施例２のフリップフロップ装置の機能ブロック図であり、実施例１の図２に対応する図である。
図１２は実施例２のフリップフロップ装置の回路図であり、実施例１の図３に対応する図である。
次に、本発明の実施例２の説明をするが、この実施例２の説明において、前記実施例１の構成要素に対応する構成要素には同一の符号を付して、その詳細な説明を省略する。
この実施例２は、下記の点で前記実施例１と相違しているが、他の点では前記実施例１と同様に構成されている。
図１１、図１２において、実施例２のフリップフロップ装置１では、１つのマスターラッチ１１を有する実施例１のフリップフロップ装置１に対して、第１のマスターラッチ１１と、第２のマスターラッチ１１１とを備えている点が相違する。
実施例２の第１のマスターラッチ１１は、実施例１のマスターラッチ１１と同一の回路により構成されている。なお、実施例２では、第１のマスターラッチ１１の出力ＱＭは、説明の便宜上、出力ＱＭ１と表記する。
【００５０】
また、実施例２の第２のマスターラッチ１１１は、回路構成自体は第１のマスターラッチ１１と同様に構成されている。よって、第２のマスターラッチ１１１は、第２のマスター入力部１１１ａ、第１のＮＯＴゲート１２１、第２のマスターゲートの一例としての第１のゲート１２２、第２のＮＯＴゲート１２３、第３のＮＯＴゲート１２４、第２のゲート１２６、第２のマスター保持部の一例としての第２のマスターループ回路１２３〜１２６、第２のマスター出力部１１１ｂを有する。
実施例２の第２のマスターラッチ１１１では、第１のマスターラッチ１１において第１のゲート２２および第２のゲート２６にクロック信号Ｃおよび反転クロック信号ＣＢが入力されることに替えて、第２のマスターラッチ１１１の第１のゲート（第２のマスターゲート）１２２および第２のゲート１２６には、遅延回路１１４で生成された第２のクロック信号の一例としての遅延クロック信号Ｃｄおよび反転遅延クロック信号ＣｄＢが入力される。
【００５１】
なお、実施例２の遅延回路１１４では、実施例１のパルス発生回路において、ゲート５１，５７が省略されたシンプルな回路構成に変更されている。なお、実施例２の遅延回路１１４に替えて、図１０に示す回路８０を使用することも可能である。
さらに、実施例２のＣエレメント（Ｃ素子）１１３では、実施例１のＣエレメント１３と回路は同一の構成であるが、入力される信号が異なっている。すなわち、実施例１の入力であるデータＤ、マスターラッチ１１の出力ＱＭ、遅延クロック信号Ｃｐが、実施例２では、それぞれ、第１のマスターラッチ１１の出力ＱＭ１、第２のマスターラッチの出力ＱＭ２、遅延クロック信号Ｃｄに変更されている。
前記遅延回路１１４およびＣエレメント１１３により、実施例２の比較部１２が構成されている。
【００５２】
図１３は実施例２の警告回路の説明図であり、実施例１の図６に対応する図である。
図１３において、実施例２の警告回路１１７では、実施例１の警告回路１７におけるデータ信号Ｄ、反転データ信号ＤＢ、マスターラッチ１１の出力ＱＭ、マスターラッチ１１の反転出力ＱＭＢ、遅延クロック信号Ｃｐ、反転遅延クロック信号ＣｐＢに替えて、第１のマスターラッチ１１の出力ＱＭ１、第１のマスターラッチ１１の反転出力ＱＭ１Ｂ、第２のマスターラッチ１１１の出力ＱＭ２、第２のマスターラッチ１１１の反転出力ＱＭ２Ｂ、クロック信号Ｃ、反転クロック信号ＣＢ、遅延クロック信号Ｃｄ、反転ＣｄＢ遅延クロック信号が入力される。
また、実施例２の警告回路１１７では、第５の警告用のトランジスタ６５と、第６の警告用のトランジスタ６６との間には、第１１の警告用のトランジスタ１６５が直列に接続されている。なお、警告用のキーパー７１は、第１１の警告用のトランジスタ１６５と第６の警告用のトランジスタ６６との間に接続されている。第１１の警告用のトランジスタ１６５は、ＰＭＯＳトランジスタにより構成されており、反転遅延クロック信号ＣｄＢが入力されている。
【００５３】
また、第６の警告用のトランジスタ６６と、第７、第９の警告用のトランジスタ６７，６９との間には、第１２の警告用のトランジスタ１６６が接続されている。第１２の警告用のトランジスタ１６６は、ＮＭＯＳトランジスタにより構成されており、遅延クロック信号Ｃｄが入力されている。
また、第６の警告用のトランジスタ６６と、第１２の警告用のトランジスタ１６６との間には、第１３の警告用のトランジスタ１６７の一端が接続されている。第１３の警告用のトランジスタ１６７の他端は、アースＧＮＤに接続されている。第１３の警告用のトランジスタ１６７は、ＮＭＯＳトランジスタにより構成されており、反転遅延クロック信号ＣｄＢが入力されている。
【００５４】
したがって、実施例２の警告回路１１７では、クロック信号Ｃおよび遅延クロック信号Ｃｄが「１」の場合は、第５、第１１、第６、第１２の警告用のトランジスタ６５，６６，１６５，１６６がオンとなる。したがって、第１のマスターラッチ１１の出力ＱＭ１と、第２のマスターラッチ１１１の出力ＱＭ２と、が不一致の場合、電源電圧ＶＤＤ側が警告回路１１７の出力（Ｗａｒｎｉｎｇ）に接続され、第１のマスターラッチ１１の出力ＱＭ１と、第２のマスターラッチ１１１の出力ＱＭ２と、が一致する場合、アースＧＮＤ側が警告回路１１７の出力（Ｗａｒｎｉｎｇ）に接続される。
一方、クロック信号Ｃが「１」且つ遅延クロック信号Ｃｄが「０」（反転遅延クロック信号ＣｄＢが「１」）の場合、第６の警告用のトランジスタ６６と第１３の警告用のトランジスタ１６７がオンとなる。よって、この場合、アースＧＮＤ側が警告回路１１７の出力（Ｗａｒｎｉｎｇ）に接続される。
【００５５】
（実施例２の作用）
図１４は実施例２のフリップフロップ装置の作用説明図であり、クロック信号、遅延クロック信号、データ信号、第１のマスターラッチの出力信号、第２のマスターラッチの出力信号、フリップフロップ装置の出力（スレーブラッチの入力信号）、警告信号の一例の説明図であり、実施例１の図７に対応する図である。
図１５は実施例２のフリップフロップ装置の機能表の説明図であり、実施例１の図８に対応する図である。
前記構成を備えた実施例２のフリップフロップ装置１では、クロック信号Ｃおよび遅延クロック信号Ｃｄが「０」の状態では、各マスターラッチ１１，１１１の第１のゲート２２，１２２がオンの状態となり、各出力ＱＭ１，ＱＭ２は、データＤとなる。
【００５６】
図１４の（１）の波形に示すように、クロック信号Ｃが「０（ロー）」から「１（ハイ）」に変化した場合、第１のマスターラッチ１１の第１のゲート２２がオフの状態となる。したがって、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号（「１」）が、マスターループ回路２３〜２６で保持され、第１のマスターラッチ１１の出力ＱＭ１として、出力され続ける。
また、遅延クロック信号Ｃｄが「０（ロー）」から「１（ハイ）」に変化した場合、第２のマスターラッチ１１１の第１のゲート１２２がオフの状態となる。したがって、遅延クロック信号Ｃｄが「０」から「１」に変化した際のデータＤの信号（「１」）が、マスターループ回路１２３〜１２６で保持され、第２のマスターラッチ１１１の出力ＱＭ２として、出力され続ける。
各マスターラッチ１１，１１１からの出力ＱＭ１，ＱＭ２と、遅延クロック信号Ｃｄとが、Ｃエレメント１１３に入力される。
【００５７】
図１４の（１）の状態では、データＤが「１」になると同時に各出力ＱＭ１，ＱＭ２が「１」となり、第５，第６のトランジスタ４５，４６がオンとなるが、遅延クロック信号Ｃｄが「０」の状態では、第４のトランジスタ４４がオフのままとなり、スレーブラッチ１６側に信号が出力されない。
そして、遅延クロックパルスＣｄが「１」となると、図１５の（１）の状態となり、第４〜第６のトランジスタ４４〜４６がオンとなって、スレーブラッチ１６側に出力ＱＭ１（＝ＱＭ２）が、Ｃエレメント１１３の出力ＤＳとして出力される。なお、図１４の（１）の波形において、遅延クロックパルスＣｄが「０」になると、Ｃエレメント１１３のキーパー４８で、出力ＤＳが保持される。
Ｃエレメント１１３の出力ＤＳは、スレーブラッチ１６に入力される。このとき、クロック信号Ｃが「１」の状態であり、第３のゲート３２、第５のＮＯＴゲート３３、第７のＮＯＴゲート３７を通過して、スレーブラッチ１６の出力Ｑとして、出力される。
【００５８】
なお、状態（１）では、クロック信号Ｃが「１」になった際の第１のマスターラッチ１１の出力ＱＭ１と、遅延クロック信号Ｃｄが「１」になった際の第２のマスターラッチ１１１の出力ＱＭ２と、が一致している。すなわち、クロック信号Ｃが立ち上がるタイミングで取り込んだ値ＱＭ１と、遅延クロック信号Ｃｄが立ち上がるタイミングで取り込んだ値ＱＭ２とが一致している。したがって、データＤが、クロック信号Ｃが「１」になった際には、既に、十分に安定した信号となっており（Ｔｉｎ＜Ｔ０−ｄｓｕを満たし）、且つ、データ幅ｄｗ以上の期間、同じ信号であったため、正当なデータ（ノイズではない）である。よって、警告信号として「０（ロー）」が出力され、ノイズの警告はされない。
【００５９】
次に、図１４における（２）の状態では、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号が「０」であり、第１のマスターラッチ１１の出力ＱＭ１が「０」となる。また、遅延クロック信号Ｃｄが「０」から「１」に変改した際のデータＤの信号も「０」であり、第２のマスターラッチ１１１の出力ＱＭ２も「０」となる。
そして、遅延クロック信号Ｃｄが「１」となると、図１５の（２）の状態となり、第１〜第３のトランジスタ４１〜４３がオンとなって、スレーブラッチ１６側に出力ＱＭ１（＝ＱＭ２）が、Ｃエレメント１１３の出力ＤＳとして出力される。スレーブラッチ１６に入力されたＣエレメント１１３の出力ＤＳは、第３のゲート３２、第５のＮＯＴゲート３３、第７のＮＯＴゲート３７を通過して、スレーブラッチ１６の出力Ｑとして、出力される。
なお、状態（２）では、状態（１）と同様に、クロック信号Ｃおよび遅延クロック信号Ｃｐが「１」になった際のデータＤが一致している。すなわち、各マスターラッチ１１，１１１の出力ＱＭ１，ＱＭ２が一致している。したがって、正当なデータ（ノイズではない）であり、警告信号として「０（ロー）」が出力され、ノイズの警告はされない。
【００６０】
次に、図１４における（３）の状態では、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号が「１」であり、第１のマスターラッチ１１の出力ＱＭ１は「１」となる。一方で、遅延クロック信号Ｃｄが「０」から「１」に変化した際のデータＤの信号は「０」であり、第２のマスターラッチ１１１の出力ＱＭ２は「０」となる。よって、図１５の（３）の状態となる。
したがって、Ｃエレメント１１３では、第１、第３、第４、第５のトランジスタ４１，４３，４４，４５がオンとなる。よって、スレーブラッチ１６側に信号が出力されない。このとき、出力Ｑには、Ｃエレメント１３のキーパー４８で、保持されている前回の出力ＤＳが出力され続ける。すなわち、（３）の状態のノイズが、出力Ｑに影響を及ぼさない。
したがって、状態（３）では、クロック信号Ｃが「１」になった際の出力ＱＭ１と、遅延クロック信号Ｃｄが「１」になった際の出力ＱＭ２とが不一致となっているため、正当なデータではない（ノイズである）と判定される。よって、警告信号として「１（ハイ）」が出力され、ノイズの警告がされる。
【００６１】
次に、図１４における（４）の状態では、クロック信号Ｃが「０」から「１」に変化した際のデータＤの信号が「０」であり、第１のマスターラッチ１１の出力ＱＭ１は「０」となる。一方で、遅延クロック信号Ｃｄが「０」から「１」に変化した際のデータＤの信号は「１」であり、第２のマスターラッチ１１１の出力ＱＭ２は「１」となる。よって、図１５の（４）の状態となる。
したがって、Ｃエレメント１１３では、第２、第３、第４、第６のトランジスタ４２，４３，４４，４６がオンとなる。よって、スレーブラッチ１６側に信号が出力されない。このとき、出力Ｑには、Ｃエレメント１１３のキーパー４８で、保持されている前回の出力ＤＳが出力され続ける。したがって、（４）の波形のノイズが、出力Ｑに影響を及ぼさない。
したがって、状態（４）では、状態（３）と同様に、クロック信号Ｃが「１」になった際の出力ＱＭ１と、遅延クロック信号Ｃｄが「１」になった際の出力ＱＭ２とが不一致となっているため、正当なデータではない（ノイズである）と判定される。よって、警告信号として「１（ハイ）」が出力され、ノイズの警告がされる。なお、状態（３）から状態（４）となる場合には、一時的に、クロック信号Ｃが「１」になり且つ遅延クロック信号Ｃｄが「１」となる期間があり、この期間は、第７の警告用のトランジスタ６７と第１３の警告用のトランジスタ１６７がオンとなる。よって、警告回路１１７の出力（Ｗａｒｎｉｎｇ）が一時的にノイズではないという警告信号となる。
【００６２】
図１６は実施例２のフリップフロップ装置におけるシミュレーション結果の説明図である。
実施例２のフリップフロップ装置１を使用して、図１４の（１）〜（４）のクロック信号Ｃ、遅延クロック信号Ｃｄ、データＤを入力した。その結果、図１６に示すような出力Ｑが得られ、状態（３）、（４）におけるノイズが、出力Ｑに影響を及ぼさないことが確認された。
したがって、実施例２のフリップフロップ装置１でも、実施例１と同様に、ノイズ耐性があると共に、処理性能の低下が抑制される。また、実施例２では、マスターラッチ１１，１１１のみを二重化し、スレーブラッチ１６は二重化されていないため、フリップフロップの全体を二重化する従来の構成に比べて、全体を小型化することができる。
【実施例３】
【００６３】
図１７は実施例３のフリップフロップ装置の機能ブロック図であり、実施例１の図２に対応する図である。
図１８は実施例３のフリップフロップ装置の回路図であり、実施例１の図３に対応する図である。
次に、本発明の実施例３の説明をするが、この実施例３の説明において、前記実施例１、３の構成要素に対応する構成要素には同一の符号を付して、その詳細な説明を省略する。
この実施例３は、下記の点で前記実施例１，３と相違しているが、他の点では前記実施例１，３と同様に構成されている。
図１７、図１８において、実施例３のフリップフロップ装置１では、実施例２のフリップフロップ装置１において、Ｃエレメント１１３に替えて、一致判定部２１３を有する。
【００６４】
実施例３の一致判定部２１３は、第１のマスターラッチ１１のマスター出力部１１ｂに接続される第３のゲートの一例としてのトランスミッションゲート２２１を有する。実施例３のトランスミッションゲート２２１は、遅延クロック信号Ｃｄが「１」の場合（反転遅延クロック信号ＣｄＢが「０」の場合）にオンとなって、第１のマスターラッチ１１の出力ＱＭ１が出力される。
トランスミッションゲート２２１の出力Ｎ２は、出力選択部の一例としてのマルチプレクサ２２２に入力される。また、トランスミッションゲート２２１に並列に、比較器２２３が接続されている。比較器２２３には、第１のマスターラッチ１１からの出力ＱＭ１と、第２のマスターラッチ１１１からの出力ＱＭ２とが入力されている。
【００６５】
比較器２２３は、各マスターラッチ１１，１１１からの出力ＱＭ１，ＱＭ２が一致する場合には、出力であるイネーブル信号ＳＥとして「０」を出力し、出力ＱＭ１，ＱＭ２が不一致の場合に、イネーブル信号ＳＥとして「１」を出力する。
イネーブル信号ＳＥは、マルチプレクサ２２２に入力される。したがって、実施例３のトランスミッションゲート２２１は、比較器２２３の出力ＳＥが確定し且つ遅延クロック信号Ｃｄに同期させるために設けられている。また、実施例３のマルチプレクサ２２２には、フリップフロップ装置１の出力Ｑが入力されている。
実施例３のマルチプクサ２２２は、イネーブル信号ＳＥが「０」の場合には、第１のマスターラッチ１１の出力ＱＭ１をスレーブラッチ１６に出力すると共に、イネーブル信号ＳＥが「１」の場合には、前回の出力であるフリップフロップ装置１の出力Ｑを出力する。
【００６６】
図１９は実施例３の回路の説明図であり、図１９Ａは比較器の回路図、図１９Ｂはマルチプレクサの回路図である。
図１９Ａにおいて、実施例３の比較器２２３は、第１のマスターラッチの出力ＱＭ１が入力される第１の比較用のＣエレメント２３１と、第２のマスターラッチの出力ＱＭ２が入力される第２の比較用のＣエレメント２３２と、を有する。
第１の比較用のＣエレメント２３１は、ＰＭＯＳトランジスタ２３１ａと、ＮＭＯＳトランジスタ２３１ｂと、が直列に接続されている。各トランジスタ２３１ａ，２３１ｂのゲートには、第１のマスターラッチ１１の出力ＱＭ１が入力されている。ＰＭＯＳトランジスタ２３１ａの一端には第２のマスターラッチ１１１の出力ＱＭ２が入力され、ＮＭＯＳトランジスタ２３１ｂの他端には、第２の比較用のＣエレメント２３２の出力が接続されている。各トランジスタ２３１ａ、２３１ｂの間には、第１の比較用のＣエレメント２３１の出力部が２３１ｃが設定されており、出力部２３１ｃからの出力は、イネーブル信号ＳＥとして、マルチプレクサ２２２に出力される。
【００６７】
第２の比較用のＣエレメント２３２は、ＰＭＯＳトランジスタ２３２ａと、ＮＭＯＳトランジスタ２３２ｂと、が直列に接続されている。各トランジスタ２３２ａ，２３２ｂのゲートには、第２のマスターラッチ１１１の出力ＱＭ２が入力されている。ＰＭＯＳトランジスタ２３２ａの一端には電源電圧ＶＤＤが接続され、ＮＭＯＳトランジスタ２３２ｂの他端には、アースＧＮＤが接続されている。
また、第１のマスターラッチ１１の出力ＱＭ１は、切替ゲート２３３に入力されている。切替ゲート２３３の出力は、第１の比較用のＣエレメント２３１の出力部２３１ｃに接続されている。切替ゲート２３３には、第２のマスターラッチ１１１の出力ＱＭ２と、第２の比較用のＣエレメント２３２の出力とが接続されている。したがって、切替ゲート２３３は、第２のマスターラッチ１１１の出力ＱＭ２が「０」の場合にオンになる。
よって、実施例１の比較器２２３は、いわゆる、ExOR（Exclusive  OR：排他的論理和）ゲートにより構成されている。すなわち、各比較用のＣエレメント２３１，２３２は、ＮＯＴゲートを構成することとなり、入力値が反転された値が出力される。
【００６８】
したがって、実施例３の比較器２２３では、出力ＱＭ２が「０」の場合には、切替ゲート２３３がオンになって、出力ＱＭ１の値が、そのままイネーブル信号ＳＥとして出力される。なお、このとき、第１の比較用のＣエレメント２３１では、ＰＭＯＳトランジスタ２３１ａの電源側（＝出力ＱＭ２）が「０」となり、ＮＭＯＳトランジスタ２３１ｂのＧＮＤ側（第２の比較用のＣエレメント２３２の出力）が「１」となるため、ＮＯＴゲートとして機能しない（何の論理動作もしない）。
出力ＱＭ２が「１」の場合、第２の比較用のＣエレメント２３２のＮＭＯＳトランジスタ２３２ｂがオンになり、結果として、第２の比較用のＣエレメント２３２の出力としては、出力ＱＭ２が反転された値である「０」となる。このとき、切替ゲート２３３はオフとなる。そして、出力ＱＭ１が「１」の場合、ＮＭＯＳトランジスタ２３１ｂがオンになって、イネーブル信号ＳＥとして「０」が出力される。また、出力ＱＭ１が「０」の場合は、ＰＭＯＳトランジスタ２３１ａがオンになり、イネーブル信号ＳＥとして「１」が出力される。
【００６９】
図１９Ｂにおいて、実施例３のマルチプレクサ２２２では、トランスミッションゲート２２１の出力Ｎ２は、第１のＮＡＮＤゲート２４１に入力される。第１のＮＡＮＤゲート２４１には、イネーブル信号ＳＥがＮＯＴゲート２４２で反転された信号も入力されている。また、イネーブル信号ＳＥは、第２のＮＡＮＤゲート２４３に入力されている。第２のＮＡＮＤゲート２４３には、フリップフロップ装置１の出力Ｑも入力されている。第１のＮＡＮＤゲート２４１の出力と、第２のＮＡＮＤゲート２４３の出力は、第３のＮＡＮＤゲート２４４に入力されている。第３のＮＡＮＤゲート２４４の出力は、一致判定部２１３の出力ＤＳとして、スレーブラッチ１６に入力される。前記符号２４１〜２４４を付した各素子により実施例３のマルチプレクサ２２２が構成されている。
【００７０】
したがって、実施例３のマルチプレクサ２２２では、イネーブル信号ＳＥが「０」の場合（ＱＭ１＝ＱＭ２の場合）、トランスミッションゲート２２１の出力Ｎ２が「１」の場合には、第１のＮＡＮＤゲート２４１の出力が「０」となる。このとき、第２のＮＡＮＤゲート２４３の出力は、出力Ｑに関わらず、「１」となる。したがって、第３のＮＡＮＤゲート２４４の出力ＤＳは、「１」となり、トランスミッションゲート２２１の出力Ｎ２（＝ＱＭ１）が、一致判定部２１３の出力ＤＳとして出力される。
また、イネーブル信号ＳＥが「０」、トランスミッションゲート２２１の出力Ｎ２が「０」の場合、第１のＮＡＮＤゲート２４１の出力が「１」、第２のＮＡＮＤゲート２４３の出力が「１」となる。よって、第３のＮＡＮＤゲート２４４の出力ＤＳは「０」となり、トランスミッションゲート２２１の出力Ｎ２（＝ＱＭ１）が、一致判定部２１３の出力ＤＳとして出力される。
【００７１】
一方で、イネーブル信号ＳＥが「１」の場合（ＱＭ１≠ＱＭ２の場合）、トランスミッションゲート２２１の出力Ｎ２に関わらず、第１のＮＡＮＤゲート２４１の出力は「１」となる。また、第２のＮＡＮＤゲート２４３の出力は、出力Ｑが「０」の場合は「１」となり、出力Ｑが「１」の場合には「０」となる。よって、第３のＮＡＮＤゲート２４４の出力ＤＳは、第２のＮＡＮＤゲート２４３の出力が「１」の場合は、「０」となり、第２のＮＡＮＤゲート２４３の出力が「０」の場合は、「１」となる。したがって、結果として、一致判定部２１３の出力ＤＳは、入力された出力Ｑと一致し、前回の出力Ｑが引き続き出力されることに相当する。
【００７２】
（実施例３の作用）
図２０は実施例３のフリップフロップ装置の機能表の説明図であり、実施例１の図８に対応する図である。
前記構成を備えた実施例３のフリップフロップ装置１では、実施例２のＣエレメント１１３と、同様の機能を有する一致判定部２１３を有する。すなわち、実施例３のフリップフロップ装置１では、図２０の機能表に示すように、図１５に示す実施例２の機能表と同様の機能を示す。したがって、実施例３のフリップフロップ装置１も実施例２と同様の作用効果を有する。
【００７３】
図２１は実施例３のフリップフロップ装置におけるシミュレーション結果の説明図である。
実施例３のフリップフロップ装置１を使用して、実施例２の図１４の（１）〜（４）と同様のクロック信号Ｃ、遅延クロック信号Ｃｄ、データＤを入力した。その結果、図２１に示すような出力Ｑが得られ、状態（３）、（４）におけるノイズが、出力Ｑに影響を及ぼさないことが確認された。
【００７４】
（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ04）を下記に例示する。
（Ｈ01）前記実施例において、ノイズの判定を行う際に、Ｃ素子やマルチプレクサ、比較器等を使用する構成を例示したが、これに限定されず、異なるタイミングでデータを取得して比較可能な任意の回路を採用可能である。
（Ｈ02）前記実施例において、遅延クロック信号Ｃｐ，Ｃｄを生成する回路として、実施例に例示した回路に限定されず、所定の時間遅延した信号を生成可能な任意の回路に変更可能である。また、図１０に示す遅延クロック信号を生成する回路８０を、実施例１〜３に適用可能であるし、実施例１のパルス発生回路１４を実施例２，３に適用したり、実施例２の遅延クロック信号を生成する回路１１４を実施例１に適用したりすることも可能である。
【００７５】
（Ｈ03）前記実施例において、警告回路１７，１１７として、実施例に例示した回路に限定されず、２値の値の不一致を検出する機能を有する任意の回路に変更可能である。
（Ｈ04）マスターラッチ１１，１１１やスレーブラッチ１６は、実施例に例示したトランスミッションゲートを使用した回路が一般的であるが、この構成に限定されない。例えば、２つのＮＯＴゲートと１つのトランスミッションゲートで構成された保持部２３〜２６，３３〜３６，１２３〜１２６に替えて、１つのＮＯＴゲートと、クロック付きＮＯＴゲートでデータを保持する保持部を構成するといった異なる回路構成のラッチ回路にも適用可能である。
【符号の説明】
【００７６】
１…マスタースレーブ型のフリップフロップ装置、
１１…マスターラッチ、第１のマスターラッチ、
１１ａ…マスター入力部、第１のマスター入力部、
１１ｂ…マスター出力部、第１のマスター出力部、
１２…比較部、
１３…一致判定部
１４…第２クロック生成部、
１６…スレーブラッチ、
１６ａ…スレーブ入力部、
１６ｂ…スレーブ出力部、
２２…マスターゲート、
２２…第１のマスターゲート、
２３〜２６…マスター保持部、
２３〜２６…第１のマスター保持部、
３２…スレーブゲート、
３３〜３６…スレーブ保持部、
１１１…第２のマスターラッチ、
１１１ａ…第２のマスター入力部、
１１１ｂ…第２のマスター出力部、
１１３…Ｃ素子、
１２２…第２のマスターゲート、
１２３〜１２６…第２のマスター保持部、
２２１…第３のゲート、
２２２…マルチプレクサ、
２２３…比較器、
Ｃ…第１のクロック信号、
Ｃｐ，Ｃｄ…第２のクロック信号、
Ｄ，ＤＳ，ＱＭ，ＱＭ１，ＱＭ２…データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2015142192.tif 000019
【図１８】
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【図１９】
2015142192.tif 000021
【図２０】
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【図２１】
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