(57)【要約】      （修正有）【課題】工程中の酸化物半導体パターンの劣化発生を防止する薄膜トランジスタ基板及びその製造方法を提供する。【解決手段】薄膜トランジスタ基板は、絶縁基板１０、絶縁基板上に形成されたゲート絶縁膜３２、ゲート絶縁膜上に配置された酸化物半導体層４２ａ、酸化物半導体層上に形成されたエッチング防止パターン５２ａ、エッチング防止パターン上に形成されたソース電極６５およびドレーン電極６６を含み、エッチング防止パターンのすべての側面は酸化物半導体層の側面の内側に位置する。【選択図】図９
2015062246.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の第１電極と、
前記第１電極上の第１絶縁膜と、
前記第１絶縁膜上の酸化物半導体パターンと、
前記酸化物半導体パターン上のエッチング防止パターン、および
前記エッチング防止パターンおよび前記酸化物半導体パターン上の第２電極および第３電極を含み、
前記第１絶縁膜は、前記エッチング防止パターンの下に配置された第１領域および前記第１領域の外部に配置された第２領域を含み、
前記第１領域の厚さは、前記第２領域の厚さと異なる薄膜トランジスタを含むパネル。
【請求項２】
前記第１領域の厚さは、前記第２領域の厚さより大きい請求項１に記載の薄膜トランジスタを含むパネル。
【請求項３】
前記第１絶縁膜の前記第１領域の上部表面は、非エッチングされた表面であり、前記第１絶縁膜の前記第２領域の上部表面はエッチングされた表面である請求項２に記載の薄膜トランジスタを含むパネル。
【請求項４】
前記第２電極および前記第３電極のうち少なくとも一つは、前記第１絶縁膜の前記第１領域の上部表面に直接配置されず、前記第１絶縁膜の前記第２領域の上部表面に直接配置される請求項３に記載の薄膜トランジスタを含むパネル。
【請求項５】
前記第２電極および前記第３電極のうち少なくとも一つは、前記酸化物半導体パターンの側壁および上部表面に直接配置される請求項１〜４のいずれかに記載の薄膜トランジスタを含むパネル。
【請求項６】
前記第２電極および前記第３電極のうち少なくとも一つは、前記エッチング防止パターンの側壁および上部表面に直接に配置される請求項４又は５に記載の薄膜トランジスタを含むパネル。
【請求項７】
前記第２電極および前記第３電極上に配置され、前記第２電極を露出するコンタクトホールを含む第２絶縁膜、および
前記第２絶縁膜上に配置され、前記第２絶縁膜内の前記コンタクトホールを介して前記第２電極に接続された第４電極をさらに含む請求項６に記載の薄膜トランジスタを含むパネル。
【請求項８】
前記エッチング防止パターンのパターンは、完全に前記酸化物半導体パターンの周壁（ｐｅｒｉｍｅｔｅｒ）内に含まれる請求項１〜７のいずれかに記載の薄膜トランジスタを含むパネル。
【請求項９】
前記酸化物半導体パターンは、化学式ＡＸＢＸＯＸおよびＡＸＢＸＣＸＯＸで表示される一つ以上の化合物を含み、
前記化学式でＡはＩｎ、Ｚｎ、Ｇａ、Ｈｆ、またはＣｄであり、
ＢはＺｎ、Ｇａ、Ｓｎ、またはＩｎであり、
ＣはＳｎ、Ｚｎ、Ｃｄ、Ｇａ、Ｉｎ、またはＨｆであり、
Ｏは酸素原子であり、
各ｘは独立的でありかつ０ではない整数であり、
Ａ、Ｂ、およびＣは互いに異なる請求項１〜８のいずれかに記載の薄膜トランジスタを含むパネル。
【請求項１０】
前記酸化物半導体パターンは、ＩｎＺｎＯ、ＩｎＧａＯ、ＩｎＳｎＯ、ＺｎＳｎＯ、ＧａＳｎＯ、ＧａＺｎＯ、ＧａＺｎＳｎＯ、ＧａＩｎＺｎＯ、およびＨｆＩｎＺｎＯのうち少なくとも一つを含む請求項９に記載の薄膜トランジスタを含むパネル。
【請求項１１】
前記第２絶縁膜は、保護膜又はカラーフィルタを含む請求項７〜１０のいずれかに記載の薄膜トランジスタを含むパネル。
【請求項１２】
基板と、
前記基板上の第１電極と、
前記第１電極上の第１絶縁膜と、
前記第１絶縁膜上の酸化物半導体パターンと、
前記酸化物半導体パターン上のエッチング防止パターン、および
前記エッチング防止パターンおよび前記酸化物半導体パターン上の第２電極および第３電極を含み、
前記エッチング防止パターンのパターンは、完全に前記酸化物半導体パターンの周壁内に含まれ、前記エッチング防止パターンおよび前記酸化物半導体パターンの間の相応する距離は実質的に同一の薄膜トランジスタを含むパネル。
【請求項１３】
前記第２電極および前記第３電極のうち少なくとも一つは、前記酸化物半導体パターンの側壁および上部表面に直接配置される請求項１２に記載の薄膜トランジスタを含むパネル。
【請求項１４】
前記第２電極および前記第３電極のうち少なくとも一つは、前記エッチング防止パターンの側壁および上部表面に直接に配置される請求項１３に記載の薄膜トランジスタを含むパネル。
【請求項１５】
チャネル領域を含む酸化物半導体パターンを形成し、
前記チャネル領域に対応する位置にエッチング防止パターンを形成し、
第１電極及び前記第１電極と分離された第２電極を形成し、前記チャネル領域が前記第１電極および前記第２電極を接続するように形成することを含み、
前記エッチング防止パターンおよび前記酸化物半導体パターンは、第１マスクを利用して形成される薄膜トランジスタを含むパネルの製造方法。
【請求項１６】
基板上に第１導電膜を配置し、
前記第１導電膜上に第１絶縁膜を配置し、
前記第１絶縁膜上に酸化物半導体層を配置し、
前記酸化物半導体層上にエッチング防止膜を配置することをさらに含み、
前記エッチング防止パターンおよび前記酸化物半導体パターンは、前記第１マスクを利用して前記エッチング防止膜および前記酸化物半導体層をエッチングすることによって形成される請求項１５に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項１７】
前記エッチング防止膜および前記酸化物半導体層をパターニングすることは、前記第１マスクを利用してフォトレジストパターンを形成することを含む請求項１６に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項１８】
前記エッチング防止膜および前記酸化物半導体層をパターニングすることは、前記フォトレジストパターンを有する前記エッチング防止パターンをエッチングして臨時エッチング防止パターンを形成することをさらに含む請求項１７に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項１９】
前記エッチング防止膜および前記酸化物半導体層をパターニングすることは、前記臨時エッチング防止パターンを有する前記酸化物半導体層をエッチングし、前記酸化物半導体パターンを形成することをさらに含む請求項１８に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２０】
前記エッチング防止膜および前記酸化物半導体層をパターニングすることは、前記臨時エッチング防止パターンをエッチングし、前記エッチング防止パターンを形成することをさらに含む請求項１９に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２１】
前記臨時エッチング防止パターンは、前記エッチング防止膜を乾式エッチングすることによって形成される請求項２０に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２２】
前記酸化物半導体パターンは、前記酸化物半導体層を湿式エッチングすることによって形成される請求項２１に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２３】
前記エッチング防止パターンは、前記臨時エッチング防止パターンを乾式エッチングすることによって形成される請求項２２に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２４】
前記臨時エッチング防止パターンをエッチングして前記エッチング防止パターンを形成することは、前記第１絶縁膜をエッチングすることをさらに含む請求項２３に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２５】
前記エッチング防止パターンおよび前記酸化物半導体パターン上に第２導電膜を形成することをさらに含み、
前記第２導電膜は、パターニングされて前記第１電極および第２電極を形成する請求項１６〜２４のいずれかに記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２６】
前記第１電極および前記第２電極上に第２絶縁膜を形成し、
前記第２絶縁膜をパターニングして前記第１電極を露出するコンタクトホールを形成し、
前記第２絶縁膜上に第３導電膜を形成し、
前記第３導電膜をパターニングして第３電極を形成することをさらに含み、
前記第３電極は、前記コンタクトホールを介して前記第１電極と接続される請求項２５に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２７】
前記第１導電膜をパターニングして第４電極を形成することをさらに含み、
前記第４電極は、前記エッチング防止パターンおよび前記酸化物半導体パターンの下に配置される請求項２６に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２８】
前記第１導電膜は第２マスクを利用してパターニングされ、
前記第２導電膜は第３マスクを利用してパターニングされ、
前記第２絶縁膜は第４マスクを利用してパターニングされ、
前記第３導電膜は第４マスクを利用してパターニングされる請求項２７に記載の薄膜トランジスタを含むパネルの製造方法。
【請求項２９】
前記第２絶縁膜は、保護膜又はカラーフィルタを含む請求項２６〜２８いずれかに記載の薄膜トランジスタを含むパネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、薄膜トランジスタパネルおよび薄膜トランジスタパネルの製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：ＬＣＤ）や有機発光ディスプレイ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ：ＯＬＥＤ）のような平板パネルディスプレイは、一般的に一対の電界を生成する電極と各対の電界生成電極の間に配置された電気光学活性層を含む。
【０００３】
一対の電界生成電極の一つの電極である画素電極は、電気的な信号を画素電極へ伝達するスイッチング素子に接続されてもよい。電気光学活性層は、電気的信号に反応して動作し、それに応じてイメージをディスプレイする。
【０００４】
画素電極に接続されたスイッチング素子として一般的に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が使用される。ＴＦＴは、ゲート電極、ソース電極、ドレーン電極およびゲート電極、ソース電極、ドレーン電極の間に配置された活性層（ａｃｔｉｖｅ  ｌａｙｅｒ）を含む。活性層は、非晶質シリコーンまたは多結晶シリコーンを含んでもよい。
【０００５】
さらに大きい平板パネルディスプレイには高移動度（ｈｉｇｈ−ｍｏｂｉｌｉｔｙ）のＴＦＴが使用されるべきである。酸化物半導体を活性層として有するＴＦＴは高い性能を現わす。一般的なＴＦＴ製造工程は多数の膜を蒸着し、パターニングすることを含む。しかし、酸化物半導体活性層上にソースおよびドレーン電極を有するＴＦＴを製造するとき、酸化物半導体活性層はソースおよびドレーン電極の形成過程で損傷される場合もあり、その結果ＴＦＴの特性を低下させ得る。
【０００６】
このような損傷を減少させるために特許文献１に開示されたように、ソースおよびドレーン電極の形成前に酸化半導体活性層上にチャネル保護層が形成されてもよい。しかし、酸化半導体活性層上にチャネル保護層を形成することは、ＴＦＴ製造に使用されるフォトリソグラフィー工程の数を増加させ得、それによってＴＦＴパネルの製造時間および費用を増加させ得る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開2005-285890号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の例示的な実施形態は、フォトリソグラフィーの工程数を増加させず、ＴＦＴの酸化物半導体活性層の損傷を減少させるかまたは防止することができるＴＦＴパネルを提供する。
【０００９】
本発明の課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は、次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【００１０】
本発明の例示的な実施形態は、また薄膜トランジスタを含むパネルについて開示する。前記パネルは、基板と、前記基板上の第１電極と、前記第１電極上の第１絶縁膜と、前記第１絶縁膜上の酸化物半導体パターンと、前記酸化物半導体パターン上のエッチング防止パターン、および前記エッチング防止パターンおよび前記酸化物半導体パターン上の第２電極および第３電極を含む。前記第１絶縁膜は、前記エッチング防止パターンの下に配置された第１領域および前記第１領域の外部に配置された第２領域を含む。前記第１領域の厚さは、前記第２領域の厚さと異なる薄膜トランジスタを含む。
【００１１】
本発明の例示的な実施形態は、また薄膜トランジスタを含むパネルについて開示する。前記パネルは、基板と、前記基板上の第１電極と、前記第１電極上の第１絶縁膜と、前記第１絶縁膜上の酸化物半導体パターンと、前記酸化物半導体パターン上のエッチング防止パターン、および前記エッチング防止パターンおよび前記酸化物半導体パターン上の第２電極および第３電極を含む。前記エッチング防止パターンのパターンは、完全に前記酸化物半導体パターンのペリメータ内に含まれる。前記エッチング防止パターンのおよび前記酸化物半導体パターンの間の相応する距離は実質的に同一の薄膜トランジスタを含む。
【００１２】
本発明の例示的な実施形態は、また薄膜トランジスタを含むパネルを形成する方法について開示する。前記方法は、チャネル領域を含む酸化物半導体パターンを形成し、前記チャネル領域に対応する位置にエッチング防止パターンを形成し、第１電極前記第１電極と分離された第２電極を形成することを含む。前記チャネル領域が前記第１電極および前記第２電極を接続するように形成することを含む。前記エッチング防止パターンおよび前記酸化物半導体パターンは、第１マスクを利用して形成される薄膜トランジスタを含む。
【００１３】
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による薄膜トランジスタパネルの平面図である。
【図２Ａ】図１に示すＡ−Ａ’線に沿って切断した断面図である。
【図２Ｂ】図１に示すＢ−Ｂ’線に沿って切断した断面図である。
【図３】本発明の例示的な実施形態による図１に示すＴＦＴを製造する段階を示す断面図である。
【図４】本発明の例示的な実施形態による図１に示すＴＦＴを製造する段階を示す断面図である。
【図５】本発明の例示的な実施形態による図１に示すＴＦＴを製造する段階を示す断面図である。
【図６】本発明の例示的な実施形態による図１に示すＴＦＴを製造する段階を示す断面図である。
【図７】本発明の例示的な実施形態によるＴＦＴパネルの断面図である。
【図８】本発明の例示的な実施形態によるＴＦＴパネルの平面図である。
【図９】図８に示すＣ−Ｃ’線に沿って切断した断面図である。
【図１０】本発明の例示的な実施形態による図８に示すＴＦＴを製造する段階を示す断面図である。
【図１１】本発明の例示的な実施形態による図８に示すＴＦＴを製造する段階を示す断面図である。
【図１２】本発明の例示的な実施形態による図８に示すＴＦＴを製造する段階を示す断面図である。
【図１３】本発明の例示的な実施形態による図８に示すＴＦＴを製造する段階を示す断面図である。
【図１４】本発明の例示的な実施形態による図８に示すＴＦＴを製造する段階を示す断面図である。
【発明を実施するための形態】
【００１５】
本発明の利点および特徴、そしてそれらを達成する方法は、図面と共に詳細に後述されている実施形態を参照すれば明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、単に本実施形態は本発明の開示を完全なものにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範囲によってのみ定義される。図面において層および領域のサイズおよび相対的なサイズは説明を明瞭にするため誇張されてもよい。
【００１６】
素子（ｅｌｅｍｅｎｔｓ）または層が、異なる素子または層の「上（ｏｎ）」と指称されるものは、他の素子あるいは層の真上だけでなく、中間に他の層または他の素子を介在した場合をすべて含む。一つの素子が他の素子と「直接上（ｄｉｒｅｃｔｌｙ  ｏｎ）」または「真上」と指称されるものは中間に他の素子または層を介在しないものを示す。明細書全体において、同一参照符号は同一構成要素を指す。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１７】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示されているように、一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用されてもよい。空間的に相対的な用語は、図面に示されている方向に加え、使用時または動作時における素子の互いに異なる方向を含む用語として理解されなければならない。明細書全体において、同一参照符号は同一構成要素を指称する。
【００１８】
以下、添付された図面を参照して本発明の例示的な実施形態を詳細に説明する。
【００１９】
図１は、本発明の一実施形態による薄膜トランジスタパネルの平面図である。図２Ａは、図１に示すＡ−Ａ’線に沿って切断した断面図である。図２Ｂは、図１に示すＢ−Ｂ’線に沿って切断した断面図である。図１にはＴＦＴパネル１の単に一つの画素を示すが、本技術分野の当業者であればＴＦＴパネル１が複数の画素を有することができ、本発明の例示的な実施形態によればそれらがＴＦＴパネル１のマトリックス内に配置される可能性があることを理解できるものである。
【００２０】
図１、図２Ａおよび図２Ｂを参照すると、絶縁基板１０上に複数のゲート線２２およびストレージ電極線２８が形成されている。絶縁基板１０はガラス、プラスチックまたは他の適切な絶縁物質でなされてもよい。
【００２１】
ゲート線２２は、第１方向に延長されており、ゲート信号を伝達する。各ゲート線２２はゲート線２２から突出したゲート電極２４およびゲートパッド（図示せず）を含む。ゲート駆動回路のような駆動回路は駆動信号をゲートパッドに印加する。代替例として、ゲートパッドは省略され、ゲート線２２が基板１０上に配置された駆動回路から駆動信号を受けることもできる。
【００２２】
ストレージ電極線２８はゲート線２２と平行するように延長される。各ストレージ電極線２８はストレージ電極線２８から突出したストレージ電極２９を含む。ストレージ電極２９は対応するデータ線６２と平行するように配置される。ストレージ電極２９はその中央部に開口（ｏｐｅｎｉｎｇ）を含む。それによって、例えば図１にしますようにストレージ電極２９は四角リング形状（ｔｅｔｒａｇｏｎａｌ  ｒｉｎｇ  ｓｈａｐｅ）を有することができる。四角リング形状の開口の内部にデータ線６２の一部が位置するように配置されている。この場合、前記開口の一部はデータ線６２とオーバーラップするように配置されてもよい。ストレージ電極線２８は予め設定された(preset)電圧の提供を受けるこ
とができる。ストレージ電極線２８およびストレージ電極２９は多様な形状および配置を有することができる。例示的な代替の実施形態はまたストレージ電極線２８が省略された構造を含む。
【００２３】
ゲート線２２およびストレージ電極線２８は多様な導電物質でなされてもよい。例えば、ゲート線２２およびストレージ電極線２８はアルミニウム（ａｌｕｍｉｎｕｍ、Ａｌ）またはアルミニウム合金、銀（ｓｉｌｖｅｒ、Ａｇ）または銀合金、銅（ｃｏｐｐｅｒ、Ｃｕ）または銅合金、モリブデン（ｍｏｌｙｂｄｅｎｕｍ、Ｍｏ）またはモリブデン合金、クロム（ｃｈｒｏｍｉｕｍ、Ｃｒ）またはクロム合金、タンタル（ｔａｎｔａｌｕｍ、Ｔａ）、またはチタニウム（Ｔｉ）を含んでもよい。本発明の例示的な実施形態によれば、ゲート線２２およびストレージ電極線２８は多様な導電性物質からなる多層膜を含んでもよい。例えば、ゲート線２２およびストレージ電極線２８はＡｌとＭｏまたはＴｉとＣｕのような２層膜構造を含んでもよい。
【００２４】
絶縁基板１０、ゲート線２２およびストレージ電極線２８上にゲート絶縁膜３０が形成される。ゲート絶縁膜３０はシリコーン窒化物（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ、ＳｉＮｘ）、シリコーン酸化物（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ、ＳｉＯｘ）、シリコーン酸化窒化物（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ、ＳｉＯＮ）または他の適切な絶縁物質などのような絶縁物質を含んでもよい。ゲート絶縁膜３０は多様な絶縁物質からなる多層膜を含んでもよい。例えば、ゲート絶縁膜３９はＳｉＮｘの下層膜およびＳｉＯｘの上層膜を含む２層膜構造を含んでもよい。
【００２５】
酸化物半導体層４２は、ＴＦＴのチャネル領域を含み、ゲート絶縁膜３０上に形成される。酸化物半導体の有効なキャリア移動度は非晶質シリコーンのそれより２ないし１００倍より大きくてもよい。酸化物半導体層４２は、化学式ＡＸＢＸＯＸおよびＡＸＢＸＣＸＯＸで表示される一つ以上の化合物を含んでもよい。ここで、ＡはＩｎ、Ｚｎ、Ｇａ、Ｈｆ、またはＣｄであってもよく、ＢはＺｎ、Ｇａ、Ｓｎ、またはＩｎであってもよく、ＣはＳｎ、Ｚｎ、Ｃｄ、Ｇａ、Ｉｎ、またはＨｆであってもよく、Ｏは酸素原子である。各ｘは独立的でありかつ０ではない整数であり、Ａ、Ｂ、およびＣは互いに相異なる。例えば、酸化物半導体層４２は、ＩｎＺｎＯ、ＩｎＧａＯ、ＩｎＳｎＯ、ＺｎＳｎＯ、ＧａＳｎＯ、ＧａＺｎＯ、ＧａＺｎＳｎＯ、ＧａＩｎＺｎＯ、およびＨｆＩｎＺｎＯのうち一つ以上の化合物を含んでもよい。
【００２６】
酸化物半導体層４２上にはエッチング防止パターン（ｅｔｃｈ  ｓｔｏｐｐｅｒ）５２が形成されている。エッチング防止パターン５２は、酸化物半導体層４２のチャネル領域を覆い、それによって後続する製造工程において使用されるエッチング溶液、エッチングガスまたはプラズマによって誘発されるチャネル領域の損傷を防止または減少させることができる。エッチング防止パターン５２は絶縁物質でなされてもよい。例えば、エッチング防止パターン５２はＳｉＯｘ、ＳｉＮｘまたは他の物質でなされてもよい。一般的にチャネル領域はソース電極とドレーン電極との間の電流通路（ｃｕｒｒｅｎｔ  ｐａｔｈ）を形成する半導体層の領域を指称する。
【００２７】
ゲート絶縁膜３０、酸化物半導体層４２およびエッチング防止パターン５２の上には多数のデータ線６２およびドレーン電極６６が形成されている。データ線６２はデート信号を伝達してゲート線２２に交差する第２方向に延長される。各データ線６２はゲート電極２５に対応する方向に突出したソース電極６５を含む。ドレーン電極６６はゲート電極２４を基準に対応するソース電極６５の反対側に離隔され配置される。ソース電極６５とドレーン電極６６の間の酸化物半導体層４２の一部はＴＦＴのチャネルを形成する。
【００２８】
ソース電極６５およびドレーン電極６６はエッチング防止パターン５２の側壁から延長された上部の一部表面の上だけでなく、エッチング防止パターン５２の側壁に形成されてもよい。前述したように、ソース電極６５はドレーン電極６６から離隔されている。これによって、ソース電極６５およびドレーン電極６６はエッチング防止パターン５２の最上部表面の一部を露出する。
【００２９】
後述するが、データ線６２、ソース電極６５、ドレーン電極６６および酸化物半導体層４２は同一のマスクを利用して形成されてもよい。その結果、ソースおよびドレーン電極（６５，６６）の間の酸化物半導体層４２の一部（すなわち、チャネル領域）を除いて酸化物半導体層４２は実質的にデータ線６２、ソース電極６５およびドレーン電極６６と同一の形状を有することができる。ここで、データ線６２、ソース電極６５およびドレーン電極６６は、酸化物半導体層４２の側壁上に直接配置されない。つまり、図２Ａに示すように、酸化物半導体層４２の側壁は、チャネル領域を除いて実質的にデータ線６２、ソース電極６５およびドレーン電極６６の側壁と概ね一致するように整列（ｃｏｉｎｃｉｄｅ）されており、酸化物半導体層４２の側壁がデータ線６２、ソース電極６５およびドレーン電極６６に覆われていない。さらに、図２Ｂに示すように、酸化物半導体層４２のチャネル領域の側壁は、実質的にエッチング防止パターン５２の側壁と概ね一致するように整列され、チャネル領域では、酸化物半導体層４２の側壁がエッチング防止パターン５２の側壁に覆われていない。
【００３０】
図２Ａに酸化物半導体層４２の側壁がデータ線６２、ソース電極６５およびドレーン電極６６に沿って形成されたものを示しているが、実際の製造工程はこのような整列を量産しないこともある。例えば、ＴＦＴパネル１の生産に使用される物質およびエッチャント（エッチング液）のため、側壁は曲面を成すか、または同一のラインに沿って形成されないこともある。したがって、ここで記述するように側壁が相互「実質的に整列」されることについて、図２Ａに示すように完全に同一のラインに沿って形成されることが要求されるものではない。また、前述したように、酸化物半導体層４２の側壁は、データ線６２、ソース電極６５およびドレーン電極６６を形成する場合と同一のマスクを使用するため、これらの側壁に概ね一致するように整列される。
【００３１】
図２Ｂはエッチング防止パターン５２の側壁と同一のラインに沿って形成された酸化物半導体層４２のチャネル領域の側壁を示しているが、同様に、実際の製造工程は前記整列構造を量産しないこともある。したがって、ここで記述するように側壁が相互「実質的に整列」されることについて、図２Ｂに示すものと同一のラインに沿って形成されることが要求されるものではない。また、、酸化物半導体フィルム４２をパターニングする工程中にエッチング防止パターン５２がチャネル領域をマスキングするため、酸化物半導体層４２のチャネル領域の側壁は実質的にエッチング防止パターン５２の側壁に整列される。
【００３２】
データ線６２、ソース電極６５およびドレーン電極６６の仕事関数が酸化物半導体層４２より低ければ、データ線６２、ソース電極６５およびドレーン電極６６が酸化物半導体層４２上に直接形成されてオームコンタクトを形成することができる。
【００３３】
データ線６２、ソース電極６５およびドレーン電極６６は多様な導電物質を含んでもよい。例えば、これらはニッケル（ｎｉｃｋｅｌ、Ｎｉ）、コバルト（ｃｏｂａｌｔ、Ｃｏ）、チタニウム（ｔｉｔａｎｉｕｍ、Ｔｉ）、銀（ｓｉｌｖｅｒ、Ａｇ）、銅（ｃｏｐｐｅｒ、Ｃｕ）、モリブデン（ｍｏｌｙｂｄｅｎｕｍ、Ｍｏ）、アルミニウム（ａｌｕｍｉｎｕｍ、Ａｌ）、ベリリウム（ｂｅｒｙｌｌｉｕｍ、Ｂｅ）、ニオビウム（ｎｉｏｂｉｕｍ、Ｎｂ）、金（ｇｏｌｄ、Ａｕ）、鉄（ｉｒｏｎ、Ｆｅ）、セレニウム（ｓｅｌｅｎｉｕｍ、Ｓｅ）、タンタル（ｔａｎｔａｌｕｍ、Ｔａ）、ジルコニウム（ｚｉｒｃｏｎｉｕｍ、Ｚｒ）、タングステン（ｔｕｎｇｓｔｅｎ、Ｗ）、白金（ｐｌａｔｉｎｕｍ、Ｐｔ）、ハプニウム（ｈａｆｎｉｕｍ、Ｈｆ）、またはその合金を含んでもよい。さらに、データ線６２、ソース電極６５およびドレーン電極６６は酸素（ｏｘｙｇｅｎ、Ｏ）、および窒素（ｎｉｔｒｏｇｅｎ、Ｎ）を含んでもよい。
【００３４】
データ線６２、ソース電極６５およびドレーン電極６６は多層構造を含んでもよい。例えば、データ線６２、ソース電極６５およびドレーン電極６６は下部膜および上部膜を含む二重膜構造を含んでもよい。この場合、下部膜はチタニウム（Ｔｉ）、窒化チタニウム（ＴｉＮｘ）、銅マグネシウム（ＣｕＭｎ）のような銅合金、または類似の特性を有する他の物質を含んでもよい。また、上部膜は銅（Ｃｕ）、銅合金や類似の特性を有する他の物質を含んでもよい。また他の代替例として、データ線６２、ソース電極６５およびドレーン電極６６は下部モリブデン（Ｍｏ）膜、前記下部モリブデン膜上のアルミニウム（Ａｌ）膜、および前記アルミニウム膜上の上部モリブデン（Ｍｏ）膜を含んでもよく、その他に他の適切な導電物質を適用してもよい。
【００３５】
エッチング防止パターン５２、データ線６２、ソース電極６５、ドレーン電極６６およびゲート絶縁膜３０上には保護膜（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）７０が配置される。保護膜７０はシリコーン酸化物（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ、ＳｉＯｘ）、シリコーン窒化物（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ、ＳｉＮｘ）、シリコーン酸化窒化物（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ、ＳｉＯＮ）や他の適切な絶縁物質のような絶縁物質を含んでもよい。保護膜７０は多層膜を含んでもよい。例えば、保護膜７０はＳｉＯｘおよびＳｉＮｘの二重膜構造を含んでもよい。さらに、保護膜７０は無機膜の代わりに、または無機膜に追加して有機膜を含んでもよい。
【００３６】
保護膜７０上には画素電極８０が配置されている。画素電極８０はコンタクトホール７５を介してドレーン電極６６に接続されている。画素電極８０はＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）やＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）のような透明導電物質を含んでもよい。
【００３７】
図３、図４、図５、および図６は、本発明の例示的な実施形態による図１に示すＴＦＴを製造する段階を示す断面図である。
【００３８】
図１および図３を参照すると、絶縁基板１０上にゲート導電膜（図示せず）が例えばスパッタリングによって形成され、フォトリソグラフィー工程を利用してパターニングされてゲート線２２、ゲート電極２４、ストレージ電極線２８およびストレージ電極２９を形成する。ゲート導電膜をパターニングすることに乾式エッチング工程または湿式エッチング工程を使用してもよい。ゲート導電膜が湿式エッチングされる場合、リン酸（ｐｈｏｓｐｈｏｒｉｃ  ａｃｉｄ）、硝酸（ｎｉｔｒｉｃ  ａｃｉｄ）、酢酸（ａｃｅｔｉｃ  ａｃｉｄ）のようなエッチャント（エッチング液）を使用されてもよい。ゲート導電膜が乾式エッチングされる場合、例えばＣｌ２およびＢＣｌ３のような塩素含有のガスを使用してもよい。
【００３９】
絶縁基板１０は、ソーダライムガラス、ボロンシリケートガラス（ｂｏｒｏｎ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）のようなガラスまたはプラスチックを含んでもよい。ゲート導電膜はＡｌとＭｏ、ＴｉとＣｕ、または他の導電物質のような二重膜構造を含んでもよい。
【００４０】
図１および図４を参照すると、ゲート線２２およびストレージ電極線２８上に例えば化学気象蒸着法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を利用してゲート絶縁膜３０が形成される。ゲート絶縁膜３０上に例えばスパッタリングの方法で酸化物半導体フィルム４０が形成され、酸化物半導体フィルム４０上に例えば、ＣＶＤによってエッチング防止層（図示せず）が形成される。エッチング防止層はフォトリソグラフィー工程を利用してパターニングされてエッチング防止パターン５２を形成することができる。エッチング防止層は乾式エッチング工程を利用してパターニングされることができる。前記乾式エッチング工程はエッチングガスとしてＣＦ３，ＣＨＦ６，およびＣｌ２のうち少なくとも一つを使用して行われ得る。
【００４１】
図１および図５を参照すると、エッチング防止パターン５２および酸化物半導体フィルム４０上に、例えばスパッタリング方法によってデータ導電膜（図示せず）が形成される。データ導電膜および酸化物半導体フィルム４０は、フォトリソグラフィー工程および単一マスクを利用してパターニングされ、ソース電極６５とドレーン電極６６を含むデータ線６２および酸化物半導体層４２を形成することができる。ソース電極６５とドレーン電極６６はゲート電極２４を基準に相互離隔されている。ソース電極６５およびドレーン電極６６の間のエッチング防止パターン５２の領域が露出され、ソース電極６５およびドレーン電極６６がエッチング防止パターン５２の最上部の表面の一部および側壁をカバー（ｃｏｖｅｒ）する。
【００４２】
データ導電膜および酸化物半導体フィルム４０は、湿式エッチング工程を利用してパターニングされてもよい。この場合、エッチング防止パターン５２およびゲート絶縁膜３０は湿式エッチング工程に使用される化学物質（ｃｈｅｍｉｃａｌ）に抵抗して損傷されないため、エッチング防止パターン５２は、下部の酸化物半導体層４２が化学物質（ｃｈｅｍｉｃａｌ）から損傷受けることを防止することができる。
【００４３】
前述したように、データ導電膜および酸化物半導体フィルム４０は、単一マスクを利用してパターニングされてもよい。その結果、ソースおよびドレーン電極（６５，６６）の間の部分（すなわち、チャネル領域）を除いて、酸化物半導体層４２は実質的にデータ線６２、ソース電極６５およびドレーン電極６６と同一の形状を有することができる。したがって、この場合図２Ａに示すように、データ線６２、ソース電極６５およびドレーン電極６６が酸化物半導体層４２の側壁上に直接配置されない。また、前記同一のマスクがデータ導電膜および酸化物半導体フィルム４０をパターニングすることに使用されるため、チャネル領域を除いて酸化物半導体層４２の側壁は、データ線６２、ソース電極６５およびドレーン電極６６の側壁と実質的に一致するように整列される。さらに、図２Ｂに示すように、エッチング防止パターン５２がデータ導電膜および酸化物半導体フィルム４０のパターニング工程中にチャネル領域をマスキングするため、酸化物半導体層４２のチャネル領域の側壁は実質的にエッチング防止パターン５２の側壁に整列される。
【００４４】
図６を参照すると、データ線６２、ソース電極６５、ドレーン電極６６、エッチング防止パターン５２、およびゲート絶縁膜３０上に例えばＣＶＤを利用して保護膜７０が形成され、その後パターニングされてコンタクトホール７５を形成する。コンタクトホール７５はドレーン電極６６の一部を露出する。代替例として、コンタクトホールがソース電極６５の一部を露出してもよい。
【００４５】
図２Ａを参照すると、保護膜７０上に透明導電膜が形成されてパターニングされて画素電極８０を形成する。画素電極８０はコンタクトホール７５を介してドレーン電極６６と接続することができる。
【００４６】
図２Ａではゲート電極２４が酸化物半導体層４２の下に配置されたボトムゲート構造（ｂｏｔｔｏｍ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を有するＴＦＴが示されているが、他の構図も可能である。例えば、ＴＦＴは酸化物半導体層の上にゲート電極が配置されたトップゲート構造（ｔｏｐ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を有してもよい。
【００４７】
図７は、本発明の例示的な実施形態によるＴＦＴパネルの断面図である。
【００４８】
図７に示す例示的な実施形態によるＴＦＴパネルは保護膜７０がカラーフィルタ（７１Ｒ、７１Ｇ）に置換されたことを除いては図１および図２Ａに示す例示的な実施形態と実質的に同一である。
【００４９】
図７を参照すると、ＴＦＴパネル１ａは、ゲート絶縁膜３０、酸化物半導体層４２、およびエッチング防止パターン５２を含む。酸化物半導体層４２およびエッチング防止パターン５２上にはソース電極６５およびドレーン電極６６が配置される。エッチング防止パターン５２はソース電極６５およびドレーン電極６６の間の酸化物半導体層４２の部分が露出しないようにすることにより、酸化物半導体層がエッチング工程のあいだ損傷することを防止する。したがって、保護膜７０の代わりにカラーフィルタ（７１Ｒ、７１Ｇ）が形成されても酸化物半導体層４２が保護されることができる。赤カラーフィルタ７１Ｒはデータ線６２が酸化物半導体層の部分４３の上に形成された領域付近で緑カラーフィルタ７１Ｇとオーバーラップしてもよい。
【００５０】
図８は、本発明の例示的な実施形態によるＴＦＴパネルの平面図である。図９は、図８に示すＣ−Ｃ’線に沿って切断した断面図である。本例示的な実施形態によるＴＦＴパネル１ｂは、酸化物半導体層およびエッチング防止パターンの構造を除いては図１に示す例示的な実施形態と実質的に同一である。本例示的な実施形態において、酸化物半導体層およびエッチング防止パターンは同一のマスクを利用して形成される。図１に示す例示的な実施形態に記述されたものと同一であるか類似の部分を引用するため、同一の参照番号を使用し、追加的な説明は省略する。
【００５１】
図１、図２Ａ、および図２Ｂを参照すると、チャネル領域を除いて酸化物半導体層４２はデータ線６２、ソース電極６５およびドレーン電極６６と実質的に同一の形状を有してもよい。それによりデータ線６２、ソース電極６５およびドレーン電極６６の側壁はチャネル領域を除いて酸化物半導体層４２の側壁に実質的に整列される。また、図２Ａに示すように、データ線６２、ソース電極６５およびドレーン電極６６は、酸化物半導体層４２の側壁に直接的には配置されない。
【００５２】
反面、図８および図９を参照すると、ソース電極６５およびドレーン電極６６は酸化物半導体層４２ａの少なくとも一つの側壁をカバーする。さらに、エッチング防止パターン５２ａは酸化物半導体層４２ａと実質的に同一の形状を有する。エッチング防止パターン５２ａの少なくとも一つの側壁は酸化物半導体層４２ａの側壁により定義される周囲（周壁：ｐｅｒｉｍｅｔｅｒ）の内部に配置され、それによってソース電極６５およびドレーン電極６６が酸化物半導体層４２ａの最上部表面に部分的に直接形成されるようにする。図８及び図９では、酸化物半導体層４２ａの全ての側壁の内部に、エッチング防止パターン５２ａの全ての側壁が配置されており、エッチング防止パターン５２ａが酸化物半導体層４２ａよりも一回り小さく形成されている。これにより、図８及び図９の場合、ソース電極６５およびドレーン電極６６は、酸化物半導体層４２ａの側壁からその上部の一部、エッチング防止パターン５２ａの側壁からその上部の一部と接触するように配置されている。
【００５３】
図８を参照すると、酸化物半導体層４２ａおよびエッチング防止パターン５２ａが同一のマスクを利用して形成されるため、酸化物半導体層４２ａおよびエッチング防止パターン５２ａは実質的に同一の形状を有する。さらに、エッチング防止パターン５２ａの側壁は酸化物半導体層４２ａの周壁内に配置される。言い換えれば、エッチング防止パターン５２ａのパターンは酸化物半導体層４２ａの周壁内に完全に含まれてもよい。さらに、図８に示す円で示された部分の拡大図に示すように、エッチング防止パターン５２ａおよび酸化物半導体層４２ａを形成するために同一のマスクが使用されるため、酸化物半導体層４２ａおよびエッチング防止パターン５２ａの相応する側壁の間の距離「ｄ」は実質的に同一であってもよい。
【００５４】
本発明の他の例示的な代替実施形態において、エッチング防止パターン５２ａの幅は図８に示すように、ゲート線２２と平行な方向ににおいて、酸化物半導体層４２ａより狭くてもよい。しかし、図８とは異なり、エッチング防止パターン５２ａの幅が酸化物半導体層４２ａよりも広く、データ線６２と平行な方向において、酸化物半導体層４２ａを完全にカバーして酸化物半導体層４２ａ以外の構造もさらに保護することもできる。
【００５５】
図１０、図１１、図１２、図１３および図１４は、本発明の例示的な実施形態による図８に示すＴＦＴを製造する段階を示す断面図である。
【００５６】
図８および図１０を参照すると、絶縁基板１０上にゲート導電膜（図示せず）が例えば、スパッタリングによって形成され、フォトリソグラフィー工程を利用してパターニングされてゲート線２２、ゲート電極２４、ストレージ電極線２８およびストレージ電極（２９）を形成する。ゲート導電膜をパターニングすることに乾式エッチング工程または湿式エッチング工程を使用してもよい。ゲート導電膜が湿式エッチングされる場合、燐酸（ｐｈｏｓｐｈｏｒｉｃ  ａｃｉｄ）、硝酸（ｎｉｔｒｉｃ  ａｃｉｄ）、酢酸（ａｃｅｔｉｃ  ａｃｉｄ）のようなエッチャント（エッチング液）を使用してもよい。ゲート導電膜が乾式エッチングされる場合、例えばＣｌ２およびＢＣｌ３のような塩素含有のガスを使用してもよい。
【００５７】
絶縁基板１０は、ソーダライムガラス、ボロンシリケートガラス（ｂｏｒｏｎ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）のようなガラスまたはプラスチックを含んでもよい。ゲート導電膜はＡｌとＭｏ、ＴｉとＣｕ、または他の導電物質のような二重膜構造を含んでもよい。
【００５８】
ゲート線２２およびストレージ電極線２８上に例えばＣＶＤによってゲート絶縁膜３０が形成される。ゲート絶縁膜３０上に、スパッタリングなどの方法で酸化物半導体フィルム４０が形成される。酸化物半導体フィルム４０上にＣＶＤの方法によってエッチング防止パターン５０が形成される。
【００５９】
図８および図１１を参照すると、エッチング防止膜５０上にフォトレジスト膜（図示せず）が形成され、パターニングされてフォトレジストパターン９９ａを形成する。以後、その上にフォトレジストパターン９９ａを有するエッチング防止膜５０はエッチングされて臨時エッチング防止パターン５１を形成する。ここで、エッチング防止膜５０は乾式エッチング工程を利用してエッチングされることができる。ＣＦ６、ＣＨＦ６、およびＣｌ２などのようなハロゲンに基づいたガスが前記乾式エッチング工程に使用されてもよい。
【００６０】
臨時エッチング防止パターン５１を形成した後、その上にフォトレジストパターン９９ａおよび臨時エッチング防止パターン５１を有する酸化物半導体層４０がエッチングされて酸化物半導体層４２ａを形成してもよい。ここで、酸化物半導体フィルム４０は湿式エッチング工程を利用してエッチングされてもよい。湿式エッチング工程では燐酸（ｐｈｏｓｐｈｏｒｉｃ  ａｃｉｄ）、硝酸（ｎｉｔｒｉｃ  ａｃｉｄ）、酢酸（ａｃｅｔｉｃ  ａｃｉｄ）のようなエッチャント（エッチング液）を使用してもよい。
【００６１】
湿式エッチング工程は等方性エッチング工程（ｉｓｏｔｒｏｐｉｃ  ｅｔｃｈ  ｐｒｏｃｅｓｓ）であるため、臨時エッチング防止パターン５１の下にアンダーカット（Ｕ）を形成することができる。それによって、酸化物半導体層４２ａの幅が臨時エッチング防止パターン５１の幅より狭くなる。
【００６２】
図１２を参照すると、臨時エッチング防止パターン５１がエッチングされてエッチング防止パターン５２ａを形成する。したがって、図１０、図１１、および図１２に示すように酸化物半導体層４２ａおよびエッチング防止パターン５２ａが単一マスク（例えば、フォトレジスト層からフォトレジストパターン９９ａを形成することに使用されたマスク）を利用して形成されてもよい。さらに、酸化物半導体層４２ａおよびエッチング防止パターン５２ａが単一マスクと前述したエッチング工程を利用して形成されるため、エッチング防止パターン５２ａのすべての側壁は酸化物半導体層４２ａの内に配置されてもよい。言い換えれば、エッチング防止パターン５２ａのパターンは完全に酸化物半導体層４２ａの周壁内に含まれてもよい。さらに、図８に示す円で示された部分拡大図に示すように、エッチング防止パターン５２ａおよび酸化物半導体層４２ａを形成するために同一のマスクが使用されるため、酸化物半導体層４２ａおよびエッチング防止パターン５２ａの相応する側壁の間の距離「ｄ」は実質的に同一であってもよい。このような構造は酸化物半導体層４２ａとソースおよびドレーン電極（６５，６６，図８および図１３に示す）の間のコンタクト領域を増加させる。
【００６３】
ここで、臨時エッチング防止パターン５１は乾式エッチングされてエッチング防止パターン５２ａを形成することができる。前記乾式エッチング工程にＳＦ６とＣｌ２の混合ガスを使用してもよい。乾式エッチング工程のあいだ、ゲート絶縁膜３０の一部とフォトレジストパターン９９ａの一部が除去され、ゲート絶縁膜３２およびさらに小さいフォトレジストパターン（９９ｂ）を図１２のように形成することができる。
【００６４】
乾式エッチング工程のあいだゲート絶縁膜３０の一部が除去されるため、ゲート絶縁膜３２は酸化物半導体層４２ａとオーバーラップされる領域に段差領域（ｓｔｅｐ  ｐｏｒｔｉｏｎ）を含んでもよい。言い換えれば、ゲート絶縁膜３０（すなわち、エッチングされないゲート絶縁膜）とは異なり、ゲート絶縁膜３２（すなわち、エッチングされるゲート絶縁膜）は他の厚さを有する領域を含んでもよい。具体的に、図１２に示すように、酸化物半導体層４２ａおよびエッチング防止パターン５２ａの下に配置されたゲート絶縁膜３２の領域はゲート絶縁膜３２の他の領域よりさらに厚い。ここで、酸化物半導体層４２ａおよびエッチング防止パターン５２ａの下に配置されたゲート絶縁膜３２の領域は乾式エッチング工程のあいだ前記領域がエッチングされないため、他の領域より厚い。
【００６５】
代替例として、エッチング防止パターン５２ａおよび酸化物半導体層４２ａを形成するため、ハーフトーンマスクまたはスリットマスクを使用してもよい。ハーフトーンマスクまたはスリットマスクは光を部分的に通過させる領域を含み、下部基板上に調査される光量を調節する。具体的に、図１０に示すエッチング防止膜５０上にフォトレジスト膜が形成されてもよい。フォトレジスト膜は、以後その上に配置されたハーフトーンマスクまたはスリットマスクを介して光に露出される。図１２に示すエッチング防止パターン５２ａに対応するフォトレジスト膜の領域では光が遮断され、現象工程後のフォトレジスト膜は定められた厚さで残留する。図１１に示す臨時エッチング防止パターン５１の縁に対応するフォトレジスト膜の領域では、マスクを介して部分的に光が伝達され、現象工程後で前記決定された厚さよりさらに薄いフォトレジスト膜が形成される。フォトレジスト膜の他の領域ではマスクを介して光がすべて伝達され、フォトレジスト膜の前記領域は現象工程の後で完全に除去される。その結果、領域によって他の厚さを有するフォトレジストパターンが形成される。以後、その上に前記フォトレジストパターンを有するエッチング防止パターン５０および酸化物半導体フィルム４０がエッチングされ、図１２に示すものと同様の構造を有するエッチング防止パターン５２ａおよび酸化物半導体層４２ａを形成することができる。
【００６６】
図８および図１３を参照すると、エッチング防止パターン５２ａおよび酸化物半導体層４２ａ上に例えばスパッタリングによってデータ導電膜（図示せず）が形成される。データ導電膜はフォトリソグラフィー工程を利用してパターニングされ、ソース電極６５およびドレーン電極６６を含むデータ線６２を形成する。ソース電極６５およびドレーン電極６６はゲート電極２４を基準に相互離隔されている。ソース電極６５およびドレーン電極６６の間のエッチング停止パターン５２ａの部分は露出される。また、ソース電極６５およびドレーン電極６６は、エッチング防止パターン５２ａの最上部の表面の一部および側壁上に形成される。また、ソース電極６５およびドレーン電極６６は、酸化物半導体層４２ａの側壁および側壁から延長する最上部表面の一部上に形成される。
【００６７】
データ導電膜は湿式エッチング工程を利用してパターニングされてもよい。ここで、エッチング防止パターン５２ａおよびゲート絶縁膜３２は湿式エッチング工程に使用される化学物質に抵抗してそのため損傷され得ない。したがって、エッチング防止パターン５２ａは化学物質から下部酸化物半導体層４２ａを保護することができる。
【００６８】
図１４を参照すると、データ線６２、ソース電極６５、ドレーン電極６６、エッチング防止パターン５２ａおよびゲート絶縁膜３２上に例えば、ＣＶＤによって保護膜７０が形成されてパターニングされてコンタクトホール７５を形成する。コンタクトホール７５はドレーン電極６６の一部を露出する。代替例として、コンタクトホールはソース電極６５の一部を露出してもよい。
【００６９】
図９を参照すると、保護膜７０上に透明導電膜が形成されてパターニングされて画素電極８０を形成する。画素電極８０はコンタクトホール７５を介してドレーン電極６６と接続することができる。
【００７０】
本発明の実施形態によれば、製造工程の増加なしでエッチング防止パターンが形成されて後続製造工程から誘発される酸化物半導体層の損傷を防止することができる。また、エッチング防止パターンの側壁は酸化物半導体層の側壁により定義される周囲内に配置さてもよく酸化物半導体層とソース／ドレーン電極の間のコンタクト領域を増加させることができる。
【００７１】
以上添付された図面を参照して本発明の実施形態について説明したが、本発明は、前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解できるものである。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【００７２】
１０    絶縁基板
２２    ゲート線
２４    ゲート電極
２８    ストレージ電極線
２９    ストレージ電極
３２    ゲート絶縁膜
４２    酸化物半導体パターン
５２    エッチング防止パターン
６２    データ線
６５    ソース電極
６６    ドレーン電極
７０    保護膜
７５    コンタクトホール
８０    画素電極
【図１】
2015062246.tif 000003
【図２Ａ】
2015062246.tif 000004
【図２Ｂ】
2015062246.tif 000005
【図３】
2015062246.tif 000006
【図４】
2015062246.tif 000007
【図５】
2015062246.tif 000008
【図６】
2015062246.tif 000009
【図７】
2015062246.tif 000010
【図８】
2015062246.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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