(57)【要約】【課題】固体撮像素子などにおいて、リセットする際のノイズを低減して撮影画像を高画質化するための技術を提供する。【解決手段】固体撮像素子の画素アレイは、複数の画素を含み、ＯＢ画素領域と、有効画素領域とを含む。固体撮像素子は、各画素から出力される信号の信号レベルに基づき、有効画素領域の各画素の画素信号を出力する信号処理部を備える。固体撮像素子は、ＯＢ画素領域の各画素にはリセット信号を印加せずに信号を取得し、有効画素領域の画素の信号との差分を得ることで画像信号を出力する。別の態様として、固体撮像素子は、ＯＢ画素領域の各画素にリセット信号を印加した場合に、これら画素から複数回、信号を読み出して平均化したものを、有効画素領域の画素の画像信号出力に用いる。また別の態様として、ＯＢ画素領域の画素へは所定の電圧が印加され、所定電圧によるリセットレベルの信号出力がなされる。【選択図】図５
2015207904.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像素子であって、
ＯＢ（optical  black）画素領域と、有効画素領域とを含む画素アレイと、
前記画素アレイに含まれる各画素へ信号を供給することで、前記各画素の駆動を制御する制御回路と、
前記各画素から出力される信号の信号レベルに基づき、前記有効画素領域の各画素の画素信号を出力する信号処理部とを備え、
前記制御回路は、各画素に保持される電荷をリセットするリセット信号の印加によるノイズを低減させるための駆動信号の供給タイミングの制御を前記ＯＢ画素領域の各画素について行い、
前記信号処理部は、前記ＯＢ画素領域の各画素から信号の入力を受け付けて、前記リセット信号の印加によるノイズを低減させた各画素の信号レベルを取得し、前記取得した信号レベルと、前記有効画素領域の各画素に蓄積される電荷に応じた信号レベルとの差分に基づいて、前記有効画素領域の各画素の画像信号を出力する、固体撮像素子。
【請求項２】
前記画素アレイに含まれる各画素は、
受光した光量に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積される電荷を受け付けて電圧に変換する電荷保持部と、
リセット信号に応じて前記電荷保持部の電圧をリセットするリセット部とを含み、
駆動信号に応じて前記電荷保持部の電圧に応じた信号レベルの信号を前記信号処理部へ出力し、
前記制御回路は、前記ＯＢ画素領域の各画素を読み出す期間において、前記ＯＢ画素領域の各画素の前記リセット部への前記リセット信号の供給を停止することにより、前記リセット信号の印加によるノイズを低減させた信号を前記信号処理部へ出力させ、
前記信号処理部は、前記ＯＢ画素領域の各画素から、前記ノイズを低減させた信号を受け付けて、当該信号の信号レベルと、前記有効画素領域の各画素から出力される信号の信号レベルとの差分に基づいて、前記有効画素領域の各画素の画像信号を出力する、請求項１に記載の固体撮像素子。
【請求項３】
前記画素アレイに含まれる各画素は、
受光した光量に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積される電荷を受け付けて電圧に変換する電荷保持部と、
リセット信号に応じて前記電荷保持部の電圧をリセットするリセット部とを含み、
駆動信号に応じて前記電荷保持部の電圧に応じた信号レベルの信号を前記信号処理部へ出力し、
前記制御回路は、前記ＯＢ画素領域の各画素を読み出す期間において、前記リセット部への前記リセット信号の供給と、前記供給によりリセットされた前記電荷保持部の電圧に応じた信号レベルの信号の出力とを、前記ＯＢ画素領域の各画素について複数回実施し、
前記信号処理部は、前記ＯＢ画素領域の画素それぞれから信号の入力を複数回受け付けて、受け付けた複数回の信号レベルに基づいて各画素について前記ノイズを低減させた信号レベルを取得する、請求項１に記載の固体撮像素子。
【請求項４】
前記画素アレイに含まれる前記有効画素領域の各画素は、
受光した光量に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積される電荷を受け付けて電圧に変換する電荷保持部と、
リセット信号に応じて前記電荷保持部の電圧をリセットするリセット部とを含み、
駆動信号に応じて前記電荷保持部の電圧に応じた信号レベルの信号を前記信号処理部へ出力し、
前記ＯＢ画素領域の各画素は、
前記リセット信号の信号レベルに基づくレベルの電圧の入力を受け付けて、駆動信号に応じて前記リセット信号の信号レベルに応じた信号を前記信号処理部へ出力する電圧保持部を含み、
前記信号処理部が前記ノイズを低減させた信号を受け付けることには、前記ＯＢ画素領域の各画素から、前記リセット信号の信号レベルに応じた信号を受け付けることを含む、請求項１に記載の固体撮像素子。
【請求項５】
前記画素アレイに含まれる各画素は、
受光した光量に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積される電荷を受け付けて電圧に変換する電荷保持部と、
前記光電変換部に蓄積された電荷を駆動信号に応じて前記電荷保持部へ転送する転送部と、
前記光電変換部に蓄積される電荷を駆動信号に応じてリセットするグローバルリセット部とを含み、
前記制御回路は、前記露光期間の開始前において、全画素について前記転送部に駆動信号を供給して前記光電変換部に蓄積された電荷を前記電荷保持部へ転送し、前記転送の後、前記グローバルリセット部に駆動信号を供給して全画素について前記光電変換部の電荷をリセットし、
前記露光期間において、前記光電変換部に電荷を蓄積させるとともに、前記電荷保持部に保持される電圧に応じた信号レベルの信号を前記信号処理部へ出力させる、請求項１に記載の固体撮像素子。
【請求項６】
固体撮像素子を備える電子機器であって、
プロセッサと、メモリとを備え、
前記固体撮像素子は、
ＯＢ画素領域と、有効画素領域とを含む画素アレイと、
前記画素アレイに含まれる各画素へ信号を供給することで、前記各画素の駆動を制御する制御回路と、
前記各画素から出力される信号の信号レベルに基づき、前記有効画素領域の各画素の画素信号を出力する信号処理部とを備え、
前記制御回路は、各画素に保持される電荷をリセットするリセット信号の印加によるノイズを低減させるための駆動信号の供給タイミングの制御を前記ＯＢ画素領域の各画素について行い、
前記信号処理部は、前記ＯＢ画素領域の各画素から信号の入力を受け付けて、前記リセット信号の印加によるノイズを低減させた各画素の信号レベルを取得し、前記取得した信号レベルと、前記有効画素領域の各画素に蓄積される電荷に応じた信号レベルとの差分に基づいて、前記有効画素領域の各画素の画像信号を出力し、
前記メモリは、前記固体撮像素子から出力される各画素の画像信号を記憶するよう構成され、
前記プロセッサは、前記メモリに記憶される前記画像信号を用いた画像処理を行うよう構成される、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および固体撮像素子を内蔵する電子機器に関し、特に、高画質化を図るための技術に関する。
【背景技術】
【０００２】
イメージセンサ（固体撮像素子）を内蔵した電子機器が広く普及しており、電子機器は、ユーザの操作を受け付けて、静止画や動画などを生成する。ユーザは、これら電子機器を使用して生成した静止画などを、ネットワーク等を介して他のユーザと共有等してコミュニケーションを行っている。近年はカメラモジュールを備えるモバイル機器が普及しており、高画質な画像が生成される機会がますます増えている。
【０００３】
固体撮像素子には、例えば、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサがある。ＣＭＯＳイメージセンサは、例えば、２次元に配列された複数の単位画素を含み、それぞれの単位画素は、フォトダイオードと、フォトダイオードに蓄積された電荷を浮遊拡散領域（ＦＤ（Floating  Diffusion））に転送する転送ゲートと、浮遊拡散領域の電荷をリセットするリセットトランジスタとを少なくとも備える。イメージセンサにおいては、信号処理部は、信号読み出し時に、まず、浮遊拡散領域の電圧に応じた信号を各画素から読み出して（信号レベルの読み出し）、次に、浮遊拡散領域の電荷をリセットしたときの電圧に応じた信号を各画素から読み出す（リセットレベルの読み出し）。信号処理部は、信号レベルとリセットレベルとの差分に基づいて、ノイズを除去する。
【０００４】
ＣＭＯＳイメージセンサにおいて、信号電荷の蓄積期間の同時性を保つために、グローバルシャッタ動作が行われる。電荷転送前の浮遊拡散領域の初期化を行単位で順次行われるようにした場合、浮遊拡散領域を初期化するリセットトランジスタの電源の電圧降下や、隣接する各行の画素にリセット信号を供給するリセット信号線と浮遊拡散領域とのクロストークが発生することがある。
【０００５】
このような固体撮像素子の高画質化を図るため、例えば、特開２０１２−１２９７９９号公報（特許文献１）は、ＣＭＯＳイメージセンサにおいて、転送ゲートによる電荷転送前に、画素アレイ部において互いに隣接しない複数の行ごとに、リセットトランジスタによる浮遊拡散領域の駆動が制御されることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１２９７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術においては、各画素から出力される信号レベルとリセットレベルのそれぞれについて、浮遊拡散領域をリセットする際のリセットノイズが発生する。また、各画素から信号レベルとリセットレベルとを読み出す際に、２次元に配列された各画素の列ごとの読み出し経路におけるオフセットが異なるため、ＦＰＮ（Fixed  Pattern  Noise）やシェーディングが発生する。そのため、画像のＳＮ比（signal-noise  ratio）が低下する。
【０００８】
そのため、固体撮像素子などにおいて、リセットする際のノイズやＦＰＮ、シェーディングを低減して撮影画像を高画質化するための技術が必要とされている。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施形態に従う固体撮像素子は、画素アレイと、制御回路と、信号処理部とを備える。画素アレイは、ＯＢ（optical  black）画素領域と、有効画素領域とを含む。制御回路は、画素アレイに含まれる各画素へ信号を供給することで、各画素の駆動を制御する。信号処理部は、各画素から出力される信号の信号レベルに基づき、有効画素領域の各画素の画素信号を出力する。制御回路は、各画素に保持される電荷をリセットするリセット信号の印加によるノイズを低減させるための駆動信号の供給タイミングの制御をＯＢ画素領域の各画素について行う。信号処理部は、ＯＢ画素領域の各画素から信号の入力を受け付けて、リセット信号の印加によるノイズを低減させた各画素の信号レベルを取得し、取得した信号レベルと、有効画素領域の各画素に蓄積される電荷に応じた信号レベルとの差分に基づいて、有効画素領域の各画素の画像信号を出力する。
【００１１】
一実施形態に従う電子機器は、固体撮像素子を備えるものである。電子機器は、プロセッサと、メモリとを備える。固体撮像素子は、画素アレイと、制御回路と、信号処理部とを備える。画素アレイは、ＯＢ画素領域と、有効画素領域とを含む。制御回路は、画素アレイに含まれる各画素へ信号を供給することで、各画素の駆動を制御する。信号処理部は、各画素から出力される信号の信号レベルに基づき、有効画素領域の各画素の画素信号を出力する。制御回路は、各画素に保持される電荷をリセットするリセット信号の印加によるノイズを低減させるための駆動信号の供給タイミングの制御をＯＢ画素領域の各画素について行う。信号処理部は、ＯＢ画素領域の各画素から信号の入力を受け付けて、リセット信号の印加によるノイズを低減させた各画素の信号レベルを取得し、取得した信号レベルと、有効画素領域の各画素に蓄積される電荷に応じた信号レベルとの差分に基づいて、有効画素領域の各画素の画像信号を出力する。メモリは、固体撮像素子から出力される各画素の画像信号を記憶するよう構成される。プロセッサは、メモリに記憶される画像信号を用いた画像処理を行うよう構成される。
【発明の効果】
【００１２】
一実施の形態に従う固体撮像素子、および固体撮像素子を備える電子機器によれば、リセット信号の印加によるノイズが低減されたＯＢ領域の信号を用いて、信号処理部において画像の高画質化を図るための処理（ＦＰＮやシェーディングなどの補正処理）を行うことができ、画像を高画質化することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の固体撮像素子を備える電子機器１００の構成を示すブロック図である。
【図２】画素アレイ２５に含まれる各画素の構成を示す図である。
【図３】画素、画素電流原およびＳ／Ｈ（sample  and  hold）回路の詳細な構成を示す図である。
【図４】垂直走査回路２４の構成を示す図である。
【図５】実施の形態１における露光制御および画素の読み出し制御を示す図である。
【図６】実施の形態２の固体撮像素子および電子機器のタイミング発生回路３１に含まれるアドレス生成部３３の構成を示す図である。
【図７】実施の形態２における露光制御および画素の読み出し制御を示す図である。
【図８】実施の形態３の各画素の構成を示す図である。
【図９】実施の形態３における露光制御および画素の読み出し制御を示す図である。
【図１０】実施の形態４の各画素の構成を示す図である。
【図１１】実施の形態４における露光制御および画素の読み出し制御を示す図である。
【図１２】垂直走査回路２４の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
【００１５】
＜実施の形態１＞
図面を参照して実施の形態１の固体撮像素子および電子機器について説明する。
【００１６】
＜構成＞
図１は、実施の形態１の固体撮像素子を備える電子機器１００の構成を示すブロック図である。電子機器１００は、各画素への電荷の蓄積タイミングおよび蓄積期間を同期させるグローバルシャッタ動作を行う。図１に示すように、電子機器１００に含まれる固体撮像素子１０は、水平走査回路２１と、Ａ／Ｄ（analog  to  digital）変換器２２と、画素電流源＆Ｓ／Ｈ回路２３と、垂直走査回路２４と、画素アレイ２５と、デジタル信号処理器２６と、画素電流源＆Ｓ／Ｈ回路２７と、Ａ／Ｄ変換器２８と、水平走査回路２９と、デジタル信号処理器３０と、タイミング発生回路３１とを備える。
【００１７】
画素アレイ２５は、複数の画素（図１では、一部の画素として、画素３２Ａと画素３２Ｂとを示している）を２次元に配列して構成される。画素アレイ２５の各画素は、詳しくは後述するが、光電変換素子を含んでおり、入射光量に応じて電荷を蓄積する。
【００１８】
図１に示すように、画素アレイ２５に含まれる各画素は、図１の画素アレイ２５内部の上側の領域と下側の領域とに２分割される。画素３２Ａは、上側の領域に含まれる画素であり、画素３２Ｂは、下側の領域に含まれる画素である。上側の領域に含まれる各画素は、画素電流源＆Ｓ／Ｈ回路２３、Ａ／Ｄ変換器２２、水平走査回路２１およびデジタル信号処理器２６と対応している。上側の領域に含まれる各画素（例えば、画素３２Ａ）の信号は、画素電流源＆Ｓ／Ｈ回路２３へ転送される。下側の領域に含まれる各画素は、画素電流源＆Ｓ／Ｈ回路２７、Ａ／Ｄ変換器２８、水平走査回路２９およびデジタル信号処理器３０と対応している。下側の領域に含まれる各画素（例えば、画素３２Ｂ）の信号は、画素電流源＆Ｓ／Ｈ回路２７へ出力される。
【００１９】
画素アレイ２５は、行ごとに、図１の左右方向に沿って各画素を駆動するための駆動線を含む。また、画素アレイ２５は、列ごとに、図１の上下方向に沿って各画素を駆動するための垂直駆動線を含む。固体撮像素子１０は、図示しない行デコーダ、列デコーダ、パワーアンプ等を備え、アドレスを指定するためのアドレス制御信号に応じてこれら行方向の駆動線および列方向の駆動線に駆動信号を印加する。これにより、固体撮像素子１０は、露光または読み出し対象の画素を選択し、選択した画素の露光制御、または画素信号の読み出しを行う。
【００２０】
垂直走査回路２４は、各画素に駆動信号を供給して、各画素に蓄積される電荷の画素電流源＆Ｓ／Ｈ回路２３への転送を制御する。垂直走査回路２４は、固体撮像素子１０の露光時における各画素の駆動と、各画素から信号を読み出す時の駆動とを制御する。
【００２１】
垂直走査回路２４は、アドレスデコーダなどによって構成され、画素アレイ２５の各画素を、全ての画素について一度に、または行単位で駆動する。垂直走査回路２４は、画素アレイ２５の各画素から信号を読み出すための読み出し走査と、各画素の電荷を掃き出すための掃き出し走査と、全画素について一括して信号を掃き出すための駆動と、全画素について一括して信号を読み出すための駆動とを行うための構成を有する。
【００２２】
固体撮像素子１０がグローバルシャッタ動作を行う場合、垂直走査回路２４は、例えば一括して各画素の信号を掃き出す動作をする。このようにして、各画素の光電変換素子から電荷がリセットされる。固体撮像素子１０は、電子シャッタ動作を行い、新たに露光を開始する。各画素は、光電変換部を含み、光信号を電荷信号に変換することで画素内に電荷を保持する。露光期間の終了後、垂直走査回路２４は、例えば行ごとに各画素に蓄積された電荷を読み出す読み出し走査を行うことで、蓄積された電荷に応じた電圧（信号レベル）の信号を各画素から画素電流源＆Ｓ／Ｈ回路２３または画素電流源＆Ｓ／Ｈ回路２７へ転送させる。垂直走査回路２４は、各画素に保持される電荷をリセットし、リセット後の電圧（リセットレベル）の信号を各画素から画素電流源＆Ｓ／Ｈ回路２３または画素電流源＆Ｓ／Ｈ回路２７へ転送させる。これら信号レベルに応じた信号と、リセットレベルの信号とは、画素電流源＆Ｓ／Ｈ回路２３のＳ／Ｈ回路または画素電流源＆Ｓ／Ｈ回路２７のＳ／Ｈ回路へそれぞれ保持される。
【００２３】
画素電流源＆Ｓ／Ｈ回路２３と画素電流源＆Ｓ／Ｈ回路２７とは、画素アレイ２５の各画素に対応する各垂直駆動線に供給するための定電流を生成する。また、画素電流源＆Ｓ／Ｈ回路２３と画素電流源＆Ｓ／Ｈ回路２７とは、画素アレイ２５の各画素から出力される信号（各画素に蓄積された電荷に応じた信号レベルの信号と、リセットレベルの信号）を、Ｓ／Ｈ回路により保持する。
【００２４】
Ａ／Ｄ変換器２２は、画素電流源＆Ｓ／Ｈ回路２３からアナログ信号の入力を受けてデジタル信号へと変換する。Ａ／Ｄ変換器２８は、画素電流源＆Ｓ／Ｈ回路２７からアナログ信号の入力を受けてデジタル信号へと変換する。Ａ／Ｄ変換器２２と、Ａ／Ｄ変換器２８とは、画素アレイ２５に含まれる各画素の列ごとに設けられる。Ａ／Ｄ変換器２２とＡ／Ｄ変換器２８とは、ある画素について、画素に蓄積された電荷に応じた信号レベルの信号と、リセットレベルの信号との差分に基づいてＡ／Ｄ変換することで、画素ごとのオフセットを除去したデジタルの画素信号を得る。
【００２５】
水平走査回路２１は、画素アレイ２５の列ごとに配置されたＡ／Ｄ変換器２２に保持される各列のデジタル信号を、順次、デジタル信号処理器２６へ転送する。水平走査回路２９は、画素アレイ２５の列ごとに配置されたＡ／Ｄ変換器２８に保持される各列のデジタル信号を、順次、デジタル信号処理器３０へ転送する。
【００２６】
デジタル信号処理器２６は、水平走査回路２１の制御によってＡ／Ｄ変換器２２から転送されるデジタル信号を受け付けて信号処理を行い、信号処理後の信号を固体撮像素子１０から出力する。信号処理とは、例えば、固定パターンノイズ（ＦＰＮ）などのノイズ除去処理などである。デジタル信号処理器３０は、水平走査回路２９の制御によってＡ／Ｄ変換器２８から転送されるデジタル信号を受け付けて信号処理を行い、信号処理後の信号を固体撮像素子１０から出力する。
【００２７】
タイミング発生回路３１は、垂直走査回路２４、画素電流源＆Ｓ／Ｈ回路２３等を駆動するタイミングを制御するための信号を生成して固体撮像素子１０の各回路の駆動を制御する。タイミング発生回路３１は、タイミングジェネレータ等によって構成される。
【００２８】
図２は、画素アレイ２５に含まれる各画素の構成を示す図である。図２に示すように、画素アレイ２５は、有効画素を含む有効画素領域と、ＯＢ（optical  black）画素を含むＯＢ画素領域とから構成される。
【００２９】
ＯＢ画素領域は、垂直ＯＢ画素５１と、垂直ＯＢ画素５２と、水平ＯＢ画素５３と、水平ＯＢ画素５４とを含む。垂直ＯＢ画素５１と垂直ＯＢ画素５２とは、例えば、数行×数千列の画素により構成される。水平ＯＢ画素５３と水平ＯＢ画素５４とは、例えば、数千行×数列の画素により構成される。有効画素領域に含まれる有効画素は、例えば、数千行×数千列の２次元配列された画素により構成される。
【００３０】
固体撮像素子１０は、ＯＢ画素領域に含まれる各画素に光が入射しないように、メタル配線等で遮光している。このようなＯＢ画素領域の各画素は、黒色の基準となる信号レベルを得るために用いられている。ＯＢ画素領域の各画素の信号レベルに応じて有効画素領域に含まれる各有効画素の信号レベルを補正することで、有効画素のオフセット成分を除去することができる。例えば、各画素の列ごとに、有効画素の信号レベルから、ＯＢ画素領域の画素の信号レベルを減算することで、列ごとに固定パターンノイズ（ＦＰＮ）やシェーディングなどのノイズを除去することができる。
【００３１】
図３は、画素、画素電流原およびＳ／Ｈ回路の詳細な構成を示す図である。図３の例は、画素アレイ２５の任意の画素の列と、その列に対応するＳ／Ｈ回路等を示している。図３に示すように、各画素（画素３２−１、画素３２−２、画素３２−３、・・・画素３２−ｎのＮ個の画素を示す）からなる列について、Ｓ／Ｈ回路７７と、Ｓ／Ｈ回路７８と、差動増幅回路７９とが対応付けられている。画素３２（図３では、画素３２−ｎの詳細を示す）は、フォトダイオード７１と、転送ゲート７２と、浮遊拡散領域７３と、リセットトランジスタ７４と、増幅トランジスタ７５と、選択トランジスタ７６とを含む。
【００３２】
フォトダイオード７１（ＰＤ）は、光を受光して、受光した光量に応じた電荷を生成して蓄積する。フォトダイオード７１は、光電変換部として機能する。フォトダイオード７１のアノードは接地されており、フォトダイオード７１のカソードは転送ゲート７２のソースに接続されている。
【００３３】
転送ゲート７２（ＭＴ）は、フォトダイオード７１に蓄積される電荷を、駆動信号ＴＸに応じて浮遊拡散領域７３へ転送する転送部として機能する。転送ゲート７２のドレインは、リセットトランジスタ７４のドレインおよび増幅トランジスタ７５のゲートに接続される。この接続点が、浮遊拡散領域７３を構成する。
【００３４】
浮遊拡散領域７３（ＦＤ）は、転送ゲート７２を介して転送される、フォトダイオード７１に蓄積される電荷を受け付けて、電圧に変換する電荷保持部として機能する。固体撮像素子１０がグローバルシャッタ動作を行う場合、浮遊拡散領域７３は、露光期間中にフォトダイオード７１に蓄積された電荷を保持する。
【００３５】
リセットトランジスタ７４（ＭＲ）は、浮遊拡散領域７３に保持される電圧をリセットするリセット部として機能する。リセットトランジスタ７４のソースは、電源電圧Ｖｄｄに接続されている。リセットトランジスタ７４は、例えば垂直走査回路２４から供給される駆動信号ＲＳＴに従って、浮遊拡散領域７３に蓄積される電荷の排出をオンまたはオフにする。例えば、リセットトランジスタ７４は、Ｈレベルの駆動信号ＲＳＴが供給されることで、浮遊拡散領域７３を電源電圧Ｖｄｄにクランプする。これにより浮遊拡散領域７３に蓄積される電荷を排出する（浮遊拡散領域７３の電圧をリセットする）。リセットトランジスタ７４は、Ｌレベルの駆動信号ＲＳＴが供給されることで、浮遊拡散領域７３を電気的に浮遊状態にする。
【００３６】
増幅トランジスタ７５は、浮遊拡散領域７３に蓄積されている電荷に応じた電圧を増幅し、増幅後の電圧（電荷保持部の電圧に応じた信号レベルの信号）を、選択トランジスタ７６を介して垂直駆動線へ出力する。
【００３７】
選択トランジスタ７６は、例えば垂直走査回路２４から供給される駆動信号ＳＥＬに従って、増幅トランジスタ７５から出力される電圧（電荷保持部の電圧に応じた信号レベルの信号）の、垂直駆動線への出力をオンまたはオフにする。例えば、選択トランジスタ７６は、Ｈレベルの駆動信号ＳＥＬが供給されることで、増幅トランジスタ７５からの信号を垂直駆動線に出力し、Ｌレベルの駆動信号ＳＥＬが供給されると、増幅トランジスタ７５からの信号の垂直駆動線への出力を停止する。Ｎ行目の画素について垂直走査回路２４から供給される駆動信号ＳＥＬがＨレベルのとき、Ｎ行目の画素に含まれる増幅トランジスタ７５と電流源とによってソースフォロワ型（ＳＦ（Source  Follower）型）のアンプが形成される。このＳＦ型のアンプによって選択された行の画素信号が読み出され、Ｓ／Ｈ回路（Ｓ／Ｈ回路７７またはＳ／Ｈ回路７８）に保持される。
【００３８】
Ｓ／Ｈ回路（図３の例では、Ｓ／Ｈ回路７７とＳ／Ｈ回路７８）は、クロック信号によってサンプル値の取り込みのタイミングが制御される。図３の例では、Ｓ／Ｈ回路７７は、クロック信号ＣＬＫ１に応じて、増幅トランジスタ７５から選択トランジスタ７６を介して垂直駆動線へ出力される信号を保持する。Ｓ／Ｈ回路７８は、クロック信号ＣＬＫ２に応じて、増幅トランジスタ７５から選択トランジスタ７６を介して垂直駆動線へ出力される信号を保持する。
【００３９】
クロック信号は、垂直走査回路２４が、各画素から各画素に蓄積された電荷に応じた信号レベルの信号を出力させるタイミングと、リセットレベルの信号を出力させるタイミングとに応じてＳ／Ｈ回路７７およびＳ／Ｈ回路７８に入力される。例えば、Ｓ／Ｈ回路７７は、各画素に蓄積された電荷に応じた信号レベルの信号が出力されるタイミングでクロック信号ＣＬＫ１の入力を受け付ける。Ｓ／Ｈ回路７８は、リセットレベルの信号が各画素から出力されるタイミングでクロック信号ＣＬＫ２の入力を受け付ける。
【００４０】
差動増幅回路７９は、Ｓ／Ｈ回路７７に保持される信号レベルと、Ｓ／Ｈ回路７８に保持されるリセットレベルとの差分を示す信号を後段のＡ／Ｄ変換器（Ａ／Ｄ変換器２２またはＡ／Ｄ変換器２８）へ出力する。
【００４１】
Ａ／Ｄ変換器（Ａ／Ｄ変換器２２またはＡ／Ｄ変換器２８）は、信号レベルとリセットレベルの差分に基づいて、信号のＡ／Ｄ変換をする。これにより、ＳＦ型のアンプのばらつきを解消することができる。
【００４２】
図４は、垂直走査回路２４の構成を示す図である。垂直走査回路２４は、画素３２に含まれる各トランジスタを駆動するための駆動信号を生成して画素３２へ供給する。図４に示すように、垂直走査回路２４は、主要な構成として、デコード回路２０１と、垂直走査回路２４の各行に対応して設けられるＡＮＤ回路部９２（ＡＮＤ回路部９２−１、ＡＮＤ回路部９２−２、ＡＮＤ回路部９２−３、・・・ＡＮＤ回路部９２−ｎ）とを含む。デコード回路２０１は、タイミング発生回路３１から入力されるアドレス信号をデコードし、画素アレイ２５に含まれる各画素の行を選択する。デコードされたアドレス信号は、ＡＮＤ回路部９２に含まれる各ＡＮＤ回路に入力される。
【００４３】
選択信号出力部９４は、駆動信号ＳＥＬを生成し、生成した駆動信号ＳＥＬを、ＡＮＤ回路部９２に対応する行の各画素へ供給するための回路である。選択信号出力部９４は、デコード回路２０１からのアドレス信号のデコード結果を示す信号と、タイミング発生回路３１から供給されるクロック信号ＳＥＬ０とのＡＮＤをとることで、駆動信号ＳＥＬを生成する。
【００４４】
転送信号出力部９５は、駆動信号ＴＸを生成し、生成した駆動信号ＴＸを、ＡＮＤ回路部９２に対応する行の各画素へ供給するための回路である。転送信号出力部９５は、デコード回路２０１からのアドレス信号のデコード結果を示す信号と、タイミング発生回路３１から供給されるクロック信号ＴＸ０とのＡＮＤをとることで、駆動信号ＴＸを生成する。
【００４５】
リセット信号出力部９６は、駆動信号ＲＳＴを生成し、生成した駆動信号ＲＳＴを、ＡＮＤ回路部９２に対応する行の各画素へ供給するための回路である。リセット信号出力部９６は、デコード回路２０１からのアドレス信号のデコード結果を示す信号と、タイミング発生回路３１から供給されるクロック信号ＲＳＴ０と、タイミング発生回路３１から供給される制御信号ＯＢ０のＡＮＤをとることで、駆動信号ＲＳＴを生成する。
【００４６】
なお、実施の形態１では、制御信号ＯＢ０の出力を反転させた信号をリセット信号出力部９６に入力されるものとする。すなわち、制御信号ＯＢ０がＨレベルの場合、選択中の画素へはリセット信号がリセット信号出力部９６から出力されない。制御信号ＯＢ０がＬレベルの場合、選択中の画素へはリセット信号がリセット信号出力部９６から出力される。すなわち、タイミング発生回路３１は、垂直ＯＢ画素５１および垂直ＯＢ画素５２などのＯＢ画素領域の画素へは駆動信号ＲＳＴを出力しないことで、リセットトランジスタ７４によるリセットに伴うランダムなリセットノイズの影響を低減する。
【００４７】
＜動作＞
図５は、実施の形態１における露光制御および画素の読み出し制御を示す図である。固体撮像素子１０は、グローバルシャッタ動作を行い、露光期間において各画素に光電変換により電荷を蓄積させる。垂直走査回路２４は、読み出しのタイミングにおいて、ＯＢ画素領域と有効画素領域とでそれぞれ異なる駆動信号を供給する。これにより、ＯＢ画素領域から、リセットノイズを低減させた信号を読み出して、読み出した信号と、有効画素領域から読み出した信号との差分に基づいて、有効画素領域の各画素の画像信号を出力する。
【００４８】
図５において、横軸は時間軸を示し、駆動信号ＳＥＬ、駆動信号ＲＳＴ、駆動信号ＴＸ、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、制御信号ＯＢ、各画素の信号pixoutの遷移を示す。
【００４９】
垂直走査回路２４は、露光の開始前に、全画素の駆動信号ＲＳＴをＨレベルに遷移させ、全画素の浮遊拡散領域７３のノードを、リセットトランジスタ７４によって電源に短絡させる。これにより、浮遊拡散領域７３の容量の電荷をリセットする。垂直走査回路２４は、全画素について駆動信号ＴＸをＨレベルに遷移させ、フォトダイオード７１に蓄積された電荷を全て浮遊拡散領域７３に転送することでフォトダイオード７１をリセットする。駆動信号ＴＸをＬレベルに遷移させた時点から、露光期間が開始する。
【００５０】
垂直走査回路２４は、露光期間の終了前に、全画素の駆動信号ＲＳＴをＨレベルに遷移させ、全画素の浮遊拡散領域７３のノードをリセットする。垂直走査回路２４は、全画素の駆動信号ＴＸをＨレベルに遷移させ、フォトダイオード７１に蓄積された電荷が浮遊拡散領域７３に転送され、浮遊拡散領域７３において保持される。これらの動作により、固体撮像素子１０は、全画素が同時に露光するグローバルシャッタ機能を実現する。
【００５１】
露光期間の終了後、垂直走査回路２４は、各画素からの信号を読み出すための読み出し動作を行う。図５の例では、画素アレイ２５の上側の領域にある画素３２Ａから信号が読み出される例を示す。画素アレイ２５の画素の１行目と２行目がＯＢ画素領域（図２の垂直ＯＢ画素５１の配置される領域）であるとし、３行目以降は有効画素領域であるとする。各画素からの信号を読み出すための読み出し動作において、垂直走査回路２４は、行ごとに読み出し動作を行う。垂直走査回路２４は、ＯＢ画素領域の画素からの信号を読み出す場合は、制御信号ＯＢをＨレベルにすることにより、駆動信号ＲＳＴを画素３２へ供給しない。そのため、垂直走査回路２４は、ＯＢ画素領域の画素からは、リセットノイズがない信号をＳ／Ｈ回路７７とＳ／Ｈ回路７８とへ保持させる。ＯＢ画素領域の画素から読み出された信号は、Ａ／Ｄ変換が行われ、デジタル信号処理器２６において、有効画素領域の各画素の信号レベルとの差分を得るために用いられる。
【００５２】
有効画素領域の画素からの信号を読み出す場合（３行目以降の画素）、垂直走査回路２４は、クロック信号ＣＬＫ１により、各画素に蓄積された電荷に応じた信号レベルの信号をＳ／Ｈ回路７７に保持させる。その後、垂直走査回路２４は、駆動信号ＲＳＴを各画素へ供給して浮遊拡散領域７３をリセットし、クロック信号ＣＬＫ２により、リセットレベルの信号をＳ／Ｈ回路７８に保持させる。これらＳ／Ｈ回路に保持された信号は、後段の回路により信号処理が行われ、固体撮像素子１０の外部へ出力される。４行目以降に画素についても同様に各画素に蓄積された電荷に応じた信号レベルの信号と、リセットレベルの信号とをＳ／Ｈ回路に保持させる。これにより、固体撮像素子１０は、各画素から１行ごとに画像信号を読み出すことができる。画素アレイ２５の下側の領域にある画素３２Ｂが読み出される場合は、露光期間が終了した後、図２に示される垂直ＯＢ画素５２が下側（画素電流源及びＳ／Ｈ回路２７に近い側）から順に信号が読み出される。次いで、有効画素が下側から順に信号が読み出される。よって露光期間の終了後、上側及び下側のそれぞれ垂直ＯＢ画素５１、５２からのそれぞれ信号は同じサイクル（図５に示すＯＢ期間）で順次読み出される。その後、画素アレイ２５の上側の領域、下側の領域からのそれぞれ信号は同じサイクル（図５のＡｃｔｉｖｅ期間）で順次読み出される。後述する実施の形態においても同様である。
【００５３】
＜実施の形態１のまとめ＞
図５に示すように、ＯＢ画素領域（図５の例では、１行目および２行目の画素）の画素から信号を読み出す場合は、垂直走査回路２４は、駆動信号ＲＳＴを遷移させない。これにより、リセットノイズの影響が低減された、低雑音の信号レベルをＯＢ画素領域から読み出すことができる。
【００５４】
ここで、本実施形態の固体撮像素子１０とは異なり、有効画素領域と同様に、ＯＢ画素領域についても、画素からの信号の読み出し動作において駆動信号ＲＳＴを供給する場合、ＯＢ画素領域の画素からのデジタル信号にリセットノイズが重畳される。そのため、このＯＢ画素領域の画素からのデジタル信号を用いて、有効画素領域の各画素のデジタル信号から減算をすると、リセットノイズが重畳される。
【００５５】
これに対し、実施の形態１の固体撮像素子１０においては、露光期間において全画素に対し駆動信号ＲＳＴを供給する際にリセットノイズが生じ得る。そこで、固体撮像素子１０は、画素からの信号を読み出すための読み出し動作において、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２により、浮遊拡散領域７３の信号を２回サンプリングしている。すなわち、固体撮像素子１０は、これらサンプリングした信号の差分に基づくＡ／Ｄ変換を行うことで、リセットノイズを除去したデジタル信号を得る。固体撮像素子１０は、このＯＢ画素領域についてリセットノイズが除去されたデジタル信号を用いて、有効画素領域の各画素のデジタル信号から減算をすることで、ＦＰＮ、シェーディングなどのノイズを除去することができる。
【００５６】
＜実施の形態２＞
次に、実施の形態２の固体撮像素子および電子機器について説明する。実施の形態２では、固体撮像素子１０は、ＯＢ画素領域の画素からの信号の読み出しを複数回実施する。デジタル信号処理器２６は、ＯＢ画素領域の画素それぞれから信号の入力を複数回受け付けて、受け付けた複数回の信号レベルに基づいて、信号レベルを平均化すること等により、ＯＢ画素領域の各画素の信号レベルを低雑音化する。
【００５７】
図６は、実施の形態２の固体撮像素子および電子機器のタイミング発生回路３１に含まれるアドレス生成部３３の構成を示す図である。図６に示すように、アドレス生成部３３は、ＯＢカウンタ９７と、比較器９８と、アドレスカウンタ９９とを含む。アドレス生成部３３によって生成されたアドレスは、タイミング発生回路３１から垂直走査回路２４へ出力される。
【００５８】
アドレスカウンタ９９は、カウントアップするカウンタであり、垂直走査回路２４へ、画素アレイ２５の各列のアドレスを出力する。
【００５９】
ＯＢカウンタ９７は、順次、カウントアップするカウンタであり、カウント値を比較器９８へ出力する。
【００６０】
比較器９８は、ＯＢカウンタ９７からの出力値と、予め定められた制御値とを受け付けて、ＯＢカウンタ９７の出力が制御値よりも低い場合は、アドレスカウンタ９９のカウント値をリセットするための信号をアドレスカウンタ９９へ出力する。比較器９８は、ＯＢカウンタ９７の出力が制御値よりも高い場合は、アドレスカウンタ９９をリセットするための信号を停止する。これにより、アドレスカウンタ９９は、各列のアドレスを、順次、垂直走査回路２４へ供給する。
【００６１】
＜実施の形態２の動作＞
図７は、実施の形態２における露光制御および画素の読み出し制御を示す図である。図７に示すように、ＯＢ画素領域の各画素について、読み出し期間において駆動信号ＲＳＴにより浮遊拡散領域７３の電荷をリセットしている。そのためＯＢ画素領域の各画素から読み出される信号には、リセットノイズが含まれ得る。
【００６２】
実施の形態２において、ＯＢ画素領域の画素（図７の例では、１行目および２行目の画素）から信号を読み出す場合、固体撮像素子１０は、複数回にわたって各画素から読み出しを行う。図７の例では、ＯＢ画素領域の画素である１行目の画素と２行目の画素からの信号の読み出しが繰り返し行われる。
【００６３】
＜実施の形態２のまとめ＞
ＯＢ画素領域の各画素から複数回にわたって読み出された信号は、それぞれＡ／Ｄ変換器２２またはＡ／Ｄ変換器２８によってＡ／Ｄ変換される。Ａ／Ｄ変換により得られる各回のデジタルデータは、デジタル信号処理器２６またはデジタル信号処理器３０において平均化される。この平均化により、ＯＢ画素領域の各画素の信号レベルからリセットノイズ、ＳＦ型アンプ、Ｓ／Ｈ回路の雑音を低減する。固体撮像素子１０は、この平均化されたＯＢ画素領域の各画素のデジタルデータを用いて、有効画素領域の各画素の信号レベルのデジタルデータから列ごとに減算を行う。これにより、有効画素領域の各画素のデジタル信号から、ＦＰＮ、シェーディングなどのノイズを除去することができる。
【００６４】
＜実施の形態３＞
次に、実施の形態３の固体撮像素子および電子機器について説明する。実施の形態３では、ＯＢ画素領域の各画素は、有効画素領域の各画素とは異なり、バイアス電圧の入力を受け付けて、駆動信号ＳＥＬに応じて、バイアス電圧に応じた信号を垂直駆動線へ出力する。ここで、バイアス電圧を、有効画素領域の各画素のリセットレベル付近に設定する。
【００６５】
図８は、実施の形態３の各画素の構成を示す図である。図８では、有効画素領域に含まれる画素として、単位画素６２−１、単位画素６２−２を示し、ＯＢ画素領域に含まれる画素として、単位画素６２−（ｎ−１）、単位画素６２−ｎを示す。また、単位画素６２−１〜単位画素６２−ｎは、画素アレイ２５に含まれる各画素のうち、任意の１つの列を示す。
【００６６】
図９は、実施の形態３における露光制御および画素の読み出し制御を示す図である。
ＯＢ画素領域に含まれる各画素（例えば、単位画素６２−ｎ）は、増幅トランジスタ８１と、選択トランジスタ８２とを含む。垂直走査回路２４から供給される駆動信号ＳＥＬが、単位画素６２−ｎが含まれる行においてＨレベルの場合、単位画素６２−ｎの増幅トランジスタ８１と選択トランジスタ８２とソースフォロワ（ＳＦ型）のアンプが構成される。ＯＢ画素領域の各画素は、バイアス電圧Ｖｂを入力電圧とするＳＦ型のアンプから電圧を垂直駆動線へ出力する。
【００６７】
このように構成される単位画素６２−ｎによると、垂直走査回路２４は、ＯＢ画素領域の各画素に対し、駆動信号ＲＳＴを供給しない。また、クロック信号ＣＬＫ１によってＳ／Ｈ回路７７に保持される信号と、クロック信号ＣＬＫ２によってＳ／Ｈ回路７８に保持される信号とは、いずれも、バイアス電圧Ｖｂを入力とするＳＦ型のアンプの出力である。そのため、差動増幅回路７９によって得られるＳ／Ｈ回路７７とＳ／Ｈ回路７８との差分に基づいてＡ／Ｄ変換器２２またはＡ／Ｄ変換器２８でＡ／Ｄ変換された変換結果からは、変換結果にリセットノイズが含まれていない。ＯＢ画素領域の各画素からの信号をＡ／Ｄ変換した結果を用いて、デジタル信号処理器２６またはデジタル信号処理器３０が有効画素領域の各画素の信号レベルのデジタルデータから減算することにより、ＦＰＮ、シェーディングなどのノイズを除去して低雑音化することができる。
【００６８】
＜実施の形態３のまとめ＞
実施の形態３の固体撮像素子および電子機器によると、ＯＢ画素領域の各画素は、有効画素領域の各画素と比較して、フォトダイオード７１などの素子を含まない。そのため、ＯＢ画素領域の各画素に対し、駆動信号ＴＸ、駆動信号ＲＳＴなどを供給する必要がなく、これら画素アレイ２５の各画素を駆動するための垂直走査回路２４を小面積化することができる。
【００６９】
あるいは、ＯＢ画素領域の各画素と、有効画素領域の各画素とに対し、一様に制御信号を供給することもでき、この場合、垂直走査回路２４の構成を単純化することができる。ただし、この場合、駆動信号ＲＳＴおよび駆動信号ＴＸは、ＯＢ画素領域の各画素の駆動に用いられないため、フローティング出力であるとする。
【００７０】
＜実施の形態４＞
次に、実施の形態４の固体撮像素子および電子機器について説明する。
【００７１】
図１０は、実施の形態４の各画素の構成を示す図である。実施の形態４では、実施の形態１と比較すると、各画素において、グローバルリセットトランジスタ８３が含まれる。図１０では、画素アレイ２５に含まれる各画素のうち、任意の１つの列を示す。
【００７２】
単位画素６３−ｎに示すように、各画素に含まれるグローバルリセットトランジスタ８３は、グローバルリセット信号ＧＲによって駆動される。グローバルリセットトランジスタ８３のソースは、電源電圧Ｖｄｄに接続される。グローバルリセット信号ＧＲがＨレベルとなることで、全画素について、フォトダイオード８４が電源電圧Ｖｄｄに短絡され、フォトダイオード８４の電荷がリセットされる。
【００７３】
図１１は、実施の形態４における露光制御および画素の読み出し制御を示す図である。図１２は、垂直走査回路２４の構成を示す図である。図１２に示すように、垂直走査回路２４において、ＡＮＤ回路部９３は、グローバルリセット信号出力部９１を含む。グローバルリセット信号出力部９１は、デコード回路２０１からのアドレス信号のデコード結果を示す信号と、タイミング発生回路３１から供給されるグローバルリセット制御信号ＧＲ０とのＡＮＤをとることで、グローバルリセット信号ＧＲを生成する。
【００７４】
図１１に示すように、垂直走査回路２４は、露光期間の開始前に、全画素のグローバルリセット信号ＧＲをＨレベルに遷移させる。これにより、全画素について、フォトダイオード８４の電荷がリセットされる。垂直走査回路２４は、グローバルリセット信号ＧＲをＬレベルに遷移させて露光を開始する。
【００７５】
露光期間において、垂直走査回路２４は、各画素から信号を読み出す。
露光期間の終了前に、垂直走査回路２４は、全画素について駆動信号ＲＳＴをＨレベルにして供給し、全画素の浮遊拡散領域８７のノードの電荷をリセットする。垂直走査回路２４は、続けて駆動信号ＴＸを全画素についてＨレベルにして供給し、全画素のフォトダイオード８４に保持されている電荷が浮遊拡散領域８７へ転送され、浮遊拡散領域８７において保持される。浮遊拡散領域８７に保持される電荷は、次の露光のバックグラウンドにおいて、垂直走査回路２４によって読み出される。
【００７６】
＜実施の形態４のまとめ＞
実施の形態１と比較すると、実施の形態４の固体撮像素子および電子機器は、グローバルリセットトランジスタ８３が追加されることにより、露光のバックグラウンドにおいて、各画素の浮遊拡散領域８７に蓄積された電荷に応じた信号を読み出すことができ、処理を高速化することができる。
【００７７】
＜まとめ＞
各実施の形態について説明した固体撮像素子および電子機器によると、タイミング発生回路３１および垂直走査回路２４によって画素アレイ２５の各画素からの信号の読み出しを制御することにより、各画素の浮遊拡散領域に保持される電荷をリセットするリセット信号の印加によるノイズを低減させるための駆動信号の供給タイミングの制御をＯＢ画素領域の各画素について行うことができる。
【００７８】
固体撮像素子および電子機器は、デジタル信号処理器２６またはデジタル信号処理器３０において、ＯＢ画素領域の各画素から、リセット信号の印加によるノイズを低減させた信号レベルを取得し、取得した信号レベルを、有効画素領域の各画素の信号レベルから減算することで、リセットノイズ、ＦＰＮ、シェーディングなどのノイズを低減させた画像信号を出力する。
【００７９】
具体的には、各実施の形態において、以下のように各画素への駆動信号の供給を制御している。
【００８０】
（１）実施の形態１においては、有効画素領域の各画素には駆動信号ＲＳＴを印加するが、ＯＢ画素領域の各画素には駆動信号ＲＳＴを印加させない構成としている。
【００８１】
（２）実施の形態２においては、ＯＢ画素領域の各画素は、複数回、信号の読み出しを行ってデータを平均化する。
【００８２】
（３）実施の形態３においては、ＯＢ画素領域の各画素は、フォトダイオード、転送ゲート（転送用トランジスタ）、リセットトランジスタを含まない構成としている。
【００８３】
これら各実施の形態で説明した固体撮像素子は、グローバルシャッタ型のイメージセンサに適用することができる。また、各実施形態で説明した固体撮像素子は、光学ドライブに用いることもできる。
【００８４】
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８６】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８７】
１０  固体撮像素子、２１  水平走査回路、２２  Ａ／Ｄ変換器、２３  画素電流源＆Ｓ／Ｈ回路、２４  垂直走査回路、２５  画素アレイ、２６  デジタル信号処理器、２７  画素電流源＆Ｓ／Ｈ回路、２８  Ａ／Ｄ変換器、２９  水平走査回路、３０  デジタル信号処理器、３２  画素、３１  タイミング発生回路、３３  アドレス生成部、５１  垂直ＯＢ画素、５２  垂直ＯＢ画素、５３  水平ＯＢ画素、５４  水平ＯＢ画素、６１  単位画素、６２  単位画素、６３  単位画素、７１  フォトダイオード、７２  転送ゲート、７３  浮遊拡散領域、７４  リセットトランジスタ、７５  増幅トランジスタ、７６  選択トランジスタ、７７  Ｓ／Ｈ回路、７８  Ｓ／Ｈ回路、７９  差動増幅回路、８１  増幅トランジスタ、８２  選択トランジスタ、８３  グローバルリセットトランジスタ、８４  フォトダイオード、８５  転送ゲート、８６  リセットトランジスタ、８７  浮遊拡散領域、８８  増幅トランジスタ、８９  選択トランジスタ、９１  グローバルリセット信号出力部、９２  ＡＮＤ回路部、９３  ＡＮＤ回路部、９４  選択信号出力部、９５  転送信号出力部、９６  リセット信号出力部、９７  ＯＢカウンタ、９８  比較器、９９  アドレスカウンタ、１００  電子機器、２０１  デコード回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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