(57)【要約】【目的】装置規模の増大を抑えつつレベルシフト後の電圧を高くすることが可能なレベルシフト回路及び半導体装置を提供することを目的とする。【構成】第１電流端及びバックゲートに第２電位が印加されている第１及び第２トランジスタと、ゲートに第１電位が印加されており、第１電流端及びバックゲートに第１トランジスタの第２電流端及び第２トランジスタのゲートが接続されており、第２電流端に第１ラインが接続されている第３トランジスタと、ゲートに第１電位が印加されており、第１電流端及びバックゲートに第２トランジスタの第２電流端及び第１トランジスタのゲートが接続されており、第２電流端に第２ラインが接続されている第４トランジスタと、入力信号に応じてオン状態及びオフ状態のうちの一方の状態となり、オン状態のときに接地電位を第１ラインに印加する第５トランジスタと、入力信号に応じてオン状態及びオフ状態のうちの他方の状態となり、オン状態のときに接地電位を第２ラインに印加する第６トランジスタと、を有する。【選択図】図１
2015142210.tif 000002
【特許請求の範囲】
【請求項１】
第１電位に対応したレベルを有する入力信号を、前記第１電位よりも高い第２電位に対応したレベルを有する出力信号に変換しこれを第１ラインを介して出力するレベルシフト回路であって、
夫々の第１電流端及びバックゲートに前記第２電位が印加されている第１及び第２トランジスタと、
ゲートに前記第１電位が印加されており、第１電流端及びバックゲートに前記第１トランジスタの第２電流端及び前記第２トランジスタのゲートが接続されており、第２電流端に前記第１ラインが接続されている第３トランジスタと、
ゲートに前記第１電位が印加されており、第１電流端及びバックゲートに前記第２トランジスタの第２電流端及び前記第１トランジスタのゲートが接続されており、第２電流端に第２ラインが接続されている第４トランジスタと、
前記入力信号に応じてオン状態及びオフ状態のうちの一方の状態となり、オン状態のときに接地電位を前記第１ラインに印加する第５トランジスタと、
前記入力信号に応じてオン状態及びオフ状態のうちの他方の状態となり、オン状態のときに接地電位を前記第２ラインに印加する第６トランジスタと、を有することを特徴とするレベルシフト回路。
【請求項２】
前記入力信号に応じてオン状態及びオフ状態のうちの他方の状態となり、オン状態のときに前記第１ラインに電流を送出する第７トランジスタと、
前記入力信号に応じてオン状態及びオフ状態のうちの一方の状態となり、オン状態のときに前記第２ラインに電流を送出する第８トランジスタと、を含むことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第７トランジスタの第１電流端には前記第１ラインが接続されており、前記第７トランジスタの第２電流端には前記第２電位が印加されており、
前記第８トランジスタの第１電流端には前記第２ラインが接続されており、前記第８トランジスタの第２電流端には前記第２電位が印加されていることを特徴とする請求項２記載のレベルシフト回路。
【請求項４】
前記第３トランジスタがオフ状態のときにオン状態となって前記第１電位を前記第２トランジスタのゲートと、前記第３トランジスタの第１電流端及びバックゲートとに印加する第９トランジスタと、
前記第４トランジスタがオフ状態のときにオン状態となって前記第１電位を前記第１トランジスタのゲートと、前記第４トランジスタの第１電流端及びバックゲートとに印加する第１０トランジスタと、を含むことを特徴とする請求項１〜３のいずれか１に記載のレベルシフト回路。
【請求項５】
前記第９トランジスタのゲートは前記第２ラインに接続されており、
前記第１０トランジスタのゲートは前記第１ラインに接続されていることを特徴とする請求項４記載のレベルシフト回路。
【請求項６】
第１電流端及びゲートに前記第１電位が印加されており、第２電流端が前記第２トランジスタのゲートと、前記第３トランジスタの第１電流端及びバックゲートとに接続されている第９トランジスタと、
第１電流端及びゲートに前記第１電位が印加されており、第２電流端が前記第１トランジスタのゲートと、前記第４トランジスタの第１電流端及びバックゲートとに接続されている第１０トランジスタと、を含むことを特徴とする請求項１〜３のいずれか１に記載のレベルシフト回路。
【請求項７】
請求項１〜６のいずれか１に記載のレベルシフト回路と、
前記入力信号を受け付ける第１端子と、
前記第１電位を受ける第２端子と、
前記第２電位を受ける第３端子とを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に形成されるレベルシフト回路及び半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としての例えばＮＡＮＤ型フラッシュメモリのワード線には、プログラム特性やリード特性の最適化のため、各種の電圧が印加される。例えば、１つのメモリセルに８値や１６値の多値データを記憶するフラッシュメモリでは、例えば８ボルトのデータ読出用電圧がワード線に印加される。一方、かかるデータ読出用電圧をワード線に印加するか否かを制御する制御信号の電圧は、データ読出用電圧よりも低い例えば１．８乃至２ボルトである。
【０００３】
そこで、このような低電圧の制御信号によって、これよりも高い電圧のデータ読出用電圧の印加制御を行うべく、クロスカップリング型のレベルシフト回路を搭載したＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照）。このレベルシフト回路には、低電圧の入力信号（Ｖｉｎ）に応じてオン状態となって接地電位（ＶＳＳ）を送出するｎチャネルＭＯＳ（Metal Oxide Semiconductor)トランジスタと、接地電位がゲートに供給された場合にオン状態となって高電圧のデータ読出電圧（ＶＢＳＴ）を送出するｐチャネルＭＯＳトランジスタとが含まれている。この際、ｐチャネルＭＯＳトランジスタのソース及びバックゲートにはデータ読出電圧（ＶＢＳＴ）が印加されるので、そのゲート絶縁膜には電圧（ＶＢＳＴ−ＶＳＳ）が掛かることになる。従って、ｐチャネルＭＯＳトランジスタの耐圧よりも、データ読出電圧、つまりレベル変換後の電圧を低くしなければならなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２３６７２０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、データ読出電圧を高くするほど、多値の各値を判定する為の閾値同士の間隔が広がるのでデータ読出精度を高くすることができる。しかしながら、特許文献１記載のレベルシフト回路では、上記したようにｐチャネルＭＯＳトランジスタの耐圧よりもデータ読出電圧を低くする必要があるので、データ読出電圧をむやみに高くすることができなかった。この際、高い耐圧のｐチャネルＭＯＳトランジスタを用いればデータ読出電圧を高くすることができるが、その分だけトランジスタ自体のサイズも大きくなり、装置全体が大規模化してしまうという問題が生じる。
【０００６】
本発明は、かかる問題を解決すべく為されたものであり、装置規模の増大を抑えつつレベルシフト後の電圧を高くすることが可能なレベルシフト回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るレベルシフト回路は、第１電位に対応したレベルを有する入力信号を、前記第１電位よりも高い第２電位に対応したレベルを有する出力信号に変換しこれを第１ラインを介して出力するレベルシフト回路であって、夫々の第１電流端及びバックゲートに前記第２電位が印加されている第１及び第２トランジスタと、ゲートに前記第１電位が印加されており、第１電流端及びバックゲートに前記第１トランジスタの第２電流端及び前記第２トランジスタのゲートが接続されており、第２電流端に前記第１ラインが接続されている第３トランジスタと、ゲートに前記第１電位が印加されており、第１電流端及びバックゲートに前記第２トランジスタの第２電流端及び前記第１トランジスタのゲートが接続されており、第２電流端に第２ラインが接続されている第４トランジスタと、前記入力信号に応じてオン状態及びオフ状態のうちの一方の状態となり、オン状態のときに接地電位を前記第１ラインに印加する第５トランジスタと、前記入力信号に応じてオン状態及びオフ状態のうちの他方の状態となり、オン状態のときに接地電位を前記第２ラインに印加する第６トランジスタと、を有する。
【０００８】
また、本発明に係る半導体装置は、第１電位に対応したレベルを有する入力信号を、前記第１電位よりも高い第２電位に対応したレベルを有する出力信号に変換しこれを第１ラインを介して出力するレベルシフト回路であって、夫々の第１電流端及びバックゲートに前記第２電位が印加されている第１及び第２トランジスタと、ゲートに前記第１電位が印加されており、第１電流端及びバックゲートに前記第１トランジスタの第２電流端及び前記第２トランジスタのゲートが接続されており、第２電流端に前記第１ラインが接続されている第３トランジスタと、ゲートに前記第１電位が印加されており、第１電流端及びバックゲートに前記第２トランジスタの第２電流端及び前記第１トランジスタのゲートが接続されており、第２電流端に第２ラインが接続されている第４トランジスタと、前記入力信号に応じてオン状態及びオフ状態のうちの一方の状態となり、オン状態のときに接地電位を前記第１ラインに印加する第５トランジスタと、前記入力信号に応じてオン状態及びオフ状態のうちの他方の状態となり、オン状態のときに接地電位を前記第２ラインに印加する第６トランジスタと、を有するレベルシフト回路と、前記入力信号を受け付ける第１端子と、前記第１電位を受ける第２端子と、前記第２電位を受ける第３端子とを含む。
【発明の効果】
【０００９】
本発明によれば、第１電位に対応したレベルを有する入力信号を第１電位よりも高い第２電位を有する出力信号にレベルシフトするにあたり、トランジスタのゲート絶縁膜に掛かる電圧を第２電位よりも低くすることができる。よって、トランジスタの耐圧よりも高い第２電位の出力信号を出力することができるので、装置規模を増大することなくレベルシフト後の第２電位の電圧を高くすることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係るレベルシフト回路１００の構成を示す回路図である。
【図２】レベルシフト回路１００の内部動作を示すタイムチャートである。
【図３】トランジスタ１〜４に印加される電圧の一例を示す図である。
【図４】レベルシフト回路１００の他の一例を示す回路図である。
【図５】レベルシフト回路１００の他の一例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１２】
図１は、半導体装置に形成されるレベルシフト回路１００の一例を示す回路図である。尚、レベルシフト回路１００は、例えば１．８〜２．０ボルトの電源電位ＶＤＤに基づいて生成された０〜ＶＤＤのレベルを有する入力信号Ｖｉｎを、電源電位ＶＤＤよりも高い、例えば１０ボルトの電源電位ＶＢＳＴに基づき０〜ＶＢＳＴのレベルを有する出力信号Ｖｏｕｔに変換するものである。
【００１３】
図１に示すように、レベルシフト回路１００は、ｐチャネルＭＯＳ型のトランジスタ１〜４、ｎチャネルＭＯＳ型のトランジスタ５〜１０、インバータ２１及び２２を含む。トランジスタ１のソース及びバックゲートには電源電位ＶＢＳＴが印加されており、そのドレインには、ラインＬ１を介してトランジスタ３のソース及びバックゲートと、トランジスタ２のゲートと、トランジスタ９のドレインとが接続されている。更に、トランジスタ１のゲートには、ラインＮ１を介してトランジスタ２のドレインと、トランジスタ４のソース及びバックゲートと、トランジスタ１０のドレインとが接続されている。トランジスタ３のゲートには電源電位ＶＤＤが印加されており、そのドレインには、ラインＬ０を介して、トランジスタ５のドレインと、トランジスタ７のドレインと、トランジスタ１０のゲートとが接続されている。尚、かかるラインＬ０を介して、上記した出力信号Ｖｏｕｔが出力される。トランジスタ２のソース及びバックゲートには電源電位ＶＢＳＴが印加されている。トランジスタ４のゲートには電源電位ＶＤＤが印加されており、そのドレインには、ラインＮ０を介してトランジスタ９のゲートと、トランジスタ６のドレインと、トランジスタ８のドレインとが接続されている。トランジスタ９のソース及びバックゲートには電源電位ＶＤＤが印加されている。トランジスタ５のソース及びバックゲートには接地電位ＶＳＳが印加されている。トランジスタ７のソースには電源電位ＶＢＳＴが印加されており、そのバックゲートには接地電位ＶＳＳが印加されている。トランジスタ１０のソース及びバックゲートには電源電位ＶＤＤが印加されている。トランジスタ６のソース及びバックゲートには接地電位ＶＳＳが印加されている。トランジスタ８のソースには電源電位ＶＢＳＴが印加されており、そのバックゲートには接地電位ＶＳＳが印加されている。
【００１４】
インバータ２１は、電源電位ＶＤＤに基づき入力信号Ｖｉｎの論理レベルを反転した反転入力信号ＶＢｉｎを生成する。つまり、インバータ２１は、入力信号Ｖｉｎのレベルが論理レベル０に対応した接地電位ＶＳＳである場合には、これを論理レベル１に対応した電源電位ＶＤＤを有する反転入力信号ＶＢｉｎに変換する。一方、入力信号Ｖｉｎのレベルが論理レベル１に対応した電源電位ＶＤＤである場合には、インバータ２１は、これを論理レベル０に対応した接地電位ＶＳＳを有する反転入力信号ＶＢｉｎに変換する。インバータ２１は、かかる反転入力信号ＶＢｉｎをトランジスタ５及び８各々のゲート、及びインバータ２２に供給する。
【００１５】
インバータ２２は、電源電位ＶＤＤに基づき反転入力信号ＶＢｉｎの論理レベルを反転した入力信号ＶＣｉｎを生成する。つまり、インバータ２２は、反転入力信号ＶＢｉｎのレベルが論理レベル０に対応した接地電位ＶＳＳである場合には、これを論理レベル１に対応した電源電位ＶＤＤを有する入力信号ＶＣｉｎに変換する。一方、反転入力信号ＶＢｉｎのレベルが論理レベル１に対応した電源電位ＶＤＤである場合には、インバータ２２は、これを論理レベル０に対応した接地電位ＶＳＳを有する入力信号ＶＣｉｎに変換する。インバータ２２は、かかる入力信号ＶＣｉｎをトランジスタ６及び７各々のゲートに供給する。なお、かかるレベルシフト回路が形成されている半導体装置には、図１に示すように、他の機能モジュール若しくは半導体装置の外部から供給される入力信号Ｖｉｎ、電源電位ＶＤＤ、ＶＢＳＴを夫々受け付ける第１端子Ｐ１、第２端子Ｐ２、第３端子Ｐ３が形成されている。
【００１６】
以下に、図１に示されるレベルシフト回路の内部動作について、図２の動作タイムチャートを参照しつつ説明する。
【００１７】
先ず、入力信号Ｖｉｎのレベルが論理レベル０に対応した接地電位ＶＳＳである場合、インバータ２１は、論理レベル１に対応した電源電位ＶＤＤを有する反転入力信号ＶＢｉｎをトランジスタ５及び８各々のゲート及びインバータ２２に供給する。インバータ２２は、論理レベル０に対応した接地電位ＶＳＳを有する入力信号ＶＣｉｎをトランジスタ６及び７各々のゲートに供給する。これにより、トランジスタ５及び８がオン状態となる一方、トランジスタ６及び７はオフ状態となる。トランジスタ５がオン状態となるため、出力信号Ｖｏｕｔのレベルは、論理レベル０に対応した接地電位ＶＳＳとなる。また、トランジスタ８がオン状態となるため、トランジスタ８はラインＮ０に電流を送出し、このラインＮ０上の電圧レベルを上昇させる。これにより、トランジスタ９のゲートには閾値を越える電圧が印加され、トランジスタ９はオン状態となる。この際、トランジスタ９は、ラインＬ１を介してトランジスタ３のソース及びバックゲートと、トランジスタ２のゲートとに電源電位ＶＤＤを印加する。よって、トランジスタ２がオン状態となり、このトランジスタ２は、ラインＮ１を介してトランジスタ１のゲートに電源電位ＶＢＳＴを印加する。これにより、トランジスタ１及び３は共にオフ状態となる。更に、出力信号Ｖｏｕｔのレベルが接地電位ＶＳＳであるため、トランジスタ１０はオフ状態となる。なお、トランジスタ２がオン状態であるので、トランジスタ４のソース及びバックゲートに電源電位ＶＢＳＴが印加され、トランジスタ４はオン状態となる。これにより、トランジスタ２及び４を介して電源電位ＶＢＳＴがトランジスタ９のゲートに安定供給される。
【００１８】
次に、入力信号Ｖｉｎのレベルが論理レベル１に対応した電源電位ＶＤＤである場合、インバータ２１は、論理レベル０に対応した接地電位ＶＳＳを有する反転入力信号ＶＢｉｎをトランジスタ５及び８各々のゲート、及びインバータ２２に供給する。インバータ２２は、論理レベル１に対応した電源電位ＶＤＤを有する入力信号ＶＣｉｎをトランジスタ６及び７の各々のゲートに供給する。これにより、トランジスタ５及び８がオフ状態となる一方、トランジスタ６及び７はオン状態となる。トランジスタ７がオン状態となるため、トランジスタ７はラインＬ０に電流を送出し、このラインＬ０上の電圧レベルを上昇させる。これにより、トランジスタ１０のゲートには閾値を越える電圧が印加され、トランジスタ１０はオン状態となる。この際、トランジスタ１０は、ラインＮ１を介してトランジスタ４のソース及びバックゲートと、トランジスタ１のゲートとに電源電位ＶＤＤを印加する。よって、トランジスタ１がオン状態となり、このトランジスタ１は、ラインＬ１を介してトランジスタ２のゲートに電源電位ＶＢＳＴを印加する。これにより、トランジスタ２及び４は共にオフ状態となる。また、トランジスタ６がオン状態であるため、ラインＮ０を介してトランジスタ９のゲートに接地電位ＶＳＳが印加され、トランジスタ９はオフ状態となる。なお、トランジスタ１がオン状態であるので、トランジスタ３のソース及びバックゲートには電源電位ＶＢＳＴが印加され、トランジスタ３はオン状態となる。これにより、トランジスタ１及び３を介して電源電位ＶＢＳＴがトランジスタ１０のゲートに安定供給されると共に、論理レベル１に対応した電源電位ＶＢＳＴを有する出力信号ＶｏｕｔがラインＬ０を介して出力される。
【００１９】
ここで、上記したレベルシフト回路１００には、電源電位ＶＤＤよりも高い電源電位ＶＢＳＴを出力するＭＯＳトランジスタとしてトランジスタ１〜４が設けられており、これらトランジスタ１〜４各々のゲート絶縁膜には、図２に示す動作中において、図３（ａ）〜図３（ｄ）に示す電圧が掛かる。尚、図３（ａ）は、トランジスタ１及び２のオフ状態時に、夫々のゲート、ソース、ドレイン及びバックゲートに印加される電圧を示し、図３（ｂ）は、オン状態時に印加される電圧を示す図である。図３（ｃ）は、トランジスタ３及び４のオフ状態時に夫々のゲート、ソース、ドレイン及びバックゲートに印加される電圧を示し、図３（ｄ）は、オン状態時に印加される電圧を示す図である。
【００２０】
図３（ａ）に示すように、オフ状態においてトランジスタ１及び２のゲート、ソース及びバックゲートに印加される電圧はそれぞれ電源電位ＶＢＳＴであり、ドレインに印加される電圧は電源電位ＶＤＤである。このため、オフ状態におけるトランジスタ１及び２のドレイン−ソース間、ドレイン−バックゲート間及びゲート−ドレイン間の電圧は（ＶＢＳＴ−ＶＤＤ）であり、ソース−バックゲート間、ゲート−ソース間及びゲート−バックゲート間の電圧は（ＶＢＳＴ−ＶＢＳＴ）である。一方、図３（ｂ）に示すように、オン状態においてトランジスタ１及び２のゲートに印加される電圧は電源電位ＶＤＤであり、ソース、ドレイン及びバックゲートに印加される電圧は電源電位ＶＢＳＴである。このため、オン状態におけるトランジスタ１及び２のゲート−ドレイン間、ゲート−ソース間及びゲート−バックゲート間の電圧は（ＶＢＳＴ−ＶＤＤ）であり、ドレイン−ソース間、ドレイン−バックゲート間及びソース−バックゲート間の電圧は(ＶＢＳＴ−ＶＢＳＴ)である。
【００２１】
また、図３（ｃ）に示すように、オフ状態においてトランジスタ３及び４のゲート、ソース及びバックゲートに印加される電圧はそれぞれ電源電位ＶＤＤであり、ドレインに印加される電圧は接地電位ＶＳＳである。このため、オフ状態におけるトランジスタ３及び４のドレイン−ソース間、ドレイン−バックゲート間及びゲート−ドレイン間の電圧は（ＶＤＤ−ＶＳＳ）であり、ソース−バックゲート間、ゲート−ソース間及びゲート−バックゲート間の電圧は（ＶＤＤ−ＶＤＤ）である。一方、図３（ｄ）に示すように、オン状態においてトランジスタ３及び４のゲートに印加される電圧は電源電位ＶＤＤであり、ソース、ドレイン及びバックゲートに印加される電圧はそれぞれ電源電位ＶＢＳＴである。このため、トランジスタ３及び４のゲート−ドレイン間、ゲート−ソース間及びゲート−バックゲート間の電圧は（ＶＢＳＴ−ＶＤＤ）であり、ドレイン−ソース間、ドレイン−バックゲート間及びソース−バックゲート間の電圧は（ＶＢＳＴ−ＶＢＳＴ）である。
【００２２】
以上のように図２に示す動作を通して、ｐチャネルＭＯＳトランジスタであるトランジスタ１〜４のゲート絶縁膜には（ＶＢＳＴ−ＶＤＤ）を超える電圧は印加されない。つまり、トランジスタ１〜４各々のゲート絶縁膜に掛かる電圧は電源電位ＶＢＳＴよりも低くなるので、トランジスタ１〜４の耐圧よりも高い電圧を有する出力信号Ｖｏｕｔを出力することが可能となる。よって、トランジスタ１〜４としてサイズが大なる高耐圧のトランジスタを用いることなく、つまり装置規模を増大することなく、レベルシフト後の電圧（ＶＢＳＴ）を高くすることが可能となる。
【００２３】
例えば図１に示すレベルシフト回路１００をフラッシュメモリにおけるデータ読出電圧生成用のレベルシフト回路として採用した場合、データ読出電圧（ＶＢＳＴに相当）として取り得る最大値は、トランジスタ１〜４のゲート絶縁膜に印加可能な最大電圧、いわゆる耐圧による制限を受けなくなる。ここで、電源電位ＶＤＤに基づく入力信号Ｖｉｎのレベルが例えば２ボルト、トランジスタの耐圧が例えば８ボルトである際に、データ読出電圧がトランジスタの耐圧で制限される場合、つまりデータ読出電圧として取り得る最大値が耐圧と等しくなる場合には、データ読出電圧として扱える最大値は８ボルトとなる。一方、図１に示すレベルシフト回路１００では、トランジスタのゲート絶縁膜に印加可能な最大電圧は（ＶＢＳＴ−ＶＤＤ）となるので、データ読出電圧として最大（８＋２）ボルト、つまり１０ボルトのデータ読出電圧を扱うことが可能となる。よって、図１に示すレベルシフト回路１００によれば、トランジスタの耐圧によってデータ読出電圧として取り得る最大値が制限されてしまう従来のレベルシフト回路に比して、高い電圧のデータ読出電圧を扱うことが可能となる。
【００２４】
また、図１に示す構成では、ｐチャネルＭＯＳトランジスタであるトランジスタ３及び４のゲートには接地電位ＶＳＳよりも高い電源電位ＶＤＤが固定印加されている。これにより、トランジスタ３及び４は、入力信号Ｖｉｎの論理レベルの切り替えに応じて直ちにオフ状態からオン状態に切り替わるようになる。よって、出力信号Ｖｏｕｔのレベルが迅速に低（又は高）レベルの状態から高（又は低）レベルの状態に推移するようになるので、入力信号のレベル推移に応じた出力応答を高速化することが可能となる。
【００２５】
更に、図１に示す構成では、ｎチャネルＭＯＳ型のトランジスタ７及び８を設けることにより、出力応答を更に高速化するようにしている。すなわち、トランジスタ７（８）は、そのソースに印加されている電源電位ＶＢＳＴをドレインから出力することは出来ないものの、入力信号Ｖｉｎに応じてそのゲートに印加された電源電位ＶＤＤが閾値電位よりも大であることからオン状態となり、ラインＬ０（Ｎ０）に電流を送出する。これにより、ラインＬ０（Ｎ０）上の電圧レベルが上昇するので、トランジスタ１及び３（２及び４）がオン状態となった際に、ラインＬ０（Ｎ０）上のレベルを直ちに電源電位ＶＢＳＴに到らせることが可能となる。
【００２６】
尚、図１に示す実施例では、トランジスタ３及び４のオフ状態時にラインＬ１及びＮ１の電位を電源電位ＶＤＤに設定する為に、ラインＮ０及びＬ０上の電圧に基づいてオンオフ制御されるトランジスタ９及び１０を設けているが、これらラインＬ１及びＮ１に対して常時、電源電位ＶＤＤを印加するようにしてもよい。
【００２７】
図４は、かかる点に鑑みてなされたレベルシフト回路１００の変形例を示す回路図である。なお、図４に示す構成では、図１に示すトランジスタ９及び１０に代えてトランジスタ１１及び１２を採用したものであり、それ以外の構成は図１に示すものと同様である。
【００２８】
トランジスタ１１及び１２は、各々のゲート、ソース及びバックゲートが共通に接続されており、夫々に電源電位ＶＤＤが印加されている。トランジスタ１１のドレインは、ラインＬ１を介してトランジスタ１のドレインと、トランジスタ３のソース及びバックゲートと、トランジスタ２のゲートとに接続されている。トランジスタ１２のドレインは、ラインＮ１を介してトランジスタ２のドレインと、トランジスタ４のソース及びバックゲートと、トランジスタ１のゲートとに接続されている。すなわち、図４に示す構成では、ダイオード接続されたトランジスタ（１１、１２）を介して電源電位ＶＤＤをライン（Ｌ１、Ｎ１）に供給するようにしたのである。このため、トランジスタ１〜４のオフ状態時には、トランジスタ３及び４各々のソース及びバックゲート、並びにトランジスタ１及び２各々のドレインに、電源電位ＶＤＤ−Ｖｔｈｎ（Ｖｔｈｎ：ＮＭＯＳの閾値電圧）以上の電位が印加されることになる。一方、トランジスタ１及び２のオン状態時には、夫々のゲートに電源電位ＶＤＤ−Ｖｔｈｎ以上の電位が印加されることになる。
【００２９】
したがって、図４に示す構成においても図１に示す構成と同様に、トランジスタ３及び４のゲート絶縁膜には（ＶＢＳＴ−（ＶＤＤ−Ｖｔｈｎ））を超える電圧は印加されないので、トランジスタ１〜４の耐圧よりも高い電圧を有する出力信号Ｖｏｕｔを出力することが可能となる。よって、トランジスタ１〜４としてサイズが大なる高耐圧のトランジスタを用いることなく、つまり装置規模を増大することなく、レベルシフト後の電圧（ＶＢＳＴ）を高くすることが可能となる。
【００３０】
また、図１又は図４に示す構成では、ラインＬ１及びＮ１の電位を電源電位ＶＤＤ又は電源電位ＶＤＤ−Ｖｔｈｎ以上に設定するため、トランジスタ９及び１０、或いはトランジスタ１１及び１２を設けているが、これらトランジスタ９及び１０、或いはトランジスタ１１及び１２を省いても良い。
【００３１】
図５は、かかる点に鑑みてなされたレベルシフト回路の変形例の他の一例を示す回路図である。なお、図５に示す構成では、図１に示すトランジスタ９及び１０、或いは図４に示すトランジスタ１１及び１２を省いた点を除く他の構成については、図１及び図４に示す構成と同様である。
【００３２】
図５に示す構成においても図１に示す構成と同様に、トランジスタ３及び４のゲート絶縁膜には（ＶＢＳＴ−ＶＤＤ）を超える電圧は印加されないので、トランジスタ１〜４の耐圧よりも高い電圧を有する出力信号Ｖｏｕｔを出力することが可能となる。よって、トランジスタ１〜４としてサイズが大なる高耐圧のトランジスタを用いることなく、つまり装置規模を増大することなく、レベルシフト後の電圧（ＶＢＳＴ）を高くすることが可能となる。
【００３３】
尚、上記実施例では、電圧制御端としてのゲート、並びに第１及び第２電流端としてのソース及びドレインを有するＭＯＳトランジスタとして、トランジスタ１〜４をｐチャネル型、トランジスタ５〜１２をｎチャネル型としている。しかしながら、各トランジスタをｐチャネル型にするのか、或いはｎチャネル型にするのかは、上記した実施例に限定されない。
【００３４】
要するに、本発明に係るレベルシフト回路は、第１電位（ＶＤＤ）に対応したレベルを有する入力信号（Ｖｉｎ）を、第１電位よりも高い第２電位（ＶＢＳＴ）に対応したレベルを有する出力信号（Ｖｏｕｔ）に変換しこれを第１ライン（Ｌ０）を介して出力するにあたり、以下の第１〜第６トランジスタにより、装置規模を増大することなくレベルシフト後の第２電位を高くできるようにしたものである。すなわち、第１トランジスタ（１）及び第２トランジスタ（２）のそれぞれの第１電流端（ソース又はドレイン）及びバックゲートには第２電位が印加されている。第３トランジスタ（３）のゲートには第１電位が印加されており、その第１電流端及びバックゲートには第１トランジスタの第２電流端（ドレイン又はソース）と第２トランジスタのゲートとが接続されている。更に、第３トランジスタの第２電流端には第１ラインが接続されている。第４トランジスタ（４）のゲートには第１電位が印加されており、その第１電流端及びバックゲートには、第２トランジスタの第２電流端と第１トランジスタのゲートとが接続されている。更に、第４トランジスタの第２電流端には、第２ライン（Ｎ０）が接続されている。第５トランジスタ（５）は、入力信号に応じてオン状態及びオフ状態のうちの一方の状態となり、オン状態のときに接地電位を第１ラインに印加する。第６トランジスタ（６）は、入力信号に応じてオン状態及びオフ状態のうちの他方の状態となり、オン状態のときに接地電位を第２ラインに印加する。
【００３５】
また、本発明に係るレベルシフト回路では、以下の第７トランジスタ（７）及び第８トランジスタ（８）を設けることにより、入力信号のレベル推移に応じた出力応答を高速化するようにしている。すなわち、第７トランジスタ（７）は、入力信号（Ｖｉｎ）に応じてオン状態及びオフ状態のうちの他方の状態となり、オン状態のときに第１ライン（Ｌ０）に電流を送出することにより、この第１ライン上の電圧を上昇させる。また、第８トランジスタ（８）は、入力信号に応じてオン状態及びオフ状態のうちの一方の状態となり、オン状態のときに第２ライン（Ｎ０）に電流を送出することにより、この第２ライン上の電圧を上昇させる。
【００３６】
さらに、本発明に係るレベルシフト回路では、第９トランジスタ（９）及び第１０トランジスタ（１０）を設けることにより、第３トランジスタ（３）又は第４トランジスタ（４）のオフ状態時に、これら第３又は第４トランジスタの第１電流端及びバックゲートを、第１電位（ＶＤＤ）に設定するようにしている。
【符号の説明】
【００３７】
１〜１２      トランジスタ
２１、２２      インバータ
１００          レベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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