(57)【要約】      （修正有）【課題】センサからのアナログ入力の値を決定する。【解決手段】装置は、アナログ入力と外的特性とに基づく第１周波数を有した第１信号を発生させるように構成された第１発振器回路と、一定電圧と外的特性とに基づく第２周波数を有した第２信号を発生させるように構成された第２発振器回路と、を有する。装置はまた、第１信号と第２信号とに基づくデジタル複合信号を発生させるように構成された１又は複数のディスクリート論理ゲートであって、第１信号の第１周波数に基づくある時間期間にわたるデジタル複合信号における遷移の数は前記アナログ入力を示す、１又は複数のディスクリート論理ゲートを有する。【選択図】図２
2015211472.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力と外的特性とに基づく第１周波数を有した第１信号を発生させるように構成された第１発振器回路と、
一定電圧と前記外的特性とに基づく第２周波数を有した第２信号を発生させるように構成された第２発振器回路と、
前記第１信号と前記第２信号とに基づくデジタル複合信号を発生させるように構成された１又は複数のディスクリート論理ゲートであって、ある時間期間にわたる前記デジタル複合信号における遷移の数は前記アナログ入力を示し、前記時間期間は前記第１信号の前記第１周波数又は前記第２信号の前記第２周波数のうちの一方に基づく、１又は複数のディスクリート論理ゲートと、
を備える装置。
【請求項２】
前記第１発振器回路に接続され、前記第１周波数を有した前記第１信号を第１値で分周して第３周波数を有した第３信号を発生させるように構成された第１分周器と、
前記第２発振器回路に接続され、前記第２周波数を有した前記第２信号を第２値で分周して第４周波数を有した第４信号を発生させるように構成された第２分周器と、
を更に備え、
前記１又は複数のディスクリート論理ゲートは前記第３信号と前記第４信号とに基づいて前記デジタル複合信号を発生させるように構成され、
前記第３信号又は前記第４信号の一方の半分の期間にわたる前記デジタル複合信号における遷移の数は前記アナログ入力を示す、
請求項１に記載の装置。
【請求項３】
第１発振器回路によって、アナログ入力と外的特性とに基づく第１周波数を有した第１信号を発生させるステップと、
第２発振器回路によって、一定電圧と前記外的特性とに基づく第２周波数を有した第２信号を発生させるステップと、
１又は複数のディスクリート論理ゲートによって、前記第１信号と前記第２信号とに基づくデジタル複合信号を発生させるステップであって、ある時間期間にわたる前記デジタル複合信号における遷移の数は前記アナログ入力を示し、前記時間期間は前記第１信号の前記第１周波数又は前記第２信号の前記第２周波数のうちの一方に基づく、ステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  この開示は、アナログ入力の値を決定することに関し、より具体的には、センサからのアナログ入力の値を決定することに関する。
【背景技術】
【０００２】
[0002]  様々な応用において、装置や製品が曝されている放射線など、様々な種類の自然現象若しくは人工的な現象のあらゆるものを検知し、又は測定することは重要なことである。これは例えば、電子、医療、食品安全、及び宇宙応用において当てはまるであろう。１つの応用は、医療機器が完全に殺菌されたことを確実なものとする放射線の適正な照射量を、医療機器又は食品が受けたことを保証することであろう。別の応用は、更なる劣化をもたらす全ての病原体が食品から死滅したことを保証することであろう。
【発明の概要】
【０００３】
[0003]  概して、本開示は、最小限の電力と最小限の外形でアナログ入力をデジタル入力に変換する手法及び装置を対象とする。例えば、センサは、検知した入力をアナログ入力（例えば電圧入力）に変換することができる。当該センサは、前記アナログ入力を第１発振器へ加えることができ、第１発振器は、第１発振器により発生される信号の周波数を設定する。この例において、第１発振器と実質的に同じような第２発振器が、一定の周波数で発振する信号を発生させることができ、当該第２発振器は、第１発振器に対する基準発振器として働く。
【０００４】
[0004]  この例において、第１及び第２発振器はそれぞれ、第１発振器からの第１信号がアナログ入力と外的状況とに基づき、第２発振器からの第２信号が一定電圧と外的状況とに基づくようなデジタル信号を生成するだろう。第１デジタル信号がアナログ入力と外的状況とに基づき、第２デジタル信号が一定電圧と外的状況とに基づくため、第１及び第２信号の周波数は異なるかもしれない。第１及び第２発振器の両方が実質的に同様であり、また同じ外的状況（例えば、熱、経時変化等）を経験するだろうから、第２発振器を第１発振器に対する基準として用いて、外的状況によって引き起こされるアナログ入力の値を決定する際の潜在的な誤差をほとんど除去することが可能であろう。例えば、コンバータは、２つの異なる周波数を持った２つのデジタル信号を、アナログ入力を示すある数の遷移を有するデジタル複合信号に結合することができる。オプションとして、分周器が、第１及び第２デジタル信号の周波数の差を大きくするために用いられることができ、アナログ入力を示す遷移の数に対してより高い分解能を与える。
【０００５】
[0005]  一例では、本開示は、アナログ入力と外的特性とに基づく第１周波数を有した第１信号を発生させるように構成された第１発振器回路と、一定電圧と前記外的特性とに基づく第２周波数を有した第２信号を発生させるように構成された第２発振器回路と、前記第１信号と前記第２信号とに基づくデジタル複合信号を発生させるように構成された１又は複数のディスクリート論理ゲートであって、ある時間期間にわたる前記デジタル複合信号における遷移の数は前記アナログ入力を示し、前記時間期間は前記第１信号の前記第１周波数又は前記第２信号の前記第２周波数のうちの一方に基づく、１又は複数のディスクリート論理ゲートと、を備える装置を対象とする。
【０００６】
[0006]  別の例では、本開示は、第１発振器回路によって、アナログ入力と外的特性とに基づく第１周波数を有した第１信号を発生させるステップと、第２発振器回路によって、一定電圧と前記外的特性とに基づく第２周波数を有した第２信号を発生させるステップと、１又は複数のディスクリート論理ゲートによって、前記第１信号と前記第２信号とに基づくデジタル複合信号を発生させるステップであって、ある時間期間にわたる前記デジタル複合信号における遷移の数は前記アナログ入力を示し、前記時間期間は前記第１信号の前記第１周波数又は前記第２信号の前記第２周波数のうちの一方に基づく、ステップと、を含む方法を対象とする。
【０００７】
[0007]  別の例では、本開示は、アナログ入力と外的特性とに基づく第１周波数を有した第１信号を発生させるように構成された第１発振器回路と、一定電圧と前記外的特性とに基づく第２周波数を有した第２信号を発生させるように構成された第２発振器回路と、前記第１信号と前記第２信号とに基づくデジタル複合信号を発生させるように構成された１又は複数のディスクリート論理ゲートであって、ある時間期間にわたる前記デジタル複合信号における遷移の数は前記アナログ入力を示し、前記時間期間は前記第１信号の前記第１周波数又は前記第２信号の前記第２周波数のうちの一方に基づく、１又は複数のディスクリート論理ゲートと、前記デジタル複合信号における遷移の数に基づいて前記アナログ入力を決定するように構成されたプロセッサと、を備えるシステムを対象とする。
【０００８】
[0008]  本開示の１又は複数の例の詳細は、添付図面及び以下の説明に記載される。本開示の他の特徴、目的、及び利点は、当該説明及び図面、並びにクレームから明らかとなるだろう。
【図面の簡単な説明】
【０００９】
【図１】[0009]  図１は、この開示で説明される１又は複数の例示的手法を実現するアナログ信号コンバータの一例を示すブロック図である。
【図２】[0010]  図２は、この開示で説明される１又は複数の例示的手法を実現するアナログ信号コンバータの一例を示す回路図である。
【図３】[0011]  図３は、デジタル複合信号の一例を示す概念図である。
【図４】[0012]  図４は、経時的なアナログ入力に基づく分周されたデジタル出力信号の周波数の一例を示す概念図である。
【図５】[0013]  図５は、動作の一例を示すフローチャートである。
【発明を実施するための形態】
【００１０】
[0014]  本開示において説明される例のいくつかは、放射線センサなどのセンサのアナログ出力を高分解能なデジタル信号に変換するための装置、方法、及びシステムを対象とすることができ、ここで、デジタル信号の遷移の数は、センサのアナログ出力を示す。様々な例において、本明細書で説明されるアナログ信号コンバータは、全体として、任意の相補型金属酸化物半導体（ＣＭＯＳ）集積回路に組み込まれ得るＣＭＯＳ回路によって実現されることができる。いくつかの例では、本明細書で説明されるアナログ信号コンバータは、集積回路の放射線被曝などの１又は複数のアナログ入力を受け取って変換し、外的状況（例えば、熱、経時変化等）が入力値の測定に与える任意の影響を補償することができる。いくつかの例では、集積回路は、電源投入時又はその後の任意の時にセンサ（例えば放射線センサ）からのアナログ入力（例えば放射線被曝の量により変化する電圧）を自動的に変換し、アナログセンサからの電圧を示すデジタル出力を出力することができるようなアナログ信号コンバータを組み込むことができる。アナログ信号コンバータは、より大きな集積回路の一部分として実現されることができ、したがって、アナログデジタルコンバータを用いることと比較して小さい外形と低コストで実現されることができる。
【００１１】
[0015]  一般に、アナログ入力は、当該アナログ入力がそれぞれデジタル入力に変換されて初めてデジタル入力として用いられることが可能となる連続的な物理量であり、デジタル入力はその量の大きさを表すデジタル値である。しかしながら、アナログ入力の変換は量子化を必要とし、量子化は少量の誤差を入り込ませる。量子化による誤差の量を低減するために、アナログ入力は通常ある時間期間にわたってサンプリングされ、それによって、連続時間・連続振幅のアナログ信号を離散時間・離散振幅のデジタル信号に変換した一系列のデジタル値が生じる。
【００１２】
[0016]  アナログ信号をデジタル信号に変換するのに用いられる一手法は、アナログデジタルコンバータ（ＡＤＣ）によるものである。ＡＤＣは、ＡＤＣが測定することが可能な周波数の範囲（例えば「帯域幅」）と、入り込んだ雑音に対してＡＤＣがどのくらい正確に信号を測定することが可能であるかによって特徴付けられる。ＡＤＣの実際の帯域幅は、主としてサンプリングレートと、ＡＤＣがエイリアシングなどの誤差をどのように取り扱うかによって制限される。ＡＤＣのダイナミックレンジはしばしば、ＡＤＣが返す各測定値についての平均して雑音ではないビットの数である、有効ビット数の観点で説明される。例えば、理想的なＡＤＣは、そのＡＤＣの分解能と等しい有効ビット数を有する。しかしながら、現実世界のＡＤＣは、しばしば、量子化されるべき信号の帯域幅及び必要とされる信号対雑音比に適合するように選択される。ＡＤＣは一般に出力におけるビット数によって制限されるのでＡＤＣを適合させることが必要とされる一方、より多くの電力とより大きな外形も必要となる。外形と電力の制限のあるシステム及び装置においては、ＡＤＣは限定された解決策しか提供しないか、又は全然役に立たないであろう。
【００１３】
[0017]  本明細書で開示される手法及び装置は、アナログ入力からデジタル出力への低電力且つ高分解能な変換を有し、外形と電力の制約のあるシステム及び装置に利用可能なアナログ信号コンバータを提供する。この開示の一例において、装置は、アナログ入力と外的特性とに基づく第１周波数を有した第１信号を発生させるように構成された第１発振器回路と、一定電圧と前記外的特性とに基づく第２周波数を有した第２信号を発生させるように構成された第２発振器回路と、前記第１信号と前記第２信号とに基づくデジタル複合信号を発生させるように構成された１又は複数のディスクリート論理ゲートであって、前記第１信号の前記第１周波数に基づくある時間期間にわたる前記デジタル複合信号における遷移の数は前記アナログ入力を示す、１又は複数のディスクリート論理ゲートと、を有することができる。この装置のデジタル複合信号はビート周波数と混同されるべきではない。なぜなら、ビート周波数は２つの波の周波数差の絶対値に等しいアナログ信号であるからである。それに反し、デジタル複合信号はデジタル信号であり、任意の外部Ｌｏｗ論理状態に対してＬｏｗ論理状態の論理式を表すことができ、外部Ｈｉｇｈ論理状態がある場合にのみＨｉｇｈ論理状態を与える。
【００１４】
[0018]  開示される手法及び装置の１つの利点は、例えば熱、放射線等の、環境からの外的特性に対する高い耐性である。例えば、アナログ入力をデジタル出力に変換するために、装置は１つのリング発振器を用いることが可能であろう。しかしながら、１つのリング発振器では、外的状況の影響を受けやすくもあろう。それ故に、外的状況を打ち消すために、２つの実質的に同じような発振器、例えば、アナログ入力及び外的状況に基づく１つのリング発振器と、一定電圧（例えば基準電圧）及び外的状況に基づく第２のリング発振器とが用いられることができる。開示される手法及び装置の別の利点はアナログ入力の高分解能であり、それはオプションの分周器の使用により調整可能でもあり得る。例えば、第１のデジタル信号の周波数が（例えば、分周器によって、又は２つの発振器の基本周波数を変化させることによって達成される）第２のデジタル信号の周波数に比較して低ければ低いほど、より多くの遷移がプロセッサに利用可能となるだろう。この例において、プロセッサに利用可能な遷移の数は、周波数間の差及び／又は比に基づき柔軟で調整可能であり、従来のＡＤＣと比べて極めて高い数の遷移を生じさせることが可能である。開示される手法及び装置の別の利点は、装置及び／又はシステムのコンパクトな外形であり、それは低い電力量と製造コストを要する。例えば、装置は同一のシリコンデバイス上に２つの実質的に同じような整合リング発振器回路を有することができ、その結果、当該シリコンデバイス上の１つのリング発振器回路のチップ間変化は同じシリコンデバイス上の他方のリング発振器回路にも当てはまって、内的状況（例えば製造欠陥）からの誤差が出力において発生しないようになるだろう。開示される手法及び装置の別の利点は、ある期間に対してゼロの遷移、及び別の期間に対してある数の遷移を用いることであり、そのことは、１より多い出力ピンを必要とするのではなく、１つの出力ピンに対する必要性を可能とする。例えば、１つの出力ピンを通じて、プロセッサは、ゼロ遷移の期間の間における遷移の数を計数して、プロセッサがアナログ入力に対応するデジタル入力を決定するのを可能にすることができる。開示される手法及び装置の別の利点は、各分周器のそれぞれの値を変化させる柔軟性である。例えば、低電力の応用に対しては、第１及び第２分周器の値を増加させて、より低い周波数とより小さい数の遷移を与えることができ、反対に高電力の応用に対しては、第１分周器の値を増加させる一方で第２分周器の値を減少させて、出力においてより高い周波数とより大きい数の遷移を与えることができる。
【００１５】
[0019]  図１は、この開示で説明される１又は複数の例示的手法を実現するアナログ信号コンバータ１の一例を示すブロック図である。図１の例において、アナログ信号コンバータ１は、センサ２、発振器４Ａ及び４Ｂ、コンバータ６、リンク８−１２、並びにプロセッサ１４を含む。
【００１６】
[0020]  センサ２は、放射線センサなどの任意のアナログセンサを表し、発振器４Ａによってアナログ入力として受け取られるアナログ出力を出力する。発振器４Ａ及び４Ｂは、発振器４Ａ及び４Ｂに加えられた電圧に比例した特定周波数の信号を発生させるリング発振器などのコンポーネント（例えば、非線形発振器、又は分周器を駆動することが可能な特定周波数の信号を発生させる能力のある任意のコンポーネント）を表す。いくつかの例では、発振器４Ａ及び４Ｂの利得（例えば「感度」）が、印加された電圧に基づいて前記信号の特定周波数を決定する。例えば、リング発振器は奇数個のＮＯＴゲート（例えばインバータ）のチェーンからなるコンポーネントであり、ここで、最後のＮＯＴゲートの出力は最初のＮＯＴゲートの入力にフィードバックする。チェーンの奇数個のＮＯＴゲートに起因して、ＮＯＴゲートのチェーンの出力は、２つの電圧レベル（例えば、デジタルＨｉｇｈとデジタルＬｏｗ）の間で発振する。
【００１７】
[0021]  いくつかの例では、リング発振器は、ある閾値電圧より上で動作するように電力を必要とするだけであり、発振は自発的に開始する。他の例では、発振器により発生する信号に関連した周波数を高くするために、印加電圧を増大させることができ、それによって、発振器により発生する信号の周波数と消費される電流の両方が増大する。更に他の例では、リング発振器により発生する信号に関連した周波数を高くするために、より少ない数のインバータが、ある消費電力を与えられた場合により高い発振周波数を生じさせることができる。いくつかの例では、第１及び第２発振器が、１ギガヘルツ（ＧＨｚ）の周波数で発振する信号をそれぞれ発生させることができる。いくつかの例では、第１及び第２発振器は、最後のインバータがＮＯＲゲートである奇数個のインバータを有することができる。この例では、ＮＯＲゲートは、第１及び／又は第２発振器回路が最後のインバータ（例えばＮＯＲゲート）により受け取られた無効入力によって無効にされるのを可能とすることができる。
【００１８】
[0022]  コンバータ６は、発振器４Ａ及び４Ｂによって生成されたデジタル信号（例えば発振するデジタルＨｉｇｈ及びＬｏｗ）の変換を表し、デジタル複合信号を発生させる。いくつかの例では、発振器４Ａは第１周波数を有する第１信号を発生させることができ、発振器４Ｂは第２周波数を有する第２信号を発生させることができる。他の例では、コンバータ６は、各発振器回路の出力がそれぞれの分周器への入力であるような２つのオプションの分周器を含むこともできる。２つのオプションの分周器は、発振器４Ａ及び４Ｂから第１周波数を有する第１信号と第２周波数を有する第２信号の入力を受け取り、第３周波数を有する第３信号と第４周波数を有する第４信号をそれぞれ発生させることができる。コンバータ６は、発振器４Ａ及び４Ｂ又は２つの分周器のいずれかの出力（例えば、第１及び第２信号、第３及び第４信号）がＡＮＤゲートによって受け取られ、当該ＡＮＤゲートの出力がデジタル複合信号（例えば、第１及び第２信号、又は第３及び第４信号のいずれかの組み合わせが１つのデジタル複合信号を生成する）であるような、ＡＮＤゲートを含むこともできる。
【００１９】
[0023]  リンク８−１２は、電力をある場所から別の場所へ伝導する能力のある任意の媒体を表すことができる。リンク８、１０Ａ及び１０Ｂ、並びに１２の例は、限定ではないが、電線、電路、ＲＦ伝送等のような物理的及び／又は無線の電気伝送媒体を含む。リンク８並びに１０Ａ及び１０Ｂの各々は、それぞれセンサ２と発振器４Ａとの間、発振器４Ａ及び４Ｂとコンバータ６との間の電気的結合を提供する。リンク８はセンサ２と発振器４Ａとの間の電気的結合を提供し、その結果、センサ２はコンバータ６へ伝達されるべき発振器４Ａの発振を調整するために発振器４Ａへコマンドを送る。リンク１０Ａ及び１０Ｂは発振器４Ａ及び４Ｂとコンバータ６との間の電気的結合を提供し、その結果、発振器４Ａは発振器４Ａにより受け取られた入力に基づいてコンバータ６へデジタル周波数を送り、発振器４Ｂは環境などの外的状況によって生じる誤差を調整するためにコンバータ６へデジタル基準周波数を送る。リンク１２はコンバータ６と入出力（Ｉ／Ｏ）デバイス（不図示）などの集積回路との間の電気的結合を提供し、その結果、コンバータ６は放射線センサによって検知された放射線被曝の量などの、センサ２から受け取られたアナログ入力に関する情報を提供するために集積回路へ複合デジタル信号を送る。いくつかの例では、複合デジタル信号により与えられる情報は、ある時間期間にわたる複合デジタル信号の遷移の数であり、当該遷移の数は、センサ２によって検知された放射線被曝の量を示す。いくつかの例では、Ｉ／Ｏデバイスへのデジタル複合信号の周波数は、電力の制約に依存し得る。
【００２０】
[0024]  プロセッサ１４は、主遷移（primary transition）の長さと主遷移内の副遷移（secondary transition）の数を計数する能力のある任意のデジタルコンポーネントを表すことができる。いくつかの例では、プロセッサ１４は、マイクロプロセッサ、特定用途向け命令セットプロセッサ、デジタル信号プロセッサ、計数器等のうちの１つであってよい。
【００２１】
[0025]  いくつかの例では、第１デジタル信号と第２デジタル信号の基本周波数は１ＧＨｚである。他の例では、第１デジタル信号と第２デジタル信号の基本周波数は変化し、基本周波数は分周器によって分周（divide）されない。更に他の例では、第１デジタル信号と第２デジタル信号の基本周波数は１ＧＨｚであり、基本周波数は分周器を用いてある値で分周される。この例において、アナログ入力を示すより大きな数の遷移は、分周器の値の間の差及び／又は比を通じて達成されることができる。
【００２２】
[0026]  図２は、２つのリング発振器４６Ａ及び４６Ｂを有した例示的なアナログ信号コンバータ２０を示す回路図である。図２の例において、アナログ信号コンバータ２０は、センサ４２、発振器４４Ａ及び４４Ｂ、コンバータ４６、並びにリンク４８−５２を含み、これらは図１で説明されたセンサ２、発振器４Ａ及び４Ｂ、コンバータ６、並びにリンク８−１２に対応し得る。図２の例において、発振器４４Ａは、リンク４８を介したセンサ入力２２、無効入力２４、リング発振器２６Ａ、インバータ３６Ａ、ＮＯＲゲート２８Ａ、及びリンク５０Ａを含む。図２の例において、発振器４４Ｂは、無効入力２４、リング発振器２６Ｂ、インバータ３６Ｂ、ＮＯＲゲート２８Ｂ、及びリンク５０Ｂを含む。図２の例において、コンバータ４６は、オプションの分周器３０Ａ及び３０Ｂ、出力信号Ｓ１及びＳ２、ＡＮＤゲート３２、並びにリンク５２を越えるデジタル周波数出力３４を含む。
【００２３】
[0027]  入力端子２２はアナログ入力、例えばセンサ４２から発振器４４Ａへのアナログ入力を受け取る及び／又は供給するための入力端子（例えば電荷入力）を表す。無効入力２４は入力端子を表し、ＮＯＲゲート２８Ａ及び２８ＢへのデジタルＨｉｇｈを受け取る及び／又は供給することができ、その結果、リング発振器２６Ａ及び２６Ｂの出力はＮＯＲゲート２８Ａ及び２８Ｂの出力においてデジタルＨｉｇｈにはならない。あるいはまた、無効入力２４はＮＯＲゲート２８Ａ及び２８ＢへのデジタルＬｏｗを受け取る及び／又は供給することができ、その結果、リング発振器２６Ａ及び２６Ｂの出力はＮＯＲゲート２８Ａ及び２８Ｂの出力においてデジタルＨｉｇｈ又はデジタルＬｏｗのいずれかになることができ、それによって、ＮＯＲゲート２８Ａ及び２８Ｂがリング発振器２６Ａ及び２６Ｂの発生信号を供給することを可能にする。
【００２４】
[0028]  リング発振器２６Ａ及び２６Ｂは、連続的に発振する奇数個のインバータのチェーンを表す。いくつかの例では、リング発振器２６Ａ及び２６Ｂは、１ギガヘルツ（ＧＨｚ）のまわりで発振することができる。いくつかの例では、リング発振器２６Ｂのみが１ＧＨｚのまわりで発振することができる。いくつかの例では、リング発振器２６Ａ及び２６Ｂは、２つの付加的な反転ディスクリート論理ゲート、例えばインバータ３６Ａ及び３６Ｂ並びにＮＯＲゲート２８Ａ及び２８Ｂに接続された奇数（例えば奇数であるｎ）個のインバータであるような、ｎ＋２リング発振器であってよい。いくつかの例では、リング発振器２６Ａ及び２６Ｂは各々、印加電圧に基づいて特定周波数の信号を発生させるそれぞれの利得を有することができる。
【００２５】
[0029]  インバータ３６Ａ及び３６Ｂは、外部論理状態と内部論理状態との論理否定を与えるディスクリート論理ゲート（例えばＮＯＴゲート）を表す。ＮＯＲゲート２８Ａ及び２８Ｂは、２つのディスクリート論理ゲート即ちＯＲゲートとＮＯＴゲートの組み合わせを表し、この組み合わせは、任意の外部Ｈｉｇｈ論理状態に対して内部Ｌｏｗ論理状態を与え、また代替的に、外部Ｌｏｗ論理状態がある場合にのみ内部Ｈｉｇｈ論理を与える。
【００２６】
[0030]  分周器３０Ａ及び３０Ｂはオプションであり、ある周波数を有する入力信号を受け取ってその周波数をある特定の値で分周した後、入力信号の分周周波数を持った出力信号を発生させる、分周器を表す。いくつかの例では、分周器３０Ａ及び３０Ｂは、それぞれの入力信号を分周するための異なる値を有することができる。いくつかの例では、分周器３０Ａの値は２ｎ（例えば、２１６即ち１６ビット、又は２３０即ち３０ビット）であってよく、分周器３０Ｂの値は２ｘ（例えば、２７即ち７ビット、又は２１０即ち１０ビット）であってよい。いくつかの例では、分周器３０Ａの値と分周器３０Ｂの値の差及び／又は比が、デジタル複合信号における主遷移（例えば、図３に記載されたＴ１）の半分の期間内の副遷移（例えば、図３に記載されたクロックエッジＴ２）の基本数を決定することができる。いくつかの例では、もし分周器３０Ａの値が分周器３０Ｂの値よりも１０ビット大きければ、デジタル出力信号Ｓ１の周波数はデジタル出力信号Ｓ２よりも１０倍（例えば１０ビット）長い。いくつかの例では、分周器３０Ａ及び３０Ｂの両方に加えられた周波数が等しい場合（例えば発振器４Ａ及び４Ｂの両方に加えられた電圧が等しい場合）、遷移の数（例えば出力におけるビット数）は、分周器３０Ａのビット数と分周器３０Ｂのビット数との差（例えば、ｎ−ｘ、２１６−７又は２３０−１０）に依存し得る。
【００２７】
[0031]  出力信号Ｓ１は、発振器４４Ａ又はオプションの分周器３０Ａのいずれかからの周波数を有するデジタル出力信号を表す。いくつかの例では、Ｓ１は、１ＧＨｚの周波数を有した信号を表すことができる。他の例では、Ｓ１は、アナログ入力に基づく周波数を有した信号を表すことができる。更に他の例では、Ｓ１は、アナログ入力に基づく周波数を有しある値（例えば、２ｎ又は２１６の値）で分周された信号を表すことができる。
【００２８】
[0032]  出力信号Ｓ２は、発振器４４Ｂ又はオプションの分周器３０Ｂからの周波数を有するデジタル出力信号を表す。いくつかの例では、Ｓ２は、１ＧＨｚの周波数を有した信号を表すことができる。他の例では、Ｓ２は、１ＧＨｚの周波数を有しある値（例えば、２ｘ又は２７の値）で分周された信号を表すことができる。
【００２９】
[0033]  ＡＮＤゲート３２は、任意の外部Ｌｏｗ論理状態に対して内部Ｌｏｗ論理状態を与え、外部Ｈｉｇｈ論理状態がある場合にのみ内部Ｈｉｇｈ論理状態を与えるディスクリート論理ゲートを表す。出力端子３４は出力端子を表し、ＡＮＤゲート３２からのデジタル複合信号をリンク５２を介してプロセッサ（例えば、図１に記載されたプロセッサ１４）へ出力することができる。
【００３０】
[0034]  図２の例において、アナログ入力（例えば電圧）がリンク４８を介して入力端子２２において受け取られる。いくつかの例では、アナログ入力はセンサ４２からのものである。いくつかの例では、アナログ入力は、センサ４２によって検出された放射線の量に基づく電圧である。いくつかの例では、アナログデジタルコンバータ（ＡＤＣ）は、大きな外形を有し、より多くの電力を必要とし、デジタル出力において限られた分解能を有し得る。
【００３１】
[0035]  アナログ入力（例えば電圧）を受け取った後、アナログ入力は、発振器４４Ｂによって発生する信号に対して、リング発振器２６Ａによって発生する出力信号（例えばＳ１）に関連した周波数の増大又は減少を引き起こす。いくつかの例では、アナログ入力（例えば電圧）を受け取った後、抵抗器及び１又は複数のコンデンサが当該信号をリング発振器２６Ａに印加されるように調整することができ、第２のコンデンサにまたがる電圧がリング発振器２６Ａに印加されることができる。いくつかの例では、１つのリング発振器が、当該１つのリング発振器のデジタル出力を変化させ得る外的状況に曝されることがあるが、発振器４４Ａと発振器４４Ｂのような２つの実質的に同様の発振器が、同じようにして外的状況によって影響を受けるだろう。いくつかの例では、発振器４４Ａ及び４４Ｂは、同一のシリコンチップ上にあるだろう。いくつかの例では、ＮＯＲゲート２８Ａが無効入力２４からデジタルＨｉｇｈ入力を受け取ることができ、このデジタルＨｉｇｈ入力は、アナログ入力を示す周波数を持った発振器４４Ａからの出力信号（例えばＳ１）を無効にする。
【００３２】
[0036]  図２の例において、一定電圧（例えば、回路の電源電圧Ｖｃｃ）がリング発振器２６Ｂによって受け取られ、この一定電圧は、上述されたように、リング発振器２６Ｂが一定の周波数を有した出力信号（例えばＳ２）を発生するようにさせる。いくつかの例では、発振器４４Ａからの出力信号Ｓ１と発振器４４Ｂからの出力信号Ｓ２との周波数の差及び／又は比が、アナログ入力電圧に関してＶｃｃに対する電圧の差についての情報を提供し、発振器４４Ａ及び４４Ｂの両方が同じように影響を受けるため、外的状況の影響は打ち消されるだろう。いくつかの例では、ＮＯＲゲート２８Ｂが無効入力２４からデジタルＨｉｇｈ入力を受け取ることができ、このデジタルＨｉｇｈ入力は、一定周波数を持った発振器４４Ｂからの出力信号（例えばＳ２）を無効にする。いくつかの例では、当該一定周波数は１ＧＨｚである。
【００３３】
[0037]  図２の一例では、ＡＮＤゲート３２は、デジタル出力信号Ｓ１及びＳ２を受け取って結合し、いくつかの遷移を含むような複合デジタル信号を発生させることができる。いくつかの例では、この結合は、論理的な機能（例えば、論理組み合わせを実装したソフトウェア）、又は、１又は複数のディスクリート論理ゲート（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート等）の組み合わせであってよいだろう。いくつかの例では、前記デジタル複合信号はリンク５２を介してプロセッサ（例えば、図１に記載されたプロセッサ１４）へ供給されることができ、当該プロセッサが、このデジタル複合信号内の遷移の数を決定する。他の例では、前記デジタル複合信号はリンク５２を介して計数器へ供給されることができ、当該計数器が、このデジタル複合信号内の遷移の数を決定する。
【００３４】
[0038]  図２の別の例では、分周器３０Ａが、アナログ入力を示す周波数を持ったデジタル出力信号を発振器４４Ａから受け取ることができ、そのデジタル出力信号の周波数をある値で分周する。いくつかの例では、その値は２ｎ（例えば２１６又は２３０等）である。アナログ入力を示す周波数を当該値で分周した後、分周器３０Ａは、前記アナログ入力を示す分周された周波数を持った別のデジタル出力信号（例えばＳ１）を発生させることができる。分周器３０Ｂもまた、一定の周波数を持ったデジタル出力信号を発振器４４Ｂから受け取ることができ、そのデジタル出力信号の周波数をある値で分周する。いくつかの例では、その値は２ｘ（例えば２７又は２１０等）である。前記一定周波数を分周した後、分周器３０Ｂは、分周された一定周波数を持った別のデジタル出力信号（例えばＳ２）を発生させることができる。この例において代替的に、分周器３０Ａ及び３０Ｂが用いられなくてもよく、代わりに、デジタル出力信号Ｓ１及びＳ２の基本周波数が、上述されたように分周されたデジタル出力信号Ｓ１及びＳ２の周波数と同様の方法及び／又は比で変化してもよい。
【００３５】
[0039]  いくつかの例では、ＡＮＤゲート３２は、分周されたデジタル出力信号Ｓ１及びＳ２を受け取って結合し（例えば、任意の外部Ｌｏｗ論理状態に対してＬｏｗ論理状態の論理式を表し、外部Ｈｉｇｈ論理状態がある場合にのみＨｉｇｈ論理状態を与え）、複合デジタル信号を発生させることができ、その結果、分周器３０Ａ及び３０Ｂにおける値の比に従って、複合デジタル信号が１つの主遷移（例えば、図３に記載されたＴ１）の中にある数の副遷移（例えば、図３に記載されたクロックエッジＴ２）を含むことになる。つまり、デジタル複合信号において分周デジタル出力信号Ｓ２は分周出力信号Ｓ１よりも高い周波数を有するので、デジタル複合信号は、図３に記載されるように、主遷移Ｔ１の中にある数の遷移Ｔ２を有する。いくつかの例では、この結合は、論理的な機能（例えば、論理組み合わせを実装したソフトウェア）、又は、１又は複数のディスクリート論理ゲート（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート等）の組み合わせであってよいだろう。
【００３６】
[0040]  代替的に、分周器３０Ａ及び３０Ｂの値は反対にされてもよい（例えば、分周器３０Ａが２７又は２１０の値を有し、分周器３０Ｂが２１６又は２３０の値を有してもよい）。この例では、ＡＮＤゲート３２は、分周されたデジタル出力信号Ｓ１及びＳ２を受け取って結合し（例えば、任意の外部Ｌｏｗ論理状態に対してＬｏｗ論理状態の論理式を表し、外部Ｈｉｇｈ論理状態がある場合にのみＨｉｇｈ論理状態を与え）、複合デジタル信号を発生させることができ、その結果、分周器３０Ａ及び３０Ｂにおける値の比に従って、複合デジタル信号が１つの主遷移（例えば、図３に記載されたＴ１）の中にある数の副遷移（例えば、図３に記載されたクロックエッジＴ２）を含むことになる。つまり、デジタル複合信号において分周デジタル出力信号Ｓ１は分周出力信号Ｓ２よりも高い周波数を有するので、デジタル複合信号は、図３に記載されるように、主遷移Ｔ１の中にある数の遷移Ｔ２を有する。いくつかの例では、この結合は、論理的な機能（例えば、論理組み合わせを実装したソフトウェア）、又は、１又は複数のディスクリート論理ゲート（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート等）の組み合わせであってよいだろう。
【００３７】
[0041]  いくつかの例では、デジタル複合信号はリンク５２を介してプロセッサ（例えば、図１に記載されたプロセッサ１４）へ供給されることができ、当該プロセッサが、主遷移の中の副遷移の数を決定する。他の例では、前記デジタル複合信号はリンク５２を介して計数器（不図示）へ供給されることができ、当該計数器が、主遷移の中の副遷移の数を決定する。いくつかの例では、副遷移の数は、アナログ入力が変化するにつれて変化する。例えば、リング発振器２６Ａにおける電圧の増大は分周された出力信号Ｓ１の周波数を増大させ、デジタル複合信号における分周された出力信号Ｓ２からの副遷移Ｔ２の量を減少させる。別の例では、リング発振器２６Ａにおける電圧の減少は分周された出力信号Ｓ１の周波数を減少させ、デジタル複合信号における分周された出力信号Ｓ２からの遷移Ｔ２の量を増大させる。
【００３８】
[0042]  いくつかの例では、複合デジタル信号の遷移の数及び／又は副遷移の数は、アナログ入力を示すことができる。他の例では、複合デジタル信号の遷移の数及び／又は副遷移の数は、センサ４２からのアナログ入力を示すことができる。更に他の例では、複合デジタル信号の遷移の数及び／又は副遷移の数は、センサ４２によって検出された放射線の量を示すことができる。
【００３９】
[0043]  図３は、デジタル複合信号４０の例を示す概念図である。図３は図２に関して記載されている。図３の例において、Ｔ１は１つの主遷移を表し、Ｔ２は１つの副遷移（例えば１つのクロックエッジ）を表す。この例では、Ｔ１の半分の期間にいくつかのＴ２遷移が存在する。いくつかの例では、Ｔ２遷移の数はアナログ入力を示す。例えば、もしアナログ入力（例えば放射線に関する電圧）が増大すれば、図２に記載されたＡＮＤゲート３２などの論理的な機能によってＴ１の周波数が増大するので、Ｔ２遷移の数は減少するだろう。別の例では、もしアナログ入力（例えば放射線に関する電圧）が減少すれば、図２に記載されたＡＮＤゲート３２などの論理的な機能によってＴ１の周波数が減少するので、Ｔ２遷移の数は増加するだろう。いくつかの例では、Ｔ２遷移の数は、プロセッサ（例えば図１に記載されたプロセッサ１４）又は計数器によって決定されることができ、アナログ入力のデジタル変換を表す。いくつかの例では、デジタル複合信号４０は、アナログ入力５４などの経時的なアナログ入力（例えば、リンク４８を介したセンサ４２からの電圧）に基づくクロックエッジ（例えばＴ２）の数の変化を表すことができる。
【００４０】
[0044]  いくつかの例では、アナログデジタルコンバータ（ＡＤＣ）は、大きな外形を有し、より多くの電力を必要とし、デジタル出力において限られた分解能を有し得る。いくつかの例では、１つのリング発振器が、当該１つのリング発振器のデジタル出力信号を変化させ得る外的状況に曝されることがあるが、発振器４４Ａと発振器４４Ｂのような２つの実質的に同様の発振器が、同じようにして外的状況によって影響を受けるだろう。いくつかの例では、図２に記載されたような発振器４４Ａからの出力信号Ｓ１と発振器４４Ｂからの出力信号Ｓ２との周波数（例えばデジタル複合信号４０）の差及び／又は比が、アナログ入力電圧に関してＶｃｃに対する電圧の差についての情報を提供し、発振器４４Ａ及び４４Ｂの両方が同じように影響を受けるため、外的状況の影響は打ち消されるだろう。
【００４１】
[0045]  図４は、経時的なアナログ入力５４に基づく分周されたデジタル出力信号Ｓ１及びＳ２の周波数の例５０を示す概念図である。図４は図２に関して記載されている。図４の例において、Ｓ１は、経時的に変化するアナログ入力５４を示す周波数を持った、分周器３０Ａにより発生した分周されたデジタル出力信号を表すことができる。図４の例において、分周されたデジタル出力信号Ｓ２が、経時的に徐々に変化する一定周波数を持った、分周器３０Ｂにより発生した出力信号を表すこともできる。図４の一例では、分周されたデジタル出力信号Ｓ１はアナログ入力５４が減少するにつれて減少し、分周されたデジタル出力信号Ｓ１はアナログ入力５４が増大するにつれて増大する。図４の別の例では、アナログ入力５４とデジタル出力信号Ｓ１が経時的に減少及び増大した際に、分周されたデジタル出力信号Ｓ２は実質上、経時的に一定である。いくつかの例では、分周されたデジタル出力信号Ｓ２の緩やかな変動は、外的状況（例えば、熱、経時変化等）によるものであり得る。いくつかの例では、分周されたデジタル出力信号Ｓ２の緩やかな変動は、分周されたデジタル出力信号Ｓ１の生じ得る緩やかな変動（不図示）を補償する。いくつかの例では、分周されたデジタル出力信号Ｓ２による外的状況の補償は、経時的にアナログ入力５４の頑強なデジタル変換をもたらす。
【００４２】
[0046]  いくつかの例では、アナログデジタルコンバータ（ＡＤＣ）は、大きな外形を有し、より多くの電力を必要とし、デジタル出力において限られた分解能を有し得る。いくつかの例では、１つのリング発振器が、当該１つのリング発振器のデジタル出力信号を変化させ得る（例えば、出力信号Ｓ１は熱、経時変化等によって増大及び／又は減少し得る）外的状況に曝されることがあるが、発振器４４Ａと発振器４４Ｂのような２つの実質的に同様の発振器が、同じようにして外的状況によって影響を受けるだろう。いくつかの例では、発振器４４Ａからの出力信号Ｓ１と発振器４４Ｂからの出力信号Ｓ２との周波数の差及び／又は比が、アナログ入力電圧に関してＶｃｃに対する電圧の差についての情報を提供し、発振器４４Ａ及び４４Ｂの両方が同じように影響を受けるため、外的状況の影響は打ち消されるだろう。
【００４３】
[0047]  図５は、動作の例６０を示すフローチャートである。図５は図２に関して記載されている。図５の例において、第１発振器（例えば発振器４４Ａ）が、アナログ入力（例えばリンク４８を介したセンサ４２からのアナログ入力）と外的特性とに基づく第１周波数を持った第１信号（例えばＳ１）を発生させる（６２）。図５の例において、第２発振器（例えば発振器４４Ｂ）が、一定電圧（例えばＶｃｃ）と外的特性とに基づく第２周波数を持った第２信号（例えばＳ２）を発生させる（６４）。図５の例において、１又は複数のディスクリート論理ゲートが、第１信号（例えばＳ１）と第２信号（例えばＳ２）とに基づいてデジタル複合信号（例えば図３に記載されたデジタル複合信号４０）を発生させ、ある時間期間（例えば図３に記載されたＴ１の半分の期間）にわたるある数の遷移（例えば図３に記載されたＴ２）はアナログ入力を示し、前記時間期間は第１信号の第１周波数又は第２信号の第２周波数のうちの一方に基づく（６６）。
【００４４】
[0048]  いくつかの例では、前記１又は複数のディスクリート論理ゲートは、前記第１周波数を持った第１信号を第１発振器回路に接続された第１分周器によって分周して第３周波数を持った第３信号を発生させ、前記第２周波数を持った第２信号を第２発振器回路に接続された第２分周器によって分周して第４周波数を持った第４信号を発生させることができ、前記１又は複数のディスクリート論理ゲートは、前記第３信号と前記第４信号とに基づいてデジタル複合信号を発生させるように構成され、前記第３信号又は前記第４信号の一方の半分の期間にわたる前記デジタル複合信号における遷移の数はアナログ入力を示す。いくつかの例では、前記第１分周器はデジタル周波数を２１６で分周し、前記第２分周器はデジタル基準周波数を２７で分周する。いくつかの例では、動作の例６０は、前記第１発振器回路に接続されたセンサによってアナログ入力を受け取ることを更に含むことができる。いくつかの例では、前記第１発振器は放射線測定コンポーネントに接続され、前記アナログ入力は放射線被曝の量を示す。いくつかの例では、前記第１発振器回路と前記第２発振器回路は同一のシリコンデバイス上に配置される。いくつかの例では、前記第１発振器回路と前記第２発振器回路は整合リング発振器回路である。いくつかの例では、前記時間期間は前記第１周波数を持った第１信号又は前記第２周波数を持った第２信号のうちの一方に基づく半分の期間である。
【００４５】
[0049]  いくつかの例では、アナログデジタルコンバータ（ＡＤＣ）は、大きな外形を有し、より多くの電力を必要とし、デジタル出力において限られた分解能を有し得る。いくつかの例では、１つのリング発振器が、当該１つのリング発振器のデジタル出力信号を変化させ得る外的状況に曝されることがあるが、発振器４４Ａと発振器４４Ｂのような２つの実質的に同様の発振器が、同じようにして外的状況によって影響を受けるだろう。いくつかの例では、発振器４４Ａからの出力信号Ｓ１と発振器４４Ｂからの出力信号Ｓ２との周波数の差及び／又は比が、アナログ入力電圧に関してＶｃｃに対する電圧の差についての情報を提供し、発振器４４Ａ及び４４Ｂの両方が同じように影響を受けるため、外的状況の影響は打ち消されるだろう。
【００４６】
[0050]  １又は複数の例において、説明された機能はハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組み合わせによって実現されることができる。もしソフトウェアによって実現されるなら、前記機能は、１又は複数の命令又はコードとして、コンピュータ可読媒体上に格納され、又はコンピュータ可読媒体を介して伝送され、ハードウェアベースの処理装置によって実行されることができる。コンピュータ可読媒体は、データ記憶媒体などの有形媒体に対応するコンピュータ可読記憶媒体、又は、ある場所から別の場所へのコンピュータプログラムの伝送を例えば通信プロトコルに従って促進する任意の媒体を含む通信媒体を含むことができる。このようにして、コンピュータ可読媒体は、概して、（１）非一時的である有形のコンピュータ可読記憶媒体、又は（２）信号若しくは搬送波などの通信媒体に対応することができる。データ記憶媒体は、この開示において説明された手法の実現のための命令、コード、及び／又はデータ構造を取得すべく１又は複数のコンピュータ又は１又は複数のプロセッサによってアクセスされることが可能な任意の利用可能な媒体であってよい。コンピュータプログラム製品はコンピュータ可読媒体を含むことができる。
【００４７】
[0051]  限定ではなく例として、そのようなコンピュータ可読記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ若しくは他の光ディスク記憶装置、磁気ディスク記憶装置若しくは他の磁気記憶デバイス、フラッシュメモリ、又は、命令若しくはデータ構造の形の所望のプログラムコードを格納するのに用いられることが可能であり、コンピュータによってアクセスされることが可能な任意の他の媒体を含むことが可能である。また、どんな接続も適正にコンピュータ可読媒体と称される。例えば、もし命令が同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線通信、及びマイクロ波などの無線技術を用いてウェブサイト、サーバ、又は他の遠隔情報源から伝送されるなら、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線通信、及びマイクロ波などの無線技術が媒体の定義に含まれる。しかしながら、コンピュータ可読記憶媒体及びデータ記憶媒体は接続、搬送波、信号、又は他の一時的媒体を含まないが、その代わりに非一時的で有形の記憶媒体を対象としている、ということが理解されるべきである。本明細書で用いられる場合、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ここでディスク（disk）は通常データを磁気的に再生し、一方ディスク（disc）はデータをレーザで光学的に再生する。上記の組み合わせもまたコンピュータ可読媒体の範囲内に含まれるべきである。
【００４８】
[0052]  命令は、１又は複数のデジタル信号プロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブル論理アレイ（ＦＰＧＡ）、又は他の等価な集積された若しくはディスクリートな論理回路などの、１又は複数のプロセッサによって実行されることができる。したがって、本明細書で用いられる場合、「プロセッサ」という用語は、前述の構造の任意のもの、又は本明細書で説明された手法の実現に適した任意の他の構造を意味することができる。加えて、いくつかの態様では、本明細書で説明された機能性は、専用ハードウェア、及び／又は、エンコード及びデコード用に構成され、又は結合されたコーデックに統合されたソフトウェアモジュールの中に提供されることができる。また、前記手法は、１又は複数の回路若しくは論理素子によって完全に実現されることが可能であろう。
【００４９】
[0053]  この開示の手法は、幅広い様々なデバイス又は装置、集積回路（ＩＣ）若しくはＩＣのセット（例えばチップセット）によって実現されることができる。様々なコンポーネント、モジュール、又はユニットが、開示された手法を実施するように構成されたデバイスの機能的態様を強調すべくこの開示において説明されているが、異なるハードウェアユニットによる実現を必ずしも必要としない。むしろ、上述されたように、様々なユニットは、適切なソフトウェア及び／又はファームウェアと一緒になって、上述された１又は複数のプロセッサを含む、コーデックハードウェアユニットに結合され、又は相互運用ハードウェアユニットの集合によって提供されることができる。
【００５０】
[0054]  本開示の様々な例が説明された。これらの及び他の例は以下に続くクレームの範囲内にある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2015211472.tif 000007
【外国語明細書】
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