(57)【要約】【課題】  ＰＬＬシンセサイザにおいて、周波数分解能と位相雑音性能の維持または向上を両立する。【解決手段】  ２つの入力信号の位相を比較する位相検波器と、上記位相検波器の出力段に接続されたループフィルタと、上記ループフィルタの出力信号に基づいて発振周波数を制御する電圧制御発振器と、上記電圧制御発振器の出力信号を２分の１に分周する２分周器と、上記電圧制御発振器の出力信号と上記２分周器の出力信号を周波数混合するダウンコンバートミクサと、上記ダウンコンバートミクサの出力信号を分周し、上記位相検波器に一方の入力信号として入力する可変分周器とを備える。【選択図】      図１
2015171131.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号の位相を比較する位相検波器と、
上記位相検波器の出力段に接続されたループフィルタと、
上記ループフィルタの出力信号に基づいて発振周波数を制御する電圧制御発振器と、
上記電圧制御発振器の出力信号を２分の１に分周する２分周器と、
上記電圧制御発振器の出力信号と上記２分周器の出力信号を周波数混合するダウンコンバートミクサと、
上記ダウンコンバートミクサの出力信号を分周し、上記位相検波器に一方の入力信号として入力する可変分周器と、
を備えたＰＬＬシンセサイザ。
【請求項２】
２つの入力信号の位相を比較する位相検波器と、
上記位相検波器の出力段に接続されたループフィルタと、
上記ループフィルタの出力信号に基づいて発振周波数を制御する電圧制御発振器と、
上記電圧制御発振器の出力信号を１より十分大きい所定の整数分の１に分周する固定分周器と、
上記電圧制御発振器の出力信号と上記固定分周器の出力信号を周波数混合するダウンコンバートミクサと、
上記ダウンコンバートミクサの出力信号を分周し、上記位相検波器に一方の入力信号として入力する可変分周器と、
を備えたＰＬＬシンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信システム、レーダシステム等の送受信装置に用いられるＰＬＬ（Phase Locked Loop）シンセサイザに関するものである。
【背景技術】
【０００２】
図３は、従来のＰＬＬシンセサイザの構成を示す図である。図３において、ＰＬＬシンセサイザは、位相検波器１、ループフィルタ２、電圧制御発振器（ＶＣＯ）３、及び可変分周器４から構成される。ＰＬＬシンセサイザは、入力信号の周波数をＦｉｎ、出力信号の周波数をＦｏｕｔ、可変分周器の分周数をＮ（Ｎは自然数）とすると、周波数変化時の過度応答が収束した後、位相検波器１の２つの入力信号の周波数が等しくなるため、以下の式が成り立つ。
【０００３】
【数１】
2015171131.tif 000003
【０００４】
即ち、Ｎの値を変化させることにより、Ｆｏｕｔを変化させることができる。このときの周波数分解能はＦｉｎとなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−７５４５３号公報
【非特許文献】
【０００６】
【非特許文献１】Phaselock Techniques
【０００７】
【非特許文献２】Frequency Synthesizers
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述のとおり、従来のＰＬＬシンセサイザにおける周波数分解能はＦｉｎとなる。このため周波数分解能を向上させるには、Ｆｉｎの値を小さくする必要がある。このとき同一のＦｏｕｔを得るためには、Ｎの値を大きくする必要が生じる。一方、位相雑音レベルはＰＬＬシンセサイザの周波数逓倍数であるＮの値に比例して増大する。従って、周波数分解能を向上させるためにＦｉｎの値を小さくし、Ｎの値を大きくすると、ＰＬＬシンセサイザの位相雑音性能が劣化するという問題がある。
【０００９】
また、位相雑音性能を向上させるためにはＮの値を小さくする必要があって、なおかつ同一のＦｏｕｔを得るためにはＦｉｎの値を大きくする必要が生じる。このためＦｉｎの値を大きくすることで周波数分解能が劣化するという問題がある。即ち、ＰＬＬシンセサイザの周波数分解能と位相雑音性能はトレードオフの関係にある。
【００１０】
本発明は係る課題を解決するためになされたものであって、周波数分解能と位相雑音性能の維持または向上の両立を図ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明によるＰＬＬシンセサイザは、２つの入力信号の位相を比較する位相検波器と、上記位相検波器の出力段に接続されたループフィルタと、上記ループフィルタの出力信号に基づいて発振周波数を制御する電圧制御発振器と、上記電圧制御発振器の出力信号を分周する固定分周器と、上記電圧制御発振器の出力信号と上記固定分周器の出力信号を周波数混合するダウンコンバートミクサと、上記ダウンコンバートミクサの出力信号を整数分の１に分周し、上記位相検波器に一方の入力信号として入力する可変分周器と、を備えたものである。
【発明の効果】
【００１２】
本発明によれば、固定分周器及びダウンコンバートミクサを装荷することにより、周波数分解能を劣化させることなく位相雑音性能を向上することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１によるＰＬＬシンセサイザの構成を示す図である。
【図２】実施の形態２によるＰＬＬシンセサイザの構成を示す図である。
【図３】従来のＰＬＬシンセサイザの構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係るＰＬＬシンセサイザについて図を用いて説明する。
【００１５】
実施の形態１．
図１は、本発明に係る実施の形態１によるＰＬＬシンセサイザの構成を示す図である。実施の形態１によるＰＬＬシンセサイザは、位相検波器（ＰＤ）１と、ループフィルタ（ＬＦ）２と、電圧制御発振器（ＶＣＯ）３と、可変分周器４と、２分周器５と、ダウンコンバートミクサ６を備えて構成される。位相検波器１、ループフィルタ２、電圧制御発振器（ＶＣＯ）３、及び可変分周器４は、図３で示した従来のＰＬＬシンセサイザと同一のものである。
【００１６】
位相検波器１には、ＰＬＬシンセサイザの基準となる入力信号Ｆｉｎが入力される。位相検波器１は、入力信号Ｆｉｎの位相と、可変分周器４で分周された信号の位相を比較して、その結果を正負の電圧値の信号で出力する。ＬＦ２はローパスフィルタが使われ、位相検波器１の出力信号の低周波領域を通過させ、電圧制御発振器（ＶＣＯ）３に入力する。電圧制御発振器（ＶＣＯ）３は、ＬＦ２からの入力電圧によりその出力信号の発振周波数を制御する。可変分周器４は、ダウンコンバートミクサ６で周波数変換された出力信号Ｆｏｕｔを、周波数逓倍数Ｎ（Ｎは２以上の正の整数）分の１に分周し、位相検波器１に入力する。
【００１７】
２分周器５は電圧制御発振器（ＶＣＯ）３の出力信号を２分の１に分周し、分周した出力信号Ｆｏｕｔを出力する。２分周器５により分周された出力信号Ｆｏｕｔ、及び電圧制御発振器（ＶＣＯ）３の出力信号は、ダウンコンバートミクサ６に入力される。このときダウンコンバートミクサ６に入力される電圧制御発振器（ＶＣＯ）３の出力信号はＦｏｕｔの２倍になる。ダウンコンバートミクサ６は、出力信号Ｆｏｕｔと電圧制御発振器（ＶＣＯ）３の出力信号の周波数差に基づいて、出力信号Ｆｏｕｔに周波数変換する。ここで、ループフィルタ（ＬＦ）２、電圧制御発振器（ＶＣＯ）３、ダウンコンバートミクサ６、可変分周器４、及び位相検波器１により一つ目のループが形成され、ループフィルタ（ＬＦ）２、電圧制御発振器（ＶＣＯ）３、２分周器５、ダウンコンバートミクサ６、可変分周器４、及び位相検波器１により二つ目のループが形成された二重ループが形成されている。
【００１８】
出力信号Ｆｏｕｔの周波数変化の過度応答が収束（ＰＬＬ収束）した後、位相検波器１の２つの入力信号の周波数が等しくなるため、以下の式が成り立つ。このときの周波数分解能はＦｉｎとなる。
【００１９】
【数２】
2015171131.tif 000004
【００２０】
次に、実施の形態１によるＰＬＬシンセサイザの位相雑音性能について述べる。
ダウンコンバートミクサ６を装荷して二重ループを形成することにより、電圧制御発振器（ＶＣＯ）３の出力段における位相雑音性能は、従来のＰＬＬシンセサイザと同等であり、ＰＬＬシンセサイザの周波数逓倍数Ｎの値に比例して増大する。
【００２１】
従って、ＰＬＬシンセサイザ出力信号の位相雑音レベルは、２分周器５の分周効果により、従来に比べ１／２となり、Ｎ／２の値に比例して増大する。即ち、実施の形態１のＰＬＬシンセサイザは、周波数分解能を劣化させることなく、位相雑音レベルを１／２（デシベル換算で、−６ｄＢ）とすることができる。かくして、２分周器５及びダウンコンバートミクサ６を装荷することにより、周波数分解能を劣化させることなく、位相雑音性能を向上する（位相雑音レベルを低下する）ことが可能となる。
【００２２】
実施の形態２．
図２は、本発明に係る実施の形態２によるＰＬＬシンセサイザの構成を示す図である。実施の形態２によるＰＬＬシンセサイザは、位相検波器（ＰＤ）１と、ループフィルタ（ＬＦ）２と、電圧制御発振器（ＶＣＯ）３と、可変分周器４と、固定分周器７と、ダウンコンバートミクサ６を備えて構成される。位相検波器１、ループフィルタ２、電圧制御発振器（ＶＣＯ）３、及び可変分周器４は、図３で示した従来のＰＬＬシンセサイザと同一のものである。また、ダウンコンバートミクサ６は、図１で示した実施の形態１によるＰＬＬシンセサイザと同一のものである。実施の形態２による固定分周器７の分周数はＭ（Ｍは自然数、ただしＭ＞＞１）とする。
【００２３】
位相検波器１は、ＰＬＬシンセサイザの基準となる入力信号Ｆｉｎが入力される。位相検波器１は、入力信号Ｆｉｎの位相と、可変分周器４で分周された信号の位相を比較して、その結果を正負の電圧値の信号で出力する。ＬＦ２はローパスフィルタが使われ、位相検波器１の出力信号の低周波領域を通過させ、電圧制御発振器（ＶＣＯ）３に入力する。電圧制御発振器（ＶＣＯ）３は、ＬＦ２からの入力電圧によりその出力信号の発振周波数を制御する。可変分周器４は、ダウンコンバートミクサ６で周波数変換された出力信号Ｆｏｕｔを、周波数逓倍数Ｎ（Ｎは２以上の正の整数）分の１に分周し、位相検波器１に入力する。
【００２４】
固定分周器７は電圧制御発振器（ＶＣＯ）３の出力信号をＭ分の１に分周し、分周した出力信号Ｆｏｕｔを出力する。固定分周器７により分周された出力信号Ｆｏｕｔ、及び電圧制御発振器（ＶＣＯ）３の出力信号は、ダウンコンバートミクサ６に入力される。このときダウンコンバートミクサ６に入力される電圧制御発振器（ＶＣＯ）３の出力信号はＦｏｕｔのＭ倍になる。ダウンコンバートミクサ６は、出力信号Ｆｏｕｔと電圧制御発振器（ＶＣＯ）３の出力信号の周波数差に基づいて、出力信号（Ｍ−１）×Ｆｏｕｔに周波数変換する。ここで、ループフィルタ（ＬＦ）２、電圧制御発振器（ＶＣＯ）３、ダウンコンバートミクサ６、可変分周器４、及び位相検波器１により一つ目のループが形成され、ループフィルタ（ＬＦ）２、電圧制御発振器（ＶＣＯ）３、固定分周器７、ダウンコンバートミクサ６、可変分周器４、及び位相検波器１により二つ目のループが形成された二重ループが形成されている。
【００２５】
出力信号Ｆｏｕｔの周波数変化の過度応答が収束（ＰＬＬ収束）した後、位相検波器１の２つの入力信号の周波数が等しくなるため、以下の式が成り立つ。このときの周波数分解能はＦｉｎとなる。このときの周波数分解能はＦｉｎ／（Ｍ−１）となり従来に比べ（Ｍ−１）倍に高めることができる。
【００２６】
【数３】
2015171131.tif 000005
【００２７】
次に実施の形態２によるＰＬＬシンセサイザの位相雑音性能について述べる。
ダウンコンバートミクサ６を装荷して二重ループを形成することにより、電圧制御発振器（ＶＣＯ）３の出力段における位相雑音性能は、ＰＬＬシンセサイザの周波数逓倍数であるＮ／（Ｍ−１）の値に比例して増大する。従って、ＰＬＬシンセサイザ出力信号の位相雑音レベルは、固定分周器７の分周効果により、Ｎ／（Ｍ−１）／Ｍの値に比例して増大する。
【００２８】
ここで、Ｍ＞＞１であることから、Ｎ／（Ｍ−１）／Ｍ≒Ｎと近似できる。即ち、実施の形態２のＰＬＬシンセサイザは、位相雑音性能を劣化させることなく、周波数分解能を（Ｍ−１）倍に高めることができる。
【００２９】
かくして、分周数が１より十分に大きい固定分周器及びダウンコンバートミクサを装荷することにより、位相雑音性能を劣化させることなく周波数分解能を向上させる（（Ｍ−１）倍に高める）ことが可能となる。
【００３０】
ＰＬＬシンセサイザは無線通信システムあるいはレーダシステムに広く用いられており、本発明により得られる周波数分解能と位相雑音性能の維持または向上の両立は、これらのシステムにおいて有用である。
【符号の説明】
【００３１】
１  位相検波器、２  ループフィルタ（ＬＦ）、３  電圧制御発振器（ＶＣＯ）、４  可変分周器、５  ２分周器、６  ダウンコンバートミクサ、７  固定分周器。
【図１】
2015171131.tif 000006
【図２】
2015171131.tif 000007
【図３】
2015171131.tif 000008