(57)【要約】【課題】高速に不良アドレスをプログラミングする。【解決手段】不良アドレスＲＡＤＤをデコードし、デコードアドレス信号ＤＥＣＲＡを生成するデコーダ回路５４と、デコードアドレス信号５４を保持するアドレス保持回路６４と、アドレス保持回路６４から出力されるデコードアドレス信号ＡＦＯＵＴをエンコードして不良アドレスＰＰＲＡＤＤを生成するエンコーダ回路７４と、不良アドレスＰＰＲＡＤＤと入力アドレスＲＡＤＤとを比較することによってヒットフラグＨＩＴＦＬＧを発生する比較回路９３と、入力アドレスＲＡＤＤ及びヒットフラグＨＩＴＦＬＧに応じて、メモリセルアレイ１１に含まれるワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ９６を備える。本発明によれば、高速に不良アドレスをプログラミングすることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のアドレス情報を示す第１のアドレス信号をデコードし、デコードアドレス信号を生成するデコーダ回路と、
前記デコーダ回路に接続され、前記デコードアドレス信号を保持する第１のアドレス保持回路と、
前記第１のアドレス保持回路に接続され、前記デコードアドレス信号をエンコードし、前記第１のアドレス情報を示す第２のアドレス信号を生成するエンコーダ回路と、
前記エンコーダ回路に接続され、前記第２のアドレス信号と第３のアドレス信号とを比較することによって第１の比較結果信号を発生する比較回路と、
複数の選択線を含むメモリセルアレイと、
前記メモリセルアレイと前記比較回路との間に接続され、前記第３のアドレス信号と前記第１の比較結果信号とに応じて、前記複数の選択線のうちの１又は複数を選択的に活性化する第１の制御回路と、を備える半導体装置。
【請求項２】
前記第１のアドレス信号は、それぞれ２ビット以上である複数のアドレス部分を含み、
前記デコーダ回路は、前記複数のアドレス部分をそれぞれデコードする複数の部分デコーダを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エンコーダ回路は、前記デコードアドレス信号のうち前記複数の部分デコーダによってそれぞれ生成された複数のデコードアドレス信号をエンコードする複数の部分エンコーダを含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のアドレス保持回路は、前記デコードアドレス信号を電気的に書き込み可能な複数の不揮発性記憶素子を含むことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記不揮発性記憶素子は、アンチヒューズ素子であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のアドレス保持回路は、前記複数のアドレス部分にそれぞれ対応する複数のブロックに分割され、
前記複数のブロックに対して順次書き込み動作を実行する第２の制御回路をさらに備えることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第２の制御回路は、前記複数のブロックに含まれるそれぞれ１個の前記不揮発性記憶素子に対して順次書き込み動作を実行することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の選択線は、第１及び第２の選択線を少なくとも含み、
前記第１の制御回路は、前記第３のアドレス信号が供給されたことに応答して、前記第１の比較結果信号が非活性レベルを示す場合には前記第１の選択線を活性化し、前記第１の比較結果信号が活性レベルを示す場合には前記第２の選択線を活性化することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
第４のアドレス信号を保持する第２のアドレス保持回路をさらに備え、
前記第２のアドレス保持回路は、デコードされていない前記第４のアドレス信号を電気的に書き込み可能な複数の不揮発性記憶素子を含み、
前記比較回路は、前記第３のアドレス信号と前記第４のアドレス信号とを比較することによって第２の比較結果信号を発生し、
前記第１の制御回路は、前記第３のアドレス信号と前記第１及び第２の比較結果信号とに応じて、前記複数の選択線のうちの１又は複数を選択的に活性化することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記複数の選択線は、第３の選択線をさらに含み、
前記第１の制御回路は、前記第３のアドレス信号が供給されたことに応答して、前記第１及び第２の比較結果信号がいずれも非活性レベルを示す場合には前記第１の選択線を活性化し、前記第１の比較結果信号が活性レベルを示す場合には前記第２の選択線を活性化し、前記第２の比較結果信号が活性レベルを示す場合には前記第３の選択線を活性化することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記選択線はワード線であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
少なくとも第１乃至第３の選択線を含むメモリセルアレイと、
電気的に書き込み可能な複数の不揮発性記憶素子によって第１のアドレスを記憶する第１のアドレス保持回路と、
電気的に書き込み可能な複数の不揮発性記憶素子によって第２のアドレスを記憶する第２のアドレス保持回路と、
アクセスが要求されたアドレスが前記第１及び第２のアドレスのいずれにも一致しない場合には前記第１の選択線を活性化させ、アクセスが要求されたアドレスが前記第１のアドレスに一致する場合には前記第２の選択線を活性化させ、アクセスが要求されたアドレスが前記第２のアドレスに一致する場合には前記第３の選択線を活性化させる第１の制御回路と、を備え、
前記第１のアドレス保持回路は、少なくとも部分的にデコードされた状態で前記第１のアドレスを記憶し、
前記第２のアドレス保持回路は、デコードされていない状態で前記第２のアドレスを記憶することを特徴とする半導体装置。
【請求項１３】
前記第１のアドレスは、エンコードされた状態でそれぞれ２ビット以上である複数のアドレス部分を含み、
前記第１のアドレス保持回路は、前記複数のアドレス部分にそれぞれ対応する複数のブロックに分割され、
前記複数のブロックは、それぞれ対応するアドレス部分をデコードされた状態で記憶することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１のアドレス保持回路に記憶された前記第１のアドレスをエンコードして前記制御回路に供給するエンコーダ回路をさらに備えることを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記複数のブロックに対して順次書き込み動作を実行する第２の制御回路をさらに備えることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記第２の制御回路は、前記複数のブロックに含まれるそれぞれ１個の前記不揮発性記憶素子に対して順次書き込み動作を実行することを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、不良のあるメモリセルを冗長メモリセルに置換することが可能な半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、不良メモリセルのアドレス情報を保持するヒューズ素子を備えている。ヒューズ素子に保持された不良メモリセルのアドレス情報は、実使用時に入力アドレスと比較され、入力アドレスが示すメモリセルが不良メモリセルであるか否かが判定される。もし、入力アドレスが示すメモリセルが不良メモリセルであった場合、冗長メモリセルへアクセスを切り替えることで、当該アドレスが救済される。
【０００３】
近年、不良メモリセルのアドレス情報を保持するヒューズ素子として、アンチヒューズ素子等の電気的にプログラミング可能なヒューズ素子が用いられている。アンチヒューズ素子を用いれば、パッケージング後に生じた不良メモリセルのアドレスについても救済することが可能である（特許文献１参照）。
【０００４】
ところで、不良メモリセルのアドレス情報をヒューズ素子に書き込む処理は、これまで半導体メモリの製造者である半導体メモリメーカでのみ実施されていた。しかしながら、近年、ユーザ側でも一部のヒューズ素子に不良メモリセルのアドレス情報を書き込むことができる機能が検討されている。一例として、半導体メモリの１つであるDDR4 （Double Data Rate 4）SDRAM（Synchronous DRAM）では、オプションとしてこのような機能が規格化されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７７６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ユーザ側で不良メモリセルのアドレス情報をヒューズ素子に書き込む場合、その処理は、規格で定められた期間内に完了する必要がある。一例として、上述のDDR4 SDRAMの規格では、１不良アドレスセット（１つのロウアドレス）の情報をヒューズ素子に書き込む場合の期間は２００ｍｓ以内と規定されている。しかしながら、１つのヒューズ素子をプログラミングするのに要する時間が長い場合、上述の期間内に１不良アドレスセット分のヒューズ素子のプログラミングを完了できない恐れがあった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１のアドレス情報を示す第１のアドレス信号をデコードし、デコードアドレス信号を生成するデコーダ回路と、前記デコーダ回路に接続され、前記デコードアドレス信号を保持する第１のアドレス保持回路と、前記第１のアドレス保持回路に接続され、前記デコードアドレス信号をエンコードし、前記第１のアドレス情報を示す第２のアドレス信号を生成するエンコーダ回路と、前記エンコーダ回路に接続され、前記第２のアドレス信号と第３のアドレス信号とを比較することによって第１の比較結果信号を発生する比較回路と、複数の選択線を含むメモリセルアレイと、前記メモリセルアレイと前記比較回路との間に接続され、前記第３のアドレス信号と前記第１の比較結果信号とに応じて、前記複数の選択線のうちの１又は複数を選択的に活性化する第１の制御回路と、を備える。
【０００８】
本発明の他の側面による半導体装置は、少なくとも第１乃至第３の選択線を含むメモリセルアレイと、電気的に書き込み可能な複数の不揮発性記憶素子によって第１のアドレスを記憶する第１のアドレス保持回路と、電気的に書き込み可能な複数の不揮発性記憶素子によって第２のアドレスを記憶する第２のアドレス保持回路と、アクセスが要求されたアドレスが前記第１及び第２のアドレスのいずれにも一致しない場合には前記第１の選択線を活性化させ、アクセスが要求されたアドレスが前記第１のアドレスに一致する場合には前記第２の選択線を活性化させ、アクセスが要求されたアドレスが前記第２のアドレスに一致する場合には前記第３の選択線を活性化させる第１の制御回路と、を備え、前記第１のアドレス保持回路は、少なくとも部分的にデコードされた状態で前記第１のアドレスを記憶し、前記第２のアドレス保持回路は、デコードされていない状態で前記第２のアドレスを記憶することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、高速に不良アドレスをプログラミングすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】不良アドレス記憶回路３２の回路図である。
【図３】不良アドレス記憶回路３１の回路図である。
【図４】部分デコーダ５０の回路図である。
【図５】部分エンコーダ７０に含まれる論理回路７０Ａ及びこれに対応するラッチＬの回路図である。
【図６】ヒューズ回路ＡＦ００の回路図である。
【図７】不良アドレス記憶回路３１の動作を説明するためのタイミング図である。
【図８】ロウ制御回路１２の構成を示すブロック図である。
【図９】比較回路９３の回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１３】
図１に示すように、本実施形態による半導体装置１０は、メモリセルアレイ１１を備えている。メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ及び複数のビット線ＢＬを備え、その交点にメモリセルＭＣが配置されている。さらに、メモリセルアレイ１１には複数の冗長ワード線ＲＷＬが設けられており、冗長ワード線ＲＷＬとビット線ＢＬとの交点には冗長メモリセルＲＭＣが設けられている。冗長ワード線ＲＷＬは、不良のあるワード線ＷＬを置換するために設けられている。これにより、不良のあるワード線ＷＬに接続されたメモリセルＭＣは、冗長ワード線ＲＷＬに接続された冗長メモリセルＲＭＣに置換されるため、当該アドレスが救済される。
【００１４】
ワード線ＷＬ及び冗長ワード線ＲＷＬの選択は、ロウ制御回路１２によって行われる。ロウ制御回路１２は、コマンドデコーダ２１から出力されるロウ制御信号ＲＣＴＬＳによって制御され、アドレスラッチ回路２２を介して供給されるロウアドレスＲＡＤＤに応じて所定のワード線ＷＬを選択する。また、ロウアドレスＲＡＤＤが不良のあるワード線ＷＬのアドレス情報を示している場合、ロウ制御回路１２は、不良のあるワード線ＷＬの代わりに冗長ワード線ＲＷＬを選択する。不良のあるワード線ＷＬのアドレス情報は、不良アドレス記憶回路３１，３２に保持されている。不良アドレス記憶回路３１，３２の詳細については後述する。
【００１５】
ビット線ＢＬの選択は、カラム制御回路１３によって行われる。カラム制御回路１３は、コマンドデコーダ２１から出力されるカラム制御信号ＣＣＴＬＳによって制御され、アドレスラッチ回路２２を介して供給されるカラムアドレスＣＡＤＤに応じて所定のビット線ＢＬを選択する。ビット線ＢＬは、センス回路１４内のセンスアンプＳＡに接続されている。
【００１６】
図１に示すように、半導体装置１０には外部クロック信号ＣＬＫが入力されるクロック端子４１と、外部コマンドアドレス信号Ｃ／Ａが入力されるコマンドアドレス端子４２が設けられている。外部クロック信号ＣＬＫ及び外部コマンドアドレス信号Ｃ／Ａは、入力回路４０に供給される。
【００１７】
入力回路４０は、外部クロック信号ＣＬＫに基づいて内部クロック信号ＰＣＬＫ０を生成し、これをクロック生成回路２３に供給する。クロック生成回路２３は、内部クロック信号ＰＣＬＫ０に基づいてタイミング調整された内部クロック信号ＰＣＬＫ１を生成し、これを半導体装置１０内の各回路ブロックに供給する。これにより、半導体装置１０内の各回路ブロックは、内部クロック信号ＰＣＬＫ１に同期した動作を行う。
【００１８】
入力回路４０は、外部コマンドアドレス信号Ｃ／Ａに基づいて内部コマンドアドレス信号ＰＣ／Ａを生成する。内部コマンドアドレス信号ＰＣ／Ａは、コマンド信号とアドレス信号を含んでおり、コマンド信号についてはコマンドデコーダ２１に供給され、アドレス信号についてはアドレスラッチ回路２２に供給される。
【００１９】
コマンドデコーダ２１は、コマンド信号がアクティブコマンドを示している場合、ロウ制御信号ＲＣＴＬＳを活性化させる。これにより、アドレスラッチ回路２２にラッチされたロウアドレスＲＡＤＤがロウ制御回路１２に供給される。また、コマンドデコーダ２１は、コマンド信号がリードコマンド又はライトコマンドを示している場合、カラム制御信号ＣＣＴＬＳを活性化させる。これにより、アドレスラッチ回路２２にラッチされたカラムアドレスＣＡＤＤがカラム制御回路１３に供給される。
【００２０】
これにより、リード動作時においては、ビット線ＢＬを介してメモリセルＭＣ又は冗長メモリセルＲＭＣから読み出されたデータがセンスアンプＳＡによって増幅され、増幅されたデータＤＡＴＡがデータ制御回路１５に供給される。データ制御回路１５は、データＤＡＴＡをパラレルシリアル変換してデータ入出力回路１６に転送する。データ入出力回路１６は、データＤＡＴＡをデータ入出力端子１７から外部に出力する。
【００２１】
また、ライト動作時においては、データ入出力端子１７に入力されたデータＤＡＴＡがデータ入出力回路１６を介してデータ制御回路１５に供給される。データ制御回路１５は、データＤＡＴＡをシリアルパラレル変換してセンス回路１４に転送する。これにより、入力されたデータＤＡＴＡは、選択されたビット線ＢＬを介してメモリセルＭＣ又は冗長メモリセルＲＭＣに書き込まれる。
【００２２】
コマンドデコーダ２１は、コマンド信号がモードレジスタセットコマンドを示している場合、モードレジスタ２４の設定値を書き換える。モードレジスタ２４は、半導体装置１０の動作モードを示すパラメータが設定されるレジスタである。一例として、モードレジスタ２４にＰＰＲイネーブル（Post Package Repair Enable）がセットされた場合、モードレジスタ２４はイネーブル信号ＰＰＲＥＮを活性化させる。イネーブル信号ＰＰＲＥＮは、不良アドレス記憶回路３１に供給される。不良アドレス記憶回路３１は、パッケージング後に生じた不良ワード線ＷＬのアドレス情報を記憶する回路であり、ユーザ側でのプログラミングが可能である。不良アドレス記憶回路３１に記憶可能なアドレス数は非常に限られており、例えば１バンク当たり１アドレスである。
【００２３】
また、内部コマンドアドレス信号ＰＣ／Ａが所定のプログラムコマンドを示している場合、ヒューズ制御回路２５が活性化し、ヒューズ制御信号ＲＤＣＴＬＳが不良アドレス記憶回路３２に供給される。不良アドレス記憶回路３２は、ウェハ状態で生じた不良ワード線ＷＬのアドレスを記憶する回路であり、出荷前にメーカ側においてプログラムされる。不良アドレス記憶回路３２に記憶可能なアドレス数は、製造段階で発生しうる不良アドレス数に応じて設計され、例えば数千アドレス分用意される。
【００２４】
不良アドレス記憶回路３１，３２には、プログラム電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶが供給される。プログラム電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶは、それぞれ電源端子４３，４４を介して外部から供給される電源電位ＶＤＤ及び接地電位ＶＳＳに基づき、電源回路４５によって生成される。尚、プログラム電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶを電源回路４５で発生させる代わりに、プログラム電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶを外部から供給する構成としてもよい。この場合、プログラム電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶ用の外部端子を設ける。
【００２５】
図２は、不良アドレス記憶回路３２の回路図である。
【００２６】
図２に示すように、不良アドレス記憶回路３２は、それぞれ不良のあるワード線ＷＬのアドレス情報を記憶するｎ＋１個のヒューズセット回路ＲＤＡＦ０〜ＲＤＡＦｎと、ヒューズセット回路ＲＤＡＦ０〜ＲＤＡＦｎを制御する制御信号生成回路３３を備える。制御信号生成回路３３は、ヒューズ制御信号ＲＤＣＴＬＳに基づき、ヒューズセット回路ＲＤＡＦ０〜ＲＤＡＦｎをそれぞれ選択する選択信号ＲＤＳＥＬ０〜ＲＤＳＥＬｎを生成する。ヒューズセット回路ＲＤＡＦ０〜ＲＤＡＦｎは、第２のアドレス保持回路に相当する。
【００２７】
ヒューズセット回路ＲＤＡＦ０〜ＲＤＡＦｎは、ロウアドレスＲＡＤＤを構成するビットＲＡ００〜ＲＡ１０を共通に受ける。本例では、ロウアドレスＲＡＤＤがビットＲＡ００〜ＲＡ１０からなる１１ビット構成であるが、本発明がこれに限定されるものではない。
【００２８】
ヒューズセット回路ＲＤＡＦ０〜ＲＤＡＦｎは、ロウアドレスＲＡＤＤのビットＲＡ００〜ＲＡ１０にそれぞれ対応する１１個のヒューズ回路ＡＦｉ００〜ＡＦｉ１０（ｉ＝０〜ｎ）と、イネーブル用のヒューズ回路ＡＦｉＥＮ（ｉ＝０〜ｎ）からなる１２個のヒューズ回路によってそれぞれ構成されている。例えば、ヒューズセット回路ＲＤＡＦ０は、１１個のヒューズ回路ＡＦ０００〜ＡＦ０１０とイネーブル用のヒューズ回路ＡＦ０ＥＮによって構成されている。各ヒューズ回路ＡＦｉ００〜ＡＦｉ１０，ＡＦｉＥＮは、任意の論理値を記録することができる。つまり、不良アドレスをデコードされていない状態で記憶する。これにより、不良アドレス記憶回路３２は、ｎ＋１個の不良アドレスを記憶することが可能である。
【００２９】
ヒューズセット回路ＲＤＡＦ０〜ＲＤＡＦｎにそれぞれ記憶された不良アドレスＲＡＤＤ０〜ＲＤＡＤＤｎは、図１に示す不良アドレスＲＤＡＤＤに対応し、第４のアドレス信号を構成する。不良アドレスＲＡＤＤ０〜ＲＤＡＤＤｎは、それぞれビットＲＡＦｉ００〜ＲＡＦｉ１０，ＲＡＦｉＥＮ（ｉ＝０〜ｎ）からなる１２ビット構成である。
【００３０】
図３は、不良アドレス記憶回路３１の回路図である。
【００３１】
図３に示すように、不良アドレス記憶回路３１は、イネーブル信号ＰＰＲＥＮによって活性化される制御信号生成回路３４と、４つの部分デコーダ５０〜５３からなるデコーダ回路５４と、４つのブロック６０〜６３からなるアドレス保持回路６４と、４つの部分エンコーダ７０〜７３からなるエンコーダ回路７４と、４つの部分ラッチ８０〜８３からなるラッチ回路８４を備える。制御信号生成回路３４は、第２の制御回路に相当する。
【００３２】
ここで、部分デコーダ５０、ブロック６０、部分エンコーダ７０及び部分ラッチ８０からなる回路は、ロウアドレスＲＡＤＤのビットＲＡ００〜ＲＡ０２からなる３ビットを処理する処理回路ＰＰＲＣ０を構成する。また、部分デコーダ５１、ブロック６１、部分エンコーダ７１及び部分ラッチ８１からなる回路は、ロウアドレスＲＡＤＤのビットＲＡ３０〜ＲＡ０５からなる３ビットを処理する処理回路ＰＰＲＣ１を構成する。さらに、部分デコーダ５２、ブロック６２、部分エンコーダ７２及び部分ラッチ８２からなる回路は、ロウアドレスＲＡＤＤのビットＲＡ０６〜ＲＡ０８からなる３ビットを処理する処理回路ＰＰＲＣ２を構成する。そして、部分デコーダ５３、ブロック６３、部分エンコーダ７３及び部分ラッチ８３からなる回路は、ロウアドレスＲＡＤＤのビットＲＡ０９，ＲＡ１０及びイネーブルビットＥＮからなる３ビットを処理する処理回路ＰＰＲＣ３を構成する。
【００３３】
ここで、不良アドレス記憶回路３１に入力されるロウアドレスＲＡＤＤは、不良のあるワード線ＷＬを示す第１のアドレス信号に相当し、エンコードされた状態の信号である。
【００３４】
部分デコーダ５０〜５３はいずれもイネーブル信号ＰＰＲＥＮによって活性化され、ロウアドレスＲＡＤＤのそれぞれ対応するアドレス部分をデコードする。部分デコーダ５０の回路図は図４に示されており、ロウアドレスＲＡＤＤに含まれるビットＲＡ００〜ＲＡ０２からなる３ビットのアドレス部分をデコードし、これによりデコード結果である８ビットのデコードアドレス信号ＤＥＣＲＡ００〜ＤＥＣＲＡ０７を生成する。したがって、８ビットのデコードアドレス信号ＤＥＣＲＡ００〜ＤＥＣＲＡ０７のうち、活性レベル（ハイレベル）となるのは１ビットのみであり、残りの７ビットは必ず非活性レベル（ローレベル）となる。但し、イネーブル信号ＰＰＲＥＮがローレベルに非活性化している場合、８ビットのデコードアドレス信号ＤＥＣＲＡ００〜ＤＥＣＲＡ０７は全て非活性レベル（ローレベル）となる。
【００３５】
同様に、部分デコーダ５１は、ロウアドレスＲＡＤＤのビットＲＡ０３〜ＲＡ０５からなる３ビットのアドレス部分をデコードし、これによりデコード結果である８ビットのデコードアドレス信号ＤＥＣＲＡ１０〜ＤＥＣＲＡ１７を生成する。また、部分デコーダ５２は、ロウアドレスＲＡＤＤのビットＲＡ０６〜ＲＡ０８からなる３ビットのアドレス部分をデコードし、これによりデコード結果である８ビットのデコードアドレス信号ＤＥＣＲＡ２０〜ＤＥＣＲＡ２７を生成する。さらに、部分デコーダ５３は、ロウアドレスＲＡＤＤのビットＲＡ０９，ＲＡ１０からなる２ビットのアドレス部分とイネーブルビットＥＮをデコードし、これによりデコード結果である８ビットのデコードアドレス信号ＤＥＣＲＡ３０〜ＤＥＣＲＡ３７を生成する。
【００３６】
部分デコーダ５０〜５３から出力されるデコードアドレス信号は、それぞれ対応するブロック６０〜６３に供給される。図３に示すように、ブロック６０〜６３はそれぞれ８つのヒューズ回路を含み、それぞれデコードアドレス信号の対応するビットが供給される。
【００３７】
例えば、ブロック６０を構成するヒューズ回路ＡＦ００〜ＡＦ０７には、部分デコーダ５０から出力されるデコードアドレス信号ＤＥＣＲＡ００〜ＤＥＣＲＡ０７がそれぞれ供給される。また、ブロック６１を構成するヒューズ回路ＡＦ１０〜ＡＦ１７には、部分デコーダ５１から出力されるデコードアドレス信号ＤＥＣＲＡ１０〜ＤＥＣＲＡ１７がそれぞれ供給される。さらに、ブロック６２を構成するヒューズ回路ＡＦ２０〜ＡＦ２７には、部分デコーダ５２から出力されるデコードアドレス信号ＤＥＣＲＡ２０〜ＤＥＣＲＡ２７がそれぞれ供給される。そして、ブロック６３を構成するヒューズ回路ＡＦ３０〜ＡＦ３７には、部分デコーダ５３から出力されるデコードアドレス信号ＤＥＣＲＡ３０〜ＤＥＣＲＡ３７がそれぞれ供給される。
【００３８】
これらのブロック６０〜６３は、制御信号生成回路３４によって生成されるブロック選択信号ＰＰＲＷＲＴ０〜ＰＰＲＷＲＴ３によって選択的に活性化される。後述するように、ブロック選択信号ＰＰＲＷＲＴ０〜ＰＰＲＷＲＴ３は、プログラミング時において順次活性化する信号である。また、各ブロック６０〜６３に含まれるヒューズ回路には、プログラム電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶが供給されるとともに、その動作は、制御信号生成回路３４によって生成されるロード信号ＰＰＲＬＯＡＤ、プリチャージ信号ＰＰＲＰＲＥＢ及びバイアス信号ＰＰＲＢＩＡＳによって制御される。
【００３９】
各ブロック６０〜６３の出力信号ＡＦＯＵＴは、それぞれ対応する部分エンコーダ７０〜７３に供給される。出力信号ＡＦＯＵＴは、不良のあるワード線ＷＬを部分的にデコードされた状態で示す第２のアドレス信号に相当する。部分エンコーダ７０〜７３は、ブロック６０〜６３の出力信号ＡＦＯＵＴをそれぞれエンコードすることによって、不良アドレスＰＰＲＡＤＤの対応するアドレス部分を復元する。
【００４０】
例えば、ブロック６０から出力される８ビットの出力信号ＡＦＯＵＴ００〜ＡＦＯＵＴ０７は、部分エンコーダ７０によってエンコードされ、不良アドレスＰＰＲＡＤＤのビットＰＰＲＡ００〜ＰＰＲＡ０２からなる３ビットのアドレス部分を生成する。したがって、当該アドレス部分を構成する各ビットＰＰＲＡ００〜ＰＰＲＡ０２は、いずれも任意の論理レベルをとり、その値は不良アドレスＲＡＤＤのビットＲＡ００〜ＲＡ０２と一致する。
【００４１】
また、ブロック６１から出力される８ビットの出力信号ＡＦＯＵＴ１０〜ＡＦＯＵＴ１７は、部分エンコーダ７１によってエンコードされ、不良アドレスＰＰＲＡＤＤのビットＰＰＲＡ０３〜ＰＰＲＡ０５からなる３ビットのアドレス部分を生成する。さらに、ブロック６２から出力される８ビットの出力信号ＡＦＯＵＴ２０〜ＡＦＯＵＴ２７は、部分エンコーダ７２によってエンコードされ、不良アドレスＰＰＲＡＤＤのビットＰＰＲＡ０６〜ＰＰＲＡ０８からなる３ビットのアドレス部分を生成する。そして、ブロック６３から出力される８ビットの出力信号ＡＦＯＵＴ３０〜ＡＦＯＵＴ３７は、部分エンコーダ７３によってエンコードされ、不良アドレスＰＰＲＡＤＤのビットＰＰＲＡ０９，ＰＰＲＡ１０からなる２ビットのアドレス部分とイネーブルビットＥＮを生成する。
【００４２】
そして、部分エンコーダ７０〜７３から出力される不良アドレスＰＰＲＡＤＤのアドレス部分は、ラッチ信号に応答してそれぞれ対応する部分ラッチ８０〜８３にラッチされる。部分ラッチ８０〜８３にラッチされた不良アドレスＰＰＲＡ００〜ＰＰＲＡ１０，ＥＮは、図１に示すロウ制御回路１２に供給される。
【００４３】
図５は、部分エンコーダ７０に含まれる論理回路７０Ａ及びこれに対応するラッチＬの回路図である。
【００４４】
図５には、部分エンコーダ７０に含まれる論理回路のうち、不良アドレスＰＰＲＡＤＤのビットＰＰＲＡ００を生成する論理回路７０Ａが示されている。不良アドレスＰＰＲＡＤＤのビットＰＰＲＡ００を生成する論理回路は、ブロック６０の出力信号ＡＦＯＵＴ００，０３，０５，０７からなる４ビットを受けるＮＯＲゲート回路からなり、これら４ビットが全てローレベルである場合にビットＰＰＲＡ００をハイレベルとする。
【００４５】
ＮＯＲゲート回路から出力されたビットＰＰＲＡ００は、部分ラッチ８０に含まれるラッチＬを介して出力される。図５に示すように、ラッチＬはラッチ信号ＰＰＲＬＡＴの立ち上がりエッジに応答してビットＰＰＲＡ００を取り込む。また、ラッチＬに取り込まれたビットＰＰＲＡ００は、リセット信号ＰＰＲＲＳＴによってリセットされる。
【００４６】
図６は、ヒューズ回路ＡＦ００の回路図である。
【００４７】
図６に示すように、ヒューズ回路ＡＦ００は、ロード回路１１０、コネクト回路１２０及びセンス回路１３０を含む。
【００４８】
ロード回路１１０は、接続ノードＡＦＮと負電位ＶＢＢＳＶが供給される電源配線との間に接続されたアンチヒューズ素子ＡＦと、接続ノードＡＦＮと接続ノードＡＦＵとの間に挿入されたＮチャンネル型ＭＯＳトランジスタ１１１とを備える。アンチヒューズ素子ＡＦは、初期状態において絶縁されており、コネクト動作によって両端間に高電圧が印加されると絶縁破壊され、導通状態となる。
【００４９】
トランジスタ１１１は、アンチヒューズ素子ＡＦと接続ノードＡＦＵとの接続を制御するためのスイッチであり、そのゲート電極にはロード信号ＰＰＲＬＯＡＤが供給される。また、トランジスタ１１１の基板は負電位ＶＢＢＳＶが供給される電源配線に接続されている。
【００５０】
ロード信号ＰＰＲＬＯＡＤは、ロード動作時においてハイレベルに活性化する信号である。ロード動作時には、アンチヒューズ素子ＡＦを介して接続ノードＡＦＵは、プログラム電位ＶＢＢＳＶが供給される電源配線に接続される。接続ノードＡＦＵは、Ｐチャンネル型ＭＯＳトランジスタ１３６を介して、センス回路１３０内のセンスノードＡＦＢＬに接続される。トランジスタ１３６のゲート電極は、接地電位ＶＳＳに固定されているため、接続ノードＡＦＵが負電位となってもセンスノードＡＦＢＬが負電位となることはない。
【００５１】
コネクト回路１２０は、プログラム電位ＶＰＰＳＶが供給される電源配線と接続ノードＡＦＮとの間に接続されたＰチャンネル型ＭＯＳトランジスタ１２１を備える。トランジスタ１２１のゲート電極には、ブロック選択信号ＰＰＲＷＲＴ０及びデコードアドレス信号ＤＥＣＲＡ００を受けるＮＡＮＤゲート回路１２２の出力信号が供給される。これにより、ブロック選択信号ＰＰＲＷＲＴ０及びデコードアドレス信号ＤＥＣＲＡ００の両方がハイレベルに活性化すると、トランジスタ１２１がオンし、アンチヒューズ素子ＡＦの両端間に高電圧が印加される。アンチヒューズ素子ＡＦの両端間に高電圧が印加されると、絶縁破壊によりアンチヒューズ素子は導通状態に遷移する。
【００５２】
センス回路１３０は、Ｐチャンネル型ＭＯＳトランジスタ１３１及びＮチャンネル型ＭＯＳトランジスタ１３２からなるインバータ回路と、インバータ回路１３３が循環接続されたラッチ回路を構成している。そして、インバータ回路１３３の入力ノードがセンスノードＡＦＢＬに接続されている。ここで、トランジスタ１３１のソースには内部電位ＶＰＥＲＩが供給され、トランジスタ１３２のソースには接地電位ＶＳＳが供給される。内部電位ＶＰＥＲＩは、例えば１．０Ｖである。インバータ回路１３３の動作電源についても、内部電位ＶＰＥＲＩ及び接地電位ＶＳＳ間の電圧（１．０Ｖ）が用いられる。
【００５３】
また、トランジスタ１３１とセンスノードＡＦＢＬとの間には、Ｐチャンネル型のバイアストランジスタ１３４が接続されている。バイアストランジスタ１３４のゲート電極にはバイアス電位ＢＩＡＳが供給され、これにより、バイアス電位ＢＩＡＳに応じてセンスノードＡＦＢＬに流れるセンス電流の電流量が制御される。但し、バイアストランジスタ１３４を設けることは必須でない。
【００５４】
さらに、内部電位ＶＰＥＲＩが供給される電源配線とセンスノードＡＦＢＬとの間には、Ｐチャンネル型のプリチャージトランジスタ１３５が接続されている。プリチャージトランジスタ１３５のゲート電極にはプリチャージ信号ＰＰＲＰＲＥＢが供給される。これにより、プリチャージ信号ＰＰＲＰＲＥＢがローレベルに活性化すると、センスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【００５５】
以上、ヒューズ回路ＡＦ００の回路構成について説明したが、各ブロック６０〜６３に含まれる他のヒューズ回路についても、コネクト回路１２０に入力される信号の組み合わせが異なる他は、図６に示したヒューズ回路ＡＦ００と同じ回路構成を有している。さらに、不良アドレス記憶回路３２に含まれるヒューズ回路についても、コネクト回路１２０に入力される信号の組み合わせが異なる他は、図６に示したヒューズ回路ＡＦ００と同じ回路構成を有している。
【００５６】
次に、不良アドレス記憶回路３１の動作について説明する。
【００５７】
図７は、不良アドレス記憶回路３１の動作を説明するためのタイミング図である。
【００５８】
図７に示す例では、時刻ｔ１にモードレジスタセットコマンドが発行され、モードレジスタ２４にＰＰＲイネーブルが設定される。かかる動作はＰＰＲエントリ動作であり、これによりイネーブル信号ＰＰＲＥＮがハイレベルに活性化する。イネーブル信号ＰＰＲＥＮがハイレベルである期間は、不良アドレス記憶回路３１に対するプログラミングを行うことができる。本例では、時刻ｔ１７に再びモードレジスタセットコマンドが発行され、イネーブル信号ＰＰＲＥＮがローレベルに非活性化している。イネーブル信号ＰＰＲＥＮがハイレベルである期間は例えば２００ｍｓであり、その上限は規格によって定められている。
【００５９】
時刻ｔ１においてイネーブル信号ＰＰＲＥＮがハイレベルに活性化した後、時刻ｔ２にアクティブコマンドＡＣＴ及び不良アドレスＰＰＲＡＤＤが外部から入力される。アクティブコマンドＡＣＴが発行されると、図１に示したコマンドデコーダ２１はロウ制御信号ＲＣＴＬＳを活性化させる。これに応答して、イネーブルビットＥＮがハイレベルとなる。
【００６０】
また、図７に示す例では、不良アドレスＰＰＲＡＤＤを構成するビットＲＡ００〜ＲＡ１０のうち、ビットＲＡ００がハイレベルであり、他のビットＲＡ０１〜ＲＡ１０がローレベルである場合を示している。不良アドレスＰＰＲＡＤＤは、それぞれ対応する部分デコーダ５０〜５３に入力され、その値に応じてデコードアドレス信号ＤＥＣＲＡが生成される。
【００６１】
本例では、ビットＲＡ００がハイレベル、ビットＲＡ０１〜ＲＡ１０がローレベルであることから、部分デコーダ５０はデコードアドレス信号ＤＥＣＲＡ０１をハイレベルとし、部分デコーダ５１はデコードアドレス信号ＤＥＣＲＡ１０をハイレベルとし、部分デコーダ５２はデコードアドレス信号ＤＥＣＲＡ２０をハイレベルとし、部分デコーダ５３はデコードアドレス信号ＤＥＣＲＡ３４をハイレベルとする。その他のデコードアドレス信号は全てローレベルである。
【００６２】
その後、電源回路４５に含まれる図示しないポンピング回路の活性化により、時刻ｔ３においてプログラム電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶが発生する。この状態で、制御信号生成回路３４による制御によって、ブロック選択信号ＰＰＲＷＲＴ０〜ＰＰＲＷＲＴ３が順次活性化される。具体的には、時刻ｔ４〜ｔ５の期間Ｔ０にブロック選択信号ＰＰＲＷＲＴ０がハイレベルに活性化され、時刻ｔ６〜ｔ７の期間Ｔ１にブロック選択信号ＰＰＲＷＲＴ１がハイレベルに活性化され、時刻ｔ８〜ｔ９の期間Ｔ２にブロック選択信号ＰＰＲＷＲＴ２がハイレベルに活性化され、時刻ｔ１０〜ｔ１１の期間Ｔ３にブロック選択信号ＰＰＲＷＲＴ３がハイレベルに活性化される。
【００６３】
ブロック選択信号ＰＰＲＷＲＴ０がハイレベルである期間Ｔ０においては、ブロック６０が選択される。そして、部分デコーダ５０からブロック６０に供給されるデコードアドレス信号ＤＥＣＲＡ００〜ＤＥＣＲＡ０７は、上述の通りデコードアドレス信号ＤＥＣＲＡ０１のみがハイレベルであることから、ヒューズ回路ＡＦ０１に含まれるアンチヒューズ素子ＡＦに対してコネクト動作が行われる。他のヒューズ回路ＡＦ００，ＡＦ０２〜ＡＦ０７に対するコネクト状態は行われない。
【００６４】
ブロック選択信号ＰＰＲＷＲＴ１がハイレベルである期間Ｔ１においては、ブロック６１が選択される。そして、部分デコーダ５１からブロック６１に供給されるデコードアドレス信号ＤＥＣＲＡ１０〜ＤＥＣＲＡ１７は、上述の通りデコードアドレス信号ＤＥＣＲＡ１０のみがハイレベルであることから、ヒューズ回路ＡＦ１０に含まれるアンチヒューズ素子ＡＦに対してコネクト動作が行われる。他のヒューズ回路ＡＦ１１〜ＡＦ１７に対するコネクト状態は行われない。
【００６５】
ブロック選択信号ＰＰＲＷＲＴ２がハイレベルである期間Ｔ２においては、ブロック６２が選択される。そして、部分デコーダ５２からブロック６２に供給されるデコードアドレス信号ＤＥＣＲＡ２０〜ＤＥＣＲＡ２７は、上述の通りデコードアドレス信号ＤＥＣＲＡ２０のみがハイレベルであることから、ヒューズ回路ＡＦ２０に含まれるアンチヒューズ素子ＡＦに対してコネクト動作が行われる。他のヒューズ回路ＡＦ２１〜ＡＦ２７に対するコネクト状態は行われない。
【００６６】
ブロック選択信号ＰＰＲＷＲＴ３がハイレベルである期間Ｔ３においては、ブロック６３が選択される。そして、部分デコーダ５３からブロック６３に供給されるデコードアドレス信号ＤＥＣＲＡ３０〜ＤＥＣＲＡ３７は、上述の通りデコードアドレス信号ＤＥＣＲＡ３４のみがハイレベルであることから、ヒューズ回路ＡＦ３４に含まれるアンチヒューズ素子ＡＦに対してコネクト動作が行われる。他のヒューズ回路ＡＦ３０〜ＡＦ３３，ＡＦ３５〜ＡＦ３７に対するコネクト状態は行われない。
【００６７】
このように、期間Ｔ０〜Ｔ３においては、ブロック６０〜６３に含まれるそれぞれ１個のヒューズ回路に対してコネクト動作が実行される。したがって、４回のコネクト動作によってプログラミングが完了する。これは、不良アドレスＰＰＲＡＤＤを構成するビットＲＡ００〜ＲＡ１０の値とは関係なく、４個のヒューズ回路に対してコネクト動作を実行すれば必ずプログラミングが完了することを意味する。
【００６８】
次に、時刻ｔ１２にプリチャージ信号ＰＰＲＰＲＥＢがローレベルに活性化する。これにより、図６に示したプリチャージトランジスタ１３５がオンするため、センスノードＡＦＢＬがＶＰＲＥＩレベルにプリチャージされる。そして、時刻ｔ１３にプリチャージが解除されるとともに、バイアス信号ＰＰＲＢＩＡＳが所定のバイアスレベルとなり、且つ、ロード信号ＰＰＲＬＯＡＤがハイレベルに活性化する。これにより、ＶＰＲＥＩレベルにプリチャージされたセンスノードＡＦＢＬは、アンチヒューズ素子ＡＦを介してディスチャージされる。
【００６９】
この時、センスノードＡＦＢＬのディスチャージ量は、アンチヒューズ素子ＡＦの状態によって変化する。具体的には、アンチヒューズ素子ＡＦが高抵抗状態、つまり未コネクト状態である場合には、センスノードＡＦＢＬはほとんどディスチャージされないことから、センスノードＡＦＢＬはプリチャージレベルを維持する。この場合、当該ヒューズ回路の出力信号ＡＦＯＵＴはローレベルとなる。
【００７０】
これに対し、アンチヒューズ素子ＡＦが低抵抗状態、つまりコネクト状態である場合には、センスノードＡＦＢＬはアンチヒューズ素子ＡＦを介してディスチャージされることから、センスノードＡＦＢＬの電位がインバータ回路１３３の論理しきい値未満に低下する。この場合、当該ヒューズ回路の出力信号ＡＦＯＵＴはハイレベルとなる。
【００７１】
尚、本実施形態では、整流回路として機能するトランジスタ１３６がセンス回路１３０に含まれていることから、アンチヒューズ素子ＡＦがコネクト状態である場合であっても、センスノードＡＦＢＬの電位が負電位まで低下することがない。
【００７２】
そして、時刻ｔ１４にロード信号ＰＰＲＬＯＡＤがローレベルとなり、出力信号ＡＦＯＵＴのレベルが確定する。本例では、ブロック６０から出力される出力信号ＡＦＯＵＴ０１、ブロック６１から出力される出力信号ＡＦＯＵＴ１０、ブロック６２から出力される出力信号ＡＦＯＵＴ２０、ブロック６３から出力される出力信号ＡＦＯＵＴ３４がそれぞれハイレベルとなる。他の出力信号ＡＦＯＵＴは全てローレベルである。
【００７３】
これら出力信号ＡＦＯＵＴは、それぞれ対応する部分エンコーダ７０〜７３に入力され、それぞれ３ビットのアドレス部分に復元される。つまり、エンコードにより得られる不良アドレスＰＰＲＡＤＤの値は、デコード前における不良アドレスＰＰＲＡＤＤの値と同じである。
【００７４】
このようにして復元された不良アドレスＰＰＲＡＤＤは、時刻ｔ１５に活性化するラッチ信号ＰＰＲＬＡＴに応答して部分ラッチ８０〜８３にラッチされ、図１に示すロウ制御回路１２に供給される。不良アドレスＰＰＲＡＤＤを構成するビットＰＰＲＡ００〜ＰＰＲＲＡ１０のうち、ビットＰＰＲＲＡ００がハイレベルであり、他のビットＰＰＲＲＡ０１〜ＰＰＲＲＡ１０はローレベルである。
【００７５】
その後、時刻ｔ１６にプリチャージコマンドＰＲＥが発行されると、ロウ制御信号ＲＣＴＬＳがローレベルに戻るとともに、外部から入力された不良アドレスＰＰＲＡＤＤの値がリセットされる。そして、時刻ｔ１７にモードレジスタセットコマンドが発行され、モードレジスタ２４に設定されたＰＰＲイネーブルが解除される。かかる動作はＰＰＲイグジット動作であり、これによりイネーブル信号ＰＰＲＥＮがローレベルに戻る。
【００７６】
このように、本実施形態においては、不良アドレス記憶回路３１に対する不良アドレスＰＰＲＡＤＤの書き込みを４回のコネクト動作で必ず終了することができる。このため、一連のプログラミングに許容される時間が例えば２００ｍｓに制限されている場合であっても、当該期間内にプログラミングを完了することが可能となる。
【００７７】
尚、図７に示した時刻ｔ１２〜ｔ１５の動作は、不良アドレス記憶回路３１から不良アドレスＰＰＲＡＤＤを読み出すのに必要な動作であり、半導体装置１０に対する電源投入時においても実行される。これにより、不良アドレス記憶回路３１にプログラミングされた不良アドレスＰＰＲＡＤＤは、電源投入後、必ずロウ制御回路１２に供給される。この点は、不良アドレス記憶回路３２についても同様であり、不良アドレス記憶回路３２にプログラミングされた不良アドレスＲＤＡＤＤは、電源投入後、ロウ制御回路１２に供給される。
【００７８】
図８は、ロウ制御回路１２の構成を示すブロック図である。
【００７９】
図８に示すように、ロウ制御回路１２は、不良アドレスラッチ回路９１，９２を備えている。不良アドレスラッチ回路９１は、不良アドレス記憶回路３１から読み出された不良アドレスＰＰＲＡＤＤをラッチする回路であり、不良アドレスラッチ回路９２は、不良アドレス記憶回路３２から読み出された不良アドレスＲＤＡＤＤをラッチする回路である。不良アドレスラッチ回路９１，９２にラッチされたこれらの不良アドレスＰＰＲＡＤＤ，ＲＤＡＤＤは、ロウ制御回路１２に含まれる比較回路９３に供給される。
【００８０】
比較回路９３は、アクセスが要求されたロウアドレスＲＡＤＤと、不良アドレスラッチ回路９１，９２にラッチされた不良アドレスＰＰＲＡＤＤ，ＲＤＡＤＤとを比較する回路である。比較回路９３による比較の結果は、比較結果信号として出力される。アクセスが要求されたロウアドレスＲＡＤＤは、第３のアドレス信号に相当する。
【００８１】
図９は、比較回路９３の回路図である。
【００８２】
図９に示すように、比較回路９３は複数の単位比較回路９３ＰＰＲ，９３ＲＤ０〜９３ＲＤｎを含む。
【００８３】
単位比較回路９３ＰＰＲは、不良アドレスラッチ回路９１にラッチされた不良アドレスＰＰＲＡＤＤとアクセスが要求されたロウアドレスＲＡＤＤとを比較する回路であり、両者の全ビットが一致すると、ヒット信号ＨＩＴＰＰＲを活性化する。これにより、不良アドレスＰＰＲＡＤＤと同じ値を持ったロウアドレスＲＡＤＤに対してアクセスが要求されると、ヒット信号ＨＩＴＰＰＲが活性化される。但し、イネーブルビットＥＮがローレベルである場合には単位比較回路９３ＰＰＲは非活性化され、比較動作は行われない。
【００８４】
単位比較回路９３ＲＤ０〜９３ＲＤｎは、不良アドレスラッチ回路９２にラッチされた不良アドレスＲＤＡＤＤ０〜ＲＤＡＤＤｎと、アクセスが要求されたロウアドレスＲＡＤＤとをそれぞれ比較する回路である。そして、両者の全ビットが一致すると、対応するヒット信号ＨＩＴ０〜ＨＩＴｎを活性化する。これにより、不良アドレスＲＤＡＤＤ０〜ＲＤＡＤＤｎのいずれかと同じ値を持ったロウアドレスＲＡＤＤに対してアクセスが要求されると、対応するヒット信号ＨＩＴ０〜ＨＩＴｎが活性化される。但し、対応するイネーブルビットＲＡＦ０ＥＮ〜ＲＡＦｎＥＮがローレベルである場合には、当該単位比較回路９３ＲＤ０〜９３ＲＤｎは非活性化され、比較動作は行われない。
【００８５】
また、ヒット信号ＨＩＴＰＰＲ，ＨＩＴ０〜ＨＩＴｎは、ＯＲゲート回路Ｇに入力される。ＯＲゲート回路Ｇは、いずれかのヒット信号ＨＩＴＰＰＲ，ＨＩＴ０〜ＨＩＴｎがハイレベルに活性化すると、比較結果信号であるヒットフラグＨＩＴＦＬＧをハイレベルに活性化させる。
【００８６】
このようにして生成されるヒット信号ＨＩＴＰＰＲ，ＨＩＴ０〜ＨＩＴｎは、図８に示す置換アドレス生成回路９４に供給される。また、ヒットフラグＨＩＴＦＬＧは、図８に示すアドレスセレクタ９５に供給される。
【００８７】
置換アドレス生成回路９４は、ヒット信号ＨＩＴＰＰＲ，ＨＩＴ０〜ＨＩＴｎにそれぞれ対応するロウアドレスＲＲＡＤＤを記憶しており、ヒット信号ＨＩＴＰＰＲ，ＨＩＴ０〜ＨＩＴｎのいずれかが活性化すると、対応するロウアドレスＲＲＡＤＤを出力する。ロウアドレスＲＲＡＤＤは、アドレスセレクタ９５に供給される。
【００８８】
アドレスセレクタ９５は、ヒットフラグＨＩＴＦＬＧに基づいて、アクセスが要求されたロウアドレスＲＡＤＤ及び置換アドレス生成回路９４から供給されるロウアドレスＲＲＡＤＤのいずれか一方を選択する。具体的には、ヒットフラグＨＩＴＦＬＧが非活性状態である場合、アドレスセレクタ９５はアクセスが要求されたロウアドレスＲＡＤＤを選択し、これを第１の制御回路であるロウデコーダ９６に供給する。これにより、アクセスが要求されたロウアドレスＲＡＤＤに対応するワード線ＷＬが活性化される。
【００８９】
これに対し、ヒットフラグＨＩＴＦＬＧが活性状態である場合、アドレスセレクタ９５は置換アドレス生成回路９４から供給されるロウアドレスＲＲＡＤＤを選択し、これをロウデコーダ９６に供給する。これにより、不良ワード線ＷＬの代わりに冗長ワード線ＲＷＬが活性化され、不良ワード線ＷＬに対応するロウアドレスが救済される。
【００９０】
このように、本実施形態による半導体装置１０は、ユーザ側でのプログラムが可能な不良アドレス記憶回路３１を備えているため、パッケージング後に生じた不良ワード線ＷＬをユーザ側で冗長ワード線ＲＷＬに置換することができる。しかも、不良アドレス記憶回路３１は、プログラムすべきロウアドレスＰＰＲＡＤＤを複数のアドレス部分に分割し、各アドレス部分をデコードした状態でアンチヒューズ素子ＡＦに書き込んでいることから、コネクト動作を実行すべきアンチヒューズ素子ＡＦの数が少なくなる。これにより、不良アドレス記憶回路３１に対する一連のプログラミングに要する時間を短縮することが可能となる。
【００９１】
尚、不良アドレス記憶回路３１では、ロウアドレスＰＰＲＡＤＤを部分的にデコードした状態でアンチヒューズ素子ＡＦに書き込まれることから、必要なアンチヒューズ素子ＡＦの数は増加する。しかしながら、不良アドレス記憶回路３１にプログラミング可能なアドレス数は、例えば１バンク当たり１アドレス程度と非常に少ないことから、占有面積の増大はほとんど無視することができる。
【００９２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９３】
例えば、上記実施形態では、ヒューズ素子としてアンチヒューズ素子を用いた場合を例に説明したが、使用するヒューズ素子の種類が特に限定されるものではなく、電気的に書き込み可能な不揮発性記憶素子であればどのような種類のヒューズ素子を用いても構わない。また、ヒューズ素子としてアンチヒューズ素子を用いる場合であっても、その回路構成が図６に示した回路構成に限定されるものではない。
【００９４】
また、上記実施形態では、デコード前のアドレス部分のビット数をＭとした場合、各ブロックに含まれるヒューズ素子の数が２Ｍ個であるが、２Ｍ−１個としても構わない。この場合、デコード前のアドレス部分が所定の値（例えばオール０）であれば、全てのヒューズ素子を未プログラミング状態とすればよい。
【００９５】
さらに、上記実施形態では、ロウアドレスＲＡＤＤ及びイネーブルビットＥＮを３ビットのアドレス部分に分割してデコードしているが、各アドレス部分を構成するビット数は、２ビット以上であれば特に限定されない。
【００９６】
さらに、上記実施形態では、不良アドレス記憶回路３１，３２にロウアドレスを保持することにより、不良のあるワード線ＷＬの置換を行っているが、ロウアドレスの代わりにカラムアドレスを保持することにより、不良のあるビット線ＢＬの置換を行っても構わない。また、ワード線ＷＬ及びビット線ＢＬ以外の各種選択線の置換を行うことも可能である。
【符号の説明】
【００９７】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウ制御回路
１３      カラム制御回路
１４      センス回路
１５      データ制御回路
１６      データ入出力回路
１７      データ入出力端子
２１      コマンドデコーダ
２２      アドレスラッチ回路
２３      クロック生成回路
２４      モードレジスタ
２５      ヒューズ制御回路
３１，３２    不良アドレス記憶回路
３３，３４    制御信号生成回路
４０      入力回路
４１      クロック端子
４２      コマンドアドレス端子
４３，４４    電源端子
４５      電源回路
５０〜５３    部分デコーダ
５４      デコーダ回路
６０〜６３    ブロック
６４      アドレス保持回路
７０〜７３    部分エンコーダ
７０Ａ    論理回路
７４      エンコーダ回路
８０〜８３    部分ラッチ
８４      ラッチ回路
９１，９２    不良アドレスラッチ回路
９３      比較回路
９３ＰＰＲ，９３ＲＤ０〜９３ＲＤｎ    単位比較回路
９４      置換アドレス生成回路
９５      アドレスセレクタ
９６      ロウデコーダ
１１０    ロード回路
１１１    トランジスタ
１２０    コネクト回路
１２１    トランジスタ
１２２    ＡＮＤゲート回路
１３０    センス回路
１３１，１３２，１３６    トランジスタ
１３３    インバータ回路
１３４    バイアストランジスタ
１３５    プリチャージトランジスタ
ＡＦ      アンチヒューズ素子
ＡＦ００〜ＡＦ０７，ＡＦ１０〜ＡＦ１７，ＡＦ２０〜ＡＦ２７，ＡＦ３０〜ＡＦ３７    ヒューズ回路
ＡＦＢＬ  センスノード
ＡＦＮ    接続ノード
ＡＦＵ    接続ノード
ＢＬ      ビット線
Ｇ        ＯＲゲート回路
Ｌ        ラッチ
ＭＣ      メモリセル
ＰＰＲＣ０〜ＰＰＲＣ３    処理回路
ＲＤＡＦ０〜ＲＤＡＦｎ    ヒューズセット回路
ＲＭＣ    冗長メモリセル
ＲＷＬ    冗長ワード線
ＳＡ      センスアンプ
ＷＬ      ワード線
【図１】
2015207334.tif 000003
【図２】
2015207334.tif 000004
【図３】
2015207334.tif 000005
【図４】
2015207334.tif 000006
【図５】
2015207334.tif 000007
【図６】
2015207334.tif 000008
【図７】
2015207334.tif 000009
【図８】
2015207334.tif 000010
【図９】
2015207334.tif 000011