(57)【要約】【課題】可変キャパシタのスイッチング動作に悪影響を与えることを抑制することが可能な電子装置を提供する。【解決手段】実施形態に係る電子装置は、第１の電極及び第２の電極を備え、第１の電極と第２の電極との間に印加される電圧に応じて第１の状態及び第２の状態のいずれかを設定可能であり、第２の状態のときの方が第１の状態のときよりも第１の電極と第２の電極との間の距離が小さい少なくとも１つの可変キャパシタ１０ａと、第１の集積回路チップ１００内に含まれ、第２の状態を設定するための電圧を生成する昇圧回路２０と、昇圧回路で生成された電圧が印加され、第１の集積回路チップの外側に設けられた外部キャパシタ７０とを備える。【選択図】図１
2015211102.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極及び第２の電極を備え、前記第１の電極と前記第２の電極との間に印加される電圧に応じて第１の状態及び第２の状態のいずれかを設定可能であり、前記第２の状態のときの方が前記第１の状態のときよりも前記第１の電極と前記第２の電極との間の距離が小さい少なくとも１つの可変キャパシタと、
第１の集積回路チップ内に含まれ、前記第２の状態を設定するための電圧を生成する昇圧回路と、
前記昇圧回路で生成された電圧が印加され、前記第１の集積回路チップの外側に設けられた外部キャパシタと、
を備えたことを特徴とする電子装置。
【請求項２】
前記少なくとも１つの可変キャパシタは、前記第１の集積回路チップ内に含まれている
ことを特徴とする請求項１に記載の電子装置。
【請求項３】
前記少なくとも１つの可変キャパシタは、前記第１の集積回路チップとは別の第２の集積回路チップ内に含まれている
ことを特徴とする請求項１に記載の電子装置。
【請求項４】
前記第１の集積回路チップ、前記第２の集積回路チップ及び前記外部キャパシタは共通の被覆体で被覆されている
ことを特徴とする請求項３に記載の電子装置。
【請求項５】
前記第１の集積回路チップ及び前記第２の集積回路チップは共通の被覆体で被覆され、前記外部キャパシタは前記共通の被覆体の外側に設けられている
ことを特徴とする請求項３に記載の電子装置。
【請求項６】
前記第１の集積回路チップ内に含まれ、前記昇圧回路で生成された電圧が印加され、前記外部キャパシタのキャパシタンスよりも小さいキャパシタンスを有する内部キャパシタを、さらに備えた
ことを特徴とする請求項１に記載の電子装置。
【請求項７】
前記昇圧回路で生成される電圧をＶppと表し、前記少なくとも１つの可変キャパシタの全てを前記第１の状態から前記第２の状態に移行させることで生じる前記昇圧回路の出力電圧の電圧ドロップをΔＶと表し、前記第２の状態を設定するために必要な最小電圧をＶpiと表したとき、以下の関係
Ｖpp−ΔＶ＞Ｖpi
が満たされる
ことを特徴とする請求項１に記載の電子装置。
【請求項８】
前記昇圧回路で生成される電圧をＶppと表し、前記第２の状態を設定するために必要な最小電圧をＶpiと表し、前記外部キャパシタのキャパシタンスをＣext と表し、前記少なくとも１つの可変キャパシタの全てが前記第２の状態であるときの前記少なくとも１つの可変キャパシタのトータルのキャパシタンスをＣdownと表したとき、以下の関係
Ｃext ＞Ｖpi・Ｃdown／（Ｖpp−Ｖpi）
が満たされる
ことを特徴とする請求項１に記載の電子装置。
【請求項９】
前記昇圧回路の出力電圧が所定電圧に達するまで前記第２の状態を設定することを禁止するように制御を行う制御回路をさらに備える
ことを特徴とする請求項１に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いた可変キャパシタが提案されている。この可変キャパシタでは、２つの電極間に働く静電引力に応じて電極間距離を変化させることで、キャパシタンスを変化させることが可能である。具体的には、電極間距離が相対的に大きい状態（アップステート）と、電極間距離が相対的に小さい状態（ダウンステート）の、２つの状態をとることが可能である。アップステートからダウンステートに移行する際には、昇圧回路で生成された電圧が電極間に印加される。
【０００３】
昇圧回路で生成された電圧を可変キャパシタの電極間に印加する際、昇圧回路から可変キャパシタに電荷が移動する。その際に、昇圧回路の出力電圧が低下するといった問題や、アップステートからダウンステートへのスイッチング時間が長くなるといった問題が生じ、可変キャパシタのスイッチング動作に悪影響を与える。
【０００４】
したがって、可変キャパシタのスイッチング動作に悪影響を与えることを抑制することが可能な電子装置が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１６５５１９号公報
【特許文献２】特開２０１１−１７２３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
可変キャパシタのスイッチング動作に悪影響を与えることを抑制することが可能な電子装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る電子装置は、第１の電極及び第２の電極を備え、前記第１の電極と前記第２の電極との間に印加される電圧に応じて第１の状態及び第２の状態のいずれかを設定可能であり、前記第２の状態のときの方が前記第１の状態のときよりも前記第１の電極と前記第２の電極との間の距離が小さい少なくとも１つの可変キャパシタと、第１の集積回路チップ内に含まれ、前記第２の状態を設定するための電圧を生成する昇圧回路と、前記昇圧回路で生成された電圧が印加され、前記第１の集積回路チップの外側に設けられた外部キャパシタと、を備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態の構成を示したブロック図である。
【図２】実施形態に係り、アップステート時の可変キャパシタの状態を模式的に示した断面図である。
【図３】実施形態に係り、ダウンステート時の可変キャパシタの状態を模式的に示した断面図である。
【図４】実施形態に係り、可変キャパシタ部の回路構成例を示した電気回路図である。
【図５】実施形態に係り、可変キャパシタをアップステートからダウンステートに移行させるときの動作を説明するための図である。
【図６】実施形態に係り、電源投入時の電圧変化を説明するための図である。
【図７】第１の変更例の構成を示したブロック図である。
【図８】第１の変更例の構成を模式的に示した断面図である。
【図９】第２の変更例の構成を示したブロック図である。
【図１０】第２の変更例の構成を模式的に示した断面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を参照して説明する。
【００１０】
図１は、実施形態の構成を示したブロック図である。
【００１１】
図１に示した電子装置は、複数の可変キャパシタ１０ａを有する可変キャパシタ部１０、昇圧回路２０、内部キャパシタ３０、選択回路４０、制御回路５０、リミッタ６０、及び外部キャパシタ７０を備えている。
【００１２】
可変キャパシタ部１０、昇圧回路２０、内部キャパシタ３０、選択回路４０、制御回路５０、及びリミッタ６０は、同一の集積回路チップ１００内に含まれている。外部キャパシタ７０は、集積回路チップ１００の外側に設けられている。
【００１３】
図２及び図３は、可変キャパシタ１０ａの構成を模式的に示した断面図である。
【００１４】
可変キャパシタ１０ａは、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いて、半導体基板（図示せず）上に形成されている。この可変キャパシタ１０ａは、下部電極（第１の電極）１１、上部電極（第２の電極）１２、及び絶縁膜１３を含んでいる。
【００１５】
下部電極１１は、下地領域１４上に設けられ、下地領域１４に固定されている。上部電極１２は、下部電極１１に対向しており、可動である。絶縁膜１３は、上部電極１２と下部電極１１との間に位置し、下部電極１１上及び下地領域１４上に設けられている。
【００１６】
可変キャパシタ１０ａは、下部電極１１と上部電極１２との間に印加される電圧に応じて、アップステート（第１の状態）及びダウンステート（第２の状態）のいずれかの状態を設定することが可能である。すなわち、可変キャパシタ１０ａは、下部電極１１と上部電極１２との間に働く静電気力に応じて、アップステート及びダウンステートのいずれかの状態をとることができる。具体的には、下部電極１１と上部電極１２との間にプルイン電圧Ｖpi以上の電圧を印加することで、アップステートからダウンステートに移行させることが可能である。
【００１７】
図２はアップステートの場合を示しており、図３はダウンステートの場合を示している。図２に示されるように、アップステートでは、上部電極１２が下部電極１１上の絶縁膜１３から離間し、上部電極１２と下部電極１１との間にはスペースが存在している。図３に示されるように、ダウンステートでは、静電気力によって上部電極１２が下部電極１１に接近し、上部電極１２が絶縁膜１３に接している。したがって、下部電極１１と上部電極１２との間の距離は、ダウンステートのときの方がアップステートのときよりも小さい。
【００１８】
図４は、可変キャパシタ部１０の回路構成例を示した電気回路図である。本回路構成例では、可変キャパシタ部１０は、４つの可変キャパシタＣ１、Ｃ２、Ｃ４及びＣ８を有している。
【００１９】
可変キャパシタＣ２、Ｃ４及びＣ８のキャパシタンスはそれぞれ、可変キャパシタＣ１の２倍、４倍及び８倍である。具体的には、可変キャパシタＣ２、Ｃ４及びＣ８の電極面積がそれぞれ、可変キャパシタＣ１の電極面積の２倍、４倍及び８倍となっている。可変キャパシタＣ１、Ｃ２、Ｃ４及びＣ８のアップステート時の電極間距離は互いに等しく、可変キャパシタＣ１、Ｃ２、Ｃ４及びＣ８のダウンステート時の電極間距離も互いに等しい。可変キャパシタＣ１、Ｃ２、Ｃ４及びＣ８によって１６通りのキャパシタンスを実現することができる。
【００２０】
昇圧回路２０は、可変キャパシタ１０ａをダウンステートに設定するための電圧を生成するものである。例えば、電源電圧（例えば、３Ｖ）を昇圧して、昇圧電圧（例えば、３０Ｖ）が生成される。この昇圧回路２０はチャージポンプによって構成されている。
【００２１】
内部キャパシタ３０は、集積回路チップ１００内に設けられたキャパシタであり、昇圧回路２０で生成された昇圧電圧が印加される。具体的には、内部キャパシタ３０は昇圧回路２０に対して並列に接続されており、内部キャパシタ３０は昇圧電圧によって充電される。この内部キャパシタ３０のキャパシタンスは、後述する外部キャパシタ７０のキャパシタンスよりも小さい。
【００２２】
集積回路チップ１００の外側には、外部キャパシタ７０が設けられている。この外部キャパシタ７０にも、昇圧回路２０で生成された昇圧電圧が印加される。具体的には、外部キャパシタ７０は昇圧回路２０に対して並列に接続されており、外部キャパシタ７０は昇圧電圧によって充電される。この外部キャパシタ７０のキャパシタンスは、内部キャパシタ３０のキャパシタンスよりも十分に大きい。
【００２３】
集積回路チップ１００がアクティブな状態では、外部キャパシタ７０は常に充電状態に設定されている。すなわち、可変キャパシタ１０ａがアップステートからダウンステートに移行する前のスタンバイ状態、及び可変キャパシタ１０ａがダウンステートに移行した後の状態において、外部キャパシタ７０は常に充電状態に設定されている。
【００２４】
外部キャパシタ７０は、非常に大きなキャパシタンスを有している。具体的には、外部キャパシタ７０に充電されている電荷によって、可変キャパシタ部１０に含まれる全ての可変キャパシタ１０ａをアップステートからダウンステートに移行させることが可能である。すなわち、外部キャパシタ７０に充電されている電荷によって、各可変キャパシタ１０ａの下部電極１１と上部電極１２との間にプルイン電圧Ｖpi以上の電圧を印加することが可能である。
【００２５】
選択回路４０は、可変キャパシタ部１０に含まれる複数の可変キャパシタ１０ａから所望の少なくとも１つを選択するものである。選択された可変キャパシタ１０ａは、ダウンステートに設定される。この選択回路４０は、スイッチマトリクスによって構成されている。例えば、図４に示すように、可変キャパシタ部１０が４つの可変キャパシタＣ１、Ｃ２、Ｃ４及びＣ８を有している場合には、選択回路４０によって１６通りのキャパシタンスを設定することが可能である。
【００２６】
制御回路５０は、入力信号を受けて、図１に示した各部の制御を行うものである。具体的には、制御回路５０は、昇圧回路２０の昇圧制御や選択回路４０の選択制御等を行う。また、制御回路５０は、昇圧回路２０の出力が所定電圧に達するまで、可変キャパシタ１０ａがダウンステートに設定されることを禁止する。
【００２７】
リミッタ６０は、昇圧回路２０の出力電圧を基準電圧と比較するものである。リミッタ６０の比較結果は、制御回路５０に送られる。昇圧回路２０の出力電圧が基準電圧よりも低い場合には、制御回路５０により、可変キャパシタ１０ａがダウンステートに設定されることが禁止される。
【００２８】
次に、本実施形態の動作について説明する。
【００２９】
可変キャパシタ部１０に含まれる各可変キャパシタ１０ａの設定、すなわち各可変キャパシタ１０ａをアップステートにするかダウンステートにするかの設定は、制御回路５０への入力信号に基づいて行われる。制御回路５０は、入力信号に基づき、選択回路４０に制御信号（選択信号）を送る。選択回路４０では、制御信号（選択信号）に基づいてスイッチマトリクスが制御される。その結果、各可変キャパシタ１０ａがダウンステート又はアップステートに設定される。
【００３０】
選択回路４０には、昇圧回路２０の出力電圧（出力ノードの電圧）が供給されている。昇圧回路２０の出力ノードには外部キャパシタ７０が接続されており、外部キャパシタ７０は昇圧回路２０の出力ノードの電圧で予め充電されている。すでに述べたように、外部キャパシタ７０は、非常に大きなキャパシタンスを有している。したがって、アップステートからダウンステートに移行する際に、可変キャパシタ１０ａは外部キャパシタ７０に充電された電圧によって素早く充電される。
【００３１】
図５は、可変キャパシタ１０ａをアップステートからダウンステートに移行させるときの動作を説明するための図である。横軸は時間（ｔ）を示しており、縦軸は電圧（Ｖ）を示している。
【００３２】
図５において、Ｖppは、昇圧回路２０で生成される定常時の電圧である。定常時には、この電圧Ｖppで外部キャパシタ７０が充電されている。Ｖpiは、プルイン電圧であり、可変キャパシタ１０ａをダウンステートに設定するために必要な最小電圧に対応する。この電圧Ｖpi以上の電圧を可変キャパシタ１０ａの電極間に印加することで、可変キャパシタ１０ａをアップステートからダウンステートに移行させることができる。ΔＶは、可変キャパシタ部１０に含まれる全ての可変キャパシタ１０ａをアップステートからダウンステートに移行させることで生じる電圧ドロップ（昇圧回路２０の出力電圧の電圧Ｖppからのドロップ）である。
【００３３】
全ての可変キャパシタ１０ａをアップステートからダウンステートに確実に移行させるためには、電圧Ｖppから電圧ドロップΔＶを差し引いた値がプルイン電圧Ｖpiよりも大きくなる必要がある。したがって、上述したＶpp、Ｖpi及びΔＶは、以下の関係
Ｖpp−ΔＶ＞Ｖpi      （１）
を満たす必要がある。
【００３４】
また、全ての可変キャパシタ１０ａをアップステートからダウンステートに移行させるときには、電荷保存則により、以下の関係
Ｖpp（Ｃext＋Ｃint＋Ｃup）＝（Ｖpp−ΔＶ）（Ｃext＋Ｃint＋Ｃdown）    （２）
が満たされる。
【００３５】
式（２）において、Ｃext は外部キャパシタ７０のキャパシタンス値、Ｃint は内部キャパシタン３０のキャパシタンス値、Ｃupは全ての可変キャパシタ１０ａがアップステートであるときの可変キャパシタ１０ａのトータルのキャパシタンス値、Ｃdownは全ての可変キャパシタ１０ａがダウンステートであるときの可変キャパシタ１０ａのトータルのキャパシタンス値である。
【００３６】
式（１）及び式（２）から、キャパシタンス値Ｃext の好ましい条件を求めることができる。ここで、キャパシタンス値Ｃext は、キャパシタンス値Ｃint 及びキャパシタンス値Ｃupよりも十分に大きいものとする。すなわち、式（１）及び式（２）において、「Ｃext≫Ｃint」及び「Ｃext≫Ｃup」なる近似が成立するものとする。この場合、キャパシタンス値Ｃext の好ましい条件は、
Ｃext＞Ｖpi・Ｃdown／（Ｖpp−Ｖpi）      （３）
となる。
【００３７】
したがって、式（３）を満たすように外部キャパシタ７０のキャパシタンスＣext を設定することが好ましい。例えば、Ｖpp＝３０Ｖ、Ｖpi＝２５Ｖ、Ｃdown＝４００ｐＦ、とすると、Ｃext ＞２ｎＦ、となる。
【００３８】
図６（ａ）及び図６（ｂ）は、電源投入時の電圧変化を説明するための図である。図６（ａ）は、電源の電圧変化を示した図である。図６（ｂ）は、昇圧回路２０の出力ノードの電圧変化を示した図である。図６（ａ）及び図６（ｂ）いずれも、横軸は時間（ｔ）を示しており、縦軸は電圧（Ｖ）を示している。
【００３９】
図６（ａ）に示すように、電源投入後、時刻ｔ１で電源の電圧が電源電圧Ｖccに達する。しかしながら、図６（ｂ）に示すように、外部キャパシタ７０のキャパシタンスが非常に大きいため、時刻ｔ１では、昇圧回路２０の出力ノードの電圧は電圧Ｖppに達していない。
【００４０】
すでに述べたように、各可変キャパシタ１０ａは、プルイン電圧Ｖpi以上の電圧を可変キャパシタ１０ａの電極間に印加することで、可変キャパシタ１０ａをアップステートからダウンステートに移行させることができる。そのため、昇圧回路２０の出力ノードの電圧が所定電圧に達するまで、各可変キャパシタ１０ａがダウンステート状態に移行することを禁止する必要がある。したがって、上記所定電圧をＶpp0 とすると、所定電圧Ｖpp0を、可変キャパシタ１０ａをアップステートからダウンステートに移行させるための最小電圧（プルイン電圧Ｖpi）よりも大きくする必要がある。すなわち、Ｖpp0 及びＶpiは、以下の関係
Ｖpp0 ＞Ｖpi      （４）
を満たすことが好ましい。
【００４１】
リミッタ６０では、昇圧回路２０の出力ノードの電圧を基準電圧（所定電圧Ｖpp0）と比較する。比較結果は制御回路５０に送られ、昇圧回路２０の出力ノードの電圧が基準電圧（所定電圧Ｖpp0）よりも低い場合には、可変キャパシタ１０ａがダウンステートに設定されることが禁止される。具体的には、可変キャパシタ１０ａをダウンステートに設定するための入力コマンドの受け付けが禁止される。
【００４２】
以上のように、本実施形態では、昇圧回路２０等を含む集積回路チップ１００の外側に外部キャパシタ７０を設け、昇圧回路で生成された電圧で外部キャパシタ７０を充電している。
【００４３】
このように、外部キャパシタ７０を設けることで、可変キャパシタ１０ａをアップステートからダウンステートに移行させる際に、外部キャパシタ７０に充電されている電荷によって可変キャパシタ１０ａに所望の電圧を素早く印加することができる。したがって、外部キャパシタ７０のキャパシタンスを大きくすることで、可変キャパシタ１０ａをダウンステートに移行させる際に、昇圧回路２０の出力電圧が低下するといった問題や、アップステートからダウンステートへのスイッチング時間が長くなるといった問題を、的確に抑制することができる。その結果、可変キャパシタ１０ａのスイッチング動作に悪影響を与えることを抑制することが可能な電子装置を得ることができる。
【００４４】
また、外部キャパシタ７０は集積回路チップ１００の外側に設けられているので、集積回路チップ１００の面積を低減することができる。すなわち、外部キャパシタ７０は、大きなキャパシタンスを有しているため、占有面積が大きい。しかしながら、外部キャパシタ７０は集積回路チップ１００の外側に設けられているので、集積回路チップ１００自体の面積は小さくすることができる。
【００４５】
また、外部キャパシタ７０を設けることで、昇圧回路２０の出力ノードのリップルを低減することが可能である。このようなリップル低減効果は、高周波帯域でのノイズが問題となるＲＦ−ＭＥＭＳにおいて特に有効である。
【００４６】
また、外部キャパシタ７０を設けることで、外部キャパシタ７０に蓄積された電荷によって可変キャパシタ１０ａを駆動することができるため、消費電力を低減することも可能である。
【００４７】
また、式（１）或いは式（３）を満たすような条件を用いることにより、可変キャパシタ１０ａをアップステートからダウンステートに確実に移行させることができる。
【００４８】
また、昇圧回路２０の出力が所定電圧Ｖpp0 に達するまで、可変キャパシタ１０ａがダウンステートに設定されることを禁止することで、ダウンステートに設定するための入力コマンドを受け付けたときにのみ、可変キャパシタ１０ａをダウンステートに確実に移行させることができる。
【００４９】
なお、上述した実施形態では、昇圧回路２０等が含まれる集積回路チップ１００内に可変キャパシタ部１０が含まれていたが、集積回路チップ１００とは別の集積回路チップ（第２の集積回路チップ）内に可変キャパシタ部１０が含まれていてもよい。このような場合にも、上述した効果と同様の効果を得ることができる。以下、このような場合の例（第１の変更例、第２の変更例）について説明する。
【００５０】
図７は、第１の変更例の構成を示したブロック図である。図８は、第１の変更例の構成を模式的に示した断面図である。
【００５１】
図７に示すように、集積回路チップ１００（第１の集積回路チップ）内に、昇圧回路２０、内部キャパシタ３０、選択回路４０、制御回路５０、及びリミッタ６０が設けられている。可変キャパシタ部１０は、集積回路チップ１００とは別の集積回路チップ（第２の集積回路チップ）１１０内に設けられている。
【００５２】
本変更例では、集積回路チップ１００、集積回路チップ１１０及び外部キャパシタ７０によって１つのモジュール２００が構成されている。すなわち、本変更例では、図８に示すように、集積回路チップ１００、集積回路チップ１１０及び外部キャパシタ７０が共通の被覆体３００で被覆されている。
【００５３】
図８に示した例では、基板３１０上に集積回路チップ１００が配置され、集積回路チップ１００上に集積回路チップ１１０が配置されている。また、基板３１０上に外部キャパシタ７０が配置されている。集積回路チップ１００、集積回路チップ１１０及び外部キャパシタ７０は、共通の被覆体３００で被覆されている。被覆体３００には、樹脂が用いられる。
【００５４】
上述したように、本変更例では、外部キャパシタ７０を、集積回路チップ１００及び１１０とともにモジュール化している。そのため、信号遅延等を抑制することができ、特性に優れたデバイスを得ることが可能である。
【００５５】
図９は、第２の変更例の構成を示したブロック図である。図１０は、第２の変更例の構成を模式的に示した断面図である。
【００５６】
本変更例でも、集積回路チップ１００（第１の集積回路チップ）内に、昇圧回路２０、内部キャパシタ３０、選択回路４０、制御回路５０、及びリミッタ６０が設けられ、集積回路チップ１００とは別の集積回路チップ（第２の集積回路チップ）１１０内に、可変キャパシタ部１０が設けられている。
【００５７】
本変更例では、集積回路チップ１００及び集積回路チップ１１０によって１つのモジュールが構成され、外部キャパシタ７０は該モジュールの外側に設けられている。すなわち、本変更例では、図１０に示すように、集積回路チップ１００及び集積回路チップ１１０が共通の被覆体３００で被覆され、外部キャパシタ７０は共通の被覆体３００の外側に設けられている。
【００５８】
図１０に示した例では、基板３１０上に集積回路チップ１００が配置され、集積回路チップ１００上に集積回路チップ１１０が配置されている。集積回路チップ１００及び集積回路チップ１１０は、共通の被覆体３００で被覆されている。この共通の被覆体３００の外側に、外部キャパシタ７０が設けられている。
【００５９】
上述したように、本変更例では、外部キャパシタ７０が、集積回路チップ１００及び１１０のモジュールの外側に設けられている。そのため、モジュールを小さくすることが可能である。
【００６０】
なお、上述した実施形態及び変更例では、可変キャパシタ部１０は複数の可変キャパシタ１０ａを含んでいたが、可変キャパシタ部１０は少なくとも１つの可変キャパシタ１０ａを含んでいればよい。すなわち、可変キャパシタ部１０が単一の可変キャパシタ１０ａを含んでいてもよい。可変キャパシタ部１０が単一の可変キャパシタ１０ａを含んでいる場合にも、上述した実施形態と同様の効果を得ることが可能である。
【００６１】
以下、上述した実施形態の内容について付記する。
【００６２】
［付記１］
第１の電極及び第２の電極を備え、前記第１の電極と前記第２の電極との間に印加される電圧に応じて第１の状態及び第２の状態のいずれかを設定可能であり、前記第２の状態のときの方が前記第１の状態のときよりも前記第１の電極と前記第２の電極との間の距離が小さい少なくとも１つの可変キャパシタと、
第１の集積回路チップ内に含まれ、前記第２の状態を設定するための電圧を生成する昇圧回路と、
前記昇圧回路で生成された電圧が印加され、前記第１の集積回路チップの外側に設けられた外部キャパシタと、
を備えたことを特徴とする電子装置。
【００６３】
［付記２］
前記少なくとも１つの可変キャパシタは、前記第１の集積回路チップ内に含まれている
ことを特徴とする付記１に記載の電子装置。
【００６４】
[付記３]
前記少なくとも１つの可変キャパシタは、前記第１の集積回路チップとは別の第２の集積回路チップ内に含まれている
ことを特徴とする付記１に記載の電子装置。
【００６５】
[付記４]
前記第１の集積回路チップ、前記第２の集積回路チップ及び前記外部キャパシタは共通の被覆体で被覆されている
ことを特徴とする付記３に記載の電子装置。
【００６６】
[付記５]
前記第１の集積回路チップ、前記第２の集積回路チップ及び前記外部キャパシタは、基板上に設けられている
ことを特徴とする付記４に記載の電子装置。
【００６７】
[付記６]
前記第１の集積回路チップ及び前記第２の集積回路チップは共通の被覆体で被覆され、前記外部キャパシタは前記共通の被覆体の外側に設けられている
ことを特徴とする付記３に記載の電子装置。
【００６８】
[付記７]
前記第１の集積回路チップ、前記第２の集積回路チップ及び前記外部キャパシタは、基板上に設けられている
ことを特徴とする付記６に記載の電子装置。
【００６９】
[付記８]
前記第１の集積回路チップ内に含まれ、前記昇圧回路で生成された電圧が印加され、前記外部キャパシタのキャパシタンスよりも小さいキャパシタンスを有する内部キャパシタを、さらに備えた
ことを特徴とする付記１に記載の電子装置。
【００７０】
[付記９]
前記昇圧回路で生成される電圧をＶppと表し、前記少なくとも１つの可変キャパシタの全てを前記第１の状態から前記第２の状態に移行させることで生じる前記昇圧回路の出力電圧の電圧ドロップをΔＶと表し、前記第２の状態を設定するために必要な最小電圧をＶpiと表したとき、以下の関係
Ｖpp−ΔＶ＞Ｖpi
が満たされる
ことを特徴とする付記１に記載の電子装置。
【００７１】
[付記１０]
前記昇圧回路で生成される電圧をＶppと表し、前記第２の状態を設定するために必要な最小電圧をＶpiと表し、前記外部キャパシタのキャパシタンスをＣext と表し、前記少なくとも１つの可変キャパシタの全てが前記第２の状態であるときの前記少なくとも１つの可変キャパシタのトータルのキャパシタンスをＣdownと表したとき、以下の関係
Ｃext ＞Ｖpi・Ｃdown／（Ｖpp−Ｖpi）
が満たされる
ことを特徴とする付記１に記載の電子装置。
【００７２】
[付記１１]
前記昇圧回路の出力電圧が所定電圧に達するまで前記第２の状態を設定することを禁止するように制御を行う制御回路をさらに備える
ことを特徴とする付記１に記載の電子装置。
【００７３】
[付記１２]
前記所定電圧をＶpp0 と表し、前記第２の状態を設定するために必要な最小電圧をＶpiと表したとき、以下の関係
Ｖpp0 ＞Ｖpi
が満たされる
ことを特徴とする付記１１に記載の電子装置。
【００７４】
[付記１３]
前記制御回路は、前記第１の集積回路チップに含まれる
ことを特徴とする付記１１に記載の電子装置。
【００７５】
[付記１４]
前記少なくとも１つの可変キャパシタの所望の少なくとも１つを選択して前記第２の状態を設定する選択回路をさらに備える
ことを特徴とする付記１に記載の電子装置。
【００７６】
[付記１５]
前記選択回路は、前記第１の集積回路チップに含まれる
ことを特徴とする付記１４に記載の電子装置。
【００７７】
[付記１６]
前記第１の電極は固定されており、前記第２の電極は可動である
ことを特徴とする付記１に記載の電子装置。
【００７８】
[付記１７]
前記可変キャパシタは、前記第１の電極と前記第２の電極との間に位置し、前記第１の電極上に設けられた絶縁膜をさらに備える
ことを特徴とする付記１６に記載の電子装置。
【００７９】
[付記１８]
前記第２の状態が設定されているときに、前記第２の電極は前記絶縁膜に接している
ことを特徴とする付記１７に記載の電子装置。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１０…可変キャパシタ部      １０ａ…可変キャパシタ
１１…下部電極      １２…上部電極      １３…絶縁膜      １４…下地領域
２０…昇圧回路      ３０…内部キャパシタ      ４０…選択回路
５０…制御回路      ６０…リミッタ      ７０…外部キャパシタ
１００…集積回路チップ      １１０…集積回路チップ
２００…モジュール      ３００…被覆体      ３１０…基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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