(57)【要約】【課題】冗長な構成を採用することなく、基準電圧回路又は基準電流回路に異常が発生したか否かを監視できる異常監視回路を提供する。【解決手段】バンドギャップリファレンスを用いて基準電圧Ｖrefを発生させる基準電圧回路２１と、この基準電圧回路２１とは独立に構成され、バンドギャップリファレンスを用いて基準電流Ｉrefを発生させる基準電流回路３５とを備え、Ｉ／Ｖ変換部５１によって、基準電流Ｉrefに応じた比較用の閾値電圧ＶＴＨ，ＶＴＬを発生させる。比較部５２は、基準電圧Ｖrefが閾値電圧ＶＴＨ，ＶＴＬに基づき決定される正常電圧範囲を超えると異常信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
バンドギャップリファレンスを用いて基準電圧を発生させる基準電圧回路（２１）と、
この基準電圧回路とは独立に構成され、バンドギャップリファレンスを用いて基準電流を発生させる基準電流回路（３５）と、
前記基準電流に応じた比較用電圧を発生させる電流／電圧変換回路（５１）と、
前記基準電圧が、前記比較用電圧に基づき決定される正常電圧範囲を超えると、異常信号を出力する異常信号出力回路（５２）とを備えることを特徴とする異常監視回路。
【請求項２】
前記電流／電圧変換回路は、前記基準電流を抵抗素子（ΔＲ，Ｒ０）に通電することで、前記基準電圧を上回る上限比較電圧と、前記基準電圧を下回る下限比較電圧とを生成することを特徴とする請求項１記載の異常監視回路。
【請求項３】
前記異常信号出力回路（５２）は、入力端子の一方に前記上限比較電圧と前記下限比較電圧とがそれぞれ与えられ、入力端子の他方に前記基準電圧が与えられる２つのコンパレータ（５３，５４）と、
入力端子のそれぞれが、前記２つのコンパレータの出力端子に接続されるＡＮＤゲート（５５）とで構成されることを特徴とする請求項２記載の異常監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧回路又は基準電流回路に異常が発生したことを監視するための回路に関する。
【背景技術】
【０００２】
特許文献１では、基準電源回路が出力する電圧が正常か否かを監視するために２つの基準電源回路を設け、それらの電圧を比較する構成を採用している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３１２３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のように基準電源回路を２つ設ける構成は冗長であることに加え、それぞれの電圧を精度良く監視するためには、各基準電源回路の製造ばらつきを吸収するため電圧レベルを調整する回路が必要になる。電圧調整用の回路は、例えばラダー抵抗と切替えスイッチとで構成したり、昇圧が必要であればレギュレータも追加する必要がある。したがって、各基準電源回路にそれぞれ電圧調整回路を設けると回路面積が増大する。また、２つの基準電源回路に同じ構成を採用すると、同じ動作モードにより誤動作が発生する可能性があり、異常を検出できなくなることも考えられる。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、冗長な構成を採用することなく、基準電圧回路又は基準電流回路に異常が発生したか否かを監視できる異常監視回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の異常監視回路によれば、バンドギャップリファレンスを用いて基準電圧を発生させる基準電圧回路と、この基準電圧回路とは独立に構成され、バンドギャップリファレンスを用いて基準電流を発生させる基準電流回路とを備え、前記基準電流に応じた比較用電圧を電流／電圧変換回路により発生させる。そして、異常信号出力回路は、前記基準電圧が比較用電圧に基づき決定される正常電圧範囲を超えると異常信号を出力する。
【０００７】
すなわち、回路装置において、基準電圧と基準電流とを利用するものは一般的であるから、基準電圧回路及び基準電流回路を利用することは特段回路面積を増大することにはならない。そして、基準電流に応じた比較用電圧を発生さて、基準電圧が比較用電圧に基づき決定される正常電圧範囲を超えた際には、基準電圧回路又は基準電流回路の少なくとも一方に異常が発生したことを示すので、それらを相互に監視することができる。また、基準電圧回路と基準電流回路とは互いに構成が異なるので、双方が同じ動作モードで誤動作することはなく信頼性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態であり、ＢＧＲ回路部，ＩＲＥＦ回路部及び異常監視回路の構成を示す図
【図２】基準電圧回路及び電圧調整回路の構成を詳細に示す図
【図３】基準電流回路の構成を詳細に示す図
【図４】電流調整回路の構成を詳細に示す図
【図５】通信システムの構成を示す機能ブロック図
【発明を実施するための形態】
【０００９】
以下、一実施形態について説明する。図５に示すように、本実施形態の異常監視回路が適用される通信システムは、マスタであるＥＣＵ１と、スレーブであるセンサユニット２との間で電力線通信（ＰＬＣ：Power Line Communication）を行うものである。ＥＣＵ１とセンサユニット２とは電力線３により接続されており、ＥＣＵ１は、電力線３により直流電源をセンサユニット２に供給すると共に、交流的に変化する通信信号を重畳してセンサユニット２に送信する。
【００１０】
センサユニット２において、電力線３は、安定化電源バッファ４及びＰＬＣインターフェイス５に接続されている。安定化電源バッファ（ＢＵＦ）４は、例えばレギュレータやＮチャネルＭＯＳＦＥＴによるソースフォロアで構成され、電力線３により伝送される直流電源を安定化させて各内部回路に供給する。ＰＬＣインターフェイス５は、電力線３により伝送される直流電源を除去して通信信号を受信・復調すると、復調した信号をＭＣＵ（Micro Control Unit）６に入力する。また、ＭＣＵ６より入力される送信データに基づき直流電源に重畳させた送信信号を、電力線３を介してＥＣＵ１に送信する。
【００１１】
安定化電源バッファ４からの直流電源は、ＢＧＲ回路部７及びＩＲＥＦ回路部８に供給されている。ＢＧＲ回路部７は、バンドギャップリファレンスを用いて基準電圧Ｖrefを生成し、ＰＬＣインターフェイス５及びレギュレータ（ＲＥＧ）９に入力する。ＩＲＥＦ回路部８も、同じくバンドギャップリファレンスを用いて基準電流Ｉrefを生成し、ＰＬＣインターフェイス５に入力する。ＰＬＣインターフェイス５は、入力される基準電圧Ｖref，基準電流Ｉrefを、内部において例えば通信信号の送信，受信・復調処理などに使用する。
【００１２】
レギュレータ９は、安定化電源バッファ４より供給される直流電源と、入力される基準電圧Ｖrefに基づき内部電源を生成して、ＡＦＥ（Analog Front End）部１０に供給する。ＡＦＥ部１０は、センサユニット２に接続されている、例えばエアバッグ用衝突検知加速度センサであるセンサ１１の出力信号を増幅してＭＣＵ６に入力する。
基準電圧Ｖref，基準電流Ｉrefは、異常監視部１２にも入力されている。異常監視部１２は、ＢＧＲ回路部７及びＩＲＥＦ回路部８の双方について、異常がないか否かを監視する回路であり、異常を検出すると検出信号をＭＣＵ６入力する。
【００１３】
図２に示すように、ＢＧＲ回路部７は、基準電圧回路２１及び電圧調整回路２２で構成されている。基準電圧回路２１は、バンドギャップリファレンスを用いて定電圧を発生させる周知の構成であり、オペアンプ２３の出力端子とグランドとの間に、抵抗素子２４及び２５並びにダイオード（又はダイオード接続されたトランジスタ）２６の直列回路と、抵抗素子２７及びダイオード２８の直列回路とが並列に接続されている。抵抗素子２４及び２５の共通接続点と、抵抗素子２７及びダイオード２８の共通接続点とは、オペアンプ２３の反転入力端子，非反転入力端子にそれぞれ接続されている。
【００１４】
電圧調整回路２２は、非反転増幅回路で構成されており、オペアンプ２９の非反転入力端子は、可変抵抗素子３０を介してオペアンプ２３の出力端子に接続されていると共に、可変抵抗素子３１及び抵抗素子３２の直列回路を介してグランドに接続されている。オペアンプ２９の出力端子は、抵抗素子３３及び３４の直列回路を介してグランドに接続されており、抵抗素子３３及び３４の共通接続点は、オペアンプ２９の反転入力端子に接続されている。電圧調整回路２２は、可変抵抗素子３０又は３１の抵抗値を変化させることで基準電圧回路２１より入力されるバンドギャップ基準電圧に対する増幅率を変化させて、オペアンプ２９より出力される基準電圧Ｖrefが調整可能となっている。
【００１５】
図１に示すように、ＩＲＥＦ回路部８は、基準電流回路３５及び電流調整回路３６で構成されている。基準電流回路３５は、バンドギャップリファレンスを用いて定電流を発生させる周知の構成であり、図３に示すように、電源側よりカスコード接続される４段のカレントミラー回路３７〜４０を備えている。カレントミラー回路３７は、ＰチャネルＭＯＳＦＥＴ３７ａ〜３７ｃで構成され、これらのゲートはＰチャネルＭＯＳＦＥＴ３７ｂのドレインに共通に接続されている。カレントミラー回路３８は、カレントミラー回路３７と同様にＰチャネルＭＯＳＦＥＴ３８ａ〜３８ｃで構成され、これらのゲートはＰチャネルＭＯＳＦＥＴ３８ｂのドレインに共通に接続されている。
【００１６】
カレントミラー回路３９は、ＮチャネルＭＯＳＦＥＴ３９ａ及び３９ｂで構成され、これらのゲートはＮチャネルＭＯＳＦＥＴ３９ａのドレインに共通に接続されている。カレントミラー回路４０は、ＮチャネルＭＯＳＦＥＴ４０ａ及び４０ｂで構成され、これらのゲートはＮチャネルＭＯＳＦＥＴ４０ａのドレインに共通に接続されている。ＮチャネルＭＯＳＦＥＴ４０ａのソースは、抵抗素子４１及びダイオード４２の並列回路を介してグランドに接続されている。ＮチャネルＭＯＳＦＥＴ４０ｂのソースは、抵抗素子４３と、並列接続されたダイオード４４及び４５との直列回路を介してグランドに接続されていると共に、抵抗素子４６を介してグランドに接続されている。
【００１７】
基準電流回路３５は、抵抗素子４３側に流れる電流PTATがダイオード４４及び４５により負の温度特性を有し、抵抗素子４６側に流れる電流CTATが正の温度特性を有するので、これらの組み合わせにより温度特性をキャンセルしたバンドギャップ基準電流を、ＰチャネルＭＯＳＦＥＴ３８ｃのドレインより電流調整回路３６に供給する。
【００１８】
図４に示すように、電流調整回路３６は、ＮチャネルＭＯＳＦＥＴ４７ａ及び４７によりグランド側に接続されるカレントミラー回路４７を備えており、これらのゲートはＮチャネルＭＯＳＦＥＴ４７ａのドレインに共通に接続されている。また、前記ドレインに、基準電流回路３５からのバンドギャップ基準電流が入力される。電源側には、ＰチャネルＭＯＳＦＥＴ４８ａ〜４８ｄで構成されるカレントミラー回路４８が構成されており、これらのゲートはＰチャネルＭＯＳＦＥＴ４８ａのドレインに共通に接続されている。また、前記ドレインは、ＮチャネルＭＯＳＦＥＴ４７ｂのドレインに接続されている。
【００１９】
ＰチャネルＭＯＳＦＥＴ４８ｂ〜４８ｄのドレインは、ＰチャネルＭＯＳＦＥＴ４９ｂ〜４９ｄのソースにそれぞれ接続されている。ＰチャネルＭＯＳＦＥＴ４９ｂ〜４９ｄのドレインは共通に接続されて、基準電流Ｉrefの出力端子となっている。また、ＰチャネルＭＯＳＦＥＴ４９ｂ〜４９ｄのゲートには、スイッチ回路５０ｂ〜５０ｄがそれぞれ接続されている。スイッチ回路５０ｂ〜５０ｄは、それぞれ調整ビットにより制御され、ＰチャネルＭＯＳＦＥＴ４９ｂ〜４９ｄのゲートを、ハイレベル（オフ），ローレベル（オン）に切り換える構成となっている。これにより、基準電流Ｉrefの電流値を調整する。
【００２０】
図１に示すように、異常監視部１２は、Ｉ／Ｖ変換部５１（電流／電圧変換回路）及び比較部５２（異常信号出力回路）を備えている。Ｉ／Ｖ変換部５１は、抵抗素子ΔＲ及びＲ０の直列回路で構成されており、抵抗素子ΔＲの一端（上端側）に基準電流Ｉrefが供給され、抵抗素子Ｒ０の一端はグランドに接続されている。
【００２１】
比較部５２は、コンパレータ５３及び５４とＮＡＮＤゲート５５とで構成されている。コンパレータ５３の非反転入力端子は抵抗素子ΔＲの一端に接続され、コンパレータ５４の反転入力端子は抵抗素子ΔＲの他端（下端側）に接続されている。そして、コンパレータ５３の反転入力端子，コンパレータ５４の非反転入力端子には基準電圧Ｖrefが与えられている。ＮＡＮＤゲート５５の入力端子は、コンパレータ５３及び５４の出力端子にそれぞれ接続されており、ＮＡＮＤゲート５５の出力端子からは、ハイアクティブの異常検出信号が出力される。
【００２２】
次に、本実施形態の作用について説明する。Ｉ／Ｖ変換部５１に基準電流Ｉrefが供給されることで、コンパレータ５３の非反転入力端子には閾値電圧ＶＴＨが与えられ、コンパレータ５４の反転入力端子には閾値電圧ＶＴＬが与えられる。コンパレータ５３及び５４は基準電圧Ｖrefをこれらの閾値電圧ＶＴＨ，ＶＴＬと比較する。すなわち、基準電圧Ｖrefが
ＶＴＬ≦Ｖref≦ＶＴＨ
の正常電圧範囲内にあれば、コンパレータ５３及び５４の出力は何れもハイレベルとなるので、ＮＡＮＤゲート５５の出力はローレベルを示す。この時、基準電圧Ｖref及び基準電流Ｉrefは、何れも正常な範囲にあると言える。
【００２３】
尚、閾値電圧ＶＴＬの電位は基準電流Ｉrefの値と抵抗素子Ｒ０の抵抗値とで決まり、閾値電圧ＶＴＨ，ＶＴＬの電位差は、基準電流Ｉrefの値と抵抗素子ΔＲの抵抗値とで決まる。したがって、基準電圧Ｖref及び基準電流Ｉrefが何れも標準値を示す場合に、基準電圧Ｖrefが上記電位差の中間値となるように各値を予め調整しておく。
【００２４】
一方、
Ｖref＜ＶＴＬ，ｏｒ，ＶＴＨ＜Ｖref
となった場合、ＮＡＮＤゲート５５の出力はハイレベルを示すので、ＭＣＵ６は、基準電圧Ｖref又は基準電流Ｉrefの何れかが異常な値になったことを認識できる。
【００２５】
以上のように本実施形態によれば、バンドギャップリファレンスを用いて基準電圧Ｖrefを発生させる基準電圧回路２１と、この基準電圧回路２１とは独立に構成され、バンドギャップリファレンスを用いて基準電流Ｉrefを発生させる基準電流回路３５とを備え、Ｉ／Ｖ変換部５１によって、基準電流Ｉrefに応じた比較用の閾値電圧ＶＴＨ，ＶＴＬを発生させる。そして、比較部５２は、基準電圧Ｖrefが閾値電圧ＶＴＨ，ＶＴＬに基づき決定される正常電圧範囲を超えると異常信号を出力する。
【００２６】
すなわち、センサユニット２において、基準電圧Ｖrefと基準電流Ｉrefとを利用する構成はごく一般的であり、基準電圧回路２１及び基準電流回路３５を利用することは特段回路面積の増大には繋がらない。そして、基準電流Ｉrefに応じた閾値電圧ＶＴＨ，ＶＴＬを発生させて、基準電圧Ｖrefが正常電圧範囲を超えた際には、基準電圧回路２１又は基準電流回路３５の少なくとも一方に異常が発生したことを示すので、ＭＣＵ６はそれらを相互に監視できる。また、基準電圧回路２１と基準電流回路３５とは構成が異なるので、双方が同じ動作モードで誤動作することはなく信頼性を向上させることができる。
【００２７】
また、Ｉ／Ｖ変換部５１は、基準電流Ｉrefを抵抗素子ΔＲ及びＲ０に通電することで、基準電圧Ｖrefを上回る上限閾値電圧ＶＨと、基準電圧Ｖrefを下回る下限閾値電圧ＶＬとを生成するので、正常電圧範囲を抵抗素子ΔＲ及びＲ０によって容易に設定できる。
【００２８】
加えて、異常監視部１２を、入力端子の一方に上限閾値電圧ＶＨと下限閾値電圧ＶＬとがそれぞれ与えられ、入力端子の他方に基準電圧Ｖrefが与えられる２つのコンパレータ５３及び５４と、入力端子のそれぞれが、コンパレータ５３及び５４の出力端子に接続されるＮＡＮＤゲート５５とで構成した。したがって、異常信号の出力を簡単に行うことができる。
【００２９】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
基準電圧回路，基準電流回路の構成は、図２，図３に示したものに限らずバンドギャップリファレンスを用いて定電圧，定電流を発生させる回路であれば具体構成は問わない。
電圧調整回路２２，電流調整回路３６は、必要に応じて設ければ良い。
比較部５２の構成は、図１に示すものに限らない。例えば、基準電圧Ｖrefを上限閾値電圧ＶＨ，下限閾値電圧ＶＬの何れか一方のみと比較しても良い。
ＮＡＮＤゲート５５をＡＮＤゲートに置き換え、異常信号をローアクティブにしても良い。
センサユニット２に限ることなく、バンドギャップリファレンスを用いて構成される基準電圧回路及び基準電流回路を備えているものであれば適用が可能である。
【符号の説明】
【００３０】
図面中、１２は異常監視部、２１は基準電圧回路、２２は電圧調整回路、３５は基準電流回路、３６は電流調整回路、５１はＩ／Ｖ変換部（電流／電圧変換回路）、５２は比較部（異常信号出力回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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