(57)【要約】【課題】本発明は、インダクタアセンブリーに関し、より詳細には、インダクタを基板に実装する上で方向性に対する信頼度の高いインダクタアセンブリーに関する。【解決手段】本発明によるインダクタアセンブリーは、実装面として提供される下面とこれに対応する上面、長さ方向の両側面及び幅方向の両側面を備える誘電体本体、及び上記本体の下面及び長さ方向の両側面に形成された外部電極を含むインダクタと、上面に上記インダクタの外部電極と電気的に連結されるパッドを備える基板と、上記外部電極と上記パッドを電気的に連結するはんだと、を含み、上記パッドの幅方向の長さをａ、上記外部電極の幅方向の長さをｂ、上記パッドの長さ方向の長さをｄ、上記外部電極の長さ方向の長さをｅとしたとき、上記ａ、ｂ、ｄ、ｅの関係が一定の数学式を満たすインダクタアセンブリーを提供する。【選択図】図７
2015142127.tif 000002
【特許請求の範囲】
【請求項１】
実装面として提供される一方の面とこれに対応する他方の面、第１の方向において対向する両面及び前記第１の方向とは異なる第２の方向において対向する両面を備える誘電体本体、及び前記本体の前記一方の面及び前記第１の方向において対向する両面に形成された外部電極を含むインダクタと、
表面に前記インダクタの外部電極と電気的に連結されるパッドを備える基板と、
前記外部電極と前記パッドを電気的に連結するはんだと、
を含み、
前記パッドの前記第２の方向の長さをａ、前記外部電極の前記第２の方向の長さをｂとしたとき、下記の数学式１を満たす、インダクタアセンブリー。
【数１】
2015142127.tif 000011
【請求項２】
前記パッドの前記第１の方向の長さをｄ、前記外部電極の前記第１の方向の長さをｅとしたとき、下記の数学式２を満たす、請求項１に記載のインダクタアセンブリー。
【数２】
2015142127.tif 000012
【請求項３】
前記本体は、複数の誘電体層が積層されて形成される、請求項１または２に記載のインダクタアセンブリー。
【請求項４】
前記インダクタは、前記複数の誘電体層の各々の誘電体層上に形成され、コイル構造を有するように接続された導体パターンをさらに含む、請求項３に記載のインダクタアセンブリー。
【請求項５】
前記外部電極は、前記本体の前記第２の方向において対向する両面にさらに形成される、請求項１から４の何れか１項に記載のインダクタアセンブリー。
【請求項６】
前記誘電体本体の表面のうち前記外部電極が形成されていない領域に絶縁層が形成される、請求項１から５の何れか１項に記載のインダクタアセンブリー。
【請求項７】
前記誘電体本体の表面全体に絶縁層が形成され、前記絶縁層上に前記外部電極が形成される、請求項１から５の何れか１項に記載のインダクタアセンブリー。
【請求項８】
実装面として提供される一方の面とこれに対応する他方の面、第１の方向において対向する両面及び前記第１の方向と異なる第２の方向において対向する両面を備える誘電体本体、及び前記本体の前記一方の面及び前記第１の方向において対向する両面に形成された外部電極を含むインダクタと、
表面に前記インダクタの外部電極と電気的に連結されるパッドを備える基板と、
前記外部電極と前記パッドを電気的に連結するはんだと、
を含み、
前記パッドの前記第２の方向の長さをａ、前記外部電極の前記第２の方向の長さをｂとしたとき、下記の数学式３を満たす、インダクタアセンブリー。
【数３】
2015142127.tif 000013
【請求項９】
前記パッドの前記第１の方向の長さをｄ、前記外部電極の前記第１の方向の長さをｅとしたとき、下記の数学式４を満たす、請求項８に記載のインダクタアセンブリー。
【数４】
2015142127.tif 000014
【請求項１０】
前記本体は、複数の誘電体層が積層されて形成される、請求項８または９に記載のインダクタアセンブリー。
【請求項１１】
前記インダクタは、前記複数の誘電体層の各々の誘電体層上に形成され、コイル構造を有するように接続された導体パターンをさらに含む、請求項１０に記載のインダクタアセンブリー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタアセンブリーに関し、より詳細には、インダクタを基板に実装する上で方向性に対する信頼度の高いインダクタアセンブリーに関する。
【背景技術】
【０００２】
チップ電子部品の一つであるインダクタ（Ｉｎｄｕｃｔｏｒ）は、抵抗及びキャパシタと共に電子回路をなしてノイズ（Ｎｏｉｓｅ）を除去する代表的な受動素子であり、電磁気的特性を用いてキャパシタ（Ｃａｐａｃｉｔｏｒ）と組み合わせて特定周波数帯域の信号を増幅させる共振回路、フィルター（Ｆｉｌｔｅｒ）回路等の構成に用いられる。
【０００３】
最近では、各種の通信デバイス又はディスプレーデバイス等のＩＴデバイスの小型化及び薄膜化の加速化に伴い、このようなＩＴデバイスに用いられるインダクタ、キャパシタ、トランジスタ等の各種の素子の小型化及び薄型化に対する研究も行われている。これに伴い、インダクタから小型で且つ高密度の自動表面実装が可能なチップへの転換が急速に行われており、薄膜の絶縁基板の上下面にメッキで形成されるコイルパターンの上に磁性粉末を樹脂と混合して形成させた薄膜型インダクタの開発が行われている。
【０００４】
また、このような小型化及び薄型化に伴い、電子部品の実装も高集積化されており、実装される電子部品の間の空間も最小化されている。
【０００５】
一方、通常のチップ型インダクタの内部コイル構造では、インダクタ本体の上部及び下部に位置するイン／アウトリードを電気的に連結するために外部電極を本体の外面に塗布しその上にメッキ層を形成する。これにより、インダクタ本体の六つの外部面に外部電極が形成される。
【０００６】
このような通常のチップ型インダクタの場合、セラミック本体の上面にも外部電極が形成されているため、セラミック本体の上面に形成された外部電極と金属缶が接触して短絡が発生し、電子部品セットが誤作動を起こす可能性がある。
【０００７】
よって、本出願人は、下記の特許文献１で、インダクタの上面の外部電極を除去することにより電子部品セットが金属缶と接触しても短絡等の干渉問題が発生しないチップ型コイル部品を提案していた。
【０００８】
他方で、上記のようなチップ型インダクタを基板に実装する場合は、はんだ付けにより基板に備えられたパッドと外部電極を電気的に連結して実装する。しかしながら、上記はんだ付けを行うにあたり、図１に示しているように基板に備えられたパッド２１１とインダクタの外部電極１３１、１３２との間に離隔距離が存在すると、メッキ成長過程で基板に備えられたパッド２１１とインダクタの外部電極１３１、１３２との間に不均一な引力が作用してインダクタの実装角度がずれる現象が発生してしまう。
【０００９】
よって、近接するチップ部品間の短絡現象やはんだ付け不良の問題が発生する可能性がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】韓国公開特許第１０‐２０１２‐０１２２５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記のような問題を解決するためのものであり、インダクタを基板に実装する上で方向性に対する信頼度の高いインダクタアセンブリーを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明によるインダクタアセンブリーは、実装面として提供される下面とこれに対応する上面、長さ方向の両側面及び幅方向の両側面を備える誘電体本体、及び上記本体の下面及び長さ方向の両側面に形成された外部電極を含むインダクタと、上面に上記インダクタの外部電極と電気的に連結されるパッドを備える基板と、上記外部電極と上記パッドを電気的に連結するはんだと、を含み、上記パッドの幅方向の長さをａ、上記外部電極の幅方向の長さをｂとしたとき、下記の数学式１を満たすことができる。
【００１３】
【数１】
2015142127.tif 000003
【００１４】
本発明によるインダクタアセンブリーは、上記パッドの長さ方向の長さをｄ、上記外部電極の長さ方向の長さをｅとしたとき、下記の数学式２を満たすことができる。
【００１５】
【数２】
2015142127.tif 000004
【００１６】
本発明によるインダクタアセンブリーにおいて、上記本体は、複数の誘電体層が積層されて形成されることができる。
【００１７】
本発明によるインダクタアセンブリーにおいて、上記インダクタは、上記誘電体層上に形成され、コイル構造を有するように接続された導体パターンをさらに含むことができる。
【００１８】
本発明によるインダクタアセンブリーにおいて、上記外部電極は、上記本体の幅方向の両側面にさらに形成されることができる。
【００１９】
本発明によるインダクタアセンブリーは、上記誘電体本体の表面のうち上記外部電極が形成されていない領域に絶縁層が形成されることができる。
【００２０】
本発明によるインダクタアセンブリーは、上記誘電体本体の表面全体に絶縁層が形成され、上記絶縁層上に外部電極が形成されることができる。
【００２１】
本発明によるインダクタアセンブリーは、実装面として提供される下面とこれに対応する上面、長さ方向の両側面及び幅方向の両側面を備える誘電体本体、及び上記本体の下面及び長さ方向の両側面に形成された外部電極を含むインダクタと、上面に上記インダクタの外部電極と電気的に連結されるパッドを備える基板と、上記外部電極と上記パッドを電気的に連結するはんだと、を含み、上記パッドの幅方向の長さをａ、上記外部電極の幅方向の長さをｂとしたとき、下記の数学式３を満たすことができる。
【００２２】
【数３】
2015142127.tif 000005
【００２３】
本発明によるインダクタアセンブリーは、上記パッドの長さ方向の長さをｄ、上記外部電極の長さ方向の長さをｅとしたとき、下記の数学式４を満たすことができる。
【００２４】
【数４】
2015142127.tif 000006
【発明の効果】
【００２５】
本発明によるインダクタアセンブリーによれば、インダクタを基板に実装する上で方向性に対する信頼度が高いため、近接するチップ間の短絡やはんだ付け不良を防止することができる。
【図面の簡単な説明】
【００２６】
【図１】インダクタの基板への実装時のアライメントのずれを説明するための概念図である。
【図２】本発明の一実施例によるインダクタアセンブリーの斜視図である。
【図３】図２のＡ‐Ａ'に沿う断面図である。
【図４】本発明の一実施例によるインダクタの斜視図である。
【図５】本発明の一実施例によるインダクタの斜視図である。
【図６】本発明の一実施例によるインダクタの分解斜視図である。
【図７】本発明の一実施例による基板アセンブリーにおける外部電極とパッドとの寸法関係を説明するための概略図である。
【図８】パッドの幅方向の長さ（ａ）と長さ方向の長さ（ｄ）、及び外部電極の幅方向の長さ（ｂ）と長さ方向の長さ（ｅ）を変化させてアライメントのずれ角度（θ）を測定した参照データである。
【図９】パッドの幅方向の長さ（ａ）と長さ方向の長さ（ｄ）、及び外部電極の幅方向の長さ（ｂ）と長さ方向の長さ（ｅ）を変化させてアライメントのずれ角度（θ）を測定した参照データである。
【発明を実施するための形態】
【００２７】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２８】
図２は本発明の一実施例によるインダクタアセンブリー２００の斜視図であり、図３は図２のＡ‐Ａ'に沿う断面図であり、図４及び図５は本発明の一実施例によるインダクタ１００の斜視図であり、図６は本発明の一実施例によるインダクタ１００の分解斜視図である。
【００２９】
本発明の実施例を明確に説明するために方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、インダクタ１００の長さ方向の寸法は幅方向の寸法より大きくても良い。また、厚さ方向は、誘電体層が積層された積層方向と同じ概念で用いられる。長さ方向は第１の方向の一例であってよく、幅方向は第２の方向の一例であってよい。
【００３０】
図２及び図３を参照すると、本発明の一実施例によるインダクタアセンブリー２００は、インダクタ１００と、上記インダクタ１００が実装される基板２１０と、上記インダクタ１００と上記基板２１０を電気的に連結させるはんだ２２０と、を含むことができる。
【００３１】
図４〜図６を参照すると、本発明の一実施例によるインダクタ１００は、誘電体本体１１０と、複数の導体パターン１２１、１２２、１２３と、上記導体パターン１２１、１２２、１２３を連結してコイルを形成する複数のビア電極１５０と、を含むことができる。
【００３２】
また、上記誘電体本体１１０の下面及び長さ方向の両側面には外部電極１３１、１３２が形成されることができる。
【００３３】
一方、図５を参照すると、上記外部電極１３１、１３２は、上記誘電体本体１１０の幅方向の両側面にさらに形成されることができる。
【００３４】
この際、上記誘電体本体１１０の上面及び下面には、上記誘電体本体１１０の内部に印刷された複数の導体パターン１２１、１２２、１２３を保護するために、上部及び下部カバー層１１１、１１２がさらに形成されることができる。
【００３５】
上記上部及び下部カバー層１１１、１１２は、フェライトシートで形成された単一又は複数の誘電体層を厚さ方向に積層して形成されることができる。
【００３６】
上記誘電体本体１１０は、複数の誘電体層１１３を厚さ方向に積層した後に焼成することにより形成される。上記誘電体本体１１０の形状、寸法及び誘電体層１１３の積層数は、本実施例に限定されない。
【００３７】
一方、上記誘電体層１１３はフェライトシートであれば良い。
【００３８】
ここで、上記誘電体本体１１０の外面のうち上記外部電極１３１、１３２が形成されていない領域には絶縁層（図示せず）が形成されることができる。
【００３９】
上記絶縁層（図示せず）によって、外部の水分、異物等から上記誘電体本体１１０が汚染されることを防止することができる。
【００４０】
上記絶縁層（図示せず）は、シリコン、エポキシ等の材料を塗布して形成されることができ、ガラスをコーティングして形成されることもできる。
【００４１】
他方で、上記誘電体本体１１０の表面全体に絶縁層（図示せず）が形成され、上記絶縁層（図示せず）上に上記外部電極１３１、１３２が形成されることができる。即ち、上記誘電体本体１１０の表面全体を覆うように上記絶縁層（図示せず）を形成した後に上記外部電極１３１、１３２を形成することができる。これにより、上記外部電極１３１、１３２を貫通して侵入する異物等を遮断することができるため、より効率的に上記誘電体本体１１０を保護することができる。
【００４２】
上記導体パターン１２１、１２２、１２３は、それぞれの誘電体層１１３上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
【００４３】
例えば、上記導体パターン１２１、１２２、１２３は、銀（Ａｇ）、銅（Ｃｕ）を含む材料又はこれらの合金からなることができるが、本発明はこれに限定されるものではない。
【００４４】
また、上記導体パターン１２１、１２２、１２３が形成された上記誘電体層１１３の総積層数は、設計されるインダクタ１００に求められるインダクタンス値等の電気的特性を考慮して多様に変わっても良い。
【００４５】
他方で、上記導体パターン１２１、１２２、１２３のうち少なくとも二つは、上記誘電体本体１１０の両端面からそれぞれ引き出されるリード部を有する第１及び第２の連結パターン１２１、１２２で構成されることができる。
【００４６】
上記リード部は、上記誘電体本体１１０の両端面に形成された外部電極１３１、１３２と接触してそれぞれ電気的に連結されることができる。
【００４７】
ビア電極１５０は、上記誘電体層１１３に形成されたビアホールに電気伝導性に優れた導電性ペーストを充填して形成されることができる。
【００４８】
上記導電性ペーストは、例えば、銀（Ａｇ）、銀‐パラジウム（Ａｇ‐Ｐｄ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち少なくとも一つ又はこれらの合金からなることができるが、本発明はこれに限定されるものではない。
【００４９】
上記外部電極１３１、１３２は、上記誘電体本体１１０の下面及び長さ方向の両側面に形成されることができる。即ち、上記誘電体本体１１０の表面のうち三つの面に形成されることができる。また、上記外部電極１３１、１３２は、上記第１及び第２の連結パターン１２１、１２２の外部に引き出されるリード部と接触してそれぞれ電気的に連結されることができる。
【００５０】
上記外部電極１３１、１３２は、電気伝導性に優れた導電性金属材料からなることができる。
【００５１】
例えば、上記外部電極１３１、１３２は、銀（Ａｇ）又は銅（Ｃｕ）のうち少なくとも一つを含む材料又はこれらの合金からなることができるが、本発明はこれに限定されるものではない。
【００５２】
また、上記外部電極１３１、１３２の外表面には、必要に応じて、メッキ層としてニッケル（Ｎｉ）層（図示せず）及びスズ（Ｓｎ）層（図示せず）が内側から順次形成されることができる。
【００５３】
図３を参照すると、上記外部電極１３１、１３２の厚さ方向の長さｈ１は、上記誘電体本体１１０の下面から当該誘電体本体１１０の下面から最も遠くに位置した上記導体パターン１２１までの長さｈ２より大きく、上記誘電体本体１１０の下面から上記誘電体本体１１０の上面までの長さｈ３より小さければ良い。即ち、上記外部電極１３１、１３２は、上記誘電体本体１１０の上面には形成されない。
【００５４】
したがって、電子製品の小型化に応じて電子部品を高集積化する場合、インダクタ１００に形成された外部電極と電子製品セットをカバーする金属缶が接触することを防止することができるため、短絡、誤作動等の問題を防止することができる。
【００５５】
また、上記外部電極１３１、１３２がインダクタ１００の上面に形成されないことにより、空間確保等の問題を解消することができるため、製品の有効特性面積を増加させることができる。
【００５６】
さらに、製品の生産コスト低減効果を奏することができる。
【００５７】
基板２１０は、一面に上記外部電極１３１、１３２と電気的に接続されるパッド２１１を備えることができる。
【００５８】
上記パッド２１１は、電気伝導性に優れた導電性金属材料からなることができる。
【００５９】
例えば、上記パッド２１１は、銀（Ａｇ）又は銅（Ｃｕ）のうち少なくとも一つを含む材料又はこれらの合金からなることができるが、本発明はこれに限定されるものではない。
【００６０】
また、上記パッド２１１の外表面には、必要に応じて、メッキ層としてニッケル（Ｎｉ）層（図示せず）及びスズ（Ｓｎ）層（図示せず）が内側から順次形成されることができる。
【００６１】
上記はんだ２２０は、上記パッド２１１と上記外部電極１３１、１３２を電気的に連結することができる。
【００６２】
ここで、上記はんだ２２０は、ウェーブはんだ付け（Ｗａｖｅ  Ｓｏｌｄｅｒｉｎｇ）方式又はリフローはんだ付け（Ｒｅｆｌｏｗ  Ｓｏｌｄｅｒｉｎｇ）方式により形成されることができる。
【００６３】
一方、ウェーブはんだ付け方式とは、フローはんだ付け（Ｆｌｏｗ  Ｓｏｌｄｅｒｉｎｇ）ともいい、基板に部品を載置して接着剤等で仮はんだ付けした後、循環中の溶融はんだの表面に接触させてはんだ付けする方式をいう。リフローはんだ付け方式とは、基板の製造工程で接合すべき部分、即ち、パッドにクリーム状のはんだを予め印刷した後、はんだを溶融処理して接合させる方式をいう。
【００６４】
しかしながら、本発明の一実施例によるインダクタアセンブリーにおいて、はんだ付け方式は、ウェーブはんだ付け方式やリフローはんだ付け方式に限定されるものではない。
【００６５】
一方、図１を参照すると、上記のようなはんだ付け（Ｓｏｌｅｒｉｎｇ）工程時に上記パッド２１１と上記外部電極１３１、１３２を電気的に連結する上記はんだ２２０が溶融状態の場合は上記はんだ２２０による引力が不均一に作用するため、上記インダクタ１００を実装するときにアライメントのずれ角度（θ）が発生する。
【００６６】
図７は本発明の一実施例による基板アセンブリーにおける外部電極１３１、１３２とパッド２１１との寸法関係を説明するための概略図であり、図８及び図９は上記パッド２１１の幅方向の長さ（ａ）と長さ方向の長さ（ｄ）、及び上記外部電極１３１、１３２の幅方向の長さ（ｂ）と長さ方向の長さ（ｅ）を変化させてアライメントのずれ角度（θ）を測定した参照データである。
【００６７】
上記アライメントのずれ角度（θ）は、上記パッド２１１と上記外部電極１３１、１３２との寸法が一致しないことにより発生する。上記アライメントのずれ角度（θ）が５度以上の場合は、上記インダクタ１００を上記基板２１０上に実装するときに隣接した他のチップと接触して短絡及びはんだ付け不良が発生する可能性がある。
【００６８】
よって、上記アライメントのずれ角度（θ）を最小化するために、上記パッド２１１の幅方向の長さをａ、上記外部電極１３１、１３２の幅方向の長さをｂとしたとき、下記の数学式１を満たせば良い。
【００６９】
【数１】
2015142127.tif 000007
【００７０】
さらに、上記パッド２１１の長さ方向の長さをｄ、上記外部電極１３１、１３２の長さ方向の長さをｅとしたとき、下記の数学式２を満たせば良い。
【００７１】
【数２】
2015142127.tif 000008
【００７２】
図８を参照すると、上記数学式１及び数学式２を満たす場合はアライメントのずれ角度（θ）が５度未満に維持されることができることが分かる。
【００７３】
他方で、上記アライメントのずれ角度（θ）を最小化するために、下記の数学式３を満たせば良い。
【００７４】
【数３】
2015142127.tif 000009
【００７５】
さらに、下記の数学式４も満たせば良い。
【００７６】
【数４】
2015142127.tif 000010
【００７７】
図９を参照すると、上記数学式３及び数学式４を満たす場合はアライメントのずれ角度（θ）が５度未満に維持されることができることが分かる。
【００７８】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００７９】
１００  インダクタ
１１０  誘電体本体
１１３  誘電体層
１２１、１２２、１２３  導体パターン
１３１、１３２  外部電極
１５０  ビア電極
２００  インダクタアセンブリー
２１０  基板
２１１  パッド
２２０  はんだ
【図１】
2015142127.tif 000015
【図２】
2015142127.tif 000016
【図３】
2015142127.tif 000017
【図４】
2015142127.tif 000018
【図５】
2015142127.tif 000019
【図６】
2015142127.tif 000020
【図７】
2015142127.tif 000021
【図８】
2015142127.tif 000022
【図９】
2015142127.tif 000023