(57)【要約】      （修正有）【課題】高速化と多ビット化とを両立できるＡＤ変換装置及びＡＤ変換方法を提供する。【解決手段】ＡＤ変換装置１は、アナログデータが入力され、デジタルデータの高位ビット側のデジタル変調信号を生成する２次以上のΔΣ型ＡＤ変換器１０と、ΔΣ型ＡＤ変換器１０によりΔΣ処理された残りのアナログ信号が入力され、デジタルデータの低位ビット側の多ビットデジタル値を生成するサイクリック型ＡＤ変換器２０とを備え、高位ビット側の多ビットデジタル値と低位側の多ビットデジタル値とを合成してデジタル出力を得る。【選択図】図１
2015171046.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル出力信号に変換するＡＤ変換装置であって、
前記アナログ入力信号が入力され、前記デジタル出力信号の高位ビット側のデジタル変調信号を生成する２次以上のΔΣ型ＡＤ変換器と、
前記ΔΣ型ＡＤ変換器によりΔΣ処理された残りのアナログ信号が入力され、前記デジタル出力信号の低位ビット側の多ビットデジタル値を生成するサイクリック型ＡＤ変換器とを備える
ＡＤ変換装置。
【請求項２】
前記ΔΣ型ＡＤ変換器は、第１反転増幅器と第２反転増幅器とを備え、
前記サイクリック型ＡＤ変換器は、前記ΔΣ型ＡＤ変換器と共用される前記第１反転増幅器及び前記第２反転増幅器の少なくともいずれかを備える
請求項１に記載のＡＤ変換装置。
【請求項３】
さらに、
前記ΔΣ型ＡＤ変換器で生成された前記デジタル変調信号を、高位ビット側の多ビットデジタル値に復調する２進化処理部と、
前記低位ビット側の多ビットデジタル値と前記高位ビット側の多ビットデジタル値とを合成して前記デジタル出力信号を出力するデジタル出力部とを備える
請求項１または２に記載のＡＤ変換装置。
【請求項４】
さらに、
前記ΔΣ型ＡＤ変換器及び前記サイクリック型ＡＤ変換器におけるＡＤ変換の単位処理を実行する期間であるクロックサイクルを制御するクロック制御部を備え、
前記クロック制御部は、前記サイクリック型ＡＤ変換器で用いられる複数のクロックサイクルの少なくとも１つのクロックサイクルを、前記ΔΣ型ＡＤ変換器で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する
請求項１〜３のいずれか１項に記載のＡＤ変換装置。
【請求項５】
前記クロック制御部は、前記サイクリック型ＡＤ変換器において、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定する
請求項４に記載のＡＤ変換装置。
【請求項６】
前記サイクリック型ＡＤ変換器により生成されるデジタル値のビット数は、当該デジタル出力信号の総ビット数の半分以上である
請求項１〜５のいずれか１項に記載のＡＤ変換装置。
【請求項７】
複数のクロックサイクルを用い、デジタル出力信号の高位ビット側のデジタル値を生成する第１のＡＤ変換器と、
複数のクロックサイクルを用い、前記デジタル出力信号の低位ビット側のデジタル値を生成する第２のＡＤ変換器と、
前記第１のＡＤ変換器及び前記第２のＡＤ変換器におけるＡＤ変換の単位処理を実行する期間であるクロックサイクルを制御するクロック制御部を備え、
前記クロック制御部は、前記第２のＡＤ変換器において、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定し、かつ、前記第２のＡＤ変換器で用いられる複数のクロックサイクルの少なくとも１つのクロックサイクルを、前記第１のＡＤ変換器で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する
ＡＤ変換装置。
【請求項８】
アナログ入力信号をデジタル出力信号へと変換するＡＤ変換方法であって、
２次以上のΔΣ型ＡＤ変換処理により、前記デジタル出力信号の高位ビット側のデジタル値を生成するΔΣ型変換ステップと、
サイクリック型ＡＤ変換処理により、前記デジタル出力信号の低位ビット側のデジタル値を生成するサイクリック型変換ステップとを備える
ＡＤ変換方法。
【請求項９】
前記ΔΣ型変換ステップでは、
複数のクロックサイクルを用いて前記デジタル出力信号の高位ビット側のデジタル値を生成し、
前記サイクリック型変換ステップでは、前記デジタル出力信号の低位ビット側のうち少なくとも最も高位ビット側のデジタル値を生成するクロックサイクルを、前記ΔΣ型変換ステップで用いられる前記複数のクロックサイクルのうち最も短いクロックサイクルよりも長く設定する
請求項８に記載のＡＤ変換方法。
【請求項１０】
前記サイクリック型変換ステップでは、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定する
請求項９に記載のＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換装置及びＡＤ変換方法に関する。
【背景技術】
【０００２】
高解像度の動画及び静止画を生成する撮像装置として、デジタル出力型イメージセンサが注目されている。デジタル出力型イメージセンサは、行列状に配置された画素を有する撮像領域、行選択回路、水平走査回路、及び撮像領域から出力されるアナログ画素信号をデジタル出力信号へＡＤ変換するＡＤ変換回路等で構成される。デジタル出力型イメージセンサでは、例えば、ＡＤ変換器が画素列ごとに配置された列並列ＡＤ変換方式が採用される。つまり、列並列ＡＤ変換方式では、画素列分のＡＤ変換器が配置される。よって、高解像度及び多画素化が進むほど、ＡＤ変換器が多くなるので、個々のＡＤ変換器には,
より高速かつ高精度なデジタル出力信号を生成することが要求される。
【０００３】
特許文献１には、デジタル出力型イメージセンサの高速化を目的として、サイクリック型ＡＤ変換器が２段直列接続されたＡＤ変換回路を含む固体撮像装置の構成が開示されている。これによれば、デジタル出力信号の上位ビットのデジタル値を一方のサイクリック型ＡＤ変換器が生成し、下位ビットのデジタル値を他方のサイクリック型ＡＤ変換器が生成する。よって、アナログ画素信号の読み出し処理とＡＤ変換処理とを並行して実行できるので、高速化が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１１４６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は、高速化と多ビット化とを両立できるＡＤ変換装置及びＡＤ変換方法を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一形態に係るＡＤ変換装置は、アナログ入力信号をデジタル出力信号に変換するＡＤ変換装置であって、アナログ入力信号が入力され、デジタル出力信号の高位ビット側のデジタル変調信号を生成する２次以上のΔΣ型ＡＤ変換器と、当該ΔΣ型ＡＤ変換器によりΔΣ処理された残りのアナログ信号が入力され、デジタル出力信号の低位ビット側の多ビットデジタル値を生成するサイクリック型ＡＤ変換器とを備える。
【発明の効果】
【０００７】
本開示のＡＤ変換装置及びＡＤ変換方法によれば、高速化と多ビット化とが両立されたＡＤ変換動作が可能となる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係るＡＤ変換装置のブロック構成図である。
【図２Ａ】実施の形態１に係る高次ΔΣＡＤ変換器を構成する反転増幅器の動作周波数とゲインとの関係を表すグラフである。
【図２Ｂ】実施の形態１に係るサイクリックＡＤ変換器を構成する反転増幅器の動作周波数とゲインとの関係を表すグラフである。
【図３Ａ】実施の形態１に係る高次ΔΣＡＤ変換器の回路構成の一例を示す図である。
【図３Ｂ】実施の形態１に係る高次ΔΣＡＤ変換器の動作タイミングチャートである。
【図４Ａ】実施の形態１に係るサイクリックＡＤ変換器の回路構成の一例を示す図である。
【図４Ｂ】実施の形態１に係るサイクリックＡＤ変換器の動作タイミングチャートである。
【図５】反転増幅器の回路構成の一例を示す図である。
【図６】実施の形態１に係るＡＤ変換方法を説明する動作タイミングチャートである。
【図７】ＡＤ変換動作のクロックサイクルを説明する図である。
【図８】２次ΔΣＡＤ変換処理及びサイクリックＡＤ変換処理のビット配分とクロックサイクル数との関係を表す図である。
【図９】実施の形態２に係るＡＤ変換装置の回路構成の一例を示す図である。
【図１０】実施の形態２に係るＡＤ変換装置の高次ΔΣＡＤ変換を実行する場合の回路構成図である。
【図１１】実施の形態２に係るＡＤ変換装置のサイクリックＡＤ変換を実行する場合の回路構成図である。
【図１２】ＡＤ変換器を構成する反転増幅器の動作周波数とゲインとの関係を表すグラフである。
【発明を実施するための形態】
【０００９】
（発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載したＡＤ変換回路に関し、以下の問題が生じることを見出した。
【００１０】
図１２は、ＡＤ変換器を構成する反転増幅器の動作周波数とゲインとの関係を表すグラフである。同図に示すように、ＡＤ変換器を構成する反転増幅器は、低周波数域において最大ゲイン（反転増幅器のゲイン性能限界）を有し、動作周波数が高くなるほどゲインが低下する。つまり、高ゲインを確保すれば動作周波数は低くなり高速化は困難となる。
【００１１】
反転増幅器を有するＡＤ変換器において、アナログ入力電圧を多ビットのデジタル信号に変換する場合、１ｂｉｔのデジタル値を生成するには、反転増幅器のゲインとして６ｄＢが必要である。例えば、ＡＤ変換器が１２ｂｉｔ（２１２＝４０９６階調）のデジタル信号を出力するには、反転増幅器のゲインとしては、７２ｄＢ（６ｄＢ×１２ｂｉｔ：４０９６倍）が必要となる。
【００１２】
特許文献１に開示された固体撮像装置のＡＤ変換回路において、高精度化に伴いデジタル出力信号を多ビット化しようとすると、サイクリック型ＡＤ変換器を構成するアンプのゲインを大きくする必要がある。サイクリック型ＡＤ変換器において、上記例のように１２ｂｉｔのデジタル信号を出力させるには、７２ｄＢのゲインを有するアンプが必要となる。しかしながら、７２ｄＢのゲインを有するアンプ単体を使用した場合、図１２に表された反転増幅器の特性に従い、アンプの動作周波数は大きく低下するため、高速化が達成されない。また、アンプ単体で７２ｄＢを実現するためにはコスト増加などのデメリットもある。反対に、高速化を優先してアンプのゲイン性能を落とすと、多ビット化が達成されない。つまり、特許文献１に開示された固体撮像装置では、高速化及び多ビット化を両立させることは困難である。
【００１３】
そこで、本開示のＡＤ変換装置は、上記問題を解決するものであり、高速化と多ビット化とを両立できるＡＤ変換装置及びＡＤ変換方法を提供するものである。
【００１４】
本開示の一形態に係るＡＤ変換装置は、アナログ入力信号をデジタル出力信号に変換するＡＤ変換装置であって、アナログ入力信号が入力され、デジタル出力信号の高位ビット側のデジタル変調信号を生成する２次以上のΔΣ型ＡＤ変換器と、当該ΔΣ型ＡＤ変換器によりΔΣ処理された残りのアナログ信号が入力され、デジタル出力信号の低位ビット側の多ビットデジタル値を生成するサイクリック型ＡＤ変換器とを備える。
【００１５】
発明者らは、ΔΣ型ＡＤ変換器において、反転増幅器を多段に接続することにより、ΔΣ型ＡＤ変換器全体のゲインを反転増幅器の数だけ加算されたゲインとできることを見い出した。一方、ΔΣ型ＡＤ変換器全体を、１つの反転増幅器のゲインに対応した動作周波数で高速に動作させることが可能であることを見い出した。
【００１６】
よって、上記構成によれば、高位ビット側のデジタル変調信号は２次以上のΔΣ型ＡＤ変換器で信号処理されるので、増幅器の数だけ加算されたゲインに対応した多ビット化が可能となる。また、増幅器の動作周波数は、増幅器単体のゲインにより規定されるので高位ビット側のＡＤ変換処理においても高速動作が確保される。一方、低位ビット側のデジタル値はサイクリック型ＡＤ変換器で信号処理されるので、より低位ビットになるにつれ必要精度が低下し、これに伴い増幅器の必要ゲインを小さくできる。つまり、低位ビット側のＡＤ変換処理では、より低位ビットになるにつれ動作周波数を高く設定でき高速化できる。よって、高位ビット側の高次ΔΣ型ＡＤ変換処理と低位ビット側サイクリックＡＤ変換処理とで構成されたハイブリッド型のＡＤ変換処理により、高速化と多ビット化とが両立されたＡＤ変換動作が可能となる。
【００１７】
また、ΔΣ型ＡＤ変換器は、第１反転増幅器と第２反転増幅器とを備え、サイクリック型ＡＤ変換器は、ΔΣ型ＡＤ変換器と共用される上記第１反転増幅器及び上記第２反転増幅器の少なくともいずれかを備える。
【００１８】
これにより、ＡＤ変換装置を省面積化及びコストの低減化が可能となる。
【００１９】
また、さらに、ΔΣ型ＡＤ変換器で生成されたデジタル変調信号を、高位ビット側の多ビットデジタル値に復調する２進化処理部と、低位ビット側の多ビットデジタル値と高位ビット側の多ビットデジタル値とを合成してデジタル出力信号を出力するデジタル出力部とを備える。
【００２０】
この構成により、ΔΣ型ＡＤ変換器で生成されたデジタル変調信号を２進化処理部で高位ビット側のデジタル値に復調している間に、サイクリック型ＡＤ変換器で低位ビット側のデジタル値を生成できる。これより、デジタル出力部にて高位ビット側のデジタル値と低位ビット側のデジタル値との出力タイミングを合わせることができ、時間ロスなく合成できる。よって、多ビット化の高速処理が可能となる。
【００２１】
また、さらに、ΔΣ型ＡＤ変換器及びサイクリック型ＡＤ変換器におけるＡＤ変換の単位処理を実行する期間であるクロックサイクルを制御するクロック制御部を備え、当該クロック制御部は、サイクリック型ＡＤ変換器で用いられる複数のクロックサイクルの少なくとも１つのクロックサイクルを、ΔΣ型ＡＤ変換器で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する。
【００２２】
また、クロック制御部は、サイクリック型ＡＤ変換器において、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定する。
【００２３】
これにより、サイクリック型ＡＤ変換器における最上位ビットの処理において最も増幅器のゲインが高くなりクロックサイクルは最低速となるが、低位ビットに進行するにつれ増幅器のゲインを落とすことができるので低位ビット処理の高速化が可能となる。一方、ΔΣ型ＡＤ変換器では、サイクリック型ＡＤ変換器における最上位ビットのクロックサイクルよりも高速動作できる。よって、多ビット化の高速処理が可能となる。
【００２４】
また、サイクリック型ＡＤ変換器により生成されるデジタル値のビット数は、当該デジタル出力信号の総ビット数の半分以上である。
【００２５】
サイクリック型ＡＤ変換器では、より低位ビットに進むにつれクロックサイクルを短縮化できる。一方、ΔΣ型ＡＤ変換器では入力アナログ信号をＡＤ変換するのに、単体で必要とされるゲインの半分のゲインに対応した動作周波数で高速動作する。よって、総ビット数の半分の低位ビット数をサイクリック型ＡＤ変換器で処理すれば、低位ビット側の最上位ビットの必要ゲインは、ΔΣ型ＡＤ変換器の必要ゲインとほぼ等しくなる。これに対して、サイクリック型ＡＤ変換器の処理ビット数を、総ビット数の半分以上とすることにより、低位ビット側の最上位ビットの必要ゲインはΔΣ型ＡＤ変換器の必要ゲインよりも大きくなる。しかし、サイクリック型ＡＤ変換器の処理ビット数が多くなるほど、総クロックサイクル時間は短縮でき、より高速化が達成される。
【００２６】
また、本開示の一形態に係るＡＤ変換装置は、複数のクロックサイクルを用い、デジタル出力信号の高位ビット側のデジタル値を生成する第１のＡＤ変換器と、複数のクロックサイクルを用い、デジタル出力信号の低位ビット側のデジタル値を生成する第２のＡＤ変換器と、第１のＡＤ変換器及び第２のＡＤ変換器におけるＡＤ変換の単位処理を実行する期間であるクロックサイクルを制御するクロック制御部を備え、当該クロック制御部は、第２のＡＤ変換器において、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定し、かつ、第２のＡＤ変換器で用いられる複数のクロックサイクルの少なくとも１つのクロックサイクルを、第１のＡＤ変換器で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する。
【００２７】
この構成によれば、低位ビット側のデジタル値を生成する第２のＡＤ変換器で用いられる最長のクロックサイクルが、第１のＡＤ変換器で用いられるクロックサイクルよりも長く設定されるので、総ビット数の半数以上のビットを第２のＡＤ変換器で処理できる。これとともに、第２のＡＤ変換器において低位ビットへ進行するにつれ増幅器のゲインを落としてクロックサイクルが短縮化される。よって、高ゲインが必要となる高位ビット側のＡＤ変換処理と、高速化が可能な低位ビット側のＡＤ変換処理とで構成されたハイブリッド化ＡＤ変換処理により、高速化と多ビット化とが両立されたＡＤ変換動作が可能となる。
【００２８】
なお、上記のような特徴的な手段を備えるＡＤ変換装置として実現することができるだけでなく、ＡＤ変換装置に含まれる特徴的な手段をステップとするＡＤ変換方法として実現することができる。
【００２９】
以下、本実施の形態を、図面を参照して詳しく説明する。なお、図中の同一又は相当部分には同一の符号を付しその説明は繰り返さない。
【００３０】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００３１】
（実施の形態１）
[ＡＤ変換装置の構成]
図１は、実施の形態１に係るＡＤ変換装置のブロック構成図である。同図に示されたＡＤ変換装置１は、高次ΔΣＡＤ変換器１０と、サイクリックＡＤ変換器２０と、出力部３０と、クロック制御部４０と、デシメーションフィルタ５０とを備え、アナログデータをデジタルデータに変換する。
【００３２】
高次ΔΣＡＤ変換器１０は、アナログデータが入力され、デジタルデータの高位ビット側のデジタル変調信号を生成する２次以上のΔΣ型ＡＤ変換器である。ここで、２次以上のΔΣ型ＡＤ変換器とは、２以上の増幅器を有し、当該２以上の増幅器のそれぞれにおいて信号増幅処理がなされるΔΣ型ＡＤ変換器のことである。
【００３３】
本実施の形態に係る高次ΔΣＡＤ変換器１０は、入力信号であるアナログデータの電圧値と固定電圧値との差を求めるΔ（減算）回路と、その減算された結果を次々に加えていくΣ（加算）回路と、加算結果を閾値比較して「１」または「０」を立てる量子化回路と、量子化回路の出力に応じて動作する帰還回路とで構成される。さらに、本実施の形態の高次ΔΣＡＤ変換器１０は、２つの増幅器が直列に接続された構成を有しているが、具体的構成例については後述する。
【００３４】
サイクリックＡＤ変換器２０は、高次ΔΣＡＤ変換器１０によりΔΣ処理された残りのアナログデータが入力され、デジタルデータの低位ビット側の多ビットデジタル値を生成するサイクリック型ＡＤ変換器である。本実施の形態のサイクリックＡＤ変換器２０は、入力されるアナログ信号の閾値判定により、低位ビット側の最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へ向けて、順次二分岐探索し、ビットごとに「１」または「０」を立てる。
【００３５】
クロック制御部４０は、高次ΔΣＡＤ変換器１０及びサイクリックＡＤ変換器２０におけるＡＤ変換の単位処理を実行する期間であるクロックサイクルを制御する。より具体的には、高次ΔΣＡＤ変換器１０及びサイクリックＡＤ変換器２０を構成するスイッチの導通及び非導通を切り換えるタイミングを制御する。
【００３６】
デシメーションフィルタ５０は、例えば低域通過フィルタであり、高次ΔΣＡＤ変換器１０で生成されたデジタル変調信号を、高位ビット側の多ビットデジタル値に復調する２進化処理部である。
【００３７】
出力部３０は、サイクリックＡＤ変換器２０で生成された低位ビット側の多ビットデジタル値と、デシメーションフィルタ５０で生成された高位ビット側の多ビットデジタル値とを合成して多ビットのデジタルデータを出力するデジタル出力部である。
【００３８】
上記構成により、高次ΔΣＡＤ変換器１０で生成されたデジタル変調信号を、デシメーションフィルタ５０で高位ビット側のデジタル値に復調している間に、サイクリックＡＤ変換器２０で低位ビット側のデジタル値を生成できる。そして、高位ビット側のデジタル値及び低位ビット側のデジタル値の出力タイミングを合わせて、出力部３０にて高位ビット側のデジタル値と低位ビット側のデジタル値とを時間ロスなく合成できる。よって、多ビット化の高速処理が可能となる。
【００３９】
[ＡＤ変換器のゲイン−動作周波数特性]
以下、本実施の形態に係る高次ΔΣＡＤ変換器１０及びサイクリックＡＤ変換器２０の特徴を説明し、それらの具体的構成を例示する。
【００４０】
図２Ａは、実施の形態１に係る高次ΔΣＡＤ変換器を構成する反転増幅器の動作周波数とゲインとの関係を表すグラフである。また、図２Ｂは、実施の形態１に係るサイクリックＡＤ変換器を構成する反転増幅器の動作周波数とゲインとの関係を表すグラフである。図２Ａ及び図２Ｂには、ＡＤ変換器を構成する反転増幅器の特性が表されている。ＡＤ変換器を構成する反転増幅器は、低周波数域において最大ゲイン（反転増幅器のゲイン性能限界）を有し、動作周波数が高くなるほどゲインが低下する。つまり、高ゲインを確保すれば、動作周波数は低くなり高速化は困難となる。
【００４１】
図２Ａのグラフには、高次ΔΣＡＤ変換器１０を構成する１つの反転増幅器（アンプ単体）の特性と、２つの反転増幅器が直列接続された場合の特性とが示されている。アンプ単体では、例えば、低周波域において最大４２ｄＢゲインとなり、動作周波数が高くなるほどゲインが低下していく。この特性を有する単体の反転増幅器でΔΣ型ＡＤ変換器を構成した場合には、１ｂｉｔのデジタル値を生成するのに６ｄＢのゲインが必要であることから、最大７ｂｉｔのデジタル信号しか生成できない。
【００４２】
これに対して、本実施の形態に係るＡＤ変換装置１では、高位ビット側のデジタル値を生成するＡＤ変換器として、２つの反転増幅器が直列接続された高次ΔΣＡＤ変換器１０を用いている。発明者らは、ΔΣ型ＡＤ変換器において、反転増幅器を多段に接続することにより、ΔΣ型ＡＤ変換器全体のゲインを反転増幅器の数だけ加算されたゲインとでき、一方、ΔΣ型ＡＤ変換器全体を１つの反転増幅器のゲインに対応した動作周波数で高速動作させることが可能であることを見いだした。この構成により、高次ΔΣＡＤ変換器１０全体のゲインは最大（低周波数域）で８４ｄＢ（４２ｄＢ×２）となる。一方、１２ｂｉｔ出力の場合、高次ΔΣＡＤ変換器１０は、必要ゲインはアンプ単体で３６ｄＢである。つまり最大ゲイン４２ｄＢよりも６ｄＢ分低下しても、１２ｂｉｔ出力を実現することができる。アンプゲインの６ｄＢ低下分は、周波数の高速化に使うことができる。つまり、多ビット化を確保しつつ、アンプ単体のゲインを落とす領域で動作させ、高速（時間短縮）を優先している。
【００４３】
図２Ｂのグラフには、サイクリックＡＤ変換器２０を構成する反転増幅器の特性が示されている。サイクリック型ＡＤ変換器では、上述したΔΣ型ＡＤ変換器のように、複数の反転増幅器を直列接続した構成をとることはできない。よって、サイクリック型ＡＤ変換器を高位ビット側に配置すると、増幅動作用の反転増幅器を１つしか配置できず、１つの反転増幅器で高ゲインを得ようとすると、動作周波数が低くなる。これより、本実施の形態に係るＡＤ変換装置１では、サイクリック型ＡＤ変換器を高位ビット側に配置していない。よって、本実施の形態に係るＡＤ変換装置１では、サイクリック型ＡＤ変換器を低位ビット側に配置し、１つの反転増幅器により、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へ向けて、順次二分岐探索し、ビットごとのデジタル値を生成する。
【００４４】
本実施の形態に係るサイクリックＡＤ変換器２０では、低位ビットへと進行するにつれ、ゲインの必要精度は半減する。よって、図２Ｂに示すように、ＭＳＢでは動作周波数１６ＭＨｚで動作させてゲインを４２ｄＢとし、低位ビットへと進行するにつれ、動作周波数を高くしてゲインを６ｄＢずつ下げていく。より具体的には、ＭＳＢ（第７ｂｉｔ）では、１２８階調（２７階調）の中で閾値以上か否かを判断してＨｉ（１）かＬｏ（０）かを立てるので、反転増幅器のゲインとしては最低１２８倍（４２ｄＢ）が必要となる。次に、第６ｂｉｔでは、６４階調（２６階調）の中で閾値以上か否かを判断してＨｉ（１）かＬｏ（０）かを立てるので、反転増幅器のゲインとしては最低６４倍（３６ｄＢ）が必要となる。次に、第５ｂｉｔでは、３２階調（２５階調）の中で閾値以上か否かを判断してＨｉ（１）かＬｏ（０）かを立てるので、反転増幅器のゲインとしては最低３２倍（３０ｄＢ）が必要となる。以下、順に同様の処理がなされる。そして、最後に、第１ｂｉｔでは、２階調（２１階調）の中で閾値以上か否かを判断してＨｉ（１）かＬｏ（０）かを立てるので、反転増幅器のゲインとしては最低２倍（６ｄＢ）が必要となる。
【００４５】
[高次ΔΣＡＤ変換器の構成及び動作]
図３Ａは、実施の形態１に係る高次ΔΣＡＤ変換器の回路構成の一例を示す図である。同図に示された高次ΔΣＡＤ変換器１０は、反転増幅器１１及び１２と、コンデンサ１３−１８と、スイッチ１１１、１２１、１３１、１３２、１４１、１６１、１７１、１７２、１８１及び１８２と、コンパレータ１０１と、ＤＡ変換器（ＤＡＣ）１０２とを備える。図３Ａに示すように、高次ΔΣＡＤ変換器１０は、第１反転増幅器である反転増幅器１１と反転増幅器１１に直列接続された第２反転増幅器である反転増幅器１２とを備え、反転増幅器１１及び１２がコンデンサを介して直列接続されている。
【００４６】
図３Ａに示された回路構成において、Δ（減算）処理及びΣ（加算）処理からなる前段の単位処理は、反転増幅器１１、コンデンサ１３、１４及び１７、ならびにスイッチ１１１、１３１、１３２、１４１、１７１及び１７２で構成される前段回路で行われる。また、Δ（減算）処理及びΣ（加算）処理からなる後段の単位処理は、反転増幅器１２、コンデンサ１５、１６及び１８、ならびにスイッチ１２１、１６１、１８１及び１８２で構成される後段回路で行われる。また、コンパレータ１０１は、後段回路からの出力信号を閾値比較して「１」または「０」を立てる量子化回路であり、ＤＡＣ１０２は、コンパレータ１０１の出力に応じて動作する帰還回路である。
【００４７】
以下、高次ΔΣＡＤ変換器１０の回路動作を説明する。
【００４８】
図３Ｂは、実施の形態１に係る高次ΔΣＡＤ変換器の動作タイミングチャートである。図３Ｂに示されたタイミングチャートは、高次ΔΣＡＤ変換器１０が有する各スイッチの導通状態または非導通状態を表しており、ハイレベルの期間では導通状態でありローレベルの期間では非導通状態であることを示している。また、上述した各スイッチの制御は、クロック制御部４０が実行する。
【００４９】
まず、期間ｔ１において、クロック制御部４０は、スイッチ１３１を導通状態とする。これにより、アナログ入力電圧Ｖｉｎがコンデンサ１３の第１電極に印加される。同時に、クロック制御部４０は、スイッチ１１１を導通状態とする。これにより、反転増幅器の短絡電圧Ｖｘがコンデンサ１３の第２電極に印加される。よって、コンデンサ１３の蓄積電荷Ｑｓ１はＣｓ１（Ｖｉｎ−Ｖｘ）となる。
【００５０】
次に、期間ｔ２において、クロック制御部４０は、スイッチ１４１及び１３２を導通状態とする。これにより、コンデンサ１３の蓄積電荷Ｑｓ１が、コンデンサ１４に転送される。同時に、クロック制御部４０は、スイッチ１７２を導通状態とする。これにより、ＤＡＣ１０２からの出力電圧がコンデンサ１７の第１電極に印加される。
【００５１】
ここで、ＤＡＣ１０２は、例えば、コンパレータ１０１の出力Ｄｏｕｔが１のときは電源電圧ＶＤＤ（Ｖ）を出力し、コンパレータ１０１の出力Ｄｏｕｔが０のときはＧＮＤ（０Ｖ）を出力する。これより、コンデンサ１７の蓄積電荷Ｑｆｂ１は、出力Ｄｏｕｔが１のときＣｆｂ１×ＶＤＤとなり、出力Ｄｏｕｔが０のとき０となる。そして、コンデンサ１３の蓄積電荷Ｑｓ１とコンデンサ１７の蓄積電荷Ｑｆｂ１とが、Δ（減算）処理され、コンデンサ１４の蓄積電荷Ｑｉ１は、（Ｑｓ１−Ｑｆｂ１＋Ｑ０）となる。また、コンデンサ１４の電圧Ｖｉ１は、（Ｑｓ１−Ｑｆｂ１＋Ｑ０）／Ｃｉ１となる。なお、Ｑ０は初期値である。
【００５２】
さらに、期間ｔ２において、クロック制御部４０は、スイッチ１２１を導通状態とする。これにより、反転増幅器の短絡電圧Ｖｘがコンデンサ１５の第２電極に印加される。これにより、コンデンサ１５にはＶｓ２＝Ｖｉ１が印加される。コンデンサ１５の蓄積電荷は、（Ｑｓ１−Ｑｆｂ１＋Ｑ０）Ｃｓ２／Ｃｉ１となる。
【００５３】
次に、期間ｔ３において、クロック制御部４０は、スイッチ１６１を導通状態とする。これにより、コンデンサ１５の蓄積電荷Ｑｓ２が、コンデンサ１６に転送される。同時に、クロック制御部４０は、スイッチ１８２を導通状態とする。これにより、ＤＡＣ１０２からの出力電圧がコンデンサ１８の第１電極に印加される。よって、コンデンサ１８の蓄積電荷Ｑｆｂ２は、出力Ｄｏｕｔが１のときＣｆｂ２×ＶＤＤとなり、出力Ｄｏｕｔが０のとき０となる。そして、コンデンサ１５の蓄積電荷Ｑｓ２とコンデンサ１８の蓄積電荷Ｑｆｂ２とが、Δ（減算）処理され、コンデンサ１６の蓄積電荷Ｑｉ２は、（Ｑｓ２−Ｑｆｂ２＋Ｑ０）となる。このとき、反転増幅器１２の出力端子（コンパレータ１０１の入力端子）には、コンパレータ入力電圧Ｖｓ３＝Ｖｘ＋（Ｑｓ２−Ｑｆｂ２＋Ｑ０）／Ｃｉ２の電圧が印加される。
【００５４】
また、期間ｔ３では、期間ｔ１と同様の動作が前段回路において行われる。
【００５５】
次に、期間ｔ４において、コンパレータ１０１は、コンパレータ入力電圧Ｖｓ３の判定を行う。具体的には、コンパレータ１０１は、コンパレータ入力電圧Ｖｓ３が参照比較電圧Ｖｒｅｆ以上の場合、「１」（ＶＤＤ）を出力し、コンパレータ入力電圧Ｖｓ３が参照比較電圧Ｖｒｅｆより小さい場合、「０」（ＧＮＤ）を出力する。
【００５６】
期間ｔ４以降の期間において、高次ΔΣＡＤ変換器１０は、上記期間ｔ３−期間ｔ４の動作を繰り返す。
【００５７】
以上、クロック制御部４０は、上述した高次ΔΣＡＤ変換器１０の動作を行う。なお、上記期間１及び期間２を合わせた期間は、高次ΔΣＡＤ変換器１０の単位処理を実行する期間であるクロックサイクルである。高次ΔΣＡＤ変換器１０におけるＡＤ変換動作では、各クロックサイクルにおいて、常に、アナログ入力電圧Ｖｉｎが入力されることから動作周波数は一定となる。よって、クロックサイクルの長さは一定に設定される。
【００５８】
なお、高次ΔΣＡＤ変換器１０において、初期電圧によりコンパレータ動作が長くなる場合がある。これにより、初回のクロックサイクルが長くなる場合があり、本実施の形態に係るΔΣＡＤ変換動作は、クロックサイクルの長さが一定であることに限定されない。
【００５９】
また、２次のΔΣ型ＡＤ変換器では、ｎクロックサイクルで[ｎ（ｎ＋１）／２]階調を処理することが可能である。例えば、９クロックサイクルでは４５階調の処理が可能であり、最大５ｂｉｔ（２５＝３２階調）のデジタル値を生成することが可能である。
【００６０】
[サイクリックＡＤ変換器の構成及び動作]
図４Ａは、実施の形態１に係るサイクリックＡＤ変換器の回路構成の一例を示す図である。同図に示されたサイクリックＡＤ変換器２０は、反転増幅器２１及び２２と、コンデンサ２３−２５と、スイッチ２１１、２１２、２３１、２３２、２４１、２５１及び２５２と、コンパレータ２０１と、ＤＡ変換器（ＤＡＣ）２０２とを備える。図４Ａに示す回路構成のように、本実施の形態に係るサイクリックＡＤ変換器２０は、アナログ電圧を増幅処理する反転増幅器２１と、反転増幅器２１のオフセット電圧を相殺するための短絡電圧Ｖｘを発生する参照用の反転増幅器２２とが配置されている。
【００６１】
以下、サイクリックＡＤ変換器２０の回路動作を説明する。
【００６２】
図４Ｂは、実施の形態１に係るサイクリックＡＤ変換器の動作タイミングチャートである。図４Ｂに示されたタイミングチャートは、サイクリックＡＤ変換器２０が有する各スイッチの導通状態または非導通状態を表しており、ハイレベルの期間では導通状態でありローレベルの期間では非導通状態であることを示している。また、上述した各スイッチの制御は、クロック制御部４０が実行する。
【００６３】
まず、期間ｔ１１において、クロック制御部４０は、スイッチ２３１及び２１１を導通状態とする。これにより、高位ビット側のＡＤ変換処理が終了したときの高次ΔΣＡＤ変換器１０の出力電圧Ｖｓ３がコンデンサ２３の第１電極及びコンデンサ２４の第２電極に印加される。また、クロック制御部４０は、同時に、スイッチ２１２を導通状態とする。これにより、反転増幅器２１の短絡電圧Ｖｘがコンデンサ２３の第２電極及びコンデンサ２４の第１電極に印加される。よって、コンデンサ２３の蓄積電荷Ｑｓ４はＣｓ４（Ｖｓ３−Ｖｘ）となり、コンデンサ２４の蓄積電荷Ｑｉ４はＣｉ４（Ｖｓ３−Ｖｘ）となる。
【００６４】
次に、期間ｔ１２において、クロック制御部４０は、スイッチ２３２及び２５１を導通状態とする。スイッチ２３２が導通状態となることにより、オフセット電圧を相殺するための反転増幅器２２の短絡電圧Ｖｘが、コンデンサ２３の第１電極及びコンデンサ２４の第２電極に印加される。これにより、コンデンサ２３の蓄積電荷Ｑｓ４とコンデンサ２５の蓄積電荷Ｑｆｂ４とがコンデンサ２４に転送される。
【００６５】
次に、期間ｔ１３において、クロック制御部４０は、スイッチ２１１を導通状態とする。これにより、コンデンサ２４の電圧Ｖｉ２がコンデンサ２３にも印加され、コンデンサ２３の蓄積容量Ｑｓ４はＣｓ４×Ｖｉ４となる。
【００６６】
また、期間ｔ１３では、コンパレータ２０１は、コンパレータ入力電圧Ｖｉ４の判定を行う。具体的には、コンパレータ２０１は、コンパレータ入力電圧Ｖｉ４が参照比較電圧Ｖｒｅｆ以上の場合、「１」を出力し、コンパレータ入力電圧Ｖｉ４が参照比較電圧Ｖｒｅｆより小さい場合、「０」を出力する。ここで、ＤＡＣ２０２は、例えば、コンパレータ２０１の出力Ｄｏｕｔが１のときは電源電圧ＶＤＤ（Ｖ）を出力し、コンパレータ２０１の出力Ｄｏｕｔが０のときは０（Ｖ）を出力する。これより、コンデンサ２５の蓄積電荷Ｑｆｂ２は、出力Ｄｏｕｔが１のときＣｆｂ４×ＶＤＤとなり、出力Ｄｏｕｔが０のとき０となる。
【００６７】
次に、期間ｔ１４において、クロック制御部４０は、スイッチ２３２及び２５１を導通状態とする。これにより、コンデンサ２３の蓄積電荷Ｑｓ４及びコンデンサ２５の蓄積電荷Ｑｆｂ４がコンデンサ２４に転送される。
【００６８】
期間ｔ１４以降の期間において、サイクリックＡＤ変換器２０は、上記期間ｔ１３及び期間ｔ１４の動作を繰り返す。
【００６９】
以上、クロック制御部４０は、上述したサイクリックＡＤ変換器２０の動作を行う。なお、上記期間１３及び期間１４を合わせた期間は、サイクリックＡＤ変換器２０の単位処理を実行する期間であるクロックサイクルであり、サイクリックＡＤ変換器２０では、１クロックサイクルの間に、１ｂｉｔのデジタル値を生成する。つまり、サイクリックＡＤ変換器２０では、ｎクロックサイクルで２ｎ階調を処理することが可能である。例えば、５クロックサイクルでは３２階調の処理が可能であり、５ｂｉｔ（２５＝３２階調）のデジタル値を生成することが可能である。また、サイクリックＡＤ変換器２０におけるＡＤ変換動作では、クロックサイクルが進行するほど必要精度は減少する。よって、より低位ビットへと進むにつれ動作周波数を高く設定できるのでクロックサイクルを短縮化することが可能となる。
【００７０】
図５は、反転増幅器の回路構成の一例を示す図である。同図には、高次ΔΣＡＤ変換器１０及びサイクリックＡＤ変換器２０が有する反転増幅器の回路構成が例示されている。本実施の形態に係る反転増幅器は、例えば、インバータ回路で構成される。例えば、反転増幅器１１は、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３とが、電源電圧ＶＤＤを有する電源端子と接地電圧ＧＮＤを有する接地端子との間に直列接続されている。反転増幅器１１の入力端子はＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３のゲート端子に接続され、出力端子はＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３のドレイン端子に接続されている。上記接続構成により、例えば、正の電圧値を有する入力電圧Ｖｉｎが入力された場合、ＮＭＯＳトランジスタ１１３が導通状態かつＰＭＯＳトランジスタ１１２が非導通状態となって０Ｖ（ＧＮＤ）を出力する。一方、０Ｖの入力電圧Ｖｉｎが入力された場合、ＮＭＯＳトランジスタ１１３が非導通状態かつＰＭＯＳトランジスタ１１２が導通状態となって電源電圧（ＶＤＤ）を出力する。
【００７１】
[ＡＤ変換方法]
次に、上述した高次ΔΣＡＤ変換器１０及びサイクリックＡＤ変換器２０を備えるＡＤ変換装置１のＡＤ変換動作を実現するＡＤ変換方法について説明する。
【００７２】
図６は、実施の形態１に係るＡＤ変換方法を説明する動作タイミングチャートである。
【００７３】
まず、ＡＤ変換される対象のアナログ入力データを、高位ビット側のデジタル値を生成するのに必要なクロックサイクル数（ｋ１回）だけ２次以上のΔΣＡＤ変換処理を繰り返す（Ｓ１０及びＳ２０）。これにより、デジタルデータの高位ビット側のデジタル値が生成される。具体的には、高次ΔΣＡＤ変換器１０は、入力されたアナログデータをデジタルデータの高位ビット側のデジタル変調信号を生成し、当該デジタル変調信号をデシメーションフィルタ５０へ出力する。そして、デシメーションフィルタ５０は、デジタル変調信号を、高位ビット側の多ビットデジタル値に復調し、当該復調された高位ビット側の多ビットデジタル値を出力部３０へ出力する。
【００７４】
次に、高次ΔΣ処理された残りのアナログデータを、低位ビット側のデジタル値を生成するのに必要なクロックサイクル数（ｋ２回）だけサイクリックＡＤ変換処理を繰り返す（Ｓ３０及びＳ４０）。これにより、デジタルデータの低位ビット側の多ビットデジタル値が生成される。
【００７５】
最後に、上記低位ビット側の多ビットデジタル値と上記高位ビット側の多ビットデジタル値とを合成してデジタル出力データを出力する（Ｓ５０）。
【００７６】
本実施の形態に係るＡＤ変換方法によれば、高位ビット側のデジタル変調信号は２次以上のΔΣ型ＡＤ変換処理により生成されるので、増幅器の数だけ加算されたゲインに対応した多ビット化が可能となる。また、増幅器の動作周波数は、増幅器単体のゲインにより規定されるので高位ビット側のＡＤ変換処理においても高速動作が確保される。一方、低位ビット側のデジタル値はサイクリック型ＡＤ変換処理により生成されるので、より低位ビットになるにつれ必要精度が低下し、これに伴い増幅器の必要ゲインを小さくできる。つまり、低位ビット側のＡＤ変換処理では、より低位ビットになるにつれ動作周波数を高く設定でき高速化できる。よって、高位ビット側において高次ΔΣ型ＡＤ変換処理を実行し、低位ビット側においてサイクリックＡＤ変換処理を実行するので、高速化と多ビット化とが両立されたＡＤ変換動作が可能となる。
【００７７】
[クロックサイクルの制御]
図７は、ＡＤ変換動作のクロックサイクルを説明する図である。同図には、各単位処理において同じクロックサイクルを使用する場合（上段）と、必要ゲインに合わせてクロックサイクルを変化させた場合（下段）とのタイムテーブルの比較が表されている。図７では、１２ｂｉｔのデジタルデータを出力する場合を例示している。１２ｂｉｔのデジタルデータを出力する場合、反転増幅器のゲインとしては、１２ｂｉｔ×６ｄＢ＝７２ｄＢのゲインが必要となる。
【００７８】
これに対して、本実施の形態に係るＡＤ変換装置１では、高位ビット側のデジタル値を生成するものとして、２段の反転増幅器で構成された高次ΔΣＡＤ変換器１０を用いている。これにより、クロック制御部４０は、高次ΔΣＡＤ変換器１０の反転増幅器として３６ｄＢ（７２ｄＢ／２）のゲインとなるよう、高次ΔΣＡＤ変換器１０のクロックサイクルを設定する。
【００７９】
図８は、２次ΔΣＡＤ変換処理及びサイクリックＡＤ変換処理のビット配分とクロックサイクル数との関係を表す図である。同図には、１２ｂｉｔのデジタルデータを出力する場合の、高次ΔΣＡＤ変換器１０及びサイクリックＡＤ変換器２０が処理するビット数、必要ゲイン及びクロックサイクル数、ならびに合計クロックサイクル数が示されている。また、同図では、５つのビット配分（ΔΣ１２ｂｉｔ、ΔΣ７ｂｉｔ−サイクリック５ｂｉｔ、ΔΣ６ｂｉｔ−サイクリック６ｂｉｔ、ΔΣ５ｂｉｔ−サイクリック７ｂｉｔ、サイクリック１２ｂｉｔ）が上から順に示されている。
【００８０】
図８に示すように、サイクリックＡＤ変換器２０の処理ビット数が増加するほど、合計クロックサイクル数が減少し、高速化に有利となることが解る。但し、サイクリックＡＤ変換器２０の処理ビット数が増加するほど、サイクリックＡＤ変換器２０におけるＭＳＢのゲインを高く設定する必要がある。
【００８１】
サイクリックＡＤ変換器２０の処理ビット数を増加させるほど、高速化に有利であるという図８の結果に加え、低位ビット側のデジタル値を生成するサイクリックＡＤ変換器２０では、低位ビットへと処理が進行するにつれクロックサイクルを短縮化できる。これより、サイクリックＡＤ変換器２０のクロックサイクルを高次ΔΣＡＤ変換器１０のクロックサイクルよりも多くした方が、高速化に有利となる。
【００８２】
以上より、（１）多ビット化のためには、高次ΔΣＡＤ変換器１０の反転増幅器として３６ｄＢを確保し、（２）高速化のためには、サイクリックＡＤ変換器２０のクロックサイクル数をできる限り多くする、という設計指針が挙げられる。
【００８３】
この観点から、高次ΔΣＡＤ変換器１０で処理されるビット数を５ビット（ゲイン３６ｄＢ対応のサイクルタイム×９）とし、サイクリックＡＤ変換器２０で処理されるビット数を７ビット（ビット進行に応じたゲイン対応のサイクルタイム×７）とすることが好ましい。ここで、サイクリックＡＤ変換器２０で処理されるビット数を７ビットと設定したことにより、サイクリックＡＤ変換器２０におけるＭＳＢのゲインは４２ｄＢ（７ｂｉｔ×６ｄＢ）が必要となる。言い換えれば、総ビット数の半分より多い低位ビット数をサイクリックＡＤ変換器２０で処理させる場合、サイクリックＡＤ変換器２０におけるＭＳＢの必要ゲインは、高次ΔΣＡＤ変換器１０の必要ゲインよりも大きくなる。つまり、クロック制御部４０は、サイクリックＡＤ変換器２０で用いられる複数のクロックサイクルの少なくとも１つのクロックサイクルを、高次ΔΣＡＤ変換器１０で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する。
【００８４】
本実施の形態では、クロック制御部４０は、クロックサイクル時間の上記配分（図７の下段）に従って、各スイッチを制御する。図７に示すように、全てのクロックサイクルを最長のクロックサイクルに合わせた上段のタイムテーブルと比較して、処理時間が大幅に短縮化されることが解る。よって、多ビット化と高速化とを両立させることが可能となる。
【００８５】
以上、本実施の形態に係るＡＤ変換装置１によれば、高位ビット側のデジタル変調信号は２次以上の高次ΔΣＡＤ変換器１０で信号処理されるので、反転増幅器の数だけ加算されたゲインに対応した多ビット化が可能となる。また、反転増幅器の動作周波数は、反転増幅器単体のゲインにより規定されるので高位ビット側のＡＤ変換処理においても高速動作が確保される。一方、低位ビット側のデジタル値はサイクリックＡＤ変換器２０で信号処理されるので、より低位ビットになるにつれ処理されるアナログ信号電圧が低下し、これに伴い反転増幅器の必要ゲインを小さくできる。つまり、低位ビット側のＡＤ変換処理では、より低位ビットになるにつれ動作周波数を高く設定でき高速化できる。よって、高位ビット側の高次ΔΣＡＤ変換処理と低位ビット側サイクリックＡＤ変換処理とで構成されたハイブリッド型のＡＤ変換処理により、高速化と多ビット化とが両立されたＡＤ変換動作が可能となる。
【００８６】
（実施の形態２）
本実施の形態に係るＡＤ変換装置は、実施の形態１に係る高次ΔΣＡＤ変換器１０の後段の増幅処理を担う反転増幅器１２と、サイクリックＡＤ変換器２０の増幅処理を担う反転増幅器２１とが共用化された構成を有する。これにより、ＡＤ変換装置１が有する多ビット化及び高速化を確保しつつ装置の省面積化及びコスト低減を図ることが可能となる。
【００８７】
[ＡＤ変換装置の回路構成]
図９は、実施の形態２に係るＡＤ変換装置の回路構成の一例を示す図である。同図に示されたＡＤ変換装置６０は、反転増幅器１１、２２及び６１と、コンデンサ１３、１４、１７及び６２−６４と、スイッチ６０１、１１１、１３１、１３２、１４１、１７１、１７２、２３２、６１１、６１２、６２１、６２２、６４１及び６４２と、コンパレータ部６５と、ＤＡ変換器（ＤＡＣ）６６とを備える。
【００８８】
図９に示された回路は、高次ΔΣＡＤ変換器及びサイクリックＡＤ変換器の双方を備え、実施の形態１に係る高次ΔΣＡＤ変換器１０のＡＤ変換処理及びサイクリックＡＤ変換器２０のＡＤ変換処理の双方を実行できるものである。ここで、ＡＤ変換装置６０は、高次ΔΣＡＤ変換器における高次の増幅処理を行う反転増幅器及びその周辺回路と、サイクリックＡＤ変換器における増幅処理を行う反転増幅器及びその周辺回路とが共用化されている。言い換えれば、サイクリックＡＤ変換器は、高次ΔΣＡＤ変換器と共用される反転増幅器６１を備える。これは、高次ΔΣＡＤ変換器とサイクリックＡＤ変換器との回路構成が類似していることによるものである。共用化された反転増幅器及びその周辺回路は、反転増幅器６１及びコンデンサ６２−６４である。以下、図９に示された回路における高次ΔΣＡＤ変換動作及びサイクリックＡＤ変換動作を説明する。
【００８９】
[高次ΔΣＡＤ変換動作]
図１０は、実施の形態２に係るＡＤ変換装置の高次ΔΣＡＤ変換を実行する場合の回路構成図である。図１０において、ＡＤ変換装置６０の回路構成要素であるが高次ΔΣＡＤ変換器として機能させない回路構成要素を破線で示している。
【００９０】
本実施の形態における高次ΔΣＡＤ変換動作を実行するにあたり、まずクロック制御部は、スイッチ６０１を導通状態にし、スイッチ６１１及び２３２を非導通状態にする。これにより、高次ΔΣＡＤ変換器としての回路接続状態が実現される。
【００９１】
その後の回路動作は、実施の形態１の図３Ｂに記載された動作タイミングチャートに従い実行される。
【００９２】
まず、期間ｔ１において、クロック制御部４０は、スイッチ１３１を導通状態とする。同時に、クロック制御部４０は、スイッチ１１１を導通状態とする。これにより、コンデンサ１３の蓄積電荷Ｑｓ１はＣｓ１（Ｖｉｎ−Ｖｘ）となる。
【００９３】
次に、期間ｔ２において、クロック制御部４０は、スイッチ１４１及び１３２を導通状態とする。これにより、コンデンサ１３の蓄積電荷Ｑｓ１が、コンデンサ１４に転送される。同時に、クロック制御部４０は、スイッチ１７２を導通状態とする。これにより、コンデンサ１３の蓄積電荷Ｑｓ１とコンデンサ１７の蓄積電荷Ｑｆｂ１とが、Δ（減算）処理され、コンデンサ１４の蓄積電荷Ｑｉ１は、（Ｑｓ１−Ｑｆｂ１＋Ｑ０）となる。また、コンデンサ１４の電圧Ｖｉ１は、（Ｑｓ１−Ｑｆｂ１＋Ｑ０）／Ｃｉ１となる。
【００９４】
さらに、期間ｔ２において、クロック制御部４０は、スイッチ６１２を導通状態とする。これにより、反転増幅器の短絡電圧Ｖｘがコンデンサ６３の第２電極に印加される。また、コンデンサ６３にはＶｓ２＝Ｖｉ１が印加され、コンデンサ６３の蓄積電荷は、（Ｑｓ１−Ｑｆｂ１＋Ｑ０）Ｃｓ２／Ｃｉ１となる。
【００９５】
次に、期間ｔ３において、クロック制御部４０は、スイッチ６２１を導通状態とする。これにより、コンデンサ６３の蓄積電荷Ｑｓ２が、コンデンサ６２に転送される。同時に、クロック制御部４０は、スイッチ６４２を導通状態とする。これにより、コンデンサ６４の蓄積電荷Ｑｆｂ２は、出力Ｄｏが１のときＣｆｂ２×ＶＤＤとなり、出力Ｄｏが０のとき０となる。そして、コンデンサ６３の蓄積電荷Ｑｓ２とコンデンサ６４の蓄積電荷Ｑｆｂ２とが、Δ（減算）処理され、コンデンサ６２の蓄積電荷Ｑｉ２は、（Ｑｓ２−Ｑｆｂ２＋Ｑ０）となる。このとき、反転増幅器６１の出力端子（コンパレータ部６５の入力端子）には、コンパレータ入力電圧Ｖｓ３＝Ｖｘ＋（Ｑｓ２−Ｑｆｂ２＋Ｑ０）／Ｃｉ２の電圧が印加される。
【００９６】
また、期間ｔ３では、期間ｔ１と同様の動作が前段回路において行われる。
【００９７】
次に、期間ｔ４において、コンパレータ部６５は、コンパレータ入力電圧Ｖｓ３の判定を行う。具体的には、コンパレータ部６５は、コンパレータ入力電圧Ｖｓ３が参照比較電圧ＶｒｅｆＭ以上の場合、「１」（ＶＤＤ）を出力し、コンパレータ入力電圧Ｖｓ３が参照比較電圧ＶｒｅｆＭより小さい場合、「０」（ＧＮＤ）を出力する。
【００９８】
期間ｔ４以降の期間において、ＡＤ変換装置６０は、上記期間ｔ３−期間ｔ４の動作を繰り返す。
【００９９】
以上、クロック制御部４０は、上述した高次ΔΣＡＤ変換動作を行う。なお、上記期間１及び期間２を合わせた期間は、高次ΔΣＡＤ変換の単位処理を実行する期間であるクロックサイクルである。高次ΔΣＡＤ変換動作では、各クロックサイクルにおいて、常に、アナログ入力電圧Ｖｉｎが入力されるので動作周波数は一定でありクロックサイクルの長さは一定である。
【０１００】
[サイクリックＡＤ変換動作]
図１１は、実施の形態２に係るＡＤ変換装置のサイクリックＡＤ変換を実行する場合の回路構成図である。図１１において、ＡＤ変換装置６０の回路構成要素であるがサイクリックＡＤ変換器として機能させない回路構成要素を破線で示している。
【０１０１】
サイクリックＡＤ変換の回路動作は、実施の形態１の図４Ｂに記載された動作タイミングチャートに従い実行される。
【０１０２】
まず、期間ｔ１１において、クロック制御部４０は、スイッチ６１１を導通状態とする。また、クロック制御部４０は、同時に、スイッチ６１２を導通状態とする。これにより、高位ビット側のＡＤ変換処理が終了したときの高次ΔΣＡＤ変換器１０の出力電圧Ｖｓ３がコンデンサ６３の第１電極及びコンデンサ６２の第２電極に印加される。コンデンサ６２の蓄積電荷Ｑｉ４はＣｉ２（Ｖｓ３−Ｖｘ）となり、コンデンサ６３の蓄積電荷Ｑｓ４はＣｓ２（Ｖｓ３−Ｖｘ）となる。
【０１０３】
次に、期間ｔ１２において、クロック制御部４０は、スイッチ２３２及び６４１を導通状態とする。これにより、コンデンサ６３の蓄積電荷Ｑｓ４とコンデンサ６４の蓄積電荷Ｑｆｂ４とがコンデンサ６２に転送される。
【０１０４】
次に、期間ｔ１３において、クロック制御部４０は、スイッチ６１１を導通状態とする。これにより、コンデンサ６３の蓄積容量Ｑｓ４はＣｓ２×Ｖｉ４となる。
【０１０５】
また、期間ｔ１３では、コンパレータ部６５は、コンパレータ入力電圧Ｖｉ４の判定を行う。具体的には、コンパレータ６５１及び６５３は、コンパレータ入力電圧Ｖｉ４が参照比較電圧ＶｒｅｆＨ及びＶｒｅｆＬより大きいか小さいかにより、３値（１．５ｂｉｔ）のデジタル値（００、０１、１０）を出力する。なお、本実施の形態では、サイクリックＡＤ変換動作の精度確保のため、２つのコンパレータ６５１及び６５３を用いる構成を例示した。
【０１０６】
次に、期間ｔ１４において、クロック制御部４０は、スイッチ２３２及び６４１を導通状態とする。これにより、コンデンサ６３の蓄積電荷Ｑｓ４及びコンデンサ６４の蓄積電荷Ｑｆｂ４がコンデンサ２４に転送される。
【０１０７】
期間ｔ１４以降の期間において、ＡＤ変換装置６０は、上記期間ｔ１３及び期間ｔ１４の動作を繰り返す。
【０１０８】
以上、クロック制御部４０は、上述したサイクリックＡＤ変換動作を行う。なお、上記期間１３及び期間１４を合わせた期間は、サイクリックＡＤ変換動作の単位処理を実行する期間であるクロックサイクルである。サイクリックＡＤ変換動作では、１クロックサイクルの間に、１ｂｉｔのデジタル値を生成する。また、サイクリックＡＤ変換動作では、クロックサイクルが進行するほど必要精度は減少する。よって、より低位ビットへと進むにつれ動作周波数を高く設定できるのでクロックサイクルを短縮化することが可能となる。
【０１０９】
本実施の形態によれば、高次ΔΣＡＤ変換回路として使用される反転増幅器及びその周辺回路と、サイクリックＡＤ変換回路として使用される反転増幅器及びその周辺回路とが共用化される。これにより、ＡＤ変換装置を省面積化及び低コスト化できる。
【０１１０】
なお、実施の形態２に係るＡＤ変換装置６０において、サイクリックＡＤ変換動作時に使用される反転増幅器２２を、高次ΔΣＡＤ変換動作時に使用される反転増幅器１１と共用化することも可能である。これにより、さらなる省面積化及び低コスト化が達成される。
【０１１１】
また、本実施の形態では、サイクリックＡＤ変換出力の精度確保のため、高次ΔΣＡＤ変換動作時ではコンパレータ６５２を用い、サイクリックＡＤ変換動作時ではコンパレータ６５１及び６５３を用いた。しかしながら、ΔΣＡＤ変換動作時に、ＶｒｅｆＭの電圧をＶｒｅｆＨまたはＶｒｅｆＬの電圧と共用化しても問題ない場合、高次ΔΣＡＤ変換動作時及びサイクリックＡＤ変換動作時において同じコンパレータを用いてもよい。
【０１１２】
（その他の実施の形態）
以上、上記実施の形態１及び２に係るＡＤ変換装置及びＡＤ変換方法について説明したが、本発明は、これらの実施の形態に限定されるものではない。
【０１１３】
例えば、本発明に係るＡＤ変換装置では、高位ビット側のデジタル変調信号を高次のΔΣ型ＡＤ変換器で処理し低位ビット側の多ビットデジタル値をサイクリック型のＡＤ変換器で処理することに限定されない。例えば、本発明に係るＡＤ変換装置は、複数のクロックサイクルを用いデジタル出力信号の高位ビット側のデジタル値を生成する第１のＡＤ変換器と、複数のクロックサイクルを用いデジタル出力信号の低位ビット側のデジタル値を生成する第２のＡＤ変換器と、第１のＡＤ変換器及び第２のＡＤ変換器におけるＡＤ変換の単位処理を実行する期間であるクロックサイクルを制御するクロック制御部を備える。そして、上記クロック制御部は、第２のＡＤ変換器において、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定し、かつ、第２のＡＤ変換器で用いられる複数のクロックサイクルの少なくとも１つのクロックサイクルを、第１のＡＤ変換器で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する。
【０１１４】
上記構成により、低位ビット側のデジタル値を生成する第２のＡＤ変換器で用いられる最長のクロックサイクルが、第１のＡＤ変換器で用いられるクロックサイクルよりも長く設定されるので、総ビット数の半数以上のビットを第２のＡＤ変換器で処理できる。これとともに、第２のＡＤ変換器において低位ビットへ進行するにつれ増幅器のゲインを落としてクロックサイクルが短縮化される。よって、高ゲインが必要となる高位ビット側のＡＤ変換処理と、高速化が可能な低位ビット側のＡＤ変換処理とで構成されたハイブリッド化ＡＤ変換処理により、高速化と多ビット化とが両立されたＡＤ変換動作が可能となる。
【０１１５】
また、実施の形態１及び２に係るＡＤ変換装置に含まれるクロック制御部は典型的には集積回路であるシステムＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１１６】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１１７】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイレベルまたはローレベルにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示されたスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１１８】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【０１１９】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他の種類のトランジスタを用いてもよい。
【０１２０】
また、上記回路図に示された回路構成は一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
【０１２１】
更に、本発明の主旨を逸脱しない限り、実施の形態１及び２に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１２２】
本発明は、多ビット化かつ高速化が要求されるＡＤ変換器を内蔵した温度センサ、撮像素子、デジタルカメラ、及び電池等に有用である。
【符号の説明】
【０１２３】
１、６０    ＡＤ変換装置
１０    高次ΔΣＡＤ変換器
１１、１２、２１、２２、６１    反転増幅器
１３、１４、１５、１６、１７、１８、２３、２４、２５、６２、６３、６４    コンデンサ
２０    サイクリックＡＤ変換器
３０    出力部
４０    クロック制御部
５０    デシメーションフィルタ
６５    コンパレータ部
６６、１０２、２０２    ＤＡ変換器（ＤＡＣ）
１０１、２０１、６５１、６５２、６５３    コンパレータ  
１１１、１２１、１３１、１３２、１４１、１６１、１７１、１７２、１８１、１８２、２１１、２１２、２３１、２３２、２４１、２５１、２５２、６０１、６１１、６１２、６２１、６２２、６４１、６４２    スイッチ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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