(57)【要約】【課題】定期的なトリガ入力に対してトリガ信号を検出できるようにしたトリガ検出回路及びトリガ検出ＩＣチップを提供すること。【解決手段】本発明に係るトリガ検出回路は、定期的なトリガ入力に対して同じ初期状態に復帰してトリガ信号を検出できるようにしたトリガ検出回路である。容量素子３は、パルス波形の入力信号ＶＩＮが入力される。また、検出回路４は、容量素子３の出力信号ＣＯＭＰＩＮからトリガ信号Ｖｔｒｉｇを検出する。入力信号ＶＩＮが第１及び第２の抵抗素子によってアッテネートされてＤＣカット用の容量素子３に繋がっているため、入力信号ＶＩＮのＤＣ成分は、ＣＯＭＰＩＮへと伝わらない。このＣＯＭＰＩＮを検出回路４で検出してＣＯＭＰＯＵＴを生成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
定期的なトリガ入力に対してトリガ信号を検出できるようにしたトリガ検出回路であって、
パルス波形の入力信号（ＶＩＮ）が入力される容量素子と、
該容量素子の出力信号からトリガ信号を検出する検出回路と
を備えていることを特徴とするトリガ検出回路。
【請求項２】
前記入力信号は、電源電圧にパルス波形のトリガ信号が重畳された入力信号であることを特徴とする請求項１に記載のトリガ検出回路。
【請求項３】
前記検出回路は、
第１の基準電圧と、前記容量素子の出力信号とを比較する比較器を有していることを特徴とする請求項１又は２に記載のトリガ検出回路。
【請求項４】
前記検出回路は、
前記第１の基準電圧が入力される反転入力端子と、前記容量素子の出力信号が入力される非反転入力端子とを有する比較器と、
該比較器の非反転入力端子と前記反転入力端子との間に接続される抵抗成分と、
前記非反転入力端子に接続されるシンク電流源と
を有していることを特徴とする請求項３に記載のトリガ検出回路。
【請求項５】
前記検出回路は、
前記比較器の出力に基づいて制御信号を生成する制御信号生成回路と、
前記比較器の前記非反転入力端子と前記反転入力端子との間に接続され、前記制御信号に基づいて制御されるスイッチと
を有していることを特徴とする請求項４に記載のトリガ検出回路。
【請求項６】
前記制御信号生成回路は、前記トリガ信号の立下りを検出した場合、前記スイッチで接続して、前記非反転入力端子の電圧を前記第１の基準電圧とすることを特徴とする請求項５に記載のトリガ検出回路。
【請求項７】
前記制御信号生成回路は、前記トリガ信号の立下りを検出してから所定時間経過後に制御信号を出力して、前記スイッチを接続することを特徴とする請求項６に記載のトリガ検出回路。
【請求項８】
前記検出回路は、
前記第１の基準電圧が入力される反転入力端子と、前記容量素子の出力信号が入力される非反転入力端子とを有する比較器と、前記非反転入力端子に接続される抵抗成分とを有し、
前記第１の基準電圧よりも低い第２の基準電圧が、前記抵抗成分を介して前記非反転入力端子に入力されることを特徴とする請求項１又は２に記載のトリガ検出回路。
【請求項９】
前記検出回路は、
前記比較器の出力に基づいて制御信号を生成する制御信号生成回路と、
前記抵抗成分と並列に接続され、前記制御信号に基づいて制御されるスイッチと
を有していることを特徴とする請求項８に記載のトリガ検出回路。
【請求項１０】
前記制御信号生成回路は、前記トリガ信号の立下りを検出した場合、前記スイッチで接続して、前記非反転入力端子の電圧を前記第２の基準電圧とすることを特徴とする請求項９に記載のトリガ検出回路。
【請求項１１】
前記制御信号生成回路は、前記トリガ信号の立下りを検出してから所定時間経過後に制御信号を出力して、前記スイッチを接続することを特徴とする請求項１０に記載のトリガ検出回路。
【請求項１２】
電源電圧にパルス波形のトリガ信号が重畳された入力信号が入力される電源ＰＡＤと、
該電源ＰＡＤに接続される容量素子と、
該容量素子の出力からトリガ信号を検出する検出回路と
を備えていることを特徴とするトリガ検出ＩＣチップ。
【請求項１３】
前記トリガ信号に基づいて、前記電源ＰＡＤに出力電流を出力する電流出力回路をさらに備えていることを特徴とする請求項１２に記載のトリガ検出ＩＣチップ。
【請求項１４】
前記容量素子は、抵抗分割を介して、前記電源ＰＡＤに接続される請求項１２又は１３に記載のトリガ検出ＩＣチップ。
【請求項１５】
前記電源ＰＡＤから、電源電圧にパルス波形のトリガ信号が重畳された入力信号が入力され、前記検出回路で検出した前記トリガ信号に基づいて、前記電流出力回路が前記電源ＰＡＤに出力電流を出力するＰＳＩ５通信を行う請求項１２〜１４のいずれか１項に記載のトリガ検出ＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリガ検出回路及びトリガ検出ＩＣチップに関し、より詳細には、定期的なトリガ入力に対してトリガ信号を検出できるようにしたトリガ検出回路及びトリガ検出ＩＣチップに関する。
【背景技術】
【０００２】
従来から、車両センサ及び車両状態を決定する制御装置や車両センサを用いたシステムが知られている。この車両センサに用いられている無線式の回転速度センサも知られている。この回転速度センサにより車両ホイール又は車両タイヤの回転数が測定され、この回転速度センサによって記録された測定値が、ホイールの回転数を表すデータメッセージに処理され、さらに回転速度センサは、データメッセージを無線で送信する。
【０００３】
図１は、車載製品などで主に使用されるＰＳＩ５通信で定期的にトリガ電圧が投入されるタイミングチャートを示す図である。入力信号ＶＩＮは、電源電圧ＶＤＤにパルス波形のトリガ信号Ｖｔｒｉｇが重畳された入力信号である。ＰＳＩ５（Ｐｅｒｉｐｈｅｒａｌ  Ｓｅｎｓｏｒ  Ｉｎｔｅｒｆａｃｅ  ５）通信では、通常動作の電源電圧レベルＶＤＤにトリガ信号ＶｔｒｉｇをＴｃｙｃごとに重畳させることで通信を行なうために入力は高電圧となる。なお、回転速度センサ以外にも、磁気センサを利用した車載用のリニアホールＩＣも同様にＰＳＩ５通信する形態がある。
【０００４】
図２は、一般的なコンパレータ回路を示す図である。２入力（ＶＩＮとＶＲＥＦ）の比較器（コンパレータ）３０より構成されている。このような構成でトリガを検出すると、例えば、ＶＲＥＦ＝ＶＤＤ＋（Ｖｔｒｉｇ／２）のようにする必要がある。なお、ＣＯＭＰＯＵＴは比較器３０の出力信号を示している。
【０００５】
しかしながら、トリガ信号Ｖｔｒｉｇが規格で定められているのに対し、電源電圧ＶＤＤは、使用用途などによって製品ごとにばらつくという問題がある。そのため、基準電圧ＶＲＥＦを用途に応じて調整・設定する必要がでてくる。
【０００６】
例えば、特許文献１に記載のものは、車両センサ及び車両状態を決定する制御装置および少なくとも１つの車両センサを有するシステムに関するもので、この車両センサは、ケーブル接続データ伝送のためのインタフェースを有し、このインタフェースは、電気式又は光学式に実施することが可能なケーブルにより、車両センサと制御装置とをデータ伝送のために接続するように構成されたものである。このようなケーブル接続データ伝送の例は、いわゆるＰＳＩ５（Ｐｅｒｉｐｈｅｒａｌ  Ｓｅｎｓｏｒ  Ｉｎｔｅｒｆａｃｅ  ５）である。所要のデータ伝送レート、組み込み条件及びコストに応じて、他のケーブル接続伝送も可能で、このケーブル接続データ伝送も単方向又は双方向に実施することができる。
【０００７】
また、特許文献２に記載のものは、センサ装置と、回転角度に対する信号及び回転トルクに対する信号を供給するための方法に関するもので、センサ素子に対してデジタルインターフェース用のＰＳＩ５プロトコルが用いられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２０１２−５２８０３２号公報
【特許文献２】特開２０１３−１４２６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来から用いられていたＰＳＩ５通信などの２線式ＩＦにおいて、電源レベルに依存せず、定期的なトリガ信号を検出する回路を得ることは困難であった。
上述した特許文献１，２には、本発明のような定期的なトリガ入力に対して同じ初期状態に復帰してトリガ信号を検出できるようにしたトリガ検出回路において、パルス波形の入力信号が入力される容量素子と、この容量素子の出力信号からトリガ信号を検出する検出回路とを備えた構成については何ら開示されていない。
【００１０】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、定期的なトリガ入力に対してトリガ信号を検出できるようにしたトリガ検出回路及びトリガ検出ＩＣチップを提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、定期的なトリガ入力に対してトリガ信号を検出できるようにしたトリガ検出回路であって、パルス波形の入力信号（ＶＩＮ）が入力される容量素子（３）と、該容量素子（３）の出力信号（ＣＯＭＰＩＮ）からトリガ信号（Ｖｔｒｉｇ）を検出する検出回路（４）とを備えていることを特徴とする。（図３；実施形態）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記入力信号（ＶＩＮ）は、電源電圧（ＶＤＤ）にパルス波形のトリガ信号（Ｖｔｒｉｇ）が重畳された入力信号であることを特徴とする。（図１）
【００１２】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記検出回路（４）は、第１の基準電圧（ＶＲＥＦ０）と、前記容量素子（３）の出力信号（ＣＯＭＰＩＮ）とを比較する比較器（９）を有していることを特徴とする。（図４；実施例１）
また、請求項４に記載の発明は、請求項３に記載の発明において、前記検出回路（４）は、前記第１の基準電圧（ＶＲＥＦ０）が入力される反転入力端子（−）と、前記容量素子（３）の出力信号（ＣＯＭＰＩＮ）が入力される非反転入力端子（＋）とを有する比較器（９）と、該比較器（９）の非反転入力端子（＋）と前記反転入力端子（−）との間に接続される抵抗成分（７；Ｒ０）と、前記非反転入力端子（＋）に接続されるシンク電流源（５）とを有していることを特徴とする。
【００１３】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記検出回路（４）は、前記比較器（９）の出力に基づいて制御信号を生成する制御信号生成回路（１０）と、前記比較器（９）の前記非反転入力端子（＋）と前記反転入力端子（−）との間に接続され、前記制御信号に基づいて制御されるスイッチ（６）とを有していることを特徴とする。
また、請求項６に記載の発明は、請求項５に記載の発明において、前記制御信号生成回路（１０）は、前記トリガ信号（Ｖｔｒｉｇ）の立下りを検出した場合、前記スイッチ（６）で接続して、前記非反転入力端子（＋）の電圧を前記第１の基準電圧（８；ＶＲＥＦ０）とすることを特徴とする。
【００１４】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記制御信号生成回路（１０）は、前記トリガ信号（Ｖｔｒｉｇ）の立下りを検出してから所定時間経過後に制御信号を出力して、前記スイッチ（６）を接続することを特徴とする。
また、請求項８に記載の発明は、請求項１又は２に記載の発明において、前記検出回路（４）は、前記第１の基準電圧（１４；ＶＲＥＦ１）が入力される反転入力端子（−）と、前記容量素子（３）の出力信号（ＣＯＭＰＩＮ）が入力される非反転入力端子（＋）とを有する比較器（１３）と、前記非反転入力端子（＋）に接続される抵抗成分（１１）とを有し、前記第１の基準電圧（１４；ＶＲＥＦ１）よりも低い第２の基準電圧（１５；ＶＲＥＦ２）が、前記抵抗成分（１１）を介して前記非反転入力端子（＋）に入力されることを特徴とする。（図５；実施例２）
【００１５】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記検出回路（４）は、前記比較器（１３）の出力に基づいて制御信号を生成する制御信号生成回路（１６）と、前記抵抗成分（１１）と並列に接続され、前記制御信号に基づいて制御されるスイッチ（１２）とを有していることを特徴とする。
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記制御信号生成回路（１６）は、前記トリガ信号（Ｖｔｒｉｇ）の立下りを検出した場合、前記スイッチ（１２）で接続して、前記非反転入力端子（＋）の電圧を前記第２の基準電圧（１４；ＶＲＥＦ２）とすることを特徴とする。
【００１６】
また、請求項１１に記載の発明は、請求項１０に記載の発明において、前記制御信号生成回路（１６）は、前記トリガ信号（Ｖｔｒｉｇ）の立下りを検出してから所定時間経過後に制御信号を出力して、前記スイッチ（１２）を接続することを特徴とする。
また、請求項１２に記載の発明は、電源電圧（ＶＤＤ）にパルス波形のトリガ信号（Ｖｔｒｉｇ）が重畳された入力信号が入力される電源ＰＡＤ（２１）と、該電源ＰＡＤ（２１）に接続される容量素子（２３）と、該容量素子（２３）の出力からトリガ信号を検出する検出回路（２４）とを備えていることを特徴とするトリガ検出ＩＣチップである。（図７；実施例３）
【００１７】
また、請求項１３に記載の発明は、請求項１２に記載の発明において、前記トリガ信号（Ｖｔｒｉｇ）に基づいて、前記電源ＰＡＤ（２１）に出力電流を出力する電流出力回路（２６）をさらに備えていることを特徴とする。
また、請求項１４に記載の発明は、請求項１２又は１３に記載の発明において、前記容量素子（２３）は、抵抗分割を介して、前記電源ＰＡＤ（２１）に接続されることを特徴とする。
また、請求項１５に記載の発明は、請求項１２〜１４のいずれか１項に記載の発明において、前記電源ＰＡＤ（２１）から、電源電圧（ＶＤＤ）にパルス波形のトリガ信号（Ｖｔｒｉｇ）が重畳された入力信号が入力され、前記検出回路（２４）で検出した前記トリガ信号（Ｖｔｒｉｇ）に基づいて、前記電流出力回路（２６）が前記電源ＰＡＤ（２１）に出力電流を出力するＰＳＩ５通信を行うことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、簡単な回路構成、つまり、パルス波形の入力信号が入力される容量素子と、この容量素子の出力信号からトリガ信号を検出する検出回路とを備えているので、定期的なＶＤＤのトリガ入力を、ＶＤＤのレベルに依存せず、トリガ信号を検出することができる。
【図面の簡単な説明】
【００１９】
【図１】車載製品などで主に使用されるＰＳＩ５通信で定期的にトリガ電圧が投入されるタイミングチャートを示す図である。
【図２】一般的なコンパレータ回路を示す図である。
【図３】本発明に係るトリガ検出回路の実施形態を説明するための回路構成図である。
【図４】図３に示した本発明のトリガ検出回路を構成する検出回路の実施例１を説明するための回路構成図である。
【図５】図３に示した本発明のトリガ検出回路を構成する検出回路の実施例２を説明するための回路構成図である。
【図６】（ａ）乃至（ｄ）は、定期的に入力信号ＶＩＮからトリガが入力されたときのタイミングチャートを示す図である。
【図７】本発明のトリガ検出回路を備えた実施例３としてのトリガ検出ＩＣチップを説明するための回路構成図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態について説明する
本発明は、定期的なトリガ入力に対して最適な検出を行なうことができる検出回路である。このトリガ検出回路の特徴は、以下のようなものである。
１）高電圧を伴うＩ／Ｆにおいて使用可能。
２）入力のＤＣレベルによらない。
３）スイッチを切り替えることにより、定期的なトリガ入力に対して、毎回同じ初期状態に復帰して検出することができる。
【００２１】
［実施形態］
図３は、本発明に係るトリガ検出回路の実施形態を説明するための回路構成図で、図中符号１は第１の抵抗素子（抵抗成分／アッテネータ用抵抗）、２は第２の抵抗素子（抵抗成分／アッテネータ用抵抗）、３は容量素子（ＤＣカット用容量）、４は検出回路を示している。
本発明に係るトリガ検出回路は、定期的なトリガ入力に対して同じ初期状態に復帰してトリガ信号を検出できるようにしたトリガ検出回路である。
【００２２】
容量素子３は、パルス波形の入力信号ＶＩＮが入力される。また、検出回路４は、容量素子３の出力信号ＣＯＭＰＩＮからトリガ信号Ｖｔｒｉｇを検出する。
つまり、入力信号ＶＩＮが第１及び第２の抵抗素子によってアッテネートされてＤＣカット用の容量素子３に繋がっているため、入力信号ＶＩＮのＤＣ成分は、ＣＯＭＰＩＮへと伝わらない。このＣＯＭＰＩＮを検出回路４で検出してＣＯＭＰＯＵＴを生成するように構成されている。
【実施例１】
【００２３】
図４は、図３に示した本発明のトリガ検出回路を構成する検出回路の実施例１を説明するための回路構成図で、図中符号５はシンク電流源（ＩＲＥＦ０）、６はスイッチ（ＳＷ）、７は抵抗成分（Ｒ０）、８は基準電圧（リファレンス電圧ＶＲＥＦ０）、９は比較器（コンパレータ）、１０は制御信号生成回路を示している。なお、図３と同じ機能を有する構成要素には同一の符号を付してある。
【００２４】
本発明の実施例１に係る検出回路４は、比較器（コンパレータ）９とシンク電流源（ＩＲＥＦ０）５と制御信号生成回路１０とを備えている。
検出回路４は、基準電圧（ＶＲＥＦ０）８と、容量素子３の出力信号ＣＯＭＰＩＮとを比較する比較器９を有している。
また、検出回路４は、基準電圧（ＶＲＥＦ０）８が入力される反転入力端子（−）と、容量素子３の出力信号ＣＯＭＰＩＮが入力される非反転入力端子（＋）とを有する比較器９と、この比較器９の非反転入力端子（＋）と反転入力端子（−）との間に接続される抵抗成分（Ｒ０）７と、非反転入力端子（＋）に接続されるシンク電流源５とを有している。
【００２５】
また、検出回路４は、比較器９の出力に基づいて制御信号を生成する制御信号生成回路１０と、比較器９の非反転入力端子（＋）と反転入力端子（−）との間に接続され、制御信号に基づいて制御されるスイッチＳＷ６とを有している。
また、制御信号生成回路１０は、トリガ信号Ｖｔｒｉｇの立下りを検出した場合、スイッチＳＷ６で接続して、非反転入力端子（＋）の電圧を基準電圧（ＶＲＥＦ０）８としている。
【００２６】
また、制御信号生成回路１０は、トリガ信号Ｖｔｒｉｇの立下りを検出してから所定時間経過後に制御信号を出力して、スイッチＳＷ６を接続するように構成されている。
つまり、比較器９の非反転入力端子（＋）には、容量素子３の出力であるＣＯＭＰＩＮが入力され、反転入力端子（−）には、基準電圧ＶＲＥＦ０が入力される。また、非反転入力端子（＋）には、シンク電流源５の電流ＩＲＥＦ０がフォースされている。
また、比較器９の出力ＣＯＭＰＯＵＴから制御信号生成回路１０を経て生成されるＳＷ信号で制御されるスイッチＳＷ６が、比較器９の非反転入力端子（＋）と反転入力端子（−）との間に接続されている。また、比較器９の非反転入力端子（＋）には、抵抗成分（Ｒ０）７を介して基準電圧ＶＲＥＦ０が接続されている。
【００２７】
トリガ信号が入力されない場合は、非反転入力端子（＋）はＶＲＥＦ０−ＩＲＥＦ０×Ｒ０の電圧が入力され、反転入力端子（−）には、ＶＲＥＦ０の電圧が入力されるため、比較器９の出力ＣＯＭＰＯＵＴは、ＬＯＷとなる。
トリガ信号Ｖｔｒｉｇが入力される場合は、Ｒ０×ＩＲＥＦ０＜ＶｔｒｉｇとなるようにＲ０，ＩＲＥＦ０を設定すれば、ＶＲＥＦ０−ＩＲＥＦ０×Ｒ０＋Ｖｔｒｉｇ＞ＶＲＥＦ０となるため、比較器９の出力ＣＯＭＰＯＵＴは、ＨＩＧＨとなる。
抵抗成分（Ｒ０）７があることで、トリガ入力によるＣＯＭＰＩＮレベルの微小なずれが積み重なり、ＣＯＭＰＯＵＴがスタックすることを防ぐことができる。
【００２８】
また、制御信号生成回路１０で生成されたＳＷ信号により、スイッチＳＷ６を切り替えてＣＯＭＰＩＮノードをＶＲＥＦ０に短絡する処理を行なうこともできる。具体的には、ＳＷ信号は、ＣＯＭＰＯＵＴの立下りエッジを検出して、所定時間経過後にパルスを出すように構成する。このＳＷ信号がＨｉのときに、スイッチＳＷ６をＯＮして、ＣＯＭＰＩＮノードをＶＲＥＦ２に短絡するものとする。
【００２９】
ＣＯＭＰＩＮは、入力信号の立下り時において、立ち上がり時よりもディスチャージの影響でレベルが低いため、立下り時のトリガ立下りエッジの影響で、ＶＲＥＦ０−ＩＲＥＦ０×Ｒ０よりも下回ったレベルになることがある。その後、抵抗成分７により、電圧レベルは、ＶＲＥＦ０−ＩＲＥＦ０×Ｒ０に収束していく。しかしながら、ＩＣ内には抵抗値や容量値のばらつきがあるため、次のトリガまでにＶＲＥＦ２への収束が間に合わない場合があるが、上述したスイッチ動作により、この問題を解消することができる。これによって、同じ初期状態に復帰して、定期的なトリガ信号を検出することができる。
【実施例２】
【００３０】
図５は、図３に示した本発明のトリガ検出回路を構成する検出回路の実施例２を説明するための回路構成図で、図中符号１１は抵抗成分、１２はスイッチ（ＳＷ）、１３は比較器（コンパレータ）、１４は第１の基準電圧（リファレンス電圧ＶＲＥＦ１）、１５は第２の基準電圧（リファレンス電圧ＶＲＥＦ２）、１６は制御信号生成回路を示している。なお、図３と同じ機能を有する構成要素には同一の符号を付してある。
【００３１】
本発明の実施例２に係る検出回路４は、比較器（コンパレータ）１３と抵抗成分１１と制御信号生成回路１０６とを備えている。
検出回路４は、第１の基準電圧（ＶＲＥＦ１）１４が入力される反転入力端子（−）と、容量素子３の出力信号ＣＯＭＰＩＮが入力される非反転入力端子（＋）とを有する比較器１３と、非反転入力端子（＋）に接続される抵抗成分１１とを有している。
第１の基準電圧（ＶＲＥＦ１）１４よりも低い第２の基準電圧（ＶＲＥＦ２）１５が、抵抗成分１１を介して非反転入力端子（＋）に入力される。
【００３２】
また、検出回路４は、比較器１３の出力に基づいて制御信号を生成する制御信号生成回路１６と、抵抗成分１１と並列に接続され、制御信号に基づいて制御されるスイッチＳＷ１２とを有している。
また、制御信号生成回路１６は、トリガ信号Ｖｔｒｉｇの立下りを検出した場合、スイッチＳＷ１２で接続して、非反転入力端子（＋）の電圧を第２の基準電圧（ＶＲＥＦ２）１５としている。
また、制御信号生成回路１６は、トリガ信号Ｖｔｒｉｇの立下りを検出してから所定時間経過後に制御信号を出力して、スイッチＳＷ１２を接続するように構成されている。
【００３３】
つまり、比較器１３の非反転入力端子（＋）には、容量素子３の出力であるＣＯＭＰＩＮが入力され、反転入力端子（−）には、第１の基準電圧（ＶＲＥＦ１）１４が入力される。また、非反転入力端子（＋）には、抵抗成分１１を介して第２の基準電圧（ＶＲＥＦ２）１５が入力される。
また、比較器１３の出力ＣＯＭＰＯＵＴから制御信号生成回路１６を経て生成されるＳＷ信号で制御されるスイッチＳＷ１２が、抵抗成分１１と並列で接続されている。
【００３４】
トリガ信号が入力されない場合は、非反転入力端子（＋）は、第２の基準電圧（ＶＲＥＦ２）１５の電圧が入力され、反転入力端子（−）には第１の基準電圧（ＶＲＥＦ１）１４の電圧が入力され、ＶＲＥＦ２＜ＶＲＥＦ１であるため、比較器１３の出力ＣＯＭＰＯＵＴは、ＬＯＷとなる。
トリガ信号Ｖｔｒｉｇが入力される場合は、ＶＲＥＦ１−ＶＲＥＦ２＜Ｖｔｒｉｇとなるように、ＶＲＥＦ１，ＶＲＥＦ２を設定すれば、ＶＲＥＦ２＋Ｖｔｒｉｇ＞ＶＲＥＦ１となるため、比較器１３の出力ＣＯＭＰＯＵＴは、ＨＩＧＨとなる。
【００３５】
抵抗成分１１があることで、トリガ入力によるＣＯＭＰＩＮレベルの微小なずれが積み重なり、ＣＯＭＰＯＵＴがスタックすることを防ぐことができる。
また、制御信号生成回路１６で生成されたＳＷ信号により、スイッチＳＷ１２を切り替えてＣＯＭＰＩＮノードをＶＲＥＦ２に短絡する処理を行なうこともできる。具体的には、ＳＷ信号は、ＣＯＭＰＯＵＴの立下りエッジを検出して、所定時間経過後にパルスを出すように構成する。このＳＷ信号がＨｉのときに、スイッチ１２をＯＮして、ＣＯＭＰＩＮノードをＶＲＥＦ２に短絡するものとする。
【００３６】
ＣＯＭＰＩＮは、入力信号の立下り時において、立ち上がり時よりもディスチャージの影響でレベルが低いため、立下り時のトリガ立下りエッジの影響で、ＶＲＥＦ２よりも下回ったレベルになることがある。その後、抵抗成分１１により、電圧レベルはＶＲＥＦ２に収束していく。しかしながら、ＩＣ内には抵抗値や容量値のばらつきがあるため、次のトリガまでにＶＲＥＦ２への収束が間に合わない場合があるが、上述したスイッチ動作により、この問題を解消することができる。これによって、同じ初期状態に復帰して、定期的なトリガ信号を検出することができる。
【００３７】
以下では、ＶＲＥＦ１−ＶＲＥＦ２＝Ｖｔｒｉｇ−α（α＞０）として、図５の場合に絞って説明を行なう。
図６（ａ）乃至（ｄ）は、定期的に入力信号ＶＩＮからトリガが入力されたときのタイミングチャートを示す図である。
【００３８】
ＣＯＭＰＩＮは、トリガ信号の立ち上がり時である時刻ｔ０において、ＶＲＥＦ１のレベルをα分だけ上回るので、ＣＯＭＰＯＵＴは出力反転してＨｉとなる。
その際、抵抗成分１１の抵抗値があまりに小さいと、ｔ０〜ｔ１の間におけるＰＩＮ電圧降下が大きいため、ｔ１になる前に、ＰＩＮのレベルがＶＲＥＦ１を下回りＣＯＭＰＯＵＴの出力もＬｏに落ちてしまうため、抵抗成分１１はある程度高い抵抗値である必要がある。
時刻ｔ１において、トリガの立下りエッジが入力されるため、ＣＯＭＰＩＮはＶＲＥＦ１を下回りＣＯＭＰＯＵＴは出力反転してＬｏとなる。
【００３９】
この際、ＣＯＭＰＩＮは時刻ｔ１において、時刻ｔ０よりもディスチャージの影響でレベルが低いため、時刻ｔ１のトリガ立下りエッジの影響で、ＶＲＥＦ２よりも下回ったレベルになる。その後、抵抗成分１１を通してレベルはＶＲＥＦ２に収束していく。ただし、ＩＣ内には抵抗値や容量値のばらつきがあるため、次のトリガまでにＶＲＥＦ２への収束が間に合わない場合がある。
【００４０】
その対策として、ＳＷ信号によりＣＯＭＰＩＮノードをＶＲＥＦ２に短絡する処理を行なう。図６（ａ）乃至（ｄ）において、ＳＷ信号はＣＯＭＰＯＵＴの立下りエッジを検出して、Ｔｄｅｌａｙの遅延後にパルスを出すようにする。このＳＷ信号がＨｉのときにＣＯＭＰＩＮノードはＶＲＥＦ２に短絡されるものとする。
以上の処理を加えることにより、ＩＣ内のばらつきに寄らず、Ｔｃｙｃ後の時刻ｔ２ではトリガ時にはＣＯＭＰＩＮ＝ＶＲＥＦ２の初期状態を保つことができる。
【実施例３】
【００４１】
図７は、本発明のトリガ検出回路を備えた実施例３としてのトリガ検出ＩＣチップを説明するための回路構成図で、図中符号２１は電源ＰＡＤ、２２はレギュレータ回路、２３は容量素子、２４は検出回路、２５はデジタル回路、２６は電流出力回路を示している。
本発明の実施例３に係るトリガ検出ＩＣチップは、電源ＰＡＤ２１と容量素子２３と検出回路２４とを備えている。
【００４２】
電源ＰＡＤ２１は、電源電圧ＶＤＤにパルス波形のトリガ信号Ｖｔｒｉｇが重畳された入力信号が入力される。また、容量素子２３は、抵抗分割を介して、電源ＰＡＤ２１に接続されている。また、検出回路２４は、容量素子２３の出力からトリガ信号を検出する
また、検出されたトリガ信号Ｖｔｒｉｇはデジタル回路で演算され、その出力信号に基づいて、電源ＰＡＤ２１に出力電流を出力する電流出力回路２６をさらに備えている。また、電源ＰＡＤ２１に接続されたレギュレータ回路２２をさらに備えている。
【００４３】
つまり、本実施例３のトリガ検出ＩＣチップは、電源電圧にパルス波形のトリガ信号が重畳された入力信号が入力される電源ＰＡＤ２１と、この電源ＰＡＤ２１に接続された容量素子２３と、この容量素子２３の出力からトリガ信号を検出する検出回路２４とを備えている。そして、検出したトリガ信号Ｖｔｒｉｇに基づいて、電源ＰＡＤ２１に所定の信号を電流として出力する電流出力回路２６を備える。本実施例３では、外部から入力される電源電圧ＶＤＤのレベルに依存することなく、トリガ信号を検出することができるため、ＰＳＩ５通信において、精度良く、電源ＰＡＤから電流出力の通信を行うことができる。
【００４４】
電源ＰＡＤ２１には、レギュレータ回路２２が接続され、検出回路２４などを動作させるための電源電圧を生成する。
以上のように、本実施例３では、電源ＰＡＤから入力されるトリガ信号に対して、電源電圧によらず、トリガ信号を検出することができる。
【符号の説明】
【００４５】
１  第１の抵抗素子（抵抗成分／アッテネータ用抵抗）
２  第２の抵抗素子（抵抗成分／アッテネータ用抵抗）
３，２３  容量素子（ＤＣカット用容量）
４，２４  検出回路
５  シンク電流源（ＩＲＥＦ０）
６，１２  スイッチ（ＳＷ）
７  抵抗成分（Ｒ０）
８  基準電圧（リファレンス電圧ＶＲＥＦ０）
９，１３，３０  比較器（コンパレータ）
１０，１６  制御信号生成回路
１１  抵抗成分
１４  第１の基準電圧（リファレンス電圧ＶＲＥＦ１）
１５  第２の基準電圧（リファレンス電圧ＶＲＥＦ２）
２１  電源ＰＡＤ
２２  レギュレータ回路
２５  デジタル回路
２６  電流出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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