(57)【要約】【課題】本発明は、データ処理用の再構成デバイスにおける回路の再構成を安価にかつ高速に行う。【解決手段】画像形成装置１の再構成デバイス部２０は、画像処理／出力部１７が、内蔵するメモリ３４に格納されている回路データに基づいて、再構成可能な画像処理機能部３２及び出力部３３等の回路を構成して、入力されるデータに対して、該回路によりデータ処理を行う。ＣＰＵ１１は、画像処理／出力部１７の非データ処理時に、インターフェイス制御部３１に、再構成データ用ＲＯＭ１８から回路データを読み出させてメモリ３４に格納させ、回路を再構成する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
内蔵する記憶手段に格納されている回路データに基づいて、再構成可能な回路を構成して、入力されるデータに対して、該回路によりデータ処理を行うデータ処理手段と、
前記回路データを記憶する外部の回路データ記憶手段から該回路データを読み出して前記記憶手段に格納するデータ取込手段と、
前記データ処理手段の非データ処理時に、前記データ取込手段に、前記回路データ記憶手段から前記回路データを読み出させて前記記憶手段に格納させ、前記回路を再構成する再構成制御手段と、
を備えていることを特徴とする再構成デバイス装置。
【請求項２】
前記データ処理手段は、
前記回路として、データ処理後のデータを外部デバイスへ出力するとともに、該外部デバイスに応じた回路データによって再構成可能なインターフェイス処理回路をも備えていることを特徴とする請求項１記載の再構成デバイス装置。
【請求項３】
前記再構成制御手段は、
前記データ取込手段に、前記記憶手段の前記回路データのうち、前記データ処理手段において変更が必要な回路構成に関する回路データのみを前記回路データ記憶手段から読み出させて該記憶手段に格納させることを特徴とする請求項１または請求項２記載の再構成デバイス装置。
【請求項４】
前記再構成デバイス装置は、
前記データ処理手段の回路構成を指定する回路構成指定情報を取得する情報取得手段を、さらに備え、
前記再構成制御手段は、
前記情報取得手段が前記回路構成指定情報を取得すると、前記データ取込手段に、該回路構成指定情報によって現在の該データ処理手段の前記回路構成から変更が必要な回路構成に関する回路データのみを前記回路データ記憶手段から読み出させて前記記憶手段に格納させることを特徴とする請求項１または請求項２記載の再構成デバイス装置。
【請求項５】
前記情報取得手段は、
前記データに対して要求されるデータ処理内容に関する情報及び前記外部デバイスの種別等のデータ出力に関する情報のうち、少なくともいずれかの情報を取得することを特徴とする請求項２から請求項４のいずれかに記載の再構成デバイス装置。
【請求項６】
再構成可能な回路を有する再構成デバイス部で、画像データに対して画像処理し、画像処理後の画像データに基づいて、画像形成手段で画像形成する画像形成装置であって、
前記再構成デバイス部として、請求項１から請求項５のいずれかに記載の再構成デバイス装置を備えていることを特徴とする画像形成装置。
【請求項７】
内蔵する記憶手段に格納されている回路データに基づいて、再構成可能な回路を構成して、入力されるデータに対して、該回路によりデータ処理を行うデータ処理ステップと、
前記回路データを記憶する外部の回路データ記憶手段から該回路データを読み出して前記記憶手段に格納するデータ取込処理ステップと、
前記データ処理ステップでの非データ処理時に、前記データ取込処理ステップに、前記回路データ記憶手段から前記回路データを読み出させて前記記憶手段に格納させ、前記回路を再構成する再構成制御処理ステップと、
を有することを特徴とする再構成デバイス制御方法。
【請求項８】
制御プロセッサに、
内蔵する記憶手段に格納されている回路データに基づいて、再構成可能な回路を構成して、入力されるデータに対して、該回路によりデータ処理を行うデータ処理と、
前記回路データを記憶する外部の回路データ記憶手段から該回路データを読み出して前記記憶手段に格納するデータ取込処理と、
前記データ処理での非データ処理時に、前記データ取込処理に、前記回路データ記憶手段から前記回路データを読み出させて前記記憶手段に格納させ、前記回路を再構成する再構成制御処理と、
を実行させることを特徴とする再構成デバイス制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成デバイス装置、画像形成装置、再構成デバイス制御方法及び再構成デバイス制御プログラムに関し、詳細には、データ処理用の再構成デバイスにおける回路の再構成を安価にかつ高速に行う再構成デバイス装置、画像形成装置、再構成デバイス制御方法及び再構成デバイス制御プログラムに関する。
【背景技術】
【０００２】
画像形成装置は、その機能の多様化、高度化にともなって、画像の種類や画像の出力機能の状況等に応じて多様な画像処理が要求されるようになってきている。画像形成装置は、このような多様な画像処理に対応するために、従来から、ＦＰＧＡ（Field Programmable Gate Array）に代表される再構成デバイスが用いられるようになってきている。
【０００３】
再構成デバイスは、制御フローに加えて実際のデータ経路の変更が可能であり、さらに、再構成可能な構造に、動作中でも新たな回路構成をロードすることができる。
【０００４】
そして、従来、このような再構成デバイスを用いた技術として、画像データと、前記画像データに対して実行すべき画像処理内容を入力する入力手段と、複数の回路構成データを記憶する第１記憶手段と、前記第１記憶手段に記憶された複数の回路構成データのいずれかを選択する選択手段と、前記選択手段により選択された回路構成データを前記第１記憶手段から取得して記憶する第２記憶手段と、前記第２記憶手段に記憶されている前記回路構成データに基づいて回路構成を再構成可能な再構成回路を含み、前記入力手段により入力された画像データに対して画像処理を実行する画像処理手段と、前記入力手段により入力された前記画像処理内容に基づいて、前記第２記憶手段に記憶されている回路構成データを書き換えるための書き換えデータを生成する生成手段と、前記生成手段により生成された前記書き換えデータに基づいて前記第２記憶手段に記憶されている前記回路構成データの一部を書き換える第１設定処理を行った後に、前記第２記憶手段に記憶されている前記回路構成データにより前記画像処理手段の回路構成を再構成させる再構成処理を行うよう制御する制御手段と、を有する画像処理装置が提案されている（特許文献１参照）。
【０００５】
すなわち、この従来技術は、第２記憶手段に仕様毎の全ての回路データを記憶することなく、再構成回路のベースとなる回路データを第１記憶手段から第２記憶手段に記憶し、各仕様毎に異なる差異部分を示す書き換えデータを生成して、ベース回路を一部書き換えている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術にあっては、各仕様毎に異なる差異部分を示す書き換えデータを記憶する第２記憶手段が必要であり、コストが高くつくとともに、回路データを再構成デバイスにダウンロードするための時間が必要である。その結果、コストを削減するとともに、処理速度を向上させる上で、改良の必要があった。
【０００７】
そこで、本発明は、データ処理用の再構成デバイスにおける回路の再構成を安価にかつ高速に行うことを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１記載の再構成デバイス装置は、内蔵する記憶手段に格納されている回路データに基づいて、再構成可能な回路を構成して、入力されるデータに対して、該回路によりデータ処理を行うデータ処理手段と、前記回路データを記憶する外部の回路データ記憶手段から該回路データを読み出して前記記憶手段に格納するデータ取込手段と、前記データ処理手段の非データ処理時に、前記データ取込手段に、前記回路データ記憶手段から前記回路データを読み出させて前記記憶手段に格納させ、前記回路を再構成する再構成制御手段と、を備えていることを特徴としている。
【発明の効果】
【０００９】
本発明によれば、データ処理用の再構成デバイスにおける回路の再構成を安価にかつ高速に行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例を適用した画像形成装置のブロック構成図。
【図２】画像処理／出力部のブロック構成図。
【図３】操作表示部による再構成指示に基づく再構成処理のシーケンス図。
【図４】画像処理／出力部における回路構成構築処理の説明図。
【図５】異なるプリントエンジンユニットの接続に基づく再構成処理のシーケンス図。
【発明を実施するための形態】
【００１１】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。
【実施例１】
【００１２】
図１〜図５は、本発明の再構成デバイス装置、画像形成装置、再構成デバイス制御方法及び再構成デバイス制御プログラムの一実施例を示す図であり、図１は、本発明の再構成デバイス装置、画像形成装置、再構成デバイス制御方法及び再構成デバイス制御プログラムの一実施例を適用した画像形成装置１のブロック構成図である。
【００１３】
図１において、画像形成装置１は、入力される画像データに対して、必要な画像処理を施して、画像形成するプリンタ装置、複合装置等である。画像形成装置１は、コントローラ２、プリントエンジン３及び操作表示部４等を備えている。
【００１４】
プリントエンジン３は、図２に示すように、複数のプリントエンジンユニット３ａ〜３ｎが、同時に、あるいは、交換可能にコントローラ２に接続される。各プリントエンジンユニット３ａ〜３ｎは、コントローラ２から渡される画像データ（描画データ）に基づいて、それぞれ適宜の画像形成方式で、用紙、フィルム等の被記録媒体（以下、用紙という。）に画像を形成する。
【００１５】
操作表示部４は、画像形成装置１に各種動作を行わせるのに必要な各種キーを備えるとともに、ディスプレイ（例えば、液晶ディスプレイ）やＬＥＤ（Light Emitting Diode）等のランプを備えている。操作表示部４は、操作キーから、画像形成装置１に各種機能動作処理を行わせるための各種操作が行われると、操作内容をコントローラ２に渡す。また、操作表示部４は、コントローラ２から渡される表示情報、すなわち、操作キーから入力された命令内容や画像形成装置１からユーザに通知する各種情報を、ディスプレイに表示させる。
【００１６】
コントローラ２は、ＣＰＵ（Central Processing Unit）１１、ＲＯＭ（Read Only Memory）１２、入力部１３、操作制御部１４、ＲＡＭ（Random Access Memory）１５、ハードディスク（ＨＤＤ）１６、画像処理／出力部１７及び再構成データ用ＲＯＭ１８等を備えており、各部は、バス１９で接続されている。
【００１７】
ＲＯＭ１２は、ＣＰＵ１１の起動プログラムが格納されており、画像形成装置１の電源オン時やリセット時に、ＣＰＵ１１が該起動プログラムを読み出して、起動する。
【００１８】
入力部１３は、有線または無線のＬＡＮ（Local Area Network）等のネットワークＮＷを介して、図示しないホスト装置に接続され、ホスト装置との間で通信して、印刷ジョブの受信、プリント結果の送信等のデータ及び情報の授受を行う。
【００１９】
操作制御部１４は、上記操作表示部４に接続されており、操作表示部４からの操作情報の取得、操作表示部４への表示データの出力等の操作表示部４とのインターフェイス処理を行う。
【００２０】
ＲＡＭ１５は、ＣＰＵ１１による印刷データやプログラムの実行におけるワークメモリとして利用される。
【００２１】
ハードディスク１６は、ＣＰＵ１１の制御下で、印刷データの一時格納、画像形成装置１としての基本プログラム及び本発明の再構成デバイス制御プログラム等を格納しており、また、再構成デバイスである画像処理／出力部１７の変更回路構成のためのコンペアデータを格納している。
【００２２】
ＣＰＵ１１は、ハードディスク１６に格納されているプログラムに基づいて、ＲＡＭ１５をワークメモリとして利用しつつ、画像形成装置１の各部を制御して、画像形成装置１としての基本処理を実行するとともに、本発明の再構成デバイス制御方法を実行する。
【００２３】
画像処理／出力部１７は、再構成デバイスであり、バス１９、再構成データ用ＲＯＭ１８及びプリントエンジン３に接続されている。
【００２４】
再構成データ用ＲＯＭ１８は、画像処理／出力部１７の再構成用の回路データ（データ処理用回路データ）や設定情報が格納されている。
【００２５】
画像処理／出力部１７は、ＣＰＵ１１の制御下で、ＲＡＭ１５から送られてくる画像データに対して、画像処理用回路データ及び変更回路構成用データに基づいて構築する画像処理回路３２及び出力部３３（図２参照）で画像処理を実行し、プリントエンジン３へ出力する。画像処理／出力部１７は、ＦＰＧＡ等が用いられている。
【００２６】
上記ＣＰＵ１１、ハードディスク１６、再構成データ用ＲＯＭ１８及び画像処理／出力部１７は、全体として、再構成デバイスである画像処理／出力部１７の内部処理回路を再構成する再構成デバイス部（再構成デバイス装置）２０として機能し、画像形成装置１は、再構成デバイス部２０を搭載する画像形成装置となっている。
【００２７】
画像処理／出力部１７は、図２に示すように、インターフェイス制御部３１、画像l処理部３２、出力部３３及びメモリ３４等を備えており、各部は、バス３５で接続されている。
【００２８】
インターフェイス制御部３１は、バス１９に接続されており、コントローラ２のバス１９とのインターフェイス処理を行う。
【００２９】
メモリ３４は、ＲＡＭ等で構成されており、バス３５に接続されている。メモリ３４は、通常動作時には、画像処理／出力部１７の処理対象である画像データの一時格納用に使用され、再構成時には、回路構成または回路変更に必要な回路データの格納用に使用される。
【００３０】
画像l処理部３２は、メモリ３４に格納された回路データに基づいて、所定数の画像l処理部３２ａ〜３２ｍが構成される。画像l処理部３２ａ〜３２ｍは、構成時にそれぞれ割り当てられた画像処理を、インターフェイス制御部３１が受け取ってメモリ３４に格納されている画像データに対して実行し、処理後の画像データをメモリ３４に書き戻す。画像l処理部３２ａ〜３２ｍは、画像処理として、例えば、色変換処理、回転処理、フィルタリング処理等を実行する。
【００３１】
出力部３３は、メモリ３４に格納された回路データに基づいて、プリントエンジン３が備えているプリントエンジンユニット３ａ〜３ｎに対応する複数の出力部３３ａ〜３３ｎが構成され、それぞれがプリントエンジンユニット３ａ〜３ｎとのエンジンＩ／Ｆとして機能する。すなわち、出力部３３は、接続されるプリントエンジン３のプリントエンジンユニット３ａ〜３ｎに応じて、出力部３３ａ〜３３ｎを選択して、メモリ３４の画像データ（描画データ）及び制御信号を、対応するプリントエンジンユニット３ａ〜３ｎに出力し、また、処理結果等を受け取る。
【００３２】
そして、画像形成装置１は、ＲＯＭ、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）、ＥＰＲＯＭ、フラッシュメモリ、フレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）、ＣＤ−ＲＷ（Compact Disc Rewritable ）、ＤＶＤ（Digital Versatile Disk）、ＳＤ（Secure Digital）カード、ＭＯ（Magneto-Optical Disc）等のコンピュータが読み取り可能な記録媒体に記録されている本発明の再構成デバイス制御方法を実行する再構成デバイス制御プログラム及び必要なデータを読み込んでハードディスク１６及び再構成データ用ＲＯＭ１８に導入することで、後述するデータ処理用の再構成デバイスの回路構成処理を安価にかつ高速に再構成する再構成デバイス制御方法を実行する再構成デバイス部２０を搭載する画像形成装１として構築されている。この再構成デバイス制御プログラムは、アセンブラ、Ｃ、Ｃ＋＋、Ｃ＃、Ｊａｖａ（登録商標）等のレガシープログラミング言語やオブジェクト指向プログラミング言語等で記述されたコンピュータ実行可能なプログラムであり、上記記録媒体に格納して頒布することができる。
【００３３】
また、再構成デバイスである画像処理／出力部１７は、図示しないが、リセット回路を搭載しており、画像形成装置１の電源がＯＮされると、該リセット回路がリセット時間を計時してリセット時間になるとリセットを実行する。画像処理／出力部１７lは、リセット解除となると、再構成データ用ＲＯＭ１８に対して、再構成用の回路データ及び設定情報を要求し、再構成データ用ＲＯＭ１８からデフォルトの再構成用の回路データ及び設定情報を内部のメモリ３４に読み出す。画像処理／出力部１７は、再構成用の回路データ及び設定情報のメモリ３４へのロードを完了すると、ＣＰＵ１１へロード完了通知を行う。
【００３４】
ＣＰＵ１１は、画像処理／出力部１７からロード完了通知があると、画像処理／出力部１７の回路の再構成を行う。
【００３５】
次に、本実施例の作用を説明する。本実施例の画像形成装置１は、データ処理用の再構成デバイスである画像処理／出力部１７の回路構成処理を安価にかつ高速に再構成する。
【００３６】
画像形成装置１は、再構成デバイスである画像処理／出力部１７の再構成を、リセット時に行うとともに、各種再構成要因の発生によって実施する。画像形成装置１は、例えば、操作表示部４からの再構成指示操作、プリントエンジン３のプリントエンジンユニット３ａ〜３ｎとして、起動時とは異なる仕様のプリントエンジンユニット３ａ〜３ｎの接続を、再構成要因として、画像処理／出力部１７の内部回路の再構成を行う。
【００３７】
以下、操作表示部４からの再構成指示操作と、プリントエンジンユニット３ａ〜３ｎの接続を、再構成要因とする場合について、順次、図３から図５に基づいて説明する。なお、図３及び図５においては、プリントエンジンユニット３ａ〜３ｎのうち、２つのプリントエンジンユニット３ａ、３ｂを備えているものとして、エンジン３ａ、３ｂとして示し、出力部３３ａ〜３３ｎのうち、対応する出力部３３ａ、３３ｂのみを示している。また、図３及び図５において、画像処理／出力部１７を、記載スペースの関係上、適宜、再構成デバイスと記載する。
【００３８】
まず、図３に示すように、画像形成装置１の電源電力がＯＮされて、リセット解除となると、画像形成装置１は、初期再構成処理を行う。すなわち、画像処理／出力部１７は、リセット解除となると、インターフェイス制御部３１によって再構成データ用ＲＯＭ１８にアクセスして、回路データ要求を行い、回路データをメモリ３４へロードする。
【００３９】
画像処理／出力部１７は、回路データのロードを完了すると、ＣＰＵ１１に回路データのロード完了を通知し、ＣＰＵ１１が、回路データに基づいて、画像処理／出力部１７の画像l処理部３２ａ〜３２ｍ及び出力部３３ａ、３３ｂの再構成を行う。
【００４０】
ＣＰＵ１１は、画像l処理部３２ａ〜３２ｍ及び出力部３３ａ、３３ｂの再構成を行うと、再構成した画像l処理部３２ａ〜３２ｍ及び出力部３３ａ、３３ｂに各種パラメータを設定する。その後、ＣＰＵ１１は、出力部３３に対して、プリントエンジン３との通信確認を行う、プリントエンジン３のプリントエンジンユニット３ａ、３ｂへの各種初期パラメータの設定を行う。
【００４１】
すなわち、再構成デバイスである画像処理／出力部１７は、図４に示すように、画像形成装置１の電源がＯＮされると、リセット回路（図示略）がリセット時間を計時してリセット時間になるとリセットを実行する。画像処理／出力部１７lは、リセット解除となると、再構成データ用ＲＯＭ１８に対して、デフォルトの再構成用の回路データ及び設定情報を要求し、再構成データ用ＲＯＭ１８からデフォルトの再構成用の回路データ及び設定情報を内部のメモリ３４に読み出す。画像処理／出力部１７は、再構成用の回路データ及び設定情報のメモリ３４へのロードを完了すると、トップモジュールであるＣＰＵ１１へロード完了通知を行う。ＣＰＵ１１は、画像処理／出力部１７からロード完了通知があると、画像処理／出力部１７の回路の再構成を行う。
【００４２】
そして、画像形成装置１は、図３に示すように、初期再構成完了後に、操作表示部４で画像処理機能切替指示操作行われると、該指示操作内容及び画像処理機能切替指示を操作制御部１４が受け取ってＣＰＵ１１に渡し、ＣＰＵ１１は、画像処理切替指示を画像処理／出力部１７へ送信する。
【００４３】
画像処理／出力部１７は、インターフェイス制御部３１が、画像切替指示を受け取ると、メモリ３４をゼロクリアし、再構成データ用ＲＯＭ１８から回路データを読み出して、ゼロクリアしたメモリ３４にロードする。この回路データは、画像処理切替指示によって変更が必要な回路構成に関連する回路データのみであり、画像処理／出力部１７の全ての回路構成に関する回路データではない。この回路データの転送は、ＤＭＡ（Direct Memory Access）転送で行われ、ＣＰＵ１１は、このデータ転送の完了を管理している。
【００４４】
一方、ＣＰＵ１１は、画像処理機能切替指示を受け取ると、回路切替用のコンペアデータをハードディスク１６から読み出して、外部メモリ（例えば、ＲＡＭ１５、図示しないフラッシュメモリ等の画像処理／出力部１７外のメモリ）Ｍｇへコピーする。ＣＰＵ１１は、外部メモリＭｇのコンペアデータを、画像処理／出力部１７のメモリ３４のどのアドレス領域に回路データを転送するのかを、仕様により決定し、コンペアデータから回路データを生成する処理を実施する。
【００４５】
ＣＰＵ１１は、回路データの転送が完了すると、インターフェイス制御部３１に対して回路データのロード要求を行い、再構成デバイスである画像処理／出力部１７内のメモリ３４から回路データを読み出して、画像l処理部３３ａ〜３３ｎの再構成を行う。
【００４６】
ＣＰＵ１１は、回路データの読出完了通知（回路データロード完了通知）を受け取ると、再構成デバイスである画像処理／出力部１７の各種パラメータの設定を行い、画像l処理部３２ａ〜３２ｍの回路切替を実行する。
【００４７】
また、画像形成装置１は、図５に示すように、プリントエンジンユニット３ａ〜３ｎの接続状態を再構成要因として、画像処理／出力部１７の再構成処理を行う。この再構成処理は、電源ＯＮ時のデフォルトのエンジン３ａ〜３ｎとは異なるエンジン３ａ〜３ｎが接続された場合に発生する。例えば、図５では、エンジン３ａからエンジン３ｂに切り替えられている場合が示されている。
【００４８】
すなわち、図５に示すように、画像形成装置１の電源電力がＯＮされて、リセット解除となると、画像形成装置１は、初期再構成処理を行う。すなわち、画像処理／出力部１７は、リセット解除となると、インターフェイス制御部３１によって再構成データ用ＲＯＭ１８にアクセスして、回路データ要求を行い、回路データをメモリ３４へロードする。
【００４９】
画像処理／出力部１７は、回路データのロードを完了すると、ＣＰＵ１１に回路データのロード完了を通知し、ＣＰＵ１１が、回路データに基づいて、画像処理／出力部１７の画像l処理部３２ａ〜３２ｍ及び出力部３３ａ、３３ｂの再構成を行う。
【００５０】
ＣＰＵ１１は、画像l処理部３２ａ〜３２ｍ及び出力部３３ａ、３３ｂの再構成を行うと、再構成した画像l処理部３２ａ〜３２ｍ及び出力部３３ａ、３３ｂに各種パラメータを設定する。その後、ＣＰＵ１１は、出力部３３に対して、プリントエンジン３との通信確認を行い、プリントエンジン３のプリントエンジンユニット３ａ、３ｂへの各種初期パラメータの設定を行う。
【００５１】
このパラメータ設定において、画像処理／出力部１７の出力部３３が、プリントエンジン３と通信して、通信チェックを行う。出力部３３は、デフォルトのプリントエンジンユニット３ａとの通信に失敗して、プリントエンジン３から接続されているのがプリントエンジンユニット３ａではなく、プリントエンジンユニット３ｂであることを確認する。
【００５２】
出力部３３は、接続されているプリントエンジンユニット３ａ、３ｂが、デフォルトのプリントエンジンユニット３ａではなく、プリントエンジンユニット３ｂであることのエンジン変更通知を、インターフェイス制御部３１を介して、ＣＰＵ１１へ行う。
【００５３】
ＣＰＵ１１は、プリントエンジンユニット３ａ、３ｂが変更されていることのエンジン変更通知があると、画像処理／出力部１７のインターフェイス制御部３１へ出力部切替指示及び回路データ読出指示を出力する。
【００５４】
インターフェイス制御部３１は、出力部切替指示及び回路データ読出指示を受け取ると、メモリ３４の関連領域をゼロクリアし、上記同様に、再構成データ用ＲＯＭ１８から回路データを読み出して、ゼロクリアしたメモリ３４にロードする。この回路データは、画像処理切替指示によって変更が必要な回路構成に関連する回路データのみであり、画像処理／出力部１７のすべての回路構成に関する回路データではない。
【００５５】
一方、ＣＰＵ１１は、エンジン変更通知を受け取ると、回路切替用のコンペアデータをハードディスク１６から読み出して、外部メモリＭｇへコピーする。ＣＰＵ１１は、外部メモリＭｇのコンペアデータを、画像処理／出力部１７のメモリ３４のどのアドレス領域に回路データを転送するのか、仕様により、コンペアデータから回路データを生成する処理を実施する。
【００５６】
ＣＰＵ１１は、回路データの転送が完了すると、インターフェイス制御部３１に対して回路データのロード要求を行い、再構成デバイスである画像処理／出力部１７内のメモリ３４から回路データを読み出して、画像l処理部３３ａ〜３３ｎの再構成を行う。
【００５７】
ＣＰＵ１１は、回路データの読出完了通知（回路データロード完了通知）を受け取ると、画像処理／出力部１７の出力部３ａの出力部３ｂへの回路切替、プリントエンジンユニット３ｂとの通信確認及び各種パラメータの設定を実行する。
【００５８】
このように、本実施例の画像形成装置１は、その再構成デバイス部２０が、内蔵するメモリ（記憶手段）３４に格納されている回路データに基づいて、再構成可能な画像l処理部３２及び出力部３３等の回路を構成して、入力されるデータに対して、該回路によりデータ処理を行う画像処理／出力部（データ処理手段）１７と、前記回路データを記憶する外部の再構成データ用ＲＯＭ（回路データ記憶手段）１８から該回路データを読み出してメモリ３４に格納するインターフェイス制御部（データ取込手段）３１と、画像処理／出力部１７の非データ処理時に、インターフェイス制御部３１に、再構成データ用ＲＯＭ１８から前記回路データを読み出させてメモリ３４に格納させ、前記回路を再構成するＣＰＵ（再構成制御手段）１１と、を備えている。
【００５９】
したがって、回路データを外部からいちいち読み込むことなく、また、回路データ専用の記憶手段を設けることなく、回路構成を取り込んで回路を再構成することができる。その結果、データ処理用の再構成デバイスである画像処理／出力部１７における回路の再構成処理を安価にかつ高速に行うことができる。
【００６０】
また、本実施例の画像形成装置１は、内蔵するメモリ（記憶手段）３４に格納されている回路データに基づいて、再構成可能な回路を構成して、入力されるデータに対して、該回路によりデータ処理を行うデータ処理ステップと、前記回路データを記憶する外部の再構成データ用ＲＯＭ（回路データ記憶手段）１８から該回路データを読み出してメモリ３４に格納するデータ取込処理ステップと、前記データ処理ステップでの非データ処理時に、前記データ取込処理ステップに、再構成データ用ＲＯＭ１８から前記回路データを読み出させてメモリ３４に格納させ、前記回路を再構成する再構成制御処理ステップと、を有する再構成デバイス制御方法を実行している。
【００６１】
したがって、回路データを外部からいちいち読み込むことなく、また、回路データ専用の記憶手段を設けることなく、回路構成を取り込んで回路を再構成することができる。その結果、データ処理用の再構成デバイスである画像処理／出力部１７における回路の再構成処理を安価にかつ高速に行うことができる。
【００６２】
さらに、本実施例の画像形成装置１は、ＣＰＵ１１等の制御プロセッサに、内蔵するメモリ（記憶手段）３４に格納されている回路データに基づいて、再構成可能な回路を構成して、入力されるデータに対して、該回路によりデータ処理を行うデータ処理と、前記回路データを記憶する外部の再構成データ用ＲＯＭ（回路データ記憶手段）１８から該回路データを読み出してメモリ３４に格納するデータ取込処理と、前記データ処理での非データ処理時に、前記データ取込処理に、再構成データ用ＲＯＭ１８から前記回路データを読み出させてメモリ３４に格納させ、前記回路を再構成する再構成制御処理と、を実行させる再構成デバイス制御プログラムを搭載している。
【００６３】
したがって、回路データを外部からいちいち読み込むことなく、また、回路データ専用の記憶手段を設けることなく、回路構成を取り込んで回路を再構成することができる。その結果、データ処理用の再構成デバイスである画像処理／出力部１７における回路の再構成処理を安価にかつ高速に行うことができる。
【００６４】
また、本実施例の画像形成装置１は、前記データ処理手段である画像処理／出力部１７が、前記回路として、データ処理後のデータをプリントエンジン（外部デバイス）３へ出力するとともに、該プリントエンジン３に応じた回路データによって再構成可能な出力部（インターフェイス処理回路）３３をも備えている。
【００６５】
したがって、データ処理後のデータを出力する出力部３３の回路をも、プリントエンジン３に応じて再構成することができる。その結果、データ処理用の再構成デバイスである画像処理／出力部１７における回路の再構成処理をより一層安価にかつ高速に行うことができる。
【００６６】
さらに、本実施例の画像形成装置１は、記再構成制御手段であるＣＰＵ１１が、前記インターフェイス制御部３１に、メモリ３４の前記回路データのうち、画像処理／出力部１７において変更が必要な回路構成に関する回路データのみを再構成データ用ＲＯＭ１８から読み出させてメモリ３４に格納させている。
【００６７】
したがって、回路の再構成に必要な回路データのみを取り込んで、再構成することができ、より一層安価かつ高速に回路の再構成を行うことができる。
【００６８】
また、本実施例の画像形成装置１は、再構成デバイス部２０が、画像処理／出力部１７の回路構成を指定する回路構成指定情報を取得する操作表示部４及び出力部３３、インターフェイス制御部３１、ＣＰＵ１１等からなる情報取得手段を、さらに備え、前記再構成制御手段としてのＣＰＵ１１が、前記情報取得手段が前記回路構成指定情報を取得すると、インターフェイス制御部３１に、該回路構成指定情報によって現在の該画像処理／出力部１７の前記回路構成から変更が必要な回路構成に関する回路データのみを再構成データ用ＲＯＭ１８から読み出させてメモリ３４に格納させる。
【００６９】
したがって、回路構成指定情報に対して必要な回路変更に関する回路データのみの取り込みによって、回路を再構成することができる。その結果、より一層安価かつ高速に及び適切な回路の再構成を行うことができる。
【００７０】
さらに、本実施例の画像形成装置１は、前記情報取得手段が、前記データに対して要求されるデータ処理内容に関する情報及び前記外部デバイスの種別等のデータ出力に関する情報のうち、少なくともいずれかの情報を取得する。
操作表示部４からのデータ処理内容の変更指定操作やプリントエンジン３のプリントエンジンユニット３ａ〜３ｎの変更に対して、必要な回路変更に関する回路データのみの取り込みによって、回路を再構成することができる。その結果、より一層安価かつ高速に及び適切な回路の再構成を行うことができる。
【００７１】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７２】
１  画像形成装置
２  コントローラ
３  プリントエンジン
３ａ〜３ｎ  プリントエンジンユニット
４  操作表示部
１１  ＣＰＵ
１２  ＲＯＭ
１３  入力部
１４  操作制御部
１５  ＲＡＭ
１６  ハードディスク（ＨＤＤ）
１７  画像処理／出力部
１８  再構成データ用ＲＯＭ
１９  バス
２０  再構成デバイス部
３１  インターフェイス制御部
３２  画像l処理部
３２ａ〜３２ｍ  画像l処理部
３３  出力部
３３ａ〜３３ｎ  出力部
３４  メモリ
３５  バス
Ｍｇ  外部メモリ
【先行技術文献】
【特許文献】
【００７３】
【特許文献１】特開２０１０−２０６７０４号公報
【図１】
2015142151.tif 000003
【図２】
2015142151.tif 000004
【図３】
2015142151.tif 000005
【図４】
2015142151.tif 000006
【図５】
2015142151.tif 000007