(57)【要約】【課題】オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減させることが可能な高周波スイッチ用半導体装置、この高周波スイッチ用半導体装置を備えた高周波スイッチ、この高周波スイッチを備えた高周波モジュールを提供する。【解決手段】支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、前記半導体層の上に設けられたゲート電極とを備え、前記半導体層は、前記ゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、前記第２領域の少なくとも一部に第３領域が設けられ、前記第１領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域が設けられている高周波スイッチ用半導体装置。【選択図】図２
2015207639.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられたゲート電極と
を備え、
前記半導体層は、前記ゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域の少なくとも一部に第３領域が設けられ、
前記第１領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域が設けられている
高周波スイッチ用半導体装置。
【請求項２】
前記第４領域の厚みは、前記第３領域の厚みよりも小さい
請求項１記載の高周波スイッチ用半導体装置。
【請求項３】
前記第３領域は、ソース領域およびドレイン領域である
請求項１記載の高周波スイッチ用半導体装置。
【請求項４】
前記半導体層は、前記第４領域と前記ソース領域との間、または前記第４領域と前記ドレイン領域との間に第５領域を有し、前記第５領域は、前記第３領域の厚みと同じまたは略同じ厚みをもつ
請求項３記載の高周波スイッチ用半導体装置。
【請求項５】
前記半導体層は、前記第５領域と前記ソース領域との境界、または前記第５領域と前記ドレイン領域との境界に段差を有する
請求項４記載の高周波スイッチ用半導体装置。
【請求項６】
前記ゲート電極の上に層間絶縁膜を更に備え、
前記層間絶縁膜は、前記層間絶縁膜よりも低い誘電率をもつ低誘電率領域を有する
請求項１記載の高周波スイッチ用半導体装置。
【請求項７】
前記低誘電率領域は、前記第５領域の上方に設けられている
請求項６記載の高周波スイッチ用半導体装置。
【請求項８】
前記低誘電率領域は、空洞である
請求項６記載の高周波スイッチ用半導体装置。
【請求項９】
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられると共に一方向に延長されたゲート電極と
を備え、
前記半導体層は、第６領域と、前記第６領域の厚みとは異なる厚みをもつ第７領域とを有し、
前記第６領域および前記第７領域は、前記ゲート電極の長手方向に沿って交互に配列されている
高周波スイッチ用半導体装置。
【請求項１０】
前記第７領域の厚みは、前記第６領域の厚みよりも小さい
請求項９記載の高周波スイッチ用半導体装置。
【請求項１１】
前記半導体層は、前記第６領域と前記第７領域との境界に段差を有する
請求項１０記載の高周波スイッチ用半導体装置。
【請求項１２】
前記ゲート電極の上に層間絶縁膜を更に備え、
前記層間絶縁膜は、前記層間絶縁膜よりも低い誘電率をもつ低誘電率領域を有する
請求項９記載の高周波スイッチ用半導体装置。
【請求項１３】
前記低誘電率領域は、前記第７領域の上方に設けられている
請求項１２記載の高周波スイッチ用半導体装置。
【請求項１４】
前記低誘電率領域は、空洞である
請求項１２記載の高周波スイッチ用半導体装置。
【請求項１５】
高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられた第１のゲート電極と
を備え、
前記半導体層は、前記第１のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域の少なくとも一部に第３領域が設けられ、
前記第１領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域が設けられている
高周波スイッチ。
【請求項１６】
前記ロジック用半導体装置は、
前記ＳＯＩ基板と、
前記半導体層の上に設けられた第２のゲート電極と
を備え、
前記半導体層は、前記第２のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、前記第１領域の厚みと前記第２領域の厚みとは同じである
請求項１５記載の高周波スイッチ。
【請求項１７】
高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられると共に一方向に延長されたゲート電極と
を備え、
前記半導体層は、第６領域と、前記第６領域の厚みとは異なる厚みをもつ第７領域とを有し、
前記第６領域および前記第７領域は、前記ゲート電極の長手方向に沿って交互に配列されている
高周波スイッチ。
【請求項１８】
前記ロジック用半導体装置は、
前記ＳＯＩ基板と、
前記半導体層の上に設けられた第２のゲート電極と
を備え、
前記半導体層は、前記第２のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、前記第１領域の厚みと前記第２領域の厚みとは同じである
請求項１７記載の高周波スイッチ。
【請求項１９】
高周波スイッチを有し、
前記高周波スイッチは、高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられた第１のゲート電極と
を備え、
前記半導体層は、前記第１のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域の少なくとも一部に第３領域が設けられ、
前記第１領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域が設けられている
高周波モジュール。
【請求項２０】
高周波スイッチを有し、
前記高周波スイッチは、高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられると共に一方向に延長されたゲート電極と
を備え、
前記半導体層は、第６領域と、前記第６領域の厚みとは異なる厚みをもつ第７領域とを有し、
前記第６領域および前記第７領域は、前記ゲート電極の長手方向に沿って交互に配列されている
高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アンテナやＰＡ（Power Amplifier）などに用いられる高周波（ＲＦ）スイッチ用半導体装置、この高周波スイッチ用半導体装置を備えた高周波スイッチ、およびこの高周波スイッチを備えた高周波モジュールに関する。
【背景技術】
【０００２】
携帯電話などの携帯通信端末のフロントエンドには、高周波（ＲＦ）をオン・オフする高周波スイッチ（ＲＦ−ＳＷ）が設けられている。このような高周波スイッチのスイッチング素子としては、これまで化合物（例えば、ＧａＡｓ）系の電界効果トランジスタ（ＦＥＴ）が用いられてきたが、最近ではＳＯＩ基板を用いたＦＥＴも多くなってきている（例えば非特許文献１および非特許文献２参照。）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】ランディ・ウルフ（Randy Wolf）他、「無線フロントエンドスイッチ用途のためのＳＯＩ上の高抵抗基板ＣＭＯＳ（Highly Resistive Substrate CMOS on SOI for Wireless Front-End Switch Applications）」、ＣＳ  ＭＡＮＴＥＣＨ、２０１１年
【非特許文献２】Ｃ．ティネラ（C. Tinella）他、「マルチスタンダード送受話器のための０．１３μｍＣＭＯＳ  ＳＯＩ  ＳＰ６Ｔ  アンテナスイッチ（0.13um CMOS SOI SP6T Antenna Switch for Multi-Standard Handsets）」、ＳｉＲＦ、２００６年
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高周波スイッチの重要な特性としては、アンテナやＰＡからの信号を低損失で通過させる挿入損失（Insertion loss）および周辺回路へ信号を漏らさない絶縁性（Isolation）などがある。これらを良くするために、オン状態のＦＥＴの抵抗（オン抵抗）とオフ状態のＦＥＴの容量（オフ容量）との積（Ｒｏｎ＊Ｃｏｆｆ）を低減させる技術が求められている。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減させることが可能な高周波スイッチ用半導体装置、この高周波スイッチ用半導体装置を備えた高周波スイッチ、この高周波スイッチを備えた高周波モジュールを提供することにある。
【課題を解決するための手段】
【０００６】
本開示による第１の高周波スイッチ用半導体装置は、支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、半導体層の上に設けられたゲート電極とを備え、半導体層は、ゲート電極の下方の第１領域と、第１領域以外の第２領域とを有し、第２領域の少なくとも一部に第３領域が設けられ、第１領域の少なくとも一部に、第３領域の厚みとは異なる厚みをもつ第４領域が設けられているものである。
【０００７】
本開示の第１の高周波スイッチ用半導体装置では、半導体層は、ゲート電極の下方の第１領域と、それ以外の第２領域とを有している。第２領域の少なくとも一部に第３領域が設けられ、第１領域の少なくとも一部に、第３領域の厚みとは異なる厚みをもつ第４領域が設けられている。よって、第４領域の厚みを適切に調整することにより、第４領域と第４領域に隣接する領域との間の接合容量が見えなくなり、オフ容量が低減される。従って、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）が低減される。
【０００８】
本開示による第２の高周波スイッチ用半導体装置は、支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、半導体層の上に設けられると共に一方向に延長されたゲート電極とを備え、半導体層は、第６領域と、第６領域の厚みとは異なる厚みをもつ第７領域とを有し、第６領域および第７領域は、ゲート電極の長手方向に沿って交互に配列されているものである。
【０００９】
本開示の第２の高周波スイッチ用半導体装置では、半導体層において、第６領域と、第６領域の厚みとは異なる厚みをもつ第７領域とが、ゲート電極の長手方向に沿って交互に配列されている。よって、第７領域の厚みを適切に調整することにより、ゲート電極の長手方向に垂直な断面では第７領域と第７領域に隣接する領域との間の接合容量が見えなくなり、オフ容量が低減される。従って、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）が低減される。
【００１０】
本開示による第１の高周波スイッチは、高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、高周波スイッチ用半導体装置は、上記本開示の第１の高周波スイッチ用半導体装置により構成されているものである。
【００１１】
本開示による第２の高周波スイッチは、高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、高周波スイッチ用半導体装置は、上記本開示の第２の高周波スイッチ用半導体装置により構成されているものである。
【００１２】
本開示の第１の高周波スイッチ、または本開示の第２の高周波スイッチでは、スイッチ領域において信号の入出力の切り替えが行われ、ロジック領域においてスイッチ領域の制御が行われる。
【００１３】
本開示の第１および第２の高周波モジュールは、上記本開示の第１または第２の高周波スイッチをそれぞれ備えたものである。
【００１４】
本開示の第１の高周波モジュール、または本開示の第２の高周波モジュールでは、上記本開示の第１または第２の高周波スイッチのスイッチ領域において信号の入出力の切り替えが行われ、ロジック領域においてスイッチ領域の制御が行われる。
【発明の効果】
【００１５】
本開示による第１の高周波スイッチ用半導体装置によれば、半導体層に、ゲート電極の下方の第１領域と、それ以外の第２領域とを設け、第２領域の少なくとも一部に第３領域を設け、第１領域の少なくとも一部に、第３領域の厚みとは異なる厚みをもつ第４領域を設けるようにしている。本開示による第２の高周波スイッチ用半導体装置によれば、半導体層に、第６領域と、第６領域の厚みとは異なる厚みをもつ第７領域とを、ゲート電極の長手方向に沿って交互に配列するようにしている。よって、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減することが可能となる。
【００１６】
本開示による第１あるいは第２の高周波スイッチ、または本開示による第１あるいは第２の高周波モジュールによれば、高周波スイッチのスイッチ領域に、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）が低減された上記本開示による第１または第２の高周波スイッチ用半導体装置を備えている。よって、信号を低損失で通過させる挿入損失（Insertion loss）および周辺回路へ信号を漏らさない絶縁性（Isolation）を向上させることが可能となる。
【００１７】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１８】
【図１】本開示の第１の実施の形態に係る高周波スイッチ用半導体装置の構成を表す平面図である。
【図２】図１に示した高周波スイッチ用半導体装置のＩＩ−ＩＩ線における断面図である。
【図３】図１に示した高周波スイッチ用半導体装置の全体構成の一例を表す平面図である。
【図４】図１に示した高周波スイッチ用半導体装置の全体構成の他の例を表す平面図である。
【図５】参照例１に係る高周波スイッチ用半導体装置のオン抵抗を構成要素ごとに分解して表す図である。
【図６】参照例１に係る高周波スイッチ用半導体装置のオフ容量を構成要素ごとに分解して表す図である。
【図７】参照例２に係る高周波スイッチ用半導体装置のオフ容量を構成要素ごとに分解して表す図である。
【図８】図２に示した高周波スイッチ用半導体装置の製造方法を工程順に表す断面図である。
【図９】図８に続く工程を表す断面図である。
【図１０】図９に続く工程を表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】図１２に続く工程を表す断面図である。
【図１４】図１３に続く工程を表す断面図である。
【図１５】本開示の第２の実施の形態に係る高周波スイッチ用半導体装置の構成を表す断面図である。
【図１６】図１５に示した高周波スイッチ用半導体装置の製造方法を工程順に表す断面図である。
【図１７】図１６に続く工程を表す断面図である。
【図１８】図１７に続く工程を表す断面図である。
【図１９】図１８に続く工程を表す断面図である。
【図２０】変形例１に係る高周波スイッチ用半導体装置の構成を表す断面図である。
【図２１】本開示の第３の実施の形態に係る高周波スイッチ用半導体装置の構成を表す平面図である。
【図２２】図２１に示した高周波スイッチ用半導体装置のＸＸＩＩ−ＸＸＩＩ線における断面図である。
【図２３】図２２に示した高周波スイッチ用半導体装置における実効的なゲート長の増大を説明する断面図である。
【図２４】図２１に示した高周波スイッチ用半導体装置のＸＸＩＶ−ＸＸＩＶ線における断面図である。
【図２５】図２１に示した高周波スイッチ用半導体装置のＸＸＶ−ＸＸＶ線における断面図である。
【図２６】図２１に示した高周波スイッチ用半導体装置の全体構成の一例を表す平面図である。
【図２７】図２１に示した高周波スイッチ用半導体装置の全体構成の他の例を表す平面図である。
【図２８】図２１に示した高周波スイッチ用半導体装置の全体構成の更に他の例を表す平面図である。
【図２９】図２１に示した高周波スイッチ用半導体装置の全体構成の更に他の例を表す平面図である。
【図３０】図２１に示した高周波スイッチ用半導体装置の全体構成の更に他の例を表す平面図である。
【図３１】本開示の第４の実施の形態に係る高周波スイッチ用半導体装置の構成を表す断面図である。
【図３２】変形例２に係る高周波スイッチ用半導体装置の構成を表す断面図である。
【図３３】変形例３に係る高周波スイッチ用半導体装置の構成を表す断面図である。
【図３４】高周波スイッチの概略構成を表す平面図である。
【図３５】図３４に示したスイッチ領域を構成する高周波スイッチ用半導体装置の構成を表す断面図である。
【図３６】図３４に示したロジック領域を構成するロジック用半導体装置の構成を表す断面図である。
【図３７】スイッチ領域の一例としてＳＰ１０Ｔスイッチを表す回路図である。
【図３８】図３７に示したＳＰ１０Ｔスイッチの基本構成であるＳＰＳＴスイッチを表す回路図である。
【図３９】図３８に示したＳＰＳＴスイッチの等価回路図である。
【図４０】図３９に示したＳＰＳＴスイッチのオン時の等価回路図である。
【図４１】図３９に示したＳＰＳＴスイッチのオフ時の等価回路図である。
【図４２】高周波モジュールの一例を表すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体層のゲート電極の下方の第１領域内に、ソース領域およびドレイン領域よりも厚みを薄くしたチャネル領域を設ける例）
２．第２の実施の形態（上記第１の実施の形態において、層間絶縁膜内におけるＬＤＤ領域の上方に低誘電率領域を設ける例）
３．変形例１（低誘電率領域をゲート電極の上方に設ける例）
４．第３の実施の形態（半導体層に、厚みの異なる第６領域および第７領域を、ゲート電極の長手方向に沿って交互に配列する例）
５．変形例２（上記第３の実施の形態において、層間絶縁膜内における第７領域の上方に低誘電率領域を設ける例）
６．変形例３（低誘電率領域を第６領域の上方に設ける例）
７．変形例４（低誘電率領域をゲート電極の長手方向に延在させる例）
８．適用例（高周波スイッチ、高周波モジュール）
【００２０】
（第１の実施の形態）
図１および図２は、本開示の第１の実施の形態に係る高周波スイッチ用半導体装置の平面構成および断面構成をそれぞれ表したものである。この高周波スイッチ用半導体装置１は、アンテナスイッチ等に用いられるものであり、例えば、ＳＯＩ基板１０と、ゲート電極２０とを有している。ＳＯＩ基板１０は、支持基板１１の上に埋込み酸化膜１２および半導体層１３を有している。ゲート電極２０は、半導体層１３の上に設けられると共に、図１に示したように一方向（例えばＹ方向）に延長されている。
【００２１】
なお、以下の説明および図面では、ゲート電極２０の長手方向をＹ方向、幅方向をＸ方向とし、その両方に直交する方向（積層方向）をＺ方向とする。
【００２２】
ＳＯＩ基板１０は、例えば、高抵抗シリコン（Ｓｉ）基板よりなる支持基板１１の上に、シリコン酸化膜（ＳｉＯ２）よりなる埋込み酸化膜１２およびシリコン（Ｓｉ）よりなる半導体層１３を有している。半導体層１３は、ゲート電極２０の下方の第１領域Ａ１と、それ以外の第２領域Ａ２とを有している。第２領域Ａ２には、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄが設けられている。ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄには、高濃度拡散層であるソース拡散層１３Ｓおよびドレイン拡散層１３Ｄが、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚み方向全部にわたって（上面から下面まで）設けられている。第１領域Ａ１には、チャネル領域Ａ４が設けられている。
【００２３】
チャネル領域Ａ４の厚みＤ４は、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３とは異なる。具体的には、チャネル領域Ａ４の厚みＤ４は、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３よりも小さい。これにより、この高周波スイッチ用半導体装置１では、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減させることが可能となっている。
【００２４】
ここで、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄは、本開示における「第３領域」の一具体例に対応する。チャネル領域Ａ４は、本開示における「第４領域」の一具体例に対応する。
【００２５】
チャネル領域Ａ４とソース領域Ａ３Ｓとの間、およびチャネル領域Ａ４とドレイン領域Ａ３Ｄとの間には、単チャネル効果抑制のため、ＬＤＤ（Light Doped Drain）領域Ａ５が設けられている。ＬＤＤ領域Ａ５には、低濃度拡散層であるＬＤＤ拡散層１３ＬＤＤが、ＬＤＤ領域Ａ５の厚み方向全部にわたって（上面から下面まで）設けられている。
【００２６】
ＬＤＤ領域Ａ５の厚みＤ５は、例えばチャネル領域Ａ４の厚みＤ４と同じである。具体的には、市販のＳＯＩ基板の仕様として半導体層１３の厚みが１００ｎｍ〜２００ｎｍ程度であるが、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄではソース拡散層１３Ｓおよびドレイン拡散層１３Ｄが埋込み酸化膜１２に達するようにプロファイル設計を行い、ＬＤＤ領域Ａ５では、ＬＤＤ拡散層１３ＬＤＤの深さがソース拡散層１３Ｓおよびドレイン拡散層１３Ｄの深さの半分くらいになるようプロファイル設計を行う。よって、元々の半導体層１３の厚みが例えば１００ｎｍ〜２００ｎｍ程度である場合には、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５は、例えば５０ｎｍ〜１００ｎｍ程度である。
【００２７】
ＬＤＤ領域Ａ５とソース領域Ａ３Ｓとの境界、およびＬＤＤ領域Ａ５とドレイン領域Ａ５Ｄとの境界には、段差Ｓが設けられていることが好ましい。段差Ｓという簡素な構成により、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５と、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３とを異ならせることが可能となる。別の表現をすれば、チャネル領域Ａ４およびＬＤＤ領域Ａ５は、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄに対して凹領域、つまり埋込み酸化膜１２の上面からの高さが低い窪み領域となっている。チャネル領域Ａ４およびＬＤＤ領域Ａ５の上面と埋込み酸化膜１２との間の距離は、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの上面と埋込み酸化膜１２との間の距離よりも小さい。
【００２８】
ここで、ＬＤＤ領域Ａ５は、本開示における「第５領域」の一具体例に対応する。
【００２９】
半導体層１３およびゲート電極２０の上には、例えば酸化シリコン（ＳｉＯ２）膜よりなる層間絶縁膜３０が設けられている。層間絶縁膜３０の上には、ソース電極４０Ｓおよびドレイン電極４０Ｄが設けられている。ソース電極４０Ｓは、層間絶縁膜３０に設けられたソース側コンタクトプラグ３１Ｓを介して、ソース領域Ａ３Ｓに接続されている。ドレイン電極４０Ｄは、層間絶縁膜３０に設けられたドレイン側コンタクトプラグ３１Ｄを介して、ドレイン領域Ａ３Ｄに接続されている。ソース電極４０Ｓおよびドレイン電極４０Ｄは、図１に示したように、ゲート電極２０と平行にＹ方向に延長されている。
【００３０】
図３は、この高周波スイッチ用半導体装置１の全体構成を表したものである。高周波スイッチ用半導体装置１では、大電流を流すために、ゲート電極２０の長さは数ｍｍとされている。具体的には、ゲート電極２０の長さは、ＦＥＴの特性によるが、例えば２ｍｍ〜５ｍｍ程度とされている。よって、図３に示したように、ある単位長さのゲート電極２０を並列配置することにより所望のゲート電極２０の長さを得るようにしている。例えば、ゲート電極２０の単位長さが２５ｕｍである場合に、４ｍｍのゲート電極２０の長さを得るためには、１６０本のゲート電極２０を配置したレイアウト構造となる。
【００３１】
図３に示したように、並列配置された複数のゲート電極２０は、例えば、連結部２１により接続されている。半導体層１３の連結部２１の下方および近傍の領域は、図３に示したように、チャネル領域Ｒ４およびＬＤＤ領域Ｒ５と同様に、ソース領域Ｒ３Ｓおよびドレイン領域Ｒ３Ｄよりも厚みが小さくなっている。
【００３２】
連結部２１は、図３に示したように、ゲート電極２０の一端部に設けられていてもよい。あるいは、連結部２１は、図４に示したように、連結部２１の両端部に設けられていてもよい。
【００３３】
以下に、図５ないし図７を参照して、この高周波スイッチ用半導体装置１の構成について更に詳しく説明する。
【００３４】
（参照例１）
図５および図６は、参照例１に係る高周波スイッチ用半導体装置１Ｒ１のオン抵抗およびオフ容量を構成要素ごとに分解してそれぞれ表したものである。参照例１の高周波スイッチ用半導体装置１Ｒ１では、チャネル領域Ａ４およびＬＤＤ領域Ａ５を薄膜化せず、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄと同じ厚みにしている。このことを除いては、参照例１の高周波スイッチ用半導体装置１Ｒ１は、上述した本実施の形態の高周波スイッチ用半導体装置１と同じ構成を有している。
【００３５】
図５に示したように、オン抵抗は、例えば、以下のものを含む。ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄに生じる拡散層抵抗Ｒ３Ｓ，Ｒ３Ｄ。チャネル領域Ａ４に生じるチャネル抵抗Ｒ４。ＬＤＤ領域Ａ５に生じるＬＤＤ抵抗Ｒ５。ソース電極４０Ｓおよびドレイン電極４０Ｄに生じる抵抗Ｒ４０Ｓ，Ｒ４０Ｄ。ソース領域Ａ３Ｓとソース側コンタクトプラグ３１Ｓとの間に生じるコンタクト抵抗Ｒ３Ｓ−Ｐ。ドレイン領域Ａ３Ｄとドレイン側コンタクトプラグ３１Ｄとの間に生じるコンタクト抵抗Ｒ３Ｄ−Ｐ。
【００３６】
図６に示したように、オフ容量には、ＦＥＴそのものの容量と、配線間容量とが含まれる。配線間容量は、ソース電極４０Ｓとドレイン電極４０Ｄとの間に生じる配線間容量ＣＳ−Ｄである。ＦＥＴそのものの容量としては、以下のものが挙げられる。ソース領域Ａ３Ｓまたはドレイン領域Ａ３Ｄと支持基板１１との間に生じる容量Ｃ１２。ソース領域Ａ３Ｓまたはドレイン領域Ａ３Ｄとゲート電極２０との間に生じる容量Ｃ３０。チャネル領域Ａ４とＬＤＤ領域Ａ５との間に生じるチャネル・ＬＤＤ間接合容量Ｃ４−５。半導体層１３の深部とソース領域Ｒ３Ｓまたはドレイン領域Ｒ３Ｄとの間に生じるソース・ドレイン−ボディ間接合容量ＣＳ−Ｂ，ＣＤ−Ｂ。
【００３７】
配線間容量ＣＳ−Ｄを低減するには、ＦＥＴサイズ（ゲート電極２０のピッチ）を大きくすることが好ましい。しかしながら、これは高周波スイッチのサイズを増大させ、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄに生じる拡散層抵抗Ｒ３Ｓ，Ｒ３Ｄの増大、結果としてオン抵抗の増大を招く。
【００３８】
一方、オフ容量の低減のためには、ＦＥＴサイズを小さくすることが好ましい。しかしながら、これにより配線間容量ＣＳ−Ｄが増大し、結果としてオフ容量の増大を招き、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）の低減が難しくなる。すなわち、オン抵抗とオフ容量とはトレードオフの関係にある。
【００３９】
（参照例２）
図７は、参照例１に係る高周波スイッチ用半導体装置１Ｒ２のオフ容量を構成要素ごとに分解して表したものである。参照例２の高周波スイッチ用半導体装置１Ｒ２では、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄを薄膜化し、チャネル領域Ａ４およびＬＤＤ領域Ａ５の厚みと同じにしている。このことを除いては、参照例２の高周波スイッチ用半導体装置１Ｒ２は、上述した本実施の形態の高周波スイッチ用半導体装置１と同じ構成を有している。
【００４０】
参照例２では、図６に示した参照例１における半導体層１３の深部とソース領域Ａ３Ｓまたはドレイン領域Ａ３Ｄとの間に生じるソース・ドレイン−ボディ間接合容量ＣＳ−Ｂ，ＣＤ−Ｂは低減される。一方で、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みが薄くなるので、図５に示した拡散層抵抗Ｒ３Ｓ，Ｒ３Ｄや、コンタクト抵抗Ｒ３Ｓ−Ｐ，Ｒ３Ｄ−Ｐの増大を招く。
【００４１】
これに対して、本実施の形態の高周波スイッチ用半導体装置１では、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５は、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３よりも小さい。これにより、この高周波スイッチ用半導体装置１では、図６に示した参照例１における半導体層１３の深部とソース領域Ｒ３Ｓまたはドレイン領域Ｒ３Ｄとの間に生じるソース・ドレイン−ボディ間接合容量ＣＳ−Ｂ，ＣＤ−Ｂを低減することが可能となり、オフ容量が低減される。また、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みが厚いので、図５に示した拡散層抵抗Ｒ３Ｓ，Ｒ３Ｄや、コンタクト抵抗Ｒ３Ｓ−Ｐ，Ｒ３Ｄ−Ｐの増大によるオン抵抗の増大が回避される。従って、本実施の形態の高周波スイッチ用半導体装置１では、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減させることが可能となる。
【００４２】
この高周波スイッチ用半導体装置１は、例えば、次のようにして製造することができる。
【００４３】
図８ないし図１４は、高周波スイッチ用半導体装置１の製造方法を工程順に表したものである。まず、図８に示したように、支持基板１１の上に埋込み酸化膜１２および半導体層１３を有するＳＯＩ基板１０を用意し、このＳＯＩ基板１０の表面を熱酸化することにより、例えば厚みが２０ｎｍ程度の酸化シリコン（ＳｉＯ２）膜１４Ａを形成する。
【００４４】
次いで、同じく図８に示したように、酸化シリコン膜１４Ａの上に、例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法により、窒化シリコン（Ｓｉ３Ｎ４）膜１４Ｂを例えば２００ｎｍの厚みで形成する。
【００４５】
続いて、同じく図８に示したように、窒化シリコン膜１４Ｂの上にレジスト膜１４Ｃを形成する。レジスト膜１４Ｃに、チャネル領域Ａ４およびＬＤＤ領域Ａ５に対向して開口を設ける。チャネル領域Ａ４およびＬＤＤ領域Ａ５上の窒化シリコン膜１４Ｂおよび酸化シリコン膜１４Ａを除去する。
【００４６】
そののち、図９に示したように、レジスト膜１４Ｃを除去し、例えば１０００℃〜１０５０℃の水蒸気酸化により、チャネル領域Ａ４およびＬＤＤ領域Ａ５に酸化シリコン膜（ＳｉＯ２）１４Ｄを形成する。酸化シリコン膜１４Ｄの厚みは、例えば５０ｎｍ程度の段差Ｓを形成するならば、１００ｎｍ程度とすることが好ましい。
【００４７】
酸化シリコン膜１４Ｄを形成したのち、図１０に示したように、例えばウェット処理により酸化シリコン膜１４Ｄを除去する。これにより、ＬＤＤ領域Ａ５とソース領域Ａ３Ｓとの境界、およびＬＤＤ領域Ａ５とドレイン領域Ａ３Ｄとの境界に、段差Ｓが形成される。
【００４８】
段差Ｓを形成したのち、図１１に示したように、半導体層２０の上にゲート電極２０を形成し、一般的な製造工程により、チャネル領域Ａ４およびＬＤＤ領域Ａ５のＬＤＤ拡散層１３ＬＤＤを形成する。チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５は、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３よりも小さくなる。
【００４９】
続いて、同じく図１１に示したように、サイドウォール形成用の絶縁膜１４Ｅを形成する。絶縁膜１４Ｅとしては、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（Ｓｉ３Ｎ４）膜、またはこれらの積層膜を用いる。
【００５０】
絶縁膜１４Ｅを形成したのち、図１２に示したように、ドライエッチングにより、ゲート電極２０の側面にサイドウォール１４Ｆを形成する。続いて、図１３に示したように、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄにソース拡散層１３Ｓおよびドレイン拡散層１３Ｄを形成する。そののち、図１４に示したように、サイドウォール１４Ｆを除去する。なお、サイドウォール１４Ｆは残してもよい。
【００５１】
そののち、図２に示したように、ゲート電極２０および半導体層１３の上に、例えば酸化シリコン（ＳｉＯ２）膜よりなる層間絶縁膜３０を形成する。この層間絶縁膜３０にソース側コンタクトプラグ３１Ｓおよびドレイン側コンタクトプラグ３１Ｄを形成し、ソース電極４０Ｓおよびドレイン電極４０Ｄをソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄに接続する。以上により、図２に示した高周波スイッチ用半導体装置１が完成する。
【００５２】
この高周波スイッチ用半導体装置１では、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５が、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３よりも小さい。よって、図６に示した参照例１における半導体層１３の深部とソース領域Ｒ３Ｓまたはドレイン領域Ｒ３Ｄとの間に生じるソース・ドレイン−ボディ間接合容量ＣＳ−Ｂ，ＣＤ−Ｂが低減され、オフ容量が低減される。シミュレーション結果では、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５を、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３の半分の厚みとすることにより、オフ容量は約１０％低減される。また、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みが厚いので、図５に示した拡散層抵抗Ｒ３Ｓ，Ｒ３Ｄや、コンタクト抵抗Ｒ３Ｓ−Ｐ，Ｒ３Ｄ−Ｐの増大によるオン抵抗の増大が回避される。従って、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）が低減される。
【００５３】
このように本実施の形態では、チャネル領域Ａ４の厚みＤ４を、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３よりも小さくするようにしたので、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減することが可能となる。よって、高周波スイッチの重要な特性である挿入損失（Insertion Loss）および絶縁性（Isolation）を向上させることが可能となる。
【００５４】
（第２の実施の形態）
図１５は、本開示の第２の実施の形態に係る高周波スイッチ用半導体装置１Ａの断面構成を表したものである。この高周波スイッチ用半導体装置１Ａは、層間絶縁膜３０に低誘電率領域３２を設けることにより、図６に示した配線間容量ＣＳ−Ｄを低減し、オフ容量を更に低減するようにしたものである。このことを除いては、この高周波スイッチ用半導体装置１Ａは、上記第１の実施の形態に係る高周波スイッチ用半導体装置１と同一の構成を有している。
【００５５】
低誘電率領域３２は、層間絶縁膜３０を構成する酸化シリコン（ＳｉＯ２）膜（誘電率３．９）よりも低い誘電率をもつ。低誘電率領域３２は、例えば空洞である。この空洞内には、例えば空気（誘電率１．０）が存在していてもよいし、真空でもよく、特に限定されない。また、低誘電率領域３２の位置は特に限定されないが、例えば、ソース側ＬＤＤ領域Ａ５Ｓおよびドレイン側ＬＤＤ領域Ａ５Ｄの上方に設けられていることが好ましい。
【００５６】
この高周波スイッチ用半導体装置１Ａは、例えば、次のようにして製造することができる。
【００５７】
図１６ないし図１９は、高周波スイッチ用半導体装置１Ａの製造方法を工程順に表したものである。なお、第１の実施の形態と重複する工程については、図８ないし図１４を参照して説明する。
【００５８】
まず、第１の実施の形態と同様にして、図８ないし図１４に示した工程により、ＳＯＩ基板１０の半導体層１３に段差Ｓを形成したのち、ゲート電極２０、チャネル領域Ａ４、ＬＤＤ領域Ａ５、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄを形成する。
【００５９】
次いで、図１６に示したように、ゲート電極２０および半導体層１３の上に、例えばＣＶＤ法による成膜および平滑化プロセスにより、酸化シリコン（ＳｉＯ２）膜よりなる下層の層間絶縁膜３０Ａを例えば１ｕｍ程度の厚みで形成する。この下層の層間絶縁膜３０Ａの上にレジスト膜３３を形成し、このレジスト膜３３に、ＬＤＤ領域Ａ５に対向して開口を設ける。
【００６０】
続いて、図１７に示したように、レジスト膜３３をマスクとしたＲＩＥ（反応性イオンエッチング）により、下層の層間絶縁膜３０Ａに溝３４を形成する。
【００６１】
そののち、図１８に示したように、例えばプラズマＣＶＤ法により、平滑度の低い酸化シリコン（ＳｉＯ２）膜よりなる上層の層間絶縁膜３０Ｂを、例えば０．３ｕｍ程度の厚みで形成する。上層の層間絶縁膜３０Ｂは、平滑度が低いので、溝３４の内部に十分に堆積することなく、溝３４の内部に空洞の低誘電率領域３２が形成される。
【００６２】
続いて、図１９に示したように、層間絶縁膜３０にソース側コンタクトプラグ３１Ｓおよびドレイン側コンタクトプラグ３１Ｄを形成し、ソース電極４０Ｓおよびドレイン電極４０Ｄをソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄに接続する。以上により、図１５に示した高周波スイッチ用半導体装置１Ａが完成する。
【００６３】
この高周波スイッチ用半導体装置１Ａでは、上記第１の実施の形態の作用および効果に加えて、低誘電率領域３２により配線間容量ＣＳ−Ｄを低減し、オフ容量を更に小さくすることが可能となる。よって、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を更に低減し、高周波スイッチの重要な特性である挿入損失（Insertion loss）および絶縁性（Isolation）をより向上させることが可能となる。
【００６４】
（変形例１）
なお、上記実施の形態では、低誘電率領域３２が、ＬＤＤ領域Ａ５の上方に設けられている場合について説明した。しかしながら、低誘電率領域３２は、例えば図２０に示したように、ゲート電極２０の上方に設けられていてもよい。また、低誘電率領域３２は、図１５または図２０に示した位置以外の位置に設けられていてもよい。
【００６５】
（第３の実施の形態）
図２１および図２２は、本開示の第３の実施の形態に係る高周波スイッチ用半導体装置の平面構成および断面構成をそれぞれ表したものである。この高周波スイッチ用半導体装置１Ｂは、アンテナスイッチ等に用いられるものであり、例えば、ＳＯＩ基板１０と、ゲート電極２０とを有している。ＳＯＩ基板１０は、支持基板１１の上に埋込み酸化膜１２および半導体層１３を有している。ゲート電極２０は、半導体層１３の上に設けられると共に、一方向（例えばＹ方向）に延長されている。
【００６６】
ＳＯＩ基板１０は、例えば、高抵抗シリコン（Ｓｉ）基板よりなる支持基板１１の上に、酸化シリコン膜（ＳｉＯ２）よりなる埋込み酸化膜１２およびシリコン（Ｓｉ）よりなる半導体層１３を有している。
【００６７】
半導体層１３は、第６領域Ａ６と、第７領域Ａ７とを有している。第７領域Ａ７の厚みＤ７は、第６領域Ａ６の厚みＤ６とは異なる。具体的には、第７領域Ａ７の厚みＤ７は、第６領域Ａ６の厚みＤ６よりも小さい。第６領域Ａ７および第７領域Ａ７は、ゲート電極２０の長手方向（Ｙ方向）に沿って交互に配列されている。これにより、この高周波スイッチ用半導体装置１Ｂでは、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減させることが可能となっている。
【００６８】
第６領域Ａ６と第７領域Ａ７との境界には、段差Ｓが設けられていることが好ましい。段差Ｓという簡素な構成により、第６領域Ａ６の厚みＤ６と、第７領域Ａ７の厚みＤ７とを異ならせることが可能となる。別の表現をすれば、第７領域Ａ７は、第６領域Ａ６に対して凹領域、つまり埋込み酸化膜１２の上面からの高さが低い窪み領域となっている。第７領域Ａ７の上面と埋込み酸化膜１２との間の距離は、第６領域Ａ６の上面と埋込み酸化膜１２との間の距離よりも小さい。
【００６９】
また、本実施の形態では、第６領域Ａ７および第７領域Ａ７がゲート電極２０の長手方向（Ｙ方向）に沿って交互に配列されていることにより、ゲート電極２０の実効的な長さが長くなる。よって、所望の長さのゲート電極２０を得るためのＦＥＴサイズが小さくなる。
【００７０】
例えば図２３に示したように、ゲート電極２０のＹ方向の長さを２５ｕｍとし、段差ＳのピッチＰＳを０．２５ｕｍとすると、両側に段差Ｓをもつ５０個の凸部Ｐ１３が形成される。第６領域Ａ６の厚みＤ６を１５０ｎｍ、段差Ｓの高さＨＳを７５ｎｍ、第７領域Ａ７の厚みＤ７を７５ｎｍとしてゲート電極２０の実効的な長さを試算する。凸部Ｐ１３の側壁部分もゲート電極２０の長さに含まれるので、凸部Ｐ１３一つにつき片側で７５ｎｍ、両側で１５０ｎｍ、ゲート電極２０の実効的な長さが増える。よって、凸部Ｐ１３が５０個ある場合には、ゲート電極２０の実効的な長さが７．５ｕｍ長くなり、その分ＦＥＴサイズを小さくすることが可能となる。これにより、ウェハ１枚当たりの理収が増え、コスト的にも優位となる。
【００７１】
図２４は、第７領域Ａ７におけるゲート電極２０の幅方向断面構成を表したものである。高周波スイッチ用半導体装置１Ｂの第７領域Ａ７における断面構成では、第１の実施の形態に係る高周波スイッチ用半導体装置１と同様に、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５が、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３よりも小さい。よって、第７領域Ａ７では、図６に示した参照例１における半導体層１３の深部とソース領域Ｒ３Ｓまたはドレイン領域Ｒ３Ｄとの間に生じるソース・ドレイン−ボディ間接合容量ＣＳ−Ｂ，ＣＤ−Ｂを低減することが可能となり、オフ容量が低減される。
【００７２】
図２５は、第６領域Ａ６におけるゲート電極２０の幅方向断面構成を表したものである。高周波スイッチ用半導体装置１Ｂの第６領域Ａ６における断面構成では、ゲート電極２０の下方の第１領域Ａ１の厚みＤ１は、第１領域Ａ１以外の第２領域Ａ２の厚みＤ２と同じである。すなわち、チャネル領域Ａ４およびＬＤＤ領域Ａ５は薄膜化されておらず、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３と同じ厚みである。
【００７３】
半導体層１３およびゲート電極２０の上には、例えば酸化シリコン（ＳｉＯ２）膜よりなる層間絶縁膜３０が設けられている。層間絶縁膜３０の上には、ソース電極４０Ｓおよびドレイン電極４０Ｄが設けられている。ソース電極４０Ｓは、層間絶縁膜３０に設けられたソース側コンタクトプラグ３１Ｓを介して、ソース領域Ａ３Ｓに接続されている。ドレイン電極４０Ｄは、層間絶縁膜３０に設けられたドレイン側コンタクトプラグ３１Ｄを介して、ドレイン領域Ａ３Ｄに接続されている。ソース電極４０Ｓおよびドレイン電極４０Ｄは、図２１に示したように、ゲート電極２０と平行にＹ方向に延長されている。
【００７４】
図２６は、この高周波スイッチ用半導体装置１Ｂの全体構成を表したものである。高周波スイッチ用半導体装置１Ｂでは、大電流を流すために、ゲート電極２０の長さは数ｍｍとされている。具体的には、ゲート電極２０の長さは、ＦＥＴの特性によるが、例えば２ｍｍ〜５ｍｍ程度とされている。よって、図２６に示したように、ある単位長さのゲート電極２０を並列配置することにより所望のゲート電極２０の長さを得るようにしている。例えば、ゲート電極２０の単位長さが２５ｕｍである場合に、４ｍｍのゲート電極２０の長さを得るためには、１６０本のゲート電極２０を配置したレイアウト構造となる。
【００７５】
図２６に示したように、並列配置された複数のゲート電極２０は、例えば、連結部２１により接続されている。連結部２１の下方および近傍の領域には、図２６に示したように、第７領域Ａ７が設けられていてもよいし、図２７に示したように、第７領域Ａ７が設けられていなくてもよい。
【００７６】
連結部２１は、図２６および図２７に示したように、ゲート電極２０の一端部に設けられていてもよい。あるいは、連結部２１は、図２８および図２９に示したように、連結部２１の両端部に設けられていてもよい。
【００７７】
この高周波スイッチ用半導体装置１Ｂの製造方法は、上記第１の実施の形態に係る高周波スイッチ用半導体装置１と同様である。すなわち、高周波スイッチ用半導体装置１Ｂは、例えば、所望のパターン形成、熱酸化およびウェットエッチングの組み合わせによる方法、または、所望のパターン形成およびＲＩＥによる方法により製造することができる。なお、これらの方法以外を用いることも可能である。
【００７８】
この高周波スイッチ用半導体装置１Ｂでは、厚みの異なる第６領域Ａ７および第７領域Ａ７がゲート電極２０の長手方向（Ｙ方向）に沿って交互に配列されている。よって、第７領域Ａ７では、図６に示した参照例１における半導体層１３の深部とソース領域Ｒ３Ｓまたはドレイン領域Ｒ３Ｄとの間に生じるソース・ドレイン−ボディ間接合容量ＣＳ−Ｂ，ＣＤ−Ｂを低減することが可能となり、オフ容量が低減される。また、ゲート電極２０の実効的な長さが長くなるので、所望の長さのゲート電極２０を得るためのＦＥＴサイズを小さくすることが可能となり、ウェハ１枚当たりの理収が増え、コスト的にも優位となる。
【００７９】
なお、上記第３の実施の形態では、ゲート電極２０の延長方向に沿って複数の第６領域Ａ６および複数の第７領域Ａ７が交互に配列されている場合について説明した。しかしながら、図３０に示したように、一本のゲート電極２０について一つの第７領域Ａ７が設けられていてもよい。
【００８０】
（第４の実施の形態）
図３１は、本開示の第４の実施の形態に係る高周波スイッチ用半導体装置１Ｃの断面構成を表したものである。この高周波スイッチ用半導体装置１Ｃは、上記第３の実施の形態において、層間絶縁膜３０に低誘電率領域３２を設けることにより、図６に示した配線間容量Ｃ４０ＳＤを低減し、オフ容量を更に低減するようにしたものである。このことを除いては、この高周波スイッチ用半導体装置１Ｃは、上記第３の実施の形態に係る高周波スイッチ用半導体装置１Ｂと同一の構成を有している。
【００８１】
低誘電率領域３２は、層間絶縁膜３０を構成する酸化シリコン（ＳｉＯ２）膜（誘電率３．９）よりも低い誘電率をもつ。低誘電率領域３２は、例えば空洞である。この空洞内には、例えば空気（誘電率１．０）が存在していてもよいし、真空でもよく、特に限定されない。また、低誘電率領域３２の位置は特に限定されないが、例えば、半導体層１３の厚みが薄い第７領域Ａ７の上方に設けられていることが好ましい。
【００８２】
この高周波スイッチ用半導体装置１Ｃの製造方法は、上記第２および第３の実施の形態と同様である。すなわち、高周波スイッチ用半導体装置１Ｃは、所望のパターン形成およびＲＩＥにより低誘電率領域３２を形成することを除いては、上記第３の実施の形態と同様にして製造することができる。なお、これらの方法以外を用いることも可能である。
【００８３】
（変形例２，３）
なお、上記第４の実施の形態では、低誘電率領域３２が第７領域Ａ７の上方に設けられている場合について説明した。しかしながら、図３２に示したように、低誘電率領域３２は、半導体層１３の厚みが厚い第６領域Ａ６の上方に設けられていてもよい。あるいは、図３３に示したように、ゲート電極２０の延長方向に沿って第６領域Ａ６および第７領域Ａ７の上方に連続して設けられていてもよい。
【００８４】
（適用例）
以上の実施の形態で説明した高周波スイッチ用半導体装置１，１Ａ〜１Ｃは、例えば、移動体通信システムなどにおける高周波モジュール（無線通信装置）に用いられ、特にその高周波スイッチ（アンテナスイッチ）として用いられる。
【００８５】
図３４は、高周波スイッチ２の概略構成を表したものである。この高周波スイッチ２は、例えば、ＳＯＩ基板１０上に、スイッチ領域２Ａと、ロジック領域２Ｂとを有している。
【００８６】
図３５は、図３４に示したスイッチ領域２Ａを構成する高周波スイッチ用半導体装置２Ａ１の断面構成を表したものである。高周波スイッチ用半導体装置２Ａ１は、例えば、上記第１の形態で説明した高周波スイッチ用半導体装置１により構成されている。すなわち、高周波スイッチ用半導体装置２Ａ１では、第１の実施の形態に係る高周波スイッチ用半導体装置１と同様に、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５が、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みＤ３よりも小さい。よって、図６に示した参照例１における半導体層１３の深部とソース領域Ｒ３Ｓまたはドレイン領域Ｒ３Ｄとの間に生じるソース・ドレイン−ボディ間接合容量ＣＳ−Ｂ，ＣＳ−Ｄを低減することが可能となり、オフ容量が低減される。
【００８７】
なお、高周波スイッチ用半導体装置２Ａ１は、他の実施の形態または変形例で説明した高周波スイッチ用半導体装置１Ａ〜１Ｃのいずれかにより構成されていてもよい。
【００８８】
図３６は、図２３に示したロジック領域２Ｂを構成するロジック用半導体装置２Ｂ１の断面構成を表したものである。ロジック用半導体装置２Ｂ１では、ゲート電極２０の下方の第１領域Ａ１の厚みＤ１は、第１領域Ａ１以外の第２領域Ａ２の厚みＤ２と同じである。すなわち、チャネル領域Ａ４、ＬＤＤ領域Ａ５、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄは、いずれも薄膜化されていない。従って、ロジック用半導体装置２Ｂ１では、チャネル領域Ａ４、ＬＤＤ領域Ａ５、ソース領域Ａ３Ｓおよびドレイン領域Ａ３Ｄの厚みが厚いので、ＦＥＴ耐圧が確保されており、ロジック領域２Ｂの制御回路を構成可能となる。
【００８９】
図３７は、スイッチ領域２Ａの一例としてＳＰ１０Ｔ（Single Pole 10 Through）スイッチ２Ｃを表したものである。ＳＰ１０Ｔスイッチ２Ｃは、例えば、アンテナＡＮＴに接続された一つの極と、１０個の接点とを有している。ＳＰ１０Ｔスイッチ２Ｃは、図３８に示したようなＳＰＳＴ（Single Pole Single Through；単極単投）スイッチ２Ｄを基本構成とし、ＳＰＳＴスイッチ２Ｄの組み合わせにより構成されている。なお、スイッチ領域２Ａは、図３７に示したＳＰ１０Ｔスイッチ２Ｃに限られず、ＳＰＤＴ（Single Pole Double Through），ＳＰ３Ｔ，・・・ＳＰＮＴ（Ｎは実数）など、様々な構成を有していてもよい。
【００９０】
図３９は、図３８に示したＳＰＳＴスイッチ２Ｄの等価回路を表したものである。ＳＰＳＴスイッチ２Ｄは、アンテナＡＮＴに接続された第１ポートＰｏｒｔ１と、第２ポートＰｏｒｔ２と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２とを有している。第１スイッチング素子ＦＥＴ１は、第１ポートＰｏｒｔ１とグランドとの間に接続されている。第２スイッチング素子ＦＥＴ２は、第１ポートＰｏｒｔ１と第２ポートＰｏｒｔ２との間に接続されている。
【００９１】
このＳＰＳＴスイッチ２Ｄでは、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のゲートに抵抗を介してコントロール電圧を印加することにより、オン・オフの制御が行われる。オン時には、図４０に示したように、第１スイッチング素子ＦＥＴ２が導通状態となり、第１スイッチング素子ＦＥＴ１が非導通状態となり、る。オフ時には、図４１に示したように、第１スイッチング素子ＦＥＴ１が導通状態となり、第２スイッチング素子ＦＥＴ２が非導通状態となる。
【００９２】
図４２は、高周波モジュール（無線通信装置）の一例を表したものである。この高周波モジュール（無線通信装置）３は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。高周波モジュール３は、例えば、アンテナＡＮＴと、高周波スイッチ２と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ−ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを有している。高周波スイッチ２は、図３３ないし図３９に示した高周波スイッチ２により構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
【００９３】
この高周波モジュール３では、送信時、すなわち、高周波モジュール３の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、および高周波スイッチ２を介してアンテナＡＮＴへと出力される。
【００９４】
受信時、すなわち、アンテナＡＮＴで受信した信号を高周波モジュール３の受信系へ入力させる場合には、受信信号は、高周波スイッチ２および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
【００９５】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【００９６】
例えば、上記第１の実施の形態では、ＬＤＤ領域Ａ５の厚みＤ５がチャネル領域Ａ４の厚みＤ４と同じである場合について説明した。しかしながら、ＬＤＤ領域Ａ５の厚みＤ５は、必ずしもチャネル領域Ａ４の厚みＤ４と同じでなくてもよく、例えばソース領域Ｒ３Ｓおよびドレイン領域Ｒ３Ｄの厚みＤ３と同じであってもよい。この場合には、段差Ｓは、チャネル領域Ｒ４とＬＤＤ領域Ｒ５Ｓとの境界に設けられていることが好ましい。また、ＬＤＤ領域Ａ５の厚みＤ５は、チャネル領域Ａ４の厚みＤ４とソース領域Ｒ３Ｓおよびドレイン領域Ｒ３Ｄの厚みＤ３との中間の値であってもよい。
【００９７】
また、例えば、上記第１の実施の形態では、ＬＤＤ領域Ａ５とソース領域Ｒ３Ｓとの境界、およびＬＤＤ領域Ａ５とドレイン領域Ｒ５Ｄとの境界に、段差Ｓを設ける場合について説明した。しかしながら、チャネル領域Ａ４の厚みＤ４およびＬＤＤ領域Ａ５の厚みＤ５と、ソース領域Ｒ３Ｓおよびドレイン領域Ｒ３Ｄの厚みＤ３とを異ならせるための構成は、段差Ｓに限られず、他の構成でもよい。
【００９８】
更に、例えば、上記実施の形態では、高周波スイッチ用半導体装置１，１Ａ〜１Ｃ、高周波スイッチ２、および高周波モジュール３の構成を具体的に挙げて説明したが、高周波スイッチ用半導体装置１，１Ａ〜１Ｃ、高周波スイッチ２、および高周波モジュール３は、図示した構成要素を全て備えるものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することも可能である。
【００９９】
加えて、上記実施の形態において説明した各層の形状、材料および厚み、または成膜方法等は限定されるものではなく、他の形状、材料および厚みとしてもよく、または他の成膜方法としてもよい。
【０１００】
更にまた、例えば、上記実施の形態では、ＳＯＩ基板１０の支持基板１１が高抵抗シリコン基板である場合について説明した。しかしながら、ＳＯＩ基板１０は、サファイアよりなる支持基板１１を有する、いわゆるＳＯＳ（Silicon on Sapphire）基板でもよい。サファイアよりなる支持基板１１は絶縁性なので、ＳＯＳ基板上に形成された高周波スイッチ用半導体装置１，１Ａ〜１Ｃは、ＧａＡｓなどの化合物系ＦＥＴにより近い特性を示す。
【０１０１】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
【０１０２】
なお、本技術は以下のような構成もとることができる。
（１）
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられたゲート電極と
を備え、
前記半導体層は、前記ゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域の少なくとも一部に第３領域が設けられ、
前記第１領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域が設けられている
高周波スイッチ用半導体装置。
（２）
前記第４領域の厚みは、前記第３領域の厚みよりも小さい
前記（１）記載の高周波スイッチ用半導体装置。
（３）
前記第３領域は、ソース領域およびドレイン領域である
前記（１）または（２）記載の高周波スイッチ用半導体装置。
（４）
前記半導体層は、前記第４領域と前記ソース領域との間、または前記第４領域と前記ドレイン領域との間に第５領域を有し、前記第５領域は、前記第３領域の厚みと同じまたは略同じ厚みをもつ
前記（３）記載の高周波スイッチ用半導体装置。
（５）
前記半導体層は、前記第５領域と前記ソース領域との境界、または前記第５領域と前記ドレイン領域との境界に段差を有する
前記（４）記載の高周波スイッチ用半導体装置。
（６）
前記ゲート電極の上に層間絶縁膜を更に備え、
前記層間絶縁膜は、前記層間絶縁膜よりも低い誘電率をもつ低誘電率領域を有する
前記（１）ないし（５）のいずれかに記載の高周波スイッチ用半導体装置。
（７）
前記低誘電率領域は、前記第５領域の上方に設けられている
前記（６）記載の高周波スイッチ用半導体装置。
（８）
前記低誘電率領域は、空洞である
前記（６）または（７）記載の高周波スイッチ用半導体装置。
（９）
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられると共に一方向に延長されたゲート電極と
を備え、
前記半導体層は、第６領域と、前記第６領域の厚みとは異なる厚みをもつ第７領域とを有し、
前記第６領域および前記第７領域は、前記ゲート電極の長手方向に沿って交互に配列されている
高周波スイッチ用半導体装置。
（１０）
前記第７領域の厚みは、前記第６領域の厚みよりも小さい
前記（９）記載の高周波スイッチ用半導体装置。
（１１）
前記半導体層は、前記第６領域と前記第７領域との境界に段差を有する
前記（１０）記載の高周波スイッチ用半導体装置。
（１２）
前記ゲート電極の上に層間絶縁膜を更に備え、
前記層間絶縁膜は、前記層間絶縁膜よりも低い誘電率をもつ低誘電率領域を有する
前記（９）ないし（１１）のいずれかに記載の高周波スイッチ用半導体装置。
（１３）
前記低誘電率領域は、前記第７領域の上方に設けられている
前記（１２）記載の高周波スイッチ用半導体装置。
（１４）
前記低誘電率領域は、空洞である
前記（１２）または（１３）記載の高周波スイッチ用半導体装置。
（１５）
高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられた第１のゲート電極と
を備え、
前記半導体層は、前記第１のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域の少なくとも一部に第３領域が設けられ、
前記第１領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域が設けられている
高周波スイッチ。
（１６）
前記ロジック用半導体装置は、
前記ＳＯＩ基板と、
前記半導体層の上に設けられた第２のゲート電極と
を備え、
前記半導体層は、前記第２のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、前記第１領域の厚みと前記第２領域の厚みとは同じである
前記（１５）記載の高周波スイッチ。
（１７）
高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられると共に一方向に延長されたゲート電極と
を備え、
前記半導体層は、第６領域と、前記第６領域の厚みとは異なる厚みをもつ第７領域とを有し、
前記第６領域および前記第７領域は、前記ゲート電極の長手方向に沿って交互に配列されている
高周波スイッチ。
（１８）
前記ロジック用半導体装置は、
前記ＳＯＩ基板と、
前記半導体層の上に設けられた第２のゲート電極と
を備え、
前記半導体層は、前記第２のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、前記第１領域の厚みと前記第２領域の厚みとは同じである
前記（１７）記載の高周波スイッチ。
（１９）
高周波スイッチを有し、
前記高周波スイッチは、高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられた第１のゲート電極と
を備え、
前記半導体層は、前記第１のゲート電極の下方の第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域の少なくとも一部に第３領域が設けられ、
前記第１領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域が設けられている
高周波モジュール。
（２０）
高周波スイッチを有し、
前記高周波スイッチは、高周波スイッチ用半導体装置を有するスイッチ領域と、ロジック用半導体装置を有するロジック領域とを有し、
前記高周波スイッチ用半導体装置は、
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板と、
前記半導体層の上に設けられると共に一方向に延長されたゲート電極と
を備え、
前記半導体層は、第６領域と、前記第６領域の厚みとは異なる厚みをもつ第７領域とを有し、
前記第６領域および前記第７領域は、前記ゲート電極の長手方向に沿って交互に配列されている
高周波モジュール。
（２１）
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板において、前記半導体層に、第１領域と、前記第１領域以外の第２領域とを設け、前記第２領域の少なくとも一部に第３領域を設け、前記第２領域の少なくとも一部に、前記第３領域の厚みとは異なる厚みをもつ第４領域を設ける工程と、
前記半導体層の前記第１領域の上にゲート電極を形成する工程と
を含む高周波スイッチ用半導体装置の製造方法。
（２２）
支持基板の上に埋込み酸化膜および半導体層を有するＳＯＩ基板において、前記半導体層に、第６領域と、前記第６領域の厚みとは異なる厚みをもつ第７領域とを設け、前記第６領域および前記第７領域を、一方向に沿って交互に配列する工程と、
前記半導体層の上に、前記第６領域および前記第７領域の配列された方向に沿ってゲート電極を形成する工程と
を含む高周波スイッチ用半導体装置の製造方法。
【０１０３】
１，１Ａ〜１Ｃ…高周波スイッチ用半導体装置、２…高周波スイッチ、３…高周波モジュール（無線通信装置）、１０…ＳＯＩ基板、１１…支持基板、１２…埋込み酸化膜、１３…半導体層、２０…ゲート電極、２１…連結部、３０…層間絶縁膜、３１Ｓ…ソース側コンタクトプラグ、３１Ｄ…ドレイン側コンタクトプラグ、３２…低誘電率領域、４０Ｓ…ソース電極、４０Ｄ…ドレイン電極、Ａ１…第１領域、Ａ２…第２領域、Ａ３Ｓ…ソース領域、Ａ３Ｄ…ドレイン領域、Ａ４…チャネル領域、Ａ５…ＬＤＤ領域、Ａ６…第６領域、Ａ７…第７領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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