(57)【要約】【課題】容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現したＡＤ変換器及びＡＤ変換方法を提供すること。【解決手段】容量ＤＡ変換器１４は、サンプルホールド回路１１に接続され、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子を含み、この複数の容量素子の接続を切り換えることにより比較信号を生成する。比較器１２は、比較信号と基準電位ＶＣＭとを比較する。誤差帰還部１５は、容量素子１５ｂを有し、量子化誤差を電荷として容量素子１５ｂに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器１４の各容量素子にサンプリングされた電荷と加算する。逐次比較レジスタ１３は、比較器１２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。【選択図】図１
2015211391.tif 000002
【特許請求の範囲】
【請求項１】
容量ＤＡ変換器を備えた電荷再分配型のＡＤ変換器において、
容量素子を有し、量子化誤差を電荷として前記容量素子に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量ＤＡ変換器の各容量素子にサンプリングされた電荷と加算する誤差帰還部を備えていることを特徴とするＡＤ変換器。
【請求項２】
容量ＤＡ変換器を備えた電荷再分配型のＡＤ変換器において、
入力信号をサンプルホールドした信号を生成するサンプルホールド回路と、
該サンプルホールド回路に接続され、前記サンプルホールドした信号に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を切り換えることにより比較信号を生成する容量ＤＡ変換器と、
前記容量ＤＡ変換器に接続され、前記比較信号と基準電位とを比較する比較器と、
該比較器に接続され、容量素子を有し、量子化誤差を電荷として前記容量素子に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量ＤＡ変換器の各容量素子にサンプリングされた電荷と加算する誤差帰還部と、
前記比較器の出力信号を逐次蓄積して出力信号を出力する逐次比較レジスタと
を備えていることを特徴とするＡＤ変換器。
【請求項３】
前記誤差帰還部は、
入力端子が前記容量ＤＡ変換器の各容量素子の一端に接続される演算増幅器と、
前記容量ＤＡ変換器の各容量素子の一端と基準電圧端子との間に前記容量素子を接続可能とする第１スイッチと、
前記演算増幅器の入力端子と出力端子との間に前記容量素子を接続可能とする第２スイッチと
を備えていること特徴とする請求項１又は２に記載のＡＤ変換器。
【請求項４】
前記容量ＤＡ変換器及び前記誤差帰還部を全差動構成にしたこと特徴とする請求項１，２又は３に記載のＡＤ変換器。
【請求項５】
前記演算増幅器の入力端子と出力端子とを接続可能とする第３スイッチを更に備えていること特徴とする請求項３に記載のＡＤ変換器。
【請求項６】
容量ＤＡ変換器を備えた電荷再分配型のＡＤ変換器におけるＡＤ変換方法において、
入力信号を前記容量ＤＡ変換器の各容量素子にサンプリングし、
前記容量ＤＡ変換器の各容量素子にサンプリングされた電荷による電圧と基準電圧とを比較し、比較結果により前記各容量素子に高基準電圧又は低基準電圧を接続する動作を逐次行い、
演算増幅器の入力端子と出力端子との間に接続可能な容量素子に量子化誤差を電荷として保存し、
逐次比較動作をするときに、前記保存した電荷を前記容量ＤＡ変換器の各容量素子にサンプリングされた電荷に加算する
ことを特徴とするＡＤ変換方法。
【請求項７】
前記入力信号を前記容量ＤＡ変換器の各容量素子にサンプリングするときに、前記演算増幅器の入力端子と出力端子を短絡することを特徴とする請求項６に記載のＡＤ変換方法。
【請求項８】
前記容量ＤＡ変換器及び前記誤差帰還部を全差動構成にしたこと特徴とする請求項６又は７に記載のＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器及びＡＤ変換方法に関し、より詳細には、容量の相対誤差の影響を低減する構成で逐次比較ＡＤ変換器におけるデルタシグマ変調を実現したＡＤ変換器及びＡＤ変換方法に関する。
【背景技術】
【０００２】
近年、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログデジタル変換器；ＡＤＣ）は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるＡＤ変換器が知られている。
つまり、アナログ値をデジタル値に変換するＡＤ変換器（ＡＤＣ）の１つとして、非特許文献１などに示される逐次比較ＡＤ変換器（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｓｉｓｔｅｒ  ＡＤＣ；ＳＡＲＡＤＣ）が知られている。
この種の逐次比較ＡＤ変換器の精度や変換速度に対する要求は、年々、高くなってきている。逐次比較ＡＤ変換器には、電圧比較器が内蔵されている。逐次比較ＡＤ変換器によって高精度なＡ／Ｄ変換を実現するためには、内蔵されている電圧比較器が高ゲインで、なおかつ低オフセットであることが好ましい。また、高速なＡ／Ｄ変換を実現するためには、内蔵する電圧比較器が高速で動作することが好ましい。
【０００３】
電圧比較器の設計においては、オフセットと動作速度はトレードオフの関係にある。オフセットを小さく抑えるには、素子サイズを大きく設計する必要がある。しかしながら、素子サイズの増大は、寄生容量の増加を招く。そのため、その電圧比較器を高速化するのが難しくなるという問題がある。また、素子サイズを大きく設計することにより、コアサイズ、しいてはチップサイズの増大にもつながるという問題がある。これらの問題を解決するために、補正用の容量を追加、制御して電圧比較器のオフセットを補正する技術も知られている。
【０００４】
図８は、従来の逐次比較ＡＤ変換器の基本的な回路構成図である。図８に示すように、逐次比較ＡＤ変換器（ＳＡＲＡＤＣ）５０の基本構成は、サンプルホールド回路５１と比較器５２と逐次比較レジスタ（ＳＡＲ）５３とＤＡ変換器（ＤＡＣ）５４とで構成されている。
入力信号をサンプルホールドした電圧Ｖｉｎと、ＤＡＣ５４により出力される、ＳＡＲ５３に蓄積されているデジタル出力値Ｄｏｕｔに対応した電圧Ｄとの差分値を比較器５２で基準電圧ＶＣＭと逐次比較することで入力信号に最も近いデジタル出力値を得る。通常、入力信号の電圧範囲はＤＡＣ５４の出力電圧範囲と等しく、その電圧範囲の中央値がＶＣＭに選ばれる。例えば、基準電圧Ｖｒｅｆを用いて、信号入力範囲を−Ｖｒｅｆ〜＋Ｖｒｅｆとした時、ＶＣＭ＝０Ｖに選ばれる。
【０００５】
この変換アルゴリズムは通常、バイナリに重み付けされた素子群を用いており、Ｎビット分解能のＳＡＲＡＤＣの場合、最上位ビットから逐次変換することで、Ｎ回の判定サイクルの後、Ｎビットのデジタル出力値Ｄｏｕｔを得る。
近年は、ＤＡ変換器５４としてバイナリに重み付けされた容量ＤＡＣ（ＣＤＡＣ）を用いる電荷再配分型のＳＡＲＡＤＣが主流であるので、以下、ＣＤＡＣを用いるＳＡＲＡＤＣについて説明する。
電荷再配分型のＳＡＲＡＤＣは、例えば、非特許文献２などに開示されている図９の構成が代表的な構成である。
【０００６】
図９は、非特許文献２に記載の電荷再配分型のＳＡＲＡＤＣの基本的な回路構成図である。電荷再配分型のＳＡＲＡＤＣは、アナログ入力電圧をサンプリングし、このサンプリングしたアナログ入力電圧と電荷再配分型のＣＤＡＣで生成した比較対象電圧との比較動作を、ＤＡＣのデジタル入力信号の最上位ビットから最下位ビットまで逐次繰り返す。すなわち、ＣＤＡＣは、図８におけるサンプルホールド回路５１とＤＡＣ５４の両方の機能を有する。
また、ＣＤＡＣの構成において、特許文献１に開示されているように、上位ビット側と下位ビット側を結合容量で接続する構成も知られている。この特許文献１のものは、寄生容量が存在していても高精度のアナログ出力レベルを生成することができるＤＡＣに関するものである。図８、図９および特許文献１で例示した構成は、簡単のため、シングルエンド構成を用いて説明しているが、動作原理は、シングルエンド構成に限定されるものではなく、容易に全差動構成を実現できる。
【０００７】
しかしながら、ＳＡＲＡＤＣは、ビット数を増加させるとＤＡＣの面積が大きくなるという課題がある。ＤＡＣは、バイナリに重み付けされた素子群を用いるため、１ビット上昇させるために最上位ビットに対応する素子を追加すれば、ＤＡＣの面積は凡そ２倍に増大する。一方、最下位ビットに対応する素子を追加すれば、素子の相対誤差の影響から、期待する分解能を実現できないことが多い。
また、特許文献１に示される結合容量を使用した構成でも、高分解能を実現するためには、ＤＡＣの線形性確保のための制御回路が必要となり、面積増大が避けられない。
【０００８】
そこで、近年、非特許文献３に示されるように、従来のＳＡＲＡＤＣにおいてデルタシグマ変調を行うことにより、ＤＡＣの面積を増加させることなく高分解能化を実現する構成が提案されている。
図１０（ａ）乃至（ｃ）は、非特許文献３に示されている１次デルタシグマ変調を実現するＡＤＣの回路構成図で、図１０（ａ）はブロック図、図１０（ｂ）は具体的な回路構成図、図１０（ｃ）はタイミングチャートを示す図である。
図１０（ａ）に示すＡＤＣは、従来のＳＡＲＡＤＣの構成要素である、ＣＤＡＣと比較器とＳＡＲに加えて、演算増幅器と静電容量値が等しい３つの容量ＣＲ，ＣＲ１，ＣＲ２とスイッチＳＷ１，ＳＷ２，ＳＷｓｔａｒｔ，ＳＷｅｎｄから構成されている。
【０００９】
このＡＤＣの動作概略は、以下のようになる。まず、ＳＡＲＡＤＣの量子化誤差Ｅである、従来のＳＡＲＡＤＣの逐次比較動作の最後にＣＤＡＣに残った電圧をスイッチＳＷ１，ＳＷ２で接続を制御された容量ＣＲ１もしくはＣＲ２でその残渣電圧をサンプリングする。続いて、次の入力信号電圧をサンプリングする際のＣＤＡＣの共通端子電圧を、演算増幅器と先ほど残渣電圧をサンプリングした容量ＣＲ１もしくはＣＲ２とＣＲにより、先ほどの残渣電圧とすることで、入力信号に対して減算をする。この動作により、量子化誤差に時間的相関が与えられ、量子化誤差電圧は低周波数領域で低く、高周波数領域で高いノイズシェーピング特性を持つこととなる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−４５７２３号公報
【非特許文献】
【００１１】
【非特許文献１】「図解Ａ／Ｄコンバータ入門」オーム社、ｐ．９９〜１０４
【非特許文献２】Ｒ．Ｙ．−ｋ．Ｃｈｏｉ  ａｎｄ  Ｃ．−ｙ．Ｔｓｕｉ、“Ａ  Ｌｏｗ  Ｅｎｅｒｇｙ  Ｔｗｏ−ｓｔｅｐ  Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ａｌｇｏｒｉｔｈｍ  ｆｏｒ  ＡＤＣ  ｄｅｓｉｇｎ”Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ、２００９．ＩＳＣＡＳ  ２００９．ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ．
【非特許文献３】Ｋ．Ｋｉｍ，Ｊ．Ｋｉｍ，ａｎｄ  Ｓ．Ｈ．Ｃｈｏ，“Ｎｔｈ−ｏｒｄｅｒ  ｍｕｌｔｉ−Ｂｉｔ  ＡＤＣ  ｕｓｉｎｇ  ＳＡＲ  ｑｕａｎｔｉｓｅｒ，”Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．，ｖｏｌ．４６，ｎｏ．１９，Ｓｅｐ．２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した特許文献及び非特許文献に記載のものは、上述したような種々の問題点を抱えている。また、上述した非特許文献３の構成では、入力信号電圧をサンプリングする際に加えられる量子化誤差電圧は、容量ＣＲ１とＣＲ、もしくは容量ＣＲ２とＣＲの容量比で決定されるため、３つの容量ＣＲ１，ＣＲ２，ＣＲの相対精度が低いと低周波数領域における量子化誤差の相殺が十分に行われず、高分解能化が難しいという課題がある。また、相対誤差の向上のため、３つの容量ＣＲ１，ＣＲ２，ＣＲの面積を増大させれば、回路面積の増大に加え、消費電力の増大が避けられない。
【００１３】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現したＡＤ変換器及びＡＤ変換方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）を備えた電荷再分配型のＡＤ変換器（１０，３０，４０）において、容量素子（１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ）を有し、量子化誤差を電荷として前記容量素子（１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ）に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）の各容量素子（図４，図７のＣｓ）にサンプリングされた電荷と加算する誤差帰還部（１５，３５，４５）を備えていることを特徴とする。（図１，図３，図４，図７；実施形態１，２及び実施例１，２）
【００１５】
また、請求項２に記載の発明は、容量ＤＡ変換器（ＣＤＡＣ）を備えた電荷再分配型のＡＤ変換器（１０，３０，４０）において、入力信号をサンプルホールドした信号（Ｖｉｎ）を生成するサンプルホールド回路（１１，３１）と、該サンプルホールド回路（１１，３１）に接続され、前記サンプルホールドした信号（Ｖｉｎ）に応じた電荷を蓄える複数の容量素子（図４，図７のＣｓ）を含み、該複数の容量素子（図４，図７のＣｓ）の接続を切り換えることにより比較信号を生成する容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）と、前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）に接続され、前記比較信号と基準電位（ＶＣＭ）とを比較する比較器（１２，３２，４２）と、該比較器（１２，３２，４２）に接続され、容量素子（１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ）を有し、量子化誤差を電荷として前記容量素子（１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ）に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）の各容量素子（図４，図７のＣｓ）にサンプリングされた電荷と加算する誤差帰還部（１５，３５，４５）と、前記比較器（１２，３２，４２）の出力信号を逐次蓄積して出力信号（Ｄｏｕｔ）を出力する逐次比較レジスタ（１３，３３，４３）とを備えていることを特徴とする。
【００１６】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記誤差帰還部（１５，３５，４５）は、入力端子が前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）の各容量素子（図４，図７のＣｓ）の一端に接続される演算増幅器（１５ａ，３５ａ，４５ａ）と、前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）の各容量素子（図４，図７のＣｓ）の一端と基準電圧端子との間に前記容量素子（１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ）を接続可能とする第１スイッチ（１５ｃ−１，３５ｃ−１ａ，３５ｃ−１ｂ，４５ｃ−１）と、前記演算増幅器（１５ａ，３５ａ，４５ａ）の入力端子と出力端子との間に前記容量素子（１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ）を接続可能とする第２スイッチ（１５ｃ−２，３５ｃ−２ａ，３５ｃ−２ｂ，４５ｃ−２）とを備えていること特徴とする。
【００１７】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記容量ＤＡ変換器（３４ａ，３４ｂ）及び前記誤差帰還部（３５）を全差動構成にしたこと特徴とする。（図３；実施形態２）
また、請求項５に記載の発明は、請求項３に記載の発明において、前記演算増幅器（４５ａ）の入力端子と出力端子とを接続可能とする第３スイッチ（４５ｃ−３）を更に備えていること特徴とする。（図７；実施例２）
【００１８】
また、請求項６に記載の発明は、容量ＤＡ変換器（ＣＤＡＣ）を備えた電荷再分配型のＡＤ変換器（１０，３０，４０）におけるＡＤ変換方法において、入力信号（Ｖｉｎ）を前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）の各容量素子（図４，図７のＣｓ）にサンプリングし、前記容量ＤＡ変換器（１４）の各容量素子（図４，図７のＣｓ）にサンプリングされた電荷による電圧と基準電圧（ＶＣＭ）とを比較し、比較結果により前記各容量素子（図４，図７のＣｓ）に高基準電圧又は低基準電圧を接続する動作を逐次行い、演算増幅器（１５ａ，３５ａ，４５ａ）の入力端子と出力端子との間に接続可能な容量素子（１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ）に量子化誤差を電荷として保存し、逐次比較動作をするときに、前記保存した電荷を前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）の各容量素子（図４，図７のＣｓ）にサンプリングされた電荷に加算することを特徴とする。
【００１９】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記入力信号（Ｖｉｎ）を前記容量ＤＡ変換器（１４，３４ａ，３４ｂ，４４）の各容量素子（図４，図７のＣｓ）にサンプリングするときに、前記演算増幅器（１５ａ，３５ａ，４５ａ）の入力端子と出力端子を短絡することを特徴とする。
また、請求項８に記載の発明は、請求項６又は７に記載の発明において、前記容量ＤＡ変換器（３４ａ，３４ｂ）及び前記誤差帰還部（３５）を全差動構成にしたこと特徴とする。
【発明の効果】
【００２０】
本発明によれば、容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現したＡＤ変換器及びＡＤ変換方法を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るＡＤ変換器の実施形態１を説明するための回路構成図である。
【図２】図１に示した実施形態１に係るＡＤ変換器のシステム等価図である。
【図３】本発明に係るＡＤ変換器の実施形態２を説明するための回路構成図である。
【図４】本発明に係るＡＤ変換器の具体的な実施例１を説明するための回路構成図である。
【図５】図４に示したＡＤ変換器の動作タイミング図である。
【図６】本発明の実施例１に係るＡＤ変換器の電圧遷移図である。
【図７】本発明に係るＡＤ変換器の具体的な実施例２を説明するための回路構成図である。
【図８】従来のＳＡＲＡＤＣの基本的な回路構成図である。
【図９】非特許文献２に記載の電荷再配分型のＳＡＲＡＤＣの基本的な回路構成図である。
【図１０】（ａ）乃至（ｃ）は、非特許文献３に示されている１次デルタシグマ変調を実現するＡＤＣの回路構成図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の各実施形態について説明する。  
［実施形態１］
図１は、本発明に係るＡＤ変換器の実施形態１を説明するための回路構成図で、ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号１０はＡＤ変換器、１１はサンプルホールド回路（Ｓ／Ｈ）、１２は比較器、１３は逐次比較レジスタ（ＳＡＲ）、１４はデジタルアナログ変換器（ＤＡＣ）、１５は誤差帰還部、１５ａは演算増幅器、１５ｂは容量素子、１５ｃ−１，１５ｃ−２は第１及び第２のスイッチを示している。
【００２３】
なお、ＤＡＣ１４としては、バイナリに重み付けされた容量ＤＡ変換器（ＣＤＡＣ）を用いる電荷再配分型のＳＡＲＡＤＣが主流であるので、以下、ＣＤＡＣを用いるＳＡＲＡＤＣについて説明する。
図１に示すＡＤ変換器１０は、サンプルホールド回路（Ｓ／Ｈ）１１と比較器１２と逐次比較レジスタ（ＳＡＲ）１３及びＤＡＣ１４に加えて、誤差帰還部１５により構成されている。すなわち、図８に示した従来のＳＡＲＡＤＣの構成に誤差帰還部１５を追加した構成である。したがって、誤差帰還部１５以外の動作は、図８に記載のＡＤ変換器と同様である。
【００２４】
つまり、本実施形態１のＡＤ変換器１０は、容量ＤＡ変換器（ＣＤＡＣ）１４を備えた電荷再分配型のＡＤ変換器である。誤差帰還部１５は、容量素子１５ｂを有し、量子化誤差を電荷として容量素子１５ｂに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器１４の各容量素子（後述する図４のＣｓ）にサンプリングされた電荷と加算するように構成されている。
具体的には、以下のような構成を備えている。  
サンプルホールド回路１１は、入力アナログ信号をサンプルホールドした信号Ｖｉｎを生成する。また、容量ＤＡ変換器１４は、サンプルホールド回路１１に接続され、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子（図４のＣｓ）を含み、この複数の容量素子（図４のＣｓ）の接続を切り換えることにより比較信号を生成する。
【００２５】
また、比較器１２は、容量ＤＡ変換器１４に接続され、比較信号と基準電位ＶＣＭとを比較する。また、誤差帰還部１５は、比較器１２に接続されている。また、逐次比較レジスタ（ＳＡＲ）１３は、比較器１２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
また、誤差帰還部１５は、入力端子が容量ＤＡ変換器１４の各容量素子（図４のＣｓ）の一端に接続される演算増幅器１５ａと、容量ＤＡ変換器１４の各容量素子（図４のＣｓ）の一端と基準電圧端子との間に容量素子１５ｂを接続可能とする第１スイッチ１５ｃ−１と、演算増幅器１５ａの入力端子と出力端子との間に容量素子１５ｂを接続可能とする第２スイッチ１５ｃ−２とを備えている。
【００２６】
次に、本実施形態１のＡＤ変換器の動作について説明する。  
初期状態として、誤差帰還部１５の出力は、基準電圧ＶＣＭと同電位を出力しているとする。まず、上述した逐次比較動作により、入力電圧Ｖｉｎとデジタル出力値Ｄｏｕｔに対応した電圧値Ｄとの差分値を基準電圧ＶＣＭに近づけていくことでＡＤ変換を行う。即ち、ＶＣＭを基準とすれば（ＶＣＭ＝０とすれば）、入力電圧Ｖｉｎと電圧値Ｄを一致させるようにＳＡＲ１３はＤＡＣ１４を制御する。この時、ＳＡＲＡＤＣの量子化誤差Ｅを用いると、入力電圧Ｖｉｎと電圧値Ｄの関係は、次式（１）で示される。
【００２７】
【数１】
2015211391.tif 000003
即ち、比較器１２の入力電圧ノードＶｘは、次式（２）
【００２８】
【数２】
2015211391.tif 000004
と表される。
続いて、この残渣電圧（Ｖｉｎ−Ｄ）を誤差帰還部１５に保存し、次回ＡＤ変換時に入力電圧Ｖｉｎに加算する。この時、遅延演算子としてＺ−１を用いると、ＳＡＲ１３は、Ｖｉｎ＋（−ＥＺ−１）とデジタル出力値Ｄｏｕｔに対応した電圧値Ｄを一致させるようにＤＡＣ１４を制御するため、ＡＤ変換後の電圧値Ｄは、次式（３）
【００２９】
【数３】
2015211391.tif 000005
と表される。また、この時、比較器１２の入力電圧ノードＶｘは、次式（４）
【００３０】
【数４】
2015211391.tif 000006
となり、式（２）と同じく−Ｅの電圧となっている。したがって、この残渣電圧を誤差帰還部１５に保存し、次回ＡＤ変換時に入力電圧Ｖｉｎに加算した後にＡＤ変換を行うという変換サイクルにおいて、式（３）は定常的に成立する。この式（３）は一次デルタシグマ変調を示す式として知られており、周波数領域において、量子化誤差Ｅは低域で抑えられ、高域で増大するノイズシェーピング特性を示すことを表している。
【００３１】
図２は、図１に示した実施形態１に係るＡＤ変換器のシステム等価図である。このシステムは、多ビットＡＤＣ２０と、そのデジタル出力Ｄｏｕｔに対応したアナログ値Ｄを出力するＤＡＣ２１と、遅延器２２とで構成されている。
まず、ＡＤＣ２０の入力とＤＡＣ２１の出力Ｄを減算することで、ＡＤ変換によって加算される量子化誤差Ｅを取り出す。続いて、遅延器２２に保存しておいた量子化誤差を、次回のＡＤ変換の入力信号Ｖｉｎから減算することで、量子化誤差に周波数特性を持たしている。このようなシステムは、誤差帰還型のデルタシグマ変調を実現していることを意味する。
このようにして、容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおける誤差帰還型デルタシグマ変調を実現したＡＤ変換器を実現することができる。
【００３２】
［実施形態２］
図３は、本発明に係るＡＤ変換器の実施形態２を説明するための回路構成図で、ＡＤ変換器の全差動構成における回路構成図である。図中符号３０はＡＤ変換器、３１はサンプルホールド回路（Ｓ／Ｈ）、３２は比較器、３３は逐次比較レジスタ（ＳＡＲ）、３４ａ，３４ｂはデジタルアナログ変換器（ＤＡＣ）、３５は誤差帰還部、３５ａは演算増幅器、３５ｂ−１，３５ｂ−２は容量素子、３５ｃ−１ａ，３５ｃ−１ｂは第１のスイッチ、３５ｃ−２ａ，３５ｃ−２ｂは第２のスイッチを示している。
【００３３】
本実施形態２のＡＤ変換器３０は、容量ＤＡ変換器３４ａ，３４ｂを備えた電荷再分配型のＡＤ変換器３０である。誤差帰還部３５は、容量素子３５ｂ−１，３５ｂ−２を有し、量子化誤差を電荷として容量素子３５ｂ−１，３５ｂ−２に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器３４ａ，３４ｂの各容量素子（後述する図４のＣｓ）にサンプリングされた電荷と加算するように構成されている。
具体的には、以下のような構成を備えている。  
サンプルホールド回路３１は、入力信号をサンプルホールドした信号Ｖｉｎを生成する。また、容量ＤＡ変換器３４ａ，３４ｂは、サンプルホールド回路３１に接続され、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子（後述する図４のＣｓ）を含み、複数の容量素子（図４のＣｓ）の接続を切り換えることにより比較信号を生成する。
【００３４】
また、比較器３２は、容量ＤＡ変換器３４ａ，３４ｂに接続され、比較信号と基準電位ＶＣＭとを比較する。また、誤差帰還部３５は、比較器３２に接続されている。また、逐次比較レジスタ３３は、比較器３２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
また、誤差帰還部３５は、入力端子が容量ＤＡ変換器３４ａ，３４ｂの各容量素子（図４のＣｓ）の一端に接続される演算増幅器３５ａと、容量ＤＡ変換器３４ａ，３４ｂの各容量素子（図４のＣｓ）の一端と基準電圧端子との間に容量素子３５ｂ−１，３５ｂ−２を接続可能とする第１スイッチ３５ｃ−１ａ，３５ｃ−１ｂと、演算増幅器３５ａの入力端子と出力端子との間に容量素子３５ｂ−１，３５ｂ−２を接続可能とする第２スイッチ３５ｃ−２ａ，３５ｃ−２ｂとを備えている。
【００３５】
このように、図１においてはシングルエンド構成で示したが、図３に示すように全差動構成に拡張することも容易に実現できる。
本実施形態２のＡＤ変換器３０は、容量ＤＡ変換器３４ａ，３４ｂ及び誤差帰還部３５を全差動構成にしたものである。つまり、図３に示したＡＤ変換器は、サンプルホールド回路（Ｓ／Ｈ）３１と比較器３２と逐次比較レジスタ（ＳＡＲ）３３とＤＡＣ３４ａ，３４ｂに加え、誤差帰還部３５により構成されている。
基準電圧ＶＣＭ＝０とすると、サンプルホールド回路３１の２つの出力電圧が＋Ｖｉｎと−ＶｉｎというようにＶＣＭ＝０に対して対称の値であれば、回路の対称性より、図３に示した構成は、図１に示した構成と同等と見なせる。したがって、図３に示した構成においても、システム等価図は、図２で示され、誤差帰還型のデルタシグマ変調を実現できる。
【実施例１】
【００３６】
図４は、本発明に係るＡＤ変換器の具体的な実施例１を説明するための回路構成図で、ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号４０はＡＤ変換器、４２は比較器、４３は逐次比較レジスタ（ＳＡＲ）、４４は容量デジタルアナログ変換器（ＣＤＡＣ）、４５は誤差帰還部、４５ａは演算増幅器、４５ｂは容量素子（Ｃｆ）、４５ｃ−１，４５ｃ−２は第１及び第２のスイッチを示している。
本実施例１のＡＤ変換器４０は、図１に示した実施形態１におけるＤＡＣ１４として容量ＤＡ変換器（ＣＤＡＣ）４４を備えた電荷再分配型のＡＤ変換器である。誤差帰還部４５は、容量素子（Ｃｆ）４５ｂを有し、量子化誤差を電荷として容量素子４５ｂに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器４４の各容量素子Ｃｓにサンプリングされた電荷と加算するように構成されている。
【００３７】
具体的には、以下のような構成を備えている。  
容量ＤＡ変換器４４は、サンプルホールド回路として、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子Ｃｓを含み、この複数の容量素子Ｃｓの接続を切り換えることにより比較信号を生成する。
また、比較器４２は、容量ＤＡ変換器４４に接続され、比較信号と基準電位ＶＣＭとを比較する。また、誤差帰還部４５は、比較器４２に接続されている。また、逐次比較レジスタ４３は、比較器４２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
【００３８】
また、誤差帰還部４５は、入力端子が容量ＤＡ変換器４４の各容量素子Ｃｓの一端に接続される演算増幅器４５ａと、容量ＤＡ変換器４４の各容量素子Ｃｓの一端と基準電圧端子との間に容量素子（Ｃｆ）４５ｂを接続可能とする第１スイッチ４５ｃ−１と、演算増幅器４５ａの入力端子と出力端子との間に容量素子４５ｂを接続可能とする第２スイッチ４５ｃ−２とを備えている。
つまり、図４に示したＡＤ変換器４０は、ダミーキャパシタＣｄと、バイナリに重み付けされた容量Ｃ０〜ＣＮ−１を有する容量群Ｃｓと、スイッチ群ＳＷｇとを有するＣＤＡＣ４４と、スイッチＳＷｓと、容量群Ｃｓの共通端子Ｖｘを閾値電圧である基準電位ＶＣＭ（例えば、０Ｖ）と比較する比較器４２と、この比較器４２の出力を逐次蓄積して複数ビットのデジタル出力信号Ｄｏｕｔを出力するＳＡＲ回路４３と、演算増幅器４５ａと容量ＣｆとスイッチＳＷｃ及びＳＷｔを有する誤差帰還部４５とを有している。
【００３９】
この例では、デジタル出力信号Ｄｏｕｔは、Ｎビット（Ｎは１以上の整数）であり、このＡＤ変換器４０は、アナログ入力電圧ＶＩＮを２Ｎ階調のデジタル信号に変換する。そして、容量群ＣｓのダミーキャパシタＣｄ、容量Ｃ０〜ＣＮ−１の値は、図中に示されるとおり、１Ｃ、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、・・・、２Ｎ−１Ｃである。ここで、Ｃは単位容量値を意味する。なお、キャパシタＣｄは、ダミーキャパシタでありアナログ入力電圧を２Ｎ等分の１の分解能でデジタル出力信号に変換するためのものであるが、ダミーキャパシタＣｄがなくても２Ｎ−１等分の１の分解能になるのみであるので、設けない場合もある。
【００４０】
演算増幅器４５ａは、正入力端子をＶＣＭに、負入力端子をノードＶｘに接続しており、出力ノードＶｏを有している。
スイッチＳＷｓは、一端を基準電圧ＶＣＭに、他端をノードＶｘ（ＣＤＡＣの共通端子）に接続している。スイッチＳＷｃは、一端を基準電圧ＶＣＭに、他端をノードＶｙに接続しており、スイッチＳＷｔは、一端をノードＶｙに、他端を演算増幅器４３の出力ノードＶｏに接続している。また、スイッチ群ＳＷｇは、一端が容量群Ｃｓにそれぞれ接続されており、ＳＡＲが出力する制御信号により、他端を高基準電圧ＶＲＨ、低基準電圧ＶＲＬ、アナログ入力電圧Ｖｉｎのいずれかに接続されている。
【００４１】
図５は、図４に示したＡＤ変換器の動作タイミング図である。  
ＡＤ変換器のデータ出力周波数をＦｓ［Ｈｚ］と示すと、１サイクルの動作時間は１／Ｆｓ＝Ｔｓ［ｓ］となる。ＡＤ変換器の１サイクルの動作は、サンプリングフェーズφｓ、逐次比較フェーズφｃ、誤差転送フェーズφｔの３つのフェーズに分割される。図５に示すように、時間区分は、例えば、φｓがＴｓ／２、φｃが２Ｔｓ／５、φｔがＴｓ／１０のように、その合計がＴｓとなるように分割される。なお、これらのフェーズに重なりが無いようにノンオーバーラップ区間φＮＯがそれぞれ存在するが、１サイクル全体の時間に対して微小なため、以下ではφＮＯの時間は無視して説明を行う。
【００４２】
次に、図４及び図５を用いて、本実施例１に係るＡＤ変換器の概略動作を説明する。簡単のため、ＶＣＭ＝０、ＶＲＨ＝ＶＲＥＦ、ＶＲＬ＝−ＶＲＥＦとする。
まず、図５におけるサンプリングフェーズφｓでは、図４においてスイッチ群ＳＷｇを全てアナログ入力電圧Ｖｉｎの端子に接続し、スイッチＳＷｓを導通状態にしてノードＶｘに基準電位ＶＣＭを接続する。このときスイッチＳＷｔ及びＳＷｃは非導通状態である。これにより、容量群Ｃｓには、ＣｓをダミーキャパシタＣｄ及び容量Ｃ０〜ＣＮの容量値の総和とした時、次式（５）
【００４３】
【数５】
2015211391.tif 000007
の電荷がＶｘノード側に蓄積される。すなわち、アナログ入力電圧ＶｉｎがＣＤＡＣ４４の容量群Ｃｓにサンプリングされる。
また、このとき容量Ｃｆには電圧Ｖｆを用いて、次式（６）
【００４４】
【数６】
2015211391.tif 000008
の電荷がノードＶｘ側に蓄積されているとする。
したがって、サンプリングフェーズφｓでは、ノードＶｘ側に合計で、次式（７）
【００４５】
【数７】
2015211391.tif 000009
の電荷が蓄積されており、容量群Ｃｓに対して、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝の電圧をサンプリングすることと等価の電荷が蓄積されている。
【００４６】
次に、図５における逐次比較フェーズφｃが開始すると、まず、スイッチＳＷｓが非導通状態となる。続いて、スイッチＳＷｃが導通状態となるのと同時に、スイッチ群ＳＷｇの中で、最上位のキャパシタＣＮ−１のスイッチは高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタＣｄ、Ｃ０〜ＣＮ−２のスイッチは低基準電圧ＶＲＬ側に接続される。この時、高基準電圧ＶＲＨ側に接続された容量値と、低基準電圧ＶＲＬ側に接続された容量値は等しくなるので、容量群Ｃｓの各スイッチ側のノードにおける、容量値を重みとした加重平均電圧はＶＣＭ＝０となる。
これにより、ノードＶｘの電圧をＶｘ２とすると、ノードＶｘ側の総電荷Ｑ２は、次式（８）
【００４７】
【数８】
2015211391.tif 000010
となる。
上記式（７）と（８）の電荷は、電荷保存則により等しいので、Ｑ１＝Ｑ２を解くと、次式（９）
【００４８】
【数９】
2015211391.tif 000011
を得る。
【００４９】
このＶｘ２は、ＶＣＭ＝０に対して比較器４２によって比較され、その結果に応じて、ＳＡＲ４３によりスイッチＳＷｇが操作される。比較結果がＶｘ２＜０の場合、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝＞０であるので、ＭＳＢは１と決定され、最上位の容量ＣＮ−１は高基準電圧ＶＲＨ側に接続したまま、容量ＣＮ−２（容量値２Ｎ−２Ｃ＝Ｃｓ／４）を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
この時、ノードＶｘにおいて変化する電圧ΔＶｘｐは、次式（１０）
【００５０】
【数１０】
2015211391.tif 000012
であるので、この時のノードＶｘの電圧Ｖｘ３は、
【００５１】
【数１１】
2015211391.tif 000013
と表される。
一方、Ｖｘ２＞０の場合、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝＜０であるので、ＭＳＢは０と決定され、最上位の容量ＣＮ−１を低基準電圧ＶＲＬ側に、容量ＣＮ−２を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
この時、ノードＶｘにおいて変化する電圧ΔＶｘｎは、次式（１２）
【００５２】
【数１２】
2015211391.tif 000014
であるので、この時のノードＶｘの電圧Ｖｘ３は、次式（１３）
【００５３】
【数１３】
2015211391.tif 000015
と表される。
【００５４】
これらの動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、Ｎ回の判定の後、Ｎビットのデジタル出力値Ｄｏｕｔ＝（δ１，δ２，…，δＮ）を得る。ただし、δｋ（ｋ＝１，２，…，Ｎ）はＭＳＢからｋ回目の判定結果がＶｘ≧０なら０、Ｖｘ＜０なら１と決定される値である。
このデジタル出力値Ｄｏｕｔは、−ＶＲＥＦ〜ＶＲＥＦの電圧範囲を２Ｎ等分に量子化した電圧値Ｄに対応し、次式（１４）
【００５５】
【数１４】
2015211391.tif 000016
と表すことができる。
また、この電圧値Ｄは容量群Ｃｓの各スイッチ側のノードにおける電圧値の容量値を重みとした加重平均電圧と見なせる。したがって、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝に対して逐次比較動作が行われることを考えると、量子化誤差Ｅを用いれば、次式（１５）
【００５６】
【数１５】
2015211391.tif 000017
の関係として示せる。
したがって、Ｎビット判定後、ノードＶｘの電圧Ｖｘ４は、次式（１６）
【００５７】
【数１６】
2015211391.tif 000018
と表される。
すなわち、逐次比較フェーズφｃにおいて、Ｎ回の判定を終え、容量群Ｃｓに接続されたスイッチの接続先を確定したときのノードＶｘ側に蓄積された全容量Ｑ４は、次式（１７）
【００５８】
【数１７】
2015211391.tif 000019
となり、式（１７）に式（１６）を代入すると、次式（１８）
【００５９】
【数１８】
2015211391.tif 000020
と示すことができる。
続いて、図５における誤差転送フェーズφｔでは、スイッチＳＷｃを非導通状態にした後、スイッチＳＷｔが導通状態となり、ノードＶｘは演算増幅器によりＶＣＭ＝０となる。また、演算増幅器の出力電圧をＶｏと示す。
この時の、ノードＶｘにおける電荷保存則を考えると、次式（１９）
【００６０】
【数１９】
2015211391.tif 000021
となり、容量ＣｆにはノードＶｘ側にＣｆ・（０−Ｖｏ）＝Ｃｓ・Ｅの電荷が保存されている。
【００６１】
次のサンプリングフェーズφｓでは、同様に、スイッチ群ＳＷｇを全てアナログ入力電圧Ｖｉｎの端子に接続し、スイッチＳＷｓを導通状態にしてノードＶｘに基準電位ＶＣＭを接続する。このときスイッチＳＷｔ及びＳＷｃは、非導通状態である。
次に、逐次比較フェーズφｃが開始すると、同様に、まず、スイッチＳＷｓが非導通状態となる。続いて、スイッチＳＷｃが導通状態となるのと同時に、スイッチ群ＳＷｇの中で、キャパシタＣｄ、Ｃ０〜ＣＮ−１のスイッチは、高基準電圧ＶＲＨ側又は低基準電圧ＶＲＬ側に接続される。このとき、誤差転送フェーズφｔで容量Ｃｆに量子化誤差Ｅとして保存された電荷は、容量群Ｃｓにサンプリングした電荷と加算される。
また、式（１９）において、Ｖｆはサンプリングフェーズφｓ開始時に容量Ｃｆに保存されていた電荷によって生じる電圧であるので、周期Ｔｓ［ｓ］に対応する遅延演算子Ｚ−１を用いると、次式（２０）
【００６２】
【数２０】
2015211391.tif 000022
の関係がある。したがって、式（１５）は、式（２０）を用いれば、次式（２１）
【００６３】
【数２１】
2015211391.tif 000023
となる。この式（２１）は、一次デルタシグマ変調を示す式として知られており、周波数領域において、量子化誤差Ｅは低域で抑えられ、高域で増大するノイズシェーピング特性を示すことを表している。このため、量子化誤差電力の大きい高周波側（例えば、Ｆｓ／３２以上の周波数領域）をデジタル低域通過フィルタにより除去すれば、従来のＳＡＲＡＤＣに比べ高い分解能でＡＤ変換が実現できる。
【００６４】
そして、本発明におけるＡＤＣでは、ＳＡＲＡＤＣのＡＤ変換における量子化誤差Ｅを電荷として容量Ｃｆに一旦保存した後、次のＡＤ変換時に入力電圧Ｖｉｎを容量群Ｃｓにサンプリングした電荷と加算することで、量子化誤差に時間的な相関を持たせ、デルタシグマ変調を実現している。量子化誤差Ｅを電荷として次回判定に転送するため、容量Ｃｆは、容量群Ｃｓとの容量比に不感であり、その面積は相対誤差精度に制限されない。
また、図１０に示した非特許文献３の構成では、電荷転送を担う容量はＣＲ，ＣＲ１，ＣＲ２の３つであったのが、本構成では図１に示すように容量Ｃｆのみであるので、面積削減の利点も有する。
なお、本構成ではＣＤＡＣ４０として図４のような構成を示したが、逐次比較動作によってＡＤＣの量子化誤差Ｅに相当する電荷が残渣として残ればよく、例えば、特許文献１のようなＣＤＡＣの構成でも問題ない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、ｎ次デルタシグマ変調（ｎは２以上）を実現する構成とすることもできる。
【００６５】
図６は、本発明の実施例１に係るＡＤ変換器の電圧遷移図で、逐次比較フェーズφｃにおける動作に関して、Ｎ＝３ビットの場合のノードＶｘの電圧遷移図である。
時刻ｔ１、ｔ２、ｔ３は、逐次比較フェーズφｃの開始時刻を基準としており、それぞれ１ビット目、２ビット目、３ビット目の判定時刻を示す。また、各容量におけるセトリング時間は十分に確保されているとする。
例えば、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝＝−（１．６／４）・Ｖｒｅｆであった場合を示す。
まず、サンプリングフェーズφｓの終了時、ＶＣＭ＝０であったノードＶｘＶｘの電圧は、最上位のキャパシタＣ２のスイッチが高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタＣｄ、Ｃ０、Ｃ１のスイッチが低基準電圧ＶＲＬ側に接続される。この時、容量群Ｃｓの各スイッチ側のノードにおける、容量値を重みとした加重平均電圧はＶＣＭ＝０となるので、β＝Ｃｓ／（Ｃｓ＋Ｃｆ）と表すと、式（５）より、Ｖｘは、−β・｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝＝（１．６／４）・β・Ｖｒｅｆ（＞０）の電圧値となるので、１ビット目は０であり、δ１＝０と決定される。
【００６６】
続いて、１ビット目の判定を受けて、最上位の容量Ｃ２を低基準電圧ＶＲＬ側に、容量Ｃ１を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。数式８よりＶｘの電圧は−β・（ＶＲＥＦ／２）だけ遷移し、（−０．４／４）・β・Ｖｒｅｆ（＜０）の電圧値となるため、２ビット目は１であり、δ２＝１と決定される。
さらに、２ビット目の判定を受けて、容量Ｃ１は高基準電圧ＶＲＨ側に接続したまま、容量Ｃ０（容量値２０Ｃ＝Ｃｓ／８）を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。Ｖｘの電圧はβ・（ＶＲＥＦ／４）だけ遷移し、（０．６／４）・β・Ｖｒｅｆ（＞０）の電圧値となるため、３ビット目は０であり、δ３＝０と決定される。
最後に、３ビット目の判定を受けて、容量Ｃ０を低基準電圧ＶＲＬ側に接続して、Ｎ＝３ビット分の判定を終了とする。
以上の動作により、Ｄｏｕｔ＝（０，１，０）と決定され、Ｄｏｕｔに対応する電圧Ｄは、次式（２２）
【００６７】
【数２２】
2015211391.tif 000024
となるため、式（１１）より量子化誤差Ｅは、Ｅ＝−（０．４／４）・Ｖｒｅｆと求められる。
以上より本発明によれば、容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現し、高分解能で小面積のＡＤ変換器を実現することができる。
【実施例２】
【００６８】
図７は、本発明に係るＡＤ変換器の具体的な実施例２を説明するための回路構成図で、ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号４５ｃ−３（ＳＷｓ）は第３のスイッチを示している。なお、図４と同じ機能を有する構成要素には同一の符号を付してある。
つまり、本実施例２のＡＤ変換器４０は、演算増幅器４５ａの入力端子と出力端子とを接続可能とする第３スイッチ４５ｃ−３を更に備えている。
つまり、図７に示したＡＤ変換器４０は、図４と同様に、ダミーキャパシタＣｄ、バイナリに重み付けされた容量Ｃ０〜ＣＮ−１を有する容量群Ｃｓと、スイッチ群ＳＷｇとを有するＣＤＡＣ４４と、容量群Ｃｓの共通端子Ｖｘを閾値電圧である基準電位ＶＣＭ（例えば、０Ｖ）と比較する比較器４２と、この比較器４２の出力を逐次蓄積し複数ビットのデジタル出力信号Ｄｏｕｔを出力するＳＡＲ回路４３と、演算増幅器４５ａと容量ＣｆとスイッチＳＷｃ及びＳＷｔを有する誤差帰還部４５と、スイッチＳＷｓとを有している。
【００６９】
構成要素の接続は、スイッチＳＷｓを除いて図４と同様であり、図７においてスイッチＳＷｓは、一端をノードＶｘに他端を演算増幅器４５ａの出力ノードＶｏに接続している。
図７で示したＡＤ変換器の動作タイミング図は、図５の動作タイミング図と同じである。以下、図５及び図７を用いて、本発明の実施例２に係るＡＤ変換器の概略動作を説明する。簡単のため、ＶＣＭ＝０、ＶＲＨ＝ＶＲＥＦ、ＶＲＬ＝−ＶＲＥＦとする。本実施例２と上述した実施例１との相違は、演算増幅器４５ａがオフセット及びフリッカノイズなどの低域ノイズＶｏｆｆを有するときに、出力デジタル値として影響を低減する効果を有する点である。
【００７０】
まず、図５におけるサンプリングフェーズφｓでは、図７においてスイッチ群ＳＷｇを全てアナログ入力電圧ＶＩＮの端子に接続し、スイッチＳＷｓを導通状態にして共通端子Ｖｘに演算増幅器４５ａの出力ノードを接続する。このときスイッチＳＷｔ及びＳＷｃは、非導通状態である。演算増幅器４５ａがオフセット及びフリッカノイズなどの低域ノイズを有するとき、その入力換算雑音電圧をＶｏｆｆとすれば、演算増幅器４５ａの正入力端子にＶＣＭ＋Ｖｏｆｆ＝０＋Ｖｏｆｆ＝Ｖｏｆｆが入力されていることと等価なので、出力ノードの電圧Ｖｏは、次式（２３）
【００７１】
【数２３】
2015211391.tif 000025
となる。したがって、容量群Ｃｓには、ＣｓをダミーキャパシタＣｄ及び容量Ｃ０〜ＣＮの容量値の総和とした時、次式（２４）
【００７２】
【数２４】
2015211391.tif 000026
の電荷がノードＶｘ側に蓄積される。すなわち、アナログ入力電圧Ｖｉｎと入力換算雑音電圧Ｖｏｆｆの差分値がＣＤＡＣ４０の容量群Ｃｓにサンプリングされる。
また、このとき容量Ｃｆには電圧Ｖｆを用いて、次式（２５）
【００７３】
【数２５】
2015211391.tif 000027
の電荷がノードＶｘ側に蓄積されているとする。
したがって、サンプリングフェーズφｓでは、ノードＶｘ側に合計で、次式（２６）
【００７４】
【数２６】
2015211391.tif 000028
の電荷が蓄積されており、容量群Ｃｓに対して、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ｝の電圧をサンプリングすることと等価の電荷が蓄積されている。
【００７５】
次に、図５における逐次比較フェーズφｃが開始すると、まず、スイッチＳＷｓが非導通状態となる。続いて、スイッチＳＷｃが導通状態となるのと同時に、スイッチ群ＳＷｇの中で、最上位のキャパシタＣＮ−１のスイッチは高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタＣｄ、Ｃ０〜ＣＮ−２のスイッチは、低基準電圧ＶＲＬ側に接続される。
これにより、ノードＶｘの電圧をＶｘ２ａとすると、ノードＶｘ側の総電荷Ｑ２ａは、次式（２７）
【００７６】
【数２７】
2015211391.tif 000029
となる。
上記式（２６）と（２７）の電荷は、電荷保存則により等しいので、Ｑ１ａ＝Ｑ２ａを解くと、次式（２８）
【００７７】
【数２８】
2015211391.tif 000030
を得る。
【００７８】
この電圧Ｖｘ２ａは、Ｖｃ＝０に対して比較器４２によって比較され、その結果に応じて、ＳＡＲ４３によりスイッチ群ＳＷｇが操作される。比較結果がＶｘ２ａ＜０の場合、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ｝＞０であるので、ＭＳＢは１と決定され、最上位の容量ＣＮ−１のスイッチは高基準電圧ＶＲＨ側に接続したまま、容量ＣＮ−２（容量値２Ｎ−２Ｃ＝Ｃｓ／４）を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
以上の動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、Ｎ回の判定の後、Ｎビットのデジタル出力値Ｄｏｕｔ＝（δ１，δ２，…，δＮ）を得る。ただし、δｋ（ｋ＝１，２，…，Ｎ）はＭＳＢからｋ回目の判定結果がＶｘ≧０なら０、Ｖｘ＜０なら１と決定される値である。
このデジタル出力値Ｄｏｕｔは−ＶＲＥＦ〜ＶＲＥＦの電圧範囲を２Ｎ等分に量子化した電圧値Ｄに対応し、次式（２９）
【００７９】
【数２９】
2015211391.tif 000031
と表すことができる。
また、この電圧値Ｄは、容量群Ｃｓの各スイッチ側のノードにおける電圧値の容量値を重みとした加重平均電圧と見なせる。したがって、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ｝に対して逐次比較動作が行われることを考えると、量子化誤差Ｅを用いれば、次式（３０）
【００８０】
【数３０】
2015211391.tif 000032
の関係として示せる。
したがって、Ｎビット判定後、ノードＶｘの電圧Ｖｘ４ａは、次式（３１）
【００８１】
【数３１】
2015211391.tif 000033
と表される。
すなわち、逐次比較フェーズφｃにおいて、Ｎ回の判定を終え、容量Ｃ１に接続されたスイッチの接続先を確定したときのノードＶｘ側に蓄積された全容量Ｑ４ａは、次式（３２）
【００８２】
【数３２】
2015211391.tif 000034
となり、式（３２）に式（３１）を代入すると、次式（３３）
【００８３】
【数３３】
2015211391.tif 000035
と示すことができる。
【００８４】
続いて、誤差転送フェーズφｔでは、スイッチＳＷｃを非導通状態にした後、スイッチＳＷｔが導通状態となる。この時、ノードＶｘは演算増幅器４５ａによりＶＣＭ＋Ｖｏｆｆ＝０＋Ｖｏｆｆ＝Ｖｏｆｆとなる。また、演算増幅器４５ａの出力電圧をＶｏａと示す。
この時の、ノードＶｘにおける電荷保存則を考えると、次式（３４）
【００８５】
【数３４】
2015211391.tif 000036
となり、容量ＣｆにはノードＶｘ側にＣｆ・（Ｖｏｆｆ−Ｖｏａ）＝Ｃｓ・（Ｅ−Ｖｏｆｆ）の電荷が保存されている。式（３０）において、Ｖｆはサンプリングフェーズφｓ開始時に容量Ｃｆに保存されていた電荷による電位であるので、周期Ｔｓ［ｓ］に対応する遅延演算子Ｚ−１と周期Ｔｓ／２［ｓ］に対応する遅延演算子Ｚ−１／２を用いると、式（３４）におけるＥはＥ・Ｚ−１、ＶｏｆｆはＶｏｆｆ・Ｚ−１／２と変換されることに注意すると、Ｖｆは次式（３５）
【００８６】
【数３５】
2015211391.tif 000037
と表すことができる。したがって、式（３０）は、式（３５）を用いれば、次式（３６）
【００８７】
【数３６】
2015211391.tif 000038
となる。したがって、以上の動作により量子化誤差Ｅに対して１次デルタシグマ変調がなされたうえに、演算増幅器４５ａに由来するオフセット及びフリッカノイズなどの低域ノイズ（入力換算雑音電圧Ｖｏｆｆ）もまた抑制される。量子化誤差Ｅは低域で抑えられ、高域で増大するノイズシェーピング特性を示すため、量子化誤差電力の大きい高周波側（例えば、Ｆｓ／３２以上の周波数領域）をデジタル低域通過フィルタにより除去すれば、従来のＳＡＲＡＤＣに比べ高い分解能でＡＤ変換が実現できることを意味する。
【００８８】
なお、本発明のおけるＡＤＣでは、ＳＡＲＡＤＣのＡＤ変換における量子化誤差Ｅを電荷として容量Ｃｆに一旦保存した後、次のＡＤ変換時に入力電圧Ｖｉｎを容量群Ｃｓにサンプリングした電荷と加算することで、量子化誤差に時間的な相関を持たせ、デルタシグマ変調を実現している。量子化誤差Ｅを電荷として次回判定に転送するため、容量Ｃｆは容量群Ｃｓとの容量比に不感であり、その面積は相対誤差精度に制限されない。また、図１０に示した非特許文献３の構成では、電荷転送を担う容量はＣＲ，ＣＲ１，ＣＲ２の３つであったのが、本構成では図１に示すように容量Ｃｆのみであるので、面積削減の利点も有する。
【００８９】
なお、本構成では、ＣＤＡＣ４４として図７のような構成を示したが、上述した実施例１と同様に、逐次比較動作によってＡＤＣの量子化誤差Ｅに相当する電荷が残渣として残ればよく、例えば、特許文献１のようなＣＤＡＣの構成でも問題ない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、ｎ次デルタシグマ変調（ｎは２以上）を実現する構成とすることもできる。
以上より本発明によれば、演算増幅器４５ａに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現し、高分解能で小面積のＡＤ変換器を実現することができる。
【００９０】
次に、本発明のＡＤ変換方法について説明する。  
本発明のＡＤ変換方法は、容量ＤＡ変換器（ＣＤＡＣ）を備えた電荷再分配型のＡＤ変換器における誤差帰還型デルタシグマ変調を実現したＡＤ変換方法である。
まず、入力信号Ｖｉｎを容量ＤＡ変換器１４，３４ａ，３４ｂ，４４の各容量素子（図４及び図７のＣｓ）にサンプリングする。
次に、容量ＤＡ変換器１４，３４ａ，３４ｂ，４４の各容量素子（図４及び図７のＣｓ）にサンプリングされた電荷による電圧と基準電圧ＶＣＭとを比較する。
【００９１】
次に、比較結果により各容量素子（図４及び図７のＣｓ）に高基準電圧又は低基準電圧を接続する動作を逐次行う。
次に、演算増幅器１５ａ，３５ａ，４５ａの入力端子と出力端子との間に接続可能な容量素子１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂに量子化誤差を電荷として保存する。
次に、逐次比較動作をするときに、保存した電荷を容量ＤＡ変換器１４，３４ａ，３４ｂ，４４の各容量素子（図４及び図７のＣｓ）にサンプリングされた電荷に加算する。
また、入力信号Ｖｉｎを容量ＤＡ変換器１４，３４ａ，３４ｂ，４４の各容量素子（図４及び図７のＣｓ）にサンプリングするときに、演算増幅器１５ａ，３５ａ，４５ａの入力端子と出力端子を短絡する。
また、容量ＤＡ変換器３４ａ，３４ｂ及び誤差帰還部３５を全差動構成にすることも可能である。
このようにして、容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおける誤差帰還型デルタシグマ変調を実現したＡＤ変換方法を実現することができる。
【符号の説明】
【００９２】
１０，３０，４０  ＡＤ変換器
１１，３１，５１  サンプルホールド回路（Ｓ／Ｈ）
１２，３２，４２，５２  比較器
１３，３３，４３，５３  逐次比較レジスタ（ＳＡＲ）
１４，３４ａ，３４ｂ，５４  デジタルアナログ変換器（ＤＡＣ）
１５，３５，４５  誤差帰還部
１５ａ，３５ａ，４５ａ  演算増幅器
１５ｂ，３５ｂ−１，３５ｂ−２，４５ｂ  容量素子（Ｃｆ）
１５ｃ−１，３５ｃ−１ａ，３５ｃ−１ｂ，４５ｃ−１，第１のスイッチ
１５ｃ−２，３５ｃ−２ａ，３５ｃ−２ｂ，４５ｃ−２  第２のスイッチ
２０  多ビットＡＤＣ
２１  ＤＡＣ
２２  遅延器
４４  容量ＤＡ変換器（ＣＤＡＣ）
５０  ＳＡＲＡＤＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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