(57)【要約】【課題】半導体モジュールの低インダクタンス化を図り、高速動作に伴うサージの抑制や半導体スイッチング素子の誤動作の抑制を実現する。【解決手段】上アームおよび下アームを３相備えた３相交流の三相インバータ回路を構成する半導体モジュール６において、多層配線バスバー１３を備える。多層配線バスバー１３には、出力配線層が３相それぞれの上アームと下アームの中間電位点と接続されるＵ相配線層とＶ相配線層およびＷ相配線層が備えられている。絶縁層を介してＵ相〜Ｗ相配線層を対向配置して積層し、Ｕ相〜Ｗ相配線層それぞれと負荷との電気的接続を行うためのＵ端子１３ｃとＶ端子１３ｄとＷ端子１３ｅとにそれぞれ接続する。そして、このような構造において、Ｕ相〜Ｗ相配線層の積層数を偶数とする。【選択図】図４
2015211524.tif 000002
【特許請求の範囲】
【請求項１】
表面および裏面を有し、半導体スイッチング素子（５１ａ〜５６ａ）が形成された半導体チップ（１０）を有する上アーム（５１、５３、５５）および下アーム（５２、５４、５６）と、
前記上アームおよび前記下アームそれぞれの前記半導体チップの表面側および裏面側それぞれに配置された放熱板（１１、１２）と、
前記上アームの半導体チップにおける正極側に接続される正極配線層（１３１）と、前記正極配線層と外部電源（２）の正極側との電気的接続を行うための正極端子（１３ａ）と、絶縁層（１３０）を介して前記正極配線層に対して対向配置されると共に前記下アームの半導体チップにおける負極側に接続される負極配線層（１３２）と、前記負極配線層との電気的接続を行うための負極端子（１３ｂ）とを有する主回路を構成する主回路側バスバー（１３）と、
前記上アームの半導体チップにおける負極側に接続されると共に前記下アームの半導体チップにおける正極側に接続されることで、前記上アームと前記下アームの中間電位点に接続される出力配線層（１３３〜１３５）と、前記出力配線層と負荷（３）との電気的接続を行うための出力端子（１３ｃ〜１３ｅ）とを有する出力端子側バスバー（１３）と、
前記半導体スイッチング素子の信号線となる制御端子（１４）と、
前記放熱板の一面と前記主回路側バスバーのうち前記正極端子および前記負極端子側の端部と前記出力端子側バスバーのうち前記出力端子側の端部と前記制御端子の端部を露出させつつ、前記上アームおよび前記下アームを覆う樹脂モールド部（１８）と、を有し、
前記上アームおよび前記下アームが３相備えられていると共に、前記出力配線層が３相それぞれの前記上アームと前記下アームの中間電位点と接続されるＵ相配線層（１３３）とＶ相配線層（１３４）およびＷ相配線層（１３５）とを有していると共に、該Ｕ相〜Ｗ相配線層が絶縁層（１３０）を介して対向配置されて積層されることで構成され、
前記出力端子が前記Ｕ相〜Ｗ相配線層それぞれと前記負荷との電気的接続を行うためのＵ端子（１３ｃ）とＶ端子（１３ｄ）とＷ端子（１３ｅ）とを有した構成とされ、
前記Ｕ相〜Ｗ相配線層の積層数が偶数とされていることを特徴とする半導体モジュール。
【請求項２】
前記出力端子側バスバーと前記主回路側バスバーとが一体化された多層配線バスバーであることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記正極配線層と前記負極配線層の積層数が前記Ｕ相〜Ｗ相配線層の積層数と同数とされていることを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記Ｕ相〜Ｗ相配線層の積層数が４層であり、前記配線層の１つが２層に分割されていることを特徴とする請求項２または３に記載の半導体モジュール。
【請求項５】
２層に分割された前記配線層の間に他の配線層が配置されていることを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
前記主回路側バスバーのうち前記正極端子および前記負極端子側の端部と、前記出力端子側バスバーのうち前記出力端子側の端部とが、前記樹脂モールド部を挟んだ反対側から露出させられていることを特徴とする請求項２ないし５のいずれか１つに記載の半導体モジュール。
【請求項７】
前記樹脂モールド部は、四角形板状で構成されており、前記主回路側バスバーのうち前記正極端子および前記負極端子側の端部と、前記出力端子側バスバーのうち前記出力端子側の端部とが前記樹脂モールド部のうち相対する２辺から露出させられていると共に、前記上アームにおける前記制御端子の端部と、前記下アームにおける前記制御端子の端部とが前記樹脂モールド部のうち前記２辺とは異なる相対する２辺から露出させられていることを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記Ｕ相〜Ｗ相配線層は、厚みよりも幅の方が寸法が大きくされていることを特徴とする請求項２ないし７のいずれか１つに記載の半導体モジュール。
【請求項９】
前記上アームの半導体チップと前記下アームの半導体チップは、表面と裏面が同じ方向を向けられて配置され、該前記上アームの半導体チップと前記下アームの半導体チップの間を通過するように前記多層配線バスバーが配置されていることを特徴とする請求項２ないし８のいずれか１つに記載の半導体モジュール。
【請求項１０】
前記多層配線バスバーは、前記正極端子および前記負極端子側の端部から前記出力端子側に伸びる板状棒状部材によって構成されており、該多層配線バスバーの長手方向に対して交差する方向となる幅方向において、
前記多層配線バスバーの一面側には、前記上アームの半導体チップの表面側に配置される表面電極と電気的に接続されると共に前記出力配線層に繋がる第１出力電極（１３６ａ〜１３６ｃ）と、前記下アームの半導体チップの表面側に配置される表面電極と電気的に接続されると共に前記負極配線層に繋がる負極電極（１３９ａ〜１３９ｃ）が形成されており、
前記多層配線バスバーの前記一面と反対側の他面側には、前記上アームの半導体チップの裏面側に配置される裏面電極と電気的に接続されると共に前記正極配線層に繋がる正極電極（１３７ａ〜１３７ｃ）と、前記下アームの半導体チップの裏面側に配置される裏面電極と電気的に接続されると共に前記出力配線層に繋がる第２出力電極（１３８ａ〜１３８ｃ）が形成されており、
前記板状棒状部材とされた前記多層配線バスバーを幅方向に切断した断面において、前記第１出力電極と前記第２出力電極とが一方の対角に配置されていると共に前記多層配線バスバー内において電気的に接続されており、前記正極電極と前記負極電極とがもう一方の対角に配置されていることを特徴とする請求項９に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子の高速動作に伴うサージ・誤動作を抑制できる構造を有する半導体モジュールに関するものである。
【背景技術】
【０００２】
従来、特許文献１に、半導体モジュールを備えた電力変換装置において、ノイズの影響を低減できる構造が提案されている。この電力変換装置では、半導体モジュールから引き出される入出力端子や制御端子と制御基板との間を最短距離で接続する構造としている。これにより、入出力端子を経由する主回路のインダクタンス（主回路インダクタンス）や制御端子を経由する制御端子経路インダクタンスが低減され、ノイズの影響が低減される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５７１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示す半導体モジュールでは、入出力端子と制御基板との間の距離や制御端子と制御基板との間の距離を最短にしていても、入出力端子の間や入出力端子と制御端子との間の距離などについては考慮されていない。例えば、入出力端子のうちの電流入力を行うための入力端子に相当する主端子となる正極端子や負極端子間の距離が長いと、主回路インダクタンスが大きくなる。また、主端子と入出力端子のうち出力端子に相当するモータなどの負荷との接続を行う交流入力端子との距離が長いと、この経路がノイズ源となる。そして、これらが要因となって、負荷に対して電流供給を行うための大電流経路の低インダクタンス化が不十分となって、高速動作に伴うサージを抑制できない。また、例えば入出力端子と制御端子との間の距離が短いと、サージによって誤って半導体スイッチング素子をオンさせたりオフさせるなど（以下、誤オン、誤オフという）、誤動作させてしまう。
【０００５】
例えば、半導体モジュールを三相インバータ回路として用いる場合を例に挙げて説明する。
【０００６】
三相インバータ回路は、図２１に示す簡易モデルのように、ＩＧＢＴなどの半導体スイッチング素子Ｊ１と還流ダイオード（以下、ＦＷＤという）Ｊ２とを並列接続したものを上アームと下アームにそれぞれ備えたブリッジ回路Ｊ３を三相備えた構成とされる。そして、三相インバータ回路は、モータなどの負荷Ｊ４に接続され、上下アームに並列的に平滑コンデンサＪ５を備えつつ、直流電源Ｊ６からの電力供給によって負荷Ｊ４を駆動する。具体的には、上アームと下アームの半導体スイッチング素子Ｊ１のオンオフを切り替えることで、直流電源Ｊ６から供給される直流電流を交流電流に変換し、負荷Ｊ４に対して供給されるようにする。この図における上アームのハイサイド側端子（正極端子）と下アームのローサイド側端子（負極端子）が特許文献１における入出力端子のうちの入力端子に相当する。また、負荷Ｊ４への電流供給を行う出力端子が特許文献１における交流入力端子に相当し、各アームに供えられる半導体スイッチング素子Ｊ１のゲート端子が特許文献１における制御端子に相当する。
【０００７】
この負荷Ｊ４に対して電流供給を行うときのドレイン−ソース間電流Ｉｄｓやドレイン−ソース間電圧Ｖｄｓおよびスイッチング損失Ｅｓｗの様子を表すと図２２のように示される。
【０００８】
上記のような回路構成においては、図２１中に矢印で示した上下アームの短絡ループが形成され、下アーム側の半導体スイッチング素子Ｊ１をオンからオフに切り替えるときに、短絡ループでのｄＩ／ｄｔ変化が生じている。
【０００９】
ここで、図２２に示されるように、スイッチング時にはサージ電圧ΔＶｓｕｒが発生する。このサージ電圧ΔＶｓｕｒは、次式で示される。なお、次式において、Ｌは短絡ループでのインダクタンスを示している。
【００１０】
（数１）  ΔＶｓｕｒ＝Ｌ・ｄＩ／ｄｔ
サージ電圧ΔＶｓｕｒは、近年進められている大電流・高速スイッチング化により増加傾向にある。サージ保護については素子耐圧を高く取れば実現可能であるが、トレードオフの関係にあるオン抵抗が増加してしまい、定常損失の増加を招く。また、スイッチング損失Ｅｓｗの低減や装置の小型化のニーズがあり、そのニーズに応えるには、ｄＩ／ｄｔの向上や高周波化が必要となる。したがって、サージ電圧ΔＶｓｕｒを増加させることなく、ｄＩ／ｄｔの向上を図るためには、短絡ループ内における低インダクタンス化が必要である。
【００１１】
具体的には、図２１中の矢印で示したような上下アームを通って平滑コンデンサＪ５に戻る経路を主回路とした主回路インダクタンスの低減や、負荷Ｊ４への電流供給経路となる出力端子インダクタンスの低減が必要である。主回路においては、インバータ制御の際に、上下アームが同時にオンしないように制御されているが、その切替え時にｄＩ／ｄｔ変化という観点での上下アーム短絡が生じており、上下短絡ループとなる主回路のインダクタンスが大きいと大きなサージを発生させる。出力端子においては、モータ側異常時の際にインバータの電流を遮断するよう制御回路が働くが、出力端子部のインダクタンスが大きいと、本部分がノイズ源となり制御回路の誤動作を引き起こすため、主回路だけでなく、出力端子インダクタンスも低インダクタンス化が必要になる。
【００１２】
本発明は上記点に鑑みて、半導体モジュールの低インダクタンス化を図り、高速動作に伴うサージの抑制や半導体スイッチング素子の誤動作の抑制を実現することが可能な半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、請求項１に記載の発明では、上アーム（５１、５３、５５）および下アーム（５２、５４、５６）が３相備えられていると共に、出力配線層（１３３〜１３５）が３相それぞれの上アームと下アームの中間電位点と接続されるＵ相配線層（１３３）とＶ相配線層（１３４）およびＷ相配線層（１３５）を有していると共に、該Ｕ相〜Ｗ相配線層が絶縁層（１３０）を介して対向配置されて積層されることで構成され、出力端子（１３ｃ〜１３ｅ）がＵ相〜Ｗ相配線層それぞれと負荷（３）との電気的接続を行うためのＵ端子（１３ｃ）とＶ端子（１３ｄ）とＷ端子（１３ｅ）とを有した構成とされ、Ｕ相〜Ｗ相配線層の積層数が偶数とされていることを特徴としている。
【００１４】
このように、Ｕ相〜Ｗ相配線層の積層数を偶数、例えば４層構造としている。つまり、上下アームを３相設けた３相インバータでは、Ｕ相、Ｖ相およびＷ相の３相に接続される各相の配線層を１層ずつ形成すれば良いため、積層数が奇数になるが、積層数が偶数になるようにしている。これにより、隣接している配線層間において、互いの配線層に電流が流れたときに発生する磁束の打消し作用が働いて、単に配線層を３層構造として重ねた場合と比較して、インダクタンスが小さくなる。これにより、半導体モジュールの低インダクタンス化を図り、高速動作に伴うサージの抑制や半導体スイッチング素子の誤動作の抑制を実現することが可能となる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態にかかる半導体モジュールに備えられる三相インバータ回路１の回路図である。
【図２】半導体モジュール６の斜視図である。
【図３】半導体モジュール６の両面を冷却機器１９によって挟む様子を示した斜視図である。
【図４】半導体モジュール６の構成部品の分解斜視図である。
【図５】半導体モジュール６の上面レイアウト図である。
【図６】多層配線バスバー１３の斜視図である。
【図７Ａ】図６のVIIＡ−VIIＡ矢視断面図である。
【図７Ｂ】図６のVIIＢ−VIIＢ矢視断面図である。
【図７Ｃ】図６のVIIＣ−VIIＣ矢視断面図である。
【図７Ｄ】図６のVIIＤ−VIIＤ矢視断面図である。
【図７Ｅ】図６のVIIＥ−VIIＥ矢視断面図である。
【図７Ｆ】図６のVIIＦ−VIIＦ矢視断面図である。
【図７Ｇ】図６のVIIＧ−VIIＧ矢視断面図である。
【図７Ｈ】図６のVIIＨ−VIIＨ矢視断面図である。
【図７Ｉ】図６のVIIＩ−VIIＩ矢視断面図である。
【図７Ｊ】図６のVIIＪ−VIIＪ矢視断面図である。
【図７Ｋ】図６のVIIＫ−VIIＫ矢視断面図である。
【図８】図２におけるVIII−VIII断面である。
【図９Ａ】正極および負極配線層１３１、１３２が積層された位置での半導体モジュールの使用時の電流の流れを示した断面図である。
【図９Ｂ】Ｕ相〜Ｗ相配線層１３３〜１３５が積層構造とされた位置での半導体モジュールの使用時の電流の流れを示した断面図である。
【図１０】三相インバータ回路の作動を示した回路図である。
【図１１】三相インバータ回路の各相に流れる電流Ｉｕ、Ｉｖ、Ｉｗの波形図である。
【図１２】試料として用いた導体層２８ａ、２８ｂの積層構造体の斜視図である。
【図１３】導体層２８ａ、２８ｂの積層構造体における各部の寸法変化に対するインダクタンスの変化を調べた結果を示すグラフである。
【図１４Ａ】試料として用いたＵ相〜Ｗ相配線層１３３〜１３５の積層構造体の断面図である。
【図１４Ｂ】試料として用いたＵ相〜Ｗ相配線層１３３〜１３５の積層構造体の断面図である。
【図１４Ｃ】試料として用いたＵ相〜Ｗ相配線層１３３〜１３５の積層構造体の断面図である。
【図１５Ａ】図１４Ａ〜図１４Ｃに示す試料を用いて図１１中のタイミング（６）の際にインダクタンスを調べた結果を示すグラフである。
【図１５Ｂ】図１４Ａ〜図１４Ｃに示す試料を用いて図１１中のタイミング（２）の際にインダクタンスを調べた結果を示すグラフである。
【図１５Ｃ】図１４Ａ〜図１４Ｃに示す試料を用いて図１１中のタイミング（４）の際にインダクタンスを調べた結果を示すグラフである。
【図１６Ａ】直列アーム短絡の様子を示した回路図である。
【図１６Ｂ】出力短絡の様子を示した回路図である。
【図１７Ａ】距離Ｌｓ１に対する自己インダクタンスＬ１、Ｌ２を調べた結果を示すグラフである。
【図１７Ｂ】距離Ｌｓ１に対する相互インダクタンスＭ１２を調べた結果を示すグラフである。
【図１８】図１７Ａ、図１７Ｂの調査に用いた試料の斜視図である。
【図１９Ａ】距離Ｌｓ２に対する自己インダクタンスＬ１、Ｌ２を調べた結果を示すグラフである。
【図１９Ｂ】距離Ｌｓ２に対する相互インダクタンスＭ１２を調べた結果を示すグラフである。
【図２０】図１９Ａ、図１９Ｂの調査に用いた試料の斜視図である。
【図２１】半導体モジュールにて構成されるブリッジ回路Ｊ３が適用される回路の簡易モデル図である。
【図２２】ブリッジ回路Ｊ３内の半導体スイッチング素子Ｊ１のスイッチング時の様子を示したタイムチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、本発明の一実施形態にかかる半導体モジュールの適用例として、例えば三相交流モータなどの駆動を行う三相インバータ回路が備えられた半導体モジュールを例に挙げて説明する。
【００１９】
まず、図１を参照して、半導体モジュールに備えられる三相インバータ回路１の構成について説明する。図１に示すように、三相インバータ回路１は、直流電源（外部電源）２に基づいて三相交流モータを負荷３を駆動するためのものである。三相インバータ回路１には平滑コンデンサ４が並列接続されており、スイッチング時のリプルの低減やノイズの影響を抑制して一定な電源電圧が形成できるようにしてある。
【００２０】
三相インバータ回路１は、直列接続した上下アーム５１〜５６が三相分並列接続された構成とされ、上アーム５１、５３、５５と下アーム５２、５４、５６との各中間電位を負荷３となる三相交流モータのＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加する。具体的には、上下アーム５１〜５６は、それぞれ、ＩＧＢＴやＭＯＳＦＥＴなどの半導体スイッチング素子５１ａ〜５６ａおよびＦＷＤなどの還流を目的とした整流素子（片側導通素子）５１ｂ〜５６ｂを備えた構成とされる。そして、各相の上下アーム５１〜５６の半導体スイッチング素子５１ａ〜５６ａがオンオフ制御されることで、三相交流モータに対して周期の異なる三相の交流電流を供給する。これにより、三相交流モータの駆動を可能としている。
【００２１】
本実施形態では、三相インバータ回路１を構成する６つの上下アーム５１〜５６それぞれを構成する半導体スイッチング素子５１ａ〜５１ｆおよび整流素子５１ｂ〜５６ｂが形成された半導体チップをモジュール化して一体化している。つまり、６つのアームを一体化した６ｉｎ１構造の半導体モジュールとして三相インバータ回路１を構成している。
【００２２】
続いて、上記のような回路構成の三相インバータ回路１が備えられた半導体モジュールの詳細構造について、図２〜図６を参照して説明する。
【００２３】
図２に示す半導体モジュール６は、図４に示すように、半導体チップ１０、上側および下側放熱板１１、１２、各種端子や配線を一体化した多層配線バスバー１３、制御端子１４、素子中継電極１５およびプレート１６、１７などを備えた構成とされている。これらのうちの半導体チップ１０、制御端子１４、素子中継電極１５およびプレート１６、１７などを１アーム分の構成部品ブロックとして、６組の構成部品ブロックが備えられている。そして、６組の構成部品ブロックを多層配線バスバー１３と共に上側および下側放熱板１１、１２で挟み込み、樹脂モールド部１８で覆っている。このようにして、半導体モジュール６は、図２に示すように所定の厚みを有する板状部材として構成されている。このような半導体モジュール６は、図３に示すように厚み方向の両側を冷却機器１９によって挟み込まれることで、放熱を行いながら負荷３の駆動を行うものとして使用される。なお、各冷却機器１９の２箇所に設けられた貫通穴１９ａそれぞれを挿通するように図示しない冷媒通路を構成する冷却パイプが挿通される。これにより、冷却機器１９の冷却が行われることで、効率的な冷却を可能にしながら半導体モジュール６が使用される。
【００２４】
以下、半導体モジュール６の詳細構造について説明するが、樹脂モールド部１８にて覆った６アーム分の構成部品ブロックそれぞれの詳細構造は、若干異なっているものの基本構造が同様である。まずは、この樹脂モールド部１８にて覆っている構成部品ブロックの基本構造を構成している各部品について説明する。
【００２５】
図４に示す半導体チップ１０は、表面および裏面を有し、上アーム５１、５３、５５もしくは下アーム５２、５４、５６を構成する半導体スイッチング素子５１ａ〜５６ａや整流素子５１ｂ〜５６ｂなどが形成されたチップである。例えば、半導体チップ１０は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体基板を母材基板として用いて形成されている。本実施形態では、半導体チップ１０に形成される半導体スイッチング素子５１ａ〜５６ａや整流素子５１ｂ〜５６ｂを基板垂直方向に電流を流す縦型素子として形成しており、半導体チップ１０の表面側と裏面側に各種電極（パッド）が形成され、この電極を介して電気的接続が行われている。本実施形態の場合、各半導体チップ１０の裏面側は、はんだやＡｇ焼結材のような高熱伝導材で構成された接合材２０を介して下側プレート１７の表面側に電気的および物理的に接続されている。そして、下側プレート１７の裏面側がはんだやＡｇ焼結材のような高熱伝導材で構成された接合材２１を介して下側放熱板１２に接合されている。
【００２６】
また、半導体チップ１０の表面側は、Ｃｕ、Ａｌ、Ｆｅ等を母材として構成された素子中継電極１５に対して、はんだやＡｇ焼結材のような高熱伝導材で構成された接合材２２を介して接続されている。さらに、素子中継電極１５がはんだやＡｇ焼結材のような高熱伝導材で構成された接合材２３を介して上側プレート１６の裏面側に電気的および物理的に接続されている。そして、上側プレート１６の表面側がはんだやＡｇ焼結材のような高熱伝導材で構成された接合材２４を介して上側放熱板１１に接合されている。
【００２７】
このような構造により、各半導体チップ１０が上側および下側放熱板１１、１２に対して挟み込まれた構造とされている。
【００２８】
なお、本実施形態では、半導体チップ１０は、各アーム５１〜５６を構成する半導体スイッチング素子５１ａ〜５６ａや整流素子５１ｂ〜５６ｂなどの素子が１チップ内に共に形成されたものとされている。しかしながら、これは単なる一例を示したものであり、各アーム５１〜５６を構成する半導体スイッチング素子５１ａ〜５６ａや整流素子５１ｂ〜５６ｂなどの素子が別々のチップに形成されていても良い。
【００２９】
上側および下側放熱板１１、１２は、ヒートシンクに相当するもので、例えばＣｕ、Ａｌ、Ｆｅ等を主成分とした高熱伝導部材で構成され、一面側が半導体チップ１０に向けられ、他面側が図２に示されるように樹脂モールド部１８から露出させられている。上側および下側放熱板１１、１２は、上側および下側プレート１６、１７が部分的に絶縁材料で構成されることで、半導体チップ１０とは絶縁された状態となっている。ただし、上側および下側プレート１６、１７や素子中継電極１５等が高熱伝導材料で構成されていることから、上側および下側放熱板１１、１２は、半導体チップ１０からの熱を高い熱伝導で放出させられるようになっている。具体的には、上側放熱板１１のうちの表面側および下側放熱板１２のうちの裏面側、つまり半導体チップ１０が配置される面と反対側の面は共に、樹脂モールド部１８から露出させられており、この露出部分において、放熱が行えるようになっている。
【００３０】
多層配線バスバー１３は、本実施形態の半導体モジュール６のうちの各種配線や各種端子を構成する部分である。本実施形態では、多層配線バスバー１３は、板状棒状部材で構成され、各相の上アーム５１、５３、５５を構成する半導体チップ１０と下アーム５２、５４、５６を構成する半導体チップ１０の間を通過するように配置されている。例えば、多層配線バスバー１３には、上アーム５１、５３、５５と直流電源２の＋端子とを接続する正極側配線、下アーム５２、５４、５６と直流電源２の−端子とを接続する負極側配線、各アーム５１〜５６と負荷３とを接続する出力配線が備えられている。また、多層配線バスバー１３には、各配線と直流電源２や負荷３との接続を行うための各種接続端子１３ａ〜１３ｅが備えられている。この多層配線バスバー１３が本願の主な特徴を構成する部分である。この多層配線バスバー１３の詳細構造については後で説明する。
【００３１】
制御端子１４は、半導体スイッチング素子５１ａ〜５６ａのゲート配線などの各種信号線を構成する信号線端子となるものある。例えば、制御端子１４は、半導体チップ１０の表面側に形成された半導体スイッチング素子５１ａ〜５６ａのゲートに接続される電極にＡｕ等で構成されるボンディングワイヤ２５（図４参照）を介して電気的に接続されている。制御端子１４における半導体チップ１０とは反対側の端部は、図２に示すように樹脂モールド部１８から露出させられており、この露出部分を通じて外部との接続が行えるように構成されている。なお、図４中では、制御端子１４がリードフレーム状態で一体化されたものとして記載してあり、下側放熱板１２とも一体化された状態とされているが、最終製品とされる際に分断され、各信号線が独立した状態となる。
【００３２】
素子中継電極１５は、半導体チップ１０側の一面において半導体チップ１０の表面の電極との電気的な接続を図りつつ、上側プレート１６と電気的に接続される部材である。素子中継電極１５は、半導体チップ１０と上側プレート１６との間をボンディングワイヤ２５が配置される分の間隔空けるために備えられている。素子中継電極１５は、例えばＣｕ等を主成分とした高熱伝導部材で構成されている。
【００３３】
上側プレート１６は、半導体チップ１０側の一面において素子中継電極１５を介して半導体チップ１０の表面の電極との電気的な接続を図りつつ、半導体チップ１０と上側放熱板１１とを絶縁する役割を果たす。同様に、下側プレート１７は、半導体チップ１０側の一面において半導体チップ１０の裏面の電極との電気的な接続を図りつつ、半導体チップ１０と下側放熱板１２とを絶縁する役割を果たす。
【００３４】
上側および下側プレート１６、１７のうちの半導体チップ１０側の一面は電気的な接続に加えて熱伝導性が高められるように、Ｃｕ、Ａｌ等を母材とする高熱伝導部材によって構成されている。また、上側および下側プレート１６、１７のうち、半導体チップ１０側の一面よりも半導体チップ１０と反対側に位置する層は、絶縁を図りつつ熱伝導性が高められるように、例えば無機もしくは有機系絶縁材料で構成されている。例えば、Ｓｉ3Ｎ4、ＡｌＮ、Ａｌ2Ｏ3等のセラミックス絶縁体の両面にＣｕを母材とする導体板を貼り合せたものによって上側および下側プレート１６、１７を構成できる。また、絶縁シートを貼り付けたＣｕプレートと絶縁接着機能を有する接着剤シートをＣｕ等の導体部材で構成されるダイボンドプレートと貼り合せたものによって上側および下側プレート１６、１７を構成することもできる。
【００３５】
このような構成とされることで、上側プレート１６は、半導体スイッチング素子５１ａ〜５６ａの表面電極（例えばＭＯＳＦＥＴのソースやＩＧＢＴのエミッタ）および整流素子５１ｂ〜５６ｂの第１電極（例えばＦＷＤなどのアノード）と接続される。また、上側プレート１６は多層配線バスバー１３に備えられる各電極とも電気的に接続されている。同様に、下側プレート１７については、半導体スイッチング素子５１ａ〜５６ａの裏面電極（例えばＭＯＳＦＥＴのドレインやＩＧＢＴのコレクタ）および整流素子５１ｂ〜５６ｂの第２電極（例えばＦＷＤなどのカソード）と接続される。また、下側プレート１７も多層配線バスバー１３に備えられる各電極とも電気的に接続されている。このため、上側および下側プレート１６、１７は、各アーム５１〜５６に対しての正極側配線や負極側配線および出力配線の一部を構成している。
【００３６】
なお、上記したように、上側放熱板１１のうちの表面側および下側放熱板１２のうちの裏面側、つまり半導体チップ１０が配置される面と反対側の面は共に、樹脂モールド部１８から露出させられており、この露出部分において、放熱が行えるようになっている。この放熱面は、例えば図３に示すように冷却機器１９などに接触させられる。しかしながら、上側および下側プレート１６、１７によって半導体チップ１０と上側および下側放熱板１１、１２との間の絶縁が図られていることから、上側および下側放熱板１１、１２を通じて外部に電流リークが生じることを防止できる。
【００３７】
樹脂モールド部１８は、上記した各構成部品を成形型内に配置したのち、成形型内に樹脂を封入することで構成された封止樹脂であり、例えば四角形板状で構成されている。樹脂モールド部１８は、絶縁性で、かつ、上側および下側放熱板１１、１２などの導体部より低い線膨張係数およびヤング率の樹脂で構成される。例えば、主にエポキシ、シリコーン等の有機樹脂によって樹脂モールド部１８を構成することができる。樹脂モールド部１８からは、四角形板状を構成する各辺から制御端子１４の先端および多層配線バスバー１３の両端が露出させられており、外部との電気的接続が行えるようになっている。具体的には、四角形板状とされる樹脂モールド部１８の相対する２辺より、つまり樹脂モールド部１８を挟んだ反対方向に、上アーム５１、５３、５５の制御端子１４と下アーム５２、５４、５６の制御端子１４が露出させられている。また、四角形板状とされる樹脂モールド部１８の異なる相対する２辺より、つまり樹脂モールド部１８を挟んだ反対方向に、多層配線バスバー１３の両端がそれぞれ露出させられている。また、四角形板状の表裏面それぞれから上側放熱板１１と下側放熱板１２が露出させられ、良好に放熱が行える構造とされている。
【００３８】
具体的には、制御端子１４が一体化されたリードフレーム状態の下側放熱板１２の表面側に、上述した各部を搭載する。そして、ボンディングワイヤ２５にて半導体チップ１０と制御端子１４との電気的な接続を終えたのち、その上に上側放熱板１１などを搭載する。この状態でこれらを成形型に設置し、成形型内に樹脂を注入してモールド化することで樹脂モールド部１８が構成される。この樹脂モールド部１８により、上側および下側放熱板１１、１２の表面に加えて、制御端子１４および多層配線バスバー１３の露出箇所以外が覆われることで、半導体チップ１０などが保護される。
【００３９】
以上のような構造により、本実施形態にかかる半導体モジュール６が構成されている。続いて、多層配線バスバー１３の詳細構造について、図６、図７Ａ〜図７Ｋを参照して説明する。
【００４０】
上記したように、多層配線バスバー１３は、半導体モジュール６のうちの各種配線や各種端子を構成するものであり、絶縁層を挟んで複数の導体層が積層されることで構成されている。本実施形態の場合、図６に示すように、多層配線バスバー１３は、一方向を長手方向とした板状棒状部材によって構成されており、図２に示すように一端側と他端側がそれぞれ略四角形状とされた樹脂モールド部１８の相対する二辺それぞれから露出させられている。
【００４１】
図６に示すように、多層配線バスバー１３の一端側には、上アーム５１、５３、５５と直流電源２の＋端子とを接続する正極端子１３ａおよび下アーム５２、５４、５６と直流電源２の−端子とを接続する負極端子１３ｂが形成されている。また、多層配線バスバー１３の他端側には、各Ｕ相、Ｖ相、Ｗ相の各相における上下アーム５１〜５６の中間電位点と負荷３とを接続する出力端子に相当するＵ端子１３ｃ、Ｖ端子１３ｄ、Ｗ端子１３ｅが備えられている。これら正極端子１３ａ、負極端子１３ｂ、Ｕ端子１３ｃ、Ｖ端子１３ｄ、Ｗ端子１３ｅは、図２に示すように樹脂モールド部１８から露出させられている。このような構成により、正極端子１３ａおよび負極端子１３ｂを介して半導体モジュール６と直流電源２や平滑コンデンサ４との電気的接続が行われている。また、Ｕ端子１３ｃやＶ端子１３ｄおよびＷ端子１３ｅを介して負荷３となる三相交流モータのＵ相やＶ相およびＷ相との電気的接続が行われている。
【００４２】
図７Ａに示すように、正極端子１３ａは、Ｃｕメッキなどによる貫通内層部１３ａａや表面導体層部１３ａｂが内壁面や開口部周辺に形成されたスルーホール１３ａｃによって構成されている。正極端子１３ａにおける貫通内層部１３ａａは、絶縁膜１３０に挟まれて積層された内層導体にて構成される多層構造の正極配線層１３１に接続されている。正極配線層１３１は、各上アーム５１、５３、５５のハイサイド側に接続される正極電極１３７ａ〜１３７ｃ（図７Ｇ〜図７Ｈ参照）に繋がる配線を構成するものである。本実施形態の場合、正極配線層１３１は、積層数が２層で構成されており、一方の正極配線層１３１ａの厚みｔが０．５の厚みであるとすると、他方の正極配線層１３１ｂの厚みｔが例えばその半分の０．２５の厚みとなるようにしてある。
【００４３】
図７Ｂに示すように、負極端子１３ｂは、Ｃｕメッキなどによる貫通内層部１３ｂａや表面導体層部１３ｂｂが内壁面や開口部周辺に形成されたスルーホール１３ｂｃによって構成されている。負極端子１３ｂにおける貫通内層部１３ｂａは、絶縁膜１３０に挟まれて積層された内層導体にて構成される多層構造の負極配線層１３２に接続されている。負極配線層１３２は、各下アーム５２、５４、５６のローサイド側に接続される負極電極１３９ａ〜１３９ｃ（図７Ｉ〜図７Ｋ参照）に繋がる配線を構成するものであり、積層数が偶数とされている。本実施形態の場合、負極配線層１３２は、積層数が２層で構成されており、一方の負極配線層１３２ａの厚みｔが例えば０．２５の厚みであるとすると、他方の負極配線層１３２ｂの厚みｔがその倍の０．５の厚みとなるようにしてある。
【００４４】
上記した正極配線層１３１と負極配線層１３２は、多層配線バスバー１３の一端側においては、多層配線バスバー１３の一面側から他面側に向かって、正極配線層１３１ａ、負極配線層１３２ａ、正極配線層１３１ｂ、負極配線層１３２ｂが順番に並べられている。このため、厚みの等しくされた負極配線層１３２ａおよび正極配線層１３１ｂが、同じく厚みの等しくされた正極配線層１３１ａと負極配線層１３２ｂの間に挟み込まれた状態とされている。
【００４５】
図７Ｃに示すように、Ｕ端子１３ｃは、Ｃｕメッキなどによる貫通内層部１３ｃａや表面導体層部１３ｃｂが内壁面や開口部周辺に形成されたスルーホール１３ｃｃによって構成されている。Ｕ端子１３ｃにおける貫通内層部１３ｃａは、絶縁膜１３０に挟まれて積層された内層導体にて構成されたＵ相配線層１３３に接続されている。Ｕ相配線層１３３は、Ｕ相の上下アーム５１、５２の中間電位点とＵ端子１３ｃに繋がる配線を構成するものであり、本実施形態では積層数が１層とされ、０．５の厚みとされている。本実施形態の場合、Ｕ相配線層１３３を上記した正極配線層１３１ａと同じ内層導体によって構成している。
【００４６】
図７Ｄに示すように、Ｖ端子１３ｄは、Ｃｕメッキなどによる貫通内層部１３ｄａや表面導体層部１３ｄｂが内壁面や開口部周辺に形成されたスルーホール１３ｄｃによって構成されている。Ｖ端子１３ｄにおける貫通内層部１３ｄａは、絶縁膜１３０に挟まれて積層された内層導体にて構成されたＶ相配線層１３４に接続されている。Ｖ相配線層１３４は、Ｖ相の上下アーム５３、５４の中間電位点とＶ端子１３ｄに繋がる配線を構成するものであり、本実施形態では積層数が１層とされ、０．５の厚みとされている。本実施形態の場合、Ｖ相配線層１３４を上記した負極配線層１３２ｂと同じ内層導体によって構成している。
【００４７】
図７Ｅに示すように、Ｗ端子１３ｅは、Ｃｕメッキなどによる貫通内層部１３ｅａや表面導体層部１３ｅｂが内壁面や開口部周辺に形成されたスルーホール１３ｅｃによって構成されている。Ｗ端子１３ｅにおける貫通内層部１３ｅａは、絶縁膜１３０に挟まれて積層された内層導体にて構成される多層構造のＷ相配線層１３５に接続されている。Ｗ相配線層１３５は、Ｗ相の上下アーム５５、５６の中間電位点とＷ端子１３ｅに繋がる配線を構成するものであり、本実施形態では積層数が２層とされ、上記したＵ相配線層１３３とＷ相配線層１３４を間に挟んだ両側に配置されている。各Ｗ相配線層１３５は、共に０．２５の厚みとされており、本実施形態の場合、一方のＷ相配線層１３５ａを上記した負極配線層１３２ａと同じ内層導体によって構成し、他方のＷ相配線層１３５ｂを上記した正極配線層１３１ｂと同じ内層導体によって構成している。
【００４８】
上記したＵ相〜Ｗ相配線層１３３〜１３５は、多層配線バスバー１３の他端側においては、多層配線バスバー１３の一面側から他面側に向かって、Ｗ相配線層１３５ａ、Ｕ相配線層１３３、Ｖ相配線層１３４、Ｗ相配線層１３５ｂが順番に並べられている。このため、厚みの等しくされたＵ相配線層１３３およびＶ相配線層１３４が、同じく厚みの等しくされたＷ相配線層１３５ａとＷ相配線層１３５ｂの間に挟み込まれた状態とされている。
【００４９】
図７Ｆに示すように、図６に示した多層配線バスバー１３における長手方向の中間位置のうちの紙面手前側における正極端子１３ａや負極端子１３ｂ側において、一面（表面）側にＵ電極１３６ａが形成され、他面（裏面）側に正極電極１３７ａが形成されている。
【００５０】
Ｕ電極１３６ａは、第１出力電極の１つに相当するものであり、Ｕ相配線層１３３と電気的に接続されている。本実施形態の場合、Ｕ電極１３６ａは、上面形状が長方形とされた表層電極層１３６ａａと多層配線バスバー１３の一面側より絶縁膜１３０を貫通してＵ相配線層１３３まで達するブラインドビア１３６ａｂとによって構成されている。このＵ電極１３６ａに、Ｕ相における上アーム５１のローサイド側が電気的に接続される。具体的には、図４に示すように、上アーム５１の半導体チップ１０ａと対応する上側プレート１６の裏面側が接合材２６を介してＵ電極１３６ａに接続されている。これにより、上アーム５１の半導体チップ１０ａの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じてＵ電極１３６ａに電気的に接続されている。
【００５１】
正極電極１３７ａは、正極配線層１３１と電気的に接続されている。本実施形態の場合、正極電極１３７ａは、上面形状が長方形とされた表層電極層１３７ａａと多層配線バスバー１３の他面側より絶縁膜１３０を貫通して正極配線層１３１ａまで達するブラインドビア１３７ａｂとによって構成されている。具体的には、図４に示すように、上アーム５１の半導体チップ１０ａと対応する下側プレート１７の表面側が接合材２７を介して正極電極１３７ａ（図４中には図示せず）に接続されている。これにより、上アーム５１の半導体チップ１０ａの裏面電極が接合材２０、下側プレート１７および接合材２７を通じて正極電極１３７ａに電気的に接続されている。
【００５２】
図７Ｇに示すように、多層配線バスバー１３における長手方向の中央位置における紙面手前側において、一面側にＶ電極１３６ｂが形成されていると共に他面側に正極電極１３７ｂが形成されている。
【００５３】
Ｖ電極１３６ｂは、第１出力電極の１つに相当するものであり、Ｖ相配線層１３４と電気的に接続されている。本実施形態の場合、Ｖ電極１３６ｂは、上面形状が長方形とされた表層電極層１３６ｂａと多層配線バスバー１３の一面側より絶縁膜１３０を貫通してＶ相配線層１３４まで達するブラインドビア１３６ｂｂとによって構成されている。このＶ電極１３６ｂに、Ｖ相における上アーム５３のローサイド側が電気的に接続される。具体的には、図４に示すように、上アーム５３の半導体チップ１０ｃと対応する上側プレート１６の裏面側が接合材２６を介してＶ電極１３６ｂに接続されている。これにより、上アーム５３の半導体チップ１０ｃの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じてＶ電極１３６ｂに電気的に接続されている。
【００５４】
正極電極１３７ｂは、正極配線層１３１と電気的に接続されている。本実施形態の場合、正極電極１３７ｂは、上面形状が長方形とされた表層電極層１３７ｂａと多層配線バスバー１３の他面側より絶縁膜１３０を貫通して正極配線層１３１ｂまで達するブラインドビア１３７ｂｂとによって構成されている。具体的には、図４に示すように、上アーム５３の半導体チップ１０ｃと対応する下側プレート１７の表面側が接合材２７を介して正極電極１３７ｂ（図４中には図示せず）に接続されている。これにより、上アーム５３の半導体チップ１０ｃの裏面電極が接合材２０、下側プレート１７および接合材２７を通じて正極電極１３７ｂに電気的に接続されている。
【００５５】
図７Ｈに示すように、図６に示した多層配線バスバー１３における長手方向の中間位置のうちの紙面手前側におけるＵ端子１３ｃ、Ｖ端子１３ｄおよびＷ端子１３ｅ側において、一面側にＷ電極１３６ｃが形成され、他面側に正極電極１３７ｃが形成されている。
【００５６】
Ｗ電極１３６ｃは、第１出力電極の１つに相当するものであり、Ｗ相配線層１３５と電気的に接続されている。本実施形態の場合、Ｗ電極１３６ｃは、上面形状が長方形とされた表層電極層１３６ｃａと多層配線バスバー１３の一面側より絶縁膜１３０を貫通してＷ相配線層１３５ｂまで達するブラインドビア１３６ｃｂとによって構成されている。このＷ電極１３６ｃに、Ｗ相における上アーム５５のローサイド側が電気的に接続される。具体的には、図４に示すように、上アーム５５の半導体チップ１０ｅと対応する上側プレート１６の裏面側が接合材２６を介してＷ電極１３６ｃに接続されている。これにより、上アーム５５の半導体チップ１０ｅの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じてＷ電極１３６ｃに電気的に接続されている。
【００５７】
正極電極１３７ｃは、正極配線層１３１と電気的に接続されている。本実施形態の場合、正極電極１３７ｃは、上面形状が長方形とされた表層電極層１３７ｃａと多層配線バスバー１３の他面側より絶縁膜１３０を貫通して正極配線層１３１ｂまで達するブラインドビア１３７ｃｂとによって構成されている。具体的には、図４に示すように、上アーム５５の半導体チップ１０ｅと対応する下側プレート１７の表面側が接合材２７を介して正極電極１３７ｃ（図４中には図示せず）に接続されている。これにより、上アーム５５の半導体チップ１０ｅの裏面電極が接合材２０、下側プレート１７および接合材２７を通じて正極電極１３７ｃに電気的に接続されている。
【００５８】
図７Ｉに示すように、図６に示した多層配線バスバー１３における長手方向の中間位置のうちの紙面奥側における正極端子１３ａや負極端子１３ｂ側において、他面（裏面）側にＵ電極１３８ａが形成され、一面（表面）側に負極電極１３９ａが形成されている。
【００５９】
Ｕ電極１３８ａは、第２出力電極の１つに相当するものであり、Ｕ相配線層１３３と電気的に接続されている。本実施形態の場合、Ｕ電極１３８ａは、上面形状が長方形とされた表層電極層１３８ａａと多層配線バスバー１３の他面側より絶縁膜１３０を貫通してＵ相配線層１３３まで達するブラインドビア１３８ａｂとによって構成されている。このＵ電極１３８ａに、Ｕ相における下アーム５２のハイサイド側が電気的に接続される。具体的には、図４に示すように、下アーム５２の半導体チップ１０ｂと対応する下側プレート１７の表面側が接合材２７を介してＵ電極１３８ａ（図４中には図示せず）に接続されている。これにより、下アーム５２の半導体チップ１０ｂの裏面電極が接合材２０、下側プレート１７、接合材２７を通じてＵ電極１３８ａに電気的に接続されている。
【００６０】
負極電極１３９ａは、負極配線層１３２と電気的に接続されている。本実施形態の場合、負極電極１３９ａは、上面形状が長方形とされた表層電極層１３９ａａと多層配線バスバー１３の一面側より絶縁膜１３０を貫通して負極配線層１３２ｂまで達するブラインドビア１３９ａｂとによって構成されている。具体的には、図４に示すように、下アーム５２の半導体チップ１０ｂと対応する上側プレート１６の表面側が接合材２６を介して負極電極１３９ａに接続されている。これにより、下アーム５２の半導体チップ１０ｂの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じて負極電極１３９ａに電気的に接続されている。
【００６１】
図７Ｊに示すように、図６に示した多層配線バスバー１３における長手方向の中央位置における紙面奥側において、他面側にＶ電極１３８ｂが形成され、一面側に負極電極１３９ｂが形成されている。
【００６２】
Ｖ電極１３８ｂは、第２出力電極の１つに相当するものであり、Ｖ相配線層１３４と電気的に接続されている。本実施形態の場合、Ｖ電極１３８ｂは、上面形状が長方形とされた表層電極層１３８ｂａと多層配線バスバー１３の他面側より絶縁膜１３０を貫通してＶ相配線層１３４まで達するブラインドビア１３８ｂｂとによって構成されている。このＶ電極１３８ｂに、Ｖ相における下アーム５４のハイサイド側が電気的に接続される。具体的には、図４に示すように、下アーム５４の半導体チップ１０ｄと対応する下側プレート１７の表面側が接合材２７を介してＶ電極１３８ｂ（図４中には図示せず）に接続されている。これにより、下アーム５４の半導体チップ１０ｄの裏面電極が接合材２０、下側プレート１７、接合材２７を通じてＶ電極１３８ｂに電気的に接続されている。
【００６３】
負極電極１３９ｂは、負極配線層１３２と電気的に接続されている。本実施形態の場合、負極電極１３９ｂは、上面形状が長方形とされた表層電極層１３９ｂａと多層配線バスバー１３の一面側より絶縁膜１３０を貫通して負極配線層１３２ｂまで達するブラインドビア１３９ｂｂとによって構成されている。具体的には、図４に示すように、下アーム５４の半導体チップ１０ｄと対応する上側プレート１６の表面側が接合材２６を介して負極電極１３９ｂに接続されている。これにより、下アーム５４の半導体チップ１０ｄの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じて負極電極１３９ｂに電気的に接続されている。
【００６４】
図７Ｋに示すように、図６に示した多層配線バスバー１３における長手方向の中間位置のうちの紙面奥側におけるＵ端子１３ｃ、Ｖ端子１３ｄおよびＷ端子１３ｅ側において、他面側にＷ電極１３８ｃが形成され、一面側に負極電極１３９ｃが形成されている。
【００６５】
Ｗ電極１３８ｃは、第２出力電極の１つに相当するものであり、Ｗ相配線層１３５と電気的に接続されている。本実施形態の場合、Ｗ電極１３８ｃは、上面形状が長方形とされた表層電極層１３８ｃａと多層配線バスバー１３の他面側より絶縁膜１３０を貫通してＷ相配線層１３５ａまで達するブラインドビア１３８ｃｂとによって構成されている。このＷ電極１３８ｃに、Ｗ相における下アーム５６のハイサイド側が電気的に接続される。具体的には、図４に示すように、下アーム５６の半導体チップ１０ｆと対応する下側プレート１７の表面側が接合材２７を介してＷ電極１３８ｃ（図４中には図示せず）に接続されている。これにより、下アーム５６の半導体チップ１０ｆの裏面電極が接合材２０、下側プレート１７、接合材２７を通じてＷ電極１３８ｃに電気的に接続されている。
【００６６】
負極電極１３９ｃは、負極配線層１３２と電気的に接続されている。本実施形態の場合、負極電極１３９ｃは、上面形状が長方形とされた表層電極層１３９ｃａと多層配線バスバー１３の一面側より絶縁膜１３０を貫通して負極配線層１３２ａまで達するブラインドビア１３９ｃｂとによって構成されている。具体的には、図４に示すように、下アーム５６の半導体チップ１０ｆと対応する上側プレート１６の表面側が接合材２６を介して負極電極１３９ｃに接続されている。これにより、下アーム５６の半導体チップ１０ｆの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じて負極電極１３９ｃに電気的に接続されている。
【００６７】
以上のような構成によって、多層配線バスバー１３が構成されている。そして、このような多層配線バスバー１３を用いて、三相インバータ回路１の各配線部が構成されており、三相インバータ回路１に備えられる各部品が電気的に接続されている。例えば、図８に示すように、Ｖ相においては、上アーム５３の半導体チップ１０ｃの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じてＶ電極１３６ｂに電気的に接続されている。また、上アーム５３の半導体チップ１０ｃの裏面電極が接合材２０、下側プレート１７および接合材２７を通じて正極電極１３７ｂに電気的に接続されている。また、下アーム５４の半導体チップ１０ｄの裏面電極が接合材２０、下側プレート１７、接合材２７を通じてＶ電極１３８ｂに電気的に接続されている。さらに、下アーム５４の半導体チップ１０ｄの表面電極が接合材２２、素子中継電極１５、接合材２３、上側プレート１６および接合材２６を通じて負極電極１３９ｂに電気的に接続されている。このように、多層配線バスバー１３を幅方向に切断した断面（図８の断面）において、Ｖ電極１３６ｂとＶ電極１３８ｂとが一方の対角に配置され、正極電極１３７ｂと負極電極１３９ｂとがもう一方の対角に配置されている。そして、Ｖ電極１３６ｂとＶ電極１３８ｂとが内層配線を通じて電気的に接続されることで、上下アーム５３、５４の半導体チップ１０ｃ、１０ｄが表面と裏面とが同じ方向を向けて配置可能とされている。このようにして、半導体モジュール６における各部品の電気的接続が多層配線バスバー１３を介して行われている。なお、図８では、Ｖ相を例に挙げたが、Ｕ相やＷ層についても同様の断面構造とされている。
【００６８】
このように構成された多層配線バスバー１３は、正極および負極配線層１３１、１３２やＵ相〜Ｗ相配線層１３３〜１３５を構成する内層導体の積層数が偶数となる構造とされ、本実施形態の場合には４層構造とされている。つまり、３相交流モータを駆動する場合、Ｕ相、Ｖ相およびＷ相の３相に接続される各相の配線層を１層ずつ形成すれば良いが、積層数が奇数になるため、積層数が偶数になるように、Ｗ相配線層１３５を２層に分けるようにしている。そして、２層に分けたＷ相配線層１３５の間にＵ相配線層１３３およびＶ相配線層１３４が配置されるようにしている。
【００６９】
また、内層導体のうち内側の２層の厚みを同じ厚みにしつつ、外側の２層の厚みを同じにしている。これにより、２層に分けた場合でもＷ相配線層１３５とＵ相配線層１３３およびＶ相配線層１３４に電流が流されるときの抵抗値が近似させられるように、Ｗ相配線層１３５のトータルの厚みをＷ相配線層１３５やＵ相配線層１３３の厚みと一致させている。しかし２層に分ける関係でＵ、Ｖ相の抵抗値より大きくなってしまうことも起こりえる。その場合、抵抗値を下げる観点でＷ相のトータル厚みをＵ、Ｖ相厚みより大きく取る必要があり、したがって必ずしもトータル厚みを一致させるというものではない。
【００７０】
また、正極および負極配線層１３１、１３２については１層ずつで構成すれば良いが、Ｕ相〜Ｗ相配線層１３３〜１３５の積層数に合わせて正極および負極配線層１３１、１３２をそれぞれ２層に分けて４層構造となるようにしている。このような構造としているため、主回路インダクタンスおよび出力端子インダクタンスの低インダクタンス化を図り、高速動作に伴うサージの抑制や半導体スイッチング素子の誤動作の抑制を実現できるという効果を得ることが可能となる。以下、このような効果が得られる理由について実験結果などを参照して説明する。
【００７１】
上記構造の多層配線バスバー１３では、基本的には、Ｕ相〜Ｗ相配線層１３３〜１３５が積層構造とされ、２層に分けたＷ相配線層１３５の間にＵ相配線層１３３およびＶ相配線層１３４が配置されるようにしている。また、正極および負極配線層１３１、１３２が積層された構造とされている。
【００７２】
このような構成では、例えば図９Ａ中に矢印で示すように、正極および負極配線層１３１、１３２が積層された位置においては、半導体モジュール６の使用時に電流が正極配線層１３１と負極配線層１３２とで逆方向に流される。具体的には、正極配線層１３１では、正極配線層１３１ａに総電流Ｉｒの２／３、正極配線層１３１ｂに総電流Ｉｒの１／３が流れ、負極配線層１３２では、負極配線層１３２ａに総電流Ｉｒの１／３、負極配線層１３２ｂに総電流Ｉｒの２／３が流れることになる。このため、正極端子１３ａおよび負極端子１３ｂという主端子を経由する主回路について、分流された電流の方向が互いに逆方向になり、互いの磁束が打ち消されるように作用し、相互インダクタンスが低インダクタンス化される。そして、その関係を維持しながら外部へ電流が運ばれることになる。これにより、主回路インダクタンスを低減することが可能となる。
【００７３】
同様に、図９Ｂ中に矢印で示すように、Ｕ相〜Ｗ相配線層１３３〜１３５が積層構造とされた位置においても、電流が流される配線層について逆方向に流される。具体的には、図１０に示すような負荷３として三相交流モータを駆動する三相インバータ回路１において、三相交流モータのＵ相〜Ｗ相それぞれに流れる電流をＩｕ、Ｉｖ、Ｉｗとする。その場合、三相交流モータの中継点に流れ込む側の電流値を正、中継点から流れ出す側の電流値を負で表すと、全てのタイミングでＩｕ＋Ｉｖ＋Ｉｗ＝０が成立し、図１１に示すような交流波形を描くように各アーム５１〜５６のオンオフが制御される。
【００７４】
例えば、図１０に示した矢印Ａ１、Ａ２は、図１１中にタイミング（２）のときの電流の流れを示したものである。タイミング（２）においては、Ｕ相とＶ相の上アーム５１、５３をオンさせると共にＷ相の下アーム５６をオンさせ、その他の各アーム５２、５４、５５についてはオフしている。
【００７５】
三相交流モータ駆動用の三相インバータ回路１では、作動形態は３つに大別される。１つ目は、上アーム５１、５３、５５のうちの２つをオンしつつ、下アーム５２、５４、５６のうち上アーム５１、５３、５５がオンされていない１つをオンする形態である（図１１中のタイミング（６）、（２）、（４））。２つ目は、上アーム５１、５３、５５のうちの１つをオンしつつ、下アーム５２、５４、５６のうち上アーム５１、５３、５５がオンされていない２つをオンする形態である（図１１中のタイミング（１）、（３）、（５））。３つ目は、上アーム５１、５３、５５のうちの１つをオンしつつ、下アーム５２、５４、５６のうち上アーム５１、５３、５５がオンされていない１つをオンする形態である（図１１中のタイミング（７））。これらの形態が入れ替わり行われることで、三相インバータ回路１による三相交流モータの駆動が行われ、このときの各電流Ｉｕ、Ｉｖ、Ｉｗは図１１に示すように互いに１２０°ずつ位相がずれた第１〜第３相（フェーズ（Ｐｈａｓｅ）１〜３）の交流波形を描くように変化する。
【００７６】
このとき、三相交流モータの中継点に対して流れ込む電流と中継点から流れ出す電流を考えると、第１相〜第３相すべての場合において、電流が逆方向に流れる（図９Ｂ参照）。このため、負荷３に対して電流供給を行うための大電流経路における低インダクタンス化を図ることが可能になる。
【００７７】
ここで、積層導体の効果を確認するために、図１２に示すように導体層２８ａ、２８ｂを間隔を空けて対向配置した二層構造とし、各導体層２８ａ、２８ｂの一端を導体にて構成される連結部２８ｃで連結した試料を作成した。そして、導体層２８ａの一端から反対側の一端に備えられた連結部２８ｃを通過し、さらに導体層２８ｂのうち連結部２８ｃと反対側の端部を通過するように電流を流した。このとき、各導体層２８ａ、２８ｂおよび連結部２８ｃの厚みｔ、長さＬ、幅Ｗ、間隔Ｓｐを所定値としたときを基準値として、厚みｔ、長さＬ、幅Ｗ、間隔Ｓｐを変化させてこの試料のインダクタンスを調べた。具体的には、厚みｔ、長さＬ、幅Ｗ、間隔Ｓｐの基準値を１として、各値のうちの１つのみについて比率を０．１、０．２、０．５、１．０、２．０、５．０に変化させ、他の値については基準値のままとして試料のインダクタンスを調べた。その結果、図１３に示す結果が得られた。
【００７８】
この図に示されるように、長さＬや厚みｔが大きくなるほどインダクタンスが大きくなっている。相互インダクタンスが長さＬに応じて大きくなることは当然であるが、厚みｔが大きくなってもインダクタンスが大きくなり、幅Ｗを大きくするとインダクタンスが低減できていることが判る。このことから、電流の通過する部分の断面積が同じであった場合には、厚みｔを大きくするよりも、幅Ｗを大きくする方がインダクタンスを低減するのに有効であると言える。
【００７９】
そして、本実施形態の場合、正極および負極配線層１３１、１３２を対向する平面状で構成し、Ｕ相〜Ｗ相配線層１３３〜１３５についても対向する平面状で構成している。このため、上記したように、厚みｔよりも幅Ｗの寸法を大きくした構造となり、インダクタンスを低減することが可能になる。
【００８０】
また、図１２に示すような２層構造ではなく、本実施形態のように、正極および負極配線層１３１、１３２やＵ相〜Ｗ相配線層１３３〜１３５を４層構造とする場合にも上記したような低インダクタンス化の効果を確認した。本実施形態のように、内層導体のうちの内側の二層の厚み１に対して外側の二層の厚みを０．５として４層構造とした場合のインダクタンスの低減効果を定量的に評価した。
【００８１】
具体的に、図１４Ａ〜図１４Ｃに示す３つの構造について、インダクタンスの変化を調べた。図１４Ａでは、Ｕ相〜Ｗ相配線層１３３〜１３５を３層構造としている。図１４Ｂでは、本実施形態のように、Ｗ相配線層１３５ａ、Ｕ相配線層１３３、Ｖ相配線層１３４、Ｗ相配線層１３５ｂを順に並べた４層構造としている。図１４Ｃでは、Ｕ相配線層１３３、Ｗ相配線層１３５ａ、Ｗ相配線層１３５ｂ、Ｖ相配線層１３４を順に並べた４層構造としている。そして、これら各構造について、図１１中のタイミング（２）、（４）、（６）それぞれの場合においてインダクタンスの変化を調べた。モータの誘導負荷分については省略した。その結果、順に図１５Ａ〜図１５Ｃに示す結果が得られた。なお、各配線層の長さＬ、幅Ｗ、厚みｔについては、上記した図１２において説明した基準値を用いており、２層に分割されたＷ相配線層１３５ａ、１３５ｂについては、Ｕ相配線層１３３やＶ相配線層１３４の厚みｔの１／２の厚みとして実験を行っている。
【００８２】
図１５Ａ〜図１５Ｃより判るように、基本的には、隣接している配線層間に大きな逆方向電流が流れたときに磁束の打消し効果が大きく、結果インダクタンスが小さくなっている。例えば図１５Ｃにおいて、図１４Ａの構造においてインダクタンスＬｕｖ、Ｌｖｗは共に低いのに対し、図１５Ａや図１５ＢにおいてはインダクタンスＬｕｗやＬｗｕは大きい。図１４Ａの構造においては、中間層（挟まれた位置）にあるＶ相に大きな電流（比率１．０）が流れた場合は磁束打ち消しの効果が働きやすいが、その他両端の相にあるＵ、Ｗ相に大きな電流（比率１．０）が流れた場合、磁束の打ち消し効果が働き難いことを意味している。したがって、単に各配線層をただ積層しただけではどの位相状態においても低インダクタンス化を計ることは困難である。また図１４Ｃ構造では、図１５Ｂ、１５ＣにおけるＬｖｕ並びＬｕｖのインダクタンスが高い。したがって、４層構造でも、重ね方によってインダクタンスの低減効果は異なる。
【００８３】
これに対して、図１４Ｂでは４層構造＋最適な重ね方を採用したことで最もインダクタンスの低減効果が多くなる。すべてのタイミングと電流経路において、インダクタンスが小さくなっているし、その変動量も小さい。個々に流れる電流が発生させる磁束が小さいため、結果として相互インダクタンスＭも小さくなる。
【００８４】
このように、４層構造とすることで、低インダクタンス化を図ることが可能になると共に、本実施形態のように、２分化した配線層（例えばＷ相配線層１３５ａ）、その他配線層（例えばＵ相配線層１３３）、その他配線層（例えばＶ相配線層１３４）、２分化した配線層（例えばＷ相配線層１３５ｂ）の順に並べた構造とすることで、特に低インダクタンス化が図れる。これにより、Ｕ〜Ｗ端子１３ｃ〜１３ｅを出力端子として負荷３への電流供給経路の出力端子インダクタンスを低減することが可能となる。
【００８５】
例えば、半導体モジュール６を外部から駆動する駆動回路の故障や予期せぬノイズによる誤オンによって、図１６Ａ中に矢印で示したように、同相の上下アーム５１〜５６が同時にオンして負荷３を経由しない短絡経路が構成される直列アーム短絡が発生し得る。この場合、上下アーム５１〜５６の短絡時に過大な電流が流れるため、主回路インダクタンスが大きいと過大なサージ（ノイズ）を発生させ、更なる誤動作・故障の原因になる。
【００８６】
また、誘導負荷３の絶縁破壊などによって、図１６Ｂ中に矢印で示したように、負荷３を通過する前のどこかで短絡経路が構成される出力短絡が発生し得る。この場合、正常に上下アーム５１〜５６が駆動されるが、負荷３を通じることなく電流が流れることになるため、直列アーム短絡と同様に過大電流が発生する。この過大電流が半導体モジュール６の駆動回路で検知されて上下アーム５１〜５６をオフするまでに一定時間要し、出力端子インダクタンスが大きいと、発生する磁束（ノイズ）が駆動回路を誤動作させ、その結果、半導体スイッチング素子５１ａ〜５６ａの破壊に至る。
【００８７】
これらに対して、本実施形態の半導体モジュール６では、主回路インダクタンスおよび出力端子インダクタンスを低減できている。このため、主回路インダクタンスが低減されていることによって、直列アーム短絡時における過大なサージの発生を抑制でき、更なる誤作動・故障を抑制することが可能となる。また、出力端子インダクタンスが低減されていることによって、出力短絡時に発生する磁束（ノイズ）による駆動回路の誤作動を抑制でき、半導体スイッチング素子５１ａ〜５６ａを破壊から保護することが可能となる。
【００８８】
さらに、本実施形態の半導体モジュール６では、多層配線バスバー１３を用いることで、正極配線層１３１と負極配線層１３２を積層構造にすると共に、Ｕ相〜Ｗ相配線層１３３〜１３５を積層構造にしている。また、四角形板状とされた樹脂モールド部１８の相対する２辺から上アーム５１、５３、５５の制御端子１４と下アーム５２、５４、５６の制御端子１４を露出させるようにしている。そして、四角形板状とされる樹脂モールド部１８の異なる相対する２辺より、多層配線バスバー１３の両端がそれぞれ露出させられるようにすることで、制御端子１４と多層配線バスバー１３の両端とを距離を空けて遠ざけるようにしている。
【００８９】
したがって、制御端子１４と正極および負極端子１３ａ、１３ｂやＵ〜Ｗ端子１３ｃ〜１３ｅが横並びに配置する場合と比較して、より大電流が流れる多層配線バスバー１３と各種信号を伝える制御端子１４の間での更なる低ノイズ化が可能となる。これについて、図１７〜図２０を参照して説明する。
【００９０】
図１７Ａおよび図１７Ｂは、図１８に示すように試料として大電流が流れるパワー端子２９ａ、２９ｂを上下に対向配置しつつ、パワー端子２９ａ、２９ｂと制御端子２９ｃとの距離Ｌｓ１を変化させて、インダクタンスを調べた結果を示している。図１７Ａ中、Ｌ１は、パワー端子２９ａ、２９ｂの自己インダクタンス（主回路インダクタンスに相当）、Ｌ２は、信号線となる制御端子２９ｃの自己インダクタンスを表している。また、図１７Ｂ中のＭ１２は、パワー端子２９ａ、２９ｂと制御端子２９ｃとの相互インダクタンスを表している。
【００９１】
これらの図から明らかなように、パワー端子２９ａ、２９ｂを積層しているため、ノイズ源となる自己インダクタンスＬ１が小さくなる。また、パワー端子２９ａ、２９ｂが制御端子２９ｃに近接したとしても、その影響は軽微となっている。これは、パワー端子２９ａ、２９ｂを積層している事でＬ１経路にある磁束が小さくなるため、Ｌ２経路の誘導起電力が発生し難くなったことを意味する。したがって、その指標である相互インダクタンスＭ１２も小さく、パワー端子２９ａ、２９ｂが制御端子２９ｃに近接したとしても、制御端子２９ｃへ及ぼす影響は小さい。
【００９２】
図１９Ａおよび図１９Ｂは、図２０に示すように試料として大電流が流れるパワー端子２９ａ、２９ｂを対向配置させずに離して配置しつつ、パワー端子２９ａ、２９ｂと制御端子２９ｃとの距離Ｌｓ２を変化させて、インダクタンスを調べた結果を示している。図１９Ａ中のＬ１、Ｌ２や図１９Ｂ中のＭ１２については、図１７Ａ、図１７Ｂと同様である。
【００９３】
これらの図から明らかなように、パワー端子２９ａ、２９ｂを積層していないため、ノイズ源となる自己インダクタンスＬ１が大きい。また、パワー端子２９ａ、２９ｂが制御端子２９ｃに近接していると、その影響が大きくなる。一方、パワー端子２９ａ、２９ｂを積層していないため、相互インダクタンスＭ１２も大きくなり、パワー端子２９ａ、２９ｂが制御端子２９ｃに近接していると、制御端子２９ｃへ及ぼす影響が大きい。このため、パワー端子２９ａ、２９ｂで大電流をオンオフする状況が起きた場合、駆動回路側に意図せぬ起電力が発生し、誤動作を発生させることになる。
【００９４】
低インダクタンス化を実現するには、半導体モジュール６のうちの正極側配線を構成する各部と負極側配線を構成する各部をできる限り平行導体で構成し、正極と負極とで互いに逆方向に電流が流れるようにするのが有効である。これにより、正極側配線と負極側配線とで磁気相殺を生じさせることが可能となり、低インダクタンス化が図れるからである。
【００９５】
そして、本実施形態の半導体モジュール６では、多層配線バスバー１３を用いることで、正極配線層１３１と負極配線層１３２を積層構造にすると共に、Ｕ相〜Ｗ相配線層１３３〜１３５を積層構造にしている。このため、ノイズ源となる自己インダクタンスを低減することが可能となり、制御端子１４へ及ぼす影響が小さくなって、半導体モジュール６を駆動するための駆動回路の誤動作を抑制することが可能となる。
【００９６】
また、積層構造とすることで、元々制御端子１４へ及ぼす影響を低減できているのに加えて、更に、制御端子１４と多層配線バスバー１３の両端とが樹脂モールド部１８の四方から引き出されるようにしている。このため、これらの距離を遠ざけることが可能となり、更に半導体モジュール６を駆動するための駆動回路の誤動作を抑制することが可能となる。
【００９７】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００９８】
例えば、主回路を構成する正極配線層１３１および負極配線層１３２をそれぞれ２層に分け、正極配線層１３１ａや負極配線層１３２ｂの厚みｔを１とした場合に、正極配線層１３１ｂや負極配線層１３２ａの厚みｔを０．５とした。しかしながら、これは単なる一例を示したに過ぎず、積層数を偶数にすることが目的としていることから、各層の厚みは任意である。例えば、正極配線層１３１ａや負極配線層１３２ｂの厚みｔを１とした場合に、正極配線層１３１ｂや負極配線層１３２ａの厚みｔを０．６としても良い。ただし、Ｕ相〜Ｗ相配線層１３３〜１３５のうち電流の通過する部分の断面積が同じである方が好ましい。このため、正極配線層１３１および負極配線層１３２をＵ相〜Ｗ相配線層１３３〜１３５と同じ内層配線によって構成する場合、上記実施形態の厚みとすることが好ましい。
【００９９】
また、上記実施形態では、正極配線層１３１および負極配線層１３２を４層構造としつつ、Ｕ相〜Ｗ相配線層１３３〜１３５も４層構造とした。しかしながら、偶数層で構成されていれば良いことから、例えば、Ｕ相〜Ｗ相配線層１３３〜１３５をそれぞれ２層ずつに分けた合計６層として構成しても良い。その場合、例えばＵ相〜Ｗ相配線層１３３〜１３５を順番に積層配置した構造とすることができる。
【０１００】
また、多層配線バスバー１３を正極および負極端子１３ａ、１３ｂや正極および負極配線層１３１、１３２を構成する主回路側バスバーと、Ｕ〜Ｗ端子１３ｃ〜１３ｅやＵ相〜Ｗ相配線層１３３〜１３５を構成する出力端子側バスバーと一体化したものを例に挙げた。しかしながら、これら主回路側バスバーと出力端子側バスバーとに分けて、別々のバスバーで構成しても良い。
【０１０１】
なお、上記実施形態では、外部電源となる直流電源２の正極側と正極端子１３ａ、負極側と負極端子１３ｂとを直接接続する形態について説明したが、正極端子１３ａは外部電源からの電圧印加が行われる端子で、負極端子１３ｂは低電位点に接続される端子である。このため、正極端子１３ａと外部電源との間や負極端子１３ｂと接地電位点との間に抵抗などの要素が備えられていても良い。
【符号の説明】
【０１０２】
１              三相インバータ回路
３              負荷（三相交流モータ）
６              半導体モジュール
１０            半導体チップ
１３            多層配線バスバー
１３ａ、１３ｂ  正極、負極端子
１３ｃ〜１３ｅ  Ｕ〜Ｗ端子
１４            制御端子
１８            樹脂モールド部
５１〜５６      アーム
１３１、１３２  正極、負極配線層
１３３〜１３５  Ｕ相〜Ｗ相配線層
【図１】
2015211524.tif 000003
【図２】
2015211524.tif 000004
【図３】
2015211524.tif 000005
【図４】
2015211524.tif 000006
【図５】
2015211524.tif 000007
【図６】
2015211524.tif 000008
【図７Ａ】
2015211524.tif 000009
【図７Ｂ】
2015211524.tif 000010
【図７Ｃ】
2015211524.tif 000011
【図７Ｄ】
2015211524.tif 000012
【図７Ｅ】
2015211524.tif 000013
【図７Ｆ】
2015211524.tif 000014
【図７Ｇ】
2015211524.tif 000015
【図７Ｈ】
2015211524.tif 000016
【図７Ｉ】
2015211524.tif 000017
【図７Ｊ】
2015211524.tif 000018
【図７Ｋ】
2015211524.tif 000019
【図８】
2015211524.tif 000020
【図９Ａ】
2015211524.tif 000021
【図９Ｂ】
2015211524.tif 000022
【図１０】
2015211524.tif 000023
【図１１】
2015211524.tif 000024
【図１２】
2015211524.tif 000025
【図１３】
2015211524.tif 000026
【図１４Ａ】
2015211524.tif 000027
【図１４Ｂ】
2015211524.tif 000028
【図１４Ｃ】
2015211524.tif 000029
【図１５Ａ】
2015211524.tif 000030
【図１５Ｂ】
2015211524.tif 000031
【図１５Ｃ】
2015211524.tif 000032
【図１６Ａ】
2015211524.tif 000033
【図１６Ｂ】
2015211524.tif 000034
【図１７Ａ】
2015211524.tif 000035
【図１７Ｂ】
2015211524.tif 000036
【図１８】
2015211524.tif 000037
【図１９Ａ】
2015211524.tif 000038
【図１９Ｂ】
2015211524.tif 000039
【図２０】
2015211524.tif 000040
【図２１】
2015211524.tif 000041
【図２２】
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