(57)【要約】【課題】デジタル制御を行うスイッチング電源の出力電圧誤差を検出し、トランス１次側のアナログ−デジタル変換回路およびＤＰＷＭ回路で制御パルス信号を生成する場合に発生する出力電圧振動を低減するスイッチング電源の制御装置を提供すること。【解決手段】絶縁型ＤＣ／ＤＣコンバータ３００の制御装置１００は、トランス２次側に出力電圧誤差を検出するシャントレギュレータ１１０、検出した誤差電圧をトランス１次側に送信するフォトカプラ１２０、誤差電圧に応じたデューティー比のパルス幅の制御パルス信号を生成する１次側のＤＰＷＭ制御部１３０を備える。ＤＰＷＭ制御部１３０は、Ａ／Ｄ変換回路１３１、Ａ／Ｄ出力安定化回路１３２、ディザー回路１３３、ＤＰＷＭ回路１３４を備える。Ａ／Ｄ変換回路１３１の後段にＡ／Ｄ出力安定化回路１３２を設け、Ａ／Ｄ出力安定化回路１３２の出力はディザー回路１３３の入力に接続される構成とする。【選択図】図１
2015142420.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング電源の出力電圧と基準電圧との誤差を増幅する誤差増幅器と、
前記誤差増幅器で増幅された前記誤差をデジタル信号に変換するＡ／Ｄ（アナログ／デジタル）変換器と、
前記Ａ／Ｄ変換器から出力されたデジタル信号の変化量が所定の閾値から外れたとき、前記Ａ／Ｄ変換器から出力されたデジタル信号と等しいデジタル信号を出力するＡ／Ｄ出力安定化回路であって、前記変化量は、前記Ａ／Ｄ変換器から出力されたデジタル信号から前記Ａ／Ｄ出力安定化回路から出力されたデジタル信号を減算したものである、Ａ／Ｄ出力安定化回路と、
前記Ａ／Ｄ出力安定化回路から出力されたＫビットのデジタル信号を上位Ｎビットのデジタル信号と下位Ｍビットのデジタル信号とに分け、下位Ｍビットのデジタル信号とスイッチング周波数情報とからディザー加算量を表す１ビットのデジタル信号を生成し、前記上位Ｎビットのデジタル信号に前記１ビットのデジタル信号を加算するデジタルディザー回路と、
前記デジタルディザー回路から出力されたデジタル信号に基づき、前記スイッチング電源の駆動用の制御パルス信号を生成するＤＰＷＭ（デジタルパルス幅変調）回路と、
を備えたことを特徴とするスイッチング電源の制御装置。
【請求項２】
前記Ｋビットは、前記Ｎビットと前記Ｍビットとの和に等しいことを特徴とする請求項１に記載のスイッチング電源の制御装置。
【請求項３】
前記閾値は、上側閾値が２ＬＳＢ以上、下側閾値が−２ＬＳＢ以下であることを特徴とする請求項１に記載のスイッチング電源の制御装置。
【請求項４】
前記ＤＰＷＭ回路は、矩形波発振器から出力された矩形波が入力されたデジタルカウンタ回路の出力信号と、前記デジタルディザー回路の出力信号とを比較する比較回路を含むことを特徴とする請求項１乃至３のいずれかに記載のスイッチング電源の制御装置。
【請求項５】
前記誤差増幅器と前記Ａ／Ｄ変換器との間に絶縁素子をさらに備えたことを特徴とする請求項１乃至４のいずれかに記載のスイッチング電源の制御装置。
【請求項６】
前記スイッチング電源は、絶縁型ＤＣ／ＤＣコンバータであることを特徴とする請求５に記載のスイッチング電源の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御を行うスイッチング電源における出力電圧振動を抑えるための制御装置に関するものである。
【背景技術】
【０００２】
従来、絶縁型ＤＣ／ＤＣコンバータでは、図６に示すように、所望の電圧を出力するトランス２次側には出力電圧と目標とする電圧との差を増幅した誤差電圧を出力するシャントレギュレータ７１０もしくは誤差増幅器等を備え、検出した誤差電圧をトランス１次側に送信するためのフォトカプラ７２０等の絶縁素子を備える。
【０００３】
トランス１次側には誤差電圧に応じたデューティー比のパルス幅の制御パルス信号を生成するパルス幅変調（ＰＷＭ）回路７３０を備え、駆動回路８００を介してその生成された制御パルス信号によりスイッチング素子を制御することで所望の出力電圧を得る構成としている。
【０００４】
ここではＰＷＭ制御を例としているが、パルス信号の周波数または周期を可変とする周波数変調（ＰＦＭ）制御を用いることもでき、その場合はＰＷＭ制御回路７３０をＰＦＭ制御回路に置き換えれば良い。尚、以降の説明では、制御パルス信号を生成する回路を総称してＰＷＭ制御回路と記す。
【０００５】
近年ではＤＣ／ＤＣコンバータの制御にデジタル制御を用いる動きがある。図７に、従来の絶縁型ＤＣ／ＤＣコンバータとフルデジタル制御方式の制御装置９００の構成の一例を示す。２次側に基準電圧源９１１、アナログ−デジタル（Ａ／Ｄ）変換回路９１２、デジタル演算回路９１３、デジタルＰＷＭ（ＤＰＷＭ）回路９１４を置いて制御パルス信号を作る方式のフルデジタル電源が提案されている。また、同じフルデジタル電源では、出力電圧をアナログ絶縁アンプで１次側へフィードバックし、１次側に配置したＡ／Ｄ変換回路、デジタル演算回路、ＤＰＷＭ回路にて制御パルス信号を作る方式も提案されている。
【０００６】
デジタル電源としては上記以外にも様々な構成が可能であるが、部品コストや変換効率の観点から最適な構成が選ばれる。図８に、従来の絶縁型ＤＣ／ＤＣコンバータ３００と一部をデジタル制御方式とした制御装置１０００の構成の一例を示す。図６と同様、２次側に誤差電圧を生成するためのシャントレギュレータ１０１０を配置し、絶縁素子をフォトカプラ１０２０とする構成とし、１次側のＰＷＭ制御部１０３０をデジタル化している。この場合、ＰＷＭ制御部１０３０は誤差電圧をデジタル値に変換するＡ／Ｄ変換回路１０３１とＡ／Ｄ変換出力に応じたデューティー比または周波数の制御パルス信号に変換するＤＰＷＭ回路１０３２で構成される。
【０００７】
この構成においては、ＰＷＭ制御部１０３０は誤差電圧をゼロとするように制御パルス信号を生成するが、Ａ／Ｄ変換回路１０３１の応答時間や、Ａ／Ｄ変換回路１０３１およびＤＰＷＭ回路１０３２の分解能に依存する制御パルス信号の最小変化幅によって、目標とする電圧を挟んで出力電圧が振動してしまう欠点を有する。これは、ＤＣ／ＤＣコンバータ３００の出力電圧Ｖｏｕｔを高精度に出力させるように、シャントレギュレータ１０１０で出力電圧と目標とする電圧との差をある程度大きな増幅率で増幅しているため、出力電圧と目標とする電圧との間に少しでも差があると、それを反対側に振らす方向の、Ａ／Ｄ変換回路の分解能ΔＡＤＣを超える信号がＡ／Ｄ変換回路１０３１に入力されてしまうからである。この回路方式においては、出力電圧振動をゼロに抑えることはできないが、Ａ／Ｄ変換回路１０３１およびＤＰＷＭ回路１０３２を高分解能化し、制御パルス信号の最小変化幅を小さくすることで振動を抑制することはできる。
【０００８】
しかし、デジタルカウンタ方式のＤＰＷＭ回路で用いられるデータのビット数をＮｐｗｍだけ増加させると、制御クロックを２のＮｐｗｍ乗倍に増加させることが必要で、消費電流増加が問題となる。また、別のＤＰＷＭ回路方式としてディレイライン方式があるが、このＤＰＷＭ回路では回路面積増加が問題となる。
【０００９】
ＤＰＷＭの分解能、消費電流、回路規模のトレードオフに対しては従来から、様々な回路方式が提案されおり、その中の１つとしてデジタルディザーを用いたＤＰＷＭ方式が提案されている（非特許文献１参照）。このデジタルディザーを用いたＤＰＷＭ方式では、低分解能のＤＰＷＭ回路を使うが、数〜十数周期のスイッチング期間の平均で見ると等価的に高分解能の精度が得られる手法である。
【００１０】
図９（ａ）に、典型的なデジタルディザー回路の構成を示す。ｋビットのデジタル演算器出力をデータ変換回路１１１０で下位ビットｍと上位ビットｎに分け、Ｍビットディザーパターン生成回路１１２０では現在のスイッチング周期情報と下位ビットｍの値から、１ビット信号（ディザー加算量）ｄｓｕｍを出力する。このｄｓｕｍを加算回路１１３０においてスイッチング周期毎に上位ビットｎの値に加算し、その加算結果をｎビットのＤＰＷＭ回路１１４０に送って制御パルス信号を生成させる。
【００１１】
１０ビットの入力に対して８ビットのＤＰＷＭ回路と２ビットのディザー回路で制御パルス信号を生成する場合を例に説明する。図９（ｂ）にディザーを加えた制御パルス信号を示し、図９（ｃ）にディザー加算量を示す。この場合、ディザー加算量は１周期毎では０または１の加算量となるが、４周期平均では０、０．２５、０．５、０．７５の加算に相当する値となり、精度が４倍となっていることが分かる。すなわち８ビットのＤＰＷＭ回路で平均的には１０ビットの精度が得られ、消費電流を抑えつつ（８ビット回路相当）、高分解能化（１０ビット相当）を実現できる。
【００１２】
先行技術のデジタルディザーを用いたＤＰＷＭ方式では、図９（ｂ）を例にとるとディザー加算量を決める４周期の間は入力が一定であることが前提となる。したがい、定常状態において入力されるデジタル信号が一定である図７に示すようなフルデジタル電源の場合においては、出力電圧と目標とする電圧との差が増幅率１でＡ／Ｄ変換回路９１２に入力されるため、Ａ／Ｄ変換回路９１２からすると通常はその入力変動が無視できる（変動幅がＡ／Ｄ変換回路の分解能ΔＡＤＣ未満となる）ため、出力電圧精度を向上させるメリットを有する。
【００１３】
また、特許文献１，２にはデジタルディザー方式を適用したＡ／Ｄ変換結果の伝送方式およびエンジン制御装置がそれぞれ開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平０１−２０２０３８号公報
【特許文献２】特開平１１−１０７７８７号公報
【非特許文献】
【００１５】
【非特許文献１】Angel V. Peterchev, Seth R. Sanders, “Quantization Resolution and Limit Cycling in Digitally Controlled PWM Converters”, IEEE Transactions on Power Electronics, January, 2003, Vol.18, No.1, pp. 301-308
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、図８に示すようなシャントレギュレータとデジタル制御とを組み合わせた構成の場合、前述の通り出力電圧は振動的であり、Ａ／Ｄ変換出力（ＤＰＷＭ入力）は定常状態においても一定とはならない。すなわちディザー加算量を決めている期間の入力が一定とは限らないため、Ａ／Ｄ変換出力変化とディザー加算量による変化が重なり、意図しないデューティー比のパルス信号が出力されてしまう。その結果、ディザーを加えた効果が得られず、例えば８ビットのＤＰＷＭ回路と２ビットのディザー回路とした場合の出力振動幅は、８ビットのＤＰＷＭ回路のみとした場合の振動幅と同等またはそれ以上になってしまう課題がある。
【００１７】
また、特許文献１，２には上記課題について何ら言及がない。
【００１８】
本発明は、このような課題に鑑みてなされたもので、その目的とするところは、スイッチング電源の出力電圧誤差を検出し、トランス１次側のアナログ−デジタル変換回路およびＤＰＷＭ回路で制御パルス信号を生成する場合に発生する出力電圧振動を低減するスイッチング電源の制御装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明は上記課題を解決するために、本発明のスイッチング電源の制御装置は、誤差増幅器と、Ａ／Ｄ変換器と、Ａ／Ｄ出力安定化回路と、デジタルディザー回路と、ＤＰＷＭ（デジタルパルス幅変調）回路と、を備えている。誤差増幅器は、スイッチング電源の出力電圧と基準電圧との誤差を増幅し、誤差増幅器で増幅された誤差をＡ／Ｄ（アナログ／デジタル）変換器に出力する。Ａ／Ｄ変換器は誤差増幅器で増幅された誤差をデジタル信号に変換する。Ａ／Ｄ出力安定化回路は、Ａ／Ｄ変換器から出力されたデジタル信号の変化量が所定の閾値から外れたとき、Ａ／Ｄ変換器から出力されたデジタル信号と等しいデジタル信号を出力する。この変化量は、Ａ／Ｄ変換器から出力されたデジタル信号からＡ／Ｄ出力安定化回路から出力されたデジタル信号を減算したものである。デジタルディザー回路は、Ａ／Ｄ出力安定化回路から出力されたＫビットのデジタル信号を上位Ｎビットのデジタル信号と下位Ｍビットのデジタル信号とに分け、下位Ｍビットのデジタル信号とスイッチング周波数情報とからディザー加算量を表す１ビットのデジタル信号を生成する。そしてデジタルディザー回路は、上位Ｎビットのデジタル信号に１ビットのデジタル信号を加算する。ＤＰＷＭ（デジタルパルス幅変調）回路は、デジタルディザー回路から出力されたデジタル信号に基づき、スイッチング電源の駆動用の制御パルス信号を生成する。
【００２０】
本発明の一態様では、Ｋビットは、ＮビットとＭビットとの和に等しいものとする。
【００２１】
本発明の別の一態様では、閾値は、上側閾値が２ＬＳＢ以上、下側閾値が−２ＬＳＢ以下である。
【００２２】
本発明の別の一態様では、ＤＰＷＭ回路は、矩形波発振器から出力された矩形波が入力されたデジタルカウンタ回路の出力信号と、デジタルディザー回路の出力信号とを比較する比較回路を含むことができる。
【００２３】
本発明の別の一態様では、前記誤差増幅器と前記Ａ／Ｄ変換器との間に絶縁素子をさらに備えることができる。
【００２４】
この本発明の一態様では、前記スイッチング電源は、絶縁型ＤＣ／ＤＣコンバータとすることができる。
【発明の効果】
【００２５】
本発明は、スイッチング電源のトランス２次側のシャントレギュレータで出力電圧誤差を検出し、トランス１次側のアナログ−デジタル変換回路およびＤＰＷＭ回路で制御パルス信号を生成する場合に発生してしまう出力電圧振動を、消費電流や回路面積を大幅に増加させることなく低減させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る絶縁型ＤＣ／ＤＣコンバータとその制御装置の構成を示す図である。
【図２】（ａ）は本発明の一実施形態に係るＡ／Ｄ出力安定化回路１３２の構成の一部を示す図であり、（ｂ）はＡ／Ｄ出力安定化回路の動作のフローチャートである。
【図３】本発明の一実施形態に係る絶縁型ＤＣ／ＤＣコンバータとその制御装置の構成を示す図である。
【図４】（ａ）は図３の構成からＡ／Ｄ出力安定化回路１３２とディザー回路１３３を取り除いた従来の構成における動作を示す図であり、（ｂ）は図４（ａ）の構成に２ビットディザー回路を追加した構成における動作を示す図であり、（ｃ）は図３に示すようにＡ／Ｄ変換回路１３１の後段にＡ／Ｄ出力安定化回路１３２を設けた本発明の構成における動作を示す図である。
【図５】（ａ）〜（ｃ）は、それぞれ図４（ａ）〜（ｃ）と同じ構成における出力電圧のシミュレーション結果とディザー加算量を示す図である。
【図６】従来の絶縁型ＤＣ／ＤＣコンバータとその制御装置の構成を示す図である。
【図７】従来の絶縁型ＤＣ／ＤＣコンバータとフルデジタル制御方式の制御装置の構成の一例を示す図である。
【図８】従来の絶縁型ＤＣ／ＤＣコンバータと一部をデジタル制御方式とした制御装置の構成の一例を示す図である。
【図９】（ａ）は典型的なデジタルディザー回路の構成を示す図であり、（ｂ）はディザーを加えた制御パルス信号を示す図であり、（ｃ）はディザー加算量を示す図である。
【発明を実施するための形態】
【００２７】
図１に、本発明の一実施形態に係る絶縁型ＤＣ／ＤＣコンバータとその制御装置を示す。絶縁型ＤＣ／ＤＣコンバータ３００の制御装置１００は、トランス２次側に出力電圧誤差を検出するシャントレギュレータ１１０、検出した誤差電圧をトランス１次側に送信するフォトカプラ１２０、誤差電圧に応じたデューティー比のパルス幅の制御パルス信号を生成する１次側のＤＰＷＭ制御部１３０を備える。
【００２８】
ＤＰＷＭ制御部１３０は、Ａ／Ｄ変換回路１３１、Ａ／Ｄ出力安定化回路１３２、ディザー回路１３３、ＤＰＷＭ回路１３４を備える。Ａ／Ｄ変換回路１３１の後段にＡ／Ｄ出力安定化回路１３２を設け、Ａ／Ｄ出力安定化回路１３２の出力はディザー回路１３３の入力に接続される構成とする。
【００２９】
ディザー回路１３３は、本発明の実施形態においても図９（ａ）に示すように、上位ビットと下位ビットとを分けるデータ変換回路１１１０、下位ビットディザーパターン生成回路１１２０、上位ビットと下位ビットディザーパターン生成回路の出力とを加算する加算回路１１３０などからなる。
【００３０】
ＤＰＷＭ制御部１３０は誤差電圧に応じたデューティー比のパルス幅の制御パルス信号を生成し、駆動回路２００を介して当該制御パルス信号によりスイッチング素子の開閉を行い、出力電圧を制御する。
【００３１】
図２（ａ）に本発明の一実施形態に係るＡ／Ｄ出力安定化回路１３２の構成の一部を示し、図２（ｂ）にＡ／Ｄ出力安定化回路１３２の動作のフローチャートを示す。減算回路４０１はＡ／Ｄ変換回路１３１の出力Ｄｎ［ｊ］とＡ／Ｄ出力安定化回路１３２の出力ＯＵＴ［ｊ］＝Ｒｅｇ［ｊ−１］（Ｄフリップフロップ４０５からのｎビット出力であり、ｊはＤフリップフロップ４０６の入力Ｃに入力されているクロック信号のクロック数）との差分を生成し、減算回路４０１の出力は反転入力に＋２ＬＳＢが設定された比較回路（デジタルデータの比較を行う）４０２の非反転入力と、非反転入力に−２ＬＳＢが設定された比較回路（デジタルデータの比較を行う）４０３の反転入力とに接続されている。ここでは、閾値として＋２ＬＳＢ、−２ＬＳＢを設定しているが、この閾値は任意に設定可能である。
【００３２】
比較回路４０２、４０３の出力はＯＲ回路４０４の入力にそれぞれ接続され、ＯＲ回路４０４の出力はＤフリップフロップ４０５の入力Ｃに接続されている。また、Ｄフリップフロップ４０５の入力ＤにはＡ／Ｄ変換回路１３１の出力が接続されている。
【００３３】
比較回路４０２、４０３の出力が共にＬｏｗの場合、すなわち、差分が＋２ＬＳＢ〜−２ＬＳＢ間に収まる場合、ＯＲ回路４０４はＬｏｗを出力し、Ｄフリップフロップ４０５の出力Ｑは入力Ｄに依らず変化しない。比較回路４０２、４０３の出力の一方がＨｉｇｈの場合、すなわち、差分が＋２ＬＳＢ〜−２ＬＳＢ間に収まらなかった場合、ＯＲ回路４０４はＨｉｇｈを出力し、そのタイミングでＤフリップフロップ４０５はＡ／Ｄ変換回路１３１の出力Ｄｎ［ｊ］を読み込み、それをＲｅｇ［ｊ］として出力する。
【００３４】
Ｄフリップフロップ４０６は、入力ＤにＤフリップフロップ４０５の出力Ｑ（Ｒｅｇ［ｊ］）が接続され、入力Ｃにクロック信号が入力されており、クロック信号に合わせてＤフリップフロップ４０５の出力Ｑを読み込む。尚、読み込むまでＤフリップフロップ４０６はＲｅｇ［ｊ−１］を出力している。ここでＤフリップフロップ４０６の入力Ｃに入力されるクロック信号は図示しないクロック信号生成部の出力信号ｃｌｋ３である。このクロック信号生成部は、デジタル回路のシーケンスを進めるために、図１中のデジタルＰＷＭ回路１３４から出力されるＰＷＭ信号の立ち下りを起点とし、３つ以上のクロック信号（ｃｌｋ１、ｃｌｋ２、ｃｌｋ３、・・・）を生成する回路である。出力されるクロック信号ｃｌｋ１は前記ＰＷＭ信号の立ち下りから例えば１μｓ後に立ち上がり、ｃｌｋ２はｃｌｋ１の立ち上りから１μｓ後、ｃｌｋ３はｃｌｋ２の立ち上りから１μｓ後というように、ｃｌｋ１、ｃｌｋ２、ｃｌｋ３の順に立ち上がる。また、全てのクロック信号は、ＰＷＭ信号が立ち上がる前に立ち上がり、ＰＷＭ信号の立ち上りで同時に立ち下がる。
【００３５】
尚、Ａ／Ｄ出力安定化回路１３２の前段のＡ／Ｄ変換回路１３１はクロック信号生成部出力ｃｌｋ２の立ち上がりで出力信号Ｄ［ｊ］を確定させるため、図２のＡ／Ｄ出力安定化回路１３２の減算器４０１からフリップフロップ４０５までの動作はｃｌｋ２とｃｌｋ３のクロック間隔である１μｓ以下で処理させる必要がある。
【００３６】
また、Ｄフリップフロップ４０５、４０６は、図２ではそれぞれ１つとして示しているが、それぞれｎビット分のｎ個のＤフリップフロップからなっている。
【００３７】
Ａ／Ｄ出力安定化回路１３２は、Ａ／Ｄ変換回路１３１の出力が設定した値以上変動しない限り、その出力値を変化させない。これにより、ＤＰＷＭ回路１３４への入力信号が一定となる期間が長くなり、この期間は設計どおりのディザー加算量が加わった制御パルス信号となり、高分解能時と同程度の安定した出力電圧を得ることができる。
【００３８】
以下、本発明の実施の形態について、詳細に説明する。
【００３９】
図３に、本発明の一実施形態に係る絶縁型ＤＣ／ＤＣコンバータとその制御装置を示す。ここでは絶縁型ＤＣ／ＤＣコンバータの例として、主回路を共振方式のＤＣ／ＤＣコンバータ６００としている。出力側となるトランス２次側には出力電圧Ｖｏｕｔと基準電圧源１４０との誤差を検出する誤差増幅回路１５０（またはシャントレギュレータ）が配置され、フォトカプラ１６０を介して１次側へ誤差電圧信号を伝達する。２次側に配置したデジタル制御部１３０はＫビットＡ／Ｄ変換回路１３１、Ａ／Ｄ出力安定化回路１３２、Ｍビットディザー回路１３３、ＮビットＤＰＷＭ回路１３４を備える。
【００４０】
ＮビットＤＰＷＭ回路１３４は、矩形波発振回路１３５、Ｎビットカウンタ回路１３６、Ｍビットディザー回路１３３の出力とＮビットカウンタ回路１３６の出力とを比較する比較回路１３７とを備える。ＮビットＤＰＷＭ回路１３４は、誤差電圧に応じたデューティー比または周波数の制御パルス信号を出力する。尚、各ビット数の関係は、Ｋ＝Ｍ＋Ｎである。
【００４１】
比較回路１３７はディザー回路１３３の出力とカウンタ回路１３６の出力の大小関係を比較する。ディザー回路１３３の出力がカウンタ回路１３６の出力より大きい期間は“Ｌ”を出力し、大小関係が逆転すると”Ｈ”を出力する。この第１のコンパレータの出力がＤＰＷＭ回路１３４からのＰＷＭ信号出力となる。
【００４２】
尚、ＤＰＷＭ回路１３４は図示しない第２の比較回路を有していて、この第２の比較回路は、５０％デューティーのＰＷＭ信号を作るためにディザー回路１３３の出力の２倍とカウンタ回路１３６の出力を比較する。ディザー回路１３３の出力の２倍の値がカウンタ回路１３６の出力を超えると、第２の比較回路は“Ｈ”を出力する。第２の比較回路の出力はカウンタ回路１３６のリセット端子に入力され、リセット信号が“Ｈ”となったタイミングでカウンタ回路１３６の出力はリセットされる。カウンタ回路１３６がリセットされることで、これまで“Ｈ”を出力していた第１のコンパレータの出力は“Ｌ”へと反転する。
【００４３】
このように第１のコンパレータでＰＷＭ信号のオフ期間（ＰＷＭ信号が”Ｌ”である期間）を決め、第２のコンパレータでオフ期間と同じ時間のオン期間（ＰＷＭ信号が”Ｈ”である期間）を決めることができ、ディザー回路出力１３３に応じた周期で且つデューティー比５０％のＰＷＭ制御信号を作ることができる。
【００４４】
ディザー回路のビット数分だけＤＰＷＭ回路のビット数を低減できるため、本発明では、ＫビットのＤＰＷＭ制御回路を使用した場合に比べ、ＤＰＷＭ回路の消費電流を１／（２Ｍ）倍に低減できる。
【００４５】
制御パルス信号は駆動回路５００に入力され、駆動回路５００の出力によりスイッチング素子の開閉を行い、出力電圧を制御する。ここで１次側に配置したデジタル制御部１３０、駆動回路５００は集積化した形態としている。
【００４６】
ここで各ビット数をＫ＝１２、Ｍ＝２、Ｎ＝１０として、本発明と従来例と比較しながら各部の動作について説明する。
【００４７】
図４（ａ）に、図３の構成からＡ／Ｄ出力安定化回路１３２とディザー回路１３３を取り除いた従来の構成における動作を示す。この場合は、Ａ／Ｄ変換回路、ＤＰＷＭ回路共に１２ビットとする。誤差増幅器（ここでは、シャントレギュレータも誤差増幅器と見做している）は出力電圧と基準電圧の誤差を検出して誤差増幅器出力電圧を出力する。
【００４８】
図４（ａ）の（１）のように出力電圧が目標電圧Ｖｒｅｆよりも低いＶｏｕｔ０の場合、誤差増幅器は誤差電圧Ｖｅを上昇させるが、誤差電圧Ｖｅの変化がＡ／Ｄ変換回路の分解能ΔＡＤＣを超えるまでは、Ａ／Ｄ変換回路の出力に変化は現れない。そのため、ＤＰＷＭ回路からの制御パルス信号（デューティー比または周波数を指し、ここでは周波数として説明する）はｆ０のまま変化せず、出力電圧も変化しないため、誤差増幅器出力は更に上昇を続ける。
【００４９】
ここで図４（ａ）の（２）〜（３）のように誤差電圧がΔＡＤＣだけ変化するとＡ／Ｄ変換回路出力が１ＬＳＢ増加し、それに伴いＤＰＷＭ回路からの制御パルス信号の周波数がΔｆｓｗだけ減少してｆ１に変化することで、出力電圧はΔＶｏｕｔだけ上昇する。この時ＤＰＷＭ回路の量子化誤差により、出力電圧は目標電圧Ｖｒｅｆと完全に一致せず、図４（ａ）の（３）のように出力電圧Ｖｏｕｔ１は目標電圧を超える。
【００５０】
そのため誤差増幅器は出力電圧を下げるようにＶｅの低下を開始するが、（４）の地点のように誤差電圧ＶｅがＡ／Ｄ変換回路の分解能を超えて低下するまでＡ／Ｄ変換回路出力には変化が現れない。この時もＤＰＷＭ回路の量子化誤差により、出力電圧は（５）のように目標電圧と完全に一致せず、目標電圧Ｖｒｅｆ以下のＶｏｕｔ０まで低下する。
【００５１】
これを繰り返すため、出力電圧は目標電圧Ｖｒｅｆを中心に振動した波形となる。ＤＰＷＭ回路の分解能が低い場合は、ＤＰＷＭ回路出力の１ＬＳＢ変化量Δｆｓｗが大きくなり、出力電圧変動ΔＶｏｕｔが大きくなってしまう。
【００５２】
次に図４（ｂ）に、図４（ａ）の構成に２ビットディザー回路を追加した構成における動作を示す。ＤＰＷＭ回路のビット数は２ビット低減して１０ビットに低減できるため、ＤＰＷＭ部の消費電流は１／４に抑えることができる。図４（ｂ）の（１）〜（２）の間、および（３）〜（４）の間ではディザー回路入力（Ａ／Ｄ変換出力）が一定のため、ディザー回路は正常に動作でき、Ａ／Ｄ変換出力に応じて（１）〜（２）の間は、Ａ／Ｄ変換回路の出力にＤｎ２対応するＤｎ２パターン（ｆ３-ｆ０-ｆ０-ｆ０-・・・）、（３）〜（４）の間は、Ａ／Ｄ変換回路の出力Ｄｎ３に対応するＤｎ３パターン（ｆ３-ｆ０-ｆ３-ｆ０-・・・）というパターンで制御パルス信号の周波数をｆ０またはｆ３に変化させることで出力電圧をＶｏｕｔ０またはＶｏｕｔ１に維持させる。
【００５３】
この時、周波数ｆ０とｆ３の差である１周期ずつのΔｆｓｗはディザーを使わない１２ビットＤＰＷＭの場合に比べて大きいが（１２ビット時の４倍）、４周期平均でのΔｆｓｗは１２ビット時と等価となり、１２ビットＤＰＷＭ回路を用いた場合と同等の出力電圧振動ΔＶｏｕｔに抑えることができる。
【００５４】
ここで（５）〜（６）のように、４周期で１セットとしているディザーパターンの途中でＡ／Ｄ変換出力が変化してしまった場合を考える。具体的にはＡ／Ｄ変換出力がＤｎ２のため、ディザー回路はＤｎ２パターン（ｆ３-ｆ０-ｆ０-ｆ０-・・・）で制御パルス信号を出力することで出力電圧をＶｏｕｔ０に維持しようとするが、例えば３周期目でＡ／Ｄ変換出力がＤｎ２からＤｎ３に変化すると、３周期目まではＡ／Ｄ変換出力Ｄｎ２に従い制御パルス信号はｆ３-ｆ０-ｆ０で出力されるが、４周期目以降はＡ／Ｄ変換出力Ｄｎ３によるディザーパターン（ｆ３-ｆ０-ｆ３-ｆ０-・・・）に従うため、（５）以降の制御パルス周波数のパターンは、ｆ３-ｆ０-ｆ０-ｆ３-ｆ０-ｆ３-ｆ０-ｆ３-ｆ０-ｆ３-ｆ０-・・・のパターンに変化する。すなわち（５）〜（６）は（１）〜（２）に比べて、周波数ｆ３で動作する頻度が多いため、（６）のように出力電圧は上がり始めるが、出力コンデンサやスイッチング素子の遅延等により出力電圧は急峻には変化しないため、依然として出力電圧はＶｒｅｆを下回ったままとなる。そのため誤差増幅回路出力は上昇を続け、Ａ／Ｄ変換出力はＤｎ４に上昇する。
【００５５】
この結果、ディザーによる周波数パターンはＤｎ４パターン（ｆ３-ｆ３-ｆ３-ｆ０-・・・）となり、（３）〜（４）の期間のＤｎ３パターンよりも周波数ｆ３で動作する頻度が多く、出力電圧は（７）のようにＶｏｕｔ１よりも更に高い電圧まで上昇してしまう。誤差増幅回路の応答特性により、急峻には誤差増幅回路出力も下がらないため、Ｖｏｕｔが高いままで、制御パルス信号は周波数ｆ３の頻度が多いＤｎ４パターンで動作を続けるため、出力電圧は（８）のように目標電圧Ｖｒｅｆをはるかに超える電圧まで上昇してしまう。
【００５６】
その後、誤差増幅回路出力の低下でＡ／Ｄ変換回路出力も低下し、制御パルス信号の周波数が上昇することで出力電圧はＶｒｅｆに向けて減少を開始する。
【００５７】
このように、誤差増幅器からの出力に対して制御パルス信号の変化が遅れたり、過剰に応答したりするため、平均出力電圧はディザーで意図したとおりの挙動とはならず、１０ビットのＤＰＷＭ回路のみで動作させた場合と同等、またはそれよりも大きい出力電圧振動振幅となってしまう。
【００５８】
図４（ｃ）に、図３に示すようにＡ／Ｄ変換回路１３１の後段にＡ／Ｄ出力安定化回路１３２を設けた本発明の構成における動作を示す。誤差増幅器１５０からフィードバックされ、Ａ／Ｄ変換回路１３１で検出するまでの動作は従来と同じであるが、図２に構成および動作シーケンスを示すＡ／Ｄ出力安定化回路１３２により、その出力はＡ／Ｄ変換回路１３１の出力が２ＬＳＢ以上変化しない限り変化させない。これによりＡ／Ｄ変換回路１３１の出力が１ＬＳＢ変化しただけでは出力電圧は変化せず、図４（ｃ）に示すように（１）〜（２）の期間を長期化させることができる。（１）〜（２）の期間ではディザー回路１３３は意図したパターンで正常に動作し、ＤＰＷＭ回路１３４はディザーと組み合わせて１２ビット相当の精度で動作する。
【００５９】
図４（ｃ）の（２）〜（３）において、誤差電圧上昇分が２＊ΔＡＤＣを超えたことによりＤＰＷＭ回路１３４の入力が初めて変化する。その変化量は２ＬＳＢになるため、出力電圧変化分は１２ビット時に比べると理論的には２倍に悪化したことになる。すなわち、Ａ／Ｄ出力安定化回路１３２と２ビットディザー回路１３３の組み合わせにより、精度は１／２悪化するが、消費電流を１／４に低減できる効果が得られる。
【００６０】
但し、実際の動作においては、１２ビット時に比べて２倍も悪化しない。図５（ａ）〜（ｃ）に、それぞれ図４（ａ）〜（ｃ）と同じ構成における出力電圧のシミュレーション結果とディザー加算量を示す。ＤＰＷＭ出力変化（制御）により出力電圧が変化する際に、出力電圧がリンギングを発生することに起因する。
【００６１】
従来のようにＡ／Ｄ出力安定化回路１３２を設けないと、図５（ｂ）に示すようにリンギングのピークに反応して制御がかかるため、ＤＰＷＭ出力が一定となる期間が短く、制御による出力電圧変動とリンギング振幅が重畳され、出力電圧振幅が理論値よりも大きくなる。
【００６２】
一方、本発明のようにＡ／Ｄ出力安定化回路を設けることで、図５（ｃ）に示すように、ＤＰＷＭ出力一定の期間が長くなり、リンギング期間にリンギングのピークに反応して制御がかかることの影響を小さくすることができるため、制御による出力電圧変動とリンギング振幅の重畳の影響を抑制することができる。
【００６３】
このように本発明により、ＤＰＷＭ回路に例えば２ビット分のディザー回路を適用した場合に、消費電流を１／４に低減でき、この時の出力電圧精度（振動）の低下分は最大でも１ビット以下に抑えることができる。
【符号の説明】
【００６４】
１００、７００、９００、１０００  制御装置
１１０、７１０、１０１０  シャントレギュレータ
１２０  フォトカプラ
１３０、１０３０  デジタル制御部（ＤＰＷＭ制御部）
１３１、９１２、１０３１  Ａ／Ｄ変換回路
１３２  Ａ／Ｄ出力安定化回路
１３３  ディザー回路
１３４、９１４、１０３２  ＤＰＷＭ回路
１３５  発振回路
１３６  カウンタ回路
１３７  比較回路
１４０、９１１  基準電圧源
１５０  誤差増幅回路
１６０、７２０、９２０、１０２０  フォトカプラ
２００、５００、８００  駆動回路
３００、６００  ＤＣ／ＤＣコンバータ
４０１  減算回路
４０２、４０３  比較回路
４０４  ＯＲ回路
４０５、４０６  Ｄフリップフロップ
７３０  ＰＷＭ回路
９１３  デジタル演算回路
１１１０  データ変換回路
１１２０  Ｍビットディザーパターン生成回路
１１３０  加算回路
１１４０  ＮビットＤＰＷＭ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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