(57)【要約】【課題】ビット線を共有するセルトランジスタの特性を改善する。【解決手段】素子分離領域ＳＴＩによって区画された半導体基板１０からなる活性領域ＡＲと、活性領域ＡＲに設けられた不純物拡散層１１〜１３と、不純物拡散層１１，１２間にゲート絶縁膜２１を介して設けられたゲート電極２２と、不純物拡散層１１，１３間にゲート絶縁膜３１を介して設けられたゲート電極３２とを備える。不純物拡散層１２，１３は半導体基板１０の一部によって構成され、不純物拡散層１１の少なくとも一部はポリシリコンによって構成される。本発明によれば、不純物拡散層１１がポリシリコンによって構成されていることから、当該不純物濃度を高めた場合であっても、不純物拡散層１２，１３への不純物の拡散を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子分離領域によって区画された半導体基板からなる活性領域と、
前記活性領域に設けられた第１、第２及び第３の不純物拡散層と、
前記第１及び第２の不純物拡散層間に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第１及び第３の不純物拡散層間に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、を備え、
前記第２及び第３の不純物拡散層は前記半導体基板の一部によって構成され、
前記第１の不純物拡散層の少なくとも一部はポリシリコンによって構成されることを特徴とする半導体基板。
【請求項２】
前記第１の不純物拡散層の少なくとも一部は、前記活性領域に形成された第１のトレンチに埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物拡散層は、下部が前記半導体基板の一部によって構成され、上部が前記第１のトレンチに埋め込まれた前記ポリシリコンによって構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記活性領域は第２及び第３のトレンチを有し、
前記第１のゲート絶縁膜及び前記第１のゲート電極は、前記第２のトレンチの内部に設けられ、
前記第２のゲート絶縁膜及び前記第２のゲート電極は、前記第３のトレンチの内部に設けられることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の不純物拡散層は、前記第２及び第３のトレンチの底部に位置する前記半導体基板の一部からなる部分を有していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の不純物拡散層の不純物濃度は、前記第２及び第３の不純物拡散層の不純物濃度よりも高いことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の不純物拡散層に接続されたビット線と、
前記第２の不純物拡散層に接続された第１のセルキャパシタと、
前記第３の不純物拡散層に接続された第２のセルキャパシタと、をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板に第１のトレンチを形成する工程と、
前記第１のトレンチの少なくとも一部をポリシリコンで埋めることによって第１の不純物拡散層を形成する工程と、
前記半導体基板に第２及び第３の不純物拡散層を形成する工程と、
前記第１及び第２の不純物拡散層間に第１のゲート絶縁膜を介して第１のゲート電極を形成し、前記第１及び第３の不純物拡散層間に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、を備えることを特徴とする半導体基板の製造方法。
【請求項９】
前記半導体基板に第２及び第３のトレンチを形成する工程をさらに備え、
前記第１のゲート絶縁膜及び前記第１のゲート電極は、前記第２のトレンチの内部に設けられ、
前記第２のゲート絶縁膜及び前記第２のゲート電極は、前記第３のトレンチの内部に設けられることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２及び第３のトレンチを形成した後、前記第１及び第２のゲート電極を形成する前に、前記第２及び第３のトレンチの底部に位置する前記半導体基板にイオン注入する工程をさらに備えることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の不純物拡散層を形成する工程は、ドーパントを含むポリシリコンを前記第１のトレンチに埋め込むことにより行うことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体基板の製造方法。
【請求項１２】
前記第１の不純物拡散層を形成する工程は、前記第１のトレンチの底部に位置する前記半導体基板にイオン注入した後、ドーパントを含むポリシリコンを前記第１のトレンチに埋め込むことにより行うことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体基板の製造方法。
【請求項１３】
前記第１の不純物拡散層を形成する工程は、ノンドープのポリシリコンを前記第１のトレンチに埋め込んだ後、前記ポリシリコンにイオン注入することにより行うことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体基板の製造方法。
【請求項１４】
前記第１のトレンチを形成した後、前記第１のトレンチをポリシリコンで埋める前に、前記第１のトレンチの側壁を絶縁膜で覆う工程をさらに備えることを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の不純物拡散層に接続されたビット線を形成する工程と、
前記第２及び第３の不純物拡散層にそれぞれ接続された第１及び第２のセルキャパシタを形成する工程と、をさらに備えることを特徴とする請求項８乃至１４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、セルトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に設けられるセルトランジスタは、ソース／ドレイン領域の一方が記憶素子に接続され、ソース／ドレイン領域の他方がビット線に接続される。例えば、特許文献１に記載された半導体装置では、１つの活性領域内に３つの不純物拡散層が設けられ、両端に位置する２つの不純物拡散層がそれぞれセルキャパシタに接続され、中央に位置する１つの不純物拡散層がビット線に接続される。そして、隣接する不純物拡散層間にはそれぞれゲートトレンチが設けられ、その内部にゲート電極が埋め込まれる。
【０００３】
近年、半導体装置の微細化がさらに進行しており、これに伴って２つのゲートトレンチの間隔が狭くなっている。ゲートトレンチの間隔が狭くなると、一方のセルトランジスタを構成するゲート電極の電位によって、他方のセルトランジスタの特性が変化するという現象が生じる。これは、ゲート電極の電位が中央に位置する不純物拡散層に影響を与え、これによりトランジスタの表面ポテンシャルが変化するためである。
【０００４】
図１６は、ゲート電極の間隔とセルトランジスタのしきい値の関係を示すグラフである。図１６において、□印でプロットされているのは、隣接するセルトランジスタのゲート電極に２．６Ｖの電圧（オン電圧）が印加されている場合のしきい値を示し、×印でプロットされているのは、隣接するセルトランジスタのゲート電極に０Ｖの電圧（オフ電圧）が印加されている場合のしきい値を示している。図１７においても同様である。
【０００５】
図１６に示すように、ゲート電極の間隔が２５ｎｍ以下まで狭くなると、隣接するセルトランジスタのゲート電極に２．６Ｖの電圧（オン電圧）が印加されている場合のしきい値と、隣接するセルトランジスタのゲート電極に０Ｖの電圧（オフ電圧）が印加されている場合のしきい値が大きく相違することが分かる。このことは、一方のセルトランジスタがオンすると、これに隣接する他方のセルトランジスタのしきい値が低下し、オフリーク電流の増大によって情報保持特性が低下することを意味する。オフリーク電流を抑制するためには、オフ時におけるゲート電圧をより低くすればよいが、この場合、ゲート−ドレイン間の電界が強くなりリフレッシュ特性が悪化してしまう。
【０００６】
図１７は、ゲート電極の間隔とサブスレッショルド係数の関係を示すグラフである。
【０００７】
図１７に示すように、ゲート電極の間隔が２５ｎｍ以下まで狭くなると、隣接するセルトランジスタのゲート電極に２．６Ｖの電圧（オン電圧）が印加されている場合のサブスレッショルド係数と、隣接するセルトランジスタのゲート電極に０Ｖの電圧（オフ電圧）が印加されている場合のサブスレッショルド係数が大きく異なることが分かる。これは、セルトランジスタをオフからオンに変化させる場合、空乏化している中央の不純物拡散層（ビット線に接続された不純物拡散層）をゲート電圧によって反転させる必要があるのに対し、隣接するセルトランジスタがすでにオンしている場合は当該不純物拡散層が容易に反転するからである。
【０００８】
ゲート電極の間隔縮小に伴う不純物拡散層の空乏化を抑制するためには、ビット線に接続される中央の不純物拡散層の不純物濃度を高めることが有効である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−２３４９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ビット線に接続される不純物拡散層の不純物濃度を高めると、イオン注入によって注入されたドーパントが両端側の不純物拡散層にも拡散してしまう。これにより、セルキャパシタに接続される不純物拡散層の接合電界が強くなり、リフレッシュ特性が悪化するおそれがあった。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、素子分離領域によって区画された半導体基板からなる活性領域と、前記活性領域に設けられた第１、第２及び第３の不純物拡散層と、前記第１及び第２の不純物拡散層間に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１及び第３の不純物拡散層間に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、を備え、前記第２及び第３の不純物拡散層は前記半導体基板の一部によって構成され、前記第１の不純物拡散層の少なくとも一部はポリシリコンによって構成されることを特徴とする。
【００１２】
本発明による半導体装置の製造方法は、半導体基板に第１のトレンチを形成する工程と、前記第１のトレンチの少なくとも一部をポリシリコンで埋めることによって第１の不純物拡散層を形成する工程と、前記半導体基板に第２及び第３の不純物拡散層を形成する工程と、前記第１及び第２の不純物拡散層間に第１のゲート絶縁膜を介して第１のゲート電極を形成し、前記第１及び第３の不純物拡散層間に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、一方の不純物拡散層がポリシリコンによって構成されていることから、当該不純物濃度を高めた場合であっても、他方の不純物拡散層への不純物の拡散を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による半導体装置１００の構造を説明するための断面図である。
【図２】半導体装置１００におけるゲート電極の間隔とセルトランジスタのしきい値の関係を示すグラフである。
【図３】半導体装置１００におけるゲート電極の間隔とサブスレッショルド係数の関係を示すグラフである。
【図４】半導体装置１００の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図である。
【図５】半導体装置１００の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図である。
【図６】半導体装置１００の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図である。
【図７】本発明の第２の実施形態による半導体装置２００の構造を説明するための断面図である。
【図８】本発明の第３の実施形態による半導体装置３００の構造を説明するための断面図である。
【図９】半導体装置３００の製造方法を説明するための工程図である。
【図１０】半導体装置３００の製造方法を説明するための工程図である。
【図１１】本発明の第４の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１２】本発明の第４の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１３】本発明の第５の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１４】本発明の第５の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１５】本発明の第５の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１６】一般的な半導体装置におけるゲート電極の間隔とセルトランジスタのしきい値の関係を示すグラフである。
【図１７】一般的な半導体装置におけるゲート電極の間隔とサブスレッショルド係数の関係を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１６】
図１は、本発明の第１の実施形態による半導体装置１００の構造を説明するための断面図である。
【００１７】
本実施形態による半導体装置１００はＤＲＡＭであり、図１には、メモリセルアレイ領域に形成される１つの活性領域ＡＲに対応する部分が示されている。活性領域ＡＲは素子分離領域ＳＴＩによって区画されたｐ型の半導体基板１０の一部である。活性領域ＡＲには、ｎ型である３つの不純物拡散層１１〜１３が設けられている。このうち、不純物拡散層１１は活性領域ＡＲの長手方向における中央に位置し、不純物拡散層１２，１３は活性領域ＡＲの長手方向における両端部に位置する。
【００１８】
不純物拡散層１１と不純物拡散層１２との間に位置する半導体基板１０には、ゲートトレンチＴＲ２が設けられている。ゲートトレンチＴＲ２の内部には、ゲート絶縁膜２１を介してゲート電極２２が埋め込まれている。ゲート電極２２の上部には、ゲートキャップ絶縁膜２３が配置されている。かかる構成により、不純物拡散層１１，１２及びゲート電極２２は、ゲートトレンチＴＲ２の底部に位置する半導体基板１０をチャネルとするＭＯＳ型のセルトランジスタを構成する。ゲート電極２２はワード線として用いられる。
【００１９】
同様に、不純物拡散層１１と不純物拡散層１３との間に位置する半導体基板１０には、ゲートトレンチＴＲ３が設けられている。ゲートトレンチＴＲ３の内部には、ゲート絶縁膜３１を介してゲート電極３２が埋め込まれている。ゲート電極３２の上部には、ゲートキャップ絶縁膜３３が配置されている。かかる構成により、不純物拡散層１１，１３及びゲート電極３２は、ゲートトレンチＴＲ３の底部に位置する半導体基板１０をチャネルとするＭＯＳ型のセルトランジスタを構成する。ゲート電極２２はワード線として用いられる。
【００２０】
不純物拡散層１１は半導体基板１０の一部からなるのではなく、半導体基板１０に形成されたトレンチＴＲ１に埋め込まれたポリシリコンによって構成されている。不純物拡散層１１を構成するポリシリコンには、ｎ型の不純物がドープされている。不純物拡散層１１は、ビット線ＢＬに接続されている。ビット線ＢＬの上面及び側面は、絶縁膜４１によって覆われている。
【００２１】
これに対し、不純物拡散層１２，１３は半導体基板１０の一部からなる。不純物拡散層１２，１３は、それぞれコンタクトプラグ５１，６１に接続されている。コンタクトプラグ５１，６１の側面は、絶縁膜４１によって覆われている。
【００２２】
ビット線ＢＬ及びコンタクトプラグ５１，６１は、層間絶縁膜４２に埋め込まれている。層間絶縁膜４２の表面には、コンタクトプラグ５１，６１にそれぞれ接続されたコンタクトパッド５２，６２が設けられている。コンタクトパッド５２，６２は、セルキャパシタの下部電極５３，６３に接続されている。下部電極５３，６３の表面は容量絶縁膜７１を介してセルキャパシタの上部電極７２に覆われている。
【００２３】
かかる構成により、下部電極５３、容量絶縁膜７１及び上部電極７２は、一方のセルキャパシタＣ１を構成し、下部電極６３、容量絶縁膜７１及び上部電極７２は、他方のセルキャパシタＣ２を構成する。そして、ビット線ＢＬは、これらセルキャパシタＣ１，Ｃ２に対して共通に割り当てられる。
【００２４】
このように、本実施形態による半導体装置１００は、コンタクトプラグ５１，６１に接続される不純物拡散層１２，１３については、半導体基板１０の一部である単結晶シリコンからなるのに対し、ビット線ＢＬに接続される不純物拡散層１１については、トレンチＴＲ１に埋め込まれたポリシリコンによって構成されている。不純物拡散層１１の不純物濃度は、不純物拡散層１２，１３の不純物濃度よりも高く設定されており、これによりゲートトレンチＴＲ２，ＴＲ３の間隔が狭い場合であっても、不純物拡散層１１の空乏化を抑制することができる。
【００２５】
そして、本実施形態においては、不純物拡散層１１がポリシリコンによって構成されていることから、不純物拡散層１１にイオン注入を行う必要がない。このため、不純物拡散層１２，１３の不純物濃度に影響を与えることがない。しかも、単結晶シリコンよりもポリシリコンの方がヒ素（Ａｓ）などのドーパントの拡散係数が大きいため、不純物拡散層１１からのドーパントの拡散も抑制される。
からである。
【００２６】
図２は、半導体装置１００におけるゲート電極の間隔とセルトランジスタのしきい値の関係を示すグラフである。図２において、○印でプロットされているのは、隣接するセルトランジスタのゲート電極に２．６Ｖの電圧（オン電圧）が印加されている場合のしきい値を示し、＋印でプロットされているのは、隣接するセルトランジスタのゲート電極に０Ｖの電圧（オフ電圧）が印加されている場合のしきい値を示している。図３においても同様である。
【００２７】
図２に示すように、本実施形態による半導体装置１００では、隣接するセルトランジスタのゲート電極に２．６Ｖの電圧（オン電圧）が印加されている場合のしきい値と、隣接するトランジスタのゲート電極に０Ｖの電圧（オフ電圧）が印加されている場合のしきい値がほぼ一致することが分かる。このため、一方のセルトランジスタがオンしても、これに隣接する他方のセルトランジスタのしきい値が変化しないため、オフリーク電流の増大による情報保持特性の低下が防止される。
【００２８】
図３は、半導体装置１００におけるゲート電極の間隔とサブスレッショルド係数の関係を示すグラフである。
【００２９】
図３に示すように、本実施形態による半導体装置１００では、隣接するセルトランジスタのゲート電極に２．６Ｖの電圧（オン電圧）が印加されている場合のサブスレッショルド係数と、隣接するセルトランジスタのゲート電極に０Ｖの電圧（オフ電圧）が印加されている場合のサブスレッショルド係数がほぼ一致することが分かる。
【００３０】
このように、本実施形態による半導体装置１００は、不純物拡散層１２，１３に実質的な影響を与えることなく、不純物拡散層１１の不純物濃度を高くすることができるため、良好なトランジスタ特性を得ることが可能となる。
【００３１】
次に、本実施形態による半導体装置１００の製造方法について、図４〜図６を参照しながら説明する。図４〜図６において、（ａ）は（ｂ）に示すＡ−Ａ線に沿った断面図である。
【００３２】
まず、図４に示すように、単結晶シリコンからなる半導体基板１０を熱酸化することにより、半導体基板１０の表面１０Ａに厚さ１０ｎｍのシリコン酸化膜１４を形成する。次に、フォトリソグラフィー法によってシリコン酸化膜１４をライン状にパターニングした後、パターニングされたシリコン酸化膜１４をマスクとして半導体基板１０をエッチングする。これにより、半導体基板１０には、深さ約１８０ｎｍのトレンチＴＲ１がライン状に形成される。
【００３３】
次に、ＣＶＤ法によってヒ素（Ａｓ）がドープされたポリシリコンを堆積させることにより、トレンチＴＲ１の内部をポリシリコンからなる不純物拡散層１１で埋めこむ。ヒ素（Ａｓ）の濃度は、例えば１×１０２０ａｔｍ／ｃｍ３である。そして、ＣＭＰ法などを用いて、シリコン酸化膜１４の上面に形成された不要なポリシリコンを除去することにより、トレンチＴＲ１の内部にのみポリシリコンを残存させる。
【００３４】
次に、図５に示すように、素子分離領域ＳＴＩを形成すべき部分にトレンチを形成し、このトレンチを酸化シリコンで埋めることにより、素子分離領域ＳＴＩを形成する。これにより、半導体基板１０のうち平面視で素子分離領域ＳＴＩによって囲まれた部分は、活性領域ＡＲとなる。活性領域ＡＲの長手方向における中央部には、トレンチＴＲ１に埋め込まれた不純物拡散層１１が存在している。
【００３５】
次に、図６に示すように、活性領域ＡＲを横断する２つのゲートトレンチＴＲ２，ＴＲ３を半導体基板１０に形成する。ゲートトレンチＴＲ２，ＴＲ３の深さは例えば２００ｎｍである。ゲートトレンチＴＲ２，ＴＲ３は、不純物拡散層１１の両端に沿って形成される。これにより、ゲートトレンチＴＲ２，ＴＲ３を介して半導体基板１０と不純物拡散層１１とが横方向に分離される。
【００３６】
次に、ヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、半導体基板１０の表面に不純物拡散層１２，１３を形成する。そして、図１に示すように、ゲートトレンチＴＲ２，ＴＲ３の内壁にゲート絶縁膜２１，３１を形成した後、ゲート電極２２，３２を埋め込み、さらに、ゲートキャップ絶縁膜２３，３３を埋め込む。その後は、公知のプロセスを用いてビット線ＢＬ、コンタクトプラグ５１，６１、コンタクトパッド５２，６２、セルキャパシタＣ１，Ｃ２などを形成すれば、本実施形態による半導体装置１００が完成する。
【００３７】
このように、本実施形態による半導体装置１００は、素子分離領域ＳＴＩを形成する前に半導体基板１０にトレンチＴＲ１を形成し、トレンチＴＲ１をポリシリコンで埋める工程を追加することにより作製することが可能である。
【００３８】
図７は、本発明の第２の実施形態による半導体装置２００の構造を説明するための断面図である。
【００３９】
本実施形態による半導体装置２００は、ゲートトレンチＴＲ２，ＴＲ３の底部に位置する半導体基板１０に不純物拡散層１１Ａが設けられている点において、図１に示した第１の実施形態による半導体装置１００と相違している。その他の構成は、第１の実施形態による半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４０】
不純物拡散層１１Ａは、半導体基板１０にヒ素（Ａｓ）などのｎ型不純物が拡散されてなる領域である。不純物拡散層１１Ａは、ポリシリコンからなる不純物拡散層１１と接しており、これにより不純物拡散層１１の一部と見なすことができる。かかる構成により、ゲートトレンチＴＲ２，ＴＲ３の側壁に沿った部分のみをセルトランジスタのチャネルとして機能させることができる。
【００４１】
本実施形態による半導体装置２００は、半導体基板１０にゲートトレンチＴＲ２，ＴＲ３を形成した後、ゲート電極２２，３２を形成する前に、ゲートトレンチＴＲ２，ＴＲ３の内部にイオン注入を行う工程を追加することにより作製することが可能である。
【００４２】
図８は、本発明の第３の実施形態による半導体装置３００の構造を説明するための断面図である。
【００４３】
本実施形態による半導体装置３００は、不純物拡散層１１がポリシリコンからなる部分１１Ｂと半導体基板１０の一部からなる部分１１Ｃによって構成されている点において、図１に示した第１の実施形態による半導体装置１００と相違している。その他の構成は、第１の実施形態による半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４４】
ポリシリコンからなる不純物拡散層１１Ｂは、第１の実施形態における不純物拡散層１１と同様、トレンチＴＲ１に埋め込まれたポリシリコンによって構成されている。これに対し、半導体基板１０の一部からなる不純物拡散層１１Ｃは、トレンチＴＲ１の底部に位置する半導体基板１０にヒ素（Ａｓ）などのｎ型不純物が拡散されてなる部分である。ポリシリコンからなる不純物拡散層１１Ｂと、半導体基板１０の一部からなる不純物拡散層１１Ｃは互いに接しており、これにより一つの不純物拡散層１１が構成される。
【００４５】
本実施形態による半導体装置３００の製造方法は次の通りである。
【００４６】
まず、図４を用いて説明したように、パターニングされたシリコン酸化膜１４をマスクとして半導体基板１０をエッチングすることにより、半導体基板１０にトレンチＴＲ１を形成する。この時、トレンチＴＲ１の深さは、第１の実施形態よりも浅く設定する。
【００４７】
そして、素子分離領域ＳＴＩを形成した後、図９に示すように、トレンチＴＲ１の底部にヒ素（Ａｓ）などのｎ型不純物９１をイオン注入する。これにより、トレンチＴＲ１の底部に位置する半導体基板１０には、不純物拡散層１１Ｃが形成される。その後、図１０に示すように、不純物がドープされたポリシリコンでトレンチＴＲ１を埋め込むことによって不純物拡散層１１Ｂを形成すれば、不純物拡散層１１が完成する。
【００４８】
このように、本実施形態による半導体装置３００では、トレンチＴＲ１の深さを浅く設定することができることから、ポリシリコンの埋め込みが容易となる。このため、トレンチＴＲ１に対するポリシリコンの埋め込み性に問題がある場合であっても、容易に製造することが可能となる。また、半導体基板１０の一部からなる不純物拡散層１１Ｃに注入された不純物は、半導体基板１０の横方向にも拡散するが、拡散した領域は、ゲートトレンチＴＲ２，ＴＲ３を形成する工程で除去されるため、不純物拡散層１２，１３に影響を与えることはほとんどない。
【００４９】
図１１及び図１２は、本発明の第４の実施形態による半導体装置の製造工程を説明するための断面図である。
【００５０】
本実施形態による半導体装置の製造工程では、まず、図１１に示すようにパターニングされたシリコン酸化膜１４をマスクとして半導体基板１０をエッチングすることにより、半導体基板１０にトレンチＴＲ１を形成した後、その側壁に絶縁膜８０を形成する。絶縁膜８０は、例えば、ＣＶＤ法によってトレンチＴＲ１の内壁を含む全面に酸化シリコンを堆積させた後、エッチバックを行うことによって、トレンチＴＲ１の側壁部分にのみ残存させることができる。或いは、半導体基板１０を熱酸化することにより絶縁膜８０を形成しても構わない。
【００５１】
次に、図１２に示すように、ｎ型の不純物がドープされたポリシリコンでトレンチＴＲ１を埋め込むことにより、不純物拡散層１１を形成する。その後は、図５及び図６を用いて説明した工程を行えば、本実施形態による半導体装置が完成する。ここで、トレンチＴＲ１の側壁に設けられた絶縁膜８０は、ゲートトレンチＴＲ２，ＴＲ３を形成する際に全て除去されるため、完成した半導体装置の構成は、第１の実施形態と同じである。
【００５２】
本実施形態によれば、途中の工程までトレンチＴＲ１の側壁が絶縁膜８０で覆われることから、ポリシリコンからなる不純物拡散層１１から半導体基板１０への不純物の拡散を防止することが可能となる。
【００５３】
図１３〜図１５は、本発明の第５の実施形態による半導体装置の製造工程を説明するための断面図である。
【００５４】
本実施形態による半導体装置の製造工程では、図１３に示すように、パターニングされたシリコン酸化膜１４をマスクとして半導体基板１０をエッチングすることにより、半導体基板１０にトレンチＴＲ１を形成した後、ノンドープのポリシリコンを堆積させることにより、トレンチＴＲ１の内部をノンドープのポリシリコン１１Ｄで埋める。
【００５５】
次に、図５及び図６を用いて説明した工程を行った後、図１４に示すように、ポリシリコン１１Ｄを露出させるマスク９０で半導体基板１０を覆った状態で、ヒ素（Ａｓ）などのｎ型不純物９１をイオン注入する。マスク９０は、ビット線ＢＬの形成に用いるマスクをそのまま用いることができる。イオン注入時のエネルギーは、不純物拡散層１２，１３への影響が無いよう、ポリシリコン１１Ｄの上部に注入される程度の低エネルギーとすることが好ましい。
【００５６】
その後、ＲＴＡ処理などの熱処理を行えば、注入したｎ型不純物９１がポリシリコン１１Ｄ中に拡散し、図１５に示すように、ポリシリコンからなる不純物拡散層１１を得ることができる。ここで、ポリシリコンは、単結晶シリコンよりもヒ素（Ａｓ）などのドーパントの拡散係数が大きいため、ポリシリコン１１Ｄに注入されたｎ型不純物９１の半導体基板１０への拡散は十分に抑制される。このため、ポリシリコン１１Ｄに含まれる不純物が不純物拡散層１２，１３に到達することはほとんど無い。また、不純物拡散層１１の深さについても、トレンチＴＲ１の深さによってほぼ定義されるため、不純物拡散層１１を設計通りの深さに形成することが可能となる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５８】
例えば、上記の各実施形態で説明したトランジスタは、ゲート電極がゲートトレンチに埋め込まれた構造を有しているが、本発明がこれに限定されるものではなく、フィン型構造のチャネルを有するトランジスタであっても構わない。
【符号の説明】
【００５９】
１０      半導体基板
１０Ａ    半導体基板の表面
１１〜１３，１１Ａ〜１１Ｃ    不純物拡散層
１１Ｄ    ノンドープのポリシリコン
１４      シリコン酸化膜
２１，３１    ゲート絶縁膜
２２，３２    ゲート電極
２３，３３    ゲートキャップ絶縁膜
４１      絶縁膜
４２      層間絶縁膜
５１，６１    コンタクトプラグ
５２，６２    コンタクトパッド
５３，６３    下部電極
７１      容量絶縁膜
７２      上部電極
８０      絶縁膜
９０      マスク
９１      ｎ型不純物
１００，２００，３００    半導体装置
ＡＲ      活性領域
ＢＬ      ビット線
Ｃ１，Ｃ２    セルキャパシタ
ＳＴＩ    素子分離領域
ＴＲ１    トレンチ
ＴＲ２，ＴＲ３    ゲートトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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