(57)【要約】      （修正有）【課題】入力信号の周波数に偏差が存在する場合に、フィルタ係数の切り換えに伴う遅延素子の出力値の過渡的な変動に起因した出力周波数の変動を抑制する。【解決手段】位相比較器２は、入力信号の位相と出力信号の位相とを比較し、差分信号を生成する。ループフィルタ３は、切り替え可能なフィルタ係数を差分信号に乗算し、フィルタ係数が乗算された差分信号を遅延させた信号である遅延信号を積算することで、フィルタ係数に応じたカットオフ周波数以上の周波数を有する成分を差分信号から遮断する。出力信号発振器（ＤＣＯ）４は、成分が遮断された差分信号を用いて出力周波数を制御する。可変乗算器３６は、遅延素子（Ｄｅｌａｙ）３３の後段に設けられ、設定される乗算値を遅延信号に乗算する。乗算値設定器９は、フィルタ係数の切り替えが行われる場合に、遅延信号の値を変動する遅延信号の収束値に変化させる乗算値を可変乗算器に設定する。【選択図】図６
2015207827.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の位相と出力信号の位相とを比較することで、前記入力信号と前記出力信号との位相差を示す差分信号を生成する位相比較器と、
切り替え可能なフィルタ係数を前記差分信号に乗算し、前記フィルタ係数が乗算された差分信号を遅延させた信号である遅延信号を積算することで、前記フィルタ係数に応じたカットオフ周波数以上の周波数を有する成分を前記差分信号から遮断するフィルタと、
前記フィルタにより前記成分が遮断された前記差分信号を用いて出力周波数を制御し、該出力周波数を有する前記出力信号を生成する出力信号発振器と、
前記フィルタにおいて前記遅延信号を出力する遅延素子の後段に設けられ、設定される乗算値を前記遅延信号に乗算する可変乗算器と、
前記フィルタ係数の切り替えが行われる場合に、前記遅延素子から出力される前記遅延信号の値を前記フィルタ係数の切り換えに応じて変動する前記遅延信号の収束値に変化させる前記乗算値を前記可変乗算器に設定する乗算値設定器と
を備えたことを特徴とする位相同期回路。
【請求項２】
前記乗算値設定器により前記可変乗算器に設定される前記乗算値は、前記フィルタ係数の切り替えが行われる前の前記遅延信号の収束値と、前記フィルタ係数の切り換えが行われた後の前記遅延信号の収束値とに基づいて、決定される
ことを特徴とする請求項１に記載の位相同期回路。
【請求項３】
当該位相同期回路が起動される場合に、第１のフィルタ係数を前記フィルタ係数として前記フィルタに設定し、当該位相同期回路が起動されてから所定の時間が経過した場合に、前記第１のフィルタ係数に応じたカットオフ周波数よりも低い他のカットオフ周波数以上の周波数を有する成分を遮断するための第２のフィルタ係数に前記第１のフィルタ係数を切り替えるフィルタ係数切替器をさらに備え、
前記乗算値設定器は、前記フィルタ係数切替器により前記第１のフィルタ係数が前記第２のフィルタ係数に切り替えられてから所定の時間が経過するまでの期間において、前記遅延素子から出力される前記遅延信号の値を前記遅延信号の収束値に変化させる前記乗算値を前記可変乗算器に設定し、前記期間以外の他の期間において、当該乗算値の設定を解除する
ことを特徴とする請求項１又は２に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路に関する。
【背景技術】
【０００２】
従来、位相同期（ＰＬＬ：Phase  Locked  Loop）回路は、入力される基準信号である入力信号と位相が同期した出力信号を出力する。具体的には、ＰＬＬ回路は、ディジタル制御発振器（ＤＣＯ：Digital  Control  Oscillator）から出力される出力信号を位相比較器に出力する。位相比較器は、入力信号の位相と、ＤＣＯから出力される出力信号とを比較することで、位相差を示す差分信号を生成し、生成した差分信号をループフィルタに出力する。ループフィルタは、所定のフィルタ係数を差分信号に乗算し、遅延素子により差分信号を遅延させ、遅延させた差分信号（以下「遅延信号」という）を積算することで、カットオフ周波数以上の周波数を有する雑音成分を差分信号から遮断する。ＤＣＯは、ループフィルタにより雑音成分が遮断された差分信号を用いて出力周波数を制御し、制御後の出力周波数を有する出力信号を生成する。
【０００３】
ここで、ループフィルタのカットオフ周波数が低いほど、雑音成分がＤＣＯの出力信号から効率良く除去される。一方で、ループフィルタのカットオフ周波数が低いほど、ループフィルタからＤＣＯに入力される差分信号の応答特性が鈍くなり、結果として、出力信号が入力信号に位相同期するための時間（以下「ロック時間」という）が長くなる。このように、ループフィルタのカットオフ周波数の高低によって、雑音成分の除去の効率化と、ロック時間の長期化との間にトレードオフの関係が生じる。
【０００４】
このようなトレードオフの関係を解消するための技術として、ループフィルタのカットオフ周波数の高低を切り替える技術がある。この技術では、ループフィルタにおいて差分信号に乗算されるフィルタ係数を切り替えることによって、カットオフ周波数の高低を切り替える。すなわち、ＰＬＬ回路が起動される場合には、第１のフィルタ係数がループフィルタに設定される。一方で、ＰＬＬ回路が起動されてから所定の時間が経過した場合には、第１のフィルタ係数のカットオフ周波数よりも低い他のカットオフ周波数以上の周波数成分を遮断するための第２のフィルタ係数に第１のフィルタ係数が切り替えられる。これにより、ＰＬＬ回路の起動時には、ループフィルタのカットオフ周波数が相対的に高くなるので、ループフィルタからＤＣＯに入力される差分信号の応答特性が向上し、結果として、ロック時間が短縮される。一方で、ＰＬＬ回路の定常時には、ループフィルタのカットオフ周波数が相対的に低くなるので、雑音成分の除去が効率化される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１２８３９７号公報
【特許文献２】特開２００２−２９０２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術では、入力信号の周波数に偏差が存在する場合に、フィルタ係数の切り換えに伴う遅延素子の出力値の過渡的な変動に起因した出力周波数の変動を抑制することまでは考慮されていない。
【０００７】
すなわち、ＰＬＬ回路に入力される入力信号の周波数は、ＰＬＬ回路よりも上流側の発振器の機差や、ＰＬＬ回路の周囲の温度等の影響によって、予め規格化された周波数からずれることがある。このような入力信号の周波数のずれが、入力信号の周波数に偏差を発生させる。
【０００８】
ここで、ループフィルタにおいてフィルタ係数を切り替える従来技術では、入力信号の周波数に偏差が存在する場合に、ループフィルタ内の遅延素子により遅延された差分信号（以下「遅延信号」という）の値がフィルタ係数の切り換えに伴って過渡的に変動する。言い換えると、従来技術では、入力信号の周波数に偏差が存在する場合に、フィルタ係数の切り換えに伴って、遅延信号の値が所定の収束値に向けて過渡的に変動する。このため、ループフィルタからＤＣＯに入力される差分信号も過渡的に変動し、結果として、ＤＣＯにおいて差分信号を用いて発振される出力周波数が変動する恐れがある。
【０００９】
開示の技術は、上記に鑑みてなされたものであって、入力信号の周波数に偏差が存在する場合に、フィルタ係数の切り換えに伴う遅延素子の出力値の過渡的な変動に起因した出力周波数の変動を抑制することができる位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の開示する位相同期回路は、一つの態様において、位相比較器と、フィルタと、出力信号発振器と、可変乗算器と、乗算値設定器とを備えた。位相比較器は、入力信号の位相と出力信号の位相とを比較することで、前記入力信号と前記出力信号との位相差を示す差分信号を生成する。フィルタは、切り替え可能なフィルタ係数を前記差分信号に乗算し、フィルタ係数が乗算された差分信号を遅延させた信号である遅延信号を積算することで、前記フィルタ係数に応じたカットオフ周波数以上の周波数を有する成分を前記差分信号から遮断する。出力信号発振器は、前記フィルタにより前記成分が遮断された前記差分信号を用いて出力周波数を制御し、該出力周波数を有する前記出力信号を生成する。可変乗算器は、前記フィルタにおいて前記遅延信号を出力する遅延素子の後段に設けられ、設定される乗算値を前記遅延信号に乗算する。乗算値設定器は、前記フィルタ係数の切り替えが行われる場合に、前記遅延素子から出力される前記遅延信号の値を前記フィルタ係数の切り換えに応じて変動する前記遅延信号の収束値に変化させる前記乗算値を前記可変乗算器に設定する。
【発明の効果】
【００１１】
本願の開示する位相同期回路の一つの態様によれば、入力信号の周波数に偏差が存在する場合に、フィルタ係数の切り換えに伴う遅延素子の出力値の過渡的な変動に起因した出力周波数の変動を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施例の前提となるＰＬＬ回路の構成例を示す図である。
【図２】図２は、入力信号の周波数偏差が存在しない場合の遅延信号の値の推移を示す図である。
【図３】図３は、入力信号の周波数偏差が存在する場合の遅延信号の値の推移を示す図である。
【図４】図４は、入力信号の周波数偏差が存在しない場合の出力周波数の推移を示す図である。
【図５】図５は、入力信号の周波数偏差が存在する場合の出力周波数の推移を示す図である。
【図６】図６は、本実施例に係るＰＬＬ回路の構成例を示す図である。
【図７】図７は、本実施例における乗算値設定処理の一例を説明するための図である。
【図８】図８は、本実施例における乗算値設定処理が行われる場合の遅延信号の値の推移を示す図である。
【図９】図９は、本実施例における乗算値設定処理が行われる場合の出力周波数の推移を示す図である。
【図１０】図１０は、本実施例に係るＰＬＬ回路による処理手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下に、本願の開示する位相同期回路の実施例を図面に基づいて詳細に説明する。なお、この実施例により開示技術が限定されるものではない。
【実施例】
【００１４】
まず、本実施例に係る位相同期（ＰＬＬ：Phase  Locked  Loop）回路の構成例を説明する前に、その前提となるＰＬＬ回路の構成例について説明する。図１は、本実施例の前提となるＰＬＬ回路の構成例を示す図である。
【００１５】
図１に示すＰＬＬ回路１ａは、位相比較器２、ループフィルタ３ａ、ディジタル制御発振器（ＤＣＯ：Digital  Control  Oscillator）４、分周器５、スイッチ６、スイッチ７及びフィルタ係数切替器８を有する。
【００１６】
位相比較器２は、ＰＬＬ回路１ａよりも上流側の発振器（不図示）が生成した入力信号の入力を受ける。位相比較器２は、ＤＣＯ４により生成される出力信号の入力を分周器５を介してＤＣＯ４から受ける。位相比較器２は、入力信号の位相と出力信号の位相とを比較することで、入力信号と出力信号との位相差を示す差分信号を生成する。そして、位相比較器２は、生成した差分信号をスイッチ６及びスイッチ７へ出力する。
【００１７】
ループフィルタ３ａは、スイッチ６及びスイッチ７のうちＯＮ状態である一方のスイッチから差分信号の入力を受ける。ループフィルタ３ａは、切り替え可能なフィルタ係数に応じたカットオフ周波数以上の周波数を有する雑音成分を差分信号から遮断する。具体的には、ループフィルタ３ａは、乗算器３１−１，３１−２、乗算器３２−１，３２−２、遅延素子３３、加算器３４及び加算器３５を有する。
【００１８】
乗算器３１−１，３１−２は、それぞれ、スイッチ６がＯＮ状態である場合に、スイッチ６から差分信号の入力を受ける。乗算器３１−１，３１−２は、それぞれ、相対的に高い高カットオフ周波数を設定するためのフィルタ係数である高カットオフ係数を差分信号に乗算する。具体的には、乗算器３１−１は、高カットオフ係数としての比例係数Ａ０を差分信号に乗算し、乗算器３１−２は、高カットオフ係数としての積分係数Ｂ０を差分信号に乗算する。そして、乗算器３１−１は、高カットオフ係数が乗算された差分信号を加算器３５へ出力し、乗算器３１−２は、高カットオフ係数が乗算された差分信号を加算器３４へ出力する。なお、高カットオフ係数は、第１のフィルタ係数の一例である。
【００１９】
乗算器３２−１，３２−２は、それぞれ、スイッチ７がＯＮ状態である場合に、スイッチ７から差分信号の入力を受ける。乗算器３２−１，３２−２は、それぞれ、高カットオフ周波数よりも低い低カットオフ周波数を設定するためのフィルタ係数である低カットオフ係数を差分信号に乗算する。具体的には、乗算器３２−１は、低カットオフ係数としての比例係数Ａ１を差分信号に乗算し、乗算器３２−２は、低カットオフ係数としての積分係数Ｂ１を差分信号に乗算する。そして、乗算器３２−１は、低カットオフ係数が乗算された差分信号を加算器３５へ出力し、乗算器３２−２は、低カットオフ係数が乗算された差分信号を加算器３４へ出力する。なお、低カットオフ係数は、第１のフィルタ係数に応じたカットオフ周波数よりも低い他のカットオフ周波数以上の周波数を有する成分を遮断するための第２のフィルタ係数の一例である。
【００２０】
遅延素子３３は、高カットオフ係数又は低カットオフ係数が乗算された差分信号の入力を加算器３４から受ける。遅延素子３３は、高カットオフ係数又は低カットオフ係数が乗算された差分信号を遅延させ、遅延させた差分信号である遅延信号を加算器３４へ出力する。
【００２１】
加算器３４は、遅延信号の入力を遅延素子３３から受ける。加算器３４は、高カットオフ係数又は低カットオフ係数が乗算された差分信号の入力を乗算器３１−２又は乗算器３２−２から受ける。加算器３４は、遅延信号と差分信号とを加算することで、遅延信号を積算する。加算器３４は、積算した遅延信号を加算器３５及び遅延素子３３へ出力する。
【００２２】
加算器３５は、高カットオフ係数又は低カットオフ係数が乗算された差分信号の入力を乗算器３１−１又は乗算器３２−１から受ける。加算器３５は、遅延信号の入力を加算器３４から受ける。加算器３５は、遅延信号と差分信号とを加算することで、雑音成分が遮断された差分信号を生成する。加算器３５は、生成した差分信号を、出力周波数を制御するための制御信号としてＤＣＯ４へ出力する。
【００２３】
ＤＣＯ４は、制御信号の入力を加算器３５から受ける。ＤＣＯ４は、制御信号の値に追従する周波数（以下「出力周波数」という）を発振し、出力周波数を有する出力信号を生成する。制御信号の値をＴＷ、制御信号のビット幅をｍ、ＤＣＯ４を駆動するための内部クロックの周波数をＦｓｙｓとすると、出力周波数Ｆｏ［Ｈｚ］は、以下の式（１）により表される。そして、ＤＣＯ４は、生成した出力信号を、出力信号の出力周波数を用いて各種の処理を行う他の装置等へ出力する。また、ＤＣＯ４は、生成した出力信号を分周器５へ出力する。なお、ＤＣＯ４は、出力信号発振器の一例である。
【００２４】
Ｆｏ＝（ＴＷ／２ｍ）・Ｆｓｙｓ  ・・・  （１）
【００２５】
分周器５は、出力信号の入力をＤＣＯ４から受ける。分周器５は、出力信号を整数分の１に分周し、分周した出力信号を位相比較器２へ出力する。分周に用いる整数をＮ、ＤＣＯ４から出力される出力信号の出力周波数をＦｏとすれば、分周器５から出力される出力信号の出力周波数Ｆｄｉｖ［Ｈｚ］は、以下の式（２）により表される。
【００２６】
Ｆｄｉｖ＝Ｆｏ／Ｎ  ・・・  （２）
【００２７】
スイッチ６は、差分信号の入力を位相比較器２から受ける。スイッチ６のＯＮ状態／ＯＦＦ状態は、フィルタ係数切替器８によって設定される。スイッチ６は、スイッチ７がＯＮ状態である場合に、ＯＦＦ状態に設定され、スイッチ７がＯＦＦ状態である場合に、ＯＮ状態に設定される。スイッチ６は、ＯＮ状態である場合に、差分信号をループフィルタ３ａの乗算器３１−１，３１−２へ出力する。
【００２８】
スイッチ７は、差分信号の入力を位相比較器２から受ける。スイッチ７のＯＮ状態／ＯＦＦ状態は、フィルタ係数切替器８によって設定される。スイッチ７は、スイッチ６がＯＮ状態である場合に、ＯＦＦ状態に設定され、スイッチ７がＯＦＦ状態である場合に、ＯＮ状態に設定される。スイッチ７は、ＯＮ状態である場合に、差分信号をループフィルタ３ａの乗算器３２−１，３２−２へ出力する。
【００２９】
フィルタ係数切替器８は、ループフィルタ３ａのフィルタ係数を切り替える。具体的には、フィルタ係数切替器８は、ＰＬＬ回路１ａが起動される場合に、スイッチ６をＯＮ状態に設定し、かつ、スイッチ７をＯＦＦ状態に設定することで、高カットオフ係数をフィルタ係数としてループフィルタ３ａに設定する。また、フィルタ係数切替器８は、ＰＬＬ回路１ａが起動されてから所定の時間が経過した場合に、スイッチ６をＯＦＦ状態に設定し、かつ、スイッチ７をＯＮ状態に設定することで、高カットオフ係数を低カットオフ係数に切り替える。
【００３０】
ここで、図１に示したＰＬＬ回路１ａにおける問題点について説明する。ＰＬＬ回路に入力される入力信号の周波数は、ＰＬＬ回路よりも上流側の発振器の機差や、ＰＬＬ回路の周囲の温度等の影響によって、予め規格化された周波数からずれることがある。このような入力信号の周波数のずれが、入力信号の周波数に偏差を発生させる。入力信号の周波数に発生した偏差を、以下では「周波数偏差」と呼ぶ。
【００３１】
図１に示したＰＬＬ回路１ａでは、入力信号の周波数偏差が存在する場合に、ループフィルタ３ａ内の遅延素子３３から出力される遅延信号の値がフィルタ係数の切り換えに伴って過渡的に変動する。図２は、入力信号の周波数偏差が存在しない場合の遅延信号の値の推移を示す図であり、図３は、入力信号の周波数偏差が存在する場合の遅延信号の値の推移を示す図である。図２及び図３において、縦軸は、遅延素子３３から出力されて加算器３４へ入力される遅延信号の値を示し、横軸は、ＰＬＬ回路１ａが起動されてからの経過時間［秒］を示す。なお、図２及び図３の例では、ＰＬＬ回路１ａが起動されてから５００秒が経過した場合に、高カットオフ係数が低カットオフ係数に切り替えられるものとする。また、フィルタ係数の切り換えが行われる前の遅延信号の収束値をｚ０とし、フィルタ係数の切り換えが行われた後の遅延信号の収束値をｚ１とする。
【００３２】
図２に示すように、入力信号の周波数偏差が存在しない場合には、フィルタ係数の切り換えが行われた場合であっても、遅延信号の値は変化しない。これに対して、図３に示すように、入力信号の周波数偏差が存在する場合には、フィルタ係数の切り換えに伴って、遅延信号の値が収束値ｚ０から収束値ｚ１に向けて過渡的に変動する。すると、遅延信号の値の過渡的な変動によって、ループフィルタ３ａからＤＣＯ４に入力される制御信号も過渡的に変動し、結果として、ＤＣＯ４において制御信号を用いて発振される出力周波数が変動する恐れがある。
【００３３】
図４は、入力信号の周波数偏差が存在しない場合の出力周波数の推移を示す図であり、図５は、入力信号の周波数偏差が存在する場合の出力周波数の推移を示す図である。図４及び図５において、縦軸は、入力信号の周波数を基準とした出力周波数の偏差［ｐｐｍ］を示し、横軸は、ＰＬＬ回路１ａが起動されてからの経過時間［秒］を示す。なお、図４及び図５の例では、図２及び図３の例と同様に、ＰＬＬ回路１ａが起動されてから５００秒が経過した場合に、高カットオフ係数が低カットオフ係数に切り替えられるものとする。
【００３４】
図４に示すように、入力信号の周波数偏差が存在しない場合には、フィルタ係数の切り換えが行われた場合であっても、ＤＣＯ４において発振される出力周波数は、入力信号の周波数から外れない。これに対して、入力信号の周波数偏差が存在する場合には、フィルタ係数の切り換えに伴って遅延信号の値が過渡的に変動するため、ＤＣＯ４において発振される出力周波数は、図５に示すように、入力信号の周波数から外れる。すなわち、図１に示したＰＬＬ回路１ａでは、入力信号の周波数偏差が存在する場合に、フィルタ係数の切り換えに伴う遅延素子の出力値の過渡的な変動に起因して、ＤＣＯ４において発振される出力周波数が変動する。このような出力周波数の変動は、出力信号が入力信号に位相同期するための時間（以下「ロック時間」という）を長期化させる要因となり、好ましくない。
【００３５】
そこで、本実施例に係るＰＬＬ回路では、入力信号の周波数に偏差が存在する場合に、遅延素子の出力値の過渡的な変動に起因した出力周波数の変動を抑制することを目的として、フィルタ係数の切り換え時の遅延素子の出力値を瞬間的に変動させる点を工夫した。
【００３６】
次に、図６を用いて、本実施例に係るＰＬＬ回路１の構成例について説明する。図６は、本実施例に係るＰＬＬ回路の構成例を示す図である。なお、図６では、図１に示したＰＬＬ回路１ａと同様の部位には、同一の符号を付して、その詳細な説明を省略する。
【００３７】
図６に示すＰＬＬ回路１は、位相比較器２、ループフィルタ３、ＤＣＯ４、分周器５、スイッチ６、スイッチ７、フィルタ係数切替器８及び乗算値設定器９を有する。このうち、位相比較器２、ＤＣＯ４、分周器５、スイッチ６及びスイッチ７は、それぞれ、図１に示した位相比較器２、ＤＣＯ４、分周器５、スイッチ６及びスイッチ７に対応する。
【００３８】
フィルタ係数切替器８は、図１に示したフィルタ係数切替器８と同様に、ループフィルタ３のフィルタ係数を切り替える。具体的には、フィルタ係数切替器８は、ＰＬＬ回路１が起動される場合に、スイッチ６をＯＮ状態に設定し、かつ、スイッチ７をＯＦＦ状態に設定することで、高カットオフ係数をフィルタ係数としてループフィルタ３に設定する。また、フィルタ係数切替器８は、ＰＬＬ回路１が起動されてから所定の時間が経過した場合に、スイッチ６をＯＦＦ状態に設定し、かつ、スイッチ７をＯＮ状態に設定することで、高カットオフ係数を低カットオフ係数に切り替える。さらに、フィルタ係数切替器８は、ループフィルタ３のフィルタ係数が高カットオフ係数から低カットオフ係数に切り替えられる場合に、フィルタ係数が切り替えられるタイミングを通知するフィルタ係数切替信号を乗算値設定器９へ出力する。
【００３９】
ループフィルタ３は、切り替え可能なフィルタ係数に応じたカットオフ周波数以上の周波数を有する雑音成分を差分信号から遮断する。具体的には、ループフィルタ３は、乗算器３１−１，３１−２、乗算器３２−１，３２−２、遅延素子３３、加算器３４、加算器３５及び可変乗算器３６を有する。このうち、乗算器３１−１，３１−２、乗算器３２−１，３２−２、遅延素子３３、加算器３４及び加算器３５は、それぞれ、図１に示した乗算器３１−１，３１−２、乗算器３２−１，３２−２、遅延素子３３、加算器３４及び加算器３５に対応する。
【００４０】
可変乗算器３６は、遅延素子３３の後段に設けられ、乗算値設定器９により設定される乗算値を、遅延素子３３から出力される遅延信号に乗算する。可変乗算器３６は、乗算値が乗算された遅延信号を加算器３４へ出力する。すなわち、遅延素子３３から出力される遅延信号は、可変乗算器３６により乗算値が乗算されたうえで、加算器３４へ入力される。
【００４１】
乗算値設定器９は、フィルタ係数切替器８によりループフィルタ３のフィルタ係数の切り換えが行われる場合に、遅延素子３３から出力される遅延信号の値を瞬間的に変動させるための乗算値を可変乗算器３６に設定する。具体的には、乗算値設定器９は、フィルタ係数切替器８からフィルタ係数切替信号を受け付けると、フィルタ係数切替信号を受け付けてから所定の時間が経過するまでの期間において、乗算値「Ｎ（Ｎは、１以外の正の整数）」を可変乗算器３６に設定する。一方で、乗算値設定器９は、フィルタ係数切替信号を受け付けてから所定の時間が経過するまでの期間以外の他の期間において、乗算値「１」を可変乗算器３６に設定することで、乗算値「Ｎ」の設定を解除する。ここで、乗算値設定器９により可変乗算器３６に設定される乗算値「Ｎ」は、フィルタ係数の切り換えが行われる前の遅延信号の収束値と、フィルタ係数の切り換えが行われた後の遅延信号の収束値とに基づいて、決定される。すなわち、フィルタ係数の切り換えが行われる前の遅延信号の収束値をｚ０、フィルタ係数の切り換えが行われた後の遅延信号の収束値をｚ１とすれば、乗算値「Ｎ」は、以下の式（３）により表される。乗算値「Ｎ」は、遅延素子３３から出力される遅延信号の値をフィルタ係数の切り換えに応じて変動する遅延信号の収束値に変化させる乗算値の一例である。
【００４２】
Ｎ＝ｚ１／ｚ０  ・・・  （３）
【００４３】
なお、フィルタ係数の切り換えが行われる前の遅延信号の収束値ｚ０と、フィルタ係数の切り換えが行われた後の遅延信号の収束値ｚ１との比は、高カットオフ係数としての積分係数Ｂ０と、低カットオフ係数としての積分係数Ｂ１との比に等しい。したがって、以下の式（４）が成り立つ。
【００４４】
Ｎ＝ｚ１／ｚ０＝Ｂ１／Ｂ０  ・・・  （４）
【００４５】
ここで、図７を用いて、フィルタ係数切替器８及び乗算値設定器９による乗算値設定処理の一例を説明する。図７は、本実施例における乗算値設定処理の一例を説明するための図である。図７において、「動作クロック」は、ＰＬＬ回路１内で動作する動作クロックのタイムチャートを示し、「フィルタ係数切替器出力」は、ループフィルタ３のフィルタ係数を切り替えるためにフィルタ係数切替器８から出力される信号値のタイムチャートを示す。また、図７において、「設定フィルタ係数Ａ」は、フィルタ係数切替器８によりフィルタ係数としてループフィルタ３に設定される比例係数のタイムチャートを示す。また、図７において、「設定フィルタ係数Ｂ」は、フィルタ係数切替器８によりフィルタ係数としてループフィルタ３に設定される積分係数のタイムチャートを示す。また、図７において、「乗算値」は、乗算値設定器９により可変乗算器３６に設定される乗算値のタイムチャートを示す。
【００４６】
図７に示すように、フィルタ係数切替器８は、ＰＬＬ回路１が起動される場合に、スイッチ６をＯＮ状態に設定し、かつ、スイッチ７をＯＦＦ状態に設定することで、高カットオフ係数としての比例係数Ａ０及び積分係数Ｂ０をループフィルタ３に設定する。このとき、乗算値設定器９は、フィルタ係数切替器８によりループフィルタ３のフィルタ係数の切り換えが行われていないため、乗算値「１」を可変乗算器３６に設定する。これにより、遅延素子３３から出力される遅延信号がそのまま加算器３４へ入力される。
【００４７】
また、フィルタ係数切替器８は、ＰＬＬ回路１が起動されてから所定の時間が経過した場合に、スイッチ６をＯＦＦ状態に設定し、かつ、スイッチ７をＯＮ状態に設定することで、高カットオフ係数を低カットオフ係数に切り替える。すなわち、フィルタ係数切替器８は、低カットオフ係数としての比例係数Ａ１及び積分係数Ｂ１をループフィルタ３に設定する。さらに、フィルタ係数切替器８は、フィルタ係数が切り替えられるタイミングを通知するフィルタ係数切替信号を乗算値設定器９へ出力する。
【００４８】
乗算値設定器９は、フィルタ係数切替器８からフィルタ係数切替信号を受け付けると、フィルタ係数切替信号を受け付けてから所定の時間が経過するまでの期間において、乗算値「Ｎ」を可変乗算器３６に設定する。図７に示す例では、乗算値設定器９は、フィルタ係数切替信号を受け付けてから１動作クロックに相当する時間が経過するまでの期間において、乗算値「Ｎ」を可変乗算器３６に設定する。これにより、遅延素子３３から出力される遅延信号は、可変乗算器３６により乗算値「Ｎ」が乗算されたうえで、加算器３４へ入力される。言い換えると、遅延素子３３から出力される遅延信号に乗算値「Ｎ」が乗算されることによって、加算器３４へ入力される遅延信号の値は、フィルタ係数の切り換えが行われた後の遅延信号の収束値ｚ１に瞬間的に変化する。
【００４９】
一方で、乗算値設定器９は、フィルタ係数切替信号を受け付けてから所定の時間が経過するまでの期間以外の他の期間において、乗算値「１」を可変乗算器３６に設定することで、乗算値「Ｎ」の設定を解除する。これにより、遅延素子３３から出力される遅延信号に乗算値「１」が乗算されるので、加算器３４へ入力される遅延信号の値は、フィルタ係数の切り換えが行われた後の遅延信号の収束値ｚ１に維持される。
【００５０】
次に、図８及び図９を用いて、本実施例における乗算値設定処理による作用を説明する。図８は、本実施例における乗算値設定処理が行われる場合の遅延信号の値の推移を示す図である。図８において、縦軸は、遅延素子３３から出力されて加算器３４へ入力される遅延信号の値を示し、横軸は、ＰＬＬ回路が起動されてからの経過時間［秒］を示す。なお、図８の例では、ＰＬＬ回路１が起動されてから５００秒が経過した場合に、高カットオフ係数が低カットオフ係数に切り替えられるものとする。また、図８の例では、入力信号の周波数偏差が存在するものとする。
【００５１】
乗算値設定器９は、フィルタ係数切替器８によるフィルタ係数の切り換えが行われる場合に、乗算値「Ｎ」を可変乗算器３６に設定する。すると、遅延素子３３から出力される遅延信号に可変乗算器３６にて乗算値「Ｎ」が乗算される。すると、加算器３４へ入力される遅延信号の値は、図８に示すように、フィルタ係数の切り換えが行われる前の遅延信号の収束値ｚ０から、フィルタ係数の切り換えが行われた後の遅延信号の収束値ｚ１に瞬間的に変化する。
【００５２】
図９は、本実施例における乗算値設定処理が行われる場合の出力周波数の推移を示す図である。図９において、縦軸は、入力信号の周波数を基準とした出力周波数の偏差［ｐｐｍ］を示し、横軸は、ＰＬＬ回路１が起動されてからの経過時間［秒］を示す。図９の例では、図８の例と同様に、ＰＬＬ回路１が起動されてから５００秒が経過した場合に、高カットオフ係数が低カットオフ係数に切り替えられるものとする。また、図９の例では、入力信号の周波数偏差が存在するものとする。
【００５３】
フィルタ係数の切り換えが行われる場合に、加算器３４へ入力される遅延信号の値が図８に示した遅延信号の収束値ｚ１に瞬間的に変化することによって、フィルタ係数の切り換えに伴う遅延信号の値の過渡的な変動が発生しなくなる。このため、フィルタ係数の切り換えが行われる場合であっても、ＤＣＯ４において発振される出力周波数は、図９に示すように、入力信号の周波数に維持される。つまり、加算器３４へ入力される遅延信号の値が図８に示した遅延信号の収束値ｚ１に瞬間的に変化される場合には、入力信号の周波数偏差が存在する場合であっても、遅延素子３３の出力値の過渡的な変動に起因した出力周波数の変動が抑制される。
【００５４】
次に、図１０を用いて、本実施例に係るＰＬＬ回路１による処理手順の一例を説明する。図１０は、本実施例に係るＰＬＬ回路による処理手順の一例を示すフローチャートである。
【００５５】
図１０に示すように、ＰＬＬ回路１は、ＰＬＬ回路１が起動されていない場合には（ステップＳ１０１；Ｎｏ）、待機する。一方、フィルタ係数切替器８は、ＰＬＬ回路１が起動された場合には（ステップＳ１０１；Ｙｅｓ）、スイッチ６をＯＮ状態に設定し、かつ、スイッチ７をＯＦＦ状態に設定することで、高カットオフ係数をループフィルタ３に設定する（ステップＳ１０２）。
【００５６】
乗算値設定器９は、フィルタ係数切替器８によりループフィルタ３のフィルタ係数の切り換えが行われていないため、乗算値「１」を可変乗算器３６に設定する（ステップＳ１０３）。
【００５７】
フィルタ係数切替器８は、ＰＬＬ回路１が起動されてから所定の時間が経過していない場合には（ステップＳ１０４；Ｎｏ）、待機する。一方、フィルタ係数切替器８は、ＰＬＬ回路１が起動されてから所定の時間が経過した場合には（ステップＳ１０４；Ｙｅｓ）、以下の処理を行う。すなわち、フィルタ係数切替器８は、スイッチ６をＯＦＦ状態に設定し、かつ、スイッチ７をＯＮ状態に設定することで、高カットオフ係数を低カットオフ係数に切り替える（ステップＳ１０５）。さらに、フィルタ係数切替器８は、フィルタ係数が切り替えられるタイミングを通知するフィルタ係数切替信号を乗算値設定器９へ出力する（ステップＳ１０６）。
【００５８】
乗算値設定器９は、フィルタ係数切替器８からフィルタ係数切替信号を受け付けると、乗算値「Ｎ」を可変乗算器３６に設定する（ステップＳ１０７）。乗算値設定器９は、フィルタ係数切替信号を受け付けてから所定の時間が経過していない場合には（ステップＳ１０８；Ｎｏ）、待機する。一方、乗算値設定器９は、フィルタ係数切替信号を受け付けてから所定の時間が経過した場合には（ステップＳ１０８；Ｙｅｓ）、乗算値「１」を可変乗算器３６に設定することで、乗算値「Ｎ」の設定を解除する（ステップＳ１０９）。
【００５９】
上述したように、本実施例のＰＬＬ回路１は、フィルタ係数の切り換えが行われる場合に、ループフィルタ３の遅延素子３３から出力される遅延信号の値をフィルタ係数の切り換えに応じて変動する遅延信号の収束値に変化させる乗算値「Ｎ」を遅延信号に乗算する。このため、フィルタ係数の切り換えが行われる場合に、ループフィルタ３の加算器３４へ入力される遅延信号の値を、フィルタ係数の切り換えが行われた後の遅延信号の収束値ｚ１に瞬間的に変化させることができる。すると、ループフィルタ３からＤＣＯ４に入力される制御信号の過渡的な変動が抑えられ、結果として、ＤＣＯ４において制御信号を用いて発振される出力周波数の変動が抑えられる。つまり、本実施例によれば、入力信号の周波数に偏差が存在する場合に、フィルタ係数の切り換えに伴う遅延素子３３の出力値の過渡的な変動に起因した出力周波数の変動を抑制することができる。
【００６０】
また、本実施例のＰＬＬ回路１では、可変乗算器３６に設定される乗算値「Ｎ」は、フィルタ係数の切り換えが行われる前の遅延信号の収束値と、フィルタ係数の切り換えが行われた後の遅延信号の収束値とに基づいて、決定される。このため、本実施例によれば、容易に決定される乗算値「Ｎ」を用いて、ループフィルタ３の加算器３４へ入力される遅延信号の値を、フィルタ係数の切り換えが行われた後の遅延信号の収束値ｚ１に瞬間的に変化させることができる。結果として、本実施例によれば、入力信号の周波数に偏差が存在する場合に、遅延素子３３の出力値の過渡的な変動に起因した出力周波数の変動を容易に抑制することができる。
【００６１】
また、本実施例のＰＬＬ回路１は、フィルタ係数が高カットオフ係数から低カットオフ係数に切り替えられてから所定の時間が経過するまでの期間において、乗算値「Ｎ」を遅延信号に乗算し、他の期間において、乗算値「Ｎ」の乗算を行わない。このため、本実施例によれば、フィルタ係数の切り換えの切り換えに伴う遅延素子３３の出力値の過渡的な変動が最も大きい期間において、乗算値「Ｎ」を用いて、加算器３４へ入力される遅延信号の値を遅延信号の収束値ｚ１に瞬間的に変化させることができる。結果的に、本実施例によれば、フィルタ係数の切り換えに伴う遅延素子３３の出力値の過渡的な変動に起因した出力周波数の変動を効率良く抑制することができる。
【符号の説明】
【００６２】
１  ＰＬＬ回路
２  位相比較器
３  ループフィルタ
４  ＤＣＯ
５  分周器
６  スイッチ
７  スイッチ
８  フィルタ係数切替器
９  乗算値設定器
３１−１，３１−２  乗算器
３２−１，３２−２  乗算器
３３  遅延素子
３４  加算器
３５  加算器
３６  可変乗算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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