(57)【要約】【課題】単一導電性の薄膜トランジスタで作製された走査回路を具備する表示装置において、走査回路を構成する薄膜トランジスタのしきい値変動を抑制する。【解決手段】走査回路を構成する単位回路の内部ノードを一定電位に保持するための回路が、クロック信号、あるいは出力信号の振幅よりも小さい振幅のパルス信号で制御される。【選択図】図４ａ
2015025853.tif 000002
【特許請求の範囲】
【請求項１】
単一導電性の薄膜トランジスタで構成され、クロック信号に同期して制御される単位回路が、複数配設された走査回路において、  
前記単位回路が、少なくとも出力回路、リセット回路、及びリセット信号生成回路を具備し、
前記出力回路は、出力端子に前記クロック信号を転送する回路要素と、前記出力端子を一定電圧に維持するための回路要素を具備し、
前記リセット回路は、前記出力端子に前記クロック信号を転送する回路要素を停止させるための機能を有し、
前記リセット信号生成回路は、リセット信号を生成する回路であって、
前記リセット信号は、前記リセット回路を制御し、かつ、前記出力端子を一定電圧にするための回路要素を制御する信号であって、
前記リセット信号の振幅は、前記クロック信号の振幅よりも小さい、
ことを特徴とした走査回路。
【請求項２】
単一導電性の薄膜トランジスタで構成され、クロック信号に同期して制御される単位回路が、複数配設された走査回路において、
前記単位回路が、少なくとも出力回路、リセット回路、リセット信号生成回路、及びリセットキャンセル回路を具備し、
前記出力回路は、出力端子に前記クロック信号を転送する回路要素と、前記出力端子を一定電圧に維持するための回路要素を具備し、
前記リセット回路は、前記出力端子に前記クロック信号を転送する回路要素を停止させるための機能を有し、
前記リセット信号生成回路は、リセット信号を生成する回路であって、
前記リセット信号は、前記リセット回路を制御し、かつ、前記出力端子を一定電圧にするための回路要素を制御する信号であって、
前記リセットキャンセル回路は、前記リセット回路と、前記出力端子を一定電圧にするための回路要素と、を共に停止させる機能を有し、
前記リセット信号の振幅は、前記クロック信号の振幅よりも小さい、
ことを特徴とした走査回路。
【請求項３】
前記リセット信号の下位電圧から上位電圧への電位変動は、前記リセット信号生成回路内のトランジスタが、前記クロック信号に制御されてオン状態となることにより行われ、
前記リセット信号の上位電圧から下位電圧への電位変動は、前記クロック信号が上位電圧から下位電圧への電位変動に応じて、前記リセット信号生成回路内の容量により行われ、
前記リセット信号の振幅は、前記クロック信号の振幅よりも小さい、
ことを特徴とした請求項１、あるいは請求項２に記載の走査回路。
【請求項４】
前記リセット信号の振幅は、前記クロック信号の振幅、前記クロック信号の連結端子と電気的に接続された容量Ａ、及び前記クロック信号の連結端子以外に電気的に接続された容量Ｂによって設定される、
ことを特徴とした請求項１〜３のいずれかに記載の走査回路。
【請求項５】
前記クロック信号の振幅をＶ、前記容量Ａの容量値をＣa、及び前記容量Ｂの容量値をＣbとしたとき、前記リセット信号の振幅が、
【数１】
2015025853.tif 000005
で設定される
ことを特徴とした請求項４に記載の走査回路。
【請求項６】
前記クロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、
かつ、前記リセット信号の位相もＮ相である
ことを特徴とした請求項１〜５のいずれかに記載の走査回路。
【請求項７】
前記クロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、
かつ、前記リセット信号生成回路が、少なくともＮ個の回路要素で構成されていて、
かつ、Ｎ個の前記回路要素が、互いに位相の異なる前記クロック信号に同期して制御される、
ことを特徴とした請求項１〜５のいずれかに記載の走査回路。
【請求項８】
前記クロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、
かつ、前記リセット信号生成回路が、Ｎ個の回路要素で構成されていて、
かつ、Ｎ個の前記回路要素が、少なくとも前記クロック信号に制御されるスイッチと、前記容量Ａと、前記容量Ｂで構成されている
ことを特徴とした請求項１〜５のいずれかに記載の走査回路。
【請求項９】
前記クロック信号の振幅をＶ、前記容量Ａの容量値をＣａ、及び前記容量Ｂの容量値をＣｂとしたとき、
前記スイッチにより、前記リセット信号の上位電圧が設定され、
かつ、前記クロック信号が上位電圧から下位電圧へ遷移することにより、前記リセット信号の上位電圧から、
【数２】
2015025853.tif 000006
で概ね設定される電圧分だけ減少することにより、前記リセット信号の下位電圧が設定される、
ことを特徴とした請求項８に記載の走査回路。
【請求項１０】
前記クロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、
かつ、前記リセット信号生成回路が、Ｎ個の回路要素で構成されていて、
かつ、Ｎ個の前記回路要素が、少なくとも前記リセット信号の上位電圧を、前記クロック信号の上位電圧以下の電圧に制限するためのクランプ回路と、前記容量Ａと、前記容量Ｂで構成されている
ことを特徴とした請求項１〜５のいずれかに記載の走査回路。
【請求項１１】
前記クロック信号の振幅をＶ、前記容量Ａの容量値をＣａ、及び前記容量Ｂの容量値をＣｂとしたとき、
前記クランプ回路により、前記リセット信号の上位電圧が設定され、
かつ、前記クロック信号が上位電圧から下位電圧へ遷移することにより、前記リセット信号の上位電圧から、
【数３】
2015025853.tif 000007
で概ね設定される電圧分だけ減少することにより、前記リセット信号の下位電圧が設定される、
ことを特徴とした請求項１０に記載の走査回路。
【請求項１２】
前記出力回路が、前記クロック信号、前記第１のノード、及び前記出力信号と電気的に接続していて、
前記リセット回路が、前記下位電源、前記リセット信号、前記第１のノード、及び隣接する前記単位回路の前記出力信号、あるいは外部から供給される制御信号と電気的に接続していて、
前記リセット信号生成回路が、前記下位電源、前記リセット電源、前記クロック信号、及び前記リセット信号と電気的に接続されている、
ことを特徴とした請求項１〜９に記載の走査回路。
【請求項１３】
前記出力回路が、前記クロック信号、前記第１のノード、及び前記出力信号と電気的に接続していて、
前記リセット回路が、前記下位電源、前記リセット信号、前記第１のノード、及び隣接する前記単位回路の前記出力信号、あるいは外部から供給される制御信号と電気的に接続していて、
前記リセット信号生成回路が、前記下位電源、前記リセット電源、前記クロック信号、及び前記リセット信号と電気的に接続されていて、
前記リセットキャンセル回路が、前記下位電源、前記第１のノード、及び前記リセット信号のうち、前記出力回路に接続されている前記クロック信号と位相が等しい前記リセット信号と電気的に接続されている、
ことを特徴とした請求項２〜９に記載の走査回路。
【請求項１４】
前記クロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、
前記出力回路が、前記クロック信号を転送するための転送用トランジスタと、第１の容量と、Ｎ個のリセット用トランジスタから構成されていて、
前記リセット回路が、少なくとも２つのトランジスタで構成されていて、
前記リセット信号生成回路が、少なくともＮ個の要素回路で構成されていて、かつ、前記要素回路は、少なくとも１つのトランジスタと第２の容量、及び第３の容量で構成されている、
ことを特徴とした請求項１〜９に記載の走査回路。
【請求項１５】
前記転送用トランジスタのゲートが、前記第１のノード、ドレインが前記クロック信号、ソースが前記出力信号にそれぞれ電気的に接続されていて、前記第１の容量は、前記第１のノード、及び前記出力信号に電気的に接続されていて、前記リセット用トランジスタのゲートは、いずれかの前記リセット信号、全てのソースが前記下位電源、全てのドレインが前記出力信号に電気的に接続されていて、
前記第１のリセット回路の２つのトランジスタのうち、一方のトランジスタのゲートは、前記リセット信号のうち、前記出力回路のトランジスタのドレインに電気的に接続されている前記クロック信号と位相が等しいリセット信号、ソースは前記下位電源、ドレインが前記第１のノードに電気的に接続されていて、
前記リセット信号生成回路の前記要素回路のトランジスタのゲートは前記クロック信号、ソースは前記リセット信号、ドレインは前記リセット電源に電気的に接続されていて、前記第２の容量は、前記クロック信号、及び前記リセット信号に電気的に接続されていて、前記第３の容量は、前記下位電源、あるいはその他の電気配線、及び前記リセット信号に電気的に接続されている、
ことを特徴とした請求項１４記載の走査回路。
【請求項１６】
前記転送用トランジスタのゲートが、前記第１のノード、ドレインが前記クロック信号、ソースが前記出力信号にそれぞれ電気的に接続されていて、前記第１の容量は、前記第１のノード、及び前記出力信号に電気的に接続されていて、前記リセット用トランジスタのゲートは、いずれかの前記リセット信号、全てのソースが前記下位電源、全てのドレインが前記出力信号に電気的に接続されていて、
前記第１のリセット回路の２つのトランジスタのうち、一方のトランジスタのゲートは、前記リセット信号のうち、前記出力回路のトランジスタのドレインに電気的に接続されている前記クロック信号と位相が等しいリセット信号、ソースは前記下位電源、ドレインが前記第１のノードに電気的に接続されていて、
前記リセット信号生成回路の前記要素回路のトランジスタのソースは前記下位電源、ドレインが前記リセット信号、ゲートは前記リセット信号のうち、ドレインに接続されている前記リセット信号とは別のリセット信号が電気的に接続されていて、前記第２の容量は、前記クロック信号、及び前記リセット信号に電気的に接続されていて、前記第３の容量は、前記下位電源、あるいはその他の電気配線、及び前記リセット信号に電気的に接続されている、
ことを特徴とした請求項１４記載の走査回路。
【請求項１７】
前記転送用トランジスタのゲートが、前記第１のノード、ドレインが前記クロック信号、ソースが前記出力信号にそれぞれ電気的に接続されていて、前記第１の容量は、前記第１のノード、及び前記出力信号に電気的に接続されていて、前記リセット用トランジスタのゲートは、いずれかの前記リセット信号、全てのソースが前記下位電源、全てのドレインが前記出力信号に電気的に接続されていて、
前記第１のリセット回路の２つのトランジスタのうち、一方のトランジスタのゲートは、前記リセット信号のうち、前記出力回路のトランジスタのドレインに電気的に接続されている前記クロック信号と位相が等しいリセット信号、ソースは前記下位電源、ドレインが前記第１のノードに電気的に接続されていて、
前記リセット信号生成回路の前記要素回路のトランジスタのゲート、及びソースが前記リセット信号、ドレインが前記リセット電源に電気的に接続されていて、前記第２の容量は、前記クロック信号、及び前記リセット信号に電気的に接続されていて、前記第３の容量は、前記下位電源、あるいはその他の電気配線、及び前記リセット信号に電気的に接続されている、
ことを特徴とした請求項１４記載の走査回路。
【請求項１８】
前記リセット信号の下位電圧が、前記クロック信号の下位電圧よりも低い、
ことを特徴とした請求項１〜１７のいずれかに記載の走査回路。
【請求項１９】
前記リセット信号の上位電圧を設定するためのトランジスタのゲートに容量Ｃの第１の電極が接続されていて、容量Ｃの第２の電極にクロック信号が接続されていることを特徴とした、
請求項１〜５のいずれかに記載の走査回路。
【請求項２０】
請求項１〜１９のいずれかに記載した、前記走査回路を具備した表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の走査回路に関し、特に単一導電性の薄膜トランジスタで作製された走査回路に関する。
【背景技術】
【０００２】
アモルファスシリコン薄膜トランジスタ（以下、ａ−Ｓｉ  ＴＦＴ）を利用した表示装置は、携帯機器用モニター等、小型パネルから、パーソナルコンピュータ用のモニター、大画面薄型テレビ等、大型パネルまで幅広く使用されるようになっている。一般的には、表示エリアを構成する画素アレイのみａ−Ｓｉ  ＴＦＴで形成し、画素を駆動するためのゲート駆動回路は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）技術を用いたＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が利用されていた。
【０００３】
近年、ディスプレイの製造原価の節減や、額縁（ディスプレイの外形から、表示エリアまでの距離）長さの低減を目的として、画素アレイと同時に、ゲート駆動回路を形成する技術に関する開発が活発となっている。ａ−Ｓｉ  ＴＦＴのような単一導電性トランジスタによるゲート駆動回路を形成するには、一般的には以下の特許文献に開示されているようなダイナミックな単位回路が用いられる。
【０００４】
特許文献１の単位回路について図１０を用いて説明する。図１０より、特許文献１の単位回路は、単一導電性トランジスタで構成されたダイナミックな単位回路の一例である。ＩＮＰＵＴがハイレベルになると、トランジスタ１８、及び２１が共にオン状態となり、Ｐ１を（ＶＤＤ−Ｖｔｈ）に、Ｐ２をＶＳＳにそれぞれ設定する。ここで、Ｖｔｈは、トランジスタ１８、及び２１のしきい値電圧である。Ｐ１の電位上昇により、トランジスタ１６がオン状態となる。また、Ｐ２がＶＳＳとなったため、トランジスタ１７、及び１９はオフ状態となる。次にＩＮＰＵＴがローレベルになると、ノードＰ１がフローティング状態となる。この状態においてクロック信号Ｃ１がローレベルからハイレベルになるとＯＵＴＰＵＴ１の電位が上昇する。このとき、図示されていないトランジスタ１６のノードＰ１〜ノード１３（ＯＵＴＰＵＴ１）間の寄生容量を介して、ブートストラップ効果によりフローティング状態であるＰ１の電位も上昇する。従って、ノードＰ１はハイレベル以上の電位に上昇するため、トランジスタ１６のゲートには高電圧の信号が印加されるため、クロック信号Ｃ１のハイレベルが減衰することなくＯＵＴＰＵＴ１に転送される。クロック信号Ｃ３がハイレベルになると、トランジスタ２０がオン状態となるため、ノードＰ２を（ＶＤＤ−Ｖｔｈ）に設定する。ここでＶｔｈは、トランジスタ２０のしきい値電圧である。これにより、トランジスタ１７、及び１９がオン状態となるため、ノードＰ１、及びＯＵＴＰＵＴ１をそれぞれＶＳＳに設定することにより回路の誤動作を防止している。
【０００５】
特許文献１の構成では、ＯＵＴＰＵＴ１がローレベルの間、トランジスタ１７、及びトランジスタ１９が常にオン状態となって、ノードＰ１、あるいはＯＵＴＰＵＴ１をＶＳＳへプルダウンしている。つまり、トランジスタ１７、及び１９には、ゲートにハイレベルの電圧、ソース、あるいはドレイン端子にローレベルの電圧が印加されている。このバイアス状態を、以下、「プラスゲートストレス」と呼称する。仮に当該回路をａ−Ｓｉ  ＴＦＴで形成した場合、「プラスゲートストレス」により、しきい値電圧の変動が大きくなるという問題がある。上記特許文献１の問題点を鑑みて、以下のような解決案が開示されている。
【０００６】
特許文献２の単位回路について図１１を用いて説明する。図１１より、特許文献２の単位回路は、トランジスタ１８、２５、１６、１７、及び容量ＣＢで構成されており、一般的な単一導電性トランジスタを用いたダイナミックな単位回路である。入力（スタート信号、あるいは前段のＯＵＴ信号であるＯＵＴｎ−１）がトランジスタ１８に入力されると、ノードＰ１が、ＶＳＳから、（ＶＤＤ−Ｖｔｈ）に上昇し、容量ＣＢに充電される。これによりトランジスタ１６は導通状態となる。入力部がローレベルとなり、変わってＣ１端子にクロック信号のハイレベルが入力されると、ノードＰ１はフローティング状態となる。このとき、トランジスタ１６が導通状態となっているので、ＯＵＴｎの電位もＶＳＳから上昇する。つまり容量ＣＢの片側の電極が電位上昇したため、ブートストラップ効果により、もう一方の電極（ノードＰ１）の電位も上昇する。これにより、トランジスタ１６には高電圧のゲート信号が印加されることとなり、Ｃ１端子よりクロックのハイレベルがＯＵＴｎへ転送される。このとき、トランジスタ１７は、外部電圧Ｖｃ１を受けてオン状態となっているが、トランジスタ１６よりも電流駆動能力が低く設定されているため、ＯＵＴｎは減衰することなく出力される。出力動作が完了すると、ＯＵＴｎはトランジスタ１７により、ＶＳＳへプルダウンされることとなる。つまり、トランジスタ１７は、ほとんどの期間に「プラスゲートストレス」がかかっている状態となっている。（本構成では、出力時に貫通電流が流れるため、消費電力の点で問題がある。）
【０００７】
また、特許文献３の単位回路について図１２を用いて説明する。これも図１１と同様、単一導電性トランジスタを用いたダイナミックな単位回路であり、この回路構成では、ノードＪ１をローレベル（Ｖｏｆｆ）に維持するトランジスタペア（Ｔ３、Ｔ４）、ノードＪ２をローレベルに維持するトランジスタ（Ｔ８）、ノードＪ３をローベルに維持するトランジスタ（Ｔ１１）、及びＯＵＴをローレベルに維持するためのトランジスタペア（Ｔ５、Ｔ６）がＬＣＬＫ１、あるいはＬＣＬＫ２でゲート制御されている。すなわち、当該トランジスタには、５０％のデューティでかつ、ＬＣＬＫ１（ＬＣＬＫ２）の電圧レベル（出力信号と同等レベル）での「プラスゲートストレス」がかかっている状態である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５，２２２，０８２号  ＦＩＧ．２  本文  Ｐ６  ３７行目〜
【特許文献２】特開平０８−８７８９７号公報  Ｐ６  図３  段落００１３〜
【特許文献３】特開２００６−３５１１７１号公報  Ｐ１８  図５  段落００３６〜
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述の特許文献２、及び特許文献３をもってしても、単一導電性の薄膜トランジスタによる単位回路に適用するには、しきい値電圧の変動による回路の誤動作を回避するには至らない。
【００１０】
発明者が行った実験によると、高温状態において、薄膜トランジスタに「プラスゲートストレス」をかけ、一定時間毎に当該薄膜トランジスタの特性を評価したところ、しきい値電圧の変動量は時間の経過と共に増大し、かつ、ゲート電圧に依存することがわかった。図１３は、３種類のゲート電圧（Ｖａ＞Ｖｂ＞Ｖｃ）について行った結果（ａ〜ｃ）を模式的に示している。この結果は、５０％、あるいは２５％のデューティ駆動についても同等のしきい値電圧の変動量であった。
【００１１】
従って、図１１に示した構成のように一定の外部電圧Ｖｃ１がゲートに印加されている状態、あるいは図１２に示した出力信号レベルの高電圧でのクロック信号がゲートに印加されている状態では、薄膜トランジスタのしきい値電圧の変動が大きくなる。しきい値変動が大きくなると、薄膜トランジスタのゲート、ソース、及びドレイン端子に所望の電圧が印加されたときの電流値が設計どおりとならなくなり、所望の動作が得られない不具合が発生してしまう。つまり、従来技術を用いた走査回路では、回路の誤動作が発生し、表示装置として適用することが不可能となる。
【００１２】
本発明の目的は、回路を構成するトランジスタのしきい値電圧の変動を抑制した走査回路を提供することにある。また、その走査回路を具備した表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記問題を解決するため、本発明の走査回路は、単一導電性の薄膜トランジスタで構成され、クロック信号に同期して制御される単位回路が、複数配設されていて、単位回路が、少なくとも出力回路、リセット回路、及びリセット信号生成回路を具備し、出力回路は、出力端子に前記クロック信号を転送する回路要素と、出力端子を一定電圧に維持するための回路要素を具備し、リセット回路は、出力端子にクロック信号を転送する回路要素を停止させるための機能を有し、リセット信号生成回路は、リセット信号を生成する回路であって、リセット信号は、リセット回路を制御し、かつ、出力端子を一定電圧にするための回路要素を制御する信号であって、リセット信号の振幅は、クロック信号の振幅よりも小さいことを特徴としている（図４ａ、図５ａ）。
【００１４】
また、本発明の走査回路の単位回路は、少なくとも出力回路、リセット回路、リセット信号生成回路、及びリセットキャンセル回路を具備し、出力回路は、出力端子に前記クロック信号を転送する回路要素と、出力端子を一定電圧に維持するための回路要素を具備し、リセット回路は、出力端子にクロック信号を転送する回路要素を停止させるための機能を有し、リセット信号生成回路は、リセット信号を生成する回路であって、リセット信号は、リセット回路を制御し、かつ、出力端子を一定電圧にするための回路要素を制御する信号であって、リセットキャンセル回路は、リセット回路と、出力端子を一定電圧にするための回路要素と、を共に停止させる機能を有し、リセット信号の振幅は、クロック信号の振幅よりも小さいことを特徴としている（図４ａ）。
【００１５】
また、本発明の走査回路のリセット信号の下位電圧から上位電圧への電位変動は、リセット信号生成回路内のトランジスタが、クロック信号に制御されてオン状態となることにより行われ、リセット信号の上位電圧から下位電圧への電位変動は、クロック信号が上位電圧から下位電圧への電位変動に応じてリセット信号生成回路内の容量により行われ、リセット信号の振幅は、クロック信号の振幅よりも小さいことを特徴としている（図４ａ）。
【００１６】
また、本発明の走査回路のリセット信号の振幅は、クロック信号の振幅、クロック信号に接続された容量Ａ、及び前記クロック信号以外に接続された容量Ｂによって設定されることを特徴としている（図５ａ）。
【００１７】
また、本発明の走査回路を構成する単位回路において、クロック信号の振幅をＶ、容量Ａの容量値をＣａ、及び容量Ｂの容量値をＣｂとしたとき、リセット信号の振幅が、（Ｃａ／（Ｃａ＋Ｃｂ）×Ｖ）で概ね設定されることを特徴としている（図５ａ）。
【００１８】
また、本発明の走査回路のクロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、リセット信号の位相もＮ相であることを特徴としている（図５ｃ）。
【００１９】
さらに、本発明の走査回路のクロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、リセット信号生成回路が、少なくともＮ個の回路要素で構成されていて、Ｎ個の回路要素が、互いに位相の異なるクロック信号に同期して制御されることを特徴としている（図４ｄ、図４ｅ）。
【００２０】
加えて、本発明の走査回路のクロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、リセット信号生成回路が、Ｎ個の回路要素で構成されていて、Ｎ個の回路要素が、少なくともクロック信号に制御されるスイッチと、容量Ａと、容量Ｂで構成されていることを特徴としている（図４ｅ）。
【００２１】
その他に、本発明の走査回路のクロック信号の振幅をＶ、容量Ａの容量値をＣａ、及び容量Ｂの容量値をＣｂとしたとき、スイッチにより、リセット信号の上位電圧が設定され、クロック信号が上位電圧から下位電圧へ遷移することにより、リセット信号の上位電位から、（Ｃａ／（Ｃａ＋Ｃｂ）×Ｖ）で概ね設定される電圧分だけ減少することにより、リセット信号の下位電圧が設定されることを特徴としている（図７）。
【００２２】
一方、本発明の走査回路のクロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、リセット信号生成回路が、Ｎ個の回路要素で構成されていて、Ｎ個の回路要素が、少なくともリセット信号の上位電圧を、クロック信号の上位電圧以下の電圧に制限するためのクランプ回路と、容量Ａと、容量Ｂで構成されていることを特徴としている（図９）。
【００２３】
また、本発明の走査回路のクロック信号の振幅をＶ、容量Ａの容量値をＣａ、及び容量Ｂの容量値をＣｂとしたとき、クランプ回路により、リセット信号の上位電圧が設定され、クロック信号が上位電圧から下位電圧へ遷移することにより、リセット信号の上位電位から、（Ｃａ／（Ｃａ＋Ｃｂ）×Ｖ）で概ね設定される電圧分だけ減少することにより、リセット信号の下位電圧が設定されることを特徴としている（図９）。
【００２４】
また、本発明の走査回路の出力回路が、クロック信号、第１のノード、及び出力信号と電気的に接続していて、リセット回路が、下位電源、リセット信号、第１のノード、及び隣接する単位回路の出力信号、あるいは外部から供給される制御信号と電気的に接続していて、リセット信号生成回路が、下位電源、リセット電源、クロック信号、及びリセット信号と電気的に接続されていることを特徴としている（図４ａ）。
【００２５】
また、本発明の走査回路の出力回路が、クロック信号、第１のノード、及び出力信号と電気的に接続していて、リセット回路が、下位電源、リセット信号、第１のノード、及び隣接する単位回路の出力信号、あるいは外部から供給される制御信号と電気的に接続していて、リセット信号生成回路が、下位電源、リセット電源、クロック信号、及びリセット信号と電気的に接続されていて、リセットキャンセル回路が、下位電源、第１のノード、及びリセット信号のうち、出力回路に接続されているクロック信号と位相が等しい前記リセット信号と電気的に接続されていることを特徴としている（図４ａ）。
【００２６】
また、本発明の走査回路のクロック信号の位相が、Ｎ相（Ｎは２以上の自然数）であり、出力回路が、クロック信号を転送するための転送用トランジスタと、第１の容量と、Ｎ個のリセット用トランジスタから構成されていて、リセット回路が、少なくとも２つのトランジスタで構成されていて、リセット信号生成回路が、少なくともＮ個の要素回路で構成されていて、要素回路は、少なくとも１つのトランジスタと第２の容量、及び第３の容量で構成されていることを特徴としている（図４ａ）。
【００２７】
また、本発明の走査回路の転送用トランジスタのゲートが、第１のノード、ドレインがクロック信号、ソースが出力信号にそれぞれ電気的に接続されていて、第１の容量は、第１のノード、及び出力信号に電気的に接続されていて、リセット用トランジスタのゲートは、いずれかのリセット信号、全てのソースが下位電源、全てのドレインが出力信号に電気的に接続されていて、第１のリセット回路の２つのトランジスタのうち、一方のトランジスタのゲートは、リセット信号のうち、出力回路のトランジスタのドレインに電気的に接続されているクロック信号と位相が等しいリセット信号、ソースは下位電源、ドレインが第１のノードに電気的に接続されていて、リセット信号生成回路の要素回路のトランジスタのゲートはクロック信号、ソースはリセット信号、ドレインはリセット電源に電気的に接続されていて、第１の容量は、クロック信号、及びリセット信号に電気的に接続されていて、第２の容量は、下位電源、あるいはその他の電気配線、及び前記リセット信号に電気的に接続されていることを特徴としている（図４ａ）。
【００２８】
また、本発明の走査回路の転送用トランジスタのゲートが、第１のノード、ドレインがクロック信号、ソースが出力信号にそれぞれ電気的に接続されていて、第１の容量は、第１のノード、及び出力信号に電気的に接続されていて、リセット用トランジスタのゲートは、いずれかのリセット信号、全てのソースが下位電源、全てのドレインが出力信号に電気的に接続されていて、第１のリセット回路の２つのトランジスタのうち、一方のトランジスタのゲートは、リセット信号のうち、出力回路のトランジスタのドレインに電気的に接続されているクロック信号と位相が等しいリセット信号、ソースは下位電源、ドレインが第１のノードに電気的に接続されていて、リセット信号生成回路の要素回路のトランジスタのソースは下位電源、ドレインがリセット信号、ゲートはリセット信号のうち、ドレインに接続されているリセット信号とは別のリセット信号が電気的に接続されていて、第１の容量は、クロック信号、及びリセット信号に電気的に接続されていて、第２の容量は、下位電源、あるいはその他の電気配線、及びリセット信号に電気的に接続されていることを特徴としている（図７）。
【００２９】
また、本発明の走査回路の転送用トランジスタのゲートが、第１のノード、ドレインがクロック信号、ソースが出力信号にそれぞれ電気的に接続されていて、第１の容量は、第１のノード、及び出力信号に電気的に接続されていて、リセット用トランジスタのゲートは、いずれかのリセット信号、全てのソースが下位電源、全てのドレインが出力信号に電気的に接続されていて、第１のリセット回路の２つのトランジスタのうち、一方のトランジスタのゲートは、リセット信号のうち、出力回路のトランジスタのドレインに電気的に接続されているクロック信号と位相が等しいリセット信号、ソースは下位電源、ドレインが第１のノードに電気的に接続されていて、リセット信号生成回路の要素回路のトランジスタのゲート、及びソースがリセット信号、ドレインがリセット電源に電気的に接続されていて、第１の容量は、クロック信号、及びリセット信号に電気的に接続されていて、第２の容量は、下位電源、あるいはその他の電気配線、及びリセット信号に電気的に接続されていてことを特徴としている（図９）。
【００３０】
また、本発明の走査回路におけるリセット信号の下位電圧は、クロック信号の下位電圧よりも低いことを特徴としている（図５ａ）。
【００３１】
また、本発明の走査回路を具備した表示装置が開示される（図１、及び図２）。
【発明の効果】
【００３２】
本発明の効果は、走査回路を構成する単一導電性薄膜トランジスタのしきい値電圧の変動を抑制することにある。
その理由は、走査回路の構成要素である、単位回路内のリセット回路を構成するトランジスタのゲートに、低振幅のパルス信号を供給することができるためである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１の表示装置の構成を示す斜視図である。
【図２】本発明の実施例１の第２の基板の構成を示す斜視図である。
【図３ａ】本発明の実施例１の走査回路の構成を示すブロック図である。
【図３ｂ】本発明の実施例１の走査回路の別の構成を示すブロック図である。
【図３ｃ】本発明の実施例１の走査回路の別の構成を示すブロック図である。
【図４ａ】本発明の実施例１の単位回路の構成を示すブロック図である。
【図４ｂ】本発明の実施例１の単位回路の構成を示す回路図である。
【図４ｃ】本発明の実施例１の単位回路の別の構成を示す回路図である。
【図４ｄ】本発明の実施例１の単位回路の別の構成を示す回路図である。
【図４ｅ】本発明の実施例１の単位回路内のリセット信号生成回路の別の構成を示す回路図である。
【図５ａ】本発明の実施例１の単位回路の動作を表すタイミングチャートである。
【図５ｂ】本発明の実施例１の単位回路の動作を表すタイミングチャートである。
【図５ｃ】本発明の実施例１の単位回路の動作を表すタイミングチャート
【図６】本発明の実施例２の走査回路の構成を示すブロック図である。
【図７】本発明の実施例２の単位回路の構成を示す回路図である。
【図８】本発明の実施例２の単位回路の動作を示すタイミングチャートである。
【図９】本発明の実施例３の単位回路の構成を示す回路図である。
【図１０】本発明の従来技術１の構成を示す回路図である。
【図１１】本発明の従来技術２の構成を示す回路図である。
【図１２】本発明の従来技術３の構成を示す回路図である。
【図１３】本発明の実験結果を示すグラフである。
【図１４】本発明の実施例４の単位回路の構成を示す回路図である。
【発明を実施するための形態】
【００３４】
以下、図面に基づいて本発明に係る実施形態の走査回路、及び表示装置について説明する。
【００３５】
［実施例１］
［構成の説明］
図を参照しながら本発明実施例１の構成について説明する。
【００３６】
図１は、実施例１の表示装置の構成を示す斜視図、図２は、実施例１の第１の基板の構成を示す斜視図、図３ａ〜３ｃは、実施例１の走査回路の構成を示すブロック図、図４ａ〜４ｅは、実施例１の単位回路の構成を示す回路図
をそれぞれ示す。
【００３７】
図１より、実施例１の表示装置は、第１の基板１、第２の基板２、表示部３、駆動回路４、及び接続ケーブル１０で概ね構成されている。
【００３８】
図２より、実施例１の第１の基板１の構成は、駆動回路４、画素アレイ５、走査回路６、走査線７、及び接続ケーブル１０で概ね構成されている。図示されていない外部接続機器から出力された信号が、接続ケーブル１０を経由して駆動回路４へ入力され、また、駆動回路４から出力された信号は、制御信号線１１を経由して走査回路６、あるいは画素アレイ５に供給される。走査回路６の出力信号は、走査線７を経由して画素アレイ５に出力される。画素アレイ５は、駆動回路４、及び走査回路６からそれぞれ出力された信号を受けて各画素を制御する。この制御により、図１の表示部３より所望の映像を表示することが可能となる。
【００３９】
図３ａ〜図３ｃより、実施例１の走査回路６の構成として、３種類の構成例を挙げる。
【００４０】
図３ａより、単一導電性の薄膜トランジスタで構成される複数の単位回路８（ＵＲ（１）〜（３），・・・，ＵＲ（Ｎ−２）〜ＵＲ（Ｎ））が配設され、各々の単位回路８と走査線７（ＯＵＴ（１）〜ＯＵＴ（Ｎ））が接続されている。ここで、Ｎは２以上の自然数とし、画素アレイ５の縦方向の画素数によって確定される値である。制御信号線１１を経由して制御信号が走査回路６に入力されると、各々の単位回路が制御され、走査線７に出力信号が供給される。走査回路６に入力される制御信号線１１は、スタート信号ＳＴ、リセット電圧ＶＲ、最終段制御信号ＶＯ、下位電源ＶＧＬ、及び２相のクロック信号ＣＬＫ１、ＣＬＫ２で構成されている。単位回路８は、複数の端子（ＩＮ１、ＩＮ２、ＶＲ、ＶＧＬ、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、及びＯＵＴ）を有している。初段の単位回路８（ＵＲ（１））のＩＮ１には、スタート信号ＳＴが接続される。また、２段目（ＵＲ（２））以降は、前段のＯＵＴが接続される。また、ＣＬＫ（ｎ）、及びＣＬＫ（ｎ＋１）には、クロック信号ＣＬＫ１、ＣＬＫ２のいずれかが制御のために接続される。例えばＵＲ（１）のＣＬＫ（ｎ）にはＣＬＫ１が、ＣＬＫ（ｎ＋１）にはＣＬＫ２がそれぞれ接続され、ＵＲ（２）のＣＬＫ（ｎ）にはＣＬＫ２が、ＣＬＫ（ｎ＋１）にはＣＬＫ１がそれぞれ接続される。ＵＲ（３）以降については、ＵＲ（１）とＵＲ（２）の接続関係が繰り返される。ＯＵＴは、走査線７に接続されるとともに、前の段の単位回路８のＩＮ２、及び次の段の単位回路８のＩＮ１にそれぞれ接続されている。最終段（ＵＲ（Ｎ））のＯＵＴ（ｎ＋１）には、最手段制御信号ＶＯが接続される。
【００４１】
図３ｂより、別の走査回路６の構成は、単位回路８の端子のうち、下位電源ＶＧＬが上位電源ＶＧＨに変更となっている。これに伴い、制御信号線１１も下位電源ＶＧＬから、上位電源ＶＧＨに変更となっている。
【００４２】
図３ｃより、別の走査回路６の構成は、単位回路８の端子のうち、クロック信号が、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、ＣＬＫ（ｎ＋２）、及びＣＬＫ（ｎ＋３）の４つに変更されている。これに伴い、制御信号線１１も、ＣＬＫ１〜ＣＬＫ４の４本に変更されている。
【００４３】
図４ａに実施例１の単位回路８の基本構成を示すブロック図を示す。実施例１の単位回路８は、リセット信号生成回路１２、リセットキャンセル回路１３、入力回路１４、リセット回路１５、及び出力回路１７から概ね構成されている。また、端子として入力信号ＩＮ１、及びＩＮ２、クロック信号ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、出力信号ＯＵＴ、リセット電圧ＶＲ、及び下位電圧ＶＧＬを備えている。また、上記各回路、及び各端子を電気的に接続するノードとして、Ｎ１、ＲＳＴ１、及びＲＳＴ２を備えている。
【００４４】
リセット信号生成回路１２は、クロック信号の入力端子ＣＬＫ（ｎ）、及びクロック信号の入力端子ＣＬＫ（ｎ＋１）に制御されることにより、ＲＳＴ１、及びＲＳＴ２の電位を、ＶＲ、あるいはＶＧＬに制御する回路である。
【００４５】
リセットキャンセル回路１３は、ノードＮ１の電位により、ＲＳＴ１、あるいはＲＳＴ２をＶＧＬに設定する回路である。
【００４６】
入力回路１４は、ＩＮ１端子の信号を受けてノードＮ１を制御する回路である。
【００４７】
リセット回路１５は、ＩＮ２、ＲＳＴ１、及びＲＳＴ２の信号を受けて、ノードＮ１をＶＧＬに設定する回路である。
【００４８】
出力回路１７は、ノードＮ１、ＲＳＴ１、及びＲＳＴ２の電位により、ＯＵＴ端子の電位を制御する回路である。
より具体的な回路として、図４ｂ〜図４ｅに実施例１の単位回路８の構成例を示す。
【００４９】
図４ｂより、実施例１の単位回路８は、複数のＮＭＯＳトランジスタ（Ｔｒ１〜Ｔｒ６）、容量（Ｃ１〜Ｃ５）、配線、及び端子で構成され、図のように接続されている。また、ノードＮ１は、トランジスタＴｒ３のゲート端子、及びトランジスタＴｒ１のソース、あるいはドレイン端子、トランジスタＴｒ２Ａ〜Ｔｒ２Ｂのソース、あるいはドレイン端子、トランジスタＴｒ６のゲート、及び容量Ｃ１にそれぞれ接続されている。
【００５０】
Ｔｒ１は、ＩＮ１の電位によりゲート制御され、ノードＮ１の電位を上昇させる機能を有する。Ｔｒ２Ａ（Ｔｒ２Ｂ）は、ＲＳＴ１（ＲＳＴ２）の電位によりゲート制御され、ノードＮ１をＶＧＬに設定する機能を有する。Ｔｒ３は、ノードＮ１の電位によりゲート制御され、ＣＬＫ（ｎ）に接続されたクロック信号をＯＵＴに供給する、あるいはＣＬＫ（ｎ）とＯＵＴを遮断する機能を有する。Ｔｒ４Ａ（Ｔｒ４Ｂ）は、ＲＳＴ２の電位によりゲート制御され、ＯＵＴをＶＧＬに設定する機能を有する。Ｔｒ５Ａ（Ｔｒ５Ｂ）は、ＣＬＫ（ｎ）（  ＣＬＫ（ｎ＋１）  ）によりゲート制御され、ＲＳＴ１（ＲＳＴ２）をＶＲに設定する機能を有する。Ｔｒ６は、ノードＮ１の電位によりゲート制御され、ＲＳＴ１をＶＧＬに設定する。容量Ｃ２、及びＣ３は、一方の端子がＲＳＴ１に接続され、もう一方の端子がそれぞれＶＧＬ、及びＣＬＫ（ｎ）に接続されていることにより、ＣＬＫ（ｎ）の電位変動を受けて、ＲＳＴ１の電位を減少させる機能を有する。容量Ｃ４、及びＣ５は、一方の端子がＲＳＴ２に接続され、もう一方の端子がそれぞれ下位電圧電源ＶＧＬ、及びクロック信号の入力端子ＣＬＫ（ｎ＋１）に接続されていることにより、ＣＬＫ（ｎ＋１）の電位変動を受けて、ＲＳＴ２の電位を減少させる。
【００５１】
図４ｃより、実施例１の単位回路８の別の構成は、複数のＰＭＯＳトランジスタ（Ｔｒ１〜Ｔｒ６）、容量（Ｃ１〜Ｃ５）、配線、リセット信号生成回路１２、及び端子で構成されている。図４ｂの構成と異なり、トランジスタがＰＭＯＳで構成されているため、下位電源ＶＧＬのかわりに上位電源ＶＧＨが設けられている。
【００５２】
図４ｄ、及び図４ｅより、実施例１の単位回路８の別の構成は、複数のＮＭＯＳトランジスタ（Ｔｒ１〜Ｔｒ６）、容量（Ｃ１〜Ｃ８）、配線、リセット信号生成回路１２、及び端子で構成されている。図４ｂ、あるいは図４ｃの構成とは異なり、本構成は、４相クロック信号に対応している。従って、出力回路１７のＯＵＴ端子をＶＧＬに設定するトランジスタが、４個（Ｔｒ４Ａ〜４Ｂ）に増加している。また、クロック信号の端子ＣＬＫ（ｎ）〜ＣＬＫ（ｎ＋３）、ノードＲＳＴ１〜ＲＳＴ４も同様に増大している。
【００５３】
ここで、図４ａ〜４ｅに示した回路構成、及びそれぞれのトランジスタ、及び容量の接続等は、望ましい様態の一例であって、この限りではない。また、各トランジスタ、及び容量の物理的な形状、及び大きさについては、後述の［動作の説明］における回路動作を十分な動作マージンを実現できるように設計されることが望ましい。
【００５４】
特に、Ｔｒ５Ａ、及びＴｒ６の組み合わせは、Ｔｒ５Ａよりも、Ｔｒ６の駆動能力が高くなるように設計されることにより、Ｔｒ６がオン状態となった場合、Ｔｒ５Ａの動作状態に依存せずＲＳＴ１を確実にＶＧＬに設定しうる、あるいはＴｒ２Ａ、及びＴｒ４Ａを確実にオフ状態に設定しうるような構成であることが望ましい。
【００５５】
また、Ｃ２〜Ｃ５の容量値は、Ｔｒ２Ａ、及びＴｒ４Ａ（Ｔｒ４Ｂ）のゲート容量、及びＴｒ５Ａ（Ｔｒ５Ｂ）、及びＴｒ６のゲート−ソース（あるいはドレイン）間容量の総量と比較して、１０倍以上の容量値であることが望ましく、さらには、１００倍以上の容量値であれば、Ｃ２〜Ｃ５の容量値の設定により、ＲＳＴ１、あるいはＲＳＴ２の制御をより正確に行うことが可能となる。このように、実施例１における表示装置を駆動する走査回路は、その構成要素である単位回路８において、出力信号ＯＵＴ（ｎ）をＶＧＬに維持し、かつ、フローティングにならないように設定するトランジスタが複数設置されていている（例えば図４ｂにおけるＴｒ４Ａ〜４Ｂ）。
【００５６】
これらのトランジスタに供給されるゲート信号は、後述の［動作の説明］に記載の回路動作を行うことにより、低振幅のパルス信号が供給されることとなり、当該トランジスタは、リセット信号による低振幅のデューティ駆動が適用される。これにより、クロック信号の振幅と同じ振幅で駆動した場合と比較してトランジスタのしきい値電圧の変動が抑えられるため、走査回路の信頼性を改善した表示装置が実現できる。
【００５７】
［動作の説明］
実施例１の動作について、図３ａ、図４ｂ、及び図５ａを用いて説明する。
【００５８】
図５ａは、図４ｂに示した実施例１の単位回路８の構成例の動作を表すタイミングチャートを示す。横軸は時間（ｔ（１）〜（１７），・・・，ｔ（ｕ）〜ｔ（ｚ））、縦軸は各信号の電位をそれぞれ示している。入力信号ＩＮ１（初段の単位回路８に対しては、ＳＴ）、クロック信号ＣＬＫ１〜２、最終段制御信号ＶＯ、及び出力信号ＯＵＴ（１）〜ＯＵＴ（Ｎ）は、上位電圧ＶＧＨから、下位電圧ＶＧＬまでの振幅の信号である。また、リセット信号ＲＳＴ１〜２は、リセット電圧ＶＲから、任意の電圧Ｖ３までの振幅の信号である。ここで、リセット電圧ＶＲは、上位電圧ＶＧＨよりも低い電圧であり、Ｖ３は、下位電圧ＶＧＬ以下の電圧である。また、これらの入力信号は、オン／オフ比が５０％とはならない。例えばＣＬＫ１を例にすると、ＶＧＨとなる期間は、ｔ（３）〜ｔ（４）であり、ＶＧＬとなる期間である、ｔ（４）〜ｔ（７）の方が長く設定される。
【００５９】
初段の単位回路８（ＵＲ（１））の動作について説明する。ＵＲ（１）において、図４ｂのＣＬＫ（ｎ）にはＣＬＫ１が、ＣＬＫ（ｎ＋１）にはＣＬＫ２がそれぞれ接続されている。
【００６０】
時間ｔ（１）において、ＳＴ、及びＣＬＫ２が、ＶＧＬからＶＧＨへ遷移する。これにより、トランジスタＴｒ１がオン状態となるため、ノードＮ１は、ＶＧＬからＶ１（＝ＶＧＨ−Ｖｔｈ）まで遷移する。ここでＶｔｈはＴｒ１のしきい値電圧である。ノードＮ１の電位上昇によりＴｒ３がオン状態となる。
【００６１】
次に、時間ｔ（２）において、ＳＴ、及びＣＬＫ２はＶＧＨからＶＧＬに遷移する。これにより、Ｔｒ１、Ｔｒ５Ｂがオフ状態となる。ＲＳＴ１、及びＲＳＴ２がＶＧＬであることから、Ｔｒ２Ａ、及びＴｒ２Ｂがオフ状態であるため、ノードＮ１はフローティング状態となる。
【００６２】
次に、時間t（３）において、ＣＬＫ１がＶＧＬからＶＧＨに遷移するため、オン状態であるＴｒ３を通過して、ＯＵＴ（ｎ）の電位が上昇する。これにより、容量Ｃ１の片側の電極であるＯＵＴの電位が上昇したため、フローティング状態であるもう一方の電極（ノードＮ１）の電位は、ブートストラップ効果により、（ＶＧＨ−Ｖｔｈ）からさらにＶ２まで上昇する。従って、Ｔｒ３のゲートにはＶＧＨ以上の大きいゲート電圧が印加されるため、ＯＵＴの電位は、減衰することなく、ＶＧＨまで遷移する。また、Ｔｒ５Ａ、及びＴｒ６もオン状態であるため、ＶＲからＶＧＬへ貫通電流が流れることとなり、ＲＳＴ１は、ＶＲへ遷移せずにＶＧＬに維持される。ＲＳＴ１がＶＧＬのため、Ｔｒ２Ａ、及びＴｒ４Ａは共にオフ状態を維持する。
【００６３】
次に時間ｔ（４）において、ＣＬＫ１はＶＧＨからＶＧＬに遷移する。このとき、Ｔｒ３がオン状態であるため、ＯＵＴはＶＧＨからＶＧＬに遷移する。また、Ｔｒ５Ａ、及びＴｒ６がオフ状態となる。
【００６４】
次に時間ｔ（５）において、ＣＬＫ２がＶＧＬからＶＧＨに遷移するため、Ｔｒ５Ｂがオン状態となり、ＲＳＴ２はＶＲに遷移する。従って、Ｔｒ４Ｂがオン状態となるため、ＯＵＴをＶＧＬに維持する。また、次の段のＵＲ（２）のＯＵＴがＶＧＨに遷移するため、ＵＲ（１）のＩＮ２もＶＧＨに遷移する。このため、Ｔｒ２Ｂがオン状態となり、ノードＮ１をＶＧＬに設定する。従って、Ｔｒ３はオフ状態となる。
【００６５】
次に時間ｔ（６）において、ＣＬＫ２がＶＧＨからＶＧＬに遷移することにより、Ｔｒ５Ｂがオフ状態となる。このため、ＲＳＴ２はフローティング状態となる。この状態において、ＣＬＫ２がＶＧＬに遷移したため、Ｃ４、及びＣ５に保持されていた電荷の再分配が起こり、ＲＳＴ２の電位が、ＶＲからＶ’だけ減少する。ここでリセット信号の振幅であるＶ’は、Ｃ４、及びＣ５の容量値、及びクロック信号の振幅（ＶＧＨ−ＶＧＬ）を用いると下記（１）式で表される。
【００６６】
【数１】
2015025853.tif 000003
この動作により、ＲＳＴ２は、ＶＲからＶ３（＝ＶＲ−Ｖ’）に遷移する。これにより、ゲートにＴｒ２Ｂが連結されており、及びＴｒ４Ｂはオフ状態となる。
【００６７】
次に時間ｔ（７）において、ＣＬＫ１がＶＧＬからＶＧＨに遷移することにより、Ｔｒ５Ａがオン状態となるため、ＲＳＴ１はＶＲまで遷移する。これにより、Ｔｒ２Ａ、及びＴｒ４Ａが共にオン状態となるため、ノードＮ１、及びＯＵＴをＶＧＬに維持する。
【００６８】
次に時間ｔ（８）において、ＣＬＫ１がＶＧＨからＶＧＬに遷移することにより、Ｔｒ５Ａがオフ状態となる。Ｔｒ６Ａもオフ状態のため、ＲＳＴ１はフローティング状態である。この状態において、ＣＬＫ１がＶＧＬに遷移したため、Ｃ２、及びＣ３に保持されていた電荷の再分配が起こり、ＲＳＴ１の電位が、ＶＲからＶ’だけ減少する。ここでＶ’は、Ｃ２、及びＣ３の容量値、及びクロック信号の振幅（ＶＧＨ−ＶＧＬ）を用いると下記（２）式で表される。
【００６９】
【数２】
2015025853.tif 000004
この動作により、ＲＳＴ１は、ＶＲからＶ３に遷移する。これにより、Ｔｒ２Ａ、及びＴｒ４Ａはオフ状態となる。
【００７０】
次に時間ｔ（９）において、ＣＬＫ２がＶＧＬからＶＧＨに遷移することにより、Ｔｒ５Ｂがオン状態となり、ＲＳＴ２はＶＲに遷移する。これにより、Ｔｒ４Ｂがオン状態となるため、ノードＮ１、及びＯＵＴをＶＧＬに維持する。
【００７１】
時間ｔ(１０)以降は、時間ｔ(５)〜t(１０)の期間の繰り返しの動作となる。２段目の単位回路８（ＵＲ（２））の動作については、図４ｂにおけるＣＬＫ（ｎ）、及びＣＬＫ（ｎ＋１）の接続関係が入れ替わること、ＩＮ１には、前段のＯＵＴ信号が入力されること、を除いて、主たる動作はＵＲ（１）の場合と同様である。３段目の単位回路８（ＵＲ（３））以降についても同様である。時間ｔ（ｖ）〜ｔ（ｗ）において、最終段のＵＲ（Ｎ）の出力信号ＯＵＴ（Ｎ）がＶＧＨとなり、全ての走査線７を駆動したこととなる。また、最終段のＵＲ（Ｎ）におけるＯＵＴ（ｎ＋１）端子には、最終段制御信号ＶＯが接続されているため、時間ｔ（ｘ）−ｔ（ｙ）の期間においてＶＧＨとなるため、図３ａの最終段の単位回路ＵＲ（Ｎ）；８のＩＮ２端子にはＶＯが接続されており、Ｔｒ２Ｂがオン状態となり、ノードＮ１をＶＧＬに設定する。
【００７２】
図４ｃに示した単位回路８の別の構成例は、ＮＭＯＳトランジスタがＰＭＯＳトランジスタに変更されているため、図５ｂに示すように極性が入れ替わったものであって、基本的な動作は図４ｂと変わりはない。
また、図４ｄに示した４相クロックに対応した単位回路８の動作について、図５ｃに示しながら説明する。
【００７３】
まず、初段の単位回路８（ＵＲ（１））の動作について説明する。ＵＲ（１）において、図４ｄのＣＬＫ（ｎ）にはＣＬＫ１が、ＣＬＫ（ｎ＋１）にはＣＬＫ２、ＣＬＫ（ｎ＋２）にはＣＬＫ３、及びＣＬＫ（ｎ＋３）にはＣＬＫ４がそれぞれ接続されている。
【００７４】
時間ｔ（１）において、ＳＴ、及びＣＬＫ４が、ＶＧＬからＶＧＨへ遷移する。これにより、トランジスタＴｒ１がオン状態となるため、ノードＮ１は、ＶＧＬからＶ１（＝ＶＧＨ−Ｖｔｈ）まで遷移する。ここでＶｔｈはＴｒ１のしきい値電圧である。ノードＮ１の電位上昇によりＴｒ３がオン状態となる。
【００７５】
次に、時間ｔ（２）において、ＳＴ、及びＣＬＫ４はＶＧＨからＶＧＬに遷移する。これにより、Ｔｒ１、及びＴｒ４Ｄがオフ状態となる。Ｔｒ２Ａ、及びＴｒ２Ｂがオフ状態であるため、ノードＮ１はフローティング状態となる。
【００７６】
次に、時間ｔ（３）において、ＣＬＫ１がＶＧＬからＶＧＨに遷移するため、オン状態であるＴｒ３を通過して、ＯＵＴ（ｎ）の電位が上昇する。これにより、容量Ｃ１の片側の電極であるＯＵＴの電位が上昇したため、フローティング状態であるもう一方の電極（ノードＮ１）の電位は、ブートストラップ効果により、（ＶＧＨ−Ｖｔｈ）からさらにＶ２まで上昇する。従って、Ｔｒ３のゲートにはＶＧＨ以上の大きいゲート電圧が印加されるため、ＯＵＴの電位は、減衰することなく、ＶＧＨまで遷移する。また、Ｔｒ４Ａ、及びＴｒ６もオン状態であるため、ＶＲからＶＧＬへ貫通電流が流れることとなり、ＲＳＴ１は、ＶＲへ遷移せずにＶＧＬに維持される。ＲＳＴ１がＶＧＬのため、Ｔｒ２Ａ、及びＴｒ４Ａは共にオフ状態を維持する。
【００７７】
次に時間ｔ（４）において、ＣＬＫ１はＶＧＨからＶＧＬに遷移する。このとき、Ｔｒ３がオン状態であるため、ＯＵＴはＶＧＨからＶＧＬに遷移する。また、Ｔｒ４Ａ、Ｔｒ６がオフ状態となる。
【００７８】
次に時間ｔ（５）において、ＣＬＫ２がＶＧＬからＶＧＨに遷移するため、Ｔｒ４Ｂがオン状態となり、ＲＳＴ２はＶＲに遷移する。従って、Ｔｒ２Ｂがオン状態となるため、ノードＮ１がＶＧＬに遷移し、Ｔｒ３はオフ状態となる。また、Ｔｒ４Ｂがオン状態となるため、ＯＵＴをＶＧＬに維持する。
【００７９】
次に時間ｔ（６）において、ＣＬＫ２がＶＧＨからＶＧＬに遷移することにより、Ｔｒ５Ｂがオフ状態となる。この状態において、ＣＬＫ２がＶＧＬに遷移したため、Ｃ４、及びＣ５に保持されていた電荷の再分配が起こり、ＲＳＴ２の電位が、ＶＲからＶ’だけ減少する。ここでＶ’は、Ｃ４、及びＣ５の容量値、及びクロック信号の振幅（ＶＧＨ−ＶＧＬ）を用いると（１）式で表される。
この動作により、ＲＳＴ２は、ＶＲからＶ３（＝ＶＲ−Ｖ’）に遷移する。これにより、Ｔｒ４Ｂはオフ状態となる。
【００８０】
次に時間ｔ（７）において、ＣＬＫ３がＶＧＬからＶＧＨに遷移することにより、Ｔｒ５Ｃがオン状態となるため、ＲＳＴ３はＶＲまで遷移する。これにより、Ｔｒ４Ｃがオン状態となるため、ノードＮ１、及びＯＵＴをＶＧＬに維持する。
【００８１】
次に時間ｔ（８）において、ＣＬＫ３がＶＧＨからＶＧＬに遷移することにより、Ｔｒ５Ｃがオフ状態となる。従って、ＲＳＴ３はフローティング状態となる。この状態において、ＣＬＫ３がＶＧＬに遷移したため、Ｃ７、及びＣ８に保持されていた電荷の再分配が起こり、ＲＳＴ３の電位が、ＶＲからＶ’だけ減少する。ここでＶ’は、Ｃ７の容量値はＣ２と概等しく、さらにＣ８の容量値はＣ３と概等しいため、及びクロック信号の振幅（ＶＧＨ−ＶＧＬ）を用いると（２）式で表される。
【００８２】
この動作により、ＲＳＴ３は、ＶＲからＶ３に遷移する。これにより、Ｔｒ４Ｃはオフ状態となる。
【００８３】
次に時間ｔ（９）において、ＣＬＫ４がＶＧＬからＶＧＨに遷移することにより、Ｔｒ５Ｃがオン状態となり、ＲＳＴ４はＶＲに遷移する。これにより、Ｔｒ４Ｄがオン状態となるため、ＯＵＴをＶＧＬに維持する。
【００８４】
次に時間ｔ（１０）において、ＣＬＫ４がＶＧＨからＶＧＬに遷移することにより、Ｔｒ５Ｃがオフ状態となる。従って、ＲＳＴ４はフローティング状態となる。この状態において、ＣＬＫ４がＶＧＬに遷移したため、Ｃ８、及びＣ９に保持されていた電荷の再分配が起こり、ＲＳＴ４の電位が、ＶＲからＶ’だけ減少する。ここでＶ’は、Ｃ８の容量値はＣ２と概等しく、さらにＣ９の容量値はＣ３と概等しいため、及びクロック信号の振幅（ＶＧＨ−ＶＧＬ）を用いると（２）式で表される。
【００８５】
この動作により、ＲＳＴ４は、ＶＲからＶ３に遷移する。これにより、Ｔｒ４Ｄはオフ状態となる。
【００８６】
時間ｔ（１１）以降は、時間ｔ（５）〜ｔ（１０）の期間の繰り返しの動作となる。
【００８７】
２段目の単位回路８（ＵＲ（２））の動作については、図４ｄにおけるＣＬＫ（ｎ）〜ＣＬＫ（ｎ＋３）の接続関係がずれるため、ＣＬＫ（ｎ）端子にＣＬＫ２、ＣＬＫ（ｎ＋１）端子にＣＬＫ３、ＣＬＫ（ｎ＋２）端子にＣＬＫ４、そしてＣＬＫ（ｎ＋３）端子にＣＬＫ１が接続されること、及びＩＮ１には、前段のＯＵＴ信号が入力されること、を除いて、主たる動作はＵＲ（１）の場合と同様である。３段目の単位回路８（ＵＲ（３））以降についても同様である。時間ｔ（ｖ）〜ｔ（ｗ）において、最終段のＵＲ（Ｎ）の出力信号ＯＵＴ（Ｎ）がＶＧＨとなり、全ての走査線７を駆動したこととなる。また、最終段のＵＲ（Ｎ）におけるＯＵＴ（ｎ＋１）端子には、最終段制御信号ＶＯが接続されているため、時間ｔ（ｘ）−ｔ（ｙ）の期間においてＶＧＨとなるため、Ｔｒ２Ｂがオン状態となり、ノードＮ１をＶＧＬに設定する。
【００８８】
このように、実施例１における表示装置を駆動する走査回路は、ＯＵＴ（ｎ）（走査線７）がフローティング状態にならないように設定するトランジスタ（例えば図４ｂにおけるＴｒ４Ａ、Ｔｒ４Ｂ）、及びノードＮ１を駆動するトランジスタ（例えば図４ｂにおけるＴｒ２Ａ）のゲートには、低電圧振幅のパルス信号が印加されているので、クロック信号の振幅と同等の振幅で駆動した場合と比較してトランジスタのしきい値電圧の変動が押さえられるため、走査回路の信頼性を改善した表示装置が実現できる。さらに、リセット信号の下位電圧を、ＯＵＴ（ｎ）に供給されるＶＧＬよりも低くすることにより、更なるしきい値電圧の変動緩和が期待されるため、さらに信頼性を改善した表示装置が実現できる。
【００８９】
［実施例２］
［構成の説明］
図を参照しながら本発明実施例２の構成について説明する。実施例２は、実施例１から走査回路、及び単位回路の構成が異なるため、図１に示した表示装置の構成、及び図２に示した第２の基板の構成は、実施例２にも適用される。
【００９０】
図６は、実施例２の走査回路の構成を示すブロック図、図７は、実施例２の単位回路の構成を示す回路図をそれぞれ示す。
【００９１】
図６より、実施例２の走査回路６は、リセット電圧ＶＲの配線が不要という点が実施例１と異なる。従って、制御信号線１１は、スタート信号ＳＴ、最終段制御信号ＶＯ、及び、及びクロック信号ＣＬＫ１、ＣＬＫ２で構成されている。
【００９２】
図７より、実施例２の単位回路８は、複数の単一導電性の薄膜トランジスタ（Ｔｒ１〜Ｔｒ６）、容量（Ｃ１〜Ｃ５）、配線、及び端子で構成されている。端子は、入力信号ＩＮ１、及びＩＮ２、クロック信号ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、出力信号ＯＵＴ、及び下位電圧ＶＧＬである。また、複数のトランジスタＴｒ１、Ｔｒ２Ａ〜２Ｂ、Ｔｒ３、Ｔｒ４Ａ〜４Ｂ、Ｔｒ５Ａ〜５Ｂ、Ｔｒ６、及び容量Ｃ１〜Ｃ５がそれぞれ図のように接続されている。また、内部ノードＮ１は、トランジスタＴｒ３のゲート端子、Ｔｒ１のソース、あるいはドレイン端子、トランジスタＴｒ２Ａ、及びＴｒ２Ｂのソース、あるいはドレイン端子、及びトランジスタＴｒ６のゲート端子にそれぞれ接続されている。
【００９３】
Ｔｒ１、Ｔｒ２Ａ、Ｔｒ２Ｂ、Ｔｒ３、Ｔｒ４Ａ、及びＴｒ６は、実施例１における単位回路８と同様である。Ｔｒ５Ａ（Ｔｒ５Ｂ）は、ＲＳＴ２（ＲＳＴ１）の電位によりゲート制御され、ＲＳＴ１（ＲＳＴ２）をＶＧＬに設定する。Ｔｒ６は、ノードＮ１の電位によりゲート制御され、ＲＳＴ１（ＲＳＴ２）をＶＧＬに設定する。Ｃ２、及びＣ３は、一方の端子がＲＳＴ１に接続され、もう一方の端子がそれぞれＶＧＬ、及びＣＬＫ（ｎ）に接続されていることにより、ＣＬＫ（ｎ）の電位変動を受けて、ＲＳＴ１の電位を上昇させる。Ｃ４、及びＣ５は、一方の端子がＲＳＴ２に接続され、もう一方の端子がそれぞれＶＧＬ、及びＣＬＫ（ｎ＋１）に接続されていることにより、ＣＬＫ（ｎ＋１）の電位変動を受けて、ＲＳＴ２の電位を上昇させる。
【００９４】
実施例１では、Ｔｒ５Ａ（Ｔｒ５Ｂ）により、ＲＳＴ１（ＲＳＴ２）の電位をＶＲまで上昇させ、Ｃ２、及びＣ３（Ｃ５、及びＣ６）を利用してＲＳＴ１（ＲＳＴ２）の電位を減少させているのに対し、実施例２では、Ｔｒ５Ａ（Ｔｒ５Ｂ）により、ＲＳＴ１（ＲＳＴ２）の電位をＶＧＬまで減少させ、Ｃ２、及びＣ３（Ｃ５、及びＣ６）を利用してＲＳＴ１（ＲＳＴ２）の電位を上昇減少させている。また、実施例２のＴｒ５Ａ（Ｔｒ５Ｂ）は、オン状態となったときにＴｒ６がオン状態とならないような構成となっているため、貫通電流が発生しない。
【００９５】
ここで、図７に示した回路構成、及びそれぞれのトランジスタ、及び容量の接続等は、望ましい様態の一例であり、この限りではない。また、各トランジスタ、及び容量の物理的な形状、及び大きさについては、後述の［動作の説明］における回路動作を十分な動作マージンを実現できるように設計されることが望ましい。
【００９６】
また、Ｃ２〜Ｃ５の容量値は、Ｔｒ２Ａ、及びＴｒ４Ａ（Ｔｒ４Ｂ）のゲート容量、及びＴｒ５Ａ（Ｔｒ５Ｂ）、及びＴｒ６のゲート−ソース（あるいはドレイン）間容量の総量と比較して、１０倍以上の容量値であることが望ましく、さらには、１００倍以上の容量値であれば、Ｃ２〜Ｃ５の容量値の設定により、ＲＳＴ１、あるいはＲＳＴ２の制御をより正確に行うことが可能となる。このように、実施例２における表示装置を駆動する走査回路は、実施例１と同様の効果を有しながら、貫通電流の流れない構成であることから低電力の表示装置を実現することが期待できる。
【００９７】
［動作の説明］
実施例２の動作について、図７、及び図８を用いて説明する。
【００９８】
図８は、実施例１の単位回路８の動作を表すタイミングチャートを示す。横軸は時間ｔ（１）〜ｔ（１７）、・・・，ｔ（ｕ）〜ｔ（ｖ）、縦軸は各々の信号の電位をそれぞれ示している。入力信号Ｎ１（初段の単位回路８に対しては、ＳＴ）、クロック信号ＣＬＫ１〜２、最終段制御信号ＶＯ、及び出力信号ＯＵＴ（１）〜ＯＵＴ（Ｎ）は、上位電圧ＶＧＨから、下位電圧ＶＧＬまでの振幅の信号である。また、リセット信号ＲＳＴ１〜２は、任意の電圧Ｖ４から、ＶＧＬまでの振幅の信号である。ここで、Ｖ４は、ＶＧＬ以上、ＶＧＨ以下の任意の電圧である。
【００９９】
初段の単位回路８（ＵＲ（１））の動作について説明する。ＵＲ（１）において、図４のＣＬＫ（ｎ）にはＣＬＫ１が、ＣＬＫ（ｎ＋１）にはＣＬＫ２がそれぞれ接続されている。
【０１００】
時間ｔ（１）において、ＳＴ、及びＣＬＫ２がＶＧＬからＶＧＨに遷移する。これにより、トランジスタＴｒ１がオン状態となるため、ノードＮ１は、ＶＧＬからＶ１（＝ＶＧＨ−Ｖｔｈ）まで遷移する。ここでＶｔｈはＴｒ１のしきい値電圧である。ノードＮ１の電位変動によりＴｒ３がオン状態となる。また、Ｔｒ７Ａがオン状態となるため、ＲＳＴ２はＶＧＬに設定される。従って、Ｔｒ４Ｂはオフ状態である。
【０１０１】
次に、時間ｔ（２）において、ＳＴ、及びＣＬＫ２はＶＧＨからＶＧＬに遷移する。これにより、Ｔｒ１がオフ状態となる。ＲＳＴ２がＶＧＬであることから、Ｔｒ２Ａ、及びＴｒ２Ｂがオフ状態であるため、ノードＮ１はフローティング状態となる。
【０１０２】
次に、時間ｔ（３）において、ＣＬＫ１がＶＧＬからＶＧＨに遷移するため、オン状態であるＴｒ３を通過して、ＯＵＴの電位が上昇する。これにより、容量Ｃ１の片側の電極であるＯＵＴの電位が上昇したため、フローティング状態であるもう一方の電極（ノードＮ１）の電位は、ブートストラップ効果により、（ＶＧＨ−Ｖｔｈ）からさらにＶ２まで上昇する。従って、Ｔｒ３のゲートにはＶＧＨ以上の大きいゲート電圧が印加されるため、ＯＵＴの電位は、減衰することなく、ＶＧＨまで遷移する。ＲＳＴ１、及びＲＳＴ２がＶＧＬの状態のため、Ｔｒ２Ａ、Ｔｒ４Ａ、及びＴｒ４Ｂは全てオフ状態を維持する。
【０１０３】
次に時間ｔ（４）において、ＣＬＫ１はＶＧＨからＶＧＬに遷移する。このとき、Ｔｒ３がオン状態であるため、ＯＵＴはＶＧＨからＶＧＬに遷移する。
【０１０４】
次に時間ｔ（５）において、ＣＬＫ２がＶＧＬからＶＧＨに遷移する。このとき、Ｔｒ５Ｂがオフ状態であるため、ＲＳＴ２はフローティング状態である。この状態において、ＣＬＫがＶＧＬからＶＧＨに遷移したため、Ｃ４、及びＣ５に保持されていた電荷の再分配が起こるため、ＲＳＴ２の電位は、Ｖ’だけ上昇する。ここで、Ｖ’の値は実施例１の（１）式で表される電圧値と同様である。この動作により、ＲＳＴ２は、ＶＧＬからＶ４（＝ＶＧＬ＋Ｖ’）まで遷移する。従って、Ｔｒ２Ｂがオン状態となるため、ノードＮ１がＶＧＬに遷移し、Ｔｒ３はオフ状態となる。また、Ｔｒ４Ｂもオン状態となるため、ＯＵＴ（ｎ）をＶＧＬに維持する。また、次の段のＵＲ（２）のＯＵＴがＶＧＨに遷移するため、ＵＲ（１）のＩＮ２もＶＧＨに遷移する。このため、Ｔｒ２Ｂがオン状態となり、ノードＮ１がＶＧＬに設定される。従って、Ｔｒ３がオフ状態となる。
【０１０５】
次に時間ｔ（６）において、ＣＬＫ２がＶＧＨからＶＧＬに遷移することにより、ＲＳＴ２はＶ４から、Ｖ’だけ減少するため、ＶＧＬに設定される。従ってＴｒ５Ａがオフ状態となる。
【０１０６】
次に、時間ｔ（７）において、ＣＬＫ１がＶＧＬからＶＧＨに遷移することにより、Ｃ２、及びＣ３に保持されていた電荷の再分配が起こるため、ＲＳＴ１の電位はＶ’だけ上昇する。ここで、Ｖ’の値は実施例１の（２）式で表される電圧値と同様である。この動作により、ＲＳＴ１は、ＶＧＬからＶ４（＝ＶＧＬ＋Ｖ’）まで遷移する。これにより、Ｔｒ５Ｂがオン状態となり、ＲＳＴ２をＶＧＬに設定する。また、Ｔｒ２Ａ、及びＴｒ４Ａがオン状態となるため、ノードＮ１、及びＯＵＴがＶＧＬに維持される。
【０１０７】
次に時間ｔ（８）において、ＣＬＫ１がＶＧＨからＶＧＬに遷移することにより、ＲＳＴ１は、Ｖ４から、Ｖ’だけ減少するため、ＶＧＬに設定される。これにより、Ｔｒ２Ａ、及びＴｒ４Ａはオフ状態となる。
【０１０８】
次に時間ｔ（９）において、ＣＬＫ２がＶＧＬからＶＧＨに遷移することにより、時間ｔ（７）と同様、ＲＳＴ２はＶ４まで遷移する。これにより、Ｔｒ４Ｂがオン状態となるため、ＯＵＴをＶＧＬに維持する。
【０１０９】
時間ｔ（１０）以降は、時間ｔ（５）〜ｔ（１０）の期間の繰り返しの動作となる。
【０１１０】
２段目の単位回路８（ＵＲ（２））の動作については、図４におけるＣＬＫ（ｎ）、及びＣＬＫ（ｎ＋１）の接続関係が入れ替わること、ＩＮ１に前段のＯＵＴ信号が入力されること、を除いて、主たる動作はＵＲ（１）の場合と同様である。３段目の単位回路８（ＵＲ（３））以降についても同様である。時間ｔ（ｖ）〜ｔ（ｗ）において、最終段のＵＲ（Ｎ）の出力信号ＯＵＴ（Ｎ）がＶＧＨとなり、全ての走査線７を駆動したこととなる。
【０１１１】
このように、実施例２における表示装置を駆動する走査回路は、実施例１と同様の効果を有しながら、貫通電流の流れない構成をとっていることから低電力の表示装置を実現することが期待できる。
【０１１２】
［実施例３］
［構成の説明］
図を参照しながら本発明実施例３の構成について説明する。
【０１１３】
実施例３は、実施例１の単一導電性の薄膜トランジスタで構成される単位回路におけるリセット信号生成回路１２の構成が異なるため、図１に示した表示装置の構成、図２に示した第１の基板の構成、及び図３ａに示した走査回路の構成は、実施例３にも適用される。
【０１１４】
図９は、実施例３の単位回路の構成を示す回路図を示す。
【０１１５】
図９より、実施例３の単位回路８は、リセット信号生成回路１２の構成が、実施例１と異なる。
【０１１６】
実施例３のリセット信号生成回路１２は、Ｔｒ５Ａ、Ｔｒ５Ｂ、容量Ｃ３〜Ｃ５で構成されており、図９に示すような接続がなされている。
【０１１７】
容量Ｃ３（Ｃ５）、及びＴｒ５Ａ（Ｔｒ５Ｂ）はクランプ回路１８を構成しており、トランジスタＴｒ５Ａ（Ｔｒ５Ｂ）はＲＳＴ１（ＲＳＴ２）とリセット電源ＶＲとの間にダイオード接続されている。Ｃ２（Ｃ４）はＲＳＴ１（ＲＳＴ２）と下位電源ＶＧＬに接続されていて、Ｃ３（Ｃ５）はクロック信号ＣＬＫ（ｎ）（ＣＬＫ（ｎ＋１））とＲＳＴ１（ＲＳＴ２）に接続されている。
【０１１８】
上記のような構成をとることにより、Ｃ３（Ｃ５）を介したＣＬＫ（ｎ）（ＣＬＫ（ｎ＋１））の電位変動による、ＲＳＴ１（ＲＳＴ２）の電位変動において、ＣＬＫ（ｎ）（ＣＬＫ（ｎ＋１））が下位電源から、上位電源への電位変動時、ＲＳＴ１（ＲＳＴ２）の電位変動は、上位電源まで到達せず、リセット電源ＶＲに制限される（詳細は[動作の説明]にて後述する）。これにより、実施例１、及び実施例２と同様、ＲＳＴ１（ＲＳＴ２）の上位電圧はＶＲに設定される。
【０１１９】
ここで、図９に示した回路構成、及びそれぞれのトランジスタ、及び容量の接続等は、望ましい様態の一例であり、この限りではない。また、各トランジスタ、及び容量の物理的な形状、及び大きさについては、後述の［動作の説明］における回路動作を十分な動作マージンを実現できるように設計されることが望ましい。
【０１２０】
また、Ｃ２〜Ｃ５の容量値は、Ｔｒ２Ａ、及びＴｒ４Ａ（Ｔｒ４Ｂ）のゲート容量、及びＴｒ５Ａ（Ｔｒ５Ｂ）、及びＴｒ６のゲート−ソース（あるいはドレイン）間容量の総量と比較して、１０倍以上の容量値であることが望ましく、さらには、１００倍以上の容量値であれば、Ｃ２〜Ｃ５の容量値の設定により、ＲＳＴ１、あるいはＲＳＴ２の制御をより正確に行うことが可能となる。このように、実施例３における表示装置を駆動する走査回路は、実施例１と同様の効果を有する別の構成を開示するものである。
【０１２１】
［動作の説明］ 
実施例３は、実施例１とリセット信号生成回路１２の構成が異なるため、図５ａを参照しながら実施例３のリセット信号生成回路１２の動作について説明する。
【０１２２】
時間ｔ（１）において、ＣＬＫ２がＶＧＬから、ＶＧＨに遷移すると、Ｃ５を介してＲＳＴ２がＶ３から電位上昇する。このとき、ＲＳＴ２の電位がＶＲまで上昇すると、トランジスタＴｒ５Ｂがオン状態に遷移するため、ＲＳＴ２をＶＲに維持する。
【０１２３】
次に時間ｔ（２）においてＣＬＫ２がＶＧＨからＶＧＬに遷移すると、Ｃ４、及びＣ５に保持されていた電荷の再分配が起こるため、ＲＳＴ２の電位は、Ｖ’だけ下降する。ここで、Ｖ’の値は実施例１の（１）式で表される電圧値と同様である。この動作により、ＲＳＴ２は、ＶＲから、Ｖ３（＝ＶＲ−Ｖ’）まで遷移する。
【０１２４】
次に時間ｔ（３）において、ＣＬＫ１がＶＧＬからＶＧＨへ遷移するため、Ｃ３を介してＲＳＴ１の電位を上昇させる力が働くが、このときノードＮ１はＶ１からＶ2まで上昇するためトランジスタＴｒ６がオン状態である。つまり、ＲＳＴ１はＶＧＬに設定されているため、ＣＬＫ１の電位上昇に依らずＲＳＴ１はＶＧＬに設定される。このとき、ＲＳＴ１をパスするＤＣ電流が存在しないため、リセット動作のキャンセルには余計な電流を消費しない。
【０１２５】
この状態は、時間ｔ（７）まで継続し、ｔ（７）においてＣＬＫ１がＶＧＬからＶＧＨへ遷移する際、ＲＳＴ１はＣ３を介して電位上昇する。このとき、ＲＳＴ１がＶＲまで上昇すると、トランジスタＴｒ５Ａがオン状態に遷移するため、ＲＳＴ１をＶＲに維持する。
【０１２６】
次にｔ（８）においてＣＬＫ２がＶＧＨからＶＧＬに遷移すると、Ｃ２、及びＣ３に保持されていた電荷の再分配が起こるため、ＲＳＴ１の電位は、Ｖ’だけ下降する。ここで、Ｖ’の値は実施例１の（１）式で表される電圧値と同様である。この動作により、ＲＳＴ１は、ＶＲから、Ｖ３（＝ＶＲ−Ｖ’）まで遷移する。
【０１２７】
このように、実施例３における表示装置を駆動する走査回路は、実施例１と同様の効果を有しながら、貫通電流の流れない構成をとっていることから低電力の表示装置を実現することが期待できる。
【０１２８】
［実施例４］
［構成の説明］
図を参照しながら本発明実施例４の構成について説明する。
【０１２９】
実施例４は、実施例１の単一導電性の薄膜トランジスタで構成される単位回路におけるリセット信号生成回路１２の構成が異なるため、図１に示した表示装置の構成、図２に示した第１の基板の構成、及び図３ａに示した走査回路の構成は、実施例４にも適用される。
【０１３０】
図１４は、実施例４の単位回路の構成を示す回路図を示す。
【０１３１】
図１４より、実施例４の単位回路８は、リセット信号生成回路１２の構成が、実施例１と異なる。
【０１３２】
実施例４のリセット信号生成回路１２は、Ｔｒ５Ａ、Ｔｒ５Ｂ、Ｔｒ８Ａ、Ｔｒ８Ｂ、容量Ｃ２〜Ｃ７で構成されており、図１４に示すような接続がなされている。
【０１３３】
トランジスタＴｒ５Ａ（Ｔｒ５Ｂ）はＲＳＴ１（ＲＳＴ２）とリセット電源ＶＲとの間にソース、あるいはドレイン端子が接続されている構成をとっており、ゲートはＣ６（Ｃ７）の電極、及びＴｒ８Ａ（Ｔｒ８Ｂ）のドレイン、あるいはソース端子が接続されている。トランジスタＴｒ８Ａ（Ｔｒ８Ｂ）のゲートは共にノードＮ１に接続されている。ソース、あるいはドレイン端子はＶＧＬ、あるいはＴｒ５Ａ（Ｔｒ５Ｂ）のゲートにそれぞれ接続されている。
【０１３４】
容量Ｃ２（Ｃ４）はＲＳＴ１（ＲＳＴ２）と下位電源ＶＧＬに接続されていて、Ｃ３（Ｃ５）はクロック信号ＣＬＫ（ｎ）（ＣＬＫ（ｎ＋１））とＲＳＴ１（ＲＳＴ２）に接続されている。Ｃ６（Ｃ７）は片側の電極がＴｒ５Ａ（Ｔｒ５Ｂ）のゲート、及びＴｒ８Ａ（Ｔｒ８Ｂ）のドレイン、あるいはソース電極に接続されている。また、もう一方の電極がＣＬＫ（ｎ）（ＣＬＫ（ｎ＋１））に接続されている。
【０１３５】
上記のような構成をとることにより、Ｃ３（Ｃ５）を介したＣＬＫ（ｎ）（ＣＬＫ（ｎ＋１））の電位変動による、ＲＳＴ１（ＲＳＴ２）の電位変動において、ＣＬＫ（ｎ）（ＣＬＫ（ｎ＋１））が下位電源から、上位電源への電位変動時、ＲＳＴ１（ＲＳＴ２）の電位変動は、上位電源まで到達せず、リセット電源ＶＲに制限される（詳細は[動作の説明]にて後述する）。これにより、実施例１〜３と同様、ＲＳＴ１（ＲＳＴ２）の上位電圧はＶＲに設定される。
【０１３６】
ここで、図１４に示した回路構成、及びそれぞれのトランジスタ、及び容量の接続等は、望ましい様態の一例であり、この限りではない。また、各トランジスタ、及び容量の物理的な形状、及び大きさについては、後述の［動作の説明］における回路動作を十分な動作マージンを実現できるように設計されることが望ましい。
【０１３７】
また、Ｃ２〜Ｃ７の容量値は、Ｔｒ２Ａ、Ｔｒ４Ａ（Ｔｒ４Ｂ）、Ｔｒ５Ａ（Ｔｒ５Ｂ）、のゲート容量、あるいはＴｒ６Ａ（Ｔｒ６Ｂ）のゲート−ソース（あるいはドレイン）間容量の総量と比較して、１０倍以上の容量値であることが望ましく、さらには、１００倍以上の容量値であれば、Ｃ２〜Ｃ７の容量値の設定により、ＲＳＴ１、あるいはＲＳＴ２の制御をより正確に行うことが可能となる。
【０１３８】
このように、実施例４における表示装置を駆動する走査回路は、実施例１と同様の効果を有する別の構成を開示するものである。
【０１３９】
［動作の説明］
実施例４は、実施例１とリセット信号生成回路１２の構成が異なるため、図５ａを参照しながら実施例４のリセット信号生成回路１２の動作について説明する。
【０１４０】
時間ｔ（１）において、ＣＬＫ２がＶＧＬから、ＶＧＨに遷移すると、Ｔｒ５ＢがＣ７を介してオン状態となる。このため、ＲＳＴ２はＶ３から電位上昇してＶＲに設定される。
次に時間ｔ（２）においてＣＬＫ２がＶＧＨからＶＧＬに遷移すると、Ｃ４、及びＣ５に保持されていた電荷の再分配が起こるため、ＲＳＴ２の電位は、Ｖ’だけ下降する。ここで、Ｖ’の値は実施例１の（１）式で表される電圧値と同様である。この動作により、ＲＳＴ２は、ＶＲから、Ｖ３（＝ＶＲ−Ｖ’）まで遷移する。
【０１４１】
次に時間ｔ（３）において、ＣＬＫ１がＶＧＬからＶＧＨへ遷移するが、ノードＮ１の電位がＶ２であるため、Ｔｒ８Ａがオン状態となり、Ｔｒ５ＡのゲートをＶＧＬに設定しているため、Ｔｒ５Ａはオフ状態である。また、Ｃ３を介してＲＳＴ１の電位を上昇させる力が働くが、このときノードＮ１はＶ２であるため、トランジスタＴｒ６がオン状態である。つまり、ＲＳＴ１はＶＧＬに設定されているため、ＣＬＫ１の電位上昇に依らずＲＳＴ１はＶＧＬに設定される。このとき、ＲＳＴ１をパスするＤＣ電流が存在しないため、リセット動作のキャンセルには余計な電流を消費しない。
【０１４２】
この状態は、時間ｔ（７）まで継続し、ｔ（７）においてＣＬＫ１がＶＧＬからＶＧＨへ遷移する際、トランジスタＴｒ５Ａがオン状態となるため、ＲＳＴ１をＶＲに設定する。
【０１４３】
次にｔ（８）においてＣＬＫ２がＶＧＨからＶＧＬに遷移すると、Ｃ２、及びＣ３に保持されていた電荷の再分配が起こるため、ＲＳＴ１の電位は、Ｖ’だけ下降する。ここで、Ｖ’の値は実施例１の（１）式で表される電圧値と同様である。この動作により、ＲＳＴ１は、ＶＲから、Ｖ３（＝ＶＲ−Ｖ’）まで遷移する。
【０１４４】
このように、実施例４における表示装置を駆動する走査回路は、実施例１と同様の効果を有しながら、貫通電流の流れない構成をとっていることから低電力の表示装置を実現することが期待できる。
【産業上の利用可能性】
【０１４５】
本発明の活用例として、表示装置が挙げられる。
【符号の説明】
【０１４６】
１  第１の基板
２  第２の基板
３  表示部
４  駆動回路
５  画素アレイ
６  走査回路
７  走査線
８  単位回路
１０  接続ケーブル
１１  制御信号線
１２  リセット信号生成回路
１３  リセットキャンセル回路
１４  入力回路
１５  リセット回路
１７  出力回路
１８  クランプ回路
【図１】
2015025853.tif 000008
【図２】
2015025853.tif 000009
【図３ａ】
2015025853.tif 000010
【図３ｂ】
2015025853.tif 000011
【図３ｃ】
2015025853.tif 000012
【図４ａ】
2015025853.tif 000013
【図４ｂ】
2015025853.tif 000014
【図４ｃ】
2015025853.tif 000015
【図４ｄ】
2015025853.tif 000016
【図４ｅ】
2015025853.tif 000017
【図５ａ】
2015025853.tif 000018
【図５ｂ】
2015025853.tif 000019
【図５ｃ】
2015025853.tif 000020
【図６】
2015025853.tif 000021
【図７】
2015025853.tif 000022
【図８】
2015025853.tif 000023
【図９】
2015025853.tif 000024
【図１０】
2015025853.tif 000025
【図１１】
2015025853.tif 000026
【図１２】
2015025853.tif 000027
【図１３】
2015025853.tif 000028
【図１４】
2015025853.tif 000029