(57)【要約】【課題】ガラスをコア基材とした半導体パッケージ基板において、コア基材と配線パターン層の密着性を向上させ、スルーホールとランドの径による配線パターン層の制約を軽減する半導体パッケージ基板およびその製造方法を提供する。【解決手段】コア基材１にスルーホール電極２を形成した後、コア基材１上に応力緩和密着層３を積層し、ビア４を形成することで、応力緩和密着層３上のランド５径をスルーホール２径よりも小さくすることを特徴とする。【選択図】    図２
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【特許請求の範囲】
【請求項１】
コア基材と、配線パターン層と、絶縁樹脂層と、ビアと、ランドとを有し、前記配線パターン層と前記絶縁樹脂層とは交互に積層され、前記配線パターン層と、前記ビアは電気的に接続され、前記ランドと、前記ビアは電気的に接続された配線基板であって、
前記コア基材の表面には応力緩和密着層が形成され、前記応力緩和密着層にはその表面のみにランドが形成されていることを特徴とする配線基板。
【請求項２】
前記コア基材にはガラスを用い、前記ガラスには開口径１０〜５００μｍの範囲のスルーホールを複数有する構造であることを特徴とする、請求項１に記載の配線基板。
【請求項３】
前記応力緩和密着層に前記ビアを複数有する構造であることを特徴とする、請求項１または２に記載の配線基板。
【請求項４】
前記応力緩和密着層に形成されるビア径は前記スルーホール径よりも小さい構造であることを特徴とする、請求項２または３に記載の配線基板。
【請求項５】
前記ランドの径は、前記スルーホール径よりも小さいことを特徴とする、請求項２から４のいずれかに記載の配線基板。
【請求項６】
コア基材に複数のスルーホールを形成する工程と、
スルーホール内に貫通電極を形成する工程と、
貫通電極が形成されたコア基材上に応力緩和密着層を形成する工程と、
応力緩和密着層に複数のビアを設け、応力緩和密着層の表面上にランドを形成する工程と、
ランドの形成された応力緩和密着層上にビルドアップ層を積層形成する工程と、
をこの順に有することを特徴とする配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板およびその製造方法に関する。
【背景技術】
【０００２】
半導体チップとマザーボード間には電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数の相違の橋渡しを行い、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ用基板は、インターポーザ基板などと呼ばれる。
【０００３】
また、半導体パッケージ基板は、基板内の配線幅、ピッチを各層で変化させることで、半導体チップ、マザーボード相互の線幅、ピッチに変換し電気的接続を得ている。
【０００４】
ところで、近年半導体チップの配線の微細化に伴い、半導体パッケージ基板にもそれに対応できる基板の作製が求められている。現在半導体パッケージ基板には有機系材料を用いたものが一般的であるが、現状の有機系材料で作製される半導体パッケージ基板では、実装時のリフローにより基板が膨張し、半導体チップとのピッチずれが生じることで実装の難易度を上げている。配線がより微細になるとピッチずれの影響が大きくなり、実装することがさらに困難になる。これらの要因により有機材料では実装の観点から配線の微細化に限界があると考えられる。また、実装後に半導体チップとパッケージ基板の熱膨張係数差により基板に反りが生じることでバンプや半導体チップの信頼性の低下にも繋がる。そこでこれら課題を解決するため、新たにシリコンインターポーザやガラスインターポーザを用いて半導体チップと接続する方法が提案され、開発が盛んに行われている。これらのインターポーザは２．５Ｄ、３Ｄ実装に活用が期待されている。なお、シリコン、ガラスの線膨張係数（ＣＴＥ）は半導体チップと同じまたはそれに近い値であるため、半導体チップと半導体パッケージ基板をフリップチップ実装する際にも熱膨張係数差によって発生する応力などを軽減できる利点がある。
【０００５】
シリコンやガラスを用いてパッケージ基板を作製する際にはシリコンやガラス上に配線を形成する必要がある。しかし、シリコンやガラスは約３ｐｐｍ／Ｋであるのに対し配線に用いられる材質として例えば銅では約１６ｐｐｍ／Ｋであり、数倍の差がある。温度サイクル試験等で加熱、冷却を行うとシリコンやガラスと銅の界面に応力が発生し配線層が剥離する可能性がある。
【０００６】
図１は従来の半導体パッケージ基板の構成図である。コア層を有するビルドアップ工法を用いた構造の例である。
【０００７】
前記半導体パッケージ基板の中心部にはガラスやシリコン板を用いたコア基材１を形成している。また前記コア基材の上下に配線パターン層７、絶縁樹脂層６の順に積層されている。さらに各配線パターン層の導通のため、コア層およびビルドアップ層にスルーホール電極２またはビア４を設けている。
【０００８】
また、最上部または最下部の絶縁樹脂層上にはソルダーレジスト９が形成され、ソルダーレジストがない部分は電極パッド８が形成されている。
【０００９】
ここで、コア基材がガラスやシリコン板のような場合、コア基材と配線パターン層の材料の線膨張係数が異なる。例えば前述の通りガラスやシリコンは約３ｐｐｍ／Ｋ、配線パ
ターンの材料が銅の場合約１６ｐｐｍ／Ｋとなる。一方有機系のパッケージ基板のコア層に用いられるガラスエポキシ樹脂は例えば約３〜１５ｐｐｍ／Ｋとなり、ガラスやシリコンを用いたほうが銅との線膨張係数との差が大きい。これらが原因となり、温度サイクル試験等の温度差が大きい環境下においてガラス、シリコンと銅の界面に応力が発生し、界面剥離あるいはガラスやシリコンに欠け、割れが発生する可能性があり、パッケージ基板の信頼性が確保できない可能性がある。
【００１０】
これらの問題の解決案として、配線パターンとコア基材の密着性を高めるためにコア基材表面に応力緩和層および密着層を形成してから配線パターンを形成することが提案されている（例えば、特許文献１参照）。この方法はガラス基材の表面に応力緩和層ないし密着層を積層してから積層体全体を加工することでスルーホールを形成している。しかしながら、この方法では応力緩和層および密着層上にランドを形成する際、ランド径は一般的にスルーホールよりも径は大きいため、ランド径はスルーホール径以上にする必要がある。配線幅の微細化を考慮するとランド径も微小化が必要であるが、この方法だとスルーホール径以下のランド径の製造は不可能であり、配線の微細化が困難である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２０１３−５２１６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、以上の事情の下になされ、コア基材と配線パターン層の密着性を確保し、スルーホール径による配線パターン層設計の制約を軽減する製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明において上記課題を達成するために、本発明による配線基板は、コア基材を有し、前記コア基材上に配線パターン層、絶縁樹脂層を積層し、前記コア基材の表面に応力緩和密着層を有し、ランドをコア基材表面に設けず、前記応力緩和密着層表面にランドを有することを特徴とする。
【００１４】
すなわち、本発明の請求項１の発明は、
コア基材と、配線パターン層と、絶縁樹脂層と、ビアと、ランドとを有し、前記配線パターン層と前記絶縁樹脂層とは交互に積層され、前記配線パターン層と、前記ビアは電気的に接続され、前記ランドと、前記ビアは電気的に接続された配線基板であって、
前記コア基材の表面には応力緩和密着層が形成され、前記応力緩和密着層にはその表面のみにランドが形成されていることを特徴とする配線基板としたものである。
【００１５】
本発明の請求項２の発明は、
前記コア基材にはガラスを用い、前記ガラスには開口径１０〜５００μｍの範囲のスルーホールを複数有する構造であることを特徴とする、請求項１に記載の配線基板としたものである。
【００１６】
本発明の請求項３の発明は、
前記応力緩和密着層に前記ビアを複数有する構造であることを特徴とする、請求項１または２に記載の配線基板としたものである。
【００１７】
本発明の請求項４の発明は、
前記応力緩和密着層に形成されるビア径は前記スルーホール径よりも小さい構造である
ことを特徴とする、請求項２または３に記載の配線基板としたものである。
【００１８】
本発明の請求項５の発明は、
前記ランドの径は、前記スルーホール径よりも小さいことを特徴とする、請求項２から４のいずれかに記載の配線基板としたものである。
【００１９】
本発明の請求項６の発明は、
コア基材に複数のスルーホールを形成する工程と、
スルーホール内に貫通電極を形成する工程と、
貫通電極が形成されたコア基材上に応力緩和密着層を形成する工程と、
応力緩和密着層に複数のビアを設け、応力緩和密着層の表面上にランドを形成する工程と、
ランドの形成された応力緩和密着層上にビルドアップ層を積層形成する工程と、
をこの順に有することを特徴とする配線基板の製造方法としたものである。
【発明の効果】
【００２０】
本発明によると、コア基材上に応力緩和密着層を形成することによりコア基材と配線パターン層の密着性を高め、界面に発生する応力を緩和することができる。さらにコア基材上にランドを設けず、スルーホール形成後、応力緩和密着層にスルーホール径よりも小さいビアを形成し密着層上にランドを形成することによりスルーホール径の大きさによるランド径の制約を軽減できる。これにより、コア基材と配線パターン層の密着性を確保し、スルーホール径による配線パターン層設計の制約を軽減することができる。
【図面の簡単な説明】
【００２１】
【図１】従来の配線基板の構造を示す断面図である。
【図２】本発明の実施例における配線基板の構造を示す断面図である。
【図３】本発明の実施例における配線基板の製造工程の一部分を示す断面図である。
【図４】本発明の実施例における配線基板の製造工程の他の部分を示す断面図である。
【発明を実施するための形態】
【００２２】
以下に本発明による半導体パッケージ基板の製造方法を、その実施の形態に基づいて説明するが、本発明はこれに限定されるわけではない。
【００２３】
図２は本発明の半導体パッケージ基板の構造を示す断面図である。半導体パッケージ基板はコア基材１、コア基材の両面に形成された応力緩和密着層３、ビア４、ランド５、その両面に配線パターン層７を有している。なお、コア基材には各配線パターン層を接続するために厚み方向にスルーホール電極２を有している。また、配線パターン層上には絶縁樹脂層６を積層したビルドアップ層を有している。
【００２４】
コア基材１はガラス板から加工されたものである。コア基材の材料は例えば、無アルカリガラス、合成石英ガラス選択される材料を用いることができる。なお、ガラスの熱膨張係数は半導体チップに使用する材料のシリコンの値と近いほうが良い。これにより、半導体チップと半導体パッケージ基板をフリップチップ実装する際などに線膨張係数の差により発生するバンプ間の応力を軽減することができる。
【００２５】
次に応力緩和密着層３はコア基材の両面に形成される部位である。材料はコア基材と配線パターン層との密着が良好な材料または界面に発生した応力を緩和できる材料である。例えばエポキシ系樹脂やポリイミド樹脂が用いられる。また、ランド５および配線パターン層７は配線設計に応じて応力緩和密着層３の両表面に形成される部位である。材料は例えば銅が用いられる。
【００２６】
なお、ビルドアップ層はビルドアップ工法により形成され、絶縁樹脂層６と配線パターン層７を有する。絶縁樹脂層は例えばエポキシ系、ポリイミド系樹脂が用いられ、樹脂にフィラーを添加した材料も用いることができる。また、配線パターン層７は例えば銅を用いる。なお、各層の配線パターン層はビア４により相互に電気的に接続されている。
【００２７】
さらに、最上層、最下層の配線パターン層には電気信号を外部に接続するために電極パッド８が形成されている。また、最表面には電極パッド上に開口するようにソルダーレジスト９が形成される。なお、ソルダーレジストの材料は例えば、感光性エポキシ樹脂や樹脂にフィラーを添加した材料も用いることができる。
【００２８】
次に、前記半導体パッケージ基板の製造方法について説明する。
【００２９】
図３は実施形態に係る半導体パッケージ基板の製造工程を示す断面図である。
【００３０】
まず、コア基材１として厚さ１００〜５００μｍの範囲のガラスを用意する(図３(ａ)参照)。なお、ガラスの材質は例えば、無アルカリガラス、合成石英ガラスとする。また、ガラス形状は本実施例では板状であるが外形は四角形や円形など特に限定されない。
【００３１】
本発明では、コア基材にはガラスを用い、ガラスには１０〜５００μｍの範囲のスルーホールを複数有する構造であることが好ましい。
【００３２】
まず、ガラスの所定の箇所に、開口径１０〜５００μｍの範囲のスルーホール１０を形成する(図３(ｂ)参照)。スルーホールの形成方法としては例えばドリル加工およびレーザー加工を使用する。なお、スルーホールの数、寸法は特に限定されず、配線パターン層の設計に基づいて決定をすればよい。
【００３３】
ガラス表面のスルーホール１０内に貫通電極を形成する(図３(ｃ)参照)。まず、無電解めっき法により、ガラス表面、スルーホール側面に無電解銅めっき膜を全面に形成する（図には未記載）。また、ガラス表面の平滑性により無電解めっき膜が形成されない場合には、ガラス表面およびスルーホール内に密着層を設けて無電解めっきを形成してもよい。あるいはスパッタ法等を用いてガラス表面に給電層を設けてもよい。その場合給電層には例えばチタンおよび銅スパッタをガラス表面、スルーホール側面に行う。そうすることによりガラス、チタン、銅間の密着性を向上させることができる。その後、電解めっき法により、１０〜３０μｍの範囲の電解銅めっき膜を形成する。
【００３４】
このようにスルーホール内に貫通電極を形成する。なお、スルーホール内の銅めっき形成方式は本実施形態ではフィルドめっきであるがコンフォーマルめっきを行い、スルーホール内部に樹脂を挿入して貫通電極を形成してもよい。
【００３５】
また、スルーホール内に貫通電極を形成した際にガラス表面と電極の面位置が異なる、あるいはガラス表面に電解めっき法に形成された導通層１１が形成されている可能性がある。そのためコア基材部表裏を例えば化学研磨およびサンドブラスト工法によりガラスおよび導通層表面を微量削ることで導通層１１を排除してガラス表面の平坦性を得る(図３(ｄ)参照)。
【００３６】
次に、コア基材上に応力緩和密着層３を形成する(図３(ｅ)参照)。まず、真空ラミネート法およびスピンコート法等を用いて応力緩和密着層３をコア基材両面に形成する。ここで応力緩和密着層の材料は弾性率がコア基材と配線パターン層の材料よりも小さいこと、熱膨張係数はコア基材より大きく配線パターン層の材料より小さいことが好ましいがこれ
に限定されない。例えばエポキシ樹脂やポリイミド樹脂を用いることができる。その後樹脂にキュアを行い硬化させる。
【００３７】
次に、応力緩和密着層上にランド５を形成する工程を説明する。
【００３８】
本発明では、応力緩和密着層にビアを複数有する構造であることが好ましい。応力緩和密着層の所定の箇所に開口径２０〜１００μｍの範囲のビアホール１２を形成する(図３(ｆ)参照)。形成方法としては例えばＵＶレーザー、炭酸ガスレーザー、エキシマレーザーを使用することができる。なお、密着層が感光性樹脂の場合、フォトリソグラフィー工法を利用してもよい。
【００３９】
本発明では、応力緩和密着層に形成されるビア径はスルーホール径よりも小さい構造であることが好ましい。
【００４０】
次に、レーザー加工の際に発生したビアホールのスミアにデスミア処理行い、無電解めっき法により応力緩和密着層、ビアホール表面に無電解銅めっき膜を形成する。その後無電解銅めっき膜上にフォトレジストを成膜（図には未記載）し、露光および現像を行うことによりランドのレジストパターンを形成する。
またスルーホール径とランド径の関係はランド径の方を小さくする。その後、電解めっき法により、マスク開口部に１０〜３０μｍの範囲の電解銅めっき膜を形成する。次にレジストパターンを剥離除去する。次に、レジスト下の無電解銅めっき膜をエッチングにて除去する。このようにしてランド５が形成される(図４(ｇ)参照)。
【００４１】
次に、ランド上にビルドアップ層を積層形成する(図４(ｈ)参照)。まず、応力緩和密着層、ランドに粗化処理を行う。そうすることにより応力緩和密着層と絶縁樹脂層の密着性が向上する。その後、真空プレスおよびロールラミネーターにより絶縁樹脂層６を基板両面にラミネートする。ラミネート後にキュアを行い、樹脂を硬化させる。
【００４２】
次に、ビルドアップ絶縁樹脂層６の所定の箇所に開口径２０〜１００μｍの範囲のビアホールを形成する。形成方法としては例えばＵＶレーザー、炭酸ガスレーザー、エキシマレーザーを使用することができる。なお、絶縁樹脂層が感光性樹脂の場合、フォトリソグラフィー工法を利用してもよい。
【００４３】
次に、レーザー加工の際に発生したビアホールのスミアにデスミア処理行い、無電解めっき法により絶縁樹脂層およびビアホール表面に無電解銅めっき膜を形成する。その後無電解銅めっき膜上にフォトレジストを成膜（未記載）し、露光および現像を行うことによりレジストパターンを形成する。その後、電解めっき法により、マスク開口部に１０〜３０μｍの範囲の電解銅めっき膜を形成する。次にレジストパターンを剥離除去する。次に、レジスト下の無電解銅めっき膜をエッチングにて除去する。このようにして配線パターン層７が形成される。
【００４４】
その後、絶縁樹脂層の形成、ビア、配線パターン層を含むビルドアップ層の形成までの工程をコア基材の両面にて所定の回数繰り返すことで半導体パッケージ基板のビルドアップ層を形成することができる。なお本実施形態では、ビルドアップ層形成を２回行うことによりコア基材の両面に３層の配線パターン層を有した構造の基板が形成される。
【００４５】
次にビルドアップ層の最上層に電極パッド８を形成する(図４(ｈ)参照)。スクリーン印刷、真空ラミネート法により、ビルドアップ層最上層表面にソルダーレジスト９を形成する。次にレジストマスクを用いて露光、現像を行い、電極パッド上のソルダーレジストを排除し、開口部を形成する(図４(ｉ)参照)。その後必要に応じて外部との接続のため、例
えば、はんだバンプおよび金バンプを形成する。このようにして本実施例の半導体パッケージ基板を製造する。
【００４６】
このようにコア基材上に応力緩和密着層を形成することによりコア基材と配線パターン層の密着性を高め、界面に発生する応力を緩和することができる。さらにコア基材上にランドを設けず応力緩和密着層にスルーホール径よりも小さいビアを形成し密着層上にランドを形成することによりスルーホール径の大きさによるランド径の制約を軽減できる。これにより、コア基材と配線パターン層との密着性を確保しつつ、スルーホール径による配線パターン層設計の制約を軽減することができる。
【実施例】
【００４７】
以下に本発明の一実施例を説明するが、本発明はこれに限定されるわけではない。
【００４８】
４０ｍｍ×４０ｍｍ、厚さ３００μｍｔの無アルカリガラスを用意した。
【００４９】
次に、ガラスの所定の箇所に、エキシマレーザーを用いて開口径７０μｍのスルーホールを２００μｍピッチで形成した。
【００５０】
次に、スパッタ法を用いてガラス表面スルーホール側面に給電層を設けた。給電層にはチタンスパッタ（約７０ｎｍ厚）および銅スパッタ（約２５０ｎｍ厚）をガラスに行った。そうすることによりガラス、チタン、銅の密着性を確保した。その後、電解めっき法により、電解銅めっき膜を形成した。なおスルーホール内の銅めっき形成方式はフィルドめっきとした。
【００５１】
次に、コア基材部表裏をサンドブラスト工法によりガラスおよび導通層表面を微量削り、導通層を排除しガラス表面を平坦化した。
【００５２】
次に、真空ラミネーター装置を用いて５０μｍｔのエポキシ系絶縁樹脂を１００℃、荷重１０ｋｇ／ｃｍ２の条件でラミネートした。その後、１００℃、３０分、１７０℃、３０分の条件でキュアを行い、樹脂を硬化させ、コア基材上に応力緩和密着層を形成した。
【００５３】
次に、応力緩和密着層の所定の箇所にＵＶレーザー装置を用いて開口径２０μｍのビアホールを形成した。次に、レーザー加工の際に発生したビアホールのスミアにデスミア処理行い、無電解めっき法により応力緩和密着層、ビアホール表面に無電解銅めっき膜を形成した。その後無電解銅めっき膜上にフォトレジストを成膜し、露光および現像を行うことによりランドレジストパターンを形成した。その後、電解めっき法により、マスク開口部に約１７μｍの電解銅めっき膜を形成し、レジストパターンを剥離除去し、レジスト下の無電解銅めっき膜をエッチングにて除去した。このような工法で５０μｍφのランドを形成した。
【００５４】
その後、応力緩和密着層、ランドに粗化処理を行い、真空ラミネーター装置を用いて５０μｍｔのエポキシ系絶縁樹脂層を１００℃、荷重１０ｋｇ／ｃｍ２の条件でラミネートした。その後、１００℃、３０分、１７０℃、３０分の条件でキュアを行い、樹脂を硬化させた。
【００５５】
ビルドアップ絶縁樹脂層の所定の箇所にＵＶレーザー装置を用いて開口径２０μｍのビアホールを形成した。次に、レーザー加工の際に発生したビアホールのスミアにデスミア処理行い、無電解めっき法によりビルドアップ絶縁層およびビアホール表面に無電解銅めっき膜を形成した。その後無電解銅めっき膜上にフォトレジストを成膜し、露光および現像を行うことによりレジストパターンを形成した。その後、電解めっき法により、マスク
開口部に約１７μｍの電解銅めっき膜を形成した後、レジストパターンを剥離除去し、レジスト下の無電解銅めっき膜をエッチングにて除去することで配線パターン層を形成した。
【００５６】
このように絶縁樹脂層の形成、ビア、配線パターン層を含むビルドアップ層の形成までの工程をガラス基板の両面に２回繰り返すことでコア基材の両面に３層の配線パターン層を有した構造の半導体パッケージ基板を作製した。
【００５７】
次にビルドアップ層の最上層に真空ラミネート装置により、感光性のソルダーレジストを積層し、露光・現像を行い、電極パッド上のソルダーレジストを排除し、開口部を形成した。
【００５８】
次に上記のような工法で製造された半導体パッケージ基板のランドのテープ剥離試験を行った。なお、剥離試験は応力緩和密着層上にランドを形成した工程後に行った。熱冷衝撃試験機を用いて−５５〜１２５℃の範囲で温度を交互に変動させ、５００サイクル行い、その後テープ剥離試験を行った。その結果、本発明の実施例において剥離は見られなかった。
【００５９】
＜比較例＞
また、コア基材表面に応力緩和密着層を形成しない、図１に示す従来の半導体パッケージ基板を同様の工法で作製した。コア基材上にランドを形成した工程の段階で熱冷衝撃試験機を用いて−５５〜１２５℃の範囲で温度を交互に変動させ、５００サイクル行い、その後テープ剥離試験を行った。その結果、ランドとコア基材の界面で剥離が見られた。
【００６０】
比較例に対して実施例では、本発明の構造を用いることで半導体パッケージ基板のコア基材とランドの密着性が上昇、あるいはコア基材とランドおよび配線パターン層界面の応力が緩和され、コア基材の剥離や欠け。割れに対する信頼性が確保されたことを確認した。
【産業上の利用可能性】
【００６１】
半導体チップとマザーボード間に、電気的接続のために使用される配線基板に利用できる。
【符号の説明】
【００６２】
１…コア基材
２…スルーホール電極
３…応力緩和密着層
４…ビア
５…ランド
６…絶縁樹脂層
７…配線パターン層
８…電極パッド
９…ソルダーレジスト
【図１】
2015207580.tif 000003
【図２】
2015207580.tif 000004
【図３】
2015207580.tif 000005
【図４】
2015207580.tif 000006