(57)【要約】【課題】新規な構成の半導体装置を提供すること。【解決手段】マルチポートのＳＲＡＭと、ＯＳトランジスタを有するデータ記憶部と、を積層して設ける構成とする。マルチポートのＳＲＡＭでは、配線及びトランジスタ数が増加するため、ＯＳトランジスタを有するデータ記憶部のトランジスタ数を増加させても、面積を増加させることがない。データ記憶部を構成するトランジスタ数を増加させることで、スタティックな動作をさせることができる。そのため、データ記憶部では、安定したリカバリーの動作、動作の高速化、簡略化を図ることができる。【選択図】図１
2015207760.tif 000002
【特許請求の範囲】
【請求項１】
マルチポートのＳＲＡＭと、データ記憶部と、を有する半導体装置であって、
前記マルチポートのＳＲＡＭは、第１のトランジスタと、配線と、を有し、
前記第１のトランジスタは、シリコンをチャネル形成領域に有し、
前記配線は、前記第１のトランジスタに電気的に接続され、
前記データ記憶部は、第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインに電気的に接続され、
前記容量素子は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第１のトランジスタのソース又はドレインと、前記配線とは、互いに重なる領域を有し、
前記配線と、前記第２のトランジスタのソース又はドレインとは、互いに重なる領域を有し、
前記第２のトランジスタのソース又はドレインと、前記容量素子の電極とは、互いに重なる領域を有することを特徴とする半導体装置。
【請求項２】
マルチポートのＳＲＡＭと、データ記憶部と、を有する半導体装置であって、
前記マルチポートのＳＲＡＭは、第１のトランジスタと、配線と、を有し、
前記第１のトランジスタは、シリコンをチャネル形成領域に有し、
前記配線は、前記第１のトランジスタに電気的に接続され、
前記データ記憶部は、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有し、
前記第３のトランジスタは、シリコンをチャネル形成領域に有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインに電気的に接続され、
前記容量素子は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソース又はドレインは、前記第１のトランジスタのソース又はドレインに電気的に接続され、
前記第１のトランジスタのソース又はドレインと、前記配線とは、互いに重なる領域を有し、
前記配線と、前記第２のトランジスタのソース又はドレインとは、互いに重なる領域を有し、
前記第２のトランジスタのソース又はドレインと、前記容量素子の電極とは、互いに重なる領域を有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第３のトランジスタは、インバータを構成するｎチャネル型トランジスタ又はｐチャネル型トランジスタであることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一に記載の前記半導体装置と、
前記半導体装置に電気的に接続されたリードと、
を有することを特徴とする電子部品。
【請求項５】
請求項４に記載の電子部品と、
表示装置と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、データの書き込み／読み出しを高速に行える点でプロセッサ等のキャッシュメモリに用いられている。
【０００４】
ＳＲＡＭは揮発性メモリのため、電源供給の停止によってデータが消失してしまう。そのため、ＳＲＡＭの構成に、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタ（ＯＳトランジスタ）と容量素子を追加し、データの消失を防ぐ構成が提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データの消失を防ぐ構成では、配線、及び／又はトランジスタの構成要素が増加する。これらの構成要素の増加によって、レイアウト面積が大きくならないことが望まれる。
【０００７】
本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【０００８】
または、本発明の一態様は、構成要素の増加によってレイアウト面積が大きくならない、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、動作の高速化が図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。
【０００９】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１０】
本発明の一態様は、マルチポートのＳＲＡＭと、データ記憶部と、を有する半導体装置であって、マルチポートのＳＲＡＭは、第１のトランジスタと、配線と、を有し、第１のトランジスタは、シリコンをチャネル形成領域に有し、配線は、第１のトランジスタに電気的に接続され、データ記憶部は、第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体をチャネル形成領域に有し、第２のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインに電気的に接続され、容量素子は、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第１のトランジスタのソース又はドレインと、配線とは、互いに重なる領域を有し、配線と、第２のトランジスタのソース又はドレインとは、互いに重なる領域を有し、第２のトランジスタのソース又はドレインと、容量素子の電極とは、互いに重なる領域を有する半導体装置である。
【００１１】
本発明の一態様は、マルチポートのＳＲＡＭと、データ記憶部と、を有する半導体装置であって、マルチポートのＳＲＡＭは、第１のトランジスタと、配線と、を有し、第１のトランジスタは、シリコンをチャネル形成領域に有し、配線は、第１のトランジスタに電気的に接続され、データ記憶部は、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体をチャネル形成領域に有し、第３のトランジスタは、シリコンをチャネル形成領域に有し、第２のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインに電気的に接続され、容量素子は、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲートに電気的に接続され、第３のトランジスタのソース又はドレインは、第１のトランジスタのソース又はドレインに電気的に接続され、第１のトランジスタのソース又はドレインと、配線とは、互いに重なる領域を有し、配線と、第２のトランジスタのソース又はドレインとは、互いに重なる領域を有し、第２のトランジスタのソース又はドレインと、容量素子の電極とは、互いに重なる領域を有する半導体装置である。
【００１２】
本発明の一態様において、第３のトランジスタは、インバータを構成するｎチャネル型トランジスタ又はｐチャネル型トランジスタである半導体装置が好ましい。
【００１３】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１４】
本発明の一態様は、新規な構成の半導体装置等を提供することができる。
【００１５】
または、本発明の一態様は、構成要素の増加によってレイアウト面積が大きくならない、新規な構成の半導体装置等を提供することができる。そのため、本発明の一態様は、小型化された、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、動作の高速化が図られた、新規な構成の半導体装置等を提供することができる。
【００１６】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様を説明するための回路図及び模式図。
【図２】本発明の一態様を説明するための回路図。
【図３】本発明の一態様を説明するための模式図及び上面図。
【図４】本発明の一態様を説明するための断面図。
【図５】本発明の一態様を説明するための断面図。
【図６】本発明の一態様を説明するための回路図及びタイミングチャート。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するための回路図。
【図１０】本発明の一態様を説明するための回路図。
【図１１】本発明の一態様を説明するための回路図。
【図１２】本発明の一態様を説明するための回路図。
【図１３】本発明の一態様を説明するためのタイミングチャート。
【図１４】本発明の一態様を説明するためのタイミングチャート。
【図１５】本発明の一態様を説明するための動作説明図。
【図１６】本発明の一態様を説明するためのブロック図。
【図１７】本発明の一態様を説明するためのブロック図。
【図１８】酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。
【図１９】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図２０】電子照射による結晶部の変化を示す図。
【図２１】透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。
【図２２】電子部品の作製工程を示すフローチャート及び斜視模式図。
【図２３】電子部品を用いた電子機器。
【図２４】本発明の一態様を説明するための回路図。
【図２５】本発明の一態様を説明するための回路図。
【図２６】本発明の一態様を説明するための回路図。
【発明を実施するための形態】
【００１８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２０】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２１】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２２】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２３】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２４】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００２５】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２６】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２７】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２８】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３０】
（実施の形態１）
本実施の形態では、半導体装置の回路図、上面図、断面図、及びタイミングチャートについて説明する。
【００３１】
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるキャッシュ等のメモリ、メモリを制御する周辺回路、あるいはメモリ及び周辺回路と信号を入出力するＣＰＵ、電源電圧供給回路、あるいはパワーマネジメントユニットなどの各回路、あるいは該回路を含むシステム全体を半導体装置という。
【００３２】
＜メモリセルＭＣの構成について＞
半導体装置の一形態として、メモリセルＭＣの構成について説明する。
【００３３】
図１（Ａ）にメモリセルＭＣの概要を表す回路図を示す。
【００３４】
図１（Ａ）に示すメモリセルＭＣは、ＳＲＡＭ１０１と、データ記憶部１０２と、を有する。データ記憶部１０２は、トランジスタ１０３と、容量素子１０４と、を有する。
【００３５】
ＳＲＡＭ１０１は、一般的なＳＲＡＭであり、一例としては６個のトランジスタで構成される回路である。ＳＲＡＭ１０１は、データの書き込み／読み出しを高速で行うことができる。ＳＲＡＭ１０１のデータは、電源電圧の供給がないと、消失する。
【００３６】
ＳＲＡＭ１０１は、データの読み出し及び／又は書き込みを行う一つまたは複数のポートに接続される。ポートは、データと反転データを出力するよう対になる配線として設けられていてもよいし、１本の配線として設けられていてもよい。ポートが増えると、配線数が増加する。ＳＲＡＭ１０１は、ポートが一つのシングルポートでもよいし、ポートが複数のマルチポートでもよい。
【００３７】
ＳＲＡＭ１０１が有するトランジスタは、半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）で構成される。ＳＲＡＭ１０１は、インバータで構成されるインバータループを有し、データに応じて電位を保持することができる。図１（Ａ）において電位を保持するノードを、ノードＱ（ＱＢ）で示している。
【００３８】
データ記憶部１０２は、ノードＱ（ＱＢ）に応じて設けられる。データ記憶部１０２は、バックアップ／リカバリー制御線ＢＫＥ／ＲＣＥによってバックアップ又はリカバリーが制御される。データ記憶部１０２は、ＳＲＡＭ１０１に記憶されたデータをバックアップ（退避ともいう）する機能を有する回路である。また、データ記憶部１０２は、バックアップしたデータをリカバリー（復帰ともいう）する機能を有する回路である。
【００３９】
トランジスタ１０３は、Ｓｉトランジスタに比べてオフ電流が低いトランジスタで構成される。容量素子１０４は、トランジスタ１０３のソース又はドレインに接続される。図１（Ａ）では、トランジスタ１０３と容量素子１０４とを接続するノードをノードＳＮとして示している。ノードＳＮは、トランジスタ１０３を非導通状態とすることで電荷を保持することができる。
【００４０】
なおＳｉトランジスタに比べてオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が挙げられる。ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を極めて低くすることができる。
【００４１】
図１（Ａ）の構成では、トランジスタ１０３を導通状態とすることで、ノードＱ（ＱＢ）の電位を、ノードＳＮに与えることができる。そしてトランジスタ１０３を非導通状態とすることで、ノードＳＮに電位に応じた電荷を保持し続けることができる。この電荷の保持は、電源電圧の供給を停止しても継続して行うことができるため、データ記憶部１０２を不揮発性とすることができる。
【００４２】
なお電位を保持する期間において、トランジスタ１０３には、所定の電圧が供給され続けている場合がある。例えば、トランジスタ１０３のゲートには、トランジスタが完全に非導通状態となるような電圧が供給され続けている場合がある。またトランジスタ１０３のバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、データ記憶部１０２に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がデータ記憶部１０２に供給されているとしても、実質的には、データ記憶部１０２は不揮発性であると表現することができる。
【００４３】
なお回路図では、ＯＳトランジスタであることを示すために、ＯＳの符号を併せて図示している。またＯＳトランジスタは、特に断りのない限りｎチャネル型のトランジスタとして説明する。そのため、トランジスタ１０３では、ゲートに与える信号がＨレベルのときにソースとドレインとの間が導通状態となり、Ｌレベルの信号のときに非導通状態となる。
【００４４】
本発明の一態様におけるメモリセルＭＣは、ＳＲＡＭ１０１に記憶されたデータをデータ記憶部１０２にバックアップする動作のみで、電源電圧の供給がなくてもデータを記憶することができる。データ記憶部１０２に記憶したデータは、ＳＲＡＭ１０１にリカバリーするだけで元の状態に復帰させることができる。
【００４５】
図１（Ｂ）では、各素子の層構造についての模式図を示している。図１（Ｂ）に示す第１の層１１１は、Ｓｉトランジスタが設けられた層（図中、ＳｉＦＥＴ  Ｌａｙｅｒと表記）である。第２の層１１２は、配線層が設けられた層（図中、Ｗｉｒｉｎｇ  ｌａｙｅｒと表記）である。第３の層１１３は、ＯＳトランジスタが設けられた層（図中、ＯＳＦＥＴ  ｌａｙｅｒと表記）である。第４の層１１４は、容量素子が設けられた層（図中、Ｃｐ  ｌａｙｅｒと表記）である。
【００４６】
本実施の形態の構成は、ＳＲＡＭ１０１と、データ記憶部１０２と、を積層して設ける構成とする。すなわち、第１の層１１１及び第２の層１１２でＳＲＡＭ１０１の回路構成を形成し、第３の層１１３及び第４の層１１４でデータ記憶部１０２の回路構成を形成する。なおデータ記憶部１０２が、Ｓｉトランジスタを有する場合、第１の層１１１、第３の層１１３及び第４の層１１４でデータ記憶部１０２を形成すればよい。
【００４７】
ＳＲＡＭ１０１は、データ記憶部１０２に比べて、配線及びトランジスタが多い。そのため、メモリセルＭＣのレイアウト面積は、第１の層１１１及び第２の層１１２に設ける、ＳＲＡＭ１０１のレイアウト面積によって決まる。例えば、シングルポートでは第１の層１１１にあるトランジスタ数によって、レイアウト面積が決まる。また、マルチポートでは、第２の層１１２にある配線数によって、レイアウト面積が決まる。
【００４８】
一方で、データ記憶部１０２は、トランジスタ数を増加させても、メモリセルＭＣのレイアウトの面積の増加はほとんど変化しない。データ記憶部１０２のトランジスタ数を増加させることで、データ記憶部１０２は、安定したリカバリーの動作、動作の高速化、簡略化を図ることができる。
【００４９】
図２には、図１（Ａ）に示すメモリセルＭＣの具体的な構成例について示す。図２に示すＳＲＡＭ１０１は、トランジスタＭ１乃至Ｍ６を有する。データ記憶部１０２は、トランジスタＯＭ１、ＯＭ２と、容量素子Ｃｐ１、Ｃｐ２と、を有する。
【００５０】
なお図２では、トランジスタＭ１とトランジスタＯＭ１との間のノードを、ノードＱとして図示している。またトランジスタＭ６とトランジスタＯＭ２との間のノードを、ノードＱＢとして図示している。またトランジスタＯＭ１と容量素子Ｃｐ１との間のノードを、ノードＳＮ１として図示している。またトランジスタＯＭ２と容量素子Ｃｐ２との間のノードを、ノードＳＮ２として図示している。
【００５１】
またメモリセルＭＣは、電位を与えるための配線、及び制御するための配線に接続される。図２には、このような配線として、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢ、バックアップ／リカバリー制御線ＢＫＥ／ＲＣＥ、電源電位線Ｖ−ＶＤＭ、電源電位線Ｖ−ＶＳＳを一例として図示している。
【００５２】
ＳＲＡＭ１０１が有するトランジスタＭ１乃至Ｍ６は、Ｓｉトランジスタで構成される。またデータ記憶部１０２が有するトランジスタＯＭ１、ＯＭ２は、ＯＳトランジスタで構成される。
【００５３】
以上説明した本実施の形態の構成は、ＳＲＡＭ１０１と、データ記憶部１０２と、を積層して設ける構成とする。ＳＲＡＭ１０１は、データ記憶部１０２に比べて、配線及びトランジスタが多い。そのため、メモリセルＭＣのレイアウト面積は、ＳＲＡＭ１０１のレイアウト面積によって決まる。データ記憶部１０２のトランジスタ数を増加させても、メモリセルＭＣのレイアウトの面積の増加はほとんど変化しない。データ記憶部１０２のトランジスタ数を増加させることで、データ記憶部１０２は、安定したリカバリーの動作、動作の高速化、簡略化を図ることができる。
【００５４】
＜メモリセルＭＣの上面図及び断面図の構成例について＞
次いでメモリセルＭＣの上面図及び断面図の一例について説明する。ここでは、一例として、図２で図示したメモリセルＭＣが有する各トランジスタの上面図及び断面図について、図３乃至５を参照して説明する。
【００５５】
図３（Ａ）では、図１（Ｂ）と同じ各素子の層構造についての模式図を示している。
【００５６】
図３（Ｂ−１）乃至（Ｂ−４）は、図３（Ａ）の第１乃至４の層１１１乃至１１４に対応する上面図である。
【００５７】
図３（Ｂ−１）に示す第４の層１１４のレイアウト図では、バックアップ／リカバリー制御線ＢＫＥ／ＲＣＥ、容量素子Ｃｐ１、容量素子Ｃｐ２に対応するレイアウト図である。
【００５８】
図３（Ｂ−２）に示す第３の層１１３のレイアウト図では、トランジスタＯＭ１、ＯＭ２に対応するレイアウト図である。
【００５９】
図３（Ｂ−３）に示す第２の層１１２のレイアウト図では、電源電位線Ｖ−ＶＳＳ、電源電位線Ｖ−ＶＤＭ、ビット線ＢＬ、反転ビット線ＢＬＢに対応するレイアウト図である。
【００６０】
図３（Ｂ−４）に示す第１の層１１１のレイアウト図では、トランジスタＭ１乃至Ｍ６に対応するレイアウト図である。
【００６１】
図３（Ｂ−１）乃至（Ｂ−４）の構成では、ＳＲＡＭ１０１は、第１の層１１１が有するＳｉトランジスタ、すなわちトランジスタＭ１乃至Ｍ６、及び第２の層１１２が有する電源電位線Ｖ−ＶＳＳ、電源電位線Ｖ−ＶＤＭ、ビット線ＢＬ、反転ビット線ＢＬＢ、で構成される。また、データ記憶部は、第３の層１１３が有するＯＳトランジスタ、すなわちトランジスタＯＭ１、ＯＭ２、及び第４の層１１４が有するバックアップ／リカバリー制御線ＢＫＥ／ＲＣＥ、容量素子Ｃｐ１、容量素子Ｃｐ２、で構成される。
【００６２】
第１の層１１１が有するトランジスタＭ１乃至Ｍ６のソース又はドレインは、第２の層１１２が有する各配線と、互いに重なる領域を有する。そして第１の層１１１が有するトランジスタＭ１乃至Ｍ６は、第２の層１１２が有する各配線と、開口部で電気的に接続される。
【００６３】
第１の層１１１が有するトランジスタＭ１乃至Ｍ６と、第３の層１１３が有するトランジスタＯＭ１、ＯＭ２とは、第２の層１１２を介して電気的に接続される。第３の層１１３が有するトランジスタＯＭ１、ＯＭ２のソース又はドレインは、第２の層１１２が有する配線と、互いに重なる領域を有する。そして第３の層１１３が有するトランジスタＯＭ１、ＯＭ２は、第２の層１１２の配線を介して、第１の層１１１が有するトランジスタＭ１乃至Ｍ６と電気的に接続される。
【００６４】
第３の層１１３が有するトランジスタＯＭ１、ＯＭ２と、容量素子Ｃｐ１、容量素子Ｃｐ２とは、電気的に接続される。第３の層１１３が有するトランジスタＯＭ１、ＯＭ２のソース又はドレインは、第４の層１１４が有する容量素子Ｃｐ１、容量素子Ｃｐ２の電極と、互いに重なる領域を有する。そして第４の層１１４が有する容量素子Ｃｐ１、容量素子Ｃｐ２の電極は、第３の層１１３のトランジスタＯＭ１、ＯＭ２のソース又はドレインと、開口部で電気的に接続される。
【００６５】
図３（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の構成とすることでメモリセルＭＣは、６個のトランジスタで構成されるＳＲＡＭから面積増加がすることなく、データをバックアップ／リカバリ−できるレイアウトを実現できる。そのため、該メモリセルＭＣを有する半導体装置の小型化を図ることができる。
【００６６】
図３（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の構成では、一例として、シングルポートのＳＲＡＭを用いたメモリセルＭＣを示したが、本発明の一態様ではマルチポートのＳＲＡＭを有するメモリセルＭＣに適用する場合、特に効果が大きい。
【００６７】
マルチポートのＳＲＡＭは、データの書き込み及び読み出しを制御するための配線数、トランジスタ数が増える。本発明の一態様では、データ記憶部１０２のトランジスタを、ＳＲＡＭ１０１の配線及びトランジスタ上に設ける。ＳＲＡＭ１０１が占めるレイアウト面積の増加は、第１の層１１１及び第２の層１１２が占めるレイアウト面積の増加に言い換えることができる。
【００６８】
レイアウト面積の増加する要因は、ポート数が増えるにつれて増加する、第２の層１１２に設ける配線数の増加が支配的な要因となる。ＳＲＡＭ１０１が占めるレイアウト面積は、ポート数の二乗に比例して増加する。第２の層１１２の面積の増加によって、他の第１の層１１１、第３の層１１３、及び第４の層１１４の面積も大きくなる。
【００６９】
第１の層１１１、第３の層１１３、及び第４の層１１４は、第２の層１１２に積層するため、同じレイアウト面積をとる。ただし、第２の層１１２と比べて、配線数の増加は少ない。そのため、第１の層１１１、第３の層１１３、及び第４の層１１４に、別途トランジスタを追加してもレイアウト面積は増加しない。第１の層１１１、第３の層１１３、及び第４の層１１４は、データ記憶部１０２を構成するトランジスタ及び配線を設けることができる。
【００７０】
データ記憶部に配線、トランジスタを追加することで、データ記憶部１０２の動作を高速化することができる。例えば、第１の層１１１と同層に別途トランジスタを追加し、データ記憶部１０２の一部のトランジスタとして用いることができる。この第１の層１１１と同層に設けたトランジスタをインバータとして機能させることで、データ記憶部１０２にスタティックなデータのリカバリーを行わせることができる。スタティックなデータのリカバリーを可能にしたデータ記憶部１０２は、動作を高速化することができる。
【００７１】
次いで図４では、図３（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の一点鎖線Ｆ−Ｆ’における断面図、図５では、図３（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の一点鎖線Ｇ−Ｇ’における断面図を示している。
【００７２】
図４では、半導体基板４００、素子分離用絶縁膜４０２、ゲート絶縁層４１０、ゲート電極４１２、ゲート電極４１４、層間絶縁層４１６、配線層４１８、配線層４２０、導電層４２２、層間絶縁層４２４、配線層４２３、配線層４２５、導電層４２６、層間絶縁層４２８、層間絶縁層４４２、配線層４３０、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、導電層４４４、配線層４４６、層間絶縁層４４８、半導体層４５２、ゲート絶縁層４５０、配線層４５４、ゲート電極４５６、層間絶縁層４５８、導電層４６０、導電層４６２、絶縁層４６４、導電層４６６、層間絶縁層４７２、配線層４７４、配線層４７６、層間絶縁層４７８および層間絶縁層４８０を示している。
【００７３】
図５では、半導体基板４００、素子分離用絶縁膜４０２、ゲート電極４１３、ゲート電極４１５、層間絶縁層４１６、層間絶縁層４２４、配線層４２７、配線層４２９、配線層４３１、導電層４３３、層間絶縁層４２８、配線層４３６、層間絶縁層４４２、層間絶縁層４４８、半導体層４５２、半導体層４５３、ゲート絶縁層４５０、ゲート電極４５６、層間絶縁層４５８、絶縁層４６４、導電層４６６、層間絶縁層４７２、層間絶縁層４７８、導電層４６７、配線層４７７および層間絶縁層４８０を示している。
【００７４】
半導体基板４００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【００７５】
第１の層１１１のトランジスタは、素子分離用絶縁膜４０２により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０２の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
【００７６】
ゲート絶縁層４１０は、熱処理を行い、半導体基板４００の表面に酸化した酸化シリコン膜を形成した後、選択的に一部をエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、形成する。
【００７７】
ゲート電極４１２、ゲート電極４１３、ゲート電極４１４、ゲート電極４１５、配線層４１８、配線層４２０、導電層４２２、配線層４２３、導電層４２６、配線層４３０、配線層４２７、配線層４２９、配線層４３１、導電層４３３、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、導電層４４４、配線層４４６、配線層４５４、ゲート電極４５６、導電層４６０、導電層４６２、導電層４６６、配線層４７４、配線層４７６、導電層４６７及び配線層４７７は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【００７８】
層間絶縁層４１６、層間絶縁層４２４、層間絶縁層４２８、層間絶縁層４４２、層間絶縁層４４８、層間絶縁層４５８、絶縁層４６４、層間絶縁層４７２、層間絶縁層４７８および層間絶縁層４８０は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
【００７９】
半導体層４５２及び半導体層４５３は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いることができる。
【００８０】
ゲート絶縁層４５０は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層４５０は、半導体層４５２及び半導体層４５３に酸素を供給する効果があるとより好ましい。
【００８１】
なお図４、５の構成とすることでメモリセルＭＣは、電源電位線Ｖ−ＶＤＭと、トランジスタＯＭ１、ＯＭ２のチャネル形成領域とを積層して設けることができる。電源電位線Ｖ−ＶＤＭの電源電位は、メモリセルＭＣに電源電圧を供給する場合には高電源電位となる。この場合電源電位線Ｖ−ＶＤＭ（図４中、配線層４３６）を、トランジスタＯＭ１、ＯＭ２のバックゲートとして用いることで、トランジスタＯＭ１、ＯＭ２のオン電流を大きくすることができる。一方で、電源電位線Ｖ−ＶＤＭの電源電位は、半導体装置に電源電圧を供給しない場合には低電源電位となる。この場合、トランジスタＯＭ１、ＯＭ２のバックゲートとして用いることで、トランジスタＯＭ１及びトランジスタＯＭ２のオフ電流が低いといった特性を阻害することはない。そのためトランジスタＯＭ１、ＯＭ２のオン電流を大きくし、オフ電流を低く保つことができる。
【００８２】
＜メモリセルＭＣの動作について＞
次いでメモリセルＭＣの動作について説明する。
【００８３】
図６（Ａ）は、図２に示すメモリセルＭＣにおけるトランジスタＭ２乃至Ｍ５をインバータＩＮＶ１、ＩＮＶ２に置き換えた回路図である。
【００８４】
図６（Ａ）に示すメモリセルＭＣの動作について、図６（Ｂ）にタイミングチャートを示し説明する。図６（Ｂ）では、バックアップ（Ｂａｃｋｕｐ）、電源電圧の供給を停止（Ｐｏｗｅｒ−ｏｆｆ）、リカバリー（Ｒｅｃｏｖｅｒｙ）を行うＰＧシーケンス（Ｐｏｗｅｒ−Ｇａｔｉｎｇ  ｓｅｑｕｅｎｃｅ）について説明する。
【００８５】
図６（Ｂ）に示すタイミングチャートによると、まず通常動作時（Ｎｏｒｍａｌ  ｏｐｅｒａｔｉｏｎ）にノードＱ、ＱＢにデータＤａｔａ、ＤａｔａＢが保持される。なお図６（Ｂ）では、データＤａｔａをＨレベルの電位、データＤａｔａＢをＬレベルの電位とする。
【００８６】
バックアップ時では、まずバックアップ／リカバリー制御線ＢＫＥ／ＲＣＥをＨレベルにし、トランジスタＯＭ１、ＯＭ２を導通状態にする。すると、ノードＱ、ＱＢと、ノードＳＮ１、ＳＮ２とが等電位となり、ノードＳＮ１、ＳＮ２にバックアップされる。なお図６（Ｂ）では、ノードＳＮ１にＨレベルの電位、ノードＳＮ２にＬレベルの電位が保持される。
【００８７】
バックアップ動作が終了したら、電源電圧の供給を停止する。すなわち、電源電位線Ｖ−ＶＤＭの電位を電源電位線Ｖ−ＶＳＳと等電位、すなわちＬレベルにする。電源電位線Ｖ−ＶＤＭの電位の低下に伴い、ノードＱ、ＱＢの電位も低下する。一方でバックアップ／リカバリー制御線ＢＫＥ／ＲＣＥの電位をＬレベルにすることで、ノードＳＮ１、ＳＮ２の電位は保持される。
【００８８】
そしてリカバリー時には、まずバックアップ／リカバリー制御線ＢＫＥ／ＲＣＥをＨレベルにし、トランジスタＯＭ１、ＯＭ２を導通状態にする。すると、ノードＱ、ＱＢと、ノードＳＮ１、ＳＮ２とが等電位となる。そのため、ノードＱと、ノードＱＢとでは電位差が生じる。この電位差が生じた状態で、電源電位線Ｖ−ＶＤＭの電位をＨレベルにする。すると、ノードＱ、ＱＢとが通常動作時の電位に戻る。
【００８９】
以上のような、ＰＧシーケンスを経て、通常動作を再開することができる。そしてメモリセルＭＣへのパワーゲーティングを施しても、ＳＲＡＭ１０１に記憶してあるデータの消失を防ぐことができる。
【００９０】
＜ＳＲＡＭ１０１の構成例＞
次いでＳＲＡＭ１０１の構成例について説明する。
【００９１】
図２、図３（Ａ）及び図６（Ｂ）では、シングルポートのＳＲＡＭを一例として挙げて説明している。本発明の一態様は、シングルポートのＳＲＡＭに限らず、マルチポートのＳＲＡＭに適用することがより好ましい。
【００９２】
ＳＲＡＭ１０１に適用できる、マルチポートのＳＲＡＭの一例を図７（Ａ）に示す。
【００９３】
図７（Ａ）には、トランジスタＭ１Ａ、Ｍ１Ｂ、Ｍ６Ａ、Ｍ６Ｂ、インバータＩＮＶ１、ＩＮＶ２、ビット線ＢＬ１、ＢＬＢ１、ＢＬ２、ＢＬＢ２、ワード線ＷＬ１、ＷＬ２を有するＳＲＡＭ１０１を図示している。
【００９４】
また別のＳＲＡＭ１０１に適用できる、マルチポートのＳＲＡＭの一例を図７（Ｂ）に示す。
【００９５】
図７（Ｂ）には、トランジスタＭ１、Ｍ６、Ｍ７、Ｍ８、インバータＩＮＶ１、ＩＮＶ２、書き込みビット線ＷＢＬ、ＷＢＬＢ、読み出しビット線ＲＢＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬを有するＳＲＡＭ１０１を図示している。
【００９６】
また別のＳＲＡＭ１０１に適用できる、マルチポートのＳＲＡＭの一例を図８（Ａ）に示す。
【００９７】
図８（Ａ）には、トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１、インバータＩＮＶ１、ＩＮＶ２、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬを有するＳＲＡＭ１０１を図示している。
【００９８】
また別のＳＲＡＭ１０１に適用できる、マルチポートのＳＲＡＭの一例を図８（Ｂ）に示す。
【００９９】
図８（Ｂ）には、トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬを有するＳＲＡＭ１０１を図示している。
【０１００】
また別のＳＲＡＭ１０１に適用できる、マルチポートのＳＲＡＭの一例を図９に示す。
【０１０１】
図９には、トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１２乃至Ｍ１９、インバータＩＮＶ１乃至ＩＮＶ５、書き込みビット線ＷＢＬ１乃至ＷＢＬ３、読み出しビット線ＲＢＬ１乃至ＲＢＬ３、書き込みワード線ＷＷＬ１乃至ＷＷＬ３、読み出しワード線ＲＷＬ１乃至ＲＷＬ３を有するＳＲＡＭ１０１を図示している。
【０１０２】
図７乃至図９に示すマルチポートのＳＲＡＭでは、シングルポートのＳＲＡＭに比べてトランジスタ数及び配線数共に増加する。マルチポートのＳＲＡＭでは、ポート数の二乗に比例してレイアウト面積が増加する。
【０１０３】
ＳＲＡＭ１０１の、特に配線を設ける層でのレイアウト面積の増加にしたがって、トランジスタ等を設ける他の層では、余剰な領域が生じる。そのためデータ記憶部１０２のトランジスタ数を増やしても、面積オーバーヘッドをゼロ、あるいはほとんど無視することができる。
＜データ記憶部１０２の構成例＞
次いでデータ記憶部１０２の構成例について説明する。
【０１０４】
図２、図３（Ａ）及び図６（Ｂ）では、トランジスタＯＭ１、ＯＭ２と容量素子Ｃｐ１、Ｃｐ２を用いてデータのリカバリーをダイナミックに行う回路構成を一例として挙げて説明している。本発明の一態様は、データのリカバリーをダイナミックに行う回路構成に限らず、データのリカバリーをスタティックに行う回路構成に適用することがより好ましい。
【０１０５】
データのリカバリーをスタティックに行うデータ記憶部１０２の回路構成の一例を図１０（Ａ）に示す。
【０１０６】
図１０（Ａ）には、トランジスタＯＭ３、トランジスタＭ２０、容量素子Ｃｐ３、インバータＩＮＶ６、バックアップ制御線ＢＫＥ、リカバリー制御線ＲＣＥを有するデータ記憶部１０２を図示している。
【０１０７】
なおインバータＩＮＶ６に与える電源電圧は、図２４（Ａ）に示すようにＳＲＡＭ１０１と同じでもよいし、図２４（Ｂ）に示すようにＳＲＡＭ１０１とは異なる電源電圧（ＶＤＭ２／ＶＳＳ）でもよい。
【０１０８】
また別のデータのリカバリーをスタティックに行うデータ記憶部１０２の回路構成の一例を図１０（Ｂ）に示す。
【０１０９】
図１０（Ｂ）には、トランジスタＯＭ４、トランジスタＭ２１乃至Ｍ２４、容量素子Ｃｐ４、バックアップ制御線ＢＫＥ、リカバリー制御線ＲＣＥを有するデータ記憶部１０２を図示している。
【０１１０】
また別のデータのリカバリーをスタティックに行うデータ記憶部１０２の回路構成の一例を図１１（Ａ）に示す。
【０１１１】
図１１（Ａ）には、トランジスタＯＭ５、ＯＭ６、トランジスタＭ２５乃至Ｍ２８、容量素子Ｃｐ５、Ｃｐ６、バックアップ制御線ＢＫＥ、リカバリー制御線ＲＣＥを有するデータ記憶部１０２を図示している。
【０１１２】
また別のデータのリカバリーをスタティックに行うデータ記憶部１０２の回路構成の一例を図１１（Ｂ）に示す。
【０１１３】
図１１（Ｂ）には、トランジスタＯＭ７、ＯＭ８、トランジスタＭ２９、Ｍ３０、容量素子Ｃｐ７、Ｃｐ８、インバータＩＮＶ７、ＩＮＶ８、バックアップ制御線ＢＫＥ、リカバリー制御線ＲＣＥを有するデータ記憶部１０２を図示している。
【０１１４】
なおインバータＩＮＶ７、ＩＮＶ８に与える電源電圧は、図２５（Ａ）に示すようにＳＲＡＭ１０１と同じでもよいし、図２５（Ｂ）に示すようにＳＲＡＭ１０１とは異なる電源電圧（ＶＤＭ２／ＶＳＳ）でもよい。
【０１１５】
上述したようにマルチポートのＳＲＡＭでは、シングルポートのＳＲＡＭに比べて配線数が増える。そのため、配線層である、第２の層１１２のレイアウト面積が増加する。一方で、第１の層１１１、第３の層１１３及び第４の層１１４では、余剰な領域が増加する。そのため図１０及び図１１のように、データ記憶部１０２のトランジスタ数を増やしても、面積オーバーヘッドをゼロ、あるいはほとんど無視することができる。
【０１１６】
そのため、データ記憶部１０２のトランジスタ数を増やし、データ記憶部をスタティック型にすることができる。スタティック型のデータ記憶部は、保持されているデータを壊すことなく読み出すことができる。
【０１１７】
データ記憶部１０２をスタティック型のデータ記憶部とすることで、安定したデータのリカバリー、リカバリーの簡略化及び高速化することができる。
【０１１８】
また図１０及び図１１に示すスタティック型のデータ記憶部１０２では、ダイナミック型に比べて容量素子の静電容量を小さくしてもデータの読み出しを行うことができる。この場合、第３の層１１３のＯＳトランジスタと第４の層１１４の容量素子とを同層に設けてもよい。該構成とすることで、工程数の削減、製造コストを小さくすることができる。
【０１１９】
以上説明した本実施の形態の構成は、ＳＲＡＭ１０１と、データ記憶部１０２と、を積層して設ける構成とする。マルチポートとしたＳＲＡＭ１０１は、配線及びトランジスタ数が増加する。そのため、データ記憶部１０２のトランジスタ数を増加させても、レイアウトの面積を増加させることがない。データ記憶部１０２のトランジスタ数を増加させることで、スタティックな動作をさせることができる。そのため、データ記憶部１０２では、安定したリカバリーの動作、動作の高速化、簡略化を図ることができる。
【０１２０】
なお、本発明の一態様として、例えばトランジスタ１０３に酸化物半導体を適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、例えばトランジスタ１０３は、オフ電流が低いトランジスタであればよいため、オフ電流が低ければ酸化物半導体を適用しないトランジスタとすることができる。例えば、本発明の一態様では、トランジスタ１０３として、バンドギャップが大きい、半導体を適用したトランジスタを適用してもよい。
【０１２１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１２２】
（実施の形態２）
本実施の形態では、上記実施の形態で説明したメモリセルＭＣの動作とは異なる動作の一例について説明する。
【０１２３】
本実施の形態では、図１２に示すメモリセルＭＣの動作を説明する。図１２に示すメモリセルＭＣは、図７（Ａ）のマルチポートのＳＲＡＭ１０１、及び図１１（Ｂ）のデータのリカバリーをスタティックに行うデータ記憶部１０２を有する。
【０１２４】
なお図１２では、データ記憶部１０２における、データに応じた電荷を保持するノードをノードＳＮ３、ＳＮ４として図示している。
【０１２５】
なお図１２に示す、インバータＩＮＶ７、ＩＮＶ８に与える電源電圧は、図２５（Ａ）に示すようにＳＲＡＭ１０１と同じでもよいし、図２６に示すようにＳＲＡＭ１０１とは異なる電源電圧（ＶＤＭ２／ＶＳＳ）でもよい。
【０１２６】
図１３（Ａ）、（Ｂ）、図１４では、図１２に示すメモリセルＭＣの動作について、異なるタイミングチャートを示す。図１３（Ａ）、（Ｂ）では、図６（Ｂ）とは異なる、リカバリー時の電源電位線Ｖ−ＶＤＭ、バックアップ制御線ＢＫＥ、及びリカバリー制御線ＲＣＥの動作について示している。
【０１２７】
図１３（Ａ）に示すタイミングチャートによると、リカバリー時において、まずリカバリー制御線ＲＣＥの電位をＨレベルにする。そして、ノードＳＮ３、ＳＮ４に保持した電荷に応じてノードＱ、ＱＢに電位差が生じさせる。この電位差が生じた状態で、電源電位線Ｖ−ＶＤＭの電位をＨレベルにする。すると、ノードＱ、ＱＢとが通常動作時の電位に戻る。
【０１２８】
図１３（Ａ）によると、ノードＱ、ＱＢでの電位差を大きくすることができる。そのため、ノイズ等の影響によってノードＱ、ＱＢの電位が変動しても誤動作の少ない、安定したリカバリー動作を行うことができる。
【０１２９】
以上のような、ＰＧシーケンスを経て、通常動作を再開することができる。そしてメモリセルＭＣへのパワーゲーティングを施しても、ＳＲＡＭ１０１に記憶してあるデータの消失を防ぐことができる。
【０１３０】
また図１３（Ｂ）に示すタイミングチャートで、図１２に示すメモリセルＭＣの動作させることができる。図１３（Ｂ）によると、リカバリー時において、リカバリー制御線ＲＣＥの電位をＨレベルにするとともに、電源電位線Ｖ−ＶＤＭの電位をＨレベルにする。そのため、リカバリーの簡略化および高速化をすることができる。
【０１３１】
また、図１２に示すメモリセルＭＣは、データのリカバリーをスタティックに行うことができる。そのため、データ記憶部１０２に保持した元のデータを壊さないでリカバリーを行うことができる。
【０１３２】
図１４に、データのリカバリーをスタティックに行うことを利用した動作のタイミングチャートを示す。図１４に示すタイミングチャートによると、通常動作の間にバックアップ又はリカバリーを行うことができる。例えば通常動作中のＳＲＡＭ１０１のデータをデータ記憶部１０２にバックアップしておき、必要に応じてリカバリーさせる動作を行うことができる。該リカバリーによってノードＳＮ３、ＳＮ４に保持したデータが壊れることはない。
【０１３３】
そのため、図１４のリカバリーの動作によると、メモリセルＭＣに保持したデータを、前の状態に簡単に復元することができる。該動作は、一例として、パイプライン処理における分岐予測、またはデバッグの動作に応用することができる。
【０１３４】
図１５では、パイプライン処理における分岐予測で、図１４で説明したバックアップ又はリカバリーをすることによって、データを前の状態に復元できる動作の一例について示す。
【０１３５】
なお図１５では、５段のパイプライン処理を行う構成を示しており、命令の一例として、「ａｄｄ（加算）」、「ｂｅｑ（条件分岐）」、「ａｎｄ（論理積）」、「ｏｒ（論理和）」、「ｓｕｂ（減算）」、「ｌｗ（メモリ読み出し）」を示している。各命令に付した数字は、命令のアドレスを表している。図１５に示す命令は、ＭＩＰＳアーキテクチャの命令セットである。命令は、一例として、フェッチ（ＩＦ）、デコード（ＩＤ）、実行（ＥＸ）、メモリアクセス（ＭＥＭ）、ライトバック（ＷＢ）を１サイクルとして示している。
【０１３６】
図１５に示す動作の一例では、「ｂｅｑ（条件分岐）」で分岐予測が行われる。分岐予測では、分岐が成立しない場合でも、メモリアクセス（ＭＥＭ）が行われるサイクルまで、投機的な命令の実行（図中、ハッチングを付した命令）を行う。分岐予測によって、動作の高速化を図ることができる。
【０１３７】
図１４で説明したデータのバックアップは、「ｂｅｑ（条件分岐）」をフェッチしたサイクルで行えばよい。図１４で説明したデータのリカバリーは、「ｌｗ（メモリ読み出し）」にジャンプする前に行えばよい。データのバックアップ、リカバリーによって、分岐予測前の状態のデータに復元できるため、再度命令を実行しなおす必要がなくなり、動作の高速化を図ることができる。
【０１３８】
本実施の形態で説明したように、本発明の一態様のメモリセルは、安定したデータのリカバリー、リカバリーの簡略化及び高速化することができる。また、本発明の一態様のメモリセルは、データのバックアップ及びリカバリーを容易にすることで、分岐予測やデバッグ時に応用することができる。
【０１３９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、図１で示したメモリセルＭＣを有するキャッシュ、及び該キャッシュにアクセスする回路のブロック図の構成について、説明する。
【０１４０】
＜キャッシュの具体例＞
【０１４１】
図１６で示す半導体装置３０は、キャッシュ３００（Ｃａｃｈｅと図示）と、電源電圧供給回路３３０（Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅと図示）と、パワーマネジメントユニット３４０（ＰＭＵと図示）と、ＣＰＵ３５０と、入出力インターフェース３６０（Ｉ／Ｏ  Ｉ／Ｆと図示）と、バスインターフェース３７０（Ｂｕｓ  Ｉ／Ｆと図示）と、を有する。
【０１４２】
パワーマネジメントユニット３４０は、キャッシュ３００が有する各回路のパワーゲーティングを行う機能を有する。パワーマネジメントユニット３４０は、パワーゲーティング制御信号（Ｐｏｗｅｒ  Ｇａｔｉｎｇ  Ｃｏｎｔｒｏｌ  Ｓｉｇｎａｌ；ＰＧＣＳ）を出力する。その結果、半導体装置３０の低消費電力化を実現できる。
【０１４３】
パワーマネジメントユニット３４０は、ＣＰＵ３５０からの休止信号（Ｓｌｅｅｐｉｎｇと図示）あるいは入出力インターフェース３６０を介した外部のハードウェアからの信号、あるいはバスインターフェース３７０の状態によって、パワーゲーティングを行う。
【０１４４】
キャッシュ３００は、メモリセルアレイ３０１（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ：ＭＣＡと図示）、周辺回路３１０（Ｐｅｒｉｐｈｅｒａｌ  Ｃｉｒｃｕｉｔｓと図示）と、バックアップ／リカバリー駆動回路３２０（Ｂａｃｋｕｐ＆Ｒｅｃｏｖｅｒｙ  Ｄｒｉｖｅｒと図示）と、パワースイッチＳＷ１乃至ＳＷ３と、を有する。
【０１４５】
なおキャッシュ３００は、ＣＰＵ３５０で用いる命令、又は演算結果等のデータを一時的に記憶する機能を有する装置であり、記憶装置ともいう。
【０１４６】
キャッシュ３００が有する各構成について説明する。
【０１４７】
メモリセルアレイ３０１は、上記実施の形態で説明したメモリセルＭＣを有する。メモリセルＭＣは、ＳＲＡＭ１０１と、データ記憶部１０２と、を有する。
【０１４８】
ＳＲＡＭ１０１は、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢによって、データの書き込み／読み出しを制御される。ＳＲＡＭ１０１及びデータ記憶部１０２の詳細については、上記実施の形態での説明を参照すればよい。
【０１４９】
周辺回路３１０は、ローデコーダ３１１と、ロードライバー３１２と、カラムデコーダ３１３と、カラムドライバー３１４と、ドライバー制御論理回路３１５と、出力ドライバー３１６と、を有する。
【０１５０】
ローデコーダ３１１及びロードライバー３１２には、アドレス信号ＡＤＤＲ及びドライバー制御論理回路３１５からの制御信号が与えられる。そしてローデコーダ３１１及びロードライバー３１２は、ワード線ＷＬに与える信号、例えばワード信号を生成する機能を有する回路である。なおローデコーダ３１１及びロードライバー３１２は、ワード線ＷＬ、あるいは上記実施の形態で説明した読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬの数に応じて設ければよい。
【０１５１】
カラムデコーダ３１３及びカラムドライバー３１４には、アドレス信号ＡＤＤＲ及びドライバー制御論理回路３１５からの制御信号が与えられる。そしてカラムデコーダ３１３及びカラムドライバー３１４は、ビット線ＢＬ及び反転ビット線ＢＬＢに与える信号、例えばプリチャージ信号を生成する機能、入力される書き込みデータＷｄａｔａをビット線ＢＬ及び反転ビット線ＢＬＢに与える機能、を有する回路である。またカラムデコーダ３１３及びカラムドライバー３１４は、センスアンプを有し、メモリセルアレイ３０１から読み出した信号を出力ドライバー３１６に出力する機能を有する回路である。カラムデコーダ３１３及びカラムドライバー３１４は、ビット線ＢＬ、反転ビット線ＢＬＢ、あるいは上記実施の形態で説明した読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの数に応じて設ければよい。
【０１５２】
ドライバー制御論理回路３１５は、入力されるグローバルライト信号（ＧＷ）、バイトライト信号（ＢＷ）、チップイネーブル信号（ＣＥ）、クロック信号（ＣＬＫ）を基に、ローデコーダ３１１と、ロードライバー３１２と、カラムデコーダ３１３と、カラムドライバー３１４とを制御する制御信号を生成する機能を有する回路である。
【０１５３】
出力ドライバー３１６は、カラムデコーダ３１３と、カラムドライバー３１４とで得られるデータを基に読み出しデータＲｄａｔａを生成し、外部に出力する機能を有する回路である。
【０１５４】
バックアップ／リカバリー駆動回路３２０は、バックアップ／リカバリー制御線ＢＫＥ／ＲＣＥに接続される。バックアップ／リカバリー駆動回路３２０は、ＳＲＡＭ１０１とデータ記憶部１０２との間でデータをバックアップ又はリカバリーするための信号を与える機能を有する。バックアップ／リカバリー制御線ＢＫＥ／ＲＣＥは、バックアップ制御線ＢＫＥと、リカバリー制御線ＲＣＥとに分けて設ける構成でもよい。
【０１５５】
パワースイッチＳＷ１乃至ＳＷ３は、電源電圧供給回路３３０で生成される電源電位ＶＤＭ、ＶＤＤ、ＶＤＨをメモリセルアレイ３０１、周辺回路３１０、バックアップ／リカバリー駆動回路３２０に与えるか否かを切り替える。パワースイッチＳＷ１乃至ＳＷ３のオン／オフの切り替えは、パワーゲーティング制御信号で行う。
【０１５６】
パワースイッチＳＷ１をオフにすることで、メモリセルアレイ３０１に電源電位を与える電源電位線Ｖ−ＶＤＭが電源電位線Ｖ−ＶＳＳと等電位になる。またパワースイッチＳＷ２をオフにすることで、周辺回路３１０に電源電位を与える電源電位線Ｖ−ＶＤＤが電源電位線Ｖ−ＶＳＳと等電位になる。またパワースイッチＳＷ３をオフにすることで、バックアップ／リカバリー駆動回路３２０に電源電位を与える電源電位線Ｖ−ＶＤＨが電源電位線Ｖ−ＶＳＳと等電位になる。パワースイッチＳＷ１乃至ＳＷ３は異なるタイミングでオン／オフの切り替えを行ってもよい。
【０１５７】
＜キャッシュの応用例＞
次いで図１６で示したキャッシュ３００の具体例について説明する。
【０１５８】
図１７に示すプロセッサ４０は、ＣＰＵ４１と、Ｌ１キャッシュ４３と、Ｌ２キャッシュ４４と、Ｌ３キャッシュ４５と、を有する。ＣＰＵ４１は、レジスタファイル４２を有する。
【０１５９】
図１６に示すキャッシュ３００を、Ｌ１キャッシュ４３（図中、Ｌ１＄）と、Ｌ２キャッシュ４４（図中、Ｌ２＄）と、Ｌ３キャッシュ４５（図中、Ｌ３＄）に適用することができる。またキャッシュ３００は、ＣＰＵ４１内のレジスタファイル４２に適用することができる。
【０１６０】
Ｌ２キャッシュ４４及びＬ３キャッシュ４５には、シングルポートのＳＲＡＭ１０１を有するメモリセルＭＣが設けられたキャッシュを適用すればよい。またレジスタファイル４２及びＬ１キャッシュ４３には、データの読み出し、書き込みを並行して行うことができる、マルチポートのＳＲＡＭ１０１を有するメモリセルＭＣが設けられたキャッシュを適用すればよい。マルチポートのＳＲＡＭは、データの読み出し、書き込みを並行して行うことができるため、異なるアドレスへの読み出し、書き込みを同時に行うことができる。
【０１６１】
図１７に示すように、マルチポートのＳＲＡＭを有するキャッシュをＣＰＵ４１に近い位置に設け、シングルポートのＳＲＡＭを有するキャッシュをＣＰＵ４１から遠ざかる位置に設ける構成とする。該構成とすることで、プロセッサ４０は、低消費電力化、動作の高速性を図ることができる。
【０１６２】
（実施の形態４）
本実施の形態では、上記実施の形態で説明したオフ電流の低いＯＳトランジスタ、及びＯＳトランジスタの半導体層が有する酸化物半導体について説明する。
【０１６３】
＜ＯＳトランジスタについて＞
上記実施の形態で説明したオフ電流の低いトランジスタとして挙げたＯＳトランジスタは、Ｓｉトランジスタよりも低いオフ電流が得られる。
【０１６４】
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０１６５】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０１６６】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【０１６７】
なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタが非導通状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。
【０１６８】
その結果、メモリセルＭＣはＯＳトランジスタを非導通状態とし、電荷を保持させることができる。
【０１６９】
またメモリセルＭＣの構成で用いるＯＳトランジスタは、低いオフ電流が得られるトランジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。
【０１７０】
なおメモリセルＭＣの構成で用いるＯＳトランジスタは、絶縁表面上に形成されるトランジスタである。そのため、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極とボディもしくは半導体基板との間で寄生容量が形成されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。
【０１７１】
＜酸化物半導体について＞
次いで、ＯＳトランジスタの半導体層に用いることのできる酸化物半導体について説明する。
【０１７２】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１７３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１７４】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１７５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１７６】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１７７】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１７８】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１７９】
このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。
【０１８０】
以下では、酸化物半導体膜の構造について説明する。
【０１８１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１８２】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１８３】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１８４】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１８５】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１８６】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１８７】
図１８（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図１８（ｂ）は、図１８（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
【０１８８】
図１８（ｃ）は、図１８（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１８（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
【０１８９】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１９（Ａ）参照。）。
【０１９０】
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１９１】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１９２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１９３】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１９４】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１９５】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１９６】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１９７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１９８】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１９９】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２００】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２０１】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２０２】
次に、多結晶酸化物半導体膜について説明する。
【０２０３】
多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。
【０２０４】
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
【０２０５】
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
【０２０６】
次に、微結晶酸化物半導体膜について説明する。
【０２０７】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２０８】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１９（Ｂ）参照。）。
【０２０９】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２１０】
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する記憶装置は、生産性高く作製することができる場合がある。
【０２１１】
次に、非晶質酸化物半導体膜について説明する。
【０２１２】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２１３】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２１４】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２１５】
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
【０２１６】
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
【０２１７】
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
【０２１８】
次に、単結晶酸化物半導体膜について説明する。
【０２１９】
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【０２２０】
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
【０２２１】
なお、酸化物半導体は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２２２】
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２２３】
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
【０２２４】
図２０は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図２０より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
【０２２５】
また、図２０に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。
【０２２６】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２２７】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０２２８】
図１９（Ｃ）に、電子銃室２１０と、電子銃室２１０の下の光学系２１２と、光学系２１２の下の試料室２１４と、試料室２１４の下の光学系２１６と、光学系２１６の下の観察室２２０と、観察室２２０に設置されたカメラ２１８と、観察室２２０の下のフィルム室２２２と、を有する透過電子回折測定装置を示す。カメラ２１８は、観察室２２０内部に向けて設置される。なおフィルム室２２２を有さなくても構わない。
【０２２９】
また、図１９（Ｄ）に、図１９（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室２１０に設置された電子銃から放出された電子が、光学系２１２を介して試料室２１４に配置された物質２２８に照射される。物質２２８を通過した電子は、光学系２１６を介して観察室２２０内部に設置された蛍光板２２９に入射する。蛍光板２２９では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０２３０】
カメラ２１８は、蛍光板２２９を向いて設置されており、蛍光板２２９に現れたパターンを撮影することが可能である。カメラ２１８のレンズの中央、および蛍光板２２９の中央を通る直線と、蛍光板２２９の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ２１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ２１８をフィルム室２２２に設置しても構わない場合がある。例えば、カメラ２１８をフィルム室２２２に、電子２２４の入射方向と対向するように設置してもよい。この場合、蛍光板２２９の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０２３１】
試料室２１４には、試料である物質２２８を固定するためのホルダが設置されている。ホルダは、物質２２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２２８の構造によって最適な範囲を設定すればよい。
【０２３２】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０２３３】
例えば、図１９（Ｄ）に示すように物質におけるナノビームである電子２２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２２８がＣＡＡＣ−ＯＳ膜であれば、図１９（Ａ）に示したような回折パターンが観測される。または、物質２２８がｎｃ−ＯＳ膜であれば、図１９（Ｂ）に示したような回折パターンが観測される。
【０２３４】
ところで、物質２２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０２３５】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
【０２３６】
各試料におけるＣＡＡＣ化率を図２１（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０２３７】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０２３８】
図２１（Ｂ）および図２１（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図２１（Ｂ）と図２１（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０２３９】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
【０２４０】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０２４１】
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２４２】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２４３】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２４４】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２４５】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
【０２４６】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２４７】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２４８】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２４９】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２２、図２３を用いて説明する。
【０２５０】
図２２（Ａ）では上述の実施の形態で説明し記憶装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２５１】
上記実施の形態１の図４、５に示すようなトランジスタで構成される記憶装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２５２】
後工程については、図２２（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２５３】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２５４】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２５５】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２５６】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２５７】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２５８】
以上説明した電子部品は、上述の実施の形態で説明した記憶装置を含む構成とすることができる。そのため、小型化、及び動作の高速化が図られた電子部品を実現することができる。
【０２５９】
また、完成した電子部品の斜視模式図を図２２（Ｂ）に示す。図２２（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２２（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図２２（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した半導体装置７０４は、電子機器等の内部に設けられる。
【０２６０】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２６１】
図２３（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化、及び動作の高速化が図られた携帯型の情報端末が実現される。
【０２６２】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２３（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２３（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２６３】
また、図２３（Ａ）に示す携帯型の情報端末は、図２３（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２６４】
図２３（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２６５】
また、図２３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２６６】
更に、図２３（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２６７】
図２３（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置が設けられている。そのため、小型化、及び動作の高速化が図られた電子書籍端末が実現される。
【０２６８】
図２３（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた小型化、及び動作の高速化テレビジョン装置が実現される。
【０２６９】
図２３（Ｄ）は、スマートフオンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため小型化、及び動作の高速化が図られたスマートフオンが実現される。
【０２７０】
図２３（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。
【０２７１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が設けられている。このため、このため、小型化、及び動作の高速化が図られた電子機器が実現される。
【符号の説明】
【０２７２】
ＢＬ１    ビット線
Ｃｐ１    容量素子
Ｃｐ２    容量素子
Ｃｐ３    容量素子
Ｃｐ４    容量素子
Ｃｐ５    容量素子
Ｃｐ７    容量素子
Ｉ５    命令
Ｉ６    命令
Ｉ８    命令
ＩＮＶ１    インバータ
ＩＮＶ５    インバータ
ＩＮＶ６    インバータ
ＩＮＶ７    インバータ
Ｍ１    トランジスタ
Ｍ１Ａ    トランジスタ
Ｍ２    トランジスタ
Ｍ５    トランジスタ
Ｍ６    トランジスタ
Ｍ７    トランジスタ
Ｍ２０    トランジスタ
Ｍ２１    トランジスタ
Ｍ２４    トランジスタ
Ｍ２５    トランジスタ
Ｍ２８    トランジスタ
Ｍ２９    トランジスタ
ＯＭ１    トランジスタ
ＯＭ２    トランジスタ
ＯＭ３    トランジスタ
ＯＭ４    トランジスタ
ＯＭ５    トランジスタ
ＯＭ７    トランジスタ
ＲＢＬ１    ビット線
ＲＢＬ３    ビット線
ＲＷＬ１    ワード線
ＲＷＬ３    ワード線
ＳＮ１    ノード
ＳＮ２    ノード
ＳＮ３    ノード
ＳＷ１    パワースイッチ
ＳＷ２    パワースイッチ
ＳＷ３    パワースイッチ
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
ＷＢＬ１    ビット線
ＷＢＬ３    ビット線
ＷＬ１    ワード線
ＷＷＬ１    ワード線
ＷＷＬ３    ワード線
３０    半導体装置
４０    プロセッサ
４１    ＣＰＵ
４２    レジスタファイル
４３    キャッシュ
４４    キャッシュ
４５    キャッシュ
１０１    ＳＲＡＭ
１０２    データ記憶部
１０３    トランジスタ
１０４    容量素子
１１１    第１の層
１１２    第２の層
１１３    第３の層
１１４    第４の層
２１０    電子銃室
２１２    光学系
２１４    試料室
２１６    光学系
２１８    カメラ
２２０    観察室
２２２    フィルム室
２２４    電子
２２８    物質
２２９    蛍光板
３００    キャッシュ
３０１    メモリセルアレイ
３１０    周辺回路
３１１    ローデコーダ
３１２    ロードライバー
３１３    カラムデコーダ
３１４    カラムドライバー
３１５    ドライバー制御論理回路
３１６    出力ドライバー
３２０    バックアップ／リカバリー駆動回路
３３０    電源電圧供給回路
３４０    パワーマネジメントユニット
３５０    ＣＰＵ
３６０    入出力インターフェース
３７０    バスインターフェース
４００    半導体基板
４０２    素子分離用絶縁膜
４１０    ゲート絶縁層
４１２    ゲート電極
４１３    ゲート電極
４１４    ゲート電極
４１５    ゲート電極
４１６    層間絶縁層
４１８    配線層
４２０    配線層
４２２    導電層
４２３    配線層
４２４    層間絶縁層
４２６    導電層
４２７    配線層
４２８    層間絶縁層
４２９    配線層
４３０    配線層
４３１    配線層
４３２    配線層
４３３    導電層
４３４    配線層
４３６    配線層
４３８    配線層
４４０    配線層
４４２    層間絶縁層
４４４    導電層
４４６    配線層
４４８    層間絶縁層
４５０    ゲート絶縁層
４５２    半導体層
４５３    半導体層
４５４    配線層
４５６    ゲート電極
４５８    層間絶縁層
４６０    導電層
４６２    導電層
４６４    絶縁層
４６６    導電層
４６７    導電層
４６８    導電層
４７２    層間絶縁層
４７４    配線層
４７６    配線層
４７７    配線層
４７８    層間絶縁層
４８０    層間絶縁層
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    半導体装置
８２１    配線層
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015207760.tif 000003
【図２】
2015207760.tif 000004
【図３】
2015207760.tif 000005
【図４】
2015207760.tif 000006
【図５】
2015207760.tif 000007
【図６】
2015207760.tif 000008
【図７】
2015207760.tif 000009
【図８】
2015207760.tif 000010
【図９】
2015207760.tif 000011
【図１０】
2015207760.tif 000012
【図１１】
2015207760.tif 000013
【図１２】
2015207760.tif 000014
【図１３】
2015207760.tif 000015
【図１４】
2015207760.tif 000016
【図１５】
2015207760.tif 000017
【図１６】
2015207760.tif 000018
【図１７】
2015207760.tif 000019
【図２２】
2015207760.tif 000020
【図２３】
2015207760.tif 000021
【図２４】
2015207760.tif 000022
【図２５】
2015207760.tif 000023
【図２６】
2015207760.tif 000024
【図１８】
2015207760.tif 000025
【図１９】
2015207760.tif 000026
【図２０】
2015207760.tif 000027
【図２１】
2015207760.tif 000028