(57)【要約】【課題】半導体基板の熱を好適に放熱できる半導体装置を提供する。【解決手段】半導体装置１は、半導体基板５と、半導体基板５上に設けられるトランジスタ２ａと、一端１９がトランジスタ２ａに接続され、他端２０が第１配線３４ｊに接続されるキャパシタ３ｂと、一端５１ｂ１が半導体基板５に接続され、他端５１ｂ２が第１配線３４ｊに接続され、金属を含む第１ビア５１ｂと、トランジスタ２ａ及び第１配線３４ｊより上側に形成され、金属を含む第１基準層４２と、一端５２ｂ１が第１配線３４ｊに接続され、他端５２ｂ２が第１基準層４２に接続され、金属を含む第２ビア５２ｂと、を備える。【選択図】図３
2015142112.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられるトランジスタと、
一端が前記トランジスタに接続され、他端が第１配線に接続されるキャパシタと、
一端が前記半導体基板に接続され、他端が前記第１配線に接続され、金属を含む第１ビアと、
前記トランジスタ及び前記第１配線より上側に形成され、金属を含む第１基準層と、
一端が前記第１配線に接続され、他端が前記第１基準層に接続され、金属を含む第２ビアと、
を備える、半導体装置。
【請求項２】
前記第１ビア及び前記第２ビアは、積層方向から見て、少なくとも部分的に重なっている、請求項１に記載の半導体装置。
【請求項３】
前記第１ビア及び前記第２ビアの少なくとも一方は、積層方向から見て、前記キャパシタを囲む形状を有する、請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板と前記第１ビアとは、金属を含む第２基準層を介して接続される、請求項１〜３のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体素子として、例えばモノリシックマイクロ波集積回路（以下、ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔとする）等が挙げられる。当該半導体素子では、ＧａＡｓ基板，ＧａＮ基板等の半導体基板上に電界効果トランジスタ（以下、ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒとする）、キャパシタ、配線等が形成されている。
【０００３】
このような半導体素子では、半導体基板等の温度が上昇することに伴って半導体素子の素子特性が劣化する。このため、例えば半導体基板の裏面側から放熱板等を介して、半導体基板の熱が放熱される技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−７４９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年の半導体素子の小型化、微細化及び高集積化に伴って、熱により半導体素子の素子特性が劣化する傾向がある。このため、熱源の一つとなるＦＥＴが形成されている半導体基板の表面から放熱が行われる。さらに、ＦＥＴのソース電極又はドレイン電極と、基準電位（ＧＮＤ）である基準層とが、半導体基板の裏面及びビアを介して極力最短距離となるように互いに接続されることにより、半導体基板の裏面からの放熱が行われる。
【０００６】
これに対して、例えばＭＭＩＣ機能回路に用いられるカレントリユース型回路、電源回路等では、ＦＥＴのソース電極にキャパシタが接続される。これによって、ＦＥＴのソース電位が高周波的に接地され、かつ、任意の直流電位に設定され得る。しかしながら、ＦＥＴのソース電極から基準層までの間にキャパシタが設けられるため、半導体基板の表面金属（基準層）と熱源（ＦＥＴ）との間に設けられる金属製のビアを介した放熱経路が分断される。したがって、ビアを介した半導体基板の放熱が行われにくくなるおそれがある。
【０００７】
本発明は、半導体基板の熱を好適に放熱できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面に係る半導体装置は、半導体基板と、前記半導体基板上に設けられるトランジスタと、一端が前記トランジスタに接続され、他端が第１配線に接続されるキャパシタと、一端が前記半導体基板に接続され、他端が前記第１配線に接続され、金属を含む第１ビアと、前記トランジスタ及び前記第１配線より上側に形成され、金属を含む第１基準層と、一端が前記第１配線に接続され、他端が前記第１基準層に接続され、金属を含む第２ビアと、を備える。
【発明の効果】
【０００９】
本発明によれば、半導体基板の熱を好適に放熱できる半導体装置が提供され得る。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体装置を模式的に示す平面図である。
【図２】図１の半導体装置の一部を模式的に示す拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った半導体装置の断面図である。
【図４】本実施形態に係る半導体装置の製造方法の各工程における断面図である。
【図５】本実施形態に係る半導体装置の製造方法の各工程における断面図である。
【図６】本実施形態に係る半導体装置の製造方法の各工程における断面図である。
【図７】本実施形態に係る半導体装置の製造方法の各工程における断面図である。
【図８】変形例に係る半導体装置を模式的に示す平面図である。
【図９】キャパシタの類型を模式的に示す平面図である。
【発明を実施するための形態】
【００１１】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
【００１２】
本願発明の一実施形態は、半導体基板と、前記半導体基板上に設けられるトランジスタと、一端が前記トランジスタに接続され、他端が第１配線に接続されるキャパシタと、一端が前記半導体基板に接続され、他端が前記第１配線に接続され、金属を含む第１ビアと、前記トランジスタ及び前記第１配線より上側に形成され、金属を含む第１基準層と、一端が前記第１配線に接続され、他端が前記第１基準層に接続され、金属を含む第２ビアと、を備える、半導体装置である。
【００１３】
この半導体装置では、キャパシタの他端に接続された第１配線が、半導体基板に第１ビアを介して接続される。また、当該第１配線は、第２ビアを介して第１基準層に接続される。このような構成により、トランジスタにて発生した熱が、半導体基板、第１ビア、第１配線及び第２ビアを介して第１基準層に伝達し、当該熱が外部装置又は外気に放熱される。したがって、半導体基板の熱を好適に放熱できる。
【００１４】
前記第１ビア及び前記第２ビアは、積層方向（半導体基板の主面の法線方向）から見て、少なくとも部分的に重なっていてもよい。この場合、半導体基板の熱を第１基準層に伝達する経路が、金属を含む第１ビア、金属を含む第１配線及び金属を含む第２ビアで形成されるため、半導体基板の熱がさらに好適に放熱できる。
【００１５】
前記第１ビア及び前記第２ビアの少なくとも一方は、積層方向から見て、前記キャパシタを囲む形状を有してもよい。この場合、キャパシタの配線抵抗を低減することができる。また、当該積層方向から見て第１ビア及び第２ビアの少なくとも一方の面積が増大することにより、当該ビアの放熱性能が向上し、半導体基板の熱をさらに好適に放熱できる。
【００１６】
前記半導体基板と前記第１ビアとは、金属を含む第２基準層を介して接続されてもよい。この場合、トランジスタにて発生した熱が半導体基板を介して第２基準層に伝達するため、半導体基板の熱をさらに好適に放熱できる。
【００１７】
［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１８】
図１は、本実施形態に係る半導体装置を模式的に示す平面図である。図２は、図１の半導体装置の一部を模式的に示す拡大平面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿った半導体装置の断面図である。図３には、ＸＹＺ直交座標系が示される。図１の半導体装置１は例えばＭＭＩＣである。
【００１９】
図１〜図３に示されるように、半導体装置１は、半導体基板５上に設けられるトランジスタ２ａ，２ｂ及びキャパシタ３ａ〜３ｇを備える。トランジスタ２ａ，２ｂは、例えばスイッチ素子として機能する。キャパシタ３ａ〜３ｇは、例えばソース接地用のキャパシタ又は回路整合用のキャパシタとして機能する。これらのトランジスタ２ａ，２ｂ及びキャパシタ３ａ〜３ｇが配線Ａ〜Ｇを介して互いに接続されることによって、機能回路が構成される。本実施形態における「接続」とは、電気的接続又は機能的接続であればよく、物理的接続を必須としない。
【００２０】
図２及び図３に示されるように、トランジスタ２ａは例えばＦＥＴである。トランジスタ２ａは、活性層１１、第１ソース電極１２、第２ソース電極１３、ドレイン電極１４及びゲート電極１５を有する。第１ソース電極１２、第２ソース電極１３及びドレイン電極１４は同一の金属を含む導電層から構成され得る。当該導電層には、第１ソース電極１２、第２ソース電極１３及びドレイン電極１４に対して求められる特性（例えば仕事関数、抵抗値、熱伝導性）に応じて、種々の材料及び構造が適用され得る。本実施形態では、当該導電層は半導体基板５よりも熱伝導性が高く、且つ、活性層１１とオーミック接触することができる。このため、当該導電層は、例えば半導体基板側からＮｉ層／ＡｕＧｅ層／Ａｕ層となる積層構造を有する。第１ソース電極１２は、例えばＡｕを含む配線Ａを介してキャパシタ３ａに接続される。第２ソース電極１３は、配線Ｂを介してキャパシタ３ｂに接続される。ドレイン電極１４は、配線Ｃを介してトランジスタ２ｂ及びキャパシタ３ｆに接続される。
【００２１】
ゲート電極１５は、第１ソース電極１２、第２ソース電極１３及びドレイン電極１４と異なる金属を含む導電層から構成され得る。当該導電層にもまた、ゲート電極１５に対して求められる特性（例えば仕事関数、抵抗値、熱伝導性）に応じて、種々の材料及び構造が適用され得る。本実施形態では、当該導電層は、例えば半導体基板側からＴｉ層／Ｗ層となる積層構造を有する。ゲート電極１５は、例えばＡｕを含む配線Ｄを介してキャパシタ３ｅ等に接続される。
【００２２】
キャパシタ３ａは、例えば金属製の第１電極（一端）１６及び第２電極（他端）１７と、第１電極１６及び第２電極１７に挟持される絶縁性の誘電体部３６ａとを備えるＭＩＭキャパシタである。図２に示すように、キャパシタ３ａを構成する第１電極１６は、第１ソース電極１２に接続される配線Ａの一部分である。キャパシタ３ａを構成する第２電極１７は、導電性のビア１８を介して基準層３１ａ（第２基準層）及び基準層４２（第１基準層）に接続される。ビア１８は、Ａｕ等の金属を含む、又は本質的に金属からなる。基準層３１ａ及び基準層４２は、例えば基準電位（ＧＮＤ）を有する導電層である。
【００２３】
キャパシタ３ｂは、例えば金属製の第１電極（一端）１９及び第２電極（他端）２０と、第１電極１９及び第２電極２０に挟持される絶縁性の誘電体部３６ｂとを備えるＭＩＭキャパシタである。キャパシタ３ｂを構成する第１電極１９は、第２ソース電極１３に接続される配線Ｂの一部分である。キャパシタ３ｂを構成する第２電極２０は、導電性のビア２１を介して基準層３１ｂ及び基準層４２に接続される。ビア２１は、Ａｕ等の金属を含む、又は本質的に金属からなる。
【００２４】
図３に示されるように、トランジスタ２ａ及びキャパシタ３ａ，３ｂがＺ軸方向にて積層される。
【００２５】
半導体基板５上には、トランジスタ２ａを構成する第１ソース電極１２、第２ソース電極１３、ドレイン電極１４及びゲート電極１５が設けられる。活性層１１は、半導体基板５内に作り込まれてもよいし、半導体基板５の主面に設けられた半導体層内に設けられてもよい。本実施形態における半導体基板５はＧａＡｓ基板であるが、例えばＳｉ基板、ＩｎＰ基板等であってもよい。半導体基板５はドーピングされていてもよい。
【００２６】
半導体基板５上には、基準電位を有する基準層３１ａ，３１ｂが設けられる。基準層３１ａ，３１ｂは、第１ソース電極１２、第２ソース電極１３及びドレイン電極１４と同一材料の導電層から形成され得る。この場合、基準層３１ａ，３１ｂの熱伝導率が半導体基板５の熱伝導率よりも高くなるため、基準層３１ａ，３１ｂに半導体基板５の熱が良好に伝達される。
【００２７】
半導体基板５上、トランジスタ２ａ上及び基準層３１ａ，３１ｂ上には、第１絶縁膜３２が設けられる。第１絶縁膜３２は、無機物又は絶縁性の樹脂から形成され得る。本実施形態では、第１絶縁膜３２はポリイミドを含む樹脂層である。半導体基板５と第１絶縁膜３２の間には、例えば窒化ケイ素を含む保護膜３３が設けられ得る。
【００２８】
第１絶縁膜３２に設けられた開口部内に、第１導電部３４ａ〜３４ｅが設けられる。第１導電部３４ａ〜３４ｅの材料としては、熱伝導性、耐食性、導電性等の観点から、例えばＡｕが用いられる。第１導電部３４ａは、基準層３１ａ上に設けられる。第１導電部３４ｂは、第１ソース電極１２上に設けられる。第１導電部３４ｃは、ドレイン電極１４上に設けられる。第１導電部３４ｄは、第２ソース電極１３上に設けられる。第１導電部３４ｅは、基準層３１ｂ上に設けられる。
【００２９】
第１絶縁膜３２上及び第１導電部３４ａ〜３４ｅ上には、第１配線３４ｆ〜３４ｊが設けられる。第１配線３４ｆ〜３４ｊは、第１導電部３４ａ〜３４ｅに含まれる材料と同一の材料を含み得る。第１配線３４ｆは、第１導電部３４ａ上に設けられる。第１配線３４ｇは、第１導電部３４ｂ上に設けられる。第１配線３４ｇは、キャパシタ３ａを構成する第１電極１６を有する。第１配線３４ｇは、図１及び図２に示される配線Ａに対応する。第１配線３４ｈは、第１導電部３４ｃ上に設けられる。第１配線３４ｉは、第１導電部３４ｄ上に設けられる。第１配線３４ｊは、第１導電部３１ｅ上に設けられる。第１配線３４ｊは、キャパシタ３ｂを構成する第２電極２０を有する。
【００３０】
第１絶縁膜３２上及び第１配線３４ｆ〜３４ｊ上には、第２絶縁膜３５が設けられる。第２絶縁膜３５は、第１絶縁膜３２と同様に、ポリイミドを含む樹脂層であってもよい。
【００３１】
第２絶縁膜３５に設けられた開口部には、誘電体部３６ａ，３６ｂが設けられる。誘電体部３６ａ，３６ｂは、それぞれキャパシタ３ａ，３ｂの誘電体層として機能する。このため、誘電体部３６ａ，３６ｂは高い誘電率を有してもよい。誘電体部３６ａ，３６ｂは、例えば窒化ケイ素又は酸化ケイ素を含み得る。誘電体部３６ａは、第１電極１６上に設けられる。誘電体部３６ｂは、第２電極２０上に設けられる。
【００３２】
第２絶縁膜３５に設けられた開口部には、例えばＡｕを含む第２導電部３７ａ〜３７ｃが設けられる。第２導電部３７ａは、第１配線３４ｆ上に設けられる。第２導電部３７ｂは、第１配線３４ｉ上に設けられる。第２導電部３７ｃは、第１配線３４ｊ上に設けられる。
【００３３】
第２絶縁膜３５上及び第２導電部３７ａ〜３７ｃ上には、第２配線３７ｄ〜３７ｆが設けられる。第２配線３７ｄ〜３７ｆは、第２導電部３７ａ〜３７ｃに含まれる材料と同一の材料を含み得る。第２配線３７ｄは、誘電体部３６ａ上及び第２導電部３７ａ上に設けられる。第２配線３７ｄは、キャパシタ３ａを構成する第２電極１７を有する。第２配線３７ｅは、誘電体部３６ｂ上及び第２導電部３７ｂ上に設けられる。第２配線３７ｅは、キャパシタ３ｂを構成する第１電極１９を有する。第２配線３７ｅは、図１及び図２に示される配線Ｂに対応する。第２配線３７ｆは、第２導電部３７ｃ上に設けられる。
【００３４】
第２絶縁膜３５上及び第２配線３７ｄ〜３７ｆ上には、第３絶縁膜３８が設けられる。第３絶縁膜３８は、第１絶縁膜３２及び第２絶縁膜３５と同様に、ポリイミドを含む樹脂層であってもよい。
【００３５】
第３絶縁膜３８に設けられた開口部には、例えばＡｕを含む第３導電部３９ａ，３９ｂが設けられる。第３導電部３９ａは、第２配線３７ｄ上に設けられる。第３導電部３９ｂは、第２配線３７ｆ上に設けられる。
【００３６】
第３絶縁膜３８上及び第３導電部３９ａ，３９ｂ上には、第３配線３９ｃ，３９ｄが設けられる。第３配線３９ｃ，３９ｄは、第３導電部３９ａ，３９ｂに含まれる材料と同一の材料を含み得る。第３配線３９ｃは、第３導電部３９ａ上に設けられる。第３配線３９ｄは、第３導電部３９ｂ上に設けられる。
【００３７】
第３絶縁膜３８上及び第３配線３９ｃ，３９ｄ上には、第４絶縁膜４０が設けられる。第４絶縁膜４０は、第１絶縁膜３１、第２絶縁膜３５及び第３絶縁膜３８と同様に、ポリイミドを含む樹脂層であってもよい。Ｚ軸方向は、第１絶縁膜３１〜第４絶縁膜４０の積層方向（半導体基板５の主面の法線方向）であってもよい。
【００３８】
第４絶縁膜４０に設けられた開口部には、例えばＡｕを含む第４導電部４１ａ，４１ｂが設けられる。第４導電部４１ａは、第３配線３９ｃ上に設けられる。第４導電部４１ｂは、第３配線３９ｄ上に設けられる。
【００３９】
第４絶縁膜上４０及び第４導電部４１ａ，４１ｂ上には、基準電位を有する基準層４２が設けられる。基準層４２は、第４導電部４１ａ，４１ｂに含まれる材料と同一の材料を含み得る。基準層４２上には、他の半導体装置又は配線基板に接続されるためのバンプが設けられてもよい。バンプは、例えばスズ、銀、銅などの金属を含むはんだボール等であってもよい。
【００４０】
第２配線３７ｄは、第１導電部３４ａ、第１配線３４ｆ及び第２導電部３７ａを介して基準層３１ａに接続される。第１導電部３４ａ、第１配線３４ｆ及び第２導電部３７ａは、キャパシタ３ａの第２電極１７が基準層３１ａに接続されるための第１ビア５１ａとして機能する。第２配線３７ｄは、第３導電部３９ａ、第３配線３９ｃ及び第４導電部４１ａを介して基準層４２に接続される。第３導電部３９ａ、第３配線３９ｃ及び第４導電部４１ａは、キャパシタ３ａの第２電極１７が基準層４２に接続されるための第２ビア５２ａとして機能する。第１ビア５１ａ及び第２ビア５２ａは、図２に示されるビア１８に対応する。
【００４１】
図３に示すように、第２配線３７ｄの少なくとも一部は、第１ビア５１ａ及び第２ビア５２ａの間に配置され得る。すなわち、第１ビア５１ａの一端５１ａ１は第２配線３７ｄに接続され、第１ビア５１ａの他端５１ａ２は基準層３１ａを介して半導体基板５に接続される。第２ビア５２ａの一端５２ａ１は第２配線３７ｄに接続され、第２ビア５２ａの他端５２ａ２は基準層４２に接続される。第１ビア５１ａ及び第２ビア５２ａは、Ｚ軸方向から見て、少なくとも部分的に重なってもよい。第１ビア５１ａ及び第２ビア５２ａの少なくとも一方は、Ｚ軸方向から見て、キャパシタ３ａを囲む形状を有してもよい。
【００４２】
第１配線３４ｊは、第１導電部３４ｅを介して基準層３１ｂに接続される。第１導電部３４ｅは、キャパシタ３ｂの第２電極２０が基準層３１ｂに接続されるための第１ビア５１ｂとして機能する。第１配線３４ｊは、第２導電部３７ｃ、第２配線３７ｆ、第３導電部３９ｂ、第３配線３９ｄ及び第４導電部４１ｂを介して基準層４２に接続される。第２導電部３７ｃ、第２配線３７ｆ、第３導電部３９ｂ、第３配線３９ｄ及び第４導電部４１ｂは、キャパシタ３ｂの第２電極２０が基準層４２に接続されるための第２ビア５２ｂとして機能する。第１ビア５１ｂ及び第２ビア５２ｂは、図２に示されるビア２１に対応する。
【００４３】
図３に示すように、第１配線３４ｊの少なくとも一部は、第１ビア５１ｂ及び第２ビア５２ｂの間に配置され得る。すなわち、第１ビア５１ｂの一端５１ｂ１は第１配線３４ｊに接続され、第１ビア５１ｂの他端５１ｂ２は基準層３１ｂを介して半導体基板５に接続される。第２ビア５２ｂの一端５２ｂ１は第１配線３４ｊに接続され、第２ビア５２ｂの他端５２ｂ２は基準層４２に接続される。第１ビア５１ｂ及び第２ビア５２ｂは、Ｚ軸方向から見て、少なくとも部分的に重なってもよい。第１ビア５１ｂ及び第２ビア５２ｂの少なくとも一方は、Ｚ軸方向から見て、キャパシタ３ｂを囲む形状を有してもよい。
【００４４】
本実施形態では、第２配線３７ｄは、半導体基板５に基準層３１ａ及び第１ビア５１ａを介して接続されると共に、第２配線３７ｄ上の基準層４２に第２ビア５２ａを介して接続される。第１配線３４ｊは、半導体基板５に基準層３１ｂ及び第１ビア５１ｂを介して接続されると共に、第１配線３４ｊ上の基準層４２に第２ビア５２ｂを介して接続される。このような構成により、トランジスタ２ａにて発生した熱が、半導体基板５、基準層３１ａ、第１ビア５１ａ、第２配線３７ｄ及び第２ビア５２ａを介して基準層４２に伝達すると共に、半導体基板５、基準層３１ｂ、第１ビア５１ｂ、第１配線３４ｊ及び第２ビア５２ｂを介して基準層４２に伝達し、当該熱が外部装置又は外気に放熱される。したがって、半導体基板５の熱を好適に放熱できる。
【００４５】
第１ビア５１ａ及び第２ビア５２ａは、Ｚ軸方向から見て、少なくとも部分的に重なっていてもよい。第１ビア５１ｂ及び第２ビア５２ｂは、Ｚ軸方向から見て、少なくとも部分的に重なっていてもよい。この場合、半導体基板５の熱を基準層４２に伝達する経路である、基準層３１ａ、第１ビア５１ａ、第２配線３７ｄ及び第２ビア５２ａからなる経路と、基準層３１ｂ、第１ビア５１ｂ、第１配線３４ｊ及び第２ビア５２ｂからなる経路とが金属で形成されるため、半導体基板５の熱をさらに好適に放熱できる。
【００４６】
図１に示されるキャパシタ３ｃ〜３ｇに接続されるビア２２〜２６も、キャパシタ３ａ，３ｂに接続されるビア１８，２１と同一形状を有し得る。よって、例えば、トランジスタ２ａ，２ｂのソース電極に接続されないキャパシタ３ｅ〜３ｇの一方の電極も、半導体基板５上に設けられた第２基準層にビア２４〜２６のいずれかを介して接続され得る。この場合、半導体基板５の熱が、第２基準層、ビア２４〜２６、キャパシタ３ｅ〜３ｇの一方の電極を介して基準層４２に伝達されるため、半導体基板５の熱をさらに好適に放熱できる。
【００４７】
本実施形態における半導体装置１がＭＭＩＣの場合、キャパシタ３ｅ〜３ｇ以外の多数のキャパシタが、半導体基板５上に形成され得る。このため、キャパシタの一方の電極に接続されるビアを介した半導体基板５の放熱効果が高くなる。放熱用のビアを新たに設ける必要がないため、半導体装置１の回路面積が増加せず、高周波特性に影響を及ぼすことが抑制される。
【００４８】
図４〜図７は、本実施形態に係る半導体装置の製造方法の各工程における断面図である。半導体装置１は、例えば以下のように製造される。
【００４９】
まず、図４（ａ）に示されるように、半導体基板５上にトランジスタ２ａを構成する第１ソース電極１２、第２ソース電極１３、ドレイン電極１４及びゲート電極１５と、基準層３１ａ，３１ｂとが形成される。本実施形態では、まずゲート電極１５をパターニングによって形成した後、第１ソース電極１２、第２ソース電極１３、ドレイン電極１４及び基準層３１ａ，３１ｂをパターニングによって形成する。ここでパターニングとは、例えば真空蒸着法、スパッタリング法等により形成した膜を、フォトマスク又はレジストマスク等を用いて選択エッチングすることにより、所望の層構造又は開口を形成する工程である。選択エッチングは、ドライエッチングでもよいし、ウェットエッチングでもよい。
【００５０】
次に、図４（ｂ）に示されるように、半導体基板５上、トランジスタ２ａ上及び基準層３１ａ，３１ｂ上に保護膜３３を形成する。保護膜３３は、例えば真空蒸着法、スパッタリング法、ＣＶＤ法、又はイオンプレーティング法により形成される。
【００５１】
次に、図４（ｃ）に示されるように、保護膜３３上に第１絶縁膜３２を形成する。第１絶縁膜３２は、例えばインクジェット法、スピンコート法又はドクターブレード法によって形成される。
【００５２】
次に、図５（ａ）に示されるように、第１絶縁膜３２及び保護膜３３に形成された開口部内に第１導電部３４ａ〜３４ｅを形成すると同時に、第１絶縁膜３２上に第１配線３４ｆ〜３４ｊを形成する。第１導電部３４ａ〜３４ｅ及び第１配線３４ｆ〜３４ｊは、例えば真空蒸着法によって形成された導電膜をパターニングすることによって形成される。これにより、第１配線３４ｆは第１導電部３４ａを介して基準層３１ａに接続される。第１配線３４ｇは第１導電部３４ｂを介して第１ソース電極１２に接続される。第１配線３４ｈは第１導電部３４ｃを介してドレイン電極１４に接続される。第１配線３４ｉは第１導電部３４ｄを介して第２ソース電極１３に接続される。第１配線３４ｊは、第１導電部３４ｅを介して基準層３１ｂに接続される。第１導電部３４ａ〜３４ｅ及び第１配線３４ｆ〜３４ｊは同時に形成されることに限定されず、別々に形成されてもよい。
【００５３】
次に、図５（ｂ）に示されるように、第１配線３４ｇ上に誘電体部３６ａを形成すると共に、第１配線３４ｉ上に誘電体部３６ｂを形成する。誘電体部３６ａ，３６ｂは、例えば第１絶縁膜３２上及び第１配線３４ｆ〜３４ｊ上にＣＶＤ法等により絶縁膜を形成した後、当該絶縁膜をパターニングすることによって形成される。
【００５４】
次に、図５（ｃ）に示されるように、第１絶縁膜３２上及び第１配線３４ｆ〜３４ｊ上に第２絶縁膜３５を形成する。第２絶縁膜３５は、誘電体部３６ａ，３６ｂを囲むように形成される。第２絶縁膜３５は、第１絶縁膜３２と同様の方法によって形成され得る。
【００５５】
次に、図６（ａ）に示されるように、第２絶縁膜３５に形成された開口部内に第２導電部３７ａ〜３７ｃを形成すると同時に、第２絶縁膜３５上に第２配線３７ｄ〜３７ｆを形成する。第２導電部３７ａ〜３７ｃ及び第２配線３７ｄ〜３７ｆは、第１導電部３４ａ〜３４ｅ及び第１配線３４ｆ〜３４ｊと同様の方法によって形成され得る。これにより、第２配線３７ｄは、第２導電部３７ａを介して第１配線３４ｆに接続される。第２配線３７ｅは、第２導電部３７ｂを介して第１配線３４ｉに接続される。第２配線３７ｆは、第２導電部２３７ｃを介して第１配線３４ｊに接続される。第２配線３７ａは、少なくとも誘電体部３６ａ上に形成される。第２配線３７ｂは、少なくとも誘電体部３６ｂ上に形成される。第２導電部３７ａ〜３７ｃ及び第２配線３７ｄ〜３７ｆは同時に形成されることに限定されず、別々に形成されてもよい。
【００５６】
次に、図６（ｂ）に示されるように、第２絶縁膜３５上及び第２配線３７ｄ〜３７ｆ上に第３絶縁膜３８を形成する。そして、第３絶縁膜３８に形成された開口部内に第３導電部３９ａ，３９ｂを形成すると同時に、第３絶縁膜３８上に第３配線３９ｃ，３９ｄを形成する。第３絶縁膜３８は、第１絶縁膜３２と同様の方法によって形成され得る。第３導電部３９ａ，３９ｂ及び第３配線３９ｃ，３９ｄは、第１導電部３４ａ〜３４ｅ及び第１配線３４ｆ〜３４ｊと同様の方法によって形成され得る。これにより、第３配線３９ｃは、第３導電部３９ａを介して第２配線３７ｄに接続される。第３配線３９ｄは、第３導電部３９ｂを介して第２配線３７ｆに接続される。第３導電部３９ａ，３９ｂ及び第３配線３９ｃ，３９ｄは同時に形成されることに限定されず、別々に形成されてもよい。
【００５７】
次に、図６（ｃ）に示されるように、第３絶縁膜３８上及び第３配線３９ｃ，３９ｄ上に第４絶縁膜４０を形成する。そして、第４絶縁膜４０に形成された開口部内に第４導電部４１ａ，４１ｂを形成すると同時に、第４絶縁膜４０上に基準層４２を形成する。第４絶縁膜４０は、第１絶縁膜３２と同様の方法によって形成され得る。第４導電部４１ａ，４１ｂ及び基準層４２は、例えば真空蒸着法によって同時に形成される。以上により、半導体装置１が製造され得る。第４導電部４１ａ，４１ｂ及び基準層４２は同時に形成されることに限定されず、別々に形成されてもよい。基準層４２はパターニングされてもよい。
【００５８】
次に、図７に示されるように、半導体装置１の基準層４２上に複数のバンプ４３を形成してもよい。この場合、半導体装置１は複数のバンプ４３を備え得る。複数のバンプ４３は、半導体装置１が他の半導体装置又は配線基板に接続されるための接続部として機能する。複数のバンプ４３は、公知の方法によって形成され得る。
【００５９】
次に、本実施形態の変形例に係る半導体装置について説明する。実施形態と重複する記載については、説明などを省略する。
【００６０】
図８は、本実施形態の変形例に係る半導体装置を模式的に示す平面図である。図８に示されるように、半導体装置１Ａにおいて、キャパシタ３ａ〜３ｇの一方の電極に接続されるビア１８ａ，２１ａ〜２６ａの形状が、図１に示される半導体装置１のビア１８，２１〜２６と異なっている。具体的なビア１８ａ，２１ａ〜２６ａの形状については、後述の図９（ｂ）を用いながら説明する。
【００６１】
図９は、キャパシタの類型を模式的に示す平面図である。図９には、ＸＹＺ直交座標系が示される。図９（ａ）は、本実施形態におけるキャパシタ３ａ及びビア１８の形状を模式的に示す平面図である。第１電極１６及び第２電極１７の積層方向であるＺ軸方向において、図９の紙面側を上側とする。第１電極１６は、第２電極１７よりも下側に位置する。第２電極１７は、ビア１８を介して基準層３１ａ及び基準層４２に接続されている（図３参照）。ビア１８は、第１電極１６を有する配線Ａの基準面ＳからＸ軸方向に距離Ｌを空けて、キャパシタ３ａに隣接するように設けられる。基準面Ｓは、配線Ａの所定の位置におけるＹＺ平面に平行な面である。
【００６２】
キャパシタ３ａのインピーダンスには、キャパシタ３ａの容量及び配線抵抗が含まれる。キャパシタ３ａの配線抵抗は、第１電極１６を有する配線Ａの基準面Ｓからビア１８までの最短距離によって定められる。キャパシタ３ａの場合、距離Ｌが基準面Ｓからビア１８までの最短距離である。図９（ａ）に示されるように、基準面Ｓから見たキャパシタ３ａの配線抵抗がある程度存在する場合、キャパシタ３ａの配線抵抗をインダクタンス成分としたＬＣ回路が形成される。これにより、他の回路に影響が出ることがある。
【００６３】
図９（ｂ）は、図９（ａ）に示されるビアの変形例を模式的に示す平面図である。図９（ｂ）に示されるように、ビア１８ａは、Ｚ軸方向から見てキャパシタ３ａを囲む形状を有している。ビア１８ａは、Ｚ軸方向から見て第１電極１６を有する配線Ａと重なっていないが、これに限定されない。ビア１８ａは、例えばＺ軸方向から見てキャパシタ３ａのほぼ全周を囲む形状を有し得る。ビア１８ａは、Ｚ軸方向から見てキャパシタ３ａの少なくとも３辺を囲む形状であればよい。このように、Ｚ軸方向から見てキャパシタ３ａを囲むようにビア１８ａが形成されることによって、Ｚ軸方向にてキャパシタ３ａ周辺の段差の発生が抑制され得る。
【００６４】
図９（ｂ）に示されるように、配線Ａの基準面Ｓからビア１８ａまでの最短距離が、図９（ａ）に示されるビア１８及び基準面の距離Ｌよりも大幅に短くなる。したがって、キャパシタ３ａのインダクタンス成分が大幅に低減され、基準面Ｓから見たキャパシタ３ａのインピーダンスは、キャパシタ３ａの容量に近似することができる。これにより、例えば回路設計時にキャパシタ３ａの配線抵抗を考慮しなくてもよく、回路設計の精度が向上され得る。Ｚ軸方向から見たビア１８ａの面積が増大することにより、ビア１８ａの放熱性能が向上され得る。
【００６５】
図９（ｃ）に示されるように、Ｚ軸方向から見てビア１８ｂがキャパシタ３ａを覆うように形成してもよい。この場合、ビア１８ｂは、キャパシタ３ａに接触しない形状を有する。例えば、ビア１８ｂにおいて、ビア１８の第２ビア５２ａに対応する部分は、Ｚ軸方向にてキャパシタ３ａに重なる形状を有してもよく、ビア１８の第１ビア５１ａに対応する部分は第１ビア５１ａと同一の形状を有してもよい（図３を参照）。ビア１８ｂにおいて、例えばＺ軸方向から見て、ビア１８の第２ビア５２ａに対応する部分及びビア１８の第１ビア５１ａに対応する部分は、少なくとも部分的に重なってもよい（図３を参照）。このようなビア１８ｂが形成されることによっても、回路設計時にキャパシタ３ａの配線抵抗を考慮しなくてもよく、回路設計の精度が向上され得る。Ｚ軸方向から見たビア１８ｂの面積が増大することにより、ビア１８ｂの放熱性能が向上され得る。
【００６６】
以上、本発明の好適な実施形態について詳細に説明されたが、本発明は上記実施形態に限定されない。
【００６７】
例えば、本実施形態におけるキャパシタ３ａ及びキャパシタ３ｂの構造は互いに異なっているが、本発明はこれに限定されない。例えば、キャパシタ３ａ及びキャパシタ３ｂのいずれかの構造に統一してもよい。半導体装置１及び１Ａは、トランジスタ及びキャパシタを少なくとも一つずつ備えていてもよい。
【符号の説明】
【００６８】
１，１Ａ…半導体装置、２ａ，２ｂ…トランジスタ、３ａ〜３ｇ…キャパシタ、５…半導体基板、１１…活性層、１２…第１ソース電極、１３…第２ソース電極、１４…ドレイン電極、１５…ゲート電極、１６，１９…第１電極（キャパシタの一端）、１７，２０…第２電極（キャパシタの他端）、１８，１８ａ，１８ｂ，２１〜２６，２１ａ〜２６ａ…ビア、３１ａ，３１ｂ…基準層（第２基準層）、３２…第１絶縁膜、３３…保護膜、３４ａ〜３４ｅ…第１導電部、３４ｆ〜３４ｊ…第１配線、３５…第２絶縁膜、３６ａ，３６ｂ…誘電体部、３７ａ〜３７ｃ…第２導電部、３７ｄ〜３７ｆ…第２配線、３８…第３絶縁膜、３９ａ，３９ｂ…第３導電部、３９ｃ，３９ｄ…第３配線、４０…第４絶縁膜、４１ａ，４１ｂ…第４導電部、４２…基準層（第１基準層）、４３…バンプ、５１ａ，５１ｂ…第１ビア、５１ａ１、５１ｂ１…第１ビアの一端、５１ａ２、５１ｂ２…第１ビアの他端、５２ａ，５２ｂ…第２ビア、５２ａ１、５２ｂ１…第２ビアの一端、５２ａ２、５２ｂ２…第２ビアの他端、Ａ〜Ｇ…配線、Ｌ…距離、Ｓ…基準面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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