(57)【要約】【課題】液晶ディスプレイの高精細化や明るい所での使用に対して、バックライトが高輝度化している。そのため、光リーク電流抑制のため遮光層を導入すると、トランジスタの特性変動を引き起こし、表示に異常をきたすことがある。【解決手段】フローティングの遮光層を有するデュアルゲート薄膜トランジスタにおいて、遮光層と能動層の最外の１箇所のドレイン領域との対向面積をＳｄ、遮光層とゲート電極との対向面積をＳｇとしたときに、絶縁層の膜厚は２００ｎｍ以上かつ５００ｎｍ以下、Ｓｇ／Ｓｄが４．７以上となるようにレイアウトする。【選択図】図１９
2015211089.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコン能動層からなるチャネル領域、ＬＤＤ領域及びドレイン領域と、
少なくとも前記チャネル領域にゲート絶縁膜を介して設けられたゲート電極と、
絶縁層を介して少なくとも前記チャネル領域及びＬＤＤ領域に重なり、電気的にフローティングである遮光層と、
を有する薄膜トランジスタにおいて、
前記薄膜トランジスタはデュアルゲート構造であり、
前記絶縁層の膜厚が２００ｎｍ以上かつ５００ｎｍ以下であり、
前記遮光層が前記ドレイン領域と重なる面積をＳｄ、前記遮光層が前記ゲート電極と重なる面積をＳｇとしたときに、Ｓｇ／Ｓｄが４．７以上である、
ことを特徴とする薄膜トランジスタ。
【請求項２】
ポリシリコン能動層からなるチャネル領域、ＬＤＤ領域及びドレイン領域と、
少なくとも前記チャネル領域にゲート絶縁膜を介して設けられたゲート電極と、
絶縁層を介して少なくとも前記チャネル領域及びＬＤＤ領域に重なり、電気的にフローティングである遮光層と、
を有する薄膜トランジスタにおいて、
前記薄膜トランジスタはシングルゲート構造であり、
前記絶縁層の膜厚が２００ｎｍ以上かつ５００ｎｍ以下であり、
前記遮光層が前記ドレイン領域と重なる面積をＳｄ、前記遮光層が前記ゲート電極と重なる面積をＳｇとしたときに、Ｓｇ／Ｓｄが１７以上である、
ことを特徴とする薄膜トランジスタ。
【請求項３】
ポリシリコン能動層からなるチャネル領域、ＬＤＤ領域及びドレイン領域と、
少なくとも前記チャネル領域にゲート絶縁膜を介して設けられたゲート電極と、
絶縁層を介して少なくとも前記チャネル領域及びＬＤＤ領域に重なり、電気的にフローティングである遮光層と、
を有する薄膜トランジスタにおいて、
前記薄膜トランジスタはマルチゲート構造であり、
前記遮光層は、互いに電気的にフローティングである複数の遮光層に分割された、
ことを特徴とする薄膜トランジスタ。
【請求項４】
請求項３記載の薄膜トランジスタにおいて、
前記複数の遮光層のうち前記ポリシリコン能動層の最も外側に対応する一方及び他方の前記遮光層について、
前記遮光層が前記ドレイン領域と重なる面積をＳｄ、前記遮光層が前記ゲート電極と重なる面積をＳｇとしたときに、
前記一方の遮光層のＳｇ／Ｓｄが前記他方の遮光層のＳｇ／Ｓｄよりも大きい、
ことを特徴とする薄膜トランジスタ。
【請求項５】
請求項３記載の薄膜トランジスタにおいて、
前記複数の遮光層のうち前記ポリシリコン能動層の最も外側に対応する一方及び他方の前記遮光層について、
前記遮光層が前記ドレイン領域と重なる部分の静電容量をＣｄ、前記遮光層が前記ゲート電極と重なる部分の静電容量をＣｇとしたときに、
前記一方の遮光層のＣｇ／Ｃｄが前記他方の遮光層のＣｇ／Ｃｄよりも大きい、
ことを特徴とする薄膜トランジスタ。
【請求項６】
請求項１記載の薄膜トランジスタを画素トランジスタとする表示装置。
【請求項７】
請求項２記載の薄膜トランジスタを画素トランジスタ又は画素トランジスタ及び周辺回路のトランジスタとする表示装置。
【請求項８】
請求項３記載の薄膜トランジスタを画素トランジスタとする表示装置。
【請求項９】
請求項４記載の薄膜トランジスタを画素トランジスタとする表示装置。
【請求項１０】
請求項５記載の薄膜トランジスタを画素トランジスタとする表示装置。
【請求項１１】
前記遮光層が隣接する画素同士で分離されている、
請求項６乃至１０のいずれか一つに記載の表示装置。
【請求項１２】
前記一方の遮光層は、前記ポリシリコン能動層の最も画素側に位置する、
請求項９記載の表示装置。
【請求項１３】
前記一方の遮光層は、前記ポリシリコン能動層の最も画素側に位置する、
請求項１０に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び薄膜トランジスタを備えた表示装置に関し、特にアクティブマトリクス方式の液晶表示装置であって、高輝度光源を使用する表示装置に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイ（ＬＣＤ）等のフラットパネルディスプレイは、ウエアラブル、ユビキタスといったキーワードに代表される、様々な形態の機器の提案や、使用環境の多様化などが進んでいる。これにより、スマートフォンやタブレット端末などの可搬型の装置に搭載するために、小型で高精細なディスプレイへの需要が急速に高まっている。小型で高精細なＬＣＤを実現するには、微細なパターン形成が必須である。しかし、画素サイズを縮小しても、最小線幅等の製造プロセスによる制約は簡単には解決しない。よって、開口率の低下による明るさの低下を補うため、バックライトの高輝度化も行われている。
【０００３】
また、前述のような直視型のディスプレイ以外では、ヘッドアップディスプレイ（ＨＵＤ）といった応用も提案されている。これは、拡大光学系を通したディスプレイの表示を窓ガラス（フロントウィンドウ）や透明スクリーンで反射させて、窓の外の実際の景色とともに表示情報を見るという用途であり、航空機や車両等で実用化されている。このような用途では、使用環境の明るさや、視認されるまでの光のロスなどで、小さなディスプレイパネルに対し、直視型のディスプレイに比べて桁違いに強い光（例えば１００万ｃｄ／ｍ2以上）が照射される。
【０００４】
このように、特に液晶ディスプレイにおいては、高輝度光源を用いる用途が広がりつつある。
【０００５】
一方、小型高精細なＬＣＤでは画素駆動のデバイスとして、トランジスタの能動層に多結晶シリコン（ポリシリコン）を用いた、低温ポリシリコンＴＦＴ（Thin Film Transistor）が用いられることが多い。ポリシリコン（Poly−Ｓｉ）ＴＦＴは、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴに比べて駆動能力が高いことにより、素子を小さくできるので、画素に用いた場合に開口率を高めることができ、また、ドライバ回路の一部を構成できるので、ドライバＩＣチップの搭載を省略でき、小型化や接続部の信頼性を向上できる。
【０００６】
ポリシリコンＴＦＴは、チャネル領域とソース・ドレイン領域との間のオフセット部に、不純物をライトドープしたＬＤＤ（Lightly Doped Drain）構造を採ることで、オフ時のリーク電流を抑えることが多い。しかし、ポリシリコンＴＦＴは、高輝度バックライトとともに用いた場合には、例えば１００万Ｃｄ／ｍ2クラスの照射を直接受けるため、光励起によるキャリア発生によってオフ時のリーク電流が増加する。そのため、ポリシリコンＴＦＴへバックライト光が影響して、例えばコントラスト低下、クロストーク、フリッカの増大などの表示異常や動作異常などを招くので。これを抑制することが求められている。
【０００７】
次に、特許文献に記載された関連技術について説明する。
【０００８】
特許文献１には、このような光リーク電流による問題を抑制するために、チャネル領域、ＬＤＤ領域及びソース・ドレイン領域を含めたポリシリコン能動層に、絶縁層を介して遮光層を設けた技術が提案されている。この技術では、導電性の遮光層がポリシリコン能動層の裏面（正規のゲート電極とは逆の面という意味で）から、ボトムゲート電極として作用することにより、トランジスタ特性を変化させてしまうという問題がある。
【０００９】
特許文献２には、そのような特性変化を抑制するため、遮光層を外部の電源に接続する構造とすることにより、遮光層の電位を固定する技術が提案されている。しかし、この技術の最大の問題は、製造プロセスの工程数が増え、確実にコストアップになることである。
【００１０】
遮光層を電気的にフローティング状態としたままオフリーク電流を抑制する技術として、容量結合を利用した以下の提案がある。
【００１１】
特許文献３には、コプレナ型かつＬＤＤ構造のトランジスタに遮光層を付加した構造の薄膜トランジスタにおいて、Ｎ型（又はＰ型）トランジスタの場合、トランジスタがオフのゲート電圧のとき、遮光層の電位がマイナス（又はプラス）となるように、トランジスタの端子電圧、及び、遮光層とゲート電極との間の容量を設定する技術が提案されている。
【００１２】
この技術では、等価回路をもとにした計算結果から設計指標を示しており、特性判断にはオフ時のリーク電流のみを用い、トランジスタの端子電圧、及び、遮光層とゲート電極との間の容量、の双方を設定可能なパラメータとしている。したがって、この技術は、トランジスタの幾何学的な形状や電極のレイアウトに関して、特定の範囲を規定するものではない。
【００１３】
トランジスタの幾何学形状について規定する例として、特許文献４には、トップゲート型でゲートオフセット構造の薄膜トランジスタにおいて、ポリシリコン能動層よりも広い面積に遮光層を形成し、能動層からはみ出た部分の遮光層とゲート配線、データ配線、画素電極との各静電容量の相互関係によって、オフリーク電流を抑制する技術が提案されている。電極間の静電容量は、ほぼ電極同士の対向面積で決まることから、幾何学的な規定になると考えられる。
【００１４】
この技術では、遮光層とゲート配線との容量をＣｇ、遮光層とデータ配線又は画素電極との容量をＣｄとすると、
０．６×Ｃｇ≦Ｃｄ≦５×Ｃｇ
の関係が満たされることが好ましいとしている。この式を変形すると、
０．２≦Ｃｇ／Ｃｄ≦１．６６
となる。
【００１５】
しかし、本発明者らの知見によれば、この式の表す範囲では、ドレイン電圧が変化したときのトランジスタ特性の変動が好ましい範囲内に収まらない。
【００１６】
トランジスタの幾何学形状について規定する別の例として、特許文献５には、順スタガ及び逆スタガ構造のアモルファスシリコン薄膜トランジスタにおいて、遮光層とゲート電極との容量を遮光層とドレイン電極との容量の３倍以上とする技術が提案されている。この技術においては、容量だけでなく、対向面積でも同様に３倍以上とする、という記載がある。
【００１７】
その３倍以上とする根拠は、遮光層の電位がトランジスタのしきい値電圧を越えないようにするため、と説明されている。しかし、オフとなるゲート電圧でのリーク電流は極めて小さいのに比べて、しきい値電圧以下のサブスレッショルド領域でソース・ドレイン間に流れる電流は何桁も大きな電流である。また、その３倍程度では、ドレイン電圧の変化に伴うトランジスタ特性変動は十分に抑制されない。
【００１８】
以上の特許文献３、４、５に共通して言えることは、遮光層の電位が特定の条件を満たすように、遮光層対ドレイン領域の容量及び遮光層対ゲート電極の容量を規定しているという点である。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平９−５１０９９号公報（要約等）
【特許文献２】特開２００１−６６５８７号公報（段落００１６等）
【特許文献３】ＷＯ２０１１／０２７６５０号公報（段落００２０、００２１等）
【特許文献４】特開平８−２１１４０６号公報（要約等）
【特許文献５】特開平１０−７０２７７号公報（要約等）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
第１の問題点は、薄膜トランジスタにおいてガラス基板と能動層との間に遮光層を設けた場合に、トランジスタ特性に変化が起きることである。その理由は次に述べるとおりである。
【００２１】
高強度の光照射による光リーク電流を抑制するためには、薄膜トランジスタに光が直射されないような遮光層を設ける。ポリシリコン能動層を持つコプレナ型の薄膜トランジスタを想定した場合、遮光層はガラス基板とポリシリコン能動層との間に置かれ、かつ、遮光層と能動層との間には下地絶縁層が置かれる。遮光層は、最下層に位置することにより、その後のすべてのトランジスタ製造プロセスを経ることになるため、それらの製造プロセスに対する耐性が必要である。当然ながら遮光層は光を遮る特性も要求されるので、遮光層に使用可能な材料としては、クロム（Ｃｒ）やモリブデン（Ｍｏ）といった高融点金属が候補となる。
【００２２】
しかし、遮光層となる金属材料は、導電性であり、ポリシリコン能動層の近傍に置かれ、かつ、チャネル領域及びＬＤＤ領域を確実に覆うためにドレイン領域との重なりを持つ。そのため、ドレイン電圧の影響を受けて遮光層が電位を持ち、この電位が能動層に対しゲート電極のように作用して、本来のゲート電極電位に対する挙動を変化させる。特にアクティブマトリクスＬＣＤの画素に薄膜トランジスタが用いられる場合には、トランジスタのソース及びドレインの電位は刻々変化し、電位の関係上ソースとドレインとが逆転することも頻繁に起こり得る。つまり、動作状態に応じて激しく変化するドレイン電圧に依存して、トランジスタ特性が変化してしまうのである。
【００２３】
トランジスタの特性変化は、設計マージンに影響を与える。表示装置等のデバイスを設計する場合には、例えば、駆動に必要な最低限の電圧に、製造過程で発生しうる変動要素、長期の使用過程で起こりうる特性変化の要素、そして狭義の動作マージンを加えて、駆動電圧を設定する。ドレイン電圧に依存するトランジスタ特性の変動が動作マージンを上回ると、動作異常を引き起こす。一方、単に動作マージンを広げるように設計すると、装置の性能を犠牲にすることになる。
【００２４】
特許文献３、４、５では、薄膜トランジスタがオフの時の電流について、遮光層の電位が特定の条件を満たすように、遮光層対ドレイン領域の容量及び遮光層対ゲート電極の容量を規定している。しかし、遮光層の電位までは見積もったとしても、それが能動層のチャネル領域及びＬＤＤ領域に作用して、トランジスタ特性へ影響する点については、十分に考慮されているとは言い難い。例えば、遮光層が同じ電位となっても、下地絶縁層の膜厚が異なれば、能動層へ与える影響、すなわち、特性変化の大きさは異なるはずであるが、この点についての記載が各特許文献にはない。
【００２５】
第２の問題点は、コスト増につながることである。その理由は、遮光層へ何らかの電位を与える構造を作れば、遮光層の電位は制御できるものの、工程数が増え、確実にコスト増加につながるからである。
【００２６】
そこで、本発明の目的は、下地絶縁層を介した遮光層を設ける他、新たな工程やプロセスを追加することなく、また、動作マージンを広げるような設計をすることなく、上記のような問題点を排除し、高輝度バックライトを使用した場合にも、光リーク電流を抑制できるとともに、ドレイン電圧に依存した特性変動を抑制できる薄膜トランジスタを実現すること、更には、このような薄膜トランジスタを用いた液晶ディスプレイ等の表示装置を実現することにある。
【課題を解決するための手段】
【００２７】
本発明に係る薄膜トランジスタは、
ポリシリコン能動層からなるチャネル領域、ＬＤＤ領域及びドレイン領域と、
少なくとも前記チャネル領域にゲート絶縁膜を介して設けられたゲート電極と、
絶縁層を介して少なくとも前記チャネル領域及びＬＤＤ領域に重なり、電気的にフローティングである遮光層と、
を有する薄膜トランジスタにおいて、
前記薄膜トランジスタはデュアルゲート構造であり、
前記絶縁層の膜厚が２００ｎｍ以上かつ５００ｎｍ以下であり、
前記遮光層が前記ドレイン領域と重なる面積をＳｄ、前記遮光層が前記ゲート電極と重なる面積をＳｇとしたときに、Ｓｇ／Ｓｄが４．７以上である、
ことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、絶縁層の膜厚を適切な範囲にするとともに、遮光層がドレイン領域に重なる面積と遮光層がゲート電極に重なる面積との比を適切な範囲にすることにより、ドレイン電圧が遮光層を介してトランジスタ特性に悪影響を与えることを抑制できる。
【図面の簡単な説明】
【００２９】
【図１】図１［Ａ］は遮光層無しの薄膜トランジスタを示す平面図であり、図１［Ｂ］は図１［Ａ］の薄膜トランジスタのＩｄ−Ｖｇ特性を示すグラフである。
【図２】図１［Ａ］は遮光層有りの薄膜トランジスタを示す平面図であり、図２［Ｂ］は図２［Ａ］の薄膜トランジスタのＩｄ−Ｖｇ特性を示すグラフである。
【図３】表示装置の一例を示す断面図である。
【図４】表示装置の一例としてヘッドアップディスプレイを示す概念図である。
【図５】液晶パネルの基本構成を示す断面図である。
【図６】画素トランジスタの基本構成を示す断面図である。
【図７】ＴＦＴアレイ基板の画素トランジスタ付近の構造を示す平面図である。
【図８】実施形態１の薄膜トランジスタの基本構造を示す断面図である。
【図９】図９［Ａ］は実施形態１の薄膜トランジスタの製造プロセスを示す断面図（１）であり、図９［Ｂ］は実施形態１の薄膜トランジスタの製造プロセスを示す断面図（２）であり、図９［Ｃ］は実施形態１の薄膜トランジスタの製造プロセスを示す断面図（３）である。
【図１０】実施形態１の薄膜トランジスタの製造プロセスを示す断面図（４）である。
【図１１】実施形態１の薄膜トランジスタの製造プロセスを説明する断面図（５）である。
【図１２】実施形態１の薄膜トランジスタの製造プロセスを説明する断面図（６）である。
【図１３】結晶化工程で起きるシリコン膜の断裂を示す断面図である。
【図１４】１サブピクセル分の能動層及びゲート電極を詳細に示す平面図である。
【図１５】実施形態１における、光リーク電流を抑制するための最小限の遮光層の位置を示す平面図である。
【図１６】実施形態１における、遮光層対向面積比（Ｇ／Ｄ）に対する特性変動ｄＶthの測定例（デュアルゲート）を示すグラフである。
【図１７】実施形態１における、遮光層対向面積比（Ｇ／Ｄ）に対する特性変動ｄＶthの関係（デュアルゲート）を示すグラフである。
【図１８】実施形態１における、一定のｄＶthを得るための下地膜厚とＧ／Ｄ比との関係（デュアルゲート）を示すグラフである。
【図１９】実施形態１における、遮光層設計例を示す平面図（デュアルゲート）である。
【図２０】実施形態１における、Ｇ／Ｄ比の実質的上限と考えられる遮光層設計例を示す平面図（デュアルゲート）である。
【図２１】実施形態２における、遮光対向面積比（Ｇ／Ｄ）に対する特性変動ｄＶthの関係を示すグラフ（シングルゲート）である。
【図２２】実施形態２における、一定のｄＶthを得るための下地膜厚とＧ／Ｄ比との関係（シングルゲート）を示すグラフである。
【図２３】実施形態２における遮光層設計例を示す平面図（シングルゲート）である。
【図２４】図２４［Ａ］はデュアルゲートトランジスタで共通の遮光層を設けた場合の等価回路図であり、図２４［Ｂ］は実施形態３における、デュアルゲートトランジスタで個別の遮光層を設けた場合の等価回路図である。
【図２５】図２５［Ａ］は共通の遮光層を設けたデュアルゲートトランジスタのレイアウト例を示す平面図であり、図２５［Ｂ］は実施形態３における、個別の遮光層に分割したデュアルゲートトランジスタのレイアウト例を示す平面図であり、図２５［Ｃ］は個別の遮光層に分割したデュアルゲートトランジスタと同等の特性変動抑制効果をもつレイアウト例を示す平面図である。
【図２６】実施形態３における、個別の遮光層に分割したデュアルゲートトランジスタの特性変動抑制効果を、Ｇ／Ｄ比とｄＶthとの関係で示すグラフである。
【図２７】デュアルゲートトランジスタによる画素の等価回路図である。
【図２８】実施形態４における、遮光層を分割したレイアウト例（１）を示す平面図である。
【図２９】実施形態４における、遮光層を分割したレイアウト例（２）を示す平面図である。
【図３０】実施形態４における、遮光層を分割したレイアウト例（３）を示す平面図である。
【発明を実施するための形態】
【００３０】
上記課題を解決する本発明の薄膜トランジスタの基本構成は、ガラス基板上に高融点金属等からなる遮光層、酸化シリコン（ＳｉＯ）及び窒化シリコン（ＳｉＮ）からなる下地絶縁層、トランジスタの能動層となるポリシリコン（Ｐｏｌｙ−Ｓｉ）層、酸化シリコン又は窒化シリコンからなるゲート絶縁膜、ゲート電極、これらが順に積層されている。更に、これらの上層には層間絶縁膜、ドレイン配線等が形成される。ポリシリコン層は島状にパターニングされており、ポリシリコン層の中央においてゲート電極と交差する部分がチャネル領域であり、ポリシリコン層の両端において高濃度に不純物を含む部分がソース・ドレイン領域であり、チャネル領域とソース・ドレイン領域との間の部分が低濃度に不純物を含むＬＤＤ領域である。ソース・ドレイン領域は、コンタクトホールを介して上層のドレイン配線とオーミック接続される。遮光層は、ポリシリコン層のアイランドパターンの下に位置し、少なくともチャネル領域及びＬＤＤ領域を覆い、かつそれらの外周への所定の張り出し量を持った形状に加工されている。また、遮光層は、他の導電層との導通をとらないフローティング状態である。
【００３１】
また、液晶ディスプレイのような表示装置において画素の駆動に用いる場合には、このような構造の薄膜トランジスタを直列に複数個接続した、いわゆるマルチゲートトランジスタ（２個直列の場合はデュアルゲートトランジスタ）とすることが有用である。
【００３２】
このような薄膜トランジスタに用いられる遮光層は、プロセス適合性から選択された高融点金属、それらの合金、又はそれらの金属間化合物からなる薄膜である。その薄膜の膜厚は、例えば、スパッタにより成膜されたクロム（Ｃｒ）膜であれば少なくとも７０ｎｍ、好ましくは１００ｎｍ以上であり、より好ましくは１４０ｎｍ以上であり、他の材料でもほぼ同程度となる。なお、この膜厚は、適用するデバイスの動作条件に合わせて選択すればよく、より高輝度で使用する場合には十分に大きな値を選択することが好ましい。
【００３３】
遮光層は、能動層のチャネル領域及びＬＤＤ領域の外周線から少なくとも１．５μｍ、好ましくは２．０μｍ張り出した状態となるように寸法設定する。これにより、遮光層端から内側に回り込む光によるリーク電流の影響を抑制できる。
【００３４】
下地絶縁層の合計膜厚は、少なくとも２００ｎｍ以上かつ５００ｎｍ以下、好ましくは３００ｎｍ以上かつ４００ｎｍ以下に設定する。下限は主にプロセス適合性によって決まり、安定したプロセスの遂行には３００ｎｍ以上が好ましい。上限は主に実行面での制約と遮光特性とによって決まり、プロセス時間や設備負荷などの面で５００ｎｍまでが実行上の上限であり、良好な遮光性能のためには４００ｎｍ以下が好ましい。これらの遮光層及び下地絶縁層によって、能動層の光キャリア発生領域であるチャネル領域及びＬＤＤ領域に対する、バックライトからの直射光を抑制できる。
【００３５】
遮光層とゲート電極（配線部含む）との重なり面積は、遮光層とドレイン領域との重なり面積を含む関係式によって決定する。本発明では、トランジスタのしきい値電圧が、ドレイン電圧によって変化する割合をもって特性変動の指標とする。ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタの場合、ドレイン電圧を−２Ｖから−１８Ｖまでの１６Ｖの範囲で変化させたときのしきい値電圧の変動幅ｄＶthを、特性変動の指標とする。しきい値電圧は、チャネル長（Ｌ）が４μｍかつチャネル幅（Ｗ）が４μｍのトランジスタを基準とし、Ｌ：Ｗ＝１：１に規格化した場合のドレイン電流Ｉｄが１×１０-7Ａのときのゲート電圧Ｖｇで表すことにする。
【００３６】
デュアルゲートトランジスタの場合の関係式は次の［数式１］である。
［数式１］
ｄＶth＝α・ｌｎ（Ｓｇ／Ｓｄ）＋β
α＝−０．１０８／ｔul＋０．００９２９
β＝０．３５１／ｔul＋０．２７７
ｄＶth：Ｖｄ＝−２Ｖ〜−１８Ｖでのしきい値Ｖth変動幅（Ｖ）
Ｓｇ：遮光層とゲート層の対向面積（μｍ2）
Ｓｄ：遮光層とドレイン領域の対向面積（μｍ2）
ｔul：下地絶縁層厚さ（μｍ）
【００３７】
シングルゲートトランジスタの場合の関係式は次の［数式２］である。
［数式２］
ｄＶth＝α・ｌｎ（Ｓｇ／Ｓｄ）＋β
α＝−０．１５３／ｔul＋０．１０３
β＝０．６５９／ｔul−０．１０７
ｄＶth：Ｖｄ＝−２Ｖ〜−１８Ｖでのしきい値Ｖth変動幅（Ｖ）
Ｓｇ：遮光層とゲート層の対向面積（μｍ2）
Ｓｄ：遮光層とドレイン領域の対向面積（μｍ2）
ｔul：下地絶縁層厚さ（μｍ）
【００３８】
上記において、Ｓｇには、薄膜トランジスタのチャネル領域に重なるゲート層（ゲート線を含んだゲート電極）と遮光層とが対向する部分の面積は、含まれない。言い換えると、下地絶縁膜及びゲート絶縁膜のみを介してゲート層（ゲート線を含んだゲート電極）と遮光層とが対向する部分の面積である。
【００３９】
デュアルゲートトランジスタを液晶ディスプレイの画素に用いる場合には、上記［数式１］に基づいて、下地絶縁層が４００ｎｍのときはＳｇ／Ｓｄ比が４．７以上、下地絶縁層が３００ｎｍのときはＳｇ／Ｓｄ比が７．３以上となるようにレイアウトを設定することが好ましい。このようなレイアウトを採ることにより、特性変動がｄＶth≦０．７５Ｖとなり、製造時の変動及び長期使用時の特性変化などを考慮しても、トランジスタ特性が動作マージン内に収まるので、安定動作及び優れた表示品位を確保できる。
【００４０】
シングルゲートトランジスタの場合は、上記［数式２］に基づいて、下地絶縁層が４００ｎｍのときはＳｇ／Ｓｄ比が１７以上、下地絶縁層が３００ｎｍのときはＳｇ／Ｓｄが比２７以上となるようにレイアウトを設定することが好ましい。このようなレイアウトを採ることにより、特性変動がｄＶth≦０．７５Ｖとなり、製造時の変動及び長期使用時の特性変化などを考慮しても、トランジスタ特性が動作マージン内に収まるので、安定動作を確保できる。
【００４１】
遮光層は、画素トランジスタに用いる場合は隣接する画素間で分離しておき、また、それ以外のトランジスタに用いる場合は別の機能をもつ隣接したトランジスタとの間で分離しておく。これにより、隣接する画素の動作状態又は隣接するトランジスタの動作状態が、遮光層を介して自身のトランジスタ特性に影響しなくなる。
【００４２】
マルチゲートトランジスタの場合、レイアウト上可能であれば、個々のトランジスタで遮光層を分割しておくことが好ましい。マルチゲートトランジスタでは、ソース・ドレイン間電圧が個々のトランジスタで分圧されているので、個々のトランジスタで遮光層を分割しておくことにより、ドレイン電圧に起因する遮光層の電位変動も、分圧された分の影響に限られ、特性変動がより抑制される。
【００４３】
更に、画素トランジスタをマルチゲートトランジスタで構成し、遮光層を分割した場合には、最も画素に近い側のトランジスタのＳｇ／Ｓｄ比が大きくなるようにレイアウトを設計する。これを静電容量の比で表すと、遮光層とドレイン領域との間の静電容量をＣｄ、遮光層とゲート線との間の静電容量をＣｇとしたとき、最も画素に近い側のトランジスタのＣｇ／Ｃｄが大きくなるようなレイアウト、と言い換えることが可能である。これにより、画素に最も近い側のトランジスタの特性変動がより抑制され安定する。
【００４４】
本発明の第１の効果は、高輝度バックライトを使用した表示装置においても、コントラスト低下、クロストーク、フリッカなどの軽減された、高品位の表示を実現できることである。
【００４５】
その理由は、高輝度バックライトの直射による薄膜トランジスタの光リーク電流を効果的に防ぐことができるので、画素の保持期間における電圧変化が軽減されるからである。また、遮光層付きのトランジスタであっても、動作条件による特性変動が遮光層無しのトランジスタと実質的に同等に抑えられているため、書き込み動作やリーク電流が適正となるからである。また、隣接画素から遮光層を通して薄膜トランジスタが影響を受けることがないからである。
【００４６】
本発明の第２の効果は、コスト上昇を最小限に抑えて表示品位の低下防止を実現できることである。
【００４７】
その理由は、高輝度バックライト対応に必須の遮光層をフローティング構造とすることにより、遮光層を薄膜トランジスタに形成するだけでよく、遮光層の電位を制御するための接続構造を形成する工程が不要となるからである。また、遮光層の段差によるプロセス影響について考慮された条件を選択しているため、歩留り低下などにつながる欠陥の発生が抑制されているからである。
【００４８】
以下、添付図面を参照しながら、本発明を実施するための形態（以下「実施形態」という。）について説明する。なお、本明細書及び図面において、実質的に同一の構成要素については同一の符号を用いる。図面に描かれた形状は、当業者が理解しやすいように描かれているため、実際の寸法及び比率とは必ずしも一致していない。
【００４９】
＜実施形態１＞
本実施形態１では、フローティング遮光層が存在することに起因する薄膜トランジスタの特性変動、すなわち、ドレイン電圧に依存してしきい値電圧が変化する現象を抑制するために、遮光層の幾何学的なレイアウトを規定する。具体的には、遮光層と能動層との距離を決める下地絶縁層の膜厚を、２００ｎｍ以上かつ５００ｎｍ以下の範囲、好ましくは３００ｎｍ以上かつ４００ｎｍ以下の範囲とする。その上で、能動層のドレイン領域と遮光層との対向面積をＳｄ、ゲート電極と遮光層との対向面積をＳｇとしたとき、これらの比Ｓｇ／ＳｄをＧ／Ｄ比と称する指標とし、これを４．７以上とすることが好ましく、更に好ましくは７．３以上とするものである。以下、薄膜トランジスタの特性変動に触れたあと、本実施形態１の理解に必要な薄膜トランジスタの構造及び簡単な製造プロセスを説明しながら、これらの範囲が好ましい理由について説明する。
【００５０】
はじめに、遮光層が存在する場合に、ドレイン電圧（Ｖｄ）に依存して、トランジスタ特性が変動する計測例を説明する。測定に用いたテストトランジスタは、図１［Ａ］に示すような平面形状であり、膜厚３０ｎｍのポリシリコンの能動層５の上に膜厚１２０ｎｍの酸化シリコン（ＳｉＯ）のゲート絶縁膜（図６の符号２４参照）を介してゲート電極４が設けられた、両側ＬＤＤ構造のＰＭＯＳ−ＴＦＴである。チャネル領域１は長さ（Ｌ）が４μｍかつ幅（Ｗ）が４μｍであり、ＬＤＤ領域２は長さが１．０μｍである。能動層５の両端はそれぞれソース・ドレイン領域３となっている。実際には、層間絶縁膜や配線層も存在するが、ここではトランジスタの主要部のほかの説明は省略する。
【００５１】
図１［Ｂ］は、ドレイン電圧Ｖｄを−２Ｖ〜−１８Ｖに変化させた場合のドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性である。Ｉｄ＝１×１０-7Ａのときのゲート電圧で定義したしきい値（Ｖth）は、Ｖｄ＝−１０Ｖのときに約−３．０Ｖであり、Ｖｄ変化に伴うＶthの変動幅（ｄＶthと定義し、後の説明に用いる）は、約０．３Ｖとごくわずかである。
【００５２】
図１［Ａ］に示すトランジスタと同じ構造及び寸法のトランジスタに対して、図２［Ａ］に示すように能動層５の下に、下地絶縁層（図８符号２２参照）として酸化シリコン（ＳｉＯ）及び窒化シリコン（ＳｉＮ）の積層膜４００ｎｍを介して、能動層５の全面と対向するような形状でフローティング状態の遮光層６を配置した。図２［Ａ］に示す薄膜トランジスタの測定結果を図２［Ｂ］に示す。
【００５３】
遮光層６付きの薄膜トランジスタは、遮光層６無しの薄膜トランジスタに比べて、Ｖｄ＝−１０Ｖのときのしきい値（Ｖth）が約−２Ｖすなわちプラス側に約１Ｖシフトしているのに加え、Ｖｄを−２Ｖ〜−１８Ｖに変化させたときのしきい値の変動幅（ｄＶth）が約２．３Ｖすなわち約７倍に増加している。
【００５４】
この結果は、特に何の工夫もなく、能動層５への光入射を防ぐように、遮光層６を配置した状態によるものである。そしてこの結果は、ドレイン電圧によっては、本来オフ領域である（図１［Ｂ］参照）プラス側のＶｇ＝＋２Ｖでも、大きなリーク電流（図２［Ｂ］参照）が流れることを示している。このリーク電流は、光リーク電流ではなく、トランジスタの特性変動に起因する電流である。
【００５５】
高輝度バックライト下においては、まずは直射による光リーク電流を遮光層によって抑制することが第一である。その上で、ドレイン電圧に影響された電位を遮光層が持つことによってトランジスタ特性が変化する現象を、抑えることが望まれる。すなわち、Ｖｄ依存の特性変動を抑えることができれば、オフ領域のリーク電流低減のみならず、動作状態を全般的に安定させ、液晶ディスプレイに応用した場合にも、画素トランジスタはもちろんのこと、回路を構成するトランジスタとしても利用できる可能性が生まれる。
【００５６】
ここで本実施形態１の表示装置について説明する。図３は、アクティブマトリクス型の液晶パネル６７を使った表示装置６０の構成を説明する断面図である。表示装置６０は、さまざまな電子機器に組み込まれ、電子機器から受け取った画像信号に従って画像を表示する。装置全体を支えるフレームを兼ねたバックライトユニット６３は、光源となるＬＥＤ、導光板、拡散板（各部は図示なし）などが組み込まれ、液晶パネル６７の表示領域（図示なし）に対して均一な光を発生させる。このバックライトユニット６３の上に液晶パネル６７が固定されている。
【００５７】
液晶パネル６７は、表示を制御するための配線、薄膜トランジスタ等が作り込まれたＴＦＴアレイ基板６１とカラー表示をするためのカラーフィルタ基板６２との間に液晶（図５の符号１３参照）が封入されており、その両面には偏光板６４が貼り付けられている。ＴＦＴアレイ基板６１の表示領域には薄膜トランジスタにつながった画素電極が縦横に配置されており、薄膜トランジスタが制御する電圧により液晶分子が動いて表示を行う。画素を駆動する薄膜トランジスタに対しては、同じプロセスで作り込まれたゲートドライバ回路がオン／オフの信号を与える。
【００５８】
表示される画像信号は、ＴＦＴアレイ基板６１の外周部に実装されたドライバＩＣ６５から与えられる。また、表示装置６０が組み込まれた電子機器からの画像信号は、ＴＦＴアレイ基板６１に接続されたＦＰＣ（Flexible Printed Circuits：フレキシブルプリント基板）６６を通して表示装置６０に伝送される。ドライバＩＣ６５及びＦＰＣ６６は、ともにＡＣＦ（Anisotropic Conductive Film：異方性導電フィルム）により機械的に固定されるとともに、多数の端子がＴＦＴアレイ基板６１上の端子と電気的に接続されている。
【００５９】
また、特に高輝度のバックライトを使用する例として、本実施形態１の別の表示装置について説明する。図４は、アクティブマトリクス型の液晶パネル７７を使ったヘッドアップディスプレイ７０という表示装置を説明するための概念図である。液晶パネル７７の表示画像は平面鏡７５、凹面鏡７６、コンバイナー７４で反射されて、観察者７２には虚像７３がコンバイナー７４の向こう側にあるように見える。コンバイナー７４は透明であるため、観察者７２は前方の情景と液晶パネル７７の表示画像とを同時に見ることが可能になる。具体的な用途としては、航空機や車両の運転席から、前方の情景に重ねて運転に関係する情報の表示を見る、といったことがあげられる。コンバイナー７４は航空機や車両のフロントガラスがその用途を兼ねる場合もある。
【００６０】
用途が航空機や車両ということで、屋外でかつ日照下でも使われること、コンバイナー７４は透明である（相対的に反射光が少ない）ことなど、良好な表示視認性を得るためにはバックライトユニット７１は強力な光源でなければならない。更に、反射光学系に凹面鏡７６があり、これは液晶パネル７７の表示を拡大する作用がある。よって、視認されるサイズよりも小さな液晶パネル７７に必要な光量を通過させる必要がある。
【００６１】
図３に示す表示装置６０のような直視型の場合のバックライトユニット６３は、明るくてもせいぜい１００００〜２００００ｃｄ／ｍ2程度の輝度である。これに対し、図４に示すヘッドアップディスプレイ７０のバックライトユニット７１は、最低でも１００万ｃｄ／ｍ2程度の輝度を持っている。この光照射にさらされる液晶パネル７７に用いる薄膜トランジスタには、後述のように遮光層が必須となる。
【００６２】
次に、アクティブマトリクス型の液晶パネル６７（図３）の基本構造を説明する。図５は、液晶パネル６７の断面を拡大した概念図である。図５におけるＴＦＴアレイ基板１１及びカラーフィルタ基板１２は、図３におけるＴＦＴアレイ基板６１及びカラーフィルタ基板６２に相当する。
【００６３】
液晶パネル６７は、ＴＦＴアレイ基板１１とカラーフィルタ基板１２との間に液晶１３を充填及び封止した構造である。ＴＦＴアレイ基板１１には画素トランジスタ１４及び画素電極１５が縦横にマトリクス状に配置され、画素電極１５に印加された電圧により発生する電界で液晶１３の分子を駆動している。画素トランジスタ１４のゲート電極２５は前述のゲートドライバ回路の出力線に接続され、ドレイン配線２７はドライバＩＣ６５（図３）の出力端子に接続されている。
【００６４】
カラーフィルタ基板１２には、画素電極１５に対向する位置に、光の３原色（Ｒ，Ｇ，Ｂ）に対応するカラーフィルタ１６が形成されている。液晶パネル６７の両面には偏光板６４（図３）が張り付けられ、液晶１３の分子を駆動することにより、画素ごとの透過率を制御できる。ＴＦＴアレイ基板１１の下方に置いたバックライトユニット６３（図３）の光をそれぞれの画素が制御し、カラーフィルタ１６が通過する波長を制限することでフルカラー画像を表示する。
【００６５】
次に、本実施形態１を説明するために必要な画素トランジスタの基本構造を説明する。
【００６６】
図６は、ＴＦＴアレイ基板の画素トランジスタ部分を更に拡大した断面を示す概念図である。積層構造を説明するために、ここではゲートが一つであるシングルゲート構造を図示する。ガラス基板２０の上に下地絶縁層２２が形成され、その上に画素トランジスタ１４が設けられている。画素トランジスタ１４は下層からポリシリコンの能動層２３、ゲート絶縁膜２４、ゲート電極２５、第１層間膜２６、ドレイン配線２７、第２層間膜２８、画素電極２９が積層されている。能動層２３は、ゲート電極２５の下のチャネル領域２３ａ、ドレイン配線２７と接続するためのソース・ドレイン領域２３ｃ、チャネル領域２３ａとソース・ドレイン領域２３ｃとの中間にあるＬＤＤ領域２３ｂに分かれる。
【００６７】
ドレイン配線２７は、ゲート絶縁膜２４及び第１層間膜２６に開口した第１コンタクト３１で、ソース・ドレイン領域２３ｃと接続されている。画素電極２９は、第２層間膜２８に開口した第２コンタクト３２でドレイン配線２７と接続され、ドレイン配線２７を介してソース・ドレイン領域２３ｃまで接続されている。バックライトユニット６３（図３）が発する光は、第１層間膜２６等の透明な絶縁膜と画素電極２９とからなる透過領域３５を通過して表示に寄与するだけでなく、画素トランジスタ１４の裏面（ガラス基板２０側）にも照射されることにより能動層２３の裏面にも入射する。
【００６８】
図７は、ＴＦＴアレイ基板の画素トランジスタ部分を拡大した平面図である。図６の断面と同じ部分は同じ番号で表示する。ここでは、画素トランジスタは実際の画素に用いられることが多いデュアルゲート構造で図示する。図７において、画素トランジスタ１４の能動層２３は、Ｌ字型に屈曲して配置され、二箇所のチャネル領域２３ａ−１，２３ａ−２が直列につながっている。
【００６９】
ゲート電極２５は、ゲート線の一部であり、チャネル領域２３ａ−１，２３ａ−２で能動層２３と重なっている。能動層２３の両端と中間部には導電層として振る舞うソース・ドレイン領域２３ｃがあり、ソース・ドレイン領域２３ｃとチャネル領域２３ａ−１，２３ａ−２との間にはそれぞれＬＤＤ領域２３ｂが形成されている。ソース・ドレイン領域２３ｃの一方は、第１コンタクト３１−１でデータ線２７−１（ドレイン配線２７）と接続されている。ソース・ドレイン領域２３ｃの他方は、第１コンタクト３１−２でドレイン層２７−２と接続され、ドレイン層２７−２を介して第２コンタクト３２で画素電極２９と接続されている。
【００７０】
画素トランジスタ１４の基本的な動作について説明する。ゲート線（ゲート電極２５）が選択されたとき、選択されたゲート線に画素トランジスタ１４をオンする電圧が印加される。図７のゲート電極２５がオン電圧になると、二箇所のチャネル領域２３ａ−１，２３ａ−２が導通状態となり、データ線２７−１の電圧（画像信号）が能動層２３を通じて画素電極２９に充電される。選択期間が終わるとゲート線には画素トランジスタ１４をオフする電圧が印加され、次にこのゲート線が選択されるまでの１フレームの間、画素トランジスタ１４は画素電極２９の電位を保持しようとする。このとき、画素トランジスタ１４は、オフ状態とはいえ、微小なリーク電流が流れる、ただし、１フレームの期間のリーク電流による電圧変化が、表示に対して無視できる範囲であれば、リーク電流の影響は実質的にないということになる。
【００７１】
ところで、図６の説明の際に、バックライトの光は能動層２３の裏面にも入射することを述べた。半導体への光の照射は光キャリアの発生を引き起こし、そのキャリアがソース・ドレイン領域２３ｃに流れ込むことで光起因のリーク電流が発生する。光リーク電流による画素電圧変化が表示に対して無視できる範囲内であれば、光リーク電流は問題とならない。しかし、ディスプレイの高精細化によって開口率が低下している場合にバックライト輝度を上げることで表示輝度を維持したり、ヘッドアップディスプレイのように明るい環境下でガラス面の反射を利用したりする用途では、従来用途に比べて格段に明るいバックライトが必要となり、もはや光リーク電流の影響が無視できなくなる。
【００７２】
能動層２３のうち光キャリアを発生する部分は、チャネル領域２３ａ及びＬＤＤ領域２３ｂである。光リーク電流を低減するために、これらの部分に入射する光を遮る遮光層が導入される。図８に示すように、遮光層２１は、ガラス基板２０上に作られ、能動層２３のチャネル領域２３ａ及びＬＤＤ領域２３ｂを覆うような位置及び形状に設けられる。
【００７３】
本実施形態１は、遮光層の基本的な遮光性能はもちろん、プロセス適合性への配慮及びＴＦＴ特性変動の抑制という観点も含めた、総合的な設計が必要であるという提案である。引き続き、製造フローに沿って、遮光層に係る個所について詳細に説明する。
【００７４】
基本プロセスは、低温ポリシリコンによるＬＤＤ構造をもつコプレナ型のＰＭＯＳ薄膜トランジスタで説明するが、ＮＭＯＳにも応用可能な技術である。各プロセスには洗浄がつきものであるが、成膜前やフォトレジスト塗布前などのごく一般的な洗浄については説明を省略する。
【００７５】
まず、ガラス基板に遮光層となる金属膜をスパッタにより形成する。ガラス基板は無アルカリガラスを用いる。熱工程での収縮を気にする場合には、アニールガラスを選択することで、プロセス中のガラス基板の収縮量を軽減できる。遮光層の材料としては、プロセスの最高温度４００〜５００℃程度に耐えなければいけないので、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニオブ（Ｎｂ）等の高融点金属や、これらを主成分とする合金、これらを主成分とする金属間化合物などが適する。また、この後に用いるゲート電極の材料と統一することも、装置管理や工程運用上のメリットがある。
【００７６】
遮光層の膜厚は、材料の透過率（遮光性）及びバックライトの仕様によって選択すればよい。例えば、スパッタにより成膜されたクロム（Ｃｒ）膜について実際に試作して確かめた結果では、少なくとも７０ｎｍ、好ましくは１００ｎｍ以上、より確実を期すなら１４０ｎｍという膜厚が選択の目安となる。他の高融点材料についても、ほぼこれに近い膜厚とする。ここでは、膜厚１００ｎｍのクロム膜を用いる。この膜厚は、ポリシリコンを形成する下地の段差のもとになるので、この後に形成する下地絶縁層の膜厚とともに考える必要がある。
【００７７】
図９［Ａ］に示すように、ガラス基板２０上にスパッタにより成膜されたクロム膜は、フォトリソグラフィ及びエッチングにより、この後に形成される能動層のチャネル領域及びＬＤＤ領域の位置にパターニングされて遮光層２１となる。この際、遮光層２１は隣接するサブピクセル間で分離された孤立パターンとする。ここでのエッチングにはウェットエッチングを用いた。
【００７８】
続いて、図９［Ｂ］に示すように、プラズマＣＶＤを用いて、膜厚調整用の最下層となる下地絶縁層２２と、能動層を形成するためのアモルファスシリコン膜３３と、を形成する。比較実験を容易にするため、及び、生産時の装置の負荷分散を図るため、下地絶縁層２２は酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層膜となっている。
【００７９】
下地絶縁層２２は、下層から酸化シリコン１５０ｎｍ＼窒化シリコン５０ｎｍ＼酸化シリコン１００ｎｍの合計膜厚が３００ｎｍの積層膜とした。この窒化シリコン膜は、ガラス基板２０から能動層への不純物拡散を防ぐ。アモルファスシリコン膜３３直下の酸化シリコン膜は、窒化シリコン膜とアモルファスシリコン膜３３との密着力を向上させる。アモルファスシリコン膜３３の膜厚は、光リーク電流を軽減するため薄めにしている。光照射による光キャリアの発生量は、後にチャネル領域２３ａ及びＬＤＤ領域２３ｂ（図６）となる部分の体積、すなわち、アモルファスシリコン膜３３の体積で決まるので、光リーク電流の観点から言えば、その膜厚は薄い方が好ましい。しかし、結晶化、イオン打ち込みによる不純物濃度の制御、コンタクト構造の形成などのプロセスは、膜厚が極端に薄くなると、安定的に製造することが難しくなる。このような観点から、安定的に製造が可能な範囲で、かつ薄めの３０ｎｍの膜厚を選択した。
【００８０】
続いて、アモルファスシリコン膜３３を結晶化させる。結晶化にはエキシマレーザアニール（ＥＬＡ）を用いる。エキシマレーザは、希ガスとハロゲンとの混合ガスにパルス放電を与え、発生する放射光により発振させる。そのレーザ光を照射されたアモルファスシリコン膜３３は、瞬間的に溶融かつ凝固することで、多結晶シリコン膜に変わる。トランジスタの基本的なしきい値電圧を設定するには、ここでイオン注入を用いて多結晶シリコン（又は結晶化前のアモルファスシリコン膜３３）中の不純物濃度を制御する。しきい値をプラス側に変化させるにはボロン（Ｂ）を、しきい値をマイナス側に変化させるにはリン（Ｐ）を、それぞれ膜全面に打ち込めばよい。
【００８１】
ここで、ＥＬＡの際の注意点について説明する。遮光層２１が無ければ平坦面上のアモルファスシリコン膜３３に対する結晶化となるのに対し、本実施形態１のように遮光層２１がある場合は凹凸面上のアモルファスシリコン膜３３に対する結晶化となる。この凹凸面は遮光層２１の膜厚分の段差によるものである。前述のようにＥＬＡによる結晶化では、シリコン膜は一瞬溶融して液相となる。このとき液面は表面張力によって縮まろうとする。遮光層２１が無い平坦面上であれば、表面張力のバランスが維持されるので、溶融状態のシリコンに目立った変化は現れない。
【００８２】
しかし、遮光層２１がある場合の溶融状態のシリコンは、段差の角の凸部で表面張力によって膜厚が薄くなるように流動し、図１３に示すように、角が鋭利であればシリコン膜３４が断裂部３９を生じた状態で凝固してしまう。この断裂部３９を含む領域が後工程のパターニングで除去されれば影響は少ないが、本実施形態１では、後述するように、能動層内にあるソース・ドレイン領域に遮光層による段差を配置したい。したがって、本実施形態１では断裂部３９を生じないプロセス条件を使わなければならない。
【００８３】
遮光層２１の膜厚は、遮光性能を左右するが、結晶化工程においては段差のもとになる。遮光層２１の直上にある下地絶縁層２２は、プラズマＣＶＤによって形成する。プラズマＣＶＤ膜は、下地の形状に対して比較的等方的な成長をし、遮光層２１の端の角を丸めるような堆積をする。この効果は下地絶縁層２２の膜厚を増やすほど顕著となるので、下地絶縁層２２の膜厚を増やすほど遮光層２１による段差部の角がよりなだらかになる。ただし、段差自体が解消されるわけではない。
【００８４】
ＥＬＡによる結晶化での膜の状態を実験により確かめたところ、下地絶縁層２２の膜厚は、遮光層２１の膜厚範囲７０ｎｍ〜１４０ｎｍにおいて、少なくとも２００ｎｍが必要であり、より安定的にプロセスを遂行するには３００ｎｍ以上が好ましい、という結果が得られた。しかし、下地絶縁層２２の膜厚は、厚すぎるとプロセス時間を長くし設備の負荷を増やすので、概ね５００ｎｍが実行面での上限となる。
【００８５】
続いて、図９［Ｃ］に示すように、ポリシリコン膜をフォトリソグラフィ及びドライエッチングにより島状の能動層２３に加工する。
【００８６】
続いて、図１０に示すように、プラズマＣＶＤでゲート絶縁膜２４として酸化シリコン膜を１２０ｎｍ成膜する。更にスパッタにてクロムを２００ｎｍ成膜し、フォトリソグラフィ及びウェットエッチングでゲート電極２５（ゲート線を含む）の形状に加工する。ここでのエッチングはドライエッチングを用いてもよい。
【００８７】
続いて、能動層２３に不純物としてボロン４３を打ち込んで領域ごとの濃度を調整する。まず、ソース・ドレイン領域２３ｃとなる領域だけが開口されたレジストパターン４０をフォトリソグラフィで形成した後、イオン注入によりボロン４３を打ち込む。そのとき、ボロン４３の深さのピークが能動層２３の位置になるように、加速電圧を調整する。ソース・ドレイン領域２３ｃへのボロン４３の打ち込み量はそれほど精密さが要求されないので、この打ち込みプロセスには質量分離を行わないイオンドーピングを用いてもよい。
【００８８】
続いて、図１１に示すように、レジストパターン４０を剥離した状態で全面にイオン注入によりボロン４４を打ち込む。このとき、ゲート電極２５がチャネル領域２３ａに対するマスクとなる。ソース・ドレイン領域２３ｃには既に二桁高い濃度が注入されているので、ここで注入した不純物量はＬＤＤ領域２３ｂの不純物濃度を決める。ＬＤＤ領域２３ｂとチャネル領域２３ａとの境界は、ゲート電極２５によって自己整合的に決まる。こうして能動層２３は、ゲート電極２５と重なった部分がチャネル領域２３ａとなり、チャネル領域２３ａの両側がＬＤＤ領域２３ｂとなり、両端がソース・ドレイン領域２３ｃとなる。
【００８９】
続いて、図１２に示すように、第１層間膜２６となる酸化シリコンを、プラズマＣＶＤで４００ｎｍ成膜する。ところで、ポリシリコンの結晶化以降に打ち込んだ不純物（ボロン）は、能動層２３のポリシリコン膜の中で結晶の格子に収まっておらず、結晶の中で不純物として機能していない。そこで、この状態で不活性雰囲気中で熱処理することにより、打ち込んだ不純物を拡散により結晶格子の中に収めて活性化してやる。ここでは、窒素雰囲気の炉を用いて熱処理を施す。これ以外にも、ＲＴＡ（Rapid Thermal Annealing）を用いる方法もある。
【００９０】
続いて、プラズマＣＶＤ装置の中で、加熱しながら水素放電にさらし、プラズマ処理を行う。これにより、水素が拡散してポリシリコンのダングリングボンドを終端するので、トランジスタ特性が安定化する。
【００９１】
続いて、第１層間膜２６及びゲート絶縁膜２４をフォトリソグラフィ及びドライエッチングで開口して第１コンタクト３１を形成し、Ｔｉ＼Ａｌ＼Ｔｉからなる積層膜をスパッタで成膜して、フォトリソグラフィ及びドライエッチングでドレイン配線２７をパターニングする。
【００９２】
続いて、図８に示すように、有機膜等を塗布及び焼成して第２層間膜２８を形成し、これに第２コンタクト３２を開口し、ＩＴＯ膜をスパッタで成膜して、フォトリソグラフィ及びウェットエッチングで画素電極２９にパターニングすることにより、ＴＦＴアレイ基板１１が完成する。
【００９３】
この後は、図５に示すように、ＴＦＴアレイ基板１１及びカラーフィルタ基板１２にポリイミド配向膜を印刷及び焼成した後にラビングし、ＴＦＴアレイ基板１１及びカラーフィルタ基板１２を向い合せたギャップに液晶１３を充填し、これらをシールすることにより液晶パネル６７となる。
【００９４】
ここで、遮光層２１の機能は、図８に示すように、ガラス基板２０の下側から入射してきたバックライト光６９を遮ることにより、能動層２３のチャネル領域２３ａ及びＬＤＤ領域２３ｂをバックライト光６９で照射しないようにすることである。これにより、画素トランジスタ１４のオフリーク電流は、光を照射しないときのレベルを維持できる。
【００９５】
ここまで、遮光及び光リーク電流にかかわるプロセス適合性について、ＴＦＴアレイ基板１１の製造プロセスを追って、主に膜厚方向で制御すべきパラメータについて説明してきた。次に、光リーク電流にかかわる基板面内方向の制約について平面図を使って説明する。
【００９６】
液晶パネルのＴＦＴアレイ基板１１は、平面図で見ると図７のような構造である。ここから、能動層２３とゲート電極２５をサブピクセル１個分抜き出したのが図１４である。トランジスタは直列に２個つながったデュアルゲート構造になっている。
【００９７】
能動層２３は、ゲート電極２５との交差部がチャネル領域２３ａ、チャネル領域２３ａの両側がＬＤＤ領域２３ｂ、能動層２３の両端がソース・ドレイン領域２３ｃ、２つのトランジスタの間にあってソース・ドレイン領域２３ｃと同じ不純物濃度の中間領域２３ｄ、に分けられる。チャネル領域２３ａ及びＬＤＤ領域２３ｂの境界線とゲート電極２５のエッジとは、ＬＤＤの不純物注入プロセスで自己整合的に形成されるため、ずれなく一致している。
【００９８】
ここで、能動層２３の両端はソース・ドレイン領域２３ｃと称している。その理由は、両端の一方がソースかつ他方がドレインとなる場合と、これとは逆に両端の一方がドレインかつ他方がソースとなる場合とが、動作条件によって刻々と変化するためである。本実施形態１では、ＰＭＯＳトランジスタを例にしているので、ゲート電圧がマイナス電位の場合にトランジスタがオンとなる。そのため、以下の説明では、能動層２３の両端のソース・ドレイン領域２３ｃのうち、基準電位側を単にソース領域、マイナス電位側を単にドレイン領域と呼ぶ場合がある。
【００９９】
図１４の左右両端にある一点鎖線は境界線５０である。これらの一点鎖線の間隔を、サブピクセル１個分の横幅（ピッチ）としている。図１４では、トランジスタ１個のチャネル長（Ｌ）が４μｍ、チャネル幅（Ｗ）が４μｍ、ＬＤＤ領域の長さが１．０μｍであり、サブピクセルのピッチが２９μｍである。ここで、図の左右方向に境界線５０を超えて遮光層を置くことは、隣接するサブピクセルと干渉することになり、上下方向へ遮光層を不用意に広げることは、画素の開口率の低下をもたらす。次に、遮光層をどこまでの範囲に置くべきかを詳細に説明する。
【０１００】
遮光層で隠すべき要遮光領域は、光キャリアを発生するチャネル領域２３ａ及びＬＤＤ領域２３ｂである。ただし、遮光層端で回折により回り込む光があるので、遮光すべき領域よりも大きな遮光層とすることが好ましい。実際にさまざまな形状の遮光層をもつトランジスタを作り、光を当てた場合と当てない場合とのオフ電流の差、すなわち、光リーク電流を比較してみた。その結果、要遮光領域と同じ外形から遮光層をはみ出させ、遮光層の張り出しを大きく形成していくに従って光リーク電流は減少し、ある張り出し量以上で光リーク電流がほぼ一定になることが分かった。この結果から、能動層２３の要遮光領域からの遮光層の張り出し量は，少なくとも１．５μｍが必要であり、好ましくは２．０μｍ以上とすべきことが分かった。また、これらの張り出し量の値よりも小さい領域での光リーク電流の変化を減らすという点において、下地絶縁層２２（図８）の膜厚は４００ｎｍ以下とすることがより好ましいことも分かった。
【０１０１】
図１５は、要遮光領域からの張り出し量を２．０μｍとした遮光層２１を示した平面図である。破線が遮光層２１を配置すべき範囲を表示している。なお、フォトマスクの設計では、適用プロセスに合わせて露光及びエッチングでの寸法変化分が考慮される。図１５に示す遮光層２１のレイアウトが、遮光性能に基づいた最低限度の範囲である。中間領域２３ｄに接するＬＤＤ領域２３ｂについては、中間領域２３ｄ全体を遮光するという方針を採った。以上により、遮光層２１の張り出し量２．０μｍ以上という条件は満たすことになる。このような形状の遮光層２１によって、バックライトの直射による光リーク電流を効果的に抑制できる。
【０１０２】
さて、本実施形態１の冒頭で、遮光層無しのトランジスタに比べて遮光層有りのトランジスタの方が、Ｖｄ依存のしきい値変動ｄＶthが大きくなることを示した。このＶｄ依存性を抑制できれば、遮光層により光リーク電流を抑制しつつ、遮光層が無い場合と同じ安定性のトランジスタが得られる。このための方策を探るため、デュアルゲートトランジスタで様々な形状の遮光層を設けたサンプルについて、ｄＶthを測定した。
【０１０３】
本発明者は、これらの結果からＶｄ依存性抑制のための指標を見つけ出すために、いろいろとデータを吟味した。その結果、ドレイン電圧Ｖｄへの依存性という観点からドレイン領域と遮光層との対向面積（Ｓｄ）を求め、ゲート電圧Ｖｇに対する応答が本来の特性であるという観点からゲート電極と遮光層との対向面積（Ｓｇ）を求め、さまざまな形状へ対応するために、それらの比Ｓｇ／ＳｄをＧ／Ｄ比として遮光層の特徴を記述する指標とし、これに対して、ドレイン電圧依存性の指標であるｄＶthが一定の規則性を持っていることを見出した。
【０１０４】
図１６は、デュアルゲートトランジスタ（Ｌ＝４μｍ、Ｗ＝４μｍ、ＬＤＤ領域の長さ１．０μｍ、ＰＭＯＳ、遮光層：クロム７０ｎｍ、下地絶縁層膜厚：４００ｎｍ）で能動層の形状及び遮光層の形状を変えたときのＶthのＶｄ依存性（Ｖｄ＝−２〜−１８Ｖに変化させた時のしきい値の変化量：ｄＶth）を、指数表示のＧ／Ｄ比に対してプロットした結果である。
【０１０５】
同様に、下地絶縁層膜厚を３００，６００，８００ｎｍとした場合の測定結果も含めて回帰分析した結果、以下の式で記述できることを確認した。回帰式によるプロットを図１７に示す。
【０１０６】
［数式１］
ｄＶth＝α・ｌｎ（Ｓｇ／Ｓｄ）＋β
α＝−０．１０８／ｔul＋０．００９２９
β＝０．３５１／ｔul＋０．２７７
ｄＶth：Ｖｄ＝−２Ｖ〜−１８Ｖでのしきい値Ｖth変動幅（Ｖ）
Ｓｇ：遮光層とゲート層の対向面積（μｍ2）
Ｓｄ：遮光層とドレイン領域の対向面積（μｍ2）
ｔul：下地絶縁層厚さ（μｍ）
【０１０７】
この単一の式で下地絶縁層の膜厚（下地膜厚）及び遮光層の配置からトランジスタ特性への影響が記述できるので、図１８に示すように、目標とするｄＶthを定めたときの下地膜厚とＧ／Ｄ比との関係も求めることが可能である。例えば、特性変動ｄＶth＝０．７５Ｖを下地絶縁層４００ｎｍで実現する場合、図１８においてｄＶth＝０．７５Ｖのラインが下地膜厚４００ｎｍと交差する位置を読めば、Ｇ／Ｄ比約５以上でレイアウトすればよいことが分かる。
【０１０８】
次に、図１５の形状をもとにどう遮光層をレイアウトすれば、ｄＶthをどの程度抑制できるのかを見積もってみる。
【０１０９】
図１５のレイアウトで遮光層２１とソース・ドレイン領域２３ｃとの片側分の重なり面積は、Ｓｄ＝８μｍ2である。また、遮光層２１とゲート電極２５との重なり面積は、Ｓｇ＝３２μｍ2である。このとき、Ｓｇ／Ｓｄ比で求めた指数Ｇ／Ｄは４．０となる。
【０１１０】
図１７から明らかなように、Ｇ／Ｄ＝４．０のとき、下地絶縁層膜厚を４００ｎｍとするとｄＶthは約０．８Ｖとなり、下地絶縁層膜厚を３００ｎｍとするとｄＶthは約１．０Ｖとなる。一方、遮光層無しのデュアルゲートトランジスタにおけるｄＶthは０．２８Ｖである（図１［Ｂ］）。したがって、図１５に示す遮光層有りのデュアルゲートトランジスタのｄＶthは、遮光無しのデュアルゲートトランジスタのｄＶthの、約３倍前後の変動があるということになる。
【０１１１】
次に、特性変動を抑制する方法を考えてみる。図１９に示すように、最低限の遮光域は崩さないようにしながら、開口率に影響しないように遮光層２１ａとゲート電極２５との重なりを増やした。遮光層２１ａとゲート電極２５との重なり部分は、遮光の配慮が不要であるので、０．５μｍ張り出すように設定した。一方、遮光層２１ａとデータ線側及び画素側のソース・ドレイン領域２３ｃとの重なり部分は変化させていない。この状態で、Ｓｇ＝６８μｍ2まで増やすと、Ｇ／Ｄ比は８．５となる。これで下地絶縁層膜厚を４００ｎｍとすると、図１７から明らかなように、ｄＶthは０．６Ｖ程度まで小さくできる。下地絶縁層膜厚を３００ｎｍとすると、図１７から明らかなように、ｄＶthは約０．７Ｖとなる。
【０１１２】
更に、Ｓｇを極限まで大きくしてみる。図１９において更に遮光層２１ａをゲート電極２５（ゲート線を含む）と重ねられるのは、左右の端にある境界線５０（１点鎖線）で示したサブピクセルの境界までの部分、及び、画素側トランジスタのゲート電極２５の突き出し先端部分である。
【０１１３】
ただし、任意の画像信号や反転駆動なども考慮すると、隣接するサブピクセルは注目している画素とは別の動作状態である。全く別の動作状態の遮光層同士を連結するということは、隣接する画素の状態の影響を受けるということである。すなわち、表示のうえではクロストークの原因となりうるわけである。したがって、遮光層はサブピクセル単位で分離されていることが好ましく、少なくとも製造プロセスで切り離せる最小の分離幅が必要となる。
【０１１４】
図２０に示す遮光層２１ｂでは、最小の露光分解能を３μｍ、サイドエッチを０．５μｍとした、合計３．５μｍの分離幅を設けている。ここでは、分離領域をゲート線の左端に設けているが、分離領域をどこに設けてもｄＶthに対する影響は同じになる。図２０のレイアウトでは、Ｓｇが１１０μｍ2まで増加するので、Ｇ／Ｄ比は１３．８となる。このとき、下地絶縁層膜厚を４００ｎｍとすると、図１７から明らかなように、ｄＶthは０．５Ｖを下回る。下地絶縁層膜厚を３００ｎｍとすると、図１７から明らかなように、ｄＶthは約０．５Ｖとなる。
【０１１５】
以上述べたように、現実的な画素レイアウトにおいて、下地絶縁層の膜厚が３００ｎｍ又は４００ｎｍであっても、遮光層無しの場合におけるｄＶth＝０．２８Ｖと比較して、２倍以内まではＶｄ依存の特性変動を抑制できることが分かる。
【０１１６】
ところで、液晶ディスプレイなどのデバイスを設計するにあたっては、当然ながらこのＶｄ依存の特性変動への配慮が必要である。薄膜トランジスタの特性変動を、そのしきい値Ｖthを指標として、ほかの変動要因とあわせて総合的に考える。
【０１１７】
画像信号に対応した電位を、画素へ確実に書き込み、保持するためには、画素トランジスタの駆動電圧に、さまざまなしきい値変動を考慮してマージンを持たせる必要がある。しかし、しきい値の変動要因の主なものには、製造工程でのばらつきや、動作に伴う素子劣化のほか、さまざまな要素がある。駆動電圧マージンはこれらすべての変動を見込んで設定する必要がある。一方で、駆動電圧マージンを大きくとりすぎると、消費電力が増大する。そこで、液晶ディスプレイが使用される用途ごとに、マージンを適切に設定することが求められる。
【０１１８】
例えば、１０年以上の長期使用が想定される産業用途の場合、駆動電圧のマージンを素子劣化によるしきい値変化に大きく振り分ける必要がある。そのため、製造工程でのばらつきを除くと、残りのマージンは０．５Ｖ程度となる。よって、遮光層の電位によるしきい値変動は、このマージンに収めないといけない。一方、携帯機器のように、長期間の使用が想定されない用途については、残りのマージンは２Ｖ程度とすることもでき、遮光層の電位によるしきい値変動の許容範囲は広がる。その中間的な使用期間が想定される用途に関しては、製造工程のばらつき及び動作に伴う素子劣化を除く、残りのマージンは１Ｖ程度とするのが妥当である。遮光層の電位によるしきい値電圧変動はこのマージンに収める必要がある。
【０１１９】
遮光層を必要としない液晶ディスプレイでは、ドレイン電圧の変動による特性変化ｄＶthは０．２８Ｖであるから、この１Ｖのマージン内で十分に吸収できる。高輝度バックライトに対応するために遮光層を設けたデバイスにおいては、１Ｖのマージンに収まるように、Ｖｄ依存の特性変動ｄＶthを０．７５Ｖとして設計することが好ましい。
【０１２０】
その根拠は、ｄＶthが１Ｖを越えるようではマージンで吸収しきれないからである。また、ｄＶthが１Ｖを越えずともそれに近い場合には、設計上の安心が確保できない。よって、ｄＶthが１Ｖを明らかに越えないところで設計すべきである。また、前述のように、液晶ディスプレイの画素を考えると、ｄＶthを０．５Ｖよりも小さくすることは現実的には難しい。このような事実を考慮して、その中間点にあり、切りのよい数値を設計の指針とすることには合理性がある。
【０１２１】
前述の数式１により、ｄＶth＝０．７５ＶとなるＧ／Ｄ比は、下地絶縁層膜厚が４００ｎｍのとき４．７、下地絶縁層膜厚が３００ｎｍのとき７．３となる。因みに、下地絶縁層膜厚が３００ｎｍでＧ／Ｄ比が４．７の場合はｄＶth＝０．９Ｖとなり、わずかに１Ｖを下回る。
【０１２２】
ここで、上記で求めた対向面積の比であるＧ／Ｄ比を容量の比で表してみる。ドレイン領域と遮光層との重なり部分の静電容量をＣｄ、ゲート電極と遮光層との重なり部分の静電容量をＣｇとし、容量比Ｃｇ／Ｃｄを求める。これらの静電容量の計算は、デバイスを構成する材料及び膜厚は本実施形態１で説明したとおりとし、比誘電率は酸化シリコン膜：３．９、窒化シリコン膜：７．５として、単純な平行平板のモデルを用いた。
【０１２３】
前述の条件において、ｄＶth＝０．７５Ｖとなるときの容量比Ｃｇ／Ｃｄは、下地絶縁層膜厚が４００ｎｍのとき３．６となり、下地絶縁層膜厚が３００ｎｍのとき５．１となる。因みに、ｄＶth＝０．９Ｖとなるときの容量比Ｃｇ／Ｃｄは、下地絶縁層膜厚が３００ｎｍのとき３．３となる。
【０１２４】
このように同じｄＶthを設定しても、下地絶縁層膜厚によって容量比Ｃｇ／Ｃｄの値が異なる。その理由は、特許文献３、４、５の技術では、遮光層の電位が一定値に決まる条件を求めているだけであるのに対し、本実施形態１のモデルでは、更に遮光層の電位が能動層に作用してトランジスタの特性に影響を与えることを含んでいるからである。
【０１２５】
ここまで、液晶ディスプレイの画素に使われるデュアルゲートの薄膜トランジスタを例にとり、高輝度バックライトの光照射を遮る遮光層を置いたときの特性変動を抑制する設計の考え方について説明してきた。これらを総合すると、幾何学的なレイアウトの指針が明らかになる。
【０１２６】
遮光層の膜厚は、遮光性の観点から、少なくとも７０ｎｍは必要であり、好ましくは１００ｎｍ以上、より確実を期すなら１４０ｎｍである。下地絶縁層の膜厚は、プロセス適合性の観点から、合計で少なくとも２００ｎｍ〜５００ｎｍの範囲が好ましく、更にプロセスの安定性と遮光性とを考慮すると、合計で３００ｎｍ以上かつ４００ｎｍ以下の範囲が好ましい。能動層の要遮光領域からの遮光層の張り出し量は、遮光性の観点から、少なくとも１．５μｍが必要であり、好ましくは２．０μｍ以上である。更に、Ｓｇ／Ｓｄ比（Ｇ／Ｄ比）は、４．７以上とすることが好ましく、更に好ましくは７．３以上とする。
【０１２７】
これによって、光リーク電流を抑制しつつ、ドレイン電圧変化にともなう薄膜トランジスタの特性変動を抑制できる。また、この薄膜トランジスタを用いて液晶ディスプレイ等の表示装置を構成することで、高コントラスト、低クロストーク、低フリッカなどの表示品位に優れ、信頼性にも優れた、安定した動作が期待できる。
【０１２８】
以上に述べたＴＦＴアレイ基板の製造プロセスは、一例であって、特段の断りのない部分については、本実施形態１に制限を加えるものではなく、これら以外の方法、条件、材料であっても本実施形態１の効果は生まれる。また、ＴＦＴアレイ基板製造より後のプロセスは、大幅に簡略化して説明したが、一般的に用いられているプロセスであれば本実施形態１に適用することができる。
【０１２９】
＜実施形態２＞
実施形態１では、デュアルゲートの薄膜トランジスタについて、特性変動を抑制するための遮光層の配置の方法について説明した。同様の考え方をシングルゲートの薄膜トランジスタについて適用した結果を、本実施形態２として説明する。
【０１３０】
シングルゲートトランジスタでも、遮光層とゲート層との重なり面積Ｓｇ、及び、遮光層とドレイン層との重なり面積Ｓｄを用い、これらの比Ｇ／Ｄ＝Ｓｇ／Ｓｄによって、トランジスタのしきい値Ｖthの変化幅ｄＶthが決まる。図１［Ａ］に示すような基本レイアウトのトランジスタを用い、遮光層の形状を変化させて特性変動を測定し、そのデータを回帰分析した結果を、図２１に示す。回帰式は以下のように記述できる。
【０１３１】
［数式２］
ｄＶth＝α・ｌｎ（Ｓｇ／Ｓｄ）＋β
α＝−０．１５３／ｔul＋０．１０３
β＝０．６５９／ｔul−０．１０７
ｄＶth：Ｖｄ＝−２Ｖ〜−１８Ｖでのしきい値Ｖth変動幅（Ｖ）
Ｓｇ：遮光層とゲート層の対向面積（μｍ2）
Ｓｄ：遮光層とドレイン領域の対向面積（μｍ2）
ｔul：下地絶縁層厚さ（μｍ）
【０１３２】
［数式２］の式の形はデュアルゲートと同じであるが、係数がデュアルゲートと異なっている。図２２は、グラフの軸の取り方を変え、ｄＶthを定めたときの下地絶縁層膜厚とＧ／Ｄ比との関係である。これにより、シングルゲートトランジスタにフローティング遮光層を配置したときの、特性変動を見積もることが可能になる。
【０１３３】
アモルファスシリコンで能動層を形成した場合には、薄膜トランジスタは主に画素トランジスタや保護素子として用いられるが、ポリシリコンで能動層を形成した場合には、ゲートドライバやＩＣチップのデータドライバ出力を分岐するマルチプレクサなど、回路の一部を構成することが可能となる。画素トランジスタに限らず、このような周辺回路を構成するトランジスタをバックライトにさらす場合も、遮光層の配置を前述の関係に基づいて調整することで、特性影響を必要な範囲まで抑制することが可能である。
【０１３４】
図２２において、例えば下地絶縁層の膜厚が４００ｎｍの場合に、特性変動幅ｄＶth≦０．７５Ｖを実現するには、Ｇ／Ｄ比が２０弱を越えるようなレイアウトにすればよいことが分かる。シングルゲートでは、遮光層無しのトランジスタでｄＶthは０．３Ｖである。
【０１３５】
図２３は、Ｌ／Ｗ＝４／４μｍ、両側ＬＤＤ＝１．０μｍのトランジスタにおいて、能動層の要遮光域に対しては遮光層２１ｃの張り出し量を２．０μｍ、ゲート電極２５に対しては遮光層２１ｃの張り出し量を０．５μｍでレイアウトした例である。能動層２３の両端のソース・ドレイン領域２３ｃは、ドレイン電極層とコンタクトホールで接続するために線幅を太くしてある。また、遮光層２１ｃは隣接するサブピクセル間で分離された孤立パターンとしている。
【０１３６】
破線の範囲まで遮光層２１ｃを配置したときの対向面積は、ドレイン領域に対して８μｍ2、ゲート層に対して１３６μｍ2となり、Ｇ／Ｄ＝１７．０である。図２１から明らかなように、下地絶縁層の膜厚を４００ｎｍとすると、トランジスタの特性変動はｄＶth≒０．７５Ｖと見積もることができる。
【０１３７】
図２３に示すように、ゲート層を使った配線引き回し部をうまく利用することで、ゲート層との重なりを確保することが可能となるので、トランジスタをバックライトから遮光でき光リーク電流を抑制できるとともに、特性変動も抑制することが可能となる。
【０１３８】
同様に、図２１から明らかなように、下地絶縁層の膜厚を３００ｎｍとすると、Ｇ／Ｄ比２７のときｄＶth＝０．７５Ｖとなる。これらのＧ／Ｄ比がレイアウト上どうしても確保できない場合は、動作マージンぎりぎりのｄＶth＝０．９Ｖまで譲歩すれば、下地絶縁層の膜厚が４００ｎｍ又は３００ｎｍのときのＧ／Ｄ比はそれぞれ１０又は１８．５となる。なお、下地絶縁層の好ましい膜厚範囲については、実施形態１と同様である。
【０１３９】
ここで、上記で求めた対向面積の比であるＧ／Ｄ比を容量の比で表してみる。計算方法は実施形態１と同様である。前述の条件、ｄＶth＝０．７５Ｖとなるときの容量比Ｃｇ／Ｃｄは、下地絶縁層膜厚が４００ｎｍのとき１２．９、下地絶縁層膜厚が３００ｎｍのとき１８．８となる。また、ｄＶth＝０．９Ｖとなるときの容量比Ｃｇ／Ｃｄは、下地絶縁層膜厚が４００ｎｍのとき７．６、下地絶縁層膜厚が３００ｎｍのとき１２．９となる。
【０１４０】
本実施形態２におけるその他の構成、作用及び効果は、実施形態１におけるそれらと同様である。
【０１４１】
＜実施形態３＞
フローティング遮光による特性変動として、Ｖｄに依存したしきい値Ｖthの変化があることを述べてきた。ここで改めて、デュアルゲートトランジスタでソース電圧Ｖｓを基準としてドレイン電圧Ｖｄを印加した場合のモデルを考える。図２４［Ａ］は、デュアルゲートトランジスタで共通の遮光層を設けた場合の等価回路である。Ｖｇ、Ｖｄ、Ｖｓ、Ｖｍが図に示した点での電位を表している。
【０１４２】
Ｖｄがドレイン領域と遮光層の対向面Ｃｄを通して遮光層の電位に与える影響と、ゲート電圧Ｖｇがゲート線と遮光層の対向面Ｃｇを通して遮光層の電位に与える影響との、バランスで遮光層の電位が定まり、能動層（チャネル領域とＬＤＤ領域）に作用するというモデルにもとづき、対向面積の比を調整して、Ｖｄの影響を所望の範囲まで抑制しようというのが実施形態１、２のモデルであった。本実施形態３では、デュアルゲートを含むマルチゲートの薄膜トランジスタにおいて、Ｖｄの影響自体を小さくする方法を採る。
【０１４３】
デュアルゲートトランジスタでは、全体に印加されたドレイン電圧Ｖｄ−Ｖｓは二つのトランジスタＴＲ１，ＴＲ２でほぼ半分ずつに分圧される。すなわち、次式が成り立つ。
Ｖｍ−Ｖｓ≒Ｖｄ−Ｖｍ≒１／２・（Ｖｄ−Ｖｓ）
【０１４４】
図２４［Ａ］のように二つのトランジスタに共通の遮光層を設けた場合には、デュアルゲートトランジスタ全体に印加されたドレイン電圧Ｖｄ−Ｖｓが遮光層を介してＴＲ１，ＴＲ２に影響することになる。
【０１４５】
一方、図２４［Ｂ］は、デュアルゲートトランジスタで各トランジスタに個別の遮光層を設けた場合の等価回路である。図２４［Ｂ］のように遮光層をＴＲ１、ＴＲ２で分割した場合には、遮光層に影響を及ぼすドレイン電圧はＴＲ１、ＴＲ２それぞれで、Ｖｍ−Ｖｓ、Ｖｄ−Ｖｍとなり、電圧値はほぼ半減する。例えばＴＲ１のみに注目した場合、ＴＲ１自身のドレイン電圧Ｖｍ−Ｖｓの影響を受ける図２４［Ｂ］の構造と、ＴＲ１自身のドレイン電圧を超えるＶｄ−Ｖｍまでの電位差の影響を受ける図２４［Ａ］の構造とでは、電位差は後者の方が前者のほぼ２倍となり、影響の大きさが異なることは明らかである。
【０１４６】
図２５［Ａ］乃至図２５［Ｃ］は、能動層２３をＵ字型に折り曲げたデュアルゲートトランジスタの平面形状の例である。図２５［Ａ］に示すデュアルゲートトランジスタは、等価回路が図２４［Ａ］に相当するレイアウトであり、Ｇ／Ｄ＝０．５８である。遮光層２１ｄはドレイン領域２３ｃにも大きめの重なりをとっている。
【０１４７】
比較対象として図２５［Ｂ］に示すデュアルゲートトランジスタは、デュアルゲートの中間部で遮光層２１ｅ，２１ｆに分割し、個々のトランジスタにそれぞれ遮光層２１ｅ，２１ｆを設けた例であり、等価回路が図２４［Ｂ］に相当するレイアウトであり、Ｇ／Ｄ＝０．２９である。遮光層２１ｅ，２１ｆとドレイン領域２３ｃとの重なり面積及び遮光層２１ｅ，２１ｆとゲート電極２５（ゲート線を含む）との重なり面積は、図２５［Ａ］の場合と同じである。ただし、遮光層２１ｅ，２１ｆを分割しているので、計算上、遮光層２１ｅ，２１ｆとゲート電極２５との重なりを片側分としている。これらの特性比較を図２６に示す。
【０１４８】
図２６は、図１７の回帰線の上に、図２５［Ａ］乃至図２５［Ｃ］の例におけるＧ／Ｄ比の値とｄＶthとの関係を示したものである。図２５［Ａ］のレイアウトが図２６の［Ｉ］の位置にあたり、図２５［Ｂ］のレイアウトが図２６の［II］の位置にあたる。図２６の［II］に示すように、デュアルゲート構造では、個別のトランジスタで遮光層を分割することにより、Ｖｄ依存の特性変化を大幅に抑制できる。図２６の［III］は、図２５［Ｃ］のように遮光層２１ｇとドレイン領域２３ｃとの重なりを減らし、遮光層２１ｇとゲート電極２５との重なりを増やして、Ｇ／Ｄ＝７．６とした場合のデータである。図２６において［II］と［III］とは、ほぼ同等のＶｄ依存性を示していることがわかる。
【０１４９】
このように、デュアルゲートのようなマルチゲートＴＦＴの場合には、個々のトランジスタに対する遮光層を分割して配置することで、ドレイン電圧に依存するトランジスタの特性変動を大幅に抑制できる。これは、デュアルゲートに限らず、３つ、４つのトランジスタが直列につながったトリプルゲート、クオドルプルゲートなどマルチゲートトランジスタ全般にも適用できる考え方である。４つ以上の場合には、必ずしもひとつのトランジスタごとに遮光層を分割しなくても、例えば４つ直列の場合に、２つずつに分割しても効果が生じる。
【０１５０】
更に、複数のトランジスタの平面的な配置については、図２５［Ｂ］では能動層２３を１８０°折り返したＵ字型配置であったが、このレイアウトに限らず、図１５のような能動層２３を９０°折り曲げたＬ字型配置や、能動層を直線上に並べたＩ字型配置であっても、同様の効果が生じることは明らかである。
【０１５１】
ただし、本実施形態３のように遮光層を分割するには、分割するための加工にプロセスの最小加工寸法の制約があるために、トランジスタの全体に占める面積が大きくなってしまう場合もある。画素のスイッチにトランジスタを用いる場合には、トランジスタの専有面積の増加は開口率の低下につながる可能性があるので、総合的な配慮に基づいて、能動層の形状とともに遮光層の分割を適用すべきかどうかを判断すればよい。
【０１５２】
本実施形態３におけるその他の構成、作用及び効果は、実施形態１、２におけるそれらと同様である。
【０１５３】
＜実施形態４＞
図２７は、デュアルゲートトランジスタを用いたアクティブマトリクス型の液晶ディスプレイの画素１個分の等価回路である。その動作を簡単に説明すると、ゲート線５５に印加された走査信号で２つのトランジスタＴＲ１，ＴＲ２をオンして、データ線５７の画像信号に対応した電位を画素５４及び補助容量５３へ充電したのち、ゲート線５５の走査信号をオフレベルにし、ＴＲ１，ＴＲ２をオフにして、画素５４及び補助容量５３に充電した電荷を保持する、ということが繰り返される。なお、図２７では遮光層の図示を省略しているが、本実施形態４における遮光層は後に説明する図２８乃至図３０で図示している。
【０１５４】
実施形態３では、遮光層をもつ薄膜トランジスタの遮光層をマルチゲートの個々のトランジスタで分割する例を説明した。これに対し、本実施形態４においては、遮光層を分割した上で、片方のトランジスタに重点をおいて特性変動を抑制する方法を採る。
【０１５５】
保持状態でのトランジスタの各電極の電位を考えると、画素側は画素５４及び補助容量５３に充電された電位であり、データ線５７側は他のゲート線で駆動される画素への画像信号が供給されるので、刻々変化している。したがってマルチゲートトランジスタの両端の電位差は刻々変化していることになる。中間領域５６は画素５４側とデータ線５７側とのほぼ中間的な電位となるので、ＴＲ１、ＴＲ２を個々に見た場合のソース・ドレイン間電圧には大きな差は現れない。
【０１５６】
ＴＲ１とＴＲ２とにおいて遮光層とソース・ドレイン領域との重なりを同じにして、遮光層を分割しているとき、ＴＲ１、ＴＲ２それぞれの特性変動に及ぶドレイン電圧の影響はほぼ同じとなる。その特性変動の度合いは、前述したようなＧ／Ｄ比に基づくモデルによると、それぞれの遮光層とゲート電極との重なり面積に依存する。つまり、遮光層とゲート電極との重なりを大きくとったトランジスタの方が、ドレイン電圧による特性変動を小さく抑えられる。
【０１５７】
画素において書き込んだ電荷を保持するには、まず、ＴＲ２での電荷の流出を阻止又は抑制することが必須である。図２８は、液晶ディスプレイの画素トランジスタの遮光層２１ｈ，２１ｉ、能動層２３、ゲート電極２５の位置関係を抽出した図である。遮光層２１ｈ，２１ｉは分割されており、Ｇ／Ｄ比はそれぞれデータ線側ＴＲ１で２、画素側ＴＲ２で１２．７であり、画素側のＧ／Ｄ比を大きく設定してある。ＴＲ２のＧ／Ｄ比を大きく設定することで、ソース・ドレイン間電圧の変動に対してもＴＲ２側のトランジスタ特性の変動をより小さく抑えることができる。
【０１５８】
図２９には、能動層２３をＵ字型に配置した例を示す。やはり、画素側のＴＲ２でＧ／Ｄ比が大きくなるようなレイアウトを採っている。このように限られた範囲内で、遮光層２１ｊ，２１ｋとゲート電極２５の重なり面積を画素側のＴＲ２で大きくとることにより、書き込んだ電荷の保持についてより優れた特性を発揮し、表示品位の向上が期待できる。
【０１５９】
図３０には、能動層２３を一直線にしてＩ字型に配置した例を示す。画素側のＴＲ２でＧ／Ｄ比が大きくなるようなレイアウトを採っている。このように、遮光層２１ｌ，２１ｍとゲート電極２５の重なり面積を画素側のＴＲ２で大きくとることにより、画素側ＴＲ２の特性変動を優先的に安定化させている。
【０１６０】
数式で表現すると、データ線側ＴＲ１の遮光層とドレイン領域との対向面積をＳｄ１、遮光層とゲート電極との対向面積をＳｇ１とする。画素側ＴＲ２では添え字１を２に変えて、それぞれＳｄ２、Ｓｇ２としたとき、
（Ｓｇ１／Ｓｄ１）＜（Ｓｇ２／Ｓｄ２）
となる。
【０１６１】
ここで、ＴＲ１，ＴＲ２のＧ／Ｄ比の大小関係を、実施形態１、２で用いた容量比Ｃｇ／Ｃｄの関係で表すことを考えてみる。対向面積と同様の命名法で、データ線側ＴＲ１の遮光層とドレイン領域との静電容量をＣｄ１、遮光層とゲート電極との静電容量をＣｇ１とする。画素側ＴＲ２では添え字１を２に変えて、それぞれＣｄ２、Ｃｇ２としたときの、Ｃｇ１／Ｃｄ１とＣｇ２／Ｃｄ２との関係を考える。ＴＲ１とＴＲ２とは、構成する膜の材料、膜厚、ドレイン領域の位置、ゲート線の位置が同じである。よって、静電容量の違いを決めるのは対向面積のみである。よって、
Ｓｇ１／Ｓｄ１＝Ｓｇ２／Ｓｄ２
のときは
Ｃｇ１／Ｃｄ１＝Ｃｇ２／Ｃｄ２
となることは理解に難しくない。
【０１６２】
今、静電容量の違いを決めるのは対向面積のみである。対向面積と静電容量とは比例関係にあり、比例係数は正である。したがって、この状態から対向面積を
Ｓｇ１／Ｓｄ１＜Ｓｇ２／Ｓｄ２
に変化させたとき、容量比の関係は
Ｃｇ１／Ｃｄ１＜Ｃｇ２／Ｃｄ２
となる。したがって、本実施形態４のレイアウト条件は容量比を用いて、
Ｃｇ１／Ｃｄ１＜Ｃｇ２／Ｃｄ２
と表すことができる。
【０１６３】
ここではデュアルゲートトランジスタを例にとり、遮光層を分割したときに画素側のＧ／Ｄ比を大きくする方法を説明したが、マルチゲートトランジスタ全般においても、画素にもっとも近い外側のトランジスタのＧ／Ｄ比を大きくすることで同様の効果が生まれる。
【０１６４】
本実施形態４におけるその他の構成、作用及び効果は、実施形態１〜３におけるそれらと同様である。
【０１６５】
＜実施形態の補足＞
デュアルゲートを含むマルチゲート構造の薄膜トランジスタにおいて、そのマルチゲートを構成する個々のトランジスタを仮に「個トランジスタ」と呼ぶとする。すなわち、ゲート電極と能動層との交差部であるチャネル領域及びその両側にあるＬＤＤ領域のセットが「個トランジスタ」であり、マルチゲート構造では、この「個トランジスタ」が複数直列に配置されていると表現できる。
【０１６６】
そして、実施形態３では、この「個トランジスタ」の遮光層がそれぞれ分割されており、そのうち少なくとも1つの「個トランジスタ」と遮光層とが重なっていると表現できる。また、実施形態４では、能動層の中に直列に複数の「個トランジスタ」が並んでいて、その並びの両端の「個トランジスタ」に付いている遮光層について、前述の面積比と容量比との関係が成立していると言い換えることができる。
【０１６７】
なお、以上の実施形態では、コプレナ型の薄膜トランジスタについて説明したが、順スタガ型の薄膜トランジスタにも、逆スタガ型の薄膜トランジスタにも同様に本発明を適用可能である。
【０１６８】
以上、本発明を上記各実施形態に即して説明したが、本発明は、上記各実施形態の構成や動作にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得ることが可能な各種変形及び修正を含むことはもちろんである。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【０１６９】
上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。
【０１７０】
［付記１］ポリシリコン能動層からなるチャネル領域、ＬＤＤ領域及びドレイン領域と、
少なくとも前記チャネル領域にゲート絶縁膜を介して設けられたゲート電極と、
絶縁層を介して少なくとも前記チャネル領域及びＬＤＤ領域に重なり、電気的にフローティングである遮光層と、
を有する薄膜トランジスタにおいて、
前記薄膜トランジスタはデュアルゲート構造であり、
前記絶縁層の膜厚が２００ｎｍ以上かつ５００ｎｍ以下であり、
前記遮光層が前記ドレイン領域と重なる面積をＳｄ、前記遮光層が前記ゲート電極と重なる面積をＳｇとしたときに、Ｓｇ／Ｓｄが４．７以上である、
ことを特徴とする薄膜トランジスタ。
【０１７１】
［付記２］ポリシリコン能動層からなるチャネル領域、ＬＤＤ領域及びドレイン領域と、
少なくとも前記チャネル領域にゲート絶縁膜を介して設けられたゲート電極と、
絶縁層を介して少なくとも前記チャネル領域及びＬＤＤ領域に重なり、電気的にフローティングである遮光層と、
を有する薄膜トランジスタにおいて、
前記薄膜トランジスタはシングルゲート構造であり、
前記絶縁層の膜厚が２００ｎｍ以上かつ５００ｎｍ以下であり、
前記遮光層が前記ドレイン領域と重なる面積をＳｄ、前記遮光層が前記ゲート電極と重なる面積をＳｇとしたときに、Ｓｇ／Ｓｄが１７以上である、
ことを特徴とする薄膜トランジスタ。
【０１７２】
［付記３］  ポリシリコン能動層からなるチャネル領域、ＬＤＤ領域及びドレイン領域と、
少なくとも前記チャネル領域にゲート絶縁膜を介して設けられたゲート電極と、
絶縁層を介して少なくとも前記チャネル領域及びＬＤＤ領域に重なり、電気的にフローティングである遮光層と、
を有する薄膜トランジスタにおいて、
前記薄膜トランジスタはマルチゲート構造であり、
前記遮光層は、互いに電気的にフローティングである複数の遮光層に分割された、
ことを特徴とする薄膜トランジスタ。
【０１７３】
［付記４］付記３記載の薄膜トランジスタにおいて、
前記複数の遮光層のうち前記ポリシリコン能動層の最も外側に対応する一方及び他方の前記遮光層について、
前記遮光層が前記ドレイン領域と重なる面積をＳｄ、前記遮光層が前記ゲート電極と重なる面積をＳｇとしたときに、
前記一方の遮光層のＳｇ／Ｓｄが前記他方の遮光層のＳｇ／Ｓｄよりも大きい、
ことを特徴とする薄膜トランジスタ。
【０１７４】
［付記５］付記３記載の薄膜トランジスタにおいて、
前記複数の遮光層のうち前記ポリシリコン能動層の最も外側に対応する一方及び他方の前記遮光層について、
前記遮光層が前記ドレイン領域と重なる部分の静電容量をＣｄ、前記遮光層が前記ゲート電極と重なる部分の静電容量をＣｇとしたときに、
前記一方の遮光層のＣｇ／Ｃｄが前記他方の遮光層のＣｇ／Ｃｄよりも大きい、
ことを特徴とする薄膜トランジスタ。
【０１７５】
［付記６］付記１記載の薄膜トランジスタを画素トランジスタとする表示装置。
【０１７６】
［付記７］付記２記載の薄膜トランジスタを画素トランジスタ又は画素トランジスタ及び周辺回路のトランジスタとする表示装置。
【０１７７】
［付記８］付記３記載の薄膜トランジスタを画素トランジスタとする表示装置。
【０１７８】
［付記９］付記４記載の薄膜トランジスタを画素トランジスタとする表示装置。
【０１７９】
［付記１０］付記５記載の薄膜トランジスタを画素トランジスタとする表示装置。
【０１８０】
［付記１１］前記遮光層が隣接する画素同士で分離されている、
付記６乃至１０のいずれか一つに記載の表示装置。
【０１８１】
［付記１２］前記一方の遮光層は、前記ポリシリコン能動層の最も画素側に位置する、
付記９記載の表示装置。
【０１８２】
［付記１３］前記一方の遮光層は、前記ポリシリコン能動層の最も画素側に位置する、
付記１０に記載の表示装置。
【符号の説明】
【０１８３】
１  チャネル領域
２  ＬＤＤ領域
３  ソース・ドレイン領域
４  ゲート電極
５  能動層
６  遮光層
１１  ＴＦＴアレイ基板
１２  カラーフィルタ基板
１３  液晶
１４  画素トランジスタ
１５  画素電極
１６  カラーフィルタ
２０  ガラス基板
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉ，２１ｊ，２１ｋ，２１ｌ，２１ｍ  遮光層
２２  下地絶縁層
２３  能動層
２３ａ  チャネル領域
２３ａ−１  チャネル領域
２３ａ−２  チャネル領域
２３ｂ  ＬＤＤ領域
２３ｃ  ソース・ドレイン領域（ドレイン領域）
２３ｄ  中間領域
２４  ゲート絶縁膜
２５  ゲート電極
２６  第１層間膜
２７  ドレイン配線
２７−１  データ線
２７−２  ドレイン層
２８  第２層間膜
２９  画素電極
３１  第１コンタクト
３１−１  第１コンタクト
３１−２  第１コンタクト
３２  第２コンタクト
３３  アモルファスシリコン膜
３４  シリコン膜
３５  透過領域
３９  断裂部
４０  レジストパターン
４３，４４  ボロン
５０  境界線
５３  補助容量
５４  画素
５５  ゲート線
５６  中間領域
５７  データ線
６０  表示装置
６１  ＴＦＴアレイ基板
６２  カラーフィルタ基板
６３  バックライトユニット
６４  偏光板
６５  ドライバＩＣ
６６  ＦＰＣ
６７  液晶パネル
６９  バックライト光
７０  ヘッドアップディスプレイ
７１  バックライトユニット
７２  観察者
７３  虚像
７４  コンバイナー
７５  平面鏡
７６  凹面鏡
７７  液晶パネル
【図１】
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【図２】
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【図３】
2015211089.tif 000005
【図４】
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【図５】
2015211089.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2015211089.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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