(57)【要約】【課題】ΔΣＡＤＣ回路のＡＤＣ変換特性の線形性を良好にする。【解決手段】入力回路としてのスイッチトキャパシタ回路１の入力容量ＣＩＮを、正の同じ電圧依存係数を有する２個のキャパシタＣ１，Ｃ２をアンチパラレル接続した第１のキャパシタと、負の同じ電圧依存係数を有する２個のキャパシタＣ３，Ｃ４をアンチパラレル接続した第２のキャパシタとを並列接続して構成した。【選択図】図４
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【特許請求の範囲】
【請求項１】
アナログ信号入力端子に接続される入力回路と出力デジタル信号をＤＡ変換した帰還信号が入力する帰還回路にそれぞれスイッチトキャパシタ回路を使用したΔΣＡＤＣ回路において、
前記入力回路としての前記スイッチトキャパシタ回路の入力容量を、正の電圧依存係数を有する偶数個のキャパシタをアンチパラレル接続した第１のキャパシタと、負の電圧依存係数を有する偶数個のキャパシタをアンチパラレル接続した第２のキャパシタとを並列接続して構成したことを特徴とするΔΣＡＤＣ回路。
【請求項２】
請求項１に記載のΔΣＡＤＣ回路において、
前記第１のキャパシタを構成する偶数個のキャパシタは、正の同じ電圧依存係数を有する２個のキャパシタからなり、前記第２のキャパシタを構成する偶数個のキャパシタは、負の同じ電圧依存係数を有する２個のキャパシタからなることを特徴とするΔΣＡＤＣ回路。
【請求項３】
請求項１又は２に記載のΔΣＡＤＣ回路において、
前記第１のキャパシタの容量値と前記第２のキャパシタの容量値の比をα：β（α、βは正の数）として、該αとβの値の選定により、前記入力容量の電圧依存係数のキャンセルを行ったことを特徴とするΔΣＡＤＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路を使用したΔΣＡＤＣ回路に関する。
【背景技術】
【０００２】
ΔΣＡＤＣ回路として、図５に示す回路が知られている（特許文献１、非特許文献１）。アナログ信号入力端子に入力する入力電圧Ｘは、入力容量ＣＩＮとしてのキャパシタＣ１を有するクロール型のスイッチトキャパシタ回路１Ａでサンプリングされると共に、そこに生成される等価抵抗を経由して、積分キャパシタＣ５が接続されたオペアンプ３に入力する。また、デジタル出力信号ＹをＤＡ変換した帰還信号Ｙ’に応じた高電圧ＶＨあるいはその反転帰還信号Ｙ’Ｘに応じた低電圧ＶＬは、帰還容量ＣＦとしてのキャパシタＣ８を有するバタフライ型のスイッチトキャパシタ回路２でサンプリングされると共に、そこに生成される等価抵抗を経由して、同様にオペアンプ３に入力する。そして、そのオペアンプ３で積分が行われる。
【０００３】
また、そのオペアンプ３から出力する積分信号は、キャパシタＣ６を有するクロール型のスイッチトキャパシタ回路４でサンプリングされると共に、そこに生成される等価抵抗を経由して、積分キャパシタＣ９が接続されたオペアンプ６に入力する。また、デジタル出力信号ＹをＤＡ変換した帰還信号Ｙ’に応じた高電圧ＶＨあるいはその反転帰還信号Ｙ’Ｘに応じた低電圧ＶＬは、キャパシタＣ７を有するバタフライ型のスイッチトキャパシタ回路５でサンプリングされると共に、そこに生成される等価抵抗を経由して、同様にオペアンプ６に入力する。そして、そのオペアンプ６で積分される。
【０００４】
このオペアンプ６の出力電圧は、量子化器７の比較器により量子化（量子化ノイズはＱ）されて１ビットのデジタル出力信号Ｙとなる。また、このデジタル出力信号Ｙは、バッファ８を経由してフリップフロップ９に入力し、そこでクロックＣＫ３の１クロック分だけ遅延されて、前記した帰還信号Ｙ’、その反転信号Ｙ’Ｘとなり、前記した高電圧ＶＨ又はＶＬの選択用に使用される。
【０００５】
スイッチトキャパシタ回路１Ａは、相補クロックＣＫ１，ＣＫ２によって、スイッチＳＷ１とＳＷ４がオンするときスイッチＳＷ２とＳＷ３がオフし、スイッチＳＷ１とＳＷ４がオフするときスイッチＳＷ２とＳＷ３がオンする動作を繰り返すことで、等価抵抗を示すと共に、入力電圧Ｘをサンプリングしてオペアンプ３に供給する。
【０００６】
スイッチトキャパシタ回路２は、相補クロックＣＫ１，ＣＫ２によって、スイッチＳＷ７とＳＷ９がオンするときスイッチＳＷ５とＳＷ６とＳＷ８がオフし、スイッチＳＷ７とＳＷ９がオフするときスイッチＳＷ５又はＳＷ６の一方とＳＷ８がオンする動作を繰り返すことで、等価抵抗を示すと共に、高電圧ＶＨ又は定電圧ＶＬをサンプリングしてオペアンプ３に供給する。帰還信号Ｙ’が“Ｈ”のときは高電圧ＶＨがサンプリングされ、帰還信号Ｙ’Ｘが“Ｈ”のときは低電圧ＶＬがサンプリングされる。
【０００７】
スイッチトキャパシタ回路４は、相補クロックＣＫ１，ＣＫ２によって、スイッチＳＷ１０とＳＷ１３がオンするときスイッチＳＷ１１とＳＷ１２がオフし、スイッチＳＷ１０とＳＷ１３がオフするときスイッチＳＷ１１とＳＷ１２がオンする動作を繰り返すことで、等価抵抗を示すと共に、オペアンプ３から出力する積分電圧をサンプリングしてオペアンプ６に供給する。
【０００８】
スイッチトキャパシタ回路５は、相補クロックＣＫ１，ＣＫ２によって、スイッチＳＷ１６とＳＷ１８がオンするときスイッチＳＷ１４とＳＷ１５とＳＷ１７がオフし、スイッチＳＷ１６とＳＷ１８がオフするときスイッチＳＷ１４又はＳＷ１５の一方とＳＷ１７がオンする動作を繰り返すことで、等価抵抗を示すと共に、高電圧ＶＨ又は定電圧ＶＬをサンプリングしてオペアンプ６に供給する。帰還信号Ｙ’が“Ｈ”のときは高電圧ＶＨがサンプリングされ、帰還信号Ｙ’Ｘが“Ｈ”のときは低電圧ＶＬがサンプリングされる。
【０００９】
クロックＣＫ１，ＣＫ２，ＣＫ３と、１ビットデータＹと、帰還信号Ｙ’，Ｙ’Ｘのタイミング関係を図７に示した。
【００１０】
図６に別の例のΔΣＡＤＣ回路を示す。ここでは、スイッチトキャパシタ回路１Ａに代えて、キャパシタＣ１とキャパシタＣ２をアンチパラレルに接続することで入力容量ＣＩＮを構成したスイッチトキャパシタ回路１Ｂを使用している。ここで、アンチパラレル接続とは、キャパシタＣ１のトップ電極をキャパシタＣ２のボトム電極に接続し、キャパシタＣ１のボトム電極をキャパシタＣ２のトップ電極に接続することで、キャパシタＣ１，Ｃ２を逆並列接続することである。キャパシタＣ１，Ｃ２に正の同じ電圧依存係数のものを使用すれば、その入力容量ＣＩＮの電極間に印加する電圧が０Ｖのときに電圧依存係数が変曲点（最大値）を示し、通常ではこのときの容量値が基準として扱われる。
【００１１】
以上説明したΔΣＡＤＣ回路は、使用するアナログ回路が少ない点、および電圧軸で精度を確保するのではなくオーバサンプリング手法やノイズシェーピング手法を用いて精度を確保できる点で、逐次比較型ＡＤＣ等のような他のＡＤＣ回路に比べて、閾値電圧やオフセット電圧等のばらつきの影響を受け難いことから、微細プロセスに適している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平０２−２６６７１８号公報
【非特許文献】
【００１３】
【非特許文献１】BernhardE. Boser, Bruce A. Wooley, "The Design of Sigma-Delta Modulation Analog toDigital Converters", IEEE Solid-State Circuits, Vol.23, No.6, December1988
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ΔΣＡＤＣ回路では、帰還回路としてのスイッチトキャパシタ回路２のキャパシタＣ８からなる帰還容量ＣＦと、入力回路としてのスイッチトキャパシタ回路１Ａ（又は１Ｂ）の入力容量ＣＩＮとの比（＝ＣＩＮ／ＣＦ）によって、ＡＤＣのゲイン（変換特性の傾き）が決定される。入力容量ＣＩＮの容量値が入力電圧に依存せず一定値を示し、ＣＩＮ／ＣＦ＝１であれば、ΔΣＡＤＣ回路に入力するアナログ値（振幅）が１のとき、ΔΣＡＤＣ回路で得られたＡＤ変換値を理想的にＤＡ変換したアナログ値も１となる。
【００１５】
しかし、入力容量ＣＩＮはその電極間に印加する電圧によって変動し、これが原因でＡＤ変換値をＤＡ変換したアナログ値が１を超えるときは、そのアナログ波形がクリップされることになる。そして、その比（＝ＣＩＮ／ＣＦ）の１次の電圧依存係数が大きい場合は２次歪みが、また２次の電圧依存係数が大きい場合は３次歪みが、それぞれ顕著となって変換特性の線形性が劣化する。
【００１６】
図５のΔΣＡＤＣ回路では、入力容量ＣＩＮとしてのキャパシタＣ１の電圧依存係数が正のときは、そのキャパシタＣ１の電極間の電圧が大きくなるとその容量値が大きくなり、ＣＩＮ／ＣＦ＞１となると、ΔΣＡＤＣ回路のデジタル出力信号ＹをＤＡ変換したアナログ信号の波形の一方の片側（ボトム電圧側）が大きくクリップされる。この結果、信号波形に歪みが発生する。このときのＡＤＣ変換特性の線形性劣化は、偶数次歪み（ほぼ２次歪み）によるものとなる。
【００１７】
図６のΔΣＡＤＣ回路では、入力容量ＣＩＮとして、正の同じ温度依存係数の２個のキャパシタＣ１，Ｃ２をアンチパラレル接続して使用することで、電極間に印加する電圧が正方向に大きくなっても、また負方向に大きくなっても、その容量値が高い値に変化する。そして、ＣＩＮ／ＣＦ＞１となると、ΔΣＡＤＣ回路のＡＤ変換値をＤＡ変換したアナログ信号の波形は、その両側（ピーク電圧およびボトム電圧）がクリップされる。この結果、波形歪みが発生する。このときのＡＤＣ変換特性の線形性劣化は、奇数次歪み（ほぼ３次歪み）によるものとなる。
【００１８】
本発明の目的は、上記した課題を解決してＡＤＣ変換特性の線形性を良好にしたΔΣＡＤＣ回路を提供することである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、請求項１にかかる発明は、アナログ信号入力端子に接続される入力回路と出力デジタル信号をＤＡ変換した帰還信号が入力する帰還回路にそれぞれスイッチトキャパシタ回路を使用したΔΣＡＤＣ回路において、前記入力回路としての前記スイッチトキャパシタ回路の入力容量を、正の電圧依存係数を有する偶数個のキャパシタをアンチパラレル接続した第１のキャパシタと、負の電圧依存係数を有する偶数個のキャパシタをアンチパラレル接続した第２のキャパシタとを並列接続して構成したことを特徴とする。
【００２０】
請求項２にかかる発明は、請求項１に記載のΔΣＡＤＣ回路において、前記第１のキャパシタを構成する偶数個のキャパシタは、正の同じ電圧依存係数を有する２個のキャパシタからなり、前記第２のキャパシタを構成する偶数個のキャパシタは、負の同じ電圧依存係数を有する２個のキャパシタからなることを特徴とする。
【００２１】
請求項３にかかる発明は、請求項１又は２に記載のΔΣＡＤＣ回路において、前記第１のキャパシタの容量値と前記第２のキャパシタの容量値の比をα：β（α、βは正の数）として、該αとβの値の選定により、前記入力容量の電圧依存係数のキャンセルを行ったことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ΔΣＡＤＣ回路の入力回路としてのスイッチトキャパシタ回路の入力容量を、正の電圧依存係数を有する偶数個のキャパシタをアンチパラレル接続した第１のキャパシタと、負の電圧依存係数を有する偶数個のキャパシタをアンチパラレル接続した第２のキャパシタとを並列接続して構成したので、その入力容量の電圧依存係数をなくすることができ、特別な追加回路を用いることなく、また消費電流を増大させることもなく、ＡＤＣ変換特性の線形性を改善することができる。
【図面の簡単な説明】
【００２３】
【図１】キャパシタの電圧依存性の説明図である。
【図２】キャパシタの電圧依存性による容量誤差の特性図である。
【図３】１６ビット精度換算したキャパシタの電圧依存性による容量誤差の特性図である。
【図４】本発明の実施例のΔΣＡＤＣ回路の回路図である。
【図５】従来のΔΣＡＤＣ回路の回路図である。
【図６】従来の別の例のΔΣＡＤＣ回路の回路図である。
【図７】図４〜図６におけるクロックとデータの波形図である。
【発明を実施するための形態】
【００２４】
キャパシタには、トップ電極とボトム電極との間に印加する電圧が高くなるほど容量値が大きくなる正の電圧依存係数を有するキャパシタＣａ１（図１（ａ））と、トップ電極とボトム電極との間に印加する電圧が高くなるほど容量値が小さくなる負の電圧依存係数を有するキャパシタＣｂ１（図１（ｂ））とがある。
【００２５】
また、正の同じ電圧依存係数を有する２個のキャパシタをアンチパラレルに接続することで、トップ電極とボトム電極との間に印加する電圧が０Ｖ付近のとき容量値が変曲点（最高値）を示すキャパシタＣａ２（図１（ａ））を得ることができる。一方、負の同じ電圧依存係数を有する２個のキャパシタをアンチパラレルに接続することで、トップ電極とボトム電極との間に印加する電圧が０Ｖ付近のとき容量値が変曲点（最低値）を示すキャパシタＣｂ２（図１（ｂ））を得ることができる。
【００２６】
そこで、本実施例では、正の同じ電圧依存係数を有する２個のキャパシタをアンチパラレル接続したキャパシタＣａ２と、負の同じ電圧依存係数を有する２個のキャパシタをアンチパラレル接続したキャパシタＣｂ２とを並列接続する。このとき、前者のキャパシタＣａ２の容量値をα倍し、後者のキャパシタＣｂ２の容量値をβ倍する。これにより、図１の（ｃ）に示すように、容量値の電圧依存係数をキャンセルしたキャパシタＣｃを得ることができる。α、βは正の数である。
【００２７】
ここで、キャパシタＣａ２の容量値の１次の電圧依存係数をＶａ１＝３×１０-5、２次の電圧依存係数をＶａ２＝２×１０-5であると仮定する。また、キャパシタＣｂ２の容量値の１次の電圧依存係数をＶｂ１＝−１×１０-4、２次の電圧依存係数をＶｂ２＝−１×１０-5であると仮定する。そして、ＡＤＣの変換ゲインを０．５、印加電圧をＶｃａｐ＝５Ｖと仮定する。また、α＝１、β＝２とする。
【００２８】
図２に、上記条件における、キャパシタＣａ２の印加電圧に依存する容量値誤差Ｃａ２＿ｅｒｒの特性と、キャパシタＣｂ２の印加電圧に依存する容量値誤差Ｃｂ２＿ｅｒｒの特性と、キャパシタＣａ２の容量値をα倍し、キャパシタＣｂ２の容量値をβ倍して、それらを並列接続したキャパシタＣｃの印加電圧に依存する容量値誤差Ｃｃ＿ｅｒｒの特性について、それぞれの正規化した値のシミュレーション結果を示した。正規化は、印加電圧を０Ｖとしたとき得られる目標容量値（＝１）に対する比で表した。
【００２９】
この図２の特性において、キャパシタＣａ２の容量値誤差Ｃａ２＿ｅｒｒは式（１）から、キャパシタＣｂ２の容量値誤差Ｃｂ２＿ｅｒｒは式（２）から、さらにキャパシタＣｃの容量値誤差Ｃｃ＿ｅｒｒは式（３）から、それぞれ算出できる。
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【００３０】
図３はキャパシタの１６ビット精度換算した電圧依存性による容量誤差を示す特性図である。キャパシタＣａ２，Ｃｂ２の容量値誤差Ｃａ２＿ｅｒｒ、Ｃｂ２＿ｅｒｒは、いずれも最大２ＬＳＢである。キャパシタＣａ２の容量値をα倍、キャパシタＣｂ２の容量値をβ倍して加算（ただし、α＝１、β＝２）したキャパシタＣｃの容量値誤差がＣｃ＿ｅｒｒは０である。
【００３１】
このときの１６ビット精度での誤差ＣＯＤＥ＿ｅｒｒは、次の式
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から算出できる。Ｃ＿ｅｒｒは、Ｃａ２＿ｅｒｒ、Ｃｂ２＿ｅｒｒ、あるいはＣｃ＿ｅｒｒである。
【００３２】
図４に本発明の実施例のΔΣＡＤＣ回路を示す。本実施例では、スイッチトキャパシタ回路１の入力容量ＣＩＮを、正の同じ電圧依存係数を有するキャパシタＣ１，Ｃ２をアンチパラレル接続し、負の同じ電圧依存係数を有するキャパシタＣ３，Ｃ４をアンチパラレル接続し、それらをさらに並列接続して構成している。このとき、キャパシタＣ１，Ｃ２で得られ合成の容量値をＣａ２、キャパシタＣ３，Ｃ４で得られる合成の容量値をＣｂ２とすると、入力容量ＣＩＮ（＝Ｃｃ）の容量値は、
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となるので、α、βの値を適宜設定することにより、入力容量ＣＩＮの電圧依存性をキャンセルすることができる。
【００３３】
なお、以上説明したキャパシタＣａ２，Ｃｂ２は同じ極性で電圧依存係数を有する２個のキャパシタをアンチパラレルに接続したが、その個数は２個に限られず偶数個であればよい。
【符号の説明】
【００３４】
１，１Ａ，１Ｂ，２，４，５：スイッチトキャパシタ回路
３，６：オペアンプ
７：量子化器
８：バファ
９：フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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