(57)【要約】【課題】データバスインバージョン機能の誤動作を防止する。【解決手段】メモリセルアレイ１１から読み出されたリードデータＤＱに応じてリードデータＤＱを反転させるデータバスインバージョン回路７０と、第１の動作モードが指定されている場合にはデータバスインバージョン回路７０から出力されるリードデータＤＱを出力し、第２の動作モードが指定されている場合にはマルチパーパスレジスタ２０から出力されるテストデータＤＱを出力するデータ入出力端子２１と、第１の動作モードが指定されている場合にはデータバスインバージョン回路７０による反転が行われたか否かを示すデータバスインバージョン信号ＤＢＩを出力し、第２の動作モードが指定されている場合には所定のレベルに固定されるデータバスインバージョン端子３２を備える。本発明によれば、コントローラ側でテストデータＤＱを誤反転することがない。【選択図】図４
2015207333.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイとは別個に設けられたマルチパーパスレジスタと、
前記メモリセルアレイから読み出された複数のリードデータのデータパターンに応じて、前記複数のリードデータの一部又は全部を反転させるデータバスインバージョン回路と、
第１及び第２の動作モードを含む複数の動作モードを指定するモードレジスタと、
前記第１の動作モードが指定されている場合には前記データバスインバージョン回路から出力される前記複数のリードデータを出力し、前記第２の動作モードが指定されている場合には前記マルチパーパスレジスタから出力される複数のテストデータを出力するデータ入出力端子と、
前記第１の動作モードが指定されている場合には前記データバスインバージョン回路による反転が行われたか否かを示すデータバスインバージョン信号を出力し、前記第２の動作モードが指定されている場合には所定のレベルに固定されるデータバスインバージョン端子と、を備えることを特徴とする半導体装置。
【請求項２】
前記データバスインバージョン回路と前記データ入出力端子を接続するデータ配線と、
前記データバスインバージョン回路と前記データバスインバージョン端子を接続するデータバスインバージョン配線と、
前記マルチパーパスレジスタから出力される前記複数のテストデータを前記データ配線に転送する第１のバッファ回路と、
所定値を前記データバスインバージョン配線に供給する第２のバッファ回路と、をさらに備え、
前記第１及び第２のバッファは、前記第１の動作モードが指定されている場合には非活性化され、前記第２の動作モードが指定されている場合には活性化されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の動作モードは、前記データバスインバージョン回路を活性化させる第３の動作モードと、前記データバスインバージョン回路を非活性化させる第４の動作モードをさらに含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記データバスインバージョン端子は、前記第２の動作モードが指定され、且つ、前記第３の動作モードが指定されている場合に前記所定のレベルに固定されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記データバスインバージョン端子は、前記第４の動作モードが指定されている場合にはハイインピーダンス状態となることを特徴とする請求項４に記載の半導体装置。
【請求項６】
メモリセルアレイから読み出されたリードデータをデータ入出力端子から出力する第１の動作モードと、
マルチパーパスレジスタから読み出されたテストデータを前記データ入出力端子から出力する第２の動作モードと、
前記リードデータのデータパターンに応じて前記リードデータの一部又は全部を反転させる第３の動作モードと、
前記リードデータのデータパターンにかかわらず前記リードデータを反転させない第４の動作モードと、を備え、
前記第１の動作モードが指定され、且つ、前記第３の動作モードが指定されている場合には、前記リードデータの反転の有無を示すデータバスインバージョン端子をデータバスインバージョン信号から出力し、
前記第２の動作モードが指定され、且つ、前記第３の動作モードが指定されている場合には、前記データバスインバージョン信号を所定値に固定することを特徴とする半導体装置。
【請求項７】
前記第４の動作モードが指定されている場合には、前記データバスインバージョン端子をハイインピーダンス状態とすることを特徴とする請求項６に記載の半導体装置。
【請求項８】
請求項３乃至７のいずれか一項に記載の半導体装置と、前記データ入出力端子及び前記データバスインバージョン端子に接続されたコントローラとを備えることを特徴とする情報処理システム。
【請求項９】
前記コントローラは、前記複数のリードデータを受ける第１のレシーバ回路と、前記データバスインバージョン信号を受ける第２のレシーバ回路を含み、前記半導体装置に前記第３の動作モードが指定されている場合には前記第２のレシーバ回路を活性化させることを特徴とする請求項８に記載の情報処理システム。
【請求項１０】
前記コントローラは前記半導体装置に前記第３の動作モードが指定されている場合、
前記第２の動作モードが指定されているか否かにかかわらず、前記第２のレシーバ回路を活性化させることを特徴とする請求項９に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、データバスインバージョン機能を有する半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）の次世代規格であるＤＤＲ４（Double Data Rate 4）規格には、データバスインバージョン機能と呼ばれる機能が規定されている。データバスインバージョン機能とは、所定の条件が満たされた場合、同時に入出力されるリードデータ及びライトデータの論理レベルを反転させることによって、データ転送に伴う消費電流を削減する機能である（特許文献１参照）。
【０００３】
また、ＤＤＲ４型のＤＲＡＭには、メモリセルアレイとは別個に設けられたマルチパーパスレジスタと呼ばれるレジスタが設けられている。そして、電源投入後の初期設定時には、マルチパーパスレジスタを用いたトレーニング動作を行うことにより、リードタイミングが微調整される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８７１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、データバスインバージョン機能がイネーブルとなっている場合、マルチパーパスレジスタを用いたトレーニング中に、誤ってコントローラ側でデータの反転が行われるおそれがあった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、メモリセルアレイと、前記メモリセルアレイとは別個に設けられたマルチパーパスレジスタと、前記メモリセルアレイから読み出された複数のリードデータのデータパターンに応じて、前記複数のリードデータの一部又は全部を反転させるデータバスインバージョン回路と、第１及び第２の動作モードを含む複数の動作モードを指定するモードレジスタと、前記第１の動作モードが指定されている場合には前記データバスインバージョン回路から出力される前記複数のリードデータを出力し、前記第２の動作モードが指定されている場合には前記マルチパーパスレジスタから出力される複数のテストデータを出力するデータ入出力端子と、前記第１の動作モードが指定されている場合には前記データバスインバージョン回路による反転が行われたか否かを示すデータバスインバージョン信号を出力し、前記第２の動作モードが指定されている場合には所定のレベルに固定されるデータバスインバージョン端子と、を備えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、メモリセルアレイから読み出されたリードデータをデータ入出力端子から出力する第１の動作モードと、マルチパーパスレジスタから読み出されたテストデータを前記データ入出力端子から出力する第２の動作モードと、前記リードデータのデータパターンに応じて前記リードデータの一部又は全部を反転させる第３の動作モードと、前記リードデータのデータパターンにかかわらず前記リードデータを反転させない第４の動作モードと、を備え、前記第１の動作モードが指定され、且つ、前記第３の動作モードが指定されている場合には、前記リードデータの反転の有無を示すデータバスインバージョン端子をデータバスインバージョン信号から出力し、前記第２の動作モードが指定され、且つ、前記第３の動作モードが指定されている場合には、前記データバスインバージョン信号を所定値に固定することを特徴とする。
【０００８】
本発明による情報処理システムは、上記の半導体装置と、前記データ入出力端子及び前記データバスインバージョン端子に接続されたコントローラとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、マルチパーパスレジスタを用いたトレーニング中はデータバスインバージョン端子が所定のレベルに固定されることから、コントローラ側で誤ってデータの反転が行われることがない。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】半導体装置１０を含むデータ処理システム２００の構成を示すブロック図である。
【図３】データバスインバージョン回路７０の機能を説明するための図であり、（ａ）はデータバスインバージョン回路７０に入力されるリードデータＤＱの値を示し、（ｂ）はデータバスインバージョン回路７０から出力されるリードデータＤＱ及びデータバスインバージョン信号ＤＢＩの値を示している。
【図４】半導体装置１０のうちリード動作に関連する部分の主要部を示すブロック図である。
【図５】データバスインバージョン回路７０に含まれる反転制御回路７２の一部を示す回路図である。
【図６】制御回路７３の動作を説明するための表である。
【図７】半導体装置１０のトレーニング時の動作を説明するためのタイミング図である。
【図８】参考例による半導体装置のトレーニング時の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１３】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１４】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５には後述するアンプ回路やデータバスインバージョン回路などが含まれており、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。
【００１５】
また、半導体装置１０は、メモリセルアレイ１１とは別個に設けられたマルチパーパスレジスタ２０を有する。マルチパーパスレジスタ２０は、電源投入後の初期設定時などに使用するテストデータなどを格納する回路である。マルチパーパスレジスタ２０がイネーブル状態である場合、メモリセルアレイ１１の代わりにマルチパーパスレジスタ２０に対してリード動作やライト動作が行われる。マルチパーパスレジスタ２０からデータ入出力端子２１を介して出力されるテストデータＤＱはトレーニング動作に用いられ、これによりリードタイミングの微調整などが行われる。
【００１６】
半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データバスインバージョン端子３２、ＯＤＴ端子３３などが設けられている。
【００１７】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータＤＱは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータＤＱが出力される。
【００１８】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１９】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００２０】
モードレジスタ４２には、半導体装置１０の動作モードを示す情報が設定される。モードレジスタ４２に設定される情報としては、マルチパーパスレジスタ２０を使用するか否かを示す情報や、データバスインバージョン機能をイネーブルにするか否かを示す情報が少なくとも含まれる。
【００２１】
マルチパーパスレジスタ２０を使用しない第１の動作モードが指定されている場合、リード動作やライト動作はメモリセルアレイ１１に対して行われる。一方、マルチパーパスレジスタ２０を使用する第２の動作モードが指定されている場合、リード動作やライト動作はマルチパーパスレジスタ２０に対して行われる。したがって、トレーニング動作中は第２の動作モードが指定される。
【００２２】
また、データバスインバージョン機能をイネーブルとする第３の動作モードが指定されている場合、データバスインバージョン端子３２から出力されるデータバスインバージョン信号ＤＢＩを用いて、リードデータＤＱの論理レベルが反転されているか否かをコントローラに通知する。一方、データバスインバージョン機能をディセーブルとする第４の動作モードが指定されている場合、リードデータＤＱの論理レベルの反転は行われず、したがってデータバスインバージョン信号ＤＢＩは無効となる。
【００２３】
第１及び第２の動作モードは排他的であり、いずれの動作モードが指定されているかは、モードレジスタ４２から出力されるモード信号ＭＯＤＥ１／２によって示される。同様に、第３及び第４の動作モードも排他的であり、いずれの動作モードが指定されているかは、モードレジスタ４２から出力されるモード信号ＭＯＤＥ３／４によって示される。
【００２４】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０、データコントローラ１５などの動作を制御する。
【００２５】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００２６】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２７】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２８】
データバスインバージョン端子３２は、データバスインバージョン信号ＤＢＩが出力される端子である。また、ＯＤＴ端子３３は、終端信号ＯＤＴが供給される端子である。終端信号ＯＤＴはデータ入出力回路１７に供給される。終端信号ＯＤＴは、データ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２９】
以上が本実施形態による半導体装置１０の全体構造である。
【００３０】
図２は、半導体装置１０を含むデータ処理システム２００の構成を示すブロック図である。
【００３１】
図２に示すデータ処理システム２００は、半導体装置１０とこれを制御するコントローラ２１０によって構成されている。半導体装置１０は、メモリセルアレイ１１から出力されるリードデータＤＱのデータパターンに応じて、その一部又は全部を反転させるデータバスインバージョン回路７０を備えている。データバスインバージョン回路７０を経由したリードデータＤＱは、出力バッファ９１を介してコントローラ２１０に出力される。また、リードデータＤＱを反転させたか否かを示すデータバスインバージョン信号ＤＢＩは、出力バッファ９２を介してコントローラ２１０に出力される。
【００３２】
コントローラ２１０は、レシーバ回路２１３，２１４を介してリードデータＤＱ及びデータバスインバージョン信号ＤＢＩを受けるデータバスインバージョン回路２１２と、データバスインバージョン回路２１２によって復元されたリードデータＤＱを受ける主回路２１１とを備える。データバスインバージョン回路２１２は、データバスインバージョン信号ＤＢＩが活性化している場合、当該リードデータＤＱの論理レベルを反転させることによって、元のリードデータＤＱに復元する。ここで、データバスインバージョン信号ＤＢＩを受けるレシーバ回路２１４は、データバスインバージョン機能がイネーブル状態である場合に活性化される。
【００３３】
図３は、データバスインバージョン回路７０の機能を説明するための図であり、（ａ）はデータバスインバージョン回路７０に入力されるリードデータＤＱの値を示し、（ｂ）はデータバスインバージョン回路７０から出力されるリードデータＤＱ及びデータバスインバージョン信号ＤＢＩの値を示している。図３に示す例では、データ入出力端子２１のビット数（ｍ）が８ビットであり、バースト長（ｎ）が８ビットである場合を示している。
【００３４】
図３（ｂ）に示すように、データバスインバージョン信号ＤＢＩは、バースト出力タイミングごとに１ビット割り当てられており、したがって本例ではデータバスインバージョン信号ＤＢＩが８ビット構成である。そして、データバスインバージョン信号ＤＢＩが活性レベル（本例ではローレベル）であるバースト出力タイミングに対応する８ビットのリードデータＤＱは、その論理レベルが全て反転される。図３（ｂ）に示す例では、バースト出力タイミングＤ０〜Ｄ４に対応するビットが非活性レベル（ハイレベル）であり、バースト出力タイミングＤ５〜Ｄ７に対応するビットが活性レベル（ローレベル）である。その結果、図３（ａ）に示したバースト出力タイミングＤ５〜Ｄ７におけるリードデータの論理レベルが、図３（ｂ）においては反転していることが分かる。
【００３５】
以下、リード動作に関連する部分に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００３６】
図４は、半導体装置１０のうちリード動作に関連する部分の主要部を示すブロック図である。
【００３７】
上述のように、データ入出力端子２１のビット数（ｍ）が８ビットであり、バースト長（ｎ）が８ビットである場合、メモリセルアレイ１１とデータコントローラ１５を接続するデータ配線ＤＢ１は、図４に示すように６４ビット構成となる。データコントローラ１５は、アンプ回路４７及びデータバスインバージョン回路７０を含んでおり、アンプ回路４７とデータバスインバージョン回路７０は、６４ビット構成のデータ配線ＤＢ２を介して接続されている。
【００３８】
データバスインバージョン回路７０は、リードデータＤＱのデータパターンを解析することによってデータバスインバージョン信号ＤＢＩを生成する解析回路７１と、データバスインバージョン信号ＤＢＩに基づいてリードデータＤＱの反転を行う反転制御回路７２とを備えており、モードレジスタ４２から供給されるモード信号ＭＯＤＥ３／４が第３の動作モードを指定している場合、つまり、データバスインバージョン機能をイネーブルとする動作モードである場合に活性化される。反転制御回路７２から出力されるリードデータＤＱは、６４ビット構成のデータ配線ＤＢ３を介して出力され、ＦＩＦＯ回路１６に含まれるパラレルシリアル変換回路８１に供給される。また、解析回路７１によって生成されたデータバスインバージョン信号ＤＢＩは、８ビット構成のデータバスインバージョン配線ＤＢＩＢ３を介して出力され、ＦＩＦＯ回路１６に含まれるパラレルシリアル変換回路８２に供給される。
【００３９】
図５は、データバスインバージョン回路７０に含まれる反転制御回路７２の一部を示す回路図である。
【００４０】
図５に示すように、反転制御回路７２は、データ配線ＤＢ２−ｉとデータ配線ＤＢ３−ｉ（ｉ＝０〜７）との間にそれぞれ接続された反転制御回路１１０〜１１７を備える。これら反転制御回路１１０〜１１７は、それぞれデータ配線ＤＢ２−ｉから入力されるリードデータＤＱ０を反転又は非反転させてデータ配線ＤＢ３−ｉに出力するとともに、それぞれデータ配線ＤＢ３−ｉから入力されるライトデータＤＱ０を反転又は非反転させてデータ配線ＤＢ２−ｉに出力する回路である。
【００４１】
具体的には、反転制御回路１１０はデータバスインバージョン信号ＤＢＩ０を受ける排他的論理和回路ＸＮＯＲ１，ＸＮＯＲ２を備えており、データバスインバージョン信号ＤＢＩ０がハイレベルであればデータ配線ＤＢ２−０とデータ配線ＤＢ３−０は同じ論理レベルとなり、データバスインバージョン信号ＤＢＩ０がローレベルであればデータ配線ＤＢ２−０とデータ配線ＤＢ３−０は逆の論理レベルとなる。
【００４２】
データバスインバージョン信号ＤＢＩ０〜ＤＢＩ７は、同時に入出力される複数のリードデータ及びライトデータに対して１ビット割り当てられる。そして、データ配線ＤＢ２−０〜ＤＢ２−７に供給されるリードデータＤＱ０はバースト出力すべき８ビットのリードデータ、つまり、互いに異なるタイミングで出力すべきリードデータであり、同様に、データ配線ＤＢ３−０〜ＤＢ３−７に供給されるライトデータＤＱ０はバースト入力された８ビットのライトデータ、つまり、互いに異なるタイミングで入力されたライトデータである。したがって、図５に示すように、データ配線ＤＢ２−０〜ＤＢ２−７（データ配線ＤＢ３−０〜ＤＢ３−７）にはそれぞれ個別のデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７が割り当てられることになる。
【００４３】
図４に戻って、パラレルシリアル変換回路８１は、６４ビット構成のデータ配線ＤＢ３を介して供給されるリードデータＤＱをパラレルシリアル変換し、８ビット構成のデータ配線ＤＢ４にシリアルに出力する。データ配線ＤＢ４を介して転送されたリードデータＤＱは出力バッファ９１に供給され、出力バッファ９１による駆動によりデータ入出力端子２１から出力される。同様に、パラレルシリアル変換回路８２は、８ビット構成のデータバスインバージョン配線ＤＢＩＢ３を介して供給されるデータバスインバージョン信号ＤＢＩ（ＤＢＩ０〜ＤＢＩ７）をパラレルシリアル変換し、１ビット構成のデータバスインバージョン配線ＤＢＩＢ４にシリアルに出力する。データバスインバージョン配線ＤＢＩＢ４を介して転送されたデータバスインバージョン信号ＤＢＩは、出力バッファ９２に供給され、出力バッファ９２による駆動によりデータバスインバージョン端子３２から出力される。
【００４４】
また、図４に示すように、マルチパーパスレジスタ２０には、モードレジスタ４２からモード信号ＭＯＤＥ１／２が供給される。そして、モード信号ＭＯＤＥ１／２が第２の動作モードを指定している場合、つまり、マルチパーパスレジスタ２０を使用する動作モードである場合、マルチパーパスレジスタ２０が活性化される。
【００４５】
マルチパーパスレジスタ２０から読み出されたテストデータＤＱは、６４ビット構成のデータ配線ＭＰＲＢを介してバッファ回路ＢＦ１に供給される。バッファ回路ＢＦ１は、制御回路７３から出力されるイネーブル信号ＥＮ１に応答して活性化され、その出力はデータ配線ＤＢ３に供給される。したがって、イネーブル信号ＥＮ１が活性化すると、データ配線ＤＢ３には、メモリセルアレイ１１から読み出されたリードデータＤＱの代わりに、マルチパーパスレジスタ２０から読み出されたテストデータＤＱが現れる。
【００４６】
一方、データバスインバージョン配線ＤＢＩＢ３には、バッファ回路ＢＦ２が接続されている。バッファ回路ＢＦ２は、イネーブル信号ＥＮ１によって活性化されると、所定値（ハイレベル）に固定されたデータバスインバージョン信号ＤＢＩをデータバスインバージョン配線ＤＢＩＢ３に供給する。したがって、イネーブル信号ＥＮ１が活性化すると、８ビット幅のデータバスインバージョン配線ＤＢＩＢ３は、全てハイレベルに固定される。
【００４７】
制御回路７３は、モードレジスタ４２から供給されるモード信号ＭＯＤＥ１／２，ＭＯＤＥ３／４と、図１に示したコントロールロジック回路４４から供給されるリードイネーブル信号ＲＥＡＤを受け、これらに基づいてイネーブル信号ＥＮ１〜ＥＮ３を活性化させる。リードイネーブル信号ＲＥＡＤは、コントローラ２１０からリードコマンドが発行された場合に、所定のタイミングで活性化する信号である。
【００４８】
図６を参照して制御回路７３の動作についてより具体的に説明すると、条件Ａで示すように、モード信号ＭＯＤＥ１／２が第２の動作モード、つまり、マルチパーパスレジスタ２０を使用する動作モードを示し、且つ、モード信号ＭＯＤＥ３／４が第３の動作モード、つまり、データバスインバージョン機能を使用する動作モードを示している場合、制御回路７３は、リードイネーブル信号ＲＥＡＤに応答してイネーブル信号ＥＮ１〜ＥＮ３を活性化させる。これにより、データ入出力端子２１からはテストデータＤＱが出力されるとともに、データバスインバージョン端子３２はハイレベルに固定される。
【００４９】
また、条件Ｂで示すように、モード信号ＭＯＤＥ１／２が第１の動作モード、つまり、マルチパーパスレジスタ２０を使用しない動作モードを示しており、且つ、モード信号ＭＯＤＥ３／４が第３の動作モード、つまり、データバスインバージョン機能を使用する動作モードを示している場合、制御回路７３は、リードイネーブル信号ＲＥＡＤに応答してイネーブル信号ＥＮ２，ＥＮ３を活性化させる。これにより、データ入出力端子２１からはリードデータＤＱが出力されるとともに、データバスインバージョン端子３２からはデータバスインバージョン信号ＤＢＩが出力される。
【００５０】
さらに、条件Ｃで示すように、モード信号ＭＯＤＥ１／２が第１の動作モード、つまり、マルチパーパスレジスタ２０を使用しない動作モードを示しており、且つ、モード信号ＭＯＤＥ３／４が第４の動作モード、つまり、データバスインバージョン機能を使用しない動作モードを示している場合、制御回路７３は、リードイネーブル信号ＲＥＡＤに応答してイネーブル信号ＥＮ２を活性化させる。これにより、データ入出力端子２１からはリードデータＤＱが出力されるとともに、データバスインバージョン端子３２はハイインピーダンス状態となる。
【００５１】
そして、条件Ｄで示すように、モード信号ＭＯＤＥ１／２が第２の動作モード、つまり、マルチパーパスレジスタ２０を使用する動作モードを示しており、且つ、モード信号ＭＯＤＥ３／４が第４の動作モード、つまり、データバスインバージョン機能を使用しない動作モードを示している場合、制御回路７３は、リードイネーブル信号ＲＥＡＤに応答してイネーブル信号ＥＮ１，ＥＮ２を活性化させる。これにより、データ入出力端子２１からはテストデータＤＱが出力されるとともに、データバスインバージョン端子３２はハイインピーダンス状態となる。
【００５２】
図７は、本実施形態による半導体装置１０のトレーニング時の動作を説明するためのタイミング図である。
【００５３】
図７に示す例では、外部クロック信号ＣＫに同期して時刻ｔ１にモードレジスタセットコマンドＭＲが発行され、これによりデータバスインバージョン機能がディセーブルからイネーブルに切り替えられる。つまり、第４の動作モードから第３の動作モードに切り替わる。
【００５４】
次に、時刻ｔ２にモードレジスタセットコマンドＭＲが発行され、これによりマルチパーパスレジスタを使用する動作モードに切り替えられる。つまり、第１の動作モードから第２の動作モードに切り替わる。したがって、この状態は図６に示した条件Ａの状態である。
【００５５】
この状態で、時刻ｔ３にリードコマンドＲＤが発行されると、メモリセルアレイ１１の代わりにマルチパーパスレジスタ２０に対してアクセスが実行される。そして、イネーブル信号ＥＮ１が活性化するため、マルチパーパスレジスタ２０に保持されているテストデータＤＱがデータ配線ＤＢ３に読み出される。一方、データバスインバージョン配線ＤＢＩＢ３については、バッファ回路ＢＦ２によって全てハイレベルに固定される。
【００５６】
これにより、その後イネーブル信号ＥＮ２，ＥＮ３が活性化すると、データ入出力端子２１からはテストデータＤＱがバースト出力され、データバスインバージョン端子３２はハイレベルに固定される。
【００５７】
そして、時刻ｔ４にモードレジスタセットコマンドＭＲが発行され、マルチパーパスレジスタを使用しない動作モードに切り替えられる。つまり、第２の動作モードから第１の動作モードに切り替わり、時刻ｔ１〜ｔ２の状態に戻る。
【００５８】
図８は、参考例による半導体装置のトレーニング時の動作を説明するためのタイミング図である。
【００５９】
図８に示す例では、時刻ｔ１〜ｔ４に発行されるコマンドの種類は図７に示した例と同じであるが、参考例による半導体装置はバッファ回路ＢＦ２を備えていない。また、第２及び第３の動作モードが同時に選択されている条件Ａの場合、イネーブル信号ＥＮ３は活性化しない。この場合、図８に示すように、テストデータＤＱのバースト出力に同期してデータバスインバージョン端子３２はハイレベルに駆動されず、ハイインピーダンス状態のままとなる。
【００６０】
このような場合であっても、通常、データバスインバージョン端子３２はハイレベルを示す。これは、データバスインバージョン端子３２に対応する出力バッファ９２がハイインピーダンス状態であっても、伝送線路に存在する終端抵抗器を介してデータバスインバージョン端子３２がプルアップされることが一般的だからである。
【００６１】
しかしながら、一般的に、終端抵抗器を介したプルアップ能力は弱いことから、ノイズの影響によってデータバスインバージョン端子３２のレベルが変動するおそれがある。このため、伝送線路にノイズが重畳すると、コントローラ２１０側にローレベルのデータバスインバージョン信号ＤＢＩが伝達されるおそれがあり、この場合にはデータバスインバージョン回路２１２による誤ったデータの反転が行われてしまう。これは、第３の動作モードが指定されている場合、第１の動作モードが指定されているか第２の動作モードが指定されているかにかかわらず、コントローラ２１０に含まれるレシーバ回路２１４が活性化される可能性があるからである。そして、誤ったデータの反転が行われると、当然ながら、トレーニング動作がエラーとなってしまう。このような問題は、伝送線路が中間レベルに終端されているケースにおいても発生する。
【００６２】
これに対し、本実施形態による半導体装置１０は、第２及び第３の動作モードが同時に選択されている条件Ａの場合、データバスインバージョン端子３２がハイレベルに固定されることから、上述した問題が生じることが無く、正しくトレーニング動作を行うことが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６４】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントローラ
１６      ＦＩＦＯ回路
１７      データ入出力回路
１８      ストローブ回路
１９      ストローブコントローラ
２０      マルチパーパスレジスタ
２１      データ入出力端子
２２，２３    ストローブ端子
２４，２５    クロック端子
２６      クロックイネーブル端子
２７      アドレス端子
２８      コマンド端子
２９      アラート端子
３０，３１    電源端子
３２      データバスインバージョン端子
３３      ＯＤＴ端子
４０      クロックジェネレータ
４１      ＤＬＬ回路
４２      モードレジスタ
４３      コマンドデコーダ
４４      コントロールロジック回路
４５      出力回路
４６      電源回路
４７      アンプ回路
５０      ロウコントロール回路
５１      アドレスバッファ
５２      リフレッシュカウンタ
６０      カラムコントロール回路
６１      アドレスバッファ
６２      バーストカウンタ
７０      データバスインバージョン回路
７１      解析回路
７２      反転制御回路
７３      制御回路
８１，８２    パラレルシリアル変換回路
９１，９２    出力バッファ
１１０〜１１７    反転制御回路
２００    データ処理システム
２１０    コントローラ
２１１    主回路
２１２    データバスインバージョン回路
２１３，２１４    レシーバ回路
ＢＦ１，ＢＦ２    バッファ回路
ＢＬ      ビット線
ＤＢ１〜ＤＢ４    データ配線
ＤＢＩＢ３，ＤＢＩＢ４    データバスインバージョン配線
ＭＣ      メモリセル
ＭＰＲＢ  データ配線
ＳＡ      センスアンプ
ＷＬ      ワード線
ＸＮＯＲ１，ＸＮＯＲ２    排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015207333.tif 000009
【図８】
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