(57)【要約】【課題】高速クロックのジッタを低減することが可能なクロック逓倍及び分配システムを提供する。【解決手段】クロック逓倍及び分配システムは、第１の位相ロックループ回路と、第２の位相ロックループ回路と、第１及び第２の位相ロックループ回路を電気的に結合するクロック分配網とを有する。第１の位相ロックループ回路は、第１の整数除算器回路を備えた第１のフィードバックループを有してよく、リファレンスクロックを用いて第１のクロックを生成するよう構成されてよい。第１のクロックの周波数波、リファレンスクロックの周波数よりも高くてよい。第２の位相ロックループ回路は、第２の整数除算器回路を備えた第２のフィードバックループを有してよく、第１のクロックを用いて第２のクロックを生成するよう構成されてよい。第２のクロックの周波数は、第１のクロックの周波数よりも高くてよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の整数除算器回路を備えた第１のフィードバックループを有し、リファレンスクロックを用いて該リファレンスクロックの周波数よりも高い周波数を有する第１のクロックを生成するよう構成される第１の位相ロックループ回路と、
第２の整数除算器回路を備えた第２のフィードバックループを有し、前記第１のクロックを用いて該第１のクロックの周波数よりも高い周波数を有する第２のクロックを生成するよう構成される第２の位相ロックループ回路と、
前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路を電気的に結合するクロック分配網と
を有するクロック逓倍及び分配システム。
【請求項２】
前記クロック分配網は、前記第１の位相ロックループ回路と前記第２の位相ロックループ回路との間に１又はそれ以上のクロックリピータを含む、
請求項１に記載のクロック逓倍及び分配システム。
【請求項３】
前記第２の位相ロックループ回路は、複数の２段目の位相ロックループ回路のうちの１つであり、
前記２段目の位相ロックループ回路の夫々は、２段目の整数除算器回路を備えた２段目のフィードバックループを含み、前記第１のクロックを用いて２段目のクロックを生成するよう構成され、
前記２段目のクロックの周波数は、おおよそ前記第１のクロックの周波数以上である、
請求項１に記載のクロック逓倍及び分配システム。
【請求項４】
前記第１の整数除算器回路の第１の乗数値は、前記第２の整数除算器回路の第２の乗数値よりも大きい、
請求項１に記載のクロック逓倍及び分配システム。
【請求項５】
前記第１の位相ロックループ回路のバンド幅は、前記第２の位相ロックループ回路のバンド幅よりも大きい、
請求項１に記載のクロック逓倍及び分配システム。
【請求項６】
前記第２のクロックのジッタに基づき前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路のバンド幅及び／又は減衰係数を調整するように、前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路の夫々の１又はそれ以上のパラメータを調整するよう構成される制御ユニットを更に有する
請求項１に記載のクロック逓倍及び分配システム。
【請求項７】
前記制御ユニットは、前記第２のクロックのジッタが第１の特定の量よりも小さくなるか、又は前記第２のクロックのジッタの変化が第２の特定の量よりも小さくなるまで、前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路の夫々の前記１又はそれ以上のパラメータを調整するよう構成される、
請求項６に記載のクロック逓倍及び分配システム。
【請求項８】
前記第１の位相ロックループ回路の前記１又はそれ以上のパラメータは、発振器のゲイン、位相検出器のゲイン、前記第１の整数除算器回路の乗数値、及びループフィルタパラメータのうちの１又はそれ以上を含む、
請求項６に記載のクロック逓倍及び分配システム。
【請求項９】
前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路は、アナログ位相ロックループ回路又は完全デジタル位相ロックループ回路を有する、
請求項１に記載のクロック逓倍及び分配システム。
【請求項１０】
前記第１のクロック及び前記第２のクロックは、第１及び第２のクロックのクロックであり、当該クロック逓倍及び分配システム及び分配システムは、トランシーバに含まれ、
前記トランシーバは、
前記リファレンスクロックを生成するよう構成されるリファレンスクロック発生器と、
前記第２のクロックによりクロック制御されるデータをシリアルリンクにわたって通信又は受信するよう構成されるデータポートと
を有し、
前記第２のクロックを生成する前記第２の位相ロックループ回路の発振器は、前記データポートに隣接して位置付けられる、
請求項１に記載のクロック逓倍及び分配システム。
【請求項１１】
第１の整数除算器回路を備えた第１の位相ロックループ回路により、リファレンスクロック及び第１のクロックに基づき該第１のクロックを生成し、
第２の整数除算器回路を備えた第２の位相ロックループ回路により、前記第１のクロック及び第２のクロックに基づき該第２のクロックを生成し、
前記第２のクロックのジッタの測定を取得し、
前記ジッタの測定が特定のジッタ量よりも大きいことに応答して、前記第２のクロックのジッタを調整するよう前記第１の位相ロックループ回路の１又はそれ以上のパラメータを調整する、方法。
【請求項１２】
前記ジッタの測定が前記特定のジッタ量よりも大きいことに応答して、当該方法は、前記第２のクロックのジッタを調整するよう前記第２の位相ロックループ回路の１又はそれ以上のパラメータを調整することを更に含む、
請求項１１に記載の方法。
【請求項１３】
当該方法の動作は、ハードウェアシミュレーションにおいて実行される、
請求項１２に記載の方法。
【請求項１４】
当該方法の動作は、ハードウェアにおいて実行される、
請求項１２に記載の方法。
【請求項１５】
前記第１の位相ロックループ回路の前記１又はそれ以上のパラメータは、発振器のゲイン、位相検出器のゲイン、前記第１の整数除算器回路の乗数値、及びループフィルタパラメータのうちの１又はそれ以上を含む、
請求項１１に記載の方法。
【請求項１６】
前記第１の整数除算器回路の第１の乗数値は、前記第２の整数除算器回路の第２の乗数値よりも大きい、
請求項１１に記載の方法。
【請求項１７】
前記第２のクロックのジッタの前記測定は、ジッタの第１の測定であり、当該方法は、
第３の整数除算器回路を備えた第３の位相ロックループ回路により、前記第１のクロック及び第３のクロックに基づき該第３のクロックを生成し、
前記第３のクロックのジッタの第２の測定を取得し、
前記ジッタの第１の測定又は前記ジッタの第２の測定が前記特定のジッタ量よりも大きいことに応答して、前記ジッタの第１の測定及び前記ジッタの第２の測定が前記特定のジッタ量よりも小さくなるまで、前記第１の位相ロックループ回路の１又はそれ以上の第１のパラメータと、前記第２の位相ロックループ回路の１又はそれ以上の第２のパラメータと、前記第３の位相ロックループ回路の１又はそれ以上の第３のパラメータとを調整する
ことを含む、請求項１１に記載の方法。
【請求項１８】
第１の整数除算器回路を備えた第１のフィードバックループを有し、リファレンスクロックを用いて該リファレンスクロックの周波数よりも高い周波数を有する第１のクロックを生成するよう構成される第１の位相ロックループ回路と、
前記第１の位相ロックループ回路へ夫々電気的に結合される複数の第２の位相ロックループ回路であって、該複数の第２の位相ロックループ回路の夫々が、第２の整数除算器回路を備えた第２のフィードバックループを有し、前記第１のクロックを用いておおよそ該第１のクロックの周波数以上である周波数を有する第２のクロックを生成するよう構成される、前記複数の第２の位相ロックループ回路と、
前記第１の位相ロックループ回路及び前記複数の第２の位相ロックループ回路へ電気的に結合され、前記第２のクロックの夫々のジッタを調整するように前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路の夫々の１又はそれ以上のパラメータを調整するよう構成される制御ユニットと
を有するクロック逓倍及び分配システム。
【請求項１９】
前記第１の位相ロックループ回路のバンド幅は、前記第２の位相ロックループ回路の夫々のバンド幅よりも大きい、
請求項１８に記載のクロック逓倍及び分配システム。
【請求項２０】
前記第１の整数除算器回路の第１の乗数値は、前記第２の整数除算器回路の夫々の第２の乗数値よりも大きい、
請求項１８に記載のクロック逓倍及び分配システム。
【発明の詳細な説明】
【技術分野】
【０００１】
ここで論じられる実施形態は、クロックの逓倍及び分配に係る。
【背景技術】
【０００２】
多くの装置は、他の装置との間で情報を送受信するために高速入出力（Ｉ／Ｏ）ポートを使用する。幾つかの環境において、高速Ｉ／Ｏポートは複数個をまとめられてよく、夫々の高速Ｉ／Ｏポートは、高速Ｉ／Ｏポートのグループの単一レーンを使用する。高速Ｉ／Ｏポートの夫々は、他のデバイスとの間で送受信されるデータをクロック制御するために、高速クロックを供給されてよい。それらの高速Ｉ／Ｏポートは、送信又は受信デバイスで使用されるプロセッシング速度よりもずっと高速で動作してよい。結果として、より速いクロックが高速Ｉ／Ｏポートのために生成されてよい。
【０００３】
ここで請求される対象は、いずれかの欠点を解消するか又は上述されたような環境においてのみ動作する実施形態に制限されない。むしろ、この背景は、ここで記載される幾つかの実施形態が実施され得る技術分野の一例を説明するためにのみ設けられる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記を鑑み、本発明は、高速クロックのジッタを低減することが可能なクロック逓倍及び分配システムを提供する。
【０００５】
また、本発明は、クロック逓倍及び分配システムにおいて高速クロックのジッタを低減することが可能な方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態の態様に従って、クロック逓倍及び分配システムは、第１の位相ロックループ回路と、第２の位相ロックループ回路と、第１の位相ロックループ回路及び第２の位相ロックループ回路を電気的に結合するクロック分配網とを有してよい。第１の位相ロックループ回路は、第１の整数除算器回路を備えた第１のフィードバックループを有してよく、リファレンスクロックを用いて第１のクロックを生成するよう構成されてよい。第１のクロックの周波数は、リファレンスクロックの周波数よりも高くてよい。第２の位相ロックループ回路は、第２の整数除算器回路を備えた第２のフィードバックループを有してよく、第１のクロックを用いて第２のクロックを生成するよう構成されてよい。第２のクロックの周波数は、第１のクロックの周波数よりも高くてよい。
【０００７】
実施形態の他のように従って、方法は、第１の整数除算器回路を備えた第１の位相ロックループ回路により、リファレンスクロック及び第１のクロックに基づき該第１のクロックを生成し、第２の整数除算器回路を備えた第２の位相ロックループ回路により、前記第１のクロック及び第２のクロックに基づき該第２のクロックを生成し、前記第２のクロックのジッタの測定を取得し、前記ジッタの測定が特定のジッタ量よりも大きいことに応答して、前記第２のクロックのジッタを調整するよう前記第１の位相ロックループ回路の１又はそれ以上のパラメータを調整してよい。
【０００８】
実施形態の目的及び利点は、特許請求の範囲において特に指摘されている要素、特徴、及び組み合わせによって少なくとも実現及び達成されるであろう。
【０００９】
前述の概要及び後述の詳細な説明はいずれも例及び解説であり、請求される発明の限定ではない。
【発明の効果】
【００１０】
本願発明の実施形態によれば、高速クロックのジッタを低減することが可能となる。
【図面の簡単な説明】
【００１１】
例となる実施形態は、添付の図面の使用を通じて更なる特異性及び詳細をもって記載及び説明されるであろう。
【００１２】
【図１】クロック逓倍及び分配システムの例のブロック図である。
【図２】クロック逓倍及び分配システムの他の例のブロック図である。
【図３Ａ】位相ロックループ回路の例のブロック図である。
【図３Ｂ】電荷ポンプ回路の例のブロック図である。
【図３Ｃ】ループフィルタ回路の例の回路図である。
【図３Ｄ】発振器回路の例の回路図である。
【図３Ｅ】クロック逓倍及び分配システムを構成するシステムの例のブロック図である。
【図４】クロック逓倍及び分配システムを構成する方法の例のフローチャートである。
【図５】クロック逓倍及び分配の方法の例のフローチャートである。
【図６】クロック逓倍及び分配システムの例を有する高速入出力ポートのブロック図である。
【発明を実施するための形態】
【００１３】
実施形態の態様に従って、クロック逓倍及び分配システムは、リファレンスクロックを中間周波数へと逓倍し、中間周波数クロックを複数の異なる場所へ分配するよう構成されてよい。異なる場所の夫々で、中間周波数クロックは、再び最終周波数へと逓倍されてよい。
【００１４】
例えば、クロック逓倍及び分配システムは、リファレンスクロックを中間周波数へと逓倍し、中間周波数クロックを高速入力、出力、又は入出力（Ｉ／Ｏ）ポートの複数のレーンへ分配するよう構成されてよい。Ｉ／Ｏポートの各レーンは独立して、対応するレーンにおける使用のために、中間周波数クロックを最終周波数クロックへ逓倍してよい。
【００１５】
他の例として、リファレンスクロックは、５００メガヘルツ（ＭＨｚ）クロックであってよい。リファレンスクロックは、複数の異なる場所へ分配され得る３．５ギガヘルツ（ＧＨｚ）クロックになるよう７逓倍されてよい。複数の異なる場所の夫々は、複数の異なる場所の夫々で２８ＧＨｚクロックを生成するよう、分配されたクロックのクロックを８逓倍してよい。
【００１６】
クロックを逓倍及び分配するよう、クロック逓倍及び分配システムは第１の位相ロックループ（ＰＬＬ）回路を有してよく、該第１のＰＬＬ回路は、１又はそれ以上のリピータを有するクロック分配網によって、複数の異なる場所にある複数の二次的なＰＬＬ回路へ電気的に結合されてよい。
【００１７】
第１のＰＬＬ回路は、整数除算器回路を備えたフィードバックループを有してよく、リファレンスクロックを用いて第１のクロックを生成するよう構成されてよい。第１のクロックは、二次ＰＬＬ回路の夫々へ分配されてよい。
【００１８】
複数の二次ＰＬＬ回路の夫々は、同様に、整数除算器回路を備えたフィードバックループを有してよく、夫々が、受信された第１のクロックを用いて第２のクロックを生成するよう構成されてよい。第２のクロックの周波数は、第１のクロックの周波数よりも高くてよい。
【００１９】
本開示の実施形態は、添付の図面を参照して説明される。
【００２０】
図１は、ここで記載される少なくとも一実施形態に従って配置されるクロック逓倍及び分配システム（以降、“システム１００”と呼ばれる。）の例のブロック図である。
【００２１】
システム１００は、第１のＰＬＬ回路と、二次ＰＬＬ回路１２０と、第１のＰＬＬ回路１１０及び二次ＰＬＬ回路１２０を電気的に結合するクロックリピータ１３２を有するクロック分配網１３０（以降、“分配網１３０”と呼ばれる。）とを有する。
【００２２】
第１のＰＬＬ回路１１０は、開回路部分１１２（以降、“部分１１２”と呼ばれる。）及びフィードバックループ１１４を有してよい。フィードバックループ１１４は、整数除算器回路１１６（以降、“除算器１１６”と呼ばれる。）を有してよい。
【００２３】
第１のＰＬＬ回路１１０は、リファレンスクロック１０２に基づき第１のクロック１１８を生成するよう構成されてよい。第１のクロック１１８は、除算器１１６及び分配網１３０へ供給されてよい。
【００２４】
除算器１１６は、第１のクロック１１８を用いてフィードバッククロック１１９を生成するよう、且つ、フィードバッククロック１１９を部分１１２へ供給するよう構成されてよい。除算器１１６は、フィードバッククロック１１９を生成するよう、１よりも大きい整数除数によって第１のクロック１１８の周波数を割る整数除算器を有してよい。例えば、第１のクロック１１８は、４ＧＨｚクロックを有してよく、除算器１１６は、整数除数８を設定されてよい。そのような及び他の実施形態において、フィードバッククロック１１９は、４ＧＨｚの第１のクロックを８で割る結果として、０．５ＧＨｚクロックであってよい。
【００２５】
部分１１２は、位相差を生成するよう、フィードバッククロック１１９の位相とリファレンスクロック１０２の位相とを比較してよい。位相差に基づき、部分１１２は、フィードバッククロック１１９の位相を駆動してリファレンスクロック１０２の位相に近づけるよう第１のクロック１１８の周波数／位相を調整してよい。
【００２６】
位相は周波数の積分であるから、第１のＰＬＬ回路１１０は、リファレンスクロック１０２の整数倍又は整数増倍率へと第１のクロック１１８の周波数を駆動するよう動作してよい。このとき、整数倍又は増倍率は除算器１１６における除数である。例えば、リファレンスクロックが１ＧＨｚクロックであり、除数が７である場合は、第１のＰＬＬ回路１１０は、ロック状態において、７ＧＨｚの周波数を有する第１のクロック１１８を生成してよい。
【００２７】
分配網１３０は、第１のクロック１１８を二次ＰＬＬ回路１２０へ供給するよう構成されるクロックリピータ１３２及び１以上のトレースを有してよい。幾つかの実施形態において、分配網１３０は、クロックリピータ１３２を有さなくてよい。そのような及び他の実施形態において、第１のクロック１１８が第１のＰＬＬ回路１１０と二次ＰＬＬ回路１２０との間を横断する距離は、分配網１３０における第１のクロック１１８の時間遅延及び／又は減衰がシステム１００にとって許容可能である程度であってよい。第１のＰＬＬ回路１１０と二次ＰＬＬ回路１２０との間の距離が、受け入れられ得ない第１のクロック１１８の時間遅延及び／又は減衰を引き起こす場合に、分配網１３０は、クロックリピータ１３２を有してよい。クロックリピータ１３２は、第１のクロック１１８が第１のＰＬＬ回路１１０から二次ＰＬＬ回路１２０へ送信される間、第１のクロック１１８の時間遅延及び／又は減衰を低減するよう動作してよい。
【００２８】
クロックリピータ１３２は、さもなくばＣＭＬ（Current-Mode  Logic）リピータとして知られている、相補型金属酸化膜半導体（ＣＭＯＳ）ソース結合論理リピータを有してよい。代替的に、又は追加的に、クロックリピータは、ＣＭＯＳインバータリピータを有してよい。
【００２９】
二次ＰＬＬ回路１２０は、開回路部分１２２（以降、“部分１２２”と呼ばれる。）及びフィードバックループ１２４を有してよい。フィードバックループ１２４は、整数除算器回路１２６（以降、“除算器１２６”と呼ばれる。）を有してよい。二次ＰＬＬ回路１２０は、第１のクロック１１８に基づき第２のクロック１２８を生成するよう構成されてよい。第２のクロック１２８は、除算器１２６へ供給され、且つ、高速Ｉ／Ｏシステムのレーンにおけるトランシーバポートのような他の回路又はシステムへ出力されてよい。
【００３０】
除算器１２６は、第２のクロック１２８を用いてフィードバッククロック１２９を生成するよう、且つ、フィードバッククロック１２９を部分１２２へ供給するよう構成されてよい。除算器１２６は、フィードバッククロック１２９を生成するよう、１よりも大きい整数除数によって第１のクロック１１８の周波数を割る整数除算器を有してよい。
【００３１】
部分１２２は、位相差を生成するよう、フィードバッククロック１２９の位相と第１のクロック１１８の位相とを比較してよい。位相差に基づき、部分１２２は、フィードバッククロック１２９の位相を駆動して第１のクロック１１８の位相に近づけるよう第２のクロック１２８の周波数／位相を調整してよい。二次ＰＬＬ回路１２０は、このようにして、第１のクロック１１８の整数倍又は整数増倍率へと第２のクロック１２８の周波数を駆動するよう動作してよい。このとき、整数倍又は整数増倍率は、除算器１２６における除数である。
【００３２】
システム１００によって分配される第２のクロック１２８は、従前のクロック分配システムによって分配される他のクロックよりもジッタが少ない。代替的に、又は追加的に、システム１００は、従前の分配システムよりも電力消費量が少ない一方、従前のクロック分配システムと同等又はそれ以下のジッタを含む第２のクロック１２８を分配してよい。代替的に、又は追加的に、システム１００は、従前のクロック分配システムよりも容易に、分配されるクロックのジッタを低減するようチューニングされてよい。
【００３３】
例えば、従前のクロック分配システムは、リファレンスクロックから特定の動作周波数で高周波クロックを生成してよく、高周波クロックをクロック分配網を通じて異なる場所へ分配してよい。そのような分配システムは、高周波クロックを分配するために大量の電力及び面積を消費し、且つ、別個の調整された電力供給を利用することがある。加えて、高周波クロックを分配することは、高周波クロックのデューティサイクルのひずみを生じさせることがある。他の従前のクロック分配システムは、リファレンスクロックを複数の場所へ分配し、それら複数の場所の夫々で、高周波クロックを生成するようリファレンスクロックを逓倍してよい。そのようなクロック分配システムのいずれにおいても、大きな増倍率、例えば、１５、２０又は２５よりも大きい増倍率によりリファレンスクロックを逓倍することは、高周波クロックのジッタの増大を生じさせることがある。加えて、そのようなクロック分配システムのいずれもが、リファレンスクロックを逓倍するＰＬＬのような単一ユニットを用いる。結果として、従前のクロック分配システムにおいて高周波クロックのジッタを調整するようユニットのパラメータを調整する能力は制限される。
【００３４】
図１に示されているシステム１００は、リファレンスクロック１０２を逓倍して第１のクロック１１８を生成するために第１のＰＬＬ回路１１０を用いてよい。第１のクロック１１８は、第１のクロック１１８を逓倍して第２のクロック１２８を生成するために用いられ得る二次ＰＬＬ回路１２０へ分配されてよい。結果として、高周波クロック、例えば、第２のクロック１２８は、高周波クロックのジッタ、電力使用量、デューティサイクル歪み、及び／又は他のひずみの低減を伴って場所へ供給されてよい。特に、高周波クロックは、クロックリピータがクロックの劣化及び遅延を低減するために用いられるほど、高周波クロックが導出されるリファレンスクロックから十分にその場所が離されている場合に、ジッタ、電力使用量、デューティサイクル歪み、及び／又は他のひずみの低減を伴って場所へ供給されてよい。そのような及び他の実施形態において、高周波クロックは、約５、１０、１５、２０ＧＨｚ又は何らかの他のＧＨｚ周波数よりも大きい周波数を有するクロックであってよい。
【００３５】
第１のＰＬＬ回路１１０及び二次ＰＬＬ回路１２０はいずれも、第２のクロック１２８を生成するためにクロックを逓倍するので、第１のＰＬＬ回路１１０及び二次ＰＬＬ回路１２０における増倍率、例えば、除数は、他のシステムにおける個別的な増倍率よりも小さくてよい。クロック逓倍して第２のクロック１２８を生成するためにより小さい増倍率を用いることは、第２のクロック１２８のジッタを低減することができる。
【００３６】
加えて、第１のＰＬＬ回路１１０及び二次ＰＬＬ回路１２０はいずれも、第２のクロック１２８を生成するためにクロックを逓倍するので、分配網１３０は、従前のクロック分配システムにおいて分配されるクロックの周波数よりも低い周波数を有するクロックを搬送することができる。分配網１３０によって搬送される第１のクロック１１８の周波数の低減は、誘導性ピーキング又は他のバンド幅拡大技術が第１のクロック１１８を二次ＰＬＬ回路１２０へ分配するために分配網１３０へ適用され得ないので、分配網１２０の電力消費及び／又は分配網１３０のフットプリントを低減することができる。
【００３７】
幾つかの実施形態において、第１のＰＬＬ回路１１０の増倍率、例えば、除数は、二次ＰＬＬ回路１２０の増倍率よりも大きくてよい。結果として、二次ＰＬＬ回路１２０の増倍率は、他の分配システム、又はシステム１００の他の構成と比較して、低減され得る。二次ＰＬＬ回路１２０の増倍率の低減は、第２のクロック１２８のジッタを低減させ得る。
【００３８】
加えて、幾つかの実施形態において、二次ＰＬＬ回路１２０のバンド幅は、第１のＰＬＬ回路１１０のバンド幅と比較して低減され得る。二次ＰＬＬ回路１２０のバンド幅を低減させることによって、第１のクロック１１８によって寄与される第２のクロック１２８のジッタは、フィルタリングされ且つ低減され得る。第１のクロック１１８のジッタは二次ＰＬＬ回路１２０によってフィルタリングされ得るので、分配網１３０によって引き起こされるジッタは、第２のクロック１２８のジッタに及ぼす影響が小さくなり得る。第２のクロック１２８に及ぼす影響が小さい、分配網１３０によって引き起こされるジッタは、分配網１３０の設計複雑性を低減させることができる。
【００３９】
加えて、第１のＰＬＬ回路１１０及び二次ＰＬＬ回路１２０の両方を有するシステム１００は、第２のクロック１２８のジッタを小さくするようシステム１００の条件をチューニングするシステム１００の能力を高めることができる。クロックを逓倍する単一ユニットを備えた従前のクロック分配システムでは、ユニットのバンド幅及び減衰係数のような条件が、クロックのジッタを調整するようチューニングされ得る。しかしながら、システム１００では、第１のＰＬＬ回路１１０及び二次ＰＬＬ回路１２０の夫々の条件が、ジッタを小さくするために個別的にチューニングされ得る。チューニングされ得る条件の数を増やすことは、第２のクロック１２８のジッタを低減するようシステム１００を調整するより良い機会をシステム１００に提供することができる。
【００４０】
変更、追加、又は省略は、本開示の適用範囲から外れることなしにシステム１００に対して為されてよい。例えば、分配網１３０は、リピータ１３２を有さなくても、又は複数のリピータを有してもよい。代替的に、又は追加的に、システム１００は、システム１００において図示されている以外の１又はそれ以上の他の受動的又は能動的部品又は回路を有してよい。例えば、システム１００は、夫々が第１のクロック１１８を第１のＰＬＬ回路１１０から分配網１３０を通じて受け取る異なった場所で複数の二次ＰＬＬ回路１２０を有するよう拡張可能であってよい。
【００４１】
図２は、ここで記載される少なくとも一実施形態に従って配置されるクロック逓倍及び分配システム２００（ここでは“システム２００”と呼ばれる。）の他の例のブロック図である。システム２００は、第１のＰＬＬ回路２１０と、クロック分配網２５０と、第１、第２及び第３の二次ＰＬＬ回路２２０ａ、２２０ｂ及び２２０ｃ（ここでは“二次ＰＬＬ回路２２０”と呼ばれる。）と、制御ユニット２６０とを有する。
【００４２】
第１のＰＬＬ回路２１０は、開回路部分２１２（以降、“部分２１２”と呼ばれる。）及びフィードバックループ２１３を有してよい。フィードバックループ２１３は、整数除算器回路２１４（以降、“除算器２１４”と呼ばれる。）を有してよい。第１のＰＬＬ回路２１０は、リファレンスクロック２０２に基づき第１のクロック２１６を生成するよう構成されてよい。第１のクロック２１６の周波数は、リファレンスクロック２０２の周波数及び除算器２１４の除数に基づいてよい。第１のＰＬＬ回路２１０は、図１の第１のＰＬＬ回路１１０と同様にどうしてよい。
【００４３】
第１の二次ＰＬＬ回路２２０ａは、第１の開回路部分２２２ａ（以降、“第１の部分２２２ａ”と呼ばれる。）及び第１のフィードバックループ２２３ａを有してよい。第１のフィードバックループ２２３ａは、第１の整数除算器回路２２４ａ（以降、“第１の除算器２２４ａ”と呼ばれる。）を有してよい。第１の二次ＰＬＬ回路２２０ａは、第１のクロック２１６に基づき第１の二次クロック２２６ａを生成するよう構成されてよい。第１の二次クロック２２６ａの周波数は、第１のクロック２１６の周波数及び第１の除算器２２４ａの除数に基づいてよい。
【００４４】
第２の二次ＰＬＬ回路２２０ｂは、第２の開回路部分２２２ｂ（以降、“第２の部分２２２ｂ”と呼ばれる。）及び第２のフィードバックループ２２３ｂを有してよい。第２のフィードバックループ２２３ｂは、第２の整数除算器回路２２４ｂ（以降、“第２の除算器２２４ｂ”と呼ばれる。）を有してよい。第２の二次ＰＬＬ回路２２０ｂは、第１のクロック２１６に基づき第２の二次クロック２２６ｂを生成するよう構成されてよい。第２の二次クロック２２６ｂの周波数は、第１のクロック２１６の周波数及び第２の除算器２２４ｂの除数に基づいてよい。
【００４５】
第３の二次ＰＬＬ回路２２０ｃは、第３の開回路部分２２２ｃ（以降、“第３の部分２２２ｃ”と呼ばれる。）及び第３のフィードバックループ２２３ｃを有してよい。第３のフィードバックループ２２３ｃは、第３の整数除算器回路２２４ｃ（以降、“第３の除算器２２４ｃ”と呼ばれる。）を有してよい。第３の二次ＰＬＬ回路２２０ｃは、第１のクロック２１６に基づき第３の二次クロック２２６ｃを生成するよう構成されてよい。第３の二次クロック２２６ｃの周波数は、第１のクロック２１６の周波数及び第３の除算器２２４ｃの除数に基づいてよい。二次ＰＬＬ回路２２０の夫々は、図１の二次ＰＬＬ回路１２０と同様に動作してよい。
【００４６】
第１の部分２２２ａ、第２の部分２２２ｂ、及び第３の部分２２２ｃは、以降“部分２２２”と呼ばれることがある。第１のフィードバックループ２２３ａ、第２のフィードバックループ２２３ｂ、及び第３のフィードバックループ２２３ｃは、以降“フィードバックループ２２３”と呼ばれることがある。第１の除算器２２４ａ、第２の除算器２２４ｂ、及び第３の除算器２２４ｃは、以降“除算器２２４”と呼ばれることがある。第１の二次クロック２２６ａ、第２の二次クロック２２６ｂ、及び第３の二次クロック２２６ｃは、ここで“二次クロック２２６”と呼ばれることがある。
【００４７】
幾つかの実施形態において、二次ＰＬＬ回路２２０の除算器２２４の整数除数は、同じか又は異なってよい。結果として、二次クロック２２６の夫々の周波数は、おおよそ同じか又は異なってよい。
【００４８】
クロック分配網２５０は、第１のクロック２１６を二次ＰＬＬ回路２２０へ供給するよう構成される第１、第２及び第３のクロックリピータ２５２ａ、２５２ｂ及び２５２ｃ（以降、“クロックリピータ２５２”と呼ばれる。）並びに１以上のトレースを有してよい。クロックリピータ２５２の夫々は、エミッタ結合論理リピータ、ＣＭＯＳリピータ、又はそれらの何らかの組み合わせを有してよい。
【００４９】
第１のクロックリピータ２５２ａは、二次クロック２１６を第２の二次ＰＬＬ回路２２０ｂへ並びに第２及びダインのクロックリピータ２５２ｂ及び２５２ｃへ供給してよい。第２のクロックリピータ２５２ｂは、第１のクロック２１６を第１の二次ＰＬＬ回路２２０ａへ供給してよい。第３のクロックリピータ２５２ｃは、第１のクロック２１６を第３の二次ＰＬＬ回路２２０ｃへ供給してよい。
【００５０】
制御ユニット２６０は、二次クロック２２６のジッタをモニタリングするよう構成されてよい。二次クロック２２６におけるジッタに基づき、制御ユニット２６０は、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件を調整して二次クロック２２６のジッタを調整してよい。
【００５１】
二次クロック２２６のジッタをモニタリングするよう、制御ユニット２６０は二次クロック２２６をモニタリングしてよい。例えば、制御ユニット２６０は、二次クロック２２６のジッタをモニタリングするよう構成された回路から二次クロック２２６のジッタのインジケーションを取得してよい。代替的に、又は追加的に、制御ユニット２６０は、二次クロック２２６によりクロック制御されるデータ信号から二次クロック２２６のジッタのインジケーションを取得してよい。そのような及び他の実施形態において、二次クロック２２６のジッタは、二次クロック２２６のクロックエッジが、二次クロック２２６の周波数に基づくクロックエッジについての設定された時間インターバルから時間において移動する量のインジケーションであってよい。
【００５２】
二次クロック２２６のうちの１又はそれ以上のジッタが閾値を上回ることに応答して、制御ユニット２６０は、二次ＰＬＬ回路２２０及び／又は第１のＰＬＬ回路２１０のうちの１又はそれ以上の条件を調整してよい。閾値は、二次クロック２２６を用いるハードウェアの特性に基づいてよい。例えば、あるハードウェアは、二次クロック２２６の周期の５、１０、１５又は何らかの他のパーセントよりも小さいジッタを許容してよい。そのような及び他の実施形態において、閾値は、二次クロック２２６を用いるハードウェアのジッタ許容値に等しくてよい。代替的に、又は追加的に、閾値は、二次クロック２２６を用いるハードウェアのジッタ許容値に基づいてよい。例えば、ジッタ許容値が二次クロック２２６の周期の１０パーセントであり、ジッタが周期の７パーセントに達する場合に、制御ユニット２６０は、二次ＰＬＬ回路２２０及び／又は第１のＰＬＬ回路２１０のうちの１又はそれ以上の条件を調整してよい。
【００５３】
幾つかの実施形態において、制御ユニット２６０によって調整され得る二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件は、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０のバンド幅及び減衰係数を含んでよい。そのような及び他の実施形態において、制御ユニット２６０は、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の１又はそれ以上のパラメータを調整することによってそれらの条件を調整してよい。パラメータは、とりわけ、発振器ゲイン、電波ポンプゲイン、ループフィルタの抵抗及び／又はキャパシタンスに基づくループフィルタパラメータ、並びに除算器２２４及び除算器２１４の除数を含んでよい。
【００５４】
制御ユニット２６０は、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の夫々の条件を個々に又は集合的に調整してよい。代替的に、又は追加的に、制御ユニット２６０は、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の夫々の条件を調整して、二次クロック２２６の夫々の閾値を上回るジッタを実現してよい。代替的に、又は追加的に、制御ユニット２６０は、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の夫々の条件を調整して、二次クロック２２６のうちの１又はそれ以上のために最適化され、残りの二次クロック２２６のためには最適化され得ないジッタを実現してよい。
【００５５】
幾つかの実施形態において、二次クロック２２６のうちの１つのジッタが閾値を上回る場合に、制御ユニット２６０は、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件を調整してよい。代替的に、又は追加的に、制御ユニット２６０は、閾値を上回る二次クロック２２６のその１つを生成する二次ＰＬＬ回路２２０の条件を調整してよい。
【００５６】
代替的に、又は追加的に、制御ユニット２６０は、閾値を上回るジッタを伴う二次クロック２２６のその１つを生成する二次ＰＬＬ回路２２０の条件を最初に調整してよい。その二次ＰＬＬ回路２２０の条件が、ジッタに閾値を下回らせるよう調整され得ないならば、制御ユニット２６０は更に、二次クロック２２６のその１つが閾値を下回るまで、第１のＰＬＬ回路２１０及びその二次ＰＬＬ回路２２０の条件を調整してよい。
【００５７】
第１のＰＬＬ回路２１０の条件を調整することは、二次クロック２２６のうちの他のジッタに影響を及ぼすことがある。よって、制御ユニット２６０は、他の二次クロック２２６のジッタに対する第１のＰＬＬ回路２１０の調整の影響をモニタリングしてよい。他の二次クロック２２６のジッタが、それらのジッタが閾値を上回って増大するように影響を及ぼされ得る場合に、制御ユニット２６０は、閾値を上回るジッタを伴う他の二次クロック２２６を生成する二次ＰＬＬ回路２２０の条件を個々に調整してよく、あるいは、二次クロック２２６の夫々について閾値を下回るジッタを実現するよう二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の夫々の条件を調整してよい。
【００５８】
二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件を調整することによって、制御ユニット２６０は、条件を変更ためにシステム２００を適応させてよい。例えば、システム２００における温度、電圧、電磁波障害、ノイズ、又は何らかの他の変数の変化は、変化することがある。システム２００における変化は、二次クロック２２６のジッタに影響を及ぼすことがある。制御ユニット２６０は、二次クロック２２６のジッタの変化を低減又は考慮するのに役立つよう二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件を調整してよい。そのような及び他の実施形態において、制御ユニット２６０は、システム２００の動作の間に実時間において二次クロック２２６をモニタリングしてよく、システム２００を然るべく調整してよい。代替的に、又は追加的に、制御ユニット２６０は、システム２００の起動時又は何らかの他の設定された若しくは可変な動作インターバルに動作してよい。代替的に、又は追加的に、制御ユニット２６０は、システム２００の製造時のばらつきを考慮するために、製造後に二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件を調整するよう機能してよい。そのような及び他の実施形態において、制御ユニット２６０は、システム２００の全ての将来の動作の間に使用され得る製造後の二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件を設定してよい。
【００５９】
変更、追加、又は省略は、本開示の適用範囲から外れることなしにシステム２００に対して為されてよい。例えば、システム２００は、３よりも少ない又は多い二次ＰＬＬ回路２２０を有してよい。そのような及び他の実施形態において、二次ＰＬＬ回路２２０の夫々は、第１のＰＬＬ回路２１０から第１のクロック２１６を受け取ってよく、制御ユニット２６０によって制御される条件を備えてよい。
【００６０】
幾つかの実施形態において、システム２００は、制御ユニット２６０を有さなくてよい。そのような及び他の実施形態において、システム２００は、シミュレーション及び解析されてよく、二次ＰＬＬ回路２２０及び第１のＰＬＬ回路２１０の条件は、システム２００の製造の前に設定されてよい。
【００６１】
図３Ａは、ここで記載される少なくとも一実施形態に従って配置されるＰＬＬ回路３００（以降、“回路３００”と呼ばれる。）の例のブロック図である。回路３００は、図１の第１の及び／又は二次的なＰＬＬ回路１１０及び１２０、図２の第１のＰＬＬ回路２１０、及び／又は図２の二次ＰＬＬ回路２２０のいずれかの例であってよい。回路３００は、位相検出ユニット３１０、ループフィルタ回路３２０、発振器回路３３０、及び除算器回路３４０を有する。
【００６２】
位相検出ユニット３１０は、位相検出器回路３１２及び電荷ポンプ回路３１４を有してよい。位相検出器回路３１２は、リファレンスクロック３０２と、除算器回路３４０からの分割された出力クロック３４４との間の位相誤差に比例する電圧を出力してよい。電圧は、電荷ポンプ回路３１４へ供給されてよく、電荷ポンプ回路３１４は、電圧を、リファレンスクロック３０２と分配出力クロック３４４との間の位相誤差の平均である電流へ変換する。電荷ポンプ回路３１４は、電流をループフィルタ回路３２０へ供給する。ループフィルタ回路３２０は、電流をフィルタリングし、電流を電圧へ変換する。変換された電圧は発振器回路３３０へ供給されてよい。発振器回路３３０は、ループフィルタ回路３２０によって供給された電圧に比例する周波数を有する出力クロック３３４を生成する。除算器回路３４０は、出力クロック３３４を分割し、例えば、除算器回路３４０の除数に比例する出力クロック３３４の周波数を低減し、分割された出力クロック３４４を位相検出器回路３１２へ供給する。
【００６３】
図３Ａは更に、位相検出ユニット３１０、ループフィルタ回路３２０、発振器回路３３０、及び除算器回路３４０のパラメータを調整するよう構成される制御信号３１６を示す。制御信号３１６は、図２の制御ユニット２６０のような制御ユニットによって生成されてよい。制御信号３１６は、位相検出ユニット３１０のパラメータを調整することができる第１の制御信号３１６ａを含んでよい。位相検出ユニット３１０の調整可能なパラメータは、位相検出ユニット３１０のゲインを含んでよい。特に、電荷ポンプ回路３１４のゲインは、電荷ポンプ回路３１４によって使用されるリファレンス電流を調整することによって、調整されてよい。位相検出ユニット３１０は、アナログデバイスとして表される。幾つかの実施形態において、位相検出ユニット３１０はデジタルであってよい。そのような及び他の実施形態において、位相検出ユニット３１０の出力のゲインは、第１の制御信号３１６ａによって調整されてよい。
【００６４】
制御信号３１６は、ループフィルタ回路３２０のパラメータを調整することができる第２の制御信号３１６ｂを更に含んでよい。ループフィルタ回路３２０の調整可能なパラメータは、ループフィルタ回路３２０における１又はそれ以上のキャパシタンス、ループフィルタ回路３２０における抵抗、又はループフィルタ回路３２０における何らかの他の受動的なコンポーネント値を含んでよい。幾つかの実施形態において、ループフィルタ回路３２０はデジタルであってよい。そのような及び他の実施形態において、ループフィルタ回路３２０のゲイン又はループフィルタ回路３２０の何らかの他の変数は、第２の制御信号３１６ｂによって調整されてよい。
【００６５】
制御信号３１６は、発振器回路３３０のパラメータを調整することができる第３の制御信号３１６ｃを更に含んでよい。発振器回路３３０の調整可能なパラメータは、発振器回路３３０のゲインを含んでよい。発振器回路３３０のゲインは、ループフィルタ回路３２０から受け取った電圧の変化が出力クロック３３４の周波数を変える量を示してよい。
【００６６】
制御信号３１６は、除算器回路３４０のパラメータを調整することができる第４の制御信号３１６ｄを更に含んでよい。除算器回路３４０の調整可能なパラメータは、除算器回路３４０の除数の値を含んでよい。
【００６７】
位相検出ユニット３１０、ループフィルタ回路３２０、発振器回路３３０、及び除算器回路３４０のパラメータを調整することは、回路３００の条件を調整してよい。特に、位相検出ユニット３１０、ループフィルタ回路３２０、発振器回路３３０、及び除算器回路３４０のパラメータを調整することは、回路３００のバンド幅及び減衰係数を調整してよい。
【００６８】
回路３００のバンド幅は、次の式によって与えられる固有周波数に比例してよい：
【数１】
2015207274.tif 000003
【００６９】
上記の式で、ωは固有周波数であり、ＫＰＤは位相検出ユニット３１０のゲインであり、ＫＶＣＯは発振器回路３３０のゲインであり、Ｎは除算器回路３１０の除数であり、Ｃ０はループフィルタ回路３２０におけるキャパシタの値である。このように、回路３００の固有周波数を調整することは、回路３００のバンド幅を調整することができる。
【００７０】
回路３００の減衰係数は、次の式によって与えられてよい：
【数２】
2015207274.tif 000004
【００７１】
上記の式で、ζは減衰係数であり、ｒ０はループフィルタ回路３２０における抵抗の値である。
【００７２】
上記の式から決定され得るように、回路３００の減衰係数及びバンド幅は、位相検出ユニット３１０、ループフィルタ回路３２０、発振器回路３３０、及び除算器回路３４０のうちのいずれか１つのパラメータを調整することによって、影響を及ぼされ得る。加えて、位相検出ユニット３１０、ループフィルタ回路３２０、発振器回路３３０、及び除算器回路３４０のパラメータの多くは、減衰係数及びバンド幅を調整することができる。このように、幾つかの実施形態において、バンド幅及び減衰係数の両方が、単一のパラメータが調整される場合に調整され得る。
【００７３】
幾つかの実施形態において、出力クロック３３４のジッタは、リファレンスクロック３０２のジッタによって及び回路３００で生成されるジッタによって引き起こされ得る。回路３００のバンド幅を調整することは、リファレンスクロック３０２のジッタ又は回路３００で生成されるジッタから生じる出力クロック３３４のジッタの量を調整することができる。例えば、バンド幅を低減することは、出力クロック３３４へ転嫁され得るリファレンスクロック３０２のジッタを抑制することができ、且つ、出力クロック３３４へ転嫁され得る回路３００で生成されるジッタを増大させ得る。反対に、バンド幅を増大させることは、出力クロック３３４へ転嫁され得るリファレンスクロック３０２のジッタを増大させ、且つ、出力クロック３３４へ転嫁され得る回路３００で生成されるジッタを抑制することができる。結果として、回路３００のバンド幅は、出力クロック３３４のジッタに最も寄与するジッタのタイプを抑制するよう調整されてよい。
【００７４】
例えば、図１のシステム１００で、第１のＰＬＬ回路１１０における除数は、二次ＰＬＬ回路１２０における除数よりも大きくてよい。結果として、第１のＰＬＬ回路１１０で生成されるジッタは、二次ＰＬＬ回路１２０で生成されるジッタよりも大きくなり得る。加えて、第１のクロック１１８のジッタは、第１のクロック１１０が分配網１３０によって転送された後に二次ＰＬＬ回路１２０によって受信される場合に、リファレンスクロック１０２のジッタよりも大きくなり得る。結果として、二次ＰＬＬ回路１２０は、二次ＰＬＬ回路１２０が第１のクロック１１８からのジッタを抑制することが可能であるよう、且つ、第１のＰＬＬ回路１１０が第１のＰＬＬ回路１１０で生成されるジッタを抑制することが可能であるよう、第１のＰＬＬ回路１１０のバンド幅よりも狭いバンド幅を有してよい。
【００７５】
変更、追加、又は省略は、本開示の適用範囲から外れることなしに回路３００に対して為されてよい。例えば、回路３００は、アナログＰＬＬ回路、デジタルＰＬＬ回路、及び／又は完全デジタルＰＬＬ回路であってよい。
【００７６】
図３Ｂは、ここで記載される少なくとも一実施形態に従って配置される、図３Ａの電荷ポンプ回路３１４の例であることができる電荷ポンプ回路３５０の例のブロックである。電荷ポンプ回路３５０のパラメータ（又は複数のパラメータ）は調整されてよい。パラメータは、電荷ポンプ回路３５０のリファレンス電流を含んでよい。
【００７７】
表されているように、電荷ポンプ回路３５０は、正側リファレンス電流回路３５２及び負側リファレンス電流回路３５４を含む。それらは両方とも、スイッチ３５６の挙動に基づき出力電流クロック３５８を生成するために使用される。第１の調整信号３５３は、正側リファレンス電流回路３５２によって出力される正リファレンス電流を調整してよい。第２の調整信号３５５は、負側リファレンス電流回路３５４によって出力される負リファレンス電流を調整してよい。変更、追加、又は省略は、本開示の適用範囲から外れることなしに電荷ポンプ回路３５０に対して為されてよい。
【００７８】
図３Ｃは、ここで記載される少なくとも一実施形態に従って配置される、図３Ａのループフィルタ回路３２０の例であることができるループフィルタ回路３６０の例の回路図である。ループフィルタ回路３６０のパラメータ（又は複数のパラメータ）は調整されてよい。パラメータは、ループフィルタ回路３６０の抵抗３６３及び／又はキャパシタンス３６５を含んでよい。表されているように、第１の制御信号３６４は、ループフィルタ回路３６０の抵抗３６３を増大又は低減するようスイッチを開閉してよい。第２の制御信号３６６は、ループフィルタ回路３６０のキャパシタンス３６５を増大又は低減するよう他のスイッチを開閉してよい。
【００７９】
変更、追加、又は省略は、本開示の適用範囲から外れることなしにループフィルタ回路３６０に対して為されてよい。例えば、抵抗３６３は、第１の制御信号３６４によって制御され得る可変抵抗を含んでよい。代替的に、又は追加的に、キャパシタンス３６５は、第２の制御信号３６６によって制御され得るバラクタを含んでよい。
【００８０】
図３Ｄは、ここで記載される少なくとも一実施形態に従って配置される、図３Ａの発振器回路３３０の例であることができる発振器回路３７０の例の回路図である。発振器回路３７０のパラメータ（又は複数のパラメータ）は調整されてよい。パラメータは、発振器回路３７０のゲインを含んでよい。発振器回路３７０のゲインは、発振器回路３７０に転入され得るキャパシタンスの量を調整することができる第１の制御信号３７６によって調整されてよい。発振器回路３７０のキャパシタンスを調整することは、如何にして発振器回路３７０が、発振器回路３７０に転入され得るキャパシタンスの量を調整する受信された電圧制御信号３７４に対して出力クロック３７２の周波数を調整するのかを調整する。変更、追加、又は省略は、本開示の適用範囲から外れることなしに発振器回路３７０に対して為されてよい。
【００８１】
図３Ｅは、ここで記載される少なくとも一実施形態に従って配置される、クロック逓倍及び分配システムを構成するシステム３８０（以降、“システム３８０”と呼ばれる。）の例のブロック図である。システム３８０は、クロック逓倍及び分配システムがハードウェアにおいて製造され得る前に、クロック逓倍及び分配システムにおいて、図３Ａの回路３００のようなＰＬＬ回路のパラメータを調整するよう構成されてよい。そのような及び他の実施形態において、クロック逓倍及び分配システムのシミュレーションに基づき、システム３８０は、クロック逓倍及び分配システムによって出力されるクロックが閾値に満たないジッタを含むことを可能にするクロック逓倍及び分配システムにおけるＰＬＬ回路のパラメータを選択することが可能であってよい。
【００８２】
システム３８０は、データベース３８２、プロセッサ３８４、メモリ３８６、及びインターフェースデバイス３８８を有してよい。データベース３８２、プロセッサ３８４、メモリ３８６、及びインターフェースデバイス３８８は、バス又はネットワーク３８３によって通信上結合されてよい。
【００８３】
プロセッサ３８４は、例えば、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（“ＤＳＰ”）、特定用途向け集積回路（“ＡＳＩＣ”）、フィールドプログラマブルゲートアレイ（“ＦＰＧＡ”）、あるいは、プログラム命令を解釈及び／又は実行するよう且つ／あるいはデータを処理するよう構成される何らかの他のデジタル又はアナログ回路を有してよい。幾つかの実施形態において、プロセッサ３８４は、プログラム命令を解釈及び／又は実行し、且つ／あるいは、関連するメモリ３８６に記憶されているデータを処理してよい。単一のプロセッサ３８４が示されているが、システム３８０は複数のプロセッサを有してよい。
【００８４】
メモリ３８６は、一定の期間プログラム命令及び／又はデータを保有するよう構成されるあらゆる適切なコンピュータ可読媒体を有してよい。一例として、制限なしに、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（“ＲＡＭ”）、読出専用メモリ（“ＲＯＭ”）、電気的消去可能なプログラム可能読出専用メモリ（“ＥＥＰＲＯＭ”）、コンパクトディスク型読出専用メモリ（ＣＤ−ＲＯＭ）若しくは他の光ディスクストレージ、磁気ディスクストレージ若しくは他の磁気記憶デバイス、フラッシュメモリデバイス（例えば、ソリッドステートメモリデバイス）、又は、コンピュータ実行可能命令若しくはデータ構造の形で所望のプログラムコードを搬送若しくは記憶するために使用され、プロセッサ３８４によってアクセスされ得る何らかの他の記憶媒体を含む有形な及び／又は非一時的なコンピュータ可読記憶媒体を有してよい。上記の例の組み合わせもコンピュータ可読媒体の適用範囲内に含まれてよい。コンピュータ実行可能命令は、例えば、汎用のコンピュータ、特別目的のコンピュータ、特別目的のプロセッシングデバイス（例えば、プロセッサ３８４）に特定の機能又は機能のグループを実行させる命令及びデータを含んでよい。
【００８５】
データベース３８２は、クロック逓倍及び分配システムの概略的な表現３９０と、シミュレーションソフトウェア３９２とを含んでよい。シミュレーションソフトウェア３９２は、プロセッサ３８４のようなプロセッサによって実行される場合に、クロック逓倍及び分配システムの概略的表現３９０の出力クロックのジッタを推定するために概略的表現３９０をシミュレーションすることができるコンピュータ命令を含んでよい。概略的表現３９０の様々なパラメータは、ここで記載されるように出力クロックのジッタを調整するよう、シミュレーションの間に調整されてよい。概略的表現３９０のシミュレーションの間に閾値に満たないジッタをもたらすパラメータの値は書き留められ、ハードウェアにおけるクロック逓倍及び分配システムの製造の間に使用されてよい。このようにして、クロック逓倍及び分配システムのパラメータは、閾値に満たないジッタを達成するために製造前に調整されてよい。
【００８６】
そのような及び他の実施形態において、プロセッサ３８４によって実行されるコンピュータ命令は、プロセッサ３８４による実行のためにメモリ３８６にロードされてよく、且つ／あるいは、ここで概略的表現３９０のシミュレーションの間に生成、受信、又は作用されるデータは、少なくとも一時的に、メモリ３８６において記憶されてよい。インターフェースデバイス３８８は、クロック逓倍及び分配システムのパラメータのようなデータをあらゆるタイプの通信ネットワークにわたって他のシステム、ユーザ及び／又は他のプロセスとの間で送信及び／又は受信するよう構成されてよい。変更、追加、又は省略は、本開示の適用範囲から外れることなしにシステム３８０に対して為されてよい。
【００８７】
図４は、ここで記載される少なくとも一実施形態に従って配置される、クロック逓倍及び分配システムを構成する方法４００の例のフローチャートである。方法４００は、幾つかの実施形態において、図１のシステム１００、図２のシステム２００、又は図６のシステム６０８のようなクロック逓倍及び分配システムによって実施されてよい。方法４００は、ハードウェアにおいて実施され得るクロック逓倍及び分配システムにおける様々なＰＬＬ回路の１又はそれ以上パラメータを調整して、クロック逓倍及び分配システムの出力クロックのジッタを調整することを含んでよい。方法４００は、Ｉ２Ｃインターフェース、ＩＥＥＥ１１４９．１（ＪＴＡＧ）インターフェース、又はビット若しくはバイトのような情報をクロック逓倍及び分配システムにおけるＰＬＬ回路へ供給することができる何らかの他のハードウェアインターフェースにわたって情報をＰＬＬ回路へ送信することによって、実行されてよい。
【００８８】
別個のブロックとして表されているが、様々なブロックは、所望の実施に依存して、更なるブロックに分割されても、より少ないブロックへとまとめられても、又は削除されてもよい。
【００８９】
方法４００は、ブロック４０２から開始してよい。ブロック４０２で、クロック逓倍及び分配システムにおけるＰＬＬ回路のパラメータの値は、デフォルト値に設定されてよい。ＰＬＬ回路は、第１のＰＬＬ回路及び二次ＰＬＬ回路を含んでよい。クロック逓倍及び分配システムの二次ＰＬＬ回路からの出力クロックのジッタが測定されてよい。ブロック４０４で、ＰＬＬ回路のパラメータの中からパラメータが選択されてよい。
【００９０】
ブロック４０６で、選択されたパラメータの変更パラメータ変数の値が初期閾値に設定されてよい。変更パラメータ変数の初期閾値は、ＰＬＬ回路の構成と、クロック逓倍及び分配システムの構成と、パラメータのデフォルト値とに基づき選択されてよい。
【００９１】
ブロック４０８で、変更パラメータ変数の値は、選択されたパラメータの値に加えられてよい。ブロック４１０で、クロック逓倍及び分配システムの二次ＰＬＬ回路からの出力クロックのジッタが再度測定されてよい。
【００９２】
ブロック４１２で、変更パラメータ変数の値は、出力クロックのジッタの変化に基づき調整されてよい。幾つかの実施形態において、選択されたパラメータの変更パラメータ変数の値は、変更パラメータ変数の値によって割り算されたジッタの変化に等しくてよい。ジッタの変化は、ブロック４１０で為されたジッタ測定と、選択されたパラメータの値に対する目下の変更より前に為された以前のジッタの測定とに基づき、計算されてよい。
【００９３】
ブロック４１４で、変更パラメータ変数の値は、収束値に基づき調整されてよい。例えば、変更パラメータ変数の値は、収束値を乗じられてよい。そのような及び他の実施形態において、収束値は０から１の間であってよく、方法４００のそれまでの繰り返しに基づき選択されてよい。幾つかの実施形態において、収束値は約０．１であってよい。
【００９４】
ブロック４１６で、変更パラメータ変数の値が第１の閾値よりも小さいかどうかが決定されてよい。第１の閾値は、選択されたパラメータの値が変更され得る最小限の量に基づいてよい。例えば、ループフィルタにおけるキャパシタンスについて、第１の閾値は、ループフィルタの特性に対して為され得る最小の調整に基づく。
【００９５】
変更パラメータ変数の値が第１の閾値よりも小さい場合に、方法４００はブロック４１８へ進んでよい。変更パラメータ変数の値が第１の閾値よりも小さくない場合に、方法４００はブロック４０８へ進んでよい。
【００９６】
ブロック４１８で、ブロック４１４で決定されたジッタの変化が第２の閾値よりも小さいかどうかが決定されてよい。第２の閾値は、クロック逓倍及び分配システムの構成、許容可能なジッタの量、及び／又は過去の経験に基づいてよい。例えば、幾つかの実施形態において、単位インターバルの０．５％、１％、３％、５％若しくは１０％未満又はその他の時間量のジッタの変化が選択されてよい。
【００９７】
ジッタの変化が第２の閾値よりも小さい場合に、方法４００はブロック４２０へ進んでよい。ジッタの変化が第２の閾値よりも小さくない場合に、方法４００はブロック４０８へ進んでよい。
【００９８】
ブロック４２０で、選択されていないクロック逓倍及び分配システムにおけるＰＬＬ回路のパラメータが存在するかどうかが決定されてよい。クロック逓倍及び分配システムにおけるＰＬＬ回路のパラメータのうちの１又はそれ以上が選択されていない場合に、方法４００はブロック４０４へ進んでよい。選択されるべきクロック逓倍及び分配システムにおけるＰＬＬ回路のパラメータがこれ以上ない場合に、幾つかの実施形態において、方法４００は終了してよい。
【００９９】
当業者は、ここで記載されるこのような及び他のプロセス及び方法について、プロセス及び方法において実行される機能が異なる順序で実施されてよいことを認識するであろう。加えて、説明されるステップ及び動作は単に例として与えられており、ステップ及び動作の幾つかは、開示されている実施形態の本質から逸脱することなしに、任意であっても、より少ないステップ及び動作にまとめられても、あるいは、更なるステップ及び動作に拡張されてもよい。
【０１００】
例えば、方法４００は、クロック逓倍及び分配システムにおける更なる二次ＰＬＬ回路のために続いてよい。そのような及び他の実施形態において、更なる二次ＰＬＬ回路からのパラメータは、第１のＰＬＬ回路のパラメータを再調整することなしに個別的に調整されてよい。代替的に、又は追加的に、第１のＰＬＬ回路のパラメータはまた、再調整されてよい。
【０１０１】
方法４００は、ここで記載されるクロック逓倍及び分配システムにおけるＰＬＬ回路のパラメータを調整するために使用され得る方法の一例を表す。複数の他のタイプの方法も、本開示の適用範囲から外れることなしに使用されてよい。
【０１０２】
図５は、ここで記載される少なくとも一実施形態に従って配置される、クロック逓倍及び分配システムを構成する方法５００の例のフローチャートである。方法５００は、幾つかの実施形態において、図１のシステム１００、図２のシステム２００、又は図６のシステム６０８のようなクロック逓倍及び分配システムによって実施されてよい。別個のブロックとして表されているが、様々なブロックは、所望の実施に依存して、更なるブロックに分割されても、より少ないブロックへとまとめられても、又は削除されてもよい。
【０１０３】
方法５００は、ブロック５０２から開始してよい。ブロック５０２で、第１のクロックは、第１の整数除算器回路を備えた第１の位相ロックループ回路を用いて生成されてよい。第１のクロックは、リファレンスクロック及び第１のクロックに基づいてよい。
【０１０４】
ブロック５０４で、第２のクロックは、第２の整数除算器回路を備えた第２の位相ロックループ回路を用いて生成されてよい。第２のクロックは、第１のクロック及び第２のクロックに基づいてよい。幾つかの実施形態において、第１の整数除算器回路の第１の乗数値は、第２の整数除算器回路の第２の乗数値よりも大きくてよい。ブロック５０６で、第２のクロックのジッタの測定が取得されてよい。
【０１０５】
ブロック５０８で、ジッタの測定が特定のジッタ量よりも大きいことに応答して、第１の位相ロックループ回路の１又はそれ以上のパラメータが、第２のクロックのジッタを調整するために調整されてよい。幾つかの実施形態において、第１の位相ロックループ回路の１又はそれ以上のパラメータは、発振器のゲイン、位相検出器のゲイン、第１の整数除算器回路の乗数値、及びループフィルタパラメータのうちの１又はそれ以上を含んでよい。
【０１０６】
幾つかの実施形態において、ブロック５０８の動作は、ハードウェアシミュレーションにおいて実行されてよい。代替的に、又は追加的に、動作はハードウェアにおいて実行されてよい。
【０１０７】
幾つかの実施形態において、方法５００は、ジッタの測定が特定のジッタ量よりも大きいことに応答して第２のクロックのジッタを調整するために第２の位相ロックループ回路の１又はそれ以上のパラメータを調整することを更に含んでよい。
【０１０８】
幾つかの実施形態において、第２のクロックのジッタの測定は、ジッタの第１の測定であってよい。そのような及び他の実施形態において、方法５００は、第３の整数除算器回路を備えた第３の位相ロックループ回路を用いて第３のクロックを生成することを更に含んでよい。第３のクロックは、第１のクロック及び第３のクロックに基づいてよい。方法５００は、第３のクロックのジッタの第２の測定を取得することを更に含んでよい。ジッタの第１の測定又はジッタの第２の測定が特定のジッタ量よりも大きいことに応答して、方法５００は、ジッタの第１の測定及びジッタの第２の測定が特定のジッタ量よりも小さくなるまで、第１の位相ロックループ回路の１又はそれ以上のパラメータと、第２の位相ロックループ回路の１又はそれ以上のパラメータと、第３の位相ロックループ回路の１又はそれ以上のパラメータとを調整することを含んでよい。
【０１０９】
図６は、ここで記載される少なくとも一実施形態に従って配置される、クロック逓倍及び分配システム６０８（ここでは“システム６０８”と呼ばれる。）の例を含む高速入出力ポート６００（ここでは“ポート６００”と呼ばれる。）のブロック図である。
【０１１０】
システム６０８は、図１のシステム１００と同じであってよく、第１のＰＬＬ回路６１０及び二次ＰＬＬ回路６２０を有してよい。第１のＰＬＬ回路６１０は、開ループ回路部分６１２と、整数除算器回路６１６を有するフィードバックループ６１４とを有してよい。第１のＰＬＬ回路６１０、開ループ回路部分６１２、フィードバックループ６１４、及び整数除算器回路６１６は、図１の第１のＰＬＬ回路１１０、開ループ回路部分１１２、フィードバックループ１１４、及び整数除算器回路１１６と同じであってよく、更なる説明は図６に関して与えられない。
【０１１１】
二次ＰＬＬ回路６２０は、開ループ回路部分６２２と、整数除算器回路６２６を有するフィードバックループ６２４とを有してよい。二次ＰＬＬ回路６２０、開ループ回路部分６２２、フィードバックループ６２４、及び整数除算器回路６２６は、図１の二次ＰＬＬ回路１２０、開ループ回路部分１２２、フィードバックループ１２４、及び整数除算器回路１２６と同じであってよく、更なる説明は図６に関して与えられない。
【０１１２】
システム６０８は、第１のＰＬＬ回路６１０と二次ＰＬＬ回路６２０とを電気的に結合するリピータ６３２を有するクロック分配網６３０を更に有してよい。クロック分配網６３０及びリピータ６３２は、図１のクロック分配網１３０及びリピータ１３２と同じであってよく、更なる説明は図６に関して与えられない。
【０１１３】
システム６０８は、第１のＰＬＬ回路６１０及び二次ＰＬＬ回路６２０を用いてリファレンスクロックに基づきクロック６２６を生成するよう構成されてよい。リファレンスクロック６０６は、リファレンスクロック生成器６０２によって生成されてよい。幾つかの実施形態において、リファレンスクロック生成器６０２は、発振水晶回路であってよい。
【０１１４】
クロック６２６は、クロック６２６を用いてデータクロック６３４をクロック制御することができるクロッキングユニット６３０へ供給されてよい。代替的に、又は追加的に、データストリーム６３２は、クロッキングユニット６３０によって受信されてよく、クロック６２６を用いてクロック制御されてよい。幾つかの実施形態において、ポート６００は、２つの通信デバイスの間のシリアルリンクにおけるポートであってよい。
【０１１５】
変更、追加、又は省略は、本開示の適用範囲から外れることなしにポート６００に対して為されてよい。例えば、ポート６００は、複数のレーンを含んでよい。そのような及び他の実施形態において、システム６０８は、第１のクロックを複数の他の二次ＰＬＬ回路へ供給する第１のＰＬＬ回路６１０を用いてレーンの夫々について別個のクロックを生成してよい。
【０１１６】
対象は構造上な特徴及び／又は方法上の動作に特有の言語において記載されてきたが、添付の特許請求の範囲において定義される対象は、必ずしも、上記の具体的な特徴又は動作に制限されない点が理解されるべきである。むしろ、上記の具体的な特徴及び動作は、特許請求の範囲を実施する形態の例として開示されている。
【０１１７】
ここで挙げられている全ての例及び条件文は、当該技術の促進に対して本発明者によって寄与される概念及び本発明を理解する際に読者の助けとなる教育的な目的を意図し、そのような具体的に挙げられている例及び条件に制限されないと理解されるべきである。本発明の実施形態は詳細に記載されてきたが、様々な変更、置換、及び代替が本発明の趣旨及び適用範囲から外れることなしにそれらに対して為されてよい点が理解されるべきである。
【０１１８】
上記の実施形態に加えて、以下の付記が与えられる。
（付記１）
第１の整数除算器回路を備えた第１のフィードバックループを有し、リファレンスクロックを用いて該リファレンスクロックの周波数よりも高い周波数を有する第１のクロックを生成するよう構成される第１の位相ロックループ回路と、
第２の整数除算器回路を備えた第２のフィードバックループを有し、前記第１のクロックを用いて該第１のクロックの周波数よりも高い周波数を有する第２のクロックを生成するよう構成される第２の位相ロックループ回路と、
前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路を電気的に結合するクロック分配網と
を有するクロック逓倍及び分配システム。
（付記２）
前記クロック分配網は、前記第１の位相ロックループ回路と前記第２の位相ロックループ回路との間に１又はそれ以上のクロックリピータを含む、
付記１に記載のクロック逓倍及び分配システム。
（付記３）
前記第２の位相ロックループ回路は、複数の２段目の位相ロックループ回路のうちの１つであり、
前記２段目の位相ロックループ回路の夫々は、２段目の整数除算器回路を備えた２段目のフィードバックループを含み、前記第１のクロックを用いて２段目のクロックを生成するよう構成され、
前記２段目のクロックの周波数は、おおよそ前記第１のクロックの周波数以上である、
付記１に記載のクロック逓倍及び分配システム。
（付記４）
前記第１の整数除算器回路の第１の乗数値は、前記第２の整数除算器回路の第２の乗数値よりも大きい、
付記１に記載のクロック逓倍及び分配システム。
（付記５）
前記第１の位相ロックループ回路のバンド幅は、前記第２の位相ロックループ回路のバンド幅よりも大きい、
付記１に記載のクロック逓倍及び分配システム。
（付記６）
前記第２のクロックのジッタに基づき前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路のバンド幅及び／又は減衰係数を調整するように、前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路の夫々の１又はそれ以上のパラメータを調整するよう構成される制御ユニットを更に有する
付記１に記載のクロック逓倍及び分配システム。
（付記７）
前記制御ユニットは、前記第２のクロックのジッタが第１の特定の量よりも小さくなるか、又は前記第２のクロックのジッタの変化が第２の特定の量よりも小さくなるまで、前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路の夫々の前記１又はそれ以上のパラメータを調整するよう構成される、
付記６に記載のクロック逓倍及び分配システム。
（付記８）
前記第１の位相ロックループ回路の前記１又はそれ以上のパラメータは、発振器のゲイン、位相検出器のゲイン、前記第１の整数除算器回路の乗数値、及びループフィルタパラメータのうちの１又はそれ以上を含む、
付記６に記載のクロック逓倍及び分配システム。
（付記９）
前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路は、アナログ位相ロックループ回路又は完全デジタル位相ロックループ回路を有する、
付記１に記載のクロック逓倍及び分配システム。
（付記１０）
前記第１のクロック及び前記第２のクロックは、第１及び第２のクロックのクロックであり、当該クロック逓倍及び分配システム及び分配システムは、トランシーバに含まれ、
前記トランシーバは、
前記リファレンスクロックを生成するよう構成されるリファレンスクロック発生器と、
前記第２のクロックによりクロック制御されるデータをシリアルリンクにわたって通信又は受信するよう構成されるデータポートと
を有し、
前記第２のクロックを生成する前記第２の位相ロックループ回路の発振器は、前記データポートに隣接して位置付けられる、
付記１に記載のクロック逓倍及び分配システム。
（付記１１）
第１の整数除算器回路を備えた第１の位相ロックループ回路により、リファレンスクロック及び第１のクロックに基づき該第１のクロックを生成し、
第２の整数除算器回路を備えた第２の位相ロックループ回路により、前記第１のクロック及び第２のクロックに基づき該第２のクロックを生成し、
前記第２のクロックのジッタの測定を取得し、
前記ジッタの測定が特定のジッタ量よりも大きいことに応答して、前記第２のクロックのジッタを調整するよう前記第１の位相ロックループ回路の１又はそれ以上のパラメータを調整する、方法。
（付記１２）
前記ジッタの測定が前記特定のジッタ量よりも大きいことに応答して、当該方法は、前記第２のクロックのジッタを調整するよう前記第２の位相ロックループ回路の１又はそれ以上のパラメータを調整することを更に含む、
付記１１に記載の方法。
（付記１３）
当該方法の動作は、ハードウェアシミュレーションにおいて実行される、
付記１２に記載の方法。
（付記１４）
当該方法の動作は、ハードウェアにおいて実行される、
付記１２に記載の方法。
（付記１５）
前記第１の位相ロックループ回路の前記１又はそれ以上のパラメータは、発振器のゲイン、位相検出器のゲイン、前記第１の整数除算器回路の乗数値、及びループフィルタパラメータのうちの１又はそれ以上を含む、
付記１１に記載の方法。
（付記１６）
前記第１の整数除算器回路の第１の乗数値は、前記第２の整数除算器回路の第２の乗数値よりも大きい、
付記１１に記載の方法。
（付記１７）
前記第２のクロックのジッタの前記測定は、ジッタの第１の測定であり、当該方法は、
第３の整数除算器回路を備えた第３の位相ロックループ回路により、前記第１のクロック及び第３のクロックに基づき該第３のクロックを生成し、
前記第３のクロックのジッタの第２の測定を取得し、
前記ジッタの第１の測定又は前記ジッタの第２の測定が前記特定のジッタ量よりも大きいことに応答して、前記ジッタの第１の測定及び前記ジッタの第２の測定が前記特定のジッタ量よりも小さくなるまで、前記第１の位相ロックループ回路の１又はそれ以上の第１のパラメータと、前記第２の位相ロックループ回路の１又はそれ以上の第２のパラメータと、前記第３の位相ロックループ回路の１又はそれ以上の第３のパラメータとを調整する
ことを含む、付記１１に記載の方法。
（付記１８）
第１の整数除算器回路を備えた第１のフィードバックループを有し、リファレンスクロックを用いて該リファレンスクロックの周波数よりも高い周波数を有する第１のクロックを生成するよう構成される第１の位相ロックループ回路と、
前記第１の位相ロックループ回路へ夫々電気的に結合される複数の第２の位相ロックループ回路であって、該複数の第２の位相ロックループ回路の夫々が、第２の整数除算器回路を備えた第２のフィードバックループを有し、前記第１のクロックを用いておおよそ該第１のクロックの周波数以上である周波数を有する第２のクロックを生成するよう構成される、前記複数の第２の位相ロックループ回路と、
前記第１の位相ロックループ回路及び前記複数の第２の位相ロックループ回路へ電気的に結合され、前記第２のクロックの夫々のジッタを調整するように前記第１の位相ロックループ回路及び前記第２の位相ロックループ回路の夫々の１又はそれ以上のパラメータを調整するよう構成される制御ユニットと
を有するクロック逓倍及び分配システム。
（付記１９）
前記第１の位相ロックループ回路のバンド幅は、前記第２の位相ロックループ回路の夫々のバンド幅よりも大きい、
付記１８に記載のクロック逓倍及び分配システム。
（付記２０）
前記第１の整数除算器回路の第１の乗数値は、前記第２の整数除算器回路の夫々の第２の乗数値よりも大きい、
付記１８に記載のクロック逓倍及び分配システム。
【符号の説明】
【０１１９】
１００，２００，６０８          クロック逓倍及び分配システム
１０２，２０２，３０２，６０６  リファレンスクロック
１１０，２１０                  第１のＰＬＬ回路
１１２，１２２，２１２，２２２  開ループ回路部分
１１４，１２４，２１３，２２３  フィードバックループ
１１６，１２６，２１４，２２４  整数除算器回路
１１８，２１６                  第１のクロック
１２０，２２０                  二次ＰＬＬ回路
１２８，２２６                  第２のクロック
１３０，２５０                  クロック分配網
１３２，２５２                  リピータ
２６０                          制御ユニット
３００                          ＰＬＬ回路
３１０                          位相検出ユニット
３１２                          位相検出器回路
３１４，３５０                  電荷ポンプ回路
３１６                          制御信号
３２０，３６０                  ループフィルタ回路
３３０，３７０                  発振器回路
３４０                          除算器回路
３８０                          クロック逓倍及び分配システムを構成するシステム
６００                          高速Ｉ／Ｏポート
６０２                          リファレンスクロック生成器
６３０                          クロッキングユニット
【図１】
2015207274.tif 000005
【図２】
2015207274.tif 000006
【図３Ａ】
2015207274.tif 000007
【図３Ｂ】
2015207274.tif 000008
【図３Ｃ】
2015207274.tif 000009
【図３Ｄ】
2015207274.tif 000010
【図３Ｅ】
2015207274.tif 000011
【図４】
2015207274.tif 000012
【図５】
2015207274.tif 000013
【図６】
2015207274.tif 000014