(57)【要約】【課題】ゲート電極に付加容量を接続した場合にゲート電極に生じる抵抗成分およびインダクタンス成分の増大を抑えることが可能な半導体装置、この半導体装置を備えたアンテナスイッチ回路、およびこのアンテナスイッチ回路を備えた無線通信装置を提供する。【解決手段】互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極と、前記ドレイン電極と前記ソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極と、前記ゲート電極から突出する少なくとも一つのゲート電極引出し部と、前記ドレイン電極および前記ソース電極のうち少なくとも一方に対向して設けられ、前記少なくとも一つのゲート電極引出し部を接続する連結部とを備えた半導体装置。【選択図】図１
2015207576.tif 000002
【特許請求の範囲】
【請求項１】
互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極と、
前記ドレイン電極と前記ソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極と、
前記ゲート電極から突出する少なくとも一つのゲート電極引出し部と、
前記ドレイン電極および前記ソース電極のうち少なくとも一方に対向して設けられ、前記少なくとも一つのゲート電極引出し部を接続する連結部と
を備えた半導体装置。
【請求項２】
前記ゲート電極は、二本以上設けられている
請求項１記載の半導体装置。
【請求項３】
前記複数のゲート電極引き出し部および前記連結部は、前記ゲート電極の前記ドレイン電極側および前記ゲート電極の前記ソース電極側のうち少なくとも一方の側に設けられている
請求項１記載の半導体装置。
【請求項４】
半導体層と、
前記半導体層と前記ドレイン電極とを接続するドレイン電極用コンタクト部と、
前記半導体層と前記ソース電極とを接続するソース電極用コンタクト部と
を更に備え、
前記ドレイン電極用コンタクト部および前記ソース電極用コンタクト部は、平面形状において前記ゲート電極引出し部を回避して配置されている
請求項１記載の半導体装置。
【請求項５】
前記ドレイン電極および前記ソース電極は、複数の櫛歯部分と長辺部分を有し、
前記ゲート電極引出し部は、前記ドレイン電極または前記ソース電極の前記長辺部分を横断して設けられている
請求項１記載の半導体装置。
【請求項６】
前記ドレイン電極および前記ソース電極は、複数の櫛歯部分と長辺部分とを有し、
前記ゲート電極引出し部は、前記ドレイン電極または前記ソース電極の前記複数の櫛歯部分のうちの一つと前記長辺部分との交差部に設けられている
請求項１記載の半導体装置。
【請求項７】
前記ドレイン電極および前記ソース電極の少なくとも一方は、平面形状において前記ゲート電極に近接する方向に拡張された拡幅部を有する
請求項１記載の半導体装置。
【請求項８】
前記拡幅部は、平面形状において前記ゲート電極と重なり合う
請求項１記載の半導体装置。
【請求項９】
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極と、
前記ドレイン電極と前記ソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極と、
前記ゲート電極から突出する少なくとも一つのゲート電極引出し部と、
前記ドレイン電極および前記ソース電極のうち少なくとも一方に対向して設けられ、前記少なくとも一つのゲート電極引出し部を接続する連結部と
を有するアンテナスイッチ回路。
【請求項１０】
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、前記ゲート電極を、二本以上有する
請求項９記載のアンテナスイッチ回路。
【請求項１１】
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
請求項９記載のアンテナスイッチ回路。
【請求項１２】
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極と、
前記ドレイン電極と前記ソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極と、
前記ゲート電極から突出する少なくとも一つのゲート電極引出し部と、
前記ドレイン電極および前記ソース電極のうち少なくとも一方に対向して設けられ、前記少なくとも一つのゲート電極引出し部を接続する連結部と
を有する無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、アンテナスイッチ回路、および無線通信装置に関し、特にソース電極とドレイン電極との間にゲート電極をミアンダ状に配置した半導体装置、この半導体装置を備えたアンテナスイッチ回路、並びにこのアンテナスイッチ回路を備えた無線通信装置に関する。
【背景技術】
【０００２】
携帯電話などの移動体通信システムで用いられる携帯端末には、高周波信号切換え用のスイッチ回路（高周波スイッチ回路）が設けられている。このような高周波スイッチ回路は、ＧａＡｓ系ＦＥＴ（Field Effect Transistor；電界効果トランジスタ）などのスイッチング素子を直列接続した多段接続構成により、大電力（大振幅）の高周波信号入力時の信号歪みを抑え、最大取扱い電力を増大させるようにしている。
【０００３】
多段接続構成においてＦＥＴの段数を単純に増加した場合には、ＦＥＴのオン抵抗の増加により挿入損失が悪化するなどの問題が生じうる。ＦＥＴの段数をさほど増加させることなく最大取扱い電力を向上させる方法の一つとして、ＦＥＴのゲート電極とドレイン電極との間、または、ゲート電極とソース電極との間に付加容量を接続する手法が知られている。例えば特許文献１では、ミアンダ形状のゲート電極の折り返し部分に付加容量片を突出形成し、この付加容量片とドレイン電極（またはソース電極）との間に付加容量Ｃａｄｄ／２を形成することが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２８９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成では、隣り合う二つの付加容量Ｃａｄｄ／２がゲート電極の細い配線を介して接続されているので、抵抗成分およびインダクタンス成分が増大してしまうという問題があった。
【０００６】
本開示の目的は、ゲート電極に付加容量を接続した場合にゲート電極に生じる抵抗成分およびインダクタンス成分の増大を抑えることが可能な半導体装置、この半導体装置を備えたアンテナスイッチ回路、およびこのアンテナスイッチ回路を備えた無線通信装置を提供することにある。
【課題を解決するための手段】
【０００７】
本開示による半導体装置は、以下の（Ａ）〜（Ｄ）の構成要素を備えたものである。
（Ａ）互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極
（Ｂ）ドレイン電極とソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極
（Ｃ）ゲート電極から突出する少なくとも一つのゲート電極引出し部
（Ｄ）ドレイン電極およびソース電極のうち少なくとも一方に対向して設けられ、少なくとも一つのゲート電極引出し部を接続する連結部
【０００８】
本開示の半導体装置では、ゲート電極から突出する少なくとも一つのゲート電極引出し部が、連結部により接続されている。連結部は、ドレイン電極（またはソース電極）に対向して設けられており、連結部とドレイン電極（またはソース電極）との間に付加容量が形成されている。
【０００９】
ここでは、少なくとも一つのゲート電極引出し部が、連結部により接続されているので、少なくとも一つのゲート電極引出し部が、配線長が短く、幅の広い連結部によって接続されている。よって、ゲート電極に付加容量を接続した場合にゲート電極に生じる抵抗成分およびインダクタンス成分の増大が抑えられる。
【００１０】
本開示によるアンテナスイッチ回路は、送信信号が入力される第１の端子と、アンテナに接続された第２の端子と、アンテナで受信した受信信号を出力する第３の端子と、第１の端子と第２の端子との間に接続された第１のスイッチング素子と、第２の端子と第３の端子との間に接続された第２のスイッチング素子とを備え、送信時に第１のスイッチング素子が導通状態になりかつ第２のスイッチング素子が非導通状態になり、受信時に第１のスイッチング素子が非導通状態になりかつ第２のスイッチング素子が導通状態になり、第１のスイッチング素子および第２のスイッチング素子の両方または一方は、上記本開示による半導体装置により構成されているものである。
【００１１】
本開示のアンテナスイッチ回路では、送信時には第１のスイッチング素子が導通状態になりかつ第２のスイッチング素子が非導通状態になり、送信信号が第１の端子から入力され、第１のスイッチング素子を介して第２の端子へと出力される。受信時には第１のスイッチング素子が非導通状態になりかつ第２のスイッチング素子が導通状態になり、アンテナで受信した受信信号が第２の端子から入力され、第２のスイッチング素子を介して第３の端子へと出力される。
【００１２】
本開示による無線通信装置は、アンテナと、アンテナへの送信信号の入力またはアンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路とを備え、アンテナスイッチ回路は、上記本開示によるアンテナスイッチ回路により構成されたものである。
【００１３】
本開示の無線通信装置では、アンテナスイッチ回路により、アンテナへの送信信号の入力またはアンテナで受信した受信信号の出力の切り替えが行われる。
【発明の効果】
【００１４】
本開示の半導体装置によれば、ゲート電極から突出する少なくとも一つのゲート電極引出し部を設け、この少なくとも一つのゲート電極引出し部を、連結部により接続するようにしている。よって、ゲート電極に付加容量を接続した場合にゲート電極に生じる抵抗成分およびインダクタンス成分の増大を抑えることが可能となる。
【００１５】
本開示のアンテナスイッチ回路、または本開示の無線通信装置によれば、アンテナスイッチ回路の第１のスイッチング素子および第２のスイッチング素子の各々を上記本技術の半導体装置により構成するようにしたので、第１のスイッチング素子および第２のスイッチング素子のゲート電極に付加容量を接続した場合にゲート電極に生じる抵抗成分およびインダクタンス成分の増大が抑えられている。よって、回路動作が安定したものとなり、耐入力電力特性や高調波歪特性の向上が可能となる。
【００１６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１７】
【図１】本開示の第１の実施の形態に係る半導体装置の構成を表す平面図である。
【図２】図１に示した半導体装置のＩＩ−ＩＩ線における断面図である。
【図３】図１に示した半導体装置のＩＩＩ−ＩＩＩ線における断面図である。
【図４】図１に示した半導体装置のＩＶ−ＩＶ線における断面図である。
【図５】図１に示した半導体装置のＶ−Ｖ線における断面図である。
【図６】図１に示した半導体装置の等価回路を表す図である。
【図７】図１に示した半導体装置の変形例を表す平面図である。
【図８】参照例１に係る半導体装置の構成を表す平面図である。
【図９】図８に示した半導体装置の等価回路を表す図である。
【図１０】図８に示した半導体装置において、コンタクト部の配置の一例を表す平面図である。
【図１１】図８に示した半導体装置において、コンタクト部の配置の他の例を表す平面図である。
【図１２】本開示の第２の実施の形態に係る半導体装置の構成を表す平面図である。
【図１３】図１２に示した半導体装置のＸＩＩＩ−ＸＩＩＩ線における断面図である。
【図１４】図１２に示した半導体装置のＸＩＶ−ＸＩＶ線における断面図である。
【図１５】図１２に示した半導体装置の変形例を表す平面図である。
【図１６】図１５に示した半導体装置のＸＶＩ−ＸＶＩ線における断面図である。
【図１７】図１５に示した半導体装置のＸＶＩＩ−ＸＶＩＩ線における断面図である。
【図１８】本開示の第３の実施の形態に係る半導体装置の構成を表す平面図である。
【図１９】本開示の第４の実施の形態に係る半導体装置の構成を表す平面図である。
【図２０】図１９に示した半導体装置の変形例を表す平面図である。
【図２１】アンテナスイッチ回路の一例を表す回路図である。
【図２２】アンテナスイッチ回路の他の例を表す回路図である。
【図２３】アンテナスイッチ回路の更に他の例を表す回路図である。
【図２４】アンテナスイッチ回路の更に他の例を表す回路図である。
【図２５】無線通信装置の一例を表すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（マルチゲート構造；複数のゲート電極引出し部を連結部で接続する例）
２．第１の実施の形態の変形例（マルチゲート構造；ソース電極側の連結部とゲート電極のゲート抵抗器近傍の部分との間に、ゲート電極引き回しゲート電極を設ける例）
３．参照例１（複数のゲート電極引出し部を、連結部で接続せず、別々に設ける例）
４．第２の実施の形態（マルチゲート構造；ドレイン電極およびソース電極が拡幅部を有する例）
５．第２の実施の形態の変形例（マルチゲート構造；拡幅部が、平面形状においてゲート電極と重なり合う例）
６．第３の実施の形態（マルチゲート構造；ゲート電極引出し部が、ドレイン電極またはソース電極の櫛歯部分と長辺部分との交差部に設けられている例）
７．第４の実施の形態（シングルゲート構造；ゲート電極引出し部および連結部をドレイン電極側に設ける例）
８．第４の実施の形態の変形例（シングルゲート構造；ゲート電極引出し部および連結部をソース電極側に設ける例）
９．適用例（アンテナスイッチ回路、無線通信装置）
【００１９】
≪第１の実施の形態≫
（複数のゲート電極引出し部を連結部で接続する例）
＜第１の実施の形態の構成＞
図１は、本開示の第１の実施の形態に係る半導体装置の平面構成を表したものである。この半導体装置１−１は、例えば、携帯端末などの無線通信装置に搭載されるアンテナスイッチ回路のスイッチング素子として用いられるＧａＡｓ系ＦＥＴであり、互いに噛み合う櫛形のドレイン電極１０およびソース電極２０の間の隙間３０に、ミアンダ形の第１のゲート電極４０Ａ、第２のゲート電極４０Ｂおよび第３のゲート電極４０Ｃ（以下、ゲート電極４０と総称する。）を有している。すなわち、この半導体装置１−１は、２本以上のゲート電極４０をもつマルチゲート構造を有し、１本のゲート電極４０をもつシングルゲート構造のＦＥＴを多段接続する場合に比べてオーミック電極領域の面積を削減し、ＦＥＴサイズの縮小が可能となっている。本実施の形態では、例えば第１ないし第３のゲート電極４０Ａ〜４０Ｃを有するトリプルゲート構造を例として説明するが、所望の耐電力性に応じてゲート電極４０の本数は２本（デュアルゲート構造）でもよく、あるいは４本以上でもよい。また、後述するように、ゲート電極４０の本数は１本（シングルゲート構造）でもよい。
【００２０】
以下の説明および図面において、Ｘはドレイン電極１０およびソース電極２０の櫛形の長辺の方向（図１において左右方向）を表し、Ｙはドレイン電極１０およびソース電極２０の櫛形の短辺つまり櫛歯の方向（図１において上下方向）を表す。Ｚは積層方向（図１において紙面に直交する方向）を表す。
【００２１】
ドレイン電極１０は、複数（図１では例えば３本）の櫛歯部分１１，１２，１３と、長辺部分１４とを含む櫛形の平面形状を有している。櫛歯部分１１〜１３は、長辺部分１４の一方の側（ゲート電極４０側）に、適宜の間隔をあけて互いに平行に、長辺部分１４に対して直交して設けられている。長辺部分１４は、ドレイン端子Ｄに接続されている。
【００２２】
ドレイン電極１０は、後述する半導体層１００との接続を行うため、ドレイン電極用コンタクト部７１，７２，７３，７４Ａ，７４Ｂ，７４Ｃを有している。ドレイン電極用コンタクト部７１〜７３は、櫛歯部分１１〜１３のＺ方向下層側にそれぞれ設けられている。ドレイン電極用コンタクト部７４Ａ〜７４Ｃは、長辺部分１４のＺ方向下層側に設けられている。
【００２３】
ソース電極２０は、複数（図１では例えば３本）の櫛歯部分２１，２２，２３と、長辺部分２４とを含む櫛形の平面形状を有している。櫛歯部分２１〜２３は、長辺部分２４の一方の側（ゲート電極４０側）に、適宜の間隔をあけて互いに平行に、長辺部分２４に対して直交して設けられている。長辺部分２４は、ソース端子Ｓに接続されている。
【００２４】
ソース電極２０は、後述する半導体層１００との接続を行うため、ソース電極用コンタクト部８１，８２，８３，８４Ａ，８４Ｂ，８４Ｃを有している。ソース電極用コンタクト部８１〜８３は、櫛歯部分２１〜２３のＺ方向下層側にそれぞれ設けられている。ドレイン電極用コンタクト部８４Ａ〜８４Ｃは、長辺部分２４のＺ方向下層側に設けられている。
【００２５】
ドレイン電極１０とソース電極２０とは、櫛歯部分１１〜１３，２１〜２３どうしを互いに噛み合わせて対向配置されている。ドレイン電極１０の櫛歯部分１１〜１３とソース電極２０の櫛歯部分２１〜２３とは交互に並んでいる。これにより、ドレイン電極１０の櫛歯部分１１〜１３とソース電極２０の櫛歯部分２１〜２３との間には、ミアンダ形の隙間３０が形成されている。
【００２６】
ゲート電極４０、ここでは第１ないし第３のゲート電極４０Ａ〜４０Ｃは、隙間３０に等間隔（等ピッチ）または略等間隔に配置され、複数（図１では例えば６ヶ所）の折り返し部分４１，４２，４３，４４，４５，４６を含むミアンダ形の平面形状を有している。第１のゲート電極４０Ａは、ゲート端子Ｇ１に接続されている。第２のゲート電極４０Ｂは、ゲート端子Ｇ２に接続されている。第３のゲート電極４０Ｃは、ゲート端子Ｇ３に接続されている。ゲート端子Ｇ１〜Ｇ３は、ゲート抵抗器Ｒｇに接続されている。ゲート抵抗器Ｒｇを介して、外部から制御電圧がゲート電極４０に印加されており、この制御電圧によって半導体装置１−１の導通・非導通が制御されるようになっている。なお、後述するアンテナスイッチ回路においては、このような制御電圧の印加によって高周波スイッチとしてのオン・オフが制御される。
【００２７】
第１ないし第３のゲート電極４０Ａ，４０Ｂ，４０Ｃには、後述する半導体層１００との接続をとるため、ゲート電極用コンタクト部４１Ａ，４１Ｂ，４１Ｃ（図１には図示せず、図２参照。）がそれぞれ設けられている。
【００２８】
この半導体装置１−１は、ゲート電極引出し部５１，５２，５３，６１，６２，６３と、連結部５４，６４とを有している。ゲート電極引出し部５１〜５３は、第１のゲート電極４０Ａの折り返し部分４２，４４，４６からドレイン電極１０側に突出して設けられている。ゲート電極引出し部６１〜６３は、第３のゲート電極４０Ｃの折り返し部分４１，４３，４５からソース電極２０側に突出して設けられている。連結部５４は、ドレイン電極１０に対向して設けられ、ゲート電極引出し部５１〜５３を接続している。連結部６４は、ソース電極２０に対向して設けられ、ゲート電極引出し部６１〜６３を接続している。これにより、この半導体装置１−１では、第１および第３のゲート電極４０Ａ，４０Ｃに付加容量Ｃａｄｄを接続した場合に第１および第３のゲート電極４０Ａ，４０Ｃに生じる抵抗成分およびインダクタンス成分の増大を抑えることが可能となっている。
【００２９】
連結部５４は、ドレイン電極１０の長辺部分１４の下層側に設けられ、Ｚ方向においてドレイン電極１０の長辺部分１４に対向している。従って、連結部５４と、ドレイン電極１０と、後述する絶縁層１２２とにより、ドレイン電極１０側の付加容量Ｃａｄｄが構成されている。連結部５４は、ゲート電極引出し部５１〜５３をドレイン電極１０の長辺部分１４の長手方向（Ｘ方向）に接続している。
【００３０】
連結部６４は、ソース電極２０の長辺部分２４の下層側に設けられ、Ｚ方向においてソース電極２０の長辺部分２４に対向している。これにより、連結部６４と、ソース電極２０と、後述する絶縁層１２２とにより、ソース電極２０側の付加容量Ｃａｄｄが構成されている。連結部６４は、ゲート電極引出し部６１〜６３をソース電極２０の長辺部分２４の長手方向（Ｘ方向）に接続している。
【００３１】
このように、第１および第３のゲート電極４０Ａ，４０Ｃに付加容量Ｃａｄｄを接続することにより、大電力（大振幅）の信号が入力された際の耐電力特性を向上させることができ、回路動作を安定したものにすることが可能となる。連結部５４，６４のサイズ、主に図１に示したＹ方向の寸法を変えることにより、付加容量Ｃａｄｄの大きさを適宜調整することが可能となる。
【００３２】
ゲート電極引出し部５１〜５３，６１〜６３は、例えば、第１および第３のゲート電極４０Ａ，４０Ｃの折り返し部分４１〜４６の先端部または中央部に対向する位置に、ドレイン電極１０またはソース電極２０の長辺部分１４，２４を横断して設けられている。
【００３３】
ゲート電極引出し部５１は、第１のゲート電極４０Ａの折り返し部分４２と連結部５４とを繋いでいる。ゲート電極引出し部５２は、第１のゲート電極４０Ａの折り返し部分４４と連結部５４とを繋いでいる。ゲート電極引出し部５３は、第１のゲート電極４０Ａの折り返し部分４６と連結部５４とを繋いでいる。ゲート電極引出し部５１〜５３の平面形状は特に限定されるものではないが、例えば、第１のゲート電極４０Ａと連結部５４との間に直線状（Ｉ字状）に設けられている。
【００３４】
ゲート電極引出し部６１は、第３のゲート電極４０Ｃの折り返し部分４１と連結部６４とを繋いでいる。ゲート電極引出し部６２は、第３のゲート電極４０Ｃの折り返し部分４３と連結部６４とを繋いでいる。ゲート電極引出し部６３は、第３のゲート電極４０Ｃの折り返し部分４５と連結部６４とを繋いでいる。ゲート電極引出し部６１〜６３の平面形状は特に限定されるものではないが、例えば、第３のゲート電極４０Ｃと連結部６４との間に直線状（Ｉ字状）に設けられている。
【００３５】
ここで、ドレイン電極コンタクト部７４Ａ〜７４Ｃおよびソース電極コンタクト部８４Ａ〜８４Ｃは、平面形状においてゲート電極引出し部５１〜５３，６１〜６３を回避して配置されていることが好ましい。これにより、後述するように、電流成分の回り込みを少なくし、電流経路を短くして、抵抗成分の増加を回避することが可能となる。
【００３６】
また、ゲート電極引出し部５１〜５３，６１〜６３のＸ方向の幅は、狭いほうが好ましい。ドレイン電極コンタクト７４Ａ，７４Ｂ間のＸ方向距離、ドレイン電極コンタクト７４Ｂ，７４Ｃ間のＸ方向距離、ソース電極コンタクト８４Ａ，８４Ｂ間のＸ方向距離、およびソース電極コンタクト８４Ｂ，８４Ｃ間のＸ方向距離を狭くすることが可能となり、電流成分の回り込みを回避し、抵抗成分を低減することが可能となるからである。なお、ゲート電極引出し部５１〜５３，６１〜６３のＸ方向の幅は、抵抗低減の観点からはＹ方向で一定であることが好ましいが、インダクタンス成分が問題にならない程度であればＹ方向で異ならせることも可能である。
【００３７】
図２は、図１に示した半導体装置１−１をＩＩ−ＩＩ線で示すＸ−Ｚ平面で切断した断面構成を表したものである。図３は、図２とはＹ方向の位置が異なるＩＩＩ−ＩＩＩ線で示すＸ−Ｚ平面における断面構成を表したものである。図４は、図１に示した半導体装置１−１をＩＶ−ＩＶ線で示すＹ−Ｚ平面で切断した断面構成を表したものである。図５は、図４とはＸ方向の位置が異なるＶ−Ｖ線で示したＹ−Ｚ平面における断面構成を表したものである。
【００３８】
ドレイン電極１０，ソース電極２０およびゲート電極４０は、半導体層１００の上に設けられている。半導体層１００とドレイン電極１０またはソース電極２０との間には、絶縁層１２１，１２２が設けられている。半導体層１００とゲート電極４０との間には、絶縁層１２１が設けられている。ドレイン電極１０，ソース電極２０および絶縁層１２２の表面は、絶縁層１２３で覆われている。
【００３９】
ドレイン電極１０は、絶縁層１２１，１２２の上に設けられ、ドレイン電極用コンタクト部７１〜７３，７４Ａ〜７４Ｃ（図１参照。）により半導体層１００に接続されている。ドレイン電極用コンタクト部７１〜７３，７４Ａ〜７４Ｃは、絶縁層１２１，１２２に設けられた接続孔１２３Ｄ内に設けられている。
【００４０】
ソース電極２０は、絶縁層１２１，１２２の上に設けられ、ソース電極用コンタクト部８１〜８３，８４Ａ〜８４Ｃ（図１参照。）により半導体層１００に接続されている。ソース電極用コンタクト部８１〜８３，８４Ａ〜８４Ｃは、絶縁層１２１，１２２に設けられた接続孔１２３Ｓ内に設けられている。
【００４１】
ゲート電極４０は、絶縁層１２１の上に設けられ、ゲート電極用コンタクト部４１Ａ，４１Ｂ，４１Ｃにより半導体層１００に接続されている。ゲート電極用コンタクト部４１Ａ〜４１Ｃは、絶縁層１２１に設けられた接続孔１２１Ｇ内に設けられている。
【００４２】
半導体層１００は、例えば、ＩＩＩ−Ｖ族化合物半導体からなる基板１１１上に、各々化合物半導体材料からなるバッファ層１１２、下部障壁層１１３、チャネル層１１４、および上部障壁層１１５がこの順に積層された構成を有している。下部障壁層１１３内にはキャリア供給領域１１３Ａが設けられており、上部障壁層１１５内には、キャリア供給領域１１５Ａが設けられている。上部障壁層１１５の表面側には、低抵抗領域１１５Ｇが設けられている。すなわち、この半導体装置１−１は、例えば、ゲート電極４０とチャネル層１１４との間に上部障壁層１１５を備え、上部障壁層１１５内に逆導電型の低抵抗領域１１５Ｇを設けた、いわゆるＪＰＨＥＭＴ（Junction Pseudo‐morphic High Electron Mobility Transistor；接合型疑似格子整合型高電子移動度トランジスタ）である。
【００４３】
基板１１１は、例えば、半絶縁性の単結晶ＧａＡｓ基板やＩｎＰ基板により構成されている。バッファ層１１２は、例えば、不純物を添加しないＧａＡｓにより構成されている。下部障壁層１１３は、例えば、Ａｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。下部障壁層１１３内のキャリア供給領域１１３Ａは、例えば、ｎ型不純物としてシリコン（Ｓｉ）を含むＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。下部障壁層１１３のキャリア供給領域１１３Ａ以外の部分は、不純物が添加されていないか、低濃度のｎ型不純物またはｐ型不純物を含んでいてもよい。チャネル層１１４は、例えば、Ｉｎ0.2Ｇａ0.8Ａｓ混晶により構成されている。上部障壁層１１５は、例えば、Ａｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。上部障壁層１１５内のキャリア供給領域１１５Ａは、例えば、ｎ型不純物としてシリコン（Ｓｉ）を含むＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。上部障壁層１１５のキャリア供給領域１１５Ａ以外の部分は、不純物が添加されていないか、低濃度のｎ型不純物またはｐ型不純物を含んでいてもよい。低抵抗領域１１５Ｇは、チャネル層１１４を走行するキャリアとは逆導電型の不純物を含む。例えばキャリアが電子の場合、低抵抗領域１１５Ｇにはｐ型不純物が含まれている。
【００４４】
（等価回路）
図６は、この半導体装置１−１の等価回路を表したものである。この半導体装置１−１は、等価的に五つの電界効果トランジスタ（便宜的に第１の等価電界効果トランジスタ９−１，第２の等価電界効果トランジスタ９−２，第３の等価電界効果トランジスタ９−３，第４の等価電界効果トランジスタ９−４，第５の等価電界効果トランジスタ９−５と称する。）が並列に接続されたものと見ることが可能である。
【００４５】
第１の等価電界効果トランジスタ９−１は、ドレイン電極１０の櫛歯部分１１、ソース電極２０の櫛歯部分２１および第１ないし第３のゲート電極４０Ａ〜４０Ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。第２の等価電界効果トランジスタ９−２は、ドレイン電極１０の櫛歯部分１２、ソース電極２０の櫛歯部分２１および第１ないし第３のゲート電極４０Ａ〜４０Ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。第３の等価電界トランジスタ９−３は、ドレイン電極１０の櫛歯部分１２、ソース電極２０の櫛歯部分２２および第１ないし第３のゲート電極４０Ａ〜４０Ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。第４の等価電界効果トランジスタ９−４は、ドレイン電極１０の櫛歯部分１３、ソース電極２０の櫛歯部分２２および第１ないし第３のゲート電極４０Ａ〜４０Ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。第５の等価電界効果トランジスタ９−５は、ドレイン電極１０の櫛歯部分１３、ソース電極２０の櫛歯部分２３および第１ないし第３のゲート電極４０Ａ〜４０Ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。
【００４６】
第１ないし第５の等価電界効果トランジスタ９−１〜９−５の第２のゲート電極４０Ｂにおいては、各等価電界効果トランジスタ９−１〜９−５に応じて、インダクタンス成分Ｌ１３〜Ｌ１７が順に生じたと等価な回路となっている。第３のゲート電極４０Ｃにおいては、ゲート端子Ｇ３近傍にインダクタンス成分Ｌ２０が生じる。
【００４７】
そこで、例えば図７に示したように、ソース電極２０側の付加容量Ｃａｄｄの連結部６４と第３のゲート電極４０Ｃのゲート抵抗器Ｒｇ付近の部分とを、引き回しゲート電極４２により接続することが好ましい。このようにすることにより、図６に示したインダクタンス成分Ｌ２０については非常に小さくすることが可能である。引き回しゲート電極４２は、インダクタンス成分やインピーダンス成分が問題にならない程度の線幅を有することが好ましい。
【００４８】
（参照例１）
図８は、参照例１に係る半導体装置１−１Ｒの平面構成を表したものである。この参照例１は、複数のゲート電極引出し部５１，５２，６２，６３を、連結部５４，６４で接続することなく、互いに孤立した配置で設けるようにしたものである。この参照例１では、ゲート電極引出し部５１とドレイン電極１０の長辺部分１４との間に、ドレイン電極１０側の付加容量Ｃａｄｄ／２が形成される。ゲート電極引出し部５２とドレイン電極１０の長辺部分１４との間に、ドレイン電極１０側の付加容量Ｃａｄｄ／２が形成される。ゲート電極引出し部６２とソース電極２０の長辺部分２４との間に、ソース電極２０側の付加容量Ｃａｄｄ／２が形成される。ゲート電極引出し部６３とソース電極２０の長辺部分２４との間に、ソース電極２０側の付加容量Ｃａｄｄ／２が形成される。
【００４９】
図９は、参照例１の半導体装置１−１Ｒの等価回路を表したものである。参照例１では、ソース電極２０側の付加容量Ｃａｄｄ／２に対してはインダクタンス成分Ｌ８，Ｌ９，Ｌ１０が、ドレイン電極１０側の付加容量Ｃａｄｄ／２に対してはインダクタンス成分Ｌ１，Ｌ２が生じる。加えて、等価回路中には記載されていないが、インピーダンス成分も同様に生じている。これらの影響により、付加容量Ｃａｄｄ／２の効果が損なわれ、耐入力電力特性悪化、高調波歪特性悪化などの問題が引き起こされる。
【００５０】
加えて、図８には記載されていないが、ドレイン電極１０と半導体層１００との間、またはソース電極２０と半導体層１００との間には、両者を電気的に接続するためのコンタクト部が形成されている。このコンタクト部は、ドレイン電極１０（またはソース電極２０）と半導体層１００とを電気的につなげている。このコンタクト部とゲート電極４０とを平面的に重ねると、両者は電気的に導通してしまうため、両者は離して配置されている。
【００５１】
例えば、図１０に示したように、例えば、Ｙ方向のみにコンタクト部７１〜７３，８１〜８３が設けられているとする。この場合、例えば、ソース電極２０のコンタクト部８１からＸ方向に流れた電流成分は、直ちにコンタクト部７１よりドレイン電極１０へ引き出される（電流経路Ｐ１）。しかしながら、コンタクト部８１からＹ方向に流れた電流成分は、コンタクト部７１まで回り込んで流れ込む（電流経路Ｐ２）ため、抵抗成分が大きくなってしまうという問題がある。
【００５２】
あるいは、図１１に示したように、例えば、付加容量Ｃａｄｄ／２の外側にもコンタクト部７４，８４が設けられている可能性もある。この場合、例えば、ソース電極２０のコンタクト部８１からドレイン電極１０のコンタクト部７４へ電流が流れ込めば（電流経路Ｐ３）、電流経路Ｐ２よりは抵抗成分の増加を抑えることが可能であるが、電流経路Ｐ１と比較すると大きい。また、付加容量Ｃａｄｄ／２のサイズが大きくなり、コンタクト部７４，８４がゲート電極４０より離れた位置に設けられた場合には、電流経路Ｐ２を通して電流が流れることになり、抵抗成分は大きくなる。
【００５３】
更に、図１０および図１１のいずれの場合も、付加容量Ｃａｄｄ／２を大きくするためには、ゲート電極引出し部５１，５２，６２，６３の突出量を大きくすることが好ましい。その結果、付加容量Ｃａｄｄ／２を含めたＦＥＴサイズを小さくすることが難しくなる。
【００５４】
（本実施の形態と参照例１との対比）
本実施の形態では、図６の等価回路に示したように、参照例１において第３のゲート電極４０Ｃに生じていたインダクタンス成分Ｌ８，Ｌ９と、第１のゲート電極４０Ａに生じていたインダクタンス成分Ｌ１，Ｌ２とが解消されている。よって、第１および第３のゲート電極４０Ａ，４０Ｃに付加容量Ｃａｄｄを接続した場合に第１および第３のゲート電極４０に生じる抵抗成分およびインダクタンス成分の増大が抑えられている。
【００５５】
また、本実施の形態では、図１の平面図に示したように、ドレイン電極用引出し部７４Ａ〜７４Ｃ，８４Ａ〜８４Ｃは、平面形状においてゲート電極引出し部５１〜５３，６１〜６３を回避して配置されている。これにより、ドレイン電極１０の長辺部分１４においては、ドレイン電極用コンタクト部７４Ａ〜７４Ｃが、連結部５４よりもゲート電極４０側に配置されることになる。ソース電極２０の長辺部分２４においては、ソース電極用コンタクト部８４Ａ〜８４Ｃが、連結部６４よりもゲート電極４０側に配置されることになる。よって、ソース電極用コンタクト部８１〜８３からドレイン電極用コンタクト部７４Ａ〜７４Ｃに向かうＹ方向の電流経路が短くなり、抵抗成分が小さくなる。
【００５６】
＜第１の実施の形態の製造方法＞
この半導体装置１−１は、例えば、次のようにして製造することができる。
【００５７】
まず、基板１１１上に、各々化合物半導体材料からなるバッファ層１１２、下部障壁層１１３、チャネル層１１４、および上部障壁層１１５を順にエピタキシャル成長により形成し、半導体層１００を形成する（図２ないし図５参照。）。
【００５８】
次いで、半導体層１００上に接続孔１２１Ｇを有する絶縁層１２１を形成する。この接続孔１２１Ｇよりｐ型不純物を導入し、低抵抗領域１１５Ｇを形成する。この絶縁層１２１の上に第１ないし第３のゲート電極４０Ａ〜４０Ｃを形成すると共に、接続孔１２１Ｇ内にゲート電極用コンタクト部４１Ａ〜４１Ｃを形成する（図２参照。）。
【００５９】
このとき、第１のゲート電極４０Ａの折り返し部分４２，４４，４６からゲート電極引出し部５１〜５３を突出させて形成すると共に、このゲート電極引出し部５１〜５３を連結部５４で接続する（図１，図５参照。）。また、第３のゲート電極４０Ｃの折り返し部分４１，４３，４５からゲート電極引出し部６１〜６３を突出させて形成すると共に、このゲート電極引出し部６１〜６３を連結部６４で接続する（図１参照。）。
【００６０】
続いて、絶縁層１２１，第１ないし第３のゲート電極４０Ａ〜４０Ｃ，ゲート電極引出し部５１〜５３，６１〜６３の上に絶縁層１２２を形成し、絶縁層１２１，１２２に接続孔１２３Ｄ，１２３Ｓを形成する（図２ないし図４参照。）。なお図示しないが、この接続孔１２３Ｄ，１２３Ｓを形成する領域に、あらかじめオーミック接合された電極層を形成することで、コンタクト抵抗を低減する事が可能である。
【００６１】
そののち、絶縁層１２２の上にドレイン電極１０を形成すると共に、接続孔１２３Ｄ内にドレイン電極用コンタクト部７１〜７３，７４Ａ〜７４Ｃを形成する（図１，図２および図４参照。）。また、絶縁層１２２の上にソース電極２０を形成すると共に、接続孔１２３Ｓ内にソース電極用コンタクト部８１〜８３，８４Ａ〜８４Ｃを形成する（図１参照。）。これにより、ドレイン電極１０と、連結部５４と、絶縁層１２２とによりドレイン電極１０側の付加容量Ｃａｄｄが形成される（図１，図４および図５参照。）と共に、ソース電極２０と、連結部６４と、絶縁層１２２とによりソース電極２０側の付加容量Ｃａｄｄが形成される（図１参照。）。
【００６２】
続いて、ドレイン電極１０，ソース電極２０および絶縁層１２２の表面に絶縁層１２３を形成する（図２ないし図５参照。）。以上により、図１ないし図５に示した半導体装置１−１が完成する。
【００６３】
＜第１の実施の形態の作用＞
この半導体装置１−１では、第１のゲート電極４０Ａから突出する複数のゲート電極引出し部５１〜５３が、連結部５４により、ドレイン電極１０の櫛形の長辺の方向に接続されている。連結部５４は、ドレイン電極１０の櫛形の長辺に対向して設けられており、連結部５４とドレイン電極１０との間に付加容量Ｃａｄｄが形成されている。
【００６４】
同様に、第３のゲート電極４０Ｃから突出する複数のゲート電極引出し部６１〜６３が、連結部６４により、ソース電極２０の櫛形の長辺の方向に接続されている。連結部６４は、ソース電極２０の櫛形の長辺に対向して設けられており、連結部６４とソース電極２０との間に付加容量Ｃａｄｄが形成されている。
【００６５】
ここでは、複数のゲート電極引出し部５１〜５３，６１〜６３が、連結部５４，６４によりドレイン電極１０（またはソース電極２０）の櫛形の長辺の方向に接続されているので、複数のゲート電極引出し部５１〜５３，６１〜６３が、配線長が短く、幅の広い連結部５４，６４によって接続されている。よって、第１および第３のゲート電極４０Ａ，４０Ｃに付加容量Ｃａｄｄを接続した場合に第１および第３のゲート電極４０Ａ，４０Ｃに生じるインダクタンス成分、インピーダンス成分が非常に小さくなる。従って、この半導体装置１−１を後述するアンテナスイッチ回路に用いた場合に、耐入力電力特性が向上し、高調波歪特性も向上する。
【００６６】
更に、ドレイン電極１０側の複数のゲート電極引出し部５１〜５３が連結部５４によって接続されることにより一つに繋がった付加容量Ｃａｄｄが形成されていると共に、ソース電極２０側の複数のゲート電極引出し部６１〜６３が連結部６４によって接続されることにより一つに繋がった付加容量Ｃａｄｄが形成されている。よって、複数のゲート電極引出し部５１〜５３，６１〜６３の間の空きスペースがなくなって素子面積が効率的に使用され、レイアウト効率が高くなり、半導体装置１−１のサイズが縮小される。
【００６７】
このように本実施の形態では、第１および第３のゲート電極４０Ａ，４０Ｃから突出する複数のゲート電極引出し部５１〜５３，６１〜６３を設け、この複数のゲート電極引出し部５１〜５３，６１〜６３を、連結部５４，６４により、ドレイン電極１０（またはソース電極２０）の櫛形の長辺の方向に接続するようにしている。よって、第１および第３のゲート電極４０Ａ，４０Ｃに付加容量Ｃａｄｄを接続した場合に第１および第３のゲート電極４０Ａ，４０Ｃに生じる抵抗成分およびインダクタンス成分の増大を抑えることが可能となる。従って、この半導体装置１−１を後述するアンテナスイッチ回路に用いた場合に、回路動作を安定したものにすることが可能となり、耐入力電力特性の向上や高調波歪特性の向上が可能となる。
【００６８】
また、ゲート電極４０を二本以上設けるようにしたので、１本のゲート電極４０をもつシングルゲート構造のＦＥＴを多段接続する場合に比べてオーミック電極領域の面積を削減し、ＦＥＴサイズの縮小が可能となる。
【００６９】
更に、ドレイン電極用コンタクト部７４Ａ〜７４Ｃ，８４Ａ〜８４Ｃを、平面形状においてゲート電極引出し部５１〜５３，６１〜６３を回避して配置するようにしたので、電流成分の回り込みを少なくし、電流経路を短くして、抵抗成分の増加を回避することが可能となる。
【００７０】
なお、上記実施の形態では、付加容量Ｃａｄｄが、第１のゲート電極４０Ａのドレイン電極１０側および第３のゲート電極４０Ｃのソース電極２０側の両方に設けられている場合について説明した。しかしながら、付加容量Ｃａｄｄは、回路構成によっては第１のゲート電極４０Ａのドレイン電極１０側および第３のゲート電極４０Ｃのソース電極２０側のいずれか一方に設けられていてもよい。
【００７１】
また、上記実施の形態は、あらゆるＦＥＴに対して適用することが可能であり、半導体材料は、Ｓｉ系、ＧａＡｓ系、ＧａＮ系などであってもよいし、ＦＥＴ構造はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＪＦＥＴ（Junction Field Effect Transistor）、ＰＨＥＭＴ（Pseudo‐morphic High Electron Mobility Transistor）、ＪＰＨＥＭＴ、ＭＩＳＰＨＥＭＴ（Metal Insulator Semiconductor Pseudo‐morphic High Electron Mobility Transistor）、ＭＩＳＪＰＨＥＭＴ（Metal Insulator Semiconductor Junction Pseudo‐morphic High Electron Mobility Transistor）などであってもよい。
【００７２】
≪第２の実施の形態≫
（ドレイン電極およびソース電極に拡幅部を設ける例）
＜第２の実施の形態の構成＞
図１２は、本開示の第２の実施の形態に係る半導体装置１−２の平面構成を表したものである。図１３は、この半導体装置１−２をＸＩＩＩ−ＸＩＩＩ線で表すＸ−Ｚ平面で切断した断面構成を表したものである。図１４は、この半導体装置１−２をＸＩＶ−ＸＩＶ線で示すＹ−Ｚ平面で切断した断面構成を表したものである。
【００７３】
この半導体装置１−２が、図１を用いて説明した第１の実施の形態の半導体装置１−１と異なるところは、ドレイン電極１０およびソース電極２０が、平面形状においてゲート電極４０に近接する方向に拡張された拡幅部１５，２５を有していることにある。換言すれば、ドレイン電極１０の櫛歯部分１１〜１３およびソース電極２０の櫛歯部分２１〜２３の幅が第１の実施の形態よりも広くなっている。他の構成は第１の実施の形態と同様であり、また第１の実施の形態と同様にして製造することができる。
【００７４】
図１２ないし図１４では、拡幅部１５，２５が平面形状においてゲート電極４０と重なり合っていない場合を表している。しかしながら、図１５ないし図１７に示したように、拡幅部１５は、平面形状において第１のゲート電極４０Ａと重なり合っていてもよい。また、拡幅部２５は、平面形状において第３のゲート電極４０Ｃと重なり合っていてもよい。
【００７５】
＜第２の実施の形態の作用・効果＞
この半導体装置１−２では、ドレイン電極１０およびソース電極が、平面形状においてゲート電極４０に近接する方向に拡張された拡幅部１５，２５を有している。よって、ドレイン電極１０の櫛歯部分１１〜１３と第１のゲート電極４０Ａが近接し、両者の間に容量ＣSPLが生じる。また、ソース電極２０の櫛歯部分２１〜２３と第３のゲート電極４０Ｃとが近接し、両者の間に容量ＣSPLが生じる。この容量ＣSPLは等価回路的には図２のＣａｄｄと同様の効果を有するため、その分だけ付加容量Ｃａｄｄのサイズ、すなわち連結部５４，６４のサイズを小さくすることが可能となり、結果としてＦＥＴサイズをシュリンクすることが可能となる。更に、櫛歯部分１１〜１３，２１〜２３のＸ方向の幅が広くなるため、抵抗低減の効果も期待される。
【００７６】
なお、図示しないが、ドレイン電極１０側の連結部５４およびソース電極２０側の連結部６４のＹ方向の幅を太くするようにしてもよい。
【００７７】
また、本実施の形態では、付加容量Ｃａｄｄが、第１のゲート電極４０Ａのドレイン電極１０側および第３のゲート電極４０Ｃのソース電極２０側の両方に設けられている場合について説明した。しかしながら、付加容量Ｃａｄｄは、回路構成によっては、第１のゲート電極４０Ａのドレイン電極１０側および第３のゲート電極４０Ｃのソース電極２０側のいずれか一方に設けられていてもよい。
【００７８】
本実施の形態は、第１の実施の形態と組み合わせることも可能である。これにより、本第２実施形態の効果と合わせて、更に第１の実施の形態の効果を得ることが可能になる。
【００７９】
≪第３の実施の形態≫
（ゲート電極引出し部が、ドレイン電極またはソース電極の櫛歯部分と長辺部分との交差部に設けられている例）
＜第３の実施の形態の構成＞
図１８は、本開示の第３の実施の形態に係る半導体装置１−３の平面構成を表したものである。この半導体装置１−３が、図１を用いて説明した第１の実施の形態の半導体装置１−１と異なるところは、ゲート電極引出し部５１〜５３，６１〜６３が、ドレイン電極１０（またはソース電極２０）の櫛歯部分１１〜１３（または櫛歯部分２１〜２３）と長辺部分１４（または長辺部分２４）との交差部に設けられていることにある。他の構成は第１の実施の形態と同様である。
【００８０】
ゲート電極引出し部５１〜５３は、上述したように、ドレイン電極１０の櫛歯部分１１（または櫛歯部分１２，１３）と長辺部分１４との交差部に設けられている。ゲート電極引出し部６１〜６３は、上述したように、ソース電極２０の櫛歯部分２１（または櫛歯部分２２，２３）と長辺部分２４との交差部に設けられている。これにより、ドレイン電極用コンタクト部７４Ａ〜７４Ｃ（またはソース電極用コンタクト部８４Ａ〜８４Ｃ）と、第１のゲート電極４０Ａの折り返し部分４２，４４，４６（または第３のゲート電極４０Ｃの折り返し部分４１，４３，４５）とが並行配置される部分が長くなる。よって、ゲート電極の折り返し部分４１〜４６近傍における抵抗の増加を抑えることが可能となる。
【００８１】
ゲート電極引出し部５１は、第１のゲート電極４０Ａの折り返し部分４２と連結部５４とを繋いでいる。ゲート電極引出し部５２は、第１のゲート電極４０Ａの隣り合う二つの折り返し部分４２，４４と連結部５４とを繋いでいる。ゲート電極引出し部５３は、第１のゲート電極４０Ａの隣り合う二つの折り返し部分４４，４６と連結部５４とを繋いでいる。ゲート電極引出し部５１〜５３の平面形状は特に限定されるものではないが、例えば、Ｔ字状、Ｙ字状またはＬ字状などである。
【００８２】
ゲート電極引出し部６１は、第３のゲート電極４０Ｃの隣り合う二つの折り返し部分４１，４３と連結部６４とを繋いでいる。ゲート電極引出し部６２は、第３のゲート電極４０Ｃの隣り合う二つの折り返し部分４３，４５と連結部６４とを繋いでいる。ゲート電極引出し部６３は、第３のゲート電極４０Ｃの折り返し部分４５と連結部６４とを繋いでいる。ゲート電極引出し部６１〜６３の平面形状は特に限定されるものではないが、例えば、Ｔ字状またはＬ字状である。
【００８３】
ここで、ドレイン電極用コンタクト部７１〜７３，７４Ａ〜７４Ｃおよびソース電極用コンタクト部８１〜８３，８４Ａ〜８４Ｃは、平面形状においてゲート電極引出し部５１〜５３，６１〜６３を回避して配置されていることが好ましい。これにより、電流成分の回り込みを少なくし、抵抗成分の増加を回避することが可能となる。
【００８４】
＜第３の実施の形態の作用・効果＞
この半導体装置１−３では、ゲート電極引出し部５１〜５３が、ドレイン電極１０の櫛歯部分１１〜１３の各々と長辺部分１４との交差部に設けられている。また、ゲート電極引出し部６１〜６３が、ソース電極２０の櫛歯部分２１〜２３の各々と長辺部分２４との交差部に設けられている。よって、ゲート電極４０の折り返し部分４１〜４６近傍における抵抗の増加を抑制することが可能となる。
【００８５】
なお、本実施の形態では、付加容量Ｃａｄｄが、第１のゲート電極４０Ａのドレイン電極１０側および第３のゲート電極４０Ｃのソース電極２０側の両方に設けられている場合について説明した。しかしながら、付加容量Ｃａｄｄは、回路構成によっては第１のゲート電極４０Ａのドレイン電極１０側および第３のゲート電極４０Ｃのソース電極２０側のいずれか一方に設けられていてもよい。
【００８６】
本実施の形態は、第１の実施の形態への適用に限定されることはなく、第２の実施の形態と組み合わせることも可能である。これにより、本実施の形態の効果と合わせて、更に第２の実施の形態の効果を得ることが可能になる。
【００８７】
≪第４の実施の形態≫
（シングルゲート構造）
図１９は、本開示の第４の実施の形態に係る半導体装置１−４の平面構成を表したものである。この半導体装置１−４は、ゲート電極４０の本数が１本である（シングルゲート構造）ことを除いては、上記第１の実施の形態と同様の構成を有し、第１の実施の形態と同様にして製造することができる。
【００８８】
ゲート電極４０の本数が１本の場合には、付加容量Ｃａｄｄ（ゲート電極引出し部５１〜５３，６１〜６３および連結部５４，６４）は、ゲート電極４０のドレイン電極１０側およびソース電極２０側のいずれか一方に設ければ足りる。図１９は、付加容量Ｃａｄｄを、ゲート電極４０のドレイン電極１０側に設けた場合を表している。あるいは、回路構成によっては、図２０に示したように、付加容量Ｃａｄｄを、ゲート電極４０のソース電極２０側に設けることも可能である。
【００８９】
本実施の形態の半導体装置１−４の作用および効果は、第１の実施の形態と同様である。
【００９０】
本実施の形態は、第１の実施の形態への適用に限定されることはなく、第２または第３の実施の形態と組み合わせることも可能である。これにより、本実施の形態の効果と合わせて、更に第２または第３の実施の形態の効果を得ることが可能になる。
【００９１】
≪適用例≫
（アンテナスイッチ回路、無線通信装置）
以上の各実施の形態で説明した半導体装置１−１〜１−４は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がＵＨＦ（ultra high frequency）帯以上のもので効果が特に発揮される。
【００９２】
つまり、第１ないし第４の実施の形態で説明した、耐入力電力特性と高調波歪特性に優れた半導体装置１−１〜１−４を無線通信装置のアンテナスイッチに用いることにより、無線通信装置の小型化および低消費電力化を図ることが可能になる。特に、携帯通信端末においては、装置の小型化および低消費電力化による使用時間の延長により、携帯性の向上を図ることが可能になる。
【００９３】
図２１は、アンテナスイッチ回路の一例を表したものである。このアンテナスイッチ回路２−１は、携帯電話などの移動体通信システムに用いられるものであり、例えば、第１の端子ＩＮと、第２の端子ＩＯと、第３の端子ＯＵＴと、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とを有している。
【００９４】
第１の端子ＩＮは、送信信号が入力されるものである。第２の端子ＩＯは、アンテナに接続されている。第３の端子ＯＵＴは、アンテナで受信した受信信号を出力するものである。第１のスイッチング素子ＳＷ１は、第１の端子ＩＮと第２の端子ＩＯとの間に接続されている。第２のスイッチング素子ＳＷ２は、第２の端子ＩＯと第３の端子ＯＵＴとの間に接続されている。第１のスイッチング素子ＳＷ１および第２のスイッチング素子ＳＷ２の両方または一方は、第４の実施の形態に係る半導体装置１−４により構成されている。
【００９５】
第１の端子ＩＮと電源（この例では接地）との間には、第３のスイッチング素子ＳＷ３が接続されている。第３の端子ＯＵＴと電源（この例では接地）との間には、第４のスイッチング素子ＳＷ４が接続されている。第３のスイッチング素子ＳＷ３および第４のスイッチング素子ＳＷ４の両方または一方は、第４の実施の形態に係る半導体装置１−４により構成されている。
【００９６】
各半導体装置１−４においては、ゲート電極４０とドレイン電極１０との間、またはゲート電極４０とソース電極２０との間に付加容量Ｃａｄｄが接続されている。
【００９７】
このアンテナスイッチ回路２−１では、送信時、すなわち、無線通信装置の送信系から送信信号をアンテナへと出力する場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が非導通状態になる。このとき、送信信号が、第１の端子ＩＮから入力され、第１のスイッチング素子ＳＷ１を介して第２の端子ＩＯへと出力される。
【００９８】
受信時、すなわち、アンテナで受信した信号を無線通信装置の受信系へ入力させる場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が非導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が導通状態になる。このとき、アンテナで受信した受信信号が、第２の端子ＩＯから入力され、第２のスイッチング素子ＳＷ２を介して第３の端子ＯＵＴへと出力される。
【００９９】
図２２は、アンテナスイッチ回路の他の例を表したものである。このアンテナスイッチ回路２−２は、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４のうちの少なくとも一つを、例えば、第４の実施の形態に係る半導体装置１−４を多段接続（図２２では例えば２段接続）したものにより構成したものである。これにより、このアンテナスイッチ回路２−２では、耐電力性を向上させることが可能となる。
【０１００】
すなわち、第１のスイッチング素子ＳＷ１は、ソース電極２０とドレイン電極１０との間の一つのゲート電極４０を有する半導体装置１−４を複数個、直列接続したものである。第１のスイッチング素子ＳＷ１は、ソース電極２０、ゲート電極４０、ドレイン電極１０、ソース電極２０、ゲート電極４０、ドレイン電極１０がこの順に配列されたスタック構造をなしている。第２ないし第４のスイッチング素子ＳＷ２〜ＳＷ４も同様である。
【０１０１】
また、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４の各々においては、スタック構造の両端に位置する半導体装置１−４のソース電極２０側またはドレイン電極１０側に付加容量Ｃａｄｄが接続されている。
【０１０２】
図２３は、アンテナスイッチ回路の更に他の例を表したものである。このアンテナスイッチ回路２−３は、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４のうちの少なくとも一つを、例えば、第１ないし第３の実施の形態に係る半導体装置１−１〜１−３のいずれかにより構成したものである。これにより、このアンテナスイッチ回路２−３では、耐電力性を向上させることが可能となる。
【０１０３】
また、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４の各々においては、各半導体装置１−１〜１−３の複数のゲート電極４０のドレイン電極１０側およびソース電極２０側の少なくとも一方に付加容量Ｃａｄｄが接続されている。
【０１０４】
図２４は、アンテナスイッチ回路の更に他の例を表したものである。このアンテナスイッチ回路２−４は、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４を、例えば、第１ないし第３の実施の形態に係る半導体装置１−１〜１−３のいずれかを多段接続（図２４では例えば２段接続）したものにより構成したものである。これにより、このアンテナスイッチ回路２−４では、更に耐電力性を向上させることが可能となる。
【０１０５】
すなわち、第１のスイッチング素子ＳＷ１は、ソース電極２０とドレイン電極１０との間の二本以上のゲート電極４０を有するマルチゲート構造の半導体装置１−１〜１−３を複数個、直列接続したものである。第１のスイッチング素子ＳＷ１は、例えば、ソース電極２０、ゲート電極４０、ゲート電極４０、ゲート電極４０、ドレイン電極１０、ソース電極２０、ゲート電極４０、ゲート電極４０、ゲート電極４０、ドレイン電極１０がこの順に配列されたスタック構造をなしている。第２ないし第４のスイッチング素子ＳＷ２〜ＳＷ４も同様である。
【０１０６】
また、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４の各々においては、各半導体装置１−１〜１−３の複数のゲート電極４０のドレイン電極１０側およびソース電極２０側の少なくとも一方に付加容量Ｃａｄｄが接続されている。
【０１０７】
なお、ここでは図示しないが、第４の実施の形態に係るシングルゲート構造の半導体装置１−４と、第１ないし第３の実施の形態に係るマルチゲート構造の半導体装置１−１〜１−３とを備える回路構成を取ることも可能である。
【０１０８】
図２５は、無線通信装置の一例を表したものである。この無線通信装置３−１は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置３−１は、例えば、アンテナＡＮＴと、アンテナスイッチ回路２と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ−ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを有している。アンテナスイッチ回路２は、図２１ないし図２４に示したアンテナスイッチ回路２−１〜２−４のいずれかにより構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
【０１０９】
この無線通信装置３−１では、送信時、すなわち、無線通信装置３−１の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路３を介してアンテナＡＮＴへと出力される。
【０１１０】
受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路２および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
【０１１１】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【０１１２】
例えば、上記実施の形態では、例えば、ドレイン電極１０から複数のゲート電極引出し部５１〜５３が引き出され、この複数のゲート電極引出し部５１〜５３が連結部５４により接続されている場合について説明した。しかしながら、例えば、ドレイン電極１０から一つのゲート電極引出し部５１が引き出され、この一つのゲート電極引出し部５１に連結部５４が接続されていてもよい。
【０１１３】
例えば、上記実施の形態では、半導体装置１−１〜１−４、アンテナスイッチ回路２−１〜２−４、および無線通信装置３−１の構成を具体的に挙げて説明したが、半導体装置１−１〜１−４、アンテナスイッチ回路２−１〜２−４、および無線通信装置３−１は、図示した構成要素を全て備えるものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することも可能である。
【０１１４】
また、上記実施の形態において説明した各層の形状、材料および厚み、または成膜方法等は限定されるものではなく、他の形状、材料および厚みとしてもよく、または他の成膜方法としてもよい。
【０１１５】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
【０１１６】
なお、本技術は以下のような構成もとることができる。
（１）
互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極と、
前記ドレイン電極と前記ソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極と、
前記ゲート電極から突出する少なくとも一つのゲート電極引出し部と、
前記ドレイン電極および前記ソース電極のうち少なくとも一方に対向して設けられ、前記少なくとも一つのゲート電極引出し部を接続する連結部と
を備えた半導体装置。
（２）
前記ゲート電極は、二本以上設けられている
前記（１）記載の半導体装置。
（３）
前記複数のゲート電極引き出し部および前記連結部は、前記ゲート電極の前記ドレイン電極側および前記ゲート電極の前記ソース電極側のうち少なくとも一方の側に設けられている
前記（１）または（２）記載の半導体装置。
（４）
半導体層と、
前記半導体層と前記ドレイン電極とを接続するドレイン電極用コンタクト部と、
前記半導体層と前記ソース電極とを接続するソース電極用コンタクト部と
を更に備え、
前記ドレイン電極用コンタクト部および前記ソース電極用コンタクト部は、平面形状において前記ゲート電極引出し部を回避して配置されている
前記（１）ないし（３）のいずれかに記載の半導体装置。
（５）
前記ドレイン電極および前記ソース電極は、複数の櫛歯部分と長辺部分を有し、
前記ゲート電極引出し部は、前記ドレイン電極または前記ソース電極の前記長辺部分を横断して設けられている
前記（１）ないし（４）のいずれかに記載の半導体装置。
（６）
前記ドレイン電極および前記ソース電極は、複数の櫛歯部分と長辺部分とを有し、
前記ゲート電極引出し部は、前記ドレイン電極または前記ソース電極の前記複数の櫛歯部分のうちの一つと前記長辺部分との交差部に設けられている
前記（１）ないし（４）のいずれかに記載の半導体装置。
（７）
前記ドレイン電極および前記ソース電極の少なくとも一方は、平面形状において前記ゲート電極に近接する方向に拡張された拡幅部を有する
前記（１）ないし（６）のいずれかに記載の半導体装置。
（８）
前記拡幅部は、平面形状において前記ゲート電極と重なり合う
前記（１）ないし（７）のいずれかに記載の半導体装置。
（９）
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極と、
前記ドレイン電極と前記ソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極と、
前記ゲート電極から突出する少なくとも一つのゲート電極引出し部と、
前記ドレイン電極および前記ソース電極のうち少なくとも一方に対向して設けられ、前記少なくとも一つのゲート電極引出し部を接続する連結部と
を有するアンテナスイッチ回路。
（１０）
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、前記ゲート電極を、二本以上有する
前記（９）記載のアンテナスイッチ回路。
（１１）
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
前記（９）または（１０）記載のアンテナスイッチ回路。
（１２）
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
互いに噛み合う櫛形の平面形状をもつドレイン電極およびソース電極と、
前記ドレイン電極と前記ソース電極との間に設けられ、ミアンダ形の平面形状をもつゲート電極と、
前記ゲート電極から突出する少なくとも一つのゲート電極引出し部と、
前記ドレイン電極および前記ソース電極のうち少なくとも一方に対向して設けられ、前記少なくとも一つのゲート電極引出し部を接続する連結部と
を有する無線通信装置。
【０１１７】
１−１〜１−４…半導体装置、２−１〜２−４…アンテナスイッチ回路、３−１…無線通信装置、１０…ドレイン電極、１１〜１３，２１〜２３…櫛歯部分、１４，２４…長辺部分、２０…ソース電極、３０…隙間、４０…ゲート電極、５１〜５３，６１〜６３…ゲート電極引出し部、５４，６４…連結部、７１〜７３，７４Ａ〜７４Ｃ…ドレイン電極用コンタクト部、８１〜８３，８４Ａ〜８４Ｃ…ソース電極用コンタクト部、Ｃａｄｄ…付加容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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