(57)【要約】【課題】制御基板が誤作動を生じることを抑制できる記録装置を提供する。【解決手段】記録装置は、情報を相互に通信するメイン基板１１Ａ及びサブ基板１１Ｂを有し、メイン基板１１Ａからサブ基板１１Ｂへの情報の受信が有効とされている間はメイン基板１１Ａからサブ基板１１Ｂへの情報の送信を有効にするとともに、サブ基板１１Ｂからメイン基板１１Ａへの情報の受信が有効とされている間はサブ基板１１Ｂからメイン基板１１Ａへの情報の送信を有効にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
媒体に対する記録動作を制御する制御部を備えた記録装置であって、
前記制御部は、情報を相互に通信する第１の制御基板及び第２の制御基板を含んで構成されており、前記第１の制御基板から前記第２の制御基板への情報の受信が有効とされている間は前記第１の制御基板から前記第２の制御基板への情報の送信を有効にするとともに、前記第２の制御基板から前記第１の制御基板への情報の受信が有効とされている間は前記第２の制御基板から前記第１の制御基板への情報の送信を有効にすることを特徴とする記録装置。
【請求項２】
前記制御部は、各制御基板への電力の供給を開始するときには、前記第１の制御基板の情報の送信を有効にしたことを条件として前記第２の制御基板の情報の受信を有効にするとともに、前記第２の制御基板の情報の送信を有効にしたことを条件として前記第１の制御基板の情報の受信を有効にする請求項１に記載の記録装置。
【請求項３】
前記制御部は、各制御基板への電力の供給を開始するときには、前記第１の制御基板の情報の送信を有効にした後に前記第２の制御基板の情報の送信及び受信を有効にし、更に前記第１の制御基板の情報の受信を有効にする請求項２に記載の記録装置。
【請求項４】
前記制御部は、前記第２の制御基板の電源がオンになったことを条件として前記第１の制御基板の情報の受信を有効にする請求項３に記載の記録装置。
【請求項５】
前記制御部は、前記第１の制御基板が前記第２の制御基板に送信した信号に応じたフィードバック信号を前記第２の制御基板から受信した場合に、前記第２の制御基板の電源がオンである旨を判定する請求項４に記載の記録装置。
【請求項６】
前記制御部は、各制御基板への電力の供給を遮断するときには、前記第１の制御基板の情報の受信を無効にすることを条件として前記第２の制御基板の情報の送信を無効にするとともに、前記第２の制御基板の情報の受信を無効にすることを条件として前記第１の制御基板の情報の送信を無効にする請求項１〜５の何れか一項に記載の記録装置。
【請求項７】
前記制御部は、各制御基板への電力の供給を遮断するときには、前記第１の制御基板の情報の受信を無効にした後に前記第２の制御基板の情報の送信及び受信を無効にし、更に前記第１の制御基板の情報の送信を無効にする請求項６に記載の記録装置。
【請求項８】
前記制御部は、前記第２の制御基板の電源がオフになったことを条件として前記第１の制御基板の情報の送信を無効にする請求項７に記載の記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、媒体に対して記録を行う記録装置に関する。
【背景技術】
【０００２】
従来から、媒体に対して画像を形成することにより記録を行う記録装置が広く知られている（例えば、特許文献１参照）。こうした記録装置は、複数の制御基板を有しており、これらの制御基板は各種の情報を相互に通信可能となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２９２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記の記録装置では、電源の投入時に各々の制御基板のＣＰＵが起動するタイミングにずれがあり、一部の制御基板のＣＰＵが起動してから他の制御基板のＣＰＵが起動するまでの間にタイムラグが生じている。そのため、先に起動した制御基板のＣＰＵが上記のタイムラグの間に不定の信号を受信したときには、受信した不定の信号を他の制御基板から入力された指令信号と誤認識して誤作動を生じるおそれがあった。
【０００５】
なお、電源の遮断時に各々の制御基板のＣＰＵが停止するタイミングにずれがある場合にも、後に停止する制御基板のＣＰＵが不定の信号を受信して誤作動を生じるおそれがある点で上記と同様の課題を有している。
【０００６】
また、不定の信号を受信することに伴ってＣＰＵが誤作動を生じることを防止する機能としてフェイルセーフ機能を備えた制御基板を用いた場合であっても、上記と同様の課題を生じ得ることが実験的に知られている。
【０００７】
本発明は、このような実情に鑑みてなされたものであり、その目的は、制御基板が誤作動を生じることを抑制できる記録装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決する記録装置は、媒体に対する記録動作を制御する制御部を備えた記録装置であって、前記制御部は、情報を相互に通信する第１の制御基板及び第２の制御基板を含んで構成されており、前記第１の制御基板から前記第２の制御基板への情報の受信が有効とされている間は前記第１の制御基板から前記第２の制御基板への情報の送信を有効にするとともに、前記第２の制御基板から前記第１の制御基板への情報の受信が有効とされている間は前記第２の制御基板から前記第１の制御基板への情報の送信を有効にする。
【０００９】
上記構成によれば、第１の制御基板及び第２の制御基板のうち、一方の制御基板の情報の送信が無効とされたときには、他方の制御基板の情報の受信が既に無効とされる。そのため、各制御基板は、相手方の制御基板から不定の信号を受信しないため、この不定の信号に起因して誤作動を生じることが抑制される。
【００１０】
好ましい構成として、前記制御部は、各制御基板への電力の供給を開始するときには、前記第１の制御基板の情報の送信を有効にしたことを条件として前記第２の制御基板の情報の受信を有効にするとともに、前記第２の制御基板の情報の送信を有効にしたことを条件として前記第１の制御基板の情報の受信を有効にする。
【００１１】
上記構成によれば、第１の制御基板及び第２の制御基板は、相手方の制御基板の情報の送信が有効とされない限りは自己の情報の受信が有効とされない。そのため、第１の制御基板及び第２の制御基板は、電力の供給を開始する際に、一方の制御基板の情報の送信が無効とされたときに他方の制御基板の情報の受信が既に無効とされる構成が実現される。
【００１２】
好ましい構成として、前記制御部は、各制御基板への電力の供給を開始するときには、前記第１の制御基板の情報の送信を有効にした後に前記第２の制御基板の情報の送信及び受信を有効にし、更に前記第１の制御基板の情報の受信を有効にする。
【００１３】
上記構成によれば、第１の制御基板及び第２の制御基板は、電力の供給に伴って並行して起動しつつ、相手方の制御基板の情報の送信が有効とされない限りは自己の情報の受信が有効とはされない構成が実現される。そのため、第１の制御基板及び第２の制御基板は、起動時間が抑えられつつ誤作動を生じることが抑制される。
【００１４】
好ましい構成として、前記制御部は、前記第２の制御基板の電源がオンになったことを条件として前記第１の制御基板の情報の受信を有効にする。
【００１５】
上記構成によれば、第２の制御基板の電源がオンにならない限りは第１の制御基板の情報の受信が無効とされた状態が維持される。そのため、第１の制御基板は、第２の制御基板から不定の信号を受信することがより確実に抑えられるため、この不定の信号に起因して誤作動を生じることが更に抑制される。
【００１６】
好ましい構成として、前記制御部は、前記第１の制御基板が前記第２の制御基板に送信した信号に応じたフィードバック信号を前記第２の制御基板から受信した場合に、前記第２の制御基板の電源がオンである旨を判定する。
【００１７】
上記構成によれば、第１の制御基板は、第２の制御基板の電源がオンであるか否かを判定し、その判定結果に基づき自己の情報の受信を有効にするか否かを判断する。そのため、第１の制御基板は、第２の制御基板から不定の信号を受信することがより確実に抑えられるため、この不定の信号に起因して誤作動を生じることが更に抑制される。
【００１８】
好ましい構成として、前記制御部は、各制御基板への電力の供給を遮断するときには、前記第１の制御基板の情報の受信を無効にすることを条件として前記第２の制御基板の情報の送信を無効にするとともに、前記第２の制御基板の情報の受信を無効にすることを条件として前記第１の制御基板の情報の送信を無効にする。
【００１９】
上記構成によれば、第１の制御基板及び第２の制御基板は、自己の情報の受信が無効とされない限りは相手方の情報の送信が無効とされない。そのため、第１の制御基板及び第２の制御基板は、電力の供給を遮断する際に、一方の制御基板の情報の送信が無効とされたときに他方の制御基板の情報の受信が既に無効とされる構成が実現される。
【００２０】
好ましい構成として、前記制御部は、各制御基板への電力の供給を遮断するときには、前記第１の制御基板の情報の受信を無効にした後に前記第２の制御基板の情報の送信及び受信を無効にし、更に前記第１の制御基板の情報の送信を無効にする。
【００２１】
上記構成によれば、第１の制御基板及び第２の制御基板は、電力の供給の遮断に伴って並行して停止しつつ、自己の情報の受信が無効とされない限りは相手方の制御基板の情報の送信が無効とされない構成が実現される。そのため、第１の制御基板及び第２の制御基板は、停止時間が抑えられつつ誤作動を生じることが抑制される。
【００２２】
好ましい構成として、前記制御部は、前記第２の制御基板の電源がオフになったことを条件として前記第１の制御基板の情報の送信を無効にする。
【００２３】
上記構成によれば、第２の制御基板の電源がオフにならない限りは第１の制御基板の情報の送信が有効とされた状態が維持される。そのため、第２の制御基板は、第１の制御基板から不定の信号を受信することがより確実に抑えられるため、この不定の信号に起因して誤作動を生じることが更に抑制される。
【図面の簡単な説明】
【００２４】
【図１】記録装置の一実施の形態の制御構成を示す模式図。
【図２】同実施の形態の記録装置が電源装置からの電力の供給を開始した際に実行する処理ルーチンを示すフローチャート。
【図３】同実施の形態の記録装置が図２に示す処理ルーチンを実行する際のタイミングチャートであって、（ａ）は、第１のＣＰＵの電源端子に送信される信号電圧の推移を示すタイミングチャート、（ｂ）は、第１の入力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート、（ｃ）は、第１の出力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート、（ｄ）は、第２のＣＰＵの電源端子に送信される信号電圧の推移を示すタイミングチャート、（ｅ）は、第２の入力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート、（ｆ）は、第２の出力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート。
【図４】同実施の形態の記録装置が電源装置からの電力の供給を遮断した際に実行する処理ルーチンを示すフローチャート。
【図５】同実施の形態の記録装置が図４に示す処理ルーチンを実行する際のタイミングチャートであって、（ａ）は、第１のＣＰＵの電源端子に送信される信号電圧の推移を示すタイミングチャート、（ｂ）は、第１の入力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート、（ｃ）は、第１の出力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート、（ｄ）は、第２のＣＰＵの電源端子に送信される信号電圧の推移を示すタイミングチャート、（ｅ）は、第２の入力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート、（ｆ）は、第２の出力バッファーのイネーブル端子に送信される信号電圧の推移を示すタイミングチャート。
【発明を実施するための形態】
【００２５】
以下、記録装置の一実施の形態について図面を参照して説明する。
【００２６】
図１に示すように、記録装置は、媒体に対する記録動作を制御する制御部１０を備えている。制御部１０は、装置全体の動作を統括的に制御する第１の制御基板の一例としてのメイン基板１１Ａと、メイン基板１１Ａから送信される指令信号に基づき制御対象の動作を制御する第２の制御基板の一例としてのサブ基板１１Ｂとを含んで構成されている。
【００２７】
メイン基板１１Ａは、第１のＣＰＵ１３Ａと、二つの第１の出力バッファー１４Ａと、二つの第１の入力バッファー１５Ａとを備えている。第１の出力バッファー１４Ａの各々は、メイン基板１１Ａからサブ基板１１Ｂに指令信号を送信する。また、第１の出力バッファー１４Ａの各々は、スリーステートバッファーであって、第１のＣＰＵ１３Ａから信号線Ｓ１を通じて制御信号として送信されるイネーブル信号に応じてサブ基板１１Ｂへの指令信号の送信の可否が切り替わる。第１の入力バッファー１５Ａの各々は、メイン基板１１Ａの指令信号に応じたサブ基板１１Ｂからの応答信号を受信する。また、第１の入力バッファー１５Ａの各々は、スリーステートバッファーであって、第１のＣＰＵ１３Ａから信号線Ｓ２を通じて制御信号として送信されるイネーブル信号に応じてサブ基板１１Ｂからの応答信号の受信の可否が切り替わる。
【００２８】
サブ基板１１Ｂは、第２のＣＰＵ１３Ｂと、二つの第２の出力バッファー１４Ｂと、二つの第２の入力バッファー１５Ｂとを備えている。第２の出力バッファー１４Ｂの各々は、メイン基板１１Ａの指令信号に応じた応答信号を送信する。また、第２の出力バッファー１４Ｂの各々は、スリーステートバッファーであって、第１のＣＰＵ１３Ａから信号線Ｓ３を通じて制御信号として送信されるイネーブル信号に応じてメイン基板１１Ａへの応答信号の送信の可否が切り替わる。第２の入力バッファー１５Ｂの各々は、メイン基板１１Ａからの指令信号を受信する。また、第２の入力バッファー１５Ｂの各々は、スリーステートバッファーであって、第１のＣＰＵ１３Ａから信号線Ｓ３を通じて制御信号として送信されるイネーブル信号に応じてメイン基板１１Ａからの指令信号の受信の可否が切り替わる。
【００２９】
なお、信号線Ｓ３は、第１のＣＰＵ１３Ａから第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂに送信されるイネーブル信号を第１のＣＰＵ１３Ａにフィードバックするフィードバック回路を構成している。そして、信号線Ｓ３のうちサブ基板１１Ｂから第１のＣＰＵ１３Ａへの信号経路の途中位置には、第３の出力バッファー１６が介在している。第３の出力バッファー１６は、スリーステートバッファーであって、第２のＣＰＵ１３Ｂから信号線Ｓ４を通じて制御信号として送信されるイネーブル信号に応じて第１のＣＰＵ１３Ａへのイネーブル信号のフィードバックの可否が切り替わる。また、両基板１１Ａ，１１Ｂは、出力バッファー１４Ａ，１４Ｂ及び入力バッファー１５Ａ，１５Ｂとして差動バッファーを備えており、両基板１１Ａ，１１Ｂの間では差動信号を用いた情報の通信が行われる。
【００３０】
次に、本実施の形態の記録装置が電源装置からの電力の供給を開始した際に実行する処理ルーチンの概要について、図３に示すタイミングチャートを参照して説明する。
【００３１】
まず、図２に示すように、記録装置への電力の供給が開始されると、電源装置からメイン基板１１Ａの第１のＣＰＵ１３Ａに電源オン信号が入力される。すると、第１のＣＰＵ１３Ａは、第１の出力バッファー１４Ａに対して信号線Ｓ１を通じてイネーブル信号を送信する（ステップＳ１１）。その結果、メイン基板１１Ａは、第１の出力バッファー１４Ａからの信号の送信が有効となる（ステップＳ１２）。
【００３２】
続いて、第１のＣＰＵ１３Ａは、サブ基板１１Ｂの第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂに対して信号線Ｓ３を通じてイネーブル信号を送信する。すると、サブ基板１１Ｂは、第２の出力バッファー１４Ｂからの信号の送信が有効となるとともに、第２の入力バッファー１５Ｂへの信号の受信が有効となる（ステップＳ１３）。
【００３３】
この場合、サブ基板１１Ｂの第２のＣＰＵ１３Ｂに電源オン信号が未だに入力されていない状態では、第２のＣＰＵ１３Ｂから第３の出力バッファー１６に対して信号線Ｓ４を通じてイネーブル信号が送信されていない。そのため、第１のＣＰＵ１３Ａから第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂに対して信号線Ｓ３を通じてイネーブル信号が送信されたとしても、送信されたイネーブル信号が第３の出力バッファー１６を介して第１のＣＰＵ１３Ａにフィードバックされない。
【００３４】
その一方で、サブ基板１１Ｂの第２のＣＰＵ１３Ｂに電源オン信号が既に入力されている状態では、第２のＣＰＵ１３Ｂから第３の出力バッファー１６に対して信号線Ｓ４を通じてイネーブル信号が送信される。そのため、第１のＣＰＵ１３Ａから第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂに対して信号線Ｓ３を通じてイネーブル信号が送信されると、送信されたイネーブル信号が第３の出力バッファー１６を介して第１のＣＰＵ１３Ａにフィードバックされる。
【００３５】
すなわち、サブ基板１１Ｂは、第１のＣＰＵ１３Ａから第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂに対して信号線Ｓ３を通じてイネーブル信号が送信されたときには、サブ基板１１Ｂの電源がオンであることを前提としてイネーブル信号を第１のＣＰＵ１３Ａにフィードバックする。
【００３６】
そして、第１のＣＰＵ１３Ａは、サブ基板１１Ｂからイネーブル信号がフィードバックされたときには、第１の入力バッファー１５Ａに対して信号線Ｓ２を通じてイネーブル信号を送信する（ステップＳ１４）。その結果、メイン基板１１Ａは、第１の入力バッファー１５Ａへの情報の受信が有効となる（ステップＳ１５）。
【００３７】
具体的には、本実施の形態では、図３（ａ）に示すように、時刻ｔ１においてメイン基板１１Ａの第１のＣＰＵ１３Ａへの電力の供給が開始されるとともに、第１のＣＰＵ１３Ａの電源端子に電源オン信号が送信される。そして、図３（ｃ）に示すように、第１のＣＰＵ１３Ａに電源オン信号が入力されてから予め設定した時間が経過した時刻ｔ２において、第１のＣＰＵ１３Ａから第１の出力バッファー１４Ａのイネーブル端子にイネーブル信号が送信される。
【００３８】
続いて、図３（ｅ）に示すように、第１のＣＰＵ１３Ａに電源オン信号が送信されてから予め設定した時間が更に経過した時刻ｔ３において、第１のＣＰＵ１３Ａからサブ基板１１Ｂの第２の入力バッファー１５Ｂのイネーブル端子にイネーブル信号が送信される。また、図３（ｆ）に示すように、同時刻ｔ３において、第１のＣＰＵ１３Ａからサブ基板１１Ｂの第２の出力バッファー１４Ｂのイネーブル端子にイネーブル信号が送信される。
【００３９】
この場合、図３（ｄ）に示すように、時刻ｔ３においてサブ基板１１Ｂの第２のＣＰＵ１３Ｂへの電力の供給が開始されていない。そのため、第１のＣＰＵ１３Ａから第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂのイネーブル端子にイネーブル信号が送信されたとしても、送信されたイネーブル信号が第３の出力バッファー１６を介して第１のＣＰＵ１３Ａにフィードバックされない。そして、時刻ｔ４において第２のＣＰＵ１３Ｂへの電力の供給が開始されるとともに第２のＣＰＵ１３Ｂの電源端子に電源オン信号が送信されると、第２のＣＰＵ１３Ｂから第３の出力バッファー１６のイネーブル端子にイネーブル信号が送信される。その結果、第１のＣＰＵ１３Ａから第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂのイネーブル端子に送信されたイネーブル信号が第３の出力バッファー１６を介して第１のＣＰＵ１３Ａにフィードバックされるようになる。
【００４０】
そして、図３（ｂ）に示すように、第１のＣＰＵ１３Ａがサブ基板１１Ｂからフィードバックされたイネーブル信号を受信した後の時刻ｔ５において、第１のＣＰＵ１３Ａから第１の入力バッファー１５Ａのイネーブル端子にイネーブル信号が送信される。
【００４１】
次に、本実施の形態の記録装置が電源装置からの電力の供給を遮断した際に実行する処理ルーチンの概要について、図５に示すタイミングチャートを参照して説明する。
【００４２】
まず、図４に示すように、記録装置への電力の供給が遮断されると、電源装置からメイン基板１１Ａの第１のＣＰＵ１３Ａに電源オフ信号が入力される。すると、第１のＣＰＵ１３Ａは、第２のＣＰＵ１３Ｂに対して割り込み信号としてＮＭＩ（Non Maskable Interrupt）信号を送信した後に、第１の入力バッファー１５Ａに対する信号線Ｓ２を通じたイネーブル信号の送信を停止する（ステップＳ２１）。その結果、メイン基板１１Ａは、第１の入力バッファー１５Ａへの情報の受信が無効となる（ステップＳ２２）。
【００４３】
続いて、第１のＣＰＵ１３Ａは、サブ基板１１Ｂの第２の出力バッファー１４Ｂ及び第２の入力バッファー１５Ｂに対する信号線Ｓ３を通じたイネーブル信号の送信を停止する。すると、サブ基板１１Ｂは、第２の出力バッファー１４Ｂからの信号の送信が無効となるとともに、第２の入力バッファー１５Ｂへの信号の受信が無効となる（ステップＳ２３）。
【００４４】
その後、第１のＣＰＵ１３Ａは、第１の出力バッファー１４Ａに対する信号線Ｓ１を通じたイネーブル信号の送信を停止する。その結果、メイン基板１１Ａは、第１の出力バッファー１４Ａからの情報の送信が無効となる（ステップＳ２４）。
【００４５】
具体的には、本実施の形態では、図５（ａ）に示すように、時刻ｔ１１においてメイン基板１１Ａの第１のＣＰＵ１３Ａへの電力の供給が遮断されるとともに、第１のＣＰＵ１３Ａの電源端子に電源オフ信号が送信される。そして、図５（ｂ）に示すように、第１のＣＰＵ１３Ａに電源オフ信号が入力されてから予め設定した時間が経過した時刻ｔ１２において、第１のＣＰＵ１３Ａから第１の入力バッファー１５Ａのイネーブル端子へのイネーブル信号の送信が停止される。
【００４６】
続いて、図５（ｅ）に示すように、第１のＣＰＵ１３Ａに電源オフ信号が送信されてから予め設定した時間が更に経過した時刻ｔ１３において、第１のＣＰＵ１３Ａからサブ基板１１Ｂの第２の入力バッファー１５Ｂのイネーブル端子へのイネーブル信号の送信が停止される。また、図５（ｆ）に示すように、同時刻ｔ１３において、第１のＣＰＵ１３Ａからサブ基板１１Ｂの第２の出力バッファー１４Ｂのイネーブル端子へのイネーブル信号の送信が停止される。なお、図５（ｄ）に示すように、時刻ｔ１３においてサブ基板１１Ｂの第２のＣＰＵ１３Ｂへの電力の供給は遮断されておらず、第２のＣＰＵ１３Ｂの電源端子には電源オフ信号が送信されていない。
【００４７】
そして、図５（ｃ）に示すように、サブ基板１１Ｂの第２の入力バッファー１５Ｂ及び第２の出力バッファー１４Ｂのイネーブル端子へのイネーブル信号の送信が停止されてから予め設定した時間が経過した時刻ｔ１４において、第１のＣＰＵ１３Ａから第１の出力バッファー１４Ａのイネーブル端子へのイネーブル信号の送信が停止される。
【００４８】
なお、本実施の形態では、メイン基板１１Ａ及びサブ基板１１Ｂは、電源装置からの電力の供給が遮断されたとしても、各基板１１Ａ，１１Ｂが備える電解コンデンサー等に蓄えられた電力を用いて図４に示す処理ルーチンを継続して行う。
【００４９】
次に、本実施の形態の記録装置の作用について説明する。
【００５０】
さて、本実施の形態では、記録装置への電力の供給が開始されたとき、メイン基板１１Ａへの電源オン信号の入力に伴ってメイン基板１１Ａの動作が先に開始され、その後にサブ基板１１Ｂへの電源オン信号の入力に伴ってサブ基板１１Ｂの動作が開始される。
【００５１】
この場合、メイン基板１１Ａは、サブ基板１１Ｂの電源がオンであることを前提として第１の入力バッファー１５Ａへの情報の受信が有効となる。そして、電源がオンとされているサブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信が有効となった後に、メイン基板１１Ａの第１の入力バッファー１５Ａへの情報の受信が有効となる。すなわち、メイン基板１１Ａの第１の入力バッファー１５Ａへの情報の受信が有効とされている間はサブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信が有効となる。そのため、電源がオフとされているサブ基板１１Ｂの第２の出力バッファー１４Ｂからメイン基板１１Ａの第１の入力バッファー１５Ａに不定の信号が入力されない。したがって、メイン基板１１Ａは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００５２】
一方、サブ基板１１Ｂは、メイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が有効となった後に、サブ基板１１Ｂの第２の入力バッファー１５Ｂへの情報の受信が有効となる。すなわち、サブ基板１１Ｂの第２の入力バッファー１５Ｂへの情報の受信が有効とされている間はメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が有効となる。そのため、情報の送信が無効とされているメイン基板１１Ａの第１の出力バッファー１４Ａからサブ基板１１Ｂの第２の入力バッファー１５Ｂに不定の信号が入力されない。したがって、サブ基板１１Ｂは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００５３】
なお、本実施の形態において、記録装置への電力の供給が開始されたときに、サブ基板１１Ｂへの電源オン信号の入力に伴ってサブ基板１１Ｂの動作が先に開始され、その後にメイン基板１１Ａへの電源オン信号の入力に伴ってメイン基板１１Ａの動作が開始されることもあり得る。
【００５４】
この場合、メイン基板１１Ａは、サブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信が有効となった後に、第１の入力バッファー１５Ａへの情報の受信が有効となる。すなわち、メイン基板１１Ａの第１の入力バッファー１５Ａへの情報の受信が有効とされている間はサブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信が有効となる。そのため、情報の送信が無効とされているサブ基板１１Ｂの第２の出力バッファー１４Ｂからメイン基板１１Ａの第１の入力バッファー１５Ａに不定の信号が入力されない。したがって、メイン基板１１Ａは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００５５】
一方、サブ基板１１Ｂは、メイン基板１１Ａへの電源オン信号の入力に伴ってメイン基板１１Ａの動作が開始されない限り、第２の入力バッファー１５Ｂへの情報の受信が有効とはならない。そして、電源がオンとされているメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が有効となった後に、サブ基板１１Ｂの第２の入力バッファー１５Ｂへの情報の受信が有効となる。すなわち、サブ基板１１Ｂの第２の入力バッファー１５Ｂへの情報の受信が有効とされている間はメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が有効となる。そのため、電源がオフとされているメイン基板１１Ａの第１の出力バッファー１４Ａからサブ基板１１Ｂの第２の入力バッファー１５Ｂに不定の信号が入力されない。したがって、サブ基板１１Ｂは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００５６】
すなわち、本実施の形態では、メイン基板１１Ａ及びサブ基板１１Ｂのうち何れの基板が先に動作を開始したとしても、メイン基板１１Ａ及びサブ基板１１Ｂの双方が相手方の基板から不定の信号を受信することはなく、この不定の信号の受信に起因して誤作動を起こすことが回避される。
【００５７】
また、本実施の形態では、記録装置への電力の供給が遮断されたとき、メイン基板１１Ａへの電源オフ信号の入力に伴ってメイン基板１１Ａの動作が先に停止され、その後にサブ基板１１Ｂへの電源オフ信号の入力に伴ってサブ基板１１Ｂの動作が停止される。
【００５８】
この場合、メイン基板１１Ａは、第１の入力バッファー１５Ａへの情報の受信が無効となった後にサブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信が無効となる。すなわち、メイン基板１１Ａの第１の入力バッファー１５Ａへの情報の受信が有効とされている間はサブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信が有効となる。そのため、情報の送信が無効とされているサブ基板１１Ｂの第２の出力バッファー１４Ｂからメイン基板１１Ａの第１の入力バッファー１５Ａに不定の信号が入力されない。したがって、メイン基板１１Ａは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００５９】
一方、サブ基板１１Ｂは、第２の入力バッファー１５Ｂへの情報の受信が無効となった後にメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が無効となる。すなわち、サブ基板１１Ｂの第２の入力バッファー１５Ｂへの情報の受信が有効とされている間はメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が有効となる。そのため、情報の送信が無効とされているメイン基板１１Ａの第１の出力バッファー１４Ａからサブ基板１１Ｂの第２の入力バッファー１５Ｂに不定の信号が入力されない。したがって、サブ基板１１Ｂは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００６０】
なお、本実施の形態において、記録装置への電力の供給が遮断されたときに、サブ基板１１Ｂへの電源オフ信号の入力に伴ってサブ基板１１Ｂの動作が先に停止され、その後にメイン基板１１Ａへの電源オフ信号の入力に伴ってメイン基板１１Ａの動作が停止されることもあり得る。
【００６１】
この場合、メイン基板１１Ａは、メイン基板１１Ａへの電源オフ信号の入力に伴って第１の入力バッファー１５Ａへの情報の受信が無効となる。そして、メイン基板１１Ａは、第１の入力バッファー１５Ａへの情報の受信が無効とならない限りは、第１のＣＰＵ１３Ａからサブ基板１１Ｂの第２の出力バッファー１４Ｂへのイネーブル信号の送信が停止されず、第２の出力バッファー１４Ｂからの情報の送信が無効とはならない。すなわち、メイン基板１１Ａの第１の入力バッファー１５Ａへの情報の受信が有効とされている間はサブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信が有効となる。そのため、情報の送信が無効とされているサブ基板１１Ｂの第２の出力バッファー１４Ｂからメイン基板１１Ａの第１の入力バッファー１５Ａに不定の信号が入力されない。したがって、メイン基板１１Ａは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００６２】
一方、サブ基板１１Ｂは、メイン基板１１Ａへの電源オフ信号の入力に伴って第１のＣＰＵ１３Ａからサブ基板１１Ｂの第２の入力バッファー１５Ｂへのイネーブル信号の送信が停止されることにより、第２の入力バッファー１５Ｂへの情報の受信が無効となる。そして、サブ基板１１Ｂは、第２の入力バッファー１５Ｂへの情報の受信が無効とならない限りは、メイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が無効とはならない。すなわち、サブ基板１１Ｂの第２の入力バッファー１５Ｂへの情報の受信が有効とされている間はメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信が有効となる。そのため、情報の送信が無効とされているメイン基板１１Ａの第１の出力バッファー１４Ａからサブ基板１１Ｂの第２の入力バッファー１５Ｂに不定の信号が入力されない。したがって、サブ基板１１Ｂは、この不定の信号の受信に起因してスタートビット等の指令信号を誤認識することにより誤作動を起こすことが回避される。
【００６３】
また、本実施の形態では、記録装置への電力の供給が開始されたとき、メイン基板１１Ａ及びサブ基板１１Ｂの起動が並行して行われる。そのため、メイン基板１１Ａ及びサブ基板１１Ｂのうち、一方の基板の起動が完了してから他方の基板の起動が開始する場合のように双方の基板の起動が順次行われる構成と比較して、装置全体の起動に要する時間が短縮される。
【００６４】
また同様に、本実施の形態では、記録装置への電力の供給が遮断されたときに、メイン基板１１Ａ及びサブ基板１１Ｂの停止が並行して行われる。そのため、メイン基板１１Ａ及びサブ基板１１Ｂのうち、一方の基板の停止が完了してから他方の基板の停止が開始する場合のように双方の基板の停止が順次行われる場合と比較して、装置全体の停止に要する時間が短縮される。
【００６５】
以上説明したように、上記実施の形態によれば、以下に示す効果が得られる。
【００６６】
（１）メイン基板１１Ａ及びサブ基板１１Ｂのうち、一方の基板の情報の送信が無効とされたときには、他方の基板の情報の受信が既に無効とされる。そのため、各基板１１Ａ，１１Ｂは、相手方の基板から不定の信号を受信しないため、この不定の信号に起因して誤作動を生じることが抑制される。
【００６７】
（２）メイン基板１１Ａ及びサブ基板１１Ｂは、相手方の基板の情報の送信が有効とされない限りは自己の情報の受信が有効とされない。そのため、メイン基板１１Ａ及びサブ基板１１Ｂは、電力の供給を開始する際に、一方の基板の情報の送信が無効とされたときに他方の基板の情報の受信が既に無効とされる構成が実現される。
【００６８】
（３）メイン基板１１Ａ及びサブ基板１１Ｂは、電力の供給に伴って並行して起動しつつ、相手方の基板の情報の送信が有効とされない限りは自己の情報の受信が有効とはされない構成が実現される。そのため、メイン基板１１Ａ及びサブ基板１１Ｂは、起動時間が抑えられつつ誤作動を生じることが抑制される。
【００６９】
（４）サブ基板１１Ｂの電源がオンにならない限りはメイン基板１１Ａの情報の受信が無効とされた状態が維持される。そのため、メイン基板１１Ａは、サブ基板１１Ｂから不定の信号を受信することがより確実に抑えられるため、この不定の信号に起因して誤作動を生じることが更に抑制される。
【００７０】
（５）メイン基板１１Ａは、サブ基板１１Ｂからのイネーブル信号のフィードバックの有無に基づきサブ基板１１Ｂの電源がオンであるか否かを判定し、その判定結果に基づき自己の情報の受信を有効にするか否かを判断する。そのため、メイン基板１１Ａは、サブ基板１１Ｂから不定の信号を受信することがより確実に抑えられるため、この不定の信号に起因して誤作動を生じることが更に抑制される。
【００７１】
（６）メイン基板１１Ａ及びサブ基板１１Ｂは、自己の情報の受信が無効とされない限りは相手方の情報の送信が無効とされない。そのため、メイン基板１１Ａ及びサブ基板１１Ｂは、電力の供給を遮断する際に、一方の基板の情報の送信が無効とされたときに他方の基板の情報の受信が既に無効とされる構成が実現される。
【００７２】
（７）メイン基板１１Ａ及びサブ基板１１Ｂは、電力の供給の遮断に伴って並行して停止しつつ、自己の情報の受信が無効とされない限りは相手方の基板の情報の送信が無効とされない構成が実現される。そのため、メイン基板１１Ａ及びサブ基板１１Ｂは、停止時間が抑えられつつ誤作動を生じることが抑制される。
【００７３】
なお、上記実施の形態は、以下のような形態にて実施することもできる。
【００７４】
・上記実施の形態において、メイン基板１１Ａの第１のＣＰＵ１３Ａは、サブ基板１１Ｂの第２のＣＰＵ１３Ｂとの間で通信される情報に基づき、サブ基板１１Ｂの電源がオン又はオフである旨を判定してもよい。
【００７５】
この場合、記録装置への電力の供給が遮断されたとき、メイン基板１１Ａの第１のＣＰＵ１３Ａは、サブ基板１１Ｂの電源がオフとなったことを条件としてメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信を無効にしてもよい。この構成では、サブ基板１１Ｂの電源がオフにならない限りはメイン基板１１Ａの情報の送信が有効とされた状態が維持される。そのため、サブ基板１１Ｂは、メイン基板１１Ａから不定の信号を受信することがより確実に抑えられるため、この不定の信号に起因して誤作動を生じることが更に抑制される。
【００７６】
・上記実施の形態において、記録装置への電力の供給が遮断されたとき、まず、メイン基板１１Ａが第１の入力バッファー１５Ａへの情報の受信を無効にした上でサブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信を無効にしてもよい。そしてその後に、サブ基板１１Ｂが第２の入力バッファー１５Ｂへの情報の受信を無効にした上でメイン基板１１Ａの第１の出力バッファー１４Ａからの情報の送信を無効にしてもよい。
【００７７】
・上記実施の形態において、記録装置への電力の供給が開始されたとき、メイン基板１１Ａの第１のＣＰＵ１３Ａは、サブ基板１１Ｂの第２の出力バッファー１４Ｂからの情報の送信を有効にした後であれば、サブ基板１１Ｂの電源がオンになったか否かを判定せずにメイン基板１１Ａの第１の入力バッファー１５Ａへの情報の受信を有効にしてもよい。
【００７８】
・上記実施の形態において、記録装置への電力の供給が開始されたとき、まず、メイン基板１１Ａが第１の出力バッファー１４Ａからの情報の送信を有効にした上でサブ基板１１Ｂの第２の入力バッファー１５Ｂへの情報の受信を有効にしてもよい。そしてその後に、サブ基板１１Ｂが第２の出力バッファー１４Ｂからの情報の送信を有効にした上でメイン基板１１Ａの第１の入力バッファー１５Ａへの情報の受信を有効にしてもよい。
【符号の説明】
【００７９】
１０…制御部、１１Ａ…第１の制御基板の一例としてのメイン基板、１１Ｂ…第２の制御基板の一例としてのサブ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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