(57)【要約】【課題】酸化物半導体にチャネルが形成されるトランジスタに安定した電気特性を付与する。または、酸化物半導体にチャネルが形成されるトランジスタのしきい値電圧の変動を抑制する。または、酸化物半導体にチャネルが形成されるｎチャネル型のトランジスタにおいて正のしきい値電圧を有する、ノーマリーオフ型のスイッチング素子を適用する。【解決手段】半導体層と、半導体層と重なるゲート電極と、半導体層及びゲート電極の間に位置する第１のゲート絶縁層と、第１のゲート絶縁層及びゲート電極との間に位置する第２のゲート絶縁層と、を有する半導体装置とする。さらに、第１のゲート絶縁層は、窒素の含有量が５原子％以下の酸化物を含み、第２のゲート絶縁層は、電荷捕獲準位を有する構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層と重なるゲート電極と、
前記半導体層及び前記ゲート電極の間に位置する第１のゲート絶縁層と、
前記第１のゲート絶縁層及び前記ゲート電極との間に位置する第２のゲート絶縁層と、を有し、
前記半導体層は、酸化物半導体を含み、
前記第１のゲート絶縁層は、窒素の含有量が５原子％以下の酸化物を含み、
前記第２のゲート絶縁層は、電荷捕獲準位を有する、
半導体装置。
【請求項２】
前記第２のゲート絶縁層は、前記電荷捕獲準位に電子が捕獲され、負に荷電した、
請求項１に記載の、半導体装置。
【請求項３】
前記第２のゲート絶縁層は、酸化ハフニウムを含む、
請求項１または請求項２に記載の、半導体装置。
【請求項４】
前記第１のゲート絶縁層は、酸化シリコンを含む、
請求項１乃至請求項３のいずれか一に記載の、半導体装置。
【請求項５】
半導体層と、
前記半導体層と重なるゲート電極と、
前記半導体層及び前記ゲート電極の間に位置する第１のゲート絶縁層と、
前記第１のゲート絶縁層と前記ゲート電極との間に位置する第２のゲート絶縁層と、を有し、
前記半導体層は、酸化物半導体を含み、
前記第１のゲート絶縁層は、窒素の含有量が５原子％以下の酸化シリコンを含んで構成され、
前記第２のゲート絶縁層は、酸化ハフニウムを含んで構成され、且つ負に荷電した、
半導体装置。
【請求項６】
半導体層と、
前記半導体層と重なるゲート電極と、
前記半導体層及び前記ゲート電極との間に位置する第１のゲート絶縁層と、
前記第１のゲート絶縁層と前記ゲート電極との間に位置する第２のゲート絶縁層と、を有し、
前記半導体層は、酸化物半導体を含み、
前記第１のゲート絶縁層は、窒素の含有量が５原子％以下の酸化シリコンを含んで構成され、
前記第２のゲート絶縁層は、酸化ハフニウムを含んで構成され、
しきい値電圧が０Ｖ以上である、
半導体装置。
【請求項７】
前記半導体層は、第１の酸化物層と、前記半導体層と前記ゲート絶縁層との間に位置する第２の酸化物層と、に挟持され、
前記第１の酸化物層及び前記第２の酸化物層は、前記半導体層に含まれる金属元素を一種以上含む、
請求項１乃至請求項６のいずれか一に記載の、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
半導体層を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル形成領域として適用可能であることが確認されている（非特許文献１）。非特許文献１では、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成される酸化物半導体層上に接してゲート絶縁層として用いる酸化ハフニウム層と、酸化ハフニウム層上に接してゲート電極層として用いるインジウムスズ酸化物層と、を有するトップゲート構造のトランジスタが開示されている。
【０００５】
シリコン半導体を用いたトランジスタでは、しきい値電圧を制御する手段として、チャネルが形成される領域に導電性を付与する不純物元素を添加する方法（チャネルドーピング）が知られている。
【０００６】
一方、酸化物半導体を用いたトランジスタでは、酸化物半導体中に酸素欠損が存在する場合、その一部がドナーとなり、キャリアである電子を放出することが知られている。キャリアである電子が放出されると、ゲートに電圧を印加しなくてもトランジスタにチャネルが形成され、しきい値電圧がマイナス方向に変動する。酸化物半導体に含まれる酸素欠損を完全に取り除くことは困難であるため、酸化物半導体を用いたトランジスタのしきい値電圧の制御も困難であり、ノーマリーオン型の電気特性となりやすい。
【０００７】
酸化物半導体を用いたトランジスタのしきい値電圧のマイナス方向への変動を抑制するための方法が研究されているが、しきい値電圧をプラス方向へ変動させるための方法が確立されているとは言い難い。
【０００８】
ところで、シリコン半導体を有するＭＩＳ構造において、半導体層上に形成された絶縁層内に存在するトラップセンターが負の電荷を捕獲することで、フラットバンド電圧がプラス方向にシフト（変動）することが知られており、トラップセンターとして金属のクラスタが報告されている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ｋ．  Ｕｅｄａ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｆａｂｒｉｃａｔｅｄ  ｉｎ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｔｒａｎｓｐａｒｅｎｔ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献２】山崎舜平，絶縁膜中のクラスタに関する一考察，１９７１年（昭和４６年）春季第１８回応用物理学関係連合学術講演予稿集，日本，第２分冊，ｐ１２４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
トランジスタのチャネル形成領域に酸化物半導体を適用する場合、酸化物半導体に接して設けられる絶縁層がトラップセンターとなる金属のクラスタを含むと、該トラップセンターに電荷が捕獲されることによりしきい値電圧をプラス方向に変動させることができる。しかしながら、金属のクラスタによって捕獲された電荷は再結合が容易に起こり、安定な固定電荷とはなりえない。
【００１１】
そこで、本発明の一態様では、トランジスタに安定した電気特性を付与することを課題の一とする。または、酸化物半導体にチャネルが形成されるトランジスタに安定した電気特性を付与することを課題の一とする。または、酸化物半導体にチャネルが形成されるトランジスタのしきい値電圧の変動を抑制することを課題の一とする。または、酸化物半導体にチャネルが形成されるｎチャネル型のトランジスタにおいて正のしきい値電圧を有する、ノーマリーオフ型のスイッチング素子を適用することを課題の一とする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、半導体層と、半導体層と重なるゲート電極と、半導体層及びゲート電極の間に位置する第１のゲート絶縁層と、第１のゲート絶縁層及びゲート電極との間に位置する第２のゲート絶縁層と、を有し、第１のゲート絶縁層は、窒素の含有量が５原子％以下の酸化物を含み、第２のゲート絶縁層は、電荷捕獲準位を有する、半導体装置である。
【００１４】
また、上記第２のゲート絶縁層は、電荷捕獲準位に電子が捕獲され、負に荷電した状態であることが好ましい。
【００１５】
また、上記第２のゲート絶縁層は、酸化ハフニウムを含むことが好ましい。
【００１６】
また、上記第１のゲート絶縁層は、酸化シリコンを含むことが好ましい。
【００１７】
また、本発明の他の一態様は、半導体層と、半導体層と重なるゲート電極と、半導体層及びゲート電極の間に位置する第１のゲート絶縁層と、第１のゲート絶縁層とゲート電極との間に位置する第２のゲート絶縁層と、を有し、第１のゲート絶縁層は、窒素の含有量が５原子％以下の酸化シリコンを含んで構成され、第２のゲート絶縁層は、酸化ハフニウムを含んで構成され、且つ負に荷電した、半導体装置である。
【００１８】
また、本発明の他の一態様は、半導体層と、半導体層と重なるゲート電極と、半導体層及びゲート電極との間に位置する第１のゲート絶縁層と、第１のゲート絶縁層とゲート電極との間に位置する第２のゲート絶縁層と、を有し、第１のゲート絶縁層は、窒素の含有量が５原子％以下の酸化シリコンを含んで構成され、第２のゲート絶縁層は、酸化ハフニウムを含んで構成され、しきい値電圧が０Ｖ以上である、半導体装置である。
【００１９】
また、上記いずれかの態様において、半導体層は、酸化物半導体を含んで構成されることが好ましい。またこのとき特に、半導体層は、第１の酸化物層と、半導体層とゲート絶縁層との間に位置する第２の酸化物層と、に挟持される構成とすることが好ましく、第１の酸化物層及び第２の酸化物層は、半導体層に含まれる金属元素を一種以上含むことが好ましい。
【発明の効果】
【００２０】
本発明の一態様によって、酸化物半導体にチャネルが形成されるトランジスタに安定した電気特性を付与することができる。又は、本発明の一態様によって、酸化物半導体にチャネルが形成されるトランジスタのしきい値電圧の変動を抑制することができる。又は、本発明の一態様によって、酸化物半導体にチャネルが形成されるｎチャネル型のトランジスタにおいて正のしきい値電圧を有する、ノーマリーオフ型のスイッチング素子を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態に係る、半導体装置に含まれる積層構造の概略図。
【図２】実施の形態に係る、半導体装置の構成例。
【図３】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図４】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図５】実施の形態に係る、半導体装置の構成例。
【図６】実施の形態に係る、半導体装置の構成例。
【図７】実施の形態に係る、半導体装置の構成例。
【図８】実施の形態に係る、成膜装置の構成例。
【図９】実施の形態に係る、半導体装置の構成例。
【図１０】実施の形態に係る、トランジスタ特性、ＴＤＳ分析結果及びＥＳＲシグナル。
【図１１】実施の形態に係る、ｃ−ＳｉＯ２の結晶モデル。
【図１２】実施の形態に係る、最適化後の原子配置および構造パラメータ。
【図１３】実施の形態に係る、最適化後の原子配置および構造パラメータ。
【図１４】実施の形態に係る、最適化後の原子配置および構造パラメータ。
【図１５】実施の形態に係る、最適化後の原子配置。
【図１６】実施の形態に係る、バンドダイアグラム。
【図１７】実施の形態に係る、ＥＳＲシグナル。
【図１８】実施の形態に係る、クラスタモデル。
【図１９】実施の形態に係る、メカニズムを説明する図。
【図２０】実施の形態に係る、ＣＰＭ測定結果。
【図２１】実施の形態に係る、半導体装置の断面図及び回路図。
【図２２】実施の形態に係る、記憶装置の構成例。
【図２３】実施の形態に係る、ＲＦＩＤタグの構成例。
【図２４】実施の形態に係る、ＣＰＵの構成例。
【図２５】実施の形態に係る、記憶素子の回路図。
【図２６】実施の形態に係る、電子機器。
【図２７】実施の形態に係る、ＲＦＩＤの使用例。
【発明を実施するための形態】
【００２２】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２５】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置に含まれる積層構造について図１を参照して説明する。
【００２７】
本発明の一態様は、酸化物半導体にチャネルが形成されるトランジスタにおいて、酸化物半導体層と重なるゲート絶縁層が、所定量の負の固定電荷、及び／又は負の電荷を捕獲する電荷捕獲準位（トラップセンター）を含んでなることを技術思想とする。トランジスタのゲート絶縁層として、所定量の負の固定電荷を有する絶縁層を適用することで、ゲート電極層に電圧を印加しない状態においても、チャネルが形成される領域には負の電界が常に重畳していることとなる。すなわち、チャネルを形成するためにはゲート電極層に印加する電圧を高める必要があり、結果としてトランジスタのしきい値電圧をプラス方向に変動（シフト）させることが可能となる。さらに、本発明の一態様に係るトランジスタは、ゲート絶縁層に含まれる負の固定電荷、及び／又は負の電荷を捕獲する電荷捕獲準位が、酸化物半導体層と離間して存在する構成を有する。これによって、電荷捕獲準位に捕獲された負の電荷が酸化物半導体層へと放出（注入）されることを抑制することができる。
【００２８】
［半導体装置に含まれる積層構造］
図１（Ａ１）及び（Ａ２）に、本発明の一態様の半導体装置に含まれる積層構造の概念図を示す。
【００２９】
図１（Ａ１）は、酸化物半導体層１０４と、酸化物半導体層１０４上に設けられ、電荷捕獲準位１０７を含むゲート絶縁層１０８と、ゲート絶縁層１０８を介して酸化物半導体層１０４と重なるゲート電極層１１０を有する積層構造である。ゲート絶縁層１０８に含まれる電荷捕獲準位１０７は、酸化物半導体層１０４とは離間して存在している。また、図１（Ａ１）に示す積層構造を形成後、半導体装置の使用温度若しくは保管温度よりも高い温度、又は、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下の下で、ゲート電極層１１０の電位をソースやドレイン（図示せず）の電位より高い状態を１秒以上、代表的には１分以上維持することで、ゲート絶縁層１０８に含まれる電荷捕獲準位１０７に電荷が捕獲される。
【００３０】
図１（Ａ２）は、図１（Ａ１）に示す半導体装置において、上述した電荷捕獲準位１０７に電荷を捕獲させる処理（以下、電荷捕獲処理とも表記する）を施した後の半導体装置が有する積層構造の構成を示す概念図である。図１（Ａ２）ではゲート絶縁層１０８に含まれる電荷捕獲準位１０７の一部又は全てに電子が捕獲された、負の電荷１０９を有する積層構造を示している。ゲート絶縁層１０８に含まれる負の電荷１０９の電荷量は、電荷捕獲処理におけるゲート電極層１１０の電位により制御することができる。より具体的には、電荷捕獲準位１０７に捕獲される電子の総量（すなわち、図１（Ａ２）における負の電荷１０９の総量）は、電荷捕獲処理の当初は線形に増加するが、徐々に増加率が低下し、やがて一定の値に収斂する。収斂する値はゲート電極層１１０の電位に依存し、電位が高いほど多くの電子が捕獲される傾向にある。ただし、電荷捕獲準位１０７の総数を上回ることはない。
【００３１】
ゲート絶縁層１０８が負の電荷を含むと、半導体装置のしきい値電圧がプラス方向に変動する。また、ゲート絶縁層１０８に含まれる負の電荷が固定電荷であると、しきい値電圧のさらなる変動が抑制され、安定した電気特性を有する半導体装置とすることが可能である。よって、図１（Ａ２）に示す積層構造を有する半導体装置において、電荷捕獲準位に捕獲された負の電荷１０９は、ゲート絶縁層１０８中で安定した負の固定電荷となり、ゲート絶縁層１０８から放出されないことが求められる。
【００３２】
図１（Ａ２）に示す構成においては、ゲート絶縁層１０８に含まれる負の電荷１０９が、酸化物半導体層１０４の界面から離間して存在することで、該負の電荷１０９の酸化物半導体層１０４への放出を抑制することができる。したがって、電荷の放出が抑制された安定した負の固定電荷を有するゲート絶縁層１０８を形成することが可能となる。また、このような安定した負の固定電荷を含むゲート絶縁層１０８を設けることで、電荷捕獲処理後、すなわちゲート絶縁層１０８が所定量の電荷を保持した後のしきい値電圧の変動が抑制された安定した電気特性を有する半導体装置とすることができる。
【００３３】
また、酸化物半導体は、ホールの有効質量が極めて大きく、負の電荷を安定して固定するために有効である。すなわち、酸化物半導体層１０４からゲート絶縁層１０８へのホールの注入がなく、負の電荷１０９がホールと結合して消滅することが実質的に起こりえないため、ゲート絶縁層１０８に含まれる負の電荷１０９を安定化できる。
【００３４】
なお、しきい値電圧の変動量は、ゲート絶縁層１０８に含まれる負の電荷１０９の総量によって制御することが可能である。好ましくは、酸化物半導体層１０４を用いたｎチャネル型のトランジスタにおいて、正のしきい値電圧を付与する程度にゲート絶縁層１０８が負の電荷１０９を含み、ノーマリーオフ型に制御することが好適である。
【００３５】
［ゲート絶縁層の構成例］
図１（Ｂ）に、図１（Ａ２）の構成を有する積層構造のより具体的な構成例を示す。図１（Ｂ）に示す積層構造は、酸化物半導体層１０４上に、ゲート絶縁層１０８ａ及びゲート絶縁層１０８ｂを含むゲート絶縁層１０８と、ゲート絶縁層１０８上のゲート電極層１１０と、を含む。ゲート絶縁層１０８のうち、ゲート絶縁層１０８ｂは負の電荷１０９を含む絶縁層である。換言すると、ゲート絶縁層１０８ｂは負に荷電した絶縁層である。また、ゲート絶縁層１０８ａは、ゲート絶縁層１０８ｂに含まれる負の電荷１０９と酸化物半導体層１０４とを離間するために酸化物半導体層１０４とゲート絶縁層１０８ｂの間に設けられた絶縁層である。
【００３６】
ゲート絶縁層１０８ｂは、電荷捕獲準位を有するように材料及び／成膜方法を選択して形成する。例えば、ゲート絶縁層１０８ｂとして、ハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を適用することができる。好ましくは、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、又はアルミニウムシリケートを含んで構成される絶縁層を適用することができる。なお、酸化ハフニウム等の高誘電率（ｈｉｇｈ−ｋ）材料をゲート絶縁層に用いると、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能である点も好適である。本実施の形態では、ゲート絶縁層１０８ｂとして、酸化ハフニウムを含んで構成される絶縁層を形成する。また、ゲート絶縁層１０８ｂの成膜方法としては、スパッタリング法又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を適用することができる。
【００３７】
積層構造を有するゲート絶縁層１０８のうち、酸化物半導体層１０４と接するゲート絶縁層１０８ａとしては、ゲート絶縁層１０８ｂとは構成元素の異なる絶縁層を適用することが好ましく、例えば、酸化シリコンを含んで構成される絶縁層を適用することができる。酸化シリコンを含んで構成される絶縁層は、上述のハフニウム、アルミニウム、タンタル等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層と比較して電荷捕獲準位が形成されにくい。よって、酸化物半導体層１０４とゲート絶縁層１０８ｂとの間にゲート絶縁層１０８ａを設けることで、ゲート絶縁層１０８に含まれる負の電荷１０９を酸化物半導体層１０４から確実に分離することが可能となる。すなわち、ゲート絶縁層１０８に含まれる負の電荷１０９を安定した負の固定電荷とすることができる。
【００３８】
また、酸化物半導体層１０４と接するゲート絶縁層１０８ｂは、窒素の含有量が極めて低い酸化物を含むことが好ましい。特に酸化物半導体層１０４と接する領域にこのような窒素の含有量が極めて低い酸化物を設けることが好ましい。当該酸化物中の窒素の含有量は、低いほど好ましいが、例えば５原子％以下、好ましくは１原子％以下、より好ましくは０．５原子％以下、さらに好ましくは０．１原子％以下とする。
【００３９】
窒素の含有量が極めて低い酸化物は、その内部に電荷捕獲準位が形成されにくい。そのため、酸化物膜の電荷捕獲準位に意図しない電荷が捕獲され、その結果、ゲート絶縁層１０８が荷電することで、半導体装置のしきい値電圧が変化してしまうことを抑制できる。またこのように、電荷捕獲準位が生成されにくい酸化物を含むゲート絶縁層１０８ａを、電荷捕獲準位を有するゲート絶縁層１０８ｂと酸化物半導体層１０４の間に設けることで、ゲート絶縁層１０８ｂ中の負の電荷１０９がゲート絶縁層１０８ａを介して酸化物半導体層１０４に放出（注入）されることを抑制できる。
【００４０】
さらに、このような酸化物膜を酸化物半導体層１０４に接して設けることで、酸化物半導体層１０４とゲート絶縁層１０８ａの界面に界面準位が生成されることが抑制される。そのため当該界面準位の影響により、半導体装置の電界効果移動度の低下や、しきい値電圧の変動などが生じてしまうことを抑制できる。
【００４１】
なお、ゲート絶縁層１０８ａは、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することが好ましい。ＣＶＤ法としては、ＰＥＣＶＤ法、熱ＣＶＤ法等がある。ＣＶＤ法は、スパッタリング法と比較して膜質が良好な膜を形成することが容易であり、ＣＶＤ法によって成膜された絶縁層では電荷捕獲準位が形成されにくい。したがって、ゲート絶縁層１０８ａをＣＶＤ法によって形成することで、トランジスタにおいてゲートとドレイン間、又はゲートとソース間のリーク電流を低減することができる。
【００４２】
本実施の形態の半導体装置は、ゲート絶縁層１０８に所定量の負の固定電荷を有し、且つ該負の固定電荷が酸化物半導体層１０４から離間して存在することで、しきい値電圧をプラス方向に変動させ、且つその後の変動を抑制することができる。すなわち、本実施の形態で示す構成を有することで、正に固定されたしきい値電圧を有する半導体装置を形成することが可能である。
【００４３】
なお、電荷捕獲処理は、半導体装置の作製過程又は半導体装置の作製後であって市場への出荷前に行えばよい。例えば、半導体装置のソース電極若しくはドレイン電極に接続する配線メタルの形成後、又は、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の環境に１時間以上さらされないことが好ましい。
【００４４】
なお、酸化物半導体層１０４に換えて、シリコン、ゲルマニウムなどの半導体のほか、シリコンゲルマニウム、炭化シリコン、窒化ガリウムなどの化合物半導体、有機半導体などの酸化物半導体以外の半導体をチャネル形成領域に含んで構成される半導体層を用いてもよい。酸化物半導体を用いない場合であっても、上述したゲート絶縁層１０８ａ、ゲート絶縁層１０８ｂを備える半導体装置は、しきい値電圧をプラス側にシフトさせ、且つその後の変動を抑制することができる。
【００４５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００４６】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について説明する。以下では、半導体装置の一例として、トランジスタを例に挙げて説明する。
【００４７】
［トランジスタ構造１］
図２（Ａ）および図２（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図２（Ａ）は上面図であり、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００４８】
図２（Ａ）および図２（Ｂ）に示すトランジスタは、基板４００上の凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４と、酸化物半導体層４０４の上面および側面と接するソース電極層４０６ａおよびドレイン電極層４０６ｂと、酸化物半導体層４０４上、ソース電極層４０６ａ上およびドレイン電極層４０６ｂ上のゲート絶縁層４０８ａと、ゲート絶縁層４０８ａ上のゲート絶縁層４０８ｂと、ゲート絶縁層４０８ｂの上面に接し、酸化物半導体層４０４の上面および側面に面するゲート電極層４１０と、ソース電極層４０６ａ上、ドレイン電極層４０６ｂ上およびゲート電極層４１０上の絶縁層４１２と、を有する。なお、下地絶縁層４０２が凸部を有さなくても構わない。
【００４９】
図２（Ｂ）に示すように、ソース電極層４０６ａおよびドレイン電極層４０６ｂの側面が酸化物半導体層４０４の側面と接する。また、ゲート電極層４１０の電界によって、酸化物半導体層４０４を電気的に取り囲むことができる（ゲート電極層の電界によって、酸化物半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、酸化物半導体層４０４の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得ることができる。
【００５０】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とすることができる。
【００５１】
なお、チャネル長とは、上面図において、半導体層とゲート電極層とが重なる領域における、ソース（ソース領域またはソース電極層）とドレイン（ドレイン領域またはドレイン電極層）との距離をいう。すなわち、図２（Ａ）では、チャネル長は、酸化物半導体層４０４とゲート電極層４１０とが重なる領域における、ソース電極層４０６ａとドレイン電極層４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極層とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図２（Ａ）では、チャネル幅は、酸化物半導体層４０４とゲート電極層４１０とが重なる領域における、ソース電極層４０６ａまたはドレイン電極層４０６ｂの幅をいう。
【００５２】
ゲート絶縁層４０８ａは、上記実施の形態におけるゲート絶縁層１０８ａに相当し、詳細な説明はこれを援用できる。なお、ゲート絶縁層４０８ａは、単層であっても積層構造を有していても構わない。
【００５３】
ゲート絶縁層４０８ｂは、上記実施の形態におけるゲート絶縁層１０８ｂに相当し、詳細な説明はこれを援用できる。なお、ゲート絶縁層４０８ｂは単層であっても積層構造を有していても構わない。
【００５４】
基板４００は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形成された基板であってもよい。この場合、トランジスタのゲート電極層４１０、ソース電極層４０６ａ、ドレイン電極層４０６ｂの少なくとも一つが、上記の他の素子と電気的に接続されていてもよい。
【００５５】
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、酸化物半導体層４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁層４０２は酸素を含む絶縁層であることが好ましい。例えば、化学量論的組成よりも多い酸素を含む絶縁層であることがより好ましい。また、上述のように基板４００が他の素子が形成された基板である場合、下地絶縁層４０２は、層間絶縁層としての機能も有する。その場合、下地絶縁層４０２の表面が平坦化されていてもよい。例えば、下地絶縁層４０２にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行えばよい。
【００５６】
以下では、酸化物半導体層４０４について詳細に説明する。
【００５７】
酸化物半導体層４０４は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体層４０４は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体層４０４は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。
【００５８】
ただし、酸化物半導体層４０４は、インジウムを含む酸化物に限定されない。酸化物半導体層４０４は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
【００５９】
また酸化物半導体層４０４は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体層４０４のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【００６０】
なお、酸化物半導体層４０４をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
【００６１】
酸化物半導体層４０４をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、などとすればよい。
【００６２】
酸化物半導体層４０４をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【００６３】
以下では、酸化物半導体層４０４中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体層４０４中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体層４０４のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体層４０４中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
【００６４】
例えば、酸化物半導体層４０４中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体層４０４と下地絶縁層４０２との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体層４０４とゲート絶縁層４０８ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【００６５】
また、酸化物半導体層４０４中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体層４０４の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体層４０４の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００６６】
また、酸化物半導体層４０４の水素濃度を低減するために、下地絶縁層４０２の水素濃度を低減すると好ましい。下地絶縁層４０２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４の窒素濃度を低減するために、下地絶縁層４０２の窒素濃度を低減すると好ましい。下地絶縁層４０２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００６７】
また、酸化物半導体層４０４の水素濃度を低減するために、ゲート絶縁層４０８ａの水素濃度を低減すると好ましい。ゲート絶縁層４０８ａの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４の窒素濃度を低減するために、ゲート絶縁層４０８ａの窒素濃度を低減すると好ましい。ゲート絶縁層４０８ａの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００６８】
続いて、以下では、酸化物半導体層４０４に適用可能な酸化物半導体層の構造について説明する。
【００６９】
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
【００７０】
まずは、ＣＡＡＣ−ＯＳ層について説明する。
【００７１】
ＣＡＡＣ−ＯＳ層は、ｃ軸配向した複数の結晶部を有する酸化物半導体層の一つである。
【００７２】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ層の明視野像及び回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００７３】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ層の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
【００７４】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ層の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００７５】
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００７６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００７７】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００７８】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００７９】
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【００８０】
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【００８１】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。
【００８２】
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【００８３】
次に、微結晶酸化物半導体層について説明する。
【００８４】
微結晶酸化物半導体層は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【００８５】
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【００８６】
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
【００８７】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有してもよい。
【００８８】
酸化物半導体層４０４は、酸化物半導体層の積層膜であってもよい。例えば、酸化物半導体層４０４は、２層構造、３層構造であってもよい。
【００８９】
例えば、酸化物半導体層４０４が３層構造の場合について説明する。図２（Ｃ）に、酸化物半導体層４０４が、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが順に設けられた積層膜である場合を示す。
【００９０】
酸化物半導体層４０４ｂ（中層）は、ここまでの酸化物半導体層４０４についての記載を参照する。酸化物半導体層４０４ａ（下層）および酸化物半導体層４０４ｃ（上層）は、酸化物半導体層４０４ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体層である。酸化物半導体層４０４ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃが構成されるため、酸化物半導体層４０４ａと酸化物半導体層４０４ｂとの界面、および酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面において、界面準位が形成されにくい。
【００９１】
なお、酸化物半導体層４０４ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体層４０４ｃは、酸化物半導体層４０４ａと同種の酸化物を用いても構わない。
【００９２】
ここで、酸化物半導体層４０４ａと酸化物半導体層４０４ｂとの間には、酸化物半導体層４０４ａと酸化物半導体層４０４ｂとの混合領域を有する場合がある。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの間には、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂおよび酸化物半導体層４０４ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【００９３】
酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層４０４ｂとして、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【００９４】
このとき、ゲート電極層４１０に電界を印加すると、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃのうち、電子親和力の大きい酸化物半導体層４０４ｂにチャネルが形成される。
【００９５】
また、トランジスタのオン電流を増大させるためには、酸化物半導体層４０４ｃの厚さは小さいほど好ましい。例えば、酸化物半導体層４０４ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層４０４ｃは、チャネルの形成される酸化物半導体層４０４ｂへ、ゲート絶縁層４０８ａを構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体層４０４ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層４０４ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
【００９６】
また、信頼性を高めるためには、酸化物半導体層４０４ａは厚く、酸化物半導体層４０４ｃは薄いことが好ましい。具体的には、酸化物半導体層４０４ａの厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層４０４ａの厚さを、このような厚さとすることで、下地絶縁層４０２と酸化物半導体層４０４ａとの界面からチャネルの形成される酸化物半導体層４０４ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体層４０４ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。
【００９７】
例えば、酸化物半導体層４０４ｂと酸化物半導体層４０４ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【００９８】
また、酸化物半導体層４０４ｂの水素濃度を低減するために、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの水素濃度を低減すると好ましい。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０４ｂの窒素濃度を低減するために、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの窒素濃度を低減すると好ましい。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００９９】
上述の３層構造は酸化物半導体層４０４の一例である。例えば、酸化物半導体層４０４ａまたは酸化物半導体層４０４ｃのない２層構造としても構わない。
【０１００】
図２（Ａ）および図２（Ｂ）に示すソース電極層４０６ａおよびドレイン電極層４０６ｂには、酸化物半導体層から酸素を引き抜く性質を有する導電層を用いると好ましい。例えば、酸化物半導体層から酸素を引き抜く性質を有する導電層として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電層が挙げられる。
【０１０１】
酸化物半導体層から酸素を引き抜く性質を有する導電層の作用により、酸化物半導体層中の酸素が脱離し、酸化物半導体層中に酸素欠損を形成する場合がある。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに水素が入りこみ、酸化物半導体層がｎ型化する場合がある。したがって、ソース電極層およびドレイン電極層の作用により、酸化物半導体層と、ソース電極層またはドレイン電極層と、が接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。
【０１０２】
なお、チャネル長が小さい（例えば２００ｎｍ以下、または１００ｎｍ以下）トランジスタを作製する場合、ｎ型化領域の形成によってソースードレイン間が短絡してしまうことがある。そのため、チャネル長が小さいトランジスタを形成する場合は、ソース電極層およびドレイン電極層に酸化物半導体層から適度に酸素を引き抜く性質を有する導電層を用いればよい。適度に酸素を引き抜く性質を有する導電層としては、例えば、ニッケル、モリブデンまたはタングステンを含む導電層などがある。
【０１０３】
また、チャネル長がごく小さい（４０ｎｍ以下、または３０ｎｍ以下）トランジスタを作製する場合、ソース電極層４０６ａおよびドレイン電極層４０６ｂとして、酸化物半導体層からほとんど酸素を引き抜くことのない導電層を用いればよい。酸化物半導体層からほとんど酸素を引き抜くことのない導電層としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む導電層などがある。なお、複数種の導電層を積層しても構わない。
【０１０４】
ゲート電極層４１０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから選ばれた一種以上を含む導電層を用いればよい。
【０１０５】
絶縁層４１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁層を用いることができる。
【０１０６】
図２に示したトランジスタは、ゲート絶縁層４０８ａおよびゲート絶縁層４０８ｂの作用により、しきい値電圧が調整され、信頼性が向上したトランジスタである。
【０１０７】
［作製方法例］
次に、トランジスタの作製方法例について、図３および図４を用いて説明する。
【０１０８】
まず、基板４００上に下地絶縁層４０２を形成する（図３（Ａ）参照）。
【０１０９】
下地絶縁層４０２は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
【０１１０】
次に、下地絶縁層４０２の表面を平坦化するために、ＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁層４０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化物半導体層４０４の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１１１】
次に、下地絶縁層４０２に酸素を添加することにより、過剰酸素を含む絶縁層を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１１２】
次に、下地絶縁層４０２上に酸化物半導体層４０４をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図３（Ｂ）参照）。このとき、下地絶縁層４０２を適度にエッチングしてもよい。下地絶縁層４０２を適度にエッチングすることで、後に形成するゲート電極層４１０で酸化物半導体層４０４を覆いやすくすることができる。なお、トランジスタを微細化するために、酸化物半導体層４０４の加工時にハードマスクを用いてもよい。
【０１１３】
また、酸化物半導体層４０４として、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを含めた積層膜を形成する場合、各層を大気に触れさせることなく連続して成膜すると好ましい。
【０１１４】
不純物の混入を低減し、結晶性の高い酸化物半導体層を形成するために、酸化物半導体層４０４は、基板温度を１００℃以上、好ましくは１５０℃以上、さらに好ましくは２００℃以上として成膜する。また、成膜ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いる。なお、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。
【０１１５】
酸化物半導体層４０４の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層４０４の結晶性を高め、さらに下地絶縁層４０２から水素や水などの不純物を除去することができる。
【０１１６】
次に、酸化物半導体層４０４上にソース電極層４０６ａおよびドレイン電極層４０６ｂとなる導電膜４０５を形成する（図３（Ｃ）参照）。導電膜４０５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１１７】
次に、導電膜４０５を分断するようにエッチングし、ソース電極層４０６ａおよびドレイン電極層４０６ｂを形成する（図４（Ａ）参照）。なお、導電膜４０５をエッチングする際、ソース電極層４０６ａおよびドレイン電極層４０６ｂの端部が丸みを帯びる（曲面を有する）場合がある。また、導電膜４０５をエッチングする際、下地絶縁層４０２が適度にエッチングされていてもよい。
【０１１８】
次に、酸化物半導体層４０４上、ソース電極層４０６ａ上およびドレイン電極層４０６ｂ上に、ゲート絶縁層４０８ａを形成する。ゲート絶縁層４０８ａは、スパッタリング法、ＣＶＤ法またはＡＬＤ法を用いて成膜すればよい。
【０１１９】
特に、ゲート絶縁層４０８ａとして、ＣＶＤ法を用いて成膜することが好ましい。このとき、成膜に用いる成膜ガスのうち、窒素を含むガスの流量の割合を小さくすることにより、窒素の含有量が著しく低減されたゲート絶縁層４０８ａを形成することができる。なお、ゲート絶縁層４０８ａを、基板温度１００℃以上、好ましくは１５０℃以上で成膜することで、水の混入を低減することができる。
【０１２０】
次に、ゲート絶縁層４０８ａ上に、ゲート絶縁層４０８ｂを形成する。ゲート絶縁層４０８ｂは、スパッタリング法、ＣＶＤ法またはＡＬＤ法を用いて成膜すればよい。特に、ゲート絶縁層４０８ｂとして、スパッタリング法またはＡＬＤ法を用いて形成することが好ましい。なお、ゲート絶縁層４０８ｂを、基板温度１００℃以上、好ましくは１５０℃以上で成膜することで、水の混入を低減することができる。
【０１２１】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、５００℃未満、好ましくは４００℃未満の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第２の加熱処理によって、ゲート絶縁層４０８ｂから水素や水などの不純物を除去することができる。
【０１２２】
次に、ゲート絶縁層４０８ｂ上にゲート電極層４１０を形成する（図４（Ｂ）参照）。
【０１２３】
次に、ソース電極層４０６ａ上、ドレイン電極層４０６ｂ上、ゲート絶縁層４０８ａ上、ゲート絶縁層４０８ｂ上およびゲート電極層４１０上に絶縁層４１２を形成する（図４（Ｃ）参照）。絶縁層４１２は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１２４】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層４０４の酸素欠損を低減することができる場合がある。
【０１２５】
以上の工程で、図２に示すトランジスタを作製することができる。
【０１２６】
〔成膜装置について〕
以下では、上記で示した半導体層、絶縁層、導電層などの成膜に適用可能な成膜装置について説明する。
【０１２７】
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガスの１種または複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスの後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
【０１２８】
また、ＡＬＤ法は、プラズマダメージがない。
【０１２９】
図８（Ａ）にＡＬＤ法を利用する成膜装置の一例を示す。ＡＬＤ法を利用する成膜装置は、成膜室（チャンバー７０１）と、原料供給部７１１ａ、７１１ｂと、流量制御器である高速バルブ７１２ａ、７１２ｂと、原料導入口７１３ａ、７１３ｂと、原料排出口７１４と、排気装置７１５を有する。チャンバー７０１内に設置される原料導入口７１３ａ、７１３ｂは供給管やバルブを介して原料供給部７１１ａ、７１１ｂとそれぞれ接続されており、原料排出口７１４は、排出管やバルブや圧力調整器を介して排気装置７１５と接続されている。
【０１３０】
チャンバー内部にはヒータを備えた基板ホルダ７１６があり、その基板ホルダ上に被成膜させる基板７００を配置する。
【０１３１】
原料供給部７１１ａ、７１１ｂでは、気化器や加熱手段などによって固体の原料や液体の原料から原料ガスを形成する。或いは、原料供給部７１１ａ、７１１ｂは、気体の原料を供給する構成としてもよい。
【０１３２】
また、原料供給部７１１ａ、７１１ｂを２つ設けている例を示しているが特に限定されず、３つ以上設けてもよい。また、高速バルブ７１２ａ、７１２ｂは時間で精密に制御することができ、原料ガスと不活性ガスのいずれか一方を供給する構成となっている。高速バルブ７１２ａ、７１２ｂは原料ガスの流量制御器であり、且つ、不活性ガスの流量制御器とも言える。
【０１３３】
図８（Ａ）に示す成膜装置では、基板７００を基板ホルダ７１６上に搬入し、チャンバー７０１を密閉状態とした後、基板ホルダ７１６のヒータ加熱により基板７００を所望の温度（例えば、１００℃以上または１５０℃以上）とし、原料ガスの供給と、排気装置７１５による排気と、不活性ガスの供給と、排気装置７１５による排気とを繰りかえすことで薄膜を基板表面に形成する。
【０１３４】
図８（Ａ）に示す成膜装置では、原料供給部７１１ａ、７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することによりハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、又はアルミニウムシリケートを含んで構成される絶縁層を成膜することができる。また、原料供給部７１１ａ、７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。
【０１３５】
例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。この場合、原料供給部７１１ａから供給する第１の原料ガスがＴＤＭＡＨであり、原料供給部７１１ｂから供給する第２の原料ガスがオゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
【０１３６】
ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。この場合、原料供給部７１１ａから供給する第１の原料ガスがＴＭＡであり、原料供給部７１１ｂから供給する第２の原料ガスがＨ２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０１３７】
ＡＬＤを利用する成膜装置によりタングステン層を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン層を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン層を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。これらのガスは、マスフローコントローラによって制御する装置構成としてもよい。
【０１３８】
また、図８（Ａ）に示す成膜装置を少なくとも一つ有するマルチチャンバーの製造装置の一例を図８（Ｂ）に示す。
【０１３９】
図８（Ｂ）に示す製造装置は、積層膜を大気に触れることなく連続成膜することができ、不純物の混入防止やスループット向上を図っている。
【０１４０】
図８（Ｂ）に示す製造装置は、ロード室７０２、搬送室７２０、前処理室７０３、成膜室であるチャンバー７０１、アンロード室７０６を少なくとも有する。なお、製造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロード室などを含む）は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させておくことが好ましく、望ましくは減圧を維持させる。
【０１４１】
また、チャンバー７０４、７０５は、チャンバー７０１と同じＡＬＤ法を利用する成膜装置としてもよいし、プラズマＣＶＤ法を利用する成膜装置としてもよいし、スパッタリング法を利用する成膜装置としてもよいし、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用する成膜装置としてもよい。
【０１４２】
例えば、チャンバー７０４としてプラズマＣＶＤ法を利用する成膜装置とし、チャンバー７０５としてＭＯＣＶＤ法を利用する成膜装置とし、積層膜を成膜する一例を以下に示す。
【０１４３】
まず、酸化物半導体層が設けられた基板をロード室７０２に複数枚設置する。そして、搬送室７２０の搬送ユニット７０７によって基板を前処理室７０３に搬送する。前処理室７０３では基板表面を洗浄する処理を行う。次いで、表面が洗浄された基板をチャンバー７０４に大気に触れることなく搬送して酸化シリコン層を成膜する。次いで、大気に触れることなく、搬送ユニット７０７によってチャンバー７０１に搬送して酸化ハフニウム層を成膜する。次いで、大気に触れることなく、搬送ユニット７０７によってチャンバー７０５に搬送してタングステン層を成膜する。そして、搬送ユニット７０７によってアンロード室７０６に搬送する。以上の手順により、例えば酸化物半導体層上に酸化シリコン層と、該酸化シリコン層上に酸化ハフニウム層と、該酸化ハフニウム層上にタングステン層とを成膜できる。
【０１４４】
ここでは、三種類の成膜装置を用いて積層膜を成膜する例を示したが、これに限定されるものではない。例えば、実施の形態１に示した酸化物半導体層１０４、ゲート絶縁層１０８、ゲート電極層１１０を連続で成膜しても構わない。また、他の実施の形態に示す各層について、本実施の形態で示した製造装置を用いて成膜しても構わない。
【０１４５】
また、図８（Ｂ）では搬送室７２０の上面図が六角形の例を示しているが、積層膜の層数に応じて、それ以上の多角形としてより多くのチャンバーと連結させた製造装置としてもよい。また、図８（Ｂ）では基板の上面形状を矩形で示しているが、特に限定されない。また、図８（Ｂ）では枚葉式の例を示したが、複数枚の基板を一度に成膜するバッチ式の成膜装置としてもよい。
【０１４６】
以上が成膜装置についての説明である。
【０１４７】
［トランジスタ構造１の変形例］
また、図５に示すトランジスタのようにゲート絶縁層４０８ａ下に酸化物層４０９を配置しても構わない。酸化物層４０９としては、酸化物半導体層４０４ｃとして示した酸化物半導体層を用いればよい。なお、そのほかの構成については、図２に示したトランジスタについての記載を参照する。またこのとき、酸化物半導体層４０４として、上記酸化物半導体層４０４ａと酸化物半導体層４０４ｂの２層構造とすることで、当該酸化物層４０９を含む３層が積層された構成としてもよい。
【０１４８】
［トランジスタ構造２］
図６（Ａ）および図６（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図６（Ａ）は上面図であり、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１４９】
図６（Ａ）および図６（Ｂ）に示すトランジスタは、基板５００上の凸部を有する下地絶縁層５０２と、下地絶縁層５０２の凸部上の酸化物半導体層５０４と、酸化物半導体層５０４の側面と接するソース電極層５０６ａおよびドレイン電極層５０６ｂと、ソース電極層５０６ａ上およびドレイン電極層５０６ｂ上にあり、酸化物半導体層５０４と上面の高さの揃った絶縁層５１８ａおよび絶縁層５１８ｂと、酸化物半導体層５０４上、ソース電極層５０６ａ上およびドレイン電極層５０６ｂ上のゲート絶縁層５０８ａと、ゲート絶縁層５０８ａ上のゲート絶縁層５０８ｂと、ゲート絶縁層５０８ｂの上面に接し、酸化物半導体層５０４の上面および側面に面するゲート電極層５１０と、ソース電極層５０６ａ上、ドレイン電極層５０６ｂ上、およびゲート電極層５１０上の絶縁層５１２と、を有する。なお、下地絶縁層５０２が凸部を有さなくても構わない。
【０１５０】
図６に示すトランジスタにおいて、ソース電極層５０６ａまたはドレイン電極層５０６ｂは、主に酸化物半導体層５０４の側面と接するよう配置される。したがって、ゲート電極層５１０から酸化物半導体層５０４へ印加される電界が、ソース電極層５０６ａおよびドレイン電極層５０６ｂによって妨げられることがほとんどない。そのため、図２および図５に示したトランジスタと比べ、酸化物半導体層中の電流経路を広くとることが可能となり、さらに高いオン電流を得ることができる。
【０１５１】
また、酸化物半導体層５０４と、絶縁層５１８ａおよび絶縁層５１８ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
【０１５２】
なお、絶縁層５１８ａおよび絶縁層５１８ｂは、下地絶縁層４０２についての記載を参照する。
【０１５３】
また、基板５００は基板４００についての記載を参照する。また、下地絶縁層５０２は下地絶縁層４０２についての記載を参照する。また、酸化物半導体層５０４は酸化物半導体層４０４についての記載を参照する。また、ソース電極層５０６ａおよびドレイン電極層５０６ｂは、ソース電極層４０６ａおよびドレイン電極層４０６ｂについての記載を参照する。ゲート絶縁層５０８ａはゲート絶縁層４０８ａについての記載を参照する。また、ゲート絶縁層５０８ｂはゲート絶縁層４０８ｂについての記載を参照する。また、ゲート電極層５１０はゲート電極層４１０についての記載を参照する。また、絶縁層５１２は絶縁層４１２についての記載を参照する。
【０１５４】
［トランジスタ構造２の変形例］
また、図６に示すトランジスタにおいて、ゲート絶縁層５０８ａ下に酸化物層を配置しても構わない。該酸化物層は酸化物層４０９についての記載を参照する。なお、そのほかの構成については、図６に示したトランジスタについての記載を参照する。
【０１５５】
［トランジスタ構造３］
図７（Ａ）および図７（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図７（Ａ）は上面図であり、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ｃ１−Ｃ２、および一点鎖線Ｃ３−Ｃ４に対応する断面図である。なお、図７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１５６】
図７（Ａ）および図７（Ｂ）に示すトランジスタは、基板６００上の凸部を有する下地絶縁層６０２と、下地絶縁層６０２の凸部上の酸化物半導体層６０４と、酸化物半導体層６０４上のゲート絶縁層６０８ａと、ゲート絶縁層６０８ａ上のゲート絶縁層６０８ｂと、ゲート絶縁層６０８ｂの上面に接し、酸化物半導体層６０４の上面および側面に面するゲート電極層６１０と、酸化物半導体層６０４上およびゲート電極層６１０上にあり、酸化物半導体層６０４に達する開口部を有する絶縁層６１２と、該開口部を埋めるソース電極層６０６ａおよびドレイン電極層６０６ｂと、ソース電極層６０６ａおよびドレイン電極層６０６ｂとそれぞれ接する配線層６１６ａおよび配線層６１６ｂと、を有する。なお、下地絶縁層６０２が凸部を有さなくても構わない。
【０１５７】
図７に示すトランジスタにおいて、ソース電極層６０６ａおよびドレイン電極層６０６ｂは、ゲート電極層６１０と重ならないよう配置される。したがって、ソース電極層６０６ａまたはドレイン電極層６０６ｂと、ゲート電極層６１０と、の間に生じる寄生容量を低減することができる。そのため、図７に示すトランジスタは、優れたスイッチング特性を実現することができる。
【０１５８】
また、絶縁層６１２と、ソース電極層６０６ａおよびドレイン電極層６０６ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
【０１５９】
なお、配線層６１６ａおよび配線層６１６ｂは、ゲート電極層４１０についての記載を参照する。
【０１６０】
また、基板６００は基板４００についての記載を参照する。また、下地絶縁層６０２は下地絶縁層４０２についての記載を参照する。また、酸化物半導体層６０４は酸化物半導体層４０４についての記載を参照する。また、ソース電極層６０６ａおよびドレイン電極層６０６ｂは、ソース電極層４０６ａおよびドレイン電極層４０６ｂについての記載を参照する。ゲート絶縁層６０８ａはゲート絶縁層４０８ａについての記載を参照する。また、ゲート絶縁層６０８ｂはゲート絶縁層４０８ｂについての記載を参照する。また、ゲート電極層６１０はゲート電極層４１０についての記載を参照する。また、絶縁層６１２は絶縁層４１２についての記載を参照する。
【０１６１】
［トランジスタ構造３の変形例］
また、図７に示すトランジスタにおいて、ゲート絶縁層６０８ａ下に酸化物層を配置しても構わない。該酸化物層は酸化物層４０９についての記載を参照する。なお、そのほかの構成については、図７に示したトランジスタについての記載を参照する。
【０１６２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１６３】
（実施の形態３）
本実施の形態では、半導体層と接する絶縁層に着目し、トランジスタの特性の劣化を引き起こす要因について説明する。半導体層と接する絶縁層としては、例えばゲート絶縁層として機能する絶縁層や、半導体層のバックチャネル側を保護するための絶縁層などが挙げられる。
【０１６４】
トランジスタのチャネルが形成される半導体層と接して絶縁層を設ける際、絶縁層の内部または半導体層と絶縁層との界面に不純物や欠陥が含まれると、これがキャリアトラップとして機能する場合がある。このようなキャリアトラップは、トランジスタの電気特性の低下や変動を引き起こし、信頼性を低下させる要因の一つとなってしまう。
【０１６５】
以下では、半導体層と接する絶縁層自体に含まれる元素や欠陥に着目した場合と、半導体層と絶縁層との界面に含まれる元素や欠陥に着目した場合の２つの場合について、トランジスタの特性劣化の要因について説明する。
【０１６６】
［絶縁層による影響について］
以下では、半導体層と接する絶縁層中に含まれる成分とトランジスタの特性劣化の関係について説明する。
【０１６７】
〔トランジスタのストレス試験結果〕
まず、半導体層と接する絶縁層の成膜条件を異ならせて３種類のトランジスタを作製し、そのストレス試験前後のトランジスタ特性を比較した結果を示す。
【０１６８】
図９に、作製したトランジスタのチャネル長方向の断面概略図を示す。トランジスタは、基板１３０１上に設けられた逆スタガ構造のトランジスタである。トランジスタは基板１３０１上にゲート電極１３０５と、ゲート電極１３０５を覆うゲート絶縁層１３０４と、ゲート絶縁層１３０４上に酸化物半導体を含む半導体層１３０２と、半導体層１３０２上にソース電極またはドレイン電極として機能する一対の電極１３０３と、電極１３０３及び半導体層１３０２を覆う第１の絶縁層１３０６と、絶縁層１３０６上に第２の絶縁層１３０７と、を有する。
【０１６９】
ここで、半導体層１３０２を構成する酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）のスパッタリングターゲットを用いてスパッタリング法により形成した酸化物半導体（以下、ＩＧＺＯ（１１１）とも表記する）を用いた。また、半導体層１３０２と接する第１の絶縁層１３０６として、プラズマＣＶＤ法により形成した窒素を含む酸化シリコン（以下、酸化窒化シリコン、ＳｉＯＮとも表記する。）を用い、この第１の絶縁層１３０６の成膜条件を異ならせることで、３種類のトランジスタを作製した。
【０１７０】
なお、本明細書中において、酸化窒化シリコン膜（ＳｉＯＮ膜）とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜（ＳｉＮＯ膜）とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【０１７１】
図１０は、作製した３種類のトランジスタ（試料１乃至試料３）について、上から順に初期のＩｄ−Ｖｇ特性、ストレス試験前後でのしきい値電圧の変動値（ΔＶｔｈ）、第１の絶縁層に対するＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析結果、及び第１の絶縁層に対する電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）で得られたシグナルをそれぞれ示す。
【０１７２】
ここで、ＴＤＳ分析及びＥＳＲ測定は、条件の異なる３種類の酸化窒化シリコン膜自体の評価を行うための試料を別途作製して行った。単膜評価用の試料は、石英基板上にそれぞれ酸化窒化シリコン膜を成膜することにより作製した。
【０１７３】
図１０には、ＴＤＳ分析結果として、上から順にＮＯ（質量電荷比（Ｍ／ｚともいう）＝３０）、Ｎ２Ｏ（Ｍ／ｚ＝４４）、及びＮＯ２（Ｍ／ｚ＝４６）について、それぞれ示している。ＴＤＳ分析結果に着目すると、各試料間で酸化窒化シリコン膜から脱離するガスのうちＮＯの脱離量に差がみられており、ＮＯの脱離量は試料１が最も小さく、試料３が最も大きい結果となった。
【０１７４】
図１０に示すｇ＝２．００１付近に現れる、３本にスプリットしたＥＳＲシグナルは、ＳｉＯ２中のＮＯ２に由来するシグナルであると考えられる。図１０より、ＥＳＲシグナルの強度及びＥＳＲシグナルから算出されるスピン密度は、ＴＤＳ分析結果と同様に、試料１が最も小さく、試料３が最も大きい結果となった。
【０１７５】
ストレス試験としては、ゲートバイアスストレス試験（ＧＢＴ試験）を用いた。ＧＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。ここでは、ＧＢＴ試験として、トランジスタが形成されている基板を８０℃に保持し、トランジスタのソースとドレインに０Ｖ、ゲートにはゲート絶縁層に印加される電界強度が１．６５ＭＶ／ｃｍまたは−１．６５ＭＶ／ｃｍとなるように、３０Ｖまたは−３０Ｖの電圧を印加し、この状態を２０００秒間保持した。ここで、ゲートに正の電圧を印加する試験をプラスＧＢＴ、負の電圧を印加する試験をマイナスＧＢＴと表記する。また、図１０中、Ｄａｒｋは暗状態でストレス印加する条件を示し、Ｐｈｏｔｏは３０００ｌｘの白色ＬＥＤ光を照射した状態でストレス印加する条件を示す。
【０１７６】
図１０より、Ｄａｒｋ、Ｐｈｏｔｏのいずれの条件でも、プラスＧＢＴ試験におけるしきい値電圧のプラス方向の変動量に顕著な差がみられ、試料１が最も変動量が小さく、試料３が最も変動量が大きい結果となった。
【０１７７】
以上の結果から、半導体層と接する絶縁層のＮＯの脱離量と、ＥＳＲシグナルから算出されるスピン密度が大きいほど、トランジスタのしきい値電圧のプラス方向の変動量が大きくなることが確認できた。
【０１７８】
ここで、ＥＳＲのシグナルは孤立電子の存在を意味するため、試料３に用いた絶縁層では孤立電子が最も多く存在することを示唆する。孤立電子は、そのエネルギー位置に依存して、電子トラップまたは正孔トラップとして機能する場合がある。つまり上記結果は、トランジスタのプラスＧＢＴストレスにおけるしきい値電圧のプラス方向の変動の要因の一つとして、半導体層と接する絶縁層中のＮが関与する欠陥のダングリングボンドが関係していることを強く示唆する。
【０１７９】
〔絶縁層中の窒素化合物の遷移レベルについて〕
上記の結果を受け、酸化窒化シリコン（ＳｉＯＮ）中の欠陥準位と、これらのＥＳＲシグナルについて、計算による検証を行った。具体的には、酸化シリコン（ＳｉＯ２）中にＮＯ２、Ｎ２Ｏ、ＮＯ、またはＮ原子を導入したそれぞれのモデルについて、これらの遷移レベルを調べることでトランジスタの電子トラップとなりうるのかどうかを検証した。
【０１８０】
計算には、低温型石英（α−ｑｕａｒｔｚ）結晶構造のＳｉＯ２（ｃ−ＳｉＯ２）をモデルとして用いた。欠陥のないｃ−ＳｉＯ２の結晶モデルを図１１に示す。
【０１８１】
まず、ｃ−ＳｉＯ２の単位格子を全ての軸方向に２倍した７２原子モデルに対し、格子定数、各原子座標について構造最適化計算を行った。計算には、第一原理計算ソフトウェアＶＡＳＰ（Ｔｈｅ  Ｖｉｅｎｎａ  Ａｂ  ｉｎｉｔｉｏ  ｓｉｍｕｌａｔｉｏｎ  ｐａｃｋａｇｅ）を用いた。また、内殻電子の効果はＰｒｏｊｅｃｔｏｒ  Ａｕｇｍｅｎｔｅｄ  Ｗａｖｅ（ＰＡＷ）法により計算し、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒｎｚｅｒｈｏｆ（ＨＳＥ）  ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。計算条件を以下に示す。
【０１８２】
【表１】
2015057819.tif 000003
【０１８３】
最適化後のｃ−ＳｉＯ２モデルのバンドギャップは、実験値である９．０ｅＶに近い８．９７ｅＶであった。
【０１８４】
続いて、上記ｃ−ＳｉＯ２モデルにおける、結晶構造内の空間（格子間）にＮＯ２、Ｎ２Ｏ、ＮＯ、またはＮ原子を導入したそれぞれのモデルについて、構造の最適化計算を行った。ここで、各モデルについて、系全体が＋１価である場合（電荷：＋１）、系全体が電気的に中性（０価）である場合（電荷：中性）、及び系全体が−１価である場合（電荷：−１）、の３通りについて、それぞれ最適化計算を行った。ただし、系全体に課した電荷は、電子の基底状態ではそれぞれ、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原子、を含む欠陥に局在している事を確認した。
【０１８５】
まず、ｃ−ＳｉＯ２モデルの格子間にＮＯ２を導入したモデルについて、最適化計算を行った後の構造と、ＮＯ２分子の構造パラメータを図１２に示す。
【０１８６】
なお、一般に電気的に中性でない分子を分子イオンなどと呼ぶことが多いが、ここでは結晶格子の内部に導入された分子を議論しているため、孤立系とは異なり分子の価数を定量することは困難であることなどから、便宜上、電気的に中性でない分子についても分子と呼ぶこととする。
【０１８７】
図１２より、ＮＯ２分子を導入したとき、系の電荷が＋１の場合ではＮＯ２分子がほぼ直線状であり、系の電荷が中性、−１の順でＯ−Ｎ−Ｏ結合角が小さくなる傾向がみられた。このＮＯ２分子の構造変化は、気相中の孤立分子の電荷数を変えたときの結合角の変化とほぼ同等であることから、仮定した電荷の殆どはＮＯ２分子が担っており、またＳｉＯ２中のＮＯ２分子は、孤立分子に近い状態で存在していることが推察される。
【０１８８】
続いて、ｃ−ＳｉＯ２モデルの格子間にＮ２Ｏを導入したモデルについて、最適化計算を行った後の構造と、Ｎ２Ｏ分子の構造パラメータを図１３に示す。
【０１８９】
図１３より、系の電荷が＋１の場合と中性の場合とでは、Ｎ２Ｏ分子の構造はほぼ同じ直線状の構造となった。一方、系の電荷が−１の場合では、Ｎ２Ｏ分子は折れ曲がった構造であり、且つＮ−Ｏ間距離が他の２条件に比べて伸びている。これはＮ２Ｏ分子のπ＊軌道であるＬＵＭＯ準位に電子が入ったためと考えられる。
【０１９０】
次に、ｃ−ＳｉＯ２モデルの格子間にＮＯを導入したモデルについて、最適化計算を行った後の構造と、ＮＯ分子の構造パラメータを図１４に示す。
【０１９１】
図１４より、系の電荷が＋１の場合Ｎ−Ｏ間距離は短く、逆に系の電荷が−１のときにはＮ−Ｏ間距離が長くなっている。これは、孤立系のＮＯ分子の電荷が＋１、０、または−１のときに、Ｎ−Ｏ結合の結合次数がそれぞれ３．０、２．５、２．０であり、電荷が＋１のときに最も大きいことを反映していると推察される。このことから、ＳｉＯ２中のＮＯ分子は、孤立分子に近い状態で安定に存在すると推察される。
【０１９２】
最後に、ｃ−ＳｉＯ２モデルの格子間にＮ原子を導入したモデルについて、最適化計算を行った後の構造を図１５に示す。
【０１９３】
図１５より、いずれの電荷状態（すなわち、電荷が＋１、中性、又は−１の状態）でも、Ｎ原子は格子間に孤立原子として存在するよりも、ＳｉＯ２中の原子と結合した方が、エネルギー的に安定であることが分かった。
【０１９４】
続いて、各モデルに対して、遷移レベルの計算を行った。
【０１９５】
ここで、構造中に欠陥Ｄを有するモデルにおける、電荷ｑの状態と電荷ｑ’の状態とを遷移する遷移レベルε（ｑ／ｑ’）は、以下の式により算出することができる。
【０１９６】
【数１】
2015057819.tif 000004
2015057819.tif 000005
【０１９７】
ここで、Ｅｔｏｔ（Ｄｑ）は電荷ｑの欠陥Ｄをもつモデルの全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデルの全エネルギー、ｎｉは欠陥に寄与する原子ｉの個数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する補正項、ＥＦはフェルミエネルギーである。
【０１９８】
上記式より得られた遷移レベルを記載したバンドダイアグラムを図１６に示す。図１６には、上記４つのモデルのバンドダイアグラムに加え、ＩＧＺＯ（１１１）のバンドダイアグラムも合わせて明示している。
【０１９９】
図１６において、各遷移レベルの値は、ＳｉＯ２の価電子帯上端を基準（０．０ｅＶ）とした値を示している。なお、ここではＳｉＯ２の電子親和力として文献値を用いたが、ＳｉＯ２とＩＧＺＯ（１１１）を接合した場合の各々のバンドの位置関係は、実際にはＳｉＯ２の電子親和力に影響を受ける場合がある。
【０２００】
また以下では、系の電荷が＋１の状態と０の状態を遷移する遷移レベルを（＋／０）と表記し、系の電荷が０の状態と−１の状態を遷移する遷移レベルを（０／−）と表記する。
【０２０１】
図１６において、ＳｉＯ２内にＮＯ２分子を導入したモデルでは、ＩＧＺＯ（１１１）のバンドギャップ内に相当する位置に（＋／０）及び（０／−）の２つの遷移レベルが存在し、電子のトラップ・デトラップに関与する可能性があることを示唆する。また、ＳｉＯ２にＮＯ分子を導入したモデル、及びＮ原子を導入したモデルでは、いずれもＩＧＺＯ（１１１）のバンドギャップ内に相当する位置に（＋／０）の遷移レベルが存在する。一方、ＳｉＯ２内にＮ２Ｏ分子を導入したモデルの遷移レベルは、いずれもＩＧＺＯ（１１１）のバンドギャップよりも外側に存在し、フェルミ準位の位置に関わらず中性分子として安定に存在することが推察される。
【０２０２】
以上の結果から、トランジスタのしきい値電圧のプラスシフトの要因である電子のトラップ・デトラップに関与する、窒素を含む格子間分子としては、ＩＧＺＯ（１１１）のバンドギャップ内の伝導帯よりの位置に遷移レベルを有するＮＯ２またはＮＯ、若しくはその両方である可能性が高いことが強く示唆される。
【０２０３】
〔ＥＳＲシグナルの検証〕
上記遷移レベルの計算結果を受け、以下ではＮＯ２のＥＳＲシグナルを計算にて求め、実測と比較することにより検証を行った。また、ここではＳｉＯ２内のＯ原子のサイトにＮ原子が置換したモデルについても同様の検証を行った。
【０２０４】
まず、ＥＳＲシグナルについて説明する。図１７には、図１０中に示した試料３におけるＥＳＲシグナルを拡大したものを示す。図１７は、縦軸にＥＳＲシグナルの強度を示し、横軸に磁界強度に加えｇ因子（ｇ−ｆａｃｔｏｒ、ｇ値ともいう）を付記して示している。図１７に示すように、ＥＳＲシグナルのピークは３つにスプリットしており、隣接する２つのピークのスプリット幅は、それぞれ約５ｍＴである。
【０２０５】
ここで、Ｎ原子は電子が７個、Ｏ原子は電子が８個存在するため、ＮＯ２分子は電子が開殻構造となる。したがって、中性のＮＯ２は孤立電子を有するため、ＥＳＲで測定することが可能である。また、ＳｉＯ２中のＯ原子のサイトにＮ原子が置換した場合、Ｎ原子の周りにＳｉが２つしかない状況となり、Ｎ原子の電子が一つ余る状況となるため、同様にＥＳＲで測定することが可能である。また、１４Ｎはその核スピンが１であるため、１４Ｎが関与するＥＳＲシグナルのピークは３つにスプリットする。このとき、ＥＳＲシグナルのスプリット幅は超微細結合定数である。
【０２０６】
そこで、図１７に示すＥＳＲシグナルがこのような形状となる起源が、ＮＯ２分子に由来するのか、またはＳｉＯ２内のＯ原子サイトに置換したＮ原子に由来するのかを計算により検証した。なお、ＳｉＯ２の結晶構造をモデルとして用いた場合、計算量が膨大となるため、ここでは図１８に示すような２種類のクラスタ構造のモデルを用い、これらに関して構造最適化を行った後、ｇ値と超微細結合定数について計算した。図１８（Ａ）は中性状態のＮＯ２分子のモデルであり、図１８（Ｂ）は、Ｓｉ−Ｎ−Ｓｉ結合を有するクラスタモデルである。なお、図１８（Ｂ）に示すモデルでは、Ｓｉ原子の未結合手をＨ原子で終端したクラスタモデルを用いた。
【０２０７】
モデルの構造最適化ならびに構造最適化されたモデルのｇ値及び超微細結合定数の計算にはＡＤＦ（Ａｍｓｔｅｒｄａｍ  Ｄｅｎｓｉｔｙ  Ｆｕｎｃｔｉｏｎａｌ  ｓｏｆｔｗａｒｅ）を用いた。また、モデルの構造最適化ならびに構造最適化されたモデルのｇ値及び超微細結合定数の計算共に、汎関数として”ＧＧＡ：ＢＰ”を、基底関数として”ＱＺ４Ｐ”を、Ｃｏｒｅ  Ｔｙｐｅとして”Ｎｏｎｅ”を用いた。また、ｇ値及び超微細結合定数の計算時には、相対論効果として”Ｓｐｉｎ−Ｏｒｂｉｔ”を考慮し、ＥＳＲ／ＥＰＲの計算方法として、”ｇ  ＆  Ａ−Ｔｅｎｓｏｒ（ｆｕｌｌ  ＳＯ）”を選択した。計算条件を以下に示す。
【０２０８】
【表２】
2015057819.tif 000006
【０２０９】
構造最適化の結果、まず、図１８（Ａ）に示すＮＯ２分子について、Ｎ−Ｏ結合長は０．１２０５ｎｍ、Ｏ−Ｎ−Ｏ結合角は１３４．１°となった。これはＮＯ２分子についての実験値である結合長０．１１９７ｎｍ、結合角１３４．３°と近い値となった。また、図１８（Ｂ）に示すＳｉ−Ｎ−Ｓｉクラスタモデルについては、Ｓｉ−Ｎの結合長は０．１７２ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角は１３８．３°となった。これは、第一原理計算によりＳｉＯ２結晶中のＯ原子のサイトにＮ原子を置換して構造最適化計算を行った後の構造における、Ｓｉ−Ｎの結合長０．１７０ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角１３９．０°と同程度であった。
【０２１０】
計算したｇ値及び超微細結合定数の値を、以下に示す。
【０２１１】
【表３】
2015057819.tif 000007
【０２１２】
上述のように、超微細結合定数Ａは、ＥＳＲシグナルのピークのスプリット幅に対応する。表３より、ＮＯ２分子の超微細結合定数Ａの値は、平均値がほぼ５ｍＴであり、図１７に示すＥＳＲシグナルのピークのスプリット幅によく対応する。一方、Ｓｉ−Ｎ−Ｓｉクラスタモデルについては、超微細結合定数ＡのうちＡ＿ｘのみ正の値を取るが、その値も３ｍＴ程度であり、図１７のスプリット幅より小さい値となっている。
【０２１３】
この結果から、ＥＳＲシグナルが図１７のような形状となる起源は、ＳｉＯ２内のＯ原子サイトに置換したＮ原子よりも、ＳｉＯ２結晶中のＮＯ２分子に由来するものである可能性が高いことが分かった。
【０２１４】
〔トランジスタの劣化メカニズムの考察〕
以下では、上記の結果をもとに、トランジスタにプラスＧＢＴを印加したときの、トランジスタのしきい値電圧がプラスシフトする現象について、そのメカニズムを考察する。
【０２１５】
図１９を用いてメカニズムを考察する。図１９には、ゲート（ＧＥ）、ゲート絶縁層（ＧＩ）、酸化物半導体層（ＯＳ）、窒素を含む酸化シリコン膜（ＳｉＯＮ膜）が順に積層された構造を示す。
【０２１６】
まず、トランジスタにプラスＧＢＴを印加すると、半導体層のゲート絶縁層側ほどではないが、半導体層のバックチャネル側（絶縁層側）の電子濃度は大きくなる。そこで、絶縁層に含まれるＮＯ２分子またはＮＯ分子が、半導体層と絶縁層の界面に拡散し、プラスＧＢＴによって誘起されたバックチャネル側の電子をトラップする。その結果、トラップされた電子が半導体層と絶縁層の界面近傍に留まることにより、トランジスタのしきい値電圧がプラス方向にシフトする。このような劣化モデルをＮＯｘモデルと呼称する。
【０２１７】
すなわち、半導体層と接する絶縁層は、含有する窒素の濃度が低いほどトランジスタのしきい値電圧の変動を抑制できることを意味する。ここで、半導体層と接する絶縁層としては、バックチャネル側に接する絶縁層、及びゲート絶縁層などが挙げられる。窒素の含有量が極めて低い絶縁層を、半導体層と接して設けることにより、極めて信頼性の高いトランジスタを実現することができる。
【０２１８】
［半導体層と絶縁層との界面の影響について］
以下では、半導体層と絶縁層との界面の状態と、トランジスタの特性劣化の関係について説明する。
【０２１９】
上述のように、半導体層と絶縁層との界面の不純物や欠陥は、キャリアトラップとして機能し、トランジスタの電気特性の変動を引き起こす恐れがある。そこで、半導体層上に、これと接する絶縁層を形成する前に、半導体層の上面の不純物等を除去するための前処理の有無が、欠陥準位の生成に影響があるのかどうかを調査した。
【０２２０】
まず、図９に示した構造のトランジスタを作製した。ここで、図９における半導体層１３０２上の一対の電極１３０３をエッチングにより加工した後であって、第１の絶縁層１３０６の形成前に、エッチング処理によって飛散した金属元素を除去するため、露出した半導体層１３０２に対してリン酸を用いた洗浄処理（前処理）を行った。また、同様の作製工程で、半導体層に対して当該前処理を行わない試料も同時に作製した。
【０２２１】
ここで、半導体層の欠陥準位の評価方法の一つとして、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）がある。ＣＰＭは、試料に設けられた２電極間に電圧を印加した状態で、２電極間に流れる光電流値が一定となるように電極間の試料面に照射する光の光量を調整し、当該光量から特定の波長に対する吸収係数を導出することができる。ＣＰＭ測定において、試料に欠陥がある場合には、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の増加分に定数を掛けることにより、試料の状態密度（ＤＯＳ：Ｄｅｎｓｉｔｙ  Ｏｆ  Ｓｔａｔｅ）を導出することができる。
【０２２２】
前処理を行った試料と前処理を行わない試料の２種類の試料について、ＣＰＭ測定を行った結果を、図２０に示す。図２０（Ａ）は前処理を行った試料に対するＣＰＭ測定結果であり、図２０（Ｂ）は前処理を行わない試料に対するＣＰＭ測定結果である。
【０２２３】
図２０の各図において、横軸は光エネルギーを表し、縦軸は吸収係数を表す。また各図に示す太い曲線は、各試料に対するＣＰＭ測定より得られた吸収係数を示し、細い曲線は光学的な測定より得られた吸収係数を示し、細い点線は吸収係数の直線部分を外挿した直線を示す。
【０２２４】
ここで、吸収係数の曲線において、直線部分はアーバックテイルに起因する吸収であり、この傾きは例えばアモルファスシリコンなどでは、原子配列の乱れや温度による格子の乱れに起因して大きくなることが知られている。図中には、アーバックテイルによる吸収係数の傾きの指標として、算出されたアーバックエネルギーの値を示している。ここで、アーバックエネルギーは、吸収係数が一桁変化するときのエネルギー差として定義される。アーバックエネルギーの値が大きいほど、吸収係数の直線部分の傾きが小さい。
【０２２５】
一方、バンドギャップ中央付近のエネルギー値において外挿直線から外れた部分は半導体中の欠陥準位に起因する吸収であり、欠陥準位密度が大きいほど、外挿直線との差が大きくなる。図中には、吸収係数の曲線と外挿曲線の差分から見積もった、欠陥準位（局在準位）による吸収係数の値を示している。
【０２２６】
図２０（Ａ）、（Ｂ）より、半導体層と接する絶縁層の形成前の前処理を行った試料では、前処理を行わない試料に比べて、欠陥準位による吸収係数が小さいことがわかる。すなわち、半導体層と絶縁層との界面を清浄なものとすることにより、これらの界面に起因する欠陥準位が低減できていることがわかる。
【０２２７】
さらに、前処理を行った試料では、前処理を行わない試料に比べて、アーバックエネルギーの値も小さいことがわかる。すなわち、半導体層と絶縁層との界面の状態（清浄度など）が、伝導帯近傍の裾準位（テイル準位ともいう）にも影響を及ぼすことが示唆される。
【０２２８】
このように、半導体層と絶縁層との界面がより清浄であるなど、良好な状態であるほど、これらの界面に、キャリアトラップとして機能する界面準位の生成を抑制することができる。その結果、トランジスタの電気特性の向上だけでなく、電気特性の変動が抑制されるため、良好な電気特性と高い信頼性を兼ね備えるトランジスタを実現することができる。
【０２２９】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２３０】
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
【０２３１】
［断面構造］
図２１（Ａ）に本発明の一態様の半導体装置の断面図を示す。図２１（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図２１（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、実施の形態２で例示したトランジスタを適用した例を示している。
【０２３２】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２３３】
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２３４】
図２１（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１、絶縁層２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また各種絶縁層に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁層２２０４と、絶縁層２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
【０２３５】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０２３６】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体層の近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁層２２０７を設けることは特に効果的である。絶縁層２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
【０２３７】
絶縁層２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０２３８】
また、酸化物半導体層を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有する絶縁層２２０８を形成することが好ましい。絶縁層２２０８としては、絶縁層２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物及び酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う絶縁層２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体層からの酸素の脱離を防止するとともに、酸化物半導体層への水及び水素の混入を防止することができる。
【０２３９】
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
【０２４０】
〔ＣＭＯＳ回路〕
図２１（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。なお、図に示すように、ゲート絶縁層に電荷捕獲準位に負の固定電荷が捕獲され、しきい値電圧が変動したトランジスタは、通常のトランジスタとは異なる記号を用いる。
【０２４１】
〔アナログスイッチ〕
また図２１（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
【０２４２】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２２に示す。
【０２４３】
図２２（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。
【０２４４】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２４５】
図２２（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２４６】
図２２（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２４７】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０２４８】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
【０２４９】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２５０】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２５１】
図２２（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図２２（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動作が可能である。
【０２５２】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２５３】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２５４】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２５５】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
【０２５６】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２５７】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２５８】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２５９】
（実施の形態５）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦＩＤタグについて、図２３を参照して説明する。
【０２６０】
本実施の形態におけるＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
【０２６１】
ＲＦＩＤタグの構成について図２３を用いて説明する。図２３は、ＲＦＩＤタグの構成例を示すブロック図である。
【０２６２】
図２３に示すようにＲＦＩＤタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦＩＤタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦＩＤタグ８００は、そのいずれの方式に用いることも可能である。
【０２６３】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０２６４】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０２６５】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０２６６】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０２６７】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０２６８】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦＩＤタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０２６９】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦＩＤタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０２７０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２７１】
（実施の形態６）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０２７２】
図２４は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２７３】
図２４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２７４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２７５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２７６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２７７】
図２４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０２７８】
図２４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２７９】
図２５は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０２８０】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０２８１】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０２８２】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２８３】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２８４】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２８５】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２５では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０２８６】
なお、図２５では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２８７】
また、図２５において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２８８】
図２５における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２８９】
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０２９０】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２９１】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２９２】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２９３】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２９４】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２９５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２９６】
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２６に示す。
【０２９７】
図２６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２９８】
図２６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２９９】
図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３００】
図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３０１】
図２６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３０２】
図２６（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３０３】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３０４】
（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦＩＤの使用例について図２７を用いながら説明する。ＲＦＩＤの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２７（Ａ）参照）、包装用容器類（包装紙やボトル等、図２７（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２７（Ｂ）参照）、乗り物類（自転車等、図２７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２７（Ｅ）、図２７（Ｆ）参照）等に設けて使用することができる。
【０３０５】
本発明の一態様に係るＲＦＩＤ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＤ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦＩＤ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦＩＤを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＤを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３０６】
以上のように、本発明の一態様に係わるＲＦＩＤを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３０７】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３０８】
１０４    酸化物半導体層
１０７    電荷捕獲準位
１０８    ゲート絶縁層
１０８ａ    ゲート絶縁層
１０８ｂ    ゲート絶縁層
１０９    電荷
１１０    ゲート電極層
４００    基板
４０２    下地絶縁層
４０４    酸化物半導体層
４０４ａ    酸化物半導体層
４０４ｂ    酸化物半導体層
４０４ｃ    酸化物半導体層
４０５    導電膜
４０６ａ    ソース電極層
４０６ｂ    ドレイン電極層
４０８ａ    ゲート絶縁層
４０８ｂ    ゲート絶縁層
４０９    酸化物層
４１０    ゲート電極層
４１２    絶縁層
５００    基板
５０２    下地絶縁層
５０４    酸化物半導体層
５０６ａ    ソース電極層
５０６ｂ    ドレイン電極層
５０８ａ    ゲート絶縁層
５０８ｂ    ゲート絶縁層
５１０    ゲート電極層
５１２    絶縁層
５１８ａ    絶縁層
５１８ｂ    絶縁層
６００    基板
６０２    下地絶縁層
６０４    酸化物半導体層
６０６ａ    ソース電極層
６０６ｂ    ドレイン電極層
６０８ａ    ゲート絶縁層
６０８ｂ    ゲート絶縁層
６１０    ゲート電極層
６１２    絶縁層
６１６ａ    配線層
６１６ｂ    配線層
７００    基板
７０１    チャンバー
７０２    ロード室
７０３    前処理室
７０４    チャンバー
７０５    チャンバー
７０６    アンロード室
７０７    搬送ユニット
７１１ａ    原料供給部
７１１ｂ    原料供給部
７１２ａ    高速バルブ
７１２ｂ    高速バルブ
７１２ｃ    高速バルブ
７１２ｄ    高速バルブ
７１３ａ    原料導入口
７１３ｂ    原料導入口
７１４    原料排出口
７１５    排気装置
７１６    基板ホルダ
７２０    搬送室
８００    ＲＦＩＤタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１３０１    基板
１３０２    半導体層
１３０３    電極
１３０４    ゲート絶縁層
１３０５    ゲート電極
１３０６    絶縁層
１３０７    絶縁層
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁層
２２０２    配線
２２０３    プラグ
２２０４    絶縁層
２２０５    配線
２２０６    配線
２２０７    絶縁層
２２０８    絶縁層
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦＩＤ
【図１】
2015057819.tif 000008
【図２】
2015057819.tif 000009
【図３】
2015057819.tif 000010
【図４】
2015057819.tif 000011
【図５】
2015057819.tif 000012
【図６】
2015057819.tif 000013
【図７】
2015057819.tif 000014
【図８】
2015057819.tif 000015
【図９】
2015057819.tif 000016
【図１０】
2015057819.tif 000017
【図１６】
2015057819.tif 000018
【図１７】
2015057819.tif 000019
【図１９】
2015057819.tif 000020
【図２０】
2015057819.tif 000021
【図２１】
2015057819.tif 000022
【図２２】
2015057819.tif 000023
【図２３】
2015057819.tif 000024
【図２４】
2015057819.tif 000025
【図２５】
2015057819.tif 000026
【図２６】
2015057819.tif 000027
【図２７】
2015057819.tif 000028
【図１１】
2015057819.tif 000029
【図１２】
2015057819.tif 000030
【図１３】
2015057819.tif 000031
【図１４】
2015057819.tif 000032
【図１５】
2015057819.tif 000033
【図１８】
2015057819.tif 000034