(57)【要約】【課題】耐圧とオン抵抗のトレードオフのよい横型ＭＯＳトランジスタを提供する。【解決手段】横型ＭＯＳＦＥＴ構造において、ドリフト領域の素子表面側の不純物濃度を、素子底面側の不純物濃度より高濃度とし、かつ、素子底面側の不純物濃度は、ソース領域からドレイン領域に向けて横方向に増加させる。この構成により、素子表面側の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面側のソース側不純物濃度を低く設定することで空乏層が広がり易くなり、以て高耐圧化を図ることが可能となる。【選択図】図１
2015207720.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の主表面の表面層に選択的に形成された第一導電型の第一拡散領域と、
前記表面層の前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、
前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域と
を備え、
前記第一拡散領域と前記第二拡散領域とが前記半導体基板の前記主表面の面方向に沿って配置された、ユニポーラで動作する横型の半導体装置であって、
前記第三拡散領域は、第一層と、前記第一層と前記半導体基板との間に位置する第二層とを含んで成り、
前記第二層は、前記第一層より不純物濃度が低く、
前記第二拡散領域側の前記第一層と前記第二層の不純物濃度の差は、前記第一拡散領域側の前記第一層と前記第二層の不純物濃度の差より大きい
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成され、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域の第二層は、前記絶縁層に接している
ことを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の一方の主表面の表面層に選択的に形成された第一導電型の第一拡散領域と、
前記表面層の前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、
前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域と
を備え、
前記第一拡散領域と前記第二拡散領域とが前記半導体基板の前記主表面の面方向に沿って配置された、ユニポーラで動作する横型の半導体装置であって、
前記第三拡散領域は、第一層と、前記第一層と前記半導体基板との間に位置する第二層とを含んで成り、
前記第二層は、前記第一層より不純物濃度が低く、かつ、前記第一拡散領域側から前記第二拡散領域側に向かって不純物濃度が次第に低減している
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成され、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域の第二層は、前記絶縁層に接している
ことを特徴とする半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記第一層は、前記第一拡散領域側から前記第二拡散領域側に向かって不純物濃度が次第に低減している
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成され、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域の第二層は、前記絶縁層に接している
ことを特徴とする半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板の一方の主表面の表面層に選択的に形成された第一導電型の第一拡散領域と、
前記表面層の前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、
前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域と
を備え、
前記第一拡散領域と前記第二拡散領域とが前記半導体基板の前記主表面の面方向に沿って配置された、ユニポーラで動作する横型の半導体装置であって、
前記第三拡散領域は、第一層と、前記第一層と前記半導体基板との間に位置する第二層とを含んで成り、
前記第二層は、前記第一層より不純物濃度が低く、かつ、前記第二拡散領域側の不純物濃度が前記第一拡散領域側の不純物濃度より低く形成されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成され、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域の第二層は、前記絶縁層に接している
ことを特徴とする半導体装置。
【請求項１３】
請求項１０に記載の半導体装置において、
前記第一層は、前記第二拡散領域側の不純物濃度が前記第一拡散領域側の不純物濃度より低く形成されている
ことを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層からなるSOI基板であり、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域が前記活性層内に形成され、前記第一拡散領域と、前記第二拡散領域と、前記第三拡散領域の第二層は、前記絶縁層に接している
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧パワーＩＣ等を含む半導体装置に関し、特に横型のＭＯＳ電界効果型トランジスタ（横型ＭＯＳＦＥＴ）に関するものである。
【背景技術】
【０００２】
従来、横型ＩＧＢＴ(Insulated Gate Bipolar Transistor)を高耐圧化・高電流密度化するための技術が知られていた（例えば、特許文献１および特許文献２参照）。
【０００３】
また、従来、横型ＭＯＳＦＥＴとして、ドリフト領域の不純物濃度をｐベース領域側からドレイン領域に向けて横方向に増加させている構造のものがあった（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３１８７１４号公報
【特許文献２】特開２００９−２４６０３７号公報
【特許文献３】特開平４−３０９２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、デバイス分離領域が小さく、寄生トランジスタフリーという特徴から、ＳＯＩ基板を用いた高耐圧パワーＩＣの開発が盛んに行われている。高耐圧パワーＩＣの開発においては、負荷を直接駆動する高耐圧出力デバイスの性能向上が、出力特性やチップサイズ低減の観点から必須となる。そのため、出力デバイスとして、伝導度変調により高い単位面積あたりの電流容量（以下、電流密度と記載)が得られる横型ＩＧＢＴ(Insulated Gate Bipolar Transistor)が主に使用されている。この横型ＩＧＢＴの高耐圧化、高電流密度化技術が開発されており、例として、特許文献１、特許文献２で開示されているものがある。
【０００６】
しかしながら、ＩＧＢＴでは、コレクタ領域に形成されたダイオードにより、順方向に電圧を印加したときにビルトイン電圧（約１Ｖ）までの領域で電流が流れず、低電流領域を主に使用するパワーＩＣ用途ではＭＯＳＦＥＴと比較して損失が大きいという欠点があった。これに対応し、高耐圧で電流密度の高い（オン抵抗の低い）横型ＭＯＳＦＥＴが提案されており、例として、特許文献３で開示されたものがある。
【０００７】
特許文献３の横型ＭＯＳＦＥＴは図９で示すような構成をしており、薄膜のｎ型半導体基板１が埋め込み酸化膜１０上に形成されており、埋め込み酸化膜１０は支持基板９上に形成されている。半導体基板１の一部に選択的にｐベース領域２が形成され、そのｐベース領域２の一部にソース領域８が形成されている。ｐベース領域２の形成されていないｎ型基板１の一部に選択的にドレイン領域３が形成されている。そして、半導体基板１とソース領域８に挟まれたｐベース領域２の表面上にゲート酸化膜１５を介してゲート電極１２が設けられている。また、ソース領域８に接触するソース電極１１、ドレイン領域３に接触するドレイン電極１３が設けられている。
【０００８】
この横型ＭＯＳＦＥＴの特徴は、一般的な横型ＭＯＳＦＥＴではｐベース領域２とドレイン領域３の間のドリフト領域４の不純物濃度が一定であるのに対し、ドリフト領域４の不純物濃度をｐベース領域２側からドレイン領域３に向けて横方向に増加させていることである。これにより、ドリフト領域４内の横方向電界分布を均一化し高耐圧化が図れると共に、一般的な構造に対しトータルの不純物濃度が高濃度となり、高い電流密度が得られる。
【０００９】
しかし、図９に示す横型ＭＯＳＦＥＴでは、縦方向電界によるアバランシェを抑制するため、半導体基板１（またはドリフト領域４）の厚さを非常に薄くする必要がある。例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜１０の厚さ３．５μｍの場合、半導体基板１の厚さは０．５μｍ程度以下とする必要がある。高温長時間の拡散や酸化工程を含む高耐圧パワーＩＣ製造工程では、半導体基板１の厚さばらつきが発生しやすく、このばらつきにより耐圧特性が大きく影響を受ける。また、ドリフト領域４の不純物濃度分布は、ドリフト領域４上の酸化膜１７の厚さやゲート電極１２またはソース電極１１の配置と関連して決定する必要があり、これらの製造ばらつきによる耐圧への影響も大きい。結果として、製造ばらつきの範囲内で所望の耐圧を得られるよう素子設計をすると、ドリフト領域４の不純物濃度低減や横方向距離拡大が必要となり、電流密度が低くなるという課題があった。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の半導体装置は、例えば、半導体基板と、前記半導体基板の一方の主表面の表面層に選択的に形成された第一導電型の第一拡散領域と、前記表面層の前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域とを備え、前記第一拡散領域と前記第二拡散領域とが前記半導体基板の前記主表面の面方向に沿って配置された、ユニポーラで動作する横型の半導体装置であって、前記第三拡散領域は、第一層と、前記第一層と前記半導体基板との間に位置する第二層とを含んで成り、前記第二層は、前記第一層より不純物濃度が低く、前記第二拡散領域側の前記第一層と前記第二層の不純物濃度の差は、前記第一拡散領域側の前記第一層と前記第二層の不純物濃度の差より大きいことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、横型ＭＯＳＦＥＴの耐圧と電流密度とのトレードオフ関係が良好となり、以て、高耐圧パワーＩＣの低損失化およびチップサイズ低減が可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置の断面構造図である。
【図２ａ】従来技術の半導体装置と本発明の半導体装置とについてのシミュレーション計算の対象とした、従来技術と本発明とで共通の断面構造を示す図である。
【図２ｂ】従来技術の半導体装置と本発明の半導体装置とについてのシミュレーション計算における、従来技術のドリフト領域不純物濃度を示す図である。
【図２ｃ】従来技術の半導体装置と本発明の半導体装置とについてのシミュレーション計算における、本発明のドリフト領域不純物濃度を示す図である。
【図２ｄ】従来技術の半導体装置と本発明の半導体装置とについてのシミュレーション計算結果であって、従来技術および本発明の耐圧計算結果を示す図である。
【図２ｅ】従来技術の半導体装置と本発明の半導体装置とについてのシミュレーション計算結果であって、従来技術および本発明のオン状態電圧電流特性計算結果を示す図である。
【図３ａ】本発明の第１の実施形態に係る半導体装置の断面構造図である。
【図３ｂ】本発明の第１の実施形態に係る半導体装置の不純物濃度分布を示す図である。
【図４ａ】本発明の第２の実施形態に係る半導体装置の断面構造図である。
【図４ｂ】本発明の第２の実施形態に係る半導体装置の不純物濃度分布を示す図である。
【図５ａ】本発明の第３の実施形態に係る半導体装置の断面構造図である。
【図５ｂ】本発明の第３の実施形態に係る半導体装置の不純物濃度分布を示す図である。
【図６ａ】本発明の第４の実施形態に係る半導体装置の断面構造図である。
【図６ｂ】本発明の第４の実施形態に係る半導体装置の不純物濃度分布を示す図である。
【図７ａ】本発明の第５の実施形態に係る半導体装置の断面構造図である。
【図７ｂ】本発明の第５の実施形態に係る半導体装置の不純物濃度分布を示す図である。
【図８ａ】本発明の第６の実施形態に係る半導体装置の断面構造図である。
【図８ｂ】本発明の第６の実施形態に係る半導体装置の不純物濃度分布を示す図である。
【図９】従来技術による半導体装置の断面構造図である。
【図１０】従来技術による半導体装置の断面構造図である。
【図１１】従来技術による半導体装置の断面構造図である。
【発明を実施するための形態】
【００１３】
本発明の横型ＭＯＳＦＥＴは、耐圧と電流密度のトレードオフ向上のため、ドリフト領域の縦方向と横方向に不純物濃度勾配を形成することを最も主要な特徴とする。
【００１４】
本発明の横型ＭＯＳＦＥＴでは、ドリフト領域の素子表面側の不純物濃度を、素子底面側の不純物濃度より高濃度とし、かつ、素子底面側の不純物濃度は、ソース領域からドレイン領域に向けて横方向に増加させる。素子表面の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面のソース側不純物濃度を低く設定することで空乏層がドレイン側に広がり易くなり高耐圧化が図れる。
【００１５】
本発明の横型ＭＯＳＦＥＴ構造では、ドリフト領域の半導体基板厚さは図９の構造ほど薄くする必要はなく、例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜の厚さ３．５μｍの場合、半導体基板の厚さは５μｍ程度でよい。従って、図９の構造と比較し製造ばらつきによる影響を受けにくく、高耐圧で高電流密度の半導体装置を得やすい。
【００１６】
以下、本発明の半導体装置の実施形態の一例を、図面に基づいて詳細に説明する。
【実施例１】
【００１７】
図１は本発明の第１の実施形態である実施例１に係る半導体装置（ＭＯＳＦＥＴ）の一例の部分断面構造図である。図１において、ｎ型半導体基板１の一部に選択的にｐ型ベース領域２が形成され、そのｐ型ベース領域２の表面層の一部にｎ型ソース領域８が形成され、そのｎ型ソース領域８に隣接するようにｐ型コンタクト領域７が形成されている。ｐ型ベース領域２の形成されていないｎ型基板１の表面露出部に選択的にｎ型ドレイン領域３が形成されている。そして、ｐ型ベース領域２表面層のチャネル領域１４の表面上にゲート酸化膜１５を介してＧ端子に接続されるゲート電極１２が設けられている。また、ｎ型ソース領域８とｐ型コンタクト領域７の表面に共通に接触するソース電極１１が、ｎ型ドレイン領域３の表面上にはドレイン電極１３が設けられ、それぞれＳ端子、Ｄ端子に接続される。ｐ型ベース領域２とｎ型ドレイン領域３の間のドリフト領域４には、第一層５と第二層６が形成されており、第二層６の不純物濃度は第一層５の不純物濃度より低く、かつ、ｐ型ベース領域２側の第一層５と第二層６の不純物濃度の差は、ｎ型ドレイン領域３側の第一層５と第二層６の不純物濃度の差より大きいことを特徴としている。本発明のＭＯＳＦＥＴでは、素子表面側に配置した第一層５の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面側の第二層６のソース側不純物濃度を低く設定することで空乏層が広がり易くなり高耐圧化が図れる。
【００１８】
図２ａ、２ｂ、２ｃ、２ｅは、従来の一般的なＭＯＳＦＥＴ（構造１）と本発明のＭＯＳＦＥＴ（構造２）とについて、耐圧と電流性能とをデバイスシミュレーションで計算確認したものである。図２ａは断面構造を示し、構造１と構造２で共通である。図２ｂは構造１のドリフト領域不純物濃度であり、図２ａのＡ−Ａ’間とＢ−Ｂ’間について横方向位置と不純物濃度の関係を示している。図２ｃは構造２のドリフト領域不純物濃度について、図２ｂと同様に示している。図２ｂ、２ｃより、構造１ではドリフト領域で不純物濃度がほぼ一定であるのに対し、構造２では第一層（Ａ−Ａ’間）の不純物濃度は第二層（Ｂ−Ｂ’間）の不純物濃度より高く、かつ、ソース領域側の第一層と第二層の不純物濃度の差Ｄ１は、ドレイン領域側の第一層と第二層の不純物濃度の差Ｄ２より大きく設定している。また、構造２の第一層不純物濃度は構造１の不純物濃度より高い。図２ｄは構造１および構造２の耐圧計算結果、図２ｅは構造１および構造２のオン状態電圧電流特性計算結果を示す。なお、チャネル幅やゲート電圧など計算条件は同一としている。図２ｄ、２ｅより、構造２のＮＭＯＳＦＥＴとすることで、同等耐圧の構造１と比較し高い電流密度を得られることがわかる。
【００１９】
なお、横型半導体装置で、ドリフト領域の不純物濃度を縦方向に勾配を持たせる発明として、特許文献１や特許文献２で開示されたものがある。
【００２０】
図１０は特許文献１で開示された構造であり、支持基板９上に埋め込み酸化膜１０を介して、ｎ型半導体基板４０が形成されている。半導体基板４０に、埋め込み酸化膜１０に達する深さで所定距離離れてｐ型ベース領域２、ｎ型ベース領域（バッファ領域）１６が形成され、さらに、ｐ型ベース領域２中にｎ型ソース領域８を、ｎ型ベース領域１６中にｐ型ドレイン領域１８が形成されている。ｎ型ソース領域８と半導体基板４０により挟まれたｐ型ベース領域２の表面部をチャネル領域として、この上にゲート酸化膜を介してゲート電極１２が形成されている。ソース電極１１はｎ型ソース領域８とｐ型ベース領域２に同時にコンタクトするように形成され、ドレイン電極１３はｐ型ドレイン領域１８にコンタクトするように形成されている。また、電極１１，１３間には絶縁保護膜１７が形成されている。半導体基板４０の表面全体からはｎ型不純物層４１が拡散形成され、半導体基板４０中は縦方向の濃度勾配がつけられている。これにより、半導体基板４０底部での電界集中が緩和され高耐圧が得られる。ここで、図１０の構造は横方向には不純物濃度勾配を持たせておらず、本発明の構造とは異なる。また、図１０はバイポーラで動作する横型ＩＧＢTに関するものであり、半導体基板４０または不純物層４１中に不純物濃度の高い領域を設けることは好ましくない。これは、ＩＧＢＴが、オン状態においてドリフト領域の伝導度変調を活性化し低いオン抵抗を得ることを特徴としているためである。伝導度変調は、不純物濃度が薄い領域において活性化する。従って、ドリフト領域の横方向の一部に不純物濃度の高い領域が存在するとオン抵抗が著しく悪化する。これに対し、本発明のＭＯＳＦＥＴはユニポーラで動作する半導体装置であり、ドリフト層の不純物濃度が高いほど低いオン抵抗が得られる。従って、本発明の構造は、ドリフト領域４の第一層５と第二層６において、ｎドレイン領域３側に不純物濃度の高い領域を設けることを特徴としている。
【００２１】
図１１は特許文献２で開示された構造であり、支持基板９と、支持基板９上に設けられている埋め込み酸化膜１０と、埋め込み酸化膜１０上に設けられている半導体基板１を備えている。半導体基板１内には、ｎ型ソース領域８と、ｐ型ドレイン領域１８と、ｎ型のドリフト領域４を備えており、ｐ型ベース領域２がｎ型ソース領域８を囲み、ｎ型ソース領域８とドリフト領域４を分離している。ｐ型コンタクト領域７が、半導体基板１の表面で、ｐ型ベース領域２の内部に設けられている。ｎ型ソース領域８とｐ型コンタクト領域７は、ソース電極１１に接触しており、ｐ型ドレイン領域１８は、ドレイン電極１３に接触している。ｎ型ソース領域８とドリフト領域４を分離しているｐ型ベース領域２の表面部をチャネル領域として、この上にゲート酸化膜１４を介してゲート電極１２が形成されている。半導体基板１の表面には、層間絶縁膜１７が設けられている。ｎ型バッファ領域１６はｐ型ドレイン領域１８を囲っており、ｐ型ドレイン領域１８とドリフト領域４を分離している。ドリフト領域４は、横方向に伸びている第一層４１と第二層４０を有しており、ドリフト領域４の一端はｐ型ボディ領域２に接しており、他端はｎ型バッファ領域１６に接している。第二層４０の不純物濃度は、ｐ型ドレイン領域１８側に向かうに従って濃くなっている。すなわち、範囲４１、４２、４３、４４、４５、４６、４７の順に、第二層４０の不純物濃度が濃くなっている。ここで、第二層４０の不純物濃度は、第一層４１の不純物濃度よりも濃く、本発明の構造とは異なる。また、図１１はバイポーラで動作する横型半導体装置ＩＧＢTに関するものであり、図１０と同様の理由から、第一層４１中に不純物濃度の高い領域を設けることは好ましくない。
【００２２】
図３ａは図１と同様に第１の実施形態に係る半導体装置の部分断面構造図であり、また、図３ｂは図３ａの半導体装置のドリフト領域４の不純物濃度分布を図示したものである。すなわち、図３ａに示した第一層５のＡ−Ａ’間と第二層６のＢ−Ｂ’間について、横方向位置と不純物濃度の関係を図３ｂに示した。図３ｂに示すように、第二層６の不純物濃度は第一層５の不純物濃度より低く、かつ、ｐ型ベース領域２側の第一層５と第二層６の不純物濃度の差Ｄ１は、ｎ型ドレイン領域３側の第一層５と第二層６の不純物濃度の差Ｄ２より大きい。
【００２３】
なお、本実施例の構成において、ドリフト領域内の第一層の不純物濃度は一定であっても横方向に勾配を持っていてもよい。
【００２４】
以上の本実施例によれば、素子表面の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面のソース側不純物濃度を低く設定することで空乏層がドレイン側に広がり易くなり高耐圧化を図ることが可能である。また、ドリフト領域の半導体基板厚さは図９の構造ほど薄くする必要はなく、例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜の厚さ３．５μｍの場合、半導体基板の厚さは５μｍ程度でよいため、図９の構造と比較し製造ばらつきによる影響を受けにくく、高耐圧で高電流密度の半導体装置を提供することが可能である。
【実施例２】
【００２５】
図４ａは、本発明の第２の実施形態である実施例２に係る半導体装置の部分断面構造図である。この構造は図３ａを基本としており、第一層５の不純物濃度に横方向勾配を持たせたことを特徴としている。図４ａに記載した第一層５のＡ−Ａ’間と第二層６のＢ−Ｂ’間について、横方向位置と不純物濃度の関係を図４ｂに示した。図４ｂに示すように、第一層、第二層ともｐ型ベース領域２側からｎ型ドレイン領域３側に向けて不純物濃度が増加している。第二層６の不純物濃度は第一層５の不純物濃度より低く、かつ、ｐ型ベース領域２側の第一層５と第二層６の不純物濃度の差Ｄ１は、ｎ型ドレイン領域３側の第一層５と第二層６の不純物濃度の差Ｄ２より大きい。
【００２６】
なお、本実施例の構成において、ドリフト領域内の第一層または第二層の横方向不純物濃度分布は、連続的に変化してもよいし、不連続に変化してもよい。
【００２７】
以上の本実施例によれば、素子表面の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面のソース側不純物濃度を低く設定することで空乏層がドレイン側に広がり易くなり高耐圧化を図ることが可能である。また、ドリフト領域の半導体基板厚さは図９の構造ほど薄くする必要はなく、例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜の厚さ３．５μｍの場合、半導体基板の厚さは５μｍ程度でよいため、図９の構造と比較し製造ばらつきによる影響を受けにくく、高耐圧で高電流密度の半導体装置を提供することが可能である。
【実施例３】
【００２８】
図５ａは、本発明の第３の実施形態である実施例３に係る半導体装置の部分断面構造図である。この構造は図３ａを基本としており、第二層６の不純物濃度を横方向に階段状に変化させていることを特徴としている。図５ａに記載した第一層５のＡ−Ａ’間と第二層６のＢ−Ｂ’間について、横方向位置と不純物濃度の関係を図５ｂに示した。第二層６は６ａ、６ｂ、６ｃの３つの領域から成り、６ａ、６ｂ、６ｃの順に不純物濃度が高くなっている。第二層６の不純物濃度は第一層５の不純物濃度より低く、かつ、ｐ型ベース領域２側の第一層５と第二層６の不純物濃度の差Ｄ１は、ｎ型ドレイン領域３側の第一層５と第二層６の不純物濃度の差Ｄ２より大きい。なお、図５では第二層６を３つの領域で記載したが、当然ながら領域の数は３に限られたものではない。
【００２９】
以上の本実施例によれば、素子表面の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面のソース側不純物濃度を低く設定することで空乏層がドレイン側に広がり易くなり高耐圧化を図ることが可能である。また、ドリフト領域の半導体基板厚さは図９の構造ほど薄くする必要はなく、例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜の厚さ３．５μｍの場合、半導体基板の厚さは５μｍ程度でよいため、図９の構造と比較し製造ばらつきによる影響を受けにくく、高耐圧で高電流密度の半導体装置を提供することが可能である。
【実施例４】
【００３０】
図６ａは、本発明の第４の実施形態である実施例４に係る半導体装置の部分断面構造図である。この構造は図３ａを基本としており、第一層５、第二層６の不純物濃度を横方向に階段状に変化させていることを特徴としている。図６ａに記載した第一層５のＡ−Ａ’間と第二層６のＢ−Ｂ’間について、横方向位置と不純物濃度の関係を図６ｂに示した。第一層５は５ａ、５ｂ、５ｃの３つの領域から成り、５ａ、５ｂ、５ｃの順に不純物濃度が高くなっている。また、第二層６は６ａ、６ｂ、６ｃの３つの領域から成り、６ａ、６ｂ、６ｃの順に不純物濃度が高くなっている。第二層６の不純物濃度は第一層５の不純物濃度より低く、かつ、ｐ型ベース領域２側の第一層５と第二層６の不純物濃度の差Ｄ１は、ｎ型ドレイン領域３側の第一層５と第二層６の不純物濃度の差Ｄ２より大きい。なお、図６では第一層５、第二層６を３つの領域で記載したが、当然ながら領域の数は３に限られたものではない。また、領域の数は第一層５と第二層６で異なってもよい。
【００３１】
以上の本実施例によれば、素子表面の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面のソース側不純物濃度を低く設定することで空乏層がドレイン側に広がり易くなり高耐圧化を図ることが可能である。また、ドリフト領域の半導体基板厚さは図９の構造ほど薄くする必要はなく、例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜の厚さ３．５μｍの場合、半導体基板の厚さは５μｍ程度でよいため、図９の構造と比較し製造ばらつきによる影響を受けにくく、高耐圧で高電流密度の半導体装置を提供することが可能である。
【実施例５】
【００３２】
図７ａは、本発明の第５の実施形態である実施例５に係る半導体装置の部分断面構造図である。この構造は図３ａを基本としており、第一層５または第二層６の不純物濃度が、局所的にｐ型ベース領域２側よりｎ型ドレイン領域３側が低い領域を有していることを特徴としている。図７ａに記載した第一層５のＡ−Ａ’間と第二層６のＢ−Ｂ’間について、横方向位置と不純物濃度の関係を図７ｂに示した。第一層、第二層ともｐ型ベース領域２側からｎ型ドレイン領域３側に向けて不純物濃度が増加しているが、素子中央部で局所的にｐ型ベース領域２側よりｎ型ドレイン領域３側の不純物濃度が低い領域を持つ。第二層６の不純物濃度は第一層５の不純物濃度より低く、かつ、ｐ型ベース領域２側の第一層５と第二層６の不純物濃度の差Ｄ１は、ｎ型ドレイン領域３側の第一層５と第二層６の不純物濃度の差Ｄ２より大きい。なお、図７では第一層５、第二層６とも局所的にｐ型ベース領域２側よりｎ型ドレイン領域３側の不純物濃度が低い領域を持つよう記載したが、当然ながら第一層またはと第二層のいずれかが局所的にｐ型ベース領域２側よりｎ型ドレイン領域３側の不純物濃度が低い領域を持っていてもよい。
【００３３】
以上の本実施例によれば、素子表面の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面のソース側不純物濃度を低く設定することで空乏層がドレイン側に広がり易くなり高耐圧化を図ることが可能である。また、ドリフト領域の半導体基板厚さは図９の構造ほど薄くする必要はなく、例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜の厚さ３．５μｍの場合、半導体基板の厚さは５μｍ程度でよいため、図９の構造と比較し製造ばらつきによる影響を受けにくく、高耐圧で高電流密度の半導体装置を提供することが可能である。
【実施例６】
【００３４】
図８ａは、本発明の第６の実施形態である実施例６に係る半導体装置の部分断面構造図である。この構造は図３ａを基本としており、ドレイン領域３を囲むようにｎ型バッファ領域１６を設けていることを特徴としている。この場合でも、図３ａの構造と同様の効果により、高耐圧と高電流密度とを得ることができる。
【００３５】
なお、図８ａのｎ型バッファ領域１６は、図４ａ、図５ａ、図６ａ、図７ａの各構造にも適用可能である。
【００３６】
以上の本実施例によれば、素子表面の不純物濃度を高濃度とすることでオン抵抗が低減され、素子底面のソース側不純物濃度を低く設定することで空乏層がドレイン側に広がり易くなり高耐圧化を図ることが可能である。また、ドリフト領域の半導体基板厚さは図９の構造ほど薄くする必要はなく、例えば、６００Ｖの耐圧を得るためには、埋め込み酸化膜の厚さ３．５μｍの場合、半導体基板の厚さは５μｍ程度でよいため、図９の構造と比較し製造ばらつきによる影響を受けにくく、高耐圧で高電流密度の半導体装置を提供することが可能である。
【符号の説明】
【００３７】
１  ｎ型半導体基板
２  ｐ型ベース領域
３  n型ドレイン領域
４  ドリフト領域
５  ドリフト領域第一層
６  ドリフト領域第二層
７  ｐ型コンタクト領域
８  ｎ型ソース領域
９  支持基板
１０  埋め込み酸化膜
１１  ソース電極
１２  ゲート電極
１３  ドリフト電極
１４  チャネル領域
１５  ゲート酸化膜
１６  ｎバッファ領域
１７  絶縁膜
１８  ｐ型ドレイン領域
４０  ドリフト領域第二層
４１  ドリフト領域第一層
【図１】
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【図２ａ】
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【図２ｂ】
2015207720.tif 000005
【図２ｃ】
2015207720.tif 000006
【図２ｄ】
2015207720.tif 000007
【図２ｅ】
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【図３ａ】
2015207720.tif 000009
【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
2015207720.tif 000017
【図７ｂ】
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【図８ａ】
2015207720.tif 000019
【図８ｂ】
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【図９】
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【図１０】
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【図１１】
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