(57)【要約】【課題】  製造プロセスの制約に依らず、低電圧な電源電圧を高倍率に昇圧する昇圧回路を提供する。【解決手段】  本発明にかかる昇圧回路は、第１の昇圧手段２０１の出力を充電する第１の蓄電手段３０と第２の昇圧手段２０２の出力を充電する第２の蓄電手段７０とを有し、電源手段１０を昇圧する第１の昇圧手段２０１と第１の昇圧手段２０１を制御する第１の制御手段４０と発振検出手段５０と、電源手段１０と第１の蓄電手段３０とを接続するスイッチ手段６０とが低電圧で駆動するスイッチング素子で構成される第１のブロック１と、第１の昇圧手段２０１の出力を昇圧する第２の昇圧手段２０２と第２の昇圧手段２０２を制御する第２の制御手段８０と第２の蓄電手段７０の電圧を検出する電圧検出手段９０とが高耐圧なスイッチング素子で構成される第２のブロック２とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部エネルギーを電気的エネルギーに変換する電源手段（１０）と、
該電源手段（１０）の発電出力を昇圧する第１の昇圧手段（２０１）と、
該第１の昇圧手段（２０１）の昇圧出力を充電する第１の蓄電手段（３０）と、
該第１の蓄電手段（３０）を電源とし、前記第１の昇圧手段（２０１）の昇圧動作を制御する第１の制御手段（４０）と、
前記第１の昇圧手段（２０１）の昇圧出力を昇圧する第２の昇圧手段（２０２）と、
該第２の昇圧手段（２０２）の昇圧出力を充電する第２の蓄電手段（７０）と、
該第２の蓄電手段（７０）を電源とし、前記第２の昇圧手段（２０２）の昇圧動作を制御する第２の制御手段（８０）と、
前記第２の蓄電手段（７０）の電圧を検出する電圧検出手段（９０）と、を有し、
第１のブロック（１）は、前記第１の昇圧手段（２０１）と前記第１の制御手段（４０）を備え、
第２のブロック（２）は、前記第２の昇圧手段（２０２）と前記第２の制御手段（８０）と前記電圧検出手段（９０）を備え、
前記第１のブロック（１）は、第１の電圧値以下で動作可能に構成され、
前記第２のブロック（２）は、前記第１の電圧値より高い第２の電圧値で動作可能に構成されることを特徴とする昇圧回路。
【請求項２】
停止状態からの昇圧を開始したときに、前記電源手段（１０）と前記第１の蓄電手段（３０）が接続されて、前記第１の蓄電手段（３０）が充電される初期段階と、
前記第１の蓄電手段（３０）が充電されたときに、前記第１の制御手段（４０）が動作を開始して前記第１の昇圧手段（２０１）の昇圧動作を制御し、前記第１の昇圧手段（２０１）の昇圧出力が前記第１の蓄電手段（３０）に充電されるとともに、前記第２の蓄電手段（７０）に充電される第１のサイクルと、
前記第２の蓄電手段（７０）が所定電圧以上に充電されたときに、前記第２の制御手段（８０）が動作を開始して前記第２の昇圧手段（２０２）の昇圧動作を制御し、前記第２の昇圧手段（２０２）の昇圧出力が前記第２の蓄電手段（７０）に充電される第２のサイクルと、を有することを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記第１のサイクルにおける、前記第１の昇圧手段（２０１）の昇圧出力の前記第２の蓄電手段（７０）への充電は、停止中の前記第２の昇圧手段（２０２）を介して行われる
ことを特徴とする請求項２に記載の昇圧回路。
【請求項４】
前記第１の制御手段（４０）の動作状態を検知する検知手段（５０）と、
前記電源手段（１０）と前記第１の蓄電手段（３０）の間に接続され、前記検知手段（５０）により開閉制御されるスイッチ手段（６０）を有し、
該スイッチ手段（６０）は、
前記検知手段（５０）が、前記第１の制御手段（４０）の停止を検出すると閉状態となって、前記電源手段（１０）と前記第１の蓄電手段（３０）を接続し、
前記検知手段（５０）が、前記第１の制御手段（４０）の作動を検出すると開状態となって、前記電源手段（１０）と前記第１の蓄電手段（３０）を切り離す
ことを特徴とする請求項２又は３に記載の昇圧回路。
【請求項５】
前記検知手段（５０）と前記スイッチ手段（６０）が前記第１のブロック（１）に含まれることを特徴とする請求項４に記載の昇圧回路。
【請求項６】
前記第１のブロック（１）と前記第２のブロック（２）は、別チップの半導体で構成されることを特徴とする請求項１から５のいずれか１つに記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路及びその制御方法に関する。
【背景技術】
【０００２】
従来より、電源電圧を複数のコンデンサへ充電し接続を切り換えることで高電圧を発生させるチャージポンプ方式の昇圧回路が知られている。この昇圧回路は、例えば充電式電子時計に代表される、太陽電池などの電源手段からこれより高い電圧に昇圧し蓄電手段に充電する機能を有する電子機器に用いられている。ここではその従来の昇圧回路について電源電圧を８倍して出力する８倍昇圧回路を図８に示す。
【０００３】
ここで、図８の説明を簡単に行う。
【０００４】
１４０は電源手段であり、外部エネルギーを電気的エネルギーに変換する発電手段である。電源手段１４０は特に限定されないが、単一セルの太陽電池（ソーラーセル）や熱発電素子などの出力電圧の低い発電手段を想定している。
【０００５】
１１０は昇圧手段であり、第１の昇圧ブロック１１１、第２の昇圧ブロック１１２、第３の昇圧ブロック１１３で構成される。各ブロックはスイッチング素子とコンデンサで構成され、各スイッチング素子は、後述の制御回路１３０からの出力信号Ｓ１１１ａ〜Ｓ１１１ｃ、Ｓ１１２ａ〜Ｓ１１２ｃ、Ｓ１１３ａ〜Ｓ１１３ｄにより昇圧動作を行い、昇圧電圧ＶＬを出力する。
【０００６】
１２０は二次電池などの蓄電手段であり、昇圧電圧ＶＬが供給され充電される。
【０００７】
１３０は制御手段であり、昇圧電圧ＶＬが供給されて動作し、上記Ｓ１１１ａ〜Ｓ１１１ｃ、Ｓ１１２ａ〜Ｓ１１２ｃ、Ｓ１１３ａ〜Ｓ１１３ｄなどの制御信号を出力するなど、各種制御を行う。
【０００８】
上述の図８に示す従来の昇圧回路では、回路の接続を切り換えるスイッチング素子としてＭＯＳＦＥＴが用いられる。各ＭＯＳＦＥＴに入力される信号Ｓ１１１ａ〜Ｓ１１１ｃ、Ｓ１１２ａ〜Ｓ１１２ｃ、Ｓ１１３ａ〜Ｓ１１３ｄは制御手段１３０より、昇圧後の電圧ＶＬで生成される。
【０００９】
例えば、電源電圧が低い場合は昇圧回路の起動時は昇圧電圧ＶＬが低電圧であるため、低電圧で駆動するＭＯＳＦＥＴが必要となる。一方で、昇圧倍率が大きくなると昇圧電圧ＶＬも大きくなり、ＭＯＳＦＥＴを駆動させる電圧も大きくなるため、高耐圧のＭＯＳＦＥＴが必要となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−２６２５４６号公報（図８）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、ＭＯＳＩＣの製造プロセスでは、３Ｖ耐圧で０．５Ｖ未満で駆動するＭＯＳＦＥＴ（以下、「低電圧ＭＯＳＦＥＴ」）と３Ｖ以上の耐圧で０．５Ｖ以上で駆動するＭＯＳＦＥＴ（以下、「高耐圧ＭＯＳＦＥＴ」）が製造できる。
【００１２】
前者はリークを押えて低消費電力化が可能であるが、耐圧特性が低い。後者は、高耐圧であるがリークによる消費電力増となる。
【００１３】
そのとき、電源電圧が０．５Ｖの８倍昇圧回路を従来の昇圧回路で構成しようとすると、起動時は０．５Ｖで駆動させるので、使用するＭＯＳＦＥＴは製造ばらつきなどを考慮すると上記低電圧ＭＯＳＦＥＴである必要がある。一方で、８倍昇圧した電圧は４．０Ｖに達するので、上記低電圧ＭＯＳＦＥＴでは耐圧を超えてしまうので、使用するＭＯＳＦＥＴとして上記高耐圧ＭＯＳＦＥＴでなければならない。ゆえに、上述の昇圧回路を構成するには高耐圧且つ低電圧駆動ＭＯＳＦＥＴが必要となる。
【００１４】
しかしながら、ＭＯＳＩＣの製造プロセスでは、上記高耐圧且つ低電圧駆動のＭＯＳＦＥＴは製造することができないので、従来の回路構成では０．５Ｖを８倍昇圧する昇圧回路を作ることはできない。つまり、製造プロセスにより、従来の回路構成では電源電圧が低く且つ昇圧倍率が大きい昇圧回路が作れないという課題があった。
【００１５】
本発明は、上述した従来技術の問題を解決するために、製造プロセスの制約に依らず、電源電圧が低く且つ昇圧倍率が大きい昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記問題を解決するために、本発明は、
外部エネルギーを電気的エネルギーに変換する電源手段（１０）と、
該電源手段（１０）の発電出力を昇圧する第１の昇圧手段（２０１）と、
該第１の昇圧手段（２０１）の昇圧出力を充電する第１の蓄電手段（３０）と、
該第１の蓄電手段（３０）を電源とし、前記第１の昇圧手段（２０１）の昇圧動作を制御する第１の制御手段（４０）と、
前記第１の昇圧手段（２０１）の昇圧出力を昇圧する第２の昇圧手段（２０２）と、
該第２の昇圧手段（２０２）の昇圧出力を充電する第２の蓄電手段（７０）と、
該第２の蓄電手段（７０）を電源とし、前記第２の昇圧手段（２０２）の昇圧動作を制御する第２の制御手段（８０）と、
前記第２の蓄電手段（７０）の電圧を検出する電圧検出手段（９０）と、を有し、
第１のブロック（１）は、前記第１の昇圧手段（２０１）と前記第１の制御手段（４０）を備え、
第２のブロック（２）は、前記第２の昇圧手段（２０２）と前記第２の制御手段（８０）と前記電圧検出手段（９０）を備え、
前記第１のブロック（１）は、第１の電圧値以下で動作可能に構成され、
前記第２のブロック（２）は、前記第１の電圧値より高い第２の電圧値で動作可能に構成されることを特徴とする。
【００１７】
本発明は、
停止状態からの昇圧を開始したときに、前記電源手段（１０）と前記第１の蓄電手段（３０）が接続されて、前記第１の蓄電手段（３０）が充電される初期段階と、
前記第１の蓄電手段（３０）が充電されたときに、前記第１の制御手段（４０）が動作を開始して前記第１の昇圧手段（２０１）の昇圧動作を制御し、前記第１の昇圧手段（２０１）の昇圧出力が前記第１の蓄電手段（３０）に充電されるとともに、前記第２の蓄電手段（７０）に充電される第１のサイクルと、
前記第２の蓄電手段（７０）が所定電圧以上に充電されたときに、前記第２の制御手段（８０）が動作を開始して前記第２の昇圧手段（２０２）の昇圧動作を制御し、前記第２の昇圧手段（２０２）の昇圧出力が前記第２の蓄電手段（７０）に充電される第２のサイクルと、を有することを特徴とする。
【００１８】
また、本発明は
前記第１のサイクルにおける、前記第１の昇圧手段（２０１）の昇圧出力の前記第２の蓄電手段（７０）への充電は、停止中の前記第２の昇圧手段（２０２）を介して行われる
ことを特徴とする。
【００１９】
また、前記第１の制御手段（４０）の動作状態を検知する検知手段（５０）と、
前記電源手段（１０）と前記第１の蓄電手段（３０）の間に接続され、前記検知手段（５０）により開閉制御されるスイッチ手段（６０）を有し、
該スイッチ手段（６０）は、
前記検知手段（５０）が、前記第１の制御手段（４０）の停止を検出すると閉状態となって、前記電源手段（１０）と前記第１の蓄電手段（３０）を接続し、
前記検知手段（５０）が、前記第１の制御手段（４０）の作動を検出すると開状態となって、前記電源手段（１０）と前記第１の蓄電手段（３０）を切り離す
ことを特徴とする。
【００２０】
さらに、本発明は、前記検知手段（５０）と前記スイッチ手段（６０）が前記第１のブロック（１）に含まれる
ことを特徴とする。
【００２１】
さらに、本発明は、前記第１のブロック（１）と前記第２のブロック（２）は、別チップの半導体で構成される
ことを特徴とする。
【発明の効果】
【００２２】
本発明の昇圧回路は、上記製造プロセスで、電源電圧が低く且つ昇圧倍率が大きい昇圧回路を実現している。つまり、上述したように製造プロセスの制約に依らず、電源電圧が低く且つ昇圧倍率が大きい昇圧回路を実現している。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例における昇圧回路の構成を示す回路図である。
【図２】本発明の実施例における昇圧手段の構成を示す回路図である。
【図３】本発明の実施例における昇圧回路の接続状態の遷移を示す遷移図である。
【図４】本発明の実施例における昇圧回路のタイミングチャートである。
【図５】本発明の実施例における昇圧スイッチの構成である。
【図６】本発明の実施例における昇圧回路を１チップで半導体化したときの昇圧システムの構成図である。
【図７】本発明の実施例における昇圧回路を２チップで半導体化したときの昇圧システムの構成図である。
【図８】従来の昇圧回路の構成を示す回路図である。
【発明を実施するための形態】
【００２４】
以下に、添付図面を参照して本発明に係わる昇圧回路の実施の形態を詳細に説明する。
【００２５】
まず図１を用いて本発明の昇圧回路の構成について説明する。図１は本発明に係わる実施の形態の昇圧回路の構成の一例を示す回路図である。
【００２６】
電源手段１０は、単一セルの太陽電池（ソーラーセル）などの出力電圧の低い発電手段である。正極は接地しており、負極は後述の昇圧手段２０およびスイッチ手段６０に接続される。昇圧手段２０は第１の昇圧手段２０１と第２の昇圧手段２０２から成り、後述の
第１の蓄電手段３０や第２の蓄電手段７０よりも出力電圧が低い電源手段１０の出力を昇圧し、第１の蓄電手段３０や第２の蓄電手段７０に充電するための昇圧回路で、電源手段１０が入力側であり、第１の蓄電手段３０と第２の蓄電手段７０が出力側である。なお昇圧手段２０の詳細な構成については後述する。
【００２７】
図１に示すように、第１の蓄電手段３０を電源とする第１の制御手段４０と発振検出手段５０、電源手段１０と第１の蓄電手段３０間に配置されるスイッチ手段６０、第１の蓄電手段３０に蓄電するための第１の昇圧手段２０１とを、まとめて第１のブロック１と呼ぶ。第１のブロック１は、低電圧ＭＯＳＦＥＴで構成されている。
【００２８】
第２の蓄電手段７０を電源とする第２の制御手段８０と電圧検出手段９０、第２の蓄電手段７０に蓄電するための第２の昇圧手段２０２とを、まとめて第２のブロックと呼ぶ。第２のブロックは、高耐圧ＭＯＳＦＥＴで構成されている。
【００２９】
蓄電手段にはコンデンサやリチウムイオン電池などの２次電池などが考えられる。
【００３０】
第１の蓄電手段３０は、第１の昇圧手段２０１の出力ノード２０ａから出力される昇圧電圧出力を充電させ、後述の第１の制御手段４０と発振検出手段５０とを動作させる目的で備えてある。第１の蓄電手段３０の正極は接地しており、負極は第１の昇圧手段２０１の出力ノード２０ａと第１の制御手段４０と発振検出手段５０とスイッチ手段６０とに接続される。
【００３１】
第１の制御手段４０は発振回路（不図示）および分周回路（不図示）を有し、発振回路の発振信号Ｓ１を分周して各種クロック波形を発生させる波形生成回路（不図示）およびその他の論理回路（不図示）やそれら回路を動作させるレギュレータ回路（不図示）などで構成されている。
【００３２】
この第１の制御手段４０は、昇圧信号群である第１〜第３の昇圧信号Ｓ２１ａ〜Ｓ２１ｃと、第４〜第６の昇圧信号Ｓ２２ａ〜Ｓ２２ｃと、第７〜第１０の昇圧信号Ｓ２３ａ〜Ｓ２３ｄおよび発振回路の発振信号Ｓ１を出力する。これらの昇圧信号は後述の第１の昇圧手段２０１に接続されている。また、後述の電圧検出手段９０から出力される電圧検出信号Ｓ２が入力される。
【００３３】
発振検出手段５０は、発振回路の発振信号Ｓ１を検知する回路などからなる回路ブロックであり、発振検出出力信号Ｓ３を出力する。
【００３４】
発振検出手段５０は、第１の蓄電手段３０が第１の制御手段４０が動作可能な状態まで充電されて昇圧動作を開始したことを、発振回路の発振信号Ｓ１により検知する手段である。言わば、第１の制御手段４０の動作検知手段である。従って、第１の制御手段４０の動作が検知できれば、他の方法を使用しても良い。発振検出する場合にも、分周回路からの出力の有無で検出しても良い。
【００３５】
スイッチ手段６０は、電源手段１０と第１の蓄電手段３０とを接続するスイッチであり、昇圧手段２０が動作を停止しているとき、および第１の蓄電手段３０に充電された電圧が電源手段１０の電圧より低いとき、第１の蓄電手段３０と電源手段１０とを接続状態とし、昇圧が開始されると、発振検出手段５０が発振回路の発振を検知して発振検出信号Ｓ３がハイレベルになり開放状態とするような回路で構成されている。
【００３６】
第２の蓄電手段７０は、第２の昇圧手段２０２の出力ノード２０ｃから出力される昇圧電圧出力を充電させ、後述の第２の制御手段８０と電圧検出手段９０を動作させる目的で
備えてある。第２の蓄電手段７０の正極は接地しており、負極は第２の昇圧手段２０２の出力ノード２０ｃと第２の制御手段８０と電圧検出手段９０とに接続される。
【００３７】
また、第２の蓄電手段７０は、前記充電式時計の時計機能を実現する手段があって、その時計機能を動作させるための電源であってよい。
【００３８】
第２の制御手段８０は、昇圧信号群である第１１〜第１４の昇圧信号Ｓ２４ａ〜Ｓ２４ｄを第１の制御手段４０の発振信号Ｓ１から生成する生成回路（不図示）およびその他の論理回路（不図示）やそれら回路を動作させるレギュレータ回路（不図示）などで構成している。第２の制御手段８０は、後述の電圧検出手段９０から出力される電圧検出信号Ｓ２が入力され、第１１〜第１４の昇圧信号Ｓ２４ａ〜Ｓ２４ｄを出力する。
【００３９】
電圧検出手段９０は、第２の蓄電手段７０に充電される昇圧電圧を検出する回路などからなる回路ブロックであり、電圧検出信号Ｓ２を出力する。
電圧検出手段９０は、第２の蓄電手段が第２の制御手段８０が動作可能な状態まで充電されたことを検知する手段である。
【００４０】
続いて図２を用いて昇圧手段２０の構成について説明する。
【００４１】
昇圧手段２０は、第１の昇圧手段２０１と第２の昇圧手段２０２で構成されている。
【００４２】
第１の昇圧手段２０１は第１昇圧ブロック２１と第２昇圧ブロック２２と第３昇圧ブロック２３とで構成されており、各昇圧ブロック２１〜２３は、コンデンサおよびそのコンデンサの充放電を制御する上記低電圧ＭＯＳＦＥＴからなる回路ブロックである。
【００４３】
第１の昇圧ブロック２１は、第１の昇圧スイッチ２１ａと第２の昇圧スイッチ２１ｂと第３の昇圧スイッチ２１ｃと第１のコンデンサ２１ｅとで構成している。
【００４４】
以下同様に第２の昇圧ブロック２２は、第４の昇圧スイッチ２２ａと第５の昇圧スイッチ２２ｂと第６の昇圧スイッチ２２ｃと第２のコンデンサ２２ｅとで構成している。
【００４５】
第３の昇圧ブロック２３は、第７の昇圧スイッチ２３ａと第８の昇圧スイッチ２３ｂと第９の昇圧スイッチ２３ｃと第１０の昇圧スイッチ２３ｄと第３のコンデンサ２３ｅとで構成している。
【００４６】
また第１の昇圧スイッチ２１ａと第４の昇圧スイッチ２２ａと第７の昇圧スイッチ２３ａとはＰチャネルＭＯＳＦＥＴであり、その他の昇圧スイッチは全てＮチャネルＭＯＳＦＥＴであり、昇圧スイッチに使用しているＭＯＳＦＥＴのバルク端子は全てソース端子に接続している。
【００４７】
第１の昇圧スイッチ２１ａのドレイン端子は第１のコンデンサ２１ｅの正極と第２の昇圧スイッチ２１ｂのドレイン端子とに接続し、ソース端子を接地している。
【００４８】
第４の昇圧スイッチ２２ａのドレイン端子は第２のコンデンサ２２ｅの正極と第５の昇圧スイッチ２２ｂのドレイン端子とに接続し、ソース端子を接地している。
【００４９】
第７の昇圧スイッチ２３ａのドレイン端子は第３のコンデンサ２３ｅの正極と第８の昇圧スイッチ２３ｂのドレイン端子とに接続し、ソース端子を接地している。
【００５０】
第２の昇圧スイッチ２１ｂのソース端子は電源手段１０の負極と接続するノード１１と
第３の昇圧スイッチ２１ｃのドレイン端子とに接続している。
【００５１】
第５の昇圧スイッチ２２ｂのソース端子は第１のコンデンサ２１ｅの負極と第３の昇圧スイッチ２１ｃのソース端子と第６の昇圧スイッチ２２ｃのドレイン端子とに接続している。
【００５２】
第８の昇圧スイッチ２３ｂのソース端子は第２のコンデンサ２２ｅの負極と第６の昇圧スイッチ２２ｃのソース端子と第９の昇圧スイッチ２３ｃのドレイン端子とに接続している。
【００５３】
ノード２０ａは第１０の昇圧スイッチ２３ｄのソース端子と第１の蓄電手段３０の負極とを接続するノードで電源手段１０の電圧の４倍昇圧電圧を出力し、第１の蓄電手段３０を充電する。
【００５４】
ノード２０ｂは第９の昇圧スイッチ２３ｃのソース端子と第３のコンデンサ２３ｅの負極端子と第１０の昇圧スイッチ２３ｄのドレイン端子を接続するノードで上述ノード２０ｂと同様に４倍昇圧電圧を出力し、第２の昇圧手段２０２に入力される。
【００５５】
第２の昇圧手段２０２は第４の昇圧ブロック２４で構成されており、昇圧ブロック２４はコンデンサおよびこのコンデンサの充放電を制御する上記高耐圧ＭＯＳＦＥＴからなる回路ブロックである。
【００５６】
第４の昇圧ブロック２４は第１１の昇圧スイッチ２４ａと第１２の昇圧スイッチ２４ｂと第１３の昇圧スイッチ２４ｃと第１４の昇圧スイッチ２４ｄと第４のコンデンサ２４ｅとで構成され、第１１の昇圧スイッチ２４ａはＰチャネルＭＯＳＦＥＴであり、第１２〜１４の昇圧スイッチ２４ｂ〜２４ｄはＮチャネルＭＯＳＦＥＴである。また上述したＭＯＳＦＥＴのバルク端子は全てソース端子に接続している。
【００５７】
第１１の昇圧スイッチ２４ａのドレイン端子は第４のコンデンサ２４ｅの正極と第１２の昇圧スイッチ２４ｂのドレイン端子に接続され、ソース端子は接地されている。
【００５８】
第１２の昇圧スイッチ２４ｂのソース端子はノード２０ｂと第１３の昇圧スイッチ２４ｃのドレイン端子に接続される。
【００５９】
第１３の昇圧スイッチ２４ｃのソース端子は第４のコンデンサ２４ｅの負極と第１４の昇圧スイッチ２４ｄのドレイン端子に接続される。
【００６０】
ノード２０ｃは第１４の昇圧スイッチ２４ｄのソース端子と第２の蓄電手段７０の負極とを接続するノードで、電源手段１０の電圧の８倍昇圧電圧を出力し、第２の蓄電手段７０を充電する。
【００６１】
以上のようにして本発明に係わる実施の形態の昇圧回路を構成する。
【００６２】
つづいて図１〜図５を用いて本発明に係わる実施の形態の昇圧回路の全体動作について説明する。
【００６３】
図３は、本発明の実施例における昇圧回路の接続状態の遷移を示す遷移図であり、接続状態をわかりやすく示すため、各昇圧スイッチやスイッチ手段６０は、簡略記載されている。
【００６４】
まず、電源手段１０を０．５Ｖ程度の出力電圧を発生できるような環境下に設置する。すると、上述の如く、この状態ではスイッチ手段６０は接続状態となり、スイッチ手段６０を介して電源手段１０の発電電力を第１の蓄電手段３０に充電することができ、第１の蓄電手段３０に充電が行われる（図３の（ａ）参照）。
【００６５】
第１の蓄電手段３０の端子電圧が０．５Ｖ程度まで充電されれば、第１の制御手段４０が動作を開始する。第１の制御手段４０が動作を開始すると、第１の制御手段４０の発振回路から発振信号Ｓ１が出力し、昇圧手段の動作のための信号である昇圧クロックＳ２１ａからＳ２４ｄが所定の波形で出力され、昇圧動作が開始する。
【００６６】
また、発振検出手段５０は発振信号Ｓ１が出力されると発振検出出力信号Ｓ３の出力がローレベルからハイレベルへと変化する。すると、スイッチ手段６０は非導通状態となり、電源手段１０と第１の蓄電手段３０は遮断される。
【００６７】
次に、昇圧動作が開始すると図４における第１のサイクルになる。第１のサイクルは期間Ｔ１と期間Ｔ２の繰り返しで昇圧動作が行われる。
【００６８】
まず期間Ｔ１では、第１の昇圧スイッチ２１ａと第３の昇圧スイッチ２１ｃと第４の昇圧スイッチＳ２２ａと第６の昇圧スイッチ２２ｃと第７の昇圧スイッチ２３ａと第９の昇圧スイッチＳ２３ｃとがオンするので、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅが電源手段１０の両端に並列に接続され、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅを充電する（図３（ｂ）参照）。
【００６９】
次に期間Ｔ２では、第１の昇圧スイッチ２１ａと第３の昇圧スイッチ２１ｃと第４の昇圧スイッチ２２ａと第６の昇圧スイッチ２２ｃと第７の昇圧スイッチ２３ａと第９の昇圧スイッチ２３ｃとがオフし、逆に第２の昇圧スイッチ２１ｂと第５の昇圧スイッチ２２ｂと第８の昇圧スイッチ２３ｂと第１０の昇圧スイッチ２３ｄとがオンするので、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅとに電源手段１０を直列に接続した両端に第１の蓄電手段３０を接続し、第１の蓄電手段３０を充電する。
【００７０】
このとき第１の蓄電手段３０には、電源手段１０の発電電力の４倍の昇圧電力が充電される。電源手段１０の発電電圧が０．５Ｖである場合、昇圧電圧は２Ｖになり、昇圧スイッチ２１ａから２３ｄまでで使用するＭＯＳＦＥＴにかかる電圧は最大で２Ｖである。
また昇圧動作が開始した直後にＭＯＳＦＥＴにかかる電圧は０．５Ｖになるので、ＭＯＳＦＥＴを正常に動作させるために、低電圧ＭＯＳＦＥＴを選択している。
【００７１】
また、前記第１のサイクルの間、第１１の昇圧スイッチ２４ａと第１２の昇圧スイッチ２４ｂと第１３の昇圧スイッチ２４ｃと第１４の昇圧スイッチ２４は常にオフしているが、各昇圧スイッチで使用しているＭＯＳＦＥＴはバルク端子とソース端子は接続しており（図５（ａ）参照）、バルク端子を介して、ソース端子とドレイン端子間でダイオード接続の状態を作っており、図５（ｂ）のような回路構成と等価に考えることができる。
【００７２】
よって、前記第１のサイクルの間でノード２０ｂの電圧が大きくなると第１３の昇圧スイッチ２４ｃのソース端子とドレイン端子間で実質の導通状態になる。同様に、第１４の昇圧スイッチ２４ｄも導通状態になり、第２の蓄電手段７０にも充電が行われる（図３（ｃ）参照）。
【００７３】
第２の蓄電手段７０の端子電圧が０．６Ｖ程度まで充電されると、第２の制御手段８０と電圧検出手段９０が動作を開始する。第２の制御手段８０が動作可能状態を検知する電
圧を１．４Ｖとすると、電圧検出手段９０は第２の蓄電手段７０の端子電圧が１．４Ｖを超えると電圧検出出力信号Ｓ２がハイレベルからローレベルに変化する。
【００７４】
すると、図３における第２のサイクルに切り替わり、第１の制御手段４０と第２の制御手段８０とはそれぞれ前記第２のサイクルの所定の波形を出力する。
【００７５】
なお、第２の制御手段８０が動作可能状態を検知する電圧を１．４Ｖとしたのは、第２の制御手段８０を１．１Ｖ出力のレギュレータで駆動することを想定し、余裕を見て設定したものである。実際の使用条件を鑑み、適宜な値に設定が可能である。
【００７６】
前記第２のサイクルの間は、期間Ｔ３と期間Ｔ４と期間Ｔ５と期間Ｔ６との繰り返しで昇圧動作が行われる。
【００７７】
まず、期間Ｔ３では、第２の昇圧スイッチ２１ｂと、第５の昇圧スイッチ２２ｂと第８の昇圧スイッチ２３ｂと第１０の昇圧スイッチ２３ｄと第１１の昇圧スイッチ２４ａと第１２の昇圧スイッチ２４ｂと第１３の昇圧スイッチ２４ｃと第１４の昇圧スイッチ２４ｄとはオフしており、第１の昇圧スイッチ２１ａと第３の昇圧スイッチ２１ｃと第４の昇圧スイッチ２２ａと第６の昇圧スイッチ２２ｃと第７の昇圧スイッチ２３ａと第９の昇圧スイッチ２３ｃとがオンするので、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅが電源手段１０の両端に並列に接続され、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅを充電する（図３（ｄ）参照）。
【００７８】
次に期間Ｔ４では、第１の昇圧スイッチ２１ａと第３の昇圧スイッチ２１ｃと第４の昇圧スイッチ２２ａと第６の昇圧スイッチ２２ｃと第７の昇圧スイッチ２３ａと第９の昇圧スイッチ２３ｃと第１２の昇圧スイッチ２４ｂと第１４の昇圧スイッチ２４ｄとがオフし、第２の昇圧スイッチ２１ｂと第５の昇圧スイッチ２２ｂと第８の昇圧スイッチ２３ｂと第１０の昇圧スイッチ２３ｄと第１１の昇圧スイッチ２４ａと第１３の昇圧スイッチ２４ｃとがオンするので、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅに電源手段１０を直列に接続した両端に第１の蓄電手段３０と第４のコンデンサ２４ｅとを並列に接続し第１の蓄電手段３０と第４のコンデンサ２４ｅとを充電する（図３（ｅ）参照）。このとき第１の蓄電手段３０と第４のコンデンサ２４ｅとには、電源手段１０の発電電力の４倍の昇圧電力が充電される。
【００７９】
次に期間Ｔ５では、第２の昇圧スイッチ２１ｂと第５の昇圧スイッチ２２ｂと第８の昇圧スイッチ２３ｂと第１０の昇圧スイッチ２３ｄと第１１の昇圧スイッチ２４ａと第１２の昇圧スイッチ２４ｂと第１３の昇圧スイッチ２４ｃと第１４の昇圧スイッチ２４ｄとがオフし、第１の昇圧スイッチ２１ａと第３の昇圧スイッチ２１ｃと第４の昇圧スイッチＳ２２ａと第６の昇圧スイッチ２２ｃと第７の昇圧スイッチ２３ａと第９の昇圧スイッチＳ２３ｃとがオンするので、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅとが電源手段１０の両端に並列に接続され、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅとを充電する（図３（ｆ）参照）。
【００８０】
次に期間Ｔ６では、第１の昇圧スイッチ２１ａと第３の昇圧スイッチ２１ｃと第４の昇圧スイッチＳ２２ａと第６の昇圧スイッチ２２ｃと第７の昇圧スイッチ２３ａと第９の昇圧スイッチＳ２３ｃとがオフし、第２の昇圧スイッチ２１ｂと第５の昇圧スイッチ２２ｂと第８の昇圧スイッチ２３ｂと第１２の昇圧スイッチ２４ｂと第１４の昇圧スイッチ２４ｄとがオンするので、第１のコンデンサ２１ｅと第２のコンデンサ２２ｅと第３のコンデンサ２３ｅと第４のコンデンサ２４ｅとに電源手段１０を直列に接続した両端に第２の蓄電手段７０を接続して第２の蓄電手段７０を充電する（図３（ｇ）参照）。
【００８１】
このとき第２の蓄電手段７０には、電源手段１０の発電電力の８倍の昇圧電力が充電される。電源手段１０の発電電圧が０．５Ｖである場合、昇圧電圧は４Ｖになり、昇圧スイッチ２４ａから２４ｄまでで使用するＭＯＳＦＥＴにかかる電圧は最大で４Ｖである。
また昇圧スイッチ２４ａから２４ｄは第２の蓄電手段７０の端子電圧が１．４Ｖ以上でのみ動作するので、選択するスイッチとしては高耐圧のＭＯＳＦＥＴである。
【００８２】
以上のようにして、本発明に係わる実施の形態の昇圧回路が動作する。
【００８３】
なお本発明の実施の形態では、昇圧倍率が８倍についてであったが、昇圧コンデンサの数や昇圧信号を変えることで昇圧倍率を他の整数倍にすることは容易に実現可能である。
【００８４】
また、本発明の実施の形態では、蓄電手段を２つで構成しているが、昇圧倍率や昇圧スイッチを駆動させる電圧によっては蓄電手段がいくつもある場合も考えられる。
【００８５】
また蓄電手段には制御手段を並列で接続していたが、これらを別々の電源系にして蓄電手段と制御手段とに昇圧出力を分配するなども考えられる。
【００８６】
さらに電源手段が熱電発電器などを選んでも本発明の実施の形態と同様の動作が得られる。
【００８７】
本発明の効果は、以下のとおりである。
（１）ブロック分けによる低消費電力化と高耐圧化の両立
リチウムイオン電池のような３Ｖ以上の充電電圧が必要な蓄電手段の充電に当たり、
３Ｖ以下の低電圧まで昇圧するのに必要な第１のブロック１を、低電圧で動作可能なプロセスで構成し、３Ｖ以上に昇圧する第２のブロック２を高耐圧プロセスで構成した。
【００８８】
これにより、低消費電力化と高耐圧化の両立を実現可能とした。
（２）部分的動作による低消費電力化
昇圧回路の停止状態から徐々に昇圧していくのにあたり、第２の昇圧手段２０２での昇圧動作が必要な電圧まで蓄電手段が充電されるまでは、第２の昇圧手段２０２を停止しているので、無駄に動作する回路が無く、低消費電力での昇圧動作が可能となる。
（３）寄生ダイオードを用いた充電
第２の昇圧手段２０２が停止中の第２の蓄電手段７０への充電は、第２の昇圧手段２０２中の寄生ダイオードを介して行う。従って、バイパス用のスイッチなどの追加回路が不要となり、小型化が可能である。
【００８９】
ここで、図１で示した回路構成を、半導体化した場合のシステム構成図を図６に示す。
【００９０】
図６は、電源手段１０、第１の蓄電手段３０、第２の蓄電手段７０以外を１チップで構成した場合のシステム構成図である。図１と同じ構成要素は同じ番号を付しており、第１のブロック１および第２のブロック２は、簡略記載している。
【００９１】
図６に示すように、３Ｖで動作する低電圧ＭＯＳＦＥＴで構成されている第１のブロック１と、高耐圧ＭＯＳＦＥＴで構成される第２のブロック２が混在している。
【００９２】
図６の構成は昇圧回路を１チップで構成しているため、実装面積を小さくでき、実装工数も減らせるメリットがある。反面、両プロセスが混在するため、半導体製造コストが上昇する可能性が有る。
【００９３】
図７は、第１のブロック１と第２のブロック２を別チップで構成した場合のシステム構
成図である。チップが増える分実装面積が大きくなり、実装工数が増える。反面、第１のブロック１を構成するチップ１００は低電圧ＭＯＳＦＥＴのみで、第２のブロックを構成するチップ２００は高耐圧ＭＯＳＦＥＴのみで構成可能なので、比較的容易に製造でき、半導体製造コストを下げることが可能である。
【００９４】
図６の構成と図７の構成のどちらを採用するかは、適用する製品の実装面積、コスト等を勘案し、適宜採用すれば良い。
【符号の説明】
【００９５】
１  第１のブロック
２  第２のブロック
１０  電源手段
２０  昇圧手段
３０  第１の蓄電手段
４０  第１の制御手段
５０  発振検出手段
６０  スイッチ手段
７０  第２の蓄電手段
８０  第２の制御手段
９０  電圧検出手段
２０１  第１の昇圧手段
２０２  第２の昇圧手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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