(57)【要約】【課題】高速な画像の判定処理を実行することのできる画像検出処理装置及び画像検出判定方法を実現する。【解決手段】本発明に係る画像検出処理装置は、各画素の受光量に応じた判定対象信号を出力する判定対象検出部Ａ、判定対象信号と比較するための比較信号を保持する比較メモリＢ、及び、判定対象信号と比較信号を比較して判定対象信号が比較信号に一致若しくは近似するか否かを判定して、第１の画素判定結果と第２の画素判定結果のいずれかを示す画素判定信号を出力する比較判定部Ｃをそれぞれ有する複数の画素判定回路部と、複数の画素判定回路部の画素判定信号が全て第１の画素判定結果を示す場合には第１の画像判定結果を示し、複数の画素判定回路部の画素判定信号の少なくともいずれか一つが第２の画素判定結果を示す場合には第２の画像判定結果を示す画像判定信号を出力する画像判定回路部と、を具備する。【選択図】図１
2015025695.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素の受光量に応じた画像判定信号を出力する画像検出処理装置であって、
各画素の受光量に応じた判定対象信号を出力する判定対象検出部、前記判定対象信号と比較するための比較信号を保持する比較メモリ、及び、前記判定対象信号と前記比較信号を比較して前記判定対象信号が前記比較信号に一致若しくは近似するか否かを判定して、第１の画素判定結果と第２の画素判定結果のいずれかを示す画素判定信号を出力する比較判定部をそれぞれ有する複数の画素判定回路部と、
前記複数の画素判定回路部の前記画素判定信号が全て前記第１の画素判定結果を示す場合には第１の画像判定結果を示し、前記複数の画素判定回路部の前記画素判定信号の少なくともいずれか一つが前記第２の画素判定結果を示す場合には第２の画像判定結果を示す前記画像判定信号を出力する画像判定回路部と、
を具備することを特徴とする画像検出処理装置。
【請求項２】
前記比較メモリは、前記比較信号を設定するための設定入力端子を有することを特徴とする請求項１に記載の画像検出処理装置。
【請求項３】
前記判定対象検出部は、前記画素の受光量に応じた検出信号を出力する光電変換部と、前記検出信号を量子化して前記判定対象信号を出力する量子化処理部とを有することを特徴とする請求項１又は２に記載の画像検出処理装置。
【請求項４】
前記画素判定回路部は、前記比較判定部に判定の要否を示す画素選択信号を出力する画素選択メモリをさらに具備し、前記比較判定部は、判定を要しない状態を示す前記画素選択信号を受けると強制的に前記第１の画素判定結果を示す前記画素判定信号を出力することを特徴とする請求項１乃至３のいずれか一項に記載の画像検出処理装置。
【請求項５】
前記第１の画素判定結果は前記判定対象信号が前記比較信号に対して一致する旨若しくは既定の近似範囲内にある旨の結果であり、前記第２の画素判定結果は前記判定対象信号が前記比較信号に対して一致しない旨若しくは前記近似範囲内にない旨の結果であることを特徴とする請求項１乃至４のいずれか一項に記載の画像検出処理装置。
【請求項６】
複数の画素の受光量に応じた画像判定を行う画像検出判定方法であって、
各画素に設けられた検出部で受光量に応じた判定対象信号と、比較メモリに記録された比較信号とが一致若しくは近似するか否かを判定して、第１の画素判定結果と第２の画素判定結果のいずれかを示す画素判定信号を画素ごとに出力し、
前記複数の画素の前記画素判定信号が全て前記第１の画素判定結果を示す場合には第１の画像判定結果を示し、前記複数の画素の前記画素判定信号の少なくともいずれか一つが前記第２の画素判定結果を示す場合には第２の画像判定結果を示す画像判定信号を出力する、
ことを特徴とする画像検出判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像検出処理装置及び画像検出判定方法に関し、特に、画像処理による物品の検査方法および装置として用いる場合に好適な技術に関する。
【背景技術】
【０００２】
通常、検査対象物の画像による検査において、検査対象の外観画像を撮像手段により撮像し、該画像をあらかじめ定められた検査方式により複数の検査判定値により判定する画像処理による物品の検査が行われている。具体的な検査構成としては、撮像部（撮像機能のみを持つイメージセンサ）、伝送部（画像データを伝送）、映像処理部（計測、認識などの処理を行う）から構成されており、映像処理部で検査判定が行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２４２０８６号公報（従来の技術）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
検査対象に対する光が入射してから、検査判定が出力されるまでの時間（検査速度）が遅い事に問題がある。したがって、高速な検査判定を実現する検査方法・回路構成が必要とされている。
【０００５】
そこで、本発明は上記課題を解決すべくなされ、その目的とするところは、高速な画像の判定処理を実行することのできる画像検出処理装置及び画像検出判定方法を実現することにある。
【課題を解決するための手段】
【０００６】
本発明に係る画像検出処理装置は、複数の画素の受光量に応じた画像判定信号を出力する画像検出処理装置であって、各画素の受光量に応じた判定対象信号を出力する判定対象検出部、前記判定対象信号と比較するための比較信号を保持する比較メモリ、及び、前記判定対象信号と前記比較信号を比較して前記判定対象信号が前記比較信号に一致若しくは近似するか否かを判定して、第１の画素判定結果と第２の画素判定結果のいずれかを示す画素判定信号を出力する比較判定部をそれぞれ有する複数の画素判定回路部と、前記複数の画素判定回路部の前記画素判定信号が全て前記第１の画素判定結果を示す場合には第１の画像判定結果を示し、前記複数の画素判定回路部の前記画素判定信号の少なくともいずれか一つが前記第２の画素判定結果を示す場合には第２の画像判定結果を示す前記画像判定信号を出力する画像判定回路部と、を具備することを特徴とする。
【０００７】
本発明によれば、複数の画素ごとに設けられる画素判定回路部において各画素の受光量に応じた判定対象信号を比較信号と比較して画素判定信号を出力することにより、各画素の受光量と比較信号との関係に応じた第１の画素判定結果と第２の画素判定結果を画素単位で迅速に得ることができる。そして、画像判定回路部において、全ての画素で第１の画素判定結果が得られた場合には第１の画像判定結果を示し、また、いずれか一つの画素で第２の画素判定結果が得られた場合には第２の画像判定結果を示す画像判定信号を出力することにより、複数の画素の全てで第１の画素判定結果が得られているか否か、換言すれば、少なくとも一つの画素で第２の画素判定結果が得られているか否か、を求めることができる。したがって、画素ごとに検出された検出信号に基づいて画像データ全体を判定処理する場合に比べて、画像に変化があるかどうかを迅速に判定することができる。例えば、撮影対象の異常を検査する際において画像に変化がなければ第１の画像判定結果が得られ、変化があれば第２の画像判定結果が得られるため、撮影対象の変化（例えば、検査対象の異常）の有無を迅速に知ることが可能になる。
【０００８】
本発明において、前記比較メモリは、前記比較信号を設定するための設定入力端子を有することが好ましい。これによれば、設定入力端子に設定信号を入力することにより比較信号を画素判定回路部ごとに設定することができるとともに、比較信号を適宜に変更することも可能になるため、様々な画像の検出判定を行う場合に対応することが可能になる。
【０００９】
本発明において、前記判定対象検出部は、前記画素の受光量に応じた検出信号を出力する光電変換部と、前記検出信号を量子化して前記判定対象信号を出力する量子化処理部とを有することが好ましい。これによれば、判定対象信号を量子化することによって比較判定部における判定処理を容易化することができるとともに、画像判定回路部における判定処理も容易になるため、さらに迅速に判定を行うことが可能になる。量子化処理部としては、１ビットの２値化信号を上記判定対象信号として出力する２値化処理部であってもよく、２ビット以上のデジタル値を上記判定対象信号として出力する多値化処理部であってもよい。
【００１０】
本発明において、前記画素判定回路部は、前記比較判定部に判定の要否を示す画素選択信号を出力する画素選択メモリをさらに具備し、前記比較判定部は、判定を要しない状態を示す前記画素選択信号を受けると強制的に前記第１の画素判定結果を示す前記画素判定信号を出力することが好ましい。これによれば、ワークピースの検査時などにおいて、検査に無関係の画素を判定対象から外して必要な画素の判定結果のみを画像判定に用いることができるなど、判定態様の自由度を高めることができる。
【００１１】
この場合において、前記画素選択メモリは判定の要否を設定するための設定入力端子を有することが望ましい。このようにすれば、要求される判定態様や判定対象に合わせて適宜の画素を選択して判定を実行することができる。
【００１２】
本発明において、前記第１の画素判定結果は前記判定対象信号が前記比較信号に対して一致する旨若しくは既定の近似範囲内にある旨の結果であり、前記第２の画素判定結果は前記判定対象信号が前記比較信号に対して一致しない旨若しくは前記近似範囲内にない旨の結果であることが好ましい。これによれば、複数の画素の画素判定回路部において比較信号と一致若しくは近似しているか、或いは、いずれか一つの画素判定回路部において比較信号と一致しない若しくは近似しないかを画像判定信号により一括して把握することができるため、ワークピースの検査時などにおいて比較メモリに正常品の画像に対応する各画素の正常状態を示す比較信号を保持させておくことにより、不良品があるか否かを迅速かつ容易に知ることができ、高速な検査が可能になる。
【００１３】
本発明において、複数の画素は光電変換部を含む画素領域が平面的に配列されることで構成され、前記画素判定回路部のうちの少なくとも前記判定対象検出部及び前記比較判定部は、対応する前記画素領域内に配置されることが好ましい。これによれば、判定対象検出部及び比較判定部が各画素領域内に配置されることで、それぞれの光電変換部と隣接した位置に配置されるため、各画素の画素判定信号を迅速に得ることができるため、さらなる判定の高速化を図ることができる。ここで、画素判定回路部の全体が上記画素領域内に配置されていてもよいが、比較メモリや画素選択メモリは対応する画素領域以外の領域に配置されていてもよい。なお、上記画素領域は後述するように縦横にマトリクス状に配列されることが望ましい。
【００１４】
本発明に係る画像検出処理装置は、集積回路装置（ＩＣチップ）内に一体に構成されることが好ましい。このようにすると、本発明の高速判定動作の信号遅延による影響を低減することができ、さらなる高速化を図ることができる。
【００１５】
本発明は、検査対象の画像を用いた検査装置としても把握できる。この検査装置は、複数の画素からなる画像により検査対象を判定する。この場合に、複数の画素に対応する比較メモリの比較信号を、検査対象の正常状態を基準に設定することにより、全ての画素の画素判定信号が比較信号と一致若しくは近似した第１の画素判定結果を示す場合には、画像判定信号の第１の画像判定結果により検査対象が正常状態にあることを知ることができ、いずれか一つの画素の画素判定信号が比較信号と一致しない若しくは近似しない第２の画素判定結果を示す場合には、画像判定信号の第２の画像判定結果により検査対象が正常状態にないことを知ることができる。
【００１６】
本発明では、伝送部による画像信号の伝送、そして映像処理部による処理を行わない代わりに、撮像部にメモリや信号処理機能を持たせた後述する回路を用いることが好ましい。そして、この回路からの出力が検査判定結果となる。
【００１７】
また、本発明に係る画像検出判定方法は、複数の画素の受光量に応じた画像判定を行う画像検出判定方法であって、各画素領域内において、受光量に応じた判定対象信号と、比較メモリに記録された比較信号とが一致若しくは近似するか否かを判定して、第１の画素判定結果と第２の画素判定結果のいずれかを示す画素判定信号を画素ごとに出力し、前記複数の画素の前記画素判定信号が全て前記第１の画素判定結果を示す場合には第１の画像判定結果を示し、前記複数の画素の前記画素判定信号の少なくともいずれか一つが前記第２の画素判定結果を示す場合には第２の画像判定結果を示す画像判定信号を出力することを特徴とする。
【００１８】
また、本発明は、検査対象の画像を用いた検査方法としても把握することができる。この検査方法は、従来の方法である撮像部、伝送部、映像処理部を経由して検査判定をする方法ではなく、撮像部だけで各画素の検査判定を行うことにより、迅速な判定動作を実現でき、高速な検査を実行することが可能になる。
【発明の効果】
【００１９】
本発明によれば、伝送部による画像信号の伝送、そして映像処理部による処理を行わない事で、高速化が実現される。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る第１実施形態の画素判定回路部を示す回路図である。
【図２】第２実施形態の画素判定回路部を示す回路図である。
【図３】第３実施形態の画素判定回路部を示す回路図である。
【図４】各実施形態の画像判定回路部を示す画像検出処理回路全体の回路図である。
【図５】第１実施形態の画素判定回路部の詳細回路図である。
【図６】第１実施形態の画素判定回路部のセンサ部を示す詳細回路図である。
【図７】第１実施形態の画像検出処理回路（図４）の詳細回路図である。
【図８】第１実施形態の画素判定回路部のセンサ部（図６）の拡大ＩＣチップレイアウト図である。
【図９】画素判定回路部（図５）のＩＣチップレイアウト図である。
【図１０】画像検出処理回路の詳細回路図（図７）のＩＣレイアウト図である。
【図１１】製作したＩＣチップレイアウト全体を示すレイアウト図である。
【図１２】測定端子を含めた画素判定回路部のレイアウト図である。
【図１３】測定端子を含めた画像検出処理回路のレイアウト図である。
【図１４】ＩＣチップパッケージの写真である。
【図１５】ＩＣチップの拡大写真である。
【図１６】ＩＣチップの画素判定回路部の拡大写真である。
【図１７】ＩＣチップの画像検出処理回路の拡大写真である。
【図１８】入射光強度の違いによる端子２の検出信号の出力波形のイメージ図である。
【図１９】メモリ出力値が３．３Ｖ時における入射光強度が弱い際の各端子の入出力波形図である。
【図２０】メモリ出力値が３．３Ｖ時における入射光強度が強い際の各端子の入出力波形図である。
【図２１】メモリ出力値が０Ｖ時における入射光強度が強い際の各端子の入出力波形図である。
【図２２】メモリ出力値が０Ｖ時における入射光強度が弱い際の各端子の入出力波形図である。
【図２３】測定１における測定条件と正常動作時のエラー判定の様子を示す説明図である。
【図２４】測定２における測定条件と正常動作時のエラー判定の様子を示す説明図である。
【図２５】測定３における測定条件と正常動作時のエラー判定の様子を示す説明図である。
【図２６】測定１の測定結果（メモリ:３．３Ｖ、入射光：強）を示す入出力波形図である。
【図２７】測定１の測定結果（メモリ：３．３Ｖ、入射光：弱）を示す入出力波形図である。
【図２８】測定２の実験結果（メモリ：０Ｖ、入射光：強）を示す入出力波形図である。
【図２９】測定２の実験結果（メモリ：０Ｖ、入射光：弱）を示す入出力波形図である。
【図３０】測定３の実験結果（メモリ：Ｐｉｘｅｌ２のみ３．３Ｖ、入射光：強）を示す入出力波形図である。
【図３１】測定３の実験結果（メモリ：Ｐｉｘｅｌ２のみ３．３Ｖ、入射光：弱）を示す入出力波形図である。
【発明を実施するための形態】
【００２１】
次に、添付図面を参照して本発明に係る画像検出処理装置の実施形態について詳細に説明する。
【００２２】
本実施形態の画像検出処理装置は、複数の画素を有するとともに、これらの複数の画素ごとに設けられて画素判定信号を出力する画素判定回路部と、複数の画素判定回路部から個々に出力される画素判定信号に基づいて画像判定信号を出力する画像判定回路部とを有する。第１実施形態の画素判定回路部は図１に示され、画像判定回路部は図４に示されている。図１に示す画素判定回路部は各画素内の受光領域に近接した領域にそれぞれ設けられており、図４に示す画像判定回路部は各画素の画素判定回路部から出力される画素判定信号を処理する。
【００２３】
図１に示す画素判定回路部には、画素ごとの検査判定を行う機能があり、その出力は、画素ごとの検査判定の結果を示す画素判定信号となる。
【００２４】
画素判定回路部には、図１に示すように、画素の受光量に応じた検出信号を出力するとともにこの検出信号を二値化した判定対象信号を出力するセンサ部Ａと、判定対象信号と比較するための比較信号を保持する比較メモリ部Ｂと、センサ部Ａから出力される判定対象信号と比較メモリ部Ｂから出力される比較信号とを比較して画素判定信号を出力する信号処理部Ｃとが設けられる。ここで、上記センサ部Ａは上記の判定対象検出部に相当する。また、上記比較メモリ部Ｂは上記の比較メモリに相当する。さらに、上記信号処理部Ｃは上記の比較判定部に相当する。
【００２５】
図１に示す画素判定回路部において入出力される信号としては、外部から端子１に与えられる周期的なリセット信号、端子２から取り出すことのできる画素信号出力である上記の検出信号、外部から端子３に与えられる周期的な判定タイミング信号（エラー判定信号）、及び、端子４から取り出すことのできるエラー信号出力である上記の画素判定信号がある。
【００２６】
センサ部Ａにおいては、画素に光が照射されると、受光素子（光電変換素子、図示例ではフォトダイオード）ＰＤに光電流が生じ、検出素子（図示例ではコンデンサ）ＣＤの電荷量が変化し、光電流の積分値に対応する電位が発生する。検出素子ＣＤはＭＯＳトランジスタ等で構成されるリセットスイッチを介して電源電圧ＶＤＤに接続されているので、当該リセットスイッチに接続される端子１にリセット信号が与えられると、検出素子ＣＤの検出電位はリセットされ、初期電位ＶＤＤとなる。すなわち、端子１に与えられるリセット信号は、受光素子ＰＤと検出素子ＣＤの結合点の電位を定める検出素子ＣＤの電荷量をリセットする役割を持つ。検出素子ＣＤの出力はＭＯＳトランジスタ等よりなる出力素子に接続され、上記検出素子ＣＤの検出電位（光電流の積分値）に応じた出力値をもつ検出信号が出力される。この検出信号は端子２から取り出すことができる。この検出信号は、通常のイメージセンサにおける画素信号に相当する。本実施形態では、この端子２から出力される検出信号を複数の画素に亘って図示しない周知の走査方法により所定のクロック信号に同期して取り出すことなどによって通常のイメージセンサを構成することもできる。
【００２７】
センサ部Ａでは、上記の検出信号はＮＯＴ回路で構成される二値化処理部により二値化され、判定対象信号が出力される。この判定対象信号は、フォトダイオードの受光量が多く上記検出信号の出力電位が所定の閾値以下の低電位であれば「Ｈ」、フォトダイオードの受光量が少なく上記検出信号の出力電位が上記閾値を越える高電位であれば「Ｌ」となる二値化信号である。例えば、「Ｈ」は３．３Ｖ（電源電位ＶＤＤと一致する。）、「Ｌ」は０Ｖとなる。したがって、上記の周期的なリセット信号を端子１に入力することによって、センサ部Ａから出力される判定対象信号には、上記の二値「Ｈ」と「Ｌ」が受光量に応じた時間割合で交互に繰り返し表れることになる。
【００２８】
比較メモリ部Ｂは、上記判定対象信号と比較される比較信号を出力するものであれば特に限定されないが、外部から比較信号を適宜に設定できるように構成されたものであることが好ましい。例えば、比較メモリ部Ｂを図１の点線の枠内に示すＤフリップフロップで構成することができる。このＤフリップフロップでは、入力端子Ｂ１に与えられる入力信号の電位が入力端子Ｂ２に与えられるクロック信号の規定のタイミング（例えば立ち上がり時）において保持され、出力端子Ｂ３から出力される。このため、入力端子Ｂ１及びＢ２を介して比較メモリ部Ｂの比較信号を適宜に設定することができる。なお、この例では、比較メモリ部Ｂに比較信号として「Ｈ」が保持されるとして、以下の説明を行う。
【００２９】
信号処理部Ｃでは、センサ部Ａから出力される上記判定対象信号と、比較メモリ部Ｂから出力される上記比較信号とが比較用のＸＯＲ回路に入力され、このＸＯＲ回路の出力は、端子３に与えられる判定タイミング信号の周期的なタイミングで判定用のＡＮＤ回路により読みだされ、端子４に出力される画素判定信号となる。上記ＸＯＲ回路の出力は、上記判定対象信号と上記比較信号とが一致すると「Ｌ」になり、一致しないと「Ｈ」になる。すなわち、上記例では、判定対象信号が「Ｈ」であれば画素判定信号は「Ｌ」となり、判定対象信号が「Ｌ］であれば画素判定信号は「Ｈ」となる。端子３に与えられる判定タイミング信号は、端子１に与えられる上記リセット信号と同期した信号であり、この判定タイミング信号の位相差を適宜に設定することにより、上記リセット信号によるリセット動作前に画素判定信号が出力されるように構成される。この例では、比較メモリ部Ｂに保持される比較信号が光の検出状態を示す「Ｈ」であるため、センサ部Ａから出力される判定対象信号が光の検出状態を示す「Ｈ」であれば、当該画素の受光量が正常であること（上記の第１の画素判定結果）を示す画素判定信号「Ｌ」がリセット動作前に出力される。一方、判定対象信号が光の非検出状態を示す「Ｌ」であれば、当該画素の受光量が異常（エラー）であること（上記の第２の画素判定結果）を示す画素判定信号「Ｈ」がリセット動作前に出力される。
【００３０】
画素判定回路のセンサ部Ａでは、受光量に応じた上記検出信号を出力する部分が光電変換部に相当し、この検出信号をＮＯＴ回路で構成される二値化処理部によって二値化している。すなわち、光電変換によって出力された検出信号のアナログ値を判定対象信号のデジタル値へと変換する量子化回路を備えている。
【００３１】
ここで、上記判定対象信号は、上記リセット信号のリセット動作に伴って断続的に「Ｌ」（０Ｖ）と「Ｈ」（３．３Ｖ）が繰り返される波形を有するため、この判定対象信号をそのまま比較信号と比較しただけで得られる判定信号は、判定を行いたいタイミング以外では正しい判定結果を示すものにはならない。特に、上記タイミング以外においてエラーを示す第２の画素判定結果である値「Ｈ」が出力されてしまうと、何らかの誤動作によって正しい画像判定信号が得られなくなる可能性がある。したがって、一方の入力に上記判定タイミング信号が導入され、他方の入力に上記比較用のＸＯＲ回路の出力が導入される上記判定用のＡＮＤ回路を用いることで、上記判定タイミング信号の判定タイミングにおいてのみ第１の画素判定結果と第２の画素判定結果を反映した電位を有し、上記判定タイミング以外では正常な状態を示す第１の画素判定結果である値「Ｌ」が出力されるようにしている。上記判定タイミング信号は例えば上記判定タイミングのみにおいて値「Ｈ」を有する矩形波で構成できる。この矩形波は、フォトダイオードの光電流の積分時間を十分に確保する上ではリセット動作の直前に生じることが好ましい。ただし、リセット動作時の電位変動による影響を受けないように、判定タイミング信号による判定タイミングは、上記リセット信号のリセットタイミング（値「Ｈ」の期間）より前（後述する例では０．２ｍｓ前）に生ずるように設定されるとともに、所定の位相差若しくは時間だけ前（後述する例では０．１ｍｓ前）に終了するように設定することが好ましい。
【００３２】
上記のようにして、端子３から入力される判定タイミング信号でエラー判定を行いたいタイミングをパルスで指定することにより、エラー判定を行いたい判定タイミング以外の情報をカットすることができる。
【００３３】
なお、図１には画素判定回路部が設けられる画素領域内に比較メモリ部Ｂを設けるように図示しているが、実際には、複数のメモリ領域を有する比較メモリ群を当該画素領域以外の領域にまとめて設けるとともに、当該比較メモリ群においてそれぞれ複数の画素に対応するメモリ領域を設定し、例えば、受光量の低い状態を基準状態とする画素に対応するメモリ領域には「Ｌ」を記録し、受光量の高い状態を基準状態とする画素に対応するメモリ領域には「Ｈ」を記録しておくようにしてもよい。
【００３４】
図１には示していないが、エラー判定を行わない（エラーがあっても無視する）画素を指定することも可能である。例えば、図２に示す第２実施形態では、図１に示す画素判定回路部に画素選択メモリＤを追加する。また、信号処理部Ｃには画素選択回路として、ＡＮＤ回路Ｅを追加する。画素選択メモリＤは、上記判定を要しない場合には値「Ｌ」とし、上記判定を要する場合には値「Ｈ」とする画素選択信号を出力する。すなわち、上記判定動作において無視する画素を「Ｌ」で指定する。そして、画素判定回路の比較用のＸＯＲからの出力と画素選択メモリＤからの出力を画素選択用のＡＮＤ回路Ｅにより論理演算させる。画素選択メモリＤは、無視する画素に対しては「Ｌ」を出力し、画素選択用のＡＮＤ回路Ｅは、比較用のＸＯＲ回路からの出力に関係なく、画素判定信号を正常な状態を示す「可判定」、すなわち「Ｌ」と出力させるように動作する。また、画素選択メモリＤは、判定動作を行う画素に対しては「Ｈ」を出力し、画素選択用のＡＮＤ回路Ｅは、比較用のＸＯＲ回路の出力をそのまま上記画素判定信号として出力させる。そして、この画素選択用のＡＮＤ回路Ｅの出力は後段の上記判定用のＡＮＤ回路の入力となる。
【００３５】
なお、図２には画素領域ごとに画素選択メモリＤを設けるように図示しているが、実際には、複数のメモリ領域を有する画素選択メモリ群を当該画素領域以外の領域にまとめて設けるとともに、当該画素選択メモリ群においてそれぞれ複数の画素に対応するメモリ領域を設定し、例えば、無視する画素に対応するメモリ領域には「Ｌ」を記録し、通常動作させる画素に対応するメモリ領域には「Ｈ」を記録しておくようにしてもよい。
【００３６】
ここで、複数の画素で検出された画像に基づいて各画素の上記比較メモリ部Ｂの比較信号を設定する設定回路部を設けることができる。この設定回路部は、全ての画素判定回路部の画素判定信号を入力し、例えば、各画素において、基準となる画像（検出対象）で得られる画素判定信号が示す第１の画素判定結果と第２の画素判定結果に応じて前記比較メモリの比較信号の更新の要否を定め、必要な画素において比較信号の設定の更新を実行する。例えば、判定対象信号が比較信号と一致（近似）する第１の画像判定結果が得られる画素についてはそのままとし、判定対象信号が比較信号と不一致である（近似しない）第２の画像判定結果が得られる画素については新たに比較信号を設定し直し、後述する画像判定信号を判断要素とすることなどにより最終的に全ての画素で第１の画素判定結果が得られるようにする。例えば、各画素において、基準となる検査対象（例えば、正常なワークピース）の画像から得られる各画素の画素判定信号が示す第１の画素判定結果と第２の画素判定結果に応じて前記比較メモリの比較信号の更新の要否を定め、必要な画素において比較信号の設定の更新を実行する。
【００３７】
また、図１には示していないが、グレースケール値の判定も回路を改良する事で可能となる。図３には、第３実施形態の構成を示す。図３に示すように、上記センサ部Ａに上記二値化回路の代わりにＡＤ変換回路を接続し、上記光電変換部の出力（検出信号）をＡＤ変換回路により２ビット以上のビット数を有するデジタル信号に変換し、これを判定対象信号とする。ここで、上記ＡＤ変換回路は、上述の多値化処理回路に相当し、量子化処理回路を構成する。また、信号処理部Ｃでは、比較用のＸＯＲ回路の代わりに上記デジタル信号を比較メモリ部Ｂ′の出力する比較信号と比較する比較回路ＣＰを設ける。
【００３８】
上記比較メモリ部Ｂ′は、上記ＡＤ変換回路の出力する判定対象信号のビット数と同じビット数を有するデジタル値である比較値を保持する。また、上記比較回路ＣＰは、判定対象信号のデジタル値が比較信号のデジタル値と一致する場合には値「Ｌ」を出力し、判定対象信号のデジタル値が比較信号のデジタル値と一致しない場合には値「Ｈ」を出力する。このようにすると、信号処理部Ｃによる判定感度を第１実施形態の場合に比べて高めることができる。
【００３９】
ただし、一般的には、完全な一致、不一致の判断に限らず、二つのデジタル値の差が既定の閾値以下の場合には値「Ｌ」を出力し、差が同閾値よりも大きい場合には「Ｈ」を出力するなど、単に二つの値が近似しているか否かを判定するようにしてもよい。この場合の上記閾値は適宜に設定することができる。なお、この判定態様に関する点は、第３実施形態に限らず、他の実施形態でも同様に考えることができる。また、この第３実施形態に第２実施形態の画素選択機能を付加してもよい。また、カラー画像の判定は、色要素（ＲＧＢなど）毎に上記の２値やグレースケール値を適用すればよいので、基本的には同様に行うことが可能である。
【００４０】
図４には、上記各実施形態の画像検出処理回路を示す。図中に示される画像判定回路部では、各画素の画素判定回路からの画素判定信号の出力（第１の画素判定結果又は第２の画素判定結果）を入力に用い、全画素からの出力の全部が「可判定」（第１の画素判定結果「Ｌ」）であれば、最終出力である画像判定信号も「可判定」（第１の画像判定結果「Ｈ」）となる。また、全画素からの出力の中に、１つでも「否判定」（第２の画素判定結果「Ｈ」、すなわち、エラー）があれば、最終出力も「否判定」（第２の画像判定結果「Ｌ」、すなわち、エラー）となる。
【００４１】
画像判定回路部の構成としては、例えば、図４に示すＭＯＳトランジスタ等よりなるスイッチング素子を含む演算回路が考えられる。図４に示す画像判定回路部は４画素の場合の例である。ここでは、図１の画素判定回路を縦横に２つずつ配置する態様で配列している。この配列態様は、後述する画素領域Ｇの実際の平面的な配列態様と対応している。この場合には、各画素判定回路部の出力段にｐ型ＭＯＳトランジスタよりなるスイッチング素子を接続し、これらのスイッチング素子を縦（列）方向に接続して両端を電源電位と接地電位に接続した縦（列）接続回路部を構成する。また、各縦（列）接続回路部の出力段（接地側端部）にｎ型ＭＯＳトランジスタ等よりなるスイッチング素子を接続し、これらのスイッチング素子を横（行）方向に接続して両端を電源電位と接地電位に接続した横（行）接続回路部を構成する。そして、横（行）接続回路部の出力段（接地側端部）に出力端子５を設ける。
【００４２】
各画素の画素判定回路からの出力はｐ型ＭＯＳトランジスタのゲートに入力される。ｐ型ＭＯＳトランジスタを含む縦（列）接続回路部は、各列の画素判定回路部の出力を入力としたＮＡＮＤ回路を構成している。図４のＮＡＮＤ回路は、２つのｐ型ＭＯＳトランジスタと抵抗で構成されている。抵抗の前段はＮＡＮＤ回路の「出力」となる。このＮＡＮＤ回路の「出力」はｎ型ＭＯＳトランジスタのゲートの「入力」となる。
【００４３】
各縦（列）接続回路部からの出力（ＮＡＮＤ回路からの出力）はｎ型ＭＯＳトランジスタのゲートに入力される。ｎ型ＭＯＳトランジスタを含む横（行）接続回路部はＡＮＤ回路を構成している。図４では、２つのｎ型ＭＯＳトランジスタと抵抗でＡＮＤ回路が構成される。
【００４４】
この回路構成では、縦（列）接続回路部は、縦（列）に含まれる全ての画素判定回路の出力が「Ｌ」であれば「Ｈ」（〜ＶＤＤ）を出力し、いずれかの画素判定回路の出力が「Ｈ」であれば「Ｌ」（０Ｖ）を出力する。また、横（行）接続回路部は、全ての縦（列）接続回路部の出力が「Ｈ」であれば「Ｈ」（〜ＶＤＤ）を出力し、いずれかの縦（列）接続回路部の出力が「Ｌ」であれば「Ｌ」（０Ｖ）を出力する。したがって、出力端子５には、全ての画素判定信号が第１の画素判定結果「Ｌ」のときには第１の画像判定結果「Ｈ」を示し、少なくとも一つの画素判定信号が第２の画素判定結果「Ｌ」のときには第２の画像判定結果「Ｌ」を示す画像判定信号が出力される。
【００４５】
なお、上記画素判定回路部においては、第１の画素判定結果が「Ｌ」、第２の画素判定結果が「Ｈ」であり、上記画像判定回路部においては、第１の画像判定結果が「Ｈ」、第２の画像判定結果が「Ｌ」であるが、これに限らず、上記画素判定回路部において、第１の画素判定結果が「Ｈ」、第２の画素判定結果が「Ｌ」であってもよい。また、上記画像判定回路部において、第１の画像判定結果が「Ｌ」、第２の画像判定結果が「Ｈ」であってもよい。いずれにしても、画素判定信号において第１の画素判定結果と第２の画素判定結果が判別できればよく、また、画像判定信号において第１の画像判定結果と第２の画像判定結果が判別できればよい。なお、これらの組み合わせによって、上記回路構成は適宜に構成できることは明らかである。
【００４６】
上述のように、全ての画素の画素判定回路部からエラーが出力されていない（出力値が「Ｌ」）ときには、上記の全てのトランジスタはＯＮ状態になっており、電源電位ＶＤＤからの電圧(３．３Ｖ)が端子５から出力される。しかし、たった１つの画素からでもエラーが出力された（出力値が「Ｈ」）場合，電源電位ＶＤＤからの接続は切断され、出力端子５からは０Ｖが出力される仕組みとなっている。これにより、複数の画素からの画素判定信号によりいずれかの画素でエラー（第２の画素判定結果）があることを画像判定信号の第２の画像判定結果により一括で確認することができる。ここで、端子５からの出力（画像判定信号）が第１の画像判定結果「Ｈ」（３．３Ｖ）である場合が「可判定」（正常）であり、第２の画像判定結果「Ｌ」（０Ｖ）である場合は「否判定」（エラー）である。
【００４７】
上記の構成が正常に動作する事を確認する実験（回路設計、レイアウト設計、ＩＣチップ製作、及び、測定評価）を行った。
【００４８】
［回路設計］
回路の設計はCadence社のVirtuosoを用いて行なった。図１の画素判定回路部の詳細回路図を図５に示す。また、図５中にある「Ｐｉｘｅｌ２」の回路構成を図６に示す。ここで、図中の「Ｐｉｘｅｌ２」は画素判定回路部のセンサ部Ａに相当する。さらに、図４の画像判定回路部を含めた画像検出処理回路の詳細回路図を図７に示す。
【００４９】
［レイアウト設計］
レイアウトの設計はCadence社のVirtuosoを用いて行なった。上記の回路設計の動作を満たすように設計したイメージセンサの画素判定回路部のセンサ部Ａのレイアウトを図８に示す。ここでは、ＣＭＯＳ０．１８μｍプロセスを利用し、ゲート長Ｌ＝０．３６μｍ、ゲート幅は、ｐ−ＭＯＳＦＥＴではＷ＝２μｍ、ｎ−ＭＯＳＦＥＴではＷ＝５μｍ、動作電圧０〜３．３Ｖを基本素子として設計した。
【００５０】
図８は図６の「Ｐｉｘｅｌ２」のＩＣチップレイアウトを示している。また、図５の画素判定回路部のＩＣチップレイアウトを図９に示す。
【００５１】
図８及び図９の中央にある矩形領域がセンサ部Ａ内の光電変換部（受光領域）である。また、図９において、上記光電変換部の下方位置からやや右寄りの位置までの領域にある部分が比較メモリ部Ｂと信号処理部Ｃである。ここで、画素判定回路部を構成するセンサ部Ａ、比較メモリ部Ｂ及び信号処理部Ｃはいずれも各画素の光電変換部に隣接する領域に形成される。ただし、画素判定回路部の判定対象検出部（光電変換部と量子化処理部）及び比較判定部は上記と同様に画素ごとに光電変換部に隣接する領域に形成される必要があるが、比較メモリ部Ｂは必ずしも上記領域に形成されていなくてもよい。例えば、前述のように複数の画素（画素判定回路部）に対応する複数のメモリ領域を備えた比較メモリ群として画素の配列領域とは別の領域にまとめて形成されていてもよい。
【００５２】
図７に示す画像検出処理回路の全体のＩＣチップレイアウトは図１０に示される。図１０に示す画素領域Ｇ内には、上記画素判定回路部が配置される。この画素領域Ｇは平面的に配置される。図示例では、画素領域Ｇは縦横にマトリクス状に配列される。なお、上述のように比較メモリ部Ｂ、Ｂ′や画素選択メモリＤそのものは、上記画素領域Ｇとは別の領域に配置されていてもよい。また、図９に示す画素判定回路部のＩＣチップレイアウト（図中に符号１２で示す領域）及び図１０に示す画像検出処理回路のＩＣチップレイアウト（図中に符号１３で示す領域）を含めたＩＣチップのレイアウト全体を図１１に示す。さらに、図１１の測定端子を含めた画素判定回路部のレイアウトを拡大して図１２に示す。また、図１１の測定端子を含めた画像判定回路部のレイアウトを拡大して図１３に示す。
【００５３】
ここで、図１２のＲＳＴ６９及び図１３の１２８ＲＳＴは、図１に示す端子１に相当する。また、図１２のＳＩＧＯＵＴ６４及び図１３のＳＩＧＯＵＴ１１０は図１に示す端子２に相当する。さらに、図１２のＥＲＲＳＥＬ６２及び図１３の１２６ＥＲＲＳＥＬは図１に示す端子３に相当する。また、図１２に示すＥＲＲＯＵＴ１６１は図１に示す端子４に相当する。さらに、図１３に示すＥＲＲＢＵＳ１０９は図４に示す端子５に相当する。
【００５４】
［ＩＣチップ製作］
上記回路設計及びレイアウト設計に基づき、ＶＤＥＣ（VLSI Design Education Center）のＩＣチップ試作サービスを通してＩＣチップの試作を行った。このチップ試作の試作日程スケジュールはＶＤＥＣが提供しているローム株式会社の０．１８μｍ、設計締切日：２０１２年７月２３日、納品日：２０１２年１１月５日のシャトルサービスを利用した。
【００５５】
図１１に示すＩＣチップのレイアウトで実際に製作したパッケージ写真を図１４に示す。また、図１４のＩＣチップパッケージ写真のＩＣチップ部分の拡大図を図１５に示す。さらに、ＩＣチップの拡大写真（画素判定回路部に相当する部分）を図１６に示す。また、ＩＣチップの拡大写真（画像判定回路部に相当する部分）を図１７に示す。
【００５６】
［画素判定回路部に対する実験］
図１の画素判定回路部を元に製作した図９に示す回路の動作実験及びその評価を行った。上記の試作チップを用いて、イメージセンサの動作の評価を行なう。ここで、本実験に使用した使用機器を表１に示す。
【００５７】
【表１】
2015025695.tif 000003
【００５８】
測定に際してはロジック信号発生器からＩＣチップに上記リセット信号（端子１）、上記判定タイミング信号（端子３）の波形を加え、ＩＣチップからの出力、すなわち、検出信号（端子２）と画素判定信号（端子４）をオシロスコープにて測定した。
【００５９】
上記の測定系において、比較メモリ部ＢであるＤフリップフロップの出力電圧値Ｂ３を"０Ｖ"とした場合及び"３．３Ｖ"とした場合、並びに、入射光の強弱による上記検出信号の画素信号電圧値が"０Ｖ"である場合及び"３．３Ｖ"である場合のそれぞれの２つの入力条件を組み合わせた計４つの条件で測定した。
【００６０】
このとき、比較メモリ部ＢのＤフリップフロップは入力端子Ｂ１にクロックが入ってきた時の入力端子Ｂ２に加わっている電圧値を保持・出力するといった動作である。このため、比較メモリ部Ｂに０Ｖを保持出力させたい場合はＤフリップフロップの入力端子Ｂ２をグランド電位に接続し、３．３Ｖを保持出力させたい場合は電源電位線に入力端子Ｂ２を接続し、クロックは端子３の信号線と同じタイミングの波形を加えた。ここで、Ｄフリップフロップの入力端子Ｂ１は比較メモリの比較信号を設定するための設定入力端子に相当する。
【００６１】
また、入射光の強弱は、室内でチップの２０ｃｍほど上からＬＥＤ照明器具の点灯の有無により設定した。ここで、照度計を用いて点灯時と非点灯時の照度を測定したところ、点灯時は約１．５ｋｌｘ、非点灯時は０．５ｋｌｘであった。
【００６２】
これらの４つの条件に対する設計した画素判定信号の出力電圧値を「エラー出力値」と称し、設計した必要な各条件と、意図したエラー出力値との関係を表２に示す。
【００６３】
【表２】
2015025695.tif 000004
【００６４】
表２に示すように、画素判定回路部では、比較メモリ部Ｂの比較信号のメモリ出力値と、センサ部Ａの判定対象信号の画素信号出力値（入射光強度）とが一致していない条件でのみ、判定タイミング信号のエラー信号取得パルスと同期する形でエラー出力値に３．３Ｖを出す。なお、ここでの（表２に示す）画素信号出力値は、図１のNOTの後（右側）の値（画素判定信号の出力値）であり、端子２に出力される画素信号の値ではない。
【００６５】
ここで、図１の各端子１〜４に対する入出力信号の説明をする。まず、端子１についてであるが、イメージセンサはフォトダイオードＰＤの光電流により変動する電荷量を一定周期で初期化する必要があり、このための初期化信号がリセット信号である。リセット信号が「Ｌ」から「Ｈ」へ立ち上がるとフォトダイオードＰＤの電圧は、光電流が生じていない、信号のない状態（リセット・レベル）を出力する。図示例では、リセット信号の矩形波状の高電位領域（「Ｈ」）により電源電位ＶＤＤが供給され、光電変換部の電位が初期化される。上記の矩形波状の高電位が遮断される（「Ｌ」になる）と、フォトダイオードＰＤの電圧は、入射した光の強さに応じた光電流値に相当する割合で時間とともに変化するので、入射光が強い場合は下がる傾きが大きくなり、入射光が弱い場合は下がる傾きが小さくなる。（図１８参照、図１８は端子２に出力される検出信号の電位を示す。）。すなわち、端子２の検出信号の出力波形の傾きの違いにより入射光強度を確認できる。
【００６６】
今回の評価方法では、端子１に加えるリセット信号の波形（電位が「Ｈ」となる部分）は、電圧値を３．３Ｖとし、周波数を１ｋＨｚとし、パルス幅を０．１ｍｓとした。
【００６７】
エラー出力値を取得するための判定タイミング信号の入力端子は、図１の端子３である。端子３に入力される波形は、端子１のリセット信号の矩形パルスが立ち上がる０．２ｍｓ前に立ち上がるパルス幅０．１ｍｓの矩形パルスとなるように設定した。もしエラー出力値がある場合は端子４から端子３の矩形パルスと同じタイミングで３．３Ｖが出力される。評価した結果が表２の条件を満たしていれば設計した通りのイメージセンサが製作できたといえる。
【００６８】
［実験結果］
比較メモリ部Ｂの比較信号の出力値が３．３Ｖのときについて報告する。表２に示す条件３と条件４、すなわちメモリからの出力値電圧を３．３Ｖに固定した時のイメージセンサの動作を確認する。表２のように入射光強度が弱い時にはエラー出力値を出力し（「Ｈ」）、入射光強度が強い時にはエラー出力値が出ない（「Ｌ」）といった動作をしていれば設計したとおりになっている。条件３と条件４の時のイメージセンサの動作をそれぞれ図１９と図２０に示す。
【００６９】
図１９に示すように、入射光強度が弱い時（端子２の出力信号の波形を参照）には、判定タイミング信号（端子３の波形を参照）と同期したエラー信号（端子４の画素判定信号の波形を参照）３．３Ｖを出力している。一方、図２０に示すように、入射光強度が強い時（端子２の出力信号の波形を参照）には、エラー信号が出力されず、端子４の画素判定信号は０Ｖのままである。
【００７０】
次に、メモリに出力が０Ｖのときについて報告する。すなわち、表２に示す条件１と条件２に示すように、メモリからの比較信号の電位が０Ｖを保持している時のイメージセンサの動作を確認する。表２に示すように、入射光強度が弱い時にはエラー出力値を出力されず、入射光強度が弱い時にはエラー出力値を出すといった動作をしていれば設計したとおりになっている．条件３と条件４の時のイメージセンサの動作をそれぞれ図２１、図２２に示す。
【００７１】
図２１に示すように、入射光強度が弱い時にはエラー信号が出力されておらず、端子４の画素判定信号は０Ｖのままである。一方、図２２に示すように、入射光強度が強い時にはエラー信号が出力され、端子４に示す画素判定信号は、端子３に示す判定タイミング信号と同期した位相を有する３．３Ｖの矩形波となる。
【００７２】
上記の実験結果より、表２に示す４つの条件では、メモリ出力値と画素信号出力値（入射光強度）が一致していない条件でのみ、判定タイミング信号のエラー信号取得パルスと同期する形でエラー出力値が出力されることが確認できた。したがって、試作したＩＣチップでは、表２に示すように動作していることから、設計した通りのイメージセンサが作れていたといえる。すなわち、１画素分のイメージセンサの画素判定回路部において、インライン検査用イメージセンサの高速化のための回路が動作することが実証できたといえる。
【００７３】
［画像検出処理回路に対する実験］
図１０に示す画像検出処理回路に対する実験を行った。ここで、ＩＣチップにおいて作成した各画素同士の距離は極めて近いため、実験において特定の画素のみに光を入射することや、特定の画素にのみ光を遮断することは困難である。そこで、比較メモリ部Ｂに保存する値を画素間で変えることにより、各画素判定回路部からのエラー信号が測定できるか否かを検証した。
【００７４】
この実験における測定は、次の１〜３の方法でそれぞれ行なった。
測定１：図２３に示すように、４つの画素に対応するメモリ部Ｂにいずれも３．３Ｖ(光が検出されている状態を正常な状態とする値)を保存し、この４画素の全てに光を入射したときと光を入射しないときの端子５から出力されるエラー信号を測定した。
測定２：図２４に示すように、４つの画素に対応する比較メモリ部Ｂにいずれも０Ｖ（光が検出されていない状態を正常な状態とする値）を保存し、この４画素の全てに光を入射したときと光を入射しないときの端子５から出力されるエラー信号を測定した。
測定３：図２５に示すように、４つの画素に対応するメモリ部Ｂのうち、いずれか１つの画素（図示例ではＰｉｘｅｌ２）にだけ３．３Ｖを保存し、他の３画素には０Ｖを保存し、この４画素の全てに光を入射したときと光を入射しないときの端子５から出力されるエラー信号を測定した。
【００７５】
それぞれの測定条件に対して正しいエラー検出ができていた場合には、図２３〜図２５に示すように画像判定信号の出力電圧が出力される。すなわち、上記測定１では、入射光が強い場合には画像判定信号のエラーはなく出力電位は３．３Ｖ「Ｈ」であり、入射光が弱い場合には画像判定信号はエラーを示し出力電位は０Ｖ「Ｌ」である。また、上記測定２では、入射光が強い場合には画像判定信号はエラーを示し出力電位は０Ｖ「Ｌ」であり、入射光が弱い場合には画像判定信号はエラーがなく出力電位は３．３Ｖ「Ｈ」である。さらに、上記測定３では、入射光が強い場合には画像判定信号はエラーを示し出力電位は０Ｖ「Ｌ」であり、入射光が弱い場合には画像判定信号はエラーを示し出力電位は０Ｖ「Ｌ」である。
【００７６】
ここで、上記測定１と測定２は全ての画素が正しいエラー判定をしているか検証するために行なった。また、４つの画素の条件を同じにして測定することにより、回路自体が破壊されていないかを確かめることもできる。ここで、比較メモリ部Ｂの値と入射光の強弱の違いによって出力されるエラーの条件を表３に示す。
【００７７】
【表３】
2015025695.tif 000005
【００７８】
上記測定１と測定２によって表３のような結果が得られれば、製作した回路は破壊されず、正しい動作をしているということが証明される。
【００７９】
一方、上記測定３は、１画素単体でエラーが出力された場合に、全体からのエラー出力線である端子５からエラーとして正しく出力されるのかを確認するために行なった。測定３によって入射光の強弱を変化させたとき、両方の測定結果が共にエラーを検出できれば、各画素からのエラーが全体として一括で検出できるということが証明される。
【００８０】
［測定結果］
上記測定１によって得られた結果を図２６と図２７に示し、測定２によって得られた結果を図２８と図２９に示す。ここで、各グラフに表記された数字は図１と図４に示した回路内の端子の数字と対応している。
【００８１】
図２６において，メモリの値が３．３Ｖで入射光が強いときの端子５から出力される電圧は３．３Ｖとなり、エラーは検出されなかった。また、図２７において、メモリの値が３．３Ｖで入射光が弱いときの端子５から出力される電圧は０Ｖとなり、エラーが検出された。
【００８２】
一方、図２８において、メモリの値が０Ｖで入射光が強いときの端子５から出力される電圧は０Ｖとなり、エラーが検出された。また、図２９において、メモリの値が０Ｖで入射光が弱いときの端子５から出力される電圧は３．３Ｖとなり、エラーは検出されなかった。
【００８３】
以上をまとめると、表４に示す結果が得られた。ここで、表４は、測定１と測定２により得られたエラー出力パターンを整理したものである。
【００８４】
【表４】
2015025695.tif 000006
【００８５】
表４より、表３と同様の結果が得られたため、製作した４画素の回路は正しいエラー検出を行うことができることが確認できた。
【００８６】
次に、上記測定３によって得られた結果を図３０と図３１に示す。図３０と図３１においてはいずれもエラーを検出できているため、各画素の条件を変更しても正しいエラー検出が可能であることが判った。
【００８７】
［考察］
上記の測定１〜測定３を通して、意図したエラー検出が全て可能であることが確認できた。よって、提案し試作した回路は正しく動作していると言える。ここで、製作した回路の測定においては１０００ｆｐｓで動作検証をしているため、地デジやビデオカメラの３０ｆｐｓよりは高速な動作をしていることが確認できた。
【００８８】
以上、製作した画像判定回路部が正しく動作しているかどうかの検証を行なった。提案した全画素演算回路である画像検出処理回路が正しく製作できているかを確認した後，各画素の条件を変更した際にも正しくエラー検出ができていることを確認した。
【００８９】
以上説明した本発明に係る実施形態の画像検出処理装置では、伝送部による画像信号の伝送、そして映像処理部による処理を行わないことで、高速化が実現される。撮像部（半導体集積回路、すなわち上記のＩＣチップ）には、各画素の判定対象信号を判定する画素判定回路部と、複数の画素判定回路部に接続された画像判定回路部とが設けられる。画素判定回路部は各画素に設けられており、画像判定回路部は各画素からの画素判定信号を処理する。画素判定回路部には、画素ごとの検査判定を行う機能があり、出力は、画素検査判定結果となる。画素判定回路部には、センサ部（判定対象検出部）、比較メモリ部（比較メモリ）、信号処理部（比較判定部）がある。画像判定回路部は各画素からの出力（画素検査判定結果）を入力に用い、例えば、エラー判定を目的とする場合には、全画素からの出力の全部が「可判定」であれば、最終出力も「可判定」となる。また、全画素からの出力の中に、１つでも「否判定」（エラー）があれば、最終出力も「否判定」（エラー）となる。
【００９０】
例えば、高速検査判定を実現する検査方法として用いる場合には、従来の方法である撮像部、伝送部、映像処理部を経由して検査判定をする方法ではなく、撮像部（半導体集積回路、すなわち上記のＩＣチップ）だけで、検査判定を行うことができる。伝送部による画像信号の伝送、そして映像処理部による処理を行わない代わりに、撮像部にメモリや信号処理機能を持たせた画素判定回路部と画像判定回路部を設け、複数の画素の画素判定回路部の判定結果を画像判定回路部で処理することで、画像判定回路部の出力により画像全体の判定結果（検査判定結果）を一括して得ることができる。
【００９１】
以上本発明につき、好適な実施例を挙げて種々説明したが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのはもちろんである。
【符号の説明】
【００９２】
Ａ…センサ部（判定対象検出部）、Ｂ，Ｂ′…比較メモリ部（比較メモリ）、Ｃ…信号処理部（比較判定部）、Ｄ…画素選択メモリ、Ｅ…画素選択用のＡＮＤ回路、ＣＰ…比較回路、１２…画素判定回路部、１３…画像検出処理回路、端子１…光電変換部のリセット信号の入力端子、端子２…光電変換部の検出信号の出力端子、端子３…判定タイミング信号の入力端子、端子４…画素判定信号の出力端子、端子５…画像判定信号の出力端子
【図１】
2015025695.tif 000007
【図２】
2015025695.tif 000008
【図３】
2015025695.tif 000009
【図４】
2015025695.tif 000010
【図５】
2015025695.tif 000011
【図６】
2015025695.tif 000012
【図７】
2015025695.tif 000013
【図８】
2015025695.tif 000014
【図９】
2015025695.tif 000015
【図１０】
2015025695.tif 000016
【図１１】
2015025695.tif 000017
【図１２】
2015025695.tif 000018
【図１３】
2015025695.tif 000019
【図１４】
2015025695.tif 000020
【図１５】
2015025695.tif 000021
【図１６】
2015025695.tif 000022
【図１７】
2015025695.tif 000023
【図１８】
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【図１９】
2015025695.tif 000025
【図２０】
2015025695.tif 000026
【図２１】
2015025695.tif 000027
【図２２】
2015025695.tif 000028
【図２３】
2015025695.tif 000029
【図２４】
2015025695.tif 000030
【図２５】
2015025695.tif 000031
【図２６】
2015025695.tif 000032
【図２７】
2015025695.tif 000033
【図２８】
2015025695.tif 000034
【図２９】
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【図３０】
2015025695.tif 000036
【図３１】
2015025695.tif 000037