(57)【要約】【課題】全体の面積の増加を抑制することのできるプログラマブル論理回路および不揮発性ＦＰＧＡを提供する。【解決手段】本実施形態によるプログラマブル論理回路は、第１および第２端子を有し前記第１端子と前記第２端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化する第１プログラマブル素子と、第３および第４端子を有し前記第３端子と前記第４端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化する第２プログラマブル素子と、前記第１プログラマブル素子の前記第１端子が接続される第１配線と、前記第２プログラマブル素子の前記第３端子が接続される第２配線と、前記第１プログラマブル素子の前記第２端子および前記第２プログラマブル素子の前記第４端子が接続される第３配線と、一端が前記第３配線に接続されるヒューズ素子と、を備えている。【選択図】図２
2015211326.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２端子を有し前記第１端子と前記第２端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化する第１プログラマブル素子と、
第３および第４端子を有し前記第３端子と前記第４端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化する第２プログラマブル素子と、
前記第１プログラマブル素子の前記第１端子が接続される第１配線と、
前記第２プログラマブル素子の前記第３端子が接続される第２配線と、
前記第１プログラマブル素子の前記第２端子および前記第２プログラマブル素子の前記第４端子が接続される第３配線と、
一端が前記第３配線に接続されるヒューズ素子と、
を備えたプログラマブル論理回路。
【請求項２】
マトリクス状に配列された複数のセルであって、各セルは、第１および第２端子を有し前記第１端子と前記第２端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化するプログラマブル素子を備える、複数のセルと、
前記複数のセルの各列に対応して設けられる複数の第１配線であって、各第１配線は対応する列におけるセルの前記プログラマブル素子の前記第１端子に接続される、複数の第１配線と、
前記複数のセルの各行に対応して設けられる複数の第２配線であって、各第２配線は対応する行におけるセルの前記プログラマブル素子の前記第２端子に接続される、複数の第２配線と、
前記複数の第２配線のそれぞれに対応して設けられる複数のヒューズ素子であって、各ヒューズ素子は一端が対応する前記第２配線に接続される、複数のヒューズ素子と、
前記複数の第１配線から１つの第１配線を選択するとともに前記複数の第２配線から１つの第２配線を選択し、これらの選択した第１配線および第２配線にそれぞれ第１電圧および第２電圧を印加することにより前記選択した第１および第２配線に接続するセルにおける前記プログラマブル素子の前記第１端子と前記第２端子との間に前記プログマブル電圧を印加する書き込み回路と、
を備えたプログラマブル論理回路。
【請求項３】
前記複数の第１配線に対応して設けられた複数の第１トランジスタであって、各第１トランジスタはソースおよびドレインの一方が対応する前記第１配線に接続され、前記ソースおよび前記ドレインの他方が前記書き込み回路に接続する、複数の第１トランジスタを、更に備えた請求項２記載のプログラマブル論理回路。
【請求項４】
前記書き込み回路は、各第１配線に対応して設けられ直列に接続されたｎチャネル第１トランジスタおよびｐチャネル第２トランジスタを有し、前記第１トランジスタはソースおよびドレインの一方が対応する前記第１配線に接続され、前記第２トランジスタはソースおよびドレインの一方が対応する前記第１配線に接続される請求項２または３記載のプログラマブル論理回路。
【請求項５】
前記書き込み回路は、各第１配線に対応して設けられ直列に接続されたｎチャネル第１トランジスタ、ｐチャネル第２トランジスタ、およびｐチャネル第３トランジスタを有する複数の書き込み部を有し、各書き込み部において、前記第１トランジスタはソースおよびドレインの一方が対応する前記第１配線に接続され、前記第２トランジスタはソースおよびドレインの一方が対応する前記第１配線に接続され、前記第３トランジスタはソースおよびドレインの一方が前記第２トランジスタのソースおよびドレインの他方に接続される請求項２または３記載のプログラマブル論理回路。
【請求項６】
各書き込み部において、前記第１トランジスタおよび前記第３トランジスタのゲートには、第１信号が入力され、
全ての書き込み部における前記第２トランジスタのゲートには、第２信号が入力される請求項５記載のプログラマブル論理回路。
【請求項７】
各第１配線に対応して設けられた複数の第１インバータ回路であって、各第１インバータ回路は、出力端子が対応する前記第１配線に接続される、複数の第１インバータ回路を、更に備えた請求項２乃至６のいずれかに記載のプログラマブル論理回路。
【請求項８】
各第１配線に対応して設けられた複数の第４トランジスタであって、各第４トランジスタは、ソースおよびドレインの一方が対応する第１インバータ回路の出力端子に接続され、ソースおよびドレインの他方が対応する前記第１配線に接続される、複数の第４トランジスタを、更に備えた請求項７記載のプログラマブル論理回路。
【請求項９】
各第２配線に対応して設けられた複数の第２インバータ回路であって、各第２インバータ回路は、入力端子が対応する前記第２配線に接続される、複数の第２インバータ回路を、更に備えた請求項２乃至８のいずれかに記載のプログラマブル論理回路。
【請求項１０】
各第２配線に対応して設けられた複数の第５トランジスタであって、各第５トランジスタは、ソースおよびドレインの一方が対応する第２インバータ回路の入力端子に接続され、ソースおよびドレインの他方が対応する前記第２配線に接続される、複数の第５トランジスタを、更に備えた請求項９記載のプログラマブル論理回路。
【請求項１１】
各第２配線に対応して設けられるとともに列方向に配列された複数のダミーセルであって、各ダミーセルは、第３端子および対応する前記第２配線に接続される第４端子を有し、前記第３端子と前記第４端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化するダミープログラマブル素子を備える、複数のダミーセルと、
列方向に配置され、各ダミーセルの前記ダミープログラマブル素子の前記第３端子が接続されるダミー配線と、
を備えた請求項２乃至１０のいずれかに記載のプログラマブル論理回路。
【請求項１２】
前記ダミー配線に対応して設けられ、直列に接続されたｎチャネル第６トランジスタ、ｐチャネル第７トランジスタ、およびｐチャネル第８トランジスタを有するダミー書き込み部を有し、前記第６トランジスタはソースおよびドレインの一方が前記ダミー配線に接続され、前記第７トランジスタはソースおよびドレインの一方が前記ダミー配線に接続され、前記第８トランジスタはソースおよびドレインの一方が前記第７トランジスタのソースおよびドレインの他方に接続される請求項１１記載のプログラマブル論理回路。
【請求項１３】
各ダミープログラマブル素子は、ソースおよびドレインが互いに接続されたＭＯＳトランジスタであり、前記ソースおよび前記ドレインが前記第３端子および前記第４端子の一方であり、ゲートが前記第３端子および前記第４端子の他方である請求項１１または１２記載のプログラマブル論理回路。
【請求項１４】
各プログラマブル素子は、ソースおよびドレインが互いに接続されたＭＯＳトランジスタであり、前記ソースおよび前記ドレインが前記第１および前記第２端子の一方であり、ゲートが前記第１および前記第２端子の他方である請求項１乃至１３のいずれかに記載のプログラマブル論理回路。
【請求項１５】
アレイ状に配置された複数のブロック部を備え、各ブロック部は隣接するブロック部と配線で接続されかつ、論理演算を行う論理ブロックと、隣接するブロック部に接続される配線の接続または非接続を制御するとともに前記論理ブロックとの接続を制御するスイッチブロックと、を備え、前記論理ブロックおよび前記スイッチブロックの少なくともいずれかは、請求項１乃至１４のいずれかに記載のプログラマブル論理回路を備えている不揮発性ＦＰＧＡ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、プログラマブル論理回路および不揮発性ＦＰＧＡに関する。
【背景技術】
【０００２】
近年、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）に代表されるようなフィールドプログラマブル集積回路装置が注目されている。ＦＰＧＡは、論理ブロックで基本的な論理情報を実現し、論理ブロック間の接続をスイッチで切り換える。これによって、ＦＰＧＡは、利用者が任意の論理機能を実現することができる。論理ブロックの論理情報や接続を切り換えるスイッチのデータはコンフィグレーションメモリ（Configuration Memory）に格納され、このデータに基づいて任意の論理機能が実現される。
【０００３】
コンフィグレーションメモリの情報を不揮発性にすることで不揮発性ＦＰＧＡが実現される。不揮発性ＦＰＧＡの一種として、ワンタイム素子のひとつである、アンチヒューズ素子をもちいたアンチヒューズＦＰＧＡが知られている。このアンチヒューズＦＰＧＡは、論理ブロック間の接続スイッチを、アンチヒューズ素子そのものに置き換えたものである。ただし、アンチヒューズ素子の書き込みには高電圧が必要になることから、従来のアンチヒューズＦＰＧＡでは、アンチヒューズ素子を選択する回路に高電圧トランジスタを用いる必要があった。高電圧トランジスタは、ゲート酸化膜の厚さが厚く、チャネル長が長いなど、面積が大きいため、ＦＰＧＡ全体の面積が増加するという課題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５２００６５２号明細書
【特許文献２】米国特許出願公開２００９／０２２４３２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、全体の面積の増加を抑制することのできるプログラマブル論理回路および不揮発性ＦＰＧＡを提供する。
【課題を解決するための手段】
【０００６】
本実施形態のプログラマブル論理回路は、第１および第２端子を有し前記第１端子と前記第２端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化する第１プログラマブル素子と、第３および第４端子を有し前記第３端子と前記第４端子との間にプログラマブル電圧が印加されたときに高抵抗状態から低抵抗状態に変化する第２プログラマブル素子と、前記第１プログラマブル素子の前記第１端子が接続される第１配線と、前記第２プログラマブル素子の前記第３端子が接続される第２配線と、前記第１プログラマブル素子の前記第２端子および前記第２プログラマブル素子の前記第４端子が接続される第３配線と、一端が前記第３配線に接続されるヒューズ素子と、を備えている。
【図面の簡単な説明】
【０００７】
【図１】ＦＰＧＡの構成の一例を示す図。
【図２】第１実施形態によるプログラマブル論理回路のセルを示す回路図。
【図３】セルにおけるプログラマブル素子の一例を示す断面図。
【図４】図４（ａ）乃至４（ｃ）は、セルの動作を説明する回路図。
【図５】図５（ａ）および図５（ｂ）はそれぞれ、ヒューズ素子の第１および第２具体例を示す図。
【図６】図６（ａ）および図６（ｂ）はそれぞれ、ヒューズ素子の第３および第４具体例を示す図。
【図７】第１実施形態の第１変形例によるプログラマブル論理回路を示す回路図。
【図８】第１実施形態の第２変形例によるプログラマブル論理回路を示す回路図。
【図９】第２実施形態によるプログラマブル論理回路を示す回路図。
【図１０】第３実施形態によるプログラマブル論理回路を示す回路図。
【図１１】第４実施形態によるプログラマブル論理回路を示す回路図。
【図１２】第５実施形態によるプログラマブル論理回路を示す回路図。
【図１３】第５実施形態の変形例によるプログラマブル論理回路を示す回路図。
【図１４】第６実施形態によるプログラマブル論理回路を示す回路図。
【図１５】第６実施形態の変形例によるプログラマブル論理回路を示す回路図。
【図１６】第７実施形態によるプログラマブル論理回路を示す回路図。
【図１７】第８実施形態によるプログラマブル論理回路を示す回路図。
【図１８】第９実施形態によるプログラマブル論理回路におけるプログラマブル素子を示す断面図。
【発明を実施するための形態】
【０００８】
図面を参照して実施形態について説明する。
【０００９】
（第１実施形態）
まず、第１実施形態によるプログラマブル論理回路について説明する前に、一般的なＦＰＧＡの構成について説明する。図１に示すように、一般に、ＦＰＧＡ１００は、アレイ状に配置された複数の基本ブロック１１０を有している。各基本ブロック１１０は、隣接する基本ブロック１１０と配線で接続される。各基本ブロック１１０は、論理ブロック１２０と、スイッチブロック１３０と、を備えている。論理ブロック１２０は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。
【００１０】
各スイッチブロック１３０は、隣接する基本ブロック１１０に接続される配線の接続／非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック１３０は、このスイッチブロック１３０が含まれる基本ブロック１１０に属する論理ブロック１２０との接続も行う。論理ブロック１２０およびスイッチブロック１３０はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
【００１１】
第１実施形態によるプログラマブル論理回路を図２に示す。この第１実施形態のプログラマブル論理回路は、少なくとも１本のソース線ＳＬと、このソース線ＳＬに交差する少なくとも１本のプログラム線ＰＬと、ソース線ＳＬとプログラム線ＰＬとの交差領域に設けられたセル１０と、備えている。セル１０は、ソース線ＳＬに接続する第１端子およびプログラム線ＰＬに接続する第２端子を有するプログラマブル素子１２と、第１端子がプログラム線ＰＬに接続され、第２端子が図示しない電源または書き込み回路に接続されるヒューズ素子１６と、を備えている。
【００１２】
プログラマブル素子１２の一具体例を図３に示す。この具体例のプログラマブル素子１２は、ＭＯＳトランジスタである。このＭＯＳトランジスタは、半導体層１２ａに離間して設けられたソース１２ｂ１およびドレイン１２ｂ２と、ソース１２ｂ１およびドレイン１２ｂ２との間のチャネル１２ｂ３となる半導体層１２ａ上に設けられたゲート絶縁膜１２ｃと、ゲート絶縁膜１２ｃ上に設けられたゲート電極１２ｄと、を備えている。なお、ゲート絶縁膜１２ｃおよびゲート電極１２ｄは、ゲート電極１２ｄの上方から見たときにソース１２ｂ１およびドレイン１２ｂ２の一部分とオーバラープしている。すなわち、ソース１２ｂ１およびドレイン１２ｂ２の一部分がゲート絶縁膜１２ｃ直下のチャネル１２ｂ３となる半導体層１２ａに延在している。また、ゲート電極１２ｄはプログラム線ＰＬおよびソース線ＳＬのうちの一方に接続され、ソース１２ｂ１およびドレイン１２ｂ２はそれぞれプログラム線ＰＬおよびソース線ＳＬのうちの他方に接続される。
【００１３】
このプログラマブル素子１２においては、ゲート電極１２ｄとソース１２ｂ１との間およびゲート電極１２ｄとドレイン１２ｂ２との間にそれぞれプログラム電圧Ｖｐｒｇを印加することにより、ゲート絶縁膜１２ｃが絶縁破壊され、ソース１２ｂ１とドレイン１２ｂ２との間にゲート絶縁膜１２ｃおよびゲート電極１２ｄを介した導電パスが形成される。これにより、ゲート電極１２ｄとソース１２ｂ１およびドレイン１２ｂ２との間が導通状態となる。これに対して、ゲート絶縁膜が絶縁破壊されない場合は、ゲート電極１２ｄとソース１２ｂ１およびドレイン１２ｂ２との間が非導通状態となる。したがって、電源線ＰＬとソース線ＳＬとの交差領域に設けられたプログラマブル素子１２は、初期状態はゲート絶縁膜による非導通状態であり、プログラム後はゲート絶縁膜が破壊された導通状態になる。なお、ＭＯＳトランジスタをプログラマブル素子１２として用いる場合は、ゲート電極１２ｄと半導体層１２ａとの間を壊すよりも、ゲート電極１２ｄとソース１２ｂ１およびドレイン１２ｂ２とのオーバーラップ領域を壊すことが望ましい。ゲート電極１２ｄと半導体層１２ａとの間を壊すと、同様に破壊された他のプログラマブル素子と半導体層（基板）を介して二つのプログラマブル素子が接続されてしまう可能性がある。このため、各プログラマブル素子は、他のプログラマブル素子と分離するためのウェル領域等が必要になり、面積が増大する。破壊される領域がゲート電極１２ｄとソース１２ｂ１およびドレイン１２ｂ２とのオーバーラップ領域であれば、上記問題は回避できるため、プログラマブル素子１２の面積、すなわちプログラマブル論理回路全体の面積およびこのプログラマブル論理回路を用いたＦＰＧＡ全体の面積を縮小することができる。
【００１４】
図４（ａ）乃至４（ｃ）を参照して、本実施形態のプログラマブル論理回路におけるセルの動作にいて説明する。図４（ａ）はセル１０の初期状態において、ヒューズ素子１６の第２端子、すなわちプログラム線ＰＬに接続される第１端子と異なる端子にプログラム電圧Ｖｐｒｇを印加し、ソース線ＳＬにプログラム電圧Ｖｐｒｇより低電圧であるＶｓｓを印加した状態を示している。なお、ソース線ＳＬにプログラム電圧Ｖｐｒｇを印加し、ヒューズ素子１６の第２端子にＶｓｓを印加しても同様である。
【００１５】
図４（ａ）の状態において、ヒューズ素子１６は導通しているので、プログラマブル素子１２の両端にプログラム電圧Ｖｐｒｇ−Ｖｓｓが印加される。このプログラム電圧Ｖｐｒｇ−Ｖｓｓにより、プログラマブル素子１２はプログラムされ、導通状態となる。
【００１６】
図４（ｂ）は、導通したプログラマブル素子１２を抵抗体として示した図である。この状態においては、ヒューズ素子１６もプログラマブル素子１２も導通しているため、電流が流れる。この電流によって、ヒューズ素子１６はプログラムされ、非導通状態になる。
【００１７】
図４（ｃ）は、最終状態を示しており、ヒューズ素子１６は非導通状態になり、プログラマブル素子１２は導通状態になって、一連のプログラム動作が終了する。
【００１８】
図５（ａ）乃至図６（ｂ）を参照してヒューズ素子１６について説明する。図５（ａ）は、第１具体例のヒューズ素子１６を示す平面図である。この第１具体例のヒューズ素子１６は、配線１５の一部分の幅を狭くして形成した例を示す。これにより、狭くなった部分１６で電流密度を増加させ、エレクトロマイグレーションを引き起こし、これにより、配線１５を溶断（破断）し、ヒューズ素子１６を非導通状態にすることができる。
【００１９】
図５（ｂ）は、第２具体例のヒューズ素子１６を示す断面図である。この第２具体例のヒューズ素子１６は、配線１５ａと、配線１５ｂとを接続するビアである。このビア１６のサイズ（径）を狭く形成することで、第１具体例の場合と同様に、このビア１６の部分で電流密度を増加させ、エレクトロマイグレーションを引き起こし、配線１５ａと配線１５ｂとを非導通にすることができる。
【００２０】
図６（ａ）は、第３具体例のヒューズ素子を示す平面図である。この第３具体例のヒューズ素子は、配線１５に厚さ方向に貫通する穴１７を設けて、配線１５の延在する方向に直交する面における断面積を狭くしてヒューズ素子１６を形成した例である。なお、図５（ａ）に示す第１具体例も配線１５の延在する方向に直交する面における断面積を狭くしてヒューズ素子１６を形成した他の例である。なお、第１具体例のように配線の幅を狭くしてヒューズ素子を形成する代わりに配線１５の厚さを薄くしてヒューズ素子１６を形成してもよい。この場合も、配線１５の延在する方向に直交する面における断面積を狭くしてヒューズ素子１６を形成した例である。配線１５の延在する方向に直交する面における断面積を狭くしてヒューズ素子１６を形成すれば、第３具体例と同様の効果を得ることができる。
【００２１】
図６（ｂ）は、第４具体例のヒューズ素子１６を示す平面図である。この第４具体例のヒューズ素子１６は、配線１５ａと配線１５ｂとの間に設けられ、配線１５ａ、１５ｂに比べて低融点の材料を用いて形成した例である。なお、ヒューズ素子１６の幅および厚さは配線１５ａ、１５ｂと同一であってもよいし、幅が狭くてもよいし、厚さが薄くてもよい。ヒューズ素子１６に用いられる低融点材料の例としては、例えばＳｎＳｂ、ＢｉＳｎ、ＳｎＡｇ、ＺｎＡｌ、またはＩｎＳｎ等が挙げられる。
【００２２】
配線のマイグレーションまでの平均時間ＭＴＦは、以下の式で表される。
【数１】
2015211326.tif 000003
ここで、Ａ、ｎは定数、Ｊは電流密度、Ｅはヒューズ素子１６の活性化エネルギー、Ｔは絶対温度、ｋはボルツマン定数である。これによれば、例えば、図５（ａ）に示す第１具体例においては、配線の太い部分と細い部分のエレクトロマイグレーションまでの時間を一桁変えるためには、（１０）１／ｎだけ配線幅を変えれば良い。それにより、細い配線部分でエレクトロマイグレーションを起こし易くすることができる。ｎの値は、プロセスなどで変わるが、例えば、１．５〜２程度であれば、図５に示す配線１６の幅と配線１５との幅との比を１／４．６〜１／３．２倍程度にして、配線を細くすることで、細い配線でエレクトロマイグレーションを起こし易くすることができる。
【００２３】
以上説明したように、ヒューズ素子は、配線を狭くしたりまたはビアを細くしたりして形成することができ、シリコン基板の面積を使うことがない。これにより、従来のように、ヒューズ素子の代わりに高電圧トランジスタを用いた場合と異なり、プログラマブル論理回路の面積を削減することが可能となり、ＦＰＧＡ全体の面積を削減することができる。
【００２４】
（変形例）
第１実施形態の第１変形例によるプログラマブル論理回路を図７に示す。この第１変形例のプログラマブル論理回路は、２×２のマトリクス状に配列されたセル１０１１〜１０２２と、プログラム線ＰＬ１、ＰＬ２と、プログラム線ＰＬ１、ＰＬ２に交差するソース線ＳＬ１、ＳＬ２と、プログラム線ＰＬ１、ＰＬ２に対応して設けられたヒューズ素子１６１、１６２と、書き込み回路２０、２２と、読み出し回路３０、３２と、を備えている。各セル１０ｉｊ（ｉ，ｊ＝１，２）は、プログラム線ＰＬｉとソース線ＳＬｊとの交差領域に設けられる。セル１０ｉｊ（ｉ，ｊ＝１，２）は、ソース線ＳＬｊに接続する第１端子およびプログラム線ＰＬｉに接続する第２端子を有するプログラマブル素子１２ｉｊと、第１端子がプログラム線ＰＬｉの一端に接続され、第２端子が書き込み回路２０に接続されるヒューズ素子１６ｉと、を備えている。なお、ヒューズ素子１６ｉ（ｉ＝１，２）が接続されるプログラム線ＰＬｉの他端に読み出し回路３２が接続される。また、各ソース線ＳＬｉ（ｉ＝１，２）は、一端が書き込み回路２２に接続され、他端が読み出し回路３０に接続される。
【００２５】
第１実施形態の第２変形例によるプログラマブル論理回路を図８に示す。この第２変形例のプログラマブル論理回路は、３×３のマトリクス状に配列されたセル１０１１〜１０３３と、プログラム線ＰＬ１、ＰＬ２、ＰＬ３と、プログラム線ＰＬ１、ＰＬ２、ＰＬ３に交差するソース線ＳＬ１、ＳＬ２、ＳＬ３と、プログラム線ＰＬ１、ＰＬ２、ＰＬ３に対応して設けられたヒューズ素子１６１、１６２、１６３と、書き込み回路２０、２２と、読み出し回路３０、３２と、を備えている。各セル１０ｉｊ（ｉ，ｊ＝１，２，３）は、プログラム線ＰＬｉとソース線ＳＬｊとの交差領域に設けられる。セル１０ｉｊ（ｉ，ｊ＝１，２，３）は、ソース線ＳＬｊに接続する第１端子およびプログラム線ＰＬｉに接続する第２端子を有するプログラマブル素子１２ｉｊと、第１端子がプログラム線ＰＬｉの一端に接続され、第２端子が書き込み回路２０に接続されるヒューズ素子１６ｉと、を備えている。なお、ヒューズ素子１６ｉ（ｉ＝１，２，３）が接続されるプログラム線ＰＬｉの他端に読み出し回路３２が接続される。また、各ソース線ＳＬｉ（ｉ＝１，２，３）は、一端が書き込み回路２２に接続され、他端が読み出し回路３０に接続される。
【００２６】
次に、第１および第２変形例のプログラム動作について説明する。
【００２７】
プログラム動作は、プログラムするプログラマブル素子の両端にプログラム電圧Ｖｐｒｇ−Ｖｓｓが印加されるようにし、それ以外のプログラマブル素子には、Ｖｐｒｇ−Ｖｓｓ未満の電圧が印加されるようにする。例えば、図７に示す第１変形例においては、セル１０１１のプログラマブル素子１２１１をプログラムする場合には、書き込み回路２０および書き込み回路２２によって、プログラム線ＰＬ１にプログラム電圧Ｖｐｒｇ、ソース線ＳＬ１に電圧Ｖｓｓを印加し、ソース線ＳＬ２にはＶｐｒｇ＞Ｖｉｎｈ＞Ｖｓｓの条件を満たす書き込み禁止電圧Ｖｉｎｈを印加する。また、書き込み回路２０によってプログラム線ＰＬ２には、書き込み禁止電圧Ｖｉｎｈもしくは電圧Ｖｓｓを印加するか、またはフローティング状態にする。
【００２８】
このとき、ヒューズ素子１６１、１６２はワンタイムプログラム素子であるので、同じプログラム線ＰＬに接続される複数のプログラマブル素子のうちの一つをプログラムすると、同じＰＬ線に接続される他のプログラマブル素子をプログラムすることは出来なくなる。例えば、図７に示すセル１０１１のプログラマブル素子１２１１をプログラムすると、同じプログラム線ＰＬ１に接続されるプログラマブル素子１２１２はプログラムすることが出来なくなる。すなわち、この構成により、ＰＬ線ごとに１つのプログラマブル素子をプログラムするということが安定的に実現できる。ＦＰＧＡにおいては、ソースＳＬを入力、プログラム線ＰＬを出力と考えると、異なるソースＳＬの信号が同一のプログラム線ＰＬに出力されることが無い。このため、本実施形態の第１および第２変形例によるプログラマブル論理回路をＦＰＧＡに用いるのに非常に有効となる。
【００２９】
なお、読み出し動作は、読み出し回路３０、３２によって１つのセルを選択し、この選択したセルに接続されるソース線ＳＬに読み出し電圧Ｖｒｅａｄを読み出し回路３０によって印加し、上記選択したセルに接続されるプログラム線に電流が流れるか否かを読み出し回路３２によって検知することによって行う。この構成をＦＰＧＡのスイッチブロックや論理ブロックに適用する場合には、この読み出し電圧Ｖｒｅａｄをロジック信号のＨｉｇｈレベルの電圧Ｖｄｄとし、読み出し回路３０を入力回路、読み出し回路３２を出力回路とすることで、プログラムされたセル１０ｉｊのみロジック信号が通過できる信号切り替え回路として使用することができる。
【００３０】
以上説明したように、本実施形態およびその変形例によれば、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００３１】
（第２実施形態）
第２実施形態によるプログラマブル論理回路を図９に示す。この第２実施形態のプログラマブル論理回路は、図７に示す第１実施形態の第１変形例によるプログラマブル論理回路において、書き込み回路２２と、ソース線ＳＬ１、ＳＬ２のそれぞれとの間にｎチャネルＭＯＳトランジスタ４０１、４０２を設けた構成を有している。ここではｎチャネルＭＯＳトランジスタ４０１、４０２を設けたが、ｎチャネルＭＯＳトランジスタの代わりに、ｐチャネルＭＯＳトランジスタを用いてもよい。
【００３２】
次に、この第２実施形態のプログラマブル論理回路におけるプログラム動作について説明する。
【００３３】
プログラム動作においては、全てのトランジスタ４０１、４０２をＯＮにして、図７に示す第１変形例の場合と同様の電圧を印加する。また、このとき、非選択のソース線ＳＬをフローティング状態にしてプログラムを行ってもよい。例えば、セル１０１１におけるプログラマブル素子１２１１をプログラムする場合、ソース線ＳＬ１に接続されるトランジスタ４０１はＯＮにして、プログラム線ＰＬ１にプログラム電圧Ｖｐｒｇ、ソース線ＳＬ１に電圧Ｖｓｓを印加し、選択されないソース線ＳＬ２に接続されるトランジスタ４０２をＯＦＦにする。これにより、プログラマブル素子１２１２の端子の片方にはプログラム電圧Ｖｐｒｇが印加されるが、もう片方の端子はフローティングになる。これにより、プログラマブル素子１２１２には電圧が印加されず、プログラマブル素子１２１２が誤プログラムされるのを防ぐことができる。
【００３４】
トランジスタ４０１をＯＮにするためにゲートに印加する電圧は、Ｖｓｓより大きい電圧を印加するが、このゲート電圧によって、プログラマブル素子１２１１のプログラム後の抵抗値は影響を受ける。例えば、ゲート電圧にＶｐｒｇより小さい電圧を用いると、プログラム後のトランジスタ４０１は飽和領域で動作して電流が抑制されるため、プログラム素子１２１１はトランジスタ４０１と同程度の電流値でプログラム状態が止まる。ゲート電圧にＶｐｒｇを用いると、プログラム後のトランジスタ４０１は電流を抑制しないため、プログラム素子１２１１は低抵抗になる。これにより、プログラム素子の抵抗値を制御することができる。
【００３５】
また、選択されないプログラム線ＰＬ２には、書き込み禁止電圧Ｖｉｎｈもしくは電圧Ｖｓｓを印加するか、もしくはフローティング状態にする。
【００３６】
なお、読み出し動作は、第１実施形態の第１変形例と同様にして行う。
【００３７】
この第２実施形態においては、プログラム時にソース線ＳＬに複数の電圧を印加する必要がないため、回路が簡便になるという利点がある。また、ＦＰＧＡに用いる場合には、両方のトランジスタ４０１、４０２をＯＦＦにすることで、ソース線ＳＬのもう一方の端子から信号を入力し、プログラム線ＰＬへの信号切り替えを行う回路として使用することができる。
【００３８】
以上説明したように、第２実施形態も第１実施形態の第１変形例と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００３９】
（第３実施形態）
第３実施形態によるプログラマブル論理回路を図１０に示す。この第３実施形態のプログラマブル論理回路は、図７に示す第１実施形態の第１変形例によるプログラマブル論理回路において、書き込み回路２２の代わりに、書き込み回路２４を設けた構成を有している。
【００４０】
この書き込み回路２４は、各ソース線ＳＬｊ（ｊ＝１，２）に対して設けられたｎチャネルＭＯＳトランジスタ２４ａｊと、ｐチャネルＭＯＳトランジスタ２４ｂｊとを備えている。トランジスタ２４ａｊ（ｊ＝１，２）は、ドレインがソース線ＳＬｊに接続され、ソースが電圧Ｖｓｓを発生する電源に接続される。トランジスタ２４ｂｊ（ｊ＝１，２）は、ドレインがソース線ＳＬｊに接続され、ソースが書き込み禁止電圧Ｖｉｎｈを発生する電源に接続される。
【００４１】
次に、第３実施形態のプログラマブル論理回路のプログラム動作について説明する。例えば、プログラマブル素子１２１１をプログラムする場合には、トランジスタ２４ａ１のゲートに印加される信号ＰＤ１に電圧を与えてトランジスタ２４ａ１をＯＮにし、トランジスタ２４ｂ１のゲートに印加される信号ＰＵ１に電圧Ｖｉｎｈを与えてトランジスタ２４ｂ１をＯＦＦにし、プログラム線ＰＬ１にプログラム電圧Ｖｐｒｇを印加することで、プログラマブル素子１２１１に電圧Ｖｐｒｇ−Ｖｓｓを印加する。
【００４２】
ＰＤ１に与える電圧はＶｓｓより大きい電圧を印加するが、このゲート電圧によって、プログラマブル素子１２１１のプログラム後の抵抗値は影響を受ける。例えば、ＰＤ１にＶｐｒｇより小さい電圧を用いると、プログラム後のトランジスタ２４ａ１は飽和領域で動作して電流が抑制されるため、プログラム素子１２１１はトランジスタ２４ａ１と同程度の電流値でプログラム状態が止まる。ＰＤ１にＶｐｒｇを用いると、プログラム後のトランジスタ２４ａ１は電流を抑制しないため、プログラム素子１２１１は低抵抗になる。これにより、プログラム素子の抵抗値を制御することができる。
【００４３】
また、トランジスタ２４ａ２のゲートに印加される信号ＰＤ２に電圧Ｖｓｓを与え、トランジスタ２４ｂ２のゲートに印加される信号ＰＵ２に電圧Ｖｉｎｈを与えてともにＯＦＦにすることで、非選択のソース線ＳＬ２をフローティング状態にすることができる。また、非選択のプログラム線ＰＬ２には、書き込み禁止電圧Ｖｉｎｈもしくは電圧Ｖｓｓ電圧を印加するか、またはフローティング状態にする。
【００４４】
なお、読み出し動作は、第１実施形態の第１変形例と同様にして行う。
【００４５】
また、ＦＰＧＡに用いる場合には、信号ＰＤ１、ＰＵ１、ＰＤ２、ＰＵ２にともにトランジスタをＯＦＦにする電圧を与えることで、ソース線ＳＬのもう一方の端子から信号を入力し、プログラム線ＰＬへの信号切り替えを行う回路として使用することができる。なお、書き込み禁止電圧Ｖｉｎｈは、上述のＶｐｒｇ＞Ｖｉｎｈ＞Ｖｓｓの範囲の電圧であれば良いが、電圧ＶｉｎｈとしてＦＰＧＡの動作電源電圧Ｖｄｄを用いれば、電圧を増やす必要がなく、電源回路を小型にすることができる。
【００４６】
以上説明したように、第３実施形態も第１実施形態の第１変形例と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００４７】
（第４実施形態）
第４実施形態によるプログラマブル論理回路を図１１に示す。この第４実施形態のプログラマブル論理回路は、図１０に示す第３実施形態のプログラマブル論理回路において、書き込み回路２４を書き込み回路２４Ａに置き換えた構成を有している。
【００４８】
この書き込み回路２４Ａは、書き込み回路２４において、ソース線ＳＬｊ（ｊ＝１，２）と、ｐチャネルトランジスタ２４ｂｊとの間にｐチャネルトランジスタ２４ｃｊを設けた構成を備えている。すなわち、トランジスタ２４ｃｊ（ｊ＝１，２）のドレインがソース線ＳＬｊに接続され、ソースがトランジスタ２４ｂｊのドレインに接続される。そして、書き込み回路２４Ａにおいては、トランジスタ２４ａ１、２４ｂ１のゲートは共通の端子ＳＥＬ１に接続され、トランジスタ２４ａ２、２４ｂ２のゲートは共通の端子ＳＥＬ２に接続される。また、トランジスタ２４ｃ１、２４ｃ２のゲートは共通の端子ＥＮに接続される。
【００４９】
次に、プログラム動作について説明する。例えば、プログラマブル素子１２１１をプログラムする場合には、端子ＥＮに電圧Ｖｓｓを印加することによりトランジスタ２４ｃ１をＯＮにするとともに、端子ＳＥＬ１に書き込み禁止電圧Ｖｉｎｈもしくはプログラム電圧Ｖｐｒｇを印加することによりトランジスタ２４ａ１をＯＮにし、選択したソース線ＳＬ１に電圧Ｖｓｓを与える。また、選択したプログラム線ＰＬ１に書き込み電圧Ｖｐｒｇを印加する。これにより、選択したプログラマブル素子１２１１に電圧Ｖｐｒｇ−Ｖｓｓを印加する。
【００５０】
また、端子ＳＥＬ２に電圧Ｖｓｓを印加することでトランジスタ２４ｂ２をＯＮにすることにより、選択しないソース線ＳＬ２に書き込み禁止電圧Ｖｉｎｈを印加する。これにより、選択されないプログラマブル素子１２１２には電圧Ｖｐｒｇ−Ｖｉｎｈが印加されることで、プログラマブル素子１２１２への誤プログラムを防ぐことができる。なお、選択しないプログラム線ＰＬ２には、書き込み禁止電圧Ｖｉｎｈもしくは電圧Ｖｓｓ電圧を印加するか、またはフローティング状態にする。
【００５１】
また、ＦＰＧＡに用いる場合には、端子ＳＥＬ１、ＳＥＬ２に電圧Ｖｓｓを与え、端子ＥＮに書き込み禁止電圧Ｖｉｎｈを与えてトランジスタ２４ａ１、２４ｃ１、２４ａ２、２４ｃ２をＯＦＦにしてハイインピーダンスにすることで、読み出し回路３０から信号を入力し、プログラム線ＰＬへの信号切り替えを行う回路として使用することができる。なお、書き込み禁止電圧Ｖｉｎｈは、条件Ｖｐｒｇ＞Ｖｉｎｈ＞Ｖｓｓを満たす範囲内の電圧であれば良い。書き込み禁止電圧Ｖｉｎｈとして、ＦＰＧＡの動作電源電圧Ｖｄｄを用いると、電圧を増やす必要がなく、電源回路を小型にできる。この構成にすることで、使用するトランジスタ数は増えるが、信号の数は減るため、アレイ状に配置されたプログラマブル素子の個数が多い場合には、小面積になる。
【００５２】
以上説明したように、第４実施形態も第１実施形態の第１変形例と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００５３】
（第５実施形態）
第５実施形態によるプログラマブル論理回路を図１２に示す。この第５実施形態のプログラマブル論理回路は、図１１に示す第４実施形態のプログラマブル論理回路において、読み出し回路３０と、ソース線ＳＬ１、ＳＬ２との間にそれぞれ、インバータ回路４２１、４２２を設けた構成を有している。インバータ回路４２１、４２２は、ＣＭＯＳによるＣＭＯＳインバータでも良いし、その他でもよい。
【００５４】
プログラマブル素子のアレイが大きくなったり、またアレイに信号切り替え回路を複数接続したりすると、プログラム後のプログラマブル素子の抵抗や容量が増大し、ロジック信号の立ち上がりや立下り波形が劣化し消費電力が増大する。
【００５５】
そこで、本実施形態のように、読み出し回路３０と、ソース線ＳＬ１、ＳＬ２との間にインバータ回路４２１、４２２を設ける。これにより、読み出し回路３０の出力信号ＩＮ１、ＩＮ２がインバータ回路４２１、４２２で増幅されて、ソース線ＳＬに入力されるため、ロジック信号の立ち上がりまたは立下り波形の劣化を防ぐことが可能となり、消費電力を低下することができる。
【００５６】
なお、プログラマブル素子をプログラムする際に用いるプログラム電圧Ｖｐｒが、インバータ回路４２１、４２２を構成するトランジスタにダメージを引き起こすような電圧であれば、図１３に示すように、インバータ回路４２１、４２２の出力と、ソース線ＳＬ１、ＳＬ２との間にそれぞれ保護トランジスタ４３１、４３２を挿入し、インバータ回路４２１、４２２を保護してもよい。
【００５７】
以上説明したように、第５実施形態も第１実施形態の第１変形例と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００５８】
（第６実施形態）
第６実施形態によるプログラマブル論理回路を図１４に示す。この第６実施形態のプログラマブル論理回路は、図１１に示す第４実施形態のプログラマブル論理回路において、読み出し回路３２と、プログラム線ＰＬ１、ＰＬ２との間にそれぞれ、インバータ回路４４１、４４２を設けた構成を有している。インバータ回路４４１、４４２は、ＣＭＯＳによるＣＭＯＳインバータでも良いし、その他でもよい。
【００５９】
このような構成とすることにより、第５実施形態と同様に、ロジック信号の立ち上がりまたは立下り波形の劣化を防ぐことができる。
【００６０】
なお、プログラマブル素子をプログラムする際に用いるプログラム電圧Ｖｐｒｇが、インバータ回路４４１、４４２を構成するトランジスタにダメージを引き起こすような電圧であれば、図１５に示すように、インバータ回路４４１、４４２の入力とプログラム線ＰＬ１、ＰＬ２との間にそれぞれ保護トランジスタ４５１、４５２を挿入し、インバータ回路４４１、４４２を保護してもよい。
【００６１】
以上説明したように、第６実施形態も第１実施形態の第１変形例と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００６２】
（第７実施形態）
第７実施形態によるプログラマブル論理回路を図１６に示す。この第７実施形態のプログラマブル論理回路は、図１２に示す第５実施形態のプログラマブル論理回路において、読み出し回路３２と、プログラム線ＰＬ１、ＰＬ２との間にそれぞれ、インバータ回路４４１、４４２を設けた構成を有している。インバータ回路４４１、４４２は、ＣＭＯＳによるＣＭＯＳインバータでも良いし、その他でもよい。
【００６３】
このような構成とすることで、第５実施形態と同様に、ロジック信号の立ち上がりまたは立下り波形の劣化を防ぐことができる。また、入力信号が入力されるソース線ＳＬ１、ＳＬ２と、出力信号が出力されるプログラム線ＰＬ１、ＰＬ２の両方にインバータ回路４２１，４２２、４４１、４４２を設けているので、信号増幅を増やし、より高速動作させることができる。また、図１２または図１４に示す第５または第６実施形態においては、信号経路にインバータ回路が一つしかないため、信号切り替え回路を経由することで論理が反転してしまう可能性がある。しかし、本実施形態では、信号経路にインバータ回路が二つあるため、信号切り替え回路を経由することで論理が反転することを防ぐことができる。
【００６４】
なお、プログラマブル素子をプログラムする際に用いるプログラム電圧Ｖｐｒｇが、インバータ回路を構成するトランジスタにダメージを引き起こすような電圧である場合には、図１３または図１５に示すように、ソース線ＳＬ１、ＳＬ２とインバータ回路４２１、４２２との間、プログラム線ＰＬ１、ＰＬ２とインバータ回路４４１、４４２との間に保護トランジスタを設けて、インバータ回路を保護してもよい。
【００６５】
以上説明したように、第７実施形態も第１実施形態の第１変形例と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００６６】
（第８実施形態）
第８実施形態によるプログラマブル論理回路を図１７に示す。この第８実施形態のプログラマブル論理回路は、図１６に示す第７実施形態のプログラマブル論理回路において、書き込み回路２４Ａを書き込み回路２４Ｂに置き換えるとともに、ダミー配線ＤＳＬと、プログラマブル素子１２１３、１２２３と、を新たに設けた構成を有している。プログラマブル素子１２ｉ３（ｉ＝１，２）はそれぞれ、第１端子がダミー配線ＤＳＬに接続され、第２端子がプログラム線ＰＬｉに接続される。
【００６７】
書き込み回路２４Ｂは、図１６に示す書き込み回路２４Ａにおいて、直列に接続されたｎチャネルトランジスタ２４ａ３、ｐチャネルトランジスタ２４ｃ３、およびｐチャネルトランジスタ２４ｂ３を新たに設けた構成を有している。トランジスタ２４ａ３は、ソースが電圧Ｖｓｓを発生する電源に接続され、ドレインがダミー配線ＤＳＬの一端に接続され、ゲートが端子ＳＥＬ３に接続されている。トランジスタ２４ｃ３は、ドレインがダミー配線ＤＳＬに接続され、ソースがトランジスタ２４ｂ３のドレインに接続され、ゲートが端子ＥＮに接続されている。トランジスタ２４ｂ３は、ソースが書き込み禁止電圧Ｖｉｎｈを発生する電源に接続され、ゲートが端子ＳＥＬ３に接続されている。なお、ダミー配線ＤＳＬの他端は読み出し回路３０に接続しても良いし、接続されなくても良い。
【００６８】
図１６に示す第７実施形態において、仮に、一つのヒューズ素子につながるプログラマブル素子のいずれもがプログラムされない場合、上記ヒューズ素子が導通したまま残ることになる。この場合、書込み回路２０と読み出し回路３２がＦＰＧA動作中も接続され続けることになり、誤動作や消費電力の上昇の原因となる。全てのヒューズ素子についてプログラムされることが分かっていれば問題ない。しかし、そうでない場合は、図１７に示す本実施形態のように、ソース線となるダミー配線ＤＳＬを追加することで回避できる。
【００６９】
本実施形態においては、もしプログラマブル素子１２１１および１２１２のいずれもプログラムされない場合には、プログラマブル素子１２１３をプログラムすることで、ヒューズ素子１６１を非導通にすることができる。ダミー配線ＤＳＬは、ＦＰＧＡに用いた場合、信号経路として用いないため、特にどこにも接続する必要はない。ただし、ダミー配線ＤＳＬがフローティング状態になることで、ダミー配線ＤＳＬが中間の電圧を取るようになると、後段のインバータ回路４４１、４４２のリーク電流が増える。これを防ぐためには、電圧Ｖｓｓや電源電圧Ｖｄｄなど基準電圧に接続しておくと良い。例えば、ＦＰＧＡとしての動作中は端子ＳＥＬ３に書き込み禁止電圧Ｖｉｎｈを与え、電圧ＶＳＳとダミー配線ＤＳＬ線を接続することができる。
【００７０】
第８実施形態も第７実施形態と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００７１】
（第９実施形態）
第９実施形態によるプログラマブル論理回路について図１８を参照して説明する。この９実施形態のプログラマブル論理回路は、第１乃至第８実施形態のいずれかにプログラマブル論理回路において、プログラマブル素子として、図１８に示すプログラムマブル素子１２Ａを用いた構成を有している。
【００７２】
図１８に示すプログラマブル素子１２Ａは、１層または多層からなる第１および第２電極１８ａ、１８ｂと、第１電極１８ａと第２電極１８ｂとの間に設けられた１層または多層からなる抵抗変化膜１９と、を備えた構造を有する抵抗変化型の不揮発性メモリである。第２電極１８ｂと第１電極１８ａとの間に印加する電圧の大きさや方向、および印加時間に応じて、抵抗変化膜１９の抵抗値が高抵抗、低抵抗、もしくはその中間の抵抗と、変化させることができる。通常、抵抗変化型メモリでは、絶縁膜を抵抗変化可能な状態にするために、抵抗変化膜に高い電圧を与えて膜中に欠陥（フィラメント）を導入する必要がある。このときの初期電圧（フォーミング電圧）をＶｐｒｇとすれば、欠陥を導入する動作は第１乃至第８実施形態のプログラマブル素子のプログラム動作と同様となる。このため、第１乃至第８実施形態のプログラマブル論理回路のプログラマブル素子に、抵抗変化型メモリを用いることができる。また同様に、電流により低抵抗と高抵抗を変化させることができる抵抗変化型メモリをヒューズ素子に用いることで、プログラマブル素子のプログラム動作中は低抵抗、ＦＰＧＡとして使う場合は高抵抗とすることで、ヒューズ素子もプログラム可能になる。すなわち、プログラム対象とする抵抗変化型のプログラマブル素子と抵抗変化型のヒューズ素子の高抵抗状態と低抵抗状態が逆になるように配置する。このように、プログラマブル素子やヒューズ素子に抵抗変化型メモリを用いることで、欠陥の導入後は不揮発性のメモリとなるため、ＦＰＧＡを何度も書き換え可能にできるという利点がある。
【００７３】
第９実施形態も第１乃至第８実施形態と同様に、全体の面積の増加を抑制することが可能なプログラマブル論理回路および不揮発性ＦＰＧＡを提供することができる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７５】
１０、１０１１〜１０３３  セル  
１２、１２１１〜１２３３  プログラマブル素子
１２ａ  半導体層
１２ｂ１  ソース
１２ｂ２  ドレイン
１２ｃ  ゲート絶縁膜
１２ｄ  ゲート電極
１５、１５ａ、１５ｂ  配線
１６、１６１〜１６３  ヒューズ素子
１７  穴
２０  書き込み回路
２２  書き込み回路
２４、２４Ａ、２４Ｂ  書き込み回路
３０  読み出し回路
３２  読み出し回路
ＳＬ、ＳＬ１、ＳＬ２、ＳＬ３  ソース線
ＰＬ、ＰＬ１、ＰＬ２、ＰＬ３  プログラム線
【図１】
2015211326.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
2015211326.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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