(57)【要約】【課題】  テストスライスとトレイとの間の高速テスタ通信インターフェイスを提供する。【解決手段】  試験システムを開示する。このテスタシステムは、複数のＤＵＴを試験する為の試験信号を生成するように動作可能なテスタモジュールを含む。このテスタシステムは、サーマルチャンバ壁のインターフェイスを介し、テスタモジュールを複数のＤＵＴを含むトレイに通信可能に結合するように動作可能な複数のケーブルも含む。更にこのテスタシステムは、トレイに接触する複数のコネクタを含み、その複数のコネクタは、複数のケーブルとトレイ上の導電トレースとの間のインターフェイスを与えるように動作可能であり、更に複数のコネクタのそれぞれは、導電トレースにより試験信号のそれぞれのサブセットをトレイ上の各ＤＵＴに伝えるように動作可能である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
自動化試験機器（ＡＴＥ）を使用して試験を行う方法であって、
複数のＤＵＴを試験する為にテスタモジュールによって生成される試験信号を、複数のケーブルを使用してサーマルチャンバ壁のインターフェイスを介して伝送するステップと、
前記複数のケーブルを使用して前記試験信号を前記複数のＤＵＴを含むトレイに伝達するステップであって、前記複数のケーブルは前記テスタモジュールを前記トレイに通信可能に結合する、伝達するステップと、
前記トレイに接触する複数のコネクタのうちの１つにより前記試験信号のそれぞれのサブセットを前記トレイ上の各ＤＵＴに伝えるステップであって、前記複数のコネクタは前記複数のケーブルと前記トレイ上の導電トレースとの間のインターフェイスを与える、伝えるステップと
を含む、方法。
【請求項２】
前記トレイは、前記複数のコネクタに関連するインターポーザから前記トレイ上の接続パッドを外すことにより、前記テスタモジュールから切断されるように動作可能である、請求項１に記載の方法。
【請求項３】
前記テスタモジュールが、前記試験信号のサブセットを生成するように動作可能なＦＰＧＡ構成要素を含む、請求項１に記載の方法。
【請求項４】
前記複数のケーブルが、高速信号を伝送するように動作可能な二軸ケーブルを含む、請求項１に記載の方法。
【請求項５】
前記トレイがプリント回路基板と補強材とを含み、前記プリント回路基板が複数のＤＵＴを差し込む為のソケットを含む、請求項１に記載の方法。
【請求項６】
前記複数のコネクタのそれぞれが、
前記試験信号を前記トレイ上のパッドに通信可能に結合するように動作可能なインターポーザと、
前記複数のケーブルを介して前記試験信号を受け取るように動作可能なコネクタと、
前記インターポーザを前記コネクタにインターフェイスする為のプリント回路基板と
を含む、請求項１に記載の方法。
【請求項７】
前記試験信号が、シリアル信号、入出力（Ｉ／Ｏ）信号、及び基準クロックから成る群から選択される、請求項１に記載の方法。
【請求項８】
前記シリアル信号が高速シリアル信号を含む、請求項７に記載の方法。
【請求項９】
前記複数のコネクタが、スプリング機構を使用して前記トレイの底に接触する、請求項１に記載の方法。
【請求項１０】
前記トレイ上のＤＵＴが、前記ＤＵＴに最も近いそれぞれのコネクタから試験信号を受け取る、請求項１に記載の方法。
【請求項１１】
前記複数のＤＵＴが、前記トレイ上で前記サーマルチャンバ壁に対して水平に積み重ねられる、請求項１に記載の方法。
【請求項１２】
複数のＤＵＴを試験する為の試験信号を生成するように動作可能なテスタモジュールと、
サーマルチャンバ壁のインターフェイスを介し、前記テスタモジュールを前記複数のＤＵＴを含むトレイに通信可能に結合するように動作可能な複数のケーブルと、
前記トレイに接触する複数のコネクタであって、前記複数のコネクタは前記複数のケーブルと前記トレイ上の導電トレースとの間のインターフェイスを与えるように動作可能であり、更に前記複数のコネクタのそれぞれは、前記導電トレースを介して前記トレイ上の各ＤＵＴに前記試験信号のそれぞれのサブセットを伝えるように動作可能である、複数のコネクタと
を含む、テスタシステム。
【請求項１３】
前記トレイは、前記複数のコネクタに関連するインターポーザから前記トレイ上の接続パッドを外すことにより、前記テスタモジュールから切断されるように動作可能である、請求項１２に記載のシステム。
【請求項１４】
前記テスタモジュールが、前記試験信号のサブセットを生成するように動作可能なＦＰＧＡ構成要素を含む、請求項１２に記載のシステム。
【請求項１５】
前記複数のケーブルが、高速信号を伝送するように動作可能な二軸ケーブルを含む、請求項１２に記載のシステム。
【請求項１６】
前記トレイがプリント回路基板と補強材とを含み、前記プリント回路基板が複数のＤＵＴを差し込む為のソケットを含む、請求項１２に記載のシステム。
【請求項１７】
前記複数のコネクタのそれぞれが、
前記試験信号を前記トレイ上のパッドに通信可能に結合するように動作可能なインターポーザと、
前記複数のケーブルを介して前記試験信号を受け取るように動作可能なコネクタと、
前記インターポーザを前記コネクタにインターフェイスする為のプリント回路基板と
を含む、請求項１２に記載のシステム。
【請求項１８】
前記試験信号が、シリアル信号、入出力（Ｉ／Ｏ）信号、及び基準クロックから成る群から選択される、請求項１２に記載のシステム。
【請求項１９】
前記シリアル信号が高速シリアル信号を含む、請求項１８に記載のシステム。
【請求項２０】
前記複数のコネクタが、スプリング機構を使用して前記トレイの底に接触する、請求項１２に記載のシステム。
【請求項２１】
前記トレイ上のＤＵＴが、前記ＤＵＴに最も近いそれぞれのコネクタから試験信号を受け取る、請求項１２に記載のシステム。
【請求項２２】
前記複数のＤＵＴが、前記トレイ上で前記サーマルチャンバ壁に対して水平に積み重ねられる、請求項１２に記載のシステム。
【請求項２３】
テスタトレイを複数のＤＵＴと通信可能に結合するように動作可能なソケットを含む、テスタトレイと、
前記テスタトレイに接触する複数のコネクタであって、前記複数のコネクタはケーブルによって受け取られる試験信号と前記テスタトレイ上の導電パッドとの間のインターフェイスを与えるように動作可能であり、前記複数のコネクタのそれぞれは前記導電パッドを介して前記テスタトレイ上の各ＤＵＴに前記試験信号のそれぞれのサブセットを伝えるように動作可能である、複数のコネクタと
を含み、
更に前記複数のコネクタの各コネクタが、
前記試験信号を前記トレイ上のパッドと通信可能に結合するように動作可能なインターポーザと、
前記ケーブルにより前記試験信号を受け取るように動作可能なコネクタと、
前記インターポーザを前記コネクタとインターフェイスする為のプリント回路基板と
を含む、試験機器装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
関連出願
本願は、発明者としてジョン・フレディアーニ（Ｊｏｈｎ  Ｆｒｅｄｉａｎｉ）及びアンドリュー・ニミック（Ａｎｄｒｅｗ  Ｎｉｅｍｉｃ）が挙げられ、代理人整理番号ＡＴＳＴ−ＪＰ００８９を有する、２０１３年２月２１日に出願され、「ＦＰＧＡブロック内の混合プロトコルエンジンを有するテスタ（Ａ  ＴＥＳＴＥＲ  ＷＩＴＨ  ＭＩＸＥＤ  ＰＲＯＴＯＣＯＬ  ＥＮＧＩＮＥ  ＩＮ  Ａ  ＦＰＧＡ  ＢＬＯＣＫ）」と題された米国特許出願第１３／７７３，５８０号明細書に関する。その出願は、その全体を、及びあらゆる目的で参照により本明細書に援用される。
【０００２】
本願は、発明者としてジョン・フレディアーニ（Ｊｏｈｎ  Ｆｒｅｄｉａｎｉ）が挙げられ、代理人整理番号ＡＴＳＴ−ＪＰ００９１を有する、２０１３年２月２１日に出願され、「ＦＰＧＡブロック内のメモリ上の加速及び自動パターン生成の為の加速を有するテスタ（Ａ  ＴＥＳＴＥＲ  ＷＩＴＨ  ＡＣＣＥＬＥＲＡＴＩＯＮ  ＯＮ  ＭＥＭＯＲＹ  ＡＮＤ  ＡＣＣＥＬＥＲＡＴＩＯＮ  ＦＯＲ  ＡＵＴＯＭＡＴＩＣ  ＰＡＴＴＥＲＮ  ＧＥＮＥＲＡＴＩＯＮ  ＷＩＴＨＩＮ  Ａ  ＦＰＧＡ  ＢＬＯＣＫ）」と題された米国特許出願第１３／７７３，５５５号明細書に関する。その出願は、その全体を、及びあらゆる目的で参照により本明細書に援用される。
【０００３】
本願は、発明者としてジェラルド・チャン（Ｇｅｒａｌｄ  Ｃｈａｎ）、アンドリュー・ニミック（Ａｎｄｒｅｗ  Ｎｉｅｍｉｃ）、エリック・カシュニック（Ｅｒｉｃ  Ｋｕｓｈｎｉｃｋ）、及びメイメイ・スー（Ｍｅｉ−Ｍｅｉ  Ｓｕ）が挙げられ、代理人整理番号ＡＴＳＴ−ＪＰ００９０を有する、２０１３年２月２１日に出願され、「複数のＤＵＴを独立に試験する為の複数のＦＰＧＡベースのハードウェアアクセラレータブロックを有する試験アーキテクチャ（Ａ  ＴＥＳＴ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＨＡＶＩＮＧ  ＭＵＬＴＩＰＬＥ  ＦＰＧＡ  ＢＡＳＥＤ  ＨＡＲＤＷＡＲＥ  ＡＣＣＥＬＥＲＡＴＯＲ  ＢＬＯＣＫＳ  ＦＯＲ  ＴＥＳＴＩＮＧ  ＭＵＬＴＩＰＬＥ  ＤＵＴＳ  ＩＮＤＥＰＥＮＤＥＮＴＬＹ）」と題された米国特許出願第１３／７７３，５６９号明細書に関する。その出願は、その全体を、及びあらゆる目的で参照により本明細書に援用される。
【０００４】
本願は、発明者としてジェラルド・チャン（Ｇｅｒａｌｄ  Ｃｈａｎ）が挙げられ、代理人整理番号ＡＴＳＴ−ＪＰ００８５を有する、２０１３年２月２１日に出願され、「プロトコルに依存しない装置試験を支援する為の中央制御コンピュータシステム上のＧＵＩ実装（ＧＵＩ  ＩＭＰＬＥＭＥＮＴＡＴＩＯＮＳ  ＯＮ  ＣＥＮＴＲＡＬ  ＣＯＮＴＲＯＬＬＥＲ  ＣＯＭＰＵＴＥＲ  ＳＹＳＴＥＭ  ＦＯＲ  ＳＵＰＰＯＲＴＩＮＧ  ＰＲＯＴＯＣＯＬ  ＩＮＤＥＰＥＮＤＥＮＴ  ＤＥＶＩＣＥ  ＴＥＳＴＩＮＧ）」と題された米国特許出願第１３／７７３，５９７号明細書に関する。その出願は、その全体を、及びあらゆる目的で参照により本明細書に援用される。
【０００５】
本願は、発明者としてジョン・フレディアーニ（Ｊｏｈｎ  Ｆｒｅｄｉａｎｉ）が挙げられ、代理人整理番号ＡＴＳＴ−ＪＰ００８８を有する、２０１３年２月２８日に出願され、「ＦＰＧＡブロック内のパケット構築の為の加速を有するテスタ（Ａ  ＴＥＳＴＥＲ  ＷＩＴＨ  ＡＣＣＥＬＥＲＡＴＩＯＮ  ＦＯＲ  ＰＡＣＫＥＴ  ＢＵＩＬＤＩＮＧ  ＷＩＴＨＩＮ  Ａ  ＦＰＧＡ  ＢＬＯＣＫ）」と題された米国特許出願第１３／７８１，３３７号明細書に関する。その出願は、その全体を、及びあらゆる目的で参照により本明細書に援用される。
【０００６】
本願は、発明者としてジェラルド・チャン（Ｇｅｒａｌｄ  Ｃｈａｎ）及びエリック・フォルカインク（Ｅｒｉｃ  Ｖｏｌｋｅｒｉｎｋ）が挙げられ、代理人整理番号ＡＴＳＴ−ＪＰ００８７を有する、２０１３年２月２１日に出願され、「プロトコルに依存しない装置試験システム内のプロトコル再構成を支援する為のクラウドベースインフラ（ＣＬＯＵＤ  ＢＡＳＥＤ  ＩＮＦＲＡＳＴＲＵＣＴＵＲＥ  ＦＯＲ  ＳＵＰＰＯＲＴＩＮＧ  ＰＲＯＴＯＣＯＬ  ＲＥＣＯＮＦＩＧＵＲＡＴＩＯＮＳ  ＩＮ  ＰＲＯＴＯＣＯＬ  ＩＮＤＥＰＥＮＤＥＮＴ  ＤＥＶＩＣＥ  ＴＥＳＴＩＮＧ  ＳＹＳＴＥＭＳ）」と題された米国特許出願第１３／７７３，６２８号明細書に関する。その出願は、その全体を、及びあらゆる目的で参照により本明細書に援用される。
【０００７】
本開示は、一般に電子装置試験システムの分野に関し、より詳細には、被試験装置（ＤＵＴ）を試験する為の電子装置試験機器の分野に関する。
【背景技術】
【０００８】
自動化試験機器（ＡＴＥ）は、半導体ウエハ若しくはダイ又は固体ドライブなどの装置に対する試験を行う任意の試験アセンブリとすることができる。ＡＴＥアセンブリは、測定を素早く行い分析可能な試験結果を生成する、自動化試験を実行する為に使用することができる。ＡＴＥアセンブリは、計器に結合されるコンピュータシステムから、特化された専用のコンピュータ制御システムを含み得る複雑な自動化試験アセンブリ、並びに電子部品の自動試験及び／又はシステムオンチップ（ＳＯＣ）試験や集積回路試験などの半導体ウエハ試験が可能な多くの異なる試験機器に至るまで何でも良い。ＡＴＥシステムは、装置が設計通り機能することを確実にする為に装置を試験するのにかかる時間を減らすだけでなく、所与の装置が消費者に達する前に、かかる装置内に故障した構成要素があるかどうかを判定する為の診断ツールとしても機能する。
【０００９】
一般にＡＴＥは、被試験装置（ＤＵＴ）、例えば集積回路装置（ＩＣ）に対する稼動年数試験を行い、その装置の信頼性を測定する為に使用することができる。稼動年数試験は、ＤＵＴを継続的に実行することにより又は複数のＤＵＴを同時に実行することにより、信頼性の測定を実現する。稼動年数試験は、制御された環境を有するサーマルチャンバ又はオーブンの中で試験を行うことも含み、計器装備は顧客による使用をシミュレートするように制御される。
【００１０】
稼動年数試験の間、複数のＤＵＴをサーマルチャンバ内のバーンイン基板又はロードボード取付具上に装着することができる。通常使用中に装置が経験する温度サイクルをシミュレートするように、ＤＵＴが電気的に試験されている間、チャンバ内の温度が周期変化される。稼動年数試験を用いて初期故障率を算出できることが分かっており、このことは当技術分野で初期故障を回避するのに役立つ。更に、信頼性の問題は、工場において初期故障障害を誘発する為に高温でＤＵＴを試験することを含む、構成要素の「バーンイン」によって対処することができる。
【００１１】
バーンインの概念は、ＤＵＴが顧客による一般的な稼動に導入される前に、一群のＤＵＴ内の初期故障をふるい落とす為の方法である。試験される要素は継続的に又は既定の時間系列において故障がないかモニタされるので、バーンインプロセスは時間を重要な要素として含む。バーンインに関する目標は、装置を必要以上に試験しない一方で、初期故障を検出するのに十分なバーンイン期間を提供することである。
【００１２】
バーンインに関連する課題の１つは、サーマルチャンバ内にある間、システムの構成要素、例えば制御部、電源等をＤＵＴと相互接続することである。典型的に従来のシステムでは、ＤＵＴの高速試験を行うのが困難であり、その理由は、信号がＤＵＴに移動する際、信号品位の低下に見舞われるからである。その理由は、ＤＵＴを制御部に接続する為に通常使用される方法が、長距離にわたり損失が多い可能性があるからである。従って、従来のサーマルチャンバはＤＵＴの低速試験しかサポートしない。
【００１３】
更に、従来のシステムでは、全てのＤＵＴに達する必要があるプリント回路基板（ＰＣＢ）上の長いトレースがシステム内の信号品位の問題を引き起こすので、ＤＵＴをオーブン壁から遠く離して水平に積み重ねることが困難である。その結果、サーマルチャンバ内の空間を典型的に最適化することができない。
【００１４】
更に、従来のシステムでは、ＤＵＴを交換するには、ＤＵＴを除去し又は挿入する為にシステムの電源をオフにする必要がある。システム電源をオフにすることはオーブンの休止時間を長引かせ、試験のスループットを低下させる場合がある。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従って、上記のシステムの問題に対処できるテスタアーキテクチャに対する需要が存在する。必要とされるのは、オーブン壁によりＤＵＴの高速試験用のインターフェイスを提供し、最適な空間利用の為にサーマルチャンバ内でＤＵＴを水平に積み重ねることを可能にする試験アーキテクチャである。更に、必要とされるのは、ＤＵＴのホットスワッピング及びホットプラギングを可能にする試験アーキテクチャである。
【課題を解決するための手段】
【００１６】
一実施形態では、テスタシステムを開示する。このテスタシステムは、複数のＤＵＴを試験する為の試験信号を生成するように動作可能なテスタモジュールを含む。このテスタシステムは、サーマルチャンバ壁のインターフェイスを介し、テスタモジュールを複数のＤＵＴを含むトレイに通信可能に結合するように動作可能な複数のケーブルも含む。更にこのテスタシステムは、トレイに接触する複数のコネクタを含み、その複数のコネクタは、複数のケーブルとトレイ上の導電トレースとの間のインターフェイスを与えるように動作可能であり、更に複数のコネクタのそれぞれは、導電トレースにより試験信号のそれぞれのサブセットをトレイ上の各ＤＵＴに伝えるように動作可能である。
【００１７】
一実施形態では、試験機器装置を開示する。この試験機器装置は、テスタトレイを複数のＤＵＴと通信可能に結合するように動作可能なソケットを含む、テスタトレイを含む。この試験機器装置は、テスタトレイに接触する複数のコネクタも含む。複数のコネクタは、ケーブルによって受け取られる試験信号とテスタトレイ上の導電パッドとの間のインターフェイスを与えるように動作可能である。更に複数のコネクタのそれぞれは、導電パッドにより試験信号のそれぞれのサブセットをテスタトレイ上の各ＤＵＴに伝えるように動作可能である。最後に、複数のコネクタの中のコネクタのそれぞれは、（ａ）試験信号をトレイ上のパッドと通信可能に結合するように動作可能なインターポーザと、（ｂ）ケーブルにより試験信号を受け取るように動作可能なコネクタと、（ｃ）インターポーザをコネクタとインターフェイスする為のプリント回路基板とを含む。
【００１８】
別の実施形態では、自動化試験機器（ＡＴＥ）を使用する試験方法を開示する。この方法は、複数のＤＵＴを試験する為にテスタモジュールによって生成される試験信号を、複数のケーブルを使用してサーマルチャンバ壁のインターフェイスを介して伝送するステップを含む。この方法は、複数のケーブルを使用して試験信号を複数のＤＵＴを含むトレイに伝達するステップであって、複数のケーブルはテスタモジュールをトレイに通信可能に結合する、伝達するステップも含む。最後にこの方法は、トレイに接触する複数のコネクタのうちの１つにより試験信号のそれぞれのサブセットをトレイ上の各ＤＵＴに伝えるステップであって、複数のコネクタは複数のケーブルとトレイ上の導電トレースとの間のインターフェイスを与える、伝えるステップとを含む。
【００１９】
以下の詳細な説明は、添付図面と共に本発明の性質及び利点の更なる理解を与える。
【００２０】
本発明の実施形態が、限定ではなく例として添付図面の図面内に示されており、図面では同様の参照番号が同様の要素を指す。
【図面の簡単な説明】
【００２１】
【図１】本開示の実施形態を実施することができるテスタ計算システムの一例のブロック図である。
【図２】本発明の一実施形態による、システムコントローラ、サイトモジュール、及びＤＵＴ間の相互接続の例示的ハイレベルブロック図である。
【図３】本発明の一実施形態による、サイトモジュール、及びＤＵＴとのその相互接続のより詳細な例示的ブロック図である。
【図４】本発明の一実施形態による、サーマルチャンバ内のＤＵＴの構成を示すブロック図である。
【図５】本発明の一実施形態による、テストヘッド及びサーマルチャンバの配置を示す側面図である。
【図６】本発明の一実施形態による、テストヘッド及びサーマルチャンバの配置を示す背面図である。
【図７】本発明の一実施形態による、サーマルチャンバ壁を介してテスタスライスに接続される、ＤＵＴを含む例示的トレイを示す。
【図８】本発明の一実施形態による、ＤＵＴを含むトレイと、テスタスライスのＤＰＳ及びサイトモジュールとの間の接続を示す側面図である。
【図９】本発明の一実施形態による、高帯域幅コネクタアセンブリの構成要素を示す。
【図１０】本発明の一実施形態による、高帯域幅コネクタの構成要素を示す。
【図１１】本発明の一実施形態による、トレイに接触する高帯域幅コネクタアセンブリを示す。
【図１２】本発明の一実施形態による、複数のコネクタをサポートすることができるオーブンインターフェイスを使用することによりＤＵＴを試験する、コンピュータによって制御される一例示的プロセスのフローチャートを示す。
【発明を実施するための形態】
【００２２】
次に、その例を添付図面に示す本開示の様々な実施形態を詳しく参照する。これらの実施形態に関連して説明を行うが、それらの実施形態は本開示をそれらの実施形態に限定するつもりでないことが理解されよう。逆に本開示は、添付の特許請求の範囲によって定められる本開示の趣旨及び範囲に含まれ得る代替形態、修正形態、及び等価物を対象として含むことを意図する。更に、本開示の以下の詳細な説明では、本開示の完全な理解を与える為に数多くの具体的詳細を記載している。但し、これらの具体的詳細なしに本開示を実践できることが理解されよう。他の例では、本開示の態様を不必要に不明瞭にしないように、良く知られている方法、手順、構成要素、及び回路は詳しく説明していない。
【００２３】
以下の詳細な説明の一部は、コンピュータメモリ内のデータビットに対する操作の手続き、論理ブロック、処理、及び他の記号表現の観点から表す。これらの記述及び表現は、データ処理分野の技術者が、当業者に自身の作業内容を最も効果的に伝える為に使用する手段である。本願では、手続き、論理ブロック、プロセス等は、所望の結果をもたらす自己矛盾のない一連のステップ又は命令であると考える。そのステップは、物理量の物理的操作を利用するものである。通常、必須ではないが、これらの量はコンピュータシステム内で記憶し、転送し、合成し、比較し、他の方法で操作することができる電気信号又は磁気信号の形を取る。時には、主に共通使用上の理由から、これらの信号をトランザクション、ビット、値、要素、記号、文字、サンプル、ピクセル等と呼ぶのが好都合であることが分かっている。
【００２４】
但し、これらの及び類似の用語は全て、適切な物理量に関連付けるべきであり、これらの量に適用される都合の良いラベルに過ぎないことに留意すべきである。特段の定めがない限り、以下の解説から明らかなように、本開示の全体を通して、「生成する」、「伝送する」、「通信する」、「伝える」、「割り当てる」、「関連付ける」、「移動させる」、「複製する」、「設定する」、「アクセスする」などの用語を使った解説は、コンピュータシステム又は同様の電子計算装置若しくはプロセッサ（例えば図１のシステム１１０）の動作及びプロセス（例えば図１２の流れ図１２００）を指すと理解される。コンピュータシステム又は同様の電子計算装置は、コンピュータシステムのメモリ、レジスタ、又は他のかかる情報記憶域、伝送装置、若しくは表示装置内で物理（電子）量として表されるデータを操作し、変換する。
【００２５】
解説の為に、本明細書で使用するとき「水平」という用語は、その向きに関係なく或る物体の面又は表面に平行な面を指す。「垂直」という用語は、今しがた定義した水平に対して垂直な方向を指す。「上」、「下」、「底」、「上部」、「側面」、「より高い」、「より低い」、「上方」、「覆って」、「下方」などの用語は水平面を基準にして言及する。
【００２６】
本明細書に記載の実施形態は、１台又は複数のコンピュータ若しくは他の装置によって実行されるプログラムモジュールなど、何らかの形態のコンピュータ可読記憶媒体上にあるコンピュータ実行可能命令の一般的な脈絡の中で解説される場合がある。限定ではなく例として、コンピュータ可読記憶媒体には、非一時的なコンピュータ可読記憶媒体及び通信媒体が含まれても良く、非一時的なコンピュータ可読媒体には、一時的な伝搬信号を除く全てのコンピュータ可読媒体が含まれる。一般にプログラムモジュールは、特定のタスクを実行する又は特定の抽象データ型を実装するルーチン、プログラム、オブジェクト、コンポーネント、データ構造等を含む。プログラムモジュールの機能は、様々な実施形態において所望の通りに組み合わせ、又は分散させることができる。
【００２７】
コンピュータ記憶媒体には、コンピュータ可読命令、データ構造、プログラムモジュール、他のデータなどの情報を記憶する為の任意の方法又は技術によって実装される、揮発性媒体や不揮発性媒体、取外し可能媒体や固定型媒体が含まれる。コンピュータ記憶媒体には、これだけに限定されないが、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリや他のメモリ技術、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）や他の光学記憶域、磁気カセット、磁気テープ、磁気ディスク記憶域や他の磁気記憶装置、又は所望の情報を記憶する為に使用することができ、その情報を取得する為にアクセス可能な他の任意の媒体が含まれる。
【００２８】
通信媒体は、コンピュータ実行可能命令、データ構造、及びプログラムモジュールを含むことができ、如何なる情報送達媒体も含む。限定ではなく例として、通信媒体には、有線ネットワークや直接配線接続などの有線媒体、及び音響、無線周波（ＲＦ）、赤外や他の無線媒体などの無線媒体が含まれる。上記のものの任意の組合せも、コンピュータ可読媒体の範囲に含めることができる。
【００２９】
図１は、本開示の実施形態を実施することができるテスタ計算システム１１０の一例のブロック図である。例えば、一実施形態ではテスタ計算システム１１０が、以下で詳しく説明するシステムコントローラ２０１であり得る。計算システム１１０は、コンピュータ可読命令を実行可能な任意のシングルプロセッサ又はマルチプロセッサの計算装置若しくはシステムを広く表す。計算システム１１０の例には、これだけに限定されないが、ワークステーション、ラップトップ、クライアント側端末、サーバ、分散計算システム、携帯端末、又は他の任意の計算システム若しくは装置が含まれる。その最も基本的な構成では、計算システム１１０は少なくとも１個のプロセッサ１１４とシステムメモリ１１６とを含み得る。
【００３０】
プロセッサ１１４は、データを処理し、又は命令を解釈して実行することができる任意の種類若しくは形式の処理装置を概して表す。特定の実施形態では、プロセッサ１１４はソフトウェアアプリケーション又はモジュールから命令を受け取ることができる。これらの命令は、本明細書に記載し且つ／又は図示する実施形態例の１つ若しくは複数の機能をプロセッサ１１４に実行させることができる。
【００３１】
システムメモリ１１６は、データ及び／又は他のコンピュータ可読命令を記憶することができる、任意の種類又は形式の揮発性／不揮発性記憶装置又は記憶媒体を概して表す。システムメモリ１１６の例には、ＲＡＭ、ＲＯＭ、フラッシュメモリ、又は他の任意の適切なメモリ装置が制限なく含まれる。必須ではないが、特定の実施形態では計算システム１１０が、揮発性メモリ装置（例えばシステムメモリ１１６など）及び不揮発性記憶装置（例えば一次記憶装置１３２など）の両方を含むことができる。
【００３２】
計算システム１１０は、プロセッサ１１４及びシステムメモリ１１６に加えて、１つ又は複数の構成要素若しくは要素も含むことができる。例えば図１の実施形態では、計算システム１１０が、メモリコントローラ１１８、入出力（Ｉ／Ｏ）コントローラ１２０、及び通信インターフェイス１２２を含み、そのそれぞれは通信インフラ１１２を介して相互接続することができる。通信インフラ１１２は、計算装置の１つ又は複数の構成要素間の通信を助けることができる、任意の種類又は形式のインフラを概して表す。通信インフラ１１２の例には、これだけに限定されないが、通信バス（業界標準アーキテクチャ（ＩＳＡ）、周辺装置相互接続（ＰＣＩ）、ＰＣＩエクスプレス（ＰＣＩｅ）、同様のバスなど）やネットワークが含まれる。
【００３３】
メモリコントローラ１１８は、メモリ若しくはデータを処理することができ、又は計算システム１１０の１つ若しくは複数の構成要素間の通信を制御することができる、任意の種類又は形式の装置を概して表す。例えばメモリコントローラ１１８は、通信インフラ１１２を介してプロセッサ１１４、システムメモリ１１６、及びＩ／Ｏコントローラ１２０間の通信を制御することができる。
【００３４】
Ｉ／Ｏコントローラ１２０は、計算装置の入出力機能を調整し且つ／又は制御することができる、任意の種類又は形式のモジュールを概して表す。例えばＩ／Ｏコントローラ１２０は、プロセッサ１１４、システムメモリ１１６、通信インターフェイス１２２、ディスプレイアダプタ１２６、入力インターフェイス１３０、記憶インターフェイス１３４など、計算システム１１０の１つ又は複数の要素間のデータ転送を制御し、若しくは助けることができる。
【００３５】
通信インターフェイス１２２は、例示的計算システム１１０と１つ又は複数のその他の装置との間の通信を助けることができる任意の種類又は形式の通信装置若しくはアダプタを広く表す。例えば通信インターフェイス１２２は、計算システム１１０と、追加の計算システムを含む私設ネットワーク又は公衆ネットワークとの間の通信を助けることができる。通信インターフェイス１２２の例には、有線ネットワークインターフェイス（ネットワークインターフェイスカードなど）、無線ネットワークインターフェイス（無線ネットワークインターフェイスカードなど）、モデム、及び他の任意の適切なインターフェイスが制限なく含まれる。一実施形態では、通信インターフェイス１２２が、インターネットなどのネットワークへの直接リンクを介して、リモートサーバへの直接接続を提供する。通信インターフェイス１２２は、他の任意の適切な接続により間接的にかかる接続を提供することもできる。
【００３６】
通信インターフェイス１２２は、外部バス又は通信チャネルを介して、計算システム１１０と１つ又は複数の追加のネットワーク又は記憶装置との間の通信を助けるように構成される、ホストアダプタを表すこともできる。ホストアダプタの例には、これだけに限定されないが、小型計算機システムインターフェイス（ＳＣＳＩ）ホストアダプタ、ユニバーサルシリアルバス（ＵＳＢ）ホストアダプタ、ＩＥＥＥ（電気電子技術者協会（Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ））１３９４ホストアダプタ、シリアルアドバンスドテクノロジアタッチメント（ＳＡＴＡ）及びエクスターナルＳＡＴＡ（ｅＳＡＴＡ）ホストアダプタ、アドバンスドテクノロジアタッチメント（ＡＴＡ）及びパラレルＡＴＡ（ＰＡＴＡ）ホストアダプタ、ファイバチャネルインターフェイスアダプタ、イーサネットアダプタ等が含まれる。通信インターフェイス１２２は、計算システム１１０が分散コンピューティング又はリモートコンピューティングに関与することも可能にすることができる。例えば通信インターフェイス１２２は、実行用の命令を遠隔装置から受け取り、又は遠隔装置に送ることができる。
【００３７】
図１に示すように、計算システム１１０は、ディスプレイアダプタ１２６を介して通信インフラ１１２に結合される少なくとも１つのディスプレイ装置１２４も含むことができる。ディスプレイ装置１２４は、ディスプレイアダプタ１２６によって転送される情報を視覚的に表示することができる任意の種類又は形式の装置を概して表す。同様に、ディスプレイアダプタ１２６は、ディスプレイ装置１２４上で表示する為に、グラフィックス、テキスト、及び他のデータを転送するように構成される、任意の種類又は形式の装置を概して表す。
【００３８】
図１に示すように、計算システム１１０は、入力インターフェイス１３０を介して通信インフラ１１２に結合される少なくとも１つの入力装置１２８も含むことができる。入力装置１２８は、コンピュータ又は人間が発生させた入力を計算システム１１０に提供することができる、任意の種類又は形式の入力装置を概して表す。入力装置１２８の例には、これだけに限定されないが、キーボード、ポインティングデバイス、音声認識装置、又は他の任意の入力装置が含まれる。
【００３９】
図１に示すように、計算システム１１０は、記憶インターフェイス１３４を介して通信インフラ１１２に結合される、一次記憶装置１３２及びバックアップ記憶装置１３３も含むことができる。記憶装置１３２及び１３３は、データ及び／又は他のコンピュータ可読命令を記憶することができる、任意の種類又は形式の記憶装置若しくは記憶媒体を概して表す。例えば、記憶装置１３２及び１３３は、磁気ディスクドライブ（例えば所謂ハードドライブ）、フロッピディスクドライブ、磁気テープドライブ、光ディスクドライブ、フラッシュドライブ等とすることができる。記憶インターフェイス１３４は、記憶装置１３２及び１３３と計算システム１１０の他の構成要素との間でデータを転送する為の任意の種類又は形式のインターフェイス若しくは装置を概して表す。
【００４０】
一例では、データベース１４０を一次記憶装置１３２内に記憶することができる。データベース１４０は、単一のデータベース若しくは計算装置の一部を表すことができ、又は複数のデータベース若しくは計算装置を表すことができる。例えばデータベース１４０は、計算システム１１０の一部及び／又は（以下の）図２内のネットワークアーキテクチャ２００の一例の一部を表す（又はその上に記憶する）ことができる。或いは、データベース１４０は、計算システム１１０及び／又はネットワークアーキテクチャ２００の一部など、計算装置によってアクセスされ得る１つ又は複数の物理的に分かれた装置を表す（その上に記憶する）ことができる。
【００４１】
引き続き図１を参照し、記憶装置１３２及び１３３は、コンピュータソフトウェア、データ、又は他のコンピュータ可読情報を記憶するように構成される着脱式記憶装置との間で読取り及び／又は書込みを行うように構成することができる。適切な着脱式記憶装置の例には、フロッピディスク、磁気テープ、光ディスク、フラッシュメモリデバイス等が制限なく含まれる。記憶装置１３２及び１３３は、コンピュータソフトウェア、データ、又は他のコンピュータ可読命令を計算システム１１０内にロードできるようにする為の他の同様の構造又は装置も含むことができる。例えば記憶装置１３２及び１３３は、ソフトウェア、データ、又は他のコンピュータ可読情報を読み書きするように構成することができる。記憶装置１３２及び１３３は、計算システム１１０の一部とすることもでき、又は他のインターフェイスシステムを介してアクセスされる別個の装置とすることもできる。
【００４２】
計算システム１１０には、他の多くの装置又はサブシステムを接続することができる。逆に、本明細書に記載する実施形態を実施する為に、図１に示す構成要素及び装置の全てがある必要はない。上記で言及した装置及びサブシステムは、図１に示す方法とは別の方法で相互接続することもできる。計算システム１１０は、任意の数のソフトウェア、ファームウェア、及び／又はハードウェア構成を使用しても良い。例えば本明細書に開示する実施形態例を、コンピュータ可読媒体上にコンピュータプログラム（コンピュータソフトウェア、ソフトウェアアプリケーション、コンピュータ可読命令、又はコンピュータ制御ロジックとも呼ばれる）として符号化することができる。
【００４３】
コンピュータプログラムを含むコンピュータ可読媒体を計算システム１１０内にロードすることができる。コンピュータ可読媒体上に記憶されるコンピュータプログラムの全て又は一部を、システムメモリ１１６内に並びに／又は記憶装置１３２及び１３３の様々な部分に記憶することができる。プロセッサ１１４によって実行されるとき、計算システム１１０内にロードされたコンピュータプログラムは、本明細書に記載し且つ／又は図示する実施形態例の機能をプロセッサ１１４に実行させることができ、且つ／又はプロセッサ１１４をそれらの機能を実行する為の手段にすることができる。更に、又は或いは、本明細書に記載し且つ／又は図示する実施形態例は、ファームウェア及び／又はハードウェアによって実装することができる。
【００４４】
テストスライスとトレイとの間の高速テスタ通信インターフェイス
本発明の実施形態は、オーブン壁を介したＤＵＴの高速試験用の新規のインターフェイスを提供する。本発明の実施形態は、最適な空間利用の為にサーマルチャンバ内でＤＵＴを水平に積み重ねることも可能にする。更に、本発明の実施形態は、ＤＵＴのホットスワッピング及びホットプラギングを可能にする試験アーキテクチャを提供する。
【００４５】
図２は、本発明の一実施形態による、システムコントローラ、サイトモジュール、及びＤＵＴ間の相互接続の例示的ハイレベルブロック図である。図２に示すシステムコントローラ２０１及びサイトモジュール２３０Ａ〜２３０Ｎは、ＤＵＴ２２０Ａ〜２２０Ｎ用の高速制御信号を生成する為に使用される。但し、本発明は、図２に示すシステムコントローラ２０１及びサイトモジュール２３０Ａ〜２３０Ｎを使用して制御信号を生成することに限定されず、代わりにＤＵＴを制御し試験する為に使用される高速信号が、様々な異なる実施形態を用いて幾つかの方法で生成され得ることに留意すべきである。
【００４６】
図２を参照し、ＡＴＥ機器２００は、システムコントローラ２０１、システムコントローラをサイトモジュールボード２３０Ａ〜２３０Ｎに接続するネットワークスイッチ２０２、インスタンス化されたＦＰＧＡテスタブロック２１０Ａ〜２１０Ｎを含むＦＰＧＡ装置２１１Ａ〜２１１Ｍ、メモリブロックのそれぞれがＦＰＧＡ装置２１１Ａ〜２１１Ｍの１つに接続されるメモリブロックモジュール２４０Ａ〜２４０Ｍ、及び被試験装置（ＤＵＴ）２２０Ａ〜２２０Ｎを含むことができ、各被試験装置２２０Ａ〜２２０Ｎはインスタンス化されたＦＰＧＡテスタブロック２１０Ａ〜２１０Ｎの１つに接続される。
【００４７】
一実施形態では、システムコントローラ２０１は、試験プログラムをロードし、ＡＴＥ２００に接続されるＤＵＴの試験を実行する為のユーザインターフェイスをＡＴＥの利用者に与えるコンピュータシステム、例えばパーソナルコンピュータ（ＰＣ）とすることができる。一実施形態では、システムコントローラ２０１が、図１に示したテスタ計算システム１１０と同様であり得る。Ｖｅｒｉｇｙ  Ｓｔｙｌｕｓ（商標）オペレーティングシステムは、装置の試験中に通常使用される試験ソフトウェアの一例である。システムコントローラ２０１は、試験を設定し制御するグラフィカルユーザインターフェイスを利用者に与える。システムコントローラ２０１は、試験の流れを制御する、試験プログラムの状態を制御する、どの試験プログラムが実行されているのかを突き止める、並びに試験の流れに関係する試験結果及び他のデータのログを取る機能も含むことができる。一実施形態では、システムコントローラが５１２ものＤＵＴに接続され、それらを制御することができる。
【００４８】
一実施形態では、イーサネットスイッチなどのネットワークスイッチにより、システムコントローラ２０１をサイトモジュールボード２３０Ａ〜２３０Ｎに接続することができる。他の実施形態では、ネットワークスイッチが例えばファイバチャネル、８０２．１１、ＡＴＭなどの異なるプロトコルと互換性があり得る。
【００４９】
一実施形態では、サイトモジュールボード２３０Ａ〜２３０Ｎのそれぞれが、特注のロードボード取付具であって、ＤＵＴ２２０Ａ〜２２０Ｎがその上に装着される、ロードボード取付具、更に試験プログラムがそこから受け取られるシステムコントローラ２０１に接続する、評価及び開発の為に使用される別個の独立型ボードであり得る。
【００５０】
サイトモジュールボード２３０Ａ〜２３０Ｎは、少なくとも１つのテスタプロセッサ２０４及び少なくとも１つのＦＰＧＡ装置をそれぞれ含むことができる。サイトモジュールボード上のテスタプロセッサ２０４及びＦＰＧＡ装置２１１Ａ〜２１１Ｍは、システムコントローラ２０１から受け取られる試験プログラム命令による試験方法を試験項目ごとに実行する。一実施形態では、テスタプロセッサは、市販のＩｎｔｅｌ  ８０８６  ＣＰＵ又は他の良く知られている任意のプロセッサとすることができる。更に、テスタプロセッサは、Ｕｂｕｎｔｕ  ＯＳｘ６４オペレーティングシステム上で動作しても良く、試験方法を実行する為にテスタプロセッサがシステムコントローラ上で実行されるスタイラスソフトウェアと通信することを可能にする、Ｃｏｒｅ  Ｓｏｆｔｗａｒｅを実行することができる。テスタプロセッサ２０４は、システムコントローラから受け取る試験プログラムに基づき、サイトモジュール上のＦＰＧＡ装置及びサイトモジュールに接続されるＤＵＴを制御する。
【００５１】
テスタプロセッサ２０４は、バス２１２を介してＦＰＧＡ装置に接続され、ＦＰＧＡ装置と通信することができる。一実施形態では、テスタプロセッサ２０４が、別々の専用バスを介してＦＰＧＡ装置２１１Ａ〜２１１Ｍのそれぞれと通信する。一実施形態では、最小限の処理機能がＦＰＧＡ装置に割り当てられた状態で、テスタプロセッサ２０４が、ＦＰＧＡによりＤＵＴ２２０Ａ〜２２０Ｎの試験を透過的に制御することができる。この実施形態では、テスタプロセッサによって生成される全てのコマンド及びデータがバス上でＦＰＧＡ装置に伝達されなければならないので、バス２１２上のデータトラフィックがすぐに使い果たされ得る。他の実施形態では、テスタプロセッサ２０４が、ＤＵＴの試験を制御する機能をＦＰＧＡ装置に割り当てることにより処理負荷を共有することができる。これらの実施形態では、ＦＰＧＡ装置が独自のコマンド及びデータを生成することができるのでバス２１２上のトラフィックが減る。
【００５２】
一実施形態では、ＦＰＧＡ装置２１１Ａ〜２１１Ｍのそれぞれが独自の専用のメモリブロック２４０Ａ〜２４０Ｍに接続される。これらのメモリブロックは、とりわけＤＵＴに書き出される試験パターンデータを記憶する為に利用することができる。一実施形態では、ＦＰＧＡ装置のそれぞれが、本明細書で更に説明する通信プロトコルエンジン及びハードウェアアクセラレータの実装を含む機能を実行する為の、機能モジュールを有する２つのインスタンス化されたＦＰＧＡテスタブロック２１０Ａ〜２１０Ｂを含むことができる。メモリブロック２４０Ａ〜２４０Ｍは、１つ又は複数のメモリモジュールをそれぞれ含むことができ、メモリブロック内の各メモリモジュールは、インスタンス化されたＦＰＧＡテスタブロック２１０Ａ〜２１０Ｂの１つ又は複数の為に設けられても良い。従って、インスタンス化されたＦＰＧＡテスタブロック２１０Ａ〜２１０Ｂのそれぞれは、メモリブロック２４０Ａ内の独自の専用のメモリモジュールに接続され得る。別の実施形態では、インスタンス化されたＦＰＧＡテスタブロック２１０Ａ及び２１０Ｂが、メモリブロック２４０Ａ内のメモリモジュールの１つを共用することができる。
【００５３】
更に、システム内のＤＵＴ２２０Ａ〜２２０Ｎのそれぞれは、「ＤＵＴごとのテスタ」構成において、専用のインスタンス化されたＦＰＧＡテスタブロック２１０Ａ〜２１０Ｎに接続することができ、各ＤＵＴは独自のテスタブロックを得る。この構成は、ＤＵＴごとに別々に試験を実行できるようにする。かかる構成におけるハードウェア資源は、最小限のハードウェアの共用によって個々のＤＵＴをサポートする方法で設計される。この構成は多くのＤＵＴを同時に試験することも可能にし、各ＤＵＴは、独自の専用のＦＰＧＡテスタブロックに接続することができ、異なる試験プログラムを実行していても良い。
【００５４】
図２に示すサイトモジュール２３０Ａ〜２３０Ｎの構成には幾つかの利点がある。第１に、適切なプロトコル、例えばＰＣＩｅ、ＳＡＴＡ等をサポートする通信プロトコルモジュールを、ＦＰＧＡ装置内のインスタンス化されたＦＰＧＡテスタブロック上に直接プログラムすることができるので、この構成はシステム内のプロトコル固有要素の必要性をなくす。インスタンス化されたテスタブロックは、ＤＵＴがサポートする任意のプロトコルでＤＵＴと通信するように構成することができる。従って、異なるプロトコルサポートを有するＤＵＴを試験しなければならない場合、それらのＤＵＴを同じシステムに接続することができ、関連するプロトコルに対するサポートでＦＰＧＡをプログラムし直すことができる。その結果、多くの異なる種類のプロトコルをサポートするＤＵＴを試験するように、１つのＡＴＥ本体を容易に構成することができる。
【００５５】
一実施形態では、如何なるハードウェアの相互作用もなしに、システムコントローラ２０１上のキャッシュから単純なビットストリームダウンロードにより新たなプロトコルをダウンロードし、ＦＰＧＡ上に直接インストールすることができる。例えば、ＡＴＥ機器２００内のＦＰＧＡ２１１Ａ〜２１１Ｍは、まずＰＣＩｅ装置を試験する為にＰＣＩｅプロトコルで構成し、その後、ＳＡＴＡ装置を試験する為にソフトウェアダウンロードにより再構成されても良い。更に、新たなプロトコルがリリースされた場合、システム内の全てのハードウェアバスアダプタカードを物理的に切り替える必要なく、ビットストリームダウンロードにより、ＦＰＧＡをそのプロトコルで容易に構成することができる。最後に、非標準プロトコルを実装する必要がある場合、それでもなおかかるプロトコルを実装するようにＦＰＧＡを構成することができる。ＤＵＴ２２０Ａ〜２２０Ｎは、その一部が高速であり得る幾つかのプロトコルのうちの何れかによりサイトモジュール２３０Ａ〜２３０Ｎと通信する必要があり得るので、サイトモジュールとＤＵＴとの間のインターフェイスは非常に高速の信号のやり取りをサポートできなければならない。上記のように、従来のシステムでは、サーマルチャンバ内のＤＵＴと制御部との間の高速信号のやり取りを行うのが困難であり、その理由は長いケーブル上で又はプリント回路基板（「ＰＣＢ」）上の長いトレースによって伝送されるとき、高速信号が容易に劣化するからである。
【００５６】
図２に示すアーキテクチャは、コマンド及び試験パターン生成機能をＦＰＧＡ装置に分散させることによりテスタプロセッサ２０４上の処理負荷も減らし、各ＤＵＴは固有の試験プログラムを実行する専用のＦＰＧＡモジュールを有する。例えば、インスタンス化されたＦＰＧＡテスタブロック２１０ＡがＤＵＴ２２０Ａに接続され、ＤＵＴ２２０Ａに固有の試験プログラムを実行する。かかる構成におけるハードウェア資源は、最小限のハードウェアの共用によって個々のＤＵＴをサポートする方法で設計される。この「ＤＵＴごとのテスタ」構成は更に、プロセッサ当たりより多くのＤＵＴを試験できるようにし、より多くのＤＵＴを同時に処理できるようにする。更に、ＦＰＧＡが特定のモードで独自のコマンド及び試験パターンを生成できるので、テスタプロセッサをＦＰＧＡ装置、装置電源（ＤＰＳ）、及びＤＵＴを含む他のハードウェア構成要素に接続するバス２１２上の帯域幅要件も低減する。その結果、従来の構成よりも多くのＤＵＴを同時に試験することができる。
【００５７】
本発明が、図２に示すシステムコントローラ２０１及びサイトモジュール２３０Ａ〜２３０Ｎを使用して制御信号を生成することに限定されないと上記で解説したように、代わりにＤＵＴを制御し試験する為に使用される高速信号が、様々な異なる実施形態を用いて幾つかの方法で生成され得る。例えば、ＤＵＴを制御し試験する為に使用される高速且つ高帯域幅の信号を、関連する如何なるＦＰＧＡ装置を使用することなしにテスタプロセッサから生成することができる。この実施形態では、テスタプロセッサが関連するメモリを含み、接続されるＤＵＴを直接制御することができる。
【００５８】
図３は、本発明の一実施形態による、サイトモジュール、及びＤＵＴとのその相互接続のより詳細な例示的ブロック図である。図３を参照し、一実施形態ではＡＴＥ機器のサイトモジュールがテスタスライス３４０Ａ〜３４０Ｎ上に機械的に構成される場合があり、各テスタスライスは少なくとも１つのサイトモジュールを含む。或る典型的な実施形態では、各テスタスライスが２つのサイトモジュール及び２〜４つの装置電源ボードを含むことができる。例えば図３のテスタスライス３４０Ａは、サイトモジュール３１０Ａ及び３１０Ｂ、並びに４つの装置電源ボード３３２Ａ〜３３２Ｄを含む。但し、テスタスライス上に構成可能な装置電源ボード又はサイトモジュールの数に関して制限はない。テスタスライス３４０は、ネットワークスイッチ３０２を介してシステムコントローラ３０１に接続される。システムコントローラ３０１及びネットワークスイッチ３０２は、図２の要素２０１及び２０２のそれぞれと同じ機能を実行する。ネットワークスイッチ３０２は、３２ビットワイドバスにより、サイトモジュールのそれぞれに接続することができる。
【００５９】
装置電源ボード３３２Ａ〜３３２Ｂのそれぞれは、サイトモジュール３１０Ａ〜３１０Ｂの１つから制御することができる。テスタプロセッサ３０４上で実行されるソフトウェアは、装置電源を特定のサイトモジュールに割り当てるように構成され得る。一実施形態では、サイトモジュール３１０Ａ〜３１０Ｂ及び装置電源３３２Ａ〜３３２Ｂが、高速シリアルプロトコル、例えば周辺装置相互接続エクスプレス（ＰＣＩｅ）、シリアルＡＴアタッチメント（ＳＡＴＡ）、又はシリアルアタッチドＳＣＳＩ（ＳＡＳ）を用いて互いに通信するように構成される。
【００６０】
一実施形態では、図３に示すように各サイトモジュールが２つのＦＰＧＡを用いて構成される。図３の実施形態のＦＰＧＡ３１６及び３１８のそれぞれは、テスタプロセッサ３０４によって制御され、図２のＦＰＧＡ２１１Ａ〜２１１Ｍと同様の機能を実行する。テスタプロセッサ３０４は、図３のシステムバス３３０及び３３２によって示されるＰＣＩｅなど、８レーン高速シリアルプロトコルインターフェイスを使用してＦＰＧＡのそれぞれと通信することができる。他の実施形態では、テスタプロセッサ３０４が様々な高速シリアルプロトコル、例えばシリアルＡＴアタッチメント（ＳＡＴＡ）やシリアルアタッチドＳＣＳＩ（ＳＡＳ）を使用してＦＰＧＡと通信することもできる。
【００６１】
ＦＰＧＡ３１６及び３１８は、メモリモジュール３０８及び３０４のそれぞれに接続され、これらのメモリモジュールは図２のメモリブロック２４０Ａ〜２４０Ｎと同様の機能を実行する。メモリモジュールは、ＦＰＧＡ装置及びテスタプロセッサ３０４の両方に結合され、その両方によって制御され得る。
【００６２】
ＦＰＧＡ３１６及び３１８は、バス３５２及び３５４のそれぞれを介し、ロードボード３８０上のＤＵＴ３７２Ａ〜３７２Ｍに接続され得る。ロードボード３８０は、線３５２及び３５４上でＤＵＴに通信する為に使用されるプロトコルについて不可知的な、汎用高速接続をサイトモジュール端において可能にする物理的ハーネスである。しかしＤＵＴ端では、ＤＵＴが使用するプロトコルに固有のコネクタ、又は特定のＤＵＴアダプタに固有のコネクタを有するようにロードボードが設計される必要がある。
【００６３】
本発明の一実施形態では、ＤＵＴ３７２Ａ〜３７２Ｍが、試験用のサーマルチャンバ３９０内に配置されるロードボード３８０上に装着される。ＤＵＴ３７２Ａ〜３７２Ｍ及びロードボード３８０は、装置電源３３２Ａ〜３３２Ｄから電力を得る。
【００６４】
各ＦＰＧＡに接続可能なＤＵＴの数は、各ＤＵＴが必要とするＦＰＧＡ内のトランシーバの数及びＩ／Ｏレーンの数に左右される。一実施形態では、ＦＰＧＡ３１６及び３１８がそれぞれ３２の高速トランシーバを含むことができ、バス３５２及び３５４はそれぞれ３２ビットワイドとすることができるが、応用例に応じて更に多く又は更に少なく実装することができる。各ＤＵＴが例えば８つのＩ／Ｏレーンを必要とする場合、かかるシステムでは、４つのＤＵＴしか各ＦＰＧＡに接続することができない。
【００６５】
図４は、本発明の一実施形態による、サーマルチャンバ内のＤＵＴの構成を示すブロック図である。このブロック図は、サイトモジュール３１０Ａ及び３１０Ｂと、サーマルチャンバ３９０内のＤＵＴとの間のインターフェイスも示す。図４に示す実施形態のサイトモジュール３１０Ａ及び３１０Ｂは、ＰＣＩｅプロトコルを使用してＤＵＴ３７２Ａ〜３７２Ｎと通信するように構成される。
【００６６】
サイトモジュール３１０Ａ及び３１０Ｂは、汎用コネクタ４８１を介してバックプレーン４１０に接続する。プロトコルエンジンモジュール４３０は任意の数の様々な通信プロトコルを実行するように構成できるので、バックプレーンに接続する為の汎用高速コネクタ４８１がサイトモジュール上で必要とされる。その結果、ＦＰＧＡ３１６及び３１８上に実装されるプロトコルを変更する必要がある場合、付随する物理的修正をサイトモジュール上で行う必要はない。
【００６７】
高速ケーブル４２０がサーマルチャンバ壁３９０を貫通し、バックプレーン４１０からロードボードインターフェイス４３０に高速信号を中継する。ロードボード４４０が、ロードボードインターフェイス４３０を介して信号を受け取る。図４に示す実施形態では、ロードボード取付具が、ＰＣＩｅプロトコルを使用して通信するＤＵＴをサポートするように設計される。例えば、ＳＡＴＡプロトコルを使ってＤＵＴを試験するようにサイトモジュールがプログラムし直された場合、ロードボード４４０を切り替え、ＳＡＴＡを使用して通信するＤＵＴをサポートするロードボードと置換する必要がある。
【００６８】
図４に示すロードボード４４０は、１６のＰＣＩｅスロットを有し、各スロットはＰＣＩｅをサポートするＤＵＴを保持することができる。ＤＵＴ３７２Ａ〜３７２Ｎ（最大１６個）のそれぞれは、ロードボード４４０のスロットの１つの中に接続し、ＰＣＩｅカードエッジコネクタ４５０を介してロードボード４４０とインターフェイスする。一実施形態では、ロードボード４４０は、ＤＵＴ３７２Ａ〜３７２Ｎがその中に差し込まれるプリント回路基板（ＰＣＢ）であり得る。
【００６９】
図５は、本発明の一実施形態による、テストヘッド及びサーマルチャンバの配置を示す側面図である。テストヘッド５２０は、典型的にはサーマルチャンバ５４０に隣接して配置される。テストヘッド５２０は、その中にテスタスライスを配置することができるコンパートメント５５０を含む。図３に関して論じたように、テスタスライスは典型的には２つのサイトモジュール３１０Ａ〜３１０Ｂ、及び２から４個の装置電源（ＤＰＳ）３３２Ａ〜３３２Ｄを含む。各コンパートメント５５０は、典型的には１つのテスタスライスを装着することができる。テスタスライスは、オーブン壁を介し、ＤＵＴを支えるトレイに接続する。トレイはオーブン５４０内に収容され、オーブン内でＤＵＴのバーンイン手続きが実行される。
【００７０】
図６は、本発明の一実施形態による、テストヘッド及びサーマルチャンバの配置を示す背面図である。図６に示すように、テストヘッド５２０はサーマルチャンバ５４０に隣接して配置される。コンパートメント５５０のそれぞれは、典型的には１つのテスタスライスを装着することができる。典型的なテストヘッド５２０は、最大１６のテスタスライスを保持することができる。各テスタスライスは、オーブン壁の反対側の、ＤＵＴを含むトレイに接続する。オーブンは、最高８５℃の温度でＤＵＴを試験することができ、一実施形態では、最高１００℃及びそれより高い温度でＤＵＴを試験することさえできる。要素６１０は、以下の図７で更に詳しく説明する、テストヘッド５２０内のコンパートメント５５０の１つを強調表示する。
【００７１】
図７は、本発明の一実施形態による、サーマルチャンバ壁を介してテスタスライスに接続される、ＤＵＴを含む例示的トレイを示す。図７は、例示的テスタスライス７２０を示す詳細な図を与え、テスタスライス７２０は、典型的にはオーブン壁７４０を介してトレイ７１０を接続する、要素６１０によって強調表示するコンパートメント５５０の１つの中に収まり得る。図４に関して論じたように、テスタスライス７２０は、一実施形態ではテスタスライスバックプレーン７５０上のスロットの中に差し込むことができる。テスタスライスバックプレーン７５０は、図４に示したバックプレーン４１０と実質的に同じ機能を有する。図３に示したように、各テスタスライスは１つ又は複数のサイトモジュール、例えばサイトモジュール３１０Ａ、及び１つ又は複数の装置電源、例えばＤＰＳ３３２Ａを含むことができる。図３の説明図では、テスタスライス７２０が、２つのサイトモジュール３１０Ａ及び３１０Ｂ並びに４つの装置電源３３２Ａ、３３２Ｂ、３３２Ｃ、及び３３２Ｄを含む。
【００７２】
サーマルチャンバ５４０内で試験されるＤＵＴ７８０は、典型的な実施形態ではトレイ７１０上のＤＵＴコネクタに差し込まれる。典型的には、各トレイは最大１６のＤＵＴを保持するように設計される。しかし、各トレイ７１０が保持することができるＤＵＴの数は設定可能である。
【００７３】
トレイは、ロードボード及び補強材を含む。ロードボードは、典型的な実施形態ではＤＵＴが差し込まれるＰＣＢである。ＰＣＢ補強材（不図示）は、典型的にはＰＣＢを硬くし、様々なボード製造プロセス中にボードに伝えられる湾曲や捩れをなくす及び／又は最小限にする為に使用される機械装置である。ＰＣＢは、典型的には非常に薄く、接着剤によって結合されるガラスクロス又はガラスファイバの層で作られ得る。ＰＣＢの薄さは、ＰＣＢがあまり空間を取らないという点で利点を与える。しかし１つの欠点は、その薄さが故に、ＰＣＢがややもろく、構造的に安定していないことである。ＰＣＢの薄さは、ボード及びその接続されている回路部品を衝撃及び振動に弱くする。そのような衝撃や振動は、使用中の、又は他のＰＣＢアセンブリ（「ＰＣＢＡ」）、最終アセンブリの他の部分、例えばオーブン壁７４０上のコネクタとのＰＣＢＡの接合中の、又は製品の最終使用中の、ボードの銅はんだトレースの損傷又は破損につながり得る。更に、ＰＣＢＡの製造過程中に使用される従来のウェーブ／リフローはんだ付けは、ＰＣＢを柔らかくし又は歪ませ得る熱源を与え、はんだ付けが不均等になる原因となり得る。従って、トレイはＰＣＢを硬くする為のＰＣＢ補強材を必要とする。ＰＣＢ補強材は、ロードボードＰＣＢが安定すること、並びに高帯域幅コネクタ及びＤＣポゴピンに使用されるスプリング力の圧力だけでなく複数のＤＵＴの更なる重みに耐えることを可能にする。
【００７４】
オーブン壁７４０は、ＤＵＴと通信する為に使用される高速シリアル及びサイドバンド信号を通過させる為の新規のインターフェイスを提供する。オーブン壁７４０は、ＤＵＴに給電する為に使用されるＤＰＳフォース線及びセンス線を通過させる為のインターフェイスも提供する。この新規のインターフェイスは、サーマルチャンバ壁７４０の両側のコンパートメント内にテスタスライス及びトレイの両方を直接装着できるようにし、それにより制御信号、クロック信号、及び他の信号をテスタスライスからＤＵＴ７８０に運ぶ為に使用されるケーブルの長さを最小限にするので有利である。更に、サーマルチャンバ壁に隣接するバックプレーン内にテスタスライスを直接差し込めるようにすることにより、テスタがサーマルチャンバの外側からサービスを受けることを可能にする。
【００７５】
一実施形態では、高帯域幅コネクタアセンブリ７３０が、テスタスライス７２０からの高速シリアル線、サイドバンド線、並びにＤＰＳセンス線及びフォース線を、高性能ケーブルによりテスタスライスバックプレーン７５０からＤＵＴに直接運ぶことを可能にする、デジタル又は他の種類のコネクタをトレイ７１０の底に含む。一実施形態では、高帯域幅コネクタアセンブリ７３０が、高帯域幅コネクタアセンブリ７３０の下のスプリング機構（不図示）によりトレイ７１０に接触して保持される。高帯域幅コネクタアセンブリ７３０がトレイ７１０に接触できるようにする為に、トレイ７１０が下げられるとき、トレイ７１０を押し上げる為にスプリング機構内のスプリングが使用される。
【００７６】
高帯域幅コネクタインターポーザは、サーマルチャンバ壁を通過する信号を、トレイ７１０の底を介し、試験されているＤＵＴに送ることを可能にする。この新規の高帯域幅コネクタアセンブリ設計の利点は、高速シリアル信号を含む信号をボード内にエッチされた導電トレースではなく、束ねられ又はリボン化（ｒｉｂｂｏｎｉｚｅｄ）された高性能のシールド差動ケーブルを用いてＤＵＴに直接送れるようにすることである。
【００７７】
ＰＣＢボード上の従来のトレースは、より損失が多く、より長い距離にわたって高速信号を送ることができない。例えば、図７に示すシステム内で信号を伝達する為にＰＣＢトレースを使用した場合、１ギガビット／秒を超える周波数範囲内の高速信号は、オーブン壁７４０からＤＵＴ７８１に伝わる頃には信号品位を失う。更に、かかる損失を最小限にする、ＰＣＢを構築する為に必要な特殊材料は非常に高価であり、殆どの事例において使用が実用的でない。従って、従来のテスタでは、オーブン壁の方のスロット内にＤＵＴを直接差し込む必要があり、図７に示すように単一トレイ上に水平に積み重ねることができない。その結果、オーブン内のＤＵＴの構成は浅く、サーマルチャンバ内の最適ではない空間利用の原因になった。更に、任意の種類の水平な積み重ねを可能にした従来のテスタシステムは低速で実行する必要があり、本発明が可能にする高周波範囲内で試験を行うことはできなかった。
【００７８】
比較すると、本システムの高帯域幅コネクタインターフェイスは、例えＤＵＴの一部、例えばＤＵＴ７８１がオーブン壁から２フィート超離れている場合でも、１２ギガビット／秒を超える範囲内のＤＵＴへのローカライズ信号を、如何なる信号損失もなしにトレイ７１０上の全てのＤＵＴに有利に確実に送ることができる。
【００７９】
本発明のもう１つの利点は、高帯域幅コネクタアセンブリ７３０からトレイを取り外すことにより、トレイ７１０をシステムから容易に切断できることである。上記のように、一実施形態では、高帯域幅コネクタアセンブリがスプリング機構を使ってトレイ７１０に接触し、トレイ７１０はスプリング機構から容易に取り外すことができる。これにより、全システムの電源を切る必要なしに、ＤＵＴのホットスワッピング及びホットプラギングが可能になる。オーブン壁内の別のスロットに接続されるＤＵＴの他のトレイは、例えばトレイの１つを切断する間も引き続き試験することができる。高帯域幅コネクタを介してトレイ７１０をテスタスライスバックプレーン７５０に接続する他の利点は、トレイ７１０が容易に着脱可能なことである。トレイ７１０もＤＵＴ７８０も、繰り返し抜き差しすることで経年劣化し得るソケットから抜く必要がない。従来のテスタシステムでは、オーブン壁自体の上のコネクタ又はソケット内にＤＵＴを差し込み、このことはＤＵＴを積み重ねることを妨げるだけでなく、ソケットの経年劣化も招く。図９に関して説明するように、高帯域幅コネクタアセンブリは、ロードボードのパッドがインターポーザ上のピンに接触するようにロードボードをその上に配置することができる、インターポーザ又はパッドを含む。
【００８０】
トレイ７１０及び高帯域幅コネクタアセンブリ７３０の構成は、システムコントローラ２０１上で実行される試験環境を制御する為のソフトウェアアプリケーションが、如何なる途絶も引き起こすことなしに、又はシステムがリブートする必要なしに、実行中のテスタシステム内へのトレイのホット挿入をサポートできるようにする。ソフトウェアアプリケーションは、電源を切る必要なしに又はリブートを行う必要なしに、動作中にシステム内に挿入されるトレイを認識する。
【００８１】
図８は、本発明の一実施形態による、ＤＵＴを含むトレイと、ＤＰＳ及びサイトモジュールを含むテスタスライスとの間の接続を示す側面図である。テスタスライス７２０は、サーマルチャンバ壁７４０上のバックプレーン７５０内に差し込まれる。高性能のシールド差動ケーブルが、バックプレーンからトレイ７１０の下に配置される高帯域幅コネクタ７３０に信号を運ぶ。高速クロック信号及びデータ信号を含む信号が、インターポーザを介してトレイ７１０上のＤＵＴに送られる。
【００８２】
図９は、本発明の一実施形態による、高帯域幅コネクタアセンブリの構成要素を示す。インターポーザ９２０は高帯域幅コネクタアセンブリの一部であり、本発明の一実施形態では、ロードボード９１０に接触する。インターポーザ９２０は、ロードボード９１０の下側のパッドと接触することにより、ロードボード９１０上のＤＵＴに信号を伝達することができる。図９に示す実施形態では、インターポーザ９２０が、高帯域幅デジタルコネクタを介してテスタスライスから信号を受け取る。様々な実施形態において、他の種類のコネクタが使用され得る。インターポーザは、ＰＣＢインターフェイス９３０を介して高帯域幅デジタルコネクタにインターフェイスすることができる。高帯域幅デジタルコネクタは、高速ＲＡＭコネクタ９５０及び高速雌形ケーブルコネクタ９４０を含み得る。雌形ケーブルコネクタ９４０は、テスタスライスからトレイに信号を送る為に使用されるシールド差動二軸ケーブルから信号を受け取る。但し、これは高帯域幅コネクタアセンブリについての１つの例示的実施形態に過ぎないことに留意すべきである。テスタスライスからの信号は、高速信号の通過及び配信を処理する為に装備される幾つかの異なる種類のインターフェイスの何れか１つを使用し、ロードボード９１０の底に送ることができる。
【００８３】
図１０は、本発明の一実施形態による、高帯域幅コネクタの構成要素を示す。図９に関して説明したように、インターポーザ９２０がＰＣＢ９３０を介してコネクタ９４０とインターフェイスする。一実施形態では、高帯域幅コネクタアセンブリが、コネクタ１０７０を介して６４対の高速シリアル信号及び６４のシングルエンドＩ／Ｏを受け取ることができる。高帯域幅コネクタアセンブリは、コネクタ１０８０を介して８対の基準クロック信号も受け取ることができる。最後に、一実施形態では、高帯域幅コネクタアセンブリが、コネクタ１０６０を介して３ワイヤシリアルバスをテスタスライスから受け取ることもできる。様々な実施形態において、それぞれのＤＵＴを試験する為に、高帯域幅コネクタアセンブリが異なる構成の信号をテスタスライスから受け取ることができることに留意すべきである。
【００８４】
図１１は、本発明の一実施形態による、トレイに接触する高帯域幅コネクタアセンブリを示す。一実施形態では、図１１に示すように、各ロードボード１１２０の下に４つのコネクタアセンブリ１１１０があり得る。一実施形態では、これらのアセンブリは、それぞれのコネクタアセンブリに最も近いロードボード１１２０上のＤＵＴに信号を運ぶように構成され得る。上記のように、ロードボード１１２０の下にコネクタアセンブリを配置することは、ロードボードＰＣＢ自体の長いトレースを使用することに頼る必要なく、テスタスライスからの信号を可能な限りＤＵＴに近く送ることを可能にする。更に利用者は、スプリング機構を使用して高速コネクタアセンブリを上下させることにより、インターポーザとのロードボードの接触を容易に調整することができる。従って、時間が経つにつれてすり減る場合があるコネクタ又はソケットの必要はない。このことは、高速コネクタアセンブリからロードボードを単純に取り外すことにより、ＤＵＴをホットスワップできるようにもする。
【００８５】
図１２は、本発明の一実施形態による、複数のコネクタをサポートすることができるオーブンインターフェイスを使用することによりＤＵＴを試験する、コンピュータによって制御される一例示的プロセスの流れ図を示す。但し、本発明は流れ図１２００によって与える説明に限定されない。むしろ、他の機能流れ図も、本発明の範囲及び趣旨に含まれることが本明細書で与える教示から当業者に明らかになる。
【００８６】
図２〜図１１に関して上記で説明した例示的実施形態を引き続き参照することで流れ図１２００を説明するが、この方法はそれらの実施形態に限定されない。
【００８７】
ステップ１２０２で、テスタモジュール、例えばテスタスライス７２０を使用し、複数のＤＵＴを試験する為の制御信号、データ信号、及びクロック信号を含む試験信号を生成することができる。
【００８８】
ステップ１２０４で、その試験信号を高帯域幅ケーブルを使用し、テスタモジュールからオーブン壁インターフェイス７４０を介して伝送する。
【００８９】
ステップ１２０６で、その信号を複数のＤＵＴ７８０を含む着脱式トレイ７１０に伝える。信号は、着脱式トレイ７１０に接続される複数のコネクタアセンブリ７３０の１つを介し、トレイ７１０上のそれぞれのＤＵＴに伝えられる。一実施形態では、コネクタ７３０を着脱式トレイ７１０の底に固定することができる。
【００９０】
上記の開示は特定のブロック図、流れ図、及び例を使用して様々な実施形態を示したが、本明細書に記載し且つ／又は図示したそれぞれのブロック図の構成要素、流れ図のステップ、操作、及び／又は構成要素は、広範囲にわたるハードウェア、ソフトウェア、又はファームウェア（又はそれらの任意の組合せ）の構成を使用して個別に及び／又は集合的に実施することができる。更に、他の構成要素内に含まれる構成要素についての如何なる開示も、他の多くのアーキテクチャを実装して同じ機能を達成することができるので例とみなすべきである。
【００９１】
本明細書に記載し且つ／又は図示したプロセスのパラメータ及びステップの順序は、専ら例として与えるに過ぎない。例えば、本明細書に図示し且つ／又は記載したステップは特定の順序で図示し又は解説したが、これらのステップは必ずしも図示し又は解説した順序で実行する必要はない。本明細書に記載し且つ／又は図示した様々な方法例は、本明細書に記載し又は図示したステップの１つ若しくは複数を省略しても良く、又は開示したステップに加えて追加のステップを含んでも良い。
【００９２】
上記の記述は、特定の実施形態に関して説明目的で説明してきた。しかし、上記の例示的解説は網羅的であることも、本発明を開示した厳密な形態に限定することも意図しない。上記の教示に鑑みて、多くの修正形態及び改変形態が可能である。実施形態は、本発明の原理及びその実用的応用を最も良く説明し、それにより当業者が本発明、及び考えられる特定の用途に適合され得る様々な修正を伴う様々な実施形態を最も良く利用できるようにする為に選択して記述した。
【００９３】
本発明による実施形態を上に述べたように説明した。本開示を特定の実施形態の中で説明してきたが、本発明はかかる実施形態によって限定されると解釈すべきでなく、むしろ添付の特許請求の範囲に従って解釈すべきであることを理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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