(57)【要約】【課題】互いに隣り合うキャパシタの短絡を効果的に防止する。【解決手段】半導体装置ＳＤは、基板ＳＵＢ、層間絶縁膜ＩＬＤ４、複数のキャパシタＣＰ、及び分離絶縁膜ＤＩＦ１を備えている。層間絶縁膜ＩＬＤ４は、基板ＳＵＢ上に位置している。複数のキャパシタＣＰは、複数の凹部ＲＥＣそれぞれに形成されている。凹部ＲＥＣは、層間絶縁膜ＩＬＤ４の表面に開口を有している。分離絶縁膜ＤＩＦ１は、層間絶縁膜ＩＬＤ４に形成されている。また分離絶縁膜ＤＩＦ１は、平面視で互いに隣り合う凹部ＲＥＣの間に位置している。さらに分離絶縁膜ＤＩＦ１は、層間絶縁膜ＩＬＤ４と異なる材料により形成されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に位置する第１層間絶縁膜と、
前記第１層間絶縁膜の表面に開口を有する第１凹部に形成された第１キャパシタと、
前記第１層間絶縁膜の表面に開口を有する第２凹部に形成され、前記第１キャパシタと隣り合う第２キャパシタと、
前記第１層間絶縁膜に形成され、平面視で前記第１凹部と前記第２凹部の間に位置し、前記第１層間絶縁膜と異なる材料により形成された第１分離絶縁膜と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体装置は、
平面視で第１方向に延伸し、前記第１方向に直交する第２方向に沿って並べられた複数の前記第１分離絶縁膜と、
前記第１層間絶縁膜の表面に開口を有し、平面視で前記第１方向と斜交する第３方向に延伸し、平面視で前記第３方向と交わる第４方向に沿って並べられた複数の溝と、
を備え、
前記複数の溝は、
平面視で前記複数の第１分離絶縁膜と交差し、かつ前記第１分離絶縁膜が形成されている部分で分断されており、
互いに隣り合う前記第１分離絶縁膜の間で、前記第１層間絶縁膜の表面に開口を有する凹部となっており、
前記第１凹部及び前記第２凹部は、
同一の前記溝に形成され、かつ前記第１分離絶縁膜を介して互いに隣り合った前記凹部であり、又は
互いに隣り合う前記溝に形成され、かつ前記第１分離絶縁膜を介して互いに隣り合った前記凹部である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数の第１分離絶縁膜は、平面視で前記第１分離絶縁膜の側面から突出した凸部を有しており、
前記凸部は、前記第３方向から見て、少なくとも一部が前記凹部と重なっている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記凸部は、平面視で前記凹部の互いに交わる内側面によって形成される角のうち鋭角に交わる角を面取りするように位置している半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体装置は、
前記第１分離絶縁膜の一部であり、平面視で第１方向に延伸し、前記第１方向に直交する第２方向に沿って並べられた複数の延伸部と、
前記第１分離絶縁膜の一部であり、互いに隣り合う前記延伸部を繋ぎ、互いに隣り合う前記延伸部の間で前記第１方向に沿って並べられた複数の接続部と、
前記第１層間絶縁膜の表面に開口を有し、前記複数の延伸部及び前記複数の接続部によって互いに分断されている複数の凹部と、
を備え、
前記複数の凹部は、前記第１方向に沿った複数の直線及び前記第１方向に斜交する第３方向に沿った複数の直線からなる斜交格子の各格子点上に各凹部が位置するように配列されており、
前記第１凹部及び前記第２凹部は、前記延伸部又は前記接続部を介して互いに隣り合っている前記凹部である半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記半導体装置は、
平面視で第１方向に延伸し、前記第１方向に直交する第２方向に沿って並べられた複数の前記第１分離絶縁膜と、
前記第１層間絶縁膜上に位置する第２層間絶縁膜と、
前記第２層間絶縁膜上に位置し、平面視で前記複数の第１分離絶縁膜と斜交する第３方向に延伸し、平面視で前記第３方向と交わる第４方向に沿って並べられ、前記第１層間絶縁膜及び前記第２層間絶縁膜と異なる材料により形成された複数の第２分離絶縁膜と、
前記第１層間絶縁膜の表面に開口を有し、前記複数の第１分離絶縁膜及び前記複数の第２分離絶縁膜によって平面視で互いに分断されている複数の凹部と、
を備え、
前記第１凹部及び前記第２凹部は、平面視で前記第１分離絶縁膜又は前記第２分離絶縁膜を介して互いに隣り合う前記凹部である半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１凹部及び前記第２凹部の間を通過する配線をさらに備え、
前記配線は前記第１分離絶縁膜によって覆われている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記基板に形成されたトランジスタをさらに備え、
前記第１キャパシタ及び前記第２キャパシタの一方は、前記トランジスタのソース又はドレインの一方に電気的に接続し、
前記配線は、前記トランジスタの前記ソース又は前記ドレインの他方に電気的に接続している半導体装置。
【請求項９】
基板と、
前記基板に形成されたトランジスタと、
前記トランジスタ上に位置する層間絶縁膜と、
前記層間絶縁膜の表面に開口を有する凹部に形成され、前記トランジスタのソース及びドレインの一方に電気的に接続されたキャパシタと、
前記層間絶縁膜の厚さ方向に垂直な方向から見て前記凹部と重なる領域に位置し、前記トランジスタの前記ソース及び前記ドレインの他方に電気的に接続されたビット線と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用可能な技術である。
【背景技術】
【０００２】
ＤＲＡＭは、複数のトランジスタ及び複数のキャパシタによって形成される。ＤＲＡＭの性能を高いものにするには、各キャパシタの静電容量を大きくする必要がある。そしてキャパシタは表面積が大きいほどその静電容量が大きくなる。一方で半導体チップの面積を小さくすることが現在要請されている。そこで現在、例えば特許文献１，２に記載されているように、層間絶縁膜の表面に開口を有する凹部にキャパシタを形成することがある。このようなキャパシタは、下部電極、容量絶縁膜、及び上部電極が凹部の底面及び側面に沿った形状となる。これにより、半導体チップの面積が大きくなることを抑制しつつキャパシタの表面積を大きくすることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２９４９７号公報
【特許文献２】特開２００７−１３４６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記したように、ＤＲＡＭでは、凹部にキャパシタを形成することがある。このような凹部は複数形成され、複数の凹部それぞれにキャパシタが形成される。そして現在、半導体チップの面積を小さくことが要請されている。この場合、互いに隣り合う凹部の間隔を狭くする必要がある。一方、この間隔を狭くすると、凹部を隔てる層間絶縁膜の形状が崩れやすくなる。そして層間絶縁膜の形状が崩れると、互いに隣り合う凹部（キャパシタ）の下部電極同士が接触しやすくなる。下部電極が接触すると、互いに隣り合うキャパシタが短絡してしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、半導体装置は、基板、第１層間絶縁膜、第１キャパシタ、第２キャパシタ、及び第１分離絶縁膜を備えている。第１層間絶縁膜は、基板上に位置している。第１キャパシタは、第１層間絶縁膜の表面に開口を有する第１凹部に形成されている。第２キャパシタは、第１層間絶縁膜の表面に開口を有する第２凹部に形成されている。また第２キャパシタは、第１キャパシタと隣り合っている。第１分離絶縁膜は、第１層間絶縁膜に形成されている。また第１分離絶縁膜は、平面視で第１凹部と第２凹部の間に位置している。さらに第１分離絶縁膜は、第１層間絶縁膜と異なる材料により形成されている。
【０００６】
他の例によれば、半導体装置は、基板、トランジスタ、層間絶縁膜、キャパシタ、及びビット線を備えている。トランジスタは、基板に形成されている。層間絶縁膜は、トランジスタ上に位置している。キャパシタは、トランジスタのソース及びドレインの一方に電気的に接続されている。一方、ビット線は、トランジスタのソース及びドレインの他方に電気的に接続されている。そしてキャパシタは、層間絶縁膜の表面に開口を有する凹部に形成されている。一方、ビット線は、層間絶縁膜の厚さ方向に垂直な方向から見て凹部と重なる領域に位置している。
【発明の効果】
【０００７】
前記一実施の形態によれば、互いに隣り合うキャパシタの短絡を効果的に防止することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は、実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）は、ＤＲＡＭ領域のレイアウトを示す平面図である。
【図２】実施形態に係る半導体装置のＤＲＡＭ領域の概略を示す回路図である。
【図３】実施形態に係る半導体装置のＤＲＡＭ領域の一部を示す平面図である。
【図４】図３のＡ−Ａ´断面図である。
【図５】図３のＢ−Ｂ´断面図である。
【図６】図３のＣ−Ｃ´断面図である。
【図７】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図８】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図９】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１０】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１１】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１２】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１３】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１４】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１５】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１６】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１７】図３〜図６に示した半導体装置の製造方法を説明するための図である。
【図１８】変形例１に係る半導体装置のＤＲＡＭ領域の一部を示す平面図である。
【図１９】変形例２に係る半導体装置のＤＲＡＭ領域の一部を示す平面図である。
【図２０】変形例３に係る半導体装置のＤＲＡＭ領域の一部を示す平面図である。
【図２１】図２０のＡ−Ａ´断面図である。
【図２２】図２０のＢ−Ｂ´断面図である。
【図２３】変形例４に係る半導体装置の断面図である。
【図２４】変形例５に係る半導体装置の断面図である。
【図２５】変形例６に係る半導体装置のＤＲＡＭ領域の一部を示す平面図である。
【図２６】図２５のＡ−Ａ´断面図である。
【図２７】図２５のＢ−Ｂ´断面図である。
【図２８】図２５〜図２７に示した半導体装置を製造する方法を説明するための図である。
【図２９】図２５〜図２７に示した半導体装置を製造する方法を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１（ａ）は、実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、ロジック領域ＬＧＣ、ＤＲＡＭ領域ＤＲ、ＳＲＡＭ領域ＳＲ、及びＩ／Ｏ領域ＩＯを有している。ロジック領域ＬＧＣは、ロジック回路を有している。ＤＲＡＭ領域ＤＲは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有している。ＳＲＡＭ領域ＳＲは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有している。Ｉ／Ｏ領域ＩＯは、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路を有している。半導体装置ＳＤの信号の入出力及び電源供給は、Ｉ／Ｏ回路を介して行われる。図１（ａ）に図示したＩ／Ｏ領域ＩＯは、半導体装置ＳＤの縁に沿って配置されており、ロジック領域ＬＧＣ、ＤＲＡＭ領域ＤＲ、及びＳＲＡＭ領域ＳＲを囲んでいる。ただし、半導体装置ＳＤのレイアウトがこのレイアウトに限定されるものでないことは勿論である。なお、半導体装置ＳＤには、ＳＲＡＭ領域ＳＲ及びロジック領域ＬＧＣのうち少なくとも一方が設けられていなくてもよい。
【００１１】
図１（ｂ）は、ＤＲＡＭ領域ＤＲのレイアウトを示す平面図である。ＤＲＡＭ領域ＤＲは、複数のメモリセルアレイＤＲＳＬと、周辺回路ＣＲとを有している。メモリセルアレイＤＲＳＬは、詳細を後述するように、キャパシタＣＰ（本図には図示せず）、及びトランジスタＴＲ（本図には図示せず）を有している。トランジスタＴＲは、キャパシタＣＰへの書き込み及び読み出しを行うためのトランジスタである。
【００１２】
図２は、本実施形態に係る半導体装置ＳＤのＤＲＡＭ領域ＤＲの概略を示す回路図である。半導体装置ＳＤは、複数のセルＣＬ、複数のビット線ＢＬ、及び複数のワード線ＷＬを含んでいる。各セルＣＬは、１つのトランジスタＴＲ及び１つキャパシタＣＰによって構成されている。複数のビット線ＢＬは、列（Ｃｏｌｕｍｎ）に沿って並んでいる。複数のワード線ＷＬは、行（Ｒｏｗ）に沿って並んでいる。
【００１３】
各セルＣＬのトランジスタＴＲは、ソース、ドレイン、及びゲートを含んでいる。ソース及びドレインの一方は、キャパシタＣＰを介して接地している。これに対して、ソース及びドレインの他方はビット線ＢＬに接続している。ゲートはワード線ＷＬに接続している。そして複数のセルＣＬは、複数のビット線ＢＬ及び複数のワード線ＷＬに沿って２次元マトリクス状に配列されている。この場合、各セルＣＬが接続しているビット線ＢＬ及びワード線ＷＬの組み合わせが互いに異なる。このため、適当なビット線ＢＬ及びワード線ＷＬの組み合わせを選択することで、所望のセルＣＬの読み出し又は書き込みを行うことができる。
【００１４】
図３は、本実施形態に係る半導体装置ＳＤのＤＲＡＭ領域ＤＲの一部を示す平面図である。図４は、図３のＡ−Ａ´断面図である。図５は、図３のＢ−Ｂ´断面図である。図６は、図３のＣ−Ｃ´断面図である。
【００１５】
図３に示すように、半導体装置ＳＤは、図２と同様に、複数のトランジスタＴＲ、複数のキャパシタＣＰ、複数のビット線ＢＬ、及び複数のワード線ＷＬを含んでいる。さらに半導体装置ＳＤは、基板ＳＵＢ及び配線層ＩＬを含んでいる（図４〜図６）。基板ＳＵＢは、半導体基板である。具体的には、基板ＳＵＢは、例えば、シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である。配線層ＩＬは、基板ＳＵＢ上に形成されている。本図に示す例において、配線層ＩＬは、層間絶縁膜ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４，ＩＬＤ５を含んでいる。層間絶縁膜ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４，ＩＬＤ５は、基板ＳＵＢ側からこの順に並んでいる。層間絶縁膜ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４，ＩＬＤ５は、例えば、シリコン酸化膜（ＳｉＯ２）又はｌｏｗ−ｋ材料（例えば、多孔質シリカ膜）により形成されている。
【００１６】
各ビット線ＢＬは、平面視で第１方向（図３中ｘ軸方向）に延伸している。そして複数のビット線ＢＬは、平面視で第１方向に直交する第２方向（図３中ｘ軸方向と直交するｙ軸方向）に沿って並んでいる。各ワード線ＷＬは、第２方向に延伸している。そして複数のワード線ＷＬは、第１方向に沿って並んでいる。このようにして複数のビット線ＢＬ及び複数のワード線ＷＬは、平面視で格子を構成している。なお、ビット線ＢＬは導電材料（例えば、銅又はアルミニウムといった金属）により形成されている。ワード線ＷＬも同様に導電材料（例えば、ポリシリコン又は金属）により形成されている。さらに詳細を後述するように、複数のビット線ＢＬ及び複数のワード線ＷＬは、基板ＳＵＢ上に位置している（図４〜図６）。そして各ビット線ＢＬは、配線層ＩＬの一部を介して各ワード線ＷＬよりも上側に位置している。
【００１７】
基板ＳＵＢの表面には、複数の活性領域ＡＲが形成されている。さらに基板ＳＵＢの表層にはフィールド酸化膜ＦＯＸ（素子間分離層）が形成されている。フィールド酸化膜ＦＯＸは、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）によって形成されている。フィールド酸化膜ＦＯＸは平面視で各活性領域ＡＲを囲んでいる。これにより、各活性領域ＡＲがフィールド酸化膜ＦＯＸによって互いに分離されている。
【００１８】
各活性領域ＡＲの平面形状は、長手方向及び短手方向を有する島状である。本図に示す例において、各活性領域ＡＲの平面形状は楕円となっている。各活性領域ＡＲの平面形状は、長手方向が同じ方向を向いており、平面視で第１方向（図３中ｘ軸方向）に対して傾いている。そして活性領域ＡＲは、隣り合う２本のワード線ＷＬによって平面視で３つの領域に区分されている。この場合にこれらの３つの領域のうちの中央の領域には、ビット線ＢＬが平面視で重なっている。
【００１９】
活性領域ＡＲとビット線ＢＬが平面視で重なる領域には、コンタクトＢＣＯＮ１，ＢＣＯＮ２が設けられている。コンタクトＢＣＯＮ１は、層間絶縁膜ＩＬＤ１を貫通する接続孔に形成されたコンタクトである。コンタクトＢＣＯＮ２は、層間絶縁膜ＩＬＤ２，ＩＬＤ３を貫通する接続孔に形成されたコンタクトである。活性領域ＡＲは、コンタクトＢＣＯＮ１，ＢＣＯＮ２を介してビット線ＢＬと接続している。
【００２０】
上記した３つの領域のうち両端の領域の各々には、コンタクトＣＣＯＮ１，ＣＣＯＮ２が設けられている。コンタクトＣＣＯＮ１は、層間絶縁膜ＩＬＤ１を貫通する接続孔に形成されたコンタクトである。コンタクトＣＣＯＮ２は、層間絶縁膜ＩＬＤ２を貫通する接続孔に形成されたコンタクトである。活性領域ＡＲは、コンタクトＣＣＯＮ１，ＣＣＯＮ２を介してキャパシタＣＰと接続している。
【００２１】
なお、コンタクトＢＣＯＮ１，ＢＣＯＮ２，ＣＣＯＮ１，ＣＣＯＮ２は、導電材料（例えば、銅又はタングステンといった金属）により形成されている。そして各コンタクト（コンタクトＢＣＯＮ１，ＢＣＯＮ２，ＣＣＯＮ１，ＣＣＯＮ２）の底面及び側面には、バリアメタル膜（例えば、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ））を形成してもよい。
【００２２】
各活性領域ＡＲには、トランジスタＴＲが形成されている。トランジスタＴＲは、ゲート電極ＧＥ、ソース・ドレイン領域ＳＤＲ、ゲート絶縁膜ＧＩ（図４及び図６）、及びサイドウォールＳＷ（図４及び図６）を有している。
【００２３】
詳細には、図３に示すように、ワード線ＷＬの一部がゲート電極ＧＥとなっている。この場合ワード線ＷＬは、平面視で活性領域ＡＲと重なる領域でゲート電極ＧＥとして機能している。これにより、トランジスタＴＲは、活性領域ＡＲが平面視でワード線ＷＬと斜交する領域に形成される。言い換えると、活性領域ＡＲでは、互いに隣り合う２本のワード線ＷＬによって２つのトランジスタＴＲが形成されている。なお、ゲート電極ＧＥ（ワード線ＷＬ）の表面にはシリサイド膜（例えば、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、又はＴｉシリサイド）を形成してもよい。
【００２４】
ソース・ドレイン領域ＳＤＲは、活性領域ＡＲの表面に形成されている。各活性領域ＡＲのソース・ドレイン領域ＳＤＲは、平面視でワード線ＷＬによって３つの領域に区分されている。３つの領域のうち中央のソース・ドレイン領域ＳＤＲは、上記した２つのトランジスタＴＲが共通して使用するソース・ドレイン領域である。そしてこの中央のソース・ドレイン領域ＳＤＲが、コンタクトＢＣＯＮ１，ＢＣＯＮ２を介してビット線ＢＬに電気的に接続している。一方残りの２つのソース・ドレイン領域ＳＤＲは、上記した２つのトランジスタＴＲが別々に使用するソース・ドレイン領域である。そしてこれら２つのソース・ドレイン領域ＳＤＲは、コンタクトＣＣＯＮ１，ＣＣＯＮ２を介して別々のキャパシタＣＰに電気的に接続している。
【００２５】
なお、ソース・ドレイン領域ＳＤＲの表面には、シリサイド膜を形成してもよい。この場合ソース・ドレイン領域ＳＤＲのシリサイド膜は、例えば、ゲート電極ＧＥの表面に形成されるシリサイド膜（例えば、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、又はＴｉシリサイド）と同じ材料により形成される。
【００２６】
各活性領域ＡＲでは、トランジスタＴＲがキャパシタＣＰと接続している。これにより、１つのセルＣＬが構成される。そして上記したように、各活性領域ＡＲには２つのトランジスタＴＲが形成されている。さらにこれら２つのトランジスタＴＲは、別々のキャパシタＣＰと接続している。これにより、各活性領域ＡＲが、２つのセルＣＬを構成している。
【００２７】
基板ＳＵＢの表面では、複数の活性領域ＡＲが平面視で規則的に配列されている。具体的には、各活性領域ＡＲのコンタクトＢＣＯＮ１，ＢＣＯＮ２が、複数のビット線ＢＬ及び後述する複数の傾斜直線の交点上に位置するようになっている。傾斜直線は、複数のビット線ＢＬ及びワード線ＷＬからなる格子の中で互いに隣り合うビット線ＢＬ及び互いに隣り合うワード線ＷＬによって囲まれた領域が角を突き合わせて一列をなしている方向（第３方向：図３中ξ軸方向）に延伸している直線である。互いに隣り合う傾斜直線は、ビット線ＢＬ線と交差している部分が、第１方向（図３中ｘ軸方向）に４本のワード線ＷＬを介して隣り合うようになっている。そして活性領域ＡＲの長手方向は、第１方向（図３中ｘ軸方向）に対する傾きの正負が傾斜直線の傾きと逆になっている。
【００２８】
図４及び図６に示すように、ゲート絶縁膜ＧＩは、基板ＳＵＢ及びワード線ＷＬ（ゲート電極ＧＥ）の間に位置している。ゲート絶縁膜ＧＩは、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ膜）又はｈｉｇｈ−ｋ材料（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）又は窒素添加ハフニウムシリケート膜）により形成されている。
【００２９】
図４及び図６に示すように、サイドウォールＳＷは、ワード線ＷＬ（ゲート電極ＧＥ）の側面に形成されている。サイドウォールＳＷは、例えば、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）により形成されている。
【００３０】
図５及び図６に示すように、ビット線ＢＬは配線層ＩＬの一部を介して基板ＳＵＢの上方に形成されている。具体的には、層間絶縁膜ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４が基板ＳＵＢ側からこの順に並んでいる。そしてビット線ＢＬは層間絶縁膜ＩＬＤ４に形成されている。この場合にビット線ＢＬは、層間絶縁膜ＩＬＤ３の表面上に位置している。
【００３１】
ビット線ＢＬは、分離絶縁膜ＤＩＦ１（第１分離絶縁膜）によって覆われている。分離絶縁膜ＤＩＦ１は、層間絶縁膜ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４と異なる材料（例えば、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、又はシリコン炭窒化膜（ＳｉＣＮ））により形成されている。分離絶縁膜ＤＩＦ１は、ビット線ＢＬと同様、第１方向（図３中ｘ軸方向）に延伸している。そして複数の分離絶縁膜ＤＩＦ１が、ビット線ＢＬと同様、第２方向（図３中ｙ軸方向）に沿って並んでいる。
【００３２】
分離絶縁膜ＤＩＦ１の上面及び側面は、ビット線ＢＬの上面及び側面にそれぞれほぼ沿った形状となっている。そして本図に示す例では、分離絶縁膜ＤＩＦ１は、ビット線ＢＬの上面を覆う部分の膜厚がビット線ＢＬの側面を覆う部分の膜厚よりも厚い。
【００３３】
本図に示す例では、分離絶縁膜ＤＩＦ１の上面が、層間絶縁膜ＩＬＤ４の表面と揃っている。言い換えると、分離絶縁膜ＤＩＦ１の上面が、層間絶縁膜ＩＬＤ４の表面との間に段差を有さず、層間絶縁膜ＩＬＤ４の表面と滑らかに繋がっている。さらに言い換えると、層間絶縁膜ＩＬＤ４の表面が、分離絶縁膜ＤＩＦ１の上面が露出するまで削られている。
【００３４】
図５及び図６に示すように、配線層ＩＬは、凹部ＲＥＣを含んでいる。具体的には、凹部ＲＥＣは、層間絶縁膜ＩＬＤ４（第１層間絶縁膜）の表面に開口を有している。そして凹部ＲＥＣには、キャパシタＣＰが形成されている。本図に示す例において凹部ＲＥＣは、層間絶縁膜ＩＬＤ４，ＩＬＤ３を貫通している。そして凹部ＲＥＣの底部は、コンタクトＣＣＯＮ２（層間絶縁膜ＩＬＤ２に形成されているコンタクト）に達している。なお、凹部ＲＥＣが貫通する層間絶縁膜の数は本図に示す例（層間絶縁膜ＩＬＤ３，ＩＬＤ４の２つ）に限定されるものではない。例えば、凹部ＲＥＣは３つ以上の層間絶縁膜を貫通していてもよい。
【００３５】
図３に示すように、凹部ＲＥＣは、溝ＴＲＥの一部である。溝ＴＲＥは、凹部ＲＥＣと同様、層間絶縁膜ＩＬＤ４に開口を有している。そして溝ＴＲＥは、平面視で上記した第３方向（図３中ξ軸方向）に沿って並んだ複数のコンタクトＣＣＯＮ１，ＣＣＯＮ２を通過する直線状に延伸している。そして複数の溝ＴＲＥが、第４方向（図３中ξ軸方向に直交するη軸方向）に沿って並んでいる。この場合に溝ＴＲＥは、分離絶縁膜ＤＩＦ１と交差している。そして溝ＴＲＥは、分離絶縁膜ＤＩＦ１が形成されている部分で分断されている。このようにして互いに隣り合う分離絶縁膜ＤＩＦ１の間で、溝ＴＲＥが凹部ＲＥＣとなっている。なお本図に示す例において、溝ＴＲＥの平面形状は長尺状である。このため、凹部ＲＥＣの平面形状は平行四辺形となっている。
【００３６】
詳細を後述するように、各凹部ＲＥＣは、分離絶縁膜ＤＩＦ１をハードマスクとして利用して自己整合的に形成されている。言い換えると、第３方向（図３中ξ軸方向）に互いに隣り合う凹部ＲＥＣは、リソグラフィを要することなく、分離絶縁膜ＤＩＦ１によって分断することができる。この場合、第３方向（図３中ξ軸方向）に互いに隣り合う凹部ＲＥＣは、第３方向（図３中ξ軸方向）に互いに対向する側面の少なくとも一部が分離絶縁膜ＤＩＦ１によって形成される。これにより、各凹部ＲＥＣを第３方向（図３中ξ軸方向）に沿って効果的に分離することができる。
【００３７】
さらに本図に示す例では、異なる溝ＴＲＥによって形成された凹部ＲＥＣが平面視でビット線ＢＬ（分離絶縁膜ＤＩＦ１）を介して隣り合う領域（例えば図３）が存在する。本実施形態によれば、このような凹部ＲＥＣも、分離絶縁膜ＤＩＦ１を用いて効果的に分離することができる。
【００３８】
図５及び図６に示すように、キャパシタＣＰは、下部電極ＬＥ、キャパシタ絶縁膜ＣＩ、及び上部電極ＵＥを含んでいる。キャパシタＣＰは、凹部ＲＥＣに形成されている。上記したように、凹部ＲＥＣの平面形状は平行四辺形である。このためキャパシタＣＰの平面形状も平行四辺形となる。
【００３９】
下部電極ＬＥは、凹部ＲＥＣの底面及び側面に沿って形成されている。なお、下部電極ＬＥには異なる凹部ＲＥＣのキャパシタＣＰごとに異なる電位を印加することができるようにする必要がある。このため、下部電極ＬＥは、凹部ＲＥＣの内部にのみ形成されている。言い換えると、下部電極ＬＥが異なる凹部ＲＥＣを跨って形成されていない。
【００４０】
キャパシタ絶縁膜ＣＩは、凹部ＲＥＣの内部で下部電極ＬＥを覆い、凹部ＲＥＣの外部で分離絶縁膜ＤＩＦ１を覆っている。具体的には、キャパシタ絶縁膜ＣＩは、凹部ＲＥＣの内部で下部電極ＬＥよりも内側し、凹部ＲＥＣの底面及び側面に沿って形成されている。さらにキャパシタ絶縁膜ＣＩは、互いに隣り合うキャパシタＣＰを跨って形成されている。このようにして複数のキャパシタＣＰに共通のキャパシタ絶縁膜ＣＩが形成されている。
【００４１】
上部電極ＵＥは、キャパシタ絶縁膜ＣＩを覆っている。具体的には、上部電極ＵＥは、凹部ＲＥＣの内部でキャパシタ絶縁膜ＣＩよりも内側に位置し、凹部ＲＥＣの底面及び側面に沿って形成されている。さらに上部電極ＵＥは、互いに隣り合うキャパシタＣＰを跨って形成されている。
【００４２】
上部電極ＵＥ上には、導電膜ＰＬが互いに隣り合うキャパシタＣＰを跨って形成されている。本図に示す例では、導電膜ＰＬの一部が、凹部ＲＥＣの内部で上部電極ＵＥよりも内側に位置し、凹部ＲＥＣに埋め込まれている。導電膜ＰＬは、層間絶縁膜ＩＬＤ５に覆われている。そして導電膜ＰＬは、コンタクト（不図示）を介して層間絶縁膜ＩＬＤ５上の配線（不図示）と接続されている。そしてこの配線から特定の電位（例えば、接地電位）が導電膜ＰＬに印加される。これにより、導電膜ＰＬを介して各キャパシタＣＰの上部電極ＵＥにこの電位を印加することができる。
【００４３】
なお、下部電極ＬＥ及び上部電極ＵＥは、例えば、高融点の金属（例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、又は窒化チタン（ＴｉＮ））により形成されている。キャパシタ絶縁膜ＣＩは、例えば、ｈｉｇｈ−ｋ材料（例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ））により形成されている。導電膜ＰＬは、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、又はアルミニウム（Ａｌ）を含む材料により形成されている。
【００４４】
次に、半導体装置ＳＤの製造方法について説明する。図７〜図１７は、図３〜図６に示した半導体装置ＳＤの製造方法を説明するための図である。なお、本図の左側部分及び中央部分は、それぞれ図３のＡ−Ａ´断面図及びＢ−Ｂ´断面図に相当する。なお、本図の右側部分には、説明のためロジック領域ＬＧＣの断面図も示している。
【００４５】
まず、図７に示すように、基板ＳＵＢにフィールド酸化膜ＦＯＸを形成する。フィールド酸化膜ＦＯＸは、例えば、ＳＴＩ又はＬＯＣＯＳにより形成される。これにより、基板ＳＵＢの表面に複数の活性領域ＡＲ（図３）が規定される。
【００４６】
次いで、パターニングにより、ゲート絶縁膜ＧＩ及びゲート電極ＧＥ（ワード線ＷＬ）を基板ＳＵＢ上に形成する。次いで、基板ＳＵＢ上に絶縁膜を形成する。これにより、ゲート電極ＧＥ（ワード線ＷＬ）がこの絶縁膜により覆われる。次いで、この絶縁膜をエッチバックする。これによりサイドウォールＳＷが形成される。
【００４７】
次いで、基板ＳＵＢの表面に不純物をドープする。これにより、ソース・ドレイン領域ＳＤＲが形成される。次いで、ゲート電極ＧＥ（ワード線ＷＬ）の表面及びソース・ドレイン領域ＳＤＲの表面にシリサイド膜（不図示）を形成する。これにより、トランジスタＴＲが形成される。
【００４８】
次いで、基板ＳＵＢの上に層間絶縁膜ＩＬＤ１を形成する。層間絶縁膜ＩＬＤ１によってトランジスタＴＲが覆われる。そして層間絶縁膜ＩＬＤ１に接続孔を形成する。次いで、ＤＲＡＭ領域ＤＲでは、この接続孔にコンタクトＣＣＯＮ１，ＢＣＯＮ１を形成する。コンタクトＣＣＯＮ１，ＢＣＯＮ１は、ＤＲＡＭ領域ＤＲのソース・ドレイン領域ＳＤＲに接続する。一方ロジック領域ＬＧＣでは、この接続孔にコンタクトＣＯＮ１を形成する。コンタクトＣＯＮ１は、ロジック領域ＬＧＣのトランジスタＴＲのソース・ドレイン領域ＳＤＲに接続する。
【００４９】
次いで、図８に示すように、層間絶縁膜ＩＬＤ１上に層間絶縁膜ＩＬＤ２を形成する。そして層間絶縁膜ＩＬＤ２に接続孔を形成する。次いで、ＤＲＡＭ領域ＤＲにおいてこの接続孔にコンタクトＣＣＯＮ２を形成する。コンタクトＣＣＯＮ２はコンタクトＣＣＯＮ１と接続する。
【００５０】
次いで、図９に示すように、層間絶縁膜ＩＬＤ２上に層間絶縁膜ＩＬＤ３を形成する。そして層間絶縁膜ＩＬＤ３に接続孔を形成する。この接続孔は、層間絶縁膜ＩＬＤ３だけでなく、層間絶縁膜ＩＬＤ２も貫通する。そしてＤＲＡＭ領域ＤＲではこの接続孔にコンタクトＢＣＯＮ２を形成する。コンタクトＢＣＯＮ２はコンタクトＢＣＯＮ１と接続する。一方ロジック領域ＬＧＣではこの接続孔にコンタクトＣＯＮ２を形成する。コンタクトＣＯＮ２はコンタクトＣＯＮ１と接続する。
【００５１】
次いで、図１０に示すように、層間絶縁膜ＩＬＤ３上に、導電膜ＢＣＦ及び絶縁膜ＤＩＦ１１を形成する。導電膜ＢＣＦは、ビット線ＢＬとなる導電膜である。絶縁膜ＤＩＦ１１は、分離絶縁膜ＤＩＦ１となる絶縁膜である。
【００５２】
次いで、図１１に示すように、リソグラフィによって導電膜ＢＣＦ及び絶縁膜ＤＩＦ１１をパターニングする。これにより、導電膜ＢＣＦは、ＤＲＡＭ領域ＤＲにおいてビット線ＢＬとなる。一方、ロジック領域ＬＧＣでは、導電膜ＢＣＦ及び絶縁膜ＤＩＦ１１は除去される。そして絶縁膜ＤＩＦ１１は、ビット線ＢＬの上面にのみ位置するようになる。言い換えると、この段階ではビット線ＢＬの側面は露出している。
【００５３】
次いで、図１２に示すように、層間絶縁膜ＩＬＤ２上に絶縁膜ＤＩＦ１２を形成する。絶縁膜ＤＩＦ１２は、分離絶縁膜ＤＩＦ１となる絶縁膜である。絶縁膜ＤＩＦ１２は、ビット線ＢＬ及び絶縁膜ＤＩＦ１１を覆う。この場合、絶縁膜ＤＩＦ１２は、複数のビット線ＢＬを跨って形成されている。
【００５４】
次いで、図１３に示すように、エッチバックにより絶縁膜ＤＩＦ１２を除去する。これにより、ＤＲＡＭ領域ＤＲでは、絶縁膜ＤＩＦ１２がビット線ＢＬごとに分離される。一方ロジック領域ＬＧＣでは、絶縁膜ＤＩＦ１２は除去される。このようにしてＤＲＡＭ領域ＤＲでは、絶縁膜ＤＩＦ１１，ＤＩＦ１２によって分離絶縁膜ＤＩＦ１が形成される。そして分離絶縁膜ＤＩＦ１は、平面視でビット線ＢＬに沿った線状の形状となる（図３）。さらにこの場合、ビット線ＢＬの側面は、分離絶縁膜ＤＩＦ１（絶縁膜ＤＩＦ１２）によって覆われる。なお本図では、説明のため、絶縁膜ＤＩＦ１１，ＤＩＦ１２の界面を図示していない。しかしながら、実際の分離絶縁膜ＤＩＦ１には、絶縁膜ＤＩＦ１１，ＤＩＦ１２の界面が存在する。
【００５５】
次いで、図１４に示すように、層間絶縁膜ＩＬＤ３上に層間絶縁膜ＩＬＤ４を形成する。次いで、層間絶縁膜ＩＬＤ４の表面を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化する。これにより、層間絶縁膜ＩＬＤ４の表面が、分離絶縁膜ＤＩＦ１の上面が露出するまで削られる。この場合、層間絶縁膜ＩＬＤ４の表面と分離絶縁膜ＤＩＦ１の上面は、段差を介さず、滑らかに繋がる。
【００５６】
次いで、図１５に示すように、リソグラフィ及びドライエッチングによって、層間絶縁膜ＩＬＤ４に溝ＴＲＥを形成する。具体的には、層間絶縁膜ＩＬＤ４の表面上にレジスト膜（不図示）を形成する。そしてリソグラフィによってレジスト膜に開口を形成する。この開口の平面形状は、第３方向（図３のξ軸方向）に沿って延伸した長尺状である。そしてこの開口は、平面視で分離絶縁膜ＤＩＦ１が形成される部分で途切れることなく、複数の分離絶縁膜ＤＩＦ１と交差している、さらにこの開口は、平面視で、第３方向に沿って並んだ複数のコンタクトＣＣＯＮ１，ＣＣＯＮ２を内側に含んでいる。
【００５７】
そして例えばフッ素原子を含むガス（例えば、ＣＦ４ガス）を用いて、層間絶縁膜ＩＬＤ４をドライエッチングする。これにより、層間絶縁膜ＩＬＤ４の表面に、溝ＴＲＥが形成される。この場合分離絶縁膜ＤＩＦ１は、層間絶縁膜ＩＬＤ４，ＩＬＤ３に対してハードマスクとして機能する。このため溝ＴＲＥは、平面視で互いに隣り合う分離絶縁膜ＤＩＦ１の間にのみ形成される。そしてこのように部分的に形成された溝ＴＲＥが、凹部ＲＥＣとなる。言い換えると、凹部ＲＥＣは自己整合的に形成される。
【００５８】
詳細には、分離絶縁膜ＤＩＦ１は、層間絶縁膜ＩＬＤ４，ＩＬＤ３がエッチングされる場合に全く又はほとんどエッチングされない材料により形成されている。言い換えると、分離絶縁膜ＤＩＦ１に対する層間絶縁膜ＩＬＤ４，ＩＬＤ３の選択比（エッチング選択比）が大きくなるようになっている。例えば、層間絶縁膜ＩＬＤ４，ＩＬＤ３がシリコン酸化膜（ＳｉＯ２）である場合、分離絶縁膜ＤＩＦ１はシリコン窒化膜（ＳｉＮ）又はシリコン酸窒化膜（ＳｉＯＮ）により形成される。
【００５９】
次いで、図１６に示すように、下部電極ＬＥ、キャパシタ絶縁膜ＣＩ、及び上部電極ＵＥを形成する。これにより、キャパシタＣＰが形成される。次いで、導電膜ＰＬをＤＲＡＭ領域ＤＲに形成する。
【００６０】
次いで、図１７に示すように、層間絶縁膜ＩＬＤ４上に層間絶縁膜ＩＬＤ５を形成する。そしてロジック領域ＬＧＣにおいて、層間絶縁膜ＩＬＤ５に接続孔を形成する。この接続孔は、層間絶縁膜ＩＬＤ５だけでなく層間絶縁膜ＩＬＤ４も貫通する。そしてこの接続孔にコンタクトＣＯＮ３を形成する。コンタクトＣＯＮ３はコンタクトＣＯＮ２（層間絶縁膜ＩＬＤ２，ＩＬＤ３に形成されているコンタクト）に接続する。なお、導電膜ＰＬ及びコンタクトＣＯＮ３は、例えば、層間絶縁膜ＩＬＤ５上の層間絶縁膜（不図示）に形成された配線（不図示）を介して接続することができる。以上のようにして、半導体装置ＳＤが製造される。
【００６１】
なお、本図に示す例において、ロジック領域ＬＧＣは、凹部ＲＥＣが貫通する層間絶縁膜（層間絶縁膜ＩＬＤ３，ＩＬＤ４）にコンタクト（コンタクトＣＯＮ２，ＣＯＮ３）のみを有しているが、ロジック領域ＬＧＣの構造はこれに限定されるものではない。例えば、ロジック領域ＬＧＣは、凹部ＲＥＣが貫通する各層間絶縁膜に、平面視で線状に延伸している配線及びこの配線の底面に接続するコンタクト（ビア）を有していてもよい。このような配線及びコンタクトは、例えば、デュアルダマシンにより形成される。
【００６２】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、層間絶縁膜ＩＬＤ４，ＩＬＤ３に凹部ＲＥＣを形成する場合、分離絶縁膜ＤＩＦ１が層間絶縁膜ＩＬＤ４，ＩＬＤ３に対してハードマスクとして機能する。これにより、凹部ＲＥＣは自己整合的に形成される。結果、平面視で分離絶縁膜ＤＩＦ１を介して互いに隣り合う凹部ＲＥＣ（キャパシタＣＰ）を効果的に分離することができる。そして分離絶縁膜ＤＩＦ１の形状は凹部ＲＥＣの形成の際に崩れにくい。これによりキャパシタＣＰの下部電極ＬＥが、分離絶縁膜ＤＩＦ１を介して互いに隣り合う凹部ＲＥＣを跨って形成されることが効果的に防止される。このため、分離絶縁膜ＤＩＦ１を介して互いに隣り合うキャパシタＣＰの下部電極ＬＥが短絡することが効果的に防止される。
【００６３】
さらに本実施形態によれば、分離絶縁膜ＤＩＦ１がビット線ＢＬを覆っている。この場合分離絶縁膜ＤＩＦ１を形成するためのリソグラフィ及びビット線ＢＬを形成するためのリソグラフィを別々に行う必要がなくなる。具体的には、図１１に示したように、絶縁膜ＤＩＦ１１（分離絶縁膜ＤＩＦ１）及びビット線ＢＬは、１回のリソグラフィで一括に形成される（なお、ビット線ＢＬの側面を覆う分離絶縁膜ＤＩＦ１（絶縁膜ＤＩＦ１２）は、図１３に示したようにエッチバックにより形成されている。このため、絶縁膜ＤＩＦ１２の形成にはリソグラフィが必要ない。）。これにより、リソグラフィ工程の数が増大することが防止される。
【００６４】
さらに本実施形態によれば、分離絶縁膜ＤＩＦ１は、互いに隣り合う凹部ＲＥＣを分断する機能を果たしているとともに、ビット線ＢＬを覆う機能を果たしている。この場合、ビット線ＢＬが、分離絶縁膜ＤＩＦ１とともに、配線層ＩＬの厚さ方向に垂直な方向から見て凹部ＲＥＣと重なる領域に位置するようになる。
【００６５】
（変形例１）
図１８は、変形例１に係る半導体装置ＳＤのＤＲＡＭ領域ＤＲの一部を示す平面図であり、実施形態の図３に対応する。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
【００６６】
本変形例では、分離絶縁膜ＤＩＦ１が、平面視で分離絶縁膜ＤＩＦ１の側面から突出した凸部ＤＣＶを有している。そして凸部ＤＣＶは、第３方向（図中ξ軸方向）から見て、少なくとも一部が凹部ＲＥＣと重なっている。詳細には、ビット線ＢＬが側面に複数の凸部ＢＣＶを有している。そして上記したように分離絶縁膜ＤＩＦ１はビット線ＢＬを覆っている。この場合分離絶縁膜ＤＩＦ１の平面形状はビット線ＢＬの平面形状に沿って変化する。これにより、凸部ＤＣＶが凸部ＢＣＶにしたがって形成される。
【００６７】
本変形例によれば、凹部ＲＥＣにキャパシタＣＰが形成される場合、キャパシタＣＰは、凸部ＤＣＶがない場合と比較して側面の表面積が大きくなる。これにより、キャパシタＣＰは、凸部ＤＣＶがない場合と比較してより大きな静電容量を得ることができる。
【００６８】
（変形例２）
図１９は、変形例２に係る半導体装置ＳＤのＤＲＡＭ領域ＤＲの一部を示す平面図であり、変形例１の図１８に対応する。本変形例に係る半導体装置ＳＤは、以下の点を除いて、変形例１に係る半導体装置ＳＤと同様の構成である。
【００６９】
本変形例では、凸部ＤＣＶは、平面視で凹部ＲＥＣの互いに交わる内側面によって形成される角のうち鋭角に交わる角を面取りするように位置している。これにより、平面視で凹部ＲＥＣ（キャパシタＣＰ）の内側面の複数の角のうち鋭角に交わる角の鋭さを緩やかなものにすることができる。角度の鋭い角では電界が集中しやすい。そしてこのように電界が集中する領域では、電流のリークが生じやすい。これに対して本変形例によれば、このような電界集中を抑制することができる。
【００７０】
本図に示す例では、凸部ＢＣＶ（凸部ＤＣＶ）が、分離絶縁膜ＤＩＦ１から離れるにしたがって幅が狭くなる平面形状を有している。そして凸部ＢＣＶ（凸部ＤＣＶ）の先端の角が、平面視で凹部ＲＥＣの外側に位置している。このようにして、平面視で凹部ＲＥＣの互いに交わる内側面によって形成される角のうち鋭角に交わる角が面取りされている。そしてこの場合、凸部ＤＣＶの側面と凹部ＲＥＣの内側面が交わっている角が平面視で鈍角になっていることが好ましい。この場合、電界集中の抑制をさらに効果的に実現することができる。なお、凸部ＢＣＶ（凸部ＤＣＶ）の平面形状は本図に示す例に限定されるものではない。
【００７１】
（変形例３）
図２０は、変形例３に係る半導体装置ＳＤのＤＲＡＭ領域ＤＲの一部を示す平面図であり、実施形態の図３に対応する。図２１は、図２０のＡ−Ａ´断面図である。図２２は、図２０のＢ−Ｂ´断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
【００７２】
本変形例では、分離絶縁膜ＤＩＦ１は、複数の延伸部ＥＸＴ及び複数の接続部ＣＮＣからなる。延伸部ＥＸＴは、平面視で第１方向（図２０中ｘ軸方向）に延伸している。そして複数の延伸部ＥＸＴが、第２方向（図２０中ｙ軸方向）に沿って並んでいる。接続部ＣＮＣは、互いに隣り合う延伸部ＥＸＴを繋いでいる。そして複数の接続部ＣＮＣが、互いに隣り合う接続部ＣＮＣの間で第１方向（図２０中ｘ軸方向）に沿って並べられている。
【００７３】
図２１及び図２２に示すように、配線層ＩＬは、凹部ＲＥＣを含んでいる。凹部ＲＥＣには、キャパシタＣＰが形成される。凹部ＲＥＣは、層間絶縁膜ＩＬＤ４の表面に開口を有している。そして複数の凹部ＲＥＣが、複数の延伸部ＥＸＴ及び複数の接続部ＣＮＣ（分離絶縁膜ＤＩＦ１）によって互いに分断されている。そしてこれら複数の凹部ＲＥＣは、第１方向（図２０中ｘ軸方向）に沿った複数の直線及び第３方向（図２０中ξ軸方向）に沿った複数の直線からなる斜交格子の各格子点上に各凹部ＲＥＣが位置するように配列されている。さらにこの場合、複数の凹部ＲＥＣは、平面視で複数のコンタクトＣＣＯＮ１，ＣＣＯＮ２それぞれに対応して設けられている。なお本図に示す例では、凹部ＲＥＣの平面形状は矩形である。
【００７４】
詳細には、図２０に示すように、ビット線ＢＬが、側面に凸部ＢＣＶを有している。凸部ＢＣＶは、隣接するビット線ＢＬに接していない。このため、互いに隣り合うビット線ＢＬが凸部ＢＣＶを介して接続することはない。一方、凸部ＢＣＶは、接続部ＣＮＣ（分離絶縁膜ＤＩＦ１の一部）が互いに隣り合う延伸部ＥＸＴ（分離絶縁膜ＤＩＦ１の一部）を繋ぐ程度に、ビット線ＢＬの側面から突出している。すなわち、分離絶縁膜ＤＩＦ１の平面形状は、ビット線ＢＬの平面形状にほぼ沿ったものとなる。このため、凸部ＢＣＶの先端とこれに隣接するビット線ＢＬの間の距離がある程度近い場合、接続部ＣＮＣ（分離絶縁膜ＤＩＦ１）が互いに隣り合う延伸部ＥＸＴを繋ぐことができる。具体的には、凸部ＢＣＶの先端とこれに隣接するビット線ＢＬが、ビット線ＢＬの上面に形成される分離絶縁膜ＤＩＦ１の膜厚と同じ値程度から２倍程度の距離を置いて対向するようになっている。
【００７５】
本変形例によれば、分離絶縁膜ＤＩＦ１（接続部ＣＮＣ及び延伸部ＥＸＴ）が形成されている状態で層間絶縁膜ＩＬＤ４の表面全体にドライエッチングを適用すれば、複数の凹部ＲＥＣを形成することができる。言い換えると、複数の凹部ＲＥＣを分断するためのリソグラフィ（レジスト膜の形成）が必要なくなる。
【００７６】
さらに本変形例によれば、凹部ＲＥＣの平面形状を矩形にすることができる。この場合、凹部ＲＥＣの平面形状には、電界が集中しやすい鋭角な角がなくなる。これにより、キャパシタＣＰ（凹部ＲＥＣ）の側面で電界が集中することを抑制することができる。
【００７７】
（変形例４）
図２３は、変形例４に係る半導体装置ＳＤの断面図であり、実施形態の図５に対応する。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
【００７８】
本変形例では、ビット線ＢＬが、キャパシタＣＰ（凹部ＲＥＣ）よりも下層に位置している。具体的には、ビット線ＢＬは、層間絶縁膜ＩＬＤ２に位置している。より詳細には、ビット線ＢＬは、層間絶縁膜ＩＬＤ１の表面上に位置し、層間絶縁膜ＩＬＤ２よって覆われている。そして本変形例では、分離絶縁膜ＤＩＦ１が、配線ＷＲを覆っている。言い換えると、実施形態でビット線ＢＬが形成されていた領域に、配線ＷＲがビット線ＢＬに代わって形成されている。配線ＷＲは、ビット線ＢＬと異なる配線である。言い換えると、配線ＷＲは、コンタクトを介してトランジスタＴＲのソース・ドレイン領域ＳＤＲと直接接続していない配線である。そして配線ＷＲは、例えば、ＤＲＡＭ領域ＤＲの回路を構成している。
【００７９】
本変形例においても、実施形態と同様、平面視で分離絶縁膜ＤＩＦ１を介して互いに隣り合う凹部ＲＥＣを効果的に分離することができる。なお、ビット線ＢＬが形成される層は本図に示す例（キャパシタＣＰの下層）に限定されるものではない。例えば、ビット線ＢＬは、キャパシタＣＰの上層に形成されていてもよい。
【００８０】
（変形例５）
図２４は、変形例５に係る半導体装置ＳＤの断面図であり、変形例４の図２３に対応する。本変形例に係る半導体装置ＳＤは、以下の点を除いて、変形例４に係る半導体装置ＳＤと同様の構成である。
【００８１】
本変形例では、分離絶縁膜ＤＩＦ１がいかなる配線（例えば、ビット線ＢＬ）も覆っていない。言い換えると、本変形例では、分離絶縁膜ＤＩＦ１は、配線を被覆する機能を果たしていない。この場合であっても、変形例４（実施形態）と同様、平面視で分離絶縁膜ＤＩＦ１を介して互いに隣り合う凹部ＲＥＣを効果的に分離することができる。
【００８２】
（変形例６）
図２５は、変形例６に係る半導体装置ＳＤのＤＲＡＭ領域ＤＲの一部を示す平面図であり、実施形態の図３に対応する。図２６は、図２５のＡ−Ａ´断面図である。図２７は、図２５のＢ−Ｂ´断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
【００８３】
本変形例では、層間絶縁膜ＩＬＤ４（分離絶縁膜ＤＩＦ１が形成されている層間絶縁膜）の上に層間絶縁膜ＩＬＤ５（第２層間絶縁膜）が形成されている。そして層間絶縁膜ＩＬＤ５上には、分離絶縁膜ＤＩＦ２（第２分離絶縁膜）が形成されている。分離絶縁膜ＤＩＦ２は、第３方向（図２５中ξ軸方向）に延伸し、平面視で分離絶縁膜ＤＩＦ１と斜交している。そして複数の分離絶縁膜ＤＩＦ２が第４方向（図２５中η軸方向）に沿って並んでいる。そして複数の凹部ＲＥＣが複数の分離絶縁膜ＤＩＦ１及び複数の分離絶縁膜ＤＩＦ２によって平面視で互いに分離されている。
【００８４】
詳細には、図２６及び図２７に示すように、配線層ＩＬは、配線ＷＲを含んでいる。配線ＷＲは層間絶縁膜ＩＬＤ５の表面上に位置している。配線ＷＲは、ビット線ＢＬと異なる配線であり、例えば、ＤＲＡＭ領域ＤＲの回路を構成している。配線ＷＲは、平面視で第３方向（図２５中ξ軸方向）に延伸している。そして配線ＷＲは、第４方向（図２５中η軸方向）に沿って等間隔に並んでいる。そして互いに隣り合う配線ＷＲの間には、第３方向（図２５中ξ軸方向）に沿って並んでいるコンタクトＣＣＯＮ１，ＣＣＯＮ２の一列が位置している。
【００８５】
図２６及び図２７に示すように、分離絶縁膜ＤＩＦ２は、配線ＷＲを覆っている。これにより、分離絶縁膜ＤＩＦ２の平面形状は、配線ＷＲの平面形状に沿ったものとなる。分離絶縁膜ＤＩＦ２は、層間絶縁膜ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４，ＩＬＤ５と異なる材料（例えば、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、又はシリコン炭窒化膜（ＳｉＣＮ））により形成されている。言い換えると、分離絶縁膜ＤＩＦ２は、分離絶縁膜ＤＩＦ１と同様、層間絶縁膜ＩＬＤ３，ＩＬＤ４，ＩＬＤ５に対してハードマスクとして機能する。なお、分離絶縁膜ＤＩＦ２は、キャパシタ絶縁膜ＣＩ、上部電極ＵＥ、及び導電膜ＰＬによって覆われている。そして導電膜ＰＬは層間絶縁膜ＩＬＤ６によって覆われている。
【００８６】
図２８〜図２９は、図２５〜図２７に示した半導体装置ＳＤを製造する方法を説明するための図である。本図は、図２５のＢ−Ｂ´断面図に相当する。本変形例に係る半導体装置ＳＤを製造する方法について説明する。
【００８７】
まず、実施形態と同様にして、層間絶縁膜ＩＬＤ４に、ビット線ＢＬ及び分離絶縁膜ＤＩＦ１を形成する。ビット線ＢＬ及び分離絶縁膜ＤＩＦ１を形成するまでの工程は、実施形態と同様である。次いで、図２８に示すように、層間絶縁膜ＩＬＤ４上に層間絶縁膜ＩＬＤ５を形成する。次いで、層間絶縁膜ＩＬＤ５上に配線ＷＲ及び分離絶縁膜ＤＩＦ２を形成する。配線ＷＲ及び分離絶縁膜ＤＩＦ２の形成方法は、ビット線ＢＬ及び分離絶縁膜ＤＩＦ１の形成方法と同様である。
【００８８】
次いで、図２９に示すように、層間絶縁膜ＩＬＤ３，ＩＬＤ４，ＩＬＤ５をドライエッチングする。この工程では、層間絶縁膜ＩＬＤ５の表面にレジスト膜を形成せず、層間絶縁膜ＩＬＤ３，ＩＬＤ４，ＩＬＤ５を直接ドライエッチングする。この場合、分離絶縁膜ＤＩＦ１，ＤＩＦ２が層間絶縁膜ＩＬＤ３，ＩＬＤ４，ＩＬＤ５に対してハードマスクとして機能する。これにより、層間絶縁膜ＩＬＤ５は、平面視で分離絶縁膜ＤＩＦ２と重なっていない領域が除去される。このため、層間絶縁膜ＩＬＤ５は、分離絶縁膜ＤＩＦ２の下にのみ残る。そして層間絶縁膜ＩＬＤ３，ＩＬＤ４は、平面視で分離絶縁膜ＤＩＦ１，ＤＩＦ２と重なっていない領域が除去される。これにより、複数の凹部ＲＥＣが層間絶縁膜ＩＬＤ３，ＩＬＤ４に形成される。
【００８９】
次いで、実施形態と同様にして、下部電極ＬＥ、キャパシタ絶縁膜ＣＩ、及び上部電極ＵＥを形成してキャパシタＣＰを形成する。この場合、下部電極ＬＥは、凹部ＲＥＣの内側にのみ位置している。これに対してキャパシタ絶縁膜ＣＩ及び上部電極ＵＥは、互いに隣り合う凹部ＲＥＣを跨いで形成される。この場合、分離絶縁膜ＤＩＦ２がキャパシタ絶縁膜ＣＩ及び上部電極ＵＥによって覆われる。次いで、実施形態と同様にして導電膜ＰＬを形成する。このようにして本変形例に係る半導体装置ＳＤが製造される。
【００９０】
本変形例によれば、分離絶縁膜ＤＩＦ１，ＤＩＦ２が形成されている状態で層間絶縁膜ＩＬＤ５の表面全体にドライエッチングを適用すれば、複数の凹部ＲＥＣを形成することができる。言い換えると、複数の凹部ＲＥＣを分断するためのリソグラフィ（レジスト膜の形成）が必要なくなる。
【００９１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９２】
ＡＲ  活性領域
ＢＣＦ  導電膜
ＢＣＯＮ１ コンタクト
ＢＣＯＮ２ コンタクト
ＢＣＶ  凸部
ＢＬ  ビット線
ＣＣＯＮ１ コンタクト
ＣＣＯＮ２ コンタクト
ＣＩ  キャパシタ絶縁膜
ＣＬ  セル
ＣＮＣ  接続部
ＣＯＮ１ コンタクト
ＣＯＮ２ コンタクト
ＣＯＮ３ コンタクト
ＣＰ  キャパシタ
ＣＲ  周辺回路
ＤＣＶ  凸部
ＤＩＦ１ 分離絶縁膜
ＤＩＦ１１ 絶縁膜
ＤＩＦ１２ 絶縁膜
ＤＩＦ２ 分離絶縁膜
ＤＲ  ＤＲＡＭ領域
ＤＲＳＬ メモリセルアレイ
ＥＸＴ  延伸部
ＦＯＸ  フィールド酸化膜
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬ  配線層
ＩＬＤ１ 層間絶縁膜
ＩＬＤ２ 層間絶縁膜
ＩＬＤ３ 層間絶縁膜
ＩＬＤ４ 層間絶縁膜
ＩＬＤ５ 層間絶縁膜
ＩＬＤ６ 層間絶縁膜
ＬＥ  下部電極
ＬＧＣ  ロジック領域
ＰＬ  導電膜
ＲＥＣ  凹部
ＳＤ  半導体装置
ＳＤＲ  ソース・ドレイン領域
ＳＲ  ＳＲＡＭ領域
ＳＵＢ  基板
ＳＷ  サイドウォール
ＴＲ  トランジスタ
ＴＲＥ  溝
ＵＥ  上部電極
ＷＬ  ワード線
ＷＲ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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