(57)【要約】【課題】ステッピングモータの対をなす巻線に相補的に駆動電圧を印加する複数のパワーＭＯＳ-ＦＥＴの、前記ステッピングモータからの負電流に起因する誤動作を防止することのできるステッピングモータ駆動装置を提供する。【解決手段】ステッピングモータの対をなす巻線に相補的に駆動電圧を印加する複数のＭＯＳ-ＦＥＴの各ゲートにそれぞれ相補的に印加する入力パルス信号の立下りタイミングを、該ＭＯＳ-ＦＥＴのターンオン時の立上がり時間Ｔriseとターンオフ時の立下り時間Ｔfallとに応じて［Ｔd ＞ Ｔrise−Ｔfall］なる時間Ｔdだけ遅延する立下り遅延回路を設け、一方のＭＯＳ-ＦＥＴがターンオンした後、他方のＭＯＳ-ＦＥＴをターンオフさせる。【選択図】      図２
2015006024.tif 000002
【特許請求の範囲】
【請求項１】
並列に設けられてステッピングモータの対をなす巻線に相補的に駆動電圧を印加して該ステッピングモータを駆動する複数の絶縁ゲート型半導体素子と、
これらの各絶縁ゲート型半導体素子のゲートにそれぞれ相補的に印加する入力パルス信号の立下りタイミングを、該絶縁ゲート型半導体素子のターンオン時の立上がり時間Ｔriseとターンオフ時の立下り時間Ｔfallとに応じて、
Ｔd ＞ Ｔrise−Ｔfall
なる時間Ｔdだけ遅延する立下り遅延回路と
を具備したことを特徴とするステッピングモータ駆動装置。
【請求項２】
前記時間Ｔdは、前記絶縁ゲート型半導体素子のターンオン・ターンオフ特性に応じて可変設定されるものである請求項１に記載のステッピングモータ駆動装置。
【請求項３】
前記ステッピングモータは、２相ユニポーラ型のものであって、
前記複数の絶縁ゲート型半導体素子は、前記ステッピングモータの対をなす巻線にそれぞれ供給する電流を相補的にオン・オフするものである請求項１に記載のステッピングモータ駆動装置。
【請求項４】
前記立下り遅延回路は、前記各絶縁ゲート型半導体素子のオフ期間Ｔoffに比較してオン期間Ｔonを長く設定するものである請求項１に記載のステッピングモータ駆動装置。
【請求項５】
前記複数の絶縁ゲート型半導体素子は、パワーＭＯＳ-ＦＥＴまたはＩＧＢＴである請求項１に記載のステッピングモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ステッピングモータの対をなす巻線に相補的に駆動電圧を印加して該ステッピングモータの駆動する複数の絶縁ゲート型半導体素子（例えばパワーＭＯＳ-ＦＥＴ）を備えたステッピングモータ駆動装置に関する。
【背景技術】
【０００２】
ステッピングモータ１は、図５に示すようにロータ（回転子）２を囲んで設けられた複数の対の巻線（コイル）３ａ,３ｂ,４ａ,４ｂを備える。尚、図５は、２相ユニポーラ型のステッピングモータ１の要部概略構成を示している。このステッピングモータ１は、対をなす巻線３ａ,３ｂ,４ａ,４ｂに、例えば図６に示すように相補的に電流を流すことで励磁され、これによって前記ロータ２が所定角度ずつ回転駆動される。
【０００３】
図７は前記ステッピングモータ１を駆動するステッピングモータ駆動装置１０の全体的な概略構成図である。このステッピングモータ駆動装置１０は、前記巻線３ａ,３ｂ,４ａ,４ｂの各端子Ｘａ,Ｘｂ,Ｙａ,Ｙｂに相補的に駆動電圧Ｖout１,Ｖout２,Ｖout３,Ｖout４を印加する駆動回路１１,１２,１３,１４を並列に備える。これらの各駆動回路１１,１２,１３,１４は、タイミングジェネレータ１５によって生成される図６に示すような所定の位相差を有する入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４をそれぞれ入力して前記各駆動電圧Ｖout１,Ｖout２,Ｖout３,Ｖout４を生成する。
【０００４】
ちなみに前記駆動回路１１（１２,１３,１４）は、例えば図８に示すようにゲート駆動回路２１によってオン・オフ駆動されて前記駆動電圧Ｖout１（Ｖout２,Ｖout３,Ｖout４）を生成して前記巻線３ａ（３ｂ,４ａ,４ｂ）に印加する絶縁ゲート型半導体素子、例えばパワーＭＯＳ-ＦＥＴ２２を備える。ここで前記ゲート駆動回路２１は、ロジック回路２３を介して与えられる前記入力パルス信号を受けてゲート信号を生成して前記パワーＭＯＳ-ＦＥＴ２２をオン・オフ駆動する（例えば特許文献１を参照）。
【０００５】
尚、図中２４は、図示しない温度センサを介して前記パワーＭＯＳ-ＦＥＴ２２の過熱異常を検出する過熱検出回路である。また２５は、直列に接続された抵抗ｒ１,ｒ２を介して前記ステッピングモータ（負荷）１に流れる電流を監視する過電流検出回路である。前記ロジック回路２３は、前記過熱検出回路２４により過熱異常が検出されたとき、或いは前記過電流検出回路２５により過電流が検出されたとき、前記パワーＭＯＳ-ＦＥＴ２２のゲートに接続された保護用のＭＯＳ-ＦＥＴ２６をオン駆動する。このＭＯＳ-ＦＥＴ２６のオン駆動により前記パワーＭＯＳ-ＦＥＴ２２のゲート電圧が強制的に接地電位に設定され、該パワーＭＯＳ-ＦＥＴ２２の駆動が停止される。そして上述した異常から前記ステッピングモータ（負荷）１、並びに前記パワーＭＯＳ-ＦＥＴ２２が保護される。
【０００６】
またこのようにして前記ロジック回路２３により前記パワーＭＯＳ-ＦＥＴ２２の駆動が停止制御されたとき、その情報はＭＯＳ-ＦＥＴ２７を介してステータス信号ＳＴとして外部出力される。また直列に接続された抵抗ｒ３,ｒ４を介して前記ステッピングモータ１の断線、即ち、前記巻線３ａ（３ｂ,４ａ,４ｂ）に断線が検出されたとき、その情報は前記ＭＯＳ-ＦＥＴ２７に並列に設けられたＭＯＳ-ＦＥＴ２８を介してステータス信号ＳＴとして外部出力される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２３９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで前記ステッピングモータ１の対をなす巻線３ａ,３ｂ,４ａ,４ｂには、前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４に基づいて前記駆動電圧Ｖout１,Ｖout２,Ｖout３,Ｖout４が相補的に印加される。しかし実際には、前記パワーＭＯＳ-ＦＥＴ２２のターンオン特性、即ち、ターンオン時の立上がり時間Ｔriseに起因して該パワーＭＯＳ-ＦＥＴ２２が出力する前記駆動電圧Ｖout１,Ｖout２,Ｖout３,Ｖout４は、図９にその一例を示すように前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４の入力タイミングよりも若干遅れる。
【０００９】
この為、例えば第３相のパワーＭＯＳ-ＦＥＴ２２をターンオフさせる際、該第３相のパワーＭＯＳ-ＦＥＴ２２と対をなす第１相（反対相）のパワーＭＯＳ-ＦＥＴ２２がオン動作するに至っていない状態が発生することがある。このような状態は、前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４の周波数を高くして前記ステッピングモータ１を高速駆動する際に生じ易い。
【００１０】
すると前記駆動回路１１（１２,１３,１４）の素子構造を模式的に示す図１０において、矢印Ａで示すよう前記巻線３ａから前記第１相のパワーＭＯＳ-ＦＥＴ２２のソース・ドレイン間に負電流Ｉout１が流れ込むことが否めない。この負電流Ｉout１は、前記ステッピングモータ１における前記複数の巻線３ａ,３ｂ,４ａ,４ｂ間の相互インダクタンスに起因する誘導電流である。そして前記負電流Ｉout１は、矢印Ｂに示すように前記駆動回路１１（１２,１３,１４）の回路部に分流し、前記ＭＯＳ-ＦＥＴ２７,２８の寄生トランジスタ２９（図１０を参照）のベース電流となって該寄生トランジスタ２９をオン動作させる。
【００１１】
この結果、前記寄生トランジスタ２９をオン動作に伴って、例えば矢印Ｃに示すように電流が流れ込み、前記ＭＯＳ-ＦＥＴ２７,２８を介して出力される前記ステータス信号ＳＴが［Ｌ］となる。しかも前記寄生トランジスタ２９のオン動作によって前記パワーＭＯＳ-ＦＥＴ２２の駆動電流が引き抜かれるので、前記パワーＭＯＳ-ＦＥＴ２２がオン動作することができなくなる。この状態は、前記負電流Ｉout１がなくなるまで、例えば数百μｓ程度に亘って継続する。これ故、前記パワーＭＯＳ-ＦＥＴ２２のオン動作が遅れ、前記ステッピングモータ１を高速駆動する上での障害となる。更には前記ステータス信号ＳＴを外部出力する前記ＭＯＳ-ＦＥＴ２７,２８等の誤動作の要因ともなる。
【００１２】
本発明はこのような事情を考慮してなされたもので、その目的は、ステッピングモータを高速駆動する場合であっても、前記ステッピングモータの対をなす巻線に相補的に駆動電圧を印加する複数の絶縁ゲート型半導体素子（例えばパワーＭＯＳ-ＦＥＴ）の前記ステッピングモータからの負電流に起因する誤動作を防止することのできる簡易な構成のステッピングモータ駆動装置を提供することにある。
【課題を解決するための手段】
【００１３】
上述した目的を達成するべく本発明に係るステッピングモータ駆動装置は、
並列に設けられてステッピングモータの対をなす巻線に相補的に駆動電圧を印加して該ステッピングモータを駆動する複数の絶縁ゲート型半導体素子（例えばパワーＭＯＳ-ＦＥＴやＩＧＢＴ）と、
これらの各絶縁ゲート型半導体素子のゲートにそれぞれ相補的に印加する入力パルス信号の立下りタイミングを、該絶縁ゲート型半導体素子のターンオン時の立上がり時間Ｔriseとターンオフ時の立下り時間Ｔfallとに応じて［Ｔd ＞ Ｔrise−Ｔfall］なる時間Ｔdだけ遅延する立下り遅延回路と
を備えたことを特徴としている。
【００１４】
ちなみに前記時間Ｔdは、前記絶縁ゲート型半導体素子のターンオン・ターンオフ特性に応じて可変設定されるものである。また前記ステッピングモータは、例えば２相ユニポーラ型のものであって、前記複数の絶縁ゲート型半導体素子は、前記ステッピングモータの対をなす巻線にそれぞれ供給する電流を相補的にオン・オフする役割を担う。
【００１５】
また前記立下り遅延回路は、前記入力パルス信号の立下りタイミングを遅らせることで前記各絶縁ゲート型半導体素子のオフ期間Ｔoffに比較してオン期間Ｔonを長く設定するものである。
【発明の効果】
【００１６】
上記構成のステッピングモータ駆動装置によれば、前記入力パルス信号の立下りタイミングを遅らせて絶縁ゲート型半導体素子（パワーＭＯＳ-ＦＥＴやＩＧＢＴ）をオン・オフ駆動するだけで、或る相の絶縁ゲート型半導体素子をターンオフさせる際、これと対をなす反対相の絶縁ゲート型半導体素子を必ずオン動作状態にしておくことが可能となる。従ってステッピングモータから負電流が流れ込んでも、該負電流をオン動作している絶縁ゲート型半導体素子によって吸収することができる。故に従来のように負電流に起因して前記ステータス信号ＳＴが変化する等の不具合を招来することがない。
【００１７】
従って前記絶縁ゲート型半導体素子をオン・オフ駆動する周波数を高くして前記ステッピングモータを高速駆動する場合でも、その動作の安定化を図ることができる。また前述した条件の下で前記入力パルス信号の立下りタイミングを遅らせるだけなのでその構成が簡単である。故に本発明の実用的利点が多大である。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係るステッピングモータ駆動装置の要部概略構成図。
【図２】本発明の動作原理を説明する為の図。
【図３】図１に示すステッピングモータ駆動装置の動作を示す信号波形図。
【図４】駆動回路の素子構造と、ステッピングモータから流れ込む負電流の流れを模式的に示す図。
【図５】２相ユニポーラ型のステッピングモータの要部概略構成を示す図。
【図６】ステッピングモータの駆動例を示す駆動電圧波形図。
【図７】従来のステッピングモータ駆動装置の全体的な概略構成図。
【図８】ステッピングモータ駆動装置に並列に設けられる駆動回路の構成例を示す図。
【図９】従来のステッピングモータ駆動装置の動作を示す信号波形図。
【図１０】駆動回路の素子構造と、ステッピングモータから流れ込む負電流の流れを模式的に示す図。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の一実施形態に係るステッピングモータ駆動装置について説明する。
【００２０】
図１は本発明の一実施形態に係るステッピングモータ駆動装置１０の全体的な概略構成図であり、図７に示した従来装置と同一部分には同一符号を付して示してある。従って同一部分に対する繰り返し説明については省略する。
【００２１】
この実施形態に係るステッピングモータ駆動装置１０が特徴とするところは、前記タイミングジェネレータ１５が生成して前記駆動回路１１,１２,１３,１４にそれぞれ与える前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４の立下りタイミングを遅延する立下り遅延回路３０を備える点にある。尚、前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４は、前述したように所定の位相差を以て生成され、前記ステッピングモータ１の対をなす前記巻線３ａ,３ｂ,４ａ,４ｂをそれぞれ相補的に励磁する為の信号である。
【００２２】
そして前記立下り遅延回路３０は、前記パワーＭＯＳ-ＦＥＴ２２の、例えば図２に示すようなターンオン時における立上がり時間Ｔriseと、ターンオフ時における立下り時間Ｔfallとに応じて
Ｔd ＞ Ｔrise−Ｔfall
なる時間Ｔdだけ、前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４の各立下りタイミングを遅延する役割を担う。
【００２３】
具体的には前記立下り遅延回路３０は、前記パワーＭＯＳ-ＦＥＴ２２のターンオン時における立上がり時間Ｔriseが１２μｓ、またターンオフ時における立下り時間Ｔfallが２.５μｓであるとき
Ｔd ＞ Ｔrise−Ｔfall ＝ １２−２.５(μｓ)
＝ ９.５(μｓ)
なる条件を満たすように、例えば前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４の各立下りタイミングを１０μｓだけ遅延する。
【００２４】
従って図６に示した前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４に比較して、前記駆動回路１１,１２,１３,１４における前記各パワーＭＯＳ-ＦＥＴ２２のゲートに印加される入力パルス信号Ｖin１',Ｖin２',Ｖin３',Ｖin４'は、図２に示すように該パワーＭＯＳ-ＦＥＴ２２のオン期間Ｔonは前記遅延時間Ｔdだけ拡大され、逆に前記パワーＭＯＳ-ＦＥＴ２２のオフ期間Ｔoffは前記遅延時間Ｔdだけ縮小される。そして前記各パワーＭＯＳ-ＦＥＴ２２は、前記オフ期間Ｔoffよりも前記オン期間Ｔonを長く設定した前記入力パルス信号Ｖin１',Ｖin２',Ｖin３',Ｖin４'によってそれぞれ駆動されることになる。
【００２５】
この結果、例えば第３相のパワーＭＯＳ-ＦＥＴ２２をターンオフさせる際には、図３に示すように前記第３相のパワーＭＯＳ-ＦＥＴ２２と対をなす第１相（反対相）のパワーＭＯＳ-ＦＥＴ２２は必ずオン動作していることになる。従って前記第３相のパワーＭＯＳ-ＦＥＴ２２をターンオフに伴って前記ステッピングモータ１から負電流Ｉout１が流れ込んでも、該負電流Ｉout１は図４に矢印Ｄに示すようにターンオン動作している前記第１相（反対相）のパワーＭＯＳ-ＦＥＴ２２を介して流れる。換言すれば前記負電流Ｉout１は、従来のように前記ＭＯＳ-ＦＥＴ２７,２８の前述した寄生トランジスタ２９にまで流れ込むことがない。
【００２６】
従って前記負電流Ｉout１に起因して前記ＭＯＳ-ＦＥＴ２７,２８等が誤動作して前記ステータス信号ＳＴが［Ｌ］レベルになることがない。また前記パワーＭＯＳ-ＦＥＴ２２が既にオン動作しているので、従来のように該パワーＭＯＳ-ＦＥＴ２２のオン動作が遅れるような不具合を招来することもない。故に前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４の周波数を高くして前記ステッピングモータ１を高速駆動する場合であっても、従来のような不具合を効果的に回避し、該ステッピングモータ１を安定に駆動することが可能となる。
【００２７】
しかも上述したように前記立下り遅延回路３０により前記入力パルス信号Ｖin１,Ｖin２,Ｖin３,Ｖin４の各立下りタイミングを前述した条件の下で遅延制御するだけなので、その制御が簡単である。また前記パワーＭＯＳ-ＦＥＴ２２の立上がり・立下り特性に応じて前記遅延時間Ｔdを可変設定することも容易である。従って前記ステッピングモータ駆動装置１０を安価に、且つ簡易に構築することが可能である。
【００２８】
尚、本発明は上述した実施形態に限定されるものではない。例えば前記立下り遅延回路３０を前記各駆動回路１１,１２,１３,１４におけるロジック回路２３等に組込むことも勿論可能である。また三相型や五相型のステッピングモータ１を駆動する場合でも本発明を同様に適用できることは言うまでもない。更には前記絶縁ゲート型半導体素子２２としてＩＧＢＴを用いても良く、前記絶縁ゲート型半導体素子２２の温度特性に応じて前記遅延時間Ｔdを適応的に可変設定することも可能である。
【００２９】
また実施形態においては前記絶縁ゲート型半導体素子として一般的なパワーＭＯＳ-ＦＥＴやＩＧＢＴを用いることを前提として説明したが、例えばＳiＣやＧaＮ、或いはダイヤモンド（Ｃ）を素材とするワイドギャップ半導体を用いたスイッチング素子を採用した場合にも、本発明を同様に適用可能なことは勿論のことである。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００３０】
１  ステッピングモータ
２  ロータ（回転子）
３ａ,３ｂ,４ａ,４ｂ  巻線
１０  ステッピングモータ駆動装置
１１,１２,１３,１４  駆動回路
１５  タイミングジェネレータ
２１  ゲート駆動回路
２２  パワーＭＯＳ-ＦＥＴ（絶縁ゲート型半導体素子）
２３  ロジック回路
２４  過熱検出回路
２５  過電流検出回路
２６  ＭＯＳ-ＦＥＴ（保護用）
２７,２８  ＭＯＳ-ＦＥＴ（ステータス信号ＳＴの出力用）
２９  寄生トランジスタ
３０  立下り遅延回路
【図１】
2015006024.tif 000003
【図２】
2015006024.tif 000004
【図３】
2015006024.tif 000005
【図５】
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【図７】
2015006024.tif 000007
【図８】
2015006024.tif 000008
【図９】
2015006024.tif 000009
【図４】
2015006024.tif 000010
【図６】
2015006024.tif 000011
【図１０】
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