(57)【要約】      （修正有）【課題】２つの半導体領域を備える半導体装置について、面積効率に優れた素子分離構造を提供する。【解決手段】半導体装置１００Ａが、２つのｐ型半導体領域１０３、１０４と引き出し領域１２１とディープトレンチ絶縁層１１２とを備えている。ｐ型半導体領域１０３、１０４は、ディープトレンチ絶縁層１１２によって取り囲まれている。引き出し領域１２１は、ディープトレンチ絶縁層の内部においてｐ型半導体領域１０３、１０４を分離する。ｐ型半導体領域１０３、１０４は、ディープトレンチ絶縁層１１２に接するように形成されている。【選択図】図５
2015070078.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層と、
前記埋め込み層の上に形成され、第１素子が形成される第１半導体領域と、
前記埋め込み層の上に形成され、第２素子が形成される第２半導体領域と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するように形成されたディープトレンチ絶縁層と、
前記埋め込み層に到達するように設けられた、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域
とを具備し、
前記引き出し領域は、前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、前記第１半導体領域と前記第２半導体領域との間に設けられている中央部を有し、
前記第１半導体領域は、前記ディープトレンチ絶縁層に接するように形成され、
前記第２半導体領域は、前記ディープトレンチ絶縁層に接するように形成された
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記引き出し領域は、更に、
前記ディープトレンチ絶縁層を挟んで前記中央部の一端に対向するように設けられた第１端部と、
前記ディープトレンチ絶縁層を挟んで前記中央部の他端に対向するように設けられた第２端部
とを有する
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記ディープトレンチ絶縁層は、前記ディープトレンチ絶縁層で囲まれた領域の内側に向かって屈曲する第１屈曲部
を有しており、
前記引き出し領域の前記中央部と前記第１端部とは、前記ディープトレンチ絶縁層の前記第１屈曲部を挟んで対向するように設けられている
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記ディープトレンチ絶縁層は、前記ディープトレンチ絶縁層で囲まれた領域の内側に向かって突出する第２屈曲部
を有しており、
前記中央部と前記第２端部は、前記第２屈曲部を挟んで対向するように設けられている
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記第１素子及び前記第２素子が、バイポーラトランジスタである
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
更に、
前記第１半導体領域に形成され、前記第１導電型と異なる第２導電型の不純物がドープされた第１ウェルと、
前記第１ウェルに形成され、前記第１導電型の不純物が高濃度ドープされた第１拡散層と、
前記第１ウェルに形成され、前記第２導電型の不純物が高濃度ドープされた第２拡散層と、
前記第１拡散層と前記第２拡散層と第１端子とを電気的に接続する第１金属配線と、
前記第２半導体領域に形成され、前記第２導電型の不純物がドープされた第２ウェルと、
前記第２ウェルに形成され、前記第１導電型の不純物が高濃度ドープされた第３拡散層と、
前記第２ウェルに形成され、前記第２導電型の不純物が高濃度ドープされた第４拡散層と、
前記第３拡散層と前記第４拡散層と第２端子とを電気的に接続する第２金属配線
とを具備する
半導体装置。
【請求項７】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記第１素子及び前記第２素子が、サイリスタである
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
更に、
前記第１半導体領域に形成され、前記第１導電型と異なる第２導電型の不純物がドープされた第１ウェルと、
前記第１ウェルに形成され、前記第１導電型の不純物が高濃度ドープされた第１拡散層と、
前記第１ウェルに形成され、前記第２導電型の不純物が高濃度ドープされた第２拡散層と、
前記第１半導体領域に形成され、前記第１導電型の不純物がドープされた第２ウェルと、
前記第２ウェルに形成され、前記第２導電型の不純物が高濃度ドープされた第３拡散層と、
前記第１拡散層と前記第２拡散層と第１端子とを電気的に接続する第１金属配線と、
前記第２半導体領域に形成され、前記第２導電型の不純物がドープされた第３ウェルと、
前記第３ウェルに形成され、前記第１導電型の不純物が高濃度ドープされた第４拡散層と、
前記第３ウェルに形成され、前記第２導電型の不純物が高濃度ドープされた第５拡散層と、
前記第２半導体領域に形成され、前記第１導電型の不純物がドープされた第４ウェルと、
前記第４ウェルに形成され、前記第２導電型の不純物が高濃度ドープされた第６拡散層と、
前記第４拡散層と前記第５拡散層と第２端子とを電気的に接続する第２金属配線と、
前記第３拡散層と前記第６拡散層と前記引き出し領域とを電気的に接続する第３金属配線
とを具備し、
前記第１半導体領域及び前記第２半導体領域には、前記第１導電型の不純物がドープされる
半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第２ウェルと前記第４ウェルとが、前記引き出し領域に接合している
半導体装置。
【請求項１０】
請求項１又は２に記載の半導体装置であって、
前記ディープトレンチ絶縁層は、前記引き出し領域の前記中央部と前記ディープトレンチ絶縁層とが接している位置から、前記ディープトレンチ絶縁層で囲まれた領域の内側方向に延伸する突出部を有している
半導体装置。
【請求項１１】
請求項３に記載の半導体装置であって、
前記引き出し領域の前記中央部は、第１方向に延伸するように設けられており、
前記ディープトレンチ絶縁層は、
前記第１方向に延伸する第１絶縁層部分及び第２絶縁層部分と、
前記第１絶縁層部分及び前記第２絶縁層部分の端を連結する第３絶縁層部分を有し、
前記ディープトレンチ絶縁層の第３絶縁層部分は、
前記第１絶縁層部分に連結し、前記第１方向に垂直な第２方向に延伸する第１部分と、
前記第２絶縁層部分に連結し、前記第２方向に延伸する第２部分と、
前記第１屈曲部
とを有し、
前記引き出し領域の前記第１端部の前記第１方向の端は、前記第３絶縁層部分の前記第１部分と前記第２部分の外面より、前記ディープトレンチ絶縁層で囲まれた領域の内側方向にずれて位置している
半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
前記第１屈曲部は、
前記第３絶縁層部分の前記第１部分に連結し、前記第１方向に延伸する第３部分と、
前記第３絶縁層部分の前記第２部分に連結し、前記第１方向に延伸する第４部分と、
前記第２方向に延伸して第３部分と前記第４部分とを連結する第５部分
とを有し、
前記引き出し領域の前記中央部と前記第１端部とは、前記第１屈曲部の前記第５部分を挟んで対向するように設けられている
半導体装置。
【請求項１３】
半導体基板に形成された、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層と、
前記埋め込み層の上に形成され、第１素子が形成される第１半導体領域と、
前記埋め込み層の上に形成され、第２素子が形成される第２半導体領域と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するように形成されたディープトレンチ絶縁層と、
前記埋め込み層に到達するように設けられた、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域
とを具備し、
前記引き出し領域は、
前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、前記第１半導体領域と前記第２半導体領域との間に設けられている中央部と、
前記ディープトレンチ絶縁層を挟んで前記中央部の一端に対向するように設けられた第１端部と、
前記ディープトレンチ絶縁層を挟んで前記中央部の他端に対向するように設けられた第２端部
とを有する
半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記ディープトレンチ絶縁層は、前記ディープトレンチ絶縁層で囲まれた領域の内側に向かって屈曲する第１屈曲部
を有しており、
前記引き出し領域の前記中央部と前記第１端部とは、前記ディープトレンチ絶縁層の前記第１屈曲部を挟んで対向するように設けられている
半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記ディープトレンチ絶縁層は、前記ディープトレンチ絶縁層で囲まれた領域の内側に向かって突出する第２屈曲部
を有しており、
前記中央部と前記第２端部は、前記第２屈曲部を挟んで対向するように設けられている
半導体装置。
【請求項１６】
半導体基板に、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層を形成する工程と、
前記埋め込み層の上に、第１半導体領域と、第２半導体領域とを形成する工程と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するようにディープトレンチ絶縁層を形成する工程と、
前記埋め込み層に到達するように、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域を形成する工程と、
前記第１半導体領域に第１素子を形成し、前記第２半導体領域に第２素子を形成する工程
とを具備し、
前記引き出し領域は、前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、前記第１半導体領域と前記第２半導体領域とを分離するように設けられている中央部を有するように形成され、
前記第１半導体領域は、前記ディープトレンチ絶縁層に接するように形成され、
前記第２半導体領域は、前記ディープトレンチ絶縁層に接するように形成される
半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法であって、
前記引き出し領域が、更に、前記ディープトレンチ絶縁層を挟んで前記中央部の一端に対向するように設けられた第１端部と、前記ディープトレンチ絶縁層を挟んで前記中央部の他端に対向するように設けられた第２端部とを有するように形成される
半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法であって、
前記引き出し領域を形成する工程は、
前記引き出し領域のうちの初期注入領域にイオン注入によって前記第１導電型の不純物を注入する工程と、
前記第１導電型の不純物を注入する工程の後、注入された不純物を熱拡散によって拡散することにより、前記引き出し領域を形成する
工程とを含み、
前記初期注入領域は、前記引き出し領域の前記第１端部に位置している部分、及び、前記第２端部に位置している部分を含んでいる
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体装置における素子分離に関する。
【背景技術】
【０００２】
半導体装置（半導体デバイスが半導体基板に集積化された装置）では、電位が異なる２つの半導体領域（又はウェル）を電気的に分離する素子分離構造が用いられることがある。このような構造は、例えば、ＥＳＤ（electrostatic  discharge）保護回路としてBack  to  Back接続（背面接続）されたバイポーラトランジスタ又はサイリスタを用いる場合に必要になる。
【０００３】
電位が異なる２つの半導体領域（又はウェル）を電気的に分離するための公知の技術の一つは、該２つの半導体領域と基板本体とを埋め込み層で分離すると共に、該２つの半導体領域のそれぞれを取り囲み、且つ、埋め込み層に到達する拡散層である引き出し領域（シンカー層とも呼ばれる）を設けた構造である。例えば、特許文献１（特開２０１０−２３９１１９号公報）は、当該構造をBack  to  Back接続されたバイポーラトランジスタに適用した技術を開示しており、特許文献２（特開２０１２−３８９７４号公報）は、当該構造をBack  to  Back接続されたサイリスタに適用した技術を開示している。
【０００４】
また、特許文献３（特開平１１−３５４６２７号公報）は、トレンチ埋込ポリシリコンとトレンチ側壁酸化膜とによって素子分離が行われる半導体集積回路を開示している。
【０００５】
近年では、電位が異なる２つの半導体領域（又はウェル）を電気的に分離する素子分離構造において、高耐圧及び高面積効率が要求されることがある。例えば、ＦｌｅｘＲａｙ、ＬＩＮ（Local  Interconnect  Network）、ＣＡＮ（Controller  Area  Network）  のような車載通信インターフェースで用いられる半導体装置のＥＳＤ保護素子は、このような要求を満足することが求められている。
【０００６】
このような背景から、高耐圧及び高面積効率を実現する素子分離構造として、ディープトレンチと引き出し領域とを併用する技術が提案されている。このような技術は、例えば、非特許文献１（Amaury Gendron et al.,  "New  High  Voltage  ESD  Protection  Devices  Based  on  Bipolar  Transistors  for  Automotive  Applications",  EOS/ESD  Symposium  2011,  33rd,  1B.1-1  ‐  1B.1-10）に開示されている。非特許文献１に開示されたデバイスは、２つのＰウェルがＮ型埋め込み層に接続されたＮ型引き出し領域で分離されている。当該デバイスは、ディープトレンチによって囲まれている。また、Ｎ型引き出し領域は、ディープトレンチの内面に沿っても形成されている。特許文献４（特開２０１２−１０４８３４号公報）も同様に、ディープトレンチと引き出し領域とを併用する素子分離構造を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２３９１１９号公報
【特許文献２】特開２０１２−３８９７４号公報
【特許文献３】特開平１１−３５４６２７号公報
【特許文献４】特開２０１２−１０４８３４号公報
【非特許文献】
【０００８】
【非特許文献１】Amaury Gendron et al.,  "New  High  Voltage  ESD  Protection  Devices  Based  on  Bipolar  Transistors  for  Automotive  Applications",  EOS/ESD  Symposium  2011,  33rd,  1B.1-1  ‐  1B.1-10
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、発明者の検討によれば、非特許文献１及び特許文献４に開示されたディープトレンチと引き出し領域とを併用する構造は、面積削減の観点で改良の余地がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一の実施形態では、半導体装置が、２つの半導体領域とディープトレンチ絶縁層と引き出し領域とを備えている。該２つの半導体領域は、ディープトレンチ絶縁層によって取り囲まれている。該引き出し領域は、ディープトレンチ絶縁層の内部において２つの半導体領域を分離する。該２つの半導体領域は、ディープトレンチ絶縁層に接している。
【００１２】
他の実施形態では、半導体装置が、２つの半導体領域とディープトレンチ絶縁層と引き出し領域とを備えている。該２つの半導体領域は、ディープトレンチ絶縁層によって取り囲まれている。該引き出し領域は、ディープトレンチ絶縁層の内部において２つの半導体領域を分離すると共に、その一部分がディープトレンチ絶縁層の外部にはみ出すように形成されている。
【発明の効果】
【００１３】
上記実施形態によれば、面積効率に優れた素子分離構造を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】ディープトレンチ絶縁層と引き出し領域とを用いて２つの半導体領域を分離する構造を有する半導体装置の構造の一例を示す断面図である。
【図２】図１の半導体装置の構造を示す平面図である。
【図３】図１の半導体装置の等価回路を示す回路図である。
【図４】２つの半導体領域を分離する一方で、該２つの半導体領域を取り囲む外周部を有していない構造の引き出し領域を有する半導体装置の構造を示す断面図である。
【図５】図４の半導体装置の構造を示す平面図である。
【図６】図１、図２に図示された構造の半導体装置と、第１の実施形態の半導体装置の電圧−電流特性を示すグラフである。
【図７】第１の実施形態の半導体装置の、ＩＩＩ−ＩＩＩ断面における構造を示す断面図である。
【図８】図７のＰ部及びその近傍の拡大図である。
【図９】第２の実施形態の半導体装置の構造を示す断面図である。
【図１０】第２の実施形態の半導体装置の構造を示す断面図である。
【図１１】第２の実施形態の半導体装置の構造を示す平面図である。
【図１２】図１０のＱ部及びその近傍の拡大図である。
【図１３】図１、図２に図示された構造の半導体装置と、本実施形態の半導体装置の電圧−電流特性を示すグラフである。
【図１４】第２の実施形態の半導体装置の変形例を示す断面図である。
【図１５】図１４のＱ部及びその近傍の拡大図である。
【図１６Ａ】第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１６Ｂ】第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１６Ｃ】第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１６Ｄ】第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１７Ａ】第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１７Ｂ】第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１８Ａ】第２の実施形態の半導体装置の製造方法の変形例を示す断面図である。
【図１８Ｂ】第２の実施形態の半導体装置の製造方法の変形例を示す断面図である。
【図１８Ｃ】第２の実施形態の半導体装置の製造方法の変形例を示す断面図である。
【図１９】第２の実施形態の半導体装置の製造方法の変形例を示す断面図である。
【図２０】第２の実施形態の半導体装置の第１の変形例の構造を示す断面図である。
【図２１】第２の実施形態の半導体装置の第２の変形例の構造を示す断面図である。
【図２２】第２の変形例の半導体装置の構造を示す平面図である。
【図２３】第２の変形例の半導体装置の動作を示す等価回路図である。
【図２４】第２の実施形態の半導体装置の第２の変形例の他の構造を示す断面図である。
【図２５】第２の実施形態の半導体装置の第３の変形例の構造を示す断面図である。
【図２６】第２の実施形態の半導体装置の第４の変形例の構造を示す断面図である。
【図２７】第２の実施形態の半導体装置の第４の変形例の構造を示す平面図である。
【図２８】第４の変形例の半導体装置の動作を示す等価回路図である。
【図２９】第２の実施形態の半導体装置の第５の変形例の構造を示す断面図である。
【図３０】第２の実施形態の半導体装置の第５の変形例の構造を示す平面図である。
【図３１】第５の変形例の半導体装置の動作を示す等価回路図である。
【図３２Ａ】第２の実施形態の半導体装置の第６の変形例の構造を示す断面図である。
【図３２Ｂ】第２の実施形態の半導体装置の第６の変形例の他の構造を示す断面図である。
【図３３Ａ】第２の実施形態の半導体装置の第６の変形例の構造を示す平面図である。
【図３３Ｂ】第２の実施形態の半導体装置の第６の変形例の他の構造を示す平面図である。
【図３４Ａ】第２の実施形態の半導体装置の第７の変形例の構造を示す断面図である。
【図３４Ｂ】第２の実施形態の半導体装置の第７の変形例の他の構造を示す断面図である。
【図３５Ａ】第２の実施形態の半導体装置の第７の変形例の構造を示す平面図である。
【図３５Ｂ】第２の実施形態の半導体装置の第７の変形例の他の構造を示す平面図である。
【図３６】第３の実施形態の半導体装置の構造を示す平面図である。
【図３７】第３の実施形態の半導体装置の構造を示す断面図である。
【図３８Ａ】第２の実施形態の半導体装置と他の素子の配置を示す平面図である。
【図３８Ｂ】第３の実施形態の半導体装置と他の素子との配置を示す平面図である。
【図３９】第３の実施形態の半導体装置の構造の第１の変形例を示す平面図である。
【図４０】第３の実施形態の半導体装置の構造の第２の変形例を示す平面図である。
【図４１】第３の実施形態の半導体装置の構造の第３の変形例を示す平面図である。
【図４２】第４の実施形態の半導体装置の構造を示す平面図である。
【図４３】第５の実施形態の半導体装置の構造を示す平面図である。
【発明を実施するための形態】
【００１５】
以下では、以下に述べられる実施形態の技術的意義の理解を容易にするために、ディープトレンチ絶縁層と引き出し領域（シンカー層とも呼ばれる）とで２つの半導体領域を分離する構造を有する半導体装置について説明する。なお、以下の説明において、同一又は対応する構成要素は、同一の符号によって参照することがある。
【００１６】
図１は、ディープトレンチ絶縁層と引き出し領域とを用いて２つの半導体領域を分離する構造を有する半導体装置１００の構造の一例を示す断面図であり、図２は、図１に図示されている半導体装置１００の構造を示す平面図である。ここで、図１は、図２のＩ−Ｉ断面における半導体装置１００の構造を示している。なお、図２に示された構造は、上記の非特許文献１、特許文献４に開示された半導体装置の構造に対応している。図２に示されているように、以下の説明では、互いに直交する第１方向（図２では横方向）及び第２方向（図２では縦方向）に、それぞれ、Ｘ軸、Ｙ軸が規定されたＸＹ座標系が用いられることがある。
【００１７】
図１、図２に図示された半導体装置１００は、入出力端子Ｉ／Ｏに印加されたＥＳＤサージを放電するＥＳＤ保護回路を構成している。詳細には、半導体装置１００は、ｐ型半導体であるｐ型基板１０１を備えている。ｐ型基板１０１には埋め込み層（ＮＢＬ）１０２が形成され、その埋め込み層１０２の上に２つのｐ型半導体領域１０３、１０４が形成されている。埋め込み層１０２には、ｎ型不純物が高濃度ドープ(heavily  doped)されている。ここで、本明細書において不純物が「高濃度ドープ」されているとは、縮退半導体になる程度の高い不純物濃度（典型的には、ピーク濃度が１０２０／ｃｍ３程度）で不純物がドープされていることを意味している。
【００１８】
ｐ型半導体領域１０３にはＰウェル１０５が形成され、そのＰウェル１０５には、ｎ型拡散層１０６とｐ型拡散層１０７とが形成されている。ｎ型拡散層１０６は、ｎ型不純物が高濃度ドープされた半導体領域であり、ｐ型拡散層１０７は、ｐ型不純物が高濃度ドープされた半導体領域である。ｎ型拡散層１０６及びｐ型拡散層１０７は、金属配線１１６を介して接地端子ＧＮＤに接続されている。
【００１９】
同様に、ｐ型半導体領域１０４にはＰウェル１０８が形成され、そのＰウェル１０８の表面部には、ｎ型拡散層１０９とｐ型拡散層１１０とが形成されている。ｎ型拡散層１０９は、ｎ型不純物が高濃度ドープされた半導体領域であり、ｐ型拡散層１１０は、ｐ型不純物が高濃度ドープされた半導体領域である。ｎ型拡散層１０９及びｐ型拡散層１１０は、金属配線１１７を介して入出力端子Ｉ／Ｏに接続されている。
【００２０】
ｐ型半導体領域１０３、１０４は、ｎ型不純物が高濃度ドープされた引き出し領域１１１と、絶縁体で形成されたディープトレンチ絶縁層１１２によって外部素子から電気的に分離されている。ディープトレンチ絶縁層１１２は、埋め込み層１０２を貫通するように形成された溝に、絶縁膜（例えば、酸化シリコン膜、窒化シリコン膜、又は、これらの積層体）を埋め込むことで形成されている。加えて、ｐ型半導体領域１０３、１０４は、引き出し領域１１１によって互いに電気的に分離されている。より具体的には、図２に示されているように、引き出し領域１１１は、中央部１１１ａと、外周部１１１ｂ、１１１ｃとを有している。中央部１１１ａは、ディープトレンチ絶縁層１１２によって囲まれた領域を横断するようにＹ方向に延伸して形成されている。外周部１１１ｂ、１１１ｃは、ディープトレンチ絶縁層１１２によって囲まれた領域に、ディープトレンチ絶縁層１１２に沿って形成されている。一方の外周部１１１ｂは、中央部１１１ａに、Ｙ方向における中央部１１１ａの両端部において中央部１１１ａに接続されている。ｐ型半導体領域１０３は、中央部１１１ａと外周部１１１ｂとで取り囲まれている。また、他方の外周部１１１ｃは、中央部１１１ａを挟んで外周部１１１ｂと反対側に位置しており、中央部１１１ａに、中央部１１１ａのＹ方向における両端に接続されている。ｐ型半導体領域１０４は、中央部１１１ａと外周部１１１ｃとで取り囲まれている。
【００２１】
また、ｐ型基板１０１のディープトレンチ絶縁層１１２の外側の部分の表面には、ｐ型半導体領域１１４が形成されている。
【００２２】
図１に戻り、引き出し領域１１１の中央部１１１ａの表面部には、ｎ型不純物が高濃度ドープされたｎ型拡散層１１３が形成されている。ｎ型拡散層１１３のｎ型不純物の不純物濃度は、引き出し領域１１１の不純物濃度よりも高い。ｎ型拡散層１１３は、引き出し領域１１１の中央部１１１ａのＹ方向における抵抗を低減するために用いられる。
【００２３】
ｐ型半導体領域１０３、１０４、及び１１４の表面部には、ＳＴＩ(shallow  trench  isolation)絶縁層１１５が形成されている。このＳＴＩ絶縁層１１５は、素子分離に寄与している。
【００２４】
図３は、このような構造の半導体装置１００の等価回路を示す回路図である。半導体装置１００の等価回路は、Back  to  Back接続された２つのＮＰＮ型バイポーラトランジスタＱ１、Ｑ２と、ダイオードＤ１で構成される。ｎ型拡散層１０６が、ＮＰＮ型バイポーラトランジスタＱ１のエミッタ領域として機能し、Ｐウェル１０５及びｐ型半導体領域１０３が、ＮＰＮ型バイポーラトランジスタＱ１のベース領域として機能する。また、引き出し領域１１１は、ＮＰＮ型バイポーラトランジスタＱ１、Ｑ２両方のコレクタ領域として機能する。更に、ｐ型半導体領域１０４及びＰウェル１０８が、ＮＰＮ型バイポーラトランジスタＱ２のベース領域として機能し、ｎ型拡散層１０９が、ＮＰＮ型バイポーラトランジスタＱ２のエミッタ領域として機能する。また、ｐ型基板１０１が、ダイオードＤ１のアノードとして機能し、埋め込み層１０２及び引き出し領域１１１が、ダイオードＤ１のカソードとして機能する。
【００２５】
図３の等価回路から理解されるように、入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）正電圧のＥＳＤサージが印加されると、ＮＰＮ型バイポーラトランジスタＱ２のベース領域及びコレクタ領域で構成されるＰＮ接合に順方向バイアスが印加され、このＰＮ接合を介してＮＰＮ型バイポーラトランジスタＱ１のコレクタ領域に正電圧が印加される。ある程度の大きさの正電圧がＮＰＮ型バイポーラトランジスタＱ１のコレクタ領域に印加されると、ＮＰＮ型バイポーラトランジスタＱ１がオンし、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間の放電が発生する。これにより、正電圧のＥＳＤサージによる素子破壊が防止される。
【００２６】
一方、入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）負電圧のＥＳＤサージが印加されると、ダイオードＤ１に順方向バイアスが印加される。この場合、ＮＰＮ型バイポーラトランジスタＱ２のコレクタ−ベース間電圧がある程度の大きさになるとＮＰＮ型バイポーラトランジスタＱ２がオンし、入出力端子Ｉ／Ｏとｐ型基板１０１の間の放電が発生する。これにより、負電圧のＥＳＤサージによる素子破壊が防止される。
【００２７】
発明者の検討によると、上述された図１、図２の半導体装置１００の構造は、高い耐圧が得られ、素子分離の観点では好適であるが、半導体装置１００の面積を無駄に増大させている。詳細には、上記の半導体装置１００において、ＥＳＤサージが印加された時に放電電流が流れる放電経路は、Ｐウェル１０５、１０８の間の領域に位置しており、引き出し領域１１１の外周部１１１ｂ、１１１ｃには、放電電流はほとんど流れない。即ち、引き出し領域１１１の外周部１１１ｂ、１１１ｃは素子分離には寄与するが、ＥＳＤ放電能力にはほとんど寄与しない。以下に述べられる実施形態では、面積効率を高くするための様々な構造が提案される。
【００２８】
（第１の実施形態）
図４は、第１の実施形態の半導体装置１００Ａの構造を示す断面図であり、図５は、半導体装置１００Ａの構造を示す平面図である。ここで、図４は、図５のＩＩ−ＩＩ断面における半導体装置１００Ａの構造を示している。図５に示されているように、第１の実施形態の半導体装置１００Ａでは、引き出し領域１２１が、ディープトレンチ絶縁層１１２によって囲まれた領域を横断するようにＹ方向に延伸して形成されている。第１の実施形態では、引き出し領域１２１が、図２の半導体装置１００の引き出し領域１１１から外周部１１１ｂ、１１１ｃを取り除いた構造を有している。この場合、ｐ型半導体領域１０３、１０４が、引き出し領域１２１を介することなくディープトレンチ絶縁層１１２に面することになる。上述された図２の半導体装置１００では、ｐ型半導体領域１０３、１０４は、引き出し領域１１１を挟んでディープトレンチ絶縁層１１２に対向していることに留意されたい。
【００２９】
詳細には、半導体装置１００Ａは、図４に図示されているように、ｐ型半導体であるｐ型基板１０１を備えている。ｐ型基板１０１には埋め込み層（ＮＢＬ）１０２が形成され、その埋め込み層１０２の上に２つのｐ型半導体領域１０３、１０４が形成されている。埋め込み層１０２には、ｎ型不純物が高濃度ドープ(heavily  doped)されている。ここで、本明細書において不純物が「高濃度ドープ」されているとは、縮退半導体になる程度の高い不純物濃度（典型的には、ピーク濃度が１０２０／ｃｍ３程度）で不純物がドープされていることを意味している。
【００３０】
ｐ型半導体領域１０３にはＰウェル１０５が形成され、そのＰウェル１０５には、ｎ型拡散層１０６とｐ型拡散層１０７とが形成されている。ｎ型拡散層１０６は、ｎ型不純物が高濃度ドープされた半導体領域であり、ｐ型拡散層１０７は、ｐ型不純物が高濃度ドープされた半導体領域である。ｎ型拡散層１０６及びｐ型拡散層１０７は、金属配線１１６を介して接地端子ＧＮＤに接続されている。
【００３１】
同様に、ｐ型半導体領域１０４にはＰウェル１０８が形成され、そのＰウェル１０８の表面部には、ｎ型拡散層１０９とｐ型拡散層１１０とが形成されている。ｎ型拡散層１０９は、ｎ型不純物が高濃度ドープされた半導体領域であり、ｐ型拡散層１１０は、ｐ型不純物が高濃度ドープされた半導体領域である。ｎ型拡散層１０９及びｐ型拡散層１１０は、金属配線１１７を介して入出力端子Ｉ／Ｏに接続されている。
【００３２】
ｐ型半導体領域１０３、１０４は、ｎ型不純物が高濃度ドープされた引き出し領域１１１と、絶縁体で形成されたディープトレンチ絶縁層１１２によって外部素子から電気的に分離されている。ディープトレンチ絶縁層１１２は、埋め込み層１０２を貫通するように形成された溝に、絶縁体を埋め込むことで形成されている。加えて、ｐ型半導体領域１０３、１０４は、引き出し領域１２１によって互いに電気的に分離されている。
【００３３】
引き出し領域１２１の表面部には、ｎ型不純物が高濃度ドープされたｎ型拡散層１１３が形成されている。ｎ型拡散層１１３のｎ型不純物の不純物濃度は、引き出し領域１２１の不純物濃度よりも高い。ｎ型拡散層１１３は、引き出し領域１２１のＹ方向における抵抗を低減するために用いられる。
【００３４】
なお、ｐ型基板１０１、ｐ型半導体領域１０３、１０４、１１４、Ｐウェル１０５、１０８、及び、ｐ型拡散層１０７、１１０にドープされるｐ型不純物としては、好適には、ボロンが使用される。また、埋め込み層１０２及びｎ型拡散層１０６、１０９、１１３にドープされるｎ型不純物としては、好適には、リン及び／又は砒素が使用され、引き出し層１２１にドープされるｎ型不純物としては、好適には、リンが使用される。好適な実施形態では、ｐ型拡散層１０７、１１０、ｎ型拡散層１０６、１０９、１１３の不純物濃度は、ピーク値で約１０２０／ｃｍ３であり、埋め込み層１０２、引き出し層１２１の不純物濃度は、ピーク値で約１０１９／ｃｍ３である。また、Ｐウェル１０５、１０８の好適な不純物濃度は、ピーク値で１０１６〜１０１８／ｃｍ３である。ここで、埋め込み層１０２及び引き出し層１２１の不純物濃度がＰウェル１０５、１０８の不純物濃度よりも高く、ｐ型拡散層１０７、１１０及びｎ型拡散層１０６、１０９、１１３の不純物濃度が、埋め込み層１０２及び引き出し層１２１の不純物濃度よりも高いことに留意されたい。
【００３５】
このような構造を有する本実施形態の半導体装置１００ＡのＥＳＤサージが印加されたときの動作は、図１、図２の構造の半導体装置１００と同様である。即ち、本実施形態の半導体装置１００Ａの等価回路は、図３に示されているとおりである。ここで、ｎ型拡散層１０６が、ＮＰＮ型バイポーラトランジスタＱ１のエミッタ領域として機能し、Ｐウェル１０５及びｐ型半導体領域１０３が、ＮＰＮ型バイポーラトランジスタＱ１のベース領域として機能する。また、引き出し領域１２１は、ＮＰＮ型バイポーラトランジスタＱ１、Ｑ２両方のコレクタ領域として機能する。更に、ｐ型半導体領域１０４及びＰウェル１０８が、ＮＰＮ型バイポーラトランジスタＱ２のベース領域として機能し、ｎ型拡散層１０９が、ＮＰＮ型バイポーラトランジスタＱ２のエミッタ領域として機能する。また、ｐ型基板１０１が、ダイオードＤ１のアノードとして機能し、埋め込み層１０２及び引き出し領域１２１が、ダイオードＤ１のカソードとして機能する。
【００３６】
以上に説明されている本実施形態の半導体装置１００Ａの構造は、面積効率の向上に有効である。本実施形態の半導体装置１００Ａは、引き出し領域１２１が、ｐ型半導体領域１０３、１０４の間に位置するものの、ｐ型半導体領域１０３、１０４を取り囲むようには形成されていない。即ち、ｐ型半導体領域１０３は、−Ｘ方向の端において、ディープトレンチ絶縁層１１２に引き出し領域１２１を介することなく接しており、Ｙ方向の両端において、ディープトレンチ絶縁層２２に引き出し領域１２１を介することなく接している。また、ｐ型半導体領域１０４は、＋Ｘ方向の端において、ディープトレンチ絶縁層２２に引き出し領域１２１を介することなく接しており、Ｙ方向の両端において、ディープトレンチ絶縁層２２に引き出し領域２１を介することなく接している。このような構造は、ｐ型半導体領域１０３、１０４の電気的分離に用いられる引き出し領域１２１の面積を低減させ、面積効率の向上に寄与する。
【００３７】
（第２の実施形態）
第２の実施形態では、電流リークの抑制の観点から第１の実施形態の半導体装置１００Ａを改良した構造の半導体装置が提供される。以下では、まず、第２の実施形態の半導体装置の技術的思想について説明する。以下に詳細に議論されるように、発明者は、実験により、第１の実施形態の半導体装置１００Ａは、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間の電流リークの観点で改良の余地があることを見出した。図６は、図１、図２に図示された構造の半導体装置１００、及び、第１の実施形態の半導体装置１００Ａ（図４、図５参照）において、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間に電圧を印加したときの、電圧−電流特性を示すグラフである。なお、引き出し領域（１１１、１２１）の構造以外のすべての製造条件は、半導体装置１００、１００Ａで同一である。また、図６のグラフの横軸は、印加された電圧を示しており、縦軸は、流れる電流を対数スケールで示している。半導体装置１００、１００Ａのいずれも、アバランシェブレークダウンは電圧ＶＢで起こっている。加えて、外周部１１１ｂ、１１１ｃを取り除いた構造の引き出し領域１２１を用いた第１の実施形態の半導体装置１００Ａでは、印加された電圧が電圧ＶＡ（＜ＶＢ）を超えると、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間で電流リークが発生する。
【００３８】
発明者は、この電流リークが、次の２つの原因に起因し得ると考えた。第１に、発明者は、製造工程において発生し得る、引き出し領域１２１とディープトレンチ絶縁層１１２の位置ずれ（図５のＹ方向の位置ずれ）が、原因の一つであり得ると考えた。引き出し領域１２１とディープトレンチ絶縁層１１２とは、いずれも、フォトリソグラフィー工程を用いて形成されるため、フォトマスクの位置ずれが発生すると、引き出し領域１２１とディープトレンチ絶縁層１１２との間に、不純物濃度が低い領域が形成される可能性がある。このようにして形成された不純物濃度が低い領域は、電流リークの経路となり得る。
【００３９】
第２に、発明者は、引き出し領域１２１が不純物のイオン注入及び熱拡散によって形成されることに起因して、ディープトレンチ絶縁層１１２の内面の近傍であり、且つ、埋め込み層１０２の近傍である位置に、不純物濃度が低いｎ型領域又はｐ型領域が形成されることが、原因の一つであり得ると考えた。以下、第２の原因について詳細に説明する。
【００４０】
図７、図８は、不純物濃度が低いｎ型領域又はｐ型領域が形成される原因を説明する断面図である。なお、図７は、図５のＩＩＩ−ＩＩＩ断面における半導体装置１００Ａの構造を示しており、図８は、図７のＰ部及びその近傍の拡大図である。図７を参照して、埋め込み層１０２が深い位置に位置していることから、引き出し領域１２１は、一般に、ｎ型不純物をイオン注入によって注入した後、熱拡散によってｎ型不純物を拡散することで形成される。図７においては、引き出し領域１２１のうちｎ型不純物が注入される領域が初期注入領域１３１として図示されており、その後、熱拡散によってｎ型不純物が拡散される領域が熱拡散領域１３２として図示されている。ここで、引き出し領域１２１は、埋め込み層１０２に到達するように形成される必要があるから、熱拡散は、注入されたｎ型不純物が埋め込み層１０２に到達するように行われる。しかしながら、引き出し領域１２１の端部においては、注入されたｎ型不純物が埋め込み層１０２まで拡散しにくい。このため、引き出し領域１２１の端部の埋め込み層１０２の近傍の部分に不純物濃度が低いｎ型領域又はｐ型領域が形成され得る。図８の符号１３３は、このようにして形成される不純物濃度が低い領域を示している。領域１３３は、電流リークの経路、即ち、リークパスとなり得る。図５においては、リークパスが、符号１３４によって示されている。
【００４１】
第２の実施形態では、このようなリークパス１３４の形成を防ぎながら、高い面積効率と高い耐圧を実現できる素子分離構造が提示される。
【００４２】
図９、図１０は、第２の実施形態の半導体装置１０の構造を示す断面図であり、図１１は、半導体装置１０の構造を示す平面図である。ここで、図９は、図１１に示されたＩＶ−ＩＶ断面における半導体装置１０の構造を示しており、図１０は、Ｖ−Ｖ断面における半導体装置１０の構造を示している。なお、以下の説明では、互いに直交する第１方向（図２では横方向）及び第２方向（図２では縦方向）に、それぞれ、Ｘ軸、Ｙ軸が規定されたＸＹ座標系が用いられることがある。
【００４３】
図９、図１０、図１１に図示された半導体装置１０は、入出力端子Ｉ／Ｏに印加されたＥＳＤサージを放電するＥＳＤ保護素子を構成している。図９を参照して、半導体装置１０は、ｐ型基板１１を備えている。ｐ型基板１１には、ｐ型不純物が低濃度でドープされている。ｐ型基板１１には埋め込み層１２が形成され、その埋め込み層１２の上に２つのｐ型半導体領域１３、１４が形成されている。埋め込み層１２には、ｎ型不純物が高濃度ドープされている。ｐ型半導体領域１３、１４には、ｐ型不純物が低濃度にドープされている。
【００４４】
ｐ型半導体領域１３にはＰウェル１５が形成され、そのＰウェル１５には、ｎ型拡散層１６とｐ型拡散層１７とが形成されている。Ｐウェル１５には、ｐ型不純物が低濃度でドープされている。ここで、Ｐウェル１５は、その不純物濃度がｐ型半導体領域１３の不純物濃度よりも高くなるように形成される。ｎ型拡散層１６は、ｎ型不純物が高濃度ドープされた半導体領域であり、ｐ型拡散層１７は、ｐ型不純物が高濃度ドープされた半導体領域である。図１１に示されているように、Ｐウェル１５、ｎ型拡散層１６、ｐ型拡散層１７は、いずれも、Ｙ方向に延伸するように形成されている。図９に図示されているように、ｎ型拡散層１６及びｐ型拡散層１７は、金属配線３６を介して接地端子ＧＮＤに接続されている。
【００４５】
同様に、ｐ型半導体領域１４にはＰウェル１８が形成され、そのＰウェル１８の表面部には、ｎ型拡散層１９とｐ型拡散層２０とが形成されている。Ｐウェル１８には、ｐ型不純物が低濃度でドープされている。ここで、Ｐウェル１８は、その不純物濃度がｐ型半導体領域１３の不純物濃度よりも高くなるように形成される。ｎ型拡散層１９は、ｎ型不純物が高濃度ドープされた半導体領域であり、ｐ型拡散層２０は、ｐ型不純物が高濃度ドープされた半導体領域である。図１１に図示されているように、Ｐウェル１５、ｎ型拡散層１６、ｐ型拡散層１７は、いずれも、Ｙ方向に延伸するように形成されている。図９に図示されているように、ｎ型拡散層１９及びｐ型拡散層２０は、金属配線３７を介して入出力端子（又は、入出力パッド）Ｉ／Ｏに接続されている。
【００４６】
図１１に図示されているように、ｐ型半導体領域１３、１４は、絶縁体で形成されたディープトレンチ絶縁層２２によって取り囲まれており、これにより、外部素子から電気的に分離されている。ディープトレンチ絶縁層２２を用いることは、素子分離の耐圧を高めるために有効である。詳細には、ディープトレンチ絶縁層２２は、Ｙ方向に延伸するように形成された第１部分２２ａ、第２部分２２ｂと、Ｘ方向に延伸するように形成された第３部分２２ｃ、第４部分２２ｄとを有している。第３部分２２ｃは、第１部分２２ａ及び第２部分２２ｂの第１端を連結するように形成されており、第４部分２２ｄは、第１部分２２ａ及び第２部分２２ｂの第２端を連結するように形成されている。Ｐウェル１５に形成されたｐ型拡散層１７は、ｎ型拡散層１６よりも第１部分２２ａに近い位置に設けられており、Ｐウェル１８に形成されたｐ型拡散層２０は、ｎ型拡散層１９よりも第２部分２２ｂに近い位置に設けられている。図９、図１０に図示されているように、ディープトレンチ絶縁層２２は、埋め込み層１２を貫通するように形成された溝に、絶縁体を埋め込むことで形成されている。
【００４７】
更に、図１１に図示されているように、ｐ型半導体領域１３、１４は、その間に設けられた引き出し領域２１によって電気的に分離されている。引き出し領域２１は、埋め込み層１２に到達するように形成されており、電気的に、埋め込み層１２に接続されている。引き出し領域２１には、ｎ型不純物が高濃度ドープされている。
【００４８】
ここで、本実施形態では、引き出し領域２１が、その両端においてディープトレンチ絶縁層２２で囲まれた領域の外部にはみ出るように形成されている。このような構造は、引き出し領域２１がその両端においてディープトレンチ絶縁層２２によって分断されているていると表現することもできる。より具体的には、引き出し領域２１は、ディープトレンチ絶縁層２２で囲まれた領域の内部に位置している中央部２１ａと、該領域の外部に位置している端部２１ｂ、２１ｃとを有している。中央部２１ａは、ディープトレンチ絶縁層２２によって囲まれた領域を横断するようにＹ方向に延伸して形成されている。端部２１ｂは、＋Ｙ方向において中央部２１ａに隣接して位置しており、端部２１ｃは、中央部２１ａに対して−Ｙ方向に隣接して位置している。図１０の断面図から理解されるように、引き出し領域２１の端部２１ｂは、ディープトレンチ絶縁層２２の第３部分２２ｃを挟んで中央部２１ａと対向するように配置され、端部２１ｃは、ディープトレンチ絶縁層２２の第４部分２２ｄを挟んで中央部２１ａと対向するように配置されている。
【００４９】
図９、図１０に戻り、引き出し領域２１の中央部２１ａの表面部には、ｎ型不純物が高濃度ドープされたｎ型拡散層２３が形成されている。ｎ型拡散層２３のｎ型不純物の不純物濃度は、引き出し領域２１の不純物濃度よりも高い。ｎ型拡散層２３は、引き出し領域２１の中央部２１ａのＹ方向における抵抗を低減するために用いられる。
【００５０】
また、ｐ型基板１１のディープトレンチ絶縁層２２の外側の部分の表面には、ｐ型半導体領域２４が形成されている。ｐ型半導体領域２４には、ｐ型不純物が低濃度でドープされている。更に、ｐ型半導体領域１３、１４、及び２４の表面部には、ＳＴＩ(shallow trench isolation)絶縁層２５が形成されている。このＳＴＩ絶縁層２５は、素子分離に寄与している。
【００５１】
このような構造を有する本実施形態の半導体装置１０のＥＳＤサージが印加されたときの動作は、図１、図２の構造の半導体装置１００と同様である。即ち、本実施形態の半導体装置１０の等価回路は、図３に示されているとおりである。ここで、ｎ型拡散層１６が、ＮＰＮ型バイポーラトランジスタＱ１のエミッタ領域として機能し、Ｐウェル１５及びｐ型半導体領域１３が、ＮＰＮ型バイポーラトランジスタＱ１のベース領域として機能する。また、引き出し領域２１は、ＮＰＮ型バイポーラトランジスタＱ１、Ｑ２両方のコレクタ領域として機能する。更に、ｐ型半導体領域１４及びＰウェル１８が、ＮＰＮ型バイポーラトランジスタＱ２のベース領域として機能し、ｎ型拡散層１９が、ＮＰＮ型バイポーラトランジスタＱ２のエミッタ領域として機能する。また、ｐ型基板１１が、ダイオードＤ１のアノードとして機能し、埋め込み層１２及び引き出し領域２１が、ダイオードＤ１のカソードとして機能する。
【００５２】
以上に説明されている本実施形態の半導体装置１０の構造は、面積効率の向上に有効である。本実施形態の半導体装置１０は、図４、図５の半導体装置１００Ａと同様に、引き出し領域２１は、ｐ型半導体領域１３、１４の間に位置するものの、ｐ型半導体領域１３、１４を取り囲むようには形成されていない。即ち、ｐ型半導体領域１３は、−Ｘ方向の端においてディープトレンチ絶縁層２２の第１部分２２ａに、引き出し領域２１を介することなく面しており、Ｙ方向の両端においてディープトレンチ絶縁層２２の第３部分２２ｃ、第４部分２２ｄに、引き出し領域２１を介することなく面している。また、ｐ型半導体領域１４は、＋Ｘ方向の端において、ディープトレンチ絶縁層２２の第２部分２２ｂに、、引き出し領域２１を介することなく面しており、Ｙ方向の両端において、ディープトレンチ絶縁層２２の第３部分２２ｃ、第４部分２２ｄに、引き出し領域２１を介することなく面している。このような構造は、ｐ型半導体領域１３、１４の電気的分離に用いられる引き出し領域２１の面積を低減させ、面積効率の向上に寄与する。
【００５３】
加えて、本実施形態の半導体装置１０では、引き出し領域２１が、ディープトレンチ絶縁層２２で囲まれた領域の外部にはみ出るように形成されていることにより、図４、図５の半導体装置１００Ａの構造において問題になる電流リークが発生しにくい。詳細には、図１２に図示されているように、ディープトレンチ絶縁層２２の内面４０に接し、且つ、埋め込み層１２の近傍の位置に不純物濃度が低いｎ型領域又はｐ型領域が形成されにくくなる。これは、電流リークの抑制に寄与する。
【００５４】
深い位置に形成される埋め込み層１２に引き出し領域２１が到達するように形成される必要があるため、引き出し領域２１は、ｎ型不純物をイオン注入によって注入した後、熱拡散によってｎ型不純物を拡散することで形成される。図１１、図１２においては、引き出し領域２１のうち、ｎ型不純物がイオン注入によって注入される領域が初期注入領域３１として図示されており、その後、熱拡散によってｎ型不純物が拡散される領域が熱拡散領域３２として図示されている。
【００５５】
本実施形態では、引き出し領域２１を形成するためのｎ型不純物のイオン注入において、初期注入領域３１は、その一部がディープトレンチ絶縁層２２で囲まれる領域の外部に位置するように規定される。即ち、初期注入領域３１は、その両方の端部が、引き出し領域２１の端部２１ｂ、２１ｃに位置するように規定される。このように規定された初期注入領域３１にイオン注入によってｎ型不純物が注入された後、熱拡散によってｎ型不純物が熱拡散領域３２に拡散されて引き出し領域２１が形成される。このような手法で引き出し領域２１を形成することは、ディープトレンチ絶縁層２２の内面４０に接し、且つ、埋め込み層１２の近傍の位置に不純物濃度が低いｎ型領域又はｐ型領域が形成されることを回避するために有効である。
【００５６】
発明者は、本実施形態の半導体装置１０の電流リークの抑制の効果を、測定によって検証した。図１３は、本実施形態の半導体装置１０と、図１、図２に図示された構造の半導体装置１００について、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間に電圧を印加したときの、電圧−電流特性を示すグラフである。なお、引き出し領域（１１１、２１）の構造以外のすべての製造条件は、半導体装置１０、１００で同一である。また、図１３のグラフの横軸は、印加された電圧を示しており、縦軸は、流れる電流を対数スケールで示している。図１３から理解されるように、本実施形態の半導体装置１０は、図１、図２に図示された構造の半導体装置１００とほぼ同じような電圧−電流特性を示した。これは、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間のリーク電流はほとんど発生しないことを示している。
【００５７】
ただし、図１４、図１５に図示されているように、初期注入領域３１がディープトレンチ絶縁層２２で囲まれる領域の内部のみに形成されることも可能である。図１４、図１５では、初期注入領域３１の端が、ディープトレンチ絶縁層２２の内面４０の位置に一致するように規定されている。この場合でも、熱拡散の条件を適切に設定することで、ディープトレンチ絶縁層２２の内面４０に接し、且つ、埋め込み層１２の近傍の位置に不純物濃度が低いｎ型領域又はｐ型領域が形成されることを抑制することができる。
【００５８】
続いて、第２の実施形態の半導体装置１０の製造方法を、図１６Ａ〜図１６Ｄ、図１７Ａ、図１７Ｂを参照しながら説明する。ここで、図１６Ａ〜図１６Ｄは、図１１に示されたＩＶ−ＩＶ断面における構造を示す断面図であり、図１７Ａ、図１７Ｂは、Ｖ−Ｖ断面における構造を示す断面図である。なお、第１の実施形態の半導体装置１００Ａの製造方法は、引き出し領域２１の形状が異なっている点を除けば、第２の実施形態の半導体装置１０の製造方法と同様である。
【００５９】
図１６Ａを参照して、まず、ｐ型基板１１が用意される（工程１）。続いて、ｐ型基板１１の表面部に埋め込み層１２が形成される（工程２）。詳細には、ｐ型基板１１の表面のうち、埋め込み層１２が形成される部分に位置する開口を有するレジストマスク４１が形成され、該開口によって露出している部分にｎ型不純物がイオン注入によって注入される。その後、レジストマスク４１が除去される。
【００６０】
続いて、ｐ型エピタキシャル層４２が、エピタキシャル成長によってｐ型基板１１の表面全体に形成される（工程３）。ｐ型エピタキシャル層４２には、ｐ型不純物が低濃度でドープされる。なお、ｐ型エピタキシャル層４２の形成の工程におけるエピタキシャル成長の温度は高いので、埋め込み層１２からｎ型不純物がｐ型エピタキシャル層４２に拡散し、その結果、埋め込み層１２の上端の位置は、ｐ型基板１１とｐ型エピタキシャル層４２との境界よりも高くなることに留意されたい。
【００６１】
更に、図１６Ｂ及び図１７Ａに図示されているように、引き出し領域２１の初期注入領域３１に、ｎ型不純物が、イオン注入によって注入される（工程４）。詳細には、ｐ型基板１１の表面のうち初期注入領域３１として規定された部分に位置する開口を有するレジストマスク４３が形成され、該開口によって露出している部分にｎ型不純物がイオン注入によって注入される。
【００６２】
更に、レジストマスク４３を除去した後、熱拡散によって初期注入領域３１から熱拡散領域３２にｎ型不純物が拡散され、引き出し領域２１が形成される（工程５）。なお、熱拡散において埋め込み層１２に含まれているｎ型不純物が拡散するので、引き出し領域２１の形成の工程において、埋め込み層１２の上端の位置が更に高くなることに留意されたい。
【００６３】
続いて、ｐ型エピタキシャル層４２の表面部に、ＳＴＩ絶縁層２５が形成される（工程６）。
【００６４】
続いて、図１６Ｃ及び図１７Ａに図示されているように、Ｐウェル１５、１８が形成される（工程７）。詳細には、Ｐウェル１５、１８が形成される部分に位置する開口を有するレジストマスク４４が形成され、該開口によって露出している部分にｐ型不純物がイオン注入によって注入される。更に、レジストマスク４４が除去される。
【００６５】
更に、図１６Ｃに図示されているように、ｎ型不純物を注入することによってｎ型拡散層１６、１９、２３が形成される（工程８）。詳細には、Ｐウェル１５、１８のうちｎ型不純物を注入すべきでない部分（即ち、後に、ｐ型拡散層１７、２０が形成される部分）を被覆するレジストマスク４５が形成され、更に、レジストマスク４５によって被覆されていない部分にｎ型不純物がイオン注入によって注入される。
【００６６】
更に、ｐ型不純物を注入することによってｐ型拡散層１７、１９が形成される（工程９）。詳細には、Ｐウェル１５、１８のうちｐ型不純物を注入すべきでない部分（即ち、ｎ型拡散層１６、１９、２３が形成されている部分）を被覆するレジストマスク４６が形成され、更に、レジストマスク４６によって被覆されていない部分にｎ型不純物がイオン注入によって注入される。なお、ｎ型拡散層１６、１９、２３の形成（工程８）と、ｐ型拡散層１７、２０の形成（工程９）の順序は逆でもいい。
【００６７】
続いて、図１６Ｄ、図１７Ｂに図示されているように、ディープトレンチ絶縁層２２が形成される（工程１０）。詳細には、埋め込み層１２を貫通するような溝が形成され、更に、その溝に絶縁体を埋め込むことでディープトレンチ絶縁層２２が形成される。ディープトレンチ絶縁層２２により、ｐ型エピタキシャル層４２が、ディープトレンチ絶縁層２２で囲まれる領域の内部に位置するｐ型半導体領域１３、１４、及び、当該領域の外部に位置するｐ型半導体領域２４に区画される。
【００６８】
ここで、上述されているように、ディープトレンチ絶縁層２２は、引き出し領域２１の端部２１ｂ、２１ｃが、ディープトレンチ絶縁層２２の外部に位置するように形成されることに留意されたい。加えて、好適な実施形態では、初期注入領域３１の一部が、ディープトレンチ絶縁層２２の外部に位置するようにディープトレンチ絶縁層２２が形成されることにも留意されたい。このような方法は、ディープトレンチ絶縁層２２の内面に接し、且つ、埋め込み層１２の近傍の位置に不純物濃度が低いｎ型領域又はｐ型領域が形成されることを回避するために有効である。
【００６９】
最後に、図１６Ｄに図示されているように、ｎ型拡散層１６及びｐ型拡散層１７に接続される金属配線３６と、ｎ型拡散層１９及びｐ型拡散層２９に接続される金属配線３７とが形成される（工程１１）。以上の工程により、本実施形態の半導体装置１０の形成が完了する。
【００７０】
上述の製造方法では、ディープトレンチ絶縁層２２が、ＳＴＩ絶縁層２５の形成（工程６）、Ｐウェル１５、１８の形成（工程７）、ｎ型拡散層１６、１９、２３の形成（工程８）、及び、ｐ型拡散層１７、２０の形成（工程９）の後に形成されているが、ディープトレンチ絶縁層２２は、ＳＴＩ絶縁層２５の形成の前に行われてもよい。図１８Ａ、図１８Ｂ及び図１９は、この場合の半導体装置１０の製造方法を示す断面図である。ここで、図１８Ａ、図１８Ｂは、図１１に示されたＩＶ−ＩＶ断面における構造を示す断面図であり、図１９は、Ｖ−Ｖ断面における構造を示す断面図である。
【００７１】
図１８Ａ及び図１９に図示されているように、引き出し領域２１の形成（工程５）の後、ディープトレンチ絶縁層２２が形成される。このとき、上述されているように、ディープトレンチ絶縁層２２は、引き出し領域２１の端部２１ｂ、２１ｃが、ディープトレンチ絶縁層２２の外部に位置するように形成されることに留意されたい。加えて、好適な実施形態では、初期注入領域３１の一部が、ディープトレンチ絶縁層２２の外部に位置するようにディープトレンチ絶縁層２２が形成されることにも留意されたい。このような方法は、ディープトレンチ絶縁層２２の内面に接し、且つ、埋め込み層１２の近傍の位置に不純物濃度が低いｎ型領域又はｐ型領域が形成されることを回避するために有効である。
【００７２】
以後、図１８Ａ、図１８Ｂ及び図１９に図示されているように、ＳＴＩ絶縁層２５の形成（工程６）、Ｐウェル１５、１８の形成（工程７）、ｎ型拡散層１６、１９、２３の形成（工程８）、及び、ｐ型拡散層１７、２０の形成（工程９）が行われる。最後に、図１８Ｃに図示されているように、ｎ型拡散層１６及びｐ型拡散層１７に接続される金属配線３６と、ｎ型拡散層１９及びｐ型拡散層２９に接続される金属配線３７とが形成される（工程１１）。以上の工程により、本実施形態の半導体装置１０の形成が完了する。
【００７３】
以上に説明されているように、本実施形態の半導体装置１０の構造、及び、その製造方法によれば、面積効率が高く、ｐ型半導体領域１３、１４の間の電流リークを抑制できる半導体装置を提供することができる。
【００７４】
なお、第２の実施形態において、Ｐウェル１５、１８が設けられることは、好ましいが必須ではないことに留意されたい。Ｐウェル１５が設けられない構成が採用される場合、ｎ型拡散層１６及びｐ型拡散層１７は、ｐ型半導体領域１３に直接に設けられる。同様に、Ｐウェル１８が設けられない構成が採用される場合、ｎ型拡散層１９及びｐ型拡散層２０は、ｐ型半導体領域１４に直接に設けられる。
【００７５】
続いて、本実施形態の半導体装置１０の様々な変形例について説明する。
【００７６】
図２０は、本実施形態の半導体装置１０の第１の変形例を示す断面図である。図２０に図示されているように、本実施形態の半導体装置１０において、ｐ型半導体領域１３、１４、２４の代わりにｎ型半導体領域５３、５４、６４を形成してもよい。このような構造は、例えば、工程３において、ｐ型エピタキシャル層４２の代わりに、ｎ型不純物が低濃度でドープされたｎ型エピタキシャル層を形成することで形成可能である。ｐ型半導体領域１３、１４、２４の代わりにｎ型半導体領域５３、５４、６４を形成しても、本実施形態の半導体装置１０は、Back  to  Back接続された２つのＮＰＮ型バイポーラトランジスタＱ１、Ｑ２と、ダイオードＤ１とを含むＥＳＤ保護回路として動作する。
【００７７】
図２１は、本実施形態の半導体装置の第２の変形例を示す断面図であり、図２２は、図２１の半導体装置の構造を示す平面図である。図２１、２２に図示されているように、本実施形態の半導体装置１０に含まれる基板、各半導体領域及び拡散層に含まれる不純物の導電型が反転されてもよい。このような構成の半導体装置は、図２１において、符号１０Ａとして参照されている。
【００７８】
詳細には、図２１に図示されているように、ｐ型基板１１の代わりにｎ型基板５１が用いられ、ｎ型不純物が高濃度でドープされた埋め込み層１２の代わりに、ｐ型不純物が高濃度でドープされた埋め込み層５２が形成される。更に、ｐ型半導体領域１３の代わりにｎ型半導体領域５３が形成され、ｐ型半導体領域１４の代わりにｎ型半導体領域５４が形成される。
【００７９】
また、Ｐウェル１５の代わりにＮウェル５５が形成され、ｎ型拡散層１６、ｐ型拡散層１７の代わりに、それぞれ、ｐ型拡散層５６、ｎ型拡散層５７が形成される。Ｎウェル５５には、ｎ型不純物が低濃度でドープされる。ｐ型拡散層５６には、ｐ型不純物が高濃度ドープされ、ｎ型拡散層５７には、ｎ型不純物が高濃度ドープされる。ｐ型拡散層５６及びｎ型拡散層５７は、金属配線３６を介して接地端子ＧＮＤに接続される。
【００８０】
更に、Ｐウェル１８の代わりにＮウェル５８が形成され、ｎ型拡散層１９、ｐ型拡散層２０の代わりに、それぞれ、ｐ型拡散層５９、ｎ型拡散層６０が形成される。Ｎウェル５８には、ｎ型不純物が低濃度でドープされる。ｐ型拡散層５９には、ｐ型不純物が高濃度ドープされ、ｎ型拡散層６０には、ｎ型不純物が高濃度ドープされる。ｐ型拡散層５９及びｎ型拡散層６０は、金属配線３７を介して入出力端子Ｉ／Ｏに接続される。
【００８１】
また、ｎ型不純物が高濃度でドープされた引き出し領域２１の代わりに、ｐ型不純物が高濃度でドープされた引き出し領域６１が形成される。図２２に図示されているように、引き出し領域６１は、ディープトレンチ絶縁層２２で取り囲まれた領域の外部にはみ出すように形成されている。
【００８２】
更に、図２１に図示されているように、ｎ型拡散層２３の代わりにｐ型拡散層６３が形成される。ｐ型拡散層６３には、ｐ型不純物が高濃度ドープされる。また、ｐ型半導体領域２４の代わりにｎ型半導体領域６４が形成される。
【００８３】
図２３は、第２の変形例の半導体装置１０Ａの等価回路図である。第２の変形例の半導体装置１０Ａは、Back  to  Back接続された２つのＰＮＰ型バイポーラトランジスタＱ３、Ｑ４と、ダイオードＤ２とを含むＥＳＤ保護回路として動作する。詳細には、ｐ型拡散層５６が、ＰＮＰ型バイポーラトランジスタＱ３のコレクタ領域として機能し、Ｎウェル５５及びｎ型半導体領域５３が、ＰＮＰ型バイポーラトランジスタＱ３のベース領域として機能する。また、引き出し領域６１は、ＰＮＰ型バイポーラトランジスタＱ３、Ｑ４両方のエミッタ領域として機能する。更に、ｎ型半導体領域５４及びＮウェル５８が、ＰＮＰ型バイポーラトランジスタＱ４のベース領域として機能し、ｐ型拡散層５９が、ＰＮＰ型バイポーラトランジスタＱ４のコレクタ領域として機能する。また、ｎ型基板５１が、ダイオードＤ２のカソードとして機能し、埋め込み層５２及び引き出し領域６１が、ダイオードＤ２のアノードとして機能する。
【００８４】
第２の変形例の半導体装置１０Ａは、次のように動作する。入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）正電圧のＥＳＤサージが印加されると、ダイオードＤ２に順方向バイアスが印加される。この場合、ＰＮＰ型バイポーラトランジスタＱ４のエミッタ−ベース間電圧がある程度の大きさになるとＮＰＮ型バイポーラトランジスタＱ４がオンし、入出力端子Ｉ／Ｏとｎ型基板５１の間の放電が発生する。これにより、正電圧のＥＳＤサージによる素子破壊が防止される。
【００８５】
一方、入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）負電圧のＥＳＤサージが印加されると、ＰＮＰ型バイポーラトランジスタＱ４のベース領域及びエミッタ領域で構成されるＰＮ接合に順方向バイアスが印加され、このＰＮ接合を介してＰＮＰ型バイポーラトランジスタＱ３のエミッタ領域に負電圧が印加される。ある程度の大きさの負電圧がＰＮＰ型バイポーラトランジスタＱ３のエミッタ領域に印加されると、ＰＮＰ型バイポーラトランジスタＱ３がオンし、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間の放電が発生する。これにより、負電圧のＥＳＤサージによる素子破壊が防止される。
【００８６】
なお、図２１、図２２の構造の半導体装置１０Ａにおいて、図２４に図示されているように、ｎ型半導体領域５３、５４の代わりに、それぞれ、ｐ型半導体領域１３、１４が形成され、ｎ型半導体領域６４の代わりにｐ型半導体領域２４が形成されてもよい。この場合でも、半導体装置１０Ａは、Back  to  Back接続された２つのＰＮＰ型バイポーラトランジスタと、ダイオードとを含むＥＳＤ保護回路として動作する。
【００８７】
図２５は、本実施形態の半導体装置の第３の変形例を示す平面図である。第３の変形例に係る半導体装置は、図２５において、符号１０Ｂとして参照されている。図２５に図示されているように、引き出し領域２１は、中央部２１ａの端から、ディープトレンチ絶縁層２２のＸ方向に延伸する部分（即ち、第３部分２２ｃ、第４部分２２ｄ）に沿ってＸ方向に延伸する部分を含むように形成されてもよい。この場合、引き出し領域２１の端部２１ｂ、２１ｃも、ディープトレンチ絶縁層２２のＸ方向に延伸する部分（即ち、第３部分２２ｃ、第４部分２２ｄ）に沿ってＸ方向に延伸するように形成される。
【００８８】
詳細には、第３の変形例では、引き出し領域２１が、Ｘ方向延伸部分２１ｄ〜２１ｇを含んでいる。ここで、引き出し領域２１のＸ方向延伸部分２１ｄは、中央部２１ａの＋Ｙ方向の端から−Ｘ方向に延伸するように形成され、Ｘ方向延伸部分２１ｅは、中央部２１ａの＋Ｙ方向の端から＋Ｘ方向に延伸するように形成されている。また、Ｘ方向延伸部分２１ｆは、中央部２１ａの−Ｙ方向の端から−Ｘ方向に延伸するように形成され、Ｘ方向延伸部分２１ｇは、中央部２１ａの−Ｙ方向の端から＋Ｘ方向に延伸するように形成されている。図２５の構成では、ｐ型半導体領域１３の−Ｘ方向の端は、ディープトレンチ絶縁層２２の第１部分２２ａに直接に接し、ｐ型半導体領域１４の＋Ｘ方向の端は、ディープトレンチ絶縁層２２の第２部分２２ｂに直接に接していることに留意されたい。
【００８９】
このような構造は、特に、ディープトレンチ絶縁層２２で取り囲まれた領域のＹ方向の長さが、該領域のＸ方向の幅に比べて大きい場合に有効である。図２５の構造において、引き出し領域２１がＸ方向延伸部分２１ｄ〜２１ｇを有していることは、ｐ型半導体領域１３、１４の間の耐圧を向上させることに寄与する一方で、半導体装置１０Ｂの面積効率を低下させる。しかしながら、ディープトレンチ絶縁層２２で取り囲まれた領域のＹ方向の長さが、該領域のＸ方向の幅に比べて大きい場合には、Ｘ方向延伸部分２１ｄ〜２１ｇの存在による面積効率の低下は、大きな問題にはならない。
【００９０】
図２６は、本実施形態の半導体装置の第４の変形例を示す断面図であり、図２７は、図２６の半導体装置の構造を示す平面図である。第４の変形例に係る半導体装置は、図２６、図２７において、符号１０Ｃ−１として参照されている。第４の変形例の半導体装置１０Ｃの構造は、図９、図１０、図１１に図示された本実施形態の半導体装置１０の構造に類似しているが、back  to  back接続された２つのサイリスタを含むＥＳＤ保護回路として形成される点で相違している。ＥＳＤ保護回路にサイリスタを使用する構成は、バイポーラトランジスタを使用する構成と比較して放電能力が高い利点がある。
【００９１】
詳細には、第４の変形例では、埋め込み層１２の上に、ｐ型半導体領域１３、１４の代わりに、ｎ型不純物が低濃度にドープされたｎ型半導体領域５３、５４が形成される。また、ｐ型半導体領域２４の代わりに、ｎ型不純物が低濃度にドープされたｎ型半導体領域６４が形成される。
【００９２】
Ｐウェル１５は、ｎ型半導体領域５３の表面部に形成され、そのＰウェル１５に、ｎ型拡散層１６とｐ型拡散層１７とが形成される。図９に図示されているように、ｎ型拡散層１６及びｐ型拡散層１７は、金属配線３６を介して接地端子ＧＮＤに接続される。また、Ｐウェル１８は、ｎ型半導体領域５４の表面部に形成され、そのＰウェル１８に、ｎ型拡散層１９とｐ型拡散層２０とが形成される。
【００９３】
加えて、ｎ型半導体領域５３の表面部には、引き出し領域２１とＰウェル１５の間の位置に、ｐ型不純物が低濃度でドープされたＰウェル２６が形成される。そのＰウェル２６の表面部には、ｐ型不純物が高濃度でドープされたｐ型拡散層２７が形成される。図２７に図示されているように、Ｐウェル２６、ｐ型拡散層２７は、いずれも、Ｙ方向に延伸するように形成されている。
【００９４】
図２６に戻り、ｎ型半導体領域５４の表面部には、引き出し領域２１とＰウェル１８の間の位置に、ｐ型不純物が低濃度でドープされたＰウェル２８が形成される。そのＰウェル２８の表面部には、ｐ型不純物が高濃度でドープされたｐ型拡散層２９が形成される。図２７に図示されているように、Ｐウェル２８、ｐ型拡散層２９は、いずれも、Ｙ方向に延伸するように形成されている。
【００９５】
ｎ型拡散層２３、ｐ型拡散層２７、及び、ｐ型拡散層２９は、金属配線３８によって互いに接続される。
【００９６】
なお、第４の変形例においても、図２７に図示されているように、引き出し領域２１がディープトレンチ絶縁層２２で囲まれた領域の外部にはみ出るように形成されていることに留意されたい。上述のように、このような構造は、ｎ型半導体領域５３、５４の間の電流リークを抑制するために有効である。
【００９７】
図２８は、第４の変形例の半導体装置１０Ｃ−１の等価回路図である。第４の変形例の半導体装置１０Ｃ−１は、Back  to  Back接続された２つのサイリスタと、ダイオードＤ１１とを含むＥＳＤ保護回路として動作する。図２８において、一方のサイリスタは、ＮＰＮ型バイポーラトランジスタＱ１１及びＰＮＰ型バイポーラトランジスタＱ１３として表現されており、もう一方のサイリスタは、ＮＰＮ型バイポーラトランジスタＱ１２及びＰＮＰ型バイポーラトランジスタＱ１４として表現されている。ｎ型拡散層１６が、ＮＰＮ型バイポーラトランジスタＱ１１のエミッタ領域として機能し、Ｐウェル１５が、ＮＰＮ型バイポーラトランジスタＱ１１のベース領域及びＰＮＰ型バイポーラトランジスタＱ１３のコレクタ領域として機能する。更に、ｎ型半導体領域５３が、ＮＰＮ型バイポーラトランジスタＱ１１のコレクタ領域及びＰＮＰ型バイポーラトランジスタＱ１３のベース領域として機能し、Ｐウェル２６及びｐ型拡散層２７が、ＰＮＰ型バイポーラトランジスタＱ１３のエミッタ領域として機能する。また、ｎ型拡散層１９が、ＮＰＮ型バイポーラトランジスタＱ１２のエミッタ領域として機能し、Ｐウェル１８が、ＮＰＮ型バイポーラトランジスタＱ１２のベース領域及びＰＮＰ型バイポーラトランジスタＱ１４のコレクタ領域として機能する。更に、ｎ型半導体領域５４が、ＮＰＮ型バイポーラトランジスタＱ１２のコレクタ領域及びＰＮＰ型バイポーラトランジスタＱ１４のベース領域として機能し、Ｐウェル２８及びｐ型拡散層２９が、ＰＮＰ型バイポーラトランジスタＱ１４のエミッタ領域として機能する。また、ｐ型基板１１が、ダイオードＤ１１のアノードとして機能し、埋め込み層１２及び引き出し領域２１が、ダイオードＤ１１のカソードとして機能する。
【００９８】
第４の変形例の半導体装置１０Ａは、次のように動作する。入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）正電圧のＥＳＤサージが印加されると、ＮＰＮ型バイポーラトランジスタＱ１２のベース領域及びコレクタ領域で形成されるＰＮ接合（即ち、ＰＮＰ型バイポーラトランジスタＱ１４のコレクタ領域及びベース領域で形成されるＰＮ接合）に順方向バイアスが印加され、このＰＮ接合を介して、ＮＰＮ型バイポーラトランジスタＱ１１のコレクタ領域とＰＮＰ型バイポーラトランジスタＱ１３のエミッタ領域に正電圧が印加される。ある程度の大きさの正電圧が印加されると、ＮＰＮ型バイポーラトランジスタＱ１１とＰＮＰ型バイポーラトランジスタＱ１３がオンし、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間の放電が発生する。これにより、正電圧のＥＳＤサージによる素子破壊が防止される。
【００９９】
一方、入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）負電圧のＥＳＤサージが印加されると、ダイオードＤ１１に順方向バイアスが印加されると共に、ＮＰＮ型バイポーラトランジスタＱ１１のベース領域及びコレクタ領域で構成されるＰＮ接合（即ち、ＰＮＰ型バイポーラトランジスタＱ１３のコレクタ領域及びベース領域で構成されるＰＮ接合）にも順方向バイアスが印加される。この場合、ＮＰＮ型バイポーラトランジスタＱ１２及びＰＮＰ型バイポーラトランジスタＱ１４のコレクタ領域とベース領域の間の電位差がある程度の大きさになるとＮＰＮ型バイポーラトランジスタＱ１１及びＰＮＰ型バイポーラトランジスタＱ１３がオンし、入出力端子Ｉ／Ｏとｐ型基板１１の間の放電が発生する。これにより、負電圧のＥＳＤサージによる素子破壊が防止される。
【０１００】
また、図２９は、本実施形態の半導体装置の第５の変形例を示す断面図であり、図３０は、図２９の半導体装置の構造を示す平面図である。第５の変形例は、第４の変形例の半導体装置１０Ｃ−１において、基板、各半導体領域及び拡散層に含まれる不純物の導電型が反転された構成を有している。第５の変形例に係る半導体装置は、図２９、図３０において、符号１０Ｃ−２として参照されている。
【０１０１】
詳細には、図２９に図示されているように、ｐ型基板１１の代わりにｎ型基板５１が用いられ、ｎ型不純物が高濃度でドープされた埋め込み層１２の代わりに、ｐ型不純物が高濃度でドープされた埋め込み層５２が形成される。更に、ｎ型半導体領域５３の代わりにｐ型半導体領域１３が形成され、ｎ型半導体領域５４の代わりにｐ型半導体領域１４が形成される。
【０１０２】
また、Ｐウェル１５の代わりにＮウェル５５が形成され、ｎ型拡散層１６、ｐ型拡散層１７の代わりに、それぞれ、ｐ型拡散層５６、ｎ型拡散層５７が形成される。Ｎウェル５５には、ｎ型不純物が低濃度でドープされる。ｐ型拡散層５６には、ｐ型不純物が高濃度ドープされ、ｎ型拡散層５７には、ｎ型不純物が高濃度ドープされる。ｐ型拡散層５６及びｎ型拡散層５７は、金属配線３６を介して接地端子ＧＮＤに接続される。
【０１０３】
更に、Ｐウェル１８の代わりにＮウェル５８が形成され、ｎ型拡散層１９、ｐ型拡散層２０の代わりに、それぞれ、ｐ型拡散層５９、ｎ型拡散層６０が形成される。Ｎウェル５８には、ｎ型不純物が低濃度でドープされる。ｐ型拡散層５９には、ｐ型不純物が高濃度ドープされ、ｎ型拡散層６０には、ｎ型不純物が高濃度ドープされる。ｐ型拡散層５９及びｎ型拡散層６０は、金属配線３７を介して入出力端子Ｉ／Ｏに接続される。
【０１０４】
また、Ｐウェル２６の代わりにＮウェル６６が形成され、ｐ型拡散層２７の代わりに、ｎ型拡散層６７が形成される。Ｎウェル６６には、ｎ型不純物が低濃度でドープされ、ｎ型拡散層６７には、ｎ型不純物が高濃度ドープされる。更に、Ｐウェル２８の代わりにＮウェル６８が形成され、ｐ型拡散層２９の代わりに、ｎ型拡散層６９が形成される。Ｎウェル６８には、ｎ型不純物が低濃度でドープされ、ｎ型拡散層６９には、ｎ型不純物が高濃度ドープされる。
【０１０５】
また、ｎ型不純物が高濃度でドープされた引き出し領域２１の代わりに、ｐ型不純物が高濃度でドープされた引き出し領域６１が形成される。図３０に図示されているように、引き出し領域６１は、ディープトレンチ絶縁層２２で取り囲まれた領域の外部にはみ出すように形成されている。更に、図２９に図示されているように、ｎ型拡散層２３の代わりにｐ型拡散層６３が形成される。ｐ型拡散層６３には、ｐ型不純物が高濃度ドープされる。ｐ型拡散層６３及びｎ型拡散層６７、６９は、金属配線３８によって互いに接続される。また、ｎ型半導体領域６４の代わりにｐ型半導体領域２４が形成される。
【０１０６】
図３１は、第５の変形例の半導体装置１０Ｃ−２の等価回路図である。第５の変形例の半導体装置１０Ｃ−２も、back  to  back接続された２つのサイリスタと、ダイオードＤ２１とを含むＥＳＤ保護回路として動作する。図３１において、一方のサイリスタは、ＰＮＰ型バイポーラトランジスタＱ２１及びＮＰＮ型バイポーラトランジスタＱ２３として表現されており、もう一方のサイリスタは、ＰＮＰ型バイポーラトランジスタＱ２２及びＮＰＮ型バイポーラトランジスタＱ２４として表現されている。ｐ型拡散層５６が、ＰＮＰ型バイポーラトランジスタＱ２１のコレクタ領域として機能し、Ｎウェル５５が、ＰＮＰ型バイポーラトランジスタＱ２１のベース領域及びＮＰＮ型バイポーラトランジスタＱ２３のエミッタ領域として機能する。更に、ｐ型半導体領域１３が、ＰＮＰ型バイポーラトランジスタＱ２１のエミッタ領域及びＮＰＮ型バイポーラトランジスタＱ２３のベース領域として機能し、Ｎウェル６６及びｎ型拡散層６７が、ＮＰＮ型バイポーラトランジスタＱ２３のエミッタ領域として機能する。また、ｐ型拡散層５９が、ＰＮＰ型バイポーラトランジスタＱ２２のコレクタ領域として機能し、Ｎウェル５８が、ＰＮＰ型バイポーラトランジスタＱ２２のベース領域及びＮＰＮ型バイポーラトランジスタＱ２４のエミッタ領域として機能する。更に、ｐ型半導体領域１４が、ＰＮＰ型バイポーラトランジスタＱ２２のエミッタ領域及びＮＰＮ型バイポーラトランジスタＱ２４のベース領域として機能し、Ｎウェル６８及びｎ型拡散層６９が、ＮＰＮ型バイポーラトランジスタＱ２４のコレクタ領域として機能する。また、ｎ型基板５１が、ダイオードＤ２１のカソードとして機能し、埋め込み層５２及び引き出し領域６１が、ダイオードＤ２１のアノードとして機能する。
【０１０７】
第５の変形例の半導体装置１０Ｃ−２は、次のように動作する。入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）正電圧のＥＳＤサージが印加されると、ダイオードＤ２１に順方向バイアスが印加されると共に、ＰＮＰ型バイポーラトランジスタＱ２１のエミッタ領域及びベース領域で構成されるＰＮ接合（即ち、ＮＰＮ型バイポーラトランジスタＱ２３のベース領域及びエミッタ領域で構成されるＰＮ接合）にも順方向バイアスが印加される。この場合、ＰＮＰ型バイポーラトランジスタＱ２２及びＮＰＮ型バイポーラトランジスタＱ２４のベース領域とエミッタ領域との間の電位差がある程度の大きさになるとＰＮＰ型バイポーラトランジスタＱ２２及びＮＰＮ型バイポーラトランジスタＱ２４がオンし、入出力端子Ｉ／Ｏとｎ型基板５１の間の放電が発生する。これにより、正電圧のＥＳＤサージによる素子破壊が防止される。
【０１０８】
一方、入出力端子Ｉ／Ｏに（接地端子ＧＮＤの電位を基準として）負電圧のＥＳＤサージが印加されると、ＰＮＰ型バイポーラトランジスタＱ２２のエミッタ領域及びベース領域で形成されるＰＮ接合（即ち、ＮＰＮ型バイポーラトランジスタＱ２４のベース領域及びエミッタ領域で形成されるＰＮ接合）に順方向バイアスが印加され、このＰＮ接合を介して、ＰＮＰ型バイポーラトランジスタＱ２１のエミッタ領域とＮＰＮ型バイポーラトランジスタＱ２３のコレクタ領域に負電圧が印加される。ある程度の大きさの負電圧が印加されると、ＰＮＰ型バイポーラトランジスタＱ２１とＮＰＮ型バイポーラトランジスタＱ２３がオンし、入出力端子Ｉ／Ｏと接地端子ＧＮＤの間の放電が発生する。これにより、負電圧のＥＳＤサージによる素子破壊が防止される。
【０１０９】
図３２Ａは、本実施形態の半導体装置の第６の変形例を示す断面図であり、図３３Ａは、第６の変形例の半導体装置の構造を示す平面図である。第６の変形例に係る半導体装置は、図３２Ａ、図３３Ａにおいて、符号１０Ｃ−３として参照されている。第６の変形例の半導体装置１０Ｃ−３の構造は、図９、図１０、図１１に図示された本実施形態の半導体装置１０の構造に類似しているが、（第４の変形例に係る半導体装置と同様に）back  to  back接続された２つのサイリスタを含むＥＳＤ保護回路として形成される点で相違している。上述のように、ＥＳＤ保護回路にサイリスタを使用する構成は、バイポーラトランジスタを使用する構成と比較して放電能力が高い利点がある。ただし、第６の変形例の半導体装置１０Ｃ−３の構造は、ｐ型半導体領域１３、１４のそれぞれにＰウェル及びＮウェルの両方が形成される点で、第４の変形例に係る半導体装置１０Ｃ−１と相違している。
【０１１０】
詳細には、第６の変形例では、埋め込み層１２の上にｐ型半導体領域１３、１４が形成されている。ｐ型半導体領域１３にはＰウェル１５が形成され、そのＰウェル１５には、ｎ型拡散層１６とｐ型拡散層１７とが形成されている。Ｐウェル１５は、ｐ型半導体領域１３の表面部に形成され、そのＰウェル１５に、ｎ型拡散層１６とｐ型拡散層１７とが形成される。ｎ型拡散層１６及びｐ型拡散層１７は、金属配線３６を介して接地端子ＧＮＤに接続される。同様に、ｐ型半導体領域１４にはＰウェル１８が形成され、そのＰウェル１８には、ｎ型拡散層１９とｐ型拡散層２０とが形成されている。
【０１１１】
加えて、ｐ型半導体領域１３の表面部には、引き出し領域２１とＰウェル１５の間の位置に、ｎ型不純物が低濃度でドープされたＮウェル７１が形成される。そのＮウェル７１の表面部には、ｐ型不純物が高濃度でドープされたｐ型拡散層２７が形成される。図３３Ａに図示されているように、Ｎウェル７１及びｐ型拡散層２７は、いずれも、Ｙ方向に延伸するように形成されている。
【０１１２】
同様に、ｐ型半導体領域１４の表面部には、図３２Ａに図示されているように、引き出し領域２１とＰウェル１８の間の位置に、ｎ型不純物が低濃度でドープされたＮウェル７２が形成される。そのＮウェル７２の表面部には、ｐ型不純物が高濃度でドープされたｐ型拡散層２９が形成される。図３３に図示されているように、Ｎウェル７２及びｐ型拡散層２９は、いずれも、Ｙ方向に延伸するように形成されている。
【０１１３】
ｎ型拡散層２３、ｐ型拡散層２７、及び、ｐ型拡散層２９は、金属配線３８によって互いに接続される。
【０１１４】
図３２Ａ、図３３Ａに図示された構造においては、Ｎウェル７１、７２が、引き出し領域２１に接するように形成されている。このような構造は、マスクレイアウトにおいて、Ｎウェル７１、７２に対応するパターンを引き出し領域２１に対応するパターンと隣接させ、又は、重ねることで形成可能である。Ｎウェル７１、７２が引き出し領域２１に接している構造は、第６の変形例に係る半導体装置１０Ｃ−３の面積を低減させるために有用である。
【０１１５】
なお、第６の変形例の半導体装置１０Ｃ−３の等価回路は、第４の変形例の半導体装置１０Ｃ−１の等価回路と同一であり、第６の変形例の半導体装置１０Ｃ−３は、第４の変形例の半導体装置１０Ｃ−１と同様の動作を行う。
【０１１６】
また、上述の図３２Ａ、図３３Ａの構造では、ｐ型半導体領域１３、１４、２４が用いられているが、図３２Ｂ、図３３Ｂに図示されているように、ｐ型半導体領域１３、１４、２４の代わりにｎ型半導体領域５３、５４、６４が用いられても良い。この場合の半導体装置１０Ｃ−３の等価回路も第４の変形例の半導体装置１０Ｃ−１の等価回路と同一であり、図３２Ｂ、図３３Ｂに図示されている半導体装置１０Ｃ−３は、第４の変形例の半導体装置１０Ｃ−１と同様の動作を行う。
【０１１７】
図３４Ａは、本実施形態の半導体装置の第７の変形例を示す断面図であり、図３５Ａは、第７の変形例の半導体装置の構造を示す平面図である。第７の変形例は、第６の変形例の半導体装置１０Ｃ−３において、基板、各半導体領域及び拡散層に含まれる不純物の導電型が反転された構成を有している。第７の変形例に係る半導体装置は、図３４Ａ、図３５Ａにおいて、符号１０Ｃ−４として参照されている。
【０１１８】
詳細には、図３４Ａに図示されているように、ｐ型基板１１の代わりにｎ型基板５１が用いられ、ｎ型不純物が高濃度でドープされた埋め込み層１２の代わりに、ｐ型不純物が高濃度でドープされた埋め込み層５２が形成される。更に、ｐ型半導体領域１３の代わりにｎ型半導体領域５３が形成され、ｐ型半導体領域１４の代わりにｎ型半導体領域５４が形成される。
【０１１９】
また、Ｐウェル１５の代わりにＮウェル５５が形成され、ｎ型拡散層１６、ｐ型拡散層１７の代わりに、それぞれ、ｐ型拡散層５６、ｎ型拡散層５７が形成される。Ｎウェル５５には、ｎ型不純物が低濃度でドープされる。ｐ型拡散層５６には、ｐ型不純物が高濃度ドープされ、ｎ型拡散層５７には、ｎ型不純物が高濃度ドープされる。ｐ型拡散層５６及びｎ型拡散層５７は、金属配線３６を介して接地端子ＧＮＤに接続される。
【０１２０】
更に、Ｐウェル１８の代わりにＮウェル５８が形成され、ｎ型拡散層１９、ｐ型拡散層２０の代わりに、それぞれ、ｐ型拡散層５９、ｎ型拡散層６０が形成される。Ｎウェル５８には、ｎ型不純物が低濃度でドープされる。ｐ型拡散層５９には、ｐ型不純物が高濃度ドープされ、ｎ型拡散層６０には、ｎ型不純物が高濃度ドープされる。ｐ型拡散層５９及びｎ型拡散層６０は、金属配線３７を介して入出力端子Ｉ／Ｏに接続される。
【０１２１】
また、Ｎウェル７１の代わりにＰウェル７３が形成され、ｐ型拡散層２７の代わりに、ｎ型拡散層６７が形成される。Ｐウェル７３には、ｐ型不純物が低濃度でドープされ、ｎ型拡散層６７には、ｎ型不純物が高濃度ドープされる。更に、Ｎウェル７２の代わりにＰウェル７４が形成され、ｐ型拡散層２９の代わりに、ｎ型拡散層６９が形成される。Ｐウェル７４には、ｐ型不純物が低濃度でドープされ、ｎ型拡散層６９には、ｎ型不純物が高濃度ドープされる。
【０１２２】
また、ｎ型不純物が高濃度でドープされた引き出し領域２１の代わりに、ｐ型不純物が高濃度でドープされた引き出し領域６１が形成される。図３５Ａに図示されているように、引き出し領域６１は、ディープトレンチ絶縁層２２で取り囲まれた領域の外部にはみ出すように形成されている。更に、図３４Ａに図示されているように、ｎ型拡散層２３の代わりにｐ型拡散層６３が形成される。ｐ型拡散層６３には、ｐ型不純物が高濃度ドープされる。ｐ型拡散層６３及びｎ型拡散層６７、６９は、金属配線３８によって互いに接続される。また、ｐ型半導体領域２４の代わりにｎ型半導体領域６４が形成される。
【０１２３】
図３４Ａ、図３５Ａに図示された構造の半導体装置１０Ｃ−４も、back  to  back接続された２つのサイリスタを含むＥＳＤ保護回路として動作する。第７の変形例の半導体装置１０Ｃ−４の等価回路は、第５の変形例の半導体装置１０Ｃ−２の等価回路と同一であり、第７の変形例の半導体装置１０Ｃ−４は、第５の変形例の半導体装置１０Ｃ−２と同様の動作を行う。
【０１２４】
なお、上述の図３４Ａ、図３５Ａの構造では、ｎ型半導体領域５３、５４、６４が用いられているが、図３４Ｂ、図３５Ｂに図示されているように、ｎ型半導体領域５３、５４、６４の代わりにｐ型半導体領域１３、１４、２４が用いられても良い。この場合の半導体装置１０Ｃ−５の等価回路も第５の変形例の半導体装置１０Ｃ−２の等価回路と同一であり、図３４Ｂ、図３５Ｂに図示されている半導体装置１０Ｃ−４は、第５の変形例の半導体装置１０Ｃ−２と同様の動作を行う。
【０１２５】
なお、上述の第２の実施形態の半導体装置（各変形例の半導体装置も含む）において、ｐ型基板１１、ｐ型半導体領域１３、１４、２４、Ｐウェル１５、１８、２６、２８、７３、７４、ｐ型拡散層１７、２０、２７、２９、６３、埋め込み層５２、及び、引き出し層６１にドープされるｐ型不純物としては、好適には、ボロンが使用される。また、埋め込み層１２、ｎ型基板５１、ｎ型半導体領域５３、５４、６４、Ｎウェル５５、５８、６６、６８、７１、７２、及び、ｎ型拡散層２３、５７、６０、６７、６９に用いられるｎ型不純物としては、好適には、リン及び／又は砒素が使用される。また、引き出し層２１にドープされるｎ型不純物としては、好適には、リンが使用される。好適な実施形態では、ｐ型拡散層１７、２０、２７、２９、６３、及び、ｎ型拡散層２３、５７、６０、６７、６９の不純物濃度は、ピーク値で約１０２０／ｃｍ３であり、埋め込み層１２、５２、引き出し層２１、６１の不純物濃度は、ピーク値で約１０１９／ｃｍ３である。また、Ｐウェル１５、１８、２６、２８、７３、７４、及び、Ｎウェル５５、５８、６６、６８、７１、７２の好適な不純物濃度は、ピーク値で１０１６〜１０１８／ｃｍ３である。ここで、埋め込み層１２、５２及び引き出し層２１、６１の不純物濃度が、Ｐウェル１５、１８、２６、２８、７３、７４及びＮウェル５５、５８、６６、６８、７１、７２の不純物濃度よりも高く、ｐ型拡散層１７、２０、２７、２９、６３及びｎ型拡散層２３、５７、６０、６７、６９の不純物濃度が、埋め込み層１２、５２及び引き出し層２１、６１の不純物濃度よりも高いことに留意されたい。
【０１２６】
また、上述された第２の実施形態の第４乃至第７の変形例の半導体装置１０Ｃ−１〜１０Ｃ−４のサイリスタの構造は、引き出し領域１２１の全体がディープトレンチ絶縁層２２で囲まれた領域の内部に位置している構成の第１の実施形態の半導体装置１００Ａにも適用可能である。
【０１２７】
（第３の実施形態）
図３６は、第３の実施形態の半導体装置１０Ｄの構造を示す平面図であり、図３７は、図３６のＶ−Ｖ断面における半導体装置１０Ｄの構造を示す断面図である。図３６に図示されているように、第３の実施形態では、ディープトレンチ絶縁層２２の第３部分２２ｃが、ディープトレンチ絶縁層２２で囲まれた領域の内部に向かって屈曲する屈曲部８２を有しており、引き出し領域２１の中央部２１ａと端部２１ｂは、屈曲部８２を挟んで対向するように形成されている。同様に、ディープトレンチ絶縁層２２の第４部分２２ｄが、ディープトレンチ絶縁層２２で囲まれた領域の内部に向かって屈曲する屈曲部８５を有しており、引き出し領域２１の中央部２１ａと端部２１ｃは、屈曲部８５を挟んで対向するように形成されている。後に詳細に議論するように、このような構造は、半導体装置１０Ｄを含む半導体集積回路の集積度を向上させるために有効である。以下では、第３の実施形態の半導体装置１０Ｄの構造について詳細に説明する。
【０１２８】
ディープトレンチ絶縁層２２の第３部分２２ｃ（即ち、Ｙ方向に延伸する第１部分２２ａ、第２部分２２ｂの＋Ｙ方向の端（第１端）を接続する部分）は、Ｘ方向延伸部分８１、８３と、屈曲部８２とで構成される。Ｘ方向延伸部分８１は、第１部分２２ａの＋Ｙ方向の端から＋Ｘ方向に延伸するように形成されている。Ｘ方向延伸部分８３は、第２部分２２ｂの＋Ｙ方向の端から−Ｘ方向に延伸するように形成されている。屈曲部８２は、Ｘ方向延伸部分８１の＋Ｘ方向の端と、Ｘ方向延伸部分８３の−Ｘ方向の端とを接続するように形成されている。
【０１２９】
屈曲部８２は、Ｙ方向延伸部分８２ａ、８２ｃと、Ｘ方向延伸部分８２ｂとを有している。Ｙ方向延伸部分８２ａ、８２ｃは、Ｙ方向に延伸するように形成されており、Ｘ方向延伸部分８２ｂは、Ｘ方向に延伸するように形成されている。Ｙ方向延伸部分８２ａは、Ｘ方向延伸部分８１の＋Ｘ方向の端に接続され、Ｙ方向延伸部分８２ｃは、Ｘ方向延伸部分８３の−Ｘ方向の端に接続される。Ｘ方向延伸部分８２ｂは、Ｙ方向延伸部分８２ａ、８２ｃを連結するように形成されている。引き出し領域２１の中央部２１ａと端部２１ｂは、屈曲部８２のＸ方向延伸部分８２ｂを挟んで対向している。
【０１３０】
同様に、屈曲部８５は、Ｙ方向延伸部分８５ａ、８５ｃと、Ｘ方向延伸部分８５ｂとを有している。Ｙ方向延伸部分８５ａ、８５ｃは、Ｙ方向に延伸するように形成されており、Ｘ方向延伸部分８５ｂは、Ｘ方向に延伸するように形成されている。Ｙ方向延伸部分８５ａは、Ｘ方向延伸部分８４の＋Ｘ方向の端に接続され、Ｙ方向延伸部分８５ｃは、Ｘ方向延伸部分８６の−Ｘ方向の端に接続される。Ｘ方向延伸部分８５ｂは、Ｙ方向延伸部分８５ａ、８５ｃを連結するように形成されている。引き出し領域２１の中央部２１ａと端部２１ｃは、屈曲部８５のＸ方向延伸部分８５ｂを挟んで対向している。
【０１３１】
なお、図３６に図示されている構造の実際の実施においては、ディープトレンチ絶縁層２２のＸ方向延伸部分８１、８３と屈曲部８２とが接合する角部、及び、屈曲部８２のＹ方向延伸部分８２ａ、８２ｃとＸ方向延伸部分８２ｂとが接合する角部の形状は、近接効果等の影響によって丸められ得ることに留意されたい。同様に、実際の実施においては、ディープトレンチ絶縁層２２のＸ方向延伸部分８４、８６と屈曲部８５とが接合する角部、及び、屈曲部８５のＹ方向延伸部分８５ａ、８５ｃと、Ｘ方向延伸部分８５ｂとが接合する角部の形状は、近接効果等の影響によって丸められ得ることに留意されたい。
【０１３２】
このような構造を有する第３の実施形態の半導体装置１０Ｄは、引き出し領域２１が埋め込み層１２からＹ方向に突出する長さを抑制し、又は、ゼロにすることができるので、当該半導体装置１０Ｄを含む半導体集積回路の集積度を向上できるという利点がある。図３８Ａ、図３８Ｂは、第３の実施形態の半導体装置１０Ｄの利点を説明する平面図である。
【０１３３】
図３８Ａを参照して、半導体集積回路のレイアウトには、一般に、不純物が高濃度でドープされた２つの半導体領域が、所定の許容最小距離ＤＭＩＮよりも離れて配置されなくてはならないという制約が課せられる。このような制約の下では、第３の実施形態の半導体装置１０Ｄの構造は、第２の実施形態の半導体装置１０の構造よりも集積度の向上の観点で有利である。第２の実施形態の半導体装置１０に隣接して、埋め込み層１２Ａ及びディープトレンチ絶縁層２２Ａを有する素子が配置される場合、引き出し領域２１と埋め込み層１２Ａの間の距離Ｋは、許容最小距離ＤＭＩＮ以上でなければならない。このとき、引き出し領域２１が埋め込み層１２からＹ方向に長さＬｓだけ突出して形成されていると、埋め込み層１２、１２Ａの間の距離Ｌ１は、最小でも、ＤＭＩＮ＋Ｌｓ以上になる。
【０１３４】
一方、第３の実施形態の半導体装置１０Ｄでは、引き出し領域２１がディープトレンチ絶縁層２２で囲まれた領域からはみ出す長さを十分に確保しても、引き出し領域２１が埋め込み層１２からＹ方向に突出する長さを小さくし、又はゼロにすることができる。よって、第３の実施形態の半導体装置１０Ｄの埋め込み層１２と他の素子の埋め込み層１２Ａの間の距離を小さくすることができる。特に、図３８Ｂに図示されているように、引き出し領域２１が埋め込み層１２からＹ方向にはみ出す長さがゼロであれば、埋め込み層１２、１２Ａの距離Ｌ２を、許容最小距離ＤＭＩＮにすることができる。よって、第３の実施形態の半導体装置１０Ｄの構造は、第２の実施形態の半導体装置１０と比較して半導体集積回路の集積度を向上するために有利である。
【０１３５】
本実施形態において、当該半導体装置１０Ｄを含む半導体集積回路の集積度を向上するという観点では、引き出し領域２１の＋Ｙ方向の端２１ｈが、Ｘ方向延伸部分８１の外周面８１ａ及びＸ方向延伸部分８３の外周面８３ａから、ディープトレンチ絶縁層２２で囲まれた領域の内側方向に（即ち、−Ｙ方向に）ずれて位置していることが好ましい。ここで、Ｘ方向延伸部分８１の外周面８１ａ及びＸ方向延伸部分８３の外周面８３ａは、ディープトレンチ絶縁層２２で囲まれた領域の外部に設けられたｐ型半導体領域２４に接する面であることに留意されたい。同様に、引き出し領域２１の−Ｙ方向の端２１ｉが、Ｘ方向延伸部分８４の外周面８４ａ及びＸ方向延伸部分８６の外周面８６ａから、ディープトレンチ絶縁層２２で囲まれた領域の内側方向に（即ち、＋Ｙ方向に）ずれて位置していることが好ましい。ここで、Ｘ方向延伸部分８４の外周面８４ａ及びＸ方向延伸部分８６の外周面８６ａは、ディープトレンチ絶縁層２２で囲まれた領域の外部に設けられたｐ型半導体領域２４に接する面であることに留意されたい。このような構造によれば、引き出し領域２１が埋め込み層１２からＹ方向にはみ出す長さをゼロにすることができる。これは、半導体装置１０Ｄを含む半導体集積回路の集積度の向上に好適である。
【０１３６】
ディープトレンチ絶縁層２２に設けられた屈曲部（８２、８５）の形状は、様々に変更され得る。図３９は、屈曲部８２、８５の形状の一変形例を示す平面図である。屈曲部８２、８５の形状が変更された図３９の半導体装置は、符号“１０Ｅ”として図示されている。図３９に図示されているように、ディープトレンチ絶縁層２２の第３部分２２ｃが、Ｘ方向延伸部分８１、８３と屈曲部８２との接続位置、及び、屈曲部８２のＸ方向延伸部分８２ｂとＹ方向延伸部分８２ａ、８２ｃとの接続位置とにおいて面取りされていてもよい。図３９の構造では、面取りが、斜め方向に延伸する接続部、より具体的には、Ｘ軸とＹ軸とのいずれにも４５°をなす角度に延伸する接続部を設けることによって行われている。
【０１３７】
詳細には、図３９の構造では、Ｘ方向延伸部分８１と、屈曲部８２のＹ方向延伸部分８２ａとが、接続部８２ｄによって接続され、Ｘ方向延伸部分８３と、屈曲部８２のＹ方向延伸部分８２ｃとが、接続部８２ｇによって接続される。接続部８２ｄと接続部８２ｇとは、いずれも、Ｘ軸とＹ軸とのいずれにも４５°をなす角度に延伸するように形成されている。また、屈曲部８２のＹ方向延伸部分８２ａとＸ方向延伸部分８２ｂとが接続部８２ｅによって接続され、Ｘ方向延伸部分８２ｂとＹ方向延伸部分８２ｃとが接続部８２ｆによって接続される。接続部８２ｅと接続部８２ｆとは、いずれも、Ｘ軸とＹ軸とのいずれにも４５°をなす角度に延伸するように形成されている。
【０１３８】
同様に、ディープトレンチ絶縁層２２の第４部分２２ｄが、Ｘ方向延伸部分８４、８６と屈曲部８５との接続位置、及び、屈曲部８５のＸ方向延伸部分８５ｂとＹ方向延伸部分８５ａ、８５ｃとの接続位置とにおいて面取りされていてもよい。本実施形態では、Ｘ方向延伸部分８４と、屈曲部８５のＹ方向延伸部分８５ａとが、接続部８５ｄによって接続され、Ｘ方向延伸部分８６と、屈曲部８５のＹ方向延伸部分８５ｃとが、接続部８５ｇによって接続される。接続部８５ｄと接続部８５ｇとは、いずれも、Ｘ軸とＹ軸とのいずれにも４５°をなす角度に延伸するように形成されている。また、屈曲部８５のＹ方向延伸部分８５ａとＸ方向延伸部分８５ｂとが接続部８５ｅによって接続され、Ｘ方向延伸部分８５ｂとＹ方向延伸部分８５ｃとが接続部８５ｆによって接続される。接続部８５ｅと接続部８５ｆとは、いずれも、Ｘ軸とＹ軸とのいずれにも４５°をなす角度に延伸するように形成されている。
【０１３９】
このような構造は、直角に曲げられた構造を有するようにディープトレンチ絶縁層２２を形成することが、製造プロセスの観点から困難である場合に有用である。
【０１４０】
ここで、ディープトレンチ絶縁層２２が、第１部分２２ａと第３部分２２ｃの接続位置、第１部分２２ａと第４部分２２ｄとの接続位置、第２部分２２ｂと第３部分２２ｃとの接続位置、及び、第２部分２２ｂと第４部分２２ｄとの接続位置において、面取りされていてもよい。詳細には、ディープトレンチ絶縁層２２の第１部分２２ａと第３部分２２ｃとが接続部２２ｅによって接続され、第１部分２２ａと第４部分２２ｄとが、接続部２２ｆによって接続される。接続部２２ｅと接続部２２ｆとは、いずれも、Ｘ軸とＹ軸とのいずれにも４５°をなす角度に延伸するように形成されている。同様に、ディープトレンチ絶縁層２２の第２部分２２ｂと第４部分２２ｄとが接続部２２ｇによって接続され、第２部分２２ｂと第３部分２２ｃとが、接続部２２ｈによって接続される。接続部２２ｇと接続部２２ｈとは、いずれも、Ｘ軸とＹ軸とのいずれにも４５°をなす角度に延伸するように形成されている。
【０１４１】
なお、図３９に図示されている構造の実際の実施においては、ディープトレンチ絶縁層２２のＸ方向延伸部分８１、８３と屈曲部８２の接続部８２ｄ、８２ｇとが接合する部分の形状は、近接効果等の影響によって丸められ得ることに留意されたい。同様に、実際の実施においては、屈曲部８２の接続部８２ｄ、８２ｅとＹ方向延伸部分８２ａとが接合する部分、接続部８２ｅ、８２ｆとＸ方向延伸部分８２ｂとが接合する部分、及び、接続部８２ｆ、８２ｇとＹ方向延伸部分８２ｃとが接合する部分の形状は、近接効果等の影響によって丸められ得ることに留意されたい。更に、実際の実施においては、ディープトレンチ絶縁層２２のＸ方向延伸部分８４、８６と屈曲部８５の接続部８５ｄ、８５ｇとが接合する部分の形状は、近接効果等の影響によって丸められ得ることに留意されたい。同様に、実際の実施においては、屈曲部８５の接続部８５ｄ、８５ｅとＹ方向延伸部分８５ａとが接合する部分、接続部８５ｅ、８５ｆとＸ方向延伸部分８５ｂとが接合する部分、及び、接続部８５ｆ、８５ｇとＹ方向延伸部分８５ｃとが接合する部分の形状は、近接効果等の影響によって丸められ得ることに留意されたい。
【０１４２】
また、図３９に図示されている構造の実際の実施においては、ディープトレンチ絶縁層２２の第１部分２２ａと接続部２２ｅ、２２ｆとが接合する部分、及び、第２部分２２ｂと接続部２２ｇ、２２ｈとが接合する部分の形状は、近接効果等の影響によって丸められ得ることに留意されたい。同様に、実際の実施においては、ディープトレンチ絶縁層２２の第３部分２２ｃと接続部２２ｅ、２２ｈとが接合する部分、及び、第４部分２２ｄと接続部２２ｆ、２２ｇとが接合する部分の形状は、近接効果等の影響によって丸められ得ることに留意されたい。
【０１４３】
図４０は、ディープトレンチ絶縁層２２に設けられた屈曲部の他の変形例を示す平面図である。図４０の半導体装置１０Ｆでは、屈曲部８２、８５の代わりに、それらと形状が異なる、より具体的には、３角形に形成された屈曲部８７、８８が用いられる。引き出し領域２１の中央部２１ａと端部２１ｂは、屈曲部８７を挟んで対向するように形成され、引き出し領域２１の中央部２１ａと端部２１ｃは、屈曲部８８を挟んで対向するように形成されている。屈曲部８７は、Ｘ方向延伸部分８４の＋Ｘ方向の端と、Ｘ方向延伸部分８６の−Ｘ方向の端とを接続するように形成される。
【０１４４】
屈曲部８７は、Ｘ方向、Ｙ方向のいずれにも斜めである方向に延伸する斜め方向延伸部分８７ａ、８７ｂを有している。斜め方向延伸部分８７ａは、その一端がＸ方向延伸部分８１に接続され、他端が斜め方向延伸部分８７ｂに接続される。斜め方向延伸部分８７ｂは、その一端がＸ方向延伸部分８３に接続され、他端が斜め方向延伸部分８７ａに接続される。
【０１４５】
同様に、屈曲部８８は、Ｘ方向、Ｙ方向のいずれにも斜めである方向に延伸する斜め方向延伸部分８８ａ、８８ｂを有している。斜め方向延伸部分８８ａは、その一端がＸ方向延伸部分８４に接続され、他端が斜め方向延伸部分８８ｂに接続される。斜め方向延伸部分８８ｂは、その一端がＸ方向延伸部分８６に接続され、他端が斜め方向延伸部分８８ａに接続される。
【０１４６】
図４１は、ディープトレンチ絶縁層２２に設けられた屈曲部の更に他の変形例を示す平面図である。図４１の半導体装置１０Ｇでは、屈曲部８２、８５の代わりに、それらと形状が異なる屈曲部８９、９０が用いられる。図４１の構造では、屈曲部８９、９０は、滑らかな曲線をなすように形成されている。一例としては、屈曲部８９、９０は、半円状、又は、半楕円状に形成されてもよい。
【０１４７】
ディープトレンチ絶縁層２２の第３部分２２ｃ、及び第４部分２２ｄの屈曲部の形状が様々に変更されても、半導体装置１０Ｄ〜１０Ｇの構造によれば、当該半導体装置１０Ｄ〜１０Ｇを含む半導体集積回路の集積度を向上できるという利点がある。
【０１４８】
なお、第３の実施形態の半導体装置の製造方法は、ディープトレンチ絶縁層２２の形状が異なる点以外、第２の実施形態の半導体装置と同じである。
【０１４９】
また、図３６〜図４１には、ｐ型半導体領域１３、１４のそれぞれにＮＰＮバイポーラトランジスタが形成される構造（図９〜図１１参照）が図示されているが、本実施形態で提示されている屈曲部を設ける構造は、図２０〜図３５に図示されている第２の実施形態の各変形例の構造と組み合わせて実施しても良い。
【０１５０】
また、上記にはディープトレンチ絶縁層２２に２つの屈曲部が設けられる構成が説明されているが、原理的には、ディープトレンチ絶縁層２２に１つの屈曲部しか設けられない構成も可能である。しかしながら、半導体集積回路の集積度を向上させる観点からは、２つの屈曲部が設けられることが好ましい。
【０１５１】
（第４の実施形態）
図４２は、第４の実施形態の半導体装置１０Ｈの構成を示す平面図である。第３の実施形態では、ディープトレンチ絶縁層２２の第３部分２２ｃ、第４部分２２ｄに、ディープトレンチ絶縁層２２で囲まれる領域の内側方向に突出する突出部２１ｊ、２２ｋが設けられる。ここで、ディープトレンチ絶縁層２２の第３部分２２ｃとは、引き出し領域２１の中央部２１ａと端部２１ｂとに挟まれる部分であり、ディープトレンチ絶縁層２２の第４部分２２ｄとは、引き出し領域２１の中央部２１ａと端部２１ｃとに挟まれる部分であることに留意されたい。突出部２１ｊは、ディープトレンチ絶縁層２２の第３部分２２ｃと、引き出し領域２１の中央部２１ａとが接する位置に、Ｙ方向に（即ち、引き出し領域２１の中央部２１ａが延伸する方向と同一の方向に）延伸するように設けられている。同様に、突出部２１ｋは、ディープトレンチ絶縁層２２の第４部分２２ｄと、引き出し領域２１の中央部２１ａとが接する位置に、Ｙ方向に延伸するように設けられている。また、本実施形態では、突出部２１ｊ、２２ｋは、そのＸ方向の位置が、引き出し領域２１の中央部２１ａの中央の位置になるように形成されている。
【０１５２】
本実施形態では、ディープトレンチ絶縁層２２に、ディープトレンチ絶縁層２２で囲まれる領域の内側方向に突出する突出部２１ｊ、２２ｋが設けられていることにより、ｐ型半導体領域１３、１４の間の電流リークの発生を一層有効に抑制することができる。即ち、本実施形態では、突出部２１ｊ、２２ｋが設けられていることにより、ディープトレンチ絶縁層２２に沿った経路におけるｐ型半導体領域１３、１４の間の距離が増大する。このため、ｐ型半導体領域１３、１４の間の電流リークの発生の抑制の効果が大きい。
【０１５３】
なお、第４の実施形態の半導体装置の製造方法は、ディープトレンチ絶縁層２２の形状が異なる点以外、第２の実施形態の半導体装置と同じである。
【０１５４】
また、図４２には、ｐ型半導体領域１３、１４のそれぞれにＮＰＮバイポーラトランジスタが形成される構造（図９〜図１１参照）が図示されているが、本実施形態で提示されている突出部２１ｊ、２２ｋを設ける構造は、図２０〜図３０に図示されている第２の実施形態の変形例の構造と組み合わせて実施しても良い。
【０１５５】
また、上記にはディープトレンチ絶縁層２２に２つの突出部２１ｊ、２２ｋが設けられる構成が説明されているが、原理的には、ディープトレンチ絶縁層２２に１つの突出部（２１ｊ又は２２ｋ）しか設けられない構成も可能である。しかしながら、半導体集積回路の集積度を向上させる観点からは、２つの突出部２１ｊ、２２ｋが設けられることが好ましい。
【０１５６】
（第５の実施形態）
図４３は、第５の実施形態の半導体装置１０Ｊの構成を示す平面図である。第５の実施形態においても、第４の実施形態と同様に、ディープトレンチ絶縁層２２の第３部分２２ｃ、第４部分２２ｄに、ディープトレンチ絶縁層２２で囲まれる領域の内側方向に突出する突出部２１ｊ、２２ｋが設けられる。第５の実施形態においても、突出部２１ｊ、２２ｋは、そのＸ方向の位置が、引き出し領域２１の中央部２１ａの中央の位置になるように形成されている。
【０１５７】
ただし、第５の実施形態では、（第１の実施形態の半導体装置１００Ａと同様に）引き出し領域２１が、ディープトレンチ絶縁層２２で囲まれる領域の外部にはみ出していない。即ち、第４の実施形態とは異なり、第５の実施形態の半導体装置１０Ｊでは、引き出し領域２１が、端部２１ｂ、２１ｃを有していない。第２の実施形態で議論されているように、引き出し領域２１が、ディープトレンチ絶縁層２２で囲まれる領域の外部にはみ出していない構造は、リーク電流の観点で改善の余地がある。しかしながら、第５の実施形態では、ディープトレンチ絶縁層２２に、ディープトレンチ絶縁層２２で囲まれる領域の内側方向に突出する突出部２１ｊ、２２ｋが設けられていることにより、ｐ型半導体領域１３、１４の間の電流リークの発生を有効に抑制することができる。即ち、第５の実施形態では、突出部２１ｊ、２２ｋが設けられていることにより、ディープトレンチ絶縁層２２に沿った経路におけるｐ型半導体領域１３、１４の間の距離が増大する。このため、ｐ型半導体領域１３、１４の間の電流リークの発生を抑制することができる。
【０１５８】
なお、第５の実施形態の半導体装置の製造方法は、ディープトレンチ絶縁層２２の形状が異なる点以外、第２の実施形態の半導体装置と同じである。
【０１５９】
また、図４３には、ｐ型半導体領域１３、１４のそれぞれにＮＰＮバイポーラトランジスタが形成される構造（図９〜図１１参照）が図示されているが、本実施形態で提示されている突出部２１ｊ、２２ｋを設ける構造は、図２０〜図３０に図示されている第２の実施形態の変形例の構造と組み合わせて実施しても良い。
【０１６０】
更に、上記にはディープトレンチ絶縁層２２に２つの突出部２１ｊ、２２ｋが設けられる構成が説明されているが、原理的には、ディープトレンチ絶縁層２２に１つの突出部（２１ｊ又は２２ｋ）しか設けられない構成も可能である。しかしながら、半導体集積回路の集積度を向上させる観点からは、２つの突出部２１ｊ、２２ｋが設けられることが好ましい。
【０１６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本発明の実施においては、各半導体領域、拡散層の導電型（ｐ型又はｎ型）を入れ替えても良い。また、上記の各実施形態及び各変形例は、矛盾が無い限り、組み合わせてもよい。
【０１６２】
なお、本発明の実施形態は、下記付記のようにも表現され得る。
【０１６３】
（付記１）
半導体基板に形成された、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層と、
前記埋め込み層の上に形成され、第１素子が形成される第１半導体領域と、
前記埋め込み層の上に形成され、第２素子が形成される第２半導体領域と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するように形成されたディープトレンチ絶縁層と、
前記埋め込み層に到達するように設けられた、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域
とを具備し、
前記引き出し領域は、前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、前記第１半導体領域と前記第２半導体領域とを分離するように前記第１半導体領域と前記第２半導体領域との間に設けられ、
前記第１半導体領域は、前記ディープトレンチ絶縁層に接するように形成され、
前記第２半導体領域は、前記ディープトレンチ絶縁層に接するように形成された
半導体装置。
【０１６４】
（付記２）
半導体基板に形成された、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層と、
前記埋め込み層の上に形成され、第１素子が形成される第１半導体領域と、
前記埋め込み層の上に形成され、第２素子が形成される第２半導体領域と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するように形成されたディープトレンチ絶縁層と、
前記埋め込み層に到達するように設けられた、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域
とを具備し、
前記引き出し領域は、前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、記第１半導体領域と前記第２半導体領域とを分離するように前記第１半導体領域と前記第２半導体領域との間に設けられ、且つ、両端において前記ディープトレンチ絶縁層において分断されている
半導体装置。
【０１６５】
（付記３）
半導体基板に形成された、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層と、
前記埋め込み層の上に形成され、第１素子が形成される第１半導体領域と、
前記埋め込み層の上に形成され、第２素子が形成される第２半導体領域と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するように形成されたディープトレンチ絶縁層と、
前記埋め込み層に到達するように設けられた、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域
とを具備し、
前記引き出し領域は、
前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、前記第１半導体領域と前記第２半導体領域との間に設けられている中央部と、
前記ディープトレンチ絶縁層を挟んで前記中央部の一端に対向するように設けられた第１端部と、
前記ディープトレンチ絶縁層を挟んで前記中央部の他端に対向するように設けられた第２端部
とを有する
半導体装置。
【０１６６】
（付記４）
付記２又は付記３に記載の半導体装置であって、
前記第１半導体領域が、前記ディープトレンチ絶縁層に接するように形成され、
前記第２半導体領域が、前記ディープトレンチ絶縁層に接するように形成された
半導体装置。
【０１６７】
（付記５）
半導体基板に、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層を形成する工程と、
前記埋め込み層の上に、第１半導体領域と、第２半導体領域とを形成する工程と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するようにディープトレンチ絶縁層を形成する工程と、
前記埋め込み層に到達するように、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域を形成する工程と、
前記第１半導体領域に第１素子を形成し、前記第２半導体領域に第２素子を形成する工程
とを具備し、
前記引き出し領域は、前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、前記第１半導体領域と前記第２半導体領域との間に設けられ、
前記第１半導体領域は、前記ディープトレンチ絶縁層に接するように形成され、
前記第２半導体領域は、前記ディープトレンチ絶縁層に接するように形成される
半導体装置の製造方法。
【０１６８】
（付記６）
半導体基板に、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層を形成する工程と、
前記埋め込み層の上に、第１半導体領域と、第２半導体領域とを形成する工程と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するようにディープトレンチ絶縁層を形成する工程と、
前記埋め込み層に到達するように、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域を形成する工程と、
前記第１半導体領域に第１素子を形成し、前記第２半導体領域に第２素子を形成する工程
とを具備し、
前記引き出し領域は、前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、記第１半導体領域と前記第２半導体領域とを分離するように前記第１半導体領域と前記第２半導体領域との間に設けられ、且つ、両端において前記ディープトレンチ絶縁層において分断されている
半導体装置の製造方法。
【０１６９】
（付記７）
半導体基板に、第１導電型の不純物が高濃度ドープされた半導体領域である埋め込み層を形成する工程と、
前記埋め込み層の上に、第１半導体領域と、第２半導体領域とを形成する工程と、
前記第１半導体領域及び前記第２半導体領域を取り囲むように、且つ、前記埋め込み層に到達するようにディープトレンチ絶縁層を形成する工程と、
前記埋め込み層に到達するように、前記第１導電型の不純物が高濃度ドープされた半導体領域である引き出し領域を形成する工程と、
前記第１半導体領域に第１素子を形成し、前記第２半導体領域に第２素子を形成する工程
とを具備し、
前記引き出し領域は、
前記ディープトレンチ絶縁層で囲まれた領域の内側に位置し、且つ、前記第１半導体領域と前記第２半導体領域とを分離するように設けられている中央部と、
前記ディープトレンチ絶縁層を挟んで前記中央部の一端に対向するように設けられた第１端部と、
前記ディープトレンチ絶縁層を挟んで前記中央部の他端に対向するように設けられた第２端部
とを有する
半導体装置の製造方法。
【符号の説明】
【０１７０】
１０、１０Ａ、１０Ｂ、１０Ｃ−１〜１０Ｃ−４、１０Ｄ〜１０Ｈ、１０Ｊ：半導体装置
１１      ：ｐ型基板
１２、１２Ａ：埋め込み層
１３、１４：ｐ型半導体領域
１５      ：Ｐウェル
１６      ：ｎ型拡散層
１７      ：ｐ型拡散層
１８      ：Ｐウェル
１９      ：ｎ型拡散層
２０      ：ｐ型拡散層
２１      ：引き出し領域
２１ａ    ：中央部
２１ｂ    ：端部
２１ｃ    ：端部
２１ｄ、２１ｅ、２１ｆ、２１ｇ：Ｘ方向延伸部分
２１ｈ、２１ｉ：端
２１ｊ、２１ｋ：突出部
２２、２２Ａ：ディープトレンチ絶縁層
２２ａ    ：第１部分
２２ｂ    ：第２部分
２２ｃ    ：第３部分
２２ｄ    ：第４部分
２２ｅ、２２ｆ、２２ｇ、２２ｈ：接続部
２３      ：ｎ型拡散層
２４      ：ｐ型半導体領域
２５      ：ＳＴＩ絶縁層
２６      ：Ｐウェル
２７      ：ｐ型拡散層
２８      ：Ｐウェル
２９      ：ｐ型拡散層
３１      ：初期注入領域
３２      ：熱拡散領域
３６、３７、３８：金属配線
４０      ：内面
４１      ：レジストマスク
４２      ：ｐ型エピタキシャル層
４３、４４、４５、４６：レジストマスク
５１      ：ｎ型基板
５２      ：埋め込み層
５３、５４：ｎ型半導体領域
５５      ：Ｎウェル
５６      ：ｐ型拡散層
５７      ：ｎ型拡散層
５８      ：Ｎウェル
５９      ：ｐ型拡散層
６０      ：ｎ型拡散層
６１      ：引き出し領域
６３      ：ｐ型拡散層
６４      ：ｎ型半導体領域
６６      ：Ｎウェル
６７      ：ｎ型拡散層
６８      ：Ｎウェル
６９      ：ｎ型拡散層
７１、７２：Ｎウェル
７３、７４：Ｐウェル
８１      ：Ｘ方向延伸部分
８１ａ    ：外周面
８２      ：屈曲部
８２ａ    ：Ｙ方向延伸部分
８２ｂ    ：Ｘ方向延伸部分
８２ｃ    ：Ｙ方向延伸部分
８２ｄ、８２ｅ、８２ｆ、８２ｇ：接続部
８３      ：Ｘ方向延伸部分
８３ａ    ：外周面
８４      ：Ｘ方向延伸部分
８４ａ    ：外周面
８５      ：屈曲部
８５ａ    ：Ｙ方向延伸部分
８５ｂ    ：Ｘ方向延伸部分
８５ｃ    ：Ｙ方向延伸部分
８５ｄ、８５ｅ、８５ｆ、８５ｇ：接続部
８６      ：Ｘ方向延伸部分
８６ａ    ：外周面
８７      ：屈曲部
８７ａ    ：斜め方向延伸部分
８７ｂ    ：斜め方向延伸部分
８８      ：屈曲部
８８ａ    ：斜め方向延伸部分
８８ｂ    ：斜め方向延伸部分
８９      ：屈曲部
１００、１００Ａ：半導体装置
１０１    ：ｐ型基板
１０２    ：埋め込み層
１０３    ：ｐ型半導体領域
１０４    ：ｐ型半導体領域
１０５    ：Ｐウェル
１０６    ：ｎ型拡散層
１０７    ：ｐ型拡散層
１０８    ：Ｐウェル
１０９    ：ｎ型拡散層
１１０    ：ｐ型拡散層
１１１、１２１：引き出し領域
１１１ａ  ：中央部
１１１ｂ  ：外周部
１１１ｃ  ：外周部
１１２    ：ディープトレンチ絶縁層
１１３    ：ｎ型拡散層
１１４    ：ｐ型半導体領域
１１５    ：ＳＴＩ絶縁層
１１６    ：金属配線
１１７    ：金属配線
１３１    ：初期注入領域
１３２    ：熱拡散領域
１３３    ：領域
１３４    ：リークパス
【図１】
2015070078.tif 000003
【図２】
2015070078.tif 000004
【図３】
2015070078.tif 000005
【図４】
2015070078.tif 000006
【図５】
2015070078.tif 000007
【図６】
2015070078.tif 000008
【図７】
2015070078.tif 000009
【図８】
2015070078.tif 000010
【図９】
2015070078.tif 000011
【図１０】
2015070078.tif 000012
【図１１】
2015070078.tif 000013
【図１２】
2015070078.tif 000014
【図１３】
2015070078.tif 000015
【図１４】
2015070078.tif 000016
【図１５】
2015070078.tif 000017
【図１６Ａ】
2015070078.tif 000018
【図１６Ｂ】
2015070078.tif 000019
【図１６Ｃ】
2015070078.tif 000020
【図１６Ｄ】
2015070078.tif 000021
【図１７Ａ】
2015070078.tif 000022
【図１７Ｂ】
2015070078.tif 000023
【図１８Ａ】
2015070078.tif 000024
【図１８Ｂ】
2015070078.tif 000025
【図１８Ｃ】
2015070078.tif 000026
【図１９】
2015070078.tif 000027
【図２０】
2015070078.tif 000028
【図２１】
2015070078.tif 000029
【図２２】
2015070078.tif 000030
【図２３】
2015070078.tif 000031
【図２４】
2015070078.tif 000032
【図２５】
2015070078.tif 000033
【図２６】
2015070078.tif 000034
【図２７】
2015070078.tif 000035
【図２８】
2015070078.tif 000036
【図２９】
2015070078.tif 000037
【図３０】
2015070078.tif 000038
【図３１】
2015070078.tif 000039
【図３２Ａ】
2015070078.tif 000040
【図３２Ｂ】
2015070078.tif 000041
【図３３Ａ】
2015070078.tif 000042
【図３３Ｂ】
2015070078.tif 000043
【図３４Ａ】
2015070078.tif 000044
【図３４Ｂ】
2015070078.tif 000045
【図３５Ａ】
2015070078.tif 000046
【図３５Ｂ】
2015070078.tif 000047
【図３６】
2015070078.tif 000048
【図３７】
2015070078.tif 000049
【図３８Ａ】
2015070078.tif 000050
【図３８Ｂ】
2015070078.tif 000051
【図３９】
2015070078.tif 000052
【図４０】
2015070078.tif 000053
【図４１】
2015070078.tif 000054
【図４２】
2015070078.tif 000055
【図４３】
2015070078.tif 000056