(57)【要約】      （修正有）【課題】ゲート電極におけるドレイン電極側の端部において電界集中が緩和され、電界集中による破壊等が抑制される半導体装置を提供する。【解決手段】基板１０の上に窒化物半導体により形成された第１の半導体層２１と、第１の半導体層２１の上に窒化物半導体により形成された第２の半導体層２２と、第２の半導体層２２の上に形成された絶縁層４１、４２と、第２の半導体層２２の上に形成されたソース電極３２及びドレイン電極３３と、絶縁層４１、４２の上に形成されたゲート電極３１と、を有し、ゲート電極３１において、ドレイン電極３３側の端部が形成される領域には、絶縁層４２を一部除去することにより開口部が形成されており、ゲート電極３１は、開口部が形成されている領域と開口部が形成されていない領域における絶縁層４１、４２の上に形成されている半導体装置。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された絶縁層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記絶縁層の上に形成されたゲート電極と、
を有し、
前記ゲート電極において、前記ドレイン電極側の端部が形成される領域には、前記絶縁層を一部除去することにより開口部が形成されており、
前記ゲート電極は、前記開口部が形成されている領域と前記開口部が形成されていない領域における前記絶縁層の上に形成されており、
前記ゲート電極におけるドレイン電極側の端部は、前記開口部に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極が形成される領域の一部には、前記絶縁層を除去することにより、他の開口部が形成されており、
前記ゲート電極は、前記他の開口部にも形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極が形成されている領域において、前記開口部が形成されている領域における前記絶縁層の厚さは、前記開口部が形成されている領域を除く領域における前記絶縁層の厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁層は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５のうちから選ばれる１又は２以上の材料を含むものにより形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁層は、第１の絶縁層と第２の絶縁層を積層することにより形成されており、
前記第１の絶縁層と前記第２の絶縁層とは異なる材料により形成されているものであって、
前記開口部においては、前記第２の絶縁層は除去されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
基板の上に、窒化物半導体により第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、絶縁層を形成する工程と、
前記絶縁層の一部を除去し開口部を形成する工程と、
前記絶縁層の上にゲート電極を形成する工程と、
を有し、
前記開口部は、前記ゲート電極において、前記ドレイン電極側の端部が形成される領域に形成されており、
前記ゲート電極は、前記開口部が形成されている領域と前記開口部が形成されていない領域における前記絶縁層の上に形成されており、
前記ゲート電極におけるドレイン電極側の端部は、前記開口部に形成されていることを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極が形成される領域における一部の前記絶縁層を除去することにより、他の開口部を形成する工程を有し、
前記ゲート電極は、前記他の開口部にも形成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層を形成する工程は、第１の絶縁層と第２の絶縁層を順に積層して形成するものであって、
前記開口部を形成する工程は、前記開口部が形成される領域における前記第２の絶縁層を除去するものであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
【０００３】
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２０１２−２５６９２３号公報
【特許文献３】特開２０１３−７７６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、電子供給層等の窒化物半導体の上に、ゲート電極を形成した構造の半導体装置においては、ゲート電極におけるドレイン電極側の端部において電界が集中するため、半導体装置が破壊等されてしまう場合がある。
【０００６】
よって、ゲート電極におけるドレイン電極側の端部において電界集中が緩和されており、破壊等されにくい構造の半導体装置が求められている。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成された絶縁層と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、前記絶縁層の上に形成されたゲート電極と、を有し、前記ゲート電極において、前記ドレイン電極側の端部が形成される領域には、前記絶縁層を一部除去することにより開口部が形成されており、前記ゲート電極は、前記開口部が形成されている領域と前記開口部が形成されていない領域における前記絶縁層の上に形成されており、前記ゲート電極におけるドレイン電極側の端部は、前記開口部に形成されていることを特徴とする。
【０００８】
また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体により第１の半導体層及び第２の半導体層を順次形成する工程と、前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、前記第２の半導体層の上に、絶縁層を形成する工程と、前記絶縁層の一部を除去し開口部を形成する工程と、前記絶縁層の上にゲート電極を形成する工程と、を有し、前記開口部は、前記ゲート電極において、前記ドレイン電極側の端部が形成される領域に形成されており、前記ゲート電極は、前記開口部が形成されている領域と前記開口部が形成されていない領域における前記絶縁層の上に形成されており、前記ゲート電極におけるドレイン電極側の端部は、前記開口部に形成されていることを特徴とする。
【発明の効果】
【０００９】
開示の半導体装置によれば、ゲート電極におけるドレイン電極側の端部において電界集中が緩和されるため、電界集中による破壊等を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】従来の半導体装置の構造図（１）
【図２】従来の半導体装置の構造図（２）
【図３】従来の半導体装置の構造図（３）
【図４】従来の半導体装置におけるゲート電圧Ｖｇとドレイン電流Ｉｄとの相関図
【図５】図１に示される半導体装置におけるＳｉＮ膜の膜厚とゲートしきい値電圧Ｖｔｈとの相関図
【図６】第１の実施の形態における半導体装置の構造図
【図７】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図８】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図９】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図１０】第２の実施の形態における半導体装置の構造図
【図１１】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１２】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１３】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１４】第３の実施の形態における半導体装置の構造図
【図１５】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１６】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１７】第４の実施の形態における半導体装置の構造図
【図１８】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１９】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図２０】第５の実施の形態における半導体装置の構造図（１）
【図２１】第５の実施の形態における半導体装置の構造図（２）
【図２２】第６の実施の形態における半導体装置の構造図（１）
【図２３】第６の実施の形態における半導体装置の構造図（２）
【図２４】第７の実施の形態における半導体デバイスの説明図
【図２５】第７の実施の形態におけるＰＦＣ回路の回路図
【図２６】第７の実施の形態における電源装置の回路図
【図２７】第７の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１１】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１２】
〔第１の実施の形態〕
最初に、ゲート電極のドレイン電極側の端部における電界集中について説明する。具体的には、図１から図３に示す構造の半導体装置に基づき、ゲート電極のドレイン電極側の端部における電界集中について説明する。尚、これらの半導体装置においては、窒化物半導体層の上に、耐圧を向上等させるため、ゲート絶縁膜となる絶縁層が形成されている。
【００１３】
図１に示される半導体装置は、シリコン等の基板９１０の上に不図示のバッファ層等が形成されており、バッファ層の上に、ＧａＮによる電子走行層９２１、ＡｌＧａＮによる電子供給層９２２、ＧａＮによるキャップ層９２３が積層して形成されている。これにより、電子走行層９２１における電子走行層９２１と電子供給層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。ソース電極９３２及びドレイン電極９３３が形成される領域におけるキャップ層９２３は除去されており、ソース電極９３２及びドレイン電極９３３は、キャップ層９２３が除去された電子供給層９２２の上に形成されている。また、キャップ層９２３の上には、第１の絶縁層となるＳｉＮ膜９４１、第２の絶縁層となるＳｉＯＮ膜９４２が積層して形成されており、第２の絶縁層となるＳｉＯＮ膜９４２の上には、ゲート電極９３１が形成されている。尚、この半導体装置においては、第１の絶縁層となるＳｉＮ膜９４１の膜厚は約４０ｎｍであり、第２の絶縁層となるＳｉＯＮ膜９４２の膜厚は約２０ｎｍである。
【００１４】
図２に示される半導体装置は、図１に示される半導体装置において、第１の絶縁層となるＳｉＮ膜のみ形成した構造のものである。具体的には、キャップ層９２３の上に、ＳｉＮ膜９４１のみを形成し、ＳｉＮ膜９４１の上に、ゲート電極９３１が形成されている構造のものである。尚、この半導体装置におけるＳｉＮ膜９４１の膜厚は約４０ｎｍである。尚、図１に示される半導体装置及び図２に示される半導体装置は、一般的にＭＩＳ（Metal-Insulator-Semiconductor）構造と称されている。
【００１５】
図３に示される半導体装置は、図１に示される半導体装置において、ゲート電極９３１の直下におけるＳｉＯＮ膜９４２及びＳｉＮ膜９４１を一部除去することにより、開口部９４２ｂを形成した構造のものである。これにより、ゲート電極９３１は開口部９４２ｂが形成されている領域において露出しているキャップ層９２３と接触している。この半導体装置は、一般的にはショットキー型の半導体装置と称される。図３に示される構造の半導体装置は、電界集中を緩和するため、第２の絶縁層となるＳｉＯＮ膜９４２、第１の絶縁層となるＳｉＮ膜９４１を基板９１０側から上に向かって広がるようにテーパー状に除去することにより、開口部９４２ｂが形成されている。
【００１６】
図１から図３に示される構造の半導体装置において、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係、即ち、Ｉｄ−Ｖｇ特性を測定した結果を図４に示す。図４において、Ａ１は図１に示される構造の半導体装置におけるＩｄ−Ｖｇ特性を示し、Ａ２は図２に示される構造の半導体装置におけるＩｄ−Ｖｇ特性を示し、Ａ３は図３に示される構造の半導体装置におけるＩｄ−Ｖｇ特性を示す。
【００１７】
図１に示される構造の半導体装置におけるゲートしきい電圧は、Ａ１に示されるように、約−１８Ｖであり、図２に示される構造の半導体装置におけるゲートしきい電圧は、Ａ２に示されるように、約−８Ｖである。従って、ＳｉＯＮ膜９４２を形成しない場合には、ＳｉＯＮ膜９４２を形成した場合と比べて、ゲートしきい電圧が、正の側にシフトする。また、図３に示される構造の半導体装置におけるゲートしきい電圧は、Ａ３に示されるように、約−０．８Ｖである。従って、ゲート電極９３１がキャップ層９２３と接触しているショットキー型にすることにより、キャップ層９２３とゲート電極９３１との間に、ＳｉＮ膜等の絶縁層が形成されているＭＩＳ構造のものと比べて、ゲートしきい電圧が、更に正の側にシフトする。
【００１８】
また、図５は、図１に示される構造の半導体装置において、ＳｉＮ膜９４１の膜厚とゲートしきい値電圧Ｖｔｈとの関係を示す。図５に示されるように、ＳｉＮ膜９４１の膜厚が厚くなると、ゲートしきい値電圧Ｖｔｈは低くなり、負の方向にシフトする。
【００１９】
ところで、図３に示される構造の半導体装置においては、ゲートしきい値電圧が−０．８Ｖ程度であるため、ゲート電極９３１のドレイン電極９３３側の端部９３１ａにおいて、電界集中が生じやすく、半導体装置が破壊されやすい。即ち、図３に示される半導体装置においては、ゲート電極９３１のキャップ層９２３と接しているショットキー接続部９３１ｂとＳｉＮ膜９４１及びＳｉＯＮ膜９４２の上のドレイン電極９３３側の端部９３１ａとにおいて、ゲートしきい値電圧の差が大きくなる。このため、ゲート電極９３１のドレイン電極９３３側の端部９３１ａにおいて、ドレイン電圧による電界集中が生じ、ＳｉＮ膜９４１及びＳｉＯＮ膜９４２を形成したことによる電界ストレスが加わる。これにより、ゲート電極９３１のドレイン電極９３３側の端部９３１ａ等において、半導体装置の破壊が生じやすくなり、半導体装置の信頼性の低下や、寿命の低下を招いてしまう。
【００２０】
（半導体装置）
次に、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図６に示すように、基板１０の上に不図示のバッファ層等が形成されており、バッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次積層することにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。基板１０は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）等により形成されており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。尚、本実施の形態においては、電子走行層２１を第１の半導体層、電子供給層２２を第２の半導体層、キャップ層２３を第３の半導体層と記載する場合がある。
【００２１】
また、ソース電極３２及びドレイン電極３３が形成される領域におけるキャップ層２３は除去されており、ソース電極３２及びドレイン電極３３は、キャップ層２３が除去された領域における電子供給層２２の上に形成されている。また、キャップ層２３の上には、ＳｉＮにより形成された第１の絶縁層４１、ＳｉＯＮにより形成された第２の絶縁層４２が積層して形成されている。尚、第１の絶縁層４１及び第２の絶縁層４２は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５等のうちのいずれかを含む材料により形成されている。また、第１の絶縁層４１と第２の絶縁層４２とは異なる材料により形成されていることが好ましく、更には、第１の絶縁層４１は窒化物により形成されていることが好ましく、第２の絶縁層４２は酸化物又は酸窒化物により形成されていることが好ましい。
【００２２】
ゲート電極３１が形成される領域のうち、一点鎖線６Ａに囲まれているドレイン電極３３側の端部３１ａが形成される部分においては、第２の絶縁層４２を除去することにより、開口部４２ａが形成されており、第１の絶縁層４１のみが残っている。このため、開口部４２ａが形成されている領域は、開口部４２ａ及び４２ｂを除く領域よりも、第１の絶縁層４１と第２の絶縁層４２とにより形成される絶縁層全体の厚さが薄くなっている。
【００２３】
また、一点鎖線６Ｂに囲まれている中央部分においては、第１の絶縁層４１及び第２の絶縁層４２は、基板１０側から上に向かって広がるようにテーパー状に除去されており、他の開口部となる開口部４２ｂが形成されている。このように基板１０側から上に向かって広がるようにテーパーを順テーパーと記載する場合がある。尚、本実施の形態においては、開口部４２ｂはゲート電極３１が形成される領域の中央部分に形成される場合について説明するが、開口部４２ｂは、ゲート電極３１が形成される領域において、開口部４０ａよりも内側であってもよい。
【００２４】
また、一点鎖線６Ｃに囲まれている開口部４２ａと中央部分の開口部４２ｂとの間においては、ゲート電極３１は、第１の絶縁層４１と第２の絶縁層４２とが積層されたものの上に形成されている。
【００２５】
従って、本実施の形態においては、ゲート電極３１のドレイン電極３３側の端部３１ａは、開口部４２ａにおける第１の絶縁層４１の上に形成されている。また、第１の絶縁層４１及び第２の絶縁層４２が除去されている開口部４２ｂにおけるキャップ層２３の上には、ゲート電極３１が形成されている。このようにゲート電極３１においてキャップ層２３の上に形成されている部分をショットキー接続部３１ｂと記載する場合がある。
【００２６】
本実施の形態においては、このような構造とすることにより、ゲート電極３１のドレイン電極３３側の端部３１ａにおけるしきい値電圧を高くすることができ、ゲート電極３１のドレイン電極３３側の端部３１ａにおける電界集中を緩和することができる。尚、一点鎖線６Ｃに囲まれているドレイン電極３３側の端部３１ａが形成される開口部４２ａと中央部分の開口部４２ｂとの間においては、耐圧の向上、リーク電流の低減等の観点より、ゲート電極３１は、第２の絶縁層４２の上に形成されている。
【００２７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図７から図９に基づき説明する。
【００２８】
最初に、図７（ａ）に示すように、基板１０の上に、不図示のバッファ層を形成し、形成されたバッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次エピタキシャル成長させることにより形成する。本実施の形態においては、不図示のバッファ層、電子走行層２１、電子供給層２２、キャップ層２３は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成する。基板１０には、シリコン基板が用いられており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００２９】
次に、図７（ｂ）に示すように、電子供給層２２の上にソース電極３２及びドレイン電極３３を形成する。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ドライエッチング等により、レジストパターンが形成されていない領域におけるキャップ層２３を除去し、電子供給層２２を露出させる。この後、有機溶剤等により、レジストパターンを除去し、再び、電子供給層２２及びキャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この際形成されるレジストパターンは、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有するものであり、電子供給層２２が露出している領域にレジストパターンの開口部が形成される。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、電子供給層２２の上に、ソース電極３２及びドレイン電極３３を形成することができる。
【００３０】
次に、図７（ｃ）に示すように、キャップ層２３の上に、ＣＶＤ（Chemical Vapor Deposition）等により、第１の絶縁層４１及び第２の絶縁層４２を積層して形成する。本実施の形態においては、キャップ層２３の上に、膜厚が約４０ｎｍのＳｉＮ膜を成膜することにより第１の絶縁層４１を形成し、第１の絶縁層４１の上に、膜厚が約２０ｎｍのＳｉＯＮ膜を成膜することにより第２の絶縁層４２を形成する。
【００３１】
次に、図８（ａ）に示すように、第２の絶縁層４２の上に、ゲート電極３１が形成される領域の中央部分に開口部６１ａを有するレジストパターン６１を形成する。具体的には、第２の絶縁層４２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域の中央部分に開口部６１ａを有するレジストパターン６１を形成する。
【００３２】
次に、図８（ｂ）に示すように、レジストパターン６１の開口部６１ａにおける第２の絶縁層４２及び第１の絶縁層４１をエッチングにより除去することにより開口部４２ｂを形成し、この後、レジストパターン６１を有機溶剤等により除去する。具体的には、レジストパターン６１の開口部６１ａにおける第２の絶縁層４２及び第１の絶縁層４１をドライエッチングとウェットエッチングを組み合わせて行なうことにより、基板１０より上に向かって広がるようにテーパー状に広がる開口部４２ｂを形成する。このように形成された開口部４２ｂの最も深い部分においては、キャップ層２３が露出している。
【００３３】
次に、図８（ｃ）に示すように、第２の絶縁層４２の上に、ゲート電極３１の端部３１ａが形成される領域に開口部６２ａを有するレジストパターン６２を形成する。具体的には、第２の絶縁層４２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１の端部３１ａが形成される領域に開口部６２ａを有するレジストパターン６２を形成する。
【００３４】
次に、図９（ａ）に示すように、レジストパターン６２の開口部６２ａにおける第２の絶縁層４２をエッチングにより除去することにより、開口部４２ａを形成し、この後、レジストパターン６２を有機溶剤等により除去する。具体的には、レジストパターン６２の開口部６２ａにおける第２の絶縁層４２をドライエッチングまたはウェットエッチングにより除去することにより、開口部４２ａを形成する。開口部４２ａが形成されている領域には、第１の絶縁層４１のみが形成されているため、開口部４２ａ及び開口部４２ｂを除く第１の絶縁層４１及び第２の絶縁層４２が積層して形成されている領域よりも、絶縁層全体の厚さが薄くなっている。
【００３５】
次に、図９（ｂ）に示すように、第２の絶縁層４２の上に、ゲート電極３１を形成する。具体的には、第２の絶縁層４２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、第２の絶縁層４２の上に、ゲート電極３１を形成することができる。
【００３６】
このように形成されたゲート電極３１は、開口部４２ｂを埋め込むように形成されており、ゲート電極３１におけるドレイン電極３３側の端部３１ａは、開口部４２ａにおける第１の絶縁層４１の上に形成される。
【００３７】
以上により、本実施の形態における半導体装置を製造することができる。
【００３８】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１０に示すように、基板１０の上に不図示のバッファ層等が形成されており、バッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次積層することにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。基板１０は、シリコン、炭化ケイ素、サファイア等により形成されており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。
【００３９】
また、ソース電極３２及びドレイン電極３３が形成される領域のキャップ層２３は除去されており、ソース電極３２及びドレイン電極３３は、キャップ層２３が除去された領域における電子供給層２２の上に形成されている。また、キャップ層２３の上には、ＳｉＮにより形成された絶縁層４０が形成されている。尚、絶縁層４０は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５等のうちのいずれかを含む材料により形成されており、窒化物により形成されていることが好ましい。
【００４０】
ゲート電極３１が形成される領域のうち、一点鎖線１０Ａに囲まれているドレイン電極３３側の端部３１ａが形成される部分においては、絶縁層４０の一部が除去され、開口部４０ａが形成されており、他の部分よりも薄くなっている。また、ゲート電極３１が形成される領域のうち、一点鎖線１０Ｂに囲まれている中央部分においては、絶縁層４０は、基板１０側から上に向かって広がるようにテーパー状に除去されており、他の開口部となる開口部４０ｂが形成されている。尚、ゲート電極３１が形成される領域のうち、一点鎖線１０Ｃに囲まれているドレイン電極３３側の端部３１ａが形成される開口部４０ａと中央部分の開口部４０ｂとの間においては、耐圧の向上、リーク電流の低減等の観点より、絶縁層４０は除去されていない。
【００４１】
従って、本実施の形態においては、一点鎖線１０Ｂに囲まれている中央部分の開口部４０ｂが形成されている部分よりも、一点鎖線１０Ａに囲まれているドレイン電極３３側の端部３１ａが形成される部分の方が絶縁層４０は厚く形成されている。また、一点鎖線１０Ａに囲まれている開口部４０ａが形成されている部分は、開口部４０ａ及び４０ｂを除いた部分よりも、絶縁層４０が薄く形成されている。即ち、一点鎖線１０Ａに囲まれているドレイン電極３３側の端部３１ａが形成される開口部４０ａは、一点鎖線１０Ｃに囲まれている開口部４０ａと開口部４０ｂとの間の部分よりも、絶縁層４０が薄く形成されている。
【００４２】
ゲート電極３１のドレイン電極３３側の端部３１ａは、開口部４０ａが形成されている絶縁層４０の上に形成されており、絶縁層４０が除去されている開口部４０ｂのキャップ層２３の上には、ゲート電極３１が形成されている。このようにゲート電極３１においてキャップ層２３の上に形成されている部分をショットキー接続部３１ｂと記載する場合がある。
【００４３】
本実施の形態においては、このような構造とすることにより、ゲート電極３１のドレイン電極３３側の端部３１ａにおけるしきい値電圧を高くすることができ、電界集中を緩和することができる。
【００４４】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１１から図１３に基づき説明する。
【００４５】
最初に、図１１（ａ）に示すように、基板１０の上に、不図示のバッファ層を形成し、バッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次エピタキシャル成長させることにより形成する。本実施の形態においては、不図示のバッファ層、電子走行層２１、電子供給層２２、キャップ層２３は、ＭＯＶＰＥによるエピタキシャル成長により形成する。基板１０には、シリコン基板が用いられており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００４６】
次に、図１１（ｂ）に示すように、電子供給層２２の上にソース電極３２及びドレイン電極３３を形成する。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ドライエッチング等により、レジストパターンの形成されていない領域におけるキャップ層２３を除去し、電子供給層２２を露出させる。この後、有機溶剤等により、レジストパターンを除去し、再び、電子供給層２２及びキャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この際形成されるレジストパターンは、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有するものであり、電子供給層２２が露出している領域に、レジストパターンの開口部が形成される。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、電子供給層２２の上に、ソース電極３２及びドレイン電極３３を形成することができる。
【００４７】
次に、図１１（ｃ）に示すように、キャップ層２３の上に、ＣＶＤ等により、絶縁層４０を形成する。本実施の形態においては、キャップ層２３の上に、膜厚が約６０ｎｍのＳｉＮ膜を成膜することにより絶縁層４０が形成されている。
【００４８】
次に、図１２（ａ）に示すように、絶縁層４０の上に、ゲート電極３１が形成される領域の中央部分に開口部１６１ａを有するレジストパターン１６１を形成する。具体的には、絶縁層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域の中央部分に開口部１６１ａを有するレジストパターン１６１を形成する。
【００４９】
次に、図１２（ｂ）に示すように、レジストパターン１６１の開口部１６１ａにおける絶縁層４０をエッチングにより除去することにより開口部４０ｂを形成し、この後、レジストパターン１６１を有機溶剤等により除去する。具体的には、レジストパターン１６１の開口部１６１ａにおける絶縁層４０をドライエッチングとウェットエッチングを組み合わせて行なうことにより、テーパー状に広がる開口部４０ｂを形成する。このように形成された開口部４０ｂの最も深い部分においては、キャップ層２３が露出している。
【００５０】
次に、図１２（ｃ）に示すように、絶縁層４０の上に、ゲート電極３１の端部３１ａが形成される領域に開口部１６２ａを有するレジストパターン１６２を形成する。具体的には、絶縁層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１の端部３１ａが形成される領域に開口部１６２ａを有するレジストパターン１６２を形成する。
【００５１】
次に、図１３（ａ）に示すように、レジストパターン１６２の開口部１６２ａにおける絶縁層４０を所定の厚さとなるまでエッチングにより除去することにより、開口部４０ａを形成し、この後、レジストパターン１６２を有機溶剤等により除去する。具体的には、レジストパターン１６２の開口部１６２ａにおける絶縁層４０をドライエッチングまたはウェットエッチングにより所定の厚さとなるまで除去することにより、開口部４０ａを形成する。開口部４０ａが形成されている領域においては、絶縁層４０の厚さは、開口部４０ａ及び開口部４０ｂを除く他の領域よりも薄くなっている。
【００５２】
次に、図１３（ｂ）に示すように、絶縁層４０の上に、ゲート電極３１を形成する。具体的には、絶縁層４０等の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、絶縁層４０の上に、ゲート電極３１を形成することができる。
【００５３】
このように形成されたゲート電極３１は、開口部４０ｂを埋め込むように形成されており、ゲート電極３１におけるドレイン電極３３側の端部３１ａは、開口部４０ａにおける絶縁層４０の上に形成される。
【００５４】
以上により、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００５５】
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１４に示すように、基板１０の上に不図示のバッファ層等が形成されており、バッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次積層することにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。基板１０は、シリコン、炭化ケイ素、サファイア等により形成されており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。
【００５６】
また、ソース電極３２及びドレイン電極３３が形成される領域におけるキャップ層２３は除去されており、ソース電極３２及びドレイン電極３３は、キャップ層２３が除去された領域における電子供給層２２の上に形成されている。また、キャップ層２３の上には、ＳｉＮにより形成された第１の絶縁層４１、ＳｉＯＮにより形成された第２の絶縁層４２が積層して形成されている。尚、第１の絶縁層４１及び第２の絶縁層４２は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５等のうちのいずれかを含む材料により形成されている。また、第１の絶縁層４１と第２の絶縁層４２とは異なる材料により形成されていることが好ましく、更には、第１の絶縁層４１は窒化物により形成されていることが好ましく、第２の絶縁層４２は酸化物又は酸窒化物により形成されていることが好ましい。
【００５７】
ゲート電極３１が形成される領域のうち、一点鎖線１４Ａに囲まれているドレイン電極３３側の端部３１ａが形成される部分においては、第２の絶縁層４２を除去することにより、開口部４２ａが形成されており、第１の絶縁層４１のみが残っている。また、開口部４２ａが形成される領域を除き、ゲート電極３１は、第１の絶縁層４１と第２の絶縁層４２が積層されたものの上に形成されている。
【００５８】
従って、本実施の形態においては、ゲート電極３１のドレイン電極３３側の端部３１ａは、開口部４２ａにおける第１の絶縁層４１の上に形成されている。
【００５９】
本実施の形態においては、このような構造とすることにより、ゲート電極３１のドレイン電極３３側の端部３１ａにおけるしきい値電圧を高くすることができ、ゲート電極３１のドレイン電極３３側の端部３１ａにおける電界集中を緩和することができる。尚、開口部４２ａが形成されている領域を除き、耐圧の向上、リーク電流の低減等の観点より、ゲート電極３１は、第２の絶縁層４２の上に形成されている。
【００６０】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１５から図１６に基づき説明する。
【００６１】
最初に、図１５（ａ）に示すように、基板１０の上に、不図示のバッファ層を形成し、形成されたバッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次エピタキシャル成長させることにより形成する。本実施の形態においては、不図示のバッファ層、電子走行層２１、電子供給層２２、キャップ層２３は、ＭＯＶＰＥによるエピタキシャル成長により形成する。基板１０には、シリコン基板が用いられており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００６２】
次に、図１５（ｂ）に示すように、電子供給層２２の上にソース電極３２及びドレイン電極３３を形成する。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ドライエッチング等により、レジストパターンの形成されていない領域におけるキャップ層２３を除去し、電子供給層２２を露出させる。この後、有機溶剤等により、レジストパターンを除去し、再び、電子供給層２２及びキャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この際形成されるレジストパターンは、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有するものであり、電子供給層２２が露出している領域にレジストパターンの開口部が形成されている。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、電子供給層２２の上に、ソース電極３２及びドレイン電極３３を形成することができる。
【００６３】
次に、図１５（ｃ）に示すように、キャップ層２３の上に、ＣＶＤ等により、第１の絶縁層４１及び第２の絶縁層４２を積層して形成する。本実施の形態においては、キャップ層２３の上に、膜厚が約４０ｎｍのＳｉＮ膜を成膜することにより第１の絶縁層４１を形成し、第１の絶縁層４１の上に、膜厚が約２０ｎｍのＳｉＯＮ膜を成膜することにより第２の絶縁層４２を形成する。
【００６４】
次に、図１６（ａ）に示すように、第２の絶縁層４２の上に、ゲート電極３１の端部３１ａが形成される領域に開口部６２ａを有するレジストパターン６２を形成する。具体的には、第２の絶縁層４２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１の端部３１ａが形成される領域に開口部６２ａを有するレジストパターン６２を形成する。
【００６５】
次に、図１６（ｂ）に示すように、レジストパターン６２の開口部６２ａにおける第２の絶縁層４２をエッチングにより除去することにより、開口部４２ａを形成し、この後、レジストパターン６２を有機溶剤等により除去する。具体的には、レジストパターン６２の開口部６２ａにおける第２の絶縁層４２をドライエッチングまたはウェットエッチングにより除去することにより、開口部４２ａを形成する。開口部４２ａが形成されている領域には、第１の絶縁層４１のみが形成されているため、開口部４２ａを除く第１の絶縁層４１及び第２の絶縁層４２が積層して形成されている領域よりも、絶縁層全体の厚さが薄くなっている。
【００６６】
次に、図１６（ｃ）に示すように、第２の絶縁層４２の上に、ゲート電極３１を形成する。具体的には、第２の絶縁層４２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、第２の絶縁層４２の上に、ゲート電極３１を形成することができる。
【００６７】
これによりゲート電極３１は、ドレイン電極３３側の端部３１ａは、開口部４２ａにおける第１の絶縁層４１の上に形成され、開口部４２ａを除く領域においては、第１の絶縁層４１と第２の絶縁層４２が積層されたものの上に形成されている。尚、上記以外の内容については、第１の実施の形態と同様である。
【００６８】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１７に示すように、基板１０の上に不図示のバッファ層等が形成されており、バッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次積層することにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。基板１０は、シリコン、炭化ケイ素、サファイア等により形成されており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。
【００６９】
また、ソース電極３２及びドレイン電極３３が形成される領域のキャップ層２３は除去されており、ソース電極３２及びドレイン電極３３は、キャップ層２３が除去された領域における電子供給層２２の上に形成されている。また、キャップ層２３の上には、ＳｉＮにより形成された絶縁層４０が形成されている。尚、絶縁層４０は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５等のうちのいずれかを含む材料により形成されており、窒化物により形成されていることが好ましい。
【００７０】
ゲート電極３１が形成される領域のうち、一点鎖線１７Ａに囲まれているドレイン電極３３側の端部３１ａが形成される部分においては、絶縁層４０の一部を除去することにより、開口部４０ａが形成されており、他の部分よりも薄くなっている。尚、ゲート電極３１が形成される領域のうち、開口部４０ａが形成されている領域を除く領域においては、絶縁層４０は除去されていない。
【００７１】
ゲート電極３１のドレイン電極３３側の端部３１ａは、開口部４０ａが形成されている絶縁層４０の上に形成されている。本実施の形態においては、このような構造とすることにより、ゲート電極３１のドレイン電極３３側の端部３１ａにおけるしきい値電圧を高くすることができ、電界集中を緩和することができる。
【００７２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１８から図１９に基づき説明する。
【００７３】
最初に、図１８（ａ）に示すように、基板１０の上に、不図示のバッファ層を形成し、バッファ層の上に、電子走行層２１、電子供給層２２、キャップ層２３を順次エピタキシャル成長させることにより形成する。本実施の形態においては、不図示のバッファ層、電子走行層２１、電子供給層２２、キャップ層２３は、ＭＯＶＰＥによるエピタキシャル成長により形成する。基板１０には、シリコン基板が用いられており、不図示のバッファ層は、ＡｌＮ等を含む膜により形成されている。電子走行層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、キャップ層２３はＧａＮにより形成されている。これにより、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００７４】
次に、図１８（ｂ）に示すように、電子供給層２２の上にソース電極３２及びドレイン電極３３を形成する。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ドライエッチング等により、レジストパターンの形成されていない領域におけるキャップ層２３を除去し、電子供給層２２を露出させる。この後、有機溶剤等により、レジストパターンを除去し、再び、電子供給層２２及びキャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この際形成されるレジストパターンは、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有するものであり、電子供給層２２が露出している領域にレジストパターンの開口部が位置している。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、電子供給層２２の上に、ソース電極３２及びドレイン電極３３を形成することができる。
【００７５】
次に、図１８（ｃ）に示すように、キャップ層２３の上に、ＣＶＤにより、絶縁層４０を形成する。本実施の形態においては、キャップ層２３の上に、膜厚が約６０ｎｍのＳｉＮ膜を成膜することにより絶縁層４０が形成されている。
【００７６】
次に、図１９（ａ）に示すように、絶縁層４０の上に、ゲート電極３１の端部３１ａが形成される領域に開口部１６２ａを有するレジストパターン１６２を形成する。具体的には、絶縁層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１の端部３１ａが形成される領域に開口部１６２ａを有するレジストパターン１６２を形成する。
【００７７】
次に、図１９（ｂ）に示すように、レジストパターン１６２の開口部１６２ａにおける絶縁層４０を所定の厚さとなるまでエッチングにより除去することにより、開口部４０ａを形成し、この後、レジストパターン１６２を有機溶剤等により除去する。具体的には、レジストパターン１６２の開口部１６２ａにおける絶縁層４０をドライエッチングまたはウェットエッチングにより所定の厚さとなるまで除去することにより、開口部４０ａを形成する。開口部４０ａが形成されている領域においては、絶縁層４０の厚さは、開口部４０ａを除く他の領域よりも薄くなっている。
【００７８】
次に、図１９（ｃ）に示すように、絶縁層４０の上に、ゲート電極３１を形成する。具体的には、絶縁層４０等の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともに除去する。これにより、残存する金属膜により、絶縁層４０の上に、ゲート電極３１を形成することができる。
【００７９】
このように形成されたゲート電極３１は、ゲート電極３１におけるドレイン電極３３側の端部３１ａは、開口部４０ａにおける絶縁層４０の上に形成される。
【００８０】
以上により、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００８１】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、第１から第４の実施の形態において、ゲート電極３１におけるドレイン電極３３側の端部３１ａのみならず、ソース電極３２側の端部にも開口部を設けた構造の半導体装置である。具体的に、本実施の形態における半導体装置について、図２０〜図２１に基づき説明する。
【００８２】
本実施の形態における半導体装置は、図２０（ａ）に示すように、第１の実施の形態における半導体装置において、ゲート電極３１におけるソース電極３２側の端部３１ｃが形成される領域の第２の絶縁層４２を除去し開口部４２ｃを形成した構造のものである。尚、開口部４２ｃは、開口部４２ａと同様の工程により形成することができる。また、本実施の形態においては、開口部４２ａを第１の開口部と記載し、開口部４２ｃを第２の開口部と記載し、他の開口部となる開口部４２ｂを第３の開口部と記載する場合がある。
【００８３】
また、図２０（ｂ）に示すように、第２の実施の形態における半導体装置において、ゲート電極３１におけるソース電極３２側の端部３１ｃが形成される領域の絶縁層４０を一部除去し開口部４０ｃを形成した構造のものである。尚、開口部４０ｃは、開口部４０ａと同様の工程により形成することができる。また、本実施の形態においては、開口部４０ａを第１の開口部と記載し、開口部４０ｃを第２の開口部と記載し、他の開口部となる開口部４０ｂを第３の開口部と記載する場合がある。
【００８４】
また、図２１（ａ）に示すように、第３の実施の形態における半導体装置において、ゲート電極３１におけるソース電極３２側の端部３１ｃが形成される領域の第２の絶縁層４２を除去し開口部４２ｃを形成した構造のものである。
【００８５】
また、図２１（ｂ）に示すように、第２の実施の形態における半導体装置において、ゲート電極３１におけるソース電極３２側の端部３１ｃが形成される領域の絶縁層４０を一部除去し開口部４０ｃを形成した構造のものである。
【００８６】
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。本実施の形態は、第１から第４の実施の形態において、ゲート電極３１におけるドレイン電極３３側の端部３１ａに形成される開口部をドレイン電極３３の近傍まで広く形成した構造の半導体装置である。具体的に、本実施の形態における半導体装置について、図２２〜図２３に基づき説明する。
【００８７】
本実施の形態における半導体装置は、図２２（ａ）に示すように、第１の実施の形態における半導体装置において、ゲート電極３１におけるドレイン電極３３側の端部３１ａが形成される開口部４２ａがドレイン電極３３の近傍まで形成されている構造のものである。
【００８８】
また、図２２（ｂ）に示すように、第２の実施の形態における半導体装置において、ゲート電極３１におけるドレイン電極３３側の端部３１ａが形成される開口部４０ａが、ドレイン電極３３の近傍まで形成されている構造のものである。
【００８９】
また、図２３（ａ）に示すように、第１の実施の形態における半導体装置において、ゲート電極３１におけるドレイン電極３３側の端部３１ａが形成される開口部４２ａが、ドレイン電極３３の近傍まで形成されている構造のものである。
【００９０】
また、図２３（ｂ）に示すように、第２の実施の形態における半導体装置において、ゲート電極３１におけるドレイン電極３３側の端部３１ａが形成される開口部４０ａが、ドレイン電極３３の近傍まで形成されている構造のものである。
【００９１】
〔第７の実施の形態〕
次に、第７の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００９２】
（半導体デバイス）
本実施の形態における半導体デバイスは、第１から第６の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２４に基づき説明する。尚、図２４は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第６の実施の形態に示されているものとは、異なっている。
【００９３】
最初に、第１から第６の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第６の実施の形態における半導体装置に相当するものである。
【００９４】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり第１から第６の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１から第６の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１から第６の実施の形態における半導体装置のドレイン電極３３と接続されている。
【００９５】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００９６】
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１から第６の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００９７】
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１から第６の実施の形態における半導体装置を有するものである。
【００９８】
図２５に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１から第６の実施の形態における半導体装置であるＨＥＭＴが用いられている。
【００９９】
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
【０１００】
（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１から第６の実施の形態における半導体装置であるＨＥＭＴを有する電源装置である。
【０１０１】
図２６に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。
【０１０２】
本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。
【０１０３】
一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。
【０１０４】
本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１から第６の実施の形態における半導体装置であるＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴ等が用いられている。
【０１０５】
（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１から第６の実施の形態における半導体装置であるＨＥＭＴが用いられている構造のものである。
【０１０６】
図２７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。
【０１０７】
ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１から第６の実施の形態における半導体装置であるＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図２７では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。
【０１０８】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【０１０９】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された絶縁層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記絶縁層の上に形成されたゲート電極と、
を有し、
前記ゲート電極において、前記ドレイン電極側の端部が形成される領域には、前記絶縁層を一部除去することにより開口部が形成されており、
前記ゲート電極は、前記開口部が形成されている領域と前記開口部が形成されていない領域における前記絶縁層の上に形成されており、
前記ゲート電極におけるドレイン電極側の端部は、前記開口部に形成されていることを特徴とする半導体装置。
（付記２）
前記ゲート電極が形成される領域の一部には、前記絶縁層を除去することにより、他の開口部が形成されており、
前記ゲート電極は、前記他の開口部にも形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート電極が形成されている領域において、前記開口部が形成されている領域における前記絶縁層の厚さは、前記開口部が形成されている領域を除く領域における前記絶縁層の厚さよりも薄いことを特徴とする付記１に記載の半導体装置。
（付記４）
前記絶縁層は、２以上の異なる材料により形成される層が積層されているものであることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記絶縁層は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５のうちから選ばれる１又は２以上の材料を含むものにより形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記絶縁層は、第１の絶縁層と第２の絶縁層を積層することにより形成されており、
前記第１の絶縁層と前記第２の絶縁層とは異なる材料により形成されているものであって、
前記開口部においては、前記第２の絶縁層は除去されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第１の絶縁層は、窒化物を含む材料により形成されていることを特徴とする付記６に記載の半導体装置。
（付記８）
前記ゲート電極における前記ソース電極側の端部が形成される領域にも、前記絶縁層を一部除去することにより開口部が形成されており、
前記ゲート電極における前記ソース電極側の端部は、前記開口部に形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第２の半導体層と前記絶縁層との間には、窒化物半導体により第３の半導体層が形成されていること特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
基板の上に、窒化物半導体により第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、絶縁層を形成する工程と、
前記絶縁層の一部を除去し開口部を形成する工程と、
前記絶縁層の上にゲート電極を形成する工程と、
を有し、
前記開口部は、前記ゲート電極において、前記ドレイン電極側の端部が形成される領域に形成されており、
前記ゲート電極は、前記開口部が形成されている領域と前記開口部が形成されていない領域における前記絶縁層の上に形成されており、
前記ゲート電極におけるドレイン電極側の端部は、前記開口部に形成されていることを特徴とする半導体装置の製造方法。
（付記１４）
前記ゲート電極が形成される領域における一部の前記絶縁層を除去することにより、他の開口部を形成する工程を有し、
前記ゲート電極は、前記他の開口部にも形成されていることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記絶縁層を形成する工程は、第１の絶縁層と第２の絶縁層を順に積層して形成するものであって、
前記開口部を形成する工程は、前記開口部が形成される領域における前記第２の絶縁層を除去するものであることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１７）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【０１１０】
１０        基板
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        電子供給層（第２の半導体層）
２３        キャップ層（第３の半導体層）
１２９      素子分離領域
３１        ゲート電極
３１ａ      ドレイン電極側の端部
３１ｂ      ショットキー接続部
３２        ソース電極
３３        ドレイン電極
４０        絶縁層
４０ａ      開口部
４０ｂ      開口部
４１        第１の絶縁層
４２        第２の絶縁層
４２ａ      開口部
４２ｂ      開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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