(57)【要約】【課題】カラーフィルタを用いることなく、各色の光の高精度な検出が可能となり、特に長波長の光が光電変換した電荷の検出精度を高めることが可能な半導体装置、その製造方法およびその制御方法を提供する。【解決手段】ｐ型半導体基板ＳＵＢと、第１、第２および第３の画素領域とを備えている。第１、第２および第３の画素領域のそれぞれは、ｐ型半導体基板ＳＵＢ内に形成されたｐ型ウェル領域ＤＰＷ１と、ｐ型ウェル領域ＤＰＷ１とｐｎ接合を構成するｎ型領域ＤＮとを含んでいる。第１の画素領域のｐ型ウェル領域ＤＰＷ１は、第２および第３の画素領域のｐ型ウェル領域ＤＰＷ１よりも主表面から最も離れた最下部までの深さが浅い。第１および第２の画素領域のｐ型ウェル領域ＤＰＷ１の主表面と反対側には、ｐ型ウェル領域ＤＰＷ１と接するように埋め込みｐ型ウェル領域ＤＰＷ２がさらに配置されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
主表面を有するｐ型半導体基板と、
前記ｐ型半導体基板内に平面視において互いに並ぶように配置された第１、第２および第３の画素領域とを備え、
前記第１、第２および第３の画素領域のそれぞれは、
前記ｐ型半導体基板内に形成されたｐ型ウェル領域と、
前記ｐ型ウェル領域内に形成され、前記ｐ型ウェル領域とｐｎ接合を構成するｎ型領域とを含み、
前記第１の画素領域の前記ｐ型ウェル領域は、前記第２および第３の画素領域の前記ｐ型ウェル領域よりも前記主表面から最も離れた最下部までの深さが浅く、
前記第１および第２の画素領域の前記ｐ型ウェル領域の前記主表面と反対側には、前記ｐ型ウェル領域と接するように埋め込みｐ型ウェル領域がさらに配置される、半導体装置。
【請求項２】
平面視において前記第１〜第３の画素領域のうち２つの画素領域の間の領域に側部ｐ型ウェル領域をさらに有する、請求項１に記載の半導体装置。
【請求項３】
前記第１、第２および第３の画素領域のそれぞれは、前記ｎ型領域内に形成されたｐ型領域をさらに含み、
前記第１の画素領域における前記ｐ型領域は、前記第２および第３の画素領域における前記ｐ型領域より厚い、請求項１に記載の半導体装置。
【請求項４】
前記第１の画素領域における前記ｎ型領域は、前記第２および第３の画素領域における前記ｎ型領域より薄い、請求項１に記載の半導体装置。
【請求項５】
前記側部ｐ型ウェル領域と平面視において重なる領域の少なくとも一部における前記主表面に素子分離絶縁膜が形成され、
前記素子分離絶縁膜は、前記ｐ型ウェル領域の前記最下部よりも深い領域にまで延在する、請求項２に記載の半導体装置。
【請求項６】
前記半導体装置は、前記第１、第２および第３の画素領域を含む画素部と、前記画素部からの信号の演算を行なう演算部とを有し、
前記演算部は、
前記第１の画素領域から得た信号の値を低波長の光による信号として検出し、
前記第２の画素領域から得た信号の値から前記第１の画素領域から得た信号の値を減じた差分を中波長の光による信号として検出し、
前記第３の画素領域から得た信号の値から前記第２の画素領域から得た信号の値を減じた差分を長波長の光による信号として検出する、請求項１に記載の半導体装置。
【請求項７】
前記演算部は前記ｐ型半導体基板に形成される、請求項６に記載の半導体装置。
【請求項８】
前記演算部は前記ｐ型半導体基板とは別の半導体基板に形成される、請求項６に記載の半導体装置。
【請求項９】
主表面を有するｐ型半導体基板を準備する工程と、
前記ｐ型半導体基板内に平面視において互いに並ぶように第１、第２および第３の画素領域を形成する工程とを備え、
前記第１、第２および第３の画素領域を形成する工程は、
前記第１および第２の画素領域となるべき領域の前記ｐ型半導体基板内に埋め込みｐ型ウェル領域を形成する工程と、
前記第１、第２および第３の画素領域となるべき領域の前記主表面にｐ型ウェル領域を形成する工程と、
前記ｐ型ウェル領域内の前記主表面に、前記ｐ型ウェル領域とｐｎ接合を構成するｎ型領域を形成する工程とを含み、
前記第１の画素領域の前記埋め込みｐ型ウェル領域は、前記第２の画素領域の前記埋め込みｐ型ウェル領域よりも最下部までの深さが浅く形成され、
前記ｐ型ウェル領域を形成する工程では、前記第１および第２の画素領域において、前記埋め込みｐ型ウェル領域の前記主表面側に接するように前記ｐ型ウェル領域が形成され、
前記第１の画素領域の前記ｐ型ウェル領域は、前記第２および第３の画素領域の前記ｐ型ウェル領域よりも前記主表面から最も離れた最下部までの深さが浅く形成される、半導体装置の製造方法。
【請求項１０】
平面視において前記第１〜第３の画素領域のうち２つの画素領域の間の領域に側部ｐ型ウェル領域を形成する工程をさらに有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１、第２および第３の画素領域となるべき領域のそれぞれの前記ｎ型領域内の前記主表面にｐ型領域を形成する工程をさらに含み、
前記第１の画素領域における前記ｐ型領域は、前記第２および第３の画素領域における前記ｐ型領域より厚く形成される、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１の画素領域における前記ｎ型領域は、前記第２および第３の画素領域における前記ｎ型領域より薄く形成される、請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記側部ｐ型ウェル領域と平面視において重なる領域の少なくとも一部における前記主表面に素子分離絶縁膜を形成する工程をさらに有し、
前記素子分離絶縁膜は、前記ｐ型ウェル領域の前記最下部よりも深い領域にまで延在するように形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１４】
主表面を有するｐ型半導体基板と、
前記ｐ型半導体基板内に平面視において互いに並ぶように配置された第１、第２および第３の画素領域とを備える半導体装置の制御方法であって、
前記第１の画素領域における光電変換により得られる第１の収集電荷数を基に得られる信号の値を低波長の光の受光量として検出する工程と、
前記第２の画素領域における光電変換により得られる第２の収集電荷数を基に得られる信号の値から、前記第１の収集電荷数を基に得られる信号の値を減じた値を中波長の光の受光量として検出する工程と、
前記第３の画素領域における光電変換により得られる第３の収集電荷数を基に得られる信号の値から、前記第２の収集電荷数を基に得られる信号の値を減じた値を長波長の光の受光量として検出する工程とを含む分析方法により画素分析を行なう、半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、ならびに半導体装置の制御方法に関し、特に、フォトダイオードなどの光電変換素子を含む半導体装置およびその製造方法、ならびに当該半導体装置の制御方法に関するものである。
【背景技術】
【０００２】
車載用デジタルカメラの特にデジタル一眼レフに使われるイメージセンサは、通常、配線形成後に当該配線に対してガラスコートがなされ、ガラスコートの上に色分解のためのカラーフィルタおよび集光のためのオンチップレンズが形成される。撮影対象物の色に応じて撮影対象物からの反射光が各色のカラーフィルタを透過し、この透過光が光電変換素子内に進入する。光電変換により透過光が電荷に変換され、この電荷の量が分析されることにより撮影対象物の色が検出される。
【０００３】
カラーフィルタは金属を多く含む有機材料により形成される。このためカラーフィルタはシリコンプロセスのラインで形成することができない。カラーフィルタを形成する際にはシリコンプロセスの終わったウェハを委託先に搬送して作業を行なうため、製品のタクトタイムが長くなり、コストが高騰する問題がある。
【０００４】
またカラーフィルタの原料となる有機材料は高温環境下において変質する。このためカラーフィルタを用いたイメージセンサは、たとえば車載用デジタルカメラに用いるには適さない。これはたとえば車のエンジンルームは、車の走行時に１２５℃程度まで温度上昇する場合があるためである。さらにカラーフィルタを透過する際に入射光はその強度が３０％以上５０％以下程度減衰する。
【０００５】
以上のような問題を解決するため、カラーフィルタを使わずに光量を光の色すなわち光の波長ごとに分析する手法が、たとえば以下の各特許文献に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２２１５０６号公報
【特許文献２】国際公開第２０１１／０６７８７９号
【特許文献３】特開２００８−２８３０５７号公報
【特許文献４】特開２００８−２８３０５８号公報
【特許文献５】特開２００９−５０６１号公報
【特許文献６】特開平４−７２６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１，２においては、１つの画素領域に複数の光電変換素子（ｐｎ接合）が積層され、それぞれの光電変換素子が色分解を行なうために最適な厚みまたは深さとなるように設計された構成を有している。このように１つの画素領域に形成されるｐｎ接合の数が増えると、光の存在しないところで意図せず流れる漏れ電流が増え、出力される画像の画質が低下する可能性がある。
【０００８】
特許文献３，４，５においては、短波長から長波長まで感度を得ることができる光電変換素子が形成され、画素に設けたキャリア排出領域に印加するバイアス電圧を変化させる。これにより電子を排出する深さを変化させ、分光特性を異ならせることにより、異なる色に対応する異なる分光特性を得ることができる。しかし単一の光電変換素子のみにより各色に対応する分光特性を得ることができたとしても、通常の色ごとに別個の複数の光電変換素子が用いられるイメージセンサに比べ、その結果出力される画素の画質が低下する可能性がある。
【０００９】
特許文献６においては、各色用の画素ごとにその深さを変化させることにより、各色の光が光電変換することにより得られる電荷の検出感度を高めている。しかしここで、たとえば最も深く形成する必要のある赤色検出用の画素を構成するｐ型ウェルは、イオン注入技術により形成される。この場合、形成可能なｐ型ウェルの深さに限界があるため、当該限界深さよりもさらに深い領域において起こる光電変換による電荷を検出することができず、その分だけ電荷の感度が低下する。したがってこの特許文献においても出力される画素の画質が低下する可能性がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態に係る半導体装置は、ｐ型半導体基板と、第１、第２および第３の画素領域とを備えている。第１、第２および第３の画素領域のそれぞれは、ｐ型半導体基板内に形成されたｐ型ウェル領域と、ｐ型ウェル領域とｐｎ接合を構成するｎ型領域とを含んでいる。第１の画素領域のｐ型ウェル領域は、第２および第３の画素領域のｐ型ウェル領域よりも主表面から最も離れた最下部までの深さが浅い。第１および第２の画素領域のｐ型ウェル領域の主表面と反対側には、ｐ型ウェル領域と接するように埋め込みｐ型ウェル領域がさらに配置されている。
【００１２】
一実施の形態に係る半導体装置の製造方法は、第１および第２の画素領域となるべき領域のｐ型半導体基板内に埋め込みｐ型ウェル領域が形成される。第１、第２および第３の画素領域となるべき領域の主表面にｐ型ウェル領域が形成される。ｐ型ウェル領域内の主表面に、ｐ型ウェル領域とｐｎ接合を構成するｎ型領域が形成される。第１の画素領域の埋め込みｐ型ウェル領域は、第２の画素領域の埋め込みｐ型ウェル領域よりも浅く形成される。ｐ型ウェル領域は埋め込みｐ型ウェル領域の主表面側に接するように形成される。第１の画素領域のｐ型ウェル領域は、第２および第３の画素領域のｐ型ウェル領域よりも主表面から最も離れた最下部までの深さが浅く形成される。
【００１３】
一実施の形態に係る半導体装置の制御方法は、第１の画素領域における光電変換により得られる第１の収集電荷数を基に得られる信号の値が低波長の光の受光量として検出される。第２の画素領域における光電変換により得られる第２の収集電荷数を基に得られる信号の値から、第１の収集電荷数を基に得られる信号の値を減じた値が中波長の光の受光量として検出される。第３の画素領域における光電変換により得られる第３の収集電荷数を基に得られる信号の値から、第２の収集電荷数を基に得られる信号の値を減じた値が中波長の光の受光量として検出される。
【発明の効果】
【００１４】
一実施の形態の半導体装置およびその製造方法は、第１〜第３の画素領域により、カラーフィルタがなくても各色の光の検出が可能となる。また第３の画素領域により、長波長の光が主表面から離れた深い領域において光電変換した電荷が検出可能となり、画像の画質が向上する。
【００１５】
一実施の形態の半導体装置の制御方法は、第１〜第３の画素領域の検出する収集電荷数により、各色の光の受光量を高精度に分析することができるため、半導体装置の画像の画質が向上する。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の丸点線で囲まれた領域ＩＩの概略拡大平面図である。
【図３】図２中の点線で囲まれた領域ＩＩＩの概略拡大平面図である。
【図４】実施の形態１において、図２中の点線で囲まれた領域Ａにおける半導体装置の構成を示す概略断面図である。
【図５】実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１４】実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１５】実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１６】実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１７】実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１８】実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１９】実施の形態１における半導体装置の製造方法の第１５工程を示す概略断面図である。
【図２０】実施の形態１における半導体装置の製造方法の第１６工程を示す概略断面図である。
【図２１】実施の形態１における半導体装置の製造方法の第１７工程を示す概略断面図である。
【図２２】実施の形態１における半導体装置の製造方法の第１８工程を示す概略断面図である。
【図２３】実施の形態１における半導体装置の製造方法の第１９工程を示す概略断面図である。
【図２４】実施の形態１における半導体装置の製造方法の第２０工程を示す概略断面図である。
【図２５】実施の形態１における半導体装置の製造方法の第２１工程を示す概略断面図である。
【図２６】各波長の光が各画素において光電変換されることによる収集電荷数を示すグラフである。
【図２７】図２６の画素ごとの収集電荷数のデータを基に得られた各色の光の出力を示すグラフである。
【図２８】実施の形態２において、図２中の点線で囲まれた領域Ａにおける半導体装置の構成を示す概略断面図である。
【図２９】実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３０】実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３１】実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図３２】実施の形態３において、図２中の点線で囲まれた領域Ａにおける半導体装置の構成を示す概略断面図である。
【図３３】実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３４】実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３５】実施の形態４の第１例の半導体装置の構成を示す概略断面図である。
【図３６】実施の形態４の第２例の半導体装置の構成を示す概略断面図である。
【発明を実施するための形態】
【００１７】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１〜図２を用いて、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１８】
図１を参照して、半導体ウェハＳＣＷには、複数のイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
【００１９】
図２を参照して、複数のチップ領域ＩＭＣの各々は、光電変換素子としてたとえばフォトダイオードの形成領域である画素部ＰＤＲと、フォトダイオードを制御するための周辺回路の形成領域である周辺回路部ＰＣＲとを有している。周辺回路部ＰＣＲは、画素部ＰＤＲのたとえば両側に形成されている。また複数のチップ領域ＩＭＣの間には、ダイシングライン領域ＤＬＲが形成されている。このダイシングライン領域ＤＬＲに、アライメントマークが配置されている。このダイシングライン領域ＤＬＲで半導体ウェハＳＣＷがダイシングされることにより、半導体ウェハＳＣＷは複数個の半導体チップに分割されている。
【００２０】
次に図３〜図４を用いて、画素部ＰＤＲおよび周辺回路部ＰＣＲのフォトダイオードの構成について詳細に説明する。
【００２１】
図３を参照して、図２の複数のチップ領域ＩＭＣの各々に形成される画素部ＰＤＲには、平面視において互いにたとえばアレイ状に並ぶように複数の画素領域が配置されている。この画素領域は具体的には、第１の画素領域としてのＬ画素領域（図３において「Ｌ」と表示）、第２の画素領域としてのＭ画素領域（図３において「Ｍ」と表示）、および第３の画素領域としてのＮ画素領域（図３において「Ｎ」と表示）を意味している。なお図３には明示されないが、互いに隣り合う各画素領域（Ｌ画素領域、Ｍ画素領域、Ｎ画素領域）の間には通常、一定の間隔が設けられている。
【００２２】
図３における任意の２行×２列を構成する合計４つの画素領域により、１つの単位画素を構成する。任意の２行×２列がどのように選択されても、この１つの単位画素には、１つのＬ画素領域と、２つのＭ画素領域と、１つのＮ画素領域とを有している。２つのＭ画素領域はアレイ状の配置に対する斜め方向に並んでいる。またＬ画素領域およびＮ画素領域は、アレイ状の行方向および列方向の双方向においてＭ画素領域と隣り合っており、言い換えればＬ画素領域およびＮ画素領域は行方向および列方向の双方向において当該Ｍ画素領域に挟まれている。
【００２３】
図４を参照して、図２の複数のチップ領域ＩＭＣすなわち半導体ウェハＳＣＷは、たとえばシリコンからなるｐ型の半導体基板ＳＵＢのｐ-領域ＳＢにより形成されている。半導体基板ＳＵＢは主表面Ｓ１，Ｓ２を有している。ここでは半導体基板ＳＵＢの主表面Ｓ１を各画素領域におけるフォトダイオードなどが形成される表側の主表面とし、主表面Ｓ２を主表面Ｓ１と反対側の裏側の主表面とする。
【００２４】
チップ領域ＩＭＣの画素部ＰＤＲ（図２参照）の半導体基板ＳＵＢ内に、図３のＬ画素領域、Ｍ画素領域およびＮ画素領域が形成されている。画素部ＰＤＲのＬ画素領域、Ｍ画素領域およびＮ画素領域のそれぞれにはフォトダイオードが形成されている。すなわちＬ画素領域とはＬ画素としてのフォトダイオードが形成される領域であり、同様にＭ画素領域とはＭ画素としてのフォトダイオードが、Ｎ画素領域とはＮ画素としてのフォトダイオードが、それぞれ形成される領域である。
【００２５】
たとえばＬ画素領域およびＭ画素領域のフォトダイオードは、埋め込みｐ型ウェル領域ＤＰＷ２と、ｐ型ウェル領域ＤＰＷ１と、ｎ型領域ＤＮと、ｐ型領域ＤＰＲとがこの順に積層された構成を有している。またＮ画素領域のフォトダイオードは、ｐ型ウェル領域ＤＰＷ１と、ｎ型領域ＤＮと、ｐ型領域ＤＰＲとがこの順に積層された構成を有している。Ｌ画素領域およびＭ画素領域のフォトダイオード、Ｎ画素領域のフォトダイオードともに、上記の各領域が図４の上下方向すなわち半導体基板ＳＵＢの主表面Ｓ１，Ｓ２に垂直な方向に関して上記の順に並ぶように配置されることが好ましい。
【００２６】
埋め込みｐ型ウェル領域ＤＰＷ２は、半導体基板ＳＵＢ内、特に半導体基板ＳＵＢのｐ-領域ＳＢ内に、主表面Ｓ１，Ｓ２に沿う方向に延びる薄いｐ+型不純物領域である。すなわち埋め込みｐ型ウェル領域ＤＰＷ２のｐ型不純物濃度は、半導体基板ＳＵＢを構成するｐ-領域ＳＢのｐ型不純物濃度よりも高い。
【００２７】
埋め込みｐ型ウェル領域ＤＰＷ２はＬ画素領域およびＭ画素領域のみに形成されており、Ｎ画素領域には形成されていない。
【００２８】
ｐ型ウェル領域ＤＰＷ１は、半導体基板ＳＵＢ内に形成され、各画素領域における半導体基板ＳＵＢ内の多くの部分を占めるように形成される。ｐ型ウェル領域ＤＰＷ１はたとえば半導体基板ＳＵＢの主表面Ｓ１に形成されることが好ましい。ｐ型ウェル領域ＤＰＷ１はｐ-領域として形成されるが、ｐ型ウェル領域ＤＰＷ１におけるｐ型不純物濃度は、半導体基板ＳＵＢを構成するｐ-領域ＳＢのｐ型不純物濃度よりも高くてもよい。
【００２９】
Ｌ画素領域のｐ型ウェル領域ＤＰＷ１は、Ｍ画素領域およびＮ画素領域のｐ型ウェル領域ＤＰＷ１よりも、主表面Ｓ１から図の上下方向に関して最も離れた最下部までの深さが浅くなるように形成されている。言い換えればＬ画素領域のｐ型ウェル領域ＤＰＷ１は、Ｍ画素領域およびＮ画素領域のｐ型ウェル領域ＤＰＷ１よりも、主表面Ｓ１から最下部までの、図の上下方向に関する距離が短くなっている。さらに言い換えれば、特にｐ型ウェル領域ＤＰＷ１が半導体基板ＳＵＢの主表面Ｓ１に形成される場合、Ｌ画素領域のｐ型ウェル領域ＤＰＷ１は、Ｍ画素領域およびＮ画素領域のｐ型ウェル領域ＤＰＷ１よりも、図４の上下方向の厚みが薄く形成されている。
【００３０】
Ｍ画素領域の埋め込みｐ型ウェル領域ＤＰＷ２は、Ｌ画素領域の埋め込みｐ型ウェル領域ＤＰＷ２よりも半導体基板ＳＵＢの主表面Ｓ１から深い領域、すなわち主表面Ｓ１からより遠く離れた領域に形成されている。埋め込みｐ型ウェル領域ＤＰＷ２は、Ｌ画素領域およびＭ画素領域において、ｐ型ウェル領域ＤＰＷ１の下側すなわち主表面Ｓ２側（主表面Ｓ１と反対側）にてｐ型ウェル領域ＤＰＷ１と接するように形成されている。上記のようにＬ画素領域はＭ画素領域よりもｐ型ウェル領域ＤＰＷ１の最下部が浅く形成されている。このためＬ画素領域においてｐ型ウェル領域ＤＰＷ１の最下部に接する埋め込みｐ型ウェル領域ＤＰＷ２は、Ｍ画素領域においてｐ型ウェル領域ＤＰＷ１の最下部に接する埋め込みｐ型ウェル領域ＤＰＷ２よりも主表面Ｓ１に近い領域すなわち主表面Ｓ１から浅い領域に形成されている。
【００３１】
ｎ型領域ＤＮは、ｐ型ウェル領域ＤＰＷ１内に形成され、ｐ型ウェル領域ＤＰＷ１とｐｎ接合を構成するｎ-領域である。ｎ型領域ＤＮはたとえば半導体基板ＳＵＢの主表面Ｓ１に形成されることが好ましく、通常はｎ型領域ＤＮはその主表面Ｓ１から最も離れた最下部が、ｐ型ウェル領域ＤＰＷ１の最下部よりも浅くなるように（ｐ型ウェル領域ＤＰＷ１よりも薄く）形成されている。この場合、ｎ型領域ＤＮの最下部は、これが形成されるｐ型ウェル領域ＤＰＷ１と接することにより両者の間にｐｎ接合が形成される。このｐｎ接合が、当該フォトダイオードの光電変換により得られる電荷を捕捉する空乏層を形成する。
【００３２】
Ｌ画素領域におけるｎ型領域ＤＮは、Ｍ画素領域およびＮ画素領域におけるｎ型領域ＤＮより薄く形成されている。言い換えれば、たとえば各画素領域のｎ型領域ＤＮが半導体基板ＳＵＢの主表面Ｓ１に形成される場合、Ｌ画素領域におけるｎ型領域ＤＮの主表面Ｓ１から最も離れた最下部は、Ｍ画素領域およびＮ画素領域におけるｎ型領域ＤＮの主表面Ｓ１から最も離れた最下部よりも主表面Ｓ１との（図の上下方向に関する）距離が短い領域に形成されている。
【００３３】
ｐ型領域ＤＰＲは、ｎ型領域ＤＮ内に形成されるｐ+領域である。ｐ型領域ＤＰＲはたとえば半導体基板ＳＵＢの主表面Ｓ１に形成されることが好ましく、通常はｐ型領域ＤＰＲはその主表面Ｓ１から最も離れた最下部が、ｎ型領域ＤＮの最下部よりも浅くなるように（ｎ型領域ＤＮよりも薄く）形成されている。この場合、ｐ型領域ＤＰＲの最下部は、これが形成されるｎ型領域ＤＮと接することにより両者の間にｐｎ接合が形成される。
【００３４】
Ｌ画素領域におけるｐ型領域ＤＰＲは、Ｍ画素領域およびＮ画素領域におけるｐ型領域ＤＰＲより厚く形成されている。言い換えれば、たとえば各画素領域のｐ型領域ＤＰＲが半導体基板ＳＵＢの主表面Ｓ１に形成される場合、Ｌ画素領域におけるｐ型領域ＤＰＲの主表面Ｓ１から最も離れた最下部は、Ｍ画素領域およびＮ画素領域におけるｐ型領域ＤＰＲの主表面Ｓ１から最も離れた最下部よりも主表面Ｓ１との（図の上下方向に関する）距離が長い領域に形成されている。
【００３５】
Ｌ画素領域、Ｍ画素領域およびＮ画素領域の各々には、フォトダイオードを含むように、転送用トランジスタなどのＭＩＳ（Metal Insulator Semiconductor）トランジスタも形成されている。特に転送用トランジスタは、１対のソース／ドレイン領域ＤＮ，ＮＮＲ，ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。上記のフォトダイオードの特にｎ型領域ＤＮは、転送用トランジスタのソース領域と一体となるように形成されている。
【００３６】
転送用トランジスタの１対のソース／ドレイン領域を構成するｎ型領域ＤＮと、低濃度ｎ型不純物領域ＮＮＲおよびｎ型不純物領域ＮＲとの各々は、ｐ型ウェル領域ＤＰＷ１内の半導体基板ＳＵＢのたとえば主表面Ｓ１に互いに間隔をおいて配置されている。転送用トランジスタのドレイン領域としてのｎ型不純物領域ＮＲは高濃度領域としてのｎ+型不純物領域であり、低濃度ｎ型不純物領域ＮＮＲはいわゆるＬＤＤ（Lightly Doped Drain）としてのｎ-型不純物領域である。１対のソース領域ＤＮとドレイン領域ＮＮＲ，ＮＲとに挟まれる半導体基板ＳＵＢの主表面Ｓ１の上にはゲート絶縁膜ＧＩをはさんでゲート電極ＧＥが形成されている。
【００３７】
フォトダイオード（転送用トランジスタのソース領域）を覆うように半導体基板ＳＵＢの主表面Ｓ１上には、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとがこの順に積層され、これらのうちシリコン窒化膜ＮＦは反射防止膜ＡＲＦとして形成されている。このシリコン酸化膜ＯＦおよびシリコン窒化膜ＮＦの一方端はゲート電極ＧＥの一方上に乗り上げている。
【００３８】
なおゲート電極ＧＥの一方上には酸化膜ハードマスクＯＨＭが形成されており、この酸化膜ハードマスクＯＨＭ上に乗り上げるようにシリコン酸化膜ＯＦおよび反射防止膜ＡＲＦが形成されてもよい。またこれらのシリコン酸化膜ＯＦおよび反射防止膜ＡＲＦの残渣としてゲート電極ＧＥの他方の側壁にはシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層ＳＷが形成されている。
【００３９】
Ｌ画素領域、Ｍ画素領域およびＮ画素領域のうちの任意の２つの（たとえばアレイ状を構成する行方向および列方向に関して）互いに隣り合う画素領域の間における主表面Ｓ１には、側部ｐ型ウェル領域ＤＰＷ３としてのｐ+領域が形成されている。側部ｐ型ウェル領域ＤＰＷ３はたとえば図３に示すＬ画素領域、Ｍ画素領域およびＮ画素領域のうち行方向または列方向に互いに隣り合う任意の２つの画素領域の間の領域に形成されている。
【００４０】
またここでは、互いに隣り合う画素領域の間における主表面Ｓ１には、素子分離絶縁膜ＳＩが形成されてもよい。素子分離絶縁膜ＳＩはたとえばシリコン酸化膜からなるいわゆるＳＴＩ（Shallow Trench Isolation）膜である。素子分離絶縁膜ＳＩは、主表面Ｓ１に最も近い領域に比べて、それよりも下側（主表面Ｓ２側）の領域において図の左右方向に関する幅が狭くなる断面形状を有することが好ましい。
【００４１】
素子分離絶縁膜ＳＩのｎ型領域ＤＮ側の側部には、ｐ+領域としてのｐ型ガードリング領域ＰＧＲが形成されていてもよい。ｐ型ガードリング領域ＰＧＲは互いに隣り合う２つの画素領域間の微小なリーク電流を抑制するために設けられる。
【００４２】
なお図４において、チップ領域ＩＭＣの画素部ＰＤＲには、Ｌ画素領域とＭ画素領域とＮ画素領域とが図の左右方向に一直線状に並ぶように配置されるが、これは説明を容易にするためであり、実際にはこれらの各画素領域は平面視において図３に示すように配置される。また図４においては各画素領域の間の領域を省略しているが、この領域には各画素領域の端部と同様に側部ｐ型ウェル領域ＤＰＷ３および素子分離絶縁膜ＳＩなどが形成されていてもよい。
【００４３】
一方、チップ領域ＩＭＣの周辺回路部ＰＣＲの半導体基板ＳＵＢ内には、たとえばＭＩＳトランジスタなどの制御素子が形成されている。このＭＩＳトランジスタは、いわゆるｎ型ＭＩＳトランジスタが形成されたＮＭＩＳ領域と、いわゆるｐ型ＭＩＳトランジスタが形成されたＰＭＩＳ領域とを有している。
【００４４】
ＮＭＩＳ領域における半導体基板ＳＵＢ内には、埋め込みｐ型ウェル領域ＤＰＷ２と、ｎ型ウェル領域ＮＷとがこの順に積層されている。ｎ型ウェル領域ＮＷはたとえば主表面Ｓ１に形成されている。埋め込みｐ型ウェル領域ＤＰＷ２は、画素部ＰＤＲの埋め込みｐ型ウェル領域ＤＰＷ２と同様に半導体基板ＳＵＢの主表面Ｓ１に沿うように延びる薄膜状のｐ+領域であり、ｎ型ウェル領域ＮＷの主表面Ｓ１から図の上下方向に最も離れた最下部と接するように形成されている。
【００４５】
ｎ型ＭＩＳトランジスタは、１対のソース／ドレイン領域ＮＮＲ，ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ソース領域とドレイン領域との各々は、上記の各画素領域のドレイン領域と同様の低濃度ｎ型不純物領域ＮＮＲおよびｎ型不純物領域ＮＲにより形成されている。１対のｎ型ソース／ドレイン領域ＮＮＲ，ＮＲに挟まれる半導体基板ＳＵＢの主表面Ｓ１の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側壁には、反射防止膜ＡＲＦを含むフォトダイオード上の絶縁膜の残渣として、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層ＳＷが形成されている。
【００４６】
ＰＭＩＳ領域における半導体基板ＳＵＢ内には、ｐ型ウェル領域ＰＷが形成されている。ｐ型ウェル領域ＰＷはたとえば主表面Ｓ１に形成されている。
【００４７】
ｐ型ＭＩＳトランジスタは、１対のソース／ドレイン領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ソース領域とドレイン領域との各々は、ｐ型不純物領域ＰＲにより形成されている。１対のｐ型ソース／ドレイン領域ＰＲに挟まれる半導体基板ＳＵＢの主表面Ｓ１の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側壁には、反射防止膜ＡＲＦを含むフォトダイオード上の絶縁膜の残渣として、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層ＳＷが形成されている。
【００４８】
周辺回路部ＰＣＲにおけるＮＭＩＳ領域とＰＭＩＳ領域との間の領域にも、画素部ＰＤＲにおける各画素領域の間の領域と同様に、素子分離絶縁膜ＳＩとしてのＳＴＩ膜が形成されている。
【００４９】
画素部ＰＤＲの各画素領域、および周辺回路部ＰＣＲの各々において、半導体基板ＳＵＢの主表面Ｓ１上には、上記の素子（フォトダイオード、ＭＩＳトランジスタ）上を覆うように層間絶縁膜ＩＩ１が形成されている。画素部ＰＤＲと周辺回路部ＰＣＲとにおいては、層間絶縁膜ＩＩ１上に、パターニングされた１層目の金属配線ＭＬ１が形成されている。この１層目の金属配線ＭＬ１は、層間絶縁膜ＩＩ１のコンタクトホール内を埋め込むたとえばタングステンの薄膜からなる導電層ＴＵＮおよびバリアメタル層ＢＲＬにより形成されるコンタクト層Ｃ１を通じて、たとえば画素部のドレイン領域ＮＲまたは周辺回路部のゲート電極ＧＥに電気的に接続されている。
【００５０】
金属配線ＭＬ１は、たとえばバリアメタル層ＢＲＬと、アルミニウム層ＡＬと、バリアメタル層ＢＲＬと、シリコン窒化膜ＮＦとがこの順に積層された構成を有している。アルミニウム層ＡＬはアルミニウムなどの金属薄膜により形成されている。バリアメタル層ＢＲＬは、アルミニウム層ＡＬから金属元素が図の上下方向に拡散することを抑制するために、アルミニウム層ＡＬをその上下方向から挟むように形成されている。最上層のシリコン窒化膜ＮＦは図４の上方から照射される光の反射を防止するために形成されている。
【００５１】
金属配線ＭＬ１上を覆うように層間絶縁膜ＩＩ１上には層間絶縁膜ＩＩ２が形成されている。画素部ＰＤＲと周辺回路部ＰＣＲとにおいては、層間絶縁膜ＩＩ２上に、パターニングされた２層目の金属配線ＭＬ２が形成されている。この２層目の金属配線ＭＬ２は、層間絶縁膜ＩＩ２のコンタクトホール内を埋め込むたとえばタングステンの薄膜からなる導電層ＴＵＮおよびバリアメタル層ＢＲＬにより形成されるコンタクト層Ｃ２を通じて、たとえば画素部および周辺回路部の各々の金属配線ＭＬ１に電気的に接続されている。金属配線ＭＬ２は金属配線ＭＬ１と同様に、たとえばバリアメタル層ＢＲＬと、アルミニウム層ＡＬと、バリアメタル層ＢＲＬと、シリコン窒化膜ＮＦとがこの順に積層された構成を有している。
【００５２】
金属配線ＭＬ２上を覆うように層間絶縁膜ＩＩ２上には層間絶縁膜ＩＩ３が形成されている。画素部ＰＤＲと周辺回路部ＰＣＲとにおいては、層間絶縁膜ＩＩ３上に、パターニングされた３層目の金属配線ＭＬ３が形成されている。この３層目の金属配線ＭＬ３は、層間絶縁膜ＩＩ３のコンタクトホール内を埋め込むたとえばタングステンの薄膜からなる導電層ＴＵＮおよびバリアメタル層ＢＲＬにより形成されるコンタクト層Ｃ３を通じて、たとえば画素部および周辺回路部の各々の金属配線ＭＬ２に電気的に接続されている。金属配線ＭＬ３はたとえばバリアメタル層ＢＲＬと、アルミニウム層ＡＬと、バリアメタル層ＢＲＬとがこの順に積層された構成を有している。ただし金属配線ＭＬ３にも金属配線ＭＬ１，ＭＬ２と同様にシリコン窒化膜ＮＦが含まれていてもよい。
【００５３】
金属配線ＭＬ３上を覆うように層間絶縁膜ＩＩ３上には層間絶縁膜ＩＩ４が形成されており、層間絶縁膜ＩＩ４上であって各画素領域のフォトダイオードの真上には集光レンズＬＮＳが形成されている。この集光レンズＬＮＳは光を集光してフォトダイオードに照射するためのものである。
【００５４】
上記において、層間絶縁膜ＩＩ１〜ＩＩ４はたとえばシリコン酸化膜よりなっており、バリアメタル層ＢＲＬはたとえばチタンの窒化化合物の薄膜により形成されていることが好ましい。
【００５５】
次に図５〜図２５を用いて、本実施の形態の半導体装置の製造方法について説明する。
図５を参照して、まずシリコンやゲルマニウムなど、使用時に照射する光の波長に応じて異なる半導体材料からなる、半導体基板ＳＵＢが準備される。この半導体基板ＳＵＢは比較的低濃度のｐ型不純物を含むｐ-領域ＳＢを含んでおり、主表面Ｓ１，Ｓ２を有している。半導体基板ＳＵＢには画素部と周辺回路部とが区画（準備）され、画素部にはＬ画素領域（となるべき領域）とＭ画素領域（となるべき領域）とＮ画素領域（となるべき領域）とが区画され、周辺回路部にはＮＭＩＳ領域（となるべき領域）とＰＭＩＳ領域（となるべき領域）とが区画される。上記のＬ画素領域（となるべき領域）とＭ画素領域（となるべき領域）とＮ画素領域（となるべき領域）とは、たとえば平面視において図３に示すように互いにアレイ状に並ぶように配置されることが好ましい。
【００５６】
半導体基板ＳＵＢの主表面Ｓ１のほぼ全面に、たとえばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜ＯＸとシリコン窒化膜ＮＦとがこの順に形成される。次にシリコン窒化膜ＮＦ上に図示されない感光体としてのフォトレジストが塗布され、通常の写真製版技術およびエッチング技術により、画素部の各画素領域の境界およびその近傍、周辺回路部の各ＭＯＳトランジスタ領域の境界およびその近傍などにおけるシリコン酸化膜ＯＸおよびシリコン窒化膜ＮＦが除去され、各画素領域および各ＭＯＳトランジスタ領域にはシリコン酸化膜ＯＸとシリコン窒化膜ＮＦとの積層構造によるパターンが形成される。
【００５７】
フォトレジストが除去された後、シリコン窒化膜ＮＦのパターンをマスクとして、上記の工程によりシリコン酸化膜ＯＸおよびシリコン窒化膜ＮＦが除去された領域の真下における半導体基板ＳＵＢ（ｐ-領域ＳＢ）が部分的に除去されることにより、トレンチＴＣＨ１が形成される。
【００５８】
図６を参照して、トレンチＴＣＨ１内を埋め込むように、シリコン窒化膜ＮＦ上にトレンチ絶縁膜ＴＩＦとしてのたとえばシリコン酸化膜が、たとえばＣＶＤ法により形成される。
【００５９】
図７を参照して、シリコン窒化膜ＮＦ上のトレンチ絶縁膜ＴＩＦがたとえばＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により除去され、トレンチＴＣＨ１内のトレンチ絶縁膜ＴＩＦが残存する。トレンチＴＣＨ１内に残存したトレンチ絶縁膜ＴＩＦは素子分離絶縁膜ＳＩとなり、その上面はシリコン窒化膜ＮＦの上面とほぼ同一の平坦な面となる。素子分離絶縁膜ＳＩはたとえばＬ画素領域に形成されるフォトダイオードとＭ画素領域に形成されるフォトダイオードとの間を電気的に絶縁するために両領域の間に形成される絶縁膜である。
【００６０】
図８を参照して、シリコン酸化膜ＯＸおよびシリコン窒化膜ＮＦがエッチング除去されることにより、素子分離絶縁膜ＳＩはその断面図における角部の一部がエッチング除去される。
【００６１】
次に、再度半導体基板ＳＵＢの主表面Ｓ１のほぼ全面に感光体としてのフォトレジストＰＨＲが塗布され、通常の写真製版技術により、Ｍ画素領域となるべき領域のフォトレジストＰＨＲが除去される。これによりフォトレジストＰＨＲはＭ画素領域となるべき領域に開口を有する態様となる。
【００６２】
次に通常のイオン注入技術により、Ｍ画素領域となるべき領域のｐ-領域ＳＢ内にｐ型不純物イオンが注入される。これによりＭ画素領域となるべき領域のｐ-領域ＳＢ内には埋め込みｐ型ウェル領域ＤＰＷ２が形成される。埋め込みｐ型ウェル領域ＤＰＷ２は半導体基板ＳＵＢ（ｐ-領域ＳＢ）内の比較的主表面Ｓ１から離れた（比較的主表面Ｓ２に近い）深い領域に形成されることが好ましい。なお図８の矢印はイオン注入の向きを示すが、イオン注入の際には、主表面Ｓ１に垂直な方向に対してやや傾いた方向から不純物イオンが注入されてもよい。
【００６３】
図９を参照して、図８のフォトレジストＰＨＲがアッシングなどにより除去された後、再度半導体基板ＳＵＢの主表面Ｓ１のほぼ全面にフォトレジストＰＨＲが塗布され、通常の写真製版技術により、Ｍ画素領域となるべき領域およびＮ画素領域となるべき領域にフォトレジストＰＨＲの開口が形成される。この状態で主表面Ｓ１の上方から通常のイオン注入技術によりｐ-領域ＳＢ内にｐ型不純物イオンが注入される。これによりＭ画素領域となるべき領域およびＮ画素領域となるべき領域のｐ-領域ＳＢ内にはｐ型ウェル領域ＤＰＷ１が形成される。ｐ型ウェル領域ＤＰＷ１は主表面Ｓ１から、図８の埋め込みｐ型ウェル領域ＤＰＷ２の最上面の深さまで、図の上下方向に広がるように形成されることが好ましい。その結果、ｐ型ウェル領域ＤＰＷ１は埋め込みｐ型ウェル領域ＤＰＷ２の主表面Ｓ１側の最上面と接するように形成される。なおここでもイオン注入の際には、主表面Ｓ１に垂直な方向に対してやや傾いた方向から不純物イオンが注入されてもよい。
【００６４】
図１０を参照して、図９のフォトレジストＰＨＲがアッシングなどにより除去された後、再度半導体基板ＳＵＢの主表面Ｓ１のほぼ全面にフォトレジストＰＨＲが塗布され、通常の写真製版技術により、Ｌ画素領域となるべき領域にフォトレジストＰＨＲの開口が形成される。この状態で主表面Ｓ１の上方から通常のイオン注入技術によりｐ-領域ＳＢ内にｐ型不純物イオンが注入される。これによりＬ画素領域となるべき領域のｐ-領域ＳＢ内には埋め込みｐ型ウェル領域ＤＰＷ２が形成される。
【００６５】
ここで、Ｌ画素領域となるべき領域の埋め込みｐ型ウェル領域ＤＰＷ２は、Ｍ画素領域となるべき領域の埋め込みｐ型ウェル領域ＤＰＷ２およびＮ画素領域となるべき領域のｐ型ウェル領域ＤＰＷ１の主表面Ｓ１から最も離れた最下部よりも、主表面Ｓ１から最も離れた最下部までの図の上下方向の距離が短くなるよう浅く形成されることが好ましい。
【００６６】
続いて主表面Ｓ１の上方から通常のイオン注入技術によりｐ-領域ＳＢ内にｐ型不純物イオンが注入される。これによりＬ画素領域となるべき領域のｐ-領域ＳＢ内にはｐ型ウェル領域ＤＰＷ１が形成される。ｐ型ウェル領域ＤＰＷ１は主表面Ｓ１から、埋め込みｐ型ウェル領域ＤＰＷ２の最上面の深さまで、図の上下方向に広がるように形成される。その結果、ｐ型ウェル領域ＤＰＷ１は埋め込みｐ型ウェル領域ＤＰＷ２の主表面Ｓ１側の最上面と接するように形成される。
【００６７】
上記のようにＬ画素領域となるべき領域の埋め込みｐ型ウェル領域ＤＰＷ２は、Ｍ，Ｎ画素領域となるべき領域の埋め込みｐ型ウェル領域ＤＰＷ２よりも浅く形成されるため、これの最上面に接するように形成されるＬ画素領域のｐ型ウェル領域ＤＰＷ１は、Ｍ，Ｎ画素領域のｐ型ウェル領域ＤＰＷ１よりも主表面Ｓ１から最も離れた最下部までの深さが浅く形成される。なおここでも上記と同様に、イオン注入の際には、主表面Ｓ１に垂直な方向に対してやや傾いた方向から不純物イオンが注入されてもよい。
【００６８】
図１１を参照して、図１０のフォトレジストＰＨＲがアッシングなどにより除去された後、再度半導体基板ＳＵＢの主表面Ｓ１のほぼ全面にフォトレジストＰＨＲが塗布され、通常の写真製版技術により、１つの画素領域とこれに隣接する他の画素領域との境界部にフォトレジストＰＨＲの開口が形成される。この状態で主表面Ｓ１の上方から通常のイオン注入技術により、Ｌ，Ｍ，Ｎ画素領域のうち２つの画素領域の間における主表面Ｓ１にｐ型不純物イオンが注入される。これにより素子分離絶縁膜ＳＩが形成される領域の真下には側部ｐ型ウェル領域ＤＰＷ３が形成される。なおここではイオン注入の際には主表面Ｓ１にほぼ垂直な方向から不純物イオンが注入されてもよい。また側部ｐ型ウェル領域ＤＰＷ３はたとえば素子分離絶縁膜ＳＩと平面視において重なるように形成されてもよい。
【００６９】
図１２を参照して、上記と同様に通常の写真製版技術により、周辺回路部のＮＭＩＳ領域となるべき領域に開口を有するフォトレジストＰＨＲのパターンが形成される。この状態で主表面Ｓ１の上方から通常のイオン注入技術により、ＮＭＩＳ領域となるべき領域のｐ-領域ＳＢ内には埋め込みｐ型ウェル領域ＤＰＷ２が形成される。
【００７０】
図１３を参照して、通常の写真製版技術およびイオン注入技術により、画素部に位置する素子分離絶縁膜ＳＩの図の右側の側部にｐ型ガードリング領域ＰＧＲが形成される。
【００７１】
図１４を参照して、主表面Ｓ１の上方から通常の写真製版技術およびイオン注入技術により、ＮＭＩＳ領域となるべき領域のｐ-領域ＳＢ内にはｎ型不純物イオンが注入され、主表面Ｓ１から埋め込みｐ型ウェル領域ＤＰＷ２の最上面まで広がるｎ型ウェル領域ＮＷが形成される。
【００７２】
なお図１４においてｎ型ウェル領域ＮＷはたとえばＭ画素領域およびＮ画素領域のｐ型ウェル領域ＤＰＷ１よりも主表面Ｓ１から最も離れた最下部までの深さが浅くなるように形成されているが、このような態様に限らず、ｎ型ウェル領域ＮＷの、半導体基板ＳＵＢの主表面Ｓ１から最も離れた最下部までの深さは任意である。
【００７３】
図１５を参照して、主表面Ｓ１の上方から通常の写真製版技術およびイオン注入技術により、ＰＭＩＳ領域となるべき領域のｐ-領域ＳＢ内にはｐ型不純物イオンが注入され、主表面Ｓ１からたとえばＮＭＩＳ領域の埋め込みｐ型ウェル領域ＤＰＷ２の最下部とほぼ同じ深さまで広がるｐ型ウェル領域ＰＷが形成される。ただしｐ型ウェル領域ＰＷの、半導体基板ＳＵＢの主表面Ｓ１から最も離れた最下部までの深さは任意である。
【００７４】
図１６を参照して、図１５のフォトレジストＰＨＲが除去された後、半導体基板ＳＵＢの主表面Ｓ１上のほぼ全面に、ゲート絶縁膜ＧＩと多結晶シリコン膜ＰＳとがこの順に積層される。ゲート絶縁膜ＧＩとしてはたとえばシリコン酸化膜が、たとえば熱酸化処理法により形成されることが好ましい。多結晶シリコン膜ＰＳはゲート絶縁膜ＧＩの上面上に、たとえばＣＶＤ法により形成されることが好ましい。
【００７５】
次に多結晶シリコン膜ＰＳの上面上に、たとえばシリコン酸化膜とシリコン酸窒化膜とがこの順に積層され、その上にフォトレジストＰＨＲが塗布される。フォトレジストＰＨＲを用いた通常の写真製版技術およびエッチング技術により、画素部の各画素領域となるべき領域の転送用トランジスタのゲート電極が形成されるべき領域、および周辺回路部のＭＩＳトランジスタのゲート電極が形成されるべき領域に残存するように、上記シリコン酸化膜およびシリコン酸窒化膜がパターニングされる。これにより上記シリコン酸化膜は酸化膜ハードマスクＯＨＭとして、その真上のシリコン酸窒化膜は反射防止膜としてのシリコン酸窒化膜ＮＯＦとして、それぞれ形成される。
【００７６】
図１７を参照して、図１６のフォトレジストＰＨＲおよびシリコン酸窒化膜ＮＯＦが除去された後、酸化膜ハードマスクＯＨＭをマスクとして多結晶シリコン膜ＰＳが通常のエッチング技術により酸化膜ハードマスクＯＨＭの真下において残存するようにエッチングされる。これにより当該多結晶シリコン膜ＰＳは各領域のゲート電極ＧＥとして形成される。
【００７７】
次に半導体基板ＳＵＢの主表面Ｓ１上に、Ｍ画素領域とＮ画素領域とのフォトダイオードを形成すべき領域の真上に開口を有するフォトレジストＰＨＲのパターンが形成され、通常のイオン注入技術を用いてｎ型不純物イオンが注入されることにより、Ｍ画素領域とＮ画素領域とのｐ型ウェル領域ＤＰＷ１内の主表面Ｓ１にｎ型領域ＤＮが形成される。ｎ型領域ＤＮは主表面Ｓ１からもっとも離れた最下部がｐ型ウェル領域ＤＰＷ１の最下部よりも浅く形成されるため、ｎ型領域ＤＮの最下部はｐ型ウェル領域ＤＰＷ１内に形成される。このためｎ型領域ＤＮの最下部はｐ型ウェル領域ＤＰＷ１との間でｐｎ接合を構成する。ここでｎ型領域ＤＮの図の上下方向の厚みは、（Ｌ，Ｍ，Ｎ画素領域ともに）ｐ型ウェル領域ＤＰＷ１の上下方向の厚みの半分以下であることがより好ましい。
【００７８】
図１８を参照して、通常の写真製版技術およびイオン注入技術を用いて主表面Ｓ１上にｎ型不純物イオンが注入されることにより、Ｌ画素領域のｐ型ウェル領域ＤＰＷ１内の主表面Ｓ１にｎ型領域ＤＮが形成される。
【００７９】
Ｌ画素領域におけるｎ型領域ＤＮは、Ｍ画素領域およびＮ画素領域におけるｎ型領域ＤＮよりも薄く形成されることが好ましい。すなわちＬ画素領域におけるｎ型領域ＤＮは、Ｍ画素領域およびＮ画素領域におけるｎ型領域ＤＮよりも図の上下方向に関する厚みが薄いことが好ましい。さらに言い換えれば、Ｌ画素領域におけるｎ型領域ＤＮとＭ，Ｎ画素領域におけるｎ型領域ＤＮとがいずれも主表面Ｓ１に形成される場合、Ｌ画素領域におけるｎ型領域ＤＮの主表面Ｓ１から最も離れた最下部は、Ｍ，Ｎ画素領域におけるｎ型領域ＤＮの主表面Ｓ１から最も離れた最下部よりも主表面Ｓ１に近く（浅く）形成されることが好ましい。
【００８０】
図１９を参照して、通常の写真製版技術およびイオン注入技術を用いてｐ型不純物イオンが注入されることにより、Ｍ画素領域とＮ画素領域とになるべき領域のそれぞれのｎ型領域ＤＮ内の主表面Ｓ１にｐ型領域ＤＰＲが形成される。なお図１７の工程においてはｎ型不純物イオンが、主表面Ｓ１に垂直な方向に対してやや左上から右下に降りる方向に傾くように注入されることが好ましいが、図１９の工程においては逆に、ｐ型不純物イオンが、主表面Ｓ１に垂直な方向に対してやや右上から左下に降りる方向に傾くように注入されることが好ましい。またｐ型領域ＤＰＲの図の左右方向の幅は、ｎ型領域ＤＮの図の左右方向の幅よりもやや狭くなるように形成されてもよい。
【００８１】
ｐ型領域ＤＰＲは主表面Ｓ１からもっとも離れた最下部がｎ型領域ＤＮの最下部よりも浅く形成されるため、ｐ型領域ＤＰＲの最下部はｎ型領域ＤＮ内に形成されることが好ましい。
【００８２】
図２０を参照して、通常の写真製版技術およびイオン注入技術を用いてｐ型不純物イオンが注入されることにより、Ｌ画素領域になるべき領域のｎ型領域ＤＮ内の主表面Ｓ１にｐ型領域ＤＰＲが形成される。
【００８３】
ここでＬ画素領域におけるｐ型領域ＤＰＲは、Ｍ画素領域およびＮ画素領域におけるｐ型領域ＤＰＲよりも図の上下方向に関して厚く形成されることが好ましい。言い換えればＬ，Ｍ，Ｎ画素領域のｐ型領域ＤＰＲがすべて主表面Ｓ１に形成される場合、Ｌ画素領域のｐ型領域ＤＰＲの主表面Ｓ１から最も離れた最下部は、Ｍ，Ｎ画素領域におけるｐ型領域ＤＰＲの主表面Ｓ１から最も離れた最下部よりも主表面Ｓ１から深い領域に形成されることが好ましい。
【００８４】
なお図２０の工程においても、図１９の工程と同様に、ｐ型不純物イオンが、主表面Ｓ１に垂直な方向に対してやや右上から左下に降りる方向に傾くように注入されることが好ましい。
【００８５】
図２１を参照して、ｐ型ウェル領域ＤＰＷ１、ｎ型ウェル領域ＮＷ内の半導体基板ＳＵＢの主表面Ｓ１に、通常の写真製版技術およびイオン注入技術を用いてＬＤＤとなる低濃度ｎ型不純物領域ＮＮＲが形成される。
【００８６】
図２２を参照して、半導体基板ＳＵＢの表面全面に、たとえばシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとが順に積層して堆積される。その後、通常の写真製版技術およびエッチング技術により、少なくともフォトダイオード上を覆うようにシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとがパターニングされ、シリコン酸化膜ＯＦと、反射防止膜としてのシリコン窒化膜ＮＦとが形成される。
【００８７】
なお、図のように酸化膜ハードマスクＯＨＭの一部がエッチング除去されてもよい。
図２３を参照して、ＰＭＩＳ領域のｐ型ウェル領域ＰＷ内の主表面Ｓ１に、通常の写真製版技術およびイオン注入技術を用いて、ＰＭＩＳ領域のｐ型ＭＩＳトランジスタのソース／ドレイン領域としてのｐ型不純物領域ＰＲが形成される。
【００８８】
図２４を参照して、ｐ型ウェル領域ＤＰＷ１、ｎ型ウェル領域ＮＷ内の主表面Ｓ１の所定の領域に、通常の写真製版技術およびイオン注入技術を用いてｎ型不純物領域ＮＲが形成される。
【００８９】
図２５を参照して、たとえばＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成され、層間絶縁膜ＩＩ１の上面がＣＭＰにより研磨される。通常の写真製版技術およびエッチング技術により、ｎ型領域ＮＲやゲート電極ＧＥに達するようにコンタクトホールが形成され、その内部にたとえば通常のスパッタリング法によりバリアメタル層ＢＲＬおよび導電層ＴＵＮが充填されることによりコンタクト層Ｃ１が形成される。
【００９０】
通常のスパッタリング法およびＣＶＤ法により積層するように形成された薄膜が、通常の写真製版技術およびエッチング技術により、バリアメタル層ＢＲＬとアルミニウム層ＡＬとバリアメタル層ＢＲＬとシリコン窒化膜ＮＦとがこの順に積層された構成の金属配線ＭＬ１として形成される。
【００９１】
金属配線ＭＬ１の上面を覆うように層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２が形成され、以下、上記と同様の処理を行なうことにより、コンタクト層Ｃ２および金属配線ＭＬ２が形成される。金属配線ＭＬ２の上面を覆うように層間絶縁膜ＩＩ２上に層間絶縁膜ＩＩ３が形成され、以下、上記と同様の処理を行なうことにより、コンタクト層Ｃ３および金属配線ＭＬ３が形成される。
【００９２】
以下、上記と同様に、層間絶縁膜ＩＩ４が形成され、最後にフォトダイオードの真上に集光レンズＬＮＳを設置することにより、図４に示すイメージセンサが形成される。
【００９３】
次に図２６〜図２７を用いて、上記の各画素領域の光検出特性について説明しながら、本実施の形態の作用効果について説明する。
【００９４】
図２６を参照して、このグラフの横軸は、当該半導体装置としてのイメージセンサに入射する光の波長を表し、縦軸は上記波長の光を受光することによりＬ画素、Ｍ画素、Ｎ画素のそれぞれが光電変換により発生させ、各画素に収集される電荷の数を相対値として表している。なおこれらのＬ画素、Ｍ画素、Ｎ画素としては、図３に示す任意の２行×２列の合計４つの画素領域により形成される１つの画素領域内に含まれる、互いに近接した画素同士が選ばれている。
【００９５】
Ｌ画素、Ｍ画素、Ｎ画素ともに、波長が４００ｎｍ以上７００ｎｍ以下の範囲の可視光を幅広く受光し光電変換を発生させる。しかし画素ごとに、特に光電変換を発生させやすい光の波長範囲が異なっている。
【００９６】
具体的には、Ｌ画素は、波長が４５０ｎｍ以上５００ｎｍ以下程度の比較的低波長の可視光（たとえば青色の可視光）を受光することによる光電変換を盛んに行ない、それにより発生する電荷の収集量が多くなっている。Ｍ画素は上記青色の可視光に加え、波長が５００ｎｍ以上５５０ｎｍ以下程度の中波長の可視光（たとえば緑色の可視光）を受光することによる光電変換を盛んに行ない、それにより発生する電荷の収集量が多くなっている。Ｎ画素は上記緑色の可視光に加え、波長が５５０ｎｍ以上の比較的長波長の可視光（たとえば赤色の可視光）を受光することによる光電変換を盛んに行ない、それにより発生する電荷の収集量が多くなっている。
【００９７】
図２７を参照して、このグラフの横軸が示す数値は図２６のグラフと同様であるが、縦軸は図２６と同様のＬ画素による電荷数そのものに加え、Ｎ画素による電荷数からＭ画素による電荷数を減じた値、およびＭ画素による電荷数からＬ画素による電荷数を減じた値、の演算結果を示している。
【００９８】
Ｌ画素はほぼ専ら低波長の青い光による光電変換を行なうため、当該単位画素における青い光の受光量は、Ｌ画素が受けた低波長の光の光電変換による第１の収集電荷数を基に得られる信号の値そのものとして近似的に検出される。
【００９９】
Ｍ画素は低波長の青い光と中波長の緑色の光による光電変換を行なうため、Ｍ画素の光電変換による第２の収集電荷数を基に得られる信号の値から、これに隣接するＬ画素の第１の収集電荷数を基に得られる上記の信号の値を減じることにより、当該単位画素が受けた中波長の光の受光量を検出することができる。Ｍ画素とこれと同一単位画素内にて隣接するＬ画素とは、受光する低波長の光はほぼ等しいと考えられるため、上記の演算方法により、Ｍ画素が受けた中波長のたとえば緑色の光の受光量を近似的に検出することができる。
【０１００】
Ｎ画素は中波長の緑色の光と長波長の赤い光とによる光電変換を行なうため、Ｎ画素の光電変換による第３の収集電荷数を基に得られる信号の値から、これに隣接するＭ画素の第２の収集電荷数を基に得られる上記の信号の値を減じることにより、当該単位画素が受けた長波長のたとえば赤い光の受光量を検出することができる。なおＬ画素における赤い光による光電変換量は無視できる程度に小さいため、これを無視して第２および第３の収集電荷数のみにより上記のように近似的に計算することができる。
【０１０１】
以上の演算を行なうことにより、カラーフィルタによる色ごとの分光が行なわれない本実施の形態のイメージセンサにおいて、入射された光量を色ごとに分析することが可能となる。本実施の形態においてはカラーフィルタを用いる必要がなくなるため、たとえばカラーフィルタを用いることにより生じ得る光の強度の低下や高温環境下における変質などの不具合を排除することができる。
【０１０２】
図２６に示すように画素ごとに光電変換を起こしやすい光の波長が異なるのは、それぞれの画素の構成の差異による。Ｌ画素領域のｐ型ウェル領域ＤＰＷ１は、Ｍ画素領域およびＮ画素領域のｐ型ウェル領域ＤＰＷ１よりも浅く形成されている。このためＬ画素のフォトダイオード（特にｎ型領域ＤＮ）は主に厚み方向において比較的浅い領域において起こった光電変換による電荷を収集する。
【０１０３】
低波長の光は長波長の光に比べて半導体基板ＳＵＢ内を進行することができる距離が短いため、光電変換は、ｐｎ接合による空乏層の広がり得る範囲内の、比較的主表面Ｓ１からの深さが浅い領域において発生する。したがって主表面Ｓ１から比較的浅い領域に形成されたｐ型ウェル領域ＤＰＷ１とｎ型領域ＤＮとのｐｎ接合により発生する電荷は、低波長の光によるものである確率が高くなる。
【０１０４】
またｐ型ウェル領域ＤＰＷ１の主表面Ｓ２側にはｐ型ウェル領域ＤＰＷ１に接するように埋め込みｐ型ウェル領域ＤＰＷ２が形成されている。埋め込みｐ型ウェル領域ＤＰＷ２はｐ型ウェル領域ＤＰＷ１およびｐ-領域ＳＢよりもｐ型不純物濃度が高いため、埋め込みｐ型ウェル領域ＤＰＷ２は光電変換された電荷にとって障壁となる。このためＬ画素領域において仮に埋め込みｐ型ウェル領域ＤＰＷ２よりも深い（主表面Ｓ２側の）領域にて光電変換により電荷が発生した場合、この電荷は主表面Ｓ１側に移動しようとしても、埋め込みｐ型ウェル領域ＤＰＷ２においてその移動を阻まれ、電荷を収集するたとえばｎ型領域ＤＮに到達しにくくなる。
【０１０５】
このためＬ画素は低波長の光による電荷を主に収集し、半導体基板ＳＵＢ内を深く進行しやすい長波長の光による電荷を収集しにくくなる。
【０１０６】
次に、Ｍ画素領域にも埋め込みｐ型ウェル領域ＤＰＷ２が形成されるため、Ｍ画素はＬ画素と同様にｐ-領域ＳＢの深い領域において発生する電荷の収集を抑制することにより、長波長の光による電荷の収集が抑制される。ただしＭ画素のｐ型ウェル領域ＤＰＷ１はその最下部がＬ画素のｐ型ウェル領域ＤＰＷ１よりも深く形成され、その結果、これに接する埋め込みｐ型ウェル領域ＤＰＷ２はＬ画素の埋め込みｐ型ウェル領域ＤＰＷ２よりも深く形成される。このためＭ画素はＬ画素に比べて、深い領域に進んだ（中波長の緑色の）光による電荷を収集しやすくなる。
【０１０７】
Ｎ画素はＭ画素よりもさらに長波長の赤い光からの光電変換による電荷を収集するため、半導体基板ＳＵＢ内のより深い領域において発生する電荷の収集が妨げられることがない構成となっている。具体的にはＮ画素領域には埋め込みｐ型ウェル領域ＤＰＷ２が設けられていない。これによりＮ画素は、ｐ型ウェル領域ＤＰＷ１の主表面Ｓ２側のｐ-領域ＳＢ内に進んだ長波長の光による電荷の収集が可能となる。
【０１０８】
次に、本実施の形態においては、Ｌ画素領域、Ｍ画素領域およびＮ画素領域のうちの任意の２つの（たとえばアレイ状を構成する行方向および列方向に関して）互いに隣り合う画素領域の間における主表面Ｓ１に側部ｐ型ウェル領域ＤＰＷ３が形成されている。側部ｐ型ウェル領域ＤＰＷ３は、周囲のｐ型領域よりもｐ型不純物濃度が高く、埋め込みｐ型ウェル領域ＤＰＷ２と同様に、電荷の進行を妨げる障壁として機能する。このため側部ｐ型ウェル領域ＤＰＷ３が、隣接する２つ以上の画素間の電荷の進入を抑制することができる。
【０１０９】
たとえばＬ画素領域においてＬ画素により生じた電荷が隣接するＭ画素領域に進入すれば、Ｌ画素は本来収集すべき電荷を収集できず、Ｍ画素は本来収集すべきでない電荷を収集することになる。その結果、当該電荷による信号の値に誤差が生じ、検出される受光量に誤差が生じ、画質が低下する可能性がある。
【０１１０】
たとえばフォトダイオード（ｎ型領域ＤＮ）により収集される電荷として電子が用いられる場合には、本実施の形態のように半導体基板ＳＵＢがｐ-領域ＳＢ（ｐ型不純物）を含むことにより、ｐ-領域ＳＢにて発生した電荷（電子）が隣の画素領域の方へ移動しやすくなる。しかしたとえば半導体基板ＳＵＢがｎ型不純物を含む場合には、当該基板内にて発生した電荷（電子）は基板内に留まり、ｎ型領域ＤＮに収集されにくくなるため、光電変換による電荷量を検出することが困難になる。
【０１１１】
そこで本実施の形態のように半導体基板ＳＵＢをｐ型（ｐ-領域ＳＢを含む）とし、隣接する２つの画素領域の間の領域に側部ｐ型ウェル領域ＤＰＷ３を設けることにより、隣接画素への電荷の進入を抑制し、本来収集すべき画素により確実に電荷を収集させることが可能となる。
【０１１２】
次に、本実施の形態においては上記のように、中波長（緑色）の光はＭ画素の第２の収集電荷数の信号値からＬ画素の第１の収集電荷数の信号値を減じることにより検出される。このため仮にＬ画素の検出感度が過剰に高ければ、第１の収集電荷数の信号値が大きくなり、中波長の光の検出量が小さくなる可能性がある。Ｌ画素は特に主表面Ｓ１に近い浅い領域において発生する電荷を収集するため、収集感度を高めるためにはｐ型領域ＤＰＲを薄くすることが好ましい。
【０１１３】
したがって、Ｌ画素の検出感度がＭ画素の検出感度以上に高くなることを抑制する観点から、本実施の形態においてはＬ画素領域のｐ型領域ＤＰＲをＭ，Ｎ画素領域のｐ型領域ＤＰＲよりも厚く形成している。同様に、Ｌ画素領域のｎ型領域ＤＮをＭ，Ｎ画素領域のｎ型領域ＤＮよりも薄く形成することにより、Ｌ画素の検出感度がＭ画素の検出感度以上に高くなることを抑制することができる。
【０１１４】
（実施の形態２）
図２８を参照して、本実施の形態においては、実施の形態１のＳＴＩ法により形成された素子分離絶縁膜ＳＩの代わりにＬＯＣＯＳ（LOCal Oxidation of Silicon）法により形成された、たとえばシリコン酸化膜からなる素子分離絶縁膜ＬＩが用いられている。
【０１１５】
この点において実施の形態２は実施の形態１と異なるが、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、図２８において図４と同一の要素については同一の符号を付し、その説明は繰り返さない。本実施の形態においても実施の形態１と基本的に同様の作用効果を得ることができる。
【０１１６】
図２９を参照して、本実施の形態の製造方法においては、たとえば図５の工程において半導体基板ＳＵＢの主表面Ｓ１のほぼ全面に形成されるシリコン酸化膜ＯＸの代わりにシリコン酸窒化膜ＮＯＦがＣＶＤ法などにより形成され、かつトレンチＴＣＨ１の代わりにトレンチＴＣＨ１よりも図の上下方向に関する深さが浅い凹部ＬＣＨ１が形成されている。この点において図２９の工程は図５の工程と異なっているが、その他においては基本的に図５の工程と同様であるため、図５と共通する点については詳細を省略する。
【０１１７】
図３０を参照して、凹部ＬＣＨ１の底側壁部（内壁の底部および側部）に対して、たとえば熱酸化処理法によりシリコン酸化膜からなるフィールド酸化膜ＦＯ１が形成される。具体的には、熱酸化処理法により凹部ＬＣＨ１の底側壁部のシリコンが酸化されることにより、凹部ＬＣＨ１内がシリコン酸化膜からなるフィールド酸化膜ＦＯ１により充填される。なお図示されないが、このときシリコン窒化膜ＮＦの上面上にフォトレジストが塗布されてもよい。
【０１１８】
図３１を参照して、その後、シリコン窒化膜ＮＦおよびシリコン酸窒化膜ＮＯＦがエッチング除去されることにより、フィールド酸化膜ＦＯ１の最上面は半導体基板ＳＵＢの主表面Ｓ１に対して上側および下側に膨らむように形成される。このような熱酸化処理法による局所的な酸化膜の形成技術をＬＯＣＯＳ法と呼び、これにより素子分離絶縁膜ＬＩが形成される。このため素子分離絶縁膜ＳＩは、上下方向に関する中央部（主表面Ｓ１とほぼ同じ上下方向の高さに配置される部分）について、図の左右方向の幅が他の領域（上側および下側の領域）における図の左右方向の幅よりも広い断面形状を有することが好ましい。
【０１１９】
これ以降については実施の形態１の図８〜図２５の工程と同様である。
（実施の形態３）
図３２を参照して、本実施の形態においては、実施の形態１のＳＴＩ法により形成された素子分離絶縁膜ＳＩの代わりにＤＴＩ（Deep Trench Isolation）膜と呼ばれる、素子分離絶縁膜ＳＩよりも主表面Ｓ２側に深く延在する、たとえばシリコン酸化膜からなる素子分離絶縁膜ＤＩが形成されている。
【０１２０】
素子分離絶縁膜ＤＩは、素子分離絶縁膜ＳＩと同様に、１つの画素領域とこれに隣接する他の画素領域との境界部に形成されていることが好ましく、たとえば側部ｐ型ウェル領域ＤＰＷ３と平面視において重なる領域の少なくとも一部における主表面Ｓ１に形成されていてもよい。素子分離絶縁膜ＤＩは、（これに隣り合う）画素領域のｐ型ウェル領域ＤＰＷ１の、主表面Ｓ１から最も離れた最下部より主表面Ｓ２側にまで深く延びるように形成されていることが好ましい。また素子分離絶縁膜ＤＩは、主表面Ｓ１に最も近い領域に比べて、それよりも下側（主表面Ｓ２側）の領域において図の左右方向に関する幅が狭くなる断面形状を有することが好ましい。
【０１２１】
図３３を参照して、本実施の形態においては、まず実施の形態１において素子分離絶縁膜ＳＩを形成するために形成されたトレンチＴＣＨ１と同様の深さを有するトレンチＴＣＨ１が形成され、その上に（半導体基板ＳＵＢの主表面上に）ゲート電極ＧＥ、シリコン酸化膜ＯＦ、シリコン窒化膜ＮＦなどが形成される。
【０１２２】
図３４を参照して、通常の写真製版技術およびエッチング技術により、トレンチＴＣＨ１に対してさらに主表面Ｓ２側に深く延びるトレンチＴＣＨ２が形成される。このトレンチＴＣＨ２は、（これに隣り合う）画素領域のｐ型ウェル領域ＤＰＷ１の、主表面Ｓ１から最も離れた最下部より主表面Ｓ２側（深い領域）にまで深く延びるように形成されていることが好ましい。
【０１２３】
本実施の形態のように素子分離絶縁膜ＳＩ，ＬＩより主表面Ｓ２側に深く延びる素子分離絶縁膜ＤＩを用いれば、素子分離絶縁膜ＤＩがある画素領域からそれに隣接する画素領域に電荷が移動することを抑制する効果がいっそう高められる。したがって本来収集すべき画素により確実に電荷を収集させ、画質を向上させることが可能となる。
【０１２４】
なお上記の素子分離絶縁膜ＤＩにたとえばｐ型不純物を含有させたものが用いられてもよい。
【０１２５】
（実施の形態４）
上記の各実施の形態の半導体装置は、上記のＬ，Ｍ，Ｎ画素領域を含み光電変換を行ない収集された電荷を出力する画素部と、画素部から出力された電荷の信号の値を演算することによりＬ，Ｍ，Ｎ画素領域からの信号の値を出力する演算部とを有している。
【０１２６】
演算部は、図２６〜図２７のグラフに示すように、Ｌ画素領域から得た信号の値を青色などの低波長の光による信号として検出し、Ｍ画素領域から得た信号の値からＬ画素信号から得た信号の値を減じた差分を緑色などの中波長の光による信号として検出し、Ｎ画素領域から得た信号の値からＭ画素信号から得た信号の値を減じた差分を緑色などの中波長の光による信号として検出する。
【０１２７】
具体的には、図３５を参照して、画素部ＰＤＲの各画素領域からの画像の情報Ｓ１，Ｓ２，Ｓ３，Ｓ４が演算部ＣＣＵに伝えられる。ここでＳ１はＬ画素からの電荷の信号、Ｓ２はＭ画素からの電荷の信号、Ｓ３はＮ画素からの電荷の信号、そしてＳ４は各画素からの電荷の信号に比重をかけたＩＲ信号などである。
【０１２８】
信号Ｓ１〜Ｓ４が演算部ＣＣＵに入力されることにより演算部ＣＣＵにおいて演算（減算）処理され、その結果が演算部ＣＣＵから各色の信号の値Ｒ，Ｇ，Ｂとして出力される。
【０１２９】
ここで演算部ＣＣＵは、たとえば図３５に示すように画素部ＰＤＲが形成される半導体チップのチップ領域ＩＭＣ（の半導体基板ＳＵＢ（図４参照））内に形成されてもよい。この場合、たとえばチップ領域ＩＭＣの周辺回路部ＰＣＲに演算部ＣＣＵが配置されている。あるいは演算部ＣＣＵは、たとえば図３６に示すように。画素部ＰＤＲが形成される半導体チップのチップ領域ＩＭＣ１（の半導体基板ＳＵＢ（図４参照））とは別の半導体基板としてのチップ領域ＩＭＣ２に形成されてもよい。この場合、チップ領域ＩＭＣ１から出力される画像の情報Ｓ１，Ｓ２，Ｓ３，Ｓ４がチップ領域ＩＭＣ２に入力され、チップ領域ＩＭＣ２における演算処理の後にその結果が演算部ＣＣＵから各色の信号の値Ｒ，Ｇ，Ｂとして出力される。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３１】
ＡＬ  アルミニウム層、ＡＲＦ  反射防止膜、ＢＲＬ  バリアメタル層、Ｃ１，Ｃ２，Ｃ３  コンタクト層、ＣＣＵ  演算部、ＤＬＲ  ダイシングライン領域、ＤＮ  ｎ型領域、ＤＰＲ  ｐ型領域、ＤＰＷ１，ＰＷ  ｐ型ウェル領域、ＤＰＷ２  埋め込みｐ型ウェル領域、ＤＰＷ３  側部ｐ型ウェル領域、ＦＯ１  フィールド酸化膜、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４  層間絶縁膜、ＩＭＣ，ＩＭＣ１，ＩＭＣ２  チップ領域、ＬＣＨ１  凹部、ＬＮＳ  集光レンズ、ＭＬ１，ＭＬ２，ＭＬ３  金属配線、ＮＦ  シリコン窒化膜、ＮＮＲ  低濃度ｎ型不純物領域、ＮＯＦ  シリコン酸窒化膜、ＮＲ  ｎ型不純物領域、ＮＷ  ｎ型ウェル領域、ＯＦ，ＯＸ  シリコン酸化膜、ＯＨＭ  酸化膜ハードマスク、ＯＸ  シリコン酸化膜、ＰＣＲ  周辺回路部、ＰＤＲ  画素部、ＰＧＲ  ｐ型ガードリング領域、ＰＨＲ  フォトレジスト、ＰＲ  ｐ型不純物領域、ＰＳ  多結晶シリコン膜、ＳＢ  ｐ-領域、ＳＣＷ  半導体ウェハ、ＳＩ，ＬＩ，ＤＩ  素子分離絶縁膜、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁層、ＴＣＨ１，ＴＣＨ２  トレンチ、ＴＩＦ  トレンチ絶縁膜、ＴＵＮ  導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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