(57)【要約】【課題】積層型の構造を高精度に製造する。【解決手段】固体撮像素子は、フォトダイオードが形成される半導体基板と、半導体基板のフォトダイオードに対して積層される転送トランジスタが形成され、半導体基板に対して結晶軸の揃った結晶層を成長させることで形成されるエピタキシャル層とを備える。そして、エピタキシャル層を形成する工程の前後における相対的な調整を行うための重ね合わせ測定に用いる重ね合わせ測定マークの端部に形成される凹角部が、重ね合わせ測定マークを検出するための検出領域から所定距離で離間するように形成される。本技術は、例えば、積層型の構造をした様々な半導体デバイスに適用できる。【選択図】図２
2015070160.tif 000002
【特許請求の範囲】
【請求項１】
所定の第１の素子が形成される半導体層と、
前記半導体層の前記第１の素子に対して積層される第２の素子が形成され、前記半導体層に対して結晶軸の揃った結晶層を成長させることで形成される前記成長層と
を備え、
前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される
半導体デバイス。
【請求項２】
前記測定マークの端部に形成される凹角部を、前記検出領域から離間する所定距離は、前記成長層の成長に伴う前記測定マークの変形の予測に従って設定される
請求項１に記載の半導体デバイス。
【請求項３】
前記測定マークは、複数の前記凹角部のうちの一部の前記凹角部の開放側が前記検出領域の反対側を向くように形成される
請求項１に記載の半導体デバイス。
【請求項４】
前記測定マークは、４本の棒形状のマークが、互いに対向するもの同士で略直交するように配置されて構成され、それぞれの前記マークは、両端部の近傍付近で、略直交する他の前記マークと互いに交差するように配置される
請求項１に記載の半導体デバイス。
【請求項５】
前記マークの交差部分を前記測定マーク外側に広げた隅部分が形成される
請求項４に記載の半導体デバイス。
【請求項６】
前記測定マークは、４本の棒形状のマークが、互いに対向するもの同士で略直交するように配置されて構成され、それぞれの前記マークの両端に、長さ方向および幅方向に前記マークの端部を拡大する拡大部が形成される
請求項１に記載の半導体デバイス。
【請求項７】
それぞれの前記マークは、両端部の近傍付近で、略直交する他の前記マークと互いに交差するように配置される
請求項６に記載の半導体デバイス。
【請求項８】
前記測定マークは、略正方形の形状の四辺と、四隅を外側に広げるように設けられた拡張部とにより形成される
請求項１に記載の半導体デバイス。
【請求項９】
前記測定マークは、複数本の棒形状のマークが所定の間隔を設けて略平行に配置されて構成される
請求項１に記載の半導体デバイス。
【請求項１０】
前記測定マークは、それぞれの前記マークの両端に、長さ方向および幅方向に前記マークの端部を拡大する拡大部が形成される
請求項９に記載の半導体デバイス。
【請求項１１】
半導体層に所定の第１の素子を形成し、
前記半導体層に対して結晶軸の揃った結晶層を成長させることで成長層を形成し、
前記成長層に、前記半導体層の前記第１の素子に対して積層される第２の素子を形成する
ステップを含み、
前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される
半導体デバイスの製造方法。
【請求項１２】
所定の第１の素子が形成される半導体層と、
前記半導体層の前記第１の素子に対して積層される第２の素子が形成され、前記半導体層に対して結晶軸の揃った結晶層を成長させることで形成される前記成長層と
を有し、
前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される
半導体デバイスを備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体デバイスおよび製造方法、並びに電子機器に関し、特に、積層型の構造を高精度に製造することができる半導体デバイスおよび製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
近年、ムーアの法則による微細化に限界が見えつつあり、半導体デバイスの製造が高コストになっている。このため、半導体デバイスの基板となるシリコン内において素子を積層して活用することにより、単位体積あたりの素子数や機能などを増加することが非常に有効な技術とされている。
【０００３】
例えば、特許文献１には、シリコン表面に構造体を形成した後に、基板上に結晶軸の揃った結晶層を成長させるエピタキシャル成長によってシリコンを積み増しし、その後、撮像素子を形成することで、積層方向における機能を向上させた撮像素子が開示されている。また、特許文献１では、シリコン以外の材料を用いた構造物でマークを形成することが提案されている。しかしながら、シリコン以外の材料を用いると、その材料とシリコンとの格子不整合によってエピタキシャル成長中に欠陥が発生するため、シリコンをエッチングすることにより形成される段差をマークとして使用することが望ましい。
【０００４】
また、特許文献２には、シリコン表面にイオン注入によりＰ型ウェル領域を形成した後に、エピタキシャル成長によってシリコンを積み増しし、再び、Ｐ型ウェル領域を形成することにより形成される複数の半導体層からなる固体撮像素子が開示されている。
【０００５】
ところで、オートドープの抑制や、イオン注入により形成される層の拡散低減などに対して有効な低温のエピタキシャル条件では、マークに発生する歪が拡大する傾向がある。このため、特許文献２では、特性は良い一方でマークが歪むエピタキシャル条件と、マーク歪みの影響が小さい一方で特性を犠牲にするエピタキシャル条件との２種類の条件で２層のシリコンを積み増しすることが提案されている。しかしながら、このような２層でエピタキシャル成長させる技術は、マークの歪みと特性および品質とを折半する技術であり、本来であれば、特性および品質に優れるエピタキシャル条件でマークを精度良く検出できるようにすることが望ましい。
【０００６】
また、特許文献３には、シリコン内を積層型の画素構造で構築する固体撮像素子が開示されている。さらに、他にも、バイポーラデバイスやパワーデバイスなどにおいて、エピタキシャル成長を用いて形成される積層型の半導体デバイスが製造されている。
【０００７】
さらに、特許文献４には、エピタキシャル成長を行う工程の後に、歪んだ形状（断面）を、水酸化カリウム（KOH）溶液に浸してシリコン結晶面をエッチングすることでマークのコントラストを向上させる技術が開示されている。しかしながら、エピタキシャル成長後のマークに更に加工を加えると、その加工自体がマーク形状をばらつかせる原因となるため、できるだけマークに対する加工工程は増加させないことが望ましい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３００６１４号公報
【特許文献２】特開２００２−３４３９５６号公報
【特許文献３】特開２０１２−２３８６４８号公報
【特許文献４】特開２００８−１３０９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したような積層型の半導体デバイスを製造する製造方法には、エピタキシャル成長を行う工程が含まれており、エピタキシャル成長を行う工程の前と、エピタキシャル成長を行う工程の後とにおいて、重ね合わせを確実に行うことが重要である。この重ね合わせを行うためには、エピタキシャル成長を行う工程の前に形成したアライメントマークおよび重ね合わせ測定マークを、エピタキシャル成長を行う工程の後に、それぞれ検出する必要がある。
【００１０】
しかしながら、エピタキシャル成長を行う工程において、それらのマークに歪が発生することにより、マークを高精度に検出することは困難であった。このため、上述の特許文献１または特許文献３のような撮像素子やMOS（Metal Oxide Semiconductor）型デバイスなどにおいて、一般的に要求される数十ｎｍ以下の重ね合わせ精度を達成することは非常に困難であった。
【００１１】
また、特許文献１乃至４のいずれにおいても、通常マークの検出は光学顕微鏡や撮像素子などを用いてマークの平面形状に対して行われるものであるにも関わらず、平面形状を直接改善することは行われていない。特に昨今、ウェハ内の収率を向上させるためにマークが配置されるスクライブラインが100μｍ以下と小さくなってきており、その中に配置されるマークはより小さくなってきている。そして、小さいマークほどマーク歪みの影響は大きくなるため、マークの平面形状そのものを改善する技術が必要とされている。
【００１２】
本開示は、このような状況に鑑みてなされたものであり、積層型の構造を高精度に製造することができるようにするものである。
【課題を解決するための手段】
【００１３】
本開示の一側面の半導体デバイスは、所定の第１の素子が形成される半導体層と、前記半導体層の前記第１の素子に対して積層される第２の素子が形成され、前記半導体層に対して結晶軸の揃った結晶層を成長させることで形成される前記成長層とを備え、前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される。
【００１４】
本開示の一側面の製造方法は、半導体層に所定の第１の素子を形成し、前記半導体層に対して結晶軸の揃った結晶層を成長させることで成長層を形成し、前記成長層に、前記半導体層の前記第１の素子に対して積層される第２の素子を形成するステップを含み、前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される。
【００１５】
本開示の一側面の電子機器は、所定の第１の素子が形成される半導体層と、前記半導体層の前記第１の素子に対して積層される第２の素子が形成され、前記半導体層に対して結晶軸の揃った結晶層を成長させることで形成される前記成長層とを有し、前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される半導体デバイスを備える。
【００１６】
本開示の一側面においては、成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、測定マークを検出するための検出領域から所定距離で離間するように形成される。
【発明の効果】
【００１７】
本開示の一側面によれば、積層型の構造を高精度に製造することができる。
【図面の簡単な説明】
【００１８】
【図１】従来の重ね合わせ測定マークについて説明する図である。
【図２】本技術を適用した重ね合わせ測定マークの第１の実施の形態の構成例を示す図である。
【図３】重ね合わせ測定マークの第２の実施の形態の構成例を示す図である。
【図４】重ね合わせ測定マークの第３の実施の形態の構成例を示す図である。
【図５】重ね合わせ測定マークの第４の実施の形態の構成例を示す図である。
【図６】重ね合わせ測定マークの第５の実施の形態の構成例を示す図である。
【図７】本技術を適用したアライメントマークの第１の実施の形態の構成例を示す図である。
【図８】アライメントマークの第２の実施の形態の構成例を示す図である。
【図９】アライメントマークの第３の実施の形態の構成例を示す図である。
【図１０】固体撮像素子の構成例を示す概略的な断面図である。
【図１１】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００２０】
まず、図１を参照して、従来の重ね合わせ測定マークについて説明する。
【００２１】
図１Ａには、平面的に見た重ね合わせ測定マーク１１が示されており、図１Ｂには、図１Ａに示すＸ−Ｘ断面から見た重ね合わせ測定マーク１１が示されている。
【００２２】
図１に示すように、重ね合わせ測定マーク１１は、シリコン基板の表面を掘り込むことにより形成される。
【００２３】
重ね合わせ測定マーク１１は、エピタキシャル成長を行う工程の前にシリコン基板表面に形成される主尺マーク１２と、エピタキシャル成長を行う工程の後にシリコン基板表面に形成される副尺マーク１３とが組み合わされて、重ね合わせ測定に用いられる。また、主尺マーク１２は、エピタキシャル成長を行う工程においてシリコン基板にシリコンが積み増されることによって、その断面形状が変形する。
【００２４】
即ち、図１Ｂに示すように、エピタキシャル成長を行う工程の前に、主尺マーク１２は、例えば、幅Ｍの略垂直の側面および底面を有し、略直角の凹角部を有する形状に形成される。そして、エピタキシャル成長により膜厚Ｔのシリコンが積み増されることによって、断面形状が滑らかに変形し、エピタキシャル成長を行った後の主尺マーク１４が形成される。
【００２５】
つまり、エピタキシャル成長を行う工程の前の主尺マーク１２の側面および底面で形成される凹角部においてシリコンの成長が早いことより、図１Ｂの破線の矢印で示すようにシリコンが成長し、凹角部が消滅するように断面形状がなだらかな形状に変形する。なお、以下、適宜、エピタキシャル成長を行う工程の前の主尺マーク１２を工程前主尺マーク１２と称し、エピタキシャル成長を行った後の主尺マーク１４を工程後主尺マーク１４と称する。
【００２６】
また、図１Ａに示すように、重ね合わせ測定マーク１１として、棒形状（平面的に見て細長い長方形）の４本の工程前主尺マーク１２−１乃至１２−４が配置される。そして、エピタキシャル成長が行われことにより、工程前主尺マーク１２−１乃至１２−４は、工程後主尺マーク１４−１乃至１４−４にそれぞれ変形する。このとき、例えば、工程前主尺マーク１２−１の長辺方向の側面と短辺方向の側面とで形成される凹角部においてシリコンの成長が早いことより、図１Ａの破線の矢印で示すようにシリコンが成長し、凹角部が消滅するように縮小する。
【００２７】
その後、エピタキシャル成長が行われた後のシリコン基板表面に、工程後主尺マーク１４−１乃至１４−４それぞれに対応するように４本の４本の副尺マーク１３−１乃至１３−４が形成される。なお、工程前主尺マーク１２−１乃至１２−４をそれぞれ区別する必要がない場合、以下、適宜、工程前主尺マーク１２と称する。また、副尺マーク１３−１乃至１３−４、および、工程後主尺マーク１４−１乃至１４−４についても同様に称する。
【００２８】
このように、従来、工程前主尺マーク１２が、エピタキシャル成長に伴って、直線部分が湾曲するような歪んだ形状の工程後主尺マーク１４に変形してしまう。このため、副尺マーク１３と工程後主尺マーク１４との間隔を測定する重ね合わせ測定において、測定精度が低下していた。
【００２９】
ここで、工程前主尺マーク１２の長さ方向にパターンが消失する消失量Ａは、工程前主尺マーク１２の幅Ｍ、および、エピタキシャル成長により形成されるシリコン層の膜厚Ｔに基づいて求められる。例えば、膜厚Ｔがマーク幅Ｍ以下である場合（Ｔ≦Ｍ）には、消失量Ａは、膜厚Ｔの３倍程度（Ａ＝３×Ｔ）、例えば、膜厚Ｔの１倍から４倍の範囲となる。これは、凹角部が、２面のシリコン壁面と底面との３面からの成長レートが影響することによる。また、膜厚Ｔがマーク幅Ｍより大きい場合（Ｔ＞Ｍ）には、消失量Ａは、膜厚Ｔの６倍程度（Ａ＝６×Ｔ）、例えば、膜厚Ｔの３倍から６倍の範囲となる。これは、膜厚Ｔがマーク幅Ｍ以下である場合よりも凹角部どうしが近接し、両方の凹角部の成長レートが影響することによる。
【００３０】
具体的には、エピタキシャル成長による膜厚Ｔが３μｍであり、工程前主尺マーク１２の幅Ｍが２μｍである場合には、工程前主尺マーク１２の長さ方向の消失量Ａは１８μｍとなる。つまり、この場合、工程前主尺マーク１２の長さＬが２０μｍであるとすると、エピタキシャル成長を行った後には、工程前主尺マーク１２はほぼ消失することになり、即ち、測定することができなくなることを表している。
【００３１】
そこで、以下では、より高精度に重ね合わせ測定を行うことができるように、重ね合わせ測定マーク１１の平面形状そのものを改善することを提案する。
【００３２】
図２は、本技術を適用した重ね合わせ測定マークの第１の実施の形態の構成例を示す図である。
【００３３】
図２Ａには、平面的に見た重ね合わせ測定マーク２１が示されており、図２Ｂには、工程前主尺マーク２２が示されている。
【００３４】
重ね合わせ測定マーク２１は、シリコン基板の表面を掘り込むことにより形成され、エピタキシャル成長を行う工程の前後における相対的な位置（重ね合わせ）の調整を行うために測定に用いられる。図２の構成例では、重ね合わせ測定マーク２１は、４本の棒形状の工程前主尺マーク２２−１乃至２２−４が両端の近傍部分で互いに略直交で交差するように配置された構成が採用されている。つまり、工程前主尺マーク２２−１乃至２２−４は、互いに対向するもの同士（工程前主尺マーク２２−１および２２−２と、工程前主尺マーク２２−３および２２−２４と）で略直交するように配置されている。
【００３５】
ここで、工程前主尺マーク２２−１および２２−２の間隔は、図１の工程前主尺マーク１２−１および１２−２の間隔と同一とされ、工程前主尺マーク２２−３および２２−４の間隔は、図１の工程前主尺マーク１２−３および１２−４の間隔と同一とされる。また、重ね合わせ測定マーク２１において、副尺マーク２３−１乃至２３−４は、図１の重ね合わせ測定マーク１１の副尺マーク１３−１乃至１３−４と同様に形成されている。
【００３６】
そして、工程前主尺マーク２２−１乃至２２−４が、エピタキシャル成長に伴って工程後主尺マーク２４−１乃至２４−４のように変形し、重ね合わせ測定において、副尺マーク２３−１乃至２３−４と工程後主尺マーク２４−１乃至２４−４との間隔が測定される。図２において、その測定を行う際に設定されるマーク検出領域２５−１乃至２５−４が一点鎖線の円形で示されており、例えば、マーク検出領域２５−１において、副尺マーク２３−１と工程後主尺マーク２４−１との間隔が測定される。
【００３７】
ここで、重ね合わせ測定マーク２１の工程前主尺マーク２２は、その両端に形成される凹角部が、マーク検出領域２５から所定距離で離間するように形成される。
【００３８】
例えば、図２Ｂに示すように、工程前主尺マーク２２の長さは、従来の工程前主尺マーク１２の長さＬよりも、延長量Ｂで延長するように設定される。これにより、工程前主尺マーク２２の両端に形成される凹角部が、マーク検出領域２５から延長量Ｂに応じて所定間隔だけ離間することになる。つまり、工程前主尺マーク２２−１乃至２２−４それぞれ対向するもの同士の間隔を従来と同一としたまま、それらの長さを延長した結果、工程前主尺マーク２２−１乃至２２−４は、両端の近傍部分で互いに交差することになる。
【００３９】
このように、重ね合わせ測定マーク２１は、工程前主尺マーク２２の両端を延長量Ｂで延長することで、両端に形成される凹角部をマーク検出領域から離間させ、図１を参照して説明したような凹角部による顕著な変形によって端部から消失するような変形が、重ね合わせ測定に影響を与えることを回避することができる。
【００４０】
つまり、エピタキシャル成長を行うことにより工程前主尺マーク２２の消失が顕著となる凹角部が、マーク検出領域２５から所定間隔よりも離れた形状とした工程前主尺マーク２２により、工程前主尺マーク２２の直線部分が湾曲するように変形することを回避することができる。これにより、工程後主尺マーク２４は、マーク検出領域２５において直線部分を維持するため、従来の湾曲した形状を測定することよりも検出精度を向上させることができ、より高精度の測定を行うことができる。
【００４１】
また、純度や、反応温度、成長速度、コストなどの点で量産性に優れるエピタキシャル条件は、シリコン原料ガスに、ジクロロシラン(DCS;SiH2Cl2)やトリクロロシラン(TCS;SiHCl3)などの塩素（Ｃｌ）を含んでおり、かつ、成長速度が速い（0.5〜数μｍ/ｍｉｎ）ことが知られている。塩素はシリコンをエッチングする効果があることより、工程前主尺マーク２２のエッジ（特に、縦横のエッジが近接する凹角部）が削られつつシリコンが堆積することになる。また、工程前主尺マーク２２の凹角部は、シリコン底面、長さ方向のシリコン壁面、および幅方向のシリコン壁面の３面のシリコン成長が近接しているために、実質的なシリコン成長速度が、平坦面よりも速くなる。さらに、成長速度が速いことより、シリコン結晶面方位に依存して速度差が表れやすく、工程前主尺マーク２２の凹角部が消失しつつシリコンが堆積することになる。
【００４２】
従って、従来の工程前主尺マーク１２（図１）よりも延長量Ｂだけ両端を延長し、凹角部をマーク検出領域２５から離した形状の工程前主尺マーク２２を使用することで、エピタキシャル成長により凹角部が消失する影響を受けることが回避することができる。これにより、精度の良い検出を行うことができるため、より高精度に重ね合わせを行うことができる。
【００４３】
さらに、延長量Ｂは、上述したようなエピタキシャル条件でエピタキシャル成長を行ったときに予測される変形に従って設定することができる。つまり、工程前主尺マーク１２のマーク幅Ｍ、およびエピタキシャル成長の膜厚Ｔを用いて最適な値となるように延長量Ｂが設定される。例えば、膜厚Ｔがマーク幅Ｍ以下である場合（Ｔ≦Ｍ）には、延長量Ｂは膜厚Ｔの３倍程度（Ｂ＝３×Ｔ）とし、膜厚Ｔがマーク幅Ｍより大きい場合（Ｔ＞Ｍ）には、延長量Ｂは膜厚Ｔの６倍程度（Ｂ＝６×Ｔ）とすることが好適である。
【００４４】
また、図１の工程前主尺マーク１２のマーク幅Ｍが膜厚Ｔ以下である場合、マーク幅Ｍを大きくする、例えば、マーク幅Ｍを膜厚Ｔ以上（Ｔ≦Ｍ）となるようにすることで、延長量Ｂを低減することができる。
【００４５】
なお、重ね合わせ測定マーク２１において、工程前主尺マーク２２−１乃至２２−４どうしが交差する箇所は、シリコン壁が凸形状に形成され、シリコン壁に囲われないため、パターン消失が発生しない形状となっている。
【００４６】
以上のように、重ね合わせ測定マーク２１は、エピタキシャル成長における変形を予め予測した形状となる工程前主尺マーク２２を用いることで、エピタキシャル成長を行った後の工程後主尺マーク２４の形状を改善することができる。これにより、エピタキシャル成長を行う工程の前後における重ね合わせ精度を向上させることができる。
【００４７】
次に、図３は、重ね合わせ測定マークの第２の実施の形態の構成例を示す図である。
【００４８】
図３に示すように、重ね合わせ測定マーク２１Ａは、図２の重ね合わせ測定マーク２１と同様に、４本の工程前主尺マーク２２Ａ−１乃至２２Ａ−４が両端部分で交差するように配置される。さらに、重ね合わせ測定マーク２１Ａでは、それらの交差部分において外側にあった凸角部が広がるように、４つの隅部分２６−１乃至２６−４が形成される。なお、重ね合わせ測定マーク２１Ａにおいて、副尺マーク２３−１乃至２３−４は、図２の重ね合わせ測定マーク２１と同様に形成され、マーク検出領域２５−１乃至２５−４も同様の領域に設定される。
【００４９】
つまり、重ね合わせ測定マーク２１Ａでは、隅部分２６−１乃至２６−４を設けることにより、図２の重ね合わせ測定マーク２１よりもさらに、凹角部がマーク検出領域２５から離間された形状とされる。
【００５０】
このように、重ね合わせ測定マーク２１Ａでは、工程前主尺マーク２２Ａ−１乃至２２Ａ−４の交差部分を広げるように隅部分２６−１乃至２６−４を設けることで、シリコンの成長速度の速い凹角部をマーク検出領域２５から離間させることができる。さらに、図２の重ね合わせ測定マーク２１と比較して、重ね合わせ測定マーク２１Ａの消失の起点となる凹角部の個数を削減することができる。これにより、重ね合わせ測定マーク２１Ａの消失に対するバッファーパターンとして機能することができ、例えば、エピタキシャル成長により形成されるシリコン層の膜厚を増大しても、重ね合わせ測定マーク２１Ａが消失することを回避することができる。従って、より高精度に重ね合わせ測定を行うことができる。
【００５１】
次に、図４は、重ね合わせ測定マークの第３の実施の形態の構成例を示す図である。
【００５２】
図４Ａには、平面的に見た重ね合わせ測定マーク２１Ｂが示されており、図４Ｂには、工程前主尺マーク２２Ｂの両端近傍が拡大して示されている。
【００５３】
図４Ａに示すように、重ね合わせ測定マーク２１Ｂは、４本の工程前主尺マーク２２Ｂ−１乃至２２Ｂ−４が、互いに対向するもの同士で略直交するように配置されて構成される。また、重ね合わせ測定マーク２１Ｂにおいて、副尺マーク２３−１乃至２３−４は、図２の重ね合わせ測定マーク２１と同様に形成され、マーク検出領域２５−１乃至２５−４も同様の領域に設定される。
【００５４】
そして、重ね合わせ測定マーク２１Ｂでは、図４Ｂに示すように、工程前主尺マーク２２Ｂの両端に、長さ方向および幅方向に工程前主尺マーク２２Ｂの端部を拡大する拡大部２７ａおよび２７ｂが形成される。
【００５５】
例えば、工程前主尺マーク２２Ｂの長さ方向への拡大部２７ａの拡大量Ｂ１、および、工程前主尺マーク２２Ｂの幅方向への拡大部２７ａの拡大量Ｂ２は、エピタキシャル成長を行ったときに予測される変形に従って設定することができる。例えば、エピタキシャル成長により形成されるシリコン層の膜厚Ｔを用いて、拡大部２７ａの拡大量Ｂ１は、膜厚Ｔの３倍程度（Ｂ１＝３×Ｔ）とすることが好適であり、拡大部２７ａの拡大量Ｂ２は、膜厚Ｔと同程度（Ｂ２＝Ｔ）とすることが好適である。また、拡大部２７ｂの長さ方向の拡大量および幅方向の拡大量も、拡大部２７ａの拡大量Ｂ１および拡大量Ｂ２と同様に設定される。
【００５６】
このように形成される工程前主尺マーク２２Ｂでは、パターンが消失していく方向は、図４Ｂに示す破線の矢印に向かうものとされる。つまり、マーク検出領域２５に近い凹角部のパターンが消失していく方向は、マーク検出領域２５の反対側（マーク検出領域２５以外の方向）に向くことになる。これにより、工程前主尺マーク２２Ｂは、エピタキシャル成長に伴う消失量を低減することができる。
【００５７】
つまり、図４Ｂに示す破線の矢印に示すように、エピタキシャル成長に伴って、凹角部の頂点を起点に凹角部の開放側に向かって消失する。このため、凹角部の開放側をマーク検出領域２５に向けないように配置することによって、エピタキシャル成長に伴うパターン消失が重ね合わせ測定に影響を及ぼすことを防止することができる。
【００５８】
次に、図５は、重ね合わせ測定マークの第４の実施の形態の構成例を示す図である。
【００５９】
図５に示すように、重ね合わせ測定マーク２１Ｃは、図２の重ね合わせ測定マーク２１と同様に、４本の工程前主尺マーク２２Ｃ−１乃至２２Ｃ−４が両端部分で交差するように配置される。そして、重ね合わせ測定マーク２１Ｃでは、工程前主尺マーク２２Ｃ−１乃至２２Ｃ−４の両端に、図４の工程前主尺マーク２２Ｂ−１乃至２２Ｂ−４と同様に、拡大部２７ａおよび２７ｂが設けられている。
【００６０】
つまり、重ね合わせ測定マーク２１Ｃは、図２の重ね合わせ測定マーク２１と図４重ね合わせ測定マーク２１Ｂとが組み合わされた構成となっている。
【００６１】
従って、重ね合わせ測定マーク２１Ｃでは、図２の重ね合わせ測定マーク２１と同様に、凹角部をマーク検出領域２５から離すことによる効果と、図４の重ね合わせ測定マーク２１Ｂと同様に、凹角部を起点とするパターン消失の影響を抑制する効果との両方を得ることができ、より強力にパターン消失を抑制することができる。これにより、重ね合わせ測定マーク２１Ｃを用いることで、より高精度の測定を行うことができ、重ね合わせ精度を向上させることができる。
【００６２】
次に、図６は、重ね合わせ測定マークの第５の実施の形態の構成例を示す図である。
【００６３】
図６Ａには、ボックス型の重ね合わせ測定マーク２１Ｄが示されており、図６Ｂには、従来のボックス型の重ね合わせ測定マーク４１が示されている。
【００６４】
図６Ａに示すように、重ね合わせ測定マーク２１Ｄにおいて、エピタキシャル成長を行う工程の前にシリコン基板表面に形成される工程前主尺マーク３１は、略正方形の形状（ボックス型）の四辺と、四隅に設けられた拡張部３２−１乃至３２−４とにより形成される。
【００６５】
例えば、図６Ｂに示すように、従来のボックス型の重ね合わせ測定マーク４１は、略正方形の形状（ボックス型）の四辺により形成される工程前主尺マーク４２から構成される。そのため、工程前主尺マーク４２の四隅にある凹角部から、破線の矢印で図示するようにパターンが消失して、工程後主尺マーク４３が形成されていた。
【００６６】
これに対し、重ね合わせ測定マーク２１Ｄでは、工程前主尺マーク３１が拡張部３２−１乃至３２−４を有することより、凹角部がマーク検出領域２５から離れるようになる。従って、重ね合わせ測定マーク２１Ｄでは、凹角部からのパターン消失を低減することができ、工程後主尺マーク３３において、マーク検出領域２５において直線部分が残るようにすることができる。これにより、重ね合わせ測定マーク２１Ｄを用いることで、従来のボックス型の重ね合わせ測定マーク４１のように湾曲した形状を計測することよりも、測定精度を向上させることができ、より高精度の測定を行うことができる。
【００６７】
次に、図７は、本技術を適用したアライメントマークの第１の実施の形態の構成例を示す図である。
【００６８】
図７Ａには、平面的に見たアライメントマーク５１が示されており、図７Ｂには、従来のアライメントマーク６１が示されている。
【００６９】
アライメントマーク５１は、エピタキシャル成長を行う工程の前にシリコン基板表面に、平面的に見て細長い形状（棒形状）の複数本の測定マーク５２が所定の間隔を設けて略平行に配置されて構成される。例えば、アライメントマーク５１は、エピタキシャル成長を行う工程の後の工程でパターニングを行う際に露光機上でエピタキシャル成長の前の工程の位置を検出するために測定に用いられる。図７の例では、アライメントマーク５１は、５本の測定マーク５２−１乃至５２−５から構成されている。
【００７０】
そして、測定マーク５２−１乃至５２−５は、エピタキシャル成長によりシリコンが積み増されることによって断面形状が滑らかに変形し、エピタキシャル成長を行った後の測定マーク５３−１乃至５３−５が形成される。なお、以下、適宜、エピタキシャル成長を行う工程の前の測定マーク５２を工程前測定マーク５２と称し、エピタキシャル成長を行った後の測定マーク５３を工程後測定マーク５３と称する。
【００７１】
また、図７において、工程後測定マーク５３どうしの間隔の測定を行う際に設定されるマーク検出領域５４が一点鎖線で示されている。
【００７２】
ここで、図７Ｂに示すように、従来のアライメントマーク６１では、工程前測定マーク６２−１乃至６２−５の長さＬは、マーク検出領域６４よりも若干長くなる程度に設定されている。そのため、エピタキシャル成長を行うことによって、破線の矢印で図示するように凹角部からの成長が早く、両端部が消失するとともに、直線部分が湾曲するような歪んだ形状の工程後測定マーク６３が形成される。
【００７３】
これに対し、アライメントマーク５１では、工程前測定マーク５２が、アライメントマーク６１の長さＬよりも延長量Ｂで延長された形状となっている。これにより、エピタキシャル成長の速い凹端部が、マーク検出領域５４から所定間隔で離間するように測定マーク５２−１乃至５２−５が形成される。
【００７４】
従って、アライメントマーク５１を用いることにより、パターン消失がマーク検出領域５４に到達することを回避することができるとともに、マーク検出領域５４内において直線部分が湾曲するように変形することを回避することができる。これにより、工程後測定マーク５３どうしの間隔を測定してアライメントを検出するときの検出精度を向上させることができる。
【００７５】
なお、アライメントマーク５１を構成する工程前測定マーク５２の本数は、図７に示すように５本に限定されるものではなく、露光を行う装置に対応して、適宜、本数を変更してもよい。
【００７６】
図８は、アライメントマークの第２の実施の形態の構成例を示す図である。
【００７７】
図８Ａには、平面的に見たアライメントマーク５１Ａが示されており、図８Ｂには、工程前測定マーク５２Ａの両端近傍が拡大して示されている。
【００７８】
アライメントマーク５１Ａは、図７のアライメントマーク５１と同様に、５本の工程前測定マーク５２Ａ−１乃至５２Ａ−５が所定の間隔で配置されて構成され、エピタキシャル成長を行うことにより、工程後測定マーク５３Ａ−１乃至５３Ａ−５が形成される。
【００７９】
そして、工程前測定マーク５２Ａでは、図８Ｂに示すように、その両端には、長さ方向および幅方向に工程前測定マーク５２Ａの端部を拡大する拡大部５５ａおよび５５ｂが形成される。
【００８０】
例えば、工程前測定マーク５２Ａの長さ方向への拡大部５５ａの拡大量Ｂ１、および、工程前測定マーク５２Ａの幅方向への拡大部５５ａの拡大量Ｂ２は、エピタキシャル成長により工程前測定マーク５２Ａに発生する変形の予測に従って設定される。例えば、拡大部５５ａの拡大量Ｂ１は、エピタキシャル成長により形成されるシリコン層の膜厚Ｔの３倍程度（Ｂ１＝３×Ｔ）に設定することが好適であり、拡大部５５ａの拡大量Ｂ２は、膜厚Ｔと同程度（Ｂ２＝Ｔ）に設定することが好適である。なお、拡大部５５ｂについても、拡大部５５ａと同様に、拡大量Ｂ１および拡大量Ｂ２で拡大される。
【００８１】
このように形成される工程前測定マーク５２Ａでは、マーク検出領域５４に近い凹角部のパターンが消失していく方向は、マーク検出領域５４の反対側（マーク検出領域５４以外の方向）に向くことになる。これにより、工程前測定マーク５２Ａは、エピタキシャル成長に伴う消失量を低減することができる。つまり、凹角部の開放側をマーク検出領域５４に向けないように配置することによって、エピタキシャル成長に伴うパターン消失が重ね合わせ測定に影響を及ぼすことを防止することができる。
【００８２】
従って、アライメントマーク５１Ａを用いることによって、従来のアライメントマーク６１（図７Ｂ）よりも、パターン消失がマーク検出領域５４に到達することを回避することができるとともに、マーク検出領域５４内において直線部分が湾曲するように変形することを回避することができる。これにより、工程後測定マーク５３Ａどうしの間隔を測定してアライメントを検出するときの検出精度を向上させることができる。
【００８３】
図９は、アライメントマークの第３の実施の形態の構成例を示す図である。
【００８４】
図９Ａには、平面的に見たアライメントマーク５１Ｂが示されており、図９Ｂには、工程前測定マーク５２Ｂの両端近傍が拡大して示されている。
【００８５】
アライメントマーク５１Ｂは、図７のアライメントマーク５１と同様に、５本の工程前測定マーク５２Ｂ−１乃至５２Ｂ−５が所定の間隔で配置されて構成され、エピタキシャル成長を行うことにより、工程後測定マーク５３Ｂ−１乃至５３Ｂ−５が形成される。
【００８６】
そして、工程前測定マーク５２Ｂでは、図９Ｂに示すように、四隅の凹角部を外側に向かって拡大するように、拡大部５５ａ乃至５５ｄが形成される。
【００８７】
例えば、工程前測定マーク５２Ｂの長さ方向への拡大部５５ａの拡大量Ｂ１、および、工程前測定マーク５２Ｂの幅方向への拡大部５５ａの拡大量Ｂ２は、エピタキシャル成長により工程前測定マーク５２Ｂに発生する変形の予測に従って設定される。例えば、拡大部５５ａの拡大量Ｂ１は、エピタキシャル成長により形成されるシリコン層の膜厚Ｔの３倍程度（Ｂ１＝３×Ｔ）に設定することが好適であり、拡大部５５ａの拡大量Ｂ２は、膜厚Ｔと同程度（Ｂ２＝Ｔ）に設定することが好適である。なお、拡大部５５ｂ乃至５５ｄについても、拡大部５５ａと同様に、拡大量Ｂ１および拡大量Ｂ２で拡大される。
【００８８】
このように形成される工程前測定マーク５２Ｂにおいても、図８の工程前測定マーク５２Ａと同様に、パターン消失がマーク検出領域５４に到達することを回避することができるとともに、マーク検出領域５４内において直線部分が湾曲するように変形することを回避することができる。これにより、工程後測定マーク５３Ｂどうしの間隔を測定してアライメントを検出するときの検出精度を向上させることができる。
【００８９】
以上のように、上述した各実施の形態の重ね合わせ測定マーク２１およびアライメントマーク５１を用いることで、量産に優れ、かつ、特性および品質に優位なエピタキシャル条件を用いても、エピタキシャル成長を行う工程の前後において精度の良い重ね合わせを実現することができる。
【００９０】
また、上述した各実施の形態の重ね合わせ測定マーク２１およびアライメントマーク５１は、サイズを小さくすることができ、収率を犠牲にすることを回避することができる。その結果、例えば、シリコン品質に敏感で重ね合わせ精度が厳しい撮像素子のような半導体デバイスにおいて、製造工程の中にエピタキシャル成長工程を導入することが可能となる。これにより、シリコン内部の積層構造による新しい半導体デバイスを実現し、かつ、収率の高い量産を可能とすることができる。
【００９１】
図１０は、固体撮像素子の構成例を示す概略的な断面図である。
【００９２】
図１０に示すように、固体撮像素子１０１は、半導体基板１０２、絶縁膜１０３、カラーフィルタ層１０４、およびオンチップレンズ層１０５が積層されて構成される。なお、図１０において、下側を向く面を表面と称し、上側を向く面を裏面と称する。
【００９３】
半導体基板１０２は、シリコンウェハ１１１の表面側にエピタキシャル層１１２が積層されて構成される。例えば、シリコンウェハ１１１にフォトダイオード１１３が形成された後、シリコンウェハ１１１の表面に対してエピタキシャル成長を行うことによりエピタキシャル層１１２が形成される。そして、エピタキシャル層１１２の表面に、転送トランジスタ１１４などの各種の画素トランジスタが形成される。
【００９４】
つまり、固体撮像素子１０１は、シリコンウェハ１１１に形成されるフォトダイオード１１３と、エピタキシャル層１１２に形成さえる転送トランジスタ１１４とが積層される積層型の構造となっている。
【００９５】
転送トランジスタ１１４は、縦方向に延びる縦型ゲート電極１１５と、浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）部１１６とを備えて構成される。縦型ゲート電極１１５は、エピタキシャル層１１２の表面からシリコンウェハ１１１のフォトダイオード１１３まで貫通する貫通孔を形成し、その貫通孔に対して導電性を備える材料を充填することにより形成される。
【００９６】
このように、積層型の構造の固体撮像素子１０１において、シリコンウェハ１１１のフォトダイオード１１３に接続するように縦型ゲート電極１１５を形成する際に、例えば、図２に示した重ね合わせ測定マーク２１を利用して重ね合わせ測定が行われる。これにより、縦型ゲート電極１１５をフォトダイオード１１３に確実に接続することができる。
【００９７】
このように、固体撮像素子１０１は、重ね合わせ測定マーク２１を利用して製造することで、積層されるフォトダイオード１１３および転送トランジスタ１１４の重ね合わせを、より高精度に行うことができる。
【００９８】
なお、本技術は、固体撮像素子１０１の他、積層型の構造をした様々な半導体デバイスに適用することができる。
【００９９】
また、上述したような固体撮像素子１０１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１００】
図１１は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１０１】
図１１に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１０２】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
【０１０３】
撮像素子２０３としては、上述した固体撮像素子１０１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。
【０１０４】
信号処理回路２０４は、撮像素子２０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
【０１０５】
このように構成されている撮像装置２０１では、上述した固体撮像素子１０１を適用することによって、例えば、欠陥の少ない高画質な画像を得ることができる。
【０１０６】
なお、本技術は以下のような構成も取ることができる。
（１）
所定の第１の素子が形成される半導体層と、
前記半導体層の前記第１の素子に対して積層される第２の素子が形成され、前記半導体層に対して結晶軸の揃った結晶層を成長させることで形成される前記成長層と
を備え、
前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される
半導体デバイス。
（２）
前記測定マークの端部に形成される凹角部を、前記検出領域から離間する所定距離は、前記成長層の成長に伴う前記測定マークの変形の予測に従って設定される
上記（１）に記載の半導体デバイス。
（３）
前記測定マークは、複数の前記凹角部のうちの一部の前記凹角部の開放側が前記検出領域の反対側を向くように形成される
上記（１）または（２）に記載の半導体デバイス。
（４）
前記測定マークは、４本の棒形状のマークが、互いに対向するもの同士で略直交するように配置されて構成され、それぞれの前記マークは、両端部の近傍付近で、略直交する他の前記マークと互いに交差するように配置される
上記（１）から（３）までのいずれかに記載の半導体デバイス。
（５）
前記マークの交差部分を前記測定マーク外側に広げた隅部分が形成される
上記（１）から（４）までのいずれかに記載の半導体デバイス。
（６）
前記測定マークは、４本の棒形状のマークが、互いに対向するもの同士で略直交するように配置されて構成され、それぞれの前記マークの両端に、長さ方向および幅方向に前記マークの端部を拡大する拡大部が形成される
上記（１）から（５）までのいずれかに記載の半導体デバイス。
（７）
それぞれの前記マークは、両端部の近傍付近で、略直交する他の前記マークと互いに交差するように配置される
上記（１）から（６）までのいずれかに記載の半導体デバイス。
（８）
前記測定マークは、略正方形の形状の四辺と、四隅を外側に広げるように設けられた拡張部とにより形成される
上記（１）に記載の半導体デバイス。
（９）
前記測定マークは、複数本の棒形状のマークが所定の間隔を設けて略平行に配置されて構成される
上記（１）に記載の半導体デバイス。
（１０）
前記測定マークは、それぞれの前記マークの両端に、長さ方向および幅方向に前記マークの端部を拡大する拡大部が形成される
上記（９）に記載の半導体デバイス。
（１１）
所定の第１の素子が形成される半導体層を形成し、
前記半導体層の前記第１の素子に対して積層される第２の素子が形成され、前記半導体層に対して結晶軸の揃った結晶層を成長させることで成長層を形成する
ステップを含み、
前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される
半導体デバイスの製造方法。
（１２）
所定の第１の素子が形成される半導体層と、
前記半導体層の前記第１の素子に対して積層される第２の素子が形成され、前記半導体層に対して結晶軸の揃った結晶層を成長させることで形成される前記成長層と
を有し、
前記成長層を形成する工程の前後における相対的な調整を行うための測定に用いる測定マークの端部に形成される凹角部が、前記測定マークを検出するための検出領域から所定距離で離間するように形成される
半導体デバイスを備える電子機器。
【０１０７】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１０８】
２１  重ね合わせ測定マーク，  ２２  工程前主尺マーク，  ２３  副尺マーク，  ２４  工程後主尺マーク，  ２５  マーク検出領域，  ２６  隅部分，  ２７  拡大部，  ３１  工程前主尺マーク，  ３２  拡張部，  ３３  工程後主尺マーク，  ４１  重ね合わせ測定マーク，  ４２  工程前主尺マーク，  ４３  工程後主尺マーク，  ５１  アライメントマーク，  ５２  工程前測定マーク，  ５３  工程後測定マーク，  ５４  マーク検出領域，  ５５  拡大部
【図１】
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【図２】
2015070160.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015070160.tif 000009
【図８】
2015070160.tif 000010
【図９】
2015070160.tif 000011
【図１０】
2015070160.tif 000012
【図１１】
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