(57)【要約】【課題】高周波の発振でも低位相雑音や低ジッターを実現可能な発振回路及び発振器、並びに、当該発振回路又は当該発振器を用いた電子機器及び移動体を提供すること。【解決手段】発振回路２は、振動子３が接続されるＸＩ端子並びにＸＯ端子と、ＸＩ端子及びＸＯ端子に接続されており、振動子３を発振させる発振部１０と、発振部１０の出力信号が入力され、発振部１０の入力への帰還信号を出力する帰還部２０と、を含む。帰還部２０は、入力信号の振幅をＮ倍（Ｎは０よりも大きい実数）して出力する帰還信号生成部２２と、入力信号の位相をシフトして出力する位相シフト部２４と、を含み、発振部１０の出力部から発振部１０の入力部に至る信号経路中に、帰還信号生成部２２と位相シフト部２４とが直列に設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
振動子が接続される第１の端子並びに第２の端子と、
前記第１の端子及び前記第２の端子に接続されており、前記振動子を発振させる発振部と、
前記発振部の出力信号が入力され、前記発振部の入力への帰還信号を出力する帰還部と、を含み、
前記帰還部は、
入力信号の振幅をＮ倍（Ｎは０よりも大きい実数）して出力する帰還信号生成部と、入力信号の位相をシフトして出力する位相シフト部と、を含み、
前記発振部の出力部から前記発振部の入力部に至る信号経路中に、前記帰還信号生成部と前記位相シフト部とが直列に設けられている、発振回路。
【請求項２】
振動子が接続される第１の端子並びに第２の端子と、
前記第１の端子及び前記第２の端子に接続されており、前記振動子を発振させる発振部と、
前記発振部の入力信号が入力され、前記発振部の入力への帰還信号を出力する帰還部と、を含み、
前記帰還部は、
入力信号の振幅をＮ倍（Ｎは０よりも大きい実数）して出力する帰還信号生成部と、入力信号の位相をシフトして出力する位相シフト部と、を含み、
前記発振部の入力部から前記発振部の入力部に至る信号経路中に、前記帰還信号生成部と前記位相シフト部とが直列に設けられている、発振回路。
【請求項３】
前記振動子が発振する周波数において、前記帰還信号が前記発振部の入力に正帰還する、請求項１又は２に記載の発振回路。
【請求項４】
前記第１の端子は、前記発振部の入力側に接続されており、
前記帰還信号と前記第１の端子に入力される信号とが、前記発振部に入力される、請求項１乃至３のいずれか一項に記載の発振回路。
【請求項５】
前記第１の端子と前記第２の端子との間に振動子が接続された場合に、前記振動子と前記発振部とによりコルピッツ発振回路が構成される、請求項１乃至４のいずれか一項に記載の発振回路。
【請求項６】
前記発振部は、前記第１の端子と前記第２の端子との間に設けられているＣＭＯＳインバーターを含む、請求項１乃至４のいずれか一項に記載の発振回路。
【請求項７】
前記帰還信号生成部は、ＣＭＯＳインバーターを含む、請求項１乃至６のいずれか一項に記載の発振回路。
【請求項８】
前記位相シフト部は、抵抗素子と、容量素子と、を含む、請求項１乃至７のいずれか一項に記載の発振回路。
【請求項９】
前記位相シフト部は、複数のＣＭＯＳインバーターを含む、請求項１乃至７のいずれか一項に記載の発振回路。
【請求項１０】
前記第１の端子と前記第２の端子との間に振動子が接続された場合に、前記振動子が発振する周波数が１００ＭＨｚ以上である、請求項１乃至９のいずれか一項に記載の発振回路。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の発振回路と、
前記発振回路の前記第１の端子及び前記第２の端子との間に接続されている振動子と、を備えている、発振器。
【請求項１２】
請求項１乃至１０のいずれか一項に記載の発振回路、又は、請求項１１に記載の発振器を含む、電子機器。
【請求項１３】
請求項１乃至１０のいずれか一項に記載の発振回路、又は、請求項１１に記載の発振器を含む、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、発振器、電子機器及び移動体に関する。
【背景技術】
【０００２】
特許文献１には、発振部にＣＭＯＳインバーターを用い、発振部の入力と出力との帰還部分に負性抵抗増加回路とコンデンサーが直列に接続されている発振回路が開示されている。この発振回路によれば、低消費電力でありながら大きな負性抵抗を得ることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２２１１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の発振回路では、高周波の発振では帰還部分での信号遅延のために適切な正帰還とならず、充分な発振振幅が得られない場合があり、位相雑音やジッターが大きくなるという問題がある。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、高周波の発振でも低位相雑音や低ジッターを実現可能な発振回路及び発振器、並びに、当該発振回路又は当該発振器を用いた電子機器及び移動体を提供することができる。
【課題を解決するための手段】
【０００６】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
【０００７】
［適用例１］
本適用例に係る発振回路は、振動子が接続される第１の端子並びに第２の端子と、前記第１の端子及び前記第２の端子に接続されており、前記振動子を発振させる発振部と、前記発振部の出力信号が入力され、前記発振部の入力への帰還信号を出力する帰還部と、を含み、前記帰還部は、入力信号の振幅をＮ倍（Ｎは０よりも大きい実数）して出力する帰還信号生成部と、入力信号の位相をシフトして出力する位相シフト部と、を含み、前記発振部の出力部から前記発振部の入力部に至る信号経路中に、前記帰還信号生成部と前記位相シフト部とが直列に設けられている。
【０００８】
この適用例に係る発振回路は、前記帰還信号生成部には、前記発振部の前記出力信号が入力され、前記位相シフト部には、前記帰還信号生成部の出力信号が入力され、前記帰還信号は、前記位相シフト部の出力信号であってもよい。
【０００９】
あるいは、この適用例に係る発振回路は、前記位相シフト部には、前記発振部の前記出力信号が入力され、前記帰還信号生成部には、前記位相シフト部の出力信号が入力され、前記帰還信号は、前記帰還信号生成部の出力信号であってもよい。
【００１０】
本適用例に係る発振回路によれば、発振部の出力信号から得られる帰還信号を発振部の入力に帰還させることによって発振振幅を増加させ、これにより、Ｓ／Ｎが向上するため
、位相雑音特性のフロアーノイズを低下させることができる。
【００１１】
また、本適用例に係る発振回路によれば、発振部とは別に設けられた帰還部で帰還信号を生成しているため、発振部の負性抵抗にほとんど影響を与えることなくＳ／Ｎを向上させることができる。そのため、発振部の負性抵抗の変化が少ない分、振動子に流れる電流が影響を受けにくいので、発振周波数（キャリア）近傍の位相雑音特性がほとんど劣化しない。従って、高周波の発振でも位相雑音の低い発振回路を実現することができる。
【００１２】
また、高周波の発振において、ジッターは、フロアーノイズ（Ｓ／Ｎ）が支配的な周波数範囲の位相雑音を積分したものと定義されるので、Ｓ／Ｎを低くすることが可能な本適用例に係る発振回路によればジッターも低下させることができる。
【００１３】
［適用例２］
本適用例に係る発振回路は、振動子が接続される第１の端子並びに第２の端子と、前記第１の端子及び前記第２の端子に接続されており、前記振動子を発振させる発振部と、前記発振部の入力信号が入力され、前記発振部の入力への帰還信号を出力する帰還部と、を含み、前記帰還部は、入力信号の振幅をＮ倍（Ｎは０よりも大きい実数）して出力する帰還信号生成部と、入力信号の位相をシフトして出力する位相シフト部と、を含み、前記発振部の入力部から前記発振部の入力部に至る信号経路中に、前記帰還信号生成部と前記位相シフト部とが直列に設けられている。
【００１４】
この適用例に係る発振回路は、前記帰還信号生成部には、前記発振部の前記入力信号が入力され、前記位相シフト部には、前記帰還信号生成部の出力信号が入力され、前記帰還信号は、前記位相シフト部の出力信号であってもよい。
【００１５】
あるいは、この適用例に係る発振回路は、前記位相シフト部には、前記発振部の前記入力信号が入力され、前記帰還信号生成部には、前記位相シフト部の出力信号が入力され、前記帰還信号は、前記帰還信号生成部の出力信号であってもよい。
【００１６】
本適用例に係る発振回路によれば、発振部の入力信号から得られる帰還信号を発振部の入力に帰還させることによって発振振幅を増加させ、これにより、Ｓ／Ｎが向上するため、位相雑音特性のフロアーノイズを低下させることができる。
【００１７】
また、本適用例に係る発振回路によれば、発振部とは別に設けられた帰還部で帰還信号を生成しているため、発振部の負性抵抗にほとんど影響を与えることなくＳ／Ｎを向上させることができる。そのため、発振部の負性抵抗の変化が少ない分、振動子に流れる電流が影響を受けにくいので、発振周波数（キャリア）近傍の位相雑音特性がほとんど劣化しない。従って、高周波の発振でも位相雑音の低い発振回路を実現することができる。
【００１８】
また、高周波の発振において、ジッターは、フロアーノイズ（Ｓ／Ｎ）が支配的な周波数範囲の位相雑音を積分したものと定義されるので、Ｓ／Ｎを低くすることが可能な本適用例に係る発振回路によればジッターも低下させることができる。
【００１９】
［適用例３］
上記適用例に係る発振回路は、前記振動子が発振する周波数において、前記帰還信号が前記発振部の入力に正帰還するようにしてもよい。
【００２０】
本適用例に係る発振回路によれば、正帰還する帰還信号によって発振振幅が増加するので、高周波の発振でも低位相雑音や低ジッターを実現することができる。
【００２１】
［適用例４］
上記適用例に係る発振回路において、前記第１の端子は、前記発振部の入力側に接続されており、前記帰還信号と前記第１の端子に入力される信号とが、前記発振部に入力されるようにしてもよい。
【００２２】
［適用例５］
上記適用例に係る発振回路は、前記第１の端子と前記第２の端子との間に振動子が接続された場合に、前記振動子と前記発振部とによりコルピッツ発振回路が構成されるようにしてもよい。
【００２３】
［適用例６］
上記適用例に係る発振回路において、前記発振部は、前記第１の端子と前記第２の端子との間に設けられているＣＭＯＳインバーターを含んでいてもよい。
【００２４】
［適用例７］
上記適用例に係る発振回路において、前記帰還信号生成部は、ＣＭＯＳインバーターを含んでいてもよい。
【００２５】
［適用例８］
上記適用例に係る発振回路において、前記位相シフト部は、抵抗素子と、容量素子と、を含んでいてもよい。
【００２６】
本適用例に係る発振回路によれば、抵抗素子の抵抗値や容量素子の容量値に応じて位相をシフトすることができる。
【００２７】
［適用例９］
上記適用例に係る発振回路において、前記位相シフト部は、複数のＣＭＯＳインバーターを含んでいてもよい。
【００２８】
本適用例に係る発振回路によれば、複数のＣＭＯＳインバーターの各々の伝搬遅延時間に応じて位相を遅らせる方向に位相シフトすることができる。また、ＣＭＯＳインバーターは、抵抗素子や容量素子と比較して格段に小さい面積で実現できるため、低コスト化に有効である。
【００２９】
［適用例１０］
上記適用例に係る発振回路は、前記第１の端子と前記第２の端子との間に振動子が接続された場合に、前記振動子が発振する周波数が１００ＭＨｚ以上であってもよい。
【００３０】
振動子を１００ＭＨｚ以上の高周波で発振させる場合、発振振幅が充分に得られず、位相雑音特性のフロアーノイズ（Ｓ／Ｎ）が大きくなりやすいが、本適用例に係る発振回路によれば、発振部とは別に設けた帰還部において生成される帰還信号を発振部の入力に帰還させることで、１００ＭＨｚ以上の高周波発振でも発振振幅を大きくすることができるため、低位相雑音化や低ジッター化が可能である。
【００３１】
［適用例１１］
本適用例に係る発振器は、上記のいずれかの発振回路と、前記発振回路の前記第１の端子及び前記第２の端子との間に接続されている振動子と、を備えている。
【００３２】
本適用例によれば、発振回路において発振部の入力に帰還信号を帰還させることによって発振振幅を増加させることができるので、高周波の発振でも位相雑音やジッターが小さ
い発振器を実現することができる。
【００３３】
［適用例１２］
本適用例に係る電子機器は、上記のいずれかの発振回路、又は、上記のいずれかの発振器を含む。
【００３４】
［適用例１３］
本適用例に係る移動体は、上記のいずれかの発振回路、又は、上記のいずれかの発振器を含む。
【００３５】
これらの適用例に係る電子機器及び移動体によれば、位相雑音やジッターが小さい発振回路又は発振器を含むので、より信頼性の高い電子機器及び移動体を実現することができる。
【図面の簡単な説明】
【００３６】
【図１】図１（Ａ）は本実施形態の発振器の斜視図、図１（Ｂ）は発振器の断面図。
【図２】第１実施形態の発振器における発振回路の機能ブロック図。
【図３】図２の発振回路の機能を実現するための回路構成の一例を示す図。
【図４】位相シフト部の回路構成例を示す図。
【図５】位相シフト部の位相シフト量について説明するための図。
【図６】高周波発振器の一般的な位相雑音特性を示す図。
【図７】第２実施形態の発振器における発振回路の機能ブロック図。
【図８】図７の発振回路の機能を実現するための回路構成の一例を示す図。
【図９】第３実施形態の発振器における発振回路の機能ブロック図。
【図１０】図９の発振回路の機能を実現するための回路構成の一例を示す図。
【図１１】第４実施形態の発振器における発振回路の機能ブロック図。
【図１２】図１１の発振回路の機能を実現するための回路構成の一例を示す図。
【図１３】本実施形態の電子機器の機能ブロック図。
【図１４】本実施形態の電子機器の外観の一例を示す図。
【図１５】本実施形態の移動体の一例を示す図。
【発明を実施するための形態】
【００３７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３８】
１．発振器
１−１．第１実施形態
図１に本実施形態の発振器の構造を示す。図１（Ａ）は、本実施形態の発振器の斜視図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ’断面図である。
【００３９】
図１（Ｂ）に示すように、本実施形態の発振器１は、発振回路２、振動子３、パッケージ４、蓋５、外部端子（外部電極）６を含んで構成されている。
【００４０】
振動子３としては、例えば、ＳＡＷ（Surface Acoustic Wave）共振子、ＡＴカット水晶振動子、ＳＣカット水晶振動子、音叉型水晶振動子、その他の圧電振動子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。振動子３の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、ク
ーロン力による静電駆動を用いてもよい。
【００４１】
パッケージ４は、発振回路２と振動子３とを同一空間内に収容する。具体的には、パッケージ４には、凹部が設けられており、蓋５で凹部を覆うことによって収容室７となる。パッケージ４の内部又は凹部の表面には、発振回路２の２つの端子（後述するＸＯ端子及びＸＩ端子）と振動子３の２つの端子とをそれぞれ電気的に接続するための不図示の配線が設けられている。
【００４２】
パッケージ４の裏面（発振器１の底面）には、複数の外部端子（外部電極）６が設けられており、パッケージ４の内部又は凹部の表面には、発振回路２の電源端子（後述するＶＤＤ端子）、グランド端子（後述するＶＳＳ端子）、出力端子（後述するＣＫＰ端子及びＣＫＮ端子）と、対応する各外部端子６とを電気的に接続するための不図示の配線が設けられている。
【００４３】
図２は、第１実施形態の発振器１における発振回路２の機能ブロック図である。図２に示すように、発振回路２は、発振部１０及び帰還部２０を含む。
【００４４】
発振部１０は、振動子３が接続されるＸＩ端子（第１の端子の一例）並びにＸＯ端子（第２の端子の一例）に接続されており、ＸＩ端子を介して入力される振動子３の出力信号を増幅し、増幅した信号を、ＸＯ端子を介して振動子３に出力することで、振動子３を発振させる。本実施形態では、発振部１０はＣＭＯＳ回路で構成されている。
【００４５】
帰還部２０は、発振部１０の出力信号が入力され、発振部１０の入力への帰還信号を出力する。この帰還信号とＸＩ端子に入力される振動子３の出力信号とが重畳されて、発振部１０に入力される。
【００４６】
帰還部２０は、入力信号の振幅をＮ倍（Ｎは０よりも大きい実数）して出力する利得（ゲイン）がＮの帰還信号生成部２２と、入力信号の位相をシフトして出力する位相シフト部２４とを含み、帰還信号生成部２２と位相シフト部２４とは、発振部１０の出力部から発振部１０の入力部に至る信号経路中に、直列に設けられている。本実施形態では、帰還信号生成部２２はＣＭＯＳ回路で構成されており、帰還信号生成部２２には発振部１０の出力信号が入力される。また、位相シフト部２４には帰還信号生成部２２の出力信号が入力され、位相シフト部２４の出力信号が帰還信号となっている。
【００４７】
本実施形態では、振動子３が発振する所望の周波数（例えば１００ＭＨｚ以上の所定の周波数）において、帰還信号が発振部１０の入力に正帰還する（振動子３の出力信号と帰還信号とが同相となる）ように、位相シフト部２４の位相シフト量が決められる。
【００４８】
図３は、図２の発振回路２の機能を実現するための回路構成の一例を示す図である。図３の例では、発振回路２は、６個の端子ＶＤＤ，ＶＳＳ，ＣＫＰ，ＣＫＮ，ＸＯ，ＸＩを有しており、ＸＩ端子とＸＯ端子は振動子３の両端と接続されている。また、発振回路２のＶＤＤ端子には発振器１の外部端子（不図示）を介して電源電圧が供給され、ＶＳＳ端子は発振器１の外部端子（不図示）を介して接地されている。
【００４９】
また、３つのＣＭＯＳインバーター１１，１２，１３が、ＸＩ端子とＸＯ端子との間に直列に接続されている。さらに、ＸＩ端子とＸＯ端子との間（ＣＭＯＳインバーター１１の入力端子とＣＭＯＳインバーター１３の出力端子との間）に帰還抵抗１６が接続されている。また、ＸＩ端子とＶＳＳ端子との間にコンデンサー１４が接続され、ＸＯ端子とＶＳＳ端子との間にコンデンサー１５が接続されている。この３つのＣＭＯＳインバーター１１，１２，１３と２つのコンデンサー１４，１５と帰還抵抗１６によって構成される回
路は、ＣＭＯＳインバーター１３の出力端子の信号を出力信号とするＣＭＯＳ回路であり、図２の発振部１０として機能する。この発振部１０の出力信号（ＣＭＯＳインバーター１３の出力信号）は、出力回路３０に入力され、出力回路３０で差動信号に変換されてＣＫＰ端子とＣＫＮ端子に出力される。
【００５０】
ＣＭＯＳインバーター１３の出力端子にはＣＭＯＳインバーター２３の入力端子が接続されている。このＣＭＯＳインバーター２３は、ＣＭＯＳインバーター１３の出力信号の振幅を変えずに極性を反転して出力するＣＭＯＳ回路であり、図２の帰還信号生成部２２として機能する。なお、帰還信号生成部２２は複数のＣＭＯＳインバーターを直列に接続して構成してもよい。
【００５１】
ＣＭＯＳインバーター２３の出力端子と、ＣＭＯＳインバーター１１の入力端子との間には、ｎ個のＣＭＯＳインバーター２５−１〜２５−ｎが直列に接続されている。ＣＭＯＳインバーター２３の出力信号は、ｎ個のＣＭＯＳインバーター２５−１〜２５−ｎを伝搬することで遅延し、ＣＭＯＳインバーター２５−ｎの出力信号は、ＣＭＯＳインバーター２３の出力信号に対して位相の遅れた信号となる。このｎ個のＣＭＯＳインバーター２５−１〜２５−ｎによって構成される回路は、図２の位相シフト部２４として機能し、ＣＭＯＳインバーター２５−ｎの出力信号が帰還信号となってＣＭＯＳインバーター１１の入力信号に正帰還するように、ｎ（ＣＭＯＳインバーター２５の段数）が決められている。
【００５２】
そして、ＣＭＯＳインバーター２５−ｎの出力信号（帰還信号）とＸＩ端子に入力される振動子３の出力信号とが重畳されて、ＣＭＯＳインバーター１１に入力される。
【００５３】
なお、位相シフト部２４は、図３に示す回路以外にも、例えば、図４に示すような回路でも実現することができる。図４（Ａ）に示す回路は、入力端子と出力端子の間に抵抗（抵抗素子）が接続され、出力端子とグランドとの間にコンデンサー（容量素子）が接続された、いわゆる積分回路である。また、図４（Ｂ）に示す回路は、図４（Ａ）の回路に対して、さらに、コンデンサーとグランドとの間に抵抗が接続された回路である。また、図４（Ｃ）に示す回路は、図４（Ｂ）の回路のコンデンサーと抵抗の接続部とグランド間にコンデンサーが接続された回路である。
【００５４】
前述したように、本実施形態では、帰還信号が発振部１０の入力に正帰還するように、位相シフト部２４の位相シフト量が決められる。図５は、本実施形態における位相シフト部２４の位相シフト量について説明するための図であり、図５には、発振部１０の入力信号の波形と発振部１０の出力信号の波形が示されている。
【００５５】
本実施形態では、ＸＩ端子を介して発振部１０に入力される振動子３の出力信号は、発振部１０の３つのＣＭＯＳインバーター１１，１２，１３を伝搬する間に遅延する。従って、発振部１０の出力信号は振動子３の出力信号に対してｄ０だけ遅れる（極性は反転する）。位相シフト部２４を奇数個のＣＭＯＳインバーター２５で構成する場合、位相シフト部２４の伝搬遅延時間ｄは、ｄ１＜ｄ＜ｄ３を満たすように決められる。ここで、ｄ０＋ｄ１＝（０．７５＋ｍ）Ｔ、ｄ０＋ｄ３＝（１．２５＋ｍ）Ｔである（ｍは任意の整数、Ｔは発振周期）。従って、（０．７５＋ｍ）Ｔ−ｄ０＜ｄ＜（１．２５＋ｍ）Ｔ−ｄ０であり、このようにすれば、位相シフト部２４の出力信号は振動子３の出力信号に対して±９０°の間の位相差になり、帰還信号が発振部１０の入力に正帰還する。従って、振動子３の出力信号と帰還信号が加算されて発振部１０の入力振幅を増加させることができるので、発振部１０の出力信号のＳ／Ｎを向上させることができる。特に、位相シフト部２４の伝搬遅延時間ｄを、ｄ＝ｄ２＝（１＋ｍ）Ｔ−ｄ０とするのが好ましい。このようにすれば、振動子３の出力信号と帰還信号との位相差が０°（同位相）となるので、発振部
１０の入力振幅を最大とすることができ、発振部１０の出力信号のＳ／Ｎが最大となる。
【００５６】
一方、位相シフト部２４を偶数個のＣＭＯＳインバーター２５で構成する場合、発振周期をＴとすると、位相シフト部の伝搬遅延時間ｄは、（０．２５＋ｍ）Ｔ−ｄ０＜ｄ＜（０．７５＋ｍ）Ｔ−ｄ０を満たすように決められる。このようにすれば、位相シフト部２４の出力信号は振動子３の出力信号に対して±９０°の間の位相差になり、帰還信号が発振部１０の入力に正帰還する。従って、振動子３の出力信号と帰還信号が加算されて発振部１０の入力振幅を増加させることができるので、発振部１０の出力信号のＳ／Ｎを向上させることができる。特に、位相シフト部２４の伝搬遅延時間ｄを、ｄ＝ｄ２＝（０．５＋ｍ）Ｔ−ｄ０とするのが好ましい。このようにすれば、振動子３の出力信号と帰還信号との位相差が０°（同位相）となるので、発振部１０の入力振幅を最大とすることができ、発振部１０の出力信号のＳ／Ｎが最大となる。
【００５７】
図６は、１００ＭＨｚ以上の高周波発振器の一般的な位相雑音特性を示す図である。図６の横軸は、発振周波数との差を示す離調周波数であり、縦軸は位相雑音である。図６に示すように、離調周波数がある周波数Ｘ（１００ｋＨｚ前後）よりも低い範囲では離調周波数の増加に対して位相雑音が単調減少し、離調周波数がＸよりも高い範囲では位相雑音がほぼ一定値Ｙとなる。この位相雑音のフロアーの値ＹがＳ／Ｎ値に相当する。
【００５８】
本実施形態によれば、正帰還する帰還信号によって発振振幅を増加させることでＳ／Ｎが向上し、位相雑音特性のフロアーノイズが低下する。また、本実施形態によれば、発振部１０とは別に設けられた帰還部２０で帰還信号を生成しているため、発振部１０の負性抵抗にほとんど影響を与えることなくＳ／Ｎを向上させており、発振部１０の負性抵抗の変化が少ない分、振動子３に流れる電流が影響を受けにくいので、発振周波数（キャリア）近傍の位相雑音特性がほとんど劣化しない。従って、本実施形態によれば、高周波の発振でも位相雑音の低い発振回路及び発振器を実現することができる。
【００５９】
また、ジッターは、十数ｋＨｚ〜数十ＭＨｚの範囲の位相雑音を積分したものと定義されるので、図６によるとフロアーノイズ（Ｓ／Ｎ）が支配的であり、Ｓ／Ｎを低くすることが可能な本実施形態によれば、ジッターの低い発振回路及び発振器を実現することもできる。
【００６０】
特に、振動子を１００ＭＨｚ以上の高周波で発振させる場合、発振振幅が充分に得られず、位相雑音特性のフロアーノイズ（Ｓ／Ｎ）が大きくなりやすいが、本適用例に係る発振回路によれば、発振部１０とは別に設けた帰還部２０において生成される帰還信号を発振部１０の入力に帰還させることで、１００ＭＨｚ以上の高周波発振でも発振振幅を大きくすることができるため、低位相雑音化や低ジッター化が可能である。
【００６１】
１−２．第２実施形態
図７は、第２実施形態の発振器１における発振回路２の機能ブロック図である。図７に示すように、第２実施形態の発振器１は、発振回路２において、発振部１０と帰還部２０の帰還信号生成部２２がともに反転増幅回路で構成されている点が第１実施形態と異なる。第２実施形態の発振器１のその他の構成は第１実施形態と同様であるため、その説明を省略する。また、第２実施形態の発振器１の構造は、第１実施形態と同様であるので、その図示及び説明を省略する。
【００６２】
本実施形態でも、振動子３が発振する所望の周波数（例えば１００ＭＨｚ以上の所定の周波数）において、帰還信号が発振部１０の入力に正帰還するように、位相シフト部２４の位相シフト量が決められる。
【００６３】
図８は、図７の発振回路２の機能を実現するための回路構成の一例を示す図である。図８の例では、発振回路２は、６個の端子ＶＤＤ，ＶＳＳ，ＣＫＰ，ＣＫＮ，ＸＯ，ＸＩを有しており、ＸＩ端子とＸＯ端子は振動子３の両端と接続されている。また、発振回路２のＶＤＤ端子には発振器１の外部端子（不図示）を介して電源電圧が供給され、ＶＳＳ端子は発振器１の外部端子（不図示）を介して接地されている。
【００６４】
ＮＰＮトランジスター１０１は、ベース端子がＸＩ端子と接続されており、コレクター端子が抵抗１０５を介してＶＤＤ端子と接続されており、エミッター端子が抵抗１０４を介してＶＳＳ端子とに接続されている。
【００６５】
抵抗１０２と抵抗１０３は、ＶＤＤ端子とＶＳＳ端子の間に直列に接続されており、抵抗１０２と抵抗１０３の接続点は、ＮＰＮトランジスター１０１のベース端子と接続されている。ＮＰＮトランジスター１０１は、ＶＤＤ端子から供給される電源電圧が抵抗１０２と抵抗１０３により抵抗分割された電圧をバイアス電圧として動作する。
【００６６】
コンデンサー１０６とコンデンサー１０７は、ＮＰＮトランジスター１０１のベース端子とＶＳＳ端子の間に直列に接続されており、コンデンサー１０６とコンデンサー１０７の接続点は、ＮＰＮトランジスター１０１のエミッター端子と接続されている。
【００６７】
このＮＰＮトランジスター１０１、４つの抵抗１０２，１０３，１０４，１０５及び２つのコンデンサー１０６，１０７によって構成される回路は、ＮＰＮトランジスター１０１のコレクター端子の信号を出力信号とする反転増幅回路であり、図７の発振部１０として機能する。振動子３がインダクタンス素子として振舞うことで、振動子３と発振部１０により、いわゆるコルピッツ発振回路が形成されている。この発振部１０の出力信号（ＮＰＮトランジスター１０１のコレクター端子の信号）は、出力回路３０に入力され、出力回路３０で差動信号に変換されてＣＫＰ端子とＣＫＮ端子に出力される。
【００６８】
コンデンサー４０は、ＮＰＮトランジスター１０１のコレクター端子とＮＰＮトランジスター２２１のベース端子との間に接続されており、直流成分を除去するＤＣカット用のコンデンサーとして機能する。
【００６９】
ＮＰＮトランジスター２２１は、ベース端子がコンデンサー４０の一端と接続されており、コレクター端子が抵抗２２５を介してＶＤＤ端子と接続されており、エミッター端子が抵抗２２４とコンデンサー２２６の並列回路を介してＶＳＳ端子とに接続されている。
【００７０】
抵抗２２２と抵抗２２３は、ＶＤＤ端子とＶＳＳ端子の間に直列に接続されており、抵抗２２２と抵抗２２３の接続点は、ＮＰＮトランジスター２２１のベース端子と接続されている。ＮＰＮトランジスター２２１は、ＶＤＤ端子から供給される電源電圧が抵抗２２２と抵抗２２３により抵抗分割された電圧をバイアス電圧として動作する。
【００７１】
このＮＰＮトランジスター２２１、４つの抵抗２２２，２２３，２２４，２２５及びコンデンサー２２６によって構成される回路は、ＮＰＮトランジスター２２１のコレクター端子の信号を出力信号とする反転増幅回路であり、図７の帰還信号生成部２２として機能する。
【００７２】
位相シフト回路２４ａは、帰還信号生成部２２の出力信号（ＮＰＮトランジスター２２１のコレクター端子の信号）の位相をシフトする回路であり、図７の位相シフト部２４として機能する。位相シフト回路２４ａの出力信号が帰還信号となってＮＰＮトランジスター１０１のベース端子に入力される。このような位相シフト回路２４ａは、既に説明した図４のいずれかの回路を用いて実現することができるし、あるいは、図３のような複数の
ＣＭＯＳインバーターを直列接続した回路で実現することもできる。
【００７３】
この第２実施形態でも、位相シフト回路２４ａ（位相シフト部２４）の出力信号が振動子３の出力信号に対して±９０°の間の位相差になるように、位相シフト回路２４ａの位相シフト量が決められており、これにより、帰還信号が発振部１０の入力に正帰還する。従って、第２実施形態によれば、第１実施形態と同様の効果を奏する発振回路及び発振器を実現することができる。第１実施形態と同様に、振動子３の出力信号と位相シフト回路２４ａ（位相シフト部２４）の出力信号との位相差が０°（同位相）となるように位相シフト回路２４ａの位相シフト量を決めることで、位相雑音やジッターを最小とすることができる。
【００７４】
また、第１実施形態では発振部１０が電圧制御型であるＣＭＯＳ回路で構成されているが、振動子３の特性が電流によって変わるので、発振部１０が電流制御型であるトランジスター回路で構成されている第２実施形態の方が、発振周波数（キャリア）近傍の位相雑音特性を良くできる場合もある。
【００７５】
１−３．第３実施形態
図９は、第３実施形態の発振器１における発振回路２の機能ブロック図である。図９に示すように、第３実施形態の発振器１は、発振回路２において、発振部１０が非反転増幅回路で構成され、帰還部２０の帰還信号生成部２２がバッファー回路で構成されている点が第１実施形態と異なる。第３実施形態の発振器１のその他の構成は第１実施形態と同様であるため、その説明を省略する。また、第３実施形態の発振器１の構造は、第１実施形態と同様であるので、その図示及び説明を省略する。
【００７６】
本実施形態でも、振動子３が発振する所望の周波数（例えば１００ＭＨｚ以上の所定の周波数）において、帰還信号が発振部１０の入力に正帰還するように、位相シフト部２４の位相シフト量が決められる。
【００７７】
図１０は、図９の発振回路２の機能を実現するための回路構成の一例を示す図である。図１０の例では、発振回路２は、６個の端子ＶＤＤ，ＶＳＳ，ＣＫＰ，ＣＫＮ，ＸＯ，ＸＩを有しており、ＸＩ端子とＸＯ端子は振動子３の両端と接続されている。また、発振回路２のＶＤＤ端子には発振器１の外部端子（不図示）を介して電源電圧が供給され、ＶＳＳ端子は発振器１の外部端子（不図示）を介して接地されている。
【００７８】
ＮＰＮトランジスター１０１は、ベース端子がＸＩ端子と接続されており、コレクター端子がＶＤＤ端子と接続されており、エミッター端子は抵抗１０４を介してＶＳＳ端子とに接続されている。
【００７９】
抵抗１０２と抵抗１０３は、ＶＤＤ端子とＶＳＳ端子の間に直列に接続されており、抵抗１０２と抵抗１０３の接続点は、ＮＰＮトランジスター１０１のベース端子と接続されている。ＮＰＮトランジスター１０１は、ＶＤＤ端子から供給される電源電圧が抵抗１０２と抵抗１０３により抵抗分割された電圧をバイアス電圧として動作する。
【００８０】
コンデンサー１０６とコンデンサー１０７は、ＮＰＮトランジスター１０１のベース端子とＶＳＳ端子の間に直列に接続されており、コンデンサー１０６とコンデンサー１０７の接続点は、ＮＰＮトランジスター１０１のエミッター端子と接続されている。
【００８１】
このＮＰＮトランジスター１０１、３つの抵抗１０２，１０３，１０４及び２つのコンデンサー１０６，１０７によって構成される回路は、ＮＰＮトランジスター１０１のエミッター端子の信号を出力信号とする非反転増幅回路であり、図９の発振部１０として機能
する。振動子３がインダクタンス素子として振舞うことで、振動子３と発振部１０により、いわゆるコルピッツ発振回路が形成されている。この発振部１０の出力信号（ＮＰＮトランジスター１０１のエミッター端子の信号）は、出力回路３０に入力され、出力回路３０で差動信号に変換されてＣＫＰ端子とＣＫＮ端子に出力される。
【００８２】
コンデンサー４０は、ＮＰＮトランジスター１０１のエミッター端子とＮＰＮトランジスター２２１のベース端子との間に接続されており、直流成分を除去するＤＣカット用のコンデンサーとして機能する。
【００８３】
ＮＰＮトランジスター２２１は、ベース端子がコンデンサー４０の一端と接続されており、コレクター端子がＶＤＤ端子と接続されており、エミッター端子が抵抗２２４を介してＶＳＳ端子とに接続されている。
【００８４】
抵抗２２２と抵抗２２３は、ＶＤＤ端子とＶＳＳ端子の間に直列に接続されており、抵抗２２２と抵抗２２３の接続点は、ＮＰＮトランジスター２２１のベース端子と接続されている。ＮＰＮトランジスター２２１は、ＶＤＤ端子から供給される電源電圧が抵抗２２２と抵抗２２３により抵抗分割された電圧をバイアス電圧として動作する。なお、ＮＰＮトランジスター１０１のエミッター電圧をバイアス電圧としてもＮＰＮトランジスター２２１が適切に動作可能であれば、２つの抵抗２２２，２２３及びコンデンサー４０は無くてもよい。
【００８５】
このＮＰＮトランジスター２２１及び３つの抵抗２２２，２２３，２２４によって構成される回路は、ＮＰＮトランジスター２２１のエミッター端子の信号を出力信号とするバッファー回路であり、図９の帰還信号生成部２２として機能する。
【００８６】
位相シフト回路２４ａは、帰還信号生成部２２の出力信号（ＮＰＮトランジスター２２１のエミッター端子の信号）の位相をシフトする回路であり、図９の位相シフト部２４として機能する。位相シフト回路２４ａの出力信号が帰還信号となってＮＰＮトランジスター１０１のベース端子に入力される。このような位相シフト回路２４ａは、既に説明した図４のいずれかの回路を用いて実現することができるし、あるいは、図３のような複数のＣＭＯＳインバーターを直列接続した回路で実現することもできる。
【００８７】
この第３実施形態でも、位相シフト回路２４ａ（位相シフト部２４）の出力信号が振動子３の出力信号に対して±９０°の間の位相差になるように、位相シフト回路２４ａの位相シフト量が決められており、これにより、帰還信号が発振部１０の入力に正帰還する。従って、第３実施形態によれば、第１実施形態と同様の効果を奏する発振回路及び発振器を実現することができる。第１実施形態と同様に、振動子３の出力信号と位相シフト回路２４ａ（位相シフト部２４）の出力信号との位相差が０°（同位相）となるように位相シフト回路２４ａの位相シフト量を決めることで、位相雑音やジッターを最小とすることができる。
【００８８】
また、振動子３の特性が電流によって変わるので、発振部１０が電流制御型であるトランジスター回路で構成されている第３実施形態の方が、第１実施形態よりも発振周波数（キャリア）近傍の位相雑音特性を良くできる場合もある。
【００８９】
１−４．第４実施形態
図１１は、第４実施形態の発振器１における発振回路２の機能ブロック図である。図１１に示すように、発振回路２は、発振部１０及び帰還部２０を含む。
【００９０】
発振部１０は、振動子３が接続されるＸＩ端子（第１の端子の一例）並びにＸＯ端子（
第２の端子の一例）に接続されており、ＸＩ端子を介して入力される振動子３の出力信号を増幅し、増幅した信号を、ＸＯ端子を介して振動子３に出力することで、振動子３を発振させる。本実施形態では、発振部１０は非反転増幅回路で構成されている。
【００９１】
帰還部２０は、発振部１０の入力信号が入力され、発振部１０の入力への帰還信号を出力する。この帰還信号とＸＩ端子に入力される振動子３の出力信号とが重畳されて、発振部１０に入力される。
【００９２】
帰還部２０は、入力信号の振幅をＮ倍（Ｎは０よりも大きい実数）して出力する帰還信号生成部２２と、入力信号の位相をシフトして出力する位相シフト部２４とを含み、帰還信号生成部２２と位相シフト部２４とは、発振部１０の入力部から発振部１０の入力部に至る信号経路中に、直列に設けられている。本実施形態では、帰還信号生成部２２はバッファー回路で構成されており、帰還信号生成部２２には発振部１０の入力信号が入力される。また、位相シフト部２４には帰還信号生成部２２の出力信号が入力され、位相シフト部２４の出力信号が帰還信号となっている。
【００９３】
なお、第４実施形態の発振器１の構造は、第１実施形態と同様であるので、その図示及び説明を省略する。
【００９４】
本実施形態でも、振動子３が発振する所望の周波数（例えば１００ＭＨｚ以上の所定の周波数）において、帰還信号が発振部１０の入力に正帰還するように、位相シフト部２４の位相シフト量が決められる。
【００９５】
図１２は、図１１の発振回路２の機能を実現するための回路構成の一例を示す図である。図１２の例では、発振回路２は、６個の端子ＶＤＤ，ＶＳＳ，ＣＫＰ，ＣＫＮ，ＸＯ，ＸＩを有しており、ＸＩ端子とＸＯ端子は振動子３の両端と接続されている。また、発振回路２のＶＤＤ端子には発振器１の外部端子（不図示）を介して電源電圧が供給され、ＶＳＳ端子は発振器１の外部端子（不図示）を介して接地されている。
【００９６】
図１２において、ＮＰＮトランジスター１０１、３つの抵抗１０２，１０３，１０４及び２つのコンデンサー１０６，１０７の接続は、図１０と同じであるため、その説明を省略する。このＮＰＮトランジスター１０１、３つの抵抗１０２，１０３，１０４及び２つのコンデンサー１０６，１０７によって構成される回路は、非反転増幅回路であり、図１１の発振部１０として機能する。振動子３がインダクタンス素子として振舞うことで、振動子３と発振部１０により、いわゆるコルピッツ発振回路が形成されている。本実施形態では、この発振部１０の入力信号（ＮＰＮトランジスター１０１のベース端子の信号）は、出力回路３０に入力され、出力回路３０で差動信号に変換されてＣＫＰ端子とＣＫＮ端子に出力される。
【００９７】
コンデンサー４０は、ＮＰＮトランジスター１０１のベース端子とＮＰＮトランジスター２２１のベース端子との間に接続されており、直流成分を除去するＤＣカット用のコンデンサーとして機能する。
【００９８】
図１２において、ＮＰＮトランジスター２２１及び３つの抵抗２２２，２２３，２２４の接続は、図１０と同じであるため、その説明を省略する。このＮＰＮトランジスター２２１及び３つの抵抗２２２，２２３，２２４によって構成される回路は、ＮＰＮトランジスター２２１のエミッター端子の信号を出力信号とするバッファー回路であり、図１１の帰還信号生成部２２として機能する。
【００９９】
位相シフト回路２４ａは、帰還信号生成部２２の出力信号（ＮＰＮトランジスター２２
１のエミッター端子の信号）の位相をシフトする回路であり、図１１の位相シフト部２４として機能する。位相シフト回路２４ａの出力信号が帰還信号となってＮＰＮトランジスター１０１のベース端子に入力される。このような位相シフト回路２４ａは、既に説明した図４のいずれかの回路を用いて実現することができるし、あるいは、図３のような複数のＣＭＯＳインバーターを直列接続した回路で実現することもできる。
【０１００】
この第４実施形態でも、位相シフト回路２４ａ（位相シフト部２４）の出力信号が振動子３の出力信号に対して±９０°の間の位相差になるように、位相シフト回路２４ａの位相シフト量が決められており、これにより、帰還信号が発振部１０の入力に正帰還する。従って、第４実施形態によれば、第１実施形態と同様の効果を奏する発振回路及び発振器を実現することができる。第１実施形態と同様に、振動子３の出力信号と位相シフト回路２４ａ（位相シフト部２４）の出力信号との位相差が０°（同位相）となるように位相シフト回路２４ａの位相シフト量を決めることで、位相雑音やジッターを最小とすることができる。
【０１０１】
また、振動子３の特性が電流によって変わるので、発振部１０が電流制御型であるトランジスター回路で構成されている第４実施形態の方が、第１実施形態よりも発振周波数（キャリア）近傍の位相雑音特性を良くできる場合もある。
【０１０２】
２．電子機器
図１３は、本実施形態の電子機器の機能ブロック図である。また、図１４は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１０３】
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、メイン電源３８０を含んで構成されている。なお、本実施形態の電子機器は、図１３の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１０４】
発振器３１０は、発振回路３１２と振動子３１３とを備えている。発振回路３１２は、ＸＩ端子とＸＯ端子を介して接続されている振動子３１３を発振させて、これを基に差動のクロック信号を発生させ、ＣＫＰ端子及びＣＫＮ端子から出力する。このクロック信号は発振器３１０の外部端子からＣＰＵ３２０に出力される。
【０１０５】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力されるクロック信号に同期して各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【０１０６】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１０７】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
【０１０８】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
【０１０９】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１１０】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１１１】
発振回路３１２として例えば上記実施形態の発振回路２を適用し、又は、発振器３１０として例えば上記実施形態の発振器１を適用することにより、信頼性の高い電子機器を実現することができる。
【０１１２】
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１１３】
３．移動体
図１５は、本実施形態の移動体の一例を示す図（上面図）である。図１５に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１５の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１１４】
発振器４１０は、不図示の発振回路と振動子とを備えており、発振回路は振動子を発振させ。これを基に差動のクロック信号を発生させる。このクロック信号は発振器４１０の外部端子からＣＰＵコントローラー４２０，４３０，４４０に出力される。
【０１１５】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【０１１６】
発振器４１０が備える発振回路として例えば上記実施形態の発振回路２を適用し、又は、発振器４１０として例えば上記実施形態の発振器１を適用することにより、信頼性の高い移動体を実現することができる。
【０１１７】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１１８】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１１９】
例えば、位相シフト部２４の位相シフト量を発振回路２の外部から設定可能（調整可能）に構成してもよい。このような位相シフト部２４としては、例えば、図４（Ａ）、図４（Ｂ）、図４（Ｃ）の回路において、抵抗値及び容量値の少なくとも一方を可変とし、発振回路２の外部から当該抵抗値と容量値の少なくとも一方を設定可能（調整可能）にすることで実現することができる。また、図３のような複数のＣＭＯＳインバーターが直列接続された構成において、帰還信号生成部２２の出力信号が伝搬するＣＭＯＳインバーターの数を発振回路２の外部から設定可能（すなわち、伝搬遅延時間を調整可能）にしても、位相シフト量を設定可能（調整可能）な位相シフト部２４を実現することができる。このように、位相シフト部２４の位相シフト量を発振回路２の外部から設定可能（調整可能）にすることで、例えば、発振器１の検査工程において、個々の発振器１に対して、位相雑音やジッターを最適な状態に設定することができる。
【０１２０】
また、例えば、上記各実施形態は、いずれも、帰還信号生成部２２は利得Ｎが１よりも大きい増幅回路（増幅器）又は利得Ｎが１のバッファー回路であったが、利得Ｎが１未満の減衰回路（減衰器）であってもよい。帰還信号生成部２２が減衰回路（減衰器）であっても、正帰還される帰還信号と振動子３の出力信号が加算されれば発振部１０の入力振幅を増大させる効果は得られるので、低位相雑音化や低ジッター化を実現することができる。
【０１２１】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１２２】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１２３】
１  発振器、２  発振回路、３  振動子、４  パッケージ、５  蓋、６  外部端子（外部電極）、７  収容室、１０  発振部、１１，１２，１３  ＣＭＯＳインバーター、１４，１５  コンデンサー、２０  帰還部、２２  帰還信号生成部、２３  ＣＭＯＳインバーター、２４  位相シフト部、２４ａ  位相シフト回路、２５−１〜２５−ｎ  ＣＭＯＳインバーター、３０  出力回路、４０  コンデンサー、１０１  ＮＰＮトランジスター、１０２，１０３，１０４，１０５  抵抗、１０６，１０７  コンデンサー、２２１  ＮＰＮトランジスター、２２２，２２３，２２４，２２５  抵抗、２２６  コンデンサー、３００
電子機器、３１０  発振器、３１２  発振回路、３１３  振動子、３２０  ＣＰＵ、３３０  操作部、３４０  ＲＯＭ、３５０  ＲＡＭ、３６０  通信部、３７０  表示部、４００  移動体、４１０  発振器、４２０，４３０，４４０  コントローラー、４５０  バッテリー、４６０  バックアップ用バッテリー
【図１】
2015070399.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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