(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢ上に絶縁膜Ｇ１を介してダミー制御ゲート電極ＣＧ１を形成し、ダミー制御ゲート電極ＣＧ１と隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧを形成する。この際、メモリゲート電極ＭＧの高さは、ダミー制御ゲート電極ＣＧ１の高さよりも低くしておく。それから、ダミー制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧを覆うように絶縁膜ＩＬ３を形成してから、絶縁膜ＩＬ３を研磨してダミー制御ゲート電極ＣＧ１を露出させる。この際、メモリゲート電極ＭＧは露出されない。それから、ダミー制御ゲート電極ＣＧ１を除去してメタルゲート電極に置き換える。【選択図】図２２
2015162621.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１絶縁膜を介して、第１ダミーゲート電極を形成する工程、
（ｃ）前記第１ダミーゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して前記メモリセル用の第１ゲート電極を形成する工程、
（ｄ）前記第１ダミーゲート電極および前記第１ゲート電極を覆うように、第１層間絶縁膜を形成する工程、
（ｅ）前記第１層間絶縁膜を研磨して、前記第１ダミーゲート電極を露出させる工程、
（ｆ）前記（ｅ）工程後、前記第１ダミーゲート電極を除去する工程、
（ｇ）前記（ｆ）工程で前記第１ダミーゲート電極が除去された領域である第１溝内に、前記メモリセル用の第２ゲート電極を形成する工程、
を有し、
前記第２ゲート電極はメタルゲート電極であり、
前記（ｃ）工程で形成された前記第１ゲート電極の高さは、前記第１ダミーゲート電極の高さよりも低く、
前記（ｅ）工程では、前記第１ゲート電極は露出されない、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極は、シリコンからなる、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１ダミーゲート電極は、シリコンからなる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記第１ゲート電極は、前記第２絶縁膜を介して前記第１ダミーゲート電極と隣り合う、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１溝に、高誘電率絶縁膜を介して第１導電膜を埋め込むことで、前記第２ゲート電極を形成する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板上に、前記第１絶縁膜を介して、前記第１ダミーゲート電極と前記第１ダミーゲート電極上の第１キャップ絶縁膜とを有する第１積層体が形成され、
前記（ｄ）工程では、前記第１積層体および前記第１ゲート電極を覆うように、前記第１層間絶縁膜を形成し、
前記（ｅ）工程では、前記第１層間絶縁膜および前記第１キャップ絶縁膜を研磨して、前記第１ダミーゲート電極を露出させる、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板上に、前記第１ダミーゲート電極を覆うように、前記第２絶縁膜を形成する工程、
（ｃ２）前記第２絶縁膜上に、前記第１ゲート電極用の第１シリコン膜を形成する工程、
（ｃ３）前記第１シリコン膜をエッチバックすることにより、前記第１ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｃ４）前記第１ダミーゲート電極および前記第１ゲート電極の側壁上に第１側壁絶縁膜を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｃ４）工程後で、前記（ｄ）工程前に、
（ｃ５）イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｃ４）工程前に、
（ｃ６）イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第２半導体領域を形成する工程、
を更に有し、
前記第１半導体領域は、前記第２半導体領域よりも高不純物濃度である、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記第１ダミーゲート電極の、後で前記第１ゲート電極が形成される側の側壁上に、第２側壁絶縁膜を形成する工程、
（ｂ２）前記（ｂ１）工程後、前記第２側壁絶縁膜をイオン注入阻止マスクとして用いて、イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第３半導体領域を形成する工程、
（ｂ３）前記（ｂ２）工程後、前記第２側壁絶縁膜を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ１）工程で形成された前記第２側壁絶縁膜の高さは、前記（ｃ）工程で形成された前記第１ゲート電極の高さよりも高い、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｃ７）前記半導体基板上に、第３絶縁膜を介して第２ダミーゲート電極を形成する工程、
を更に有し、
前記（ｄ）工程では、前記第１ダミーゲート電極、前記第２ダミーゲート電極および前記第１ゲート電極を覆うように、前記第１層間絶縁膜を形成し、
前記（ｅ）工程では、前記第１層間絶縁膜を研磨して、前記第１ダミーゲート電極および前記第２ダミーゲート電極を露出させ、
前記（ｆ）工程では、前記第１ダミーゲート電極および前記第２ダミーゲート電極を除去し、
前記（ｇ）工程では、前記第１溝内に前記第２ゲート電極を形成し、前記（ｆ）工程で前記第２ダミーゲート電極が除去された領域である第２溝内に、前記メモリセル以外のＭＩＳＦＥＴ用の第３ゲート電極を形成する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第２ゲート電極および前記第３ゲート電極は、それぞれメタルゲート電極である、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第１ダミーゲート電極と前記第２ダミーゲート電極とは、同じシリコン膜により形成される、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｃ７）工程では、前記半導体基板上に、前記第３絶縁膜を介して前記第２ダミーゲート電極を形成し、第４絶縁膜を介して前記メモリセル以外のＭＩＳＦＥＴ用の第４ゲート電極を形成し、
前記第１ダミーゲート電極と前記第２ダミーゲート電極と前記第４ゲート電極とは、同じシリコン膜により形成され、
前記（ｄ）工程では、前記第１ダミーゲート電極、前記第１ゲート電極、前記第２ダミーゲート電極および前記第４ゲート電極を覆うように、前記第１層間絶縁膜を形成し、
前記（ｅ）工程では、前記第１層間絶縁膜を研磨して、前記第１ダミーゲート電極、前記第２ダミーゲート電極および前記第４ゲート電極を露出させ、
前記（ｆ）工程では、前記第４ゲート電極は除去しない、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｃ８）前記第１ダミーゲート電極、前記第１ゲート電極、前記第２ダミーゲート電極および前記第４ゲート電極の側壁上に、それぞれ第１側壁絶縁膜を形成する工程、
を更に有し、
前記第４ゲート電極の側壁上に形成された前記第１側壁絶縁膜の厚みは、前記第１ダミーゲート電極、前記第１ゲート電極および前記第２ダミーゲート電極の側壁上にそれぞれ形成された前記第１側壁絶縁膜の厚みよりも大きい、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板上に、前記第１絶縁膜を介して前記第１ダミーゲート電極と前記第１ダミーゲート電極上の第１キャップ絶縁膜とを有する第１積層体が形成され、
前記（ｃ７）工程では、前記半導体基板上に、前記第３絶縁膜を介して前記第２ダミーゲート電極と前記第２ダミーゲート電極上の第２キャップ絶縁膜とを有する第２積層体が形成され、前記第４絶縁膜を介して前記第４ゲート電極と前記第４ゲート電極上の第３キャップ絶縁膜とを有する第３積層体が形成され、
前記（ｄ）工程では、前記第１ゲート電極、前記第１積層体、前記第２積層体および前記第３積層体を覆うように、前記第１層間絶縁膜を形成し、
前記（ｅ）工程では、前記第１層間絶縁膜、前記第１キャップ絶縁膜、前記第２キャップ絶縁膜および前記第３キャップ絶縁膜を研磨して、前記第１ダミーゲート電極、前記第２ダミーゲート電極および前記第４ゲート電極を露出させ、
前記（ｃ８）工程で前記第４ゲート電極の側壁上に形成された前記第１側壁絶縁膜の厚みよりも、前記（ｂ）工程で形成された前記第１積層体の高さの方が大きい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００７−２８１０９２号公報（特許文献１）および特開２０１１−４９２８２号公報（特許文献２）には、不揮発性半導体記憶装置に関する技術が記載されている。また、特開２００６−０４９７８１号公報（特許文献３）、特開平１１−１２６９００号公報（特許文献４）および特表２００９−５００８２３号公報（特許文献５）には、ゲート電極の側壁上にサイドウォールスペーサを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２８１０９２号公報
【特許文献２】特開２０１１−４９２８２号公報
【特許文献３】特開２００６−０４９７８１号公報
【特許文献４】特開平１１−１２６９００号公報
【特許文献５】特表２００９−５００８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくはその両方を実現することが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体基板上に第１絶縁膜を介して第１ダミーゲート電極を形成し、前記第１ダミーゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介してメモリセル用の第１ゲート電極を形成する。この際、前記第１ゲート電極の高さは、前記第１ダミーゲート電極の高さよりも低くしておく。それから、前記第１ダミーゲート電極および前記第１ゲート電極を覆うように第１層間絶縁膜を形成してから、前記第１層間絶縁膜を研磨して前記第１ダミーゲート電極を露出させる。この際、前記第１ゲート電極は露出されない。それから、前記第１ダミーゲート電極を除去してメタルゲート電極に置き換える。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。若しくはその両方を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８の部分拡大断面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３の部分拡大断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】一実施の形態の半導体装置の要部断面図である。
【図３４】メモリセルの等価回路図である。
【図３５】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３６】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】他の実施の形態の課題を説明するための説明図である。
【図５２】他の実施の形態の課題を説明するための説明図である。
【図５３】他の実施の形態の課題を説明するための説明図である。
【図５４】他の実施の形態の課題を説明するための説明図である。
【図５５】他の実施の形態の課題を説明するための説明図である。
【図５６】他の実施の形態の課題を説明するための説明図である。
【図５７】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図５８】図５７に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５８に続く半導体装置の製造工程中の要部断面図である。
【図６０】図５９に続く半導体装置の製造工程中の要部断面図である。
【図６１】図６０に続く半導体装置の製造工程中の要部断面図である。
【図６２】図６１に続く半導体装置の製造工程中の要部断面図である。
【図６３】図６２に続く半導体装置の製造工程中の要部断面図である。
【図６４】図６３に続く半導体装置の製造工程中の要部断面図である。
【図６５】図６４に続く半導体装置の製造工程中の要部断面図である。
【図６６】図６５に続く半導体装置の製造工程中の要部断面図である。
【図６７】図６６に続く半導体装置の製造工程中の要部断面図である。
【図６８】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図６９】図６８に続く半導体装置の製造工程中の要部断面図である。
【図７０】図６９に続く半導体装置の製造工程中の要部断面図である。
【図７１】図７０に続く半導体装置の製造工程中の要部断面図である。
【図７２】図７１に続く半導体装置の製造工程中の要部断面図である。
【図７３】図７２に続く半導体装置の製造工程中の要部断面図である。
【図７４】図７３に続く半導体装置の製造工程中の要部断面図である。
【図７５】図７４に続く半導体装置の製造工程中の要部断面図である。
【図７６】図７５に続く半導体装置の製造工程中の要部断面図である。
【図７７】図７６に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１４】
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
【００１５】
図１〜図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図４〜図８、図１０〜図１３および図１５〜図３２の断面図には、メモリセル領域ＲＧ１および周辺回路領域ＲＧ２の要部断面図が示されており、メモリセル領域ＲＧ１に不揮発性メモリのメモリセルが、周辺回路領域ＲＧ２にＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図９および図１４は、メモリセル領域ＲＧ１の一部が拡大して示されており、図９は図８と同じ工程段階に対応し、図１４は図１３と同じ工程段階に対応している。このため、図９は、図８の一部を拡大した部分拡大断面図であり、図１４は、図１３の一部を拡大した部分拡大断面図である。
【００１６】
ここで、メモリセル領域ＲＧ１は、半導体基板ＳＢ（の主面）において、不揮発性メモリのメモリセルが形成される予定の領域である。また、周辺回路領域ＲＧ２は、半導体基板ＳＢ（の主面）において、周辺回路が形成される予定の領域である。メモリセル領域ＲＧ１と周辺回路領域ＲＧ２とは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域ＲＧ１と周辺回路領域ＲＧ２とは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。なお、メモリセル領域ＲＧ１と周辺回路領域ＲＧ２とは隣り合っていなくともよいが、理解を簡単にするために、図４〜図８、図１０〜図１３、図１５〜図３２の断面図においては、メモリセル領域ＲＧ１の隣に周辺回路領域ＲＧ２を図示している。
【００１７】
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域ＲＧ２に形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
【００１８】
また、本実施の形態においては、メモリセル領域ＲＧ１にｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域ＲＧ１に形成することもできる。同様に、本実施の形態においては、周辺回路領域ＲＧ２にｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域ＲＧ２に形成することもできる。また、周辺回路領域ＲＧ２に、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
【００１９】
また、本実施の形態では、周辺回路領域ＲＧ２には、メタルゲート型ＭＩＳＦＥＴと、シリコンゲート型ＭＩＳＦＥＴとが形成される。ここで、メタルゲート型ＭＩＳＦＥＴとは、メタルゲート電極（金属ゲート電極）をゲート電極として備えるＭＩＳＦＥＴのことであり、シリコンゲート型ＭＩＳＦＥＴとは、シリコンゲート電極（シリコンからなるゲート電極）をゲート電極として備えるＭＩＳＦＥＴのことである。このため、周辺回路領域ＲＧ２は、メタルゲート型ＭＩＳＦＥＴが形成される予定の領域であるメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａと、シリコンゲート型ＭＩＳＦＥＴが形成される予定の領域であるシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂとを有している。
【００２０】
メタルゲート型ＭＩＳＦＥＴを主に用いて周辺回路を形成することにより、半導体装置の性能を向上させることができるとともに、入出力回路で用いられるＭＩＳＦＥＴなどのように、動作電圧が高く、高い信頼性が要求されるＭＩＳＦＥＴには、シリコンゲート型ＭＩＳＦＥＴを用いることにより、半導体装置の信頼性も向上させることができる。このため、周辺回路領域ＲＧ２が、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａとシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂとを有することにより、半導体装置の総合的な性能と信頼性とを向上させることができる。
【００２１】
このため、例えば、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されるＭＩＳＦＥＴの動作電圧は、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されるＭＩＳＦＥＴの動作電圧よりも高く、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されるＭＩＳＦＥＴの耐圧は、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されるＭＩＳＦＥＴの耐圧よりも高い。
【００２２】
半導体装置を製造するには、図４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
【００２３】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
【００２４】
次に、図５に示されるように、半導体基板ＳＢのメモリセル領域ＲＧ１にｐ型ウエルＰＷ１を、周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにｐ型ウエルＰＷ２を、周辺回路領域ＲＧ２のシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにｐ型ウエルＰＷ３を形成する（図１のステップＳ３）。
【００２５】
ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とｐ型ウエルＰＷ３とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
【００２６】
次に、メモリセル領域ＲＧ１に後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域ＲＧ１のｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに後で形成されるＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。また、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに後で形成されるＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのｐ型ウエルＰＷ３の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００２７】
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面）に、ゲート絶縁膜用の絶縁膜Ｇ１，Ｇ２，Ｇ３を形成する（図１のステップＳ４）。絶縁膜Ｇ１は、メモリセル領域ＲＧ１における半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）に形成される。絶縁膜Ｇ２は、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）に形成される。絶縁膜Ｇ３は、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の上面）に形成される。絶縁膜Ｇ１，Ｇ２，Ｇ３としては、例えば酸化シリコン膜を用いることができるが、酸窒化シリコン膜を用いることも可能である。絶縁膜Ｇ１と絶縁膜Ｇ２と絶縁膜Ｇ３とは、同じ工程で形成することも、異なる工程で形成することもできる。
【００２８】
絶縁膜Ｇ３の厚みは、絶縁膜Ｇ１，Ｇ２の各厚みよりも厚くすることもでき、これにより、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されるＭＩＳＦＥＴについて、ゲート絶縁膜の厚みを厚くして、耐圧を高めることができる。
【００２９】
絶縁膜Ｇ３の厚みを、絶縁膜Ｇ１，Ｇ２の各厚みよりも厚くする場合の絶縁膜Ｇ１，Ｇ２，Ｇ３の形成工程の一例について、説明する。まず、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化（洗浄）した後、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面も含む）に、酸化シリコン膜などからなる絶縁膜（絶縁膜Ｇ３用の絶縁膜と称する）を形成する。この絶縁膜Ｇ３用の絶縁膜は、例えば、熱酸化処理により形成することができるが、熱酸化膜形成後に熱酸化膜上にＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）を更に堆積して、絶縁膜Ｇ３用の絶縁膜を形成することもできる。それから、フォトリソグラフィ法を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜Ｇ３用の絶縁膜をエッチングすることにより、メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおける絶縁膜Ｇ３用の絶縁膜を除去し、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおける絶縁膜Ｇ３用の絶縁膜を残す。それから、半導体基板ＳＢの熱酸化処理を行うことにより、半導体基板ＳＢの主面上に酸化シリコン膜を形成する。これにより、メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａの半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ１，ＰＷ２上）に酸化シリコン膜（熱酸化膜）からなる絶縁膜Ｇ１，Ｇ２が形成されるとともに、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおける絶縁膜Ｇ３用の絶縁膜が厚くなり、絶縁膜Ｇ３となり、図５の構造が得られる。これにより、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されている絶縁膜Ｇ３の厚みは、メモリセル領域ＲＧ１に形成されている絶縁膜Ｇ１の厚みよりも厚く、かつ、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されている絶縁膜Ｇ２の厚みよりも厚い状態になる。
【００３０】
このようにして、ステップＳ４の絶縁膜Ｇ１，Ｇ２，Ｇ３形成工程が行われる。これにより、メモリセル領域ＲＧ１における半導体基板ＳＢの表面に絶縁膜Ｇ１が形成され、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおける半導体基板ＳＢの表面に絶縁膜Ｇ２が形成され、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおける半導体基板ＳＢの表面に絶縁膜Ｇ３が形成された状態が得られる。
【００３１】
なお、図５では、便宜上、絶縁膜Ｇ１，Ｇ２，Ｇ３が素子分離領域ＳＴ上にも形成されているように描かれているが、絶縁膜Ｇ１，Ｇ２，Ｇ３を熱酸化法により形成した場合には、実際には、素子分離領域ＳＴ上には絶縁膜Ｇ１，Ｇ２，Ｇ３は形成されない。
【００３２】
次に、図６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリセル領域ＲＧ１の絶縁膜Ｇ１上とメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａの絶縁膜Ｇ２上とシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂの絶縁膜Ｇ３上とに、シリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
【００３３】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。
【００３４】
なお、シリコン膜ＰＳ１を用いてメモリセル領域ＲＧ１に形成される後述のダミー制御ゲート電極ＣＧ１と、シリコン膜ＰＳ１を用いてメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成される後述のダミーゲート電極ＧＥ１とは、後述のステップＳ２１で除去される。このため、メモリセル領域ＲＧ１とメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのシリコン膜ＰＳ１については、抵抗低減を考慮して不純物を導入する必要はないが、後述のステップＳ２１でのエッチングを考慮すると、不純物を導入しておくことが好ましい。すなわち、ｎ型のシリコン膜はエッチングで除去しやすいため、メモリセル領域ＲＧ１とメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのシリコン膜ＰＳ１をｎ型のシリコン膜（ｎ型不純物を導入したシリコン膜）にしておけば、後述のステップＳ２１で、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を除去しやすくなる。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。
【００３５】
一方、シリコン膜ＰＳ１を用いてシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成される後述のゲート電極ＧＥ２は、周辺回路のＭＩＳＦＥＴのゲート電極として用いられる。このため、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのシリコン膜ＰＳ１については、抵抗低減を考慮して不純物を導入することが好ましい。すなわち、後述のゲート電極ＧＥ２の抵抗を低減するために、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのシリコン膜ＰＳ１は、不純物を導入したシリコン膜（ドープトポリシリコン膜）とすることが好ましく、ここではｎ型のシリコン膜（ｎ型不純物を導入したシリコン膜）にしておく。従って、シリコン膜ＰＳ１は、メモリセル領域ＲＧ１と周辺回路領域ＲＧ２ともに、ｎ型のシリコン膜（ｎ型不純物を導入したシリコン膜）とすることができる。
【００３６】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図１のステップＳ６）。
【００３７】
絶縁膜ＩＬ１は、後述のキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３を形成するための絶縁膜である。絶縁膜ＩＬ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の堆積膜厚は、例えば２０〜５０ｎｍ程度とすることができる。ステップＳ５，Ｓ６を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦが形成された状態になる。ここで、積層膜ＬＦは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１とからなる。
【００３８】
次に、積層膜ＬＦを、すなわち絶縁膜ＩＬ１およびシリコン膜ＰＳ１を、フォトリソグラフィ技術およびエッチング技術によりパターニングして、ダミー制御ゲート電極ＣＧ１とダミー制御ゲート電極ＣＧ１上のキャップ絶縁膜ＣＰ１とを有する積層体（積層構造体）ＬＭ１をメモリセル領域ＲＧ１に形成する（図１のステップＳ７）。
【００３９】
ステップＳ７は、例えば次のようにして行うことができる。すなわち、まず、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域ＲＧ１におけるダミー制御ゲート電極ＣＧ１形成予定領域と、周辺回路領域ＲＧ２全体とに形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域ＲＧ１におけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦをエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、図７に示されるように、パターニングされたシリコン膜ＰＳ１からなるダミー制御ゲート電極ＣＧ１と、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
【００４０】
また、他の形態として、積層体ＬＭ１を次のようにして形成することもできる。まず、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）してパターニングすることで、メモリセル領域ＲＧ１に、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１を形成する。それから、このフォトレジストパターンを除去してから、キャップ絶縁膜ＣＰ１を含む絶縁膜ＩＬ１をエッチングマスク（ハードマスク）として用いてシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。これにより、パターニングされたシリコン膜ＰＳ１からなるダミー制御ゲート電極ＣＧ１と、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
【００４１】
積層体ＬＭ１は、ダミー制御ゲート電極ＣＧ１とダミー制御ゲート電極ＣＧ１上のキャップ絶縁膜ＣＰ１とからなり、メモリセル領域ＲＧ１の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜Ｇ１を介して形成される。従って、ダミー制御ゲート電極ＣＧ１は、メモリセル領域ＲＧ１の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜Ｇ１を介して形成される。ダミー制御ゲート電極ＣＧ１とキャップ絶縁膜ＣＰ１とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
【００４２】
なお、ダミー制御ゲート電極ＣＧ１は、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。また、ダミー制御ゲート電極ＣＧ１は、後で除去されて後述の制御ゲート電極ＣＧ２に置き換えられるため、リプレイスメントゲート電極（Replacement Gate Electrode）または置換用ゲート電極とみなすこともできる。
【００４３】
また、積層体ＬＭ１を形成するのに用いた上記フォトレジストパターンは、メモリセル領域ＲＧ１においては、ダミー制御ゲート電極ＣＧ１形成予定領域に選択的に形成される。このため、ステップＳ７を行うと、メモリセル領域ＲＧ１においては、積層体ＬＭ１となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、積層体ＬＭ１を形成するのに用いた上記フォトレジストパターンは、周辺回路領域ＲＧ２においては、周辺回路領域ＲＧ２全体に形成される。このため、ステップＳ７を行っても、周辺回路領域ＲＧ２においては、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦは、除去されずに、従ってパターニングされずに、そのまま残存する。周辺回路領域ＲＧ２に残存する積層膜ＬＦを、符号ＬＦ１を付して積層膜ＬＦ１と称することとする。
【００４４】
積層膜ＬＦ１の側面（端部）は、素子分離領域ＳＴ上に位置していることが好ましい。これにより、周辺回路領域ＲＧ２の活性領域（素子分離領域ＳＴで規定された活性領域）は、積層膜ＬＦ１で覆われることになる。こうすることで、周辺回路領域ＲＧ２の半導体基板ＳＢの基板領域（Ｓｉ基板領域）が不要なエッチングを受けるのを防止することができる。
【００４５】
メモリセル領域ＲＧ１において、パターニングされたシリコン膜ＰＳ１からなるダミー制御ゲート電極ＣＧ１が形成されるが、メモリセル領域ＲＧ１において、シリコン膜ＰＳ１からなるダミー制御ゲート電極ＣＧ１は、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜Ｇ１を介して形成された状態となっている。メモリセル領域ＲＧ１において、積層体ＬＭ１で覆われた部分以外の絶縁膜Ｇ１は、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００４６】
このように、ステップＳ４，Ｓ５，Ｓ６，Ｓ７により、半導体基板ＳＢ上に、絶縁膜Ｇ１を介して、ダミー制御ゲート電極ＣＧ１とダミー制御ゲート電極ＣＧ１上のキャップ絶縁膜ＣＰ１とを有する積層体ＬＭ１が形成される。
【００４７】
次に、メモリセル領域ＲＧ１に後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域ＲＧ１のｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００４８】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図８および図９に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭ１の表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ８）。
【００４９】
周辺回路領域ＲＧ２では、積層膜ＬＦ１が残存しているので、この積層膜ＬＦ１の表面（上面および側面）上にも絶縁膜ＭＺが形成され得る。このため、ステップＳ８において、絶縁膜ＭＺは、半導体基板ＳＢ上に、メモリセル領域ＲＧ１の積層体ＬＭ１および周辺回路領域ＲＧ２の積層膜ＬＦ１を覆うように形成される。
【００５０】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００５１】
なお、図面を見やすくするために、図８では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図９に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる。
【００５２】
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
【００５３】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
【００５４】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
【００５５】
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【００５６】
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
【００５７】
次に、図１０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域ＲＧ１においては積層体ＬＭ１を覆うように、周辺回路領域ＲＧ２においては積層膜ＬＦ１を覆うように、シリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ９）。
【００５８】
シリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば４０〜６０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。また、シリコン膜ＰＳ２は、ｎ型またはｐ型の不純物を導入する（すなわちドープトポリシリコン膜とする）こともできるが、不純物を導入しないノンドープ（アンドープ）のシリコン膜（ポリシリコン膜）とすることが、より好ましい。
【００５９】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図１のステップＳ１０）。
【００６０】
ステップＳ１０のエッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、積層体ＬＭ１の両方の側壁上に、従って、ダミー制御ゲート電極ＣＧ１の両方の側壁上に、絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１１に示されるように、メモリセル領域ＲＧ１において、積層体ＬＭ１の両方の側壁（従ってダミー制御ゲート電極ＣＧ１の両方の側壁）のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成される。また、メモリセル領域ＲＧ１において、積層体ＬＭ１の両方の側壁（従ってダミー制御ゲート電極ＣＧ１の両方の側壁）のうち、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣り合うように形成される。積層体ＬＭ１は、ダミー制御ゲート電極ＣＧ１とダミー制御ゲート電極ＣＧ１上のキャップ絶縁膜ＣＰ１とからなるため、メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介してダミー制御ゲート電極ＣＧ１と隣り合うように形成されることになる。
【００６１】
メモリゲート電極ＭＧは、メモリセル用のゲート電極であり、より特定的には、メモリセルのメモリトランジスタ用のゲート電極である。
【００６２】
シリコンスペーサＳＰは、シリコンからなるサイドウォールスペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、積層体ＬＭ１（ダミー制御ゲート電極ＣＧ１）の互いに反対側となる側壁上に形成されており、積層体ＬＭ１（ダミー制御ゲート電極ＣＧ１）を挟んでほぼ対称な構造を有している。また、周辺回路領域ＲＧ２に残存させている積層膜ＬＦ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され得る。
【００６３】
ステップＳ１０のエッチバック工程を行うことにより、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。ステップＳ１０で形成されたメモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧとダミー制御ゲート電極ＣＧ１との間には絶縁膜ＭＺが介在している。メモリセル領域ＲＧ１におけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ９で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート長（メモリゲート電極ＭＧのゲート長）を調整することができる。
【００６４】
本実施の形態では、ステップＳ１０でシリコン膜ＰＳ２をエッチバックすることにより、メモリゲート電極ＭＧおよびシリコンスペーサＳＰが形成されるが、積層体ＬＭ１（ダミー制御ゲート電極ＣＧ１）の両側壁上に形成されたメモリゲート電極ＭＧおよびシリコンスペーサＳＰのそれぞれの高さが、ダミー制御ゲート電極ＣＧ１の高さよりも低くなるようにしている。すなわち、ステップＳ１０のシリコン膜ＰＳ２のエッチバック工程が終了した段階で、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの高さが、ダミー制御ゲート電極ＣＧ１の高さよりも低くなるように、ステップＳ１０のシリコン膜ＰＳ２のエッチバック工程を行う。つまり、ステップＳ１０でシリコン膜ＰＳ２をエッチバックする際には、エッチング時間を制御して、シリコン膜ＰＳ２の堆積膜厚よりも過剰にシリコン膜ＰＳ２を異方性エッチングすることで、ダミー制御ゲート電極ＣＧ１の上面よりも、シリコンスペーサＳＰおよびメモリゲート電極ＭＧの上面が低くなるようにする。なお、シリコンスペーサＳＰは後で除去するため、メモリゲート電極ＭＧの高さがダミー制御ゲート電極ＣＧ１の高さよりも低くなるように、ステップＳ１０のシリコン膜ＰＳ２のエッチバック工程を行うことが重要である。
【００６５】
つまり、ステップＳ１０では、ダミー制御ゲート電極ＣＧ１の高さｈ１よりも、メモリゲート電極ＭＧの高さｈ２が低くなるまで（すなわちｈ１＞ｈ２となるまで）、シリコン膜ＰＳ２のエッチバック（エッチング）を行う。このため、ステップＳ１０でシリコン膜ＰＳ２をエッチバックした後には、ダミー制御ゲート電極ＣＧ１の高さｈ１よりも、残存するシリコン膜ＰＳ２からなるメモリゲート電極ＭＧの高さｈ２が低くなる（すなわちｈ１＞ｈ２となる）。
【００６６】
ここで、メモリゲート電極ＭＧの高さ（ｈ２）が、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低いことは、メモリゲート電極ＭＧの最頂部（最上部）の高さ位置が、ダミー制御ゲート電極ＣＧ１の上面の高さ位置よりも低いことを意味する。また、シリコンスペーサＳＰの高さが、ダミー制御ゲート電極ＣＧ１の高さよりも低いことは、シリコンスペーサＳＰの最頂部（最上部）の高さ位置が、ダミー制御ゲート電極ＣＧ１の上面の高さ位置よりも低いことを意味する。
【００６７】
なお、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。このため、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）は、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１表面）から、ダミー制御ゲート電極ＣＧ１の上面までの距離（高さ）に対応する。また、メモリゲート電極ＭＧの高さ（ｈ２）は、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１表面）から、メモリゲート電極ＭＧの最上部（頂部）までの距離（高さ）に対応する。また、シリコンスペーサＳＰの高さは、メモリゲート電極ＭＧの高さと実質的に同じである。
【００６８】
メモリゲート電極ＭＧの高さ（ｈ２）を、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くするのは、後述のステップＳ２０で、ダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないようにするためである。ダミー制御ゲート電極ＣＧ１の高さｈ１とメモリゲート電極ＭＧの高さｈ２の差Δｈ（ここでΔｈ＝ｈ１−ｈ２）は、３０ｎｍ以上である（すなわちΔｈ≧３０ｎｍである）ことが好ましい。これにより、後述のステップＳ２０で、ダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないことを、より容易かつ的確に実現することができるようになる。
【００６９】
このように、本実施の形態では、ステップＳ１０において、積層体ＬＭ１の側壁上に絶縁膜ＭＺを介して残存するシリコン膜ＰＳ２の高さが、ダミー制御ゲート電極ＣＧ１の高さｈ１よりも低くなるまで、シリコン膜ＰＳ２をエッチバックすることで、ダミー制御ゲート電極ＣＧ１の高さｈ１よりも低い高さｈ２を有するメモリゲート電極ＭＧを形成する。
【００７０】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図２のステップＳ１１）。その後、そのフォトレジストパターンを除去する。ステップＳ１１のエッチング工程により、図１２に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【００７１】
次に、図１３および図１４に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１２）。この際、メモリセル領域ＲＧ１において、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１（ダミー制御ゲート電極ＣＧ１）間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１３および図１４からも分かるように、メモリセル領域ＲＧ１において、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧとダミー制御ゲート電極ＣＧ１との間の領域との、両領域にわたって絶縁膜ＭＺが連続的に延在している。
【００７２】
このようにして、ステップＳ８〜Ｓ１２により、ダミー制御ゲート電極ＣＧ１と隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧが形成される。より特定的には、ダミー制御ゲート電極ＣＧ１と絶縁膜ＭＺを介して隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧが形成される。
【００７３】
次に、周辺回路領域ＲＧ２の積層膜ＬＦ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、図１５に示されるように、ダミーゲート電極ＧＥ１とダミーゲート電極ＧＥ１上のキャップ絶縁膜ＣＰ２とを有する積層体（積層構造体）ＬＭ２と、ゲート電極ＧＥ２とゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ３とを有する積層体（積層構造体）ＬＭ３とを、周辺回路領域ＲＧ２に形成する（図２のステップＳ１３）。なお、積層体ＬＭ２は、周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成され、積層体ＬＭ３は、周辺回路領域ＲＧ２のシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成される。
【００７４】
ステップＳ１３のパターニング工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面上に、フォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域ＲＧ１全体と、周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおけるダミーゲート電極ＧＥ１形成予定領域と、周辺回路領域ＲＧ２のシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおけるゲート電極ＧＥ２形成予定領域とに形成される。このため、メモリゲート電極ＭＧおよび積層体ＬＭ１は、このフォトレジストパターンで覆われることになる。それから、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域ＲＧ２におけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦ１をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、図１５に示されるように、パターニングされたシリコン膜ＰＳ１からなるダミーゲート電極ＧＥ１と、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ２との積層体ＬＭ２が、周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成される。また、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＧＥ２と、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ３との積層体ＬＭ３が、周辺回路領域ＲＧ２のシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成される。
【００７５】
積層体ＬＭ２は、ダミーゲート電極ＧＥ１とダミーゲート電極ＧＥ１上のキャップ絶縁膜ＣＰ２とからなり、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜Ｇ２を介して形成される。ダミーゲート電極ＧＥ１とキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。また、積層体ＬＭ３は、ゲート電極ＧＥ２とゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ３とからなり、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜Ｇ３を介して形成される。ゲート電極ＧＥ２とキャップ絶縁膜ＣＰ３とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
【００７６】
なお、ダミーゲート電極ＧＥ１は、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。また、ダミーゲート電極ＧＥ１は、後で除去されて後述のゲート電極ＧＥ３に置き換えられるため、リプレイスメントゲート電極または置換用ゲート電極とみなすこともできる。一方、ゲート電極ＧＥ２は、ＭＩＳＦＥＴのゲート電極として機能し、ゲート電極ＧＥ２の下の絶縁膜Ｇ３は、ＭＩＳＦＥＴのゲート絶縁膜として機能する。すなわち、ゲート電極ＧＥ２は、周辺回路のＭＩＳＦＥＴ用（すなわちメモリセル以外のＭＩＳＦＥＴ用）のゲート電極である。
【００７７】
ステップＳ１３のパターニング工程で用いる上記フォトレジストパターンは、周辺回路領域ＲＧ２においては、ダミーゲート電極ＧＥ１形成予定領域とゲート電極ＧＥ２形成予定領域とに選択的に形成される。このため、ステップＳ１３を行うと、周辺回路領域ＲＧ２においては、積層体ＬＭ２，ＬＭ３となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、ステップＳ１３のパターニング工程で用いる上記フォトレジストパターンは、メモリセル領域ＲＧ１においては、メモリセル領域ＲＧ１全体に形成される。このため、ステップＳ１３のパターニング工程を行っても、メモリセル領域ＲＧ１においては、積層体ＬＭ１およびメモリゲート電極ＭＧは、除去されずに、そのまま残存する。
【００７８】
周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおいて、積層体ＬＭ２で覆われた部分以外の絶縁膜Ｇ２は、ステップＳ１３のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。同様に、周辺回路領域ＲＧ２のシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおいて、積層体ＬＭ３で覆われた部分以外の絶縁膜Ｇ３は、ステップＳ１３のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００７９】
このようにして、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜Ｇ２を介して、ダミーゲート電極ＧＥ１とダミーゲート電極ＧＥ１上のキャップ絶縁膜ＣＰ２とを有する積層体ＬＭ２が形成される。すなわち、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおいて、半導体基板ＳＢ上に絶縁膜Ｇ２を介してダミーゲート電極ＧＥ１が形成され、ダミーゲート電極ＧＥ１上にはキャップ絶縁膜ＣＰ２が形成された状態となっている。また、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に、絶縁膜Ｇ３を介して、ゲート電極ＧＥ２とゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ３とを有する積層体ＬＭ３が形成され、ゲート電極ＧＥ２上にはキャップ絶縁膜ＣＰ３が形成された状態となっている。
【００８０】
次に、図１６に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４を、イオン注入法などを用いて形成する（図２のステップＳ１４）。
【００８１】
ステップＳ１４において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２および積層体ＬＭ３をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域ＲＧ１において、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介してダミー制御ゲート電極ＣＧ１に隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域ＲＧ１において、積層体ＬＭ１がマスク（イオン注入阻止マスク）として機能することにより、ダミー制御ゲート電極ＣＧ１の側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおいて、積層体ＬＭ２がマスク（イオン注入阻止マスク）として機能することにより、ダミーゲート電極ＧＥ１の両側壁に自己整合して形成される。また、ｎ−型半導体領域ＥＸ４は、周辺回路領域ＲＧ２のシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおいて、積層体ＬＭ３がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ２の両側壁に自己整合して形成される。
【００８２】
ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域ＲＧ１に形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。また、ｎ−型半導体領域ＥＸ３はメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。また、ｎ−型半導体領域ＥＸ４はシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とｎ−型半導体領域ＥＸ４とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００８３】
また、ステップＳ１３で積層体ＬＭ２，ＬＭ３を形成した後で、ステップＳ１４でｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４を形成する前に、半導体基板ＳＢ上に、積層体ＬＭ２，ＬＭ３、メモリゲート電極ＭＧおよび積層体ＬＭ１を覆うように、窒化シリコン膜などからなる絶縁膜（図示せず）を形成してから、ステップＳ１４のイオン注入を行うこともできる。この場合、その絶縁膜は、オフセットスペーサとして機能することができ、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２および積層体ＬＭ３とともに、イオン注入時のマスク（イオン注入阻止マスク）として機能することができる。
【００８４】
次に、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣り合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、積層体ＬＭ３の側壁上とに、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１５）。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
【００８５】
ステップＳ１５のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、まず、図１７に示されるように、半導体基板ＳＢの主面全面上に絶縁膜ＩＬ２を形成（堆積）する。絶縁膜ＩＬ２は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、積層体ＬＭ１、積層体ＬＭ２および積層体ＬＭ３を覆うように形成される。それから、この絶縁膜ＩＬ２を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図１８に示されるように、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣り合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、積層体ＬＭ３の側壁上とに、選択的にこの絶縁膜ＩＬ２が残存して、サイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、積層体ＬＭ２の両側壁上と、積層体ＬＭ３の両側壁上と、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上とに、形成される。
【００８６】
本実施の形態では、メモリゲート電極ＭＧの高さを、ダミー制御ゲート電極ＣＧ１の高さよりも低くしている。このため、メモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷが形成される場合と、メモリゲート電極ＭＧ上にはサイドウォールスペーサＳＷが形成されない場合とがあり得るが、図１８には、メモリゲート電極ＭＧ上にはサイドウォールスペーサＳＷが形成されない場合が示されている。このため、図１８の場合は、メモリゲート電極ＭＧの側壁はサイドウォールスペーサＳＷで覆われているが、メモリゲート電極ＭＧの上面はサイドウォールスペーサＳＷで覆われていない。なお、メモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷが形成される場合は、後述の実施の形態３に対応している。
【００８７】
次に、図１９に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を、イオン注入法などを用いて形成する（図２のステップＳ１６）。
【００８８】
ステップＳ１６において、ｎ型不純物（例えばヒ素又はリン等）を、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、積層体ＬＭ３およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域ＲＧ１において、メモリゲート電極ＭＧとメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域ＲＧ１において、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおいて、積層体ＬＭ２とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ２の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ４は、周辺回路領域ＲＧ２のシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおいて、積層体ＬＭ３とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ３の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３とｎ＋型半導体領域ＳＤ４は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入で形成し、ｎ＋型半導体領域ＳＤ３とｎ＋型半導体領域ＳＤ４とを他のイオン注入で形成することもできる。
【００８９】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ４とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ４とにより、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。また、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ４は、ｎ−型半導体領域ＥＸ４よりも不純物濃度が高くかつ接合深さが深い。
【００９０】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ１７）。
【００９１】
このようにして、メモリセル領域ＲＧ１に、不揮発性メモリのメモリセルのメモリゲート電極ＭＧとソース・ドレイン領域とが形成されたが、ダミー制御ゲート電極ＣＧ１は、ダミーの制御ゲート電極であるため、最終的に使用する制御ゲート電極（後述の制御ゲート電極ＣＧ２）は、まだ形成されていない。また、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに、ＭＩＳＦＥＴのソース・ドレイン領域は形成されたが、最終的に使用するゲート電極（後述のゲート電極ＧＥ３）は、まだ形成されていない。一方、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂには、ＭＩＳＦＥＴのゲート電極ＧＥ２とソース・ドレイン領域とが形成されている。
【００９２】
次に、金属シリサイド層ＳＬを形成する（図２のステップＳ１８）。
【００９３】
金属シリサイド層ＳＬは、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬを形成することができる。
【００９４】
すなわち、まず、図２０に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の上面（表面）上を含む半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、積層体ＬＭ３およびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ形成用の金属膜ＭＭを形成（堆積）する。この金属シリサイド層ＳＬ形成用の金属膜ＭＭは、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理（金属シリサイド層ＳＬ形成用の熱処理）を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の各上層部分（表層部分）を、金属シリサイド層ＳＬ形成用の金属膜ＭＭと反応させる。これにより、図２１に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜（金属シリサイド層ＳＬ形成用の金属膜）をウェットエッチングなどにより除去し、図２１にはこの段階の断面図が示されている。また、未反応の金属膜（金属シリサイド層ＳＬ形成用の金属膜）を除去した後に、更に熱処理を行うこともできる。
【００９５】
金属シリサイド層ＳＬは、例えばコバルトシリサイド層（金属シリサイド層ＳＬ形成用の金属膜ＭＭがコバルト膜の場合）、ニッケルシリサイド層（金属シリサイド層ＳＬ形成用の金属膜ＭＭがニッケル膜の場合）、または、ニッケル白金シリサイド層（金属シリサイド層ＳＬ形成用の金属膜ＭＭがニッケル白金合金膜の場合）とすることができる。
【００９６】
このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の上部に金属シリサイド層ＳＬを形成し、それによって、ソース、ドレインの抵抗を低減することができる。サリサイドプロセスを用いることにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４上に、それぞれ金属シリサイド層ＳＬを自己整合的に形成することができる。
【００９７】
また、上記図１８のようにメモリゲート電極ＭＧ上にはサイドウォールスペーサＳＷが形成されない場合は、ステップＳ１８において、図２１に示されるように、メモリゲート電極ＭＧの上部にも金属シリサイド層ＳＬを形成することができる。これは、メモリゲート電極ＭＧ上にサイドウォールスペーサＳＷが形成されていない場合は、サイドウォールスペーサＳＷで覆われない部分のメモリゲート電極ＭＧの上面が、金属シリサイド層ＳＬ形成用の金属膜ＭＭに接した状態で、金属シリサイド層ＳＬ形成用の熱処理が行われることになるため、メモリゲート電極ＭＧの上部にも金属シリサイド層ＳＬが形成されるからである。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の上部だけでなく、メモリゲート電極ＭＧの上部にも金属シリサイド層ＳＬを自己整合的に形成することができる。メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬを形成することにより、メモリゲート電極ＭＧの抵抗を低減することができる。一方、ダミーゲート電極ＧＥ１とゲート電極ＧＥ２とは、キャップ絶縁膜ＣＰ２，ＣＰ３およびサイドウォールスペーサＳＷで覆われているため、ダミーゲート電極ＧＥ１とゲート電極ＧＥ２の表面には、金属シリサイド層ＳＬは形成されないようにすることができる。また、ダミー制御ゲート電極ＣＧ１の表面には、金属シリサイド層ＳＬが形成されないことがより好ましく、これにより、後でダミー制御ゲート電極ＣＧ１を容易かつ的確に除去できるようになる。
【００９８】
次に、図２２に示されるように、半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、積層体ＬＭ３およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ３を形成（堆積）する（図２のステップＳ１９）。
【００９９】
絶縁膜ＩＬ３は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【０１００】
ステップＳ１９では、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、積層体ＬＭ３およびサイドウォールスペーサＳＷを覆うように、絶縁膜ＩＬ３が形成されるので、絶縁膜ＩＬ３は、ダミー制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ、ダミーゲート電極ＧＥ１、ゲート電極ＧＥ２、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３およびサイドウォールスペーサＳＷを覆うように形成されることになる。
【０１０１】
次に、絶縁膜ＩＬ３の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する（図２のステップＳ２０）。ステップＳ２０の研磨工程により、図２３に示されるように、ダミー制御ゲート電極ＣＧ１、ダミーゲート電極ＧＥ１およびゲート電極ＧＥ２の各上面を露出させる。つまり、ステップＳ２０の研磨工程では、ダミー制御ゲート電極ＣＧ１、ダミーゲート電極ＧＥ１およびゲート電極ＧＥ２の各上面が露出するまで、絶縁膜ＩＬ３を研磨する。但し、ステップＳ２０の研磨工程では、メモリゲート電極ＭＧは露出させず、メモリゲート電極ＭＧが露出する前に研磨を停止する。
【０１０２】
なお、ステップＳ１９で絶縁膜ＩＬ３を成膜した段階では、絶縁膜ＩＬ３の上面には、図２２のように、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、積層体ＬＭ３およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている場合もあるが、ステップＳ２０の研磨工程の後は、図２３のように絶縁膜ＩＬ３の上面は平坦化されている。
【０１０３】
ダミー制御ゲート電極ＣＧ１上にはキャップ絶縁膜ＣＰ１が形成され、ダミーゲート電極ＧＥ１上にはキャップ絶縁膜ＣＰ２が形成され、ゲート電極ＧＥ２上にはキャップ絶縁膜ＣＰ３が形成された状態で、ステップＳ１９で絶縁膜ＩＬ３を形成してから、ステップＳ２０の研磨工程を行う。このため、ステップＳ２０の研磨工程では、まず、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の上面が露出するまで絶縁膜ＩＬ３の研磨を行ってから、更に研磨を行って、図２３に示されるように、ダミー制御ゲート電極ＣＧ１、ダミーゲート電極ＧＥ１およびゲート電極ＧＥ２の上面を露出させる。キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の上面が露出した後の研磨では、絶縁膜ＩＬ３だけでなく、ダミー制御ゲート電極ＣＧ１上のキャップ絶縁膜ＣＰ１、ダミーゲート電極ＧＥ１上のキャップ絶縁膜ＣＰ２、ゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ３、およびサイドウォールスペーサＳＷの上部も研磨することになる。
【０１０４】
本実施の形態では、上記ステップＳ１０でシリコン膜ＰＳ２をエッチバックする際に、メモリゲート電極ＭＧの高さ（ｈ２）が、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くなるようにしている。また、ダミー制御ゲート電極ＣＧ１とダミーゲート電極ＧＥ１とゲート電極ＧＥ２とは、いずれもパターニングされたシリコン膜ＰＳ１により形成されており、ダミー制御ゲート電極ＣＧ１の高さと、ダミーゲート電極ＧＥ１の高さと、ゲート電極ＧＥ２の高さとは、ほぼ同じである。このため、ステップＳ２０の研磨工程を行う前の段階で、メモリゲート電極ＭＧの高さは、ダミー制御ゲート電極ＣＧ１とダミーゲート電極ＧＥ１とゲート電極ＧＥ２の各高さよりも低くなっている。
【０１０５】
このため、ステップＳ２０において、ダミー制御ゲート電極ＣＧ１とダミーゲート電極ＧＥ１とゲート電極ＧＥ２の各上面が露出した後も研磨処理を継続すれば、いずれはメモリゲート電極ＭＧの上面も露出されることになる。しかしながら、本実施の形態では、ステップＳ２０において、ダミー制御ゲート電極ＣＧ１とダミーゲート電極ＧＥ１とゲート電極ＧＥ２の各上面が露出した後、メモリゲート電極ＭＧが露出する前の段階で、研磨処理を停止（終了）させる。このため、メモリゲート電極ＭＧは、サイドウォールスペーサＳＷと絶縁膜ＩＬ３とで覆われた状態が維持され、ステップＳ２０を終了した後も露出されない。これにより、ダミー制御ゲート電極ＣＧ１とダミーゲート電極ＧＥ１とゲート電極ＧＥ２の各上面は露出されるが、メモリゲート電極ＭＧは露出されていない状態を得ることができる。
【０１０６】
また、ダミー制御ゲート電極ＣＧ１、ダミーゲート電極ＧＥ１およびゲート電極ＧＥ２の表面に金属シリサイド層ＳＬを形成していなければ、ステップＳ２０の研磨工程でダミー制御ゲート電極ＣＧ１、ダミーゲート電極ＧＥ１およびゲート電極ＧＥ２を露出させる際に、金属シリサイド層ＳＬを研磨しないで済む。これにより、ステップＳ２０の研磨工程を行いやすくなる。
【０１０７】
また、他の形態として、ステップＳ２０の研磨工程を、ＣＭＰなどの研磨処理にドライエッチングまたはウェットエッチングを組み合わせることで、行うこともできる。
【０１０８】
また、本実施の形態では、ダミー制御ゲート電極ＣＧ１上にキャップ絶縁膜ＣＰ１が形成され、ダミーゲート電極ＧＥ１上にはキャップ絶縁膜ＣＰ２が形成され、ゲート電極ＧＥ２上にはキャップ絶縁膜ＣＰ３が形成されていた。他の形態として、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の形成を省略することもでき、その場合、上記ステップＳ６の絶縁膜ＩＬ１形成工程を省略すればよい。キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の形成を省略した場合は、ステップＳ２０では、絶縁膜ＩＬ３を研磨すれば、ダミー制御ゲート電極ＣＧ１とダミーゲート電極ＧＥ１とゲート電極ＧＥ２とが露出され、一方、メモリゲート電極ＭＧは露出されない。
【０１０９】
但し、本実施の形態のようにキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３を形成した場合は、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３は、そのキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の下地（ＣＧ１，ＧＥ１，ＧＥ２）への金属シリサイド層ＳＬの形成を防止するように機能することができる。このため、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３を形成した場合は、ステップＳ２０で金属シリサイド層ＳＬが研磨されるのを防止することができるため、ステップＳ２０の研磨処理を行いやすくなり、また、後述のステップＳ２１で、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を除去しやすくなる。
【０１１０】
次に、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をエッチングして除去する（図３のステップＳ２１）。
【０１１１】
ステップＳ２１は、例えば次のようにして行うことができる。すなわち、まず、図２４に示されるように、ゲート電極ＧＥ２を覆い、かつダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を覆わずに露出させるような絶縁膜（マスク層）ＩＬ４を、絶縁膜ＩＬ３上に形成する。絶縁膜ＩＬ４は、例えば、半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ３上に、ダミー制御ゲート電極ＣＧ１、ダミーゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うように絶縁膜（絶縁膜ＩＬ４形成用の絶縁膜）を形成してから、この絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。ステップＳ２０の研磨工程により、ダミー制御ゲート電極ＣＧ１とダミーゲート電極ＧＥ１とゲート電極ＧＥ２とが露出されたが、絶縁膜ＩＬ４を形成すると、ダミー制御ゲート電極ＣＧ１の上面とダミーゲート電極ＧＥ１の上面とは絶縁膜ＩＬ４で覆われずに露出した状態になり、ゲート電極ＧＥ２は絶縁膜ＩＬ４で覆われることで露出していない状態になる。このため、絶縁膜ＩＬ４は、ゲート電極ＧＥ２を覆いかつダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を露出するマスク層とみなすことができる。また、絶縁膜ＩＬ４の形成の前後で、メモリゲート電極ＭＧは、露出されていない状態を維持している。それから、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をエッチングして除去し、図２４には、この段階が示されている。ステップＳ２１のエッチングは、ドライエッチングまたはウェットエッチングあるいは両者の組み合わせを用いることができる。
【０１１２】
なお、ステップＳ２１のエッチングまたはエッチング工程について言及する場合、絶縁膜ＩＬ４を形成する（パターニングする）際のエッチングではなく、マスク層としての絶縁膜ＩＬ４を形成した後にダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を選択的に除去するために行うエッチングのことである。
【０１１３】
ステップＳ２１でダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１が除去されたことにより、溝（凹部、窪み部）ＴＲ１，ＴＲ２が形成される。溝ＴＲ１は、ダミー制御ゲート電極ＣＧ１が除去された領域であり、ダミー制御ゲート電極ＣＧ１を除去するまでダミー制御ゲート電極ＣＧ１が存在していた領域に対応している。また、溝ＴＲ２は、ダミーゲート電極ＧＥ１が除去された領域であり、ダミーゲート電極ＧＥ１を除去するまでダミーゲート電極ＧＥ１が存在していた領域に対応している。溝ＴＲ１の底面は、絶縁膜Ｇ１の上面により形成されている。溝ＴＲ１の一方の側壁（側面）は、サイドウォールスペーサＳＷの側面（ダミー制御ゲート電極ＣＧ１の除去前までダミー制御ゲート電極ＣＧ１に接していた側面）により形成されている。溝ＴＲ１の他方の側壁（側面）は、絶縁膜ＭＺの底面（ダミー制御ゲート電極ＣＧ１の除去前までダミー制御ゲート電極ＣＧ１に接していた面）と絶縁膜ＩＬ３の側面とにより形成されている。ここで、絶縁膜ＭＺの底面とは、絶縁膜ＭＺを構成する酸化シリコン膜ＭＺ１（絶縁膜ＭＺの最下層）の窒化シリコン膜ＭＺ２に接する側とは反対側の面に対応している。溝ＴＲ２の底面は、絶縁膜Ｇ２の上面により形成され、溝ＴＲ２の側壁（側面）は、サイドウォールスペーサＳＷの側面（ダミーゲート電極ＧＥ１の除去前までダミーゲート電極ＧＥ１に接していた側面）により形成されている。
【０１１４】
ステップＳ２１のエッチング工程（ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１のエッチング工程）は、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１に比べて、絶縁膜ＩＬ３、絶縁膜ＩＬ４、絶縁膜Ｇ１、絶縁膜Ｇ２、酸化シリコン膜ＭＺ１（絶縁膜ＭＺの最下層）およびサイドウォールスペーサＳＷがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１のエッチング速度に比べて、絶縁膜ＩＬ３、絶縁膜ＩＬ４、絶縁膜Ｇ１、絶縁膜Ｇ２、酸化シリコン膜ＭＺ１（絶縁膜ＭＺの最下層）およびサイドウォールスペーサＳＷのエッチング速度が小さくなる条件で、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１のエッチングを行うことが好ましい。これにより、ステップＳ２１のエッチング工程（ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１のエッチング工程）において、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を選択的にエッチングすることができる。
【０１１５】
ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をシリコン（ポリシリコン）により形成しておけば、ステップＳ２１のエッチング工程において、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１の高いエッチング選択比を確保しやすくなる。これにより、ステップＳ２１のエッチング工程において、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を選択的に除去することが、容易かつ的確に行えるようになる。
【０１１６】
ステップＳ２１のエッチング工程（ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１のエッチング工程）では、ゲート電極ＧＥ２とメモリゲート電極ＭＧとは、露出していないため、エッチングされずに済む。このため、ステップＳ２１では、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１はエッチングされて除去されるが、ゲート電極ＧＥ２およびメモリゲート電極ＭＧはエッチングされずにそのまま残存する。
【０１１７】
また、絶縁膜ＩＬ４は、絶縁膜ＩＬ３とは異なる絶縁材料により形成することがより好ましく、これにより、所望の平面形状を有する絶縁膜ＩＬ４を形成しやすくなる。例えば、絶縁膜ＩＬ３を酸化シリコン膜により形成した場合は、絶縁膜ＩＬ４を窒化シリコン膜により形成することができる。
【０１１８】
次に、図２５に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１，ＴＲ２の内面（底面および側壁）上を含む絶縁膜ＩＬ３，ＩＬ４上に、絶縁膜ＨＫを形成する（図３のステップＳ２２）。それから、図２６に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１，ＴＲ２内を埋めるように、ゲート電極用の導電膜として金属膜（導電膜）ＭＥを形成する（図３のステップＳ２３）。
【０１１９】
溝ＴＲ１において、ステップＳ２２では溝ＴＲ１の底面および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲ１は絶縁膜ＨＫでは完全には埋まらず、ステップＳ２３で金属膜ＭＥを形成することにより、溝ＴＲ１は絶縁膜ＨＫと金属膜ＭＥとにより完全に埋まった状態になる。同様に、溝ＴＲ２において、ステップＳ２２では溝ＴＲ２の底面および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲ２は絶縁膜ＨＫでは完全には埋まらず、ステップＳ２３で金属膜ＭＥを形成することにより、溝ＴＲ２は絶縁膜ＨＫと金属膜ＭＥとにより完全に埋まった状態になる。
【０１２０】
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成するＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜と、メモリセル領域ＲＧ１に形成する制御トランジスタのゲート絶縁膜用の絶縁膜とを兼ねている。また、金属膜ＭＥは、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成するＭＩＳＦＥＴのゲート電極用の導電膜と、メモリセル領域ＲＧ１に形成する制御トランジスタのゲート電極用の導電膜とを兼ねている。
【０１２１】
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【０１２２】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１２３】
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
【０１２４】
図２６では、金属膜ＭＥの好適な一例として、金属膜ＭＥを、窒化チタン（ＴｉＮ）膜ＭＥ１と窒化チタン膜ＭＥ１上のアルミニウム（Ａｌ）膜ＭＥ２との積層膜とした場合が示されている。この場合、ステップＳ２３において、まず絶縁膜ＨＫ上に窒化チタン膜ＭＥ１を形成してから、窒化チタン膜ＭＥ１上に、溝ＴＲ１，ＴＲ２内を埋めるように、アルミニウム膜ＭＥ２を形成することになる。この際、窒化チタン膜ＭＥ１よりもアルミニウム膜ＭＥ２を厚くすることが好ましい。アルミニウム膜ＭＥ２は、低抵抗であるため、後で形成するゲート電極ＧＥ３および制御ゲート電極ＣＧ２の低抵抗化を図ることができる。また、後で形成されるゲート電極ＧＥ３および制御ゲート電極ＣＧ２におけるゲート絶縁膜に接する部分（ここでは窒化チタン膜ＭＥ１）の材料の仕事関数で、そのゲート電極（ＧＥ３，ＣＧ２）を備える各ＭＩＳＦＥＴのしきい値電圧を制御することができる。
【０１２５】
次に、図２７に示されるように、溝ＴＲ１，ＴＲ２の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などによって除去することにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む（図３のステップＳ２４）。
【０１２６】
すなわち、ステップＳ２４では、溝ＴＲ１，ＴＲ２の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になる。すなわち、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫを介して金属膜ＭＥが埋め込まれた状態になる。また、ステップＳ２４では、ＣＭＰ法などの研磨処理により金属膜ＭＥおよび絶縁膜ＨＫを研磨することにより、溝ＴＲ１，ＴＲ２の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去することが好ましい。
【０１２７】
溝ＴＲ１に埋め込まれた金属膜ＭＥが、制御トランジスタのゲート電極である制御ゲート電極ＣＧ２となり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫが、その制御トランジスタのゲート絶縁膜として機能する。つまり、溝ＴＲ１に、絶縁膜ＨＫを介して金属膜ＭＥを埋め込むことで、制御ゲート電極ＣＧ２が形成される。また、溝ＴＲ２に埋め込まれた金属膜ＭＥが、ＭＩＳＦＥＴのゲート電極ＧＥ３となり、溝ＴＲ２に埋め込まれた絶縁膜ＨＫが、そのＭＩＳＦＥＴのゲート絶縁膜として機能する。つまり、溝ＴＲ２に、絶縁膜ＨＫを介して金属膜ＭＥを埋め込むことで、ゲート電極ＧＥ３が形成される。
【０１２８】
このように、ステップＳ２１でダミー制御ゲート電極ＣＧ１が除去された領域である溝ＴＲ１内に、ステップＳ２３，Ｓ２４により、制御ゲート電極ＣＧ２が形成される。より特定的には、ステップＳ２１でダミー制御ゲート電極ＣＧ１が除去された領域である溝ＴＲ１内に、ステップＳ２２，Ｓ２３，Ｓ２４により、高誘電率絶縁膜である絶縁膜ＨＫを介して制御ゲート電極ＣＧ２が形成される。制御ゲート電極ＣＧ２は、メモリセル用のゲート電極であり、より特定的には、メモリセルの制御トランジスタ用のゲート電極である。制御ゲート電極ＣＧ２は、メタルゲート電極である。また、ステップＳ２１でダミーゲート電極ＧＥ１が除去された領域である溝ＴＲ２内に、ステップＳ２３，Ｓ２４により、ゲート電極ＧＥ３が形成される。より特定的には、ステップＳ２１でダミーゲート電極ＧＥ１が除去された領域である溝ＴＲ２内に、ステップＳ２２，Ｓ２３，Ｓ２４により、高誘電率絶縁膜である絶縁膜ＨＫを介してゲート電極ＧＥ３が形成される。ゲート電極ＧＥ３は、周辺回路のＭＩＳＦＥＴ用（すなわちメモリセル以外のＭＩＳＦＥＴ用）のゲート電極である。ゲート電極ＧＥ３は、メタルゲート電極である。
【０１２９】
本実施の形態では、ダミー制御ゲート電極ＣＧ１を除去して制御ゲート電極ＣＧ２に置き換え、この制御ゲート電極ＣＧ２をメモリセル領域ＲＧ１の制御トランジスタのゲート電極として用いている。このため、上記ダミー制御ゲート電極ＣＧ１は、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、制御ゲート電極ＣＧ２は、制御トランジスタを構成するゲート電極とみなすことができる。
【０１３０】
また、本実施の形態では、ダミーゲート電極ＧＥ１を除去してゲート電極ＧＥ３に置き換え、このゲート電極ＧＥ３をメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのＭＩＳＦＥＴのゲート電極として用いている。このため、上記ダミーゲート電極ＧＥ１は、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥ３は、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
【０１３１】
また、本実施の形態では、金属膜ＭＥを用いて制御ゲート電極ＣＧ２およびゲート電極ＧＥ３を形成しているため、制御ゲート電極ＣＧ２およびゲート電極ＧＥ３を、それぞれメタルゲート電極とすることができる。制御ゲート電極ＣＧ２およびゲート電極ＧＥ３を、それぞれメタルゲート電極としたことで、制御ゲート電極ＣＧ２およびゲート電極ＧＥ３の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【０１３２】
メモリセル領域ＲＧ１において、絶縁膜ＨＫは、溝ＴＲ１の底面および側壁上に形成され、制御ゲート電極ＣＧ２は、底面および側壁（側面）が絶縁膜ＨＫに隣接する。制御ゲート電極ＣＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、絶縁膜Ｇ１と絶縁膜ＨＫが介在しており、制御ゲート電極ＣＧ２とサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在しており、制御ゲート電極ＣＧ２とメモリゲート電極ＭＧとの間には、絶縁膜ＨＫと絶縁膜ＭＺが介在している。制御ゲート電極ＣＧ２の直下の絶縁膜Ｇ１，ＨＫが制御トランジスタのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【０１３３】
メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおいて、絶縁膜ＨＫは、溝ＴＲ２の底面および側壁上に形成され、ゲート電極ＧＥ３は、底面および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥ３と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜Ｇ２と絶縁膜ＨＫが介在しており、ゲート電極ＧＥ３とサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥ３の直下の絶縁膜Ｇ２，ＨＫがＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【０１３４】
また、絶縁膜ＩＬ４を形成していた場合は、ステップＳ２４で絶縁膜ＩＬ４もＣＭＰ法などで研磨して除去することができる。このため、ステップＳ２４を行うと、ゲート電極ＧＥ２の上面が露出される。
【０１３５】
従って、ステップＳ２４を行うと、メモリセル領域ＲＧ１では、溝ＴＲ１内に制御ゲート電極ＣＧ２が埋め込まれて、その制御ゲート電極ＣＧ２の上面が露出した状態になり、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａでは、溝ＴＲ２内にゲート電極ＧＥ３が埋め込まれて、そのゲート電極ＧＥ３の上面が露出した状態になる。また、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂでは、ゲート電極ＧＥ２の上面が露出した状態になる。また、メモリゲート電極ＭＧは、露出されない。
【０１３６】
また、本実施の形態では、ステップＳ２１でダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をエッチングした後、溝ＴＲ１の底部の絶縁膜Ｇ１と溝ＴＲ２の底部の絶縁膜Ｇ２とを除去せずに、ステップＳ２２で絶縁膜ＨＫを形成する場合について説明した。この場合、メモリセル領域ＲＧ１では、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間（界面）に、界面層として絶縁膜Ｇ１が介在することになり、また、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａでは、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、界面層として絶縁膜Ｇ２が介在することになる。界面層としての絶縁膜Ｇ１，Ｇ２は、酸化シリコン膜または酸窒化シリコン膜が好ましい。
【０１３７】
他の形態として、ステップＳ２１でダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をエッチングした後、ステップＳ２２で絶縁膜ＨＫを形成する前に、溝ＴＲ１の底部の絶縁膜Ｇ１と溝ＴＲ２の底部の絶縁膜Ｇ２とを除去することも可能である。この場合、溝ＴＲ１，ＴＲ２の底部の絶縁膜Ｇ１，Ｇ２を除去した後で、溝ＴＲ１，ＴＲ２の底部で露出する半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面に酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、ステップＳ２２で絶縁膜ＨＫを形成すれば、より好ましい。そうすれば、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）との間（界面）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層が介在することになる。
【０１３８】
高誘電率膜である絶縁膜ＨＫを、半導体基板ＳＢの表面（シリコン面）上に直接的に形成せずに、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる界面層を設けた場合、次のような利点を得られる。すなわち、メモリセル領域ＲＧ１に形成される制御トランジスタとメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されるＭＩＳＦＥＴとにおいて、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【０１３９】
また、本実施の形態では、高誘電率ゲート絶縁膜（ここでは絶縁膜ＨＫ）は、ステップＳ２１でダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をエッチングによって除去した後に、形成している。
【０１４０】
他の形態として、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を形成した段階で、制御トランジスタ用の高誘電率ゲート絶縁膜とメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成するメタルゲート型ＭＩＳＦＥＴ用の高誘電率ゲート絶縁膜とを、既に形成しておくこともできる。この場合は、ステップＳ２１でダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をエッチングによって除去した後、ステップＳ２２の絶縁膜ＨＫ形成工程を行わずに、ステップＳ２３の金属膜ＭＥ形成工程を行うことができる。例えば、メモリセル領域ＲＧ１の絶縁膜Ｇ１上とメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａの絶縁膜Ｇ２上とに、絶縁膜ＨＫに相当する高誘電率膜（高誘電率絶縁膜）を形成してから、上記シリコン膜ＰＳ１を形成する。具体的には、上記ステップＳ４で絶縁膜Ｇ１，Ｇ２，Ｇ３を形成した後、半導体基板ＳＢの主面全面上に絶縁膜ＨＫに相当する高誘電率膜を形成してから、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂの高誘電率膜を選択的に除去し、かつ、メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａの高誘電率膜は残し、この状態でシリコン膜ＰＳ１を形成すればよい。これにより、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１を形成すると、ダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１の下には、高誘電率ゲート絶縁膜が存在する状態になる。この場合、既に高誘電率ゲート絶縁膜が形成されているため、ステップＳ２１でダミー制御ゲート電極ＣＧ１およびダミーゲート電極ＧＥ１をエッチングによって除去した後、ステップＳ２２の絶縁膜ＨＫ形成工程を行わずに、ステップＳ２３の金属膜ＭＥ形成工程を行えばよい。
【０１４１】
また、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方を形成する場合に、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ３に相当）とｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ３に相当）とで、異なる金属材料を用いる場合もあり得る。その場合は、例えば次のようにすればよい。すなわち、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに、金属膜ＭＥを用いてｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ３に相当）とｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ３に相当）とを形成する。それから、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極をエッチングにより除去してから、そのｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極が除去された領域（溝）に他の金属膜を埋め込むことで、ｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を再形成する。前記他の金属膜を埋め込む手法は、図２６および図２７を参照して説明した手法（溝ＴＲ１，ＴＲ２に金属膜ＭＥを埋め込む手法）と同様である。なお、メモリセル領域ＲＧ１の制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧと、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのゲート電極ＧＥ２と、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極とは、エッチングやＣＭＰによる研磨が行われないように、絶縁膜で覆っておけばよい。また、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに、同じ金属膜を用いてｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極とｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を除去し、その除去領域に他の金属膜を埋め込むことで、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を再形成することも可能である。
【０１４２】
次に、図２８に示されるように、メモリセル領域ＲＧ１全体とメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａ全体とを覆い、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおいてゲート電極ＧＥ２を露出するような絶縁膜（マスク層）ＩＬ５を、絶縁膜ＩＬ３上に形成する。絶縁膜ＩＬ５は、例えば、半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ３上に、メモリセル領域ＲＧ１全体と周辺回路領域ＲＧ２全体とを覆うように絶縁膜（絶縁膜ＩＬ５形成用の絶縁膜）を形成してから、この絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。絶縁膜ＩＬ５を形成すると、ゲート電極ＧＥ２の上面は絶縁膜ＩＬ５で覆われずに露出した状態になり、ゲート電極ＧＥ３および制御ゲート電極ＣＧ２は、絶縁膜ＩＬ５で覆われることで露出していない状態になる。また、絶縁膜ＩＬ５の形成の前後で、メモリゲート電極ＭＧは、露出されていない状態を維持している。
【０１４３】
絶縁膜ＩＬ５は、絶縁膜ＩＬ３とは異なる絶縁材料により形成することがより好ましく、これにより、所望の平面形状を有する絶縁膜ＩＬ５を形成しやすくなる。例えば、絶縁膜ＩＬ３を酸化シリコン膜により形成した場合は、絶縁膜ＩＬ５を窒化シリコン膜により形成することができる。
【０１４４】
次に、ゲート電極ＧＥ２の上部に、金属シリサイド層ＳＬ２を形成する（図３のステップＳ２５）。
【０１４５】
金属シリサイド層ＳＬ２は、いわゆるサリサイドプロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬ２を形成することができる。
【０１４６】
すなわち、まず、ゲート電極ＧＥ２の上面（表面）上を含む絶縁膜ＩＬ３，ＩＬ５上に、金属シリサイド層ＳＬ２形成用の金属膜を形成（堆積）する。この金属シリサイド層ＳＬ２形成用の金属膜は、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理（金属シリサイド層ＳＬ２形成用の熱処理）を施すことによって、ゲート電極ＧＥ２の上層部分（表層部分）を、金属シリサイド層ＳＬ２形成用の金属膜と反応させる。これにより、図２８に示されるように、ゲート電極ＧＥ２の上部（上面、表面、上層部）に、金属シリサイド層ＳＬ２が形成される。その後、未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）をウェットエッチングなどにより除去する。図２８にはこの段階の断面図が示されている。また、未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）を除去した後に、更に熱処理を行うこともできる。
【０１４７】
金属シリサイド層ＳＬ２は、例えばコバルトシリサイド層（金属シリサイド層ＳＬ２形成用の金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属シリサイド層ＳＬ２形成用の金属膜がニッケル膜の場合）、または、ニッケル白金シリサイド層（金属シリサイド層ＳＬ２形成用の金属膜がニッケル白金合金膜の場合）とすることができる。
【０１４８】
このように、いわゆるサリサイドプロセスを行うことによって、ゲート電極ＧＥ２の上部に金属シリサイド層ＳＬ２を形成し、それによって、ゲート電極ＧＥ２の抵抗を低減することができる。サリサイドプロセスを用いることにより、ゲート電極ＧＥ２上に金属シリサイド層ＳＬ２を自己整合的に形成することができる。ゲート電極ＧＥ２の上部に金属シリサイド層ＳＬ２を形成することにより、ゲート電極ＧＥ２の抵抗を低減することができる。
【０１４９】
また、絶縁膜ＩＬ５でメモリセル領域ＲＧ１全体とメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａ全体とを覆った状態で、金属シリサイド層ＳＬ２をサリサイドプロセスで形成している。これにより、メモリセル領域ＲＧ１のメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ２やメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのゲート電極ＧＥ３が、サリサイドプロセスの影響を受けるのを、的確に防止することができる。
【０１５０】
また、本実施の形態では、ゲート電極ＧＥ２の上部に金属シリサイド層ＳＬ２を形成する場合について説明した。他の形態として、ゲート電極ＧＥ２の上部に金属シリサイド層ＳＬ２を形成しない場合もあり得る。ゲート電極ＧＥ２の上部に金属シリサイド層ＳＬ２を形成しない場合は、絶縁膜ＩＬ５形成工程と、ステップＳ２５で金属シリサイド層ＳＬ２をサリサイドプロセスで形成する工程とを省略すればよい。
【０１５１】
次に、図２９に示されるように、半導体基板ＳＢの主面全面上に、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ６を形成（堆積）する（図３のステップＳ２６）。
【０１５２】
なお、図２９では、絶縁膜ＩＬ５をエッチングなどにより除去してから、絶縁膜ＩＬ６を形成した場合が示されている。この場合、絶縁膜ＩＬ６は、絶縁膜ＩＬ３上に、ゲート電極ＧＥ２，ＧＥ３、制御ゲート電極ＣＧ２およびサイドウォールスペーサＳＷを覆うように、形成される。また、他の形態として、絶縁膜ＩＬ５を除去せずに絶縁膜ＩＬ６を形成することもでき、その場合は、絶縁膜ＩＬ６は、絶縁膜ＩＬ３および絶縁膜ＩＬ５上に、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷを覆うように、形成されることになる。
【０１５３】
絶縁膜ＩＬ６としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。絶縁膜ＩＬ６の形成後、絶縁膜ＩＬ６の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ６の上面の平坦性を高めることもできる。
【０１５４】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ６，ＩＬ３をドライエッチングすることにより、図３０に示されるように、絶縁膜ＩＬ６，ＩＬ３にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図３のステップＳ２７）。
【０１５５】
次に、図３１に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図３のステップＳ２８）。
【０１５６】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底面および側壁上）を含む絶縁膜ＩＬ６上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴ内を埋めるように形成してから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１５７】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ、ゲート電極ＧＥ２，ＧＥ３の上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧ２の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部、ゲート電極ＧＥ２（の表面上の金属シリサイド層ＳＬ２）の一部、あるいはゲート電極ＧＥ３の一部などが露出される。なお、図３１の断面図においては、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１５８】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に第１層目の配線である配線（配線層）Ｍ１を形成する（図３のステップＳ２９）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１５９】
まず、図３２に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に、絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ７の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底面および側壁上を含む絶縁膜ＩＬ７上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１６０】
配線Ｍ１はプラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、ｎ＋型半導体領域ＳＤ３、ｎ＋型半導体領域ＳＤ４、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ、ゲート電極ＧＥ２あるいはゲート電極ＧＥ３などと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１６１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１６２】
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成について、図３３および図３４を参照して説明する。
【０１６３】
図３３は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図３４は、メモリセルの等価回路図である。なお、図３３では、図面を簡略化するために、上記図３２の構造のうち、コンタクトホールＣＴ、プラグＰＧ、絶縁膜ＩＬ７および配線Ｍ１については、図示を省略している。
【０１６４】
図３３に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域（上記素子分離領域ＳＴに相当するものであるが、図３３では図示せず）によって他の領域から電気的に分離されている。
【０１６５】
図３３および図３４に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧ２を有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【０１６６】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧ２を備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧ２は、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
【０１６７】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧ２は、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【０１６８】
以下に、メモリセルＭＣの構成を具体的に説明する。
【０１６９】
図３３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧ２と、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧ２と隣り合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧ２および半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）Ｇ１，ＨＫと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺとを有している。
【０１７０】
制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺおよび絶縁膜ＨＫを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧの延在方向は、図３３の紙面に垂直な方向である。制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に絶縁膜Ｇ１，ＨＫまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧ２が位置している。但し、制御ゲート電極ＣＧ２は絶縁膜Ｇ１，ＨＫを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
【０１７１】
制御ゲート電極ＣＧ２とメモリゲート電極ＭＧとは、間に絶縁膜ＭＺおよび絶縁膜ＨＫを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧ２の間の領域の、両領域にわたって延在しており、メモリゲート電極ＭＧの底面および側壁（側面）に接している。絶縁膜ＨＫは、制御ゲート電極ＣＧ２とサイドウォールスペーサＳＷの間の領域と、制御ゲート電極ＣＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、制御ゲート電極ＣＧ２とメモリゲート電極ＭＧの間の領域とにわたって延在しており、制御ゲート電極ＧＧ２の底面および両側壁（側面）に接している。
【０１７２】
メモリゲート電極ＭＧと制御ゲート電極ＣＧ２との間に絶縁膜ＭＺと絶縁膜ＨＫとが介在しているが、絶縁膜ＭＺと絶縁膜ＨＫとは互いに接しており、メモリゲート電極ＭＧ側に絶縁膜ＭＺがあり、制御ゲート電極ＣＧ２側に絶縁膜ＨＫがある。すなわち、絶縁膜ＭＺと制御ゲート電極ＣＧ２の間に絶縁膜ＨＫが介在している。また、制御ゲート電極ＣＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には絶縁膜Ｇ１と絶縁膜ＨＫとが介在しているが、半導体基板ＳＢ（ｐ型ウエルＰＷ１）側に絶縁膜Ｇ１があり、制御ゲート電極ＣＧ２側に絶縁膜ＨＫがある。すなわち、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜Ｇ１と絶縁膜ＨＫと制御ゲート電極ＣＧ２とがこの順で積層された状態になっているが、絶縁膜ＨＫは、制御ゲート電極ＣＧ２の下面と両側壁を覆うように延在している。
【０１７３】
制御ゲート電極ＣＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜Ｇ１および絶縁膜ＨＫ、すなわち制御ゲート電極ＣＧ２の下の絶縁膜Ｇ１および絶縁膜ＨＫが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧ２との間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧ２との間を絶縁（電気的に分離）するための絶縁膜として機能する。また、制御ゲート電極ＣＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＨＫは、制御トランジスタのゲート絶縁膜として機能するが、制御ゲート電極ＣＧ２とメモリゲート電極ＭＧとの間の絶縁膜ＨＫは、制御ゲート電極ＣＧ２とメモリゲート電極ＭＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【０１７４】
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
【０１７５】
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
【０１７６】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域であり、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
【０１７７】
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧ２とゲート長方向（制御ゲート電極ＣＧ２のゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
【０１７８】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ２の互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。但し、制御ゲート電極ＣＧ２とサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。
【０１７９】
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
【０１８０】
ドレイン部のｎ−型半導体領域ＥＸ２は、上記ダミー制御ゲート電極ＣＧ１に対して自己整合的に形成され、従って、制御ゲート電極ＣＧ２に対しても自己整合的に形成されている。また、ドレイン部のｎ＋型半導体領域ＳＤ２は、制御ゲート電極ＣＧ２の側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧ２の側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
【０１８１】
メモリゲート電極ＭＧの下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成される。また、制御ゲート電極ＣＧ２の下の絶縁膜Ｇ１の下に制御トランジスタのチャネル領域が形成される。
【０１８２】
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部とメモリゲート電極ＭＧの上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。
【０１８３】
本実施の形態では、メモリゲート電極ＭＧは、シリコン膜（ＰＳ１）により形成されている。このため、メモリゲート電極ＭＧは、シリコンゲート電極（シリコンからなるゲート電極）であり、メモリトランジスタは、シリコンゲート型ＭＩＳＦＥＴである。一方、制御ゲート電極ＣＧ２は、金属膜ＭＥにより形成されている。このため、制御ゲート電極ＣＧ２は、メタルゲート電極であり、制御トランジスタは、メタルゲート型ＭＩＳＦＥＴである。従って、本実施の形態では、不揮発性メモリのメモリセルＭＣは、シリコンゲート電極（ここではメモリゲート電極ＭＧ）を有するメモリトランジスタと、メタルゲート電極（ここでは制御ゲート電極ＣＧ２）を有する制御トランジスタとにより、形成されている。
【０１８４】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３５を参照して説明する。
【０１８５】
図３５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図３３と図３４に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧ２に印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加するベース電圧Ｖｂが記載されている。なお、図３５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１８６】
なお、図３５の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１８７】
ＳＳＩ方式は、窒化シリコン膜ＭＺ２にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＭＺ２にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＭＺ２にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＭＺ２にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１８８】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【０１８９】
ＳＳＩ方式の書込みでは、例えば図３５の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ２）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１９０】
ＦＮ方式の書込みでは、例えば図３５の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１９１】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図３５の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１９２】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【０１９３】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図３５の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１９４】
ＦＮ方式の消去では、例えば図３５の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１９５】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図３５の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１９６】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板ＳＢから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ１の膜厚を酸化シリコン膜ＭＺ３の膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚以上としておくことが好ましい。
【０１９７】
読出し時には、例えば図３５の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１９８】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、不揮発性メモリのメモリセルＭＣを備えた半導体装置であり、メモリセルＭＣは、メモリゲート電極ＭＧと制御ゲート電極ＣＧ２とを有している。
【０１９９】
不揮発性メモリを備えた半導体装置の性能向上や小型化のためには、不揮発性メモリのメモリセルの制御ゲート電極としてメタルゲート電極を採用することが有効である。一方、不揮発性メモリのメモリセルのメモリゲート電極については、メタルゲート電極を採用せず、シリコンゲート電極を適用した方が、信頼性向上の面で有利である。また、不揮発性メモリの消去動作に、メモリゲート電極（メモリゲート電極ＭＧに対応）からメモリゲート絶縁膜（絶縁膜ＭＺに対応）中にホールを注入する消去方式（ＦＮ方式）を採用する場合には、メモリゲート電極として、メタルゲート電極ではなくシリコンゲート電極を採用した方が、消去動作を的確に行いやすくなる。
【０２００】
そこで、本実施の形態では、不揮発性メモリのメモリセルＭＣを構成するメモリゲート電極ＭＧと制御ゲート電極ＣＧ２とにおいて、メモリゲート電極ＭＧについてはメタルゲート電極を採用し、制御ゲート電極ＣＧ２についてはシリコンゲート電極を採用することで、不揮発性メモリを備える半導体装置の総合的な性能や信頼性の向上を図ることができる。また、半導体装置の小型化を図ることができる。また、不揮発性メモリの消去動作として、メモリゲート電極ＭＧからメモリゲート絶縁膜（絶縁膜ＭＺに対応）中にホールを注入する消去方式（ＦＮ方式）を採用する場合には、制御ゲート電極ＣＧ２にシリコンゲート電極を採用したことで消去動作を的確に行いやすくなるという利点も得られる。
【０２０１】
このように、不揮発性メモリのメモリセルを構成するメモリゲート電極と制御ゲート電極とにおいて、制御ゲート電極だけにメタルゲート電極を採用する場合の製造方法について検討した。その結果、本実施の形態では、ダミー制御ゲート電極ＣＧ１とメモリゲート電極ＭＧとを先に形成した後に、ダミー制御ゲート電極ＣＧ１をメタルゲート電極である制御ゲート電極ＣＧ２に置き換える技術を適用している。ダミー制御ゲート電極ＣＧ１を、メタルゲート電極である制御ゲート電極ＣＧ２に置き換える技術を採用した場合、種々の利点を得られる。例えば、メタルゲート電極用の金属膜のパターニング工程が不要となるため、メタルゲート電極を加工しやすくなるという利点がある。また、ソース・ドレイン領域の形成後にメタルゲート電極を形成することになるため、ソース・ドレイン領域形成後の活性化アニール（熱処理）の影響を、メタルゲート電極が受けずに済むという利点がある。これにより、不揮発性メモリを備える半導体装置の性能を向上させることができる。また、不揮発性メモリを備える半導体装置の製造歩留まりを向上させることができる。
【０２０２】
そこで、本実施の形態では、次のような製造工程を適用している、すなわち、半導体基板ＳＢ上に絶縁膜Ｇ１（第１絶縁膜）を介してダミー制御ゲート電極ＣＧ１（第１ダミーゲート電極）を形成する（ステップＳ７に対応）。それから、ダミー制御ゲート電極ＣＧ１と隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有する絶縁膜ＭＺ（第２絶縁膜）を介してメモリセルＭＣ用のメモリゲート電極ＭＧ（第１ゲート電極）を形成する（ステップＳ１０に対応）。それから、ダミー制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧを覆うように、絶縁膜ＩＬ３（第１層間絶縁膜）を形成する（ステップＳ１９に対応）。それから、絶縁膜ＩＬ３を研磨して、ダミー制御ゲート電極ＣＧ１を露出させる（ステップＳ２０に対応）。それから、ダミー制御ゲート電極ＣＧ１を除去する（ステップＳ２１に対応）。それから、ダミー制御ゲート電極ＣＧ１が除去された領域である溝ＴＲ１（第１溝）内に、メモリセルＭＣ用の制御ゲート電極ＣＧ２（第２ゲート電極）を形成する（ステップＳ２３，Ｓ２４に対応）。制御ゲート電極ＣＧ２はメタルゲート電極である。
【０２０３】
本実施の形態の主要な特徴のうちの一つは、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）が、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低いことと、ステップＳ２０では、ダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないことである。また、本実施の形態の主要な特徴のうちの他の一つは、ダミー制御ゲート電極ＣＧ１を除去してから、ダミー制御ゲート電極ＣＧ１が除去された領域である溝ＴＲ１内に制御ゲート電極ＣＧ２を形成することである。
【０２０４】
本実施の形態では、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）が、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くなるようにしている。これは、ステップＳ１０で、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも、メモリゲート電極ＭＧの高さ（ｈ２）が低くなるまで（すなわちｈ１＞ｈ２となるまで）、シリコン膜ＰＳ２のエッチバックを行うことにより、実現することができる。本実施の形態において、メモリゲート電極ＭＧの高さ（ｈ２）を、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くしているのは、ステップＳ２０で、ダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないようにするためである。
【０２０５】
本実施の形態とは異なり、メモリゲート電極ＭＧの高さ（ｈ２）がダミー制御ゲート電極ＣＧ１の高さ（ｈ１）と同じかダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも高い場合には、ステップＳ２０の研磨工程において、ダミー制御ゲート電極ＣＧ１を露出させると、必然的にメモリゲート電極ＭＧも露出されてしまう。ステップＳ２０の研磨工程で、ダミー制御ゲート電極ＣＧ１だけでなく、メモリゲート電極ＭＧも露出されてしまうと、ステップＳ２１でダミー制御ゲート電極ＣＧ１を除去する際に、メモリゲート電極ＭＧも除去される虞がある。この場合、メモリゲート電極ＭＧが除去されないようにするために、上記絶縁膜ＩＬ４に相当するマスク層でメモリゲート電極ＭＧを覆ってから、ダミー制御ゲート電極ＣＧ１をエッチングして除去することも考えられる。しかしながら、メモリゲート電極ＭＧはダミー制御ゲート電極ＣＧ１と隣り合っており（より特定的には絶縁膜ＭＺを介して隣り合っており）、メモリゲート電極ＭＧを覆うがダミー制御ゲート電極ＣＧ１を覆わないようなマスク層を形成することは容易ではない。メモリゲート電極ＭＧを覆うマスク層がダミー制御ゲート電極ＣＧ１も覆ってしまうと、ダミー制御ゲート電極ＣＧ１の除去や制御ゲート電極ＣＧ２の形成が上手くいかなくなってしまう。これは、半導体装置の製造歩留まりを低下させてしまう。また、半導体装置の製造工程の管理を難しくしてしまう。
【０２０６】
それに対して、本実施の形態では、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）が、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くなるようにしている。これにより、ステップＳ２０で、ダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないようにすることができる。これは、ステップＳ２０の研磨工程で、ダミー制御ゲート電極ＣＧ１は露出するが、メモリゲート電極ＭＧが露出する前に、研磨処理を終了することにより、実現することができる。本実施の形態では、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）が、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くなるようにすることにより、ステップＳ２０でダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないことを、容易かつ的確に実現することができる。
【０２０７】
そして、本実施の形態では、ステップＳ２０でダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないことにより、ステップＳ２１でダミー制御ゲート電極ＣＧ１を除去する際に、メモリゲート電極ＭＧまで除去されてしまうのを容易かつ的確に防止することができる。すなわち、ステップＳ２０でダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないため、ステップＳ２１でダミー制御ゲート電極ＣＧ１を除去する際に、上記絶縁膜ＩＬ４に相当するマスク層でメモリゲート電極ＭＧを覆わなくとも、メモリゲート電極ＭＧを保護することができる。従って、メモリゲート電極ＭＧを保護しながら、ダミー制御ゲート電極ＣＧ１を除去することができ、ダミー制御ゲート電極ＣＧ１が除去された領域である溝ＴＲ１内に制御ゲート電極ＣＧ２を形成することができる。このため、メモリゲート電極ＭＧとメタルゲート電極からなる制御ゲート電極ＣＧ２とを有する不揮発性メモリのメモリセルＭＣを備えた半導体装置を、容易かつ的確に製造することができる。従って、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になる。また、半導体装置の性能を向上させることができる。
【０２０８】
このように、本実施の形態では、ダミー制御ゲート電極ＣＧ１を除去してから、ダミー制御ゲート電極ＣＧ１が除去された領域である溝ＴＲ１内に制御ゲート電極ＣＧ２を形成するからこそ、ステップＳ２０では、ダミー制御ゲート電極ＣＧ１は露出されるがメモリゲート電極ＭＧは露出されないようにする必要がある。これを実現するために、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）を、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くしている。このため、本実施の形態では、メモリゲート電極ＭＧの高さ（ｈ２）をダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くすることと、ダミー制御ゲート電極ＣＧ１を除去してから、ダミー制御ゲート電極ＣＧ１が除去された領域である溝ＴＲ１内に制御ゲート電極ＣＧ２を形成することとの、両方を満たすことが重要である。これにより、ダミー制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧを形成してから、ダミー制御ゲート電極ＣＧ１をメタルゲート電極である制御ゲート電極ＣＧ２に容易かつ的確に置き換えることができる。
【０２０９】
また、本実施の形態では、周辺回路領域ＲＧ２のメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにメタルゲート型ＭＩＳＦＥＴを形成している。そして、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのメタルゲート電極（ここではゲート電極ＧＥ３）と、メモリセル領域ＲＧ１のメタルゲート電極（ここでは制御ゲート電極ＣＧ２）とを、ともにゲートラスト工程で形成している。このため、制御ゲート電極（ＣＧ２）にメタルゲート電極を用いた不揮発性メモリと、周辺回路を構成するメタルゲート型ＭＩＳＦＥＴとを備える半導体装置を、的確に製造することができ、また、製造工程数を抑制することもできる。また、周辺回路を構成するＭＩＳＦＥＴとしてメタルゲート型ＭＩＳＦＥＴを用いたことにより、半導体装置の性能を向上させることができる。
【０２１０】
また、本実施の形態では、周辺回路領域ＲＧ２にメタルゲート型ＭＩＳＦＥＴとシリコンゲート型ＭＩＳＦＥＴとの両方を形成する場合について説明した。他の形態として、周辺回路領域ＲＧ２に、メタルゲート型ＭＩＳＦＥＴを形成するがシリコンゲート型ＭＩＳＦＥＴを形成しない場合もあり得る。この場合、周辺回路を構成するＭＩＳＦＥＴは、全てメタルゲート型ＭＩＳＦＥＴにより形成されることになり、周辺回路領域ＲＧ２は、メタルゲート型ＭＩＳＦＥＴが形成されるメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａを有するが、シリコンゲート型ＭＩＳＦＥＴが形成されるシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂは有さないものとなる。
【０２１１】
（実施の形態２）
図３６〜図４１は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記図４〜図８、図１０〜図１３および図１５〜図３２とほぼ同じ断面領域が示されている。
【０２１２】
本実施の形態２の製造工程は、ｎ＋型半導体領域ＳＤ１を形成する手法が上記実施の形態１と相違しており、それ以外については、本実施の形態２の製造工程は、上記実施の形態１の製造工程とほぼ同様である。このため、本実施の形態２では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２１３】
本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ７までを行って上記図７の構造を得る。
【０２１４】
それから、本実施の形態２では、図３６に示されるように、半導体基板ＳＢ上に、積層体ＬＭ１および積層膜ＬＦ１を覆うように、絶縁膜ＩＬ１１を形成（堆積）する。絶縁膜ＩＬ１１は、絶縁膜ＩＬ１（およびキャップ絶縁膜ＣＰ１）とは異なる絶縁材料からなることが好ましい。例えば、絶縁膜ＩＬ１は窒化シリコン膜からなり、絶縁膜ＩＬ１１は酸化シリコン膜からなる。絶縁膜ＩＬ１１は、ＣＶＤ法などを用いて形成することができる。
【０２１５】
それから、異方性エッチング技術により、絶縁膜ＩＬ１１をエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図３７に示されるように、積層体ＬＭ１の側壁上と積層膜ＬＦ１の側壁上とに、選択的にこの絶縁膜ＩＬ１１が残存して、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ２が形成される。サイドウォールスペーサＳＷ２は、積層体ＬＭ１の両側壁上に形成される。ここで、後でメモリゲート電極ＭＧが形成される側の積層体ＬＭ１の側壁上に形成されたサイドウォールスペーサＳＷ２を、符号ＳＷ２ａを付してサイドウォールスペーサＳＷ２ａと称することとする。サイドウォールスペーサＳＷ２ａが形成される平面領域は、後でメモリゲート電極ＭＧが形成される平面領域とほぼ一致している。
【０２１６】
それから、図３８に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ技術を用いてフォトレジスト層（フォトレジストパターン、レジスト層、レジストパターン、マスク層）ＲＰ１を形成する。フォトレジスト層ＲＰ１は、周辺回路領域ＲＧ２全体を覆い、かつ、メモリセル領域ＲＧ１のうち、ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２（ソース・ドレインのうちの一方、ここではドレイン用の半導体領域に対応）が形成される予定の領域を覆うように形成される。メモリセル領域ＲＧ１のうち、ｎ＋型半導体領域ＳＤ１（ソース・ドレインのうちの他方、ここではソース用の半導体領域に対応）が形成される予定の領域は、フォトレジスト層ＲＰ１で覆われずに、フォトレジスト層ＲＰ１から露出されている。このため、積層体ＬＭ１上にフォトレジスト層ＲＰ１の端部（側面）が位置し、サイドウォールスペーサＳＷ２ａはフォトレジスト層ＲＰ１で覆われずに露出されているが、サイドウォールスペーサＳＷ２ａの一部がフォトレジスト層ＲＰ１で覆われる場合もあり得る。
【０２１７】
それから、図３８に示されるように、フォトレジスト層ＲＰ１と積層体ＬＭ１とサイドウォールスペーサＳＷ２ａとをマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）にイオン注入法でｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を導入することにより、ｎ＋型半導体領域（不純物拡散層）ＳＤ１を形成する。図３８では、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入を矢印で模式的に示している。
【０２１８】
ｎ＋型半導体領域ＳＤ１は、メモリセル領域ＲＧ１において、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷ２ａがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷ２ａに自己整合して形成される。すなわち、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の際には、サイドウォールスペーサＳＷ２ａの直下の基板領域に対する不純物イオンの注入が阻止されるため、ｎ＋型半導体領域ＳＤ１は、サイドウォールスペーサＳＷ２ａの厚みＴ１の分だけ、積層体ＬＭ１（ダミー制御ゲート電極ＣＧ１）から離間して形成される。ここで、サイドウォールスペーサＳＷ２ａの厚みＴ１は、後で形成されるメモリゲート電極ＭＧのゲート長方向に沿った方向での、サイドウォールスペーサＳＷ２ａの寸法（厚み）に対応しており、図３７に示されている。
【０２１９】
ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の際には、フォトレジスト層ＲＰ１もマスク（イオン注入阻止マスク）として機能するため、メモリセル領域ＲＧ１の半導体基板ＳＢのうち、後でｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２が形成される予定の領域には、不純物イオンは注入されず、また、周辺回路領域ＲＧ２の半導体基板ＳＢにも不純物イオンは注入されない。
【０２２０】
ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の後、フォトレジスト層ＲＰ１を除去する。それから、サイドウォールスペーサＳＷ２をエッチングなどにより除去する。図３９には、サイドウォールスペーサＳＷ２を除去した段階が示されている。サイドウォールスペーサＳＷ２を除去するエッチング工程は、サイドウォールスペーサＳＷ２に比べて、絶縁膜ＩＬ１、シリコン膜ＰＳ１、キャップ絶縁膜ＣＰ１、ダミー制御ゲート電極ＣＧ１および半導体基板ＳＢがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、サイドウォールスペーサＳＷ２のエッチングのエッチング速度に比べて、絶縁膜ＩＬ１、シリコン膜ＰＳ１、キャップ絶縁膜ＣＰ１、ダミー制御ゲート電極ＣＧ１および半導体基板ＳＢのエッチング速度が小さくなる条件で、サイドウォールスペーサＳＷ２のエッチングを行うことが好ましい。これにより、サイドウォールスペーサＳＷ２を選択的にエッチングすることができる。サイドウォールスペーサＳＷ２を除去するためのエッチングとしては、ウェットエッチングを好適に用いることができる。
【０２２１】
以降の工程は、本実施の形態２も上記実施の形態１と基本的には同じであり、上記ステップＳ８およびステップＳ８以降の工程を行う。
【０２２２】
但し、本実施の形態２では、ステップＳ７の後でかつステップＳ８の前にｎ＋型半導体領域ＳＤ１を形成している。このため、本実施の形態２においては、ステップＳ１４では、上記ｎ−型半導体領域ＥＸ２，ＥＸ３，ＥＸ４を形成すればよく、ステップＳ１４ではｎ−型半導体領域ＥＸ１は形成しない。すなわち、本実施の形態２においては、ステップＳ１４では、ｎ−型半導体領域ＥＸ１を形成するためのイオン注入は行わない。また、本実施の形態２においては、ステップＳ１６では、上記ｎ＋型半導体領域ＳＤ２，ＳＤ３，ＳＤ４を形成すればよく、ステップＳ１６ではｎ＋型半導体領域ＳＤ１は形成しない。すなわち、本実施の形態２においては、ステップＳ１６ではｎ＋型半導体領域ＳＤ１を形成するためのイオン注入は行わない。
【０２２３】
なお、図４０は、本実施の形態２において、ステップＳ１２まで行った段階が示されている。サイドウォールスペーサＳＷ２ａの厚みＴ１は、メモリゲート電極ＭＧのゲート長と、絶縁膜ＭＺの厚み（メモリゲート電極ＭＧとダミー制御ゲート電極ＣＧ１との間に介在する部分の絶縁膜ＭＺの厚みに対応）との合計にほぼ一致している。このため、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介してダミー制御ゲート電極ＣＧ１に隣接している側とは反対側の側壁）にほぼ整合するように形成されている。
【０２２４】
また、図４１は、本実施の形態２において、ステップＳ１６まで行った段階が示されている。図４１に示されるように、ドレイン用の半導体領域（上記半導体領域ＭＤに対応）は、低不純物濃度のｎ−型半導体領域ＥＸ２と高不純物濃度のｎ＋型半導体領域ＳＤ２とにより形成され、ＬＤＤ構造を有している。一方、図４１に示されるように、ソース用の半導体領域（上記半導体領域ＭＳに対応）は、高不純物濃度のｎ＋型半導体領域ＳＤ１により形成され、ＬＤＤ構造は有していない。
【０２２５】
本実施の形態２では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
【０２２６】
すなわち、上記実施の形態１では、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）が、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低い。メモリゲート電極ＭＧの高さが低い場合には、ステップＳ１６においてｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の際に、不純物イオンがメモリゲート電極ＭＧを突き抜けてメモリゲート電極ＭＧの直下の基板領域にも注入されてしまう現象が発生する懸念がある。この現象は、特性の劣化を招く可能性があるため、この現象を防ごうとすると、ステップＳ１０のエッチバック工程を厳格に制御してメモリゲート電極ＭＧの高さを厳格に制御したり、ステップＳ１６におけるｎ＋型半導体領域ＳＤ１を形成するためのイオン注入工程を厳格に制御する必要があるが、これは、半導体装置の製造工程の管理を行いにくくなることにつながる。
【０２２７】
それに対して、本実施の形態２では、メモリゲート電極ＭＧではなく、サイドウォールスペーサＳＷ２ａをマスク（イオン注入阻止マスク）として機能させて、ｎ＋型半導体領域ＳＤ１をイオン注入により形成している。上記実施の形態１と同様に、本実施の形態２においても、メモリゲート電極ＭＧの高さ（ｈ２）は、ダミー制御ゲート電極ＣＧ１の高さ（ｈ１）よりも低くする必要があるが、サイドウォールスペーサＳＷ２ａの高さには、そのような制約は無い。このため、サイドウォールスペーサＳＷ２ａの高さを十分に確保することができるため、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の際に、不純物イオンがサイドウォールスペーサＳＷ２ａを突き抜けてサイドウォールスペーサＳＷ２ａの直下の基板領域にも注入されてしまう現象が発生することを、的確に防止することができる。このため、半導体装置の性能を、より向上させることができる。また、サイドウォールスペーサＳＷ２のエッチバック工程を厳格に制御してサイドウォールスペーサＳＷ２の高さを厳格に制御したり、ｎ−型半導体領域ＥＸ１を形成するためのイオン注入工程を厳格に制御する必要が無くなるため、半導体装置の製造工程の管理を行いやすくなる。
【０２２８】
このため、本実施の形態２では、サイドウォールスペーサＳＷ２の高さは、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）よりも高いことが好ましい。特に、サイドウォールスペーサＳＷ２ａの高さ（ｈ５）は、ステップＳ１０で形成されたメモリゲート電極ＭＧの高さ（ｈ２）よりも高いことが好ましい（ｈ５＞ｈ２）。これにより、後で形成するメモリゲート電極ＭＧよりも高さが高いサイドウォールスペーサＳＷ２ａをマスク（イオン注入阻止マスク）として機能させて、ｎ＋型半導体領域ＳＤ１をイオン注入により形成することができる。これにより、サイドウォールスペーサＳＷ２ａの直下の基板領域に不純物イオンが注入されてしまう現象を防止し、メモリゲート電極ＭＧではなくサイドウォールスペーサＳＷ２ａをマスク（イオン注入阻止マスク）として機能させてｎ＋型半導体領域ＳＤ１を形成することの利点を、的確に享受することができる。
【０２２９】
なお、上述のように、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言う。このため、サイドウォールスペーサＳＷ２ａの高さ（ｈ５）は、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１表面）から、サイドウォールスペーサＳＷ２ａの最上部（頂部）までの距離（高さ）に対応する。
【０２３０】
また、サイドウォールスペーサＳＷ２の高さ、特にサイドウォールスペーサＳＷ２ａの高さ（ｈ５）を、積層体ＬＭ１の高さとほぼ同じにすれば、更に好ましく、これにより、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の際に、不純物イオンがサイドウォールスペーサＳＷ２ａの直下の基板領域に注入されるのを、更に的確に防止できるようになる。
【０２３１】
（実施の形態３）
ステップＳ１５でサイドウォールスペーサＳＷを形成すると、メモリセル領域ＲＧ１においては、積層体ＬＭ１の側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）上と、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁）上とに、サイドウォールスペーサＳＷが形成される。しかしながら、メモリゲート電極ＭＧの高さをダミー制御ゲート電極ＣＧ１の高さよりも低くしている場合には、メモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷが形成される場合と、メモリゲート電極ＭＧ上にはサイドウォールスペーサＳＷが形成されない場合とがあり得る。
【０２３２】
上記実施の形態１では、上記図１８に示されるように、メモリゲート電極ＭＧ上にはサイドウォールスペーサＳＷが形成されない場合について説明している。このため、図１８の場合は、ステップＳ１５でサイドウォールスペーサＳＷを形成すると、メモリゲート電極ＭＧの側壁はサイドウォールスペーサＳＷで覆われるが、メモリゲート電極ＭＧの上面はサイドウォールスペーサＳＷで覆われずに露出される。この場合（図１８の場合）は、ステップＳ１８で金属シリサイド層ＳＬを形成すると、図２１に示されるように、サイドウォールスペーサＳＷで覆われていない部分のメモリゲート電極ＭＧの表面（すなわちメモリゲート電極ＭＧの上部）に金属シリサイド層ＳＬが形成されることになる。メモリゲート電極ＭＧの表面（上部）に金属シリサイド層ＳＬを形成した場合は、その金属シリサイド層ＳＬによりメモリゲート電極ＭＧの抵抗を低減することができるため、メモリゲート電極ＭＧをノンドープのシリコン膜（ポリシリコン膜）により形成したとしても、メモリゲート電極ＭＧの抵抗についての問題は生じない。
【０２３３】
一方、ステップＳ１５でサイドウォールスペーサＳＷを形成すると、図４２に示されるように、メモリゲート電極ＭＧ全体がサイドウォールスペーサＳＷで覆われ、メモリゲート電極ＭＧが露出部を有していない状態になる場合もあり得る。すなわち、図４２の場合は、メモリゲート電極ＭＧは、絶縁膜ＭＺに接する部分以外はサイドウォールスペーサＳＷで覆われた状態になっている。この場合（図４２の場合）は、ステップＳ１８で金属シリサイド層ＳＬを形成しても、図４３に示されるように、メモリゲート電極ＭＧの表面には金属シリサイド層ＳＬは形成されない。ここで、図４２および図４３は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、図４２は、上記図１８と同じ工程段階に対応し、図４３は、上記図２１と同じ工程段階に対応している。
【０２３４】
また、ステップＳ１５でサイドウォールスペーサＳＷを形成すると、図４４に示されるように、メモリゲート電極ＭＧ全体がサイドウォールスペーサＳＷで覆われ、メモリゲート電極ＭＧが露出部を有していない状態になるとともに、メモリゲート電極ＭＧを覆うサイドウォールスペーサＳＷが２段に形成される場合もあり得る。但し、図４４の場合は、メモリゲート電極ＭＧを覆うサイドウォールスペーサＳＷは、２つに分離されてはいないため、図４４の場合も、上記図４２の場合と同様に、メモリゲート電極ＭＧは、絶縁膜ＭＺに接する部分以外はサイドウォールスペーサＳＷで覆われた状態になっている。この場合（図４４の場合）は、ステップＳ１８で金属シリサイド層ＳＬを形成しても、図４５に示されるように、メモリゲート電極ＭＧの表面には金属シリサイド層ＳＬは形成されない。ここで、図４４および図４５は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、図４４は、上記図１８と同じ工程段階に対応し、図４５は、上記図２１と同じ工程段階に対応している。
【０２３５】
メモリゲート電極ＭＧの表面に金属シリサイド層ＳＬを形成しなかった場合（図４３の場合および図４５の場合）は、金属シリサイド層ＳＬによりメモリゲート電極ＭＧの抵抗を低減することはできないため、メモリゲート電極ＭＧは、不純物（ｎ型またはｐ型の不純物）を導入したシリコン膜（ドープトポリシリコン膜）により形成することが、より好ましい。これにより、メモリゲート電極ＭＧの抵抗を低減することができる。なお、メモリゲート電極ＭＧの表面に金属シリサイド層ＳＬを形成しなかった場合（図４３の場合および図４５の場合）は、製造された半導体装置においても、メモリゲート電極ＭＧの表面には金属シリサイド層（ＳＬ）が形成されていない構造になる。
【０２３６】
また、図４２の場合や図４４の場合は、メモリゲート電極ＭＧの側壁上だけでなく、メモリゲート電極ＭＧの上面上にもサイドウォールスペーサＳＷが形成されているため、ステップＳ２０の研磨処理で、メモリゲート電極ＭＧの上面を覆うサイドウォールスペーサＳＷを保護膜（研磨保護膜、研磨ストッパ膜）として機能させることもできる。このため、ステップＳ２０の研磨処理において、たとえ過剰研磨が発生したとしても、メモリゲート電極ＭＧが露出されてしまうのを防止することができる。これにより、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が行いやすくなる。
【０２３７】
また、ステップＳ１５でサイドウォールスペーサＳＷを形成すると、図４６に示されるように、メモリゲート電極ＭＧを覆うサイドウォールスペーサＳＷが形成されるとともに、メモリゲート電極ＭＧを覆うサイドウォールスペーサＳＷが２つに分離された状態になる場合もあり得る。すなわち、図４６の場合は、メモリゲート電極ＭＧの側壁上と上面上とにそれぞれサイドウォールスペーサＳＷが形成されるが、メモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷとメモリゲート電極ＭＧの上面上に形成されたサイドウォールスペーサＳＷとが、分離されている場合に対応している。一方、上記図４４の場合は、メモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷと、メモリゲート電極ＭＧの上面上に形成されたサイドウォールスペーサＳＷとが、分離されずに一体的に繋がっている場合に対応しており、メモリゲート電極ＭＧは露出されない。ここで、図４６および図４７は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、図４６は、上記図１８と同じ工程段階に対応し、図４７は、上記図２１と同じ工程段階に対応している。
【０２３８】
図４６の場合は、メモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷと、メモリゲート電極ＭＧの上面上に形成されたサイドウォールスペーサＳＷとが、互いに分離されているため、メモリゲート電極ＭＧの表面の一部は、サイドウォールスペーサＳＷで覆われずに露出されている。この場合（図４６の場合）は、ステップＳ１８で金属シリサイド層ＳＬを形成すると、図４７に示されるように、サイドウォールスペーサＳＷで覆われていない部分のメモリゲート電極ＭＧの表面に金属シリサイド層ＳＬが形成されることになる。図４７のように、メモリゲート電極ＭＧの表面に金属シリサイド層ＳＬを形成した場合は、その金属シリサイド層ＳＬによりメモリゲート電極ＭＧの抵抗を低減することができるため、メモリゲート電極ＭＧをノンドープのシリコン膜（ポリシリコン膜）により形成したとしても、メモリゲート電極ＭＧの抵抗についての問題は生じない。
【０２３９】
また、図４６の場合も、メモリゲート電極ＭＧの側壁上だけでなく、メモリゲート電極ＭＧの上面上にもサイドウォールスペーサＳＷが形成されているため、ステップＳ２０の研磨処理で、メモリゲート電極ＭＧの上面上のサイドウォールスペーサＳＷを保護膜（研磨保護膜、研磨ストッパ膜）として機能させることもできる。このため、ステップＳ２０の研磨処理において、たとえ過剰研磨が発生したとしても、メモリゲート電極ＭＧが露出されてしまうのを防止することができる。これにより、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が行いやすくなる。
【０２４０】
例えば、メモリゲート電極ＭＧのゲート長を小さくし（例えば３０〜４０ｎｍ程度）、絶縁膜ＩＬ２の堆積膜厚を、メモリゲート電極ＭＧのゲート長よりも大きくした場合には、サイドウォールスペーサＳＷの厚みがメモリゲート電極ＭＧのゲート長よりも大きくなって、図４２のように、メモリゲート電極ＭＧの上面から側壁にかけた全体をサイドウォールスペーサＳＷが覆った状態になりやすい。また、サイドウォールスペーサＳＷの厚みが小さいと、図４４のように、メモリゲート電極ＭＧを覆うサイドウォールスペーサＳＷが２段になりやすい。また、メモリゲート電極ＭＧのゲート長が大きいと、図４６のように、メモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷとメモリゲート電極ＭＧの上面上に形成されたサイドウォールスペーサＳＷとが、分離されやすい。
【０２４１】
図４８は、ステップＳ１５でサイドウォールスペーサＳＷを形成して上記図４２の構造を得た後、ステップＳ１６（ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４形成工程）およびステップＳ１７（活性化アニール）を行った段階が示されている。図４８の構造が得られた後、サリサイドプロセスで金属シリサイド層ＳＬを形成した場合が、上記図４３に対応している。
【０２４２】
図４９は、図４８の構造が得られた後、サイドウォールスペーサＳＷの表層部をウェットエッチングにより削り（除去し）、サイドウォールスペーサＳＷを薄くした状態が示されている。図４８の段階では、メモリゲート電極ＭＧは、サイドウォールスペーサＳＷで覆われることで、露出部を有していないが、サイドウォールスペーサＳＷの表層部をウェットエッチングにより削った（除去した）ことにより、図４９の段階では、メモリゲート電極ＭＧの一部（上面）が露出される。なお、このウェットエッチングは、サイドウォールスペーサＳＷの全部を除去するのではなく、メモリゲート電極ＭＧの一部（上面）が露出されるように、サイドウォールスペーサＳＷの一部（厚みの一部）を除去する。このため、図４９の段階でのサイドウォールスペーサＳＷの厚みは、図４８の段階でのサイドウォールスペーサＳＷの厚みよりも薄くなるが、図４９の段階でも、積層体ＬＭ１，ＬＭ２，ＬＭ３の側壁上にサイドウォールスペーサＳＷは残存している。また、図４９の段階では、メモリゲート電極ＭＧの一部（上面）がサイドウォールスペーサＳＷで覆われずに露出されるが、メモリゲート電極ＭＧの他の一部（側壁）は、サイドウォールスペーサＳＷで覆われた状態が維持されている。ここで、図４８〜図５０は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、図４８は、上記図１９と同じ工程段階に対応し、図５０は、上記図２１と同じ工程段階に対応している。
【０２４３】
図４８の段階では、メモリゲート電極ＭＧは、サイドウォールスペーサＳＷで覆われることで、露出部を有していないため、この状態でサリサイドプロセスを行っても、上記図４３のように、メモリゲート電極ＭＧの表面には金属シリサイド層ＳＬは形成されない。しかしながら、図４９のように、サイドウォールスペーサＳＷの表層部をウェットエッチングしてメモリゲート電極ＭＧの一部（上面）を露出させてから、ステップＳ１８で金属シリサイド層ＳＬを形成すると、図５０のように、サイドウォールスペーサＳＷで覆われていない部分のメモリゲート電極ＭＧの表面（すなわちメモリゲート電極ＭＧの上部）に金属シリサイド層ＳＬが形成される。ここで、図５０は、上記図４３と同じ工程段階に対応している。図５０のように、メモリゲート電極ＭＧの表面（上部）に金属シリサイド層ＳＬを形成した場合には、その金属シリサイド層ＳＬによりメモリゲート電極ＭＧの抵抗を低減することができる。このため、たとえメモリゲート電極ＭＧをノンドープのシリコン膜（ポリシリコン膜）により形成したとしても、メモリゲート電極ＭＧの抵抗についての問題は生じない。
【０２４４】
（実施の形態４）
本実施の形態４は、サイドウォールスペーサ（上記サイドウォールスペーサＳＷに対応するもの）に関連する技術に関するものである。
【０２４５】
図５１〜図５６は、本実施の形態４の課題を説明するための説明図である。図５１〜図５６には、ＭＩＳＦＥＴを形成する途中の断面図が示されており、図５１、図５３および図５５は、サイドウォールスペーサ形成用の絶縁膜ＩＬ１０１を形成した段階に対応し、図５２、図５４および図５６は、その絶縁膜ＩＬ１０１をエッチバックしてサイドウォールスペーサＳＷ１０１を形成した段階が示されている。但し、図５１に続く工程段階が図５２であり、図５３に続く工程段階が図５４であり、図５５に続く工程段階が図５６である。
【０２４６】
すなわち、ＭＩＳＦＥＴを形成するには、図５１に示されるように、半導体基板ＳＢにｐ型ウエルＰＷ１０１を形成し、ｐ型ウエルＰＷ１０１上にゲート絶縁膜Ｇ１０１を介してゲート電極ＧＥ１０１を形成し、ゲート電極ＧＥ１０１をマスクとしてイオン注入を行うことによりｎ−型半導体領域ＥＸ１０１を形成する。それから、図５１に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥ１０１を覆うように、サイドウォールスペーサ形成用の絶縁膜ＩＬ１０１を形成する。ｎ−型半導体領域ＥＸ１０１は、ソース・ドレインのＬＤＤ用の低濃度半導体領域であり、上記ｎ−型半導体領域ＥＸ４に相当するものである。絶縁膜ＩＬ１０１の形成後、図５２に示されるように、絶縁膜ＩＬ１０１を異方性エッチング技術によりエッチバックすることにより、ゲート電極ＧＥ１０１の側壁上にサイドウォールスペーサＳＷ１０１を形成する。
【０２４７】
図５３および図５４の場合も、図５１および図５２の場合と同様の工程が行われている。すなわち、図５３に示されるように、サイドウォールスペーサ形成用の絶縁膜ＩＬ１０１を形成してから、図５４に示されるように、その絶縁膜ＩＬ１０１を異方性エッチング技術によりエッチバックすることにより、ゲート電極ＧＥ１０１の側壁上にサイドウォールスペーサＳＷ１０１を形成する。図５５および図５６の場合も、図５１および図５２の場合と同様の工程が行われている。すなわち、図５５に示されるように、サイドウォールスペーサ形成用の絶縁膜ＩＬ１０１を形成してから、図５６に示されるように、その絶縁膜ＩＬ１０１を異方性エッチング技術によりエッチバックすることにより、ゲート電極ＧＥ１０１の側壁上にサイドウォールスペーサＳＷ１０１を形成する。図５２、図５４および図５６のようにサイドウォールスペーサＳＷ１０１を形成した後に、ここでは図示はしないが、ゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１をイオン注入阻止マスクとして用いてイオン注入を行うことにより、ソース・ドレイン用の高濃度半導体領域（上記ｎ＋型半導体領域ＳＤ４に相当）を形成する。
【０２４８】
但し、図５３および図５４の場合は、図５１および図５２の場合よりも、絶縁膜ＩＬ１０１の堆積膜厚Ｔ１０２が大きく、それによって、サイドウォールスペーサＳＷ１０１の厚みＴ１０１が大きくなっている。また、図５５および図５６の場合と、図５３および図５４の場合とで、絶縁膜ＩＬ１０１の堆積膜厚Ｔ１０２は同じであるため、サイドウォールスペーサＳＷ１０１の厚みＴ１０１はほぼ同じであるが、図５５および図５６の場合は、図５３および図５４の場合よりも、ゲート電極ＧＥ１０１の高さが大きく、それによって、サイドウォールスペーサＳＷ１０１の高さが高くなっている。ここで、サイドウォールスペーサＳＷ１０１の厚みＴ１０１は、ゲート電極ＧＥ１０１のゲート長方向に沿った方向での、サイドウォールスペーサＳＷ１０１の寸法（厚み）に対応している。
【０２４９】
ＭＩＳＦＥＴの仕様（要求特性）によっては、サイドウォールスペーサＳＷ１０１の厚みＴ１０１を大きくする必要がある。例えば、サイドウォールスペーサＳＷ１０１の厚みＴ１０１を大きくすれば、ソース・ドレイン用の高濃度半導体領域（上記ｎ＋型半導体領域ＳＤ４に相当）の位置をゲート電極ＧＥ１０１の側壁から遠ざけることができるため、ＭＩＳＦＥＴの耐圧を高めることができる。このため、高耐圧のＭＩＳＦＥＴを形成する場合などでは、サイドウォールスペーサＳＷ１０１の厚みＴ１０１を大きくする必要がある。
【０２５０】
しかしながら、図５４のように、サイドウォールスペーサＳＷ１０１の厚みＴ１０１が大きい場合には、次のような課題が生じる懸念がある。
【０２５１】
すなわち、図５２のようにサイドウォールスペーサＳＷ１０１の厚みＴ１０１が小さい場合には、サイドウォールスペーサＳＷ１０１においてゲート電極ＧＥ１０１から離れた位置でも、サイドウォールスペーサＳＷ１０１の高さはそれほど低下しない。このため、図５２のようにサイドウォールスペーサＳＷ１０１の厚みＴ１０１が小さい場合には、サイドウォールスペーサＳＷ１０１のほぼ全体がイオン注入阻止マスクとして機能できる。しかしながら、図５４のように、サイドウォールスペーサＳＷ１０１の厚みＴ１０１が大きい場合には、ゲート電極ＧＥ１０１の高さが低いと、サイドウォールスペーサＳＷ１０１において、ゲート電極ＧＥ１０１から離れるにつれて、サイドウォールスペーサＳＷの高さが低くなっていく。このため、図５４のようにサイドウォールスペーサＳＷ１０１の厚みＴ１０１が大きい場合には、サイドウォールスペーサＳＷ１０１のうち高さが低くなっている部分は、イオン注入阻止マスクとして機能できず、不純物イオンを通過させてしまう虞がある。
【０２５２】
そこで、ゲート電極ＧＥ１０１の側壁上に形成するサイドウォールスペーサＳＷの厚みＴ１０１を大きくする場合には、図５５および図５６のように、ゲート電極ＧＥ１０１の高さを高くすることが有効である。ゲート電極ＧＥ１０１の高さを高くしておけば、そのゲート電極ＧＥ１０１の側壁上に形成するサイドウォールスペーサＳＷ１０１の厚みＴ１０１を大きくしたとしても、サイドウォールスペーサＳＷ１０１においてゲート電極ＧＥ１０１から離れた位置でも、サイドウォールスペーサＳＷ１０１の高さを確保できるようになる。このため、図５６のように、ゲート電極ＧＥ１０１の高さを高くしておけば、サイドウォールスペーサＳＷ１０１の厚みＴ１０１が大きい場合でも、サイドウォールスペーサＳＷ１０１のほぼ全体がイオン注入阻止マスクとして機能できるようになり、不純物イオンがサイドウォールスペーサＳＷ１０１を通過してしまう現象を防止しやすくなる。
【０２５３】
しかしながら、図５６のようにゲート電極ＧＥ１０１の高さを高くすることは、層間絶縁膜の厚みを厚くすることにつながり、その層間絶縁膜に形成するコンタクトホールのアスペクト比の増大につながる。コンタクトホールのアスペクト比の増大は、コンタクトホールを形成しにくくなることにつながり、また、そのコンタクトホールをプラグで埋め込みにくくなることにつながるため、半導体装置の製造工程が行いにくくなる。また、半導体装置の製造歩留まりの低下にもつながってしまう。また、ゲート電極ＧＥ１０１の高さを高くしたことに伴い層間絶縁膜の厚みを厚くする場合に、コンタクトホールのアスペクト比を抑制するためにコンタクトホールの直径を大きくすることも考えられるが、これは、半導体装置の平面寸法の増大を招き、半導体装置の小型化（小面積化）に不利となる。
【０２５４】
このため、サイドウォールスペーサＳＷ１０１の厚みＴ１０１を大きくする場合には、イオン注入阻止マスクとして的確に機能できるような形状のサイドウォールスペーサＳＷ１０１を形成するためには、ゲート電極ＧＥ１０１の高さを高くすることが望ましいことになる。しかしながら、コンタクトホールやそのコンタクトホールを埋め込むプラグを的確に形成するためには、ゲート電極ＧＥ１０１の高さを高くしない方が望ましいことになる。このため、イオン注入阻止マスクとして的確に機能できるような形状のサイドウォールスペーサＳＷ１０１を形成することと、コンタクトホールやそのコンタクトホールを埋め込むプラグを的確に形成することとを両立することは、容易ではない。
【０２５５】
それに対して、上記実施の形態１では、ゲート電極ＧＥ２の側壁上に形成するサイドウォールスペーサＳＷの幅Ｔ２を大きくする場合でも、上記積層体ＬＭ３の高さｈ３（高さｈ３は上記図１６および図１８に示されている）を高くすることで、サイドウォールスペーサＳＷを、イオン注入阻止マスクとして的確に機能できるような形状にすることができる。例えば、上記積層体ＬＭ３の高さｈ３を、サイドウォールスペーサＳＷの幅Ｔ２よりも大きくし（ｈ３＞Ｔ２）、それによって、サイドウォールスペーサＳＷを、イオン注入阻止マスクとして的確に機能できるような形状にすることができる。これにより、サイドウォールスペーサＳＷをイオン注入阻止マスクとして的確に機能させてイオン注入工程を行うことができるため、上記ｎ＋型半導体領域ＳＤ４をより的確に形成することができ、半導体装置の性能をより的確に向上させることができる。
【０２５６】
ここで、サイドウォールスペーサＳＷの厚みＴ２は、そのサイドウォールスペーサＳＷが側壁に形成されるゲート電極のゲート長方向に沿った方向での、サイドウォールスペーサＳＷの寸法（厚み）に対応しており、上記図１８に示されている。また、積層体ＬＭ３の高さｈ３は、半導体基板ＳＢ（ｐ型ウエルＰＷ３）と絶縁膜Ｇ３との間の界面から、積層体ＬＭ３を構成するキャップ絶縁膜ＣＰ３の上面までの高さ（距離）に対応しており、上記図１６および図１８に示されている。従って、積層体ＬＭ３の高さｈ３は、絶縁膜Ｇ３の厚みとゲート電極ＧＥ２の厚みとキャップ絶縁膜ＣＰ３の厚みとの合計に、ほぼ一致している。積層体ＬＭ３の高さｈ３は、上記ステップＳ５で形成するシリコン膜ＰＳ１の厚み（堆積膜厚）や、上記ステップＳ６で形成する絶縁膜ＩＬ１の厚み（堆積膜厚）により、調整することができる。また、サイドウォールスペーサＳＷの幅Ｔ２は、絶縁膜ＩＬ２の堆積膜厚により、調整することができる。
【０２５７】
また、キャップ絶縁膜ＣＰ３の厚みを厚くすることにより積層体ＬＭ３の高さｈ３を高くすることができるが、上記ステップＳ２０の研磨工程で、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３は除去される。このため、積層体ＬＭ３の高さｈ３を高くするためにキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の厚みを厚くしたとしても、層間絶縁膜の厚みを厚くすることにはつながらず、絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができる。絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができることにより、絶縁膜ＩＬ３，ＩＬ６に形成するコンタクトホールＣＴのアスペクト比を抑制することができるため、コンタクトホールＣＴを形成しやすくなり、また、そのコンタクトホールＣＴをプラグＰＧで埋め込みやすくなる。このため、半導体装置の製造工程が行いやすくなり、また、半導体装置の製造歩留まりを向上させることができる。また、絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができることにより、コンタクトホールＣＴの直径を大きくしなくともコンタクトホールＣＴのアスペクト比を抑制することができるため、半導体装置の小型化（小面積化）に有利となる。
【０２５８】
つまり、上記実施の形態１では、上記積層体ＬＭ３の高さｈ３を高くすることと、絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することとの両立が可能である。このため、イオン注入阻止マスクとして的確に機能できるような形状のサイドウォールスペーサＳＷを形成することと、コンタクトホールＣＴやそのコンタクトホールＣＴを埋め込むプラグＰＧを的確に形成することとを、的確に両立することができる。
【０２５９】
次に、図５７〜図６７を参照して、厚みが異なるサイドウォールスペーサＳＷを作り分ける手法について説明する。図５７〜図６７は、本実施の形態４の半導体装置の製造工程中の要部断面図であり、上記図４〜図８、図１０〜図１３および図１５〜図３２とほぼ同じ断面領域が示されている。
【０２６０】
図５７〜図６７を参照して以下に説明する本実施の形態４の製造工程は、サイドウォールスペーサＳＷを形成する手法が上記実施の形態１と相違しており、それ以外については、上記実施の形態１の製造工程とほぼ同様である。このため、ここでは、主として上記実施の形態１の製造工程との相違点について説明する。
【０２６１】
本実施の形態４においても、上記実施の形態１と同様にして上記ステップＳ１４までを行って上記図１６の構造を得る。
【０２６２】
それから、本実施の形態４では、図５７に示されるように、半導体基板ＳＢの主面全面上に、絶縁膜ＩＬ２１を形成（堆積）する。絶縁膜ＩＬ２１は、例えば、窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２１は、以降のエッチバック工程で半導体基板ＳＢを保護するために形成している。絶縁膜ＩＬ２１は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、積層体ＬＭ１、積層体ＬＭ２および積層体ＬＭ３を覆うように形成される。
【０２６３】
それから、図５８に示されるように半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ２１上に、絶縁膜ＩＬ２２を形成する。絶縁膜ＩＬ２２は、後述のサイドウォールスペーサＳＷ３を形成するための絶縁膜である。絶縁膜ＩＬ２２は、絶縁膜ＩＬ２１とは異なる絶縁材料からなるが、例えば、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
【０２６４】
それから、絶縁膜ＩＬ２２を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図５９に示されるように、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣り合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、積層体ＬＭ３の側壁上とに、選択的にこの絶縁膜ＩＬ２２が残存して、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ３が形成される。なお、サイドウォールスペーサＳＷ３は、絶縁膜ＩＬ２１上に形成される。このため、サイドウォールスペーサＳＷ３は、積層体ＬＭ２の両側壁上と、積層体ＬＭ３の両側壁上と、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上とに、絶縁膜ＩＬ２１を介して、形成されることになる。
【０２６５】
絶縁膜ＩＬ２２をエッチバックしてサイドウォールスペーサＳＷ３を形成する際には、絶縁膜ＩＬ２２よりも絶縁膜ＩＬ２１がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。すなわち、絶縁膜ＩＬ２２のエッチング速度よりも絶縁膜ＩＬ２１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチバックを行うことが好ましい。これにより、絶縁膜ＩＬ２１をエッチングストッパとして機能させることができる。半導体基板ＳＢの基板領域（Ｓｉ領域）がエッチングされるのを防ぐため、絶縁膜ＩＬ２１は層状に残存させることが好ましい。
【０２６６】
また、絶縁膜ＩＬ２２をエッチバックしてサイドウォールスペーサＳＷ３を形成する際には、絶縁膜ＩＬ２２をエッチングできかつ絶縁膜ＩＬ２１はできるだけエッチングされないようなエッチング条件を採用することが好ましいため、絶縁膜ＩＬ２２は、絶縁膜ＩＬ２１に対してエッチング選択比を高くすることができる材料を選択することが好ましい。この観点で、絶縁膜ＩＬ２１を窒化シリコン膜とし、絶縁膜ＩＬ２２を酸化シリコン膜とすることは好適である。
【０２６７】
それから、メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ３を除去し、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのサイドウォールスペーサＳＷ３を残す。これは、次のようにして行うことができる。すなわち、図６０に示されるように、まず、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂを覆い、かつメモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａを露出するフォトレジスト層（フォトレジストパターン、レジスト層、レジストパターン、マスク層）ＲＰ２を、フォトリソグラフィ技術を用いて半導体基板ＳＢ上に形成する。それから、メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されているサイドウォールスペーサＳＷ３を、エッチングにより除去する。この際、メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ３はフォトレジスト層ＲＰ２で覆われずに露出されているため、エッチングにより除去されるが、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのサイドウォールスペーサＳＷ３は、フォトレジスト層ＲＰ２で覆われているため、除去されずに残存する。図６０には、この段階が示されている。その後、フォトレジスト層ＲＰ２を除去する。
【０２６８】
メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ３を除去するためのエッチングは、サイドウォールスペーサＳＷ３よりも絶縁膜ＩＬ２１がエッチングされにくいようなエッチング条件で行うことが好ましい。すなわち、サイドウォールスペーサＳＷ３のエッチング速度よりも絶縁膜ＩＬ２１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。これにより、絶縁膜ＩＬ２１をエッチングストッパとして機能させることができる。半導体基板ＳＢの基板領域（Ｓｉ領域）がエッチングされるのを防ぐため、絶縁膜ＩＬ２１は層状に残存させることが好ましい。
【０２６９】
それから、図６１に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ２１上に、サイドウォールスペーサＳＷ３を覆うように、絶縁膜ＩＬ２３を形成する。絶縁膜ＩＬ２３は、後述のサイドウォールスペーサＳＷ４を形成するための絶縁膜である。絶縁膜ＩＬ２３は、絶縁膜ＩＬ２１とは異なる絶縁材料からなるが、例えば、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
【０２７０】
それから、絶縁膜ＩＬ２３を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図６２に示されるように、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣り合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、積層体ＬＭ３の側壁上とに、選択的にこの絶縁膜ＩＬ２３が残存して、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ４が形成される。なお、サイドウォールスペーサＳＷ４は、絶縁膜ＩＬ２１上に形成される。このため、積層体ＬＭ２の両側壁上に、絶縁膜ＩＬ２１を介して、サイドウォールスペーサＳＷ４が形成され、また、積層体ＬＭ３の両側壁上に、絶縁膜ＩＬ２１およびサイドウォールスペーサＳＷ３を介して、サイドウォールスペーサＳＷ４が形成される。また、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上に、絶縁膜ＩＬ２１を介してサイドウォールスペーサＳＷ４が形成され、また、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上に、絶縁膜ＩＬ２１を介してサイドウォールスペーサＳＷ４が形成される。
【０２７１】
絶縁膜ＩＬ２３をエッチバックしてサイドウォールスペーサＳＷ４を形成する際には、絶縁膜ＩＬ２３よりも絶縁膜ＩＬ２１がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。すなわち、絶縁膜ＩＬ２３のエッチング速度よりも絶縁膜ＩＬ２１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチバックを行うことが好ましい。これにより、絶縁膜ＩＬ２１をエッチングストッパとして機能させることができる。半導体基板ＳＢの基板領域（Ｓｉ領域）がエッチングされるのを防ぐため、絶縁膜ＩＬ２１は層状に残存させることが好ましい。
【０２７２】
それから、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ４を除去し、メモリセル領域ＲＧ１およびシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのサイドウォールスペーサＳＷ４を残す。これは、次のようにして行うことができる。すなわち、図６３に示されるように、まず、メモリセル領域ＲＧ１およびシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂを覆い、かつメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａを露出するフォトレジスト層（フォトレジストパターン、レジスト層、レジストパターン、マスク層）ＲＰ３を、フォトリソグラフィ技術を用いて半導体基板ＳＢ上に形成する。それから、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されているサイドウォールスペーサＳＷ４を、エッチングにより除去する。この際、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ４はフォトレジスト層ＲＰ３で覆われずに露出されているため、エッチングにより除去されるが、メモリセル領域ＲＧ１およびシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂのサイドウォールスペーサＳＷ４は、フォトレジスト層ＲＰ３で覆われているため、除去されずに残存する。図６３には、この段階が示されている。その後、フォトレジスト層ＲＰ３を除去する。
【０２７３】
メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ４を除去するためのエッチングは、サイドウォールスペーサＳＷ４よりも絶縁膜ＩＬ２１がエッチングされにくいようなエッチング条件で行うことが好ましい。すなわち、サイドウォールスペーサＳＷ４のエッチング速度よりも絶縁膜ＩＬ２１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。これにより、絶縁膜ＩＬ２１をエッチングストッパとして機能させることができる。半導体基板ＳＢの基板領域（Ｓｉ領域）がエッチングされるのを防ぐため、絶縁膜ＩＬ２１は層状に残存させることが好ましい。
【０２７４】
それから、図６４に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ２１上に、サイドウォールスペーサＳＷ３，ＳＷ４を覆うように、絶縁膜ＩＬ２４を形成する。絶縁膜ＩＬ２４は、後述のサイドウォールスペーサＳＷ５を形成するための絶縁膜である。絶縁膜ＩＬ２４は、絶縁膜ＩＬ２１とは異なる絶縁材料からなるが、例えば、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
【０２７５】
それから、絶縁膜ＩＬ２４を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図６５に示されるように、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣り合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、積層体ＬＭ３の側壁上とに、選択的にこの絶縁膜ＩＬ２４が残存して、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ５が形成される。なお、サイドウォールスペーサＳＷ５は、絶縁膜ＩＬ２１上に形成される。このため、積層体ＬＭ２の両側壁上に、絶縁膜ＩＬ２１を介して、サイドウォールスペーサＳＷ５が形成され、また、積層体ＬＭ３の両側壁上に、絶縁膜ＩＬ２１およびサイドウォールスペーサＳＷ３，ＳＷ４を介して、サイドウォールスペーサＳＷ５が形成される。また、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上に、絶縁膜ＩＬ２１およびサイドウォールスペーサＳＷ４を介してサイドウォールスペーサＳＷ５が形成される。また、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上に、絶縁膜ＩＬ２１およびサイドウォールスペーサＳＷ４を介してサイドウォールスペーサＳＷ５が形成される。
【０２７６】
絶縁膜ＩＬ２４をエッチバックしてサイドウォールスペーサＳＷ５を形成する際には、絶縁膜ＩＬ２４よりも絶縁膜ＩＬ２１がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。すなわち、絶縁膜ＩＬ２４のエッチング速度よりも絶縁膜ＩＬ２１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチバックを行うことが好ましい。これにより、絶縁膜ＩＬ２１をエッチングストッパとして機能させることができる。半導体基板ＳＢの基板領域（Ｓｉ領域）がエッチングされるのを防ぐため、絶縁膜ＩＬ２１は層状に残存させることが好ましい。
【０２７７】
それから、図６６に示されるように、絶縁膜ＩＬ２１のうち、サイドウォールスペーサＳＷ３，ＳＷ４，ＳＷ５で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。
【０２７８】
このようにして、積層体ＬＭ２の両側壁上と、積層体ＬＭ３の両側壁上と、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上とに、それぞれサイドウォールスペーサＳＷが形成される。
【０２７９】
但し、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷ、すなわち、積層体ＬＭ２の両側壁上に形成されたサイドウォールスペーサＳＷは、絶縁膜ＩＬ２１とサイドウォールスペーサＳＷ５とにより形成されている。また、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷ、すなわち、積層体ＬＭ３の両側壁上に形成されたサイドウォールスペーサＳＷは、絶縁膜ＩＬ２１とサイドウォールスペーサＳＷ３とサイドウォールスペーサＳＷ４とサイドウォールスペーサＳＷ５とにより形成されている。また、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷ、すなわち、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣り合う側とは反対側の側壁）上に形成されたサイドウォールスペーサＳＷは、絶縁膜ＩＬ２１とサイドウォールスペーサＳＷ４とサイドウォールスペーサＳＷ５とにより形成されている。
【０２８０】
このため、本実施の形態４では、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷと、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷと、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷとで、厚みが異なっている。具体的には、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷの厚みＴ２よりも、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷの厚みＴ２の方が大きい。また、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷの厚みＴ２やメモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷの厚みＴ２よりも、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷの厚みＴ２の方が大きい。
【０２８１】
すなわち、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷの厚みＴ２を厚みＴ２ａとし、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷの厚みＴ２を厚みＴ２ｂとし、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷの厚みＴ２を厚みＴ２ｃとした場合、Ｔ２ａ＜Ｔ２ｂ＜Ｔ２ｃが成り立つ。なお、サイドウォールスペーサＳＷの厚みＴ２は、図６７に示されている。また、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷは、積層体ＬＭ２の側壁上に形成されたサイドウォールスペーサＳＷに対応している。メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷは、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷに対応している。シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷは、積層体ＬＭ３の側壁上に形成されたサイドウォールスペーサＳＷに対応している。
【０２８２】
以降の工程は、本実施の形態４も、上記実施の形態１と同様である。すなわち、本実施の形態４においても、上記実施の形態１と同様に上記ステップＳ１６を行って、図６７に示されるようにｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を形成する。その後、本実施の形態４においても、上記実施の形態１と同様に上記ステップＳ１７（活性化アニール）およびそれ以降の工程を行うが、ここではその図示および説明は省略する。
【０２８３】
図５７〜図６７を参照して説明した工程により、厚みＴ２が異なるサイドウォールスペーサＳＷを作り分けることができる。これにより、各トランジスタの要求特性に応じてサイドウォールスペーサＳＷの厚みＴ２を設定することができるため、半導体装置の総合的な性能を向上させることができる。
【０２８４】
例えば、サイドウォールスペーサＳＷの厚みＴ２を大きくすれば、ＬＤＤ構造の低濃度領域の寸法（ゲート長方向に沿った方向での寸法）を大きくすることができるため、耐圧を高めることができる。このため、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂでは、サイドウォールスペーサＳＷの厚みＴ２を大きくし、それによって、ｎ−型半導体領域ＥＸ４の寸法（ゲート電極ＧＥ２のゲート長方向に反った方向での寸法）を大きくすることができ、ＭＩＳＦＥＴの耐圧を高めることができる。一方、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成するＭＩＳＦＥＴは、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成するＭＩＳＦＥＴよりも耐圧が低くてもよい。このため、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷの厚みＴ２は、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷの厚みＴ２よりも小さくしている。
【０２８５】
しかしながら、上記図５４を参照して説明したように、サイドウォールスペーサＳＷ１０１の厚みＴ１０１が大きい場合には、イオン注入阻止マスクとして的確に機能できるような形状のサイドウォールスペーサＳＷ１０１を形成することと、コンタクトホールやそのコンタクトホールを埋め込むプラグを的確に形成することとを両立することは、容易ではない。
【０２８６】
それに対して、本実施の形態４では、図５７〜図６７に示されるように、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに幅Ｔ２が大きなサイドウォールスペーサＳＷを形成しているが、上記積層体ＬＭ３の高さｈ３（高さｈ３は上記図５７に示されている）を高くすることで、サイドウォールスペーサＳＷを、イオン注入阻止マスクとして的確に機能できるような形状にすることができる。例えば、上記積層体ＬＭ３の高さｈ３を、積層体ＬＭ３の側壁上に形成されるサイドウォールスペーサＳＷの幅Ｔ２よりも大きくし（ｈ３＞Ｔ２）、それによって、積層体ＬＭ３の側壁上に形成されるサイドウォールスペーサＳＷを、イオン注入阻止マスクとして的確に機能できるような形状にすることができる。これにより、積層体ＬＭ３の側壁上に形成されたサイドウォールスペーサＳＷをイオン注入阻止マスクとして的確に機能させてイオン注入工程を行うことができるため、ｎ＋型半導体領域ＳＤ４をより的確に形成することができ、半導体装置の性能をより的確に向上させることができる。
【０２８７】
また、キャップ絶縁膜ＣＰ３の厚みを厚くすることにより積層体ＬＭ３の高さｈ３を高くすることができるが、上記図２３に示されるように、上記ステップＳ２０の研磨工程で、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３は除去される。このため、積層体ＬＭ３の高さｈ３を高くするためにキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の厚みを厚くしたとしても、層間絶縁膜の厚みを厚くすることにはつながらず、上記図２９に示される絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができる。つまり、積層体ＬＭ３の高さｈ３を高くすることと、絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することとの両立が可能である。絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができることにより、絶縁膜ＩＬ３，ＩＬ６に形成するコンタクトホールＣＴのアスペクト比を抑制することができるため、コンタクトホールＣＴを形成しやすくなり、また、そのコンタクトホールＣＴをプラグＰＧで埋め込みやすくなる。このため、半導体装置の製造工程が行いやすくなり、また、半導体装置の製造歩留まりを向上させることができる。また、絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができることにより、コンタクトホールＣＴの直径を大きくしなくともコンタクトホールＣＴのアスペクト比を抑制することができるため、半導体装置の小型化（小面積化）に有利となる。
【０２８８】
このように、イオン注入阻止マスクとして的確に機能できるような形状のサイドウォールスペーサＳＷを形成することと、コンタクトホールＣＴやそのコンタクトホールＣＴを埋め込むプラグＰＧを的確に形成することとを、的確に両立することができる。
【０２８９】
また、図５７〜図６７の工程によりサイドウォールスペーサＳＷを形成する際には、積層体ＬＭ３の高さｈ３は、積層体ＬＭ３の側壁上に形成されるサイドウォールスペーサＳＷの幅Ｔ２よりも大きく（ｈ３＞Ｔ２）している。そして、上記ステップＳ２０の研磨工程でキャップ絶縁膜ＣＰ３は除去されるため、上記ステップＳ２７でコンタクトホールＣＴを形成する際には、ゲート電極ＧＥ２の高さｈ４は、ゲート電極ＧＥ２の側壁上に形成されているサイドウォールスペーサＳＷの幅Ｔ２よりも小さく（ｈ４＜Ｔ２）することができる。従って、サイドウォールスペーサＳＷを形成する際には、積層体ＬＭ３の高さｈ３は、積層体ＬＭ３の側壁上に形成されるサイドウォールスペーサＳＷの幅Ｔ２よりも大きく（ｈ３＞Ｔ２）し、製造された半導体装置においては、ゲート電極ＧＥ２の高さｈ４は、ゲート電極ＧＥ２の側壁上に形成されているサイドウォールスペーサＳＷの幅Ｔ２よりも小さく（ｈ４＜Ｔ２）することができる。このことは、後述の図６８〜図７７の工程によりサイドウォールスペーサＳＷを形成する場合も同様である。
【０２９０】
ここで、ゲート電極ＧＥ２の高さｈ４は、半導体基板ＳＢ（ｐ型ウエルＰＷ３）と絶縁膜Ｇ３との間の界面から、ゲート電極ＧＥ２の上面までの高さ（距離）に対応しており、上記図２９に示されている。ゲート電極ＧＥ２上に金属シリサイド層ＳＬ２を形成した場合は、ゲート電極ＧＥ２の高さｈ４は、半導体基板ＳＢ（ｐ型ウエルＰＷ３）と絶縁膜Ｇ３との間の界面から、ゲート電極ＧＥ２上の金属シリサイド層ＳＬ２の上面までの高さ（距離）に対応している。このため、ゲート電極ＧＥ２上に金属シリサイド層ＳＬ２を形成しない場合は、ゲート電極ＧＥ２の高さｈ４は、絶縁膜Ｇ３の厚みとゲート電極ＧＥ２の厚みとの合計にほぼ一致し、ゲート電極ＧＥ２上に金属シリサイド層ＳＬ２を形成する場合は、ゲート電極ＧＥ２の高さｈ４は、絶縁膜Ｇ３の厚みとゲート電極ＧＥ２の厚みと金属シリサイド層ＳＬ２の厚みとの合計にほぼ一致している。
【０２９１】
次に、図６８〜図７７を参照して、厚みが異なるサイドウォールスペーサＳＷを作り分ける他の手法について説明する。図６８〜図７７は、本実施の形態４の半導体装置の製造工程中の要部断面図であり、上記図５７〜図６７とほぼ同じ断面領域が示されている。
【０２９２】
上記実施の形態１と同様にして上記ステップＳ１４までを行って上記図１６の構造を得てから、図６８に示されるように、半導体基板ＳＢの主面全面上に、絶縁膜ＩＬ２１を形成（堆積）する。上記図５７の場合と同様に、図６８の場合も、絶縁膜ＩＬ２１は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、積層体ＬＭ１、積層体ＬＭ２および積層体ＬＭ３を覆うように形成される。絶縁膜ＩＬ２１の材料や成膜法は、図６８の場合も図５７の場合と同様であるが、図５７の場合よりも、図６８の場合の方が、絶縁膜ＩＬ２１の厚みは大きい。また、図６８〜図７７の工程の場合は、絶縁膜ＩＬ２１は、以降のエッチバック工程で半導体基板ＳＢを保護する絶縁膜として機能するとともに、後述のサイドウォールスペーサＳＷ５を形成するための絶縁膜としても機能する。
【０２９３】
それから、上記図５８の場合と同様に、図６９に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ２１上に、絶縁膜ＩＬ２２を形成する。絶縁膜ＩＬ２２については、図６９の場合も、上記図５８の場合と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０２９４】
それから、上記図５９の場合と同様に、図７０に示されるように、絶縁膜ＩＬ２２を異方性エッチング技術によりエッチバックすることにより、サイドウォールスペーサＳＷ３を形成する。この図７０の工程は、上記図５９を参照して説明した工程と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０２９５】
それから、上記図６０の場合と同様に、図７１に示されるように、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂを覆い、かつメモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａを露出するフォトレジスト層ＲＰ２を形成してから、メモリセル領域ＲＧ１およびメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ３を、エッチングにより除去する。この図７１の工程は、上記図６０を参照して説明した工程と基本的には同様であるので、ここではその繰り返しの説明は省略する。その後、フォトレジスト層ＲＰ２を除去する。
【０２９６】
それから、上記図６１の場合と同様に、図７２に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ２１上に、サイドウォールスペーサＳＷ３を覆うように、絶縁膜ＩＬ２３を形成する。絶縁膜ＩＬ２３については、図７２の場合も、上記図６１の場合と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０２９７】
それから、上記図６２の場合と同様に、図７３に示されるように、絶縁膜ＩＬ２３を異方性エッチング技術によりエッチバックすることにより、サイドウォールスペーサＳＷ４を形成する。この図７３の工程は、上記図６２を参照して説明した工程と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０２９８】
それから、上記図６３の場合と同様に、図７４に示されるように、メモリセル領域ＲＧ１およびシリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂを覆い、かつメタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａを露出するフォトレジスト層ＲＰ３を形成してから、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａのサイドウォールスペーサＳＷ４を、エッチングにより除去する。この図７４の工程は、上記図６３を参照して説明した工程と基本的には同様であるので、ここではその繰り返しの説明は省略する。その後、図７５に示されるように、フォトレジスト層ＲＰ３を除去する。
【０２９９】
それから、図７６に示されるように、絶縁膜ＩＬ２１を異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。すなわち、フォトレジスト層ＲＰ３を除去した後に、上記図５７〜図６７の工程の場合は、上記絶縁膜ＩＬ２４を形成してから、その絶縁膜ＩＬ２４をエッチバックしているが、図６８〜図７７の工程の場合は、上記絶縁膜ＩＬ２４は形成せずに、絶縁膜ＩＬ２１をエッチバックする。これにより、図７６に示されるように、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａにおいては、積層体ＬＭ２の両側壁上に、絶縁膜ＩＬ２１が選択的に残存してサイドウォールスペーサＳＷ５が形成される。また、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂにおいては、サイドウォールスペーサＳＷ３，ＳＷ４と積層体ＬＭ３との間とサイドウォールスペーサＳＷ３，ＳＷ４と半導体基板ＳＢとの間とに絶縁膜ＩＬ２１が残存し、それ以外の絶縁膜ＩＬ２１は除去される。また、メモリセル領域ＲＧ１においては、サイドウォールスペーサＳＷ４と積層体ＬＭ１との間と、サイドウォールスペーサＳＷ４とメモリゲート電極ＭＧとの間と、サイドウォールスペーサＳＷ４と半導体基板ＳＢとの間とに絶縁膜ＩＬ２１が残存し、それ以外の絶縁膜ＩＬ２１は除去される。また、メモリセル領域ＲＧ１において、積層体ＬＭ１の側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側の側壁）の上部に隣接する位置に、絶縁膜ＩＬ２１が残存してサイドウォールスペーサＳＷ５が形成される場合もある。
【０３００】
また、絶縁膜ＩＬ２１をエッチバックする際には、絶縁膜ＩＬ２１よりもキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３および半導体基板ＳＢがエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。
【０３０１】
このようにして、積層体ＬＭ２の両側壁上と、積層体ＬＭ３の両側壁上と、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上とに、それぞれサイドウォールスペーサＳＷが形成される。
【０３０２】
但し、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷ、すなわち、積層体ＬＭ２の両側壁上に形成されたサイドウォールスペーサＳＷは、絶縁膜ＩＬ２１により形成されたサイドウォールスペーサＳＷ５からなる。また、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷ、すなわち、積層体ＬＭ３の両側壁上に形成されたサイドウォールスペーサＳＷは、絶縁膜ＩＬ２１とサイドウォールスペーサＳＷ３とサイドウォールスペーサＳＷ４とにより形成されている。また、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷ、すなわち、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣り合う側とは反対側の側壁）上に形成されたサイドウォールスペーサＳＷは、絶縁膜ＩＬ２１とサイドウォールスペーサＳＷ４とにより形成されている。
【０３０３】
このため、上記図５７〜図６７の工程の場合と同様に図６８〜図７７の工程の場合も、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷと、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷと、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷとで、厚みが異なっている。具体的には、メタルゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ａに形成されたサイドウォールスペーサＳＷの厚みＴ２よりも、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷの厚みＴ２の方が大きい。また、メモリセル領域ＲＧ１に形成されたサイドウォールスペーサＳＷの厚みＴ２よりも、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに形成されたサイドウォールスペーサＳＷの厚みＴ２の方が、更に大きい。なお、サイドウォールスペーサＳＷの厚みＴ２は、図７７に示されている。
【０３０４】
以降の工程は、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様に上記ステップＳ１６を行って、図７７に示されるようにｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を形成する。その後、上記実施の形態１と同様に上記ステップＳ１７（活性化アニール）およびそれ以降の工程を行うが、ここではその図示および説明は省略する。
【０３０５】
上記図５７〜図６７の工程の場合と同様に、図６８〜図７７の工程の場合も、厚みＴ２が異なるサイドウォールスペーサＳＷを作り分けることができる。これにより、各トランジスタの要求特性に応じてサイドウォールスペーサＳＷの厚みＴ２を設定することができるため、半導体装置の総合的な性能を向上させることができる。
【０３０６】
また、上記図５７〜図６７の工程の場合と同様に図６８〜図７７の工程の場合も、シリコンゲート型ＭＩＳＦＥＴ形成領域ＲＧ２ｂに幅Ｔ２が大きなサイドウォールスペーサＳＷを形成している。このため、積層体ＬＭ３の高さｈ３を高くしておく（例えば積層体ＬＭ３の側壁上に形成されるサイドウォールスペーサＳＷの幅Ｔ２よりも大きくしておく）ことで、積層体ＬＭ３の側壁上に形成されるサイドウォールスペーサＳＷを、イオン注入阻止マスクとして的確に機能できるような形状にすることができる。そして、上記ステップＳ２０の研磨工程で、キャップ絶縁膜ＣＰ３は除去されるため、積層体ＬＭ３の高さｈ３を高くするためにキャップ絶縁膜ＣＰ３の厚みを厚くしたとしても、層間絶縁膜の厚みを厚くすることにはつながらず、上記図２９に示される絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができる。つまり、積層体ＬＭ３の高さｈ３を高くすることと、絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することとの両立が可能である。絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができることにより、絶縁膜ＩＬ３，ＩＬ６に形成するコンタクトホールＣＴのアスペクト比を抑制することができるため、コンタクトホールＣＴを形成しやすくなり、また、そのコンタクトホールＣＴをプラグＰＧで埋め込みやすくなる。このため、半導体装置の製造工程が行いやすくなり、また、半導体装置の製造歩留まりを向上させることができる。また、絶縁膜ＩＬ３，ＩＬ６の合計の厚みを抑制することができることにより、コンタクトホールＣＴの直径を大きくしなくともコンタクトホールＣＴのアスペクト比を抑制することができるため、半導体装置の小型化（小面積化）に有利となる。
【０３０７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０３０８】
ＣＧ１  ダミー制御ゲート電極
ＣＧ２  制御ゲート電極
ＣＰ１，ＣＰ２，ＣＰ３  キャップ絶縁膜
ＣＴ  コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ１０１  ｎ−型半導体領域
Ｇ１，Ｇ２，Ｇ３，Ｇ１０１  絶縁膜
ＧＥ１  ダミーゲート電極
ＧＥ２，ＧＥ３，ＧＥ１０１  ゲート電極
ＨＫ  絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７  絶縁膜
ＩＬ１１，ＩＬ２１，ＩＬ２２，ＩＬ２３，ＩＬ２４，ＩＬ１０１  絶縁膜
ＬＦ，ＬＦ１  積層膜
ＬＭ１，ＬＭ２，ＬＭ３  積層体
Ｍ１  配線
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＥ  金属膜
ＭＥ１  窒化チタン膜
ＭＥ２  アルミニウム膜
ＭＧ  メモリゲート電極
ＭＭ  金属膜
ＭＺ  絶縁膜
ＭＺ１，ＭＺ３  酸化シリコン膜
ＭＺ２  窒化シリコン膜
ＰＧ  プラグ
ＰＳ１，ＰＳ２  シリコン膜
ＰＷ１，ＰＷ２，ＰＷ３，ＰＷ１０１  ｐ型ウエル
ＲＧ１  メモリセル領域
ＲＧ２  周辺回路領域
ＲＧ２ａ  メタルゲート型ＭＩＳＦＥＴ形成領域
ＲＧ２ｂ  シリコンゲート型ＭＩＳＦＥＴ形成領域
ＲＰ１，ＲＰ２，ＲＰ３  フォトレジスト層
ＳＢ  半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４  ｎ＋型半導体領域
ＳＬ，ＳＬ２  金属シリサイド層
ＳＰ  シリコンスペーサ
ＳＴ  素子分離領域
ＳＷ，ＳＷ２，ＳＷ２ａ  サイドウォールスペーサ
ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ１０１  サイドウォールスペーサ
ＴＲ１，ＴＲ２  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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