(57)【要約】      （修正有）【課題】金属ゲートを有する不揮発性メモリセルを代替金属ゲートプロセスで製造できるようにする。【解決手段】基板上にウェル１２０を形成する工程と、トンネル層及び電荷トラップ層を含む積層１４０を形成する工程と、ハイｋゲート誘電体層４０を形成する工程と、多結晶シリコンゲートを形成する工程と、ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１、１３２を形成する工程と、前記多結晶シリコンゲートを除去する工程と、前記多結晶シリコンゲートが除去された領域に金属を堆積して金属ゲートを形成する工程を含む。【選択図】図１１
2015070265.tif 000002
【特許請求の範囲】
【請求項１】
基板を提供する工程と、
前記基板上に複数の絶縁体を形成する工程と、
前記基板上にウェルを形成する工程と、
前記基板上にトンネル層及び電荷トラップ層を含む積層を形成する工程と、
前記積層上にハイｋゲート誘電体層を形成する工程と、
前記ハイｋゲート誘電体層上に多結晶シリコンゲートを形成する工程と、
前記ウェル上に少なくとも２つのソース／ドレインドープ領域を形成する工程と、
前記多結晶シリコンゲートを除去する工程と、
前記多結晶シリコンゲートが除去された領域に金属を堆積して金属ゲートを形成する工程と、
を含むメモリセルを形成する方法。
【請求項２】
前記ウェル上に複数の低濃度ドープ領域を形成する工程を更に含み、
前記低濃度ドープ領域それぞれは、前記ソース／ドレインドープ領域のうち１つと前記積層との間にある、請求項１に記載の方法。
【請求項３】
前記積層は前記電荷トラップ層上に形成された電荷ストップ層を更に含む、請求項１に記載の方法。
【請求項４】
前記基板上に前記ウェルを形成する前記の工程は、前記積層を形成する前記の工程の後に行われる、請求項３に記載の方法。
【請求項５】
前記複数の絶縁体を形成する前記の工程は、前記積層を形成する前記の工程の後に行われる、請求項３に記載の方法。
【請求項６】
前記基板上に前記ウェルを形成する前記の工程は、前記積層を形成する前記の工程の後に行われる、請求項１に記載の方法。
【請求項７】
前記複数の絶縁体を形成する前記の工程は、前記積層を形成する前記の工程の後に行われる、請求項１に記載の方法。
【請求項８】
基板を提供する工程と、
前記基板上に複数の絶縁体を形成する工程と、
前記基板上にウェルを形成する工程と、
前記ウェル上にハイｋゲート誘電体層を形成する工程と、
前記ハイｋゲート誘電体層上に多結晶シリコンゲートを形成する工程と、
前記ウェル上に少なくとも２つのソース／ドレインドープ領域を形成する工程と、
前記多結晶シリコンゲートを除去する工程と、
前記多結晶シリコンゲートが除去された領域にトンネル層、電荷トラップ層及び電荷ストップ層を含む積層を形成する工程と、
前記多結晶シリコンゲートが除去された領域に金属を堆積し金属ゲートを形成する工程と、
を含むメモリセルを形成する方法。
【請求項９】
前記ウェル上に複数の低濃度ドープ領域を形成する工程を更に含み、
前記低濃度ドープ領域それぞれは、前記ソース／ドレインドープ領域のうち１つと前記積層との間にある、請求項８に記載の方法。
【請求項１０】
基板上に形成された絶縁体と、
前記基板上に直接形成されたウェルで、前記絶縁体は前記ウェルの領域を画定するウェルと、
前記ウェル上に形成された少なくとも２つのソース／ドレインドープ領域と、
前記ウェル上の前記少なくとも２つのソース／ドレインドープ領域の間に形成されたトンネル層及び電荷トラップ層を含む積層と、
前記積層上に形成されたハイｋゲート誘電体層と、
前記ハイｋゲート誘電体層上に形成された金属ゲートと、
を含むメモリセル。
【請求項１１】
前記積層は、前記電荷トラップ層上に形成された電荷ストップ層を更に含む、請求項１０に記載のメモリセル。
【請求項１２】
前記電荷ストップ層はハイｋゲート誘電体層である、請求項１１に記載のメモリセル。
【請求項１３】
前記金属ゲートの少なくとも２つの側部それぞれに形成されたスペーサーを更に含む、請求項１０に記載のメモリセル。
【請求項１４】
前記スペーサーを包含する前記基板上に形成された層間誘電体を更に含む、請求項１３に記載のメモリセル。
【請求項１５】
前記ウェル上に形成された低濃度ドープ領域を更に含み、
前記低濃度ドープ領域それぞれは、前記ソース／ドレインドープ領域のうちの１つと前記積層との間にある、請求項１０に記載のメモリセル。
【請求項１６】
前記トンネル層はハイｋゲート誘電体層である、請求項１０に記載のメモリセル。
【請求項１７】
前記金属ゲートはタングステン、アルミニウム、窒化チタニウム、窒化タンタル、タンタル又は銅からなる、請求項１０に記載のメモリセル。
【請求項１８】
前記基板はＰ型基板であり、前記ウェルはＮウェルであり、前記ソース／ドレインドープ領域はＰ型ソース／ドレインドープ領域である、請求項１０に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリセル、特に、金属ゲートを有する不揮発性メモリセルと当該不揮発性メモリセルを製造する方法に関する。
【背景技術】
【０００２】
不揮発性メモリは電力の供給なしにデータを記憶できるので、携帯情報端末（ＰＤＡ）、携帯電話及びメモリカードなどのさまざまな携帯電子製品に用いることが好ましい。市場の要求に応えるため、不揮発性メモリ技術は、ＣＭＯＳプロセス、低消費電力、高い書き込み効率、低コスト及び高密度との両立性を持たなければならない。しかし、不揮発性メモリの小型化が進むにつれ、ゲート酸化層はより薄くなり、これにより記憶されたデータを簡単に消すことができてしまい、データ記憶能力に問題を起こす。そして、ゲート長が短くなるにつれ、ゲート漏洩電力の問題がより大きくなる。積層ゲートメモリを使用することができる。
【０００３】
発展した代替金属ゲートプロセスを用いる積層ゲートメモリセルの製造において、積層ゲートメモリセルの製造プロセスを発展した代替金属ゲートプロセスに適合させることに関し、問題が生じ得る。それゆえ、代替金属ゲートプロセスを変更して積層ゲートメモリセルの製造プロセスに適合させる必要がある。
【発明の概要】
【０００４】
本発明の一実施形態ではメモリセルを形成する方法を説明する。該方法は、基板を提供する工程と、前記基板上に複数の絶縁体を形成する工程と、前記基板上にウェルを形成する工程と、前記基板上にトンネル層及び電荷トラップ層を含む積層を形成する工程と、前記積層上にハイｋゲート誘電体層を形成する工程と、前記ハイｋゲート誘電体層に多結晶シリコンゲートを形成する工程と、前記ウェル上に少なくとも２つのソース／ドレインドープ領域を形成する工程と、前記多結晶シリコンゲートを除去する工程と、前記多結晶シリコンゲートが除去された領域に金属を堆積させて金属ゲートを形成する工程と、を含む。
【０００５】
本発明の他の実施形態ではメモリセル形成方法を説明する。該方法では、基板を提供する工程と、前記基板上に複数の絶縁体を形成する工程と、前記基板上にウェルを形成する工程と、前記ウェル上にハイｋゲート誘電体層を形成する工程と、前記ハイｋゲート誘電体層上に多結晶シリコンゲートを形成する工程と、前記ウェル上に少なくとも２つのソース／ドレインドープ領域を形成する工程と、前記多結晶シリコンゲートを除去する工程と、前記多結晶シリコンゲートが除去された領域にトンネル層、電荷トラップ層及び電荷ストップ層を含む積層を形成する工程と、前記多結晶シリコンゲートが除去された領域に金属を堆積させて金属ゲートを形成する工程と、を含む。
【０００６】
本発明の更なる実施形態ではメモリセルを説明する。該メモリセルは、基板上に形成された絶縁体と、前記基板上に直接形成されたウェルで、前記絶縁体は前記ウェルの領域を画定するウェルと、前記ウェル上に形成された少なくとも２つのソース／ドレインドープ領域と、前記ウェル上の前記少なくとも２つのソース／ドレインドープ領域の間に形成されたトンネル層及び電荷トラップ層を含む積層と、前記積層上に形成されたハイｋゲート誘電体層と、前記ハイｋゲート誘電体層上に形成された金属ゲートと、を含む。
【０００７】
上記及びその他の本発明の目的が、以下のさまざまな図形及び図面で示した好ましい実施形態の詳細な説明を読むと、当業者に明白なことは言うまでもない。
【図面の簡単な説明】
【０００８】
【図１】本特許発明の一実施形態に従ったメモリセルを示す図である。
【０００９】
【図２】図１のメモリセルを製造する第１の方法のフローチャートである。
【００１０】
【図３】図１のメモリセルを製造する第２の方法のフローチャートである。
【００１１】
【図４】図２の工程２０２から２０５を行った後のメモリセルを示す図である。
【００１２】
【図５】図３の工程３０２から３０５を行った後のメモリセルを示す図である。
【００１３】
【図６】図２の工程２０６又は図３の工程３０６を行った後のメモリセルを示す図である。
【００１４】
【図７】図２の工程２０７又は図３の工程３０７を行った後のメモリセルを示す図である。
【００１５】
【図８】図４の基板上に形成されたスペーサーを有するメモリセルを示す図である。
【００１６】
【図９】図４の基板上に層間誘電体を堆積した後のメモリセルを示す図である。
【００１７】
【図１０】図９層間誘電体が研磨された後のメモリセルを示す図である。
【００１８】
【図１１】図２の工程２０９又は図３の工程３０９を行った後のメモリセルを示す図である。
【００１９】
【図１２】図１のメモリセルを製造する第３の方法のフローチャートである。
【００２０】
【図１３】図１のメモリセルを製造する第４の方法のフローチャートである。
【００２１】
【図１４】図１のメモリセルを製造する第５の方法のフローチャートである。
【００２２】
【図１５】図１のメモリセルを製造する第６の方法のフローチャートである。
【発明を実施するための形態】
【００２３】
図１は本発明の一実施形態に従ったメモリセル１００を示す図である。メモリセル１００は基板１１０、ウェル１２０、２つのソース／ドレインドープ領域１３１及び１３２、積層１４０、金属ゲート１５０を含む。メモリセル１００は基板１１０上に直接形成することができ、基板１１０はＰ型基板でよい。ウェル１２０は、基板１１０上に不純物を注入することによって基板１１０上に直接形成することができる。ウェルはＮウェルでよい。２つのソース／ドレインドープ領域１３１及び１３２は、イオンを基板１１０に注入することによってウェル１２０上に形成することができる。２つのソース／ドレインドープ領域１３１及び１３２はＰ＋ドープ領域でよい。積層１４０は、トンネル層１４１、電荷トラップ層１４２及び選択的な電荷ストップ層１４３を含むことができる。トンネル層１４１は、ウェル１２０上に形成され、第１のソース／ドレインドープ領域１３１と第２のソース／ドレインドープ領域１３２との間に配置することができる。トンネル層１４１はハイｋゲート誘電体層でよい。電荷トラップ層１４２はトンネル層１４１上に形成することができる。電荷トラップ層１４２は電荷トラップ化合物である窒化ケイ素又は酸窒化ケイ素で形成することができる。選択的な電荷ストップ層１４３は、ハイｋゲート誘電体層を堆積することによって電荷トラップ層１４２上に直接形成することができる。ハイｋゲート誘電体層４０が積層１４０上に形成されることができる。ハイｋゲート誘電体層は、ハフニウム系誘電体、窒化ハフニウムケイ酸塩、ジルコニウム系誘電体、チタニウム系誘電体などを含むことができる。金属ゲート１５０はハイｋゲート誘電体層４０上に形成することができる。金属ゲート１５０は、タングステン、アルミニウム、窒化チタニウム、窒化タンタル、タンタル及び／又は銅を含むことができる。金属ゲート１５０は、多結晶シリコンゲートを除去し、該多結晶シリコンゲートを金属ゲート１５０に置換することによって形成することができる。
【００２４】
加えて、メモリセル１００は更に２つの低濃度ドープ領域１６１及び１６２を有することができる。２つの低濃度ドープ領域１６１及び１６２はＰドープ領域でよい。第１の低濃度ドープ領域１６１はウェル１２０上に形成され、第１のソース／ドレインドープ領域１３１と接し、かつ、トンネル層１４１と第１のソース／ドレインドープ領域１３１との間に形成することができる。第２の低濃度ドープ領域１６２はウェル１２０上に形成され、第２のソース／ドレインドープ領域１３２と接し、かつ、トンネル層１４１と第２のソース／ドレインドープ領域１３２との間に形成することができる。少なくとも２つのスペーサー１７１及び１７２が、積層１４０及び金属ゲート１５０の２つの側部に形成され、２つのソース／ドレインドープ領域１３１及び１３２を形成するときに２つの低濃度ドープ領域１６１及び１６２を保護する。
【００２５】
メモリセル１００を基板１１０上に作られた他の化合物から分離させるために、少なくとも２つの絶縁体１９１及び１９２が基板１１０上に形成される。ウェル１２０の領域が２つの絶縁体１９１及び１９２により画定される。
【００２６】
図２は、図１のメモリセル１００の製造方法を示すフローチャートである。第１の製造方法は以下の工程を含むことができるがこれらに限定されない。
【００２７】
工程２０２：基板１１０上に少なくとも２つの絶縁体１９１及び１９２を形成する。
【００２８】
工程２０３：基板１１０上にウェル１２０を形成する。
【００２９】
工程２０４：基板１１０上に、トンネル層１４１及び電荷トラップ層１４２を含む積層１４０を形成する。
【００３０】
工程２０５：積層１４０上に図４に示すようなハイｋゲート誘電体層４０を形成する。
【００３１】
工程２０６：ハイｋゲート誘電体層４０上に図６に示すような多結晶シリコンゲート５１を形成する。
【００３２】
工程２０７：ウェル１２０上に複数の低濃度ドープ領域１６１及び１６２を形成する。
【００３３】
工程２０８：ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成する。
【００３４】
工程２０９：多結晶シリコンゲート５１を除去する。
【００３５】
工程２１０：除去された多結晶シリコンゲート５１の代わりに金属を堆積し、金属ゲート１５０を形成する。
【００３６】
工程２０４において、下部誘電体化合物層と電荷トラップ化合物層を基板１１０上に堆積することができる。下部誘電体化合物層の選択された領域及び電荷トラップ化合物層がエッチングされ、ウェル１２０上に積層１４０を形成することができる。工程２０５において、基板１１０上にハイｋゲート誘電体化合物層を堆積することができる。ハイｋゲート誘電体化合物層の選択された領域がエッチングされ、積層１４０上にハイｋゲート誘電体層４０を形成することができる。工程２０６において、基板１１０上に多結晶シリコン化合物層を堆積することができる。多結晶シリコン化合物層の選択された領域がエッチングされ、ハイｋゲート誘電体層４０上に多結晶シリコンゲート５１を形成することができる。その後、積層１４０及び多結晶シリコンゲート５１以外のハイｋゲート誘電体層４０が図６に示すようにエッチングされる。工程２０７において、イオンがウェル１２０に注入され、ウェル１２０上に少なくとも２つの低濃度ドープ領域１６１及び１６２を形成することができる。少なくとも２つのスペーサー１７１及び１７２が多結晶シリコンゲート５１の少なくとも２つの側部に形成することができる。工程２０８において、ウェル１２０にイオンが注入され、ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成することができる。層間誘電体８０が基板１１０上に堆積することができる。層間誘電体８０は多結晶シリコンゲート５１上面と同じレベルにまで研磨することができる。次に、多結晶シリコンゲート５１は工程２０９において除去され、工程２１０において、除去された多結晶シリコンゲート５１の代わりに金属が堆積され、金属ゲート１５０を形成する。
【００３７】
図３は図１におけるメモリセル１００を製造する第２の方法を示すフローチャートである。第２の製造方法は以下の工程を含むことができるがこれらに限定されない。
【００３８】
工程３０２：基板１１０上に少なくとも２つの絶縁体１９１及び１９２を形成する。
【００３９】
工程３０３：基板１１０上にウェル１２０を形成する。
【００４０】
工程３０４：基板１１０上に、トンネル層１４１、電荷トラップ層１４２及び電荷ストップ層１４３を含む積層１４０を形成する。
【００４１】
工程３０５：積層１４０上に図５に示すようなハイｋゲート誘電体層４０を形成する。
【００４２】
工程３０６：ハイｋゲート誘電体層４０上に図６に示すような多結晶シリコンゲート５１を形成する。
【００４３】
工程３０７：ウェル１２０上に複数の低濃度ドープ領域１６１及び１６２を形成する。
【００４４】
工程３０８：ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成する。
【００４５】
工程３０９：多結晶シリコンゲート５１を除去する。
【００４６】
工程３１０：除去された多結晶シリコンゲート５１の代わりに金属を堆積し、金属ゲート１５０を形成する。
【００４７】
工程３０４において、下部導電体化合物層、電荷トラップ化合物層及び上部誘電体化合物層は基板１１０上に堆積することができる。下部導電体化合物層、電荷トラップ化合物層及び上部誘電体化合物層の選択された領域はエッチングされウェル１２０上に積層１４０を形成できる。工程３０５において、ハイｋゲート誘電体化合物層が基板１１０上に堆積される。ハイｋゲート誘電体化合物層の選択された領域がエッチングされ、積層１４０上にハイｋゲート誘電体層４０を形成する。工程３０６において、多結晶シリコン化合物層は基板１１０上に堆積できる。多結晶シリコン化合物層の選択された領域がエッチングされハイｋゲート誘電体層４０上に多結晶シリコンゲート５１を形成する。その後、積層１４０及び多結晶シリコンゲート５１以外のハイｋゲート誘電体層４０が図６に示すようにエッチングされる。工程３０７において、イオンがウェル１２０に注入され、ウェル１２０上に少なくとも２つの低濃度ドープ領域１６１及び１６２が形成される。少なくとも２つのスペーサー１７１及び１７２が多結晶シリコンゲート５１の少なくとも２つの側部に形成することができる。工程３０８において、イオンがウェル１２０に注入され、ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成することができる。層間誘電体８０を基板１１０上に堆積することができる。層間誘電体８０は多結晶シリコンゲート５１の上部と同じレベルにまで研磨することができる。多結晶シリコンゲート５１は工程３０９において除去され、工程３１０において除去された多結晶シリコンゲート５１の代わりに金属が堆積され、金属ゲート１５０を形成する。
【００４８】
図４は図２における工程２０２から２０５を行った後のメモリセル１００を示す図である。絶縁体１９１及び１９２は、基板１１０上に基板１１０の選択された領域上にフィールド酸化膜を堆積することによって形成することができる。基板１１０では、絶縁体１９１及び１９２が形成される。次に、不純物が注入され、ウェル１２０を形成することができる。ウェル１２０は絶縁体１９１及び１９２を用いて基板１１０上に製造されるその他の化合物から分離できる。工程は下部誘電体化合物層及び電荷トラップ化合物層を基板１１０上に堆積する工程へと続く。電荷トラップ化合物層は下部誘電体化合物層上に形成される。
【００４９】
下部誘電体化合物層及び電荷トラップ化合物層の選択された領域を、積層１４０が形成される必要のない基板１１０の領域からエッチングすることができる。エッチング後に基板１１０上に残留した下部誘電化合物層はトンネル層１４１でよい。エッチング後に基板１１０上に残留した電荷トラップ化合物層は電荷トラップ層１４２でよい。トンネル層１４１は基板１１０上に形成することができる。電荷トラップ層１４２はトンネル層１４１上に形成することができる。ハイｋゲート誘電体層４０は積層１４０上に形成でき、積層１４０と一致するようにエッチングされ、電荷ストップ層として機能させることができる。
【００５０】
図５は、図３の工程３０２から３０５を行った後のメモリセル１００を示す図である。絶縁体１９１及び１９２は基板１１０の選択された領域にフィールド酸化膜を堆積することによって基板１１０上に形成できる。基板１１０では、絶縁体１９１及び１９２が形成される。次に、不純物が注入され、ウェル１２０を形成することができる。ウェル１２０は絶縁体１９１及び１９２を用いて基板１１０上に製造されるその他の化合物から分離することができる。工程は下部誘電体化合物層、電荷トラップ化合物層及び上部誘電体化合物層を基板１１０上に堆積する工程へと続く。電荷トラップ化合物層は下部誘電体化合物層上に形成される。上部誘電体化合物層は電荷トラップ化合物層上に形成することができる。
【００５１】
下部誘電体化合物層、電荷トラップ化合物層及び上部誘電体化合物の層の選択された領域が、積層１４０が形成される必要のない基板１１０の領域からエッチングすることができる。
【００５２】
エッチング後に基板１１０上に残留した下部誘電化合物層はトンネル層１４１でよい。エッチング後に基板１１０上に残留した電荷トラップ化合物層は電荷トラップ層１４２でよい。エッチング後に基板１１０上に残留した上部誘電体化合物層は電荷ストップ層１４３でよい。トンネル層１４１は基板１１０上に形成することができる。電荷トラップ層１４２はトンネル層１４１上に形成することができる。電荷ストップ層１４３は電荷トラップ層１４２上に形成することができる。ハイｋゲート誘電体層４０は積層１４０上に形成することができ、既に形成された電荷ストップ層１４３と合体するようにエッチングされる。
【００５３】
図６は、図２の工程２０６又は図３の工程３０６を行った後のメモリセル１００を示す図である。図７は図２の工程２０７又は図３の工程３０７を行った後のメモリセル１００を示す図である。低濃度ドープ領域１６１及び１６２は基板１１０上に形成される。ソース／ドレインドープ領域１３１及び１３２の形成前に低濃度ドープ領域１６１及び１６２を形成することができる。低濃度ドープ領域１６１及び１６２はメモリセル１００の短チャンネル効果を削減するように用いられる。
【００５４】
図８は、基板１１０上に形成されたスペーサー１７１及び１７２を有するメモリセル１００を示す図である。スペーサー酸化物は基板１１０の表面に堆積され、多結晶シリコンゲート５１及び積層１４０の側部と接触する。スペーサー酸化物の選択された領域がエッチングされ、多結晶シリコンゲート５１の少なくとも２つの側部、そして積層１４０の少なくとも２つの側部に、少なくとも２つのスペーサー１７１及び１７２を形成する。多結晶シリコンゲート５１の少なくとも２つの側部及び積層１４０の少なくとも２つの側部は多結晶シリコンゲート５１及び積層１４０の側部でよい。ここでは、少なくとも２つのソース／ドレインドープ領域１３１及び１３２が形成される。イオンがウェル１２０に注入され、ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２が形成されえる。少なくとも２つのソース／ドレインドープ領域１３１及び１３２が形成されたウェル１２０の領域は、少なくとも２つのスペーサー１７１及び１７２と絶縁体１９１及び１９２とによって画定された領域でよい。少なくとも２つのスペーサー１７１及び１７２はソース／ドレインドープ領域１３１及び１３２が形成されるときに被覆された低濃度ドープ領域１６１及び１６２を保護するために機能する。
【００５５】
図９は、層間誘電体８０を基板１１０上に堆積させた後のメモリ１００を示す図である。図１０は、層間誘電体８０を研磨した後のメモリ１００を示す図である。層間誘電体８０はメモリセル１００全体を覆う基板１１０上に堆積することができる。多結晶シリコンゲート５１の上部に到達するまで、層間誘電体８０は研磨され、製造プロセスの次の工程の準備のために層間誘電体８０及び多結晶シリコンゲート５１を平坦化させ、多結晶シリコンゲート５１を露出させる。
【００５６】
図１１は、図２の工程２０９又は図３の工程３０９を行った後のメモリセル１００を示す図である。多結晶シリコンゲート５１は基板１１０から除去することができるが、積層１４０を損なわないままにしておく。多結晶シリコンゲート５１の除去は金属ゲート１５０を多結晶シリコンゲート５１に代わって堆積させる。金属ゲート１５０を有するメモリセル１００は、図１に示されている。
【００５７】
他の実施形態において、図１０で層間誘電体８０が研磨された後、フォトレジスト層を基板１１０上に堆積することができる。メモリセル１００が金属ゲート１５０と共に形成されるフォトレジスト層の領域がエッチングされる一方で、メモリセルが多結晶シリコンゲート５１と共に形成されるフォトレジスト層の領域はそのままにされ、除去する必要のないメモリセルの多結晶シリコンゲート５１を保護する。
【００５８】
図１２から１５はメモリセル１１０の製造方法の他の実施形態である。製造における一連の工程との違いが、メモリセル１００のコンポーネントの導電性あるいは信頼性を含むメモリセル１００の特性を変化させる。
【００５９】
図１２は図１のメモリセル１００の第３の製造方法を示すフローチャートである。第３の製造方法は以下の工程を含むことができるがこれらに限定されない。
【００６０】
工程１２０２：基板１１０上に少なくとも２つの絶縁体１９１及び１９２を形成する。
【００６１】
工程１２０３：基板１１０上にトンネル層１４１及び電荷トラップ層１４２を含む積層１４０を形成する。
【００６２】
工程１２０４：基板１１０上にウェル１２０を形成する。
【００６３】
工程１２０５：積層１４０上に図４に示すようなハイｋゲート誘電体層４０を形成する。
【００６４】
工程１２０６：ハイｋゲート誘電体層４０上に多結晶シリコンゲート５１を形成する。
【００６５】
工程１２０７：ウェル１２０上に複数の低濃度ドープ領域１６１及び１６２を形成する。
【００６６】
工程１２０８：ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成する。
【００６７】
工程１２０９：多結晶シリコンゲート５１を除去する。
【００６８】
工程１２１０：除去された多結晶シリコンゲート５１の代わりに金属を堆積して金属ゲート１５０を形成する。
【００６９】
図１３は図１のメモリセル１００の第４の製造方法を示すフローチャートである。第４の製造方法は以下の工程を含むことができるがこれらに限定されない。
【００７０】
工程１３０２：基板１１０上になくとも２つの絶縁体１９１及び１９２を形成する。
【００７１】
工程１３０３：基板１１０上に、トンネル層１４１、電荷トラップ層１４２及び電荷ストップ層１４３を含む積層１４０を形成する。
【００７２】
工程１３０４：基板１１０上にウェル１２０を形成する。
【００７３】
工程１３０５：積層１４０上に図５に示すようなハイｋゲート誘電体層４０を形成する。
【００７４】
工程１３０６：ハイｋゲート誘電体層４０上に多結晶シリコンゲート５１を形成する。
【００７５】
工程１３０７：ウェル１２０上に複数の低濃度ドープ領域１６１及び１６２を形成する。
【００７６】
工程１３０８：ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成する。
【００７７】
工程１３０９：多結晶シリコンゲート５１を除去する。
【００７８】
工程１３１０：除去された多結晶シリコンゲート５１の代わりに金属を堆積して金属ゲート１５０を形成する。
【００７９】
図１４は図１のメモリセル１００の第５の製造方法を示すフローチャートである。第５の製造方法は以下の工程を含むことができるがこれらに限定されない。
【００８０】
工程１４０２：基板１１０上に、トンネル層１４１、電荷トラップ層１４２及び電荷ストップ層１４３を含む積層１４０を形成する。
【００８１】
工程１４０３：基板１１０上になくとも２つの絶縁体１９１及び１９２を形成する。
【００８２】
工程１４０４：基板１１０上にウェル１２０を形成する。
【００８３】
工程１４０５：積層１４０上に図５に示すようなハイｋゲート誘電体層４０を形成する。
【００８４】
工程１４０６：ハイｋゲート誘電体層４０上に多結晶シリコンゲート５１を形成する。
【００８５】
工程１４０７：ウェル１２０上に複数の低濃度ドープ領域１６１及び１６２を形成する。
【００８６】
工程１４０８：ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成する。
【００８７】
工程１４０９：多結晶シリコンゲート５１を除去する。
【００８８】
工程１４１０：除去された多結晶シリコンゲート５１の代わりに金属を堆積し金属ゲート１５０を形成する。
【００８９】
図１２及び図１４に示す方法で、ウェル１２０の形成前に積層１４０は形成される。ウェル１２０を形成する順序を変えることは、ウェル１２０の最終的な特性に影響を及ぼす。ウェル１２０は積層１４０の後に形成されるため、積層１４０の形成がウェル１２０に影響されないように、ウェル１２０の最終的な特性は、所望の特性に近いものとなる。
【００９０】
図１５は、図１のメモリセル１００の第６の製造方法を示すフローチャートである。第６の製造方法は以下の工程を含むことができるがこれらに限定されない。
【００９１】
工程１５０２：基板１１０上に少なくとも２つの絶縁体１９１及び１９２を形成する。
【００９２】
工程１５０３：基板１１０上にウェル１２０を形成する。
【００９３】
工程１５０４：基板１１０上にハイｋゲート誘電体層４０を形成する。
【００９４】
工程１５０５：ハイｋゲート誘電体層４０上に多結晶シリコンゲート５１を形成する。
【００９５】
工程１５０６：ウェル１２０上に複数の低濃度ドープ領域１６１及び１６２を形成する。
【００９６】
工程１５０７：ウェル１２０上に少なくとも２つのソース／ドレインドープ領域１３１及び１３２を形成する。
【００９７】
工程１５０８：多結晶シリコンゲート５１を除去する。
【００９８】
工程１５０９：基板１１０上に、トンネル層１４１、電荷トラップ層１４２及び電荷ストップ層１４３を含む積層１４０を形成する。
【００９９】
工程１５１０：除去された多結晶シリコンゲート５１の代わりに金属を堆積し金属ゲート１５０を形成する。
【０１００】
図１５で示す製造方法について、積層１４０及び金属ゲート１５０は、多結晶シリコンゲート５１が除去された後に形成することができる。多結晶シリコンゲート５１が除去されると、スペーサー１７１及び１７２の間の穴が残ったままになる。下部誘電体化合物は最初に穴に堆積され、トンネル層１４１を形成する。電荷トラップ化合物は次に、穴に堆積され、トンネル層１４１上に電荷トラップ層１４２を形成する。上部誘電体化合物は穴に堆積され、電荷トラップ層１４２上に電荷ストップ層１４３を形成する。次に、金属が電荷トラップ層１４２の上部に堆積され、金属ゲート１５０を形成する。多結晶シリコンゲート５１の下方に形成されたハイｋゲート誘電体層４０は、多結晶シリコンゲート５１と共にエッチングされる、あるいは、そのままにして堆積した下部誘電体化合物と合体し、トンネル層１４１を形成することができる。積層１４０は製造工程の後半で形成されるので、積層１４０の形成前に形成されたメモリセル１００の他のコンポーネントは積層１４０の特性のばらつきに影響を及ぼさない。
【０１０１】
ハイｋゲート誘電体層４０がエッチングされない場合、下部誘電体化合物は堆積されない。代わりに、電荷トラップ化合物が穴に堆積され、ハイｋゲート誘電体層４０上に電荷トラップ層１４２を形成することができる。上部誘電体化合物は穴に堆積され、電荷トラップ層１４２上に電荷ストップ層１４３を形成することができる。次に金属が電荷トラップ層１４２の上部に堆積され、金属ゲート１５０を形成することができる。
【０１０２】
図２及び図１２から図１５において、各フローチャートの順序はちょうど本発明における方法のある実施形態である。本発明の図示する形態を示すために用いられ、本発明の範囲を限定させるものではない。例えば、低濃度ドープ領域及びソース／ドレインドープ領域を形成する順序は、低濃度ドープ領域形成前にソース／ドレインドープ領域が形成されるように入れ替えることができる。
【０１０３】
本発明は金属ゲートを有するメモリセルと代替金属ゲートの製造技術を用いたメモリセルを製造する方法とを開示する。メモリセルは基板上に直接形成することができる。基板はシリコンウエハーでよい。低濃度ドープ領域は不揮発性メモリセルへの短チャネル影響を低減させる。メモリセルの製造方法は各工程が行われる順序で異なる。形成されたメモリセルの後半のコンポーネントは、コンポーネントの目的である特性に近いものを示す。これは、形成された後半のコンポーネントが後半のコンポーネント形成前に作られたコンポーネントの形成に影響されないからである。また、金属ゲートの使用により、ランダムな寄生抵抗又は容量、あるいはランダムな空隙によるゲート装置の欠損又は金属の欠損などといった問題を減らすことができる。これらは、多結晶シリコンゲートを用いる従来のメモリセルにおいて通常みられる問題である。また、待機電力がゲートリークを減らすことで削減される。
【０１０４】
当業者は、本発明の教示を保持する過程で、装置及び方法に多くの修正及び変形を行うことができることに容易に気づくだろう。従って、上記の開示は、添付された請求項の境界及び範囲（ｍｅｔｅｓ  ａｎｄ  ｂｏｕｎｄｓ）にのみ限定されるものとして理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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