(57)【要約】      （修正有）【課題】構造が複雑ではなく、セル面積が少ない不揮発性メモリセルを提供する。【解決手段】基板２１０上に形成されたウェル２２０と、ウェル２２０上に形成された第１、第２、第３のソース／ドレインドープ領域２３１、２３２、２３３と、第１ソース／ドレインドープ領域２３１と第２ソース／ドレインドープ領域２３２との間に形成された第１下部誘電体層２５１と、第２ソース／ドレインドープ領域２３２と第３ソース／ドレインドープ領域２３３との間に形成された第２下部誘電体層２５２と、第１下部誘電体層２５１上に形成された第１電荷トラップ層２６１と、第２下部誘電体層２５２上に形成された第２電荷トラップ層２６２と、第１電荷トラップ層２６１上に形成されたブロック層２７１と、ブロック層２７１上に形成されたメモリゲート２８１と、第２電荷トラップ層２６２上に形成された選択ゲート２８２と、を含む。【選択図】図２
2015070266.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたウェルと、
前記ウェル上に形成された複数のソース／ドレインドープ領域と、
前記ウェル上の前記複数のソース／ドレインドープ領域の第１ソース／ドレインドープ領域と第２ソース／ドレインドープ領域との間に形成された第１下部誘電体層と、
前記ウェル上の前記複数のソース／ドレインドープ領域の第２ソース／ドレインドープ領域と第３ソース／ドレインドープ領域との間に形成された第２下部誘電体層と、
前記第１下部誘電体層上に形成された第１電荷トラップ層と、
前記第２下部誘電体層上に形成された第２電荷トラップ層と、
前記第１電荷トラップ層上に形成されたブロック層と、
前記ブロック層上に形成されたメモリゲートと、
前記第２電荷トラップ層上に形成された選択ゲートと、
を含む不揮発性メモリセル。
【請求項２】
活性領域を画定するために前記基板上に形成された複数の絶縁体を更に含む、請求項１に記載の不揮発性メモリセル。
【請求項３】
前記ウェル上に形成され、対応する下部誘電体層と対応するソース／ドレインドープ領域との間にそれぞれ形成される複数の低濃度ドープ領域を更に含む、請求項１に記載の不揮発性メモリセル。
【請求項４】
前記基板と前記ウェルとの間に形成されたディープウェルを更に含む、請求項１に記載の不揮発性メモリセル。
【請求項５】
前記ディープウェルはディープＮウェルである、請求項４に記載の不揮発性メモリセル。
【請求項６】
前記基板と前記ウェルとの間に形成された障壁層を更に含む、請求項１に記載の不揮発性メモリセル。
【請求項７】
前記障壁層はＮ障壁層である、請求項６に記載の不揮発性メモリセル。
【請求項８】
前記選択ゲートの長さはメモリゲートの長さよりも長い、あるいは等しい、請求項１に記載の不揮発性メモリセル。
【請求項９】
前記第１電荷トラップ層及び前記第２電荷トラップ層は窒化ケイ素で形成される、請求項１に記載の不揮発性メモリセル。
【請求項１０】
前記第１電荷トラップ層及び前記第２電荷トラップ層は酸窒化ケイ素で形成される、請求項１に記載の不揮発性メモリセル。
【請求項１１】
前記基板はＰ型基板で、前記ウェルはＮウェルで、前記複数のソース／ドレインドープ領域はＰ＋ドープ領域である、請求項１に記載の不揮発性メモリセル。
【請求項１２】
選択トランジスタ領域及び蓄積トランジスタ領域を有する活性領域を画定する工程と、
基板上にウェルを形成する工程と、
下部誘電体層、電荷トラップ層及び上部誘電体層を有する積層を形成する工程と、
前記上部誘電体層を前記選択トランジスタ領域でエッチングする工程と、
前記選択トランジスタ領域上に選択ゲートを形成し、前記蓄積トランジスタ領域上にメモリゲートを形成する工程と、
複数のソース／ドレインドープ領域を形成する工程と、
を含む不揮発性メモリセルの形成方法。
【請求項１３】
複数の低濃度ドープ領域を形成する工程を更に含む、請求項１２に記載の方法。
【請求項１４】
前記活性領域を画定する前記の工程は前記基板上に絶縁体を形成する工程を含む、請求項１２に記載の方法。
【請求項１５】
前記ウェルを形成する前記の工程は前記基板に不純物を注入する工程を含む、請求項１２に記載の方法。
【請求項１６】
前記複数の低濃度ドープ領域を形成する前記の工程は、前記ウェルにイオンを注入して４つの低濃度ドープ領域を前記ウェル上に形成し、対応する下部誘電体層と対応するソース／ドレインドープ領域との間にそれぞれ形成される工程を含む、請求項１２に記載の方法。
【請求項１７】
前記基板に不純物を注入して、ディープウェルを前記基板と前記ウェルとの間に形成する工程を更に含む、請求項１２に記載の方法。
【請求項１８】
前記ディープウェルはディープＮウェルである、請求項１７に記載の方法。
【請求項１９】
前記基板に不純物を注入して、障壁層を前記基板と前記ウェルとの間に形成する工程を更に含む、請求項１２に記載の方法。
【請求項２０】
前記障壁層はＮ障壁層である、請求項１９に記載の方法。
【請求項２１】
前記選択ゲートの長さは前記メモリゲートの長さよりも長い、あるいは等しい、請求項１２に記載の方法。
【請求項２２】
前記第１電荷トラップ層及び前記第２電荷トラップ層は窒化ケイ素で形成される、請求項１２に記載の方法。
【請求項２３】
前記第１電荷トラップ層及び前記第２電荷トラップ層は酸窒化ケイ素で形成される、請求項１２に記載の方法。
【請求項２４】
前記基板はＰ型基板で、前記ウェルはＮウェルで、前記ソース／ドレインドープ領域はＰ＋ドープ領域である、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリセル、特に、２つのトランジスタを有する不揮発性メモリセルと当該不揮発性メモリセルを製造する方法に関する。
【背景技術】
【０００２】
不揮発性メモリは電力供給なしにデータを記憶できるので、携帯情報端末（ＰＤＡ）、携帯電話及びメモリカードなどのさまざまな携帯電子製品に用いることが好ましい。市場の要求に応えるため、不揮発性メモリ技術はＣＭＯＳプロセス、低消費電力、高い書き込み効率、低コスト及び高密度との両立性を持たなければならない。しかし、不揮発性メモリの小型化が進むにつれ、ゲート酸化層はより薄くなりこれにより記憶されたデータを簡単に消すことができてしまい、不揮発性メモリのデータ記憶能力に問題を起こす。
【０００３】
図１は従来のメモリセル１０を示す。メモリセル１０は絶縁フィールド酸化層（ＦＯＸ）２４により分離されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ２８及びＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ３０を含む。ＮＭＯＳトランジスタ２８はＰ型基板１２上に形成され、第１フローティングゲート３２、Ｎ＋ソースドープ領域１４及びＮ＋ドレインドープ領域１６を含む。ＰＭＯＳトランジスタ３０はＮ型基板１８上に形成され、第２フローティングゲート３４、Ｐ＋ソースドープ領域２０及びＰ＋ドレインドープ領域２２を含む。ＰＭＯＳトランジスタ３０はソース／ドレインドープＮ型チャネルストップ領域３８と共にＰ＋ソースドープ領域２０に近接した第２フローティングゲート３４の下に埋め込まれる。第１フローティングゲート３２及び第２フローティングゲート３４は、双方が同じレベルで維持されるようにフローティングゲート金属線３６に接続される。メモリセル１０へデータを書き込むと、第１フローティングゲート３２は制御ゲート電圧に従った対応レベルを生成する。この時、フローティングゲート金属線３６による接続のため、第２フローティングゲート３４は第１フローティングゲート３２と同じレベルになる。次に、Ｐ＋ソースドープ領域２０とＮ型チャネルストップ領域３８との間の空乏領域（ｄｅｐｌｅｔｉｏｎ  ｒｅｇｉｏｎ）の電子が、加速され第２フローティングゲート３４に注入される。
【０００４】
しかしながら、従来のメモリセル１０には欠点がある。第１に、使用される製造技術によって設定されたさまざまな種類のトランジスタ間に最小スペーシングルールがあるため、従来のメモリセル１０は、広大なチップ領域を占有するＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ２８を有する。第２に、従来のメモリセル１０はフローティングゲート金属線３６が第１フローティングゲート３２及び第２フローティングゲート３４を接続させるようにする。第３に、フィールド酸化層２４はＰＭＯＳトランジスタ３０をＮＭＯＳトランジスタ２８から分離させるようにする。従って、従来のメモリセル１０はかなりのチップ領域を占有し、構造的に複雑である。これら全てが費用を増加させ、製造プロセスを困難にする。
【発明の概要】
【０００５】
不揮発性メモリセルは、基板上に形成されたウェルと、前記ウェル上に形成された複数のソース／ドレインドープ領域と、前記ウェル上の前記複数のソース／ドレインドープ領域の第１ソース／ドレインドープ領域と第２ソース／ドレインドープ領域との間に形成された第１下部誘電体層と、前記ウェル上の前記複数のソース／ドレインドープ領域の第２ソース／ドレインドープ領域と第３ソース／ドレインドープ領域との間に形成された第２下部誘電体層と、前記第１下部誘電体層上に形成された第１電荷トラップ層と、前記第２下部誘電体層上に形成された第２電荷トラップ層と、前記第１電荷トラップ層上に形成されたブロック層と、前記ブロック層上に形成されたメモリゲートと、前記第２電荷トラップ層上に形成された選択ゲートと、を含む。
【０００６】
不揮発性メモリセルの形成方法は、選択トランジスタ領域及び蓄積トランジスタ領域を有する活性領域を画定する工程と、基板上にウェルを形成する工程と、下部誘電体層、電荷トラップ層及び上部誘電体層を有する積層を形成する工程と、前記上部誘電体層を前記選択トランジスタ領域でエッチングする工程と、前記選択トランジスタ領域上に選択ゲートを、そして前記蓄積トランジスタ領域上にメモリゲートを形成する工程と、複数のソース／ドレインドープ領域を形成する工程と、を含む。
【０００７】
上記及びその他の本発明の目的が、以下のさまざまな図形及び図面で示した好ましい実施形態の詳細な説明を読むと、当業者に明白なことは言うまでもない。
【図面の簡単な説明】
【０００８】
【図１】従来のメモリセルを示す図である。
【０００９】
【図２】本発明の一実施形態に従った不揮発性メモリセルを示す図である。
【００１０】
【図３】本発明の他の実施形態に従った不揮発性メモリセルを示す図である。
【００１１】
【図４】図２の不揮発性メモリの製造方法を示すフローチャートである。
【００１２】
【図５】本発明の一実施形態に従ったウェルを形成した後の基板を示す図である。
【００１３】
【図６】基板の表面上方に形成された下部誘電体層、電荷トラップ層及び上部誘電体層を示す図である。
【００１４】
【図７】図４の工程４０４における、下部誘電体層、電荷トラップ層及び上部誘電体層のエッチング示す図である。
【００１５】
【図８】部分的にエッチングされた上部導電体層を示す図である。
【００１６】
【図９】基板表面の上方に形成されたゲート化合物層を示す図である。
【００１７】
【図１０】基板上の化合物層がエッチングされた後の不揮発性メモリセルを示す図である。
【００１８】
【図１１】基板上に形成されたスペーサーと少なくとも４つの低濃度ドープ領域を示す図である。
【発明を実施するための形態】
【００１９】
図２は本発明の一実施形態に従った不揮発性メモリセル２００を示す。不揮発性メモリセル２００は、基板２１０、絶縁体ＳＴＩ、ウェル２２０、３つのソース／ドレインドープ領域２３１、２３２及び２３３、２つの下部誘電体層２５１及び２５２、２つの電荷トラップ層２６１及び２６２、ブロック層２７１、メモリゲート２８１そして選択ゲート２８２を含む。基板２１０はＰ型基板でよい。他の実施形態において、基板２１０はウェハーを言及することもできる。絶縁体ＳＴＩは基板２１０上の活性領域を画定するために用いられる。ウェル２２０はＮウェルでよく、不純物を注入することで基板２１０上に形成することができる。３つのソース／ドレインドープ領域２３１、２３２及び２３３それぞれは、Ｐ＋ドープ領域でよく、ウェル２２０上に形成される。２つの下部誘電体層２５１及び２５２それぞれは、二酸化ケイ素で形成され、ウェル２２０上に形成することができる。第１下部誘電体層２５１は第１ソース／ドレインドープ領域２３１と第２ソース／ドレインドープ領域２３２との間に形成することができる。第２下部誘電体層２５２は第２ソース／ドレインドープ領域２３２と第３ソース／ドレインドープ領域２３３との間に形成することができる。２つの電荷トラップ層２６１及び２６２それぞれは、窒化ケイ素又は酸窒化ケイ素で形成することができる。第１電荷トラップ層２６１は第１下部誘電体層２５１上に形成することができる。第２電荷トラップ層２６２は第２下部誘電体層２５２上に形成することができる。ブロック層２７１は二酸化ケイ素で形成され、第１電荷トラップ層２６１上に形成することができる。メモリゲート２８１及び選択ゲート２８２それぞれは、多結晶シリコンゲートでよい。メモリゲート２８１はブロック層２７１上に形成することができる。選択ゲート２８２は第２電荷トラップ層２６２上に形成することができる。
【００２０】
加えて、不揮発性メモリセル２００は少なくとも４つの低濃度ドープ領域２４１、２４４２、２４３及び２４４を更に含む。少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４それぞれは、Ｐドープ領域でよく、ウェル２２０上に形成することができる。第１低濃度ドープ領域２４１は、第１ソース／ドレインドープ領域２３１と接続し、第１ソース／ドレインドープ領域２３１と第１下部誘電体層２５１との間に形成することができる。第２低濃度ドープ領域２４２は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第１下部誘電体層２５１との間に形成することができる。第３低濃度ドープ領域２４３は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第２下部誘電体層２５２との間に形成することができる。第４低濃度ドープ領域２４４は、第３ソース／ドレインドープ領域２３３と接続し、第３ソース／ドレインドープ領域２３３と第２下部誘電体層２５２との間に形成することができる。
【００２１】
少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４が３つのソース／ドレインドープ領域２３１、２３２及び２３３の形成によって重なることから守るため、少なくとも４つのスペーサー２９１、２９２、２９３及び２９４が形成される。各スペーサーは低濃度ドープ領域の上方に形成される。
【００２２】
第１ソース／ドレインドープ領域２３１、第２ソース／ドレインドープ領域２３２、第１下部誘電体層２５１、第１電荷トラップ層２６１、ブロック層２７１及びメモリゲート２８１は不揮発性メモリセル２００の蓄積トランジスタ２０１を形成することができる。第２ソース／ドレインドープ領域２３２、第３ソース／ドレインドープ領域２３３、第２下部誘電体層２５２、第２電荷トラップ層２６２及び選択ゲート２８２は、不揮発性メモリセル２００の選択トランジスタ２０２を形成することができる。蓄積トランジスタ２０１は基板２１０の蓄積トランジスタ領域１０１に形成することができ、選択トランジスタ２０２は基板２１０の選択トランジスタ領域１０２に形成することができる。蓄積トランジスタ２０１のチャネル長は製造技術のベース長よりも長い、あるいは等しい。選択トランジスタ２０２のチャネル長は蓄積トランジスタ２０１のチャネル長よりも長い、あるいは等しい。選択ライン及びビットラインは不揮発性メモリセル２００の動作中に必要となる電圧を提供するために使用される。第２ソース／ドレインドープ領域２３２はフローティング領域であり、蓄積トランジスタ２０１及び選択トランジスタ２０２を電気的に接続するように使用される。
【００２３】
不揮発性メモリセル２００上に書き込みを行うために、電子がチャネルホットホール（ｃｈａｎｎｅｌ−ｈｏｔ−ｈｏｌｅ）により導入されたホットエレクトロン注入機構（ｈｏｔ−ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ  ｍｅｃｈａｎｉｓｍ）を通して第１電荷トラップ層２６１に注入される。不揮発性メモリセル２００にデータを書き込む前に、選択トランジスタ２０２を作動させ、第３ソース／ドレインドープ領域２３３と第２ソースドレインドープ領域２３２との間に、伝導チャンネルを持たせるようにする。第３ソース／ドレインドープ領域２３３と第２ソース／ドレインドープ領域２３２との間の伝導チャンネルは、第３ソース／ドレインドープ領域２３３及び第２ソース／ドレインドープ領域２３２が同じ電圧レベルを有するようにさせる。第２ソース／ドレインドープ領域２３２と第１ソース／ドレインドープ領域２３１との間のチャンネルにある正孔が高エネルギーを得るために加速される。高エネルギーがウェル２２０に影響を与えた結果、電子正孔対が生成される。生成された電子はメモリゲート２８１に印加される電圧により引きつけられ、電子は蓄積トランジスタ２０１の第１電荷トラップ層２６１に注入される。
【００２４】
不揮発性メモリセル２００における消去動作を行うために、第１電荷トラップ層２６１に注入された電子をファウラーノルデハイムトンネリング（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を介して放出することができる。ファウラーノルデハイムトンネリング（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）は読み取り動作が行われるとき、メモリセルによって行われる。選択ライン及びビットライン上で電圧を制御することで、動作を抑止させるプログラムが実行される。
【００２５】
本発明の他の実施形態において、メモリセルは更にディープウェルを有する。図３は本発明の他の実施形態に従った不揮発性メモリセル３００を示す。不揮発性メモリセル３００は、基板２１０、ディープウェル３１０、ウェル２２０、３つのソース／ドレインドープ領域２３１、２３２及び２３３、２つの下部誘導体層２５１及び２５２、２つの電荷トラップ層２６１及び２６２、ブロック層２７１、メモリゲート２８１及び選択ゲート２８２を含む。基板２１０はＰ型基板でよい。ある場合、基板２１０はウェハーを言及することもできる。ディープウェル３１０はディープＮウェル又はＮ型障壁層でよい。ウェル２２０はＮウェルでよく、不純物を注入することで基板２１０上に形成することができる。３つのソース／ドレインドープ領域２３１、２３２及び２３３それぞれは、Ｐ＋ドープ領域でよく、ウェル２２０上に形成することができる。２つの下部誘導体層２５１及び２５２それぞれは、二酸化ケイ素で形成され、ウェル２２０上に形成することができる。第１下部誘導体層２５１は、第１ソース／ドレインドープ領域２３１と第２ソース／ドレインドープ領域２３２との間に形成することができる。第２下部誘導体層２５２は、第２ソース／ドレインドープ領域２３２と第３ソース／ドレインドープ領域２３３との間に形成することができる。２つの電荷トラップ層２６１及び２６２それぞれは、窒化ケイ素又は酸窒化ケイ素で形成することができる。第１電荷トラップ層２６１は、第１下部誘導体層２５１上に形成することができる。第２電荷トラップ層２６２は第２下部誘導体層２５２上に形成することができる。ブロック層２７１は、二酸化ケイ素で形成され、第１電荷トラップ層２６１上に形成することができる。メモリゲート２８１及び選択ゲート２８２それぞれは、多結晶シリコンゲートでよい。メモリゲート２８１はブロック層２７１上に形成することができる。選択ゲート２８２は第２電荷トラップ層２６２上に形成することができる。
【００２６】
加えて、不揮発性メモリセル３００は、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を更に含むことができる。４つの低濃度ドープ領域２４１、２４２、２４３及び２４４それぞれは、Ｐドープ領域でよく、ウェル２２０上に形成することができる。第１低濃度ドープ領域２４１は、第１ソース／ドレインドープ領域２３１と接続し、第１ソース／ドレインドープ領域２３１と第１下部誘電体層２５１との間に形成することができる。第２低濃度ドープ領域２４２は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第１下部誘電体層２５１との間に形成することができる。第３低濃度ドープ領域２４３は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第２下部誘電体層２５２との間に形成することができる。第４低濃度ドープ領域２４４は第３ソース／ドレインドープ領域２３３と接続し、第３ソース／ドレインドープ領域２３３と第２下部誘電体層２５２との間に形成することができる。
【００２７】
不揮発性メモリセル３００の蓄積トランジスタ２０１及び選択トランジスタ２０２は、不揮発性メモリセル２００のものと同様のコンポーネントを有する。不揮発性メモリセル３００と不揮発性メモリセル２００の違いは、不揮発性メモリセル３００が基板２１０上に形成されたディープウェル３１０を有する一方、不揮発性メモリセル２００はディープウェルを有していないということである。２つの不揮発性メモリセル２００及び３００の機能と動作は同じである。従って、不揮発性メモリセル３００の動作は簡潔化のため、これ以降議論しない。
【００２８】
図４は、図２の不揮発性メモリセル２００の製造方法を示すフローチャートである。当該製造方法は以下の工程を含むがこれらに限定されない。
【００２９】
工程４０１：基板２１０上に絶縁体ＳＴＩを形成する。
【００３０】
工程４０２：基板２１０上にウェル２２０を形成する。
【００３１】
工程４０３：基板２１０上に下部導電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０を成長／堆積させる。
【００３２】
工程４０４：下部導電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０を不揮発性メモリセル２００の領域以外の領域からエッチングする。
【００３３】
工程４０５：選択トランジスタ領域１０２に形成された上部誘電体層２７０をエッチングする。
【００３４】
工程４０６：基板２１０上にゲート化合物２８０の層を堆積する。
【００３５】
工程４０７：メモリゲート２８１及び選択ゲート２８２を形成する。
【００３６】
工程４０８：下部導電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０をメモリゲート２８１及び選択ゲート２８２の領域以外の領域からエッチングする。
【００３７】
工程４０９：少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を形成する。
【００３８】
工程４１０：不揮発性メモリセル２００のソース／ドレインドープ領域２３１、２３２及び２３３を形成する。
【００３９】
工程４０１において、絶縁体ＳＴＩは基板２１０上に形成され、不揮発性メモリセル２００が形成される活性領域を画定する。図５は本発明の一実施形態に従ったウェル２２０形成された後の基板２１０を示す。工程４０２において、基板２１０に不純物が注入され、ウェル２２０を形成する。Ｎウェルを形成するため、不純物はＮ型不純物がよい。
【００４０】
図６は、基板２１０の表面に形成された下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０を示す。工程４０３において、下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０は基板２１０の全面で成長／堆積させることができる。下部誘電体層２５０及び上部誘電体層２７０は酸化ケイ素で形成することができる。電荷トラップ層２６０は窒化ケイ素又は酸窒化ケイ素で形成することができる。
【００４１】
図７は、工程４０４における下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０エッチングを示す。工程４０４において、下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０は不揮発性メモリセル２００が形成される基板２１０の領域以外の基板２１０の領域からエッチングすることができる。不揮発性メモリセル２００が形成される基板２１０の領域以外の基板２１０の領域は、入力／出力（Ｉ／Ｏ）素子及び論理素子が形成される基板２１０の領域を含むことができる。工程４０４の後、入力／出力（Ｉ／Ｏ）素子のゲート誘電体層を基板２１０上に形成することができ、そして入力／出力（Ｉ／Ｏ）素子領域以外の基板２１０の領域からエッチングすることができる。
【００４２】
図８は部分的にエッチングされた上部導電体層２７０を示す。工程４０５において、選択トランジスタ領域１０２に形成された上部誘電体層２７０の選択された領域は、エッチングにより除去される。つまり、蓄積トランジスタ領域１０１及び選択トランジスタ領域１０２はこの工程で画定される。そして、工程４０５の後、論理素子のゲート誘電体層は基板２１０上に形成することができる。
【００４３】
ただし、入力／出力（Ｉ／Ｏ）素子のゲート誘電体層のエッチングは、工程４０５のエッチングとは別に、あるいは同時に行うことができる。入力／出力（Ｉ／Ｏ）素子のゲート誘電体層及び論理素子のゲート誘電体層は別々に形成することができる。これは、入力／出力（Ｉ／Ｏ）素子のゲート誘電体層の厚さが論理素子のゲート誘電体層よりも厚いからである。
【００４４】
図９は基板２１０の表面上に形成されたゲート化合物２８０の層を示す。工程４０６において、ゲート化合物２８０の層は基板２１０上に堆積される。ゲート化合物２８０の層は多結晶シリコン層でよい。
【００４５】
図１０は、基板２１０上の化合物の層がエッチングされた後の不揮発性メモリセル２００を示す。工程４０７において、選択トランジスタ領域１０２上の選択ゲート２８２及び蓄積トランジスタ領域１０１上のメモリゲート２８１を形成することができる。つまり、選択ゲート２８２とメモリゲート２８１の位置を画定するマスクが採用され、次にエッチングプロセスが選択ゲート２８２及びメモリゲート２８１の領域以外のゲート化合物２８０の層の領域をエッチングするエッチング処理が行われる。この工程で、入力／出力（Ｉ／Ｏ）素子のゲート及び論理素子のゲートが形成される基板２１０上の領域もマスクによって画定される。入力／出力（Ｉ／Ｏ）素子のゲート及び論理素子のゲートが画定されるゲート化合物２８０の層の領域もエッチングプロセスの後、基板２１０上に残留する。
【００４６】
工程４０８において、リバース（ｒｅｖｅｒｓｅ）酸化膜―窒化膜―酸化膜（ＯＮＯ）エッチングプロセスが行うことができる。ゲート化合物２８０の層のエッチングプロセス後、ブロック層２７１、第１電荷トラップ層２６１及び第１下部誘導体層２５１を含む第１積層が形成される。さらに、第２電荷トラップ層２６２及び第２下部誘電体層２５２を含む第２積層も形成される。第１積層及び第２積層は、下部誘電体層２５０、電荷トラップ層２６０そして選択ゲート２８２及びメモリゲート２８１の領域以外の上部誘電体層２７０の領域をエッチングすることで画定することができる。
【００４７】
２つのマスクをゲート化合物エッチングプロセス及びリバース（ｒｅｖｅｒｓｅ）ＯＮＯエッチングプロセスに採用することができる。さらに、エッチングを行うために、フォトレジスト層がエッチングされる化合物の最上層の全体に堆積される。例えば、多結晶シリコンゲートを形成するために、エッチングされる化合物の層の最上層の全面にフォトレジストの層を堆積することができる。例えば、多結晶シリコンゲートを形成するため、酸化物の層及び多結晶シリコン化合物の層が基板全面に形成される。最上層とは、多結晶シリコンゲート化合物の層でよい。フォトレジストの層はエッチングされる多結晶シリコンゲート化合物の層の上方に形成される。フォトレジストはエッチングされる多結晶シリコンゲート化合物層の選択された領域を指定するマスクを用いて現像することができる。フォトレジストがエッチングされ、エッチングされる多結晶シリコンゲート化合物の層の選択された領域上方のフォトレジストを除去する。酸化物の層及び多結晶シリコン化合物の層の一部を選択された領域から除去し、残留するフォトレジストにより保護される酸化物の層及び多結晶シリコン化合物の層の残った部分をそのままにして、不揮発性メモリセル２００のゲートコンポーネントを形成する。フォトレジストはエッチングプロセス中にエッチングする必要のない化合物の層に対し、保護層として機能する。残留するフォトレジストはエッチングプロセスの後、除去することができる。エッチングプロセスは基板２１０の表面の上方にあるコンポーネントを形成するために用いることができる。
【００４８】
不揮発性メモリセル２００は、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を更に含むことができる。工程４０９において、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４はイオンをウェル２２０の選択された領域に注入することで形成することができる。少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４はソース／ドレインドープ領域２３１、２３２及び２３３の形成前に形成することができる。
【００４９】
工程４０９の後、入力／出力（Ｉ／Ｏ）素子及び論理素子の低濃度ドープ領域は、基板２１０の選択された領域にイオンを注入することで形成することができる。入力／出力（Ｉ／Ｏ）素子及び論理素子の低濃度ドープ領域は、不揮発性メモリセル２００の低濃度ドープ領域とは別に形成される。これは、入力／出力（Ｉ／Ｏ）素子及び論理素子の低濃度ドープ領域と不揮発性メモリセル２００の低濃度ドープ領域は、素子の特定なニーズに従って決められる異なる濃度の注入イオンを必要とするからである。
【００５０】
例えば、スペーサー２９１、２９２、２９３及び２９４といった保護層は、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４上方に配置され、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を他に埋め込まれたれたコンポーネント、例えば３つのソース／ドレインドープ領域２３１、２３２及び２３３などと重なり合わないようにするために保護する。本発明は、低濃度ドープ領域がソース／ドレインドープ領域により重なり合わないようにするために保護膜を用いることに限定しない。
【００５１】
図１１はスペーサー２９１、２９２、２９３及び２９４、そして図５の基板上に形成された少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を示す。スペーサー２９１、２９２、２９３及び２９４に占有された表面積は、基板２０１上の少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４によって占有された表面積と同じでよい。
【００５２】
工程４１０において、ウェル２００の選択された領域はイオンが注入され、３つのソース／ドレインドープ領域２３１、２３２及び２３３を形成する。不揮発性メモリセル２００の構造を図２に示す。基板２１０上の入力／出力（Ｉ／Ｏ）素子及び論理素子のソース／ドレインドープ領域もこの工程で形成することができる。
【００５３】
ただし、図３の不揮発性メモリセル３００は、基板に不純物を注入させることで形成され、ディープウェル３１０を形成する。ディープウェル３１０はウェル２２０形成前に形成することができる。
【００５４】
本発明は直列に結合された、２つのトランジスタ、蓄積トランジスタ及び選択トランジスタを有する不揮発性メモリセルを開示する。蓄積トランジスタの電荷トラップ層は、不揮発性メモリセルに記憶されたデータに従った電子を蓄積することができる。選択トランジスタは、動作中に使用される不揮発性メモリセルを選択するために用いられる。低濃度ドープ領域の使用は不揮発性メモリセル上への短チャネル効果を削減させることができる。第２電荷トラップ層及び第２下部誘電体層は、選択トランジスタのゲートの誘電体として機能する。先行技術と比較して、本発明の製造方法はより効率的である。これは、ＩＯ素子の誘電体と同じ誘電体である、選択トランジスタのゲートの誘電体の厚さを減らすための追加的なエッチング工程が必要ないからである。本発明の不揮発性メモリセルは、書き込み、消去、読み取り、そしてプログラム抑止といった動作を行うことができる。本発明のある実施形態において、高い電圧供給下において動作するとき、ディープウェルを追加して不揮発性メモリセルへのダメージを防ぐことができる。
【００５５】
当業者は、本発明の教示を保持する過程で、装置及び方法の多くの修正及び変形を行うことができるということに容易に気づくだろう。従って、上記の開示は、添付された請求項の境界及び範囲（ｍｅｔｅｓ  ａｎｄ  ｂｏｕｎｄｓ）にのみ限定されるものとして理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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