(57)【要約】【課題】入出力端子に負電圧が印加され続けても、電流が流れ続けることを防止することができ、チップ面積の増大を伴うことなく、高いサージ耐量を確保できるサージ保護装置を実現する。【解決手段】サージ保護装置１０は、第１の拡散領域、ゲート、及びバックゲートが、入出力端子１０４に接続されたＮチャンネル型の低耐圧ＭＯＳトランジスタ１１と、カソードが、低耐圧ＭＯＳトランジスタ１１の第２の拡散領域に接続され、かつ、アノードが負の電源端子１０３に接続された第１の高耐圧ダイオード１２とを備えている。【選択図】図１
2015095541.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子と、前記第１の電源端子よりも低い電源電圧を受ける第２の電源端子との間に接続された内部回路の入出力端子に接続されたサージ保護装置であって、
第１の拡散領域、ゲート、及びバックゲートが、前記入出力端子に接続されたＮチャンネル型の第１のトランジスタと、
カソードが、前記第１のトランジスタの第２の拡散領域に接続され、かつ、アノードが前記第２の電源端子に接続された第１のダイオードとを備えている
ことを特徴とするサージ保護装置。
【請求項２】
請求項１記載のサージ保護装置において、
カソードが前記第１の電源端子に接続され、アノードが前記入出力端子に接続された第２のダイオードを備えている
ことを特徴とするサージ保護装置。
【請求項３】
請求項２記載のサージ保護装置において、
第１の拡散領域、ゲート及びバックゲートが前記第２の電源端子に接続され、かつ、第２の拡散領域が前記第１の電源端子に接続されたＮチャンネル型の第２のトランジスタを備えている
ことを特徴とするサージ保護装置。
【請求項４】
請求項２記載のサージ保護装置において、
第２の拡散領域が前記第２の電源端子に接続され、かつ、第１の拡散領域、ゲート及びバックゲートが前記第１の電源端子に接続されたＰチャンネル型の第２のトランジスタを備えている
ことを特徴とするサージ保護装置。
【請求項５】
請求項３記載のサージ保護装置において、
前記第２のトランジスタのゲートと第１の拡散領域との間に接続された抵抗素子をさらに備える
ことを特徴とするサージ保護装置。
【請求項６】
請求項４記載のサージ保護装置において、
前記第２のトランジスタのゲートと第１の拡散領域との間に接続された抵抗素子をさらに備える
ことを特徴とするサージ保護装置。
【請求項７】
請求項３又は５に記載のサージ保護装置において、
前記第１のトランジスタにおける前記第２の拡散領域と前記第１の拡散領域との間のしきい値電圧が、前記第２のトランジスタにおける前記第２の拡散領域と前記第１の拡散領域との間のしきい値電圧よりも低い
ことを特徴とするサージ保護装置。
【請求項８】
請求項４又は６に記載のサージ保護装置において、
前記第１のトランジスタにおける前記第２の拡散領域と前記第１の拡散領域との間のしきい値電圧が、前記第２のトランジスタにおける前記第２の拡散領域と前記第１の拡散領域との間のしきい値電圧よりも低い
ことを特徴とするサージ保護装置。
【請求項９】
請求項１記載のサージ保護装置において、
前記第１の拡散領域はソースであり、前記第２の拡散領域はドレインである
ことを特徴とするサージ保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、入出力端子に負電圧が印加され続けても、電流が流れ続けることを防止することができ、チップ面積の増大を伴うことなく、高いサージ耐量を確保できるサージ保護装置に関する。
【背景技術】
【０００２】
車載用途として使用される電装部品、例えば半導体装置若しくは半導体集積回路（以下、「ＩＣ（Integrated Circuit）」ともいう）において、その電源端子は、高電圧（例えば、約１２Ｖ）の車載用のバッテリーに接続される。一方、一般的に、上記ＩＣの内部は半導体素子から構成されるため、ＴＴＬ（Transistor-Transistor Logic）レベルやＣＭＯＳ（Complementary MOS）レベル等に適切な単一電圧（例えば、約５Ｖ）も使用される。このような車載に使用されるＩＣの内部回路では、上記の車載用のバッテリー電圧から単一電圧に降圧した電圧をＩＣの内部回路の電源電圧として使用している。
【０００３】
このように、車載用途に使用されるＩＣは、外部の車載用のバッテリーから供給される電圧に使用される半導体素子（以下、「高耐圧半導体素子」ともいう）と、内部の回路でＴＴＬレベル等に使用される、すなわち上記の単一電圧に使用される半導体素子（以下、「低耐圧半導体素子」ともいう）とから構成される。高耐圧半導体素子としては、例えば高耐圧ＭＯＳトランジスタ、高耐圧ダイオード等がある。また、低耐圧半導体素子としては、低耐圧ＭＯＳトランジスタ等がある。
【０００４】
車載部品等に使用される従来のＩＣのサージ保護装置として、図７に示すような回路が知られている（特許文献１参照）。
【０００５】
図７において、ＩＣ６０は、正の電源端子６０２と、負の電源端子６０３と、少なくとも１つの入出力端子６０４とを備える。正の電源端子６０２には、直流電源６０１の正極端子が接続され、負の電源端子６０３には、直流電源６０１の負極端子が接続される。入出力端子６０４と負の電源端子６０３との間には、第１の高耐圧ダイオード６２が接続される。正の電源端子６０２と入出力端子６０４との間には、第２の高耐圧ダイオード６３が接続される。第１及び第２の高耐圧ダイオード６２，６３は、内部回路６０６にあるトランジスタ（図示しない）の寄生ダイオード等を用いることがある。
【０００６】
一方、正の電源端子６０２と負の電源端子６０３との間には、Ｎｃｈ（Ｎチャンネル）型の高耐圧ＭＯＳトランジスタ６４が接続される。なお、入出力端子６０４は、内部回路６０６への入力信号が印加される端子であり、又は、内部回路６０６からの信号が出力される端子である。６４Ｂは、高耐圧ＭＯＳトランジスタ６４の寄生ダイオードを示している。
【０００７】
次に、図７のサージ保護回路の動作を説明する。
【０００８】
入出力端子６０４に印加される入力電圧が電源電圧の範囲内にあるときは、第１の高耐圧ダイオード６２、及び第２の高耐圧ダイオード６３は、カットオフしている状態にあり、これらのダイオードは共に高インピーダンスとなっている。このため、サージ保護回路は動作せず、入出力端子６０４に印加された入力電圧がそのまま内部回路６０６に供給され、通常の信号処理が行われる。
【０００９】
一方、何らかの理由により、入出力端子６０４に電源電圧の範囲を超える負の電圧が印加されると、第１の高耐圧ダイオード６２が導通し、負の電源端子６０３の電圧から順方向ダイオード電圧（約０．７Ｖ）低い値に、入出力端子６０４の電圧がクランプされる。
【００１０】
また、入出力端子６０４に電源電圧の範囲を超える正の高電圧が印加されると、第２の高耐圧ダイオード６３が導通し、正の電源端子６０２の電圧を上昇させる。そして、正の電源端子６０２の電圧が、高耐圧ＭＯＳトランジスタ６４のしきい値電圧に達すると、高耐圧ＭＯＳトランジスタ６４は、正の電源端子６０２と負の電源端子６０３との間に放電経路を形成し、高耐圧ＭＯＳトランジスタ６４の寄生ダイード６４Ｂにより入出力端子６０４の電圧をクランプする。これにより、内部回路６０６の破壊を防止することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平３−２７５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のサージ保護回路は、入出力端子６０４に負電圧が長時間印加された場合、第１の高耐圧ダイオード６２が順方向にバイアスされて電流が流れ続けることによって、例えば第１の高耐圧ダイオード６２やその周辺の配線等が過剰発熱し、ＩＣが破壊するといった課題があった。
【００１３】
ここで、外乱によるサージ電圧（又は電流）のパルスが印加される時間（ＩＣに入力される時間）は、約数ｐｓｅｃの短時間から約１ｍｓｅｃの長時間にわたるものまである。特に、負のサージ電圧が長時間印加された場合、第１の高耐圧ダイオード６２の耐圧を超えて破壊してしまい、サージを放電する経路が断たれて内部回路を保護することができないという課題があった。
【００１４】
また、一般に、車載用のバッテリーから供給される電圧に使用される高耐圧の半導体素子は、その電圧に耐えるようにするため、ＴＴＬレベル等の低耐圧の半導体素子に比べて素子の面積を大きくしなければならず、半導体チップの面積が増大するという課題があった。加えて、チップ面積の増大により電源配線が長くなると、電源配線インピーダンスが大きくなり、その結果、例えば高耐圧の半導体素子で構成されるサージ保護回路を１か所に配置すると、サージ保護回路との距離が短いパッドからのサージには保護効果が十分に作用する一方で、サージ保護回路から距離が離れたパッドからのサージにはサージ保護効果が減少するといった課題があった。
【００１５】
さらに、車載用途のＩＣでは、例えば、ＩＣの入出力端子の最大定格が−１０Ｖ以上を要求されるため、図７に示す従来技術では約−０．７Ｖ以上のＤＣ電圧では使用できない課題もあった。
【００１６】
そこで、本開示は、従来のこのような課題を解決して、入出力端子に負電圧が長時間印加されても、電流が流れることで発生する過剰発熱を防止でき、チップ面積の増大を伴うことなく、高いサージ耐量を確保できるサージ保護装置を提供するとともに、車載用部品に要求される定格を担保することを目的としている。
【課題を解決するための手段】
【００１７】
本開示の一態様では、第１の電源端子と、前記第１の電源端子よりも低い電源電圧を受ける第２の電源端子との間に接続された内部回路の入出力端子に接続されたサージ保護装置において、第１の拡散領域、ゲート、及びバックゲートが、前記入出力端子に接続されたＮチャンネル型の第１のトランジスタと、カソードが、前記第１のトランジスタの第２の拡散領域に接続され、かつ、アノードが前記第２の電源端子に接続された第１のダイオードとを備えている。
【００１８】
本態様によると、入出力端子と第２の電源端子との間において、第１のトランジスタと第１のダイオードとが直列に接続されている。通常動作時において、第１のトランジスタは、第１の拡散領域−第２の拡散領域間に電圧降下がなく、ＯＦＦトランジスタとして働く。一方、入出力端子に負のサージ電圧が印加されたとき、すなわち第１のトランジスタのドレイン−ソース間にしきい値電圧以上の電圧が印加されたとき、第１のトランジスタはＯＮ状態になる。これにより、入出力端子に高電圧が印加されることを防止することができるため、内部回路が高電圧によって過剰発熱することを防止できる。また、入出力端子に負電圧が印加されたとき、すなわち第１のトランジスタのドレイン−ソース間にしきい値電圧未満の負電圧が印加されたとき、第１のトランジスタはＯＦＦ状態である。すなわち、入出力端子に負電圧が長時間印加された場合でも、電流が流れることで発生する半導体装置の過剰発熱を防止することができる。
【発明の効果】
【００１９】
以上のような本開示のサージ保護装置によれば、半導体装置のチップ面積を増大させることなく、入出力端子に負電圧が長時間印加された場合でも、半導体装置の過剰発熱を防止することができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施例のサージ保護装置である。
【図２】サージ保護回路の断面図である。
【図３】第２の実施例のサージ保護装置である。
【図４】第３の実施例のサージ保護装置である。
【図５】第４の実施例のサージ保護装置である。
【図６】サージ保護装置のレイアウトの概念図である。
【図７】従来のサージ保護装置である。
【発明を実施するための形態】
【００２１】
本開示に係る実施形態について、図面を参照して詳細に説明する。
［実施例１］
図１に、本開示に係るサージ保護装置の第１の実施例を示す。
【００２２】
内部回路１０６は、直流電源１０１の正極端子（電源電圧はＶＤＤ）に接続された第１の電源端子としての正の電源端子１０２と、直流電源１０１の負極端子（接地電圧はＶＳＳ）に接続された第２の電源端子としての負の電源端子１０３との間に設けられており、半導体素子や受動素子等によって構成されている。また、内部回路１０６は、少なくとも１つの入出力端子と接続されている。本開示において、入出力端子とは、内部回路１０６への入力信号が印加される端子であり、又は、内部回路１０６からの信号が出力される端子である。又は、入出力端子は、内部回路１０６への入力信号の印加と、内部回路１０６からの信号出力とが選択的に実施される端子である。なお、図１では、入出力端子として、入出力端子１０４を代表して図示している。
【００２３】
サージ保護装置１０は、正の電源端子１０２と入出力端子１０４との間に設けられた第２のダイオードとしての第２の高耐圧ダイオード１３と、入出力端子１０４と負の電源端子１０３との間に設けられた負電圧対策適用のサージ保護回路１０５と、正の電源端子１０２と負の電源端子１０３との間に設けられたＶＤＤ−ＶＳＳ間保護用のサージ保護回路１０７とを備えている。
【００２４】
サージ保護回路１０５は、第１のトランジスタとしてのＮｃｈ型の低耐圧ＭＯＳトランジスタ１１と、第１のダイオードとしての第１の高耐圧ダイオード１２とを備えている。低耐圧ＭＯＳトランジスタ１１は、第１の拡散領域としてのソース、ゲート及びバックゲートが入出力端子１０４に接続され、第２の拡散領域としてのドレインが第１の高耐圧ダイオード１２のカソードに接続されている。第１の高耐圧ダイオード１２のアノードは負の電源端子１０３に接続されている。１１Ｂは、低耐圧ＭＯＳトランジスタ１１の寄生ダイオードを示している。
【００２５】
サージ保護回路１０７は、第２のトランジスタとしてのＮｃｈ型の高耐圧ＭＯＳトランジスタ１４を備えている。高耐圧ＭＯＳトランジスタ１４は、第１の拡散領域としてのソース、ゲート及びバックゲートが負の電源端子１０３に接続され、第２の拡散領域としてのドレインが正の電源端子１０２に接続されている。１４Ｂは、高耐圧ＭＯＳトランジスタ１４の寄生ダイオードを示している。
【００２６】
なお、本開示において、高耐圧の半導体素子（例えば、高耐圧ダイオード、高耐圧ＭＯＳトランジスタ等）とは、高電源電圧（例えば、約１２Ｖ）に使用される素子を指すものとする。また、低耐圧の半導体素子（例えば、低耐圧ダイオード、低耐圧ＭＯＳトランジスタ等）とは、例えば、上記の高電源電圧から降圧した単一電源電圧（例えば、約５Ｖ）に使用される素子を指すものとする。
【００２７】
入出力端子１０４に電源電圧の範囲内（電源電圧ＶＤＤ以下であり、かつ、接地電圧ＶＳＳ以上）の正電圧（以下単に正電圧ともいう）が印加された場合、すなわち正常動作時におけるサージ保護装置１０の動作について詳細に説明する。
【００２８】
入出力端子１０４に正電圧が印加された場合、第１の高耐圧ダイオード１２は、逆方向バイアス状態となり、電流が遮断される。低耐圧ＭＯＳトランジスタ１１のドレイン−ソース間の電圧は、寄生ダイオード１１Ｂにより順方向ダイオード電圧（例えば０.７Ｖ）にクランプされる。そのため、入出力端子１０４と第１の高耐圧ダイオード１２の間の電圧降下は、ほとんど無視することができる値である。したがって、低耐圧ＭＯＳトランジスタ１１の有無にかかわらず、サージ保護回路１０５が内部回路１０６の動作に影響を与えることはない。
【００２９】
図１の構成において、入出力端子１０４に負のサージ電圧が長時間印加される場合の動作について詳細に説明する。
【００３０】
外部からの負のサージにより、低耐圧ＭＯＳトランジスタ１１のドレイン−ソース間の電圧がしきい値電圧に達すると、低耐圧ＭＯＳトランジスタ１１が放電経路を形成する。これにより、入出力端子１０４と第１の高耐圧ダイオード１２のカソードとの間が低インピーダンスになる。この状態で、第１の高耐圧ダイオード１２が導通するため、入出力端子１０４の電圧は、負の電源端子１０３の電圧（ＶＳＳ）から、順方向ダイオード電圧（約０．７Ｖ）低い値にクランプされる。すなわち、入出力端子１０４に負の高電圧が印加されることを防止することができる。これにより、内部回路１０６が負の高電圧によって過剰発熱することを防止できる。
【００３１】
次に、図１の構成において、入出力端子１０４に正のサージ電圧が長時間印加される場合の動作について詳細に説明する。
【００３２】
外部からの正のサージにより、電源電圧ＶＤＤの範囲を超える正の高電圧が印加されると第２の高耐圧ダイオード１３が導通し、正の電源端子１０２の電圧を上昇させる。そして、正の電源端子１０２の電圧が高耐圧ＭＯＳトランジスタ１４のしきい値電圧に達すると、高耐圧ＭＯＳトランジスタ１４により正の電源端子１０２と負の電源端子１０３との間に放電経路が形成され、正の電源端子１０２と負の電源端子１０３との間が低インピーダンスになる。すなわち、正の電源端子１０２と負の電源端子１０３との間に正の高電圧が印加されることを防止することができる。これにより、入出力端子１０４に印加された正の高電圧による内部回路１０６の過剰発熱が防止される。
【００３３】
次に、低耐圧ＭＯＳトランジスタ１１のドレイン−ソース間の電圧が耐圧未満となるような負電圧（以下、単に負電圧ともいう）が、入出力端子１０４に印加されたときの低耐圧ＭＯＳトランジスタ１１について詳細に説明する。このとき、入出力端子１０４と電源電圧ＶＤＤとの間、及び入出力端子１０４と接地電位ＶＳＳと間にダイオードが順方向で接続される経路がないため、低耐圧ＭＯＳトランジスタ１１に電流が流れることはない。そして、低耐圧ＭＯＳトランジスタ１１のドレイン−ソース間の耐圧は任意に設定することが可能である。つまり、車載部品に要求される１０Ｖ以上の電圧が入力されても第１の高耐圧ダイオード１２は破壊を起こさず、最大定格を担保することができる。
【００３４】
また、本態様では、低耐圧ＭＯＳトランジスタ１１が１つの例を示したが、この低耐圧ＭＯＳトランジスタを複数個、直列及び／又は並列に接続してもよい。
【００３５】
図２にサージ保護回路１０５（低耐圧ＭＯＳトランジスタ１１と第１の高耐圧ダイオード１２）の断面図を示す。Ｐ型半導体基板２１４上に、Ｎ型拡散層２０６があり、その上に第１のＰ型半導体領域２０５Ａと第２のＰ型半導体領域２０５Ｂが形成されている。Ｐ型半導体基板２１４とＮ型拡散層２０６との間における低耐圧ＭＯＳトランジスタ１１及び第１の高耐圧ダイオード１２の下には、それぞれ高濃度のＮ型拡散領域２０７が形成されている。低耐圧ＭＯＳトランジスタ１１は、第１のＰ型半導体領域２０５Ａに形成され、第１の高耐圧ダイオード１２は、第２のＰ型半導体領域２０５Ｂに形成されている。
【００３６】
低耐圧ＭＯＳトランジスタ１１は、第１の拡散領域としてのＮ型拡散領域２０１と、第２の拡散領域としてのＮ型拡散領域２０２とを備えている。そして、Ｎ型拡散領域２０１とＮ型拡散領域２０２とを跨いでゲート２１０が形成される。これにより、第１のＰ型半導体領域２０５Ａ、Ｎ型拡散領域２０１及びゲート２１０が接続される。ここで、Ｎ型拡散領域２０１はソースとして機能し、Ｎ型拡散領域２０２はドレインとして機能する。そして、Ｎ型拡散領域２０１には、ソース電極２０９を形成し、Ｎ型拡散領域２０２には、ドレイン電極２１１を形成する。入出力端子１０４は、低耐圧ＭＯＳトランジスタ１１のゲート２１０、バックゲート電極２０８及びソース電極２０９に接続されている。
【００３７】
第２のＰ型半導体領域２０５Ｂは、Ｎ型拡散領域２０４と、そのＮ型拡散領域２０４の中に形成された高濃度のＮ型カソード領域２０３とを備えている。さらに、第２のＰ型半導体領域２０５Ｂは、Ｎ型拡散領域２０４から離れた位置に、高濃度のＰ型アノード領域２１５を備えている。そして、Ｎ型カソード領域２０３には、第１の高耐圧ダイオード１２のカソード電極２１２を形成し、Ｐ型アノード領域２１５には、第１の高耐圧ダイオード１２のアノード電極２１３を形成する。第１の高耐圧ダイオード１２のカソード電極２１２は低耐圧ＭＯＳトランジスタ１１のドレイン電極２１１と接続され、第１の高耐圧ダイオード１２のアノード電極２１３は負の電源端子１０３に接続されている。
【００３８】
上述のように、低耐圧ＭＯＳトランジスタ１１は、通常動作時において、ドレイン−ソース間に電圧降下がなく、ＯＦＦトランジスタとして働く一方、サージ電圧の印加時にのみ、しきい値電圧以上でＯＮ状態になる。このため、低耐圧ＭＯＳトランジスタ１１のしきい値電圧は低い電圧でよく、ドレイン−ソース間に高耐圧化のための拡散領域を設ける必要がない。したがって、チップ面積の大きな増大を伴わずにサージ耐量を維持することができる。
［実施例２］
図３に、本開示に係るサージ保護装置の第２の実施例を示す。
【００３９】
本実施例では、サージ保護装置１０は、正の電源端子１０２と負の電源端子１０３との間にサージ保護回路１０８を備えている。
【００４０】
サージ保護回路１０８は、第２のトランジスタとしてのＰｃｈ（Ｐチャンネル）型の高耐圧ＭＯＳトランジスタ１５を備えている。高耐圧ＭＯＳトランジスタ１５は、第２の拡散領域としてのドレインが負の電源端子１０３に接続され、第１の拡散領域としてのソース、ゲート及びバックゲートが正の電源端子１０２に接続されている。１５Ｂは、高耐圧ＭＯＳトランジスタ１５の寄生ダイオードを示している。
【００４１】
このように構成することにより、外部からの正のサージにより、電源電圧ＶＤＤの範囲を超える正の高電圧が印加された場合においても、高耐圧ＭＯＳトランジスタ１５のしきい値電圧に達すると、正の電源端子１０２と負の電源端子１０３との間に放電経路が形成され、正の電源端子１０２と負の電源端子１０３との間が低インピーダンスになる。すなわち、入出力端子１０４の電圧をクランプするＶＤＤ−ＶＳＳ間（正の電源端子１０２−負の電源端子１０３間）のサージ保護回路を形成することができる。なお、入出力端子１０４に負のサージ電圧が長時間印加される場合の動作については、実施例１と同一又は類似である。
［実施例３］
図４に、本開示に係るサージ保護装置の第３の実施例を示す。
【００４２】
本実施例では、サージ保護装置１０は、正の電源端子１０２と負の電源端子１０３との間にサージ保護回路１０９を備えている。
【００４３】
サージ保護回路１０９は、Ｎｃｈ型の高耐圧ＭＯＳトランジスタ１４と、高耐圧ＭＯＳトランジスタ１４のゲート−ソース間に設けられた抵抗素子１６とを備えている。高耐圧ＭＯＳトランジスタ１４は、ドレインが正の電源端子１０２に接続され、ソース及びバックゲートが負の電源端子１０３に接続されている。
【００４４】
このように構成することにより、高耐圧ＭＯＳトランジスタ１４のドレイン−ソース間電圧がしきい値電圧以上になったとき、図１の構成に比べてゲートーソース間電圧を大きくすることができる。そのため、サージ保護回路１０９は、図１の構成と比較して、より大きい電流を流すＶＤＤ−ＶＳＳ間（正の電源端子１０２−負の電源端子１０３間）のサージ保護を実現することができる。
［実施例４］
図５に、本開示に係るサージ保護装置の第４の実施例を示す。
【００４５】
本実施例では、サージ保護装置１０は、正の電源端子１０２と負の電源端子１０３の間にサージ保護回路１１０を備えている。
【００４６】
サージ保護回路１１０は、Ｐｃｈ型の高耐圧ＭＯＳトランジスタ１５と、高耐圧ＭＯＳトランジスタ１５のゲート−ソース間に設けられた抵抗素子１７とを備えている。高耐圧ＭＯＳトランジスタ１５は、ドレインが負の電源端子１０３に接続され、ソース及びバックゲートが正の電源端子１０２に接続されている。
【００４７】
このように構成することにより、高耐圧ＭＯＳトランジスタ１５のドレイン−ソース間の電圧がしきい値電圧以上になったとき、図３の構成に比べてゲート−ソース間電圧を大きくすることができる。そのため、サージ保護回路１１０は、図３の構成と比較して、より大きい電流を流すＶＤＤ−ＶＳＳ間（正の電源端子１０２−負の電源端子１０３間）のサージ保護を実現することができる。
【００４８】
なお、上述の各実施例において、入出力端子１０４に印加される直流負電圧の大きさに応じて、入出力端子１０４と第１の高耐圧ダイオード１２のカソードとの間において、低耐圧ＭＯＳトランジスタ１１を２個以上の直列接続をすることにより、ドレイン−ソース間の耐圧を２倍以上に大きくしてもかまわない。
［実施例５］
図６に上述の実施例１〜４におけるサージ保護装置の第５の実施例を示す。
【００４９】
本実施例は、サージ保護装置、パッド、内部回路を有する半導体装置（例えば、ＩＣ）のレイアウトの一例である。
【００５０】
半導体装置は、正の電源端子１０２に接続されるパッドＰＡＤ１と、入出力端子１０４に接続されるパッドＰＡＤ２と、負の電源端子１０３に接続されるパッドＰＡＤ３とを備えている。入出力端子１０４近傍には、第２の高耐圧ダイオード１３と、負電圧対策適用のサージ保護回路１０５とがレイアウトされている。また、ＩＣの内部には内部回路１０６がレイアウトされている。正の電源端子１０２と負の電源端子１０３との間にはＶＤＤ−ＶＳＳ間保護用のサージ保護回路１０７が複数個（図６では３個）設けられている。
【００５１】
ここで、半導体装置上に配置された各サージ保護回路１０７と上記の各パッドＰＡＤ１〜ＰＡＤ３との間を接続する配線は、そのインピーダンスができる限り最小になるように配線する。これにより、各パッドＰＡＤ１〜ＰＡＤ３からのサージが入力されると、各パッドＰＡＤ１〜ＰＡＤ３と各サージ保護回路１０７のゲート端子との間のインピーダンスが最小になる。これにより、配線による電圧降下が最小となり、サージ保護回路１０７のゲート端子が動作するのに十分な電圧が印加されて、保護効果をより有効に発揮することができる。
【００５２】
なお、図６では、代表して３つのパッドＰＡＤ１〜ＰＡＤ３のみを図示しているが、通常、半導体装置（ＩＣ）にはより多くのパッドと、回路（内部回路等）が含まれる。また、図６において、サージ保護回路１０７に代えて、サージ保護回路１０８，１０９，１１０を用いても、同一又は類似の効果が得られる。
【００５３】
（その他の実施例）
以上、本出願において開示する技術の例示として、実施例を説明した。しかしながら本開示における技術はこれに限定されず、適宜、変更、置き換え、付加、省略などを行った実施例にも適用可能である。以下、その他の実施例を例示する。
【００５４】
例えば、図１において、ＶＤＤ−ＶＳＳ間保護用のサージ保護回路１０７は、省いてもかまわない。ただし、ＶＤＤ−ＶＳＳ間を保護する目的を有する場合、サージ保護回路１０７があった方が好ましい。
【００５５】
同様に、図３〜図５において、ＶＤＤ−ＶＳＳ間保護用のサージ保護回路１０８，１０９，１１０はそれぞれ省いてもかまわない。ただし、ＶＤＤ−ＶＳＳ間を保護する目的を有する場合、サージ保護回路１０８，１０９，１１０があった方が好ましい。
【００５６】
また、図１において、第２の高耐圧ダイオード１３およびサージ保護回路１０７は、省いてもかまわない。ただし、正のサージ電圧を保護する目的を有する場合、第２の高耐圧ダイオード１３およびサージ保護回路１０７があった方が好ましい。
【００５７】
また、図１において、サージ保護回路１０７の高耐圧ＭＯＳトランジスタ１４に代えて低耐圧のＭＯＳトランジスタを用いてもかまわない。ただし、ＶＤＤ−ＶＳＳ間のサージ保護能力を確保するためには、サージ保護回路１０７に高耐圧ＭＯＳトランジスタを用いた方が好ましい。
【産業上の利用可能性】
【００５８】
入出力端子に負電圧が長時間印加されても、過剰発熱を防止でき、半導体装置のチップ面積の増大を伴うことなく、高いサージ耐量を確保できるサージ保護回路を提供することができるため、車載用途の電装部品等の高電圧のバッテリー等に接続されて使用される半導体装置等に有用である。
【符号の説明】
【００５９】
１０  サージ保護装置
１１  低耐圧ＭＯＳトランジスタ（第１のトランジスタ）
１２  第１の高耐圧ダイオード（第１のダイオード）
１３  第２の高耐圧ダイオード（第２のダイオード）
１４  高耐圧ＭＯＳトランジスタ（第２のトランジスタ）
１５  高耐圧ＭＯＳトランジスタ（第２のトランジスタ）
１６  抵抗素子
１７  抵抗素子
１０２  正の電源端子（第１の電源端子）
１０３  負の電源端子（第２の電源端子）
１０４  入出力端子
１０６  内部回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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