(57)【要約】【課題】安定的に高速試験を行える半導体集積回路、及び、半導体集積回路の試験方法を提供する。【解決手段】半導体集積回路は、複数のビットセルを有するメモリと、クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定周波数よりも低い場合に、通常の試験モードから他の試験モードに切り替える切替信号を出力する周波数検出回路とを含み、メモリは、高速クロックの周波数が所定周波数よりも低い場合に、外部クロックに同期した内部クロックを生成する内部クロック生成回路と、内部クロックに基づいてビットセルにデータを書き込む書き込み部と、内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、内部クロックと遅延クロックとが入力され、切替信号に基づいて遅延クロックを選択する第１選択回路と、遅延クロックに基づいてビットセルのデータを読み出す読み出し部とを有する。【選択図】図１
2015095271.tif 000002
【特許請求の範囲】
【請求項１】
複数のビットセルを有するメモリと、
クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数よりも低い場合に、試験モードを通常の第１試験モードから第２試験モードに切り替える切替信号を出力する周波数検出回路と
を含み、
前記メモリは、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記外部クロックに同期した内部クロックを生成する内部クロック生成回路と、
前記内部クロックに基づいて前記ビットセルにデータを書き込む書き込み部と、
前記内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、
前記内部クロックと前記遅延クロックとが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記遅延クロックを選択する第１選択回路と、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記遅延クロックに基づいて前記ビットセルのデータを読み出す読み出し部と
を有する、半導体集積回路。
【請求項２】
前記遅延クロック生成回路は、前記所定の高周波数に応じて、前記１周期分の遅延時間を調整する遅延時間調整部を有する、請求項１記載の半導体集積回路。
【請求項３】
テスタから第１制御信号が入力される第１入力端子をさらに含み、
前記遅延時間調整部は、前記第１入力端子を介して前記テスタから入力される前記第１制御信号に基づいて、前記１周期分の遅延時間を調整する、請求項２記載の半導体集積回路。
【請求項４】
前記メモリは、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記複数のビットセルのロウアドレスを選択するワードライン信号に基づいて、前記所定の高周波数に対応したパルス信号である第１プリチャージ信号を生成するパルス信号生成回路と、
前記第１プリチャージ信号と、前記第１試験モードにおける前記ビットセルへのプリチャージに用いる第２プリチャージ信号とが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記第１プリチャージ信号を選択する第２選択回路と
をさらに有し、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記第２選択回路によって選択される前記第１プリチャージ信号を用いてプリチャージを行う、請求項１乃至３のいずれか一項記載の半導体集積回路。
【請求項５】
前記パルス信号生成回路は、前記所定の高周波数に応じて前記第１プリチャージ信号のパルス幅を調整するパルス幅調整部を有する、請求項４記載の半導体集積回路。
【請求項６】
テスタから第２制御信号が入力される第２入力端子をさらに含み、
前記パルス幅調整部は、前記第２入力端子を介して前記テスタから入力される前記第２制御信号に基づいて、前記第１プリチャージ信号のパルス幅を調整する、請求項５記載の半導体集積回路。
【請求項７】
前記切替信号に基づき、前記高速クロックの周波数が前記所定の周波数以上の場合に前記第１試験モードにおいて前記高速クロックを選択し、前記第２試験モードでは前記外部クロックを選択し、選択した前記高速クロック又は前記外部クロックを前記メモリのシステムクロックとして出力する第３選択回路をさらに含み、
前記内部クロック生成回路は、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記第３選択回路から出力される前記外部クロックに同期した内部クロックを生成する、請求項１乃至６のいずれか一項記載の半導体集積回路。
【請求項８】
複数のビットセルを有するメモリと、
クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数よりも低い場合に、試験モードを通常の第１試験モードから第２試験モードに切り替える切替信号を出力する周波数検出回路と
を含み、
前記メモリは、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記外部クロックに同期した内部クロックを生成する内部クロック生成回路と、
前記内部クロックに基づいて前記ビットセルにデータを書き込む書き込み部と、
前記内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、
前記内部クロックと前記遅延クロックとが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記遅延クロックを選択する第１選択回路と、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記遅延クロックに基づいて前記ビットセルのデータを読み出す読み出し部と
を有する、半導体集積回路の試験方法であって、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記書き込み部が前記内部クロックに基づいて前記ビットセルにテストデータを書き込み、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記読み出し部が前記遅延クロックに基づいて、前記書き込み部が前記テストデータを書き込んでから前記高周波数の１周期分の遅延時間の経過後に、前記ビットセルから前記テストデータを読み出す、半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、及び、半導体集積回路の試験方法に関する。
【背景技術】
【０００２】
従来より、ＲＡＭ部の動作を同期させるためのクロック信号として、外部入力クロック信号をチップ内部でｎ（ｎは実数）逓倍したｎ逓倍クロック信号を用いることで、ＲＡＭ内部のアクセス動作を高速で実施させる半導体装置がある（例えば、特許文献１参照）。
【０００３】
この半導体装置では、ＲＡＭ内部のアクセス動作を高速で実施した後に外部クロックの１サイクルの最後に１度だけ期待値照合を行なうのみでメモリセルの不良を判定する。
【０００４】
すなわち、クロックサイクル毎に期待値照合するのではなく、Ｘ側、もしくはＹ側のどちらか一方のみに高速クロックを入力し、連続アクセス動作をさせることによって、連続アクセスによる影響でＲＡＭセルのデータ自体に変化がないかのチェックを１パターンで評価する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−０２２０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来の半導体装置では、外部入力クロック信号をチップ内部でｎ逓倍する逓倍回路を用いている。逓倍回路は、例えば、製造プロセスのばらつきが大きい場合には、ｎ逓倍クロック信号よりも周波数が低いクロックしか出力できない場合があり、また、逓倍回路自体が動作しない場合がある。
【０００７】
このような逓倍回路を用いる半導体装置では、安定的に動作試験を行うことが困難である。
【０００８】
そこで、安定的に高速試験を行える半導体集積回路、及び、半導体集積回路の試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施の形態の半導体集積回路は、複数のビットセルを有するメモリと、クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数よりも低い場合に、試験モードを通常の第１試験モードから第２試験モードに切り替える切替信号を出力する周波数検出回路とを含み、前記メモリは、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記外部クロックに同期した内部クロックを生成する内部クロック生成回路と、前記内部クロックに基づいて前記ビットセルにデータを書き込む書き込み部と、前記内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、前記内部クロックと前記遅延クロックとが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記遅延クロックを選択する第１選択回路と、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記遅延クロックに基づいて前記ビットセルのデータを読み出す読み出し部とを有する。
【発明の効果】
【００１０】
安定的に高速試験を行える半導体集積回路、及び、半導体集積回路の試験方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体集積回路１００を示す図である。
【図２】ＳＲＡＭ回路１４０の内部構成を示す図である。
【図３】実施の形態１の半導体集積回路１００の遅延回路１３３とテストパルス生成回路１３１の回路構成を示す図である。
【図４】実施の形態１の半導体集積回路１００における試験で用いるテストモード信号ＴＥＳＴ、制御信号ＣＴＬ１、ＣＴＬ２の組み合わせを示す図である。
【図５】実施の形態１の半導体集積回路１００の動作試験をテスタ５００が行う手順を示す図である。
【図６】実施の形態１の半導体集積回路１００の試験を行う際の動作を示すタイミングチャートである。
【図７】実施の形態２のテストパルス生成回路２３１の内部構成を示す図である。
【図８】実施の形態２のテストパルス生成回路２３１の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の半導体集積回路、及び、半導体集積回路の試験方法を適用した実施の形態について説明する。
【００１３】
＜実施の形態１＞
図１は、実施の形態１の半導体集積回路１００を示す図である。
【００１４】
半導体集積回路１００は、ＲＡＭ(Random Access Memory)１００Ａ、入力端子１０１、１０２Ａ、１０２Ｂ、出力端子１０３、ＰＬＬ(Phase Locked Loop)１１０、周波数検出回路１１１、セレクタ１１２、及びテストパターン発生回路１１３を含む。半導体集積回路１００は、さらに、タイミング調整回路１１４、比較回路１１５、及びＦＦ(Flip Flop)１１６を含む。
【００１５】
図１では、半導体集積回路１００にテスタ５００が接続されている。テスタ５００は、半導体集積回路１００の動作試験を行う装置であり、所謂ＬＳＩ(Large Scale Integrated circuit)テスタである。テスタ５００は、ＣＰＵ(Central Processing Unit：中央演算処理装置)チップ５０１と内部メモリ５０２を含む。内部メモリ５０２は、例えば、不揮発性のメモリであればよく、半導体集積回路１００の動作試験を実行するのに必要なプログラム等のデータを格納している。
【００１６】
また、周波数検出回路１１１、セレクタ１１２、及びテストパターン発生回路１１３と、ＲＡＭ１００Ａの一部とは、所謂ＢＩＳＴ(Built-In Self Test)回路であり、半導体集積回路１００の動作試験に用いられる。実施の形態１では、半導体集積回路１００の動作試験について説明する。
【００１７】
半導体集積回路１００は、例えば、マザーボードのような基板の上に、上述のすべての構成要素（テスタ５００を除く）を実装することによって構築される。この場合に、例えば、ＲＡＭ１００Ａ、テストパターン発生回路１１３、タイミング調整回路１１４、比較回路１１５、及びＦＦ１１６は、一つのＬＳＩ(Large Scale Integrated circuit)チップとして実現することができる。
【００１８】
なお、このような構成は一例にすぎず、一つのＬＳＩチップに含まれる構成要素を変更することが可能である。以下、各構成要素について説明する。
【００１９】
入力端子１０１、１０２Ａ、１０２Ｂは、半導体集積回路１００の外側ではテスタ５００に接続される。入力端子１０１、１０２Ａ、１０２Ｂには、それぞれ、テスタ５００から外部クロック、制御信号ＣＴＬ１、制御信号ＣＴＬ２が入力される。なお、制御信号ＣＴＬ１、ＣＴＬ２の詳細は後述するが、実施の形態１では、ともに３ビットの信号であることとする。
【００２０】
入力端子１０１は、半導体集積回路１００の内部では、ＰＬＬ１１０の入力端子と、セレクタ１１２の一対の入力端子のうちの一方（図１中上側）の入力端子とに接続されている。外部クロックは、テスタ５００が生成するクロックであり、半導体集積回路１００の動作試験に用いられるクロックである。外部クロックの周波数は、例えば、１００ＭＨｚである。
【００２１】
入力端子１０２Ａ、１０２Ｂは、半導体集積回路１００の内部では、ＲＡＭ１００Ａに接続されている。制御信号ＣＴＬ１と制御信号ＣＴＬ２は、ＲＡＭ１００Ａに入力され、半導体集積回路１００の動作試験を行う際に、ＲＡＭ１００Ａの内部の信号経路等を切り替える際に用いられる。
【００２２】
入力端子１０２Ａ、１０２Ｂは、それぞれ、第１入力端子、第２入力端子の一例であり、制御信号ＣＴＬ１、ＣＴＬ２は、それぞれ、第１制御信号、第２制御信号の一例である。
【００２３】
出力端子１０３は、半導体集積回路１００の内側では、周波数検出回路１１１の出力端子と、ＦＦ１１６の出力端子とに接続されており、半導体集積回路１００の外側ではテスタ５００に接続されている。出力端子１０３は、周波数検出回路１１１から出力されるテストモード信号ＴＥＳＴと、ＦＦ１１６から出力される比較結果を表すデータとをテスタ５００に出力する。
【００２４】
ＰＬＬ１１０の入力端子は、入力端子１０１に接続され、出力端子は、周波数検出回路１１１の入力端子と、セレクタ１１２の一対の入力端子のうちの他方（図１中下側）の入力端子とに接続されている。ＰＬＬ１１０は、クロック生成回路の一例である。なお、実施の形態１ではクロック生成回路としてＰＬＬ１１０を用いる形態について説明するが、ＰＬＬ１１０の代わりに逓倍回路を用いてもよい。
【００２５】
ＰＬＬ１１０は、入力端子１０１を介してテスタ５００から入力される外部クロックを逓倍し、所定の周波数の高速クロックとして出力する。ＰＬＬ１１０が出力する高速クロックの周波数は、例えば、３ＧＨｚであり、これは設計値である。
【００２６】
ここで、半導体集積回路１００の製造プロセスのばらつきが大きいと、ＰＬＬ１１０が出力する高速クロックの周波数が想定した周波数（設計値）よりも低くなる場合、又は、ＰＬＬ１１０が動作しない場合がある。このような現象は、特に、開発初期の新規テクノロジを用して半導体集積回路１００を作製する場合は生じうる。
【００２７】
従って、実施の形態１では、ＰＬＬ１１０が出力する高速クロックの周波数が所定の周波数（ここでは、一例として３ＧＨｚ）以上である場合には、ＰＬＬ１１０が出力する高速クロックを用いて半導体集積回路１００の動作試験を行う。
【００２８】
このようにＰＬＬ１１０が出力する高速クロックを用いて行う動作試験を通常動作試験と称し、通常動作試験を行うテストモードを第１試験モードと称す。
【００２９】
一方、実施の形態１では、ＰＬＬ１１０が出力する高速クロックの周波数が所定の周波数（ここでは、一例として３ＧＨｚ）より低い場合には、ＰＬＬ１１０が出力する高速クロックをセレクタ１１２で選択せずに、入力端子１０１から入力される外部クロックをセレクタ１１２で選択して半導体集積回路１００の動作試験を行う。
【００３０】
このようにＰＬＬ１１０が出力する高速クロックを用いずに行う動作試験をＰＬＬ不使用動作試験と称し、ＰＬＬ不使用動作試験を行うテストモードを第２試験モードと称す。第２試験モードでは、一例として、１００ＭＨｚの外部クロックを用いて、１ＧＨｚ、２ＧＨｚ、又は３ＧＨｚといった高周波数での試験が可能になる。この第２試験モードによる動作試験については後述する。
【００３１】
周波数検出回路１１１は、入力端子がＰＬＬ１１０の出力端子に接続され、出力端子がセレクタ１１２の選択信号入力端子、ＲＡＭ１００Ａ、及び出力端子１０３に接続されている。周波数検出回路１１１は、ＰＬＬ１１０が出力する高速クロックの周波数と、所定の周波数との関係に応じたテストモード信号ＴＥＳＴを出力する。
【００３２】
周波数検出回路１１１は、ＰＬＬ１１０が出力する高速クロックの周波数が所定の周波数よりも低いことを検出すると、第２試験モードによるＰＬＬ不使用動作試験を行うためのテストモード信号ＴＥＳＴを出力する。
【００３３】
周波数検出回路１１１は、ＰＬＬ１１０が出力する高速クロックの周波数と、所定の周波数とを比較できる回路であればよく、ＰＬＬ１１０が出力する高速クロックの周波数が所定の周波数よりも低い場合に、Ｈレベルのテストモード信号ＴＥＳＴを出力する。Ｈレベルのテストモード信号ＴＥＳＴは、第２試験モードによる動作試験を行うために出力される。
【００３４】
また、周波数検出回路１１１は、ＰＬＬ１１０が出力する高速クロックの周波数が所定の周波数以上の場合に、Ｌレベルのテストモード信号ＴＥＳＴを出力する。Ｌレベルのテストモード信号ＴＥＳＴは、第１試験モードによる動作試験を行うために出力される。
【００３５】
実施の形態１では、所定の周波数は、例えば、３ＧＨｚに設定される。すなわち、周波数検出回路１１１は、ＰＬＬ１１０が設計値通りの周波数の高速クロックを出力しているかどうかを検出する回路である。
【００３６】
セレクタ１１２は、一方（図中上側）の入力端子が入力端子１０１に接続され、他方（図中下側）の入力端子がＰＬＬ１１０の出力端子に接続され、出力端子がＲＡＭ１００Ａとテストパターン発生回路１１３に接続される。また、セレクタ１１２の選択信号入力端子は、周波数検出回路１１１の出力端子に接続され、テストモード信号ＴＥＳＴが入力される。
【００３７】
セレクタ１１２は、テストモード信号ＴＥＳＴがＬレベルである場合にはＰＬＬ１１０から他方の入力端子に入力される高速クロックを出力する。一方、セレクタ１１２は、テストモード信号ＴＥＳＴがＨレベルである場合には入力端子１０１を介してテスタ５００から一方の入力端子に入力される外部クロックを出力する。
【００３８】
セレクタ１１２の出力は、ＬＳＩチップのシステムクロックＣＬＫとしてＲＡＭ１００Ａとテストパターン発生回路１１３に入力される。セレクタ１１２は、第３選択回路の一例である。
【００３９】
テストパターン発生回路１１３は、半導体集積回路１００の動作試験を行う際に、セレクタ１１２から入力されるシステムクロックＣＬＫに基づき、ＲＡＭ１００Ａ内のビットセルを特定するアドレスデータ、所定のデータパターンを有するテストデータを出力する。また、テストパターン発生回路１１３は、さらに、期待値を表すデータ、及びテストデータをビットセルに書き込むためのライト制御信号等を出力する。
【００４０】
これらのデータのうち、期待値を表すデータ以外は、ＲＡＭ１００Ａに入力され、期待値を表すデータはタイミング調整回路１１４に入力される。
【００４１】
タイミング調整回路１１４は、テストパターン発生回路１１３から入力される期待値を表すデータに所定の遅延を与えることにより、タイミングを調整して比較回路１１５に出力する。期待値を表すデータに与える所定の遅延の時間は、テストデータをＲＡＭ１００Ａに書き込んでから、テストデータがＲＡＭ１００Ａから読み出される時間に応じて設定すればよい。すなわち、テストデータをＲＡＭ１００Ａから読み出して比較回路１１５で比較する際に、期待値を表すデータも比較回路１１５に入力されるように所定の遅延の時間を設定すればよい。
【００４２】
比較回路１１５は、ＲＡＭ１００Ａにテストデータを書き込んだ後に、ＲＡＭ１００Ａから読み出したテストデータと、タイミング調整回路１１４から入力される期待値を表すデータとを比較し、比較結果を表すデータをＦＦ１１６に出力する。比較結果が読み出したテストデータと、期待値を表すデータとの一致を表していれば、半導体集積回路１００の動作試験は合格であり、一致を表していなければ不合格である。
【００４３】
ＦＦ１１６は、セレクタ１１２から出力されるシステムクロックＣＬＫに基づいて動作し、比較回路１１５から入力される比較結果を表すデータを出力端子１０３を介してテスタ５００に出力する。
【００４４】
ＲＡＭ１００Ａは、所謂ＲＡＭマクロであり、制御回路１２１、チョッパー回路１２２、制御信号生成回路１２３、デコーダ回路１２４、及びプリチャージ信号生成回路１２５を有する。ＲＡＭ１００Ａは、メモリの一例である。
【００４５】
ＲＡＭ１００Ａは、さらに、テストパルス生成回路１３１、セレクタ１３２、遅延回路１３３、セレクタ１３４を有する。また、ＲＡＭ１００Ａは、さらに、ＳＲＡＭ(Static Random Access Memory)回路１４０、入力ラッチ１４１、出力ラッチ１４２を有する。
【００４６】
制御回路１２１は、システムクロックＣＬＫに基づいて動作し、システムクロックＣＬＫに同期した信号をチョッパー回路１２２に出力する。また、制御回路１２１は、テストパターン発生回路１１３から入力されるアドレスデータのうち、ロウアドレスを表すデータを含む制御信号をデコーダ回路１２４に出力する。
【００４７】
なお、図１には、カラムアドレスで特定されるビットライン信号を示さないが、テストパターン発生回路１１３から入力されるアドレスデータのうち、カラムアドレスを表すデータに基づいてビットラインの選択が行われる。
【００４８】
チョッパー回路１２２は、制御回路１２１から入力されるシステムクロックＣＬＫに同期した信号に基づき、所定のパルス幅を有するネガティブクロックである内部クロックを生成して出力する。チョッパー回路１２２は、制御回路１２１から入力されるシステムクロックＣＬＫに同期した信号のエッジをチョップすることにより、システムクロックＣＬＫの立ち上がりに同期して立ち下がる内部クロックを生成する。チョッパー回路１２２は、内部クロック生成回路の一例である。
【００４９】
内部クロックは、システムクロックＣＬＫの立ち上がりのタイミングに同期して、ごく短いパルス幅のＬレベルの区間を有するネガティブクロック（ごく短いパルス幅の期間だけＬレベルに落ちるクロック）である。内部クロックは、ＲＡＭ１００Ａの内部における動作に用いられるクロックである。
【００５０】
制御信号生成回路１２３は、制御回路１２１から入力されるタイミングを表す信号をデコーダ回路１２４とプリチャージ信号生成回路１２５とに出力する。このタイミングを表す信号は、プリチャージのタイミングとワードライン信号のＨレベルの期間とのタイミングを調整するために用いられる信号である。
【００５１】
デコーダ回路１２４は、制御回路１２１から入力される制御信号と、制御信号生成回路１２３から入力されるタイミングを表す信号とに基づき、ＳＲＡＭ回路１４０に含まれるビットセルのロウアドレスを選択するためのワードライン信号を出力する。
【００５２】
プリチャージ信号生成回路１２５は、制御信号生成回路１２３から入力されるタイミングを表す信号に基づき、プリチャージ信号を生成し、ＳＲＡＭ回路１４０に出力する。プリチャージ信号生成回路１２５が出力するプリチャージ信号は、第１試験モードにおいて用いられる。プリチャージ信号生成回路１２５が出力するプリチャージ信号は、第２プリチャージ信号の一例である。
【００５３】
テストパルス生成回路１３１は、入力端子がデコーダ回路１２４の出力端子に接続され、出力端子がセレクタ１３２の他方（図１中の下側）の入力端子に接続される。テストパルス生成回路１３１は、パルス信号生成回路の一例である。
【００５４】
テストパルス生成回路１３１は、デコーダ回路１２４から入力されるワードライン信号に基づいて、所定の高周波数に対応したパルス幅を有するパルス信号であるプリチャージ信号ＰＣ１を生成する。プリチャージ信号ＰＣ１は、第１プリチャージ信号の一例である。
【００５５】
プリチャージ信号ＰＣ１のパルス幅は、テスタ５００から入力端子１０２Ｂを介して入力される制御信号ＣＴＬ２に基づいて設定される。なお、テストパルス生成回路１３１の具体的な回路構成については、図３を用いて後述する。
【００５６】
セレクタ１３２は、一方（図１中の上側）の入力端子にプリチャージ信号生成回路１２５の出力端子が接続され、他方（図１中の下側）の入力端子にテストパルス生成回路１３１の出力端子が接続される。また、セレクタ１３２の選択信号入力端子には周波数検出回路１１１が出力するテストモード信号ＴＥＳＴが入力される。
【００５７】
セレクタ１３２は、テストモード信号ＴＥＳＴがＬレベルのときは、プリチャージ信号生成回路１２５が出力するプリチャージ信号を選択して出力し、テストモード信号ＴＥＳＴがＨレベルのときは、テストパルス生成回路１３１が出力するプリチャージ信号ＰＣ１を出力する。
【００５８】
従って、ＰＬＬ１１０が出力する高速クロックの周波数が所定の周波数よりも低い場合は、セレクタ１３２は、プリチャージ信号ＰＣ１を出力する。セレクタ１３２は、第２選択回路の一例である。
【００５９】
遅延回路１３３は、入力端子がチョッパー回路１２２に接続され、出力端子がセレクタ１３４の他方（図１中の下側）の入力端子に接続される。遅延回路１３３は、チョッパー回路１２２から入力される内部クロックに、所定の遅延時間を与えてセレクタ１３４に出力する。遅延回路１３３は、遅延クロック生成回路の一例である。
【００６０】
遅延回路１３３が内部クロックに与える所定の遅延時間は、所定の高周波数の１周期分であり、ここでは、３ＧＨｚの１周期分の遅延時間である。すなわち、遅延回路１３３は、内部クロックに３ＧＨｚの１周期分の遅延時間を与えて出力する。
【００６１】
遅延回路１３３は、内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路の一例である。遅延回路１３３が出力する遅延クロックは、リードクロックＲＣ２として出力される。
【００６２】
セレクタ１３４は、一方（図１中の上側）の入力端子にチョッパー回路１２２の出力端子が接続され、他方（図１中の下側）の入力端子に遅延回路１３３の出力端子が接続される。セレクタ１３４の選択信号入力端子には、周波数検出回路１１１からテストモード信号ＴＥＳＴが入力される。
【００６３】
セレクタ１３４の出力端子は出力ラッチ１４２に接続されており、テストモード信号ＴＥＳＴに応じて選択したクロックをリードクロックとして出力ラッチ１４２に出力する。
【００６４】
セレクタ１３４は、第１選択回路の一例であり、テストモード信号ＴＥＳＴがＬレベルの場合は、チョッパー回路１２２から入力される内部クロックをリードクロックとして出力し、テストモード信号ＴＥＳＴがＨレベルの場合は、遅延回路１３３から入力される遅延クロックを出力する。
【００６５】
ＳＲＡＭ回路１４０は、複数のビットセルを有し、各ビットセルはワードラインとビットラインとを用いて選択される。また、ＳＲＡＭ回路１４０では、各ビットセルに対してデータの読み出しを行った後に、所謂プリチャージが行われる。ＳＲＡＭ回路１４０の内部構成については、図２を用いて後述する。
【００６６】
入力ラッチ１４１は、クロック入力端子に入力される内部クロックに応じて動作し、テストパターン発生回路１１３から入力されるライトデータをＳＲＡＭ回路１４０に入力される（書き込まれる）。入力ラッチ１４１は、例えば、Ｄ−ＦＦで実現される。ライトデータは、動作試験でＳＲＡＭ回路１４０に書き込むテストデータである。入力ラッチ１４１は、書き込み部の一例である。
【００６７】
出力ラッチ１４２は、セレクタ１３４からクロック入力端子に入力されるリードクロックに応じて動作し、リードデータを保持する。出力ラッチ１４２が保持するリードデータは、比較回路１１５に出力される（読み出される）。出力ラッチ１４２は、例えば、Ｄ−ＦＦで実現される。出力ラッチ１４２は、読み出し部の一例である。
【００６８】
次に、図２を用いてＳＲＡＭ回路１４０の内部構成について説明する。
【００６９】
図２は、ＳＲＡＭ回路１４０の内部構成を示す図である。図２には、ＳＲＡＭ回路１４０に含まれる複数のビットセルのうちの１つのカラムアドレスに対応する部分を示す。
【００７０】
図２は、シングルポート型のビットセルの構造を概略的に示す図であり、（ｎ＋１）個のビットセル１０を示す。各ビットセル１０は、一対の否定回路であるインバータ１１、１２と一対のＮＭＯＳ（N-type Metal Oxide Semiconductor：Ｎ型金属酸化膜半導体）トランジスタ１３、１４を含む。
【００７１】
インバータ１１、１２は、ループを形成するように接続されている。ＮＭＯＳトランジスタ１３、１４のゲートは、ともにワードラインＷＬ（WL[0]~WL[n]）に接続されており、ＮＭＯＳトランジスタ１３のドレインは正極性のビットラインＢＬに接続され、ＮＭＯＳトランジスタ１４のドレインは負極性のビットラインＢＬＢ（ＢＬバー）に接続されている。
【００７２】
また、ＮＭＯＳトランジスタ１３、１４のソースは、ループ状に接続されるインバータ１１、１２の接続部Ｎ１、Ｎ２に接続されている。接続部Ｎ１、Ｎ２は、それぞれ、記憶ノードＮ１、Ｎ２として機能する。
【００７３】
また、ビットラインＢＬとＢＬＢとの間には、ＰＭＯＳ（P-type Metal Oxide Semiconductor：Ｐ型金属酸化膜半導体）トランジスタ１５、１６が接続されている。ＰＭＯＳトランジスタ１５と１６は、互いのゲートが接続され、ゲートには図１に示すセレクタ１３２からプリチャージ信号が入力される。
【００７４】
ＰＭＯＳトランジスタ１５、１６のソースは、所定の電位の電源に接続され、ＰＭＯＳトランジスタ１５、１６のドレインは、それぞれ、ビットラインＢＬ、ＢＬＢに接続される。
【００７５】
記憶ノードＮ１、Ｎ２に、"１"、"０"又は"０"、"１"の相補データを保持させ、ワードラインＷＬ（WL[0]~WL[n]）と一対のビットラインＢＬ、ＢＬＢでビットセル１０を選択することにより、記憶ノードＮ１、Ｎ２のデータの読み出し、及び書き込みを行う。
【００７６】
データを読み出す際は、一対のビットラインＢＬ、ＢＬＢをＨレベルにして、ワードラインＷＬを駆動すると、ビットラインＢＬ、ＢＬＢのいずれか一方が記憶ノードＮ１又はＮ２によりＬレベルにされ、読み出しデータとして出力される。
【００７７】
一方、データを書き込む際は、一対のビットラインＢＬ、ＢＬＢのいずれか一方をＨレベル、他方をＬレベルにした状態で、ワードラインＷＬを駆動し、記憶ノードＮ１、Ｎ２に書き込みを行う。
【００７８】
また、データを読み出した後は、所定のパルス幅のＬレベルのプリチャージ信号を入力することにより、ＰＭＯＳトランジスタ１５、１６がオンにされ、ビットラインＢＬ、ＢＬＢの信号レベルがＨレベルに保持される。
【００７９】
次に、図３を用いて、遅延回路１３３とテストパルス生成回路１３１の回路構成の一例について説明する。遅延回路１３３とテストパルス生成回路１３１は、第２試験モードで用いる回路である。
【００８０】
図３は、実施の形態１の半導体集積回路１００の遅延回路１３３とテストパルス生成回路１３１の回路構成を示す図である。
【００８１】
図３（Ａ）に示すように、遅延回路１３３は、インバータ１３３Ａ、１３３Ｂ、１３３Ｃ、切替部１３３Ｄ１、１３３Ｄ２、１３３Ｄ３、及びインバータ１３３Ｅを有する。
【００８２】
インバータ１３３Ａは偶数個（２×Ｎａ個（Ｎａは１以上の整数））あり、初段のインバータ１３３Ａの入力端子は、遅延回路１３３の入力端子ＩＮに直列に接続されている。入力端子ＩＮはチョッパー回路１２２の出力端子（図１参照）に接続されているため、インバータ１３３Ａは内部クロックを伝搬する。
【００８３】
最終段のインバータ１３３Ａの出力端子には、インバータ１３３Ｂの初段と切替部１３３Ｄ１とが接続されている。
【００８４】
インバータ１３３Ｂは、偶数個（２×Ｎｂ個（Ｎｂは整数））あり、初段のインバータ１３３Ｂの入力端子は、インバータ１３３Ａの最終段の出力端子に接続され、最終段のインバータ１３３Ｂの出力端子は、切替部１３３Ｄ２の入力端子と、複数のインバータ１３３Ｃのうちの初段の入力端子とに接続されている。
【００８５】
インバータ１３３Ｂは、インバータ１３３Ａで遅延が与えられた内部クロックを伝搬する。
【００８６】
インバータ１３３Ｃは、偶数個（２×Ｎｃ個（Ｎｃは整数））あり、初段のインバータ１３３Ｃの入力端子は、インバータ１３３Ｂの最終段の出力端子に接続され、最終段のインバータ１３３Ｃの出力端子は、切替部１３３Ｄ２の入力端子に接続されている。
【００８７】
インバータ１３３Ｃは、インバータ１３３Ｂで遅延が与えられた内部クロックを伝搬する。
【００８８】
切替部１３３Ｄ１は、入力端子が最終段のインバータ１３３Ａの出力端子に接続され、出力端子がインバータ１３３Ｅに接続されており、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する。ＰＭＯＳトランジスタのソースとＮＭＯＳトランジスタのドレインとが接続されて切替部１３３Ｄ１の入力端子を構築し、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのソースとが接続されて切替部１３３Ｄ１の出力端子を構築する。
【００８９】
切替部１３３Ｄ１のＮＭＯＳトランジスタのゲートには制御信号ＣＴＬ１の１ビット目の値が入力され、ＰＭＯＳトランジスタのゲートには制御信号ＣＴＬ１の１ビット目の値が反転して入力される。制御信号ＣＴＬ１の１ビット目の値がＨレベルのときは切替部１３３Ｄ１はオン（導通状態）になり、制御信号ＣＴＬ１の１ビット目の値がＬレベルのときは切替部１３３Ｄ２はオフ（非導通状態）になる。
【００９０】
切替部１３３Ｄ２、Ｄ３の構成は、切替部１３３Ｄ１と同様であり、それぞれ、制御信号ＣＴＬ１の２ビット目の値、３ビット目の値によってオン／オフが切り替えられる。
【００９１】
インバータ１３３Ｅは、直列接続された２段のインバータであり、切替部１３３Ｄ１、１３３Ｄ２、１３３Ｄ３の３つの出力端子の接続点に対して直列に接続されている。後段のインバータ１３３Ｅの出力端子は、遅延回路１３３の出力端子ＯＵＴに接続されている。
【００９２】
上述のような回路構成の遅延回路１３３において、２Ｎａ個のインバータ１３３Ａによる遅延時間と、２つのインバータ１３３Ｅによる遅延時間との合計の時間は、所定の周波数（ここでは３ＧＨｚ）の１周期分の時間（約３３３ｐｓ）に設定されている。
【００９３】
また、２Ｎｂ個のインバータ１３３Ｂによる遅延時間は、２Ｎａ個のインバータ１３３Ａによる遅延時間、及び、２つのインバータ１３３Ｅによる遅延時間と合わせて、所定の周波数（ここでは２ＧＨｚ）の１周期分の時間に設定されている。
【００９４】
また、２Ｎｃ個のインバータ１３３Ｃによる遅延時間は、２Ｎａ個のインバータ１３３Ａによる遅延時間、２Ｎｂ個のインバータ１３３Ｂによる遅延時間、及び、２つのインバータ１３３Ｅによる遅延時間と合わせて、所定の周波数（ここでは１ＧＨｚ）の１周期分の時間に設定されている。
【００９５】
従って、切替部１３３Ｄ１のみをオンにして、切替部１３３Ｄ２、１３３Ｄ３をともにオフにすると、入力端子ＩＮに入力される内部クロックには、２Ｎａ個のインバータ１３３Ａによって、３ＧＨｚの１周期分の遅延時間が与えられて出力端子ＯＵＴから出力される。
【００９６】
また、切替部１３３Ｄ２のみをオンにして、切替部１３３Ｄ１、１３３Ｄ３をともにオフにすると、入力端子ＩＮに入力される内部クロックには、２Ｎａ個のインバータ１３３Ａと２Ｎｂ個のインバータ１３３Ｂとによって、２ＧＨｚの１周期分の遅延時間が与えられて出力端子ＯＵＴから出力される。
【００９７】
また、切替部１３３Ｄ３のみをオンにして、切替部１３３Ｄ１、１３３Ｄ２をともにオフにすると、入力端子ＩＮに入力される内部クロックには、２Ｎａ個のインバータ１３３Ａ、２Ｎｂ個のインバータ１３３Ｂ、及び２Ｎｃ個のインバータ１３３Ｃによって、１ＧＨｚの１周期分の遅延時間が与えられて出力端子ＯＵＴから出力される。
【００９８】
従って、３ビットの制御信号ＣＴＬ１の値によって、遅延回路１３３に入力する内部クロックに与える遅延時間を設定することができる。遅延回路１３３は、内部クロックに３ＧＨｚ、２ＧＨｚ、又は１ＧＨｚの１周期分の遅延時間を与えて、遅延クロック（リードクロックＲＣ２）として出力する。
【００９９】
また、図３（Ｂ）に示すように、テストパルス生成回路１３１は、インバータ１３１Ｆ、インバータ１３１Ａ、１３１Ｂ、１３１Ｃ、切替部１３１Ｄ１、１３１Ｄ２、１３１Ｄ３、インバータ１３１Ｅ、及びＮＡＮＤ回路１３１Ｇを有する。
【０１００】
インバータ１３１Ｆは、１段のインバータであり、テストパルス生成回路１３１の入力端子ＩＮに直列に接続されている。インバータ１３１Ｆの出力端子には、複数のインバータ１３１Ａのうちの初段の入力端子と、ＮＡＮＤ回路１３１Ｇの一方の入力端子とが接続されている。
【０１０１】
テストパルス生成回路１３１の入力端子ＩＮは、デコーダ回路１２４の出力端子（図１参照）に接続されているため、インバータ１３１Ｆはワードライン信号を反転して出力する。
【０１０２】
インバータ１３１Ａは奇数個（（２×Ｍａ＋１）個（Ｍａは１以上の整数））あり、初段のインバータ１３１Ａの入力端子は、インバータ１３１Ｆの出力端子に接続されている。インバータ１３１Ａは奇数個あるため、最終段のインバータ１３１Ａは、インバータ１３１Ｆで反転されたワードライン信号の信号レベルを再び反転して元のワードライン信号と同じ信号レベルの信号（非反転の信号）として出力する。
【０１０３】
最終段のインバータ１３１Ａの出力端子には、インバータ１３１Ｂの初段と切替部１３１Ｄ１とが接続されている。
【０１０４】
インバータ１３１Ｂは、偶数個（２×Ｍｂ個（Ｍｂは整数））あり、初段のインバータ１３１Ｂの入力端子は、インバータ１３１Ａの最終段の出力端子に接続され、最終段のインバータ１３１Ｂの出力端子は、切替部１３１Ｄ２の入力端子と、複数のインバータ１３１Ｃのうちの初段の入力端子とに接続されている。
【０１０５】
インバータ１３１Ｂは、インバータ１３１Ａで遅延が与えられた信号を伝搬する。なお、インバータ１３１Ｂは偶数個あるため、最終段のインバータ１３１Ｂは、元のワードライン信号と同じ信号レベルの信号（非反転の信号）として出力する。
【０１０６】
インバータ１３１Ｃは、偶数個（２×Ｍｃ個（Ｍｃは整数））あり、初段のインバータ１３１Ｃの入力端子は、インバータ１３１Ｂの最終段の出力端子に接続され、最終段のインバータ１３１Ｃの出力端子は、切替部１３１Ｄ２の入力端子に接続されている。
【０１０７】
インバータ１３１Ｃは、インバータ１３１Ｂで遅延が与えられた信号を伝搬する。なお、インバータ１３１Ｃは偶数個あるため、最終段のインバータ１３１Ｃは、元のワードライン信号と同じ信号レベルの信号（非反転の信号）として出力する。
【０１０８】
切替部１３１Ｄ１は、入力端子が最終段のインバータ１３１Ａの出力端子に接続され、出力端子がインバータ１３１Ｅに接続されており、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する。切替部１３１Ｄ１は、図３（Ａ）に示す遅延回路１３３の切替部１３３Ｄ１と同様の構成を有する。
【０１０９】
切替部１３１Ｄ１のＮＭＯＳトランジスタのゲートには制御信号ＣＴＬ２の１ビット目の値が入力され、ＰＭＯＳトランジスタのゲートには制御信号ＣＴＬ２の１ビット目の値が反転して入力される。
【０１１０】
切替部１３１Ｄ２、Ｄ３の構成は、切替部１３１Ｄ１と同様であり、それぞれ、制御信号ＣＴＬ２の２ビット目の値、３ビット目の値によってオン／オフが切り替えられる。
【０１１１】
インバータ１３１Ｅは、直列接続された２段のインバータであり、切替部１３１Ｄ１、１３１Ｄ２、１３１Ｄ３の３つの出力端子の接続点に対して直列に接続されている。後段のインバータ１３１Ｅの出力端子は、ＮＡＮＤ回路１３１Ｇの他方の入力端子に接続されている。
【０１１２】
ＮＡＮＤ回路１３１Ｇは、インバータ１３１Ｆの出力と、２段のインバータ１３１Ｅのうちの後段の出力との否定論理積を表す信号をプリチャージ信号ＰＣ１として出力する。ＮＡＮＤ回路１３１Ｇの出力端子は、テストパルス生成回路１３１の出力端子ＯＵＴに接続されている。
【０１１３】
上述のような回路構成のテストパルス生成回路１３１において、（２Ｍａ＋１）個のインバータ１３１Ａ、及び２つのインバータ１３１Ｅによる遅延時間は、所定の周波数（ここでは３ＧＨｚ）で動作するのに必要なプリチャージ信号幅を作るのに必要な時間に設定されている。
【０１１４】
また、２Ｍｂ個のインバータ１３１Ｂによる遅延時間は、（２Ｍａ＋１）個のインバータ１３１Ａ、及び、２つのインバータ１３１Ｅによる遅延時間と合わせて、所定の周波数（ここでは２ＧＨｚ）で動作するのに必要なプリチャージ信号幅を作るのに必要な時間に設定されている。
【０１１５】
また、２Ｍｃ個のインバータ１３１Ｃによる遅延時間は、（２Ｍａ＋１）個のインバータ１３１Ａ、２Ｍｂ個のインバータ１３１Ｂ、及び、２つのインバータ１３１Ｅによる遅延時間と合わせて、所定の周波数（ここでは１ＧＨｚ）で動作するのに必要なプリチャージ信号幅を作るのに必要な時間に設定されている。なお、プリチャージ信号幅は、大凡動作周波数の周期の半分以下である。
【０１１６】
従って、切替部１３１Ｄ１のみをオンにして、切替部１３１Ｄ２、１３１Ｄ３をともにオフにすると、インバータ１３１Ｆから出力される信号は、（２Ｍａ＋１）個のインバータ１３１Ａ、及びインバータ１３１Ｅによって、３ＧＨｚの場合のプリチャージ信号を作るのに必要な遅延時間が与えられて、ＮＡＮＤ回路１３１Ｇの他方の入力端子に入力される。
【０１１７】
また、切替部１３１Ｄ２のみをオンにすると、インバータ１３１Ｆから出力される信号は、（２Ｍａ＋１）個のインバータ１３１Ａ、２Ｍｂ個のインバータ１３１Ｂ、及びインバータ１３１Ｅによって、２ＧＨｚの場合のプリチャージ信号を作るのに必要な遅延時間が与えられて、ＮＡＮＤ回路１３１Ｇの他方の入力端子に入力される。
【０１１８】
また、切替部１３１Ｄ３のみをオンにすると、インバータ１３１Ｆから出力される信号は、（２Ｍａ＋１）個のインバータ１３１Ａ、２Ｍｂ個のインバータ１３１Ｂ、２Ｍｃ個のインバータ１３１Ｃ、及びインバータ１３１Ｅによって、１ＧＨｚの場合のプリチャージ信号をつくるのに必要な遅延時間が与えられて、ＮＡＮＤ回路１３１Ｇの他方の入力端子に入力される。
【０１１９】
従って、３ビットの制御信号ＣＴＬ２の値によって、インバータ１３１Ｆから出力される信号に対して、ＮＡＮＤ回路１３１Ｇの他方の入力端子に入力されるまでに与えられる遅延時間を設定することができる。
【０１２０】
この結果、ＮＡＮＤ回路１３１Ｇには、ワードライン信号をインバータ１３１Ｆで反転した反転信号と、反転信号を再度反転するとともに３ＧＨｚ、２ＧＨｚ、又は１ＧＨｚの場合のプリチャージ信号を作るのに必要な遅延時間を与えた信号（非反転遅延信号）とが入力される。
【０１２１】
ワードライン信号は、ワードラインを選択する所定期間だけＨレベルになる信号であるため、ワードライン信号の反転信号は、所定期間だけＬレベルになる信号である。
【０１２２】
従って、ＮＡＮＤ回路１３１Ｇは、反転信号と非反転遅延信号とがともにＨレベルの期間だけＬレベルに遷移するプリチャージ信号ＰＣ１を出力することになる。換言すれば、ＮＡＮＤ回路１３１Ｇは、ワードライン信号の立ち下がり（反転信号の立ち上がり）に同期して立ち下がり、制御信号ＣＴＬ２によって設定される時間（３ＧＨｚ、２ＧＨｚ、又は１ＧＨｚで動作する場合に必要な時間）だけＬレベルになるプリチャージ信号ＰＣ１を出力することになる。
【０１２３】
ＮＡＮＤ回路１３１Ｇが出力するプリチャージ信号ＰＣ１は、セレクタ１３２（図１参照）に入力される。
【０１２４】
図４は、実施の形態１の半導体集積回路１００における試験で用いるテストモード信号ＴＥＳＴ、制御信号ＣＴＬ１、ＣＴＬ２の組み合わせを示す図である。
【０１２５】
上述のように、テストモード信号ＴＥＳＴがＬレベルの場合は、第１試験モードでの通常動作試験が行われ、テストモード信号ＴＥＳＴがＨレベルの場合は、第２試験モードでの動作試験が行われる。
【０１２６】
第２試験モードでは、２種類の動作試験を行うことができる。１つは高速動作試験であり、もう一つはプリチャージ試験である。高速動作試験は、ＰＬＬ１１０を用いない第２試験モードにおいて、ＰＬＬ１１０を用いる第１試験モードと同様のＧＨｚオーダの高周波数での動作で、テストデータの書き込みと読み出しを行い、読み出したデータと期待値の一致性を検証する動作試験である。
【０１２７】
また、プリチャージ試験は、ＰＬＬ１１０を用いない第２試験モードにおいて、ＧＨｚオーダの高周波数での動作により、ビットラインのプリチャージが可能であるかどうかを検証することにより、プリチャージ信号のパルス幅の限界を調べる試験である。
【０１２８】
このため、図４に示すように、第１試験モードでの通常動作試験は、テストモード信号ＴＥＳＴがＬレベルの場合に行われるようになっている。また、高速動作試験とプリチャージ試験は、テストモード信号ＴＥＳＴがＨレベルの場合に行われるようになっている。
【０１２９】
また、通常動作試験の場合は、ＰＬＬ１１０が出力する高速クロックが３ＧＨｚであるため、遅延回路１３３とテストパルス生成回路１３１を用いずに半導体集積回路１００の動作試験を行う。このため、テストモード信号ＴＥＳＴがＬレベルの場合は、制御信号ＣＴＬ１、ＣＴＬ２の値は、不定である。
【０１３０】
また、第２試験モードにおける高速動作試験とプリチャージ試験を行う場合には、ＰＬＬ１１０を用いずに、遅延回路１３３とテストパルス生成回路１３１を用いて、ＧＨｚオーダの高周波数での動作試験を行う。このため、制御信号ＣＴＬ１、ＣＴＬ２の値は、図４に示すように、遅延回路１３３で内部クロックに与える遅延時間と、テストパルス生成回路１３１で生成するプリチャージ信号ＰＣ１のＬレベルの区間のパルス幅とを、１ＧＨｚ、２ＧＨｚ、３ＧＨｚのいずれかに設定する値に設定されている。
【０１３１】
従って、第２試験モードにおける高速動作試験とプリチャージ試験を行う場合には、図４に示すいずれかの制御信号ＣＴＬ１、ＣＴＬ２を用いることにより、ＰＬＬ１１０を用いずに、ＧＨｚオーダの高周波数での動作試験を行う。
【０１３２】
次に、図５を用いて、実施の形態１の半導体集積回路１００の動作試験の手順について説明する。
【０１３３】
図５は、実施の形態１の半導体集積回路１００の動作試験をテスタ５００が行う手順を示す図である。半導体集積回路１００の動作試験は、テスタ５００を半導体集積回路１００に接続して、テスタ５００が図５に示すステップＳ１からＳ８の処理を実行することによって行えばよい。
【０１３４】
まず、試験を開始すると（スタート）、テスタ５００は、周波数検出回路１１１が出力するテストモード信号ＴＥＳＴの信号レベルに基づき、ＰＬＬ１１０を使用可能であるかどうかを判定する（ステップＳ１）。
【０１３５】
テスタ５００は、テストモード信号ＴＥＳＴの信号レベルがＬレベルの場合は、ＰＬＬ１１０が使用可能であると判定し、Ｈレベルの場合は、ＰＬＬ１１０が使用不可能であると判定する。テストモード信号ＴＥＳＴの信号レベルがＬレベルの場合は、ＰＬＬ１１０が正常に動作して３ＧＨｚの高速クロックを出力しているからである。
【０１３６】
テスタ５００は、ステップＳ１においてＰＬＬ１１０を使用可能であると判定すると（Ｓ１：ＹＥＳ）、半導体集積回路１００の通常動作試験を行う（ステップＳ２）。通常動作試験では、ＰＬＬ１１０が出力する３ＧＨｚの高速クロックがセレクタ１１２からシステムクロックＣＬＫとして出力され、ＳＲＡＭ回路１４０にテストデータを書き込んだ後に読み出し、テスタ５００が期待値との一致性を判定する。
【０１３７】
テスタ５００は、読み出したテストデータと期待値とが一致していれば半導体集積回路１００は良品（通常動作試験に合格した製品）であると判定し、一致していなければ不良品（通常動作試験に不合格となった製品）であると判定する。
【０１３８】
テスタ５００は、ステップＳ２の処理を終了すると、一連の処理を終了する（エンド）。
【０１３９】
テスタ５００は、ステップＳ１においてＰＬＬ１１０を使用不可能であると判定すると（Ｓ１：ＮＯ）、半導体集積回路１００のテストモードを第１試験モードから第２試験モードに切り替える（ステップＳ３）。
【０１４０】
テスタ５００は、ステップＳ３でテストモードを第１試験モードから第２試験モードに切り替えると、まず高速動作試験を行い、半導体集積回路１００が高速動作試験に合格するかどうかを判定する（ステップＳ４）。
【０１４１】
高速動作試験では、テスタ５００が出力する外部クロックがセレクタ１１２からシステムクロックＣＬＫとして出力され、外部クロックに基づいてチョッパー回路１２２が生成する内部クロックに応じてテストデータが入力ラッチ１４１からＳＲＡＭ回路１４０に書き込まれる。そして、セレクタ１３４は遅延回路１３３が出力するリードクロックＲＣ２を選択し、リードクロックＲＣ２に基づいて出力ラッチ１４２でテストデータが読み出される。なお、外部クロックの周波数は、ここでは一例として１００ＭＨｚである。
【０１４２】
リードクロックＲＣ２は、テストデータの書き込みに用いる内部クロックの立ち下がりから１ＧＨｚ、２ＧＨｚ、又は３ＧＨｚの１周期分の遅延時間が経過したときに立ち下がるため、１ＧＨｚ、２ＧＨｚ、又は３ＧＨｚの高周波数での動作試験を行うことができる。
【０１４３】
なお、１ＧＨｚ、２ＧＨｚ、又は３ＧＨｚのいずれの周波数での動作試験を行うかは、テスタ５００が設定する制御信号ＣＴＬ１の値によって決まり、いずれの周波数を選択するかは、テスタ５００の利用者が設定するか、又は、テスタ５００が順番に選択するようにしておけばよい。
【０１４４】
テスタ５００は、高速動作試験で読み出したテストデータと期待値との一致性を判定し、一致していれば（Ｓ４：ＹＥＳ）半導体集積回路１００は良品（通常動作試験に合格した製品）であると判定して、フローをステップＳ５に進める。
【０１４５】
テスタ５００は、プリチャージ試験を行い、半導体集積回路１００がプリチャージ試験に合格するかどうかを判定する（ステップＳ５）。
【０１４６】
プリチャージ試験では、テスタ５００が出力する外部クロックがセレクタ１１２からシステムクロックＣＬＫとして出力されている状態で、テストデータが読み出された後に、テストパルス生成回路１３１が出力するプリチャージ信号ＰＣ１をセレクタ１３２が選択する。そして、セレクタ１３２から出力されるプリチャージ信号ＰＣ１に基づいて、ビットラインのプリチャージが行われる。
【０１４７】
プリチャージ信号ＰＣ１は、ワードライン信号の立ち下がりに同期して立ち下がり、テスタ５００から出力される制御信号ＣＴＬ２によって設定される時間（３ＧＨｚ、２ＧＨｚ、又は１ＧＨｚの動作時にプリチャージに必要な時間）だけＬレベルになるパルス信号である。
【０１４８】
テスタ５００は、プリチャージを行った後に出力ラッチ１４２を通じてテストデータを読み出し、テストデータに含まれるＨレベルのデータが、Ｈレベルのデータとして読み出せるかどうかに基づいて、プリチャージが正常に行われたかどうかを判定する。
【０１４９】
プリチャージが正常に行われていない場合は、ビットラインの電位がＨレベルに引き上げられていないため、テストデータに含まれるＨレベルのデータを、Ｈレベルのデータとして読み出すことができなくなる。
【０１５０】
このため、プリチャージを行った後に出力ラッチ１４２を通じてテストデータを読み出し、テストデータに含まれるＨレベルのデータが、Ｈレベルのデータとして読み出せるかどうかを判定することにより、プリチャージが正常に行われたかどうかを判定することができる。
【０１５１】
テスタ５００は、半導体集積回路１００がプリチャージ試験に合格したと判定すると（Ｓ５：ＹＥＳ）、フローをステップＳ６に進めて、半導体集積回路１００の性能を判定する（ステップＳ６）。
【０１５２】
テスタ５００は、ステップＳ４の高速試験とステップＳ５のプリチャージ試験との両方を３ＧＨｚの動作で合格したと判定している場合は、半導体集積回路１００が３ＧＨｚの動作に合格した製品であると判定する。
【０１５３】
また、テスタ５００は、ステップＳ４の高速試験とステップＳ５のプリチャージ試験との両方を２ＧＨｚの動作まで合格したと判定している場合は、半導体集積回路１００が２ＧＨｚの動作に合格した製品であると判定する。
【０１５４】
また、テスタ５００は、ステップＳ４の高速試験とステップＳ５のプリチャージ試験との両方を１ＧＨｚの動作まで合格したと判定している場合は、半導体集積回路１００が１ＧＨｚの動作に合格した製品であると判定する。
【０１５５】
以上により、半導体集積回路１００の動作試験の一連の処理が終了する（エンド）。
【０１５６】
なお、テスタ５００は、ステップＳ４でテストデータと期待値とが一致していない場合は不良品（通常動作試験に不合格となった製品）であると判定する（ステップＳ７）。フローがステップＳ７に進行した場合は、テスタ５００は一連の処理を終了する（エンド）。
【０１５７】
また、テスタ５００は、ステップＳ５で読み出したテストデータに含まれるＨレベルのデータが、Ｈレベルのデータとして読み出せていない場合は不良品（通常動作試験に不合格となった製品）であると判定する（ステップＳ８）。フローがステップＳ８に進行した場合は、テスタ５００は一連の処理を終了する（エンド）。
【０１５８】
図６は、実施の形態１の半導体集積回路１００の試験を行う際の動作を示すタイミングチャートである。ここでは、ＰＬＬ１１０を用いずに高速動作試験及びプリチャージ試験を行う際に、制御信号ＣＴＬ１、ＣＴＬ２によって制御される遅延クロックの遅延時間がＧＨｚの１周期分の期間である場合と、プリチャージ信号ＰＣ１のパルス幅が３ＧＨｚで動作する場合に必要な期間である場合の動作について説明する。
【０１５９】
なお、ここでは、動作試験を行うため、テストモード信号ＴＥＳＴはＨレベルである。このため、セレクタ１１２は入力端子１０１を介してテスタ５００から入力される外部クロックを選択し、セレクタ１３２はテストパルス生成回路１３１が出力するプリチャージ信号ＰＣ１を選択し、セレクタ１３４は遅延回路１３３が出力するリードクロックＲＣ２を選択する。
【０１６０】
図６に示す動作では、システムクロックの１周期目（時刻ｔ１〜ｔ２）において、データ（１）をＳＲＡＭ回路１４０に書き込み、２周期目（時刻ｔ２〜ｔ３）において、１周期目に書き込んだデータ（１）を読み出す。読み出したデータ（１）は、３周期目（時刻ｔ３〜ｔ４）において、ＦＦ１１６からテスタ５００に出力される。
【０１６１】
まず、時刻ｔ１で、テスタ５００が半導体集積回路１００に入力するライト制御信号を書き込み機能(Write Function)の信号レベルにして、アドレスデータ（１）、ライトデータ（１）、外部クロック（システムクロック）を半導体集積回路１００に入力する。なお、外部クロック（システムクロック）は、以後引き続き半導体集積回路１００に入力される。
【０１６２】
時刻ｔ１で、チョッパー回路１２２は、システムクロックＣＬＫの立ち上がりのタイミングに同期して、ごく短いパルス幅のＬレベルの区間を有する内部クロックを生成する。内部クロックが立ち下がり、時刻ｔ１から３ＧＨｚの１周期分の期間が経過した時点で、遅延回路１３３がリードクロック（遅延クロック）を立ち下げる。リードクロックＲＣ２は、内部クロックを遅延回路１３３で３ＧＨｚの１周期分の期間(delay)だけ遅延させた信号であり、ネガティブクロックである。
【０１６３】
ただし、時刻ｔ１から時刻ｔ２の間は、データ（１）を書き込む期間なので、時刻ｔ１から３ＧＨｚの１周期分の期間が経過した時点で、遅延回路１３３がリードクロック（遅延クロック）を立ち下げても、読み出し動作は行われない。
【０１６４】
また、時刻ｔ１の直後に、ポジティブクロックであるワードライン信号が立ち上がり、その後ワードライン信号が立ち下がると、ワードライン信号の立ち下がりを受けて、プリチャージ信号ＰＣ１が立ち下がり、３ＧＨｚ動作に必要な期間のパルス幅のＬレベルの区間を経て、再び立ち上がる。
【０１６５】
実施の形態１の半導体集積回路１００における内部クロック、ワードライン信号、プリチャージ信号ＰＣ１、及びリードクロックは、システムクロックＣＬＫの各周期において、上述の動作を繰り返す。
【０１６６】
時刻ｔ２で、テスタ５００が半導体集積回路１００に入力するライト制御信号を読み出し機能(Read Function)の信号レベルにして、アドレスデータ（１）に対応するビットセルのデータを読み出す。
【０１６７】
時刻ｔ２で、内部クロックが立ち下がり、時刻ｔ２から３ＧＨｚの１周期分の期間が経過した時点で、遅延回路１３３がリードクロック（遅延クロック）を立ち下げる。リードクロックは、内部クロックを遅延回路１３３で３ＧＨｚの１周期分の期間だけ遅延させた信号である。図６には、内部クロックに対するリードクロックの遅延時間（３ＧＨｚの１周期分の期間）をdelayと記す。
【０１６８】
このため、データ（１）のＳＲＡＭ回路１４０への書き込みが完了する時刻ｔ２から、３ＧＨｚの１周期分の期間だけ経過した時点で、ＳＲＡＭ回路１４０からデータ（１）をリードデータとして読み出すことができる。
【０１６９】
すなわち、１００ＭＨｚの外部クロックをシステムクロックとして用いつつ、３ＧＨｚの高周波数での読み出し動作を行うことができる。
【０１７０】
また、期待値を表すデータは、時刻ｔ２で比較回路１６５に入力されているため、ＳＲＡＭ回路１４０からデータ（１）をリードデータとして読み出した時点で、読み出したデータ（１）と期待値との比較結果（１）が得られる。
【０１７１】
なお、遅延回路１３３が内部クロックに与える遅延時間が２ＧＨｚ又は１ＧＨｚの１周期分の期間である場合は、delayと記す区間が図６に示す長さの２倍、３倍の長さになる。
【０１７２】
また、時刻ｔ２から３ＧＨｚの１周期分の期間だけ経過した時点で立ち下がったリードクロックが立ち上がってデータ（１）の読み出しが完了した後に、ワードライン信号の立ち下がりを受けて、プリチャージ信号ＰＣ１が立ち下がり、３ＧＨｚの動作に必要な期間のパルス幅のＬレベルの区間を経て、再び立ち上がっている。
【０１７３】
これにより、ワードライン信号によるビットラインの選択が終了した直後に、３ＧＨｚの動作に必要な期間で、ビットラインのプリチャージを行うことができる。
【０１７４】
なお、プリチャージ信号ＰＣ１のＬレベルの区間の後側の破線は、それぞれ、Ｌレベルの区間が２ＧＨｚ、１ＧＨｚの動作に必要な期間である場合のＬレベルの区間を示す。
【０１７５】
このようにしてデータ（１）の読み出しと、その後のプリチャージが完了すると、３周期目（時刻ｔ３〜ｔ４）において、比較結果（１）がＦＦ１１６からテスタ５００に出力される。
【０１７６】
以上のように、実施の形態１の半導体集積回路１００によれば、１００ＭＨｚの外部クロックをシステムクロックとして用いつつ、３ＧＨｚの高周波数での読み出し動作を行うことができるとともに、ワードライン信号によるビットラインの選択が終了した直後に、３ＧＨｚの動作に必要な期間で、ビットラインのプリチャージを行うことができる。
【０１７７】
以上より、実施の形態１によれば、ＰＬＬ１１０が出力する高速クロックの周波数が正常動作時の周波数よりも低いような場合であっても、テスタ５００が出力する外部クロックに基づき、安定的に高速試験を行える半導体集積回路１００、及び、半導体集積回路１００の試験方法を提供することができる。
【０１７８】
テスタ５００が出力する外部クロックは、ＰＬＬ又は逓倍回路等を用いていないため、周波数が１００ＭＨｚ程度のオーダのクロックである。
【０１７９】
実施の形態１の半導体集積回路１００は、このようなＭＨｚオーダのクロックを用いつつ、データの書き込みに用いる内部クロックを遅延回路１３３でＧＨｚオーダのクロックの１周期分の期間だけ遅延させた遅延クロックをリードクロックとして用いることにより、ＧＨｚオーダでの高速動作試験を可能にしている。
【０１８０】
また、データを読み出した後にプリチャージを行う際に、ワードライン信号の立ち下がりに同期して立ち下がり、ＧＨｚオーダのクロックで動作するのに必要な期間のＬレベルのパルスを有するプリチャージ信号ＰＣ１を用いるので、ＭＨｚオーダのクロックを用いつつ、ＧＨｚオーダでのプリチャージ試験を可能にしている。
【０１８１】
＜実施の形態２＞
実施の形態２の半導体集積回路は、テストパルス生成回路２３１の構成が実施の形態１の半導体集積回路１００のテストパルス生成回路１３１と異なる。
【０１８２】
図７は、実施の形態２のテストパルス生成回路２３１の内部構成を示す図である。
【０１８３】
テストパルス生成回路２３１は、インバータ２３１Ａ、２３１Ｂ、ＮＡＮＤ回路２３１Ｃ、インバータ２３１Ｈ、２３１Ｉ、２３１Ｊ、切替部１３１Ｄ１、１３１Ｄ２、１３１Ｄ３、ＰＭＯＳトランジスタ２３１Ｄ、ＮＭＯＳトランジスタ２３１Ｅ、インバータ２３１Ｆ１、２３１Ｆ２、及びインバータ２３１Ｇを有する。
【０１８４】
なお、図７に示すテストパルス生成回路２３１は、図３（Ｂ）に示すテストパルス生成回路１３１を変形した回路であるため、同様の構成要素である切替部１３１Ｄ１、１３１Ｄ２、１３１Ｄ３については同一符号を用いて説明を行う。
【０１８５】
インバータ２３１Ａは、１段のインバータであり、テストパルス生成回路２３１の入力端子ＩＮに直列に接続されている。インバータ２３１Ａの出力端子には、ＮＡＮＤ回路２３１Ｃの一方の入力端子が接続されている。
【０１８６】
テストパルス生成回路２３１の入力端子ＩＮは、デコーダ回路１２４の出力端子（図１参照）に接続されるため、インバータ２３１Ａはワードライン信号を反転して出力する。
【０１８７】
インバータ２３１Ｂは偶数個（２×Ｌａ）個（Ｌａは１以上の整数））あり、初段のインバータ２３１Ｂの入力端子は、入力端子ＩＮに接続されている。インバータ２３１Ｂは偶数個あるため、最終段のインバータ２３１Ｂは、入力端子ＩＮから入力されるワードライン信号の信号レベルと同じ信号レベルの信号（非反転の信号）を出力する。
【０１８８】
最終段のインバータ２３１Ｂの出力端子には、ＮＡＮＤ回路２３１Ｃの他方の入力端子が接続されている。インバータ２３１Ｂの数（２Ｌａ個）は、ＮＡＮＤ回路２３１Ｃの出力のネガティブクロックのパルス幅に対応するため、ＮＡＮＤ回路２３１Ｃが出力するネガティブクロックが所定幅のＬレベルのパルスを有するように設定すればよい。
【０１８９】
ＮＡＮＤ回路２３１Ｃの出力端子は、インバータ２３１Ｈの初段の入力端子に接続されており、ワードライン信号をインバータ２３１Ａで反転した信号と、ワードライン信号を反転せずに２Ｌａ個のインバータ２３１Ｂで遅延させた信号との否定論理積を表す信号を出力する。
【０１９０】
テストパルス生成回路２３１では、奇数個（（２×Ｋａ＋１）個（Ｋａは１以上の整数））のインバータ２３１Ｈは、インバータ２３１Ｂの出力を遅延させるとともに反転させた信号を出力する。
【０１９１】
テストパルス生成回路２３１では、偶数個（２×Ｋｂ個（Ｋｂは整数））のインバータ２３１Ｉは、インバータ２３１Ｈから出力される信号を伝搬する。
【０１９２】
テストパルス生成回路２３１では、偶数個（２×Ｋｃ個（Ｋｃは整数））のインバータ２３１Ｊは、インバータ２３１Ｉから出力される信号を伝搬する。
【０１９３】
テストパルス生成回路２３１では、切替部１３１Ｄ１は、入力端子が最終段のインバータ２３１Ｈの出力端子に接続され、出力端子はＮＭＯＳトランジスタ２３１Ｅのゲートに接続されている。また、テストパルス生成回路２３１では、切替部１３１Ｄ２、Ｄ３の出力端子はＮＭＯＳトランジスタ２３１Ｅのゲートに接続されている。
【０１９４】
ここで、切替部１３１Ｄ１、１３１Ｄ２、１３１Ｄ３の出力を信号ＸＷＬＸとする。切替部１３１Ｄ１、１３１Ｄ２、１３１Ｄ３のいずれかから出力される信号ＸＷＬＸは、ＮＭＯＳトランジスタ２３１Ｅのゲートに入力される。
【０１９５】
ＰＭＯＳトランジスタ２３１Ｄは、ゲートが遅延回路１３３（図１参照）の出力端子に接続され、リードクロックＲＣ２が入力される。また、ＰＭＯＳトランジスタ２３１Ｄのソースは所定電位の電源に接続され、ドレインはＮＭＯＳトランジスタ２３１Ｅのドレインと、インバータ２３１Ｆ１の入力端子とに接続される。ＰＭＯＳトランジスタ２３１Ｄは、リードクロックＲＣ２によって駆動される。
【０１９６】
ＮＭＯＳトランジスタ２３１Ｅは、ゲートが切替部１３１Ｄ１、１３１Ｄ２、１３１Ｄ３の出力端子に接続され、ドレインがＰＭＯＳトランジスタ２３１Ｄのドレインに接続され、ソースが接地される。ＮＭＯＳトランジスタ２３１Ｅは、信号ＸＷＬＸによって駆動される。
【０１９７】
インバータ２３１Ｆ１は、入力端子がＰＭＯＳトランジスタ２３１ＤとＮＭＯＳトランジスタ２３１Ｅの中点と、インバータ２３１Ｆ２の出力端子とに接続され、出力端子がインバータ２３１Ｇの初段の入力端子と、インバータ２３１Ｆ２の入力端子とに接続されている。インバータ２３１Ｆ１と２３１Ｆ２はラッチ回路を構築する。
【０１９８】
インバータ２３１Ｇは、偶数個（２×Ｌｂ）個（Ｌｂは１以上の整数））あり、初段のインバータ２３１Ｇの入力端子は、インバータ２３１Ｆ１の出力端子と、インバータ２３１Ｆ２の入力端子とに接続されている。
【０１９９】
２Ｌｂ個のインバータ２３１Ｇによる遅延時間は、内部クロックに遅延を与えて得るリードクロックＲＣ２の立ち下がりと、ワードライン信号の立ち下がりとの時間差に相当する時間に設定されている。リードクロックＲＣ２が立ち下がることによってＰＭＯＳトランジスタ２３１Ｄがオンになり、インバータ２３１Ｆ１にはＨレベルのパルス（Ｈレベルへの立ち上がり）が入力される。そして、このＨレベルへの立ち上がりがインバータ２３１Ｆ１で反転されるとともに、インバータ２３１Ｇで遅延されてプリチャージ信号ＰＣ１の立ち下がりになる。
【０２００】
従って、２Ｌｂ個のインバータ２３１Ｇによる遅延時間を、リードクロックＲＣ２の立ち下がりと、ワードライン信号の立ち下がりとの時間差に相当する時間に設定することにより、プリチャージ信号ＰＣ１の立ち下がりと、ワードライン信号の立ち上がりのタイミングを一致させることができる。
【０２０１】
インバータ２３１Ｇは偶数個あるため、最終段のインバータ２３１Ｇは、インバータ２３１Ｆ１の出力端子から出力される信号の信号レベルと同じ信号レベルの信号（非反転の信号）を出力する。
【０２０２】
最終段のインバータ２３１Ｇの出力端子には、テストパルス生成回路２３１の出力端子ＯＵＴが接続されている。
【０２０３】
上述のような回路構成のテストパルス生成回路２３１において、（２Ｋａ＋１）個のインバータ２３１Ｈのうちの２Ｋａ個による遅延時間は、所定の周波数（ここでは３ＧＨｚ）で動作する場合のパルス幅を出力するのに必要な時間に設定されている。
【０２０４】
また、２Ｋｂ個のインバータ２３１Ｉによる遅延時間は、２Ｋａ個のインバータ２３１Ｈによる遅延時間と合わせて、所定の周波数（ここでは２ＧＨｚ）で動作する場合のパルス幅を出力するのに必要な時間に設定されている。
【０２０５】
また、２Ｋｃ個のインバータ２３１Ｊによる遅延時間は、２Ｋａ個のインバータ２３１Ｈ、及び２Ｋｂ個のインバータ２３１Ｉによる遅延時間と合わせて、所定の周波数（ここでは１ＧＨｚ）で動作する場合のパルス幅を出力するのに必要な時間に設定されている。
【０２０６】
インバータ２３１Ｈ、２３１Ｉ、２３１Ｊによる遅延時間を上述のように設定するのは次のような理由による。すなわち、リードクロックＲＣ２に対してインバータ２３１Ｇで遅延を与えたタイミングでプリチャージ信号ＰＣ１がＬレベルに立ち下がってから、それぞれ、プリチャージ信号ＰＣ１の立ち上がりのきっかけとなる信号ＸＷＬＸの立ち上がりまでに与える時間を３ＧＨｚ、２ＧＨｚ、１ＧＨｚで各々動作する場合のパルス幅をこれらの期間に対応させるためである。
【０２０７】
従って、切替部１３１Ｄ１のみをオンにして、切替部１３１Ｄ２、１３１Ｄ３をともにオフにすると、インバータ２３１Ｈに入力する信号には、インバータ２３１Ｈによって、３ＧＨｚで動作するのに必要なパルス幅に対応した遅延時間が与えられる。
【０２０８】
また、切替部１３１Ｄ２のみをオンにすると、インバータ２３１Ｈに入力する信号には、インバータ２３１Ｈ及びインバータ２３１Ｉによって、２ＧＨｚで動作するのに必要なパルス幅に対応した遅延時間が与えられる。
【０２０９】
また、切替部１３１Ｄ３のみをオンにすると、インバータ２３１Ａに入力する信号には、インバータ２３１Ｈ、インバータ２３１Ｉ、及びインバータ２３１Ｊによって、１ＧＨｚで動作するのに必要なパルス幅に対応した遅延時間が与えられる。
【０２１０】
従って、３ビットの制御信号ＣＴＬ２の値によって、インバータ２３１Ａに入力する信号に対して、信号ＸＷＬＸとして出力されるまでに与えられる遅延時間を設定することができる。
【０２１１】
次に、図８を用いて、実施の形態２の半導体集積回路の動作について説明する。実施の形態２の半導体集積回路はテストパルス生成回路２３１を含むことにより、実施の形態１の半導体集積回路１００の動作と異なる。以下、相違点を中心に説明する。
【０２１２】
図８は、実施の形態２の半導体集積回路の動作を示すタイミングチャートである。図８に示すシステムクロックＣＬＫ、内部クロック、及びリードクロックは、図６に示す実施の形態１におけるシステムクロックＣＬＫ、内部クロック、及びリードクロックとそれぞれ同様である。
【０２１３】
ここでは、実施の形態２の半導体集積回路の動作として、プリチャージ信号ＰＣ１を生成する段階までを説明する。データの書き込みと読み出しについては実施の形態１の半導体集積回路１００の動作(図６)と同様であるため省略する。また、テストパルス生成回路２３１以外の構成要素については、図５を援用する。
【０２１４】
時刻ｔ２１で、チョッパー回路１２２は、システムクロックＣＬＫの立ち上がりのタイミングに同期して、ごく短いパルス幅のＬレベルの区間を有する内部クロックを生成する。内部クロックが立ち下がり、時刻ｔ２１から３ＧＨｚの１周期分の期間が経過した時点で、遅延回路１３３がリードクロック（遅延クロック）を立ち下げる。リードクロックＲＣ２は、内部クロックを遅延回路１３３で３ＧＨｚの１周期分の期間(delay)だけ遅延させた信号である。
【０２１５】
また、リードクロックＲＣ２（遅延クロック）が立ち下がると、ＰＭＯＳトランジスタ２３１Ｄがオンになるため、インバータ２３１Ｆ１、及びインバータ２３１Ｇによって与えられる所定の遅延時間が経過する時点で、プリチャージ信号ＰＣ１が立ち下がる。
【０２１６】
ここで、インバータ２３１Ｇは偶数個あり、インバータ２３１Ｇの前段には１段のインバータ２３１Ｆ１が接続されているため、プリチャージ信号ＰＣ１は、リードクロックＲＣ２（遅延クロック）の立ち下がりを受けて、立ち下がる。これによりプリチャージが開始する。
【０２１７】
また、時刻ｔ２１の直後に、ポジティブクロックであるワードライン信号が立ち上がると、偶数個のインバータ２３１Ｂが出力する信号ＤＷＬは、ワードライン信号に偶数個のインバータ２３１Ｂによる遅延時間を与えた波形の信号として立ち上がる。
【０２１８】
そして、ＮＡＮＤ回路２３１Ｃは、ワードライン信号をインバータ２３１Ａで反転した信号と、信号ＤＷＬとの否定論理積を表す信号を出力する。ＮＡＮＤ回路２３１Ｃの出力は、ワードライン信号をインバータ２３１Ａで反転した信号と、信号ＤＷＬとの信号レベルが異なる区間ではＨレベルであり、互いの信号レベルが等しい区間ではＬレベルになる。
【０２１９】
ここで、信号ＤＷＬは、ワードライン信号をインバータ２３１Ａで反転した信号よりも遅延しているため、ＮＡＮＤ回路２３１Ｃの出力は、ワードライン信号がインバータ２３１Ａで反転された信号の立ち上がりから、信号ＤＷＬが立ち下がるまでＬレベルになる。
【０２２０】
換言すれば、ＮＡＮＤ回路２３１Ｃの出力は、（２×Ｌａ）個のインバータ２３１Ｂによる遅延時間から、１段のインバータ２３１Ａの遅延時間を引いた時間だけＬレベルになるネガティブクロックとなる。
【０２２１】
この結果、制御信号ＣＴＬ２が３ＧＨｚの１周期分の期間の遅延を表す場合には、信号ＸＷＬＸは、ＮＡＮＤ回路２３１Ｃの出力を反転するとともに、インバータ２３１Ｈによる３ＧＨｚの動作に必要なパルス幅分の遅延時間を与えたポジティブクロックとして出力される。信号ＸＷＬＸがポジティブクロックになるのは、奇数個のインバータ２３１Ｈに、ＮＡＮＤ回路２３１Ｃから出力されるネガティブクロックが入力されるからである。
【０２２２】
また、信号ＸＷＬＸが立ち上がると、ＮＭＯＳトランジスタ２３１Ｅがオンになるため、ネガティブクロックであるプリチャージ信号ＰＣ１は立ち上がり、これによりプリチャージは終了する。
【０２２３】
従って、ワードライン信号の立ち下がりと、プリチャージ信号ＰＣ１が立ち下がるタイミングが２３１Ｇによって揃うようにしておけば、信号ＸＷＬＸに基づいてプリチャージ信号ＰＣ１が立ち上がるタイミングを制御信号ＣＴＬ２で制御することにより、プリチャージ信号ＰＣ１のＬレベルのパルス幅を３ＧＨｚ、２ＧＨｚ、１ＧＨｚのいずれかの動作に必要な期間に設定することができる。
【０２２４】
以上のようなテストパルス生成回路２３１を用いれば、時刻ｔ２１から時刻ｔ２２の間の期間において書き込んだデータ（１）を、時刻ｔ２２の直後にリードクロックで読み出した後に、ワードライン信号に基づいて生成される所定の高周波数に対応したプリチャージ信号ＰＣ１で、ビットラインをプリチャージすることができる。
【０２２５】
以上のように、実施の形態２の半導体集積回路によれば、１００ＭＨｚの外部クロックをシステムクロックをして用いつつ、３ＧＨｚの高周波数での読み出し動作を行うことができるとともに、ワードライン信号によるビットラインの選択が終了した直後に、３ＧＨｚの場合の動作に必要な期間で、ビットラインのプリチャージを行うことができる。
【０２２６】
従って、実施の形態２によれば、ＰＬＬ１１０が出力する高速クロックの周波数が正常動作時の周波数よりも低いような場合であっても、テスタ５００が出力する外部クロックに基づき、実施の形態１と同様に、安定的に高速試験を行える半導体集積回路、及び、半導体集積回路の試験方法を提供することができる。
【０２２７】
以上、本発明の例示的な実施の形態の半導体集積回路、及び、半導体集積回路の試験方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
複数のビットセルを有するメモリと、
クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数よりも低い場合に、試験モードを通常の第１試験モードから第２試験モードに切り替える切替信号を出力する周波数検出回路と
を含み、
前記メモリは、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記外部クロックに同期した内部クロックを生成する内部クロック生成回路と、
前記内部クロックに基づいて前記ビットセルにデータを書き込む書き込み部と、
前記内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、
前記内部クロックと前記遅延クロックとが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記遅延クロックを選択する第１選択回路と、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記遅延クロックに基づいて前記ビットセルのデータを読み出す読み出し部と
を有する、半導体集積回路。
（付記２）
前記遅延クロック生成回路は、前記所定の高周波数に応じて、前記１周期分の遅延時間を調整する遅延時間調整部を有する、付記１記載の半導体集積回路。
（付記３）
テスタから第１制御信号が入力される第１入力端子をさらに含み、
前記遅延時間調整部は、前記第１入力端子を介して前記テスタから入力される前記第１制御信号に基づいて、前記１周期分の遅延時間を調整する、付記２記載の半導体集積回路。
（付記４）
前記メモリは、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記複数のビットセルのロウアドレスを選択するワードライン信号に基づいて、前記所定の高周波数に対応したパルス信号である第１プリチャージ信号を生成するパルス信号生成回路と、
前記第１プリチャージ信号と、前記第１試験モードにおける前記ビットセルへのプリチャージに用いる第２プリチャージ信号とが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記第１プリチャージ信号を選択する第２選択回路と
をさらに有し、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記第２選択回路によって選択される前記第１プリチャージ信号を用いてプリチャージを行う、付記１乃至３のいずれか一項記載の半導体集積回路。
（付記５）
前記パルス信号生成回路は、前記所定の高周波数に応じて前記第１プリチャージ信号のパルス幅を調整するパルス幅調整部を有する、付記４記載の半導体集積回路。
（付記６）
テスタから第２制御信号が入力される第２入力端子をさらに含み、
前記パルス幅調整部は、前記第２入力端子を介して前記テスタから入力される前記第２制御信号に基づいて、前記第１プリチャージ信号のパルス幅を調整する、付記５記載の半導体集積回路。
（付記７）
前記切替信号に基づき、前記高速クロックの周波数が前記所定の周波数以上の場合に前記第１試験モードにおいて前記高速クロックを選択し、前記第２試験モードでは前記外部クロックを選択し、選択した前記高速クロック又は前記外部クロックを前記メモリのシステムクロックとして出力する第３選択回路をさらに含み、
前記内部クロック生成回路は、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記第３選択回路から出力される前記外部クロックに同期した内部クロックを生成する、付記１乃至６のいずれか一項記載の半導体集積回路。
（付記８）
前記外部クロックを逓倍して前記高速クロックを生成するクロック生成回路をさらに含む、付記１乃至７のいずれか一項記載の半導体集積回路。
（付記９）
複数のビットセルを有するメモリと、
クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数以上である場合に第１試験モードを選択し、前記クロックの周波数が所定の周波数よりも低い場合に第２試験モードに切り替える切替信号を出力する周波数検出回路と、
前記切替信号に基づき、前記第１試験モードでは前記高速クロックを選択し、前記第２試験モードでは前記外部クロックを選択し、選択した前記高速クロック又は前記外部クロックを前記メモリのシステムクロックとして出力する第１選択回路と
を含み、
前記メモリは、
前記システムクロックに同期した内部クロックを生成する内部クロック生成回路と、
前記内部クロックに基づいて前記ビットセルにデータを書き込む書き込み部と、
前記内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、
前記切替信号に基づき、前記第１試験モードでは前記内部クロックを選択し、前記第２試験モードでは前記遅延クロックを選択する第２選択回路と、
前記第２選択回路によって選択される前記内部クロック又は前記遅延クロックに基づいて前記ビットセルのデータを読み出す読み出し部と
を有する、半導体集積回路。
（付記１０）
複数のビットセルを有するメモリと、
クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数よりも低いかどうかを検出する周波数検出回路と
を含み、
前記メモリは、
前記クロックの周波数が所定の周波数よりも低い場合に、前記外部クロックに同期した内部クロックを生成する内部クロック生成回路と、
前記クロックの周波数が所定の周波数よりも低い場合に、前記内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と
を有し、前記クロックの周波数が所定の周波数よりも低い場合に、前記遅延クロックを前記ビットセルのリードクロックとして出力する、半導体集積回路。
（付記１１）
複数のビットセルを有するメモリと、
クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数よりも低い場合に、試験モードを通常の第１試験モードから第２試験モードに切り替える切替信号を出力する周波数検出回路と
を含み、
前記メモリは、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記外部クロックに同期した内部クロックを生成する内部クロック生成回路と、
前記内部クロックに基づいて前記ビットセルにデータを書き込む書き込み部と、
前記内部クロックを所定の高周波数の１周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、
前記内部クロックと前記遅延クロックとが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記遅延クロックを選択する第１選択回路と、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記遅延クロックに基づいて前記ビットセルのデータを読み出す読み出し部と
を有する、半導体集積回路の試験方法であって、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記書き込み部が前記内部クロックに基づいて前記ビットセルにテストデータを書き込み、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記読み出し部が前記遅延クロックに基づいて、前記書き込み部が前記テストデータを書き込んでから前記高周波数の１周期分の遅延時間の経過後に、前記ビットセルから前記テストデータを読み出す、半導体集積回路の試験方法。
【符号の説明】
【０２２８】
１００  半導体集積回路
１００Ａ  ＲＡＭ
１０１、１０２Ａ、１０２Ｂ  入力端子
１１０  ＰＬＬ
１１１  周波数検出回路
１１２  セレクタ
１１３  テストパターン発生回路
１１４  タイミング調整回路
１１５  比較回路
１１６  ＦＦ
１２１  制御回路
１２２  チョッパー回路
１２３  制御信号生成回路
１２４  デコーダ回路
１２５  プリチャージ信号生成回路
１３１  テストパルス生成回路
１３２  セレクタ
１３３  遅延回路
１３４  セレクタ
１４０  ＳＲＡＭ回路
１４１  入力ラッチ
１４２  出力ラッチ
５００  テスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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