(57)【要約】 【課題】  高精度の検出が可能なアライメントマークを有する半導体装置を提供する。【解決手段】  半導体装置に設けられるアライメントマークは、半導体基板上の第１の領域に形成されたポリシリコン膜と、前記ポリシリコン膜の上面に配置されるメタルシリサイドと、を含み、前記メタルシリサイドは、前記ポリシリコン膜の側面及び前記第１の領域に隣接する前記半導体基板上の第２の領域の表面には形成されていない。【選択図】図４
2015070251.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に形成されたポリシリコン膜と、
前記ポリシリコン膜の上面に配置されるメタルシリサイドと、
を含むアライメントマークを有し、
前記メタルシリサイドは、前記ポリシリコン膜の側面、及び前記第１の領域に隣接する前記半導体基板上の第２の領域に形成されていないことを特徴とする半導体装置。
【請求項２】
前記アライメントマークは、前記ポリシリコン膜の側面に位置する絶縁膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アライメントマークは、前記半導体基板に形成された絶縁領域に位置することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上の第１の領域に、ゲートパターンの形成と同じ工程でのポリシリコン膜を形成し、
前記ポリシリコン膜の側面、及び前記第１の領域に隣接する前記半導体基板上の第２の領域を保護膜で覆って、前記ポリシリコン膜の上面のみをメタルシリサイド化してアライメントマークを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記ポリシリコン膜及び前記半導体基板の全面に前記保護膜を形成し、
前記ポリシリコン膜の前記側面に前記保護膜を残しつつ、前記ポリシリコン膜の上面を露出して前記上面をメタルシリサイド化する、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アライメントマークおよび前記ゲートパターン上に層間絶縁膜を形成し、
前記層間絶縁膜を介して、電子ビームで前記アライメントマークを走査して上部配線パターン形成のための位置合わせを行なう、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、アライメントマークを備えた半導体装置とその作製法に関する。
【背景技術】
【０００２】
半導体装置の製造過程で、配線パターンの位置合わせのために半導体ウェーハに形成されたアライメントマークが用いられる。電子線（ＥＢ）の直接描画を用いて配線パターンを形成する工程では、ＥＢ描画装置用のアライメントマークが使用される。
【０００３】
アライメントマークとして、一般に、基板に対する段差を利用したものや、質量の異なる物質の境界を利用したものがある。
【０００４】
図１（Ａ）のように、シリコン基板１００１上に段差を有するアライメントマーク１００２の場合、アライメントマーク１００２を含む走査領域を電子ビームで走査し、走査領域からの反射電子を、走査と同期して検出器に取り込む。反射電子シグナルの強度変化（原波形）から走査領域における段差のエッジ位置を計算して、アライメントマーク１００２の位置を検出する。
【０００５】
図１（Ｂ）のように、シリコン基板１００１に質量差の大きな物質でアライメントマーク１００３を形成する場合、走査領域からの反射電子シグナルの強度変化から、質量の異なる材料の境界位置を計算して、アライメントマーク１００３の位置を検出する。
【０００６】
段差が大きいほど、あるいは質量差が大きいほど反射電子の強度変化が大きくなることから、一般に、アライメントマークにはできるだけ大きな段差を設け、あるいはできるだけ大きな質量差を有する材料を用いる。
【０００７】
図２（Ａ）に示すように、アライメントマーク１００２をゲート電極の形成と同時にポリシリコンで形成する場合、上層の配線パターンとゲートパターンとを直接的に位置合わせすることができる。ＥＢ直接描画装置で電子ビームを走査したときの段差による強度変化に基づいて、アライメントマーク１００２のエッジ位置（Ｂ，Ｂ'）を検出することができる。
【０００８】
しかし、実際は、図２（Ｂ）のように上部配線を形成するためにウェーハ全体が層間絶縁膜１００６で覆われる。第１層目の層間絶縁膜１００６として、たとえばＰＳＧが用いられる。ポリシリコンとＰＳＧは質量差が小さく、反射電子の強度差も小さいため、ポリシリコンのアライメントマーク１００２のエッジ部で反射電子シグナルのピークを検出することが困難になる。
【０００９】
ＰＳＧとの質量差が大きい物質、すなわち反射電子の強度変化が大きい物質を用いてアライメントマークを形成すれば、反射電子シグナルのピークを検出することができる。しかし、ゲートパターン上の最初の配線層のように、ゲートパターンに対して高精度の位置合わせが要求される場合は、ポリシリコンゲートパターンと同時に形成されたアライメントマークを用いて、直接的な位置合わせを行なうのが望ましい。
【００１０】
また、ＰＳＧ以外の層間絶縁膜を用いる場合であっても、アライメントマークの断面形状のテーパの度合いによって、エッジ検出精度が影響を受ける。そのため、層間絶縁膜や基板面に対して、明確な強度変化を得ることのできる構成が望ましい。
【００１１】
半導体基板上に、ゲート電極と同一構成の導電膜で回折格子を形成してアライメントマークとすることが提案されている（たとえば、特許文献１参照）。しかし、ゲート電極がポリシリコンで形成される場合は、ＰＳＧ形成後にアライメントシグナルのピークを検出できないという同様の問題が生じる。
【００１２】
また、ポリシリコンまたはポリサイドのアライメントマークをゲート電極形成と同時に形成し、アライメントマークの表面またはその周囲に微小な凹凸を形成して照射光を乱反射させてコントラストを上げる方法が提案されている（たとえば、特許文献２参照）。しかし、電子ビームによる走査の場合、アライメントマークの表面や周囲の微小な凹凸によって、反射電子の強度を大きく変化させるほどの影響を受けない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−２５２１９０号公報
【特許文献２】特開平１−５０５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
高精度の検出が可能なアライメントマークを有する半導体装置とその製造方法の提供を課題とする。
【課題を解決するための手段】
【００１５】
ひとつの態様では、半導体装置は、半導体基板上の第１の領域に形成されたポリシリコン膜と、前記ポリシリコン膜の上面に配置されるメタルシリサイドとを含むアライメントマークを有し、前記メタルシリサイドは、前記ポリシリコン膜の側面、及び前記第１の領域に隣接する前記半導体基板上の第２の領域の表面には形成されていないことを特徴とする。
【発明の効果】
【００１６】
アライメントマークの検出精度が向上する。これにより、半導体装置のパターンの位置合わせ精度が向上する。
【図面の簡単な説明】
【００１７】
【図１】従来のアライメントマークの検出方法を示す図である。
【図２】従来のアライメントマーク検出の問題点を示す図である。
【図３】本願に至る過程で考案されるアライメントマークと、そこで生じる新たな課題を説明する図である。
【図４】実施形態のアライメントマークの構成例である。
【図５】実施例１の半導体装置の製造工程図である。
【図６】実施例１の半導体装置の製造工程図である。
【図７】実施例１の半導体装置の製造工程図である。
【図８】実施例２の半導体装置の製造工程図である
【図９】実施例２の半導体装置の製造工程図である。
【図１０】実施例２の半導体装置の製造工程図である。
【図１１】比較例として従来のアライメントマークの検出波形を示す図である。
【図１２】実施形態の効果を示す図である。
【図１３】実施形態の効果を示す図である。
【図１４】従来方法および本発明に至る過程で考案されたアライメントマークの問題点を説明する図である。
【図１５】実施形態の効果を示す図である。
【図１６】実施形態のアライメントマークの検出波形を示す図である。
【発明を実施するための形態】
【００１８】
図３は、本発明に至る過程で考案されるアライメントマークと、その課題を説明する図である。アライメントマークをゲートパターンの形成工程で形成して、直接的な位置合わせを可能にしつつ、層間絶縁膜形成後もＥＢ反射強度の変化を確保する。これを実現するために、アライメントマークの表面をメタルシリサイド化することが考えられる。
【００１９】
図３（Ａ）のように、ゲートパターンの形成工程で、ポリシリコンのアライメントマーク１００２を絶縁膜１００５上に形成し、アライメントマーク１００２の表面をメタルシリサイド１００７にする。メタルシリサイド１００７とＰＳＧの質量差やＥＢ反射強度差は、ポリシリコンとＰＳＧの質量差やＥＢ反射強度差よりも大きい。したがって、アライメントマーク１００２が層間絶縁膜であるＰＳＧに覆われても、十分な強度のアライメントシグナルを得ることができる。
【００２０】
しかし、図３（Ｂ）に示すように、絶縁膜１００５上に形成に形成されたアライメントマーク１００２の上面だけでなく、アライメントマーク１００２に隣接するシリコン基板１００１の表面にもメタルシリサイド１００８が形成されると、アライメントマーク１００２と周囲の基板領域との反射電子の強度差が小さくなる。その結果、反射電子シグナルの波形が平坦になり、アライメントシグナルのピークを識別できなくなる。
【００２１】
また、ポリシリコンのアライメントマーク１００２の上面だけでなく、側面もメタルシリサイド化されると、側面からの反射電子の影響を受けて、アライメントシグナル中のピーク位置がシフトすることがある。ピーク位置がシフトすると、マークのエッジ位置を正しく検出することができず、アライメント精度が劣化し得る。
【００２２】
これらの問題点を解決するために、実施形態では、ゲートパターンと同時に形成されるポリシリコン膜と、ポリシリコン膜の上面を覆う第２の膜で、アライメントマークを形成し、層間絶縁膜に対する第２の膜の反射電子強度比を、層間絶縁膜に対するポリシリコンの反射電子強度比よりも大きくする。
【００２３】
第２の膜は、アライメントマークの側壁に形成されない。また、第２の膜はアライメントマークに隣接する基板領域に形成されない。
【００２４】
実施例では、ポリシリコンのアライメントマークの上面のみをメタルシリサイド化して第２の膜とする。この場合、ポリシリコンのアライメントマークの側壁は、メタルシリサイド化されない構成とする。また、アライメントマークに隣接する基板領域がメタルシリサイド化されない構成とする。
【００２５】
これにより、アライメントマークと、その隣接領域との反射電子の強度差の低下を防止し、アライメントマークのエッジ検出の精度を高く維持する。
【００２６】
図４は、実施形態のアライメントマーク１０の構成例を示す。アライメントマーク１０は、半導体基板１１に形成された絶縁領域１２に配置されている。図４のアライメントマーク１０は、絶縁膜１３を介して形成されたポリシリコン膜１４と、ポリシリコン膜１４の上面に形成されたメタルシリサイド１７と、ポリシリコン膜１４の側面に位置する絶縁膜１５を有する。
【００２７】
ポリシリコン膜１４の上面をメタルシリサイドとすることで、アライメントマーク１０がＰＳＧ膜で覆われた場合でも、ＥＢ走査によってアライメントマーク１０のエッジでの強度変化を高精度に検出することができる。
【００２８】
ポリシリコン膜１４の側面にメタルシリサイドを配置しないことで、マークエッジ部でアライメントシグナルのピーク位置がシフトすることを防止できる。
【実施例１】
【００２９】
図５〜図７は、実施例１の半導体装置の製造工程図である。アライメントマークは、デバイスパターンの形成と同じ工程で形成される。実施例１では、ＳＴＩ素子分離２２と同時に形成される絶縁領域１２に、アライメントマークを形成する。図面では、アライメントマーク領域におけるアライメントマークの形成と、デバイスパターン領域におけるデバイスパターンの形成を並行して示す。
【００３０】
図５（Ａ）で、基板１１上に、所定の開口２１Ａを有するレジストパターン２１を形成する。
【００３１】
図５（Ｂ）で、レジストパターン２１をマスクとして基板１１に溝１８を形成し、その後レジストパターン２１を除去する。
【００３２】
図５（Ｃ）で、溝１８を絶縁膜（酸化膜）で埋め込み、ＣＭＰ等で平坦化する。デバイスパターン領域にＳＴＩ素子分離２２が形成され、アライメントマーク領域に、絶縁領域１２が形成される。
【００３３】
図５（Ｄ）で、基板１１上に絶縁膜３３と、ポリシリコン膜３４を形成する。絶縁膜３３はたとえばシリコン酸化膜３３である。
【００３４】
図６（Ａ）で、ポリシリコン膜３４上に、所定の形状のレジストパターン３５を形成する。
【００３５】
図６（Ｂ）で、レジストパターン３５をマスクとして、ポリシリコン膜３４と絶縁膜３３を加工し、その後、レジストパターン３５を除去する。デバイスパターン領域では、ＳＴＩ２２で区画される基板１１の活性領域に、ゲート絶縁膜２３を介してゲート電極２４が形成される。アライメントマーク領域では、絶縁領域１２上に、絶縁膜１３を介してポリシリコン膜１４が形成される。
【００３６】
図６（Ｃ）で、全面に保護膜３６を形成する。保護膜３６はたとえばシリコン酸化膜である。保護膜３６は、アライメントマークの不必要な部分がシリサイド化されるのを防止する膜である。
【００３７】
図７（Ａ）で、レジストパターン３７を形成する。レジストパターン３７は、アライメントマーク領域に開口３７Ａを有するが、デバイスパターン領域全体を覆っている。開口３７Ａ内に、ポリシリコン膜１４を覆う保護膜３６が露出する。
【００３８】
図７（Ｂ）で、異方性エッチングにより、ポリシリコン膜１４の上面の保護膜３６のみを除去する。このとき、絶縁領域１２上の保護膜３６も除去されるが、ポリシリコン膜１４の側面の保護膜３６は、絶縁膜１５として残る。その後、レジストパターン３７を除去する。デバイスパターン領域のゲート電極２４は保護膜３６に覆われたままであるが、アライメントマーク領域のポリシリコン膜１４の上面は露出する。
【００３９】
図７（Ｃ）で、ポリシリコン膜１４の上面をシリサイド化して、メタルシリサイド１７を形成する。シリサイド化は、たとえば、Ｔｉ、Ｎｉ、Ｃｏ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの高融点金属膜を全面に形成し、アニールすることで、シリコンと金属を選択的に反応させる。ポリシリコン膜１４の側面は保護膜３６で覆われているため、シリサイド化されない。また、ポリシリコン膜１４に隣接する基板領域は絶縁領域１２となっているので、シリサイド化されない。その後、余分な金属膜をウェットエッチング等で除去する。これにより、ポリシリコン膜１４の露出した上面にだけメタルシリサイド１７が形成され、アライメントマーク１０が作製される。
【００４０】
その後、デバイスパターン領域で、低濃度不純物の注入、サイドウォールスペーサの形成、高濃度不純物の注入などを行なって、基板１１の全面に層間絶縁膜が形成される。アライメントマーク１０の上面はメタルシリサイド化されているので、層間絶縁膜であるＰＳＧに覆われても、配線パターン形成時のＥＢ走査によって正しいエッジ位置を検出することができる。その結果、ゲートパターンに対する配線パターンのアライメント精度が向上する。
【実施例２】
【００４１】
図８〜図１０は、実施例２の半導体装置の製造工程図である。実施例１と同様に、アライメントマークはゲートパターンと同じ工程で形成される。実施例２では、フィールド酸化膜（ＬＯＣＯＳ）５５と同時に形成される絶縁領域４５に、アライメントマークを形成する。
【００４２】
図８（Ａ）で、基板１１上に酸化膜４２と窒化膜４３を形成する。
【００４３】
図８（Ｂ）で、窒化膜４３上に所定の開口４４Ａを有するレジストパターン４４を形成する。
【００４４】
図８（Ｃ）で、レジストパターン４４をマスクとして、所定領域の窒化膜４３と酸化膜４２をエッチング除去する。その後、レジストパターン４４を除去する。
【００４５】
図８（Ｄ）で、フィールド酸化を行う。酸化雰囲気中での加熱処理により、窒化膜４３で覆われていない部分の基板１１領域に、酸化膜が選択成長する。デバイスパターン領域にＬＯＣＯＳ５５が形成され、アライメントマーク領域に絶縁領域４５が形成される。その後、窒化膜４３と酸化膜４２を除去する。
【００４６】
図９（Ａ）で、熱酸化等により絶縁膜５６を形成し、全面ポリシリコン膜５４を形成する。
【００４７】
図９（Ｂ）で、ポリシリコン膜５４上に所定のパターン形状のレジストパターン５７を形成する。
【００４８】
図９（Ｃ）で、レジストパターン５７をマスクとして、ポリシリコン膜５４と絶縁膜５６をエッチング除去する。これにより、デバイスパターン領域の活性領域に、ゲート酸化膜６６上のゲート電極６７が形成される。アライメントマーク領域の絶縁領域４５上にも絶縁膜４６を介してポリシリコン膜４７が形成される。その後、レジストパターン５７を除去する。
【００４９】
図９（Ｄ）で、全面に保護膜５８を形成する。保護膜５８は、たとえばシリコン酸化膜５８である。
【００５０】
図１０（Ａ）で、レジストパターン５９を形成する。レジストパターン５９は、アライメントマーク領域に開口５９Ａを有するが、デバイスパターン領域の全体を覆っている。開口５９Ａ内に、ポリシリコン膜４７を覆う保護膜５８が露出する。
【００５１】
図１０（Ｂ）で、異方性エッチングによりポリシリコン膜４７の上面の保護膜５８のみを除去する。このとき、絶縁領域４５上の保護膜５８も除去されるが、ポリシリコン膜４７の側面の保護膜５８は残る。その後、レジストパターン５９を除去する。これにより、デバイスパターン領域のゲート電極６７は保護膜５８に覆われた状態で、アライメントマーク領域のポリシリコン膜４７の上面だけが露出する。
【００５２】
図１０（Ｃ）で、ポリシリコン膜４７の上面をシリサイド化して、メタルシリサイド６１を形成する。たとえば、Ｔｉ、Ｎｉ、Ｃｏ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの高融点金属膜を全面に形成し、アニールすることで、シリコンと金属を選択的に反応させる。ポリシリコン膜４７の側面は保護膜５８で覆われているため、シリサイド化されない。ポリシリコン膜４７に隣接する基板領域は絶縁領域４５となっているため、シリサイド化されない。その後、余分な金属膜をウェットエッチング等で除去する。これにより、ポリシリコン膜４７の露出した上面にだけメタルシリサイド６１が形成され、アライメントマーク５０が作製される。
【００５３】
実施例１、実施例２のいずれの方法でも、高精度の位置合わせを可能にするアライメントマーク１０、５０を形成することができる。
【００５４】
図１１は、比較例として、従来の手法でゲート電極と同時に形成したアライメントマーク１００２の検出波形を示す。図１１（Ａ）は層間絶縁膜を形成する前のマーク検出波形である。基板１００１に対するアライメントマーク１００２の段差を利用して、反射電子の強度変化を検出している。反射電子の原波形を二回微分することで、アライメントマーク１００２のエッジ位置を特定することができる。
【００５５】
しかし、図１１（Ｂ）のように、アライメントマーク１００２が層間絶縁膜であるＰＳＧ１００６に覆われてしまうと、マークとＰＳＧの間の質量差の不足により、反射電子シグナルで十分な強度変化を得ることができない。その結果、二回微分後の波形によってアライメントマーク１００２のエッジ位置を特定することが困難になる。
【００５６】
図１２は、実施形態のアライメントマーク１０の効果を示す図である。図１２（Ａ）で層間絶縁膜の形成前は、アライメントマーク１０の段差、および絶縁領域１２とメタルシリサイド１７の質量差によって、Ｃ−Ｃ'間の走査領域で、十分な強度変化を得ることができる。反射電子の原波形を二回微分することで、アライメントマーク１０のエッジＢ−Ｂ'を明確に検出することができる。
【００５７】
図１２（Ｂ）で、アライメントマーク１０がＰＳＧ１００６に覆われた後も、アライメントマーク１０の上面はメタルシリサイド１７なので、Ｃ−Ｃ'間の走査領域で、反射電子の強度変化を十分に検出することができる。原波形を二回微分することで、アライメントマーク１０のエッジＢ−Ｂ'を検出することができる。
【００５８】
図１３は、実施形態のアライメントマークの効果を示す図である。図１３（Ａ）は、本発明に至る過程で、アライメントマークのポリシリコン膜の１４の上面と側面がメタルシリサイド化されたときのエッジ検出のシフトを示す。Ｃ−Ｃ'間の走査領域で電子ビームを走査した場合、ポリシリコン膜１４の側壁のメタルシリサイド２７によって電子線の反射が影響を受け、ポリシリコン膜１４のエッジが検出される前に強度変化が生じる。その結果、反射電子シグナルの原波形が幅広になり、二回微分により得られるエッジ位置が、実際のアライメントマークのエッジよりも外側にシフトする。
【００５９】
これに対して、図１３（Ｂ）の実施形態の構成では、ポリシリコン膜１４の上面だけにメタルシリサイド１７が形成され、側面は絶縁膜１５に覆われている。Ｃ−Ｃ'間の走査領域で電子ビームを走査したときに、反射電子の強度は、側壁の絶縁膜１５によってそれほど影響を受けない。メタルシリサイド１７の端部、すなわちポリシリコン膜１４のエッジＢ−Ｂ'での反射強度の変化が支配的であり、反射電子の原波形を二回微分することで正しいエッジ位置を検出することができる。
【００６０】
図１４は、従来のアライメントマークと、本発明に至る過程で考案されるアライメントマークの別の問題点を示す図である。製造工程によっては、アライメントマークの断面形状が、かならずしも垂直な段差になると限らない。アライメントマークの断面形状のテーパに依存して、エッジ検出精度が悪化することがある。
【００６１】
図１４（Ａ）に示すように、基板１００１上のポリシリコンのアライメントマーク１００２の側面がテーパ形状になっていると、段差による反射強度の変化が急峻にならず、二回微分して得られる波形もピーク強度が不十分である。
【００６２】
図１４（Ｂ）に示すように、本発明に至る過程で考案される構成では、ポリシリコン膜１４のテーパ状の側面にメタルシリサイド２７が形成されている。この構成では反射電子の強度変化がメタルシリサイド２７で生じ、反射電子シグナルの波形が幅広になる。その結果、二回微分して得られる信号のピーク位置は、実際のエッジ位置よりも外側にシフトする。
【００６３】
図１５は、実施形態のアライメントマーク１０の効果を示す図である。アライメントマーク１０は、ポリシリコン膜１４の上面にだけメタルシリサイド１７が形成されているため、ポリシリコン膜１４の断面形状にテーパが生じていても、ポリシリコン膜１４の上端のエッジ位置を正しく検出することができる。
【００６４】
図１６は、実施例１のアライメントマーク１０上にＰＳＧ膜を形成した後に、実際のＥＢ直接描画装置で電子線を走査して取得したアライメント波形を示す。図１６（Ａ）は、反射電子シグナルの原波形、図１６（Ｂ）はその一回微分波形である。急峻な強度変化を有するシグナル波形が得られ、それによる一回微分波形も十分な強度と急峻さを有する。
【００６５】
このように、実施形態のアライメントマーク１０をウェーハ上に配置することで、レイヤ間の配線パターンのアライメント精度が向上する。
【００６６】
実施例１、２は、層間絶縁膜としてＰＳＧを用いる場合を例にとって説明したが、ＰＳＧ以外の層間絶縁膜を用いる場合や、層間絶縁膜の形成前であっても、アライメントマークの側面のテーパ形状によってエッジ検出精度が影響される。したがって、層間絶縁膜の形成前や、ＰＳＧ以外の層間絶縁膜を用いる場合にも、ポリシリコン膜の上面にだけメタルシリサイドを配置する構成は有利である。
【００６７】
また、実施例１、２では、素子分離と同時に形成した絶縁領域上にアライメント用のポリシリコン膜を形成したが、アライメントマークに隣接する基板領域がシリサイド化されなければよいので、アライメント用のポリシリコン膜の形成後に、ポリシリコン膜に隣接する基板領域の表面を保護膜で覆った状態で、ポリシリコン膜の上面だけを露出してシリサイド化してもよい。
【００６８】
以下の説明に対し、以下の付記を提示する。
（付記１）
半導体基板上の第１の領域に形成されたポリシリコン膜と、
前記ポリシリコン膜の上面に配置されるメタルシリサイドと、
を含むアライメントマークを有し、
前記メタルシリサイドは、前記ポリシリコン膜の側面、及び前記第１の領域に隣接する前記半導体基板上の第２の領域の表面に形成されていないことを特徴とする半導体装置。（付記２）
前記アライメントマークは、前記ポリシリコン膜の側面に位置する絶縁膜を含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記アライメントマークは、前記半導体基板に形成された絶縁領域に位置することを特徴とする付記１に記載の半導体装置。
（付記４）
前記アライメントマークを覆う層間絶縁膜、
をさらに有することを特徴とする付記１に記載の半導体装置。
（付記５）
半導体基板上の第１の領域に、ゲートパターンの形成と同じ工程でポリシリコン膜を形成し、
前記ポリシリコン膜の側面、及び第１の領域に隣接する前記半導体基板上の第２の領域を保護膜で覆って、前記ポリシリコン膜の上面のみをメタルシリサイド化してアライメントマークを形成する、
ことを特徴とする半導体装置の製造方法。
（付記６）
前記ポリシリコン膜及び前記半導体基板の全面に前記保護膜を形成し、
前記ポリシリコン膜の前記側面に前記保護膜を残しつつ、前記ポリシリコン膜の上面を露出して前記上面をメタルシリサイド化する、
ことを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）
前記ポリシリコン膜を、前記半導体基板に形成された絶縁領域上に形成し、
前記ポリシリコン膜、及び前記半導体基板の全面に前記保護膜を形成し、
異方性エッチングにより、前記ポリシリコン膜の前記側面に前記保護膜を残しつつ、前記ポリシリコン膜の上面を露出して前記上面をメタルシリサイド化する、
ことを特徴とする付記５に記載の半導体装置の製造方法。
（付記８）
前記アライメントマークおよび前記ゲートパターン上に層間絶縁膜を形成し、
前記層間絶縁膜を介して、電子ビームで前記アライメントマークを走査して上部配線パターン形成のための位置合わせを行なう、
ことを特徴とする付記５に記載の半導体装置の製造方法。
【符号の説明】
【００６９】
１０、５０  アライメントマーク
１１  半導体基板
１２  絶縁領域
１３  絶縁膜（酸化膜）
１４  ポリシリコン膜
１５  絶縁膜（酸化膜）
１７  メタルシリサイド
３６、５８  保護膜（絶縁膜）
【図１】
2015070251.tif 000003
【図２】
2015070251.tif 000004
【図３】
2015070251.tif 000005
【図４】
2015070251.tif 000006
【図５】
2015070251.tif 000007
【図６】
2015070251.tif 000008
【図７】
2015070251.tif 000009
【図８】
2015070251.tif 000010
【図９】
2015070251.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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