(57)【要約】【課題】高耐圧かつ低抵抗を達成可能な、ワイドバンドギャップ半導体装置を提供する。【解決手段】ワイドバンドギャップ半導体装置１０１は、ｎ型のワイドバンドギャップ半導体層１と、ｐ型領域２と、ｐ型埋込領域４と、ショットキー電極６とを備える。ｐ型領域２は、ワイドバンドギャップ半導体層１の第１の主面１Ａに接するようにワイドバンドギャップ半導体層１の内部に配置される。ｐ型埋込領域４は、ワイドバンドギャップ半導体層１の第１の主面１Ａおよびｐ型領域２から離されるように、ワイドバンドギャップ半導体層１の内部に配置される。ショットキー電極６は、ワイドバンドギャップ半導体層１の第１の主面１Ａ上にｐ型領域２およびワイドバンドギャップ半導体層１に接するように配置される。【選択図】図２
2015162572.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面および前記第１の主面と反対側に位置する第２の主面を含み、第１の導電型を有するワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層の前記第１の主面に接するように前記ワイドバンドギャップ半導体層の内部に配置されて、第２の導電型を有する、第１の不純物領域と、
前記ワイドバンドギャップ半導体層の前記第１の主面および前記第１の不純物領域から離されるように、前記ワイドバンドギャップ半導体層の内部に配置されて、前記第２の導電型を有する、第２の不純物領域と、
前記ワイドバンドギャップ半導体層の前記第１の主面上に、前記第１の不純物領域および前記ワイドバンドギャップ半導体層に接するように配置されたショットキー電極とを備える、ワイドバンドギャップ半導体装置。
【請求項２】
平面視において、前記第２の不純物領域は、前記第１の不純物領域と重ならない位置に配置される、請求項１に記載のワイドバンドギャップ半導体装置。
【請求項３】
平面視において、前記第２の不純物領域の少なくとも一部は、前記第１の不純物領域に重なる位置に配置される、請求項１に記載のワイドバンドギャップ半導体装置。
【請求項４】
前記平面視において、前記第１の不純物領域は、第１のストライプ形状を有し、
前記平面視において、前記第２の不純物領域は、第２のストライプ形状を有し、
前記第１のストライプ形状は、前記第１の主面に平行な第１の方向に沿った長軸と、前記第１の主面に平行であるとともに前記第１の方向に垂直な第２の方向に沿って延在する短軸とを有し、
前記第２のストライプ形状は、前記第１の方向および前記第２の方向のうちの一方に沿った長軸と、前記第１の方向および前記第２の方向のうちの他方に沿った短軸とを有し、
前記平面視において、前記第２の不純物領域の一部が、前記第１の不純物領域と重なっている、請求項３に記載のワイドバンドギャップ半導体装置。
【請求項５】
前記第２のストライプ形状の長軸は、前記第１の方向に沿って延在し、
前記第２のストライプ形状の短軸は、前記第２の方向に沿って延在し、
前記平面視において、前記第２の不純物領域の前記第２の方向における端部が前記第１の不純物領域の前記第２の方向における端部と重なっている、請求項４に記載のワイドバンドギャップ半導体装置。
【請求項６】
前記第２のストライプ形状は、
前記第１の方向に沿った長軸と前記第２の方向に沿った短軸とを有する第１の部分と、
前記第２の方向に沿って前記第１の部分から突出する第２の部分とを含み、
前記平面視において、前記第２の不純物領域における前記第２の部分の少なくとも一部が、前記第１の不純物領域と重なっている、請求項４または請求項５に記載のワイドバンドギャップ半導体装置。
【請求項７】
前記平面視において、前記第１のストライプ形状の長軸と、前記第２のストライプ形状の長軸とが交差するように、前記第２の不純物領域が、前記第１の不純物領域と重なっている、請求項４に記載のワイドバンドギャップ半導体装置。
【請求項８】
前記平面視において、前記第１の不純物領域および前記第２の不純物領域の一方の全体が、前記第１の不純物領域および前記第２の不純物領域の他方に重なっている、請求項３〜請求項５のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項９】
前記ワイドバンドギャップ半導体装置は、
前記第１の主面に平行な方向に沿って前記第２の不純物領域と並ぶように、前記ワイドバンドギャップ半導体層の内部に配置されて、前記第１の導電型を有する、第３の不純物領域をさらに備え、
前記第３の不純物領域は、前記ワイドバンドギャップ半導体層において、前記第３の不純物領域の周囲に位置し、かつ前記第１の導電型を有する部分の不純物濃度よりも高い不純物濃度を有する、請求項１〜請求項８のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１０】
前記第３の不純物領域は、
前記第１の主面側に位置する第１の端部と、
前記第２の主面側に位置する第２の端部とを有し、
前記第１の主面に対向する前記第２の不純物領域の接合面が、前記第１の主面から前記第２の主面へと向かう深さ方向における、前記第３の不純物領域の前記第１の端部の位置から、前記第３の不純物領域の前記第２の端部の位置までの範囲内に位置する、請求項９に記載のワイドバンドギャップ半導体装置。
【請求項１１】
前記第２の不純物領域は、電気的にフローティングとされる、請求項１〜請求項１０のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１２】
前記第２の不純物領域は、前記ショットキー電極に電気的に接続される、請求項１〜請求項１０のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１３】
前記第１の不純物領域と、前記第２の不純物領域との間の距離は、５μｍ以下である、請求項１〜請求項１２のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１４】
前記第１の不純物領域と、前記第２の不純物領域との間の前記距離は、２μｍ以下である、請求項１３に記載のワイドバンドギャップ半導体装置。
【請求項１５】
前記ワイドバンドギャップ半導体層は、炭化珪素を含む、請求項１〜請求項１４のいずれか１項に記載のワイドバンドギャップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体装置に関する。特に、本発明は、ショットキーバリアダイオードに関する。
【背景技術】
【０００２】
ショットキーバリアダイオードは、金属と半導体との接合によって生じるショットキー障壁を応用したダイオードである。ショットキーバリアダイオードは、順方向の電圧降下が小さいという利点および、高速の応答が可能という利点を有する。
【０００３】
一方、ショットキーバリアダイオードに関して、逆方向のリーク電流が大きいという課題、および、逆方向耐電圧が低いという課題が従来から知られている。これらの課題を解決するために、複数の接合障壁がショットキー接合界面に設けられた構造を有するショットキーバリアダイオードが提案されている。このようなショットキーバリアダイオードは、接合障壁ショットキーダイオード（ＪＢＳ）と呼ばれる。
【０００４】
たとえば特開昭５２−２４４６５号公報（特許文献１）は、第１の半導体領域と、複数の第２の半導体領域と、ショットキーバリア用電極層とを備えたＪＢＳを開示する。第２の半導体領域の導電型は、第１の半導体領域の導電型とは逆である。複数の第２の半導体領域は、第１の半導体領域に、所定の間隔で配置される。電極層は、複数の第２の半導体領域、および、複数の第２の半導体領域に挟まれた第１の半導体領域の上に配置される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５２−２４４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置を構成する材料としてワイドバンドギャップ半導体が採用されつつある。ワイドバンドギャップ半導体は、珪素（Ｓｉ）に比べて大きなバンドギャップを有する半導体である。
【０００７】
ワイドバンドギャップ半導体は、半導体装置の高耐圧化、抵抗（たとえばオン抵抗）の低減などに貢献できる。しかしながら、半導体装置の性能を高めるために、半導体装置の材料を珪素からワイドバンドギャップ半導体へと置き換えるだけでなく、半導体装置の構造の改善も必要となる可能性がある。
【０００８】
本発明の目的は、高耐圧かつ低抵抗を達成可能な、ワイドバンドギャップ半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
ある局面において、本発明のワイドバンドギャップ半導体装置は、ワイドバンドギャップ半導体層と、第１の不純物領域と、第２の不純物領域と、ショットキー電極とを備える。ワイドバンドギャップ半導体層は、第１の主面および第１の主面と反対側に位置する第２の主面を含み、第１の導電型を有する。第１の不純物領域は、ワイドバンドギャップ半導体層の第１の主面に接するようにワイドバンドギャップ半導体層の内部に配置されて、第２の導電型を有する。第２の不純物領域は、ワイドバンドギャップ半導体層の第１の主面および第１の不純物領域から離されるように、ワイドバンドギャップ半導体層の内部に配置されて、第２の導電型を有する。ショットキー電極は、ワイドバンドギャップ半導体層の第１の主面上に、第１の不純物領域およびワイドバンドギャップ半導体層に接するように配置される。
【発明の効果】
【００１０】
本発明によれば、高耐圧かつ低抵抗を達成可能なワイドバンドギャップ半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るショットキーバリアダイオード１０１の概略平面図である。
【図２】図１のＩＩ−ＩＩに沿ったショットキーバリアダイオード１０１の断面を示した断面図である。
【図３】本発明の実施の形態１に係るショットキーバリアダイオード１０１に逆バイアス電圧を印加したときのショットキーバリアダイオード１０１の状態を模式的に示した断面図である。
【図４】図３に示されるショットキーバリアダイオード１０１の状態に対応するショットキーバリアダイオード１０１のエネルギーバンド図である。
【図５】本発明の実施の形態１に係るショットキーバリアダイオード１０１に、より大きな逆バイアス電圧を印加したときのショットキーバリアダイオード１０１の状態を模式的に示した断面図である。
【図６】図５に示されるショットキーバリアダイオード１０１の状態に対応するショットキーバリアダイオード１０１のエネルギーバンド図である。
【図７】本発明の実施の形態１に係るショットキーバリアダイオード１０１から、逆バイアス電圧が除去された状態を模式的に示した断面図である。
【図８】図７に示されるショットキーバリアダイオード１０１の状態に対応するショットキーバリアダイオード１０１のエネルギーバンド図である。
【図９】逆バイアス電圧の印加後に本発明の実施の形態１に係るショットキーバリアダイオード１０１に、順バイアス電圧を印加したときのショットキーバリアダイオード１０１の状態を表わすショットキーバリアダイオード１０１の断面図である。
【図１０】本発明の実施の形態１に係るショットキーバリアダイオード１０１に順方向電流が流れるときのショットキーバリアダイオード１０１の状態を模式的に示した断面図である。
【図１１】本発明の実施の形態２に係るショットキーバリアダイオード１０２の概略平面図である。
【図１２】図１１のＸＩＩ−ＸＩＩに沿ったショットキーバリアダイオード１０２の断面を示した断面図である。
【図１３】本発明の実施の形態２に係るショットキーバリアダイオード１０２に逆バイアス電圧を印加したときの、ショットキーバリアダイオード１０２の状態を模式的に示した断面図である。
【図１４】本発明の実施の形態３に係るショットキーバリアダイオード１０３の概略平面図である。
【図１５】図１４のＸＶ−ＸＶに沿ったショットキーバリアダイオード１０３の断面を示した断面図である。
【図１６】本発明の実施の形態４に係るショットキーバリアダイオード１０４の概略平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩに沿ったショットキーバリアダイオード１０４の断面を示した断面図である。
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩに沿ったショットキーバリアダイオード１０４の断面を示した断面図である。
【図１９】本発明の実施の形態５に係るショットキーバリアダイオード１０５の概略平面図である。
【図２０】図１９のＸＸ−ＸＸに沿ったショットキーバリアダイオード１０５の断面を示した断面図である。
【図２１】本発明の実施の形態６に係るショットキーバリアダイオード１０６の概略平面図である。
【図２２】本発明の実施の形態７に係るショットキーバリアダイオード１０７の概略平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩに沿ったショットキーバリアダイオード１０７の断面を示した断面図である。
【図２４】図２３に示すショットキーバリアダイオード１０７の断面の一部を拡大した部分拡大図である。
【図２５】本発明の実施の形態７に係るショットキーバリアダイオード１０７に順バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した部分拡大図である。
【図２６】本発明の実施の形態７に係るショットキーバリアダイオード１０７に逆バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した部分拡大図である。
【図２７】本発明の実施の形態８に係るショットキーバリアダイオード１０８の概略平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿ったショットキーバリアダイオード１０８の断面を示した断面図である。
【発明を実施するための形態】
【００１２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１３】
本明細書において、「電気的に接続」とは、２つの要素の直接の接続によって、それら２つの要素の間の電気的伝導が生じる場合に限定されず、２つの要素の間の電気的伝導が、それら２つの要素の間に配置される別の要素を介在して生じる場合を含む。
【００１４】
[本願発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
【００１５】
（１）本発明の実施の形態に係るワイドバンドギャップ半導体装置は、ワイドバンドギャップ半導体層１と、第１の不純物領域２と、第２の不純物領域４と、ショットキー電極６とを備える。ワイドバンドギャップ半導体層１は、第１の主面１Ａおよび第１の主面１Ａと反対側に位置する第２の主面１０Ｂを含み、第１の導電型を有する。第１の不純物領域２は、ワイドバンドギャップ半導体層１の第１の主面１Ａに接するようにワイドバンドギャップ半導体層１の内部に配置されて、第２の導電型を有する。第２の不純物領域４は、ワイドバンドギャップ半導体層１の第１の主面１Ａおよび第１の不純物領域２から離されるように、ワイドバンドギャップ半導体層１の内部に配置されて、第２の導電型を有する。ショットキー電極６は、ワイドバンドギャップ半導体層１の第１の主面１Ａ上に、第１の不純物領域２およびワイドバンドギャップ半導体層１に接するように配置される。
【００１６】
上記構成によれば、高耐圧かつ低抵抗を達成可能なワイドバンドギャップ半導体装置を提供することができる。第１の不純物領域２および第２の不純物領域４は、ワイドバンドギャップ半導体層１の導電型とは逆の導電型を有する。ワイドバンドギャップ半導体装置への逆バイアス電圧の印加時に、ワイドバンドギャップ半導体層１と第１の不純物領域２との接合面から空乏層が広がるとともに、第２の不純物領域４とワイドバンドギャップ半導体層１との接合面から空乏層が広がる。これらの空乏層によって、ワイドバンドギャップ半導体層１とショットキー電極６との界面（ショットキー接合界面）を保護することができる。
【００１７】
ショットキー接合界面が保護されることによって、リーク電流を低減することができる。したがって高い耐圧を達成可能なワイドバンドギャップ半導体装置を提供することができる。
【００１８】
（２）好ましくは、平面視において、第２の不純物領域４は、第１の不純物領域２と重ならない位置に配置される。
【００１９】
上記構成によれば、ワイドバンドギャップ半導体装置への順バイアス電圧の印加時において、電流を妨げにくくすることができる。したがって、ワイドバンドギャップ半導体装置の抵抗が増大するのを抑えることができる。
【００２０】
なお、「平面視」とは、ワイドバンドギャップ半導体層１の主面１Ａに垂直な方向に沿って見た視野を意味する。
【００２１】
（３）好ましくは、平面視において、第２の不純物領域４の少なくとも一部は、第１の不純物領域２に重なる位置に配置される。
【００２２】
上記構成によれば、ワイドバンドギャップ半導体装置への逆バイアス電圧の印加時において、ワイドバンドギャップ半導体層１と第１の不純物領域２との接合面から、ワイドバンドギャップ半導体層１の第２の主面１０Ｂに向かって空乏層が延びる。この空乏層が、第２の不純物領域４とワイドバンドギャップ半導体層１との接合面からワイドバンドギャップ半導体層１側に延びる空乏層と、つながりやすくなる。これにより、ショットキー接合界面を、より確実に保護することができる。したがってワイドバンドギャップ半導体の耐圧を維持することができる。
【００２３】
（４）好ましくは、平面視において、第１の不純物領域２は、第１のストライプ形状を有する。平面視において、第２の不純物領域４は、第２のストライプ形状を有する。第１のストライプ形状は、第１の主面１Ａに平行な第１の方向Ｙに沿った長軸と、第１の主面１Ａに平行であるとともに第１の方向Ｙに垂直な第２の方向Ｘに沿って延在する短軸とを有する。第２のストライプ形状は、第１の方向Ｙおよび第２の方向Ｘのうちの一方に沿った長軸と、第１の方向Ｙおよび第２の方向Ｘのうちの他方に沿った短軸とを有する。平面視において、第２の不純物領域４の一部が、第１の不純物領域２と重なっている。
【００２４】
上記構成によれば、平面視において、第２の不純物領域４の一部が、第１の不純物領域２と重なっている。これにより、ワイドバンドギャップ半導体層１と第１の不純物領域２との接合面から、ワイドバンドギャップ半導体層１の第２の主面１０Ｂに向かって延びる空乏層と、第２の不純物領域４とワイドバンドギャップ半導体層１との接合面からワイドバンドギャップ半導体層１側に延びる空乏層とが、つながりやすくなる。これによりショットキー接合界面を、より確実に保護することができる。したがってワイドバンドギャップ半導体の耐圧を維持することができる。
【００２５】
「ストライプ形状」は、長軸および短軸を有する二次元形状であれば特に限定されない。ストライプ形状は、長方形、楕円、丸められた角を有する長方形などを含むことができるが、これらに限定されない。
【００２６】
（５）好ましくは、第２のストライプ形状の長軸は、第１の方向Ｙに沿って延在する。第２のストライプ形状の短軸は、第２の方向Ｘに沿って延在する。平面視において、第２の不純物領域４の第２の方向Ｘにおける端部が、第１の不純物領域２の第２の方向Ｘにおける端部と重なっている。
【００２７】
上記構成によれば、ワイドバンドギャップ半導体の耐圧を維持することができる。さらに、第１の不純物領域２と第２の不純物領域４との間の距離を短くすることができる。したがって、ワイドバンドギャップ半導体装置への順バイアス電圧の印加時に、第１の不純物領域２から第２の不純物領域４にキャリア（たとえばホール）を効果的に注入することができる。これにより第２の不純物領域４の電気的中性をより早く回復することができる。したがって、ワイドバンドギャップ半導体装置の応答速度を高めることができる。
【００２８】
（６）好ましくは、第２のストライプ形状は、第１の部分４１と、第２の部分４２とを含む。第１の部分４１は、第１の方向Ｙに沿った長軸と第２の方向Ｘに沿った短軸とを有する。第２の部分４２は、第２の方向Ｘに沿って、第１の部分から突出する。平面視において、第２の不純物領域４における第２の部分４２の少なくとも一部が、第１の不純物領域２と重なっている。
【００２９】
上記構成によれば、ワイドバンドギャップ半導体の耐圧を維持することができる。さらに、第２のストライプ形状の第１の部分を第１のストライプ形状を重ねない（第１のストライプ形状からずらす）ことが可能である。したがって、ワイドバンドギャップ半導体装置の抵抗の増加を抑えることができる。
【００３０】
（７）好ましくは、平面視において、第１のストライプ形状の長軸と、第２のストライプ形状の長軸とが交差するように、第２の不純物領域４が、第１の不純物領域２と重なっている。
【００３１】
上記構成によれば、第２のストライプ形状の一部を第１のストライプ形状に重ねることができる。したがってワイドバンドギャップ半導体の耐圧を維持することができる。
【００３２】
（８）好ましくは、上記（３）〜（５）に記載のワイドバンドギャップ半導体装置において、平面視において、第１の不純物領域２および第２の不純物領域４のうちの一方の全体が、第１の不純物領域２および第２の不純物領域４の他方に重なる。
【００３３】
上記構成によれば、ワイドバンドギャップ半導体層１と第１の不純物領域２との接合面から、ワイドバンドギャップ半導体層１の第２の主面１０Ｂに向かって延びる空乏層と、第２の不純物領域４とワイドバンドギャップ半導体層１との接合面からワイドバンドギャップ半導体層１側に延びる空乏層とが、つながりやすくなる。これにより、ショットキー接合界面を、より確実に保護することができる。したがってワイドバンドギャップ半導体の耐圧を維持することができる。
【００３４】
（９）好ましくは、ワイドバンドギャップ半導体装置は、第３の不純物領域７をさらに備える。第３の不純物領域７は、第１の主面１Ａに平行な方向Ｘに沿って第２の不純物領域４と並ぶように、ワイドバンドギャップ半導体層１の内部に配置されて、第１の導電型を有する。第３の不純物領域７は、ワイドバンドギャップ半導体層１において、第３の不純物領域７の周囲に位置し、かつ第１の導電型を有する部分の不純物濃度よりも高い不純物濃度を有する。
【００３５】
上記構成によれば、第３の不純物領域７によって、第２の不純物領域４から横方向（第１の主面１Ａに平行な方向）への空乏層の広がりを抑えることができる。さらに、ワイドバンドギャップ半導体層１における抵抗を下げることができる。したがって、ワイドバンドギャップ半導体装置の抵抗を下げることができる。「第１の主面１Ａに平行な方向Ｘに沿って第２の不純物領域４と並ぶ」とは、第１の主面１Ａから第２の主面１０Ｂへと向かう方向（深さ方向）において、第３の不純物領域７の第１の主面１Ａ側の端部の位置が、第２の不純物領域４の接合面の位置（第２の不純物領域４の深さ）と一致することを意味するように限定されない。第３の不純物領域７の第１の主面１Ａ側の端部の位置が、第２の不純物領域４の接合面の位置から深さ方向にずれていてもよい。
【００３６】
（１０）好ましくは、第３の不純物領域７は、第１の主面１Ａ側に位置する第１の端部７Ａと、第２の主面１０Ｂ側に位置する第２の端部７Ｂとを有する。第１の主面１Ａに対向する第２の不純物領域４の接合面が、第１の主面１Ａから第２の主面１０Ｂへと向かう深さ方向における、第３の不純物領域７の第１の端部７Ａの位置から、第３の不純物領域７の第２の端部７Ｂの位置までの範囲内に位置する。
【００３７】
上記構成によれば、ワイドバンドギャップ半導体装置への順方向バイアス電圧の印加時において、第２の不純物領域４から横方向（主面１Ａに平行な方向）への空乏層の広がりをより効果的に抑えることができる。したがって、ワイドバンドギャップ半導体装置の抵抗を下げることができる。
【００３８】
（１１）好ましくは、第２の不純物領域４は、電気的にフローティングとされる。
上記構成によれば、ワイドバンドギャップ半導体装置に逆バイアス電圧が印加されたときに、第２の不純物領域４の電位が高くなる。これにより第１の不純物領域２から空乏層が延びやすくなる。したがって、耐圧を維持することができる。
【００３９】
（１２）好ましくは、第２の不純物領域４は、ショットキー電極６に電気的に接続される。
【００４０】
上記構成によれば、第２の不純物領域４の電位が固定されているので、ワイドバンドギャップ半導体装置の動作を安定化させることができる。さらに、第２の不純物領域４がショットキー電極６に電気的に接続される結果、キャリア（たとえばホール）を第２の不純物領域４に、より効果的に注入することができる。したがって、高速の応答を実現することができる。
【００４１】
（１３）好ましくは、第１の不純物領域２と、第２の不純物領域４との間の距離は、５μｍ以下である。
【００４２】
上記構成によれば、第１の不純物領域２から第２の不純物領域４へのキャリア（たとえばホール）の注入により、第２の不純物領域４の空乏化を解消できるとともに、第２の不純物領域４の電位を回復することができる。
【００４３】
（１４）好ましくは、第１の不純物領域２と、第２の不純物領域４との間の距離は、２μｍ以下である。
【００４４】
上記構成によれば、第２の不純物領域４の空乏化をより高速に解消することができるとともに、第２の不純物領域４の電位をより高速に回復させることができる。
【００４５】
（１５）好ましくは、ワイドバンドギャップ半導体層１は、炭化珪素を含む。
上記構成によれば、高耐圧かつ低抵抗を有する炭化珪素半導体装置を実現することができる。
【００４６】
[本願発明の実施形態の詳細]
以下に説明する各実施の形態に係るワイドバンドギャップ半導体装置は、ショットキーバリアダイオードであり、より特定的には、接合障壁ショットキーダイオード（ＪＢＳ）である。
【００４７】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るショットキーバリアダイオード１０１の概略平面図である。図２は、図１のＩＩ−ＩＩに沿ったショットキーバリアダイオード１０１の断面を示した断面図である。
【００４８】
図１および図２を参照して、本発明の実施の形態１に係るショットキーバリアダイオード１０１は、ワイドバンドギャップ半導体層１と、複数のｐ型領域２と、ｐ型領域２１，２２と、複数のｐ型埋込領域４と、絶縁膜５と、ショットキー電極６と、アノード電極８と、カソード電極９とを備える。
【００４９】
ワイドバンドギャップ半導体層１は、ワイドバンドギャップ半導体を含む半導体層である。この実施の形態では、ワイドバンドギャップ半導体層１は、炭化珪素（ＳｉＣ）を含む半導体層である。
【００５０】
ワイドバンドギャップ半導体層１は、２つの層を含む。第１の層は、ドリフト層１２である。第２の層は、炭化珪素基板１０である。
【００５１】
炭化珪素基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶である。炭化珪素基板１０は、第１の主面１０Ａと、第２の主面１０Ｂとを有する。第２の主面１０Ｂは、第１の主面１０Ａに対して反対側に位置する。炭化珪素基板１０は、導電型としてｎ型（第１の導電型）を有する。
【００５２】
ドリフト層１２は、炭化珪素基板１０の第１の主面１０Ａ上に設けられる炭化珪素の層である。ドリフト層１２は、たとえばエピタキシャル成長によって、炭化珪素基板１０の第１の主面１０Ａ上に形成される。ドリフト層１２は、ｎ型の導電型を有する。ドリフト層１２の不純物濃度は、炭化珪素基板１０の不純物濃度より低くてもよい。
【００５３】
ワイドバンドギャップ半導体層１は、第１の主面と、第２の主面とを有する。第２の主面は、第１の主面の主面に対して反対側に位置する。この実施の形態では、主面１Ａが、ワイドバンドギャップ半導体層１の第１の主面に対応する。一方、炭化珪素基板１０の第２の主面１０Ｂが、ワイドバンドギャップ半導体層１の第２の主面に対応する。言い換えると、ドリフト層１２は、ワイドバンドギャップ半導体層１の第１の主面（主面１Ａ）に接する。炭化珪素基板１０は、ワイドバンドギャップ半導体層１の第２の主面（１０Ｂ）に接するとともに、ドリフト層１２に接する。
【００５４】
なお、図２に示されるように、主面１Ａの一部は絶縁膜５に覆われている。しかし、図１では、主面１Ａを明示するために、絶縁膜５は示されていない。以下に説明される、各実施の形態に係るショットキーバリアダイオードの平面図においても同様である。
【００５５】
複数のｐ型領域２、およびｐ型領域２１，２２の各々は、ワイドバンドギャップ半導体層１の主面１Ａに接するように、ワイドバンドギャップ半導体層１の内部に配置される。より具体的には、複数のｐ型領域２、およびｐ型領域２１，２２の各々は、ドリフト層１２の内部に配置される。
【００５６】
複数のｐ型領域２の各々の一方端は、ｐ型領域２１に接続される。複数のｐ型領域２の各々の他方端は、ｐ型領域２２に接続される。複数のｐ型領域２およびｐ型領域２１，２２は、１つのｐ型領域２Ａを形成する。ｐ型領域２１，２２は、複数のｐ型領域２と同一の製造工程によってドリフト層１２の内部に配置することができる。なお、ｐ型領域２１，２２は必須ではない。
【００５７】
複数のｐ型埋込領域４の各々は、ワイドバンドギャップ半導体層１の主面１Ａおよび複数のｐ型領域２から離されるように、ワイドバンドギャップ半導体層１の内部に配置される。さらに、複数のｐ型埋込領域４の各々は、炭化珪素基板１０の第１の主面１０Ａからも離されている。したがって、複数のｐ型埋込領域４は、ドリフト層１２の内部に配置される。
【００５８】
ｐ型領域２Ａ（複数のｐ型領域２およびｐ型領域２１，２２の各々）は、ｎ型と異なる導電型、すなわちｐ型（第２の導電型）を有する。同じく、複数のｐ型埋込領域４の各々は、導電型としてｐ型を有する。１つの実施形態では、ｐ型領域２Ａの不純物（アクセプタ）濃度は、各ｐ型埋込領域４の不純物濃度より高い。さらに、ｐ型領域２Ａの不純物濃度および各ｐ型埋込領域４の不純物濃度は、ドリフト層１２の不純物（ドナー）濃度よりも高い。ただし、ｐ型領域２Ａの不純物濃度、各ｐ型埋込領域４の不純物濃度およびドリフト層１２の不純物濃度の間の関係は、このように限定されるものではない。また、ｐ型領域２の不純物濃度と、ｐ型領域２１あるいはｐ型領域２２の不純物濃度とが同じであるように限定されない。
【００５９】
図１に示されるように、平面視において、複数のｐ型領域２の各々は、ストライプ形状を有する。同じく、平面視において、複数のｐ型埋込領域４の各々は、ストライプ形状を有する。「平面視」とは、ワイドバンドギャップ半導体層１の主面１Ａに垂直な方向に沿って見た視野を意味する。また、「ストライプ形状」とは、長軸と短軸とを有する二次元形状を意味する。
【００６０】
本発明の実施の形態において、ストライプ形状は、長方形である。長方形の長軸の方向は、長方形の長辺の方向に等しい。同じく、長方形の短軸の方向は、長方形の短辺の方向に等しい。したがって、以下では、長軸の代わりに「長辺」との用語を用いるとともに、短軸の代わりに「短辺」との用語を用いる。なお、長方形は、ストライプ形状の１つの実施形態である。ストライプ形状は、たとえば楕円、丸められた角を有する長方形などを含むことができるが、これらに限定されない。
【００６１】
図１に示すＹ方向およびＸ方向は、ワイドバンドギャップ半導体層１の主面１Ａに平行な方向である。さらに、Ｘ方向はＹ方向に直交する。
【００６２】
平面視において、各ｐ型領域２（第１のストライプ形状）の長辺と各ｐ型埋込領域４（第２のストライプ形状）の長辺とが同じ方向（Ｙ方向）に沿って延在する。したがって平面視において、各ｐ型領域２（第１のストライプ形状）の短辺と各ｐ型埋込領域４（第２のストライプ形状）の短辺とが同じ方向（Ｘ方向）に沿って延在する。
【００６３】
さらに、複数のｐ型領域２および複数のｐ型埋込領域４は、長方形の短辺に沿った方向、すなわちＸ方向に沿って交互に並べられる。実施の形態１では、平面視において、ｐ型埋込領域４（第２のストライプ形状）がｐ型領域２（第１のストライプ形状）と重ならないように、ｐ型領域２およびｐ型埋込領域４が配置される。
【００６４】
図２に示される距離ｄ１は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間のＸ方向の距離である。距離ｄ２は、１つのｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離（好ましくは最短距離）である。たとえば距離ｄ２のＸ方向の成分の大きさが距離ｄ１に等しい。距離ｄ２は、５μｍ以下であり、より好ましくは２μｍ以下である。
【００６５】
ショットキー電極６は、ワイドバンドギャップ半導体層１の主面１Ａ上に配置される。ショットキー電極６は、ｐ型領域２Ａ（複数のｐ型領域２およびｐ型領域２１，２２の各々）と、ワイドバンドギャップ半導体層１とに接する。ショットキー電極６は、ドリフト層１２とショットキー接合される金属からなる。ドリフト層１２すなわちｎ型の炭化珪素半導体層との間でショットキー接合を達成できる金属であれば、ショットキー電極６の材料は、特に限定されない。ショットキー電極６は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、モリブデン（Ｍｏ)およびタングステン（Ｗ）などを含むことができる。
【００６６】
絶縁膜５は、ワイドバンドギャップ半導体層の主面１Ａ上に配置される。図２に示されるように、たとえば絶縁膜５は、Ｘ方向に沿って並ぶ複数のｐ型領域２のうち、最も外側に配置されるｐ型領域２の表面の一部を覆うように配置される。さらに、ショットキー電極６の一部が、絶縁膜５の上に配置される。
【００６７】
さらに、絶縁膜５は、ｐ型領域２１，２２の少なくとも一部の表面を覆うように配置されていてもよい。すなわち、ショットキー電極６をドリフト層１２の表面およびｐ型領域２の表面に接触させるためのコンタクトホールが、絶縁膜５に形成されてもよい。
【００６８】
アノード電極８は、ショットキー電極６に重ねられる。これにより、アノード電極８が、ショットキー電極６と電気的に接続される。アノード電極８は、たとえばアルミニウムで形成されていてもよい。
【００６９】
カソード電極９は、炭化珪素基板１０の第２の主面１０Ｂ（ワイドバンドギャップ半導体層１の第２の主面）に接するように配置される。これにより、カソード電極９がワイドバンドギャップ半導体層１に電気的に接続される。カソード電極９は、たとえばニッケルなど、ｎ型の炭化珪素基板１０とオーミック接合可能な材料からなっていてもよい。
【００７０】
図３は、本発明の実施の形態１に係るショットキーバリアダイオード１０１に逆バイアス電圧を印加したときのショットキーバリアダイオード１０１の状態を模式的に示した断面図である。図４は、図３に示されるショットキーバリアダイオード１０１の状態に対応するショットキーバリアダイオード１０１のエネルギーバンド図である。図４では、図３のＩＸ−ＩＸ線に沿った方向におけるエネルギーバンド図が示される。
【００７１】
図３および図４を参照して、アノード電極８とカソード電極９との間に逆バイアス電圧が印加されて、カソード電極９の電位がアノード電極８の電位よりも高くなる。ｐ型領域２とドリフト層１２との接合面、および、ｐ型埋込領域４とドリフト層１２との接合面から空乏層１５が広がる。ドリフト層１２の不純物濃度が、ｐ型領域２の不純物濃度およびｐ型埋込領域４の不純物濃度よりも低い。このために、空乏層１５は、より大きくドリフト層１２側に広がる。
【００７２】
図４を参照して、「Ｅｖ」および「Ｅｃ」は、それぞれ価電子帯の上端および導電帯の下端をそれぞれ示す。「Ｅｆ」は、フェルミ準位を示す。ｐ型領域２、ｐ型埋込領域４およびドリフト層１２において空乏化していない領域では、キャリアと、空間電荷とによって、電気的中性条件が満たされる。なお、ｐ型領域２およびｐ型埋込領域４におけるキャリアは正孔である。これに対して、ドリフト層１２におけるキャリアは電子である。キャリアは空乏層１５には存在しないため、空間電荷による電界が空乏層１５において生じる。
【００７３】
図５は、本発明の実施の形態１に係るショットキーバリアダイオード１０１に、より大きな逆バイアス電圧を印加したときのショットキーバリアダイオード１０１の状態を模式的に示した断面図である。図６は、図５に示されるショットキーバリアダイオード１０１の状態に対応するショットキーバリアダイオード１０１のエネルギーバンド図である。図６では、図５のＶＩ−ＶＩ線に沿った方向におけるエネルギーバンド図が示される。
【００７４】
図５および図６を参照して、ショットキーバリアダイオード１０１に印加される逆バイアス電圧が大きくなることにより、ｐ型領域２とドリフト層１２との接合面から、ワイドバンドギャップ半導体層１の第２の主面側に向けて空乏層が延びる。この空乏層が、ｐ型埋込領域４とドリフト層１２との接合面からドリフト層１２側に広がる空乏層１５に到達する。なお、以下の説明において、「下方」または「深さ方向」とは、ワイドバンドギャップ半導体層１の第１の主面から、ワイドバンドギャップ半導体層１の第２の主面へと向かう方向を指す。一方、「上方」とは、ワイドバンドギャップ半導体層１の第２の主面から、ワイドバンドギャップ半導体層１の第１の主面へと向かう方向を指す。
【００７５】
ｐ型埋込領域４では、一部または全部のキャリアが失われる。一部のキャリアが失われる場合には、ｐ型埋込領域４の一部が空乏化する。一方、全部のキャリアが失われる場合には、ｐ型埋込領域４の全体が空乏化する。両方の場合において、ｐ型埋込領域４に残留した空間電荷によって、ｐ型埋込領域４が負電圧に帯電する。
【００７６】
図７は、本発明の実施の形態１に係るショットキーバリアダイオード１０１から、逆バイアス電圧が除去された状態を模式的に示した断面図である。図８は、図７に示されるショットキーバリアダイオード１０１の状態に対応するショットキーバリアダイオード１０１のエネルギーバンド図である。図８では、図７のＶＩＩ−ＶＩＩ線に沿った方向におけるエネルギーバンド図が示される。
【００７７】
図７および図８を参照して、ショットキーバリアダイオード１０１から逆バイアス電圧が除去されて、カソード電極９およびアノード電極８の間の電圧が０Ｖになる。カソード電極９およびアノード電極８の間がオープンであってもよい。ドリフト層１２の導電型はｎ型である。ドリフト層１２には電子が速やかに流入されて、ドリフト層１２の電気的中性が回復される。
【００７８】
しかしながら、ｐ型埋込領域４には、ホールが積極的に注入されない。このため、ｐ型埋込領域４が完全に空乏化されている場合、あるいは、ｐ型埋込領域４の一部に導電領域が残っている場合において、ｐ型埋込領域４の電位が負電位に維持される可能性が生じる。
【００７９】
ｐ型埋込領域４が負電位となるため、ｐ型埋込領域４の周囲には、空乏層１５が残留する。なお、カソード電極９とアノード電極８との間の電圧が０Ｖの場合、ｐ型埋込領域４とドリフト層１２との接合面から広がった空乏層１５は徐々に縮小する。空乏層１５が残ることにより、電子の通る経路（言い換えると、電流の流れる経路）が狭められる。したがって、ショットキーバリアダイオード１０１の抵抗が高くなる。
【００８０】
図９は、逆バイアス電圧の印加後に本発明の実施の形態１に係るショットキーバリアダイオード１０１に、順バイアス電圧を印加したときのショットキーバリアダイオード１０１の状態を表わすショットキーバリアダイオード１０１の断面図である。図９を参照して、アノード電極８とカソード電極９との間に順バイアス電圧が印加されて、アノード電極８の電位がカソード電極９の電位よりも高くなる。ｐ型領域２からｐ型埋込領域４にホール（図９において「ｈ」で表わされる）が注入される。
【００８１】
ｐ型埋込領域４へのホールの注入により、ｐ型埋込領域４とドリフト層１２との接合面から広がる空乏層１５が縮小されて電流経路が広がる。したがって、ショットキーバリアダイオード１０１の抵抗を低減することができる。図９に示されるショットキーバリアダイオード１０１の状態を表わすエネルギーバンド図は、図４に示すエネルギーバンド図と同様であるので、詳細な説明は繰返さない。
【００８２】
本発明の実施の形態に係るショットキーバリアダイオードを、インバータを構成する半導体スイッチング素子に逆並列に接続されるフリーホイールダイオードに適用してもよい。このような場合には、上記したように、ショットキーバリアダイオード１０１に順バイアス電圧と逆バイアス電圧とが交互に印加される。
【００８３】
図１０は、本発明の実施の形態１に係るショットキーバリアダイオード１０１に順方向電流が流れるときのショットキーバリアダイオード１０１の状態を模式的に示した断面図である。図１０を参照して、矢印は電流を表わす。ショットキーバリアダイオード１０１に順バイアス電圧を印加することにより、アノード電極８からワイドバンドギャップ半導体層１を通り、カソード電極９へと電流が流れる。
【００８４】
実施の形態１によれば、ワイドバンドギャップ半導体層１の内部に、ｐ型領域２から離隔して、ｐ型埋込領域４が設けられる。図５に示されるように、ショットキーバリアダイオード１０１への逆バイアス電圧の印加時において、ｐ型領域２とドリフト層１２との接合面から下方に空乏層１５が延びる。さらに、ｐ型埋込領域４とドリフト層１２との接合面からドリフト層１２側にも空乏層１５が伸びる。これらの空乏層１５がつながることにより、ショットキー接合界面（ショットキー電極６とワイドバンドギャップ半導体層１との界面）を保護することができる。なお、図５では、これらの空乏層がつながることで形成された空乏層が、空乏層１５として表されている。
【００８５】
ショットキー接合界面が保護されることによって、ショットキーバリアダイオード１０１への逆バイアス電圧の印加時に、リーク電流を低減することができる。したがって実施の形態１によれば、ショットキーバリアダイオード１０１の耐圧を従来よりも向上させることができる。
【００８６】
たとえば、ショットキーバリアダイオード１０１の定格の逆バイアス電圧を、１０００Ｖ〜３０００Ｖとすることができる。この定格の逆バイアス電圧は、珪素を材料とするショットキーバリアダイオードの定格逆バイアス電圧に比べて十分に高い。
【００８７】
さらに、実施の形態１によれば、ｐ型埋込領域４の電位がフローティングとされる。これにより、ショットキーバリアダイオード１０１への逆バイアス印加時に、ｐ型埋込領域４の電位が高くなりやすくなる。したがってｐ型領域２から下方に空乏層１５が延びやすくなるので、高い耐圧を達成するショットキーバリアダイオードを実現することができる。
【００８８】
ショットキーバリアダイオード１０１への定格逆バイアス印加時に、ｐ型埋込領域４は完全に空乏化されてもよい。この場合には、ショットキーバリアダイオード１０１の寄生容量を低減することができる。ｐ型埋込領域４を完全に空乏化するためには、ｐ型埋込領域４の不純物濃度が小さく、かつ、ショットキー接合界面からのｐ型埋込領域４の距離が小さいことが好ましい。
【００８９】
一方、ショットキーバリアダイオード１０１への定格逆バイアス印加時に、ｐ型埋込領域４の一部が空乏化されていてもよい。この場合、ｐ型埋込領域４とドリフト層１２との接合面から、ドリフト層１２側に空乏層をより大きく広げることができる。したがって、ショットキーバリアダイオード１０１の耐圧を確保することができる。ｐ型埋込領域４の一部を空乏化するために、ｐ型埋込領域４の不純物濃度を大きくしてもよく、ショットキー接合界面からのｐ型埋込領域４の距離を大きくしてもよい。
【００９０】
なお、ｐ型埋込領域４の空乏層の幅は、ドリフト層１２の不純物濃度、ｐ型埋込領域４の不純物濃度およびショットキーバリアダイオード１０１の定格逆バイアス電圧をポアソンの方程式に代入することで、予め求めることができる。したがって、ショットキーバリアダイオード１０１への定格逆バイアス印加時に、ｐ型埋込領域４の全部が空乏化されるか、またはｐ型埋込領域４の一部が空乏化されるかを予め設計することが可能である。
【００９１】
ｐ型領域２とｐ型埋込領域４との距離ｄ２は、５μｍ以下であることが好ましい。たとえば、P.  A.  Ivanov  他６名による「High  Hole  lifetime  (3.8μs)  in  4H-SiC  diodes  with  5.5kV  blocking  voltage」、Electronics  letters、１９９９年、第３５巻、第１６号、１３８２頁〜１３８３頁によれば、５．５ｋＶ耐圧の４Ｈ−ＳｉＣダイオードにおける正孔の寿命が０．６〜３．８μｓ（３００〜５５０Ｋ）、正孔の拡散長が１６〜２２μｍ（不純物濃度：６×１０14ｃｍ-3）である。ｐ型領域２とｐ型埋込領域４との間の距離ｄ２を５μｍ以下とすることにより、ｐ型領域２からｐ型埋込領域４に正孔を注入することが可能になる。これにより、逆バイアスから順バイアスへの切り換え時において、ｐ型埋込領域４の空乏化の解消および電位回復を達成することができる。
【００９２】
より好ましくは、ｐ型領域２とｐ型埋込領域４との間の距離ｄ２は、２μｍ以下である。上記文献から、距離ｄ２を２μｍ以下とすることにより、数十ｎｓ（ナノ秒）以下の時間で、ｐ型埋込領域４の空乏化の解消および電位の回復を達成することが期待できる。したがって、ショットキーバリアダイオード１０１の高速の応答が可能になる。
【００９３】
さらに、ショットキー電極６は、ｐ型領域２に対してオーミックに接合されていることが好ましい。これにより、ショットキーバリアダイオード１０１のバイアス電圧を逆バイアス電圧から順バイアス電圧へと切換える際において、ｐ型領域２からｐ型埋込領域４に、より多くのホールを注入することができる。したがって、ショットキーバリアダイオード１０１の高速の応答が可能になる。
【００９４】
さらに、実施の形態１によれば、ｐ型埋込領域４は、平面視において、ｐ型領域２と重ならない位置に配置される。より具体的には、平面視において、ｐ型領域２とｐ型埋込領域４との間に隙間が存在する（図１を参照）。隙間に相当する部分は、ドリフト層１２の一部であるので、順方向電流を流すことができる。これにより、ショットキーバリアダイオード１０１への順バイアス電圧の印加時において、順方向電流を妨げにくくなる。したがって、ショットキーバリアダイオード１０１の抵抗の増大を抑えることができる。
【００９５】
以上のように実施の形態１によれば、抵抗の増大を抑えながら高い耐圧を得ることが可能なショットキーバリアダイオードを、ワイドバンドギャップ半導体によって実現することができる。したがって実施の形態１によれば、高耐圧かつ低抵抗を有するワイドバンドギャップ半導体装置を実現することができる。
【００９６】
＜実施の形態２＞
図１１は、本発明の実施の形態２に係るショットキーバリアダイオード１０２の概略平面図である。図１２は、図１１のＸＩＩ−ＸＩＩに沿ったショットキーバリアダイオード１０２の断面を示した断面図である。
【００９７】
図１１および図１２を参照して、実施の形態２では、平面視においてｐ型埋込領域４（第２のストライプ形状）の一部がｐ型領域２（第１のストライプ形状）に重なるように、ｐ型領域２およびｐ型埋込領域４が配置される。
【００９８】
実施の形態１と同様に、各ｐ型領域２（第１のストライプ形状）の長辺と各ｐ型埋込領域４（第２のストライプ形状）の長辺とが同じ方向（Ｙ方向）に沿っている。したがって平面視において、各ｐ型領域２（第１のストライプ形状）の短辺と各ｐ型埋込領域４（第２のストライプ形状）の短辺とが同じ方向（Ｘ方向）に沿っている。平面視において、ｐ型埋込領域４のＸ方向の端部が、ｐ型領域２のＸ方向の端部に重なっている。つまり、平面視において、ｐ型領域２およびｐ型埋込領域４のＸ方向の端部同士が重なりあっている。
【００９９】
図１２を参照して、距離ｄ３は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４とのＸ方向の重なり部分の長さに相当する。距離ｄ４は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離に相当する。耐圧あるいは抵抗の観点から、距離ｄ３は、０以上の適切な値に設定される。実施の形態１と同じく、ｐ型領域２からｐ型埋込領域４へのホールの注入の観点から、距離ｄ４は、５μｍ以下であることが好ましい。より好ましくは、距離ｄ４は、２μｍ以下である。
【０１００】
図１３は、本発明の実施の形態２に係るショットキーバリアダイオード１０２に逆バイアス電圧を印加したときの、ショットキーバリアダイオード１０２の状態を模式的に示した断面図である。図１３を参照して、ショットキーバリアダイオード１０２への逆バイアス電圧の印加時には、ｐ型領域２とドリフト層１２との接合面から下方に延びる空乏層１５と、ｐ型埋込領域４とドリフト層１２との接合面からドリフト層１２に広がる空乏層１５とをつながりやすくすることができる。これにより、ショットキーバリアダイオード１０２への逆バイアス電圧の印加時に、ショットキー接合界面を、より確実に保護することができる。したがって、ショットキーバリアダイオード１０２の耐圧を維持することができる。なお、図１３では、これらの空乏層がつながることで形成された空乏層の全体が、空乏層１５として表されている。
【０１０１】
さらに、ｐ型領域２とｐ型埋込領域４との一部が平面視において重なっていることにより、ｐ型領域２とｐ型埋込領域４との間の距離を短くすることができる。したがって、ショットキーバリアダイオード１０２への順バイアス電圧の印加時には、ｐ型領域２からｐ型埋込領域４にホールを効果的に注入することができる。これによりｐ型埋込領域４の電気的中性をより早く回復することができる。したがって、ショットキーバリアダイオードの応答速度を高めることができる。
【０１０２】
以上のように実施の形態２によれば、実施の形態１と同様に、抵抗の増大を抑えながら高い耐圧を得ることが可能なショットキーバリアダイオードを、ワイドバンドギャップ半導体によって実現することができる。
【０１０３】
＜実施の形態３＞
図１４は、本発明の実施の形態３に係るショットキーバリアダイオード１０３の概略平面図である。図１５は、図１４のＸＶ−ＸＶに沿ったショットキーバリアダイオード１０３の断面を示した断面図である。
【０１０４】
図１４および図１５を参照して、ｐ型埋込領域４（第２のストライプ形状）は、第１の部分４１と、第２の部分４２とを含む。第１の部分４１は、実施の形態１に係るショットキーバリアダイオード１０１が備えるｐ型埋込領域４に対応する。したがって、平面視において、第１の部分４１は、Ｙ方向に沿った長軸とＸ方向に沿った短軸とを有する。第２の部分４２は、平面視において、Ｘ方向に沿って第１の部分４１から突出する。
【０１０５】
平面視において、ｐ型埋込領域４の第２の部分４２の一部が、ｐ型領域２に重ねられる。平面視において、第２の部分４２の全体が、ｐ型領域２に重ねられてもよい。
【０１０６】
ｐ型埋込領域４における第２の部分４２の配置は図１４に示されるように限定されるものではない。たとえば、複数の第２の部分４２同士がつながるように複数の第２の部分４２が配置されてもよい。
【０１０７】
１つのｐ型埋込領域４が有する第２の部分４２の数は、１以上であれば特に限定されるものではない。１つのｐ型埋込領域４が複数の第２の部分４２を有してもよい。
【０１０８】
距離ｄ５は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４とのＸ方向の重なり部分の長さに相当する。距離ｄ６は、ｐ型領域２と、そのｐ型領域２とはＸ方向に離れている、最も近いｐ型埋込領域４との間のＸ方向の距離に相当する。距離ｄ７は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離に相当する。
【０１０９】
距離ｄ５は、図１２に示す距離ｄ３と同じであってもよい。距離ｄ６は、図２に示す距離ｄ１と同じであってもよい。距離ｄ７は、図１２に示す距離ｄ４と同じであってもよい。実施の形態１と同じく、ｐ型領域２からｐ型埋込領域４へのホールの注入の観点から、距離ｄ７は、５μｍ以下であることが好ましい。より好ましくは、距離ｄ７は、２μｍ以下である。
【０１１０】
実施の形態３によれば、実施の形態１，２の両方による効果を得ることができる。実施の形態１と同じく、ショットキーバリアダイオード１０３は、平面視においてｐ型領域２とｐ型埋込領域４の第１の部分４１との間に隙間が設けられた部分を有する。隙間に相当する部分は、ドリフト層１２の一部であるので、順方向電流を流すことができる。したがって実施の形態３によればショットキーバリアダイオード１０３の抵抗の増大を抑えることができる。
【０１１１】
加えて、ショットキーバリアダイオード１０３への逆バイアス電圧の印加時には、ｐ型領域２とドリフト層１２との接合面から下方に向かって延びる空乏層１５と、ｐ型埋込領域４（第２の部分４２）とドリフト層１２との接合面からドリフト層１２側に広がる空乏層１５とをつながりやすくすることができる。これにより、ショットキーバリアダイオード１０３への逆バイアス電圧の印加時に、ショットキー接合界面を、より確実に保護することができる。したがって、ショットキーバリアダイオード１０３の耐圧を維持することができる。
【０１１２】
さらに、ショットキーバリアダイオード１０３への順バイアス電圧の印加時に、ｐ型領域２からｐ型埋込領域４にホールを効果的に注入することができる。その結果、ショットキーバリアダイオード１０３の応答速度を高めることができる。
【０１１３】
＜実施の形態４＞
図１６は、本発明の実施の形態４に係るショットキーバリアダイオード１０４の概略平面図である。図１７は、図１６のＸＶＩＩ−ＸＶＩＩに沿ったショットキーバリアダイオード１０４の断面を示した断面図である。図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩに沿ったショットキーバリアダイオード１０４の断面を示した断面図である。
【０１１４】
図１６〜図１８を参照して、平面視においてｐ型埋込領域４（第２のストライプ形状）の長辺は、Ｘ方向（第２の方向）に沿っている。したがって、ｐ型領域２（第１のストライプ形状）の長辺の方向（Ｙ方向）と、ｐ型埋込領域４（第２のストライプ形状）の長辺の方向とが交差する。この点において、ショットキーバリアダイオード１０４は、ショットキーバリアダイオード１０１と異なる。
【０１１５】
図１７および図１８には、距離ｄ８が示される。距離ｄ８は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離である。距離ｄ８は、図１２に示す距離ｄ４と同じであってもよい。ｐ型領域２からｐ型埋込領域４にホールを効果的に注入する観点から、実施の形態１〜３と同様に、距離ｄ８は、５μｍ以下であることが好ましい。より好ましくは、距離ｄ８は、２μｍ以下である。
【０１１６】
実施の形態４によれば、実施の形態３と同様の効果を得ることができる。ショットキーバリアダイオード１０４は、平面視においてｐ型領域２とｐ型埋込領域４との間に隙間が設けられた部分を有する。したがって実施の形態４によればショットキーバリアダイオード１０４の抵抗を低減することができる。
【０１１７】
さらに、ショットキーバリアダイオード１０４は、平面視においてｐ型領域２とｐ型埋込領域４とが重なる部分を有する。したがってショットキーバリアダイオード１０４の耐圧を維持することができる。さらに、ショットキーバリアダイオード１０４の応答速度を高めることができる。
【０１１８】
＜実施の形態５＞
図１９は、本発明の実施の形態５に係るショットキーバリアダイオード１０５の概略平面図である。図２０は、図１９のＸＸ−ＸＸに沿ったショットキーバリアダイオード１０５の断面を示した断面図である。
【０１１９】
図１９および図２０を参照して、平面視において、ｐ型埋込領域４（第２のストライプ形状）の全体がｐ型領域２（第１のストライプ形状）に重なるように配置される。この点において、ショットキーバリアダイオード１０５は、ショットキーバリアダイオード１０１と異なる。
【０１２０】
図１９および図２０に示した構成によれば、ｐ型領域２のＸ方向の長さ（短辺の長さ）、およびｐ型埋込領域４のＸ方向の長さ（短辺の長さ）は、略等しい。同じく、ｐ型領域２のＹ方向の長さ（長辺の長さ）、およびｐ型埋込領域４のＹ方向の長さ（長辺の長さ）も、略等しい。しかしながらこのように限定されるものではない。実施の形態５では、平面視において、ｐ型領域２およびｐ型埋込領域４のうちの一方の全体が、ｐ型領域２およびｐ型埋込領域４のうちの他方と重なっていればよい。したがって、ｐ型領域２のＸ方向の長さおよびＹ方向の長さが、ｐ型埋込領域４のＸ方向の長さおよびＹ方向の長さよりそれぞれ大きくてもよい。逆にｐ型埋込領域４のＸ方向の長さおよびＹ方向の長さがｐ型領域２のＸ方向の長さおよびＹ方向の長さよりそれぞれ大きくてもよい。
【０１２１】
距離ｄ９は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離である。ｐ型領域２からｐ型埋込領域４にホールを効果的に注入する観点から、実施の形態１〜４と同様に、距離ｄ９は、５μｍ以下であることが好ましい。より好ましくは、距離ｄ９は、２μｍ以下である。
【０１２２】
距離ｄ１０は、互いに隣接する２つのｐ型埋込領域４の間の距離である。距離ｄ１０は、ショットキーバリアダイオード１０５に求められる耐圧、抵抗等の性能の観点から適切に定めることができる。
【０１２３】
実施の形態５によれば、実施の形態１〜４と同様に、抵抗の増大を抑えながら高い耐圧を得ることが可能なショットキーバリアダイオードを、ワイドバンドギャップ半導体によって実現することができる。さらに、ショットキーバリアダイオードの応答速度を高めることができる。
【０１２４】
＜実施の形態６＞
図２１は、本発明の実施の形態６に係るショットキーバリアダイオード１０６の概略平面図である。図２１を参照して、複数のｐ型埋込領域４は島状に形成される。複数のｐ型埋込領域４が、複数のｐ型領域２の間に二次元状に配置される。平面視において、複数のｐ型埋込領域４は、互いに離されている。
【０１２５】
たとえば実施の形態１と同様に、平面視においてｐ型領域２とｐ型埋込領域４との間に隙間が存在するように、ｐ型領域２とｐ型埋込領域４とが配置される。しかしながら、他の実施の形態と同様に、平面視において、ｐ型埋込領域４の一部あるいは全部がｐ型領域２と重なっていてもよい。
【０１２６】
ｐ型埋込領域４の平面形状は、たとえば正方形である。しかしながらｐ型埋込領域４の平面形状は、特に限定されず、たとえば長方形、他の多角形（たとえば正六角形）、円、楕円形等であってもよい。
【０１２７】
なお、平面視において、ｐ型領域２およびｐ型埋込領域４の両方の形状が島状であってもよい。
【０１２８】
実施の形態６によれば、平面視におけるｐ型領域２とｐ型埋込領域４との間の隙間の面積を大きくすることができる。上記の通り、隙間に相当する部分は、ドリフト層１２の一部であるので、順方向電流を流すことができる。したがって実施の形態６によれば、実施の形態１に比較して、ショットキーバリアダイオードの抵抗をより小さくすることができる。
【０１２９】
＜実施の形態７＞
図２２は、本発明の実施の形態７に係るショットキーバリアダイオード１０７の概略平面図である。図２３は、図２２のＸＸＩＩＩ−ＸＸＩＩＩに沿ったショットキーバリアダイオード１０７の断面を示した断面図である。
【０１３０】
図２２および図２３を参照して、本発明の実施の形態７に係るショットキーバリアダイオード１０７は、複数のｎ型埋込領域７がさらに追加される点において、実施の形態１に係るショットキーバリアダイオード１０１と異なる。ｎ型埋込領域７が、第１の主面１Ａに平行な方向に沿ってｐ型埋込領域４と並ぶように、ドリフト層１２の内部に配置される。したがって２つのｎ型埋込領域７が、Ｘ方向において１つのｐ型埋込領域４を挟むように配置される。さらに、平面視において、ｎ型埋込領域７は、ｐ型領域２と重なるように配置される。
【０１３１】
平面視において、ｎ型埋込領域７は、ｐ型領域２およびｐ型埋込領域４と同様にストライプ形状（第３のストライプ形状）を有する。具体的には、第３のストライプ形状は、Ｙ方向に沿った長辺と、Ｘ方向に沿った短辺とを有する長方形である。
【０１３２】
ｎ型埋込領域７の導電型は、ドリフト層１２の導電型と同じである。ｎ型埋込領域７の不純物濃度は、ｎ型埋込領域７の周囲に位置し、かつ導電型がｎ型である部分（すなわちドリフト層１２の部分）の不純物濃度よりも大きい。したがって、不純物濃度に基づいて、ドリフト層１２内におけるｎ型埋込領域７を特定することができる。たとえば走査型静電容量顕微鏡（ＳＣＭ）を用いて、ワイドバンドギャップ半導体層１の主面１Ａから下方に沿って不純物（ドナー）の濃度を解析することによって、ｎ型埋込領域７を特定してもよい。さらに、「ｎ型埋込領域７の周囲に位置し、かつ導電型がｎ型である部分」は、たとえば、ワイドバンドギャップ半導体層１の深さ方向におけるｎ型埋込領域７の上方のドリフト層１２の部分（一例として、ｎ型埋込領域７とｐ型領域２とに挟まれたドリフト層１２の部分）、ワイドバンドギャップ半導体層１の深さ方向におけるｎ型埋込領域７の直下のドリフト層１２の部分、あるいは、ｎ型埋込領域７とｐ型埋込領域４とに挟まれたドリフト層１２の部分とすることができる。
【０１３３】
図２４は、図２３に示すショットキーバリアダイオード１０７の断面の一部を拡大した部分拡大図である。図２４を参照して、ｎ型埋込領域７のトップラインは、ｐ型埋込領域４のトップライン４Ｌよりも、ワイドバンドギャップ半導体層１の主面１Ａ（ショットキー電極６と言い換えてもよい）の近くにある。
【０１３４】
ｐ型埋込領域４のトップライン４Ｌとは、ｐ型埋込領域４の上側の接合面の位置を示す仮想的な線である。ｐ型埋込領域４の上側の接合面とは、そのｐ型埋込領域４とドリフト層１２との複数の接合面のうち、ワイドバンドギャップ半導体層１の主面１Ａと対向するように形成された接合面であり、かつ、炭化珪素基板１０の第１の主面１０Ａよりも主面１Ａに近い位置にある接合面である。
【０１３５】
ｎ型埋込領域７は、端部７Ａと、端部７Ｂとを有する。端部７Ａ，７Ｂは、ｎ型埋込領域７とドリフト層１２との境界に相当する。端部７Ａは、ワイドバンドギャップ半導体層１の第１の主面（主面１Ａ）側に位置する。ｎ型埋込領域７のトップラインとは、端部７Ａの位置を示す仮想的な線である。端部７Ｂは、ワイドバンドギャップ半導体層１の第２の主面（炭化珪素基板１０の第２の主面１０Ｂ）側に位置する。
【０１３６】
ｎ型埋込領域７は、このトップライン４Ｌを含むように、ドリフト層１２に配置される。言い換えると、ワイドバンドギャップ半導体層１の第１の主面（主面１Ａ）に対向するｐ型埋込領域４の接合面が、第１の主面１Ａから第２の主面１０Ｂへと向かう方向（深さ方向）における、ｎ型埋込領域の端部７Ａの位置から、ｎ型埋込領域の端部７Ｂの位置までの範囲内に位置する。
【０１３７】
図２５は、本発明の実施の形態７に係るショットキーバリアダイオード１０７に順バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した部分拡大図である。図２３および図２５を参照して、ショットキーバリアダイオード１０７の順バイアス電圧の印加時に、空乏層１５は、上方、すなわち、ワイドバンドギャップ半導体層１の主面１Ａに向かう方向に延びる。
【０１３８】
空乏層１５は、ドリフト層１２の内部において横方向（たとえばＸ方向）にも広がり得る。しかしながら、ｐ型埋込領域４に隣り合うｎ型埋込領域７によって、空乏層１５のＸ方向の広がりが抑えられる。ｐ型埋込領域４の両側に２つのｎ型埋込領域７が位置するので、空乏層１５のＸ方向の広がりを抑える効果が高められる。
【０１３９】
上記のように、空乏層１５が広がるほど電流経路が狭められる。実施の形態７では、ｎ型埋込領域７が空乏層１５の広がりを抑えるので、電流経路の狭まりを抑えることができる。さらに、ｎ型埋込領域７は、ドリフト層１２と同じ導電型を有し、かつドリフト層１２よりも高い不純物濃度を有する。これにより、実施の形態１に比べてショットキーバリアダイオード１０７の抵抗を低減することができる。
【０１４０】
図２６は、本発明の実施の形態７に係るショットキーバリアダイオード１０７に逆バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した部分拡大図である。図２３および図２６を参照して、ショットキーバリアダイオード１０７への逆バイアス電圧の印加時において、空乏層１５は下方、すなわち炭化珪素基板１０の第１の主面１０Ａに向かって延びやすくなる。ただし、実施の形態１〜６と同様に、ｐ型領域２とドリフト層１２との接合面から下方に延びる空乏層１５（図２６には示さず）と、ｐ型埋込領域４とドリフト層１２との接合面から延びる空乏層１５とがつながることによって、ショットキー接合界面を保護することができる。
【０１４１】
以上のように実施の形態７によれば、実施の形態１に比べて、ショットキーバリアダイオードの抵抗を低減することができる。なお、２つのｐ型埋込領域４の間に配置される（挟まれる）ｎ型埋込領域７の数は１に限定されるものではない。２つのｐ型埋込領域４の間に、複数のｎ型埋込領域７が配置されてもよい。
【０１４２】
＜実施の形態８＞
実施の形態１〜７では、複数のｐ型埋込領域４の各々は、電気的にフローティングとされる。すなわちｐ型埋込領域４の電位は固定されていない。しかしながら、ｐ型埋込領域４が電気的にフローティングとされるように限定されるものではない。
【０１４３】
図２７は、本発明の実施の形態８に係るショットキーバリアダイオード１０８の概略平面図である。図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿ったショットキーバリアダイオード１０８の断面を示した断面図である。
【０１４４】
図２７および図２８を参照して、ショットキーバリアダイオード１０８は、複数のコンタクト領域１６をさらに備える点において、実施の形態１に係るショットキーバリアダイオード１０１と異なる。
【０１４５】
コンタクト領域１６は、ドリフト層１２の内部に配置されたｐ型領域である。コンタクト領域１６は、ｐ型埋込領域４に電気的に接続されるとともにショットキー電極６に電気的に接続される。したがって、ｐ型埋込領域４は、コンタクト領域１６を介してショットキー電極６およびアノード電極８に電気的に接続される。平面視において、コンタクト領域１６は、ｐ型埋込領域４、ショットキー電極６およびアノード電極８に重なるとともに、たとえばｐ型領域２の外側に位置するように配置される。
【０１４６】
実施の形態８によれば、ｐ型領域２とｐ型埋込領域４とに同じ電位が与えられる。ｐ型埋込領域４の電位が固定されているので、ショットキーバリアダイオード１０８の動作を安定化させることができる。さらに、ショットキー電極６を介してアノード電極８からｐ型埋込領域４に、ホールを、より効果的に注入することができる。したがって、ショットキーバリアダイオードの高速の応答を実現することができる。
【０１４７】
なお、実施の形態７以外の各実施の形態に係るダイオードにおいても、２つのｐ型埋込領域４の間に、少なくとも１つのｎ型埋込領域７が配置されてもよい。その場合、２つのｐ型埋込領域４の間に配置されるｎ型埋込領域７の数は特に限定されるものではない。
【０１４８】
また、上記各実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である。しかしながら、第１導電型がｐ型であり、第２の導電型がｎ型であってもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。
【０１４９】
また、上記の各実施の形態では、ワイドバンドギャップ半導体層１は炭化珪素からなる。しかしながら、ワイドバンドギャップは、炭化珪素に加えて、窒化ガリウム（ＧａＮ）、ダイヤモンド等を含む。したがって、ワイドバンドギャップ半導体層１を窒化ガリウムによって形成してもよく、ダイヤモンドによって形成してもよい。
【０１５０】
また、ｐ型領域２およびｐ型埋込領域４の各々は、少なくとも１つあればよい。ｐ型領域２およびｐ型埋込領域４の両方の数が複数であると限定されるものではない。
【０１５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１５２】
１  ワイドバンドギャップ半導体層
１Ａ  主面（ワイドバンドギャップ半導体層）
２，２Ａ，２１，２２  ｐ型領域
４  ｐ型埋込領域
４Ｌ  トップライン
５  絶縁膜
６  ショットキー電極
７  ｎ型埋込領域
７Ａ，７Ｂ  端部（ｎ型埋込領域）
８  アノード電極
９  カソード電極
１０  炭化珪素基板
１０Ａ  第１の主面（炭化珪素基板）
１０Ｂ  第２の主面（炭化珪素基板）
１２  ドリフト層
１５  空乏層
１６  コンタクト領域
４１  第１の部分（ｐ型埋込領域）
４２  第２の部分（ｐ型埋込領域）
１０１〜１０８  ショットキーバリアダイオード
Ｘ，Ｙ  方向
ｄ１〜ｄ１０  距離。
【図１】
2015162572.tif 000003
【図２】
2015162572.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2015162572.tif 000019
【図１８】
2015162572.tif 000020
【図１９】
2015162572.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2015162572.tif 000027
【図２６】
2015162572.tif 000028
【図２７】
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【図２８】
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