(57)【要約】【課題】ハイサイドスイッチのオンからオフの遷移時に無駄な電流が流れることを防止することのできるハイサイド駆動回路を提供する。【解決手段】ハイサイド駆動回路１は、電源端子ＶＭと出力端子ＯＵＴとの間に接続されたハイサイドスイッチであるＮＭＯＳトランジスタＮＭ１を備える。ＰＭＯＳトランジスタＰＭ１は、電源端子ＶＭの電圧よりも高電圧の高電圧電源端子ＶＨとＮＭＯＳトランジスタＮＭ１のゲート端子との間に接続され、制御信号Ｓ１により導通が制御される。ＰＭＯＳトランジスタＰＭ２は、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子との間の第１の帰還路を構成する。ＮＭＯＳトランジスタＮＭ２およびＮＭ３は、出力端子ＯＵＴとＮＭＯＳトランジスタのゲート端子との間の第２の帰還路を構成し、制御信号Ｓ２およびＳ３により導通が制御される。帰還制御部１１は、第１の帰還路および第２の帰還路の導通を制御する。【選択図】  図１
2015104201.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と出力端子との間に接続されたハイサイドスイッチとしての第１のＮＭＯＳトランジスタと、
前記電源端子の電圧よりも高電圧の高電圧電源端子と前記第１のＮＭＯＳトランジスタのゲート端子との間に接続され、第１の制御信号により導通が制御される第１のＰＭＯＳトランジスタと、
前記出力端子と前記第１のＮＭＯＳトランジスタのゲート端子との間の第１の帰還路を構成する第２のＰＭＯＳトランジスタと、
前記出力端子と前記第１のＮＭＯＳトランジスタのゲート端子との間の第２の帰還路を構成し、第２および第３の制御信号により導通が制御される直列接続の第２および第３のＮＭＯＳトランジスタと、
前記第１の帰還路および前記第２の帰還路の導通を制御する帰還制御部と
を備えることを特徴とするハイサイド駆動回路。
【請求項２】
前記帰還制御部が、
前記第２のＰＭＯＳトランジスタのゲート端子と接地端子との間に接続され、第４の制御信号により導通が制御される第４のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタの接続点と前記接地端子との間に接続され、第５の制御信号により導通が制御される第５のＮＭＯＳトランジスタと
を備えることを特徴とする請求項１に記載のハイサイド駆動回路。
【請求項３】
前記高電圧電源端子と前記第２のＰＭＯＳトランジスタのゲート端子との間に接続され、前記第１の制御信号により導通が制御される第３のＰＭＯＳトランジスタ
を備えることを特徴とする請求項１または２に記載のハイサイド駆動回路。
【請求項４】
前記出力端子の電圧降下の遷移が終了したことを検出する遷移終了検出部を備え、
前記遷移終了検出部の出力を前記第４の制御信号とする
ことを特徴とする請求項２または３に記載のハイサイド駆動回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のハイサイド駆動回路とローサイドスイッチとによりＨブリッジ回路を構成し、前記Ｈブリッジ回路によりモータを駆動する
ことを特徴とするモータ駆動装置。
【請求項６】
請求項１乃至４のいずれか１項に記載のハイサイド駆動回路と、
前記ハイサイド駆動回路のスイッチングを制御するＰＷＭ制御部と
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ハイサイド駆動回路、およびモータ駆動装置、ならびにＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
インダクタが負荷となるモータ駆動装置やＤＣ−ＤＣコンバータなどを駆動する回路として、高耐圧型のＮＭＯＳトランジスタ（ＨサイドＮＭＯＳトランジスタ）をハイサイドスイッチとするハイサイド駆動回路が用いられる。
【０００３】
このようなハイサイド駆動回路では、外部からの制御信号によりＨサイドＮＭＯＳトランジスタのオン／オフが制御される。ところが、インダクタが負荷の場合、ＨサイドＮＭＯＳトランジスタをオンからオフに切り替えたときにインダクタに回生電流が流れ、ＨサイドＮＭＯＳトランジスタのソース端子が負電位となる。そのため、ＨサイドＮＭＯＳトランジスタのゲート‐ソース間電圧ＶＧＳが閾値電圧以上となり、ＨサイドＮＭＯＳトランジスタに電流が流れる。
【０００４】
そのため、従来、ＨサイドＮＭＯＳトランジスタのソース端子とゲート端子間に小信号型の帰還用ＮＭＯＳトランジスタを接続し、ＨサイドＮＭＯＳトランジスタのソース端子が負電位となってもＨサイドＮＭＯＳトランジスタのＶＧＳが０Ｖとなるようにされている。
【０００５】
ところが、ハイサイドスイッチの出力段には通常大きな容量があるため、ＨサイドＮＭＯＳトランジスタをオンからオフに切り替えたときの出力電圧の低下が緩やかである。そのため、帰還用ＮＭＯＳトランジスタのソース端子に高電圧が印加される。このとき、小信号型の帰還用ＮＭＯＳトランジスタはバックゲート効果のため良好なｇｍが得られない動作点にいるため、ＨサイドＮＭＯＳトランジスタのＶＧＳを０Ｖとすることができず、ＨサイドＮＭＯＳトランジスタに電流が流れる、という問題が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−３８８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、ハイサイドスイッチのオンからオフの遷移時に無駄な電流が流れることを防止することのできるハイサイド駆動回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態のハイサイド駆動回路は、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、直列接続の第２および第３のＮＭＯＳトランジスタと、帰還制御部とを備える。第１のＮＭＯＳトランジスタは、電源端子と出力端子との間に接続されたハイサイドスイッチである。第１のＰＭＯＳトランジスタは、前記電源端子の電圧よりも高電圧の高電圧電源端子と前記第１のＮＭＯＳトランジスタのゲート端子との間に接続され、第１の制御信号により導通が制御される。第２のＰＭＯＳトランジスタは、前記出力端子と前記第１のＮＭＯＳトランジスタのゲート端子との間の第１の帰還路を構成する。第２および第３のＮＭＯＳトランジスタは、前記出力端子と前記第１のＮＭＯＳトランジスタのゲート端子との間の第２の帰還路を構成し、第２および第３の制御信号により導通が制御される。帰還制御部は、前記第１の帰還路および前記第２の帰還路の導通を制御する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態のハイサイド駆動回路の構成の例を示す回路図。
【図２】第１の実施形態のハイサイド駆動回路を用いたインダクタンス負荷の駆動例を示す回路図。
【図３】第１の実施形態のハイサイド駆動回路のインダクタンス負荷駆動時の動作の例を示す波形図。
【図４】第２の実施形態のハイサイド駆動回路の構成の例を示す回路図。
【図５】第３の実施形態のハイサイド駆動回路の構成の例を示す回路図。
【図６】第３の実施形態のハイサイド駆動回路のインダクタンス負荷駆動時の動作の例を示す波形図。
【図７】第４の実施形態のモータ駆動装置の構成の例を示すブロック図。
【図８】第５の実施形態のＤＣ−ＤＣコンバータの構成の例を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態のハイサイド駆動回路の構成の例を示す回路図である。
【００１２】
本実施形態のハイサイド駆動回路１は、電源端子ＶＭと出力端子ＯＵＴとの間に接続されたハイサイドスイッチとしてのＮＭＯＳトランジスタＮＭ１と、電源端子ＶＭの電圧よりも高電圧の高電圧電源端子ＶＨとＮＭＯＳトランジスタＮＭ１のゲート端子との間に接続され、制御信号Ｓ１により導通が制御されるＰＭＯＳトランジスタＰＭ１と、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子との間の第１の帰還路を構成するＰＭＯＳトランジスタＰＭ２と、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子との間の第２の帰還路を構成する直列接続のＮＭＯＳトランジスタＮＭ２およびＮＭＯＳトランジスタＮＭ３と、上述の第１の帰還路および第２の帰還路の導通を制御する帰還制御部１１と、を備える。
【００１３】
ここで、ＮＭＯＳトランジスタＮＭ２は、制御信号Ｓ２により導通が制御され、ＮＭＯＳトランジスタＮＭ３は、制御信号Ｓ３により導通が制御される。
【００１４】
また、本実施形態では、帰還制御部１１は、ＰＭＯＳトランジスタＰＭ２のゲート端子と接地端子ＧＮＤとの間に接続され、制御信号Ｓ４により導通が制御されるＮＭＯＳトランジスタＮＭ４と、ＮＭＯＳトランジスタＮＭ２とＮＭＯＳトランジスタＮＭ３の接続点と接地端子ＧＮＤとの間に接続され、制御信号Ｓ５により導通が制御されるＮＭＯＳトランジスタＮＭ５と、を備える。
【００１５】
ＮＭＯＳトランジスタＮＭ１は、制御信号Ｓ１が‘０’（Ｌレベル）となってＰＭＯＳトランジスタＰＭ１がオンし、ゲート端子へ高電圧ＶＨが印加されるとオンし、出力端子ＯＵＴへ出力電流を流す。このとき、出力端子ＯＵＴの電圧は、電源電圧ＶＭレベルとなる。
【００１６】
その後、制御信号Ｓ１が‘１’（Ｈレベル）へ変化すると、ＰＭＯＳトランジスタＰＭ１がオフし、ＮＭＯＳトランジスタＮＭ１へのゲート電位駆動を停止する。
【００１７】
本実施形態では、ＮＭＯＳトランジスタＮＭ１がオフのとき、制御信号Ｓ４を‘１’としてＮＭＯＳトランジスタＮＭ４をオンさせ、ＰＭＯＳトランジスタＰＭ２のゲート端子電圧を低下させ、ゲート−ソース間電圧ＶＧＳを発生させる。これにより、ＰＭＯＳトランジスタＰＭ２がオンし、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子との間に第１の帰還路（以降、帰還路１と称す）が形成される。
【００１８】
また、ＮＭＯＳトランジスタＮＭ１がオフのとき、制御信号Ｓ５を‘０’としてＮＭＯＳトランジスタＮＭ５をオフさせるとともに、制御信号Ｓ２、Ｓ３を‘１’としてＮＭＯＳトランジスタＮＭ２、ＮＭ３をオンさせる。これにより、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子との間に第２の帰還路（以降、帰還路２と称す）が形成される。
【００１９】
なお、図１に示す回路では、出力端子ＯＵＴが高い電圧のときにＮＭＯＳトランジスタＮＭ１のゲート端子とソース端子とを短絡させるための抵抗Ｒ１と、ＰＭＯＳトランジスタＰＭ１がオンしているときにＰＭＯＳトランジスタＰＭ２のゲート端子へ高電圧ＶＨを印加するための抵抗Ｒ２と、ＰＭＯＳトランジスタＰＭ２のゲート端子を保護するためのツェナーダイオードＺＤとが、接続されている。
【００２０】
次に、本実施形態のハイサイド駆動回路１の動作について、図２および図３を用いて説明する。
【００２１】
図２は、ハイサイド駆動回路１の出力端子ＯＵＴにローサイドスイッチとしてのＮＭＯＳトランジスタＮＭ１０を接続し、インダクタンス負荷Ｌ１０を駆動する回路の例である。
【００２２】
ここで、ＮＭＯＳトランジスタＮＭ１０のゲート端子へは制御信号Ｓ１０が入力される。制御信号Ｓ１０は、ＮＭＯＳトランジスタＮＭ１がオフしているときに‘１’とされる。
【００２３】
図３は、図２の回路の動作波形図である。
【００２４】
制御信号Ｓ１が‘０’から‘１’へ変化すると、ハイサイドスイッチのＮＭＯＳトランジスタＮＭ１はオフする。その後、貫通電流防止用のデッドタイム経過後、制御信号Ｓ１０が‘０’から‘１’へ変化すると、ローサイドスイッチのＮＭＯＳトランジスタＮＭ１０がオンする。
【００２５】
これにより、出力端子ＯＵＴの電圧は、電源電圧ＶＭから低下を始めるが、インダクタンス負荷Ｌ１０に発生する回生電流のため、負電圧にまで低下する。
【００２６】
本実施形態では、このような出力端子ＯＵＴの電圧がハイレベルからローレベルへ変化する遷移時に、まず、制御信号Ｓ４を‘０’から‘１’へ変化させてＮＭＯＳトランジスタＮＭ４をオンさせ、ＰＭＯＳトランジスタＰＭ２のゲート端子への印加電圧を下げてＰＭＯＳトランジスタＰＭ２をオンさせる。これにより、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子の間にＰＭＯＳトランジスタＰＭ２による帰還路１が形成される。
【００２７】
このとき、出力端子ＯＵＴの電圧はまだ高レベルであるので、ＰＭＯＳトランジスタＰＭ２は、ゲート‐ソース間電圧が高く、オン抵抗が低いので、ドレイン端子電圧がソース端子電圧にほぼ等しくなる。
【００２８】
すなわち、ＮＭＯＳトランジスタＮＭ１のゲート端子の電圧は、出力端子ＯＵＴの電圧と等しくなり、ＮＭＯＳトランジスタＮＭ１のゲート‐ソース間電圧ＶＧＳは、ＶＧＳ＝０Ｖとなる。この状態は、出力端子ＯＵＴの電圧が、中間電圧のＶ１に低下するまで続く。
【００２９】
一方、制御信号Ｓ５を‘０’としてＮＭＯＳトランジスタＮＭ５をオフさせた上で、制御信号Ｓ３を‘０’から‘１’、続いて制御信号Ｓ２を‘０’から‘１’へ変化させると、ＮＭＯＳトランジスタＮＭ３、ＮＭＯＳトランジスタＮＭ２がともにオンする状態となる。これにより、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子の間に、ＮＭＯＳトランジスタＮＭ２、ＮＭ３による帰還路２が形成される。
【００３０】
この帰還路２は、出力端子ＯＵＴの電圧が中間電圧のＶ１よりも低くなると、オン抵抗が低くなり、ＮＭＯＳトランジスタＮＭ１のゲート端子の電圧を、出力端子ＯＵＴの電圧に等しくする。これにより、ＮＭＯＳトランジスタＮＭ１のゲート‐ソース間電圧ＶＧＳは、引き続き、ＶＧＳ＝０Ｖとなる。
【００３１】
すなわち、本実施形態では、出力端子ＯＵＴの電圧がハイレベルからローレベルへ遷移するときに、出力端子ＯＵＴの電圧が中間電圧Ｖ１までは、ＰＭＯＳトランジスタを用いる帰還路１が支配的となってＮＭＯＳトランジスタＮＭ１のＶＧＳを０Ｖとし、出力端子ＯＵＴの電圧が中間電圧Ｖ１より低くなると、ＮＭＯＳトランジスタを用いる帰還路２が支配的となってＮＭＯＳトランジスタＮＭ１のＶＧＳを０Ｖとする。
【００３２】
このような本実施形態によれば、ハイサイドスイッチであるＮＭＯＳトランジスタＮＭ１のオンからオフの遷移期間中、そのゲート‐ソース間電圧ＶＧＳを０Ｖとすることができるので、遷移期間中にハイサイドスイッチに無駄な電流が流れることを防止することができる。
【００３３】
（第２の実施形態）
図４は、第２の実施形態のハイサイド駆動回路の構成の例を示す回路図である。
【００３４】
本実施形態のハイサイド駆動回路２は、第１の実施形態のハイサイド駆動回路１に、ＰＭＯＳトランジスタＰＭ３が追加されている。
【００３５】
ＰＭＯＳトランジスタＰＭ３は、高電圧電源端子ＶＭとＰＭＯＳトランジスタＰＭ２のゲート端子との間に接続され、制御信号Ｓ１により導通が制御される。制御信号Ｓ１は、ＰＭＯＳトランジスタＰＭ１の導通を制御する信号であるので、ＰＭＯＳトランジスタＰＭ３は、ＰＭＯＳトランジスタＰＭ１に同期して動作する。
【００３６】
したがって、制御信号Ｓ１が‘１’から‘０’へ変化してＰＭＯＳトランジスタＰＭ１がオンするときに、ＰＭＯＳトランジスタＰＭ３も同時にオンする。
【００３７】
ＰＭＯＳトランジスタＰＭ１がオンすることにより、ハイサイドスイッチのＮＭＯＳトランジスタＮＭ１はオフからオンへと状態が遷移する。このとき、ＰＭＯＳトランジスタＰＭ３がオンすることにより、ＰＭＯＳトランジスタＰＭ２はオンからオフへと状態が遷移する。ＰＭＯＳトランジスタＰＭ２がオフすることにより、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子との間の帰還路１は遮断される。
【００３８】
このような本実施形態によれば、ハイサイドスイッチであるＮＭＯＳトランジスタＮＭ１のオフからオンへ遷移するときに、出力端子ＯＵＴとＮＭＯＳトランジスタＮＭ１のゲート端子との間の帰還路１を速やかに遮断することができる。
【００３９】
（第３の実施形態）
上述の第１の実施形態および第２の実施形態のハイサイド駆動回路では、負荷容量の増加等で出力端子ＯＵＴの電圧の遷移が緩やかになっても帰還路１が形成されるように、制御信号Ｓ４の‘１’の期間が長めに設定されている。そのため、出力端子ＯＵＴの電圧の遷移が早く推移すると、帰還路２により、出力端子ＯＵＴからＮＭＯＳトランジスタＮＭ１のゲート端子へ負電位が帰還され、ＮＭＯＳトランジスタＮＭ４に接地端子ＧＮＤからの電流が流れてしまうことがある。そこで本実施形態では、出力端子ＯＵＴが負電位になっても、ＮＭＯＳトランジスタＮＭ４に電流が流れることのないハイサイド駆動回路の例を示す。
【００４０】
図５は、第３の実施形態のハイサイド駆動回路の構成の例を示す回路図である。
【００４１】
本実施形態のハイサイド駆動回路３は、第２の実施形態のハイサイド駆動回路２に、遷移終了検出部１２が追加されている。なお、この遷移終了検出部１２は、第１の実施形態のハイサイド駆動回路１にも追加され得る。
【００４２】
遷移終了検出部１２は、帰還路２の途中のＮＭＯＳトランジスタＮＭ２とＮＭＯＳトランジスタＮＭ３の接続点の電圧Ｖｄを閾値電圧Ｖｔと比較するコンパレータＣＰ１と、コンパレータＣＰ１の出力信号ＴＥと制御信号Ｓ４とが入力されるＡＮＤゲートＡＮ１と、を有する。
【００４３】
本実施形態では、ＡＮＤゲートＡＮ１の出力信号Ｓ４Ａが、ＮＭＯＳトランジスタＮＭ４のゲート端子へ入力される。
【００４４】
コンパレータＣＰ１へ入力される閾値電圧Ｖｔは、図３に示した、帰還路２が支配的となる中間電圧Ｖ１よりもやや低い値に設定されている。
【００４５】
コンパレータＣＰ１の出力信号ＴＥは、帰還路２の途中の電圧Ｖｄが閾値電圧Ｖｔ以上のときは‘１’であり、帰還路２の途中の電圧Ｖｄが閾値電圧Ｖｔよりも低くなると‘０’となる。
【００４６】
本実施形態では、このコンパレータＣＰ１の出力信号ＴＥの‘１’から‘０’への変化点を、出力端子ＯＵＴの電圧のハイレベルからローレベルへの遷移の終了時点とする。この時点で、出力信号Ｓ４が‘１’であっても、ＡＮＤゲートＡＮ１の出力信号Ｓ４Ａは‘０’となる。
【００４７】
図６に、図２と同様、出力端子にＯＵＴにローサイドスイッチおよびインダクタンス負荷が接続されたときの、本実施形態のハイサイド駆動回路３の動作波形図を示す。
【００４８】
本実施形態では、出力端子ＯＵＴの電圧が中間電圧Ｖ１よりも低い電圧Ｖ２になると、帰還路２の途中の電圧ＶｄがコンパレータＣＰ１の閾値電圧Ｖｔよりも低くなり、コンパレータＣＰ１の出力信号ＴＥが‘１’から‘０’へ変化する。
【００４９】
これにより、ＡＮＤゲートＡＮ１の出力信号Ｓ４Ａが‘１’から‘０’へ変化し、ＮＭＯＳトランジスタＮＭ４はオフする。
【００５０】
そのため、その後、出力端子ＯＵＴの電圧がさらに低下して負電圧となっても、ＮＭＯＳトランジスタＮＭ４に電流が流れることはない。
【００５１】
このような本実施形態によれば、出力端子ＯＵＴの電圧のハイレベルからローレベルへの遷移が終了した時点でＮＭＯＳトランジスタＮＭ４はオフするので、出力端子ＯＵＴが負電圧になったときにＮＭＯＳトランジスタＮＭ４に電流が流れることを防止することができる。
【００５２】
（第４の実施形態）
ここでは、上述の第１乃至第３の実施形態のハイサイド駆動回路を、モータ駆動装置に応用した例を示す。
【００５３】
図７は、第４の実施形態のモータ駆動装置の構成の例を示すブロック図である。
【００５４】
本実施形態のモータ駆動装置１００は、モータＭのコイルを駆動する電流を生成するＨブリッジ回路１０１と、Ｈブリッジ回路１０１のスイッチングを制御するスイッチング制御部１０２と、を備える。
【００５５】
Ｈブリッジ回路１０１は、２個の第１の実施形態のハイサイド駆動回路１ａ、１ｂと、ハイサイド駆動回路１ａの出力端子ＯＵＴＰに接続されるローサイドスイッチのＮＭＯＳトランジスタＮＭ１００Ｐと、ハイサイド駆動回路１ｂの出力端子ＯＵＴＭに接続されるローサイドスイッチのＮＭＯＳトランジスタＮＭ１００Ｍと、を有する。
【００５６】
このＨブリッジ回路１０１の出力端子ＯＵＴＰと出力端子ＯＵＴＭとの間にモータＭが接続される。
【００５７】
スイッチング制御部１０２は、ハイサイド駆動回路１ａに対する制御信号Ｓ１Ｐ〜Ｓ５Ｐ、ＮＭＯＳトランジスタＮＭ１００Ｐに対する制御信号Ｓ６Ｐ、ハイサイド駆動回路１ｂに対する制御信号Ｓ１Ｍ〜Ｓ５ＭおよびＮＭＯＳトランジスタＮＭ１００Ｍに対する制御信号Ｓ６Ｍを出力し、Ｈブリッジ回路１０１のモータ駆動モードを制御する。
【００５８】
なお、ここでは、第１の実施形態のハイサイド駆動回路を用いた例を示したが、第１の実施形態の代わりに、第２あるいは第３の実施形態のハイサイド駆動回路を用いてもよい。
【００５９】
このような本実施形態によれば、Ｈブリッジ回路を構成するハイサイド駆動回路のスイッチング中に無駄な電流が流れないので、モータ駆動効率を向上させることができる。
【００６０】
（第５の実施形態）
ここでは、上述の第１乃至第３の実施形態のハイサイド駆動回路を、ＤＣ−ＤＣコンバータに応用した例を示す。
【００６１】
図８は、第５の実施形態のＤＣ−ＤＣコンバータの構成の例を示すブロック図である。
【００６２】
本実施形態のＤＣ−ＤＣコンバータ２００は、ハイサイドスイッチのＮＭＯＳトランジスタＮＭ１へ入力電圧Ｖｉｎが印加される第１の実施形態のハイサイド駆動回路１と、負荷ＬＤに対する出力電圧Ｖｏｕｔを抵抗Ｒ２０１および抵抗Ｒ２０２で分圧したフィードバック電圧Ｖｆｂを基準電圧Ｖｒｅｆと比較してＰＷＭ信号を出力するＰＷＭ制御部２０１と、ＰＷＭ制御部２０１から出力されるＰＷＭ信号にもとづいてハイサイド駆動回路１に対する制御信号Ｓ１〜Ｓ５を出力するスイッチング制御部２０２と、を備える。
【００６３】
ハイサイド駆動回路１の出力端子ＯＵＴにはダイオードＤ２０１のカソード端子とインダクタＬ２０１が接続される。ダイオードＤ２０１のアノード端子は、接地端子ＧＮＤに接続される。また、インダクタＬ２０１の他端には、接地端子ＧＮＤとの間に平滑コンデンサＣ２０１が接続されるとともに、負荷ＬＤが接続される。
【００６４】
本実施形態のＤＣ−ＤＣコンバータ２００では、ハイサイド駆動回路１へ印加された入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔが負荷ＬＤへ供給され、ＰＷＭ制御部２０１の制御により、出力電圧Ｖｏｕｔの値が一定に保たれる。
【００６５】
なお、ここでは、第１の実施形態のハイサイド駆動回路を用いた例を示したが、第１の実施形態の代わりに、第２あるいは第３の実施形態のハイサイド駆動回路を用いてもよい。
【００６６】
このような本実施形態によれば、ハイサイドスイッチのオンからオフへの遷移中にハイサイド駆動回路に無駄な電流が流れないので、ＤＣ−ＤＣコンバータの効率を向上させることができる。
【００６７】
以上説明した少なくとも１つの実施形態のハイサイド駆動回路によれば、ハイサイドスイッチのオンからオフの遷移時に無駄な電流が流れることを防止することができる。
【００６８】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１、１ａ、１ｂ、２、３  ハイサイド駆動回路
１１  帰還制御部
１２  遷移終了検出部
１００  モータ駆動装置
１０１  Ｈブリッジ回路
１０２  スイッチング制御部
２００  ＤＣ−ＤＣコンバータ
２０１  ＰＷＭ  制御部
２０２  スイッチング制御部
ＮＭ１〜ＮＭ５、ＮＭ１０、ＮＭ１００Ｐ、ＮＭ１００Ｍ  ＮＭＯＳトランジスタ
ＰＭ１〜ＰＭ３  ＰＭＯＳトランジスタ
ＣＰ１  コンパレータ
ＡＮ１  ＡＮＤゲート
Ｒ１、Ｒ２、Ｒ２０１、Ｒ２０２  抵抗
Ｌ１０、Ｌ２０１  インダクタ
ＺＤ  ツェナーダイオード
Ｄ２０１  ダイオード
Ｃ２０１  平滑コンデンサ
【図１】
2015104201.tif 000003
【図２】
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【図３】
2015104201.tif 000005
【図４】
2015104201.tif 000006
【図５】
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【図６】
2015104201.tif 000008
【図７】
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【図８】
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