(57)【要約】【課題】入力画像の入力タイミングへの制約が生じたり、メモリ回路を追加したりする必要がなく、高速にヒストグラムデータを生成することができるヒストグラム生成回路を提供する。【解決手段】ヒストグラム生成回路は、画素値の数に相当する数の制御フラグを生成する制御フラグ生成回路と、制御フラグがローレベルの場合に‘１’を出力し、ハイレベルの場合に、メモリ回路の対応するアドレスからリードされたデータに‘１’を加算した加算値を出力するライトデータ選択回路と、制御フラグがローレベルの場合に‘０’を出力し、ハイレベルの場合に、対応するアドレスからリードされたヒストグラムの結果のデータを出力するリードデータ選択回路とを備える。制御フラグ生成回路は、ヒストグラムの生成が開始される前に、全ての制御フラグを同時にローレベルに初期化し、各アドレスにデータが１回目にライトされた後に、そのアドレスに対応する制御フラグをハイレベルに設定する。【選択図】図１
2015162064.tif 000002
【特許請求の範囲】
【請求項１】
１フレーム毎の画面の入力画像の画像データの画素値をアドレスとしてメモリ回路に入力し、各々の前記画素値が出現する毎に、前記メモリ回路の対応するアドレスのデータに‘１’を加算することにより、前記１フレーム毎の画素値のヒストグラムを生成するヒストグラム生成回路であって、
前記画素値の数に相当する数の制御フラグを生成する制御フラグ生成回路と、
前記メモリ回路にライトするデータとして、前記制御フラグがローレベルの場合に、‘１’を出力し、前記制御フラグがハイレベルの場合に、前記メモリ回路の対応するアドレスからリードされたデータに‘１’を加算した加算値を出力するライトデータ選択回路と、
前記メモリ回路からリードするヒストグラムの結果のデータとして、前記制御フラグがローレベルの場合に、‘０’を出力し、前記制御フラグがハイレベルの場合に、前記メモリ回路の対応するアドレスからリードされたヒストグラムの結果のデータを出力するリードデータ選択回路とを備え、
前記制御フラグ生成回路は、前記ヒストグラムの生成が開始される前に、全ての前記制御フラグを同時にローレベルに初期化し、前記メモリ回路の各アドレスにデータが１回目にライトされた後に、前記データが１回目にライトされたアドレスに対応する制御フラグをハイレベルに設定するものであることを特徴とするヒストグラム生成回路。
【請求項２】
前記制御フラグ生成回路は、
前記メモリ回路の各アドレスにデータが１回目にライトされた場合に、前記データが１回目にライトされたアドレスに対応する制御フラグを表すアクティブ状態の制御フラグ設定信号を出力する制御フラグ設定回路と、
全ての前記制御フラグを保持する制御フラグ保持回路と、
前記制御フラグ保持回路に保持された制御フラグの中から、前記メモリ回路へデータをライトする場合に、前記データがライトされるアドレスに対応する制御フラグ、または、前記メモリ回路からヒストグラムの結果のデータをリードする場合に、前記データがリードされるアドレスに対応する制御フラグを選択して出力する制御フラグ選択回路とを備え、
前記制御フラグ保持回路は、前記ヒストグラムの生成が開始される前に、全ての前記制御フラグを同時にローレベルに初期化し、前記メモリ回路の各アドレスにデータが１回目にライトされた後に、前記制御フラグ設定信号がアクティブ状態の場合に、前記データが１回目にライトされたアドレスに対応する制御フラグをハイレベルに設定するものである請求項１に記載のヒストグラム生成回路。
【請求項３】
前記制御フラグ保持回路は、各々の前記制御フラグを保持する複数の記憶素子を備え、前記ヒストグラムの生成が開始される前に、前記複数の記憶素子を同時に初期化することにより、全ての前記制御フラグを同時にローレベルに初期化するものである請求項２に記載のヒストグラム生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力画像の特徴を抽出するために、入力画像の画像データからフレーム毎の画素値（画像データを、その特徴により、適宜必要数に分類した値）のヒストグラムを生成するヒストグラム生成回路に関するものである。
【背景技術】
【０００２】
近年、フラットパネルディスプレイを採用した画像表示装置が急速に普及しており、中でも、液晶ディスプレイを採用した画像表示装置が主流となっている。また、画像表示装置には、高画質化のために様々な画像補正回路が搭載されている。
画像補正回路には、入力画像の特徴をリアルタイムに抽出し、それに適応した補正を入力画像に施すものがある。また、特徴抽出には、画質補正回路等のように、フレーム毎の入力画像の画素値のヒストグラムの結果を使用するものがある。
【０００３】
図４は、画像補正回路の構成を表す一例のブロック図である。同図に示す画像補正回路３４は、ヒストグラム生成回路４０と、補正係数演算回路３６と、画像補正演算回路３８とを備えている。
【０００４】
画像補正回路３４では、１フレーム毎に、ヒストグラム生成回路４０により、垂直同期信号およびデータ有効信号に基づいて、入力画像の画像データから各フレームの画素値のヒストグラムが生成される。続いて、補正係数演算回路３６により、ヒストグラムの結果のデータを用いて補正係数が演算され、画像補正演算回路３８により、補正係数を用いて入力画像の画像データを補正した出力画像の画像データが出力される。
【０００５】
従来、ヒストグラム生成回路４０としては、回路規模の増大を避けて高速に処理するために、特許文献１，２のように、メモリ回路を使用してヒストグラムを作成するものが提案されている。
【０００６】
図５は、従来のヒストグラム生成回路の構成を表す一例の回路図、図６は、図５に示すヒストグラム生成回路の動作を表す一例のタイミングチャートである。図５に示すヒストグラム生成回路４０は、各フレームの入力画像の画像データから、フレーム毎の画素値のヒストグラムを生成するものであり、メモリ回路４２と、アドレス生成回路４４と、タイミング生成回路４６と、加算器５０と、マルチプレクサ５２とを備えている。
【０００７】
図６のタイミングチャートに示すように、ヒストグラム生成回路４０では、まず、垂直同期信号の開始のタイミングに同期してメモリ回路４２の初期化が開始される（期間（ａ））。
【０００８】
この場合、タイミング生成回路４６により、垂直同期信号の開始のタイミングに同期してタイミング信号が生成され、アドレス生成回路４４により、タイミング信号に同期してアドレス０から１つずつカウントアップするアドレス信号が順次生成される。また、タイミング信号の制御により、マルチプレクサ５２から固定値の‘０’が出力され、アドレス信号により指定されるメモリ回路４２の各アドレスに‘０’が順次ライトされる。これにより、メモリ回路４２が初期化される。
【０００９】
メモリ回路４２の初期化が終了した後、データ有効信号に応じて、有効な画像データが入力される期間に、ヒストグラムの生成が開始される（期間（ｂ））。
【００１０】
この場合、アドレス生成回路４４により、画像データの画素値がメモリ回路４２のアドレス信号として順次出力される。タイミング信号の制御により、画像データの画素値に対応するメモリ回路４２のアドレスからデータがリードされ、加算器５０により、リードされたデータに‘１’が加算された加算値が、マルチプレクサ５２から出力され、メモリ回路４２の同じアドレスにライトされる。
この動作が１フレームの画面の入力画像の全ての画像データについて繰り返されることにより、１フレームの画素値のヒストグラムが生成される。
【００１１】
ヒストグラムの生成が終了した後、データ有効信号の終了のタイミング、つまり、１フレームの画面の最終ラインの終了のタイミングに同期してメモリ回路４２からヒストグラムの結果のデータのリードが開始される（期間（ｃ））。
【００１２】
この場合、タイミング生成回路４６により、１フレームの画面の最終ラインの終了のタイミングに同期してタイミング信号が生成され、アドレス生成回路４４により、タイミング信号に応じて、アドレス０から１つずつカウントアップするアドレス信号が順次生成される。タイミング信号の制御により、アドレス信号により指定されるメモリ回路４２の各アドレスからヒストグラムの結果のデータ、つまり、ヒストグラムの各画素値（データ領域）のデータ（出現数）が順次リードされる。
【００１３】
前のフレーム（N）のヒストグラムの結果のデータのリードが終了した後、次のフレーム（N+1）の画面の入力画像の全ての画像データについて上記動作が繰り返されることにより、１フレーム毎に画素値のヒストグラムが生成される。
【００１４】
従来のヒストグラム生成回路４０では、フレーム毎にヒストグラムを再計算するために、メモリ回路４２の全データを‘０’に初期化する必要があるが、そのためには全アドレスに‘０’をライトする必要がある。例えば、７ビットの画像データからなる入力画像のヒストグラムを生成する場合、メモリ回路４２の初期化に１２８クロックの期間が必要となる。一方、メモリ回路４２をフリップフロップ（ＦＦ）で構成すれば１クロックで同時に初期化することが可能であるが、回路規模が大幅に増加する。
【００１５】
また、図７（Ａ）に示すように、ヒストグラムを画面全体で１回生成する場合、垂直ブランキング期間でヒストグラムの結果のデータのリードと次のフレームのためのメモリ回路４２の初期化を行うことができる。従って、そのための期間は十分にある。同図（Ａ）および（Ｂ）において、（ａ）は、水平ブランキング期間、（ｂ）は垂直ブランキング期間、（ｃ）は、メモリ回路４２の初期化およびヒストグラムの結果のデータのリードを行うことが可能なヒストグラム処理可能期間である。
【００１６】
しかし、同図（Ｂ）に示すように、画面を複数の領域に分割して分割画面の領域毎に個別に処理する場合（同図の場合、水平４分割）、水平ブランキング期間で前のフレームのヒストグラムの結果のデータのリードと次のフレームのためのメモリ回路４２の初期化を行う必要があるが、ヒストグラム処理可能期間が短いため、水平ブランキング期間を長く確保するなどの入力画像の入力タイミングを制約する必要が生じたり、分割画面の領域毎に専用のメモリ回路を用意して並列に処理する必要が生じたりするなどの制約問題が出てくる可能性がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平６−１３９３５４号公報
【特許文献２】特開昭６３−３００３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、前記従来技術の問題点を解消し、入力画像の入力タイミングへの制約が生じたり、メモリ回路を追加したりする必要がなく、高速にヒストグラムデータを生成することができるヒストグラム生成回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、１フレーム毎の画面の入力画像の画像データの画素値をアドレスとしてメモリ回路に入力し、各々の前記画素値が出現する毎に、前記メモリ回路の対応するアドレスのデータに‘１’を加算することにより、前記１フレーム毎の画素値のヒストグラムを生成するヒストグラム生成回路であって、
前記画素値の数に相当する数の制御フラグを生成する制御フラグ生成回路と、
前記メモリ回路にライトするデータとして、前記制御フラグがローレベルの場合に、‘１’を出力し、前記制御フラグがハイレベルの場合に、前記メモリ回路の対応するアドレスからリードされたデータに‘１’を加算した加算値を出力するライトデータ選択回路と、
前記メモリ回路からリードするヒストグラムの結果のデータとして、前記制御フラグがローレベルの場合に、‘０’を出力し、前記制御フラグがハイレベルの場合に、前記メモリ回路の対応するアドレスからリードされたヒストグラムの結果のデータを出力するリードデータ選択回路とを備え、
前記制御フラグ生成回路は、前記ヒストグラムの生成が開始される前に、全ての前記制御フラグを同時にローレベルに初期化し、前記メモリ回路の各アドレスにデータが１回目にライトされた後に、前記データが１回目にライトされたアドレスに対応する制御フラグをハイレベルに設定するものであることを特徴とするヒストグラム生成回路を提供するものである。
【００２０】
ここで、前記制御フラグ生成回路は、
前記メモリ回路の各アドレスにデータが１回目にライトされた場合に、前記データが１回目にライトされたアドレスに対応する制御フラグを表すアクティブ状態の制御フラグ設定信号を出力する制御フラグ設定回路と、
全ての前記制御フラグを保持する制御フラグ保持回路と、
前記制御フラグ保持回路に保持された制御フラグの中から、前記メモリ回路へデータをライトする場合に、前記データがライトされるアドレスに対応する制御フラグ、または、前記メモリ回路からヒストグラムの結果のデータをリードする場合に、前記データがリードされるアドレスに対応する制御フラグを選択して出力する制御フラグ選択回路とを備え、
前記制御フラグ保持回路は、前記ヒストグラムの生成が開始される前に、全ての前記制御フラグを同時にローレベルに初期化し、前記メモリ回路の各アドレスにデータが１回目にライトされた後に、前記制御フラグ設定信号がアクティブ状態の場合に、前記データが１回目にライトされたアドレスに対応する制御フラグをハイレベルに設定するものであることが好ましい。
【００２１】
また、前記制御フラグ保持回路は、各々の前記制御フラグを保持する複数の記憶素子を備え、前記ヒストグラムの生成が開始される前に、前記複数の記憶素子を同時に初期化することにより、全ての前記制御フラグを同時にローレベルに初期化するものであることが好ましい。
【発明の効果】
【００２２】
本発明によれば、全ての制御フラグを同時に初期化することができるため、従来のヒストグラム生成回路と比べて、メモリ回路の初期化期間を省略することができる。そのため、水平ブランキング期間を長くするなどの、入力画像の入力タイミングへの制約が生じたり、メモリ回路を追加したりする必要がなく、高速にヒストグラムデータを生成することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明のヒストグラム生成回路の構成を表す一実施形態の回路図である。
【図２】図１に示す制御フラグ生成回路の構成を表す一例のブロック図である。
【図３】図１および図２に示すヒストグラム生成回路の動作を表す一例のタイミングチャートである。
【図４】画像補正回路の構成を表す一例のブロック図である。
【図５】従来のヒストグラム生成回路の構成を表す一例の回路図である。
【図６】図５に示すヒストグラム生成回路の動作を表す一例のタイミングチャートである。
【図７】（Ａ）は、ヒストグラムを画面全体で１回生成する場合、（Ｂ）は、画面を複数の領域に分割して分割画面の領域毎にヒストグラムを生成する場合の様子を表す一例の概念図である。
【発明を実施するための形態】
【００２４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のヒストグラム生成回路を詳細に説明する。
【００２５】
図１は、本発明のヒストグラム生成回路の構成を表す一実施形態の回路図である。同図に示すヒストグラム生成回路１０は、１フレーム毎の画面の入力画像の画像データの画素値をアドレスとしてメモリ回路に入力し、各々の画素値が出現する毎に、メモリ回路の対応するアドレスのデータに‘１’を加算することにより、１フレーム毎の画素値のヒストグラムを生成するものである。ヒストグラム生成回路１０は、メモリ回路１２と、アドレス生成回路１４と、タイミング生成回路１６と、制御フラグ生成回路１８と、加算器２０と、マルチプレクサ２２と、リードデータ選択回路２４とを備えている。
【００２６】
メモリ回路１２のアドレス入力端子Ａ、リード／ライト入力端子R/W、データ入力端子Ｄには、それぞれ、アドレス生成回路１４により生成されるアドレス信号、タイミング生成回路１６により生成されるタイミング信号（リード／ライト信号）、マルチプレクサ２２の出力信号が入力される。
メモリ回路１２は、例えば、RAM（Random Access Memory：ランダムアクセスメモリ）等の半導体メモリであり、タイミング信号に応じて、アドレス信号により指定されるアドレスからデータをリードする／アドレス信号により指定されるアドレスにマルチプレクサ２２の出力信号をライトすることが可能なものを利用することができる。
【００２７】
アドレス生成回路１４には、ヒストグラム生成回路１０の外部から入力画像の画像データ、タイミング生成回路１６からタイミング信号が入力される。
アドレス生成回路１４は、Nビット（Nは１以上の整数）の画像データ、および、タイミング信号に基づいて、メモリ回路１２からデータをリードする／メモリ回路１２へデータをライトする場合のNビットのアドレス信号を生成するものである。
アドレス生成回路１４は、メモリ回路１２へデータをライトする場合、タイミング信号に応じて、有効な画像データが入力される期間に、画像データの画素値をそのままアドレス信号として順次出力する。一方、アドレス生成回路１４は、メモリ回路１２からデータをリードする場合、タイミング信号に応じて、１フレームの画面における有効な最終ラインが終了した後に、例えば、画像データの画素値の最小値から最大値まで１つずつカウントアップするアドレス信号を順次生成する。
【００２８】
タイミング生成回路１６には、ヒストグラム生成回路１０の外部から、垂直同期信号、および、有効な画像データが入力される期間を示すデータ有効信号が入力される。
タイミング生成回路１６は、垂直同期信号およびデータ有効信号に基づいて、ヒストグラム生成回路１０の動作、つまり、メモリ回路１２におけるデータのリード／ライト、アドレス生成回路１４におけるアドレス信号の生成、制御フラグ生成回路１８における制御フラグの生成等のタイミングを制御する各タイミング信号を生成するものである。
【００２９】
制御フラグ生成回路１８には、アドレス生成回路１４からアドレス信号、および、タイミング生成回路１６からタイミング信号が入力される。
制御フラグ生成回路１８は、タイミング信号に応じて、画像データの各画素値、つまり、アドレス信号により指定されるメモリ回路１２の各アドレスに対応するヒストグラムの各データ領域へのデータのライトの有無を表す、画像データの画素値の数に相当する数の制御フラグを生成するものである。
【００３０】
図２は、図１に示す制御フラグ生成回路の構成を表す一例のブロック図である。同図に示す制御フラグ生成回路１８は、制御フラグ設定回路２６と、制御フラグ保持回路２８と、制御フラグ選択回路３０とを備えている。
【００３１】
制御フラグ設定回路２６には、アドレス信号、および、タイミング信号が入力される。
制御フラグ設定回路２６は、タイミング信号に基づいて、アドレス信号により指定されるアドレスに対応する制御フラグを表す制御フラグ設定信号を出力するものである。
制御フラグ設定回路２６は、各アドレスにデータが１回目にライトされた場合に、つまり、アドレスに対応する制御フラグがローレベルの場合に、データが１回目にライトされたアドレスに対応する制御フラグを表すアクティブ状態の制御フラグ設定信号を出力する。
【００３２】
制御フラグ保持回路２８には、制御フラグ設定回路２６から制御フラグ設定信号が入力される。
制御フラグ保持回路２８は、ヒストグラムの全ての画素値（データ領域）の制御フラグを保持するものである。画像データ、つまり、アドレス信号がNビットの場合、ヒストグラムの画素値（データ領域）の数、つまり、制御フラグの数は２＾N個となる。
制御フラグ保持回路２８は、各々の制御フラグを保持する複数、つまり、制御フラグの数と同数の記憶素子を備えている。記憶素子は、フリップフロップ（FF）のように、同時に並列にクリアして初期化することが可能なものである。全ての制御フラグは、ヒストグラムの生成が開始される前に、ローレベルに初期化される。
一方、各アドレスにデータが１回目にライトされた後に、制御フラグ設定信号がアクティブ状態の場合に、データが１回目にライトされたアドレスに対応する制御フラグがハイレベルに設定される。
つまり、ローレベルの制御フラグに対応するアドレスにはデータが１回もライトされていないことを表し、ハイレベルの制御フラグに対応するアドレスにはデータが１回以上ライトされていることを表す。
【００３３】
制御フラグ選択回路３０には、アドレス信号、タイミング信号、および、制御フラグ保持回路２８から制御フラグが入力される。
制御フラグ選択回路３０は、タイミング信号に基づいて、制御フラグ保持回路２８に保持された制御フラグの中から、アドレス信号により指定されるアドレスに対応する制御フラグを選択して出力するものである。
制御フラグ選択回路３０は、ヒストグラムの生成中に、メモリ回路１２にデータがライトされる場合に、データがライトされるアドレスに対応する制御フラグを出力する。データが１回目にライトされる場合、初期化されたままのローレベルの制御フラグが出力され、データが２回目以降にライトされる場合、ハイレベルに設定された制御フラグが出力される。
一方、制御フラグ選択回路３０は、１フレームの画面における有効な最終ラインが終了した後に、つまり、ヒストグラムの生成が終了した後に、メモリ回路１２からヒストグラムの結果のデータがリードされる場合に、データがリードされるアドレスに対応する制御フラグを出力する。
【００３４】
加算器２０には、メモリ回路１２から各アドレスのMビット（Mは１以上の整数）のデータ、つまり、ヒストグラムの各画素値（データ領域）のMビットのデータ（累積値）が入力される。
加算器２０は、各アドレスからリードされたデータに１を加算した加算値を出力するものである。
【００３５】
マルチプレクサ２２のデータ入力端子０，１には、それぞれ、固定値の‘１’、および、加算器２０から加算値が入力され、選択入力端子には、制御フラグ生成回路１８から各アドレスの制御フラグが入力される。
マルチプレクサ２２は、メモリ回路１２にライトするデータとして、各アドレスに対応する制御フラグがローレベルの場合に、固定値の‘１’を出力し、制御フラグがハイレベルの場合に、加算器２０によりメモリ回路１２の対応するアドレスからリードされたデータに‘１’が加算された加算値を出力するものである。
加算器２０およびマルチプレクサ２２は、本発明のライトデータ選択回路を構成するものである。
【００３６】
リードデータ選択回路２４には、メモリ回路１２から各アドレスのデータ、および、制御フラグ生成回路１８から制御フラグが入力される。
リードデータ選択回路２４は、メモリ回路１２からリードするヒストグラムの結果のデータとして、制御フラグがローレベルの場合に、固定値の‘０’を出力し、制御フラグがハイレベルの場合に、メモリ回路１２の対応するアドレスからリードされたヒストグラムの結果のデータを出力するものである。
【００３７】
本実施形態のリードデータ選択回路２４は、ＡＮＤ回路３２により構成されている。ＡＮＤ回路３２には、メモリ回路１２の各アドレスのデータ、および、各アドレスの制御フラグが入力される。
制御フラグがローレベルの場合、つまり、対応するアドレスにデータが１回もライトされていない場合、そのデータの値は不定であるから、ＡＮＤ回路３２からは、ヒストグラムの結果のデータとして、‘０’が出力される。一方、制御フラグがハイレベルの場合、つまり、対応するアドレスにデータが１回以上ライトされている場合、ＡＮＤ回路３２からは、ヒストグラムの結果のデータとして、対応するアドレスからリードされたヒストグラムの結果のデータがそのまま出力される。
【００３８】
次に、ヒストグラム生成回路１０の動作を説明する。
【００３９】
図３のタイミングチャートに示すように、ヒストグラム生成回路１０では、まず、ヒストグラムの生成が開始される前、本実施形態の場合、データ有効信号の開始のタイミング、つまり、１フレームの画面の先頭ラインの開始のタイミングに同期して全ての制御フラグがローレベルに初期化される（タイミング（ａ））。
【００４０】
この場合、タイミング生成回路１６により、１フレームの画面の先頭ラインの開始のタイミングに同期してタイミング信号が生成され、タイミング信号の制御により、全ての制御フラグは、同時にローレベルに初期化される。全ての制御フラグは、例えば１クロックで同時にローレベルに初期化することができるため、従来のヒストグラム生成回路４０のように、メモリ回路４２の全てのアドレスのデータを初期化するための長い時間（図６の期間（ａ））は不要である。
【００４１】
制御フラグの初期化が終了した後、データ有効信号に応じて、有効な画像データが入力される期間に、画素値のヒストグラムの生成が開始される（期間（ｂ））。
【００４２】
この場合、タイミング信号に応じて、アドレス生成回路１４から、画像データの画素値がそのままメモリ回路１２のアドレス信号として順次出力される。また、タイミング信号の制御により、画像データの画素値に対応するメモリ回路１２のアドレスからデータがリードされ、マルチプレクサ２２から、固定値の‘１’、または、加算器２０により、リードされたデータに‘１’が加算された加算値が出力され、メモリ回路１２の同じアドレスにライトされる。
【００４３】
ここで、各アドレスにデータが１回目にライトされる場合、タイミング信号に応じて、制御フラグ生成回路１８から、データがライトされるアドレスに対応する制御フラグとして初期化されたままの状態のローレベルが出力される。この場合、マルチプレクサ２２から固定値の‘１’が出力され、タイミング信号に応じて、この制御フラグに対応するメモリ回路１２のアドレスにライトされる。その後、このアドレスに対応する制御フラグはハイレベルに設定される。
【００４４】
一方、各アドレスにデータが２回目以降にライトされる場合、前述のように、データがライトされるアドレスに対応する制御フラグは、データが１回目にライトされた後にハイレベルに設定されるため、制御フラグ生成回路１８から、制御フラグとしてハイレベルが出力される。この場合、マルチプレクサ２２から、加算器２０により、リードされたデータに‘１’が加算された加算値が出力され、タイミング信号に応じて、この制御フラグに対応するメモリ回路１２のアドレスにライトされる。
【００４５】
上記の動作が、１フレームの画面の入力画像の全ての画像データについて繰り返されることにより、入力画像の画素値のヒストグラムが生成される。
【００４６】
ヒストグラムの生成が終了した後、データ有効信号の終了のタイミング、つまり、１フレームの画面の最終ラインの終了のタイミングに同期してメモリ回路１２からヒストグラムの結果のデータのリードが開始される（期間（ｃ））。
【００４７】
この場合、タイミング生成回路１６により、１フレームの画面の最終ラインの終了のタイミングに同期してタイミング信号が生成され、アドレス生成回路１４により、タイミング信号に応じて、例えば、アドレス０から１つずつカウントアップするアドレス信号が順次生成される。タイミング信号の制御により、アドレス信号により指定されるメモリ回路１２の各アドレスからヒストグラムの結果のデータ、つまり、ヒストグラムの各画素値（データ領域）のデータ（出現数）が順次リードされる。
【００４８】
メモリ回路１２からデータをリードする場合、タイミング信号に応じて、制御フラグ生成回路１８から、データをリードするアドレスに対応する制御フラグが出力される。データが１回もライトされていないアドレスに対応する制御フラグはローレベルであり、リードデータ選択回路２４のＡＮＤ回路３２からは‘０’が出力される。データが１回以上ライトされたアドレスに対応する制御フラグはハイレベルであり、ＡＮＤ回路３２からは、メモリ回路１２からリードされた各画素値（データ領域）のデータがそのまま出力される。
【００４９】
前のフレーム（N）のヒストグラムの結果のデータのリードが終了した後、次のフレーム（N+1）の画面の入力画像の全ての画像データについて上記動作が繰り返されることにより、１フレーム毎に画素値のヒストグラムが生成される。
【００５０】
ヒストグラム生成回路１０では、全ての制御フラグを同時に初期化することができるため、従来のヒストグラム生成回路４０と比べて、メモリ回路１２の初期化期間を省略することができる。そのため、水平ブランキング期間を長くするなどの、入力画像の入力タイミングへの制約が生じたり、メモリ回路を追加したりする必要がなく、高速にヒストグラムデータを生成することができる。特に、画面を複数の領域に分割して分割画面の領域毎にヒストグラムの生成を行う場合に時短効果が高くなる。
【００５１】
なお、制御フラグ生成回路１８の構成、制御フラグ生成回路１８を構成する制御フラグ設定回路２６、制御フラグ保持回路２８、および、制御フラグ選択回路３０の構成、ライトデータ選択回路およびリードデータ選択回路２４の構成は何ら限定されず、同様の機能を果たすことが可能な各種構成の回路を利用することができる。
また、全ての制御フラグを初期化するタイミングは、実施形態に限定されず、前のフレームのヒストグラムの結果のデータのリードが終了した後、次のフレームのヒストグラムの生成が開始される前までであればよい。
また、ヒストグラムの結果のデータをリードするタイミングも、実施形態に限定されず、前のフレームのヒストグラムの生成が終了した後、次のヒストグラムの生成が開始される前までであればよい。
【００５２】
本発明の方法は、例えば、その各々のステップをコンピュータに実行させるためのプログラムにより実施することができる。また、このプログラムが記録されたコンピュータ読み取り可能な記録媒体を提供することもできる。
【００５３】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００５４】
１０、４０  ヒストグラム生成回路
１２、４２  メモリ回路
１４、４４  アドレス生成回路
１６、４６  タイミング生成回路
１８  制御フラグ生成回路
２０、５０  加算器
２２、５２  マルチプレクサ
２４  リードデータ選択回路
２６  制御フラグ設定回路
２８  制御フラグ保持回路
３０  制御フラグ選択回路
３２  ＡＮＤ回路
３４  画像補正回路
３６  補正係数演算回路
３８  画像補正演算回路
【図１】
2015162064.tif 000003
【図２】
2015162064.tif 000004
【図３】
2015162064.tif 000005
【図４】
2015162064.tif 000006
【図５】
2015162064.tif 000007
【図６】
2015162064.tif 000008
【図７】
2015162064.tif 000009