(57)【要約】【課題】バックエンドプロセスで形成されるポリ結晶層上、または、絶縁膜上に形成されるポリ結晶層上に形成される半導体素子の素子特性（電気特性）の向上に寄与し得る半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、基板１０に、第１半導体素子２０を形成する工程と、前記基板上に、絶縁層３０を形成する工程と、前記絶縁層上に、活性層形成領域４１を有する非晶質半導体層４０を形成する工程と、前記活性層形成領域の一部を含む領域上に、パターンニングされた結晶成長制御層５０を形成する工程と、上方から光を照射して前記非晶質半導体層を結晶化することで、前記活性層形成領域に疑似単結晶半導体層４２からなる活性層領域４５を形成する工程と、前記活性層領域に、第２半導体素子８５を形成する工程と、を具備する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板に、第１半導体素子を形成する工程と、
前記基板上に、絶縁層を形成する工程と、
前記絶縁層上に、活性層形成領域を有する非晶質半導体層を形成する工程と、
前記活性層形成領域の一部を含む領域上に、パターンニングされた結晶成長制御層を形成する工程と、
上方から光を照射して前記非晶質半導体層を結晶化することで、前記活性層形成領域に疑似単結晶半導体層からなる活性層領域を形成する工程と、
前記活性層領域に、第２半導体素子を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記活性層領域を形成する工程において、前記非晶質半導体層は、前記結晶成長制御層の直下からその周囲に向かって上昇するような温度勾配を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記結晶成長制御層は、ＡｌｘＯｙ、ＳｉｘＮｙ、ＳｉｘＯｙ、ＹｘＯｙ、ＧａｘＯｙ、ＺｒＯｘ、ＮｄｘＯｙ、ＢｅＯ、ＬｘＯｙ、ＴｉＯｘ、ＣｏＯ、ＧｅＯｘ、ＳｎＯｘ、ＷＯｘ、ＴａｘＯｙ、ＦｅＯ、ＰｂｘＯｙ、ＮｂＯ、ＮｉＯ、ＰｔＯ、ＶＯ、もしくはＭｏＯ（ｘ，ｙは組成比を表し、０≦ｘ≦１、０≦ｙ≦１）のいずれか、それらの混合物、またはそれらの積層構造で構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記結晶成長制御層を形成する工程において、前記非晶質半導体層に応力を印加することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記結晶成長制御層は、平面において第１方向および前記第１方向に直交する第２方向において非対称な形状を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記非晶質半導体層は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧｅＳｎ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＳｉＣ、またはＧａＮのいずれか、もしくはそれらの積層構造で構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
平面において、前記活性層領域の第１方向における寸法は３０μｍ以下であり、前記活性層領域の前記第１方向に直交する第２方向における寸法は１０μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
第１半導体素子が形成された基板と、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された疑似単結晶半導体層からなる活性層領域と、
前記疑似単結晶半導体層に形成された第２半導体素子と、
を具備することを特徴とする半導体装置。
【請求項９】
平面において、前記活性層領域の第１方向における寸法は３０μｍ以下であり、前記活性層領域の前記第１方向に直交する第２方向における寸法は１０μｍ以下であることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、バックエンドプロセスで形成される半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、平面型のＬＳＩ構造を３次元（３Ｄ）ＬＳＩ構造に変更することで、従来にない新機能を付加した素子を１チップ上に搭載する３次元デバイスが注目されている。３次元デバイスでは、従来のＳｉ−ＬＳＩのように、基板上に平面的に素子が形成される。そして、その基板の上部に層間膜を介して、別の素子が新たに形成される。
【０００３】
層間膜上の新たな素子は、先作りのＳｉ−ＬＳＩなどを形成する工程（フロントエンドプロセス）後に、トランジスタなどの素子間を配線する工程（バックエンドプロセス）において新たに形成される。このようなトランジスタは、下部にあるＳｉ−ＬＳＩと接合することでＳｉ−ＬＳＩ機能に新たな機能を加えるため、バックエンドトランジスタと称される。
【０００４】
バックエンドトランジスタの形成においては、先作り素子がＳｉ−ＬＳＩであってもそれ以外の材料で構成されるＬＳＩであっても、従来法とは異なるプロセス技術の検討が必要となる。最優先されるべき課題は、バックエンドトランジスタ形成後においても先作り素子の特性を維持することである。具体的には、バックエンドトランジスタの形成温度に注意が必要である。
【０００５】
先作りのＳｉ−ＬＳＩや配線の電気的特性劣化を避けるために、バックエンドプロセスでは基本的に５００℃以下の低温プロセスの適用が必要である。このため、層間膜上にバックエンドトランジスタを形成するためのチャネル層（活性層）を形成する場合、スパッタ法やＣＶＤ（Chemical vapor deposition）法などの堆積法を低温プロセスにせざるを得ない。その結果、電荷移動度の低い非晶質層が形成される。したがって、上記３次元デバイスであっても、ガラスやプラスチック上の薄膜デバイスであっても、そのバックエンドプロセスでは、非晶質層の低温結晶化プロセスの導入が不可欠となる。
【０００６】
低温結晶化プロセスとしては、固相成長や光加熱が有効と考えられる。しかし、これらの低温結晶化プロセスを利用して作成された多結晶（ポリ結晶）層は、その粒径や結晶方位の配向性などの制御が困難である。その結果、バックエンドプロセスで作成された半導体素子の電気特性は、フロントエンドプロセスで作成された素子の電気特性を遙かに劣るのが現状であった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】高知工科大学紀要, 1(1): 79-86  Date of issue 31-Mar-2004
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、従来、例えばフロントエンドプロセスにおいて第１半導体素子が形成された基板上に、バックエンドプロセスにおいてポリ結晶層が形成される。そして、このポリ結晶層上に第２半導体素子が形成される。このように形成された第２半導体素子の電気特性は、単結晶層に形成される第１半導体素子の電気特性に比べて著しく劣るという問題がある。
【０００９】
発明が解決しようとする課題は、バックエンドプロセスで形成される第２半導体素子のチャネルとして用いられるポリ結晶層の結晶性を向上すること、あるいは、ガラスまたはプラスチック上に形成されるポリ結晶層などの絶縁膜上に形成されるポリ結晶層の結晶性を向上することである。すなわち、発明が解決しようとする課題は、バックエンドプロセスで形成されるポリ結晶層上、または、絶縁膜上に形成されるポリ結晶層上に形成される半導体素子の素子特性（電気特性）の向上に寄与し得る半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本実施形態による半導体装置の製造方法は、基板に、第１半導体素子を形成する工程と、前記基板上に、絶縁層を形成する工程と、前記絶縁層上に、活性層形成領域を有する非晶質半導体層を形成する工程と、前記活性層形成領域の一部を含む領域上に、パターンニングされた結晶成長制御層を形成する工程と、上方から光を照射して前記非晶質半導体層を結晶化することで、前記活性層形成領域に疑似単結晶半導体層からなる活性層領域を形成する工程と、前記活性層領域に、第２半導体素子を形成する工程と、を具備する。
【００１１】
本実施形態による半導体装置は、第１半導体素子が形成された基板と、前記基板上に形成された絶縁層と、前記絶縁層上に形成された疑似単結晶半導体層からなる活性層領域と、前記疑似単結晶半導体層に形成された第２半導体素子と、を具備する。
【発明の効果】
【００１２】
本発明によれば、第２半導体素子を形成するためのチャネル層（非晶質層）上にパターン化された結晶成長制御層を形成した後、レーザー光またはランプ光を照射して非晶質層を加熱および溶融する。結晶成長制御層が形成されることで、非晶質層において結晶成長制御層の端（パターン端）から温度勾配が発生する。この温度勾配に対応する固化がアモルファス層（非晶質層）の中に生じ、優先的な結晶成長を実現することができる。より具体的には、結晶成長制御層の下部に位置するアモルファス層の固化（結晶化）が始まり、結晶成長制御層の外側（周囲）に向かってアモルファス層の結晶化が進行する。その結果、従来のランダム結晶成長の場合に比べて、結晶成長制御層の端からのアモルファス層の結晶成長、すなわち、結晶成長の起点を制御したアモルファス層の結晶成長を実現することができる。
【００１３】
また、本発明によれば、結晶成長制御層の配置または形状を半導体装置で構成される回路の配置に対応させて変更する。これにより、従来のポリ結晶成長方法では制御できない結晶粒径および結晶粒の配向性の問題を回避しつつ、任意の方向への任意の寸法（幅）の結晶成長を実現することができる。
【００１４】
さらに、本発明は、通常の半導体製造プロセスの追加、即ち新規技術の開発を伴わない汎用的なプロセスを適用できる。したがって、開発期間の短縮が可能で、製造工程の急激な増大が避けられる上、既存材料の流用が可能である。その結果として、簡単かつコスト増を抑えつつ、単体のＬＳＩでは成し得ない新機能を具現する３次元半導体装置を実現することが可能である。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の構造を示す平面図。
【図２】図２（ａ）は図１のIIA-IIA線に沿った断面図、図２（ｂ）は図１のIIB-IIB線に沿った断面図。
【図３】第１の実施形態に係る半導体装置の製造工程を示す平面図。
【図４】図４（ａ）は図３のIVA-IVA線に沿った断面図、図４（ｂ）は図３のIVB-IVB線に沿った断面図。
【図５】図３に続く、第１の実施形態に係る半導体装置の製造工程を示す平面図。
【図６】図６（ａ）は図５のVIA-VIA線に沿った断面図、図６（ｂ）は図５のVIB-VIB線に沿った断面図。
【図７】図５に続く、第１の実施形態に係る半導体装置の製造工程を示す平面図。
【図８】図８（ａ）は図７のVIIIA-VIIIA線に沿った断面図、図８（ｂ）は図７のVIIIB-VIIIB線に沿った断面図。
【図９】図７に続く、第１の実施形態に係る半導体装置の製造工程を示す平面図
【図１０】図１０（ａ）は図９のXA-XA線に沿った断面図、図１０（ｂ）は図９のXB-XB線に沿った断面図。
【図１１】結晶成長制御層の下部からその周囲に亘る非晶質半導体層の加熱直後（アニール直後）の温度勾配を示すグラフ。
【図１２】第２の実施形態に係る半導体装置の製造工程を示す平面図。
【図１３】第３の実施形態に係る半導体装置の製造工程を示す平面図。
【図１４】第４の実施形態に係る半導体装置の製造工程を示す平面図。
【図１５】第５の実施形態に係る半導体装置の製造工程を示す平面図。
【図１６】図１６（ａ）は図１５におけるXVIA-XVIA線に沿った断面図、図１６（ｂ）は図１５におけるXVIB-XVIB線に沿った断面図。
【図１７】結晶成長制御層のパターンサイズに対する非晶質半導体層の結晶性（ラマン半値幅（ＦＷＨＭ））を示すグラフ。
【発明を実施するための形態】
【００１６】
発明の実施形態を説明する前に、本発明に至った概要について説明する。
【００１７】
バックエンドトランジスタ用のチャネル結晶層の形成技術として、絶縁膜（層間膜）上のアモルファス層に熱を加えてポリ結晶層を形成するアニール技術が注目されている。その方法として、パルスレーザーまたはランプ照射による短時間高温アニールによりアモルファス層を溶融・固化してポリ結晶層を形成する結晶成長技術が提案されている。しかし、この方法では、結晶方位の制御（結晶配向の制御）が困難であり、ランダムポリ結晶が形成されてしまう。
【００１８】
また、別のアニール技術として、シード結晶または触媒を用いて比較的低温かつ長時間処理によりポリ結晶層を形成する固相成長技術が提案されている。しかし、この方法においても、結晶方位の制御（結晶配向の制御）が困難であり、ランダムポリ結晶が形成されてしまう。また、触媒法またはパルスレーザーアニール法で形成されるポリ結晶層は、その粒径が数百ｎｍ〜数μｍ程度である。
【００１９】
そこで、レーザースキャンアニール法または一部のシード法により、粒径を数μｍ以上に拡大する技術が検討されている。しかし、依然として、結晶方位制御、すなわち配向制御は実現されていない。また、シード法では、シード結晶とチャネル結晶との組成が異なる場合、成長初期過程（数μｍを超える幅）での組成ミキシングを避けることができない。このため、シード法を微細デバイスに適用することは、困難である。
【００２０】
このように、高性能なバックエンドトランジスタを低温プロセスで実現する場合、上記の加熱溶融による結晶化プロセスをそのまま利用すると、バックエンドトランジスタの性能には制限があり、改善の余地がある。
【００２１】
そこで発明者などは、上記の課題を解決するため、半導体素子を形成するためのチャネル層上にパターン化された結晶成長制御層を形成した後、レーザー光またはランプ光を照射してチャネル層を加熱および溶融するプロセスを検討した。その結果、パターン化された結晶成長制御層端からその周囲に向かってチャネル層に温度勾配が発生する。これにより、結晶成長制御層の下部のチャネル層の固化が最初に始まり、結晶成長制御層の外側に向かってチャネル層の結晶成長が進行する。このとき、パターン化される結晶性制御層端の向きが所望の角度に設定される。これにより、結晶成長制御層端を起点として、溶融したチャネル層が固化（結晶成長）する方向を任意に制御することができる。その結果、上述の半導体素子を形成するためのチャネル層の結晶粒径および結晶方位を制御することが可能であることが見出された。
【００２２】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。
【００２３】
＜第１の実施形態＞
以下に、図１乃至図１１を用いて、第１の実施形態に係る半導体装置について説明する。
【００２４】
第１の実施形態では、第２半導体素子８５を形成するための非晶質半導体層４０上にパターンニングされた結晶成長制御層５０が形成された後、レーザー光をスキャン照射することで非晶質半導体層４０が加熱および溶融（融解）される。これにより、結晶成長制御層５０端から非晶質半導体層４０に温度勾配が発生し、この温度勾配に対応して非晶質半導体層４０の結晶化が進行する。その結果、結晶粒径および結晶方位が制御された疑似単結晶半導体層４２を任意の位置および任意の寸法で形成することができ、第２半導体素子８５の電気特性を向上させることができる。以下に、第１の実施形態について詳説する。
【００２５】
［第１の実施形態における構成］
図１および図２を用いて、第１の実施形態に係る半導体装置の構造について説明する。
【００２６】
図１は、第１の実施形態に係る半導体装置の構造を示す平面図である。図２は、第１の実施形態に係る半導体装置の構造を示す断面図である。
【００２７】
より具体的には、図２（ａ）は図１のIIA-IIA線に沿った断面図であり、図２（ｂ）は図１のIIB-IIB線に沿った断面図である。
【００２８】
図１および図２に示すように、半導体装置は、基板１０、第１半導体素子２０、絶縁層３０、疑似単結晶半導体層４２、多結晶半導体層４３、素子分離絶縁層７０、および第２半導体素子８５を備える。
【００２９】
半導体装置は、基板１０上に立体的に形成される。基板１０は、例えば、通常のＳｉ基板またはＳＯＩ構造の基板で構成される。基板１０は、Ｓｉに限らず、ＳｉＧｅ、Ｇｅ、もしくはＧｅＳｎなどのIV族系結晶、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＳｉＣ、もしくはＧａＮなどのIII-V属結晶、またはII−VＩ属結晶で構成されてもよい。また、基板１０は、絶縁体であってもよく、例えばガラスなどの非晶質もしくはプラスチックであってもよい。
【００３０】
第１半導体素子２０は、基板１０上に形成される。ここでは、第１半導体素子２０として、ゲート絶縁層およびゲート電極からなるトランジスタを示しているが、これに限らない。
【００３１】
絶縁層３０は、第１半導体素子２０を覆うように、基板１０上に形成される。絶縁層３０は、例えば、ＡｌｘＯｙ、ＳｉｘＮｙ、ＳｉｘＯｙ、ＹｘＯｙ、ＧａｘＯｙ、ＺｒＯｘ、ＮｄｘＯｙ、ＢｅＯ、ＬｘＯｙ、ＴｉＯｘ、ＣｏＯ、ＧｅＯｘ、ＳｎＯｘ、ＷＯｘ、ＴａｘＯｙ、ＦｅＯ、ＰｂｘＯｙ、ＮｂＯ、ＮｉＯ、ＰｔＯ、ＶＯ、ＭｏＯ（ｘ，ｙは組成比を表し、０≦ｘ≦１、０≦ｙ≦１）、ＳＯＧ（spin on glass）、もしくはＴＥＯＳのいずれか、それらの混合物、またはそれらの積層構造で構成される。なお、活性層の領域を拡大するために、絶縁層３０はＳｉｘＮｙであることが望ましい。この詳細については、製造工程において後述する。
【００３２】
絶縁層３０が第１半導体素子２０上に形成される場合、絶縁層３０の膜厚は第１半導体素子２０の上方に形成される配線層の層数に比例して増加する。より具体的には、絶縁層３０の膜厚は、例えば２００ｎｍ以上２０００ｎｍ以下程度である。
【００３３】
また、液晶表示装置のドライバーなどの薄膜トランジスタを含む半導体素子の場合など、ガラス基板またはプラスチック基板上に直接半導体素子（第２半導体素子８５）が形成される場合のチャネル層として非晶質層、多結晶層を使用する場合は、これらを覆う絶縁層の膜厚は比較的厚くない。より具体的には、絶縁層の膜厚は、例えば１ｎｍ以上２００ｎｍ以下程度であり、典型的には２０ｎｍ以上１００ｎｍ程度である。
【００３４】
疑似単結晶半導体層４２は、絶縁層３０上の活性層領域（アクティブエリア）４５に形成される。疑似単結晶半導体層４２は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧｅＳｎ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＳｉＣ、またはＧａＮなどの、IV属、II−VI属、あるいはIII-V属などの疑似単結晶のいずれか、もしくはそれらの積層構造で構成される。疑似単結晶半導体層４２を構成する材料は、第２半導体素子８５のチャネルの選択（Ｐ型かＮ型か）によって異なる。なお、疑似単結晶半導体層４２は、基板１０（例えばＳｉ基板）よりもキャリア移動度が大きい材料で構成されることが望ましい。
【００３５】
ここで、疑似単結晶とは、ゲート幅（第１方向（図１において左右方向）におけるゲート電極８０の寸法）よりも大きい結晶粒径を有し、かつ、ゲート電極８０の直下において結晶粒界を有さない多結晶を示す。言い換えると、疑似単結晶層４２からなる活性層領域４５は、ゲート電極８０の直下にチャネルとして単結晶層を有する。また、疑似単結晶とは、上記に限られるものではない。疑似単結晶とは、結晶軸、結晶面、および粒界の方向等がランダムで無秩序に配される多結晶よりも、結晶軸、結晶面、および粒界の方向の少なくともいずれかが制御されたものであり、実質的に多結晶よりも単結晶の性能に近いものを示す。
【００３６】
疑似単結晶半導体層４２の膜厚は、結晶粒径の増大・結晶の配向性を制御するために適宜調整される。疑似単結晶半導体層４２の膜厚は、例えば、１ｎｍから１０００ｎｍ程度であり、典型的には５ｎｍ以上１００ｎｍ以下程度である。
【００３７】
なお、図１において、活性層領域４５は、第１方向に延びる長方形である。言い換えると、活性層領域４５は、第１方向において長辺を有し、第１方向に直交する第２方向（図１において上下方向）において短辺を有する長方形である。より具体的には、活性層領域４５の長辺は、３０μｍ以下であり、好ましくは３００ｎｍ以上５００ｎｍ以下程度である。また、活性層領域４５の短辺は、１０μｍ以下であり、好ましくは１００ｎｍ程度である。活性層領域４５の周囲には、多結晶半導体層４３および素子分離絶縁層７０からなる素子分離層領域７１が形成される。
【００３８】
多結晶半導体層４３は、絶縁層３０上の素子分離層領域７１に形成される。多結晶半導体層４３は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧｅＳｎ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＳｉＣ、またはＧａＮなどの、IV属、II−VI属、あるいはIII-V属などの多結晶のいずれか、もしくはそれらの積層構造で構成される。すなわち、多結晶半導体層４３と疑似単結晶半導体層４２とは、結晶性は異なるが、同一の材料で構成される。これは、多結晶半導体層４３と疑似単結晶半導体層４２とが同一の非晶質半導体層４０から形成されるためである。この詳細については、製造工程において後述する。
【００３９】
素子分離絶縁層７０は、多結晶半導体層４３上に形成される。すなわち、疑似単結晶半導体層４２の下部側の周囲に多結晶半導体層４３が形成され、疑似単結晶半導体層４２の上部側の周囲に素子分離絶縁層７０が形成される。素子分離絶縁層７０は、例えば、ＡｌｘＯｙ、ＳｉｘＮｙ、ＳｉｘＯｙ、ＹｘＯｙ、ＧａｘＯｙ、ＺｒＯｘ、ＮｄｘＯｙ、ＢｅＯ、ＬｘＯｙ、ＴｉＯｘ、ＣｏＯ、ＧｅＯｘ、ＳｎＯｘ、ＷＯｘ、ＴａｘＯｙ、ＦｅＯ、ＰｂｘＯｙ、ＮｂＯ、ＮｉＯ、ＰｔＯ、ＶＯ、ＭｏＯ、ＳＯＧ、もしくはＴＥＯＳのいずれか、それらの混合物、またはそれらの積層構造で構成される。
【００４０】
なお、ここで、素子分離層領域７１は、チャネル領域およびソース・ドレイン領域が形成される活性層領域４５の周囲に形成される領域である。また、素子分離層領域７１は、隣接する活性層領域４５を絶縁分離する領域である。このため、隣接する活性層領域４５を絶縁分離することができれば、素子分離層領域７１の一部に疑似単結晶半導体層４２が形成されてもよい。
【００４１】
第２半導体素子８５は、活性層領域４５（疑似単結晶半導体層４２）上に形成される。第２半導体素子８５は、疑似単結晶半導体層４２上に形成されたゲート絶縁層６０、ゲート絶縁層６０上に形成されたゲート電極８０、およびこれらを挟むように疑似単結晶半導体層４２内に形成された拡散層９０で構成される。ゲート電極８０は、第２方向に延びる長方形である。言い換えると、ゲート電極８０は、第２方向において長辺を有し、第１方向において短辺を有する長方形である。ゲート電極８０は、第１方向に沿って、素子分離層領域７１および活性層領域４５に跨って形成される。
【００４２】
活性層領域４５（疑似単結晶半導体層４２）において、ゲート電極８０の直下に位置するチャネルは、結晶方位が一定の単結晶状態である。これにより、第２半導体素子８５における電気特性を向上させることができる。
【００４３】
なお、拡散層９０は、シリサイド構造、またはエレべーテッド構造としてもよい。また、活性層領域４５は、３次元チャネル構造を含む構造としてもよく、そのチャネルを平面、または積層方向に複数配したマルチチャネル構造としてもよい。
【００４４】
［第１の実施形態における製造方法］
図３および図１１を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。
【００４５】
図３，５，７，９は、第１の実施形態に係る半導体装置の製造工程を示す平面図である。図４，６，８，１０は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４６】
より具体的には、図４（ａ）は図３のIVA-IVA線に沿った断面図であり、図４（ｂ）は図３のIVB-IVB線に沿った断面図であり、図６（ａ）は図５のVIA-VIA線に沿った断面図であり、図６（ｂ）は図５のVIB-VIB線に沿った断面図であり、図８（ａ）は図７のVIIIA-VIIIA線に沿った断面図であり、図８（ｂ）は図７のVIIIB-VIIIB線に沿った断面図であり、図１０（ａ）は図９のXA-XA線に沿った断面図であり、図１０（ｂ）は図９のXB-XB線に沿った断面図である。
【００４７】
また、図１１は、結晶成長制御層５０の下部からその周囲に亘る非晶質半導体層４０の加熱直後（アニール直後）の温度勾配を示すグラフである。
【００４８】
まず、図３および図４に示すように、例えばＳｉで構成される基板１０上に、第１半導体素子２０が形成される。ここでは、第１半導体素子２０として、ゲート絶縁層およびゲート電極からなるトランジスタを示している。
【００４９】
次に、第１半導体素子２０を覆うように基板１０上に、絶縁層３０が形成される。絶縁層３０は、例えば、ＡｌｘＯｙ、ＳｉｘＮｙ、ＳｉｘＯｙ、ＹｘＯｙ、ＧａｘＯｙ、ＺｒＯｘ、ＮｄｘＯｙ、ＢｅＯ、ＬｘＯｙ、ＴｉＯｘ、ＣｏＯ、ＧｅＯｘ、ＳｎＯｘ、ＷＯｘ、ＴａｘＯｙ、ＦｅＯ、ＰｂｘＯｙ、ＮｂＯ、ＮｉＯ、ＰｔＯ、ＶＯ、ＭｏＯ（ｘ，ｙは組成比を表し、０≦ｘ≦１、０≦ｙ≦１）、ＳＯＧ、もしくはＴＥＯＳのいずれか、それらの混合物、またはそれらの積層構造で構成される。絶縁層３０の膜厚は、例えば２００ｎｍ以上２０００ｎｍ以下程度である。
【００５０】
次に、絶縁層３０上に、非晶質半導体層４０が形成される。非晶質半導体層４０は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧｅＳｎ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＳｉＣ、またはＧａＮなどの、IV属、II−VI属、あるいはIII-V属などの非晶質のいずれか、もしくはそれらの積層構造で構成される。非晶質半導体層４０は、例えば、熱酸化法、ラジカル酸化法、オゾン加熱法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法、塗布法（ＳＯＧ）、またはＰＶＤ（Physical Vapor Deposition）法により形成される。また、成膜温度は、基板１０上に第１半導体素子２０が予め形成されている場合、その加熱による第１半導体素子２０の劣化を避けるために、６００℃以下、望ましくは５００℃以下である。
【００５１】
非晶質半導体層４０の膜厚は、後の結晶化工程において結晶粒径の増大・結晶の配向性を制御するために適宜調整される。非晶質半導体層４０の膜厚は、例えば、１ｎｍから１０００ｎｍ程度であり、典型的には５ｎｍ以上１００ｎｍ以下程度である。
【００５２】
また、非晶質半導体層４０は、後の工程で活性層領域４５が形成される活性層形成領域４１を有する。活性層形成領域４１は、活性層領域４５に形成される第２半導体素子８５の配置設計に基づいて予め設計される領域である。ここでは、例えば、活性層形成領域４１は、第１方向において長辺を有し、第２方向において短辺を有する長方形である。より具体的には、活性層形成領域４１の長辺は、３０μｍ以下であり、好ましくは３００ｎｍ以上５００ｎｍ以下程度である。また、活性層形成領域４１の短辺は、１０μｍ以下であり、好ましくは１００ｎｍ程度である。
【００５３】
次に、図５および図６に示すように、非晶質半導体層４０上に、結晶成長制御層５０が形成される。結晶成長制御層５０は、後の光照射（レーザースキャンおよびランプ照射）によるアニール工程において、直下に位置する非晶質半導体層４０への光の透過量を減少させ、非晶質半導体層４０の温度上昇を低減させるものである。
【００５４】
結晶成長制御層５０の材料としては、例えば、ＡｌｘＯｙ、ＳｉｘＮｙ、ＳｉｘＯｙ、ＹｘＯｙ、ＧａｘＯｙ、ＺｒＯｘ、ＮｄｘＯｙ、ＢｅＯ、ＬｘＯｙ、ＴｉＯｘ、ＣｏＯ、ＧｅＯｘ、ＳｎＯｘ、ＷＯｘ、ＴａｘＯｙ、ＦｅＯ、ＰｂｘＯｙ、ＮｂＯ、ＮｉＯ、ＰｔＯ、ＶＯ、ＭｏＯ（ｘ，ｙは組成比を表し、０≦ｘ≦１、０≦ｙ≦１）、ＳＯＧ、もしくはＴＥＯＳのいずれか、それらの混合物、またはそれらの積層構造が挙げられる。結晶成長制御層５０の材料は、上記に限らず、半導体製造プロセスで用いられる任意の材料であってもよい。
【００５５】
結晶成長制御層５０の膜厚は、１ｎｍ以上２００ｎｍ以下程度であり、より好ましくは５ｎｍ以上１００ｎｍ以下程度である。結晶成長制御層５０の膜厚は、後の結晶化工程において結晶粒径の増大・結晶の配向性を制御するために適宜調整される。
【００５６】
その後、例えばリソグラフィ技術およびエッチング技術により、結晶成長制御層５０がパターニングされる。これにより、結晶成長制御層５０は、活性層形成領域４１の一部を含む領域上に残存する。
【００５７】
より具体的には、パターニングされた結晶成長制御層５０は、活性層形成領域４１の第１方向における端部上に形成される。このとき、結晶成長制御層５０は、例えば第２方向において長辺を有し、第１方向において短辺を有する長方形である。そして、第２方向における結晶成長制御層５０の寸法は、第２方向における活性層形成領域４１の寸法以上の大きさになるように設定される。
【００５８】
次に、図７および図８に示すように、非晶質半導体層４０のアニールが行われる。より具体的には、非晶質半導体層４０および結晶成長制御層５０の上方から光が照射される。これにより、非晶質半導体層４０が融解された後、固化（結晶化）される。ここでは、光照射としてレーザー光がスキャン照射される。図７では、第１方向に沿ってレーザースキャンが行われ、左側をスキャン始点とし、右側をスキャン終点としている。
【００５９】
このとき、図１１に示すように、非晶質半導体層４０の温度は、結晶成長制御層５０の下部では低い。また、非晶質半導体層４０の温度は、結晶成長制御層５０の下部以外では結晶成長制御層５０から遠ざかるにつれて上昇していく。これは、結晶成長制御層５０が、直下に位置する非晶質半導体層４０へのレーザー光の透過量を減少させ、非晶質半導体層４０の温度上昇を低減させるためである。このように、非晶質半導体層４０において、結晶成長制御層５０の直下の温度を低くすることで、その周囲に向かって温度が上昇するような温度勾配が生じる。言い換えると、非晶質半導体層４０には、結晶成長制御層５０を中心にして放射状に温度勾配が生じる。
【００６０】
アニール後の非晶質半導体層４０の結晶化は、低温領域、すなわち、結晶成長制御層５０の下部領域から始まる。そして、非晶質半導体層４０の結晶化は、結晶成長制御層５０を中心としてその周囲に放射状に形成される温度勾配に沿って進行する。したがって、結晶成長制御層５０の下部に位置する最初に結晶化される非晶質半導体層４０の結晶方位に基づいて非晶質半導体層４０が結晶化されていく。これにより、結晶成長制御層５０から放射状に疑似単結晶半導体層４２が形成される。
【００６１】
なお、本例では、結晶成長制御層５０は長方形であるため、非晶質半導体層４０の結晶化は各辺から垂直方向外側に進行していく。すなわち、結晶成長制御層５０が長方形である場合、４方向（図面において上下左右方向）が結晶成長方向となる。
【００６２】
また、レーザースキャンアニールでは、非晶質半導体層４０における結晶成長制御層５０よりもスキャン始点側（図面において左）に位置する領域は、結晶成長制御層５０による温度勾配ができる前に多結晶化してしまう。このため、レーザースキャンアニールを行う本例では、結晶成長層制御層５０による本願の効果が得られるのは、スキャン始点側方向（左方向）以外の３方向（上下右方向）が結晶成長方向となる。
【００６３】
なお、短辺からの結晶成長よりも長辺からの結晶成長のほうが、その結晶成長の幅（各辺に対して平行方向の寸法）は大きくなる。このため、図７では、短辺に垂直な結晶成長方向（上下方向への結晶成長方向）は省略し、長辺に垂直なスキャン終点側の結晶成長方向（右方向への結晶成長方向）を示している。すなわち、結晶成長制御層５０のスキャン終点側の長辺から外側（右方向）に結晶化が進行していく例を示している。
【００６４】
なお、活性層領域４５における疑似単結晶半導体層４２の結晶粒配向が図７の結晶成長方向と平行な方向となるように結晶成長を促すために、第２方向における結晶成長制御層５０の寸法は第２方向における活性層領域４５（活性層形成領域４１）の寸法以上の大きさであることが望ましい。
【００６５】
このようにして、結晶成長制御層５０の右側に位置する活性層形成領域４１に、疑似単結晶半導体層４２からなる活性層領域４５が形成される。また、活性層形成領域４１以外の領域（素子分離層領域７１）に、多結晶半導体層４３が形成される。なお、素子分離層領域７１の一部が疑似単結晶化してもよい。
【００６６】
また、非晶質半導体層４０としてＧｅを用いる場合、絶縁層３０はＳｉｘＮｙで構成されることが望ましい。これは、以下の理由によるためである。Ｇｅが融解する際、その下地層（絶縁層３０）をＳｉｘＮｙにすることで、Ｇｅの表面張力を小さくすることができる。仮に融解したＧｅの表面張力が大きいと、Ｇｅは不連続（細切れ）に形成される。不連続なＧｅを固化すると、疑似単結晶として形成されるＧｅの領域が小さくなってしまう。絶縁層３０をＳｉｘＮｙにしてＧｅの表面張力を小さくすることで、Ｇｅを連続に形成することができ、疑似単結晶として形成されるＧｅの領域（活性層領域４５）を拡大することができる。
【００６７】
次に、図９および図１０に示すように、結晶成長制御層５０が除去される。次に、全面に、ゲート絶縁層６０が形成される。その後、例えば、活性層領域４５以外の領域（活性層領域４５の周囲）に溝が形成される。すなわち、多結晶半導体層４３の上部側が除去される。この溝内に、素子分離絶縁層７０が形成され、多結晶半導体層４３および素子分離絶縁層７０からなる素子分離層領域７１が形成される。
【００６８】
なお、ここでは、ＳＴＩ（shallow Trench Isolation）法による素子分離層領域７１の形成について示したが、これに限らず、活性層領域４５以外の領域を部分的に酸化するＬＯＣＯＳ（local oxidation of silicon）法によって素子分離層領域７１を形成してもよい。また、素子分離絶縁層７０は、例えば、熱酸化法、ＣＶＤ（Chemical vapor Deposition）法、スパッタ法、塗布法、またはエピタキシャル法などにより形成された酸化膜、または窒化膜で構成される。また、本例では、結晶成長制御層５０上全面にゲート絶縁層６０が形成された後に素子分離絶縁層７０が形成されたが、最初に素子分離絶縁層７０が形成された後にゲート絶縁層６０が形成されてもよい。
【００６９】
次に、図１および図２に示すように、ゲート絶縁層６０上に、ゲート電極８０が形成される。ゲート電極８０は、第２方向に延びる長方形である。ゲート電極８０は、第１方向に沿って、素子分離層領域７１および活性層領域４５に跨って形成される。その後、ゲート絶縁層６０およびゲート電極８０を挟むように疑似単結晶半導体層４２内に、拡散層９０が形成され、第２半導体素子８５が形成される。
【００７０】
その後、図示せぬ層間膜、および配線（多層配線）が形成され、第１の実施形態に係る半導体装置が完成する。
【００７１】
なお、拡散層９０は、シリサイド構造、またはエレベーテッド構造としてもよい。また、活性層領域４５は、結晶化後に、リソグラフィ技術およびエッチング技術により３次元チャネル構造を含む構造としてもよく、そのチャネルを平面、または積層方向に複数配したマルチチャネル構造としてもよい。
【００７２】
［第１の実施形態における効果］
第１の実施形態によれば、第２半導体素子８５を形成するための非晶質半導体層４０上にパターンニングされた結晶成長制御層５０が形成された後、レーザー光をスキャン照射することで非晶質半導体層４０が加熱および融解される。これにより、結晶成長制御層５０端から非晶質半導体層４０に温度勾配が発生し、この温度勾配に対応して非晶質半導体層４０の結晶化が進行する。より具体的には、結晶成長制御層５０の下部に位置する非晶質半導体層４０の固化（結晶化）が始まり、結晶成長制御層５０の外側に向かって非晶質半導体層４０の結晶化が進行する。
【００７３】
このように、結晶成長制御層５０によって結晶成長の起点を制御することで、結晶粒径および結晶方位が制御された疑似単結晶半導体層４２を任意の位置および任意の寸法で形成することができる。例えば、長辺が３０μｍ以下、短辺が１０μｍ以下の長方形等の微細な拡散層領域４５を疑似単結晶半導体層４２で形成することが可能となる。すなわち、微細な第２半導体素子８５の電気特性を向上させることができる。
【００７４】
また、第１の実施形態では、レーザー光のスキャン照射によって、非晶質半導体層４０をアニールする。レーザー光は高出力であるため、スキャン速度を大きくしても非晶質半導体層４０の融解および固化が可能である。これにより、任意の領域へのレーザー光を照射する時間を短くすることができ、下層（第１半導体素子２０）へのダメージを低減することができる。なお、レーザー光は高出力であることに限らない。
【００７５】
さらに、本実施形態は、通常の半導体製造プロセスの追加、すなわち、新規技術の開発を伴わない汎用的なプロセスを適用することができる。したがって、本実施形態では、開発期間の短縮が可能である。また、製造工程の急激な増大が避けられるうえ、既存材料の流用が可能である。その結果として、簡単でかつコスト増を抑えつつ、単体のＬＳＩでは成し得ない新機能を具現する３次元半導体装置を実現することが可能である。
【００７６】
＜第２の実施形態＞
以下に、図１２を用いて、第２の実施形態に係る半導体装置について説明する。
【００７７】
第２の実施形態では、第２半導体素子８５を形成するための非晶質半導体層４０上にパターンニングされた結晶成長制御層５０が形成された後、ランプ光を照射することで非晶質半導体層４０が加熱および融解される。これにより、結晶成長制御層５０端から四方に同一の疑似単結晶半導体層４２を形成することができ、四方に同一性能の第２半導体素子８５を形成することができる。以下に、第２の実施形態について詳説する。
【００７８】
なお、第２の実施形態において、上記第１の実施形態と異なる点については説明を省略し、主に異なる点について説明する。
【００７９】
［第２の実施形態における製造方法］
図１２を用いて、第２の実施形態に係る半導体装置の製造方法について説明する。
【００８０】
図１２は、第２の実施形態に係る半導体装置の製造工程を示す平面図である。
【００８１】
第２の実施形態において第１の実施形態と異なる点は、ランプ光を照射することで非晶質半導体層４０が加熱および融解される点である。
【００８２】
まず、第１の実施形態における図３に示す工程まで行われる。すなわち、絶縁層３０上に、非晶質半導体層４０が形成される。非晶質半導体層４０は、後の工程で活性層領域４５が形成される活性層形成領域４１を有する。
【００８３】
次に、図１２に示すように、非晶質半導体層４０上に、結晶成長制御層５０が形成される。その後、例えばリソグラフィ技術およびエッチング技術により、結晶成長制御層５０がパターニングされる。これにより、結晶成長制御層５０は、活性層形成領域４１の一部を含む領域上に残存する。
【００８４】
より具体的には、パターニングされた結晶成長制御層５０は、活性層形成領域４１の第１方向における中央部上に形成される。言い換えると、活性層形成領域４１は、第１方向における結晶成長制御層５０の両側に位置する。このとき、結晶成長制御層５０は、例えば第２方向において長辺を有し、第１方向において短辺を有する長方形である。そして、第２方向における結晶成長制御層５０の寸法は、第２方向における活性層形成領域４１の寸法以上の大きさになるように設定される。
【００８５】
次に、非晶質半導体層４０のアニールが行われる。より具体的には、非晶質半導体層４０および結晶成長制御層５０の上方（積層方向の上方）から光が照射される。これにより、非晶質半導体層４０が融解された後、固化（結晶化）される。ここでは、光照射としてランプ光が照射される。
【００８６】
ランプ光照射アニールでは、ランプ光が上方（積層方向の上方）から全面に同時に照射される。このため、結晶成長制御層５０の四方に、同様の温度勾配が生じる。このため、ランプ光照射アニールを行う本例では、結晶成長制御層５０からの４方向全てが結晶成長方向となる。なお、図１２では、短辺に垂直な結晶成長方向（上下方向への結晶成長方向）は省略し、長辺に垂直な結晶成長方向（左右方向への結晶成長方向）のみを示している。すなわち、結晶成長制御層５０の両長辺から外側（左右方向）に結晶化が進行していく例を示している。
【００８７】
このようにして、結晶成長制御層５０の右側および左側に位置する活性層形成領域４１に、疑似単結晶半導体層４２からなる活性層領域４５が形成される。この活性層領域４５における疑似単結晶半導体層４２の結晶性は、同一となる。すなわち、結晶成長制御層５０の両側に、同一の結晶性を有する一対の疑似単結晶半導体層４２が形成される。
【００８８】
次に、結晶成長制御層５０が除去され、疑似単結晶半導体層４２に第２半導体素子８５が形成される。
【００８９】
この際、結晶成長制御層５０の両側にそれぞれゲート電極８０を形成することで、同一性能の第２半導体素子８５（トランジスタ）を形成することができる。そして、一方のトランジスタをＰＭＯＳトランジスタ、他方をＮＭＯＳトランジスタとすることで、ＣＭＯＳトランジスタを形成することができる。
【００９０】
その後、図示せぬ層間膜、および配線（多層配線）が形成され、第２の実施形態に係る半導体装置が完成する。
【００９１】
［第２の実施形態における効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００９２】
さらに、第２の実施形態では、第２半導体素子８５を形成するための非晶質半導体層４０上にパターンニングされた結晶成長制御層５０が形成された後、ランプ光を照射することで非晶質半導体層４０が加熱および融解される。これにより、結晶成長制御層５０端から四方（本例では、結晶成長制御層５０の両側）に同一の結晶性を有する一対の疑似単結晶半導体層４２を形成することができる。この一対の疑似単結晶半導体層４２にそれぞれ第２半導体素子８５を形成することで、同一性能の２つの第２半導体素子８５を形成することができる。より具体的には、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを同時に作成することができ、容易にＣＭＯＳトランジスタを形成することができる。
【００９３】
また、結晶成長制御層５０を一か所に配するだけで、２つのトランジスタの活性層形成領域４１を同時、かつ同一に形成することができる。したがって、基板上の素子面積を有効に利用することが可能である。
【００９４】
＜第３の実施形態＞
以下に、図１３を用いて、第３の実施形態に係る半導体装置について説明する。
【００９５】
一般に、半導体装置の製造工程において、隣接する別の素子との電気的な干渉を避けるため、チャネル層領域を含む活性層領域４５を絶縁層で分離する素子分離（フィールド絶縁）構造を適用する場合がある。上記第１の実施形態では、素子分離構造として素子分離層領域７１が、非晶質半導体層４０の結晶化後に形成された。
【００９６】
これに対し、第３の実施形態では、非晶質半導体層４０が結晶化される前に、予め活性層形成領域４１の周囲に素子分離層領域７１が形成される。以下に、第３の実施形態について詳説する。
【００９７】
なお、第３の実施形態において、上記第１の実施形態と異なる点については説明を省略し、主に異なる点について説明する。
【００９８】
［第３の実施形態における製造方法］
図１３を用いて、第３の実施形態に係る半導体装置の製造方法について説明する。
【００９９】
図１３は、第３の実施形態に係る半導体装置の製造工程を示す平面図である。
【０１００】
第３の実施形態において第１の実施形態と異なる点は、非晶質半導体層４０が結晶化される前に、活性層形成領域４１の周囲に素子分離層領域７１が形成される点である。
【０１０１】
まず、第１の実施形態における図３に示す工程まで行われる。すなわち、絶縁層３０上に、非晶質半導体層４０が形成される。非晶質半導体層４０は、後の工程で活性層領域４５が形成される活性層形成領域４１を有する。
【０１０２】
次に、図１３に示すように、活性層形成領域４１の周囲に素子分離層領域７１（素子分離絶縁層７０）が形成される。素子分離層領域７１は、ＳＴＩ法によって形成されても、ＬＯＣＯＳ法によって形成されてもよい。
【０１０３】
次に、非晶質半導体層４０上に、結晶成長制御層５０が形成される。その後、例えばリソグラフィ技術およびエッチング技術により、結晶成長制御層５０がパターニングされる。これにより、結晶成長制御層５０は、活性層形成領域４１の一部を含む領域上に残存する。
【０１０４】
より具体的には、パターニングされた結晶成長制御層５０は、活性層形成領域４１の第１方向における端部上に形成される。このとき、結晶成長制御層５０は、例えば第２方向において長辺を有し、第１方向において短辺を有する長方形である。そして、第２方向における結晶成長制御層５０の寸法は、第２方向における活性層形成領域４１の寸法以上の大きさになるように設定される。
【０１０５】
次に、非晶質半導体層４０のアニールが行われる。より具体的には、非晶質半導体層４０および結晶成長制御層５０の上方（積層方向の上方）から光が照射される。これにより、非晶質半導体層４０が融解された後、固化（結晶化）される。ここでは、光照射としてレーザー光がスキャン照射されるが、これに限らず、非晶質半導体層４０の溶融・固化が可能な熱源であればよく、ランプ光またはプラズマ流などが照射されてもよい。
【０１０６】
このようにして、結晶成長制御層５０の右側に位置し、素子分離領域７１に囲まれた活性層形成領域４１に、疑似単結晶半導体層４２からなる活性層領域４５が形成される。
【０１０７】
次に、結晶成長制御層５０が除去され、疑似単結晶半導体層４２に第２半導体素子８５が形成される。
【０１０８】
その後、図示せぬ層間膜、および配線（多層配線）が形成され、第３の実施形態に係る半導体装置が完成する。
【０１０９】
［第３の実施形態における効果］
上記第３の実施形態によれば、非晶質半導体層４０が結晶化される前に、予め活性層形成領域４１の周囲に素子分離層領域７１が形成される。すなわち、活性層形成領域４１と素子分離層領域７１とを分離した後に、結晶成長制御層５０が形成され、活性層形成領域４１に疑似単結晶半導体層４２からなる活性層領域４５が形成される。第３の実施形態においても、上記第１の実施形態と同様の効果を得ることができる。
【０１１０】
すなわち、素子分離層領域７１の形成工程の前後にかかわらず、結晶成長制御層５０を形成して非晶質半導体層４０の結晶化工程を行うことで、結晶粒径および結晶方位が制御された疑似単結晶半導体層４２を任意の位置および任意の寸法で形成することができる。
【０１１１】
＜第４の実施形態＞
以下に、図１４を用いて、第４の実施形態に係る半導体装置について説明する。
【０１１２】
第４の実施形態では、非晶質半導体層４０上に配置角度（形成角度）が異なる２つ（以上）の結晶成長制御層５０ａ，５０ｂが形成された後、光を照射することで非晶質半導体層４０が加熱および融解される。これにより、活性層領域４２ａ，４２ｂの形成領域の自由度、すなわち、回路配置（レイアウト）の自由度を増すことができる。以下に、第４の実施形態について詳説する。
【０１１３】
なお、第４の実施形態において、上記第１の実施形態と異なる点については説明を省略し、主に異なる点について説明する。
【０１１４】
［第４の実施形態における製造方法］
図１４を用いて、第４の実施形態に係る半導体装置の製造方法について説明する。
【０１１５】
図１４は、第４の実施形態に係る半導体装置の製造工程を示す平面図である。
【０１１６】
第４の実施形態において第１の実施形態と異なる点は、非晶質半導体層４０上に配置角度（形成角度）が異なる２つ以上の結晶成長制御層５０ａ，５０ｂが形成される点である。
【０１１７】
まず、第１の実施形態における図３に示す工程まで行われる。すなわち、絶縁層３０上に、非晶質半導体層４０が形成される。非晶質半導体層４０は、後の工程で活性層領域４５ａ，４５ｂがそれぞれ形成される活性層形成領域４１ａ，４１ｂを有する。
【０１１８】
ここでは、例えば、活性層領域４５ａが形成される活性層形成領域４１ａは、第１方向において長辺を有し、第２方向において短辺を有する長方形である。一方、活性層領域４５ｂが形成される活性層形成領域４１ｂは、第２方向において長辺を有し、第１方向において短辺を有する長方形である。すなわち、活性層形成領域４１ａと活性層形成領域４１ｂとは互いに、９０°回転して設定される。また、これらは、互いに接触しないように設定される。
【０１１９】
次に、図１４に示すように、非晶質半導体層４０上に、パターニングされた結晶成長制御層５０ａ，５０ｂが形成される。結晶成長制御層５０ａは活性層形成領域４１ａの一部を含む領域上に形成され、結晶成長制御層５０ｂは活性層形成領域４１ｂの一部を含む領域上に形成される。
【０１２０】
より具体的には、結晶成長制御層５０ａは、活性層形成領域４１ａの第１方向における端部上に形成される。このとき、結晶成長制御層５０ａは、例えば第２方向において長辺を有し、第１方向において短辺を有する長方形である。そして、第２方向における結晶成長制御層５０ａの寸法は、第２方向における活性層形成領域４１ａの寸法以上の大きさになるように設定される。
【０１２１】
一方、結晶成長制御層５０ｂは、活性層形成領域４１ｂの第２方向における端部上に形成される。このとき、結晶成長制御層５０ｂは、例えば第２方向において短辺を有し、第１方向において長辺を有する長方形である。そして、第１方向における結晶成長制御層５０ｂの寸法は、第１方向における活性層形成領域４１ｂの寸法以上の大きさになるように設定される。
【０１２２】
次に、非晶質半導体層４０のアニールが行われる。より具体的には、非晶質半導体層４０および結晶成長制御層５０ａ，５０ｂの上方（積層方向の上方）から光が照射される。これにより、非晶質半導体層４０が融解された後、固化（結晶化）される。ここでは、光照射としてレーザー光がスキャン照射されるが、これに限らず、ランプ光が照射されてもよい。
【０１２３】
このとき、絶縁層３０上での活性層領域４５ａ，４５ｂの形成において、例えば、単結晶上の異種材料のエピタキシャル結晶機構とは異なり、下地層の異方的な影響を受けにくく、主に結晶成長制御層５０ａ，５０ｂの形状に従った結晶成長が生じる。このため、結晶成長制御層５０ａ，５０ｂの形成角度を変えることによって、所望の方向に結晶成長方向を生じさせることができる。
【０１２４】
なお、短辺からの結晶成長よりも長辺からの結晶成長のほうが、その結晶成長の幅（各辺に対して平行方向の寸法）は大きくなる。このため、図１４では、短辺に垂直な結晶成長方向（結晶成長制御層５０ａから上下方向への結晶成長方向および結晶成長制御層５０ｂから左右方向への結晶成長）は省略し、長辺に垂直な結晶成長方向（結晶成長制御層５０ａから右方向への結晶成長方向および結晶成長制御層５０ｂから上方向への結晶成長）を示している。
【０１２５】
したがって、第４の実施形態では、結晶成長制御層５０ａの右側に位置する活性層形成領域４１ａに、疑似単結晶半導体層４２ａからなる活性層領域４５ａが形成される。一方、結晶成長制御層５０ｂの上側に位置する活性層形成領域４１ｂに、疑似単結晶半導体層４２ｂからなる活性層領域４５ｂが形成される。すなわち、互いに９０°異なる結晶成長制御層５０ａ，５０ｂを形成することで、互いに９０°異なる活性層領域４５ａ，４５ｂが形成される。
【０１２６】
なお、本例では、９０度角度が異なる場合を示しているが、結晶成長制御層５０ａ，５０ｂの角度は所望の角度に設定することができる。
【０１２７】
次に、結晶成長制御層５０ａ，５０ｂが除去され、疑似単結晶半導体層４２ａ，４２ｂに第２半導体素子８５が形成される。
【０１２８】
その後、図示せぬ層間膜、および配線（多層配線）が形成され、第４の実施形態に係る半導体装置が完成する。
【０１２９】
［第４の実施形態における効果］
上記第４の実施形態によれば、非晶質半導体層４０上に配置角度（形成角度）が異なる２つの結晶成長制御層５０ａ，５０ｂが形成された後、光を照射することで非晶質半導体層４０が加熱および融解される。これにより、配置角度の異なる活性層領域４２ａ，４２ｂを形成することができる。したがって、活性層領域４２ａ，４２ｂの形成領域の自由度、すなわち、回路配置（レイアウト）の自由度を増すことができる。その結果、チップにおける半導体素子の専有面積の縮小、またはチップサイズの縮小を図ることができる。これに伴い、フォームファクター（電子機器における回路基板面積）におけるチップの専有面積、またはフォームファクターの縮小を図ることができる。また、活性層領域４２ａ，４２ｂを無駄なく配置できることで、コスト低減を図ることができる。
【０１３０】
＜第５の実施形態＞
以下に、図１５乃至図１７を用いて、第５の実施形態に係る半導体装置について説明する。
【０１３１】
非晶質半導体層において、引張応力（引張ひずみ）または圧縮応力（圧縮ひずみ）が印加されることで、非晶質半導体層の結晶成長速度が変調可能であることが報告されている（例えば、非特許文献１）。しかし、非特許文献１では非晶質半導体層に等方的に応力が印加されるため、結晶化後の結晶はランダム結晶（多結晶）となり、配向の制御は行い難い。
【０１３２】
これに対し、第５の実施形態では、非晶質半導体層４０に異方的に応力を印加する。そして、この応力によって結晶成長方向を制御することで、さらなる結晶成長方向の制御を可能にすることができる。以下に、第３の実施形態について詳説する。
【０１３３】
なお、第５の実施形態において、上記第１の実施形態と異なる点については説明を省略し、主に異なる点について説明する。
【０１３４】
［第５の実施形態における製造方法］
図１５乃至図１７を用いて、第５の実施形態に係る半導体装置の製造方法について説明する。
【０１３５】
図１５は、第５の実施形態に係る半導体装置の製造工程を示す平面図である。図１６は、第５の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図１６（ａ）は図１５におけるXVIA-XVIA線に沿った断面図であり、図１６（ｂ）は図１５におけるXVIB-XVIB線に沿った断面図である。
【０１３６】
第５の実施形態において第１の実施形態と異なる点は、非晶質半導体層４０に応力を印加しながら非晶質半導体層４０が加熱および融解される点である。
【０１３７】
まず、第１の実施形態における図３に示す工程まで行われる。すなわち、絶縁層３０上に、非晶質半導体層４０が形成される。非晶質半導体層４０は、後の工程で活性層領域４５が形成される活性層形成領域４１を有する。
【０１３８】
次に、図１５および図１６に示すように、非晶質半導体層４０上に、結晶成長制御層５０が形成される。このとき、非晶質半導体層４０に引張応力が印加されるように、結晶成長制御層５０が形成される。例えば、結晶成長制御層５０の材料または組成比を調整することで、非晶質半導体層４０に印加される応力を調整することができる。
【０１３９】
その後、例えばリソグラフィ技術およびエッチング技術により、結晶成長制御層５０がパターニングされる。これにより、結晶成長制御層５０は、活性層形成領域４１の一部を含む領域上に残存する。このとき、結晶成長制御層５０は、例えば第２方向において長辺を有し、第１方向において短辺を有する長方形である。このため、短辺に垂直方向には小さな引張応力１００が印加され、長辺に垂直方向には大きな引張応力９０が印加される。この原理については、後述する。
【０１４０】
次に、非晶質半導体層４０のアニールが行われる。より具体的には、非晶質半導体層４０および結晶成長制御層５０の上方（積層方向の上方）から光が照射される。これにより、非晶質半導体層４０が融解された後、固化（結晶化）される。ここでは、光照射としてレーザー光がスキャン照射されるが、これに限らず、熱源となるランプ光またはプラズマ流などが照射されてもよい。
【０１４１】
このとき、大きな引張応力９０が印加された方向よりも、小さな引張応力１００が印加された方向に対して結晶成長速度が速くなる。言い換えると、圧縮応力が小さい方向よりも圧縮応力が大きい方向に対して、結晶成長速度が速くなる。すなわち、引張応力側を正、圧縮応力側を負とした場合、負側の応力が印加された方向に結晶成長速度が速くなる。したがって、本例では、長辺に垂直な方向が結晶成長方向となる。
【０１４２】
このようにして、結晶成長制御層５０の右側に位置する活性層形成領域４１に、疑似単結晶半導体層４２からなる活性層領域４５が形成される。
【０１４３】
次に、結晶成長制御層５０が除去され、疑似単結晶半導体層４２に第２半導体素子８５が形成される。
【０１４４】
その後、図示せぬ層間膜、および配線（多層配線）が形成され、第５の実施形態に係る半導体装置が完成する。
【０１４５】
本例では、第２方向において長辺を有し、第１方向において短辺を有する長方形である結晶成長制御層５０によって、非晶質半導体層４０に応力を印加する。すなわち、第１方向および第２方向において非対称な形状（長方形）にパターニングされた結晶成長制御層５０によって、非晶質半導体層４０に応力を印加する。
【０１４６】
このとき、応力緩和はパターニングされた結晶成長制御層５０の幅に依存する。より具体的には、幅が狭いほどその幅方向の応力緩和が増加し、幅が広いほどその幅方向の応力緩和が減少する。言い換えると、短辺に垂直方向の応力緩和が増大し、長辺に垂直方向の応力緩和が減少する。このため、図１５に示すように、上下方向に長い（延在する）パターンが形成された結晶成長制御層５０直下の非晶質層４０には、左右方向に小さな引張応力１００が印加され、上下方向に大きな引張応力９０が印加される。その結果、上述したように、小さな引張応力１００が印加された方向に結晶成長速度が速くなるため、その方向が結晶成長方向となる。
【０１４７】
図１７は、結晶成長制御層５０のパターンサイズに対する非晶質半導体層４０の結晶性（ラマン半値幅（ＦＷＨＭ））を示すグラフであり、応力緩和によって結晶成長を制御できる根拠となる図である。ここでは、２００ｎｍの膜厚を有し、ＳｉＯ２で構成される絶縁層３０上に、６０ｎｍの膜厚を有する非晶質半導体層４０を形成する。そして、非晶質半導体層４０上にＳｉＮで構成される結晶成長制御層９０を形成して、その下の非晶質半導体層４０に応力を印加する。その後、非晶質半導体層４０を結晶化して、その結晶性をラマン法で評価した。なお、図１７において、ＦＷＨＭが小さいほど、結晶性が高いことを示している。
【０１４８】
図１７に示すように、ＦＷＨＭは、結晶成長制御層５０のパターンサイズを小さくするほど減少している。すなわち、結晶成長制御層５０のパターンサイズを小さくするほど、非晶質層４０の結晶粒径が拡大し、その結晶性が向上する。これは、応力緩和の影響によるものである。
【０１４９】
結晶成長制御層５０のパターンサイズを小さくすると、非晶質半導体層４０に印加された応力が結晶成長制御層５０の自由端から緩和される。このため、結晶成長制御層５０のパターンサイズが大きい場合よりも、非晶質半導体層４０に印加される応力の異方性が高くなる。言い換えると、結晶成長制御層５０のパターンサイズが小さくなると、非晶質半導体層４０に印加される応力分布がその方向および位置に応じて異なる。このように、応力の異方性を高めることで、任意の領域の結晶性を向上させることができる。
【０１５０】
本実施形態では、微細にパターニングされた（パターンサイズの小さい）結晶成長制御層５０を形成する。したがって、異方的な応力を生じさせることができ、非晶質半導体層４０の任意の領域の結晶性を向上させることができる。また、本実施形態では、結晶成長制御層５０は非対称な形状にパターニングされる。これにより、応力の異方性をさらに顕著にすることができ、結晶成長速度をさらに制御することができる。
【０１５１】
なお、本例では、引張応力によって結晶成長方向を制御したが、これに限らず、結晶成長制御層５０の材料または組成比を変えることで圧縮応力を生じさせ、この圧縮応力によって結晶成長方向を制御してもよい。この場合、引張応力の大小とは反対に、圧縮応力が大きい方向のほうが、圧縮応力が小さい方向よりも、結晶成長速度が高くなる。
【０１５２】
また、非晶質半導体層４０の材料または組成比によっては、印加される応力による結晶成長方向が異なる。より具体的には、上記とは反対に、引張応力の大きい方向に結晶成長する場合がある。このため、非晶質半導体層４０の材料または組成比に応じて、引張応力（または圧縮応力）の大きさを適宜調整することが望ましい。
【０１５３】
また、本例では、結晶成長制御層５０を長方形にパターニングすることで、９０°角度が異なる方向（第１方向および第２方向）で非対称としたがこれに限らない。結晶成長制御層５０の形状は任意の形状でよく、少なくとも一部が任意の方向において非対称であればよい。例えば、楕円、台形、または三角形等であってもよい。
【０１５４】
［第５の実施形態における効果］
上記第５の実施形態によれば、任意の方向において非対称な形状を有する結晶成長制御層５０を形成し、非晶質半導体層４０に異方的に応力を印加する。そして、この応力によって結晶成長方向を制御することで、さらなる結晶成長方向の制御を可能にすることができる。
【０１５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均などの範囲に含まれる。
【符号の説明】
【０１５６】
１０…基板、２０…第１半導体素子、３０…絶縁層、４０…非晶質半導体層、４１…活性層形成領域、４２…疑似単結晶半導体層、４５…活性層領域、５０…結晶成長制御層、８５…第２半導体素子、９０，１００…引張応力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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