(57)【要約】【課題】出力電圧が供給される外部回路のさらなる軽負荷状態を検出すること。【解決手段】スイッチングノードを介して直列に接続された第１及び第２のスイッチング素子と、第１及び第２のスイッチング素子のスイッチング動作をパルス制御するパルス制御部と、第１端がスイッチングノードに接続され、第２端から出力電圧を出力するインダクタと、インダクタを流れるインダクタ電流がゼロであることを検出する検出部と、インダクタ電流がゼロである期間が第１の基準期間を超えた場合、出力電圧が供給される外部回路の動作モードが、第１のモードよりも消費電力の小さい第２のモードであると判定する第１の判定部と、を備えた半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチングノードを介して直列に接続された第１及び第２のスイッチング素子と、
前記第１及び第２のスイッチング素子のスイッチング動作をパルス制御するパルス制御部と、
第１端が前記スイッチングノードに接続され、第２端から出力電圧を出力するインダクタと、
前記インダクタを流れるインダクタ電流がゼロであることを検出する検出部と、
前記インダクタ電流がゼロである期間が第１の基準期間を超えた場合、前記出力電圧が供給される外部回路の動作モードが、第１のモードよりも消費電力の小さい第２のモードであると判定する第１の判定部と、を備えた半導体装置。
【請求項２】
前記検出部は、
前記スイッチングノードの電圧を計測することにより、前記インダクタ電流がゼロであることを検出する、
請求項１に記載の半導体装置。
【請求項３】
前記パルス制御部は、
前記インダクタ電流がゼロになったタイミングで、前記第２のスイッチング素子をオフにする、
請求項１に記載の半導体装置。
【請求項４】
前記インダクタ電流がゼロとなる頻度が基準頻度を超えた場合、前記外部回路の動作モードが前記第１のモードであると判定する第２の判定部を更に備える、
請求項１に記載の半導体装置。
【請求項５】
前記第２の判定部は、
前記インダクタ電流がゼロとなった後、第２の基準期間内に前記インダクタ電流が再度ゼロとなった場合、前記外部回路の動作モードが前記第１のモードであると判定する、
請求項４に記載の半導体装置。
【請求項６】
前記外部回路の動作モードが前記第１のモードであると判定されている間、前記第１の判定部は動作し、前記第２の判定部は停止し、
前記外部回路の動作モードが前記第２のモードであると判定されている間、前記第１の判定部は停止し、前記第２の判定部は動作する、
請求項４に記載の半導体装置。
【請求項７】
前記パルス制御部は、
前記外部回路の動作モードが前記第２のモードであると判定されている間、前記外部回路の動作モードが前記第１のモードであると判定されている間よりも、当該パルス制御部自身の消費電力量を下げる、
請求項１に記載の半導体装置。
【請求項８】
直列に接続された第１及び第２のスイッチング素子の間のスイッチングノードに第１端が接続され、第２端から出力電圧を出力するインダクタを流れるインダクタ電流がゼロであることを検出し、
前記インダクタ電流がゼロである期間が所定の基準期間を超えた場合、前記出力電圧が供給される外部回路の動作モードが、第１のモードよりも消費電力の小さい第２のモードであると判定する、半導体装置の制御方法。
【請求項９】
前記スイッチングノードの電圧を計測することにより、前記インダクタ電流がゼロであることを検出する、
請求項８に記載の半導体装置の制御方法。
【請求項１０】
前記インダクタ電流がゼロになったタイミングで、前記第２のスイッチング素子をオフにする、
請求項８に記載の半導体装置の制御方法。
【請求項１１】
前記インダクタ電流がゼロとなる頻度が所定の基準頻度を超えた場合、前記外部回路の動作モードが、前記第１のモードであると判定する、
請求項８に記載の半導体装置の制御方法。
【請求項１２】
前記インダクタ電流がゼロとなった後、第２の基準期間内に前記インダクタ電流が再度ゼロとなった場合、前記外部回路の動作モードが前記第１のモードであると判定する、
請求項１１に記載の半導体装置の制御方法。
【請求項１３】
前記外部回路の動作モードが前記第２のモードであると判定されている間、前記外部回路の動作モードが前記第１のモードであると判定されている間よりも、当該半導体装置自身の消費電力量を下げる、
請求項８に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、例えばスイッチングレギュレータなどの半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
スイッチングレギュレータからの電圧供給先（例えばマイコンなど）が、いわゆるスタンバイモードなどの超低電力モードである場合、その電圧供給先は自身が超低電力モードである旨のコマンドを発行することができない。そのため、スイッチングレギュレータが電圧供給先の電力モードを検出することが望まれている。ここで、超低電力モードとは、例えばリアルタイムクロックやメモリのみを動作させている状態である。
【０００３】
特許文献１には、ゼロ交差電圧を検出することにより、電圧供給先の軽負荷状態を検出可能としたスイッチングレギュレータが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−４４９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明者は以下の問題を見出した。
特許文献１に開示されたスイッチングレギュレータでは、例えば上述の超低電力モードのようなさらなる軽負荷状態を検出することはできなかった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態に係る半導体装置は、インダクタを流れる電流がゼロである期間が所定の基準値を超えた場合、出力電圧が供給される外部回路の動作モードが、第１のモードよりも消費電力の小さい第２のモードであると判定する判定回路を備える。
【発明の効果】
【０００８】
前記一実施の形態によれば、出力電圧が供給される外部回路のさらなる軽負荷状態を検出することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る半導体装置の構成を示すブロック図である。
【図２】実施の形態１に係る半導体装置の構成を示す回路図である。
【図３】電力モード判定部ＰＭＤの構成の一例を示す回路図である。
【図４】実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。
【図５】実施の形態２に係る半導体装置の構成を示すブロック図である。
【図６】第１電力モード判定部ＰＭＤ１の構成の一例を示す回路図である。
【図７】第２電力モード判定部ＰＭＤ２の構成の一例を示す回路図である。
【図８】第２電力モード判定部ＰＭＤ２の動作を説明するためのタイミングチャートである。
【図９】実施の形態２に係る半導体装置の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１０】
（実施の形態１）
まず、図１を参照して、実施の形態１に係る半導体装置について説明する。図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。実施の形態１に係る半導体装置は、パルス制御部ＰＣＵ、ハイサイドトランジスタＨＴ、ローサイドトランジスタＬＴ、出力インダクタＬ１、出力キャパシタＣ１、ゼロ電流検出部ＺＣＤ、電力モード判定部ＰＭＤを備えた、スイッチングレギュレータである。一例として、実施の形態１に係る半導体装置が、外部回路であるマイコンに対して出力電圧を供給しているものとする。
【００１１】
パルス制御部ＰＣＵは、ハイサイドトランジスタＨＴのオン、オフ（スイッチング動作）を制御するためのＰＷＭ信号（パルス制御信号）ｐｗｍ１及びローサイドトランジスタＬＴのオン、オフ（スイッチング動作）を制御するためのＰＷＭ信号ｐｗｍ２を生成する。
【００１２】
また、パルス制御部ＰＣＵには、ゼロ電流検出部ＺＣＤが出力するゼロ電流検出信号ｚｃｄが入力される。ゼロ電流検出信号ｚｃｄがＨレベルに切り換わると、パルス制御部ＰＣＵは、ローサイドトランジスタＬＴをオフにする。これにより、インダクタ電流ＩＬがグランドへ逆流することを防止し、電力効率を向上させることができる。
【００１３】
さらに、パルス制御部ＰＣＵには、電力モード判定信号ｐｍｄが入力される。電力モード判定信号ｐｍｄがＨレベルとなり、マイコンが超低電力モードであると判断された場合、パルス制御部ＰＣＵは、自身の消費電力量を低減させる。
パルス制御部ＰＣＵの詳細は、図２を参照して後述する。
【００１４】
ハイサイドトランジスタＨＴは、当該スイッチングレギュレータにおける第１のスイッチング素子である。ハイサイドトランジスタＨＴは、ＮＭＯＳトランジスタから構成されている。ゲートに入力されるＰＷＭ信号ｐｗｍ１により、ハイサイドトランジスタＨＴのオン、オフが制御される。ハイサイドトランジスタＨＴのドレインは電源（電源電圧ＶＤＤ）に接続され、ソースはローサイドトランジスタＬＴのドレインに接続されている。ハイサイドトランジスタＨＴをＰＭＯＳトランジスタから構成してもよい。この場合、ＰＭＯＳトランジスタのゲートには、ＰＷＭ信号ｐｗｍ１の反転信号が入力される。
【００１５】
ローサイドトランジスタＬＴは、当該スイッチングレギュレータにおける第２のスイッチング素子である。ローサイドトランジスタＬＴは、ＮＭＯＳトランジスタから構成されている。ゲートに入力されるＰＷＭ信号ｐｗｍ２により、ローサイドトランジスタＬＴのオン、オフが制御される。ローサイドトランジスタＬＴのソースは接地されている。ここで、直列に接続されたスイッチング素子であるハイサイドトランジスタＨＴとローサイドトランジスタＬＴとの接続ノードをスイッチングノードＮｓｗと呼ぶ。
【００１６】
出力インダクタＬ１の第１端は、スイッチングノードＮｓｗに接続されている。出力インダクタＬ１の第２端は、半導体装置の出力である。すなわち、出力インダクタＬ１の第２端から出力電圧Ｖｏｕｔが出力される。
出力キャパシタＣ１は、出力インダクタＬ１の第２端とグランドとの間に設けられている。
【００１７】
ゼロ電流検出部ＺＣＤは、出力インダクタＬ１を流れる電流（インダクタ電流ＩＬ）がゼロであることを検出し、ゼロ電流検出信号ｚｃｄを出力する。具体的には、スイッチングノードＮｓｗの電圧（スイッチングノード電圧）Ｖｓｗのゼロ交差を検出する。スイッチングノード電圧Ｖｓｗのゼロ交差が発生する場合、ハイサイドトランジスタＨＴがオフであり、ローサイドトランジスタＬＴがオンである。この場合、スイッチングノード電圧Ｖｓｗがゼロとなれば、インダクタ電流ＩＬもゼロとなる。
【００１８】
なお、スイッチングノード電圧Ｖｓｗのゼロ交差が発生するのは、マイコンがある程度消費電力の低い動作モード（以下、低電力モードという）もしくはさらに消費電力の低い動作モード（以下、超低電力モードという）の場合である。つまり、マイコンが消費電力の高い動作モードであれば、スイッチングノード電圧Ｖｓｗのゼロ交差は発生しない。また、インダクタ電流ＩＬがゼロであることを検出するのみでは、低電力モードと超低電力モードとを区別することはできない。
【００１９】
そして、スイッチングノード電圧Ｖｓｗのゼロ交差が検出されると、ゼロ電流検出信号ｚｃｄがＨ（Ｈｉｇｈ）レベルへ切り換わる。上述の通り、ゼロ電流検出信号ｚｃｄはパルス制御部ＰＣＵに入力されており、ゼロ電流検出信号ｚｃｄがＨレベルに切り換わると、パルス制御部ＰＣＵはローサイドトランジスタＬＴをオフにする。これにより、インダクタ電流ＩＬがゼロである状態が維持される。
【００２０】
他方、ゼロ電流検出部ＺＣＤには、ハイサイドトランジスタＨＴのオン、オフを制御するＰＷＭ信号ｐｗｍ１が入力される。ＰＷＭ信号ｐｗｍ１がＬ（Ｌｏｗ）レベルからＨレベルへ切り換わると、ゼロ電流検出信号ｚｃｄはＬレベルへ切り換わる。換言すると、ハイサイドトランジスタＨＴがオンに切り換わり、インダクタ電流ＩＬがゼロでなくなると、ゼロ電流検出信号ｚｃｄはＬレベルへ切り換わる。このように、インダクタ電流ＩＬがゼロの間、ゼロ電流検出部ＺＣＤはゼロ電流検出信号ｚｃｄをＨレベルに維持する。
ゼロ電流検出部ＺＣＤの詳細は、図２を参照して後述する。
【００２１】
電力モード判定部ＰＭＤは、入力されるゼロ電流検出信号ｚｃｄがＨレベルである期間（インダクタ電流ＩＬがゼロである期間）を計測し、電力モード判定信号ｐｍｄを出力する。具体的には、電力モード判定部ＰＭＤは、インダクタ電流ＩＬがゼロである期間が所定の期間を超えた場合、マイコンが超低電力モードであると判断し、電力モード判定信号ｐｍｄをＨレベルへ切り換える。
電力モード判定部ＰＭＤの詳細は、図３を参照して後述する。
【００２２】
実施の形態１に係る半導体装置は、インダクタ電流ＩＬがゼロであることを検出するゼロ電流検出部ＺＣＤに加え、インダクタ電流ＩＬがゼロである期間を計測することにより電圧供給先の電力モードを判定する電力モード判定部ＰＭＤを備えている。そのため、実施の形態１に係る半導体装置は、インダクタ電流ＩＬがゼロであることを検出するのみでは判断できないような超低電力モードを判定することができる。また、電圧供給先の超低電力モードを判定できるため、これに合わせて半導体装置自身も超低電力モードに設定し、消費電力を低減することができる。
【００２３】
次に、図２を参照して、実施の形態１に係る半導体装置の詳細について説明する。図２は、実施の形態１に係る半導体装置の構成を示す回路図である。図２に示すように、図１に示したパルス制御部ＰＣＵは、誤差アンプＡＭＰ１、ＰＷＭコンパレータＣＭＰ１、ＰＷＭ信号生成部ＰＧ、バッファＢＦ１、ＢＦ２、電流検出アンプＡＭＰ２を備えている。また、図１に示したゼロ電流検出部ＺＣＤは、コンパレータＣＭＰ２、ＳＲフリップフロップＳＲＦ１を備えている。さらに、実施の形態１に係る半導体装置は、図１では省略されている電流検出抵抗Ｒｓｅｎ、ブートストラップキャパシタＣｂｓ、分圧抵抗Ｒｄ１、Ｒｄ２を備えている。
【００２４】
まず、パルス制御部ＰＣＵの構成について説明する。この際、電流検出抵抗Ｒｓｅｎ、ブートストラップキャパシタＣｂｓ、分圧抵抗Ｒｄ１、Ｒｄ２についても併せて説明する。
誤差アンプＡＭＰ１は、正転入力端子、反転入力端子を備えている。正転入力端子には、基準電圧Ｖｒｅｆが入力される。反転入力端子には、出力からフィードバックされるフィードバック電圧Ｖｆｂが入力される。このフィードバック電圧Ｖｆｂは、出力電圧Ｖｏｕｔを分圧抵抗Ｒｄ１、Ｒｄ２によって分圧することにより生成されている。
【００２５】
図２に示すように、分圧抵抗Ｒｄ１の第１端は、半導体装置の出力である出力インダクタＬ１の第２端に接続されている。分圧抵抗Ｒｄ１の第２端は、分圧抵抗Ｒｄ２の第１端に接続されている。分圧抵抗Ｒｄ２の第２端は、接地されている。すなわち、分圧抵抗Ｒｄ１、Ｒｄ２は、半導体装置の出力とグランドとの間において、直列に接続されている。フィードバック電圧Ｖｆｂは、分圧抵抗Ｒｄ１と分圧抵抗Ｒｄ２との接続ノードにおける電圧である。よって、フィードバック電圧Ｖｆｂは、次式で表すことができる。
Ｖｆｂ＝Ｖｏｕｔ×Ｒｄ２／（Ｒｄ１＋Ｒｄ２）
【００２６】
パルス制御部ＰＣＵでは、誤差アンプＡＭＰ１の正転入力電圧（基準電圧Ｖｒｅｆ）と反転入力電圧（フィードバック電圧Ｖｆｂ）とが等しくなるようにＰＷＭ制御される。
従って、半導体装置の出力電圧Ｖｏｕｔは、次式で表すことができる。この出力電圧Ｖｏｕｔが目標電圧Ｖｔｇとなる。
Ｖｏｕｔ＝Ｖｒｅｆ×（Ｒｄ１＋Ｒｄ２）／Ｒｄ２
【００２７】
電流検出抵抗Ｒｓｅｎの第１端は、ハイサイドトランジスタＨＴのドレインに接続されている。また、電流検出抵抗Ｒｓｅｎの第２端は電源（電源電圧ＶＤＤ）に接続されている。つまり、電流検出抵抗Ｒｓｅｎは、ハイサイドトランジスタＨＴのドレインと電源（電源電圧ＶＤＤ）との間に設けられており、ハイサイドトランジスタＨＴのドレイン電流を検出する。
【００２８】
電流検出アンプＡＭＰ２の反転入力端子には、電流検出抵抗Ｒｓｅｎの第１端が接続されている。一方、電流検出アンプＡＭＰ２の正転入力端子には、電流検出抵抗Ｒｓｅｎの第２端が接続されている。電流検出アンプＡＭＰ２は、電流検出抵抗Ｒｓｅｎの両端間の電圧を増幅し、検出電圧Ｖｓｅｎを出力する。つまり、電流検出アンプＡＭＰ２は、電流検出抵抗Ｒｓｅｎにより検出されたハイサイドトランジスタＨＴのドレイン電流を電圧に変換する。
【００２９】
ＰＷＭコンパレータＣＭＰ１は、ハイサイドトランジスタＨＴ及びローサイドトランジスタＬＴのオン、オフを制御するＰＷＭ信号ｐｗｍ１、ｐｗｍ２を生成するためのコンパレータである。ＰＷＭコンパレータＣＭＰ１の反転入力端子には、誤差アンプＡＭＰ１から出力される誤差電圧Ｖｅｒｒが入力される。ＰＷＭコンパレータＣＭＰ１の正転入力端子には、電流検出アンプＡＭＰ２から出力される検出電圧Ｖｓｅｎが入力される。ＰＷＭコンパレータＣＭＰ１は、検出電圧Ｖｓｅｎと誤差電圧Ｖｅｒｒとを比較する。具体的には、検出電圧Ｖｓｅｎが誤差電圧Ｖｅｒｒよりも大きい場合、ＰＷＭコンパレータＣＭＰ１はＨレベルを出力し、検出電圧Ｖｓｅｎが誤差電圧Ｖｅｒｒよりも小さい場合、ＰＷＭコンパレータＣＭＰ１はＬレベルを出力する。
【００３０】
ＰＷＭ信号生成部ＰＧは、ＰＷＭコンパレータＣＭＰ１から入力される信号に基づいて、ＰＷＭ信号ｐｗｍ１、ｐｗｍ２を生成する。ＰＷＭ信号ｐｗｍ１はバッファＢＦ１を介してハイサイドトランジスタＨＴのゲートに入力される。ＰＷＭ信号ｐｗｍ１により、ハイサイドトランジスタＨＴのオン、オフが制御される。一方、ＰＷＭ信号ｐｗｍ２はバッファＢＦ２を介してローサイドトランジスタＬＴのゲートに入力される。ＰＷＭ信号ｐｗｍ２により、ローサイドトランジスタＬＴのオン、オフが制御される。
【００３１】
ここで、ＮＭＯＳトランジスタから構成されるハイサイドトランジスタＨＴをオンにするには、電源電圧ＶＤＤより高い制御電圧をハイサイドトランジスタＨＴのゲートに与える必要がある。そのため、ハイサイドトランジスタＨＴに制御電圧を出力するバッファＢＦ１には、昇圧用のブートストラップキャパシタＣｂｓが接続されている。なお、ハイサイドトランジスタＨＴがＰＭＯＳトランジスタから構成される場合、ブートストラップキャパシタＣｂｓは不要である。
【００３２】
ＰＷＭ信号生成部ＰＧは、ＰＷＭコンパレータＣＭＰ１がＨレベルを出力している間、ＰＷＭ信号ｐｗｍ１をＬレベルとし、ＰＷＭ信号ｐｗｍ２をＨレベルとする。つまり、検出電圧Ｖｓｅｎが誤差電圧Ｖｅｒｒよりも大きい間、ハイサイドトランジスタＨＴがオフとなり、ローサイドトランジスタＬＴがオンとなる。一方、ＰＷＭ信号生成部ＰＧは、ＰＷＭコンパレータＣＭＰ１がＬレベルを出力している間、ＰＷＭ信号ｐｗｍ１をＨレベルとし、ＰＷＭ信号ｐｗｍ２をＬレベルとする。つまり、検出電圧Ｖｓｅｎが誤差電圧Ｖｅｒｒよりも小さい間、ハイサイドトランジスタＨＴがオンとなり、ローサイドトランジスタＬＴがオフとなる。
【００３３】
また、ＰＷＭ信号生成部ＰＧには、ゼロ電流検出部ＺＣＤが出力するゼロ電流検出信号ｚｃｄが入力される。ゼロ電流検出信号ｚｃｄがＨレベルに切り換わると、ＰＷＭ信号生成部ＰＧは、ＰＷＭ信号ｐｗｍ２を強制的にＬレベルへ切り換え、ローサイドトランジスタＬＴをオフにする。これにより、インダクタ電流ＩＬがグランドへ逆流することを防止し、電力効率を向上させることができる。この際、ＰＷＭ信号ｐｗｍ１はＬレベルに維持され、ハイサイドトランジスタＨＴはオフのままである。そのため、インダクタ電流ＩＬがゼロである状態が維持される。
【００３４】
次に、ゼロ電流検出部ＺＣＤの構成について説明する。
コンパレータＣＭＰ２は、スイッチングノード電圧Ｖｓｗのゼロ交差を検出するためのコンパレータである。コンパレータＣＭＰ２の反転入力端子は、接地されている。コンパレータＣＭＰ２の正転入力端子には、スイッチングノード電圧Ｖｓｗが入力される。スイッチングノード電圧Ｖｓｗが０Ｖよりも大きい場合、コンパレータＣＭＰ２はＨレベルを出力する。一方、スイッチングノード電圧Ｖｓｗが０Ｖよりも小さい場合、コンパレータＣＭＰ２はＬレベルを出力する。つまり、コンパレータＣＭＰ２は、スイッチングノード電圧Ｖｓｗの正負を反対している。ここで、スイッチングノード電圧Ｖｓｗのゼロ交差とは、スイッチングノード電圧Ｖｓｗがマイナスからプラスへ変化することをいう。すなわち、コンパレータＣＭＰ２の出力が、ＬレベルからＨレベルへ切り換わったタイミングで、ゼロ交差が検出される。
【００３５】
ＳＲフリップフロップＳＲＦ１は、スイッチングノード電圧Ｖｓｗのゼロ交差を検出するためのラッチ回路である。ＳＲフリップフロップＳＲＦ１のセット入力端子Ｓには、コンパレータＣＭＰ２の出力信号が入力される。ＳＲフリップフロップＳＲＦ１のリセット入力端子Ｒには、ハイサイドトランジスタＨＴのオン、オフを制御するＰＷＭ信号ｐｗｍ１が入力される。ＳＲフリップフロップＳＲＦ１の出力端子Ｑからゼロ電流検出信号ｚｃｄが出力される。
【００３６】
そのため、コンパレータＣＭＰ２がゼロ交差を検出し、コンパレータＣＭＰ２の出力が、ＬレベルからＨレベルへ切り換わったタイミングで、ゼロ電流検出信号ｚｃｄもＬレベルからＨレベルへ切り換わる。一方、ＰＷＭ信号ｐｗｍ１がＬレベルからＨレベルへ切り換わり、ハイサイドトランジスタＨＴがオンになるタイミングで、ゼロ電流検出信号ｚｃｄは、ＨレベルからＬレベルへ切り換わる。
【００３７】
上述の通り、スイッチングノード電圧Ｖｓｗのゼロ交差が発生するタイミングで、インダクタ電流ＩＬはゼロとなる。そして、ゼロ交差の発生によりゼロ電流検出信号ｚｃｄがＬレベルからＨレベルに切り換わると、ローサイドトランジスタＬＴが強制的にオフとなり、インダクタ電流ＩＬがゼロである状態が維持される。他方、ハイサイドトランジスタＨＴがオンに切り換わり、インダクタ電流ＩＬがゼロでなくなるタイミングで、ゼロ電流検出信号ｚｃｄはＬレベルへ切り換わる。このように、インダクタ電流ＩＬがゼロの間、ゼロ電流検出部ＺＣＤはゼロ電流検出信号ｚｃｄをＨレベルに維持する。
【００３８】
次に、図３を参照して、電力モード判定部ＰＭＤの構成について説明する。図３は、電力モード判定部ＰＭＤの構成の一例を示す回路図である。図３に示すように、電力モード判定部ＰＭＤは、ＤフリップフロップＤＦＦ１〜ＤＦＦ４、ＡＮＤゲートＡＮＤ１１を備えている。
【００３９】
ＤフリップフロップＤＦＦ１〜ＤＦＦ４のクロック入力端子には、クロック信号ｃｌｋが入力される。ＤフリップフロップＤＦＦ１〜ＤＦＦ４のリセット入力端子Ｒには、ゼロ電流検出信号ｚｃｄが入力される。ＤフリップフロップＤＦＦ１〜ＤＦＦ４は、非同期式のフリップフロップであって、ゼロ電流検出信号ｚｃｄがＬレベルの間、ＤフリップフロップＤＦＦ１〜ＤＦＦ４はリセット状態であり、出力端子ＱからＬレベルの信号が出力される。ゼロ電流検出信号ｚｃｄがＬレベルからＨレベルへ切り換わると、ＤフリップフロップＤＦＦ１〜ＤＦＦ４のリセット状態が解除される。
【００４０】
ＤフリップフロップＤＦＦ１のＤ入力端子には、ゼロ電流検出信号ｚｃｄが入力される。ゼロ電流検出信号ｚｃｄがＬレベルからＨレベルへ切り換わると、クロック信号ｃｌｋの次の（１回目の）立ち上がりエッジで、ＤフリップフロップＤＦＦ１の出力信号がＬレベルからＨレベルへ切り換わる。
【００４１】
ＤフリップフロップＤＦＦ２のＤ入力端子には、ＤフリップフロップＤＦＦ１の出力信号が入力される。ＤフリップフロップＤＦＦ１の出力信号がＬレベルからＨレベルへ切り換わると、クロック信号ｃｌｋのその次の（２回目の）立ち上がりエッジで、ＤフリップフロップＤＦＦ２の出力信号がＬレベルからＨレベルへ切り換わる。
【００４２】
ＤフリップフロップＤＦＦ３のＤ入力端子には、ＤフリップフロップＤＦＦ２の出力信号が入力される。ＤフリップフロップＤＦＦ２の出力信号がＬレベルからＨレベルへ切り換わると、クロック信号ｃｌｋのその次の（３回目の）立ち上がりエッジで、ＤフリップフロップＤＦＦ３の出力信号がＬレベルからＨレベルへ切り換わる。
【００４３】
ＤフリップフロップＤＦＦ４のＤ入力端子には、ＤフリップフロップＤＦＦ３の出力信号が入力される。ＤフリップフロップＤＦＦ３の出力信号がＬレベルからＨレベルへ切り換わると、クロック信号ｃｌｋのその次の（４回目の）立ち上がりエッジで、ＤフリップフロップＤＦＦ４の出力信号がＬレベルからＨレベルへ切り換わる。
【００４４】
ＡＮＤゲートＡＮＤ１１には、ゼロ電流検出信号ｚｃｄとＤフリップフロップＤＦＦ４の出力信号とが入力される。ＡＮＤゲートＡＮＤ１１は、電力モード判定信号ｐｍｄを出力する。図３の電力モード判定部ＰＭＤは、ゼロ電流検出信号ｚｃｄが立ち上がった後、クロック信号ｃｌｋの４回目の立ち上がりエッジで、電力モード判定信号ｐｍｄをＬレベルからＨレベルへ切り換える。このように、電力モード判定部ＰＭＤは、ゼロ電流検出信号ｚｃｄがＨレベルである期間（インダクタ電流ＩＬがゼロである期間）が所定の検出時間を超えた場合、マイコンが超低電力モードであると判定し、電力モード判定信号ｐｍｄをＨレベルへ切り換える。なお、図３に示した電力モード判定部ＰＭＤの回路構成はあくまでも一例である。また、図３におけるＤフリップフロップの数は、検出時間Ｔｄｅｔに応じて適宜決定すればよい。
【００４５】
次に、図４を参照して、実施の形態１に係る半導体装置の動作について説明する。図４は、実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。
図４には、上から順に、ゼロ電流検出信号ｚｃｄ、出力電圧Ｖｏｕｔ、インダクタ電流ＩＬ、スイッチングノード電圧Ｖｓｗ、電力モード判定信号ｐｍｄ、クロック信号ｃｌｋが示されている。
【００４６】
時刻ｔ１において、スイッチングノード電圧Ｖｓｗがマイナスからプラスへゼロ交差（０Ｖと交差）すると、ゼロ電流検出信号ｚｃｄがＬレベルからＨレベルへ切り換わる。このタイミングで、インダクタ電流ＩＬがゼロ（０Ａ）となる。また、このタイミングで、ローサイドトランジスタＬＴがオフに切り換わる。そのため、ハイサイドトランジスタＨＴ及びローサイドトランジスタＬＴがともにオフとなる。
時刻ｔ１〜ｔ２の間、ゼロ電流検出信号ｚｃｄはＨレベルに維持される。この間、ハイサイドトランジスタＨＴ及びローサイドトランジスタＬＴはともにオフに維持される。そのため、出力電圧Ｖｏｕｔは、マイコンの電流消費に応じて徐々に降下する。インダクタ電流ＩＬはゼロに維持される。スイッチングノード電圧Ｖｓｗの値も維持される。
【００４７】
時刻ｔ２において、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇに達すると、ハイサイドトランジスタＨＴがオンに切り換わる。そのため、ゼロ電流検出信号ｚｃｄがＨレベルからＬレベルへ切り換わる。これに伴い、スイッチングノード電圧Ｖｓｗが電源電圧ＶＤＤまで上昇する。
時刻ｔ２〜ｔ３の間、ハイサイドトランジスタＨＴはオン、ローサイドトランジスタＬＴはオフに維持される。そのため、出力電圧Ｖｏｕｔ、インダクタ電流ＩＬが上昇し続ける。
【００４８】
時刻ｔ３において、ハイサイドトランジスタＨＴがオフ、ローサイドトランジスタＬＴがオンに切り換わる。これに伴い、スイッチングノード電圧Ｖｓｗが０Ｖよりも低い電圧まで降下する。
時刻ｔ３〜ｔ４の間、ハイサイドトランジスタＨＴがオフ、ローサイドトランジスタＬＴがオンに維持される。そのため、この間、インダクタ電流ＩＬは降下し続ける。出力電圧Ｖｏｕｔは、インダクタ電流ＩＬよりも遅れて降下し始める。一方、スイッチングノード電圧Ｖｓｗが徐々に上昇し続ける。
【００４９】
時刻ｔ４において、スイッチングノード電圧Ｖｓｗがマイナスからプラスへゼロ交差すると、ゼロ電流検出信号ｚｃｄがＬレベルからＨレベルへ切り換わる。このタイミングで、インダクタ電流ＩＬがゼロとなる。また、このタイミングで、ローサイドトランジスタＬＴがオフに切り換わる。そのため、ハイサイドトランジスタＨＴ及びローサイドトランジスタＬＴがともにオフとなる。
【００５０】
時刻ｔ４〜ｔ６の間、ゼロ電流検出信号ｚｃｄはＨレベルに維持される。この間、ハイサイドトランジスタＨＴ及びローサイドトランジスタＬＴはともにオフに維持される。そのため、出力電圧Ｖｏｕｔは、マイコンの電流消費に応じて徐々に降下する。ここで、時刻ｔ２〜ｔ３の間に、マイコンが低電力モードから超低電力モードへ移行している。そのため、マイコンの電流消費が減少し、出力電圧Ｖｏｕｔの降下の勾配が時刻ｔ１〜ｔ２の場合よりも緩やかになっている。この間、インダクタ電流ＩＬはゼロに維持される。また、スイッチングノード電圧Ｖｓｗの値も維持される。
【００５１】
時刻ｔ４〜ｔ６の間では、ゼロ電流検出信号ｚｃｄの立ち上がりエッジ（時刻ｔ４）から所定の検出時間Ｔｄｅｔを経過した時刻ｔ５において、電力モード判定信号ｐｍｄがＬレベルからＨレベルへ切り換わる。すなわち、電力モード判定部ＰＭＤが、マイコンの動作モードを超低電力モードと判定する。図４に示すように、超低電力モードでは、ゼロ電流検出信号ｚｃｄがＨレベルに維持される期間が長くなる。そのため、この期間を計測することにより、超低電力モードを判定することができる。なお、図４の例では、検出時間Ｔｄｅｔは、ゼロ電流検出信号ｚｃｄの立ち上がりエッジからクロック信号ｃｌｋの４回目の立ち上がりエッジまでの期間である。
【００５２】
時刻ｔ６において、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇに達すると、ハイサイドトランジスタＨＴがオンに切り換わる。そのため、ゼロ電流検出信号ｚｃｄがＨレベルからＬレベルへ切り換わる。これに伴い、電力モード判定信号ｐｍｄがＨレベルからＬレベルへ切り換わる。つまり、超低電力モードの判定が解除される。また、スイッチングノード電圧Ｖｓｗが電源電圧ＶＤＤまで上昇する。
【００５３】
時刻ｔ７において、ハイサイドトランジスタＨＴがオフ、ローサイドトランジスタＬＴがオンに切り換わる。これに伴い、スイッチングノード電圧Ｖｓｗが０Ｖよりも低い電圧まで降下する。
時刻ｔ７〜ｔ８の間、ハイサイドトランジスタＨＴがオフ、ローサイドトランジスタＬＴがオンに維持される。そのため、この間、インダクタ電流ＩＬは降下し続ける。出力電圧Ｖｏｕｔは、インダクタ電流ＩＬよりも遅れて降下し始める。一方、スイッチングノード電圧Ｖｓｗが徐々に上昇し続ける。
【００５４】
時刻ｔ８において、スイッチングノード電圧Ｖｓｗがマイナスからプラスへゼロ交差すると、ゼロ電流検出信号ｚｃｄがＬレベルからＨレベルへ切り換わる。このタイミングで、インダクタ電流ＩＬがゼロとなる。また、このタイミングで、ローサイドトランジスタＬＴがオフに切り換わり、ハイサイドトランジスタＨＴ及びローサイドトランジスタＬＴがともにオフとなる。
【００５５】
時刻ｔ８〜ｔ１０の間、ゼロ電流検出信号ｚｃｄはＨレベルに維持される。この間、ハイサイドトランジスタＨＴ及びローサイドトランジスタＬＴはともにオフに維持される。そのため、出力電圧Ｖｏｕｔは、マイコンの電流消費に応じて徐々に降下する。ここで、マイコンは超低電力モードのままである。そのため、出力電圧Ｖｏｕｔの降下の勾配が時刻ｔ１〜ｔ２の場合よりも緩やかになっている。この間、インダクタ電流ＩＬはゼロに維持される。また、スイッチングノード電圧Ｖｓｗの値も維持される。
【００５６】
時刻ｔ８〜ｔ１０の間では、ゼロ電流検出信号ｚｃｄの立ち上がりエッジ（時刻ｔ８）から所定の検出時間Ｔｄｅｔを経過した時刻ｔ９において、電力モード判定信号ｐｍｄがＬレベルからＨレベルへ切り換わる。すなわち、電力モード判定部ＰＭＤが、マイコンの動作モードを超低電力モードと判定している。
【００５７】
時刻ｔ１０において、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇに達すると、ハイサイドトランジスタＨＴがオンに切り換わる。そのため、ゼロ電流検出信号ｚｃｄがＨレベルからＬレベルへ切り換わる。これに伴い、電力モード判定信号ｐｍｄがＨレベルからＬレベルへ切り換わる。つまり、超低電力モードの判定が解除される。
【００５８】
次に、時刻ｔ１１〜ｔ１２の間、上述の時刻ｔ４〜ｔ６などと同様の動作により、ゼロ電流検出信号ｚｃｄはＨレベルに維持される。ここで、時刻ｔ１０〜ｔ１１の間に、マイコンが超低電力モードから低電力モードへ移行している。そのため、時刻ｔ１１〜ｔ１２では、ゼロ電流検出信号ｚｃｄがＨレベルに維持される期間が短くなり、電力モード判定信号ｐｍｄがＬレベルからＨレベルに切り換わらなくなる。すなわち、電力モード判定部ＰＭＤは、マイコンの動作モードを超低電力モードと判定しなくなる。つまり、電力モード判定部ＰＭＤは、マイコンの動作モードを低電力モードと判定する。
【００５９】
以上に説明したように、実施の形態１に係る半導体装置は、インダクタ電流ＩＬがゼロであることを検出するゼロ電流検出部ＺＣＤに加え、インダクタ電流ＩＬがゼロである期間を計測することにより電圧供給先の電力モードを判定する電力モード判定部ＰＭＤを備えている。そのため、実施の形態１に係る半導体装置は、インダクタ電流ＩＬがゼロであることを検出するのみでは判断できないような超低電力モードを判定することができる。
【００６０】
（実施の形態２）
次に、図５を参照して、実施の形態２に係る半導体装置について説明する。図５は、実施の形態２に係る半導体装置の構成を示すブロック図である。実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置における電力モード判定部ＰＭＤに代えて、第１電力モード判定部ＰＭＤ１、第２電力モード判定部ＰＭＤ２、ＡＮＤゲートＡＮＤ１、ＡＮＤ２、インバータＩＮＶ１、ＳＲフリップフロップＳＲＦ２を備えている。その他の構成は、実施の形態１に係る半導体装置と同様であるため、詳細な説明は省略する。
【００６１】
ＡＮＤゲートＡＮＤ１には、ゼロ電流検出信号ｚｃｄとＳＲフリップフロップＳＲＦ２の出力端子Ｑから出力される電力モード判定信号ｐｍｄの反転信号とが入力される。ここで、電力モード判定信号ｐｍｄはインバータＩＮＶ１により反転され、ＡＮＤゲートＡＮＤ１に入力される。ＡＮＤゲートＡＮＤ１の出力信号は第１電力モード判定部ＰＭＤ１に入力される。
【００６２】
第１電力モード判定部ＰＭＤ１は、実施の形態１に係る電力モード判定部ＰＭＤと同様に、ゼロ電流検出信号ｚｃｄがＨレベルである期間（インダクタ電流ＩＬがゼロである期間）を計測し、セット信号ｓｅｔを出力する。具体的には、第１電力モード判定部ＰＭＤ１は、インダクタ電流ＩＬがゼロである期間が所定の期間を超えた場合、マイコンが低電力モードから超低電力モードに移行したと判断し、セット信号ｓｅｔをＨレベルへ切り換える。
【００６３】
ここで、第１電力モード判定部ＰＭＤ１には、ゼロ電流検出信号ｚｃｄが直接入力されずに、ＡＮＤゲートＡＮＤ１の出力信号が入力されている。上述の通り、ＡＮＤゲートＡＮＤ１には、ゼロ電流検出信号ｚｃｄと電力モード判定信号ｐｍｄの反転信号とが入力されている。すなわち、第１電力モード判定部ＰＭＤ１は、電力モード判定信号ｐｍｄがＬレベルの場合に動作し、電力モード判定信号ｐｍｄがＨレベルの場合には動作しない構成となっている。
【００６４】
ＡＮＤゲートＡＮＤ２には、ゼロ電流検出信号ｚｃｄとＳＲフリップフロップＳＲＦ２の出力端子Ｑから出力される電力モード判定信号ｐｍｄとが入力される。ＡＮＤゲートＡＮＤ２の出力信号は第２電力モード判定部ＰＭＤ２に入力される。
【００６５】
第２電力モード判定部ＰＭＤ２は、所定の期間（解除期間）におけるゼロ電流検出信号ｚｃｄの立ち上がりエッジの頻度を計測し、リセット信号ｒｓｔを出力する。具体的には、第２電力モード判定部ＰＭＤ２は、解除期間にゼロ電流検出信号ｚｃｄが再度立ち上がった場合、マイコンが超低電力モードから低電力モードに移行したと判断し、リセット信号ｒｓｔをＨレベルへ切り換える。
【００６６】
ここで、第２電力モード判定部ＰＭＤ２には、ゼロ電流検出信号ｚｃｄが直接入力されずに、ＡＮＤゲートＡＮＤ２の出力信号が入力されている。上述の通り、ＡＮＤゲートＡＮＤ２には、ゼロ電流検出信号ｚｃｄと電力モード判定信号ｐｍｄとが入力されている。すなわち、第２電力モード判定部ＰＭＤ２は、電力モード判定信号ｐｍｄがＨレベルの場合に動作し、電力モード判定信号ｐｍｄがＬレベルの場合には動作しない構成となっている。
【００６７】
ＳＲフリップフロップＳＲＦ２のセット入力端子Ｓには、第１電力モード判定部ＰＭＤ１から出力されるセット信号ｓｅｔが入力される。ＳＲフリップフロップＳＲＦ２のリセット入力端子Ｒには、第２電力モード判定部ＰＭＤ２から出力されるリセット信号ｒｓｔが入力される。ＳＲフリップフロップＳＲＦ１の出力端子Ｑから電力モード判定信号ｐｍｄが出力される。
【００６８】
そのため、インダクタ電流ＩＬがゼロである期間が所定の期間を超え、セット信号ｓｅｔがＨレベルへ切り換わると、電力モード判定信号ｐｍｄもＨレベルへ切り換わる。一方、ゼロ電流検出信号ｚｃｄの立ち上がりから所定の期間内にゼロ電流検出信号ｚｃｄが再度立ち上がり、リセット信号ｒｓｔがＨレベルへ切り換わると、電力モード判定信号ｐｍｄはＬレベルへ切り換わる。
【００６９】
実施の形態１に係る半導体装置では、ゼロ電流検出信号ｚｃｄが立ち下がる度に、マイコンは超低電力モードであるにも関わらず、半導体装置自身の超低電力モードは解除されていた。実施の形態２に係る半導体装置では、マイコンが超低電力モードである間、半導体装置自身も超低電力モードを維持することができる。そのため、半導体装置の消費電力量をより低減することができる。
【００７０】
次に、図６を参照して、第１電力モード判定部ＰＭＤ１の構成について説明する。図６は、第１電力モード判定部ＰＭＤ１の構成の一例を示す回路図である。第１電力モード判定部ＰＭＤ１の回路構成自体は、図３に例示した実施の形態１に係る電力モード判定部ＰＭＤと同様であるため、詳細な説明は省略する。但し、図６にも示すように、第１電力モード判定部ＰＭＤ１には、ＡＮＤゲートＡＮＤ１の出力信号が入力される。また、第１電力モード判定部ＰＭＤ１のＡＮＤゲートＡＮＤ１１からは、電力モード判定信号ｐｍｄではなく、セット信号ｓｅｔが出力される。
【００７１】
次に、図７を参照して、第２電力モード判定部ＰＭＤ２の構成について説明する。図７は、第２電力モード判定部ＰＭＤ２の構成の一例を示す回路図である。図７に示すように、第２電力モード判定部ＰＭＤ２は、ＤフリップフロップＤＦＦ１１〜ＤＦＦ１４、ＡＮＤゲートＡＮＤ２１〜ＡＮＤ２３、インバータＩＮＶ１１〜ＩＮＶ１３、遅延回路ＤＣ１を備えている。以下では、電力モード判定信号ｐｍｄがＨレベルの場合について説明する。
【００７２】
ＤフリップフロップＤＦＦ１１〜ＤＦＦ１３は、非同期式のフリップフロップであって、リセット入力信号がＬレベルの間、リセット状態であり、出力端子ＱからＬレベルの信号を出力する。リセット入力信号がＬレベルからＨレベルへ切り換わると、ＤフリップフロップＤＦＦ１１〜ＤＦＦ１３のリセット状態が解除される。
【００７３】
ＤフリップフロップＤＦＦ１１のクロック入力端子には、ＡＮＤゲートＡＮＤ２の出力信号が入力される。ＤフリップフロップＤＦＦ１１のＤ入力端子には、電源電圧ＶＤＤが入力される。ＤフリップフロップＤＦＦ１１のリセット入力端子Ｒには、ＤフリップフロップＤＦＦ１４の出力信号の反転信号が入力される。ここで、ＤフリップフロップＤＦＦ１４の出力信号は、インバータＩＮＶ１３により反転される。そのため、ＤフリップフロップＤＦＦ１１は、リセット入力信号がＨレベルの場合に、ゼロ電流検出信号ｚｃｄの立ち上がりエッジで、Ｈレベルの出力信号Ｑ１を出力する。
【００７４】
ＤフリップフロップＤＦＦ１２のクロック入力端子には、クロック信号ｃｌｋが入力される。ＤフリップフロップＤＦＦ１２のＤ入力端子には、電源電圧ＶＤＤが入力される。ＤフリップフロップＤＦＦ１２のリセット入力端子Ｒには、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が入力される。そのため、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１がＬレベルからＨレベルへ切り換わった後、クロック信号ｃｌｋの１回目の立ち上がりエッジで、ＤフリップフロップＤＦＦ１２の出力信号がＬレベルからＨレベルへ切り換わる。
【００７５】
ＤフリップフロップＤＦＦ１３のクロック入力端子には、クロック信号ｃｌｋが入力される。ＤフリップフロップＤＦＦ１３のＤ入力端子には、ＤフリップフロップＤＦＦ１２の出力信号が入力される。ＤフリップフロップＤＦＦ１３のリセット入力端子Ｒには、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が入力される。そのため、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１がＬレベルからＨレベルへ切り換わった後、クロック信号ｃｌｋの２回目の立ち上がりエッジで、ＤフリップフロップＤＦＦ１３の出力信号がＬレベルからＨレベルへ切り換わる。
【００７６】
ＤフリップフロップＤＦＦ１４のクロック入力端子には、クロック信号ｃｌｋが入力される。ＤフリップフロップＤＦＦ１４のＤ入力端子には、ＤフリップフロップＤＦＦ１３の出力信号が入力される。そのため、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１がＬレベルからＨレベルへ切り換わった後、クロック信号ｃｌｋの３回目の立ち上がりエッジで、ＤフリップフロップＤＦＦ１４の出力信号がＬレベルからＨレベルへ切り換わる。
【００７７】
上述の通り、ＤフリップフロップＤＦＦ１４の出力信号の反転信号は、ＤフリップフロップＤＦＦ１１のリセット入力端子Ｒに入力される。従って、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１がＬレベルからＨレベルへ切り換わった後、クロック信号ｃｌｋの３回目の立ち上がりエッジで、ＤフリップフロップＤＦＦ１１はリセット状態となり、出力信号Ｑ１がＨレベルからＬレベルへ切り換わる。
【００７８】
さらに、このタイミングで、ＤフリップフロップＤＦＦ１２、ＤＦＦ１３もリセット状態となり、それらの出力信号がＨレベルからＬレベルへ切り換わる。そのため、クロック信号ｃｌｋの次の立ち上がりエッジで、ＤフリップフロップＤＦＦ１４の出力信号がＨレベルからＬレベルへ切り換わる。この結果、ＤフリップフロップＤＦＦ１１のリセット信号がＬレベルからＨレベルへ切り換わり、ＤフリップフロップＤＦＦ１１のリセット状態が解除される。このように、ＤフリップフロップＤＦＦ１１はリセット状態へ移行後、クロック信号ｃｌｋの次の立ち上がりエッジで、そのリセット状態が解除される。
【００７９】
ＡＮＤゲートＡＮＤ２２には、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１を遅延回路ＤＣ１により遅延量ｄ１だけ遅延させた信号が入力される。上述の通り、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１は、立ち上がった後、クロック信号ｃｌｋの３回目の立ち上がりエッジで立ち下がる。
【００８０】
また、ＡＮＤゲートＡＮＤ２２には、ＤフリップフロップＤＦＦ１３の出力信号の反転信号が入力される。ＤフリップフロップＤＦＦ１３の出力信号は、インバータＩＮＶ１２により反転される。ＤフリップフロップＤＦＦ１３の出力信号は、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が立ち上がらない限り、Ｌレベルである。また、上述の通り、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が立ち上がった後、クロック信号ｃｌｋの２回目の立ち上がりエッジで、ＤフリップフロップＤＦＦ１３の出力信号が立ち上がる。従って、ＤフリップフロップＤＦＦ１３の出力信号の反転信号は、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が立ち上がった後、クロック信号ｃｌｋの２回目の立ち上がりエッジで立ち下がる。
【００８１】
ＡＮＤゲートＡＮＤ２２からは、ワンショットパルスｏｓｐが出力される。ワンショットパルスｏｓｐは、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が立ち上がった後（つまり、ゼロ電流検出信号ｚｃｄが立ち上がった後）、遅延量ｄ１だけ遅延して立ち上がり、クロック信号ｃｌｋの２回目の立ち上がりエッジで立ち下がる期間信号となる。
【００８２】
ＡＮＤゲートＡＮＤ２１には、ＡＮＤゲートＡＮＤ２の出力信号とその反転信号とが入力される。ここで、ＡＮＤゲートＡＮＤ２の出力信号は、所定の遅延量を有するインバータＩＮＶ１１により反転される。ここで、インバータＩＮＶ１１の遅延量が、ライジングエッジパルスｒｅｐのパルス幅となる。よって、インバータＩＮＶ１１の遅延量は遅延回路ＤＣ１による遅延量ｄ１よりも小さくする。ＡＮＤゲートＡＮＤ２１からはライジングエッジパルスｒｅｐが出力される。ライジングエッジパルスｒｅｐは、ゼロ電流検出信号ｚｃｄの立ち上がりエッジで出力されるパルス信号である。
【００８３】
ＡＮＤゲートＡＮＤ２３には、ワンショットパルスｏｓｐとライジングエッジパルスｒｅｐとが入力される。ＡＮＤゲートＡＮＤ２３はリセット信号ｒｓｔを出力する。従って、ゼロ電流検出信号ｚｃｄが立ち上がった後、クロック信号ｃｌｋの２回目の立ち上がりエッジまでの間に、ゼロ電流検出信号ｚｃｄが再度立ち上がった場合、リセット信号ｒｓｔがＨレベルとなる。
なお、図７に示した第２電力モード判定部ＰＭＤ２の回路構成はあくまでも一例である。また、図７におけるＤフリップフロップの数は、解除時間Ｔｒｅｌに応じて適宜決定すればよい。
【００８４】
次に、図８を参照して、第２電力モード判定部ＰＭＤ２の動作について説明する。図８は、第２電力モード判定部ＰＭＤ２の動作を説明するためのタイミングチャートである。
図８には、上から順に、ゼロ電流検出信号ｚｃｄ、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１、ワンショットパルスｏｓｐ、ライジングエッジパルスｒｅｐ、リセット信号ｒｓｔ、電力モード判定信号ｐｍｄ、クロック信号ｃｌｋが示されている。
図８において図４、９と同一の符号で示した時刻は、図４、９における時刻と同時刻である。
【００８５】
時刻ｔ８において、ゼロ電流検出信号ｚｃｄが立ち上がると、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が立ち上がる。また、ライジングエッジパルスｒｅｐが発生する。ワンショットパルスｏｓｐは、時刻ｔ８から遅延回路ＤＣ１による遅延量ｄ１だけ遅延して立ち上がる。
【００８６】
時刻ｔ２１において、ワンショットパルスｏｓｐが立ち下がる。上述の通り、ワンショットパルスｏｓｐは、ゼロ電流検出信号ｚｃｄが立ち上がった後、クロック信号ｃｌｋの２回目の立ち上がりエッジで立ち下がっている。図８に示すように、ゼロ電流検出信号ｚｃｄの立ち上がりエッジ（時刻ｔ８）からクロック信号ｃｌｋの２回目の立ち上がりエッジ（時刻ｔ２１）までの期間が、解除時間Ｔｒｅｌとなる。ワンショットパルスｏｓｐがＨレベルの期間にライジングエッジパルスｒｅｐが発生していないため、リセット信号ｒｓｔは発生していない。
【００８７】
時刻ｔ２２において、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が立ち下がる。上述の通り、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１は、立ち上がった後、クロック信号ｃｌｋの３回目の立ち上がりエッジで立ち下がっている。
【００８８】
時刻ｔ１１において、ゼロ電流検出信号ｚｃｄが立ち上がると、ＤフリップフロップＤＦＦ１１の出力信号Ｑ１が立ち上がる。また、ライジングエッジパルスｒｅｐが発生する。ワンショットパルスｏｓｐは、時刻ｔ１１から遅延回路ＤＣ１による遅延量ｄ１だけ遅延して立ち上がる。
【００８９】
時刻ｔ２４において、ワンショットパルスｏｓｐが立ち下がる。上述の通り、ワンショットパルスｏｓｐは、ゼロ電流検出信号ｚｃｄが立ち上がった後、クロック信号ｃｌｋの２回目の立ち上がりエッジで立ち下がっている。図８に示すように、ゼロ電流検出信号ｚｃｄの立ち上がりエッジ（時刻ｔ１１）からクロック信号ｃｌｋの２回目の立ち上がりエッジ（時刻ｔ２４）までの期間が、解除時間Ｔｒｅｌとなる。
【００９０】
ここで、時刻ｔ１１の前に、マイコンが超低電力モードから低電力モードへ移行している。そのため、ゼロ電流検出信号ｚｃｄがＨレベルとなる期間が短くなるとともに、立ち上がりの頻度が高くなっている。図８の例では、ワンショットパルスｏｓｐがＨレベルの期間中である時刻ｔ２３において、ライジングエッジパルスｒｅｐが発生している。すなわち、解除時間Ｔｒｅｌ内にゼロ電流検出信号ｚｃｄが再度立ち上がっている。そのため、時刻ｔ２３において、リセット信号ｒｓｔが発生している。これに伴い、時刻ｔ２３において、電力モード判定信号ｐｍｄがＨレベルからＬレベルへ切り換わる。つまり、半導体装置自身の超低電力モードが解除される。
【００９１】
次に、図９を参照して、実施の形態２に係る半導体装置の動作について説明する。図９は、実施の形態２に係る半導体装置の動作を説明するためのタイミングチャートである。
図９には、上から順に、ゼロ電流検出信号ｚｃｄ、出力電圧Ｖｏｕｔ、インダクタ電流ＩＬ、スイッチングノード電圧Ｖｓｗ、セット信号ｓｅｔ、リセット信号ｒｓｔ、電力モード判定信号ｐｍｄ、クロック信号ｃｌｋが示されている。図９において図４、８と同一の符号で示した時刻は、図４、８における時刻と同時刻である。
【００９２】
時刻ｔ１〜ｔ４の区間については、図４に示したタイミングチャートと同一であるため、説明を省略する。
時刻ｔ４〜ｔ６の間では、ゼロ電流検出信号ｚｃｄの立ち上がりエッジ（時刻ｔ４）から所定の検出時間Ｔｄｅｔを経過した時刻ｔ５において、セット信号ｓｅｔがＬレベルからＨレベルへ切り換わる。これに伴い、電力モード判定信号ｐｍｄがＬレベルからＨレベルへ切り換わる。すなわち、第１電力モード判定部ＰＭＤ１が、マイコンの動作モードを超低電力モードと判定する。
【００９３】
ここで、セット信号ｓｅｔは、図５に示したように、ＡＮＤゲートＡＮＤ１の出力信号から生成されている。ＡＮＤゲートＡＮＤ１には、ゼロ電流検出信号ｚｃｄと電力モード判定信号ｐｍｄの反転信号とが入力されている。そのため、セット信号ｓｅｔが立ち上がり、電力モード判定信号ｐｍｄも立ち上がると、すぐにセット信号ｓｅｔは立ち下がる。
【００９４】
図４に示すように、実施の形態１に係る半導体装置では、時刻ｔ６において、ゼロ電流検出信号ｚｃｄが立ち下がると、電力モード判定信号ｐｍｄがＨレベルからＬレベルへ切り換わっていた。すなわち、半導体装置自身の超低電力モードは解除されていた。図９に示すように、実施の形態２に係る半導体装置では、電力モード判定信号ｐｍｄがＨレベルに維持され、半導体装置自身の超低電力モードも維持できる。
【００９５】
図８を参照して説明したように、時刻ｔ８において、ゼロ電流検出信号ｚｃｄが立ち上がると、第２電力モード判定部ＰＭＤ２が、時刻ｔ２１までの解除時間Ｔｒｅｌ内にゼロ電流検出信号ｚｃｄが再度立ち上がるか判定する。図９に示すように、解除時間Ｔｒｅｌ内にゼロ電流検出信号ｚｃｄは再度立ち上がらないため、リセット信号ｒｓｔは発生しない。従って、電力モード判定信号ｐｍｄがＨレベルに維持され、半導体装置自身の超低電力モードも維持される。
【００９６】
図４に示すように、実施の形態１に係る半導体装置では、時刻ｔ１０において、ゼロ電流検出信号ｚｃｄが立ち下がると、電力モード判定信号ｐｍｄがＨレベルからＬレベルへ切り換わっていた。図９に示すように、実施の形態２に係る半導体装置では、電力モード判定信号ｐｍｄがＨレベルに維持される。
【００９７】
図８を参照して説明したように、時刻ｔ１１において、ゼロ電流検出信号ｚｃｄが立ち上がると、第２電力モード判定部ＰＭＤ２が、時刻ｔ２４までの解除時間Ｔｒｅｌ内にゼロ電流検出信号ｚｃｄが再度立ち上がるか判定する。ここで、時刻ｔ１０〜ｔ１１の間に、マイコンが超低電力モードから低電力モードへ移行している。そのため、ゼロ電流検出信号ｚｃｄがＨレベルとなる期間が短くなるとともに、立ち上がりの頻度が高くなっている。図９に示すように、解除時間Ｔｒｅｌ内である時刻ｔ２３において、ゼロ電流検出信号ｚｃｄが再度立ち上がっている。そのため、時刻ｔ２３において、リセット信号ｒｓｔが発生している。これに伴い、電力モード判定信号ｐｍｄがＨレベルからＬレベルへ切り換わる。つまり、半導体装置自身の超低電力モードが解除される。
【００９８】
以上に説明した通り、実施の形態１に係る半導体装置では、ゼロ電流検出信号ｚｃｄが立ち下がる度に、マイコンは超低電力モードであるにも関わらず、半導体装置自身の超低電力モードは解除されていた。実施の形態２に係る半導体装置では、マイコンが超低電力モードである間、半導体装置自身も超低電力モードを維持することができる。そのため、半導体装置の消費電力量をより低減することができる。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１００】
ＡＭＰ１  誤差アンプ
ＡＭＰ２  電流検出アンプ
ＡＮＤ１、ＡＮＤ２、ＡＮＤ１１、ＡＮＤ２１〜ＡＮＤ２３  ＡＮＤゲート
ＢＦ１、ＢＦ２  バッファ
Ｃ１  出力キャパシタ
Ｃｂｓ  ブートストラップキャパシタ
ＣＭＰ１  ＰＷＭコンパレータ
ＣＭＰ２  コンパレータ
ＤＣ１  遅延回路
ＤＦＦ１〜ＤＦＦ４、ＤＦＦ１１〜ＤＦＦ１４  Ｄフリップフロップ
ＨＴ  ハイサイドトランジスタ
ＩＮＶ１、ＩＮＶ１１〜ＩＮＶ１３  インバータ
Ｌ１  出力インダクタ
ＬＴ  ローサイドトランジスタ
Ｎｓｗ  スイッチングノード
ＰＣＵ  パルス制御部
ＰＧ  ＰＷＭ信号生成部
ｐｍｄ  電力モード判定信号
ＰＭＤ  電力モード判定部
ＰＭＤ１  第１電力モード判定部
ＰＭＤ２  第２電力モード判定部
Ｒｄ１、Ｒｄ２  分圧抵抗
Ｒｓｅｎ  電流検出抵抗
ＳＲＦ１、ＳＲＦ２  ＳＲフリップフロップ
ＺＣＤ  ゼロ電流検出部
【図１】
2015070679.tif 000003
【図２】
2015070679.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015070679.tif 000009
【図８】
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【図９】
2015070679.tif 000011