(57)【要約】【課題】自励発振による不要信号を出力しないで、発振信号を出力する。【解決手段】発振信号を出力する発振部１と、発振部１が発振信号を出力しているか否かを示す発振検出信号を生成する発振検出部２と、発振信号及び発振検出信号の入力を受ける複数の入力端子を有する増幅部４と、を備え、増幅部４は、発振部１が発振していないことを発振検出信号が示している場合に直流信号を出力し、発振部１が発振していることを発振検出信号が示している場合に発振信号に基づいて生成した発振出力信号を出力する。【選択図】図１
2015070313.tif 000002
【特許請求の範囲】
【請求項１】
発振信号を出力する発振部と、
前記発振部が前記発振信号を出力しているか否かを示す発振検出信号を生成する発振検出部と、
前記発振信号及び前記発振検出信号の入力を受ける複数の入力端子を有する増幅部と、
を備え、
前記増幅部は、前記発振部が発振していないことを前記発振検出信号が示している場合に直流信号を出力し、前記発振部が発振していることを前記発振検出信号が示している場合に前記発振信号に基づいて生成した発振出力信号を出力する、
発振器。
【請求項２】
前記発振検出部は、所定の閾値を越える前記発振信号の電圧の変化に応じて、前記発振検出信号を出力する、
請求項１に記載の発振器。
【請求項３】
前記発振検出部は、
前記発振信号のレベルを変換してレベル変換信号を出力するレベル変換部と、
所定の閾値を越える前記レベル変換信号の電圧の変化に応じて、前記発振検出信号を出力する検出信号出力部と、
を有する、
請求項１又は２に記載の発振器。
【請求項４】
前記増幅部は、前記発振検出部が出力する前記発振検出信号の入力を受ける第１入力端子と、前記発振信号の入力を受ける第２入力端子と、前記第２入力端子に入力された信号の論理を反転して出力する出力端子と、を有するゲート素子を備える、
請求項１から３のいずれか１項に記載の発振器。
【請求項５】
前記発振部と前記増幅部との間に設けられており、前記発振信号の直流成分の通過を阻止するキャパシタと、
前記ゲート素子の入出力間に設けられたフィルタと、
を備える、
請求項４に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジックレベルの発振信号を出力する発振器に関する。
【背景技術】
【０００２】
従来、正弦波を出力する発振器のアンプの後段に、バッファアンプとしてＣＭＯＳゲート素子を用いることで、ロジックレベルの発振信号を生成する水晶発振器が知られている（例えば、特許文献１を参照）。
【０００３】
図４は、従来の発振器３００の構成を示す図である。発振器３００は、水晶振動子を有する発振部３０１と、バッファアンプとして機能するＮＡＮＤゲート３０２を備える。発振部３０１から出力される正弦波の発振信号は、ＮＡＮＤゲート３０２においてＣＭＯＳレベルの発振信号に変換される。
【０００４】
電源が投入された後、発振部３０１から発振信号の出力が開始されるまでの間にＮＡＮＤゲート３０２が自励発振することを防ぐために、ＮＡＮＤゲート３０２の入力端子の一方に、抵抗３０３及びキャパシタ３０４により構成される低域通過フィルタが設けられている。当該低域通過フィルタが設けられていることにより、電源が投入されてから所定の期間は、ＮＡＮＤゲート３０２の入力端子の一方がハイレベルにならない。したがって、電源が投入されてから所定の期間は、ＮＡＮＤゲート３０２は、自励発振に起因する不要信号を出力することなく、ハイレベル信号を出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３０２９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の発振器３００においては、電源の立ち上がりが遅い場合に、低域通過フィルタの効果が十分に発揮されず、発振部３０１が発振信号の出力を開始する前にＮＡＮＤゲート３０２の入力端子の一方がハイレベルになってしまう場合がある。その結果、ＮＡＮＤゲート３０２から、自励発振に起因する不要信号が出力されてしまうという問題があった。また、水晶発振器からの発振信号の出力が停止した場合にも、ＮＡＮＤゲート３０２は、自励発振に起因する不要信号を出力してしまうという問題があった。
【０００７】
そこで、本発明はこれらの点に鑑みてなされたものであり、自励発振による不要信号が出力されることを防ぐ発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る発振器は、発振信号を出力する発振部と、前記発振部が前記発振信号を出力しているか否かを示す発振検出信号を生成する発振検出部と、前記発振信号及び前記発振検出信号の入力を受ける複数の入力端子を有する増幅部と、を備え、前記増幅部は、前記発振部が発振していないことを前記発振検出信号が示している場合に直流信号を出力し、前記発振部が発振していることを前記発振検出信号が示している場合に前記発振信号に基づいて生成した発振出力信号を出力する。
【０００９】
前記発振検出部は、例えば、所定の閾値を越える前記発振信号の電圧の変化に応じて、前記発振検出信号を出力する。
【００１０】
前記発振検出部は、前記発振信号のレベルを変換してレベル変換信号を出力するレベル変換部と、所定の閾値を越える前記レベル変換信号の電圧の変化に応じて、前記発振検出信号を出力する検出信号出力部と、を有してもよい。
【００１１】
前記増幅部は、前記発振検出部が出力する前記発振検出信号の入力を受ける第１入力端子と、前記発振信号の入力を受ける第２入力端子と、前記第２入力端子に入力された信号の論理を反転して出力する出力端子と、を有するゲート素子を備えてもよい。
【００１２】
上記の発振器は、前記発振部と前記増幅部との間に設けられており、前記発振信号の直流成分の通過を阻止するキャパシタと、前記ゲート素子の入出力間に設けられたフィルタと、を備えてもよい。
【発明の効果】
【００１３】
本発明によれば、自励発振による不要信号が出力されることを抑制できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る発振器の構成を示す図である。
【図２】第２の実施形態に係る発振器の構成を示す図である。
【図３】第２の実施形態に係る発振器に電源を投入する前後の時間における各部の波形を示す図である。
【図４】従来の発振器の構成を示す図である。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
図１は、第１の実施形態に係る発振器１００の構成を示す図である。発振器１００は、発振部１と、発振検出部２と、キャパシタ３と、増幅部４と、出力端子５とを備える。
【００１６】
発振部１は、発振信号を出力する。発振部１は、例えば、水晶振動子又はＭＥＭＳ振動子を有しており、電源電圧とグランドとの中間電位を中心とする正弦波状の発振信号を出力する。
【００１７】
発振検出部２は、発振部１が発振信号を出力しているか否かを示す発振検出信号を生成する。発振検出部２は、所定の閾値を越える発振信号の電圧の変化に応じて、発振検出信号を出力する。具体的には、発振検出部２は、電源が投入されてから発振信号を検出するまでの間は、ロウレベル信号を出力する。発振検出部２は、発振部１が出力する発振信号の電圧が上昇し、電圧が、例えば電源電圧とグランドとの中間電位を上回ったタイミングで、発振信号が出力されていることを検出し、発振検出信号として、ハイレベル信号を出力する。発振検出部２は、例えば、入力信号が閾値を越えた場合にハイレベル信号を出力するマルチバイブレータ又はフリップフロップである。
【００１８】
発振検出部２は、発振部１が出力する発振信号の電圧が下降し、電圧が、例えば電源電圧とグランドとの中間電位を下回ったタイミングで、発振信号が出力されていることを検出し、ハイレベルの発振検出信号を出力してもよい。また、発振検出部２は、発振信号の検出精度を高めるために、発振信号が所定の閾値を越えたことを複数回検出した場合に、発振検出信号を出力してもよい。
キャパシタ３は、発振部１が出力する発振信号の直流成分を除去するためのカップリングコンデンサである。
【００１９】
増幅部４は、ＮＡＮＤゲート４１及びインバータゲート４２を備える。ＮＡＮＤゲート４１は、発振検出部２が出力する発振検出信号の入力を受ける第１入力端子（以下、入力端子Ａ）と、発振部１が出力する発振信号の入力を受ける第２入力端子（以下、入力端子Ｂ）と、入力端子Ｂに入力された信号の論理を反転して出力する出力端子と、を有する。
【００２０】
入力端子Ａは発振検出部２に接続されており、入力端子Ｂはキャパシタ３を介して発振部１に接続されている。ＮＡＮＤゲート４１の出力端子は、インバータゲート４２の入力端子に接続されている。インバータゲート４２の出力端子は、ＮＡＮＤゲート４１から出力される発振信号を整形して、出力端子５へと出力する。
【００２１】
増幅部４は、発振部１が発振していないことを発振検出信号が示している場合に直流信号を出力し、発振部１が発振していることを発振検出信号が示している場合に発振信号に基づいて生成した発振出力信号を出力する。
【００２２】
具体的には、増幅部４は、入力端子Ａに入力される発振検出信号が、発振部１から発振信号が出力されていないことを示すロウレベル信号である場合、入力端子Ｂに入力される信号のレベルによらず、ハイレベルの直流信号を出力する。増幅部４は、入力端子Ａに入力される発振検出信号が、発振部１から発振信号が出力されていることを示すハイレベル信号である場合、入力端子Ｂに入力される信号を増幅して、電源とグランドとの間で変化するロジックレベルの発振出力信号を出力する。
【００２３】
ＮＡＮＤゲート４１の入力端子Ｂと、ＮＡＮＤゲート４１の出力端子との間には、抵抗４３、キャパシタ４４及び抵抗４５から構成される低域通過フィルタが設けられている。ＮＡＮＤゲート４１からの出力信号の低周波成分が入力端子Ｂに帰還されて、入力端子Ｂにバイアスをかけることにより、発振部１が出力する発振信号のデューティが５０％でない場合であっても、ＮＡＮＤゲート４１から出力される発振出力信号のデューティを５０％に調整することが可能になる。抵抗４３、キャパシタ４４及び抵抗４５の定数は、例えば発振部１が出力する発振信号のデューティに基づいて、ＮＡＮＤゲート４１から出力される発振出力信号のデューティが５０％になるように定められている。
【００２４】
以上のとおり、第１の実施形態に係る発振器１００は、発振部１が発振信号を出力しているか否かを示す発振検出信号を生成する発振検出部２と、発振部１が発振していないことを発振検出信号が示している場合に直流信号を出力し、発振部１が発振していることを発振検出信号が示している場合に発振信号に基づいて生成した発振出力信号を出力する増幅部４とを備える。したがって、電源の立ち上がりに長時間を要する場合であっても、発振部１が出力する発振信号が安定するまで、増幅部４は、自励発振に起因する不要信号を出力しない。
【００２５】
＜第２の実施形態＞
図２は、第２の実施形態に係る発振器２００の構成を示す図である。発振器２００は、発振検出部２が、トランジスタ２２から構成される増幅回路と、マルチバイブレータ２６とを有する点で第１の実施形態に係る発振器１００と異なり、他の点で同じである。
【００２６】
発振検出部２は、キャパシタ２１、トランジスタ２２、抵抗２３、抵抗２４、抵抗２５、及びマルチバイブレータ２６を有する。
キャパシタ２１は、発振部１が出力する発振信号の直流成分を除去するためのカップリングコンデンサである。
トランジスタ２２、抵抗２３、抵抗２４及び抵抗２５は、発振部１から入力される発振信号を、電源レベルとグランドレベルとの間で変動するクロック信号にレベル変換するレベル変換部として機能する。以下、レベル変換部により生成されるクロック信号をレベル変換信号と称する。
【００２７】
マルチバイブレータ２６は、所定の閾値を越えるレベル変換信号の電圧の変化に応じて、発振検出信号を出力する検出信号出力部として機能する。マルチバイブレータ２６は、トランジスタ２２のコレクタから出力されるレベル変換信号が所定の閾値を越えるとハイレベル信号を出力する。キャパシタ３は、レベル変換信号が停止し、所定の時間より長い時間にわたって所定の閾値を越えない場合に、ロウレベル信号を出力する。
【００２８】
このようにすることで、電源が投入されてから発振部１が発振信号の出力を開始するまでの間は、マルチバイブレータ２６がロウレベル信号を出力するので、増幅部４は、発振信号を出力しない。そして、発振部１が発振信号の出力を開始すると、マルチバイブレータ２６がハイレベル信号を出力するので、増幅部４は、発振信号の出力を開始する。
【００２９】
また、マルチバイブレータ２６は、レベル変換信号のレベル変化が停止するとロウレベル信号を出力する。したがって、発振部１が発振信号の出力を停止すると、ＮＡＮＤゲート４１の入力端子Ａにロウレベル信号が入力されるので、増幅部４が、ＮＡＮＤゲート４１の自励発振に起因する発振信号が出力されることを防止できる。
【００３０】
＜実験例＞
図３は、発振器２００に電源を投入する前後の時間における各部の波形を示す図である。ＶＣＣは電源電圧である。ａは、トランジスタ２２のベース電圧である。ｂは、トランジスタ２２のコレクタ電圧である。ｃは、マルチバイブレータ２６の出力電圧、すなわちＮＡＮＤゲート４１の入力端子Ａの電圧である。ｄは、ＮＡＮＤゲート４１の入力端子Ｂの電圧である。ｅは、ＮＡＮＤゲート４１の出力端子の電圧である。図３においてハッチングされている領域は、発振している状態を示している。
【００３１】
ＶＣＣの電圧波形及びａの電圧波形によれば、電源電圧が立ち上がり始めてから、約３ｍｓが経過した後に、発振部１が発振信号の出力を開始していることがわかる。発振部１が出力する発振信号は、振幅約１Ｖの小信号である。
【００３２】
発振部１が発振信号の出力を開始し、ｂの電圧が振動するタイミングでｃの電圧がロウレベルからハイレベルに変化している。ｃの電圧がロウレベルの間は、ｄの電圧がハイレベルであるが、ｃの電圧がハイレベルになった後に、ｄの電圧が発振していることがわかる。その結果、ｃの電圧がハイレベルになった後に、ｅの電圧が発振状態を示している。ｅの振幅は約５Ｖであり、発振部１が出力する小信号の発振信号が、ロジックレベルのクロック信号に変換されていることがわかる。
【００３３】
以上のとおり、第２の実施形態の構成により、電源の立ち上がり期間中に、自励発振に起因する不要信号を出力することなく、発振信号をロジックレベルのクロック信号に変換できることを確認できた。
【００３４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３５】
例えば、上記の実施形態においては、ＣＭＯＳのＮＡＮＤゲート４１を用いたが、他の素子を用いてもよい。例えば、ＴＴＬのＮＯＲゲート素子を用いても、同等の効果を得ることができる。
【００３６】
また、第２の実施形態においては、マルチバイブレータ２６の前段に、トランジスタ２２から構成されるレベル変換部が設けられていたが、発振部１が出力する発振信号が、マルチバイブレータ２６の入力側閾値を越えて変化する信号である場合、発振検出部２は、トランジスタ２２から構成されるレベル変換部を有しなくてもよい。
【符号の説明】
【００３７】
１・・・発振部
２・・・発振検出部
３・・・キャパシタ
４・・・増幅部
５・・・出力端子
２１・・・キャパシタ
２２・・・トランジスタ
２３・・・抵抗
２４・・・抵抗
２５・・・抵抗
２６・・・マルチバイブレータ
４１・・・ＮＡＮＤゲート
４２・・・インバータゲート
４３・・・抵抗
４４・・・キャパシタ
４５・・・抵抗
５０・・・デューティ
１００・・・発振器
２００・・・発振器
３００・・・発振器
３０１・・・発振部
３０２・・・ＮＡＮＤゲート
３０３・・・抵抗
３０４・・・キャパシタ
【図１】
2015070313.tif 000003
【図２】
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【図４】
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【図３】
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