(57)【要約】【課題】インダクターを備えた半導体装置において、インダクターの特性劣化を抑えた新たな半導体装置を実現すること。【解決手段】半導体装置であって、基板と、前記基板に積層され、インダクターを含む第１層と、前記第１層の前記基板とは反対側に配置されたバンプ群と、を含み、前記バンプ群は、所定規則で配置された複数のバンプと、前記複数のバンプとは異なるバンプであって、前記半導体装置を平面視した場合に、当該バンプの中心が前記インダクターと重ならない少なくとも１個のバンプと、を含む、半導体装置を構成する。【選択図】図１
2015095606.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
基板と、
前記基板に積層され、インダクターを含む第１層と、
前記第１層の前記基板とは反対側に配置されたバンプ群と、
を含み、
前記バンプ群は、
所定規則で配置された複数のバンプと、
前記複数のバンプとは異なるバンプであって、前記半導体装置を平面視した場合に、前記複数のバンプとは異なるバンプの中心が前記インダクターと重ならない少なくとも１個のバンプと、
を含む、半導体装置。
【請求項２】
前記基板は平面視において矩形であり、
前記インダクターは、平面視において前記矩形の何れかの角部に位置しており、
前記インダクターを含み、アナログ信号を処理してデジタル信号を出力するアナログ信号処理回路部と、
平面視において前記デジタル信号処理回路部と離間して設けられ、前記デジタル信号を処理するデジタル信号処理回路部と、
を含む、請求項１に記載の半導体装置。
【請求項３】
前記アナログ信号処理回路部は、平面視において前記インダクターと前記デジタル信号処理回路部との間に電源回路部を有する、
請求項２に記載の半導体装置。
【請求項４】
前記デジタル信号処理回路部は、
第１の動作周波数で動作する第１のメモリーと、
前記第１の動作周波数よりも低い第２の動作周波数で動作する第２のメモリーと、
を含み、
前記第１のメモリーと前記アナログ信号処理回路部との距離が、前記第２のメモリーと前記アナログ信号処理回路部との距離よりも長い、
請求項２又は３に記載の半導体装置。
【請求項５】
前記アナログ信号処理回路部は、アナログ信号を受信する受信回路部である、
請求項２〜４の何れか一項に記載の半導体装置。
【請求項６】
ＬＮＡ（Low Noise Amplifier）を更に含み、
前記ＬＮＡは前記インダクターを含む、
請求項５に記載の半導体装置。
【請求項７】
前記アナログ信号は、測位用衛星信号であり、
前記デジタル信号処理回路部は、
前記測位用衛星信号を捕捉するための相関演算を行う相関演算回路部と、
第１の動作周波数で動作する第１のメモリーと、
を含み、
前記第１のメモリーと前記アナログ信号処理回路部との距離が、前記相関演算回路部と前記アナログ信号処理回路部との距離よりも長い、
請求項５又は６に記載の半導体装置。
【請求項８】
前記アナログ信号処理回路部は、前記インダクターを３以上有し、平面視において各前記インダクターの中央を結ぶ多角形の面積が、０．０８ｍｍ２以上０．１１６ｍｍ２以下である、
請求項１〜７の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
小型化や低価格化を目的としてアナログ信号処理回路部とデジタル信号処理回路部とを半導体基板上に集積して一体化した半導体装置が知られている。アナログ信号処理回路部には、受動素子が数多く用いられている。また、半導体装置には、表面に複数のバンプ（外部電極）が設けられる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アナログ信号処理回路部の受動素子のうち、１素子当たりの平面視における面積が比較的大きいのがインダクターである。インダクターは近い位置に金属があると磁束が変化し、インダクターとしての特性が劣化し得る。また、平面視における面積という点では、半導体装置表面に配置されるバンプも１つ当たりの平面視面積が比較的大きい。従って、インダクターの上方にバンプが位置しないように回路配置やバンプの数を設計する必要がある。しかし、多機能化、多回路集積化を図る半導体装置において、バンプの数をできる限り多くしたい要求や、半導体装置全体の更なる小型化の要求がある。
【０００５】
本発明は上述した課題に鑑みて考案されたものであり、その目的とするところは、インダクターを備えた半導体装置において、インダクターの特性劣化を抑えた新たな半導体装置を実現することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するための第１の形態は、半導体装置であって、基板と、前記基板に積層され、インダクターを含む第１層と、前記第１層の前記基板とは反対側に配置されたバンプ群と、を含み、前記バンプ群は、所定規則で配置された複数のバンプと、前記複数のバンプとは異なるバンプであって、前記半導体装置を平面視した場合に、前記複数のバンプとは異なるバンプの中心が前記インダクターと重ならない少なくとも１個のバンプと、を含む、半導体装置である。
【０００７】
この第１の形態によれば、バンプ群のうち一部のバンプが、平面視において、バンプの中心がインダクターと重ならない位置に配置される。また、バンプ群は、所定規則で配置された複数のバンプを含む。インダクターに影響を与える可能性のあるバンプの中心をインダクターの中央上方からずれた位置に配置することで、インダクターへの影響を低減することができ、インダクターの特性劣化を抑えることができる。
【０００８】
また、第２の形態は、前記基板は平面視において矩形であり、前記インダクターは、平面視において前記矩形の何れかの角部に位置しており、前記インダクターを含み、アナログ信号を処理してデジタル信号を出力するアナログ信号処理回路部と、平面視において前記デジタル信号処理回路部と離間して設けられ、前記デジタル信号を処理するデジタル信号処理回路部と、を含む半導体装置である。
【０００９】
この第２の形態によれば、アナログ信号処理回路部とデジタル信号処理回路部とを備えた半導体装置が実現される。また、基板は平面視において矩形であり、インダクターが平面視において矩形の何れかの角部に設けられる。インダクターを角部に設けたことにより、インダクターに影響を与える可能性のあるバンプの数を低減することができる。また、アナログ信号処理回路部はインダクターを含む。さらに、アナログ信号処理回路部とデジタル信号処理回路部とが平面視において離間して設けられる。このため、アナログ信号処理回路部へのデジタル信号処理回路部からの電磁波の干渉を低減することができる。
【００１０】
また、第３の形態は、平面視において前記アナログ信号処理回路部が、前記インダクターと前記デジタル信号処理回路部との間に電源回路部を有する、半導体装置である。
【００１１】
この第３の形態によれば、平面視において、インダクターとデジタル信号処理回路部との間に電源回路部が配置される。電源回路部は、デジタル信号処理回路部よりも電磁波の発生が少ない。電源回路部をインダクターとデジタル信号処理回路部との間に設けることで、インダクターがデジタル信号処理回路部から受ける電磁波の干渉を一層低減することができる。
【００１２】
また、第４の形態は、前記デジタル信号処理回路部が、第１の動作周波数で動作する第１のメモリーと、前記第１の動作周波数よりも低い第２の動作周波数で動作する第２のメモリーと、を含み、前記第１のメモリーと前記アナログ信号処理回路部との距離が、前記第２のメモリーと前記アナログ信号処理回路部との距離よりも長い、半導体装置である。
【００１３】
この第４の形態によれば、デジタル信号処理回路部は、相対的に動作周波数の高い第１のメモリーと、相対的に動作周波数の低い第２のメモリーを有する。そして、第１のメモリーに比べて第２のメモリーの方が、アナログ信号処理回路部までの距離が近い位置に配置される。これによって、第１のメモリーとアナログ信号処理回路部との距離が第２のメモリーとアナログ信号処理回路部との距離以下である場合よりも、アナログ信号処理回路部がデジタル信号処理回路部から受ける電磁波の干渉を低減することができる。
【００１４】
また、第５の形態は、前記アナログ信号処理回路部は、アナログ信号を受信する受信回路部である、半導体装置である。
【００１５】
この第５の形態によれば、半導体装置によってアナログ信号を受信することができる。
【００１６】
また、第６の形態は、ＬＮＡ（Low Noise Amplifier）を更に含み、前記ＬＮＡは前記インダクターを含む、半導体装置である。
【００１７】
この第６の形態によれば、アナログ信号処理回路部に含まれるＬＮＡがインダクターを含む。インダクターの特性劣化を抑えることで、ＬＮＡの特性劣化を抑えた半導体装置を構成できる。
【００１８】
また、第７の形態は、前記アナログ信号は、測位用衛星信号であり、前記デジタル信号処理回路部は、前記測位用衛星信号を捕捉するための相関演算を行う相関演算回路部と、第１の動作周波数で動作する第１のメモリーと、を含み、前記第１のメモリーと前記アナログ信号処理回路部との距離が、前記相関演算回路部と前記アナログ信号処理回路部との距離よりも長い、半導体装置である。
【００１９】
この第７の形態によれば、半導体装置は測位用衛星信号を受信することができる。また、測位用衛星信号の受信装置であるから、デジタル信号処理回路部には相関演算回路部が含まれる。第１のメモリーとアナログ信号処理回路部との距離は、相関演算回路部とアナログ信号処理回路部よりも長い。相関演算回路部が生じる電磁波は、第１の動作周波数で動作する第１のメモリーが生じる電磁波よりも相対的に低い。そのため、相関演算回路部を第１のメモリーよりもアナログ信号処理回路部の近くに配置することで、アナログ信号処理回路部がデジタル信号処理回路部から受ける電磁波の干渉を一層低減することができる。
【００２０】
また、第８の形態は、前記アナログ信号処理回路部は、前記インダクターを３以上有し、平面視において各前記インダクターの中央を結ぶ平面視多角形の面積が、０．０８ｍｍ２以上０．１１６ｍｍ２以下である、半導体装置である。
【００２１】
この第８の形態によれば、インダクターを３以上有し、平面視において各インダクターの中央を結ぶ平面視多角形の面積が、０．０８ｍｍ２以上０．１１６ｍｍ２以下の半導体装置を構成することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の平面図。
【図２】集積回路を構成する回路ブロックの概略配置図。
【図３】インダクターの相対位置関係を示す図。
【発明を実施するための形態】
【００２３】
図１は、本実施形態のＷＣＳＰ（ウェハレベルチップサイズパッケージ）と呼ばれる半導体装置１の平面図である。なお、封止樹脂を省略して示している。また、この半導体装置１は、例えば、チップサイズが「３．５ｍｍ×３．５ｍｍ×０．５ｍｍ」以上「３．６５ｍｍ×３．６５ｍｍ×０．７５ｍｍ」以下である。
【００２４】
半導体装置１は、平面視において矩形の半導体基板（基板に相当する）の上（表面）に、トランジスタや抵抗、コンデンサ、インダクター等を含む複数の回路ブロックが形成・集積されて構成されている。回路ブロックが形成されている層を、以下では「第１層」という。また、第１層の上には、各回路ブロックに接続された複数の電極パッド１０が半導体装置１の四辺に沿って形成されている。電極パッド１０は、例えば銅で形成された配線（再配線）３０と接続されている。電極パッド１０と配線３０とが形成された層を、以下では「第２層」という。また、第２層の上の、平面視において電極パッド１０が形成された領域よりも内側の領域には、外部電極である複数のバンプ（ボール電極）２０を含むバンプ群が形成されており、配線３０によって電極パッド１０と接続されている。つまり、バンプ群は、第１層に対して基板とは反対側に配置されている。バンプ２０は、半導体装置１を外部（例えば、半導体装置１を制御するプロセッサー等）と接続するための端子である。バンプ２０を除く半導体基板上には、ポリイミド等からなる絶縁層が形成されている。この構造により、バンプ２０が絶縁層から露出している。なお、「矩形」は長方形または正方形であり、各辺は平面視において完全な直線でなくても良い。
【００２５】
バンプ２０は、バンプ群の一部のバンプであるバンプ２０ａを除き、所定規則で配置されている。本実施形態では、バンプ２０の配置規則は、縦横に行列状に配置した構成とするが、中央部以外を取り囲むように２重或いは３重などの環状配置した構成としてもよい。バンプ２０ａは、平面視した際に、インダクター５２ａ，５２ｂと一部が重なるような位置に配置されており、他のバンプの配置規則とは異なっている。
【００２６】
詳細には、平面視においてバンプ２０ａの中心がインダクターと重ならない位置に、バンプ２０ａが配置されている。バンプ２０ａと重なるインダクター５２ａ，５２ｂの面積が、当該インダクター５２ａ，５２ｂの面積の半分未満となるように、バンプ２０ａが配置されている。なお、「バンプ２０ａの中心」とは、平面視におけるバンプ２０ａの輪郭の形状（本実施形態では円形）の、外心（外接円の中心）又は内心（内接円の中心）である。本明細書において、「インダクター」は、特に断りがない限り、インダクターのコイル部分と、その周囲の領域とを含む。また、配線３０は、平面視した際に、インダクター５２ａ〜５２ｃに重ならない位置に配置される。
【００２７】
図１において、半導体装置１には、４つの角部のうちの左上角部に、３つのインダクター５２ａ〜５２ｃが配置されている。インダクター５２ａ〜５２ｃの大きさは、必要な性能に基づいて定められるが、インダクター５２ａ〜５２ｃのうちの少なくとも１つは、平面視における幅が、バンプ２０を所定規則で配置した場合に隣り合う２つのバンプ２０の間隔（中心間の距離）よりも長い。ここで、インダクターの幅は、２つのバンプ２０の中心間を結ぶ方向と平行な方向における幅である。
【００２８】
仮に、所定規則（行列状）でバンプ２０を配置した場合の仮の位置２２ａ，２２ｂを、図１に点線で示す。左上の仮の位置２２ａとインダクター５２ａとが、インダクター５２ａの面積の半分以上の面積で重なり、その右隣の仮の位置２２ｂとインダクター５２ｂとが、インダクター５２ｂの面積の半分以上の面積で重なる。このため、仮の位置２２ａ，２２ｂにはバンプ２０は配置されず、インダクター５２ａ，５２ｂの間にバンプ２０ａが配置される。このようにバンプ２０ａを配置すると、仮の位置２２ａ，２２ｂにバンプを配置する場合よりもバンプを１つ減らすことになる。しかし、仮の位置２２ａ、２２ｂの位置にバンプを配置する場合よりも、インダクターの特性劣化を抑えることができる。また、仮の位置２２ａ，２２ｂにバンプを配置しない場合よりも多くのバンプを配置することができる。
【００２９】
また、インダクター５２ｃについては、その周囲の４つのバンプ２０ｂ〜２０ｅそれぞれと重なっているが、それぞれと重なっている部分が、当該インダクター５２ｃの面積の半分未満であり、一部が重なっている。そのため、図１の通り、４つのバンプ２０ｂ〜２０ｅは所定規則通りの配置となっている。なお、図１においては、バンプ２０ａ以外のバンプ２０は全て所定規則で配置されているが、他に、所定規則とは異なる配置のばんぷ２０が存在しても良い。
【００３０】
図２は、半導体装置の内層に設けられた集積回路４０を構成する回路ブロックの概略配置図（レイアウト図）である。以下の説明において、各回路ブロックの位置関係の説明は、特に断りが無い限り平面視における位置関係である。本実施形態の集積回路４０（第１層）には、ＧＰＳ（Global Positioning System）衛星信号を受信して測位演算を行うＧＰＳ受信回路が形成される。集積回路４０がＧＰＳ受信回路である場合、半導体装置１は、外部のＧＰＳアンテナと接続され、ＧＰＳアンテナを介してＧＰＳ衛星信号を受信する。半導体装置１は、アナログ信号処理装置、或いは衛星信号処理装置ともいえる。
【００３１】
ＧＰＳ受信回路は、大きく分けて、アナログ信号処理回路部であるＲＦ（Radio Frequency）受信回路部５０と、デジタル信号処理回路部であるベースバンド処理回路部６０とを備える。ＲＦ受信回路部５０は、アナログ信号であるＧＰＳ衛星信号を受信し、アナログ信号処理を行ってデジタル信号に変換する。ベースバンド処理回路部６０は、ＲＦ受信回路部５０から出力されるデジタル信号に対するデジタル信号処理を行って、位置等を算出する測位演算を行う。
【００３２】
図２に示すように、集積回路４０は、ＲＦ受信回路部（アナログ信号処理回路部）５０と、ベースバンド処理回路部（デジタル信号処理回路部）６０とが、ノイズを低減する緩衝帯部７０を介在させて配置されて構成されている。すなわち、ＲＦ受信回路部５０は、平面視した半導体基板の左上側（一方側）にＬ字形状に配置され、ＲＦ受信回路部５０と離間して右下側（他方側）にベースバンド処理回路部６０が配置されている。
【００３３】
緩衝帯部７０は、幅が約５０μｍ程度であり、少なくとも、ＲＦ受信回路部５０とベースバンド処理回路部６０とが形成された回路層において、素子や配線、拡散層を置かない領域である。但し、緩衝帯部７０に、ダミーパターンとしての素子や配線、電気的にダイナミックに変動しない直流素子を配置しても良い。
【００３４】
ＲＦ受信回路部５０は、ＧＰＳアンテナによる受信信号を増幅するＬＮＡ（Low Noise Amplifier：低雑音増幅器）５２を含む各種増幅器と、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）やＰＬＬ（Phase Locked Loop）５４、ループフィルターを有してローカル信号（局所周波数信号）を生成する発振回路部と、増幅後の受信信号をローカル信号と合成して中間周波数の信号（ＩＦ（Intermediate Frequency）信号）にダウンコンバートするミキサー５６と、ＰＰＦ（Poly Phase Filter：多相フィルター）やＬＰＦ（Low Pass Filter）等の各種フィルターと、アナログ信号をデジタル信号に変換するＡ／Ｄ（Analog to Digital）変換回路とを備えている。
【００３５】
ＬＮＡ５２はインダクター５２ａ〜５２ｃを有する。ＬＮＡ５２、ひいてはインダクター５２ａ〜５２ｃは、ベースバンド処理回路部６０から最も離れた位置である左上角部に配置されている。これは、ベースバンド処理回路部６０の回路動作がインダクター５２ａ〜５２ｃに与える影響を抑えるためである。
【００３６】
ＬＮＡ５２は、３つのインダクター５２ａ〜５２ｃを有している。インダクター５２ａは、入力整合用であり、インダクター５２ｂ，５２ｃは、負荷用である。また、インダクター５２ａ〜５２ｃの相対位置関係を図３に示す。インダクター５２ａ〜５２ｃそれぞれの中心５３ａ〜５３ｃを頂点とする多角形（この場合は三角形）を考えた場合、この多角形の面積は「０．１１５６８１ｍｍ２」である。３以上のインダクターを形成する場合、平面視において各インダクターの中央を結ぶ多角形の面積は、「０．０８〜０．１１６ｍｍ２」の範囲内であると半導体装置１の小型化及び製造に好適であり、本実施形態はこれに該当する。なお、「インダクターの中央」は、インダクターのコイル部分の平面視における中心（外接円または内接円の中心）である。
【００３７】
ＰＬＬ５４は、緩衝帯部７０を介してベースバンド処理回路部６０と隣り合う位置に配置されている。また、ローカル信号を生成するため、ミキサー５６がＰＬＬ５４に隣り合う位置に配置されているが、ミキサー５６は、ＰＬＬ５４を挟んで緩衝帯部７０と反対側に配置されている。そして、ＲＦ受信回路部５０を構成する他の各回路要素は、ＲＦ受信回路部５０における信号の流れを考慮し、各回路要素間の配線が短くなるように配置されている。
【００３８】
また、ＲＦ受信回路部５０は、緩衝帯部７０を介してベースバンド処理回路部６０に隣り合う位置、すなわち、ＬＮＡ５２とベースバンド処理回路部６０との間に、ＲＦ受信回路部５０及びベースバンド処理回路部６０に直流電源を供給する電源回路部５８を有する。電源回路部５８は、低損失レギュレータ（ＬＤＯ：Low Drop-Out regulator）である。電源回路部５８は、集積回路４０を駆動するための安定した直流電圧を供給する。低損失レギュレータは、電磁波を発生しにくい。電源回路部５８をインダクター５２ａ〜５２ｃとベースバンド処理回路部６０との間に設けることで、インダクター５２ａ〜５２ｃがベースバンド処理回路部６０から受ける電磁波干渉を一層低減することができる。
【００３９】
なお、本実施形態では、ＲＦ受信回路部５０が１つの電源回路部５８を有することとしたが、ＲＦ受信回路部５０及びベースバンド処理回路部６０それぞれが個別の電源回路を有する構成としても良い。また、ベースバンド処理回路部６０が電源回路部５８を有することとしてもよい。また、ＲＦ受信回路部５０またはベースバンド処理回路部６０の電源供給を、半導体装置１の外部に接続した電源によって行ってもよく、外部の電源と電源回路部５８のいずれを用いるかを選択できる構成であってもよい。
【００４０】
ベースバンド処理回路部６０は、ＣＰＵ（Central Processing Unit）や第１のメモリー６４および第２のメモリー６６、ＧＰＳ衛星信号を捕捉するための、受信信号（デジタル信号）とレプリカコードとの相関演算を行う相関演算回路部６８等を備えている。
【００４１】
相関演算回路部６８は、緩衝帯部７０を介してＲＦ受信回路部５０と隣り合う位置に配置されている。また、ＣＰＵは、相関演算回路部６８の周辺に配置されている（図２では、相関演算回路部６８と表示された領域にＣＰＵが含まれている）。また、第１のメモリー６４は、ＲＦ受信回路部５０から離れた右下角部に配置され、第１のメモリー６４に比較して動作周波数が低い第２のメモリー６６は、左下角部に配置されている。すなわち、ＲＦ受信回路部５０までの距離が、第１のメモリー６４よりも第２のメモリー６６の方が近い位置に配置されている。また、ＲＦ受信回路部５０までの距離が、第１のメモリー６４よりも相関演算回路部６８の方が近い位置に配置されている。ベースバンド処理回路部６０においては、メモリーが最も電磁波を生じやすく、また、動作周波数が高いほど、電磁波が生じやすい。そこで、このように配置することで、第１のメモリー６４のＲＦ受信回路部５０、ひいてはインダクター５２ａ〜５２ｃへの電磁波干渉を低減できる。
【００４２】
［作用効果］
このように、本実施形態の半導体装置１によれば、集積回路４０が有するインダクター５２ａ〜５２ｃの特性劣化を抑えることができる。すなわち、半導体装置１において、インダクター５２ａ〜５２ｃは、平面視した半導体基板上の角部（図１では、左上角部）に配置され、バンプ２０は、インダクター５２ａ〜５２ｃの近傍となる一部のバンプ２０ａを除き、縦横に行列状に規則的に配置されている。バンプ２０ａは、平面視において、インダクター５２ａ〜５２ｃと一部が重なるように配置されている。これにより、バンプ２０ａの影響によるインダクター５２ａ〜５２ｃの特性劣化が低減される。
【００４３】
また、アナログ信号処理回路部であるＲＦ受信回路部５０と、デジタル信号処理回路部であるベースバンド処理回路部６０とが、緩衝帯部７０を介して配置されている。インダクター５２ａ〜５２ｃを有するＬＮＡ５２は、ベースバンド処理回路部６０から離れた半導体基板上の角部に配置されている。また、ＬＮＡ５２とベースバンド処理回路部６０との間に、電源回路部５８が配置されている。これにより、ベースバンド処理回路部６０が発生する高周波によるインダクター５２ａ〜５２ｃの特性劣化が低減される。
【００４４】
［変形例］
なお、本発明の適用可能な実施形態は、上述の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。以下に変形例について説明するが、変形例の説明にあたっては実施形態と同一の構成については同一の符号を付し、その説明を省略する。
【００４５】
（Ａ）バンプ
上述の実施形態では、バンプ２０ａ（インダクターと中心が重ならないバンプ）が１つである場合を例に挙げて説明したが、バンプ２０ａは複数であっても良い。配置するインダクターの数や配置に応じて、必要な数のバンプを、平面視においてインダクターとバンプの中心が重ならないように配置すればよい。
【００４６】
（Ｂ）インダクター
上述の実施形態では、３つのインダクター５２ａ〜５２ｃがＬＮＡ５２に含まれる例を説明したが、インダクターの数や、インダクターを含む回路ブロックはこれに限定されない。例えば、１つまたは２つ、あるいは４つ以上のインダクターがＬＮＡ５２に含まれても良いし、ＰＬＬ５５がインダクターを含んでいても良い。ＰＬＬ５５がインダクターを含む場合は、当該インダクターとバンプの中心が平面視において重ならないように配置する。
【００４７】
（Ｃ）アナログ信号
上述の実施形態では、ＧＰＳ衛星信号を例に挙げて説明したが、本発明は他のアナログ信号を処理する半導体装置１にも適用可能である。すなわち、各種変調方式や通信方式のアナログ信号、例えば、ＧＰＳ衛星信号と同様のＣＤＭＡ（Code Division Multiple Access）方式で拡散変調された信号や、ＦＤＭＡ（Frequency Division Multiple Access）方式、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＡＭ（Amplitude Modulation)方式、ＦＭ（Frequency Modulation)方式等の信号に適用可能である。なお、高周波のアナログ信号を使用する場合に好適である。
【００４８】
また、上述の実施形態では、ＧＰＳ衛星信号を例に挙げて説明したが、ＷＡＡＳ（Wide Area Augmentation System）、ＱＺＳＳ（Quasi Zenith Satellite System）、ＧＬＯＮＡＳＳ（GLObal NAvigation Satellite System）、ＧＡＬＩＬＥＯ、ＢｅｉＤｏｕ（BeiDou Navigation Satellite System）などの他の衛星測位システムの信号であってもよい。
【００４９】
（Ｄ）電子機器
また、本発明の半導体装置１は、各種電子機器に適用可能である。例えば、ランナーズウォッチ、カーナビゲーション装置、携帯型ナビゲーション装置、パソコン、ＰＤＡ（Personal Digital Assistant）、携帯電話、腕時計といった種々の電子機器について適用することが可能である。
【符号の説明】
【００５０】
１  半導体装置、１０  電極パッド、２０  バンプ、３０  配線、４０  集積回路、５０  ＲＦ受信回路部、５２  ＬＮＡ、５２ａ〜５２ｃ  インダクター、５４  ＰＬＬ、５６  ミキサー、５８  電源回路部、６０  ベースバンド処理回路部、６４  第１のメモリー、６６  第２のメモリー、６８  相関演算回路部、７０  緩衝帯部
【図１】
2015095606.tif 000003
【図２】
2015095606.tif 000004
【図３】
2015095606.tif 000005