(57)【要約】      （修正有）【課題】隣接アクティブエリア間の溝の深さのばらつきを低減し、パターン倒壊の発生を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板１１と、半導体基板１１の上層部分２６の一部に設けられ、上層部分２６を一方向に延びる複数本のアクティブエリアＡＡに区画する素子分離絶縁体１６と、アクティブエリアＡＡ上に設けられたトンネル絶縁膜１７と、トンネル絶縁膜１７上に設けられた電荷蓄積部材ＦＧと、電荷蓄積部材ＦＧ上及び素子分離絶縁体１６上に設けられたゲート間絶縁膜１８と、ゲート間絶縁膜１８上に設けられたコントロールゲート電極ＣＧとを備え、アクティブエリアＡＡは側面に段差２７を有し、段差２７の下方部分２８は、段差２７の上方部分２６よりも幅が太い。【選択図】図１
2015070090.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分の一部に設けられ、前記上層部分を一方向に延びる複数本のアクティブエリアに区画する素子分離絶縁体と、
前記アクティブエリア上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた電荷蓄積部材と、
前記電荷蓄積部材上及び素子分離絶縁体上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられたコントロールゲート電極と
を備え、
前記アクティブエリアは側面に段差を有し、前記段差の下方部分は、前記段差の上方部分よりも幅が太い
ことを特徴とする半導体記憶装置。
【請求項２】
前記段差の下方部分の幅は、前記段差の上方部分の幅よりも２％以上太い
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記段差は、前記トンネル絶縁膜との境界面から２５ｎｍ以上下方に設けられた
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
隣接する前記アクティブエリア間の間隔が広いほど、前記段差の下方部分の幅と上方部分の幅との差が大きい
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記段差の下方部分はテーパ形状である
ことを特徴とする請求項４に記載の半導体記憶装置
【請求項６】
半導体基板に、基板表面から２５ｎｍ以上下方まで、溝を形成する工程と、
カバレッジの悪い絶縁膜を犠牲膜として成膜し、エアギャップを形成する工程と、
前記犠牲膜をエッチングで除去する工程と、
所定の深さまで前記半導体基板をエッチングする工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
NAND(NotAND)型フラッシュメモリといった半導体記憶装置においては、隣接アクティブエリア間の絶縁分離のため、半導体基板上に素子分離の溝を形成しパターンを形成している。その後、洗浄工程を通すと乾燥時にパターンが倒壊することがある。
【０００３】
また、近年、パターンの微細化に伴い、溝の横幅寸法が隣接アクティブエリア間でばらつきやすくなっている。その結果、溝の深さ寸法もばらつき、パターンが倒壊しやすくなっている。
【０００４】
パターン倒壊を防ぐためには、溝の深さを浅くしてアスペクト比を低くすることが考えられる。しかしながら、メモリの電気特性を確保するためにはある程度以上の溝の深さが必要である。そこで、隣接アクティブエリア間の溝の深さのばらつきを低減し、パターン倒壊を生じにくくする技術が望まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、隣接アクティブエリア間の溝の深さのばらつきを低減し、パターン倒壊の発生を抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分の一部に設けられ、前記上層部分を一方向に延びる複数本のアクティブエリアに区画する素子分離絶縁体と、前記アクティブエリア上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積部材と、前記電荷蓄積部材上及び素子分離絶縁体上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲート電極とを備え、前記アクティブエリアは側面に段差を有し、前記段差の下方部分は、前記段差の上方部分よりも幅が太い。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の断面図である。
【図２】同実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００９】
（第１の実施形態）
先ず、本実施形態に係る半導体記憶装置の特徴部分を概略的に説明する。
【００１０】
本実施形態に係る半導体記憶装置の特徴は、シリコン基板の上層部分が素子分離絶縁体（ＳＴＩ）によってライン状のアクティブエリアに区画されたＮＡＮＤ型フラッシュメモリにおいて、アクティブエリアは側面に段差を有し、段差の下方部分は、段差の上方部分よりも幅が太いことである。言い換えると、段差の上方部分は、段差の下方部分よりも幅が細い。
【００１１】
アクティブエリアの段差の上方部分が細いことにより、隣接するアクティブエリアとの間隔が広くなるので、隣接するアクティブエリアからの電気的な影響を受けにくい。すなわち、本来はデータを書き込みたくない非選択のメモリセルに対して、誤ってデータが書き込まれてしまう「誤書き込み」を生じにくくすることができる。
【００１２】
また、段差の下方部分は、段差の上方部分よりも幅が太いので、細長いアクティブエリアを支える力が強くなり、パターンの倒壊を低減することができる。
【００１３】
本実施形態に係る半導体記憶装置は、素子分離絶縁体を形成する際に、半導体基板に溝を形成する工程と、カバレッジの悪い絶縁膜を犠牲膜として成膜しエアギャップを形成する工程と、犠牲膜をエッチングで除去する工程と、所定の深さまで半導体基板をエッチングする工程とを実行することで製造される。
【００１４】
本実施形態に係る半導体記憶装置の製造方法によれば、隣接するアクティブエリア間の溝の横幅寸法にばらつきがあっても、横幅寸法が広いほど溝内部に厚い犠牲膜が成膜されるので、結果として溝の横幅寸法および深さ寸法のばらつきが低減される。エッチングにより形成される溝の深さは、溝の横幅寸法に依存するので、溝の横幅寸法のばらつきを低減することにより、溝の深さ寸法のばらつきをも低減することができる。またエッチング開始時に深さ寸法のばらつきも低減されているので、エッチング結果の溝の深さ寸法のばらつきも低減される。これにより、パターンの倒壊を生じにくくすることができる。
【００１５】
また、犠牲膜を成膜した後に、所定の深さまで半導体基板をエッチングすることによって、アクティブエリアの側面に段差が形成される。よって、本実施形態に係る半導体記憶装置は、アクティブエリアの側面に段差を有するという特徴を備える。
【００１６】
次に、本実施形態に係る半導体記憶装置の構成を詳細に説明する。
【００１７】
図１は、本実施形態に係る半導体記憶装置の断面図である。図１に示すように、本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１８】
本実施形態の半導体記憶装置においては、シリコン基板１１（半導体基板）が設けられている。シリコン基板１１には、メモリアレイ領域及び周辺回路領域が設定されている。メモリアレイ領域はデータを記憶する領域であり、記憶素子としてのメモリトランジスタが複数個設けられている。周辺回路領域はメモリアレイ領域を駆動する領域であり、高耐圧トランジスタ及び低耐圧トランジスタ等からなる周辺回路が設けられている。周辺回路は、複数水準の電圧を生成してメモリアレイ領域に対して供給し、また、メモリアレイ領域において発生する電圧又は電流を検出する回路である。上述の如く、本実施形態の特徴はメモリアレイ領域におけるアクティブエリアの形状にあるため、以下、メモリアレイ領域について説明する。
【００１９】
メモリアレイ領域において、シリコン基板１１の上層部分の一部には、一方向に延びる複数本の素子分離絶縁体（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）１６が形成されている。素子分離絶縁体１６は例えばシリコン酸化物により形成されている。そして、これらの素子分離絶縁体１６によって、シリコン基板１１の上層部分が複数本のアクティブエリアＡＡ（半導体領域）に区画されている。
【００２０】
アクティブエリアＡＡ上には、シリコン酸化物からなるトンネル絶縁膜１７が形成されている。トンネル絶縁膜１７とは、通常は絶縁性であるが、半導体記憶装置の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜１７上には、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなるフローティングゲート電極ＦＧが設けられている。フローティングゲート電極ＦＧはアクティブエリアＡＡ毎に分断されている。
【００２１】
フローティングゲート電極ＦＧ上には、例えばシリコン酸化物又はアルミナ等からなるゲート間絶縁膜１８が設けられている。ゲート間絶縁膜１８上には、導電性材料、例えば不純物が導入されたポリシリコンからなるコントロールゲート電極ＣＧが設けられている。
【００２２】
本実施形態においては、アクティブエリアＡＡの断面形状が階段状である。すなわち、アクティブエリアＡＡを上下方向に沿って上側から順に、階段状の段差部分２７を境界として、上方部分２６及び下方部分２８に分けたときに、上方部分２６は下方部分２８よりも幅が細い。言い換えると、下方部分２８は、上方部分２６よりも幅が太い。詳細には、下方部分２８の幅は、上方部分２６の幅よりも２％以上太い。具体的には、例えば、段差の幅は０．３ｎｍ以上である。なお、アクティブエリアの「幅」とは、アクティブエリアＡＡが延びる方向に対して直交する方向におけるアクティブエリアＡＡの長さをいう。
【００２３】
また、アクティブエリアＡＡにおいて段差部分２７が存在する位置は、トンネル絶縁膜１７とシリコン基板１１との境界面から２５ｎｍ以上下方に位置している。特に、５０ｎｍ以上から１００ｎｍ以下の下方に位置することが好ましい。言い換えると、本実施形態の半導体記憶装置において、隣接するアクティブエリアＡＡの間隔は、段差部分２７より上方は広く、段差部分２７より下方は狭いが、少なくともトンネル絶縁膜１７との境界面から２５ｎｍまでは、隣接するアクティブエリアＡＡの間隔を広く保っている。
【００２４】
また、下方部分２８はテーパ形状であってもよい。すなわち、アクティブエリアＡＡの下方になるほど、アクティブエリアＡＡの幅が広くなっていてもよい。
【００２５】
本実施形態における半導体記憶装置の特徴、すなわち、アクティブエリアＡＡの側面に段差を有することは、後述する半導体記憶装置の製造方法に起因して得られる特徴である。製造方法の詳細は後述するが、本実施形態の製造方法を用いると、隣接するアクティブエリアＡＡ間の間隔が広いほど、下方部分２８の幅と上方部分２６の幅との差が大きくなることが想定され、本実施形態に係る半導体記憶装置は、このような特徴を備えていてもよい。
【００２６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００２７】
図２（ａ）〜（ｆ）は本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。特に、図２ではＮＡＮＤメモリの素子分離絶縁体１６を形成する工程を示している。
【００２８】
まず、図２（ａ）に示すように、シリコン基板（半導体基板）１１上に所望のインプラを注入し、必要な不純物プロファイルを作りこんだ後に、トンネル絶縁膜１７のシリコン酸化膜、フローティングゲート電極ＦＧとなるポリシリコン膜、後のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）工程においてストッパー膜となるシリコン窒化膜２０、エッチング用のハードマスク２２の材料を積層する。そして、マルチパターニング技術により、ハードマスク２２の材料までのパターニング加工を実施する。このとき、加工の都合上、パターン１２の間隔Ｓが広い個所と、狭い個所とができる。
【００２９】
次に、図２（ｂ）に示すように、シリコン基板１１を基板表面から深さ２５ｎｍ以上、望ましくは５０ｎｍから１００ｎｍに至るまでエッチングにより素子分離の溝１５を形成する。この際、パターン１２の間隔Ｓが狭い個所よりも広い個所の方がエッチングが早く進行するので、パターン１２の間隔Ｓが広い個所の方がシリコン基板１１の溝１５の深さも深くなる。すなわち、パターン１２の間隔Ｓによって、溝１５の深さにばらつきＤが生じる。
【００３０】
続いて、図２（ｃ）に示すように、埋め込みカバレッジの悪い犠牲膜１３を、エアギャップ１４ができるまで成膜する。犠牲膜１３の材料として、例えば、窒素やカーボンを含んだシリコン酸化膜を用いることができる。
【００３１】
また、犠牲膜１３の成膜方法としては、例えば、ＳｉＨ４／Ｎ２ＯガスあるいはＴＥＯＳ／Ｏ２ガスをベースとしたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）が考えられる。この際、パターン１２の間隔Ｓが広い個所の方がエアギャップ１４の間口が閉じるまでに時間がかかる。従って、パターン１２の間隔Ｓが広い個所の方が、パターン１２の側壁に形成される犠牲膜１３の膜厚が厚くなる。これにより、溝１５の幅寸法Ｓのばらつき、すなわち、隣接アクティブエリアＡＡ間の間隔Ｓのばらつきを低減することができる。また溝１５の底部につく膜厚も、パターン１２の間隔Ｓが広い個所の方が厚くなる。すなわち、溝１５の深さ寸法のばらつきＤも低減されている。
【００３２】
その後、図２（ｄ）に示すように、全面のエッチングを行い、溝１５の底部についている犠牲膜１３をエッチングする。
【００３３】
そして、図２（ｅ）に示すように、素子分離の溝１５をさらに所望の深さまでエッチングする。前述したように、図２（ｃ）に示した工程によって、素子分離の溝１５の幅寸法Ｓのばらつき、及び、深さ寸法のばらつきＤが低減されているので、本工程のエッチングで形成される溝１５の深さもばらつきＤが少なくなる。
【００３４】
本工程では、犠牲膜１３が形成されている部分はエッチングがされないため、結果的に、アクティブエリアＡＡの側面には図２（ｅ）に示すような段差部分２７が形成される。特に、図２（ｃ）に示した工程において、幅寸法Ｓの広い溝１５ほど厚く犠牲膜１３が成膜されるので、隣接アクティブエリアＡＡ間の間隔Ｓが広い個所ほど、大きな段差２７が形成される。
【００３５】
また、本工程のエッチングの結果、アクティブエリアＡＡの形は、段差２７の下方部分２８の方が、段差２７の上方部分２６よりも幅が太くなる。特に、下方部分２８の形状は、テーパ形状になりうる。
【００３６】
その後、図２（ｆ）に示すように、洗浄工程を経て素子分離の溝１５が形成される。このとき、前述の工程までにより、素子分離の溝１５の深さのばらつきＤが減少しているので、洗浄によってパターン１２の倒壊が生じることを抑制することができる。また、アクティブエリアＡＡの幅寸法Ｗが、下方部分２８の方が、上方部分２６よりも太いので、細長いアクティブエリアを支える力が強くなり、パターン１２の倒壊を低減することができる。本工程において、溝の側面に形成されている犠牲膜１３は、除去してもよいし、そのまま残しておいてもよい。
【００３７】
この後、図示はしていないが、素子分離の溝１５内に例えばシリコン酸化物等の絶縁材料を埋め込み、素子分離絶縁体（ＳＴＩ）１６が形成される。その後に、シリコン窒化膜２０が取り除かれ、フローティングゲート電極ＦＧとなるポリシリコン膜の上にゲート間絶縁膜１８とコントロールゲート電極ＣＧが積層される。
【００３８】
このようにして、図１に示したように、本実施形態に係る半導体記憶装置における素子分離絶縁体１６が形成される。
【００３９】
本実施形態によれば、隣接アクティブエリア間の溝の深さのばらつきを低減し、パターン倒壊の発生を抑制することができる。
【００４０】
詳細には、本実施形態に係る半導体記憶装置の製造方法によれば、隣接するアクティブエリア間の溝の横幅寸法にばらつきがあっても、横幅寸法が広いほど溝内部に厚い犠牲膜が成膜されるので、結果として溝の横幅寸法および深さ寸法のばらつきが低減される。エッチングにより形成される溝の深さは、溝の横幅寸法に依存するので、溝の横幅寸法のばらつきを低減することにより、溝の深さ寸法のばらつきをも低減することができる。またエッチング開始時に深さ寸法のばらつきも低減されているので、エッチング結果の溝の深さ寸法のばらつきも低減される。これにより、パターンの倒壊を生じにくくすることができる。
【００４１】
また、本実施形態に係る半導体記憶装置によれば、アクティブエリアの段差の下方部分は、段差の上方部分よりも幅が太いので、細長いアクティブエリアを支える力が強くなり、パターンの倒壊を抑制することができる。特に、下方部分がテーパ形状である場合には、アクティブエリアの太さは下方に行くほど太くなり、よりパターンが倒壊しにくくなる。
【００４２】
さらに、アクティブエリアの段差の上方部分が細いことにより、隣接するアクティブエリアとの間隔が広くなるので、隣接するアクティブエリアからの電気的な影響を受けにくい。すなわち、本来はデータを書き込みたくない非選択のメモリセルに対して、誤ってデータが書き込まれてしまう「誤書き込み」を生じにくくすることができる。
【００４３】
特に、本実施形態の半導体記憶装置では、少なくともトンネル絶縁膜との境界面から２５ｎｍまでは、隣接するアクティブエリアの間隔を広く保ち、隣接するアクティブエリア間で干渉を発生させない間口を確保しているので、「誤り書き込み」が生じにくい。
【００４４】
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１１：シリコン基板（半導体基板）、１２：パターン、１３：犠牲膜、１４：エアギャップ、１５：素子分離の溝、１６：素子分離絶縁体、１７：トンネル絶縁膜、１８：ゲート間絶縁膜、２０：シリコン窒化膜、２２：ハードマスク、２６：上方部分、２７：段差部分、２８：下方部分、ＡＡ：アクティブエリア、ＦＧ：フローティングゲート電極、ＣＧ：コントロールゲート電極
【図１】
2015070090.tif 000003
【図２】
2015070090.tif 000004