(57)【要約】      （修正有）【課題】フローティングボディ構造のセルトランジスタを含む半導体装置のプリチャージ動作時においてリストア動作を高速に実行する。【解決手段】メモリセルに接続されたローカルビット線と、グローバルセンスアンプに接続されたグローバルビット線と、これらビット線間に接続された階層スイッチＨＳＷとを備える。階層スイッチＨＳＷは、アクティブコマンドの発行時にはスイッチ制御信号ＨＳＷ（ＡＣＴ）により制御され、プリチャージコマンドの発行時にはスイッチ制御信号ＨＳＷ（ＰＲＥ）により制御される。スイッチ制御信号ＨＳＷ（ＰＲＥ）は、プリチャージコマンドが投入されると、ロウイネーブル信号ＲＥＮなどを待つことなく、直ちに活性化する。このため、プリチャージ動作時においてメモリセルへのリストア動作を高速に実行することができる。【選択図】図４
2015162255.tif 000002
【特許請求の範囲】
【請求項１】
ローカルビット線と、
グローバルビット線と、
制御端子を有し、前記ローカルビット線と前記グローバルビット線との間に接続される第１スイッチ回路と、
外部から供給される制御信号に基づいた第１出力を受けるコマンドデコーダと、
前記コマンドデコーダが生成する第２出力を受け、第３出力を出力する第１制御回路と、
前記第１制御回路の前記第３出力を受け、第４出力及び第５出力をそれぞれ出力する冗長制御回路と、
前記第１制御回路の前記第３出力と、前記冗長制御回路の前記第４出力と、を受け、第１スイッチ制御信号を出力する第１スイッチ制御回路と、
前記冗長制御回路の前記第５出力を受け、且つ、前記コマンドデコーダが生成する前記第２出力を、前記第１制御回路、前記冗長制御回路、及び前記第１スイッチ制御回路を経由せずに受け、第２スイッチ制御信号を出力する第２スイッチ制御回路と、
前記第１スイッチ制御回路の前記第１スイッチ制御信号、及び前記第２スイッチ制御回路の前記第２スイッチ制御信号に応じて、前記第１スイッチ回路の前記制御端子を制御する第３スイッチ制御回路と、を備える半導体装置。
【請求項２】
前記第３スイッチ制御回路は、前記第１スイッチ制御回路の前記第１スイッチ制御信号と、前記第２スイッチ制御回路の前記第２スイッチ制御信号とを受けるＯＲ論理回路を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コマンドデコーダの前記第２出力は、プリチャージコマンドに応答して活性化される信号であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記冗長判定回路は、前記第１制御回路の前記第３出力に応じて活性化され、供給されるアドレス情報が不良アドレスか否かを判定することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第２スイッチ制御回路は、供給される内部バンクアドレスと、前記コマンドデコーダの前記第２出力を受ける第１演算回路と、
前記第１演算回路の出力及び前記冗長判定回路の前記第５出力を受ける第２演算回路と、を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記外部から供給される制御信号を受け、前記第１出力を出力する第１初段回路をさらに備え、
前記第２スイッチ制御回路は、前記第１初段回路から、前記コマンドデコーダ、前記１制御回路、前記冗長制御回路、及び前記第１スイッチ制御回路を経由せずに、前記第１出力を受けることを特徴とする請求項１記載の半導体装置。
【請求項７】
外部からバンクアドレスを受け、第６出力を出力する第２初段回路と、
前記第２初段回路の前記第６出力を受け、内部バンクアドレスを出力するバンクラッチ回路と、
内部コマンドを活性化する事を示す活性信号を出力するコマンドイネーブル回路と、をさらに備え、
前記第２スイッチ制御回路は、
前記コマンドイネーブル回路の前記活性信号、前記バンクラッチ回路の前記内部バンクアドレス、及び前記コマンドデコーダの前記第２出力、を受ける第１演算回路と、
前記コマンドイネーブル回路の前記活性信号を反転した信号、前記第１初段回路の前記第１出力、及び前記第２初段回路の前記第６出力、を受ける第２演算回路と、
前記第１演算回路の出力、前記第２演算回路の出力、及び前記冗長制御回路の前記第５出力、を受け、これらに基づいて前記第２スイッチ制御信号を生成する第３演算回路と、を含むことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ローカルビット線に接続されるＤＲＡＭセルをさらに備えることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記グローバルビット線に接続されたグローバルセンスアンプと、
前記ローカルビット線をプリチャージするプリチャージ回路と、をさらに備え、
前記プリチャージ回路は、前記グローバルセンスアンプが活性化した後、前記プリチャージコマンドが発行されるまでの少なくとも一部の期間において活性化されることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記第１スイッチ制御回路は、前記プリチャージ回路が活性化されている期間においては、前記第１スイッチ制御信号を非活性化させることによって前記第１スイッチ回路をオフさせることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ローカルビット線に接続された階層センスアンプをさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ローカルビット線と前記階層センスアンプとの間に設けられた第２スイッチ回路をさらに備え、
前記プリチャージ回路が活性化されている期間においては、前記第２スイッチ回路がオフ状態となることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングボディ構造のセルトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、メモリセルの高集積化を実現するため、ＳＯＩ（Silicon on Insulator）構造を有するフローティングボディ型のセルトランジスタが用いられることがある。フローティングボディ型のトランジスタは、ソース及びドレインの間に設けられたボディが完全空乏化し、電気的に浮いた状態（フローティング状態）で動作する（例えば、特許文献１参照）。
【０００３】
フローティングボディ型のセルトランジスタを用いてメモリセルを構成する場合、その構造上、ソース−ドレイン間のリーク電流が生じやすい。このため、リーク電流の影響によって非選択のセルキャパシタの蓄積電荷が消失するおそれがあり、これを防止するための対策が必要となる。例えば、特許文献１（図１１）には、メモリセルからの読み出し動作時に、ビット線の電位をセンス増幅した後、センスアンプ内で増幅された状態を保ちつつ、ビット線をセンスアンプから切り離して所定の電位にプリチャージする制御手法が提案されている。これによれば、非選択のセルトランジスタにおけるソース−ドレイン間電圧が緩和されるため、セルキャパシタからのリーク電流を低減することが可能となる。
【０００４】
ここで、ビット線を所定の電位にプリチャージすると、選択されたメモリセルの情報が破壊されることから、リストア動作を実行することによって、選択されたメモリセルにデータを再書き込みする必要がある。
【０００５】
かかるリストア動作は、プリチャージコマンドに応答して実行することが考えられていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１４６１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、プリチャージコマンドに応答したリストア動作を行うと、プリチャージ動作に要する時間が長くなるため、次のアクティブコマンドを投入可能なタイミングが遅れてしまうという問題があった。
【０００８】
かかる問題は、ビット線が階層的に構築された半導体装置において特に顕著となる。ビット線が階層的に構築された半導体装置では、上位のビット線（グローバルビット線）と下位のビット線（ローカルビット線）との間にいわゆる階層スイッチが設けられており、階層スイッチを介したリストア動作が必要だからである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、ローカルビット線と、グローバルビット線と、制御端子を有し、前記ローカルビット線と前記グローバルビット線との間に接続される第１スイッチ回路と、外部から供給される制御信号に基づいた第１出力を受けるコマンドデコーダと、前記コマンドデコーダが生成する第２出力を受け、第３出力を出力する第１制御回路と、前記第１制御回路の前記第３出力を受け、第４出力及び第５出力をそれぞれ出力する冗長制御回路と、前記第１制御回路の前記第３出力と、前記冗長制御回路の前記第４出力と、を受け、第１スイッチ制御信号を出力する第１スイッチ制御回路と、前記冗長制御回路の前記第５出力を受け、且つ、前記コマンドデコーダが生成する前記第２出力を、前記第１制御回路、前記冗長制御回路、及び前記第１スイッチ制御回路を経由せずに受け、第２スイッチ制御信号を出力する第２スイッチ制御回路と、前記第１スイッチ制御回路の前記第１スイッチ制御信号、及び前記第２スイッチ制御回路の前記第２スイッチ制御信号に応じて、前記第１スイッチ回路の前記制御端子を制御する第３スイッチ制御回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第１スイッチ回路の制御ルートを２通り設け、一方の制御ルートを高速化し、且つ、プリチャージコマンド動作をこの高速化した制御ルートで実行していることから、プリチャージ動作に要する時間を短縮することができる。これにより、リストア動作が必要な場合であっても、短時間でプリチャージ動作を完了することが可能となる。なお、高速化していない他方の制御ルートは、アクティブコマンド動作で使用される。これにより、プリチャージ動作に要する時間は、アクティブコマンド動作に要する時間より短縮されることとなる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置の全体構成を示すブロック図である。
【図２】メモリセルアレイ１０Ｍの一部を示す回路図である。
【図３】メモリセルＭＣの断面構造の一例を示す模式図である。
【図４】本発明の第１の実施形態におけるロウ制御回路１１、クロック制御回路１６及びコマンド制御回路１７の構成を示すブロック図である。
【図５】図４に示す回路の主要部をより詳細に示す回路図である。
【図６】ロウデコーダ１０Ｘの主要部の構成を示すブロック図である。
【図７】選択信号生成回路７１を示すブロック図である。
【図８】接続信号生成回路７２を示すブロック図である。
【図９】アクティブコマンドＡＣＴ発行時における動作を説明するための動作波形図である。
【図１０】プリチャージコマンドＰＲＥ発行時における動作を説明するための動作波形図である。
【図１１】第１の実施形態において、アクティブコマンドＡＣＴ発行時及びプリチャージコマンドＰＲＥ発行時の動作を説明するための別の動作波形図である。
【図１２】本発明者が発明の完成に至る過程で考えたプロトタイプによるロウ制御回路１１Ｘの構成を示すブロック図である。
【図１３】本発明の第２の実施形態におけるロウ制御回路１１Ａ、クロック制御回路１６及びコマンド制御回路１７の構成を示すブロック図である。
【図１４】図１３に示す回路の主要部をより詳細に示す回路図である。
【図１５】第２の実施形態において、アクティブコマンドＡＣＴ発行時及びプリチャージコマンドＰＲＥ発行時の動作を説明するための動作波形図である。
【図１６】階層センスアンプを持たない例によるメモリセルアレイの一部を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置の全体構成を示すブロック図である。
【００１４】
本実施形態による半導体装置はＤＲＡＭであるが、本発明の適用対象がこれに限定されるものではなく、ＰｃＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他の種類の半導体装置に適用することも可能である。
【００１５】
図１に示す半導体装置は、メモリセルアレイ１０Ｍ、ロウデコーダ１０Ｘ、カラムデコーダ１０Ｙ、ロウ制御回路１１、カラム制御回路１２、データ制御回路１３、データラッチ回路１４、入出力インターフェース１５、クロック制御回路１６、コマンド制御回路１７、ＤＬＬ（Delay Locked Loop）回路１８を含んで構成される。
【００１６】
メモリセルアレイ１０Ｍは、複数のワード線ＷＬと複数のローカルビット線ＬＢＬとの交点に設けられた複数のメモリセルＭＣを含む。メモリセルＭＣはフローティングボディ構造のセルトランジスタを含んでいるが、その具体的な構造については後述する。また、メモリセルアレイ１０Ｍのビット線構成は、下位階層のローカルビット線ＬＢＬと上位階層のグローバルビット線ＧＢＬとに階層化されている。ビット線構成については、追って詳細に説明する。
【００１７】
メモリセルアレイ１０Ｍは、それぞれ独立に制御可能な複数のバンク（ＢＡＮＫ）に区分されている。図１の例では、ｍ＋１個（ｍは整数）のバンク（ＢＡＮＫ＿０〜ＢＡＮＫ＿ｍ）に分割されている。各バンクには、ロウデコーダ１０Ｘ及びカラムデコーダ１０Ｙがそれぞれ割り当てられている。また、各バンク内には、後述するセンスアンプ（グローバルセンスアンプＧＳＡ及び階層センスアンプＨＳＡ）や、図示しないワード線ＷＬを駆動するサブワードドライバなどが配置されている。
【００１８】
メモリセルアレイ１０Ｍは、データ転送用のバスＢ３を介してデータラッチ回路１４に接続されている。データラッチ回路１４は、データ転送用のバスＢ２を介して入出力インターフェース１５に接続されている。入出力インターフェース１５は、データ転送用のバスＢ１を介して外部との間でデータＤＱの入出力を行うとともに、データストローブ信号ＤＱＳ、／ＤＱＳの入出力を行う。バスＢ１、Ｂ２、Ｂ３を介したデータ転送は、データ制御回路１３によって制御され、入出力インターフェース１５における出力タイミングは、外部からのクロック信号ＣＫ、／ＣＫを受けるＤＬＬ回路１８によって制御される。また、ロウ制御回路１１は各バンクのロウデコーダ１０Ｘを制御し、カラム制御回路１２は各バンクのカラムデコーダ１０Ｙを制御する。
【００１９】
クロック制御回路１６は、外部からのクロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥに基づいて内部クロック信号ＩＣＬＫを生成し、半導体装置の各部に供給する。コマンド制御回路１７は、外部からのコマンド信号ＣＭＤに基づいて種々の制御信号を生成し、半導体装置の各部に供給する。特に限定されるものではないが、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥの組み合わせからなる。ここで、コマンド信号ＣＭＤによって表されるコマンドとしては、ロウアクセス時に発行されるアクティブコマンドＡＣＴ、プリチャージ動作時に発行されるプリチャージコマンドＰＲＥなどが含まれる。
【００２０】
なお、ロウ制御回路１１、カラム制御回路１２、データ制御回路１３には、外部からのアドレス信号ＡＤＤ及びバンクアドレスＢＮＫが供給される。ロウ制御回路１１の詳細については追って詳述する。
【００２１】
図２は、メモリセルアレイ１０Ｍの一部を示す回路図である。
【００２２】
メモリセルアレイ１０Ｍは、図２に示すように、対を成すグローバルビット線ＧＢＬＴ，ＧＢＬＢと、これらグローバルビット線ＧＢＬＴ，ＧＢＬＢ間に生じている電位差を増幅するグローバルセンスアンプＧＳＡを含む。図２には１つのグローバルセンスアンプＧＳＡのみを図示しているが、多数のグローバルセンスアンプＧＳＡがメモリセルアレイ１０Ｍに含まれていても良い。
【００２３】
グローバルセンスアンプＧＳＡは、いわゆるフリップフロップ構成を有しており、クロスカップルされたＰチャンネルＭＯＳトランジスタのソースは、トランジスタＴＳＡＰ１を介して電源電位ＶＡＲＹを受け、クロスカップルされたＮチャンネルＭＯＳトランジスタのソースは、トランジスタＴＳＡＮ１を介して接地電位ＶＳＳを受ける。トランジスタＴＳＡＰ１，ＴＳＡＮ１のゲート電極は、それぞれセンス活性化信号ＳＡＰ１，ＳＡＮ１が供給される。そして、一方の信号ノードＮ３がグローバルビット線ＧＢＬＴに接続され、他方の信号ノードＮ４がグローバルビット線ＧＢＬＢに接続されている。かかる構成により、センス活性化信号ＳＡＰ１，ＳＡＮ１が活性化されると、一対のグローバルビット線ＧＢＬＴ，ＧＢＬＢ間に生じている電位差に基づき、一方が電源電位ＶＡＲＹに駆動され、他方が接地電位ＶＳＳに駆動されることになる。
【００２４】
信号ノードＮ３，Ｎ４は、カラムスイッチＹＳＷを介してローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢに接続されている。カラムスイッチＹＳＷは、カラム選択信号ＹＳに応答してオンする。したがって、リード動作時においては、グローバルセンスアンプＧＳＡによって読み出されたリードデータがカラムスイッチＹＳＷを介してローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢに転送される。また、ライト動作時においては、ローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢを介して供給されるライトデータがカラムスイッチＹＳＷを介してグローバルビット線ＧＢＬＴ，ＧＢＬＢに転送される。さらに、信号ノードＮ３，Ｎ４間にはイコライズ回路ＥＱ１が接続されている。イコライズ回路ＥＱ１にはイコライズ信号ＢＬＥＱ１が供給されており、これが活性化するとグローバルビット線ＧＢＬＴ，ＧＢＬＢはプリチャージ電位ＶＢＬＰにプリチャージされる。プリチャージ電位ＶＢＬＰは、電源電位ＶＡＲＹと接地電位ＶＳＳとの間の中間電位（＝（ＶＡＲＹ＋ＶＳＳ）／２）である。
【００２５】
階層センスアンプＨＳＡは、グローバルビット線ＧＢＬＴに接続される。図２にはグローバルビット線ＧＢＬＴに接続された階層センスアンプＨＳＡが１つだけ示されているが、実際には２又はそれ以上の階層センスアンプＨＳＡを接続することが可能である。また、図２には示していないが、グローバルビット線ＧＢＬＢにも階層センスアンプＨＳＡが接続されている。
【００２６】
階層センスアンプＨＳＡは、グローバルセンスアンプＧＳＡと同様のフリップフロップ構成を有しており、クロスカップルされたＰチャンネルＭＯＳトランジスタのソースにはトランジスタＴＳＡＰ０を介して電源電位ＶＡＲＹが供給され、クロスカップルされたＮチャンネルＭＯＳトランジスタのソースにはトランジスタＴＳＡＮ０を介して接地電位ＶＳＳが供給される。トランジスタＴＳＡＰ０，ＴＳＡＮ０のゲート電極は、それぞれセンス活性化信号ＳＡＰ０，ＳＡＮ０が供給される。かかる構成により、センス活性化信号ＳＡＰ０，ＳＡＮ０が活性化されると、信号ノードＮ１，Ｎ２間に生じている電位差に基づき、一方が電源電位ＶＡＲＹに駆動され、他方が接地電位ＶＳＳに駆動されることになる。
【００２７】
イコライズ回路ＥＱ０は、信号ノードＮ１，Ｎ２間に接続される。イコライズ信号ＢＬＥＱ０は、イコライズ回路ＥＱ０に供給され、これが活性化すると信号ノードＮ１，Ｎ２がプリチャージ電位ＶＢＬＰにプリチャージされる。
【００２８】
階層センスアンプＨＳＡの信号ノードＮ１は、選択スイッチＳＥＬＳＷ１，ＳＥＬＳＷ３を介してローカルビット線ＬＢＬ１，ＬＢＬ３に接続されている。同様に、階層センスアンプＨＳＡの信号ノードＮ２は、選択スイッチＳＥＬＳＷ２，ＳＥＬＳＷ４を介してローカルビット線ＬＢＬ２，ＬＢＬ４に接続されている。これらローカルビット線ＬＢＬ１〜ＬＢＬ４は、それぞれ階層スイッチＨＳＷ１〜ＨＳＷ４を介してグローバルビット線ＧＢＬＴに接続されている。階層スイッチＨＳＷ１〜ＨＳＷ４はＮチャンネル型ＭＯＳトランジスタからなり、それぞれ接続信号ＴＧ１〜ＴＧ４に応答して導通する。また、選択スイッチＳＥＬＳＷ１〜ＳＥＬＳＷ４もＮチャンネル型ＭＯＳトランジスタからなり、それぞれ選択信号ＳＥＬ１〜ＳＥＬ４に応答して導通する。
【００２９】
ローカルビット線ＬＢＬ１，ＬＢＬ３は、サブマットＳＭＡＴ１に属し、ローカルビット線ＬＢＬ２，ＬＢＬ４はサブマットＳＭＡＴ２に属している。図２にはサブマットＳＭＡＴ１に割り当てられた１本のワード線ＷＬ１と、サブマットＳＭＡＴ２に割り当てられた１本のワード線ＷＬ２のみが図示されているが、実際には、各サブマットＳＭＡＴ１，ＳＭＡＴ２に複数のワード線が割り当てられている。サブマットＳＭＡＴ１に割り当てられたワード線ＷＬ１はローカルビット線ＬＢＬ１，ＬＢＬ３と交差し、サブマットＳＭＡＴ２に割り当てられたワード線ＷＬ２はローカルビット線ＬＢＬ２，ＬＢＬ４と交差する。
【００３０】
ＤＲＡＭのメモリセルは、ワード線とローカルビット線の各交点には配置される。図２には、ワード線ＷＬ１とローカルビット線ＬＢＬ１，ＬＢＬ３との交点にそれぞれ配置されたメモリセルＭＣ１，ＭＣ３と、ワード線ＷＬ２とローカルビット線ＬＢＬ２，ＬＢＬ４との交点にそれぞれ配置されたメモリセルＭＣ２，ＭＣ４のみが図示されているが、実際にはより多数のメモリセルＭＣが各サブマット内に設けられている。メモリセルＭＣ１〜ＭＣ４は、対応するローカルビット線ＬＢＬとプレート配線ＶＰＬＴとの間にセルトランジスタＴＲとセルキャパシタＣが直列接続された構成を有しており、セルトランジスタＴＲのゲート電極は対応するワード線ＷＬに接続されている。
【００３１】
プリチャージトランジスタＰＴは、各ローカルビット線ＬＢＬ１〜ＬＢＬ４に接続される。プリチャージトランジスタＰＴは、Ｎチャンネル型ＭＯＳトランジスタからなり、そのゲート電極はプリチャージ制御配線ＰＬに接続されている。プリチャージ制御配線ＰＬにはビット線プリチャージ信号ＢＬＰＲＥが供給される。かかる構成により、ビット線プリチャージ信号ＢＬＰＲＥがハイレベルに活性化すると、プリチャージトランジスタＰＴがオンし、ローカルビット線ＬＢＬ１〜ＬＢＬ４にプリチャージ電位ＶＢＬＰが与えられる。
【００３２】
本実施形態による半導体装置へのアクセスは、アクティブコマンド及びリードコマンド又はライトコマンドをこの順に発行するとともに、これらに同期してアドレス信号ＡＤＤ（ロウアドレス又はカラムアドレス）を入力することにより行う。ここで、アクティブコマンドに同期してアドレス信号ＡＤＤ（ロウアドレス）を入力すると、ロウアクセス、つまりワード線の選択動作及びこれに伴うセンス動作が行われ、リードコマンド又はライトコマンドに同期してアドレス信号ＡＤＤ（カラムアドレス）を入力すると、カラムアクセス、つまりグローバルセンスアンプＧＳＡの選択動作及びこれに伴うリードデータ又はライトデータの入出力動作が行われる。
【００３３】
本実施形態による半導体装置は、ロウアクセス時における動作に特徴がある。ロウアクセス時における動作については追って詳述する。
【００３４】
図３は、メモリセルＭＣの断面構造の一例を示す模式図である。
【００３５】
メモリセルアレイ１０Ｍ内の各メモリセルＭＣ（メモリセルＭＣ１〜ＭＣ４を含む）は、フローティングボディ型のセルトランジスタＴＲと、ハイレベル又はローレベルの２値情報を電荷として蓄積するセルキャパシタＣが直列接続された構成を有する。
【００３６】
図３に示すメモリセルＭＣは、基板電圧ＶＢが印加されるＰ型シリコン基板２０の上部に形成される素子分離絶縁膜２１を備える。
【００３７】
ソース及びドレインの一方となるＮ型不純物層２２と、ソース及びドレインの他方となるＮ型不純物層２３とは、セルトランジスタＴＲのトランジスタ構造として、素子分離絶縁膜２１の上部に形成される。
【００３８】
フローティングボディ２４は、ソース及びドレインの間には形成され、完全空乏状態で動作する。一方のＮ型不純物層２２は、上層のローカルビット線ＬＢＬに接続され、他方のＮ型不純物層２３は、セルキャパシタＣの一方の電極である蓄積電極２７に接続されている。セルキャパシタＣの他方の電極であるプレート電極２８は、誘電体膜を挟んで蓄積電極２７に対向し、上層のプレート電圧ＶＰＬＴの配線に接続されている。また、Ｎ型不純物層２２、２３に挟まれたフローティングボディ２４の上方には、ゲート誘電体膜２５を挟んで、ワード線ＷＬに接続されるゲート電極２６が形成されている。
【００３９】
フローティングボディ型のメモリセルＭＣの構造上の特徴は、セルトランジスタＴＲのソース及びドレイン（Ｎ型不純物層２２、２３）とフローティングボディ２４の各形成領域が、素子分離絶縁膜２１を介してＰ型シリコン基板２０から分離されている点である。これにより、フローティングボディ２４がフローティング状態となっている。素子分離絶縁膜２１の上部のＮ型不純物層２２、２３及びフローティングボディ２４が形成されるシリコン層は、特に制限されないが例えば５０ｍｍ以下の厚さで形成される。この場合、フローティングボディ２４は完全空乏状態で動作し、Ｐ型シリコンの中性領域は存在しない。ただし、図３に示すフローティングボディ構造は、ソース・ドレイン間の電流リークが生じやすいため、それによってメモリセルＭＣのセルキャパシタＣの蓄積電荷が消失することへの対策が必要となるが、詳細については後述する。
【００４０】
尚、図３には、プレーナ型のセルトランジスタＴＲの構造を示したが、セルトランジスタＴＲの構造としては、いわゆるピラー型であっても構わない。ピラー型のセルトランジスタＴＲは、半導体基板の主面に対して垂直に突出するフローティングボディを有しており、その上部及び下部にソース及びドレインが形成される。
【００４１】
図４は、ロウ制御回路１１、クロック制御回路１６及びコマンド制御回路１７の構成を示すブロック図であり、本発明の第１の実施形態に相当する。
【００４２】
クロック制御回路１６は、図４に示すように、初段回路３１及びクロック生成回路３２を含んでいる。初段回路３１はクロック信号ＣＫ、／ＣＫを受けるレシーバ回路であり、その出力信号はクロック生成回路３２に供給される。クロック生成回路３２は、初段回路３１の出力に基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、後述するコマンドデコーダ４２、バンクラッチ回路５３及びアドレスラッチ回路５４などに供給され、これら回路の動作タイミングを規定するタイミング信号として用いられる。
【００４３】
コマンド制御回路１７は、初段回路４１及びコマンドデコーダ４２を含んでいる。初段回路４１はコマンド信号ＣＭＤを受けるレシーバ回路であり、その出力であるコマンドフライング信号ＦＣＭＤはコマンドデコーダ４２に供給される。コマンドフライング信号ＦＣＭＤは、内部クロック信号ＩＣＬＫに同期していないフライング信号である。コマンドデコーダ４２は、コマンドフライング信号ＦＣＭＤをデコードすることによって、各種の制御信号を生成する。コマンドデコーダ４２が生成する制御信号には、アクティブ信号ＩＡＣＴやプリチャージ信号ＩＰＲＥが含まれる。アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがアクティブコマンドＡＣＴを示している場合に活性化される。プリチャージ信号ＩＰＲＥは、コマンド信号ＣＭＤがプリチャージコマンドＰＲＥを示している場合に活性化される。
【００４４】
ロウ制御回路１１は、初段回路５１，５２、バンクラッチ回路５３、アドレスラッチ回路５４、ロウバンク制御回路５５、プリデコーダ５６、冗長制御回路５７、階層スイッチ制御回路５８，５９を含んでいる。
【００４５】
初段回路５１は、バンクアドレスＢＮＫ受けるレシーバ回路であり、その出力であるバンクフライング信号ＦＢＮＫはバンクラッチ回路５３に供給される。バンクフライング信号ＦＢＮＫは、内部クロック信号ＩＣＬＫに同期していないフライング信号である。また、初段回路５２は、アドレス信号ＡＤＤ受けるレシーバ回路であり、その出力はアドレスラッチ回路５４に供給される。
【００４６】
バンクラッチ回路５３は、バンクフライング信号ＦＢＮＫを受け、これを内部クロック信号ＩＣＬＫに同期してラッチする。バンクラッチ回路５３によってラッチされたバンクフライング信号ＦＢＮＫは、内部バンクアドレスＩＢＮＫとして出力される。したがって、内部バンクアドレスＩＢＮＫは内部クロック信号ＩＣＬＫに同期している。
【００４７】
アドレスラッチ回路５４は、初段回路５２から出力されるアドレス信号ＡＤＤを受け、これを内部クロック信号ＩＣＬＫに同期してラッチする。アドレスラッチ回路５４によってラッチされたアドレス信号ＡＤＤは、内部アドレス信号ＩＡＤＤとして出力される。したがって、内部アドレス信号ＩＡＤＤは内部クロック信号ＩＣＬＫに同期している。
【００４８】
ロウバンク制御回路５５、プリデコーダ５６、冗長制御回路５７、階層スイッチ制御回路５８，５９は、バンクごとに設けられており、それぞれ内部バンクアドレスＩＢＮＫに基づいて選択される。
【００４９】
内部バンクアドレスＩＢＮＫに基づいて選択されたロウバンク制御回路５５は、アクティブ信号ＩＡＣＴ及びプリチャージ信号ＩＰＲＥに基づき、ワード線イネーブル信号ＷＬＥＮ、センスアンプイネーブル信号ＳＡＥＮ及びロウイネーブル信号ＲＥＮを生成する。ワード線イネーブル信号ＷＬＥＮ及びセンスアンプイネーブル信号ＳＡＥＮは、当該バンクに対応するロウデコーダ１０Ｘに供給される。図４には、バンクＢＡＮＫ＿０に対応するロウデコーダ１０Ｘが図示されている。
【００５０】
ワード線イネーブル信号ＷＬＥＮは、ワード線ＷＬを活性化させるタイミングを規定する信号であり、センスアンプイネーブル信号ＳＡＥＮはセンスアンプ（グローバルセンスアンプＧＳＡ及び階層センスアンプＨＳＡ）を活性化させるタイミングを規定する信号である。また、ロウイネーブル信号ＲＥＮは、当該バンクに対応するプリデコーダ５６、冗長制御回路５７、階層スイッチ制御回路５８に供給され、これらの動作タイミングを規定する。但し、ロウイネーブル信号ＲＥＮは、階層スイッチ制御回路５９には供給されない。これは後述するように、階層スイッチ制御回路５９がロウイネーブル信号ＲＥＮの活性化に先立って動作を開始するからである。
【００５１】
内部バンクアドレスＩＢＮＫに基づいて選択されたプリデコーダ５６は、ロウイネーブル信号ＲＥＮに同期して内部アドレス信号ＩＡＤＤをプリデコードし、ロウアドレスＸＡＤＤを生成する。ロウアドレスＸＡＤＤは、対応するロウデコーダ１０Ｘに供給される。ロウデコーダ１０Ｘは、ロウアドレスＸＡＤＤが入力されるとこれをさらにデコードし、ロウアドレスＸＡＤＤが示すワード線ＷＬを活性化させるとともに、対応するセンスアンプ（グローバルセンスアンプＧＳＡ及び階層センスアンプＨＳＡ）を活性化させる。
【００５２】
冗長制御回路５７は、不良のあるワード線ＷＬのアドレスを記憶している。そして、内部アドレス信号ＩＡＤＤが不良のあるワード線ＷＬのアドレスを示している場合、冗長制御回路５７は、冗長イネーブル信号ＲＥＤＥＮを活性化させるとともに、置換先のロウアドレスＲＡＤＤを出力する。冗長イネーブル信号ＲＥＤＥＮ及び置換先のロウアドレスＲＡＤＤは、当該バンクに対応するロウデコーダ１０Ｘに供給される。これにより、不良のあるワード線ＷＬに対してアクセスが要求されると、不良のあるワード線ＷＬの代わりに、冗長ワード線ＷＬに対して代替アクセスが行われる。
【００５３】
冗長制御回路５７による内部アドレス信号ＩＡＤＤの判定には、ある程度の時間が必要である。このため、選択すべきワード線の確定を待って実行すべき動作、例えば階層スイッチＨＳＷの制御については、冗長制御回路５７による判定完了を待って行う必要がある。かかる理由から、冗長制御回路５７は、内部アドレス信号ＩＡＤＤの判定が完了すると判定完了信号Ｓを活性化させ、これを階層スイッチ制御回路５８に供給する。但し、判定完了信号Ｓは階層スイッチ制御回路５９には供給されない。
【００５４】
さらに、冗長制御回路５７は、ロウアクセス時に選択したメモリマットのアドレス（マットアドレスＭＡＴＳＥＬ）を記憶している。メモリマットとは、メモリセルアレイ１０Ｍ内におけるワード線ＷＬ及びグローバルビット線ＧＢＬの延在範囲であり、冗長ミスヒット時（冗長ワード線ＷＬに置換しない場合）にはロウアドレスＸＡＤＤによって選択され、冗長ヒット時（冗長ワード線ＷＬに置換する場合）にはロウアドレスＲＡＤＤによって選択される。ロウアクセス時に選択したメモリマットのマットアドレスＭＡＴＳＥＬは、階層スイッチ制御回路５９に供給される。
【００５５】
階層スイッチ制御回路５８は、アクティブコマンドＡＣＴの発行時に階層スイッチＨＳＷを制御する回路である。具体的には、ロウイネーブル信号ＲＥＮが活性化すると、所定のタイミングでスイッチ制御信号ＨＳＷ（ＡＣＴ）を活性化させる。スイッチ制御信号ＨＳＷ（ＡＣＴ）は当該バンクに対応するロウデコーダ１０Ｘに供給される。ロウデコーダ１０Ｘは、スイッチ制御信号ＨＳＷ（ＡＣＴ）が活性化すると、所定の接続信号ＴＧを一時的にハイレベルとする。接続信号ＴＧがハイレベルからローレベルに戻るタイミングは、例えば判定完了信号Ｓによって制御される。これにより、ロウアクセス時において、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが一時的に接続状態となる。メモリセルアレイ１０Ｍ内のどの階層スイッチＨＳＷを制御するかは、内部バンクアドレスＩＢＮＫ及びマットアドレスＭＡＴＳＥＬにより選択される。
【００５６】
階層スイッチ制御回路５９は、プリチャージコマンドＰＲＥの発行時に階層スイッチＨＳＷを制御する回路である。具体的には、プリチャージ信号ＩＰＲＥが活性化すると、所定のタイミングでスイッチ制御信号ＨＳＷ（ＰＲＥ）を活性化させる。スイッチ制御信号ＨＳＷ（ＰＲＥ）は当該バンクに対応するロウデコーダ１０Ｘに供給される。ロウデコーダ１０Ｘは、スイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化すると、所定の接続信号ＴＧを一時的にハイレベルとする。これにより、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが再び一時的に接続される。メモリセルアレイ１０Ｍ内のどの階層スイッチＨＳＷを制御するかは、内部バンクアドレスＩＢＮＫ及びマットアドレスＭＡＴＳＥＬにより選択される。
【００５７】
階層スイッチ制御回路５８とは異なり、階層スイッチ制御回路５９にはロウイネーブル信号ＲＥＮや判定完了信号Ｓが供給されていない。このため、階層スイッチ制御回路５９は、ロウイネーブル信号ＲＥＮや判定完了信号Ｓを待つことなく、先行して活性化される。
【００５８】
ここで、本実施形態による構成よれば、階層スイッチ回路の制御ルートは、主に、２通りとなる。
【００５９】
一方の制御ルートは、プリチャージコマンドに基づいて動作する階層スイッチ制御回路５９への制御ルートである。このルートは、上述のように、先行して活性化されるルートであり、高速化されている。よって、プリチャージコマンド動作は、より高速化される。
【００６０】
他方の制御ルートは、アクティブコマンドＡＣＴに基づいて動作する階層スイッチ制御回路５８への制御ルートである。このルートは、ロウバンク制御回路（ロウイネーブル信号ＲＥＮの生成）や冗長制御回路５７（判定完了信号Ｓの生成）の動作に要する時間がかかり、高速化されていない。よって、アクティブコマンド動作は、上記に比較して、時間がかかることとなる。
【００６１】
ゆえに、プリチャージ動作に要する時間は、アクティブコマンド動作に要する時間より短縮されることとなる。リストア動作が必要な場合であっても、短時間でプリチャージ動作を完了することが可能となる。
【００６２】
図５は、図４に示す回路の主要部をより詳細に示す回路図である。
【００６３】
図５に示すように、初段回路３１，４１，５１は、それぞれ対応する信号を受信するレシーバ回路によって構成されている。
【００６４】
コマンドデコーダ４２は、デコードブロック４２ａとラッチ回路４２ｂを含んでいる。デコードブロック４２ａは、初段回路４１を通過したロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードする回路ブロックであり、これらの論理レベルが所定の組み合わせを満たすと、対応する内部コマンドを活性化させる。デコードブロック４２ａの出力信号は内部クロック信号ＩＣＬＫに同期しておらず、したがって図５においては、コマンドフライング信号ＦＣＭＤと表記している。
【００６５】
コマンドフライング信号ＦＣＭＤは、ラッチ回路４２ｂの入力ノードＤに供給される。ラッチ回路４２ｂは、入力ノードＤに供給されたコマンドフライング信号ＦＣＭＤを内部クロック信号ＩＣＬＫに同期してラッチし、出力ノードＱから出力する。したがって、ラッチ回路４２ｂから出力されるアクティブ信号ＩＡＣＴやプリチャージ信号ＩＰＲＥは、内部クロック信号ＩＣＬＫに同期している。
【００６６】
バンクラッチ回路５３は、デコードブロック５３ａとラッチ回路５３ｂを含んでいる。デコードブロック５３ａは、初段回路５１を通過したバンクアドレスＢＮＫ（図５ではＢＮＫ０〜ＢＮＫ２からなる）をデコードする回路ブロックであり、これらの論理レベルが所定の組み合わせを満たすと、対応するバンク選択信号を活性化させる。デコードブロック５３ａの出力信号は内部クロック信号ＩＣＬＫに同期しておらず、したがって図５においては、バンクフライング信号ＦＢＮＫと表記している。
【００６７】
バンクフライング信号ＦＢＮＫは、ラッチ回路５３ｂの入力ノードＤに供給される。ラッチ回路５３ｂは、入力ノードＤに供給されたバンクフライング信号ＦＢＮＫを内部クロック信号ＩＣＬＫに同期してラッチし、出力ノードＱから出力する。したがって、ラッチ回路５３ｂから出力される内部バンクアドレスＩＢＮＫは、内部クロック信号ＩＣＬＫに同期している。
【００６８】
図５に示すように、プリチャージ信号ＩＰＲＥ及び内部バンクアドレスＩＢＮＫは、階層スイッチ制御回路５９に含まれるＡＮＤ論理回路５９ａに供給される。図５には１つのＡＮＤ論理回路５９ａのみを表記しているが、実際にはバンクごとにＡＮＤ論理回路５９ａが設けられている。これにより、プリチャージコマンドＰＲＥとともにバンクアドレスＢＮＫが入力されると、該バンクアドレスＢＮＫに対応するＡＮＤ論理回路５９ａの出力であるプリチャージ信号ＩＰＲＥａが活性化する。
【００６９】
プリチャージ信号ＩＰＲＥａ及びマットアドレスＭＡＴＳＥＬは、階層スイッチ制御回路５９に含まれるＡＮＤ論理回路５９ｂに供給される。図５には１つのＡＮＤ論理回路５９ｂのみを表記しているが、実際には各バンクのメモリマットごとにＡＮＤ論理回路５９ｂが設けられている。これにより、プリチャージコマンドＰＲＥとともにバンクアドレスＢＮＫが入力されると、当該バンクにおいて活性状態にあるメモリマットに対応するスイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化する。
【００７０】
図６は、ロウデコーダ１０Ｘの主要部の構成を示すブロック図である。
【００７１】
図６に示すように、ロウデコーダ１０Ｘは、マット選択回路６１及びセンスアンプ制御回路６２を備えている。
【００７２】
マット選択回路６１は、ロウアドレスＸＡＤＤ，ＲＡＤＤ及び冗長イネーブル信号ＲＥＤＥＮを受け、これらに基づいて選択信号ＳＡＳＥＬ、ＳＥＬ１〜ＳＥＬ４及び接続信号ＴＧ１〜ＴＧ４を生成する。図６には１組の選択信号ＳＡＳＥＬ、ＳＥＬ１〜ＳＥＬ４及び接続信号ＴＧ１〜ＴＧ４のみが示されているが、実際には、複数のメモリマットごとにこれらの信号が生成される。どのメモリマットに対応する信号を生成するかは、冗長イネーブル信号が活性化していない場合にはロウアドレスＸＡＤＤに基づいて選択され、冗長イネーブル信号が活性化している場合にはロウアドレスＲＡＤＤに基づいて選択される。
【００７３】
選択信号ＳＡＳＥＬは、センスアンプ制御回路６２に供給される。センスアンプ制御回路６２も複数のメモリマットごとに設けられ、いずれもセンスアンプ制御回路６２を選択するかは、選択信号ＳＡＳＥＬによって指定される。選択されたセンスアンプ制御回路６２は、センスアンプイネーブル信号ＳＡＥＮが活性化すると、センス活性化信号ＳＡＰ０，ＳＡＮ０、イコライズ信号ＢＬＥＱ０及びビット線プリチャージ信号ＢＬＰＲＥａを所定のタイミングで活性化させる。さらに、マット選択回路６１も所定のタイミングで選択信号ＳＥＬ１〜ＳＥＬ４及び接続信号ＴＧ１ａ〜ＴＧ４ａを活性化させる。これにより、図２に示す階層センスアンプＨＳＡの動作が制御される。
【００７４】
マット選択回路６１には、図７に示す選択信号生成回路７１及び図８に示す接続信号生成回路７２が含まれている。選択信号生成回路７１は、選択信号ＳＥＬ及びロウアドレスＸＡＤＤ（又はＲＡＤＤ）に基づき、選択信号ＳＥＬ１〜ＳＥＬ４の生成を行う。また、接続信号生成回路７２は、接続信号ＴＧ及びロウアドレスＸＡＤＤ（又はＲＡＤＤ）に基づき、接続信号ＴＧ１ａ〜ＴＧ４ａの生成を行う。
【００７５】
図６に示すように、接続信号ＴＧ１ａ〜ＴＧ４ａはロウデコーダ１０Ｘに含まれるＡＮＤ論理回路６４の一方の入力ノードに供給される。ＡＮＤ論理回路６４の他方の入力ノードには、スイッチ制御信号ＨＳＷ（ＡＣＴ）及びＨＳＷ（ＰＲＥ）を受けるＯＲ論理回路６３の出力信号が供給される。かかる構成により、スイッチ制御信号ＨＳＷ（ＡＣＴ）及びＨＳＷ（ＰＲＥ）の一方が活性化すると、接続信号ＴＧ１ａ〜ＴＧ４ａは接続信号ＴＧ１〜ＴＧ４として出力されることになる。
【００７６】
さらに、接続信号ＴＧ１〜ＴＧ４の反転信号は、ＡＮＤ論理回路６５の一方の入力ノードに供給される。ＡＮＤ論理回路６５の他方の入力ノードには、ビット線プリチャージ信号ＢＬＰＲＥａが供給される。かかる構成により、接続信号ＴＧ１〜ＴＧ４が全て非活性化していることを条件として、ビット線プリチャージ信号ＢＬＰＲＥａが活性化すると、ビット線プリチャージ信号ＢＬＰＲＥが活性化することになる。
【００７７】
以上が本実施形態による半導体装置の構成である。次に、本実施形態による半導体装置の動作について説明する。
【００７８】
図９は、本実施形態による半導体装置のアクティブコマンドＡＣＴ発行時における動作を説明するための動作波形図である。
【００７９】
期間Ｔ０は、ロウアクセスが行われる前のプリチャージ期間である。
【００８０】
期間Ｔ０では、選択信号ＳＥＬ１〜ＳＥＬ４は全てハイレベル、接続信号ＴＧ１〜ＴＧ４は全てローレベルである。つまり、グローバルビット線ＧＢＬＴとローカルビット線ＬＢＬ１〜ＬＢＬ４は切断され、階層センスアンプＨＳＡとローカルビット線ＬＢＬ１〜ＬＢＬ４は接続された状態である。また、イコライズ信号ＢＬＥＱ０，ＢＬＥＱ１及びビット線プリチャージ信号ＢＬＰＲＥはいずれもハイレベルであり、このため、グローバルビット線ＧＢＬＴ及びローカルビット線ＬＢＬ１〜ＬＢＬ４はいずれもプリチャージ電位ＶＢＬＰにプリチャージされている。
【００８１】
この状態でアクティブコマンドＡＣＴに同期してアドレス信号ＡＤＤ（ロウアドレス）が入力されると、図１に示したロウ制御回路１１は、以下に説明するロウアクセスを開始する。以下の説明においては、図２に示したメモリセルＭＣ１を示すアドレス信号ＡＤＤ（ロウアドレス）が入力された場合を例に説明する。尚、以下の動作は、主にロウ制御回路１１及びロウデコーダ１０Ｘによる制御のもとに実行される。
【００８２】
時刻ｔ１０では、メモリセルＭＣ１を示すアドレス信号ＡＤＤ（ロウアドレス）が入力される事に応じて、イコライズ信号ＢＬＥＱ０及びビット線プリチャージ信号ＢＬＰＲＥが、ローレベルに変化するとともに、選択信号ＳＥＬ３，ＳＥＬ４がローレベルに変化する。これにより、ローカルビット線ＬＢＬ１〜ＬＢＬ４のプリチャージ状態が解除されるとともに、ローカルビット線ＬＢＬ３，ＬＢＬ４が階層センスアンプＨＳＡから切り離される。ローカルビット線ＬＢＬ１，ＬＢＬ２は階層センスアンプＨＳＡに接続されたままの状態である。この動作は、時刻ｔ１１まで継続される。時刻ｔ１０〜ｔ１１の期間Ｔ１は、プリチャージ状態を解除するための期間である。
【００８３】
時刻ｔ１１では、ワード線ＷＬ１がＶＫＫレベルからＶＰＰレベルに変化する。ＶＰＰレベルとは、メモリセルＭＣに含まれるセルトランジスタＴＲをオンさせる電位であり、これによりメモリセルＭＣ１，ＭＣ３を構成するセルキャパシタＣがそれぞれ対応するローカルビット線ＬＢＬ１，ＬＢＬ３に接続される。
【００８４】
ここで、図３における符号Ａは、メモリセルＭＣ１，ＭＣ３にそれぞれハイレベル及びローレベルのデータが保持されていた場合の動作を示しており、このうち、符号Ａ１は階層センスアンプＨＳＡの信号ノードＮ１，Ｎ２の電位変化を示し、符号Ａ２はメモリセルＭＣ１のストレージノードＳＮ１、ローカルビット線ＬＢＬ１，ＬＢＬ２及びグローバルビット線ＧＢＬＴ，ＧＢＬＢの電位変化を示し、符号Ａ３はメモリセルＭＣ３のストレージノードＳＮ３及びローカルビット線ＬＢＬ３，ＬＢＬ４の電位変化を示している。この点は、後述する図１０においても同様である。一方、符号Ｂは、メモリセルＭＣ１，ＭＣ３にそれぞれローレベル及びハイレベルのデータが保持されていた場合の動作を示しており、このうち、符号Ｂ１〜Ｂ３が示す波形は符号Ａ１〜Ａ３が示す波形に対応している。
【００８５】
図９の符号Ａに示すように、メモリセルＭＣ１，ＭＣ３にそれぞれハイレベル及びローレベルのデータが保持されていた場合には、ワード線ＷＬ１がＶＰＰレベルに活性化されると、チャージシェアによってローカルビット線ＬＢＬ１の電位がプリチャージ電位ＶＢＬＰから僅かに上昇し、ローカルビット線ＬＢＬ３の電位がプリチャージ電位ＶＢＬＰから僅かに低下する。逆に、符号Ｂに示すように、メモリセルＭＣ１，ＭＣ３にそれぞれローレベル及びハイレベルのデータが保持されていた場合には、ワード線ＷＬ１がＶＰＰレベルに活性化されると、チャージシェアによってローカルビット線ＬＢＬ１の電位がプリチャージ電位ＶＢＬＰから僅かに低下し、ローカルビット線ＬＢＬ３の電位がプリチャージ電位ＶＢＬＰから僅かに上昇する。当該期間Ｔ２においては、選択スイッチＳＥＬＳＷ１はオン、選択スイッチＳＥＬＳＷ３はオフしていることから、前者のケースでは符号Ａ１に示すように信号ノードＮ１の電位が上昇し、後者のケースでは符号Ｂ１に示すように信号ノードＮ１の電位が低下する。尚、いずれのケースにおいても、信号ノードＮ２の電位はプリチャージ電位ＶＢＬＰのままである。
【００８６】
時刻ｔ１２では、センス活性化信号ＳＡＰ０，ＳＡＮ０が活性化され、信号ノードＮ１，Ｎ２間に生じている電位差が増幅される。したがって、符号Ａ１に示すケースの場合、ローカルビット線ＬＢＬ１が電源電位ＶＡＲＹに駆動され、ローカルビット線ＬＢＬ２が接地電位ＶＳＳに駆動される。逆に、符号Ｂ１に示すケースの場合、ローカルビット線ＬＢＬ１が接地電位ＶＳＳに駆動され、ローカルビット線ＬＢＬ２が電源電位ＶＡＲＹに駆動される。いずれのケースにおいても、選択スイッチＳＥＬＳＷ３はオフしていることから、ローカルビット線ＬＢＬ３の電位はセンス活性化信号ＳＡＰ０，ＳＡＮ０が活性化されても変化しない。
【００８７】
また、上記のセンス動作と並行して、イコライズ信号ＢＬＥＱ１をローレベルに変化させることにより、グローバルビット線ＧＢＬＴ，ＧＢＬＢのプリチャージ状態を解除する。これらの動作は、時刻ｔ１３まで継続される。時刻ｔ１２〜ｔ１３の期間Ｔ３は、ローカルビット線ＬＢＬ１の電位を増幅するための期間である。
【００８８】
時刻ｔ１３では、接続信号ＴＧ１がＶＰＰレベルに活性化し、階層スイッチＨＳＷ１がオンする。他の接続信号ＴＧ２〜ＴＧ４は非活性状態に保たれる。これにより、ローカルビット線ＬＢＬ１がグローバルビット線ＧＢＬＴに接続され、両者間においてチャージシェアが行われる。したがって、符号Ａ２に示すケースにおいてはグローバルビット線ＧＢＬＴの電位が上昇し、符号Ｂ２に示すケースにおいてはグローバルビット線ＧＢＬＴの電位が低下することになる。いずれの場合も、他方のグローバルビット線ＧＢＬＢの電位はプリチャージ電位ＶＢＬＰに保たれていることから、グローバルセンスアンプＧＳＡの信号ノードＮ３，Ｎ４間には電位差が生じることになる。
【００８９】
時刻ｔ１４では、センス活性化信号ＳＡＰ１，ＳＡＮ１が活性化され、信号ノードＮ３，Ｎ４間に生じている電位差が増幅される。したがって、符号Ａ２に示すケースの場合、グローバルビット線ＧＢＬＴが電源電位ＶＡＲＹに駆動され、グローバルビット線ＧＢＬＢが接地電位ＶＳＳに駆動される。逆に、符号Ｂ２に示すケースの場合、グローバルビット線ＧＢＬＴが接地電位ＶＳＳに駆動され、グローバルビット線ＧＢＬＢが電源電位ＶＡＲＹに駆動される。その結果、メモリセルＭＣ１から読み出されたデータは、グローバルセンスアンプＧＳＡ及び階層センスアンプＨＳＡによって直ちにリストアされるが、後述するプリチャージ動作により、リストアされたデータはその後一時的に破壊される。
【００９０】
グローバルセンスアンプＧＳＡの活性状態は、プリチャージコマンドが発行されるまで維持される。したがって、リードコマンド又はライトコマンドに同期してアドレス信号ＡＤＤ（カラムアドレス）を入力すれば、カラムアクセスを実行することが可能となる。
【００９１】
カラムアクセスを実行している間、メモリセルＭＣ３から読み出されたデータのリストアを行う。
【００９２】
時刻ｔ１５では、選択信号ＳＥＬ１，ＳＥＬ２をローレベルに変化させるとともに、イコライズ信号ＢＬＥＱ０を活性化させる。これにより、全ての選択スイッチＳＥＬＳＷ１〜ＳＥＬＳＷ４がオフ状態となるとともに、階層センスアンプＨＳＡ内の信号ノードＮ１，Ｎ２が再びプリチャージ電位ＶＢＬＰにプリチャージされる。この動作は、時刻ｔ１６まで継続される。時刻ｔ１５〜ｔ１６の期間Ｔ６は、メモリセルＭＣ３に対するデータのリストアを行うための再プリチャージ期間である。
【００９３】
時刻ｔ１６では、選択信号ＳＥＬ３，ＳＥＬ４をハイレベルに変化させる。これにより、選択スイッチＳＥＬＳＷ３，ＳＥＬＳＷ４がオンするため、階層センスアンプＨＳＡの信号ノードＮ１，Ｎ２にそれぞれローカルビット線ＬＢＬ３，ＬＢＬ４が接続されることになる。したがって、図３の符号Ａ１で示すケースでは信号ノードＮ１の電位がプリチャージ電位ＶＢＬＰから僅かに低下し、符号Ｂ１で示すケースでは信号ノードＮ１の電位がプリチャージ電位ＶＢＬＰから僅かに上昇する。
【００９４】
時刻ｔ１７では、センス活性化信号ＳＡＰ０，ＳＡＮ０が再び活性化され、信号ノードＮ１，Ｎ２間に生じている電位差が増幅される。したがって、符号Ａ１に示すケースの場合、ローカルビット線ＬＢＬ３が接地電位ＶＳＳに駆動され、ローカルビット線ＬＢＬ４が電源電位ＶＡＲＹに駆動される。逆に、符号Ｂ１に示すケースの場合、ローカルビット線ＬＢＬ３が電源電位ＶＡＲＹに駆動され、ローカルビット線ＬＢＬ４が接地電位ＶＳＳに駆動される。これによりメモリセルＭＣ３から読み出されたデータは、階層センスアンプＨＳＡに保持される。
【００９５】
以上の動作が完了すると、次に、セルトランジスタＴＲを介したリーク電流を軽減するための動作が実行される。
【００９６】
時刻ｔ１８では、ワード線ＷＬ１の活性状態を保ったまま、選択信号ＳＥＬ１〜ＳＥＬ４及び接続信号ＴＧ１〜ＴＧ４を全てローレベルとする。これにより、メモリセルＭＣ１から読み出されたデータはグローバルセンスアンプＧＳＡに保持され、メモリセルＭＣ３から読み出されたデータは階層センスアンプＨＳＡに保持された状態で、全てのローカルビット線ＬＢＬ１〜ＬＢＬ４がグローバルビット線ＧＢＬＴ及び階層センスアンプＨＳＡから切り離された状態となる。
【００９７】
さらに、ビット線プリチャージ信号ＢＬＰＲＥが活性化し、プリチャージトランジスタＰＴがオンする。これにより、ローカルビット線ＬＢＬ１〜ＬＢＬ４にプリチャージ電位ＶＢＬＰが与えられるため、非選択のメモリセルＭＣ（ＭＣ２，ＭＣ４を含む）のセルトランジスタＴＲにおいてソース−ドレイン間電圧が緩和され、リーク電流が低減される。この状態（期間Ｔ９）は、プリチャージコマンドが発行されるまで維持される。
【００９８】
図１０は、プリチャージコマンドＰＲＥ発行時における動作を説明するための動作波形図である。
【００９９】
時刻ｔ２０では、プリチャージコマンドＰＲＥが発行される事に応じて、ビット線プリチャージ信号ＢＬＰＲＥが非活性化するとともに、接続信号ＴＧ１及び選択信号ＳＥＬ３が再びハイレベルとなる。これにより、グローバルセンスアンプＧＳＡに保持されていたデータは、グローバルビット線ＧＢＬＴ、階層スイッチＨＳＷ１及びローカルビット線ＬＢＬ１を介してメモリセルＭＣ１にリストアされる。また、階層センスアンプＨＳＡに保持されていたデータは、選択スイッチＳＥＬＳＷ３及びローカルビット線ＬＢＬ３を介してメモリセルＭＣ３にリストアされる。
【０１００】
時刻ｔ２１では、ワード線ＷＬ１を非活性化するとともに、選択信号ＳＥＬ１〜ＳＥＬ４を全てハイレベル、接続信号ＴＧ１〜ＴＧ４を全てローレベルとする。また、イコライズ信号ＢＬＥＱ０，ＢＬＥＱ１及びビット線プリチャージ信号ＢＬＰＲＥをいずれもハイレベルとする。つまり、図９に示した時刻ｔ１０以前と同じ状態に戻り、次のロウアクセスを実行可能な状態となる。
【０１０１】
このように、本実施形態による半導体装置は、アクティブコマンドＡＣＴの発行からプリチャージコマンドＰＲＥの発行までの一部の期間（時刻ｔ１８〜ｔ２０）において、ローカルビット線ＬＢＬ１〜ＬＢＬ４をプリチャージ電位ＶＢＬＰに設定している。このため、非選択のメモリセルＭＣのセルトランジスタＴＲにおいてソース−ドレイン間電圧が緩和されることから、リーク電流が低減される。これにより、メモリセルＭＣの情報保持特性を高めることが可能となる。
【０１０２】
図１１は、第１の実施形態において、アクティブコマンドＡＣＴ発行時及びプリチャージコマンドＰＲＥ発行時の動作を説明するための別の動作波形図である。
【０１０３】
時刻ｔ３０では、アクティブコマンドＡＣＴが発行される。その後、時刻ｔ４０では、プリチャージコマンドＰＲＥが発行される。
【０１０４】
これらコマンドは、外部クロック信号ＣＫの立ち上がりエッジに同期して発行される。また、アクティブコマンドＡＣＴの発行時には、アドレス信号ＡＤＤ及びバンクアドレスＢＮＫが入力される。一方、プリチャージコマンドＰＲＥの発行時には、バンクアドレスＢＮＫが入力される。
【０１０５】
時刻ｔ３１では、図４に示すコマンドデコーダ４２は、内部クロック信号ＩＣＬＫに同期にてアクティブ信号ＩＡＣＴを活性化させる。さらに、アドレスラッチ回路５４は内部アドレス信号ＩＡＤＤを出力し、バンクラッチ回路５３は内部バンクアドレスＩＢＮＫを出力する。内部アドレス信号ＩＡＤＤ及び内部バンクアドレスＩＢＮＫは、プリデコーダ５６及び冗長制御回路５７に入力される。
【０１０６】
時刻ｔ３２では、プリデコーダ５６は、プリデコード動作を行い、ロウアドレスＸＡＤＤを出力する。
【０１０７】
時刻ｔ３３では、冗長制御回路５７は、冗長判定動作を行い、ロウアドレスＲＡＤＤを出力する。これらロウアドレスＸＡＤＤ，ＲＡＤＤはロウデコーダ１０Ｘに入力される。
【０１０８】
時刻ｔ３４では、ロウデコーダ１０Ｘは、これらに基づいて所定のワード線ＷＬを活性化させる。その後、階層センスアンプＨＳＡが活性化すると、ローカルビット線ＬＢＬ１，ＬＢＬ２にデータが現れる。
【０１０９】
時刻ｔ３５〜ｔ３６の期間では、接続信号ＴＧ１が活性化し、ローカルビット線ＬＢＬ１上のデータがグローバルビット線ＧＢＬＴに転送される。そして、時刻ｔ３６になると接続信号ＴＧ１がローレベルに戻り、グローバルビット線ＧＢＬＴがローカルビット線ＬＢＬ１から切り離される。また、ビット線プリチャージ信号ＢＬＰＲＥがハイレベルに活性化し、ローカルビット線ＬＢＬ１，ＬＢＬ２がプリチャージ電位ＶＢＬＰに固定される。これにより、セルトランジスタＴＲのソース−ドレイン間電圧が緩和されるため、リーク電流が低減される。
【０１１０】
時刻ｔ４０では、プリチャージコマンドＰＲＥが発行される。
【０１１１】
時刻ｔ４１では、コマンドデコーダ４２は、内部クロック信号ＩＣＬＫに同期にてプリチャージ信号ＩＰＲＥを活性化させる。さらに、バンクラッチ回路５３は内部バンクアドレスＩＢＮＫを出力する。
【０１１２】
ここで、既に説明したように、冗長制御回路５７はロウアクセス時に選択したマットアドレスＭＡＴＳＥＬを記憶しており、マットアドレスＭＡＴＳＥＬは階層スイッチ制御回路５９に供給された状態である。このため、図５に示した回路構成から明らかなように、プリチャージ信号ＩＰＲＥの活性化とともに内部ラッチ信号ＩＢＮＫが確定すると、スイッチ制御信号ＨＳＷ（ＰＲＥ）は直ちに活性化する。換言すれば、ロウバンク制御回路５５や冗長制御回路５７の動作を待つことなく、直ちにスイッチ制御信号ＨＳＷ（ＰＲＥ）を活性化させることができる。
【０１１３】
時刻ｔ４２〜ｔ４３の期間では、スイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化すると、接続信号ＴＧ１が活性化し、グローバルセンスアンプＧＳＡに保持されていたデータがメモリセルにリストアされる。
【０１１４】
このように、プリチャージ信号ＩＰＲＥが活性化すると、ロウバンク制御回路５５や冗長制御回路５７の動作を待つことなく、直ちにスイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化する。このため、ロウアクセス後、リーク電流軽減のためにローカルビット線ＬＢＬをプリチャージ電位ＶＢＬＰに固定しているにもかかわらず、プリチャージコマンドＰＲＥが発行された後、データのリストア動作を早期に完了することが可能となる。
【０１１５】
図１２は、本発明者が発明の完成に至る過程で考えたプロトタイプによるロウ制御回路１１Ｘの構成を示すブロック図である。図１２においては、図４に示した構成要素と同じ構成要素には同じ符号を付してある。
【０１１６】
図１２に示すように、プロトタイプによるロウ制御回路１１Ｘは、アクティブ動作用とプリチャージ動作用に共通の階層スイッチ制御回路５８Ｘが設けられている。階層スイッチ制御回路５８Ｘは、図４に示した階層スイッチ制御回路５８と同様、ロウイネーブル信号ＲＥＮが活性化すると所定のタイミングでスイッチ制御信号ＨＳＷ（ＡＣＴ）を活性化させる。したがって、アクティブコマンドＡＣＴの発行時におけるスイッチ制御信号ＨＳＷ（ＡＣＴ）の活性化タイミングは上記実施形態と同じである。
【０１１７】
しかしながら、階層スイッチ制御回路５８Ｘは、プリチャージコマンドＰＲＥの発行時においても、ロウイネーブル信号ＲＥＮに応答してスイッチ制御信号ＨＳＷ（ＰＲＥ）を活性化させる。このため、コマンドデコーダ４２がプリチャージ信号ＩＰＲＥを活性化させた後、スイッチ制御信号ＨＳＷ（ＰＲＥ）は直ちには活性化せず、ロウバンク制御回路５５の動作を待ってから、スイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化する。
【０１１８】
このため、プロトタイプによるロウ制御回路１１Ｘにおいては、上述した実施形態と比べ、スイッチ制御信号ＨＳＷ（ＰＲＥ）の活性化が遅くなる。このため、プリチャージコマンドＰＲＥの発行時におけるデータのリストア動作の完了が遅くなり、次にアクティブコマンドＡＣＴを投入可能なタイミングが遅くなってしまう。これに対し、上述した実施形態においては、データのリストア動作を早期に完了することが可能であることから、プリチャージコマンドＰＲＥを発行した後、早期に次のアクティブコマンドＡＣＴを投入することが可能となり、高いアクセス効率を得ることが可能となる。
【０１１９】
次に、本発明の第２の実施形態について説明する。
【０１２０】
図１３は、ロウ制御回路１１Ａ、クロック制御回路１６及びコマンド制御回路１７の構成を示すブロック図であり、本発明の第２の実施形態に相当する。図１３においては、図４に示した構成要素と同じ構成要素には同じ符号を付してある。
【０１２１】
図１３に示すように、本発明の第２の実施形態においては、ロウ制御回路１１Ａが用いられる。ロウ制御回路１１Ａに含まれる階層スイッチ制御回路５９Ａは、コマンドフライング信号ＦＣＭＤ及びバンクフライング信号ＦＢＮＫがさらに供給される点において、図４に示した階層スイッチ制御回路５９と相違している。
【０１２２】
図１４は、図１３に示す回路の主要部をより詳細に示す回路図である。
【０１２３】
図１４に示すように、本実施形態において使用する階層スイッチ制御回路５９Ａは、ＡＮＤ論理回路５９ｂ〜５９ｄとＯＲ論理回路５９ｅを備えている。
【０１２４】
ＡＮＤ論理回路５９ｃは３入力であり、プリチャージ信号ＩＰＲＥ、内部バンクアドレスＩＢＮＫ及びコマンドイネーブル信号ＣＭＤＥＮを受ける。ＡＮＤ論理回路５９ｄも３入力であり、コマンドフライング信号ＦＣＭＤ、バンクフライング信号ＦＢＮＫ及びコマンドイネーブル信号ＣＭＤＥＮの反転信号を受ける。コマンドイネーブル信号ＣＭＤＥＮは、内部クロック信号ＩＣＬＫに同期してコマンドイネーブル回路８０によって生成される信号であり、コマンドデコーダ４２の出力信号が有効であることを示すイネーブル信号として用いられる。
【０１２５】
したがって、コマンドイネーブル信号ＣＭＤＥＮがローレベル、つまり、コマンドデコーダ４２の出力信号が無効である期間においては、ＡＮＤ論理回路５９ｄの出力信号が有効となる。一方、コマンドイネーブル信号ＣＭＤＥＮがハイレベル、つまり、コマンドデコーダ４２の出力信号が有効である期間においては、ＡＮＤ論理回路５９ｃの出力信号が有効となる。
【０１２６】
ＡＮＤ論理回路５９ｃ，５９ｄの出力信号は、ＯＲ論理回路５９ｅを介してＡＮＤ論理回路５９ｂの一方の入力ノードに供給される。ＡＮＤ論理回路５９ｅの他方の入力ノードには、マットアドレスＭＡＴＳＥＬが供給される。
【０１２７】
かかる構成により、プリチャージコマンドＰＲＥとともにバンクアドレスＢＮＫが入力されると、ラッチ回路４２ｂ，５３ｂによるラッチ動作が行われるまではフライング信号ＦＣＭＤ，ＦＢＮＫに基づいてスイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化し、ラッチ回路４２ｂ，５３ｂによるラッチ動作が行われた後は、ラッチされた信号ＩＰＲＥ，ＩＢＮＫに基づいてスイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化する。
【０１２８】
図１５は、第２の実施形態において、アクティブコマンドＡＣＴ発行時及びプリチャージコマンドＰＲＥ発行時の動作を説明するための動作波形図である。
【０１２９】
図１５に示す例においても、図１１に示した例と同様、時刻ｔ３０にアクティブコマンドＡＣＴが発行され、その後の時刻ｔ４０にプリチャージコマンドＰＲＥが発行されている。アクティブコマンドＡＣＴに応答した動作は図１１を用いて説明したとおりであることから、重複する説明は省略する。
【０１３０】
時刻ｔ４０においてプリチャージコマンドＰＲＥが発行されると、コマンドデコーダ４２は、内部クロック信号ＩＣＬＫに同期にてプリチャージ信号ＩＰＲＥを活性化させる（時刻ｔ４１）。さらに、バンクラッチ回路５３は内部バンクアドレス信号ＩＢＮＫを出力する。しかしながら、本実施形態においては、フライング信号ＦＣＭＤ，ＦＢＮＫが用いられることから、ラッチ回路４２ｂ，５３ｂによるラッチ動作を待つことなく、直ちにスイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化される。
【０１３１】
スイッチ制御信号ＨＳＷ（ＰＲＥ）が活性化すると、時刻ｔ４４〜ｔ４５の期間に接続信号ＴＧ１が活性化し、グローバルセンスアンプＧＳＡに保持されていたデータがメモリセルにリストアされる。したがって、本実施形態によれば、第１の実施形態よりもさらに早期にスイッチ制御信号ＨＳＷ（ＰＲＥ）を活性化させることができる。
【０１３２】
但し、フライング信号ＦＣＭＤ，ＦＢＮＫは内部クロック信号ＩＣＬＫに同期していない信号であるため、タイミングスキューの影響により、誤ってスイッチ制御信号ＨＳＷ（ＰＲＥ）が発生する可能性がある。しかしながら、誤って発生したスイッチ制御信号ＨＳＷ（ＰＲＥ）は、コマンドイネーブル信号ＣＭＤＥＮが活性化すると取り消される。この場合、意図しない階層スイッチＨＳＷが一時的にオンしてしまうが、かかる誤動作は何らの実害を与えない。
【０１３３】
このように、第２の実施形態によれば、プリチャージコマンドＰＲＥが発行された後、より早期にデータのリストア動作を開始することが可能となる。
【０１３４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３５】
例えば、第１及び第２の実施形態では、ローカルビット線ＬＢＬ１〜ＬＢＬ４に階層センスアンプＨＳＡが接続されているが、本発明による半導体装置がこのような構成を有していることは必須でない。
【０１３６】
図１６は、階層センスアンプを持たない例によるメモリセルアレイの一部を示す回路図である。
【０１３７】
図１６には、１本のローカルビット線ＬＢＬとそれに隣接して接続される２個のメモリセルＭＣ０、ＭＣ１、並びに、その周辺の回路が示されている。一方のメモリセルＭＣ０は、ワード線ＷＬ０とローカルビット線ＬＢＬの交点に配置され、他方のメモリセルＭＣ１はワード線ＷＬ１とローカルビット線ＬＢＬの交点に配置される。なお、図１６では２個のメモリセルＭＣ０、ＭＣ１のみを示しているが、実際には各ローカルビット線ＬＢＬに多数のメモリセルＭＣが接続されるとともに、メモリセルＭＣと同数のワード線ＷＬが配置されている。
【０１３８】
メモリセルアレイ１０Ｍ内の各メモリセルＭＣ（メモリセルＭＣ０、ＭＣ１を含む）は、フローティングボディ型のセルトランジスタＴＲと、ハイレベル又はローレベルの２値情報を電荷として蓄積するセルキャパシタＣとが直列接続された構成を有している。
【０１３９】
図１６に示すプリチャージトランジスタＰＴは、ゲートに印加されるビット線プリチャージ信号ＢＬＰＲＥに応じて、ローカルビット線ＬＢＬをプリチャージ電位ＶＢＬＰにプリチャージする役割を果たす。ビット線プリチャージ信号ＢＬＰＲＥをハイレベルに制御することにより、ローカルビット線ＬＢＬをプリチャージ電位ＶＢＬＰにプリチャージすることができる。
【０１４０】
階層スイッチＨＳＷは、ゲートに印加される接続信号ＴＧに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬＴとの接続状態を制御するトランジスタである。接続信号ＴＧがハイのときは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬＴが電気的に接続され、接続信号ＴＧがローレベルのときは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬＴが電気的に切り離される。
【０１４１】
グローバルビット線ＧＢＬＴの一端には、センスアンプＳＡが接続されている。センスアンプＳＡは、グローバルビット線ＧＢＬＴと、このグローバルビット線ＧＢＬＴと相補対をなすグローバルビット線ＧＢＬＢとに接続され、それぞれの差電圧を増幅して保持する差動型の構成を有する。
【０１４２】
このような構成のメモリセルアレイを有する半導体装置についても、本発明の適用が可能である。
【符号の説明】
【０１４３】
１０Ｍ    メモリセルアレイ
１０Ｘ    ロウデコーダ
１０Ｙ    カラムデコーダ
１１，１１Ａ，１１Ｘ    ロウ制御回路
１２      カラム制御回路
１３      データ制御回路
１４      データラッチ回路
１５      入出力インターフェース
１６      クロック制御回路
１７      コマンド制御回路
１８      ＤＬＬ回路
２０      Ｐ型シリコン基板
２１      素子分離絶縁膜
２２，２３    型不純物層
２４      フローティングボディ
２５      ゲート誘電体膜
２６      ゲート電極
２７      蓄積電極
２８      プレート電極
３１，４１，５１，５２    初段回路
３２      クロック生成回路
４２      コマンドデコーダ
４２ａ    デコードブロック
４２ｂ，５３ｂ    ラッチ回路
５３      バンクラッチ回路
５３ａ    デコードブロック
５３ｂ    ラッチ回路
５４      アドレスラッチ回路
５５      ロウバンク制御回路
５６      プリデコーダ
５７      冗長制御回路
５８，５８Ｘ，５９，５９Ａ    階層スイッチ制御回路
５９ａ〜５９ｄ，６４，６５    ＡＮＤ論理回路
５９ｅ，６３    ＯＲ論理回路
６１      マット選択回路
６２      センスアンプ制御回路
７１      選択信号生成回路
７２      接続信号生成回路
８０      コマンドイネーブル回路
Ｃ        セルキャパシタ
ＥＱ０，ＥＱ１    イコライズ回路
ＧＢＬＴ，ＧＢＬＢ    グローバルビット線
ＧＳＡ    グローバルセンスアンプ
ＨＳＡ    階層センスアンプ
ＨＳＷ１〜ＨＳＷ４    階層スイッチ
ＬＢＬ１〜ＬＢＬ４    ローカルビット線
ＭＣ      メモリセル
Ｎ１〜Ｎ４    信号ノード
ＰＬ      プリチャージ制御配線
ＰＴ      プリチャージトランジスタ
ＳＡ      センスアンプ
ＳＥＬＳＷ１〜ＳＥＬＳＷ４    選択スイッチ
ＳＭＡＴ１，ＳＭＡＴ２    サブマット
ＴＲ      セルトランジスタ
ＷＬ      ワード線
ＹＳＷ    カラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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