(57)【要約】【課題】半導体集積回路の製造方法において、パワーゲーティングを行うスイッチの数を削減することを目的とする。【解決手段】ＲＡＭマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチを形成する形成工程を有する、半導体集積回路の製造方法。例えば、前記ウェイは、前記ＲＡＭマクロのワード方向とビット方向のうち前記ＲＡＭマクロの１つ当たりに割り当てできる数が多い方の方向に割り当てられるとよい。例えば、前記ＲＡＭマクロに割り当てられた特定のウェイに供給される電力を前記スイッチで遮断する遮断工程を有するとよい。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＲＡＭマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチを形成する形成工程を有する、半導体集積回路の製造方法。
【請求項２】
前記ウェイは、前記ＲＡＭマクロのワード方向とビット方向のうち前記ＲＡＭマクロの１つ当たりに割り当てできる数が多い方の方向に割り当てられた、請求項１に記載の半導体集積回路の製造方法。
【請求項３】
前記ＲＡＭマクロに割り当てられた特定のウェイに供給される電力を前記スイッチで遮断する遮断工程を有する、請求項１又は２に記載の半導体集積回路の製造方法。
【請求項４】
不良個所を含むウェイを縮退する縮退工程を有し、
前記特定のウェイは、前記縮退工程で縮退されたウェイである、請求項３に記載の半導体集積回路の製造方法。
【請求項５】
ＲＡＭマクロと、
前記ＲＡＭマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチとを備える、半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置と、
前記ＲＡＭマクロに割り当てられた特定のウェイに供給する電力を遮断するように前記スイッチを制御する制御部とを備える、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造方法、半導体記憶装置及び半導体集積回路に関する。
【背景技術】
【０００２】
半導体記憶装置の消費電力を抑えるため、例えば、特定のメモリ部分への電源供給を遮断するパワーゲーティングと呼ばれる手法が用いられることがある（例えば、特許文献１乃至４を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−６２４９６号公報
【特許文献２】特開２００３−１７８５９４号公報
【特許文献３】特開平８−４５２９９号公報
【特許文献４】特開平１１−２５６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、複数のＲＡＭ（Random  Access  Memory）マクロ１５０を備えた半導体記憶装置の一例であるキャッシュメモリ１００の構成を示す図である。ＲＡＭマクロ１５０は、ＲＡＭとしての機能を有する回路ブロックである。図１に示されるように、キャッシュメモリ１００をＲＡＭマクロ１５０単位でパワーゲーティングすると、電源供給を遮断するスイッチ（図１には、複数のトランジスタ１０を例示）が、キャッシュメモリ１００全体でＲＡＭマクロ１５０の搭載個数分必要となる。そこで、パワーゲーティングを行うスイッチの数を削減することを課題とする。
【課題を解決するための手段】
【０００５】
一つの案では、ＲＡＭマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチを形成する形成工程を有する、半導体集積回路の製造方法が提供される。
【発明の効果】
【０００６】
一態様によれば、パワーゲーティングを行うスイッチの数を削減できる。
【図面の簡単な説明】
【０００７】
【図１】半導体記憶装置の一例を示す構成図
【図２】半導体集積回路の製造方法の一例を示すフローチャート
【図３】ウェイの割り当ての一例を示す図
【図４】キャッシュメモリのウェイ構成の一例を示す図
【図５】ウェイの割り当ての一例を示す図
【図６】キャッシュメモリのウェイ構成の一例を示す図
【図７】キャッシュメモリと配線との位置関係の一例を示す図
【図８】マクロの一例を示す構成図
【図９】ウェイの割り当て工程の一例を示すフローチャート
【図１０】ワード方向でのウェイ数とワード数の一例を示す表
【図１１】ビット方向でのウェイ数とビット数の一例を示す表
【図１２】ワード方向にウェイを割り当てたマクロの一例を示す構成図
【図１３】ビット方向にウェイを割り当てたマクロの一例を示す構成図
【図１４】ウェイの割り当ての一例を示す図
【図１５】キャッシュメモリのウェイ構成の一例を示す図
【図１６】キャッシュメモリと配線との位置関係の一例を示す図
【図１７】ワード方向のウェイ単位で電源を遮断するスイッチの一例を示す図
【図１８】ビット方向のウェイ単位で電源を遮断するスイッチの一例を示す図
【図１９】ワード方向のウェイ単位で電源が遮断される例を示す図
【図２０】ビット方向のウェイ単位で電源が遮断される例を示す図
【図２１】半導体記憶装置及び半導体集積回路の一例を示す構成図
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図面に従って説明する。
【０００９】
＜半導体集積回路の製造方法について＞
図２は、キャッシュメモリを備えるチップの製造方法の一例を示すフローチャートである。チップは、半導体集積回路の一例である。キャッシュメモリは、主記憶装置とプロセッサとの間に配置され、プロセッサが主記憶装置にアクセスしたいデータやそのデータのアドレスなどをコピーして保持する半導体記憶装置の一例である。キャッシュメモリの具体例として、ラストレベルキャッシュ（Last  Level  Cache）、２次キャッシュ（Ｌ２キャッシュ）などが挙げられる。
【００１０】
ステップＳ１００は、キャッシュメモリ内に構成されたＲＡＭ（Random  Access  Memory）マクロに割り当てられるウェイ（WAY）の割り当て方向をワード方向又はビット方向に決定する割り当て工程である。ＲＡＭマクロは、ＲＡＭとしての機能を有する回路ブロックである。ステップＳ１００は、設計者の設計作業を支援する設計支援装置（コンピュータの一例）によって実行されてもよいし、設計者によって行われてもよい。
【００１１】
例えば、設計支援装置又は設計者は、ウェイの割り当て方向をワード方向に割り当てたときのチップの実装効率が、ウェイの割り当て方向をビット方向に割り当てたときよりも低い場合、ウェイの割り当て方向をビット方向に決定する。逆に、設計支援装置又は設計者は、ウェイの割り当て方向をビット方向に割り当てたときのチップの実装効率が、ウェイの割り当て方向をワード方向に割り当てたときよりも低い場合、ウェイの割り当て方向をワード方向に決定する。ステップＳ１００が行われた後、ステップＳ１１０の工程が実行される。
【００１２】
ステップＳ１１０は、ステップＳ１００で決定された割り当て方向に割り当てられたウェイに対して供給される電力をウェイ単位で遮断するスイッチをチップに形成して実装する形成工程である。この場合、ステップＳ１１０は、チップを製造する製造装置によって実行されてよい。
【００１３】
あるいは、ステップＳ１１０は、ステップＳ１００で決定された割り当て方向に割り当てられたウェイに対して供給される電力をウェイ単位で遮断するスイッチをチップに形成することを設定する設定工程であってもよい。この場合、ステップＳ１１０は、設計支援装置又は設計者によって実行されてよく、ステップＳ１００及びステップＳ１１０は、チップの設計段階において行われる設計方法の一例を示している。
【００１４】
ステップＳ１１０の形成工程が行われることによって、ＲＡＭマクロと、当該ＲＡＭマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチとを有するキャッシュメモリを備えたチップを製造できる。
【００１５】
ＲＡＭマクロ単位でパワーゲーティングを行う場合、チップに搭載されるＲＡＭマクロと同じ数だけ（例えば、数百個）、電源遮断用スイッチが必要となる。しかしながら、ステップＳ１１０の形成工程で形成されたスイッチは、ウェイ単位でパワーゲーティングを行うことができる。そのため、ステップＳ１１０で形成されたスイッチの数を、キャッシュメモリに割り当てられたウェイと同じ数にすることができ（例えば、数個〜十数個）、ＲＡＭマクロ単位でパワーゲーティングをする場合に比べて、大幅に削減できる。
【００１６】
また、ウェイに供給される電力をウェイ単位で遮断できるので、使用しないウェイには電力を供給せずに、使用するウェイには電力を供給することができる。このように、ウェイの使用状態に応じて、キャッシュメモリに使用される電力を効率的に供給又は遮断できる。
【００１７】
ステップＳ１２０は、製造されたチップを検査する試験において発見された製造欠陥の不良を冗長的に救済できるか否かを判定する判定工程である。ステップＳ１２０は、チップの製造装置によって実行されてよい。
【００１８】
半導体集積回路の製造では、製造欠陥による不良が発生しやすいことがある。特に、キャッシュメモリのメモリセル部分は、プロセッサダイ上の最小回路であるため、製造欠陥による不良が発生しやすい。キャッシュメモリの歩留まり向上のために、冗長交代機構をキャッシュメモリに備える場合があるが、冗長交代機構でも製造欠陥の不良を救済できないチップは不良品となってしまう。そこで、キャッシュメモリの全てのメモリ部分に不良がなく完全に動作できるチップ（良品）とは別に、キャッシュメモリの一部のメモリ部分には不良があるが、その不良メモリ部分の機能を止めたチップを準良品とすることがある。準良品は、良品とは別のランクのプロセッサとしてラインナップされる製品である。
【００１９】
製造装置は、ステップＳ１２０において、冗長的に救済できると判定した場合、ステップＳ１３０において、製造されたチップを良品として出荷する。一方、製造装置は、ステップＳ１２０において、冗長的な救済ができないと判定した場合、ステップＳ１４０において、製造されたチップを検査する試験で得られた不良個所の情報に基づいて、ＲＡＭマクロ内の不良個所を特定する。
【００２０】
ステップＳ１５０は、ステップＳ１１０の形成工程を経て製造されたチップの試験においてＲＡＭマクロ内で特定された不良個所を含むウェイを縮退する縮退工程である。製造装置は、ステップＳ１４０で特定された不良個所を含むウェイを縮退処理することによって、縮退処理されたウェイに含まれるメモリ部分の機能を止めることができる。
【００２１】
ステップＳ１６０は、ステップＳ１５０で縮退されたウェイに供給される電力をステップＳ１１０で形成されたスイッチをオフすることによって遮断する遮断工程である。製造装置は、ステップＳ１１０で形成されたスイッチをオフ状態に固定することによって、ステップＳ１５０で縮退されたウェイのみに供給される電力が遮断されたチップを、ステップＳ１７０で準良品として出荷する。
【００２２】
ウェイを縮退するだけでは、リーク電流が縮退されたウェイに流れるおそれがある。しかしながら、縮退されたウェイに供給される電力を遮断することによって、そのようなリーク電流を削減できるため、キャッシュメモリ及びチップの消費電力を削減できる。また、例えば、製造不良によるショートを起因とする過電流の防止が可能となる。
【００２３】
＜ワード方向へのウェイの割り当てについて＞
次に、図２のステップＳ１００の割り当て工程に関する事項として、キャッシュメモリのサブアレイ単位でワード方向にウェイを割り当てる場合について説明する。
【００２４】
図３に示されるように、キャッシュメモリの１つのマクロが８つのサブアレイ（SUBARRAY）を有している場合、ワード方向のサブアレイ単位でウェイを割り当てると、１つのマクロは８つのウェイWAY０〜WAY７で構成される。サブアレイは、メモリセルアレイ（Cell  Array）と、ローカルブロック（Local  Block）とを有する回路ブロックである。したがって、チップ全体で例えば２４ウェイ構成（２４ウェイセットアソシアティブ方式のキャッシュメモリ）としたい場合、図４に示されように、１つのマクロが８つのウェイで構成されるとすると、２４ウェイは３つのマクロ（3macro）で構成できる。
【００２５】
一方、図５に示されるように、キャッシュメモリの１つのマクロが４つのサブアレイを有している場合、ワード方向のサブアレイ単位でウェイを割り当てると、１つのマクロは４つのウェイで構成される。したがって、チップ全体で例えば１２ウェイ構成（１２ウェイセットアソシアティブ方式のキャッシュメモリ）としたい場合、図６に示されるように、１つのマクロが４つのウェイで構成されるとすると、１２ウェイは３つのマクロ（3macro）で構成できる。
【００２６】
しかしながら、上記のような３つのマクロによるウェイ構成では、図７に示されるように、キャッシュメモリの端子２０への配線３０がマクロ間を跨ぐ場合がある（マクロ越えの配線３０が存在する場合がある）。そのため、マクロの配置領域に対して上方の領域をデータバス配線領域として使えないというデメリット（実装効率の低下）が生ずることがある。この場合、データバス配線の領域を確保する為にマクロ間にスペースを設ける必要があり、チップ面積が大きくなってしまう。また、配線３０がマクロを迂回することによるレイテンシの悪化を防ぐため、リピータの数を増やすと、チップ全体の電力も増加してしまう。
【００２７】
次に、このような場合に対処するため、ウェイの割り当て工程における割り当て方向の決定方法について、図８に例示されたマクロ５０を使用して説明する。
【００２８】
＜ウェイの割り当て方向の決定方法について＞
図８は、マクロ５０の構成を示す図（ワード方向とビット方向の物理イメージ）である。マクロ５０は、８ｋワード（８カラム（column）×１０２４個のワード）×５４ビットで構成されたＲＡＭマクロの一例である。８カラム構成の場合、１ｋワードがワード方向に並んでいる。
【００２９】
マクロ５０は、４つのサブアレイSUBARRAY0〜SUBARRAY3と、４つのサブアレイにアクセスするための周辺回路（例えば、入出力サーキット（I/O  Circuit）と、クロックジェネレータ（Clock  Generator））とを有している。各サブアレイは、メモリセルアレイ（Memory  Cell  Array）、ローカルブロック（Local  Block）、ファイナルデコーダ（Final  Decoder）、コントロールジェネレータ（Control  Generator）を有している。
【００３０】
図９は、図２のステップＳ１００の割り当て工程で実行されるウェイの割り当て方法の一例を示すフローチャートである。
【００３１】
ステップＳ２００において、１つのマクロについての縦横各方向の大きさと、チップに構成されるウェイの総数とが、チップの要求仕様（構成要件）として指定される。例えば、１つのマクロの大きさが８ｋワード×５４ビットと指定され、チップ全体を１２ウェイで構成することが指定される。ただし、マクロ越え配線をなるべく無くしたい場合には、１マクロか２マクロで１２ウェイを構成する必要がある。
【００３２】
チップ全体を１２ウェイで構成することが指定されるとき、１つのマクロで１２ウェイ構成を実現したい場合、１つのマクロは１２個のウェイで構成されるように設計する必要がある。２つのマクロで１２ウェイ構成を実現したい場合、１つのマクロは６つのウェイで構成されるように設計する必要がある。３つのマクロで１２ウェイ構成を実現したい場合、１つのマクロは４つのウェイで構成されるように設計する必要がある。このように、設計支援装置又は設計者は、ステップＳ２１０において、指定された構成要件に基づいて、１つのマクロ当たりに割り当てられるウェイ数の候補を算出する。
【００３３】
そして、ステップＳ２１０において、設計支援装置又は設計者は、１つのマクロ当たりに割り当てられるウェイ数の候補の算出値それぞれについて、１つのウェイ当たりのワード数と１つのウェイ当たりのビット数とを算出する。つまり、設計支援装置又は設計者は、ワード方向のワード総数（この場合、８ｋワード）を、１つのマクロ当たりに割り当てられるウェイ数の候補の算出値で除算して、１つのウェイ当たりのワード数を算出する。同様に、設計支援装置又は設計者は、ビット方向のビット総数（この場合、５４ビット）を、１つのマクロ当たりに割り当てられるウェイ数の候補の算出値で除算して、１つのウェイ当たりのビット数を算出する。
【００３４】
ここで、１つのウェイ当たりのワード数及び１つのウェイ当たりのビット数は整数であることが物理的に必要である。
【００３５】
したがって、８ｋワード×５４ビットの場合、ステップＳ２２０において、設計支援装置又は設計者は、図１０に示されるように、１つのウェイ当たりのワード数が整数２５６となるウェイ数４を、１つのマクロ当たりに割り当て可能なウェイ数Ｎｗと特定する。一方、ステップＳ２２０において、設計支援装置又は設計者は、図１１に示されるように、１つのウェイ当たりのビット数が整数９となるウェイ数６を、１つのマクロ当たりに割り当て可能なウェイ数Ｎｂと特定する。
【００３６】
つまり、図９のステップＳ２００，Ｓ２１０，Ｓ２２０は、１ＲＡＭマクロのワード方向に割り当て可能なウェイの数を演算する第１の演算工程と、１ＲＡＭマクロのビット方向に割り当て可能なウェイの数を演算する第２の演算工程とを有する工程の一例である。
【００３７】
図１２は、ステップＳ２２０で特定されたウェイ数Ｎｗである４つのウェイをワード方向にワード数２５６のサブアレイ単位で割り当てたときのマクロの構成図である。図１３は、ステップＳ２２０で特定されたウェイ数Ｎｂである６つのウェイをビット方向にビット数９を１単位として割り当てたときのマクロの構成図である。
【００３８】
ここで、ステップＳ２２０で特定された２つのウェイ数Ｎｗ，Ｎｂのうち数が多い方の方向でウェイを割り当てる方が、チップのウェイを構成するマクロの数が少なくできるため、実装効率が向上する。その結果、マクロ上空の配線領域が広がるため、レイテンシを削減できる。また、配線領域のためのマクロ間のスペースも狭く又は無くすことができ、実装効率及び実装コストの大幅な削減が可能となる。
【００３９】
つまり、設計支援装置又は設計者は、図９のステップＳ２３０において、ステップＳ２２０で特定された２つのウェイ数Ｎｗ，Ｎｂ同士を比較する。そして、設計支援装置又は設計者は、ＮｗがＮｂよりも大きければ、ウェイの割り当て方向をワード方向に決定し、ステップＳ２４０において、所定のワード数を１単位としてワード方向にウェイを割り当てる。逆に、設計支援装置又は設計者は、ＮｂがＮｗよりも大きければ、ウェイの割り当て方向をビット方向に決定し、ステップＳ２５０において、所定のビット数を１単位としてビット方向にウェイを割り当てる。
【００４０】
したがって、１つのＲＡＭマクロの大きさが８ｋワード×５４ビットの場合、設計試験装置又は設計者は、１つのＲＡＭマクロに６つのウェイをビット方向に割り当てる構成を採用する（図１３参照）。
【００４１】
図９のステップＳ２００でキャッシュメモリの構成が１２ウェイと指定された場合、ウェイがワード方向で割り当てられると、１２ウェイが３マクロで構成される（図６参照）。これに対し、図１４に示されるように６つのウェイがビット方向に割り当てられると、１マクロ当たりに割り当てられるウェイの数は６つであるため、１２ウェイが２マクロで構成される（図１５参照）。
【００４２】
したがって、図１６に示されるように、２つのマクロを隣り合わせて１２ウェイを構成できるので、キャッシュメモリの端子２１を各マクロの端部に配置することで、端子２１に接続される配線３１がマクロ間を跨ぐ必要がなくなる。また、マクロ上空の配線領域が広がるため、レイテンシを削減できる。また、配線領域のためのマクロ間のスペースも狭く又は無くすことができ、実装効率及び実装コストの大幅な削減が可能となる。
【００４３】
＜電源遮断スイッチの形成＞
次に、図２のステップＳ１１０の電源遮断スイッチの形成工程に関する事項について説明する。
【００４４】
ステップＳ１１０において、ステップＳ１００で決定された割り当て方向に割り当てられたウェイに対して供給される電力をウェイ単位で遮断するスイッチが、チップに形成される。
【００４５】
図１７は、ワード方向に割り当てられたウェイに対して供給される電力をウェイ単位で遮断するスイッチ１１がウェイ毎に設けられたＲＡＭマクロの一例を示す図である。図１８は、ビット方向に割り当てられたウェイに対して供給される電力をウェイ単位で遮断するスイッチ１２がウェイ毎に設けられたＲＡＭマクロの一例を示す図である。スイッチ１１，１２は、例えば、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタである。図には、Ｐチャネル型ＭＯＳトランジスタが例示されているが、Ｎチャネル型ＭＯＳトランジスタでもよい。
【００４６】
＜電源遮断処理について＞
図２のステップＳ１５０の縮退処理後、ステップＳ１６０の電源遮断処理が製造装置によって行われる。ウェイがワード方向に割り当てられた場合、図１９に示されるように、縮退したウェイ（ウェイ０，ウェイ２）に供給される電力は、縮退したウェイ０，２に接続されるスイッチ１１がオフすることによって遮断される。ウェイがビット方向に割り当てられた場合、図２０に示されるように、縮退したウェイ（ウェイ１，ウェイ３，ウェイ５）に供給される電力は、縮退したウェイ１，３，５に接続されるスイッチ１２がオフすることによって遮断される。オンしているスイッチ１１又はスイッチ１２に接続されるウェイには、電力が供給される。
【００４７】
図２１は、キャッシュメモリ１０２と制御部４０とを備えるチップ１０１の構成を示した図である。キャッシュメモリ１０２は、２つのＲＡＭマクロ（2macro）で実現された１２ウェイ構成を有する半導体記憶装置の一例である。図２１の場合、１２個のウェイWAY0〜WAY11は、ＲＡＭマクロのビット方向に割り当てられている。また、キャッシュメモリ１０２は、ウェイに供給される電力をウェイ単位で遮断するスイッチ１３を複数有している。スイッチ１３は、１つのウェイに対して１つ設けられているため、ウェイの総数と同じ１２個である。このように、ＲＡＭマクロ単位で電源を遮断する場合に比べて、パワーゲーティングを行うスイッチの数を大幅に削減できる。
【００４８】
なお、図２１は、ウェイがビット方向に割り当てられる例を示しているが、ウェイがワード方向に上述の手法で割り当てられている場合でも、ウェイ単位で電源を遮断するスイッチの数をウェイと同数にすることができる。
【００４９】
制御部４０は、ウェイに供給される電力がウェイ毎に遮断されるように複数のスイッチ１３を制御する制御手段の一例である。制御部４０は、例えば、縮退されたウェイを特定する情報に基づいて、縮退されたウェイへの電力が遮断されるように、縮退されたウェイに接続されたスイッチ１３をオフする。
【００５０】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
ＲＡＭマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチを形成する形成工程を有する、半導体集積回路の製造方法。
（付記２）
前記ウェイは、前記ＲＡＭマクロのワード方向とビット方向のうち前記ＲＡＭマクロの１つ当たりに割り当てできるウェイ数が多い方の方向に割り当てられた、付記１に記載の半導体集積回路の製造方法。
（付記３）
前記ＲＡＭマクロに割り当てられた特定のウェイに供給される電力を前記スイッチで遮断する遮断工程を有する、付記１又は２に記載の半導体集積回路の製造方法。
（付記４）
不良個所を含むウェイを縮退する縮退工程を有し、
前記特定のウェイは、前記縮退工程で縮退されたウェイである、付記３に記載の半導体集積回路の製造方法。
（付記５）
ＲＡＭマクロと、
前記ＲＡＭマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチとを備える、半導体記憶装置。
（付記６）
前記ウェイは、前記ＲＡＭマクロのワード方向とビット方向のうち前記ＲＡＭマクロの１つ当たりに割り当てできるウェイ数が多い方の方向に割り当てられた、付記５に記載の半導体記憶装置。
（付記７）
付記５又は６に記載の半導体記憶装置と、
前記ＲＡＭマクロに割り当てられた特定のウェイに供給する電力を遮断するように前記スイッチを制御する制御部とを備える、半導体集積回路。
（付記８）
前記特定のウェイは、前記ＲＡＭマクロ内の不良個所を含む縮退されたウェイである、
付記７に記載の半導体集積回路。
（付記８）
ＲＡＭマクロに割り当てられるウェイの割り当て方向をワード方向又はビット方向に決定する割り当て工程と、
前記割り当て工程で決定された割り当て方向に割り当てられるウェイに対して供給される電力をウェイ単位で遮断するスイッチを設定する設定工程とを有する、半導体記憶装置の設計方法。
（付記９）
前記割り当て工程は、
１ＲＡＭマクロのワード方向に割り当て可能なウェイの数を演算する第１の演算工程と、
１ＲＡＭマクロのビット方向に割り当て可能なウェイの数を演算する第２の演算工程と、
前記第１の演算工程で演算された第１のウェイ数と前記第２の演算工程で演算された第２のウェイ数とを比較する比較工程と、
前記第１のウェイ数と前記第２のウェイ数のうち数が多い方の方向に前記割り当て方向を決定する決定工程とを有する、付記８に記載の半導体記憶装置の設計方法。
（付記１０）
前記第１の演算工程は、ウェイ当たりのワード数が整数となるウェイ数を前記第１のウェイ数と特定し、
前記第２の演算工程は、ウェイ当たりのビット数が整数となるウェイ数を前記第２のウェイ数と特定する、付記９に記載の半導体記憶装置の設計方法。
【００５１】
以上、半導体集積回路の製造方法、半導体記憶装置及び半導体集積回路を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【符号の説明】
【００５２】
１０，１１，１２，１３  トランジスタ
２０，２１  端子
３０，３１  配線
４０  制御部
５０  マクロ
１００，１０２  キャッシュメモリ
１０１  チップ
１５０  ＲＡＭマクロ
【図１】
2015095272.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2015095272.tif 000018
【図１７】
2015095272.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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