(57)【要約】【課題】高速動作が可能な光電変換装置を提供する。【解決手段】光電変換装置１において、複数の画素回路ＰＣ１〜ＰＣｎのそれぞれは、入射光を光電変換する光電変換素子を含み、光電変換素子による光電変換に基づいて光電変換信号を生成する。複数のビット回路ＢＣ１〜ＢＣｎのそれぞれは、複数の画素回路ＰＣ１〜ＰＣｎのうちの対応する１個の画素回路により生成された光電変換信号を受信して、受信した光電変換信号に基づく信号を出力する。共通配線ＣＯＭ１，ＣＯＭ２のそれぞれは、複数のビット回路ＢＣ１〜ＢＣｎのうちの２個以上のビット回路から出力された信号を伝達する。制御回路１１は、複数のビット回路ＢＣ１〜ＢＣｎのそれぞれが信号を出力するタイミングを制御して、各共通配線に、該各共通配線が伝達する信号を出力すべき２個以上のビット回路から、該２個以上のビット回路に対応する２個以上の画素回路が並んだ順序で信号を出力させる。【選択図】図１
2015104073.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、入射光を光電変換する光電変換素子を含み、前記光電変換素子による光電変換に基づいて光電変換信号を生成する、予め定められた方向に並んで配置された複数の画素回路と、
それぞれが、前記複数の画素回路のうちの対応する１個の画素回路により生成された光電変換信号を受信して、受信した光電変換信号に基づく信号を出力する、前記複数の画素回路に対して１対１で対応する複数のビット回路と、
それぞれが、前記複数のビット回路のうちの２個以上のビット回路から出力された光電変換信号に基づく信号を伝達する、伝達する信号を出力するビット回路が重複しない複数の共通配線と、
前記複数のビット回路のそれぞれが前記光電変換信号に基づく信号を出力するタイミングを制御して、前記複数の共通配線のうちの各共通配線に、該各共通配線が伝達する信号を出力すべき２個以上のビット回路から、前記複数の画素回路のうちの該２個以上のビット回路に対応する２個以上の画素回路が並んだ順序で、光電変換信号に基づく信号を出力させる制御回路と、
を備える光電変換装置。
【請求項２】
前記複数の共通配線のそれぞれを伝達する信号の、１個の出力配線への伝達と遮断とを切り替える切り替え部をさらに備え、
前記制御回路は、前記切り替え部が前記複数の共通配線のそれぞれから前記１個の出力配線に信号を伝達するタイミングを制御して、前記複数の画素回路における前記入射光の光電変換に基づく信号を、該複数の画素回路が並んだ順序で順次前記１個の出力配線に出力させる、
請求項１に記載の光電変換装置。
【請求項３】
前記複数の共通配線のそれぞれは、前記複数の画素回路のうちの連続して並んだ画素回路を含まない２個以上の画素回路に対応する２個以上のビット回路のそれぞれから出力された前記光電変換信号に基づく信号を伝達する、
請求項１又は２に記載の光電変換装置。
【請求項４】
前記複数の共通配線のそれぞれは、前記複数の画素回路のうちの該複数の共通配線の個数から１を減じた個数おきに並んで配置された２個以上の画素回路に対応する２個以上のビット回路から出力された前記光電変換信号に基づく信号を伝達する、
請求項１又は２に記載の光電変換装置。
【請求項５】
前記複数の画素回路のそれぞれは、前記光電変換素子による光電変換に基づかない基準信号と前記光電変換信号とを、前記複数のビット回路のうちの対応するビット回路に順次出力し、
前記複数のビット回路のそれぞれは、前記複数の画素回路のうちの対応する画素回路から出力された基準信号と光電変換信号とを順次受信して、受信した基準信号と光電変換信号との差分を増幅することにより得られた信号を、前記光電変換信号に基づく信号として出力する、
請求項１から４のいずれか１項に記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関する。
【背景技術】
【０００２】
複写機や紙幣判別機等の画像読取装置に用いられる光電変換装置（例えば半導体イメージセンサ）がある。光電変換装置は、画像読取対象の光学像を電気信号に変換する複数の光電変換素子（画素）を備え、各画素が生成した電気信号を適宜の回路で処理することにより、画像読取対象の位置情報を取得する。
【０００３】
例えば特許文献１及び特許文献２は、半導体チップ内に複数の画素が直線状に並べて配置された光電変換装置を開示している。特許文献１及び特許文献２に開示された光電変換装置は、複数の画素からの出力信号を共通に伝達する共通配線を半導体チップ内に備える。同一時刻に複数の画素が光電変換して生成した電気信号は、順次排他的に共通配線に出力され、出力アンプ等のような複数の画素間で共通で使用する回路に伝達される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４５２１２号公報
【特許文献２】特開２００５−２６８９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、共通配線は、半導体チップ内を横断するように配置されるため配線容量が大きい。また、各画素から共通配線への出力スイッチに生じる寄生空乏層容量は、画素の数だけ倍増して共通配線に負荷を与える。そのため、特に画像読取装置の解像度を向上させるために、又は読み取り範囲を増加させるために多数の画素を使用した場合、共通配線に付随する寄生容量が大きくなって、光電変換装置の高速化を制限していた。
【０００６】
この発明は上記のような問題点を解決するためになされたものであり、高速動作が可能な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係る光電変換装置は、複数の画素回路と、複数のビット回路と、複数の共通配線と、制御回路と、を備える。複数の画素回路は、予め定められた方向に並んで配置され、それぞれが、入射光を光電変換する光電変換素子を含み、光電変換素子による光電変換に基づいて光電変換信号を生成する。複数のビット回路は、複数の画素回路に対して１対１で対応し、それぞれが、複数の画素回路のうちの対応する１個の画素回路により生成された光電変換信号を受信して、受信した光電変換信号に基づく信号を出力する。複数の共通配線のそれぞれは、複数のビット回路のうちの２個以上のビット回路から出力された光電変換信号に基づく信号を伝達し、複数の共通配線が伝達する信号を出力するビット回路は重複しない。制御回路は、複数のビット回路のそれぞれが光電変換信号に基づく信号を出力するタイミングを制御して、複数の共通配線のうちの各共通配線に、該各共通配線が伝達する信号を出力すべき２個以上のビット回路から、複数の画素回路のうちの該２個以上のビット回路に対応する２個以上の画素回路が並んだ順序で、光電変換信号に基づく信号を出力させる。
【発明の効果】
【０００８】
本発明によれば、複数の画素回路により生成された光電変換信号に基づく信号を複数の共通配線で伝達するため、高速動作が可能な光電変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る光電変換装置の構成を示すブロック図である。
【図２】光電変換装置が備える画素回路の構成例である。
【図３】光電変換装置が備えるビット回路の構成例である。
【図４】本発明の実施の形態１に係る光電変換装置の動作を示すタイミングチャートである。
【図５】本発明の実施の形態２に係る光電変換装置の構成を示すブロック図である。
【図６】本発明の実施の形態２に係る光電変換装置の動作を示すタイミングチャートである。
【図７】本発明の実施の形態３に係る光電変換装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について図面を参照して詳細に説明する。なお図中、同一または同等の部分には同一の符号を付す。
【００１１】
実施の形態１．
実施の形態１に係る光電変換装置は、図１に示すように構成される。
【００１２】
光電変換装置１は、予め定められた方向に並んで配置されたｎ個の画素回路ＰＣ１〜ＰＣｎと、ｎ個の画素回路ＰＣ１〜ＰＣｎに対して１対１で対応するｎ個のビット回路ＢＣ１〜ＢＣｎと、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された信号を伝達する共通配線ＣＯＭ１及び共通配線ＣＯＭ２と、共通配線ＣＯＭ１及び共通配線ＣＯＭ２を伝達する信号をそれぞれ増幅する増幅回路ＡＭＰ＿ＣＯＭ１及び増幅回路ＡＭＰ＿ＣＯＭ２と、増幅回路ＡＭＰ＿ＣＯＭ１及び増幅回路ＡＭＰ＿ＣＯＭ２で増幅した信号の伝達と遮断とを切り替える出力選択スイッチＳＷ＿ＣＯＭ１及び出力選択スイッチＳＷ＿ＣＯＭ２と、外部の信号処理回路１０のために信号を増幅する出力増幅回路ＯＵＴＡＭＰと、光電変換装置１内の各部への制御信号を外部信号から生成する制御回路１１と、を備える。
【００１３】
ｎ個の画素回路ＰＣ１〜ＰＣｎのそれぞれは、入射光を光電変換する光電変換素子を含み、光電変換素子による光電変換に基づいて光電変換信号を生成する。そして、生成した光電変換信号を、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの対応する１個のビット回路に出力する。光電変換装置１は、例えば複写機や紙幣判別機等に用いられるリニアイメージセンサに搭載され、このような１次元方向に並んだｎ個の画素回路ＰＣ１〜ＰＣｎを用いて画像読取対象の１次元的な光学像を取得する。
【００１４】
ｎ個の画素回路ＰＣ１〜ＰＣｎのそれぞれ（以下、「画素回路ＰＣ」という。）は、図２に示すように構成される。図２を参照して、画素回路ＰＣの構成及び動作を説明する。
【００１５】
画素回路ＰＣは、入射光を光電変換する埋め込み型のフォトダイオードＰＩＮＮＥＤ＿ＰＤと、フォトダイオードＰＩＮＮＥＤ＿ＰＤから伝達される電荷を電圧に変換するフローティングディフィージョンＦＤと、フォトダイオードＰＩＮＮＥＤ＿ＰＤからフローティングディフィージョンＦＤへ電荷を転送する転送ゲートＴｒ＿ＴＸと、フローティングディフィージョンＦＤをリセットするリセットトランジスタＴｒ＿ＲＳＴと、フローティングディフィージョンＦＤの信号を増幅して読み出すソースフォロワトランジスタＴｒ＿ＳＦと、電源ＶＤＤからソースフォロワトランジスタＴｒ＿ＳＦに定電流を供給する定電流源ＢＩＡＳ＿ＳＦと、を備える。
【００１６】
フォトダイオードＰＩＮＮＥＤ＿ＰＤは、入射光を光電変換する光電変換素子として機能する。フォトダイオードＰＩＮＮＥＤ＿ＰＤは、その一端（アノード）が接地され、他端（カソード）が転送ゲートＴｒ＿ＴＸに接続される。
【００１７】
転送ゲートＴｒ＿ＴＸは、制御回路１１から適宜のタイミングで送信された転送信号ＴＸを受信して、フォトダイオードＰＩＮＮＥＤ＿ＰＤからフローティングディフィージョンＦＤへ電荷の転送と遮断とを切り替える。
【００１８】
リセットトランジスタＴｒ＿ＲＳＴは、制御回路１１から適宜のタイミングで送信されたリセット信号ＲＳＴを受信して、フローティングディフィージョンＦＤをリセット電圧Ｖ＿ＲＳＴにリセットする。
【００１９】
ソースフォロワトランジスタＴｒ＿ＳＦは、フローティングディフィージョンＦＤの信号をゲート電極に受け付けて、出力電圧がＶ＿ＰＤＳＦで表される信号を、ソース電極からｎ個のビット回路ＢＣ１〜ＢＣｎのうちの対応するビット回路に出力する。
【００２０】
画素回路ＰＣは、フォトダイオードＰＩＮＮＥＤ＿ＰＤによる光電変換に基づかない基準信号と、フォトダイオードＰＩＮＮＥＤ＿ＰＤによる光電変換に基づいて生成された光電変換信号と、を複数のビット回路ＢＣ１〜ＢＣｎのうちの対応するビット回路に順次出力する。
【００２１】
画素回路ＰＣの動作を具体的に説明する。フォトダイオードＰＩＮＮＥＤ＿ＰＤに光が照射されていない状態において、制御回路１１は、転送ゲートＴｒ＿ＴＸの電荷転送を遮断する。このようなフォトダイオードＰＩＮＮＥＤ＿ＰＤからフローティングディフュージョンＦＤに電荷が転送されない状態において、制御回路１１は、リセットトランジスタＴｒ＿ＲＳＴにリセット信号ＲＳＴを送信して、リセットトランジスタＴｒ＿ＲＳＴをリセットする。その結果、リセット電圧Ｖ＿ＲＳＴに相当する電圧がソースフォロワトランジスタＴｒ＿ＳＦに入力される。このとき、ソースフォロワトランジスタＴｒ＿ＳＦは、光電変換に基づかない基準信号として、出力電圧がＶ＿ＰＤＳＦ＿ｔ１で表される信号を出力する。
【００２２】
ソースフォロワトランジスタＴｒ＿ＳＦが基準信号を出力した後、フォトダイオードＰＩＮＮＥＤ＿ＰＤへ光が照射され始めると、制御回路１１は、転送ゲートＴｒ＿ＴＸに転送信号ＴＸを送信して電荷転送を開始する。その結果、フォトダイオードＰＩＮＮＥＤ＿ＰＤが光電変換して生成した電荷がフローティングディフュージョンＦＤに伝達して、ソースフォロワトランジスタＴｒ＿ＳＦへの入力電圧が変化する。このとき、ソースフォロワトランジスタＴｒ＿ＳＦは、出力電圧がＶ＿ＰＤＳＦ＿ｔ２で表される光電変換信号を出力する。
【００２３】
このように動作することにより、ｎ個の画素回路ＰＣ１〜ＰＣｎのそれぞれは、フォトダイオードＰＩＮＮＥＤ＿ＰＤが検出した照射光の情報を電圧情報に変換して、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの対応するビット回路に出力する。
【００２４】
ｎ個のビット回路ＢＣ１〜ＢＣｎは、ｎ個の画素回路ＰＣ１〜ＰＣｎが並んだ方向と同じ方向に並んで配置される。ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれは、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの対応する１個の画素回路ＰＣ（１ビット）により生成された光電変換信号を受信する。そして、ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれは、受信した光電変換信号を処理して、受信した光電変換信号に基づく信号を出力する。
【００２５】
ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれ（以下、「ビット回路ＢＣ」という。）は、図３に示すように構成される。図３を参照して、ビット回路ＢＣの構成及び動作を説明する。
【００２６】
ビット回路ＢＣは、入力電圧を増幅する差動増幅回路ＤｉｆｆＡＭＰと、差動増幅回路ＤｉｆｆＡＭＰをリセットするリセットスイッチＳＷ＿ＲＳＴと、差動増幅回路ＤｉｆｆＡＭＰの出力をサンプルホールド容量ＣＳＨに一時的に保持するサンプルホールドスイッチＳＷ＿ＳＨと、サンプルホールド容量ＣＳＨに保持されたサンプルホールド信号を読み出す読み出しバッファＢｕｆＡＭＰと、読み出しバッファＢｕｆＡＭＰが読み出した信号をビット回路ＢＣから出力するか否かを制御するビット選択スイッチＳＷ＿ＢＩＴＳＥＬと、を備える。
【００２７】
ビット回路ＢＣは、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの対応する画素回路ＰＣから出力された基準信号と光電変換信号とを順次受信して、受信した基準信号と光電変換信号との差分を増幅することにより得られた出力信号ＤｉｆｆＳＩＧＮＡＬを出力する。
【００２８】
ビット回路ＢＣの動作を具体的に説明する。ビット回路ＢＣが対応する画素回路ＰＣから基準信号を受信している状態において、制御回路１１は、リセットスイッチＳＷ＿ＲＳＴに制御信号を送信して、リセットスイッチＳＷ＿ＲＳＴを適宜の時間ＯＦＦからＯＮに切り替える。これにより差動増幅回路ＤｉｆｆＡＭＰをリセットした後、制御回路１１は、リセットスイッチＳＷ＿ＲＳＴに制御信号を送信して、リセットスイッチＳＷ＿ＲＳＴをＯＦＦに戻す。
【００２９】
この状態において、ビット回路ＢＣが対応する画素回路ＰＣから光電変換信号を受信すると、差動増幅回路ＤｉｆｆＡＭＰは、基準信号と光電変換信号との差分を、２個の利得決定用容量Ｃ１，Ｃ２の比率により定まる利得により増幅する。そして、差動増幅回路ＤｉｆｆＡＭＰは、得られた増幅信号をサンプルホールドスイッチＳＷ＿ＳＨに出力する。
【００３０】
具体的に差動増幅回路ＤｉｆｆＡＭＰが出力する増幅信号の電圧をＶ＿ＡＭＰと表すと、増幅信号の電圧Ｖ＿ＡＭＰは、下記（１）式のように、基準信号の入力電圧Ｖ＿ＰＤＳＦ＿ｔ１と光電変換信号の入力電圧Ｖ＿ＰＤＳＦ＿ｔ２との差分と２個の利得決定用容量Ｃ１，Ｃ２の比と乗じた値にオフセット用バイアス電圧Ｖ＿ＢＩＡＳを加えた値になる。
【００３１】
Ｖ＿ＡＭＰ＝Ｃ１／Ｃ２×（Ｖ＿ＰＤＳＦ＿ｔ２  −  Ｖ＿ＰＤＳＦ＿ｔ１）＋Ｖ＿ＢＩＡＳ  ・・・（１）
【００３２】
差動増幅回路ＤｉｆｆＡＭＰが増幅信号を出力している状態において、制御回路１１は、サンプルホールドスイッチＳＷ＿ＳＨに制御信号を送信してサンプルホールドスイッチＳＷ＿ＳＨを適宜の時間ＯＦＦからＯＮに切り替え、さらにサンプルホールドスイッチＳＷ＿ＳＨをＯＦＦに戻す。これにより、差動増幅回路ＤｉｆｆＡＭＰの増幅信号は、サンプルホールドスイッチＳＷ＿ＳＨを通ってサンプルホールド容量ＣＳＨに保持される。サンプルホールド容量ＣＳＨに保持された増幅信号は、読み出しバッファＢｕｆＡＭＰを通ってビット選択スイッチＳＷ＿ＢＩＴＳＥＬに伝達する。
【００３３】
ビット選択スイッチＳＷ＿ＢＩＴＳＥＬは、サンプルホールド容量ＣＳＨから伝達した増幅信号を、出力信号ＤｉｆｆＳＩＧＮＡＬとしてビット回路ＢＣから外部に出力するか否かを切り替える。ビット選択スイッチＳＷ＿ＢＩＴＳＥＬの切り替えは、制御回路１１から送信されるビット選択信号ＢＩＴＳＥＬにより制御される。制御回路１１は、後述する適宜のタイミングでビット回路ＢＣにビット選択信号ＢＩＴＳＥＬを送信し、サンプルホールド容量ＣＳＨに保持された増幅信号を出力させる。
【００３４】
なお、ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬが有する寄生空乏層容量を、Ｃｐｓｗと表す。
【００３５】
図１に示す光電変換装置１の説明に戻る。共通配線ＣＯＭ１及び共通配線ＣＯＭ２のそれぞれは、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの１個おきに並んで配置されたビット回路ＢＣから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
【００３６】
具体的に説明すると、共通配線ＣＯＭ１は、ビット回路ＢＣ１からビット回路ＢＣｎ−１まで１個おきに配置されたｎ／２個のビット回路（ビット回路ＢＣ１、ビット回路ＢＣ３、ビット回路ＢＣ５、・・・及びビット回路ＢＣｎ−１）に接続される。また、共通配線ＣＯＭ２は、信号を伝達するビット回路が共通配線ＣＯＭ１と重複しないように、ビット回路ＢＣ２からビット回路ＢＣｎまで１個おきに配置されたｎ／２個のビット回路（ビット回路ＢＣ２、ビット回路ＢＣ４、ビット回路ＢＣ６、・・・及びビット回路ＢＣｎ）に接続される。
【００３７】
なお、理解を容易にするため、ｎは偶数である、すなわち光電変換装置１は偶数個の画素回路及びビット回路を備えるとして、説明する。しかし、本発明に係る光電変換装置１は、奇数個の画素回路とビット回路とを備えるものであってもよい。ｎが奇数の場合、共通配線ＣＯＭ１はビット回路ＢＣ１からビット回路ＢＣｎまで１個おきに配置された（ｎ＋１）／２個のビット回路に接続され、共通配線ＣＯＭ２はビット回路ＢＣ２からビット回路ＢＣｎ−１まで１個おきに配置された（ｎ−１）／２個のビット回路に接続されるとして、同様に説明できる。
【００３８】
共通配線ＣＯＭ１を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ１で増幅されて、出力選択スイッチＳＷ＿ＣＯＭ１に伝達する。共通配線ＣＯＭ２を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ２で増幅されて、出力選択スイッチＳＷ＿ＣＯＭ２に伝達する。
【００３９】
なお、共通配線ＣＯＭ１及び共通配線ＣＯＭ２が有する配線容量を、それぞれＣｐｃｏｍ１及びＣｐｃｏｍ２と表す。また、増幅回路ＡＭＰ＿ＣＯＭ１及び増幅回路ＡＭＰ＿ＣＯＭ２が有する寄生入力容量を、それぞれＣｐｉｎ１及びＣｐｉｎ２と表す。
【００４０】
出力選択スイッチＳＷ＿ＣＯＭ１及び出力選択スイッチＳＷ＿ＣＯＭ２は、共通配線ＣＯＭ１及び共通配線ＣＯＭ２のそれぞれを伝達する信号の、互いに共通の出力増幅回路ＯＵＴＡＭＰを介して外部の信号処理回路１０に信号を伝達する１個の出力配線ＯＵＴへの伝達と遮断とを切り替える切り替え部として機能する。すなわち、出力選択スイッチＳＷ＿ＣＯＭ１を閉じている間は、共通配線ＣＯＭ１を伝達する信号が出力配線ＯＵＴを通って信号処理回路１０へ出力される。出力選択スイッチＳＷ＿ＣＯＭ２を閉じている間は、共通配線ＣＯＭ２を伝達する信号が出力配線ＯＵＴを通って信号処理回路１０へ出力される。
【００４１】
制御回路１１は、例えばシフトレジスタであって、光電変換装置１内の各部に制御信号を送信して各部の動作を制御する。具体的に図４に示すタイミングチャートを参照して、光電変換装置１の動作を説明する。
【００４２】
制御回路１１は、外部信号として、予め定められた周波数で周期的にＨｉｇｈレベルとＬｏｗレベルとの状態を繰り返すクロックＣＬＫを受信する。制御回路１１は、クロックＣＬＫに同期したタイミングで各種制御信号を生成して、光電変換装置１内の各部に送信する。
【００４３】
具体的に説明すると、制御回路１１は、転送信号ＴＸ及びリセット信号ＲＳＴを、適宜のタイミングでそれぞれ画素回路ＰＣ内の転送ゲートＴｒ＿ＴＸ及びリセットトランジスタＴｒ＿ＲＳＴに送信して、画素回路ＰＣを上述のように動作させる。また、制御回路１１は、ビット回路ＢＣ内のリセットスイッチＳＷ＿ＲＳＴ及びサンプルホールドスイッチＳＷ＿ＳＨに適宜のタイミングで制御信号を送信して、ビット回路ＢＣを上述のように動作させる。
【００４４】
さらには、制御回路１１は、ｎ個のビット回路ＢＣ１〜ＢＣｎにビット選択信号ＢＩＴＳＥＬ１〜ＢＩＴＳＥＬｎをそれぞれ送信して、ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬの開閉を制御する。これにより、制御回路１１は、ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれが出力信号ＤｉｆｆＳＩＧＮＡＬを出力するタイミングを制御して、２個の共通配線ＣＯＭ１，ＣＯＭ２のそれぞれに、出力信号ＤｉｆｆＳＩＧＮＡＬを出力すべきｎ／２個のビット回路から、このｎ／２個のビット回路に対応するｎ／２個の画素回路に同一時刻に入射した入射光の光電変換に基づいて生成された出力信号ＤｉｆｆＳＩＧＮＡＬを、このｎ／２個の画素回路が並んだ順序で出力させる。なお、同一時刻とは、光電変換装置１の時間分解精度の範囲内で同一であると判定された時刻である。複数の画素回路への入射時刻に多少の時間差があっても同一時刻に入射したと判定される。
【００４５】
例えば図４は、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの４個のビット回路ＢＣ１〜ＢＣ４に送信するビット選択信号ＢＩＴＳＥＬ１〜ＢＩＴＳＥＬ４の送信タイミングを示している。
【００４６】
全ビット回路ＢＣ１〜ＢＣｎ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＦＦ（開）になっている状態において、光電変換装置１が動作を開始すると、制御回路１１は、ビット選択信号ＢＩＴＳＥＬ１〜ＢＩＴＳＥＬｎのそれぞれをクロックＣＬＫに同期したタイミングで順次送信して、各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮ（閉）に切り替える。このとき、各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮに切り替えるタイミングを、ビット選択信号ＢＩＴＳＥＬ１から順にクロックＣＬＫの１周期に相当する時間ずつずらす。
【００４７】
各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮにしてからクロックＣＬＫの２周期に相当する時間が経過すると、制御回路１１は、各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬを順次ＯＦＦに戻す。ビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮに切り替えてからＯＦＦに戻すまでの間、ビット回路ＢＣからの出力信号ＤｉｆｆＳＩＧＮＡＬは、２個の共通配線ＣＯＭ１，ＣＯＭ２のうちの対応するいずれか１個の共通配線に出力される。
【００４８】
例えば図４の「ＣＯＭ１」及び「ＣＯＭ２」の行は、共通配線ＣＯＭ１及び共通配線ＣＯＭ２のそれぞれを伝達する出力信号ＤｉｆｆＳＩＧＮＡＬの出力元のビット回路を示している。共通配線ＣＯＭ１及び共通配線ＣＯＭ２は、以下の（１）〜（４）のように、出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（１）ビット回路ＢＣ１内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになっている間、共通配線ＣＯＭ１は、ビット回路ＢＣ１からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（２）ビット回路ＢＣ１内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ２のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ２は、ビット回路ＢＣ２からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（３）ビット回路ＢＣ２内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ１のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＦＦになり、且つ、ビット回路ＢＣ３のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ１は、ビット回路ＢＣ３からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（４）ビット回路ＢＣ３内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ２のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＦＦになり、且つ、ビット回路ＢＣ４のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ２は、ビット回路ＢＣ４からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
【００４９】
すなわち、共通配線ＣＯＭ１及び共通配線ＣＯＭ２のそれぞれは、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの１個おきに並んだｎ／２個のビット回路からの出力信号ＤｉｆｆＳＩＧＮＡＬを、同時に２個以上のビット回路からの出力信号ＤｉｆｆＳＩＧＮＡＬが伝達することがないように、順次排他的に伝達する。
【００５０】
共通配線ＣＯＭ１及び共通配線ＣＯＭ２のそれぞれを伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ１又は増幅回路ＡＭＰ＿ＣＯＭ２を介して出力選択スイッチＳＷ＿ＣＯＭ１又は出力選択スイッチＳＷ＿ＣＯＭ２に到達する。制御回路１１は、光電変換装置１の動作前は共にＯＦＦ（開）になっている出力選択スイッチＳＷ＿ＣＯＭ１及び出力選択スイッチＳＷ＿ＣＯＭ２に制御信号を送信して、これらのスイッチのＯＮ（閉）とＯＦＦ（開）とを切り替える。これにより、制御回路１１は、共通配線ＣＯＭ１及び共通配線ＣＯＭ２のそれぞれから出力配線ＯＵＴに信号を伝達するタイミングを制御して、ｎ個の画素回路ＰＣ１〜ＰＣｎに光電変換装置１の時間分解精度の範囲内で同一時刻に入射した入射光の光電変換に基づく信号を、このｎ個の画素回路ＰＣ１〜ＰＣｎが並んだ順序で順次出力配線ＯＵＴに出力させる。
【００５１】
具体的に説明すると、制御回路１１は、図４の「ＳＷ＿ＣＯＭ１」及び「ＳＷ＿ＣＯＭ２」の行に示すタイミングで制御信号を送信して、以下の（ａ）〜（ｄ）のように、出力選択スイッチＳＷ＿ＣＯＭ１及び出力選択スイッチＳＷ＿ＣＯＭ２のＯＮとＯＦＦとをクロックＣＬＫの周期の倍の周期で互い違いに切り替える。
（ａ）ビット回路ＢＣ１からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ１を伝達している期間内のタイミングで、制御回路１１は、出力選択スイッチＳＷ＿ＣＯＭ１をＯＮに切り替える。
（ｂ）ビット回路ＢＣ１からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ１を伝達している期間が終了するタイミングで、制御回路１１は、出力選択スイッチＳＷ＿ＣＯＭ１をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ２をＯＮに切り替える。
（ｃ）ビット回路ＢＣ２からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ２を伝達している期間が終了するタイミングで、制御回路１１は、出力選択スイッチＳＷ＿ＣＯＭ２をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ１をＯＮに切り替える。
（ｄ）ビット回路ＢＣ３からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ１を伝達している期間が終了するタイミングで、制御回路１１は、出力選択スイッチＳＷ＿ＣＯＭ１をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ２をＯＮに切り替える。
【００５２】
すなわち、制御回路１１は、共通配線ＣＯＭ１を伝達する信号と共通配線ＣＯＭ２を伝達する信号とが同時に出力されることがないように、出力選択スイッチＳＷ＿ＣＯＭ１と出力選択スイッチＳＷ＿ＣＯＭ２とのうちの一方がＯＮの間は他方をＯＦＦに維持して、２個の共通配線ＣＯＭ１，ＣＯＭ２を伝達する信号を順次排他的に選択する。
【００５３】
図４の「ＯＵＴ」の行は、出力配線ＯＵＴを伝達する信号の出力元のビット回路を示している。出力選択スイッチＳＷ＿ＣＯＭ１と出力選択スイッチＳＷ＿ＣＯＭ２とによる選択の結果、ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれから出力され、２個の増幅回路ＡＭＰ＿ＣＯＭ１，ＡＭＰ＿ＣＯＭ２のいずれか一方と出力増幅回路ＯＵＴＡＭＰとにより増幅された信号は、ビット回路ＢＣ１からビット回路ＢＣｎまでの順序で、信号処理回路１０に出力される。すなわち、ｎ個の画素回路ＰＣ１〜ＰＣｎに同一時刻に入射した入射光の光電変換に基づく信号は、それぞれ対応するビット回路及び共通配線等を通って、このｎ個の画素回路ＰＣ１〜ＰＣｎの並んだ順序で信号処理回路１０に出力される。
【００５４】
信号処理回路１０は、出力された信号に適宜の画像生成処理を実行して、画像読取対象の１次元画像を得る。信号処理回路１０は、各画素回路において生成された光電変換信号に基づく信号を画素回路が１次元方向に並んだ順序で受信するため、ｎ個のビット回路ＢＣ１〜ＢＣｎからの出力信号ＤｉｆｆＳＩＧＮＡＬを１個の共通配線で順次伝達して信号処理回路１０に出力した場合と同様の方法で、画像読取対象の画像を得ることができる。
【００５５】
以上説明したように、実施の形態１に係る光電変換装置１は、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを、２個の共通配線ＣＯＭ１と共通配線ＣＯＭ２とに分けて伝達する。共通配線ＣＯＭ１及び共通配線ＣＯＭ２に付随する寄生容量をそれぞれＣ＿ＣＯＭ１，Ｃ＿ＣＯＭ２と表すと、各共通配線の配線容量Ｃｐｃｏｍ１，Ｃｐｃｏｍ２と、各増幅回路の寄生入力容量Ｃｐｉｎ１，Ｃｐｉｎ２と、各共通配線に接続されたｎ／２個のビット回路内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬの寄生空乏層容量Ｃｐｓｗと、を用いて、各共通配線に付随する寄生容量Ｃ＿ＣＯＭ１，Ｃ＿ＣＯＭ２は、下記（２）式及び（３）式のように表される。
【００５６】
Ｃ＿ＣＯＭ１＝Ｃｐｃｏｍ１+Ｃｐｉｎ１+Ｃｐｓｗ×ｎ／２  ・・・（２）
Ｃ＿ＣＯＭ２＝Ｃｐｃｏｍ２+Ｃｐｉｎ２+Ｃｐｓｗ×ｎ／２  ・・・（３）
【００５７】
すなわち、ビット選択スイッチＳＷ＿ＢＩＴＳＥＬの寄生空乏層容量Ｃｐｓｗは、共通配線に接続されたビット回路の個数分だけ倍増して各共通配線に負荷を与える。実施の形態１に係る光電変換装置１は、２個の共通配線ＣＯＭ１，ＣＯＭ２のそれぞれに半分ずつビット回路を接続するため、１個の共通配線に全てのビット回路を接続する構成に比べて、１個の共通配線当たりの寄生容量を抑えることができる。
【００５８】
また、２個の共通配線ＣＯＭ１，ＣＯＭ２のそれぞれは、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの１個おきに配置された画素回路に対応するビット回路ＢＣから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。そして、共通配線ＣＯＭ１及び共通配線ＣＯＭ２に分かれて伝達した信号は、それぞれ対応する出力選択スイッチＳＷ＿ＣＯＭ１又は出力選択スイッチＳＷ＿ＣＯＭ２を通った後、１個の共通の出力配線ＯＵＴを介して外部に出力される。
【００５９】
すなわち、光電変換装置１内の信号の伝達経路のうち、寄生容量が比較的大きい共通配線ＣＯＭ１及び共通配線ＣＯＭ２の部分における動作周波数は、１個の共通配線がｎ個のビット回路ＢＣ１〜ＢＣｎから出力された全ての信号を伝達する構成に比べて１／２になる。そして、寄生容量が比較的小さい出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２よりも後段の部分における動作周波数は、画像読取のために要求された周波数に戻る。従って、実施の形態１に係る光電変換装置１は、特に多くの画素回路及びビット回路を必要とする高い解像度又は大きな読取範囲の画像読取装置においても、高速動作が可能となる。
【００６０】
実施の形態２．
以下、本発明の実施の形態２に係る光電変換装置について説明する。上述した実施の形態１に係る光電変換装置１は、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを、２個の共通配線ＣＯＭ１と共通配線ＣＯＭ２とに分けて伝達した。これに対して実施の形態２に係る光電変換装置は、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを、３個の共通配線に分けて伝達する。
【００６１】
実施の形態２に係る光電変換装置は、図５に示すように構成される。
【００６２】
光電変換装置２は、予め定められた方向に並んで配置されたｎ個の画素回路ＰＣ１〜ＰＣｎと、ｎ個の画素回路ＰＣ１〜ＰＣｎに対して１対１で対応するｎ個のビット回路ＢＣ１〜ＢＣｎと、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された信号を伝達する３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３と、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３を伝達する信号をそれぞれ増幅する３個の増幅回路ＡＭＰ＿ＣＯＭ１，ＡＭＰ＿ＣＯＭ２，ＡＭＰ＿ＣＯＭ３と、３個の増幅回路ＡＭＰ＿ＣＯＭ１，ＡＭＰ＿ＣＯＭ２，ＡＭＰ＿ＣＯＭ３で増幅した信号の伝達と遮断とを切り替える３個の出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３と、外部の信号処理回路１０のために信号を増幅する出力増幅回路ＯＵＴＡＭＰと、光電変換装置２内の各部への制御信号を外部信号から生成する制御回路１２と、を備える。
【００６３】
ｎ個の画素回路ＰＣ１〜ＰＣｎのそれぞれは、入射光を光電変換する光電変換素子を含み、光電変換素子による光電変換に基づいて光電変換信号を生成する。各画素回路ＰＣの構成及び動作は、実施の形態１において図２を参照して説明した構成及び動作と同様であるため、説明を省略する。
【００６４】
ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれは、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの対応する１個の画素回路ＰＣ（１ビット）により生成された光電変換信号を受信して、受信した光電変換信号に基づく信号を出力する。各ビット回路ＢＣの構成及び動作は、実施の形態１において図３を参照して説明した構成及び動作と同様であるため、説明を省略する。
【００６５】
共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれは、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの２個おきに並んで配置されたビット回路から出力された出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
【００６６】
具体的に説明すると、共通配線ＣＯＭ１は、ビット回路ＢＣ１からビット回路ＢＣｎ−２まで２個おきに配置されたｎ／３個のビット回路（ビット回路ＢＣ１、ビット回路ＢＣ４、ビット回路ＢＣ７、・・・及びビット回路ＢＣｎ−２）に接続される。また、共通配線ＣＯＭ２は、信号を伝達するビット回路が共通配線ＣＯＭ１と重複しないように、ビット回路ＢＣ２からビット回路ＢＣｎ−１まで２個おきに配置されたｎ／３個のビット回路（ビット回路ＢＣ２、ビット回路ＢＣ５、ビット回路ＢＣ８、・・・及びビット回路ＢＣｎ−１）に接続される。さらに、共通配線ＣＯＭ３は、信号を伝達するビット回路が共通配線ＣＯＭ１及び共通配線ＣＯＭ２のどちらとも重複しないように、ビット回路ＢＣ３からビット回路ＢＣｎまで２個おきに配置されたｎ／３個のビット回路（ビット回路ＢＣ３、ビット回路ＢＣ６、ビット回路ＢＣ９、・・・及びビット回路ＢＣｎ）に接続される。
【００６７】
なお、理解を容易にするため、ｎは３の倍数である、すなわち光電変換装置２は３の倍数個の画素回路及びビット回路を備えるとして、説明する。しかし、本発明に係る光電変換装置２は、３の倍数でない個数の画素回路とビット回路とを備えるものであってもよい。ｎが３の倍数でない場合、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３の間で接続されるビット回路の個数が等しくならないが、ｎが３の倍数である場合と同様に説明できる。
【００６８】
共通配線ＣＯＭ１を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ１で増幅されて、出力選択スイッチＳＷ＿ＣＯＭ１に伝達する。共通配線ＣＯＭ２を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ２で増幅されて、出力選択スイッチＳＷ＿ＣＯＭ２に伝達する。共通配線ＣＯＭ３を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ３で増幅されて、出力選択スイッチＳＷ＿ＣＯＭ３に伝達する。
【００６９】
なお、共通配線ＣＯＭ１、共通配線ＣＯＭ２、及び共通配線ＣＯＭ３が有する配線容量を、それぞれＣｐｃｏｍ１、Ｃｐｃｏｍ２、及びＣｐｃｏｍ３と表す。また、増幅回路ＡＭＰ＿ＣＯＭ１、増幅回路ＡＭＰ＿ＣＯＭ２、及び増幅回路ＡＭＰ＿ＣＯＭ３が有する寄生入力容量を、それぞれＣｐｉｎ１、Ｃｐｉｎ２、及びＣｐｉｎ３と表す。
【００７０】
出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３は、共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれを伝達する信号の、互いに共通の出力増幅回路ＯＵＴＡＭＰを介して外部の信号処理回路１０に信号を伝達する１個の出力配線ＯＵＴへの伝達と遮断とを切り替える切り替え部として機能する。すなわち、出力選択スイッチＳＷ＿ＣＯＭ１を閉じている間は、共通配線ＣＯＭ１を伝達する信号が出力配線ＯＵＴを通って信号処理回路１０へ出力される。出力選択スイッチＳＷ＿ＣＯＭ２を閉じている間は、共通配線ＣＯＭ２を伝達する信号が出力配線ＯＵＴを通って信号処理回路１０へ出力される。出力選択スイッチＳＷ＿ＣＯＭ３を閉じている間は、共通配線ＣＯＭ３を伝達する信号が出力配線ＯＵＴを通って信号処理回路１０へ出力される。
【００７１】
制御回路１２は、例えばシフトレジスタであって、光電変換装置２内の各部に制御信号を送信して各部の動作を制御する。具体的に図６に示すタイミングチャートを参照して、光電変換装置２の動作を説明する。
【００７２】
制御回路１２は、外部信号として、予め定められた周波数で周期的にＨｉｇｈレベルとＬｏｗレベルとの状態を繰り返すクロックＣＬＫを受信する。制御回路１２は、クロックＣＬＫに同期したタイミングで各種制御信号を生成して、光電変換装置２内の各部に送信する。
【００７３】
具体的に説明すると、制御回路１２は、転送信号ＴＸ及びリセット信号ＲＳＴを、適宜のタイミングでそれぞれ画素回路ＰＣ内の転送ゲートＴｒ＿ＴＸ及びリセットトランジスタＴｒ＿ＲＳＴに送信して、画素回路ＰＣを上述のように動作させる。また、制御回路１２は、ビット回路ＢＣ内のリセットスイッチＳＷ＿ＲＳＴ及びサンプルホールドスイッチＳＷ＿ＳＨに適宜のタイミングで制御信号を送信して、ビット回路ＢＣを上述のように動作させる。
【００７４】
さらには、制御回路１２は、ｎ個のビット回路ＢＣ１〜ＢＣｎにビット選択信号ＢＩＴＳＥＬ１〜ＢＩＴＳＥＬｎをそれぞれ送信して、ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬの開閉を制御する。これにより、制御回路１２は、ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれが出力信号ＤｉｆｆＳＩＧＮＡＬを出力するタイミングを制御して、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれに、出力信号ＤｉｆｆＳＩＧＮＡＬを出力すべきｎ／３個のビット回路から、このｎ／３個のビット回路に対応するｎ／３個の画素回路に同一時刻に入射した入射光の光電変換に基づいて生成された出力信号ＤｉｆｆＳＩＧＮＡＬを、このｎ／３個の画素回路が並んだ順序で出力させる。
【００７５】
例えば図６は、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの６個のビット回路ＢＣ１〜ＢＣ６に送信するビット選択信号ＢＩＴＳＥＬ１〜ＢＩＴＳＥＬ６の送信タイミングを示している。
【００７６】
全ビット回路ＢＣ１〜ＢＣｎ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＦＦ（開）になっている状態において、光電変換装置２が動作を開始すると、制御回路１２は、ビット選択信号ＢＩＴＳＥＬ１〜ＢＩＴＳＥＬｎのそれぞれをクロックＣＬＫに同期したタイミングで順次送信して、各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮ（閉）に切り替える。このとき、各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮに切り替えるタイミングを、ビット選択信号ＢＩＴＳＥＬ１から順にクロックＣＬＫの１周期に相当する時間ずつずらす。
【００７７】
各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮにしてからクロックＣＬＫの３周期に相当する時間が経過すると、制御回路１２は、各ビット回路ＢＣ内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬを順次ＯＦＦに戻す。ビット選択スイッチＳＷ＿ＢＩＴＳＥＬをＯＮに切り替えてからＯＦＦに戻すまでの間、ビット回路ＢＣからの出力信号ＤｉｆｆＳＩＧＮＡＬは、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のうちの対応するいずれか１個の共通配線に出力される。
【００７８】
例えば図６の「ＣＯＭ１」、「ＣＯＭ２」及び「ＣＯＭ３」の行は、共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれを伝達する出力信号ＤｉｆｆＳＩＧＮＡＬの出力元のビット回路を示している。共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３は、以下の（１）〜（６）のように、出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（１）ビット回路ＢＣ１内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになっている間、共通配線ＣＯＭ１は、ビット回路ＢＣ１からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（２）ビット回路ＢＣ１内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ２のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ２は、ビット回路ＢＣ２からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（３）ビット回路ＢＣ２内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ３のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ３は、ビット回路ＢＣ３からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（４）ビット回路ＢＣ３内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ１のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＦＦになり、且つ、ビット回路ＢＣ４のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ１は、ビット回路ＢＣ４からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（５）ビット回路ＢＣ４内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ２のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＦＦになり、且つ、ビット回路ＢＣ５のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ２は、ビット回路ＢＣ５からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
（６）ビット回路ＢＣ５内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになってからクロックＣＬＫの１周期に相当する時間後、ビット回路ＢＣ３のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＦＦになり、且つ、ビット回路ＢＣ６のビット選択スイッチＳＷ＿ＢＩＴＳＥＬがＯＮになると、共通配線ＣＯＭ３は、ビット回路ＢＣ６からの出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。
【００７９】
すなわち、共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれは、ｎ個のビット回路ＢＣ１〜ＢＣｎのうちの２個おきに並んだｎ／３個のビット回路からの出力信号ＤｉｆｆＳＩＧＮＡＬを、同時に２個以上のビット回路からの出力信号ＤｉｆｆＳＩＧＮＡＬが伝達することがないように、順次排他的に伝達する。
【００８０】
共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれを伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ１，ＡＭＰ＿ＣＯＭ２，ＡＭＰ＿ＣＯＭ３のうちの対応する１個の増幅回路を介して、出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３のうちの対応する増幅回路に到達する。制御回路１２は、光電変換装置２の動作前はいずれもＯＦＦ（開）になっている３個の出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３に制御信号を送信して、これらのスイッチのＯＮ（閉）とＯＦＦ（開）とを切り替える。これにより、制御回路１２は、共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれから出力配線ＯＵＴに信号を伝達するタイミングを制御して、ｎ個の画素回路ＰＣ１〜ＰＣｎに光電変換装置１の時間分解精度の範囲内で同一時刻に入射した入射光の光電変換に基づく信号を、このｎ個の画素回路ＰＣ１〜ＰＣｎが並んだ順序で順次出力配線ＯＵＴに出力させる。
【００８１】
具体的に説明すると、制御回路１２は、図６の「ＳＷ＿ＣＯＭ１」、「ＳＷ＿ＣＯＭ２」及び「ＳＷ＿ＣＯＭ３」の行に示すタイミングで制御信号を送信して、以下の（ａ）〜（ｆ）のように、３個の出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３のＯＮとＯＦＦとをクロックＣＬＫの周期の３倍の周期で互い違いに切り替える。
（ａ）ビット回路ＢＣ１からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ１を伝達している期間内のタイミングで、制御回路１２は、出力選択スイッチＳＷ＿ＣＯＭ１をＯＮに切り替える。
（ｂ）ビット回路ＢＣ１からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ１を伝達している期間が終了するタイミングで、制御回路１２は、出力選択スイッチＳＷ＿ＣＯＭ１をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ２をＯＮに切り替える。
（ｃ）ビット回路ＢＣ２からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ２を伝達している期間が終了するタイミングで、制御回路１２は、出力選択スイッチＳＷ＿ＣＯＭ２をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ３をＯＮに切り替える。
（ｄ）ビット回路ＢＣ３からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ３を伝達している期間が終了するタイミングで、制御回路１２は、出力選択スイッチＳＷ＿ＣＯＭ３をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ１をＯＮに切り替える。
（ｅ）ビット回路ＢＣ４からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ１を伝達している期間が終了するタイミングで、制御回路１２は、出力選択スイッチＳＷ＿ＣＯＭ１をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ２をＯＮに切り替える。
（ｆ）ビット回路ＢＣ５からの出力信号ＤｉｆｆＳＩＧＮＡＬが共通配線ＣＯＭ２を伝達している期間が終了するタイミングで、制御回路１２は、出力選択スイッチＳＷ＿ＣＯＭ２をＯＦＦに切り替え、且つ、出力選択スイッチＳＷ＿ＣＯＭ３をＯＮに切り替える。
【００８２】
すなわち、制御回路１２は、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のうちのいずれか２個の共通配線を伝達する信号が同時に出力されることがないように、３個の出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３のうちの１個の出力選択スイッチがＯＮの間は残りの２個の出力選択スイッチをＯＦＦに維持して、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３を伝達する信号を順次排他的に選択する。
【００８３】
図６の「ＯＵＴ」の行は、出力配線ＯＵＴを伝達する信号の出力元のビット回路を示している。３個の出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３による選択の結果、ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれから出力され、３個の増幅回路ＡＭＰ＿ＣＯＭ１，ＡＭＰ＿ＣＯＭ２，ＡＭＰ＿ＣＯＭ３のいずれか１個と出力増幅回路ＯＵＴＡＭＰとにより増幅された信号は、ビット回路ＢＣ１からビット回路ＢＣｎまでの順序で、信号処理回路１０に出力される。すなわち、ｎ個の画素回路ＰＣ１〜ＰＣｎに同一時刻に入射した入射光の光電変換に基づく信号は、それぞれ対応するビット回路及び共通配線等を通って、このｎ個の画素回路ＰＣ１〜ＰＣｎの並んだ順序で信号処理回路１０に出力される。
【００８４】
信号処理回路１０は、出力された信号に適宜の画像生成処理を実行して、画像読取対象の１次元画像を得る。信号処理回路１０は、各画素回路において生成された光電変換信号に基づく信号を画素回路が１次元方向に並んだ順序で受信するため、ｎ個のビット回路ＢＣ１〜ＢＣｎからの出力信号ＤｉｆｆＳＩＧＮＡＬを１個の共通配線で順次伝達して信号処理回路１０に出力した場合と同様の方法で、画像読取対象の画像を得ることができる。
【００８５】
以上説明したように、実施の形態２に係る光電変換装置２は、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３に分けて伝達する。共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３に付随する寄生容量を、それぞれＣ＿ＣＯＭ１，Ｃ＿ＣＯＭ２，Ｃ＿ＣＯＭ３と表すと、各共通配線の配線容量Ｃｐｃｏｍ１，Ｃｐｃｏｍ２，Ｃｐｃｏｍ３と、各増幅回路の寄生入力容量Ｃｐｉｎ１，Ｃｐｉｎ２，Ｃｐｉｎ３と、各共通配線に接続されたｎ／３個のビット回路内のビット選択スイッチＳＷ＿ＢＩＴＳＥＬの寄生空乏層容量Ｃｐｓｗと、を用いて、各共通配線に付随する寄生容量Ｃ＿ＣＯＭ１，Ｃ＿ＣＯＭ２，Ｃ＿ＣＯＭ３は、下記（４）〜（６）式のように表される。
【００８６】
Ｃ＿ＣＯＭ１＝Ｃｐｃｏｍ１+Ｃｐｉｎ１+Ｃｐｓｗ×ｎ／３  ・・・（４）
Ｃ＿ＣＯＭ２＝Ｃｐｃｏｍ２+Ｃｐｉｎ２+Ｃｐｓｗ×ｎ／３  ・・・（５）
Ｃ＿ＣＯＭ３＝Ｃｐｃｏｍ３+Ｃｐｉｎ３+Ｃｐｓｗ×ｎ／３  ・・・（６）
【００８７】
すなわち、実施の形態２に係る光電変換装置２は、実施の形態１に係る光電変換装置１に比べて共通配線当たりに接続されるビット回路の個数が少ないため、さらに１個の共通配線当たりの寄生容量を抑えることができる。
【００８８】
また、３個の共通配線ＣＯＭ１，ＣＯＭ２，ＣＯＭ３のそれぞれは、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの２個おきに配置された画素回路に対応するビット回路ＢＣから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを伝達する。そのため、共通配線部分における動作周波数は、１個の共通配線がｎ個のビット回路ＢＣ１〜ＢＣｎから出力された全ての信号を伝達する構成に比べて１／３になる。その結果、実施の形態２に係る光電変換装置２は、実施の形態１に係る光電変換装置１に比べてさらに共通配線部分における動作周波数を抑えることができ、より高速に動作させることができる。
【００８９】
実施の形態３．
以下、本発明の実施の形態３に係る光電変換装置について説明する。上述した実施の形態１に係る光電変換装置１及び実施の形態２に係る光電変換装置２は、２個又は３個の共通配線に分けて伝達した信号の伝達と遮断とを切り替える出力選択スイッチを備え、２個又は３個の共通配線に分けて伝達した信号を１個の共通の出力配線ＯＵＴを介して外部に出力した。これに対して実施の形態３に係る光電変換装置は、このような出力選択スイッチを備えず、２個の共通配線に分けて伝達した信号を別々に外部に出力する。
【００９０】
実施の形態３に係る光電変換装置は、図７に示すように構成される。
【００９１】
光電変換装置３は、予め定められた方向に並んで配置されたｎ個の画素回路ＰＣ１〜ＰＣｎと、ｎ個の画素回路ＰＣ１〜ＰＣｎに対して１対１で対応するｎ個のビット回路ＢＣ１〜ＢＣｎと、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された信号を伝達する共通配線ＣＯＭ１及び共通配線ＣＯＭ２と、共通配線ＣＯＭ１及び共通配線ＣＯＭ２を伝達する信号をそれぞれ増幅する増幅回路ＡＭＰ＿ＣＯＭ１及び増幅回路ＡＭＰ＿ＣＯＭ２と、増幅回路ＡＭＰ＿ＣＯＭ１及び増幅回路ＡＭＰ＿ＣＯＭ２で増幅した信号をそれぞれ外部の信号処理回路１０に出力する出力増幅回路ＯＵＴＡＭＰ１及び出力増幅回路ＯＵＴＡＭＰ２と、光電変換装置３内の各部への制御信号を外部信号から生成する制御回路１３と、を備える。
【００９２】
実施の形態３に係る光電変換装置３は、実施の形態１に係る光電変換装置１と同様に、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの１個おきに配置された画素回路に対応するビット回路ＢＣに接続された２個の共通配線ＣＯＭ１，ＣＯＭ２を備える。そして、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを、２個の共通配線ＣＯＭ１と共通配線ＣＯＭ２とに分けて伝達する。
【００９３】
制御回路１３は、ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれが出力信号ＤｉｆｆＳＩＧＮＡＬを出力するタイミングを制御して、２個の共通配線ＣＯＭ１，ＣＯＭ２のそれぞれに、出力信号ＤｉｆｆＳＩＧＮＡＬを出力すべきｎ／２個のビット回路から、このｎ／２個のビット回路に対応するｎ／２個の画素回路に同一時刻に入射した入射光の光電変換に基づいて生成された出力信号ＤｉｆｆＳＩＧＮＡＬを、このｎ／２個の画素回路が並んだ順序で出力させる。
【００９４】
一方で、実施の形態３に係る光電変換装置３は、実施の形態１に係る光電変換装置１とは異なり、共通配線ＣＯＭ１及び共通配線ＣＯＭ２のそれぞれを伝達する信号の伝達と遮断とを切り替える切り替え部として機能する出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２を備えない。そのため、制御回路１３は、選択スイッチのＯＮとＯＦＦとを切り替える制御信号を送信する機能を備えない。
【００９５】
光電変換装置３では、２個の共通配線ＣＯＭ１，ＣＯＭ２のそれぞれを伝達した信号は、出力選択スイッチＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２による出力タイミングの制御を受けずに、別々に信号処理回路１０に出力される。具体的に説明すると、共通配線ＣＯＭ１を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ１及び出力増幅回路ＯＵＴＡＭＰ１で増幅され、出力配線ＯＵＴ１を通って信号処理回路１０に出力される。共通配線ＣＯＭ２を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬは、増幅回路ＡＭＰ＿ＣＯＭ２及び出力増幅回路ＯＵＴＡＭＰ２で増幅され、出力配線ＯＵＴ２を通って信号処理回路１０に出力される。
【００９６】
信号処理回路１０は、２個の出力配線ＯＵＴ１，ＯＵＴ２から別々に出力された信号を受信する。そして、信号処理回路１０は、２個の出力配線ＯＵＴ１，ＯＵＴ２から別々に受信した信号に対し、光電変換装置３において省かれた出力選択スイッチによる処理に相当する処理を含む適宜の画像処理を実行して、画像読取対象の１次元画像を得る。
【００９７】
以上説明したように、実施の形態３に係る光電変換装置３は、上述した実施の形態１に係る光電変換装置１及び実施の形態２に係る光電変換装置２が備えていた出力選択スイッチ及びこれを制御する制御回路の機能を備えず、複数の共通配線を伝達する信号を別々の出力配線で信号処理回路１０に出力する。その結果、光電変換装置３内の配線及び制御を簡略化した上で、光電変換装置３を高速に動作することが可能となる。
【００９８】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能である。上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。
【００９９】
例えば、上記実施の形態では、ｎ個のビット回路ＢＣ１〜ＢＣｎから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを、２個又は３個の共通配線に分けて伝達した。しかし、本発明に係る光電変換装置は、より多くの数の共通配線を用いることができる。共通配線の数を増やすことにより、配線及び制御は複雑になる一方で、１個の共通配線当たりに付随する寄生容量をさらに抑えることができる。
【０１００】
より具体的に説明すると、本発明に係る光電変換装置が備える複数の共通配線のそれぞれは、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの共通配線の個数から１を減じた個数おきに配置された２個以上の画素回路に対応する２個以上のビット回路から出力された出力信号ＤｉｆｆＳＩＧＮＡＬを伝達するように構成することができる。すなわち、光電変換装置がｋ個（ｋは２以上の整数）の共通配線を備える場合、ｋ個の共通配線のそれぞれは、伝達する出力信号ＤｉｆｆＳＩＧＮＡＬを出力するビット回路がｋ個の共通配線間で重複しないように、（ｋ−１）個おきに配置された２個以上の画素回路に対応する２個以上のビット回路から出力された出力信号ＤｉｆｆＳＩＧＮＡＬを伝達するように構成することができる。共通配線をｋ本へ増やすことで、寄生容量が大きい共通配線部分の動作周波数を１／ｋにすることができる。
【０１０１】
また、本発明に係る光電変換装置が備える複数の共通配線のそれぞれが伝達する出力信号ＤｉｆｆＳＩＧＮＡＬの出力元のビット回路は、ｎ個のビット回路ＢＣ１〜ＢＣｎ内で予め定められた個数おきに並んだものでなくてもよい。すなわち、ビット回路ＢＣ１からビット回路ＢＣｎまで順に、各ビット回路ＢＣが出力信号ＤｉｆｆＳＩＧＮＡＬを出力する共通配線を並べたときに、共通配線の順序が複数の共通配線の中で循環的にならなくてもよい。
【０１０２】
より具体的に説明すると、本発明に係る光電変換装置が備える複数の共通配線のそれぞれは、ｎ個の画素回路ＰＣ１〜ＰＣｎのうちの連続して並んだ画素回路を含まない２個以上の画素回路に対応する２個以上のビット回路のそれぞれから出力された出力信号ＤｉｆｆＳＩＧＮＡＬを伝達するように構成することができる。各共通配線を伝達する出力信号ＤｉｆｆＳＩＧＮＡＬの出力元のビット回路が、予め定められた個数おきに並んだ画素回路に対応するビット回路でなくとも、連続して並んだ画素回路に対応するビット回路にならないように構成することで共通配線部分における動作の高速化を抑えることができ、動作周波数を下げることが可能になる。
【０１０３】
また、上記実施の形態では、ｎ個のビット回路ＢＣ１〜ＢＣｎのそれぞれは、差動増幅回路ＤｉｆｆＡＭＰを備え、対応する画素回路ＰＣから受信した光電変換信号と基準信号との差分を増幅して得られた信号を出力信号ＤｉｆｆＳＩＧＮＡＬとして出力した。しかし、各ビット回路ＢＣは差動増幅回路ＤｉｆｆＡＭＰを備えなくてもよい。例えば、差動増幅回路ＤｉｆｆＡＭＰの処理に相当する処理をビット回路ＢＣよりも後段の回路が実行するようにしてもよい。この場合、各ビット回路ＢＣは、対応する画素回路ＰＣから受信した光電変換信号をそのままサンプルホールド容量ＣＳＨに保持して、出力信号ＤｉｆｆＳＩＧＮＡＬとして対応する共通配線に出力する。すなわち、各ビット回路ＢＣが共通配線に出力する信号は、対応する画素回路から受信した光電変換信号に増幅等の処理を施した信号であってもよいし、受信した光電変換信号自体であってもよい。
【符号の説明】
【０１０４】
１，２，３  光電変換装置、１０  信号処理回路、１１，１２，１３  制御回路、ＰＣ，ＰＣ１〜ＰＣｎ  画素回路、ＢＣ，ＢＣ１〜ＢＣｎ  ビット回路、ＣＯＭ１，ＣＯＭ２，ＣＯＭ３  共通配線、ＡＭＰ＿ＣＯＭ１，ＡＭＰ＿ＣＯＭ２，ＡＭＰ＿ＣＯＭ３  増幅回路、ＳＷ＿ＣＯＭ１，ＳＷ＿ＣＯＭ２，ＳＷ＿ＣＯＭ３  出力選択スイッチ、ＯＵＴＡＭＰ，ＯＵＴＡＭＰ１，ＯＵＴＡＭＰ２  出力増幅回路、ＯＵＴ，ＯＵＴ１，ＯＵＴ２  出力配線、Ｃｐｃｏｍ１，Ｃｐｃｏｍ２，Ｃｐｃｏｍ３  配線容量、Ｃｐｉｎ１，Ｃｐｉｎ２，Ｃｐｉｎ３  寄生入力容量、Ｃｐｓｗ  寄生空乏層容量、ＰＩＮＮＥＤ＿ＰＤ  フォトダイオード、ＦＤ  フローティングディフィージョン、Ｔｒ＿ＴＸ  転送ゲート、ＴＸ  転送信号、Ｔｒ＿ＳＦ  ソースフォロワトランジスタ、Ｔｒ＿ＲＳＴ  リセットトランジスタ、Ｖ＿ＲＳＴ  リセット電圧、ＲＳＴ  リセット信号、ＢＩＡＳ＿ＳＦ  定電流源、ＶＤＤ  電源、Ｖ＿ＰＤＳＦ  出力電圧、Ｃ１，Ｃ２  利得決定用容量、ＤｉｆｆＡＭＰ  差動増幅回路、ＳＷ＿ＲＳＴ  リセットスイッチ、Ｖ＿ＢＩＡＳ  オフセット用バイアス電圧、ＳＷ＿ＳＨ  サンプルホールドスイッチ、ＣＳＨ  サンプルホールド容量、ＢｕｆＡＭＰ  読み出しバッファ、ＳＷ＿ＢＩＴＳＥＬ  ビット選択スイッチ、ＢＩＴＳＥＬ，ＢＩＴＳＥＬ１〜ＢＩＴＳＥＬｎ  ビット選択信号、ＤｉｆｆＳＩＧＮＡＬ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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