(57)【要約】【課題】回路のスイッチング時に生じる消費電流の変動による電源変動を抑制する。【解決手段】第１の電源ドメインからの電源供給で動作する第１のドライバと、前記第１の電源ドメインとは異なる第２の電源ドメインからの電源供給で動作する第２のドライバと、前記第１のドライバの出力ノードに接続された第１の容量と、前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を備えることを特徴とする回路。【選択図】図１
2015162753.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源ドメインから電源供給される第１のドライバと、
前記第１の電源ドメインとは異なる第２の電源ドメインから電源供給される第２のドライバと、
前記第１のドライバの出力ノードに接続された第１の容量と、
前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を備えることを特徴とする回路。
【請求項２】
前記第１のドライバの出力信号と前記第２のドライバの出力信号とは同一極性である請求項１に記載の回路。
【請求項３】
前記第１のドライバの出力信号と前記第２のドライバの出力信号は極性の遷移タイミングが略一致している請求項１に記載の回路。
【請求項４】
前記第１のドライバへの入力信号はタイミング調整回路を介して前記第２のドライバにも入力されており、
前記タイミング調整回路は前記第２のドライバへの前記入力信号の入力を所定時間遅延させる請求項１に記載の回路。
【請求項５】
前記第２のドライバは厚膜トランジスタを用いて構成されており、
前記第２のドライバの駆動能力は前記第１のドライバの駆動能力に対して略０．２倍の比率である請求項１に記載の回路。
【請求項６】
前記第２のドライバは薄膜トランジスタを用いて構成されており、
前記第２のドライバの駆動能力は前記第１のドライバの駆動能力に対して略０．０５倍の比率である請求項１に記載の回路。
【請求項７】
それぞれの出力ノードに前記第１の容量が接続された前記第１のドライバを複数備えており、
複数の前記第１のドライバの出力では正論理と負論理間の信号遷移が同時に起こり、
前記第２のドライバの出力ノードと複数の前記第１のドライバの各出力ノードとが第２の容量を介してそれぞれ接続されている請求項１に記載の回路。
【請求項８】
第１の電源ドメインから電源供給される第１のドライバと、
前記第１の電源ドメインとは異なる第２の電源ドメインから電源供給される第２のドライバと、
前記第１のドライバの出力ノードに接続された第１の容量と、
前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を有する入出力回路を備えた送受信機。
【請求項９】
前記第１のドライバへの入力信号はタイミング調整回路を介して前記第２のドライバにも入力されており、
前記タイミング調整回路は前記第２のドライバへの前記入力信号の入力を所定時間遅延させ、
前記タイミング調整回路の遅延時間を制御する制御部を更に備える、請求項７に記載の送受信機。
【請求項１０】
前記第１のドライバの駆動能力と前記第２のドライバの駆動能力を調整する駆動能力調整手段を更に備え、
前記駆動能力調整手段は、前記第１のドライバの駆動能力と前記第２のドライバの駆動能力の比率が維持されるように、前記第１のドライバの駆動能力と前記第２のドライバの駆動能力を調整する請求項７に記載の送受信機。
【請求項１１】
信号の送受信を行う第１の入出力回路を有する第１の半導体集積回路と、信号の送受信を行う第２の入出力回路を有する第２の半導体集積回路と、を備え、
前記第１の入出力回路と前記第２の入出力回路の少なくとも一方は、第１の電源ドメインから電源供給される第１のドライバと、前記第１の電源ドメインとは異なる第２の電源ドメインから電源供給される第２のドライバと、前記第１のドライバの出力ノードに接続した第１の容量と、前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を有する通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、回路、送受信機および通信システムに関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit）の電気特性が悪化する要因の１つとしてＬＳＩ内部の回路動作におけるスイッチングノイズがある。このスイッチングノイズはドライバ（Ｉ／Ｏバッファアンプ等）の動作時に信号ノードに流れる充電電流／放電電流によって生じる。
【０００３】
ドライバは電源線からの電源電圧供給とグランド線からのグランド電圧供給を受けて動作する。ドライバの出力端子に接続された信号ノードには出力容量が接続されており、ドライバは出力容量の充電／放電を行う。
【０００４】
信号ノードを流れる充電電流は駆動回路を介して電源線と信号線の間に流れ、信号ノードを流れる放電電流はドライバを介して信号線とグランド線の間に流れる。信号ノードの充電電流／放電電流は信号ノードの容量が多いほど大きくなる。
【０００５】
電源又はグランドの電圧レベルは理想的には一定値であることが望ましいが、信号ノードの充電電流／放電電流が大きいと一定に保てなくなってしまい、電源又はグランドの電圧レベルに時間的な変動を生じさせる。
【０００６】
電源又はグランドの電圧レベルに時間的な変動が生じると、電源又はグランドに接続されたＬＳＩ内部回路の動作遅延時間にジッターと呼ばれる動的なぶれが生じてしまう。ジッターはＬＳＩの電気特性を悪化させる要素となる。ジッターによって悪化するＬＳＩの電気特性としては、例えば回路のセットアップ時間やホールド時間が劣化して回路特性を悪化させる症状等が挙げられる。
【０００７】
図１２はＬＳＩ内部回路の動作遅延時間に生じるジッターを説明する図である。図１２（ａ）はＬＳＩ内部回路の一例としてのＤＤＲ（Double-Data-Rate）インターフェースの概略構成を示し、図１２（ｂ）は図１２（ａ）に示すＤＱ００信号の過渡特性を動作周期で折り返して示したアイ波形である。
【０００８】
図１２（ａ）に示す各バッファアンプに接続された電源電圧に変動が生じると、Ｉ／Ｏ回路部分の通過時間に時間変動が生じ、ＤＱ００信号のアイ波形は図１２（ｂ）に示すようにジッターが悪化する。このようにジッターが悪化するとＬＳＩ内部回路の電気特性が仕様を満足しなくなる。
【０００９】
対策としては、ＬＳＩチップの電源とグランドの間になるべく多くのバイパスコンデンサを介挿する方法がある。その他、特許文献１〜３に記載の技術が知られている。これら特許文献１〜３に記載の技術は、電源の変動を検知し、この検知信号を電源変動の是正信号として用い、是正回路を経て電源の変動を低減するというものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１２４７９５号公報
【特許文献２】特開２００９−０６３３０２号公報
【特許文献３】特開２００９−０６４９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＬＳＩチップの実装面積には限りがあるため、電源とグランドの間に介挿できるバイパスコンデンサの現実的な容量値は多くても数ｎＦ程度である。このため、電源とグランドの間にバイパスコンデンサを介挿した場合でも、電源とグランドの間の電位レベルの差分の変動(以下、電源変動と略す。)が顕著に生じてしまい、回路特性を著しく悪化させてしまうため、ジッター対策としては十分ではなかった。
【００１２】
また、上述した特許文献１〜３のいずれの発明では、電源変動を是正するまでにある程度の時間がかかる。仮に電源変動の動作周波数が高い場合、この時間の間は電源の変動を抑えることが出来ないため、高い周波数を持つ電源変動については大きな改善効果は得られない。
【００１３】
本技術は、前記課題に鑑みてなされたもので、回路のスイッチング時に生じる消費電流の変動による電源変動を抑制することを目的とする。
【課題を解決するための手段】
【００１４】
本技術の態様の１つは、第１の電源ドメインからの電源供給で動作する第１のドライバと、前記第１の電源ドメインとは異なる第２の電源ドメインからの電源供給で動作する第２のドライバと、前記第１のドライバの出力ノードに接続された第１の容量と、前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を備えることを特徴とする回路である。
【００１５】
本技術の態様の１つは、第１の電源ドメインからの電源供給で動作する第１のドライバと、前記第１の電源ドメインとは異なる第２の電源ドメインからの電源供給で動作する第２のドライバと、前記第１のドライバの出力ノードに接続された第１の容量と、前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を有する入出力回路を備えた送受信機である。
【００１６】
本技術の態様の１つは、信号の送受信を行う第１の入出力回路を有する第１の半導体集積回路と、信号の送受信を行う第２の入出力回路を有する第２の半導体集積回路と、を備え、前記第１の入出力回路と前記第２の入出力回路の少なくとも一方は、第１の電源ドメインからの電源供給で動作する第１のドライバと、前記第１の電源ドメインとは異なる第２の電源ドメインからの電源供給で動作する第２のドライバと、前記第１のドライバの出力ノードに接続した第１の容量と、前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を有する通信システムである。
【００１７】
以上説明した回路、送受信機又は通信システムは、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記回路、送受信機又は通信システムを備えるシステム、上述した回路、送受信機又は通信システムの構成に対応した工程を有する方法、上述した回路、送受信機又は通信システムの構成に対応した機能をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【００１８】
本技術によれば、回路のスイッチング時に生じる消費電流の変動による電源変動を低減することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１９】
【図１】第１の実施形態に係るＩ／Ｏ回路の構成を示す回路図である。
【図２】第１の電源の電源変動を説明する図である。
【図３】ドライバの駆動能力の比率とジッターとの相関をシミュレートした図である。
【図４】ドライバの駆動能力の比率とジッターとの相関をシミュレートした図である。
【図５】第２の実施形態に係るＩ／Ｏ回路の構成を示す回路図である。
【図６】タイミング調整回路の回路構成の一例を示す図である。
【図７】Ｉ／Ｏ回路のタイミング調整を指令する操作画面の一例である。
【図８】タイミング調整回路が行うタイミング調整を説明する図である。
【図９】第３の実施形態に係るＬＳＩ内部のコントロール回路の構成を示す図である。
【図１０】第４の実施形態にかかるＩ／Ｏ回路の構成を示す図である。
【図１１】第５の実施形態に係るシステムの構成を示す図である。
【図１２】ＬＳＩ内部回路の動作遅延時間に生じるジッターを説明する図である。
【発明を実施するための形態】
【００２０】
以下、下記の順序に従って本技術を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）第３の実施形態：
（４）第４の実施形態：
（５）第５の実施形態：
【００２１】
（１）第１の実施形態：
図１は、本実施形態に係るＩ／Ｏ回路の構成を示す回路図である。同図に示すＩ／Ｏ回路１００は、第１のドライバ１１０、第１のドライバ１１０の出力ノードＮ１に接続された第１の容量としての負荷容量１２０、第１のドライバ１１０よりも駆動能力（例えば、サイズ等）が小さい第２のドライバ１３０、及び、第２のドライバ１３０の出力ノードＮ２と第１のドライバ１１０の出力ノードＮ１の間を接続する第２の容量としてのＡＣ結合容量１４０、を備えている。
【００２２】
［第１のドライバ］
第１のドライバ１１０は、第１の電源１１から電源電圧ＶＤＤＱ（例えば、１．５Ｖ）を供給されると共に第１のグランド１２からグランド電圧ＶＳＳＱ（例えば、０Ｖ）を供給されており、入力ノードＮ３から入力端子１１０ａへ入力される入力信号ＤＱ＿ｉｎの波形を整形しつつ電流量を増幅した信号ＤＱ＿ｏｕｔを出力端子１１０ｂから出力する。
【００２３】
［第１の電源ドメイン］
第１の電源１１と第１のグランド１２との間には、電源ノイズやそれに伴う不要電磁放射（ＥＭＩ）を抑制するため、安定化容量１３が設けてある。第１の電源１１と第１のドライバ１１０を繋ぐ電源線上に示すインダクタンス１４は、電源線の配線インダクタンスであり、第１のグランド１２と第１のドライバ１１０を繋ぐグランド線上に示すインダクタンス１５は、グランド線の配線インダクタンスである。以下では、第１の電源１１と第１のグランド１２から第１のドライバ１１０への電源供給に係る構成を第１の電源ドメイン１０と呼ぶことにする。図１においては、第１の電源１１、第１のグランド１２、安定化容量１３およびインダクタンス１４，１５が第１の電源ドメイン１０を構成する。
【００２４】
［第１のドライバの充電動作］
ここで、入力信号ＤＱ＿ｉｎがＬからＨに遷移すると、第１のドライバ１１０の出力もＬからＨへとスイッチングする。このとき、第１の電源１１から第１のドライバ１１０を介して負荷容量１２０へ流れる電流パスが生じる。これにより、負荷容量１２０が充電される。
【００２５】
この負荷容量１２０への充電電流は、安定化容量１３から主体的に流れるため、第１の電源ドメイン１０にＩＲドロップが生じ、Ｉ／Ｏ回路１００内で電源電圧ＶＤＤＱを伝送するラインの電圧ＶＤＤＱ＿ｃｈｉｐのレベルが変動する。これが、負荷容量１２０の充電時に発生する動作スイッチングノイズによる電源変動である。
【００２６】
［第１のドライバの放電動作］
一方、入力信号ＤＱ＿ｉｎがＨからＬに遷移すると、第１のドライバ１１０の出力もＨからＬへとスイッチングする。このとき、負荷容量１２０から第１のドライバ１１０を介して第１のグランド１２へ流れる電流パスが生じる。これにより、負荷容量１２０が放電される。
【００２７】
この負荷容量１２０からの放電電流は、主として安定化容量１３へ流れ込むため、Ｉ／Ｏ回路１００内でグランド電圧ＶＳＳＱを伝送するラインの電圧ＶＳＳＱ＿ｃｈｉｐのレベルが変動する。これが、負荷容量１２０からの放電時に発生する動作スイッチングノイズによる電源変動となる。
【００２８】
［第２のドライバ］
第２のドライバ１３０は、第２の電源２１から電源電圧ＶＨ（例えば、３Ｖ）を供給されると共に第２のグランド２２からグランド電位ＶＬ（例えば、０Ｖ）を供給されており、入力ノードＮ３から入力端子１３０ａへ入力される入力信号ＤＱ＿ｉｎの波形を整形しつつ電流量を増幅した信号ＤＱ＿ｓｕｂ＿ａｃを出力ノードＮ２へ出力する。
【００２９】
［第２の電源ドメイン］
第２の電源２１と第２のグランド２２の間には、電源ノイズやそれに伴うＥＭＩを抑制する安定化容量２３が設けてある。第２の電源２１と第２のドライバ１３０を繋ぐ配線上に示してあるインダクタンス２４は電源伝送ラインの配線インダクタンスであり、第２のグランド２２と第２のドライバ１３０を繋ぐ配線上に示してあるインダクタンス２５はグランド線の配線インダクタンスである。
【００３０】
以下では、第２の電源２１と第２のグランド２２から各ドライバへの電源供給に係る構成を第２の電源ドメイン２０と呼ぶことにする。図１においては、第２の電源２１、第２のグランド２２、安定化容量２３およびインダクタンス２４，２５が第２の電源ドメイン２０を構成する。
【００３１】
［第２のドライバの充電動作］
ここで、第２のドライバ１３０の出力ノードＮ２と第１のドライバ１１０の出力ノードＮ１との間はＡＣ結合容量１４０を介して接続されており、ＤＣ的には第２のドライバ１３０の出力ノードと第１のドライバ１１０の出力ノードは電気的に分離されている。ただし、第２のドライバ１３０からの出力信号の遷移時間が短いため、第２のドライバ１３０の出力信号の遷移時にはＡＣ結合容量１４０の容量自体のインピーダンスが小さくなり、ＡＣ結合容量１４０の部分がショート状態となる。
【００３２】
従って、第２のドライバ１３０の出力が遷移している最中には、ＤＣ的には電気的に分離されている第２のドライバ１３０の出力ノードと第１のドライバ１１０の出力ノードの間にＡＣ結合容量１４０を介しで電流が流れる。すなわち、ＡＣ結合容量１４０を介して、第２の電源２１から負荷容量１２０へ充電したり、負荷容量１２０から第２のグランド２２へ放電したりすることができる。なお、第１のドライバ１１０の出力信号と第２のドライバ１３０の出力信号とは同一極性であり、第１のドライバ１１０の出力信号と第２のドライバ１３０の出力信号は極性の遷移タイミングは略一致している。
【００３３】
具体的には、入力信号ＤＱ＿ｉｎがＬからＨに遷移すると、第２のドライバ１３０の出力もＬからＨへとスイッチングする。このとき、第２の電源２１から第２のドライバ１３０とＡＣ結合容量１４０とを介して負荷容量１２０へ流れる電流パスが生じる。これにより、負荷容量１２０の充電を第２のドライバ１３０でアシストすることができる。
【００３４】
また、入力信号ＤＱ＿ｉｎがＨからＬに遷移すると、第２のドライバ１３０の出力もＨからＬへとスイッチングする。このとき、負荷容量１２０からＡＣ結合容量１４０と第２のドライバ１３０とを介して第２のグランド２２へ流れる電流パスが生じる。これにより、負荷容量１２０からの放電を第２のドライバ１３０でアシストすることができる。
【００３５】
図２は、第１の電源１１の電源変動を説明する図である。図２（ａ）には第２のドライバ１３０とＡＣ結合容量１４０を設けていないＩ／Ｏ回路を用いた場合の第１の電源１１の電源変動を示してあり、図２（ｂ）にはＩ／Ｏ回路１００を用いた場合の第１の電源１１の電源変動を示してあり、図２（ｃ）には入力信号ＤＱ＿ｉｎの波形を示してある。
【００３６】
図２（ａ）に示すように、第２のドライバ１３０とＡＣ結合容量１４０を設けていないＩ／Ｏ回路を用いた場合、第１の電源１１のみが負荷容量１２０の充電元として機能するため、第１の電源１１から第１のドライバ１１０を介して負荷容量１２０へ瞬間的に大きな電流が流れる。このときのピーク電流をＩｍとする。
【００３７】
一方、図２（ｂ）に示すように、Ｉ／Ｏ回路１００を用いた場合、第１の電源１１と第２の電源２１の双方が負荷容量１２０の充電元として機能するため、第１の電源１１から第１のドライバ１１０を介して負荷容量１２０へ流れる電流が（ＩｍーΔＩ）まで減少する。ここで、ΔＩは、下記式（１）により示される。
【００３８】
【数１】
2015162753.tif 000003
【００３９】
前記式（１）において、ＶＨ（例えば、３Ｖ）は入力信号ＤＱ＿ｉｎとして継続的にＨが入力されているときの第２のドライバ１３０の出力電圧であり、ｄｔは入力信号ＤＱ＿ｉｎがＬからＨに遷移したときに出力電圧がＶＧ（例えば、０Ｖ）からＶＨに遷移するのに要する時間である。ＶＧは入力信号ＤＱ＿ｉｎとして継続的にＬが入力されているときの第２のドライバ１３０の出力電圧である。（ｄＶＨ／ｄｔ）は入力信号ＤＱ＿ｉｎがＬからＨに遷移したときに、第２のドライバ１３０の出力電圧がＶＧからＶＨへ変化する傾きである。この（ｄＶＨ／ｄｔ）は、第２のドライバ１３０の出力抵抗値を変えることで変化する。
【００４０】
従って、前記式（１）から、第１の電源１１から負荷容量１２０への充電電流のピーク値は、第２のドライバ１３０の出力抵抗値と、ＡＣ結合容量１４０の容量値（Ｃ＿ｄｑ＿ｓｕｂ）とにより決定されることが分かる。
【００４１】
また、第２のドライバ１３０による充放電のアシストを実効あらしめるには、第２のドライバ１３０から負荷容量１２０へ流れる電流ΔＩを大きくすることが望ましい。電流ΔＩを大きくするには、第２の電源２１の電圧（ＶＨ）を大きくすること、ＡＣ結合容量１４０の容量値を大きくすること、第２のドライバ１３０の出力抵抗値を大きくすること、が考えられる。ただし、ＡＣ結合容量１４０の容量値や第２のドライバ１３０の出力抵抗値を大きくするとＩ／Ｏ回路１００の実装面積の増加に繋がるため、第２の電源２１の電圧を第１の電源１１の電圧よりも大きくする方法が適している。
【００４２】
［効果：まとめ］
以上説明したように、本実施形態に係るＩ／Ｏ回路１００では、電源変動を抑制したい第１の電源ドメイン１０から負荷容量１２０へ充電電流を供給しつつ、これと同期して、電源変動が生じても構わない第２の電源ドメイン２０から負荷容量１２０へ充電電流を供給して、負荷容量１２０への充電をアシストする構成である。このため、電源変動を抑制したい第１の電源ドメイン１０から負荷容量１２０への充電電流が減少し、負荷容量１２０への充電で第１の電源ドメイン１０に発生する電源変動を抑制できる。
【００４３】
また、本実施形態に係るＩ／Ｏ回路１００では、電源変動を抑制したい第１の電源ドメイン１０へ負荷容量１２０から放電しつつ、これと同期して、電源変動が生じても構わない第２の電源ドメイン２０へ負荷容量１２０から放電させて、負荷容量１２０からの放電をアシストする構成である。このため、電源変動を抑制したい第１の電源ドメイン１０への負荷容量１２０からの放電電流が減少し、負荷容量１２０からの放電で第１の電源ドメイン１０に発生する電源変動を抑制できる。
【００４４】
［駆動能力の比率］
なお、第１のドライバ１１０や第２のドライバ１３０の駆動能力の比率は、特に限定されるものではなく、様々な組み合わせを採用することが可能である。ただし、下記の図３や図４の相関に基づいて、第１のドライバ１１０と第２のドライバ１３０の駆動能力の比率を最適化して、電源変動の抑制効果を最大化することができる。
【００４５】
図３および図４は第１のドライバ１１０と第２のドライバ１３０の駆動能力の比率とＩ／Ｏ回路１００のジッターとの相関をシミュレートした図である。図３は第２のドライバ１３０を厚膜トランジスタで構成した場合、図４は第２のドライバ１３０を薄膜トランジスタで構成した場合である。
【００４６】
第１のドライバ１１０の駆動能力Ｓ１（不図示）に対する第２のドライバ１３０の駆動能力のＳ２（不図示）の比率（Ｓ２／Ｓ１）は、第２のドライバ１３０が厚膜トランジスタで構成されている場合、図３に示すように０．２程度とすると最小化し、第２のドライバ１３０が薄膜トランジスタで構成されている場合、図４に示すように０．０５程度とすると最小化することが分かる。
【００４７】
（２）第２の実施形態： 
図５は、本実施形態に係るＩ／Ｏ回路の構成を示す回路図である。同図に示すＩ／Ｏ回路２００は、第２のドライバ２３０へ入力される入力信号ＤＱ＿ｉｎがタイミング調整回路２５０を経由して入力されるように構成されている点で、上述した第１の実施形態に係るＩ／Ｏ回路１００と相違する。
【００４８】
なお、Ｉ／Ｏ回路２００が備える第１のドライバ２１０、負荷容量２２０、第２のドライバ２３０およびＡＣ結合容量２４０は、上述したＩ／Ｏ回路１００が備える第１のドライバ１１０、負荷容量１２０、第２のドライバ１３０およびＡＣ結合容量１４０とそれぞれ同様の構成であるため以下では詳細な説明を省略する。
【００４９】
タイミング調整回路２５０は、第１のドライバ２１０の出力信号ＤＱ＿ｏｕｔと第２のドライバ２３０の出力信号ＤＱ＿ｓｕｂ＿ａｃとの信号遷移が同時となるように、第２のドライバ２３０への入力信号ＤＱ＿ｉｎの入力タイミングを調整する。図５において、タイミング調整回路２５０は入力信号ＤＱ＿ｉｎを入力されており、入力信号ＤＱ＿ｉｎを一定時間だけ遅延させた信号ＤＱ＿ｔを生成して第２のドライバ２３０に入力する。
【００５０】
なお、本実施形態では、第１のドライバ２１０の方が第２のドライバ２３０より遅延時間が大きい場合を例に取り説明しているため、第２のドライバ２３０への入力信号をタイミング調整回路２５０を用いて遅延させているが、第１のドライバ２１０の方が第２のドライバ２３０より遅延時間が短い場合は、第１のドライバ２１０への入力信号をタイミング調整回路２５０を用いて遅延させてもよい。また、第１のドライバ２１０と第２のドライバ２３０とで出力タイミングの調整が必要無い場合（出力タイミングが一致している場合等）はタイミング調整回路を設けなくてもよい。
【００５１】
図６は、タイミング調整回路の回路構成の一例を示す図である。同図に示すタイミング調整回路２５０は、シリーズに接続された複数のインバータＩｎｖ０１〜Ｉｎｖ１４と、複数の入力端子Ａ〜Ｈの何れかへの入力を出力端子Ｉから出力するセレクタ回路２５１と、を有する。複数の入力端子Ａ〜Ｈには、シリーズ接続された複数のインバータＩｎｖ０１〜Ｉｎｖ１４の異なる接続点の電圧が入力されている。
【００５２】
同図において、シリーズに接続された各インバータＩｎｖ０１〜Ｉｎｖ１４はそれぞれ遅延時間Δｔを有している。従って、インバータＩｎｖ０１〜Ｉｎｖ１４を伝送される信号は、インバータを１つ通過する毎にΔｔずつ遅延していく。
【００５３】
例えば、隣り合う２つのインバータを組としたときに各組の接続点（入力側に近い接続点から順にＮ１〜Ｎ８とする）に現れる信号の遅延時間は、接続点Ｎ１において０、接続点Ｎ２において２Δｔ、接続点Ｎ３において４Δｔ、接続点Ｎ４において６Δｔ、接続点Ｎ５において８Δｔ、接続点Ｎ６において１０Δｔ、接続点Ｎ７において１２Δ、接続点Ｎ８において１４Δｔ、となる。図６において、接続点Ｎ１〜Ｎ８は、それぞれ異なる入力端子Ａ〜Ｈに接続されている。
【００５４】
セレクタ回路２５１は、制御端子Ｊに入力される遅延セレクト信号Ｓｅｌに応じて、入力端子Ａ〜Ｈの何れかに入力される信号を出力端子Ｉから出力する。この出力端子Ｉからの出力信号がＤＱ＿ｔとなる。なお、遅延セレクト信号Ｓｅｌは、設計段階で予め所定の入力端子からの入力を選択して出力するように設定してもよいし、出荷前や出荷後に実際の第１のドライバ２１０の遅延時間Ｔ１に合わせてＴ１＝Ｔ２＋Ｔ３の関係を満たすように調整されてもよい。なお、Ｔ３は第２のドライバ２３０の遅延時間を示し、Ｔ２はタイミング調整回路２５０の遅延時間を示す。
【００５５】
［ソフトウェア的なタイミング調整］
図７は、Ｉ／Ｏ回路２００のタイミング調整を指令する操作画面の一例である。この操作画面は、Ｉ／Ｏ回路２００を備える電子デバイス（例えば、送信機、受信機、送受信機、等）や、このようなＩ／Ｏ回路２００を備える電子デバイスと通信可能に接続された電子デバイスのインターフェース画面に表示される。
【００５６】
同図に示す例では、遅延時間Ｔ２の値を選択して入力可能であり、ユーザーは、操作入力手段を用いてインターフェース画面へ操作入力を行うことにより、遅延時間Ｔ２を様々に変更することができる。なお、遅延時間Ｔ２を調整するインターフェース画面には、指定された遅延時間Ｔ２でタイミング調整を行った結果を併せて表示してもよい。このような表示としては、例えば、Ｉ／Ｏ回路２００の出力信号ＤＱ＿ｏｕｔをサンプリングしてその過渡特性を動作周期で折り返したアイ波形等が考えられる。
【００５７】
図８は、タイミング調整を説明する図である。同図に示す例では、第１のドライバ２１０の出力信号ＤＱ＿ｏｕｔは、第２のドライバ２３０の出力信号ＤＱ＿ｓｕｂ＿ａｃから遅延時間Ｔ２だけ遅れて出力されるものとする。
【００５８】
このとき、第１のドライバ２１０の遅延時間（タイミング調整回路２５０を設けない場合の入力信号ＤＱ＿ｉｎの入力から出力信号ＤＱ＿ｏｕｔの出力までのタイムラグ）をＴ１とし、第２のドライバ２３０の遅延時間（タイミング調整回路２５０を設けない場合の入力信号ＤＱ＿ｉｎの入力から出力信号ＤＱ＿ｓｕｂ＿ａｃの出力までのタイムラグ）がＴ３とすると、タイミング調整回路２５０の遅延時間Ｔ２は「Ｔ１＝Ｔ２＋Ｔ３」の関係を満たすように決定される。
【００５９】
これにより、第１のドライバ２１０の出力信号ＤＱ＿ｏｕｔと第２のドライバ２３０の出力信号ＤＱ＿ｓｕｂ＿ａｃとの信号遷移が同時に生じるようになり、第１の電源１１の電源電圧ＶＤＤＱや第１のグランド１２のグランド電圧ＶＳＳＱにおけるスイッチングノイズ低減効果が向上し、第１の電源ドメインにおける電源変動をより効率的に抑制することができる。
【００６０】
（３）第３の実施形態： 
図９は、本実施形態に係るＬＳＩ内部のコントロール回路の構成を示す図である。
【００６１】
同図に示すコントロール回路３００は、第１の電源ドメインからの電源供給によって駆動される第１の回路ブロック３０１と、第２の電源ドメインからの電源供給によって駆動される第２の回路ブロック３０２と、を有する。同図に示す例では、第１の電源ドメインからはＶＤＤＬ（１．１Ｖ）およびＶＳＳＬ（０Ｖ）が供給され、第２の電源ドメインからはＶＨ（３Ｖ）およびＶＬ（０Ｖ）が供給される。
【００６２】
第１の回路ブロック３０１は、ドライバ３１０、ドライバ３１０の負荷容量３１５、ＣＫ端子がドライバ３１０の出力ノードＮ３１にそれぞれ接続されたフリップフロップ３２０〜３２２、入力端子がフリップフロップ３２０のＱ端子に接続されたドライバ３２５、入力端子がフリップフロップ３２１のＱ端子に接続されたドライバ３２６、入力端子がフリップフロップ３２２のＱ端子に接続されたドライバ３２７を有する。
【００６３】
ドライバ３１０は、入力端子にクロック信号ＣＬＫ１を入力され、出力ノードＮ３１へクロック信号ＣＬＫ２を出力する。クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１の波形を整形しつつ電流量を増幅した信号であり、クロック信号ＣＬＫ１を遅延時間Ｔ１だけ遅延した信号である。
【００６４】
フリップフロップ３２０〜３２２は、Ｄ型フリップフロップであり、Ｄ端子にはそれぞれデータ信号ＤＩが入力され、各ＣＫ端子には出力ノードＮ３１のクロック信号ＣＬＫ２が入力される。
【００６５】
フリップフロップ３２０〜３２２は、Ｄ端子への入力をＱ端子から遅延出力するものであり、クロックパルスが入る前にＤ端子に到達していた状態をクロックパルスの立ち下がりと同時にＱ端子から出力する。以下では、フリップフロップ３２０がＱ端子から出力する信号を遅延データ信号ＤＤＩ０とし、フリップフロップ３２１がＱ端子から出力する信号を遅延データ信号ＤＤＩ１とし、フリップフロップ３２２がＱ端子から出力する信号を遅延データ信号ＤＤＩ２とする。
【００６６】
ドライバ３２５は、入力端子にフリップフロップ３２０から遅延データ信号ＤＤＩ０を入力されており、この遅延データ信号ＤＤＩ０の波形を整形しつつ電流量を増幅した再生遅延データ信号ＲＤＩ０を出力ノードＮ３２へ出力する。
【００６７】
ドライバ３２６は、入力端子にフリップフロップ３２１から遅延データ信号ＤＤＩ１を入力されており、この遅延データ信号ＤＤＩ１の波形を整形しつつ電流量を増幅した再生遅延データ信号ＲＤＩ１を出力ノードＮ３３へ出力する。
【００６８】
ドライバ３２７は、入力端子にフリップフロップ３２２から遅延データ信号ＤＤＩ２を入力されており、この遅延データ信号ＤＤＩ２の波形を整形しつつ電流量を増幅した再生遅延データ信号ＲＤＩ２を出力ノードＮ３４へ出力する。
【００６９】
出力ノードＮ３２には配線Ｌ０が接続され、出力ノードＮ３３には配線Ｌ１が接続され、出力ノードＮ３４には配線Ｌ２が接続されている。各配線Ｌ０〜Ｌ２はいずれも配線負荷ＲＣを有するものとする。
【００７０】
［第２の回路ブロックの概略構成］
第２の回路ブロック３０２は、ドライバ３５０、ドライバ３５０の出力ノードＮ３５とドライバ３１０の出力ノードＮ３１との間に配設されるＡＣ結合容量３５５、ＣＫ端子が出力ノードＮ３１に接続されたフリップフロップ３６０、フリップフロップ３６０のＱ端子に入力端子を接続されるドライバ３７０、および、ドライバ３７０の出力ノードＮ３６とドライバ３２５〜３２７それぞれの出力ノードＮ３２〜Ｎ３４とを接続するＡＣ結合容量３７５〜３７７、を有する。ドライバ３５０とドライバ３７０は、第２の電源ドメインからの電源供給により駆動される。
【００７１】
［ドライバ３５０］
ドライバ３５０は、クロック信号ＣＬＫ１を入力とし、クロック信号ＣＬＫ３を出力ノードＮ３５へ出力する。クロック信号ＣＬＫ３は、クロック信号ＣＬＫ１の波形を整形しつつ電流量を増幅した信号であり、クロック信号ＣＬＫ１よりも遅延時間Ｔ３だけ遅延した信号である。クロック信号ＣＬＫ３は、ＡＣ結合容量３５５を介して出力ノードＮ３１に供給される。
【００７２】
すなわち、出力ノードＮ３１には、ドライバ３１０が出力するクロック信号ＣＬＫ２とドライバ３５０が出力するクロック信号ＣＬＫ３とが供給される。このため、負荷容量３１５は、充電時は、ドライバ３１０を介して第１の電源ドメインから供給される充電電流とドライバ３５０を介して第２の電源ドメインから供給される充電電流とによって充電され、放電時は、ドライバ３１０を介した第１の電源ドメインへの放電電流とドライバ３５０を介した第２の電源ドメインへの放電電流によって放電される。
【００７３】
このように、ドライバ３５０を用いて負荷容量３１５への充放電をアシストすることにより、ドライバ３１０が駆動する負荷容量が多い場合にも、第１の電源ドメインから負荷容量３１５へ流れる充電電流や、負荷容量３１５から第１の電源ドメインへ流れこむ放電電流を、低減できる。その結果、負荷容量３１５の充放電によって発生する第１の電源ドメインの電源変動を抑制することができる。
【００７４】
［ドライバ３１０，３５０の遅延時間の関係］
ドライバ３１０の遅延時間Ｔ１とドライバ３５０の遅延時間Ｔ３は、クロック信号ＣＬＫ１に対してそれぞれ出力するクロック信号ＣＬＫ２とクロック信号ＣＬＫ３のタイミングが一致するように調整されている。
【００７５】
なお、遅延時間Ｔ１と遅延時間Ｔ３にズレがある場合は、上述した第２の実施形態のタイミング調整回路と同様の遅延時間Ｔ２を有する回路をドライバ３５０の前段又はドライバ３１０の前段に設ける事により「Ｔ１＝Ｔ２＋Ｔ３」の関係を満たすように調整することができる。
【００７６】
［フリップフロップの説明］
フリップフロップ３６０は、Ｄ型フリップフロップであり、各Ｄ端子にそれぞれデータ信号ＤＩが入力され、ＣＫ端子にドライバ３１０からクロック信号ＣＬＫ２が入力される。
【００７７】
フリップフロップ３６０は、Ｄ端子への入力をＱ端子から遅延出力するものであり、クロックパルスが入る前にＤ端子に到達していた状態を、クロックパルスの立ち下がりと同時にＱ端子から出力する。以下では、フリップフロップ３６０がＱ端子から出力する信号を遅延データ信号ＤＤＩ４とする。
【００７８】
ドライバ３７０は、入力端子にフリップフロップ３６０から遅延データ信号ＤＤＩ４を入力されており、この遅延データ信号ＤＤＩ４の波形を整形しつつ電流量を増幅した再生遅延データ信号ＲＤＩ４を出力ノードＮ３６へ出力する。
【００７９】
ドライバ３７０が出力する再生遅延データ信号ＲＤＩ４は、ＡＣ結合容量３７５〜３７７を介して、ドライバ３２５〜３２７の出力ノードＮ３２〜Ｎ３４へそれぞれ供給される。
【００８０】
これにより、出力ノードＮ３２に接続された配線Ｌ０の配線容量は、充電時には、ドライバ３２５を介して第１の電源ドメインから供給される充電電流とドライバ３７０を介して第２の電源ドメインから供給される充電電流とによって充電され、放電時には、ドライバ３２５を介した第１の電源ドメインへの放電電流とドライバ３７０を介した第２の電源ドメインへの放電電流によって放電される。
【００８１】
同様に、出力ノードＮ３３に接続された配線Ｌ１の配線容量は、充電時には、ドライバ３２６を介して第１の電源ドメインから供給される充電電流とドライバ３７０を介して第２の電源ドメインから供給される充電電流とによって充電され、放電時には、ドライバ３２６を介した第１の電源ドメインへの放電電流とドライバ３７０を介した第２の電源ドメインへの放電電流によって放電される。
【００８２】
同様に、出力ノードＮ３４に接続された配線Ｌ２の配線容量は、充電時には、ドライバ３２７を介して第１の電源ドメインから供給される充電電流とドライバ３７０を介して第２の電源ドメインから供給される充電電流とによって充電され、放電時には、ドライバ３２７を介した第１の電源ドメインへの放電電流とドライバ３７０を介した第２の電源ドメインへの放電電流によって放電される。
【００８３】
このように、信号遷移が同時に同一極性で起こる複数の信号線（本実施形態では、配線Ｌ０〜Ｌ２）が予め予測できる場合、その信号線にＡＣ結合容量（本実施形態では、ＡＣ結合容量３７５〜３７７）を介して、第１の電源ドメインとは異なる第２の電源ドメインから電源供給されている別のドライバ（本実施形態では、ドライバ３７０）を接続して充放電をアシストすることにより、第１の電源ドメインにおける同時スイッチングノイズによる電源変動をまとめて抑制することができる。
【００８４】
（４）第４の実施形態： 
図１０は、本実施形態にかかるＩ／Ｏ回路の構成を示す図である。同図に示すＩ／Ｏ回路４００の構成は、ドライバ駆動能力調整用トリミング信号によってドライバの駆動能力を調整可能である点を除くと、第２の実施形態に係るＩ／Ｏ回路２００と同様の構成である。
【００８５】
なお、Ｉ／Ｏ回路４００が備える第１のドライバ４１０、負荷容量４２０、第２のドライバ４３０、ＡＣ結合容量４４０、およびタイミング調整回路４５０は、上述したＩ／Ｏ回路２００が備える第１のドライバ２１０、負荷容量２２０、第２のドライバ２３０、ＡＣ結合容量２４０、およびタイミング調整回路２５０とそれぞれ同様の構成であるため以下では詳細な説明を省略する。
【００８６】
本実施形態において、Ｉ／Ｏ回路４００において、第１のドライバ４１０と第２のドライバ４３０の駆動能力は、Ｉ／Ｏ回路４００の外部から入力される制御信号によってキャリブレーション可能に構成されている。この場合、第１のドライバ４１０の駆動能力を調整する場合、第２のドライバ４３０の駆動能力も同時に調整し、第２のドライバ４３０の駆動能力を調整する場合、第１のドライバ４１０の駆動能力も同時に調整する。このとき、第１のドライバ４１０と第２のドライバ４３０の駆動能力の比率が維持されるように調整する。これにより、調整の前後で回路特性の変動を抑制する事ができる。
【００８７】
（５）第５の実施形態：
図１１は、本実施形態に係る通信システムの構成を示す図である。
【００８８】
同図に示す通信システム５００は、コントロール回路５１１と送受信回路５１２とを有するＬＳＩチップ５１０と、コントロール回路５２１と送受信回路５２２とを有するＬＳＩチップ５２０と、を備える。なお、ＬＳＩチップ５１０とＬＳＩチップ５２０は、同じボード上に搭載されていてもよいし、他のボード上にそれぞれ搭載されていても良い。ＬＳＩチップ５１０とＬＳＩチップ５２０は、例えば、メモリとＣＰＵ（Central Processing Unit）、ＣＰＵとＧＰＵ（Graphics Processing Unit）、等のように高速インターフェースで接続されたＬＳＩチップが考えられる。
【００８９】
送受信回路５１２，５２２は、上述した第１の実施形態、第２の実施形態、又は第４の実施形態に記載のＩ／Ｏ回路の構成を採用することができる。むろん、送受信回路５１２，５２２のいずれか一方に上述したＩ／Ｏ回路の構成を採用してもよい。また、コントロール回路５１１，５２１は、上述した第３の実施形態に記載のコントロール回路の構成することができる。むろん、コントロール回路５１１，５２１のいずれか一方に上述したコントロール回路の構成を採用してもよい。
【００９０】
なお、本技術は上述した各実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００９１】
そして、本技術は、以下の（Ａ）〜（Ｋ）のような構成を取ることができる。
【００９２】
（Ａ）
第１の電源ドメインからの電源供給で動作する第１のドライバと、
前記第１の電源ドメインとは異なる第２の電源ドメインからの電源供給で動作する第２のドライバと、
前記第１のドライバの出力ノードに接続された第１の容量と、
前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を備えることを特徴とする回路。
【００９３】
（Ｂ）
前記第１のドライバの出力信号と前記第２のドライバの出力信号とは同一極性である前記（Ａ）に記載の回路。
【００９４】
（Ｃ）
前記第１のドライバの出力信号と前記第２のドライバの出力信号は極性の遷移タイミングが略一致している前記（Ａ）又は（Ｂ）に記載の回路。
【００９５】
（Ｄ）
前記第１のドライバへの入力信号はタイミング調整回路を介して前記第２のドライバにも入力されており、
前記タイミング調整回路は前記第２のドライバへの前記入力信号の入力を所定時間遅延させる前記（Ａ）又は（Ｂ）に記載の回路。
【００９６】
（Ｅ）
前記第２のドライバは厚膜トランジスタを用いて構成されており、
前記第２のドライバの駆動能力は前記第１のドライバの駆動能力に対して略０．２倍の比率である前記（Ａ）〜（Ｄ）の何れか１つに記載の回路。
【００９７】
（Ｆ）
前記第２のドライバは薄膜トランジスタを用いて構成されており、
前記第２のドライバの駆動能力は前記第１のドライバの駆動能力に対して略０．０５倍の比率である前記（Ａ）〜（Ｅ）の何れか１つに記載の回路。
【００９８】
（Ｇ）
それぞれの出力ノードに前記第１の容量が接続された前記第１のドライバを複数備えており、
複数の前記第１のドライバの出力では正論理と負論理間の信号遷移が同時に起こり、
前記第２のドライバの出力ノードと複数の前記第１のドライバの各出力ノードとが第２の容量を介してそれぞれ接続されている前記（Ａ）〜（Ｆ）の何れか１つに記載の回路。
【００９９】
（Ｈ）
第１の電源ドメインからの電源供給で動作する第１のドライバと、
前記第１の電源ドメインとは異なる第２の電源ドメインからの電源供給で動作する第２のドライバと、
前記第１のドライバの出力ノードに接続された第１の容量と、
前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を有する入出力回路を備えた送受信機。
【０１００】
（Ｉ）
前記第１のドライバへの入力信号はタイミング調整回路を介して前記第２のドライバにも入力されており、
前記タイミング調整回路は前記第２のドライバへの前記入力信号の入力を所定時間遅延させ、
前記タイミング調整回路の遅延時間を制御する制御部を更に備える、前記（Ｈ）に記載の送受信機。
【０１０１】
（Ｊ）
前記第１のドライバの駆動能力と前記第２のドライバの駆動能力を調整する駆動能力調整手段を更に備え、
前記駆動能力調整手段は、前記第１のドライバの駆動能力と前記第２のドライバの駆動能力の比率が維持されるように、前記第１のドライバの駆動能力と前記第２のドライバの駆動能力を調整する前記（Ｈ）又は（Ｉ）に記載の送受信機。
【０１０２】
（Ｋ）
信号の送受信を行う第１の入出力回路を有する第１の半導体集積回路と、信号の送受信を行う第２の入出力回路を有する第２の半導体集積回路と、を備え、
前記第１の入出力回路と前記第２の入出力回路の少なくとも一方は、第１の電源ドメインからの電源供給で動作する第１のドライバと、前記第１の電源ドメインとは異なる第２の電源ドメインからの電源供給で動作する第２のドライバと、前記第１のドライバの出力ノードに接続した第１の容量と、前記第２のドライバの出力ノードと前記第１のドライバの出力ノードとの間に配設された第２の容量と、を有する通信システム。
【符号の説明】
【０１０３】
１０…第１の電源ドメイン、１１…第１の電源、１２…第１のグランド、１４…インダクタンス、１５…インダクタンス、２０…第２の電源ドメイン、２１…第２の電源、２２…第２のグランド、２４…インダクタンス、２５…インダクタンス、１００…Ｉ／Ｏ回路、１１０…第１のドライバ、１１０ａ…入力端子、１１０ｂ…出力端子、１３０…第２のドライバ、１３０ａ…入力端子、２００…Ｉ／Ｏ回路、２１０…第１のドライバ、２３０…第２のドライバ、２５０…タイミング調整回路、２５１…セレクタ回路、３００…コントロール回路、３０１…第１の回路ブロック、３０２…第２の回路ブロック、３１０…ドライバ、３２０〜３２３…フリップフロップ、３２５〜３２７…ドライバ、３５０…ドライバ、３６０…フリップフロップ、３７０…ドライバ、４００…Ｉ／Ｏ回路、４１０…第１のドライバ、４３０…第２のドライバ、４５０…タイミング調整回路、５００…通信システム、５１０…ＬＳＩチップ、５１１…コントロール回路、５１２…送受信回路、５２０…ＬＳＩチップ、５２１…コントロール回路、５２２…送受信回路
【図１】
2015162753.tif 000004
【図２】
2015162753.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2015162753.tif 000011
【図９】
2015162753.tif 000012
【図１０】
2015162753.tif 000013
【図１１】
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【図１２】
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