(57)【要約】【課題】高精細な表示装置を提供する。【解決手段】基板上にマトリクス状に配置された複数の画素ＰＸを具備する表示装置。画素は、発光色の異なる複数のサブ画素ＳＰＸを含む。サブ画素は、第１端子が第１電源線に接続され、制御端子が第１走査線に接続された出力スイッチＢＣＴと、第１端子が出力スイッチの第２端子に接続され、第２端子が発光素子ＯＬＥＤの一方の電極に接続された駆動トランジスタＤＲＴと、駆動トランジスタの制御端子と第２端子との間に接続された保持容量Ｃａｄと、第１端子が駆動トランジスタの制御端子に接続され、第２端子が映像信号線に接続され、制御端子が第２走査線に接続された画素スイッチＳＳＴと、第１端子がリセット電源線に接続し、第２端子が駆動トランジスタの第１端子または第２端子に接続し、制御端子が第３走査線に接続されたリセットスイッチＲＳＴと、を備え、出力スイッチは、少なくとも一つの画素に含まれる複数のサブ画素で共用される表示装置。【選択図】図１１
2015125366.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、前記発光素子に駆動電流を供給する画素回路とを含むサブ画素と、発光色の異なる複数のサブ画素を含み基板上にマトリクス状に配置された複数の画素と、前記画素の配列する行に沿って配置された複数の走査線と、前記画素の配列する列に沿って配置された複数の映像信号線と、前記画素の配列する行または列に沿って配置された複数のリセット電源線と、第１電源線と、前記複数の走査線に順次制御信号を供給して前記画素を行単位で順次走査する走査線駆動回路と、前記映像信号線に前記順次走査に合せて映像信号を供給する信号線駆動回路と、を具備する表示装置であって、
前記サブ画素は、
第１端子が前記第１電源線に接続され、制御端子が第１走査線に接続された出力スイッチと、
第１端子が前記出力スイッチの第２端子に接続され、第２端子が前記発光素子の一方の電極に接続された駆動トランジスタと、
前記駆動トランジスタの制御端子と第２端子との間に接続された保持容量と、
第１端子が前記駆動トランジスタの制御端子に接続され、第２端子が前記映像信号線に接続され、制御端子が第２走査線に接続された画素スイッチと、
第１端子が前記リセット電源線に接続し、第２端子が前記駆動トランジスタの第１端子または第２端子に接続し、制御端子が第３走査線に接続されたリセットスイッチと、を備え、
前記出力スイッチは、少なくとも一つの前記画素に含まれる複数のサブ画素で共用される表示装置。
【請求項２】
前記リセットスイッチは、少なくとも一つの前記画素に含まれる複数のサブ画素で共用される、請求項１に記載の表示装置。
【請求項３】
前記リセットスイッチは、前記画素に含まれる一つのサブ画素に設けられる、請求項１に記載の表示装置。
【請求項４】
前記リセットスイッチは、発光色が青色の画素に設けられる、請求項２又は３に記載の表示装置。
【請求項５】
前記リセット電源線に代わる電源線を有し、
前記電源線は、前記画素を構成する定電位の導電層に接続される、請求項１乃至４のいずれか１項に記載の表示装置。
【請求項６】
前記走査線駆動回路と信号線駆動回路との駆動動作を制御するコントローラを更に有し、
前記コントローラは、
前記映像信号線から前記駆動トランジスタの制御端子に初期化電位を印加し、前記リセット電源線から前記駆動トランジスタの第１端子または第２端子にリセット電位を印加して駆動トランジスタを初期化するリセット動作と、
前記駆動トランジスタの制御端子に前記映像信号線から初期化電位を印加した状態で、前記第１電源線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値電圧をキャンセルするキャンセル動作と、
前記映像信号線から前記駆動トランジスタの制御端子に前記画素スイッチを通して、前記映像電圧信号を印加して、前記保持容量に前記映像信号に応じた電位を保持する書込み動作と、
前記第１電源線から前記駆動トランジスタを通して前記映像信号に応じた駆動電流を前記表示素子に供給する発光動作と、を制御する請求項１に記載の表示装置。
【請求項７】
前記コントローラは、前記書込み動作において、前記映像電圧信号を印加するとともに、前記第１電源線から前記駆動トランジスタに電流を流すことで、前記駆動トランジスタの移動度を補正する補正動作を制御する、請求項６に記載の表示装置。
【請求項８】
前記コントローラは、前記リセットスイッチ、出力スイッチを複数行の画素で共有する際、ソース初期化動作、ゲート初期化動作、オフセットキャンセル動作を複数行について同時に制御し、書込み動作を複数行について行ごとに順次制御する、請求項請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。
【０００３】
このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。有機ＥＬ表示装置は、バックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を有している。
【０００４】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられた複数の画素を備えている。各画素は、自己発光素子である有機ＥＬ素子、及び有機ＥＬ素子に駆動電流を供給する画素回路により構成され、有機ＥＬ素子の発光輝度を制御することにより表示動作を行う。
【０００５】
画素回路の駆動方式としては、電圧信号により行なう方式が知られている。また、電圧電源をスイッチングし、ロー、ハイを切り換えるとともに、映像信号配線から映像信号及び初期化信号の両方を出力することにより、画素の構成素子数と配線数とを削減し、画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、近年、画素の高精細化が一層求められている。画素のサイズが縮小すると、各画素の複数の素子を所定の領域内に配置することが困難になってきている。  
この発明は以上の点に鑑みなされたもので、その目的は、高精細な表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
一実施形態に係る表示装置は、発光素子と、前記発光素子に駆動電流を供給する画素回路とを含むサブ画素と、発光色の異なる複数のサブ画素を含み基板上にマトリクス状に配置された複数の画素と、前記画素の配列する行に沿って配置された複数の走査線と、前記画素の配列する列に沿って配置された複数の映像信号線と、前記画素の配列する行または列に沿って配置された複数のリセット電源線と、第１電源線と、前記複数の走査線に順次制御信号を供給して前記画素を行単位で順次走査する走査線駆動回路と、前記映像信号線に前記順次走査に合せて映像信号を供給する信号線駆動回路と、を具備する表示装置であって、前記サブ画素は、第１端子が前記第１電源線に接続され、制御端子が第１走査線に接続された出力スイッチと、第１端子が前記出力スイッチの第２端子に接続され、第２端子が前記発光素子の一方の電極に接続された駆動トランジスタと、前記駆動トランジスタの制御端子と第２端子との間に接続された保持容量と、第１端子が前記駆動トランジスタの制御端子に接続され、第２端子が前記映像信号線に接続され、制御端子が第２走査線に接続された画素スイッチと、第１端子が前記リセット電源線に接続し、第２端子が前記駆動トランジスタの第１端子または第２端子に接続し、制御端子が第３走査線に接続されたリセットスイッチと、を備え、前記出力スイッチは、少なくとも一つの前記画素に含まれる複数のサブ画素で共用される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る表示装置を概略的に示す平面図である。
【図２】第１の実施形態に係る表示装置の画素の等価回路を示す図である。
【図３】第１の実施形態に係る表示装置の画素を構成するサブ画素の等価回路を示す図である。
【図４】第１の実施形態に係る表示装置に採用可能な構造の一例を概略的に示す部分断面図である。
【図５】第１の実施形態に係る表示装置を示す部分断面図であり、駆動トランジスタ、出力スイッチ、高電位電源線及び補助容量を示す図である。
【図６】第１の実施形態に係る表示装置の動作表示時の走査線駆動回路の制御信号を示すタイミングチャートである。
【図７】第１の実施形態の変形例に係る動作表示時の走査線駆動回路の制御信号を示すタイミングチャートである。
【図８】第１の実施形態に係る表示装置の黒挿入時の走査線駆動回路の制御信号を示すタイミングチャートである。
【図９】第２の実施形態に係る表示装置を概略的に示す平面図である。
【図１０】第２の実施形態に係る表示装置の画素の等価回路を示す図である。
【図１１】第２の実施形態の変形例に係る表示装置の等価回路を示す図である。
【図１２】第２の実施形態の変形例に係る表示装置の等価回路を示す図である。
【図１３】第３の実施形態に係る表示装置を概略的に示す平面図である。
【図１４】第３の実施形態に係る表示装置の画素の等価回路を示す図である。
【図１５】第３の実施形態に係る実施例の表示装置を示す平面図であり、全体的な概略構造を示す図である。
【図１６】第３の実施形態に係る実施例の表示装置を示す平面図であり、全体的な概略構造を示す図である。
【図１７】第３の実施形態の変形例に係る表示装置の等価回路を示す図である。
【図１８】第３の実施形態の変形例に係る表示装置の等価回路を示す図である。
【図１９】本実施形態に係る表示装置のレイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
【図２０】本実施形態に係る表示装置のレイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
【図２１】本実施形態に係る表示装置のレイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
【図２２】本実施形態に係る表示装置のレイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
【図２３】本実施形態に係る表示装置の動作表示時の走査線駆動回路の制御信号を示す１実施例におけるタイミングチャートである。
【図２４】本実施形態に係る表示装置の動作表示時の走査線駆動回路の制御信号を示す他の実施例におけるタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。  
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１１】
この実施形態において、表示装置は、アクティブマトリクス型の表示装置であり、より詳しくはアクティブマトリクス型の有機ＥＬ（エレクトロルミネッセンス）表示装置である。
【００１２】
[第１の実施形態]  
図１は、第１の実施形態に係る表示装置を概略的に示す平面図である。図１に示すように、第１の実施形態に係る表示装置は、例えば、２型以上のアクティブマトリクス型の表示装置として構成され、表示パネルＤＰと、表示パネルＤＰの動作を制御するコントローラ１２とを含んでいる。この実施の形態において、表示パネルＤＰは、有機ＥＬパネルである。
【００１３】
表示パネルＤＰは、ガラス板等の光透過性を有する絶縁基板ＳＵＢ、絶縁基板ＳＵＢの矩形状の表示領域Ｒ１上にマトリクス状に配列されたｍ×ｎ個の画素ＰＸ、複数本の第１走査線Ｓｇａ（１〜ｍ）と、複数本の第２走査線Ｓｇｂ（１〜ｍ）と、複数本の第３走査線Ｓｇｃ（１〜ｍ）と、複数本の第４走査線Ｓｇｄ（１〜ｍ）と、複数本のリセット電源線Ｓｇｒ（１〜ｍ）と、複数本の映像信号線ＶＬａ（１〜ｎ）と、複数本の映像信号線ＶＬｂ（１〜ｎ）とを備えている。
【００１４】
画素ＰＸは、例えば、ＲＧＢＷ正方画素（ＲＧＢＷの４個のサブ画素ＳＰＸが正方配列化された画素）である。画素ＰＸは、列方向Ｙにｍ個、行方向Ｘにｎ個並べられている。第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ、第４走査線Ｓｇｄ及びリセット電源線Ｓｇｒは、行方向Ｘに延出して設けられている。映像信号線ＶＬａ、ＶＬｂは、列方向Ｙに延出して設けられている。
【００１５】
第１走査線Ｓｇａ（１〜ｍ）は、制御信号ＢＧ（１〜ｍ）を出力する。第２走査線Ｓｇｂ（１〜ｍ）及び第３走査線Ｓｇｃ（１〜ｍ）は、それぞれ制御信号ＳＧ１（１〜ｍ）及び制御信号ＳＧ２（１〜ｍ）を出力する。第４走査線Ｓｇｄ（１〜ｍ）は、リセット信号ＲＧ（１〜ｍ）を出力する。リセット電源線Ｓｇｒ（１〜ｍ）は、リセット電圧Ｖｒｓｔを出力する。映像信号線ＶＬａ（１〜ｎ）及び映像信号線ＶＬｂ（１〜ｎ）は、それぞれ階調電圧信号Ｖｓｉｇ１（１〜ｎ）及び階調電圧信号Ｖｓｉｇ２（１〜ｎ）を出力する。
【００１６】
表示パネルＤＰは、第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ、第４走査線Ｓｇｄを画素ＰＸの行毎に順に駆動する走査線駆動回路ＹＤＲ１、ＹＤＲ２、映像信号線ＶＬａ、ＶＬｂを駆動する信号線駆動回路ＸＤＲを備えている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、絶縁基板ＳＵＢの表示領域Ｒ１外側の非表示領域Ｒ２上に一体的に形成されている。
【００１７】
図２は、図１の表示装置の画素ＰＸの等価回路を示す図である。  
画素ＰＸは上述のようにＲＧＢＷ正方画素であり、大略して左上方に赤色（Ｒ）用のサブ画素ＳＰＸ、右上方に緑色（Ｇ）用のサブ画素ＳＰＸ、左下方に無彩色（Ｗ）用のサブ画素ＳＰＸ、右下方に青色（Ｂ）用のサブ画素ＳＰＸを配している。なお、詳細は後述するが、出力スイッチＢＣＴは４つのサブ画素ＳＰＸに共通で一つ設けられ、リセットスイッチＲＳＴは、それぞれのサブ画素ＳＰＸに対応して４つ設けられている。
【００１８】
図３は、画素ＰＸを構成するサブ画素ＳＰＸの等価回路を示す図である。
図２、図３を参照しつつ、サブ画素ＳＰＸの構成と動作について説明する。
【００１９】
各サブ画素ＳＰＸは、表示素子（以下、単にダイオードＯＬＥＤという）と、表示素子に駆動電流を供給する画素回路と、を含んでいる。図３に示すように、各サブ画素ＳＰＸの画素回路は、電圧信号からなる映像信号に応じてダイオードＯＬＥＤの発光を制御する電圧信号方式の画素回路であり、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、リセットスイッチＲＳＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。なお、補助容量Ｃａｄは発光電流量を調整する為に設けられる素子である。また、ダイオードＯＬＥＤは、キャパシタとしても機能し、ダイオードＯＬＥＤ自体の容量（ダイオードＯＬＥＤの寄生容量）Ｃｅｌを備えている。
【００２０】
なお、各サブ画素ＳＰＸは、出力スイッチＢＣＴを共有している。即ち、行方向Ｘ及び列方向Ｙに隣合う４個のサブ画素ＳＰＸは、１つの出力スイッチＢＣＴを共用している。また、サブ画素ＳＰＸには、高電位電源線ＰＳＨから高電位Ｐｖｄｄが供給され、低電位電源線ＰＳＬから低電位（固定電位）Ｐｖｓｓが供給される。
【００２１】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ及びリセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型のＴＦＴ（薄膜トランジスタ）により構成されている。また、各駆動トランジスタ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。
【００２２】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、及びリセットスイッチＲＳＴの各々は、第１端子、第２端子、及び制御端子を有している。第１の実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
【００２３】
駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＰＳＨと低電位電源線ＰＳＬとの間でダイオードＯＬＥＤと直列に接続されている。高電位Ｐｖｄｄは例えば１０Ｖの電位に設定され、低電位Ｐｖｓｓは、例えば１．５Ｖの電位に設定されている。
【００２４】
出力スイッチＢＣＴにおいて、ドレイン電極は高電位電源線ＰＳＨに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。これにより、出力スイッチＢＣＴは、第１走査線Ｓｇａからの制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、ダイオードＯＬＥＤの発光時間を制御する。
【００２５】
駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極に接続され、ソース電極はダイオードＯＬＥＤの一方の電極（ここでは陽極）に接続されている。ダイオードＯＬＥＤの他方の電極（ここでは陰極）は、低電位電源線ＰＳＬに接続されている。駆動トランジスタＤＲＴは、階調電圧信号Ｖｓｉｇ（Ｖｓｉｇ１、Ｖｓｉｇ２）に応じた電流量の駆動電流をダイオードＯＬＥＤに出力する。
【００２６】
画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂ（第３走査線Ｓｇｃ）に接続されている。画素スイッチＳＳＴは、第２走査線Ｓｇｂから供給される制御信号ＳＧ（ＳＧ１、ＳＧ２）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧに応答して、画素回路と映像信号線ＶＬ（ＶＬａ、ＶＬｂ）との接続、非接続を制御し、対応する映像信号線ＶＬから階調電圧信号Ｖｓｉｇを画素回路に取り込む。
【００２７】
リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレイン電極とリセット電源（不図示）との間に接続されている。リセットスイッチＲＳＴにおいて、ソース電極はリセット電源に接続されたリセット電源線Ｓｇｒに接続され、ドレイン電極は駆動トランジスタＤＲＴのソース電極に接続され、ゲート電極は第４走査線Ｓｇｄに接続されている。上述のように、リセット電源線Ｓｇｒは、定電位であるリセット電圧Ｖｒｓｔに固定される。
【００２８】
リセットスイッチＲＳＴは、第４走査線Ｓｇｄを通して与えられるリセット信号ＲＧに応じて、リセット電圧Ｖｒｓｔの供給を断続する。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。
【００２９】
なお、補助容量Ｃａｄの一端は駆動トランジスタＤＲＴのソース電極に接続し、他端は電位が安定している固定電位Ａに接続される。補助容量Ｃａｄの他端は、電位が安定していれば、高電位電源線ＰＳＨ（又は後述する導電層ＯＥ）、低電位電源線ＰＳＬ（又は後述する対向電極ＣＥ）、リセット電源線Ｓｇｒに接続しても良い。
【００３０】
図２に示す画素ＰＸの回路では、４つのサブ画素ＳＰＸを合計１３個のＴＦＴで構成している。即ち、１つのサブ画素ＳＰＸあたり、３．２５（＝１３／４）個のＴＦＴを使用している。この値は、画素の構成素子数を表す値であり、高精細化の指標値ともなる。従って、図２に示す回路を３．２５Ｔｒ回路という。
【００３１】
一方、図１に示すコントローラ１２は表示パネルＤＰの外部に配置されたプリント回路基板（図示せず）上に形成され、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
【００３２】
そして、コントローラ１２は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平および垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
【００３３】
信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた階調電圧信号Ｖｓｉｇを複数の映像信号線ＶＬに並列的に供給する。また、信号線駆動回路ＸＤＲは、初期化信号Ｖｉｎｉを映像信号線ＶＬに供給する。
【００３４】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行のサブ画素ＳＰＸに３種類の制御信号、すなわち、制御信号ＢＧ、ＳＧ１（またはＳＧ２）、ＲＧを供給する。なお、リセット信号ＲＧに応じた所定のタイミングで、リセット電源線Ｓｇｒからリセット電圧Ｖｒｓｔが供給される。
【００３５】
図４は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。なお、図４では、表示装置を、その表示面、すなわち前面又は光出射面が上方を向き、背面が下方を向くように描いている。この表示装置は、アクティブマトリクス型駆動方式を採用した上面発光型の有機ＥＬ表示装置である。
【００３６】
次に図４を参照して、駆動トランジスタＤＲＴ及びダイオードＯＬＥＤの構成を詳細に説明する。
【００３７】
駆動トランジスタＤＲＴを形成したＮチャネル型のＴＦＴは、半導体層ＳＣを備えている。半導体層ＳＣは、絶縁基板ＳＵＢ上に形成されたアンダーコート層ＵＣ上に形成されている。半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。
【００３８】
半導体層ＳＣは、ゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩ上には第１導電層が形成されている。第１導電層としては、駆動トランジスタＤＲＴのゲート電極Ｇを挙げることができる。ゲート電極Ｇは半導体層ＳＣと対向している。ゲート絶縁膜ＧＩ及びゲート電極Ｇ上には層間絶縁膜ＩＩが形成されている。
【００３９】
層間絶縁膜ＩＩ上には第２導電層が形成されている。第２導電層としては、ソース電極ＳＥ及びドレイン電極ＤＥを挙げることができる。ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに形成されたコンタクトホールを通って半導体層ＳＣのソース領域及びドレイン領域にそれぞれ接続されている。
【００４０】
層間絶縁膜ＩＩ、ソース電極ＳＥ及びドレイン電極ＤＥ上には、絶縁性を有する平坦化膜ＰＬが形成されている。平坦化膜ＰＬは、第１絶縁膜として機能している。言い換えると、平坦化膜ＰＬは、互いに異なる層に形成された複数の半導体層、第１導電層及び第２導電層の上方に設けられている。
【００４１】
平坦化膜ＰＬ上には、第３導電層が形成されている。第３導電層としては、導電層ＯＥを挙げることができる。この実施形態において、導電層ＯＥは、金属（例えば、Ａｌ：アルミニウム）で形成されている。平坦化膜ＰＬ及び導電層ＯＥ上にはパッシベーション膜ＰＳが形成されている。パッシベーション膜ＰＳは、第２絶縁膜として機能している。
【００４２】
パッシベーション膜ＰＳ上には、第４導電層が設けられ、第４導電層の上方には第５導電層が形成されている。ダイオードＯＬＥＤは、第４導電層としての画素電極ＰＥと、有機物層ＯＲＧと、第５導電層としての対向電極ＣＥとを含んでいる。この実施形態において、画素電極ＰＥは陽極であり、対向電極ＣＥは陰極である。
【００４３】
パッシベーション膜ＰＳ上には、画素電極ＰＥが形成されている。画素電極ＰＥは、パッシベーション膜ＰＳに設けられたコンタクトホールＣＨ３及び平坦化膜ＰＬに設けたコンタクトホールを通ってソース電極ＳＥに接続されている。画素電極ＰＥは、光反射性を有する背面電極である。画素電極ＰＥは、透明な電極層と光反射性を有する電極層（例えば、Ａｌ）とが積層されて形成されている。上記透明な電極層としては、例えばＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）を挙げることができる。
【００４４】
画素電極ＰＥを形成する際、パッシベーション膜ＰＳ上に透明な導電材料を堆積し、次いで光反射性を有する導電材料を堆積し、その後、フォトリソグラフィ法を用いてパターニングを施すことにより画素電極ＰＥを形成する。
【００４５】
パッシベーション膜ＰＳ上には、さらに、隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔（バンク）が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩは、画素電極ＰＥに対応した位置に貫通孔ＰＩａを有している。
【００４６】
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、青色、又は無彩色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００４７】
なお、ダイオードＯＬＥＤの発光色は、必ずしも赤色、緑色、青色、又は無彩色に分けられている必要はなく、無彩色のみであってもよい。この場合、ダイオードＯＬＥＤは、赤色、緑色及び青色のカラーフィルタと組合せることにより、赤色、緑色、青色、又は無彩色を発光することができる。
【００４８】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極、すなわち共通電極である。また、この例では、対向電極ＣＥは、陰極であり且つ光透過性の前面電極である。対向電極ＣＥは、例えばＩＴＯやＩＺＯで形成されている。対向電極ＣＥは、矩形枠状の非表示領域Ｒ２にて図示しない低電位電源線ＰＳＬに電気的に接続されている。
【００４９】
このような構造のダイオードＯＬＥＤでは、画素電極ＰＥから注入されたホールと、対向電極ＣＥから注入された電子とが有機物層ＯＲＧの内部で再結合したときに、有機物層ＯＲＧを構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機物層ＯＲＧから透明な対向電極ＣＥを介して外部へ放出される。
【００５０】
図５は、第１の実施形態に係る表示装置を示す部分断面図であり、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、高電位電源線ＰＳＨ及び補助容量Ｃａｄを示す図である。
次に図４及び図５を参照して、補助容量Ｃａｄの構成を詳細に説明する。
【００５１】
導電層ＯＥ及び画素電極ＰＥは、互いに対向し、補助容量Ｃａｄ（容量部）を形成している。導電層ＯＥの電位は高電位Ｐｖｄｄに固定される。半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になる。半導体層を利用する素子に対向した領域に補助容量Ｃａｄを形成することができ、すなわち、補助容量Ｃａｄを効率よく配置することができるため、スペースの利用効率の向上を図ることができる。
【００５２】
また、この実施形態において、表示装置は上面発光型の表示装置であるため、導電層ＯＥを金属（例えば、Ａｌ）で形成することができる。なお、表示装置が下面発光型の表示装置であったり、液晶表示装置のように光透過型の表示装置であったりする場合、導電層ＯＥを金属で形成することはできないものである。
【００５３】
次に、図２のように構成された有機ＥＬ表示装置の動作について説明する。  
【００５４】
図６は、動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。
走査線駆動回ＹＤＲ１、ＹＤＲ２は、例えば、スタート信号とクロックとから各水平走査期間に対応した幅のパルスを生成し、そのパルスを制御信号ＢＧ（１〜ｍ）、ＳＧ１（１〜ｍ）、ＳＧ２（１〜ｍ）、リセット信号ＲＧ（１〜ｍ）として出力する。画素回路の動作は、ソース初期化動作、ゲート初期化動作、オフセットキャンセル（ＯＣ）動作、映像信号書き込み動作、発光動作に分けられる。
【００５５】
[ソース初期化動作]  
まず、ソース初期化動作を実行する。ソース初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧ１、ＳＧ２が画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、リセット信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【００５６】
出力スイッチＢＣＴ、画素スイッチＳＳＴがそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース及びドレインがリセット電圧Ｖｒｓｔと同電位となり、ソース初期化動作は完了する。ここでリセット電圧Ｖｒｓｔは例えば−２Ｖに設定されている。
【００５７】
[ゲート初期化動作]  
次に、ゲート初期化動作を実行する。ゲート初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧ１、ＳＧ２が画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、リセット信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【００５８】
出力スイッチＢＣＴがオフ（非導通状態）、画素スイッチＳＳＴ、リセットスイッチＲＳＴがオン（導通状態）となり、ゲート初期化動作が開始される。ゲート初期化期間において、映像信号配線ＶＬ（ＶＬａ、ＶＬｂ）から出力された初期化電圧Ｖｉｎｉは、画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのゲート電位は、初期化電圧Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化電圧Ｖｉｎｉは、例えば、２Ｖに設定されている。
【００５９】
[オフセットキャンセル動作]  
続いて、オフセットキャンセル（ＯＣ１、ＯＣ２）動作を実行する。制御信号ＳＧ１、ＳＧ２がオン電位（ハイレベル）、制御信号ＢＧがオン電位（ハイレベル）、リセット信号ＲＧがオフ電位（ローレベル）となる。これによりリセットスイッチＲＳＴがそれぞれオフ（非導通状態）、画素スイッチＳＳＴ、出力スイッチＢＣＴがオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【００６０】
オフセットキャンセル（ＯＣ１、ＯＣ２）期間において、駆動トランジスタＤＲＴのゲート電位は、映像信号配線ＶＬから出力される初期化電圧Ｖｉｎｉが画素スイッチＳＳＴを通して印加され、固定される。また、出力スイッチＢＣＴはオン状態にあり、高電位電源線ＰＳＨから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、リセット期間に書き込まれたリセット電圧Ｖｒｓｔを初期値とし、駆動トランジスタＤＲＴのドレインーソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。第１の実施形態では、オフセットキャンセル期間は例えば１μｓｅｃ程度の時間に設定されている。
【００６１】
オフセットキャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、概ねＶｉｎｉ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート、ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【００６２】
なお図６はオフセットキャンセル期間が２回の場合を表しているが、オフセットキャンセル期間は１回〜複数回としても良い。
【００６３】
[映像信号書込み動作]  
続く映像信号書き込み期間では、制御信号ＳＧ１、ＳＧ２が画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態、リセット信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベルに設定される。  
画素スイッチＳＳＴ、出力スイッチＢＣＴがオン、リセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。
【００６４】
映像信号書き込み期間において、映像信号配線ＶＬａ、ＶＬｂから画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートにそれぞれ映像電圧信号Ｖｓｉｇ１、Ｖｓｉｇ２が書き込まれる。即ち、制御信号ＳＧ１がオン電位となるタイミングで映像信号配線ＶＬａ、ＶＬｂにはそれぞれ、Ｒ（赤）、Ｇ（緑）の階調電圧信号Ｖｓｉｇ１、Ｖｓｉｇ２が出力される。制御信号ＳＧ２がオン電位となるタイミングで映像信号配線ＶＬａ、ＶＬｂにはそれぞれ、Ｗ（白）、Ｂ（青）の階調電圧信号Ｖｓｉｇ１、Ｖｓｉｇ２が出力される。
【００６５】
また、高電位電源線ＰＳＨから駆動トランジスタＤＲＴを通り、ダイオードＯＬＥＤの寄生容量Ｃｅｌを経由して低電位電源線ＰＳＬに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電位は、ｖｓｉｇ（Ｖｓｉｇ１、Ｖｓｉｇ２）、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈ十Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。
【００６６】
その後、ダイオードＯＬＥＤの寄生容量Ｃｅｌを経由して低電位電源線ＰＳＬに電流が流れ、映像信号書き込み期間終了時には、駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈ＋△Ｖ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【００６７】
なお、図６に示す映像信号書き込み期間では、出力スイッチＢＣＴをオフ状態としている。これは、後述する移動度補正を行わずに、映像電圧信号Ｖｓｉｇを書込む動作を行うためである。このことは、駆動回路の構成を簡素化し、また額縁を狭くすることにもつながるため、高精細な表示装置を実現する上では有効である。
【００６８】
但し、移動度補正を行うことによって駆動トランジスタの移動度のバラツキによる表示不良を低減することができる。そのため、図６に示す映像信号書き込み期間で、出力スイッチＢＣＴをオン状態として移動度補正を行うように構成するかどうかは、表示装置の設計思想による。従って、本実施の形態の表示装置では、映像信号書き込み期間において、出力スイッチＢＣＴをオフ状態とする態様に限られず、出力スイッチＢＣＴをオン状態とする態様を採用することができる。
【００６９】
[発光動作]  
発光期間では、制御信号ＳＧ１、ＳＧ２が画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル（オン電位：ここではハイレベル）、リセット信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）に設定される。
【００７０】
出力スイッチＢＣＴがオン（導通状態）、画素スイッチＳＳＴ、リセットスイッチＲＳＴがオフ（非導通状態）となり、発光動作が開始される。
【００７１】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流ＩｅがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流ｌｅに応じた輝度で発光し、発光動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【００７２】
上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、発光動作を順次、各表示画素で繰り返し行うことにより、所望の画像を表示する。
【００７３】
上記のように構成された表示装置によれば、発光期間において、ダイオードＯＬＥＤに流れる電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、  
Ie=β×{(Vsig -      Vini - △V1)×Cel/(Cs + Cel + Cad)}2  
β＝μ・ＣｏｘＷ／２Ｌ、（Ｗ：チャネル幅、Ｌ：チャネル長）  
となり、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタＤＲＴの閾値のばらつきによる影響を排除することができる。
【００７４】
なお、出力スイッチＢＣＴを書き込み期間中においてオン状態とすることによって、△Ｖ１の値を変化させることができる。△Ｖ１は、駆動トランジスタＤＲＴの移動度が大きい程、絶対値が大きい値となるため、移動度の影響も補償することができる。但し、移動度補正は時間制御であり、補正が進みすぎると過補正となることに留意が必要である。
【００７５】
以上のことから、駆動トランジスタＤＲＴの閾値、移動度などのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができ、高精細で表示品位の向上したアクティブマトリクス型の表示装置を得ることができる。
【００７６】
図７は、第１の実施形態の変形例に係る動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。図７では、書込み期間中において、制御信号ＳＧ１、ＳＧ２が画素スイッチＳＳＴをオン状態とするそれぞれのタイミングで、出力スイッチＢＣＴをオフ状態とし、制御信号ＳＧ１、ＳＧ２が画素スイッチＳＳＴをオフ状態とするそれぞれのタイミングで、出力スイッチＢＣＴをオン状態とするレベルに、制御信号ＢＧを設定する。
【００７７】
図８は、黒挿入時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。図８では、出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）に制御信号ＢＧを設定することで黒挿入を実現している。この構成により、黒挿入動作を容易に実現することができ、輝度調整も有効に行うことができる。
【００７８】
[第２の実施形態]  
図９は、第２の実施形態に係る表示装置を概略的に示す平面図である。第２の実施の形態では、リセット電源線Ｓｇｒを配設する態様が第１の実施の形態と異なっている。第１の実施の形態と同一、または同様の機能を奏する部位には同一の符号を付してその詳細の説明は省略する。
【００７９】
図１０は、図９の表示装置の画素ＰＸの等価回路を示す図である。図１０に示す態様では、リセット電源線Ｓｇｒは第１走査線Ｓｇａと並行して（横方向に）設けられず、映像信号線ＶＬと並行して（縦方向に）設けられている。
【００８０】
リセット電源線Ｓｇｒを横方向に設ける場合は、第１〜第４走査線と同層に設けるため配置上の制約からリセット電源線Ｓｇｒの抵抗を低く抑えることが困難である。これに対してリセット電源線Ｓｇｒを縦方向に設ける場合は、映像信号線ＶＬ（ＶＬａ、ＶＬｂ）と同層に設けることができるため、配置上の制約が少なくリセット電源線Ｓｇｒの抵抗を低くすることが可能である。
【００８１】
また、図１０に示す構成では、１サブ画素ＳＰＸごとではあるが、駆動トランジスタＤＲＴの特性測定、ダイオードＯＬＥＤの特性測定が可能となる。例えば、絶縁基板ＳＵＢの周辺部に信号を入出力するためのパッドＰＡＤを設け、１つのサブ画素ＳＰＸ内のリセットスイッチＲＳＴをオン状態とする。そうすると、パッドＰＡＤと接続するリセット電源線Ｓｇｒは、オン状態のリセットスイッチＲＳＴを介して駆動トランジスタＤＲＴのソース電極、ダイオードＯＬＥＤの陽極と接続する。従って、高電位Ｐｖｄｄがドレイン電極に付与されたときの駆動トランジスタＤＲＴの特性、低電位Ｐｖｓｓが陰極に付与されたときのダイオードＯＬＥＤの特性を測定することができる。
【００８２】
図１１は、第２の実施形態の変形例に係る表示装置の等価回路を示す図である。図１１に示す態様では、リセットスイッチＲＳＴは、一つのサブ画素ＳＰＸに対してのみ１つ設けられている。このリセットスイッチＲＳＴを介してリセット電源線Ｓｇｒは、１つのサブ画素ＳＰＸの駆動トランジスタＤＲＴのソース電極、ダイオードＯＬＥＤの陽極と接続している。
【００８３】
ソース初期化動作において、リセットスイッチＲＳＴをオン状態とすると共に、４つのサブ画素ＳＰＸの駆動トランジスタＤＲＴをオン状態とする。４つの駆動トランジスタＤＲＴのドレイン電極は共通に接続されている。そのため、４つの駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電圧Ｖｒｓｔと同電位となり、ソース初期化動作は完了する。
【００８４】
図１１に示す画素ＰＸの回路では、４つのサブ画素ＳＰＸを合計１０個のＴＦＴで構成している。即ち、１つのサブ画素ＳＰＸあたり、２．５（＝１０／４）個のＴＦＴを使用している。従って、図１１に示す回路は２．５Ｔｒ回路である。
【００８５】
なお、共有化された一つのリセットスイッチＲＳＴを介してリセット電圧Ｖｒｓｔが供給されるサブ画素ＳＰＸは、青色のサブ画素ＳＰＸとすることが望ましい。青色は、他の色と比べて視認性が低いため、リセット電圧Ｖｒｓｔを供給することで表示上の影響が発生する場合であっても、その表示上の影響を視認上抑制することができる。
【００８６】
なお、リセットスイッチＲＳＴを共有化する形態は、図１１に示す４つのサブ画素ＳＰＸ（Ｒ，Ｇ，Ｂ，Ｗ）に適用される例に限られない。例えば、３つのサブ画素ＳＰＸ（Ｒ，Ｇ，Ｂ）からなる画素ＰＸに対して１つのリセットスイッチＲＳＴを設けても良い。また、２つの画素（ＲＧＢ、ＲＧＢ）に対して、即ち６つのサブ画素に対して１つのリセットスイッチＲＳＴを設けても良い。
【００８７】
図１２は、第２の実施形態の変形例に係る表示装置の等価回路を示す図である。図１２に示す態様では、図１１と同様にリセットスイッチＲＳＴは、画素ＰＸに１つ設けられる。しかし、図１１と異なり、このリセットスイッチＲＳＴを介して、リセット電源線Ｓｇｒは、１つのサブ画素ＳＰＸの駆動トランジスタＤＲＴのドレイン電極と接続している。
【００８８】
一方、４つのサブ画素ＳＰＸの駆動トランジスタＤＲＴのドレイン電極は共通に接続されている。そのため、ソース初期化動作において、リセットスイッチＲＳＴをオン状態とすると共に、４つのサブ画素ＳＰＸの駆動トランジスタＤＲＴをオン状態とすると、４つの駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電圧Ｖｒｓｔと同電位となり、ソース初期化を完了させることができる。
【００８９】
図１３は、第３の実施形態に係る表示装置を概略的に示す平面図である。第３の実施の形態では、リセット電源線Ｓｇｒを使用しない点が第２の実施の形態と異なっている。第２の実施の形態と同一、または同様の機能を奏する部位には同一の符号を付してその詳細の説明は省略する。
【００９０】
図１４は、図１３の表示装置の画素ＰＸの等価回路を示す図である。図１３に示す態様では、リセット電源線Ｓｇｒは設けられていない。またリセット電圧Ｖｒｓｔに代えて低電位Ｐｖｓｓを用いている。
【００９１】
上述の構成を実現するため、画素内にコンタクトホールを設けて、導電層から低電位Ｐｖｓｓを取り出して、それぞれのリセットスイッチＲＳＴのソース電極に入力する。即ち、画素回路の内部で低電位Ｐｖｓｓを取り出すことができるため、第１及び第２の実施形態で示したような、走査線駆動回路ＹＤＲ２からの配線、信号線駆動回路ＸＤＲからの配線は不要である。  
図１５は、第３の実施形態に係る実施例１の表示装置を示す平面図であり、全体的な概略構造を示す図である。
【００９２】
図１５に示すように、低電位Ｐｖｓｓを供給する金属層（例えば、対向電極ＣＥ）は、コンタクトホールを通ってそれぞれのリセットスイッチＲＳＴのソース電極に接続されている。本実施例１において、画素ＰＸはいわゆるＲＧＢＷ正方画素である。リセットスイッチＲＳＴは、隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）の中心部分に設けられる。このことから、コンタクトホールは、隣合う４個のサブ画素ＳＰＸに１個の割合で設けられている。
【００９３】
図１６は、第３の実施形態に係る実施例２の表示装置を示す平面図であり、全体的な概略構造を示す図である。
【００９４】
図１６に示すように、低電位Ｐｖｓｓを供給する金属層は、図１５に示した金属層と概ね同様に形成されている。ここでは、金属層は、複数形成され、列方向Ｙに沿って延出した帯状に形成されている。金属層は、隣合う２つの列に位置した画素ＰＸに対向している。金属層は、行方向Ｘに互いに間隔を置いて位置している。金属層は、映像信号線ＶＬと対向した領域から外れて位置している。このため、映像信号線ＶＬ等の負荷を低減することができる。
【００９５】
なお、図１４に示す等価回路の動作は、図１０を参照して説明した動作と同様であるため、その詳細の説明は省略する。
【００９６】
図１７は、第３の実施形態の変形例に係る表示装置の等価回路を示す図である。図１７に示す態様では、リセットスイッチＲＳＴは、画素ＰＸに１つ設けられ、このリセットスイッチＲＳＴを介して低電位Ｐｖｓｓが、１つのサブ画素ＳＰＸの駆動トランジスタＤＲＴのソース電極、ダイオードＯＬＥＤの陽極に入力される。
【００９７】
リセットスイッチＲＳＴは、隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）に共有して１個設けられている。このことから、コンタクトホールは、隣合う４個のサブ画素ＳＰＸに１個の割合で設けられている。
この等価回路の動作は、図１１を参照して説明した動作と同様であるため、その詳細の説明は省略する。
【００９８】
図１８は、第３の実施形態の変形例に係る表示装置の等価回路を示す図である。図１８に示す態様では、図１７と同様にリセットスイッチＲＳＴは、画素ＰＸに１つ設けられる。しかし、図１７と異なり、このリセットスイッチＲＳＴを介して、低電位Ｐｖｓｓは、１つのサブ画素ＳＰＸの駆動トランジスタＤＲＴのドレイン電極に入力される。  
この等価回路の動作は、図１２を参照して説明した動作と同様であるため、その詳細の説明は省略する。
【００９９】
次に、レイアウトを効率化する方法について説明する。
【０１００】
図１９は、レイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
図１９に示すように、画素ＰＸはいわゆるＲＧＢＷ正方画素である。例えば、各画素の上段に、赤色、緑色、青色及び無彩色のサブ画素ＳＰＸの何れか２個が配置され、各画素の下段に、残りの２個のサブ画素ＳＰＸが配置されている。
【０１０１】
走査線駆動回路ＹＤＲ１から出力される制御信号ＳＧ１は、各画素の上段のサブ画素ＳＰＸを駆動し、制御信号ＳＧ２は、各画素の下段のサブ画素ＳＰＸを駆動する。
また、出力スイッチＢＣＴとリセットスイッチＲＳＴとは、１画素ＰＸで一つ、即ち、４つのサブ画素ＳＰＸで共通して各１つ設けられている。走査線駆動回路ＹＤＲ２から出力される一つの制御信号ＢＧ、一つのリセット信号ＲＧは、２行以上の画素の出力スイッチＢＣＴとリセットスイッチＲＳＴとを同時に駆動する。
【０１０２】
このように構成することで、走査線駆動回路ＹＤＲ２の回路を削減し、また走査線の本数を削減することができ、レイアウトの効率化を図ることができる。
【０１０３】
図２０は、レイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
図２０に示すように、画素ＰＸはいわゆる縦ストライプ画素である。行方向Ｘには、赤色の画像を表示するように構成されたサブ画素ＳＰＸ、緑色の画像を表示するように構成されたサブ画素ＳＰＸ、青色の画像を表示するように構成されたサブ画素ＳＰＸ、及び無彩色の画像を表示するように構成されたサブ画素ＳＰＸが交互に並べられている。走査線駆動回路ＹＤＲ１から出力される制御信号ＳＧは、一つの行の各画素ＰＸを駆動する。
【０１０４】
また、出力スイッチＢＣＴとリセットスイッチＲＳＴとは、それぞれ隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）のサブ画素ＳＰＸで共用されている。走査線駆動回路ＹＤＲ２から出力される一つの制御信号ＢＧ、一つのリセット信号ＲＧは、２行の画素の出力スイッチＢＣＴとリセットスイッチＲＳＴとを同時に駆動する。
【０１０５】
このように構成することで、走査線駆動回路ＹＤＲ２の回路を削減し、また走査線の本数を削減することができ、レイアウトの効率化を図ることができる。
【０１０６】
図２１は、レイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
図２１に示すように、画素ＰＸはいわゆる縦ストライプ画素である。走査線駆動回路ＹＤＲ１から出力される制御信号ＳＧは、一つの行の各画素ＰＸを駆動する。
また、出力スイッチＢＣＴとリセットスイッチＲＳＴとは、それぞれ隣合う８個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う４個）のサブ画素ＳＰＸで共用されている。走査線駆動回路ＹＤＲ２から出力される１つの制御信号ＢＧ、１つのリセット信号ＲＧは、２行の画素の出力スイッチＢＣＴとリセットスイッチＲＳＴとを同時に駆動する。
【０１０７】
このように構成することで、走査線駆動回路ＹＤＲ２の回路を削減し、また走査線の本数を削減することができ、さらに、画素回路に使用するトランジスタの個数を削減することができ、レイアウトの効率化を図ることができる。
【０１０８】
図２２は、レイアウトを効率化するための複数の画素ＰＸの配置構成を示す図である。
図２２に示すように、画素ＰＸはいわゆる縦ストライプ画素である。走査線駆動回路ＹＤＲ１から出力される制御信号ＳＧは、一つの行の各画素ＰＸを駆動する。
また、出力スイッチＢＣＴとリセットスイッチＲＳＴとは、それぞれ隣合う８個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う４個）のサブ画素ＳＰＸで共用されている。走査線駆動回路ＹＤＲ２から出力される一つの制御信号ＢＧ、一つのリセット信号ＲＧは、４行の画素の出力スイッチＢＣＴとリセットスイッチＲＳＴとを駆動する。
【０１０９】
このように構成することで、走査線駆動回路ＹＤＲ２の回路を削減し、また走査線の本数を削減することができ、さらに、画素回路に使用するトランジスタの個数を削減することができ、レイアウトの効率化を図ることができる。
【０１１０】
続いて、複数行を一つの制御信号ＢＧと一つのリセット信号ＲＧで駆動する方法について説明する。
【０１１１】
図２３は、動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示す１実施例におけるタイミングチャートである。なお、１行ごとに制御信号ＢＧとリセット信号ＲＧとを出力する駆動方法は、例えば図６を参照して既に説明しているため、重複した説明は省略する。
【０１１２】
図２３に示す駆動方法では、ソース初期化動作、ゲート初期化動作、オフセットキャンセル（ＯＣ）動作は、複数行（Ｎ行、Ｎ＋１行）について同時に行われる。一方、書込み動作は、１水平周期においてＮ行目の画素ＰＸに対して階調電圧信号Ｖｓｉｇを書き込んだ後、次の１水平周期においてＮ＋１行目の画素ＰＸに対して階調電圧信号Ｖｓｉｇを書き込む。
【０１１３】
図２４は、動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示す他の実施例におけるタイミングチャートである。
図２４に示す駆動方法では、ソース初期化動作、ゲート初期化動作、オフセットキャンセル（ＯＣ）動作は、複数行（Ｎ行、Ｎ＋１行）について同時に行われる。一方、書込み動作は、１水平周期においてＮ行目の画素とＮ＋１行目の画素のそれぞれ２つのサブ画素ＳＰＸに対して階調電圧信号Ｖｓｉｇを書き込んだ後、次の１水平周期においてＮ行目の画素とＮ＋１行目のそれぞれ残りの２つのサブ画素ＳＰＸに対して階調電圧信号Ｖｓｉｇを書き込む。
【０１１４】
以上説明したように複数行で制御信号ＢＧとリセット信号ＲＧとを共用する際には、ソース初期化動作、ゲート初期化動作、オフセットキャンセル（ＯＣ）動作は、複数行について同時に実行し、書込み動作については複数行について行ごとに順次実行することで画像を適正に表示することができる。
【０１１５】
なお、上述の各実施の形態では、１画素は４つのサブ画素（ＲＧＢＷ配列画素）で構成されていたが、この形態に限られず３つのサブ画素（ＲＧＢ配列画素）で構成された画素についても適用することができる。
【０１１６】
以上説明した各実施の形態では、表示装置の回路を構成するトランジスタ、スイッチ等を主にＮ型トランジスタを用いて構成したが、Ｎ型トランジスタをＰ型トランジスタとし、Ｐ型トランジスタをＮ型トランジスタとして構成することができる。この場合は、上述の各実施形態のタイムチャートに記載したパルス波形は逆極性の波形となる。
【０１１７】
本発明の実施の形態として上述した表示装置及び表示装置の駆動方法を基にして、当業者が適宜設計変更して実施し得る全ての表示装置及び表示装置の駆動方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１１８】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【０１１９】
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【０１２０】
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【０１２１】
ＤＰ…表示パネル、ＳＵＢ…絶縁基板、Ｓｇａ、Ｓｇｂ、Ｓｇｃ、Ｓｇｄ…走査線、Ｓｇｒ…リセット電源線、ＶＬａ、ＶＬｂ…映像信号線、ＸＤＲ…信号線駆動回路、ＢＣＴ…出力スイッチ、ＲＳＴ…リセットスイッチ、ＳＳＴ…画素スイッチ、ＤＲＴ…駆動トランジスタ、Ｃｓ…保持容量、ＰＳＨ…高電位電源線、Ｐｖｄｄ…高電位、ＰＳＬ…低電位電源線、Ｐｖｓｓ…低電位、ＯＥ…導電層、ＣＥ…対向電極、ＰＸ…画素、ＳＰＸ…サブ画素、ＹＤＲ１、ＹＤＲ２…走査線駆動回路、１２…コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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