(57)【要約】【課題】素子分離領域から活性領域への酸素の拡散を抑制して、Ｖtの上昇を抑制すること。【解決手段】半導体基板の第１主面側に酸素を含む絶縁膜が埋め込まれた素子分離領域と、素子分離領域と隣接する半導体基板の活性領域と、素子分離領域内に配置された窒素含有層と、窒素含有層上と活性領域上とに設けられた高誘電率絶縁膜と、高誘電率絶縁膜上に設けられたメタル膜と、を備える半導体装置。【選択図】図１
2015095537.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１主面側に酸素を含む絶縁膜が埋め込まれた素子分離領域と、
前記素子分離領域と隣接する前記半導体基板の活性領域と、
前記素子分離領域内に配置された窒素含有層と、
前記窒素含有層上と前記活性領域上とに設けられた高誘電率絶縁膜と、
前記高誘電率絶縁膜上に設けられたメタル膜と、
を備える半導体装置。
【請求項２】
前記窒素含有層は上面と下面を備え、前記下面は前記第１主面側から見て、前記半導体基板の活性領域の表面よりも低い位置にある請求項１に記載の半導体装置。
【請求項３】
前記窒素含有層は上面と下面を備え，前記上面は前記第１主面側から見て、前記半導体基板の活性領域の表面よりも高い位置にある請求項１または２に記載の半導体装置。
【請求項４】
前記窒素含有層はさらに側面を備え，前記高誘電率絶縁膜が前記窒素含有層の前記上面と前記側面とに接する請求項３に記載の半導体装置。
【請求項５】
前記高誘電率絶縁膜は、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯx、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択される少なくとも一つの材料を含む膜である請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記メタル膜はＴｉＮ、Ｔｉ、Ｗ、Ｔａ、ＴａＮ，Ｒｕ及びＡｌからなる群から選択された少なくとも一つの材料を含む膜である請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記素子分離領域はシリコン酸化膜を含み、前記窒素含有層はシリコン酸窒化膜を含む請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記活性領域上の半導体基板と前記高誘電率絶縁膜との間に更に、シリコン酸化膜を備える請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記メタル膜上に更に、多結晶シリコン膜を備える請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
前記高誘電率絶縁膜はゲート絶縁膜を構成し、
前記メタル膜はゲート電極を構成する請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
前記窒素含有層は、窒素原子を２８ａｔｍ％以上含む請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】
半導体基板内に、素子分離領域によって区画された活性領域を備える半導体装置であって、
前記素子分離領域内に埋設され，その上面が前記活性領域の表面よりも高い位置にあるシリコン酸化膜を含む第１の絶縁膜と、
前記第１の絶縁膜内に設けられ，その下面が前記活性領域の表面よりも低い位置にある窒素含有層と、
前記窒素含有層上と前記活性領域上とに設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた導電膜と、
を備える半導体装置。
【請求項１３】
前記窒素含有層は上面を備え、
前記上面は、前記活性領域の表面よりも高い位置にある請求項１２に記載の半導体装置。
【請求項１４】
前記窒素含有層は更に側面を備え、
前記第２の絶縁膜は、前記窒素含有層の前記上面と前記側面上とに設けられ、
前記窒素含有層は、窒素原子を２８ａｔｍ％以上含む請求項１３に記載の半導体装置。
【請求項１５】
前記第２の絶縁膜は、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯx、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択される少なくとも一つの材料を含む膜である請求項１２〜１４の何れか１項に記載の半導体装置。
【請求項１６】
前記導電膜はＴｉＮ、Ｔｉ、Ｗ、Ｔａ、ＴａＮ，Ｒｕ及びＡｌからなる群から選択された少なくとも一つの材料を含む膜である請求項１２〜１５の何れか１項に記載の半導体装置。
【請求項１７】
半導体基板に埋め込まれたシリコン酸化膜を含む素子分離領域によって区画された活性領域を備える半導体装置であって、
前記素子分離領域内に設けられ，その下面が前記活性領域の表面よりも低い位置にある窒素含有層と、
前記窒素含有層上と前記活性領域上とに設けられた高誘電率絶縁膜と、
前記高誘電率絶縁膜上に設けられたメタル膜と、
を備える半導体装置。
【請求項１８】
前記窒素含有層は上面を備え、前記上面は前記活性領域の表面よりも高い位置にある請求項１７に記載の半導体装置。
【請求項１９】
前記窒素含有層は更に側面を備え、
前記高誘電率絶縁膜は、前記窒素含有層の前記上面と前記側面上に設けられる請求項１８に記載の半導体装置。
【請求項２０】
前記窒素含有層は、窒素原子を２８ａｔｍ％以上含む請求項１７〜１９の何れか１項に記載の半導体装置。
【請求項２１】
半導体基板上にマスク膜を成膜した後、前記マスク膜をパターニングする工程と、
パターニングした前記マスク膜をマスクに用いたエッチングにより、前記半導体基板内に素子分離溝を形成する工程と、
前記素子分離溝内に酸素を含む絶縁膜を埋設して素子分離領域を形成する工程と、
パターニングした前記マスク膜をマスクに用いて前記素子分離領域中に窒素を導入する工程と、
パターニングした前記マスク膜を除去して前記半導体基板の表面を露出させる工程と、
前記窒素が導入された素子分離領域上と前記表面が露出された半導体基板上に高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上にメタル膜を形成する工程と、
を備える半導体装置の製造方法。
【請求項２２】
前記素子分離領域中に窒素を導入する工程において、プラズマドーピング法により窒素を導入する請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記素子分離領域中に窒素を導入する工程において、アンモニア雰囲気でアニールすることにより窒素を導入する請求項２１に記載の半導体装置の製造方法。
【請求項２４】
前記素子分離領域中に窒素を導入する工程において、窒素をイオン注入することにより導入する請求項２１に記載の半導体装置の製造方法。
【請求項２５】
前記半導体基板の表面を露出させる工程の後に更に、前記半導体基板の表面にシリコン酸化膜を形成する工程を備える請求項２１〜２４の何れか１項に記載の半導体装置の製造方法。
【請求項２６】
前記マスク膜はシリコン窒化膜を含み、
前記素子分離領域はシリコン酸化膜を含む請求項２１〜２５の何れか１項に記載の半導体装置の製造方法。
【請求項２７】
前記素子分離領域中に窒素を導入する工程において、窒素のドーズ量が１×１０16／ｃｍ2以上である請求項２１〜２６の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ゲート絶縁膜の材料をシリコン酸化膜から高誘電率絶縁膜に変え、かつゲート電極中にメタル膜を備えたＨＫＭＧ（Ｈｉｇｈ−Ｋ  Ｍｅｔａｌ  Ｇａｔｅ）トランジスタが用いられている。このＨＫＭＧトランジスタでは、短チャネル効果の抑制と低消費電力化を図ることができる。ＨＫＭＧトランジスタにおいて特に、トランジスタのチャネル幅Ｗが小さくなると、Ｖt（閾値電圧）が上昇するという問題が生じる。
【０００３】
以下では、図１０を参照して、Ｖtが上昇する原因を説明する。図１０は、関連するＨＫＭＧトランジスタのゲート絶縁膜と素子分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２、およびこれらと半導体基板１の境界近傍を表す図である。図１０Ａは平面図、図１０Ｂは図１０ＡのＡ−Ａ’方向の断面図、図１０Ｃは図１０Ｂの点線で囲まれた部分の拡大図である。図１０に示すように、一方の素子分離領域２から活性領域１ａ上を通って他方の素子分離領域２上までゲート電極４が延在している。ゲート電極４は、メタル膜４ｂとその上の不純物を含有した多結晶シリコン膜４ｃとから構成されている。ゲート電極４と、素子分離領域２および活性領域１ａとの間には、高誘電率絶縁膜４ａおよびシリコン酸化膜３ａが設けられている。高誘電率絶縁膜４ａとシリコン酸化膜３ａとからＨＫＭＧトランジスタのゲート絶縁膜が構成される。また、活性領域１ａ内の、ゲート電極４を挟んだ両側には、ソースおよびドレイン領域３ｂが設けられている。
【０００４】
図１０の関連するＨＫＭＧトランジスタでは、図１０Ｃに示すように、ソースおよびドレイン領域３ｂ形成のための活性化アニール等の熱処理によって、素子分離領域２中の酸素が、高誘電率絶縁膜４ａを介してチャネル領域１ｂまで拡散するものと考えられる。この結果、Ｖtが上昇するものと考えられる。
【０００５】
上記の問題点について発明者が検討した対策として、ゲート絶縁膜を構成する高誘電率絶縁膜または高誘電率絶縁膜の下のシリコン酸化膜の窒化処理を行うことにより、酸素の拡散を防止する方法が考えられる。
【０００６】
また、従来から、トランジスタのゲート絶縁膜に所望でない原子が侵入するのを防止するための方法が提案されている。
【０００７】
特許文献１（特開２００９−１９４３５２号公報）には、Ｎチャネル型のＭＯＳＦＥＴ，Ｐチャネル型のＭＯＳＦＥＴのそれぞれに適したフラットバンド電圧とするため，Ｐチャネル型のＭＯＳＦＥＴのゲート絶縁膜を構成する高誘電率絶縁膜上にシリコン窒化膜を形成して、キャップ膜からの金属の拡散を防止することが開示されている。
【０００８】
特許文献２（特開２０１３−９３４５１号公報）には、スペーサであるシリコン酸化膜に由来する酸化剤がゲート絶縁膜に侵入することを防止するため、サイドウォールスペーサを除去した状態で熱処理を行いうことが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１９４３５２号公報
【特許文献２】特開２０１３−９３４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記の発明者が検討した方法を採用した場合であっても、以下の問題が生じることが分かった。
【００１１】
（１）Ｐチャネル型とＮチャネル型のＨＫＭＧトランジスタを設け、Ｐチャネル型のＨＫＭＧトランジスタのゲート絶縁膜を構成する高誘電率絶縁膜中に、Ｖt調節のためにＡｌを導入した場合、高誘電率絶縁膜の窒化処理によってその膜中のＡｌの拡散が阻害される。この結果、Ｐチャネル型のＨＫＭＧトランジスタのＶtが増加する。また、このようなＶtの増加を回避するために、Ｎチャネル型のＨＫＭＧトランジスタのゲート絶縁膜を構成する高誘電率絶縁膜だけに窒化処理を行うと、そのためのリソグラフィー工程が必要となり製造コストが増大する。
【００１２】
（２）高誘電率絶縁膜またはその下のシリコン酸化膜中に導入した窒素が、シリコン酸化膜と半導体基板の界面にまで到達してチャネル領域中の電子移動度を低くする。この結果、ＨＫＭＧトランジスタのＩON電流が減少する。
【００１３】
また、上記特許文献１および２の方法を採用した場合であっても、素子分離領域中の酸素が高誘電率絶縁膜を介してチャネル領域まで拡散することによるＶtの増加を抑制することはできなかった。
【００１４】
本発明は上記課題に鑑みてなされたものであり、素子分離領域から活性領域への酸素の拡散を抑制して、Ｖtの上昇を抑制することを目的とする。
【課題を解決するための手段】
【００１５】
一実施形態は、
半導体基板の第１主面側に酸素を含む絶縁膜が埋め込まれた素子分離領域と、
前記素子分離領域と隣接する前記半導体基板の活性領域と、
前記素子分離領域内に配置された窒素含有層と、
前記窒素含有層上と前記活性領域上とに設けられた高誘電率絶縁膜と、
前記高誘電率絶縁膜上に設けられたメタル膜と、
を備える半導体装置に関する。
【００１６】
他の実施形態は、
半導体基板内に、素子分離領域によって区画された活性領域を備える半導体装置であって、
前記素子分離領域内に埋設され，その上面が前記活性領域の表面よりも高い位置にあるシリコン酸化膜を含む第１の絶縁膜と、
前記第１の絶縁膜内に設けられ，その下面が前記活性領域の表面よりも低い位置にある窒素含有層と、
前記窒素含有層上と前記活性領域上とに設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた導電膜と、
を備える半導体装置に関する。
【００１７】
他の実施形態は、
半導体基板に埋め込まれたシリコン酸化膜を含む素子分離領域によって区画された活性領域を備える半導体装置であって、
前記素子分離領域内に設けられ，その下面が前記活性領域の表面よりも低い位置にある窒素含有層と、
前記窒素含有層上と前記活性領域上とに設けられた高誘電率絶縁膜と、
前記高誘電率絶縁膜上に設けられたメタル膜と、
を備える半導体装置に関する。
【００１８】
他の実施形態は、
半導体基板上にマスク膜を成膜した後、前記マスク膜をパターニングする工程と、
パターニングした前記マスク膜をマスクに用いたエッチングにより、前記半導体基板内に素子分離溝を形成する工程と、
前記素子分離溝内に酸素を含む絶縁膜を埋設して素子分離領域を形成する工程と、
パターニングした前記マスク膜をマスクに用いて前記素子分離領域中に窒素を導入する工程と、
パターニングした前記マスク膜を除去して前記半導体基板の表面を露出させる工程と、
前記窒素が導入された素子分離領域上と前記表面が露出された半導体基板上に高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上にメタル膜を形成する工程と、
を備える半導体装置の製造方法に関する。
【発明の効果】
【００１９】
素子分離領域から活性領域への酸素の拡散を抑制して、Ｖtの上昇を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】一実施形態の半導体装置を表す図である。
【図２】一実施形態の半導体装置の製造方法を表す図である。
【図３】一実施形態の半導体装置の製造方法を表す図である。
【図４】一実施形態の半導体装置の製造方法を表す図である。
【図５】一実施形態の半導体装置の製造方法を表す図である。
【図６】一実施形態の半導体装置の製造方法を表す図である。
【図７】一実施形態の半導体装置の製造方法を表す図である。
【図８】一実施形態の半導体装置の製造方法を表す図である。
【図９】一実施形態の半導体装置の製造方法を表す図である。
【図１０】関連する半導体装置の問題点を説明する図である。
【発明を実施するための形態】
【００２１】
以下に、本発明を適用した実施形態である半導体装置およびその製造方法について図面を参照して説明する。この実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下で具体的に示した材料や寸法等の条件は例示に過ぎない。また、各図面におけるハッチングが一致していない場合がある。一部の図面では一部の構造が省略されている場合がある。
【００２２】
下記実施形態において、特許請求の範囲に記載の「第1の絶縁膜」は、「シリコン酸化膜２ｅ」および「窒素含有層２ｆ」に相当する。
特許請求の範囲に記載の「第２の絶縁膜」は「高誘電率絶縁膜４ａ」に相当する。
特許請求の範囲に記載の「導電膜」は、「メタル膜４ｂ」および「多結晶シリコン膜４ｃ」に相当する。
特許請求の範囲に記載の「マスク膜」は、「ハードマスク２ｃ」に相当する。
【００２３】
図１は本実施形態の半導体装置を表す図であり、図１Ａは平面図、図１Ｂは図１ＡのＡ−Ａ’方向の断面図を表す。なお、図２〜９においてもＡ図とＢ図の関係は同様である。
【００２４】
先ず、図１Ａを参照して、半導体装置の平面的な配置について説明する。半導体基板１内に素子分離領域（以降、「ＳＴＩ」と記載する場合がある）２で囲まれた活性領域１ａが形成される。一つの活性領域１ａには、一つのトランジスタ（以降、「Ｔｒ」と記載する場合がある）３が形成されている。平面視において、活性領域１ａは、ゲート電極４で２分される。このゲート電極４下の活性領域１ａ上には、Ｔｒ３のゲート絶縁膜を構成するシリコン酸化膜（ＳｉＯ2膜）３ａおよび高誘電率絶縁膜４ａが形成される。また、平面視で、ゲート電極４で覆われない活性領域１ａ部分は、Ｔｒ３のソースおよびドレイン領域３ｂとなる。ゲート電極４の側面には、サイドウォール４ｄが設けられている。
【００２５】
次に、図１Ｂを参照して、半導体装置の断面的な配置について説明する。半導体基板１の第１主面１ｃ側に酸素を含む絶縁膜として埋め込まれたシリコン酸化膜２ｅを含む素子分離領域２が設けられている。シリコン酸化膜３ａ下の活性領域１ａには、不純物の注入により、Ｔｒ３に求められる特性に応じた不純物が浅く導入されチャネル領域１ｂが形成されている。また、ソースおよびドレイン領域３ｂには、チャネル領域１ｂへの注入よりも深い範囲での不純物注入により、活性領域１ａと逆極性の不純物が高濃度で導入される。ゲート電極４は下から、メタル膜４ｂ，不純物を含有する多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜４ｃの順に成膜した後に、リソグラフィとドライエッチングにより、所定のゲート配線パターンに形成されている。また、同様のリソグラフィとドライエッチングにより、ゲート電極４の下には、半導体基板１側から順に、シリコン酸化膜３ａおよび高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）４ａが形成されている。
【００２６】
ゲート電極４の側面は、メタル膜４ｂ、多結晶シリコン膜４ｃが他の導電部と短絡しないように、サイドウォール４ｄで覆われている。ゲート電極４がＳＴＩ２にまで延在し、かつＳＴＩ２の方が活性領域１ａよりも高い部分では、高誘電率絶縁膜４ａおよびメタル膜４ｂは、ゲート電極４およびＳＴＩ２からなる段差に沿って形成される。このため、高誘電率絶縁膜４ａは窒素含有層２ｆの上面２ｈおよび側面２ｊに接している。なお、ＳＴＩ２と活性領域１ａの上面の高さは略同一であっても良い。
【００２７】
本実施形態では、ＳＴＩの上部に、窒素含有層２ｆが形成されている。窒素含有層２ｆは上面２ｈと下面２ｉを備える。半導体基板１の第１主面１ｃの側から見て、上面２ｈは活性領域１ａの表面１ｄよりも高い位置にあり、下面２ｉは活性領域１ａの表面１ｄよりも低い位置にある。
【００２８】
Ｔｒ３は、層間絶縁膜５で埋設され、層間絶縁膜５の上面に配置された配線７と、Ｔｒ３のソースおよびドレイン領域３ｂ及びゲート電極４上面の多結晶シリコン膜４ｃと、がコンタクトプラグ６で接続されている。なお、図１Ａ、図１Ｂでは、ゲート電極４の延在方向が９０度、異なる２つのＴｒ３を示した配置となっているが、  高誘電率絶縁膜４ａを使用するトランジスタであれば、同じ配置でなくても、本実施形態の範囲に含まれる。
【００２９】
本実施形態の半導体装置では、ＳＴＩ２のシリコン酸化膜２ｅの表面に高濃度で窒素が含まれる窒素含有層２ｆが形成されている。このため、後述するソースおよびドレイン領域３ｂ形成のための活性化アニール等の熱処理中に、ＳＴＩ２のシリコン酸化膜２ｅから高誘電率絶縁膜３ａを通って活性領域１ａ内のチャネル領域１ｂにまで酸素が拡散することを抑制できる。この結果、Ｔｒ３のＶtの上昇を抑制することができる。
【００３０】
以下では、図２〜図９を参照して、本実施形態の半導体装置の製造方法を説明する。
先ず、図２に示すように半導体基板１の全面にパッド酸化膜２ａ、マスク窒化膜２ｂの順に成膜する。この後、リソグラフィとドライエッチングにより、活性化領域１ａ部上に残るように、パッド酸化膜２ａ、マスク窒化膜２ｂをエッチングして、ハードマスク２ｃを形成する。次に、ハードマスク２ｃをマスクにして、半導体基板１をエッチングして、素子分離溝２ｄを形成する。次に、熱酸化により素子分離溝２ｄの底面と側面及びハードマスク２ｃの表面に、薄いシリコン酸化膜（図示せず）を形成後、素子分離溝２ｄをシリコン酸化膜２ｅで埋設する。次に、ＣＭＰにより、シリコン窒化膜２ｂおよびシリコン酸化膜２ａをストッパとして平坦化する。これにより、半導体基板１の表面上には、活性化領域１ａ部分でマスク窒化膜２ｂ、ＳＴＩ２部分でＳＴＩ２のシリコン酸化膜２ｅが現れる。
【００３１】
次に、図３に示すように、半導体基板１の窒化処理を行い、ＳＴＩ２のシリコン酸化膜２ｅ中に、ＣＭＰストッパを突き抜けない範囲の深さ（例えば、１５ｎｍ程度）で、高濃度の窒素（例えば、ｄｏｓｅ量１×１０16／ｃｍ2、窒素濃度は２８ａｔｍ％）を導入し，窒素含有層２ｆを形成する。窒素含有層２ｆは上面２ｈと下面２ｉを備える。半導体基板１の第１主面側から見て、上面２ｈは活性領域１ａの表面１ｄよりも高い位置にあり、下面２ｉは活性領域１ａの表面１ｄよりも低い位置にある。本実施形態のようにＳＴＩ２中の絶縁膜がＳｉＯ2の場合，窒素含有層はＳｉＯＮ層（シリコン酸窒化層）となる。なお、このシリコン酸窒化層は、必ずしもＳｉＯＮの化学量論比とならなくても良い。
【００３２】
ＳＴＩ中への窒素の導入方法としては、プラズマドーピング、条件範囲：パワー：１２００〜１６００Ｗ，圧力８〜１２ｍＴ，時間４０〜７０ｓｅｃを挙げることができる。また、プラズマドーピングの具体的な条件としては例えば、パワー１５００Ｗ、圧力１０ｍＴ、時間６０ｓｅｃを挙げることができる。また、プラズマドーピング以外の窒素導入方法として、ＮＨ3アニールや窒素注入を用いたり、これらを組みあわても良い。
【００３３】
本実施形態では、ＳＴＩ２のシリコン酸化膜２ｅの表面に高濃度で窒素が含まれる窒素含有層２ｆが形成されている。従って、後述するソースおよびドレイン領域３ｂ形成のための活性化アニール等の熱処理中に、ＳＴＩ２のシリコン酸化膜２ｅから高誘電率絶縁膜３ａを通って活性領域１ａ内のチャネル領域１ｂにまで酸素が拡散することを抑制することができる。この結果、Ｔｒ３のＶtの上昇を抑制することができる。
【００３４】
なお、図３の窒化処理では、活性化領域１ａ上はマスク窒化膜２ｂとパッド酸化膜２ａとで覆われている。このため、活性化領域１ａ内には、窒素は導入されない。このように、活性化領域１ａの上部に窒素が導入されないようマスク窒化膜２ｂの膜厚を調整すれば、ＳＴＩ２中への窒素のｄｏｓｅ量が１×１０16／ｃｍ2、窒素濃度が２８ａｔｍ％以上の条件を用いることができる。窒素含有層２ｆ中の窒素濃度は、ＸＰＳ法（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することができる。
【００３５】
次に、図４に示すように、シリコン窒化膜をウェットエッチングすることにより、マスク窒化膜２ｂを除去する。このとき、図３の前工程で窒素が導入されたＳＴＩ２上部の窒素含有層２ｆはエッチングされずに残る。これにより、活性化領域１ａ上のパッド酸化膜２ａが現れる。
【００３６】
次に、図５に示すように、Ｔｒ３の特性に合わせて活性領域１ａ内へ不純物を注入し、チャネル領域１ｂを形成する。なお、図５では、一回の不純物注入を記載しているが、Ｔｒ３に求められる特性が複数ある場合は、適宜、レジスト等でマスキングして、複数回の注入を行っても良い。
【００３７】
次に、図６に示すように、エッチングにより、半導体基板１上のパッド酸化膜２ａをエッチングにより除去する。この時、ＳＴＩ２の窒素含有層２ｆもエッチングされるので、窒素導入時には、この削れ量まで考慮してエッチング後にも窒素含有層が残るように条件を設定する必要がある。その後、半導体基板１を酸化することにより、活性化領域１ａの表面に、シリコン酸化膜３ａを形成する。
【００３８】
次に、図７に示すように、高誘電率絶縁膜４ａ、メタル膜４ｂ、多結晶シリコン膜４ｃをこの順に成膜する。この時、高誘電率絶縁膜４ａ、メタル膜４ｂは、半導体基板１の凹凸に沿って成膜される。このため、高誘電率絶縁膜４ａは窒素含有層２ｆの上面２ｈおよび側面２ｊに接している。高誘電率絶縁膜４ａとしてはＳｉＯ2よりも高い誘電率を有するものであれば特に限定されないが、例えば、酸化ハフニウム膜（ＨｆＯ2）を用いることができる。また、仕事関数の調整のため、高誘電率絶縁膜４ａとメタル膜４ｂとの間にＡｌＯ膜やＬａＯ膜を挿入することもできる。
【００３９】
なお、高誘電率絶縁膜はシリコン酸化膜よりも誘電率の大きい膜を表し、ＨｆＯ2，ＨｆＳｉＯ，ＨｆＳｉＯＮ、ＨｆＡｌＯx，ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択される少なくとも一種の材料を含む膜を用いるのが好ましい。
また、これ以外にも、高誘電率絶縁膜中に、窒素を含有させても良い膜を挙げることができる。
【００４０】
メタル膜としては、ＴｉＮ、Ｔｉ、Ｗ、Ｔａ、ＴａＮ，Ｒｕ及びＡｌからなる群から選択された少なくとも一つの金属材料を含むことが好ましい。メタル膜４ｂの材料としては例えば、窒化チタン（ＴｉＮ）を用いることができる。
【００４１】
次に、図８に示すように、シリコン酸化膜３ａ、高誘電率絶縁膜４ａ、メタル膜４ｂ、および多結晶シリコン膜４ｃのリソグラフィとドライエッチングにより所定のパターンに加工して、ゲート電極４およびゲート絶縁膜を形成する。次に、ゲート電極４をマスクにして、活性領域１ａと逆導電型の不純物を高濃度で、活性領域１ａ内に注入してソースおよびドレイン領域３ｂを形成する。この際、不純物は、チャネル領域１ｂへの注入よりも深い範囲で注入する。
【００４２】
次に、図９に示すように、公知の方法によりゲート電極４の側面にサイドウォール４ｄを形成し、半導体基板１の全面に層間絶縁膜５を全体が埋設するように成膜した後、ＣＭＰにより平坦化する。次に、層間絶縁膜５にリソグラフィとドライエッチングでコンタクトホールを開口する。コンタクトホールは、層間絶縁膜５を貫通してコンタクトホールの底にＴｒ３のソースおよびドレイン領域３ｂまたは多結晶シリコン膜４ｃが現れるように開口する。次に、コンタクトホール内を導電材料、例えばＷ／ＴｉＮで埋設し、ＣＭＰで層間絶縁膜５が表面に現れるまで平坦化して、コンタクトプラグ６を形成する。次に、半導体基板１の全面に導電材料、例えば、アルミニウムを成膜し、リソグラフィとドライエッチングでこれをパターニングして、配線７を形成する。
【符号の説明】
【００４３】
１  半導体基板
１ａ  活性領域
１ｂ  チャネル領域
１ｃ  第１主面
１ｄ  活性領域の表面
２  素子分離領域
２ａ  パッド酸化膜
２ｂ  マスクシリコン窒化膜
２ｃ  ハードマスク
２ｄ  素子分離溝
２ｅ  シリコン酸化膜
２ｆ  窒素含有層
２ｇ  酸素
２ｈ  上面
２ｉ  下面
２ｊ  側面
３  トランジスタ
３ａ  シリコン酸化膜
３ｂ  ソースおよびドレイン領域
４  ゲート電極
４ａ  高誘電率絶縁膜
４ｂ  メタル膜
４ｃ  多結晶シリコン膜
４ｄ  サイドウォール
５  層間絶縁膜
６  コンタクトプラグ
７  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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