(57)【要約】【課題】半導体基板にＭＯＳＦＥＴを形成する場合において、シリサイド電極を構成する金属が及ぼす悪影響を低減する。【解決手段】ゲート電極３１は、その上面、側面がそれぞれバリア層４０で覆われる。バリア層４０は、シリコン窒化膜（ＳｉＮ）で構成される。上面バリア層４１は、ゲート電極３１と、その成膜時から一体となって存在するため、上面バリア層４１の成形も、同一マスクパターンを用いて行うことができる。このため、簡易な製造方法でバリア層４０を形成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面にゲート酸化膜が形成され、当該ゲート酸化膜上に形成されたゲート電極に印加される電圧によって、前記表面に形成された主電極を介して流れる電流がスイッチングされ、前記主電極と前記表面との間にシリサイド電極が設けられた半導体装置の製造方法であって、
前記ゲート酸化膜上に、前記ゲート電極を構成する材料からなるゲート電極材料層、シリコン窒化膜からなるバリア材料層、を順次形成するゲート電極成膜工程と、
前記バリア材料層及び前記ゲート電極材料層を同一マスクパターンを用いてエッチングすることによって、前記ゲート電極の上面を覆う上面バリア層を前記バリア材料層から形成し、かつ前記ゲート電極材料層から前記ゲート電極を形成するゲート電極成形工程と、
前記ゲート電極成形工程後に、前記バリア材料層を再度形成することによって、前記ゲート電極の側面を覆う側壁バリア層を形成する側壁バリア層形成工程と、
前記上面バリア層及び前記側壁バリア層を含む前記半導体基板の表面側を覆う層間絶縁層を形成する層間絶縁層形成工程と、
前記層間絶縁層を開口し、前記シリサイド電極を前記半導体基板の表面に形成するシリサイド電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記側壁バリア層形成工程において、
前記バリア材料層を再度形成した後に、前記バリア材料層をエッチバックすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極成形工程において、
前記同一マスクパターンを用いて、
前記ゲート電極材料層のエッチング後に、前記ゲート酸化膜のエッチングを行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記シリサイド電極はニッケル（Ｎｉ）シリサイドで構成されることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置の製造方法。
【請求項６】
請求項１から請求項５までのいずれか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【請求項７】
半導体基板の表面にゲート酸化膜が形成され、当該ゲート酸化膜上に形成されたゲート電極に印加される電圧によって、前記表面に形成された主電極を介して流れる電流がスイッチングされ、前記主電極と前記表面との間にシリサイド電極が設けられた半導体装置であって、
前記ゲート電極の上面及び前記シリサイド電極側の側面は、シリコン窒化膜からなるバリア層で覆われたことを特徴とする半導体装置。
【請求項８】
前記ゲート電極の上面側における前記バリア層は、前記側面側における前記バリア層よりも厚くされたことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記シリサイド電極はニッケル（Ｎｉ）シリサイドで構成されたことを特徴とする請求項７から請求項９までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板とのコンタクトにシリサイド電極が用いられた半導体装置の製造方法、構造に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においては、半導体基板上にゲート酸化膜、ゲート電極が形成され、ゲート電極の両側に、拡散層であるソース領域とドレイン領域が形成されている。この際、ゲート電極の両側（ソース領域・ドレイン領域側）には、ＳｉＯ２等からなるサイドウォール（側壁）が形成される場合が多い。また、ソース電極とソース領域、ドレイン電極とドレイン領域との間のコンタクトには、コンタクト抵抗を低減するために、金属とシリコンとの化合物であるシリサイド電極が用いられる場合が多い。シリサイド電極はコンタクト抵抗の低減には有効であるが、一方で、シリサイドを構成する金属（例えばＮｉ）がゲート電極やゲート酸化膜に拡散した場合には、ＭＯＳＦＥＴの特性に対して悪影響を及ぼす。
【０００３】
このため、特許文献１には、ゲート電極周囲を、ＳｉＯ２、ＳｉＮの多層構造で覆った構造が記載されている。この構造によって、シリサイド電極を構成する金属によるＭＯＳＦＥＴ特性への悪影響を低減することができる。
【０００４】
また、特にパワー半導体素子としては、炭化珪素（ＳｉＣ）を用いたものが有効である。特許文献２に記載されるように、半導体基板がＳｉＣで構成される場合には、半導体基板がシリコン（Ｓｉ）で構成される場合と構造が同様でも、その製造工程が大きく異なる。シリコンで半導体基板が構成される場合には、ゲート酸化膜、ゲート電極を半導体基板上に形成し、ゲート電極をパターニングした後に、ゲート電極をマスクとしてイオン注入を行い、熱処理を行うことによって、ソース領域やドレイン領域を半導体基板に形成する。これに対して、ＳｉＣからなる半導体基板を用いる場合には、ソース領域、ドレイン領域を形成する際の熱処理条件が非常に高温となるために、ソース領域、ドレイン領域を形成する前にゲート電極等を形成することが困難である。このため、初めにソース領域・ドレイン領域を形成してから、その後でゲート酸化膜、ゲート電極を形成する必要がある。
【０００５】
ただし、どちらの場合においても、ゲート電極、ソース領域、ドレイン領域が形成された後に、ゲート電極を覆う層間絶縁層が形成され、この層間絶縁層がソース領域、ドレイン領域上で開口され、この開口部で露出した半導体層にシリサイド電極が形成される。層間絶縁層は、ＢＰＳＧ等、ＳｉＯ２を主成分とした絶縁材料で構成される。前記の通り、シリサイドを構成する金属の悪影響を抑制するために、この開口部（半導体層とシリサイド電極とのコンタクト部分）は、ゲート電極から離間させる必要があり、ゲート電極とこのコンタクト部分との間には、主に層間絶縁層が存在する。特許文献１に記載の技術においては、層間絶縁層が多層構造とされ、この多層構造の中に、ＳｉＯ２よりもバリア性の高いシリコン窒化膜（ＳｉＮ）も含まれる。これによって、シリサイド電極を構成する金属によるＭＯＳＦＥＴ特性への悪影響を低減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３１７５２７号公報
【特許文献１】特開２００９−９４２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の構造においては、層間絶縁層が形成されているものの、シリサイドを構成する金属（例えばＮｉ）は、層間絶縁層を構成するＳｉＯ２と反応を生じ、これらが接する部分で新たなシリサイド反応や、ＮｉＯｘ等を生ずる反応が起こる場合があった。このため、上記の層間絶縁層を間に介しても、シリサイドを構成する金属がゲート電極やゲート酸化膜に及ぼす悪影響を低減することは困難であった。こうした影響は、各種の熱処理に対して高い温度が要求されるＳｉＣを用いた場合に、特に顕著であった。
【０００８】
このように、半導体基板にＭＯＳＦＥＴを形成する場合において、シリサイド電極を構成する金属が及ぼす悪影響を低減することは困難であった。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置の製造方法は、半導体基板の表面にゲート酸化膜が形成され、当該ゲート酸化膜上に形成されたゲート電極に印加される電圧によって、前記表面に形成された主電極を介して流れる電流がスイッチングされ、前記主電極と前記表面との間にシリサイド電極が設けられた半導体装置の製造方法であって、前記ゲート酸化膜上に、前記ゲート電極を構成する材料からなるゲート電極材料層、シリコン窒化膜からなるバリア材料層、を順次形成するゲート電極成膜工程と、前記バリア材料層及び前記ゲート電極材料層を同一マスクパターンを用いてエッチングすることによって、前記ゲート電極の上面を覆う上面バリア層を前記バリア材料層から形成し、かつ前記ゲート電極材料層から前記ゲート電極を形成するゲート電極成形工程と、前記ゲート電極成形工程後に、前記バリア材料層を再度形成することによって、前記ゲート電極の側面を覆う側壁バリア層を形成する側壁バリア層形成工程と、前記上面バリア層及び前記側壁バリア層を含む前記半導体基板の表面側を覆う層間絶縁層を形成する層間絶縁層形成工程と、前記層間絶縁層を開口し、前記シリサイド電極を前記半導体基板の表面に形成するシリサイド電極形成工程と、を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記側壁バリア層形成工程において、前記バリア材料層を再度形成した後に、前記バリア材料層をエッチバックすることを特徴とする。
本発明の半導体装置の製造方法は、前記ゲート電極成形工程において、前記同一マスクパターンを用いて、前記ゲート電極材料層のエッチング後に、前記ゲート酸化膜のエッチングを行うことを特徴とする。
本発明の半導体装置の製造方法において、前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする。
本発明の半導体装置の製造方法において、前記シリサイド電極はニッケル（Ｎｉ）シリサイドで構成されることを特徴とする。
本発明の半導体装置は、前記半導体装置の製造方法によって製造されたことを特徴とする。
本発明の半導体装置は、半導体基板の表面にゲート酸化膜が形成され、当該ゲート酸化膜上に形成されたゲート電極に印加される電圧によって、前記表面に形成された主電極を介して流れる電流がスイッチングされ、前記主電極と前記表面との間にシリサイド電極が設けられた半導体装置であって、前記ゲート電極の上面及び前記シリサイド電極側の側面は、シリコン窒化膜からなるバリア層で覆われたことを特徴とする。
本発明の半導体装置において、前記ゲート電極の上面側における前記バリア層は、前記側面側における前記バリア層よりも厚くされたことを特徴とする。
本発明の半導体装置において、前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする。
本発明の半導体装置において、前記シリサイド電極はニッケル（Ｎｉ）シリサイドで構成されたことを特徴とする。
【発明の効果】
【００１１】
本発明は以上のように構成されているので、半導体基板にＭＯＳＦＥＴを形成する場合において、シリサイド電極を構成する金属が及ぼす悪影響を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１））である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の実施の形態に係る半導体装置の変形例の断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、半導体基板上に形成されたゲート電極によって、ソース電極・ドレイン電極間に流れる電流のオン・オフが制御されるＭＯＳＦＥＴである。このＭＯＳＦＥＴは、ＳｉＣからなる半導体基板に形成される。
【００１４】
図１は、この半導体装置（ＭＯＳＦＥＴ）１０の構造を示す断面図である。この半導体装置１０においては、ＳｉＣで構成され、ｎ型のｎ層２１を表面に具備する半導体基板２０が用いられる。ｎ層２１には、局所的にｐ型拡散層２２が形成され、ｐ型拡散層２２中には、ｎ層２１よりもキャリア濃度の高いｎ型のｎ＋拡散層２３が、ｎ＋拡散層２３中には、これよりも更にキャリア濃度の高いｎ型のｎ＋＋拡散層２４が、それぞれ形成されている。ｎ層２１は、ｎ＋基板（図示せず）上にエピタキシャル成長によって形成される。ｐ型拡散層２２、ｎ＋拡散層２３、ｎ＋＋拡散層２４は、それぞれ、イオン注入後に熱処理を行うことによって形成される。ｎ層２１はＭＯＳＦＥＴのドレイン領域となり、ｎ＋拡散層２３はＭＯＳＦＥＴのソース領域となる。
【００１５】
半導体基板２０の表面におけるｎ層２１とｎ＋拡散層２３の間のｐ型拡散層２２を覆って、ゲート酸化膜３０が形成される。ゲート酸化膜３０の上には、高濃度にドープされることによって導電性とされた多結晶シリコンからなるゲート電極３１が形成される。ゲート電極３１に印加された電圧によって、ゲート電極３１下のｐ型拡散層２２表面にチャネルが誘起され、これによる電流のオン・オフが制御される。
【００１６】
ここで、ゲート電極３１は、その上面、側面がそれぞれバリア層４０で覆われる。バリア層４０は、シリコン窒化膜（ＳｉＮ）で構成される。ここで、ＳｉＮとは、絶縁性の窒化珪素を意味し、Ｓｉ３Ｎ４に代表されるＳｉｘＮｙの組成をもつ材料を意味する。バリア層４０は、ゲート電極３１上面の上面バリア層４１、ゲート電極３１側面の側壁バリア層４２で構成される。上面バリア層４１、側壁バリア層４２は、それぞれ異なる工程によって形成される。
【００１７】
バリア層４０（ゲート電極３１）とその周囲を覆って層間絶縁層３２が形成され、層間絶縁層３２は、ｎ＋＋拡散層２４（ソース領域）上で開口される。この開口部には、シリサイド電極３３が形成される。シリサイド電極３３は、Ｎｉシリサイド（ＮｉＳｉ、ＮｉＳｉ２等）等で構成され、シリサイド電極３３とｎ＋＋拡散層２４との間のコンタクト抵抗は低い。ソース電極３４は、この構造の全面を覆って形成される。ソース電極３４は、下層をＴｉ層３４１、上層をＡｌ層３４２とした２層構造とされる。なお、図１においては、ソース電極３４は、表面全面に形成されているが、実際には、半導体基板２０の表面側で、ソース電極３４とゲート電極３１とは分離されて取り出されるようにそれぞれパターニングされる。また、図１においてはドレイン電極が記載されていないが、ドレイン電極も、直接あるいは間接的にｎ層２１と接続され、半導体基板２０の表面側あるいは裏面側から適宜取り出される。層間絶縁層３２も、これらに応じて適宜パターニングされる。
【００１８】
この半導体装置１０においては、シリサイド電極３３を構成する金属（Ｎｉ）がゲート電極３１、ゲート酸化膜３０まで拡散することが、バリア性の高いバリア層４０によって抑制される。この際、ゲート電極３１の上面側からの拡散は上面バリア層４１によって、側面側からの拡散は側壁バリア層４２によって抑制される。このため、この半導体装置１０の信頼性を高めることができる。
【００１９】
また、この半導体装置１０は、以下の製造方法によって、容易に製造することができる。図２（ａ）〜（ｆ）、図３（ｇ）〜（ｊ）、図４（ｋ）〜（ｎ）は、この製造方法を示す工程断面図である。
【００２０】
まず、図２（ａ）に示されるように、ＳｉＣで構成され、ｎ層２１を表面に具備する半導体基板２０の表面に、ｐ型拡散層２２、ｎ＋拡散層２３、ｎ＋＋拡散層２４をそれぞれ形成する。ここで、ｎ層２１は、例えばｎ＋基板（図示せず）上にエピタキシャル成長することによって形成される。ｐ型拡散層２２、ｎ＋拡散層２３、ｎ＋＋拡散層２４は、この上にｐ型不純物（Ａｌ等）、ｎ型不純物（Ｐ、Ｎ等）を所望のエネルギー、ドーズ量でイオン注入した後で熱処理を行うことによって、形成される。
【００２１】
次に、図２（ｂ）に示されるように、この構成とされた半導体基板２０の上にゲート酸化膜３０を形成する（ゲート酸化工程）。ここで、ゲート酸化膜３０はＳｉＯ２を主成分とし、半導体基板２０を酸素雰囲気中で熱処理（熱酸化）することによって形成される。
【００２２】
次に、図２（ｃ）に示されるように、ゲート酸化膜３０上に、ゲート電極３１の材料（多結晶シリコン）で構成されたゲート電極材料層５０を形成する。更に、その上にバリア層４０を構成する材料（ＳｉＮ）で構成されたバリア材料層５１を形成する（ゲート電極成膜工程）。これらの成膜は、共にＣＶＤ法等によって行うことができる。
【００２３】
次に、図２（ｄ）に示されるように、ゲート電極３１のパターンに対応したフォトレジスト層１００を形成する。その後、図２（ｅ）に示されるように、フォトレジスト層１００をマスクとして、バリア材料層５１、ゲート電極材料層５０を順次ドライエッチングする。これにより、バリア材料層５１、ゲート電極材料層５０は、フォトレジスト層１００に対応した同一マスクパターンで成形される（ゲート電極成形工程）。その後、図２（ｆ）に示されるように、フォトレジスト層１００が除去される。これにより、バリア材料層５１は上面バリア層４１とされ、ゲート電極材料層５０はゲート電極３１とされる。
【００２４】
次に、図３（ｇ）に示されるように、この構造の上に、バリア材料層５１を再度形成する。図２（ｃ）の状態においては、バリア材料層５１は、平面上に形成されたのに対し、この場合には、上面バリア層４１とされ、ゲート電極３１が形成されたことによって段差が存在する半導体基板２０上に形成される。この際、バリア材料層５１は、少なくともゲート電極３１のエッチングされた側面を覆うように形成される。ＣＶＤ法等によれば、こうした形状で成膜を行うことが可能である。
【００２５】
その後、図３（ｈ）に示されるように、バリア材料層５１をエッチバックすることによって、ゲート電極３１の側面にバリア材料層５１を残し、ゲート電極３１が形成された領域外のゲート酸化膜３０上のバリア材料層５１をエッチングすることができる。異方性エッチングによれば、こうした形状を実現することができ、例えば、図２（ｄ）の工程におけるドライエッチングと同じ条件でこのエッチバックを行うことができる。これにより、ゲート電極３１の側面においてのみ側壁バリア層４２が残存する（側壁バリア層形成工程）。
【００２６】
次に、図３（ｉ）に示されるように、層間絶縁層３２を形成する（層間絶縁層形成工程）。その後、図３（ｊ）に示されるように、層間絶縁層３２における、ソース領域となるｎ＋＋拡散層２４とのコンタクト部分を開口するためのマスクとなるフォトレジスト層１００を形成する。
【００２７】
図４（ｋ）に示されるように、フォトレジスト層１００をマスクとして層間絶縁層のドライエッチングを行うことによって、ｎ＋＋拡散層２４上に開口部が設けられる。この状態で、図４（ｌ）に示されるように、シリサイド電極３３の材料となる金属（例えばＮｉやＮｉシリサイド）で構成されたシリサイド電極材料層５２を蒸着等の方法で全面に形成することによって、開口部中のｎ＋＋拡散層２４上にもシリサイド電極材料層５２を形成することができる。
【００２８】
その後、図４（ｍ）に示されるように、フォトレジスト層１００を除去することによって、フォトレジスト層１００上のシリサイド電極材料層５２も除去される。この状態で、ｎ＋＋拡散層２４との間の界面でシリサイド反応を生じさせる熱処理を行うことにより、シリサイド電極材料層５２をシリサイド電極３３とすることができる（シリサイド電極形成工程）。この熱処理は、例えばＮ２やＡｒ雰囲気、あるいは減圧雰囲気中で１０００℃程度の温度で行われる。これにより形成されたシリサイド電極３３とｎ＋＋拡散層２４との間のコンタクト抵抗は低くなる。この熱処理の際に、シリサイド電極材料層５２が層間絶縁層３２（ＳｉＯ２）と接する箇所で、シリサイド電極材料層５２（シリサイド電極３３）を構成する金属とＳｉＯ２との反応が生じることによって、この金属元素がゲート電極３１、その下のゲート酸化膜３０側まで拡散することがあるが、この拡散は、バリア性の高いバリア層４０によって抑制される。
【００２９】
その後、図４（ｎ）に示されるように、下層がＴｉ層３４１、上層がＡｌ層３４２とされた２層構造のソース電極３４が形成され（主電極形成工程）、図１の半導体装置１０が得られる。上記の構造においては、シリサイド電極３３を間に介することにより、ソース抵抗が小さくなる。
【００３０】
この製造方法においては、バリア層４０（上面バリア層４１、側壁バリア層４２）をパターニングするためのリソグラフィは行われず、上記の工程においてリソグラフィが行われるのは、ゲート電極成形工程におけるパターニング（図２（ｄ））と、シリサイド電極形成工程における層間絶縁層３２のパターニング（図４（ｋ））の２回のみである。特に、上面バリア層４１は、ゲート電極３１と、その成膜時から一体となって存在するため、上面バリア層４１の成形も、同一マスクパターンを用いて行うことができる。このため、簡易な製造方法でバリア層４０を形成することができる。
【００３１】
なお、上記の例では、側壁バリア層形成工程（図３（ｈ））において、バリア材料層５１をエッチバックしたが、このエッチバックは必ずしも必要ではない。ゲート電極３１の上面及びシリサイド電極３３側の側面がバリア層４０で覆われた構造が実現され、ゲート電極３１に接続される配線構造が実現できる限りにおいて、バリア層４０の構成は任意である。エッチバックを行わない、あるいはエッチバック量が小さい場合には、上面バリア層４１の厚さ（上下方向）は側壁バリア層４２の厚さ（水平方向）よりも大きくなる。エッチバックを行わない場合には、製造方法が更に簡略化される。
【００３２】
また、上記の製造方法のゲート電極成形工程において、図２（ｅ）においては、ゲート酸化膜３０はエッチングしない設定とされた。しかしながら、ここでゲート酸化膜３０をゲート電極材料層５０に引き続きエッチングすることも可能である。この場合にも、これ以外の点において上記の製造方法を同様に行うことができる。図５は、この場合に製造される半導体装置の断面図である。この場合には、ゲート電極３１の側面と共に、その下のゲート酸化膜３０の側面も、側壁バリア層４２で覆われる。このため、ゲート酸化膜３０に対する金属の悪影響が更に抑制される。
【００３３】
以上により、上記の構造、製造方法によれば、ＳｉＣからなる半導体基板にＭＯＳＦＥＴを形成する場合において、シリサイド電極を構成する金属が及ぼす悪影響を低減することができる。また、この構造を容易に製造することできるため、このＭＯＳＦＥＴを安価に得ることができる。
【００３４】
また、上記の構成によって、シリサイド電極を構成する金属がゲート電極に及ぼす悪影響を低減することができるため、シリサイド電極とゲート電極とを接近させて形成することができる。すなわち、上記の構造、製造方法によれば、半導体装置の小型化を図ることもできる。
【００３５】
なお、上記の例では、半導体基板がＳｉＣで構成され、シリサイド電極がＮｉシリサイドで構成されるものとしたが、これらが他の材料、例えばＳｉで構成された場合でも、同様の効果を奏することは明らかである。
【００３６】
なお、上記の例では、この半導体装置がＭＯＳＦＥＴであるものとしたが、同様の構造のゲート電極とシリサイド電極とが表面に設けられる半導体装置であれば、同様の構造、製造方法が有効であることは明らかである。
【符号の説明】
【００３７】
１０  半導体装置（ＭＯＳＦＥＴ）
２０  半導体基板
２１  ｎ層
２２  ｐ型拡散層
２３  ｎ＋拡散層
２４  ｎ＋＋拡散層
３０  ゲート酸化膜
３１  ゲート電極
３２  層間絶縁層
３３  シリサイド電極
３４  ソース電極
４０  バリア層
４１  上面バリア層
４２  側壁バリア層
３４１  Ｔｉ層
３４２  Ａｌ層
【図１】
2015070192.tif 000003
【図２】
2015070192.tif 000004
【図３】
2015070192.tif 000005
【図４】
2015070192.tif 000006
【図５】
2015070192.tif 000007