(57)【要約】【課題】性能のばらつきを抑制されたＡＤ変換器を提供する。【解決手段】本実施形態に係るＡＤ変換器は、発振回路と、カウンターと、演算回路と、減算回路と、加算回路と、フィードバック回路とを備える。第１（第２）の発振回路は、入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる。第１（第２）のカウンターは、第１（第２）の発振回路が発生させたパルス信号をカウントする。第１（第２）の演算回路は、所定の時間間隔で第１（第２）のカウンターのカウント値の変化量に応じた信号を生成する。第１の減算回路は、第１及び第２の演算回路が生成した信号の差に応じたデジタル信号を出力する。加算回路は、第１及び第２の演算回路が生成した信号の和信号を生成する。第２の減算回路は、和信号と基準信号との差信号を生成する。フィードバック回路は、差信号を増幅して第１及び第２の発振回路に入力する。【選択図】図１
2015095865.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる第１の発振回路と、
前記第１の発振回路が発生させたパルス信号をカウントする第１のカウンターと、
所定の時間間隔で前記第１のカウンターのカウント値の変化量に応じた信号を生成する第１の演算回路と、
入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる第２の発振回路と、
前記第２の発振回路が発生させたパルス信号をカウントする第２のカウンターと、
所定の時間間隔で前記第２のカウンターのカウント値の変化量に応じた信号を生成する第２の演算回路と、
前記第１の演算回路が生成した信号と前記第２の演算回路が生成した信号の差に応じたデジタル信号を出力する第１の減算回路と、
前記第１の演算回路が生成した信号と前記第２の演算回路が生成した信号との和信号を生成する加算回路と、
前記和信号と基準信号との差信号を生成する第２の減算回路と、
前記差信号を増幅して前記第１の発振回路及び前記第２の発振回路に入力するフィードバック回路と、
を備えたＡＤ変換器。
【請求項２】
入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる第１の発振回路と、
前記第１の発振回路が発生させたパルス信号をカウントする第１のカウンターと、
所定の時間間隔で前記第１のカウンターのカウント値の変化量に応じた信号を生成する第１の演算回路と、
入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる第２の発振回路と、
前記第２の発振回路が発生させたパルス信号をカウントする第２のカウンターと、
所定の時間間隔で前記第２のカウンターのカウント値の変化量に応じた信号を生成する第２の演算回路と、
前記第１の演算回路が生成した信号と前記第２の演算回路が生成した信号との差に応じたデジタル信号を出力する減算回路と、
前記減算回路が出力した信号の低周波成分を増幅して前記第１の発振回路及び第２の発振回路に入力するフィードバック回路と、
前記フィードバック回路が出力した信号の極性を反転させて前記第１の発振回路に入力する反転回路と、
を備えたＡＤ変換器。
【請求項３】
入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる第１の発振回路と、
前記第１の発振回路が発生させたパルス信号をカウントするカウンターと、
所定の時間間隔で前記カウンターのカウント値の変化量に応じたデジタル信号を出力する第１の演算回路と、
入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる第２の発振回路と、
前記第２の発振回路が発生させたパルス信号をカウントするカウンターと、
所定の時間間隔で前記カウンターのカウント値の変化量に応じたデジタル信号を出力する第２の演算回路と、
前記第２の演算回路が発生させたデジタル信号と基準信号との差信号を生成する減算回路と、
前記減算回路が生成した差信号を増幅して前記第１の発振回路及び前記第２の発振回路に入力するフィルタ手段と、
を備えたＡＤ変換器。
【請求項４】
前記第１の発振回路及び前記第２の発振回路の少なくとも一方は、複数の遅延素子を備えるリング発振回路であり、
前記リング発振回路が発生させたパルス信号をカウントする前記第１のカウンター及び前記第２のカウンターは、前記複数の遅延素子が出力したパルス信号をそれぞれカウントする請求項１〜請求項３のいずれか１項に記載のＡＤ変換器。
【請求項５】
前記フィードバック回路は、ローパスフィルタを備える請求項１〜請求項４のいずれか１項に記載のＡＤ変換器。
【請求項６】
前記フィードバック回路は、積分回路を備える請求項２に記載のＡＤ変換器。
【請求項７】
増幅回路をさらに備え、
前記第１の発振回路及び前記第２の発振回路には、前記増幅回路により増幅されたアナログ信号が入力される請求項１〜請求項６のいずれか１項に記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換器に関する。
【背景技術】
【０００２】
従来、入力されたアナログ信号のレベルに応じた発振周波数のパルス信号を発生させる２つの発振回路を備えたＡＤ変換器が知られている。このようなＡＤ変換器では、２つの発振回路が所定の期間に発生させたパルス信号の数をカウンターによりそれぞれカウントする。そして、２つの発振回路のカウント値の差がデジタル信号として出力される。これにより、２つの発振回路に入力されたアナログ信号のレベルの差がデジタル信号に変換される。
【０００３】
このような従来のＡＤ変換器では、同じレベルのアナログ信号に対して発生させられるパルス信号の発振周波数が、発振回路の製造ばらつきにより発振回路毎に異なった値となることがあった。例えば、あるレベルのアナログ信号に対して１０ＭＨｚのパルス信号が発生するように発振回路を設計しても、実際には当該レベルのアナログ信号に対して１１ＭＨｚのパルス信号が発生する場合があった。また、入力されるアナログ信号に含まれるバイアス成分が、設計値とずれている場合もあった。このような発振回路の製造ばらつきやバイアス成分のずれが生じると、アナログ信号に信号成分が含まれない無信号時に出力されるデジタル値が、ＡＤ変換器ごとに異なった値となるおそれがあった。
【０００４】
また、ＡＤ変換器が備える２つの発振回路間で、同じレベルのアナログ信号に対して発生させられるパルス信号の発振周波数が異なった値となり、この発振周波数の差が出力されるデジタル信号にオフセットされることもあった。例えば、一方の発振回路はあるアナログ信号に対して１０ＭＨｚのパルス信号を発生し、他方の発振回路は当該アナログ信号に対して１０．１ＭＨｚのパルス信号を発生する場合、２つの発振回路間で発振周波数に０．１ＭＨｚのずれが生じる。この０．１ＭＨｚのずれが、デジタル信号にオフセットされるおそれがあった。
【０００５】
このように、従来のＡＤ変換器では、発振回路の製造ばらつきや、２つの発振回路間の発振周波数のずれにより生じるオフセットにより、同じアナログ信号に対して出力されるデジタル信号にばらつきが生じるという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２９７６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
性能のばらつきを抑制されたＡＤ変換器を提供する。
【課題を解決するための手段】
【０００８】
本実施形態に係るＡＤ変換器は、第１の発振回路と、第１のカウンターと、第１の演算回路と、第２の発振回路と、第２のカウンターと、第２の演算回路と、第１の減算回路と、加算回路と、第２の減算回路と、フィードバック回路とを備える。第１の発振回路は、入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる。第１のカウンターは、第１の発振回路が発生させたパルス信号をカウントする。第１の演算回路は、所定の時間間隔で第１のカウンターのカウント値の変化量に応じた信号を生成する。第２の発振回路は、入力されたアナログ信号のレベルに応じた周波数のパルス信号を発生させる。第２のカウンターは、第２の発振回路が発生させたパルス信号をカウントする。第２の演算回路は、所定の時間間隔で第２のカウンターのカウント値の変化量に応じた信号を生成する。第１の減算回路は、第１の演算回路が生成した信号と第２の演算回路が生成した信号の差に応じたデジタル信号を出力する。加算回路は、第１の演算回路が生成した信号と第２の演算回路が生成した信号との和信号を生成する。第２の減算回路は、和信号と基準信号との差信号を生成する。フィードバック回路は、差信号を増幅して第１の発振回路及び第２の発振回路に入力する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係るＡＤ変換器を示す図。
【図２】図１の発振回路及びカウンターの一例を示す図。
【図３】図２の発振回路の回路構成の一例を示す図。
【図４】第１実施形態に係るＡＤ変換器の変形例を示す図。
【図５】第２実施形態に係るＡＤ変換器を示す図。
【図６】第２実施形態に係るＡＤ変換器の変形例を示す図。
【図７】第３実施形態に係るＡＤ変換器を示す図。
【図８】第４実施形態に係るＡＤ変換器を示す図。
【図９】図８の発振回路の回路構成の一例を示す図。
【図１０】図８の発振回路の他の例を示す図。
【図１１】図８の発振回路の他の例を示す図。
【図１２】増幅回路を備えた第４実施形態に係るＡＤ変換器の一例を示す図。
【図１３】図１３は、増幅回路を備えた第４実施形態に係るＡＤ変換器の他の例を示す図。
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、第１実施形態について図１〜図４を参照して説明する。ここで、図１は、第１実施形態に係るＡＤ変換器を示す図である。図１に示すように、本実施形態に係るＡＤ変換器は、入力されたアナログ信号に応じたパルス信号を発生させる発振回路ＯＳＣ１（第１の発振回路）と、発振回路ＯＳＣ１が発生させたパルス信号の数をカウントするカウンターＣＮＴ１（第１のカウンター）と、カウンターＣＮＴ１のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ１（第１の演算回路）と、を備える。
【００１１】
また、ＡＤ変換器は、入力されたアナログ信号に応じたパルス信号を発生させる発振回路ＯＳＣ２（第２の発振回路）と、発振回路ＯＳＣ２が発生させたパルス信号の数をカウントするカウンターＣＮＴ２（第２のカウンター）と、カウンターＣＮＴ２のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ２（第２の演算回路）と、を備える。
【００１２】
さらに、ＡＤ変換器は、演算回路ＦＳＵＢ１の出力と演算回路ＦＳＵＢ２の出力との差を計算する減算回路ＳＵＢ１（第１の減算回路）と、演算回路ＦＳＵＢ１の出力と演算回路ＦＳＵＢ２の出力の和を計算する加算回路ＡＤ１と、加算回路ＡＤ１の出力と基準信号との差を計算する減算回路ＳＵＢ２（第２の減算回路）と、減算回路ＳＵＢ２の出力を増幅して発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力するフィードバック回路ＦＢと、を備える。
【００１３】
発振回路ＯＳＣ１は、入力されたアナログ信号のレベル（電流値や電圧値などの振幅レベル）に応じた発振周波数のパルス信号を発生させる。すなわち、発振回路ＯＳＣ１は、入力されたアナログ信号のレベルにより、発振周波数を制御される。発振回路ＯＳＣ１には、端子Ｔ１からＡＤ変換の対象となるアナログ信号ｘｉｎ１が入力され、フィードバック回路ＦＢから制御信号ｘｃｏｍが入力される。アナログ信号ｘｉｎ１は、バイアス成分ｘＢに信号成分ｘｓｉｇが重畳された信号である。制御信号ｘｃｏｍは、発振回路ＯＳＣ１と発振回路ＯＳＣ２の出力に応じて生成された信号であり、発振回路ＯＳＣ１の発振周波数が後述する基準信号ｎｒｅｆに応じた値となるようにフィードバック制御する。発振回路ＯＳＣ１が出力したパルス信号はカウンターＣＮＴ１に入力される。
【００１４】
カウンターＣＮＴ１は、発振回路ＯＳＣ１が発生させたパルス信号の数をカウント（計数）し、カウント値を記憶する。カウンターＣＮＴ１が記憶するカウント値は、発振回路ＯＳＣ１からパルス信号を１回入力される毎に１加算され、単調増加する。
【００１５】
演算回路ＦＳＵＢ１は、サンプリング間隔でカウンターＣＮＴ１のカウント値の変化量を計算し、計算された変化量に応じたデジタル信号ｘｏｕｔ１を生成して出力する。演算回路ＦＳＵＢ１には、サンプリング間隔でクロックが入力されており、演算回路ＦＳＵＢ１は、クロックが入力されたタイミングで変化量の計算及びデジタル信号ｘｏｕｔ１の出力を行う。演算回路ＦＳＵＢ１は、最新のカウント値を取得する保持回路ＲＥＧ１１と、前回のカウント値を記憶する保持回路ＲＥＧ１２と、カウント値の変化量を計算する減算回路ＳＵＢ１１とを備える。
【００１６】
保持回路ＲＥＧ１１は、クロックが入力されたタイミングでカウンターＣＮＴ１から最新のカウント値を取得し、取得したカウント値に応じたデジタル信号を出力する。保持回路ＲＥＧ１１から出力されたデジタル信号は、減算回路ＳＵＢ１１に入力される。保持回路ＲＥＧ１１は、減算回路ＳＵＢ１１からデジタル信号ｘｏｕｔ１が出力された後、取得したカウント値に応じたデジタル信号を保持回路ＲＥＧ１２に入力する。
【００１７】
保持回路ＲＥＧ１２は、保持回路ＲＥＧ１１から入力されたデジタル信号（カウント値）を、次のクロックが入力されるまで記憶する。保持回路ＲＥＧ１２は、次のクロックが入力されたタイミングで、現在記憶しているデジタル信号、すなわち、前回のカウント値に応じたデジタル信号を、減算回路ＳＵＢ１１に入力する。保持回路ＲＥＧ１２は、減算回路ＳＵＢ１１からデジタル信号ｘｏｕｔ１が出力された後、保持回路ＲＥＧ１１から新たなデジタル信号を入力され、入力された当該デジタル信号を次のクロックが入力されるタイミングまで記憶する。
【００１８】
減算回路ＳＵＢ１１は、クロックが入力されたタイミングで、保持回路ＲＥＧ１１から最新のカウント値に応じたデジタル信号を入力され、保持回路ＲＥＧ１２から前回のカウント値に応じたデジタル信号を入力される。減算回路ＳＵＢ１１は、保持回路ＲＥＧ１１及び保持回路ＲＥＧ１２から入力されたデジタル信号に基づいて、最新のカウント値から前回のカウント値を減算したカウント値の変化量を計算し、計算されたカウント値の変化量に応じた信号ｘｏｕｔ１を生成して出力する。このデジタル信号ｘｏｕｔ１は、アナログ信号ｘｉｎ１をサンプリング間隔でデジタル変換したデジタル信号である。減算回路ＳＵＢ１１から出力されたデジタル信号ｘｏｕｔ１は、減算回路ＳＵＢ１及び加算回路ＡＤ１に入力される。
【００１９】
発振回路ＯＳＣ２は、入力されたアナログ信号のレベルに応じた発振周波数のパルス信号を発生させる。すなわち、発振回路ＯＳＣ２は、入力されたアナログ信号のレベルにより、発振周波数を制御される。発振回路ＯＳＣ２には、端子Ｔ２からＡＤ変換の対象となるアナログ信号ｘｉｎ２が入力され、フィードバック回路ＦＢから制御信号ｘｃｏｍが入力される。アナログ信号ｘｉｎ２は、バイアス成分ｘＢに信号成分ｘｓｉｇが重畳された信号である。アナログ信号ｘｉｎ２の信号成分ｘｓｉｇは、アナログ信号ｘｉｎ１の信号成分ｘｓｉｇと極性（位相）が逆になっている。すなわち、発振回路ＯＳＣ１と発振回路ＯＳＣ２とは、信号成分ｘｓｉｇを差動入力される。制御信号ｘｃｏｍは、発振回路ＯＳＣ１と発振回路ＯＳＣ２の出力に応じて生成された信号であり、発振回路ＯＳＣ２の発振周波数が後述する基準信号ｎｒｅｆに応じた値となるようにフィードバック制御する。発振回路ＯＳＣ２が出力したパルス信号はカウンターＣＮＴ２に入力される。
【００２０】
カウンターＣＮＴ２は、発振回路ＯＳＣ２が発生させたパルス信号の数をカウントし、カウント値を記憶する。カウンターＣＮＴ２が記憶するカウント値は、発振回路ＯＳＣ２からパルス信号を１回入力される毎に１加算され、単調増加する。
【００２１】
演算回路ＦＳＵＢ２は、サンプリング間隔でカウンターＣＮＴ２のカウント値の変化量を計算し、計算された変化量に応じたデジタル信号ｘｏｕｔ２を生成して出力する。演算回路ＦＳＵＢ２には、サンプリング間隔でクロックが入力されており、演算回路ＦＳＵＢ２は、クロックが入力されたタイミングで変化量の計算及びデジタル信号ｘｏｕｔ２の出力を行う。演算回路ＦＳＵＢ２は、最新のカウント値を取得する保持回路ＲＥＧ２１と、前回のカウント値を記憶する保持回路ＲＥＧ２２と、カウント値の変化量を計算する減算回路ＳＵＢ２１とを備える。
【００２２】
保持回路ＲＥＧ２１は、クロックが入力されたタイミングでカウンターＣＮＴ２から最新のカウント値を取得し、取得したカウント値に応じたデジタル信号を出力する。保持回路ＲＥＧ２１から出力されたデジタル信号は、減算回路ＳＵＢ２１に入力される。保持回路ＲＥＧ２１は、減算回路ＳＵＢ２１からデジタル信号ｘｏｕｔ２が出力された後、取得したカウント値に応じたデジタル信号を保持回路ＲＥＧ２２に入力する。
【００２３】
保持回路ＲＥＧ２２は、保持回路ＲＥＧ２１から入力されたデジタル信号（カウント値）を、次のクロックが入力されるまで記憶する。保持回路ＲＥＧ２２は、次のクロックが入力されたタイミングで、現在記憶しているデジタル信号、すなわち、前回のカウント値に応じたデジタル信号を、減算回路ＳＵＢ２１に入力する。保持回路ＲＥＧ２２は、減算回路ＳＵＢ２１からデジタル信号ｘｏｕｔ２が出力された後、保持回路ＲＥＧ２２から新たなデジタル信号を入力され、入力された当該デジタル信号を次のクロックが入力されるタイミングまで記憶する。
【００２４】
減算回路ＳＵＢ２１は、クロックが入力されたタイミングで、保持回路ＲＥＧ２１から最新のカウント値に応じたデジタル信号を入力され、保持回路ＲＥＧ２２から前回のカウント値に応じたデジタル信号を入力される。減算回路ＳＵＢ２１は、保持回路ＲＥＧ２１及び保持回路ＲＥＧ２２から入力されたデジタル信号に基づいて、最新のカウント値から前回のカウント値を減算したカウント値の変化量を計算し、計算されたカウント値の変化量に応じた信号ｘｏｕｔ２を生成して出力する。このデジタル信号ｘｏｕｔ２は、アナログ信号ｘｉｎ２をサンプリング間隔でデジタル変換したデジタル信号である。減算回路ＳＵＢ２１から出力されたデジタル信号ｘｏｕｔ２は、減算回路ＳＵＢ１及び加算回路ＡＤ１に入力される。
【００２５】
減算回路ＳＵＢ１は、サンプリング間隔で、演算回路ＦＳＵＢ１からデジタル信号ｘｏｕｔ１を入力され、演算回路ＦＳＵＢ２からデジタル信号ｘｏｕｔ２を入力される。減算回路ＳＵＢ１は、デジタル信号ｘｏｕｔ１からデジタル信号ｘｏｕｔ２を減算し、２つのデジタル信号の差に応じた差信号であるデジタル信号ｘｏｕｔを生成し、端子Ｔ３から出力する。すなわち、減算回路ＳＵＢ１は、発振回路ＯＳＣ１に入力されたアナログ信号ｘｉｎ１のカウント値の変化量と発振回路ＯＳＣ２に入力されたアナログ信号ｘｉｎ２のカウント値の変化量との差を計算し、計算された変化量の差に応じたデジタル信号ｘｏｕｔを出力する。これにより、アナログ信号ｘｉｎ１とアナログ信号ｘｉｎ２とのレベルの差をデジタル信号に変換することができる。
【００２６】
加算回路ＡＤ１は、減算回路ＳＵＢ１と同様に、サンプリング間隔で、演算回路ＦＳＵＢ１からデジタル信号ｘｏｕｔ１を入力され、演算回路ＦＳＵＢ２からデジタル信号ｘｏｕｔ２を入力される。加算回路ＡＤ１は、デジタル信号ｘｏｕｔ１とデジタル信号ｘｏｕｔ２とを加算し、２つのデジタル信号の和に応じた和信号であるデジタル信号を出力する。すなわち、加算回路ＡＤ１は、発振回路ＯＳＣ１に入力されたアナログ信号ｘｉｎ１のカウント値の変化量と発振回路ＯＳＣ２に入力されたアナログ信号ｘｉｎ２のカウント値の変化量との和を計算し、計算された変化量の和に応じたデジタル信号を出力する。加算回路ＡＤ１から出力されたデジタル信号は、減算回路ＳＵＢ２に入力される。
【００２７】
減算回路ＳＵＢ２は、加算回路ＡＤ１からカウント値の変化量の和に応じたデジタル信号（和信号）を入力されるとともに、基準信号ｎｒｅｆを入力される。加算回路ＡＤ１からのデジタル信号はサンプリング間隔で入力され、基準信号ｎｒｅｆはサンプリング間隔で、あるいは随時入力される。基準信号ｎｒｅｆとは、アナログ信号がゼロの時の２つの発振回路の周波数を所定の値に設定するためのデジタル信号である。すなわち、基準信号ｎｒｅｆは、入力されるアナログ信号ｘｉｎ１，ｘｉｎ２に含まれるバイアス成分ｘＢに応じたカウント数（発振周波数）を、所定の値に設定するために入力される。これにより、演算回路ＦＳＵＢ１及び演算回路ＦＳＵＢ２から出力されるデジタル信号ｘｏｕｔ１及びｘｏｕｔ２は、基準信号ｎｒｅｆにより設定されたバイアス成分に信号成分が重畳された信号となって出力される。したがって、基準信号ｎｒｅｆは、デジタル信号ｘｏｕｔ１及びｘｏｕｔ２のバイアス成分が信号成分より大きくなるように設定される。発振回路ＯＳＣ１，ＯＳＣ２に無信号のアナログ信号ｘｉｎ１，ｘｉｎ２が入力されると、当該アナログ信号に含まれるバイアス成分ｘＢがデジタル変換され、基準信号ｎｒｅｆにより設定されたバイアス成分が出力される。
【００２８】
減算回路ＳＵＢ２は、基準信号ｎｒｅｆから加算回路ＡＤ１のデジタル信号を減算し、２つのデジタル信号の差に応じた差信号であるデジタル信号を生成して出力する。減算回路ＳＵＢ２から出力されたデジタル信号は、フィードバック回路ＦＢに入力される。
【００２９】
フィードバック回路ＦＢは、減算回路ＳＵＢ２から入力されたデジタル信号（差信号）をアナログ変換し、所定の利得で増幅し、発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力する。フィードバック回路ＦＢは、デジタル信号をアナログ変換するＤＡ変換器ＤＡＣと、入力された信号を増幅するフィルタＬＰＦと、を備える。
【００３０】
ＤＡ変換器ＤＡＣは、減算回路ＳＵＢ２から入力されたデジタル信号を、アナログ変換する。ＤＡ変換器ＤＡＣとして、パルス変調型ＤＡ変換器やデルタシグマ型ＤＡ変換器などの任意のＤＡ変換器を使用することができる。ＤＡ変換器ＤＡＣから出力されたアナログ信号は、フィルタＬＰＦに入力される。
【００３１】
フィルタＬＰＦは、遮断周波数より低い周波数成分を所定の利得で増幅して通過させ、遮断周波数より高い周波数成分を逓減させて除去するローパスフィルタ（低域通過フィルタ）である。フィルタＬＰＦは、ＤＡ変換器より入力されたアナログ信号から高周波成分（遮断周波数より周波数が高い周波数成分）を除去し、低周波成分（遮断周波数より周波数が低い周波数成分）を所定の利得で増幅することにより、制御信号ｘｃｏｍを生成する。
【００３２】
制御信号ｘｃｏｍは、発振回路ＯＳＣ１及び発振回路ＯＳＣ２のアナログ信号がゼロの時の発振周波数が所定の周波数となるようにフィードバック制御するための信号であって、発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力される。また、制御信号ｘｃｏｍは、デジタル信号ｘｏｕｔ１（ｘｏｕｔ２）から、アナログ信号ｘｉｎ１（ｘｉｎ２）に含まれるバイアス成分ｘＢの揺らぎを除去するように、発振回路ＯＳＣ１の発振周波数をフィードバック制御する。バイアス成分ｘＢの揺らぎを除去するために、フィルタＬＰＦの遮断周波数は、バイアス成分ｘＢの揺らぎ成分の周波数が通過帯域（低周波成分）に含まれるように設定される。
【００３３】
なお、本実施形態において、ＤＡ変換器ＤＡＣは、減算回路ＳＵＢ２とフィルタＬＰＦとの間に設けられたが、フィルタＬＰＦと発振回路との間に設けられてもよい。この場合、減算回路ＳＵＢ２から出力されたデジタル信号は、まず、フィルタＬＰＦで増幅されるとともに、高周波成分を除去される。次に、フィルタＬＰＦから出力されたデジタル信号がＤＡ変換器ＤＡＣによりアナログ変換され、制御信号ｘｃｏｍとして発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力される。
【００３４】
また、フィードバック回路ＦＢはＤＡ変換器ＤＡＣを備えず、発振回路ＯＳＣ１及び発振回路ＯＳＣ２がアナログ変換機能を備えてもよい。この場合、減算回路ＳＵＢ２から出力されたデジタル信号は、まず、フィルタＬＰＦで増幅されるとともに、高周波成分を除去される。次に、フィルタＬＰＦから出力されたデジタル信号が発振回路ＯＳＣ１（ＯＳＣ２）に入力され、発振回路ＯＳＣ１（ＯＳＣ２）の内部でアナログ変換され、制御信号ｘｃｏｍとして発振回路ＯＳＣ１（ＯＳＣ２）の発振周波数を制御する。
【００３５】
次に、本実施形態に係るＡＤ変換器の動作について説明する。以下では、各信号ｘ，ｎの値を、Ｘ，Ｎに各信号ｘ，ｎと同じ添え字を付して表す。各信号の値とは、その信号に応じた発振周波数を意味する。例えば、Ｘｉｎ１は、信号ｘｉｎ１に応じた発振周波数を表す。各信号の値は、発振周波数のかわりに、各信号のレベルやカウント値であってもよい。また、以下の説明において、ｘｉｎ１（ｘｉｎ２）がデジタル変換されて演算回路ＦＳＵＢ１（演算回路ＦＳＵＢ２）から出力されるまでの変換係数をＫｓ、ｘｃｏｍが演算回路ＦＳＵＢ１（演算回路ＦＳＵＢ２）から出力されるまでの変換係数をＫｃ、フィルタＬＰＦの利得をＡとする。
【００３６】
発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力される信号ｘｉｎ１及び信号ｘｉｎ１は、バイアス成分ｘＢに信号成分ｘｓｉｇが重畳された信号であり、信号成分ｘｓｉｇは反対の極性（位相）で差動入力される。したがって、以下の式が成り立つ。
Ｘｉｎ１＝ＸＢ＋Ｘｓｉｇ  （１）
Ｘｉｎ２＝ＸＢ−Ｘｓｉｇ  （２）
【００３７】
発振回路ＯＳＣ１（ＯＳＣ２）に信号ｘｉｎ１（ｘｉｎ２）及び制御信号ｘｃｏｍが入力されると、それぞれ変換係数Ｋｓ及び変換係数Ｋｃで変換され、これらが重畳された信号ｘｏｕｔ１（ｘｏｕｔ２）が出力される。また、制御信号ｘｃｏｍは、基準信号ｎｒｅｆから、信号ｘｏｕｔ１と信号ｘｏｕｔ２との和を減算し、利得Ａで増幅した信号である。したがって、以下の式が成り立つ。
Ｘｏｕｔ１＝ＫｓＸｉｎ１＋ＫｃＸｃｏｍ  （３）
Ｘｏｕｔ２＝ＫｓＸｉｎ２＋ＫｃＸｃｏｍ  （４）
Ｘｃｏｍ＝Ａ｛Ｎｒｅｆ−（Ｘｏｕｔ１＋Ｘｏｕｔ２）｝  （５）
【００３８】
式（３）、（４）、（５）より、Ｘｏｕｔ１及びＸｏｕｔ１を以下のように計算することができる。
Ｘｏｕｔ１＝
｛ＡＫｃＮｒｅｆ＋（１＋ＡＫｃ）ＫｓＸｉｎ１−ＡＫｃＫｓＸｉｎ２｝／（１＋２ＡＫｃ）  （４）
Ｘｏｕｔ２＝
｛ＡＫｃＮｒｅｆ＋（１＋ＡＫｃ）ＫｓＸｉｎ２−ＡＫｃＫｓＸｉｎ１｝／（１＋２ＡＫｃ）  （５）
【００３９】
上記の式（４）、（５）に式（１）、（２）を代入すると、Ｘｏｕｔ１及びＸｏｕｔ１を以下のように計算することができる。
Ｘｏｕｔ１＝｛（１＋２ＡＫｃ）ＫｓＸｓｉｇ＋ＡＫｃＮｒｅｆ＋ＫｓＸＢ｝／（１＋２ＡＫｃ）  （６）
Ｘｏｕｔ２＝｛−（１＋２ＡＫｃ）ＫｓＸｓｉｇ＋ＡＫｃＮｒｅｆ＋ＫｓＸＢ｝／（１＋２ＡＫｃ）  （７）
【００４０】
ここで、フィルタＬＰＦの利得Ａを大きく設定する（Ａ＞＞１）と、式（６）、（７）は以下のように近似できる。
Ｘｏｕｔ１≒ＫｓＸｓｉｇ＋Ｎｒｅｆ／２  （８）
Ｘｏｕｔ２≒−ＫｓＸｓｉｇ＋Ｎｒｅｆ／２  （９）
すなわち、信号ｘｏｕｔ１及び信号ｘｏｕｔ２は、基準信号ｎｒｅｆにより設定される所定のバイアス成分に信号成分が重畳されたデジタル信号として出力される。
【００４１】
端子Ｔ３から出力される信号ｘｏｕｔは、信号ｘｏｕｔ１から信号ｘｏｕｔ２を減算した信号である。したがって、式（８），（９）より以下の式が成り立つ。
Ｘｏｕｔ＝Ｘｏｕｔ１−Ｘｏｕｔ２≒２ＫｓＸｓｉｇ  （１０）
このように、本実施形態に係るＡＤ変換器に信号成分ｘｓｉｇを含むアナログ信号ｘｉｎ１及びｘｉｎ２を差動入力すると、ｘｓｉｇの発振周波数Ｘｓｉｇに応じた発振周波数２ＫｓＸｓｉｇのデジタル信号ｘｏｕｔが出力される。これにより、アナログ信号ｘｉｎ１の信号成分ｘｓｉｇをデジタル変換することができる。
【００４２】
以上説明したとおり、本実施形態によれば、基準信号ｎｒｅｆにより設定された所定のバイアス成分に信号成分が重畳されたデジタル信号ｘｏｕｔ１，ｘｏｕｔ２を出力することができる。すなわち、入力信号ｘｉｎ１，ｘｉｎ１のバイアス成分ｘＢに依らずに、デジタル信号ｘｏｕｔ１，ｘｏｕｔ２のバイアス成分を設定することができる。したがって、２つの発振回路に製造ばらつきが生じている場合であっても、周波数変換利得を基準信号ｎｒｅｆにより所定の値に設定することができる。これにより、ＡＤ変換器の性能のばらつきを抑制することができる。また、基準信号ｎｒｅｆの値を制御することにより、ＡＤ変換器の分解能を容易に制御することができる。
【００４３】
なお、本実施形態において、入力信号ｘｉｎ１（ｘｉｎ２）がデジタル変換されて演算回路ＦＳＵＢ１（演算回路ＦＳＵＢ２）から出力されるまでの変換係数Ｋｓを、制御信号ｘｃｏｍの値に応じて制御してもよい（Ｋｓ＝ＢＸｃｏｍ）。これにより、上記と同様、基準信号ｎｒｅｆにより設定された所定のバイアス成分に信号成分が重畳されたデジタル信号ｘｏｕｔ１，ｘｏｕｔ２を出力することができる。
【００４４】
また、発振回路ＯＳＣ１及び発振回路ＯＳＣ２の少なくとも一方は、リング発振回路であってもよい。図２は、リング発振回路により構成された発振回路ＯＳＣ１とカウンターＣＮＴ１との一例を示す図である。図２に示すように、発振回路ＯＳＣ１は、リング状に配置された複数の遅延素子ｄｉ（ｉ＝１〜ｎ）を備える。各遅延素子ｄｉは、端子Ｔ１とフィードバック回路ＦＢと接続され、各遅延素子ｄｉに入力信号ｘｉｎ１及び制御信号ｘｃｏｍが入力される。各遅延素子ｄｉは、入力されたアナログ信号のレベルに応じたパルス信号を、所定時間ずつずらして出力する。
【００４５】
遅延素子ｄｉは、図３に示すように、２つのインバータ回路を接続して構成することができる。このように構成された発振回路ＯＳＣ１は、インバータ回路を構成するトランジスタＭＰｄｉ（ｉ＝１〜２ｎ）及びＭＮｄｉ（ｉ＝１〜２ｎ）の電源電圧として制御信号ｘｃｏｍを入力される。あるいは、トランジスタＭＮｃ２ｉ（ｉ＝１〜２ｎ）のゲート電圧として制御信号ｘｃｏｍを入力される。これにより、デジタル信号ｘｏｕｔ１，ｘｏｕｔ２が基準信号ｎｒｅｆにより設定された所定のバイアス成分に信号成分が重畳されたデジタル信号となるように、発振回路ＯＳＣ１の発振周波数を制御することができる。
【００４６】
また、フィルタＬＰＦからデジタル信号が入力される、すなわち、フィードバック回路ＦＢがＤＡ変換器ＤＡＣを備えない場合には、トランジスタＭＮｃ２ｉが複数のトランジスタにより構成されてもよい。フィルタＬＰＦから入力されるデジタル信号に応じて使用するトランジスタの数を変えることにより、入力されたデジタル信号をアナログ変換することができる。
【００４７】
発振回路ＯＳＣ１がリング発振回路の場合、カウンターＣＮＴ１は、各遅延素子ｄｉから出力されるパルス信号をそれぞれカウントする複数のカウンターＣＮＴ１１〜ＣＮＴ１ｎと、複数のカウンターＣＮＴ１１〜ＣＮＴ１ｎの各カウント値を合計する加算回路ＳＵＭ１とを備える。演算回路ＦＳＵＢ１は、加算回路ＳＵＭ１により合計されたカウント値を用いてデジタル変換を行う。このような構成により、発振回路ＯＳＣ１の発振周波数を容易に高めることが可能となり、ＡＤ変換器の分解能を向上させることができる。
【００４８】
また、カウンターＣＮＴ１（ＣＮＴ２）のカウント値がリセットされるように構成されてもよい。この場合、図４に示すように、演算回路ＦＳＵＢ１（ＦＳＵＢ２）は、保持回路ＲＥＧ１２（ＲＥＧ２２）及び減算回路ＳＵＢ１１（ＳＵＢ２１）を備えず、保持回路ＲＥＧ１１（ＲＥＧ２１）が最新のカウント値を取得するタイミングに同期してカウント値がリセットされる。これにより、保持回路ＲＥＧ１１（ＲＥＧ２１）が取得する最新のカウント値は、サンプリング周期の１周期分のカウント値となり、このカウント値に応じて保持回路ＲＥＧ１１（ＲＥＧ２１）から出力されるデジタル信号は、図１において減算回路ＳＵＢ１１（ＳＵＢ２１）が出力するデジタル信号ｘｏｕｔ１（ｘｏｕｔ２）と一致する。
【００４９】
（第２実施形態）
次に、第２実施形態について図５及び図６を参照して説明する。本実施形態において、ＡＤ変換器は、出力信号ｘｏｕｔに含まれるオフセット成分ｘｏｆｆｓｅｔを除去するように動作する。ここで、図５は、第２実施形態に係るＡＤ変換器を示す図である。図５に示すように、本実施形態に係るＡＤ変換器は、入力されたアナログ信号に応じたパルス信号を発生させる発振回路ＯＳＣ１（第１の発振回路）と、発振回路ＯＳＣ１が発生させたパルス信号の数をカウントするカウンターＣＮＴ１（第１のカウンター）と、カウンターＣＮＴ１のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ１（第１の演算回路）と、を備える。
【００５０】
また、ＡＤ変換器は、入力されたアナログ信号に応じたパルス信号を発生させる発振回路ＯＳＣ２（第２の発振回路）と、発振回路ＯＳＣ２が発生させたパルス信号の数をカウントするカウンターＣＮＴ２（第２のカウンター）と、カウンターＣＮＴ２のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ２（第２の演算回路）と、を備える。以上の構成は、第１実施形態と同様であるため説明を省略する。
【００５１】
本実施形態において、ＡＤ変換器はさらに、演算回路ＦＳＵＢ１の出力と演算回路ＦＳＵＢ２の出力との差を計算する減算回路ＳＵＢ１と、減算回路ＳＵＢ１の出力を増幅して発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力するフィードバック回路ＦＢと、発振回路ＯＳＣ１に入力されるフィードバック回路ＦＢからの出力の極性を反転させる反転回路ＡＭＰと、を備える。
【００５２】
減算回路ＳＵＢ１は、サンプリング間隔で、演算回路ＦＳＵＢ１からデジタル信号ｘｏｕｔ１を入力され、演算回路ＦＳＵＢ２からデジタル信号ｘｏｕｔ２を入力される。減算回路ＳＵＢ１は、デジタル信号ｘｏｕｔ１からデジタル信号ｘｏｕｔ２を減算し、２つのデジタル信号の差に応じたデジタル信号ｘｏｕｔを端子Ｔ３から出力する。すなわち、減算回路ＳＵＢ１は、発振回路ＯＳＣ１に入力されたアナログ信号ｘｉｎ１のカウント値の変化量と発振回路ＯＳＣ２に入力されたアナログ信号ｘｉｎ２のカウント値の変化量との差を計算し、計算された変化量の差に応じたデジタル信号ｘｏｕｔを出力する。これにより、アナログ信号ｘｉｎ１とアナログ信号ｘｉｎ２とのレベルの差をデジタル信号に変換することができる。また、減算回路ＳＵＢ１から出力されたデジタル信号ｘｏｕｔは、フィードバック回路ＦＢに入力される。
【００５３】
フィードバック回路ＦＢは、減算回路ＳＵＢ１から入力されたデジタル信号ｘｏｕｔをアナログ変換し、所定の利得で増幅し、発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力する。フィードバック回路ＦＢは、デジタル信号をアナログ変換するＤＡ変換器ＤＡＣと、入力された信号を増幅するフィルタＬＰＦと、を備える。なお、ＤＡ変換器ＤＡＣの構成は、第１実施形態と同様であるため説明を省略する。
【００５４】
フィルタＬＰＦは、遮断周波数より低い周波数成分を所定の利得で増幅して通過させ、遮断周波数より高い周波数成分を逓減させて除去するローパスフィルタ（低域通過フィルタ）である。フィルタＬＰＦは、ＤＡ変換器より入力されたアナログ信号から高周波成分（遮断周波数より周波数が高い周波数成分）を除去し、低周波成分（遮断周波数より周波数が低い周波数成分）を所定の利得で増幅することにより、制御信号ｘｄを生成する。
【００５５】
制御信号ｘｄは、発振回路ＯＳＣ１及び発振回路ＯＳＣ２の発振周波数のずれから生じるオフセット成分ｘｏｆｆｓｅｔを埋め直すように、２つの発振回路の発振周波数を制御する。すなわち、発振周波数が相対的に高くなっている発振回路の発振周波数を低下させ、発振周波数が相対的に低くなっている発振回路の発振周波数を上昇させるように制御する。制御信号ｘｄは、反転回路ＡＭＰを介して発振回路ＯＳＣ１に入力され、発振回路ＯＳＣ２には直接入力される。
【００５６】
上記のオフセット成分ｘｏｆｆｓｅｔは、出力信号ｘｏｕｔに直流成分として含まれる。したがって、制御信号ｘｄとして信号ｘｏｕｔの直流成分をフィードバックできるように、直流成分に大きな利得を持つフィルタＬＰＦが好ましい。また、制御信号ｘｄとして出力信号ｘｏｕｔに含まれる信号成分がフィードバックされないように、通過帯域が狭い（遮断周波数が低い）フィルタＬＰＦが好ましい。このようなフィルタＬＰＦとして、例えば、積分回路を使用することができる。
【００５７】
反転回路ＡＭＰは、フィードバック回路ＦＢから出力された制御信号ｘｄの極性（位相）を反転させて発振回路ＯＳＣ１に入力する。反転回路ＡＭＰとして、例えば、利得が１倍の反転増幅回路を用いることができる。
【００５８】
次に、本実施形態に係るＡＤ変換器の動作について説明する。以下の説明において、入力信号ｘｉｎ１（ｘｉｎ２）がデジタル変換されて演算回路ＦＳＵＢ１（演算回路ＦＳＵＢ２）から出力されるまでの変換係数をＫｓ、制御信号ｘｄが演算回路ＦＳＵＢ１（演算回路ＦＳＵＢ２）から出力されるまでの変換係数をＫｃ、出力信号ｘｏｕｔに含まれるオフセット成分ｘｏｆｆｓｅｔフィルタＬＰＦの利得をＡ（ω）とする。
【００５９】
発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力される信号ｘｉｎ１及び信号ｘｉｎ１は、バイアス成分ｘＢに信号成分ｘｓｉｇが重畳された信号であり、信号成分ｘｓｉｇは反対の極性（位相）で差動入力される。したがって、以下の式が成り立つ。
Ｘｉｎ１＝ＸＢ＋Ｘｓｉｇ  （１１）
Ｘｉｎ２＝ＸＢ−Ｘｓｉｇ  （１２）
【００６０】
発振回路ＯＳＣ１（ＯＳＣ２）に信号ｘｉｎ１（ｘｉｎ２）及び制御信号ｘｄが入力されると、それぞれ変換係数Ｋｓ及び変換係数Ｋｃで変換され、これらが重畳された信号ｘｏｕｔ１（ｘｏｕｔ２）が出力される。また、制御信号ｘｄは、極性を反転して発振回路ＯＳＣ１に入力される。さらに、出力信号ｘｏｕｔにはオフセット成分ｘｏｆｆｓｅｔが含まれる。したがって、以下の式が成り立つ。
Ｘｏｕｔ１＝ＫｓＸｉｎ１−ＫｃＸｄ  （１３）
Ｘｏｕｔ２＝ＫｓＸｉｎ２＋ＫｃＸｄ＋Ｘｏｆｆｓｅｔ  （１４）
Ｘｄ＝Ａ（ω）Ｘｏｕｔ＝Ａ（ω）（Ｘｏｕｔ１−Ｘｏｕｔ２）  （１５）
【００６１】
式（１３）、（１４）、（１５）より、Ｘｏｕｔは以下のように計算することができる。
Ｘｏｕｔ＝｛Ｋｓ（Ｘｉｎ１−Ｘｉｎ２）−Ｘｏｆｆｓｅｔ｝／（１＋２Ａ（ω）Ｋｃ）  （１６）
【００６２】
上記の式（１６）に式（１１）、（１２）を代入すると、Ｘｏｕｔは以下のように計算することができる。
Ｘｏｕｔ＝（−Ｘｏｆｆｓｅｔ＋２ＫｓＸｓｉｇ）／（１＋２Ａ（ω）Ｋｃ）  （１７）
【００６３】
ここで、フィルタＬＰＦの利得Ａ（ω）を、直流付近（ω≒０）で大きく（Ａ（０）＞＞１）設定すると、式（１７）は以下のように近似できる。
Ｘｏｕｔ≒０  （１８）
また、直流付近以外の周波数帯域で利得Ａ（ω）を小さく（Ａ（ω）＜＜１）設定すると、式（１７）は以下のように近似できる。
Ｘｏｕｔ≒２ＫｓＸｓｉｇ  （１９）
すなわち、出力信号ｘｏｕｔには直流成分（オフセット成分ｘｏｆｆｓｅｔ）が含まれず、それ以外の周波数領域には信号成分ｘｓｉｇの発振周波数に応じたデジタル信号が含まれる。
【００６４】
以上説明したとおり、本実施形態によれば、２つの発振回路間に周波数オフセットが生じた場合であっても、オフセット成分ｘｏｆｆｓｅｔを抑制した出力信号ｘｏｕｔを出力することができる。これにより、ＡＤ変換器の性能のばらつきを抑制することができる。
【００６５】
図６は、本実施形態の変形例を示す図である。この変形例では、ＡＤ変換器は、フィードバック回路ＦＢの代わりに、減算回路ＳＵＢ３を備える。減算回路ＳＵＢ３は、サンプリング間隔で、保持回路ＲＥＧ１１からカウンターＣＮＴ１の最新のカウント値に応じたデジタル信号を入力され、保持回路ＲＥＧ２１からカウンターＣＮＴ２の最新のカウント値に応じたデジタル信号を入力される。減算回路ＳＵＢ３は、保持回路ＲＥＧ１１から入力されたデジタル信号から、保持回路ＲＥＧ２１から入力されたデジタル信号を減算し、２つのデジタル信号の差に応じた制御信号ｘｄを出力する。制御信号ｘｄは、反転回路ＡＭＰを介して発振回路ＯＳＣ１に入力され、発振回路ＯＳＣ２には直接入力される。
【００６６】
図５における演算回路ＦＳＵＢ１（ＦＳＵＢ２）によるサンプリング間隔でカウント値の差を計算する処理は、微分処理とみなすことができる。また、フィルタＬＰＦによる高周波成分の除去は、積分処理とみなすことができる。したがって、図５において、演算回路ＦＳＵＢ１（ＦＳＵＢ２）、減算回路ＳＵＢ１、及びフィルタＬＰＦにより行われている処理は、カウンターＣＮＴ１のカウント値とカウンターＣＮＴ２のカウント値との差を計算する処理と略等価である。よって、本変形例によっても、図５のＡＤ変換器と同様の効果を得ることができる。すなわち、２つの発振回路間に周波数変換利得のずれが生じた場合であっても、オフセット成分ｘｏｆｆｓｅｔを抑制した出力信号ｘｏｕｔを出力することができる。
【００６７】
（第３実施形態）
次に、第３実施形態について図７を参照して説明する。本実施形態において、ＡＤ変換器は、基準信号ｎｒｅｆにより設定された所定のバイアス成分に信号成分が重畳されたデジタル信号ｘｏｕｔ１を出力するように動作する。ここで、図７は、第３実施形態に係るＡＤ変換器を示す図である。図７に示すように、本実施形態に係るＡＤ変換器は、入力されたアナログ信号に応じたパルス信号ｘｏ１を発生させる発振回路ＯＳＣ１（第１の発振回路）と、発振回路ＯＳＣ１が発生させたパルス信号の数をカウントするカウンターＣＮＴ１と、カウンターＣＮＴ１のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ１（第１の演算回路）と、入力されたアナログ信号に応じたパルス信号ｘｏ２を発生させる発振回路ＯＳＣ２（第２の発振回路）と、発振回路ＯＳＣ２が発生させたパルス信号の数をカウントするカウンターＣＮＴ２と、カウンターＣＮＴ２のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ２（第２の演算回路）と、を備える。本実施形態において、演算回路ＦＳＵＢ１から出力されるデジタル信号ｘｏｕｔ１が、第１実施形態における出力信号ｘｏｕｔとなる。以上の構成は第１実施形態と同様のため説明を省略する。
【００６８】
また、本実施形態において、ＡＤ変換器は、発振回路ＯＳＣ２の出力信号ｘｏ２に応じたデジタル信号ｘｏｕｔ２と基準信号ｎｒｅｆとを比較し、比較結果に応じたアナログ信号を生成して出力する制御回路ＦＣＮＴを備える。制御回路ＦＣＮＴは、カウンターＣＮＴ２と、発振回路ＯＳＣ２の出力信号ｘｏ２に応じたデジタル信号ｘｏｕｔ２を出力する演算回路ＦＳＵＢ２と、基準信号ｎｒｅｆとデジタル信号ｘｏｕｔ２との差を計算する減算回路ＳＵＢＦと、減算回路ＳＵＢＦから入力されたデジタル信号をアナログ変換するＤＡ変換器ＤＡＣと、アナログ信号を所定の利得で増幅するフィルタＬＰＦ（フィルタ手段）とを備える。
【００６９】
減算回路ＳＵＢＦは、演算回路ＦＳＵＢ２からデジタル信号ｘｏｕｔ２を入力されるとともに、基準信号ｎｒｅｆを入力される。デジタル信号ｘｏｕｔ２及び基準信号ｎｒｅｆはサンプリング間隔で入力される。減算回路ＳＵＢＦは、基準信号ｎｒｅｆに応じた値Ｎｒｅｆからデジタル信号ｘｏｕｔ２に応じた値Ｘｏ２を減算し、２つの信号の差に応じた差信号であるデジタル信号を生成して出力する。減算回路ＳＵＢＦから出力されたデジタル信号は、ＤＡ変換器ＤＡＣによりアナログ信号に変換された後フィルタＬＰＦに入力される。
【００７０】
フィルタＬＰＦは、第１実施形態のフィルタＬＰＦと同様の構成であり、減算回路ＳＵＢＦから入力されたアナログ信号を所定の利得で増幅し、高周波成分を除去することにより、制御信号ｘｒを生成する。制御信号ｘｒは、発振回路ＯＳＣ１（ＯＳＣ２）に入力される。
【００７１】
次に、本実施形態に係るＡＤ変換器の動作について説明する。以下の説明において、入力信号ｘｉｎ１（ｘｉｎ２）がパルス信号ｘｏ１（ｘｏ２）に変換される際の変換係数をＫｓ１、制御信号ｘｒがパルス信号ｘｏ１（ｘｏ２）に変換される際の変換係数をＫｃ１、パルス信号ｘｏ１（ｘｏ２）が出力信号ｘｏｕｔ１（ｘｏｕｔ２）に変換される際の変換係数をＫｓ２、フィルタＬＰＦの利得をＡとする。
【００７２】
発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力される信号ｘｉｎ１及び信号ｘｉｎ１は、バイアス成分ｘＢに信号成分ｘｓｉｇが重畳された信号であり、信号成分ｘｓｉｇは反対の極性（位相）で差動入力される。したがって、以下の式が成り立つ。
Ｘｉｎ１＝ＸＢ＋Ｘｓｉｇ  （２０）
Ｘｉｎ２＝ＸＢ−Ｘｓｉｇ  （２１）
【００７３】
発振回路ＯＳＣ１（ＯＳＣ２）に信号ｘｉｎ１（ｘｉｎ２）及び制御信号ｘｒが入力されると、それぞれ変換係数Ｋｓ１及び変換係数Ｋｃ１で変換され、これらが重畳されたパルス信号ｘｏ１（ｘｏ２）が出力される。また、制御信号ｘｒは、基準信号ｎｒｅｆから出力信号ｘｏｕｔ２を減算し、利得Ａで増幅した信号である。さらに、パルス信号ｘｏ１（ｘｏ２）は変換係数Ｋｓ２で出力信号ｘｏｕｔ１（ｘｏｕｔ２）に変換される。したがって、以下の式が成り立つ。
Ｘｏ１＝Ｋｓ１Ｘｉｎ１＋Ｋｃ１Ｘｒ  （２２）
Ｘｏ２＝Ｋｓ１Ｘｉｎ２＋Ｋｃ１Ｘｒ  （２３）
Ｘｒ＝Ａ（Ｎｒｅｆ−Ｘｏｕｔ２）＝Ａ（Ｎｒｅｆ−Ｋｓ２Ｘｏ２）  （２４）
Ｘｏｕｔ１＝Ｋｓ２Ｘｏ１  （２５）
【００７４】
式（２３）、（２４）より、Ｘｒを以下のように計算することができる。
Ｘｒ＝Ａ（Ｎｒｅｆ−Ｋｓ１Ｋｓ２Ｘｉｎ２）／（１＋ＡＫｃ１Ｋｓ２）  （２６）
ここで、フィルタＬＰＦの利得Ａを大きく設定する（Ａ＞＞１）と、式（２６）は以下のように近似できる。
Ｘｒ≒（Ｎｒｅｆ−Ｋｓ１Ｋｓ２Ｘｉｎ２）／Ｋｃ１Ｋｓ２  （２７）
【００７５】
上記の式（２７）に式（２２）を代入すると、Ｘｏ１を以下のように計算することができる。
Ｘｏ１＝（Ｘｉｎ１−Ｘｉｎ２）Ｋｓ１＋Ｎｒｅｆ／Ｋｓ２  （２８）
この式（２８）に式（２０）、（２１）を代入すると、Ｘｏ１を以下のように計算することができる。
Ｘｏ１＝２Ｋｓ１Ｘｓｉｇ＋Ｎｒｅｆ／Ｋｓ２  （２９）
さらに、式（２９）に式（２５）を代入すると、Ｘｏｕｔ１を以下のように求まる。
Ｘｏｕｔ１＝２Ｋｓ１Ｋｓ２Ｘｓｉｇ＋Ｎｒｅｆ
すなわち、出力信号ｘｏｕｔ１は、基準信号ｎｒｅｆにより設定される所定のバイアス成分に信号成分が重畳されたデジタル信号として出力される。
【００７６】
以上説明したとおり、本実施形態によれば、第１実施形態と同様、２つの発振回路に製造ばらつきが生じている場合であっても、周波数変換利得を基準信号ｎｒｅｆにより所定の値に設定することができる。これにより、ＡＤ変換器の性能のばらつきを抑制することができる。また、基準信号ｎｒｅｆの値を制御することにより、ＡＤ変換器の分解能を容易に制御することができる。
【００７７】
（第４実施形態）
次に、第４実施形態について図８〜図１３を参照して説明する。本実施形態に係るＡＤ変換器は、第１実施形態の構成と、第２実施形態の構成とを組み合わされて構成される。ここで、図８は、第４実施形態に係るＡＤ変換器を示す図である。図８に示すように、本実施形態に係るＡＤ変換器は、入力されたアナログ信号に応じたパルス信号を発生させる発振回路ＯＳＣ１（第１の発振回路）と、発振回路ＯＳＣ１が発生させたパルス信号の数をカウントするカウンターＣＮＴ１（第１のカウンター）と、カウンターＣＮＴ１のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ１（第１の演算回路）と、を備える。
【００７８】
また、ＡＤ変換器は、入力されたアナログ信号に応じたパルス信号を発生させる発振回路ＯＳＣ２（第２の発振回路）と、発振回路ＯＳＣ２が発生させたパルス信号の数をカウントするカウンターＣＮＴ２（第２のカウンター）と、カウンターＣＮＴ２のカウント値の変化量を所定の時間間隔で計算する演算回路ＦＳＵＢ２（第２の演算回路）と、を備える。
【００７９】
さらに、ＡＤ変換器は、演算回路ＦＳＵＢ１の出力と演算回路ＦＳＵＢ２の出力との差を計算する減算回路ＳＵＢ１と、演算回路ＦＳＵＢ１の出力と演算回路ＦＳＵＢ２の出力の和を計算する加算回路ＡＤ１と、加算回路ＡＤの出力と基準信号との差を計算する減算回路ＳＵＢ２と、減算回路ＳＵＢ２の出力を増幅して発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力する第１のフィードバック回路ＦＢ１と、を備える。
【００８０】
またさらに、ＡＤ変換器は、減算回路ＳＵＢ１の出力を増幅して発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力する第２のフィードバック回路ＦＢ２と、発振回路ＯＳＣ１に入力される第２のフィードバック回路ＦＢ２からの出力の極性を反転させる反転回路ＡＭＰと、を備える。以上の構成は、第１実施形態及び第２実施形態と同様であるため説明を省略する。
【００８１】
図９は、本実施形態における発振回路ＯＳＣ１、第１のフィードバック回路ＦＢ１、及び第２のフィードバック回路ＦＢ２の構成の一例を示す図である。図９に示すように、発振回路ＯＳＣ１はリング発振回路であり、第１のフィードバック回路ＦＢ１からの制御信号ｘｃｏｍは、インバータ回路を構成するトランジスタＭＰｄｉ（ｉ＝１〜２ｎ）及びＭＮｄｉ（ｉ＝１〜２ｎ）の電源電圧として入力され、第２のフィードバック回路ＦＢ２からの制御信号ｘｄは、ＭＮｃ２ｉ（ｉ＝１〜２ｎ）のゲート電圧として入力される。
【００８２】
このような構成により、２つの発振回路に製造ばらつきが生じている場合であっても、周波数変換利得を基準信号ｎｒｅｆにより所定の値に設定することができる。また、２つの発振回路間に周波数変換利得のずれが生じた場合であっても、オフセット成分ｘｏｆｆｓｅｔを抑制した出力信号ｘｏｕｔを出力することができる。したがって、ＡＤ変換器の性能のばらつきを抑制することができる。
【００８３】
また、図９において、入力信号ｘｉｎ１は、ＭＮｃ１ｉ（ｉ＝１〜２ｎ）のゲート電圧として入力されているが、図１０に示すように、カレントミラー回路により折り返され、インバータ回路の動作電流として供給されてもよい。
【００８４】
また、入力信号ｘｉｎ１は、図１１に示すように、トランジスタＭＮｃ２ｉ（ｉ＝１〜２ｎ）により構成されるゲート接地回路を介して、インバータ回路の動作電流として供給されてもよい。この場合、ＭＮｃ２ｉ（ｉ＝１〜２ｎ）のには所定のバイアス電圧Ｖｂｉａｓが印加される。
【００８５】
なお、第１実施形態〜第４実施形態に係るＡＤ変換器は、電流増幅を備えてもよい。図１２は、増幅回路を備えた第４実施形態に係るＡＤ変換器の一例を示す図である。図１２に示すように、発振回路ＯＳＣ１の端子Ｔ１及び発振回路ＯＳＣ２の端子Ｔ２は、それぞれ増幅回路と接続されている。本実施例において、増幅回路の端子Ｔ４及び端子Ｔ５から入力された電流は、増幅回路により増幅され、端子Ｔ１及び端子Ｔ２を介してＡＤ変換器に入力される。
【００８６】
図１２に示す増幅回路は、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ１のソース端子Ｎ３に接続された抵抗Ｒ１と、トランジスタＭ２のソース端子Ｎ４に接続された抵抗Ｒ２と、制御回路と、トランジスタＭ１のソース端子Ｎ３とトランジスタＭ２のソース端子Ｎ４との間に接続されたインピーダンス素子Ｚ１と、を備える。トランジスタＭ１のドレイン端子は、端子Ｔ１に接続され、トランジスタＭ２のドレイン端子は、端子Ｔ２に接続される。制御回路は、トランジスタＭ１のゲート電圧及びトランジスタＭ２のゲート電圧の少なくとも一方を制御することにより、抵抗Ｒ１の他端Ｎ１と抵抗Ｒ２の他端Ｎ２との電圧を等しくする。また、制御回路は、端子Ｔ４から入力される電流Ｉ１が抵抗Ｒ１を流れるように制御し、端子Ｔ５から入力される電流Ｉ２が抵抗Ｒ２を流れるように制御する。
【００８７】
以下、このように構成された増幅回路の動作を説明する。以下の説明において、各部を流れる電流をＩに添え字を付して表し、その電流の電流値を同じ符号により表すこととする。電圧、抵抗、及びインピーダンスについても同様である。すなわち、電流Ｉの電流値は、Ｉで表される。また、以下では端子Ｔ４及び端子Ｔ５から差動信号を入力される場合について説明するが、端子Ｔ４及び端子Ｔ５から入力される電流の少なくとも一方は、信号成分を含まないバイアス電流であってもよい。
【００８８】
増幅回路は、端子Ｔ４から電流Ｉ１を入力され、端子Ｔ５から電流Ｉ２を入力される。ここで、電流Ｉ１及び電流Ｉ２は、Ｉ１＝Ｉｂ（１＋ΔＲ）、Ｉ２＝Ｉｂ（１−ΔＲ）と表される差動信号である。Ｉｂはバイアス成分、ＩｂΔＲは信号成分である。すなわち、ΔＲは、電流Ｉ１及び電流Ｉ２に含まれる信号成分の割合を示す。
【００８９】
端子Ｎ１及び端子Ｎ２の電圧は、制御回路により等しくなるように制御されているため、トランジスタＭ１のソース端子Ｎ３の電圧Ｖ３は、Ｖ３＝Ｖｃ＋Ｒ１Ｉ１＝Ｖｃ＋Ｒ１Ｉｂ＋Ｒ１ＩｂΔＲとなる。また、トランジスタＭ２のソース端子Ｎ４の電圧Ｖ４はＶ４＝Ｖｃ＋Ｒ２Ｉ２＝Ｖｃ＋Ｒ２Ｉｂ−Ｒ２ＩｂΔＲとなる。ここで、Ｖｃは制御回路により制御された端子Ｎ１及び端子Ｎ２の電圧である。
【００９０】
抵抗Ｒ１と抵抗Ｒ２の抵抗値を同じＲＣに設定すると、インピーダンス素子Ｚ１にはＶ３−Ｖ４＝２ＲＣＩｂΔＲの電圧がかかり、電流値が２ＲＣＩｂΔＲ／Ｚ１の電流が流れる。よって、トランジスタＭ１には電流値がＩ１＋２ＲＣＩｂΔＲ／Ｚ１＝Ｉｂ＋ΔＲＩｂ＋２ＲＣＩｂΔＲ／Ｚ１の電流が流れる。また、トランジスタＭ２には、電流値がＩ２―２ＲＣＩｂΔＲ／Ｚ１＝Ｉｂ−ΔＲＩｂ−２ＲＣＩｂΔＲ／Ｚ１の電流が流れる。端子Ｔ１及び端子Ｔ２から発振回路ＯＳＣ１及び発振回路ＯＳＣ２に入力されるバイアス電流の電流値の和は、トランジスタＭ１及びトランジスタＭ２に流れる電流の電流値の和で表され２Ｉｂとなる。これは入力したＩ１とＩ２のバイアス電流の電流値の和と同じである。一方、端子Ｔ１と端子Ｔ２から入力される電流値の差が信号電流（信号成分）となり、信号電流の電流値は２ΔＲＩｂ＋４ＲＣＩｂΔＲ／Ｚ１となる。
【００９１】
例えば、ＲＣ＝４ｋΩ、ΔＲ＝０．０１、Ｉｂ＝１００μＡ、Ｚ１＝１００Ωとすると、入力における信号電流の電流値の和は２ＩｂΔＲ＝２μＡであり、端子Ｔ１及び端子Ｔ２から入力される信号電流の和は２ΔＲＩｂ＋４ＲＣＩｂΔＲ／Ｚ１＝１６２μＡとなる。したがって、増幅回路において、信号電流は８１倍に増幅されることになる。これに対してバイアス電流の電流値は２００μＡのままであるから、増幅回路はバイアス電流を増加させることなく信号電流のみを１６２μＡに増幅することができる。したがって、バイアス電流対信号電流の比を０．８１と大きくできる。このように、信号電流（信号成分）を増幅した後にデジタル変換を行うことにより、ＡＤ変換器の分解能を向上させることができる。
【００９２】
なお、ここではインピーダンス素子Ｚ１を抵抗として説明したが、例えば、抵抗と容量を並列接続して構成しても良い。この場合、端子Ｔ４及び端子Ｔ５から入力されるアナログ信号の周波数が低い時はインピーダンス素子のインピーダンスは抵抗成分に依存し、周波数が高い時は容量成分に依存する。このように、増幅回路に周波数特性を持たせてもよい。
【００９３】
図１３は、図１２の制御回路の具体例を示す図である。図１３において、制御回路は、差動入力・差動出力の増幅回路により実現され、トランジスタＭＡ１２１〜ＭＡ１２６及び電流源ＩｂＡを備える。トランジスタＭＡ１２３によってトランジスタＭＡ１２１のゲート端子とＭＡ１２２のゲート端子とに印加される差動信号の同相電圧がＶｃより高い場合、トランジスタＭ１とトランジスタＭ２とを介して、入力の差動信号の同相電圧を下げるという同相フィードバックを実現する構成となっている。このような構成により、制御回路は、抵抗Ｒ１の他端Ｎ１と抵抗Ｒ２の他端Ｎ２との電圧を等しくすることができる。また、制御回路は、端子Ｔ４から入力される電流Ｉ１が抵抗Ｒ１を流れるように制御し、端子Ｔ５から入力される電流Ｉ２が抵抗Ｒ２を流れるように制御することができる。
【００９４】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図１】
2015095865.tif 000003
【図２】
2015095865.tif 000004
【図３】
2015095865.tif 000005
【図４】
2015095865.tif 000006
【図５】
2015095865.tif 000007
【図６】
2015095865.tif 000008
【図７】
2015095865.tif 000009
【図８】
2015095865.tif 000010
【図９】
2015095865.tif 000011
【図１０】
2015095865.tif 000012
【図１１】
2015095865.tif 000013
【図１２】
2015095865.tif 000014
【図１３】
2015095865.tif 000015