(57)【要約】【課題】ゲート幅方向に対してデバイスの端部と中央部でオン抵抗あるいはドレイン電流密度が均一となる高耐圧横型半導体デバイスを提供する。【解決手段】  ＳＯＩ基板上に形成される横型のＮ型ＭＯＳトランジスタ１１にあって、トランジスタの端部には絶縁膜で充填されたトレンチ分離１０ｂが形成されている。トレンチ分離１０ｂを挟んでトランジスタのＰ型ボディ領域１に対してダイオード１２のアノード領域６が隣接して設けられていると共に、トレンチ分離１０ｂを挟んでトランジスタのＮ型ドレインドリフト領域４に対してダイオード１２のカソード領域１５が隣接して設けられていて、トランジスタに電圧を加えた時にトレンチ分離１０ｂにかかる電界が０となるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成される横型半導体デバイスであって、
前記半導体基板層に形成される第１導電型の第１の領域と、
前記第１導電型の領域に対して隣接又は離間して完全に包含する第２導電型の第１の領域と、
前記第１導電型の第１の領域と第２導電型の第１の領域の端部に隣接して絶縁膜で構成されたトレンチ分離が備えられていて、
前記トレンチ分離に隣接する第１導電型の第２の領域と、
前記トレンチ分離に隣接する第２導電型の第２の領域を具備していて、
前記第１導電型の第１の領域と第２の領域は、少なくとも前記トレンチ分離に隣接する領域においては、同一の不純物プロファイルと同一の領域幅を持ち、
前記第２導電型の第１の領域と第２の領域は、少なくとも前記トレンチ分離に隣接する領域においては、同一の不純物プロファイルと同一の領域幅を持ち、
第１導電型の第１の領域と第２導電型の第１の領域はトランジスタを構成する領域であることを特徴とする横型半導体デバイス。
【請求項２】
半導体基板上に形成される横型半導体デバイスであって、
前記半導体基板層に形成される第１導電型のボディ領域と、
前記ボディ領域に対して隣接又は離間して完全に包含する第２導電型のドレインドリフト領域と、
前記ドレインドリフト領域に接する第２導電型のドレイン領域と、
前記ボディ領域内に形成される第２導電型のソース領域と、
前記ソース領域端から前記ドレインドリフト領域上を覆う絶縁膜と、
前記絶縁膜を介して前記ソース領域端上から前記ドレインドリフト領域上までを覆うゲート電極と、
前記、ボディ領域とドレインドリフト領域の端部に隣接する絶縁膜で構成されたトレンチ分離が備えられていて、
前記トレンチ分離に隣接する第１導電型のアノード領域と、
前記トレンチ分離に隣接する第２導電型のカソード領域と、
前記アノード領域端から前記カソード領域上を覆う絶縁膜とで構成されるダイオードを具備していることを特徴とする請求項１記載の横型半導体デバイス。
【請求項３】
前記アノード領域は前記ボディ領域と同一の不純物プロファイルを持ち、
前記カソード領域は前記ドレイン領域と同一の不純物プロファイルを持ち、
前記ソース領域と前記ドレイン領域との距離は、前記アノード領域を接続する拡散領域と前記カソード領域を接続する拡散領域との距離と、少なくとも前記トレンチ分離に近接する部分は等しく、
前記ソース領域端から前記ドレインドリフト領域上まで伸びる前記ゲート電極の距離が、前記アノード領域上から前記カソード領域上まで伸びるダイオードのフィールドプレート電極の距離と、少なくとも前記トレンチ分離に近接する部分は等しいことを特徴とする請求項２記載の横型半導体デバイス。
【請求項４】
前記アノード領域は前記ボディ領域と配線層を介して電気的に接続され、
前記カソード領域は前記ドレイン領域と配線層を介して電気的に接続され、
前記ゲート電極は前記ダイオードフィールドプレート電極と電気的に接続されていることを特徴とする請求項２又は３記載の横型半導体デバイス。
【請求項５】
前記横型半導体デバイスの端子に電圧を印加した時に、前記トレンチ分離にかかる電界強度が０となるように前記ダイオードが形成されていることを特徴とする請求項２又は３、４記載の横型半導体デバイス。
【請求項６】
半導体基板上に形成される横型半導体デバイスであって、
前記半導体基板層に形成される第１導電型のボディ領域と、
前記ボディ領域に対して隣接又は離間して完全に包含する第２導電型のドレインドリフト領域と、
前記ドレインドリフト領域に接する第２導電型のドレイン領域と、
前記ボディ領域内に形成される第２導電型のソース領域と、
前記ソース領域端から前記ドレインドリフト領域上を覆う絶縁膜と、
前記絶縁膜を介して前記ソース領域端上から前記ドレインドリフト領域上までを覆うゲート電極と、
前記、ボディ領域とドレインドリフト領域の端部に隣接する絶縁膜で構成されたトレンチ分離が備えられていて、
前記トレンチ分離に隣接する第１導電型の第２のボディ領域と、
前記トレンチ分離に隣接する第２導電型の第２のドレインドリフト領域と、
前記ドレインドリフト領域に接する第２導電型の第２のドレイン領域と、
前記ボディ領域内に形成される第２導電型の第２のソース領域と、
前記第２のソース領域端から前記第２のドレインドリフト領域上を覆う第２の絶縁膜と、
前記第２の絶縁膜を介して前記第２のソース領域上から前記第２のドレインドリフト領域上までを覆う第２のゲート電極とで構成されるダミーＭＯＳトランジスタを具備していることを特徴とする請求項１記載の横型半導体デバイス。
【請求項７】
前記ボディ領域は、前記第２のボディ領域と同一の不純物プロファイルを持ち、
前記ドレインドリフト領域は前記第２のドレインドリフト領域と同一の不純物プロファイルを持ち、
前記ソース領域と前記ドレイン領域との距離は、前記第２のソース領域と前記第２のドレイン領域との距離に少なくとも前記トレンチ分離に近接する部分は等しいことを特徴とする請求項６記載の横型半導体デバイス。
【請求項８】
前記第２のボディ領域は前記ボディ領域と配線層を介して電気的に接続され、
前記第２のドレイン領域は前記ドレイン領域と配線層を介して電気的に接続され、
前記第２のゲート電極は前記第２のソース電極と電気的に接続されていることを特徴とする請求項６又は７記載の横型半導体デバイス。
【請求項９】
前記横型半導体デバイスの端子に電圧を印加した時に、前記トレンチ分離の電界強度が０となるように前記ダミーＭＯＳトランジスタが形成されていることを特徴とする請求項６又は７、８記載の横型半導体デバイス。
【請求項１０】
前記横型半導体デバイスは電流検出（センス）回路に搭載されていることを特徴とする請求項１又は２〜９記載の横型半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、半導体基板上に形成される横型半導体デバイスに関するものである。
【背景技術】
【０００２】
高耐圧の横型トランジスタにおいて、トランジスタのオン耐圧を向上するために、平面形状のデバイス端部において従来よりレイアウト上の工夫がされてきている。ここでは２つの例を挙げて、図７および図８の平面レイアウト図に基づいて、以下に説明する。
【０００３】
第１の従来例は、図７に示すように、横型ＮＭＯＳトランジスタにおいて、Ｎ+ドレイン領域５、Ｎ型ドレインドリフト領域４をＰ型ボディ領域１で包囲している。また、Ｐ型ボディ領域１の端部に重なってゲート電極３が形成されている。さらに、半円状の平面形状をしたＰ型ボディ領域１の端部において、ゲート電極３とＮ+ソース領域２とが隣接していない箇所を有している。この構造では、デバイスの端部ではソース領域２が無いのでドレイン領域５の端部での電流密度を低減することができ、端部でドレイン電流密度が増大しカーク効果によってオン耐圧が低下する課題を解決できる。
【０００４】
また、第２の従来例は、図８に示すように、横型ＮＭＯＳトランジスタにおいて、Ｎ+ソース領域２、Ｐ型ボディ領域１をＮ＋ドレイン領域５およびＮ型ドレインドリフト領域４で包囲している。また、Ｐ型ボディ領域１の端部に重なってゲート電極３が形成されている。さらに、半円状の平面形状をしたＰ型ボディ領域１の端において、ゲート電極３とＮ+ソース領域２とが隣接していない箇所を有している。この構造は、従来例１と比べてＮ+ドレイン領域をＮ+ソース領域に対して外周に設けてあるため、ドレインドリフト領域の曲率半径が大きくなり、より端部でのドレイン電流密度を低減することができる。このため、第１の従来例に比べてさらにオン耐圧の向上が期待できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許３４７３４６０号公報
【特許文献２】特開２００７―９６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来例のトランジスタでは、オン耐圧を向上することができるものの、以下の課題を有する。
【０００７】
第１はトランジスタ端部におけるオン抵抗あるいはドレイン電流特性が、中央部におけるオン抵抗あるいはドレイン電流特性と異なることである。従来例の構造では、いずれの場合も端部にはＮ+ソース領域２が無いものの、Ｎ+ドレイン領域５、Ｎ型ドレイン領域４は端部にも形成されている。このため、端部においては、Ｎ型ドレインドリフト領域とＮ+ドレイン領域の拡散抵抗で決まるドレイン抵抗は中央部のドレイン抵抗に比べて小さくなる。この結果、オン抵抗 Ronの逆数あるいはドレイン電流Idsはゲート幅Wgに対して線形とならず、オフセットΔWgをもつことになり、以下の式で表される。
2015095531.tif 000003
【０００８】
このため、ゲート幅Wgの小さいトランジスタでは、オフセットΔWgの占める割合が大きくなる。このため例えばトランジスタを電流検出(センス)回路に用いる場合、このオフセットがあるために、センス比はトランジスタのゲート幅Wgの比からずれてしまう。また、オフセットの影響により、オン抵抗が大きく、ドレイン電流の小さいトランジスタはできず、センス比の大きな電流検出回路を構成することが困難となる。
【０００９】
第２は端部におけるオン抵抗の温度変化による変化量が、中央部における変化量と異なることである。高耐圧横型ＭＯＳトランジスタのオン抵抗は、主にチャネル抵抗RCH、ドレインドリフト抵抗RDRIFTの和で与えられ、以下の式で与えられる。
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【００１０】
ここでチャネル抵抗RCH、ドレインドリフト抵抗RDRIFTはいずれも温度Tj依存性を持つものの、その温度係数は互いに異なる。先に述べたようにデバイス端部ではドレインドリフト抵抗RDRIFTが中央部に比べて小さくなるため、ゲート幅Wgによって、オン抵抗におけるドレインドリフト抵抗の占める割合が変わってくる。この結果、オン抵抗の温度依存性はトランジスタのゲート幅Wgによって異なってくるという問題が生じる。
【００１１】
一方、このトランジスタを電流検出（センス）回路に用いる場合、センス比はセンス回路と主（メイン）回路との電流量比、すなわちオン抵抗の逆数比で与えられ以下の式で与えられる。
2015095531.tif 000005
【００１２】
これより、ゲート幅が異なるトランジスタをセンス回路とメイン回路に用いた場合、互いのトランジスタのオン抵抗、あるいはドレイン電流の温度係数が異なるために、センス比が温度によって変化するという問題が生じる。
【００１３】
本発明は、上記２つの課題を改善できる高耐圧の横型ＭＯＳトランジスタの構造の横型半導体デバイスを提供するものである。
【課題を解決するための手段】
【００１４】
本発明の目的は、高耐圧の横型デバイスにおいて、デバイス端部でのオン抵抗特性あるいはドレイン電流特性をデバイス中央部と等しくすることにある。これによってデバイスの電流特性をデバイスの幅に対して線形にすることができ、先に述べた課題を改善することができる。
【００１５】
本発明の横型ＭＯＳトランジスタは、半導体基板層に形成される第１導電型のボディ領域と、前記ボディ領域に対して隣接又は離間して完全に包含する第２導電型のドレインドリフト領域と、前記ドレインドリフト領域に接する第２導電型のドレイン領域と、前記ボディ領域内に形成される第２導電型のソース領域と、前記ソース領域端から前記ドレインドリフト領域上を覆う絶縁膜と、前記絶縁膜を介して前記ソース領域端上から前記ドレインドリフト領域上までを覆うゲート電極と、前記ボディ領域とドレインドリフト領域の端部に隣接する絶縁膜で構成されたトレンチ分離が備えられていて、前記トレンチ分離に隣接する第１導電型のアノード領域と、前記トレンチ分離に隣接する第２導電型のカソード領域と、前記アノード領域端から前記カソード領域上を覆う絶縁膜と、前記絶縁膜を介して前記アノード領域上から前記カソード領域上までを覆うダイオードフィールドプレート電極とで構成されるダイオードを具備している。また、前記ダイオードのアノード領域及びカソード領域の不純物プロファイルは前記ボディ領域及びドレイン領域とそれぞれ同一な不純物プロファイルを持つと共に、前記アノード領域を接続する拡散領域と前記カソード領域を接続する拡散領域との距離が、前記ソース領域と前記ドレイン領域との距離と、少なくとも前記トレンチに接する部分は互いに等しくなっている。また、前記アノード領域は前記ボディ領域と配線層を介して電気的に同電位に接続され、前記カソード領域は前記ドレイン領域と配線層を介して電気的に接続され、前記ゲート電極は前記ダイオードフィールドプレート電極と電気的に接続されている。
【００１６】
また、本発明のもう１つの横型ＭＯＳトランジスタは、半導体基板上に形成される横型半導体デバイスであって、前記半導体基板層に形成される第１導電型のボディ領域と、
前記ボディ領域に対して隣接又は離間して完全に包含する第２導電型のドレインドリフト領域と、前記ドレインドリフト領域に接する第２導電型のドレイン領域と、前記ボディ領域内に形成される第２導電型のソース領域と、前記ソース領域端から前記ドレインドリフト領域上を覆う絶縁膜と、前記絶縁膜を介して前記ソース領域端上から前記ドレインドリフト領域上までを覆うゲート電極と、前記、ボディ領域とドレインドリフト領域の端部に隣接する絶縁膜で構成されたトレンチ分離が備えられていて、前記トレンチ分離に隣接する第１導電型の第２のボディ領域と、前記トレンチ分離に隣接する第２導電型の第２のドレインドリフト領域と、前記ドレインドリフト領域に接する第２導電型の第２のドレイン領域と、前記ボディ領域内に形成される第２導電型の第２のソース領域と、前記第２のソース領域端から前記第２のドレインドリフト領域上を覆う第２の絶縁膜と、前記第２の絶縁膜を介して前記第２の第ソース領域上から前記第２のドレインドリフト領域上までを覆う第２のゲート電極とで構成されるダミーＭＯＳトランジスタを具備している。また、前記ダミーＭＯＳトランジスタの第２のボディ領域、第２のドレインドリフト領域はそれぞれＭＯＳトランジスタのボディ領域、ドレインドリフト領域と同一の不純物プロファイルを持つ共に、前記ダミーＭＯＳトランジスタの第２のソース領域、第２のドレイン領域との距離はＭＯＳトランジスタのソース領域、ドレイン領域との距離と少なくともトレンチ分離に接する部分は等しくなっている。また、前記ダミーＭＯＳトランジスタのソース電極、ドレイン電極はＭＯＳトランジスタのソース電極、ドレイン電極と配線層を介して電気的に接続されていると共に、前記ダミーＭＯＳトランジスタのゲート電極は、ソース電極と電気的に接続されている。
【発明の効果】
【００１７】
本発明によれば、高耐圧横型半導体デバイスにおいて、デバイス端部のボディ領域、ドレインドリフト領域の端部にトレンチ分離を設けると共に、トレンチ分離に隣接してダイオードを形成する。さらにトレンチ分離に隣接するダイオードとＭＯＳトランジスタの不純物プロファイルおよび寸法等の構造を同一とすると共に、端子間を電気的に接続している。このため、デバイスの各端子に電圧を印加した場合の半導体領域の電界ポテンシャルはトレンチ分離を挟んで互いに等しくできる。言いかえるとトレンチ分離にかかる電圧は０にできる。これによって、デバイス端部における電界ポテンシャルはトレンチ分離からの影響を受けることがなくなり、オフ耐圧が低下することが無い。また、従来構造には分離ができなかった端部のドレインドリフト領域を無くすことができるので、端部におけるドレイン電流特性を中央部と等しくできる。この結果として、トランジスタのオン抵抗、あるいはドレイン電流のゲート幅に対する線形性を改善することができる。
【００１８】
また、端部におけるドレイン電流特性を中央部と等しくできるため、ゲート幅によらずオン抵抗の温度特性を一定にすることができる。この結果、主（メイン）回路と異なるトランジスタのゲート幅を持つ、電流検出（センス）回路において、センス比の温度変化を無くすことができる。
【００１９】
また、デバイス端部のドレイン電流密度を中心部と同一にすることができるため、端部においてドレイン電流密度が中心部に比べて大きくなりオン耐圧が低下する従来の問題に対しても有効である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１にかかる高耐圧ＮＭＯＳトランジスタの要部を示す平面図である。
【図２】（a）図１Ａ−Ａ’で示す領域における縦断面図である。（b）図１Ｂ−Ｂ’で示す領域における縦断面図である。（c）図１Ｃ−Ｃ’で示す領域における縦断面図である。
【図３】本発明の実施の形態２にかかる高耐圧ＮＭＯＳトランジスタの要部を示す平面図である。
【図４】本発明の実施の形態３にかかる高耐圧ＮＭＯＳトランジスタの要部を示す平面図である。
【図５】本発明の実施の形態４にかかる高耐圧ＮＭＯＳトランジスタの要部を示す平面図である。
【図６】（a）図５Ａ−Ａ’で示す領域における縦断面図である。（b）図５Ｂ−Ｂ’で示す領域における縦断面図である。（c）図５Ｃ−Ｃ’で示す領域における縦断面図である。
【図７】第１の従来の高耐圧ＮＭＯＳトランジスタの要部を示す平面図である。
【図８】第２の従来の高耐圧ＮＭＯＳトランジスタの要部を示す平面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図に基づいて説明する。なお、本実施例ではＳＯＩ（Silicon On Insulator）基板の上に半導体デバイスが形成されているがＳｉ基板上に形成されていてもよい。また、本実施例ではＮＭＯＳトランジスタの場合を説明しているが、ＰＭＯＳトランジスタであってもよい。
（実施の形態１）
本発明の第１の実施形態を図１〜図２に基づいて説明する。
図１は、第１の実施形態を説明するための平面図、図２（a）、（b）、（c）は、図１のA−A’線、B−B’線、C−C’線のそれぞれの断面図を示している。
【００２２】
図１、２に示すように、埋めこみ酸化膜１６と半導体層１７からなるＳＯＩ基板上に、Ｐ型ボディ領域１と、Ｐ型ボディ領域１に対して隣接するＮ型ドレインドリフト領域４と、Ｎ型ドレインドリフト領域４に接するＮ＋ドレイン領域５とＰ型ボディ領域内に形成されるソース領域２と、ソース領域２端からドレインドリフト領域４上を覆う絶縁膜１３と、絶縁膜１３を介してソース領域２端上からドレインドリフト領域４上までを覆うゲート電極３とで構成されるＭＯＳトランジスタ領域１１と、Ｐ型ボディ領域１とドレインドリフト領域４の端部に隣接する絶縁膜で構成されたトレンチ分離１０ｂが備えられていて、トレンチ分離１０ｂに隣接するＰ型アノード領域６と、トレンチ分離１０ｂに隣接するＮ型カソード領域８と、Ｐ型アノード領域６端からＮ型カソード領域８上を覆う絶縁膜１３と、絶縁膜１３を介してＰ型アノード領域６上からＮ型カソード領域８上までを覆うダイオードフィールドプレート電極７とで構成されるダイオード領域１２を有している。図２(ｂ)に示すＭＯＳトランジスタ領域の断面構造と図２(ｃ)に示すダイオード領域の断面構造は少なくともトレンチ分離１０ｂに接する部分において、Ｎ型ソース領域２、Ｐ＋ボディ・コンタクト拡散領域１５、Ｐ＋アノード・コンタクト拡散領域１５を除いて同一となっている。また、図には記載されていないが、Ｎ＋ドレイン領域５とＮ＋カソード・コンタクト拡散領域９は配線層を介して電気的に接続され、Ｐ＋ボディ・コンタクト拡散領域１５とＰ＋アノード・コンタクト拡散領域１４は配線層を介して電気的に接続され、ゲート電極３はダイオードフールドプレート電極７と配線層を介して電気的に接続されている。これにより、ＭＯＳトランジスタ１１に電圧を加えた時のＰ型ボディ領域１、Ｎ型ドレインドリフト領域４の電界ポテンシャルをダイオード１２のＰ型アノード領域６、Ｎ型カソード領域８の電界ポテンシャルと少なくともトレンチ分離１０ｂに近接する部分を同一にでき、トレンチ分離１０ｂに加わる電界強度は０となる。これによりトレンチ分離１０ｂに近接するＭＯＳトランジスタ１１端部の電界ポテンシャルはトレンチ分離からの影響を受けることがなく、ＭＯＳトランジスタ１１端部以外の電界ポテンシャルと同一となる。この結果、トランジスタ端部のドレイン電流特性は端部以外のドレイン電流特性と等しくなる。また、ＭＯＳトランジスタ１１端部でオン耐圧、オフ耐圧が低下することが無くなる。
（実施の形態２）
本発明の第２の実施形態を図３に基づいて説明する。図１の構成と異なる点は、図１はＭＯＳトランジスタ１１のゲート電極３がダイオード１２のドレインフィールドプレート電極７は配線層を介して接続されているのに対し、図３ではゲート電極３がドレインフィールドプレート電極と直接接続されている点である。これにより、第１の実施形態で述べた事と同様な効果が得られる。
（実施の形態３）
本発明の第３の実施形態を図４に基づいて説明する。図３の構成と異なる点は、ＭＯＳトランジスタ１１のＮ＋ドレイン領域５とＮ型ドレインドリフト領域４の周りにゲート電極３、Ｎ型ソース領域２があり、それに対応して、ダイオード１２のＮ型カソード領域８の周りにＰ＋アノード・コンタクト拡散領域がある点である。これにより、第１の実施形態で述べたように、トランジスタに電圧を加えた時のトレンチ分離１０ｂに加わる電界強度は０となり、同様な効果が得られる。
（実施の形態４）
本発明の第４の実施形態を図５〜図６に基づいて説明する。図１の構成と異なる点はトレンチ分離１０ｂに隣接してダイオード１２の代わりにダミーＭＯＳトランジスタ１８がある点である。ＭＯＳトランジスタ１１の断面構造（図６(b)はダミーＭＯＳトランジスタ１８の断面構造(図６(c))は少なくともトレンチ分離１０ｂに近接する部分は同じとなっている。また、図には記載されていないが、Ｎ＋ドレイン領域５とダミーＭＯＳトランジスタ１８のＮ＋ドレイン領域２２は配線層を介して電気的に接続され、Ｐ＋ボディ・コンタクト拡散領域１５とダミーＭＯＳトランジスタ１８のＰ＋ボディ・コンタクト拡散領域２４、ダミーＭＯＳトランジスタ１８のゲート電極２０は配線層を介して電気的に接続されている。これにより、ＭＯＳトランジスタ１１に電圧を加えた時のＰ型ボディ領域１、Ｎ型ドレインドリフト領域４の電界ポテンシャルをダミーＭＯＳトランジスタの電界ポテンシャルと少なくともトレンチ分離１０ｂに近接する部分を同一にでき、トレンチ分離１０ｂに加わる電界強度は０となる。これにより、第１の実施形態で述べた効果が得られる。
【符号の説明】
【００２３】
１ Ｐ型ボディ領域、２ Ｎ型ソース領域、３ ゲート電極、４ Ｎ型ドレインドリフト領域、５ Ｎ型ドレイン領域、６ Ｐ型アノード領域、７ ダイオードフィールドプレート領域、８ Ｎ型カソード領域、９ Ｎ＋カソード・コンタクト拡散領域、１０a 外周基板と絶縁するトレンチ分離、１０ｂ ＭＯＳトランジスタとダイオードを隔てるトレンチ分離、１１ ＭＯＳトランジスタ領域、１２ ダイオード領域、１３ 絶縁膜、１４ Ｐ＋アノード・コンタクト拡散領域、１５ Ｐ＋ボディ・コンタクト拡散領域、１６ 埋めこみ酸化膜、１７ 半導体層、１８  ダミーＭＯＳトランジスタ領域、１９  ダミーＭＯＳトランジスタのＰ型ボディ領域、２０  ダミーＭＯＳトランジスタのゲート電極、２１ ダミーＭＯＳトランジスタのＮ型ドレイン領域、２２  ダミーＭＯＳトランジスタのＮ＋ドレイン領域、２３ダミーＭＯＳトランジスタのゲート酸化膜、２４  ダミーＭＯＳトランジスタのＰ+ボディ・コンタクト拡散領域、２５ ダミーＭＯＳトランジスタのＮ＋ソース領域、２６ Ｐ＋拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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