(57)【要約】【課題】回路を複雑にせず、感光体のクリーニング処理の安定化を図ること。【解決手段】帯電部に対して静電潜像形成のための帯電電圧およびクリーニング処理時の帯電バイアス電圧を印加するための帯電電源１１と、現像部に対して正負両極の現像バイアス電圧が出力可能な現像電源１２と、前記帯電部と前記現像部との間に一定の電位差を発生し保持するための定電圧発生保持部１５と、前記現像部に現像バイアス電圧の出力制御を行う現像電源制御部２６と、前記現像電源制御部が前記帯電部に対して逆極性の現像バイアス電圧を出力する際に、前記帯電電源に対して所定の帯電バイアス電圧の出力制御を行う帯電電源制御部２５と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
帯電部に対して静電潜像形成のための帯電電圧およびクリーニング処理時の帯電バイアス電圧を印加するための帯電電源と、
現像部に対して正負両極の現像バイアス電圧が出力可能な現像電源と、
前記帯電部と前記現像部との間に一定の電位差を発生し保持するための定電圧発生保持部と、
前記現像部に現像バイアス電圧の出力制御を行う現像電源制御部と、
前記現像電源制御部が前記帯電部に対して逆極性の現像バイアス電圧を出力する際に、前記帯電電源に対して所定の前記帯電バイアス電圧の出力制御を行う帯電電源制御部と、
を備えることを特徴とする画像形成装置。
【請求項２】
前記定電圧発生保持部は、後端が前記帯電部と抵抗を介して接続され、
前記帯電電源制御部は、前記抵抗を介した前記定電圧発生保持部の後端出力と同電位とならない帯電バイアス電圧を出力することを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記帯電電源制御部は、前記帯電電源に対して所定の前記帯電バイアス電圧の出力制御を行う際に、像担持体である感光体が帯電しない帯電バイアス電圧を出力することを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記帯電電源制御部は、前記現像バイアス電圧の電圧値によって帯電バイアス電圧の出力値を変更することを特徴とする請求項３に記載の画像形成装置。
【請求項５】
前記定電圧発生保持部は、定電圧素子としてツェナーダイオードを用いることを特徴とする請求項１に記載の画像形成装置。
【請求項６】
帯電部に対して静電潜像形成のための帯電電圧およびクリーニング処理時の帯電バイアス電圧を印加するための帯電電源と、
現像部に対して正負両極の現像バイアス電圧が出力可能な現像電源と、
前記帯電部と前記現像部との間に一定の電位差を発生し保持するための定電圧発生保持部と、
を有する画像形成装置のバイアス電圧制御方法であって、
前記現像部に現像バイアス電圧の出力制御を行う現像電源制御工程と、
前記現像電源制御工程において前記帯電部に対して逆極性の現像バイアス電圧を出力する際に、前記帯電電源に対して所定の前記帯電バイアス電圧の出力制御を行う帯電電源制御工程と、
を含むことを特徴とする画像形成装置のバイアス電圧制御方法。
【請求項７】
帯電部に対して静電潜像形成のための帯電電圧およびクリーニング処理時の帯電バイアス電圧を印加するための帯電電源と、
現像部に対して正負両極の現像バイアス電圧が出力可能な現像電源と、
前記帯電部と前記現像部との間に一定の電位差を発生し保持するための定電圧発生保持部と、
を有するコンピュータで実行させるためのプログラムであって、
前記現像部に現像バイアス電圧の出力制御を行う現像電源制御ステップと、
前記現像電源制御ステップにおいて前記帯電部に対して逆極性の現像バイアス電圧を出力する際に、前記帯電電源に対して所定の前記帯電バイアス電圧の出力制御を行う帯電電源制御ステップと、
を前記コンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置、画像形成装置のバイアス電圧制御方法、およびプログラムに関する。
【背景技術】
【０００２】
画像形成装置において、高圧電源基板の低コスト化を目的として、作像シーケンスや出力制約を設けて帯電と現像のトランスを共通化する技術や、出力間に定電圧素子を構成して出力バイアス電位差を一定に保つことで、高圧出力部の端子を削減する技術がある。
【０００３】
例えば、特許文献１には、高圧電源の低コスト化を目的として、帯電グリッドと現像出力のトランスを共通化する技術が開示されている。また、現像装置の規制出力と現像出力との間に定電圧素子を接続して、この間の電位差を一定に保つことで、高圧出力部の規制出力と現像出力端子を、回路を複雑化せずに共通化できる技術が開示されている（例えば、特許文献２参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記に示されるような従来の技術にあっては、感光体のクリーニング処理のため、現像を帯電に対して逆極性を出力したい場合には、定電圧素子が所望の電位差を得られないため、安定した感光体クリーニングができないという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、回路を複雑にせず、感光体のクリーニング処理の安定化を図ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、帯電部に対して静電潜像形成のための帯電電圧およびクリーニング処理時の帯電バイアス電圧を印加するための帯電電源と、現像部に対して正負両極の現像バイアス電圧が出力可能な現像電源と、前記帯電部と前記現像部との間に一定の電位差を発生し保持するための定電圧発生保持部と、前記現像部に現像バイアス電圧の出力制御を行う現像電源制御部と、前記現像電源制御部が前記帯電部に対して逆極性の現像バイアス電圧を出力する際に、前記帯電電源に対して所定の前記帯電バイアス電圧の出力制御を行う帯電電源制御部と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明は、回路を複雑にせず、感光体のクリーニング処理の安定化を図ることができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態にかかる画像形成装置の要部構成を示す説明図である。
【図２】図２は、機能構成を示すブロック図である。
【図３】図３は、従来の制御シーケンスを示すタイミングチャートである。
【図４−１】図４−１は、図３における感光体クリーニング時の電流経路を示す回路図である。
【図４−２】図４−２は、図３における作像時の電流経路を示す回路図である。
【図５】図５は、定電圧素子であるツェナーダイオードの特性を示す説明図である。
【図６】図６は、本実施の形態にかかる制御シーケンスを示すタイミングチャートである。
【図７−１】図７−１は、図６における感光体クリーニング時の電流経路を示す回路図である。
【図７−２】図７−２は、図６における作像時の電流経路を示す回路図である。
【図８−１】図８−１は、感光体の構成を示す模式図である。
【図８−２】図８−２は、感光体表面電位―帯電電圧特性を示すグラフである。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、この発明にかかる画像形成装置、画像形成装置のバイアス電圧制御方法、およびプログラムの一実施の形態を詳細に説明する。
【００１０】
（実施の形態）
本発明は、感光体クリーニングのために、現像を帯電に対して逆極性を出力する場合の画像形成装置に際して、以下の特徴を有する。すなわち、帯電とは逆極性の現像出力時に感光体が帯電しない程度に調整された帯電バイアス電圧を印加させる。これにより、定電圧素子に電流経路を作り現像ローラ、規制ブレード、供給ローラの電位差を安定させ、回路を複雑にせず、感光体クリーニングの安定化を図るものである。以下、具体例を挙げて説明する。
【００１１】
図１は、実施の形態にかかる画像形成装置の要部構成を示す説明図である。複写機、ファクシミリ装置、プリンタ装置などの画像形成装置は、電子情報からなる画像情報を紙などの記録媒体に作像するために必要となる作像構成において、像担持体である感光体１を備える。本画像形成装置は、公知の電子写真プロセスにしたがって作像系を構成するものである。すなわち、静電潜像を形成する感光体１の周囲に電子写真プロセスにしたがって帯電、露光、現像、転写、クリーニングといった各作像工程を行う機構を有している。図１では、感光体１の周りに、帯電ローラ２、現像ユニット３、転写ローラ４、クリーニングユニット５について示している。なお、図１では、１つの感光体１について示しているが、カラー画像形成装置の場合には、トナー色の数分がそれぞれ有する構成となる。また、本画像形成装置は、電子写真プロセスにしたがった作像系を構成するものであるが、ここでは露光系などの工程の構成については省略してある。
【００１２】
また、本画像形成装置は、帯電ローラ２および現像ユニット３に所定の高圧電源を供給する高圧電源部１０、制御信号により高圧電源部１０の出力タイミングを制御する制御部２０を有する。高圧電源部１０は、帯電ローラ２に高圧電圧を印加するための帯電電源１１、現像ユニット３の各部に現像バイアス電圧を印加するための現像電源１２、定電圧発生保持部として機能するツェナーダイオード１３，１４、および抵抗Ｒといった回路を有する。
【００１３】
帯電部としての帯電ローラ２は、感光体１に接触して静電潜像を形成するための帯電電圧を、感光体１表面に一様に帯電するものである。帯電ローラ２は、後述するように高圧電源部１０を介して制御部２０により所定のタイミングで帯電電圧および後述する帯電バイアス電圧が印加されるように構成されている。なお、ここでは帯電部として帯電ローラ２を例に挙げているが、帯電チャージャなどの他の帯電手段であってもよい。
【００１４】
現像部としての現像ユニット３は、トナーを収容して感光体１表面に形成された静電潜像にトナーを供給するための、現像ローラ６、供給ローラ７、規制ブレード８などを有する。現像ローラ６は、感光体１表面と所定の微小間隔をもって配置されている。現像ローラ６の表面は、供給ローラ７によって供給される現像剤を規制ブレード８により一定量の層厚に規制される。このため、規制ブレード８は、現像ローラ６の表面に対してトナー層を形成するために微小間隔あるいは微小圧力で接するように構成されている。この現像ローラ６、供給ローラ７、規制ブレード８には、後述するように所定のバイアス電圧が所定のタイミングで印加される。
【００１５】
転写ローラ４は、トナー像が形成された感光体１に所定の圧力をかけて記録紙に転写するものである。なお、ここでは転写手段として転写ローラ４を例に挙げているが、転写チャージャなどの他の転写手段であってもよい。
【００１６】
クリーニングユニット５は、転写ローラ４による転写後の感光体１表面の残留トナーを除去回収する機構を有する。本例では、感光体１の表面にクリーニングブレードを当接し、転写後の感光体１表面の残留トナーを回収除去する構成を例にとっている。
【００１７】
制御部２０は、静電潜像の形成工程、現像工程、クリーニング工程を行う際には、制御信号［１］〜［３］の出力を所定のタイミングで制御することで、高圧電源部１０によって生成される所望の電圧を、各部にバイアス印加させるように構成されている。
【００１８】
規制ブレード８および供給ローラ７へバイアス電圧の印加のために、定電圧発生保持部１５（図２参照）として機能する定電圧素子（ここではツェナーダイオード１３，１４）を接続している。本構成により、現像出力から帯電出力へ流れ込む電流を利用して、現像ローラ６と規制ブレード８と供給ローラ７に対して、必要な所望の電位差を得る構成となっている。
【００１９】
高圧電源部１０からの出力方法は、制御部２０から制御信号により行う。帯電は制御信号［１］（ＰＷＭ）により出力電圧を調整する。現像は制御信号［３］（バイアスコントロール）をＯＮすることで、出力バイアスをプラスへ引き上げ、制御信号［２］（ＰＷＭ）により正負極性を可変させる構成となっている。なお、ＰＷＭは、Pulse  Width  Modulationの略称であり、パルス幅変調を意味する。
【００２０】
図２は、機能構成を示すブロック図である。制御部２０は、ＣＰＵ（central  processing  unit）２１、ＲＯＭ（read−only  memory）２２、ＲＡＭ（random  access  memory）２３などのマイクロコンピュータシステムを有する。ＣＰＵ２１は、帯電電源制御部２５、現像電源制御部２６を含む機能を有する。
【００２１】
現像電源制御部２６は、現像ユニット３に現像バイアス電圧の出力制御を行う。すなわち、現像電源制御部２６は、現像電源１２に対して制御信号を出力し、現像ローラ６、供給ローラ７、規制ブレード８それぞれに対して所定のタイミングで所定のバイアス電圧を印加する。
【００２２】
帯電電源制御部２５は、現像電源制御部２６が帯電ローラ２に対して逆極性の現像バイアス電圧を出力する際に、所定の帯電バイアス電圧の出力制御を行う。すなわち、帯電電源制御部２５は、帯電電源１１に対して制御信号を出力し、帯電ローラ２に対して所定のタイミングで所定のバイアス電圧を印加する。
【００２３】
また、帯電電源制御部２５は、抵抗Ｒを介した定電圧発生保持部１５の後端出力と同電位とならないバイアス電圧を出力する．また、帯電電源制御部２５は、感光体１が帯電しない帯電バイアス電圧を出力する。また、帯電電源制御部２５は、現像バイアス電圧値によって帯電出力を可変する。
【００２４】
なお、上述した各機能を、ＣＰＵ２１を用いてソフトウェア（プログラム）により実現する代わりに、これら各部の全部または一部をハードウェア回路により実現してもよい。すなわち、帯電電源制御部２５、現像電源制御部２６を含む全部または一部をハードウェア回路により実現してもよい。
【００２５】
つぎに、従来の制御シーケンスと本実施の形態にかかる制御シーケンスについて説明する。図３は、従来の制御シーケンスを示すタイミングチャートである。図４−１は、図３における感光体クリーニング時の電流経路を示す回路図である。図４−２は、図３における作像時の電流経路を示す回路図である。図３は、図１の各部感光体１や現像ユニット３から高圧電源部１０、制御信号［１］〜［３］の構成を簡易的に等価回路で示した図である。
【００２６】
図３において、（Ａ）はＰＷＭ制御における制御信号[１]のＨｉ／Ｌｏｗタイミング、（Ｂ）はＰＷＭ制御における制御信号[２]のＨｉ／Ｌｏｗタイミング、（Ｃ）は現像バイアスを行う制御信号[３]のＨｉ／Ｌｏｗタイミングを示す。また、（Ｄ）は帯電バイアスＶｃの出力タイミング、（Ｅ）は現像ローラ６の現像バイアスＶｄｖの出力タイミング、（Ｆ）は規制ブレード８のバイアスＶｂの出力タイミング、（Ｇ）は供給ローラ７のバイアスＶｓの出力タイミングを示す。
【００２７】
高圧電源部１０によって帯電出力にマイナス出力(以下、−出力)、現像出力にプラス出力とマイナス出力(以下、＋出力および、−出力)を出力可能な構成であり、感光体１のクリーニング時には、現像出力を＋出力する構成とする。さらに感光体１の静電潜像による作像時には、上記帯電および現像出力を−出力する構成とする。以下、適宜、帯電ローラ２に印加される電圧を帯電Ｖｃとし、また、供給ローラ７に印加される電圧を供給Ｖｓと記述する。また、現像ローラ６に印加される電圧をＶｄｖとし、また、規制ブレード８に印加される電圧をＶｂと記述する。
【００２８】
この構成では、帯電Ｖｃと供給Ｖｓの間に抵抗Ｒを介して接続されており、この間に電流Ｉｒが流れて定電圧素子であるツェナーダイオード１３，１４に電流が流れる回路となっている。
【００２９】
図５は、定電圧素子であるツェナーダイオードの特性を示す説明図である。図５に示したツェナーダイオード１３，１４の特性として、素子間にある一定の電流値を得ないと安定した一定の電圧差は得られない特性となっている。このため、抵抗Ｒに流れる電流値Ｉｒが重要であった。
【００３０】
図４−２における［２］作像時では、通常帯電と現像の出力差は大きいため、作像時には所望の電流Ｉｒが得られ、ツェナーダイオード１３，１４の電位差は得られていた。しかし、従来の構成では図３の（Ｄ）のように［１］の感光体１のクリーニング時においては、帯電Ｖｃ＝０Ｖとしていた。理由としては、感光体１が帯電することを避けるためである。
【００３１】
感光体１のクリーニング時に帯電ローラ２にバイアス電圧を印加すると、感光体１が帯電して、静電潜像が形成されてしまうことになる。つまり、これまでは、感光体１表面にトナーが残留してしまうことを懸念し、感光体１のクリーニング時には出力させていなかった。
【００３２】
このことにより、従来では図４−１のようにＶｄ＝ΔＶ１＋ΔＶ２になってしまう場合には、供給Ｖｓと帯電Ｖｃが同電位（０Ｖ）になってしまうため、抵抗Ｒへの電流Ｉｒが発生しない。このため、ツェナーダイオード１３，１４に電流Ｉｒが流れ込まなくなる。このため、現像ローラ６、規制ブレード８、供給ローラ７間に一定の電位差が安定しない場合があり、安定した感光体１のクリーニングができないことがあった。
【００３３】
そこで本実施の形態では、以下のようなバイアス電源圧の印加制御を行う。図６は、本実施の形態にかかる制御シーケンスを示すタイミングチャートである。図７−１は、図６における感光体クリーニング時の電流経路を示す回路図である。図７−２は、図６における作像時の電流経路を示す回路図である。図６のタイミングチャートにおいて（Ａ）〜（Ｇ）については前述の図３と同様である。すなわち、（Ａ）はＰＷＭ制御における制御信号[１]のＨｉ／Ｌｏｗタイミング、（Ｂ）はＰＷＭ制御における制御信号[２]のＨｉ／Ｌｏｗタイミング、（Ｃ）は現像バイアスを行う制御信号[３]のＨｉ／Ｌｏｗタイミングを示してる。また、（Ｄ）は帯電バイアスＶｃの出力タイミング、（Ｅ）は現像ローラ６の現像バイアスＶｄｖの出力タイミング、（Ｆ）は規制ブレード８のバイアスＶｂの出力タイミング、（Ｇ）は供給ローラ７のバイアスＶｓの出力タイミングを示している。これらの図６に示すように、各出力タイミングが前述の図３とは異なり、制御部２０により以下のような制御が実行される。なお、（Ｅ）の−Ｖαは感光体クリーニング用のバイアス電圧（図８−２参照）である。
【００３４】
本実施の形態では、これらの図に示すように、感光体１のクリーニング時においても制御信号［１］〜［３］により、帯電Ｖｃに抵抗Ｒを介した出力である供給Ｖｓと同電位とならないような−Ｖαの電圧をバイアス印加する構成とする（図６（Ａ）参照）。これにより、図７−１に示すように、帯電Ｖｃと供給Ｖｓのバイアスに電位差が発生し、Ｉｒの電流を生成することが可能となる。なお、帯電電源制御部２５は、現像バイアス電圧の電圧値によって帯電バイアス電圧の出力値を変更するものとする。
【００３５】
前述のように、抵抗ＲにＩｒの電流が生成されることで、定電圧素子であるツェナーダイオード１３，１４に電流が流れ込み、ツェナーダイオード１３，１４が一定の電位差で安定するようになる。これにより、現像ユニット３の現像ローラ６、規制ブレード８、供給ローラ７の電位差を安定させ、つまり安定した感光体１のクリーニングを行なうことが可能となる。
【００３６】
図８−１は、感光体の構成を示す模式図である。図８−２は、感光体表面電位―帯電電圧特性を示すグラフである。この図８−２では、縦軸に感光体表面電位を、横軸に帯電電圧を示している。感光体１は、帯電ローラ２からの電圧のバイアス印加によって、ある電圧から表面上に帯電する特性を持っており、このときの電圧を−Ｖβ（帯電開始電圧）とする。また、−Ｖｐは感光体１の表面電位、−Ｖｃは帯電ローラ２にバイアス印加するための電圧を示している。
【００３７】
図８−２において、（ｉ）に示す−Ｖｃ＞−Ｖβ領域は、感光体１が帯電しないので静電潜像には利用できないクリーニングで使用する電圧である。また、（ｉｉ）に示す−Ｖｃ≦−Ｖβ領域は、感光体１が帯電するので静電潜像に利用する作像で使用する電圧である。
【００３８】
上述したように、感光体クリーニング用のバイアス電圧−Ｖαは感光体１のクリーニング時に定電圧素子（ツェナーダイオード１３，１４）を動作させるために使用する。これにより、感光体１が帯電して表面電位を持つとトナーが感光体１表面に静電付着しクリーニング性を損うため、感光体１が帯電しない領域（-Ｖｃ＞-Ｖβ）で使用する。
【００３９】
図８−２で示した感光体クリーニング用のバイアス電圧−Ｖαでは、（ｉ）の−Ｖｃ＞−Ｖβ領域で設定してやれば、感光体１が静電潜像せず、かつ帯電電圧を発生することが可能なので、定電圧素子（ツェナーダイオード１３，１４）の電位差が安定する。これにより感光体１の安定したクリーニングを行うことができる。
【００４０】
また、感光体１のクリーニングの目的に使用される帯電ローラ２へのバイアス電圧−Ｖαは、感光体１が帯電開始する電圧−Ｖβ以下の領域であれば使用可能であるため、一定値ではなく可変可能な値として設定してもよい。
【００４１】
したがって、以上説明した実施の形態によれば、帯電とは逆極性の現像出力時にも帯電出力を出力する構成としたので、たとえ現像が逆極性であっても、定電圧素子後端の出力が帯電出力と同電位になることはない。これにより現像出力が正負どちらの出力時にも帯電から電流を作ることができるため、電流経路の定電圧素子の電圧が安定し、安定した電位差を得られる。
【００４２】
また、感光体１のクリーニング処理のために、現像を帯電に対して逆極性を出力する場合に、感光体１が帯電しない程度に調整された帯電バイアスを印加させる。これにより、定電圧素子に電流経路を作り、定電圧素子の電位差を安定させ、回路を複雑にせず、感光体１のクリーニング処理の安定化を図ることができる。
【００４３】
ところで、本実施の形態で実行されるプログラムは、ＲＯＭ２２に予め組み込まれて提供するものとしているが、これに限定されるものではない。本実施の形態で実行されるプログラムを、コンピュータで読み取り可能な記録媒体に記録してコンピュータプログラムプロダクトとして提供してもよい。例えば、インストール可能な形式または実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録して提供してもよい。
【００４４】
また、本実施の形態で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、本実施の形態で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成してもよい。
【００４５】
本実施の形態で実行されるＲＯＭ２２のプログラムは、上述した帯電電源制御部２５、現像電源制御部２６を含むモジュール構成となっている。実際のハードウェアとしてはＣＰＵ２１（プロセッサ）が上記記録媒体からプログラムを読み出して実行することにより上記各部がＲＡＭ２３等の主記憶装置上にロードされる。そして、上記プログラムが主記憶装置上に生成されるようになっている。
【００４６】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記実施の形態で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４７】
１  感光体
２  帯電ローラ
３  現像ユニット
５  クリーニングユニット
６  現像ローラ
７  供給ローラ
８  規制ブレード
１０  高圧電源部
１１  帯電電源
１２  現像電源
１５  定電圧発生保持部
２０  制御部
２１  ＣＰＵ
２２  ＲＯＭ
２３  ＲＡＭ
２５  帯電電源制御部
２６  現像電源制御部
【先行技術文献】
【特許文献】
【００４８】
【特許文献１】特開２０１２−５３３５０号公報
【特許文献２】特許第３５０７５７１号公報
【図１】
2015052760.tif 000003
【図２】
2015052760.tif 000004
【図３】
2015052760.tif 000005
【図４−１】
2015052760.tif 000006
【図４−２】
2015052760.tif 000007
【図５】
2015052760.tif 000008
【図６】
2015052760.tif 000009
【図７−１】
2015052760.tif 000010
【図７−２】
2015052760.tif 000011
【図８−１】
2015052760.tif 000012
【図８−２】
2015052760.tif 000013