(57)【要約】【課題】本発明は、チャージポンプ回路及びＰＬＬ回路に係り、チャージポンプ回路においてスイッチ切り替え時における定電流源の電流出力の安定性を向上させることにある。【解決手段】チャージポンプ回路は、一端が電源端子に接続される定電流源と、一端が定電流源の他端に接続されかつ他端が電荷を出力する出力端子に接続される出力側スイッチと、一端が定電流源の他端に接続され、他端が入力端子に接続され、かつ出力側スイッチの動作に対して反転して動作する入力側スイッチと、入力端子に、出力端子における出力電圧の目標値と一致する電圧を印加する電圧印加手段と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が電源端子に接続される定電流源と、
一端が前記定電流源の他端に接続されかつ他端が電荷を出力する出力端子に接続される出力側スイッチと、
一端が前記定電流源の他端に接続され、他端が入力端子に接続され、かつ前記出力側スイッチの動作に対して反転して動作する入力側スイッチと、
前記入力端子に、前記出力端子における出力電圧の目標値と一致する電圧を印加する電圧印加手段と、
を備えることを特徴とするチャージポンプ回路。
【請求項２】
前記定電流源は、一端が電源＋端子に接続される第１の定電流源と、一端が電源−端子に接続される第２の定電流源と、を有し、
前記出力側スイッチは、一端が前記第１の定電流源の他端に接続されかつ他端が前記出力端子に接続される第１の出力側スイッチと、一端が前記第２の定電流源の他端に接続されかつ他端が前記出力端子に接続される第２の出力側スイッチと、を有すると共に、
前記入力側スイッチは、一端が前記第１の定電流源の他端に接続され、他端が前記入力端子に接続され、かつ前記第１の出力側スイッチの動作に対して反転して動作する第１の入力側スイッチと、一端が前記第２の定電流源の他端に接続され、他端が前記入力端子に接続され、かつ前記第２の出力側スイッチの動作に対して反転して動作する第２の入力側スイッチと、を有することを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記電圧印加手段は、前記入力端子に前記目標値と一致する電圧が印加されるように抵抗値がそれぞれ設定された、一端が前記電源＋端子に接続されかつ他端が前記入力端子に接続される第１の抵抗と、一端が前記電源−端子に接続されかつ他端が前記入力端子に接続される第２の抵抗と、を有することを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
前記出力電圧は、ＰＬＬ回路が有する、入力電圧に応じた周波数で発振する電圧制御型発振器に入力されると共に、
前記電圧印加手段が前記入力端子に印加する電圧は、前記電圧制御型発振器が目標周波数で発振するのに必要な前記電圧制御型発振器に入力すべき電圧と一致することを特徴とする請求項２又は３記載のチャージポンプ回路。
【請求項５】
前記第１及び第２の定電流源は共に、定電流源として動作するＭＯＳトランジスタであることを特徴とする請求項２乃至４の何れか一項記載のチャージポンプ回路。
【請求項６】
入力される基準周波数信号と所定周波数信号との位相差に応じた位相差信号を出力する位相周波数比較器と、
前記位相周波数比較器から出力される前記位相差信号に応じた電荷を出力する請求項１乃至５の何れか一項記載のチャージポンプ回路と、
前記チャージポンプ回路から出力される前記電荷を蓄えるループフィルタと、
前記ループフィルタに蓄えられている前記電荷により発生する電圧に応じた周波数で発振することにより、前記基準周波数信号を所定比倍した出力周波数信号を出力する電圧制御型発振器と、
前記電圧制御型発振器から出力される前記出力周波数信号を前記所定比で分周した信号を前記所定周波数信号として出力する分周器と、
を備えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路及びＰＬＬ回路に関する。
【背景技術】
【０００２】
入力クロック周波数を逓倍することで高周波のクロック周波数信号を生成するＰＬＬ（Phase Locked Loop）回路に用いられるチャージポンプ回路が知られている（例えば、特許文献１参照）。このチャージポンプ回路は、一端同士が互いに接続された第１のｐＭＯＳトランジスタ及び第１のｎＭＯＳトランジスタと、一端が電源＋端子に接続されかつ他端が第１のｐＭＯＳトランジスタの他端に接続されたｐＭＯＳトランジスタからなる第１の定電流源と、一端が電源−端子に接続されかつ他端が第１のｎＭＯＳトランジスタの他端に接続されたｎＭＯＳトランジスタからなる第２の定電流源と、を備えている。
【０００３】
上記のチャージポンプは、第１のｐＭＯＳトランジスタと第１のｎＭＯＳトランジスタとの接続点から電荷を出力する。かかるチャージポンプは、第１のｐＭＯＳトランジスタのオン／オフ及び第１のｎＭＯＳトランジスタのオン／オフが適宜、制御されることで、それらの第１のｐＭＯＳトランジスタと第１のｎＭＯＳトランジスタとの接続点から出力する電荷を調整する。
【０００４】
また、上記のチャージポンプは、一端が電源−端子に接続されかつ他端が第１の定電流源の他端に接続された第２のｐＭＯＳトランジスタと、一端が電源＋端子に接続されかつ他端が第２の定電流源の他端に接続された第２のｎＭＯＳトランジスタと、を備えている。第２のｐＭＯＳトランジスタは、第１のｐＭＯＳトランジスタの動作に対して反転して動作する。また、第２のｎＭＯＳトランジスタは、第１のｎＭＯＳトランジスタの動作に対して反転して動作する。
【０００５】
上記のチャージポンプにおいて、第１のｐＭＯＳトランジスタがオンからオフへ切り替わると、第２のｐＭＯＳトランジスタがオフからオンへ切り替わる。この場合は、第１の定電流源よりも下流側にある電流経路が第１のｐＭＯＳトランジスタ側の経路から第２のｐＭＯＳトランジスタ側の経路へ切り替わるので、第１の定電流源での電流の流通が許容される。このため、第１のｐＭＯＳトランジスタのオンからオフへの切り替え時、ｐＭＯＳトランジスタからなる第１の定電流源がオフするのを防ぐことができる。
【０００６】
同様に、第１のｎＭＯＳトランジスタがオンからオフへ切り替わると、第１のｎＭＯＳトランジスタがオフからオンへ切り替わる。この場合は、第２の定電流源よりも上流側にある電流経路が第１のｎＭＯＳトランジスタ側の経路から第２のｎＭＯＳトランジスタ側の経路へ切り替わるので、第２の定電流源での電流の流通が許容される。このため、第１のｎＭＯＳトランジスタのオンからオフへの切り替え時、ｎＭＯＳトランジスタからなる第２の定電流源がオフするのを防ぐことができる。
【０００７】
従って、上記のチャージポンプによれば、第１のｐＭＯＳトランジスタのオンからオフへの切り替え時及び第１のｎＭＯＳトランジスタのオンからオフへの切り替え時に、ＭＯＳトランジスタからなる第１及び第２の定電流源の追従性を向上させることが可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２０８１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１記載のチャージポンプにおいて、第２のｐＭＯＳトランジスタの一端は電源−端子に接続され、また、第２のｎＭＯＳトランジスタの一端は電源＋端子に接続されている。かかる構成においては、第１のｐＭＯＳトランジスタのオンからオフへの切り替え時は、第１の定電流源の両端に印加される電圧が、電源＋端子の電源電圧と出力電圧との差圧である比較的低い電圧から、電源＋端子の電源電圧と電源−端子の接地電圧との差圧である比較的高い電圧へ大きく変化する。同様に、第１のｎＭＯＳトランジスタのオンからオフへの切り替え時は、第２の定電流源の両端に印加される電圧が、出力電圧と電源−端子の接地電圧との差圧である比較的低い電圧から、電源＋端子の電源電圧と電源−端子の接地電圧との差圧である比較的高い電圧へ大きく変化する。
【００１０】
ＭＯＳトランジスタは、オン時、両端電圧が所定値未満である場合は抵抗として機能し、また、両端電圧が所定値以上である場合は定電流源として機能する。定電流源として動作するＭＯＳトランジスタの両端電圧が速やかに変化した場合は、そのＭＯＳトランジスタに寄生容量を通じて瞬間的に大きな電流が流れるので、定電流源としての機能が損なわれる。また、定電流源としてのＭＯＳトランジスタの両端電圧の変化が緩やかである場合は、有限の出力抵抗の存在に起因してそのＭＯＳトランジスタの出力電流が両端電圧の変化に応じて変化する。従って、上記特許文献１記載のチャージポンプでは、第１のｐＭＯＳトランジスタのオンからオフへの切り替え時や第１のｎＭＯＳトランジスタのオンからオフへの切り替え時などに、定電流源の両端に印加される電圧が大きく変化するため、その定電流源の出力電流の電流値が不安定となってしまう。
【００１１】
本発明は、チャージポンプ回路においてスイッチ切り替え時における定電流源の電流出力の安定性を向上させたチャージポンプ回路及びＰＬＬ回路を提供する。
【課題を解決するための手段】
【００１２】
本発明の第１態様に係るチャージポンプ回路は、一端が電源端子に接続される定電流源と、一端が前記定電流源の他端に接続されかつ他端が電荷を出力する出力端子に接続される出力側スイッチと、一端が前記定電流源の他端に接続され、他端が入力端子に接続され、かつ前記出力側スイッチの動作に対して反転して動作する入力側スイッチと、前記入力端子に、前記出力端子における出力電圧の目標値と一致する電圧を印加する電圧印加手段と、を備えるものである。
【００１３】
上記態様に係るチャージポンプ回路において、前記定電流源は、一端が電源＋端子に接続される第１の定電流源と、一端が電源−端子に接続される第２の定電流源と、を有し、前記出力側スイッチは、一端が前記第１の定電流源の他端に接続されかつ他端が前記出力端子に接続される第１の出力側スイッチと、一端が前記第２の定電流源の他端に接続されかつ他端が前記出力端子に接続される第２の出力側スイッチと、を有すると共に、前記入力側スイッチは、一端が前記第１の定電流源の他端に接続され、他端が前記入力端子に接続され、かつ前記第１の出力側スイッチの動作に対して反転して動作する第１の入力側スイッチと、一端が前記第２の定電流源の他端に接続され、他端が前記入力端子に接続され、かつ前記第２の出力側スイッチの動作に対して反転して動作する第２の入力側スイッチと、を有することとしてもよい。
【００１４】
また、上記態様に係るチャージポンプ回路において、前記電圧印加手段は、前記入力端子に前記目標値と一致する電圧が印加されるように抵抗値がそれぞれ設定された、一端が前記電源＋端子に接続されかつ他端が前記入力端子に接続される第１の抵抗と、一端が前記電源−端子に接続されかつ他端が前記入力端子に接続される第２の抵抗と、を有することとしてもよい。
【００１５】
また、上記態様に係るチャージポンプ回路において、前記出力電圧は、ＰＬＬ回路が有する、入力電圧に応じた周波数で発振する電圧制御型発振器に入力されると共に、前記電圧印加手段が前記入力端子に印加する電圧は、前記電圧制御型発振器が目標周波数で発振するのに必要な前記電圧制御型発振器に入力すべき電圧と一致することとしてもよい。
【００１６】
また、上記態様に係るチャージポンプ回路において、前記第１及び第２の定電流源は共に、定電流源として動作するＭＯＳトランジスタであることとしてもよい。
【００１７】
更に、本発明の第２態様に係るＰＬＬ回路は、入力される基準周波数信号と所定周波数信号との位相差に応じた位相差信号を出力する位相周波数比較器と、前記位相周波数比較器から出力される前記位相差信号に応じた電荷を出力する上記態様に係るチャージポンプ回路と、前記チャージポンプ回路から出力される前記電荷を蓄えるループフィルタと、前記ループフィルタに蓄えられている前記電荷により発生する電圧に応じた周波数で発振することにより、前記基準周波数信号を所定比倍した出力周波数信号を出力する電圧制御型発振器と、前記電圧制御型発振器から出力される前記出力周波数信号を前記所定比で分周した信号を前記所定周波数信号として出力する分周器と、を備えるものである。
【発明の効果】
【００１８】
上記態様によれば、チャージポンプ回路においてスイッチ切り替え時における定電流源の電流出力の安定性を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例であるチャージポンプ回路を備えるＰＬＬ回路の全体構成図である。
【図２】ＭＯＳトランジスタにおけるドレイン−ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの特性関係を表した図である。
【図３】本実施例のＰＬＬ回路が備える電圧制御型発振器の、入力される電圧Ｖｏｕｔと出力される周波数ｆｏｕｔとの関係を表した図である。
【図４】本実施例のＰＬＬ回路が備える電圧制御型発振器に入力される電圧Ｖｏｕｔの、起動開始時からの時間波形を表した図である。
【図５】本実施例のチャージポンプ回路における一例の動作タイムチャートである。
【発明を実施するための形態】
【００２０】
以下、図面を用いて、本発明に係るチャージポンプ回路及びＰＬＬ（Phase Locked Loop）回路の具体的な実施の形態について説明する。
【００２１】
図１は、本発明の一実施例であるチャージポンプ回路１０を備えるＰＬＬ回路１２の全体構成図を示す。本実施例のＰＬＬ回路１２は、例えばデジタル回路を駆動するクロックの高周波化（数十ＭＨｚ）に対応して、マイクロコンピュータなどから送られてくる基準周波数を逓倍して高周波の周波数を生成する回路である。図１に示す如く、ＰＬＬ回路１２は、ＰＦＤ回路１４と、チャージポンプ回路（以下、ＣＰ回路と称す。）１０と、ＬＰＦ回路１６と、ＶＣＯ回路１８と、ＤＩＶ回路２０と、を備えている。
【００２２】
ＰＦＤ回路１４は、マイクロコンピュータなどから供給される所定周波数（例えば、２ＭＨｚ）以下のクロックを示す基準周波数信号ｆｒｅｆと、本実施例のＰＬＬ回路１２の出力周波数信号ｆｏｕｔを１／Ｎ（但し、Ｎは整数である。）倍した周波数信号ｆｄｉｖｏｕｔと、の位相及び周波数を比較する位相周波数比較器である。ＰＦＤ回路１４は、入力される基準周波数信号ｆｒｅｆと周波数信号ｆｄｉｖｏｕｔとの位相差に応じた位相差信号を出力する。
【００２３】
ＰＦＤ回路１４の出力端子には、ＣＰ回路１０の入力端子が接続されている。ＣＰ回路１０は、後に詳述する如く、ＰＦＤ回路１４から供給される位相差信号に応じた電荷を出力する回路である。ＰＦＤ回路１４から出力される位相差信号は、ＣＰ回路１０の出力電流を外部に向けて出力するためのアップ信号ＵＰ、及び、ＣＰ回路１０に外部から電流を引き込むためのダウン信号ＤＮの何れかである。ＣＰ回路１０は、ＰＦＤ回路１４から供給されるアップ信号ＵＰ及びダウン信号ＤＮに応じて電荷を出力する。具体的には、アップ信号ＵＰがハイレベルであるときは電荷を外部に向けて出力し、また、ダウン信号ＤＮがハイレベルであるときは外部から電荷を引き込む。
【００２４】
ＣＰ回路１０の出力端子には、ＬＰＦ回路１６の入力端子が接続されている。ＬＰＦ回路１６は、主に抵抗とコンデンサとからなるローパスフィルタであって、ＣＰ回路１０から供給される電荷を蓄えることが可能なループフィルタである。ＬＰＦ回路１６は、ＣＰ回路１０の電荷の入出力に応じて充電し又は放電する。ＬＰＦ回路１６に電荷が溜まると、その溜まった電荷量に応じた電圧Ｖｏｕｔが発生する。
【００２５】
ＣＰ回路１０の出力端子には、また、ＶＣＯ回路１８の入力端子が接続されている。ＶＣＯ回路１８は、ＬＰＦ回路１６に蓄えられた電荷により発生した電圧Ｖｏｕｔの電圧値に応じた周波数で発振する電圧制御型発振器である。ＶＣＯ回路１８は、ＬＰＦ回路１６からの電圧Ｖｏｕｔに基づいて、ＰＬＬ回路１２に入力した基準周波数ｆｒｅｆを逓倍した高周波の周波数ｆｏｕｔをＰＬＬ回路１２の出力として出力する。具体的には、図２に示す如き関係に従って電圧Ｖｏｕｔが高いほど高周波の周波数ｆｏｕｔを出力する。
【００２６】
ＶＣＯ回路１８の出力端子には、ＤＩＶ回路２０の入力端子が接続されている。ＤＩＶ回路２０は、ＶＣＯ回路１８の出力した周波数ｆｏｕｔを所定の分周比Ｎで分周する分周器である。ＤＩＶ回路２０は、ＶＣＯ回路１８の出力周波数信号ｆｏｕｔを１／Ｎ倍した周波数信号ｆｄｉｖｏｕｔを出力する。ＤＩＶ回路２０の出力する周波数信号ｆｄｉｖｏｕｔは、上記したＰＦＤ回路１４に供給される。
【００２７】
次に、ＣＰ回路１０の構成について詳細に説明する。
【００２８】
ＣＰ回路１０は、３つのｐＭＯＳトランジスタ３０，３２，３４と、３つのｎＭＯＳトランジスタ４０，４２，４４と、を有している。ｐＭＯＳトランジスタ３０のドレインとｎＭＯＳトランジスタ４０のドレインとは、互いに接続されている。ｐＭＯＳトランジスタ３０のドレインとｎＭＯＳトランジスタ４０のドレインとの接続点は、ＣＰ回路１０の出力端子ＡとしてＬＰＦ回路１６及びＶＣＯ回路１８に接続されている。
【００２９】
ｐＭＯＳトランジスタ３０のソースには、ｐＭＯＳトランジスタ３２のドレインが接続されている。ｐＭＯＳトランジスタ３２のソースには、電源端子５０が接続されている。電源端子５０は、直流電圧ＶＣＣを出力する電源＋端子である。また、ｎＭＯＳトランジスタ４０のソースには、ｎＭＯＳトランジスタ４２のドレインが接続されている。ｎＭＯＳトランジスタ４２のソースには、接地端子（ＧＮＤ）５２が接続されている。接地端子５２は、略ゼロの接地電圧を出力する電源−端子である。
【００３０】
すなわち、ｐＭＯＳトランジスタ３０とｎＭＯＳトランジスタ４０とは、電源端子５０と接地端子５２との間で直列接続されている。更には、ｐＭＯＳトランジスタ３２とｐＭＯＳトランジスタ３０とｎＭＯＳトランジスタ４０とｎＭＯＳトランジスタ４２とは、電源端子５０と接地端子５２との間で直列接続されている。
【００３１】
ｐＭＯＳトランジスタ３０のゲートには、ＰＦＤ回路１４の出力端子が接続されている。ＰＦＤ回路１４は、ｐＭＯＳトランジスタ３０のゲートに対してアップ信号ＵＰを供給する。ｐＭＯＳトランジスタ３０は、ＰＦＤ回路１４からのアップ信号ＵＰに応じてオン／オフするスイッチとして動作する。また、ｎＭＯＳトランジスタ４０のゲートには、ＰＦＤ回路１４の出力端子が接続されている。ＰＦＤ回路１４は、ｎＭＯＳトランジスタ４０のゲートに対してダウン信号ＤＮを供給する。ｎＭＯＳトランジスタ４０は、ＰＦＤ回路１４からのダウン信号ＤＮに応じてオン／オフするスイッチとして動作する。
【００３２】
ｐＭＯＳトランジスタ３２のゲートには、予め一定値に定められた電圧ＶＧ１が印加されている。また、ｎＭＯＳトランジスタ４２のゲートには、予め一定値に定められた電圧ＶＧ２が印加されている。ｐＭＯＳトランジスタ３２及びｎＭＯＳトランジスタ４２は共に、図３に示す線形領域Ｓ１ではなく飽和領域Ｓ２で動作され、一定値の電流を流通させる定電流源として機能する。
【００３３】
ｐＭＯＳトランジスタ３２のドレインすなわちｐＭＯＳトランジスタ３０のソースには、ｐＭＯＳトランジスタ３４のソースが接続されている。また、ｎＭＯＳトランジスタ４２のドレインすなわちｎＭＯＳトランジスタ４０のソースには、ｎＭＯＳトランジスタ４４のソースが接続されている。ｐＭＯＳトランジスタ３４のドレインとｎＭＯＳトランジスタ４４のドレインと、は互いに接続されている。
【００３４】
すなわち、ｐＭＯＳトランジスタ３４とｎＭＯＳトランジスタ４４とは、電源端子５０と接地端子５２との間で直列接続されている。更には、ｐＭＯＳトランジスタ３２とｐＭＯＳトランジスタ３４とｎＭＯＳトランジスタ４４とｎＭＯＳトランジスタ４２とは、電源端子５０と接地端子５２との間で直列接続されている。
【００３５】
ｐＭＯＳトランジスタ３４のドレインとｎＭＯＳトランジスタ４４のドレインとの接続点Ｂは入力端子Ｂとして、抵抗５４を介して電源端子５０に接続されていると共に、抵抗５６を介して接地端子５２に接続されている。抵抗５４と抵抗５６とは、電源端子５０と接地端子５２との間で直列接続されている。抵抗５４は抵抗値ＲＵを有し、また、抵抗５６は抵抗値ＲＬを有する。ｐＭＯＳトランジスタ３４のドレインとｎＭＯＳトランジスタ４４のドレインとの接続点である入力端子Ｂには、直流電圧ＶＣＣを抵抗５４と抵抗５６とで分圧した次式（１）で示す電圧ＶＸが入力される。
【００３６】
ＶＸ＝ＶＣＣ・（ＲＬ／（ＲＵ＋ＲＬ））                  ・・・（１）
尚、上記の電圧ＶＸは、ＶＣＯ回路１８の出力周波数ｆｏｕｔがＰＬＬ回路１２の出力として目標値である目標周波数ｆｏｕｔ＊に一致するときの、ＶＣＯ回路１８の入力電圧Ｖｉｎ＊（すなわち、ＬＰＦ回路１６の出力電圧Ｖｏｕｔ＊）に近似するように設定されている。この電圧ＶＸの設定は、電源電圧ＶＣＣに対して抵抗５４の抵抗値ＲＵ及び抵抗５６の抵抗値ＲＬをそれぞれ適切に設定することにより実現される。
【００３７】
ｐＭＯＳトランジスタ３４の基板には、電源端子５０が接続されている。この点、ｐＭＯＳトランジスタ３４の基板電位は、電源電圧ＶＣＣである。このため、ｐＭＯＳトランジスタ３４の基板とドレインとの間に形成される寄生容量は、電源電圧ＶＣＣと上記した電圧ＶＸとの間に現れる。また、ｎＭＯＳトランジスタ４４の基板には、接地端子５２が接続されている。この点、ｎＭＯＳトランジスタ４４の基板電位は、接地電圧である。このため、ｎＭＯＳトランジスタ４４の基板とドレインとの間に形成される寄生容量は、接地電圧と上記した電圧ＶＸとの間に現れる。
【００３８】
ｐＭＯＳトランジスタ３４のゲートには、ＰＦＤ回路１４の出力端子が接続されている。ＰＦＤ回路１４は、ｐＭＯＳトランジスタ３４のゲートに対して、ｐＭＯＳトランジスタ３０のゲートに対するアップ信号ＵＰとは反転した反転信号ＵＰＢを供給する。ｐＭＯＳトランジスタ３４は、ＰＦＤ回路１４からの反転信号ＵＰＢに応じてオン／オフするスイッチとして動作する。ｐＭＯＳトランジスタ３４は、ｐＭＯＳトランジスタ３０の動作に対して反転した動作を行う。
【００３９】
また、ｎＭＯＳトランジスタ４４のゲートには、ＰＦＤ回路１４の出力端子が接続されている。ＰＦＤ回路１４は、ｎＭＯＳトランジスタ４４のゲートに対して、ｎＭＯＳトランジスタ４０のゲートに対するダウン信号ＤＮとは反転した反転信号ＤＮＢを供給する。ｎＭＯＳトランジスタ４４は、ＰＦＤ回路１４からの反転信号ＤＮＢに応じてオン／オフするスイッチとして動作する。ｎＭＯＳトランジスタ４４は、ｎＭＯＳトランジスタ４０の動作に対して反転した動作を行う。
【００４０】
以下、ｐＭＯＳトランジスタ３０を第１のｐスイッチＳＷｐ１と、ｎＭＯＳトランジスタ４０を第１のｎスイッチＳＷｎ１と、それぞれ称す。ｐＭＯＳトランジスタ３２を第１の定電流源３２と、ｎＭＯＳトランジスタ４２を第２の定電流源４２と、それぞれ称す。ｐＭＯＳトランジスタ３４を第２のｐスイッチＳＷｐ２と称す。また、ｎＭＯＳトランジスタ４４を第２のｎスイッチＳＷｎ２と称す。
【００４１】
次に、図４及び図５を参照して、本実施例のＰＬＬ回路１２が備えるＣＰ回路１０の動作について詳細に説明する。
【００４２】
図４は、本実施例のＰＬＬ回路１２が備えるＶＣＯ回路１８の入力電圧Ｖｉｎ（すなわち、ＬＰＦ回路１６の出力電圧Ｖｏｕｔ）の、起動開始時（時刻ｔ＝ｔ０）からの時間波形を表した図を示す。また、図５は、本実施例のＰＬＬ回路１２が備えるＣＰ回路１０における一例の動作タイムチャートを示す。
【００４３】
本実施例のＰＬＬ回路１２において、ＰＦＤ回路１４は、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊よりも低い（すなわち、ＶＣＯ回路１８の入力電圧（すなわち、ＬＰＦ回路１６の出力電圧Ｖｏｕｔ）が目標電圧Ｖｏｕｔ＊よりも低い）場合或いは出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に対して所定範囲を超えて低い場合、ＣＰ回路１０がＬＰＦ回路１６を充電させるべく出力端子Ａから電荷を出力するように、ハイレベルのアップ信号ＵＰを第１のｐスイッチＳＷｐ１のゲートに供給すると共に、ローレベルのダウン信号ＤＮを第１のｎスイッチＳＷｎ１のゲートに供給する。尚、この場合、ＰＦＤ回路１４は、第２のｐスイッチＳＷｐ２のゲートにローレベルの反転信号ＵＰＢを供給すると共に、第２のｎスイッチＳＷｎ２のゲートにハイレベルの反転信号ＤＮＢを供給する。
【００４４】
第１のｐスイッチＳＷｐ１にハイレベルのアップ信号ＵＰが供給されかつ第２のｐスイッチＳＷｐ２にローレベルの反転信号ＵＰＢが供給されると、第１のｐスイッチＳＷｐ１がオンしかつ第２のｐスイッチＳＷｐ２がオフする。ＬＰＦ回路１６の出力電圧Ｖｏｕｔが目標電圧Ｖｏｕｔ＊よりも低いときにかかるスイッチ状態が実現されると、第１の定電流源３２の両端（ドレイン−ソース間）に大きな電圧が印加されるので、その第１の定電流源３２が電源端子５０側から出力端子Ａ側に向けて略一定値の電流Ｉｄ１を流通させ、その電流Ｉｄ１が第１のｐスイッチＳＷｐ１を流れる。
【００４５】
また、第１のｎスイッチＳＷｎ１にローレベルのダウン信号ＤＮが供給されかつ第２のｎスイッチＳＷｎ２にハイレベルの反転信号ＤＮＢが供給されると、第１のｎスイッチＳＷｎ１がオフしかつ第２のｎスイッチＳＷｎ２がオンする。ＬＰＦ回路１６の出力電圧Ｖｏｕｔが目標電圧Ｖｏｕｔ＊よりも低いときにかかるスイッチ状態が実現されると、第１のｐスイッチＳＷｐ１を流れた電流Ｉｄ１が、ＣＰ回路１０の出力電荷として出力端子ＡからＬＰＦ回路１６に向けて流れる。このため、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊よりも低い場合、ＬＰＦ回路１６のコンデンサにＣＰ回路１０からの電荷が溜まることでその充電が行われるので、そのＬＰＦ回路１６の出力電圧Ｖｏｕｔが上昇する。
【００４６】
一方、ＰＦＤ回路１４は、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊よりも高い（すなわち、ＶＣＯ回路１８の入力電圧（すなわち、ＬＰＦ回路１６の出力電圧Ｖｏｕｔ）が目標電圧Ｖｏｕｔ＊よりも高い）場合或いは出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に対して所定範囲を超えて高い場合、ＣＰ回路１０がＬＰＦ回路１６を放電させるべくＬＰＦ回路１６から出力端子Ａに電荷を引き込むように、ローレベルのアップ信号ＵＰを第１のｐスイッチＳＷｐ１のゲートに供給すると共に、ハイレベルのダウン信号ＤＮを第１のｎスイッチＳＷｎ１のゲートに供給する。尚、この場合、ＰＦＤ回路１４は、第２のｐスイッチＳＷｐ２のゲートにハイレベルの反転信号ＵＰＢを供給すると共に、第２のｎスイッチＳＷｎ２のゲートにローレベルの反転信号ＤＮＢを供給する。
【００４７】
第１のｎスイッチＳＷｎ１にハイレベルのダウン信号ＤＮが供給されかつ第２のｎスイッチＳＷｎ２にローレベルの反転信号ＤＮＢが供給されると、第１のｎスイッチＳＷｎ１がオンしかつ第２のｎスイッチＳＷｎ２がオフする。ＬＰＦ回路１６の出力電圧Ｖｏｕｔが目標電圧Ｖｏｕｔ＊よりも高いときにかかるスイッチ状態が実現されると、第２の定電流源４２の両端（ドレイン−ソース間）に大きな電圧が印加されるので、その第２の定電流源４２が出力端子Ａ側から接地端子５２側に向けて略一定値の電流Ｉｄ２を流通させることが可能となり、その電流Ｉｄ２が第１のｎスイッチＳＷｎ１を流れることが可能となる。
【００４８】
また、第１のｐスイッチＳＷｐ１にローレベルのアップ信号ＵＰが供給されかつ第２のｐスイッチＳＷｐ２にハイレベルの反転信号ＵＰＢが供給されると、第１のｐスイッチＳＷｐ１がオフしかつ第２のｐスイッチＳＷｐ２がオンする。ＬＰＦ回路１６の出力電圧Ｖｏｕｔが目標電圧Ｖｏｕｔ＊よりも高いときにかかるスイッチ状態が実現されると、ＬＰＦ回路１６側からの電流が第１のｎスイッチＳＷｎ１を流通する。この際、第１のｎスイッチＳＷｎ１を流れる電流は、略一定値の電流Ｉｄ２となる。このため、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊よりも高い場合、ＬＰＦ回路１６のコンデンサからＣＰ回路１０の出力端子Ａに電荷が引き込まれることでその放電が行われるので、そのＬＰＦ回路１６の出力電圧Ｖｏｕｔが低下する。
【００４９】
更に、ＰＦＤ回路１４は、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致する（すなわち、ＶＣＯ回路１８の入力電圧（すなわち、ＬＰＦ回路１６の出力電圧Ｖｏｕｔ）が目標電圧Ｖｏｕｔ＊に一致する）場合或いは出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に対して所定範囲内まで近似した場合、ＣＰ回路１０から出力される電荷がゼロとなるように、ハイレベルのアップ信号ＵＰを第１のｐスイッチＳＷｐ１のゲートに供給すると共に、ハイレベルのダウン信号ＤＮを第１のｎスイッチＳＷｎ１のゲートに供給する。尚、この場合、ＰＦＤ回路１４は、第２のｐスイッチＳＷｐ２のゲートにローレベルの反転信号ＵＰＢを供給すると共に、第２のｎスイッチＳＷｎ２のゲートにローレベルの反転信号ＤＮＢを供給する。
【００５０】
かかる信号供給がなされると、第１のｐスイッチＳＷｐ１がオンしかつ第２のｐスイッチＳＷｐ２がオフすると共に、第１のｎスイッチＳＷｎ１がオンしかつ第２のｎスイッチＳＷｎ２がオフする。かかるスイッチ状態がなされると、第１の定電流源３２及び第２の定電流源４２の双方にそれぞれ大きな電圧が印加される。この場合には、第１の定電流源３２が出力した電流Ｉｄ１が、第１のｐスイッチＳＷｐ１を流れた後、第１のｎスイッチＳＷｎ１を流れ、第２の定電流源４２を流れるので、ＬＰＦ回路１６の充放電が行われず、そのＬＰＦ回路１６の出力電圧Ｖｏｕｔが一定に維持・固定される。
【００５１】
ＰＬＬ回路１２の起動時（時刻ｔ＝ｔ０以後）は、起動開始当初は出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊よりも低いので、ＣＰ回路１０がＬＰＦ回路１６に向けて電荷を送ることでそのＬＰＦ回路１６が充電され、その出力電圧Ｖｏｕｔが徐々に上昇する。そして、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊よりも高くなると、ＣＰ回路１０がＬＰＦ回路１６の電荷を引き込むことでそのＬＰＦ回路１６が放電され、その出力電圧Ｖｏｕｔが徐々に低下する。かかる出力電圧Ｖｏｕｔの上昇と低下とが繰り返されることで出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊付近で安定すると、出力電圧Ｖｏｕｔを所望の出力電圧Ｖｏｕｔ＊付近で一定に維持させることで出力周波数ｆｏｕｔを目標周波数ｆｏｕｔ＊付近で固定させる周波数ロックが行われる。
【００５２】
上記の周波数ロック開始後（時刻ｔ＝ｔＬ以後）は、ＰＬＬ回路１２において発振周波数の微調整が行われる。具体的には、ＣＰ回路１０が各スイッチ３０，３４，４０，４４に対するスイッチ動作を以下の如く行う。まず、出力電圧Ｖｏｕｔを一定に維持して出力周波数ｆｏｕｔを固定させるべく第１のｐスイッチＳＷｐ１及び第１のｎスイッチＳＷｎ１が共にオンされている状態から、その出力電圧Ｖｏｕｔを微減させるべく第１のｐスイッチＳＷｐ１がオンからオフへ切り替わる（時刻ｔ１）。
【００５３】
第１のｎスイッチＳＷｎ１がオンされたまま第１のｐスイッチＳＷｐ１がオンからオフへ切り替わると、同時に第２のｐスイッチＳＷｐ２がオフからオンへ切り替わる。かかるスイッチ切り替えが行われると、ｐＭＯＳトランジスタからなる第１の定電流源３２の両端（すなわち、ソース−ドレイン間）に印加される電圧Ｖｄｓ１が、直流電圧ＶＣＣと出力電圧Ｖｏｕｔとの差圧（ＶＣＣ−Ｖｏｕｔ）から直流電圧ＶＣＣと入力端子Ｂでの電圧ＶＸとの差圧（ＶＣＣ−ＶＸ）へ変化する。
【００５４】
入力端子Ｂでの電圧ＶＸは、上記の如く、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊に近似するように設定されている。このため、上記した時刻ｔ１でのスイッチ切り替え時、出力電圧Ｖｏｕｔと入力端子Ｂでの電圧ＶＸとが大きく異なることは無く、両電圧の電圧差が大きくないので、その切り替え前後で第１の定電流源３２の両端電圧Ｖｄｓ１の変化が小さく、第１の定電流源３２を流れる電流Ｉｄ１の変化が小さく抑えられる。
【００５５】
また、上記の如く第２のｐスイッチＳＷｐ２がオフからオンへ切り替わった際、第２のｎスイッチＳＷｎ２はオフしたままである。この場合は、そのスイッチ切り替え後、第２のｎスイッチＳＷｎ２の寄生容量に電荷が流入し、入力端子Ｂでの電圧ＶＸが上昇する。ただ、この場合、第２のｎスイッチＳＷｎ２の寄生容量により、電圧ＶＸの上昇変化は抑えられ、第１の定電流源３２の両端電圧Ｖｄｓ１の変化速度は低く抑えられる。
【００５６】
次に、第１のｐスイッチＳＷｐ１がオフしたまま第１のｎスイッチＳＷｎ１がオンからオフへ切り替わる（時刻ｔ２）。第１のｐスイッチＳＷｐ１がオフしたまま第１のｎスイッチＳＷｎ１がオンからオフへ切り替わると、同時に第２のｎスイッチＳＷｎ２がオフからオンへ切り替わる。かかるスイッチ切り替えが行われると、ｎＭＯＳトランジスタからなる第２の定電流源４２の両端（すなわち、ソース−ドレイン間）に印加される電圧Ｖｄｓ２が、出力電圧Ｖｏｕｔと接地電圧との差圧（すなわち、Ｖｏｕｔ）から入力端子Ｂでの電圧ＶＸと接地電圧との差圧（すなわち、ＶＸ）へ変化する。
【００５７】
この際、電圧ＶＸは、時刻ｔ２の直前においてその上昇変化が抑えられているため、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊に近似する。このため、上記した時刻ｔ２でのスイッチ切り替え時、出力電圧Ｖｏｕｔと入力端子Ｂでの電圧ＶＸとが大きく異なることは無く、両電圧の電圧差が大きくないので、その切り替え前後で第２の定電流源４２の両端電圧Ｖｄｓ２の変化が小さく、第２の定電流源４２を流れる電流Ｉｄ２の変化が小さく抑えられる。
【００５８】
また、上記の如く第２のｎスイッチＳＷｎ２がオフからオンへ切り替わった際、第２のｐスイッチＳＷｐ２はオンしたままである。この場合は、そのスイッチ切り替え後、第１の定電流源３２から流出した電流Ｉｄ１が第２のｐスイッチＳＷｐ２を流れ、かつ、第２の定電流源４２に流入する電流Ｉｄ２が第２のｎスイッチＳＷｎ２を流れることで、両電流Ｉｄ１，Ｉｄ２が相殺し合うので、入力端子Ｂ側から抵抗５４，５６側へ流れ込む電流はほとんどない。また、第２のｎスイッチＳＷｎ２の寄生容量に蓄えられていた電荷は、抵抗５４，５６で放電される。このため、上記のスイッチ切り替えが行われると、入力端子Ｂでの電圧ＶＸは、低下して出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊に戻る。そして、第２のｎスイッチＳＷｎ２の寄生容量の電荷放電が完了すると、以後は、入力端子Ｂでの電圧ＶＸは、その出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊にほぼ維持される（時刻ｔ３以降）。
【００５９】
次に、第２のｐスイッチＳＷｐ２及び第２のｎスイッチＳＷｎ２が共にオンされている状態から、出力電圧Ｖｏｕｔを微増させるべく第２のｐスイッチＳＷｐ２がオンからオフへ切り替わると共に第１のｐスイッチＳＷｐ１がオフからオンへ切り替わる（時刻ｔ４）。かかるスイッチ切り替えが行われると、ｐＭＯＳトランジスタからなる第１の定電流源３２の両端（すなわち、ソース−ドレイン間）に印加される電圧Ｖｄｓ１が、直流電圧ＶＣＣと入力端子Ｂでの電圧ＶＸとの差圧（ＶＣＣ−ＶＸ）から直流電圧ＶＣＣと出力電圧Ｖｏｕｔとの差圧（ＶＣＣ−Ｖｏｕｔ）へ変化する。
【００６０】
入力端子Ｂでの電圧ＶＸは、時刻ｔ４の直前においてその出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊にほぼ維持される。このため、上記した時刻ｔ４でのスイッチ切り替え時、入力端子Ｂでの電圧ＶＸと出力電圧Ｖｏｕｔとが大きく異なることは無く、両電圧の電圧差が大きくないので、その切り替え前後で第１の定電流源３２の両端電圧Ｖｄｓ１の変化が小さく、第１の定電流源３２を流れる電流Ｉｄ１の変化が小さく抑えられる。
【００６１】
また、上記の如く第２のｐスイッチＳＷｐ２がオンからオフへ切り替わった際、第２のｎスイッチＳＷｎ２はオンしたままである。この場合は、そのスイッチ切り替え後、第２のｐスイッチＳＷｐ２の寄生容量から電荷が流出し、入力端子Ｂでの電圧ＶＸが低下する。ただ、この場合、第２のｐスイッチＳＷｐ２の寄生容量により、電圧ＶＸの低下変化は抑えられ、第１の定電流源３２の両端電圧Ｖｄｓ１の変化速度は低く抑えられる。
【００６２】
次に、第１のｐスイッチＳＷｐ１がオンしたまま第１のｎスイッチＳＷｎ１がオフからオンへ切り替わる（時刻ｔ５）。第１のｐスイッチＳＷｐ１がオンしたまま第１のｎスイッチＳＷｎ１がオフからオンへ切り替わると、同時に第２のｎスイッチＳＷｎ２がオンからオフへ切り替わる。かかるスイッチ切り替えが行われると、ｎＭＯＳトランジスタからなる第２の定電流源４２の両端（すなわち、ソース−ドレイン間）に印加される電圧Ｖｄｓ２が、入力端子Ｂでの電圧ＶＸと接地電圧との差圧（すなわち、ＶＸ）から出力電圧Ｖｏｕｔと接地電圧との差圧（すなわち、Ｖｏｕｔ）へ変化する。
【００６３】
この際、電圧ＶＸは、時刻ｔ５の直前においてその低下変化が抑えられているため、出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊に近似する。このため、上記した時刻ｔ５でのスイッチ切り替え時、入力端子Ｂでの電圧ＶＸと出力電圧Ｖｏｕｔとが大きく異なることは無く、両電圧の電圧差が大きくないので、その切り替え前後で第２の定電流源４２の両端電圧Ｖｄｓ２の変化が小さく、第２の定電流源４２を流れる電流Ｉｄ２の変化が小さく抑えられる。
【００６４】
また、上記の如く第２のｎスイッチＳＷｎ２がオンからオフへ切り替わった際、第２のｐスイッチＳＷｐ２はオフしたままである。この場合は、そのスイッチ切り替え後、入力端子Ｂ側から抵抗５４，５６側へ流れ込む電流はほとんどない。また、第２のｐスイッチＳＷｐ２の寄生容量に蓄えられていた電荷は、抵抗５４，５６で放電される。このため、上記のスイッチ切り替えが行われると、入力端子Ｂでの電圧ＶＸは、上昇して出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊に戻る。そして、第２のｐスイッチＳＷｐ２の寄生容量の電荷放電が完了すると、以後は、入力端子Ｂでの電圧ＶＸは、その出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの出力電圧Ｖｏｕｔ＊にほぼ維持される（時刻ｔ６以降）。
【００６５】
このように、本実施例のＰＬＬ回路１２においては、ＰＦＤ回路１４が基準周波数信号ｆｒｅｆと出力周波数ｆｏｕｔを分周比Ｎで分周したフィードバック周波数信号ｆｄｉｖｏｕｔとの位相差に基づく制御信号（アップ信号ＵＰやダウン信号ＤＮなど）を生成し、ＣＰ回路１０がそのＰＦＤ回路１４からの制御信号に従ってスイッチ３０，３２，４０，４２をオン／オフ動作させる。かかるスイッチ動作が行われると、ＣＰ回路１０の定電流源３２，４２からＬＰＦ回路１６に送る電荷量が調整されることで、ＶＣＯ回路１８に入力される電圧が調整され、そのＶＣＯ回路１８から出力される周波数ｆｏｕｔが制御される。従って、本実施例のＰＬＬ回路１２によれば、低周波の基準周波数ｆｒｅｆを逓倍した高周波の周波数ｆｏｕｔを出力することができる。
【００６６】
また、本実施例のＣＰ回路１０においては、出力電圧Ｖｏｕｔ又はＰＬＬ回路１２の出力周波数ｆｏｕｔを調整すべく第１のｐスイッチＳＷｐ１がオンからオフへ切り替わったときは、同時に、その第１のｐスイッチＳＷｐ１のソースにソースが接続する第２のｐスイッチＳＷｐ２がオフからオンへ切り替わる。また、第１のｐスイッチＳＷｐ１がオフからオンへ切り替わったときは、同時に、第２のｐスイッチＳＷｐ２がオンからオフへ切り替わる。同様に、第１のｎスイッチＳＷｎ１がオンからオフへ切り替わったときは、同時に、その第１のｎスイッチＳＷｎ１のソースにソースが接続する第２のｎスイッチＳＷｎ２がオフからオンへ切り替わる。また、第１のｎスイッチＳＷｎ１がオフからオンへ切り替わったときは、同時に、第２のｎスイッチＳＷｎ２がオンからオフへ切り替わる。
【００６７】
上記のスイッチ切り替えが行われると、その切り替え前後で、ｐＭＯＳトランジスタからなる第１の定電流源３２を流れた電流の経路がその第１の定電流源３２の下流側において第１のｐスイッチＳＷｐ１側と第２のｐスイッチＳＷｐ２側との間で切り替わるので、その第１の定電流源３２を電流が流れる状態が維持される。又は、ｎＭＯＳトランジスタからなる第２の定電流源４２を流れる電流の経路がその第２の定電流源４２の上流側において第１のｎスイッチＳＷｎ１側と第２のｎスイッチＳＷｎ２側との間で切り替わるので、その第２の定電流源４２を電流が流れる状態が維持される。このため、本実施例によれば、スイッチ切り替え時にＭＯＳトランジスタからなる定電流源３２，４２がオフするのを防ぐことができるので、定電流源３２，４２の、定電流を流すうえでの追従性を向上させることができる。
【００６８】
また、本実施例のＣＰ回路１０において、ソースが第１の定電流源３２のドレインに接続されかつ第１のｐスイッチＳＷｐ１のソースに接続された第２のｐスイッチＳＷｐ２のドレインと、ソースが第２の定電流源４２のドレインに接続されかつ第１のｎスイッチＳＷｎ１のソースに接続された第２のｎスイッチＳＷｎ２のドレインと、は入力端子Ｂで互いに接続されている。この入力端子Ｂには、直流電圧ＶＣＣを抵抗５４と抵抗５６とで分圧した電圧ＶＸが入力される。この電圧ＶＸは、ＶＣＯ回路１８の出力周波数ｆｏｕｔが目標周波数ｆｏｕｔ＊に一致するときの、ＶＣＯ回路１８の入力電圧Ｖｉｎ＊（すなわち、ＬＰＦ回路１６の出力電圧Ｖｏｕｔ＊）に近似するように設定されている。
【００６９】
このため、本実施例のＣＰ回路１０によれば、特に出力周波数ｆｏｕｔが目標周波数ｇｏｕｔ＊付近に維持される周波数ロック時でのスイッチ３０，３４，４０，４４の切り替え時、出力電圧Ｖｏｕｔと入力端子Ｂでの電圧ＶＸとの電圧差が大きくなるのを回避することができる。かかる構成においては、特に周波数ロック時でのスイッチ３０，３４，４０，４４の切り替え前後において、ＭＯＳトランジスタからなる定電流源３２，４２の両端（ドレイン−ソース間）に印加される電圧Ｖｄｓ１，Ｖｄｓ２が大きく変化することは無い。従って、本実施例によれば、特に周波数ロック時でのスイッチ３０，３４，４０，４４の切り替え前後で定電流源３２，４２を流れる電流Ｉｄ１，Ｉｄ２の変化を小さく抑えることができるので、定電流源３２，４２の電流出力の安定性を向上させることができる。
【００７０】
また、本実施例のＣＰ回路１０においては、上記の如く周波数ロック時でのスイッチ３０，３４，４０，４４の切り替え時に出力電圧Ｖｏｕｔと入力端子Ｂでの電圧ＶＸとの電圧差が大きくなるのを回避するうえで、入力端子Ｂに接続する２つの抵抗５４，５６を電源端子５０と接地端子５２との間に直列接続させた回路構成を用いることとすれば十分であって、オペアンプや位相補償キャパシタなどを用いたフィードバック回路からなる回路構成を用いることは不要である。
【００７１】
オペアンプは、ＩＣ内部で常に動作するため、消費電流を増大させる負荷となる。また、位相補償キャパシタは、発振抑制のために必要な素子であるが、一般的に数十ｐＦの容量値を有するため、ＩＣ内部で多くの面積を要する。従って、本実施例によれば、上記した定電流源３２，４２の電流出力の安定性の向上を、上記したオペアンプや位相補償キャパシタなどを用いたフィードバック回路からなるものに比べて簡素かつ安価な構成でコンパクトに実現することが可能である。
【００７２】
尚、上記の実施例においては、第１の定電流源３２及び第２の定電流源４２が「定電流源」の一例である。第１のｐスイッチＳＷｐ１及び第１のｎスイッチＳＷｎ１が「出力側スイッチ」の一例である。第２のｐスイッチＳＷｐ２及び第２のｎスイッチＳＷｎ２が「入力側スイッチ」の一例である。出力端子Ａが「出力端子」の一例である。入力端子Ｂが「入力端子」の一例である。電源端子５０と接地端子５２との間で抵抗５４，５６が直列接続された回路構成が「電圧印加手段」の一例である。
【００７３】
また、第１の定電流源３２が「第１の定電流源」の一例である。第２の定電流源４２が「第２の定電流源」の一例である。第１のｐスイッチＳＷｐ１が「第１の出力側スイッチ」の一例である。第１のｎスイッチＳＷｎ１が「第２の出力側スイッチ」の一例である。電源端子５０が「電源＋端子」の一例である。接地端子５２が「電源−端子」の一例である。第２のｐスイッチＳＷｐ２が「第１の入力側スイッチ」の一例である。第２のｎスイッチＳＷｎ２が「第２の入力側スイッチ」の一例である。
【符号の説明】
【００７４】
１０  チャージポンプ回路（ＣＰ回路）
１２  ＰＬＬ回路
１４  ＰＦＤ回路
１６  ＬＰＦ回路
１８  ＶＣＯ回路
２０  ＤＩＶ回路
３０  第１のｐスイッチＳＷｐ１（ｐＭＯＳトランジスタ）
３２  第１の定電流源（ｐＭＯＳトランジスタ）
３４  第２のｐスイッチＳＷｐ２（ｐＭＯＳトランジスタ）
４０  第１のｎスイッチＳＷｎ１（ｎＭＯＳトランジスタ）
４２  第２の定電流源（ｎＭＯＳトランジスタ）
４４  第２のｎスイッチＳＷｎ２（ｎＭＯＳトランジスタ）
５０  電源端子
５２  接地端子
５４，５６  抵抗
ｆｒｅｆ  基準周波数
ｆｄｉｖｏｕｔ  フィードバック周波数
ｆｏｕｔ  出力周波数
ｆｏｕｔ＊  目標周波数
ＶＣＣ  電源電圧
Ｖｏｕｔ  出力電圧
ＶＸ  入力端子Ｂでの電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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