(57)【要約】【課題】複数のトンネルトランジスタを半導体基板上に形成して回路を構成する場合において、シンプルな構造の半導体装置を実現する。【解決手段】一の実施形態によれば、半導体装置は、半導体基板（１）上に形成された第１導電型の第１トランジスタ（Ｔｒ1）と第２導電型の第２トランジスタ（Ｔｒ2）とを備える。さらに、前記第１トランジスタは、前記基板上の第１ゲート電極（３ａ）を挟むように形成された前記第２導電型の第１ソース領域（１１ａ）と前記第１導電型の第１ドレイン領域（１２ａ）との間に、前記第１または第２導電型の第１チャネル領域（１５ａ）を備える。さらに、前記第２トランジスタは、前記基板上の第２ゲート電極（３ｂ）を挟むように形成された前記第１導電型の第２ソース領域（１１ｂ）と前記第２導電型の第２ドレイン領域（１２ｂ）との間に、前記第１チャネル領域と同じ導電型を有する第２チャネル領域（１５ｂ）を備える。【選択図】図１
2015095492.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型の第１トランジスタと、
前記半導体基板上に形成された第２導電型の第２トランジスタとを備え、
前記第１トランジスタは、
前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極を挟むように形成された、前記第２導電型の第１ソース領域および前記第１導電型の第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に形成された、前記第１または第２導電型の第１チャネル領域とを備え、
前記第２トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極を挟むように形成された、前記第１導電型の第２ソース領域および前記第２導電型の第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間に形成され、前記第１チャネル領域と同じ導電型を有する第２チャネル領域とを備える、
半導体装置。
【請求項２】
前記第１および第２チャネル領域の下方に、前記第１チャネル領域と前記第２チャネル領域とに接するように形成され、前記第１および第２チャネル領域と逆の導電型を有するウェル領域を備える、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上の配線と前記ウェル領域とを電気的に接続するように形成され、前記ウェル領域と同じ導電型を有する拡散領域を備える、請求項２に記載の半導体装置。
【請求項４】
前記第１ソース領域に接するように形成された、前記第２導電型の第１ソースエクステンション領域と、
前記第２ソース領域に接するように形成された、前記第１導電型の第２ソースエクステンション領域と、
前記第２ソース領域に接するように形成され、かつ前記第２ソースエクステンション領域の上方に形成された、前記第２導電型のポケット領域と、
を備える請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ソース領域に接するように形成された、前記第２導電型の第１ソースエクステンション領域と、
前記第２ソース領域に接するように形成された、前記第１導電型の第２ソースエクステンション領域と、
前記第１ソース領域に接するように形成され、かつ前記第１ソースエクステンション領域の上方に形成された、前記第１導電型のポケット領域と、
を備える請求項１から３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
現在提案されているトンネルＦＥＴ（ＴＦＥＴ）は、３つのタイプに分類できる。第１のタイプのＴＦＥＴは、同じ導電型を有するソース領域とチャネル領域とを備え、バルク半導体基板上に形成される。第２のタイプのＴＦＥＴは、逆の導電型を有するソース領域とチャネル領域とを備え、バルク半導体基板上に形成される。第３のタイプのＴＦＥＴは、同じ導電型を有するソース領域とチャネル領域とを備え、ＳＯＩ基板上に形成される。このように、様々なタイプのＴＦＥＴが提案されているが、複数のＴＦＥＴを半導体基板上に形成して構成される回路については提案が少ない。しかしながら、ＴＦＥＴの回路には、ＭＯＳＦＥＴの回路とは異なる問題があり、これに対処することが望まれる。例えば、ＴＦＥＴ同士を配線により電気的に接続してインバータ回路を構成する場合には、この配線側のソース領域やドレイン領域が電気的に浮遊しており、これに起因するリーク電流を抑制することが望まれる。しかしながら、ＴＦＥＴの回路において、このような問題に対処するための構成を採用すると、半導体装置の構造が複雑化するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−７４２８８号公報
【特許文献２】特開２０１２−１９０９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のトンネルトランジスタを半導体基板上に形成して回路を構成する場合において、シンプルな構造を実現可能な半導体装置を提案する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型の第１トランジスタと、前記半導体基板上に形成された第２導電型の第２トランジスタとを備える。さらに、前記第１トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極を挟むように形成された、前記第２導電型の第１ソース領域および前記第１導電型の第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に形成された、前記第１または第２導電型の第１チャネル領域とを備える。さらに、前記第２トランジスタは、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極を挟むように形成された、前記第１導電型の第２ソース領域および前記第２導電型の第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に形成され、前記第１チャネル領域と同じ導電型を有する第２チャネル領域とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の配線構造の例を示す断面図である。
【図３】第１実施形態の第１変形例の半導体装置の構造を示す断面図である。
【図４】第１実施形態の第２変形例の半導体装置の構造を示す断面図である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図７】第２実施形態の半導体装置の構造を示す断面図である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図９】第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図１０】第３実施形態の半導体装置の回路構成を示す回路図である。
【図１１】第４実施形態の半導体装置の回路構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、半導体基板１と、第１および第２ゲート絶縁膜２ａ、２ｂと、第１および第２ゲート電極３ａ、３ｂと、第１および第２側壁絶縁膜４ａ、４ｂと、素子分離絶縁膜５ａ〜５ｅとを備えている。
【００１０】
図１の半導体装置はさらに、第１および第２ソース領域１１ａ、１１ｂと、第１および第２ドレイン領域１２ａ、１２ｂと、第１および第２拡散領域１３ａ、１３ｂと、第３および第４拡散領域１４ａ、１４ｂと、第１および第２チャネル領域１５ａ、１５ｂと、第１および第２ウェル領域１６ａ、１６ｂと、第５および第６拡散領域１７ａ、１７ｂと、半導体領域１８とを備えている。
【００１１】
符号Ｔｒ1は、半導体基板１上に形成された第１トランジスタを示す。第１トランジスタＴｒ1は、ｎ型のＴＦＥＴである。ｎ型は、第１導電型の例である。第１トランジスタＴｒ1は、第１ゲート絶縁膜２ａ、第１ゲート電極３ａ、第１ソース領域１１ａ、第１ドレイン領域１２ａ、第１チャネル領域１５ａ、第１ウェル領域１６ａ等により形成されている。第１トランジスタＴｒ1は、第１ソース領域１１ａと第１チャネル領域１５ａが同じ導電型を有する第１のタイプのＴＦＥＴである。
【００１２】
符号Ｔｒ2は、半導体基板１上に形成された第２トランジスタを示す。第２トランジスタＴｒ2は、ｐ型のＴＦＥＴである。ｐ型は、第２導電型の例である。第２トランジスタＴｒ2は、第２ゲート絶縁膜２ｂ、第２ゲート電極３ｂ、第２ソース領域１１ｂ、第２ドレイン領域１２ｂ、第２チャネル領域１５ｂ、第２ウェル領域１６ｂ等により形成されている。第２トランジスタＴｒ2は、第２ソース領域１１ｂと第２チャネル領域１５ｂが逆の導電型を有する第２のタイプのＴＦＥＴである。
【００１３】
符号２１ａは、第１ソース領域１１ａに接地電圧（＝０Ｖ）を印加するための配線を示す。符号２１ｂは、第２ソース領域１１ｂに電源電圧（＝ＶDD）を印加するための配線を示す。本実施形態においては、ＶDD＞０Ｖである。符号２２ａは、第５拡散領域１７ａに電源電圧を印加するための配線を示す。符号２２ｂは、第６拡散領域１７ｂに電源電圧を印加するための配線を示す。符号２３は、第１ドレイン領域１２ａと第２ドレイン領域１２ｂとを電気的に接続する配線を示す。本実施形態の第１および第２トランジスタＴｒ1、Ｔｒ2は、配線２３により電気的に接続されており、インバータ回路を構成している。
【００１４】
以下、図１を参照して、本実施形態の半導体装置の各構成要素について説明する。
【００１５】
半導体基板１は、例えば、ｐ型のバルクシリコン基板である。図１は、半導体基板１の表面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１の表面に垂直なＺ方向とを示している。なお、本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、半導体基板１と第１、第２ゲート電極３ａ、３ｂとの位置関係は、半導体基板１が第１、第２ゲート電極３ａ、３ｂの下方に位置していると表現される。
【００１６】
第１ゲート電極３ａは、第１ゲート絶縁膜２ａを介して半導体基板１上に形成されている。同様に、第２ゲート電極３ｂは、第２ゲート絶縁膜２ｂを介して半導体基板１上に形成されている。第１および第２ゲート絶縁膜２ａ、２ｂの例は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ｈｉｇｋ−ｋ膜（例えばＨｆＳｉＯＮ膜）等である。第１および第２ゲート電極３ａ、３ｂの例は、ポリシリコン層、メタル層等である。第１および第２ゲート電極３ａ、３ｂは、ポリシリコン層とメタル層とを含む積層膜でもよい。
【００１７】
第１側壁絶縁膜４ａは、第１ゲート電極３ａの側面に形成されている。同様に、第２側壁絶縁膜４ｂは、第２ゲート電極３ｂの側面に形成されている。第１および第２側壁絶縁膜４ａ、４ｂの例は、ＴＥＯＳ膜、シリコン窒化膜等である。第１および第２側壁絶縁膜４ａ、４ｂは、ＴＥＯＳ膜とシリコン窒化膜とを含む積層膜でもよい。
【００１８】
素子分離絶縁膜５ａ〜５ｅは、半導体基板１の表面に形成されている。素子分離絶縁膜５ａ〜５ｅは、例えばシリコン酸化膜である。第１トランジスタＴｒ1は、素子分離絶縁膜５ａ、５ｂの間の半導体基板１上に形成されている。第２トランジスタＴｒ2は、素子分離絶縁膜５ｃ、５ｄの間の半導体基板１上に形成されている。符号Ｗ1は、素子分離絶縁膜５ｃのＸ方向の幅を示す。
【００１９】
第１ソース領域１１ａと第１ドレイン領域１２ａは、第１ゲート電極３ａを挟むように半導体基板１内に形成されている。同様に、第２ソース領域１１ｂと第２ドレイン領域１２ｂは、半導体基板１内に第２ゲート電極３ｂを挟むように形成されている。第１ソース領域１１ａと第２ドレイン領域１２ｂは、ｐ型領域である。第２ソース領域１１ｂと第１ドレイン領域１２ａは、ｎ型領域である。
【００２０】
第１および第３拡散領域１３ａ、１４ａは、第１ソース領域１１ａに接するように半導体基板１内に形成されている。具体的には、第１拡散領域１３ａが、第３拡散領域１４ａの下方および側方に形成されている。第１拡散領域１３ａは、ｎ型領域である。第３拡散領域１４ａは、ｐ型領域である。第３拡散領域１４ａは、第１ソース領域１１ａと同じ導電型を有しており、第１ソース領域１１ａ用の第１ソースエクステンション領域として機能する。一方、第１拡散領域１３ａは、第１ソース領域１１ａおよび第３拡散領域１４ａと逆の導電型を有しており、第１ソースエクステンション領域用のハロー領域として機能する。
【００２１】
第２および第４拡散領域１３ｂ、１４ｂは、第２ソース領域１１ｂに接するように半導体基板１内に形成されている。具体的には、第４拡散領域１４ｂが、第２拡散領域１３ｂの上方に形成されている。第４拡散領域１４ｂは、ｐ型領域である。第２拡散領域１３ｂは、ｎ型領域である。第２拡散領域１３ｂは、第２ソース領域１１ｂと同じ導電型を有しており、第２ソース領域１１ｂ用の第２ソースエクステンション領域として機能する。一方、第４拡散領域１４ｂは、第２ソース領域１１ｂおよび第２拡散領域１３ｂと逆の導電型を有しており、第２ソース領域１１ｂ用のポケット領域として機能する。第２トランジスタＴｒ2においては、第２拡散領域１３ｂと第４拡散領域１４ｂとの間でトンネル電流が流れる。
【００２２】
第１チャネル領域１５ａは、第１ソース領域１１ａと第１ドレイン領域１２ａとの間に形成されている。第１チャネル領域１５ａは、ｐ型領域である。よって、第１トランジスタＴｒ1は、第１ソース領域１１ａと第１チャネル領域１５ａが同じ導電型を有する第１のタイプのＴＦＥＴである。
【００２３】
第２チャネル領域１５ｂは、第２ソース領域１１ｂと第２ドレイン領域１２ｂとの間に形成されている。第２チャネル領域１５ａは、ｐ型領域である。よって、第２トランジスタＴｒ2は、第２ソース領域１１ｂと第２チャネル領域１５ｂが逆の導電型を有する第２のタイプのＴＦＥＴである。なお、第２チャネル領域１５ｂは、第１チャネル領域１５ａと同じ導電型を有することに留意されたい。
【００２４】
第１ウェル領域１６ａは、第１チャネル領域１５ａの下方に形成されており、第１チャネル領域１５ａに接している。第１ウェル領域１６ａは、ｎ型領域であり、第１チャネル領域１５ａと逆の導電型を有している。
【００２５】
第２ウェル領域１６ｂは、第２チャネル領域１５ｂの下方に形成されており、第２チャネル領域１５ｂに接している。第２ウェル領域１６ｂは、ｎ型領域であり、第２チャネル領域１５ｂと逆の導電型を有している。なお、第２ウェル領域１６ｂは、第１ウェル領域１６ａと同じ導電型を有することに留意されたい。
【００２６】
第５拡散領域１７ａは、第１ウェル領域１６ａの上方に形成されており、半導体基板１上の配線２２ａと第１ウェル領域１６ａとを電気的に接続している。第５拡散領域１７ａは、素子分離絶縁膜５ｂ、５ｃの間に形成されている。本実施形態の第５拡散領域１７ａは、第１ウェル領域１６ａに基板バイアス電圧（ここでは電源電圧ＶDD）を印加するために設けられている。第５拡散領域１７ａは、ｎ型領域であり、第１ウェル領域１６ａと同じ導電型を有している。
【００２７】
第６拡散領域１７ｂは、第２ウェル領域１６ｂの上方に形成されており、半導体基板１上の配線２２ｂと第２ウェル領域１６ｂとを電気的に接続している。第６拡散領域１７ｂは、素子分離絶縁膜５ｄ、５ｅの間に形成されている。本実施形態の第６拡散領域１７ｂは、第２ウェル領域１６ｂに基板バイアス電圧（ここでは電源電圧ＶDD）を印加するために設けられている。第６拡散領域１７ｂは、ｎ型領域であり、第２ウェル領域１６ｂと同じ導電型を有している。なお、第６拡散領域１７ｂは、第５拡散領域１７ａと同じ導電型を有することに留意されたい。
【００２８】
本実施形態においては、第２ドレイン領域１２ｂおよび第２チャネル領域１５ｂが電気的に浮遊している。そのため、第２トランジスタＴｒ2がオンになると、第２ドレイン領域１２ｂおよび第２チャネル領域１５ｂの電位が正になる。この場合、第２ウェル領域１６ｂの電位が０Ｖであると、第２チャネル領域１５ｂと第２ウェル領域１６ｂとの間のｐｎ接合に順バイアス電圧がかかり、これらの領域間にリーク電流が流れる可能性がある。
【００２９】
そこで、本実施形態においては、第６拡散領域１７ｂに電源電圧ＶDDを印加して、第２ウェル領域１６ｂの電位をＶDDに上げる。これにより、第２ウェル領域１６ｂの電位を、第２チャネル領域１５ｂの電位よりも高く保つことが可能となる。よって、本実施形態によれば、第２チャネル領域１５ｂと第２ウェル領域１６ｂとの間のｐｎ接合に逆バイアス電圧を印加することが可能となるため、これらの領域間にリーク電流が流れることを抑制できる。
【００３０】
同様に、本実施形態においては、第５拡散領域１７ａに電源電圧ＶDDを印加して、第１ウェル領域１６ａの電位をＶDDに上げる。これにより、第１ウェル領域１６ａの電位を、第１チャネル領域１５ａの電位よりも高く保つことが可能となる。よって、本実施形態によれば、第１チャネル領域１５ａと第１ウェル領域１６ａとの間のｐｎ接合に逆バイアス電圧を印加することが可能となるため、第１チャネル領域１５ａと第１ウェル領域１６ａとの間にリーク電流が流れることを抑制できる。
【００３１】
半導体領域１８は、第１および第２ウェル領域１６ａ、１６ｂの下方に存在しており、第１および第２ウェル領域１６ａ、１６ｂに接している。半導体領域１８は、拡散領域が形成されていない半導体基板１内の領域である。本実施形態の半導体基板１はｐ型基板であるため、本実施形態の半導体領域１８はｐ型領域である。
【００３２】
図２は、第１実施形態の半導体装置の配線構造の例を示す断面図である。
【００３３】
図２は、図１の構成要素に加えて、第１および第２プラグ層３１、３３と、第１および第２配線層３２、３４と、第１から第３の層間絶縁膜４１〜４３とを示している。
【００３４】
第１から第３の層間絶縁膜４１〜４３は、半導体基板１上に順に形成されている。第１プラグ層３１は、第１の層間絶縁膜４１内に形成されている。第１配線層３２は、第１の層間絶縁膜４１上に形成され、第２の層間絶縁膜４２で覆われている。第２プラグ層３３は、第２の層間絶縁膜４２内に形成されている。第２配線層３４は、第２の層間絶縁膜４２上に形成され、第３の層間絶縁膜４３で覆われている。
【００３５】
本実施形態の配線２１ａ、２１ｂ、２２ａ、２２ｂ、２３は、例えば、第１および第２プラグ層３１、３３と、第１および第２配線層３２、３４により形成可能である。図２の例においては、第１ドレイン領域１２ａと第２ドレイン領域１２ｂとを接続する配線２３が、第１プラグ層３１内のコンタクトプラグと、第２プラグ層３３内のビアプラグと、第１および第２配線層３２、３４内の配線により形成されている。なお、本実施形態の半導体装置の配線構造は、図２の例と異なる構造を有していてもよい。
【００３６】
（１）第１実施形態の半導体装置の詳細
次に、再び図１を参照して、第１実施形態の半導体装置の詳細について説明する。
【００３７】
本実施形態においては、第１トランジスタＴｒ1として、第１タイプのｎ型ＴＦＥＴを採用し、第２トランジスタＴｒ2として、第２タイプのｐ型ＴＦＥＴを採用している。
【００３８】
よって、本実施形態の第１トランジスタＴｒ1と第２トランジスタＴｒ2は、互いに似た構造を有している。具体的には、第１および第２チャネル領域１５ａ、１５ｂが、同じ導電型を有している。さらに、第１および第２ウェル領域１６ａ、１６ｂが、同じ導電型を有している。さらに、第５および第６拡散領域１７ａ、１７ｂが、同じ導電型を有している。その結果、本実施形態の半導体装置は、互いに似た構造のトランジスタ同士が並んだシンプルな構造を有している。さらに、本実施形態においては、第１ウェル領域１６ａに印加される基板バイアス電圧と、第２ウェル領域１６ｂに印加される基板バイアス電圧が同じ値に設定される。
【００３９】
よって、本実施形態によれば、半導体装置の設計や製造を簡単に行うことができる。例えば、第１および第２チャネル領域１５ａ、１５ｂを同じ工程で形成することで、半導体装置の製造工程数を低減することができる。これは、第１および第２ウェル領域１６ａ、１６ｂや、第５および第６拡散領域１７ａ、１７ｂについても同様である。
【００４０】
また、本実施形態によれば、以下の第１および第２変形例の構造を採用することで、半導体装置の構造をさらにシンプルにすることができる。
【００４１】
図３は、第１実施形態の第１変形例の半導体装置の構造を示す断面図である。
【００４２】
図１においては、第１および第２ウェル領域１６ａ、１６ｂが同じ導電型を有し、かつ第１および第２ウェル領域１６ａ、１６ｂに同じ値の基板バイアス電圧が印加されるため、第１および第２ウェル領域１６ａ、１６ｂを互いに分離しなくてもよい。
【００４３】
よって、図３においては、第１および第２ウェル領域１６ａ、１６ｂが、ウェル領域１６に置き換えられている。ウェル領域１６は、第１および第２チャネル領域１５ａ、１５ｂの下方に形成されており、第１および第２チャネル領域１５ａ、１５ｂに接している。ウェル領域１６は、ｎ型領域であり、第１および第２チャネル領域１５ａ、１５ｂと逆の導電型を有している。
【００４４】
また、図１においては、第１および第２ウェル領域１６ａ、１６ｂを互いに分離しなくてもよいため、第１および第２ウェル領域１６ａ、１６ｂ間の素子分離絶縁膜５ｃの幅を狭くしてもよい。
【００４５】
よって、図３においては、素子分離絶縁膜５ｃの幅がＷ1からＷ2に短縮されている。素子分離絶縁膜５ｃの幅は、例えば、他の素子分離絶縁膜５ａ、５ｂ、５ｄ、５ｅと同程度の幅に設定してもよい。本変形例によれば、素子分離絶縁膜５ｃの幅を短縮することで、半導体装置の集積度を高めることが可能となる。
【００４６】
図４は、第１実施形態の第２変形例の半導体装置の構造を示す断面図である。
【００４７】
図１の第１および第２ウェル領域１６ａ、１６ｂをウェル領域１６に置き換える場合には、第５および第６拡散領域１７ａ、１７ｂのいずれか一方を削除してもよい。
【００４８】
よって、図４においては、第５および第６拡散領域１７ａ、１７ｂが、拡散領域１７に置き換えられている。拡散領域１７は、ウェル領域１６の上方に形成されており、半導体基板１上の配線２２とウェル領域１６とを電気的に接続している。拡散領域１７は、素子分離絶縁膜５ｄ、５ｅの間に形成されている。本変形例の拡散領域１７は、ウェル領域１６に基板バイアス電圧（ここでは電源電圧ＶDD）を印加するために設けられている。拡散領域１７は、ｎ型領域であり、ウェル領域１６と同じ導電型を有している。本変形例によれば、基板バイアス用の拡散領域の面積を縮小することが可能となり、その結果、半導体装置の集積度を高めることが可能となる。
【００４９】
また、図１の第５および第６拡散領域１７ａ、１７ｂを拡散領域１７に置き換える場合には、素子分離絶縁膜５ｂ、５ｃのいずれか一方を削除してもよい。
【００５０】
よって、図４においては、素子分離絶縁膜５ｂ、５ｃが素子分離絶縁膜５ｆに置き換えられている。素子分離絶縁膜５ｆは、第１および第２ドレイン領域１２ａ、１２ｂの間に形成されており、第１および第２ドレイン領域１２ａ、１２ｂの両方に接している。すなわち、図４の第１および第２ドレイン領域１２ａ、１２ｂは、同一の素子分離絶縁膜５ｆに接している。本変形例によれば、素子分離に要する面積を縮小することが可能となり、その結果、半導体装置の集積度を高めることが可能となる。
【００５１】
以下、再び図１を参照して、第１実施形態の半導体装置の詳細について説明する。
【００５２】
本実施形態の半導体基板１は、ｐ型基板でもｎ型基板でもよい。ただし、半導体基板１がｎ型基板の場合には、半導体領域１８が、第１および第２ウェル１６ａ、１６ｂと同様にｎ型領域となる。よって、半導体基板１上で第１および第２トランジスタＴｒ1、Ｔｒ2等が構成する回路ブロックとは別の回路ブロックが形成され、これらの回路ブロック間のノイズの影響を排除することが望まれる場合や、これらの回路ブロック間で互いに異なる基板バイアス制御を行う場合には、第１および第２ウェル１６ａ、１６ｂの下方にｐ型のディープウェル領域を形成することとなる。しかしながら、ディープウェル領域の形成には一般に高加速度のイオン注入が必要となるため、ディープウェル領域の形成はプロセス数の増加およびプロセスコストの上昇を招く。一方、半導体基板１がｐ型基板の場合には、このようなディープウェル領域は一般に不要である。よって、半導体基板１がｐ型基板の場合には、ディープウェル領域を形成する工程を省略することが可能となる。
【００５３】
また、本実施形態においては、第１ソース領域１１ａと第１ドレイン領域１２ａの位置を入れ替えると共に、第２ソース領域１１ｂと第２ドレイン領域１２ｂの位置を入れ替えてもよい。この場合、第１ドレイン領域１２ａと第２ドレイン領域１２ｂとを配線２３により電気的に接続することで、インバータ回路を構成することができる。
【００５４】
また、本実施形態においては、異なる導電型の２個のＴＦＥＴを接続してインバータ回路を構成するのと同様に、同じ導電型の２個以上のＴＦＥＴをカスコード接続して縦積み回路を構成してもよい。この場合には、ウェル領域１６と同様に、これらのＴＦＥＴの個々のウェル領域を１つのウェル領域に置き換えてもよい。さらには、拡散領域１７と同様に、基板バイアス用の個々の拡散領域を１つの拡散領域に置き換えてもよい。
【００５５】
（２）第１実施形態の半導体装置の製造方法
図５および図６は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００５６】
まず、図５(ａ)に示すように、半導体基板１の表面に素子分離絶縁膜５ａ〜５ｅを形成する。素子分離絶縁膜５ａ〜５ｅのＺ方向の厚さは、例えば２００〜３００ｎｍである。素子分離絶縁膜５ａ〜５ｅは、例えば、リソグラフィおよびエッチングにより半導体基板１の表面に素子分離溝を形成し、素子分離溝内にシリコン酸化膜を埋め込み、シリコン酸化膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成可能である。
【００５７】
次に、半導体基板１の素子領域の表面に、不図示のシリコン酸化膜を形成する。このシリコン酸化膜の厚さは、例えば１０ｎｍ以下である。
【００５８】
次に、第１および第２ウェル領域１６ａ、１６ｂを形成するための第１のイオン注入を行う（図５(ａ)）。第１のイオン注入で使用するｎ型不純物は、例えばリン（Ｐ）である。本実施形態の第１のイオン注入においては、イオン注入エネルギーが５００ｋｅＶに設定され、ｎ型不純物のドーズ量が３．０×１０１３ｃｍ−２に設定される。
【００５９】
次に、第１および第２チャネル領域１５ａ、１５ｂを形成するための第２のイオン注入を行う（図５(ａ)）。第２のイオン注入で使用するｐ型不純物は、例えばボロン（Ｂ）である。本実施形態の第２のイオン注入においては、イオン注入エネルギーが１０ｋｅＶに設定され、ｐ型不純物のドーズ量が１．５×１０１３ｃｍ−２に設定される。本実施形態においては、第１および第２トランジスタＴｒ1、Ｔｒ2の閾値電圧を、第２のイオン注入により調整することができる。
【００６０】
次に、第１、第２のイオン注入で注入されたｎ型およびｐ型不純物を活性化するためのＲＴＡ（Rapid Thermal Anneal）を行う。その結果、図５(ａ)に示すように、半導体基板１内に、第１および第２ウェル領域１６ａ、１６ｂと、第１および第２チャネル領域１５ａ、１５ｂとが形成される。なお、第１、第２のイオン注入は、本実施形態とは異なる順番で行ってもよい。
【００６１】
次に、図５(ｂ)に示すように、第１および第２チャネル領域１５ａ、１５ｂ上にそれぞれ、第１および第２ゲート絶縁膜２ａ、２ｂを介して第１および第２ゲート電極３ａ、３ｂを形成する。
【００６２】
第１および第２ゲート絶縁膜２ａ、２ｂと第１および第２ゲート電極３ａ、３ｂは、例えば、次の手順により形成可能である。まず、熱酸化またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により、第１および第２ゲート絶縁膜２ａ、２ｂの形成用のシリコン酸化膜を形成する。このシリコン酸化膜の厚さは、例えば０．５〜６ｎｍである。次に、シリコン酸化膜上に、第１および第２ゲート電極３ａ、３ｂの形成用のポリシリコン層を形成する。このポリシリコン層の厚さは、例えば５０〜２００ｎｍである。次に、リソグラフィおよびエッチングにより、シリコン酸化膜とポリシリコン層から、それぞれ第１および第２ゲート絶縁膜２ａ、２ｂと第１および第２ゲート電極３ａ、３ｂとを形成する。リソグラフィの例は、光リソグラフィ、Ｘ線リソグラフィ、電子ビームリソグラフィ等である。エッチングの例は、ＲＩＥ（Reactive Ion Etching）等である。
【００６３】
本実施形態においては、第１、第２ゲート電極３ａ、３ｂにそれぞれｎ型、ｐ型不純物を注入するプリドーピングを行ってもよい。プリドーピングで使用するｎ型、ｐ型不純物は、例えばリン（Ｐ）およびボロン（Ｂ）である。例えば、ｎ型不純物のプリドーピングにおいては、イオン注入エネルギーが５ｋｅＶに設定され、ｎ型不純物のドーズ量が５．０×１０１５ｃｍ−２に設定される。例えば、ｐ型不純物のプリドーピングにおいては、イオン注入エネルギーが２．５ｋｅＶに設定され、ｐ型不純物のドーズ量が５．０×１０１５ｃｍ−２に設定される。
【００６４】
次に、第１および第２ゲート電極３ａ、３ｂの側面に、熱酸化により不図示の後酸化膜を形成する。後酸化膜は、例えばシリコン酸化膜である。
【００６５】
次に、第１および第２ゲート電極３ａ、３ｂの側面に、後酸化膜を介して不図示のオフセットスペーサ膜を形成する。オフセットスペーサ膜は、例えばシリコン窒化膜である。オフセットスペーサ膜は、例えば、半導体基板１の全面にＬＰＣＶＤにより厚さ３〜１２ｎｍのシリコン窒化膜を形成し、このシリコン窒化膜をＲＩＥにより加工することで形成可能である。
【００６６】
次に、半導体基板１上に、第１ソース領域１１ａの形成予定領域に開口部を有するレジスト膜（不図示）を形成する。次に、第１拡散領域１３ａを形成するための第３のイオン注入と、第３拡散領域１４ａを形成するための第４のイオン注入とを行う（図６(ａ)）。本実施形態の第３のイオン注入は、角度イオン注入である。上記のレジスト膜は、第３および第４のイオン注入後に剥離される。
【００６７】
第３のイオン注入で使用するｎ型不純物は、例えばヒ素（Ａｓ）である。本実施形態の第３のイオン注入においては、イオン注入エネルギーが４０ｋｅＶに設定され、ｎ型不純物のドーズ量が３．０×１０１３ｃｍ−２に設定される。
【００６８】
第４のイオン注入は、例えば二フッ化ボロン（ＢＦ２）を使用して行われる。本実施形態の第４のイオン注入においては、イオン注入エネルギーが２ｋｅＶに設定され、ｐ型不純物のドーズ量が１．０×１０１５ｃｍ−２に設定される。
【００６９】
次に、半導体基板１上に、第２ソース領域１１ｂの形成予定領域に開口部を有するレジスト膜（不図示）を形成する。次に、第２拡散領域１３ｂを形成するための第５のイオン注入と、第４拡散領域１４ｂを形成するための第６のイオン注入とを行う（図６(ａ)）。上記のレジスト膜は、第５および第６のイオン注入後に剥離される。
【００７０】
第５のイオン注入で使用するｎ型不純物は、例えばヒ素（Ａｓ）である。本実施形態の第５のイオン注入においては、イオン注入エネルギーが１０ｋｅＶに設定され、ｎ型不純物のドーズ量が３．０×１０１３ｃｍ−２に設定される。
【００７１】
第６のイオン注入は、例えば二フッ化ボロン（ＢＦ２）を使用して行われる。本実施形態の第６のイオン注入においては、イオン注入エネルギーが２ｋｅＶに設定され、ｐ型不純物のドーズ量が３．０×１０１３ｃｍ−２に設定される。
【００７２】
次に、第３〜第６のイオン注入で注入されたｎ型およびｐ型不純物を活性化するためのＲＴＡを行う。その結果、図６(ａ)に示すように、第１ゲート電極３ａ付近に第１および第３拡散領域１３ａ、１４ａが形成され、第２ゲート電極３ｂ付近に第２および第４拡散領域１３ｂ、１４ｂが形成される。なお、第３〜第６のイオン注入は、本実施形態とは異なる順番で行ってもよい。
【００７３】
次に、図６(ｂ)に示すように、第１および第２ゲート電極３ａ、３ｂの側面に、それぞれ第１および第２側壁絶縁膜４ａ、４ｂを形成する。第１および第２側壁絶縁膜４ａ、４ｂは、例えば、半導体基板１の全面にＴＥＯＳ膜を形成し、このＴＥＯＳ膜をエッチバックにより加工することで形成可能である。
【００７４】
次に、第２ソース領域１１ｂ、第１ドレイン領域１２ａ、第５拡散領域１７ａ、および第６拡散領域１７ｂを形成するための第７のイオン注入を行う（図６(ｂ)）。第７のイオン注入で使用するｎ型不純物は、例えばヒ素（Ａｓ）およびリン（Ｐ）である。本実施形態の第７のイオン注入においては、ヒ素、リンのイオン注入エネルギーがそれぞれ２０ｋｅＶ、５ｋｅＶに設定され、ヒ素、リンのドーズ量がそれぞれ２．０×１０１５ｃｍ−２、２．０×１０１５ｃｍ−２に設定される。
【００７５】
次に、第１ソース領域１１ａと第２ドレイン領域１２ｂとを形成するための第８のイオン注入を行う（図６(ｂ)）。第８のイオン注入で使用するｐ型不純物は、例えばボロン（Ｂ）である。本実施形態の第８のイオン注入においては、ボロンのイオン注入エネルギーが２ｋｅＶに設定され、ボロンのドーズ量が４．０×１０１５ｃｍ−２に設定される。
【００７６】
次に、第７、第８のイオン注入で注入されたｎ型およびｐ型不純物を活性化するためのＲＴＡを行う。その結果、図６(ｂ)に示すように、第１ゲート電極３ａ付近に第１ソース領域１１ａと第１ドレイン領域１２ａが形成され、第２ゲート電極３ｂ付近に第２ソース領域１１ｂと第２ドレイン領域１２ｂが形成される。さらには、半導体基板１内に第５および第６拡散領域１７ａ、１７ｂが形成される。なお、第７、第８のイオン注入は、本実施形態とは異なる順番で行ってもよい。
【００７７】
その後、半導体基板１上にシリサイド層、層間絶縁膜、プラグ層、配線層、パッシベーション層等が形成される。例えば、図２の第１および第２プラグ層３１、３３、第１および第２配線層３２、３４、第１から第３の層間絶縁膜４１〜４３等が形成される。このようにして、本実施形態の半導体装置が製造される。
【００７８】
なお、図３の半導体装置を製造する場合には、図５(ａ)の工程で第１および第２ウェル領域１６ａ、１６ｂの代わりにウェル領域１６を形成する。
【００７９】
また、図４の半導体装置を製造する場合には、図５(ａ)の工程で素子分離絶縁膜５ｂ、５ｃの代わりに素子分離絶縁膜５ｆを形成し、第１および第２ウェル領域１６ａ、１６ｂの代わりにウェル領域１６を形成する。この場合にはさらに、図６(ｂ)の工程で第５および第６拡散領域１７ａ、１７ｂの代わりに拡散領域１７を形成する。
【００８０】
以上のように、本実施形態においては、第１トランジスタＴｒ1として、第１タイプのｎ型ＴＦＥＴを形成し、第２トランジスタＴｒ2として、第２タイプのｐ型ＴＦＥＴを形成する。よって、本実施形態によれば、複数のトンネルトランジスタ（Ｔｒ1、Ｔｒ2）を半導体基板１上に形成して回路を構成する場合において、シンプルな構造の半導体装置を実現することが可能となる。
【００８１】
（第２実施形態）
図７は、第２実施形態の半導体装置の構造を示す断面図である。
【００８２】
本実施形態の第１トランジスタＴｒ1は、第１ソース領域１１ａと第１チャネル領域１５ａが逆の導電型を有する第２タイプのｎ型ＴＦＥＴである。本実施形態においては、第１ソース領域１１ａ、第１拡散領域１３ａ、第１ウェル領域１６ａ、第５拡散領域１７ａがｐ型領域であり、第１ドレイン領域１２ａ、第３拡散領域１４ａ、第１チャネル領域１５ａがｎ型領域である。第１および第３拡散領域１３ａ、１４ａはそれぞれ、第１ソース領域１１ａ用の第１ソースエクステンション領域と、第１ソース領域１１ａ用のポケット領域として機能する。第３拡散領域１４ａは、第１拡散領域１３ａの上方に形成されている。
【００８３】
一方、本実施形態の第２トランジスタＴｒ2は、第２ソース領域１１ｂと第２チャネル領域１５ｂが同じ導電型を有する第１タイプのｐ型ＴＦＥＴである。本実施形態においては、第２ソース領域１１ｂ、第４拡散領域１４ｂ、第２チャネル領域１５ｂがｎ型領域であり、第２ドレイン領域１２ｂ、第２拡散領域１３ｂ、第２ウェル領域１６ｂ、第６拡散領域１７ｂがｐ型領域である。第４および第２拡散領域１４ｂ、１３ｂはそれぞれ、第２ソース領域１１ｂ用の第２ソースエクステンション領域と、第２ソースエクステンション領域用のハロー領域として機能する。第２拡散領域１３ｂは、第４拡散領域１４ｂの下方および側方に形成されている。
【００８４】
なお、本実施形態の半導体基板１はｎ型基板であり、その結果、本実施形態の半導体領域１８はｎ型領域である。
【００８５】
本実施形態の配線２３は、第１ドレイン領域１２ａと第２ドレイン領域１２ｂとを電気的に接続している。本実施形態の第１および第２トランジスタＴｒ1、Ｔｒ2は、配線２３により電気的に接続されており、インバータ回路を構成している。
【００８６】
また、本実施形態の配線２２ａ、２２ｂはそれぞれ、第５および第６拡散領域１７ａ、１７ｂに接地電圧（＝０Ｖ）を印加するために使用される。本実施形態によれば、第５拡散領域１７ａに接地電圧を印加することで、第１チャネル領域１５ａと第１ウェル領域１６ａとの間のｐｎ接合に逆バイアス電圧を印加することができる。同様に、本実施形態によれば、第６拡散領域１７ｂに接地電圧を印加することで、第２チャネル領域１５ｂと第２ウェル領域１６ｂとの間のｐｎ接合に逆バイアス電圧を印加することができる。
【００８７】
なお、第１実施形態の第１および第２変形例の構造（図３および図４を参照）は、第２実施形態にも適用可能である。
【００８８】
（１）第２実施形態の半導体装置の製造方法
図８および図９は、第２実施形態の半導体装置の製造方法を示す断面図である。以下の説明において、第１および第２実施形態の共通点については説明を省略する。
【００８９】
まず、図８(ａ)に示すように、半導体基板１の表面に素子分離絶縁膜５ａ〜５ｅを形成する。
【００９０】
次に、第１および第２ウェル領域１６ａ、１６ｂを形成するための第１のイオン注入を行う（図８(ａ)）。第１のイオン注入で使用するｐ型不純物は、例えばボロン（Ｂ）である。本実施形態の第１のイオン注入においては、イオン注入エネルギーが２６０ｋｅＶに設定され、ｐ型不純物のドーズ量が２．０×１０１３ｃｍ−２に設定される。
【００９１】
次に、第１および第２チャネル領域１５ａ、１５ｂを形成するための第２のイオン注入を行う（図８(ａ)）。第２のイオン注入で使用するｎ型不純物は、例えばヒ素（Ａｓ）である。本実施形態の第２のイオン注入においては、イオン注入エネルギーが８０ｋｅＶに設定され、ｎ型不純物のドーズ量が１．０×１０１３ｃｍ−２に設定される。
【００９２】
次に、第１、第２のイオン注入で注入されたｎ型およびｐ型不純物を活性化するためのＲＴＡを行う。
【００９３】
次に、図８(ｂ)に示すように、第１および第２チャネル領域１５ａ、１５ｂ上にそれぞれ、第１および第２ゲート絶縁膜２ａ、２ｂを介して第１および第２ゲート電極３ａ、３ｂを形成する。
【００９４】
次に、第１拡散領域１３ａを形成するための第３のイオン注入と、第３拡散領域１４ａを形成するための第４のイオン注入とを行う（図９(ａ)）。
【００９５】
第３のイオン注入は、例えば二フッ化ボロン（ＢＦ２）を使用して行われる。本実施形態の第３のイオン注入においては、イオン注入エネルギーが１５ｋｅＶに設定され、ｐ型不純物のドーズ量が３．０×１０１４ｃｍ−２に設定される。
【００９６】
第４のイオン注入で使用するｎ型不純物は、例えばヒ素（Ａｓ）である。本実施形態の第４のイオン注入においては、イオン注入エネルギーが２ｋｅＶに設定され、ｎ型不純物のドーズ量が２．４×１０１４ｃｍ−２に設定される。
【００９７】
次に、第２拡散領域１３ｂを形成するための第５のイオン注入と、第４拡散領域１４ｂを形成するための第６のイオン注入とを行う（図９(ａ)）。本実施形態の第５のイオン注入は、角度イオン注入である。
【００９８】
第５のイオン注入は、例えば二フッ化ボロン（ＢＦ２）を使用して行われる。本実施形態の第５のイオン注入においては、イオン注入エネルギーが２０ｋｅＶに設定され、ｐ型不純物のドーズ量が３．０×１０１３ｃｍ−２に設定される。
【００９９】
第６のイオン注入で使用するｎ型不純物は、例えばヒ素（Ａｓ）である。本実施形態の第６のイオン注入においては、イオン注入エネルギーが１ｋｅＶに設定され、ｎ型不純物のドーズ量が１．０×１０１５ｃｍ−２に設定される。
【０１００】
次に、第３〜第６のイオン注入で注入されたｎ型およびｐ型不純物を活性化するためのＲＴＡを行う。
【０１０１】
次に、図９(ｂ)に示すように、第１および第２ゲート電極３ａ、３ｂの側面に、それぞれ第１および第２側壁絶縁膜４ａ、４ｂを形成する。
【０１０２】
次に、第２ソース領域１１ｂと第１ドレイン領域１２ａとを形成するための第７のイオン注入を行う（図９(ｂ)）。第７のイオン注入で使用するｎ型不純物は、例えばヒ素（Ａｓ）およびリン（Ｐ）である。本実施形態の第７のイオン注入においては、ヒ素、リンのイオン注入エネルギーがそれぞれ２０ｋｅＶ、５ｋｅＶに設定され、ヒ素、リンのドーズ量がそれぞれ２．０×１０１５ｃｍ−２、２．０×１０１５ｃｍ−２に設定される。
【０１０３】
次に、第１ソース領域１１ａ、第２ドレイン領域１２ｂ、第５拡散領域１７ａ、および第６拡散領域１７ｂを形成するための第８のイオン注入を行う（図９(ｂ)）。第８のイオン注入で使用するｐ型不純物は、例えばボロン（Ｂ）である。本実施形態の第８のイオン注入においては、ボロンのイオン注入エネルギーが２ｋｅＶに設定され、ボロンのドーズ量が４．０×１０１５ｃｍ−２に設定される。
【０１０４】
次に、第７、第８のイオン注入で注入されたｎ型およびｐ型不純物を活性化するためのＲＴＡを行う。
【０１０５】
その後、半導体基板１上にシリサイド層、層間絶縁膜、プラグ層、配線層、パッシベーション層等が形成される。例えば、図２の第１および第２プラグ層３１、３３、第１および第２配線層３２、３４、第１から第３の層間絶縁膜４１〜４３等が形成される。このようにして、本実施形態の半導体装置が製造される。
【０１０６】
以上のように、本実施形態においては、第１トランジスタＴｒ1として、第２タイプのｎ型ＴＦＥＴを形成し、第２トランジスタＴｒ2として、第１タイプのｐ型ＴＦＥＴを形成する。よって、本実施形態によれば、複数のトンネルトランジスタ（Ｔｒ1、Ｔｒ2）を半導体基板１上に形成して回路を構成する場合において、シンプルな構造の半導体装置を実現することが可能となる。
【０１０７】
（第３実施形態）
図１０は、第３実施形態の半導体装置の回路構成を示す回路図である。
【０１０８】
図１０の半導体装置は、不図示の半導体基板１と、半導体基板１上に形成された複数の第１トランジスタ１０１ａ〜１０１ｃと、半導体基板１上に形成された複数の第２トランジスタ１０２ａ〜１０２ｃとを備えている。第１および第２トランジスタ１０１ａ〜１０２ｃは、ＮＡＮＤ回路を構成している。
【０１０９】
第１トランジスタ１０１ａ〜１０１ｃの各々は、ｎ型ＴＦＥＴである。第１トランジスタ１０１ａ〜１０１ｃは、互いに直列接続（カスコード接続）されている。第１トランジスタ１０１ａのソースＳは、接地電圧（＝０Ｖ）に電気的に接続され、第１トランジスタ１０１ａのドレインＤは、第１トランジスタ１０１ｂのソースＳに電気的に接続されている。第１トランジスタ１０１ｂのドレインＤは、第１トランジスタ１０１ｃのソースＳに電気的に接続されている。第１トランジスタ１０１ｃのドレインＤは、ＮＡＮＤ回路の出力部１０３に電気的に接続されている。
【０１１０】
第２トランジスタ１０２ａ〜１０２ｃの各々は、ｐ型ＴＦＥＴである。第２トランジスタ１０２ａ〜１０２ｃは、互いに並列接続され、かつ第１トランジスタ１０１ａ〜１０１ｃと電気的に接続されている。第２トランジスタ１０２ａ〜１０２ｃのソースＳは、電源電圧（＝ＶDD）に電気的に接続されている。第２トランジスタ１０２ａ〜１０２ｃのドレインＤは、第１トランジスタ１０１ｃのドレインＤと、ＮＡＮＤ回路の出力部１０３とに電気的に接続されている。
【０１１１】
本実施形態の第１トランジスタ１０１ａ〜１０１ｃは、図１の第１トランジスタＴｒ1と同一の構造を有している。よって、本実施形態の第１トランジスタ１０１ａ〜１０１ｃの各々は、第１ソース領域１１ａと第１チャネル領域１５ａが同じ導電型を有する第１タイプのＴＦＥＴである。これらのＴＦＥＴの各々においては、配線２２ａおよび第５拡散領域１７ａに電源電圧を印加することにより、第１チャネル領域１５ａと第１ウェル領域１６ａとの間のｐｎ接合に逆バイアス電圧を印加することができる。
【０１１２】
一方、本実施形態の第２トランジスタ１０２ａ〜１０２ｃは、図１の第２トランジスタＴｒ2と同一の構造を有している。よって、本実施形態の第２トランジスタ１０２ａ〜１０２ｃの各々は、第２ソース領域１１ｂと第２チャネル領域１５ｂが逆の導電型を有する第２タイプのＴＦＥＴである。これらのＴＦＥＴの各々においては、配線２２ｂおよび第６拡散領域１７ｂに電源電圧を印加することにより、第２チャネル領域１５ｂと第２ウェル領域１６ｂとの間のｐｎ接合に逆バイアス電圧を印加することができる。
【０１１３】
なお、本実施形態の第１トランジスタ１０１ａ〜１０１ｃは、図３の第１トランジスタＴｒ1と同一の構造を有していてもよく、本実施形態の第２トランジスタ１０２ａ〜１０２ｃは、図３の第２トランジスタＴｒ2と同一の構造を有していてもよい。すなわち、これらのトランジスタの第１および第２ウェル領域１６ａ、１６ｂが、ウェル領域１６に置き換えられていてもよい。
【０１１４】
また、本実施形態の第１トランジスタ１０１ａ〜１０１ｃは、図４の第１トランジスタＴｒ1と同一の構造を有していてもよく、本実施形態の第２トランジスタ１０２ａ〜１０２ｃは、図４の第２トランジスタＴｒ2と同一の構造を有していてもよい。すなわち、これらのトランジスタの第５および第６拡散領域１７ａ、１７ｂが、拡散領域１７に置き換えられていてもよい。
【０１１５】
本実施形態においては、第１トランジスタ１０１ｂ、１０１ｃのソースＳが電気的に浮遊している。そのため、これらのトランジスタの第１チャネル領域１５ａと第１ウェル領域１６ａとの間のｐｎ接合に順バイアス電圧がかかると、これらの領域間にリーク電流が流れる可能性がある。しかしながら、本実施形態によれば、当該ｐｎ接合に逆バイアス電圧を印加することが可能となるため、これらの領域間にリーク電流が流れることを抑制できる。逆バイアス電圧は、これらのトランジスタの第５拡散領域１７ａおよび配線２２ａを利用して印加可能である。
【０１１６】
なお、本実施形態の第１トランジスタ１０１ａ〜１０１ｃは、図７の第１トランジスタＴｒ1と同一の構造を有していてもよく、本実施形態の第２トランジスタ１０２ａ〜１０２ｃは、図７の第２トランジスタＴｒ2と同一の構造を有していてもよい。この場合、本実施形態の第１トランジスタ１０１ａ〜１０１ｃは、第２タイプのＴＦＥＴとなり、本実施形態の第２トランジスタ１０２ａ〜１０２ｃは、第１タイプのＴＦＥＴとなる。
【０１１７】
（第４実施形態）
図１１は、第４実施形態の半導体装置の回路構成を示す回路図である。
【０１１８】
図１１の半導体装置は、不図示の半導体基板１と、半導体基板１上に形成された複数の第１トランジスタ２０１ａ〜２０１ｃと、半導体基板１上に形成された複数の第２トランジスタ２０２ａ〜２０２ｃとを備えている。第１および第２トランジスタ２０１ａ〜２０２ｃは、ＮＯＲ回路を構成している。
【０１１９】
第１トランジスタ２０１ａ〜２０１ｃの各々は、ｎ型ＴＦＥＴである。第１トランジスタ２０１ａ〜２０１ｃは、互いに並列接続され、かつ第２トランジスタ２０２ａ〜２０２ｃと電気的に接続されている。第１トランジスタ２０１ａ〜２０１ｃのソースＳは、接地電圧（＝０Ｖ）に電気的に接続されている。第１トランジスタ２０１ａ〜２０１ｃのドレインＤは、第２トランジスタ２０２ｃのドレインＤと、ＮＯＲ回路の出力部２０３とに電気的に接続されている。
【０１２０】
第２トランジスタ２０２ａ〜２０２ｃの各々は、ｐ型ＴＦＥＴである。第２トランジスタ２０２ａ〜２０２ｃは、互いに直列接続（カスコード接続）されている。第２トランジスタ２０２ａのソースＳは、電源電圧（＝ＶDD）に電気的に接続され、第２トランジスタ２０２ａのドレインＤは、第２トランジスタ２０２ｂのソースＳに電気的に接続されている。第２トランジスタ２０２ｂのドレインＤは、第２トランジスタ２０２ｃのソースＳに電気的に接続されている。第２トランジスタ２０２ｃのドレインＤは、ＮＯＲ回路の出力部２０３に電気的に接続されている。
【０１２１】
本実施形態の第１トランジスタ２０１ａ〜２０１ｃは、図１、図３、または図４の第１トランジスタＴｒ1と同一の構造を有している。よって、本実施形態の第１トランジスタ２０１ａ〜２０１ｃは、第１タイプのＴＦＥＴである。
【０１２２】
一方、本実施形態の第２トランジスタ２０２ａ〜２０２ｃは、図１、図３、または図４の第２トランジスタＴｒ2と同一の構造を有している。よって、本実施形態の第２トランジスタ２０２ａ〜２０２ｃは、第２タイプのＴＦＥＴである。
【０１２３】
なお、本実施形態の第１トランジスタ２０１ａ〜２０１ｃは、図７の第１トランジスタＴｒ1と同一の構造を有していてもよく、本実施形態の第２トランジスタ２０２ａ〜２０２ｃは、図７の第２トランジスタＴｒ2と同一の構造を有していてもよい。この場合、本実施形態の第１トランジスタ２０１ａ〜２０１ｃは、第２タイプのＴＦＥＴとなり、本実施形態の第２トランジスタ２０２ａ〜２０２ｃは、第１タイプのＴＦＥＴとなる。
【０１２４】
この場合には、第２トランジスタ２０２ｂ、２０２ｃのソースＳが電気的に浮遊することとなる。そのため、これらのトランジスタの第２チャネル領域１５ｂと第２ウェル領域１６ｂとの間のｐｎ接合に順バイアス電圧がかかると、これらの領域間にリーク電流が流れる可能性がある。しかしながら、本実施形態によれば、当該ｐｎ接合に逆バイアス電圧を印加することが可能となるため、これらの領域間にリーク電流が流れることを抑制できる。逆バイアス電圧は、これらのトランジスタの第６拡散領域１７ｂおよび配線２２ｂを利用して印加可能である。
【０１２５】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【０１２６】
１：半導体基板、２ａ、２ｂ、：第１、第２ゲート絶縁膜、
３ａ、３ｂ：第１、第２ゲート電極、４ａ、４ｂ：第１、第２側壁絶縁膜、
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ：素子分離絶縁膜、
１１ａ、１１ｂ：第１、第２ソース領域、
１２ａ、１２ｂ：第１、第２ドレイン領域、
１３ａ、１３ｂ：第１、第２拡散領域、１４ａ、１４ｂ：第３、第４拡散領域、
１５ａ、１５ｂ：第１、第２チャネル領域、
１６ａ、１６ｂ：第１、第２ウェル領域、１６：ウェル領域、
１７ａ、１７ｂ：第５、第６拡散領域、１７：拡散領域、１８：半導体領域、
２１ａ、２１ｂ、２２ａ、２２ｂ、２２、２３：配線、
３１、３３：第１、第２プラグ層、３２、３４：第１、第２配線層、
４１、４２、４３：第１、第２、第３の層間絶縁膜、
１０１ａ、１０１ｂ、１０１ｃ：第１トランジスタ、
１０２ａ、１０２ｂ、１０２ｃ：第２トランジスタ、１０３：出力部、
２０１ａ、２０１ｂ、２０１ｃ：第１トランジスタ、
２０２ａ、２０２ｂ、２０２ｃ：第２トランジスタ、２０３：出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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