(57)【要約】【課題】高耐圧かつ低抵抗を達成可能な、ワイドバンドギャップ半導体装置を提供する。【解決手段】ワイドバンドギャップ半導体装置１０１は、ワイドバンドギャップ半導体層１と、複数のｐ型領域２と、複数のｐ型埋込領域４と、コンタクト電極６と、アノード電極８と、カソード電極９とを備える。ｐ型埋込領域４は、ワイドバンドギャップ半導体層１の第１の主面１Ａおよびｐ型領域２から離されるように、ワイドバンドギャップ半導体層の内部に配置される。コンタクト電極６は、ＪＦＥＴのゲート電極およびソース電極が一体化された電極であり、複数のｐ型領域２に電気的に接続されるとともに、ワイドバンドギャップ半導体層１に電気的に接続される。カソード電極９は、ＪＦＥＴのドレイン電極に対応し、第２の主面において、ワイドバンドギャップ半導体層１に電気的に接続される。【選択図】図２
2015162563.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面および前記第１の主面と反対側に位置する第２の主面を含み、第１の導電型を有するワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層の前記第１の主面に接するように前記ワイドバンドギャップ半導体層の内部に配置されて、第２の導電型を有する、複数の第１の不純物領域と、
前記ワイドバンドギャップ半導体層の前記第１の主面および前記複数の第１の不純物領域から離されるように、前記ワイドバンドギャップ半導体層の内部に配置されて、前記第２の導電型を有する、第２の不純物領域と、
前記複数の第１の不純物領域に電気的に接続されるゲート電極と、
前記第１の主面において前記ワイドバンドギャップ半導体層に電気的に接続されるソース電極と、
前記第２の主面において、前記ワイドバンドギャップ半導体層に電気的に接続されるドレイン電極とを備える、ワイドバンドギャップ半導体装置。
【請求項２】
平面視において、前記第２の不純物領域は、前記複数の第１の不純物領域の間に配置される、請求項１に記載のワイドバンドギャップ半導体装置。
【請求項３】
平面視において、前記第２の不純物領域の少なくとも一部は、前記複数の第１の不純物領域のうちの少なくとも１つの第１の不純物領域に重なる位置に配置される、請求項１に記載のワイドバンドギャップ半導体装置。
【請求項４】
前記平面視において、前記複数の第１の不純物領域の各々は、第１のストライプ形状を有し、
前記平面視において、前記第２の不純物領域は、第２のストライプ形状を有し、
前記第１のストライプ形状は、前記第１の主面に平行な第１の方向に沿った長軸と、前記第１の主面に平行であるとともに前記第１の方向に垂直な第２の方向に沿って延在する短軸とを有し、
前記第２のストライプ形状は、前記第１の方向および前記第２の方向のうちの一方に沿った長軸と、前記第１の方向および前記第２の方向のうちの他方に沿った短軸とを有し、
前記平面視において、前記第２の不純物領域の一部が、前記少なくとも１つの第１の不純物領域と重なっている、請求項３に記載のワイドバンドギャップ半導体装置。
【請求項５】
前記第２のストライプ形状の長軸は、前記第１の方向に沿って延在し、
前記第２のストライプ形状の短軸は、前記第２の方向に沿って延在し、
前記平面視において、前記第２の不純物領域の前記第２の方向における端部が、前記少なくとも１つの第１の不純物領域の前記第２の方向における端部と重なっている、請求項４に記載のワイドバンドギャップ半導体装置。
【請求項６】
前記第２のストライプ形状は、
前記第１の方向に沿った長軸と前記第２の方向に沿った短軸とを有する第１の部分と、
前記第２の方向に沿って前記第１の部分から突出する第２の部分とを含み、
前記平面視において、前記第２の不純物領域における前記第２の部分の少なくとも一部が、前記少なくとも１つの第１の不純物領域と重なっている、請求項４または請求項５に記載のワイドバンドギャップ半導体装置。
【請求項７】
前記平面視において、前記少なくとも１つの第１の不純物領域の前記第１のストライプ形状の長軸と、前記第２のストライプ形状の長軸とが交差するように、前記第２の不純物領域が、前記少なくとも１つの第１の不純物領域と重なっている、請求項４に記載のワイドバンドギャップ半導体装置。
【請求項８】
前記ワイドバンドギャップ半導体装置は、
前記第１の主面に平行な方向に沿って前記第２の不純物領域と並ぶように、前記ワイドバンドギャップ半導体層の内部に配置されて、前記第１の導電型を有する、第３の不純物領域をさらに備え、
前記第３の不純物領域は、前記ワイドバンドギャップ半導体層において、前記第３の不純物領域の周囲に位置し、かつ前記第１の導電型を有する部分の不純物濃度よりも高い不純物濃度を有する、請求項１〜請求項７のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項９】
前記第３の不純物領域は、
前記第１の主面側に位置する第１の端部と、
前記第２の主面側に位置する第２の端部とを有し、
前記第１の主面に対向する前記第２の不純物領域の接合面が、前記第１の主面から前記第２の主面へと向かう深さ方向における、前記第３の不純物領域の前記第１の端部の位置から、前記第３の不純物領域の前記第２の端部の位置までの範囲内に位置する、請求項８に記載のワイドバンドギャップ半導体装置。
【請求項１０】
前記第２の不純物領域は、電気的にフローティングとされる、請求項１〜請求項９のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１１】
前記第２の不純物領域は、前記複数の第１の不純物領域のうちのいずれか１つの第１の不純物領域から前記第２の不純物領域までの距離が５μｍ以下となる位置に配置される、請求項１〜請求項１０のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１２】
前記第２の不純物領域は、前記複数の第１の不純物領域のうちのいずれか１つの第１の不純物領域から、前記第２の不純物領域までの距離が２μｍ以下となる位置に配置される、請求項１１に記載のワイドバンドギャップ半導体装置。
【請求項１３】
前記ゲート電極は、前記ソース電極に電気的に接続される、請求項１〜請求項１２のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１４】
前記ゲート電極は、前記ソース電極と一体化されている、請求項１３に記載のワイドバンドギャップ半導体装置。
【請求項１５】
前記ワイドバンドギャップ半導体層は、炭化珪素を含む、請求項１〜請求項１４のいずれか１項に記載のワイドバンドギャップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体装置に関する。より特定的には、本発明は、ＪＦＥＴ（Junction Field Effect Transistor）を含むワイドバンドギャップ半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成する材料として、珪素（Ｓｉ）が従来から広く使用されていた。近年、半導体装置を構成する材料としてワイドバンドギャップ半導体の採用が進められつつある。
【０００３】
ワイドバンドギャップ半導体は、珪素に比べて大きいバンドギャップを有する。ワイドバンドギャップ半導体によって、半導体装置の高耐圧化、および半導体装置のオン抵抗の低減などを達成することができる。さらに、ワイドバンドギャップ半導体が材料として採用された半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点を有する。
【０００４】
炭化珪素（ＳｉＣ）は、１つの代表的なワイドバンドギャップ半導体である。ＳｉＣを材料とする半導体装置の具体的な構造がこれまでに提案されている。たとえば、荒井和雄、吉田貞史共編、「ＳｉＣ素子の基礎と応用」、第１版、株式会社オーム社、2003年3月25日、ｐ．２８−２９（非特許文献１）は、ＳｉＣを材料としたＪＦＥＴを開示する。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】荒井和雄、吉田貞史共編、「ＳｉＣ素子の基礎と応用」、第１版、株式会社オーム社、2003年3月25日、ｐ．２８−２９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ワイドバンドギャップ半導体は、半導体装置の高耐圧化、抵抗（たとえばオン抵抗）の低減などに貢献できる。しかしながら、半導体装置の性能を高めるために、半導体装置の材料を珪素からワイドバンドギャップ半導体へと置き換えるだけでなく、半導体装置の構造の改善も必要となる可能性がある。
【０００７】
ＪＦＥＴのソースとゲートとを接続することによって、整流素子（ダイオード）を構成することができる。ソースとゲートとが接続されたＦＥＴは、ダイオード接続されたＦＥＴとも呼ばれる。
【０００８】
ダイオード接続されたエンハンスメント型（ノーマリオフ型）のＪＦＥＴに逆バイアス電圧を印加した場合、ゲートとして機能する不純物領域（たとえばｐ型領域）から広がる空乏層によって、リーク電流が遮断される。しかし、より高い逆バイアス電圧がワイドバンドギャップ半導体装置に印加された場合、従来の構造では、リーク電流の遮断が不十分となる可能性がある。この場合には、ワイドバンドギャップ半導体装置は所望の性能を達成できない。
【０００９】
本発明の目的は、高耐圧かつ低抵抗を達成可能な、ワイドバンドギャップ半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
ある局面において、本発明の係るワイドバンドギャップ半導体装置は、ワイドバンドギャップ半導体層と、複数の第１の不純物領域と、第２の不純物領域と、ゲート電極と、ソース電極と、ドレイン電極とを備える。ワイドバンドギャップ半導体層は、第１の主面および第１の主面と反対側に位置する第２の主面を含み、第１の導電型を有する。複数の第１の不純物領域は、ワイドバンドギャップ半導体層の第１の主面に接するようにワイドバンドギャップ半導体層の内部に配置されて、第２の導電型を有する。第２の不純物領域は、ワイドバンドギャップ半導体層の第１の主面および複数の第１の不純物領域から離されるように、ワイドバンドギャップ半導体層の内部に配置されて、第２の導電型を有する。ゲート電極は、複数の第１の不純物領域に電気的に接続される。ソース電極は、第１の主面においてワイドバンドギャップ半導体層に電気的に接続される。ドレイン電極は、第２の主面において、ワイドバンドギャップ半導体層に電気的に接続される。
【発明の効果】
【００１１】
本発明によれば、高耐圧かつ低抵抗を達成可能なワイドバンドギャップ半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係るダイオード１０１の概略平面図である。
【図２】図１のＩＩ−ＩＩに沿ったダイオード１０１の断面を示した断面図である。
【図３】本発明の実施の形態１に係るダイオード１０１の等価回路図である。
【図４】本発明の実施の形態１に係るダイオード１０１（ＪＦＥＴ）の動作を説明するためのダイオード１０１の断面図である。
【図５】本発明の実施の形態１に係るダイオード１０１の動作特性を説明するための図である。
【図６】本発明の実施の形態１に係るダイオード１０１に逆バイアス電圧を印加したときのダイオード１０１の状態を模式的に示した断面図である。
【図７】図６に示されるダイオード１０１の状態に対応するダイオード１０１のエネルギーバンド図である。
【図８】本発明の実施の形態１に係るダイオード１０１に、より大きな逆バイアス電圧を印加したときのダイオード１０１の状態を模式的に示す断面図である。
【図９】図８に示されるダイオード１０１の状態に対応するダイオード１０１のエネルギーバンド図である。
【図１０】本発明の実施の形態１に係るダイオード１０１から、逆バイアス電圧が除去された状態を表わすダイオード１０１の断面図である。
【図１１】図１０に示されるダイオード１０１の状態に対応するダイオード１０１のエネルギーバンド図である。
【図１２】逆バイアス電圧の印加後に本発明の実施の形態１に係るダイオード１０１に、順バイアス電圧を印加したときのダイオード１０１の状態を表わすダイオード１０１の断面図である。
【図１３】本発明の実施の形態１に係るダイオード１０１に順バイアス電流が流れるときのダイオード１０１の状態を表わす断面図である。
【図１４】本発明の実施の形態２に係るダイオード１０２の断面を示した断面図である。
【図１５】本発明の実施の形態２に係るダイオード１０２の動作特性を説明するための図である。
【図１６】本発明の実施の形態３に係るダイオード１０３の概略平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩに沿ったダイオード１０３の断面を示した断面図である。
【図１８】本発明の実施の形態３に係るダイオード１０３に逆バイアス電圧を印加したときの、ダイオード１０３の状態を模式的に示した断面図である。
【図１９】本発明の実施の形態４に係るダイオード１０４の概略平面図である。
【図２０】図１９のＸＸ−ＸＸに沿ったダイオード１０４の断面を示した断面図である。
【図２１】本発明の実施の形態５に係るダイオード１０５の概略平面図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩに沿ったダイオード１０５の断面を示した断面図である。
【図２３】本発明の実施の形態６に係るダイオード１０６の概略平面図である。
【図２４】本発明の実施の形態７に係るダイオード１０７の概略平面図である。
【図２５】図２４のＸＸＶ−ＸＸＶに沿ったダイオード１０７の断面を示した断面図である。
【図２６】図２５に示すダイオード１０７の断面の一部を拡大した部分拡大図である。
【図２７】本発明の実施の形態７に係るダイオードに順バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した図である。
【図２８】本発明の実施の形態７に係るダイオードに逆バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した図である。
【図２９】本発明の実施の形態８に係るダイオード１０８の概略平面図である。
【図３０】図２９のＸＸＸ−ＸＸＸに沿ったダイオード１０８の断面を示した断面図である。
【図３１】本発明の実施の形態９に係るダイオード１０９の概略平面図である。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩに沿ったダイオード１０９の断面を示した断面図である。
【図３３】本発明の各実施の形態に係るダイオードの他の構成例を示した断面図である。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１４】
以下の説明において、「電気的に接続」とは、２つの要素の直接の接続によって、それら２つの要素の間の電気的伝導が生じる場合に限定されず、２つの要素の間の電気的伝導が、それら２つの要素の間に配置される別の要素を介在して生じる場合を含む。
【００１５】
[本願発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
【００１６】
（１）本発明の実施の形態に係るワイドバンドギャップ半導体装置は、ワイドバンドギャップ半導体層１と、複数の第１の不純物領域２と、第２の不純物領域４と、ゲート電極６と、ソース電極６と、ドレイン電極９とを備える。ワイドバンドギャップ半導体層１は、第１の主面１Ａおよび第１の主面と反対側に位置する第２の主面１０Ｂを含み、第１の導電型を有する。複数の第１の不純物領域２は、ワイドバンドギャップ半導体層１の第１の主面１Ａに接するようにワイドバンドギャップ半導体層１の内部に配置されて、第２の導電型を有する。第２の不純物領域４は、ワイドバンドギャップ半導体層１の第１の主面１Ａおよび複数の第１の不純物領域２から離されるように、ワイドバンドギャップ半導体層１の内部に配置されて、第２の導電型を有する。ゲート電極６は、複数の第１の不純物領域２に電気的に接続される。ソース電極６は、第１の主面１Ａにおいてワイドバンドギャップ半導体層１に電気的に接続される。ドレイン電極９は、第２の主面１０Ｂにおいて、ワイドバンドギャップ半導体層１に電気的に接続される。
【００１７】
上記構成によれば、高耐圧かつ低抵抗を達成可能なワイドバンドギャップ半導体装置を提供することができる。ワイドバンドギャップ半導体装置は、ＪＦＥＴを構成する。複数の第１の不純物領域２は、ＪＦＥＴのゲートに相当する。複数の第１の不純物領域２および第２の不純物領域４は、ワイドバンドギャップ半導体層１の導電型とは逆の導電型を有する。ワイドバンドギャップ半導体装置への逆バイアス電圧の印加時に、ワイドバンドギャップ半導体層１と第１の不純物領域２との接合面から、ワイドバンドギャップ半導体層１の第２の主面１０Ｂに向かって空乏層が延びるとともに、第２の不純物領域４とワイドバンドギャップ半導体層１との接合面からワイドバンドギャップ半導体層１側に空乏層が延びる。これらの空乏層によって、ＪＦＥＴ部分における電界集中を緩和することができる。
【００１８】
ＪＦＥＴ部分における電界集中が緩和されることによって、リーク電流を低減することができる。したがって高い耐圧を達成可能なワイドバンドギャップ半導体装置を提供することができる。
【００１９】
（２）好ましくは、平面視において、第２の不純物領域４は、複数の第１の不純物領域２の間に配置される。
【００２０】
上記構成によれば、ワイドバンドギャップ半導体装置への順バイアス電圧の印加時において、電流を妨げにくくすることができる。したがって、ワイドバンドギャップ半導体装置の抵抗が増大するのを抑えることができる。
【００２１】
なお、「平面視」とは、ワイドバンドギャップ半導体層１の主面１Ａに垂直な方向に沿って見た視野を意味する。
【００２２】
（３）好ましくは、平面視において、第２の不純物領域４の少なくとも一部は、複数の第１の不純物領域２のうちの少なくとも１つの第１の不純物領域２に重なる位置に配置される。
【００２３】
上記構成によれば、ワイドバンドギャップ半導体装置への逆バイアス電圧の印加時において、ワイドバンドギャップ半導体層１と第１の不純物領域２との接合面から、ワイドバンドギャップ半導体層１の第２の主面１０Ｂに向かって空乏層が延びる。この空乏層が、第２の不純物領域４とワイドバンドギャップ半導体層１との接合面からワイドバンドギャップ半導体層１側に延びる空乏層と、つながりやすくなる。これにより、ＪＦＥＴ部分における電界集中をより緩和することができる。したがってワイドバンドギャップ半導体の耐圧を維持することができる。
【００２４】
（４）好ましくは、平面視において、複数の第１の不純物領域２の各々は、第１のストライプ形状を有する。平面視において、第２の不純物領域４は、第２のストライプ形状を有する。第１のストライプ形状は、第１の主面に平行な第１の方向に沿った長軸と、第１の主面に平行であるとともに第１の方向に垂直な第２の方向に沿って延在する短軸とを有する。第２のストライプ形状は、第１の方向および第２の方向のうちの一方に沿った長軸と、第１の方向および第２の方向のうちの他方に沿った短軸とを有する。平面視において、第２の不純物領域４の一部が、少なくとも１つの第１の不純物領域２と重なっている。
【００２５】
上記構成によれば、平面視において、第２の不純物領域４の一部が、少なくとも１つの第１の不純物領域２と重なっている。これにより、ワイドバンドギャップ半導体層１と第１の不純物領域２との接合面から、ワイドバンドギャップ半導体層１の第２の主面１０Ｂに向かって延びる空乏層と、第２の不純物領域４とワイドバンドギャップ半導体層１との接合面からワイドバンドギャップ半導体層１側に延びる空乏層とが、つながりやすくなる。これによりＪＦＥＴ部分における電界集中をより緩和することができる。したがってワイドバンドギャップ半導体の耐圧を維持することができる。
【００２６】
「ストライプ形状」は、長軸および短軸を有する二次元形状であれば特に限定されない。ストライプ形状は、長方形、楕円、丸められた角を有する長方形などを含むことができるが、これらに限定されない。
【００２７】
（５）好ましくは、第２のストライプ形状の長軸は、第１の方向に沿って延在する。第２のストライプ形状の短軸は、第２の方向に沿って延在する。平面視において、第２の不純物領域４の第２の方向Ｘにおける端部が、少なくとも１つの第１の不純物領域２の第２の方向Ｘにおける端部と重なっている。
【００２８】
上記構成によれば、ワイドバンドギャップ半導体の耐圧を維持することができる。さらに、第１の不純物領域２と第２の不純物領域４との間の距離を短くすることができる。したがって、ワイドバンドギャップ半導体装置への順バイアス電圧の印加時に、第１の不純物領域２から第２の不純物領域４にキャリアを効果的に注入することができる。これにより第２の不純物領域４の電気的中性をより早く回復することができる。したがって、ワイドバンドギャップ半導体装置の応答速度を高めることができる。なお、第２のストライプ形状のある一部が、１つの第１のストライプ形状に重なり、第２のストライプ形状の他の一部が、別の第１のストライプ形状に重なっていてもよい。
【００２９】
（６）好ましくは、第２のストライプ形状は、第１の部分４１と、第２の部分４２とを含む。第１の部分４１は、第１の方向Ｙに沿った長軸と第２の方向Ｘに沿った短軸とを有する。第２の部分４２は、第２の方向Ｘに沿って、第１の部分から突出する。平面視において、第２の不純物領域４における第２の部分４２の少なくとも一部が、少なくとも１つの第１の不純物領域２と重なっている。
【００３０】
上記構成によれば、ワイドバンドギャップ半導体の耐圧を維持することができる。さらに、第２のストライプ形状の第１の部分を第１のストライプ形状に重ねない（第１のストライプ形状からずらす）ことが可能である。したがって、ワイドバンドギャップ半導体装置の抵抗の増加を抑えることができる。
【００３１】
（７）好ましくは、平面視において、少なくとも１つの第１の不純物領域２の第１のストライプ形状の長軸と、第２のストライプ形状の長軸とが交差するように、第２の不純物領域４が、少なくとも１つの第１の不純物領域２と重なっている。
【００３２】
上記構成によれば、第２のストライプ形状の一部を第１のストライプ形状に重ねることができる。したがってワイドバンドギャップ半導体の耐圧を維持することができる。
【００３３】
（８）好ましくは、ワイドバンドギャップ半導体装置は、第３の不純物領域７をさらに備える。第３の不純物領域７は、第１の主面１Ａに平行な方向Ｘに沿って第２の不純物領域４と並ぶように、ワイドバンドギャップ半導体層１の内部に配置されて、第１の導電型を有する。第３の不純物領域７は、ワイドバンドギャップ半導体層１において、第３の不純物領域７の周囲に位置し、かつ第１の導電型を有する部分の不純物濃度よりも高い不純物濃度を有する。
【００３４】
上記構成によれば、第３の不純物領域７によって、第２の不純物領域４から横方向（主面１Ａに平行な方向）への空乏層の広がりを抑えることができる。さらに、ワイドバンドギャップ半導体層１における抵抗を下げることができる。したがって、ワイドバンドギャップ半導体装置の抵抗を下げることができる。「第１の主面１Ａに平行な方向Ｘに沿って第２の不純物領域４と並ぶ」とは、第１の主面１Ａから第２の主面１０Ｂへと向かう方向（深さ方向）において、第３の不純物領域７の第１の主面１Ａ側の端部の位置が、第２の不純物領域４の接合面の位置（第２の不純物領域４の深さ）と一致することを意味するように限定されない。第３の不純物領域７の第１の主面１Ａ側の端部の位置が、第２の不純物領域４の接合面の位置から深さ方向にずれていてもよい。
【００３５】
（９）好ましくは、第３の不純物領域７は、第１の主面１Ａ側に位置する第１の端部７Ａと、第２の主面１０Ｂ側に位置する第２の端部７Ｂとを有する。第１の主面１Ａに対向する第２の不純物領域４の接合面が、第１の主面１Ａから第２の主面１０Ｂへと向かう深さ方向における、第３の不純物領域７の第１の端部７Ａの位置から、第３の不純物領域７の第２の端部７Ｂ位置までの範囲内に位置する。
【００３６】
上記構成によれば、ワイドバンドギャップ半導体装置への順方向バイアス電圧の印加時において、第２の不純物領域４から横方向（主面１Ａに平行な方向）への空乏層の広がりをより効果的に抑えることができる。したがって、ワイドバンドギャップ半導体装置の抵抗を下げることができる。
【００３７】
（１０）好ましくは、第２の不純物領域４は、電気的にフローティングとされる。
上記構成によれば、ワイドバンドギャップ半導体装置に逆バイアス電圧が印加されたときに、第２の不純物領域４の電位が高くなる。これにより第１の不純物領域２から空乏層が延びやすくなる。したがって、耐圧を維持することができる。
【００３８】
（１１）好ましくは、第２の不純物領域４は、複数の第１の不純物領域２のうちのいずれか１つの第１の不純物領域から第２の不純物領域までの距離が５μｍ以下となる位置に配置される。
【００３９】
上記構成によれば、第１の不純物領域２から第２の不純物領域４へのキャリア（たとえばホール）の注入により、第２の不純物領域４の空乏化を解消できるとともに、第２の不純物領域４の電位を回復することができる。
【００４０】
（１２）好ましくは、第２の不純物領域４は、複数の第１の不純物領域２のうちのいずれか１つの第１の不純物領域２から、第２の不純物領域４までの距離が２μｍ以下となる位置に配置される。
【００４１】
上記構成によれば、第１の不純物領域２から第２の不純物領域４へのキャリア（たとえばホール）の注入により、数十ｎｓ（ナノ秒）以下の時間で、第２の不純物領域４の空乏化を解消できるとともに、第２の不純物領域４の電位を回復することができる。
【００４２】
（１３）好ましくは、ゲート電極６は、ソース電極６に電気的に接続される。
上記構成によれば、ＪＦＥＴがダイオード接続されるので、高い耐圧を有するダイオードを実現することができる。
【００４３】
（１４）好ましくは、ゲート電極６は、ソース電極６と一体化されている。
上記構成によれば、ダイオード接続されたＪＦＥＴの製造工程の数を減らすことができる。したがって、たとえばワイドバンドギャップ半導体装置の生産性を向上させることができる。
【００４４】
（１５）好ましくは、ワイドバンドギャップ半導体層１は、炭化珪素を含む。
上記構成によれば、高耐圧かつ低抵抗を有する炭化珪素半導体装置を実現することができる。
【００４５】
[本願発明の実施形態の詳細]
以下に説明する各実施の形態に係るワイドバンドギャップ半導体装置は、ＪＦＥＴである。より具体的には、各実施の形態に係るワイドバンドギャップ半導体装置は、ダイオード接続されたＪＦＥＴである。
【００４６】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るダイオード１０１の概略平面図である。図２は、図１のＩＩ−ＩＩに沿ったダイオード１０１の断面を示した断面図である。なお、図１は、本発明の実施の形態２に係るダイオード１０２（後述）の概略平面図としても用いられる。
【００４７】
図１および図２を参照して、本発明の実施の形態１に係るダイオード１０１は、ワイドバンドギャップ半導体層１と、複数のｐ型領域２と、ｐ型領域２１，２２と、複数のｎ型領域３と、複数のｐ型埋込領域４と、絶縁膜５と、コンタクト電極６と、アノード電極８と、カソード電極９とを備える。
【００４８】
ワイドバンドギャップ半導体層１は、ワイドバンドギャップ半導体を含む半導体層である。この実施の形態では、ワイドバンドギャップ半導体層１は、炭化珪素（ＳｉＣ）を含む半導体層である。
【００４９】
ワイドバンドギャップ半導体層１は、２つの層を含む。第１の層は、ドリフト層１２である。第２の層は、炭化珪素基板１０である。
【００５０】
炭化珪素基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶である。炭化珪素基板１０は、第１の主面１０Ａと、第２の主面１０Ｂとを有する。第２の主面１０Ｂは、第１の主面１０Ａに対して反対側に位置する。炭化珪素基板１０は、導電型としてｎ型（第１の導電型）を有する。
【００５１】
ドリフト層１２は、炭化珪素基板１０の第１の主面１０Ａ上に設けられる炭化珪素の層である。ドリフト層１２は、たとえばエピタキシャル成長によって、炭化珪素基板１０の第１の主面１０Ａ上に形成される。ドリフト層１２は、ｎ型の導電型を有する。ドリフト層１２の不純物濃度は、炭化珪素基板１０の不純物濃度より低くてもよい。
【００５２】
ワイドバンドギャップ半導体層１は、第１の主面と、第２の主面とを有する。第２の主面は、第１の主面の主面に対して反対側に位置する。この実施の形態では、主面１Ａが、ワイドバンドギャップ半導体層１の第１の主面に対応する。一方、炭化珪素基板１０の第２の主面１０Ｂが、ワイドバンドギャップ半導体層１の第２の主面に対応する。言い換えると、ドリフト層１２は、ワイドバンドギャップ半導体層１の第１の主面（主面１Ａ）に接する。炭化珪素基板１０は、ワイドバンドギャップ半導体層１の第２の主面（１０Ｂ）に接するとともに、ドリフト層１２に接する。
【００５３】
なお、図２に示されるように、主面１Ａの一部は絶縁膜５に覆われている。しかし、図１では、主面１Ａを明示するために、絶縁膜５は示されていない。以下に説明される、各実施の形態に係るダイオードの平面図においても同様である。また、図２に示されるように、ｎ型領域３はＸ方向においてｐ型領域２と接するようにドリフト層１２の内部に配置される。しかし図１ではｎ型領域３を明示するために、ｎ型領域３がｐ型領域２から離れているように示される。さらに、ｐ型領域２はｎ型領域３の下方にも形成されているが、図１での図示が煩雑になるのを避けるために、図１ではｎ型領域３の下方のｐ型領域２は示されていない。
【００５４】
複数のｐ型領域２、およびｐ型領域２１，２２の各々は、ワイドバンドギャップ半導体層１の主面１Ａに接するように、ワイドバンドギャップ半導体層１の内部に配置される。より具体的には、複数のｐ型領域２、およびｐ型領域２１，２２の各々は、ドリフト層１２の内部に配置される。
【００５５】
複数のｐ型領域２の各々の一方端は、ｐ型領域２１に接続される。複数のｐ型領域２の各々の他方端は、ｐ型領域２２に接続される。複数のｐ型領域２およびｐ型領域２１，２２は、１つのｐ型領域２Ａを形成する。ｐ型領域２１，２２は、複数のｐ型領域２と同一の製造工程によってドリフト層１２の内部に配置することができる。なお、ｐ型領域２１，２２は必須ではない。
【００５６】
ｎ型領域３は、ワイドバンドギャップ半導体層１の主面１Ａに接するように、ワイドバンドギャップ半導体層１の内部に配置される。より具体的には、ｎ型領域３は、ドリフト層１２の内部に配置される。
【００５７】
ｎ型領域３は、導電型としてｎ型を有する。ｎ型領域３の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。ｎ型埋込領域７の導電型は、ドリフト層１２の導電型と同じである。したがって不純物濃度に基づいて、ドリフト層１２内のｎ型領域３を特定することができる。たとえば走査型静電容量顕微鏡（ＳＣＭ）を用いて、ダイオード１０１の断面方向（ワイドバンドギャップ半導体層１の主面１Ａから、炭化珪素基板１０の第２の主面１０Ｂへと向かう方向）に沿って不純物（ドナー）の濃度を解析することによって、ｎ型領域３を特定することができる。
【００５８】
複数のｐ型埋込領域４の各々は、ワイドバンドギャップ半導体層１の主面１Ａおよび複数のｐ型領域２から離されるように、ワイドバンドギャップ半導体層１の内部に配置される。さらに、複数のｐ型埋込領域４の各々は、炭化珪素基板１０の第１の主面１０Ａからも離されている。したがって、複数のｐ型埋込領域４は、ドリフト層１２の内部に配置される。
【００５９】
ｐ型領域２Ａ（複数のｐ型領域２およびｐ型領域２１，２２の各々）は、ｎ型と異なる導電型、すなわちｐ型（第２の導電型）を有する。同じく、複数のｐ型埋込領域４の各々は、導電型としてｐ型を有する。１つの実施形態では、ｐ型領域２Ａの不純物（アクセプタ）濃度は、各ｐ型埋込領域４の不純物濃度より高い。さらに、ｐ型領域２Ａの不純物濃度および各ｐ型埋込領域４の不純物濃度は、ドリフト層１２の不純物（ドナー）濃度よりも高い。ただし、ｐ型領域２Ａの不純物濃度、各ｐ型埋込領域４の不純物濃度およびドリフト層１２の不純物濃度の間の関係は、このように限定されるものではない。また、ｐ型領域２の不純物濃度と、ｐ型領域２１あるいはｐ型領域２２の不純物濃度とが同じであるように限定されない。
【００６０】
図１に示されるように、平面視において、複数のｐ型領域２の各々は、ストライプ形状を有する。同じく、平面視において、複数のｐ型埋込領域４の各々は、ストライプ形状を有する。「平面視」とは、ワイドバンドギャップ半導体層１の主面１Ａに垂直な方向に沿って見た視野を意味する。また、「ストライプ形状」とは、長軸と短軸とを有する二次元形状を意味する。
【００６１】
本発明の実施の形態において、ストライプ形状は、長方形である。長方形の長軸の方向は、長方形の長辺の方向に等しい。同じく、長方形の短軸の方向は、長方形の短辺の方向に等しい。したがって、以下では、長軸の代わりに「長辺」との用語を用いるとともに、短軸の代わりに「短辺」との用語を用いる。なお、長方形は、ストライプ形状の１つの実施形態である。ストライプ形状は、たとえば楕円、丸められた角を有する長方形などを含むことができるが、これらに限定されない。
【００６２】
図１に示すＹ方向およびＸ方向は、ワイドバンドギャップ半導体層１の主面１Ａに平行な方向である。さらに、Ｘ方向はＹ方向に直交する。
【００６３】
平面視において、各ｐ型領域２（第１のストライプ形状）の長辺と各ｐ型埋込領域４（第２のストライプ形状）の長辺とが同じ方向（Ｙ方向）に沿って延在する。したがって平面視において、各ｐ型領域２（第１のストライプ形状）の短辺と各ｐ型埋込領域４（第２のストライプ形状）の短辺とが同じ方向（Ｘ方向）に沿って延在する。
【００６４】
さらに、複数のｐ型領域２および複数のｐ型埋込領域４は、長方形の短辺に沿った方向、すなわちＸ方向に沿って交互に並べられる。実施の形態１では、平面視において、ｐ型埋込領域４（第２のストライプ形状）がｐ型領域２（第１のストライプ形状）と重ならないように、ｐ型領域２およびｐ型埋込領域４が配置される。
【００６５】
図２に示される距離ｄ１は、互いに隣接するｐ型領域２の間のＸ方向の距離である。距離ｄ１を適切に設定することにより、ダイオード１０１をエンハンスメント型（ノーマリオフ型）ＪＦＥＴとして構成することができる。
【００６６】
距離ｄ２は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間のＸ方向の最短距離である。距離ｄ３は、１つのｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離（好ましくは最短距離）である。たとえば距離ｄ３のＸ方向の成分の大きさが距離ｄ２に等しい。距離ｄ３は、５μｍ以下であり、より好ましくは２μｍ以下である。
【００６７】
コンタクト電極６は、ワイドバンドギャップ半導体層１の主面１Ａ上に配置される。コンタクト電極６は、ｎ型領域３の表面およびｐ型領域２の表面に接する。コンタクト電極６は、ｎ型領域３の表面およびｐ型領域２とオーミックに接合される金属からなる。たとえばコンタクト電極６は、ニッケルおよびシリコンを有する材料からなる。コンタクト電極６は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。
【００６８】
絶縁膜５は、ワイドバンドギャップ半導体層の主面１Ａ上に配置される。図２に示されるように、絶縁膜５は、Ｘ方向に沿って並ぶ複数のｐ型領域２のうち、最も外側に配置されるｐ型領域２の表面の一部を覆うように配置される。さらに、コンタクト電極６の一部は、絶縁膜５の上に配置される。
【００６９】
さらに、絶縁膜５は、ｐ型領域２１，２２の少なくとも一部の表面を覆うように配置されていてもよい。すなわち、コンタクト電極６をドリフト層１２の表面およびｐ型領域２の表面に接触させるためのコンタクトホールが、絶縁膜５に形成されてもよい。
【００７０】
アノード電極８は、コンタクト電極６に重ねられることによって、コンタクト電極６と電気的に接続される。アノード電極８は、たとえばアルミニウムで形成されていてもよい。
【００７１】
カソード電極９は、炭化珪素基板１０の第２の主面１０Ｂ（ワイドバンドギャップ半導体層１の第２の主面）と接することによって、ワイドバンドギャップ半導体層１に電気的に接続される。カソード電極９は、たとえばニッケルなど、ｎ型の炭化珪素基板１０とオーミック接合可能な材料からなっていてもよい。
【００７２】
図３は、本発明の実施の形態１に係るダイオード１０１の等価回路図である。図２および図３を参照して、本発明の実施の形態１に係るダイオード１０１は、ｎ型のＪＦＥＴの構造を有する。炭化珪素基板１０およびドリフト層１２は、ＪＦＥＴのドレインに相当する。ｐ型領域２は、ＪＦＥＴのゲートに相当する。ｎ型領域３は、ＪＦＥＴのソースに対応する。
【００７３】
この実施の形態では、ｐ型領域２（ゲート）とｎ型領域３（ソース）とがコンタクト電極６によって電気的に接続される。これによりダイオード１０１は、整流素子（ダイオード）と電気的に等価である。コンタクト電極６は、ゲート電極とソース電極とが一体化された電極と言い換えることもできる。ゲート電極とソース電極とが一体化されることにより、ダイオード１０１の製造工程をより簡単にすることができるので、たとえば生産性を向上させることができる。
【００７４】
アノード電極８は、コンタクト電極６に電気的に接続される。カソード電極９は、ＪＦＥＴのドレイン電極に対応する。
【００７５】
アノード電極８とカソード電極９との間に順バイアス電圧を印加することにより、アノード電極８からカソード電極９に向かう向きの電流Ｉｄがダイオード１０１の内部を流れる。この場合の電流Ｉｄは、ダイオードの順方向電流に相当する。
【００７６】
図４は、本発明の実施の形態１に係るダイオード１０１（ＪＦＥＴ）の動作を説明するためのダイオード１０１の断面図である。
【００７７】
図４を参照して、ダイオード１０１は、エンハンスメント型（ノーマリオン型）ＪＦＥＴである。カソード電極９の電位をアノード電極８の電位よりも高くする。言い換えるとダイオード１０１（ダイオード）に、逆バイアス電圧を印加する。２つのｐ型領域２に挟まれたドリフト層１２の部分は、チャネル１６を形成する。空乏層１５が縮小することにより、チャネル１６が開く。したがって電流が、アノード電極８およびコンタクト電極６からドリフト層１２を通り、カソード電極９へと流れる。
【００７８】
図５は、本発明の実施の形態１に係るダイオード１０１の動作特性を説明するための図である。
【００７９】
図５を参照してグラフの横軸は、カソード電極９の電位を基準としたアノード電極８の電圧Ｖｄを示す。逆バイアス電圧がダイオード１０１（ダイオード）に印加される場合、Ｖｄ＜０である。ダイオード１０１（ダイオード）に、順バイアス電圧が印加される場合、Ｖｄ＞０である。
【００８０】
図４および図５を参照して、ダイオード１０１（ダイオード）に、逆バイアス電圧が印加された場合には、ｐ型領域２とドリフト層１２との接合面、およびｐ型埋込領域４とドリフト層１２との接合面から空乏層１５が延びる。空乏層１５によって電流の経路が遮断されるため電流が流れない。
【００８１】
ダイオード１０１は、エンハンスメント型（ノーマリオン型）ＪＦＥＴの構造を有する。Ｖｄ＝０の場合、ｐ型領域２から延びる空乏層１５によってドリフト層１２の内部の電流経路が塞がれる。このため、Ｖｄ＝０において電流Ｉｄは流れない。
【００８２】
さらに、アノード電極８の電位をカソード電極９の電位よりも高くする。言い換えるとダイオード１０１（ダイオード）に、順バイアス電圧を印加する。ワイドバンドギャップ半導体層１の内部では、空乏層１５が縮小される。順方向バイアス電圧が閾値電圧Ｖｔｈに達すると、ダイオード１０１に流れる電流Ｉｄ（順方向電流）が立ち上がる。ドリフト層１２の内部において、電流が、ｐ型領域２同士の間、ｐ型領域２とｐ型埋込領域４との間、およびｐ型埋込領域４同士の間を流れる。本明細書では、電流Ｉｄがある一定の大きさＩｆであるときの電圧Ｖｄを、順方向バイアス電圧Ｖｆと定義する。ダイオードの抵抗が小さいほど順方向バイアス電圧Ｖｆが小さい。したがって損失を低減することができる。
【００８３】
図６は、本発明の実施の形態１に係るダイオード１０１に逆バイアス電圧を印加したときのダイオード１０１の状態を模式的に示した断面図である。図７は、図６に示されるダイオード１０１の状態に対応するダイオード１０１のエネルギーバンド図である。図７では、図６のＶＩＩ−ＶＩＩ線に沿った方向におけるエネルギーバンド図が示される。
【００８４】
図６および図７を参照して、アノード電極８とカソード電極９との間に逆バイアス電圧が印加されて、カソード電極９の電位がアノード電極８の電位よりも高くなる。ｐ型領域２とドリフト層１２との接合面、および、ｐ型埋込領域４とドリフト層１２との接合面から空乏層１５が広がる。ドリフト層１２の不純物濃度がｐ型領域２の不純物濃度およびｐ型埋込領域４の不純物濃度よりも低いために、空乏層１５は、より大きくドリフト層１２側に広がる。
【００８５】
ここで、空乏層１５の広がりおよび縮小に関する理解を容易にするために、図６においてｎ型領域３は省略されている。以後説明する図８、図１０および図１２についても同様である。
【００８６】
図７を参照して、「Ｅｖ」および「Ｅｃ」は、それぞれ価電子帯の上端および導電帯の下端をそれぞれ示す。「Ｅｆ」はフェルミ順位を示す。ｐ型領域２、ｐ型埋込領域４およびドリフト層１２において空乏化していない領域は、キャリアと、空間電荷とによって電気的中性条件が満たされる。なお、ｐ型領域２およびｐ型埋込領域４におけるキャリアは正孔である。これに対して、ドリフト層１２におけるキャリアは電子である。キャリアは空乏層１５には存在しないため、空間電荷による電界が、空乏層１５において生じる。
【００８７】
図８は、本発明の実施の形態１に係るダイオード１０１に、より大きな逆バイアス電圧を印加したときのダイオード１０１の状態を模式的に示す断面図である。図９は、図８に示されるダイオード１０１の状態に対応するダイオード１０１のエネルギーバンド図である。図９では、図８のＩＸ−ＩＸ線に沿った方向におけるエネルギーバンド図が示される。
【００８８】
図８および図９を参照して、ダイオード１０１に印加される逆バイアス電圧が大きくなることにより、ｐ型領域２とドリフト層１２との接合面から、ワイドバンドギャップ半導体層１の第２の主面側に向けて空乏層が延びる。この空乏層が、ｐ型埋込領域４とドリフト層１２との接合面からドリフト層１２側に広がる空乏層１５に到達する。なお、以下の説明において、「下方」または「深さ方向」とは、ワイドバンドギャップ半導体層１の第１の主面から、ワイドバンドギャップ半導体層１の第２の主面へと向かう方向を指す。一方、「上方」とは、ワイドバンドギャップ半導体層１の第２の主面から、ワイドバンドギャップ半導体層１の第１の主面へと向かう方向を指す。
【００８９】
ｐ型埋込領域４では一部または全部のキャリアが失われる。一部のキャリアが失われる場合には、ｐ型埋込領域４の一部が空乏化する。一方、全部のキャリアが失われる場合には、ｐ型埋込領域４の全体が空乏化する。両方の場合において、ｐ型埋込領域４に残留した空間電荷によって、ｐ型埋込領域４が負電圧に帯電する。
【００９０】
図１０は、本発明の実施の形態１に係るダイオード１０１から、逆バイアス電圧が除去された状態を表わすダイオード１０１の断面図である。図１１は、図１０に示されるダイオード１０１の状態に対応するダイオード１０１のエネルギーバンド図である。図１１では、図１０のＸＩ−ＸＩ線に沿った方向におけるエネルギーバンド図が示される。
【００９１】
図１０および図１１を参照して、逆バイアス電圧が除去されて、カソード電極９およびアノード電極８の間の電圧が０Ｖになる。カソード電極９およびアノード電極８の間がオープンであってもよい。ドリフト層１２の導電型はｎ型である。ドリフト層１２には電子が速やかに流入されて、ドリフト層１２の電気的中性が回復される。
【００９２】
しかしながら、ｐ型埋込領域４には、ホールが積極的に注入されない。このため、ｐ型埋込領域４が完全に空乏化されている場合、あるいは、ｐ型埋込領域４の一部に導電領域が残っている場合において、ｐ型埋込領域４の電位が負電位に維持される可能性が生じる。
【００９３】
ｐ型埋込領域４が負電位となるため、ｐ型埋込領域４の周囲に空乏層１５が残留する。なお、カソード電極９とアノード電極８との間の電圧が０Ｖの場合、ｐ型埋込領域４とドリフト層１２との接合面から広がった空乏層１５は徐々に縮小する。空乏層１５が残ることによる、電子の通る経路（言い換えると、電流の流れる経路）が狭められる。したがってダイオード１０１の抵抗が高くなる。
【００９４】
図１２は、逆バイアス電圧の印加後に本発明の実施の形態１に係るダイオード１０１に、順バイアス電圧を印加したときのダイオード１０１の状態を表わすダイオード１０１の断面図である。図１２を参照して、アノード電極８とカソード電極９との間に順バイアス電圧が印加されて、アノード電極８の電位がカソード電極９の電位よりも高くなる。ｐ型領域２からｐ型埋込領域４にホール（図１２において「ｈ」で表わされる）が注入される。
【００９５】
ｐ型埋込領域４へのホールの注入により、ｐ型埋込領域４とドリフト層１２との接合面から広がる空乏層１５が縮小されて電流経路が広がる。したがって、ダイオード１０１の抵抗を低減することができる。図１２に示されるダイオード１０１の状態を表わすエネルギーバンド図は、図７に示すエネルギーバンド図と同様であるので、詳細な説明は繰返さない。
【００９６】
本発明の実施の形態に係るダイオードを、インバータを構成する半導体スイッチング素子に逆並列に接続されるフリーホイールダイオードに適用してもよい。このような場合には、上記したように、ダイオード１０１に順バイアス電圧と逆バイアス電圧とが交互に印加される。
【００９７】
図１３は、本発明の実施の形態１に係るダイオード１０１に順バイアス電流が流れるときのダイオード１０１の状態を表わす断面図である。図１３を参照して、矢印は電流を表わす。ダイオード１０１に順バイアス電圧を印加することにより、アノード電極８からワイドバンドギャップ半導体層１を通り、カソード電極９へと電流が流れる。
【００９８】
実施の形態１によれば、ワイドバンドギャップ半導体層１の内部に、ｐ型領域２から離隔して、ｐ型埋込領域４が設けられる。図８に示されるように、ダイオード１０１への逆バイアス電圧の印加時において、ｐ型領域２とドリフト層１２との接合面から下方に空乏層１５が延びる。さらに、ｐ型埋込領域４とドリフト層１２との接合面からドリフト層１２側にも空乏層１５が延びる。これらの空乏層１５がつながることにより、ＪＦＥＴ部分（２つのｐ型領域２および、それらの間のｎ型領域３）における電界を緩和することができる。なお、図８では、これらの空乏層がつながることで形成された空乏層が、空乏層１５として表されている。
【００９９】
ＪＦＥＴ部分における電界の緩和によって、ダイオード１０１への逆バイアス電圧の印加時に、リーク電流を低減することができる。したがって、実施の形態１によれば、ダイオード１０１の耐圧を従来よりも向上させることができる。
【０１００】
たとえば、ダイオード１０１の定格の逆バイアス電圧は、１０００Ｖ〜３０００Ｖとすることができる。この定格の逆バイアス電圧は、珪素を材料とする従来のｐｎ接合ダイオードの定格逆バイアス電圧に比べて十分に高い。
【０１０１】
さらに、実施の形態１によれば、ｐ型埋込領域４の電位がフローティングとされる。これにより、ダイオード１０１への逆バイアス印加時に、ｐ型埋込領域４の電位が高くなりやすくなる。したがってｐ型領域２から下方に空乏層１５が延びやすくなるので、高い耐圧を達成するダイオードを実現することができる。
【０１０２】
ダイオード１０１への定格逆バイアス印加時に、ｐ型埋込領域４は完全に空乏化されてもよい。この場合には、ダイオード１０１の寄生容量を低減することができる。ｐ型埋込領域４を完全に空乏化するためには、ｐ型埋込領域４の不純物濃度が小さく、かつ、ワイドバンドギャップ半導体層１の主面１Ａからのｐ型埋込領域４の距離が小さいことが好ましい。
【０１０３】
一方、ダイオード１０１への定格逆バイアス印加時に、ｐ型埋込領域４の一部が空乏化されてもよい。この場合、ｐ型埋込領域４とドリフト層１２との接合面から、ドリフト層１２側に空乏層をより大きく広げることができる。したがって、ダイオード１０１の耐圧を確保することができる。ｐ型埋込領域４の一部を空乏化するために、ｐ型埋込領域４の不純物濃度を大きくしてもよく、ワイドバンドギャップ半導体層１の主面１Ａからのｐ型埋込領域４の距離を大きくしてもよい。
【０１０４】
なお、ｐ型埋込領域４の空乏層の幅は、ドリフト層１２の不純物濃度、ｐ型埋込領域４の不純物濃度およびダイオード１０１の定格逆バイアス電圧をポアソンの方程式に代入することで、予め求めることができる。したがって、ダイオード１０１への定格逆バイアス印加時に、ｐ型埋込領域４の全部が空乏化されるか、またはｐ型埋込領域４の一部が空乏化されるかを予め設計することが可能である。
【０１０５】
ｐ型領域２とｐ型埋込領域４との距離ｄ３は、５μｍ以下であることが好ましい。たとえば、P.  A.  Ivanov  他６名による「High  Hole  lifetime  (3.8μs)  in  4H-SiC  diodes  with  5.5kV  blocking  voltage」、Electronics  letters、１９９９年、第３５巻、第１６号、１３８２頁〜１３８３頁によれば、５．５ｋＶ耐圧の４Ｈ−ＳｉＣダイオードにおける正孔の寿命が０．６〜３．８μｓ（３００〜５５０Ｋ）、正孔の拡散長が１６〜２２μｍ（不純物濃度：６×１０14ｃｍ-3）である。ｐ型領域２とｐ型埋込領域４との距離ｄ３を５μｍ以下とすることにより、ｐ型領域２からｐ型埋込領域４に正孔を注入することが可能になる。これにより、逆バイアスから順バイアスへの切り換え時において、ｐ型埋込領域４の空乏化の解消および電位回復を達成することができる。
【０１０６】
より好ましくは、ｐ型領域２とｐ型埋込領域４との距離ｄ３は、２μｍ以下である。上記文献から、ｐ型領域２とｐ型埋込領域４との距離ｄ３を２μｍ以下とすることにより、数十ｎｓ（ナノ秒）以下の時間で、ｐ型埋込領域４の空乏化の解消および電位回復を達成することが期待できる。したがって、ダイオード１０１の応答速度を高めることができる。
【０１０７】
さらに、コンタクト電極６は、ｐ型領域２に対してオーミックに接合されている。これにより、ダイオード１０１のバイアス電圧を逆バイアスから順バイアスへと切換える際において、ｐ型領域２からｐ型埋込領域４に、より多くのホールを注入することができる。この点においても、ダイオード１０１の応答速度を高めることができる。
【０１０８】
さらに、実施の形態１によれば、ｐ型埋込領域４は、平面視において、ｐ型領域２と重ならない位置に配置される。より具体的には、平面視において、ｐ型領域２とｐ型埋込領域４との間に隙間が存在する（図１を参照）。隙間に相当する部分は、ドリフト層１２の一部であるので、順方向電流を流すことができる。これにより、ダイオード１０１への順バイアス電圧の印加時において、順方向電流を妨げにくくなる。したがって、ダイオード１０１の抵抗の増大を抑えることができる。
【０１０９】
以上のように実施の形態１によれば、抵抗の増大を抑えながら高い耐圧を得ることが可能なダイオードを、ワイドバンドギャップ半導体によって実現することができる。したがって実施の形態１によれば、高耐圧かつ低抵抗を有するワイドバンドギャップ半導体装置を実現することができる。
【０１１０】
＜実施の形態２＞
本発明の実施の形態２に係るダイオード１０２の概略平面図は、図１と同様であるので詳細な説明は繰り返さない。
【０１１１】
図１４は、本発明の実施の形態２に係るダイオード１０２の断面を示した断面図である。図１４を参照して、ダイオード１０２の構成は、本発明の実施の形態１に係るダイオード１０１の構成と基本的に同じである。ダイオード１０２の実施の形態２では、ダイオード１０２は、デプレッション型（ノーマリオン型）ＪＦＥＴのゲートとソースとが接続された構成を有する。距離ｄ１ａは、互いに隣接するｐ型領域２の間のＸ方向の距離である。たとえば距離ｄ１ａが実施の形態１における距離ｄ１（図２を参照）よりも大きくされる。
【０１１２】
図１５は、本発明の実施の形態２に係るダイオード１０２の動作特性を説明するための図である。図１４および図１５を参照して、デプレッション型ＪＦＥＴの場合、閾値電圧Ｖｔｈは負の電圧である。Ｖｄ＜Ｖｔｈでは、図１４に示されるように、チャネル１６が閉じている。さらに、Ｖｄ＜０の状態では、ｐ型埋込領域４の電位が負電位に維持される。このために、本発明の実施の形態２に係るダイオード１０２においては、Ｖｄ＜０の状態では、ワイドバンドギャップ半導体層１の内部における電流の経路が遮断される。一方、Ｖｄ＝０の状態において、ＪＦＥＴはオン状態である。したがって、Ｖｄ＞０では、図１４に示されるチャネル１６が開いている。
【０１１３】
実施の形態２によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態２によれば、実施の形態１に比べて、順方向バイアス電圧Ｖｆ（電流Ｉｄ＝Ｉｆ）を下げることができる。これにより、ダイオード１０２の電力損失を低減することができる。
【０１１４】
＜実施の形態３＞
図１６は、本発明の実施の形態３に係るダイオード１０３の概略平面図である。図１７は、図１６のＸＶＩＩ−ＸＶＩＩに沿ったダイオード１０３の断面を示した断面図である。
【０１１５】
図１６および図１７を参照して、本発明の実施の形態３に係るダイオード１０３の平面視において、ｐ型埋込領域４の一部がｐ型領域２に重なるように、ｐ型埋込領域４が配置される。
【０１１６】
実施の形態１，２と同様に、各ｐ型領域２（第１のストライプ形状）の長辺と各ｐ型埋込領域４（第２のストライプ形状）の長辺とが同じ方向（Ｙ方向）に沿っている。したがって平面視において、各ｐ型領域２（第１のストライプ形状）の短辺と各ｐ型埋込領域４（第２のストライプ形状）の短辺とが同じ方向（Ｘ方向）に沿っている。平面視において、ｐ型埋込領域４のＸ方向の端部が、ｐ型領域２のＸ方向の端部に重なっている。つまり、平面視において、ｐ型領域２およびｐ型埋込領域４のＸ方向の端部同士が重なりあっている。
【０１１７】
図１７を参照して、距離ｄ２ａは、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４とのＸ方向の重なり部分の長さに相当する。距離ｄ４は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離に相当する。耐圧あるいは抵抗の観点から、距離ｄ２ａは、０以上の適切な値に設定される。実施の形態１と同じく、ｐ型領域２からｐ型埋込領域４へのホールの注入の観点から、距離ｄ４は、５μｍ以下であることが好ましい。より好ましくは、距離ｄ４は、２μｍ以下である。
【０１１８】
図１８は、本発明の実施の形態３に係るダイオード１０３に逆バイアス電圧を印加したときの、ダイオード１０３の状態を模式的に示した断面図である。図１８を参照して、ダイオード１０３への逆バイアス電圧の印加時には、ｐ型領域２とドリフト層１２との接合面からカソード電極９に向かって延びる空乏層１５と、ｐ型埋込領域４とドリフト層１２との接合面から広がる空乏層１５とをつながりやすくすることができる。これにより、ダイオード１０３への逆バイアス電圧の印加時に、ＪＦＥＴ部分（２つのｐ型領域２および、それらの間のｎ型領域３）における電界をより緩和することができる。したがって、ダイオード１０３の耐圧を維持することができる。なお、図１８では、これらの空乏層がつながることで形成された空乏層が、空乏層１５として表されている。
【０１１９】
さらに、ｐ型領域２とｐ型埋込領域４との一部が平面視において重なっていることにより、ｐ型領域２とｐ型埋込領域４との間の距離を短くすることができる。したがって、ダイオード１０３への順バイアス電圧の印加時には、ｐ型領域２からｐ型埋込領域４にホールを効果的に注入することができる。これによりｐ型埋込領域４の電気的中性をより早く回復することができる。したがって、ダイオード１０３の応答速度を高めることができる。
【０１２０】
ダイオード１０３に含まれるＪＦＥＴ部は、ノーマリオフ型およびノーマリオン型のいずれであってもよい。ＪＦＥＴ部がノーマリオン型の場合、ＪＦＥＴ部がノーマリオフ型の場合に比べてダイオード１０３の損失をより低減することができる（実施の形態２を参照）。なお、以後に説明する実施の形態においても、ダイオードに含まれるＪＦＥＴ部（ダイオード接続されたＪＦＥＴ）は、ノーマリオフ型およびノーマリオン型のいずれであってもよい。
【０１２１】
＜実施の形態４＞
図１９は、本発明の実施の形態４に係るダイオード１０４の概略平面図である。図２０は、図１９のＸＸ−ＸＸに沿ったダイオード１０４の断面を示した断面図である。
【０１２２】
図１９および図２０を参照して、ｐ型埋込領域４（第２のストライプ形状）は、第１の部分４１と、第２の部分４２とを含む。第１の部分４１は、実施の形態１あるいは実施の形態２に係るダイオードが備えるｐ型埋込領域４に対応する。したがって、平面視において、第１の部分４１は、Ｙ方向に沿った長軸とＸ方向に沿った短軸とを有する。第２の部分４２は、平面視において、Ｘ方向に沿って第１の部分４１から突出する。
【０１２３】
平面視において、ｐ型埋込領域４の第２の部分４２の一部が、ｐ型領域２に重ねられる。なお、平面視において、第２の部分４２の全体が、ｐ型領域２に重ねられてもよい。
【０１２４】
ｐ型埋込領域４における第２の部分４２の配置は図１５に示されるように限定されるものではない。たとえば、複数の第２の部分４２同士がつながるように複数の第２の部分４２が配置されてもよい。
【０１２５】
１つのｐ型埋込領域４が有する第２の部分４２の数は、１以上であれば特に限定されるものではない。１つのｐ型埋込領域４が複数の第２の部分４２を有してもよい。
【０１２６】
距離ｄ５は、ｐ型領域２と、そのｐ型領域２と平面視において重なるｐ型埋込領域４とのＸ方向の重なり部分の長さに相当する。距離ｄ６は、ｐ型領域２と、そのｐ型領域２とはＸ方向に離れている、最も近いｐ型埋込領域４との間のＸ方向の距離に相当する。距離ｄ７は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離に相当する。
【０１２７】
距離ｄ５，ｄ６は、０以上の値であり、耐圧あるいは抵抗の観点から適切に定めることができる。距離ｄ５は、図１７に示す距離ｄ２ａと同じであってもよい。距離ｄ６は、図２に示す距離ｄ２と同じであってもよい。距離ｄ７は、図１７に示す距離ｄ４と同じであってもよい。実施の形態１と同じく、ｐ型領域２からｐ型埋込領域４へのホールの注入の観点から、距離ｄ７は、５μｍ以下であることが好ましい。より好ましくは、距離ｄ７は、２μｍ以下である。
【０１２８】
実施の形態４によれば、実施の形態１〜３による効果を得ることができる。実施の形態１と同じく、ダイオード１０４は、平面視においてｐ型領域２とｐ型埋込領域４の第１の部分４１との間に隙間が設けられた部分を有する。隙間に相当する部分は、ドリフト層１２の一部であるので、順方向電流を流すことができる。したがって実施の形態４によればダイオード１０４のオン抵抗の増大を抑えることができる。
【０１２９】
加えて、ダイオード１０４への逆バイアス電圧の印加時には、ｐ型領域２とドリフト層１２との接合面から下方に向かって延びる空乏層１５と、ｐ型埋込領域４（第２の部分４２）とドリフト層１２との接合面からドリフト層１２側に広がる空乏層１５とをつながりやすくすることができる。これにより、ダイオード１０４への逆バイアス電圧の印加時に、ＪＦＥＴ部分における電界を、より緩和することができる。したがって、ダイオード１０４の耐圧を維持することができる。
【０１３０】
さらに、ダイオード１０４への順バイアス電圧の印加時に、ｐ型領域２からｐ型埋込領域４にホールを効果的に注入することができる。その結果、ダイオード１０４の応答速度を高めることができる。
【０１３１】
＜実施の形態５＞
図２１は、本発明の実施の形態５に係るダイオード１０５の概略平面図である。図２２は、図２１のＸＸＩＩ−ＸＸＩＩに沿ったダイオード１０５の断面を示した断面図である。
【０１３２】
図２１および図２２を参照して、ｐ型埋込領域４（第２のストライプ形状）の長辺は、Ｘ方向（第２の方向）に沿っている。したがって、ｐ型領域２（第１のストライプ形状）の長辺の方向（Ｙ方向）と、ｐ型埋込領域４（第２のストライプ形状）の長辺の方向とが交差する。この点において、ダイオード１０５は、ダイオード１０１と異なる。
【０１３３】
図２２において、距離ｄ８が示される。距離ｄ８は、ｐ型領域２と、そのｐ型領域２に最も近いｐ型埋込領域４との間の距離である。距離ｄ８は、図１７に示す距離ｄ４と同じであってもよい。実施の形態１と同じく、ｐ型領域２からｐ型埋込領域４へのホールの注入の観点から、距離ｄ８は、５μｍ以下であることが好ましい。より好ましくは、距離ｄ８は、２μｍ以下である。
【０１３４】
実施の形態５によれば、実施の形態４と同様の効果を得ることができる。ダイオード１０５は、平面視においてｐ型領域２とｐ型埋込領域４との間に隙間が設けられた部分を有する。したがって実施の形態５によればダイオード１０５の抵抗を低減することができる。
【０１３５】
さらに、ダイオード１０５は、平面視においてｐ型領域２とｐ型埋込領域４とが重なる部分を有する。したがってダイオード１０５の耐圧を維持することができる。さらに、ダイオード１０５の応答速度を高めることができる。
【０１３６】
＜実施の形態６＞
図２３は、本発明の実施の形態６に係るダイオード１０６の概略平面図である。図２３を参照して、複数のｐ型埋込領域４は島状に形成される。複数のｐ型埋込領域４が、複数のｐ型領域２の間に二次元状に配置される。平面視において、複数のｐ型埋込領域４は、互いに離されている。
【０１３７】
たとえば実施の形態１と同様に、平面視においてｐ型領域２とｐ型埋込領域４との間に隙間が存在するように、ｐ型領域２とｐ型埋込領域４とが配置される。しかしながら、他の実施の形態と同様に、平面視において、ｐ型埋込領域４の一部あるいは全部がｐ型領域２と重なっていてもよい。
【０１３８】
ｐ型埋込領域４の平面形状は、たとえば正方形である。しかしながらｐ型埋込領域４の平面形状は、特に限定されず、たとえば長方形、他の多角形（たとえば正六角形）、円、楕円形等であってもよい。
【０１３９】
なお、平面視において、ｐ型領域２およびｐ型埋込領域４の両方の形状が島状であってもよい。
【０１４０】
実施の形態６によれば、平面視におけるｐ型領域２とｐ型埋込領域４との間の隙間の面積を大きくすることができる。上記の通り、隙間に相当する部分は、ドリフト層１２の一部であるので、順方向電流を流すことができる。したがって実施の形態６によれば、実施の形態１に比較して、ダイオードの抵抗をより小さくすることができる。
【０１４１】
＜実施の形態７＞
図２４は、本発明の実施の形態７に係るダイオード１０７の概略平面図である。図２５は、図２４のＸＸＶ−ＸＸＶに沿ったダイオード１０７の断面を示した断面図である。
【０１４２】
図２４および図２５を参照して、本発明の実施の形態７に係るダイオード１０７は、複数のｎ型埋込領域７がさらに追加される点において、実施の形態１に係るダイオード１０１と異なる。１つのｎ型埋込領域７は、２つのｐ型埋込領域４の間に配置される。ｎ型埋込領域７が、第１の主面１Ａに平行な方向に沿ってｐ型埋込領域４と並ぶように、ドリフト層１２の内部に配置される。したがって２つのｎ型埋込領域７が、Ｘ方向において１つのｐ型埋込領域４を挟むように配置される。さらに、平面視において、ｎ型埋込領域７は、ｐ型領域２と重なるように配置される。
【０１４３】
平面視において、ｎ型埋込領域７は、ｐ型領域２およびｐ型埋込領域４と同様にストライプ形状（第３のストライプ形状）を有する。具体的には、第３のストライプ形状は、Ｙ方向に沿った長辺と、Ｘ方向に沿った短辺とを有する長方形である。
【０１４４】
ｎ型埋込領域７の導電型は、ドリフト層１２の導電型と同じである。ｎ型埋込領域７の不純物濃度は、ｎ型埋込領域７の周囲に位置し、かつ導電型がｎ型である部分（すなわちドリフト層１２の部分）の不純物濃度よりも大きい。したがって、不純物濃度に基づいて、ドリフト層１２内におけるｎ型埋込領域７を特定することができる。たとえば走査型静電容量顕微鏡（ＳＣＭ）を用いて、ワイドバンドギャップ半導体層１の主面１Ａから下方に沿って不純物（ドナー）の濃度を解析することによって、ｎ型埋込領域７を特定してもよい。さらに、「ｎ型埋込領域７の周囲に位置し、かつ導電型がｎ型である部分」は、たとえば、ワイドバンドギャップ半導体層１の深さ方向におけるｎ型埋込領域７の上方のドリフト層１２の部分（一例として、ｎ型埋込領域７とｐ型領域２とに挟まれたドリフト層１２の部分）、ワイドバンドギャップ半導体層１の深さ方向におけるｎ型埋込領域７の直下のドリフト層１２の部分、あるいは、ｎ型埋込領域７とｐ型埋込領域４とに挟まれたドリフト層１２の部分とすることができる。
【０１４５】
図２６は、図２５に示すダイオード１０７の断面の一部を拡大した部分拡大図である。図２６を参照して、ｎ型埋込領域７のトップラインは、ｐ型埋込領域４のトップライン４Ｌよりも、ワイドバンドギャップ半導体層１の主面１Ａ（コンタクト電極６と言い換えてもよい）の近くにある。
【０１４６】
ｐ型埋込領域４のトップライン４Ｌとは、ｐ型埋込領域４の上側の接合面の位置を示す仮想的な線である。ｐ型埋込領域４の上側の接合面とは、ｐ型埋込領域４とドリフト層１２との複数の接合面のうち、ワイドバンドギャップ半導体層１の主面１Ａと対向するように形成された接合面であり、かつ、炭化珪素基板１０の第１の主面１０Ａよりも主面１Ａに近い位置にある接合面である。
【０１４７】
ｎ型埋込領域７は、端部７Ａと、端部７Ｂとを有する。端部７Ａ，７Ｂは、ｎ型埋込領域７とドリフト層１２との境界に相当する。端部７Ａは、ワイドバンドギャップ半導体層１の第１の主面（主面１Ａ）側に位置する。ｎ型埋込領域７のトップラインとは、端部７Ａの位置を示す仮想的な線である。端部７Ｂは、ワイドバンドギャップ半導体層１の第２の主面（炭化珪素基板１０の第２の主面１０Ｂ）側に位置する。
【０１４８】
ｎ型埋込領域７は、このトップライン４Ｌを含むように、ドリフト層１２に配置される。言い換えると、ワイドバンドギャップ半導体層１の第１の主面（主面１Ａ）に対向するｐ型埋込領域４の接合面が、ｎ型埋込領域の端部７Ａから、ｎ型埋込領域の端部７Ｂまでの範囲内に位置する。
【０１４９】
図２７は、本発明の実施の形態７に係るダイオード１０７に順バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した図である。図２５および図２７を参照して、ダイオード１０７の順バイアス電圧の印加時に、空乏層１５は、上方、すなわち、ワイドバンドギャップ半導体層１の主面１Ａに向かう方向に延びる。
【０１５０】
空乏層１５は、ドリフト層１２の内部において横方向（たとえばＸ方向）にも広がり得る。しかしながら、ｎ型埋込領域７によって、空乏層１５のＸ方向の広がりが抑えられる。
【０１５１】
上記のように、空乏層１５が広がるほど電流経路が狭められる。実施の形態７では、ｎ型埋込領域７が空乏層１５の広がりを抑えるので、電流経路の狭まりを抑えることができる。さらに、ｎ型埋込領域７は、ドリフト層１２と同じ導電型を有し、かつドリフト層１２よりも高い不純物濃度を有する。これにより、実施の形態１に比べてダイオード１０７の抵抗を低減することができる。
【０１５２】
図２８は、本発明の実施の形態７に係るダイオード１０７に逆バイアス電圧を印加したときにｐ型埋込領域４から延びる空乏層１５を模式的に説明した図である。図２５および図２８を参照して、ダイオード１０７への逆バイアス電圧の印加時において、空乏層１５は下方、すなわち炭化珪素基板１０の第１の主面１０Ａに向かって延びやすくなる。ただし、実施の形態１〜６と同様に、ｐ型領域２とドリフト層１２との接合面から下方に延びる空乏層１５（図２６には示さず）と、ｐ型埋込領域４とドリフト層１２との接合面から延びる空乏層１５とがつながることによって、ＪＦＥＴ部分における電界を緩和することができる。
【０１５３】
以上のように実施の形態７によれば、実施の形態１に比べて、ダイオードの抵抗を低減することができる。
【０１５４】
なお、２つのｐ型埋込領域４の間に配置される（挟まれる）ｎ型埋込領域７の数は１に限定されるものではない。２つのｐ型埋込領域４の間に、複数のｎ型埋込領域７が配置されてもよい。
【０１５５】
＜実施の形態８＞
実施の形態１〜７では、複数のｐ型埋込領域４の各々は、電気的にフローティングとされる。すなわちｐ型埋込領域４の電位は固定されていない。しかしながら、ｐ型埋込領域４が電気的にフローティングとされるように限定されるものではない。
【０１５６】
図２９は、本発明の実施の形態８に係るダイオード１０８の概略平面図である。図３０は、図２９のＸＸＸ−ＸＸＸに沿ったダイオード１０８の断面を示した断面図である。
【０１５７】
図２９および図３０を参照して、ダイオード１０８は、複数のコンタクト領域１８をさらに備える点において、実施の形態１に係るダイオード１０１と異なる。
【０１５８】
コンタクト領域１８は、ｐ型埋込領域４に電気的に接続されるとともにコンタクト電極６に電気的に接続される。したがって、ｐ型埋込領域４は、コンタクト領域１８を介してコンタクト電極６およびアノード電極８に電気的に接続される。平面視において、コンタクト領域１８は、ｐ型埋込領域４、コンタクト電極６およびアノード電極８に重なるとともに、たとえばｐ型領域２の外側に位置するように配置される。
【０１５９】
実施の形態８によれば、ｐ型領域２とｐ型埋込領域４とに同じ電位が与えられる。ｐ型埋込領域４の電位が固定されているので、ダイオード１０８の動作を安定化させることができる。さらに、コンタクト電極６を介してアノード電極８からｐ型埋込領域４に、ホールを、より効果的に注入することができる。したがって、ダイオード１０８の応答速度を高めることができる。
【０１６０】
なお、コンタクト領域１８は、コンタクト電極６に接するよう限定されない。コンタクト領域１８とアノード電極８とが接していてもよい。この場合にも、ｐ型領域２とｐ型埋込領域４とに同じ電位を与えることができる。したがって上記の効果を得ることができる。
【０１６１】
＜実施の形態９＞
図３１は、本発明の実施の形態９に係るダイオード１０９の概略平面図である。図３２は、図３１のＸＸＸＩＩ−ＸＸＸＩＩに沿ったダイオード１０９の断面を示した断面図である。
【０１６２】
図３１および図３２を参照して、平面視において、ｐ型埋込領域４（第２のストライプ形状）の全体がｐ型領域２（第１のストライプ形状）に重なるように配置される。この点においてダイオード１０９は、ダイオード１０１と異なる。
【０１６３】
図３１および図３２に示した構成によれば、ｐ型領域２のＸ方向の長さ（短辺の長さ）、およびｐ型埋込領域４のＸ方向の長さ（短辺の長さ）は、略等しい。
同じく、ｐ型領域２のＹ方向の長さ（長辺の長さ）、およびｐ型埋込領域４のＹ方向の長さ（長辺の長さ）も、略等しい。しかしながらこのように限定されるものではない。実施の形態９では、平面視において、ｐ型領域２およびｐ型埋込領域４のうちの一方の全体が、ｐ型領域２およびｐ型埋込領域４のうちの他方と重なっていればよい。したがって、ｐ型領域２のＸ方向の長さおよびＹ方向の長さが、ｐ型埋込領域４のＸ方向の長さおよびＹ方向の長さよりそれぞれ大きくてもよい。逆にｐ型埋込領域４のＸ方向の長さおよびＹ方向の長さがｐ型領域２のＸ方向の長さおよびＹ方向の長さよりそれぞれ大きくてもよい。
【０１６４】
実施の形態９によれば、実施の形態１〜８と同様に、抵抗の増大を抑えながら高い耐圧を得ることが可能なダイオードを、ワイドバンドギャップ半導体によって実現することができる。さらに、ダイオードの応答速度を高めることができる。
【０１６５】
なお、上記の各実施の形態では、コンタクト電極６は、ＪＦＥＴのゲート電極と、そのＪＦＥＴのソース電極とが一体となった電極と見なすことができる。したがって、ＪＦＥＴのゲート電極と、そのＪＦＥＴのソース電極との電気的な接続を実現することができる。
【０１６６】
ＪＦＥＴのゲート電極とソース電極とが電気的に接続されていれば、そのＪＦＥＴはダイオードと等価である。したがって、図３３に示されるように、たとえば、コンタクト電極６が、ＪＦＥＴのゲート電極として、ｐ型領域２にオーミックに接触するとともに、アノード電極８が、ＪＦＥＴのソース電極として、ｎ型領域３にオーミックに接触してもよい。
【０１６７】
実施の形態７以外の各実施の形態に係るダイオードにおいても、２つのｐ型埋込領域４の間に、少なくとも１つのｎ型埋込領域７が配置されてもよい。その場合、２つのｐ型埋込領域４の間に配置されるｎ型埋込領域７の数は特に限定されるものではない。
【０１６８】
上記各実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である。しかしながら、第１導電型がｐ型であり、第２の導電型がｎ型であってもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。
【０１６９】
ＪＦＥＴのゲート電極とソース電極とが常に電気的に接続されているものと限定されない。たとえば図３３に示される構成において、層間絶縁膜がコンタクト電極６とアノード電極８との間に配置されてもよい。この場合、ＪＦＥＴをダイオードとして機能させる必要があるときに、コンタクト電極６とアノード電極８とが電気的に接続されてもよい。
【０１７０】
上記の各実施の形態では、ワイドバンドギャップ半導体層１は炭化珪素からなる。しかしながら、ワイドバンドギャップは、炭化珪素に加えて、窒化ガリウム（ＧａＮ）、ダイヤモンド等を含む。したがって、ワイドバンドギャップ半導体層１を窒化ガリウムによって形成してもよく、ダイヤモンドによって形成してもよい。
【０１７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７２】
１  ワイドバンドギャップ半導体層
１Ａ  主面（ワイドバンドギャップ半導体層）
２，２Ａ，２１，２２  ｐ型領域
３  ｎ型領域
４  ｐ型埋込領域
４Ｌ  トップライン
５  絶縁膜
６  コンタクト電極
７  ｎ型埋込領域
７Ａ，７Ｂ  端部（ｎ型埋込領域）
８  アノード電極
９  カソード電極
１０  炭化珪素基板
１０Ａ  第１の主面（炭化珪素基板）
１０Ｂ  第２の主面（炭化珪素基板）
１２  ドリフト層
１５  空乏層
１６  チャネル
１８  コンタクト領域
４１  第１の部分（ｐ型埋込領域）
４２  第２の部分（ｐ型埋込領域）
１０１〜１０９  ダイオード
Ｘ，Ｙ  方向
ｄ１〜ｄ８，ｄ１ａ，ｄ２ａ  距離。
【図１】
2015162563.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015162563.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2015162563.tif 000021
【図２０】
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【図２１】
2015162563.tif 000023
【図２２】
2015162563.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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