(57)【要約】【課題】高性能化及び高集積化に有利な導電層の選択構造を提案する。【解決手段】実施形態に係わる半導体装置は、第１乃至第３の導電層１２−１〜１２−３と、第１乃至第３の導電層１２−１〜１２−３のうちの１つを選択する第１乃至第３のレイヤー選択トランジスタＬＳＴとを備える。第１のレイヤー選択トランジスタＬＳＴは、第１のゲート電極１６−１を備える。第１のゲート電極１６−１は、第１乃至第３の導電層１２−１〜１２−３及び共通導電層２１の側面に沿って延び、第１の側壁チャネル領域Ｌ１を覆う。第１の側壁チャネル領域Ｌ１は、第１の導電層１２−１の一端を覆い、第１の導電層１２−１とは異なる材料を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層の表面に垂直な第１の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第２の方向に延び、前記第２の方向の一端が階段形状を有し、互いに絶縁される第１乃至第ｎの導電層（ｎは２以上の自然数）と、
前記第１乃至第ｎの導電層の前記第２の方向の一端をそれぞれ覆い、かつ、前記第１乃至第ｎの導電層とは異なる材料を備える第１乃至第ｎの側壁チャネル領域と、
前記第１乃至第ｎの側壁チャネル領域に共通に接続される共通導電層と、
前記第１乃至第ｎの側壁チャネル領域をそれぞれチャネルとする第１乃至第ｎのレイヤー選択トランジスタと、を具備し、
前記第ｉのレイヤー選択トランジスタ（ｉは１〜ｎのうちの１つ）は、
前記第１乃至第ｎの導電層及び前記共通導電層の前記第１及び第２の方向に垂直な第３の方向と交差する側面に沿って前記第１の方向に延び、かつ、前記第ｉの側壁チャネル領域を覆う第ｉのゲート電極を備える、
半導体装置。
【請求項２】
絶縁層と、
前記絶縁層の表面に垂直な第１の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第２の方向に延び、互いに絶縁される第１乃至第ｎの導電層（ｎは２以上の自然数）と、
前記第１乃至第ｎの導電層の前記第２の方向の一端をそれぞれ覆い、かつ、前記第１乃至第ｎの導電層とは異なる材料を備える第１乃至第ｎの側壁チャネル領域と、
前記第１乃至第ｎの側壁チャネル領域に共通に接続される共通導電層と、
前記第１乃至第ｎの導電層及び前記共通導電層の前記第１及び第２の方向に垂直な第３の方向と交差する側面に沿って前記第１の方向に延び、かつ、前記第１乃至第ｎの側壁チャネル領域を覆うゲート電極を備えるレイヤー選択トランジスタと、
を具備する半導体装置。
【請求項３】
前記第ｉの側壁チャネル領域の前記第２の方向の幅は、前記第ｉのゲート電極の前記第２の方向の幅よりも狭い請求項１に記載の半導体装置。
【請求項４】
前記第ｉの側壁チャネル領域（ｉは１〜ｎのうちの１つ）の前記第２の方向の幅は、前記ゲート電極の前記第２の方向の幅よりも狭い請求項２に記載の半導体装置。
【請求項５】
前記第１乃至第ｎの側壁チャネル領域は、互いに接続される請求項１又は２に記載の半導体装置。
【請求項６】
前記第１乃至第ｎの側壁チャネル領域は、互いに分断される請求項１又は２に記載の半導体装置。
【請求項７】
前記第１乃至第ｎの側壁チャネル領域は、In、Ga、Zn、Sn、Cu、Agのグループから選択される元素を含む酸化物である請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１乃至第ｎの側壁チャネル領域は、誘電率が３．９以上の絶縁体である請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項９】
前記第１乃至第ｎの導電層は、B、In、P、Asのグループから選択される不純物がドープされた半導体層である請求項７又は８に記載の半導体装置。
【請求項１０】
前記導電層は、シリコン及びゲルマニウムの少なくとも一つを含む層であり、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、及び、Erのグループから選択される元素のシリサイド及びジャーマナイドの少なくとも一つを含む請求項９に記載の半導体装置。
【請求項１１】
前記第１乃至第ｎの側壁チャネル領域は、半導体である請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１乃至第ｎの導電層は、TaN、TaC、TiN、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、及び、Erのグループから選択される金属層を含む請求項１１に記載の半導体装置。
【請求項１３】
前記第２の方向の他端において前記第１乃至第ｎの導電層に接続される複数のメモリセルをさらに具備し、
前記複数のメモリセルの各々は、電荷蓄積層内の電荷量によりデータを保持する
請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第２の方向の他端において前記第１乃至第ｎの導電層に接続される複数のメモリセルをさらに具備し、
前記複数のメモリセルの各々は、抵抗変化素子の抵抗値によりデータを保持する
請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１５】
絶縁層と、
前記絶縁層の表面に垂直な第１の方向に配置され、前記絶縁層の表面に平行な第２の方向に延びる第１の導電層と、
前記第１の導電層の前記第２の方向の一端を覆い、かつ、前記第１の導電層とは異なる材料を備える側壁チャネル領域と、
前記側壁チャネル領域に接続される第２の導電層と、
前記第１及び第２の導電層の前記第１及び第２の方向に垂直な第３の方向と交差する側面に沿って前記第１の方向に延び、かつ、前記側壁チャネル領域を覆うゲート電極を備えるレイヤー選択トランジスタと、を具備し、
前記側壁チャネル領域の前記第２の方向の幅は、前記ゲート電極の前記第２の方向の幅よりも狭い、
半導体装置。
【請求項１６】
前記側壁チャネル領域は、In、Ga、Zn、Sn、Cu、Agのグループから選択される元素を含む酸化物であり、かつ、前記第１及び第２の導電層は、B、In、P、Asのグループから選択される不純物がドープされた半導体層である請求項１５に記載の半導体装置。
【請求項１７】
前記側壁チャネル領域は、誘電率が３．９以上の絶縁体であり、かつ、前記第１及び第２の導電層は、B、In、P、Asのグループから選択される不純物がドープされた半導体層である請求項１５に記載の半導体装置。
【請求項１８】
前記側壁チャネル領域は、半導体であり、かつ、前記第１及び第２の導電層は、TaN、TaC、TiN、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、及び、Erのグループから選択される金属層を含む請求項１５に記載の半導体装置。
【請求項１９】
請求項１に記載の半導体装置の製造方法において、
前記絶縁層上に前記第１乃至第ｎの導電層を形成する工程と、
前記第１乃至第ｎの導電層の前記第２の方向の一端をそれぞれ覆い、かつ、互いに接続される前記第１乃至第ｎの側壁チャネル領域を形成する工程と、
前記第１乃至第ｎの側壁チャネル領域を形成した後、前記共通導電層及び前記第１乃至第ｎのレイヤー選択トランジスタを形成する工程と、
を具備する半導体装置の製造方法。
【請求項２０】
請求項１に記載の半導体装置の製造方法において、
前記絶縁層上に前記第１乃至第ｎの導電層を形成する工程と、
前記第１乃至第ｎの導電層を覆うチャネル材料を形成する工程と、
前記チャネル材料をエッチングすることにより、前記第１乃至第ｎの導電層の前記第２の方向の一端をそれぞれ覆い、かつ、互いに分断される前記第１乃至第ｎの側壁チャネル領域をセルフアラインで形成する工程と、
前記第１乃至第ｎの側壁チャネル領域を形成した後、前記共通導電層及び前記第１乃至第ｎのレイヤー選択トランジスタを形成する工程と、
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フィン型の複数の半導体層（活性領域）を積み重ねた３次元構造の半導体装置が研究されている。
【０００３】
例えば、これら複数の半導体層（積層半導体層）の各々を、メモリセル（セルトランジスタ）のチャネルとして用いれば、VLB (Vertical gate ladder-Bit cost scalable memory)と呼ばれる垂直ゲート型３次元不揮発性メモリを構成できる。また、これら複数の積層半導体層の各々を、メモリセル（抵抗変化素子）に接続される導電線として用いれば、クロスポイント型の３次元不揮発性メモリを構成できる。
【０００４】
また、これら不揮発性メモリに代表される３次元構造の半導体装置を動作させるためには、これら複数の積層半導体層のうちの１つを選択的にアクセスするための機構が必要である。その機構の一つとして、これら複数の積層半導体層が延びる方向に複数のレイヤー選択トランジスタを一定ピッチで並べて配置する技術が知られている。複数のレイヤー選択トランジスタの各々は、複数の積層半導体層に跨る共通ゲート電極を持ち、かつ、複数の積層半導体層と共通ゲート電極とのオーバーラップ部分において、ノーマリーオンチャネル、又は、オン／オフ制御可能なチャネルを備える、という特徴を有する。
【０００５】
この技術においては、各レイヤー選択トランジスタのノーマリーオンチャネルは、複数の積層半導体層内に部分的に不純物領域を形成することにより実現される。しかし、この不純物領域中の不純物は、ウェハープロセスで発生する熱処理により不用意に拡散する。例えば、１つのレイヤー選択トランジスタのノーマリーオンチャネル中の不純物が、他のレイヤー選択トランジスタのオン／オフ制御可能なチャネルまで拡散すると、そのオン／オフ制御可能なチャネルがノーマリーオンチャネルになる、という問題が発生する。この問題は、デザインルールの縮小により、複数のレイヤー選択トランジスタのピッチが小さくなるほど深刻となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２００８／０２５９６８７号
【特許文献２】米国特許公開第２００９／０３０９１５２号
【特許文献３】米国特許公開第２０１２／０１３９０３０号
【非特許文献】
【０００７】
【非特許文献１】W. Kim et al., 2009 Symp. on VLSI p188
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、高性能化及び高集積化に有利な導電層の選択構造を提案する。
【課題を解決するための手段】
【０００９】
実施形態によれば、半導体装置は、絶縁層と、前記絶縁層の表面に垂直な第１の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第２の方向に延び、前記第２の方向の一端が階段形状を有し、互いに絶縁される第１乃至第ｎの導電層（ｎは２以上の自然数）と、前記第１乃至第ｎの導電層の前記第２の方向の一端をそれぞれ覆い、かつ、前記第１乃至第ｎの導電層とは異なる材料を備える第１乃至第ｎの側壁チャネル領域と、前記第１乃至第ｎの側壁チャネル領域に共通に接続される共通導電層と、前記第１乃至第ｎの側壁チャネル領域をそれぞれチャネルとする第１乃至第ｎのレイヤー選択トランジスタと、を備え、前記第ｉのレイヤー選択トランジスタ（ｉは１〜ｎのうちの１つ）は、前記第１乃至第ｎの導電層及び前記共通導電層の前記第１及び第２の方向に垂直な第３の方向と交差する側面に沿って前記第１の方向に延び、かつ、前記第ｉの側壁チャネル領域を覆う第ｉのゲート電極を備える。
【図面の簡単な説明】
【００１０】
【図１】第１の実施例に係わる半導体装置を示す斜視図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】レイヤー選択トランジスタの選択動作を示す断面図。
【図４】第２の実施例に係わる半導体装置を示す斜視図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】レイヤー選択トランジスタの選択動作を示す断面図。
【図７】図１の半導体装置の製造方法を示す斜視図。
【図８】図１の半導体装置の製造方法を示す斜視図。
【図９】図１の半導体装置の製造方法を示す斜視図。
【図１０】図１の半導体装置の製造方法を示す斜視図。
【図１１】図１の半導体装置の製造方法を示す斜視図。
【図１２】図１の半導体装置の製造方法を示す斜視図。
【図１３】図１の半導体装置の製造方法を示す斜視図。
【図１４】図１の半導体装置の製造方法を示す斜視図。
【図１５】第３の実施例に係わる半導体装置を示す斜視図。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】レイヤー選択トランジスタの選択動作を示す断面図。
【図１８】第４の実施例に係わる半導体装置を示す斜視図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】レイヤー選択トランジスタの選択動作を示す断面図。
【図２１】図１５の半導体装置の製造方法を示す斜視図。
【図２２】図１５の半導体装置の製造方法を示す斜視図。
【図２３】図１５の半導体装置の製造方法を示す斜視図。
【図２４】図１５の半導体装置の製造方法を示す斜視図。
【図２５】図１５の半導体装置の製造方法を示す斜視図。
【図２６】第１の適用例に係わる不揮発性半導体メモリを示す斜視図。
【図２７】第２の適用例に係わる不揮発性半導体メモリを示す斜視図。
【図２８】図２６及び図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。
【図２９】図２８のメモリセルＭＣを示す斜視図。
【図３０】第３の適用例に係わる不揮発性半導体メモリを示す斜視図。
【図３１】図３０のメモリのメモリセルアレイを示す斜視図。
【図３２】図３１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施形態を説明する。尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１２】
以下の実施形態では、高性能化及び高集積化に有利な導電層の選択構造を提案する。例えば、複数の導電層が積み重ねられた３次元構造において、これら複数の導電層のうちの１つ又は複数（全てを含む）を選択するレイヤー選択構造を考える。この構造の場合、複数の導電層が延びる方向（以下、延在方向）における複数の導電層の一端に、それぞれ、複数の導電層の側壁を覆う複数の側壁チャネル領域を設ける。
【００１３】
これら側壁チャネル領域は、オン／オフ制御可能なレイヤー選択トランジスタのチャネルである。このため、複数の導電層のうちの１つ又は複数（全てを含む）を選択する選択動作は、これら側壁チャネル領域のオン／オフを制御することにより行うことができる。
【００１４】
この場合、レイヤー選択トランジスタのチャネル長は、延在方向における側壁チャネル領域の形成幅により規定される。このため、例えば、延在方向における側壁チャネル領域の形成幅を延在方向におけるゲート電極の幅よりも狭くすることが可能となり、半導体装置の高性能化及び高集積化に貢献することができる。
【００１５】
また、複数の導電層が、不純物がドープされた半導体層（不純物領域）、例えば、B、In、P、Asのグループから選択される不純物がドープされたシリコンやゲルマニウムやシリコンゲルマニウム、或いは、そのシリサイドやジャーマナイドやこれらの両方を備えるときは、側壁チャネル領域は、不純物の活性化による電気抵抗の低下が起こらない材料を備える。この場合、複数の導電層から側壁チャネル領域へ不純物の拡散が発生しても、側壁チャネル領域の電気抵抗は変化しないため、半導体装置の高信頼性に貢献することができる。
【００１６】
このような材料としては、酸化物半導体、例えば、In、Ga、Zn、Sn、Cu、Agのグループから選択される元素を含む酸化物を用いるのが望ましい。また、誘電率が３．９以上の絶縁体（高誘電率絶縁体）も、不純物の活性化による電気抵抗の低下が起こらない材料として有効である。
【００１７】
また、複数の導電層が、金属層であるときは、側壁チャネル領域は、半導体、例えば、シリコンを備える。但し、この場合においても、側壁チャネル領域として、上述の不純物の活性化による電気抵抗の低下が起こらない材料を用いてもよい。
【００１８】
尚、上述のコンセプトは、１つの導電層の選択動作に応用することも可能である。この場合、１つの導電層の延在方向におけるその１つの導電層の一端に、その１つの導電層の側壁を覆う側壁チャネル領域を設け、かつ、その側壁チャネル領域をチャネルとするレイヤー選択トランジスタを設ければよい。
【００１９】
［第１の実施例］  
図１は、第１の実施例に係わる半導体装置を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【００２０】
基板１０は、例えば、シリコン基板である。絶縁層１１は、基板１０上に配置される。第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１１の表面に垂直な第１の方向に、絶縁層１１の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層１１の表面に平行な第２の方向に延びる。
【００２１】
本例では、絶縁層１１上に、第１、第２及び第３の導電層１２−１，１２−２，１２−３が積み重ねられるが、導電層の数は、これに限定されることはない。即ち、積み重ねる導電層の数が多いほど、より多くの導電層を少ない面積で選択可能になる。
【００２２】
また、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。絶縁層１４は、最上層としての第３の半導体層１２−３上に配置される。絶縁層１３，１４は、例えば、酸化シリコン層である。絶縁層１４は、酸化シリコン層以外に、窒化シリコン層や、酸化シリコン層と窒化シリコン層の積層などとすることも可能である。
【００２３】
但し、第１、第２及び第３の導電層１２−１，１２−２，１２−３間は、空洞（CAVITY）であってもよい。即ち、絶縁層１３は、空洞に置き換えることも可能である。
【００２４】
第１、第２及び第３の導電層１２−１，１２−２，１２−３及び絶縁層１３，１４は、フィン型積層構造Ｆｉｎを構成する。
【００２５】
第１、第２及び第３の導電層１２−１，１２−２，１２−３は、例えば、不純物を含む半導体層（例えば、シリコン層など）である。この場合、半導体層内の不純物の多くを、B、Inなどの３価元素とすれば、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、Ｐ型半導体層となる。また、半導体層内の不純物の多くを、P、Asなどの５価元素とすれば、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、Ｎ型半導体層となる。
【００２６】
第１、第２及び第３の導電層１２−１，１２−２，１２−３が、不純物を含むシリコン層であるとき、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、シリサイド層を含んでいてもよい。この場合、シリコンと化合する元素は、例えば、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Erなど、であるのが望ましい。
【００２７】
また、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、例えば、金属層であってもよい。この場合、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、TaN、TaC、TiN、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Erなど、であるのが望ましい。
【００２８】
第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端は、階段形状を有する。また、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端には、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３が配置される。
【００２９】
第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端をそれぞれ覆い、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３とは異なる材料を備える。
【００３０】
例えば、第１、第２及び第３の導電層１２−１，１２−２，１２−３が、不純物を含む半導体層であるときは、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、不純物の活性化による電気抵抗の低下が起こらない材料を備える。
【００３１】
このような材料としては、酸化物半導体、例えば、In、Ga、Zn、Sn、Cu、Agのグループから選択される元素を含む酸化物、具体的には、InGaZnO、InGaO、InSnO、InZnO、ZnSnO、InSnZnO、CuxO、AgOなど、を用いるのが望ましい。
【００３２】
また、誘電率が３．９以上の絶縁体も、不純物の活性化による電気抵抗の低下が起こらない材料として有効である。
【００３３】
このような材料としては、例えば、窒化シリコン(SiNx)、酸化ハフニウム(HfO2)、酸化アルミニウムAl2O3)、酸化ランタンアルミニウム(LaAlO3)、酸化ランタンアルミニウムシリコン(LaAlSiO)、又は、それらの元素の組成比を変化させた材料など、を用いるのが望ましい。
【００３４】
第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００３５】
また、例えば、第１、第２及び第３の導電層１２−１，１２−２，１２−３が、金属層であるときは、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、半導体、例えば、シリコンを備える。この半導体は、単結晶であるのが望ましいが、多結晶や、アモルファスであってもよい。
【００３６】
但し、この場合において、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、上述の不純物の活性化による電気抵抗の低下が起こらない材料を用いてもよい。
【００３７】
本例では、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、互いに接続され、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３の階段形状に沿って延びる。このように、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３が互いに接続されることにより１つのチャネル層（チャネル材料）１７が形成されていても、後述するように、実際にチャネルとして機能する部分は、レイヤー選択トランジスタのゲート電極に覆われた部分であるため、何ら問題ない。
【００３８】
フィン型積層構造Ｆｉｎの第２の方向の一端において、共通導電層２１は、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３に共通に接続される。共通導電層２１は、第１、第２及び第３の導電層１２−１，１２−２，１２−３と同じ材料を備えているのが望ましい。共通電極１８は、共通導電層２１に接続される。共通電極１８は、例えば、タングステン、アルミニウムなどの金属層を備える。
【００３９】
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、例えば、ＦＥＴ (Field Effect Transistor)である。レイヤー選択トランジスタの数は、積み重ねられる導電層の数に等しい。
【００４０】
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３をチャネルとし、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つ又は複数（全てを含む）を選択する。
【００４１】
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、第２の方向に、共通電極１８側から順番に一定ピッチＰで配置される第１、第２及び第３のゲート電極１６−１，１６−２，１６−３を有する。また、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３の直下には、第１、第２及び第３のゲート絶縁層１５−１，１５−２，１５−３が配置される。
【００４２】
第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、例えば、導電性ポリシリコン層、ニッケルシリサイド層などの金属シリサイド層、又は、これらの積層を備える。
【００４３】
第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、半導体装置の世代に応じて、適切な材料を選択することができる。例えば、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、タンタルナイトライド(TaN)、タンタルカーバイト(TaC)、チタンナイトライド(TiN)などの金属化合物でもよいし、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Hoのグループから選択される金属層、又は、そのシリサイドでもよい。
【００４４】
同様に、第１、第２及び第３のゲート絶縁層１５−１，１５−２，１５−３も、半導体装置の世代に応じて、適切な材料を選択することができる。例えば、第１、第２及び第３のゲート絶縁層１５−１，１５−２，１５−３は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンの組み合わせなど、を用いることができる。
【００４５】
また、第１、第２及び第３のゲート絶縁層１５−１，１５−２，１５−３は、酸化ハフニウム(HfO2)、酸化アルミニウム(Al2O3)、酸化ランタンアルミニウム(LaAlO3)、酸化ランタンアルミニウムシリコン(LaAlSiO)、又は、これらの元素の組成比を変化させた材料など、を用いることができる。
【００４６】
第１、第２及び第３のゲート絶縁層１５−１，１５−２，１５−３は、シリコンナノ粒子や、金属イオンなど、を含んでいてもよい。
【００４７】
第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、少なくとも、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある側面に沿って第１の方向に延びる。
【００４８】
本例では、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第３の方向にある２つの側面を覆う。即ち、第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有するフィン型ＦＥＴである。
【００４９】
また、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３を覆う。第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の第２の方向の幅は、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３の第２の方向の幅よりも狭い。この場合、第１、第２及び第３のレイヤー選択トランジスタＬＳＴのチャネル長Ｗが小さくなるため、低電圧によるオン／オフ動作が可能になり、半導体装置の高性能化に貢献できる。
【００５０】
表１は、図１及び図２の半導体装置の選択動作を示している。
【表１】
2015095516.tif 000003
【００５１】
図１及び図２の半導体装置によれば、第１のゲート電極１６−１を備える第１のレイヤー選択トランジスタＬＳＴは、最下層としての第１の導電層１２−１の選択／非選択を決定し、第２のゲート電極１６−２を備える第２のレイヤー選択トランジスタＬＳＴは、中間層としての第２の導電層１２−２の選択／非選択を決定し、第３のゲート電極１６−３を備える第３のレイヤー選択トランジスタＬＳＴは、最上層としての第３の導電層１２−３の選択／非選択を決定する。
【００５２】
従って、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３の電位を、表１に示す関係に設定することにより、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つ又は複数（全てを含む）を選択することができる。
【００５３】
例えば、図３は、最下層としての第１の導電層１２−１を選択する例を示している。
【００５４】
この場合、第１の側壁チャネル領域Ｌ１は、第１のゲート電極１６−１にオン電位（例えば、正電位）Vonを印加することにより、オンチャネルとなる。また、第２及び第３の側壁チャネル領域Ｌ２，Ｌ３は、第２及び第３のゲート電極１６−２，１６−３にオフ電位（例えば、接地電位）Voffを印加することにより、オフチャネルとなる。
【００５５】
従って、最下層としての第１の導電層１２−１が選択され、第１の導電層１２−１と共通電極１８との間に電流Ｉが流れる。
【００５６】
以上、説明したように、第１の実施例に係わる半導体装置によれば、高性能化及び高集積化に有利な導電層の選択構造を実現することができる。
【００５７】
即ち、従来の選択構造は、半導体層内に、ノーマリーオンチャネルとオン／オフ制御なチャネルを設けていたため、ウェハープロセスにおいて、ベーク処理、キュア処理、デンシファイ処理など、の高温熱処理が必要になったとき、ノーマリーオンチャネル内の不純物がオン／オフ制御可能なチャネルへ拡散する、という現象が発生していた。
【００５８】
実験データによれば、半導体層としてポリシリコン層を用い、ノーマリーオンチャネルをポリシリコン層内の砒素(As)の不純物領域とした条件のとき、１０００℃、１０秒の熱処理により、ノーマリーオンチャネル内の砒素は、その外部のポリシリコン層へ７０ｎｍ程度拡散することが知られている。
【００５９】
また、同一条件において、１０００℃、２０秒の熱処理を行うと、ノーマリーオンチャネル内の砒素は、その外部のポリシリコン層へ１６０ｎｍ程度拡散する。
【００６０】
従って、この不純物の拡散距離が制約条件となり、レイヤー選択トランジスタのサイズを小さくすることができない、という問題が発生していた。
【００６１】
これに対し、第１の実施例の半導体装置によれば、レイヤー選択トランジスタのオン／オフ制御可能なチャネル（側壁チャネル領域）が、酸化物半導体などの不純物の活性化による電気抵抗の低下が起こらない材料により構成されるため、複数の導電層が不純物を含む半導体層で構成されていても、複数の導電層の選択機能が失われることはない。
【００６２】
また、オン／オフ制御可能なチャネルは、複数の導電層の側壁上に形成されるため、オン／オフ制御可能なチャネルのチャネル長は、例えば、レイヤー選択トランジスタのゲート電極のゲート幅よりも小さくすることができる。即ち、レイヤー選択トランジスタのチャネル長を縮小することが可能となる。
【００６３】
この効果は、積み重ねられる複数の導電層の数が多くなり、かつ、直列接続されるレイヤー選択トランジスタの数が多くなるほど、顕著となる。
【００６４】
［第２の実施例］  
図４は、第２の実施例に係わる半導体装置を示している。図５は、図４のＶ−Ｖ線に沿う断面図である。
【００６５】
第２の実施例は、第１の実施例の変形例である。従って、第２の実施例では、説明を簡略化するため、第１の実施例と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。第２の実施例は、第１の実施例と比べると、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てを、レイヤー選択トランジスタＬＳＴにより同時に選択する点に特徴を有する。
【００６６】
この構造は、例えば、後述する適用例に示すように、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てに同一電位を印加する場合、例えば、第１、第２及び第３の導電層１２−１，１２−２，１２−３がメモリセルアレイの共通ソース又は共通ドレインに接続される場合に有効である。
【００６７】
フィン型積層構造Ｆｉｎは、基板１０上の絶縁層１１上に配置され、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３を備える。第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１１の表面に垂直な第１の方向に、絶縁層１１の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層１１の表面に平行な第２の方向に延びる。
【００６８】
また、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。絶縁層１４は、最上層としての第３の半導体層１２−３上に配置される。
【００６９】
第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端は、絶縁層１１の上面に垂直な垂直面を有する。また、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端には、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３が配置される。
【００７０】
第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端をそれぞれ覆い、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３とは異なる材料を備える。
【００７１】
尚、第１、第２及び第３の導電層１２−１，１２−２，１２−３の材料例、及び、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の材料例については、第１の実施例と同じであるため、ここでの説明を省略する。
【００７２】
本例では、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、互いに接続され、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３の一端の垂直面に沿って延びる。
【００７３】
フィン型積層構造Ｆｉｎの第２の方向の一端において、共通導電層２１は、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３に共通に接続される。共通導電層２１は、第１、第２及び第３の導電層１２−１，１２−２，１２−３と同じ材料を備えているのが望ましい。共通電極１８は、共通導電層２１に接続される。
【００７４】
レイヤー選択トランジスタＬＳＴは、例えば、ＦＥＴである。本例では、レイヤー選択トランジスタの数は、積み重ねられる導電層の数に係わらず、１つである。
【００７５】
レイヤー選択トランジスタＬＳＴは、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３をチャネルとし、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てを選択する。
【００７６】
レイヤー選択トランジスタＬＳＴは、ゲート絶縁層１５及びゲート電極１６を有する。ゲート電極１６は、少なくとも、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある側面に沿って第１の方向に延びる。
【００７７】
本例では、ゲート電極１６は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第３の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有するフィン型ＦＥＴである。
【００７８】
また、ゲート電極１６は、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３を覆う。第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の第２の方向の幅は、ゲート電極１６の第２の方向の幅よりも狭い。この場合、レイヤー選択トランジスタＬＳＴのチャネル長Ｗが小さくなるため、低電圧によるオン／オフ動作が可能になり、半導体装置の高性能化に貢献できる。
【００７９】
図４及び図５の半導体装置によれば、ゲート電極１６を備えるレイヤー選択トランジスタＬＳＴは、第１、第２及び第３の導電層１２−１，１２−２，１２−３の選択／非選択を決定する。
【００８０】
例えば、図６は、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てを選択する例を示している。
【００８１】
この場合、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、ゲート電極１６にオン電位（例えば、正電位）Vonを印加することにより、オンチャネルとなる。従って、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てが選択され、第１、第２及び第３の導電層１２−１，１２−２，１２−３と共通電極１８との間に電流Ｉが流れる。
【００８２】
以上、説明したように、第２の実施例に係わる半導体装置によれば、高性能化及び高集積化に有利な導電層の選択構造を実現することができる。
【００８３】
［製造方法］  
図７乃至図１４は、第１の実施例に係わる半導体装置の製造方法の例を示している。以下の説明では、以下の製造方法を第２の実施例に係わる半導体装置に適用するための変形例についても説明する。
【００８４】
まず、図７に示すように、基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型シリコン基板を用意する。この基板１０上に、絶縁層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の導電層１２−１，１２−２，１２−３としてのシリコン層とを、交互に形成する。
【００８５】
次に、図８に示すように、例えば、ＰＥＰ（Photo Engraving Process）とＲＩＥ（Reactive Ion Etching）を用いて、第１、第２及び第３の導電層１２−１，１２−２，１２−３及び絶縁層１３，１４の第２の方向の端部に、階段形状を形成する。
【００８６】
このステップにおいて、１つのマスクを用いて、第１、第２及び第３の導電層１２−１，１２−２，１２−３及び絶縁層１３，１４をエッチングすれば、それらの第２の方向の端部は、基板１０の上面に垂直な垂直面（第２の実施例）となる。
【００８７】
次に、図９に示すように、例えば、スパッタ法により、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の端部（側壁）、及び、絶縁層１０，１３，１４の第１の方向の表面（上面）を覆うチャネル材料１７を形成する。チャネル材料１７は、例えば、InGaZnOである。
【００８８】
次に、図１０に示すように、チャネル材料１７上に、共通導電層２１を形成する。共通導電層２１は、第１、第２及び第３の導電層１２−１，１２−２，１２−３と同じ材料、例えば、シリコン層であるのが望ましい。
【００８９】
この後、例えば、ＣＭＰ（Chemical Mechanical Polishing）、ドライエッチングなどの方法によりチャネル材料１７及び共通導電層２１を研磨すると、第１、第２及び第３の導電層１２−１，１２−２，１２−３、及び、絶縁層１３，１４の第２の方向の端部（階段形状の部分）に、側壁チャネル領域Ｌ１，Ｌ２，Ｌ３及び共通導電層２１が形成される。
【００９０】
本例では、第１、第２及び第３の導電層１２−１，１２−２，１２−３、及び、共通導電層２１は、シリコン層を想定するため、チャネル材料１７は、不純物の活性化による電気抵抗の低下が起こらない材料、例えば、InGaZnOを用いる。
【００９１】
但し、第１、第２及び第３の導電層１２−１，１２−２，１２−３、及び、共通導電層２１が、金属層を想定するときは、チャネル材料１７は、シリコン層などの半導体層を用いることができる。
【００９２】
次に、図１１に示すように、例えば、マスク層をマスクにして、ＲＩＥなどの異方性エッチングにより、絶縁層１１，１３，１４、第１、第２及び第３の導電層１２−１，１２−２，１２−３、チャネル材料１７、及び、共通導電層２１を、それぞれエッチングすると、フィン形状を有する積層構造（フィン型積層構造）Ｆｉｎが形成される。
【００９３】
この後、第１、第２及び第３の導電層１２−１，１２−２，１２−３を、例えば、不純物を含む導電性シリコン層にする。例えば、イオン注入により、フィン型積層構造Ｆｉｎの側面から、第１、第２及び第３の導電層１２−１，１２−２，１２−３としてのシリコン層へ、不純物を注入する。
【００９４】
このイオン注入では、第１、第２及び第３の導電層１２−１，１２−２，１２−３としてのシリコン層内に、不純物が注入し易くなるように、イオン注入の照射角度を、基板１０の上面に対して９０°（垂直）よりも小さくするのが望ましい。
【００９５】
このイオン注入では、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３内にも不純物が注入される。
【００９６】
また、このイオン注入後、金属層の堆積及び熱処理を行うと、第１、第２及び第３の導電層１２−１，１２−２，１２−３としてのシリコン層の一部又は全部は、金属層と反応し、金属シリサイド層に変化する。この後、未反応の金属層は、除去される。
【００９７】
次に、図１２に示すように、フィン型積層構造Ｆｉｎを覆うゲート絶縁層１５及びゲート電極１６を形成する。ゲート電極１６の上面は、例えば、ＣＭＰにより平坦化してもよい。この後、例えば、第１、第２及び第３の導電層１２−１，１２−２，１２−３としてのシリコン層内の不純物を活性化させる熱処理を行うことにより、第１、第２及び第３の導電層１２−１，１２−２，１２−３を低抵抗化させる。
【００９８】
この不純物の活性化において、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３内の不純物、若しくは、第１、第２及び第３の導電層１２−１，１２−２，１２−３から、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３へ拡散した不純物は、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３内で活性化されない。
【００９９】
このため、本例では、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の電気抵抗が変化することはない。
【０１００】
尚、不純物を活性化する熱処理は、ゲート絶縁層１５及びゲート電極１６を形成する前に行ってもよい。
【０１０１】
次に、図１３に示すように、例えば、ＰＥＰ及びＲＩＥにより、第１、第２及び第３のレイヤー選択トランジスタＬＳＴの第１、第２及び第３のゲート電極１６−１，１６−２，１６−３を形成する。尚、第２の実施例に示すように、フィン型積層構造Ｆｉｎの一端が垂直面であるときは、ゲート電極の数は、１つである。
【０１０２】
次に、図１４に示すように、共通導電層２１に接続される共通電極１８を形成する。
【０１０３】
以上のステップにより、第１の実施例に係わる半導体装置が完成する。
【０１０４】
［第３の実施例］  
図１５は、第３の実施例に係わる半導体装置を示している。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う断面図である。
【０１０５】
第３の実施例は、第１の実施例の変形例である。従って、第３の実施例では、説明を簡略化するため、第１の実施例と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。第３の実施例は、第１の実施例と比べると、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３が、互いに分断される点に特徴を有する。
【０１０６】
この構造では、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、第１、第２及び第３の導電層１２−１，１２−２，１２−３の側壁上のみに形成される。即ち、フィン型積層構造Ｆｉｎの階段形状の各段（各ステップ）上の第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の一部（実際にチャネルとして機能しない部分）が除去され、その部分に、低抵抗の共通導電層２１が形成される。
【０１０７】
従って、共通電極１８から第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３までの抵抗、即ち、共通導電層２１の配線抵抗が低くなるため、第１、第２及び第３のレイヤー選択トランジスタＬＳＴの高速動作を実現できる。
【０１０８】
フィン型積層構造Ｆｉｎは、基板１０上の絶縁層１１上に配置され、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３を備える。第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１１の表面に垂直な第１の方向に、絶縁層１１の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層１１の表面に平行な第２の方向に延びる。
【０１０９】
また、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。絶縁層１４は、最上層としての第３の半導体層１２−３上に配置される。
【０１１０】
第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端は、階段形状を有する。また、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端には、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３が配置される。
【０１１１】
第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端をそれぞれ覆い、かつ、互いに分断される。即ち、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、それぞれ、第１、第２及び第３の導電層１２−１，１２−２，１２−３の側壁上のみに存在する。
【０１１２】
第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、第１、第２及び第３の導電層１２−１，１２−２，１２−３とは異なる材料を備える。
【０１１３】
尚、第１、第２及び第３の導電層１２−１，１２−２，１２−３の材料例、及び、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の材料例については、第１の実施例と同じであるため、ここでの説明を省略する。
【０１１４】
フィン型積層構造Ｆｉｎの第２の方向の一端において、共通導電層２１は、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３に共通に接続される。共通導電層２１は、第１、第２及び第３の導電層１２−１，１２−２，１２−３と同じ材料を備えているのが望ましい。共通電極１８は、共通導電層２１に接続される。
【０１１５】
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、例えば、ＦＥＴである。本例では、レイヤー選択トランジスタの数は、積み重ねられる導電層の数に等しい。
【０１１６】
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３をチャネルとする。第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、それぞれ、第１、第２及び第３のゲート絶縁層１５−１，１５−２，１５−３及び第１、第２及び第３のゲート電極１６−１，１６−２，１６−３を有する。
【０１１７】
第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、少なくとも、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある側面に沿って第１の方向に延びる。
【０１１８】
本例では、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第３の方向にある２つの側面を覆う。即ち、第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有するフィン型ＦＥＴである。
【０１１９】
また、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３は、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３を覆う。第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の第２の方向の幅は、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３の第２の方向の幅よりも狭い。
【０１２０】
この場合、第１、第２及び第３のレイヤー選択トランジスタＬＳＴのチャネル長Ｗが小さくなるため、低電圧によるオン／オフ動作が可能になり、半導体装置の高性能化に貢献できる。
【０１２１】
図１５及び図１６の半導体装置によれば、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３を備える第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、第１、第２及び第３の導電層１２−１，１２−２，１２−３の選択／非選択を決定する。
【０１２２】
例えば、図１７は、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうち、最下層の第１の導電層１２−１を選択する例を示している。
【０１２３】
この場合、第１の側壁チャネル領域Ｌ１は、第１のゲート電極１６−１にオン電位（例えば、正電位）Vonを印加することにより、オンチャネルとなる。また、第２及び第３の側壁チャネル領域Ｌ２，Ｌ３は、第２及び第３のゲート電極１６−２，１６−３にオフ電位（例えば、接地電位）Voffを印加することにより、オフチャネルとなる。
【０１２４】
従って、第１の導電層１２−１が選択され、第１の導電層１２−１と共通電極１８との間に電流Ｉが流れる。
【０１２５】
以上、説明したように、第３の実施例に係わる半導体装置によれば、高性能化及び高集積化に有利な導電層の選択構造を実現することができる。
【０１２６】
［第４の実施例］  
図１８は、第４の実施例に係わる半導体装置を示している。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。
【０１２７】
第４の実施例は、第３の実施例の変形例である。従って、第４の実施例では、説明を簡略化するため、第３の実施例と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。第４の実施例は、第３の実施例と比べると、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てを、レイヤー選択トランジスタＬＳＴにより同時に選択する点に特徴を有する。
【０１２８】
この構造は、例えば、後述する適用例に示すように、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てに同一電位を印加する場合、例えば、第１、第２及び第３の導電層１２−１，１２−２，１２−３がメモリセルアレイの共通ソース又は共通ドレインに接続される場合に有効である。
【０１２９】
フィン型積層構造Ｆｉｎは、基板１０上の絶縁層１１上に配置され、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３を備える。第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１１の表面に垂直な第１の方向に、絶縁層１１の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層１１の表面に平行な第２の方向に延びる。
【０１３０】
また、第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。絶縁層１４は、最上層としての第３の半導体層１２−３上に配置される。
【０１３１】
第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端は、絶縁層１１の上面に垂直な垂直面を有する。また、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端には、それぞれ、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３が配置される。
【０１３２】
第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の一端をそれぞれ覆い、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３とは異なる材料を備える。
【０１３３】
尚、第１、第２及び第３の導電層１２−１，１２−２，１２−３の材料例、及び、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の材料例については、第１の実施例と同じであるため、ここでの説明を省略する。
【０１３４】
本例では、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、互いに接続され、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３の一端の垂直面に沿って延びる。但し、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、絶縁層１１上には存在しない。なお、Ｌ１，Ｌ２，Ｌ３は、絶縁層１４上に存在していても良いし、ＣＭＰにより除去して絶縁層１４上に存在しない構成としても良い。他の実施形態でも同様である。
【０１３５】
フィン型積層構造Ｆｉｎの第２の方向の一端において、共通導電層２１は、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３に共通に接続される。共通導電層２１は、第１、第２及び第３の導電層１２−１，１２−２，１２−３と同じ材料を備えているのが望ましい。共通電極１８は、共通導電層２１に接続される。
【０１３６】
レイヤー選択トランジスタＬＳＴは、例えば、ＦＥＴである。本例では、レイヤー選択トランジスタの数は、積み重ねられる導電層の数に係わらず、１つである。
【０１３７】
レイヤー選択トランジスタＬＳＴは、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３をチャネルとし、かつ、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てを選択する。
【０１３８】
レイヤー選択トランジスタＬＳＴは、ゲート絶縁層１５及びゲート電極１６を有する。ゲート電極１６は、少なくとも、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある側面に沿って第１の方向に延びる。
【０１３９】
本例では、ゲート電極１６は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第３の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有するフィン型ＦＥＴである。
【０１４０】
また、ゲート電極１６は、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３を覆う。第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３の第２の方向の幅は、ゲート電極１６の第２の方向の幅よりも狭い。この場合、レイヤー選択トランジスタＬＳＴのチャネル長Ｗが小さくなるため、低電圧によるオン／オフ動作が可能になり、半導体装置の高性能化に貢献できる。
【０１４１】
図１８及び図１９の半導体装置によれば、ゲート電極１６を備えるレイヤー選択トランジスタＬＳＴは、第１、第２及び第３の導電層１２−１，１２−２，１２−３の選択／非選択を決定する。
【０１４２】
例えば、図２０は、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てを選択する例を示している。
【０１４３】
この場合、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、ゲート電極１６にオン電位（例えば、正電位）Vonを印加することにより、オンチャネルとなる。従って、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てが選択され、第１、第２及び第３の導電層１２−１，１２−２，１２−３と共通電極１８との間に電流Ｉが流れる。
【０１４４】
以上、説明したように、第４の実施例に係わる半導体装置によれば、高性能化及び高集積化に有利な導電層の選択構造を実現することができる。
【０１４５】
［製造方法］  
図２１乃至図２５は、第３の実施例に係わる半導体装置の製造方法の例を示している。以下の説明では、図７乃至図１４の製造方法と重複する部分については、その説明を省略する。また、以下の説明では、以下の製造方法を第４の実施例に係わる半導体装置に適用するための変形例についても説明する。
【０１４６】
まず、図２１に示すように、基板１０上に、絶縁層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の導電層１２−１，１２−２，１２−３としてのシリコン層とを、交互に形成する。第１、第２及び第３の導電層１２−１，１２−２，１２−３及び絶縁層１３，１４の第２の方向の端部は、階段形状を有する。
【０１４７】
但し、第１、第２及び第３の導電層１２−１，１２−２，１２−３及び絶縁層１３，１４の第２の方向の端部は、基板１０の上面に垂直な垂直面（第４の実施例）としてもよい。
【０１４８】
また、例えば、スパッタ法により、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の端部（側壁）、及び、絶縁層１０，１３，１４の第１の方向の表面（上面）を覆うチャネル材料１７を形成する。チャネル材料１７は、例えば、InGaZnOである。
【０１４９】
次に、図２２に示すように、例えば、ＲＩＥなどの異方性エッチングにより、チャネル材料１７をエッチングすると、互いに分離された第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３が、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向の端部（側壁）上に形成される。
【０１５０】
次に、図２３に示すように、第１、第２及び第３の導電層１２−１，１２−２，１２−３、及び、絶縁層１３，１４の第２の方向の端部（階段形状の部分）に、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３を覆う共通導電層２１を形成する。共通導電層２１は、第１、第２及び第３の導電層１２−１，１２−２，１２−３と同じ材料、例えば、シリコン層であるのが望ましい。
【０１５１】
この後、例えば、ＣＭＰ、ドライエッチングなどの方法により共通導電層２１を研磨すると、共通導電層２１の上面が平坦化される。
【０１５２】
本例では、第１、第２及び第３の導電層１２−１，１２−２，１２−３、及び、共通導電層２１は、シリコン層を想定するため、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、不純物の活性化による電気抵抗の低下が起こらない材料、例えば、InGaZnOを用いる。
【０１５３】
但し、第１、第２及び第３の導電層１２−１，１２−２，１２−３、及び、共通導電層２１が、金属層を想定するときは、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３は、シリコン層などの半導体層を用いることができる。
【０１５４】
次に、図２４に示すように、例えば、マスク層をマスクにして、ＲＩＥなどの異方性エッチングにより、絶縁層１１，１３，１４、第１、第２及び第３の導電層１２−１，１２−２，１２−３、第１、第２及び第３の側壁チャネル領域Ｌ１，Ｌ２，Ｌ３、及び、共通導電層２１を、それぞれエッチングすると、フィン形状を有する積層構造（フィン型積層構造）Ｆｉｎが形成される。
【０１５５】
この後、図１１に示すステップと同様に、第１、第２及び第３の導電層１２−１，１２−２，１２−３を、例えば、不純物を含む導電性シリコン層にする。また、第１、第２及び第３の導電層１２−１，１２−２，１２−３としてのシリコン層の一部又は全部は、金属シリサイド層に変化させてもよい。
【０１５６】
次に、図２５に示すように、フィン型積層構造Ｆｉｎを覆う、第１、第２及び第３のゲート絶縁層１５−１，１５−２，１５−３、及び、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３を、それぞれ形成する。
【０１５７】
また、共通導電層２１に接続される共通電極１８を形成する。
【０１５８】
以上のステップにより、第３の実施例に係わる半導体装置が完成する。
【０１５９】
［適用例］  
第１乃至第４の実施例に係わる半導体装置の適用例を説明する。
【０１６０】
以下に説明する適用例は、第１乃至第ｎの導電層（ｎは２以上の自然数）に接続される複数のメモリセルを備える三次元不揮発性半導体メモリに関する。上述の技術により、第１乃至第ｎの導電層のうちの１つを選択することにより、大容量メモリを実現することができる。
【０１６１】
(1)   ＶＬＢ  
図２６及び図２７は、適用例としてのVLBを示している。図２８は、図２６及び図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図を示し、図２９は、図２８のメモリセルＭＣを示している。
【０１６２】
基板１０上の絶縁層１１上には、第１の方向に積み重ねられ、第３の方向に延びる第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃが配置される。本例では、メモリストリングの数は、３つであるが、これに限られない。即ち、第１の方向に積み重ねられるメモリストリングの数は、２つ以上であればよい。
【０１６３】
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃは、第１の方向に積み重ねられる第１、第２及び第３の導電層（半導体層）１２−１，１２−２，１２−３と、第３の方向に直列接続される複数のメモリセルＭＣとを備える。本例では、直列接続されるメモリセルＭＣの数は、６つであるが、これに限られない。即ち、第３の方向に直列接続されるメモリセルの数は、２つ以上であればよい。
【０１６４】
第１、第２及び第３の導電層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。また、最上層としての第３の導電層１２−３上には、絶縁層１４が配置される。
【０１６５】
各メモリセルＭＣは、例えば、図２９に示すように、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向にある側面上に配置される絶縁層（ゲート絶縁層２３−１、記録層２３−２及びブロック絶縁層２３−３）２３と、絶縁層２３の第１、第２及び第３の導電層１２−１，１２−２，１２−３側とは反対側に配置されるゲート電極（例えば、ワード線）ＷＬとを備える。
【０１６６】
ゲート電極ＷＬは、第１、第２及び第３の導電層１２−１，１２−２，１２−３の第２の方向にある側面に沿って第１の方向に延びる。また、ゲート電極ＷＬをその上面から見たとき、ゲート電極ＷＬは、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃを跨いで、第２の方向に延びる。
【０１６７】
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃの第３の方向の両端には、第２の方向に延びる梁２２ａ，２２ｂが接続される。
【０１６８】
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃが、第１、第２及び第３の導電層１２−１，１２−２，１２−３及び絶縁層１３，１４を備えるフィン型積層構造を有するとき、梁２２ａ，２２ｂも、第１、第２及び第３の導電層１２−１，１２−２，１２−３及び絶縁層１３，１４を備えるフィン型積層構造を有する。
【０１６９】
梁２２ａ，２２ｂは、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのチャネルに電圧又は電流を供給する導電パスとなる。
【０１７０】
また、梁２２ａ，２２ｂは、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃを固定し、これらの倒壊を防止する機能を有する。梁２２ａ，２２ｂの第３の方向の幅は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の幅よりも広いのが望ましい。
【０１７１】
梁２２ａ，２２ｂの第２の方向の一端には、第１乃至第４の実施例に係わる半導体装置、即ち、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つを選択する選択構造が設けられる。
【０１７２】
図２６の例では、梁２２ａ側（ドレイン側又はビット線側）と、梁２２ｂ側（ソース側又はソース線側）とで、この選択構造が同じである。
【０１７３】
例えば、梁２２ａ，２２ｂの第２の方向の一端には、共通導電層２１に接続される共通電極１８と、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つを選択する第１、第２及び第３のレイヤー選択トランジスタＬＳＴが設けられる。
【０１７４】
梁２２ａ側の共通電極１８は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのドレイン電極として機能し、梁２２ｂ側の共通電極１８は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのソース電極として機能する。
【０１７５】
図２７の例では、梁２２ａ側（ドレイン側又はビット線側）と、梁２２ｂ側（ソース側又はソース線側）とで、この選択機能が異なる。
【０１７６】
例えば、梁２２ａの第２の方向の一端には、共通導電層２１に接続される共通電極１８と、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つを選択する第１、第２及び第３のレイヤー選択トランジスタＬＳＴが設けられる。
【０１７７】
梁２２ａ側の共通電極１８は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのドレイン電極として機能する。
【０１７８】
また、梁２２ｂの第２の方向の一端には、共通導電層２１に接続される共通電極１８と、第１、第２及び第３の導電層１２−１，１２−２，１２−３の全てを選択するレイヤー選択トランジスタＬＳＴが設けられる。
【０１７９】
梁２２ｂ側の共通電極１８は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのソース電極として機能する。
【０１８０】
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃに対する読み出し／書き込み／消去動作において、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのソース側の電位は、同じである場合が多い。従って、図２７の例のように、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのソース側の選択構造は、第２及び第４の実施例に示す構造を採用してもよい。もちろん、ドレイン側を共通化することも可能である。
【０１８１】
尚、第１、第２及び第３のレイヤー選択トランジスタＬＳＴについては、第１乃至第４の実施例で詳細に説明したので、ここでの説明を省略する。
【０１８２】
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃと梁２２ａ，２２ｂとの間には、例えば、メモリセルアレイを構成する複数（本例では４つ）のフィン型積層構造（第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）のうちの１つを選択するためのアシストゲートトランジスタＡＧＴが設けられる。
【０１８３】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。このため、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同じ構造を有していてもよいし、異なる構造を有していてもよい。
【０１８４】
例えば、アシストゲートトランジスタＡＧＴがメモリセルＭＣと同じ構造を有するとき、アシストゲートトランジスタＡＧＴは、絶縁層（ゲート絶縁層、記録層及びブロック絶縁層）と、この絶縁層の第１、第２及び第３の導電層１２−１，１２−２，１２−３側とは反対側に配置されるゲート電極とを備える。
【０１８５】
また、アシストゲートトランジスタＡＧＴがメモリセルＭＣと異なる構造を有するとき、アシストゲートトランジスタＡＧＴは、例えばゲート絶縁層と、ゲート電極とを備えるＭＩＳ(Metal-Insulator-Semiconductor)型トランジスタである。
【０１８６】
アシストゲートトランジスタＡＧＴは、例えば、メモリセルアレイを構成する複数（本例では４つ）のフィン型積層構造の各々に独立に設けられる。
【０１８７】
上述のVLBの各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
【０１８８】
基板１０は、例えば、単結晶シリコン基板である。また、絶縁層１１，１３は、例えば、酸化シリコン層である。
【０１８９】
第１、第２及び第３の導電層１２−１，１２−２，１２−３及び共通導電層２１は、それぞれ、例えば、シリコン（Ｓｉ）層である。第１、第２及び第３の導電層１２−１，１２−２，１２−３及び共通導電層２１は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。
【０１９０】
フィン型積層構造を構成する最上層の絶縁層１４は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は、それらが積み重ねられた構造を有する。
【０１９１】
メモリセルＭＣを構成するゲート絶縁層２３−１は、例えば、酸化シリコン層である。ゲート絶縁層２３−１は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、ゲート絶縁層２３−１は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【０１９２】
記録層２３−２は、例えば、電荷蓄積層（Ｓｉ３Ｎ４など）、可変抵抗層（電圧、電流、熱、磁場などにより抵抗値が変化する材料層など）である。記録層２３−２が電荷蓄積層のとき、記録層２３−２は、絶縁層ではなく、導電層としてのフローティングゲート層であっても構わない。
【０１９３】
記録層２３−２が電荷蓄積層のとき、電荷蓄積層は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択される少なくとも１つであってもよい。
【０１９４】
また、電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【０１９５】
ブロック絶縁層２３−３は、例えば、書き込み／消去時のリーク電流を防止する機能を有する。
【０１９６】
ブロック絶縁層２３−３は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択される少なくとも１つであるのが望ましい。
【０１９７】
メモリセルＭＣを構成するゲート電極ＷＬは、例えば、珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層を備える。
【０１９８】
ゲート電極ＷＬは、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
【０１９９】
共通電極１８、及び、第１、第２及び第３のレイヤー選択トランジスタＬＳＴのゲート電極１６−１，１６−２，１６−３は、例えば、Ｗ、Ａｌ、Ｃｕなどの金属材料である。
【０２００】
(2)   クロスポイント型メモリセルアレイ  
図３０は、クロスポイント型メモリセルアレイを実現する不揮発性半導体メモリを示している。図３１は、図３０のメモリセルアレイを示している。図３２は、図３１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図を示している。
【０２０１】
２つのフィン型積層構造（第１乃至第ｎの導電層）を互いに交差させ、これら２つのフィン型積層構造間に２端子型のメモリセルＭＣを配置すれば、クロスポイント型メモリセルアレイを実現できる。
【０２０２】
この場合、メモリセルＭＣは、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに用いられるメモリセルをそのまま採用することが可能である。
【０２０３】
基板１０上の絶縁層１１上には、互いに交差するワード線ＷＬ／ビット線ＢＬとしての複数の導電線が設けられる。これら複数の導電線は、基板１０上の絶縁層１１上に積み重ねられる第１、第２及び第３の導電層１２−１，１２−２，１２−３を備える。
【０２０４】
本例では、絶縁層１１上に積み重ねられる導電線（導電層）の数は、３つであるが、これに限られない。即ち、これら導電線の数は、２つ以上であればよい。
【０２０５】
また、互いに交差するワード線ＷＬ／ビット線ＢＬ間には、２端子型のメモリセルＭＣが配置される。
【０２０６】
メモリセルＭＣは、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化素子、例えば、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などのメモリセルである。
【０２０７】
互いに交差するワード線ＷＬ／ビット線ＢＬの両端には、梁２２ａ，２２ｂ，２２ｃ，２２ｄがそれぞれ接続される。梁２２ａ，２２ｂ，２２ｃ，２２ｄは、ワード線ＷＬ／ビット線ＢＬとしての複数の導電線と同じ構造を有する。
【０２０８】
梁２２ａ，２２ｂ，２２ｃ，２２ｄは、ワード線ＷＬ／ビット線ＢＬを固定し、これらの倒壊を防止するために付加される。梁２２ａ，２２ｂ，２２ｃ，２２ｄの幅は、ワード線ＷＬ／ビット線ＢＬの幅よりも広いのが望ましい。
【０２０９】
梁２２ａ，２２ｂ，２２ｃ，２２ｄの一端には、第１乃至第４の実施例に係わる半導体装置、即ち、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つを選択する選択構造が設けられる。
【０２１０】
本例の場合、この選択構造は、第１又は第３の実施例に相当する。例えば、梁２２ａ，２２ｂ，２２ｃ，２２ｄの一端には、共通半導体層２１に接続される共通電極１８と、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つを選択する第１、第２及び第３のレイヤー選択トランジスタＬＳＴが設けられる。
【０２１１】
共通電極１８は、第１、第２及び第３の導電層１２−１，１２−２，１２−３を介して、複数のメモリセルＭＣに、電圧又は電流を供給するための電極として機能する。
【０２１２】
また、第１、第２及び第３のレイヤー選択トランジスタＬＳＴについては、第１乃至第４の実施例で詳細に説明したので、ここでの説明を省略する。
【０２１３】
ワード線ＷＬ／ビット線ＢＬと梁２２ａ，２２ｂ，２２ｃ，２２ｄとの間には、アシストゲートトランジスタＡＧＴが配置される。アシストゲートトランジスタＡＧＴは、例えば、ゲート絶縁層と、ゲート電極とを備えるＭＩＳ(Metal-Insulator-Semiconductor)型トランジスタである。但し、アシストゲートトランジスタＡＧＴは、これに限られることはなく、スイッチとして機能すればよい。
【０２１４】
アシストゲートトランジスタＡＧＴは、例えば、ワード線ＷＬ／ビット線ＢＬを構成する複数（本例では４つ）のフィン型積層構造の各々に独立に設けられる。
【０２１５】
本例では、第１、第２及び第３の導電層１２−１，１２−２，１２−３のうちの１つを選択する選択構造は、互いに交差するワード線ＷＬ／ビット線ＢＬの両方に設けられるが、互いに交差するワード線ＷＬ／ビット線ＢＬの一方のみに設けてもよい。この場合も、クロスポイント型メモリセルアレイを正常に動作させることができる。
【０２１６】
［むすび］
実施形態によれば、高性能化及び高集積化に有利な導電層の選択構造を実現できる。
【０２１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、本実施形態では、シリコン基板上に積層構造を形成しているが、例えば、プラスティック基板上に積層構造を形成することも可能である。
【０２１８】
これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１９】
１０：  基板、  １１，１３，１４：  絶縁層、  １２−１，１２−２，１２−３：  導電層、  １５−１，１５−２，１５−３：  ゲート絶縁層、  １６−１，１６−２，１６−３：  ゲート電極、  １７：  チャネル材料、  １８：  共通電極、  ２１：  共通導電層、  ＬＳＴ：  レイヤー選択トランジスタ、  ＡＧＴ：  アシストゲートトランジスタ、  Ｆｉｎ：  フィン型積層構造、  ＭＣ：  メモリセル、  ＷＬ：  ワード線、  ＢＬ：  ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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