(57)【要約】      （修正有）【課題】リニアＩＣとロジックＩＣとが混載された回路における誤作動を低減させる。【解決手段】リニアＩＣとロジックＩＣとを備える混載回路１０００への入力電圧を調整する電源電圧遮断回路１２００であって、入力電圧が所定の電圧（Ｖｚ）より小さい場合に、混載回路への入力電圧の伝達を阻止する電源電圧遮断回路とする。また、好ましくは、入力電圧が所定の電圧（Ｖｚ）より小さい場合に、混載回路への入力電圧の伝達を阻止するツェナーダイオードを混載回路の前段に備える。【選択図】図１
2015095979.tif 000002
【特許請求の範囲】
【請求項１】
リニアＩＣとロジックＩＣとを備える混載回路への入力電圧を調整する電源電圧遮断回路であって、
入力電圧が所定の電圧（Ｖｚ）より小さい場合に、前記混載回路への前記入力電圧の伝達を阻止する
ことを特徴とする電源電圧遮断回路。
【請求項２】
請求項１に記載の電源電圧遮断回路において、
前記入力電圧が前記所定の電圧（Ｖｚ）より小さい場合に、前記混載回路への前記入力電圧の伝達を阻止するツェナーダイオードを前記混載回路の前段に備える
ことを特徴とする電源電圧遮断回路。
【請求項３】
請求項２に記載の電源電圧遮断回路において、
前記ツェナーダイオードのカソードに第一抵抗を介してそのベースが接続されたＰＮＰトランジスタと、前記ＰＮＰトランジスタのコレクタに第二抵抗を介してそのベースが接続されたＮＰＮトランジスタと、前記ＰＮＰトランジスタのエミッタとベースとの間に接続される第三抵抗とを備え、
前記ＰＮＰトランジスタのエミッタと前記ＮＰＮトランジスタのコレクタとが接続される
ことを特徴とする電源電圧遮断回路。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の電源電圧遮断回路において、
前記入力電圧が前記所定の電圧（Ｖｚ）より小さい場合に、前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとは共に駆動されず、
前記入力電圧が前記所定の電圧（Ｖｚ）より小さい場合でなければ、前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとは共に駆動される
ことを特徴とする電源電圧遮断回路。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の電源電圧遮断回路において、
前記所定の電圧（Ｖｚ）は、ツェナー電圧である
ことを特徴とする電源電圧遮断回路。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の電源電圧遮断回路をその前段に備え、
前記リニアＩＣは、アナログ電源監視部を形成し、コンパレータであって、前記ロジ
前記入力電圧は、直流電圧である
ックＩＣの前段に配置され、
ことを特徴とするリニアＩＣとロジックＩＣとを備える混載回路。
【請求項７】
請求項６に記載のリニアＩＣとロジックＩＣとを備える混載回路において、
前記所定の電圧は、リニアＩＣが動作可能となる下限閾値電圧よりも低い
ことを特徴とするリニアＩＣとロジックＩＣとを備える混載回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リニアＩＣとロジックＩＣとを備える混載回路への供給電圧を調整する電源電圧遮断回路及びそれを備えた混載回路に関する。
【背景技術】
【０００２】
発光素子の駆動回路や受信信号の増幅器などのアナログＩＣとデジタル処理を行う論理回路ＩＣとを１チップ化し、さらに発光素子および受光素子と共に１パッケージ化することにより、ノイズが少なく小形化された光通信システムの送受信部を構成する光通信用デバイスを提供することを目的とする発明であって、信号を送信する発光素子と、該発光素子を駆動する駆動回路と、外部からの信号を受信する受光素子と、該受光素子により受信した信号を増幅する増幅回路と、駆動回路への信号を変調し、および前記増幅回路からの信号を復調する論理回路とからなり、駆動回路、増幅回路、および論理回路が１チップのＩＣで形成され、該ＩＣと前記発光素子および受光素子が１つのパッケージに組み込まれている光通信用デバイスとすることで、各回路を接続する配線が長く延びたり露出していないため、ノイズを拾うことがなく、高特性の送受信部が得られると共に、小形化することができることが下記特許文献１に記載されている。
【０００３】
特許文献１によれば、光通信システムの送受信部として必要な各回路を１チップ化し、発光素子および受光素子と共に１パッケージ化しているため、回路間の接続配線が露出せず、ノイズの影響を受けにくい性能の優れた光通信用デバイスが得られ、レンズ部が一体的に形成されているので、受発光素子の指向性が安定して得られ、規格を満足する光通信用デバイスを容易に得ることができ、さらに、すべての部品を１パッケージ化しているため、小形化することができ、たとえば従来の１／４〜１／５の大きさで、１２ｍｍ×５.５ｍｍ×４.５ｍｍ（厚さ）程度の大きさにすることができることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０９−２８４２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
リニアＩＣとロジックＩＣとが混載された回路では、電圧印加時等に誤作動が生じることが知られている。例えば、マイコン用リセット機能と基準電圧出力を搭載した図６に例示するブロック図のシステムオーガナイザＩＣでは、電源投入時の出力波形（ＶＯＵＴ）及び電源シャットオフ時の出力波形（ＶＯＵＴ）に図７に示すように誤作動による予期せぬ波形が観察される。
【０００６】
図６は、遅延時間が５０，１００ｍｓ（抵抗による調整が可能）であり、リセット検出電圧が２．７４５Ｖ±１％であり、高精度基準電圧が３．０５０Ｖ±０．８％であり、マニュアルリセット機能及びスリープモードを搭載された、リニアＩＣとロジックＩＣとの混載回路の一例を説明するブロック図である。
【０００７】
また、図７は、マイクロプロセッサの電源監視やリセット回路、ＡＤ−ＤＡ変換回路、パソコン及びその周辺機器、デジタルカメラやデジタルビデオカメラ、各種ＰＤＡ、その他の各種産業機器等に展開可能な図６に示すリニアＩＣとロジックＩＣとの混載回路の波形を説明するタイミングチャートである。
【０００８】
上述のリニアＩＣとロジックＩＣとの混載回路における誤作動は、まずリニアＩＣが本来の動作電圧範囲内となる前の電圧上昇段階等において誤反応して誤出力をし、その後段に接続されているロジックＩＣが、リニアＩＣの誤った反応出力を受けて誤った出力をするもの等と考えられる。
【０００９】
このような電圧投入段階初期等における誤作動は、ロジックＩＣの後段に接続されている各種電子機器に対して誤った電気信号を伝達するものであり、回路全体の正確な所望の動作の障害となり得るものであるので好ましいものではない。
【００１０】
本発明は、上述した問題点に鑑み為された発明であって、リニアＩＣとロジックＩＣとが混載された回路における誤作動を低減させることをその目的とする。
【課題を解決するための手段】
【００１１】
本発明の電源電圧遮断回路は、リニアＩＣとロジックＩＣとを備える混載回路への供給電圧を調整する電源電圧遮断回路であって、供給電圧が所定の電圧（Ｖｚ）より小さい場合に、混載回路への供給電圧の伝達を阻止することを特徴とする。
【００１２】
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、さらに好ましくは供給電圧が、直流電圧であることを特徴とする。
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、さらに好ましくは所定の電圧（Ｖｚ）が、リニアＩＣの動作可能範囲の下限電圧よりも大きくリニアＩＣの動作開始電圧よりも小さいことを特徴とする。
【発明の効果】
【００１３】
リニアＩＣとロジックＩＣとが混載された回路における誤作動を低減させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第一の実施形態にかかるリニアＩＣとロジックＩＣとを備える混載回路の構成概要を説明するブロック図である。
【図２】リニアＩＣとロジックＩＣとを備える混載回路の電源電圧遮断回路への入力電圧（Ｖｉｎ）と、ＩＣ部への供給電圧（Ｖｃｃ）との電圧立ち上がり時の相対的な関係概要を説明するチャート図であり、（ａ）が電源電圧遮断回路への入力電圧（Ｖｉｎ）を示し（ｂ）がＩＣ部への供給電圧（Ｖｃｃ）を示す図である。
【図３】リニアＩＣとロジックＩＣとを備える混載回路のＩＣ部への供給電圧（Ｖｃｃ）と、アナログ電源監視部のリニアＩＣの出力電圧（Ｖｏ（リニア））と、ロジックＩＣの出力電圧（Ｖｏ（ロジック））すなわちＩＣ部の出力電圧（Ｖｏ（ロジック））と、の相対的な関係概要を説明するチャート図であり、（ａ）がリニアＩＣとロジックＩＣとを備える混載回路のＩＣ部への供給電圧（Ｖｃｃ）を示し、（ｂ）がアナログ電源監視部のリニアＩＣの出力電圧（Ｖｏ（リニア））を示し、（ｃ）がロジックＩＣの出力電圧（Ｖｏ（ロジック））すなわちＩＣ部の出力電圧（Ｖｏ（ロジック））を示す図である。
【図４】本発明の第一の実施形態にかかるリニアＩＣとロジックＩＣとを備える混載回路と比較するための従来の混載回路の構成を説明するブロック図である。
【図５】リニアＩＣとロジックＩＣとを備える従来の混載回路のＩＣ部への入力電圧（Ｖin）と、アナログ電源監視部のリニアＩＣの出力電圧（Ｖｏ（リニア））と、ロジックＩＣの出力電圧（Ｖｏ（ロジック））すなわちＩＣ部の出力電圧（Ｖｏ（ロジック））と、の相対的な関係概要を説明するチャート図であり、（ａ）がリニアＩＣとロジックＩＣとを備える従来の混載回路のＩＣ部への入力電圧（Ｖin）を示し、（ｂ）がアナログ電源監視部のリニアＩＣの出力電圧（Ｖｏ（リニア））を示し、（ｃ）がロジックＩＣの出力電圧（Ｖｏ（ロジック））すなわちＩＣ部の出力電圧（Ｖｏ（ロジック））を示す図である。
【図６】遅延時間が５０，１００ｍｓ（抵抗による調整が可能）であり、リセット検出電圧が２．７４５Ｖ±１％であり、高精度基準電圧が３．０５０Ｖ±０．８％であり、マニュアルリセット機能及びスリープモードを搭載された、リニアＩＣとロジックＩＣとの混載回路の一例を説明するブロック図である。
【図７】マイクロプロセッサの電源監視やリセット回路、ＡＤ−ＤＡ変換回路、パソコン及びその周辺機器、デジタルカメラやデジタルビデオカメラ、各種ＰＤＡ、その他の各種産業機器等に展開可能な図６に示すリニアＩＣとロジックＩＣとの混載回路の波形を説明するタイミングチャートである。
【発明を実施するための形態】
【００１５】
本実施形態で説明するリニアＩＣとロジックＩＣとを備える混載回路は、その前段部において入力電圧が所定の値より小さい場合には入力電圧を遮断する電源電圧遮断回路を備える。
【００１６】
電源電圧遮断回路により、入力電圧が所定の電圧値以上の場合にのみ混載回路に入力電圧が伝達されることとなる。この場合に所定の電圧値は、ＩＣの閾値電圧よりも低い値かつ誤作動を起こす電圧以上の値とする。入力電圧を遮断するツェナーダイオード１２６０の電圧はＩＣの閾値電圧より低い値に設定することで、誤作動を防ぎＩＣを正常に動作させることが可能となる。
【００１７】
これにより、例えば電源投入時等においては、混載回路に入力電圧が伝達された後遅滞なく混載回路の動作が正常に開始され、また、電源シャットダウン時においては、混載回路の動作が正常に停止された後遅滞なく入力電圧が遮断される。
【００１８】
従って、電源投入時や電源シャットダウン時等において、混載回路の動作範囲の下限を下回る入力電圧が混載回路に入力される状態を低減することができ、混載回路の動作範囲の下限を下回る入力電圧が混載回路に入力される状態において生じるリニアＩＣ及び／またはロジックＩＣの誤作動を回避可能となる。
【００１９】
すなわち、従来、リニアＩＣ、ロジックＩＣが混載する回路において入力電圧が印加された際に駆動する電圧よりも低い値でリニアＩＣが誤作動を起こし、それにロジックＩＣが反応してしまい誤ったタイミングでオンオフを引き起こしてしまう。そのため入力電圧が印加された直後に誤作動を起こさない回路が必要となる。
【００２０】
例えば、図４の回路では図５のように入力電圧印加時に誤作動を起こしてしまう。誤作動をおこさないようにするため、本実施形態では図１のようにリニアＩＣ、ロジックＩＣの前にツェナーダイオード、ＰＮＰトランジスタ、ＮＰＮトランジスタを用いた電源電圧遮断回路を挿入する。
【００２１】
これにより入力電圧がツェナーダイオードのツェナー電圧以上の高い電圧となった場合にのみ、ＰＮＰ、ＮＰＮトランジスタが駆動する。つまり、図２、図３に示すように、ツェナーダイオードの降伏電圧（ツェナー電圧）より小さい電圧は、リニアＩＣ、ロジックＩＣに電圧が印加されないような回路となる。
【００２２】
また、ツェナーダイオードのツェナー電圧よりも低い入力電圧が印加された場合はＰＮＰトランジスタ、ＮＰＮトランジスタが駆動しないため、リニアＩＣとロジックＩＣに電圧が印加されない。
【００２３】
しかし、ツェナーダイオードのツェナー電圧と同等かそれよりも高い入力電圧が印加された場合には、ＰＮＰトランジスタのベース電流が流れるためＰＮＰトランジスタが駆動される。また、ＰＮＰトランジスタが駆動するとＮＰＮトランジスタのベース電流が流れるようになるため、リニアＩＣとロジックＩＣとに電圧が印加されるようになる。これにより低い入力電圧でのＩＣの誤作動が無くなるものとなる。そこで、図面を適宜参照しながら実施形態について順次以下に説明する。
【００２４】
（第一の実施形態）
図１は、本発明の第一の実施形態にかかるリニアＩＣとロジックＩＣとを備える混載回路１０００の構成概要を説明するブロック図である。図１に示すように、リニアＩＣとロジックＩＣとを備える混載回路１０００は、電源部１３００と、電源電圧遮断回路１２００とＩＣ部１１００とを順に備える。
【００２５】
電源部１３００は、二次電池やＤＣ−ＤＣコンバータ等の直流電圧源１３１０と、直流電圧源１３１０と並列に配置された平滑コンデンサ１３２０と、直流電圧源１３１０と直列に配置された電源抵抗１３３０とを備える。
【００２６】
また、ＩＣ部１１００は、入力電力を監視するアナログ電源監視部１１１０と、ロジックＩＣ部１１２０とを順に備える。アナログ電源監視部１１１０は、例えばコンパレータ等のリニアＩＣ１１１１と、三つのアナログ電源監視用抵抗１１１３，１１１４，１１１５と、アナログ電源監視用ツェナーダイオード１１１２とを備える。
【００２７】
入力電力を監視するアナログ電源監視部１１１０は、その入力電圧が、アナログ電源監視用ツェナーダイオード１１１２のツェナー電圧で定められる任意の電圧値より大きい場合にのみ、リニアＩＣ１１１１に電圧を供給してリニアＩＣ１１１１を駆動させることができる。
【００２８】
また、入力電圧が供給されて駆動されたリニアＩＣ１１１１からの出力電圧Ｖｏ（リニア）は、ロジックＩＣ１１２１へと入力され、この入力に基づいてロジックＩＣ１１２１が駆動するものとなる。
【００２９】
また、図１から明らかなように、アナログ電源監視用抵抗１１１４とアナログ電源監視用抵抗１１１５とは互いに直列接続されて、当該直列接続されたものが入力に対して並列に配置される。同様に、アナログ電源監視用抵抗１１１３とアナログ電源監視用ツェナーダイオード１１１２のカソードとが直列接続されて、当該直列接続されたものが入力に対して並列に配置される。
【００３０】
また、アナログ電源監視用抵抗１１１４とアナログ電源監視用抵抗１１１５との接続ノードと、アナログ電源監視用抵抗１１１３とアナログ電源監視用ツェナーダイオード１１１２のカソードとの接続ノードと、が、共にリニアＩＣ１１１１に入力される。
【００３１】
また、図１に示すように、電源電圧遮断回路１２００は、グランドにそのアノードが接続されたツェナーダイオード１２６０と、ツェナーダイオード１２６０のカソードに一端が接続された第一抵抗１２５０と、第一抵抗１２５０の他端にベースが接続されたＰＮＰトランジスタ１２１０とを備える。
【００３２】
また、図１に示すように、ＰＮＰトランジスタ１２１０のコレクタには第二抵抗１２３０を介してＮＰＮトランジスタ１２２０のベースが接続され、ＮＰＮトランジスタ１２２０のコレクタとＰＮＰトランジスタ１２１０のエミッタとが接続されるものとする。また、図１に示すように、ＰＮＰトランジスタ１２１０のエミッタ−ベース間には、第三抵抗１２４０が接続されている。
【００３３】
また、図１において、電源電圧遮断回路１２００のグランドすなわちツェナーダイオード１２６０のアノードとＰＮＰトランジスタ１２１０のエミッタとの間に、電源部１３００からの入力電圧（Ｖｉｎ）が入力される。
【００３４】
また、電源電圧遮断回路１２００は、入力電圧（Ｖｉｎ）がツェナーダイオード１２６０のツェナー電圧よりも小さい場合には、ＰＮＰトランジスタ１２１０とＮＰＮトランジスタ１２２０とが共にオフとされて駆動されないので、当該ツェナーダイオード１２６０のツェナー電圧よりも小さい入力電圧（Ｖｉｎ）がＩＣ部１１００に出力されることはない。
【００３５】
一方、入力電圧（Ｖｉｎ）がツェナーダイオード１２６０のツェナー電圧（Ｖｚ）よりも小さい場合でなければ、ＰＮＰトランジスタ１２１０とＮＰＮトランジスタ１２２０とが共にオンとされて駆動されるので、電源電圧遮断回路１２００は、当該ツェナーダイオード１２６０のツェナー電圧よりも小さくない入力電圧（Ｖｉｎ）をＩＣ部１１００に出力する。
【００３６】
これにより、ＩＣ部１１００のリニアＩＣ１１１１やロジックＩＣ１１２１には、ツェナーダイオード１２６０のツェナー電圧よりも小さくない入力電圧（Ｖｉｎ）のみが印加されることとなるので、電源投入時や電源シャットダウン時等に生じるＩＣ部１１００の動作可能下限を下回る電圧が、ＩＣ部１１００に印加される懸念を低減することができる。
【００３７】
図２は、リニアＩＣとロジックＩＣとを備える混載回路１０００の電源電圧遮断回路１２００への入力電圧（Ｖｉｎ）と、ＩＣ部１１００への供給電圧（Ｖｃｃ）と、の電圧立ち上がり時の相対的な関係概要を説明するチャート図であり、（ａ）が電源電圧遮断回路１２００への入力電圧（Ｖｉｎ）を示し（ｂ）がＩＣ部１１００への供給電圧（Ｖｃｃ）を示す図である。
【００３８】
図２から理解できるように、電源部１３００の不図示の電源スイッチ等が投入されて電源オンとなると、電源電圧遮断回路１２００への入力電圧（Ｖｉｎ）が零から次第に増加し始める。しかし、ＩＣ部１１００への供給電圧（Ｖｃｃ）は、電源電圧遮断回路１２００への入力電圧（Ｖｉｎ）が零から次第に増加し始めた後も、しばらくの間は零のままである。
【００３９】
そして、時刻（Ｔａ）において、電源電圧遮断回路１２００への入力電圧（Ｖｉｎ）が、ツェナーダイオード１２６０のツェナー電圧（Ｖｚ）になると、当該ツェナー電圧（Ｖｚ）がＩＣ部１１００への供給電圧（Ｖｃｃ）として印加されて、その後、電源電圧遮断回路１２００への入力電圧（Ｖｉｎ）の上昇に対応してＩＣ部１１００への供給電圧（Ｖｃｃ）も電源電圧（Ｖ）にまで上昇する。
【００４０】
また、図３は、リニアＩＣとロジックＩＣとを備える混載回路１０００のＩＣ部１１００への供給電圧（Ｖｃｃ）と、アナログ電源監視部１１１０のリニアＩＣ１１１１の出力電圧（Ｖｏ（リニア））と、ロジックＩＣ１１２１の出力電圧（Ｖｏ（ロジック））すなわちＩＣ部１１００の出力電圧（Ｖｏ（ロジック））と、の相対的な関係概要を説明するチャート図であり、（ａ）がリニアＩＣとロジックＩＣとを備える混載回路１０００のＩＣ部１１００への供給電圧（Ｖｃｃ）を示し、（ｂ）がアナログ電源監視部１１１０のリニアＩＣ１１１１の出力電圧（Ｖｏ（リニア））を示し、（ｃ）がロジックＩＣ１１２１の出力電圧（Ｖｏ（ロジック））すなわちＩＣ部１１００の出力電圧（Ｖｏ（ロジック））を示す図である。
【００４１】
図３に示すように、ＩＣ部１１００への供給電圧（Ｖｃｃ）が時刻（Ｔａ）においてツェナーダイオード１２６０のツェナー電圧（Ｖｚ）へと上昇するが、アナログ電源監視用ツェナーダイオード１１１２のツェナー電圧で定められる所定の閾値電圧値（Ｖｔｈ）となるまでの間（Ｔａ−Ｔｂ間）は、ＩＣ部１１００は駆動されない。
【００４２】
このため、アナログ電源監視用ツェナーダイオード１１１２のツェナー電圧で定められる所定の閾値電圧値（Ｖｔｈ）となるまでの間（Ｔａ−Ｔｂ間）は、アナログ電源監視部１１１０のリニアＩＣ１１１１の出力電圧（Ｖｏ（リニア））と、ロジックＩＣ１１２１の出力電圧（Ｖｏ（ロジック））すなわちＩＣ部１１００の出力電圧（Ｖｏ（ロジック））と、は共に、零のままである。
【００４３】
また、図３に示すように、時刻（Ｔｂ）において、ＩＣ部１１００への供給電圧（Ｖｃｃ）が、アナログ電源監視用ツェナーダイオード１１１２のツェナー電圧等で定められる所定の閾値電圧値（Ｖｔｈ）以上となると、リニアＩＣ１１１１に電圧印加されてその駆動が開始され、アナログ電源監視部１１１０のリニアＩＣ１１１１の出力電圧（Ｖｏ（リニア））と、ロジックＩＣ１１２１の出力電圧（Ｖｏ（ロジック））すなわちＩＣ部１１００の出力電圧（Ｖｏ（ロジック））とが出力される。
【００４４】
すなわち、本発明においては、アナログ電源監視部１１１０のアナログ電源監視用ツェナーダイオード１１１２と、その前段部に備えられた電源電圧遮断回路１２００のツェナーダイオード１２６０と、の二つのツェナーダイオードにより、二段階構成でリニアＩＣ１１１１への電圧入力を制限する回路構成を採用する。
【００４５】
換言すれば、電源電圧遮断回路１２００のツェナーダイオード１２６０は、アナログ電源監視部１１１０への印加電圧を決定するものであり、アナログ電源監視部１１１０のアナログ電源監視用ツェナーダイオード１１１２等はＩＣ部１１００の作動下限電圧を決定するものである。
【００４６】
このため、図３に説明するように、アナログ電源監視部１１１０への印加電圧を決定する電源電圧遮断回路１２００のツェナーダイオード１２６０のツェナー電圧（Ｖｚ）は、ＩＣ部１１００の作動電圧を決定するアナログ電源監視部１１１０のアナログ電源監視用ツェナーダイオード１１１２等で定められる所定の閾値電圧値（Ｖｔｈ）よりも、小さい電圧値とすることが好ましい。
【００４７】
図４は、本発明の第一の実施形態にかかるリニアＩＣとロジックＩＣとを備える混載回路１０００と比較するための従来の混載回路４０００の構成を説明するブロック図である。図４に示すように、リニアＩＣとロジックＩＣとを備える混載回路４０００は、電源部４３００とＩＣ部４１００とを順に備える。
【００４８】
電源部４３００は、二次電池やＤＣ−ＤＣコンバータ等の直流電圧源４３１０と、直流電圧源４３１０と並列に配置された平滑コンデンサ４３２０と、直流電圧源４３１０と直列に配置された電源抵抗４３３０とを備える。
【００４９】
また、ＩＣ部４１００は、入力電力を監視するアナログ電源監視部４１１０と、ロジックＩＣ部４１２０とを順に備える。アナログ電源監視部４１１０は、例えばコンパレータ等のリニアＩＣ４１１１と、三つのアナログ電源監視用抵抗４１１３，４１１４，４１１５と、アナログ電源監視用ツェナーダイオード４１１２とを備える。
【００５０】
入力電力を監視するアナログ電源監視部４１１０は、その入力電圧が、アナログ電源監視用ツェナーダイオード４１１２のツェナー電圧で定められる任意の電圧値より大きい場合にのみ、リニアＩＣ４１１１に電圧を供給してリニアＩＣ４１１１を駆動させることができる。
【００５１】
また、入力電圧が供給されて駆動されたリニアＩＣ４１１１からの出力電圧Ｖｏ（リニア）は、ロジックＩＣ４１２１へと入力され、この入力に基づいてロジックＩＣ４１２１が駆動するものとなる。
【００５２】
また、図４から明らかなように、アナログ電源監視用抵抗４１１４とアナログ電源監視用抵抗４１１５とは互いに直列接続されて、当該直列接続されたものが入力に対して並列に配置される。同様に、アナログ電源監視用抵抗４１１３とアナログ電源監視用ツェナーダイオード４１１２のカソードとが直列接続されて、当該直列接続されたものが入力に対して並列に配置される。
【００５３】
また、アナログ電源監視用抵抗４１１４とアナログ電源監視用抵抗４１１５との接続ノードと、アナログ電源監視用抵抗４１１３とアナログ電源監視用ツェナーダイオード４１１２のカソードとの接続ノードと、が、共にリニアＩＣ４１１１に入力される。
【００５４】
図５は、リニアＩＣとロジックＩＣとを備える従来の混載回路４０００のＩＣ部４１００への入力電圧（Ｖin）と、アナログ電源監視部４１１０のリニアＩＣ４１１１の出力電圧（Ｖｏ（リニア））と、ロジックＩＣ４１２１の出力電圧（Ｖｏ（ロジック））すなわちＩＣ部４１００の出力電圧（Ｖｏ（ロジック））と、の相対的な関係概要を説明するチャート図であり、（ａ）がリニアＩＣとロジックＩＣとを備える従来の混載回路４０００のＩＣ部４１００への入力電圧（Ｖin）を示し、（ｂ）がアナログ電源監視部４１１０のリニアＩＣ４１１１の出力電圧（Ｖｏ（リニア））を示し、（ｃ）がロジックＩＣ４１２１の出力電圧（Ｖｏ（ロジック））すなわちＩＣ部４１００の出力電圧（Ｖｏ（ロジック））を示す図である。
【００５５】
図５から理解できるように、ＩＣ部４１００への入力電圧（Ｖin）は、ＩＣ部４１００の正常動作範囲の電圧（アナログ電源監視用ツェナーダイオード４１１２で決定される）よりも相当に小さな電圧となる、電圧立ち上がり初期段階から、ＩＣ部４１００へ電圧を供給する。
【００５６】
このため、アナログ電源監視用ツェナーダイオード４１１２で決定されるＩＣ部４１００が正常に動作可能な下限電圧よりも小さな電圧印加時に、アナログ電源監視部４１１０のリニアＩＣ４１１１の出力電圧（Ｖｏ（リニア））に誤作動による電圧波形が顕在化し、これに対応して、ロジックＩＣ４１２１の出力電圧（Ｖｏ（ロジック））すなわちＩＣ部４１００の出力電圧（Ｖｏ（ロジック））においても誤作動による電圧波形が顕在化されるものとなる。
【００５７】
このような、誤作動は、電圧の上昇時及び下降時のいずれにおいても生じることが知られており、電源投入時や電源シャットダウン時に、回路の予期せぬ誤作動が生じる懸念を増大させるものとなっている。
【００５８】
また、ＩＣ部４１００は、図５において「リニアＩＣ動作範囲」として示す正常作動可能範囲内の電圧が入力されれば、本来正常に作動するものであるが、正常作動可能範囲の下限を下回る小さな電圧が入力された場合に、誤作動を生じることがある。
【００５９】
従って、本実施形態の混載回路１０００においては、電源電圧遮断回路１２００が、ＩＣ部１１００の正常作動可能範囲の下限電圧よりも小さな入力電圧値であるか否かを判断し、それ以上の電圧値である場合にのみ、ＩＣ部１１００に電圧を入力するものである。
【００６０】
例えば、リニアＩＣの動作範囲が０Ｖ〜６．５Ｖであり、アナログ電源基準ツェナー電圧が３Ｖであり、閾値電圧値（Ｖｔｈ）が２．７２Ｖ〜２．７８Ｖであり、ツェナー電圧（Ｖｚ）が２．４Ｖであるとすれば、ツェナーダイオード１２６０、トランジスタ１２２０，１２３０を初めとする制限回路が仮に無い場合には、リニアＩＣは入力電圧が印加されたタイミングで誤作動を生じる。しかし、本実施形態の回路を組み込むことにより、ツェナー電圧以下の電圧がＩＣに印加されなくなり誤作動を防止することができる。ここで、リニアＩＣの動作範囲の最低値＜＝ツェナー電圧（１２６０）＜＝ＩＣ閾値電圧とする。
【００６１】
本発明の電源電圧遮断回路は、リニアＩＣとロジックＩＣとを備える混載回路への入力電圧を調整する電源電圧遮断回路であって、入力電圧が所定の電圧（Ｖｚ）より小さい場合に、混載回路への入力電圧の伝達を阻止することを特徴とする。
【００６２】
また、本発明の電源電圧遮断回路は、好ましくは入力電圧が所定の電圧（Ｖｚ）より小さい場合に、混載回路への入力電圧の伝達を阻止するツェナーダイオードを混載回路の前段に備えることを特徴とする。
【００６３】
また、本発明の電源電圧遮断回路は、さらに好ましくはツェナーダイオードのカソードに第一抵抗を介してそのベースが接続されたＰＮＰトランジスタと、ＰＮＰトランジスタのコレクタに第二抵抗を介してそのベースが接続されたＮＰＮトランジスタとを備えることを特徴とする。
【００６４】
また、本発明の電源電圧遮断回路は、さらに好ましくはＰＮＰトランジスタのエミッタとＮＰＮトランジスタのコレクタとが接続されることを特徴とする。
【００６５】
また、本発明の電源電圧遮断回路は、さらに好ましくはＰＮＰトランジスタのエミッタとベースとの間に接続される第三抵抗を備えることを特徴とする。
【００６６】
また、本発明の電源電圧遮断回路は、さらに好ましくは入力電圧が所定の電圧（Ｖｚ）より小さい場合に、ＰＮＰトランジスタとＮＰＮトランジスタとは共に駆動されず、入力電圧が所定の電圧（Ｖｚ）より小さい場合でなければ、ＰＮＰトランジスタとＮＰＮトランジスタとは共に駆動されることを特徴とする。
【００６７】
また、本発明の電源電圧遮断回路は、さらに好ましくは所定の電圧（Ｖｚ）が、ツェナー電圧であることを特徴とする。
【００６８】
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、上述のいずれか一項に記載の電源電圧遮断回路をその前段に備えることを特徴とする。
【００６９】
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、好ましくはリニアＩＣが、アナログ電源監視部を形成することを特徴とする。
【００７０】
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、さらに好ましくはリニアＩＣが、コンパレータであることを特徴とする。
【００７１】
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、さらに好ましくはリニアＩＣが、ロジックＩＣの前段に配置されることを特徴とする。
【００７２】
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、さらに好ましくは入力電圧が、直流電圧であることを特徴とする。
また、本発明のリニアＩＣとロジックＩＣとを備える混載回路は、さらに好ましくは所定の電圧（Ｖｚ）が、リニアＩＣの動作可能範囲の下限電圧よりも大きくリニアＩＣの動作開始電圧よりも小さいことを特徴とする。
【００７３】
上述の実施形態で例示したリニアＩＣとロジックＩＣとを備える混載回路１０００等は、実施形態での説明に限定されるものではなく、実施形態で説明する技術思想の範囲内かつ自明な範囲内で、適宜その構成や動作及び動作方法等を変更することができる。また、説明の便宜上実施形態においては個別に説明しているが、実施形態の構成を適宜組み合わせて適用し、またその動作も適宜組み合わせてアレンジしてもよい。
【産業上の利用可能性】
【００７４】
本発明のリニアＩＣとロジックＩＣとを備える混載回路等は、各種の電源システム及び、マイクロプロセッサの電源監視やリセット回路、ＡＤ−ＤＡ変換回路、パソコン及びその周辺機器、デジタルカメラやデジタルビデオカメラ、各種ＰＤＡ、その他の各種産業機器等の構成として幅広く適用できる。
【符号の説明】
【００７５】
１０００・・リニアＩＣとロジックＩＣとを備える混載回路、１１００・・ＩＣ部、１２００・・電源電圧遮断回路、１３００・・電源部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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