(57)【要約】【課題】ゲートショートの発生を抑制することが可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、積層構造のうち、第１領域に形成された部分を残し、第１領域以外の第２領域に形成された部分を除去する工程と、高誘電率ゲート絶縁膜を形成する工程と、高誘電率ゲート絶縁膜上に、第１の金属材料を用いた第１のメタルゲート電極層を形成する工程と、第１のメタルゲート電極層のうち、第２領域内の第１電極形成領域以外の部分を除去して高誘電率ゲート絶縁膜を露出させる工程と、第１の金属材料と異なる仕事関数を有する第２の金属材料を用いた第２のメタルゲート電極層を形成する工程と、第２のメタルゲート電極層のうち、第２領域内の領域であって第１電極形成領域と異なる領域である第２電極形成領域以外の部分を除去する工程と、積層構造の端部をエッチングする工程と、を含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
基板上に形成された層間絶縁膜および前記層間絶縁膜上のマスク膜を含む積層構造のうち、前記基板上においてメモリセルトランジスタが形成される領域を含む第１領域に形成された部分を残し、前記第１領域以外の第２領域に形成された部分を除去する工程と、
前記積層構造を覆う高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上に、第１の金属材料を用いた第１のメタルゲート電極層を形成する工程と、
前記第１のメタルゲート電極層のうち、前記第２領域内の第１電極形成領域以外の部分を除去して前記高誘電率ゲート絶縁膜を露出させる工程と、
前記第１のメタルゲート電極層および前記露出された高誘電率ゲート絶縁膜上に、前記第１の金属材料と異なる仕事関数を有する第２の金属材料を用いた第２のメタルゲート電極層を形成する工程と、
前記第２のメタルゲート電極層のうち、前記第２領域内の領域であって前記第１電極形成領域と異なる領域である第２電極形成領域以外の部分を除去する工程と、
前記積層構造の端部をエッチングする工程と、を含む半導体装置の製造方法。
【請求項２】
前記メモリセルトランジスタのビットコンタクトホールを形成する工程をさらに含み、
前記積層構造の端部をエッチングする工程は、前記ビットコンタクトホールを形成する工程と同時に行われる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層構造のうち、前記第１領域以外に形成された部分を除去する工程は、ウェットエッチングにより行われる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記積層構造の端部をエッチングする工程は、ドライエッチングにより行われる、請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においては、一般的に、ゲート絶縁膜としてＳｉＯ２（二酸化ケイ素）で形成されたシリコン酸化膜が使用され、ゲート電極としてポリシリコン膜が使用されていた。
【０００３】
また、ＭＩＳＦＥＴの微細化に伴って、近年、ゲート絶縁膜の薄膜化が進んでいる。ゲート絶縁膜を薄膜化した場合、トランジスタのゲートリーク電流が問題となる。これに対して、特許文献１〜３には、トランジスタのゲートリーク電流を抑制するために、ＳｉＯ２よりも誘電率の高い高誘電材料で形成された高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ絶縁膜）と、金属材料で形成されたメタルゲート電極とを有するＭＩＳＦＥＴが開示されている。
【０００４】
しかしながら、高誘電率ゲート絶縁膜とメタルゲート電極とを有するＭＩＳＦＥＴでは、ゲート電極としてポリシリコン膜を使用したＭＩＳＦＥＴと比べて、閾値電圧の絶対値が大きくなるため、ＭＩＳＦＥＴの動作速度が低下してしまう。このため、特許文献１〜３に記載の技術では、ＮチャネルトランジスタとＰチャネルトランジスタとでそれぞれ異なる金属をゲート電極材料として用いることで、ゲート電極の仕事関数を調整して閾値電圧の絶対値を低くし、ＭＩＳＦＥＴの動作速度を向上させている。この技術では、Ｎチャネルトランジスタのゲート電極とＰチャネルトランジスタのゲート電極とが異なる構造となる。このような構造は、ＤＴＳＤ（Ｄｕａｌ  Ｔｈｉｃｋｎｅｓｓ  Ｓｉｎｇｌｅ  Ｄｉｅｌｅｃｔｒｉｃ）構造と呼ばれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２４５９４号公報
【特許文献２】特開２００７−３２９２３７号公報
【特許文献３】特開２０１３−０６９８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体装置の周辺トランジスタとして、特許文献１〜３に記載されたＭＩＳＦＥＴを用いる場合、メモリセルトランジスタを形成するときに、高誘電率ゲート絶縁膜に熱が加わるのを防止するために、メモリセルトランジスタを形成した後に高誘電率ゲート絶縁膜が形成される必要がある。しかしながら、この場合、ウェットエッチングによるオーバーハングが形成され、このオーバーハング部分に導電膜が残渣として詰まり、ゲートショートが引き起こされることがあるという問題があることを本願発明者は明らかにした。以下、この問題について図１１〜１４を参照して説明する。
【０００７】
図１１は、埋め込みワード線を形成する工程が行われた後の半導体装置を示す図である。図１１に示す半導体装置９０では、基板９００に素子分離領域９０１が形成されて、基板９００が複数の素子形成領域に区画されている。具体的には、基板９００は、メモリセルトランジスタが形成されるメモリセル領域９２と、メモリセル領域９２以外の周辺回路領域９３とに分けられている。さらに周辺回路領域９３は、ビット線接続領域９３ａと、Ｎチャネルトランジスタが形成されるＮＭＯＳ領域９３ｂと、Ｐチャネルトランジスタが形成されるＰＭＯＳ領域９３ｃとに分けられている。また、基板９００のメモリセル領域９２に埋め込みワード線９０２が形成され、基板９００の全面に第１層間絶縁膜９０３と、第１層間絶縁膜９０３上のマスク窒化膜９０４とを含む積層構造ＬＳ９が形成されている。
【０００８】
その後、図１２に示すように、基板９００上にパターニングされたレジスト９０５が形成され、基板９００上の領域は、メモリセル領域９２を含むレジスタ９０５に覆われた領域である第１領域Ｓ８と、第１領域Ｓ８以外の領域である第２領域Ｓ９とに分けられる。そして、ウェットエッチングが行われると、積層構造ＬＳ９のうち、レジスタ９０５に覆われていない第２領域Ｓ９に形成された部分が除去される。このとき、積層構造ＬＳ９に含まれる第１層間絶縁膜９０３とマスク窒化膜９０４とでエッチレートが異なることにより、マスク窒化膜９０４の方が第１層間絶縁膜９０３よりもメモリセル領域９２方向に向かって多く削られる。このため、ウェットエッチング後に残された積層構造ＬＳ９は、その端部において、下層の第１層間絶縁膜９０３が上層のマスク窒化膜９０４よりも窪んだオーバーハング構造となってしまう。以下、基板９００上に形成されたオーバーハング構造の窪みを凹部Ｄ８と称する。
【０００９】
続いて、Ｎチャネルトランジスタのゲート電極、およびＰチャネルトランジスタのゲート電極が順に形成される。具体的には、図１３に示すように、第１高誘電率ゲート絶縁膜９０６、メタルゲート膜９０７−Ｎ、および段差軽減ポリシリコン膜９０８−Ｎが順次積層されると、第１高誘電率ゲート絶縁膜９０６、メタルゲート膜９０７−Ｎ、および段差軽減ポリシリコン膜９０８−Ｎが、凹部Ｄ８に入り込む。
【００１０】
そして、ＮＭＯＳ領域９３ｂ以外のメタルゲート膜９０７−Ｎおよび段差軽減ポリシリコン膜９０８−Ｎがエッチングにより除去される。半導体装置９０は、ＤＴＳＤ構造であるため、このエッチングにより高誘電率ゲート絶縁膜９０６を露出させて、露出された高誘電率ゲート絶縁膜９０６上にＰチャネルトランジスタのゲート電極が形成される。このため、ＮＭＯＳ領域９３ｂ以外のメタルゲート膜９０７−Ｎおよび段差軽減ポリシリコン膜９０８−Ｎを除去する工程では、高誘電率ゲート絶縁膜９０６へのダメージを抑制しながら高誘電率ゲート絶縁膜９０６を露出させる必要がある。したがって、高誘電率ゲート絶縁膜９０６へのダメージを抑制するために、この工程ではドライエッチングではなくウェットエッチングが用いられる。
【００１１】
この工程では、凹部Ｄ８に入り込んだメタルゲート膜９０７−Ｎおよび段差軽減ポリシリコン膜９０８−Ｎは、マスク窒化膜９０４に保護されて除去されずに残渣Ｄ９として残る。この残渣Ｄ９をウェットエッチングで取り除く場合には、エッチングを行う時間を長くして基板９００に対して水平方向に削ることが考えられるが、この場合、ＮＭＯＳ領域９３ｂに形成されたメタルゲート膜９０７−Ｎ等も水平方向に必要以上に削られてしまう。したがって、この工程では、エッチングを行う時間を長くすることはできず、残渣Ｄ９が残ってしまう。
【００１２】
そして上記の工程が終わると、第１高誘電率ゲート絶縁膜９０６上に、第２高誘電率ゲート絶縁膜９１０、メタルゲート膜９０７−Ｐ、および段差軽減ポリシリコン膜９０８−Ｐが順次積層される。続いて、ＰＭＯＳ領域９３ｃ以外のメタルゲート膜９０７−Ｐおよび段差軽減ポリシリコン膜９０８−Ｐが除去される。そして、第１高誘電率ゲート絶縁膜９０６および第２高誘電率ゲート絶縁膜９１０が除去されると、図１３に示されるように、Ｎチャネルゲート電極、Ｐチャネルゲート電極が形成され、凹部Ｄ８には、残渣Ｄ９が残った状態となる。
【００１３】
続いて、図１４に示すように、容量コンタクト９１２、周辺コンタクト９１３、周辺配線９１４、およびキャパシタ９１５が形成される。さらに、配線コンタクト９１６および配線９１７が形成され、半導体装置９０は保護絶縁膜９１８で覆われる。
【００１４】
以上説明したように、高誘電率絶縁膜とメタルゲート電極とを有するＭＩＳＦＥＴを周辺トランジスタとして形成する場合、凹部Ｄ８に残渣Ｄ９が残ってしまう。この残渣Ｄ９は、導電性を有するメタルゲート膜９０７−Ｎを含むため、残渣Ｄ９が、隣り合うビットラインゲート９１１を短絡することにより、ゲートショートが引き起こされるという問題が発生する。
【課題を解決するための手段】
【００１５】
本発明による半導体装置の製造方法は、
基板上に形成された層間絶縁膜および前記層間絶縁膜上のマスク膜を含む積層構造のうち、前記基板上においてメモリセルトランジスタが形成される領域を含む第１領域に形成された部分を残し、前記第１領域以外の第２領域に形成された部分を除去する工程と、
前記積層構造を覆う高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上に、第１の金属材料を用いた第１のメタルゲート電極層を形成する工程と、
前記第１のメタルゲート電極層のうち、前記第２領域内の第１電極形成領域以外の部分を除去して前記高誘電率ゲート絶縁膜を露出させる工程と、
前記第１のメタルゲート電極層および前記露出された高誘電率ゲート絶縁膜上に、前記第１の金属材料と異なる仕事関数を有する第２の金属材料を用いた第２のメタルゲート電極層を形成する工程と、
前記第２のメタルゲート電極層のうち、前記第２領域内の領域であって前記第１電極形成領域と異なる領域である第２電極形成領域以外の部分を除去する工程と、
前記積層構造の端部をエッチングする工程と、を含む。
【発明の効果】
【００１６】
本発明によれば、基板上に形成された積層構造のうち、メモリセルトランジスタが形成される領域を含む第１領域に形成された部分を残して除去される。そして高誘電率ゲート絶縁膜が形成され、高誘電率ゲート絶縁膜上に、ＤＴＳＤ構造でメタルゲート電極が形成され、その後、積層構造の端部がエッチングされる。これにより、メモリセルトランジスタを形成した後に、ＤＴＳＤ構造で高誘電率ゲート絶縁膜とメタルゲート電極とを有するＭＩＳＦＥＴを周辺トランジスタとして形成する場合であっても、積層構造の端部に形成される凹部に入り込んだ残渣を除去することが可能になる。これにより、この残渣が隣り合うビットラインゲート間を短絡することにより引き起こされるゲートショートの可能性を低減することが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態にかかる半導体装置１０の埋め込みワード線が形成された状態を説明するための図である。
【図２】図１の半導体装置１０の第１層間絶縁膜およびマスク窒化膜が除去された状態を説明するための図である。
【図３】オーバーハングが形成された半導体装置１０について説明するための図である。
【図４】半導体装置１０のＮチャネルゲート電極の材料を積層した状態を説明するための図である。
【図５】半導体装置１０のＮチャネルゲート電極のパターニングについて説明するための図である。
【図６】Ｎチャネルゲート電極が形成された半導体装置１０について説明するための図である。
【図７】半導体装置１０のＰチャネルゲート電極の材料を積層した状態を説明するための図である。
【図８】高誘電率ゲート絶縁膜を除去した後の半導体装置１０について説明するための図である。
【図９】半導体装置１０における残渣の除去について説明するための図である。
【図１０】半導体装置１０の構成を説明するための図である。
【図１１】本発明の比較例にかかる半導体装置９０の埋め込みワード線が形成された状態を説明するための図である。
【図１２】オーバーハングが形成された半導体装置９０について説明するための図である。
【図１３】半導体装置９０のＮチャネルトランジスタのゲート電極およびＰチャネルトランジスタのゲート電極が形成された状態を説明するための図である。
【図１４】半導体装置９０の問題について説明するための図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について添付の図面を参照して説明する。なお、本明細書および図面において、同一の機能を有する構成要素については同じ符号を付することにより重複説明を省略する場合がある。
【００１９】
図１は、本発明の一実施形態にかかる半導体装置１０の埋め込みワード線が形成された状態を説明するための図である。
【００２０】
図１に示す半導体装置１０は、基板１００に素子分離領域１０１が形成され、基板１００は、メモリセルトランジスタが形成されるメモリセル領域１２と、メモリセル領域１２以外の領域である周辺回路領域１３とに分けられている。周辺回路領域１３は、さらに、ビット線接続領域１３ａと、Ｎチャネルトランジスタが形成されるＮＭＯＳ領域１３ｂと、Ｐチャネルトランジスタが形成されるＰＭＯＳ領域１３ｃとに分けられる。そして埋め込みワード線１０２が形成されると、基板１００の全面に第１層間絶縁膜１０３とマスク窒化膜１０４とを含む積層構造ＬＳ１が形成された状態となる。
【００２１】
続いて、図２に示すように、パターニングされたレジスト１０５が形成されて、基板１００上の領域が、レジスト１０５に覆われた領域であり、メモリセル領域１２を含む第１領域Ｓ１と、第１領域Ｓ１以外の領域である第２領域Ｓ２とに分けられる。そして、このレジスト１０５をマスクとして用いたドライエッチングが行われる。これにより、半導体装置１０は、レジスト１０５に覆われていない第２領域Ｓ２に形成されたマスク窒化膜１０４が除去される。
【００２２】
マスク窒化膜１０４の一部をドライエッチングで除去すると、その後、ウェットエッチングが行われ、第２領域Ｓ２に形成された第１層間絶縁膜１０３が除去される。このとき、第１層間絶縁膜１０３とマスク窒化膜１０４とでエッチレートが異なることにより、マスク窒化膜１０４の方が第１層間絶縁膜１０３よりもメモリセル領域１２方向に向かって多く削られる。このため、図３に示されるように、ウェットエッチング後に残された積層構造ＬＳ１は、その端部において、下層の第１層間絶縁膜１０３が上層のマスク窒化膜１０４よりも窪んだオーバーハング構造となってしまう。以下、基板１００上に形成されたオーバーハング構造の窪みを凹部Ｄ１と称する。
【００２３】
続いて、第１高誘電率ゲート絶縁膜１０６が基板１００の全面に形成される。そして、第１高誘電率ゲート絶縁膜１０６上に、第１の金属材料を用いた第１のメタルゲート電極層であるメタルゲート膜１０７−Ｎ、段差軽減ポリシリコン膜１０８−Ｎ、およびシリコン酸化膜１０９が順次形成されると、図４に示されるように、第１高誘電率ゲート絶縁膜１０６、メタルゲート膜１０７−Ｎ、および段差軽減ポリシリコン膜１０８−Ｎが、凹部Ｄ１に入り込む。
【００２４】
そして、パターニングおよびドライエッチングにより、最表面に積層されたシリコン酸化膜１０９のうちＮＭＯＳ領域１３ｂ以外の部分が除去される。これにより、図５に示されるように、ＮＭＯＳ領域１３ｂ以外では、段差軽減ポリシリコン膜１０８−Ｎが露出された状態となる。
【００２５】
その後、ウェットエッチングにより、段差軽減ポリシリコン膜１０８−Ｎおよびメタルゲート膜１０７−Ｎが除去されると、図６に示されるように、ＮＭＯＳ領域１３ｂでは、第１高誘電率ゲート絶縁膜１０６上にＮチャネルゲート電極が形成され、ＮＭＯＳ領域１３ｂ以外では、第１高誘電率ゲート絶縁膜１０６が露出された状態となる。このとき、凹部Ｄ１に入り込んだ第１高誘電率ゲート絶縁膜１０６、メタルゲート膜１０７−Ｎ、および段差軽減ポリシリコン膜１０８−Ｎは、マスク窒化膜１０４の下層となって除去されずに残り、残渣Ｄ２となる。
【００２６】
続いて、図７に示されるように、メタルゲート膜１０７−Ｎを含むＮチャネルゲート電極および露出された第１高誘電率ゲート絶縁膜１０６上に、第２高誘電率ゲート絶縁膜１１０、第１の金属材料と異なる仕事関数を有する第２の金属材料を用いたメタルゲート膜１０７−Ｐ、および段差軽減ポリシリコン膜１０８−Ｐが順次形成される。
【００２７】
そして、ＰＭＯＳ領域１３ｃ以外の段差軽減ポリシリコン膜１０８−Ｐおよびメタルゲート膜１０７−Ｐが除去される。さらに、ＢＣｌ３（三塩化ホウ素）などのガスを用いて、第１高誘電率ゲート絶縁膜１０６および第２高誘電率ゲート絶縁膜１１０にダメージが与えられ、フッ酸を用いたウェットエッチングにより、第１高誘電率ゲート絶縁膜１０６および第２高誘電率ゲート絶縁膜１１０が除去される。これにより、図８に示されるように、ＰＭＯＳ領域１３ｃにＰチャネルゲート電極が形成された状態となる。このとき、残渣Ｄ２は、マスク窒化膜１０４の下層となって除去されずに残る。
【００２８】
続いて、残渣Ｄ２部分を除去するために、積層構造ＬＳ１の端部をエッチングする工程が行われる。積層構造ＬＳ１の端部は、積層構造ＬＳ１を残した第１領域Ｓ１と、積層構造ＬＳ１を除去した第２領域Ｓ２との境界部分であり、残渣Ｄ２が形成された部分である。この工程では、まず、基板１００の全面にレジスト１２１が塗布され、エッチングする箇所のレジスト１２１を除去する。本実施形態では、積層構造ＬＳ１の端部１２２をエッチングする工程は、メモリセルトランジスタのビットコンタクトホール１２３を形成する工程と同時に行われる。このため、レジスト１２１は、積層構造ＬＳ１の端部１２２およびビットコンタクトホール１２３に対応する箇所が除去されて下層が露出される。そして、ドライエッチングが行われると、図９に示されるように、露出された部分が除去される。ビットコンタクトホール１２３の形成と同時に積層構造ＬＳ１の端部１２２をエッチングすることで、余分な工程を加えることなく、残渣Ｄ２を除去することが可能になる。
【００２９】
そして、積層構造ＬＳ１の端部１２２とビットコンタクトホール１２３とを開口した後、レジスト１２１が除去されると、図１０に示されるように、基板１００上には、さらに、ビットラインゲート１１１、容量コンタクト１１２、周辺コンタクト１１３、周辺配線１１４、およびキャパシタ１１５が形成される。さらに、配線コンタクト１１６および配線１１７が形成され、保護絶縁膜１１８で半導体装置１０は覆われる。これにより、メモリセルトランジスタ１４、Ｎチャネルトランジスタ１５、およびＰチャネルトランジスタ１６がそれぞれ形成される。なお、メモリセルトランジスタ１４とＮチャネルトランジスタ１５との間の空間は、第２層間絶縁膜１１９で充填され、キャパシタ１１５と配線コンタクト１１６との間の空間は、第３層間絶縁膜１２０で充填される。
【００３０】
以上説明したように、本実施形態にかかる半導体装置（１０）の製造方法は、基板（１００）上に形成された層間絶縁膜（１０３）および層間絶縁膜（１０３）上のマスク膜（１０４）を含む積層構造（ＬＳ１）のうち、基板（１００）上においてメモリセルトランジスタ（１４）が形成される領域を含む第１領域（Ｓ１）に形成された部分を残し、第１領域（Ｓ１）以外の第２領域（Ｓ２）に形成された部分を除去する工程と、積層構造（ＬＳ１）を覆う高誘電率ゲート絶縁膜（１０６）を形成する工程と、高誘電率ゲート絶縁膜（１０６）上に、第１の金属材料を用いた第１のメタルゲート電極層（１０７−Ｎ）を形成する工程と、第１のメタルゲート電極層（１０７−Ｎ）のうち、第２領域（Ｓ２）内の第１電極形成領域（１３ｂ）以外の部分を除去して高誘電率ゲート絶縁膜（１０６）を露出させる工程と、第１のメタルゲート電極層（１０７−Ｎ）および露出された高誘電率ゲート絶縁膜（１０６）上に、第１の金属材料と異なる仕事関数を有する第２の金属材料を用いた第２のメタルゲート電極層（１０７−Ｐ）を形成する工程と、第２のメタルゲート電極層（１０７−Ｐ）のうち、第２領域（Ｓ２）内の領域であって第１電極形成領域（１３ｂ）と異なる領域である第２電極形成領域（１３ｃ）以外の部分を除去する工程と、積層構造（ＬＳ１）の端部（１２２）をエッチングする工程と、を含む。
【００３１】
これにより、積層構造（ＬＳ１）の端部（１２２）に形成される凹部（Ｄ１）に残された残渣（Ｄ２）を取り除き、この残渣（Ｄ２）が隣り合うビットラインゲート（１１１）を短絡することにより引き起こされるゲートショートの発生を抑制することが可能になる。
【００３２】
また、本実施形態にかかる半導体装置（１０）の製造方法は、メモリセルトランジスタ（１４）のビットコンタクトホール（１２３）を形成する工程をさらに含み、積層構造（ＬＳ１）の端部（１２２）をエッチングする工程は、ビットコンタクトホール（１２３）を形成する工程と同時に行われる。
【００３３】
これにより、余分な工程を増やすことなく、凹部Ｄ１に残された残渣Ｄ２を取り除き、ゲートショートの発生を抑制することが可能になる。
【００３４】
また、本実施形態にかかる半導体装置（１０）の製造方法では、積層構造（ＬＳ１）のうち、第１領域（Ｓ１）以外に形成された部分を除去する工程は、ウェットエッチングにより行われる。
【００３５】
また、本実施形態にかかる半導体装置（１０）の製造方法では、積層構造（ＬＳ１）の端部（１２２）をエッチングする工程は、ドライエッチングにより行われる。
【００３６】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の技術的思想を逸脱しない範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００３７】
１０      半導体装置
１２      メモリセル領域
１３      周辺回路領域
１３ａ    ビット線接続領域
１３ｂ    ＮＭＯＳ領域
１３ｃ    ＰＭＯＳ領域
１４      メモリセルトランジスタ
１５      Ｎチャネルトランジスタ
１６      Ｐチャネルトランジスタ
１００    基板
１０２    埋め込みワード線
１０３    第１層間絶縁膜
１０４    マスク窒化膜（マスク膜）
１０６    第１高誘電率ゲート絶縁膜
１０７    メタルゲート膜
１０８    ポリシリコン膜
Ｄ１      凹部
Ｄ２      残渣
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2015070129.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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