(57)【要約】【課題】良好な結晶性の半導体層を用いた半導体デバイスを提供する。【解決手段】本発明の例に関わる半導体デバイスの製造方法は、基板９０上に、下地層１０を形成する工程と、下地層１０上に、第１部分１１１，１１１Ｙと第２部分１１５とを含む非晶質の半導体層１１Ｘを形成する工程と、第２部分１１５の下方の下地層１０が残存するように、第１部分１１１Ｙ，１１１の下方の下地層を除去する工程と、第１部分１１１，１１１Ｙの下方に空洞９００が設けられた状態での加熱処理によって、第２部分１１５から第１部分１１１，１１１Ｙに向かう方向の結晶成長によって、半導体層１１Ｘを結晶化させる工程と、を含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
基板上に、下地層を形成する工程と、
前記下地層上に、所定の線幅の第１部分と前記第１部分に接続された第２部分とを含む非晶質の半導体層を形成する工程と、
前記第２部分の下方の前記下地層が残存するように、前記第１部分の下方の前記下地層を除去する工程と、
前記第１部分の下方に空洞が設けられた状態での加熱処理によって、前記第２部分から前記第１部分に向かう方向の結晶成長によって、前記半導体層を結晶化させる工程と、
を具備することを特徴とする半導体デバイスの製造方法。
【請求項２】
前記加熱処理によって、前記下地層と前記半導体層との化合物層を、前記基板上に形成する工程と、
をさらに具備することを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記非晶質半導体層は、ゲルマニウムを主成分としている、
ことを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記下地層は、Ｎｉ、Ｃｏ、Ｐｄ、Ｓｎ、Ａｕ、Ａｌ、Ａｇ、Ｐｄの中から選択される少なくとも１つから形成される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
前記下地層は、第１絶縁体からなる、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記基板は、半導体領域と、前記下地層と前記半導体領域との間に設けられた第２絶縁体からなる絶縁層を含み、
前記下地層を除去するためのエッチング条件において、前記第１絶縁体のエッチング速度は、前記第２絶縁体のエッチング速度より速い、
ことを特徴とする請求項５に記載の半導体デバイスの製造方法。
【請求項７】
基板上方に、所定の線幅の第１部分と前記第１部分に接続された第２部分とを含む非晶質の半導体層と、前記第２部分上の下地層とを形成する工程と、
前記第１部分と前記基板との間における核形成が生じる温度未満に設定された加熱処理によって、前記第２部分から前記第１部分に向かう方向の結晶成長によって、前記第１部分を結晶化させる工程と、
を具備することを特徴とする半導体デバイスの製造方法。
【請求項８】
前記加熱処理の温度は、前記第２部分と前記下地層との間における核形成が生じる温度以上に設定されている、
ことを特徴とする請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記下地層は、前記第２部分の上部又は前記第２部分の底部に接するように、形成される、
ことを特徴とする請求項７又は８に記載の半導体デバイスの製造方法。
【請求項１０】
基板上に、所定の線幅の第１部分と前記第１部分に接続された第２部分とを含む非晶質の半導体層とを形成する工程と、
前記半導体層を覆う第１膜を形成する工程と、
前記第２部分を露出させる開口部を、前記第１膜内に形成する工程と、
減圧雰囲気中の加熱処理によって、前記開口部から露出した前記第２部分から前記第１部分に向かう方向の結晶成長によって、前記第１部分を結晶化させる工程と、
を具備することを特徴とする半導体デバイスの製造方法。
【請求項１１】
前記加熱処理の温度は、前記第２部分と前記下地層との間に核形成が生じる温度以上、かつ、前記第１部分と前記基板との間に核形成が生じる温度未満に設定される、
ことを特徴とする請求項１０に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
これまで、集積回路（ＩＣ）は、トランジスタの微細化、つまり、スケーリングによって高集積化、高性能化が実現されてきた。
【０００３】
素子の微細化の限界寸法以降の半導体デバイスの高集積化及び高性能化のための方法の１つとして、３次元ＩＣが注目されている。
【０００４】
３次元構造の半導体デバイスを安価な材料（例えば、電界効果トランジスタのチャネル材料）を用いて形成するためには、非晶質層を多結晶化することによって形成された半導体層上に半導体デバイスを形成することが、好ましい。
【０００５】
一般的に、良質な結晶性の半導体層が半導体デバイスを形成するための領域（素子形成領域）に用いられることによって、良好な特性の半導体デバイスが形成される。そのため、大きい結晶粒径を含む多結晶層の形成、より好ましくは、擬似単結晶層の形成が、高性能な３次元ＩＣの実現のために、望まれている。
【０００６】
非晶質半導体層が結晶化する過程は、主に、核形成及び核成長の２つの過程に分けられる。核形成が非晶質半導体層内のあらゆる箇所で発生すると、小さな粒径の結晶が形成されてしまう。このような半導体層内の複数の箇所での核形成は、大きな結晶粒径の半導体層を形成するためには好ましくない。
【０００７】
そのため、核形成を抑制しつつ核成長を促進することが、大きな結晶粒径の半導体層の形成に望まれている。
【０００８】
核形成を抑制した状態で核成長を促進させる方法の一例（例えば、非特許文献１）は、以下のとおりである。非晶質ゲルマニウム半導体層上に、金属−ゲルマニウム化合物を低温で形成する金属（例えば、ニッケル）が堆積された後、その金属層の一部が半導体層上に残存するように、金属層と半導体層との積層構造が加工される。金属層の一部が残存した状態で、３６０℃程度の低温で加熱処理が実行され、非晶質Ｇｅが、金属−ゲルマニウム化合物層側から結晶化される。
【０００９】
この例のように金属層が半導体層上に設けられる場合、金属層を所定の形状にエッチングするためのマスクの形成など、金属層を加工するためのプロセスが煩雑である。また、このような金属層の加工プロセスが実行されるため、半導体デバイスの製造コストが増大する。
【００１０】
さらに、半導体層は、下地層としての絶縁層（シリコン酸化物層）に接しているため、半導体層と絶縁層との界面において核が形成される。この核形成の結果として、結晶粒の大粒径化が、阻害されてしまう可能性がある。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Park J.-H. et al., Journal of Applied Physics 104 064501 (2008)
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、上記事情を鑑みてなされたものであり、半導体層の結晶性を向上し、良好な特性を有する半導体デバイスの製造方法を、提供する。
【課題を解決するための手段】
【００１３】
本発明の実施形態の半導体デバイスの製造方法は、基板上に、下地層を形成する工程と、前記下地層上に、所定の線幅の第１部分と前記第１部分に接続された第２部分とを含む非晶質の半導体層を形成する工程と、前記第２部分の下方の前記下地層が残存するように、前記第１部分の下方の前記下地層を除去する工程と、前記第１部分の下方に空洞が設けられた状態での加熱処理によって、前記第２部分から前記第１部分に向かう方向の結晶成長によって、前記半導体層を結晶化させる工程と、を含む。
【００１４】
本発明の実施形態の半導体デバイスの製造方法は、基板上方に、所定の線幅の第１部分と前記第１部分に接続された第２部分とを含む非晶質の半導体層と、前記第２部分上の下地層とを形成する工程と、前記第１部分と前記基板との間における核形成が生じる温度未満に設定された加熱処理によって、前記第２部分から前記第１部分に向かう方向の結晶成長によって、前記第１部分を結晶化させる工程と、を含む。
【００１５】
本発明の実施形態の半導体デバイスの製造方法は、基板上に、所定の線幅の第１部分と前記第１部分に接続された第２部分とを含む非晶質の半導体層とを形成する工程と、前記半導体層を覆う第１膜を形成する工程と、前記第２部分を露出させる開口部を、前記第１膜内に形成する工程と、減圧雰囲気中の加熱処理によって、前記開口部から露出した前記第２部分から前記第１部分に向かう方向の結晶成長によって、前記第１部分を結晶化させる工程と、を含む。
【発明の効果】
【００１６】
本発明によれば、半導体層の主要部が他の部材に接しない状態での加熱処理によって、核形成が生じる領域が制限された状態での核成長プロセスを実現できる。それゆえ、本発明は、安価で高性能な半導体デバイスを提供できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の半導体デバイスの構造を示す鳥瞰図。
【図２】第１の実施形態の半導体デバイスの構造を示す平面図。
【図３】第１の実施形態の半導体デバイスの構造を示す断面図。
【図４】第１の実施形態の半導体デバイスの構造を示す断面図。
【図５】第１の実施形態の半導体デバイスの製造方法の一工程を示す図。
【図６】第１の実施形態の半導体デバイスの製造方法の一工程を示す図。
【図７】第１の実施形態の半導体デバイスの製造方法の一工程を示す図。
【図８】第１の実施形態の半導体デバイスの製造方法の一工程を示す図。
【図９】第１の実施形態の半導体デバイスの製造方法の一工程を示す図。
【図１０】第２の実施形態の半導体デバイスを説明するための図。
【図１１】第２の実施形態の半導体デバイスの製造方法を説明するための図。
【図１２】第２の実施形態の半導体デバイスの製造方法を説明するための図。
【図１３】第３の実施形態の半導体デバイスの製造方法を説明するための図。
【図１４】第３の実施形態の半導体デバイスの製造方法を説明するための図。
【図１５】第３の実施形態の半導体デバイスの製造方法を説明するための図。
【図１６】第３の実施形態の半導体デバイスの製造方法を説明するための図。
【図１７】第４の実施形態の半導体デバイスの製造方法を説明するための図。
【図１８】第４の実施形態の半導体デバイスの製造方法を説明するための図。
【図１９】第５の実施形態の半導体デバイスの製造方法を説明するための図。
【図２０】実施形態の変形例を説明するための図。
【図２１】実施形態の変形例を説明するための図。
【発明を実施するための形態】
【００１８】
［実施形態］  
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１９】
（１）第１の実施形態  
（ａ）構造  
図１乃至図４を参照して、本発明の実施形態に係る半導体デバイスの構造について説明する。
【００２０】
図１は、実施形態の半導体デバイスの構造を示す鳥瞰図である。  
図２は、実施形態の半導体デバイスの平面構造を示す図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面を示す実施形態の半導体デバイスの断面構造を示す図である。図４は、図２のＩＶ−ＩＶ線に沿う断面を示す実施形態の半導体デバイスの断面構造図である。
【００２１】
図１乃至図４に示されるように、本実施形態の半導体デバイスは、電界効果トランジスタ（以下では、ＦＥＴとも表記する）である。
【００２２】
図１乃至図４に示されるように、本実施形態の電界効果トランジスタは、絶縁膜９１を介して、半導体基板９０上方に設けられている。例えば、半導体基板９０は、シリコン（Ｓｉ）基板であり、絶縁膜９１は、シリコン酸化物からなる膜である。以下では、半導体基板９０と半導体基板上のシリコン酸化物膜９１からなる構成のことを、基板９０，９１とも呼ぶ。
【００２３】
シリコン酸化物からなる絶縁膜９１は、半導体基板９０を酸化することによって形成されるＳｉＯ２に限らず、ボロン（Ｂ）やリン（Ｐ）がシリコン酸化物に混ざった膜、例えば、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜やＴＥＯＳ膜等の堆積膜でもよい。また、絶縁膜９１は、窒素（Ｎ）、炭素（Ｃ）、又はフッ素（Ｆ）等が酸化物に混ざっている層間絶縁膜として用いられている膜でも良い。
【００２４】
絶縁膜９１上には、化合物層１０及び絶縁膜１７９（１７）が設けられている。化合物層１０間に、絶縁膜１７９（１７）が、設けられている。以下では、区別化のため、絶縁膜１７９（１７）のことを、スペーサー膜１２と呼ぶ場合もある。
【００２５】
半導体層１１が、化合物層１０及び絶縁膜１７９（１７）上に設けられている。この半導体層（半導体領域）１１が、電界効果トランジスタのチャネル材料（アクティブ領域）に用いられている。
【００２６】
実施形態の電界効果トランジスタは、例えば、マルチゲート構造の電界効果トランジスタであり、図１乃至図４に示される例において、実施形態のトランジスタはＦｉｎＦＥＴである。本実施形態のように、マルチゲート構造のトランジスタがＦｉｎＦＥＴである場合、半導体層１１は、所望の線幅（フィン幅）の短冊状の部分（フィン部）１１１を有する。
【００２７】
電界効果トランジスタのゲート電極１８が、ゲート絶縁膜１７０を介して、半導体層１１のフィン部（ワイヤ部ともよばれる）１１１にまたがることによって、マルチゲート構造の電界効果トランジスタが形成される。
【００２８】
ソース／ドレイン領域が、フィン部１１１の延在方向（Ｘ方向、トランジスタのチャネル長方向）において半導体層１１内のチャネル領域を挟むように、半導体層１１内に設けられている。
【００２９】
フィン部１１１の延在方向（Ｘ方向、トランジスタのチャネル長方向）の一端及び他端に、フィン部１１１の幅方向（Ｙ方向）においてフィン幅より大きい寸法を有する部分１１５が、それぞれ設けられている。例えば、フィン幅より大きい寸法を有する部分１１５に、コンタクトプラグＣＰが接続される。以下では、このフィン幅より大きい寸法を有する部分１１５のことを、コンタクト部１１５とよぶ。コンタクト部１１５がフィン幅より大きい寸法を有する部分を有することによって、フィン部１１１を有する半導体層１１とコンタクトプラグＣＰとの接触面積が増加し、半導体層１１とコンタクトプラグＣＰとの接触抵抗が低減される。尚、コンタクト部１１５は、ソース／ドレイン領域の一部として扱われてもよい。
【００３０】
例えば、コンタクト部１１５は、化合物層１０上に設けられている。
【００３１】
ゲート絶縁膜１７０（１７）には、例えば、ＳｉＯ２のようなシリコンを主成分とする酸化物、又は、ハフニウムアルミニウム酸化物（ＨｆＡｌＯ）のような高誘電体材料が、用いられる。ゲート電極２５には、シリサイドのような導電性シリコン化合物、導電性ジャーマナイド、窒化タンタル（ＴａＮ）のような導電性化合物が、用いられる。
【００３２】
フィン部１１１と絶縁膜（基板）９１との間に設けられた絶縁膜１７９は、ゲート絶縁膜１７０と同時の工程で形成され、絶縁膜１７９とゲート絶縁膜１７０とは、同じ材料からなる。例えば、ゲート絶縁膜１７０と絶縁膜（スペーサー膜）１７９は、連続した１つの膜である。尚、図１乃至図４において、絶縁膜１７９の膜厚は、化合物層１０の膜厚と同じであるように図示されているが、これに限定されない。ゲート絶縁膜１７０とスペーサー膜１７９とが連続した膜である場合、化合物層１０の膜厚やゲート絶縁膜の形成方法に応じて、スペーサー膜１７９の膜厚は、化合物層１０の膜厚以下、ゲート絶縁膜１７０以上になる可能性がある。
【００３３】
本実施形態の電界効果トランジスタ（ＦｉｎＦＥＴ）は、チャネル領域１１１の上面及び両側面の３つの面（方向）において、ゲート絶縁膜１７０を挟んで、ゲート電極１８とチャネル領域１１１とが対向している。尚、チャネル領域１１１の上面とゲート絶縁膜１７０との間に、ゲート絶縁膜１７０よりも厚い絶縁膜が介在していてもよい。
【００３４】
本実施形態の電界効果トランジスタは、ソース／ドレイン領域の導電型とチャネル領域の導電型とが同じであるトランジスタ（例えば、ジャンクションレストランジスタ）でもよい。また、本実施形態の電界効果トランジスタは、ソース／ドレイン領域の導電型とチャネル領域の導電型とが互いに反対の導電型であるトランジスタでもよい。
【００３５】
例えば、チャネル領域及びソース／ドレイン領域を含む半導体層１１は、Ｓｉ以外の半導体材料を用いて、形成される。本実施形態において、半導体層１１は、結晶質ゲルマニウム（Ｇｅ）層１１である。
【００３６】
本実施形態において、多結晶（もしくは擬似単結晶又は単結晶）のＧｅ層１１は、炭素（Ｃ）、シリコン（Ｓｉ）、錫（Ｓｎ）、リン（Ｐ）、ヒ素（ＡＳ）、アンチモン（Ｓｂ）、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などから選択される元素のうち１以上を含んでいてもよい。また、半導体層１１は、Ｓｉを主成分とする層でもよい。
【００３７】
化合物層１０は、金属元素と半導体層を構成する元素とからなる層である。半導体層１１がＧｅから形成される場合、化合物層１０は、例えば、ジャーマナイド層（Ｇｅ−金属管化合物層）である。具体的な一例としては、化合物層１０は、ニッケルゲルマニウム層（ＮｉＧｅ層）である。但し、化合物層は、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、錫（Ｓｎ）、金（Ａｕ）、アルミニウム（Ａｌ）銀（Ａｇ）及び鉛（Ｐｂ）の中から選択される少なくとも１つの元素とゲルマニウム（又はＳｉ）との化合物から形成される層でもよい。
【００３８】
フィン部１１１Ｙの延在方向における化合物層１０の寸法Ｗ１は、フィン部１１１の延在方向におけるコンタクト部１１５の寸法Ｗ２より小さくなる。
【００３９】
本実施形態の半導体デバイスは、高品質な結晶性の半導体領域が素子形成領域、例えば、トランジスタのチャネル領域に用いられる。
【００４０】
本実施形態において、トランジスタのチャネル領域となる部分が他の部材に接しない状態で、且つ、チャネル領域以外の半導体層の部分が半導体層を結晶化させるための下地層（結晶核、シード層）に接した状態での加熱処理によって、非晶質の半導体層から結晶質の半導体層１１が形成される。
【００４１】
例えば、半導体層の結晶化のための加熱処理の結果として、下地層（例えば、導電物層）と半導体層とが反応し、半導体層１１の下方に、化合物層１０が形成される。化合物層１０の形成によって、非晶質の半導体層を結晶化させるための結晶核が形成される。このように、半導体層に接する導電物層／化合物層が、非晶質半導体層を結晶化させるための下地層（シード層）として、機能する。
【００４２】
半導体デバイスが含む高品質な結晶性の半導体領域（チャネル領域）の形成方法の詳細については、後述する。
【００４３】
このように、本実施形態によれば、半導体層の結晶性の改善、特に、半導体デバイスの特性に結晶性が寄与する半導体領域の結晶性の高品質化を、実現できる。
【００４４】
したがって、第１の実施形態の半導体デバイスは、高品質な結晶性の半導体層から形成され、素子特性が改善された半導体デバイスを実現できる。
【００４５】
（ｂ）  製造方法  
図５乃至図９を参照して、第１の実施形態の半導体デバイス（電界効果トランジスタ）の製造方法について説明する。
【００４６】
図５乃至図９は、本実施形態の電界効果トランジスタの製造方法における各製造工程を示す図である。ここでは、図１乃至４も適宜参照して、本実施形態の半導体デバイスの製造方法について説明する。
【００４７】
以下の本実施形態の電界効果トランジスタの製造方法において、トランジスタのチャネル領域を形成するための半導体層（チャネル材料、アクティブ領域）がゲルマニウムである場合について、説明する。
【００４８】
図５に示されるように、半導体基板（例えば、単結晶Ｓｉ基板）９０に対する酸化処理により、半導体基板９０上に、酸化膜（ここでは、ＳｉＯ２膜）９１が形成される。尚、Ｓｉ基板９０上のＳｉＯ２膜９１は、ＣＶＤ法によって、Ｓｉ基板９０上に堆積されてもよい。
【００４９】
導電物層１０Ｚが、例えば、スパッタ法によって、ＳｉＯ２膜９１上に形成される。  
半導体層１１Ｚが、例えば、スパッタ法によって、導電物層１０Ｚ上に形成される。  
半導体層１１Ｚは、非晶質半導体層である。尚、後述の製造工程において、半導体層１１Ｚに対する異方性エッチングが施される際、導電物層１０Ｚの少なくとも一部がエッチングされても良いし、導電物層１０Ｚはエッチングされずに残存しても良い。但し、導電物層１０Ｚのエッチング工程において、導電物層１０Ｚを半導体層１１Ｚに対して選択的にエッチングするために、導電物層１０Ｚと半導体層１１Ｚとの間に大きいエッチング選択比が確保される材料が、半導体層１０Ｚ及び半導体層１１Ｚに用いられることが好ましい。
【００５０】
半導体層１１Ｚに、非晶質のゲルマニウムが用いられている場合、導電物層１０Ｚには、Ｇｅと金属化合物を形成する材料が用いられる。例えば、Ｎｉが、導電物層１０Ｚに用いられる。
【００５１】
尚、Ｇｅを主成分とする半導体層１１Ｚは、Ｃ、Ｓｉ、Ｓｎ、Ｐ、Ａｓ、Ｓｂ、Ｂ、Ａｌ、Ｇａ及びＩｎなどから選択される元素のうち１以上を含んでいてもよい。導電物層１０Ｚは、Ｎｉ、Ｃｏ、Ｐｄ、Ｓｎ、Ａｕ、Ａｌ、Ａｇ及びＰｂの中から選択される少なくとも１つの材料から形成されてもよい。
【００５２】
レジスト膜が非晶質Ｇｅ層１１Ｚ上に塗布された後、レジスト膜に対する電子線描画工程及びエッチング工程により、所定のパターンのレジストマスク８０が、非晶質Ｇｅ層１１Ｚ上に形成される。フォトリソグラフィ又は側壁転写技術によって、レジスト膜がパターニングされてもよい。
【００５３】
図６に示されるように、パターニングされたレジストマスク８０をマスクに用いて、非晶質Ｇｅ層が、異方性エッチングにより、加工される。
【００５４】
これによって、レジストマスク８０に基づいた平面パターンを有する非晶質Ｇｅ層１１Ｙが、金属層（Ｎｉ層）１０Ｚ上に形成される。例えば、加工された非晶質Ｇｅ層１１Ｙ内に、フィン部（ワイヤ部）１１１Ｙが形成される。フィン部１１１Ｙの延在方向（Ｘ方向）における非晶質Ｇｅ層１１Ｙの一端及び他端には、コンタクト部１１５Ｙが、形成される。フィン部１１１Ｙの延在方向に交差する方向（フィン幅方向、Ｙ方向）におけるコンタクト部１１５Ｙの寸法が、フィン部１１１Ｙのフィン幅（径）より大きくなるように、コンタクト部１１５Ｙはパターニング及び加工されている。
【００５５】
図７に示されるように、フィン部１１１Ｙを含むＧｅ層１１Ｙが形成された後、レジストマスクが剥離される。
【００５６】
レジストマスクの剥離の後、Ｎｉ層が、高温の塩酸（ＨＣｌ）溶液を用いて、選択的にエッチングされる。このように、Ｇｅ層１１Ｙをマスクに用いた等方性エッチングによって、図８に示されるように、Ｎｉ層が、非晶質Ｇｅ層１１Ｙのフィン部１１１Ｙ下方の領域から除去され、フィン部１１１Ｙと絶縁膜９１との間の領域に、空洞（エアギャップ）９００が形成される。  
半導体層１１Ｙのコンタクト部１１５Ｙの下方に、Ｎｉ層１０Ｙが残存する。Ｎｉ層１０Ｙは、コンタクト部１１５Ｙに接し、フィン部１１１Ｙに接しない。Ｎｉ層１０Ｙ上のコンタクト部１１５Ｙによって、コンタクト部１１５Ｙに接続されたフィン部１１１Ｙは、中空に保持されている。
【００５７】
ＨＣｌを用いたウェットエッチングにより、フィン部１１１Ｙの延在方向における導電物層（金属層）１０Ｙの寸法は、フィン部１１１の延在方向におけるコンタクト部１１５Ｙの寸法より小さくなる。
【００５８】
このように、各材料の選択によって、半導体層（Ｇｅ層）１１Ｙと金属層（Ｎｉ層）１０Ｙとの間に大きなエッチング選択比が確保されている。それゆえ、小さな線幅のフィン部１１１は基板９０，９１上方に、残存し、フィン部１１１と基板９０，９１との間の金属層は、除去される。尚、反応性エッチング（ＲＩＥ）のような異方性エッチングとウェットエッチングとを組み合わせて、フィン部１１１Ｙ下方のＮｉ層を選択的に除去してもよい。
【００５９】
図９に示されるように、フィン部１１１Ｙがコンタクト部１１５以外の部材に接しない状態で、加熱処理が実行される。
【００６０】
Ｎｉ層に接するＧｅ層１０Ｘ（ここでは、コンタクト部１１５）において、２５０℃の加熱処理によって、ＧｅとＮｉとが化学反応する。この結果として、ＮｉＧｅ層１０が、絶縁膜９１上に形成される。
【００６１】
ＮｉＧｅ層１０が形成された後、３５０℃の加熱処理によって、ＮｉＧｅ層１０をシード層（結晶核）とした非晶質Ｇｅ層の結晶化が、非晶質Ｇｅ層１１Ｘのコンタクト部１１５の底部から進行する。すなわち、ＮｉＧｅ層１０に接するコンタクト部１１５側から中空に保持されたフィン部１１１，１１１Ｙに向かって、Ｇｅ層１１Ｘが結晶化する。  
このＧｅ層１１Ｘの結晶化の際に、フィン部１１１，１１１Ｙは、コンタクト部１１５以外の部材に接触しない。それゆえ、フィン部１１１，１１１Ｙと他の部材との界面における結晶核の形成は抑制され、フィン部１１１，１１１Ｙ内における結晶核の形成は、フィン部１１１，１１１Ｙとコンタクト部１１５との接合部における核形成が支配的になる。
【００６２】
このように、結晶核の形成箇所が、コンタクト部１１５と下地層との接合部、及び、フィン部１１１，１１１Ｙとコンタクト部１１５との接合部に制限され、局所的な核形成に起因した核成長（結晶成長）によって、非晶質のフィン部１１１Ｙが結晶化し、多結晶のフィン部１１１が形成される。その結果として、Ｇｅ層１１Ｘ内において、結晶性Ｇｅ部１１１，１１１５と非晶質性Ｇｅ部１１１Ｙとの界面ＩＦが、フィン部１１１，１１１Ｙの両端からフィン部１１１の中央に向かって移動する。
【００６３】
このような基板表面に対して平行方向（横方向）におけるＧｅの結晶成長によって、多結晶（又は、擬似単結晶、単結晶）のフィン部１１１が非晶質のフィン部１１１Ｙから形成される。
【００６４】
このように、多結晶Ｇｅ層１０が、絶縁膜９１を介して半導体基板９０上方に、形成される。
【００６５】
多結晶Ｇｅ層がｐ型電界効果トランジスタのチャネル材料（アクティブ領域）に用いられる場合、ｐ型電界効果トランジスタの形成領域となる多結晶Ｇｅ層は、ドーパント（導電型不純物）がイオン注入により添加されなくとも、ｐ型ＭＩＳＦＥＴの動作に十分なキャリア濃度（例えば、１０１９／ｃｍ３程度のホール濃度）が得られている。
【００６６】
ゲート絶縁膜１７０が、結晶性Ｇｅ層（フィン部）１１１上に、形成される。例えば、ＨｆＡｌＯ膜１７０が、ゲート絶縁膜１７０として、Atomic layer deposition（ＡＬＤ）法によって、フィン部１１１上に堆積される。ゲート絶縁膜１７０の形成に伴って、絶縁膜（スペーサー膜）１７９が、絶縁膜９１上に堆積される。堆積されたゲート絶縁膜１７０の膨張又は堆積物の回り込みによって、フィン部１１１の下方に絶縁膜１７９が形成されることが好ましい。但し、フィン部１１１と絶縁膜９１との間の領域は、空洞であってもよい。
【００６７】
導電膜（例えば、ＴａＮ膜）１８が、スパッタ法によって、ゲート絶縁膜２１上に堆積される。堆積された導電膜１８が、電子線描画及び異方性エッチングによって、所定の形状に加工される。
【００６８】
これによって、ゲート絶縁膜１７０を介して多結晶Ｇｅ層１１のチャネル領域（フィン部１１１）と交差するゲート電極１８が、基板９０上の絶縁膜９１上に形成される。
【００６９】
この後、周知の技術によって、多結晶Ｇｅ層１１のソース／ドレイン領域及びコンタクト部内に、ＮｉＧｅ膜などの低抵抗領域が、自己整合的に形成される。
【００７０】
周知のＢＥＯＬプロセスによって、トランジスタを覆う層間絶縁膜が、基板９０，９１上に形成された後、トランジスタのゲート電極１８及びコンタクト部１１５のそれぞれに接続されるコンタクトプラグＣＰ、及び、コンタクトプラグＣＰのそれぞれに接続される配線が、順次形成される。
【００７１】
以上の工程によって、本実施形態の電界効果トランジスタが、形成される。
【００７２】
上述のように、本実施形態の半導体デバイスの製造方法において、非晶質半導体層１１Ｙ内に、半導体層の結晶化をさせるための下地層（シード層）に接触する半導体部（ここでは、コンタクト部）１１５Ｙと、他の部材に接触しない半導体部（ここでは、フィン部）１１１Ｙとが、形成される。
【００７３】
高品質な結晶であることが望ましい半導体部１１１Ｙと他の部材との接触による核形成が発生しない状態での加熱処理によって、半導体層１１Ｙの結晶化が下地層に接触する半導体部１１５Ｙから他の部材に接触しない半導体部１１１Ｙへ伝搬する。
【００７４】
この結果として、本実施形態の電界効果トランジスタの製造方法によれば、核形成が生じる領域が制限された状態で、半導体層の結晶成長が進行するため、高品質な結晶性（例えば、擬似単結晶）の半導体領域を含む半導体層を、非晶質の半導体層から形成できる。
【００７５】
以上のように、本実施形態の半導体デバイスの製造方法によれば、高品質な結晶性を有する半導体層を含む半導体デバイスを提供できる。
【００７６】
（２）  第２の実施形態  
図１０乃至図１２を参照して、第２の実施形態の半導体デバイス及びその製造方法について、説明する。尚、第１の実施形態と実質的に同じ構成及び製造工程に関する説明は、必要に応じて行う。
【００７７】
本実施形態は、非晶質半導体層を結晶化させるためのシード層が、絶縁体であることが、第１の実施形態と異なっている。
【００７８】
図１０は、第２の実施形態の半導体デバイス（例えば、電界効果トランジスタ）の構造を示す鳥瞰図である。  
図１０に示されるように、結晶性半導体層（例えば、Ｇｅ層）のコンタクト部の底面に接する層１９は、例えば、ＳｉＯ２層である。
【００７９】
図１１及び図１２を用いて、第２の実施形態の半導体デバイスの製造方法について説明する。図１１及び図１２は、本実施形態の半導体デバイスの製造方法の一工程をそれぞれ示す断面工程図である。
【００８０】
図１１に示されるように、絶縁層１９Ｘが、基板９０上の絶縁膜９１上に、形成される。非晶質の半導体層（例えば、Ｇｅ層）１１Ｙが、例えば、スパッタ法によって、ＳｉＯ２層１９Ｘ上に形成される。  
半導体層１１Ｙに接する絶縁層１９Ｘの材料には、半導体層１１Ｙと絶縁層１９Ｘとの間に大きいエッチング選択比が確保される材料が、用いられる。絶縁層１９Ｘは、例えば、ＰＥ−ＣＶＤ（Plasma-Enhanced CVD）法によって形成されたＳｉＯ２層である。
【００８１】
そして、図５及び６に示される工程と同様に、所定のパターンのレジストマスク８０に基づいて、非晶質Ｇｅ層１１Ｙが、所定のパターンに加工される。これによって、フィン部とコンタクト部とを含む非晶質Ｇｅ層１１Ｙが、形成される。
【００８２】
レジストマスクが除去された後、図１２に示されるように、フィン部（ワイヤ部）１１１Ｙ直下のＳｉＯ２層が、選択的に除去される。所定の濃度の希フッ酸溶液（例えば、ＨＦ：Ｈ２Ｏ＝１：１００）によって、ＰＥ−ＣＶＤ法で形成されたＳｉＯ２層が、エッチングされる。
【００８３】
このＳｉＯ２層のエッチングによって、フィン部１１１Ｙの直下に空洞（溝）９００が形成される。フィン部１１１Ｙは、他の材料からなる部材に接触しない。
【００８４】
フィン部１１１が他の材料からなる部材に接触しない状態（フィン部１１１が中空に支持された状態）で、加熱処理が実行される。
【００８５】
本実施形態において、Ｇｅ層１１Ｘのうち絶縁層１９Ｙに接する部分１１７からＧｅ層１１Ｙの結晶化が、進行する。例えば、５００℃程度の加熱処理によって、絶縁層１９Ｙに接する部分１１７が、非晶質から結晶質（多結晶又は単結晶）に変わる。
【００８６】
５００℃程度の加熱処理が継続されることによって、図９に示される例と実質的に同様に、非晶質Ｇｅと多結晶Ｇｅの界面が、Ｇｅ層１１Ｙのフィン部１１１Ｙへ移動する。
【００８７】
フィン部１１１Ｙはコンタクト部１１５以外の部材に接触しないため、フィン部１１１Ｙと他の部材との界面における核形成は生じない。フィン部１１１Ｙの結晶化は、フィン部の一端及び他端にそれぞれ接続された多結晶Ｇｅ層に起因した核形成及び結晶成長が支配的な状態で、進行する。このような横方向の結晶成長を主とした非晶質Ｇｅ層の結晶化の結果として、結晶性の良い多結晶（又は擬似単結晶、単結晶）のＧｅ層が形成される。
【００８８】
以上のように、図１０に示されるように、横方向の結晶成長によってフィン部１１１の全体が結晶化され、高品質な多結晶（擬似単結晶又は単結晶）のＧｅ層１１が、基板９０上方に形成される。
【００８９】
この後、第１の実施形態と同様の工程によって、第２の実施形態の電界効果トランジスタが形成される。
【００９０】
尚、希フッ酸（ＨＦ：Ｈ２Ｏ＝１：１００）に対するＰＥ−ＣＶＤによって形成されたＳｉＯ２（以下では、ＰＥ−ＣＶＤ膜とよぶ）のエッチング速度は、５３ｎｍ／ｍｉｎであり、同じ濃度の希フッ酸に対するＳｉ基板の熱酸化によって形成されたＳｉＯ２（以下では、熱酸化膜とよぶ）のエッチング速度は、２ｎｍ／ｍｉｎである。このように、ＰＥ−ＣＶＤ膜のエッチング速度が、熱酸化膜のエッチング速度の２０倍以上速いため、熱酸化膜の膜厚方向のエッチングに対して、フィン部１１１下方におけるＰＥ−ＣＶＤ膜の横方向のエッチングを効果的に行うことできる。
【００９１】
但し、原理的には、ＰＥ−ＣＶＤ膜（ＳｉＯ２膜）１９が、Ｇｅ層１１と熱酸化膜（ＳｉＯ２膜）９１との間に設けられずとも、希フッ酸によるエッチング時間の制御によって、Ｇｅ層１１のフィン部１１１に接する熱酸化膜９１を、選択的に除去できる。但し、フィン部１１１に接する熱酸化膜９１の基板表面に対して平行方向（横方向）のエッチング速度を考慮すると、Ｇｅ層１１と熱酸化膜９１との間に、エッチング速度の速い酸化膜を設けることが、好ましい。
【００９２】
ＰＥ−ＣＶＤ法によって形成されたＳｉＯ２膜１９の代わりに、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）のような、希フッ酸溶液で比較的容易にエッチングされる他の膜が、用いられてもよい。さらに、半導体層１１と下地の絶縁膜９１のそれぞれに対して大きなエッチング選択比が確保される材料であれば、ＰＥ−ＣＶＤ法以外の成膜方法によって形成されたＳｉＯ２膜、酸化ハフニウム（ＨｆＯ２）及び酸化ジルコニウム（ＺｒＯ２）のような高誘電体材料からなる膜、又は、窒化シリコン（Ｓｉ３Ｎ４）のような窒化物を主成分とする膜の中から選択される少なくとも１つの膜が、半導体層１１と絶縁膜９１との間に設けられてよい。
【００９３】
以上のように、第２の実施形態によれば、高品質な結晶性を有する半導体層を含む半導体デバイスを提供できる。
【００９４】
（３）  第３の実施形態  
図１３乃至図１６を参照して、第３の実施形態について、説明する。  
尚、第１及び第２の実施形態と実質的に同じ構成及び製造工程に関する説明は、必要に応じて行う。
【００９５】
本実施形態は、多結晶層と非晶質半導体層とを接触させた状態での加熱処理を実行することによって、多結晶／単結晶（擬似単結晶）の半導体層（例えば、フィン部／ワイヤ部）を形成することが、上述の実施形態と異なっている。
【００９６】
図１３乃至図１５は、本実施形態の半導体デバイスの製造方法を説明するための模式図である。図１３は、本実施形態の半導体デバイスの製造方法の一工程を示す平面図であり、図１４及び図１５は、本実施形態の半導体デバイスの製造方法の一工程を示す断面図である。
【００９７】
図１３及び図１４に示されるように、半導体基板（例えば、Ｓｉ基板）９０を覆う絶縁膜（例えば、ＳｉＯ２膜）上に、所定の形状及びレイアウトの複数の多結晶半導体層（例えば、多結晶Ｇｅ層）１５Ａが形成される。  
複数の多結晶Ｇｅ層１５ＡがＸ方向及びＹ方向のそれぞれに対して所定の間隔を有し、且つ、複数の多結晶Ｇｅ層１５ＡがＳｉＯ２膜９１上の所定の位置に形成されている。各多結晶Ｇｅ層１５Ａは、矩形状の平面形状を有するように、形成されている。また、多結晶Ｇｅ層１５の面積及び膜厚も、適宜制御されている。
【００９８】
多結晶Ｇｅ層１５Ａ及びＳｉＯ２膜９１上に、非晶質の半導体層（例えば、非晶質Ｇｅ層）１１Ｚが、例えば、スパッタ法によって、堆積される。  
堆積されたＧｅ層１１Ｙは、リソグラフィー（又は側壁転写技術）及びエッチングによって、加工され、基板９０，９１上の所定の位置に、１以上の非晶質のフィン部１１１Ｙが形成される。また、フィン部１１１Ｙの一端及び他端に接続される領域（コンタクト部）１１５Ｙが、基板９０，９１上にレイアウトされた多結晶Ｇｅ層１０に接するように、基板９０，９１上に形成される。
【００９９】
ここで、基板上の所定の位置にレイアウトされた多結晶Ｇｅ層１５Ａをシード層（結晶核）とした結晶成長において基板表面に対して平行方向にネッキング効果が生じるように、多結晶Ｇｅ層１５Ａとフィン部１１１Ｙとの形成位置が、制御されることが好ましい。例えば、フィン部１１１Ｙと多結晶Ｇｅ層１５Ａとが直接接触しないように、フィン部１１１Ｙと多結晶Ｇｅ層１５Ａとの間に所定の間隔が、設けられている。
【０１００】
図１５に示されるように、非晶質Ｇｅ層１１Ｙの一部が多結晶Ｇｅ層１５Ａに接した状態で、フィン部１１１Ｙを含む非晶質Ｇｅ層１１Ｙに対する加熱処理が、実行される。
【０１０１】
加熱処理によって、多結晶Ｇｅ層１５Ａを結晶核とした非晶質Ｇｅ層１１Ｙ内におけるＧｅ層１５Ａに接する部分１１７の多結晶化が始まり、その多結晶化が、トランジスタのチャネル領域となるＧｅ層１１Ｙのフィン部１１１へ伝搬する。
【０１０２】
例えば、４５０℃で５時間の加熱処理が、Ｇｅ層の結晶化のために、非晶質Ｇｅ層に対して施される。  
ＳｉＯ２膜９１上の非晶質Ｇｅ層１１Ｙは、４５０℃で５時間の加熱処理では、非晶質状態を維持する。これに対して、多結晶Ｇｅ層１５Ａに接する非晶質Ｇｅ層１１の部分１１７は、同じ加熱処理条件（４５０℃、５時間）で多結晶化する。
【０１０３】
このように、非晶質Ｇｅ層の結晶化のための加熱処理温度が、非晶質のコンタクト部１１５Ｙと多結晶Ｇｅ層（下地層／シード層）１５Ａとの間における結晶核の形成が生じる温度以上に設定され、かつ、非晶質のフィン部（チャネル領域）１１１Ｙと基板９０，９１との間における結晶核の形成が生じる温度未満に設定されることによって、非晶質のＧｅ層内の所定の領域に、結晶核の形成が生じる領域を制限できる。
【０１０４】
結晶化温度が考慮された加熱処理における多結晶半導体層１５Ａがシード層に用いられた非晶質半導体層１１Ｘの結晶化について、図１６を参照して説明する。
【０１０５】
図１６は、Ｇｅ層の結晶化の有無を測定するために実行されたラマン分光スペクトルを示すためのグラフである。図１６のグラフの横軸は、ラマンシフト（単位：ｃｍ−１）を示し、図１６のグラフの縦軸は、検出信号の大きさ（任意値）を示している。
【０１０６】
図１６の実験結果において、特性線ＰＡ１は、Ｇｅ層に接触する多結晶Ｇｅ層（シード層）が設けられている場合において加熱処理が施されたＧｅ層のラマン分光スペクトルを示し、特性線ＰＡ２は、非晶質Ｇｅ層に接触する多結晶Ｇｅ層が設けられていない場合において加熱処理が施されたＧｅ層のラマン分光スペクトルを、示している。
【０１０７】
図１６のラマン分光スペクトルの測定には、４８８ｎｍの波長を有するレーザーが用いられている。測定対象のＧｅ層の膜厚は、１２０ｎｍである。その測定対象のＧｅ層中の４８８ｎｍのレーザーの侵入長は、約５０ｎｍ〜６０ｎｍ程度である。
【０１０８】
各サンプルに施された加熱処理において、加熱温度は４５０℃、加熱時間は５時間に、それぞれ設定されている。
【０１０９】
図１６の特性線ＰＡ１に示されるように、３００ｃｍ−１付近のラマンシフトにおいて強い信号が検出される。特性線ＰＡにおけるこのラマンシフトのスペクトル（ピーク）は、多結晶Ｇｅのスペクトルである。このスペクトルは、Ｇｅ層下の多結晶Ｇｅ層（シード層）に起因するものではなく、Ｇｅ層の膜表面側の非晶質膜が多結晶化したことを示している。  
一方、Ｇｅ層に接触するシード層としての多結晶Ｇｅ層が設けられていない場合、特性線ＰＡ２に示されるように、非晶質Ｇｅを示すなだらかな検出信号が観測されている。
【０１１０】
このように、非晶質Ｇｅ層１１Ｘに多結晶Ｇｅ層が接触している状態での加熱処理によって、非晶質Ｇｅ層を結晶化できる。
【０１１１】
さらに、多結晶Ｇｅ層１０と微細な線幅のフィン部１１１との間の幾何学的なレイアウトの制御によって生じるネッキング効果によって、Ｇｅ層の結晶化された部分に結晶欠陥が生じない状態で、非晶質Ｇｅ層の結晶化が進行する。ネッキング効果が得られた状態で、フィン部１１１の全体が非晶質から結晶質に変わる。
【０１１２】
これによって、本実施形態において、多結晶又は単結晶（擬似単結晶）のフィン部１１１が形成される。
【０１１３】
この後、上述の実施形態と同様に、ゲート絶縁膜及びゲート電極が、フィン部１１１を覆うように形成され、図１０に示される構造に類似した構造を有する電界効果トランジスタが形成される。
【０１１４】
尚、シード層としての多結晶Ｇｅ層１５Ａ及びその近傍のＧｅ領域は、半導体デバイスの構成部材として用いられてもよいし、リソグラフィー工程およびエッチング工程により所定のパターンに加工されてもよい。又は、スパッタ法で堆積された薄膜の非晶質Ｇｅ層を、熱処理、ランプ加熱、またはレーザー処理等によってＧｅを凝集させることによって、アモルファス相を微結晶粒に変換した後、その膜をリソグラフィー工程等によって加工して、領域１１５Ｙ内にシード層（結晶核）１５Ａを形成しても良い。また、シード層としての多結晶Ｇｅ層１５Ａは、フィン部の結晶化後に除去されてもよい。
【０１１５】
以上のように、非晶質半導体層１１Ｙが多結晶半導体層１５Ａに接した状態における非晶質半導体層１１Ｙの加熱処理において、半導体層の結晶化温度を考慮した加熱温度の制御によって、核形成が生じる領域を制限した状態で、多結晶半導体層１５Ａに接した部分から非晶質半導体層１１Ｙ内のフィン部（ワイヤ部）１１１Ｙへ向かう方向の半導体層１１Ｙの結晶成長を、実現できる。
【０１１６】
さらに、微細な線幅のフィン部１１１Ｙに対する多結晶半導体層（シード層）１５Ａの配置及び形状などを制御することによって、非晶質半導体層１１の結晶化時に生じる可能性がある結晶欠陥がフィン部１１１に伝搬しないように、結晶欠陥の発生を抑制できる。このような、微細な半導体領域とシード層（結晶核）との幾何学的な位置の制御によるネッキング効果の結果として、非晶質半導体層の結晶性、特に、フィン部の結晶性を向上できる。
【０１１７】
以上のように、第３の実施形態によれば、高品質な結晶性を有する半導体層を含む半導体デバイスを提供できる。
【０１１８】
（４）  第４の実施形態  
図１７及び１８を参照して、第４の実施形態について、説明する。  
尚、第１乃至第３の実施形態と実質的に同じ構成及び製造工程に関する説明は、必要に応じて行う。
【０１１９】
第４の実施形態は、非晶質半導体層の上面側から半導体層の結晶化を促進することが、第１乃至第３の実施形態と異なっている。
【０１２０】
図１７及び図１８は、第２の実施形態の半導体デバイスの製造方法を説明するための図である。  
図１７に示されるように、半導体層１１Ｘは、半導体基板９０上の絶縁膜９１上に設けられている。図１３及び図１４と実質的に同様に、非晶質の半導体層（例えば、Ｇｅ層）は、例えば、スパッタ法によって、絶縁膜９１上に堆積される。フィン部（又はワイヤ部）１１１Ｙとコンタクト部１１５Ｙとを含む非晶質Ｇｅ層１１Ｙが、リソグラフィー及びエッチングによって、形成される。
【０１２１】
絶縁膜（層間絶縁膜）９２が、非晶質Ｇｅ層１１Ｘを覆うように、基板９０，９１上に堆積され、絶縁膜９２内に、コンタクトホール９２０が形成される。
【０１２２】
図１８に示されるように、形成されたコンタクトホール９２内に、Ｓｎ膜１５Ｂが、例えば、スパッタ法によって、堆積される。Ｓｎ膜１５Ｂは、Ｇｅ層１１Ｘの非晶質のコンタクト部１１５に、接触するように形成される。
【０１２３】
この後、常圧（例えば、大気圧）の窒素雰囲気中において４００℃及び５時間の加熱処理が、実行される。  
この加熱処理によって、図１８に示されるように、Ｓｎ膜１５Ｂに接触しているＧｅ層１１Ｘの部分１１９に、ＳｎとＧｅとの固溶体が生成され、その固溶体の部分１１９が結晶化する。その部分１１９を結晶核（シード層）とした結晶成長によって、多結晶Ｇｅ領域がコンタクトホール端から５００ｎｍ〜１０００ｎｍ程度の範囲で、コンタクト部１１５内に、生成される。例えば、Ｓｎ膜１５ＢとＧｅ層１１Ｘとの接触部１１９の近傍において、ＧｅＳｎ層が形成される。
【０１２４】
この加熱処理によって、ＳｎとＧｅとの固溶体を結晶核とした核成長（結晶成長）が進行し、多結晶Ｇｅ層１１１，１１５と非晶質Ｇｅ層１１１Ｙとの境界ＩＦがフィン部１１１，１１１Ｙ側へ移動する。この結果として、Ｇｅ層１１Ｙの全体が結晶化する。  
これによって、本実施形態において、多結晶（擬似単結晶）のＧｅ層が、形成される。
【０１２５】
この後、上述の実施形態と同様に、ゲート絶縁膜及びゲート電極が、フィン部１１１を覆うように形成され、図１０に示される構造に類似した構造を有する電界効果トランジスタが形成される。
【０１２６】
尚、ＳｎとＧｅの固溶体の共晶点は、Ｇｅの融点より低く、２３１℃程度である。原理的には、ＳｎとＧｅとの共晶点以上の加熱処理によって、非晶質Ｇｅは多結晶化する。ただし、高品質な結晶の生成及び半導体デバイスの製造時間を考慮すると、ＳｎとＧｅとの固溶体によるＧｅ層の結晶化のための加熱処理は、３００℃〜５００℃程度の温度で実行されることが好ましい。
【０１２７】
Ｓｎの代わりに、Ａｕ、Ａｌ、Ａｇ及びＰｂから選択される少なくとも１つが、用いられてもよい。Ｓｎ、Ａｕ、Ａｌ、Ａｇ及びＰｂは、Ｇｅと固溶体を形成する。それらの元素は、Ｇｅの融点（９３８℃）より低い共晶点を有する。また、Ｓｎの代わりに、Ｇｅと化合物（ジャーマナイド）を形成する材料、例えば、Ｎｉ、Ｃｏ及びＰｄの中から選択される少なくとも１つが用いられてもよい。Ｎｉ、Ｃｏ、Ｐｄ、Ｓｎ、Ａｕ、Ａｌ、Ａｇ及びＰｂから選択される少なくとも１つの材料が、Ｇｅ層の上面側からの結晶化のために、コンタクトホールに埋め込まれる材料として用いることができる。多結晶の半導体層（例えば、Ｇｅ層）が、非晶質の半導体層を結晶化させるためのシード層として、非晶質Ｇｅ層に接するように、コンタクトホール９２０内に埋め込まれてもよい。但し、Ｇｅと化合物を形成する元素が用いられた場合、化合物層が非晶質Ｇｅ層を掃引して移動する場合がある。この場合、Ｇｅと化合物を形成する元素によって結晶化された半導体層をチャネル材料として用いるためには、その化合物層の移動をチャネル手前で停止させることが好ましい。
【０１２８】
尚、上述の第３の実施形態において、多結晶の半導体層の代わりに、Ｎｉ、Ｃｏ、Ｐｄ、Ｓｎ、Ａｕ、Ａｌ、Ａｇ及びＰｂから選択される少なくとも１つの材料が、用いられてもよい。この場合、上述のように、加熱処理によって形成される固溶体及び化合物が、シード層／結晶核として機能し、非晶質Ｇｅ層の底部側からＧｅ層の結晶化が進行する。
【０１２９】
本実施形態において、非晶質Ｇｅ層の結晶化のための加熱温度は、非晶質のコンタクト部１１５Ｙと多結晶Ｇｅ層（下地層／シード層）１５Ａとの間における結晶核の形成が生じる温度以上に設定され、かつ、非晶質のフィン部（チャネル領域）１１１Ｙと他の部材（例えば、絶縁膜９１，９２）との間における結晶核の形成が生じる温度未満に設定されることが、好ましい。
【０１３０】
尚、シード層が非晶質半導体層１１Ｘの上面上に設けられた場合においても、第３の実施形態と同様に、フィン部１１１とシード層１５Ｂとの幾何学的な位置関係の制御によって得られるネッキング効果によって、結晶欠陥の発生を抑制しながら、非晶質半導体層１１Ｘを多結晶化（擬似単結晶化）できる。
【０１３１】
以上のように、非晶質の半導体層１１Ｘを結晶化させるための部材（ここでは、Ｓｎ膜）１５Ｂがその半導体層１１Ｘの上面上に接した状態で、半導体層１１Ｘに対する加熱処理が実行されることによって、半導体層１１Ｘが結晶化される。
【０１３２】
したがって、第４の実施形態によれば、高品質な結晶性を有する半導体層を含む半導体デバイスを提供できる。
【０１３３】
（５）  第５の実施形態  
図１９を用いて、第５の実施形態について、説明する。  
尚、第１乃至第４の実施形態と実質的に同じ構成及び製造工程に関する説明は、必要に応じて行う。
【０１３４】
本実施形態は、金属などのシード層を用いずに、減圧雰囲気中の加熱処理によって非晶質の半導体層を結晶化することが、上述の実施形態と異なっている。  
減圧雰囲気中の加熱処理によって、常圧雰囲気中の加熱処理に比較して低温の加熱温度で、非晶質半導体層から結晶質半導体層を生成できる。
【０１３５】
常圧雰囲気中で４５０℃以下の加熱処理が非晶質Ｇｅ層に施された場合、非晶質Ｇｅ層の多結晶化は、進行しない。  
一方、加熱処理中のガス圧が常圧より低減され、減圧雰囲気中の加熱処理が非晶質Ｇｅ層に施される場合、４５０℃以下の加熱温度で、非晶質Ｇｅ層が多結晶化される。
【０１３６】
本実施形態において、常圧雰囲気とは、大気圧程度のガス圧（例えば、６００Ｔｏｒｒ〜７６０Ｔｏｒｒ）でガスが加熱チャンバー内に封入されている状態を示し、減圧雰囲気とは、大気圧より低いガス圧（例えば、１Ｔｏｒｒ〜１０Ｔｏｒｒ）でガスが加熱チャンバー内に封入されている状態を示している。
【０１３７】
例えば、上述の図１７において、非晶質Ｇｅ層１１Ｙを覆う層間絶縁膜９２内に、コンタクトホール）２０が形成される。  
本実施形態において、コンタクトホール９２０が形成された後及びコンタクトホール内に部材が埋め込まれる前に、非晶質Ｇｅ層１１Ｙのコンタクト部１１５Ｙの一部分が露出した状態で、５Ｔｏｒｒの水素雰囲気下で、４２５℃で５時間の熱処理が施される。
【０１３８】
図１９は、５Ｔｏｒｒの水素雰囲気下で、４２５℃で５時間の加熱処理が施された非晶質Ｇｅ層のラマン分光スペクトルを示すグラフである。図１９のグラフの横軸は、ラマンシフト（単位：ｃｍ−１）を示し、図１９のグラフの縦軸は、検出信号の大きさ（任意値）を示している。尚、図１９のラマン分光スペクトルの測定条件は、図１５の測定条件と同じである。
【０１３９】
図１９の実験結果において、特性線ＰＢ１は、コンタクトホール近傍におけるＧｅ層のラマン分光スペクトルを示し、特性線ＰＢ２は、コンタクトホールから２μｍ離れた部分におけるＧｅ層のラマン分光スペクトルを示している。また、図１９の特性線ＰＢ３は、コンタクトホールから５μｍ以上離れた部分におけるＧｅ層のラマン分光スペクトルを示している。
【０１４０】
図１９の各特性線ＰＢ１，ＰＢ２，ＰＢ３に示されるように、コンタクトホールの開口部の近傍、及び、コンタクトホールから２μｍ離れた部分において、３００ｃｍ−１のラマンシフトが検出され、コンタクトホールの位置から２μｍの範囲内で、Ｇｅ層が多結晶化していることが、示される。  
一方、コンタクトホールから５μｍ以上離れたＧｅ層内の部分において、非晶質Ｇｅであることが示されるブロードなピークが、検出されるのみで、多結晶のＧｅを示すピークは、検出されない。
【０１４１】
このように、図１９におけるラマン分光スペクトルの測定結果によって、減圧雰囲気中における加熱処理によって、コンタクトホールから露出した非晶質Ｇｅが多結晶化することが、示されている。
【０１４２】
コンタクトホールを介して減圧雰囲気中に露出したＧｅ領域の結晶化が、コンタクト部の結晶化を経て、フィン部に伝搬し、Ｇｅ層の全体が、多結晶化（又は擬似単結晶化）される。
【０１４３】
これによって、本実施形態において、多結晶（擬似単結晶）のＧｅ層が、形成される。
【０１４４】
この後、上述の実施形態と同様に、ゲート絶縁膜及びゲート電極が、フィン部１１１を覆うように形成され、図１０に示される構造に類似した構造を有する電界効果トランジスタが形成される。
【０１４５】
尚、本実施形態において、非晶質Ｇｅ層の結晶化のための加熱温度は、露出した非晶質コンタクト部１１５Ｙにおける結晶核の形成が生じる温度以上に設定され、かつ、非晶質のフィン部（チャネル領域）１１１Ｙと他の部材（例えば、絶縁膜９１，９２）との間における結晶核の形成が生じる温度未満に設定されることが、好ましい。
【０１４６】
以上のように、本実施形態は、非晶質半導体層の結晶化のための下地層（例えば、金属層又は多結晶半導体層）を用いずに、加熱処理のガス圧条件を制御することによって、非晶質半導体層から結晶質半導体層を生成できる。
【０１４７】
それゆえ、本実施形態によれば、下地層の形成工程を削減できる。
【０１４８】
したがって、第５の実施形態によれば、比較的簡便な加熱処理の条件の制御によって、高品質な結晶性を有する半導体層を含む半導体デバイスを提供できる。
【０１４９】
（６）  変形例  
図２０及び図２１を参照して、上述の実施形態の変形例について、説明する。
【０１５０】
図２１は、第１及び第３の実施形態の変形例を説明するための図である。
【０１５１】
図２１は、トランジスタの断面構造を示す図である。
【０１５２】
図２０に示されるように、コンタクトプラグが、結晶化された半導体層（例えば、Ｇｅ層）１１の下方の化合物層（例えば、ＮｉＧｅ層又はＧｅＳｎ層）１０に接続されてもよい。ＮｉＧｅ層１０は、Ｇｅ層１１に比較して、低抵抗な層である。尚、コンタクトプラグＣＰの側面とＧｅ層１１との間に、絶縁膜が設けられてもよい。
【０１５３】
第１の実施形態の半導体デバイスの製造方法において、Ｇｅ層１１の下方の下地層（シード層）がＧｅ層と反応することによって、低抵抗な化合物層（ＮｉＧｅ層）が形成される。
【０１５４】
形成されたＮｉＧｅ層１０を非晶質Ｇｅ層１１の結晶化のための下地層のみに用いること無しに、コンタクトプラグＣＰとＧｅ層１１との間の低抵抗層に用いることによって、Ｇｅ層１１の上面上に低抵抗領域を形成するための工程を削減できる。
【０１５５】
図２１は、第１及び第２の実施形態の変形例を説明するための図である。図２１には、トランジスタの構造を説明するための鳥瞰図である。
【０１５６】
図２１に示されるように、実施形態の半導体デバイスは、ゲート電極がチャネル領域の上部、底部及び両側面を覆うゲートオールアラウンドトランジスタ（ＧＡＡトランジスタ）でもよい。
【０１５７】
第１及び第２の実施形態の半導体デバイスの製造方法によれば、チャネル領域（フィン部／ワイヤ部）と他の部材との接触を回避するために、チャネル領域の下方に、空洞が形成される。この空洞を埋め込む前に、チャネル領域の露出した全面に、ゲート絶縁膜が形成され、空洞内及びチャネル領域上に、ゲート電極材が形成される。これによって、比較的容易に、ＧＡＡ構造のトランジスタを形成できる。
【０１５８】
半導体層１１下方の金属層１０又は絶縁膜層１９の膜厚が、ゲート絶縁膜１７０より薄い場合、ゲート電極１８はフィン部１１１の下方にほとんど回りこまないため、トランジスタ構造は、ＦｉｎＦＥＴ又はｔｒｉ−ｇａｔｅＦＥＴとなる。  
一方、金属層１０又は絶縁膜層１９の膜厚がゲート絶縁膜１７０の膜厚より厚い場合、或いは、半導体層１１と金属層１０とから形成される化合物が体積膨張する場合、ゲート電極１８がフィン部１１１の下方に回り込みやすくなるため、図２１のようなＧＡＡ構造のトランジスタが形成される。
【０１５９】
尚、実施形態の半導体デバイスは、第１乃至第４の実施形態のいずれか１つによって形成された多結晶半導体層がチャネル領域（アクティブ領域）に用いられたプレーナー構造の電界効果トランジスタでもよい。
【０１６０】
以上のように、上述の実施形態は、図２０及び図２１の変形例を提供できる。
【０１６１】
（７）  適用例  
実施形態の半導体デバイスの適用例について説明する。
【０１６２】
本実施形態の半導体デバイスは、半導体回路（ＩＣ）に適用される。例えば、本実施形態の半導体デバイスを含む半導体回路は、ロジック回路、イメージセンサ、メモリ回路（例えば、フラッシュメモリ、ＭＲＡＭ）、ＦＰＧＡなどである。
【０１６３】
例えば、図１の本実施形態の半導体デバイス（マルチゲート構造のトランジスタ）は、単結晶基板９０上の層間絶縁膜９１上に、設けられている。
【０１６４】
Ｓｉ単結晶基板（バルク基板）などの半導体基板９０上には、複数の電界トランジスタ（図示せず）が設けられている。層間絶縁膜９１は、バルク基板９０上のトランジスタを覆うように、バルク基板９０上に設けられている。各種のプラグ及び配線が、多層配線技術によって、層間絶縁膜９１内に形成される。
【０１６５】
実施形態の半導体デバイスの製造方法によって、１以上のフィン部（ワイヤ部）が、電界効果トランジスタのチャネル材料（アクティブ領域）として、層間絶縁膜９１上に形成される。形成された１以上のフィン部を用いて、複数のトランジスタが、層間絶縁膜９１上に形成される。
【０１６６】
各プラグ及び各配線によって、バルク基板９０上のトランジスタが、層間絶縁膜９１上に設けられた本実施形態のトランジスタに接続される。これによって、積層チャネル構造の３次元積層型半導体回路（３Ｄ−ＩＣ）が、形成される。
【０１６７】
本実施形態によれば、良好な結晶性の半導体層（ワイヤ部及びフィン部）を、層間絶縁膜上に形成できる。それゆえ、層間絶縁膜上に形成されるトランジスタの性能を向上できる。  
その結果として、本実施形態によれば、高性能の３Ｄ−ＩＣを提供できる。
【０１６８】
（８）  その他  
本実施形態の電界効果トランジスタ及びその製造方法は、以下の構成を含む。
【０１６９】
実施形態において、ＦＥＴのチャネル領域及びソース／ドレイン領域を形成するための半導体領域（チャネル材料）は、Ｇｅ層に限定されない。チャネル材料としての半導体領域に、一般的な半導体材料、例えば、シリコン、酸化物半導体材料や窒化物半導体材料などが、用いられてもよい。
【０１７０】
チャネル領域（フィン部／ワイヤ部）の結晶性が良質であれば、チャネル領域とコンタクト部との結晶性は均一でなくとも良い。
【０１７１】
実施形態の電界効果トランジスタの製造方法において、各膜（層）の形成方法には、スパッタ法、蒸着法、化学気相堆積法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、パルスレーザー堆積法（ＰＬＤ）など、周知の堆積法を用いることができる。
【０１７２】
半導体層下方の空洞内に設けられる絶縁膜（スペーサー膜）は、ゲート絶縁膜と異なる材料を用いて、異なる工程で形成されてもよい。
【０１７３】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【符号の説明】
【０１７４】
９０：半導体基板、９１：絶縁膜、１０，１５Ａ，１５Ｂ，１９：下地層、１１Ｙ，１１Ｚ：非晶質半導体層、１１：結晶質半導体層、１１１：フィン部、１１５：コンタクト部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図２０】
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【図２１】
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【図１６】
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【図１９】
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