(57)【要約】      （修正有）【課題】ソース・ゲート間の耐圧が高く、ゲートに大きな電圧が印加されも特性が劣化しない高耐圧トランジスタを提供する。【解決手段】ソース領域１２と、ドレイン領域１４と、ソース領域とドレイン領域の間に形成された凹所内の絶縁膜１８と、ソース領域とドレイン領域の中間に配置されるよう前記絶縁膜上に形成されたゲート電極２０と、前記絶縁膜を挟んでゲート電極に対向する前記素子領域内の対向領域とソース領域の間に形成され不純物濃度がソース領域より低い第１電界緩和領域２４ａと、前記素子領域内の対向領域とドレイン領域の間に形成され不純物濃度がドレイン領域より低い第２電界緩和領域２４ｂと、第１電界緩和領域および第２電界緩和領域を囲み不純物濃度が素子領域より高い高濃度領域２８とを備え、ゲート電極は平面視において第１電界緩和領域および第２電界緩和領域から離隔し、ゲート電極の両端は平面視において前記高濃度領域に重なる。【選択図】図１
2015070150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１導電型の素子領域と、
前記素子領域に形成された前記第１導電型とは反対の第２導電型のソース領域と、
前記素子領域に形成された前記第２導電型のドレイン領域と、
少なくとも前記ソース領域と前記ドレイン領域の間に形成された凹所に設けられた絶縁膜と、
平面視において前記ソース領域と前記ドレイン領域の間に配置されるように、前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を挟んで前記ゲート電極に対向する前記素子領域内の対向領域と前記ソース領域の間に少なくとも一部が形成され、前記第２導電型の不純物の濃度が前記ソース領域より低い前記第２導電型の第１電界緩和領域と、
前記素子領域内の前記対向領域と前記ドレイン領域の間に少なくとも一部が形成され、前記第２導電型の不純物の濃度が前記ドレイン領域より低い前記第２導電型の第２電界緩和領域と、
前記素子領域において前記第１電界緩和領域および前記第２電界緩和領域を囲み、前記第１導電型の不純物の濃度が前記素子領域より高い前記第１導電型の高濃度領域とを備え、
前記ゲート電極は、平面視において前記第１電界緩和領域および前記第２電界緩和領域から離隔し、
前記ゲート電極の両端は、平面視において前記高濃度領域に重なっている
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高濃度領域は、前記ゲート電極の一端に向かって突出し前記第１電界緩和領域と前記第２電界緩和領域の間に入り込んだ第１突出部と、前記ゲート電極の他端に向かって突出し前記第１電界緩和領域と前記第２電界緩和領域の間に入り込んだ第２突出部とを有し、
前記ゲート電極の一端は、前記第１突出部に重なり、
前記ゲート電極の他端は、前記第２突出部に重なっていることを
特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板にはさらに、前記半導体装置とは異なる半導体素子と、素子分離溝に形成され前記半導体装置と前記半導体素子とを電気的に分離する素子分離膜とが設けられ、
前記素子分離溝は、第１の深さを有し、
前記半導体装置の前記凹所は、前記第１の深さを有し、
前記半導体装置の前記絶縁膜は、前記素子分離膜の材料で形成されていることを
特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記半導体基板にはさらに、ドレイン領域とチャネル領域の間に少なくとも一部が形成された前記第２導電型のドリフト領域を有する横方向拡散ＭＯＳトランジスタが設けられ、
前記ドリフト領域は、前記第２導電型の第１の不純物を第１の濃度有し、
前記半導体装置の前記第１電界緩和領域および前記第２電界緩和領域は、前記第２導電型の前記第１の不純物を前記第１の濃度有することを
特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記素子領域内の前記対向領域は、チャネル領域であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
横方向拡散ＭＯＳトランジスタ（Lateral diffused Metal Oxide Semiconductortransistor；以下、ＬＤＭＯＳトランジスタと呼ぶ）は、ソース・ドレイン間に高電圧を印加可能な高耐圧トランジスタである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−８１０４１号公報
【特許文献２】特開２００９−１３００９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしＬＤＭＯＳトランジスタのゲート酸化膜は、ロジック回路を構成するＭＯＳトランジスタと同程度の膜厚を有する。このためＬＤＭＯＳトランジスタのソース・ゲート間の耐圧（ゲート絶縁膜が絶縁破壊を起こす電圧）は、高々１０Ｖ程度である。さらには、ゲートに大きな電圧が印加されると、たとえ絶縁破壊が起きなくてもゲート絶縁膜にキャリアがトラップされトランジスタ特性が変化することがある。
【課題を解決するための手段】
【０００５】
上記の問題を解決するために、本装置の一観点によれば、半導体基板に設けられた第１導電型の素子領域と、前記素子領域に形成された前記第１導電型とは反対の第２導電型のソース領域と、前記素子領域に形成された前記第２導電型のドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間に形成された凹所に設けられた絶縁膜と、平面視において前記ソース領域と前記ドレイン領域の間に配置されるように前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を挟んで前記ゲート電極に対向する前記素子領域内の前記対向領域と前記ソース領域の間に少なくとも一部が形成され前記第２導電型の不純物の濃度が前記ソース領域より低い前記第２導電型の第１電界緩和領域と、前記前記素子領域内の対向領域と前記ドレイン領域の間に少なくとも一部が形成され前記第２導電型の不純物の濃度が前記ドレイン領域より低い前記第２導電型の第２電界緩和領域と、前記素子領域において前記第１電界緩和領域および前記第２電界緩和領域を囲み前記第１導電型の不純物の濃度が前記素子領域より高い前記第１導電型の高濃度領域とを備え、前記ゲート電極は平面視において前記第１電界緩和領域および前記第２電界緩和領域から離隔し、前記ゲート電極の両端は平面視において前記高濃度領域に重なっている半導体装置が提供される。
【発明の効果】
【０００６】
開示の装置によれば、ソース・ゲート間の耐圧が高くしかもゲートに大きな電圧が印加されも特性が殆ど変化しない高耐圧トランジスタが提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施の形態の半導体装置の平面図である。
【図２】図２は、実施の形態の半導体装置のより詳しい平面図である。
【図３】図３は、図２のIII-III線に沿った断面図である。
【図４】図４は、図２のIV-IV線に沿った断面図である。
【図５】図５は、第１突出部の近傍を拡大した図である。
【図６】図６は、実施の形態の半導体装置に類似した半導体装置の一例を示す平面図である。
【図７】図７は、図６のVII-VII線に沿った断面図である。
【図８】図８は、実施の形態の半導体装置および図６の半導体装置の特性を示す図である。
【図９】図９は、実施の形態の半導体装置に類似した半導体装置の特性を示す図である。
【図１０】図１０は、図６の半導体装置のゲート電極にストレス電圧を印加した場合のオフリーク電流の時間変化を示す図である。
【図１１】図１１は、実施の形態の半導体装置のゲート電極にストレス電圧を印加した場合のオフリーク電流の時間変化を示す図である。
【図１２】図１２は、半導体装置の製造方法の一例を説明する図である。
【図１３】図１３は、半導体装置の製造方法の一例を説明する図である。
【図１４】図１４は、半導体装置の製造方法の一例を説明する図である。
【図１５】図１５は、半導体装置の製造方法の一例を説明する図である。
【図１６】図１６は、半導体装置の製造方法の一例を説明する図である。
【図１７】図１７は、半導体装置の製造方法の一例を説明する図である。
【図１８】図１８は、半導体装置の製造方法の一例を説明する図である。
【図１９】図１９は、半導体装置の製造方法の一例を説明する図である。
【図２０】図２０は、半導体装置の製造方法の一例を説明する図である。
【図２１】図２１は、半導体装置の製造方法の一例を説明する図である。
【図２２】図２２は、半導体装置の製造方法の一例を説明する図である。
【発明を実施するための形態】
【０００８】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【０００９】
（１）構造
図１は、実施の形態の半導体装置２の平面図である。図２は、半導体装置２のより詳しい平面図である。図３は、図２のIII-III線に沿った断面図である。図４は、図２のIV-IV線に沿った断面図である。
【００１０】
図１及び３に示すように、半導体装置２は、半導体基板４（図３参照）に設けられた第１導電型（例えば、ｎ型）の素子領域を有している。図１〜４に示す例では、素子領域はウェル６である。半導体基板４は、例えば第１導電型とは反対の第２導電型（例えば、ｐ型）のシリコン基板である。ウェル６の不純物濃度は、例えば５×１０１５ｃｍ−３〜５×１０１６ｃｍ−３である。
【００１１】
図１及び２には、半導体基板４（図３参照）の表面における半導体装置２の構造が示されている。図１及び２には、層間絶縁膜８（図３参照）および層間絶縁膜８に設けられたビア１０（図３参照）は示されていない。ビア１０は例えば、図示されていない配線に接続される。
【００１２】
図１及び３に示すように、半導体装置２はさらに、ウェル６に形成された第１導電型（例えば、ｎ型）とは反対の第２導電型（例えば、ｐ型）のソース領域１２を有している。半導体装置２はさらに、ウェル６に形成された第２導電型（例えば、ｐ型）のドレイン領域１４を有している。
【００１３】
半導体装置２はさらに、少なくともソース領域１２とドレイン領域１４の間に形成された基板４の凹所１６（図３参照）に設けられた絶縁膜（以下、ゲート絶縁膜と呼ぶ）１８を有している。ゲート絶縁膜１８は、例えばシリコン酸化膜である。
【００１４】
図１〜４に示す例では凹所１６及びゲート絶縁膜１８は、ソース領域１２とドレイン領域１４の間だけでなく、ウェル６の表面の大半を覆っている。
【００１５】
半導体装置２はさらに、ゲート電極２０を有している。ゲート電極２０は、図１に示すように平面視においてソース領域１２とドレイン領域１４の中間に配置されるように、ゲート絶縁膜１８（図３参照）上に形成されている。ゲート電極２０の側面には、サイドウォール２２（図３参照）が形成されていてもよい。
【００１６】
半導体装置２はさらに、図１及び３に示すように、第２導電型（例えば、ｐ型）の不純物を有し、その濃度がソース領域１２の不純物濃度より低い第２導電型（例えば、ｐ型）の第１電界緩和領域２４ａを有している。第１電界緩和領域２４ａは、図３に示すように、ゲート絶縁膜１８を挟んでゲート電極２０に対向するチャネル領域（素子領域６内の対向領域）２６とソース領域１２の間に少なくとも一部が形成された領域である。
【００１７】
半導体装置２はさらに、図１及び３に示すように、第２導電型（例えば、ｐ型）の不純物を有し、その濃度がドレイン領域１４の不純物濃度より低い第２導電型（例えば、ｐ型）の第２電界緩和領域２４ｂを有している。第２電界緩和領域２４ｂは、図３に示すように、チャネル領域２６とドレイン領域１４の間に少なくとも一部が形成された領域である。
【００１８】
ゲート絶縁膜１８の厚さは、好ましくは５０ｎｍ以上である。このため半導体装置２のソース・ゲート間耐圧（ゲート絶縁膜の絶縁破壊が起きる電圧）は、ゲート酸化膜厚が高々十数ｎｍ程度のＬＤＭＯＳトランジスタのソース・ゲート間耐圧より格段に高い。ただしゲート酸化膜が厚くなり過ぎると、閾値が大きくなり過ぎる。従って、ゲート絶縁膜１８の厚さは、好ましくは５００ｎｍ以下である。
【００１９】
ゲート絶縁膜１８の厚さは、好ましくは５０ｎｍ以上５００ｎｍ以下である。更に好ましくは、ゲート絶縁膜１８の厚さは１００ｎｍ以上４００ｎｍ以下である。最も好ましくは、ゲート絶縁膜１８の厚さは２００ｎｍ以上３００ｎｍ以下である。
【００２０】
図３に示すソース領域１２は、内層部分１２Ｉと表層部分１２Ｓとを有している。同様に図３に示すドレイン領域１４は、内層部分１４Ｉと表層部分１４Ｓとを有している。ただしソース領域１２およびドレイン領域１４は、単層であってもよい。
【００２１】
半導体装置２と共にＬＤＤ（Lightly Doped Drain）型ＭＯＳトランジスタを半導体
基板４上に形成した場合、内層部分１２Ｉ, １４ＩはＬＤＤ構造の低濃度部分と共に形成することができる。表層部分１２Ｓ, １４Ｓは、ＬＤＤ構造の低濃度部分のうち高濃度部分と重なる部分と共に形成される。すなわち表層部分１２Ｓ, １４Ｓは、ＬＤＤ構造の低濃度部分と高濃度部分とを形成することで得られる領域である。
【００２２】
ソース領域１２およびドレイン領域１４の不純物濃度は、例えば１×１０２０ｃｍ−３以上である。
【００２３】
第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂの不純物濃度は、好ましくは５×１０１５ｃｍ−３〜５×１０１６ｃｍ−３である。さらに好ましくは、第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂの不純物濃度は、１×１０１６ｃｍ−３〜４×１０１６ｃｍ−３である。最も好ましくは、第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂの不純物濃度は、２×１０１６ｃｍ−３〜３×１０１６ｃｍ−３である。
【００２４】
このように不純物濃度が低いので、第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂの比抵抗は高い。従ってソース領域１２とドレイン領域１４の間の電界強度が緩和されて、ソース・ドレイン間の耐圧が高くなる。
【００２５】
ソース領域１２から第１電界緩和領域２４ａのゲート電極側端辺までの距離Ｄ１（図２参照）は、例えば１〜２μｍ（好ましくは、１．４μｍ程度）である。同様にドレイン領域１４から第２電界緩和領域２４ｂのゲート電極側端辺までの距離Ｄ２（図２参照）は、例えば１〜２μｍ（好ましくは、１．４μｍ程度）である。
【００２６】
―ウェル高濃度領域とゲート電極―
図１に示すように、半導体装置２はさらに、ウェル６において第１電界緩和領域２４ａ、第２電界緩和領域２４ｂ、および第１電界緩和領域２４ａと第２電界緩和領域２４ｂに挟まれた領域２７を平面視において囲むウェル高濃度領域２８を有する。したがってウェル高濃度領域２８は、ソース領域１２およびドレイン領域１４も囲む。
【００２７】
ウェル高濃度領域２８は、第１導電型（例えば、ｎ型）の不純物を有しその濃度がウェル６より高い第１導電型の領域である。ウェル高濃度領域２８の不純物濃度は、好ましくは半導体基板４の不純物濃度の１．５倍〜４.０倍（例えば、２倍程度）である。
【００２８】
ゲート電極２０の両端は図１に示すように、平面視においてウェル高濃度領域２８に重なっている。ただし、図４に示すようにゲート電極２０は、ゲート絶縁膜１８によりウェル高濃度領域２８から離隔されている。
【００２９】
具体的には例えば、図１に示すように、ウェル高濃度領域２８は第１突出部３０ａと第２突出部３０ｂとを有し、ゲート電極２０は第１突出部３０ａおよび第２突出部３０ｂとに重なっている。
【００３０】
図５は、第１突出部３０ａの近傍を拡大した図である。第１突出部３０ａは好ましくは、ゲート電極２０の一端に向かって突出し第１電界緩和領域２４ａと第２電界緩和領域２４ｂの間に入り込んだ領域である。同様に第２突出部３０ｂ、ゲート電極２０の他端に向かって突出し第１電界緩和領域２４ａと第２電界緩和領域２４ｂの間に入り込んだ領域である。
【００３１】
ソース領域１２と同じ電位がウェル高濃度領域２８に印加されると、第１電界緩和領域２４ａと第２電界緩和領域２４ｂを囲む電位障壁が形成される。その結果キャリアの流れが、チャネル層２６に制限される。これにより、キャリアをトラップするゲート絶縁膜１８の範囲が狭くなる。
【００３２】
ウェル高濃度領域２８は、第１突出部３０ａおよび第２突出部３０ｂを有さなくてもよい。この場合には例えば、ゲート電極２０がウェル高濃度領域２８に向かって延びて、ウェル高濃度領域に重なればよい。
【００３３】
第１電界緩和領域２４ａとウェル高濃度領域２８の間隔Ｇ１（図５参照）は、例えば０．７２μｍ程度である。第１突出部３０ａの長さＬ（図５参照）は、例えば１．００μｍ程度である。したがって第１突出部３０ａは、第１電界緩和領域２４ａと第２電界緩和領域２４ｂの間に０．２８μｍ程度入り込む。第２突出部３０ｂについても、同様である。
【００３４】
図１に示すように、ゲート電極２０は、平面視において第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂから離隔していることが好ましい。理由については、後述する。
【００３５】
ゲート電極２０と第１電界緩和領域２４ａの間隔Ｇ２（図５参照）は、好ましくは０．１μｍ〜０．４μｍ（例えば、０．２μｍ程度）である。同様にゲート電極２０と第２電界緩和領域２４ｂの間隔も、好ましくは０．１μｍ〜０．４μｍ（例えば、０．２μｍ程度）である。
【００３６】
ゲート電極２０の幅Ｗ１（図参照）は、例えば２μｍ〜６μｍ（好ましくは、４．６μｍ程度）である。
【００３７】
―コンタクト領域―
図２及び３に示すように、ウェル高濃度領域２８の中央部には、第１コンタクト領域３２ａが設けられることが好ましい。第１コンタクト領域３２ａは第１導電型（例えば、ｎ型）の不純物を有し、その濃度はウェル高濃度領域２８の不純物濃度より高い。第１コンタクト領域３２ａには、ビア１０が接続される。
【００３８】
ウェル６の周囲の基板表面（半導基板４の表面）には、第２コンタクト領域３２ｂが設けられることが好ましい。第２コンタクト領域３２ｂは第２導電型（例えば、ｐ型）の不純物を有し、その濃度は半導体基板４の不純物濃度より高い。第２コンタクト領域３２ｂには、別のビア１０が接続される。
【００３９】
ビア１０は、ソース領域１２とドレイン領域１２とゲート電極２０にも接続される。
【００４０】
―素子分離膜―
図３に示すように、第１コンタクト領域３２ａの外側には、素子分離膜３４が設けられてもよい。一方、ゲート絶縁膜１８は、第１コンタクト領域３２ａの内側に設けられる。
【００４１】
ゲート電極２０が形成される凹所１６（図３参照）は、素子分離膜３４が形成される素子分離溝３８と同時に形成することができる。同様にゲート絶縁膜１８は、素子分離膜３４と同時に形成することができる。
【００４２】
―閾値調整領域―
チャネル領域２６を含む領域３６（以下、閾値調整領域と呼ぶ）には、半導体装置２の閾値を調整するため不純物が導入されてもよい。
【００４３】
（２）動作
第１導電型がｎ型の場合、半導体装置２は一種のｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタである。この場合、第１コンタクト領域３２ａ（図２参照）、第２コンタクト領域３２ｂ、およびソース領域１２には、例えば基板電位（０Ｖ）が印加される。ドレイン領域１４には例えば、例えばソース領域１２より１０Ｖ以上低い電圧（例えば、−１４Ｖ）が印加される。
【００４４】
この状態で、ソース領域１２とゲート電極２０の間に、例えば０Ｖが印加されると半導体装置２はＯＦＦ状態になる。一方、ソース領域１２とゲート電極２０との間に例えば−１４Ｖが印加されると、半導体装置２はＯＮ状態になる。半導体装置２の閾値は例えば−３．２Ｖである。
【００４５】
ロジック回路を構成するＭＯＳトランジスタのゲート酸化膜１８の厚さは、高々十数ｎｍ（例えば、１８ｎｍ程度）である。このため耐圧は、高々１０Ｖ程度である。一方、ゲート絶縁膜１８の膜厚が３００ｎｍの場合、ゲート絶縁膜１８の耐圧は１００Ｖ以上になる。
【００４６】
したがって、ソース領域１２とゲート電極２０の間に−１０Ｖ〜−２０Ｖ程度の高電圧を印加しても、ゲート酸化膜１８は破壊されない。このため、車載用バッテリーが発生する電圧（例えば、１２Ｖ）を直接ゲート電極２０に印加しても、ゲート酸化膜１８は破壊されない。
【００４７】
さらに、ソース領域１２とゲート電極２０も間に例えば４０Ｖ程度のサージ電圧が印加されても、ゲート酸化膜１８は破壊されない。
【００４８】
ドレイン領域１４とソース領域１２の間には、１０Ｖ以上の電圧を印加することができる。このような高電圧を印加してもチャネル領域２６に発生する電界は、第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂにより緩和される。このため、チャネル層２６は破壊されない。ソース領域１２とドレイン領域１４の間の耐圧は、例えば５２Ｖである。
【００４９】
なお、第１導電型がｐ型の場合、半導体装置２は一種のｎチャネルＭＯＳトランジスタである。この場合、第１コンタクト領域３２ａ、第２コンタクト領域３２ｂ、およびソース領域１２には、例えば基板電位（０Ｖ）が印加される。ドレイン領域１４には、例えばソース領域１２より１０Ｖ以上高い電圧（例えば、１４Ｖ）が印加される。
【００５０】
（３）特性
図６は、実施の形態の半導体装置２に類似した半導体装置１０２の一例を示す平面図である。図７は、図６のVII-VII線に沿った断面図である。
【００５１】
この半導体装置１０２のゲート電極２０は、図６及び７に示すように、平面視において第１電界緩和領域１２４ａおよび第２電界緩和領域１２４ｂに重なっている。一方、ゲート電極２０は、平面視においてウェル高濃度領域１２８から離隔している。
【００５２】
図８は、実施の形態の半導体装置２および図６の半導体装置１０２の特性を示す図である。図８（ａ）には、図６の半導体装置１０２の特性が示されている。横軸は、ゲート電圧（ソース領域１２とゲート電極２０の間の電圧）である。縦軸は、ドレイン電流である。後述する図８（ｂ）〜図９（ｂ）についても、同様である。
【００５３】
図８（ａ）の特性は、第１コンタクト領域３２ａと第２コンタクト領域３２ｂとソース領域１２とに基板電位（０Ｖ）を印加し、ドレイン領域１４に−１４Ｖを印加した状態で測定した。ゲート電圧は、１０Ｖ〜−４２Ｖである。図８（ｂ）〜図９（ｂ）に示す特性ついても、同様である。
【００５４】
図８（ａ）中の曲線Ａ１は、ゲート電極２０にストレス電圧を印加する前の特性を示している。図８（ａ）中の曲線Ｂ１は、ゲート電極２０に−８０Ｖのストレス電圧を印加した後の特性を示している。
【００５５】
ストレス電圧は、第１コンタクト領域３２ａと第２コンタクト領域３２ｂとソース領域１２とドレイン領域１４とに基板電位（０Ｖ）が印加された状態で印加される（以下、同様）。
【００５６】
曲線Ｂ１が示すようにストレス電圧が印加されると、半導体装置１０２のオフリーク電流（半導体装置がＯＦＦ状態の時のドレイン電流）は増加する。これは、ストレス電圧の印加によりゲート絶縁膜１８にホールがトラップされて、半導体装置１０２の特性が変化するためと考えられる。
【００５７】
図８（ｂ）には、実施の形態の半導体装置２の特性が示されている。図８（ｂ）中の曲線Ａ２は、ゲート電極２０にストレス電圧を印加する前の特性を示している。図８（ｂ）中の曲線Ｂ２は、ゲート電極２０に−８０Ｖのストレス電圧を印加した後の特性を示している。
【００５８】
図８（ｂ）に示すように、実施の形態の半導体装置２によれば、ゲート電極２０にストレス電圧を印加してもオフリーク電流は殆ど増加しない。すなわち実施の形態によれば、ソース・ゲート間に大きな電圧を印加しても特性が変化しない半導体装置２が得られる。
【００５９】
図９は、実施の形態の半導体装置２に類似した別の半導体装置の特性を示す図である。図９（ａ）は、ゲート電極２０が平面視において第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂに重なるとともにゲート電極２０の両端がウェル高濃度領域２８の突出部（第１突出部３０ａと第２突出部３０ｂ）に重なった半導体装置の特性を示している。
【００６０】
図９（ａ）中の曲線Ａ３は、ゲート電極２０にストレス電圧を印加する前の特性を示している。図９（ａ）中の曲線Ｂ３は、ゲート電極２０に−８０Ｖのストレス電圧を印加した後の特性を示している。図９（ａ）に示すように、ゲート電極２０にストレス電圧を印加すると上記半導体装置のオフリーク電流は増加する。
【００６１】
図９（ｂ）は、ゲート電極２０が平面視において第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂに重ならないとともにゲート電極２０の両端がウェル高濃度領域１２８から離隔した半導体装置の特性を示している。
【００６２】
図９（ｂ）中の曲線Ａ４は、ゲート電極２０にストレス電圧を印加する前の特性を示している。図９（ｂ）中の曲線Ｂ４は、ゲート電極２０に−８０Ｖのストレス電圧を印加した後の特性を示している。図９（ｂ）に示すように、ゲート電極２０にストレス電圧を印加すると上記半導体装置のオフリーク電流は増加する。
【００６３】
以上の結果は、ゲート電極２０が第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂから離隔し更にウェル高濃度領域２８に両端が重なる構造により、オフリーク電流の増加が抑制されることを示している。この構造は、実施の形態の半導体装置２が有する構造である。
【００６４】
図１０は、図６の半導体装置１０２のゲート電極２０にストレス電圧を印加した場合のオフリーク電流の時間変化を示す図である。横軸は、ストレス電圧の印加を開始してからの経過時間である。縦軸は、オフリーク電流である。
【００６５】
図１０の特性は、第１コンタクト領域３２ａと第２コンタクト領域３２ｂとソース領域１２とゲート電極２０に基板電位（０Ｖ）を印加し、ドレイン領域１４に−１４Ｖを印加した状態で測定した。ストレス電圧は、−４０Ｖ、−５０Ｖ，−６０Ｖ，および−８０Ｖである。後述する図１１についても、同様である。
【００６６】
図１０に示すように、半導体装置１０２のオフリーク電流は、ストレス電圧を高々１０秒程度印加しただけで増加し始める。
【００６７】
図１１は、実施の形態の半導体装置２のゲート電極２０にストレス電圧を印加した場合のオフリーク電流の時間変化を示す図である。
【００６８】
図１１に示すように、ストレス電圧の大きさが６０Ｖ以下であれば、半導体装置２のオフリーク電流は殆ど増加しない。
【００６９】
（４）他の半導体素子との集積化
半導体基板４には、半導体装置２とともに別の半導体素子を形成してもよい。この場合半導体基板４には好ましくは、素子分離溝３８（図３参照）に形成され、この半導体素子と半導体装置２を電気的に分離する素子分離膜３４が形成される。上記半導体素子は例えば、ｐチャネルＬＤＭＯＳトランジスタ６８（図２２参照）である。この半導体素子は、ロジック回路を構成するＭＯＳトランジスタやｎチャネルＬＤＭＯＳトランジスタであってもよい。
【００７０】
素子分離溝３８は、所定の深さ（例えば、３５０ｎｍ）を有している。半導体装置２の凹所１６（図３参照）は、好ましくはこの所定の深さを有する。素子分離膜３４の材料は、例えば酸化シリコンである。ゲート絶縁膜１８は、この素子分離膜３４の材料で形成されることが好ましい。この場合、素子分離膜３４とゲート絶縁膜１８とを同時に形成することは容易である。したがって、半導体装置２は他の半導体素子との親和性が高い。
【００７１】
素子分離溝３８の深さ（すなわち、凹所１６の深さ）は、好ましくは１００ｎｍ以上６００ｎｍ以下である。更に好ましくは、素子分離溝３８の深さは２００ｎｍ以上５００ｎｍ以下である。最も好ましくは、素子分離溝３８の深さは３００ｎｍ以上４００ｎｍ以下である。
【００７２】
他の半導体素子がＬＤＭＯＳトランジスタの場合、ＬＤＭＯＳのドリフト領域７４（図２２（ｂ）参照）は所定の濃度の第２導電型（例えば、ｐ型）の所定の不純物を有する。半導体装置２の第１電界緩和領域２４ａおよび第２電界緩和領域２４ｂは、第２導電型の上記所定の不純物を上記所定の濃度有することが好ましい。上記所定の濃度は、例えば５×１０１５ｃｍ−３〜５×１０１６ｃｍ−３である。
【００７３】
なおＬＤＭＯＤ６８（図２２参照）は、ドレイン領域７０とチャネル領域７２の間に少なくとも一部が形成されたドリフト領域７４を有するトランジスタである。以上の例では、ドリフト領域は第２導電型（例えば、ｐ型）である。
【００７４】
（５）製造方法
図１２〜２２は、半導体装置２の製造方法の一例を説明する図である。図１２（ａ）、１３（ａ）  ……  ２２（ａ）は平面図である。図１２（ｂ）、１３（ｂ）  ……  ２２（ｂ）はそれぞれ、図１２（ａ）、１３（ａ）  ……  ２２（ａ）のXIIB-XIIB, XIIIB-XIIIB,……XXIIB-XXIIB線に沿った断面図である。
【００７５】
図１２〜２２には、実施の形態の半導体装置２とＬＤＭＯＳを同一基板に形成する場合の製造方法が示されている。図１２（ａ）〜２２（ｂ）の左側には、実施の形態の半導体装置２に対応する領域が示されている。図１２（ａ）〜２２（ｂ）の右側には、ＬＤＭＯＳに対応する領域が示されている。
【００７６】
―ゲート酸化膜および素子分離膜の形成（図１２〜１４）―
例えば比抵抗が１０Ω・ｃｍ程度のＰ型半導体基板４（例えば、Ｐ型Ｓｉ基板）を用意する。この半導体基板４の表面を酸化して、厚さ１５ｎｍ程度の保護酸化膜（図示せず）を形成する。
【００７７】
この保護酸化膜の上に、気相成長法により窒化膜を１５０ｎｍ程度形成する。さらにこの窒化膜の上に、半導体装置２の凹所１６および素子分離溝３８に対応するレジスト膜を形成する。このレジスト膜を介して窒化膜をエッチングし、図１２に示すように、エッチングマスク４０を形成する。
【００７８】
このエッチングマスク４０を介して半導体基板４をエッチングし、凹所１６および素子分離溝３８を形成する。凹所１６および素子分離溝３８の深さは、例えば３５０ｎｍである。
【００７９】
次に、酸化雰囲気で半導体基板４を１１００℃でアニールし、半導体基板４の露出面を４０ｎｍ程度酸化する。その後、半導体基板４の上に気相成長法より厚さ６７５ｎｍ程度の絶縁膜（例えば、酸化シリコン）を堆積し、凹所１６および素子分離溝３８を埋める。
【００８０】
図１３に示すように、この絶縁膜をエッチングマスク４０が露出するまでＣＭＰ（Chemical Mechanical Polishing）により研磨して、ゲート絶縁膜１８および素子分離膜３４を形成する。
【００８１】
その後、図１４に示すように、エッチングマスク４０と保護酸化膜をウェットエッチングにより除去する。この時、ゲート絶縁膜１８および素子分離膜３４も１５ｎｍ程度エッチングされる。保護酸化膜の除去により露出した半導体基板４の表面を再び酸化雰囲気中で酸化して、厚さ１０ｎｍ程度の保護酸化膜（図示せず）を成長する。酸化温度は例えば、９００℃程度である。
【００８２】
―ウェルおよびＮボディへの不純物導入（図１５）―
図１５に示すように、半導体装置２のウェル６およびＬＤＭＯＳトランジスタのＮボディそれぞれに対応する開口部が設けられたレジスト膜４２を、半導体基板４の上に形成する。このレジスト膜４２を介して、半導体基板４に燐イオン（Ｐ＋）をイオン注入する。加速電圧は、例えば２ＭｅＶである。ドーズ量は、例えば２．５０×１０１２ｃｍ−２である。その後さらにオン（Ｐ＋）をイオン注入する。加速電圧は、例えば５００ｋｅＶである。ドーズ量は、例えば１．５０×１０１２ｃｍ−２である。
【００８３】
このイオン注入により、ウェル６に対応する領域４４およびＮボディに対応する領域４６に、ｎ型不純物が導入される。その後、レジスト膜４２を剥離する。
【００８４】
尚、図１５（ａ）には、レジスト膜４２は図示されていない。図１６（ａ）、図１７（ａ）、図１８（ａ）、図２０（ａ）、および図２１（ａ）についても、同様である。
【００８５】
―電界緩和領域およびドリフト領域への不純物導入（図１６）―
図１６に示すように、半導体装置２の第１電界緩和領域２４ａ、半導体装置２の第２電界緩和領域２４ｂ、およびＬＤＭＯＳトランジスタのドリフト領域７４それぞれに対応する開口部が設けられたレジスト膜１４２を、半導体基板４の上に形成する。このレジスト膜１４２を介して、半導体基板４にホウ素イオン（Ｂ＋）をイオン注入する。加速電圧は、例えば１５０ｋｅＶである。ドーズ量は、例えば５．５０×１０１２ｃｍ−２である。
【００８６】
このイオン注入により、第１電界緩和領域２４ａに対応する領域４８と第２電界緩和領域２４ｂに対応する領域５０とドリフト領域７４に対応する領域５２それぞれに、ｐ型不純物が導入される。その後、レジスト膜１４２を剥離する。
【００８７】
電界緩和領域２４ａ，２４ｂに対応するレジストマスク１４２の開口部は、ゲート電極２０の形成位置から例えば０．２μｍ程度離れるように形成される。この距離は、スッテパーの位置合せ誤差より十分広い。したがって、ゲート電極２０と電界緩和領域２４ａ，２４ｂが平面視において重なることはない。
【００８８】
―閾値調整領域への不純物導入（図１７）―
図１７に示すように、半導体装置２の閾値調整領域３６に対応する開口部が設けられたレジスト膜２４２を、半導体基板４の上に形成する。このレジスト膜２４２を介して、半導体基板４にホウ素イオン（Ｂ＋）をイオン注入する。加速電圧は、例えば１５０ｋｅＶである。ドーズ量は、例えば７．０×１０１２ｃｍ−２である。
【００８９】
このイオン注入により、閾値調整領域３６に対応する領域５４にｐ型不純物が導入される。その後、レジスト膜２４２を剥離する。
【００９０】
―ウェル高濃度領域への不純物導入（図１８）―
図１８に示すように、半導体装置２のウェル高濃度領域２８に対応する開口部が設けられたレジスト膜３４２を、半導体基板４の上に形成する。このレジスト膜３４２を介して、半導体基板４に燐素イオン（Ｐ＋）とヒ素イオン（Ａｓ＋）をイオン注入する。燐素イオンおよびヒ素イオンの加速電圧はそれぞれ、例えば５００ｋｅＶおよび１８０ｋｅＶである。燐素イオンおよびヒ素イオンのドーズ量はそれぞれ、例えば２．８×１０１３ｃｍ−２および４．１×１０１２ｃｍ−２である。
【００９１】
このイオン注入により、ウェル高濃度領域２８に対応する領域５６にｎ型不純物が導入される。その後、レジスト膜３４２を剥離する。
【００９２】
―活性化アニール―
これまでにイオン注入した不純物を活性化するため、半導体基板４をアニールする。熱処理温度は、例えば１０００℃である。熱処理時間は、例えば１０ｓｅｃである。熱処理雰囲気は、例えばＮ２である。
【００９３】
以上により、ウェル高濃度領域２８等が形成される。
【００９４】
アニール後、半導体基板４の表面に形成された保護酸化膜（図示せず）をウェットエッチングにより除去する。保護酸化膜を除去する際、ゲート絶縁膜１８および素子分離膜３４の表面もエッチングされる。従って、これまで繰り返された保護酸化膜の除去により、ゲート絶縁膜１８および素子分離膜３４はある程度薄くなる。ゲート絶縁膜１８および素子分離膜３４の厚さは例えば、２７０ｎｍ程度になる。
【００９５】
―ゲート電極の形成（図１９）―
次に気相成長法により半導体基板４の上に、ポリシリコン膜を例えば１８０ｎｍ程度成長する。このポリシリコン膜をフォトリソグラフィー技術とエッチングによりパターンニングし、図１９に示すように半導体装置２およびＬＤＭＯＳトランジスタのゲート電極２０，５７を形成する。
【００９６】
―ソース領域およびドレイン領域の形成（図２０及び２１）
ここでは、半導体装置２およびＬＤＭＯＳトランジスタと共にＬＤＤ（Lightly Doped Drain）構造のＰチャネルＭＯＳトランジスタを半導体基板４に形成する場合の工程の一例を説明する。
【００９７】
まず、図２０に示すように、半導体装置２とＬＤＭＯＳトランジスタとＰチャネルＭＯＳトランジスタそれぞれのソース領域とドレイン領域に対応する開口部および第２コンタクト領域３２ｂに対応する開口部が設けられたレジスト膜４４２を、半導体基板４の上に形成する。なお図２０には、ＰチャネルＭＯＳトランジスタに対応する領域は示されていない。後述する図２１についても、同様である。
【００９８】
このレジスト膜４４２を介して、半導体基板４にＢＦ２＋をイオン注入する。加速電圧は、例えば８０ｋｅＶである。ドーズ量は、例えば４．５×１０１３ｃｍ−２である。
【００９９】
このイオン注入により、各トランジスタのソース領域およびドレイン領域に対応する領域５８およびウェル周囲のコンタクト領域（第２コンタクト領域３２ｂ）に対応する領域５９に、ｐ型不純物が導入される。その後、レジスト膜４４２を剥離する。
【０１００】
次に図２１に示すように、各トランジスタのゲート電極の側面にサイドウォール２２を形成する。
【０１０１】
その後図２１（ｂ）に示すように、各トランジスタのソース領域とドレイン領域、ウェルの周囲に設けられるコンタクト領域（例えば、第２コンタクト領域３２ｂ）、および各トランジスタのゲート電極２０を覆わないようにレジスト膜５４２を、半導体基板４の上に形成する。
【０１０２】
このレジスト膜５４２を介して、半導体基板４にＢ＋イオンとＦ＋イオン注入する。Ｂ＋イオンとＦ＋イオンの加速電圧はそれぞれ、例えば５ｋｅＶと８ｋｅＶである。Ｂ＋イオンとＦ＋イオンのドーズ量は、例えば２．０×１０１５ｃｍ−２と４．０×１０１４ｃｍ−２である。その後、レジスト剥離５４２を剥離する。
【０１０３】
このイオン注入により、ゲート電極２０にｐ型不純物が導入される。各トランジスタのソース領域およびドレイン領域に対応する領域６２には、ｐ型不純物が再度導入される。さらに、ウェル周囲のコンタクト領域（第２コンタクト領域３２ｂ）に対応する領域６０に、ｐ型不純物が再度導入される。
【０１０４】
―活性化アニール―
上記イオン注入により導入した不純物を活性化するため、半導体基板４をアニールする。熱処理温度は、例えば１０００℃である。熱処理時間は、例えば１０ｓｅｃである。熱処理雰囲気は、例えばＮ２である。これにより、各トランジスタのソース領域とドレイン領域等が形成される。
【０１０５】
―Ｎボディ内コンタクト領域の形成―
ＬＤＭＯＳのＮボディ４６内の領域６４（図２１（ａ）参照）にｎ型不純物をイオン注入し、アニールにより活性化する。これにより、Ｎボディ４６内にコンタクト領域７６（図２２（ｂ）参照）が形成される。
【０１０６】
―コンタクト電極の形成（図２２）―
次に、各トランジスタのソース領域とドレイン領域に上に形成された保護酸化膜を除去する。その後、半導体基板４の表面に例えば厚さ６ｎｍ程度のコバルト膜を、スパッターにより形成する。
【０１０７】
その後コバルト膜を形成した半導体基板４をアニールして、コバルトシリサイドを１次形成する。アニール温度は、例えば５４０℃である。アニール雰囲気は、例えばＮ２である。アニール時間は、例えば３０秒である。その後、未反応のコバルトを自己形成的に除去する。その後半導体基板４をさらにアニールして、コバルトシリサイドを２次形成する。
【０１０８】
これにより図２２に示すように、ソース領域とドレイン領域とゲート電極上にコンタクト電極６６が形成される。以上により、半導体装置２およびＬＤＭＯＳ６８が形成される（配線部分を除く）。尚、図１〜３等ではコンタクト電極は省略されている。
【０１０９】
―コンタクトプラグの形成―
コンタクト電極６６を形成した半導体基板４の上に層間絶縁膜８（図３参照）を堆積し、さらにビア１０および配線（図示せず）を形成して半導体装置２およびＬＤＭＯＳトランジスタ６８を含む集積回路を完成する。
【０１１０】
形成された半導体装置２の閾値は、例えば−３．２Ｖである。測定条件は、ソース電位が０Ｖ、ドレイン電位が−１４Ｖ、素子温度が２７℃である。閾値は、ドレイン電流が１ｎＡ／μｍとなる時のゲート電圧である。
【０１１１】
オン電流は、例えば−１２μＡ／μｍである。測定条件は、ゲート電圧が−１４Ｖ、ドレイン電位が−１４Ｖ、ソース電位とウェル電位と基板電位が０Ｖである。素子温度は２７℃である。
【０１１２】
ソース・ドレイン間の耐圧は、例えば５２Ｖである。測定条件は、ゲート電圧が０Ｖ、ソース電位とウェル電位と基板電位が０Ｖである。素子温度は２７℃である。上記耐圧は、ドレイン電流が０．１μＡになる時のソース・ドレイン間電圧である。
【０１１３】
実施の形態では、第１導電型はｐ型であり、第２導電型はｎ型である。しかし第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
【０１１４】
実施の形態では、半導体基板４はシリコン基板である。しかし、半導体基板４は他の半導体基板（例えば、ＧａＡｓ基板やＩｎＰ基板）であってもよい。
【０１１５】
実施の形態では、ゲート絶縁膜１８および素子分離膜３４の材料は酸化シリコンである。しかし、ゲート絶縁膜１８および素子分離膜３４の材料は、他の材料たとえばＳｉＯＣであってもよい。
【０１１６】
実施の形態では、素子領域６は第２導電型の半導体基板に設けられた第１導電型のウェルである。しかし素子領域６は、第１導電型の半導体基板に設けられた第１導電型の領域であってもよい。
【０１１７】
実施の形態では、ソース領域は第１電界緩和領域内に形成される。しかし、ソース領域は第１電界緩和領域のゲート電極とは反対側の一辺に接していてもよい。ドレイン領域についても、同様である。
【０１１８】
以上の実施の形態に関し、更に以下の付記を開示する。
【０１１９】
（付記１）
半導体基板に設けられた第１導電型の素子領域と、
前記素子領域に形成された前記第１導電型とは反対の第２導電型のソース領域と、
前記素子領域に形成された前記第２導電型のドレイン領域と、
少なくとも前記ソース領域と前記ドレイン領域の間に形成された凹所に設けられた絶縁膜と、
平面視において前記ソース領域と前記ドレイン領域の間に配置されるように、前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を挟んで前記ゲート電極に対向する前記素子領域内の対向領域と前記ソース領域の間に少なくとも一部が形成され、前記第２導電型の不純物の濃度が前記ソース領域より低い前記第２導電型の第１電界緩和領域と、
前記素子領域内の前記対向領域と前記ドレイン領域の間に少なくとも一部が形成され、前記第２導電型の不純物の濃度が前記ドレイン領域より低い前記第２導電型の第２電界緩和領域と、
前記素子領域において前記第１電界緩和領域および前記第２電界緩和領域を囲み、前記第１導電型の不純物の濃度が前記素子領域より高い前記第１導電型の高濃度領域とを備え、
前記ゲート電極は、平面視において前記第１電界緩和領域および前記第２電界緩和領域から離隔し、
前記ゲート電極の両端は、平面視において前記高濃度領域に重なっている
半導体装置。
【０１２０】
（付記２）
付記１に記載の半導体装置において、
前記高濃度領域は、前記ゲート電極の一端に向かって突出し前記第１電界緩和領域と前記第２電界緩和領域の間に入り込んだ第１突出部と、前記ゲート電極の他端に向かって突出し前記第１電界緩和領域と前記第２電界緩和領域の間に入り込んだ第２突出部とを有し、
前記ゲート電極の一端は、前記第１突出部に重なり、
前記ゲート電極の他端は、前記第２突出部に重なっていることを
特徴とする半導体装置。
【０１２１】
（付記３）
付記１又は２に記載の半導体装置において、
前記半導体基板にはさらに、前記半導体装置とは異なる半導体素子と、素子分離溝に形成され前記半導体装置と前記半導体素子とを電気的に分離する素子分離膜とが設けられ、
前記素子分離溝は、第１の深さを有し、
前記半導体装置の前記凹所は、前記第１の深さを有し、
前記半導体装置の前記絶縁膜は、前記素子分離膜の材料で形成されていることを
特徴とする半導体装置。
【０１２２】
（付記４）
付記１乃至３のいずれか１項に記載の半導体装置において、
前記半導体基板にはさらに、ドレイン領域とチャネル領域の間に少なくとも一部が形成された前記第２導電型のドリフト領域を有する横方向拡散ＭＯＳトランジスタが設けられ、
前記ドリフト領域は、前記第２導電型の第１の不純物を第１の濃度有し、
前記半導体装置の前記第１電界緩和領域および前記第２電界緩和領域は、前記第２導電型の前記第１の不純物を前記第１の濃度有することを
特徴とする半導体装置。
【０１２３】
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置において、
前記絶縁膜の厚さは、５０ｎｍ以上であることを
特徴とする半導体装置。
【０１２４】
（付記６）
付記１乃至５のいずれか１項に記載の半導体装置において、
前記素子領域内の前記対向領域は、チャネル領域であることを特徴とする半導体装置。
【符号の説明】
【０１２５】
２・・・半導体装置
４・・・半導体基板
６・・・ウェル（素子領域）
１２・・・ソース領域
１４・・・ドレイン領域
１６・・・凹所
１８・・・ゲート絶縁膜
２０・・・ゲート電極
２４ａ・・・第１電界緩和領域
２４ｂ・・・第２電界緩和領域
２６・・・チャネル領域
２８・・・ウェル高濃度領域
３０ａ・・・第１突出部
３０ｂ・・・第２突出部
３８・・・素子分離溝
６８・・・ＬＤＭＯＳトランジスタ
【図１】
2015070150.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2015070150.tif 000019
【図１８】
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【図１９】
2015070150.tif 000021
【図２０】
2015070150.tif 000022
【図２１】
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【図２２】
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