(57)【要約】【課題】半導体集積回路において、回路の密集を防ぎ、配線領域の確保を可能とし、配線混雑を防止するための技術を提供する。【解決手段】複数の選択回路と、前記複数の選択回路に共通で、信号選択を制御するための選択信号を前記選択回路に供給する選択レジスタとを有する半導体集積回路であって、前記複数の選択回路のそれぞれには、データ信号または制御信号が入力され、前記選択レジスタは、前記データ信号が入力されるデータ信号用の選択回路と、前記制御信号が入力される制御信号用の選択回路とのそれぞれについて設けられ、前記制御信号は、前記データ信号との関連で処理される信号であることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の選択回路と、前記複数の選択回路に共通で、信号選択を制御するための選択信号を前記選択回路に供給する選択レジスタとを有する半導体集積回路であって、
前記複数の選択回路のそれぞれには、データ信号または制御信号が入力され、
前記選択レジスタは、前記データ信号が入力されるデータ信号用の選択回路と、前記制御信号が入力される制御信号用の選択回路とのそれぞれについて設けられ、
前記制御信号は、前記データ信号との関連で処理される信号であることを特徴とする半導体集積回路。
【請求項２】
前記複数の選択回路のそれぞれは、入力段に接続された複数の始点レジスタから前記データ信号または前記制御信号が入力されるか、または、出力段に接続された複数の終点レジスタのいずれかに対し前記データ信号または前記制御信号を出力する、ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記データ信号が複数種類存在し、前記データ信号の種類ごとに前記データ信号用の選択回路が設けられる場合、及び、前記データ信号が分割され、分割されたデータ信号ごとに前記データ信号用の選択回路が設けられる場合の少なくともいずれかの場合に、
前記選択レジスタは、それぞれの選択回路について独立に設けられることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記制御信号が複数種類存在し、前記制御信号の種類ごとに前記制御信号用の選択回路が設けられる場合に、
前記選択レジスタは、それぞれの選択回路について独立に設けられることを特徴とする請求項２または３に記載の半導体集積回路。
【請求項５】
前記制御信号が複数種類存在し、前記制御信号用の選択回路がそれぞれの種類の制御信号について設けられる場合であって、かつ、それぞれの制御信号が１ビット信号である場合に、１つの選択レジスタが、複数の前記制御信号用の選択回路に共通に設けられることを特徴とする請求項２または３に記載の半導体集積回路。
【請求項６】
前記選択レジスタは、前記始点レジスタ又は終点レジスタの数、または、前記データ信号または前記制御信号のビット数のいずれかが、対応する閾値を越える場合に、当該選択回路について独立に設けられることをさらに特徴とする請求項２乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
請求項１乃至６のいずれか１項の半導体集積回路を備える情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、及び、該半導体集積回路を備える情報処理装置に関する。
【背景技術】
【０００２】
近年のＬＳＩ設計において、チップサイズの増大が大きな課題の１つとなっている。チップサイズの増大を引き起こす原因の１つとして、レイアウト設計時における配線の混雑（配線混雑）がある。配線が混雑した場合、配線を迂回させて素子どうしを接続させなければならない。配線を迂回した場合、信号の遅延が大きくなり回路の性能が低下したり、遅延補償のための素子を配置しなければならなくなる。
【０００３】
ＬＳＩ設計は一般的に、ＬＳＩ仕様設計、機能設計、論理設計及びレイアウト設計の一連の作業を経ることにより行われる。この一連の作業において論理設計以前に配線混雑の発生箇所を予測することは困難であり、レイアウト設計時に初めて配線混雑が判明することが多かった。そのため、配線混雑への対処も、レイアウト設計時において、配線混雑が判明した後に実施していた。
【０００４】
配線混雑を緩和する方法としては、配線混雑の原因となる回路部分の回路構成を修正する方法が望ましいが、レイアウト設計時に扱うレイアウトデータは、論理設計以前のデータに比べて抽象度が低く、回路構成も複雑になっている。そのため、レイアウトデータに対して回路修正を実施することは非常に困難であり、配線混雑の緩和のため、チップサイズを拡大する等して配線領域を確保する場合が多かった。特に、ＬＳＩの回路規模の増大に伴い、レイアウトデータの複雑度は増しており、レイアウト設計時における回路修正はより困難を極めている。
【０００５】
そこで、配線性混雑の発生箇所を早期に予測し、回路の記述の抽象度が高く、回路の修正が比較的容易な論理設計の段階で配線混雑に対する対処を実施することが望ましい。このような配線混雑を防止する構成が提案されている（特許文献１参照）。
【０００６】
特許文献１の方法では、同じタイミングで動作するレジスタ群を終点として、それらの終点レジスタから同じタイミングで動作する前段方向の始点レジスタ群までを、例えば一定の回路規模以下になるように複数のグループに分割している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１５０６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では、回路が密集しやすい回路構成として、複数の終点レジスタが始点レジスタを共有している回路構成にのみ着目している。
【０００９】
しかしながら、図８に示す選択回路１１１のように、複数の始点レジスタである始点レジスタ群１１２が終点レジスタ１１３を共有している回路構成でも、レイアウト設計時に回路が密集しやすい。加えて、図８に示す回路構成のように、複数の選択回路１１１、１２１、１３１が、その選択信号を出力する選択レジスタ８０１を共有している場合、レイアウト設計時には選択レジスタ８０１の近辺に選択回路１１１、１２１、１３１が密集する。
【００１０】
図８に示す回路構成のレイアウトイメージ図を、図９に示す。なお図９では、簡略化のため、選択回路１１１、１２１、１３１を含む回路群１１０、１２０、１３０と、選択レジスタ８０１、及び選択レジスタ８０１の前段の回路群３０１のみ示す。選択回路１１１、１２１、１３１が選択レジスタ８０１を共有しているため、回路群１１０、１２０、１３０は、例えば図９に示すように全て選択レジスタ８０１の近辺に配置される。これにより、選択レジスタ８０１近辺に回路が密集し、十分な配線領域が確保できず、配線混雑が発生しやすくなる。
【００１１】
また、回路内を伝播するデータ信号を入力とするデータ信号選択回路と、データ信号とペアで存在する制御信号を入力とする制御信号選択回路は、選択レジスタを共有することが多く、図８に示すような回路構成となる場合が多い。さらに、データ信号はそれぞれが複数ビットのデータであり、複数組のデータで構成される場合が多く、データ信号選択回路は特に大規模な回路となりやすい。
【００１２】
すなわち大規模なデータ信号選択回路と制御信号選択回路が選択レジスタを共有する場合、選択レジスタの近辺に大規模な回路が密集することになるため、ますます配線領域の確保が困難となり、配線混雑がさらに発生してしまう。
【００１３】
そこで、本発明では、半導体集積回路において、回路の密集を防ぎ、配線領域の確保を可能とし、配線混雑を防止するための技術を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、
複数の選択回路と、前記複数の選択回路に共通で、信号選択を制御するための選択信号を前記選択回路に供給する選択レジスタとを有する半導体集積回路であって、
前記複数の選択回路のそれぞれには、データ信号または制御信号が入力され、
前記選択レジスタは、前記データ信号が入力されるデータ信号用の選択回路と、前記制御信号が入力される制御信号用の選択回路とのそれぞれについて設けられ、
前記制御信号は、前記データ信号との関連で処理される信号であることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体集積回路において、回路の密集を防ぎ、配線領域の確保を可能とし、配線混雑を防止するための技術を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体集積回路の回路構成の一例を示すブロック図
【図２Ａ】第１の実施形態に係るデータ信号選択回路の回路構成の一例を示すブロック図
【図２Ｂ】第１の実施形態に係る第２の制御信号選択回路の回路構成の一例を示すブロック図
【図３】第１の実施形態に係るレイアウトの一例を示す図
【図４】第２の実施形態に係る半導体集積回路の回路構成の一例を示すブロック図
【図５】第２の実施形態に係るレイアウトの一例を示す図
【図６】第１及び第２の実施形態に係る半導体集積回路の回路構成の変形例を示す図
【図７】第１及び第２の実施形態に係る半導体集積回路の回路構成の変形例を示す図
【図８】半導体集積回路の回路構成の一例を示す図
【図９】レイアウトの一例を示す図
【図１０】半導体集積回路を備える情報処理装置の構成の一例を示すブロック図
【発明を実施するための形態】
【００１７】
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
【００１８】
［第１の実施形態］
第１の実施形態における半導体集積回路１００の構成を図１に示す。図１に示す回路は、選択レジスタ１０１、１０２、データ信号回路１１０、第１の制御信号回路１２０、第２の制御信号回路１３０から構成されている。
【００１９】
選択レジスタ１０１は、データ信号選択回路１１１の選択信号を出力するレジスタである。選択レジスタ１０１は、データ信号選択回路１１１と接続し、第１の制御信号回路１２０、第２の制御信号回路１３０とは接続していない。
【００２０】
選択レジスタ１０２は、第１及び第２の制御信号選択回路１２１、１３１の選択信号を出力するレジスタである。選択レジスタ１０２は、第１及び第２の制御信号選択回路１２１、１３１と接続し、データ信号選択回路１１１とは接続していない。選択レジスタ１０１と１０２には同一の入力信号が入力されるため、選択レジスタ１０１と１０２とは各選択回路に共通の選択信号を供給し、信号選択を制御する。そのため、選択レジスタ１０１と１０２の出力とは、同期して論理が変化する。
【００２１】
データ信号回路１１０は、回路内を伝播するデータ信号の経路の一部であり、データ信号選択回路１１１、当該選択回路１１１の入力段のデータ信号始点レジスタ群１１２、出力段のデータ信号終点レジスタ１１３を有している。ここで、データ信号はｎビットの信号であり、データ信号始点レジスタ群１１２は、ｘ組のレジスタで構成される（ｎ、ｘ：自然数）。
【００２２】
第１の制御信号回路１２０は、データ信号を制御する第１の制御信号の経路の一部であり、第１の制御信号選択回路１２１、当該選択回路１２１の入力段の第１の制御信号始点レジスタ群１２２、出力段の第１の制御信号終点レジスタ１２３を有している。ここで、第１の制御信号とは、データ信号との関連で処理される信号であり、例えばデータ信号があるタイミングにおいて有効なデータであることを示すＲＥＱ信号であるとする。ＲＥＱ信号は、データ信号とペアとなってデータ信号と同方向、すなわちデータ信号の送信側から受信側へと伝播する１ビット信号であり、データ信号始点レジスタ群１１２と第１の制御信号レジスタ群１２２は同数すなわちｘ組のレジスタで構成される。
【００２３】
第２の制御信号回路１３０は、データ信号を制御する第２の制御信号の経路の一部であり、第２の制御信号選択回路１３１、当該選択回路１３１の入力段の第２の制御信号始点レジスタ１３２、出力段の第２の制御信号終点レジスタ群１３３を有している。ここで、第２の制御信号とは、データ信号との関連で処理される信号であり、例えばデータ信号の受信側が、あるタイミングにおいて受信可能な状態であるかどうかを示すＡＣＫ信号であるとする。ＡＣＫ信号は、データ信号とペアとなってデータ信号と逆方向、すなわちデータ信号の受信側から送信側へと伝播する１ビット信号であり、データ信号始点レジスタ群１１２と第２の制御信号レジスタ群１３３は同数すなわちｘ組のレジスタで構成される。
【００２４】
データ信号選択回路１１１、第１の制御信号選択回路１２１は、選択レジスタ１０１、１０２から出力されるｍビットの選択信号を用いて、ｘ組の入力信号から１組を選択して出力する選択回路である（ｍ：自然数）。データ信号始点レジスタ群１１２、第１の制御信号始点レジスタ群１２２のレジスタ数ｘが多ければ多いほど、データ信号選択回路１１１、第１の制御信号選択回路１２１の回路規模は増大する。
【００２５】
データ信号選択回路１１１及び第１の制御信号選択回路１２１の回路構成は図２Aに、第２の制御信号選択回路１３１の詳細を図２Bに示す。
【００２６】
図２Aにおいて、データ信号選択回路１１１は、マスク回路１１１１とデコード回路１１１２で構成されている。マスク回路１１１１は、デコード回路１１１２の出力に応じてデータ信号始点レジスタ群１１２からの出力信号をそれぞれマスクするＡＮＤ素子２０１（１）〜２０１（ｘ）で構成される。デコード回路１１１２は、選択レジスタ１０１からの出力信号をデコードして、ＡＮＤ素子２０１（１）から２０１（ｘ）を選択するためのＡＮＤ素子２０２（１）〜２０２（ｘ）で構成される。これにより、選択信号に基づいて選択されたＡＮＤ素子２０１からのデータ信号のみがデータ信号終点レジスタ１１３へ供給される。第１の制御信号選択回路１２１の構成も、図２Ａに示す構成と基本的に同様である。但し、データ信号始点レジスタ群１１２及びデータ信号終点レジスタ１１３が、第１の制御信号始点レジスタ群１２２及び第１の制御信号終点レジスタ１２３に置き換わる。また、データ信号がｎビットであるのに対し第2の制御信号は１ビットとなる。
【００２７】
図２Ｂにおいて、第２の制御信号選択回路１３１は、マスク回路１３１１とデコード回路１３１２で構成されている。マスク回路１３１１は、デコード回路１３１２の出力に応じて第２の制御信号始点レジスタ１３２の出力信号をマスクするＡＮＤ素子２１１（１）〜２１１（ｘ）で構成される。デコード回路１３１２は、選択レジスタ１０２の出力信号をデコードしてＡＮＤ素子２１１（１）から２１１（ｘ）を選択するためのＡＮＤ素子２１２（１）〜２１２（ｘ）で構成される。これにより、選択信号に基づいて選択されたＡＮＤ素子２１１からの第２の制御信号のみが、いずれかの制御信号終点レジスタ１３３へ供給される。
【００２８】
データ信号選択回路１１１、第１及び第２の制御信号選択回路１２１、１３１は、選択レジスタ１０１、１０２からの選択信号により、始点レジスタ群１１２、１２２及び終点レジスタ群１３３からそれぞれペアとなるレジスタを選択する。
【００２９】
図１に示す回路構成のレイアウトイメージ図を、図３に示す。図１に示す回路構成では、３つの選択回路１１１、１２１、１３１のうち、特に回路規模が大きいデータ信号選択回路１１１に独立に選択レジスタ１０１を設け、第１及び第２の制御信号選択回路１２１、１３１と選択レジスタを共有しない構成にしている。これにより、レイアウト設計時における自由度が向上し、図３に示すように、回路規模の大きいデータ信号回路１１０を、第１及び第２の制御信号回路１２０、１３０から離して配置することが可能となる。
【００３０】
上述した第１の実施形態によれば、データ信号用の選択回路と制御信号用の選択回路とのそれぞれに対して選択レジスタを設けることで、一つの選択レジスタを共有する選択回路を減らした。これにより、レイアウト設計時に自由度を向上させることができるため、大規模な回路の密集を回避することができる。これにより、配線領域を十分に確保でき、配線性混雑を防止することが可能となる。
【００３１】
［第２の実施形態］
以下、第２の実施形態として、より配置の自由度を向上させるため、選択回路ごとに選択レジスタを設ける場合、特に第１の制御信号選択回路１２１、第２の制御信号選択回路１３１にも独立に選択レジスタを設ける場合について説明する。なお、第１の実施形態で説明したものと同一のものについては、同一符号を付して、その説明を省略する。
【００３２】
図４は、本実施形態に対応する半導体集積回路４００の構成を図１に示す。図４に示す回路構成では、選択レジスタ４０１、４０２、４０３を独立に設け、データ信号選択回路１１１と、第１の制御信号選択回路１２１、第２の制御信号選択回路１３１が選択レジスタを共有しない構成にしている。
【００３３】
図４に示す回路構成のレイアウトイメージ図を、図５に示す。図４に示す回路構成では、全ての選択回路１１１、１２１、１３１が選択レジスタを共有していないため、レイアウト設計時における自由度がさらに向上する。この結果、図５に示すように、データ信号回路１１０と、第１の制御信号回路１２０、第２の制御信号回路１３０を全て互いに離して配置することが可能となる。
【００３４】
第２の実施形態の回路構成によれば、データ信号回路と制御信号回路とのそれぞれに対して、選択回路ごとに選択レジスタを設けることで、選択レジスタを共有する選択回路をさらに減らすこととした。これにより、レイアウト設計時に自由度がさらに向上し、配線領域をより確保しやすくなるため、配線性混雑を防止することが可能となる。
【００３５】
第１、第２の実施形態では、いずれも選択レジスタを共有するデータ信号選択回路及び制御信号選択回路に対し、独立に選択回路を設ける構成とした。これ以外にも、データ信号選択回路や制御信号選択回路の回路規模に応じて、選択回路を独立に設けるか否かを決める構成としても良い。選択回路の回路規模とは、例えば選択回路に入力する信号のビット数、及び本数に比例する値としても良い。即ち、信号のビット数ｎ、入力信号の本数をｘとした場合に、ｎ＞Ｎまたはｘ＞Ｘ（Ｎ、Ｘは自然数）の場合に、選択回路を独立に設けることができる。或いは、所定の判定用関数f (n,x)の演算結果を閾値と比較しても良い。例えば、ビット数ｎと本数Ｘとの積により判定する場合、求められた積を閾値Ｔｈと比較して判定しても良い。
【００３６】
＜変形例＞
上記の各実施形態では、いずれもデータ信号回路１１０に対して、独立に選択レジスタを設ける構成とした。しかし、図６に示すように、第２の制御信号回路１３０に対して独立に選択レジスタ６０２を設け、データ信号回路１１０と第１の制御信号回路１２０は選択レジスタ６０１を共有する回路構成としても良い。また、この時、第２の制御信号終点レジスタ群１３３が所定数以上の場合に、選択レジスタ６０２を独立に設けるようにしても良い。
【００３７】
また、各実施形態では、いずれもデータ信号は一種類である場合について説明した。しかし、データ信号が複数種類存在し、データ信号回路１１０が複数のデータ信号回路に分割可能な場合、各データ信号回路に独立に選択レジスタを設けても良い。例えば図７に示すように、ｎビットのデータ信号をｓビットとｎ−ｓビット（ｓ：自然数）のデータ信号に分割し、データ信号回路１１０を第１のデータ信号回路７１０、第２のデータ信号回路７２０に分割可能とする。ここで、第１のデータ信号回路７１０は、第１のデータ信号選択回路７１１、第１のデータ信号始点レジスタ群７１２、第１のデータ信号終点レジスタ７１３を有しているとする。また、第２のデータ信号回路７２０は、第２のデータ信号選択回路７２１、第２のデータ信号始点レジスタ群７２２、第２のデータ信号終点レジスタ７２３を有しているとする。この場合、第１及び第２のデータ信号回路７１０、７２０に選択レジスタ７０１、７０２をそれぞれ独立に設けても良い。
【００３８】
また、各実施形態では、いずれもデータ信号始点レジスタ群１１２と第１の制御信号始点レジスタ群１２２、第２の制御信号終点レジスタ群１３３は同数のレジスタで構成されているとしたが、必ずしも同数のレジスタで構成されていなくても良い。
【００３９】
＜その他の実施形態＞
上記の各実施形態やその変形例に対応する半導体集積回路は、図１０に示すような情報処理装置に搭載することができる。図１０は、発明の実施形態に対応する情報処理装置の構成例を示すブロック図である。当該情報処理装置は、例えば、パーソナルコンピュータ、デジタルカメラ、携帯電話、スマートフォン、ＰＤＡ、タブレット端末などの任意の情報処理端末とすることができる。また、特定の機能に特化した端末、例えば、複写機能に特化したコピー機、印刷機能に特化したプリンタ、スキャン機能に特化したスキャナであっても良いし、或いは、これらの機能（及び他の機能）を組み合わせた複合機能端末（例えば、ＭＦＰ）であってもよい。
【００４０】
情報処理装置１０００はＣＰＵ１００１、ＲＡＭ１００２、ＲＯＭ１００３を有する。ＲＯＭ１００３には情報処理装置の基本的な制御プログラムが記憶されている。この制御プログラムは、装置の起動時にＲＡＭ１００２に読み込まれ、ＣＰＵ１００１によって実行される。二次記憶装置１００４は、実際にはハードディスクあるいはメモリディスクなどである。二次記憶装置１００４には、高レベルな制御プログラム（たとえばオペレーションシステム）、ブラウザ、処理データに関する情報を管理するためのデータベース、機能部１００５で取得されたデータを装置１０００に取り込むためのアプリケーション、取り込まれたデータなどが記憶される。これらのソフトウェアは、適時ＲＡＭ１００２に読み込まれ、ＣＰＵ１００１によって実行される。
【００４１】
機能部１００５は、装置の種類に応じた特定機能を実行するための構成を有する。例えば、情報処理装置１０００がデジタルカメラであれば、画像を撮影するためのカメラ機能を実現するための構成、例えば撮像素子やＤ／Ａ変換機能、画像処理部などが含まれる。また、印刷機能、コピー機能、スキャナ機能などを有する場合には、各機能を実現するために必要な構成が含まれる。ネットワークインタフェース（Ｉ/Ｆ）１００６は、外部のネットワークと接続するためのインタフェースである。操作部１００７は、ユーザからの指示操作を受け付けることが可能であって、キーボード、マウス、ボタン、タッチパネルなどから構成される。表示部１００８は、ＣＰＵ１００１の表示制御に従って画像やグラフィカルユーザインタフェース（ＧＵＩ）画面を表示し、モニタなどから構成される。そしてバス１００９は、１００１〜１００８が情報をやり取りする際に用いられる。  発明の実施形態や変形例に対応する半導体集積回路は、例えば、上記情報処理装置の構成においてＣＰＵ１００１として実現されても良いし、或いは機能部において特定のデータ処理を実現するためのハードウェアとして実現されても良い。例えば、情報処理装置がデジタルカメラ、プリンタ、スキャナ、コピー機等である場合、各装置に必要な画像処理機能が実装されたハードウェア（専用ロジック回路等）として実現される。
【００４２】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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