(57)【要約】【課題】      ＦＰＧＡにおけるリングオシレータの長寿命化を実現可能とするリングオシレータ等を提供することを目的とする。【解決手段】  遅延要素としてＬＵＴ回路を備え、各ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のＬＵＴ回路に接続された出力端子と、前段のＬＵＴ回路の出力端子に接続された第１入力端子と、複数の第１ゲート部とを有する。各第１ゲート部は、トランジスタを有し、第１入力端子に入力された論理値に応じて、オン状態かオフ状態となる。非発振時において、第１入力端子に入力された論理値と出力端子から出力される論理値が同じであることにより、同一の複数の第１ゲート部を有して隣接するＬＵＴ回路において、同じ第１ゲート部がオフ状態となる、リングオシレータである。【選択図】  図１
2015162896.tif 000002
【特許請求の範囲】
【請求項１】
ＦＰＧＡにおけるリングオシレータであって、
鎖状に接続された遅延要素として、複数個のＬＵＴ回路を備え、
前記各ＬＵＴ回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
次段のＬＵＴ回路に接続された出力端子と、
前段のＬＵＴ回路の出力端子に接続された第１入力端子と、
複数の第１ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数個のＬＵＴ回路には、入力側から出力側に順に接続された第１ＬＵＴ回路、第２ＬＵＴ回路及び第３ＬＵＴ回路が含まれ、
前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、
前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
非発振時において、前記第２ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値が同じであることにより、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路において、同じ第１ゲート部がオフ状態となる、リングオシレータ。
【請求項２】
前記各ＬＵＴ回路は、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とをさらに有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、
前記非発振時に、前記第２ＬＵＴ回路の前記第２入力端子に対して発振時に入力される論理値とは異なる論理値が前記第２入力端子に入力されることにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる、請求項１記載のリングオシレータ。
【請求項３】
前記第２ゲート部は、
前記第１ゲート部よりも前記出力端子側に位置し、
オン状態では前記第１ゲート部が通過させた一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となる、請求項２記載のリングオシレータ。
【請求項４】
前記各第１ゲート部と前記各第２ゲート部とは、別体ではなく単一の複数入力ゲート部であって、
前記複数入力ゲート部は、前記第１入力端子に入力された論理値及び前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものである、請求項２記載のリングオシレータ。
【請求項５】
少なくとも初段のＬＵＴ回路以外の前記各ＬＵＴ回路においては、前記非発振時に前記出力端子に接続される個別格納部は、前記非発振時において前記第１入力端子に入力される論理値を格納する、請求項１から４のいずれかに記載のリングオシレータ。
【請求項６】
ＦＰＧＡにおけるリングオシレータであって、
鎖状に接続された遅延要素として、複数個のＬＵＴ回路を備え、
前記各ＬＵＴ回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
次段のＬＵＴ回路に接続された出力端子と、
前段のＬＵＴ回路の出力端子に接続された第１入力端子と、
複数の第１ゲート部と、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
非発振時に、前記複数個のＬＵＴ回路のうち少なくとも２つのＬＵＴ回路において、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値が前記第２入力端子に入力されることにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる、リングオシレータ。
【請求項７】
前記各第１ゲート部と前記各第２ゲート部とは、別体ではなく単一の複数入力ゲート部であって、
前記複数入力ゲート部は、前記第１入力端子に入力された論理値及び前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものである、請求項６記載のリングオシレータ。
【請求項８】
ＦＰＧＡにおけるリングオシレータであって、
鎖状に接続された遅延要素として、入力側から出力側に順に接続された第１ＬＵＴ回路及び第２ＬＵＴ回路のみを備え、
前記第１ＬＵＴ回路及び前記第２ＬＵＴ回路は、それぞれ、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
出力端子と、
前記出力端子に接続された第１入力端子と、
複数の第１ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記第１ＬＵＴ回路及び前記第２ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、
前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
非発振時において、前記第１ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値が同じであることにより、前記第１ＬＵＴ回路及び前記第２ＬＵＴ回路において、同じ第１ゲート部がオフ状態となる、リングオシレータ。
【請求項９】
ＦＰＧＡにおけるリングオシレータであって、
遅延要素として、ＬＵＴ回路を１つのみ備え、
前記ＬＵＴ回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
出力端子と、
前記出力端子に接続された第１入力端子と、
複数の第１ゲート部と、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
非発振時に、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値が前記第２入力端子に入力されることにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる、リングオシレータ。
【請求項１０】
周波数、温度、電圧又は製造バラツキ度合を計測するセンサであって、請求項１から９のいずれかに記載のリングオシレータを備えるセンサ。
【請求項１１】
ＦＰＧＡにおけるリングオシレータの制御方法であって、
前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、
前記各ＬＵＴ回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
次段のＬＵＴ回路に接続された出力端子と、
前段のＬＵＴ回路の出力端子に接続された第１入力端子と、
複数の第１ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数個のＬＵＴ回路には、入力側から出力側に順に接続された第１ＬＵＴ回路、第２ＬＵＴ回路及び第３ＬＵＴ回路が含まれ、
前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、
前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
非発振時において、前記第２ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値を同じとすることにより、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路において、同じ第１ゲート部をオフ状態とするステップを含む、リングオシレータの制御方法。
【請求項１２】
前記各ＬＵＴ回路は、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とをさらに有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、
前記非発振時に、前記第２ＬＵＴ回路の前記第２入力端子に対して発振時に入力される論理値とは異なる論理値を前記第２入力端子に入力することにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる、請求項１１記載のリングオシレータの制御方法。
【請求項１３】
少なくとも初段のＬＵＴ回路以外の前記各ＬＵＴ回路においては、前記非発振時に前記出力端子に接続される個別格納部に、前記非発振時において前記第１入力端子に入力される論理値を格納させる、請求項１１又は１２記載のリングオシレータの制御方法。
【請求項１４】
ＦＰＧＡにおけるリングオシレータの制御方法であって、
前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、
前記各ＬＵＴ回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
次段のＬＵＴ回路に接続された出力端子と、
前段のＬＵＴ回路の出力端子に接続された第１入力端子と、
複数の第１ゲート部と、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
非発振時に、前記複数個のＬＵＴ回路のうち少なくとも２つのＬＵＴ回路において、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値を前記第２入力端子に入力することにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させるステップを含む、リングオシレータの制御方法。
【請求項１５】
ＦＰＧＡにおけるリングオシレータの物理量を測定する測定方法であって、
前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、
前記各ＬＵＴ回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
次段のＬＵＴ回路に接続された出力端子と、
前段のＬＵＴ回路の出力端子に接続された第１入力端子と、
複数の第１ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数個のＬＵＴ回路には、入力側から出力側に順に接続された第１ＬＵＴ回路、第２ＬＵＴ回路及び第３ＬＵＴ回路が含まれ、
前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、
非発振時において、前記第２ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値を同じとすることにより、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路において、同じ第１ゲート部をオフ状態とするステップと、
発振時に、前記リングオシレータが出力する周波数を測定するステップとを含む、測定方法。
【請求項１６】
ＦＰＧＡにおけるリングオシレータの物理量を測定する測定方法であって、
前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、
前記各ＬＵＴ回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
次段のＬＵＴ回路に接続された出力端子と、
前段のＬＵＴ回路の出力端子に接続された第１入力端子と、
複数の第１ゲート部と、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とを有し、
前記各第１ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、
非発振時に、前記複数個のＬＵＴ回路のうち少なくとも２つのＬＵＴ回路において、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値を前記第２入力端子に入力することにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させるステップと、
発振時に、前記リングオシレータが出力する周波数を測定するステップとを含む、測定方法。
【請求項１７】
前記各ＬＵＴ回路は、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とをさらに有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
前記複数の第１ゲート部よりも前記出力端子側に位置し、オン状態では前記第１ゲート部が通過させた一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、
非発振時には、特定の個別格納部を前記出力端子に接続する特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力し、かつ、発振時にも、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第１周波数を測定するステップと、
非発振時には、前記特定の第２ゲート部がオフ状態となる論理値を前記第２入力端子に入力し、かつ、発振時には、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第２周波数を測定するステップと、
前記第１周波数及び前記第２周波数を比較するステップとを含む、請求項１５又は１６記載の測定方法。
【請求項１８】
前記各ＬＵＴ回路は、
前記第１入力端子とは異なる第２入力端子と、
複数の第２ゲート部とをさらに有し、
前記各第２ゲート部は、
ｐ型トランジスタ及び／又はｎ型トランジスタを有し、
前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
前記複数の第１ゲート部よりも前記出力端子側に位置し、オン状態では前記第１ゲート部が通過させた一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、
非発振時には、特定の個別格納部を前記出力端子に接続する特定の第２ゲート部がオフ状態となる論理値を前記第２入力端子に入力し、かつ、発振時には、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第２周波数を測定するステップと、
非発振時には、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力し、かつ、発振時にも、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第１周波数を測定するステップと、
前記第１周波数及び前記第２周波数を比較するステップとを含む、請求項１５又は１６記載の測定方法。
【請求項１９】
コンピュータに、請求項１１から１４のいずれかに記載のリングオシレータの制御方法、又は、請求項１５から１８のいずれかに記載の測定方法を実行させるためのプログラム。
【請求項２０】
請求項１９に記載されたプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リングオシレータ、センサ、リングオシレータの制御方法、測定方法、プログラム及び記録媒体に関し、特に、ＦＰＧＡにおけるリングオシレータ等に関する。
【背景技術】
【０００２】
製造後に回路構成を変更できる自由度の高いＦＰＧＡ（field-programmable  gate  array）は、製造後のフレキシビリティが高いことや短期間に低コストで開発可能であることから、従来型ＬＳＩを用いたシステムの多くがＦＰＧＡに移行しつつある。
【０００３】
ＦＰＧＡの構成例を図１４に示す。図１４（ａ）に示すように、ＦＰＧＡは、複数の論理ブロック１０１を有する。論理ブロック１０１間の接続は、スイッチマトリックス１０３によって変更されうる。また、図１４（ｂ）に示すように、論理ブロック１０１は、複数のＬＡＢ（Logic  Array  Block）１０５を有する。ＬＡＢ１０５は、複数のＬＥ（Logic  Element）１０７から構成される。ＬＥ１０７は、ＬＵＴ（Look-Up  Table）回路１０９及びＦＦ（Flip-Flop）１１１を有する。
【０００４】
また、ＬＵＴ回路１０９の構成例を図１５に示す。ＬＵＴ回路１０９は、複数のＳＲＡＭ１１１と、複数のセレクタ１１３と、入力端子１１５と、出力端子１１７とを有する。ＳＲＡＭ１１１に論理値０又は１を設定することで、入力端子数で表現できる任意の組合せ論理をＬＵＴ回路１０９で実現することができる。図１５には、入力が４ビットで、出力が１ビットであるＬＵＴ回路１０９において、(A,B,C,D)=(0,1,1,0)が入力されて０が出力される場合が例示されている。
【０００５】
ＦＰＧＡの信頼性を高めるため、ＦＰＧＡ上の自由な箇所に搭載可能なセンサとして活用可能なリングオシレータの活用が期待される。
【０００６】
発明者らは、リングオシレータの劣化を抑制する手法を開発してきた（例えば、特許文献１及び非特許文献１参照）。また、発明者らは、ＦＰＧＡにおいてＬＵＴ回路を用いたリングオシレータを開発・提案してきた（例えば、非特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１５１６６２号公報
【非特許文献】
【０００８】
【非特許文献１】Miura,  et  al,  “On-chip  Temperature  and  Voltage  Measurement  for  Field  Testing,”  17th  IEEE  European  Test  Symposium,  p.181,  2012-05
【非特許文献２】三宅、外３名、「ＦＰＧＡにおける複数の周波数特性を実現するためのリングオシレータ構成法の検討」、信学技報、一般社団法人電子情報通信学会、VLD2013-84、DC2013-50(2013-11)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１及び非特許文献１に記載の技術は、ＣＭＯＳ型インバータをリングオシレータの遅延要素として用いており、ＬＵＴ回路をリングオシレータの遅延要素として用いた場合の劣化抑制に対応するものではない。
【００１０】
また、非特許文献２において、ＦＰＧＡにおけるリングオシレータの遅延要素としてＬＵＴ回路を用いた場合に、ＬＵＴ回路の構成方法について提案されている。しかし、リングオシレータの出力周波数のばらつきを抑えるための、レイアウトや結線方法等の構成方法について検討されており、劣化抑制については、具体的に検討されていなかった。
【００１１】
このように、ＦＰＧＡにおいて、ＬＵＴ回路を用いたリングオシレータの劣化を抑制し長寿命化を図る具体的な実現方法については、検討の余地が残されていた。
【００１２】
ゆえに、本発明は、ＦＰＧＡにおけるリングオシレータの長寿命化を実現可能とするリングオシレータ等を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の観点は、ＦＰＧＡにおけるリングオシレータであって、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を備え、前記各ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のＬＵＴ回路に接続された出力端子と、前段のＬＵＴ回路の出力端子に接続された第１入力端子と、複数の第１ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数個のＬＵＴ回路には、入力側から出力側に順に接続された第１ＬＵＴ回路、第２ＬＵＴ回路及び第３ＬＵＴ回路が含まれ、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、非発振時において、前記第２ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値が同じであることにより、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路において、同じ第１ゲート部がオフ状態となる、リングオシレータである。
【００１４】
本発明の第２の観点は、第１の観点のリングオシレータであって、前記各ＬＵＴ回路は、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とをさらに有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、前記非発振時に、前記第２ＬＵＴ回路の前記第２入力端子に対して発振時に入力される論理値とは異なる論理値が前記第２入力端子に入力されることにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる。
【００１５】
本発明の第３の観点は、第２の観点のリングオシレータであって、前記第２ゲート部は、前記第１ゲート部よりも前記出力端子側に位置し、オン状態では前記第１ゲート部が通過させた一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となる。
【００１６】
本発明の第４の観点は、第２の観点のリングオシレータであって、前記各第１ゲート部と前記各第２ゲート部とは、別体ではなく単一の複数入力ゲート部であって、前記複数入力ゲート部は、前記第１入力端子に入力された論理値及び前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものである。
【００１７】
本発明の第５の観点は、第１から第４のいずれかの観点のリングオシレータであって、少なくとも初段のＬＵＴ回路以外の前記各ＬＵＴ回路においては、前記非発振時に前記出力端子に接続される個別格納部は、前記非発振時において前記第１入力端子に入力される論理値を格納する。
【００１８】
本発明の第６の観点は、ＦＰＧＡにおけるリングオシレータであって、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を備え、前記各ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のＬＵＴ回路に接続された出力端子と、前段のＬＵＴ回路の出力端子に接続された第１入力端子と、複数の第１ゲート部と、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、非発振時に、前記複数個のＬＵＴ回路のうち少なくとも２つのＬＵＴ回路において、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値が前記第２入力端子に入力されることにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる、リングオシレータである。
【００１９】
本発明の第７の観点は、第６の観点のリングオシレータであって、前記各第１ゲート部と前記各第２ゲート部とは、別体ではなく単一の複数入力ゲート部であって、前記複数入力ゲート部は、前記第１入力端子に入力された論理値及び前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものである。
【００２０】
本発明の第８の観点は、ＦＰＧＡにおけるリングオシレータであって、鎖状に接続された遅延要素として、入力側から出力側に順に接続された第１ＬＵＴ回路及び第２ＬＵＴ回路のみを備え、前記第１ＬＵＴ回路及び前記第２ＬＵＴ回路は、それぞれ、それぞれが論理値を格納する複数の個別格納部を有する格納部と、出力端子と、前記出力端子に接続された第１入力端子と、複数の第１ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記第１ＬＵＴ回路及び前記第２ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、非発振時において、前記第１ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値が同じであることにより、前記第１ＬＵＴ回路及び前記第２ＬＵＴ回路において、同じ第１ゲート部がオフ状態となる、リングオシレータである。
【００２１】
本発明の第９の観点は、ＦＰＧＡにおけるリングオシレータであって、遅延要素として、ＬＵＴ回路を１つのみ備え、前記ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、出力端子と、前記出力端子に接続された第１入力端子と、複数の第１ゲート部と、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、非発振時に、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値が前記第２入力端子に入力されることにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる、リングオシレータである。
【００２２】
本発明の第１０の観点は、周波数、温度、電圧又は製造バラツキ度合を計測するセンサであって、請求項１から９のいずれかに記載のリングオシレータを備えるセンサである。
【００２３】
本発明の第１１の観点は、ＦＰＧＡにおけるリングオシレータの制御方法であって、前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、前記各ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のＬＵＴ回路に接続された出力端子と、前段のＬＵＴ回路の出力端子に接続された第１入力端子と、複数の第１ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数個のＬＵＴ回路には、入力側から出力側に順に接続された第１ＬＵＴ回路、第２ＬＵＴ回路及び第３ＬＵＴ回路が含まれ、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、非発振時において、前記第２ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値を同じとすることにより、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路において、同じ第１ゲート部をオフ状態とするステップを含む、リングオシレータの制御方法である。
【００２４】
本発明の第１２の観点は、第１１の観点のリングオシレータの制御方法であって、前記各ＬＵＴ回路は、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とをさらに有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、前記非発振時に、前記第２ＬＵＴ回路の前記第２入力端子に対して発振時に入力される論理値とは異なる論理値を前記第２入力端子に入力することにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させる。
【００２５】
本発明の第１３の観点は、第１１又は第１２の観点のリングオシレータの制御方法であって、少なくとも初段のＬＵＴ回路以外の前記各ＬＵＴ回路においては、前記非発振時に前記出力端子に接続される個別格納部に、前記非発振時において前記第１入力端子に入力される論理値を格納させる。
【００２６】
本発明の第１４の観点は、ＦＰＧＡにおけるリングオシレータの制御方法であって、前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、前記各ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のＬＵＴ回路に接続された出力端子と、前段のＬＵＴ回路の出力端子に接続された第１入力端子と、複数の第１ゲート部と、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、非発振時に、前記複数個のＬＵＴ回路のうち少なくとも２つのＬＵＴ回路において、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値を前記第２入力端子に入力することにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させるステップを含む、リングオシレータの制御方法である。
【００２７】
本発明の第１５の観点は、ＦＰＧＡにおけるリングオシレータの物理量を測定する測定方法であって、前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、前記各ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のＬＵＴ回路に接続された出力端子と、前段のＬＵＴ回路の出力端子に接続された第１入力端子と、複数の第１ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数個のＬＵＴ回路には、入力側から出力側に順に接続された第１ＬＵＴ回路、第２ＬＵＴ回路及び第３ＬＵＴ回路が含まれ、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路は、同一の前記複数の第１ゲート部を有し、非発振時において、前記第２ＬＵＴ回路の前記第１入力端子に入力された論理値と前記出力端子から出力される論理値を同じとすることにより、前記第２ＬＵＴ回路及び前記第３ＬＵＴ回路において、同じ第１ゲート部をオフ状態とするステップと、発振時に、前記リングオシレータが出力する周波数を測定するステップとを含む、測定方法である。
【００２８】
本発明の第１６の観点は、ＦＰＧＡにおけるリングオシレータの物理量を測定する測定方法であって、前記リングオシレータは、鎖状に接続された遅延要素として、複数個のＬＵＴ回路を有し、前記各ＬＵＴ回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のＬＵＴ回路に接続された出力端子と、前段のＬＵＴ回路の出力端子に接続された第１入力端子と、複数の第１ゲート部と、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とを有し、前記各第１ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第１入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第１ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを有し、非発振時に、前記複数個のＬＵＴ回路のうち少なくとも２つのＬＵＴ回路において、前記第２入力端子に対して発振時に入力される論理値とは異なる論理値を前記第２入力端子に入力することにより、前記発振時に前記格納部と前記出力端子とを接続しうる第２ゲート部とは異なる第２ゲート部を経由して前記格納部と前記出力端子とを接続させるステップと、発振時に、前記リングオシレータが出力する周波数を測定するステップとを含む、測定方法である。
【００２９】
本発明の第１７の観点は、第１５又は第１６の観点の測定方法であって、前記各ＬＵＴ回路は、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とをさらに有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、前記複数の第１ゲート部よりも前記出力端子側に位置し、オン状態では前記第１ゲート部が通過させた一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、非発振時には、特定の個別格納部を前記出力端子に接続する特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力し、かつ、発振時にも、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第１周波数を測定するステップと、非発振時には、前記特定の第２ゲート部がオフ状態となる論理値を前記第２入力端子に入力し、かつ、発振時には、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第２周波数を測定するステップと、前記第１周波数及び前記第２周波数を比較するステップとを含む。
【００３０】
本発明の第１８の観点は、第１５又は第１６の観点の測定方法であって、前記各ＬＵＴ回路は、前記第１入力端子とは異なる第２入力端子と、複数の第２ゲート部とをさらに有し、前記各第２ゲート部は、ｐ型トランジスタ及び／又はｎ型トランジスタを有し、前記第２入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、前記複数の第１ゲート部よりも前記出力端子側に位置し、オン状態では前記第１ゲート部が通過させた一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、前記複数の第２ゲート部は、ｐ型トランジスタ及びｎ型トランジスタを含み、非発振時には、特定の個別格納部を前記出力端子に接続する特定の第２ゲート部がオフ状態となる論理値を前記第２入力端子に入力し、かつ、発振時には、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第２周波数を測定するステップと、非発振時には、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力し、かつ、発振時にも、前記特定の第２ゲート部がオン状態となる論理値を前記第２入力端子に入力して、前記リングオシレータが出力する第１周波数を測定するステップと、前記第１周波数及び前記第２周波数を比較するステップとを含む。
【００３１】
本発明の第１９の観点は、コンピュータに、本発明の第１１から第１４のいずれかの観点のリングオシレータの制御方法、又は、本発明の第１５から第１８のいずれかの観点の測定方法を実行させるためのプログラムである。
【００３２】
本発明の第２０の観点は、本発明の第１９の観点のプログラムを記録したコンピュータ読み取り可能な記録媒体である。
【発明の効果】
【００３３】
まず、トランジスタの劣化現象について説明する。リングオシレータを構成するＬＵＴ回路のトランジスタとしては、通常、ｐ型トランジスタとしてＰＭＯＳトランジスタが用いられ、ｎ型トランジスタとしてＮＭＯＳトランジスタが用いられる。図１６に示すように、一般に、ＰＭＯＳトランジスタの劣化現象としてＮＢＴＩ（Negative  Bias  Temperature  Instability）が知られている。また、ＮＭＯＳトランジスタの劣化現象として、ＰＢＴＩ（Positive  Bias  Temperature  Instability）が知られている。ＰＭＯＳのＮＢＴＩは、多くのプロセスで問題となる一方、ＮＭＯＳのＰＢＴＩは、超微細プロセスにおいて問題となる。このように、通常、ｐ型トランジスタとｎ型トランジスタでは、劣化現象が異なる。
【００３４】
ＮＢＴＩとＰＢＴＩは、共に、ゲート電圧がオンとなる状態（オン状態）で劣化が進行する。ＰＭＯＳトランジスタの場合、Ｌｏｗ電圧でオン状態となる。ＮＭＯＳトランジスタの場合、Ｈｉｇｈ電圧でオン状態となる。そのため、適切なゲート電圧をトランジスタに指定することにより、劣化を抑止したいトランジスタの劣化を抑止し、リングオシレータとしての劣化現象を抑止することができる。
【００３５】
通常のリングオシレータでは、ＬＵＴ回路のような各遅延要素から出力される論理値が一個おきに変わる。そのため、通常のリングオシレータでは、例えば発振に寄与する特定のｐ型（又はｎ型）トランジスタに着目してオフ状態にしたい場合でも、１個おきの遅延要素にしか実現できない。その結果、約半数のＬＵＴ回路におけるｐ型（又はｎ型）トランジスタしかオフにすることができず、残りのｐ型（又はｎ型）トランジスタはオンになり、ｐ型（又はｎ型）トランジスタ全体の劣化を統一して抑止することができないこととなる。
【００３６】
この現象について、図１７及び図１８を用いて説明を加える。図１７は、従来の考え方に基づくリングオシレータを構成した場合の発振時の一例を示す図である。図１８は、従来の考え方に基づくリングオシレータを構成した場合の非発振時の一例を示す図である。図１７と図１８を比較することにより、図１８（ｂ）において二段目以降のＬＵＴ回路で丸で囲まれているトランジスタは、発振時にも非発振時にもオン状態となるため、劣化が進行する。発振に寄与するトランジスタの約半数が、このような劣化進行の問題を抱えている。
【００３７】
図１９に、通常のリングオシレータの劣化測定の実験結果を示す。４０℃で１分おきに１時間測定した。測定時以外は、停止（電源はＯＮ）した。図１９からは、たった１時間でも出力周波数が低下していることが分かる。このことは、リングオシレータの劣化が重大な問題であることを示している。
【００３８】
本願発明の各観点におけるリングオシレータは、ＬＵＴ回路を利用するものである。ＬＵＴ回路は、インバータ等と異なり、出力端子から出力される論理値を設定可能である。発振時には、各ＬＵＴ回路から出力される論理値は、リングオシレータとしての目的により、例えば１個おきに変えること等が必要となる。非発振時には、リングオシレータとしての目的による制限を考慮する必要はない。
【００３９】
さらに、リングオシレータは、通常、一時的に発振状態となり、ほとんどの時間で非発振状態である。例えば、センサとしてモニタ測定を行うごく短時間（１分あたり数１０ms等）だけ発振し、それ以外の時間は非発振状態である。そのため、トランジスタの劣化抑制には、非発振状態が重要な役割を果たすこととなる。
【００４０】
そこで、本願発明の各観点によれば、発振時と非発振時を区別して、リングオシレータの非発振状態に着目し、劣化を抑制したい第１ゲート部のｐ型トランジスタ（又はｎ型トランジスタ）をオフ状態とする論理値を、リングオシレータ内の初段のＬＵＴ回路以外で隣接するＬＵＴ回路の第１入力端子に入力することが可能となる。これにより、半数より多くのＬＵＴ回路で、劣化を抑制したいｐ型トランジスタ（又はｎ型トランジスタ）の劣化を効率的に抑制することが可能となる。換言すれば、発振に寄与するｐ型トランジスタ（又はｎ型トランジスタ）のうち、劣化が抑制されたトランジスタの割合を従来よりも増加させることが可能となる。そのため、リングオシレータ全体として長寿命化を実現することができる。
【００４１】
多くの場合、劣化が進みやすいＰＭＯＳトランジスタ（ｐ型トランジスタ）のＮＢＴＩを抑制したいとの要請が想定される。その場合は、非発振時にＰＭＯＳトランジスタをオフ状態とする論理値を第１入力端子に入力することで、反対の論理値を第１入力端子に入力した場合よりも多くのＰＭＯＳトランジスタの劣化を抑制することも可能となる。しかし、超微細プロセスで製造された場合など、ＮＭＯＳトランジスタ（ｎ型トランジスタ）のＰＢＴＩを抑制したい場合もある。その場合には、非発振時にＮＭＯＳトランジスタをオフ状態とする論理値を第１入力端子に入力すればよい。本発明によれば、ｐ型トランジスタとｎ型トランジスタの劣化現象の違いに着目し、非発振時において、あるＬＵＴ回路の第１入力端子に、いずれか劣化を抑制したいトランジスタをオフ状態とする論理値を与えれば、次段のＬＵＴ回路においても、同じ種類のトランジスタをオフ状態とすることができ、連続する複数のＬＵＴ回路において、ｐ型又はｎ型トランジスタの劣化を抑制することができる点に特徴がある。
【００４２】
また、本発明の第２の観点によれば、発振に寄与する第２ゲート部とは異なる第２ゲート部を用いて非発振状態を実現する。これにより、発振時とは異なる個別格納部に格納された論理値が出力端子に接続されることとなり、発振に寄与した第１ゲート部をオフ状態とすることとリングオシレータを非発振とすることの両立が容易となる。その結果、リングオシレータの長寿命化がさらに容易となる。
【００４３】
さらに、本発明の第３の観点によれば、格納部側で発振させることとなるため、発振時に、発振に寄与する入力端子に前段のＬＵＴ回路から論理値が入力されてから個別格納部の論理値が出力されるまでに通過するトランジスタの数が少なくとも出力端子側に位置する第２ゲート部の分だけ増える。これらのトランジスタの劣化を抑制する論理値が第２入力端子に入力されることにより、発振トランジスタの劣化の全体に占める影響を低減できることが期待できる。その結果、リングオシレータの長寿命化がさらに容易となる。
【００４４】
さらに、本発明の第４の観点によれば、複数の入力端子に与えられた論理値に応じてオン状態又はオフ状態となるゲート部により、同様のリングオシレータの長寿命化を図ることが可能となる。
【００４５】
さらに、本発明の第５の観点によれば、リングオシレータの複数の遅延要素として、同一の論理値群を格納させた同一のＬＵＴ回路を用いて、リングオシレータの発振及び非発振を制御することが可能となる。そのため、ＬＵＴ回路を用いたリングオシレータにおける劣化現象の抑制がさらに容易となる。
【００４６】
また、本発明の第６の観点によれば、第２入力端子に入力された値によって、発振に寄与するｐ型トランジスタ（又はｎ型トランジスタ）をオフ状態とできる場合に、非発振時において、第２入力端子の入力の制御に着目し、リングオシレータの長寿命化を図ることが可能となる。
【００４７】
特に、本発明の第７の観点によれば、例えば第１ゲート部と第２ゲート部が一体であり、第１入力端子に入力される値及び第２入力端子に入力される値で制御される場合に、リングオシレータの長寿命化を効果的に制御することが可能となる。
【００４８】
また、本発明の第８及び第９の観点によれば、遅延要素であるＬＵＴ回路が少ない場合であっても、リングオシレータの長寿命化を図ることが可能となる。
【００４９】
また、本発明の第１０の観点によれば、劣化耐性を持つセンサであって、安定な周波数、温度、電圧又は製造バラツキ度合を測定するセンサを提供することが可能となる。
【００５０】
また、本発明の第１５及び第１６の観点によれば、安定した周波数を長時間出力しうるリングオシレータの出力周波数から、リングオシレータの物理量を測定することが可能となる。ここでいう物理量には、例えば、劣化モードごとの劣化量、セレクタの論理値に対応する劣化量、劣化モード（NBTI/PBTIなど）及び劣化セレクタのLUT内位置によるLUT全体の遅延量に対する影響度合い、並びに、非劣化状態に保持した場合の回復量が含まれる。
【００５１】
さらに、本発明の第１７及び第１８の観点によれば、特定のトランジスタのオン状態及びオフ状態を反映した出力周波数を比較することにより、当該トランジスタの劣化モードに基づくリングオシレータの劣化量を測定することが可能となる。
【図面の簡単な説明】
【００５２】
【図１】本願発明の実施例に係るリングオシレータ１の概要を示す図である。
【図２】図１のＬＵＴ回路３において、ＰＭＯＳ劣化抑止をする場合の動作例を示す。
【図３】図１のリングオシレータ１を設計するための処理の一例を示すフロー図である。
【図４】図１のＬＵＴ回路３において、図２とは異なるＰＭＯＳ劣化抑止をする場合の動作例を示す図である。
【図５】図１のＬＵＴ回路３において、ＮＭＯＳ劣化抑止をする場合の動作例を示す図である。
【図６】図１の個別選択部２１及び第１選択部２３の他の具体例を示す図である。
【図７】実験に使用した通常ＰＭＯＳ劣化を示す図である。
【図８】実験に使用したＰＭＯＳ積極劣化を示す図である。
【図９】実験に使用したＰＭＯＳ劣化抑止を示す図である。
【図１０】２か所のロケーションにおいて、図７〜図９の実験結果を示す図である。
【図１１】ＬＵＴ回路が１つのみの場合のリングオシレータの一例を示す図である。
【図１２】ＬＵＴ回路が２つのみの場合のリングオシレータの一例を示す図である。
【図１３】選択部が複数の入力である場合のＬＵＴ回路の一例を示す図である。
【図１４】一般的なＦＰＧＡの構成例を示す図である。
【図１５】一般的なＬＵＴ回路の構成例を示す図である。
【図１６】ＰＭＯＳの劣化現象であるＮＢＴＩ及びＮＭＯＳの劣化現象であるＰＢＴＩについて示す図である。
【図１７】従来の考え方に基づくリングオシレータを構成した場合の発振時の一例を示す図である。
【図１８】従来の考え方に基づくリングオシレータを構成した場合の非発振時の一例を示す図である。
【図１９】通常のリングオシレータの劣化測定の実験結果を示す図である。
【発明を実施するための形態】
【００５３】
以下、図面を参照して、本願発明の実施例について述べる。なお、本願発明の実施の形態は、以下の実施例に限定されるものではない。
【実施例】
【００５４】
図１は、本願発明の実施例に係るリングオシレータ１の概要を示す図である。（ａ）は、リングオシレータ１の全体像を示すブロック図である。（ｂ）は、ＬＵＴ回路３の具体的な構成の一例を示す。
【００５５】
図１のリングオシレータ１は、ＦＰＧＡにおけるものである。リングオシレータ１は、複数のＬＵＴ回路３1、…、３N（Ｎは、３以上の奇数である。添え字は、省略する場合もある。）と、発振記憶部１１と、非発振記憶部１３と、選択信号部１５と、選択部１７を備える。
【００５６】
ＬＵＴ回路３は、リングオシレータ１における遅延要素である。各ＬＵＴ回路３は、４つの入力端子Ａ、Ｂ、Ｃ及びＤを備える。入力端子Ａが、リングオシレータにおける発振のために使用されるものである。ＬＵＴ回路３1は、ＬＵＴ回路３2の入力端子Ａ（本願請求項の「第１入力端子」の一例）に対して論理値を出力する。同様に、ＬＵＴ回路３i（ｉは、１以上Ｎ−１以下の整数。）は、ＬＵＴ回路３i+1の入力端子Ａ（本願請求項の「第１入力端子」の一例）に出力する。ＬＵＴ回路３Nは、論理値を外部にｆoutとして出力するとともに、ＬＵＴ回路３1の入力端子Ａ（本願請求項の「第１入力端子」の一例）に対して出力する。複数のＬＵＴ回路３が鎖状に接続されていることは、図１（ａ）のように、ＬＵＴ回路３iが、次段のＬＵＴ回路３i+1に論理値を出力し、ＬＵＴ回路３Nが、ＬＵＴ回路３1に論理値を出力する状態を意味する。
【００５７】
各ＬＵＴ回路３は、発振時には、入力された論理値の反転論理値（すなわち、０が入力されると１を出力し、１が入力されると０を出力する。）を出力することにより、リングオシレータとして機能するものである。
【００５８】
各ＬＵＴ回路３には、鎖状に接続されることにより他のＬＵＴ回路から入力される値に加えて、一つ又は複数の入力論理値が与えられる。図１（ｂ）では、このような入力論理値が３ビットである場合を示す。これらの３ビットの入力論理値は、入力端子Ｂ、Ｃ及びＤに与えられる。
【００５９】
発振記憶部１１は、発振時に（すなわち、リングオシレータとして使用中に）、各ＬＵＴ回路３に対して入力される入力論理値を格納する。非発振記憶部１３は、非発振時に（すなわち、リングオシレータとして使用されていないときに）、各ＬＵＴ回路３に対して入力される入力論理値を格納する。
【００６０】
選択信号部１５は、選択部１７に対して、発振時と非発振時とで異なる信号を与えるものである。
【００６１】
選択部１７は、選択信号部１５から得られた信号に応じて、発振記憶部１１と非発振記憶部１３のいずれかを選択し、各ＬＵＴ回路３に入力論理値を与える。
【００６２】
図１（ｂ）を参照して、各ＬＵＴ回路３の構成の一例を説明する。各ＬＵＴ回路３j（ｊは、１以上Ｎ以下の整数）は、１６個の個別格納部２１j1，…，２１j16（個別格納部２１が、本願請求項の「個別格納部」の一例）と、８個の第１選択部２３j1，…，２３j8と、４個の第２選択部２５j1，…，２５j4と、２つの第３選択部２７j1及び２７j2と、１つの第４選択部２９jを備える。第１選択部２３は、個別格納部２１よりも出力端子側に位置する。第２選択部２５は、第１選択部２３よりも出力端子側に位置する。第３選択部２７は、第２選択部２５よりも出力端子側に位置する。第４選択部２９は、第３選択部２７よりも出力端子側に位置する。格納部２２（本願請求項の「格納部」の一例）は、個別格納部２１を併せたものである。
【００６３】
個別格納部２１は、それぞれ、論理値を格納する。
【００６４】
第１選択部２３は、入力端子Ａに与えられた論理値に基づいて個別格納部２１のいずれかを選択して格納する論理値を出力できる状態となる。以下では、第１選択部２３は、入力端子Ａの論理値が１の場合には奇数番目の個別格納部２１を選択し、論理値が０の場合には偶数番目の個別格納部２１を選択するとする。例えば、第１選択部２３j1は、入力端子Ａの論理値が１の場合には個別格納部２１j1を選択し、論理値が０の場合には個別格納部２１j2を選択する。
【００６５】
第２選択部２５は、入力端子Ｂに与えられた論理値に基づいて第１選択部２３のいずれかを選択してその出力できる状態の論理値を出力できる状態となる。以下では、第２選択部２５は、入力端子Ｂの論理値が１の場合には奇数番目の第１選択部２３を選択し、論理値が０の場合には偶数番目の第１選択部２３を選択するとする。例えば、第２選択部２５j1は、入力端子Ｂの論理値が１の場合には第１選択部２３j1を選択し、論理値が０の場合には第１選択部２３j2を選択する。
【００６６】
第３選択部２７は、入力端子Ｃに与えられた論理値に基づいて第２選択部２５のいずれかを選択してその出力できる状態の論理値を出力できる状態となる。以下では、第３選択部２７は、入力端子Ｃの論理値が１の場合には奇数番目の第２選択部２５を選択し、論理値が０の場合には偶数番目の第２選択部２５を選択するとする。例えば、第３選択部２７j1は、入力端子Ｃの論理値が１の場合には第２選択部２５j1を選択し、論理値が０の場合には第２選択部２５j2を選択する。
【００６７】
第４選択部２９は、入力端子Ｄに与えられた論理値に基づいて第３選択部２７のいずれかを選択してその出力できる状態の論理値を出力できる状態となる。第３選択部２９jは、入力端子Ｄの論理値が１の場合には第３選択部２７j1を選択し、論理値が０の場合には第３選択部２７j2を選択する。
【００６８】
図２は、図１のＬＵＴ回路３において、ＰＭＯＳ劣化抑止をする場合の動作例を示す。図２（ａ）は、入力端子Ａが発振のために使用される場合の発振時を示し、図２（ｂ）は、非発振時（未使用時、停止時）を示す。
【００６９】
第１選択部２３、第２選択部２５、第３選択部２７及び第４選択部２９は、それぞれ、入力端子の論理値が１で選択するものをＮＭＯＳトランジスタ（本願請求項の「第１ゲート部」及び「ｎ型トランジスタ」の一例）で構成しており、論理値が０で選択するものをＰＭＯＳトランジスタ（本願請求項の「第１ゲート部」及び「ｐ型トランジスタ」の一例）で構成している。個々の第１選択部２３には、１個のＮＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｎ型トランジスタ」の一例）と１個のＰＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｐ型トランジスタ」の一例）が含まれている。第１選択部２３全体としては、８個のＮＭＯＳトランジスタと８個のＰＭＯＳトランジスタが含まれている。個々の第２選択部２５には、１個のＮＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｎ型トランジスタ」の一例）と１個のＰＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｐ型トランジスタ」の一例）が含まれている。第２選択部２５全体としては、４個のＮＭＯＳトランジスタと４個のＰＭＯＳトランジスタが含まれている。個々の第３選択部２７には、１個のＮＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｎ型トランジスタ」の一例）と１個のＰＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｐ型トランジスタ」の一例）が含まれている。第３選択部２７全体としては、２個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタが含まれている。第４選択部２９には、１個のＮＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｎ型トランジスタ」の一例）と１個のＰＭＯＳトランジスタ（本願請求項の「第２ゲート部」及び「ｐ型トランジスタ」の一例）が含まれている。
【００７０】
図２（ａ）の発振時では、入力端子Ａが発振のために使用され、発振時には、前段のＬＵＴ回路３から１又は０が入力される。入力端子Ｂ、Ｃ及びＤには、それぞれ、発振時に０、０及び０が与えられる。そのため、発振時には、図２（ａ）のトランジスタ３１1、３１2及び３１3がオン状態となり、入力端子Ａの論理値に応じて、トランジスタ３１4と３１5のいずれか一方がオン状態となる。そして、個別格納部２１j15及び２１j16には、それぞれ、０及び１が格納されており、入力端子Ａの論理値が１の場合、出力端子には０が出力され、入力端子Ａの論理値が０の場合、出力端子には１が出力される。
【００７１】
図２（ｂ）の非発振時では、ＰＭＯＳ劣化を抑止するため、入力端子Ａには、論理値１が入力される。これにより、少なくともトランジスタ３１5はオフ状態となり、劣化を抑止することができる。さらに、入力端子Ｂ、Ｃ及びＤには、それぞれ、１、１及び１が与えられる。これにより、トランジスタ３３1、３３2、３３3及び３３4がオン状態となる。他方、トランジスタ３１1、３１2、３１3及び３１4がオフ状態となる。その結果、発振時に使用するＰＭＯＳは、全て、非発振時の劣化を抑止することができる。なお、第２選択部２５、第３選択部２７及び第４選択部２９におけるＮＭＯＳ劣化は、発振に影響しない。そのため、劣化現象がＰＭＯＳのＮＢＴＩだけの場合、発振に寄与するトランジスタ３１1、３１2、３１3、３１４、３１５の非発振時における劣化を完全に抑止することができる。他方、第１選択部２３のＮＭＯＳトランジスタであるトランジスタ３１4は、発振時及び非発振時共にオン状態となる。そのため、ＰＢＴＩが起こる場合には、トランジスタ３１4が劣化する可能性もあるが、劣化の影響を最小限に抑えることができる。そして、個別格納部２１j1に、入力端子Ａに入力される論理値１と同じ論理値である１を格納することにより、出力端子にも論理値１を出力する。これにより、次段のＬＵＴ回路も、同様にＰＭＯＳ劣化を抑止することができる。
【００７２】
図３は、ＬＵＴ回路３を有する図１のリングオシレータ１を設計するための処理の一例を示すフロー図である。まず、リングオシレータの構成を決定し（ステップＳＴ１）、論理式を決定し（ステップＳＴ２）、論理記述を行う（ステップＳＴ３）。そして、配置配線を行う（ステップＳＴ４）。ここで、配置配線は、自動的に行うことも可能であるが、通常、その後に、人の手によって配置された配線を固定したり修正したりして調整する。そして、この配置配線を示すデータをＦＰＧＡにダウンロードして書き込み、実行する（ステップＳＴ５）。
【００７３】
ＰＭＯＳの劣化を抑止したい場合を例として、個別格納部に与えられる論理値の決定例について具体的に述べる。ステップＳＴ１において、発振条件やＬＡＢ内に収めるため等の制約をふまえ、ＬＵＴの数等のリングオシレータ１の構成を決定する。
【００７４】
ステップＳＴ２において、発振時には、入力端子Ａへの１又は０が入力される場合に出力端子に０又は１がそれぞれ出力される必要がある。そのため、個別格納部２１j15及び２１j16には、それぞれ、０及び１が格納されることが決定される。また、非発振時には、トランジスタ３１５をオフ状態とすると共に、入力端子Ａと出力端子から出力される値が同じであるために、個別格納部２１j1が格納する値が１であることが決定される。上記以外の個別格納部の値は、入力端子Ａ〜Ｄへ入力される論理値と出力される論理値との関係を表す論理式が簡易になるように決める。ここでは、発振時に入力端子Ｂ〜Ｄに０が入力され、非発振時に入力端子Ｂ〜Ｄに１が入力されるとする。すると、出力端子からの出力論理値Ｆ＝！Ａ＋Ｂ＋Ｃ＋Ｄで表される。この論理式に基づけば、個別格納部２１j２〜２１j1４には、全て論理値１が与えられる。
【００７５】
続いて、図４を参照して、他のＰＭＯＳ劣化抑止の一例について説明する。（ａ）は発振時を示し、（ｂ）は非発振時を示す。この例では、入力端子Ａが発振に使用されており、発振時には、入力端子Ｂ、Ｃ及びＤには、それぞれ、１、１及び１が与えられる。そのため、トランジスタ３５1、３５2及び３５3がオン状態であり、トランジスタ３５4と３５5のいずれか一方がオン状態となる。個別格納部２１j1及び２１j2には、それぞれ、０及び１が格納されており、入力端子Ａの論理値が１のときは出力端子に０が出力され、入力端子Ａの論理値が０のときは出力端子に１が出力される。非発振時には、入力端子Ａには、１が与えられる。そのため、トランジスタ３５5は、オフ状態となり、劣化が抑止される。そして、入力端子Ｂ、Ｃ及びＤには、それぞれ、０、１及び１が与えられる。そのため、トランジスタ３５3及びはオフ状態となり、トランジスタ３５6がオン状態となる。個別格納部２１j3には、１が格納されている。そのため、出力端子には、入力端子Ａに与えられる論理値１と同じ論理値１が出力される。なお、ＰＢＴＩも発生する時には、第１選択部２３、第３選択部２７及び第４選択部２９のＮＭＯＳ劣化は抑止することはできないが、ＮＢＴＩによるＰＭＯＳ劣化は発生しない。
【００７６】
続いて、図５を参照して、ＮＭＯＳ劣化抑止の一例について説明する。（ａ）は発振時を示し、（ｂ）は非発振時を示す。この例では、入力端子Ａが発振に使用されており、発振時には、入力端子Ｂ、Ｃ及びＤには、それぞれ、１、１及び１が与えられる。そのため、トランジスタ３７1、３７2及び３７3がオン状態であり、トランジスタ３７4と３７5のいずれか一方がオン状態となる。個別格納部２１j1及び２１j2には、それぞれ、０及び１が格納されており、入力端子Ａの論理値が１のときは出力端子に０が出力され、入力端子Ａの論理値が０のときは出力端子に１が出力される。非発振時には、入力端子Ａには、０が与えられる。そのため、トランジスタ３７4は、オフ状態となり、劣化が抑止される。そして、入力端子Ｂ、Ｃ及びＤには、それぞれ、０、０及び０が与えられる。そのため、トランジスタ３７1、３７2及び３７3はオフ状態となり、トランジスタ３９1、３９2、３９3及び３９4がオン状態となる。個別格納部２１j16には、０が格納されている。そのため、出力端子には、入力端子Ａに与えられる論理値０と同じ論理値０が出力される。これにより、発振時に使用する全てのＮＭＯＳ劣化を抑止することができる。なお、トランジスタ３７5のＰＭＯＳ劣化が生じるが、第２選択部、第３選択部及び第４選択部のＰＭＯＳ劣化は発振に影響しない。
【００７７】
図６は、個別格納部２１及び第１選択部２３の他の一例を示す図である。ＳＲＡＭ４１及び４３は、個別格納部２１に対応し、それぞれ論理値を記憶する。パスゲート４５（本願請求項の「第１ゲート部」又は「第２ゲート部」の一例）は、ｐ型トランジスタ（本願請求項の「ｐ型トランジスタ」の一例）及びｎ型トランジスタ（本願請求項の「ｎ型トランジスタ」の一例）を含む。パスゲート４７「第１ゲート部」又は「第２ゲート部」の一例）も同様である。パスゲート４５及び４７は、入力端子Ａの論理値１及び０に応じて、それぞれ、オン状態及びオフ状態となる。入力端子Ａに入力された論理値は、そのままパスゲート４５のＮＭＯＳ入力及びパスゲート４７のＰＭＯＳ入力に入力される。また、インバータ４９は、入力端子Ａの論理値１及び０に応じて、それぞれ、論理値０及び１をパスゲート４５のＰＭＯＳ入力及びパスゲート４７のＮＭＯＳ入力に出力する。
【００７８】
例えば、入力端子Ａに入力された論理値が０の場合、パスゲート４７のｐ型トランジスタにＮＢＴＩ劣化が生じる。また、インバータ４９を構成するｐ型トランジスタにもＮＢＴＩ劣化が生じ、パスゲート４７のｎ型トランジスタに１を出力する速度が劣化する。その結果、パスゲート４７の論理値を通過させる機能の劣化が生じる。他方、入力端子Ａに入力された論理値が１の場合、パスゲート４５のｐ型トランジスタにＮＢＴＩ劣化が生じるが、インバータ４９を構成するｐ型トランジスタにはＮＢＴＩ劣化が生じない。そのため、このような構成であっても、入力端子Ａに入力される論理値に応じて特定の劣化モードを抑制することが可能であり、上記で説明したリングオシレータ１の長寿命化を図ることが可能となる。
【００７９】
続いて、図７から図１０を参照して、本願発明による効果について行った実験について説明する。図７は、「通常のＰＭＯＳ劣化」に対応するＬＵＴ回路の構成例を示す図である。個別格納部は、出力論理値＝！Ａ・！Ｂ・！Ｃ・！Ｄとなる（すなわち、Ａ、Ｂ、Ｃ及びＤが全て０の場合に１を出力し、そうでない場合には０を出力する）ように設定されている。（ａ）が発振時であり、（ｂ）が非発振時を示す。（ａ）の発振時では、入力端子Ｄが発振のために使用されており、前段のＬＵＴ回路から１又は０が入力される。他の入力端子Ａ、Ｂ及びＣには、論理値０が与えられている。この場合、オン状態になりうるものを実線及び破線で丸印を付している。（ｂ）の非発振時では、入力端子Ａ、Ｂ、Ｃ及びＤに、それぞれ、１、０、０及び０が入力されており、オン状態にあるものを実線及び破線で丸印を付している。図７において、破線の丸印については、発振時にオン状態となりうるものであり、かつ、停止時でオン状態となるものである。そのため、これらのトランジスタが劣化しやすいこととなる。
【００８０】
図８は、「ＰＭＯＳ積極劣化」に対応するＬＵＴ回路の構成例を示す図である。個別格納部は、同様に、出力論理値＝！Ａ・！Ｂ・！Ｃ・！Ｄとなるように設定されている。（ａ）が発振時であり、（ｂ）が非発振時を示す。（ａ）の発振時では、入力端子Ａが発振のために使用されており、下段のＬＵＴ回路から１又は０が入力される。他の入力端子Ｂ、Ｃ及びＤには、論理値０が与えられている。この場合、オン状態にあるものを実線及び破線で丸印を付している。（ｂ）の非発振時では、入力端子Ａ、Ｂ、Ｃ及びＤに、それぞれ、０、１、０及び０が入力されており、オン状態にあるものを実線及び破線で丸印を付している。図８において、破線の丸印については、発振時にも非発振時にも常にオン状態となるものである。そのため、これらのトランジスタは、特に劣化しやすいこととなる。
【００８１】
図９は、「ＰＭＯＳ劣化抑止」に対応するＬＵＴ回路の構成例を示す図である。個別格納部は、出力論理値＝Ａ・！Ｂ・！Ｃ・！Ｄとなる（すなわち、Ａが１で、Ｂ、Ｃ及びＤが０の場合に１を出力し、そうでない場合には０を出力する）ように設定されている。（ａ）が発振時であり、（ｂ）が非発振時を示す。（ａ）の発振時では、入力端子Ａが発振のために使用されており、下段のＬＵＴ回路から１又は０が入力される。他の入力端子Ｂ、Ｃ及びＤには、論理値０が与えられている。この場合、オン状態にあるものを実線で丸印を付している。（ｂ）の非発振時では、入力端子Ａ、Ｂ、Ｃ及びＤに、論理値１が入力されており、オン状態にあるものを実線で丸印を付している。図９において、発振時と非発振時で、共に、オン状態となりうるトランジスタはなく、発振時に使用するトランジスタの非発振時におけるＰＭＯＳ劣化を抑止することができる。
【００８２】
図１０は、２か所でのロケーション（以下、「ロケーション１」及び「ロケーション２」という。）において劣化を評価するためのものである。各ロケーションにおいて、５２０分加熱し、前後計９回の移動平均をとったものである。各図は、ロケーション１での（ａ）通常ＰＭＯＳ劣化（図７参照）、（ｂ）ＰＭＯＳ積極劣化（図８参照）、及び、（ｃ）ＰＭＯＳ劣化抑止（図９参照）であり、ロケーション２での（ｄ）通常ＰＭＯＳ劣化、（ｅ）ＰＭＯＳ積極劣化、及び、（ｆ）ＰＭＯＳ劣化抑止である。横軸は、FPGAが加熱（劣化加速）されている時間[分]に対応する，縦軸は、リングオシレータの周波数が時間とともに変化する割合を示す。縦軸の値がマイナスであることは、だんだん遅くなることを示している。ロケーション１では、（ａ）通常ＰＭＯＳ劣化でのピークは−０．２を超え、（ｂ）ＰＭＯＳ積極劣化でも−０．２付近である。（ｃ）ＰＭＯＳ劣化抑止によれば、ピークは−０．１５付近である。そのため、劣化が抑止されていることが分かる。また、ロケーション２でも、（ｄ）通常ＰＭＯＳ劣化及び（ｅ）ＰＭＯＳ積極劣化でのピークは−０．１５を超える。（ｆ）ＰＭＯＳ劣化抑止によれば、ピークは−０．１付近である。そのため、劣化が抑止されていることが分かる。このように、リングオシレータの特定の劣化モードごとに劣化を加速させた場合や劣化を抑止した場合と比較することにより、リングオシレータの劣化量を測定することが可能となる。劣化モードごとの劣化量の他にも、セレクタの論理値に対応する劣化量、劣化モード（NBTI/PBTIなど）若しくは劣化セレクタのLUT内位置によるLUT全体の遅延量に対する影響度合い、又は、非劣化状態に保持した場合の回復量、などの物理量を測定することが可能である。ここに列挙したのは、本願請求項記載の「物理量」の一例である。
【００８３】
なお、本実施例では、ＬＵＴ回路の個数Ｎが３以上の奇数の場合について記載したが、本発明は、Ｎが１、又は、偶数の場合にも適用可能である。リングオシレータを構成するためには、発振動作時にＮ個のＬＵＴ回路のうち、奇数個は前段のＬＵＴ回路に接続された入力端子の反転を出力し、残りのＬＵＴ回路は、前段のＬＵＴ回路に接続された入力端子と同じ値を出力すればよい。
【００８４】
例えば、図１１に示すように、Ｎ＝１のとき、ＬＵＴ回路は、出力端子と入力端子の１つが接続され、ループが回る度に出力端子に反対の論理値が入力される。このとき、発振時において、入力端子A=0→出力端子Y=1→入力端子A=1→出力端子Y=0→入力端子A=0→…のようになる。また、図１２に示すように、Ｎ＝２のとき、前段から入力端子に入力された値と同じ値を出力するＬＵＴ回路と、前段から入力端子に入力された値の反転を出力するＬＵＴ回路とでリングオシレータが構成される。このとき、発振時において、LUT1入力端子A1=0→LUT1出力端子Y1=0→LUT2入力端子A2=0→LUT2出力端子Y2=1→LUT1入力端子A1=1→LUT1出力端子Y1=1→LUT2入力端子A=1→LUT2出力端子Y2=0→LUT1入力端子A1=0→…となる。なお、反転を出力するＬＵＴ回路と同じ値を出力するＬＵＴ回路の順序は問わない。
【００８５】
また、同じ値を出力するＬＵＴ回路は、個別格納部２１が格納する論理値を調整することで得られる。例えば、図２において、個別調整部２１j15が格納する値を１とし、個別調整部２１j16が格納する値を０とする。他の例として、図４において、個別調整部２１j1が格納する値を１とし、個別調整部２１j2が格納する値を０とする。さらに他の例として、図５において、個別調整部２１j1が格納する値を１とし、個別調整部２１j2が格納する値を０とする。このようにして、非反転のＬＵＴ回路を用意することができる。
【００８６】
さらに、本発明に係るＬＵＴ回路の構成は、本実施例で示した構成に限定されるものではない。例えば、第１選択部２３の負荷駆動能力を向上するため、トライステートバッファを使用したり、入力又は出力にインバータを挿入したりする構成が考えられる。この場合、第１選択部２３の入力と出力が反転の関係になる場合がある。第２選択部２５、第３選択部２７及び第４選択部２９に関しても同様である。また、ＬＵＴ回路の構成として、複数の選択部を１体のものとして構成する方法も考えられる。例えば、図１３に示すように、第１選択部２３と第２選択部２５を一体化した選択部とし、４つの個別格納部が格納する論理値から１つを選択する構成としてもよい。この場合、一体化した選択部は、入力端子Ａ及び入力端子Ｂの２つの入力端子により制御される。ここで、一体化した選択部が有するゲート部も、入力端子Ａ（本願発明の「第１入力端子」の一例）及び入力端子Ｂ（本願発明の「第２入力端子」の一例）の２つの入力端子により制御されるものであってもよい。例えば、一体化した選択部１２１は、２つの入力(AB)=(00,01,10,11)に応じて１つがオン状態となる４つのゲート部１２３１〜１２３４を有してもよい。このとき、発振時にB=0とすると、00及び10に対応する２つのゲート部１２３が交互にオンとなる。非発振時には、B=1とすると、01又は11に対応する２つのゲート部１２３のうちのどちらかがオン状態となり、Aの値によらず00及び10に対応する２つのゲート部１２３は、オフ状態となる。そのため、入力端子Ｂに適切な値を入力することにより、発振に寄与するゲート部の非発振時の劣化抑制を行うことが可能となる。このようなゲート部１２３の一例としては、トライステートバッファが挙げられる。本発明は、これらの構成のＬＵＴ回路にも適用が可能である。
【符号の説明】
【００８７】
１・・・リングオシレータ、３・・・ＬＵＴ回路、１１・・・発振記憶部、１３・・・非発振記憶部、１５・・・選択信号部、１７・・・選択部、２１・・・個別格納部、２２・・・格納部、２３・・・第１選択部、２５・・・第２選択部、２７・・・第３選択部、２９・・・第４選択部、３１，３３，３５，３７，３９，４５，４７・・・トランジスタ、４１，４３・・・ＳＲＡＭ、４９・・・インバータ
【図１】
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【図３】
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【図６】
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【図１１】
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【図１２】
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【図１３】
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【図２】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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