(57)【要約】【課題】経路テストと抵抗値テストとを個別に行うことを可能とすることによりテスト時間の短縮を図る。【解決手段】抵抗ユニットＲ１〜Ｒｎの各々の各抵抗素子ｒと各抵抗素子ｒに対応する中継点Ｃ１〜Ｃｍとの間に設けられた第１のスイッチング素子Ｑ１１〜Ｑ１ｍと、中継点Ｃ１〜Ｃｍの各々と電位ＶＳＳとの間に設けられた第２のスイッチング素子Ｑ２１〜Ｑ２ｍと、抵抗ユニットＲ１〜Ｒｎの各々の一端と電位ＶＳＳとの間に設けられた第３のスイッチング素子Ｑ３１〜Ｑ３ｎ−１と、抵抗ユニットＲ１〜Ｒｎの各々の他端と電位Ｖｄｄとの間に設けられた第４のスイッチング素子Ｑ４１〜Ｑ４ｎと、中継点Ｃ１〜Ｃｍの各々と出力部３０との間に設けられた第５のスイッチング素子Ｑ５１〜Ｑ５ｍと、第１乃至第５のスイッチング素子のオンオフを制御する制御手段と、を含む。【選択図】図３
2015070306.tif 000002
【特許請求の範囲】
【請求項１】
各々が直列接続された複数の抵抗素子を含む複数の抵抗ユニットを備え、前記複数の抵抗ユニットが直列接続された抵抗アレイと、
前記複数の抵抗ユニットの各々の各抵抗素子と各抵抗素子に対応する中継点との間に設けられた複数の第１のスイッチング素子と、
前記中継点の各々と第１の電位との間に設けられた複数の第２のスイッチング素子と、
前記複数の抵抗ユニットの各々の一端と前記第１の電位との間に設けられた複数の第３のスイッチング素子と、
前記複数の抵抗ユニットの各々の他端と第２の電位との間に設けられた複数の第４のスイッチング素子と、
前記中継点の各々と出力部との間に設けられた複数の第５のスイッチング素子と、
前記第１乃至第５のスイッチング素子のオンオフを制御する制御手段と、
を含む抵抗アレイ回路。
【請求項２】
前記出力部は、前記第５のスイッチング素子を介して接続された中継点を経由する経路の導通状態に応じた信号レベルの出力信号を出力する請求項１に記載の抵抗アレイ回路。
【請求項３】
前記制御手段は、第１のテストモードにおいて、前記複数の抵抗ユニットの一端が前記第１の電位に接続するように前記第３のスイッチング素子を制御し、前記出力回路に接続される中継点が順次切り替わるように前記第５のスイッチング素子を制御し、前記出力回路に接続される中継点の切り替わりに連動して前記中継点に接続される抵抗ユニットが順次切り替わるように前記第１のスイッチング素子を制御する請求項２に記載の抵抗アレイ回路。
【請求項４】
前記制御手段は、第２のテストモードにおいて、前記抵抗ユニットの各々の一端が前記第１の電位に接続するように前記第３の接続スイッチング素子を制御し、前記出力回路に接続される中継点が順次切り替わるように前記第５のスイッチング素子を制御し、前記出力回路に接続される中継点の切り替わりに連動して前記第１の電位に接続される中継点が順次切り替わるように前記第２のスイッチング素子を制御する請求項２または３に記載の抵抗アレイ回路。
【請求項５】
前記制御手段は、第３のテストモードにおいて、前記抵抗ユニットのうちのいずれかの抵抗ユニットの他端が前記第２の電位に接続するように前記第４のスイッチング素子を制御し、
前記複数の抵抗ユニットのうちのいずれかの抵抗ユニットにおける各抵抗素子がそれぞれ対応する中継点に接続するように前記第１のスイッチング素子を制御し、
前記中継点のうちのいずれかが前記第１の電位に接続するように第２のスイッチング素子を制御する請求項２乃至４のいずれか１つに記載の抵抗アレイ回路。
【請求項６】
前記制御手段は、第３のテストモードにおいて、電流が流れる抵抗素子の範囲が切り替わるように前記第１のスイッチング素子、前記第２のスイッチング素子および前記第４のスイッチング素子の少なくとも１つにおける制御状態を切り替える請求項５に記載の抵抗アレイ回路。
【請求項７】
前記第１のスイッチング素子のうち、共通の抵抗ユニットに接続されたスイッチング素子の各々のゲートは、共通のゲート配線に接続され、
前記第２のスイッチング素子の各々は、互いに異なるゲート配線に接続されている請求項１乃至６のいずれか１項に記載の抵抗アレイ回路。
【請求項８】
前記第３のスイッチング素子の各々のゲートは、共通のゲート配線に接続され、
前記第４のスイッチング素子の各々ゲートは、互いに異なるゲート配線に接続されている請求項１乃至７のいずれか１項に記載の抵抗アレイ回路。
【請求項９】
前記出力部は、
前記第５のスイッチング素子のいずれかによって前記中継点のいずれかが接続される入力端を有するインバータと、
一方の端子が前記インバータの入力端に接続され、他方の端子が前記第２の電位に接続された抵抗素子と、
を含む請求項２乃至８のいずれか１つに記載に抵抗アレイ回路。
【請求項１０】
請求項１乃至９のいずれか１つに記載の抵抗アレイ回路と、
前記抵抗アレイ回路の接続端子に接続され且つ前記接続端子間の抵抗値に応じた電流値の電流を生成する電流生成部と、
を含む電流生成回路。
【請求項１１】
請求項１０に記載の電流生成回路と、
前記電流生成回路によって生成された電流の電流値に応じた周波数の出力信号を出力する発振器と、
を含む電流制御型発振回路。
【請求項１２】
請求項１１に記載の電流制御型発振回路を周波数ロックループ内に設けたＦＬＬ回路。
【請求項１３】
各々が直列接続された複数の抵抗素子を含む複数の抵抗ユニットを備え、前記複数の抵抗ユニットが直列接続された抵抗アレイのテスト方法であって、
前記複数の抵抗ユニットの一端を第１の電位に接続するステップと、
前記複数の抵抗ユニットのうちのいずれかの抵抗ユニットにおける各抵抗素子を、それぞれ対応する中継点に接続するステップと、
前記中継点のうちのいずれかを出力部に接続するステップと、
前記出力部が、前記出力部に接続された中継点を経由する経路の導通状態に応じたレベルの出力信号を出力するステップと、
を含むテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト機能を備えた抵抗アレイ回路および抵抗アレイ回路を用いた電流生成回路、電流制御型発振回路並びにＦＬＬ回路に関する。
【背景技術】
【０００２】
複数の抵抗素子が直列接続されて構成される抵抗アレイは、例えば、可変抵抗回路、電圧生成回路、電流生成回路およびＤＡコンバータ等に使用されている。抵抗アレイを構成する各抵抗素子の抵抗値や各抵抗素子の接続経路の断線の有無をテストするために、抵抗アレイにテスト機能を付随させたものが知られている。
【０００３】
例えば特許文献１には、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、複数の制御スイッチの共通接続点と高位電源との間に接続されたテスト用スイッチと、抵抗ラダー部の一端とグランドとの間に接続された第２の抵抗と、テスト時に、テスト用スイッチをオン状態とし、複数の制御スイッチのすべてをオフ状態、もしくは複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路と、を有する半導体集積回路のテスト回路が記載されている。
【０００４】
また、特許文献２には、信号ＴＥＳＴ３に応じて基準電圧生成回路３から出力された基準電圧Ｖｒｅｆを複数の分圧比で分圧した各分圧電圧の中から１つを、デジタルコード信号Ｄ［１１：０］に応じてオン／オフする複数のスイッチを介して出力するＤ／Ａ変換回路２と、信号ＴＥＳＴ１に応じて、入力端子Ｔｉｎに入力されたテスト信号を基準電圧ＶｒｅｆとしてＤ／Ａ変換回路２に出力する第１スイッチＭ１と、信号ＴＥＳＴ２に応じて、Ｄ／Ａ変換回路２から出力された信号を出力端子Ｔｏｕｔに出力する第２スイッチＭ２とを備え、Ｄ／Ａ変換回路２は、信号ＴＥＳＴ４に応じて、基準電圧Ｖｒｅｆとして入力された電圧をデジタルコード信号Ｄ［１１：０］に応じてオン／オフする複数のスイッチを介して出力するＤ／Ａコンバータが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−４８５６６号公報
【特許文献２】特開２００８−２７７９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１は、テスト機能を備えた抵抗アレイ回路１００の構成の一例を示す図である。抵抗アレイ回路１００は、直列接続されたｍ×ｎ個の抵抗素子ｒを含んでおり、各々が、ｍ個の抵抗素子ｒからなる複数の抵抗ユニットＲ１〜Ｒｎを構成している。すなわち、各抵抗ユニットＲ１〜Ｒｎは直列接続されている。抵抗アレイの終端部は、それぞれ、端子Ｔ１およびＴ２に接続されている。
【０００７】
抵抗ユニットＲ１における抵抗素子間の各接続点および一方の端部には、それぞれスイッチング素子Ｑ１１が接続されている。スイッチング素子Ｑ１１の各々は、例えばｎチャネルＭＯＳＦＥＴであり、ドレインが抵抗素子ｒに接続され、ソースが対応する中継点Ｃ１、Ｃ２、・・・、Ｃｍ−１およびＣｍに接続され、ゲートが共通のゲート配線Ｇ１１に接続されている。同様に、抵抗ユニットＲ２〜Ｒｎにおける抵抗素子ｒ間の各接続点および各抵抗ユニットＲ２〜Ｒｎの一方の端部にはスイッチング素子Ｑ１２〜Ｑ１ｎが接続されている。スイッチング素子Ｑ１２〜Ｑ１ｎは、例えばｎチャネルＭＯＳＦＥＴであり、ドレインが抵抗素子ｒに接続され、ソースが対応する中継点Ｃ１、Ｃ２、・・・、Ｃｍ−１およびＣｍに接続され、ゲートがそれぞれゲート配線Ｇ１２〜Ｇ１ｎに接続されている。ゲート配線Ｇ１１〜Ｇ１ｎは、デコーダ１１０に接続されている。
【０００８】
デコーダ１１０は、制御部４００から供給されるｎビットのデジタル信号である第１の抵抗値制御信号sel_r[n:1]に基づいて、ゲート配線Ｇ１１〜Ｇ１ｎのいずれかにハイレベルの制御信号を供給する。スイッチング素子Ｑ１１〜Ｑ１ｎのうち、ハイレベルの制御信号が供給されたゲート配線に接続されたスイッチング素子の各々はオン状態となり、対応する抵抗ユニットにおける各抵抗素子間の接続点および当該抵抗ユニットの一方の端部が、それぞれ中継点Ｃ１〜Ｃｍに接続される。例えば、第１の抵抗値制御信号sel_r[n:1]によってゲート配線Ｇ１１が選択された場合には、ゲート配線Ｇ１１に接続された各スイッチング素子Ｑ１１がオン状態となり、抵抗ユニットＲ１における各抵抗素子間の接続点および抵抗ユニットＲ１の一方の端部は、それぞれ中継点Ｃ１〜Ｃｍに接続される。
【０００９】
中継点Ｃ１〜Ｃｍには、それぞれ、スイッチング素子Ｑ２１〜Ｑ２ｍが接続されている。スイッチング素子Ｑ２１〜Ｑ２ｍは、例えば、ｎチャネルＭＯＳＦＥＴであり、ドレインが対応する中継点Ｃ１〜Ｃｍに接続され、ソースが電位ＶＳＳに接続され、ゲートがゲート配線Ｇ２１〜Ｇ２ｍを介してデコーダ１１０に接続されている。
【００１０】
デコーダ１１０は、制御部４００から供給される第２の抵抗値制御信号sel_c[m:1]に基づいて、ゲート配線Ｇ２１〜Ｇ２ｍのいずれかにハイレベルの制御信号を供給する。スイッチング素子Ｑ２１〜Ｑ２ｍのうち、ハイレベルの制御信号が供給されたゲート配線に接続されたスイッチング素子はオン状態となり、対応する中継点（Ｃ１〜Ｃｍのいずれか）が電位ＶＳＳに接続される。例えば、第２の抵抗値制御信号sel_c[m:1]によってスイッチング素子Ｑ２２が選択的にオン状態とされると、中継点Ｃ２が電位ＶＳＳに接続される。
【００１１】
例えば、第１の抵抗値制御信号sel_r[n:1]によってゲート配線Ｇ１１が選択され且つ第２の抵抗値制御信号sel_c[m:1]によってゲート配線Ｇ２２が選択されると、スイッチング素子Ｑ１１の各々およびスイッチング素子Ｑ２２がオン状態となり、抵抗ユニットＲ１における、抵抗素子ｒａとｒｂとの接続点Ｘが電位ＶＳＳに接続される。この場合において、端子Ｔ２の電位が電位ＶＳＳに固定されているものとすると、接続点Ｘと端子Ｔ２とがショート状態となるので、端子Ｔ１と端子Ｔ２との間の抵抗値は、端子Ｔ１と接続点Ｘとの間に配置された各抵抗素子の抵抗値を合算したものとなる。このように、抵抗アレイ回路１００は、端子Ｔ１と端子Ｔ２との間の抵抗値が、第１の抵抗値制御信号sel_r[n:1]および第２の抵抗値制御信号sel_c[m:1]に応じて定まる可変抵抗を構成している。
【００１２】
端子Ｔ１には、各抵抗素子ｒおよび各スイッチング素子をテストするための出力回路５００が接続されている。出力回路５００は、非反転入力端子が端子Ｔ１に接続され、反転入力端子が出力端子に接続された演算増幅回路を含んでいる。すなわち出力回路５００はボルテージフォロアを構成しており、端子Ｔ１に現れる電圧を出力端子５０１から出力する。
【００１３】
抵抗アレイ回路１００のテストを行う場合には、端子Ｔ１とＴ２との間に定電流を供給し、デコーダ１１０によってゲート配線Ｇ１１〜Ｇ１ｎおよびＧ２１〜Ｇ２ｍを順次選択しつつ出力回路５００の出力端子５０１に現れる出力電圧が適正であるか否かを判定する。すなわち、出力回路５００は、抵抗アレイ回路１００を構成する各抵抗素子ｒの抵抗値を電圧値に変換して出力する。
【００１４】
しかしながら、このようなテスト方式によれば、各スイッチング素子の動作および抵抗素子ｒの接続経路上の導通状態をテストする経路テストと、各抵抗素子ｒの抵抗値をテストする抵抗値テストとが同時に行われることとなるので、抵抗アレイ回路１００の品質を保証するためには、ゲート配線Ｇ１１〜Ｇ１ｎとゲート配線Ｇ２１〜Ｇ２ｍとの全ての組み合わせについてテストを実施することが必須となる。すなわち、ｍ×ｎ回の測定が必須となる。出力回路５００から出力される出力電圧が安定化するまでには、ある程度の時間を要するので、全経路についてテストを実施するとテスト時間が長くなる。
【００１５】
本発明は、上記した点に鑑みてなされたものであり、抵抗アレイの接続経路上の導通状態をテストする経路テストと、各抵抗素子の抵抗値をテストする抵抗値テストとを個別に行うことを可能とすることにより、テスト時間の短縮を図ることができる抵抗アレイ回路、この抵抗アレイ回路を用いた電流生成回路、電流制御型発振回路並びにＦＬＬ回路および抵抗アレイ回路のテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る抵抗アレイ回路は、各々が直列接続された複数の抵抗素子を含む複数の抵抗ユニットを備え、前記複数の抵抗ユニットが直列接続された抵抗アレイと、前記複数の抵抗ユニットの各々の各抵抗素子と各抵抗素子に対応する中継点との間に設けられた複数の第１のスイッチング素子と、前記中継点の各々と第１の電位との間に設けられた複数の第２のスイッチング素子と、前記複数の抵抗ユニットの各々の一端と前記第１の電位との間に設けられた複数の第３のスイッチング素子と、前記複数の抵抗ユニットの各々の他端と第２の電位との間に設けられた複数の第４のスイッチング素子と、前記中継点の各々と出力部との間に設けられた複数の第５のスイッチング素子と、前記第１乃至第５のスイッチング素子のオンオフを制御する制御手段と、を含む。
【００１７】
本発明に係る電流生成回路は、前記抵抗アレイ回路と、前記抵抗アレイ回路の接続端子に接続され且つ前記接続端子間の抵抗値に応じた電流値の電流を生成する電流生成部と、を含む。
【００１８】
本発明に係る電流制御型発振回路は、前記電流生成回路と、前記電流生成回路によって生成された電流の電流値に応じた周波数の出力信号を出力する発振器と、を含む。
【００１９】
本発明に係るＦＬＬ回路は、前記電流制御型発振回路が周波数ロックループ内に設けられて構成されている。
【００２０】
本発明に係る抵抗アレイのテスト方法は、各々が直列接続された複数の抵抗素子を含む複数の抵抗ユニットを備え、前記複数の抵抗ユニットが直列接続された抵抗アレイのテスト方法であって、前記複数の抵抗ユニットの一端を第１の電位に接続するステップと、前記複数の抵抗ユニットのうちのいずれかの抵抗ユニットにおける各抵抗素子を、それぞれ対応する中継点に接続するステップと、前記中継点のうちのいずれかを出力部に接続するステップと、前記出力部が、前記出力部に接続された中継点を経由する経路の導通状態に応じたレベルの出力信号を出力するステップと、を含む。
【発明の効果】
【００２１】
本発明によれば、抵抗アレイの接続経路上の導通状態をテストする経路テストと、各抵抗素子の抵抗値をテストする抵抗値テストとを個別に行うことを可能となり、テスト時間の短縮を図ることが可能となる。
【図面の簡単な説明】
【００２２】
【図１】テスト機能を備えた抵抗アレイ回路の構成の一例を示す図である。
【図２】本発明の実施形態に係る抵抗アレイ回路の構成を示すブロック図である。
【図３】本発明の実施形態に係る抵抗アレイ回路の構成を示す図である。
【図４】本発明の実施形態に係る第１の経路テストの一態様を例示した図である。
【図５】本発明の実施形態に係る第２の経路テストの一態様を例示した図である。
【図６】本発明の実施形態に係る抵抗値テストの一態様を例示した図である。
【図７】本発明の実施形態に係る抵抗値テストの一態様を例示した図である。
【図８】本発明の実施形態に係る電流生成回路の構成を示すブロック図である。
【図９】本発明の実施形態に係る電流制御型発振回路の構成を示すブロック図である。
【図１０】本発明の実施形態に係るＦＬＬ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面において同一または対応する構成要素には同一の参照符号を付与している。
【００２４】
図２は、本発明の実施形態に係る抵抗アレイ回路１の構成を示すブロック図である。抵抗アレイ回路１は、可変抵抗部１０、経路選択部２０、判定出力部３０および制御部４０を含む半導体集積回路として構成されている。
【００２５】
可変抵抗部１０は、直列接続された複数の抵抗素子によって構成される抵抗アレイを含んでおり、制御部４０から供給されるｎビットのデジタル信号である第１の抵抗値制御信号sel_r[n:1]およびｍビットのデジタル信号である第２の抵抗値制御信号sel_c[m:1]の組み合わせに応じて端子Ｔ１と端子Ｔ２との間の抵抗値が変化する可変抵抗を構成している。なお、第１の抵抗値制御信号sel_r[n:1]および第２の抵抗値制御信号sel_c[m:1]は、一連のｎ＋ｍビットのデジタル信号の上位ビットおよび下位ビットであってもよい。
【００２６】
また、可変抵抗部１０は、後述する経路テストおよび抵抗値テストを実施する際に制御部４０から供給される１ビットのデジタル信号である第１のテスト制御信号test_1[0]およびｍビットのデジタル信号である第２のテスト制御信号test_2[m:1]に応じて、可変抵抗部１０を構成する抵抗素子の接続経路上の所定のノードを所定の電位に接続する。
【００２７】
経路選択部２０は、経路テストにおいて制御部４０から供給されるｍビットのデジタル信号である経路選択信号rc[m:1]に応じて、可変抵抗部１０における所定のノードに一端が接続されたｍ個のスイッチのうちのいずれかをオン状態とすることにより、当該オン状態とされたスイッチを経由する経路を判定出力部３０に接続する。
【００２８】
判定出力部３０は、経路選択部２０によって選択された経路の導通状態を判定し、判定結果応じた信号レベルを有する判定出力信号rc_outを出力する。なお、判定出力部３０は、本発明における出力部に対応する。
【００２９】
図３は、本発明の実施形態に係る抵抗アレイ回路１の詳細な構成を示す図である。
【００３０】
可変抵抗部１０は、直列接続されたｍ×ｎ個の抵抗素子ｒからなる抵抗アレイを含んでいる。この抵抗アレイは、各々が、ｍ個の抵抗素子ｒを含む複数の抵抗ユニットＲ１〜Ｒｎを構成している。すなわち、各抵抗ユニットＲ１〜Ｒｎは直列接続されている。抵抗アレイの終端部は、それぞれ、端子Ｔ１およびＴ２に接続されている。
【００３１】
抵抗ユニットＲ１における抵抗素子間の各接続点および一方の端部（ノードＡ）には、それぞれスイッチング素子Ｑ１１が接続されている。スイッチング素子Ｑ１１の各々は、例えばｎチャネルＭＯＳＦＥＴであり、ドレインが抵抗素子ｒに接続され、ソースが対応する中継点Ｃ１、Ｃ２、・・・、Ｃｍ−１およびＣｍに接続され、ゲートが共通のゲート配線Ｇ１１に接続されている。
【００３２】
同様に、抵抗ユニットＲ２〜Ｒｎにおける抵抗素子間の各接続点および各抵抗ユニットＲ２〜Ｒｎの一方の端部（ノードＢ〜Ｅ）には、それぞれスイッチング素子Ｑ１２〜Ｑ１ｎが接続されている。スイッチング素子Ｑ１２〜Ｑ１ｎは、例えばｎチャネルＭＯＳＦＥＴであり、ドレインが抵抗素子ｒに接続され、ソースが対応する中継点Ｃ１、Ｃ２、・・・、Ｃｍ−１およびＣｍに接続され、ゲートがそれぞれゲート配線Ｇ１２〜Ｇ１ｎに接続されている。ゲート配線Ｇ１１〜Ｇ１ｎは、第１デコーダ１１に接続されている。
【００３３】
第１デコーダ１１は、制御部４０から供給される第１の抵抗値制御信号sel_r[n:1]に基づいて、ゲート配線Ｇ１１〜Ｇ１ｎのいずれかにハイレベルの駆動信号を供給する。スイッチング素子Ｑ１１〜Ｑ１ｎのうち、ハイレベルの駆動信号が供給されたゲート配線に接続されたスイッチング素子の各々はオン状態となり、対応する抵抗ユニットにおける各抵抗素子間の接続点および当該抵抗ユニットの一方の端部が、それぞれ中継点Ｃ１〜Ｃｍに接続される。例えば、第１の抵抗値制御信号sel_r[n:1]によってゲート配線Ｇ１１が選択された場合には、ゲート配線Ｇ１１に接続された各スイッチング素子Ｑ１１がオン状態となり、抵抗ユニットＲ１における各抵抗素子間の接続点および抵抗ユニットＲ１の一方の端部（ノードＡ）が、それぞれ中継点Ｃ１〜Ｃｍに接続される。
【００３４】
中継点Ｃ１〜Ｃｍには、それぞれ、スイッチング素子Ｑ２１〜Ｑ２ｍが接続されている。スイッチング素子Ｑ２１〜Ｑ２ｍは、例えば、ｎチャネルＭＯＳＦＥＴであり、ドレインが対応する中継点Ｃ１〜Ｃｍに接続され、ソースが電位ＶＳＳに接続され、ゲートがゲート配線Ｇ２１〜Ｇ２ｍを介して第１デコーダ１１に接続されている。
【００３５】
第１デコーダ１１は、第１の抵抗値制御信号sel_r[n:1]とともに制御部４０から供給される第２の抵抗値制御信号sel_c[m:1]に基づいて、ゲート配線Ｇ２１〜Ｇ２ｍのいずれかにハイレベルの駆動信号を供給する。スイッチング素子Ｑ２１〜Ｑ２ｍのうち、ハイレベルの駆動信号が供給されたゲート配線に接続されたスイッチング素子はオン状態となり、対応する中継点（Ｃ１〜Ｃｍのいずれか）が電位ＶＳＳに接続される。例えば、第２の抵抗値制御信号sel_c[m:1]によってスイッチング素子Ｑ２２が選択的にオン状態とされると、中継点Ｃ２が電位ＶＳＳに接続される。
【００３６】
例えば、第１の抵抗値制御信号sel_r[n:1]によってゲート配線Ｇ１１が選択され且つ第２の抵抗値制御信号sel_c[m:1]によってゲート配線Ｇ２２が選択されると、スイッチング素子Ｑ１１の各々およびスイッチング素子Ｑ２２がオン状態となり、抵抗ユニットＲ１における、抵抗素子ｒａとｒｂとの接続点Ｘが電位ＶＳＳに接続される。この場合において、端子Ｔ２の電位が電位ＶＳＳに固定されているものとすると、接続点Ｘと端子Ｔ２とがショート状態となるので、端子Ｔ１と端子Ｔ２との間の抵抗値は、端子Ｔ１と接続点Ｘとの間に配置された各抵抗素子の抵抗値を合算したものとなる。このように、可変抵抗部１０は、端子Ｔ１と端子Ｔ２との間の抵抗値が、制御部４０から供給される第１の抵抗値制御信号sel_r[n:1]および第２の抵抗値制御信号sel_c[m:1]に応じて定まる可変抵抗を構成している。
【００３７】
また、各抵抗ユニットＲ１、Ｒ２、・・・、Ｒｎ−２およびＲｎ−１は、それぞれ、一方の端部（ノードＡ、Ｂ、ＣおよびＤ）がスイッチング素子Ｑ３１、Ｑ３２、・・・、Ｑ３ｎ−２およびＱ３ｎ−１を介して電位ＶＳＳに接続されている。また、各抵抗ユニットＲ１、Ｒ２、・・・、Ｒｎ−２、Ｒｎ−１およびＲｎは、他方の端部（ノードＦ、Ｇ、Ｈ、ＩおよびＪ）がスイッチング素子Ｑ４１、Ｑ４２、・・・、Ｑ４ｎ−２、Ｑ４ｎ−１およびＱ４ｎを介して電位ＶＤＤに接続されている。抵抗アレイ回路１は、外部から電位ＶＤＤおよび電位ＶＳＳを与えるためのパッド１３および１４を有しており、このパッドに外部電源を接続することにより、電位ＶＤＤおよび電位ＶＳＳを任意の大きさに設定することが可能となっている。
【００３８】
スイッチング素子Ｑ３１〜Ｑ３ｎ−１は、例えばＮチャネルＭＯＳＦＥＴであり、ドレインが抵抗ユニットＲ１〜Ｒｎ−１の一方の端部（ノードＡ〜Ｄ）に接続され、ソースが電位ＶＳＳに接続されている。また、スイッチング素子Ｑ３１〜Ｑ３ｎ−１のゲートは、共通のゲート配線を介して第２デコーダ１２に接続されている。第２デコーダ１２は、制御部４０から供給される第１のテスト制御信号test_1[0]に基づいて、スイッチング素子Ｑ３１〜Ｑ３ｎ−１の各々のゲートにハイレベルの駆動信号を供給して、スイッチング素子Ｑ３１〜Ｑ３ｎ−１の各々をオン状態とする。これにより、抵抗ユニットＲ１〜Ｒｎ−１の一方の端部（ノードＡ〜Ｄ）は、それぞれ電位ＶＳＳに接続される。なお、本実施形態では、スイッチング素子Ｑ３１〜Ｑ３ｎ−１のゲートを共通のゲート配線に接続することにより、スイッチング素子Ｑ３１〜Ｑ３ｎ−１を一括してオンオフさせる構成としているが、スイッチング素子Ｑ３１〜Ｑ３ｎ−１のゲートを個別のゲート配線に接続することによりスイッチング素子Ｑ３１〜Ｑ３ｎ−１を個別にオンオフさせる構成としてもよい。
【００３９】
一方、スイッチング素子Ｑ４１〜Ｑ４ｎは、例えばＰチャネルＭＯＳＦＥＴであり、ドレインが抵抗ユニットＲ１〜Ｒｎの他方の端部（ノードＦ〜Ｊ）に接続され、ソースが電位ＶＤＤに接続されている。また、スイッチング素子Ｑ４１〜Ｑ４ｎのゲートは、第２デコーダ１２に接続されている。第２デコーダ１２は、制御部４０から供給される第２のテスト制御信号test_2[n:1]に基づいてスイッチング素子Ｑ４１〜Ｑ４ｎのいずれかのゲートにローレベルの駆動信号を供給して、当該スイッチング素子をオン状態とする。当該オン状態とされたスイッチング素子に接続された抵抗ユニットの他方の端部（ノードＦ〜Ｊのいずれか）は、電位ＶＤＤに接続される。
【００４０】
なお、スイッチング素子Ｑ１１〜Ｑ１ｎは、本発明における第１のスイッチング素子に対応する。スイッチング素子Ｑ２１〜Ｑ２ｍは、本発明における第２のスイッチング素子に体操する。スイッチング素子Ｑ３１〜Ｑ３ｎ−１は、本発明における第３のスイッチング素子に対応する。スイッチング素子Ｑ４１〜Ｑ４ｎは、本発明における第４のスイッチング素子に対応する。
【００４１】
経路選択部２０は、スイッチング素子Ｑ５１〜Ｑ５ｍおよび第３デコーダ３１を含んでいる。スイッチング素子Ｑ５１〜Ｑ５ｍは、例えばｎチャネルＭＯＳＦＥＴであり、ソースが対応する中継点Ｃ１〜Ｃｍに接続され、ドレインが判定出力部３０に接続され、ゲートが第３デコーダ２１に接続されている。
【００４２】
第３デコーダ２１は、制御部４０から供給される経路選択信号rc[m:1]に基づいて、スイッチング素子Ｑ５１〜Ｑ５ｍのいずれかのゲートにハイレベルの駆動信号を供給して、当該スイッチング素子をオン状態とする。当該オン状態とされたスイッチング素子に接続された中継点（ノードＣ１〜Ｃｍのいずれか）は、判定出力部３０に接続される。なお、スイッチング素子Ｑ５１〜Ｑ５ｍは、本発明における第５のスイッチング素子に対応する。
【００４３】
判定出力部３０は、入力端がスイッチング素子Ｑ５１〜Ｑ５ｍのドレインに接続され、出力端が出力端子３２に接続されたインバータ３１と、一方の端子が電位ＶＤＤに接続され、他方の端子がインバータ３１の入力端に接続された抵抗素子ｒ３０を含んでいる。判定出力部３０は、スイッチング素子Ｑ１１〜Ｑ１ｎ、Ｑ２１〜Ｑ２ｍ、Ｑ５１〜Ｑ５ｍの動作状態に応じて定まるテスト対象経路の導通状態に応じた信号レベルを有する判定出力信号rc_outを出力端子３２から出力する。なお、本実施形態では、判定出力部３０をインバータを用いて構成しているが、コンパレータを用いて構成することも可能である。
【００４４】
本実施形態に係る抵抗アレイ回路１によれば、各スイッチング素子の動作および抵抗アレイ回路１における各経路の導通状態をテストする経路テストと、抵抗素子ｒの抵抗値をテストする抵抗値テストとを互いに独立して行うことが可能である。
【００４５】
以下に抵抗アレイ回路１における経路テストについて説明する。抵抗アレイ回路１における経路テストは、スイッチング素子Ｑ１１〜Ｑ１ｎ、Ｑ３１〜Ｑ３ｎ−１、Ｑ５１〜Ｑ５ｍを動作させて行う第１の経路テストと、スイッチング素子Ｑ２１〜Ｑ２ｍ、Ｑ３１〜Ｑ３ｎ−１、Ｑ５１〜Ｑ５ｍを動作させて行う第２の経路テストと、を含む。なお、第１の経路テストは本発明における第１のテストモードに対応し、第２の経路テストは本発明における第２のテストモードに対応する。
【００４６】
図４は、抵抗アレイ回路１における第１の経路テストの一態様を例示した図である。なお、図４において、オン状態とされたスイッチング素子が丸で囲んで表示されている。
【００４７】
制御部４０は、第１の経路テストを実施する場合、第１のテスト制御信号test_1[0]を第２デコーダ１２に供給する。第２デコーダ１２は、第１のテスト制御信号test_1[0]を受信すると、スイッチング素子Ｑ３１〜Ｑ３ｎ−１の各々のゲートにハイレベルの駆動信号を供給する。これにより、スイッチング素子Ｑ３１〜Ｑ３ｎ−１の各々はオン状態となり、ノードＡ〜Ｄが電位ＶＳＳに接続される。
【００４８】
続いて、制御部４０は、第１の抵抗値制御信号sel_r[n:1]を第１デコーダ１１に供給することによりゲート配線Ｇ１１〜Ｇ１ｎのいずれかを選択する。第１デコーダ１１は、第１の抵抗値制御信号sel_r[n:1]に基づいて、ゲート配線Ｇ１１〜Ｇ１ｎのうち選択されたゲート配線にハイレベルの駆動信号を供給する。スイッチング素子Ｑ１１〜Ｑ１ｎのうちハイレベルの駆動信号が供給されたゲート配線に接続されたスイッチング素子の各々はオン状態となり、選択されたゲート配線に対応する抵抗ユニットにおける各抵抗素子間の接続点および当該抵抗ユニットの一方の端部が、それぞれ中継点Ｃ１〜Ｃｍに接続される。図４において、ゲート配線Ｇ１ｎが選択され、ゲート配線Ｇ１ｎに接続されたスイッチング素子Ｑ１ｎの各々がオン状態とされている場合が例示されている。
【００４９】
続いて、制御部４０は、経路選択信号rc[m:1]を第３デコーダ２１に供給することによりスイッチング素子Ｑ５１〜Ｑ５ｍのいずれかを選択する。第３デコーダ２１は、経路選択信号rc[m:1]に応じてスイッチング素子Ｑ５１〜Ｑ５ｍのいずれかのゲートにハイレベルの駆動信号を供給し、当該スイッチング素子をオン状態とする。図４において、スイッチング素子Ｑ５１がオン状態とされている場合が例示されている。
【００５０】
図４に示すように、各スイッチング素子をオン状態とすることにより、スイッチング素子Ｑ３ｎ−１、抵抗ユニットＲｎ、スイッチング素子Ｑ１ｎ、中継点Ｃ１およびスイッチング素子Ｑ５１を経由する、図４において破線で示す「経路１」が判定出力部３０のインバータ３１に接続される。
【００５１】
インバータ３１には、プルアップ抵抗ｒ３０によってハイレベルの入力信号が入力されているので、テスト対象となる経路が判定出力部３０に接続される前の状態において、出力端子３２から出力される判定出力信号rc_outのレベルはローレベルである。
【００５２】
図４に示す「経路１」の導通状態が良好である場合（すなわち、当該経路上に断線等が生じておらず、当該経路上のスイッチング素子が正常に動作する場合）、「経路１」が判定出力部３０に接続されると、インバータ３１の入力端子は「経路１」を介して電位ＶＳＳに接続されるので、判定出力信号rc_outのレベルはハイレベルとなる。一方、「経路１」の状態が不良である場合（すなわち、当該経路上に断線等が生じているか当該経路上のスイッチング素子が正常に動作しない場合）には、インバータ３１の入力端子の電位はハイレベルが維持されるので、判定出力信号rc_outのレベルはローレベルを維持する。すなわち、テスト対象となる経路の導通状態が良好である場合には、当該経路を選択するためのスイッチング素子のスイッチング動作に同期して、判定出力信号rc_outのレベルがローレベルからハイレベルに遷移する。一方、テスト対象となる経路の導通状態が不良である場合には、当該経路を選択するためのスイッチング素子のスイッチング動作にかかわらず、判定出力信号rc_outのレベルはローレベルを維持する。
【００５３】
制御部４０は、第１の抵抗値制御信号sel_r[n:1]によってゲート配線Ｇ１１〜Ｇ１ｎのうち選択するゲート配線を順次シフトさせるとともに、経路選択信号rc[m:1]によってスイッチング素子Ｑ５１〜Ｑ５ｍのうち選択するスイッチング素子を順次シフトさせ、テスト対象とする経路を順次切り替える。すなわち、制御部４０は、判定出力部３０に接続される中継点が順次切り替わるように第３デコーダ２１を介してスイッチング素子Ｑ５１〜Ｑ５ｍを制御し、判定出力部３０に接続される中継点の切り替わりに連動して中継点に接続される抵抗ユニットが順次切り替わるように第１デコーダ１１を介してスイッチング素子Ｑ１１〜Ｑ１ｎを制御する。テスト対象とされる経路が順次切り替わる間、判定出力信号rc_outのレベルは、図示しないテスタによって常時モニタされる。テスタは、例えば、テスト対象とされる経路を切り替える際の各スイッチング素子の切り替えタイミングに同期して判定出力信号rc_outのレベルが遷移しているか否かに基づいて各経路の導通状態が良好であるか否かを判定する。なお、第１の経路テストでは、スイッチング素子Ｑ１１〜Ｑ１ｎおよびスイッチング素子Ｑ５１〜Ｑ５ｍの全ての組み合わせについて実施することが好ましい。第１の経路テストでは、抵抗素子間の接続状態、スイッチング素子Ｑ１１〜Ｑ１ｎ、Ｑ３１〜Ｑ３ｎ−１、Ｑ５１〜Ｑ５ｍの動作等をテストすることが可能である。
【００５４】
図５は、抵抗アレイ回路１における第２の経路テストの一態様を例示した図である。なお、図５において、オン状態とされたスイッチング素子が丸で囲んで表示されている。
【００５５】
制御部４０は、第２の経路テストを実施する場合、第１のテスト制御信号test_1[0]を第２デコーダ１２に供給する。第２デコーダ１２は、第１のテスト制御信号test_1[0]を受信すると、スイッチング素子Ｑ３１〜Ｑ３ｎ−１の各々のゲートにハイレベルの駆動信号を供給する。これにより、スイッチング素子Ｑ３１〜Ｑ３ｎ−１の各々はオン状態となり、ノードＡ〜Ｄが電位ＶＳＳに接続される。
【００５６】
続いて、制御部４０は、第２の抵抗値制御信号sel_c[m:1]を第１デコーダ１１に供給することによりゲート配線Ｇ２１〜Ｇ２ｍのいずれかを選択する。第１デコーダ１１は、第２の抵抗値制御信号sel_c[m:1]に基づいて、ゲート配線Ｇ２１〜Ｇ２ｍのうち選択されたゲート配線にハイレベルの駆動信号を供給する。スイッチング素子Ｑ２１〜Ｑ２ｍのうちハイレベルの駆動信号が供給されたゲート配線に接続されたスイッチング素子はオン状態となり、対応する中継点（Ｃ１〜Ｃｍのいずれか）が電位ＶＳＳに接続される。図５において、ゲート配線Ｇ２１が選択され、ゲート配線Ｇ２１に接続されたスイッチング素子Ｑ２１がオン状態とされている場合が例示されている。
【００５７】
続いて、制御部４０は、第２の抵抗値制御信号sel_c[m:1]に対応する経路選択信号rc[m:1]を第３デコーダ２１に供給する。これにより、スイッチング素子Ｑ５１〜Ｑ５ｍのうち、第２の抵抗値制御信号sel_c[m:1]に基づいてオン状態とされたスイッチング素子（スイッチング素子Ｑ２１〜Ｑ２ｍのいずれか）に対応するスイッチング素子を選択する。第３デコーダ２１は、経路選択信号rc[m:1]に応じてスイッチング素子Ｑ５１〜Ｑ５ｍのいずれかのゲートにハイレベルの駆動信号を供給し、当該スイッチング素子をオン状態とする。図５において、スイッチング素子Ｑ５１がオン状態とされている場合が例示されている。
【００５８】
図５に例示するようにスイッチング素子Ｑ２１およびＱ５１がオン状態とされることにより、スイッチング素子Ｑ２１、中継点Ｃ１およびスイッチング素子Ｑ５１を経由する、図５において破線で示す「経路２」が判定出力部３０のインバータ３１に接続される。
【００５９】
図５に示す「経路２」の導通状態が良好である場合（すなわち、当該経路上に断線等が生じておらず、当該経路上のスイッチング素子が正常に動作する場合）、「経路２」が判定出力部３０に接続されると、インバータ３１の入力端子は「経路２」を介して電位ＶＳＳに接続されるので、判定出力信号rc_outのレベルはハイレベルとなる。一方、「経路２」の状態が不良である場合（すなわち、当該経路上に断線等が生じているか当該経路上のスイッチング素子が正常に動作しない場合）には、インバータ３１の入力端子の電位はハイレベルが維持されるので、判定出力信号rc_outのレベルはローレベルを維持する。すなわち、テスト対象となる経路の導通状態が良好である場合には、当該経路を選択するためのスイッチング素子のスイッチング動作に同期して、判定出力信号rc_outのレベルがローレベルからハイレベルに遷移する。一方、テスト対象となる経路の導通状態が不良である場合には、当該経路を選択するためのスイッチング素子のスイッチング動作にかかわらず、判定出力信号rc_outのレベルはローレベルを維持する。
【００６０】
制御部４０は、第２の抵抗値制御信号sel_c[m:1]によってゲート配線Ｇ２１〜Ｇ２ｍのうち選択するゲート配線を順次シフトさせるとともに、経路選択信号rc[m:1]によってスイッチング素子Ｑ５１〜Ｑ５ｍのうち選択するスイッチング素子を順次シフトさせ、テスト対象とする経路を順次切り替える。すなわち、制御部４０は、判定出力部３０に接続される中継点が順次切り替わるように第３デコーダ２１を介してスイッチング素子Ｑ５１〜Ｑ５ｍを制御し、判定出力部３０に接続される中継点の切り替わりに連動して電位ＶＳＳに接続される中継点が順次切り替わるように第１デコーダ１１を介してスイッチング素子Ｑ２１〜Ｑ２ｍを制御する。第２の経路テストでは、制御部４０は、第２の抵抗値制御信号sel_c[m:1]と、経路選択信号rc[m:1]とを対応させることによりテスト対象とすべき経路を形成する。テスト対象とされる経路が順次切り替わる間、判定出力信号rc_outのレベルは、図示しないテスタによって常時モニタされる。テスタは、例えば、経路を選択するための各スイッチング素子の切り替えタイミングに同期して判定出力信号rc_outのレベルが遷移しているか否かに基づいて各経路の導通状態が良好であるか否かを判定する。第２の経路テストでは、スイッチング素子Ｑ２１〜Ｑ２ｍおよびスイッチング素子Ｑ５１〜Ｑ５ｍの動作等をテストすることが可能である。
【００６１】
このように、本実施形態に係る抵抗アレイ回路１の経路テストによれば、テスト対象とされる経路の導通状態を判定出力信号rc_outの信号レベルに基づいて判定することが可能である。
【００６２】
以下に抵抗アレイ回路１における抵抗値テストについて説明する。なお、抵抗値テストは本発明における第３のテストモードに対応する。
【００６３】
図６は、抵抗アレイ回路１における抵抗値テストの一態様を例示した図である。なお、図６において、オン状態とされたスイッチング素子が丸で囲んで表示されている。
【００６４】
制御部４０は、抵抗値テストを実施する場合、第２のテスト制御信号test_2[n:1]を第２デコーダ１２に供給することによりスイッチング素子Ｑ４１〜Ｑ４ｎのいずれかを選択する。第２デコーダ１２は、第２のテスト制御信号test_2[n:1]に基づいて、スイッチング素子Ｑ４１〜Ｑ４ｎのうち選択されたスイッチング素子のゲートにローレベルの駆動信号を供給することにより、当該スイッチング素子をオン状態とする。これにより、抵抗ユニットＲ１〜Ｒｎのうち、オン状態とされたスイッチング素子に接続された抵抗ユニットの端部は、電位ＶＤＤに接続される。図６において、スイッチング素子Ｑ４１がオン状態とされ、抵抗ユニットＲ１の端部であるノードＦが電位ＶＤＤに接続されている場合が例示されている。
【００６５】
続いて、制御部４０は、第１の抵抗値制御信号sel_r[n:1]および第２の抵抗値制御信号sel_c[m:1]を第１デコーダに供給することによりゲート配線Ｇ１１〜Ｇ１ｎのいずれかを選択するとともに、ゲート配線Ｇ２１〜Ｇ２ｍのいずれかを選択する。これにより、当該選択されたゲート配線に接続された各スイッチング素子がオン状態となる。図６において、ゲート配線Ｇ１ｎおよびＧ２１が選択され、ゲート配線Ｇ１ｎに接続されたスイッチング素子Ｑ１ｎの各々およびゲート配線Ｇ２１に接続されたスイッチング素子Ｑ２１がオン状態とされている場合が例示されている。
【００６６】
図６に示すように各スイッチング素子をオン状態とすることにより、抵抗ユニットＲ１〜Ｒｎ、スイッチング素子Ｑ１ｎ、中継点Ｃ１およびスイッチング素子Ｑ２１を経由する、図６において破線で示す経路に電流が流れる。この電流は、電位ＶＤＤと電位ＶＳＳとの電位差および当該経路上の抵抗値に応じた大きさを有するので、当該電流値を図示しないテスタで測定することにより、当該経路上の抵抗値を取得することができる。テスタは、例えば、測定した電流値または取得した抵抗値が所定の規格範囲内にあるか否かに応じて抵抗素子の出来映えに関する判定結果を導出する。
【００６７】
本実施形態に係る抵抗アレイ回路１によれば、第２のテスト制御信号test_2[n:1]、第第１の抵抗値制御信号sel_r[n:1]および第２の抵抗値制御信号sel_c[m:1]によってオン状態とするスイッチング素子を適宜組み合わせることにより、ノードＦ〜Ｊのいずれかを起点とする抵抗アレイの任意の範囲に電位ＶＤＤと電位ＶＳＳとの電位差に相当する電圧を印加することが可能である。従って、当該範囲に流れる電流を測定することによって当該範囲に含まれる各抵抗素子からなる合成抵抗の抵抗値を取得ことが可能である。すなわち、ノードＦ〜Ｊのいずれかを起点とする抵抗アレイの任意の範囲を抵抗値テストの対象とすることができる。これにより、本実施形態に係る抵抗アレイ回路１によれば、以下に例示するような抵抗値テストを行うことが可能である。
【００６８】
例えば図６に示すように、スイッチング素子Ｑ１ｎの各々、スイッチング素子Ｑ２１およびＱ４１をオン状態とすることで、可変抵抗部１０を構成する全ての抵抗素子ｒからなる合成抵抗の抵抗値を取得することが可能である。これにより、抵抗素子全体が設計どおりに形成されているか否かを簡易的に判定することが可能となる。
【００６９】
また、図６に示す状態から、第１の抵抗値制御信号sel_r[n:1]および第２の抵抗値制御信号sel_c[m:1]を順次変化させることにより、電位ＶＳＳに接続される抵抗アレイ上の点を端子Ｔ１側に順次移動させていくことで、電流を流す抵抗素子を順次削減させながら電流値を測定してもよい。これにより、可変抵抗部１０を構成する全ての抵抗素子ｒの各々の抵抗値を取得することが可能である。すなわち、抵抗素子を１つ削減したときの電流値の変化から当該削減した抵抗素子の抵抗値を求めることが可能である。このような測定によれば、抵抗素子ｒの抵抗値の単調性を評価することも可能となる。
【００７０】
また、本実施形態に係る抵抗アレイ回路１によれば、抵抗ユニット毎に抵抗値テストを行うことが可能である。図７は、抵抗ユニットＲ２について抵抗値テストを行う場合を例示した図である。抵抗ユニットＲ２について抵抗値テストを行う場合には、制御部４０は、第２のテスト制御信号test_2[n:1]を第２デコーダ１２に供給することによりスイッチング素子Ｑ４２をオン状態とし、ノードＧを電位ＶＤＤに接続する。また、制御部４０は、第１の抵抗値制御信号sel_r[n:1]によって抵抗ユニットＲ２に対応するゲート配線Ｇ１２を選択し、スイッチング素子Ｑ１２の各々をオン状態とする。また、制御部４０は、第２の抵抗値制御信号sel_c[m:1]によって例えば、ゲート配線Ｇ２１を選択し、スイッチング素子Ｑ２１をオン状態とする。このように各スイッチング素子をオン状態とすることにより、抵抗ユニットＲ２の一方の端部であるノードＢが電位ＶＳＳに接続され、他方の端部であるノードＧが電位ＶＤＤに接続されるので、抵抗ユニットＲ２を構成する各抵抗素子ｒに電流が流れる。この電流を測定することで、抵抗ユニットＲ２の合成抵抗の抵抗値を取得することが可能である。これにより、抵抗ユニットＲ２を構成する各抵抗素子の出来映えを簡易的に評価することができる。
【００７１】
なお、図７では、抵抗ユニットに含まれる全ての抵抗素子からなる合成抵抗の抵抗値を取得することにより当該抵抗ユニットの評価を行う場合を例示したが、ゲート配線Ｇ２１〜Ｇ２ｍの選択により、抵抗ユニットに含まれる一部の抵抗素子の抵抗値を取得することにより当該抵抗ユニットの評価を行うこととしてもよい。また、抵抗ユニットＲ１〜Ｒｎの各々をテスト対象とする場合には、第２のテスト制御信号test_2[n:1]によって選択されるスイッチング素子（スイッチング素子Ｑ４１〜Ｑ４ｎのいずれか）を順次シフトさせるとともに、これに対応するように第１の抵抗値制御信号sel_r[n:1]によって選択されるゲート配線（ゲート配線Ｇ１１〜Ｇ１ｎのいずれか）を順次シフトさせる。
【００７２】
以上のように、本発明の実施形態に係る抵抗アレイ回路１によれば、経路テストと抵抗値テストとを独立して実施することが可能である。経路テストでは、テスト対象とされる経路の導通状態を判定出力信号rc_outの信号レベルに基づいて判定することができるので、経路テストに要するテスト時間を抵抗値テストに要するテスト時間よりも大幅に短くすることができる。例えば、マトリックス状に配置された１０列×３２行の抵抗素子からなる抵抗アレイの全経路について経路テストを行う場合のテスト時間は、１０μｓｅｃ程度である。これに対して、３２０個の全ての抵抗素子の抵抗値テストに要するテスト時間は、約９６ｓｅｃ程度である。
【００７３】
また、本実施形態に係る抵抗アレイ回路１によれば、抵抗ユニット毎に抵抗値テストを行うことが可能である。ここで、半導体集積回路として形成される抵抗素子の抵抗値は、周囲の抵抗素子の抵抗値と相関性を有しているので、一部の抵抗素子の抵抗値に基づいて他の抵抗素子の抵抗値を保証することができる場合ある。すなわち、必ずしも全ての抵抗素子について抵抗値テストを実施しなくても品質を保証できる場合がある。本実施形態に係る抵抗アレイ回路１によれば、経路テストと抵抗値テストとを独立して行うことが可能であるので、例えば、テスト時間が比較的短い経路テストについては全経路について実施する一方、抵抗値テストについては、量産実績等に応じて一部の抵抗素子についてのみ実施する、或いは、抵抗ユニット毎に抵抗値テストを実施するといった運用が可能である。これにより、抵抗値テストの実施回数を削減することができるので、全ての抵抗素子の各々について抵抗値テストを行う場合と比較して、抵抗値テストに要する時間を大幅に短縮することが可能となる。一方、経路テストと抵抗値テストとを独立して実施することができない図１に示すような構成では、全経路について経路テストを実施しようとした場合、必然的に全抵抗素子の抵抗値を１つ１つ測定することになり、テスト時間が本発明の実施形態に係る抵抗アレイ回路１よりも大幅に長くなる。
【００７４】
また、本発明に係る抵抗アレイ回路１によれば、抵抗素子の両端に電位ＶＤＤと電位ＶＳＳとの電位差に相当する任意の電圧を印加することが可能である。抵抗値テストを行う際に抵抗素子の両端に比較的高い電圧を印加することにより、抵抗素子に流れる電流を大きくすることができるので、抵抗値の測定精度を高めることが可能となる。
【００７５】
図８は、抵抗アレイ回路１を含む本発明の実施形態に係る電流生成回路５０の構成を示すブロック図である。
【００７６】
電流生成回路５０は、可変抵抗器として機能する上述の抵抗アレイ回路１と、抵抗アレイ回路１の端子Ｔ１に接続された電流生成部５１と、を有する。電位ＶＤＤと電位ＶＳＳは電流生成部５１および抵抗アレイ回路１の双方に与えられている。また抵抗アレイ回路１の端子Ｔ２は、電位ＶＳＳに接続されている。
【００７７】
電流生成部５１は、抵抗アレイ回路１の端子Ｔ１およびＴ２間の抵抗値に応じた電流を生成し、これを出力端子５２から出力する。抵抗アレイ回路１は、抵抗値を指示する指示信号が外部から供給されると、抵抗アレイ回路１を構成する制御部４０が当該指示信号に基づいて第１の抵抗値制御信号sel_r[n:1]および第２の抵抗値制御信号sel_[m:1]を生成してこれを第１デコーダ１１に供給する。これにより、端子Ｔ１およびＴ２間の抵抗値が指示信号に応じた値となる。すなわち、本実施形態に係る電流生成回路５０は、外部から指示信号を与えることによって出力端子５２から出力される電流の大きさを変化させることが可能となっている。本実施形態に係る電流生成回路５０によれば、抵抗アレイ回路１の部分について、上記したように経路テストおよび抵抗値テストを実施することが可能である。
【００７８】
図９は、上述の電流生成回路５０を含む本発明の実施形態に係る電流制御型発振回路６０の構成を示すブロック図である。
【００７９】
電流制御型発振回路６０は、電流生成回路５０と電流生成回路５０の出力端子５２に接続された発振器６１を含む。発振器６１は、電流生成回路５０から供給される電流の大きさに応じた周波数の出力信号を出力端子６２から出力する。すなわち、電流制御型発振回路６０は、外部から抵抗アレイ回路１に指示信号を与えることによって出力信号の周波数を変化させることが可能となっている。本実施形態に係る電流制御型発振回路６０によれば、抵抗アレイ回路１の部分について、上記したように経路テストおよび抵抗値テストを実施することが可能である。
【００８０】
図１０は、上述の電流制御型発振回路６０を含む本発明の実施形態に係る周波数ロックループ（ＦＬＬ）回路７０の構成を示すブロック図である。ＦＬＬ回路７０は、電流制御型発振回路６０、フリップフロップ７２、カウンタ７４、調整部７６および変換部７８を含んでいる。
【００８１】
フリップフロップ７２は、基準クロック信号Ｓ０を分周して目的の周波数を有する基準信号Ｓ１を生成し、これをカウンタ７４に供給する。カウンタ７４は、電流制御型発振回路６０から出力される出力信号Ｓ２のパルス数を、フリップフロップ７２から供給される基準信号Ｓ１によってカウントすることによって取得したカウント値Ｓ３を調整部７６に供給する。調整部７６は、カウント値Ｓ３を目的の周波数に対応させるべく調整信号Ｓ４を生成し、これを変換部７８に供給する。変換部７８は、調整信号Ｓ４を電流制御型発振回路６０を構成する抵抗アレイ回路１の抵抗値を指示する指示信号Ｓ５に変換し、これを電流制御型発振回路６０に供給する。電流制御型発振器６０は、指示信号Ｓ５に基づいて抵抗アレイ回路１の端子Ｔ１とＴ２との間の抵抗値を変化させることで、目的の周波数に調整された出力信号Ｓ２を出力する。
【００８２】
本実施形態に係るＦＬＬ回路７０によれば、電流制御型発振器６０を構成する抵抗アレイ回路１の部分について、上記したように経路テストおよび抵抗値テストを実施することが可能である。ここで、ＦＬＬ回路を構成する抵抗アレイ回路の各抵抗素子の出来映えをテストする方法として、抵抗値を１ステップずつ変化させながらＦＬＬ回路の出力信号を確認する方法が考えられる。しかしながら、この場合、膨大なテスト時間を要する。ＦＬＬ回路では、出力信号の周波数が安定するまでに比較的長い時間が必要であり、１つの周波数を確認するために１０ｓｅｃ程度の時間を要する。従って、例えば、抵抗アレイ回路が３２０個の抵抗素子を有している場合には、全ての抵抗素子をテストするのに３２００ｓｅｃもの時間を要する。一方、本発明の実施形態に係る抵抗アレイ回路１を用いてＦＬＬ回路を構成し、抵抗アレイ回路１の部分について上記したように抵抗値テストを行った場合には、抵抗素子１つあたり３００ｍｓｅｃ程度でテストすることが可能であり、３２０個の抵抗素子について約９６ｓｅｃでテストが完了する。また、上記したように、個々の抵抗素子ではなく、抵抗ユニットをテスト対象とすることで抵抗値テストを簡略化できるので、テスト時間の更なる短縮が可能である。
【符号の説明】
【００８３】
１  抵抗アレイ回路
１０  可変抵抗部
１１  第１デコーダ
１２  第２デコーダ
２０  経路選択部
２１  第３デコーダ
３０  判定出力部３０
３１  インバータ
３２  出力端子
４０  制御部
５０  電流生成回路
５１  電流生成部
６０  電流制御型発振回路
６１  発振器
７０  ＦＬＬ回路
Ｃ１〜Ｃｍ  中継点
Ｒ１〜Ｒｎ  抵抗ユニット
ｒ  抵抗素子
Ｑ１１〜Ｑ１ｎ、Ｑ２１〜Ｑ２ｍ、Ｑ３１〜Ｑ３ｎ−１、Ｑ４１〜Ｑ４ｎ、Ｑ５１〜Ｑ５ｍ  スイッチング素子
【図２】
2015070306.tif 000003
【図８】
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【図９】
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【図１０】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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