(57)【要約】【課題】不要発振を抑圧することができる負性抵抗生成回路を得ることを目的とする。【解決手段】伝送線路２におけるインダクタ成分、キャパシタ３及び薄膜抵抗４からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地のＦＥＴ１と、ＦＥＴ１のドレイン端子に対してシャントに接続された並列共振回路（伝送線路５におけるインダクタ成分とキャパシタ６からなる回路）と、その並列共振回路と直列に接続された薄膜抵抗７とを備えるように構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
インダクタ、キャパシタ及び第１の抵抗素子からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧が前記ゲート端子及び前記ドレイン端子に印加されるソース接地ＦＥＴと、
前記ソース接地ＦＥＴのドレイン端子に対してシャントに接続された並列共振回路と、
前記並列共振回路と直列に接続された第２の抵抗素子と
を備えた負性抵抗生成回路。
【請求項２】
前記ソース接地ＦＥＴのドレイン端子に対して、第２のキャパシタ、第２のインダクタ又は第２の並列共振回路がシャントに接続されていることを特徴とする請求項１記載の負性抵抗生成回路。
【請求項３】
前記ソース接地ＦＥＴのドレイン端子に対して、第２のキャパシタ、第２のインダクタ又は直列共振回路が直列に接続されていることを特徴とする請求項１記載の負性抵抗生成回路。
【請求項４】
インダクタ、キャパシタ及び第１の抵抗素子からなる回路がベース端子とコレクタ端子間に接続され、バイアス電圧が前記ベース端子及び前記コレクタ端子に印加されるエミッタ接地バイポーラトランジスタと、
前記エミッタ接地バイポーラトランジスタのコレクタ端子に対してシャントに接続された並列共振回路と、
前記並列共振回路と直列に接続された第２の抵抗素子と
を備えた負性抵抗生成回路。
【請求項５】
前記エミッタ接地バイポーラトランジスタのコレクタ端子に対して、第２のキャパシタ、第２のインダクタ又は第２の並列共振回路がシャントに接続されていることを特徴とする請求項４記載の負性抵抗生成回路。
【請求項６】
前記エミッタ接地バイポーラトランジスタのコレクタ端子に対して、第２のキャパシタ、第２のインダクタ又は直列共振回路が直列に接続されていることを特徴とする請求項４記載の負性抵抗生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、負性コンダクタンスがほぼ一定である負性抵抗生成回路に関するものである。
【背景技術】
【０００２】
図９は以下の非特許文献１に開示されている負性抵抗生成回路を示す構成図である。
この負性抵抗生成回路は、トランジスタなどの能動素子を用いて構成されており、並列帰還回路として、インダクタ又はキャパシタが用いられている。
入力端子から見込んだインピーダンスＺｉｎの実部成分が負値を呈するため、図９は負性抵抗生成回路として機能する。
ただし、外部に接続される負荷によっては、トランジスタなどの能動素子が不要発振を生じることがある。その不要発振を抑圧するためには、負性抵抗生成回路の負性抵抗と、外部に接続される負荷の正値の抵抗成分とを相殺させることが望ましい。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｕ．Ｋａｒａｃａｏｇｌｕ  ｅｔ  ａｌ．，ＭＭＩＣ  Ａｃｔｉｖｅ  Ｂａｎｄｐａｓｓ  Ｆｉｌｔｅｒｓ  Ｕｓｉｎｇ  Ｖａｒａｃｔｏｒ−Ｔｕｎｅｄ  Ｎｅｇａｔｉｖｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｅｌｅｍｅｎｔｓ，”ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｍｉｃｒｏｗａｖｅ  Ｔｈｅｏｒｙ  ａｎｄ  Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．４３，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ  １９９５．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の負性抵抗生成回路は以上のように構成されているので、負性抵抗生成回路の負性抵抗と、外部に接続される負荷の正値の抵抗成分とを相殺させるには、負性抵抗生成回路の呈する負性抵抗の周波数依存性が小さい方が好ましい。しかし、この負性抵抗生成回路の負性抵抗成分が周波数依存性を有しているため、不要発振が生じ易くなっている課題があった。
また、並列帰還回路に用いられているインダクタ又はキャパシタは寄生抵抗成分を含んでいるため、通過損失が増加してしまう課題もあった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、不要発振を抑圧することができる負性抵抗生成回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る負性抵抗生成回路は、インダクタ、キャパシタ及び第１の抵抗素子からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地ＦＥＴと、ソース接地ＦＥＴのドレイン端子に対してシャントに接続された並列共振回路と、並列共振回路と直列に接続された第２の抵抗素子とを備えるようにしたものである。
【発明の効果】
【０００７】
この発明によれば、インダクタ、キャパシタ及び第１の抵抗素子からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地ＦＥＴと、ソース接地ＦＥＴのドレイン端子に対してシャントに接続された並列共振回路と、並列共振回路と直列に接続された第２の抵抗素子とを備えるように構成したので、不要発振を抑圧することができる効果がある。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による負性抵抗生成回路を示す構成図である。
【図２】図１の負性抵抗生成回路の高周波等価回路である。
【図３】この発明の実施の形態１による負性抵抗生成回路のＦＥＴ１の簡易等価回路である。
【図４】図２の高周波等価回路における入力アドミタンスＹｉｎの具体的な計算例を示すグラフ図である。
【図５】この発明の実施の形態２による負性抵抗生成回路を示す構成図である。
【図６】ＦＥＴ１のドレイン端子と接続されているパッチアンテナ２３の等価回路である。
【図７】（ａ）パッチアンテナ２３のインピーダンスを信号源インピーダンス５０［Ω］に変成するためのインピーダンス整合回路の等価回路の一例を示し、（ｂ）通過特性及び反射特性を示す説明図である。
【図８】（ａ）図５の負性抵抗生成回路の等価回路を示し、（ｂ）図５の負性抵抗生成回路の通過特性及び反射特性を示す説明図である。
【図９】非特許文献１に開示されている負性抵抗生成回路を示す構成図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１による負性抵抗生成回路を示す構成図である。
図１において、ＦＥＴ１は半導体基板１０の上に構成されているソース接地のＦＥＴであり、ＦＥＴ１のゲート端子及びドレイン端子には適正なバイアス電圧が印加される。
伝送線路２は一端がＦＥＴ１のゲート端子と接続され、他端がＦＥＴ１のドレイン端子と接続されており、伝送線路２はインダクタとして機能する。
キャパシタ３は伝送線路２の途中に挿入されている直流阻止用のキャパシタである。
薄膜抵抗４は伝送線路２の途中に挿入されている第１の抵抗素子である。
【００１０】
伝送線路５は一端がＦＥＴ１のドレイン端子と接続されており、伝送線路５はインダクタとして機能する。
キャパシタ６は一端がＦＥＴ１のドレイン端子と接続されており、伝送線路５におけるインダクタ成分とキャパシタ６から並列共振回路が構成されている。
薄膜抵抗７は伝送線路５の途中に挿入されている第２の抵抗素子である。
キャパシタ８は一端が伝送線路２の他端と接続されており、他端がビアホール９と接続されている直流阻止用のキャパシタである。
【００１１】
なお、ＦＥＴ１、伝送線路２、キャパシタ３、薄膜抵抗４、伝送線路５、キャパシタ６、薄膜抵抗７、キャパシタ８及びビアホール９の全ては、半導体基板１０の上に構成されており、いわゆるＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を形成している。
また、キャパシタ３，６，８は全てＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタとして構成されている。
【００１２】
次に動作について説明する。
図１の負性抵抗生成回路では、高周波が入力される場合、直流阻止用のキャパシタ３，８のインピーダンスは高周波的に十分に小さく無視することが可能である。
このため、図１の負性抵抗生成回路の高周波等価回路は、図２のように表すことができる。
図２において、Ｒは薄膜抵抗４の抵抗成分、Ｌは伝送線路２のインダクタ成分、Ｌｂは伝送線路５のインダクタ成分、Ｃｂはキャパシタ６のキャパシタンス成分、Ｒｂは薄膜抵抗７の抵抗成分である。
【００１３】
図３はこの発明の実施の形態１による負性抵抗生成回路のＦＥＴ１の簡易等価回路である。
図２及び図３より、図２の高周波等価回路の中で、（Ｌｂ、Ｃｂ、Ｒｂ）からなる回路を除いた部分の入力アドミタンスをＹ１とすると、入力アドミタンスＹ１は、下記の式（１）のように表すことができる。
Ｙ１≒［（Ｒ−ｇｍＬ／Ｃｇｓ）−ｊ（ωＬ＋ｇｍＲ／（ωＣｇｓ））
／［Ｒ２＋（ωＬ）２］
（１）
式（１）において、ωは動作角周波数である。
式（１）では、式を単純化するために、１／（ωＣｇｓ）は｜Ｒ＋ｊωＬ｜と比べて十分小さいと仮定し、Ｃｇｄ＝０、Ｃｄｓ＝０、Ｒｄｓ＝∞と仮定している。
【００１４】
式（１）より、下記の式（２）を満足すれば、入力アドミタンスＹ１の実部であるＲｅ［Ｙ１］が、Ｒｅ［Ｙ１］＜０となり、ＦＥＴ１の出力アドミタンスであるＹ１は、負性コンダクタンス（負性抵抗）を生成することができることが分かる。
Ｒ  ＜  ｇｍＬ／Ｃｇｓ                                    （２）
また、Ｙ１の実部Ｒｅ［Ｙ１］は、式（１）より、動作角周波数ωの増加につれて負値から０に向けて増加することが分かる。
【００１５】
一方、図２の高周波等価回路の中で、（Ｌｂ、Ｃｂ、Ｒｂ）からなる回路のアドミタンスＹｂは、下記の式（３）のように表すことができる。
Ｙｂ≒１／［Ｒｂ＋１／｛ｊ２Ｃｂ（ω―ωｂ）｝］
＝［４Ｃｂ２Ｒｂ（ω―ωｂ）２＋ｊ２Ｃｂ（ω―ωｂ）］
／［１＋４（ＣｂＲｂ）２ω―ωｂ）２］
（３）
式（３）において、ωｂは（Ｌｂ、Ｃｂ）からなる並列共振回路の共振角周波数であり、ωｂ２＝１／（ＬｂＣｂ）が成立する。
【００１６】
ここで、（Ｌｂ、Ｃｂ）からなる並列共振回路の共振角周波数ωｂを負性抵抗生成回路の動作角周波数ωより大きくすることで、（Ｌｂ、Ｃｂ、Ｒｂ）からなる回路のアドミタンスＹｂの実部Ｒｅ［Ｙｂ］は、動作角周波数ωの増加につれて減少することになる。
したがって、図２の回路全体の入力アドミタンスＹｉｎは、下記の式（４）のように表されるため、アドミタンスＹｂの実部Ｒｅ［Ｙｂ］は、動作角周波数ωにほぼ依らず一定となる。
Ｙｉｎ＝Ｙ１＋Ｙｂ                                      （４）
よって、図１の負性抵抗生成回路は、その負性コンダクタンスがほぼ一定の回路になる。
【００１７】
図４は図２の高周波等価回路における入力アドミタンスＹｉｎの具体的な計算例を示すグラフ図である。
図２の高周波等価回路の各回路素子に対して、図４に示すように回路素子値を与えることで、入力アドミタンスＹｉｎの実部Ｒｅ［Ｙｉｎ］は、周波数によらず、ほぼ−０．０２［Ｓ］で一定になることが分かる。
【００１８】
以上で明らかなように、この実施の形態１によれば、伝送線路２におけるインダクタ成分、キャパシタ３及び薄膜抵抗４からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地のＦＥＴ１と、ＦＥＴ１のドレイン端子に対してシャントに接続された並列共振回路（伝送線路５におけるインダクタ成分とキャパシタ６からなる回路）と、その並列共振回路と直列に接続された薄膜抵抗７とを備えるように構成したので、不要発振を抑圧することができる効果を奏する。
【００１９】
即ち、この実施の形態１によれば、負性コンダクタンス（負性抵抗）の周波数依存性が小さな負性抵抗生成回路を構成することができ、その負性抵抗生成回路の外部に接続される受動負荷が有する正値で、かつ、一般に周波数依存性が小さいコンダクタンス成分をより広帯域に亘って相殺できることから、不要な負性コンダクタンス成分が残留することに起因する不要発振をより抑圧し易くなる。
【００２０】
この実施の形態１では、ソース接地のＦＥＴ１が半導体基板１０の上に構成されているものを示したが、ソース接地のＦＥＴ１の代わりに、エミッタ接地バイポーラトランジスタが半導体基板１０の上に構成されていてもよい。
この場合、伝送線路２の一端はエミッタ接地バイポーラトランジスタのベース端子と接続され、伝送線路２の他端はエミッタ接地バイポーラトランジスタのコレクタ端子と接続される。
なお、エミッタ接地バイポーラトランジスタのベース端子及びコレクタ端子には適正なバイアス電圧が印加される。
【００２１】
実施の形態２．
図５はこの発明の実施の形態２による負性抵抗生成回路を示す構成図であり、図５において、図１と同一符号は同一または相当部分を示すので説明を省略する。
キャパシタ２１は一端がＦＥＴ１のドレイン端子と接続され、他端がビアホール２２と接続されている第２のキャパシタであり、キャパシタ２１はＭＩＭキャパシタとして構成されている。
パッチアンテナ２３はＦＥＴ１のドレイン端子と接続され、方形導体パターンによって構成されている。
伝送線路２４は一端がＦＥＴ１のゲート端子と接続されており、伝送線路２４は１／４波長インピーダンス変成器として機能する。
【００２２】
次に動作について説明する。
この実施の形態２では、図１の負性抵抗回路におけるＦＥＴ１のドレイン端子に対して、さらに、キャパシタ２１がシャントに接続されたものである。
キャパシタ２１を除く部分は、上記実施の形態１で記述した動作原理によって負性抵抗生成回路として機能する。
【００２３】
上記実施の形態１における負性抵抗生成回路の高周波等価回路（図２）の場合、例えば、中心周波数１０［ＧＨｚ］においては、図４に示すように、入力アドミタンスＹｉｎの虚部（サセプタンス成分）Ｉｍ［Ｙｉｎ］は、Ｉｍ［Ｙｉｎ］＜０となり、誘導性サセプタンスを呈する。
したがって、図５に示すように、ＦＥＴ１のドレイン端子に対して、適正なキャパシタ２１をシャントに接続することで、パッチアンテナ２３を除く、図５の負性抵抗生成回路では、中心周波数１０［ＧＨｚ］において、入力アドミタンスＹｉｎの虚部Ｉｍ［Ｙｉｎ］を０にすることができ、この負性抵抗生成回路は、並列共振回路としての特性を呈することになる。
【００２４】
図６はＦＥＴ１のドレイン端子と接続されているパッチアンテナ２３の等価回路である。
パッチアンテナ２３は、図６に示すように、（Ｒｐ、Ｌｐ、Ｃｐ）からなる直列共振回路によって表現される。ここでは、その直列共振回路の共振周波数は１０［ＧＨｚ］であるものとする。
図７（ａ）はパッチアンテナ２３のインピーダンスを信号源インピーダンス５０［Ω］に変成するためのインピーダンス整合回路の等価回路の一例を示し、図７（ｂ）は通過特性及び反射特性を示している。
【００２５】
図７（ａ）では、直列共振特性を呈するパッチアンテナ２３に対するインピーダンス整合回路として、並列共振回路（Ｌｍ、Ｃｍ）と１／４波長インピーダンス線路Ｚｍからなるインピーダンス整合回路が用いられている。
その並列共振回路（Ｌｍ、Ｃｍ）を実現するにあたり、不可避的に生じる寄生抵抗Ｒｍを考えて、ここでは、例として、Ｒｍ＝５０［Ω］としている。
このとき、図７（ｂ）に示すように、寄生抵抗Ｒｍによって、通過損失が生じていることが分かる。
【００２６】
図８（ａ）は図５の負性抵抗生成回路の等価回路を示し、図８（ｂ）は図５の負性抵抗生成回路の通過特性及び反射特性を示している。
図８（ａ）は、図７（ａ）のインピーダンス整合回路に含まれる並列共振回路（Ｌｍ、Ｃｍ）を負性抵抗生成回路とキャパシタからなる回路に置換したものであり、新たに付加したキャパシタ２１には、図７（ａ）と同一の寄生抵抗Ｒｍが付随しているものとしている。
図８（ｂ）より、図８（ａ）の等価回路における反射特性は、図７（ｂ）に示している反射特性とほぼ同一でありながら、図８（ａ）の等価回路における通過特性は、図７（ｂ）に示している通過特性と比べて、低損失になっていることが分かる。
これは、図７（ａ）に示しているインピーダンス整合回路では、受動回路素子により並列共振回路（Ｌｍ、Ｃｍ）が構成されると考えて、その寄生抵抗Ｒｍを仮定しているために通過損失が生じているのに対して、図８（ａ）の回路では、同じ寄生抵抗Ｒｍを負性抵抗生成回路によって相殺しているため、通過損失が低減されていることを示している。
【００２７】
この実施の形態２によれば、上記実施の形態１で示した負性コンダクタンス（負性抵抗）の周波数依存性が小さな負性抵抗生成回路をインピーダンス整合回路の構成要素として用いることで、受動回路素子のみからなる従来のインピーダンス整合回路と比べて、低損失化を図ることが可能になる。
この実施の形態２では、インピーダンス整合回路を例として示したが、同様の手法によって、フィルタなどの各種受動回路の寄生抵抗成分の低減、ひいては低損失化を図ることも可能である。
【００２８】
この実施の形態２では、図１の負性抵抗回路におけるＦＥＴ１のドレイン端子に対して、キャパシタ２１がシャントに接続されているものを示したが、ＦＥＴ１のドレイン端子に対して、伝送線路２におけるインダクタンス成分とは別の第２のインダクタがシャントに接続されているものであってもよく、同様の効果を奏することができる。
また、ＦＥＴ１のドレイン端子に対して、伝送線路５におけるインダクタ成分とキャパシタ６からなる並列共振回路とは別の第２の並列共振回路がシャントに接続されているものであってもよく、同様の効果を奏することができる。
【００２９】
また、この実施の形態２では、パッチアンテナ２３が（Ｒｐ、Ｌｐ、Ｃｐ）からなる直列共振回路によって表現されるものを示したが、ＦＥＴ１のドレイン端子に対して、伝送線路２におけるインダクタ成分とは別の第２のインダクタが直列に接続されているものであってもよく、同様の効果を奏することができる。
また、ＦＥＴ１のドレイン端子に対して、キャパシタ３とは別の第２のキャパシタが直列に接続されているものであってもよく、同様の効果を奏することができる。
【００３０】
また、この実施の形態２では、ソース接地のＦＥＴ１が半導体基板１０の上に構成されているものを示したが、ソース接地のＦＥＴ１の代わりに、エミッタ接地バイポーラトランジスタが半導体基板１０の上に構成されていてもよい。
この場合、伝送線路２の一端はエミッタ接地バイポーラトランジスタのベース端子と接続され、伝送線路２の他端はエミッタ接地バイポーラトランジスタのコレクタ端子と接続される。
【００３１】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００３２】
１  ＦＥＴ（ソース接地ＦＥＴ）、２  伝送線路（インダクタ）、３  キャパシタ、４  薄膜抵抗（第１の抵抗素子）、５  伝送線路（並列共振回路）、６  キャパシタ（並列共振回路）、７  薄膜抵抗（第２の抵抗素子）、８  キャパシタ、９  ビアホール、１０  半導体基板、２１  キャパシタ（第２のキャパシタ）、２２  ビアホール、２３  パッチアンテナ、２４  伝送線路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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