(57)【要約】【課題】トレンチゲートの底部における電界集中を防止でき、かつ、電極の段切れや耐圧の低下など層の構造に起因する問題が生じにくいトレンチゲート型ＭＯＳＦＥＴの製造技術を提供する。【解決手段】窒化ガリウム半導体による半導体装置１の製造方法は、以下の工程を備える。（ａ）ｎ型半導体の基板１０に設けられた第１のｎ型半導体層２０において、基板１０とは逆の側の面に、凹凸３０を形成する工程と；（ｂ）凹凸３０を形成した第１のｎ型半導体層２０に対して、基板１０とは逆の側に、半導体装置１のチャネル層として機能するｐ型半導体層４０を形成する工程と；（ｃ）ｐ型半導体層４０をエッチングして、ｐ型半導体層４０の厚みを低減する工程と；（ｄ）エッチングされたｐ型半導体層４０に対して、第１のｎ型半導体層２０とは逆の側に、第２のｎ型半導体層５０を形成する工程と、を備える。【選択図】図１
2015162492.tif 000002
【特許請求の範囲】
【請求項１】
窒化ガリウム半導体による半導体装置の製造方法であって、
（ａ）ｎ型半導体の基板に設けられた第１のｎ型半導体層において、前記基板とは逆の側の面に、凹凸を形成する工程と、
（ｂ）前記凹凸を形成した前記第１のｎ型半導体層に対して、前記基板とは逆の側に、前記半導体装置のチャネル層として機能するｐ型半導体層を形成する工程と、
（ｃ）前記ｐ型半導体層をエッチングして、前記ｐ型半導体層の厚みを低減する工程と、
（ｄ）前記エッチングされた前記ｐ型半導体層に対して、前記第１のｎ型半導体層とは逆の側に、第２のｎ型半導体層を形成する工程と、を備える、方法。
【請求項２】
請求項１記載の方法であって、
前記工程（ｂ）は、前記凹凸の前記各層の積層方向についての寸法の４００％以上の厚みを有する前記ｐ型半導体層を形成する工程である、方法。
【請求項３】
請求項１または２記載の方法であって、
前記工程（ｂ）は、前記各層の積層方向について、前記凹凸の寸法の１／１０以下の寸法を有する凹凸を表面に有するか、または、表面に凹凸を有さない前記ｐ型半導体層を形成する工程である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
トレンチゲート型ＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor：ＭＯＳ電界効果トランジスタ）においては、トレンチゲートの底部に強い電界集中が起こることが知られている。この電界集中を緩和するために、トレンチゲートの底部周辺にｐ型半導体層を配置した構造が用いられる（特許文献１）。このようなｐ型半導体層は、たとえば、ＳｉＣ半導体によるトレンチゲート型ＭＯＳＦＥＴを製造する場合には、イオン注入によって形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３３８７５６３号公報
【特許文献２】特許第４７３８５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ＧａＮ半導体においては、イオン注入によってｐ型半導体層を形成することができない。このため、ＧａＮ半導体によるトレンチゲート型ＭＯＳＦＥＴを製造する場合には、（ｉ）ｐ型半導体層の下に位置するドリフト層（ｎ型半導体層）を形成し、（ｉｉ）後にトレンチゲートが形成されるべき位置近辺のドリフト層を、エッチングにより所望の形状に加工し、（ｉｉｉ）その上にｐ型半導体層を成長させて、トレンチゲートの底部周辺にｐ型半導体層を配置する方法を取り得る。
【０００５】
ＧａＮ半導体において、パターン加工した面に結晶の再成長をさせる場合には、面方位や成長条件によって結晶の成長速度が異なる。このため、トレンチゲート型ＭＯＳＦＥＴのチャネル層として好ましい１μｍ以下の厚さのｐ型半導体層を、パターン加工したドリフト層上に結晶成長させる際に、表面が平坦となるようにｐ型半導体層の成長を制御することは困難である。すなわち、ドリフト層のパターン（凹凸）に起因する凹凸が、ｐ型半導体層の表面に形成される。そして、ｐ型半導体層の上にコンタクト層（ｎ型半導体層）を形成し、さらにその上に電極を形成する場合、コンタクト層の表面にもドリフト層のパターンに起因する凹凸が形成される。その結果、コンタクト層の凹凸の上に形成される電極において、段切れが発生する場合がある。
【０００６】
また、上記の理由から、パターン加工したドリフト層上に形成するｐ型半導体層の厚さが面方向の各部において一定となるように、ｐ型半導体層の成長を制御することは難しい。このため、トレンチゲート型ＭＯＳＦＥＴにおいては、以下のような問題が生じる。すなわち、ドリフト層のパターンが形成された場所の上にゲート電極のためのトレンチを形成した場合、トレンチの近傍に位置するｐ型半導体層の厚さが正確に制御されない。その結果、トレンチの近傍において、ドリフト層とコンタクト層を隔てるｐ型半導体層の厚さが十分でない箇所が生じるおそれがある。このため、ｐ型半導体層の不純物の濃度にばらつきがあった場合に、トレンチゲート型ＭＯＳＦＥＴにおいて設計どおりの耐圧が実現されない可能性がある。
【０００７】
よって、トレンチゲートの底部における電界集中を防止でき、かつ、電極の段切れや耐圧の低下など層の構造に起因する問題が生じにくいトレンチゲート型ＭＯＳＦＥＴの製造技術が求められていた。そのほか、半導体装置の技術分野においては、製造方法の簡易化、製造装置の小型化や、低コスト化、省資源化、製造方法の容易化等が望まれていた。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００９】
（１）本発明の一形態によれば、窒化ガリウム半導体による半導体装置の製造方法が提供される。この方法は、（ａ）ｎ型半導体の基板に設けられた第１のｎ型半導体層において、前記基板とは逆の側の面に、凹凸を形成する工程と；（ｂ）前記凹凸を形成した前記第１のｎ型半導体層に対して、前記基板とは逆の側に、前記半導体装置のチャネル層として機能するｐ型半導体層を形成する工程と；（ｃ）前記ｐ型半導体層をエッチングして、前記ｐ型半導体層の厚みを低減する工程と；（ｄ）前記エッチングされた前記ｐ型半導体層に対して、前記第１のｎ型半導体層とは逆の側に、第２のｎ型半導体層を形成する工程と、を備える。このような態様においては、半導体装置のチャネル層として必要な厚みよりも厚くｐ型半導体層を形成し、その後、ｐ型半導体層をエッチングして厚みを低減して、半導体装置のチャネル層を製造している。このため、上記の態様は、チャネル層として必要な厚みまでｐ型半導体層を形成してｐ型半導体層の形成を終了し、その上に第２のｎ型半導体層を形成する態様に比べて、以下の利点を備える。すなわち、第１のｎ型半導体層に形成された凹凸が、ｐ型半導体層よりも後に形成される層の形状に反映されにくい。よって、上記の製造方法によって製造される半導体装置は、凹凸を形成された第１のｎ型半導体層とｐ型半導体層との構成を適切に設定することによって、トレンチゲートの底部における電界集中を防止でき、かつ、ｐ型半導体層よりも後に形成される層の上に形成される電極において段切れが生じにくい。
【００１０】
（２）上記の方法において、前記工程（ｂ）が、前記凹凸の前記各層の積層方向についての寸法の４００％以上の厚みを有する前記ｐ型半導体層を形成する工程である態様とすることができる。このような態様とすれば、工程（ｂ）において、第１のｎ型半導体層の凹凸に起因する表面の凹凸の程度が少ないｐ型半導体層を形成することができる。このため、上記の態様は、チャネル層として必要な厚みまでｐ型半導体層を形成してｐ型半導体層の形成を終了する態様に比べて、ｐ型半導体層よりも後に形成される各層に、第１のｎ型半導体層に形成された凹凸が反映されにくい。
【００１１】
（３）上記の方法において、前記工程（ｂ）が、前記各層の積層方向について、前記凹凸の寸法の１／１０以下の寸法を有する凹凸を表面に有するか、または、表面に凹凸を有さない前記ｐ型半導体層を形成する工程である態様とすることができる。このような態様は、表面の凹凸の寸法によらず、チャネル層として必要な厚みまでｐ型半導体層を形成してｐ型半導体層の形成を終了する態様に比べて、以下の利点を備える。すなわち、ｐ型半導体層よりも後に形成される各層に、第１のｎ型半導体層に形成された凹凸が反映されにくい。
【００１２】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００１３】
本発明は、上記方法以外の種々の形態で実現することも可能である。例えば、窒化チタン層の製造装置、窒化チタン層の製造方法、半導体装置の製造装置、半導体装置の製造装置の制御装置、半導体装置の製造装置の制御方法、その制御方法を実現するコンピュータプログラム、そのコンピュータプログラムを記録した一時的でない記録媒体等の形態で実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態としてのトレンチゲート型ＭＯＳＦＥＴ１の製造方法を示すフローチャート。
【図２】図１のステップＳ１０で準備されるｎ型ＧａＮ基板１０を示す断面図。
【図３】ステップＳ２０の処理が完了した状態の中間品２を示す図。
【図４】ステップＳ３０の処理が完了した状態の中間品３を示す図。
【図５】ステップＳ４０の処理が完了した状態の中間品４を示す図。
【図６】ステップＳ５０の処理が完了した状態の中間品５を示す図。
【図７】ステップＳ６０の処理が完了した状態の中間品６を示す図。
【図８】トレンチゲート型ＭＯＳＦＥＴ１の主な構成を示す断面図。
【図９】図１のステップＳ４０，Ｓ５０に代えて他の工程を採用する場合の、ステップＳ６０後の状態の中間品６ｃを示す断面図。
【発明を実施するための形態】
【００１５】
Ａ．実施形態：
図１は、本発明の第１実施形態としてのトレンチゲート型ＭＯＳＦＥＴ１の製造方法を示すフローチャートである。図１のステップＳ１０では、ｎ型ＧａＮ基板１０が準備される。
【００１６】
図２は、図１のステップＳ１０で準備されるｎ型ＧａＮ基板１０を示す断面図である。図２の左下に、相互に直交するＸＹＺ軸を示す。以降の説明では、ＸＹＺ軸を参照してトレンチゲート型ＭＯＳＦＥＴ１の製造工程における各構成の位置および寸法を説明することがある。なお、本明細書において、ｚ軸正の方向を「上方」とする。ｚ軸負の方向を「下方」とする。また、各工程においてｚ軸正の側が露出している層の露出面を、その層の「表面」と表記する。図３〜図９およびそれらの図を参照した説明においても同様である。
【００１７】
ｎ型ＧａＮ基板１０は、窒化ガリウムを主成分とするｎ型半導体のウエハである。なお、本明細書において「Ｘを主成分とする」とは、全組成中におけるＸの割合が９０アトミック％以上であることを意味する。ｎ型ＧａＮ基板１０の厚さは、３３０μｍである。ｎ型ＧａＮ基板１０のキャリア濃度は、３×１０18ｃｍ-3である。なお、本明細書において、層の「厚さ」とは、層のｚ軸方向の寸法を意味する。
【００１８】
図１のステップＳ２０では、ｎ型ＧａＮ基板１０上にｎ-−ＧａＮドリフト層２０が形成される。ｎ-−ＧａＮドリフト層２０は、有機金属気相成長法（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）により形成される。具体的には、ｎ型ＧａＮ基板１０がＭＯＣＶＤ装置の炉内に配置され、成長温度が１０５０℃となるようにＭＯＣＶＤ装置のサセプタの温度が設定される。その後、ＩＩＩ属元素であるガリウムの原料としてのトリメチルガリウム（Tri-methyl Gallium：ＴＭＧ）と、Ｖ属元素である窒素の原料としてのＮＨ3と、ドーパントであるＳｉの原料としてのＳｉＨ4が炉内に導入される。その結果、窒化ガリウムを主成分としドーパントとしてＳｉを含むｎ型半導体からなるｎ-−ＧａＮドリフト層２０が、ｎ型ＧａＮ基板１０上に形成される。
【００１９】
図３は、ステップＳ２０の処理が完了した状態の中間品２を示す図である。トレンチゲート型ＭＯＳＦＥＴ１の製造工程において、各層は、ｎ型ＧａＮ基板１０上にｚ軸正の方向に順に形成される。本明細書において、ｚ軸の方向を「積層方向」と表記することがある。ｎ型ＧａＮ基板１０上に形成されるｎ-−ＧａＮドリフト層２０の厚さは、約１０μｍである。ｎ-−ＧａＮドリフト層２０のドナー濃度は、８×１０15ｃｍ-3である。なお、技術の理解を容易にするため、図２〜図９においては、中間品の各層の厚さの正確な寸法を反映していない。
【００２０】
図１のステップＳ３０では、ｎ-−ＧａＮドリフト層２０の表面に、略長方形の断面を有する台地状の凸部３０が形成される。凸部３０が形成されるのは、ｎ-−ＧａＮドリフト層２０において、ｎ型ＧａＮ基板１０とは逆の側の面である。より具体的には、ステップＳ２０の後、図３に示す中間品２がＭＯＣＶＤ装置から取り出される。そして、フォトリソグラフィにより、中間品２のｎ-−ＧａＮドリフト層２０上にエッチングマスクが形成される。このエッチングマスクは、ＳｉＯ2で構成される。そして、エッチングマスクを付された中間品２は、エッチング装置内に配置され、ドライエッチングが行われる。その結果、エッチングマスクに覆われていない部分が厚さ１μｍに相当する分だけ除去され、ｎ-−ＧａＮドリフト層２０に凸部３０が形成される。
【００２１】
図４は、ステップＳ３０の処理が完了した状態の中間品３を示す図である。凸部３０は、ｎ-−ＧａＮドリフト層２０の一部であって、ステップＳ３０で実行されるエッチングにおいて除去されなかった部分である。凸部３０のｚ軸方向の寸法ｈは１μｍである。凸部３０が設けられている領域Ｒｇに、後の工程において、トレンチゲートが形成される。
【００２２】
図１のステップＳ４０では、凸部３０が設けられたｎ-−ＧａＮドリフト層２０の上に、ｐＧａＮチャネル層４０が形成される。ｐＧａＮチャネル層４０が形成されるのは、ｎ-−ＧａＮドリフト層２０に対して、ｎ型ＧａＮ基板１０とは逆の側である。ｐＧａＮチャネル層４０は、完成品としてのトレンチゲート型ＭＯＳＦＥＴ１において、チャネル層として機能する。
【００２３】
ｐＧａＮチャネル層４０も有機金属気相成長法（ＭＯＣＶＤ）により形成される。具体的には、ステップＳ３０の処理が完了した中間品３がＭＯＣＶＤ装置の炉内に配置され、成長温度が１０５０℃となるようにＭＯＣＶＤ装置のサセプタの温度が設定される。その後、ガリウムの原料としてのトリメチルガリウム（ＴＭＧ）と、窒素の原料としてのＮＨ3と、ドーパントであるマグネシウムの原料としてのビス（シクロペンタジエニル）マグネシウム（bis (cyclopentadienyl) magnesium：Ｃｐ2Ｍｇ）が、炉内に導入される。その結果、窒化ガリウムを主成分としドーパントとしてマグネシウムを含むｐ型半導体からなるｐＧａＮチャネル層４０が、ｎ-−ＧａＮドリフト層２０の上に形成される。
【００２４】
図５は、ステップＳ４０の処理が完了した状態の中間品４を示す図である。ｎ-−ＧａＮドリフト層２０上に形成されるｐＧａＮチャネル層４０の厚さＴ４０は、約４μｍである。ｐＧａＮチャネル層４０のドーパントとしてのＭｇ濃度は、４×１０18ｃｍ-3である。ステップＳ４０では、ステップＳ３０で形成されたｎ-−ＧａＮドリフト層２０の凸部３０のｚ軸方向の寸法ｈ（１μｍ）に対して４００％の厚さで、ｐＧａＮチャネル層４０は形成される。その際、ｎ-−ＧａＮドリフト層２０の凸部３０に起因する凹凸のｚ軸方向の寸法は、１００ｎｍ以下である。すなわち、凹凸のｚ軸方向の寸法は、ｐＧａＮチャネル層４０の表面において、凸部３０のｚ軸方向の寸法ｈ（１μｍ）の１／１０以下となっている。
すなわち、ｐＧａＮチャネル層４０の表面は、ほぼ平坦である（図５参照）。
【００２５】
図１のステップＳ５０では、ｐＧａＮチャネル層４０のうち台地状の凸部３０上に積層された部分の厚さＬが約０．７μｍとなるまで、ｐＧａＮチャネル層４０がエッチングされる。すなわち、ｐＧａＮチャネル層４０は、完成品であるトレンチゲート型ＭＯＳＦＥＴ１におけるｐＧａＮチャネル層の厚さＴ４１となるまで、エッチングにより厚さを低減される。より具体的には、ステップＳ４０の後、図５に示す中間品４がＭＯＣＶＤ装置から取り出される。そして、中間品４は、エッチング装置内に配置され、ドライエッチングが行われる。その結果、ｐＧａＮチャネル層４０のうち台地状の凸部３０上に積層された部分の厚さＬは、０．７μｍまで低減される。
【００２６】
図６は、ステップＳ５０の処理が完了した状態の中間品５を示す図である。ステップＳ５０のエッチングにおいてはｐＧａＮチャネル層４０の表面は均等にエッチングされる。ｐＧａＮチャネル層４０は、ステップＳ４０で、その表面がほぼ平坦となるように形成されている（図５参照）。このため、ステップＳ５０の処理が完了した状態の中間品５においても、ｐＧａＮチャネル層４０の表面はほぼ平坦である。
【００２７】
図１のステップＳ６０では、厚さが低減されたｐＧａＮチャネル層４０の上に、ｎ+−ＧａＮコンタクト層５０が形成される。ｎ+−ＧａＮコンタクト層５０が形成されるのは、ｐＧａＮチャネル層４０に対して、ｎ-−ＧａＮドリフト層２０とは逆の側である。
【００２８】
ｎ+−ＧａＮコンタクト層５０も有機金属気相成長法（ＭＯＣＶＤ）により形成される。具体的には、ステップＳ５０の処理が完了した中間品５がＭＯＣＶＤ装置の炉内に配置され、成長温度が１０５０℃となるようにＭＯＣＶＤ装置のサセプタの温度が設定される。その後、ガリウムの原料としてのトリメチルガリウム（ＴＭＧ）と、窒素の原料としてのＮＨ3と、ドーパントであるＳｉの原料としてのＳｉＨ4が炉内に導入される。その結果、窒化ガリウムを主成分としドーパントとしてＳｉを含むｎ型半導体からなるｎ+−ＧａＮコンタクト層５０が、ｐＧａＮチャネル層４０上に形成される。
【００２９】
図７は、ステップＳ６０の処理が完了した状態の中間品６を示す図である。ｐＧａＮチャネル層４０上に形成されるｎ+−ＧａＮコンタクト層５０の厚さは、約０．２μｍである。ｎ+−ＧａＮコンタクト層５０のドナー濃度は、３×１０18ｃｍ-3である。
【００３０】
図８は、トレンチゲート型ＭＯＳＦＥＴ１の主な構成を示す断面図である。図１のステップＳ７０では、図７に示す中間品６に、ゲート電極８０、ソース電極９０、ドレイン電極１００等が形成され、図８に示すトレンチゲート型ＭＯＳＦＥＴ１が完成される。より具体的には、ｚ軸負の方向にｎ+−ＧａＮコンタクト層５０およびｐＧａＮチャネル層４０を貫通して、ｎ-−ＧａＮドリフト層２０の凸部３０に至るトレンチ６０が形成される。すなわち、トレンチ６０は、Ｙ軸方向について領域Ｒｇに形成される。トレンチ６０は、トレンチゲート型ＭＯＳＦＥＴ１において、ｘ軸方向に沿って延びる溝である。
【００３１】
そして、（ｉ）トレンチ６０の底面を構成するｎ-−ＧａＮドリフト層２０（凸部３０）の露出面と、（ｉｉ）トレンチ６０の側面を構成するｎ-−ＧａＮドリフト層２０（凸部３０）の露出面とｐＧａＮチャネル層４０の露出面とｎ+−ＧａＮコンタクト層５０の露出面と、（ｉｉｉ）ｎ+−ＧａＮコンタクト層５０の表面の一部と、の上に、絶縁膜７０が形成される。絶縁膜７０は、ＳｉＯ2で構成される。そして、トレンチ６０内の絶縁膜７０およびｎ+−ＧａＮコンタクト層５０上の絶縁膜７０の一部の上に、ゲート電極８０が形成される。このようにしてトレンチゲート電極が形成される。
【００３２】
また、Ｙ軸方向について領域Ｒｇに含まれない位置において、ｚ軸負の方向にｎ+−ＧａＮコンタクト層５０を貫通して、ｐＧａＮチャネル層４０内にソース電極９０が形成される。ソース電極９０は、ｎ+−ＧａＮコンタクト層５０に電気的に接続されている。
【００３３】
一方、ｎ型ＧａＮ基板１０のｎ-−ＧａＮドリフト層２０と逆の側に、ドレイン電極１００が形成される。
【００３４】
このような構成を有するトレンチゲート型ＭＯＳＦＥＴ１は、以下のように動作する。すなわち、ソース電極９０とドレイン電極１００との間に高電圧が印加された状態において、ゲート電極８０に電圧が印加されると、ｐＧａＮチャネル層４０のうち、トレンチ６０の側面に位置する絶縁膜７０の近傍の部位Ｃに、反転層が形成される。その結果、ソース電極９０とドレイン電極１００との間が、ｎ+−ＧａＮコンタクト層５０、ｐＧａＮチャネル層４０の反転層Ｃ（ｎ型）、ｎ-−ＧａＮドリフト層２０、ｎ型ＧａＮ基板１０を介して、導通し、電流が流れる。一方、ゲート電極８０に電圧が印加されていない状態では、ｎ+−ＧａＮコンタクト層５０とｎ-−ＧａＮドリフト層２０とが、ｐＧａＮチャネル層４０によって隔てられているため、ソース電極９０とドレイン電極１００との間には、電流は流れない。
【００３５】
本実施形態においては、図８に示すように、トレンチゲート電極８０のＭＯＳ（金属−酸化物−半導体）構造において、トレンチの底部（ゲート電極８０と絶縁膜７０）がｎ-−ＧａＮドリフト層２０の凸部３０に食い込んで構成される。凸部３０に食い込んだトレンチの底部の角の部分を、図８において、「Ａｃ」で示す。また、ｐＧａＮチャネル層４０は、凸部３０の基部において、角状の部分Ｂｃを形成している。なお、ｐＧａＮチャネル層４０のうち、トレンチゲート型ＭＯＳＦＥＴ１がＯＮの状態においてチャネルが形成される部分Ｃは、ｎ-−ＧａＮドリフト層２０の凸部３０とｎ+−ＧａＮコンタクト層５０との間に位置する。
【００３６】
このような構成においては、トレンチゲート型ＭＯＳＦＥＴ１がＯＮの状態において、電界は、トレンチの底部の角の部分Ａｃと、ｐＧａＮチャネル層４０の角の部分Ｂｃとに分かれて、集中する。このため、ｎ-−ＧａＮドリフト層２０に台地状の凸部３０が設けられず、トレンチの底部の角の部分のみに電界が集中する態様に比べて、トレンチゲート型ＭＯＳＦＥＴ１がＯＮの状態においても、トレンチゲートの底部に強い電界集中が起こることを防止できる。
【００３７】
なお、上記実施形態におけるトレンチゲート型ＭＯＳＦＥＴ１が、「課題を解決するための手段」における「半導体装置」に相当する。ｎ-−ＧａＮドリフト層２０が、「第１のｎ型半導体層」に相当する。凸部３０が、「凹凸」に相当する。ｐＧａＮチャネル層４０が、「ｐ型半導体層」に相当する。ｎ+−ＧａＮコンタクト層５０が、「第２のｎ型半導体層」に相当する。
【００３８】
図９は、図１のステップＳ４０，Ｓ５０に代えて他の工程を採用する場合の、ステップＳ６０後の状態の中間品６ｃを示す断面図である。上記実施形態では、ステップＳ３０の後、ステップＳ４０において、トレンチゲート型ＭＯＳＦＥＴ１におけるｐＧａＮチャネル層の厚さＴ４１よりも大きい厚さＴ４０を有するｐＧａＮチャネル層４０を形成した（図５および図８参照）。そして、ステップＳ５０において、トレンチゲート型ＭＯＳＦＥＴ１におけるｐＧａＮチャネル層の厚さまで、ｐＧａＮチャネル層４０をエッチングした（図６参照）。これに対して、ｐＧａＮチャネル層４０の厚さを低減する工程を含まない、以下のような工程を採用する場合について、検討する。
【００３９】
この態様においても、図１のステップＳ３０の後、凸部３０が設けられたｎ-−ＧａＮドリフト層２０の上に、ｐＧａＮチャネル層１４０が形成される。ｐＧａＮチャネル層１４０の形成も、ステップＳ４０におけるｐＧａＮチャネル層１４０の形成と同様に行われる。ただし、ｐＧａＮ層のうち台地状の凸部３０上に積層された部分の厚さＬｃが０．７μｍとなった時点で、ｐＧａＮチャネル層１４０の形成は終了する。ｐＧａＮチャネル層１４０の形成工程の他の点は、図１のステップＳ４０の処理と同じである。この工程においてｎ-−ＧａＮドリフト層２０のうち台地状の凸部３０上に積層された部分の上に形成されるｐＧａＮチャネル層１４０の厚さＬｃは、０．７μｍである。
【００４０】
その後、上記実施形態と同様に図１のステップＳ６０の工程が実行され、ｎ+−ＧａＮコンタクト層１５０が形成される。ｎ+−ＧａＮコンタクト層１５０を形成する工程の処理内容は、処理の前後の中間品の構成が異なる点以外は、図１のステップＳ６０の工程と同じである。図９は、そのような工程を経て得られた中間品６ｃを示す。
【００４１】
有機金属気相成長法による積層においては、時間の経過とともに下層の表面の凹凸が解消されるように、言い換えれば、下層の表面の凹凸を埋めるように、層が、下層の上に成長する。しかし、下層の表面の凹凸の大きさ（深さ）に対して層の成長時間が十分でない場合には、下層の表面の凹凸が十分解消されない。この比較例においては、ｐＧａＮ層のうち台地状の凸部３０上に積層された部分の厚さＬｃが０．７μｍとなった時点で、ｐＧａＮチャネル層１４０の形成は終了する。その状態においては、まだ、ｐＧａＮチャネル層１４０の表面において、ｎ-−ＧａＮドリフト層２０に形成された凸部３０の形状が完全になくなるほどには、ｐＧａＮチャネル層１４０の成長のための時間が経過していない。そして、表面に凹凸を残したｐＧａＮチャネル層１４０の上に、ｎ+−ＧａＮコンタクト層１５０が、成長する。その結果、図９に示す中間品６ｃにおいては、ｎ+−ＧａＮコンタクト層１５０の表面に、ｎ-−ＧａＮドリフト層２０の凸部３０の形状そのままの形状ではないものの、凸部３０に起因する段差Ｄが存在する。
【００４２】
なお、この態様においては、ｐＧａＮチャネル層１４０のうち凸部３０の上面の上に位置する部分は、ほぼ平坦に形成され、凸部３０の外側に位置する部分において、段差Ｄが形成される。また、ｐＧａＮチャネル層１４０のうち凸部３０の上面の上に位置する部分に加えて、その部分に隣接し凸部３０の外側に位置する部分も、凸部３０の上面の上に位置する部分と同じ平面となるように形成され、さらにその外側に段差Ｄが形成される場合もある。ｎ+−ＧａＮコンタクト層１５０は、そのように形成されたｐＧａＮチャネル層１４０の上面に沿って形成される。
【００４３】
その結果、たとえば、ｎ+−ＧａＮコンタクト層１５０上に上方からの蒸着により電極が形成された場合に（図８のｎ+−ＧａＮコンタクト層５０およびゲート電極８０参照）、段差Ｄの箇所において、電極層が薄くなる。そのような箇所においては、電極の抵抗が増大する。また、段差Ｄの箇所において、電極層が不連続となり、いわゆる段切れを起こす可能性もある。そのような箇所においては、段切れの部分を挟んだ電極は導通しないことととなる。
【００４４】
一方、本実施形態においては、まず、凸部３０の段差の寸法の４００％の厚さまでｐＧａＮチャネル層４０の形成を行うことにより（図１のステップＳ４０、および図５参照）、凸部３０に起因する段差をｐＧａＮチャネル層４０の表面からなくす。そして、その後、ｐＧａＮチャネル層４０をエッチングして、ｐＧａＮチャネル層４０の厚さを、完成品であるトレンチゲート型ＭＯＳＦＥＴ１におけるｐＧａＮチャネル層の厚さＴ４１とする（図１のステップＳ５０、および図６参照）。このため、ｐＧａＮチャネル層４０の表面（図６参照）およびｎ+−ＧａＮコンタクト層５０の表面（図７参照）において、凹凸はほぼ存在しない。その結果、ｎ+−ＧａＮコンタクト層５０上に電極層を設けても、電極層の一部に薄い部分ができたり、導通しない部分が生じたりする可能性が低い。
【００４５】
また、図９に示す中間品６ｃにおいて、ｐＧａＮチャネル層４０のうち台地状の凸部３０上に積層された部分において、ｐＧａＮチャネル層４０の厚みが均一にならない場合がある。たとえば、ｐＧａＮチャネル層４０の上面が、凸部３０の上面に対して傾斜する場合がある。そのような場合のｐＧａＮチャネル層１４０ｉおよびｎ+−ＧａＮコンタクト層１５０ｉの形状を図９において破線で示す。この現象は、ｎ型ＧａＮ基板１０が、Ｃ面を上面とするように形成されておらず、ＯＦＦ角が設定されている場合に生じるのではないかと推測される。
【００４６】
なお、この態様においては、ｐＧａＮチャネル層１４０のうち凸部３０の上面の上に位置する部分は、凸部３０の上面に対して傾いた平面状に形成され、凸部３０の外側に位置する部分において、段差Ｄが形成される（図９破線部参照）。また、ｐＧａＮチャネル層１４０のうち凸部３０の上面の上に位置する部分に加えて、その部分に隣接し凸部３０の外側に位置する部分も、凸部３０の上面の上に位置する部分と同じ平面となるように形成され、さらにその外側に段差Ｄが形成される場合もある。ｎ+−ＧａＮコンタクト層１５０は、そのように形成されたｐＧａＮチャネル層１４０の上面に沿って形成される。
【００４７】
上記の場合には、ｐＧａＮチャネル層１４０のうち、凸部３０とｎ+−ＧａＮコンタクト層１５０との間を隔てる部分の厚さＬｃが一定とならない。その結果、ｐＧａＮチャネル層１４０のドーパントの濃度にばらつきがある場合に、凸部３０とｎ+−ＧａＮコンタクト層１５０との距離が短い部分で絶縁破壊が起こり、十分な耐圧が実現されない可能性がある。
【００４８】
一方、本実施形態においては、図１のステップＳ４０の処理において、凸部３０のｚ軸方向の寸法ｈに対して４００％の厚さで、ｐＧａＮチャネル層４０が形成される。そして、有機金属気相成長法による積層においては、時間の経過とともに下層の表面の凹凸が解消されるように、層が成長する。このため、仮に、層の成長の途中の段階において、ｐＧａＮチャネル層４０のうち凸部３０上に積層された部分の厚みが均一ではなかったとしても、ステップＳ４０の処理が完了した時点では、凸部３０上のｐＧａＮチャネル層４０の厚みはほぼ一定となっている。その後、図１のステップＳ５０において、ｐＧａＮチャネル層４０のうち凸部３０上に積層された部分の厚さＬが約０．７μｍとなるまで、ｐＧａＮチャネル層４０がエッチングされる（図６および図７参照）。
【００４９】
このため、本実施形態においては、ｐＧａＮチャネル層４０のうち、凸部３０とｎ+−ＧａＮコンタクト層５０との間を隔てる部分の厚さＬは、一定である（図７および図８参照）。その結果、凸部３０とｎ+−ＧａＮコンタクト層５０との間において、空乏層が形成される領域を十分確保することができる。よって、ｐＧａＮチャネル層４０のドーパントの濃度にばらつきがあっても、凸部３０とｎ+−ＧａＮコンタクト層５０との間で絶縁破壊が起こる可能性が低く、十分な耐圧が実現される。
【００５０】
Ｂ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５１】
Ｂ１．変形例１：
上記実施例においては、ｎ-−ＧａＮドリフト層２０の凸部３０は略長方形の断面形状を有する。しかし、ある層に形成される凹凸はそのような形状に限定されるものではない。すなわち、断面が三角形状の凸部や凹部や、断面が台形形状の凸部や凹部が、層の面に形成される態様とすることもできる。
【００５２】
ただし、層に形成する凹凸は、平らな上面を有する凸部を含むことが好ましい。そして、半導体装置において、その平らな上面の上にトレンチが形成されることが好ましい。そのような態様においては、その凸部上に配されるチャネル層の上面がほぼ平らに形成されることにより、凸部上においてチャネル層の厚みがほぼ一定となる（図８のＬ参照）。その結果、トレンチの近傍において、チャネル層の厚みがほぼ一定となり、トレンチゲート型ＭＯＳＦＥＴにおいて設計どおりの耐圧を実現しやすい。
【００５３】
Ｂ２．変形例２：
上記実施例においては、図１のステップＳ４０では、ステップＳ３０で形成されたｎ-−ＧａＮドリフト層２０の凸部３０のｚ軸方向の寸法ｈに対して４００％の厚さで、ｐＧａＮチャネル層４０は形成される。しかし、形成された凹凸の寸法と、その後に形成される層の厚さの比は、４００％には限られない。
【００５４】
層の成長においては、時間の経過とともに下層の表面の凹凸が解消されるように、言い換えれば、下層の表面の凹凸を埋めるように、層が、下層の上に成長する。このため、凹凸を有する層の上に設ける層の成長時間が長く、層の厚みが増えるほど、設けられる層の上面の凹凸は小さくなると考えられる。よって、形成された凹凸の寸法と、その後に形成される層の厚さの比は、４００％を超えるものであってもよい。
【００５５】
また、後に形成される電極の材料や、その後に形成される構造によって、性能を発揮するために要求される下部構造の平坦さは異なる。よって、形成された凹凸の寸法と、その後に形成される層の厚さの比は、４００％よりも小さいものであってもよい。
【００５６】
Ｂ３．変形例３：
上記実施例においては、図１のステップＳ４０で形成されるｐＧａＮチャネル層４０の表面のｚ軸方向の凹凸の寸法は、ｎ-−ＧａＮドリフト層２０の凸部３０の軸方向の寸法の１／１０以下となっている。しかし、後に形成される電極の材料や、その後に形成される構造によって、性能を発揮するために要求される平坦さは異なる。よって、形成された凹凸の寸法と、その後に形成される層の表面の凹凸の寸法の比は、１／１０よりも大きいものであってもよい。なお、「面の凹凸の寸法」とは、面のうち、その面の下の層に設けられた凹凸に対応する領域内において、もっとも積層方向について離れた位置にある地点間の距離をいう。
【００５７】
Ｂ４．変形例４：
上記実施形態においては、チャネル層としてのｐＧａＮチャネル層４０が、図１のステップＳ４０において、まず過剰な厚さで形成され、その後、ステップＳ５０でｐＧａＮチャネル層４０の厚さを低減することで、電極が形成されるコンタクト層の表面の凹凸を低減している。
【００５８】
しかし、半導体装置において表面の凹凸を低減するための処理は、コンタクト層など、チャネル層より後に形成される層について、まず過剰な厚さで形成し、後にその厚さを低減することによって、なされてもよい。そのような態様としても、電極が形成される層の表面の凹凸を低減することができ、電極の段切れを防止することができる。
【００５９】
なお、チャネル層を過剰な厚さで形成し、その後、その厚さを低減する態様は、チャネル層の厚みの変動を少なくすることができる点で、チャネル層より後に形成される層を過剰な厚さで形成し、その厚さを低減する態様よりも、好ましい。トレンチゲート型ＭＯＳＦＥＴにおいて、そのような態様を採用すれば、トレンチの近傍のチャネル長のばらつきを小さくすることができる。
【００６０】
Ｂ５．変形例５：
上記実施形態においては、ｎ-−ＧａＮドリフト層２０に凸部３０を形成した後、ｎ-−ＧａＮドリフト層２０に接して、チャネル層としてのｐＧａＮチャネル層４０が形成される。しかし、ある層に凹凸を形成する工程の後、チャネル層を形成する工程の前に、凹凸を形成した層と同じ種類の半導体層（たとえば、凹凸を形成した層がｎ型半導体であれば、ｎ型半導体の層）を形成する工程をさらに備えることもできる。
【００６１】
ある層Ａに凹凸を形成した後、層Ａに接して異種の半導体層Ｂを成長させる態様においては、層Ａと層Ｂの界面において、不純物準位の発生などにより、ｎ型半導体のドナーの濃度およびｐ型半導体のアクセプタの濃度が目標値からずれる可能性がある。しかし、上記の態様においては、凹凸の形成を挟んで層Ａ上に再成長される半導体層の種類が層Ａと同じである。このため、界面において上記のような問題は生じない。このように、上記実施形態で形成した各層の機能を阻害しない態様とすることができる範囲において、各層の間に他の層を形成することができる。
【００６２】
Ｂ６．変形例６：
上記実施形態においては、ｐＧａＮチャネル層４０の厚さの低減は、ドライエッチングによりなされている。しかし、層の厚さの低減のための処理の方法は、ドライエッチングであってもよいし、ウェットエッチングであってもよい。また、厚さの低減のための処理は、ドライエッチングとウェットエッチングの両方によって行われることとしてもよい。
【００６３】
Ｂ７．変形例７：
上記実施形態においては、ｎｐｎ接合を備える半導体装置について説明した。しかし、本願発明の要旨はｐｎｐ接合を備える半導体装置に適用することも可能である。
【００６４】
Ｂ８．変形例８：
本発明を適用する半導体装置として、上記実施形態において、トレンチゲート型ＭＯＳＦＥＴの製造の例を説明した（図８参照）。しかし、本発明はこれらの例に限らず、凹凸を有する層を形成した後にチャネル層を形成する半導体装置の製造方法や、凹凸を有する層を形成した後に電極を形成する半導体装置の製造方法などに適用することができる。
【符号の説明】
【００６５】
１…トレンチゲート型ＭＯＳＦＥＴ
２〜６，６ｃ…中間品
１０…ｎ型ＧａＮ基板
２０…ｎ-−ＧａＮドリフト層
３０…凸部
４０…ｐＧａＮチャネル層
５０…ｎ+−ＧａＮコンタクト層
６０…トレンチ
７０…絶縁膜
８０…ゲート電極
９０…ソース電極
１００…ドレイン電極
１４０…ｐＧａＮチャネル層
１５０…ｎ+−ＧａＮコンタクト層
Ｃ…ｐＧａＮチャネル層４０の反転層が形成される部位
Ｌ…凸部３０とコンタクト層５０との間を隔てるｐＧａＮチャネル層４０の厚さ
Ｌｃ…凸部３０とコンタクト層１５０との間を隔てるｐＧａＮチャネル層１４０の厚さ
Ｒｇ…凸部３０が設けられている領域
Ｔ４０…ｐＧａＮチャネル層４０の厚さ
Ｔ４１…トレンチゲート型ＭＯＳＦＥＴ１におけるｐＧａＮチャネル層の厚さ
ｈ…凸部３０のｚ軸方向の寸法
【図１】
2015162492.tif 000003
【図２】
2015162492.tif 000004
【図３】
2015162492.tif 000005
【図４】
2015162492.tif 000006
【図５】
2015162492.tif 000007
【図６】
2015162492.tif 000008
【図７】
2015162492.tif 000009
【図８】
2015162492.tif 000010
【図９】
2015162492.tif 000011