(57)【要約】【課題】急峻なサブスレッショルド特性を有することができるトンネル型半導体装置を提供する。【解決手段】本実施形態による半導体装置は、ゲート電極４０を備える。半導体層２０が、ゲート電極の底面および側面に対向する。絶縁膜３０が、ゲート電極の底面と半導体層との間およびゲート電極の側面と半導体層との間に設けられている。第１導電型のドレイン層５０は、ゲート電極の底面および側面のうち一方の端部側における半導体層に設けられている。第２導電型のソース層６０が、ゲート電極の底面および側面のうち他方に対向する半導体層に設けられている。第２導電型のエクステンション層６５が、ゲート電極の側面とゲート電極の底面との間の角部に対向する半導体層に設けられ、ソース層よりも不純物濃度が低い。【選択図】図１
2015095568.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極の底面および側面に対向する半導体層と、
前記ゲート電極の底面と前記半導体層との間および前記ゲート電極の側面と前記半導体層との間に設けられた絶縁膜と、
前記ゲート電極の底面および側面のうち一方の端部側における前記半導体層に設けられた第１導電型のドレイン層と、
前記ゲート電極の底面および側面のうち他方に対向する前記半導体層に設けられた第２導電型のソース層と、
前記ゲート電極の側面と前記ゲート電極の底面との間の角部に対向する前記半導体層に設けられ、前記ソース層よりも不純物濃度の低い第２導電型のエクステンション層とを備えた半導体装置。
【請求項２】
前記ドレイン層と前記エクステンション層との間の前記半導体層内に設けられ、前記ドレイン層、前記ソース層および前記エクステンション層よりも不純物濃度の低い低濃度層をさらに備え、
前記エクステンション層は前記ソース層と前記低濃度層との間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
前記ゲート電極の他端側および該ゲート電極の少なくとも一部の下方にある前記半導体層内に設けられた第２導電型のソース層と、
前記ゲート絶縁膜を介して前記ゲート電極の底面全体に面し、前記ソース層よりも不純物濃度の低い第２の導電型のエクステンション層とを備えた半導体装置。
【請求項４】
前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、前記ドレイン層、前記ソース層および前記エクステンション層よりも不純物濃度の低い低濃度層をさらに備えていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記エクステンション層は前記ソース層および前記低濃度層上に設けられており、
前記ゲート電極の全体が前記ソース層および前記低濃度層の上方に設けられていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子の量子力学的効果を用いたＴＦＥＴ（Tunnel Field-Effect Transistor）が開発されている。ＴＦＥＴは、ゲート電極に電圧を印加することにより、ソースとチャネルとの間にバンド間トンネリング（ＢＴＢＴ(Band To Band Tunneling)）を生じさせる。これにより、ＴＦＥＴはオン状態を実現する。
【０００３】
一般に、ＴＦＥＴは、拡散層の不純物濃度に依存し、各不純物濃度に対応するＢＴＢＴ閾値電圧を有する。即ち、不純物濃度の低いソース拡散層部分から生じるトンネル電流は、小さいゲート電圧（低い閾値電圧）で流れる。一方、不純物濃度の高いソース拡散層部分から生じるトンネル電流は、それよりさらに印加されたゲート電圧（高い閾値電圧）で流れる。実際のＴＦＥＴのソース拡散層は不純物濃度勾配を有しているため、ゲート電極の電圧をオン側へスイープさせると、ＴＦＥＴにおいて様々な閾値電圧のＢＴＢＴが次々に生じる。従って、ＴＦＥＴのスイッチング時に観測される電流は、各々の不純物濃度に対応するトンネル電流の包絡線になる。このようなＴＦＥＴにおいて、低電圧側におけるサブスレショルド特性（以下、ＳＳ特性ともいう）は、閾値電圧が小さいときのトンネル電流、即ち、不純物濃度の低いソース拡散層部分から生じるトンネル電流に由来している。不純物濃度の低いソース拡散層において生じるＢＴＢＴでは、電子のトンネル距離が非常に長い。このため、ＳＳ特性が非常に緩慢である。従って、従来のＴＦＥＴにおいては、低ゲート電圧領域におけるトンネル電流成分が支配的であるため、急峻なＳＳ特性を得ることが非常に困難であった。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Woo Young Choi et. al. “Tunneling Field-Effect Transistors (TFETs) With Subthreshold Swing (SS) Less Than 60 mV/dec“ IEEE ELECTRON DEVICE LETTERS, VOL. 28, NO. 8, AUGUST 2007, pp. 743-745
【発明の概要】
【発明が解決しようとする課題】
【０００５】
急峻なサブスレッショルド特性を有することができるトンネル型半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、ゲート電極を備える。半導体層が、ゲート電極の底面および側面に対向する。絶縁膜が、ゲート電極の底面と半導体層との間およびゲート電極の側面と半導体層との間に設けられている。第１導電型のドレイン層は、ゲート電極の底面および側面のうち一方の端部側における半導体層に設けられている。第２導電型のソース層が、ゲート電極の底面および側面のうち他方に対向する半導体層に設けられている。第２導電型のエクステンション層が、ゲート電極の側面とゲート電極の底面との間の角部に対向する半導体層に設けられ、ソース層よりも不純物濃度が低い。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるｎ型ＴＦＥＴ１００の構成の一例を示す断面図。
【図２】第１の実施形態によるＴＦＥＴ１００の製造方法を示す断面図。
【図３】図２に続く、ＴＦＥＴ１００の製造方法を示す断面図。
【図４】図３に続く、ＴＦＥＴ１００の製造方法を示す断面図。
【図５】図４に続く、ＴＦＥＴ１００の製造方法を示す断面図。
【図６】図５に続く、ＴＦＥＴ１００の製造方法を示す断面図。
【図７】ゲート電極４０の加工工程におけるＴＦＥＴ１００の平面図。
【図８】第２の実施形態によるｎ型ＴＦＥＴ２００の構成の一例を示す断面図。
【図９】第２の実施形態によるＴＦＥＴ２００の製造方法を示す断面図。
【図１０】図９に続く、ＴＦＥＴ２００の製造方法を示す断面図。
【図１１】図１０に続く、ＴＦＥＴ２００の製造方法を示す断面図。
【図１２】図１１に続く、ＴＦＥＴ２００の製造方法を示す断面図。
【図１３】図１２に続く、ＴＦＥＴ２００の製造方法を示す断面図。
【図１４】第３の実施形態によるｎ型ＴＦＥＴ３００の構成の一例を示す断面図。
【図１５】第３の実施形態によるＴＦＥＴ３００の製造方法を示す断面図。
【図１６】図１５に続く、ＴＦＥＴ３００の製造方法を示す断面図。
【図１７】図１６に続く、ＴＦＥＴ３００の製造方法を示す断面図。
【図１８】図１７に続く、ＴＦＥＴ３００の製造方法を示す断面図。
【図１９】第４の実施形態によるｎ型ＴＦＥＴ４００の構成の一例を示す断面図。
【図２０】第４の実施形態によるＴＦＥＴ４００の製造方法を示す断面図。
【図２１】図２０に続く、ＴＦＥＴ４００の製造方法を示す断面図。
【図２２】図２１に続く、ＴＦＥＴ４００の製造方法を示す断面図。
【図２３】図２２に続く、ＴＦＥＴ４００の製造方法を示す断面図。
【図２４】図２３に続く、ＴＦＥＴ４００の製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００９】
（第１の実施形態）
図１は、第１の実施形態によるｎ型ＴＦＥＴ１００の構成の一例を示す断面図である。ＴＦＥＴ１００は、マイクロプロセッサまたはＡＳＩＣ（Application Specific Integrated Circuit）等のロジック型半導体集積回路に用いられ得る。
【００１０】
ＴＦＥＴ１００は、ＢＯＸ（Buried Oxide）層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、ソース層６０と、エクステンション層６５と、低濃度層７０と、層間絶縁膜９０とを備えている。
【００１１】
半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ（Silicon On Insulator）層である。半導体層２０は、上面Ｆ１と、上面Ｆ１に対して略垂直方向に交差する側面Ｆ２とを有するように形成されている。
【００１２】
ゲート絶縁膜３０は、半導体層２０の上面Ｆ１上に設けられた第１の絶縁膜３１と、半導体層２０の側面Ｆ２上に設けられた第２の絶縁膜３２とを含む。第１の絶縁膜３１および第２の絶縁膜３２は、ゲート電極４０の側面Ｆ２０とゲート電極４０の底面Ｆ１０との間の角部Ｅ３において交差するように繋がっている。これにより、第１および第２の絶縁膜３１、３２からなるゲート絶縁膜３０は、ゲート電極４０の角部Ｅ３に沿って屈曲するように断面においてＬ字状に形成されている。ゲート電極４０の角部Ｅ３が略直角である場合、ゲート絶縁膜３０も、ゲート電極４０の角部Ｅ３に従って略直角に屈曲する。ゲート絶縁膜３０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも比誘電率の高い高誘電材料を用いて形成される。
【００１３】
ゲート電極４０は、半導体層２０の上面Ｆ１および側面Ｆ２上にゲート絶縁膜３０を介して設けられている。ゲート電極４０は、底面Ｆ１０と、底面Ｆ１０に対して略垂直方向に交差する側面Ｆ２０とを有するように形成されている。ゲート電極４０の底面Ｆ１０は、第１の絶縁膜３１を介して半導体層２０の上面Ｆ１と対向している（面している）。ゲート電極４０の側面Ｆ２０は、第２の絶縁膜３２を介して半導体層２０の側面Ｆ２と対向している（面している）。これにより、第１の絶縁膜３１は、半導体層２０の上面Ｆ１とゲート電極４０の底面Ｆ１０との間に設けられ、第２の絶縁膜３２は、半導体層２０の側面Ｆ２とゲート電極４０の側面Ｆ２０との間に設けられている。ゲート電極４０は、例えば、ｎ型ドープドポリシリコン等の導電材料を用いて形成されている。
【００１４】
ｎ＋型ドレイン層５０は、半導体層２０の側面Ｆ２の上部に設けられている。即ち、ドレイン層５０は、ゲート電極４０の側面Ｆ２０の上方の端部Ｅ１側において半導体層２０の側面Ｆ２に設けられている。ドレイン層５０の側面は、第２の絶縁膜３２を介してゲート電極４０の側面Ｆ２０の上部と対向している。ドレイン層５０は、半導体層２０にｎ型不純物（例えば、ヒ素またはリン）を導入することによって形成されている。
【００１５】
ｐ＋型ソース層６０は、ゲート電極４０の底面Ｆ１０に対向する半導体層２０の上面Ｆ１に設けられている。ソース層６０は、ゲート電極４０の側面Ｆ２０とゲート電極４０の底面Ｆ１０との間の角部Ｅ３とは反対側のゲート電極４０の端部Ｅ２において半導体層２０に設けられている。即ち、ソース層６０は、ゲート電極４０の端部Ｅ２周辺において、第１の絶縁膜３１を介してゲート電極４０の底面Ｆ１０に対向している。ソース層６０は、半導体層２０にｐ型不純物（例えば、ボロン）を導入することによって形成されている。このように、ドレイン層５０およびソース層６０は、それぞれゲート電極４０の対角（Ｅ１、Ｅ２）に対応する位置に設けられている。
【００１６】
ｐ−型エクステンション層６５は、ゲート電極４０の角部Ｅ３に対向する半導体層２０の表面に設けられている。より詳細には、エクステンション層６５は、第１の絶縁膜３１を介してゲート電極４０の底面Ｆ１０の一部に面しており、かつ、第２の絶縁膜３２を介してゲート電極４０の側面Ｆ２０の一部に面している。即ち、エクステンション層６５は、角部Ｅ３およびその周辺においてゲート電極４０の底面Ｆ１０および側面Ｆ２０の両方に面している。さらに、エクステンション層６５は、ソース層６０よりも不純物濃度において低く、ソース層６０と低濃度層７０との間に設けられている。エクステンション層６５は、ソース層６０から延伸するように設けられており、半導体層２０にｐ型不純物（例えば、ボロン）を導入することによって形成されている。
【００１７】
低濃度層７０は、ドレイン層５０とエクステンション層６５との間の半導体層２０内に設けられている。低濃度層７０は、ドレイン層５０とエクステンション層６５との間を離隔している。低濃度層７０は、ドレイン層５０、ソース層６０およびエクステンション層６５よりも不純物濃度において低い半導体層である。低濃度層７０は、例えば、１０１６／ｃｍ３以下の不純物濃度を有する半導体層（いわゆる、真性半導体層）であってもよい。
【００１８】
層間絶縁膜９０は、ゲート電極４０、ドレイン層５０、ソース層６０等を被覆する。層間絶縁膜９０は、例えば、ＴＥＯＳ膜またはシリコン酸化膜等の絶縁膜からなる。図示されていないが、さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造が層間絶縁膜９０内または層間絶縁膜９０上に設けられている。
【００１９】
本実施形態によるＴＦＥＴ１００は、ゲート電極４０、ソース層６０およびドレイン層５０に印加する電圧を従来のＭＩＳＦＥＴのそれらとほぼ同一としながら、電子のトンネル効果を用いてオン／オフ制御される。これにより、急峻なＳＳ特性が得られる。以下、本実施形態によるＴＦＥＴ１００の動作についてさらに説明する。
【００２０】
本実施形態によるｎ型ＴＦＥＴ１００では、ゲート電極４０およびドレイン層５０には同一符号の電圧が印加される。例えば、ソース層６０に０Ｖ、ドレイン層５０に正電圧（例えば、１Ｖ）が印加されているものとする。即ち、エクステンション層６５と低濃度層７０との間の接合部および／または低濃度層７０とドレイン層５０との間の接合部に逆バイアスが印加されているものとする。さらに、ＴＦＥＴ１００をオン状態にするときには、ゲート電極４０に正電圧が印加される。
【００２１】
ゲート電圧がソース電圧（例えば、０Ｖ）を基準としてＴＦＥＴ１００の閾値電圧未満であるときに、ＴＦＥＴ１００はオフ状態である。このとき、ソース層６０から電子のトンネルが禁制される。即ち、ソース層６０とドレイン層５０との間には、逆バイアスによる非常に小さい電流（オフリーク）が流れているため、ＴＦＥＴ１００はオフ状態とみなすことができる。
【００２２】
ソース電圧に対してゲート電極４０に正電圧を印加するとチャネル部ＣＨが空乏化し始める。ソース電圧に対してゲート電圧が閾値電圧以上になると、電子のバンド間遷移（以下、ＢＴＢＴ（Band To Band Tunneling）ともいう）がソース層６０とドレイン層５０との間にあるチャネル部において生じる。ＢＴＢＴが生じるときのゲート電極４０の電圧をＴＦＥＴ１００の閾値電圧と呼ぶ。閾値電圧は、ＴＦＥＴ１００のオン状態を示すゲート電圧である。
【００２３】
ここで、ＴＦＥＴ１００をオン状態にするためにゲート電極４０に電圧を印加したときに、エクステンション層６５においてエネルギーバンドが変調される。エクステンション層６５はソース層６０に比べて不純物濃度が低いため、ゲート電極４０近傍のエクステンション層６５において伸びる空乏層は、ゲート電極４０近傍のソース層６０において伸びる空乏層に比べて広い。通常、空乏層は、ＢＴＢＴの始点とならない。即ち、電子は、空乏化されたエクステンション層６５からチャネル領域へトンネルし難い。本実施形態によるＴＦＥＴ１００では、ゲート電極４０からの電界は、不純物濃度の高いソース層６０を介することなくエクステンション層６５に印加される。従って、空乏層は、エクステンション層６５の深い部分（底部）にまで伸びる。これにより、ＢＴＢＴは、エクステンション層６５を始点として生じない。
【００２４】
従来の平面型ＴＦＥＴにおいても、ＢＴＢＴは、空乏化されたエクステンション層６５の表面領域とチャネル領域との間においては発生し難い。しかし、平面型ＴＦＥＴでは、ソース層の底部の下にもエクステンション層が広がっている。このため、ゲート電極からの電界は、不純物濃度の高いソース層で終端し、ソース層の下のエクステンション層まで達し得ない。このため、ゲート電極に電圧を印加しても、ソース層の下のエクステンション層は空乏化しない。従って、ＢＴＢＴは、エクステンション層を始点として生じ得ることになる。即ち、従来の平面型ＴＦＥＴにおいて、ＢＴＢＴは、エクステンション層から真性半導体層へ生じ得る。このようなエクステンション層から真性半導体層の表面への比較的トンネル距離の長いＢＴＢＴが生じると、急峻なＳＳ特性を得ることが困難となる。尚、電子のＢＴＢＴが生じる始点と終点とを結ぶ線分をトンネル経路とし、トンネル経路の距離をトンネル距離と呼ぶこととする。
【００２５】
本実施形態では、エクステンション層６５の表面全体がゲート絶縁膜３０を介してゲート電極４０の底面Ｆ１０および側面Ｆ２０に面している。従って、ゲート電極４０に電圧が印加されたとき、ソース層６０から低濃度層７０への直線的なトンネル経路はゲート絶縁膜３０によって遮断されている。即ち、ソース層６０から低濃度層７０へのトンネル経路は、端部Ｅ５を介するようなＬ字型の経路にならざるを得ない。このようなトンネル経路により、ソース層６０から低濃度層７０へトンネル距離は、従来の平面型ＴＦＥＴのそれよりも非常に長くなり、実質的にＢＴＢＴは生じない。
【００２６】
また、ＴＦＥＴ１００がオン状態になるとき、エクステンション層６５は空乏化するため、エクステンション層６５は、ＢＴＢＴの始点とならない。
【００２７】
これにより、ＳＳ特性を緩慢にしているソース層６０から低濃度層７０へのＢＴＢＴおよびエクステンション層６５から低濃度層７０へのＢＴＢＴを抑制することができる。その結果、ＴＦＥＴ１００は、ソース層６０からエクステンション層６５へのトンネル距離の短いＢＴＢＴによってオン状態になる。
【００２８】
このように、本実施形態によるＴＦＥＴ１００では、エクステンション層６５及びソース拡散層６０から低濃度層７０へのＢＴＢＴを抑制し、かつ、トンネル距離の比較的短いＢＴＢＴを許容する。これにより、急峻なＳＳ特性が得られる。
【００２９】
ＳＳ特性を向上させることによって、オフ電流が低減される。その結果、電源電圧を低減できるため、本実施形態によるＴＦＥＴ１００を用いた回路は、低消費電力な回路となる。
【００３０】
図２（Ａ）〜図６（Ｂ）は、第１の実施形態によるＴＦＥＴ１００の製造方法を示す断面図である。
【００３１】
まず、図２（Ａ）に示すように、半導体層２０上にｎ型不純物（例えば、リンまたはヒ素）を含有する半導体層２１をエピタキシャル成長させる。半導体層２０は、ＳＯＩ基板のＳＯＩ層であってもよく、バルクシリコン基板を用いて形成されたシリコン層であってもよく、あるいは、ＩＩＩ−Ｖ族化合物半導体基板を用いた半導体層であってもよい。また、半導体層２０は、任意の基板上にエピタキシャル成長させた半導体層であってもよい。半導体層２０は、ＳＯＩ基板またはバルク基板上にエピタキシャル成長されたＳｉＧｅ層であってもよい。半導体層２１は、エピタキシャル成長されたシリコンでもよく、後の工程を経てドレイン層５０となる。
【００３２】
次に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて半導体層２１上にハードマスク２５を堆積する。ハードマスク２５は、例えば、半導体層２０上に堆積されたシリコン窒化膜等の絶縁膜である。
【００３３】
次に、リソグラフィ技術を用いて、図２（Ｂ）に示すように、ドレイン層５０の形成領域をフォトレジスト２７で被覆する。次に、図３（Ａ）に示すように、フォトレジスト２７をマスクとして用いて、ハードマスク２５をＲＩＥ（Reactive Ion Etching）法でエッチングする。
【００３４】
フォトレジスト２７の除去後、ハードマスク２５をマスクとして用いて、シリコン層２１および半導体層２０の上部をＲＩＥ法でエッチングする。これにより、図３（Ｂ）に示す構造が得られる。このエッチング工程において、半導体層２１はドレイン層５０の形成領域に残置される。よって、半導体層２１は、以下、ドレイン層５０とも呼ぶ。ドレイン層５０の形成領域以外において、シリコン層２１は除去される。また、ドレイン層５０の形成領域以外において、半導体層２０の上部も除去される。これにより、半導体層２０およびドレイン層５０の側面Ｆ２が露出される。また、半導体層２０の上面Ｆ１も露出される。
【００３５】
次に、ＣＶＤ法等を用いて、側壁膜２９の材料を半導体層２０の側面Ｆ２および上面Ｆ１上に堆積する。側壁膜２９の材料は、例えば、シリコン窒化膜等の絶縁膜である。次に、ＲＩＥ法等を用いて側壁膜２９の材料を異方的にエッチングすることによって、半導体層２０、ドレイン層５０およびハードマスク２５の側面Ｆ２に側壁膜２９を残置させる。これにより、図４（Ａ）に示す構造が得られる。
【００３６】
次に、ハードマスク２５および側壁膜２９をマスクとして用いて、図４（Ｂ）に示すように、ソース層６０の形成領域にｐ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。例えば、まず初めに上面Ｆ１に対して、傾斜する方向へ不純物を注入する。このイオン注入は不純物がチャネル側面部Ｆ２側へ回り込むように実行される。次に上面Ｆ１に対し垂直方向から不純物をイオン注入する。２回目の注入は１回目の注入に比べ高濃度の注入を行う。
【００３７】
次に、ＲＴＡ(Rapid Thermal Annealing)等の活性化アニールを行う。これにより、図５（Ａ）に示すように、ソース層６０が形成されるとともに、ｐ型不純物が拡散してｐ−型エクステンション層６５が形成される。ソース層６０は、半導体層２０の上面Ｆ１に形成される。また、アニールによって、ソース層６０の不純物は、半導体層２０の上面Ｆ１から側面Ｆ２に拡散する。従って、エクステンション層６５は、半導体層２０の上面Ｆ１から側面Ｆ２にわたってコーナー部Ｅ４を被覆するように形成される。尚、エクステンション層６５とドレイン層５０との間の半導体層２０は、低濃度層７０となる。
【００３８】
次に、図５（Ｂ）に示すように、ウェットエッチングによって側壁膜２９を除去する。
【００３９】
次に、図６（Ａ）に示すように、半導体層２０およびドレイン層５０の表面および／または側面を酸化することによってゲート絶縁膜３０を形成する。ゲート絶縁膜３０は、半導体層２０の上面Ｆ１上に形成される第１の絶縁膜３１および半導体層２０およびドレイン層５０の側面Ｆ２に形成される第２の絶縁膜３２を含む。第１および第２の絶縁膜３１、３２は、コーナー部Ｅ４において略直交するように互いに接続している。
【００４０】
次に、ゲート絶縁膜３０およびハードマスク２５上にゲート電極４０の材料を堆積する。ゲート電極４０の材料は、例えば、ｎ型不純物（例えば、リンまたはヒ素）を含有するポリシリコンを用いて形成される。ＲＴＡ法等によってゲート電極４０を活性化した後、リソグラフィ技術およびＲＩＥ法を用いてゲート電極４０を加工する。これにより、図６（Ｂ）に示すように、ゲート電極４０がゲート絶縁膜３０上に形成される。
【００４１】
図７（Ａ）および図７（Ｂ）は、ゲート電極４０の加工工程におけるＴＦＥＴ１００の平面図である。図７（Ａ）は、ゲート電極４０の材料上にフォトレジスト４７を形成した段階における平面図であり、図７（Ｂ）は、ゲート電極４０の材料の加工後の平面図である。尚、図７（Ａ）において、ゲート電極４０の材料の図示は、便宜的に省略されている。
【００４２】
図７（Ａ）に示すように、素子分離領域ＳＴＩに囲まれたアクティブエリアＡＡ内にドレイン層５０およびソース層６０が形成されている。ドレイン層５０、ソース層６０および素子分離領域ＳＴＩ上には、ゲート電極４０の材料が堆積されている。さらに、ゲート電極４０の材料上には、フォトレジスト４７が形成されている。フォトレジスト４７は、ゲートパッドの形成領域に形成されている。フォトレジスト４７をマスクとして用いて、ゲート電極４０の材料をＲＩＥ法で異方的にエッチングする。このとき、ドレイン層５０とソース層６０との間には、図６（Ａ）等に示すように段差がある。このため、ゲート電極４０の材料は、半導体層２０の側面Ｆ２に沿って側壁のようにゲート絶縁膜３０上に自己整合的に残置される。即ち、ゲート電極４０は、図７（Ｂ）に示すように、ドレイン５０とソース層６０との境界部において側面Ｆ２に沿って延伸し、ゲートパッド４５に接続するように形成される。ゲート電極４０の加工後、フォトレジスト４７を除去することによって図７（Ｂ）に示す構造が得られる。尚、図６（Ｂ）は、図７（Ｂ）の６−６線に沿った断面図である。
【００４３】
ここで、ゲート電極４０およびゲート絶縁膜３０の組み合わせは、ポリシリコンおよびＳｉＯＮの組み合わせ、あるいは、金属ゲートおよび高誘電体膜の組み合わせであってもよい。また、ゲート電極４０およびゲート絶縁膜３０の組み合わせが金属ゲートおよび高誘電体膜の組み合わせである場合、金属ゲートの材料はＴｉＮ、ＴａｘＯｙ（例えば、Ｔａ２Ｏ５）等でよく、高誘電体膜は、ＨｆＯｘ、ＨｆＯＮ、Ａｌ２Ｏ３等でよい。尚、ｘ、ｙは正数である。さらに、ゲート電極４０の形状は、例えば、ＴＥＯＳ、ポリシリコンおよびＳｉＯＮの積層構造であってもよい。
【００４４】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図１に示すＴＦＥＴ１００が完成する。
【００４５】
本実施形態によれば、エクステンション層６５の表面全体がゲート絶縁膜３０を介してゲート電極４０の底面Ｆ１０または側面Ｆ２０に面している。これにより、低濃度層７０だけでなく、エクステンション層６５の表面もチャネル部として機能する。尚且つ、ゲート絶縁膜３０は断面においてＬ字状に形成され、ゲート絶縁膜３０を介してゲート電極４０と半導体層２０（エクステンション層６５および低濃度層７０）とが対向している。従って、チャネル部も断面においてＬ字状である。これにより、ソース層６０と低濃度層７０との間にゲート絶縁膜３０が介在し、それによって、ソース層６０から低濃度層７０へのＢＴＢＴおよびエクステンション層６５から低濃度層７０へのＢＴＢＴの発生確率を非常に小さくしている。尚、エクステンション層６５とゲート絶縁膜３０との間にソース層６０は介在しない。エクステンション層６５とゲート絶縁膜３０との間にソース層６０が介在すると、エクステンション層６５が空乏化しにくくなり、ＢＴＢＴの始点となるおそれが生じるからである。
【００４６】
その結果、本実施形態によるＴＦＥＴ１００は、主に、ソース層６０とエクステンション層６５との間におけるＢＴＢＴによってオン状態になる。これにより、ＴＦＥＴ１００のＳＳ特性を向上させることができる。ＳＳ特性を向上させることによって、オフ電流および消費電力を低減させることができる。
【００４７】
上記実施形態では、ｎ型ＴＦＥＴを説明したが、不純物の導電型を変更することによって、ｐ型ＴＦＥＴも容易に形成することができる。ｐ型ＴＦＥＴでは、ソース電圧を基準としてゲート電圧が閾値電圧よりも低い場合にオン状態となり、ゲート電圧が閾値電圧よりも高い場合にオフ状態となる。例えば、ＣＭＯＳインバータ等におけるｐ型ＴＦＥＴの場合、ソースに正電圧（例えば、１Ｖ）が印加されており、ゲート電圧を０Ｖにすることによってオン状態になり、ゲート電圧を電源電圧（例えば、１Ｖ）にすることによってオフ状態となる。このようなｐ型ＴＦＥＴであっても、本実施形態の効果は失われることなく、以下に示される実施形態においても同様である。
【００４８】
（第２の実施形態）
図８は、第２の実施形態によるｎ型ＴＦＥＴ２００の構成の一例を示す断面図である。ＴＦＥＴ２００は平面型トランジスタであり、ドレイン層５０およびソース層６０はゲート電極４０に関して互いに反対側に設けられており、かつ、略等しい高さレベルに形成されている。
【００４９】
第２の実施形態によるＴＦＥＴ２００は、ＢＯＸ層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、ソース層６０と、エクステンション層６５と、低濃度層７０と、側壁絶縁膜８０と、スペーサ８５と、層間絶縁膜９０とを備えている。半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ層に限定されることなく、第１の実施形態の半導体層２０と同様でよい。尚、図８の破線領域は、半導体層２０としてのＳＯＩ層上に形成されたエピタキシャル層２３である。エピタキシャル層２３は、ＳＯＩ層と異なる材料であってもよい。例えば、エピタキシャル層２３は、シリコン、ゲルマニウムまたはＳｉ１−ｘＧｅｘを用いて形成される。エピタキシャル層２３も、半導体材料により形成されているので、以下、半導体層２０の一部として説明する。
【００５０】
即ち、半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ層およびエピタキシャル層２３である。半導体層２０は、上面Ｆ１と、上面Ｆ１に対して交差する側面Ｆ２とを有するように形成されている。尚、側面Ｆ２は、エピタキシャル層２３の側面である。
【００５１】
第１の絶縁膜としてのゲート絶縁膜３０は、半導体層２０の上面Ｆ１上に設けられている。ゲート絶縁膜３０の材料は、第１の実施形態のゲート絶縁膜３０の材料と同じでよい。
【００５２】
ゲート電極４０は、半導体層２０の上面Ｆ１上にゲート絶縁膜３０を介して設けられている。ゲート電極４０は、底面Ｆ１０と、底面Ｆ１０に対して略垂直方向に交差する側面Ｆ２０とを有するように形成されている。ゲート電極４０の底面Ｆ１０はゲート絶縁膜３０を介して半導体層２０の上面Ｆ１と対向している（面している）。ゲート電極４０の側面Ｆ２０は、第２の絶縁膜としての側壁絶縁膜８０を介して半導体層２０の側面Ｆ２と対向している（面している）。これにより、ゲート絶縁膜３０は、半導体層２０の上面Ｆ１とゲート電極４０の底面Ｆ１０との間に設けられ、側壁絶縁膜８０は、半導体層２０の側面Ｆ２とゲート電極４０の側面Ｆ２０との間に設けられている。ゲート電極４０の材料は、第１の実施形態のゲート電極４０の材料と同じでよい。側壁絶縁膜８０については後述する。
【００５３】
ｎ＋型ドレイン層５０は、ゲート電極４０の底面Ｆ１の一方の端部Ｅ１側において半導体層２０に設けられている。ただし、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、ゲート電極４０から離隔している。即ち、ドレイン層５０は、ゲート電極４０からオフセットした位置に設けられている。従って、ゲート電極４０の底面全体は、エクステンション層６５または低濃度層７０に面しており、ドレイン層５０には面していない。
【００５４】
ｐ＋型ソース層６０は、ゲート電極４０の側面Ｆ２０に対向する半導体層２０の側面Ｆ２に設けられている。ソース層６０は、半導体層２０の上面Ｆ１あるいはゲート電極４０の底面Ｆ１０よりも浅い部分と、それらよりも深い部分とを含みその浅い部分においてゲート電極４０の側面Ｆ２０に面しており、その深い部分においてゲート電極４０の側面Ｆ２０から離隔している。ここで、ソース層６０の深い部分は寄生的な容量および接合リークを低減するために形成される。しかし、ソース層６０の深い部分は省略してもよい。
【００５５】
ｐ−型エクステンション層６５は、ゲート電極４０の角部Ｅ３に対向する半導体層２０の表面に設けられている。より詳細には、エクステンション層６５は、ゲート絶縁膜３０を介してゲート電極４０の底面Ｆ１０の一部に面しており、かつ、側壁絶縁膜８０を介してゲート電極４０の側面Ｆ２０の一部に面している。即ち、エクステンション層６５は、角部Ｅ３およびその周辺においてゲート電極４０の底面Ｆ１０および側面Ｆ２０の両方に対向している。さらに、エクステンション層６５は、ソース層６０よりも不純物濃度において低く、ソース層６０と低濃度層７０との間に設けられている。エクステンション層６５は、ソース層６０から延伸するように設けられている。
【００５６】
低濃度層７０は、ドレイン層５０とエクステンション層６５との間の半導体層２０内に設けられている。低濃度層７０は、ドレイン層５０とエクステンション層６５との間を離隔している。低濃度層７０は、ドレイン層５０、ソース層６０およびエクステンション層６５よりも不純物濃度において低い半導体層である。低濃度層７０は、例えば、真性半導体層であってもよい。
【００５７】
側壁絶縁膜８０は、ゲート電極４０の側面Ｆ２０を被覆する絶縁膜であり、例えば、シリコン窒化膜等の絶縁膜を用いて形成される。側壁絶縁膜８０は、ゲート電極４０の側面Ｆ２０と半導体層２０（エピタキシャル層２３）の側面Ｆ２との間に設けられている。これにより、ゲート絶縁膜３０および側壁絶縁膜８０は、第１の実施形態におけるゲート絶縁膜３０と同様に、ソース層６０と低濃度層７０との間に介在することになる。よって、ゲート絶縁膜３０および側壁絶縁膜８０は、第１の実施形態におけるゲート絶縁膜３０と同様に機能する。尚、側壁絶縁膜８０はゲート絶縁膜３０よりも厚いため、ｐ＋型ソース層６０から低濃度層７０へのＢＴＢＴがさらに抑制される。
【００５８】
スペーサ８５は、側壁絶縁膜８０の側面に設けられており、例えば、ＴＥＯＳ等の絶縁膜を用いて形成される。スペーサ８５は、ドレイン層５０およびソース層６０を形成する際にマスクとして機能する。
【００５９】
層間絶縁膜９０は、第１の実施形態のそれと同様でよい。図示されていないが、さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造が層間絶縁膜９０内または層間絶縁膜９０上に設けられている。
【００６０】
第２の実施形態によるＴＦＥＴ２００の基本的な動作は、第１の実施形態によるＴＦＥＴ１００の動作と同様でよい。第２の実施形態によるＴＦＥＴ２００の動作についてさらに説明する。
【００６１】
第２の実施形態では、エクステンション層６５の表面全体がゲート絶縁膜３０および側壁絶縁膜８０を介してゲート電極４０の底面Ｆ１０または側面Ｆ２０に面している。従って、低濃度層７０だけでなく、エクステンション層６５もチャネル部の一部として機能し、第１の実施形態と同様に、エクステンション層６５から低濃度層７０へのＢＴＢＴが禁制される。
【００６２】
また、ソース層６０の側面端部Ｅ５（側面Ｆ２のうちソース層６０とエクステンション層６５との間の境界部）と低濃度層７０の表面端部Ｅ６（上面Ｆ１のうち低濃度層７０とエクステンション層６５との間の境界部）との間には、ゲート絶縁膜３０および側壁絶縁膜８０が介在する。これにより、第１の実施形態と同様に、ソース層６０から低濃度層７０へのＢＴＢＴが抑制される。
【００６３】
従って、第２の実施形態によるＴＦＥＴ２００は、ソース層６０とエクステンション層６５との間におけるＢＴＢＴによって主にオン状態になる。これにより、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６４】
さらに、第２の実施形態では、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、チャネル部からオフセットしている。従って、第２の実施形態は、オフリークをより低減させることができる。
【００６５】
図９（Ａ）〜図１３（Ｂ）は、第２の実施形態によるＴＦＥＴ２００の製造方法を示す断面図である。
【００６６】
まず、図９（Ａ）に示すように、半導体層２０上にゲート絶縁膜３０、ゲート電極４０の材料およびハードマスク２５の材料を形成する。ゲート絶縁膜３０は、半導体層２０を熱酸化して得られた熱酸化膜であってもよく、あるいは、ＣＶＤ法によって成膜されたＴＥＯＳ膜、シリコン窒化膜(Ｓｉ３Ｎ４等) 、ＳｉＯＮまたは高誘電体膜（例えば、ＨｆＯ２）等でもよい。
【００６７】
ゲート電極４０の材料は、例えば、ｎ型不純物をドープしたポリシリコンである。ｎ型不純物は、イオン注入によってポリシリコンへ導入してもよく、ＣＶＤ法（例えば、ｉｎ−ｓｉｔｕ  ｄｏｐｅ ＣＶＤ）によってポリシリコンを堆積するときにドープしてもよい。尚、上述の通り、ゲート電極４０およびゲート絶縁膜３０の組み合わせは、第１の実施形態のそれらと同様に、ポリシリコンおよびＳｉＯＮの組み合わせ、あるいは、金属ゲートおよび高誘電体膜の組み合わせであってもよい。
【００６８】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスク２５をゲート電極４０のレイアウトパターンに加工する。次に、ハードマスク２５をマスクとして用いて、ゲート電極４０の材料およびゲート絶縁膜３０をＲＩＥ法でエッチングする。これにより、図９（Ｂ）に示すように、ゲート電極４０が形成される。
【００６９】
次に、側壁絶縁膜８０の材料（例えば、シリコン窒化膜）を堆積した後、ＲＩＥ法を用いて側壁絶縁膜８０の材料を異方的にエッチバックする。これにより、図１０（Ａ）に示すように、側壁絶縁膜８０をゲート電極４０の側面に形成する。
【００７０】
次に、露出された半導体層２０の表面上にエピタキシャル層２３を成長させる。エピタキシャル層２３は、例えば、Ｓｉ１−ｘＧｅｘ等のシリコンよりバンドギャップの狭い材料で形成されることが好ましい。このような材料をソース層６０に用いることによって、トンネル効率が上がり、より急峻なＳＳ特性を得ることができ、並びに、より大きなオン電流を得ることができる。
【００７１】
次に、リソグラフィ技術を用いて、図１１（Ａ）に示すように、フォトレジスト２７でドレイン層の形成領域を被覆する。次に、フォトレジスト２７をマスクとして用いて、ソース層６０またはエクステンション層６５の形成領域にｐ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。このとき、ゲート電極４０の下方へ向かって半導体層２０（エピタキシャル層２３）の表面に対して傾斜する方向から不純物を注入する。不純物は、エクステンション層６５を形成するために比較的低濃度で注入される。
【００７２】
次に、ソース層６０の形成領域にｐ型不純物をイオン注入する。このとき、図１１（Ｂ）に示すように、半導体層２０（エピタキシャル層２３）の表面に対して略垂直方向から不純物を注入する。不純物は、ソース層６０の浅い部分を形成するために比較的高濃度で注入される。また、ソース層６０をエピタキシャル層２３（ゲート電極４０の底面Ｆ１０）よりも浅く形成するために、不純物は、低加速電圧で注入される。
【００７３】
フォトレジスト２７の除去後、スペーサ８５の材料（例えば、ＴＥＯＳ）を堆積する。ＲＩＥ法を用いてスペーサ８５の材料をエッチバックすることによって、図１２（Ａ）に示すように、側壁絶縁膜８０の側面にスペーサ８５を残置させる。
【００７４】
次に、リソグラフィ技術を用いて、図１２（Ｂ）に示すように、フォトレジスト３７でドレイン層の形成領域を被覆する。次に、フォトレジスト３７およびスペーサ８５をマスクとして用いて、ソース層６０の形成領域にｐ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。このとき、図１２（Ｂ）に示すように、半導体層２０（エピタキシャル層２３）の表面に対して略垂直方向から不純物を注入する。不純物は、ソース層６０の深い部分を形成するために比較的高濃度かつ高加速電圧で注入される。尚、ソース層６０は必ずしも高加速電圧で注入する必要はなく、エクステンション層６５より高不純物濃度に形成されていればよい。
【００７５】
フォトレジスト３７の除去後、リソグラフィ技術を用いて、図１３（Ａ）に示すように、フォトレジスト３９でソース層６０を被覆する。次に、フォトレジスト３９およびスペーサ８５をマスクとして用いて、ドレイン層の形成領域にｎ型不純物（例えば、ヒ素またはリン）をイオン注入する。このとき、図１３（Ａ）に示すように、半導体層２０（エピタキシャル層２３）の表面に対して略垂直方向から不純物を注入する。不純物は、深いドレイン層５０を形成するために比較的高濃度かつ高加速電圧で注入される。このとき、スペーサ８５がマスクとして用いられているため、ドレイン層５０はゲート電極４０の下に形成されず、ドレイン層５０はゲート電極４０から離隔して形成される。即ち、ゲート電極４０とドレイン層５０との間に低濃度層７０が介在する。
【００７６】
フォトレジスト３９の除去後、ＲＴＡ等の活性化アニールを行うことによって、図１３（Ｂ）に示すようにドレイン層５０、ソース層６０およびエクステンション層６５が活性化される。
【００７７】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図８に示すＴＦＥＴ２００が完成する。
【００７８】
第２の実施形態によれば、エピタキシャル層２３は、ＳＯＩ層のシリコンよりバンドギャップの狭いＳｉ１−ｘＧｅｘ等で形成される。これにより、ソース層６０からエクステンション層６５へのトンネル効率が上がり、より急峻なＳＳ特性並びにより大きなオン電流を得ることができる。また、第２の実施形態は、上述の通り、第１の実施形態の効果も得ることができる。
【００７９】
（第３の実施形態）
図１４は、第３の実施形態によるｎ型ＴＦＥＴ３００の構成の一例を示す断面図である。第３の実施形態によるＴＦＥＴ３００は、ＢＯＸ層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、ソース層６０と、エクステンション層６５と、低濃度層７０と、層間絶縁膜９０とを備えている。
【００８０】
半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ層に限定されることなく、第１の実施形態の半導体層２０と同様でよい。
【００８１】
ゲート絶縁膜３０は、半導体層２０上に設けられている。ゲート絶縁膜３０の材料は、第１の実施形態のゲート絶縁膜３０の材料と同じでよい。
【００８２】
ゲート電極４０は、半導体層２０上にゲート絶縁膜３０を介して設けられている。ゲート電極４０は、ソース層６０およびエクステンション層６５上に設けられている。即ち、ゲート電極４０の底面全体は、ゲート絶縁膜３０を介してソース層６０またはエクステンション層６５に面している。ゲート電極４０の材料は、第１の実施形態のゲート電極４０の材料と同じでよい。
【００８３】
ｎ＋型ドレイン層５０は、ゲート電極４０の一端Ｅ１０側にある半導体層２０内に設けられている。ただし、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、ゲート電極４０から離隔している。即ち、ドレイン層５０は、ゲート電極４０からオフセットした位置に設けられている。従って、ゲート電極４０の底面は、ドレイン層５０には面していない。
【００８４】
ｐ＋型ソース層６０は、ゲート電極４０の他端Ｅ１１側あるいはゲート電極４０の下方にある半導体層２０内に設けられている。ソース層６０は、ゲート電極４０の底面全体に面するように形成されている。
【００８５】
ｐ−型エクステンション層６５は、ソース層６０上に設けられており、かつ、ゲート絶縁膜３０を介してゲート電極４０の底面全体に面している。即ち、エクステンション層６５は、ゲート絶縁膜３０とソース層６０との間に設けられている。エクステンション層６５は、ソース層６０よりも不純物濃度において低く、半導体層２０にｐ型不純物（例えば、ボロン）を導入することによって形成されている。
【００８６】
低濃度層７０は、ドレイン層５０とエクステンション層６５またはソース層６０との間の半導体層２０内に設けられている。低濃度層７０は、ドレイン層５０とエクステンション層６５またはソース層６０との間を離隔している。
【００８７】
層間絶縁膜９０は、第１の実施形態のそれと同様でよい。図示されていないが、さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造が層間絶縁膜９０内または層間絶縁膜９０上に設けられている。
【００８８】
ＴＦＥＴ３００では、ｐ＋型ソース層６０上にｐ−型エクステンション層６５が設けられており、エクステンション層６５上にゲート電極４０の全体が設けられている。従って、ＴＦＥＴ３００がオン状態になるとき、第１の実施形態と同様に、ソース層６０とエクステンション層６５との間におけるＢＴＢＴが生じる。さらに、ゲート電極４０は、低濃度層７０上に設けられていないので、エクステンション層６５から低濃度層７０へのＢＴＢＴおよびソース層６０から低濃度層７０へのＢＴＢＴが抑制される。従って、第３の実施形態によるＴＦＥＴ３００は、ソース層６０とエクステンション層６５との間におけるＢＴＢＴによって主にオン状態になる。これにより、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００８９】
さらに、第３の実施形態では、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、チャネル部からオフセットしている。従って、第３の実施形態は、オフリークをより低減させることができる。
【００９０】
図１５（Ａ）〜図１８（Ｂ）は、第３の実施形態によるＴＦＥＴ３００の製造方法を示す断面図である。
【００９１】
まず、図１５（Ａ）に示すように、半導体層２０上にハードマスク２５の材料を形成する。ハードマスク２５の材料は、例えば、ＴＥＯＳ等の絶縁膜である。
【００９２】
次に、リソグラフィ技術を用いて、図１５（Ｂ）に示すように、ハードマスク２５の材料上において、ソース層形成領域およびドレイン層形成領域以外を被覆するパターンにフォトレジスト２７をパターニングする。
【００９３】
次に、図１６（Ａ）に示すように、フォトレジスト２７をマスクとして用いて、ハードマスク２５の材料をＲＩＥ法でエッチングする。
【００９４】
フォトレジスト２７の除去後、図１６（Ｂ）に示すように、リソグラフィ技術を用いて、フォトレジスト３７でドレイン層の形成領域を被覆する。次に、フォトレジスト３７およびハードマスク２５をマスクとして用いて、ソース層６０の形成領域にｐ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。
【００９５】
フォトレジスト３７の除去後、図１７（Ａ）に示すように、リソグラフィ技術を用いて、フォトレジスト３９でソース層６０を被覆する。次に、フォトレジスト３９およびハードマスク２５をマスクとして用いて、ドレイン層５０の形成領域にｎ型不純物（例えば、リンまたはヒ素）をイオン注入する。
【００９６】
次に、フォトレジスト３９の除去後、ＲＴＡ法等の活性化アニールを行う。これにより、ドレイン層５０およびソース層６０が活性化される。このように、ハードマスク２５の両側にドレイン層５０およびソース層６０が形成される。
【００９７】
次に、ウェットエッチングを用いてハードマスク２５を除去した後、エピタキシャルＣＶＤ法を用いて、真性半導体層２２を半導体層２０上にエピタキシャル成長させる。以下、真性半導体層２２は、半導体層２０の一部として説明する。ここで、エピタキシャル成長される半導体層２０は、例えば、Ｇｅ、Ｓｉ１−ｘＧｅｘのようなＧｅを含有したＳｉで形成されてもよく、あるいは、ＳｉとＧｅを含有したＳｉとの任意の積層構造でもよい。
【００９８】
次に、図１８（Ａ）に示すように、半導体層２０（真性半導体層２２）を熱酸化することによって、ゲート絶縁膜３０を半導体層２０上に形成する。熱酸化工程によって、ソース層６０およびドレイン層５０の不純物が真性半導体層２２に或る程度拡散される。これにより、ｐ＋型ソース層６０の表面には、ｐ−型エクステンション層６５が形成される。図示していないが、ドレイン層５０の表面側においても、不純物濃度の低いｎ型半導体層が形成されていてもよい。次に、ゲート絶縁膜３０上にゲート電極４０の材料を堆積する。
【００９９】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ゲート電極４０の材料を加工する。これにより、図１８（Ｂ）に示す構造が得られる。
【０１００】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図１４に示すＴＦＥＴ３００が完成する。
【０１０１】
第３の実施形態によれば、ゲート電極４０がソース層６０およびエクステンション層６５上に形成され、低濃度層７０上に形成されていない。即ち、ゲート電極４０は、ソース層６０およびエクステンション層６５の側へオフセットしている。このため、ゲート電極４０の電界は、低濃度層７０には印加されず、低濃度層７０のエネルギーバンドを変調しない。従って、ソース層６０から低濃度層７０へのＢＴＢＴは抑制される。
【０１０２】
また、ゲート電極４０の底面は、エクステンション層６５を介してソース層６０に面している。従って、ゲート電極４０に電圧を印加すると、ゲート電極４０の下のエクステンション層６５は空乏化する。従って、エクステンション層６５を始点とするＢＴＢＴも抑制される。
【０１０３】
従って、ＢＴＢＴのトンネル経路は、ソース層６０からゲート電極４０近傍のエクステンション層６５への距離の非常に短い経路となる。そのため、ＴＦＥＴ３００は、非常に急峻なＳＳ特性を示す電流電圧特性が得られる。その結果、第３の実施形態によるＴＦＥＴ３００を用いた回路は、低消費電力な回路となる。
【０１０４】
（第４の実施形態）
図１９は、第４の実施形態によるｎ型ＴＦＥＴ４００の構成の一例を示す断面図である。第４の実施形態によるＴＦＥＴ４００は、ＢＯＸ層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、高濃度ソース層６０と、中間濃度ソース層６２と、エクステンション層６５と、低濃度層７０と、側壁絶縁膜８０と、スペーサ８５と、層間絶縁膜９０とを備えている。半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ層に限定されることなく、第１の実施形態の半導体層２０と同様でよい。尚、図１９の破線領域は、半導体層２０としてのＳＯＩ層上に形成されたエピタキシャル層２３である。エピタキシャル層２３は、ＳＯＩ層と異なる材料であってもよい。例えば、エピタキシャル層２３は、シリコン、ゲルマニウムまたはＳｉ１−ｘＧｅｘを用いて形成される。エピタキシャル層２３も、半導体材料により形成されているので、以下、半導体層２０の一部として説明する。即ち、半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ層およびエピタキシャル層２３である。
【０１０５】
ゲート絶縁膜３０は、半導体層２０上に設けられている。ゲート絶縁膜３０の材料は、第１の実施形態のゲート絶縁膜３０の材料と同じでよい。
【０１０６】
ゲート電極４０は、半導体層２０上にゲート絶縁膜３０を介して設けられている。ゲート電極４０は、エクステンション層６５上に設けられている。即ち、ゲート電極４０の底面全体は、ゲート絶縁膜３０を介してエクステンション層６５に面している。但し、第４の実施形態では、ゲート電極４０の底面全体がソース層６０の上方にあるわけではなく、ゲート電極４０の底面の一部は、低濃度層７０の上方にある。ゲート電極４０の材料は、第１の実施形態のゲート電極４０の材料と同じでよい。
【０１０７】
ｎ＋型ドレイン層５０は、ゲート電極４０の底面の一方の端部Ｅ２０側において半導体層２０に設けられている。ただし、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、ゲート電極４０から離隔している。即ち、ドレイン層５０は、ゲート電極４０からオフセットした位置に設けられている。従って、ゲート電極４０の底面は、ドレイン層５０には面していない。
【０１０８】
ｐ＋型高濃度ソース層６０は、ゲート電極４０の底面の他方の端部Ｅ２１側において半導体層２０に設けられている。ただし、高濃度ソース層６０も、ゲート電極４０の直下に設けられておらず、ゲート電極４０から離隔している。
【０１０９】
ｐ型中間濃度ソース層６２は、高濃度ソース層６０とエクステンション層６５または低濃度層７０とに隣接するように半導体層２０に設けられている。中間濃度ソース層６２は、ゲート絶縁膜３０およびエクステンション層６５を介してゲート電極４０の底面の一部に面している。中間濃度ソース層６２は、高濃度ソース層６０よりも不純物濃度において低い。
【０１１０】
ｐ−型エクステンション層６５は、ゲート絶縁膜３０を介してゲート電極４０の底面全体に面するように半導体層２０の表面に設けられている。さらに、エクステンション層６５は、中間濃度ソース層６２および高濃度ソース層６０よりも不純物濃度において低い。従って、ソース層６０、６２およびエクステンション層６５に亘ってｐ型不純物濃度が徐々に低下している。
【０１１１】
低濃度層７０は、ドレイン層５０とエクステンション層６５または中間濃度ソース層６２との間の半導体層２０内に設けられている。
【０１１２】
側壁絶縁膜８０、スペーサ８５および層間絶縁膜９０は、第２の実施形態におけるそれらと同様でよい。図示されていないが、さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造が層間絶縁膜９０内または層間絶縁膜９０上に設けられている。
【０１１３】
第４の実施形態によるＴＦＥＴ４００では、エクステンション層６５上にゲート電極４０の全体が設けられている。エクステンション層６５はソース層６０と同じ導電型の不純物を含んでいる。さらに、低濃度層７０は、ゲート電極４０の底面からゲート絶縁膜３０およびエクステンション層６５によって離隔している。このため、ＳＳ特性を劣化させる低濃度層７０を始点としたＢＴＢＴが起こりにくい。
【０１１４】
エクステンション層６５が低濃度（例えば、不純物濃度が１０１９ｃｍ−３未満）であり、かつ、薄い（浅い）場合、ゲートバイアスを印加すると、空乏層がエクステンション層６５の底部まで伸びる。このため、エクステンション層６５を始点としたＢＴＢＴも生じない。
【０１１５】
さらに、エクステンション層６５は、中間濃度ソース層６２と低濃度層７０との間の接合部をもゲート電極４０から離隔している。これにより、中間濃度ソース層６２から低濃度層７０へのＢＴＢＴも抑制される。従って、第４の実施形態によるＴＦＥＴ４００は、中間濃度ソース層６２（または高濃度ソース層６０）からエクステンション層６５へのＢＴＢＴによって主にオン状態になる。これにより、第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
【０１１６】
さらに、第４の実施形態では、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、チャネル部からオフセットしている。従って、第４の実施形態も、オフリークをより低減させることができる。
【０１１７】
図２０（Ａ）〜図２４（Ｂ）は、第４の実施形態によるＴＦＥＴ４００の製造方法を示す断面図である。
【０１１８】
まず、図２０（Ａ）に示すように、半導体層２０上に低濃度のボロンを含有するシリコンをエピタキシャル成長させる。これにより、エクステンション層６５が形成される。
【０１１９】
次に、図２０（Ｂ）に示すように、エクステンション層６５上にゲート絶縁膜３０、ゲート電極４０の材料およびハードマスク２５の材料を形成する。ゲート絶縁膜３０およびゲート電極４０の材料は、第１の実施形態のそれらと同様でよい。
【０１２０】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスク２５をゲート電極４０のレイアウトパターンに加工する。次に、ハードマスク２５をマスクとして用いて、ゲート電極４０の材料およびゲート絶縁膜３０をＲＩＥ法でエッチングする。これにより、図２１（Ａ）に示すように、ゲート電極４０が形成される。
【０１２１】
次に、側壁絶縁膜８０の材料（例えば、ＴＥＯＳ）を堆積した後、ＲＩＥ法を用いて側壁絶縁膜８０の材料を異方的にエッチバックする。これにより、図２１（Ｂ）に示すように、側壁絶縁膜８０をゲート電極４０の側面に形成する。
【０１２２】
次に、図２２（Ａ）に示すように、ハードマスク２５および側壁絶縁膜８０をマスクとして用いて、エクステンション層６５および半導体層２０の上部をＲＩＥ法でエッチングする。
【０１２３】
次に、エピタキシャルＣＶＤ法を用いて、露出されている半導体層２０の表面および側面上にエピタキシャル層２３を選択的に成長させる。エピタキシャル層２３は、例えば、ゲルマニウムのような単結晶またはＳｉＧｅのような混晶が好ましい。このように、ゲート電極４０の端部Ｅ２１側において、高濃度ソース層６０および中間濃度ソース層６２の少なくとも一部は、エクステンション層６５のシリコンよりバンドギャップの狭い半導体材料を用いて形成される。これによって、中間濃度ソース層６２または高濃度ソース層６０からエクステンション層６５へのトンネル効率を向上させることができる。
【０１２４】
次に、リソグラフィ技術を用いて、図２３（Ａ）に示すように、フォトレジスト２７でドレイン層５０の形成領域を被覆する。次に、フォトレジスト２７をマスクとして用いて、ソース層６０の形成領域にｐ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。このとき、ゲート電極４０の下方へ向かって半導体層２０（エピタキシャル層２３）の表面に対して傾斜する方向から不純物を注入する。これにより、中間濃度ソース層６２が形成される。中間濃度ソース層６２の不純物濃度は、エクステンション層６５の不純物濃度より高く、かつ、後で形成される高濃度ソース層６０の不純物濃度よりも低い。
【０１２５】
フォトレジスト２７の除去後、スペーサ８５の材料（例えば、ＴＥＯＳ）を堆積する。ＲＩＥ法を用いてスペーサ８５の材料をエッチバックすることによって、図２３（Ｂ）に示すように、側壁絶縁膜８０の側面にスペーサ８５を残置させる。
【０１２６】
次に、リソグラフィ技術を用いて、図２４（Ａ）に示すように、フォトレジスト３７でドレイン層の形成領域を被覆する。次に、フォトレジスト３７およびスペーサ８５をマスクとして用いて、高濃度ソース層６０の形成領域にｐ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。このとき、図２４（Ａ）に示すように、半導体層２０（エピタキシャル層２３）の表面に対して略垂直方向から不純物を注入する。不純物は、高濃度ソース層６０の抵抗を低減させるために比較的高濃度で注入される。
【０１２７】
フォトレジスト３７の除去後、リソグラフィ技術を用いて、図２４（Ｂ）に示すように、フォトレジスト３９で高濃度ソース層６０を被覆する。次に、フォトレジスト３９およびスペーサ８５をマスクとして用いて、ドレイン層５０の形成領域にｎ型不純物（例えば、ヒ素またはリン）をイオン注入する。このとき、図２４（Ｂ）に示すように、半導体層２０（エピタキシャル層２３）の表面に対して略垂直方向から不純物を注入する。不純物は、ドレイン層５０の抵抗を低減させるために比較的高濃度で注入される。このとき、スペーサ８５がマスクとして用いられているため、ドレイン層５０はゲート電極４０の下に形成されず、ドレイン層５０はゲート電極４０から離隔して形成される。ゲート電極４０とドレイン層５０との間のエピタキシャル層２３は、低濃度層７０の一部として機能する。従って、ゲート電極４０とドレイン層５０との間に低濃度層７０が介在すると言ってよい。
【０１２８】
フォトレジスト３９の除去後、ＲＴＡ等の活性化アニールを行うことによって、ドレイン層５０、高濃度ソース層６０、中間濃度ソース層６２およびエクステンション層６５が活性化される。
【０１２９】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図１９に示すＴＦＥＴ４００が完成する。
【０１３０】
第４の実施形態によれば、従来の平面型ＴＦＥＴに比べ、ＢＴＢＴのトンネル距離が短い。このため、ＴＦＥＴ４００は、急峻なＳＳ特性を示す電流電圧特性を得ることができる。その結果、第４の実施形態によるＴＦＥＴ４００を用いた回路は、低消費電力な回路となる。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１３２】
１００〜４００…ＴＦＥＴ、１０…ＢＯＸ層、２０…半導体層、２３…エピタキシャル層、３０…ゲート絶縁膜、４０…ゲート電極、５０…ドレイン層、６０…ソース層、６２…中間濃度ソース層、６５…エクステンション層、７０…低濃度層、８０…側壁絶縁膜、８５…スペーサ、９０…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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