(57)【要約】      （修正有）【課題】ホスト装置の電源電圧が画像形成装置の電源電圧より低い場合でも、インターフェースが接続された状態でのプルアップ抵抗を介した電流の流出を抑え、同時に、ホスト装置の電源電圧が画像形成装置の電源電圧と同じ場合では、インターフェース信号の電圧マージンが低下しない画像形成装置を提供する。【解決手段】外部装置１８のインターフェース信号の電圧をＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５として検出するＡＤコンバータ７と、複数の電圧の電源と、インターフェース信号のプルアップ抵抗の共通端子を複数の電圧の電源のいずれかに切り替える電圧切替手段とを備え、ＡＤコンバータ７にて検出したＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧に基づいて、インターフェース信号のプルアップ抵抗の共通端子の電圧を切り替える。【選択図】図１
2015104861.tif 000002
【特許請求の範囲】
【請求項１】
インターフェース回路により外部装置と接続する画像形成装置において、
前記外部装置のインターフェース信号の電圧をインターフェース電圧検出信号として検出するインターフェース電圧検出手段と、
複数の電圧の電源と、
インターフェース信号のプルアップ抵抗の共通端子を前記複数の電圧の電源のいずれかに切り替える電圧切替手段とを備え、
前記インターフェース電圧検出手段にて検出した前記インターフェース電圧検出信号の電圧に基づいて前記電圧切替手段により前記共通端子の電圧を切り替えるようにしたことを特徴とする画像形成装置。
【請求項２】
前記電圧切替手段は、前記共通端子の電圧を０Ｖに切り替える電圧切替手段であって、
前記インターフェース電圧検出手段にて前記外部装置の電源のオンオフを検出し、
前記外部装置の電源オフを検出したときは、前記共通端子の電圧を０Ｖに切り替えるようにしたことを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記インターフェース電圧検出信号は、前記外部装置のＳＴＲＯＢＥ−Ｎ端子の電圧を用いることを特徴とする請求項１に記載の画像形成装置。
【請求項４】
前記複数の電圧の電源は５Ｖ電源及び３．３Ｖ電源であって、
前記電圧切替手段は、前記共通端子の電圧を５Ｖ又は３．３Ｖに切り替えるようにしたことを特徴とする請求項１に記載の画像形成装置。
【請求項５】
前記複数の電圧の電源は５Ｖ電源、３．３Ｖ電源及び０Ｖ電源であって、
前記電圧切替手段は、前記共通端子の電圧を５Ｖ、３．３Ｖ又は０Ｖに切り替えるようにしたことを特徴とする請求項２に記載の画像形成装置。
【請求項６】
前記インターフェース回路は、前記画像形成装置と前記外部装置を一対一にて接続するインターフェース回路であることを特徴とする請求項１又は請求項２に記載の画像形成装置。
【請求項７】
前記インターフェース回路は、ＩＥＥＥ１２８４インターフェース又はセントロニクスインターフェースに用いるインターフェース回路であることを特徴とする請求項６に記載の画像形成装置。
【請求項８】
インターフェースにて外部装置と接続する画像形成装置のインターフェース制御方法において、
前記外部装置の電源電圧を前記外部装置のインターフェース信号の電圧に基づくインターフェース電圧検出信号の電圧によって検出する検出工程と、
前記検出した電圧に基づいてインターフェース信号のプルアップ抵抗の共通端子の電圧を切り替える切替工程とを含むことを特徴とする画像形成装置のインターフェース制御方法。
【請求項９】
電源オン又はリセット後に、前記共通端子の電圧を画像形成装置の電源電圧とする設定工程と、
前記インターフェース電圧検出信号の電圧が第１の閾値電圧より小さいときは、前記共通端子の電圧を前記画像形成装置の電源電圧より低く設定するようにする第１の閾値電圧による設定工程とを含むことを特徴とする請求項８記載の画像形成装置のインターフェース制御方法。
【請求項１０】
前記インターフェース電圧検出信号を第２の閾値電圧と比較して外部装置の電源オンオフを判定する判定工程と、
外部装置の電源がオフと判定したときは、前記共通端子の電圧を０Ｖに設定する設定工程と、
前記インターフェース電圧検出信号を第３の閾値電圧と比較して外部装置の電源オンを検出する検出工程と、
前記第１の閾値電圧による設定工程とを含むことを特徴とする請求項９記載の画像形成装置のインターフェース制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路によりホスト装置と接続する画像形成装置のインターフェース回路に関するものである。
【背景技術】
【０００２】
近年、常用されるプリンタ等の画像形成装置においては特に省電力化の要求があり、画像形成装置の各部の省電力化が図られている。パーソナルコンピュータ等のホスト装置と接続するインターフェース回路においてもその省電力化が図られている。例えば、インターフェース回路の入力信号の論理レベルを監視し、複数の特定の入力信号について論理レベルの特定の組合せを一定時間検出した場合は、インターフェースが接続されていないと判定し、インターフェース回路モジュールヘの電力供給を遮断することによって、画像形成装置の無駄な電力消費を削減しようとする技術があった（例えば、特開２００２−０３６６６８号公報（特許文献１）参照）。
【０００３】
図１０は従来の画像形成装置とホスト装置とのインターフェースを示す説明図である。なお、図１０においては、簡略化のために一つのインターフェース信号のみを回路図に示している。
即ち、ホスト装置１８のインターフェース信号の一つであるＳＴＲＯＢＥ−Ｎ信号が、オープンドレイン出力バッファ１３４により出力され、抵抗１３３を介しホスト装置１８のＶＤＤ電源１３２によってプルアップされ、コネクタ１３１に接続されている。
【０００４】
更に、インターフェースケーブル１７を経由し、画像形成装置８１のコネクタ４３に接続され、入力バッファ６８の入力端子へ接続されている。入力バッファ６８の出力端子はストローブ信号ＳＴＢ−Ｎ５９として画像形成装置８１の図示しない制御回路に接続されている。また、入力バッファ６８の入力端子は抵抗５０を介し画像形成装置８１の５Ｖ電源３０によってプルアップされている。そして、画像形成装置８１の図示しない制御回路にてインターフェースが接続されていないと判定すると、電源管理部８０により５Ｖ電源３０の電力供給を遮断するようになっている。
【０００５】
ところで、画像形成装置８１の電源電圧としては一般に５．０Ｖが採用されているが、ホスト装置１８側のＶＤＤ電源１３２の電圧としては５．０Ｖではなく、３．３Ｖを採用するホスト装置１８もある。この場合、ハイレベル電圧が３．３Ｖとなりハイレベル電圧のマージンは少なくなるが、画像形成装置８１の入力バッファ６８のハイレベルの判定閾値電圧は満足するため、インターフェース上は問題が発生しない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−０３６６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の画像形成装置８１では、ホスト装置１８内のＶＤＤ電源１３２として３．３Ｖが採用された場合、インターフェースケーブル１７によりインターフェースが接続されると、画像形成装置８１の５Ｖ電源３０からホスト装置１８内のＶＤＤ電源１３２へ電流が流れ込む。即ち、画像形成装置８１の５Ｖ電源３０から、抵抗５０、コネクタ４３、インターフェースケーブル１７、コネクク１３１及び抵抗１３３を経由して、ホスト装置１８内のＶＤＤ電源１３２へ電流が流れ込む。
このように、インターフェースを接続したままにすると上記電流が流れてしまい、画像形成装置８１の消費電力が増えてしまうという問題が発生していた。
【０００８】
また、上記電流が流れないようにするために、画像形成装置８１の５Ｖ電源３０を３．３Ｖに下げることが考えられる。しかしながら、ホスト装置１８内のＶＤＤ電源１３２として５Ｖが採用された場合に画像形成装置８１の５Ｖ電源３０を５Ｖのままにすれば維持できた入力バッファ６８のハイレベル電圧のマージンが、３．３Ｖに下げることによって、少なくなってしまうという問題が発生していた。
【０００９】
本発明は、このような問題を解決することを課題とし、ホスト装置の電源電圧が画像形成装置の電源電圧より低い場合でも、インターフェースが接続された状態でのプルアップ抵抗を介した電流の流出を抑え、同時に、ホスト装置の電源電圧が画像形成装置の電源電圧と同じ場合では、インターフェース信号の電圧マージンが低下しない画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明に関する画像形成装置は、インターフェース回路により外部装置と接続する画像形成装置において、前記外部装置のインターフェース信号の電圧をインターフェース電圧検出信号として検出するインターフェース電圧検出手段と、複数の電圧の電源と、インターフェース信号のプルアップ抵抗の共通端子を前記複数の電圧の電源のいずれかに切り替える電圧切替手段とを備え、前記インターフェース電圧検出手段にて検出した前記インターフェース電圧検出信号の電圧に基づいて前記電圧切替手段により前記共通端子の電圧を切り替えるようにしたことを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、このような構成とすることにより、インターフェース信号の電圧を検出し、検出した電圧によって画像形成装置側のプルアップ電源の電圧を切り替えるようにしたので、ホスト装置の電源電圧が画像形成装置の電源電圧より低い場合でも、インターフェースが接続された状態でのプルアップ抵抗を介した電流の流出を抑えることができ、同時に、ホスト装置の電源電圧が画像形成装置の電源電圧と同じ場合では、インターフェース信号の電圧マージンが低下しないようにすることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に関する画像形成装置の構成図である。
【図２】第１の実施の形態に関するインターフェース回路の構成図である。
【図３】第１の実施の形態に関する画像形成装置とホスト装置とのインターフェースを示す説明図である。
【図４】第１の実施の形態に関する通信動作を説明するタイムチャートである。
【図５】第１の実施の形態に関する画像形成装置の動作を説明するフローチャートである。
【図６】第１の実施の形態に関する画像形成装置の動作を説明するタイムチャートである。
【図７】第２の実施の形態に関するインターフェース回路の構成図である。
【図８】第２の実施の形態に関する画像形成処理の動作を説明するフローチャートである。
【図９】第２の実施の形態に関する画像形成装置の動作を説明するタイムチャートである。
【図１０】従来の画像形成装置とホスト装置とのインターフェースを示す説明図である。
【発明を実施するための形態】
【００１３】
（第１の実施の形態）
以下に本発明を実施するための最良の形態であるシリアルインパクトドットマトリクス方式の画像形成装置を例に第１の実施の形態を説明する。各図面に共通な要素には同一の符号を付す。図１は第１の実施の形態に関する画像形成装置の構成図である。
【００１４】
先ず、画像形成装置１のＣＰＵ２は、ＣＰＵバス５により、所定の処理プログラムが格納されたプログラムＲＯＭ３、ワーキングメモリとしてのワーキングＲＡＭ４、入出力ポートとしてのＩ／Ｏポート６及びインターフェース電圧検出手段としてのＡＤコンバータ７に接続されている。ＡＤコンバータ７は、アナログ電圧をデジタル電圧に変換するとともにインターフェース電圧検出信号としてのＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５を検出する。
そして、Ｉ／Ｏポート６は、印字ヘッド９を駆動するヘッドドライバ８を介して印字ヘッド９に接続されている。同様に、主走査方向に印字ヘッド９を移動させるためのＳＰモータドライバ１０を介してＳＰモータ１１に接続され、用紙等の媒体を副走査方向に搬送するためのＬＦモータドライバ１２を介してＬＦモータ１３に接続されている。
【００１５】
Ｉ／Ｏポート６は、更にインターフェース回路１４にも接続されており、図２を用いて後述する５Ｖ＿ＯＮ−Ｎ信号３４、３．３Ｖ＿ＯＮ−Ｎ信号３９及びＤＡＴＡ＿ＩＮ−Ｎ信号４０等の信号が接続されている。
また、ＡＤコンバータ７は、媒体の搬送状態を検知するための媒体センサ及び温度センサ等の各種センサ１６に接続されている。そしてＡＤコンバータ７は、インターフェース回路１４にも接続されており、図２を用いて後述するＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５がＡＤコンバータ７への入力信号として接続されている。このインターフェース回路１４は、ＩＥＥＥ１２８４インターフェース又はセントロニクスインターフェースなどのパラレルインターフェースにより、一つのインターフェースケーブル１７で外部装置としてのホスト装置１８と一対一にて接続される。
【００１６】
図２は、第１の実施の形態に関するインターフェース回路１４の構成図である。第１の実施の形態に関するインターフェース回路１４は、電圧切替手段としての電圧切替部１００が設けられる。Ｉ／Ｏポート６から出力された５Ｖ＿ＯＮ−Ｎ信号３４は、電圧切替部１００の抵抗３３を介してＦＥＴ３１のゲートに接続され、ＦＥＴ３１のソースは、電圧切替部１００の５Ｖ電源３０に接続されている。ＦＥＴ３１のドレインは、プルアップ抵抗４４〜５３の共通端子２０へ接続され、更にＦＥＴ３１のゲートとソースはバイアス抵抗３２で接続されている。なお、５Ｖ電源３０は図示しない主電源から生成される。
Ｉ／Ｏポート６から出力された３．３Ｖ＿ＯＮ−Ｎ信号３９も、同様に、電圧切替部１００の抵抗３８を介してＦＥＴ３６のゲートに接続され、ＦＥＴ３６のソースは、電圧切替部１００の３．３Ｖ電源３５に接続されている。ＦＥＴ３６のドレインはプルアップ抵抗４４〜５３の共通端子２０へ接続され、更にＦＥＴ３６のゲートとソースはバイアス抵抗３７で接続されている。３．３Ｖ電源３５も同様に図示しない主電源から生成される。
【００１７】
電圧切替部１００は、上記のように構成することによりプルアップ抵抗４４〜５３の共通端子２０の電圧を５Ｖ又は３．３Ｖに切り替える機能を有する。
なお、図２に示すインターフェース回路１４の例では、ＦＥＴ３１及びＦＥＴ３６としてＰチャネル型ＭＯＳＦＥＴを用いる例を示したが、Ｐチャネル型ＪＦＥＴ又はＰＮＰ型トランジスタを用いてもよい。また、バイアス抵抗３２、３７、抵抗３３、３８は、１０ＫΩ程度とすればよい。
【００１８】
Ｉ／Ｏポート６から出力されたＤＡＴＡ＿ＩＮ−Ｎ信号４０は、双方向バッファ４２のゲート端子に接続され、双方向バッファ４２の一方の入出力端子はＩＦＤ７〜０−Ｐ信号４１にてＩ／Ｏポート６に接続されている。双方向バッファ４２のもう一方の入出力端子は、インターフェース信号の信号端子であるコネクタ４３のＩＦＤＡＴＡ７〜０−Ｐ端子４３−１へ接続され、プルアップ抵抗４４にてプルアップされている。なお、ＩＦＤ７〜０−Ｐ信号４１は８ビットの信号であるが、図２においては簡略化のために１ビットの回路のみを示している。
【００１９】
Ｉ／Ｏポート６から出力される制御信号のうち、ＢＳＹ−Ｐ信号５４、ＡＣＫ−Ｎ信号５５、ＳＥＬ−Ｐ信号５６、ＦＬＴ−Ｎ信号５７及びＰＥ−Ｐ信号５８はそれぞれオープンドレイン出力バッファ６３〜６７の入力端子に接続される。オープンドレイン出力バッファ６３〜６７の出力端子は、それぞれインターフェース信号の信号端子であるコネクク４３のＢＵＳＹ−Ｐ端子４３−２、ＡＣＫＮＯＷＬＥＤＧＥ−Ｎ端子４３−３、ＳＥＬＥＣＴ−Ｐ端子４３−４、ＦＡＵＬＴ一Ｎ端子４３−５及びＰＡＰＥＲ＿ＥＮＤ−Ｐ端子４３−６に接続され、プルアップ抵抗４５〜４９にてそれぞれプルアップされている。
【００２０】
更にまた、インターフェース信号の信号端子であるコネクク４３のＳＴＲＯＢＥ−Ｎ端子４３−７、ＡＵＴＯＦＥＥＤ−Ｎ端子４３−８、ＳＥＬＥＣＴＩＮ−Ｎ端子４３−９及びＩＰＲＩＭＥ−Ｎ端子４３−１０はそれぞれ入力バッファ６８〜７１の入力端子に接続され、プルアップ抵抗５０〜５３にてそれぞれプルアップされている。入力バッファ６８〜７１の出力端子はＳＴＢ−Ｎ信号５９、ＡＦＤ一Ｎ信号６０、ＳＩＮ−Ｎ信号６１及びＩＰＲ−Ｎ信号６２にてそれぞれＩ／Ｏポート６に接続されている。
【００２１】
入力バッファ６８の入力端子とコネクク４３のＳＴＲＯＢＥ−Ｎ端子４３−７との間には、抵抗７２が接続されており、インターフェース電圧検出信号としてのＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５がこの抵抗７２を介してＡＤコンバータ７の入力に接続されている。このＳＴＲＯＢＥ−Ｎ端子４３−７は、ホスト装置１８のインターネット信号の一つであるＳＴＲＯＢＥ−Ｎ信号が接続される。
一方、インターフェース回路１４は、外部装置としてのホスト装置１８と図３に示すようにインターフェースケーブル１７を介して接続される。図３は第１の実施の形態に関する画像形成装置とホスト装置とのインターフェースを示す説明図である。即ち、先ず、ホスト装置１８側は、インターフェース信号の一つであるＳＴＲＯＢＥ−Ｎ信号がオープンドレイン出力バッファ１３４により出力され、抵抗１３３を介しホスト装置１８のＶＤＤ電源１３２によってプルアップされ、コネクタ１３１に接続される。そして、インターフェースケーブル１７を経由し、画像形成装置１のコネクタ４３のＳＴＲＯＢＥ−Ｎ端子４３−７に接続される。図３においては、簡略化のためにＳＴＲＯＢＥ−Ｎ端子４３−７の信号のみの回路を示しているが、他の信号も同様の回路構成によって接続される。
なお図２に戻り、プルアップ抵抗４５〜４９及び５０〜５３は、ホスト装置１８のプルアップ抵抗１３３に合わせて、５．１ＫΩ程度とし、抵抗７２は１００ＫΩ程度とするのがよい。
【００２２】
以上の構成により第１の実施の形態に関する画像形成装置１は以下のように動作する。先ず、ＣＰＵ２は、プログラムＲＯＭ３から所定の処理プログラムを読み出し、処理プログラムの実行に必要な各種データ及びインターフェース回路１４を介してホスト装置１８から送られた印刷データ等をワーキングＲＡＭ４に格納する。そして、ＣＰＵ２は、ワーキングＲＡＭ４から印刷データ等を読み出し、ＡＤコンバータ７によって、デジタル変換された各種センサ１６の出力を検出し、及びインターフェース電圧検出信号としてのＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５を検出する。そして、ＣＰＵ２は、以下のように処理プログラムを実行する。
【００２３】
先ず、ホスト装置１８からの印刷データ等は、以下のように処理される。この動作を図４により説明する。図４は第１の実施の形態に関する通信動作を説明するタイムチャートである。最初に、タイミングＴ０にて画像形成装置１の図示しない主電源が投入されると、タイミングＴ１にてホスト装置１８と通信を開始する。そして、タイミングＴ２のようにホスト装置１８からインターフェースケーブル１７を介してインターフェース回路１４のコネクタ４３のＩＦＤＡＴＡ７〜０−Ｐ端子４３−１にデータを出力する。その状態で、タイミングＴ３にてホスト装置１８がコネクタ４３のＳＴＲＯＢＥ−Ｎ端子４３−７にロウパルスを出力する。
すると、画像形成装置１のＣＰＵ２は、ＩＦＤＡＴＡ７〜０−Ｐ端子４３−１のデータを入力データとして取り込む。そして、タイミングＴ４にてＢＳＹ−Ｐ信号５４をハイレベルにしてホスト装置１８にデータ処理中を示し、入力データの解析を行う。
【００２４】
画像形成装置１のＣＰＵ２は、入力データの解析が終了すると、タイミングＴ５にてＡＣＫ−Ｎ信号５５にロウパルスを出力する。そして、ＣＰＵ２は、タイミングＴ６にてＢＳＹ−Ｐ信号５４をロウレベルにして、ホスト装置１８に入力データの解析終了及び次のデータの入力準備完了を通知する。以上の動作を繰り返し、画像形成装置１はホスト装置１８から印刷データ等を受信する。
【００２５】
そして、１行分の印刷データをワーキングＲＡＭ４に格納し終わると、ＣＰＵ２はＩ／Ｏポート６及びＳＰモータドライバ１０を介してＳＰモータ１１を回動させ、図示しない機構部によりＳＰモータ１１に結合された印字ヘッド９を主走査方向に移動させる。このとき、ワーキングＲＡＭ４に格納された印刷データに従ってＩ／Ｏポート６及びヘッドドライバ８を介して印字ヘッド９に設置されたインパクトピンを選択的に駆動し、インターリボン等を媒体に押し付けることで印刷を行う。
【００２６】
１行分の印刷が終了すると、ＣＰＵ２は、ＳＰモータ１１を停止させ、Ｉ／Ｏポート６及びＬＦモータドライバ１２を介してＬＦモータ１３を回動させ、図示しない機構部により媒体を所定量だけ副走査方向に搬送する。以上の動作を繰り返し、画像形成装置１は印刷を行う。
【００２７】
次に、第１の実施の形態に関する画像形成装置１のインターフェース回路１４のプルアップ抵抗の共通端子２０に印加する電源電圧の切替えの動作を説明する。図５は第１の実施の形態に関する画像形成装置の動作を説明するフローチャートである。そして、図６は第１の実施の形態に関する画像形成装置の動作を説明するタイムチャートである。なお、図６（ａ）はホスト装置１８のＶＤＤ電源電圧が３．３Ｖの場合のタイムチャートであり、図６（ｂ）はホスト装置１８のＶＤＤ電源電圧が５Ｖの場合のタイムチャートである。
Ｓ１０１：先ず、図６（ａ）及び（ｂ）に示すタイミングＴ０にて、画像形成装置１の図示しない主電源が投入されると、ＣＰＵ２は図６（ａ）及び（ｂ）に示すタイミングＴ１１にて、システム初期化の一部としてＩ／Ｏポート６から出力されるＢＳＹ−Ｐ信号５４を”１”に設定し、ハイレベルとする。これによりホスト装置１８からのデータ送信が行われないようにする。そして、３．３Ｖ＿ＯＮ−Ｎ信号３９を”１”に設定し、ハイインピーダンス状態とし、５Ｖ＿ＯＮ−Ｎ信号３４を”０”に設定しロウレベルとする。
【００２８】
３．３Ｖ＿ＯＮ−Ｎ信号３９がハイインピーダンス状態となると、ＦＥＴ３６のゲートはバイアス抵抗３７によりソース電圧と同電圧、即ち３．３Ｖとなるため、ＦＥＴ３６は遮断状態となる。
一方、５Ｖ＿ＯＮ−Ｎ信号３４にロウレベルが出力されると、ＦＥＴ３１のゲート、ソース間には５Ｖ電源３０をバイアス抵抗３２と抵抗３３で分圧した電圧、即ち、５Ｖ電源３０より低い電圧が印加されてＦＥＴ３１は導通状態となる。
その結果、ＦＥＴ３６が遮断状態となり、ＦＥＴ３１が導通状態となるので、プルアップ抵抗４４〜５３の共通端子２０には５Ｖ電源３０の電圧が印加されることになる。
【００２９】
Ｓ１０２：そして、図示しない機構部の初期化処理等の必要な処理を行った後、ＣＰＵ２はＡＤコンバータ７によりＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧を検出し、ステップＳ１０３に進む。
この時、ＳＴＲＯＢＥ−Ｎ端子４３−７のＳＴＲＯＢＥ−Ｎ信号は、図６（ａ）及び（ｂ）に示すタイミングＴ１２のようにハイレベルとなっている。
従って、ホスト装置１８内のＶＤＤ電源の電圧が３．３Ｖの場合は、図６（ａ）に示すようにＳＴＲＯＢＥ−Ｎ信号が３．３Ｖとなり、共通端子２０には５Ｖが印加されているので、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧はプルアップ抵抗５０とホスト装置１８のプルアップ抵抗１３３で分圧された電圧として４．１Ｖ程度が検出される。
一方、ホスト装置１８内のＶＤＤ電源の電圧が５Ｖの場合では、図６（ｂ）に示すようにＳＴＲＯＢＥ−Ｎ信号が５Ｖとなり、共通端子２０にも５Ｖが印加されているので、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧は、５Ｖとして検出される。
【００３０】
Ｓ１０３：次に、ＣＰＵ２は検出したＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧と、５．０Ｖから所定の電圧差ΔＶ１を減算した第１の閾値電圧Ｖ１とを比較し、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第１の閾値電圧Ｖ１以上の場合はステップＳ１０４をスキップしてステップＳ１０５へ進む。一方、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第１の閾値電圧Ｖ１より小さい場合はステップＳ１０４へ進む。
なお、第１の閾値電圧Ｖ１は、前述のホスト装置１８内のＶＤＤ電源の電圧が３．３Ｖの場合のＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧４．１Ｖ、及びホスト装置１８内のＶＤＤ電源の電圧が５Ｖの場合のＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧５Ｖの中間の４．５Ｖ程度とすればよい。
【００３１】
Ｓ１０４：ＣＰＵ２は、図６（ａ）に示すタイミングＴ１３のように、Ｉ／Ｏポート６により５Ｖ＿ＯＮ−Ｎ信号３４をハイインピーダンス状態とし、３．３Ｖ＿ＯＮ−Ｎ信号３９にロウレベルを出力する。
即ち、５Ｖ＿ＯＮ−Ｎ信号３４がハイインピーダンス状態となると、ＦＥＴ３１のゲートはバイアス抵抗３２によりソースと同電圧となるため、ＦＥＴ３１は遮断状態となる。
一方、３．３Ｖ＿ＯＮ−Ｎ信号３９にロウレベルが出力されると、ＦＥＴ３６のゲート、ソース間には３．３Ｖ電源３５をバイアス抵抗３７と抵抗３８で分圧した電圧、即ち、ソース電圧３．３Ｖより低い電圧が印加されてＦＥＴ３６は導通状態となる。
その結果、ＦＥＴ３１が遮断状態となり、ＦＥＴ３６が導通状態となるので、プルアップ抵抗４４〜５３の共通端子２０には３．３Ｖ電源３５の電圧が印加されることになる。即ち、タイミングＴ１３において、プルアップ抵抗４４〜５３の共通端子２０に印加される電圧は、電圧切替部１００によって５Ｖ電源３０から３．３Ｖ電源３５に切り替わることになる。
【００３２】
Ｓ１０５：次に、ＣＰＵ２は図６（ａ）及び（ｂ）に示すタイミングＴ１４のように、Ｉ／Ｏポート６からＢＳＹ−Ｐ信号５４を”０”に設定しロウレベルとし、ホスト装置１８からのデータ送信を許可してからメインの処理へ進む。
以上のように動作させることにより、ホスト装置１８内のＶＤＤ電源の電圧が３．３Ｖの場合では、プルアップ抵抗４４〜５３の共通端子２０に３．３Ｖ電源３５の電圧を印加してから、即ち切り替えてからメイン処理に進む。ホスト装置１８内のＶＤＤ電源の電圧が５Ｖの場合では、プルアップ抵抗４４〜５３の共通端子２０に５Ｖ電源３０の電圧が印加された状態でメイン処理に進むことができる。
このようにホスト装置１８内のＶＤＤ電源の電圧が５Ｖの場合のときにステップＳ１０４をスキップすることにより、プルアップ抵抗４４〜５３の共通端子２０の電圧を３．３Ｖに下げることなく５Ｖのままとするので、ホスト装置１８からの各インターフェース信号について入力バッファ６８−７１等のハイレベル電圧のマージンを高くすることができる。
【００３３】
以上詳細に述べたように第１の実施の形態に関する画像形成装置１によれば、ホスト装置１８内のＶＤＤ電源１３２の電圧が画像形成装置１の電源電圧より低い場合でも、共通端子２０の電圧を切り替えるようにしたので、インターフェースが接続された状態でのプルアップ抵抗を介した電流の流出を抑えることができる。同時に、ホスト装置１８の電源電圧が画像形成装置１の電源電圧と同じ場合では、インターフェース信号の電圧マージンが低下しないようにすることができる。
【００３４】
（第２の実施の形態）
以下に本発明を実施するための最良の形態である第２の実施の形態を説明する。第２の実施の形態に関する画像形成装置１の全体の構成は、図１に示す第１の実施の形態に関する画像形成装置１の構成と同様であるのでその説明を省略する。
【００３５】
図７は、第２の実施の形態に関するインターフェース回路の構成図である。第２の実施の形態に関するインターフェース回路１４では、第１の実施の形態に関するインターフェース回路１４に対し電圧切替手段としての電圧切替部２００にＰＤＯＷＮ−Ｐ信号７８に関する回路が追加されている。その他の構成は図２に示す第１の実施の形態に関するインターフェース回路１４の構成と同様のため、構成についてはその説明を省略する。
【００３６】
第２の実施の形態に関するインターフェース回路１４では、前述のように、電圧切替部２００にＰＤＯＷＮ−Ｐ信号に関する回路が追加される。Ｉ／Ｏポート６から出力されたＰＤＯＷＮ−Ｐ信号７８は、抵抗７７を介してＦＥＴ７５のゲートに接続される。ＦＥＴ７５のソースは０Ｖ、即ちアース７４に接続され、ＦＥＴ７５のドレインはプルアップ抵抗４４〜５３の共通端子２０へ接続され、更にＦＥＴ７５のゲートとソースはバイアス抵抗７６で接続されている。
電圧切替部２００は、上記のように構成することによりプルアップ抵抗４４〜５３の共通端子２０の電圧を５Ｖ、３．３Ｖ又は０Ｖに切り替える機能を有する。更に、ＡＤコンバータ７は、アナログ電圧をデジタル電圧に変換するとともにインターフェース電圧検出信号としてのＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５を検出する機能を有する。即ち、ＡＤコンバータ７は、外部装置としてのホスト装置１８の電源のオンオフを検出する。
なお、図７に示すインターフェース回路１４の例では、ＦＥＴ７５としてＮチャネル型ＭＯＳＦＥＴを用いた例を示したが、Ｎチャネル型ＪＦＥＴ又はＮＰＮ型トランジスタを用いてもよい。
【００３７】
以上の構成により第２の実施の形態に関する画像形成装置１は以下のように動作する。なお、第２の実施の形態に関する画像形成装置１において、外部装置としてのホスト装置１８から印刷データ等を受信する動作及び印刷動作は、第１の実施の形態に関する画像形成装置１と同様であるので、その詳細な説明を省略する。
【００３８】
第２の実施の形態に関する画像形成装置１のインターフェース回路１４のプルアップ抵抗の共通端子２０に印加する電源電圧の切替えの動作を以下説明する。図８は第２の実施の形態に関する画像形成装置の動作を説明するフローチャートであり、図９は第２の実施の形態に関する画像形成装置の動作を説明するタイムチャートである。なお、図９（ａ）はホスト装置１８のＶＤＤ電源電圧が３．３Ｖの場合のタイムチャートであり、図９（ｂ）はホスト装置１８のＶＤＤ電源電圧が５Ｖの場合のタイムチャートである。
【００３９】
Ｓ１１１：先ず、図９（ａ）及び（ｂ）に示すタイミングＴ０にて、画像形成装置１の図示しない主電源が投入される。するとＣＰＵ２は、図９（ａ）及び（ｂ）に示すタイミングＴ２１のように、システム初期化の一部としてＩ／Ｏポート６から出力されるＢＳＹ−Ｐ信号５４を”１”に設定しハイレベルとする。これによりホスト装置１８からのデータ送信が行われないようにする。そして、ＰＤＯＷＮ−Ｐ信号７８を”０”に設定しロウレベルとし、３．３Ｖ＿ＯＮ−Ｎ信号３９を”１”に設定しハイインピーダンス状態とし、５Ｖ＿ＯＮ−Ｎ信号３４を”０”に設定しロウレベルとする。
【００４０】
ＰＤＯＷＮ−Ｐ信号７８がロウレベルとなると、ＦＥＴ７５のゲートはバイアス抵抗７６によりソースと同電圧、即ち０Ｖとなるため、ＦＥＴ７５は遮断状態となる。
３．３Ｖ＿ＯＮ−Ｎ信号３９がハイインピーダンス状態となると、ＦＥＴ３６のゲートはバイアス抵抗３７によりソース電圧と同電圧、即ち３．３Ｖとなるため、ＦＥＴ３６は遮断状態となる。
一方、５Ｖ＿ＯＮ−Ｎ信号３４にロウレベルが出力されると、ＦＥＴ３１のゲート、ソース間には５Ｖ電源３０をバイアス抵抗３２と抵抗３３で分圧した電圧、即ち、５Ｖ電源３０より低い電圧が印加されてＦＥＴ３１は導通状態となる。
その結果、ＦＥＴ３６が遮断状態となり、ＦＥＴ３１が導通状態となるので、プルアップ抵抗４４〜５３の共通端子２０には５Ｖ電源３０の電圧が印加されることになる。
【００４１】
Ｓ１１２：そして、図示しない機構部の初期化処理等の必要な処理を行った後、図９（ａ）及び（ｂ）に示すタイミングＴ２２にて、ＣＰＵ２は、ＡＤコンバータ７によりＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧を検出し、ステップＳ１１３に進む。
この時、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５は、タイミングＴ２２のように、ホスト装置１８の図示しない主電源が投入されていない場合（即ち、ホスト装置１８が電源オフの場合）、ＳＴＲＯＢＥ−Ｎ端子４３−７のＳＴＲＯＢＥ−Ｎ信号が図３に示すホスト装置１８のＶＤＤ電源１３２が０Ｖとなった状態である。よって、共通端子２０の５Ｖがプルアップ抵抗５０とホスト装置１８のプルアップ抵抗１３３で分圧された電圧となり、２．５Ｖ程度が検出される。
【００４２】
なお、ホスト装置１８の図示しない主電源が投入されている場合（即ち、ホスト装置１８が電源オンの場合）は、後述する図９（ａ）及び（ｂ）に示すタイミングＴ２６ように、ＳＴＲＯＢＥ−Ｎ端子４３−７のＳＴＲＯＢＥ−Ｎ信号はハイレベルとなる。
従って、ホスト装置１８内のＶＤＤ電源の電圧が３．３Ｖの場合は、ＳＴＲＯＢＥ−Ｎ信号が３．３Ｖとなり共通端子２０には５Ｖが印加されるので、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧は、５Ｖと３．３Ｖ間がプルアップ抵抗５０とホスト装置のプルアップ抵抗１３３で分圧された電圧として４．１Ｖ程度が検出される。
一方、ホスト装置１８内のＶＤＤ電源の電圧が５Ｖの場合では、ＳＴＲＯＢＥ−Ｎ信号が５Ｖとなり共通端子２０にも５Ｖが印加されるので、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧は、５Ｖとして検出される。
【００４３】
Ｓ１１３：次にＣＰＵ２は、検出したＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧と、５．０Ｖから所定の電圧差ΔＶ２を減算した第２の閾値電圧Ｖ２とを比較し、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第２の閾値電圧Ｖ２以上の場合は、ホスト装置１８の主電源が投入されている（即ち、電源オン）と判断し、ステップＳ１１４〜Ｓ１１７をスキップしてステップＳ１１８へ進む。一方、ＣＰＵ２は、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第２の閾値電圧Ｖ２より小さい場合は、ホスト装置１８の主電源が投入されていない（即ち、電源オフ）と判断し、ステップＳ１１４へ進む。
なお、第２の閾値電圧Ｖ２は、前述のホスト装置１８の主電源が投入されていない場合のＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧２．５Ｖと、ホスト装置１８の主電源が投入されている場合のＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧で低い方の４．１Ｖの中間の３．３Ｖ程度とすればよい。
【００４４】
Ｓ１１４：ＣＰＵ２は、図９（ａ）及び（ｂ）に示すタイミングＴ２３のように、Ｉ／Ｏポート６により５Ｖ＿ＯＮ−Ｎ信号３４を”１”に設定しハイインピーダンス状態とし、ＰＤＯＷＮ−Ｐ信号７８を”１”に設定しハイレベルとする。
５Ｖ＿ＯＮ−Ｎ信号３４がハイインピーダンス状態となると、ＦＥＴ３１のゲートはバイアス抵抗３２によりソースと同電圧、即ち５Ｖとなるため、ＦＥＴ３１は遮断状態となる。ＰＤＯＷＮ−Ｐ信号７８にハイレベルが出力されると、ＦＥＴ３６のゲート、ソース間にはＩ／Ｏポート６からの出力をバイアス抵抗７６と抵抗７７で分圧した電圧が印加されてＦＥＴ７５は導通状態となる。
【００４５】
その結果、プルアップ抵抗４４〜５３の共通端子２０は０Ｖと導通することになり、インターフェース信号の信号端子であるコネクタ４３のＩＦＤＡＴＡ７〜０−Ｐ端子４３−１、ＢＵＳＹ−Ｐ端子４３−２、ＡＣＫＮＯＷＬＥＤＧＥ−Ｎ端子４３−３、ＳＥＬＥＣＴ−Ｐ端子４３−４、ＦＡＵＬＴ一Ｎ端子４３−５、ＰＡＰＥＲ＿ＥＮＤ−Ｐ端子４３−６、ＳＴＲＯＢＥ−Ｎ端子４３−７、ＡＵＴＯＦＥＥＤ−Ｎ端子４３−８、ＳＥＬＥＣＴＩＮ−Ｎ端子４３−９及びＩＰＲＩＭＥ−Ｎ端子４３−１０の各信号は０Ｖにプルダウンされる。即ち、タイミングＴ２３において、プルアップ抵抗４４〜５３の共通端子２０に印加される電圧は、電圧切替部２００によって５Ｖ電源３０から０Ｖ電源７４に切り替わることになる。
【００４６】
Ｓ１１５：そして、ＣＰＵ２はＡＤコンバータ７によりＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧を検出しステップＳ１１６に進む。
Ｓ１１６：次に、ＣＰＵ２は、ステップＳ１１５で検出したＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧と、所定の電圧差ΔＶ３である第３の閾値電圧Ｖ３とを比較する。その結果、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第３の閾値電圧Ｖ３以上の場合は、ホスト装置１８の主電源が投入されたと判断して、ステップＳ１１７へ進む。一方、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第３の閾値電圧Ｖ３より小さい場合は、ホスト装置１８の主電源が投入されていないと判断し、ステップＳ１１５へ戻る。ＣＰＵ２は、ホスト装置１８が主電源投入されるまでステップＳ１１５、Ｓ１１６の動作を繰り返す。
【００４７】
なお、上記ステップＳ１１６において、ＣＰＵ２は、ホスト装置１８の主電源が投入されているか否かの判定を以下のように行う。即ち、ホスト装置１８の主電源が投入されていない場合はＳＴＲＯＢＥ−Ｎ端子４３−７は０Ｖとなり、共通端子２０も０Ｖに設定されているので、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５は０Ｖとなる。
一方、図９（ａ）及び（ｂ）に示すタイミングＴ２４のように、ホスト装置１８の主電源が投入された場合は、ＳＴＲＯＢＥ−Ｎ端子４３−７の電圧がハイレベルの状態になる。すると、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５は、ホスト装置１８内のＶＤＤ電源の電圧が５Ｖの場合では、その５Ｖと共通端子２０の０Ｖがプルアップ抵抗５０とホスト装置１８側のプルアップ抵抗１３３によって分圧された電圧として２．５Ｖ程度に上昇する。又、ホスト装置１８内のＶＤＤ電源の電圧が３.３Ｖの場合では、同様に分圧された電圧として１．６５Ｖ程度にＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５は上昇する。
従って、第３の閾値電圧Ｖ３を、上記電圧２．５Ｖと１．６５Ｖのうち低い方の１．６５Ｖと０Ｖの中間の０．８Ｖ程度を閾値電圧とし、この第３の閾値電圧Ｖ３とＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧を比較してホスト装置１８の電源のオンオフを判断すればよい。
【００４８】
Ｓ１１７：そして、ステップＳ１１６にてＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が前述の第３の閾値電圧Ｖ３以上となりホスト装置１８の主電源が投入されたと判断した場合は、次の通りとなる。即ちＣＰＵ２は、図９（ａ）及び（ｂ）に示すタイミングＴ２５のように、Ｉ／Ｏポート６から出力されるＰＤＯＷＮ−Ｐ信号７８を”０”に設定しロウレベルとし、５Ｖ＿ＯＮ−Ｎ信号３４を”０”に設定しロウレベルとし、ステップＳ１１８に進む。
ＰＤＯＷＮ−Ｐ信号７８がロウレベルとなると、ＦＥＴ７５のゲートはバイアス抵抗７６よりソースと同電圧、即ち０Ｖとなるため、ＦＥＴ７５は遮断状態となる。
３．３Ｖ＿ＯＮ−Ｎ信号３９はハイインピーダンス状態のままであるので、ＦＥＴ３６も遮断状態のままである。一方、５Ｖ＿ＯＮ−Ｎ信号３４にロウレベルが出力されると、ＦＥＴ３１のゲート、ソース間には５Ｖ電源３０をバイアス抵抗３２と抵抗３３で分圧した電圧が印加されてＦＥＴ３１は導通状態となる。
その結果、ステップＳ１１１の状態と同様、ＦＥＴ３６、ＦＥＴ７５が遮断状態となり、ＦＥＴ３１が導通状態となるので、プルアップ抵抗４４〜５３の共通端子２０には再び５Ｖ電源３０の電圧が印加されることになる。即ち、タイミングＴ２５において、プルアップ抵抗４４〜５３の共通端子２０に印加される電圧は、電圧切替部２００によって０Ｖ電源７４から５Ｖ電源３０に切り替わることになる。
【００４９】
Ｓ１１８：以下、第１の実施の形態に関する画像形成装置１のステップＳ１０２〜１０５の動作と同様に、ＣＰＵ２はＡＤコンバータ７によりＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧を検出しステップＳ１１９に進む。
この時、ＳＴＲＯＢＥ−Ｎ端子４３−７のＳＴＲＯＢＥ−Ｎ信号はハイレベルとなっており、ホスト装置１８内のＶＤＤ電源の電圧が３．３Ｖの場合は、図９（ａ）に示すタイミングＴ２６のように、ＳＴＲＯＢＥ−Ｎ信号が３．３Ｖとなり、共通端子２０には５Ｖが印加されている。従って、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧はプルアップ抵抗５０とホスト装置１８のプルアップ抵抗１３３で分圧された電圧として４．１Ｖ程度が検出される。
【００５０】
ホスト装置１８内のＶＤＤ電源の電圧が５Ｖの場合では、図９（ｂ）に示すタイミングＴ２６のように、ＳＴＲＯＢＥ−Ｎ信号が５Ｖとなり、共通端子２０にも５Ｖが印加されているので、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧は、５Ｖとして検出される。
Ｓ１１９：次に、ＣＰＵ２は、検出したＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧と、５．０Ｖから所定の電圧差ΔＶ１を減算した第１の閾値電圧Ｖ１とを比較し、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第１の閾値電圧Ｖ１以上の場合はステップＳ１２０をスキップしてステップＳ１２１へ進む。一方、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号１５の電圧が第１の閾値電圧Ｖ１より小さい場合はステップＳ１２０へ進む。なお、第１の閾値電圧Ｖ１は、第１の実施の形態の画像形成装置１と同様、４．１Ｖと５Ｖの中間の４．５Ｖ程度とすればよい。
【００５１】
Ｓ１２０：ＣＰＵ２は、図９（ａ）に示すタイミングＴ２７のように、Ｉ／Ｏポート６により５Ｖ＿ＯＮ−Ｎ信号３４をハイインピーダンス状態とし、３．３Ｖ＿ＯＮ−Ｎ信号３９にロウレベルを出力する。
即ち、５Ｖ＿ＯＮ−Ｎ信号３４がハイインピーダンス状態となると、ＦＥＴ３１のゲートはバイアス抵抗３２によりソースと同電圧となるため、ＦＥＴ３１は遮断状態となる。
一方、３．３Ｖ＿ＯＮ−Ｎ信号３９にロウレベルが出力されると、ＦＥＴ３６のゲート、ソース間には３．３Ｖ電源３５をバイアス抵抗３７と抵抗３８で分圧した電圧、即ち、ソース電圧３．３Ｖより低い電圧が印加されてＦＥＴ３６は導通状態となる。
その結果、ＦＥＴ３１が遮断状態で、ＦＥＴ７５が遮断状態のままで、ＦＥＴ３６が導通状態となるので、プルアップ抵抗４４〜５３の共通端子２０には３．３Ｖ電源３５の電圧が印加されることになる。即ち、タイミングＴ２７において、プルアップ抵抗４４〜５３の共通端子２０に印加される電圧は、電圧切替部２００によって５Ｖ電源３０から３．３Ｖ電源３５に切り替わることになる。
【００５２】
Ｓ１２１：そして、ＣＰＵ２は、図９（ａ）及び（ｂ）に示すタイミングＴ２８にて、Ｉ／Ｏポート６からＢＳＹ−Ｐ信号５４を”０”に設定しロウレベルとし、ホスト装置１８からのデータ送信を許可してからメインの処理へ進む。
以上のように動作させることにより、ホスト装置１８の電源がオフの場合はプルアップ抵抗４４〜５３の共通端子２０を０Ｖに切り替えることができ、ホスト装置１８の主電源がオンとなったときにホスト装置１８内のＶＤＤ電源の電圧に応じてプルアップ抵抗４４〜５３の共通端子２０の電圧を３．５Ｖ又は５Ｖに切り替えてからメイン処理に進むことができる。
【００５３】
以上詳細に述べたように第２の実施の形態に関する画像形成装置１によれば、第１の実施の形態に関する画像形成装置１の効果に加え、ホスト装置１８の電源がオフの状態においても、インターフェースが接続された状態のプルアップ抵抗を介した電流の流出を抑えることができ、画像形成装置１の消費電力の増加を抑制することができる。
【００５４】
なお、第１及び第２の実施の形態に関する画像形成装置の説明では、インターフェース電圧検出信号、即ちＰＣ＿Ｖ＿ＤＴ−Ｐ信号としてＳＴＲＯＢＥ−Ｎ端子４３−７の信号を用いる例を説明したが、ＡＵＴＯＦＥＥＤ−Ｎ端子４３−８、ＳＥＬＥＣＴＩＮ−Ｎ端子４３−９、ＩＰＲＩＭＥ−Ｎ端子４３−１０の信号を用いるようにしてもよい。
また、第１、第２の実施の形態に関する画像形成装置の説明では、ＰＣ＿Ｖ＿ＤＴ−Ｐ信号としてＳＴＲＯＢＥ−Ｎ端子４３−７の信号をそのまま用いる例を示したが、低域フィルタによってＰＣ＿Ｖ＿ＤＴ−Ｐ信号を平滑化した信号として検出してもよい。更に、ＡＤコンバータ７にてデジタル信号とした後に所定のサンプリング数ごとに平均値を求めて平滑化した信号として検出するようにしてもよい。
また、第１及び第２の実施の形態に関する画像形成装置の説明では、電源オン後の動作として説明したが、画像形成装置１をリセットした後に同様の動作を行うようにしてもよい。
また、第１及び第２の実施の形態に関する画像形成装置の説明では、シリアルインパクトドットマトリクス画像形成装置における実施の形態例を説明したが、他の印刷方式、例えば電子写真プリンタなどであってもよいし、複合機であってもよい。
【符号の説明】
【００５５】
１                    画像形成装置
６                    Ｉ／Ｏポート
７                    ＡＤコンバータ
１４                  インターフェース回路
１５                  インターフェース電圧検出信号（ＰＣ＿Ｖ＿ＤＴ−Ｐ信号）
１７                  インターフェースケーブル
１８                  ホスト装置
２０                  共通端子
３０                  ５Ｖ電源
３５                  ３．３Ｖ電源
３１、３６            ＦＥＴ
４３                  コネクタ
４３−７              ＳＴＲＯＢＥ−Ｎ端子
４４〜５３            プルアップ抵抗
１００                電圧切替部
１３３                ホスト装置のプルアップ抵抗
Ｖ１、Ｖ２、Ｖ３      第１、第２、第３の閾値電圧
【図１】
2015104861.tif 000003
【図２】
2015104861.tif 000004
【図３】
2015104861.tif 000005
【図４】
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【図５】
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【図６】
2015104861.tif 000008
【図７】
2015104861.tif 000009
【図８】
2015104861.tif 000010
【図９】
2015104861.tif 000011
【図１０】
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