(57)【要約】【課題】プローブカードに搭載すべきリレーの数を低減する。【解決手段】外部から電源電位ＶＤＤの供給を受けるテストパッド１２ａと、外部から基準電位ＶＲＥＦ０＿Ｐの供給を受けるテストパッド１２ｂと、テストモードにエントリーする場合に活性化されるテスト信号ＢＯＰ＿ＶＴＥＳＥの供給を受けるテストパッド１２ｃと、電源電位ＶＤＤから基準電位ＶＲＥＦ０を生成し、生成した基準電位ＶＲＥＦ０を第１の節点ｎ１に出力するＶＲＥＦ０発生回路１４と、第１の節点ｎ１とテストパッド１２ａの間に設けられた第１のスイッチ素子を有するＶＲＥＦ０フォース回路３０とを備え、ＶＲＥＦ０フォース回路３０は、テストパッド１２ｃに供給されるテスト信号ＢＯＰ＿ＶＴＥＳＥが活性化されており、かつ、テストパッド１２ａの電位レベルがローレベルである場合に第１のスイッチ素子をオフ状態とするよう構成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部から電源電位の供給を受ける第１の外部端子と、
外部から第１の内部電位の供給を受ける第２の外部端子と、
テストモードにエントリーする場合に活性化されるテスト信号の供給を受ける第３の外部端子と、
前記電源電位から前記第１の内部電位を生成し、生成した前記第１の内部電位を第１の節点に出力する第１の内部電位生成回路と、
前記第１の節点と前記第２の外部端子の間に設けられた第１のスイッチ素子を有する内部電位フォース回路とを備え、
前記内部電位フォース回路は、前記第３の外部端子に供給される前記テスト信号が活性化されており、かつ、前記第１の外部端子の電位レベルが第１のレベルである場合に前記第１のスイッチ素子をオフ状態とし、前記第３の外部端子に供給される前記テスト信号が活性化されており、かつ、前記第１の外部端子の電位レベルが前記第１のレベルとは異なる第２のレベルである場合に前記第１のスイッチ素子をオン状態とするよう構成される
ことを特徴とする半導体装置。
【請求項２】
前記電源電位を受けて動作する内部回路と、
前記第１の節点に供給された前記第１の内部電位を受けて第２の内部電位を生成する第２の内部電位生成回路と、
前記電源電位が前記第２のレベルとなっている場合に活性化され、前記電源電位及び前記第２の内部電位の両方が前記第２のレベルとなっている場合に非活性とされるパワーオンリセット信号を生成するパワーオンリセット信号生成回路と、
前記第３の外部端子に供給される前記テスト信号が活性化されている場合に、前記パワーオンリセット信号生成回路の出力によらず前記パワーオンリセット信号を非活性とするパワーオンリセット信号制御回路とをさらに備え、
前記内部回路は、前記パワーオンリセット信号が活性化されている場合にリセット動作を行い、非活性とされている場合に通常動作を行うよう構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部回路は、前記パワーオンリセット信号が活性化されたことを受けて活性化し、活性化してから所定時間が経過した場合に非活性に戻るフォースオフ信号を生成するよう構成され、
前記内部電位フォース回路は、前記第１のスイッチ素子と直列に設けられ、前記フォースオフ信号が活性化されている場合にオフ状態となり、前記フォースオフ信号が非活性とされている場合にオン状態となる第２のスイッチ素子をさらに有する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の内部電位の前記第２の外部端子への供給は、前記テスト信号が活性化された後、前記フォースオフ信号が非活性に戻る前のタイミングで開始される
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の内部電位生成回路は、少なくとも前記フォースオフ信号が非活性に戻る前のタイミングで、生成する前記第１の内部電位の電位レベルが、外部から前記第２の外部端子に供給される前記第１の内部電位の電位レベルより低くなるように制御される
ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
定電圧を出力するバンドギャップリファレンス回路をさらに備え、
前記第１の内部電位生成回路は、前記バンドギャップリファレンス回路の出力電圧に基づいて、前記第１の内部電位を生成する
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にプローブカードを用いて行うウエハテストの対象となる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置のウエハテストを行う際には、一枚のウエハに形成された複数の半導体装置に対し、テスタからプローブカードを通じて、所定の電位及び信号が供給される。各半導体装置は、こうして供給された電位及び信号に応じて、所定のテスト動作を行うよう構成される。なお、特許文献１には、ＤＲＡＭのウエハテストの例が開示されている。また、特許文献２には、プローブカードの例が開示されている。
【０００３】
ウエハテストで半導体装置に供給される電圧には、電源電位ＶＤＤ及び基準電位ＶＲＥＦ０が含まれる。このうち基準電位ＶＲＥＦ０は、半導体装置が各種内部電位を生成する際の基準となる電圧であり、それ自身、半導体装置の内部で生成される内部電位である（例えば特許文献３を参照）。しかしながら、半導体装置が正しい値の基準電位ＶＲＥＦ０を生成するためには調整が必要であるところ、ウエハテスト段階ではその調整が済んでおらず、正しい値の基準電位ＶＲＥＦ０が生成されない可能性があるため、テスタから供給するようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−９９６０３号公報
【特許文献２】特開平６−５３２９９号公報
【特許文献３】特開２０１２−３８３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述したプローブカードは、それぞれテスタから電源電位ＶＤＤ及び基準電位ＶＲＥＦ０を受ける第１及び第２の電源端子と、複数のピンとを有している。複数のピンは、テスト対象の半導体装置ごとに所定本数ずつのセット（ピンセット）を構成している。各ピンセットには、電源電位ＶＤＤを供給するための第１のピンと、基準電位ＶＲＥＦ０を供給するための第２のピンとが含まれる。
【０００６】
各ピンセット内の第１のピンは、第１の電源端子に並列に接続される。これにより、各第１のピンには、テスタから電源電位ＶＤＤが共通に供給される。ウエハテスト実施時の各第１のピンは、対応する半導体装置の表面に設けられた第１のパッドに接続される。この第１のパッドは、半導体装置内部に張り巡らされる電源配線に接続されており、したがって、テスタから半導体装置の内部回路に電源電位ＶＤＤを供給することが可能とされている。
【０００７】
また、各ピンセット内の第２のピンは、第２の電源端子に並列に接続される。これにより、各第２のピンには、テスタから基準電位ＶＲＥＦ０が共通に供給される。ウエハテスト実施時の各第２のピンは、対応する半導体装置の表面に設けられた第２のパッドに接続される。この第２のパッドは、半導体装置の内部にあって基準電位ＶＲＥＦ０を生成する役割を果たす基準電位生成回路の出力端（以下、「第１の節点」という）に接続される。したがって、通常であれば半導体装置の内部で生成される基準電位ＶＲＥＦ０を、テスタから供給する基準電位ＶＲＥＦ０によって置き換えることが可能となっている。
【０００８】
ウエハテストは、テスト対象の各半導体装置に対して順次に行われる。そのために、各第１のピンと第１の電源端子との間には、第１のリレーが設けられる。ある半導体装置のテストを行うとき、その半導体装置に対応する第１のリレーのみが接続状態とされ、他の第１のリレーは切断状態とされる。これにより、電源電位ＶＤＤが供給されるのはテスト実施中の半導体装置のみとなる。
【０００９】
また、各第２のピンと第２の電源端子との間には、第２のリレーが設けられる。第２のリレーを設けるのは、第１のリレーが切断状態となっていることによりテスタからの電源電位ＶＤＤの供給が遮断されている半導体装置において、上述した第１の節点から基準電位生成回路にリーク電流が流れ、それによって対応する第２のピンに電流が流れ、その結果、テスタの電流供給能力が不足してテスト実施中の半導体装置に十分な基準電位ＶＲＥＦ０を供給できなくなることを防止するためである。なお、上記リーク電流は、第１の節点から、基準電位生成回路の出力端を構成するＰチャンネル型ＭＯＳトランジスタのボディを構成するｎウェルに向かって流れる電流である。このようなリーク電流は、Ｐチャンネル型ＭＯＳトランジスタのソースに電源電位ＶＤＤが供給されていない場合に発生しうる。第２のリレーが切断状態となることにより第１の節点への基準電位ＶＲＥＦ０の供給が停止するので、第２のピンに電流が流れることを防止できる。
【００１０】
しかしながら、近年のウエハテストでは一度のテストで５００個もの半導体装置の試験を行う必要があり、今後もその個数がさらに増えることから、上記のようにテスト対象の半導体装置ごとに２つものリレーを使う構成は、プローブカードの小型化の観点から好ましくない。したがって、プローブカードに搭載すべきリレーの数を低減できる半導体装置が必要とされている。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、外部から電源電位の供給を受ける第１の外部端子と、外部から第１の内部電位の供給を受ける第２の外部端子と、テストモードにエントリーする場合に活性化されるテスト信号の供給を受ける第３の外部端子と、前記電源電位から前記第１の内部電位を生成し、生成した前記第１の内部電位を第１の節点に出力する第１の内部電位生成回路と、前記第１の節点と前記第２の外部端子の間に設けられた第１のスイッチ素子を有する内部電位フォース回路とを備え、前記内部電位フォース回路は、前記第３の外部端子に供給される前記テスト信号が活性化されており、かつ、前記第１の外部端子の電位レベルが第１のレベルである場合に前記第１のスイッチ素子をオフ状態とし、前記第３の外部端子に供給される前記テスト信号が活性化されており、かつ、前記第１の外部端子の電位レベルが前記第１のレベルとは異なる第２のレベルである場合に前記第１のスイッチ素子をオン状態とするよう構成されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、内部電位フォース回路は、第３の外部端子に供給されるテスト信号が活性化されており、かつ、第１の外部端子の電位レベルが第１のレベル（ローレベル）である場合に、第１の節点を第２の外部端子から切り離すことができる。したがって、第１の節点から第１の内部電位生成回路に向けて流れるリーク電流が原因でテスタの電流供給能力が不足してしまうことを、プローブカード内に第２のリレーを設けずに防止できるので、プローブカードに搭載すべきリレーの数を低減することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施の形態によるウエハテストシステム１の構成を示す図である。
【図２】図１に示した半導体チップ１１の内部構成を示す図である。
【図３】図２に示したＶＲＥＦ０フォース回路３０の内部構成を示す図である。
【図４】ウエハテストに関わる各種信号のタイミングチャートである。
【図５】本発明の背景技術によるウエハテストシステム１００の構成を示す図である。
【図６】図５に示した半導体チップ１０２の内部構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。以下では、本発明の背景技術によるウエハテストシステム１００の構成とその問題点を説明した後、本実施の形態によるウエハテストシステム１の構成について説明する。なお、以下で説明するウエハテストシステム１００は、本願の出願時点で公知となっているものではない。
【００１５】
本発明の背景技術によるウエハテストシステム１００は、図５に示すように、ウエハ１０１の表面に形成された複数の半導体チップ１０２（半導体装置）をテストするためのシステムであり、テスタ５０及びプローブカード１４０を有して構成される。図５では、一度にテストする半導体チップ１０２の数をＮとしている。以下の説明において個々の半導体チップ１０２及びそれらに対応する構成を区別する必要がある場合には、図５にも示すように、符号右下に１〜Ｎの数字を付記することによって区別する。
【００１６】
テスタ５０は、電源電位ＶＤＤを生成する電源回路５１ａ、基準電位ＶＲＥＦ０を生成する電圧生成回路５１ｂ、テスト信号ＢＯＰ＿ＶＴＥＳＥを生成するテスト信号生成回路５１ｃ、及び、各種のコマンド信号ＣＭＤを生成するコマンド信号生成回路５１ｄを含んで構成される。生成された各電位及び各信号は、プローブカード１４０を通じて、ウエハ１０１の表面に形成された複数の半導体チップ１０２のそれぞれに供給される。なお、実際のテスタ５０には、ここで挙げた回路の他にも、例えばグランド電位ＶＳＳを生成する電源回路など各種の回路が含まれる。
【００１７】
プローブカード１４０は、それぞれテスタ５０から電源電位ＶＤＤ、基準電位ＶＲＥＦ０、テスト信号ＢＯＰ＿ＶＴＥＳＥ、及びコマンド信号ＣＭＤの供給を受ける端子４３ａ〜４３ｄと、それぞれ半導体チップ１０２の表面に設けられるテストパッド（後述）に接続される複数のピンＰとを有して構成される。
【００１８】
なお、図５には４種類の端子のみを示しているが、実際のプローブカード１４０には、例えばグランド電位ＶＳＳの供給を受ける端子など、他の種類の端子も設けられる。また、図５では便宜的に端子４３ａ〜４３ｄがそれぞれ１つずつであるかのように描いているが、実際には、それぞれが複数の端子によって構成されていてもよい。例えばコマンド信号ＣＭＤが複数ビットからなる信号である場合には、端子４３ｄは、各ビットに対応する複数の端子により構成されていてもよい。この場合、後述するピンＰｄも、端子４３ｄを構成する端子の数と同数ずつ用意される。
【００１９】
複数のピンＰは、テスト対象の半導体チップ１０２ごとに、所定本数ずつのセット（ピンセットＰＳ１〜ＰＳＮ）を構成している。ピンセットＰＳｋ（ｋは１〜Ｎの整数）は、半導体チップ１０２ｋに各種の電位及び信号を供給するためのものであり、プローブカード１４０の端子ごとのピンＰを含んで構成される。具体的には、図５に示すように、それぞれ端子４３ａ〜４３ｄに対応するピンＰａｋ〜Ｐｄｋを含んで構成される。
【００２０】
ピンＰａ１〜ＰａＮは、端子４３ａに並列に接続される。これにより、ピンＰａ１〜ＰａＮには、テスタ５０から電源電位ＶＤＤが共通に供給される。同様に、ピンＰｂ１〜ＰｂＮは、端子４３ｂに並列に接続される。これにより、ピンＰｂ１〜ＰｂＮには、テスタ５０から基準電位ＶＲＥＦ０が共通に供給される。また、ピンＰｃ１〜ＰｃＮは、端子４３ｃに並列に接続される。これにより、ピンＰｃ１〜ＰｃＮには、テスタ５０からテスト信号ＢＯＰ＿ＶＴＥＳＥが共通に供給される。さらに、ピンＰｄ１〜ＰｄＮは、端子４３ｄに並列に接続される。これにより、ピンＰｄ１〜ＰｄＮには、テスタ５０からコマンド信号ＣＭＤが共通に供給される。
【００２１】
ウエハテストは、ピンセットＰＳ１〜ＰＳＮを構成する複数のピンＰのそれぞれを対応するテストパッドに接触させた状態で、テスト対象の各半導体チップ１０２に対して順次に行われる。このようなテストの手順に対応するため、プローブカード１４０には、各ピンセットＰＳｋに対応して第１のリレー４１ｋ及び第２のリレー４２ｋが設けられる。
【００２２】
第１のリレー４１ｋは対応するピンＰａｋと端子４３ａとの間に配置され、対応する半導体チップ１０２ｋのテストを行う場合に接続状態とされ、それ以外の場合に切断状態とされる。これにより、電源電位ＶＤＤが供給されるのはテスト実施中の半導体チップ１０２のみとなる。
【００２３】
一方、第２のリレー４２ｋは、対応するピンＰｂｋと端子４３ｂとの間に配置される。第２のリレー４２ｋも、第１のリレー４１ｋと同様、対応する半導体チップ１０２ｋのテストを行う場合に接続状態とされ、それ以外の場合に切断状態とされる。第２のリレー４２ｋを設けることの意義については、半導体チップ１０２の構成を説明した後に説明する。
【００２４】
次に、半導体チップ１０２は、図６に示すように、それぞれ図５に示したピンＰａ〜Ｐｃに接続されるテストパッド１２ａ〜１２ｃ（第１乃至第３の外部端子）と、定電圧を出力するバンドギャップリファレンス回路１３と、基準電位ＶＲＥＦ０（第１の内部電位）を生成するＶＲＥＦ０発生回路１４（第１の内部電位生成回路）と、内部電位ＶＤＬＰ用の基準電位ＶＤＬＰＲを生成するＶＤＬＰ用基準電位生成回路１６と、内部電位ＶＤＬＰ（第２の内部電位）を生成するＶＤＬＰ発生回路１７（第２の内部電位生成回路）と、内部電位ＶＡＲＹ用の基準電位ＶＡＲＹＲを生成するＶＡＲＹ用基準電位生成回路１８と、内部電位ＶＡＲＹを生成するＶＤＬＰ発生回路１９と、パワーオンリセット信号ＰＯＮを生成するパワーオンリセット信号生成回路２０と、ウエハテストの対象であるテスト回路２１とを有して構成される。この他、半導体チップ１０２には図５に示したピンＰｄに接続されるテストパッドも設けられるが、図５では図示を省略している。
【００２５】
テストパッド１２ａには、対応するピンＰａを介して、テスタ５０から電源電位ＶＤＤが供給される。図示していないが、半導体チップ１０２の内部には電源配線がメッシュ状に張り巡らされており、テストパッド１２ａは、このメッシュ状の電源配線に接続されている。テストパッド１２ａに供給された電源電位ＶＤＤは、このメッシュ状の電源配線を通じて、半導体チップ１０２内の各回路に供給される。
【００２６】
テストパッド１２ｂには、対応するピンＰｂを介して、テスタ５０から基準電位ＶＲＥＦ０が供給される。テストパッド１２ｂは、ＶＲＥＦ０発生回路１４の出力端を構成する第１の節点ｎ１に接続される。
【００２７】
テストパッド１２ｃには、対応するピンＰｃを介して、テスタ５０からテスト信号ＢＯＰ＿ＶＴＥＳＥが供給される。テストパッド１２ｃは、バッファ２２を介してテスト回路２１に接続される。これにより、テスト信号ＢＯＰ＿ＶＴＥＳＥは、バッファ２２の出力信号ＴＶＴＥＳＥとしてテスト回路２１に供給される。
【００２８】
テストパッド１２ｃとバッファ２２を結ぶ配線には、一端がグランド配線（グランド電位ＶＳＳが供給される電源配線）に接続されたＮチャンネル型ＭＯＳトランジスタ２３の他端が接続される。トランジスタ２３の制御電極（ゲート電極）には、電源電位ＶＤＤが供給される。その結果、テストパッド１２ａに電源電位ＶＤＤが供給されている間、トランジスタ２３は常にオンとなっており、したがって、テストパッド１２ｃとバッファ２２を結ぶ配線はグランド配線と短絡されている。
【００２９】
このようなトランジスタ２３を設置する目的は、テストパッド１２ｃにテスト信号ＢＯＰ＿ＶＴＥＳＥが供給されていない場合のバッファ２２の入力端の電位を、グランド電位に保つことにある。テストパッド１２ｃにテスト信号ＢＯＰ＿ＶＴＥＳＥが供給されている場合のバッファ２２の入力端の電位はテスト信号ＢＯＰ＿ＶＴＥＳＥの電位に応じた電位とする必要があるが、これは、トランジスタ２３のサイズを十分に小さくすることによって実現される。
【００３０】
バンドギャップリファレンス回路１３は、シリコンのバンドギャップエネルギーに応じた電位レベルの定電圧を出力する定電圧回路である。ＶＲＥＦ０発生回路１４は、バンドギャップリファレンス回路１３の出力電圧と、電源電位ＶＤＤとに基づいて基準電位ＶＲＥＦ０を生成するよう構成される。ＶＲＥＦ０発生回路１４の出力端は、上述した第１の節点ｎ１に接続される。
【００３１】
ＶＲＥＦ０発生回路１４は、具体的には、Ｐチャンネル型ＭＯＳトランジスタ１４ａ、抵抗１４ｂ、及びオペアンプ１４ｃを有して構成される。抵抗１４ｂは、複数の中間点を有して構成される。トランジスタ１４ａ及び抵抗１４ｂは、電源電位ＶＤＤが供給される電源配線と、グランド配線との間に直列に接続される。オペアンプ１４ｃの出力端子は、トランジスタ１４ａの制御電極（ゲート電極）に接続される。オペアンプ１４ｃの非反転入力端子には、バンドギャップリファレンス回路１３の出力電圧が供給される。オペアンプ１４ｃの反転入力端子は、抵抗１４ｂの複数の中間点のうちのいずれか（以下、「第１の接続中間点」という）に接続される。第１の接続中間点は当初可変とされているが、ウエハテストの一段階で行われるレーザートリミングなどによって固定される。基準電位ＶＲＥＦ０は、トランジスタ１４ａと抵抗１４ｂの接続点から取り出される。
【００３２】
ＶＲＥＦ０発生回路１４が生成する基準電位ＶＲＥＦ０の具体的な値は、電源電位ＶＤＤのレベル、バンドギャップリファレンス回路１３の出力電位のレベル、及び、第１の接続中間点によって決定される。電源電位ＶＤＤは外部から供給されるものであるから、そのレベルは一定値と看做すことができる。一方、バンドギャップリファレンス回路１３の出力電圧のレベルは、半導体チップ１０２によってばらつきがある。このばらつきは、第１の接続中間点を半導体チップ１０２ごとに変えることによって吸収される。したがって、レーザートリミングなどによって第１の接続中間点が固定された後にＶＲＥＦ０発生回路１４が生成する基準電位ＶＲＥＦ０は、高い精度で、半導体チップ１０２によらない一定値となる。
【００３３】
分圧回路１５は、基準電位ＶＲＥＦ０を分圧し、その結果として得られる電位をＶＤＬＰ用基準電位生成回路１６及びＶＡＲＹ用基準電位生成回路１８に供給する回路である。具体的には、抵抗１４ｂと同様に複数の中間点を有する抵抗１５ａを有しており、ＶＤＬＰ用基準電位生成回路１６の入力端及びＶＡＲＹ用基準電位生成回路１８の入力端がそれぞれ、これら中間点のうちのいずれかに接続される。なお、ＶＤＬＰ用基準電位生成回路１６の入力端が接続される中間点（以下、「第２の接続中間点」という）と、ＶＡＲＹ用基準電位生成回路１８の入力端及が接続される中間点（以下、「第３の接続中間点」という）とは同じであってもよいし、異なっていてもよい。第２の接続中間点及び第３の接続点も、それぞれ当初は可変とされているが、ともにウエハテストの一段階で行われるレーザートリミングなどによって固定される。
【００３４】
ＶＤＬＰ用基準電位生成回路１６は、分圧回路１５から供給される電位と、電源電位ＶＤＤとに基づいて基準電位ＶＤＬＰＲを生成するよう構成される回路であり、図６に示すように、Ｐチャンネル型ＭＯＳトランジスタ１６ａ、抵抗１６ｂ，１６ｃ、及びオペアンプ１６ｄを有して構成される。トランジスタ１６ａ及び抵抗１６ｂ，１６ｃは、電源電位ＶＤＤが供給される電源配線と、グランド配線との間に直列に接続される。オペアンプ１６ｄの出力端子は、トランジスタ１６ａの制御電極（ゲート電極）に接続される。オペアンプ１６ｄの非反転入力端子には、分圧回路１５の出力電位が供給される。オペアンプ１６ｄの反転入力端子は、抵抗１６ｂと抵抗１６ｃの接続点に接続される。基準電位ＶＤＬＰＲは、トランジスタ１６ａと抵抗１６ｂの接続点から取り出される。
【００３５】
ＶＤＬＰ発生回路１７は、基準電位ＶＤＬＰＲに等しいレベルの内部電位ＶＤＬＰを生成するドライブ回路であり、図６に示すように、Ｐチャンネル型ＭＯＳトランジスタ１７ａ及びオペアンプ１７ｂを有して構成される。トランジスタ１７ａは、電源電位ＶＤＤが供給される電源配線と、オペアンプ１７ｂの反転入力端子との間に接続される。オペアンプ１７ｂの出力端子は、トランジスタ１７ａの制御電極（ゲート電極）に接続される。オペアンプ１７ｂの非反転入力端子には、ＶＤＬＰ用基準電位生成回路１６から基準電位ＶＤＬＰＲが供給される。内部電位ＶＤＬＰは、トランジスタ１７ａのドレイン（オペアンプ１７ｂの反転入力端子との接続点）から取り出される。
【００３６】
ＶＡＲＹ用基準電位生成回路１８は、分圧回路１５から供給される電位と、電源電位ＶＤＤとに基づいて基準電位ＶＡＲＹＲを生成する回路であり、ＶＤＬＰ用基準電位生成回路１６と同様の回路構成を有している。具体的には、図６に示すように、Ｐチャンネル型ＭＯＳトランジスタ１８ａ、抵抗１８ｂ，１８ｃ、及びオペアンプ１８ｄを有して構成される。トランジスタ１８ａ及び抵抗１８ｂ，１８ｃは、電源電位ＶＤＤが供給される電源配線と、グランド配線との間に直列に接続される。オペアンプ１８ｄの出力端子は、トランジスタ１８ａの制御電極（ゲート電極）に接続される。オペアンプ１８ｄの非反転入力端子には、分圧回路１５の出力電位が供給される。オペアンプ１８ｄの反転入力端子は、抵抗１８ｂと抵抗１８ｃの接続点に接続される。基準電位ＶＡＲＹＲは、トランジスタ１８ａと抵抗１８ｂの接続点から取り出される。
【００３７】
ＶＡＲＹ発生回路１９は、基準電位ＶＡＲＹＲに等しいレベルの内部電位ＶＡＲＹを生成するドライブ回路であり、ＶＤＬＰ発生回路１７と同様の回路構成を有している。具体的には、図６に示すように、Ｐチャンネル型ＭＯＳトランジスタ１９ａ及びオペアンプ１９ｂを有して構成される。トランジスタ１９ａは、電源電位ＶＤＤが供給される電源配線と、オペアンプ１９ｂの反転入力端子との間に接続される。オペアンプ１９ｂの出力端子は、トランジスタ１９ａの制御電極（ゲート電極）に接続される。オペアンプ１９ｂの非反転入力端子には、ＶＡＲＹ用基準電位生成回路１８から基準電位ＶＡＲＹＲが供給される。内部電位ＶＡＲＹは、トランジスタ１９ａのドレイン（オペアンプ１９ｂの反転入力端子との接続点）から取り出される。
【００３８】
上述した第２及び第３の接続中間点のレーザートリミングなどによる固定は、第１の接続中間点が固定された後に行われる。これにより、第２の接続中間点が固定された後にＶＤＬＰ発生回路１７が生成する内部電位ＶＤＬＰ、第３の接続中間点が固定された後にＶＡＲＹ発生回路１９が生成する内部電位ＶＡＲＹはいずれも、高い精度で、半導体チップ１０２によらない一定値となる。
【００３９】
パワーオンリセット信号生成回路２０は、電源電位ＶＤＤ及び内部電位ＶＤＬＰの電位レベルに基づいて、テスト回路２１の動作モードを制御するためのパワーオンリセット信号ＰＯＮを生成する回路である。具体的には、電源電位ＶＤＤがハイレベル（所定の電位レベル以上の電位）となっている場合にパワーオンリセット信号ＰＯＮをハイレベルに活性化し、電源電位ＶＤＤ及び内部電位ＶＤＬＰの両方がハイレベル（それぞれ所定の電位レベル以上の電位）となっている場合に、パワーオンリセット信号ＰＯＮを非活性とする。パワーオンリセット信号ＰＯＮは、テスト回路２１に供給される。
【００４０】
テスト回路２１は、半導体チップ１１の内部回路では、例えばメモリセルアレイやその周辺回路などである。テスト回路２１は、パワーオンリセット信号ＰＯＮが活性化されている場合にリセット動作を行い、非活性とされている場合に通常動作を行うよう構成される。ここでいう通常動作にはテスタ５０から供給されるコマンド信号ＣＭＤに応じたテスト動作も含まれるが、テスト回路２１がテストモードにエントリーするためには、さらに、上述した出力信号ＴＶＴＥＳＥがハイレベルに活性化されていること（＝テスト信号ＢＯＰ＿ＶＴＥＳＥがハイレベルに活性化されていること）も条件となる。このようにテスト信号ＢＯＰ＿ＶＴＥＳＥの活性化をテストモードへのエントリーの条件としているのは、テスト回路２１がテストモードに誤エントリーしてしまう確率を低減するためである。
【００４１】
さて、以上のようなウエハテストシステム１００では、仮に第２のリレー４２（図５）が設けられていないとすると、テスト実施中の半導体チップ１０２に対し、テスタ５０から十分な基準電位ＶＲＥＦ０を供給できなくなってしまうおそれがある。以下、この点について詳しく説明する。
【００４２】
第２のリレー４２が設けられていないということは、テスタ５０から供給される基準電位ＶＲＥＦ０が、テスト実施中でない半導体チップ１０２にも供給されるということを意味する。テスト実施中でない半導体チップ１０２には電源電位ＶＤＤが供給されていないことから、図６に示したトランジスタ１４ａのソースにも電源電位ＶＤＤは供給されていない。この状態で第１の節点ｎ１に基準電位ＶＲＥＦ０が供給されると、第１の節点ｎ１からトランジスタ１４ａのボディを構成するｎウェルに向かって、図６に示すようなリーク電流Ｌが流れる。各半導体チップ１０２でこのようなリーク電流Ｌが流れると、テスタ５０の電流供給能力が不足して、テスト実施中の半導体チップ１０２に十分な基準電位ＶＲＥＦ０を供給できなくなる。第２のリレー４２はこのような事態の発生を防止するために設けられているものであり、テスト実施中でない半導体チップ１０２に対応する第２のリレー４２をいずれも切断状態としておくことにより、上記のリーク電流Ｌが流れ、テスタ５０の電流供給能力が不足してしまうことを防止できる。
【００４３】
しかしながら一方で、上述したように、テスト対象の半導体チップ１０２ごとに２つものリレー（第１及び第２のリレー４１，４２）を使う構成は、プローブカード１４０の小型化の観点から好ましくない。本実施の形態によるウエハテストシステム１では、テスト対象である半導体チップに改良を加えることにより、プローブカード内に第２のリレー４２を設けることなく、上記のようなテスタ５０の電流供給能力にかかる問題を解決する。以下、ウエハテストシステム１の構成及び動作について、詳しく説明する。
【００４４】
ウエハテストシステム１は、図１に示すように、ウエハ１０の表面に形成された複数の半導体チップ１１（半導体装置）をテストするためのシステムであり、テスタ５０及びプローブカード４０を有して構成される。ウエハテストシステム１００との違いは、半導体チップ１０２が半導体チップ１１に変更されている点、及び、プローブカード１４０がプローブカード４０に変更されている点であるので、以下、相違点に着目して説明する。なお、テスタ５０の電圧生成回路５１ｂから出力される基準電位の符号がＶＲＥＦ０ではなくＶＲＥＦ０＿Ｐとなっているが、これは説明のための変更である。
【００４５】
まず、図１と図５を比較すると理解されるように、プローブカード４０は、プローブカード１４０から第２のリレー４２をなくし、各ピンＰｂを端子４３ｂに直接接続した構成を有している。その他の点では、プローブカード４０はプローブカード１４０と同じ構成を有している。このようなプローブカード４０を採用することができることこそが、本発明の主要な効果である。
【００４６】
次に、図２と図６を比較すると理解されるように、半導体チップ１１は、半導体チップ１０２に、ＶＲＥＦ０フォース回路３０（内部電位フォース回路）及びパワーオンリセット信号制御回路３１が追加された構成を有している。また、テスト回路２１は、フォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦを生成可能に構成される。その他の点では、半導体チップ１１は半導体チップ１０２と同じ構成を有しているので、以下では、相違点に着目して説明する。
【００４７】
ＶＲＥＦ０フォース回路３０には、テスタ５０から電源電位ＶＤＤ、基準電位ＶＲＥＦ０＿Ｐ、及びテスト信号ＢＯＰ＿ＶＴＥＳＥが供給されるとともに、テスト回路２１からフォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦが供給される。ＶＲＥＦ０フォース回路３０は、これらの電位及び信号に基づいて基準電位ＶＲＥＦ０を生成し、第１の節点ｎ１に供給する回路である。
【００４８】
具体的なＶＲＥＦ０フォース回路３０は、図３に示すように、Ｎチャンネル型ＭＯＳトランジスタＱ１、Ｐチャンネル型ＭＯＳトランジスタＱ２，Ｑ３（第１及び第２のスイッチ素子）、及び抵抗Ｒ１を有して構成される。抵抗Ｒ１及びトランジスタＱ１は、テスト信号ＢＯＰ＿ＶＴＥＳＥの入力端とグランド配線との間に直列に接続される。また、トランジスタＱ２，Ｑ３は、基準電位ＶＲＥＦ０＿Ｐの入力端と基準電位ＶＲＥＦ０の出力端との間に直列に接続される。トランジスタＱ１の制御電極（ゲート電極）には、電源電位ＶＤＤが供給される。トランジスタＱ２の制御電極（ゲート電極）には、抵抗Ｒ１とトランジスタＱ１の接続点の電位ＶＧが供給される。トランジスタＱ３の制御電極（ゲート電極）には、フォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦが供給される。
【００４９】
ここで、トランジスタＱ１のオン抵抗は、テスト信号ＢＯＰ＿ＶＴＥＳＥがハイレベルであるときに電位ＶＧがローレベル（トランジスタＱ２がオン状態となる電位）になるよう、抵抗Ｒ１の抵抗値を考慮して設定される。この点についての詳細は後述する。
【００５０】
図２に戻り、パワーオンリセット信号制御回路３１は、パワーオンリセット信号生成回路２０の出力信号と、バッファ２２の出力信号ＴＶＴＥＳＥ（＝テスト信号ＢＯＰ＿ＶＴＥＳＥ）とに基づいて、パワーオンリセット信号ＰＯＮを生成する回路である。具体的には、図２に示した論理回路から明らかなように、出力信号ＴＶＴＥＳＥがハイレベルである場合にパワーオンリセット信号ＰＯＮをローレベルに固定し、出力信号ＴＶＴＥＳＥがローレベルである場合にパワーオンリセット信号生成回路２０の出力信号をパワーオンリセット信号ＰＯＮとして出力するよう構成される。
【００５１】
テスト回路２１は、パワーオンリセット信号ＰＯＮがハイレベルに活性化されたことに応じてフォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦをハイレベルに活性化し、その時点から所定時間が経過したことにより、フォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦをローレベルに戻すよう構成される。
【００５２】
以下、図４のタイミングチャートを参照しながら、上記の構成を有するＶＲＥＦ０フォース回路３０の動作について、詳しく説明する。なお、同図には、テスト実施中でない半導体チップ１１（「非測定チップ」と表記）と、テスト実施中である半導体チップ１１（「測定チップ」と表記）とのそれぞれのタイミングチャートを示している。また、テスト実施中である半導体チップ１１については、ＶＲＥＦ０発生回路１４により生成される基準電位ＶＲＥＦ０が、本来の電位（上述した第１の接続中間点を固定した後の電位）より大きい場合（「ＶＲＥＦ０大」と表記）と小さい場合（「ＶＲＥＦ０小」と表記）とのそれぞれについて、タイミングチャートを示している。
【００５３】
図４に示すように、テスタ５０は、時刻ｔ１に電源電位ＶＤＤの供給を開始し、次いで時刻ｔ３でテスト信号ＢＯＰ＿ＶＴＥＳＥをハイレベルに活性化し、さらに時刻ｔ４で基準電位ＶＲＥＦ０の供給を開始する、という動作を行う。コマンド信号ＣＭＤの供給については図示していないが、テスタ５０は、コマンド信号ＣＭＤの供給を時刻ｔ１から所定時間Ｔが経過した後に開始するよう構成される。
【００５４】
時刻ｔ１に電源電位ＶＤＤの供給が開始されたことを受け、対応する第１のリレー４１（図１）が接続状態となっているテスト実施中の半導体チップ１１では、テストパッド１２ａの電位がローレベル（第１のレベル）からハイレベル（第２のレベル）に変化する。その結果、パワーオンリセット信号生成回路２０がパワーオンリセット信号ＰＯＮをハイレベルに活性化し、さらに、テスト回路２１がフォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦをハイレベルに活性化する。
【００５５】
一方、テスト実施中でない半導体チップ１１では、図１に示した第１のリレー４１が切断状態となっているため、テスタ５０が電源電位ＶＤＤの供給を開始してもテストパッド１２ａの電位が変化しない。したがって、パワーオンリセット信号生成回路２０が動作せず、それゆえパワーオンリセット信号ＰＯＮ及びフォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦのいずれも活性化されない。
【００５６】
テスト実施中の半導体チップ１１ではさらに、ＶＲＥＦ０発生回路１４による基準電位ＶＲＥＦ０の生成が開始される。ただし、この段階ではまだ上述した第１の接続中間点が固定されていないため、ＶＲＥＦ０発生回路１４によって生成される基準電位ＶＲＥＦ０には、半導体チップ１１によってばらつきがある。図４には、このばらつきのパターンとして、２種類のパターン（本来の電位より大きい場合と小さい場合）を示している。
【００５７】
ＶＲＥＦ０発生回路１４によって生成される基準電位ＶＲＥＦ０が本来の電位より大きい場合（「ＶＲＥＦ０大」のケース）、図４に示すように、基準電位ＶＲＥＦ０が立ち上がった時刻ｔ２（＜ｔ３）で、パワーオンリセット信号生成回路２０はパワーオンリセット信号ＰＯＮを非活性に戻すこととなる。したがって、時刻ｔ２以降時刻ｔ３までの間、テスト回路２１は通常動作モードとなる。テスト信号ＢＯＰ＿ＶＴＥＳＥがハイレベルに活性化する時刻ｔ３以降は、テスト回路２１はテストモードにエントリーした状態となる。
【００５８】
一方、ＶＲＥＦ０発生回路１４によって生成される基準電位ＶＲＥＦ０が本来の電位に比べて十分に小さい場合（「ＶＲＥＦ０小」のケース）、図４に示すように、基準電位ＶＲＥＦ０が立ち上がった時刻ｔ２においてもパワーオンリセット信号ＰＯＮが非活性に戻ることはない。これは、パワーオンリセット信号生成回路２０が、内部電位ＶＤＬＰがハイレベルになっていると認識できないためである。
【００５９】
ただし、半導体チップ１１では、パワーオンリセット信号制御回路３１を設けているので、遅くともテスト信号ＢＯＰ＿ＶＴＥＳＥがハイレベルに活性化する時刻ｔ３で、ＶＲＥＦ０発生回路１４によって生成される基準電位ＶＲＥＦ０の電位によらず、パワーオンリセット信号ＰＯＮが非活性に戻ることになる。したがって、いずれにしても時刻ｔ３以降、テスト回路２１はテストモードにエントリーした状態となる。
【００６０】
以下、図３に示したトランジスタＱ１〜Ｑ３の状態について、詳しく説明する。図３の回路図を参照すると理解されるように、テスタ５０が電源電位ＶＤＤの供給を開始する時刻ｔ１以前の段階では、いずれの半導体チップ１１においても、トランジスタＱ１はオフ状態、トランジスタＱ２，Ｑ３はオン状態となっている。
【００６１】
テスト実施中である半導体チップ１１では、時刻ｔ１でテストパッド１２ａの電位がハイレベルとなったことを受け、トランジスタＱ１がオン状態となる。したがって、少なくともテスト信号ＢＯＰ＿ＶＴＥＳＥがハイレベルに活性化する時刻ｔ３までの間、電位ＶＧはローレベルとなる。時刻ｔ３以降についても、上述したように、トランジスタＱ１のオン抵抗が、テスト信号ＢＯＰ＿ＶＴＥＳＥがハイレベルであるときに電位ＶＧがローレベルになるように設定されていることから、電位ＶＧはローレベルを継続する。したがって、図４に示すように、トランジスタＱ２はオン状態を継続する。
【００６２】
一方、トランジスタＱ３は、時刻ｔ１から所定時間Ｔが経過するまでの間、フォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦがハイレベルに活性化されていることから、オフ状態となる。時刻ｔ１から所定時間Ｔが経過した後には、フォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦが非活性に戻り、トランジスタＱ３もオン状態に戻る。所定時間Ｔは、時刻ｔ１＋Ｔが時刻ｔ４の後になるように設定されることから、時刻ｔ１＋ＴでトランジスタＱ３がオンとなった後、第１の節点ｎ１に現れる基準電位ＶＲＥＦ０が、テスタ５０から供給される基準電位ＶＲＥＦ０＿Ｐの電位レベルに等しくなる。
【００６３】
ここで、図４に示すように、時刻ｔ４と時刻ｔ１＋Ｔの間に位置する時刻ｔ５で、基準電位ＶＲＥＦ０が一旦低下している。これは、トリミング回路の操作によって上述した第１の接続中間点の位置を変え、強制的にＶＲＥＦ０発生回路１４の出力電位を下げていることによるものである。半導体チップ１１では、ＶＲＥＦ０発生回路１４の出力段にＰチャンネル型ＭＯＳトランジスタ１４ａを利用しているため、第１の節点ｎ１に外部から電位を与えることによって第１の節点ｎ１の電位をＶＲＥＦ０発生回路１４の出力電位より高くすることはできるが、低くすることは困難である。上記のように時刻ｔ１＋Ｔの到来に先だってＶＲＥＦ０発生回路１４の出力電位を低下させておくことで、第１の節点ｎ１の電位を基準電位ＶＲＥＦ０＿Ｐの電位レベルに合わせることが可能になる。
【００６４】
テスト実施中でない半導体チップ１１では、テストパッド１２ａの電位がハイレベルにならないので、トランジスタＱ１はオフ状態のままである。その結果、時刻ｔ３でフォースオフ信号ＴＶＲＥＦ０ＦＯＲＣＥＯＦＦがハイレベルに活性化された後トランジスタＱ２はオフ状態となり、以降もこの状態が継続される。これにより、テストパッド１２ｂと第１の節点ｎ１とが切り離された状態となるので、時刻ｔ４でテスタ５０が基準電位ＶＲＥＦ０＿Ｐの供給を開始しても、基準電位ＶＲＥＦ０＿Ｐが第１の節点ｎ１に供給されることはない。つまり、ウエハテストシステム１では、プローブカード４０に第２のリレー４２を設けていないにも関わらず、テスト実施中でない半導体チップ１１には基準電位ＶＲＥＦ０＿Ｐが供給されなくなっている。したがって、図６に示したようなリーク電流Ｌが流れ、テスタ５０の電流供給能力が不足してしまうことが防止されている。
【００６５】
以上説明したように、本実施の形態による半導体チップ１１によれば、ＶＲＥＦ０フォース回路３０は、テストパッド１２ｃに供給されるテスト信号ＢＯＰ＿ＶＴＥＳＥが活性化されており、かつ、テストパッド１２ａの電位レベルがローレベルである場合に、第１の節点ｎ１をテストパッド１２ｂから切り離すことができる。したがって、第１の節点ｎ１からＶＲＥＦ０発生回路１４に向けて流れるリーク電流が原因でテスタ５０の電流供給能力が不足してしまうことを、プローブカード４０内に第２のリレー４２を設けずに防止できるので、プローブカード４０に搭載すべきリレーの数を低減することが可能になる。
【００６６】
また、パワーオンリセット信号制御回路３１を設け、出力信号ＴＶＴＥＳＥがハイレベルである場合のパワーオンリセット信号ＰＯＮをローレベルに固定するようにしたので、ＶＲＥＦ０発生回路１４の出力電位が本来の電位レベルより小さい場合であっても、テスト信号ＢＯＰ＿ＶＴＥＳＥが活性化されたこと（つまり、テストが開始されたこと）に応じて、パワーオンリセット信号ＰＯＮをローレベルに戻し、テスト回路２１をテストモードにエントリーさせることが可能になる。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６８】
１          ウエハテストシステム
１０        ウエハ
１１        半導体チップ
１２ａ〜１２ｃ  テストパッド
１３        バンドギャップリファレンス回路
１４        ＶＲＥＦ０発生回路
１４ａ，１６ａ，１７ａ，１８ａ，１９ａ，Ｑ２，Ｑ３  Ｐチャンネル型ＭＯＳトランジスタ
１４ｂ，１５ａ，１６ｂ，１６ｃ，１８ｂ，１８ｃ，Ｒ１  抵抗
１４ｃ，１６ｄ，１７ｂ，１８ｄ，１９ｂ  オペアンプ
１５        分圧回路
１６        ＶＤＬＰ用基準電位生成回路
１７        ＶＤＬＰ発生回路
１８        ＶＡＲＹ用基準電位生成回路
１９        ＶＡＲＹ発生回路
２０        パワーオンリセット信号生成回路
２１        テスト回路
２２        バッファ
２３，Ｑ１  Ｎチャンネル型ＭＯＳトランジスタ
３０        ＶＲＥＦ０フォース回路
３１        パワーオンリセット信号制御回路
４０        プローブカード
４１        第１のリレー
４２        第２のリレー
４３ａ〜４３ｄ  端子
５０        テスタ
５１ａ      電源回路
５１ｂ      電圧生成回路
５１ｃ      テスト信号生成回路
５１ｄ      コマンド信号生成回路
ｎ１        第１の節点
Ｐ，Ｐａ〜Ｐｄ  ピン
ＰＳ        ピンセット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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