(57)【要約】【課題】電力計測において誤差要因となる電圧と電流の位相差(入力遅延差)を小さくするとともに、測定対象のアナログ信号に対して外乱を与えることなくサンプリング周期以下の分解能で位相差を最小にしたもの。【解決手段】並列に接続された複数の経路を介して共通の信号が入力される信号選択手段と、この信号選択手段の出力信号が入力されるＡ／Ｄ変換手段とを含む信号処理装置において、  前記信号選択部による信号経路の選択に連動して前記Ａ／Ｄ変換手段のサンプリングクロックのタイミングを調整する可変遅延手段を設けたことを特徴とするもの。【選択図】  図１
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【特許請求の範囲】
【請求項１】
並列に接続された複数の経路を介して共通の信号が入力される信号選択手段と、この信号選択手段の出力信号が入力されるＡ／Ｄ変換手段とを含む信号処理装置において、
前記信号選択部による信号経路の選択に連動して前記Ａ／Ｄ変換手段のサンプリングクロックのタイミングを調整する可変遅延手段を設けたことを特徴とする信号処理装置。
【請求項２】
前記信号経路の選択は、測定レンジの切換に連動して行われることを特徴とする請求項１記載の電力測定装置。
【請求項３】
前記並列に接続された複数の信号経路は、アッテネータを含むことを特徴とする請求項１または請求項２記載の電力測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力測定装置に関し、詳しくは、測定精度の改善に関する。
【背景技術】
【０００２】
図４は、従来の電力測定装置の一例を示すブロック図である。図４において、電力測定装置全体は、入力部１０と、演算部２０と、ＣＰＵ部３０とで構成されている。入力部１０の出力信号は演算部２０に入力され、演算部２０はバスを介してＣＰＵ部３０に接続されている。
【０００３】
入力部１０は、電圧入力部１１と、電圧入力部１１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１２と、電流入力部１３と、電流入力部１３から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１４と、高電圧の測定時に電圧入力端子の外部に接続される分圧器１５と、大電流の測定時に電流入力端子の外部に接続される分流器１６とで構成されている。
【０００４】
電圧入力部１１は分圧抵抗１１ａと演算増幅器１１ｂとで構成され、分圧抵抗１１ａの分圧出力は演算増幅器１１ｂで正規化されてＡ／Ｄ変換器１２に入力される。高電圧の測定時に電圧入力端子の外部に接続される分圧器１５は、入力可能範囲を超える高電圧を入力可能範囲の電圧に変換する。
【０００５】
電流入力部１３は分流抵抗１３ａと演算増幅器１３ｂとで構成され、分流抵抗１３ａの分流出力は演算増幅器１３ｂで正規化されてＡ／Ｄ変換器１４に入力される。大電流の測定時に電流入力端子の外部に接続される分流器１６は、入力可能範囲を超える大電流を入力可能範囲の電流に変換する。これらＡ／Ｄ変換器１２および１４の出力は、演算部２０に入力される。
【０００６】
演算部２０はＦＰＧＡ（Field Programmable Gate Array）で構成されていて、複数系統の入力部１０からＡ／Ｄ変換器１２および１４の出力が入力されている。
【０００７】
演算部２０には、各入力系統のＡ／Ｄ変換器１２の出力に基づき電圧の瞬時値を演算する電圧演算部２１、Ａ／Ｄ変換器１４の出力に基づき電流の瞬時値を演算する電流演算部２２、Ａ／Ｄ変換器１２および１４の出力に基づき電力の瞬時値を演算する電力演算部２３、これら電圧演算部２１と電流演算部２２および電力演算部２３で演算された瞬時値を格納する瞬時値格納部２４、瞬時値格納部２４に格納されている電圧値と電流値および電力値についてそれぞれ所定区間（たとえば５０ｍｓｅｃ〜２０ｓｅｃ）の平均値を演算する平均値演算部２５、これら平均値演算部２５で演算された平均値を格納する平均値格納部２６が設けられている。平均値格納部２６に格納されている平均値は、ＣＰＵ３１からの割り込みに応じてＣＰＵ部３０の測定データ格納部３４に転送格納される。
【０００８】
また、演算部２０には、ＣＰＵ部３０の電圧オフセット格納部３６および電流オフセット格納部３７に格納されている各入力系統の電圧オフセット値および電流オフセット値が転送格納されるオフセット格納部２７が設けられている。このオフセット格納部２７に転送格納される電圧オフセット値および電流オフセット値は、電圧演算部２１および電流演算部２２における瞬時値の演算に用いられる。
【０００９】
さらに、演算部２０には、複数系統の入力部１０から入力されるデジタル信号に対してＦＦＴ演算を行って実数部と虚数部に分けるＦＦＴ演算部２８も設けられている。
【００１０】
これら入力部１０および演算部２０をたとえば３系統実装することにより、三相の各相を同時に並行して測定できる。
【００１１】
ＣＰＵ部３０は、相互にバス接続されたＣＰＵ３１、操作部３２、表示部３３などで構成されている。ＣＰＵ３１は、装置全体の動作を統括制御する。操作部３２は、測定条件やオフセット処理条件などを設定入力する。表示部３３は、測定条件、オフセット処理条件、測定結果などを表示する。
【００１２】
さらにＣＰＵ部３０には、測定データ格納部３４、測定値演算部３５、電圧オフセット格納部３６、電流オフセット格納部３７、オフセット処理部３８などが設けられている。
【００１３】
測定データ格納部３４には、前述のように、ＣＰＵ３１からの割り込みに応じて、平均値格納部２６に格納されている平均値が転送格納されるとともに、ＦＦＴ演算部２８で演算された実数部と虚数部のデータ、測定値演算部３５における各種の演算結果なども格納される。
【００１４】
測定値演算部３５は、測定データ格納部３４に転送格納される電圧値、電流値、電力値の平均値、実数部と虚数部のデータなどに基づいて、各種電力、力率、位相差、負荷回路の各種パラメータ、電圧・電流・有効電力の高調波含有率や全高調波歪などを演算し、これらの演算結果を測定データ格納部３４に格納する。
【００１５】
電圧オフセット格納部３６には、電圧入力信号の変化に伴い行われる電圧測定レンジ変更時に、電圧入力端子の外部に接続される分圧器１５の入力端子を短絡した状態で測定される各入力系統の電圧オフセット値が格納される。
【００１６】
電流オフセット格納部３７には、電流入力信号の変化に伴い行われる電流測定レンジ変更時に、電流入力端子の外部に接続される分流器１６の入力端子を短絡した状態で測定される各入力系統の電流オフセット値が格納される。
【００１７】
オフセット処理部３８は、測定データ格納部３４に転送格納される電圧値および電流値の平均値に対して、電圧オフセット格納部３６に格納される電圧オフセット値および電流オフセット格納部３７に格納される電流オフセット値に基づく電圧測定値および電流測定値の直流オフセット補償演算処理を行う。具体的には、電圧測定値の平均値から電圧オフセット値を差し引き、電流測定値の平均値から電流オフセット値を差し引く。
【００１８】
なお、ＣＰＵ部３０には装置と外部装置との間で各種データの授受などを行うための通信部なども設けられるが図示しない。
【００１９】
図５は、図４の構成における高調波測定動作の流れを説明するフローチャートである。まず、高調波の測定開始に先立ち、測定条件を含む各種パラメータの設定が行われる（ステップＳ１）。
【００２０】
高調波を測定するための測定系統の各種パラメータの設定が完了すると、操作部３２に設けられている図示しない測定開始ボタンが押し下げられたか否かが判断される（ステップＳ２）。測定開始ボタンが押し下げられると入力信号に対する高調波測定が開始され、表示器３３に測定された高調波の測定データが表示される（ステップＳ３）。
【００２１】
高調波の測定データが表示されるごとに、操作部３２に設けられている図示しない測定停止ボタンが押し下げられたか否かが判断される（ステップＳ４）。
【００２２】
このようにして、高調波測定動作は、操作部３２に設けられている図示しない測定停止ボタンの押し下げが検出されるまで繰り返して実行される。
【００２３】
測定停止ボタンの押し下げが検出されるとステップＳ１まで戻り、次の測定を行うための各種パラメータ設定を待機する。
【００２４】
なお、ステップＳ２において、測定開始ボタンが押し下げが検出されるまで、ステップＳ１への戻りを繰り返す。
【００２５】
非特許文献１には、高調波測定を有し、三相インバータの効率を１台で測定できる電力測定装置の構成が記載されている。
【００２６】
特許文献１には、入力生成部等で付加される位相に起因して発生する計測誤差を補償するように構成された電力計測装置が記載されている。
【００２７】
図６は入力部が電圧測定機能と電流測定機能に分離して構成された従来の構成例を示すブロック図であり、電圧測定機能の例を示している。図６において、アナログ入力信号の入力端子４１には減衰量の異なる複数のアッテネータ４２が接続されている。アッテネータ４２の出力端子にはセレクタ４３を介してアンプ４４が接続され、アンプ４４の出力端子にはＡ／Ｄ変換器４５が接続されている。
【００２８】
Ａ／Ｄ変換器４５は、アンプ４４から出力されるアナログ信号を、クロック発生部４６から出力されるサンプリングクロックの周期にしたがってデジタル信号に変換する。
【００２９】
レンジ設定部４６は、所定のレンジになるように、アッテネータ４２の減衰量およびアンプ４４のゲインを連動して切り替える。
【先行技術文献】
【非特許文献】
【００３０】
【非特許文献１】岩瀬  久、伊東  修、橘  勝也、「プレシジョンパワーアナライザＷＴ３０００」、横河技報、横河電機株式会社、２００５年１月２０日、Ｖｏｌ．４９  Ｎｏ．１（２００５）  ｐ．１７−２０
【特許文献】
【００３１】
【特許文献１】特開２０００−３３８１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
ところで、電力計測における重要なパラメータとして、電圧と電流間の位相差がある。一般的には位相差は位相角（Deg）で表現されるが、測定器における位相差は、時間遅延に他ならない。電圧と電流を同時に計測して電力計測を行う電力測定装置において、電圧測定チャンネルと電流測定チャンネルとの間の遅延差をゼロにすることが、計測精度を高めるために必須である。
【００３３】
位相差ゼロの信号を電力測定装置に入力することにより、位相差ゼロとして解析されることを期待するが、実際には、入力部１０を構成するアッテネータ、アンプの特性、切り替え回路の経路長差などにより、電圧と電流のチャンネル間での遅延差が変わり、これが位相差誤差として計測精度に影響を及ぼすことになる。
【００３４】
近年、インバータ制御技術の発達に伴い、従来の商用周波数よりも高い周波数での電力解析や、評価を行うことの要求が高まっている。高い周波数になると、測定系の伝搬遅延が位相差の誤差要因として影響することになり、その影響が無視できなくなる。
【００３５】
そこで、たとえば回路配線配置で位相差が少なくなるように考慮するが、レンジ切り替えなど、測定条件によって遅延差が発生することになる。
【００３６】
この遅延差をキャンセルするため、入力信号のレンジごとに遅延素子を切り替えて調整することが考えられるが、レンジが多数の場合には多種類の遅延素子が必要となる。さらに、切り替え回路なども必要になり、コスト増、信号品位の劣化なども予想される。
【００３７】
また、アナログ入力信号がＡ／Ｄ変換器で変換されたデジタル信号をＦＩＦＯメモリなどにより遅延を調整することが考えられるが、Ａ／Ｄ変換器のサンプリングクロック周期以下の遅延差をキャンセルすることはできない。
【００３８】
本発明は、このような課題を解決するものであり、その目的は、電力計測において誤差要因となる電圧と電流の位相差、すなわち、入力遅延差を小さくすることにある。
【００３９】
そして、測定対象のアナログ信号に対して外乱を与えることなく、サンプリング周期以下の分解能で位相差を最小にすることを目的とする。
【課題を解決するための手段】
【００４０】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
並列に接続された複数の経路を介して共通の信号が入力される信号選択手段と、この信号選択手段の出力信号が入力されるＡ／Ｄ変換手段とを含む信号処理装置において、
前記信号選択部による信号経路の選択に連動して前記Ａ／Ｄ変換手段のサンプリングクロックのタイミングを調整する可変遅延手段を設けたことを特徴とする。
【００４１】
請求項２記載の発明は、請求項１記載の信号処理装置において、
前記信号経路の選択は、測定レンジの切換に連動して行われることを特徴とする。
【００４２】
請求項３記載の発明は、請求項１または請求項２記載の電力測定装置において、
前記並列に接続された複数の信号経路は、アッテネータを含むことを特徴とする。
【発明の効果】
【００４３】
これらにより、測定対象のアナログ信号に対して外乱を与えることなく、サンプリング周期以下の分解能で位相差を最小にすることができ、測定精度の向上が実現できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施例を示すブロック図である。
【図２】電圧と電流のチャンネル間における遅延差の一例を示す波形図である。
【図３】電圧と電流のチャンネル間における位相差の説明図である。
【図４】従来の電力測定装置の一例を示すブロック図である。
【図５】図４の構成における高調波測定動作の流れを説明するフローチャートである。
【図６】従来の電圧測定機能の構成例を示すブロック図である。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図６と共通する部分には同一の符号を付けている。図１と図６の相違点は、クロック発生部４７の出力系統における可変遅延回路４８の有無にある。
【００４６】
図１のＡ／Ｄ変換器４５のクロック端子の系統には、可変遅延回路４８が設けられている。この可変遅延回路４８は、クロック発生部４７からＡ／Ｄ変換器４５のクロック端子に入力されるクロック信号を、レンジ設定部４６のレンジ設定変更に連動して、所定時間遅延させる。
【００４７】
レンジ設定部４６には、可変遅延回路４８に設定すべき遅延量として、各測定チャンネルにおいてあらかじめ求めた電圧と電流のチャンネル間における遅延差を補償するための補償値が設定されている。
【００４８】
そして、Ａ／Ｄ変換器４５のクロックの位相を可変遅延回路４８の遅延量に応じて変化させることによりサンプリングのタイミングを変化させ、電圧と電流のチャンネル間における遅延差をキャンセルして位相差ゼロを実現する。
【００４９】
このようなクロックの位相変化は、たとえばＦＰＧＡに内蔵されているＰＬＬの位相シフト機能を使用することにより、容易にサンプリング周期以下の分解能で所望の値に設定できる。
【００５０】
たとえば、電圧波形と電流波形がＡ／Ｄ変換器に入力される場合において、電流波形が遅れてＡ／Ｄ変換器に到達する場合には、その遅れ分に応じて電圧波形のサンプルタイミングを遅らせることにより、Ａ／Ｄ変換器の出力データ間における遅れ分がキャンセルされることになる。
【００５１】
図１に示した電圧測定機能の実施例の場合には、電流波形の遅れ分に応じてＡ／Ｄ変換器４５のクロックの位相を可変遅延回路４８の遅延量に応じて変化させることによりサンプリングのタイミングを変化させ、電圧と電流のチャンネル間における遅延差をキャンセルして位相差をゼロにする。
【００５２】
図２は、電圧と電流のチャンネル間における遅延差の一例を示す波形図である。図２において、電流波形Ｉは、電圧波形Ｖに対して１０度の位相差で遅れている。
【００５３】
そこで、電圧をサンプリングするクロックの位相を、電圧と電流のチャンネル間における位相差１０度に応じて１０度だけずらせる。これにより、図３に示すように、電流波形Ｉと電圧波形Ｖは、同じ位相でサンプリングされることになる。
【００５４】
なお、それぞれのレンジに対する遅延量は、通常、既知でかつ不変であることから、レンジ設定ごとに位相シフト量を適切に選ぶことで、常に、電圧波形と電流波形の位相差を最小にできる。
【００５５】
また、上記実施例では電圧測定機能ブロックの例を示しているが、電力測定にあたっては電流測定機能ブロックも必要である。
【００５６】
また、同様な構成のものを複数用意することにより、単相電力測定や多相電力測定にも適応できる。
【００５７】
このような構成によれば、アナログ信号に手を加えることがないため、遅延素子などによる減衰や歪などの外部からの影響を受けることなくタイミング調整が可能となり、測定精度の向上が図れる。
【００５８】
以上説明したように、本発明によれば、電力計測の誤差要因となる電圧と電流の位相差である入力遅延差を小さくすることができ、正確な電力測定結果が得られる電力測定装置が実現できる。
【符号の説明】
【００５９】
４１  端子４１
４２  アッテネータ
４３  セレクタ
４４  アンプ
４５  Ａ／Ｄ変換器
４６  レンジ設定部
４７  クロック発生部
４８  可変遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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