(57)【要約】【課題】ウェハーテストにおいて適切な結果を取得する。【解決手段】半導体集積回路は、テスト回路と、複数の信号セルと、電源供給セルと、制御回路とを具備する。テスト回路は、テスト対象回路に対して所定のテストを行う。複数の信号セルは、テスト回路およびテスト対象回路に入力信号を入力する。電源供給セルは、テストにおいて複数の信号セルのうち一部の信号セルに電源を供給する。制御回路は、電源が供給されない信号セルが含まれるテストにおいて使用されない信号セルからの入力信号の値を所定値に制御する。【選択図】図３
2015081885.tif 000002
【特許請求の範囲】
【請求項１】
テスト対象回路に対して所定のテストを行うテスト回路と、
前記テスト回路および前記テスト対象回路に入力信号を入力する複数の信号セルと、
前記テストにおいて前記複数の信号セルのうち一部の信号セルに電源を供給する電源供給セルと、
前記電源が供給されない信号セルが含まれる前記テストに使用されない信号セルからの前記入力信号の値を所定値に制御する制御回路と
を具備する半導体集積回路。
【請求項２】
前記半導体集積回路は、矩形の半導体チップに設けられ、
前記複数の信号セルは、前記半導体チップの４辺のそれぞれに沿って配列され、
前記電源供給セルは、前記半導体チップの２辺のうち少なくとも一方に沿って配列された前記信号セルに前記電源を供給する
請求項１記載の半導体集積回路。
【請求項３】
前記テスト対象回路は、前記入力信号を前記所定値に制御することを指示する制御信号と出力信号とを生成して前記信号セルに供給し、
前記信号セルは、前記制御信号に従って前記入力信号を前記所定値に制御して前記出力信号を出力する
請求項１記載の半導体集積回路。
【請求項４】
テスト対象回路に対して所定のテストを行うテスト回路と、
前記テスト回路および前記テスト対象回路に入力信号を入力する複数の信号セルと、
前記テストにおいて前記複数の信号セルのうち一部の信号セルに電源を供給する電源供給セルと、
前記電源が供給されない信号セルが含まれるテストに使用されない信号セルからの前記入力信号の値を所定値に制御する制御回路と、
前記複数の信号セルのうち前記一部の信号セルと前記電源供給セルとのそれぞれに対応する位置にプローブが設けられたプローブカードと
を具備するテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体集積回路に関する。詳しくは、テストが行われる半導体集積回路に関する。
【背景技術】
【０００２】
従来より、半導体の製造工程においては、インゴットからのウェハーの切り出しや、ウェハー上への回路パターンの形成などの後にウェハーテストが行われている。このウェハーテストにおいては、検査効率を向上させるために、ウェハー上の複数（例えば、２×２の４個）の半導体チップに対して同時にテストが行われる。それぞれの半導体チップには複数の電極パッドが設けられており、ウェハーテストにおいては、それらの電極パッドと対応する位置に探針（プローブ）が配置されたプローブカードが用いられる。このプローブカードには、プローブの他、テスタに接続される複数のピン端子と、それらのピン端子にプローブを接続する配線とが設けられている。
【０００３】
ここで、半導体チップ上の全ての電極パッドについてプローブカードにプローブを設ける構成では、プローブカード上のプローブの密度が高くなる。このため、プローブとピン端子との間の配線が複雑になって、同時にテストする半導体チップ数を多くしようとすると、全ての電極パッドについてプローブを設けることができなくなってしまう。そこで、半導体チップ上の全ての電極パッドでなく、一部の電極パッドのみを使用してテストを行うテストシステムが提案されている（例えば、特許文献１参照。）。このテストシステムによれば、半導体チップ上の一部の電極パッドについてのみ、プローブカードにプローブを設ければよいため、プローブカード上の配線が簡易なもので済み、同時にテスト可能な半導体チップの個数を増加させることが容易になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２２２２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術では、ウェハーテストにおいて適切な結果を取得することができないおそれがある。半導体チップにおいて電極パッドのそれぞれには入出力セルが設けられており、テストにおいて使用しない電極パッドに対応する入出力セルには電源が供給されないことがある。また、電源が供給される入出力セルであっても、テストにおいて使用されないセルに対しては、プローブカードはプローブを接触させない。これらの、テストに使用されない入出力セルから、半導体チップ内の回路に対して、電圧レベルが不定の入力信号が入力されるおそれがある。この入力信号により、ウェハーテストにおいて正確なテスト結果が得られなくなるおそれがある。
【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、ウェハーテストにおいて適切な結果を取得することを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、テスト対象回路に対して所定のテストを行うテスト回路と、上記テスト回路および上記テスト対象回路に入力信号を入力する複数の信号セルと、上記テストにおいて上記複数の信号セルのうち一部の信号セルに電源を供給する電源供給セルと、上記電源が供給されない信号セルが含まれる上記テストに使用されない信号セルからの上記入力信号の値を所定値に制御する制御回路とを具備する半導体集積回路である。これにより、テストにおいて複数の信号セルのうち電源が供給されない信号セルからの入力信号の値が所定値に制御されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記半導体集積回路は、矩形の半導体チップに設けられ、上記複数の信号セルは、上記半導体チップの４辺のそれぞれに沿って配列され、上記電源供給セルは、上記半導体チップの２辺のうち少なくとも一方に沿って配列された上記信号セルに上記電源を供給してもよい。これにより、半導体チップの２辺のうち少なくとも一方に沿って配列された上記信号セルに電源が供給されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記テスト対象回路は、上記入力信号を上記所定値に制御することを指示する制御信号と出力信号とを生成して上記信号セルに供給し、上記信号セルは、上記制御信号に従って上記入力信号を上記所定値に制御して上記出力信号を出力してもよい。これにより、制御信号に従って入力信号が所定値に制御されるという作用をもたらす。
【００１０】
また、本技術の第２の側面は、テスト対象回路に対して所定のテストを行うテスト回路と、上記テスト回路および上記テスト対象回路に入力信号を入力する複数の信号セルと、上記テストにおいて上記複数の信号セルのうち一部の信号セルに電源を供給する電源供給セルと、上記電源が供給されない信号セルが含まれる上記テストに使用されない信号セルからの上記入力信号の値を所定値に制御する制御回路と、上記複数の信号セルのうち上記一部の信号セルと上記電源供給セルとのそれぞれに対応する位置にプローブが設けられたプローブカードとを具備するテストシステムである。これにより、電源が供給されない信号セルが含まれるテストに使用されない信号セルからの入力信号の値が所定値に制御されるという作用をもたらす。
【発明の効果】
【００１１】
本技術によれば、ウェハーテストにおいて適切な結果を取得することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態におけるテストシステムの一構成例を示す全体図である。
【図２】第１の実施の形態における半導体チップの平面図の一例である。
【図３】第１の実施の形態における半導体チップの一構成例を示す回路図である。
【図４】第１の実施の形態における２辺を用いるテスト領域の一例を示す図である。
【図５】第１の実施の形態における１辺を用いるテスト領域の一例を示す図である。
【図６】第１の実施の形態におけるプローブカードの平面図の一例である。
【図７】第１の実施の形態におけるプローブ基板の平面図の一例である。
【図８】第１の変形例における半導体チップの一構成例を示す回路図である。
【図９】第２の変形例における半導体チップの一構成例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（一部の信号セルからの入力信号を無効にする例）
２．変形例
【００１４】
＜１．第１の実施の形態＞
［テストシステムの構成例］
図１は、第１の実施の形態におけるテストシステムの一構成例を示すブロック図である。このテストシステムは、ウェハーテストを行うためのシステムであり、ウェハー１００、プローブカード２００およびテスタ３００を備える。
【００１５】
ウェハー１００は、半導体のインゴットから切り出された円盤状の部材である。このウェハー１００には、複数の半導体チップ１１０が形成される。半導体チップ１１０は、半導体集積回路が形成された矩形状の部品である。それぞれの半導体チップ１１０には、内部回路や、複数の電極パッドなどが形成される。これらの内部回路および電極パッドは、図１において省略されている。
【００１６】
ここで、ウェハーテストにおいては、テスト効率を向上させるために、所定数以下の半導体チップ１１０が同時にテストされる。同時にテストされる半導体チップ１１０の最大数からなる領域と同じサイズの領域を以下、「テスト領域」１６０と称する。テスト領域１６０は、例えば、４×４の１６個の半導体チップ１１０からなる領域と同じサイズの領域である。
【００１７】
ウェハーテストにおいては、テストが行われていない半導体チップ１１０のみからなる領域がテスト領域１６０に設定され、その領域のテストが終了すると、まだテストが行われていない別の領域にテスト領域１６０が変更される。そして、全ての半導体チップ１１０のテストが完了するまで、テスト領域１６０の変更と、テスト領域１６０におけるテストとが繰り返し実行される。
【００１８】
プローブカード２００は、複数の探針（プローブ）が設けられた治具である。これらのプローブは、テスト領域１６０内の半導体チップ１１０上の電極パッドに対応する位置に設けられる。また、プローブカード２００は、テスタ３００に接続される。ウェハーテストにおいては、ウェハー１００が置かれた載置台などが駆動して、テスト領域１６０内の電極パッドのそれぞれにプローブカード２００上のプローブを接触させる。
【００１９】
テスタ３００は、半導体チップ１１０上に形成された内部回路に対するテストを行うものである。駆動装置が電極パッドにプローブを接触させると、テスタ３００は、テストの開始を通知するテスト開始信号を生成して、そのテスト開始信号をテスト領域１６０内の半導体チップ１１０のそれぞれにプローブカード２００を介して送信する。そして、テスタ３００は、半導体チップ１１０上の内部回路の電気特性などについてのテストを行う。
【００２０】
［半導体チップの構成例］
図２は、第１の実施の形態における半導体チップ１１０の平面図の一例である。この半導体チップ１１０は、複数の電極パッド１２０と、内部回路１５０とを備える。また、電極パッド１２０のそれぞれの下部には１つの入出力セルが設けられ、電極パッド１２０のそれぞれは、その下部の入出力セルに接続される。これらの入出力セルは、同図において省略されている。
【００２１】
電極パッド１２０は、プローブを接触させることによりプローブカード２００に電気的に接続される電極である。電極パッド１２０のそれぞれは、例えば、矩形状の半導体チップ１１０の４辺の各辺に沿って配列される。また、電極パッド１２０のそれぞれは、入出力セルを介して内部回路１５０に接続される。内部回路１５０は、半導体チップ１１０上に形成された回路である。
【００２２】
図３は、第１の実施の形態における半導体チップ１１０の一構成例を示す回路図である。この半導体チップ１１０は、複数の電極パッド１２０と、複数の電源供給セル１３０と、複数の信号セル１４０と、内部回路１５０とを備える。内部回路１５０は、テスト回路１５１と、テスト対象回路１５２と、複数のＡＮＤ（論理積）ゲート１５３とを備える。
【００２３】
電源供給セル１３０は、プローブカード２００からの電力を内部回路１５０または信号セル１４０に供給する入出力セルである。電源供給セル１３０のそれぞれには、１つの電極パッド１２０が接続される。電源供給セル１３０は、複数の信号セル１４０からなる複数のグループのそれぞれについて設けられる。
【００２４】
電源供給セル１３０は、対応するグループ内の信号セル１４０に対し、電極パッド１２０からの電力を供給する。ここで、テストにおいて用いられない信号セル１４０に対応する電源供給セル１３０の電極パッド１２０に対しては、プローブカード２００はプローブを接触させない。このため、テストにおいて使用されない信号セル１４０の中には電源自体が供給されないものがある。また、電源供給セル１３０から電源が供給される信号セル１４０であっても、テストにおいて使用されないセルに対しては、プローブカード２００はプローブを接触させない。
【００２５】
また、テストに使用される信号セル１４０に対応する電源供給セル１３０は、電極パッド１２０からの電力を、それらの信号セル１４０の他、内部回路１５０にも供給する。
【００２６】
信号セル１４０は、内部回路１５０との間で信号を入出力するものである。この信号セル１４０は、ＡＮＤゲート１４１、スイッチ１４２、プル抵抗１４３およびバッファ１４４を備える。
【００２７】
ＡＮＤゲート１４１は、入力イネーブル信号ＩＥＮに従って入力信号ＩＮを出力するものである。ここで、入力イネーブル信号ＩＥＮは、入力信号ＩＮを無効にするか否かを指示する信号であり、内部回路１５０により生成される。また、入力信号ＩＮは、電極パッド１２０から内部回路１５０へ入力される信号であり、テスタ３００により生成される。例えば、入力信号ＩＮを無効にする場合には入力イネーブル信号ＩＥＮにはローレベルが設定され、そうでない場合にはハイレベルが設定される。入力信号ＩＮには、テスト開始信号が含まれる。ＡＮＤゲート１４１は、２つの入力端子を有し、その一方には入力イネーブル信号ＩＥＮが内部回路１５０から入力され、他方には入力信号ＩＮが電極パッド１２０を介して入力される。ＡＮＤゲート１４１は、これらの信号の論理和を入力信号ＩＮとして内部回路１５０に出力する。
【００２８】
スイッチ１４２は、プルイネーブル信号ＰＥＮに従ってプル抵抗１４３をＡＮＤゲート１４１の入力端子に接続するものである。ここで、プルイネーブル信号ＰＥＮは、プル抵抗１４３を接続するか否かを指示する信号であり、内部回路１５０により必要に応じて生成される。スイッチ１４２は２つの端子を有し、その一方は、プル抵抗１４３に接続され、他方は、ＡＮＤゲート１４１の入力端子および電極パッド１２０に接続される。プル抵抗１４３を接続することにより、適切なレベルの入力信号ＩＮが伝送される。
【００２９】
プル抵抗１４３は、入力信号ＩＮの電圧を適切なレベルにするために設けられる抵抗である。このプル抵抗１４３の一端はスイッチ１４２に接続され、他端には、基準電位（例えば、接地電位）が印加される。
【００３０】
バッファ１４４は、ドライブ能力制御信号ＤＳおよび出力イネーブル信号ＯＥＮに従って出力信号ＯＵＴを出力するものである。ここで、出力信号ＯＵＴは、内部回路１５０から電極パッド１２０へ出力される信号であり、内部回路１５０により必要に応じて生成される。出力イネーブル信号ＯＥＮは、出力信号ＯＵＴを無効にするか否かを指示する信号であり、内部回路１５０により必要に応じて生成される。ドライブ能力制御信号ＤＳは、出力信号ＯＵＴの電圧を制御する信号であり、内部回路１５０により必要に応じて生成される。
【００３１】
テスト回路１５１は、テスタ３００の制御に従ってテスト対象回路１５２に対するテストを行うものである。このテスト回路１５１は、信号セル１４０のいずれかからテスト開始信号を受け取ると、テスト対象回路１５２に対するテストを開始する。このテスト回路１５１は、テストにおいて、例えば、テストパターンを生成する処理や、テスト結果と期待値とを照合する処理などを行う。これらの処理は、本来テスタ３００が行うべき処理であるが、これらの処理をテスト回路１５１が代わりに行うためにテスタ３００の負担が軽減される。このように、テスタ３００の機能の一部を代替する半導体チップ１１０上のテスト回路１５１は、ＢＩＳＴ（Built-In Self Test）回路とも呼ばれる。
【００３２】
テスト対象回路１５２は、半導体チップ１１０において所定の機能を実現するために生成された回路である。
【００３３】
ＡＮＤゲート１５３は、端子イネーブル信号ＴＥＮに従って信号セル１４０からの入力信号ＩＮを無効にするものである。ＡＮＤゲート１５３は、信号セル１４０ごとに１つ設けられる。ここで、端子イネーブル信号ＴＥＮは、入力信号ＩＮを無効にするか否かを指示する信号であり、イネーブル信号生成回路１５４により生成される。例えば、入力信号ＩＮを無効にする場合には、端子イネーブル信号ＴＥＮにハイレベルが設定され、そうでない場合にはローレベルが設定される。ここで、入力信号ＩＮを「無効にする」とは、信号セル１４０からの入力信号ＩＮの値を、所定値（例えば、「０」）に制御することを意味する。
【００３４】
このＡＮＤゲート１５３は、２つの入力端子を有し、その一方には、端子イネーブル信号ＴＥＮを反転した信号が入力され、他方は、ＡＮＤゲート１４１からの入力信号ＩＮが入力される。ＡＮＤゲート１５３は、これらの信号の論理和を入力信号ＩＮとしてテスト回路１５１に供給する。このＡＮＤゲート１５３には、ウェハーテストにおいて、電源供給セル１３０のいずれかから電源が供給される。
【００３５】
なお、ＡＮＤゲート１５３により入力信号ＩＮを無効にしているが、この構成に限定されない。例えば、ＡＮＤゲートの代わりにＯＲゲートなどを設けて入力信号ＩＮを無効にしてもよい。また、ＡＮＤゲート１５３は、特許請求の範囲に記載の制御回路の一例である。
【００３６】
イネーブル信号生成回路１５４は、テスト開始信号が入力されると、テストにおいて使用されない信号セル１４０からの入力信号ＩＮを無効にするイネーブル信号ＴＥＮを生成するものである。無効にする入力信号ＩＮは、例えば、矩形の半導体チップ１１０の辺のうち、平行な２辺に沿って配列された信号セル１４０からの入力信号ＩＮである。イネーブル信号生成回路１５４は、生成したイネーブル信号をＡＮＤゲート１５３のそれぞれへ供給する。
【００３７】
このように、テストにおいて使用されない信号セル１４０からの入力信号ＩＮを無効にすることにより、レベルが不定な入力信号ＩＮがテスト回路１５１やテスト対象回路１５２に入力されることを防止することができる。したがって、テストシステムは、精度の高いウェハーテストを行うことができる。
【００３８】
図４は、第１の実施の形態における２辺を用いるテスト領域１６０の一例を示す図である。同図に示すようにテスト領域１６０は、４×４の１６個の半導体チップ１１０からなる領域と同じサイズの領域である。なお、テスト領域１６０の形状やサイズは、同図に例示した形状等に限定されない。例えば、１６×１や、２×２の半導体チップ１１０からなる領域と同じサイズであってもよい。
【００３９】
図４において、半導体チップ１１０上の黒塗りの四角形は、プローブを接触させる電極パッドを示し、白抜きの四角形は、プローブを接触させない電極パッドを示す。同図に例示するように、半導体チップ１１０の４辺のうち、平行な２辺に沿った電極パッドが、プローブを接触させる電極パッドとして用いられる。プローブを接触させない電極パッドはテストにおいて使用されず、その電極パッドからの入力信号ＩＮは無効に設定される。
【００４０】
図４では、４辺のうち平行な２辺をテストに用いる構成としているが、電極パッドの一部のみを使用するのであれば、この構成に限定されない。例えば、４辺のうち１辺に沿って配列された電極パッドのみを用いる構成であってもよい。
【００４１】
図５は、第１の実施の形態における１辺を用いるテスト領域の一例を示す図である。同図に例示するように、半導体チップ１１０の４辺のうち、１辺に沿った電極パッドが、プローブを接触させる電極パッドとして用いられる。
【００４２】
［プローブカードの構成例］
図６は、第１の実施の形態におけるプローブカード２００の平面図の一例である。このプローブカード２００は、プローブ基板２１０と複数のピン端子２２０とを備える。
【００４３】
ピン端子２２０は、テスタ３００とプローブカード２００とを接続するための端子である。ピン端子２２０のそれぞれは、信号線２１９を介してプローブ基板２１０に接続され、また、信号線２２９を介してテスタ３００に接続される。プローブ基板２１０は、複数のプローブが設けられた基板である。
【００４４】
ここで、プローブカード２００の形状は、円盤形状など、対向する２つの平面を有する形状であり、それらの平面の一方にプローブが設けられ、他方にピン端子２２０が設けられる。
【００４５】
図７は、第１の実施の形態におけるプローブ基板２１０の平面図の一例である。このプローブ基板２１０には、複数のプローブ２１１が設けられる。これらのプローブ２１１は、テスト領域１６０内の半導体チップ１１０上の電極パッドのうち、テストに使用される電極パッドに対応する位置に設けられる。例えば、半導体チップ１１０の４辺のうち平行な２辺に沿った電極パッドのみがテストに使用される場合、それらの電極パッドに対応する位置にのみプローブ２１１が設けられる。これらのプローブ２１１のそれぞれには、ピン端子２２０のいずれかが信号線２１９を介して接続される。
【００４６】
図７に例示したように、半導体チップ１１０の一部の電極パッドについてプローブ２１１を設けたため、プローブカード２００上のプローブ２１１の密度は、半導体チップ１１０の全ての電極パッドについてプローブ２１１を設ける場合よりも小さくなる。このため、プローブ２１１とピン端子２２０とを接続する配線が単純化し、プローブを設ける制約が緩和される。この結果、同時に測定する半導体チップ１１０の個数を多くすることができる。これにより、効率的にテストを行うことができ、テストに要する時間を短縮することができる。
【００４７】
このように、本技術の第１の実施の形態によれば、半導体チップ１１０は、テストにおいて使用されない信号セルからの入力信号ＩＮの値を所定値に制御するため、不定値がテスト回路１５１等に入力されることを防止することができる。これにより、テストシステムは、ウェハーテストにおいて適切なテスト結果を取得することができる。
【００４８】
［第１の変形例］
第１の実施の形態では、半導体チップ１１０にイネーブル信号に従って入力信号を無効にする信号セル１４０を設けていたが、入力信号を無効にする機能を持たない信号セル１４０を設けてもよい。第１の変形例の半導体チップ１１０は、入力信号を無効にする機能を持たない信号セル１４０を設けた点において第１の実施の形態と異なる。
【００４９】
図８は、第１の変形例における半導体チップ１１０の一構成例を示す回路図である。変形例の半導体チップ１１０は、信号セル１４０において、ＡＮＤゲート１４１、スイッチ１４２、プル抵抗１４３の代わりにバッファ１４５を備える点において第１の実施の形態と異なる。
【００５０】
バッファ１４５は、電極パッド１２０からの入力信号ＩＮをＡＮＤゲート１５３の入力端子へ出力するものである。
【００５１】
このように、第１の変形例によれば、入力信号を無効にする回路を信号セル１４０に設けなくてよいため、信号セル１４０の回路構成を簡易にすることができる。
【００５２】
［第２の変形例］
第１の実施の形態では、内部回路１５０にイネーブル信号生成回路１５４を設けていたが、内部回路１５０にイネーブル信号生成回路１５４を設けない構成としてもよい。第２の変形例の半導体チップ１１０は、内部回路１５０にイネーブル信号生成回路１５４を設けない点において第１の実施の形態と異なる。
【００５３】
図９は、第２の変形例における半導体チップ１１０の一構成例を示す回路図である。第２の変形例の半導体チップ１１０は、イネーブル信号１５４を備えない点において第１の実施の形態と異なる。第２の変形例のテスタ３００は、テストモード信号を生成して、プローブカード２００、電極パッド１３および信号セル１４０を介してＡＮＤゲート１５３およびテスト回路１５１に供給する。このテストモード信号は、例えば、ウェハーテストを行う期間においてハイレベルに設定され、それ以外の期間にローレベルに設定される。
【００５４】
テスト回路１５１は、テストモード信号がハイレベルである期間において、テストに使用する信号セル１４０からの入力信号ＩＮを使用して、テストを行う。
【００５５】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００５６】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【００５７】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００５８】
なお、本技術は以下のような構成もとることができる。
（１）テスト対象回路に対して所定のテストを行うテスト回路と、
前記テスト回路および前記テスト対象回路に入力信号を入力する複数の信号セルと、
前記テストにおいて前記複数の信号セルのうち一部の信号セルに電源を供給する電源供給セルと、
前記電源が供給されない信号セルが含まれる前記テストに使用されない信号セルからの前記入力信号の値を所定値に制御する制御回路と
を具備する半導体集積回路。
（２）前記半導体集積回路は、矩形の半導体チップに設けられ、
前記複数の信号セルは、前記半導体チップの４辺のそれぞれに沿って配列され、
前記電源供給セルは、前記半導体チップの２辺のうち少なくとも一方に沿って配列された前記信号セルに前記電源を供給する
前記（１）記載の半導体集積回路。
（３）前記テスト対象回路は、前記入力信号を前記所定値に制御することを指示する制御信号と出力信号とを生成して前記信号セルに供給し、
前記信号セルは、前記制御信号に従って前記入力信号を前記所定値に制御して前記出力信号を出力する
前記（１）または（２）記載の半導体集積回路。
（４）テスト対象回路に対して所定のテストを行うテスト回路と、
前記テスト回路および前記テスト対象回路に入力信号を入力する複数の信号セルと、
前記テストにおいて前記複数の信号セルのうち一部の信号セルに電源を供給する電源供給セルと、
前記電源が供給されない信号セルが含まれる前記テストに使用されない信号セルからの前記入力信号の値を所定値に制御する制御回路と、
前記複数の信号セルのうち前記一部の信号セルと前記電源供給セルとのそれぞれに対応する位置にプローブが設けられたプローブカードと
を具備するテストシステム。
【符号の説明】
【００５９】
１００  ウェハー
１１０  半導体チップ
１２０  電極パッド
１３０  電源供給セル
１４０  信号セル
１４１  ＡＮＤ（論理積）ゲート
１４２  スイッチ
１４３  プル抵抗
１４４、１４５  バッファ
１５０  内部回路
１５１  テスト回路
１５２  テスト対象回路
１５３  ＡＮＤゲート
１５４  イネーブル信号生成回路
１６０  テスト領域
２００  プローブカード
２１０  プローブ基板
２１１  プローブ
２１９  信号線
２２０  ピン端子
２２９  信号線
３００  テスタ
【図１】
2015081885.tif 000003
【図２】
2015081885.tif 000004
【図３】
2015081885.tif 000005
【図４】
2015081885.tif 000006
【図５】
2015081885.tif 000007
【図６】
2015081885.tif 000008
【図７】
2015081885.tif 000009
【図８】
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【図９】
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