(57)【要約】【課題】外部インターフェース回路の特性ばらつきを抑えつつ、高速動作を可能にする。【解決手段】本半導体装置（１）は、デジタル信号（ＶＩＮ）を外部に出力するための外部インターフェース回路（１１）を備える。外部インターフェース回路は、ゲート電極に第１中間電圧（ＶＢＳ）が供給された状態で、デジタル信号に応じてソース電極に電源電圧（ＶＣＣＱ）又は第１中間電圧が選択的に供給されるハイ側の出力トランジスタ（ＴＰ１）を含む。外部インターフェース回路は更に、ゲート電極に第２中間電圧（ＶＣＣ）が供給された状態で、デジタル信号に応じてソース電極にグラウンド電圧（ＶＳＳＱ）又は第２中間電圧が選択的に供給されるロー側の出力トランジスタ（ＴＮ１）を含む。第１中間電圧は、差動増幅器（１６１０）を含んで構成された減算回路によって電源電圧と所定の基準電圧（ＶＲＥＦ）との差に応じて生成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路と、前記内部回路から供給された信号を外部端子を介して出力するための外部インターフェース回路と、を備える半導体装置であって、
前記外部インターフェース回路は、
前記内部回路から供給されたデジタル信号に応じた信号を前記外部端子に出力する出力バッファ回路と、
差動増幅器を含んで構成された減算回路によって、電源電圧と所定の基準電圧との差に応じた第１中間電圧を生成する中間電圧生成部と、を有し、
前記出力バッファ回路は、
前記第１中間電圧が供給される第１ノードにゲート電極が接続され、前記外部端子にドレイン電極が接続されるハイ側の出力トランジスタと、
前記グラウンド電圧より高く、前記電源電圧より低い電圧であって、前記第１電圧と異なる第２中間電圧が供給される第２ノードにゲート電極が接続され、前記外部端子にドレイン電極が接続されるロー側の出力トランジスタと、
前記内部回路から供給されたデジタル信号に応じて、前記ハイ側の出力トランジスタのソース電極を、前記電源電圧が供給される電源ノード又は前記第１ノードに選択的に接続するハイ側のドライバ回路と、
前記デジタル信号に応じて、前記ロー側の出力トランジスタのソース電極を、前記グラウンド電圧が供給されるグラウンドノード又は前記第２ノードに選択的に接続するロー側のドライバ回路と、を含む、半導体装置。
【請求項２】
請求項１において、
前記外部インターフェース回路は、
前記中間電圧生成部によって生成された前記第１中間電圧を入力し、前記第１ノードに出力するボルテージフォロア回路を、更に有する、半導体装置。
【請求項３】
請求項２において、
前記外部インターフェース回路は、
前記外部端子と、前記出力バッファ回路と、前記ボルテージフォロア回路とを夫々複数含み、
前記出力バッファ回路は、夫々の前記外部端子に対応して設けられ、
夫々の前記ボルテージフォロア回路は、前記中間電圧生成部によって生成された前記第１中間電圧を、対応する前記出力バッファ回路の前記第１ノードに供給する、半導体装置。
【請求項４】
請求項３において、
前記所定の基準電圧は、シリコンのバンドギャップ電圧に基づいて生成される、半導体装置。
【請求項５】
請求項４において、
前記内部回路は、メモリコントローラを含み、
前記外部インターフェース回路は、外部メモリと前記メモリコントローラとの間をインターフェースする、半導体装置。
【請求項６】
内部回路と、前記内部回路で生成された信号を外部端子を介して出力するための外部インターフェース回路と、を備える半導体装置であって、
前記外部インターフェース回路は、
前記内部回路から供給されたデジタル信号に応じた信号を前記外部端子に出力する出力バッファ回路と、
差動増幅器を含んで構成された減算回路によって、電源電圧と所定の基準電圧との差に応じた第１中間電圧を生成する中間電圧生成部と、を有し、
前記出力バッファ回路は、
前記第１中間電圧が供給される第１ノードにゲート電極が接続され、前記外部端子にドレイン電極が接続されるハイ側の出力トランジスタと、
前記グラウンド電圧より高く、前記電源電圧より低い第２中間電圧が供給される第２ノードにゲート電極が接続され、前記外部端子にドレイン電極が接続されるロー側の出力トランジスタと、
前記ハイ側の出力トランジスタのソース電極と前記電源電圧が供給される電源ノードとの間に接続される第１駆動トランジスタと、
前記ロー側の出力トランジスタのソース電極と前記グラウンド電圧が供給されるグラウンドノードとの間に接続される第２駆動トランジスタと、
前記デジタル信号の論理レベルに応じて前記第１駆動トランジスタ及び前記第２駆動トランジスタを制御する制御部と、を有し、
前記制御部は、前記デジタル信号が第１論理レベルの場合に、前記第２中間電圧を前記第２駆動トランジスタのゲート電極に供給するとともに、前記電源電圧を前記第１駆動トランジスタのゲート電極に供給し、前記デジタル信号が第２論理レベルの場合に、前記グラウンド電圧を前記第２駆動トランジスタのゲート電極に供給するとともに、前記第１中間電圧をソースフォロアを介して前記第１駆動トランジスタのゲート電極に供給する、半導体装置。
【請求項７】
請求項６において、
前記制御部は、
前記デジタル信号の振幅を変換して前記第１駆動トランジスタのゲート電極に供給する第１レベルシフト回路と、
前記デジタル信号の振幅を、前記第２中間電圧と前記グラウンド電圧の間の振幅に変換して、前記第２駆動トランジスタのゲート電極に供給する第２レベルシフト回路と、を含み、
前記第１レベルシフト回路は、
夫々のソース電極が前記電源ノードに共通に接続され、夫々のゲート電極及びドレイン電極がたすき掛け接続されたＰチャネル型の第１及び第２トランジスタと、
前記デジタル信号に基づいて駆動され、ソース電極がグラウンドノードに接続されるＮチャネル型の第３トランジスタと、
前記デジタル信号の反転信号に基づいて駆動され、ソース電極がグラウンドノードに接続されるＮチャネル型の第４トランジスタと、
前記第３トランジスタのドレイン電極と、前記第１トランジスタのドレイン電極との間に接続され、ゲート電極が前記第１ノードに接続されるＰチャネル型の第５トランジスタと、
前記第４トランジスタのドレイン電極と、前記第２トランジスタのドレイン電極との間に接続され、ゲート電極が前記第１ノードに接続されるＰチャネル型の第６トランジスタと、を含み、
前記第１及び第２トランジスタのドレイン電極の何れか一方が、前記第１駆動トランジスタのゲート電極に接続される、半導体装置。
【請求項８】
請求項７において、
前記第１レベルシフト回路は、
前記第３トランジスタと前記第５トランジスタの間に直列に接続され、ゲート電極に前記第２中間電圧が供給されるＮチャネル型の第７トランジスタと、
前記第４トランジスタと前記第６トランジスタの間に直列に接続され、ゲート電極に前記第２中間電圧が供給されるＮチャネル型の第８トランジスタとを更に有する、半導体装置。
【請求項９】
請求項８において、
前記外部インターフェース回路は、
前記中間電圧生成部によって生成された前記第１中間電圧を前記第１ノードに供給するボルテージフォロア回路を更に有する、半導体装置。
【請求項１０】
請求項９において、
前記外部インターフェース回路は、
前記外部端子と、前記出力バッファ回路と、前記ボルテージフォロア回路とを夫々複数含み、
前記出力バッファ回路は、夫々の前記外部端子に対応して設けられ、
夫々の前記ボルテージフォロア回路は、前記中間電圧生成部によって生成された前記第１中間電圧を、対応する前記出力バッファ回路の前記第１ノードに供給する、半導体装置。
【請求項１１】
請求項１０において、
前記所定の基準電圧は、シリコンのバンドギャップ電圧に基づいて生成される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、より低電圧で高速動作が要求される外部インターフェース回路を備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、半導体装置（ＬＳＩ；Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の低消費電力化及び高速化の要求から、半導体装置におけるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やメモリ等のコア部の低電圧化及び高速化が進められてきた。近年は、半導体装置におけるコア部のみならず、外部装置との間でデータの送受信を行うための外部インターフェース回路についても低電圧化及び高速化が求められている。
【０００３】
外部インターフェース回路の仕様は、国際標準規格等で定められていることが多い。例えば、ＳＤＲＡＭの規格の一つであるＬＰＤＤＲ２（Ｌｏｗ  Ｐｏｗｅｒ  ＤＤＲ２）は、動作電圧として１．２Ｖという低電圧が要求され、最大で５３３ＭＨｚの高速動作が要求されている。
【０００４】
低電圧化及び高速化に対応するため、半導体装置のコア部では、酸化膜厚の薄いトランジスタ（以下、「薄膜トランジスタ」と称する。）を用いて低電圧及び高速動作を実現している。しかしながら、薄膜トランジスタは耐圧が低いため、これを外部インターフェース回路における出力バッファ回路に適用した場合、コア部の動作電圧よりも大きな電圧が出力バッファ回路に印加され、出力バッファ回路を構成する薄膜トランジスタの破壊や特性劣化が起こる虞がある。そこで、従来から、外部インターフェース回路を構成するトランジスタには酸化膜厚の厚いトランジスタが用いられてきた。
【０００５】
しかしながら、酸化膜の厚いトランジスタでは、特に低電圧において高速動作が難しいという問題がある。そこで、薄膜トランジスタを用いて出力バッファ回路を構成しつつ、その薄膜トランジスタに耐圧を超える電圧が印加されないような工夫を施した外部インターフェース回路が提案されている（特許文献１乃至４参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−４３１３号公報
【特許文献２】特開２０００−２７８１１２号公報
【特許文献３】特開２００１−１０２９１６号公報
【特許文献４】特開平１０−２９４６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
例えば、特許文献１の外部インターフェース回路は、出力バッファ回路を構成するハイ側及びロー側の出力トランジスタのゲート電極の電圧を固定し、夫々の出力トランジスタのソース電極に印加する電圧を制御することにより、出力バッファ回路としての動作を実現している。例えば、ハイ側のトランジスタのゲート電極に、電源電圧よりも低く且つグラウンド電圧よりも高い中間レベルの固定電圧を印加するとともに、当該トランジスタのソース電極に前記固定電圧と電源電圧を切り替えて供給することで、ハイ側のトランジスタのオン・オフ動作を実現しつつ、ハイ側のトランジスタのゲート・ソース間電圧を制限している。ロー側のトランジスタも同様の制御により動作する。これにより、出力トランジスタに薄膜トランジスタを用いることができるので、外部インターフェース回路の低電圧化及び高速化を実現することができる。
【０００８】
また、その他の特許文献２乃至４に開示された外部インターフェース回路も同様に、出力トランジスタのゲート電極に中間レベルの電圧を供給し、ソース電極に当該中間レベルの電圧と電源電圧（グラウンド電圧）を切り替えて供給することで、薄膜トランジスタを出力トランジスタとして用いることを可能にしている。
【０００９】
しかしながら、上記特許文献１乃至４の外部インターフェース回路では、ハイ側の出力トランジスタのゲート・ソース間電圧のばらつきにより、出力バッファ回路の出力インピーダンスや出力バッファ回路の遅延時間のばらつくという問題がある。例えば、特許文献１乃至３の外部インターフェース回路では、ハイ側のトランジスタのゲート電極に供給される中間レベルの電圧が固定電圧とされるため、当該中間レベルの電圧と電源電圧とが相関なく別個にばらつく可能性がある。例えば、中間レベルの固定電圧と電源電圧のばらつきの方向が相異した場合、ハイ側の出力トランジスタのゲート・ソース間電圧の変動が大きくなり、出力バッファ回路の出力インピーダンスや遅延時間のばらつきが大きくなってしまう。
【００１０】
一方、特許文献４の外部インターフェース回路では、電源電圧に基づいて中間レベルの電圧を生成している。しかしながら、当該外部インターフェース回路では、ダイオード接続された複数のＭＯＳトランジスタを縦積みにした構成によって電源電圧から中間レベルの電圧を生成するため、縦積みされたＭＯＳトランジスタの特性がばらつくと、上記特許文献１乃至３の出力バッファ回路と同様に、ハイ側の出力トランジスタのゲート・ソース間電圧の変動が大きくなる虞がある。
【００１１】
更に、特許文献１及び特許文献２における外部インターフェース回路では、ハイ側の出力トランジスタのゲート電極に接続されるノードが出力トランジスタのスイッチング時に電流の吸い込み（シンク）先となるため、当該ノードのシンク能力が十分でないと、ハイ側の出力トランジスタのゲート電極の電圧が変動し、出力バッファ回路の動作が不安定になるという問題もある。
【００１２】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、本半導体装置は、内部回路で生成されたデジタル信号を外部に出力するための外部インターフェース回路を備える。外部インターフェース回路は、ゲート電極に第１中間電圧が供給された状態で、前記デジタル信号に応じてソース電極に電源電圧又は第１中間電圧が選択的に供給されるハイ側の出力トランジスタと、ゲート電極に第２中間電圧が供給された状態で、前記デジタル信号に応じてソース電極にグラウンド電圧又は第２中間電圧が選択的に供給されるロー側の出力トランジスタとを含む。前記第１中間電圧は、差動増幅器を含んで構成された減算回路によって、電源電圧と所定の基準電圧との差に応じて生成された電圧とされる。
【発明の効果】
【００１５】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、本半導体装置によれば、外部インターフェース回路の特性のばらつきを抑えつつ、高速動作が可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１は、実施の形態１に係る外部インターフェース回路を備えた半導体装置を例示する図である。
【図２】図２は、実施の形態１に係る出力バッファ回路の内部構成を例示する図である。
【図３】図３は、出力バッファ回路１８＿１の動作原理を示すタイミングチャート図である。
【図４】図４は、出力トランジスタＴＰ１、ＴＮ１に印加される電圧範囲を例示する図である。
【図５】図５は、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの関係を例示する図である。
【図６】図６は、中間電圧ＶＢＳを生成するための電圧生成部１６の内部構成を例示する図である。
【図７】図７は、外部インターフェース回路１１における電圧生成部１６と出力バッファ回路１８＿１〜１８＿ｎの接続例を示す図である。
【図８】図８は、実施の形態２に係る外部インターフェース回路の内部構成を例示する図である。
【図９】図９は、実施の形態２に係る出力バッファ回路の内部構成を例示する図である。
【図１０】図１０は、ゲートコントロール回路３２の内部構成例を示す図である。
【図１１】図１１は、出力バッファ回路３１＿１の動作原理を示すタイミングチャート図である。
【図１２】図１２は、ゲートコントロール回路３２の別の内部構成例を示す図である。
【発明を実施するための形態】
【００１８】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１９】
〔１〕（差動増幅回路によって電源電圧と基準電圧との差分に基づいて生成した中間電圧をハイ側の出力トランジスタのゲート電極に供給し、ソース電極に中間電圧又は電源電圧を供給する外部インターフェース回路）
本願の代表的な実施の形態に係る半導体装置（１）は、内部回路（１０）と、前記内部回路から供給された信号（ＶＩＮ＿１〜ＶＩＮ＿ｎ）を外部端子（ＰＩＯ＿１〜ＰＩＯ＿ｎ）を介して出力するための外部インターフェース回路（１１）と、を備える。本半導体装置において、外部インターフェース回路は、前記内部回路から供給されたデジタル信号に応じた信号を前記外部端子に出力する出力バッファ回路（１７＿１〜１７＿ｎ）と、差動増幅器（１６１０）を含んで構成された減算回路によって電源電圧（ＶＣＣＱ）と所定の基準電圧（ＶＲＥＦ）との差に応じた第１中間電圧（ＶＢＳ）を生成する中間電圧生成部（１６１）とを有する。前記出力バッファ回路は、前記第１中間電圧が供給される第１ノード（ＶＢＳ＿１〜ＶＢＳ＿ｎ）にゲート電極が接続され、前記外部端子にドレイン電極が接続されるハイ側の出力トランジスタ（ＴＰ１）を含む。前記出力バッファ回路は更に、前記グラウンド電圧より高く、前記電源電圧より低い電圧であって、前記第１電圧と異なる第２中間電圧（ＶＣＣ）が供給される第２ノード（ＮＧＬ＿１）にゲート電極が接続され、前記外部端子にドレイン電極が接続されるロー側の出力トランジスタ（ＴＮ１）を含む。前記出力バッファ回路は更に、前記内部回路から供給されたデジタル信号に応じて、前記ハイ側の出力トランジスタのソース電極を、前記電源電圧が供給される電源ノード（ＶＣＣＱ）又は前記第１ノードに選択的に接続するハイ側のドライバ回路（１８１）を含む。前記出力バッファ回路は更に、前記デジタル信号に応じて、前記ロー側の出力トランジスタのソース電極を、前記グラウンド電圧が供給されるグラウンドノード（ＶＳＳＱ）又は前記第２ノードに選択的に接続するロー側のドライバ回路（１８２）を含む。
【００２０】
これによれば、ハイ側及びロー側の出力トランジスタのゲート・ソース間及びドレイン・ソース間に印加される電圧を制限することができるので、ハイ側及びロー側の出力トランジスタに薄膜トランジスタを用いることができ、出力バッファ回路の高速化を図ることができる。更に、本半導体装置によれば、ハイ側の出力トランジスタのゲート電極に供給される第１中間電圧を、電源電圧との差が一定になるように制御することができるので、電源電圧が変動した場合であっても、ハイ側の出力トランジスタをオンさせるときに当該トランジスタのゲート・ソース間に供給される電圧を一定にすることができる。これにより、出力バッファ回路の出力インピーダンスや遅延時間のばらつきを小さくすることができる。
【００２１】
〔２〕（ボルテージフォロア）
項１の半導体装置において、前記外部インターフェース回路は、前記中間電圧生成部によって生成された前記第１中間電圧を入力し、前記第１ノードに出力するボルテージフォロア回路（２０＿１〜２０＿ｎ）を更に有する。
【００２２】
これによれば、前記第１ノードの電圧を安定させることができるので、出力バッファ回路の動作の安定性を高めることができる。
【００２３】
〔３〕（一つの中間電圧生成部と複数のボルテージフォロア及び出力バッファ）
項２の半導体装置において、前記外部インターフェース回路は、前記外部端子と、前記出力バッファ回路と、前記ボルテージフォロア回路とを夫々複数含む。前記出力バッファ回路は、夫々の前記外部端子に対応して設けられる。夫々の前記ボルテージフォロア回路は、前記中間電圧生成部によって生成された前記第１中間電圧を、対応する前記出力バッファ回路の前記第１ノードに供給する。
【００２４】
これによれば、個々の出力バッファ回路における出力インピーダンスや遅延時間のばらつきが小さいので、出力バッファ回路相互間の特性ばらつきも小さくなる。また、夫々の出力バッファ回路に対応させてボルテージフォロア回路が設けられるので、夫々の出力バッファ回路における第１ノードの電圧をより安定させることができる。
【００２５】
〔４〕（バンドギャップリファレンス電圧）
項１乃至３の何れかの半導体装置において、前記所定の基準電圧は、シリコンのバンドギャップ電圧（ＶＢＧＲ）に基づいて生成される。
【００２６】
これによれば、温度変動やプロセスのばらつき等の影響を受け難い基準電圧を生成することができるので、出力バッファ回路の特性ばらつきを更に小さくすることができる。
【００２７】
〔５〕（外部メモリ用のインターフェース回路）
項４の半導体装置において、前記内部回路はメモリコントローラ（１５）を含む。前記外部インターフェース回路は、外部メモリ（２）と前記メモリコントローラとの間をインターフェースする。
【００２８】
これによれば、特性ばらつきの小さいメモリインターフェース回路を提供することができる。
【００２９】
〔６〕（差動増幅回路によって電源電圧と基準電圧との差分に基づいて生成した中間電圧をハイ側の出力トランジスタのゲート電極に供給し、ソース電極を電源ノードと導通又はオープンにする外部インターフェース回路）
本願の代表的な別の実施の形態に係る半導体装置（１）は、内部回路（１０）と、前記内部回路で生成された信号を外部端子（ＰＩＯ＿１〜ＰＩＯ＿ｎ）を介して出力するための外部インターフェース回路（３０）と、を備える。外部インターフェース回路は、前記内部回路から供給されたデジタル信号（ＶＩＮ＿１〜ＶＩＮ＿ｎ）に応じた信号を前記外部端子に出力する出力バッファ回路（３１＿１〜３１＿ｎ）と、差動増幅器（１６１０）を含んで構成された減算回路によって電源電圧（ＶＣＣＱ）と所定の基準電圧（ＶＲＥＦ）との差に応じた第１中間電圧（ＶＢＳ）を生成する中間電圧生成部（１６１）とを有する。前記出力バッファ回路は、前記第１中間電圧が供給される第１ノード（ＶＢＳ＿１）にゲート電極が接続され、前記外部端子にドレイン電極が接続されるハイ側の出力トランジスタ（ＴＰ１）を含む。前記出力バッファ回路は、更に、前記グラウンド電圧より高く、前記電源電圧より低い第２中間電圧（ＶＣＣ）が供給される第２ノード（ＮＧＬ＿１）にゲート電極が接続され、前記外部端子にドレイン電極が接続されるロー側の出力トランジスタ（ＴＮ１）を含む。前記出力バッファ回路は更に、前記ハイ側の出力トランジスタのソース電極と前記電源電圧が供給される電源ノード（ＶＣＣＱ）との間に接続される第１駆動トランジスタ（ＴＰ２）と、前記ロー側の出力トランジスタのソース電極と前記グラウンド電圧が供給されるグラウンドノード（ＶＳＳＱ）との間に接続される第２駆動トランジスタ（ＴＮ２）と、を含む。前記出力バッファ回路は、更に、前記デジタル信号の論理レベルに応じて前記第１駆動トランジスタ及び前記第２駆動トランジスタを制御する制御部（３２）を有する。前記制御部は、前記デジタル信号が第１論理レベル（ローレベル）の場合に、前記第２中間電圧を前記第２駆動トランジスタのゲート電極に供給するとともに、前記電源電圧を前記第１駆動トランジスタのゲート電極に供給する。また、前記制御部は、前記デジタル信号が第２論理レベル（ハイレベル）の場合に、前記グラウンド電圧を前記第２駆動トランジスタのゲート電極に供給するとともに、前記第１中間電圧をソースフォロア（ＭＰ５、ＭＰ６）を介して前記第１駆動トランジスタのゲート電極に供給する。
【００３０】
これによれば、ハイ側及びロー側の出力トランジスタのゲート・ソース間に印加される電圧を制限することができるので、ハイ側及びロー側の出力トランジスタとして薄膜トランジスタを用いることができ、出力バッファ回路の高速化を図ることができる。更に、本半導体装置によれば、ハイ側の出力トランジスタのゲート電極に供給される第１中間電圧を、電源電圧との差が一定になるように制御することができるので、電源電圧が変動した場合であっても、ハイ側の出力トランジスタをオンさせるときに当該トランジスタのゲート・ソース間に供給される電圧を一定にすることができる。これにより、出力バッファ回路の出力インピーダンスや遅延時間のばらつきを小さくすることができる。また、本半導体装置によれば、第１ノードに大きな電流を流し込むような電流経路が形成されないので、出力トランジスタのスイッチング時に第１ノードの電圧を安定させることができ、出力バッファ回路の動作の安定性を高めることができる。
【００３１】
〔７〕（制御部の構成）
項６の半導体装置において、前記制御部は、前記デジタル信号の振幅を変換して前記第１駆動トランジスタのゲート電極に供給する第１レベルシフト回路（３２１）と、前記デジタル信号の振幅を、前記第２中間電圧（ＶＣＣ）と前記グラウンド電圧（ＶＳＳＱ）の間の振幅に変換して、前記第２駆動トランジスタのゲート電極に供給する第２レベルシフト回路（３２２）と、を含む。前記第１レベルシフト回路は、夫々のソース電極が前記電源ノードに共通に接続され、夫々のゲート電極及びドレイン電極がたすき掛け接続されたＰチャネル型の第１及び第２トランジスタ（ＭＰ３、ＭＰ４）と、前記デジタル信号に基づいて駆動され、ソース電極がグラウンドノード（ＶＳＳＱ）に接続されるＮチャネル型の第３トランジスタ（ＭＮ３）とを含む。前記第１レベルシフト回路は、更に、前記デジタル信号の反転信号（ＶＧＬ２）に基づいて駆動され、ソース電極がグラウンドノードに接続されるＮチャネル型の第４トランジスタ（ＭＮ４）を含む。前記第１レベルシフト回路は、更に、前記第３トランジスタのドレイン電極と、前記第１トランジスタのドレイン電極との間に接続され、ゲート電極が前記第１ノードに接続されるＰチャネル型の第５トランジスタ（ＭＰ５）を含む。前記第１レベルシフト回路は、更に、前記第４トランジスタのドレイン電極と、前記第２トランジスタのドレイン電極との間に接続され、ゲート電極が前記第１ノードに接続されるＰチャネル型の第６トランジスタ（ＭＰ６）を含む。前記第１及び第２トランジスタのドレイン電極の何れか一方が、前記第１駆動トランジスタのゲート電極に接続される。
【００３２】
これによれば、前記制御部を簡単な回路構成によって実現することができる。
【００３３】
〔８〕（第１レベルシフト回路の改良構成）
項７の半導体装置において、第１レベルシフト回路は、前記第３トランジスタと前記第５トランジスタの間に直列に接続され、ゲート電極に第２中間電圧が供給されるＮチャネル型の第７トランジスタ（ＭＮ５）と、前記第４トランジスタと前記第６トランジスタの間に直列に接続され、ゲート電極に第２中間電圧が供給されるＮチャネル型の第８トランジスタ（ＭＮ６）を更に有する。
【００３４】
これによれば、Ｎチャネル型の第３及び第４トランジスタのドレイン・ソース間に印加される電圧を制限することができるので、第３及び第４トランジスタに薄膜トランジスタを用いることができる。
【００３５】
〔９〕（ボルテージフォロア）
項６乃至８の何れかの半導体装置において、前記外部インターフェース回路は、前記中間電圧生成部によって生成された前記第１中間電圧を前記第１ノードに供給するボルテージフォロア回路（２０＿１〜２０＿ｎ）を更に有する。
【００３６】
これによれば、第１ノードの電圧を更に安定させることができる。
【００３７】
〔１０〕（一つの中間電圧生成部と複数のボルテージフォロア及び出力バッファ）
項９の半導体装置において、前記外部インターフェース回路は、前記外部端子と、前記出力バッファ回路と、前記ボルテージフォロア回路とを夫々複数含む。前記出力バッファ回路は、夫々の前記外部端子に対応して設けられる。夫々の前記ボルテージフォロア回路は、前記中間電圧生成部によって生成された前記第１中間電圧を、対応する前記出力バッファ回路の前記第１ノードに供給する。
【００３８】
これによれば、個々の出力バッファ回路における出力インピーダンスや遅延時間のばらつきが小さいので、出力バッファ回路相互間の特性ばらつきも小さくなる。また、夫々の出力バッファ回路に対応させてボルテージフォロア回路が設けられるので、夫々の出力バッファ回路における第１ノードの電圧をより安定させることができる。
【００３９】
〔１１〕（バンドギャップリファレンス電圧）
項１０の半導体装置において、前記所定の基準電圧は、シリコンのバンドギャップ電圧（ＶＢＧＲ）に基づいて生成される。
【００４０】
これによれば、温度変動やプロセスのばらつき等の影響を受け難い基準電圧を生成することができるので、出力バッファ回路の特性ばらつきを更に小さくすることができる。
【００４１】
２．実施の形態の詳細
実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
【００４２】
≪実施の形態１≫
図１は、実施の形態１に係る外部インターフェース回路を備えた半導体装置を例示する図である。
【００４３】
同図に示される半導体装置１は、例えば、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成される。半導体装置１は、例えば、マイクロプロセッシングユニット（ＭＰＵ）であり、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成されたワンチップの半導体装置である。半導体装置１には外部メモリ（ＥＸＴＬ＿ＭＲＹ）２が接続される。半導体装置１は、外部メモリ２にアクセス可能にされ、外部メモリ２を用いてプログラム処理を実行する。外部メモリ２は、大容量の外付けＲＡＭであり、例えばＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。ＤＤＲ  ＳＤＲＡＭとしては、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＬＰＤＤＲ２等が例示することができる。
【００４４】
具体的に、半導体装置１は、内部回路１０、外部インターフェース回路１１、及び複数の外部端子を備える。なお、同図には、複数の外部端子として、電源端子ＰＶ１、ＰＶ２、グラウンド端子ＰＳ、外部インターフェース端子ＰＩＯ＿１〜ＰＩＯ＿ｎ（ｎは２以上の整数）が代表的に例示されている。
【００４５】
内部回路１０と外部インターフェース回路１１とは、異なる電源電圧からの給電により動作可能とされる。外部インターフェース回路１１は、電源端子ＰＶ２に供給された電圧ＶＣＣＱを電源として動作する。電源電圧ＶＣＣＱは、外部メモリ２としてのＤＤＲ  ＳＤＲＡＭの規格で定められた動作電圧に対応した電圧である。例えば、外部メモリ２がＤＤＲ３であれば、電源電圧ＶＣＣＱは１．５Ｖとされ、外部メモリ２がＬＰＤＤＲ２であれば、１．２Ｖとされる。内部回路１０は、電源端子ＰＶ１に供給された電圧ＶＤＤを電源として動作する。内部回路１０内の各回路は、酸化膜厚の薄いトランジスタ（薄膜トランジスタ）によって構成される。電源電圧ＶＤＤは、薄膜トランジスタの耐圧（例えば、１．０Ｖ）を超えないような、電源電圧ＶＣＣＱよりも低い電圧とされる。本実施の形態では、一例として、外部メモリ２がＬＰＤＤＲ２であって、電源電圧ＶＣＣＱとして１．２Ｖが供給され、電源電圧ＶＤＤとして０．９Ｖが供給されるものとする。なお、参照符号ＶＣＣＱ、ＶＤＤは、電源電圧のみならず、電源電圧が供給される電源ノードをも表すものとする。また、グラウンド端子ＰＳにはグラウンド電圧ＶＳＳＱ（＝０Ｖ）が供給され、当該グラウンド電圧と当該グラウンド電圧が供給されるグラウンドノードを参照符号ＶＳＳＱで表記する。
【００４６】
内部回路１０は、例えば、中央処理装置（ＣＰＵ）１３及びメモリ部（ＭＲＹ）１４を含んで構成されるデータ処理部１２と、メモリコントローラ１５と、その他の図示されないシステムバスやダイレクトメモリアクセスコントローラ（ＤＭＡＣ）等）から構成される。前述したように、これらの回路は薄膜トランジスタによって構成される。
【００４７】
メモリ部１４は、プログラムが格納された不揮発性のメモリ（例えば、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリ等）、揮発性のメモリ（内蔵ＲＡＭ：Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、及び各種レジスタ等を含んで構成される。中央処理装置１３がメモリ部１４に格納されたプログラムをフェッチしてデコードし、外部メモリ２を用いて実行することにより、各種の演算処理及び制御が実現される。
【００４８】
メモリコントローラ１５は、外部インターフェース端子ＰＩＯ＿１〜ＰＩＯ＿ｎに接続される外部メモリ２と内部回路１０との間のデータの送受信を制御する。具体的には、データ処理部１２等からのメモリアクセス要求に応じて、外部メモリ２にアクセスするためのアドレス信号、書き込み又は読み出しを指示するためのコマンド信号、及びライトデータ等（以下、「デジタル信号群」と総称する。）を外部インターフェース回路１１に与えるとともに、リードアクセスに応じて外部メモリ２から読み出されたリードデータを外部インターフェース回路１１から受け取る。
【００４９】
以下、メモリコントローラ１５から外部インターフェース回路１１に供給されるデジタル信号群を参照符号ＶＩＮで表し、そのデジタル信号群のうち、出力バッファ回路１８＿１〜１８＿ｎに供給される夫々のデジタル信号を参照符号ＶＩＮ＿１〜ＶＩＮ＿ｎで表す。
【００５０】
外部インターフェース端子ＰＩＯ＿１〜ＰＩＯ＿ｎは、半導体装置１と外部メモリ２とを電気的に接続するための複数の外部端子である。
【００５１】
外部インターフェース回路１１は、メモリコントローラ１５から供給されたデジタル信号を外部インターフェース端子ＰＩＯ＿１〜ＰＩＯ＿ｎに出力するとともに、外部メモリ２から外部インターフェース端子ＰＩＯ＿１〜ＰＩＯ＿ｎに供給された信号をメモリコントローラ１５に出力する。具体的に、外部インターフェース回路１１は、電圧生成部１６と、外部インターフェース端子ＰＩＯ＿１〜ＰＩＯ＿ｎの夫々に対応して設けられた複数の入出力回路１７＿１〜１７＿ｎとを含む。
【００５２】
入出力回路１７＿１〜１７＿ｎは、外部インターフェース端子ＰＩＯ＿１〜ＰＩＯ＿ｎの夫々に対応して設けられ、対応する外部インターフェース端子を介して信号の送受信を行う。例えば、入出力回路１７＿１は、外部インターフェース端子ＰＩＯ＿１に接続される出力バッファ回路１８＿１及び入力バッファ回路１９＿１を含んで構成される。入力バッファ回路１９＿１は、外部メモリ２から入力端子ＰＩＯ＿１に供給された信号を所望の電圧振幅（例えば電源電圧ＶＤＤ）の信号に変換し、メモリコントローラ１５に出力する。出力バッファ回路１８＿１は、データ処理部１２等からメモリコントローラ１５を介して供給された信号を所望の電圧振幅（電源電圧ＶＣＣＱ）の信号に変換し、入力端子ＰＩＯ＿１に出力する。入出力回路１７＿２〜１７＿ｎも同様の構成とされ、夫々が備える入力バッファ回路及び出力バッファ回路によって、対応する外部インターフェース端子を介した信号の送受信を可能にする。
【００５３】
電圧生成部１６は、出力バッファ回路１８＿１〜１８＿ｎの動作を制御するための電圧を生成する。
【００５４】
以下、出力バッファ回路１８＿１〜１８＿ｎと電圧生成部１６について、更に詳細に説明する。
【００５５】
図２は、出力バッファ回路の内部構成を例示する図である。同図には、外部インターフェース端子ＰＩＯ＿１に接続される出力バッファ回路１８＿１が代表的に例示されている。なお、出力バッファ回路１８＿１〜１８＿ｎは、夫々同一の回路構成とされる。
【００５６】
出力バッファ回路１８＿１は、ハイ側の出力トランジスタＴＰ１、ロー側の出力トランジスタＴＮ１、抵抗ＲＨ、ＲＬ、ハイ側のドライバ回路１８１、及びロー側のドライバ回路１８２を含む。
【００５７】
ハイ側の出力トランジスタＴＰ１は、そのゲート電極がノードＶＢＳ＿１に接続され、そのドレイン電極が抵抗ＲＨを介して外部インターフェース端子ＰＩＯ＿１に接続され、そのソース電極がノードＮＳＨに接続される。ロー側の出力トランジスタＴＮ１は、そのゲート電極がノードＮＧＬ＿１に接続され、そのドレイン電極が抵抗ＲＬを介して外部インターフェース端子ＰＩＯ＿１に接続され、そのソース電極がノードＮＳＬに接続される。出力トランジスタＴＰ１、ＴＮ１は薄膜トランジスタである。抵抗ＲＨ、ＲＬは、ＥＳＤ保護と出力バッファ回路の出力インピーダンスの調整のために接続される。
【００５８】
ノードＶＢＳ＿１には、グラウンド端子ＰＳに供給されるグラウンド電圧ＶＳＳＱ（０Ｖ）より高く、電源電圧ＶＣＣＱより低い電圧（以下、「中間電圧」と称する。）ＶＢＳが供給される。詳細は後述するが、電圧ＶＢＳは、電圧生成部１６によって生成される。一方、ノードＮＧＬ＿１には、グラウンド電圧ＶＳＳＱより高く、電源電圧ＶＣＣＱより低い電圧であって、中間電圧ＶＢＳと異なる電圧が供給される。特に制限されないが、本実施の形態では、ノードＮＧＬ＿１に中間電圧として電源電圧ＶＣＣが供給されるものとする。
【００５９】
ハイ側のドライバ回路１８１は、電源ノードＶＣＣＱとノードＶＢ＿１との間に接続され、内部回路１０から供給されたデジタル信号ＶＩＮに応じて、ハイ側の出力トランジスタＴＰ１のソース電極（ノードＮＳＨ）を電源ノードＶＣＣＱ又はノードＶＢ＿１に選択的に接続する。例えば、ドライバ回路１８１は、電源のノードＶＣＣＱとノードＮＳＨとの間に接続されたＰチャネル型のＭＯＳトランジスタＭＰ１と、ノードＮＳＨとノードＶＢ＿１との間に接続されたＮチャネル型のＭＯＳトランジスタＭＮ１と、ＭＯＳトランジスタＭＮ１、ＭＰ１のゲート電極を制御するゲートコントロール回路（ＧＣＮＴ）１８１１とを含んで構成される。ゲートコントロール回路１８１１は、メモリコントローラ１５から供給されたデジタル信号ＶＩＮ＿１の論理レベルに応じて、ＭＯＳトランジスタＭＮ１、ＭＰ１を相補的にオン・オフさせる。例えば、ゲートコントロール回路１８１１は、デジタル信号ＶＩＮ＿１がハイレベルの場合に、ＭＯＳトランジスタＭＰ１をオンさせるとともにＭＯＳトランジスタＭＮ１をオフさせ、デジタル信号ＶＩＮ＿１がローレベルの場合に、ＭＯＳトランジスタＭＰ１をオフさせるとともにＭＯＳトランジスタＭＮ１をオンさせる。換言すれば、ゲートコントロール回路１８１１回路は、デジタル信号ＶＩＮ＿１によって入力されたＶＳＳＱ−ＶＣＣＱ振幅の波形をＶＢＳ−ＶＣＣＱ振幅の波形に変換するレベルシフタとして機能する。これにより、ハイ側の出力トランジスタＴＰ１のソース電極には、電源電圧ＶＣＣＱ又は中間電圧ＶＢＳが印加される。
【００６０】
ロー側のドライバ回路１８２は、グラウンドノードＶＳＳＱとノードＮＧＬ＿１との間に接続され、内部回路１０から供給されたデジタル信号ＶＩＮに応じて、ロー側の出力トランジスタＴＮ１のソース電極（ノードＮＳＬ）をグラウンドノードＶＳＳＱ又はノードＮＧＬ＿１に選択的に接続する。例えば、ドライバ回路１８２は、グラウンドノードＶＳＳＱとノードＮＳＬとの間に接続されたＮチャネル型のＭＯＳトランジスタＭＮ２と、ノードＮＧＬ＿１とノードＮＳＬとの間に接続されたＰチャネル型のＭＯＳトランジスタＭＰ２と、ＭＯＳトランジスタＭＮ２、ＭＰ２のゲート電極を制御するゲートコントロール回路（ＧＣＮＴ）１８１２とを含んで構成される。ゲートコントロール回路１８１２は、デジタル信号ＶＩＮ＿１の論理レベルに応じて、ＭＯＳトランジスタＭＮ２、ＭＰ２を相補的にオン・オフさせる。例えば、ゲートコントロール回路１８１２は、デジタル信号ＶＩＮ＿１がハイレベルの場合に、ＭＯＳトランジスタＭＰ２をオンさせるとともにＭＯＳトランジスタＭＮ２をオフさせ、デジタル信号ＶＩＮ＿１がローレベルの場合に、ＭＯＳトランジスタＭＰ２をオフさせるとともにＭＯＳトランジスタＭＮ２をオンさせる。換言すれば、ゲートコントロール回路１８１２は、デジタルＶＩＮ＿１によって入力されたＶＳＳＱ−ＶＣＣＱ振幅の波形をＶＳＳＱ−ＶＤＤ振幅の波形に変換するレベルシフタとして機能する。これにより、ロー側の出力トランジスタＴＮ１のソース電極には、電源電圧ＶＤＤ又はグラウンド電圧ＶＳＳＱが印加される。
【００６１】
図３に、出力バッファ回路１８＿１の動作原理を示すタイミングチャートを例示する。なお、以降の図では、ＶＣＣＱ＝１．２Ｖ、ＶＤＤ＝０．９Ｖ、ＶＢＳ＝０．３Ｖ、ＶＳＳＱ＝０Ｖした場合を一例として説明する。
【００６２】
同図に示されるように、時刻ｔ０においてデジタル信号ＶＩＮ＿１がローレベル（ＶＳＳＱ＝０Ｖ）からハイレベル（ＶＤＤ＝０．９Ｖ）に切り替わると、ゲートドライバ回路１８１１がＭＯＳトランジスタＭＰ１をオンさせるとともにＭＯＳトランジスタＭＮ１をオフさせる。これにより、ノードＮＳＨ（出力トランジスタＴＰ１のソース電極）が、ローレベル（ＶＢＳ＝０．３Ｖ）からハイレベル（ＶＣＣＱ＝１．２Ｖ）に切り替わり、出力トランジスタＴＰ１がオンする。また、時刻ｔ０におけるデジタル信号ＶＩＮ＿１のローレベルからハイレベルへの切り替わりに応じて、ゲートドライバ回路１８２１がＭＯＳトランジスタＭＰ２をオンさせるとともにＭＯＳトランジスタＭＮ２をオフさせる。これにより、ノードＮＳＬ（出力トランジスタＴＮ１のソース電極）が、ローレベル（ＶＳＳＱ＝０Ｖ）からハイレベル（ＶＤＤ＝０．９Ｖ）に切り替わり、出力トランジスタＴＮ１がオフする。したがって、時刻ｔ０において、出力トランジスタＴＰ１がオンするとともに出力トランジスタＴＮ１がオフするため、外部インターフェース端子ＰＩＯ＿１の電圧はハイレベル（ＶＣＣＱ＝１．２Ｖ）になる。
【００６３】
その後、時刻ｔ１においてデジタル信号ＶＩＮ＿１がハイレベルからローレベルに切り替わると、ゲートドライバ回路１８１１がＭＯＳトランジスタＭＮ１をオンさせるとともにＭＯＳトランジスタＭＰ１をオフさせる。これにより、ノードＮＳＨ（出力トランジスタＴＰ１のソース電極）が、ハイレベル（ＶＣＣＱ＝１．２Ｖ）からローレベル（ＶＢＳ＝０．３Ｖ）に切り替わり、出力トランジスタＴＰ１がオフする。また、時刻ｔ１におけるデジタル信号ＶＩＮ＿１のローレベルからハイレベルへの切り替わりに応じて、ゲートドライバ回路１８２１がＭＯＳトランジスタＭＮ２をオンさせるとともにＭＯＳトランジスタＭＰ２をオフさせる。これにより、ノードＮＳＬ（出力トランジスタＴＮ１のソース電極）が、ハイレベル（ＶＤＤ＝０．９Ｖ）からローレベル（ＶＳＳＱ＝０Ｖ）に切り替わり、出力トランジスタＴＮ１がオンする。したがって、時刻ｔ１において、出力トランジスタＴＮ１がオンするとともに出力トランジスタＴＰ１がオフするため、外部インターフェース端子ＰＩＯ＿１の電圧はローレベル（ＶＳＳＱ＝０Ｖ）になる。
【００６４】
図４に、出力トランジスタＴＰ１、ＴＮ１に印加される電圧範囲を示す。
【００６５】
前述したように、出力トランジスタＴＰ１のゲート電極には中間電圧ＶＢＳが印加され、ソース電極には電源電圧ＶＣＣＱ又は中間電圧ＶＢＳが印加されるため、出力トランジスタＴＰ１のゲート・ソース間には、最大で（ＶＣＣＱ−ＶＢＳ）の電圧が印加される。例えば、図４に示されるように、中間電圧ＶＢＳを０．３Ｖとした場合、ＶＣＣＱが１．２Ｖであるので、出力トランジスタＴＰ１のゲート・ソース間電圧は最大で０．９Ｖとなる。また、前述したように、出力トランジスタＴＮ１のゲート電極には中間電圧（電源電圧）ＶＤＤが印加され、ソース電極には電源電圧ＶＤＤ又はグラウンド電圧ＶＳＳＱが印加されるため、出力トランジスタＴＮ１のゲート・ソース間には、最大で（ＶＤＤ−ＶＳＳＱ）の電圧が印加される。例えば、図３に示されるように、中間電圧ＶＤＤが０．９Ｖ、ＶＳＳＱが０Ｖであるので、出力トランジスタＴＮ１のゲート・ソース間電圧は最大で０．９Ｖとなる。したがって、出力トランジスタＴＰ１、ＴＮ１のゲート・ソース間には、薄膜トランジスタの耐圧を超えるような電圧は印加されない。
【００６６】
出力トランジスタＴＰ１、ＴＮ１のドレイン電極（外部インターフェース端子ＰＩＯ＿１）には、出力トランジスタＴＰ１、ＴＮ１の何れか一方がオンすることにより、ＶＳＳＱ（０Ｖ）からＶＣＣＱ（１．２Ｖ）の電圧が印加され得る。しかしながら、出力トランジスタＴＰ１がオンして出力トランジスタＴＮ１のドレイン電極がＶＣＣＱ（１．２Ｖ）になるとき、出力トランジスタＴＮ１のソース電極及びゲート電極はＶＤＤ（０．９Ｖ）である。同様に、出力トランジスタＴＮ１がオンして出力トランジスタＴＰ１のドレイン電極がＶＳＳＱ（０Ｖ）になるとき、出力トランジスタＴＰ１のソース電極及びゲート電極はＶＢＳ（０．３Ｖ）である。したがって、出力トランジスタＴＰ１、ＴＮ１のドレイン・ソース間にも薄膜トランジスタの耐圧を超えるような電圧は印加されない。
【００６７】
以上のように、出力バッファ回路１８＿１〜１８＿ｎによれば、出力トランジスタＴＰ１、ＴＮ１に印加される電圧を制限することができるので、出力トランジスタＴＰ１、ＴＮ１として薄膜トランジスタを採用することができ、出力バッファ回路の高速動作が可能となる。例えば、データ転送速度１０６６Ｍｂｐｓ（動作周波数５３３ＭＨｚ）、動作電圧１．２ＶのＬＰＤＤＲ２との接続が可能な出力バッファ回路を提供することができる。
【００６８】
出力バッファ回路１８＿１〜１８＿ｎの出力トランジスタＴＰ１がオンするとき、当該出力トランジスタのゲート・ソース間には（ＶＣＣＱ−ＶＢＳ）の電圧が印加されるが、出力トランジスタＴＰ１のゲート・ソース間電圧（ＶＣＣＱ−ＶＢＳ）がばらつくと、出力バッファ回路１８＿１〜１８＿ｎの出力インピーダンスや遅延時間がばらついてしまうことは、既に述べた。そこで、本実施の形態に係る外部インターフェース回路では、電源電圧ＶＣＣＱが変動した場合であっても、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの差（ＶＣＣＱ−ＶＢＳ）が一定となるように、中間電圧ＶＢＳを生成する。
【００６９】
図５に、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの関係を例示する。同図において、縦軸は中間電圧ＶＢＳを表し、横軸は電源電圧ＶＣＣＱを表す。同図に示されるように、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの差（ＶＣＣＱ−ＶＢＳ）を一定にするためには、中間電圧ＶＢＳが電源電圧ＶＣＣＱに比例する特性、すなわち、電源電圧ＶＣＣＱに対する中間電圧ＶＢＳの変化の割合（ｄＶＢＳ／ｄＶＣＣＱ）が“１”となるように、中間電圧ＶＢＳを生成する必要がある。
【００７０】
図６は、中間電圧ＶＢＳを生成するための電圧生成部１６の内部構成を例示する図である。
【００７１】
同図に示されるように、電圧生成部１６は、基準電圧生成回路１６０と中間電圧生成回路１６１を含んで構成される。
【００７２】
基準電圧生成回路１６０は、バンドギャップリファレンス回路（ＢＧＲ）１６０１と、出力アンプ１６０２とを含む。バンドギャップリファレンス回路１６０１は、シリコンのバンドギャップ電圧に基づく基準電圧ＶＢＧＲを生成する。基準電圧ＶＢＧＲは、例えば１．２６Ｖである。これにより、温度変動やプロセスのばらつき等の影響を受け難い基準電圧ＶＢＧＲを生成することができる。
【００７３】
出力アンプ１６０２は、例えば差動増幅回路であり、その反転入力端子とその出力端子とが短絡され、その非反転入力端子に基準電圧ＶＢＧＲが供給されることにより、ボルテージフォロア回路として動作する。これにより、出力アンプ１６０２の出力端子から、基準電圧ＶＢＧＲと等しくされた基準電圧ＶＲＥＦが出力される。なお、基準電圧生成回路１６０及び出力アンプ１６０２は、特に制限されないが、電源電圧ＶＣＣＱよりも高い電源電圧ＶＣＣＱ１８からの給電により動作する。電源電圧ＶＣＣＱ１８は、例えば、１．８Ｖであり、図１において図示が省略された外部端子の一つを介して供給される。
【００７４】
中間電圧生成回路１６１は、電源電圧ＶＣＣＱと基準電圧ＶＲＥＦとの差に応じた電圧を生成する。具体的に、中間電圧生成回路１６１は、差動増幅回路１６１０及び抵抗Ｒ１〜Ｒ４から構成された減算回路を含む。例えば、電源ノードＶＣＣＱとグラウンドノードＶＳＳＱとの間に直列に接続された抵抗Ｒ１と抵抗Ｒ２の接続点の電圧Ｖｂが、差動増幅回路１６１０の非反転入力端子に供給される。また、基準電圧ＶＲＥＦが供給されるノードと差動増幅回路１６１０の出力端子との間に直列に接続された抵抗Ｒ３と抵抗Ｒ４の接続点の電圧Ｖａが、差動増幅回路１６１０の反転入力端子に接続される。これにより、差動増幅回路１６１０の出力端子から、電源電圧ＶＣＣＱと基準電圧ＶＲＥＦとの差に応じた中間電圧ＶＢＳが出力される。具体的に、中間電圧ＶＢＳは以下のように導出される。
【００７５】
先ず、図６において、電圧Ｖａ、Ｖｂは以下の（式１）、（式２）によって表される。
【００７６】
【数１】
2015070521.tif 000003
【００７７】
【数２】
2015070521.tif 000004
【００７８】
ここで、Ｖａ＝Ｖｂとすると、上記（式１）、（式２）から、下記（式３）が導かれる。
【００７９】
【数３】
2015070521.tif 000005
【００８０】
上記（式３）をＶＣＣＱで微分すると、（式４）が導かれる。
【００８１】
【数４】
2015070521.tif 000006
【００８２】
ここで、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの差（ＶＣＣＱ−ＶＢＳ）を一定にするため、ｄＶＢＳ／ｄＶＣＣＱ＝１とすると、上記（式４）から（式５）が導かれる。
【００８３】
【数５】
2015070521.tif 000007
【００８４】
上記（式５）を満足するように、抵抗Ｒ１〜Ｒ４の定数を決めることで、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの差（ＶＣＣＱ−ＶＢＳ）が一定となるように、中間電圧ＶＢＳを生成することができる。
【００８５】
更に、（式５）を（式３）に代入すれば、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの差（ＶＣＣＱ−ＶＢＳ）は（式６）で表される。
【００８６】
【数６】
2015070521.tif 000008
【００８７】
上記（式６）から理解されるように、抵抗Ｒ３、Ｒ４の定数及び基準電圧ＶＲＥＦ（＝ＶＢＧＲ）を調整することにより、電源電圧ＶＣＣＱと中間電圧ＶＢＳとの差、すなわち、ハイ側の出力トランジスタＴＰ１がオンするときの、当該出力トランジスタＴＰ１のゲート・ソース間電圧を調整することができる。例えば、ＶＢＧＲ＝１．２６Ｖ、抵抗Ｒ１＝４１６ｋΩ、抵抗Ｒ２＝５８３ｋΩ、抵抗Ｒ３＝５８３ｋΩ、抵抗Ｒ４＝４１６ｋΩとすることで、出力トランジスタＴＰ１のゲート・ソース間電圧（ＶＣＣＱ−ＶＢＳ）が“０．９Ｖ”で一定となるように、中間電圧ＶＢＳを生成することができる。なお、抵抗Ｒ１〜Ｒ４の上記数値はあくまで一例であり、種々変更可能であることは言うまでもない。
【００８８】
図７に、外部インターフェース回路１１における電圧生成部１６と出力バッファ回路１８＿１〜１８＿ｎの接続例を示す。
【００８９】
同図に示されるように、中間電圧生成回路１６１と夫々の出力バッファ回路１８＿１〜１８＿ｎとは、ボルテージフォロア回路２０＿１〜２０＿ｎを介して接続される。例えば、中間電圧生成回路１６１から出力された中間電圧ＶＢＳは、ボルテージフォロア回路２０＿１を介して出力バッファ回路１８＿１のノードＶＢＳ＿１に供給される。同様に、中間電圧ＶＢＳは、ボルテージフォロア回路２０＿ｎを介して出力バッファ回路１８＿ｎのノードＶＢＳ＿ｎに供給される。これによれば、ボルテージフォロア回路２０＿１〜２０＿ｎを介さずに電圧ＶＢＳをノードＶＢ＿１〜ＶＢ＿ｎに直接供給する場合に比べて、ノードＶＢ＿１〜ＶＢ＿ｎの電圧を安定されることができ、出力バッファ回路１８＿１〜１８＿ｎの動作の安定性を高めることができる。
【００９０】
以上、本実施の形態に係る外部インターフェース回路によれば、出力バッファ回路１８＿１〜１８＿ｎのハイ側及びロー側の出力トランジスタＴＰ１、ＴＮ１のゲート・ソース間電圧を制限することができるので、出力トランジスタＴＰ１、ＴＮ１に薄膜トランジスタを用いることができ、出力バッファ回路１８＿１〜１８＿ｎの高速化を図ることができる。更に、外部インターフェース回路１１によれば、ハイ側の出力トランジスタＴＰ１のゲート電極に供給される中間電圧ＶＢＳを、電源電圧ＶＣＣＱとの差が一定になるように制御することができるので、電源電圧ＶＣＣＱが変動した場合であっても、出力トランジスタＴＰ１をオンさせるときに当該トランジスタのゲート・ソース間電圧が一定に保たれる。これにより、出力バッファ回路１８＿１〜１８＿ｎの出力インピーダンスや遅延時間のばらつきを抑えることができる。特に、上記のように出力バッファ回路１８＿１〜１８＿ｎが複数ある場合には、個々の出力バッファ回路の特性ばらつきが抑えられるので、出力バッファ回路相互間の特性ばらつきも小さくなる。また、中間電圧生成回路１６１に供給される基準電圧ＶＲＥＦをシリコンのバンドギャップ電圧に基づいて生成することで、温度変動やプロセスのばらつき等によって出力バッファ回路の特性がばらつくことを抑えることができる。
【００９１】
≪実施の形態２≫
図８に、実施の形態２に係る外部インターフェース回路の内部構成を例示する。
【００９２】
同図に示される外部インターフェース回路３０は、実施の形態１に係る外部インターフェース回路１１と出力バッファ回路の構成が相異する。具体的に、外部インターフェース回路３０は、出力バッファ回路１８＿１〜１８＿ｎの代わりに、出力バッファ回路３１＿１〜３１＿ｎを備える。外部インターフェース回路３０におけるその他の回路ブロックは、外部インターフェース回路１１と同様であるため、その詳細な説明を省略する。
【００９３】
図９は、実施の形態２に係る出力バッファ回路３１＿１〜３１＿ｎの内部構成を例示する図である。なお、本実施の形態では出力バッファ回路３１＿１〜３１＿ｎは夫々同一の回路構成とされるため、外部インターフェース端子ＰＩＯ＿１に接続される出力バッファ回路３１＿１について代表的に説明し、その他の出力バッファ回路３１＿２〜３１＿ｎについては、その詳細な説明を省略する。
【００９４】
出力バッファ回路３１＿１は、ハイ側の出力トランジスタＴＰ１、ロー側の出力トランジスタＴＮ１、抵抗ＲＨ、ＲＬ、トランジスタＴＰ２、ＴＮ２、及びゲートコントロール回路（ＧＣＮＴ）３２を含む。
【００９５】
ハイ側の出力トランジスタＴＰ１は、そのゲート電極がノードＶＢＳ＿１に接続され、そのドレイン電極が抵抗ＲＨを介して外部インターフェース端子ＰＩＯ＿１に接続される。トランジスタＴＰ２は、そのソース電極が電源ノードＶＣＣＱに接続され、そのドレイン電極が出力トランジスタＴＰ１のソース電極に接続される。ロー側の出力トランジスタＴＮ１は、そのゲート電極がノードＮＧＬ＿１に接続され、そのドレイン電極が抵抗ＲＬを介して外部インターフェース端子ＰＩＯ＿１に接続される。トランジスタＴＮ２は、そのソース電極がグラウンドノードＶＳＳＱに接続され、そのドレイン電極が出力トランジスタＴＮ１のソース電極に接続される。また、外部インターフェース回路１１と同様に、ノードＶＢＳ＿１には中間電圧ＶＢＳが供給され、ノードＮＧＬ＿１には電源電圧ＶＣＣが供給される。
【００９６】
ゲートコントロール回路３２は、メモリコントローラ１５から供給されたデジタル信号ＶＩＮ＿１の論理レベルに応じて、駆動トランジスタＴＰ２、ＴＮ２を相補的にオン・オフさせる。以下、ゲートコントロール回路３２について詳細に説明する。
【００９７】
図１０は、ゲートコントロール回路３２の内部構成例を示す図である。同図に示されるように、ゲートコントロール回路３２は、デジタル信号ＶＩＮ＿１の振幅を変換して駆動トランジスタＴＰ２のゲート電極に供給するレベルシフト回路３２１と、デジタル信号ＶＩＮ＿１の振幅を変換して駆動トランジスタＴＰ１のゲート電極に供給するレベルシフト回路３２２と、を含む。レベルシフト回路３２２は、デジタル信号ＶＩＮ＿１の振幅を中間電圧（電源電圧ＶＤＤ）とグラウンド電圧ＶＳＳＱの間の振幅に変換し、ゲート駆動信号ＶＧＬ２として出力する。本実施の形態では、デジタル信号ＶＩＮ＿１がＶＤＤ・ＶＳＳＱ間の振幅を有する信号であるため、同図には、レベルシフト回路３２２として、電源電圧ＶＤＤとグラウンド電圧ＶＳＳＱの間で動作する反転回路ＩＮＶを含む構成が例示されている。
【００９８】
レベルシフト回路３２１は、Ｐチャネル型のＭＯＳトランジスタＭＰ３〜ＭＰ６、Ｎチャネル型のＭＯＳトランジスタＭＮ３、ＭＮ４を含む。ＭＯＳトランジスタＭＰ３、ＭＰ４は、夫々のソース電極が電源ノードＶＣＣＱに共通に接続され、夫々のゲート電極及びドレイン電極がたすき掛け接続される。ＭＯＳトランジスタＭＮ３は、ゲート電極にデジタル信号ＶＩＮ＿１が供給され、ソース電極がグラウンドノードＶＳＳＱに接続される。ＭＯＳトランジスタＭＮ４は、ゲート電極にデジタル信号ＶＩＮ＿１の反転信号（ゲート駆動信号ＶＧＬ２）が供給され、ソース電極がグラウンドノードＶＳＳＱに接続される。ＭＯＳトランジスタＭＰ５は、ソース電極がトランジスタＭＰ３のドレイン電極及びトランジスタＭＰ４のゲート電極に接続され、ドレイン電極がトランジスタＭＮ３のドレイン電極に接続される。ＭＯＳトランジスタＭＰ６は、ソース電極がＭＯＳトランジスタＭＰ４のドレイン電極及びＭＯＳトランジスタＭＰ３のゲート電極に接続され、ドレイン電極がＭＯＳトランジスタＭＮ４のドレイン電極に接続される。ＭＯＳトランジスタＭＰ５、ＭＰ６のゲート電極は共通に接続され、中間電圧ＶＢＳが供給される。これにより、トランジスタＭＰ５、ＭＰ６はソースフォロア回路として動作する。すなわち、トランジスタＭＰ５、ＭＰ６のゲート電極に供給された電圧よりもゲート・ソース間電圧ＶＧＳ５（ＶＧＳ６）だけ高い電圧をＭＯＳトランジスタＭＰ５（ＭＰ６）のソース電極に発生させる。この電圧が、ゲート駆動電圧ＶＧＨ２として、駆動トランジスタＴＰ２のゲート電極に供給される。なお、図１０では、ゲート駆動電圧ＶＧＨ２をＭＯＳトランジスタＭＰ５のソース電極から取り出す構成を例示しているが、例えば、ＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電極に供給する信号を入れ替えた場合には、ゲート駆動電圧ＶＧＨ２をＭＯＳトランジスタＭＰ６のソース電極から取り出す構成としても良い。
【００９９】
これによれば、駆動トランジスタＴＰ２、ＴＮ２に印加される電圧を制限しつつ、駆動トランジスタＴＰ２、ＴＮ２のオン・オフ制御が可能なゲートコントロール回路３２を、簡単な回路構成によって実現することができる。
【０１００】
以下、出力バッファ回路３１＿１〜３１＿ｎの動作原理について図１１を用いて詳細に説明する。
【０１０１】
図１１は、出力バッファ回路３１＿１のタイミングチャート図である。同図に示されるように、時刻ｔ０においてデジタル信号ＶＩＮ＿１がローレベル（ＶＳＳＱ＝０Ｖ）からハイレベル（ＶＤＤ＝０．９Ｖ）に切り替わると、レベルシフト回路３２１におけるＭＯＳトランジスタＭＮ３がオンする。これにより、ＭＯＳトランジスタＭＰ５がオンする。また、デジタル信号ＶＩＮ＿１の反転信号であるゲート駆動信号ＶＧＬ２が、ハイレベル（ＶＤＤ＝０．９Ｖ）からローレベル（ＶＳＳＱ＝０Ｖ）に切り替わることで、トランジスタＭＮ４がオフし、ＭＯＳトランジスタＭＰ６がオフする。ＭＯＳトランジスタＭＰ５がオンし、ＭＯＳトランジスタＭＰ６がオフことにより、ＭＯＳトランジスタＭＰ４がオンするとともにＭＯＳトランジスタＭＰ３がオフする。これにより、ゲート駆動信号ＶＧＨ２の信号レベルが、電源電圧ＶＣＣＱから、中間電圧ＶＢＳよりもＭＯＳトランジスタＭＰ５のゲート・ソース電圧ＶＧＳ５だけ高くなった電圧まで変化する。その結果、駆動トランジスタＴＰ２がオンし、出力トランジスタＴＰ１のソース電極と電源ノードＶＣＣＱとが導通することにより、出力トランジスタＴＰ１がオンする。
【０１０２】
一方、時刻ｔ０における、デジタル信号ＶＩＮ＿１のローレベルからハイレベルへの切り替わりに応じて、デジタル信号ＶＩＮ＿１の反転信号であるゲート駆動信号ＶＧＬ２が、ハイレベルからローレベルに切り替わると、駆動トランジスタＴＮ２がオフし、出力トランジスタＴＮ１のソース電極が開放（ＯＰＥＮ）状態となる。その結果、出力トランジスタＴＮ１がオフする。
【０１０３】
したがって、時刻ｔ０において、出力トランジスタＴＰ１がオンするとともに出力トランジスタＴＮ１がオフするため、外部インターフェース端子ＰＩＯ＿１の電圧はハイレベル（ＶＣＣＱ＝１．２Ｖ）になる。
【０１０４】
その後、時刻ｔ１においてデジタル信号ＶＩＮ＿１がハイレベルからローレベルに切り替わると、レベルシフト回路３２１におけるＭＯＳトランジスタＭＮ３がオフし、ＭＯＳトランジスタＭＰ５がオフする。また、デジタル信号ＶＩＮ＿１の反転信号であるゲート駆動信号ＶＧＬ２が、ローレベル（ＶＳＳＱ＝０Ｖ）からハイレベル（ＶＤＤ＝０．９Ｖ）に切り替わることで、トランジスタＭＮ４がオンし、ＭＯＳトランジスタＭＰ６がオンする。ＭＯＳトランジスタＭＰ５がオフし、ＭＯＳトランジスタＭＰ６がオンすることにより、ＭＯＳトランジスタＭＰ３がオンするとともにＭＯＳトランジスタＭＰ４がオフする。これにより、ゲート駆動信号ＶＧＨ２の信号レベルが、中間電圧ＶＢＳよりもＭＯＳトランジスタＭＰ５のゲート・ソース電圧ＶＧＳ５だけ高くなった電圧から、電源電圧ＶＣＣＱまで変化する。これにより、駆動トランジスタＴＰ２がオフし、出力トランジスタＴＰ１のソース電極が開放状態となることにより、出力トランジスタＴＰ１がオフする。一方、時刻ｔ１における、デジタル信号ＶＩＮ＿１のハイレベルからローレベルへの切り替わりに応じて、デジタル信号ＶＩＮ＿１の反転信号であるゲート駆動信号ＶＧＬ２が、ローレベルからハイレベルに切り替わると、駆動トランジスタＴＮ２がオンことで出力トランジスタＴＮ１のソース電極とグラウンドノードＶＳＳＱとが導通し、出力トランジスタＴＮ１がオンする。したがって、時刻ｔ１において、出力トランジスタＴＰ１がオフするとともに出力トランジスタＴＮ１がオンするため、外部インターフェース端子ＰＩＯ＿１の電圧はローレベル（ＶＳＳＱ＝０Ｖ）になる。
【０１０５】
ゲート駆動信号ＶＧＨ２を生成するレベルシフト回路として、前述の図１０の構成に代えて、図１１の構成を採用することもできる。
【０１０６】
図１２は、ゲートコントロール回路３２の別の内部構成例を示す図である。同図に示されるように、レベルシフト回路３２３は、図１０のレベルシフト回路３２１の構成要素に加え、Ｎチャネル型のＭＯＳトランジスタＭＮ５、ＭＮ６を更に備える。その他の構成は、図１０と同様である。具体的に、ＭＯＳトランジスタＭＮ５は、ＭＯＳトランジスタＭＰ５とＭＯＳトランジスタＭＮ３との間に直列に接続され、ゲート電極が電源ノードＶＣＣに接続される。ＭＯＳトランジスタＭＮ６は、ＭＯＳトランジスタＭＰ６とＭＯＳトランジスタＭＮ４との間に直列に接続され、ゲート電極が電源ノードＶＣＣに接続される。
【０１０７】
これによれば、Ｎチャネル型のＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン・ソース間に印加される電圧を制限することができるので、ＭＯＳトランジスタＭＮ３、ＭＮ４として薄膜トランジスタを用いることができる。これにより、薄膜トランジスタのみで構成したゲート駆動回路３２によって、ゲート駆動信号ＶＧＰＨ２、ＶＧＰＬ２を生成することができる。
【０１０８】
以上のように、ゲートコントロール回路３２によって駆動トランジスタＴＰ２、ＴＮ２を制御することにより、駆動トランジスタＴＰ２、ＴＮ２に印加される電圧を制限することができる。したがって、出力バッファ回路３１＿１〜３１＿ｎによれば、実施の形態１と同様に出力トランジスタＴＰ１、ＴＮ１の印加電圧を制限しつつ、駆動トランジスタＴＰ２、ＴＮ２の印加電圧も制限するので、出力トランジスタＴＰ１、ＴＮ１及び駆動トランジスタＴＰ２、ＴＮ２に薄膜トランジスタを採用することができ、実施の形態１と同様に、出力バッファ回路の高速動作が可能となる。
【０１０９】
また、外部インターフェース回路３０によれば、ハイ側の出力トランジスタＴＰ１のゲート電極に供給される中間電圧ＶＢＳを、電源電圧ＶＣＣＱとの差が一定になるように制御することができるので、実施の形態１の外部インターフェース回路１１と同様に、出力バッファ回路３１＿１〜３１＿ｎの特性のばらつきを抑えることができる。更に、外部インターフェース回路３０によれば、夫々の出力バッファ回路における中間電圧ＶＢＳが供給されるノードＶＢＳ＿１〜ＶＢＳ＿ｎに大きな電流を流し込むような電流経路が形成されない。すなわち、出力バッファ回路３１＿１〜３１＿ｎによれば、ノードＶＢＳ＿１〜ＶＢＳ＿ｎがトランジスタのゲート電極以外にＤＣ的に接続されないので、出力バッファ回路３１＿１〜３１＿ｎのスイッチング時にノードＶＢＳ＿１〜ＶＢＳ＿ｎの電圧変動が起こり難い。これにより、出力バッファ回路３１＿１〜３１＿ｎの動作の安定性を高めることができる。また、これによれば、ボルテージフォロア回路２０＿１〜２０＿ｎの電流ソース能力を低減させることができるので、ボルテージフォロア回路２０＿１〜２０＿ｎの回路規模を小さくすることができ、チップコストの低減と消費電流の低減を図ることができる。
【０１１０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１１】
例えば、出力トランジスタのゲート電極に中間電圧（ＤＣ電圧）を供給しながらソース電極を駆動するタイプの出力バッファ回路を備えた外部インターフェース回路であれば、中間電圧を生成するための電源回路として、実施の形態１，２に係る電圧生成部１６を適用することができる。これによれば、実施の形態１、２と同様に、ハイ側の出力トランジスタのゲート・ソース間電圧のばらつきを低減するこことができ、出力バッファ回路の特性ばらつきを低減することができる。
【０１１２】
また、本実施の形態に係る外部インターフェース回路１１、３０が外部メモリ（ＳＤＲＡＭ）と接続するためのインターフェース回路である場合を例示したが、その他の外部装置（フラッシュメモリやＵＳＢ機器等）と接続するためのインターフェース回路であっても良く、特に制限されない。
【０１１３】
実施の形態１、２において、出力バッファ回路１８＿１〜１８＿ｎ、３１＿１〜３１＿ｎの夫々に対応させてボルテージフォロア回路２０＿１〜２０＿ｎを複数個設ける場合を例示したが、これに限られない。例えば、ボルテージフォロア回路を一つだけ設け、そのボルテージフォロア回路から各出力バッファ回路に共通の中間電圧を供給するようにしても良いし、ｍ（＜ｎ）個の出力バッファ回路毎にボルテージフォロア回路を設け、ｍ個の出力バッファ回路毎に共通の中間電圧を供給するようにしても良い。
【０１１４】
実施の形態１、２において、ロー側の出力トランジスタＴＮ１のゲート電極（ノードＮＧＬ＿１）に印加する中間電圧として、内部回路１０の動作電源である電圧ＶＣＣを供給する場合を例示したが、内部回路１０の動作電源と異なる電圧を中間電圧として供給することも可能である。
【符号の説明】
【０１１５】
１  半導体装置
２  外部メモリ
１０  内部回路
１１  外部インターフェース回路
ＰＶ１、ＰＶ２  電源端子
ＰＳ  グラウンド端子
ＰＩＯ＿１〜ＰＩＯ＿ｎ  外部インターフェース端子
ＶＤＤ、ＶＣＣＱ  電源電圧
ＶＳＳＱ  グラウンド電圧
ＶＢＳ  中間電圧
１２  データ処理部
１３  中央処理装置
１４  メモリ部（ＭＲＹ）
１５  メモリコントローラ
１６  電圧生成部
１７＿１〜１７＿ｎ  入出力回路
１８＿１〜１８＿ｎ  出力バッファ回路
１９＿１〜１９＿ｎ  入力バッファ回路
ＴＰ１、ＴＮ１  出力トランジスタ
ＲＨ、ＲＬ  抵抗
１８１  
１８１１  
ＭＰ１、ＭＮ１  
１８１、１８２  ドライバ回路
１８１１、１８１２  ゲートコントロール回路
ＭＰ１、ＭＰ２  Ｐチャネル型のＭＯＳトランジスタ
ＭＮ１、ＭＮ２  Ｎチャネル型のＭＯＳトランジスタ
ＶＢ＿１〜ＶＢ＿ｎ、ＮＧＬ＿１〜ＮＧＬ＿ｎ，ＮＳＬ，ＮＳＨ  ノード
ＶＩＮ＿１〜ＶＩＮ＿ｎ  デジタル信号
ＶＩＮ  デジタル信号群
１６０  基準電圧生成回路
１６１  中間電圧生成回路
１６０１  バンドギャップリファレンス回路（ＢＧＲ）
１６０２  出力アンプ
ＶＢＧＲ  シリコンのバンドギャップ電圧に基づく基準電圧
ＶＲＥＦ  基準電圧
１６１    中間電圧生成回路（減算回路）
１６１０  差動増幅回路
Ｒ１〜Ｒ４  抵抗
Ｖａ，Ｖｂ  電圧
２０＿１〜２０＿ｎ  ボルテージフォロア回路
３０  外部インターフェース回路
３１＿１〜３１＿ｎ  出力バッファ回路
ＴＰ２、ＴＮ２  駆動トランジスタ
３２  ゲートコントロール回路
３２１、３２２  レベルシフト回路
３２２  レベルシフト回路
ＶＧＨ２、ＶＧＬ２  ゲート駆動信号
ＩＮＶ  反転回路
ＭＰ３〜ＭＰ６  Ｐチャネル型のＭＯＳトランジスタ
ＭＮ３〜ＭＰ６  Ｎチャネル型のＭＯＳトランジスタ
【図１】
2015070521.tif 000009
【図２】
2015070521.tif 000010
【図３】
2015070521.tif 000011
【図４】
2015070521.tif 000012
【図５】
2015070521.tif 000013
【図６】
2015070521.tif 000014
【図７】
2015070521.tif 000015
【図８】
2015070521.tif 000016
【図９】
2015070521.tif 000017
【図１０】
2015070521.tif 000018
【図１１】
2015070521.tif 000019
【図１２】
2015070521.tif 000020