(57)【要約】【課題】ジッタの増大を防ぎ、位相ノイズを小さくする。【解決手段】入力される電圧に応じた周波数の発振信号を出力する電圧制御発振器１と、発振信号を分周して分周信号を出力する分周器２と、分周信号の位相と、外部からの入力信号の位相とを比較して、互いに極性が異なる第１位相比較信号及び第２位相比較信号を出力する位相比較器３と、第１位相比較信号及び第２位相比較信号の間の電圧差に基づく制御電圧を電圧制御発振器１に出力する差動増幅回路４と、第２位相比較信号の直流レベルをシフトしたレベルシフト信号を出力するレベルシフト回路７と、レベルシフト信号を増幅した増幅信号を出力する増幅回路８と、を備え、差動増幅回路４は、増幅信号と第１位相比較信号との間の電圧差に基づいて、制御電圧を生成する。【選択図】図１
2015070314.tif 000002
【特許請求の範囲】
【請求項１】
入力される電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
前記発振信号を分周して分周信号を出力する分周器と、
前記分周信号の位相と、外部からの入力信号の位相とを比較して、互いに極性が異なる第１位相比較信号及び第２位相比較信号を出力する位相比較器と、
前記第１位相比較信号及び第２位相比較信号の間の電圧差に基づく制御電圧を前記電圧制御発振器に出力する差動増幅回路と、
前記第２位相比較信号の直流レベルをシフトしたレベルシフト信号を出力するレベルシフト回路と、
前記レベルシフト信号を増幅した増幅信号を出力する増幅回路と、
を備え、
前記差動増幅回路は、前記増幅信号と前記第１位相比較信号との間の電圧差に基づいて、前記制御電圧を生成する、ＰＬＬ回路。
【請求項２】
前記位相比較器と前記差動増幅回路との間に設けられており、前記第１位相比較信号における第１周波数以下の成分を通過させる第１低域通過フィルタと、
前記位相比較器と前記レベルシフト回路との間に設けられており、前記第２位相比較信号における、前記第１周波数よりも低い第２周波数以下の成分を通過させる第２低域通過フィルタと、
をさらに備える、請求項１に記載のＰＬＬ回路。
【請求項３】
前記レベルシフト回路は、前記位相比較器と、前記差動増幅回路の正側入力部との間に設けられている、
請求項１又は２に記載のＰＬＬ回路。
【請求項４】
前記レベルシフト回路は、前記位相比較器と、前記差動増幅回路の負側入力部との間に設けられている、
請求項１又は２に記載のＰＬＬ回路。
【請求項５】
前記レベルシフト回路は、
前記位相比較器にカソードが接続されたツェナーダイオードと、
前記ツェナーダイオードのアノードとグランドとの間に設けられた抵抗と、
を有する、
請求項１から４のいずれか１項に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路においては、電圧制御発振器から出力される発振信号と、外部から入力される基準信号との位相差に応じて位相比較器が出力する位相差信号を低域通過フィルタで平滑化して、平滑化した後の信号が、電圧制御発振器を制御する制御信号として電圧制御発振器に入力される。電圧制御発振器は、入力される制御信号の電圧に応じた周波数の発振信号を出力する。
【０００３】
ところで、位相比較器に入力される基準信号や電圧制御発振器が出力する発振信号の周波数が変動すると、位相比較器の出力デューティを変化させることで基準信号と発振信号との間での周波数ロック状態を維持するように動作する。この結果、位相比較器に入力される基準信号と発振信号との間の位相位置がずれるため、両信号間の位相位置変動を抑圧する手段として、基準信号と発振信号との位相位置を検出して積分し、電圧制御発振器の制御電圧に加算する例が示されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６３−１９０９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来は、基準信号と発振信号との位相位置を検出して積分するため、発振信号のジッタが増大し、位相ノイズが悪化するという問題があった。
【０００６】
そこで、本発明はこれらの点に鑑みてなされたものであり、ジッタの増大を防ぎ、位相ノイズを小さくすることができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るＰＬＬ回路は、入力される電圧に応じた周波数の発振信号を出力する電圧制御発振器と、前記発振信号を分周して分周信号を出力する分周器と、前記分周信号の位相と、外部からの入力信号の位相とを比較して、互いに極性が異なる第１位相比較信号及び第２位相比較信号を出力する位相比較器と、前記第１位相比較信号及び第２位相比較信号の間の電圧差に基づく制御電圧を前記電圧制御発振器に出力する差動増幅回路と、前記第２位相比較信号の直流レベルをシフトしたレベルシフト信号を出力するレベルシフト回路と、前記レベルシフト信号を増幅した増幅信号を出力する増幅回路と、を備え、前記差動増幅回路は、前記増幅信号と前記第１位相比較信号との間の電圧差に基づいて、前記制御電圧を生成する。
【０００８】
上記のＰＬＬ回路は、前記位相比較器と前記差動増幅回路との間に設けられており、前記第１位相比較信号における第１周波数以下の成分を通過させる第１低域通過フィルタと、前記位相比較器と前記レベルシフト回路との間に設けられており、前記第２位相比較信号における、前記第１周波数よりも低い第２周波数以下の成分を通過させる第２低域通過フィルタと、をさらに備えてもよい。
【０００９】
前記レベルシフト回路は、例えば、前記位相比較器と、前記差動増幅回路の正側入力部との間に設けられている。前記レベルシフト回路は、前記位相比較器と、前記差動増幅回路の負側入力部との間に設けられていてもよい。
【００１０】
また、前記レベルシフト回路は、例えば、前記位相比較器にカソードが接続されたツェナーダイオードと、前記ツェナーダイオードのアノードとグランドとの間に設けられた抵抗と、を有する。
【発明の効果】
【００１１】
本発明によれば、ジッタの増大を防ぎ、位相ノイズを小さくすることができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係るＰＬＬ回路の構成を示す図である。
【図２】第２の実施形態に係るＰＬＬ回路の構成を示す図である。
【発明を実施するための形態】
【００１３】
＜第１の実施形態＞
図１は、第１の実施形態に係るＰＬＬ回路１００の構成を示す図である。ＰＬＬ回路１００は、電圧制御発振器１と、分周器２と、位相比較器３と、差動増幅回路４と、第１低域通過フィルタ５と、第２低域通過フィルタ６と、レベルシフト回路７と、増幅回路８と、入力端子９と、出力端子１０とを備える。ＰＬＬ回路１００においては、入力端子９から基準信号が入力され、出力端子１０から、基準信号に同期した発振信号が出力される。
【００１４】
電圧制御発振器１は、入力される電圧に応じた周波数の発振信号を出力する。電圧制御発振器１は、例えば、電圧制御水晶発振器（ＶＣＸＯ）であり、差動増幅回路４から入力される制御信号の電圧に応じた周波数の発振信号を出力端子１０及び分周器２に出力する。
【００１５】
分周器２は、電圧制御発振器１から入力される発振信号を分周して分周信号を出力する。発振信号の周波数と分周信号の周波数との比である分周比は、例えば、入力端子９からＰＬＬ回路１００に入力される基準信号の周波数に基づいて決定されている。分周信号の周波数は、例えば、基準信号の周波数と等しい。
【００１６】
位相比較器３は、分周信号の位相と、外部からの入力信号の位相とを比較して、互いに極性が異なる第１位相比較信号及び第２位相比較信号を出力する。位相比較器３は、例えば、分周信号のレベルの変化タイミング、及び入力信号のレベルの変化タイミングにおいて、第１位相比較信号及び第２位相比較信号のレベルを変化させるＲ−Ｓ型位相比較器である。第１位相比較信号と第２位相比較信号とは、互いに論理反転された信号であり、位相比較器３の反転出力端子から第１位相比較信号が出力され、位相比較器３の正相出力端子から第２位相比較信号が出力される。
【００１７】
位相比較器３が出力する第１位相比較信号は、第１低域通過フィルタ５を介して差動増幅回路４の負側入力端子に入力される。位相比較器３が出力する第２位相比較信号は、第２低域通過フィルタ６、レベルシフト回路７及び増幅回路８を介して、差動増幅回路４の正側入力端子に入力される。
【００１８】
差動増幅回路４は、第１位相比較信号及び第２位相比較信号の間の電圧差に基づく制御電圧を電圧制御発振器１に出力する。差動増幅回路４は、演算増幅器４１、抵抗４２、抵抗４３、抵抗４４及びキャパシタ４５を有する。演算増幅器４１の負側入力端子には抵抗４２が接続されており、第１低域通過フィルタ５を介して、第１位相比較信号が入力される。演算増幅器４１の正側入力端子には抵抗４３が接続されており、第２低域通過フィルタ６、レベルシフト回路７及び増幅回路８を介して、第２位相比較信号が入力される。
【００１９】
抵抗４４及びキャパシタ４５は、演算増幅器４１の負側入力端子と出力端子との間の負帰還路に設けられている。負帰還路にキャパシタ４５が設けられていることにより、演算増幅器４１の出力端子からは、演算増幅器４１の負側入力端子と正側入力端子との電位差を積分した値に比例した制御電圧が出力される。
【００２０】
第１低域通過フィルタ５は、位相比較器３の反転出力端子と差動増幅回路４との間に設けられており、第１位相比較信号における第１周波数以下の成分を通過させる。第１低域通過フィルタ５は、例えば、位相比較器３の反転出力端子に接続された抵抗５１と、抵抗５１及び抵抗４２の接続点とグランドとの間に設けられたキャパシタ５２とを有する。第１低域通過フィルタ５は、抵抗５１及び抵抗４２の接続点とグランドとの間において、キャパシタ５２と直列に抵抗が設けられたラグリードフィルタであってもよい。
【００２１】
第２低域通過フィルタ６は、位相比較器３の正相出力端子とレベルシフト回路７との間に設けられており、第２位相比較信号における、第１周波数よりも低い第２周波数以下の成分を通過させる。第２低域通過フィルタ６は、例えば、位相比較器３の正相出力端子に接続された抵抗６１と、抵抗６１及びツェナーダイオード７１の接続点とグランドとの間に設けられたキャパシタ６２とを有する。第２低域通過フィルタ６は、抵抗６１及びツェナーダイオード７１の接続点とグランドとの間において、キャパシタ６２と直列に抵抗が設けられたラグリードフィルタであってもよい。
【００２２】
レベルシフト回路７は、第２位相比較信号の直流レベルをシフトしたレベルシフト信号を出力する。レベルシフト回路７は、ツェナーダイオード７１及び抵抗７２を有する。ツェナーダイオード７１のカソードは、第２低域通過フィルタ６を介して、位相比較器３の正相出力端子に電気的に接続されている。ツェナーダイオード７１のアノードは、増幅回路８に接続されている。抵抗７２は、ツェナーダイオード７１のアノード及び増幅回路８の接続点とグランドとの間に設けられており、ツェナーダイオード７１によりレベルシフトされた後のレベルシフト信号の電圧を発生させる。
【００２３】
レベルシフト回路７は、第２低域通過フィルタ６が出力する平滑化信号の電圧を下げてから増幅回路８へと出力する。例えば、レベルシフト回路７のツェナー電圧が１．５Ｖであるとする。第２低域通過フィルタ６が出力する平滑化信号の電圧が３．０Ｖである場合、レベルシフト回路７は、１．５Ｖのレベルシフト信号を出力する。第２低域通過フィルタ６が出力する平滑化信号の電圧が２．５Ｖである場合、レベルシフト回路７は、１．０Ｖのレベルシフト信号を出力する。第２低域通過フィルタ６が出力する平滑化信号の電圧が２．０Ｖである場合、レベルシフト回路７は、０．５Ｖのレベルシフト信号を出力する。
【００２４】
増幅回路８は、レベルシフト信号を増幅した増幅信号を、抵抗４３を介して、演算増幅器４１の正側入力端子へと出力する。増幅回路８は、例えば、演算増幅器又はトランジスタで構成され、正側電圧を所定の増幅率で増幅した正の値の電圧を出力する正相増幅器である。
【００２５】
増幅回路８の増幅率は、電圧制御発振器１を駆動する電源電圧と、レベルシフト回路７がレベルシフトする電圧幅とに基づいて定められている。具体的には、電圧制御発振器１を駆動する電源電圧とグランド電位との中間電位に等しい平滑化信号がレベルシフト回路７に入力された場合に、増幅回路８が出力する電圧が中間電位になるように設定されている。
【００２６】
例えば、電源電圧が５．０Ｖの場合、２．５Ｖの平滑化信号がレベルシフト回路７に入力されると、増幅回路８には、１．０Ｖのレベルシフト信号が入力される。増幅回路８は、１．０Ｖのレベルシフト信号を増幅して２．５Ｖの増幅信号を出力するように、増幅率が２．５に設定される。
【００２７】
増幅回路８の増幅率が２．５に設定されると、平滑化信号が３．０Ｖの場合、増幅回路８が出力する増幅信号の電圧は、（３．０Ｖ−１．５Ｖ）×２．５＝３．７５Ｖとなる。したがって、第２低域通過フィルタ６から出力される平滑化信号がそのまま演算増幅器４１の正側入力端子に入力される場合に比べて、大きな電圧が演算増幅器４１の正側入力端子に入力され、積分される。すなわち、位相比較器３の出力デューティ変動が増幅されて積分され、電圧制御発振器１に入力される制御電圧に加算される。その結果、基準信号又は発振信号の変動により第２位相比較信号のデューティが変化して平滑化信号のレベルが上昇した場合に、基準信号と発振信号との位相位置の変動を抑圧することができる。
【００２８】
平滑化信号が２．０Ｖの場合、増幅回路８が出力する増幅信号の電圧は、（２．０Ｖ−１．５Ｖ）×２．５＝１．２５Ｖとなる。したがって、第２低域通過フィルタ６から出力される平滑化信号がそのまま演算増幅器４１の正側入力端子に入力される場合に比べて、小さな電圧が演算増幅器４１の正側入力端子に入力されて積分され、電圧制御発振器１に入力される制御電圧に加算される。このように、基準信号又は発振信号の変動により第２位相比較信号のデューティが変化して平滑化信号のレベルが下降した場合においても、基準信号と発振信号との位相位置の変動を抑圧することができる。
【００２９】
なお、第２低域通過フィルタ６が通過させることができる周波数帯域の上限値である第２周波数は、例えば、第１低域通過フィルタ５が通過させることができる周波数帯域の上限値である第１周波数の１／１０である。第２周波数が第１周波数よりも低いことにより、第２低域通過フィルタ６が出力する平滑化信号が第２周波数よりも高い周波数で変動することが抑圧される。したがって、平滑化信号が増幅回路８により増幅されたとしても、第２周波数より高い周波数の一時的な変動に対して電圧制御発振器１が反応しないので、電圧制御発振器１の制御系が不安定にならない。その結果、電圧制御発振器１は、基準信号又は発振信号の一時的な変動による影響を抑圧しつつ、基準信号と発振信号との位相位置の変動を抑圧することができる。
【００３０】
以上のとおり、第１の実施形態に係るＰＬＬ回路１００によれば、位相比較器３と差動増幅回路４の正側入力端子との間に、第２位相比較信号の直流レベルをシフトしたレベルシフト信号を出力するレベルシフト回路７と、レベルシフト信号を増幅した増幅信号を出力する増幅回路８とを備える。このような構成により、基準信号と発振信号との間の位相位置を検出するのではなく、位相比較器３の出力デューティ変動を増幅して積分し、電圧制御発振器１の制御電圧に加算することで、両信号間の位相位置の変動を抑圧することができる。本実施形態によれば、積分出力変動が緩やかになるため、ジッタが増大することなく、位相ノイズも小さくすることができる。
【００３１】
＜第２の実施形態＞
図２は、第２の実施形態に係るＰＬＬ回路２００の構成を示す図である。ＰＬＬ回路２００においては、レベルシフト回路７及び増幅回路８が、位相比較器３の反転出力端子と演算増幅器４１の負側入力端子との間に設けられている点で第１の実施形態に係るＰＬＬ回路１００と異なる。
【００３２】
具体的には、位相比較器３の正相出力端子と演算増幅器４１の正側入力端子との間に、レベルシフト回路７及び増幅回路８が設けられておらず、位相比較器３の反転出力端子と演算増幅器４１の負側入力端子との間において、第１低域通過フィルタ５及び抵抗４２と並列に、第３低域通過フィルタ１１、レベルシフト回路７、増幅回路８及び抵抗４６が設けられている。
【００３３】
第３低域通過フィルタ１１は、第１低域通過フィルタ５と同様の構成を有しており、位相比較器３の反転出力端子に接続された抵抗１１１と、抵抗１１１及びツェナーダイオード７１の接続点とグランドとの間に設けられたキャパシタ１１２とを有する。第３低域通過フィルタ１１において平滑化された信号はレベルシフト回路７に入力されてレベルシフトされ、レベルシフトされた信号が、増幅回路８において増幅される。
【００３４】
増幅回路８が出力する増幅信号の電圧は、第１低域通過フィルタ５及び抵抗４２を介して演算増幅器４１の負側入力端子に入力される電圧と加算される。増幅回路８が出力する増幅信号の電圧が加算されることにより、増幅信号の電圧が加算されない場合に比べて、演算増幅器４１が出力する制御信号の電圧も大きくなる。その結果、基準信号又は発振信号の変動により第２位相比較信号のデューティが変化して平滑化信号のレベルが上昇した場合に、基準信号と発振信号との位相位置の変動を抑圧することができる。
【００３５】
以上のとおり、第２の実施形態に係るＰＬＬ回路２００によれば、位相比較器３と差動増幅回路４の負側入力端子との間に、第１位相比較信号の直流レベルをシフトしたレベルシフト信号を出力するレベルシフト回路７と、記レベルシフト信号を増幅した増幅信号を出力する増幅回路８とを備える。このような構成により、基準信号と発振信号との間の位相位置変動を抑圧することができるので、ジッタが増大することなく、位相ノイズも小さくすることができる。
【００３６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３７】
例えば、上記の実施形態においては、ツェナーダイオード７１がツェナーダイオードである場合について説明したが、平滑化信号をレベルシフトする素子として、他の素子を使用してもよい。例えば、複数のダイオードを直列接続して使用してもよく、抵抗を用いて電圧を降下させてもよい。
【符号の説明】
【００３８】
１・・・電圧制御発振器、２・・・分周器、３・・・位相比較器、４・・・差動増幅回路、５・・・第１低域通過フィルタ、６・・・第２低域通過フィルタ、７・・・レベルシフト回路、８・・・増幅回路、９・・・入力端子、１０・・・出力端子、１１・・・第３低域通過フィルタ、４１・・・演算増幅器、４２・・・抵抗、４３・・・抵抗、４４・・・抵抗、４５・・・キャパシタ、４６・・・抵抗、５１・・・抵抗、５２・・・キャパシタ、６１・・・抵抗、６２・・・キャパシタ、７１・・・ツェナーダイオード、７２・・・抵抗、１００・・・ＰＬＬ回路、１１１・・・抵抗、１１２・・・キャパシタ、２００・・・ＰＬＬ回路
【図１】
2015070314.tif 000003
【図２】
2015070314.tif 000004
【手続補正書】
【提出日】平成26年8月19日(2014.8.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【特許文献１】特公昭６３−１９０９４号公報