(57)【要約】      （修正有）【課題】コストを抑制しながら電源ラインの実効的な抵抗を低減した集積回路モジュール及び表示モジュールを提供する。【解決手段】集積回路モジュール１が、ガラス基板３と、ガラス基板３に表面実装によって実装された集積回路チップ４とを具備する。集積回路チップ４は、特定方向に延伸する電源ライン１３と、電源ライン１３に接合されたバンプ１５とを備えている。ガラス基板の集積回路チップに対向する面には、ＶＤＤライン裏打ち配線となる導電体３２が形成されている。導電体３２は、バンプ１５に接合されている。【選択図】図４
2015070086.tif 000002
【特許請求の範囲】
【請求項１】
ガラス基板と、
前記ガラス基板に表面実装によって実装された集積回路チップ
とを具備し、
前記集積回路チップは、
第１方向に延伸する第１電源ラインと、
前記第１電源ラインに電気的に接合された第１バンプ
とを備え、
前記ガラス基板の前記集積回路チップに対向する面には、第１導電体が形成され、
前記第１導電体が、前記第１バンプに接合された
集積回路モジュール。
【請求項２】
請求項１に記載の集積回路モジュールであって、
前記集積回路チップは、更に、前記第１バンプから前記第１方向にずれた位置において前記第１電源ラインに接合する第２バンプを備え、
前記第１導電体は、前記第１方向に延伸するように設けられ、
前記第１導電体は、前記第１バンプと前記第２バンプとに接合された
集積回路モジュール。
【請求項３】
請求項２に記載の集積回路モジュールであって、
前記第１電源ラインには、電源電圧が供給され、
前記集積回路チップは、更に、
前記第１方向に延伸する第２電源ラインと、
第３バンプ及び第４バンプ
とを具備し、
前記第２電源ラインは接地電位に維持され、
前記第３バンプと前記第４バンプは、前記第１方向における位置が異なる位置において前記第２電源ラインに接合され、
前記ガラス基板の前記集積回路チップに対向する前記面には、第２導電体が形成され、
前記第２導電体は、前記第３バンプと前記第４バンプとに接合された
集積回路モジュール。
【請求項４】
請求項１に記載の集積回路モジュールであって、
前記集積回路チップは、更に、
前記第１方向に延伸する第２電源ラインと、
前記第２電源ラインに接合された第２バンプ
とを具備し、
前記第１導電体は、前記第１バンプと前記第２バンプとに接合された
集積回路モジュール。
【請求項５】
請求項４に記載の集積回路モジュールであって、
前記第１電源ライン及び前記第２電源ラインには、電源電圧が供給され、
前記集積回路チップは、更に、
前記第１方向に延伸し、接地電位に維持される第３電源ライン及び第４電源ラインと、
前記第３電源ラインに接合された第３バンプと、
前記第４電源ラインに接合された第４バンプ
とを備え、
前記第３電源ラインは、前記第１電源ラインと前記第２電源ラインの間に設けられ、
前記第２電源ラインは、前記第３電源ラインと前記第４電源ラインの間に設けられ、
前記ガラス基板の前記集積回路チップに対向する前記面には、第２導電体が形成され、
前記第２導電体は、前記第３バンプと前記第４バンプとに接合された
集積回路モジュール。
【請求項６】
請求項１乃至５のいずれかに記載の集積回路モジュールであって、
前記集積回路チップは、１対の長辺と１対の短辺を有し、
前記第１方向は、前記１対の長辺と平行な方向である
集積回路モジュール。
【請求項７】
請求項１に記載の集積回路モジュールであって、
前記集積回路チップは、更に、
前記第１方向に垂直な第２方向に延伸する第２電源ラインと、
第１ランドと、
第２ランド
第２バンプ
とを備え、
前記第２電源ラインと、前記第１ランドと、前記第２ランドは、前記ガラス基板に最も近い第１金属配線層に位置し、
前記第１電源ラインは、前記第１金属配線層よりも前記ガラス基板から離れた第２金属配線層に位置し、
前記第１ランドと前記第２ランドは、前記第１電源ラインに電気的に接続され、
前記第１バンプは、前記第１ランドに接合され、
前記第２バンプは、前記第２ランドに接合され、
前記第１導電体が、前記第２バンプに接合された
集積回路モジュール。
【請求項８】
請求項７に記載の集積回路モジュールであって、
前記集積回路チップは、１対の長辺と１対の短辺を有し、
前記第１方向は、前記１対の短辺と平行な方向である
集積回路モジュール。
【請求項９】
画素とソース線とが形成されたガラス基板と、
前記ガラス基板に表面実装によって実装され、前記ソース線を駆動するドライバＩＣ
とを具備し、
前記ドライバＩＣは、
第１方向に延伸する第１電源ラインと、
前記第１電源ラインに接合する第１バンプ
とを備え、
前記ガラス基板の前記ドライバＩＣに対向する面には、第１導電体が形成され、
前記第１導電体が、前記第１バンプに接合された
表示モジュール。
【請求項１０】
請求項９に記載の表示モジュールであって、
前記ドライバＩＣは、更に、前記第１バンプから前記第１方向にずれた位置において前記第１電源ラインに接合する第２バンプを備え、
前記第１導電体は、前記第１方向に延伸するように設けられ、
前記第１導電体は、前記第１バンプと前記第２バンプとに接合された
表示モジュール。
【請求項１１】
請求項１０に記載の表示モジュールであって、
前記ドライバＩＣは、更に、前記ソース線を駆動するソース出力回路を備え、
前記第１電源ラインから前記ソース出力回路に電源電圧が供給される
表示モジュール。
【請求項１２】
請求項９に記載の表示モジュールであって、
前記ドライバＩＣは、更に、
前記第１方向に延伸する第２電源ラインと、
前記第２電源ラインに接合された第２バンプ
とを具備し、
前記第１導電体は、前記第１バンプと前記第２バンプとに接合された
表示モジュール。
【請求項１３】
請求項１２に記載の表示モジュールであって、
前記ドライバＩＣは、更に、前記ソース線を駆動するソース出力回路を備え、
前記第１電源ライン及び前記第２電源ラインから前記ソース出力回路に電源電圧が供給される
表示モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路モジュール及び表示モジュールに関し、特に、ガラス基板と、該ガラス基板に表面実装によって実装された集積回路チップとを有する集積回路モジュールに関する。
【背景技術】
【０００２】
ＩＣチップ（集積回路チップ）には、電源電圧や回路接地（circuit  ground）を供給するための電源ラインが集積化される。なお、本明細書でいう「電源ライン」とは、所定の電源電圧に維持されるラインと、接地電位に維持されるライン（特に、「接地ライン」と呼ぶことがある）の両方を含む概念であることに留意されたい。
【０００３】
ある種のＩＣチップでは、電源ラインが長大であり、このようなＩＣチップでは、電源ラインの抵抗の低減が求められることがある。例えば、液晶表示パネルを駆動する液晶ドライバＩＣでは、一般に、液晶表示パネルのソース線（信号線、データ線とも呼ばれる）を駆動するソース出力回路に電源電圧を供給するための電源ラインが設けられる。多数のソース線を駆動する表示パネルドライバでは、多数のソース出力回路がＩＣチップの端に沿って並べられるので、ソース出力回路に電源電圧を供給する電源ラインは長大になる。電源ラインが長大になると抵抗が増加し、電源ラインにおける電圧降下の問題が重大になる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源ラインの低抵抗化の一つの手法としては、電源ラインのライン幅を太くすることが考えられる。しかしながら、電源ラインのライン幅を太くすると、ＩＣチップの電源ラインが延伸する方向と垂直の方向の寸法が大きくなってしまう。例えば、液晶ドライバＩＣでは、ソース出力回路に電源電圧を供給するための電源ラインが液晶ドライバＩＣの長辺方向（即ち、ソース出力回路が並べられる方向）に設けられることがある。この場合、電源ラインのライン幅を太くすると、液晶ドライバＩＣの短辺方向の幅が大きくなってしまう。近年の液晶表示装置では、液晶ドライバＩＣを搭載する領域が小さくなっており、液晶ドライバＩＣの短辺方向の幅の増大は好ましくない。
【０００５】
電源ラインの低抵抗化の他の手法としては、金属配線層を追加することも考えられる。複数の金属配線層に設けられた金属配線をビアコンタクトによって電気的に接続して電源ラインとして用いることにより、低抵抗の電源ラインを実現することができる。しかしながら、金属配線層を追加することは、コストの増大を招く。
【０００６】
発明者は、ガラス基板と、該ガラス基板に表面実装によって実装された集積回路チップとを有する集積回路モジュールに関して検討を行った結果、コストを抑制しながら電源ラインの実効的な抵抗を低減する手法を見出した。
【０００７】
したがって、本発明の課題は、コストを抑制しながら電源ラインの実効的な抵抗を低減することにある。
【課題を解決するための手段】
【０００８】
本発明の一の観点では、集積回路モジュールが、ガラス基板と、ガラス基板に表面実装によって実装された集積回路チップとを具備する。集積回路チップは、特定方向に延伸する電源ラインと、該電源ラインに接合されたバンプとを備えている。ガラス基板の集積回路チップに対向する面には、導電体が形成されている。該導電体は、該バンプに接合されている。
【０００９】
本発明の他の観点では、表示モジュールが、画素とソース線とが形成されたガラス基板と、ガラス基板に表面実装によって実装され、ソース線を駆動するドライバＩＣとを具備する。ドライバＩＣは、特定方向に延伸する電源ラインと、該電源ラインに接合するバンプとを備えている。ガラス基板のドライバＩＣに対向する面には、導電体が形成されている。該導電体は、該バンプに接合されている。
【発明の効果】
【００１０】
本発明によれば、コストを抑制しながら電源ラインの実効的な抵抗を低減するための技術が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態の集積回路モジュールとして構成された液晶表示モジュールの構成を示す平面図である。
【図２】第１の実施形態における液晶ドライバＩＣの構成を概略的に示す平面図である。
【図３】液晶ドライバＩＣを除いたときの第１の実施形態の液晶表示モジュールの構造を概略的に示す平面図である。
【図４】Ａ−Ａ断面における液晶表示モジュールの構造を示す断面図である。
【図５】Ｂ−Ｂ断面における液晶表示モジュールの構造を示す断面図である。
【図６】第１の実施形態の液晶表示モジュールの一変形例を示す図であり、液晶ドライバＩＣの構造を示す平面図である。
【図７】該変形例において、液晶ドライバＩＣを除いたときの液晶表示モジュールの構造を概略的に示す平面図である。
【図８】該変形例における、Ａ’−Ａ’断面における液晶表示モジュールの構造を示す断面図である。
【図９】第１の実施形態の液晶表示モジュールの他の変形例を示す図であり、液晶ドライバＩＣの構造を示す平面図である。
【図１０】該他の変形例における、液晶ドライバＩＣを除いたときの液晶表示モジュールの構造を概略的に示す平面図である。
【図１１】第１の実施形態の液晶表示モジュールの更に他の変形例を示す図であり、液晶ドライバＩＣの構造を示す平面図である。
【図１２】第２の実施形態における液晶ドライバＩＣの構成を概略的に示す平面図である。
【図１３】液晶ドライバＩＣを除いたときの第２の実施形態の液晶表示モジュールの構造を概略的に示す平面図である。
【図１４】Ａ−Ａ断面における液晶表示モジュールの構造を示す断面図である。
【図１５】第２の実施形態の液晶表示モジュールの一変形例を示す図であり、液晶ドライバＩＣの構造を示す平面図である。
【図１６】該変形例において、液晶ドライバＩＣを除いたときの液晶表示モジュールの構造を概略的に示す平面図である。
【図１７】該変形例における、Ｃ−Ｃ断面における液晶表示モジュールの構造を示す断面図である。
【図１８】該変形例における、Ｄ−Ｄ断面における液晶表示モジュールの構造を示す断面図である。
【図１９】第３の実施形態における液晶ドライバＩＣの構成を概略的に示す平面図である。
【図２０】図１９のＥ部の近傍の拡大平面図である。
【図２１】液晶ドライバＩＣを除いたときの第３の実施形態の液晶表示モジュールの構造を概略的に示す平面図である。
【図２２】Ｆ−Ｆ断面における液晶表示モジュールの構造を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら本発明の実施形態を説明する。以下の説明に使用される図面においては、発明の理解を容易にするために、実際の構造体を簡略化して図示することがあり、また、図面上の寸法が実際の構造体の寸法を必ずしも反映していないことに留意されたい。また、以下の説明において、同一の構成要素には、同一又は対応する参照番号が付され、詳細な説明は省略することがあることに留意されたい。
【００１３】
本発明の一実施形態では、集積回路モジュールが、ガラス基板と、該ガラス基板に表面実装によって実装された集積回路チップとを有している。集積回路チップには、電源ライン（電源電圧が供給されるライン、又は、接地電位に維持されるライン）が、特定の方向に延伸するように設けられている。該電源ラインには、バンプが接合される。
【００１４】
本実施形態では、ガラス基板の集積回路チップに対向する面に導電体が形成される。該導電体はバンプを介して電源ラインに接合され、該導電体を用いて電源ラインの実効的な抵抗が低減される。このような構成により、本実施形態の集積回路モジュールは、コストを抑制しながら電源ラインの実効的な抵抗を低減することができる。以下、本発明の様々な実施形態について具体的に説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態の集積回路モジュールの構成を示す平面図である。第１の実施形態の集積回路モジュールは、液晶表示モジュール１として構成されている。液晶表示モジュール１は、ガラス基板２、３と、液晶ドライバＩＣ４とを備えている。
【００１６】
ガラス基板２、３は、スペーサを介して互いに対向して接合されており、液晶表示パネルを構成している。ガラス基板２には、ソース線（信号線、データ線とも呼ばれる）、ゲート線（走査線、ディジット線とも呼ばれる）、薄膜素子（例えば、ＴＦＴ（thin  film  transistor）を含む画素、及び、ゲート線を駆動するＧＩＰ（gate  in  panel）回路が集積化される。一方、ガラス基板３には、対向電極（共通電極とも呼ばれる）が形成されており、ガラス基板３は、対向電極が形成された面においてガラス基板２に対向している。ガラス基板２、３の間には液晶が充填される。
【００１７】
液晶ドライバＩＣ４は、集積回路が集積化されたＩＣチップである。液晶ドライバＩＣ４には、ガラス基板２に形成されたソース線を駆動する回路や、ＧＩＰ回路を制御する回路等の様々な回路が集積化されている。液晶ドライバＩＣ４は、表面実装によって（本実施形態では、フリップチップ接続によって）ガラス基板２に搭載されている。なお、ガラス基板２にＧＩＰ回路が形成されず、ゲート線を駆動する回路が液晶ドライバＩＣ４に集積化されてもよい。
【００１８】
図２は、液晶ドライバＩＣ４の構成を概略的に示す平面図である。本実施形態では、液晶ドライバＩＣ４は、長辺４ａと、長辺４ａに垂直な短辺４ｂとを有する矩形状に形成されている。以下において、長辺４ａに平行な方向を長辺方向、短辺４ｂに平行な方向を短辺方向ということがある。
【００１９】
液晶ドライバＩＣ４は、ソース出力回路１１と、ソース出力端子１２と、ＶＤＤライン１３と、ＶＤＤ端子１４と、バンプ１５とを備えている。ソース出力回路１１は、その出力がソース出力端子１２に接続されており、対応するソース出力端子１２に接続されたソース線を駆動する。ソース出力回路１１及びソース出力端子１２は、一方の長辺４ａに沿って長辺方向に並んで配置されている。
【００２０】
ソース出力端子１２は、ソース出力パッド１２ａとバンプ１２ｂとを備えている。ソース出力パッド１２ａは、ソース出力回路１１の出力に接続されており、バンプ１２ｂは、ソース出力パッド１２ａに接合されている。ソース出力パッド１２ａは、液晶ドライバＩＣ４の最上層の金属配線層（即ち、液晶ドライバＩＣ４がガラス基板２に搭載されたときに、ガラス基板２に最も近接して位置する金属配線層）に位置している。
【００２１】
ＶＤＤライン１３は、外部装置からＶＤＤ端子１４に供給された電源電圧を各ソース出力回路１１に供給する。本実施形態では、ＶＤＤライン１３に、２つのＶＤＤ端子１４が配線１６を介して接続されている。本実施形態では、ＶＤＤライン１３が長辺方向に延伸して設けられている。ＶＤＤライン１３は、液晶ドライバＩＣ４の最上層の金属配線層に位置している。
【００２２】
ＶＤＤ端子１４は、ＶＤＤパッド１４ａとバンプ１４ｂとを備えている。ＶＤＤパッド１４ａは、配線１６に接続されており、バンプ１４ｂは、ＶＤＤパッド１４ａに接合されている。ＶＤＤパッド１４ａは、液晶ドライバＩＣ４の最上層の金属配線層に設けられる。
【００２３】
ＶＤＤライン１３には、適宜の間隔でバンプ１５が接合されている。後に詳細に説明するように、バンプ１５は、ガラス基板２にＶＤＤライン１３に平行に形成された配線（本実施形態では、ＩＴＯ配線）に接続され、ＶＤＤライン１３の実効的な抵抗を低減するために用いられる。
【００２４】
図３は、液晶表示モジュール１から液晶ドライバＩＣ４を除いたときの液晶表示モジュール１の構造を概略的に示す平面図である。ここで、図３の破線４ｃは、液晶ドライバＩＣ４が搭載される位置を示している。ガラス基板２の液晶ドライバＩＣ４に対向する面には、ＶＤＤ端子接続配線３１と、ＶＤＤライン裏打ち配線３２と、ソース線接続配線３３とが形成されている。ＶＤＤ端子接続配線３１は、液晶ドライバＩＣ４がガラス基板２に搭載されたときにＶＤＤ端子１４に接続される配線であり、外部装置から供給された電源電圧をＶＤＤ端子１４に供給する。
【００２５】
ＶＤＤライン裏打ち配線３２は、液晶ドライバＩＣ４のバンプ１５に接合される配線である。ＶＤＤライン裏打ち配線３２は、液晶ドライバＩＣ４がガラス基板２に搭載されたときに、ＶＤＤライン１３が延伸する向きに平行になるような方向に延伸するように形成されている。
【００２６】
ソース線接続配線３３は、ガラス基板２のソース線に接続されており（ソース線は、ガラス基板２のガラス基板３に対向する部分に形成されることに留意されたい）、液晶ドライバＩＣ４がガラス基板２に搭載されたときにソース出力端子１２に接続される配線である。
【００２７】
本実施形態では、ＶＤＤ端子接続配線３１、ＶＤＤライン裏打ち配線３２及びソース線接続配線３３が、ＩＴＯ（酸化インジウムスズ：indium  tin  oxide）配線として形成される。ＩＴＯ配線は、現在、ガラス基板の表面に形成される配線の材料として最も広く用いられている材料の一つである。ただし、他の導電性材料、例えば、他の導電性酸化物や金属材料が、ＶＤＤ端子接続配線３１、ＶＤＤライン裏打ち配線３２及びソース線接続配線３３として用いられても良い。
【００２８】
なお、図３には、ガラス基板２に形成されている配線の一部のみが概略的に図示されていることに留意されたい。ガラス基板２には、例えば、液晶ドライバＩＣ４の信号入力端子に信号を供給する配線や液晶ドライバＩＣ４からガラス基板２に形成されたＧＩＰ回路に制御信号を供給する配線等も形成され得る。
【００２９】
図４、図５は、液晶ドライバＩＣ４をガラス基板２に搭載したときの液晶表示モジュール１の構造を概略的に示す断面図である。図４は、図１、図２におけるＡ−Ａ断面における液晶表示モジュール１の構造を示しており、図５は、図１、図２におけるＢ−Ｂ断面における構造を示している。ここで、Ａ−Ａ断面は、ソース出力端子１２を通る断面とＶＤＤ端子１４を通る断面とを合成した断面であることに留意されたい。また、図４において、符号３ａは、ガラス基板２、３を対向させて接合するスペーサを示している。
【００３０】
液晶ドライバＩＣ４は、ガラス基板２に、表面実装によって（本実施形態では、フリップチップ接続によって）搭載される。詳細には、液晶ドライバＩＣ４のＶＤＤ端子１４のバンプ１４ｂがガラス基板２の上に形成されたＶＤＤ端子接続配線３１に接合され、ソース出力端子１２のバンプ１２ｂが、ソース線接続配線３３に接合されている。更に、ＶＤＤライン１３に接合されたバンプ１５が、ＶＤＤライン裏打ち配線３２に接合されている。この結果、図５に図示されているように、ＶＤＤライン裏打ち配線３２が、ＶＤＤライン１３に並列に接続されることになる。
【００３１】
このような構成の液晶表示モジュール１の利点は、ＶＤＤライン１３の実効的な抵抗を低減できることである。本実施形態の液晶表示モジュール１では、ＶＤＤライン１３がバンプ１５を介してＶＤＤライン裏打ち配線３２に接合されている。即ち、ＶＤＤライン裏打ち配線３２がＶＤＤライン１３に電気的に並列に接続される。このため、ＶＤＤライン１３の実効的な抵抗を低減することができる。これは、ＶＤＤライン１３の抵抗に起因する電源電圧の電圧降下を抑制するために有効である。
【００３２】
上記の実施形態では、ガラス基板２に形成された配線を用いて電源ラインの実効的な抵抗を低減する手法が電源電圧をソース出力回路１１に供給するＶＤＤライン１３に適用されているが、当該手法は、接地電位に固定される電源ライン（以下では、「ＧＮＤライン」と呼ぶ。）に適用されても良い。ＧＮＤラインの抵抗の低減は、液晶ドライバＩＣ４内における接地電位の変動を抑制するために好適である。
【００３３】
図６、図７、図８は、ガラス基板２に形成された配線を用いてＧＮＤラインの実効的な抵抗を低減する手法が採用された場合の液晶表示モジュール１の変形例の構造を示す図である。詳細には、図６は、液晶表示モジュール１の液晶ドライバＩＣ４の構造を示す平面図であり、図７は、液晶ドライバＩＣ４を取り除いたときの液晶表示モジュール１の構造を示す平面図であり、図８は、図６、図７のＡ’−Ａ’断面における液晶表示モジュール１の構造を示す断面図である。ここで、Ａ’−Ａ’断面は、ソース出力端子１２を通る断面とＧＮＤ端子１８を通る断面とを合成した断面であることに留意されたい。
【００３４】
図６に図示されているように、液晶ドライバＩＣ４には、ＶＤＤライン１３とＶＤＤ端子１４と共に、ＧＮＤライン１７とＧＮＤ端子１８とが設けられる。ＧＮＤライン１７は、回路接地を提供するために用いられる電源ラインであり、接地電位に維持される。本実施形態では、ＧＮＤライン１７に、２つのＧＮＤ端子１８が配線２１を介して接続されている。本実施形態では、ＧＮＤライン１７は、液晶ドライバＩＣ４の長辺方向に（即ち、ＶＤＤライン１３と平行な方向に）延伸して設けられている。ＧＮＤライン１７は、液晶ドライバＩＣ４の最上層の金属配線層に位置している。ＧＮＤライン１７には、適宜の間隔でバンプ１９が接合されている。
【００３５】
ＧＮＤ端子１８は、ＧＮＤパッド１８ａとバンプ１８ｂとを備えている。ＧＮＤパッド１８ａは、配線２１に接続されており、バンプ１８ｂは、ＧＮＤパッド１８ａに接合されている。ＧＮＤパッド１８ａは、液晶ドライバＩＣ４の最上層の金属配線層に位置している。
【００３６】
また、図７に図示されているように、ガラス基板２には、ＶＤＤ端子接続配線３１とＶＤＤライン裏打ち配線３２に加え、ＧＮＤ端子接続配線３４とＧＮＤライン裏打ち配線３５とが形成される。ＧＮＤ端子接続配線３４は、液晶ドライバＩＣ４がガラス基板２に搭載されたときにＧＮＤ端子１８に接続される配線であり、外部装置によって接地電位に維持される。即ち、ＧＮＤ端子接続配線３４は、ＧＮＤ端子１８を接地電位に維持するために用いられる配線である。
【００３７】
ＧＮＤライン裏打ち配線３５は、ＧＮＤライン１７に接続されたバンプ１９に接合される配線である。ＧＮＤライン裏打ち配線３５は、液晶ドライバＩＣ４がガラス基板２に搭載されたときに、ＧＮＤライン１７が延伸する向きに平行になるような方向に延伸するように形成されている。
【００３８】
ＧＮＤ端子接続配線３４とＧＮＤライン裏打ち配線３５は、ＶＤＤ端子接続配線３１とＶＤＤライン裏打ち配線３２と同様に、ＩＴＯ（酸化インジウムスズ：indium  tin  oxide）配線として形成されてもよい。ただし、他の導電性材料、例えば、他の導電性酸化物や金属材料が、ＧＮＤ端子接続配線３４及びＧＮＤライン裏打ち配線３５として用いられても良い。
【００３９】
液晶ドライバＩＣ４がガラス基板２に搭載されると、図８に示されているように、ＧＮＤ端子１８のバンプ１８ｂがガラス基板２の上に形成されたＧＮＤ端子接続配線３４に接合され、更に、ＧＮＤライン１７に接合されたバンプ１９が、ＧＮＤライン裏打ち配線３５に接合される。この結果、ＧＮＤライン裏打ち配線３５が、ＧＮＤライン１７に電気的に並列に接続されることになる。
【００４０】
このような構成によれば、ＶＤＤライン１３に加え、ＧＮＤライン１７の実効的な抵抗を低減することができる。上述のように、ＧＮＤライン１７の実効的な抵抗を低減することは、液晶ドライバＩＣ４内における接地電位の変動を抑制するために好適である。
【００４１】
なお、図１〜図８には、ＶＤＤ端子１４が、配線１６によってＶＤＤライン１３の両端に接続されている構造が図示されているが、ＶＤＤ端子１４がＶＤＤライン１３に接続される位置は、様々に変更可能である。例えば、図９に示されているように、ＶＤＤ端子１４が、液晶ドライバＩＣ４の長辺４ａの中央付近に位置し、配線１６を介してＶＤＤライン１３の中点の付近に接続されてもよい。この場合、図１０に示されているように、ＶＤＤ端子接続配線３１の位置は、ＶＤＤ端子１４の位置に合わせて変更され、液晶ドライバＩＣ４の長辺４ａの中央付近に配置される。ＧＮＤ端子１８及びＧＮＤ端子接続配線３４についても同様である。
【００４２】
また、上述の実施形態では、外部装置から供給された電源電圧がＶＤＤライン１３に供給されているが、液晶ドライバＩＣ４の内部で生成された電源電圧がＶＤＤライン１３に供給される構成でもよい。図１１は、このような構成の液晶ドライバＩＣ４の構成を示す平面図である。図１１の構成では、液晶ドライバＩＣ４は、レギュレータ２２を備えている。レギュレータ２２は、ＶＤＤ端子１４に供給された電源電圧から内部電源電圧を生成し、ＶＤＤライン１３に供給する。ＶＤＤライン１３に供給された内部電源電圧は、ソース出力回路１１に供給されてソース線の駆動に使用される。
【００４３】
また、上記の実施形態では、ガラス基板２の上に形成された配線を用いて電源ラインの実効的な抵抗を低減する手法が、ソース出力回路１１に電源電圧を供給するＶＤＤライン１３及び／又は接地電位を供給するＧＮＤライン１７に適用されているが、当該手法は、他の回路に電源電圧又は回路接地を供給する電源ラインに適用されてもよい。
【００４４】
（第２の実施形態）
図１２、図１３、図１４は、第２の実施形態の液晶表示モジュール１Ａの構造を示す図である。詳細には、図１２は、液晶表示モジュール１Ａの液晶ドライバＩＣ４Ａの構造を示す平面図であり、図１３は、液晶ドライバＩＣ４Ａを取り除いたときの液晶表示モジュール１Ａの構造を示す平面図であり、図１４は、図１２、図１３のＡ−Ａ断面における液晶表示モジュール１Ａの構造を示す断面図である。
【００４５】
液晶ドライバＩＣその他の集積回路では、複数の電源ラインが並行して配置されることがある。このような場合には、電源ラインを適宜の間隔で短絡することで、電源ラインの実効的な抵抗が低減される。しかしながら、回路接続に用いる配線が存在する等の集積回路のレイアウト上の理由で、並行して配置された電源ラインを集積回路の内部において互いに接続できない場合がある。これは、電源ラインの実効的な抵抗を増大させてしまう。第２の実施形態においては、ガラス基板２の上に形成された配線が複数の電源ラインを短絡するシャント配線として用いられ、これにより、電源ラインの実効的な抵抗が低減される。以下、第２の実施形態の液晶表示モジュール１Ａの構造について詳細に説明する。
【００４６】
図１２に図示されているように、第２の実施形態の液晶ドライバＩＣ４Ａの構成は、第１の実施形態の液晶ドライバＩＣ４とほぼ同様であるが、複数の、より具体的には２本のＶＤＤライン１３Ａ、１３Ｂが長辺方向に延伸して設けられている点で相違している。ＶＤＤライン１３Ａ、１３Ｂは、外部装置からＶＤＤ端子１４に供給された電源電圧を各ソース出力回路１１に供給する。ＶＤＤライン１３Ａ、１３Ｂは、液晶ドライバＩＣ４の最上層の金属配線層に位置している。ＶＤＤライン１３Ａには、バンプ１５Ａが適宜の間隔で設けられており、ＶＤＤライン１３Ｂには、バンプ１５Ｂが適宜の間隔で設けられている。一つのバンプ１５Ａと一つのバンプ１５Ｂとで一つのバンプ対が構成されており、一つのバンプ対のバンプ１５Ａ、１５Ｂは、互いに近接して設けられている。
【００４７】
一方、図１３に図示されているように、ガラス基板２の上には、ＶＤＤ端子接続配線３１、ソース線接続配線３３に加え、ＶＤＤシャント配線３６が設けられる。各ＶＤＤシャント配線３６は、一つのバンプ対のバンプ１５Ａ、１５Ｂに対応する位置に設けられている。
【００４８】
ＶＤＤシャント配線３６は、ＶＤＤ端子接続配線３１とＶＤＤライン裏打ち配線３２と同様に、ＩＴＯ（酸化インジウムスズ：indium  tin  oxide）配線として形成されてもよい。ただし、他の導電性材料、例えば、他の導電性酸化物や金属材料が、ＶＤＤシャント配線３６として用いられても良い。
【００４９】
図１４に図示されているように、液晶ドライバＩＣ４がガラス基板２に搭載されると、各ＶＤＤシャント配線３６は、対応するバンプ対のバンプ１５Ａ、１５Ｂに接合される。その結果、ＶＤＤライン１３Ａ、１３Ｂは、バンプ１５Ａ、１５Ｂ及びＶＤＤシャント配線３６によって短絡される。このような構成によれば、ＶＤＤライン１３Ａ、１３Ｂを適宜の間隔で短絡することができ、ＶＤＤライン１３Ａ、１３Ｂの実効的な抵抗を低減することができる。
【００５０】
このような技術は、複数のＶＤＤラインとＧＮＤラインとが交互に配置された場合に、ＶＤＤラインを互いに短絡し、ＧＮＤラインを互いに短絡する場合にも適用できる。図１５、図１６、図１７、図１８は、このような構成の液晶表示モジュール１Ａの構造の例を示す図である。詳細には、図１５は、液晶表示モジュール１Ａの液晶ドライバＩＣ４Ａの構造を示す平面図であり、図１６は、液晶ドライバＩＣ４を取り除いたときの液晶表示モジュール１の構造を示す平面図である。また、図１７は、図１５、図１６のＣ−Ｃ断面における液晶表示モジュール１Ａの構造を示す断面図であり、図１８は、図１５、図１６のＤ−Ｄ断面における液晶表示モジュール１Ａの構造を示す断面図である。
【００５１】
図１５に図示されているように、液晶ドライバＩＣ４Ａには、２本のＶＤＤライン１３Ａ、１３Ｂと２本のＧＮＤライン１７Ａ、１７Ｂとが交互に配置されている。ＶＤＤライン１３Ａ、１３Ｂ、及びＧＮＤライン１７Ａ、１７Ｂは、いずれも、液晶ドライバＩＣ４Ａの長辺方向に延伸して設けられており、液晶ドライバＩＣ４の最上層の金属配線層に位置している。２本のＶＤＤライン１３Ａ、１３Ｂの両端は、配線１６によってＶＤＤ端子１４に電気的に接続されている。また、ＧＮＤライン１７Ａの両端は、配線２３によってＧＮＤライン１７Ｂに電気的に接続され、ＧＮＤライン１７Ｂの両端は、配線２１によってＧＮＤ端子１８に電気的に接続されている。ここで、配線２３は、上から２番目の金属配線層に位置しており、配線２３とＧＮＤライン１７Ａ、１７Ｂとは、ビアコンタクトを介して電気的に接続される。
【００５２】
ＶＤＤライン１３Ａには、バンプ１５Ａが適宜の間隔で設けられており、ＶＤＤライン１３Ｂには、バンプ１５Ｂが適宜の間隔で設けられている。一つのバンプ１５Ａと一つのバンプ１５Ｂとで一つのバンプ対が構成されており、一つのバンプ対のバンプ１５Ａ、１５Ｂは、互いに近接して設けられている。
【００５３】
同様に、ＧＮＤライン１７Ａには、バンプ１９Ａが適宜の間隔で設けられており、ＧＮＤライン１７Ｂには、バンプ１９Ｂが適宜の間隔で設けられている。一つのバンプ１９Ａと一つのバンプ１９Ｂとで一つのバンプ対が構成されており、一つのバンプ対のバンプ１９Ａ、１９Ｂは、互いに近接して設けられている。
【００５４】
一方、図１６に図示されているように、ガラス基板２の上には、ＶＤＤ端子接続配線３１、ソース線接続配線３３、及び、ＧＮＤ端子接続配線３４に加え、ＶＤＤシャント配線３６とＧＮＤシャント配線３７とが設けられる。各ＶＤＤシャント配線３６は、一つのバンプ対のバンプ１５Ａ、１５Ｂに対応する位置に設けられている。同様に、各ＧＮＤシャント配線３７は、一つのバンプ対のバンプ１９Ａ、１９Ｂに対応する位置に設けられている。一実施形態では、ＶＤＤシャント配線３６とＧＮＤシャント配線３７は、ＩＴＯ（酸化インジウムスズ：indium  tin  oxide）配線として形成されてもよい。ただし、他の導電性材料、例えば、他の導電性酸化物や金属材料が、ＶＤＤシャント配線３６とＧＮＤシャント配線３７として用いられても良い。
【００５５】
図１７に図示されているように、液晶ドライバＩＣ４Ａがガラス基板２に搭載されると、各ＶＤＤシャント配線３６は、対応するバンプ対のバンプ１５Ａ、１５Ｂに接合される。その結果、ＶＤＤライン１３Ａ、１３Ｂは、バンプ１５Ａ、１５Ｂ及びＶＤＤシャント配線３６によって短絡される。このような構成によれば、ＶＤＤライン１３Ａ、１３Ｂを適宜の間隔で短絡することができ、ＶＤＤライン１３Ａ、１３Ｂの実効的な抵抗を低減することができる。
【００５６】
同様に、図１８に図示されているように、液晶ドライバＩＣ４Ａがガラス基板２に搭載されると、各ＧＮＤシャント配線３７は、対応するバンプ対のバンプ１９Ａ、１９Ｂに接合される。その結果、ＧＮＤライン１７Ａ、１７Ｂは、バンプ１９Ａ、１９Ｂ及びＧＮＤシャント配線３７によって短絡される。このような構成によれば、ＧＮＤライン１７Ａ、１７Ｂを適宜の間隔で短絡することができ、ＧＮＤライン１７Ａ、１７Ｂの実効的な抵抗を低減することができる。
【００５７】
（第３の実施形態）
図１９、図２０、図２１及び図２２は、第３の実施形態の液晶表示モジュール１Ｂの構造を示す図である。詳細には、図１９は、液晶表示モジュール１Ｂの液晶ドライバＩＣ４Ｂの構造を示す平面図であり、図２０は、図１９のＥ部の近傍の拡大図である。また、図２１は、液晶ドライバＩＣ４Ｂを取り除いたときの液晶表示モジュール１Ｂの構造を示す平面図であり、図２２は、図１９、図２０、図２１に図示されたＦ−Ｆ断面における液晶表示モジュール１Ｂの構造を示す断面図である。
【００５８】
第３の実施形態においては、液晶ドライバＩＣ４Ｂの短辺方向に延伸する電源ラインの実効的な抵抗を低減するための構造が提供される。詳細には、図１９及び図２０に図示されているように、第３の実施形態では、ＶＤＤライン１３とＧＮＤライン１７とが、液晶ドライバＩＣ４Ｂの長辺方向に延伸するように設けられる。ＶＤＤライン１３とＧＮＤライン１７とは、液晶ドライバＩＣ４Ｂの最上層の金属配線層に設けられる。
【００５９】
また、液晶ドライバＩＣ４Ｂの短辺方向に、ＶＤＤライン２４が延伸されている。ＶＤＤライン２４は、上から２番目の金属配線層（即ち、液晶ドライバＩＣ４がガラス基板２に搭載されたときに、ガラス基板２に２番目に近接して位置する金属配線層）に設けられる。
【００６０】
留意すべきことは、集積回路のプロセスによっては、最上層の金属配線層の配線の膜厚が厚く、最上層の金属配線層よりも下層の金属配線層に位置する配線の膜厚が薄い場合がある点である。このような場合には、下層の金属配線層に位置する配線の抵抗が、最上層の金属配線層に位置する配線の抵抗よりも増大し、そのような配線が電源ラインとして用いられた場合には、電源ラインの抵抗が十分に低減できないことがある。第３の実施形態の液晶ドライバＩＣ４Ｂについていえば、長辺方向に延伸するＶＤＤライン１３及びＧＮＤライン１７が最上層の金属配線層に設けられる場合、上から２番目の金属配線層に位置し、短辺方向に延伸するＶＤＤライン２４の抵抗が十分に低減できないことがある。第３の実施形態では、このような状況においてＶＤＤライン２４の実効的な抵抗を低減するための技術が提供される。以下、第３の実施形態における液晶ドライバＩＣ４Ｂの構造について詳細に説明する。
【００６１】
図２２を参照して、ＶＤＤライン２４は、長辺方向に延伸するＶＤＤライン１３にビアコンタクト２７を介して接続されており、ＶＤＤライン１３から電源電圧を供給される。更に、ＶＤＤライン２４の両方の端部に対向するように、ランド２５Ａ、２５Ｂが設けられる。ランド２５Ａ、２５Ｂは、最上層の金属配線層に位置している。ランド２５Ａ、２５Ｂは、それぞれ、ビアコンタクト２８Ａ、２８Ｂを介してＶＤＤライン２４に接続されている。ランド２５Ａ、２５Ｂには、それぞれ、バンプ２６Ａ、２６Ｂが接合されている。
【００６２】
一方、図２１に図示されているように、ガラス基板２の上には、ＶＤＤライン裏打ち配線３８が設けられる。ＶＤＤライン裏打ち配線３８は、液晶ドライバＩＣ４Ｂのバンプ２６Ａ、２６Ｂに接合される配線である。ＶＤＤライン裏打ち配線３８は、液晶ドライバＩＣ４Ｂがガラス基板２に搭載されたときに、ＶＤＤライン２４が延伸する向きに平行になるような方向に延伸するように形成されている。一実施形態では、ＶＤＤライン裏打ち配線３８は、ＩＴＯ（酸化インジウムスズ：indium  tin  oxide）配線として形成されてもよい。ただし、他の導電性材料、例えば、他の導電性酸化物や金属材料が、ＶＤＤライン裏打ち配線３８として用いられても良い。
【００６３】
図２２を再度に参照して、液晶ドライバＩＣ４Ｂがガラス基板２に搭載されると、ランド２５Ａ、２５Ｂに接合されたバンプ２６Ａ、２６Ｂが、ＶＤＤライン裏打ち配線３８に接合される。この結果、ＶＤＤライン裏打ち配線３８が、ＶＤＤライン２４に並列に接続されることになる。このような構造によれば、最上層の金属配線層でない金属配線層（本実施形態では、上から２番目の金属配線層）に位置し、短辺方向に延伸するＶＤＤライン２４の実効的な抵抗を低減することができる。上述のように、ＶＤＤライン２４の実効的な抵抗を低減することは、ＶＤＤライン２４の抵抗に起因する電源電圧の電圧降下を抑制するために有効である。
【００６４】
同様の手法は、最上層の金属配線層でない金属配線層（本実施形態では、上から２番目の金属配線層）に位置し、短辺方向に延伸するＧＮＤラインの実効的な抵抗を低減するためにも用いられ得る。
【００６５】
以上には、本発明の実施形態が様々に記載されているが、本発明は、上記の実施形態に限定されない。本発明が、様々な変更と共に実施され得ることは、当業者には自明的であろう。
【００６６】
例えば、上記の実施形態では液晶表示モジュールとして構成された集積回路モジュールについて記述されているが、本発明は、ガラス基板と、該ガラス基板に表面実装によって実装された集積回路チップとを有する集積回路モジュールに一般的に適用可能である。特に、本発明は、他の表示パネル（例えば、有機ＥＬ（electroluminescence）表示パネル）を備えた表示モジュールにも適用可能である。
【符号の説明】
【００６７】
１、１Ａ、１Ｂ：液晶表示モジュール
２、３    ：ガラス基板
４、４Ａ、４Ｂ：液晶ドライバＩＣ
４ａ      ：長辺
４ｂ      ：短辺
４ｃ      ：破線
１１      ：ソース出力回路
１２      ：ソース出力端子
１２ａ    ：ソース出力パッド
１２ｂ    ：バンプ
１３、１３Ａ、１３Ｂ：ＶＤＤライン
１４      ：ＶＤＤ端子
１４ａ    ：ＶＤＤパッド
１４ｂ    ：バンプ
１５、１５Ａ、１５Ｂ：バンプ
１６      ：配線
１７、１７Ａ、１７Ｂ：ＧＮＤライン
１８      ：ＧＮＤ端子
１８ａ    ：ＧＮＤパッド
１８ｂ    ：バンプ
１９、１９Ａ、１９Ｂ：バンプ
２１      ：配線
２２      ：レギュレータ
２３      ：配線
２４      ：ＶＤＤライン
２５Ａ、２５Ｂ：ランド
２６Ａ、２６Ｂ：バンプ
２７      ：ビアコンタクト
２８Ａ、２８Ｂ：ビアコンタクト
３１      ：ＶＤＤ端子接続配線
３２      ：ＶＤＤライン裏打ち配線
３３      ：ソース線接続配線
３４      ：ＧＮＤ端子接続配線
３５      ：ＧＮＤライン裏打ち配線
３６      ：ＶＤＤシャント配線
３７      ：ＧＮＤシャント配線
３８      ：ＶＤＤライン裏打ち配線
【図１】
2015070086.tif 000003
【図２】
2015070086.tif 000004
【図３】
2015070086.tif 000005
【図４】
2015070086.tif 000006
【図５】
2015070086.tif 000007
【図６】
2015070086.tif 000008
【図７】
2015070086.tif 000009
【図８】
2015070086.tif 000010
【図９】
2015070086.tif 000011
【図１０】
2015070086.tif 000012
【図１１】
2015070086.tif 000013
【図１２】
2015070086.tif 000014
【図１３】
2015070086.tif 000015
【図１４】
2015070086.tif 000016
【図１５】
2015070086.tif 000017
【図１６】
2015070086.tif 000018
【図１７】
2015070086.tif 000019
【図１８】
2015070086.tif 000020
【図１９】
2015070086.tif 000021
【図２０】
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【図２１】
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【図２２】
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