(57)【要約】【課題】同一行の画素に制御信号が供給されるタイミングのずれを抑制することができる撮像装置を提供する。【解決手段】第２の基板２１は、第１の基板２０と重なるように配置されている。画素部３は、第１の基板２０上に行列状に配置された複数の画素４を有する。第１の垂直走査回路１０ａは、第１の基板２０及び第２の基板２１のいずれか一方に配置され、複数の画素４の１行毎又は複数行毎に供給される制御信号を出力する。複数の第１のバッファ１３０は、画素部３と重なるように第２の基板２１に配置され、複数の画素４の１行又は複数行に対応して設けられている。複数の第１のバッファ１３０は、第１の垂直走査回路１０ａから出力された制御信号を伝送する画素制御信号線１２に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板と重なるように配置された第２の基板と、
前記第１の基板上に行列状に配置された複数の画素を有する画素部と、
前記第１の基板及び前記第２の基板のいずれか一方に配置され、前記複数の画素の１行毎又は複数行毎に供給される制御信号を出力する第１の垂直走査回路と、
前記画素部と重なるように前記第２の基板に配置され、前記複数の画素の１行又は複数行に対応して設けられた第１のバッファであって、前記第１の垂直走査回路から出力された前記制御信号を伝送する信号線に接続された複数の第１のバッファと、
を有する撮像装置。
【請求項２】
前記第２の基板に配置され、前記複数の画素の１行又は複数行に対応して設けられた第２のバッファであって、前記第１のバッファが接続された前記信号線に接続された複数の第２のバッファを更に有する、
請求項１に係る撮像装置。
【請求項３】
前記複数の第２のバッファは、前記画素部と重なるように配置されている、
請求項２に係る撮像装置。
【請求項４】
前記第１の基板及び前記第２の基板のいずれか一方に配置され、前記複数の画素の１行毎又は複数行毎に供給される前記制御信号を前記第１の垂直走査回路と同期して出力する第２の垂直走査回路、
を更に有し、
前記複数の画素は、同一の行に配置された第１の画素及び第２の画素を含み、
前記第１の画素には、前記第１の垂直走査回路から出力された前記制御信号が供給され、
前記第２の画素には、前記第２の垂直走査回路から出力された前記制御信号が供給される、
請求項１〜請求項３のいずれか一項に係る撮像装置。
【請求項５】
前記第１の垂直走査回路は、前記画素部と少なくとも一部が重なるように配置されている、
請求項１に係る撮像装置。
【請求項６】
前記複数の第１のバッファのうち、互いに隣接する２つの行に配置された２つの第１のバッファは、行方向にずれるように配置されている、
請求項１に係る撮像装置。
【請求項７】
第１の基板と、
第２の基板と、
第３の基板と、
前記第１の基板上に行列状に配置された複数の画素を有する画素部と、
前記第３の基板に配置され、前記複数の画素の１行毎又は複数行毎に供給される制御信号を出力する第１の垂直走査回路と、
前記画素部と重なるように前記第２の基板に配置され、前記複数の画素の１行又は複数行に対応して設けられた第１のバッファであって、前記第１の垂直走査回路から出力された前記制御信号を伝送する信号線に接続された複数の第１のバッファと、
を有し、
前記第１の基板と前記第２の基板とが重なり、且つ、前記第３の基板が、前記第１の基板と対向する前記第２の基板の面とは反対側の面と重なり、
又は、前記第１の基板と前記第３の基板とが重なり、且つ、前記第２の基板が、前記第１の基板と対向する前記第３の基板の面とは反対側の面と重なる、
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
近年、ビデオカメラやデジタルスチルカメラなどが広く一般に普及している。これらのカメラには、固体撮像装置が使用されている。固体撮像装置では、複数の画素がマトリクス状に配置されている撮像領域が、撮像素子を有する半導体基板上に設けられている。固体撮像装置には、CCD（Charge Coupled Device）型やCMOS（Complementary Metal Oxide Semiconductor）型等がある。
【０００３】
一般的なCMOS型固体撮像装置では、複数の画素のそれぞれに光電変換素子が設けられている。CMOS型固体撮像装置は、画素において、露光した光を光電変換素子により信号電荷に変換し、生成された信号電荷を光電変換素子から行毎に読み出す。
【０００４】
従来のCMOS型固体撮像装置では、撮像領域の例えば左側に配置された垂直走査回路から画素へ行毎に制御信号が供給される（例えば、特許文献１参照）。画素数が少なければ、垂直走査回路から同一行の複数の画素へ制御信号がほぼ同時に供給され、同一行の複数の画素の光電変換素子で生成された信号電荷を同時に光電変換素子から読み出すことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３８７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、画素数が多くなると、以下の問題がある。垂直走査回路に近い画素はシャープな波形の制御信号を受け取れるため、各画素における制御信号の供給タイミングはほぼ等しい。一方、垂直走査回路から遠い画素が受け取る制御信号については、配線抵抗や配線間容量、負荷によって波形がなまり、制御信号の供給タイミングが遅れる。このため、同一行の複数の画素間で駆動タイミングがずれたり、画素を駆動できなくなったりするという問題がある。
【０００７】
本発明は、上述した課題に鑑みてなされたものであって、同一行の画素に制御信号が供給されるタイミングのずれを抑制することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記の課題を解決するためになされたもので、第１の基板と、前記第１の基板と重なるように配置された第２の基板と、前記第１の基板上に行列状に配置された複数の画素を有する画素部と、前記第１の基板及び前記第２の基板のいずれか一方に配置され、前記複数の画素の１行毎又は複数行毎に供給される制御信号を出力する第１の垂直走査回路と、前記画素部と重なるように前記第２の基板に配置され、前記複数の画素の１行又は複数行に対応して設けられた第１のバッファであって、前記第１の垂直走査回路から出力された前記制御信号を伝送する信号線に接続された複数の第１のバッファと、を有する撮像装置である。
【０００９】
また、本発明の撮像装置は、前記第２の基板に配置され、前記複数の画素の１行又は複数行に対応して設けられた第２のバッファであって、前記第１のバッファが接続された前記信号線に接続された複数の第２のバッファを更に有する。
【００１０】
また、本発明の撮像装置において、前記複数の第２のバッファは、前記画素部と重なるように配置されている。
【００１１】
また、本発明の撮像装置は、前記第１の基板及び前記第２の基板のいずれか一方に配置され、前記複数の画素の１行毎又は複数行毎に供給される前記制御信号を前記第１の垂直走査回路と同期して出力する第２の垂直走査回路、を更に有し、前記複数の画素は、同一の行に配置された第１の画素及び第２の画素を含み、前記第１の画素には、前記第１の垂直走査回路から出力された前記制御信号が供給され、前記第２の画素には、前記第２の垂直走査回路から出力された前記制御信号が供給される。
【００１２】
また、本発明の撮像装置において、前記第１の垂直走査回路は、前記画素部と少なくとも一部が重なるように配置されている。
【００１３】
また、本発明の撮像装置において、前記複数の第１のバッファのうち、互いに隣接する２つの行に配置された２つの第１のバッファは、行方向にずれるように配置されている。
【００１４】
また、本発明は、第１の基板と、第２の基板と、第３の基板と、前記第１の基板上に行列状に配置された複数の画素を有する画素部と、前記第３の基板に配置され、前記複数の画素の１行毎又は複数行毎に供給される制御信号を出力する第１の垂直走査回路と、前記画素部と重なるように前記第２の基板に配置され、前記複数の画素の１行又は複数行に対応して設けられた第１のバッファであって、前記第１の垂直走査回路から出力された前記制御信号を伝送する信号線に接続された複数の第１のバッファと、を有し、前記第１の基板と前記第２の基板とが重なり、且つ、前記第３の基板が、前記第１の基板と対向する前記第２の基板の面とは反対側の面と重なり、又は、前記第１の基板と前記第３の基板とが重なり、且つ、前記第２の基板が、前記第１の基板と対向する前記第３の基板の面とは反対側の面と重なる、撮像装置である。
【発明の効果】
【００１５】
本発明によれば、第１の垂直走査回路から出力された制御信号を複数の画素の１行又は複数行に伝送する信号線に複数の第１のバッファが接続されている。これによって、同一行の画素に制御信号が供給されるタイミングのずれを抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による撮像装置の斜視図である。
【図３】本発明の第１の実施形態による撮像装置の断面図である。
【図４】本発明の第１の実施形態による撮像装置において、制御信号に関する接続を示す模式図である。
【図５】本発明の第１の実施形態による撮像装置において、画素の構成と、制御信号に関する接続とを示す模式図である。
【図６】本発明の第１の実施形態による撮像装置における制御信号のタイミングチャートである。
【図７】本発明の第１の実施形態による撮像装置の第２の基板の構成を示すブロック図である。
【図８】本発明の第１の実施形態による撮像装置の第２の基板の構成を示すブロック図及び斜視図である。
【図９】本発明の第１の実施形態による撮像装置の第２の基板の構成を示すブロック図及び斜視図である。
【図１０】本発明の第１の実施形態による撮像装置において、画素の構成と、制御信号に関する接続とを示す模式図である。
【図１１】本発明の第１の実施形態による撮像装置の第２の基板の構成を示すブロック図である。
【図１２】本発明の第２の実施形態による撮像装置の第２の基板の構成を示すブロック図である。
【図１３】本発明の第３の実施形態による撮像装置の第２の基板の構成を示すブロック図である。
【図１４】本発明の第４の実施形態による撮像装置の第２の基板の構成を示すブロック図である。
【図１５】本発明の第５の実施形態による撮像装置の第２の基板の構成を示すブロック図である。
【図１６】本発明の第６の実施形態による撮像装置の画素直下領域の構成を示すブロック図である。
【図１７】本発明の第７の実施形態による撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、本発明の実施形態を説明する。
【００１８】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による撮像装置１ａの構成を示している。撮像装置１ａは、第１の基板２０及び第２の基板２１の２枚の基板を有する。図１では第１の基板２０と第２の基板２１とが横に並んでいるが、実際には第１の基板２０及び第２の基板２１は両者が互いに重なるように配置されている。言い換えると、第１の基板２０及び第２の基板２１は、それぞれ２つの面を有しており、第１の基板２０の一方の面と第２の基板２１の一方の面とが対向するように配置されている。また、第１の基板２０及び第２の基板２１は、電気的に接続されている。
【００１９】
第１の基板２０は、画素部３、複数の垂直信号線５、制御回路６、列回路部７、列走査回路８、信号処理部９を有する。画素部３は、第１の基板２０上に行列状に配置された複数の画素４を有する。図１では、画素４はＰ１１〜Ｐ６５として示され、６行５列に配置されている。画素４は、一般的には、光電変換素子（例えば、フォトダイオード）と、トランジスタとを有する。画素４は、第２の基板２１の第１の垂直走査回路１０ａから出力される制御信号に従って、入射光量に応じた画素信号を出力する。図１では、画素部３には６行５列の３０個の画素４が配列されているが、画素４の配列における行数及び列数は２以上であればよい。
【００２０】
複数の画素４の各列に対応して、列方向（垂直方向）に伸びる複数の垂直信号線５が配置されている。各列の画素４は、各列に対応した垂直信号線５に接続されている。列回路部７は、複数の画素４の各列に対応した列回路７１，７２，７３，７４，７５で構成されている。画素４から出力された画素信号は、垂直信号線５を介して各列回路に入力される。各列回路は、画素信号に対してＡＤ変換等の処理を行う。
【００２１】
列走査回路８は、画素信号を読み出す列を選択し、選択した列に対応した列回路を列回路７１〜７５から順次選択する。そして、列走査回路８は、選択した列回路から画素信号を順次出力させることで、画素信号を読み出す。列走査回路８は、シフトレジスタなどで構成される。信号処理部９は、列回路７１〜７５から順次出力された画素信号に対して２進化等の処理を行い、処理後の信号を出力する。制御回路６は、列回路部７と、列走査回路８と、第２の基板２１に配置されている第１の垂直走査回路１０ａとを制御する。図示する各回路ブロックが配置される位置は、実際に配置される位置と必ずしも一致するわけではない。
【００２２】
第２の基板２１は、第１の垂直走査回路１０ａ、画素直下領域１１、複数の画素制御信号線１２、複数の第１のバッファ１３０を有する。第１の垂直走査回路１０ａは、複数の画素４の各行に供給される制御信号を出力する。この制御信号は、画素４を制御する信号であって、画素４の光電変換素子から信号電荷を読み出すための信号や、光電変換素子から読み出された信号電荷に基づく画素信号を垂直信号線５に読み出すための信号を含む。画素４に供給される制御信号は行毎に共通である。
【００２３】
複数の画素４の各行に対応して、行方向（水平方向）に伸びる複数の画素制御信号線１２が配置されている。画素制御信号線１２は第１の垂直走査回路１０ａに接続されている。第１の垂直走査回路１０ａは、複数の画素４を制御する制御信号であって、複数の画素４の１行毎又は複数行毎に供給される制御信号を画素制御信号線１２に出力する。画素制御信号線１２は第１の基板２０と電気的に接続されている。画素制御信号線１２に出力された制御信号は、画素制御信号線１２を伝送し、更に第１の基板２０に転送される。画素制御信号線１２を伝送し、第１の基板２０に転送された制御信号は、画素制御信号線１２に対応する行の画素４に転送される。従って、画素制御信号線１２は、第１の垂直走査回路１０ａから出力された制御信号を複数の画素４の１行に伝送する経路を構成する。
【００２４】
画素直下領域１１は、第２の基板２１において、第１の基板２０の画素部３に対応する位置に配置されている。従って、画素直下領域１１は、画素部３と重なるように配置されている。画素直下領域１１は、複数の画素制御信号線１２及び複数の第１のバッファ１３０を有する。１本の画素制御信号線１２に対して１つの第１のバッファ１３０が配置されている。従って、複数の画素４の１行に対応して各々の第１のバッファ１３０が設けられ、第１のバッファ１３０は画素部３と重なる位置に配置されている。第１のバッファ１３０は、画素制御信号線１２の途中に配置され、画素制御信号線１２に接続されている。
【００２５】
第１の垂直走査回路１０ａから出力された制御信号は画素制御信号線１２を伝送し、第１のバッファ１３０に入力される。第１のバッファ１３０から出力された制御信号は画素制御信号線１２を伝送する。従って、複数の画素４の一部（図１におけるＰ１３〜Ｐ６３，Ｐ１４〜Ｐ６４，Ｐ１５〜Ｐ６５の３列分の画素４）には、第１のバッファ１３０を経由した制御信号が供給される。
【００２６】
図２は、第１の基板２０の画素部３の位置と、第２の基板２１の画素直下領域１１の位置との関係を示している。図２では撮像装置１ａを斜めに見た状態が示されている。また、図２では、第１の基板２０と第２の基板２１とを垂直方向に分離した状態が示されている。画素部３と画素直下領域１１が垂直方向に重なるように、第１の基板２０及び第２の基板２１が構成されている。
【００２７】
図３は、撮像装置１ａの１つの画素４における第１の基板２０及び第２の基板２１の断面構造を示している。図３に示すように、光が入射する側から見て、マイクロレンズ１６、第１の配線層１４−１ａ、絶縁膜３０ａ、第１の拡散層１４−２ａ、第２の配線層１４−１ｂ、絶縁膜３０ｂ、第２の拡散層１４−２ｂが３次元的に垂直方向に積層されている。第１の基板２０は、第１の配線層１４−１ａ、絶縁膜３０ａ、第１の拡散層１４−２ａを有する。第２の基板２１は、第２の配線層１４−１ｂ、絶縁膜３０ｂ、第２の拡散層１４−２ｂを有する。
【００２８】
第１の拡散層１４−２ａは、半導体基板、例えばｐ型半導体基板で構成されている。第１の拡散層１４−２ａには、画素４を構成する光電変換素子（フォトダイオード：ＰＤ）や、トランジスタのソース・ドレイン領域１７ａが形成されている。図３では、画素４を構成するトランジスタの一部のみが図示されており、他のトランジスタについては図示が省略されている。
【００２９】
第１の配線層１４−１ａは、トランジスタのゲート電極１８ａと、ゲート電極１８ａの上側に形成された複数層の配線１９ａとを有する。ゲート電極１８ａと配線１９ａは、コンタクト３１を介して接続されている。異なる層の配線１９ａは、同様にコンタクト３１を介して接続されている。第１の配線層１４−１ａの表面上にはマイクロレンズ１６が形成されている。
【００３０】
第２の拡散層１４−２ｂは、第１の拡散層１４−２ａと同様に、半導体基板で構成されている。第２の拡散層１４−２ｂには、図１及び図２における第１のバッファ１３０を構成するトランジスタのソース・ドレイン領域１７ｂが形成されている。図３では、第１のバッファ１３０が配置されている位置における第１の基板２０及び第２の基板２１の断面構造が示されている。第２の基板２１において、画素４の直下であって第１のバッファ１３０が配置されていない位置の第２の拡散層１４−２ｂには、ソース・ドレイン領域１７ｂはない。
【００３１】
第２の配線層１４−１ｂは、第１のバッファ１３０を構成するトランジスタのゲート電極１８ｂと、ゲート電極１８ｂの上側に形成された複数層の配線１９ｂとを有する。ゲート電極１８ｂと配線１９ｂは、コンタクト３１を介して接続されている。異なる層の配線１９ｂは、同様にコンタクト３１を介して接続されている。第２の基板２１において、画素４の直下であって第１のバッファ１３０が配置されていない位置の第２の配線層１４−１ｂには、ゲート電極１８ｂはない。配線１９ｂは、図１及び図２における画素制御信号線１２や、トランジスタ同士を接続する配線、電源及びグラウンドの配線を含む。
【００３２】
第１の基板２０の第１の配線層１４−１ａ、絶縁膜３０ａ、第１の拡散層１４−２ａ、第２の基板２１の第２の配線層１４−１ｂに貫通電極１５が設けられている。貫通電極１５は、第１の拡散層１４−２ａと絶縁膜３０ａを貫通し、第２の配線層１４−１ｂの配線１９ｂと第１の配線層１４−１ａの配線１９ａとを接続している。
【００３３】
図１及び図２における画素制御信号線１２を伝送した制御信号が貫通電極１５を介して第１の配線層１４−１ａに転送され、ゲート電極１８ａに伝わる。ゲート電極１８ａに伝わった制御信号により、ゲート電極１８ａ及びソース・ドレイン領域１７ａで構成されるトランジスタのオンとオフが制御される。図３に示す配線１９ａ，１９ｂ、コンタクト３１、貫通電極１５は、第１の垂直走査回路１０ａから出力された制御信号を複数の画素４に伝送する経路を構成する。
【００３４】
図４は、画素４に供給される制御信号に関する接続の例を示している。図４では、１行分の画素４に供給される制御信号に関する接続が示されている。第２の基板２１の第１の垂直走査回路１０ａでは、制御信号として、転送信号φＴＸ、リセット信号φＲＳＴ、セレクト信号φＳＥＬの３種類の信号が生成される。これらの信号の詳細については、図５を参照して説明する。
【００３５】
上記の３種類の信号のそれぞれに対して、画素４の行方向に信号線が配置されている。図１及び図２における１本の画素制御信号線１２は、上記の３種類の信号のそれぞれに対応する信号線を含む。また、上記の３種類の信号のそれぞれに対して、第１のバッファ１３０が配置されている。図１及び図２における１つの第１のバッファ１３０は、上記の３種類の信号のそれぞれに対応する第１のバッファ１３０を含む。これらの３種類の信号は、行毎に生成され、各信号に対応する信号線を介して第２の基板２１上を伝送し、貫通電極１５を介して、画素４を構成しているトランジスタに転送される。１行の画素４に供給される制御信号は転送信号φＴＸ、リセット信号φＲＳＴ、セレクト信号φＳＥＬの３種類であるので、それぞれの画素４に制御信号を供給する場合、各画素に３つの貫通電極１５が存在する。
【００３６】
図５は、画素４の構成と、画素４に供給される制御信号に関する接続との例を示している。図５では、図４の２つの画素４が拡大されて示されている。画素４は、光電変換素子ＰＤ、転送トランジスタＭＴＸ、リセットトランジスタＭＲＳＴ、増幅トランジスタＭＡＭＰ、セレクトトランジスタＭＳＥＬを有する。
【００３７】
転送トランジスタＭＴＸのゲートには、転送信号φＴＸが供給される。転送トランジスタＭＴＸのドレインには光電変換素子ＰＤが接続され、転送トランジスタＭＴＸのソースは増幅トランジスタＭＡＭＰのゲートに接続されている。転送トランジスタＭＴＸは、転送信号φＴＸがＨｉｇｈの場合、光電変換素子ＰＤで発生した信号電荷を増幅トランジスタＭＡＭＰのゲートに転送する。
【００３８】
リセットトランジスタＭＲＳＴのドレインは電源電圧ＶＤＤに接続され、リセットトランジスタＭＲＳＴのソースは転送トランジスタＭＴＸのソースに接続されている。リセットトランジスタＭＲＳＴのゲートには、リセット信号φＲＳＴが供給される。リセットトランジスタＭＲＳＴは、リセット信号φＲＳＴがＨｉｇｈの場合、画素４の出力をリセットする。
【００３９】
増幅トランジスタＭＡＭＰのドレインは電源電圧ＶＤＤに接続されている。増幅トランジスタＭＡＭＰは、ゲートに入力された、光電変換素子から転送された信号電荷に基づく信号を増幅した信号をソースから出力する。
【００４０】
セレクトトランジスタＭＳＥＬのドレインは増幅トランジスタＭＡＭＰのソースに接続されている。セレクトトランジスタＭＳＥＬのゲートには、セレクト信号φＳＥＬが供給される。セレクトトランジスタＭＳＥＬは、セレクト信号φＳＥＬがＨｉｇｈの場合、増幅トランジスタＭＡＭＰから出力された信号を、画素信号として垂直信号線５に出力する。
【００４１】
図６は、リセット信号φＲＳＴ、転送信号φＴＸ、セレクト信号φＳＥＬの波形を示している。図６の横方向が時間を示し、図６の縦方向が電圧を示している。まず、セレクト信号φＳＥＬがＨｉｇｈとなり、セレクトトランジスタＭＳＥＬがオンとなる。これによって、任意の行の画素４が選択される。
【００４２】
続いて、リセット信号φＲＳＴがＨｉｇｈとなり、リセットトランジスタＭＲＳＴがオンとなる。これによって、増幅トランジスタＭＡＭＰのゲートの電圧が電源電圧ＶＤＤとなり、画素４の出力がリセットされる。その後、リセット信号φＲＳＴがＬｏｗとなり、リセットトランジスタＭＲＳＴがオフとなる。
【００４３】
続いて、転送信号φＴＸがＨｉｇｈとなり、転送トランジスタＭＴＸがオンとなる。これによって、光電変換素子ＰＤで発生した信号電荷が光電変換素子ＰＤから増幅トランジスタＭＡＭＰのゲートに転送され、電圧に変換される。セレクトトランジスタＭＳＥＬがオンであるため、増幅トランジスタＭＡＭＰのソースから出力された電圧信号が、画素信号としてセレクトトランジスタＭＳＥＬのソースから出力される。
【００４４】
続いて、転送信号φＴＸがＬｏｗとなり、転送トランジスタＭＴＸがオフとなる。その後、セレクト信号φＳＥＬがＬｏｗとなり、セレクトトランジスタＭＳＥＬがオフとなる。図６のタイミングは一例であり、画素４の駆動は必ずしも図６に示すタイミングで行われるとは限らない。
【００４５】
次に、本実施形態の変形例を説明する。図１及び図２では、複数の画素４の１行毎に画素制御信号線１２が配置されているが、これに限らない。例えば、複数の画素４の複数行毎に画素制御信号線１２が配置されていても良い。図７は、複数の画素４の複数行毎に画素制御信号線１２を配置した例を示している。図７では、第２の基板２１における画素制御信号線１２の配線が示されている。
【００４６】
図７（ａ）では、複数の画素４の２行毎に画素制御信号線１２が配置されている。複数の画素４の２行に対応する画素制御信号線１２は途中で、行毎に配置された画素制御信号線１２ａ，１２ｂに分岐し、画素直下領域１１を通る。画素制御信号線１２ａ，１２ｂの途中には第１のバッファ１３０が配置されている。第１の垂直走査回路１０ａから出力された２行分の制御信号は画素制御信号線１２を伝送し、途中で画素制御信号線１２ａ，１２ｂに分かれて、それぞれの画素制御信号線１２ａ，１２ｂを伝送する。従って、図７（ａ）に示す画素制御信号線１２及び画素制御信号線１２ａ，１２ｂは、第１の垂直走査回路１０ａから出力された制御信号を複数の画素４の２行に伝送する経路を構成する。
【００４７】
図７（ｂ）では、複数の画素４の３行毎に画素制御信号線１２が配置されている。複数の画素４の３行に対応する画素制御信号線１２は途中で、行毎に配置された画素制御信号線１２ａ，１２ｂ，１２ｃに分岐し、画素直下領域１１を通る。画素制御信号線１２ａ，１２ｂ，１２ｃの途中には第１のバッファ１３０が配置されている。第１の垂直走査回路１０ａから出力された３行分の制御信号は画素制御信号線１２を伝送し、途中で画素制御信号線１２ａ，１２ｂ，１２ｃに分かれて、それぞれの画素制御信号線１２ａ，１２ｂ，１２ｃを伝送する。従って、図７（ｂ）に示す画素制御信号線１２及び画素制御信号線１２ａ，１２ｂ，１２ｃは、第１の垂直走査回路１０ａから出力された制御信号を複数の画素４の３行に伝送する経路を構成する。
【００４８】
上記の例に限らず、４行以上の行毎に画素制御信号線１２が配置されていても良い。また、複数の画素４のｍ行毎に配置された画素制御信号線１２と、複数の画素４のｎ行毎に配置された画素制御信号線１２（ｍ≧１、ｎ≧１、ｍ≠ｎ）とが混在していても良い。
【００４９】
複数の画素４の複数行毎に画素制御信号線１２が配置されている場合、複数行分の画素信号が同時に読み出される。図１に示すように複数の画素４の１列毎に１本の垂直信号線５が配置されている場合、複数行分の画素信号が同一の垂直信号線５に読み出されて加算される。これによって、低解像度ではあるが高Ｓ／Ｎの画像を得ることができる。
【００５０】
図１では複数の画素４の１列毎に１本の垂直信号線５が配置されているが、複数の画素４の複数行毎に画素制御信号線１２が配置されている場合には、複数の画素４の１列毎に複数本の垂直信号線５が配置されていても良い。例えば、図７（ａ）に示すように複数の画素４の２行毎に画素制御信号線１２が配置されている場合、複数の画素４の１列毎に２本の垂直信号線５が配置されていても良い。例えば、奇数行の画素４が、複数の画素４の１列毎に配置された第１の垂直信号線に接続され、偶数行の画素４が、複数の画素４の１列毎に配置された第２の垂直信号線に接続される。この例では、同一の画素制御信号線１２を伝送した制御信号が２行分の画素４に供給され、２行分の画素信号が同時に読み出される。同時に読み出された画素信号のうち奇数行の画素信号は第１の垂直信号線に出力され、偶数行の画素信号は第２の垂直信号線に出力される。これによって、複数行分の画素信号を同時に読み出すことができ、読み出し時間を短縮することができる。
【００５１】
図１及び図２では、複数の画素４の１行毎に第１のバッファ１３０が配置されているが、これに限らない。例えば、複数の画素４の複数行毎に第１のバッファ１３０が配置されていても良い。図８は、複数の画素４の複数行毎に第１のバッファ１３０を配置した例を示している。
【００５２】
図８（ａ）は、第２の基板２１における画素制御信号線１２の配線を示している。図８（ａ）では、複数の画素４の２行毎に画素制御信号線１２及び第１のバッファ１３０が配置されている。従って、図８（ａ）では、複数の画素４の２行に対応して各々の第１のバッファ１３０が設けられ、画素部３と重なる位置に配置されている。複数の画素４の２行に対応する画素制御信号線１２は、画素直下領域１１において、途中で、１画素毎に配置された画素制御信号線１２ｃ，１２ｄに分岐する。画素制御信号線１２ｃ，１２ｄは、それぞれに対応する画素４の貫通電極１５に接続されている。
【００５３】
図８（ｂ）は、複数の画素４の２行に供給される制御信号に関する接続の例を示している。図８（ｂ）では、複数の画素４の２行に関する構成のみが示されている。それぞれの画素４に対応して、第１の基板２０と第２の基板２１とを接続する貫通電極１５が配置されている。第１の垂直走査回路１０ａから出力された２行分の制御信号は画素制御信号線１２を伝送し、途中で、１画素毎に配置された画素制御信号線１２ｃ，１２ｄに分かれて、それぞれの画素制御信号線１２ｃ，１２ｄを伝送する。画素制御信号線１２ｃ，１２ｄを伝送した制御信号は、貫通電極１５を介して第１の基板２０に転送され、画素４に伝わる。従って、図８に示す画素制御信号線１２，１２ｃ，１２ｄ、貫通電極１５は、第１の垂直走査回路１０ａから出力された制御信号を複数の画素４の２行に伝送する経路を構成する。
【００５４】
図９は、複数の画素４の複数行毎に第１のバッファ１３０を配置した他の例を示している。図９（ａ）は、第２の基板２１における画素制御信号線１２の配線を示している。図９（ａ）では、複数の画素４の２行毎に画素制御信号線１２及び第１のバッファ１３０が配置されている。従って、図９（ａ）では、複数の画素４の２行に対応して各々の第１のバッファ１３０が設けられ、画素部３と重なる位置に配置されている。複数の画素４の２行に対応する画素制御信号線１２は、画素直下領域１１において、途中で、１画素毎又は同一行の２画素毎に配置された画素制御信号線１２ｅ，１２ｆに分岐する。画素制御信号線１２ｅ，１２ｆは、それぞれに対応する１つ又は２つの画素４の貫通電極１５に接続されている。
【００５５】
図９（ｂ）は、複数の画素４の２行に供給される制御信号に関する接続の例を示している。図９（ｂ）では、複数の画素４の２行に関する構成のみが示されている。１つの画素４又は同一行の２つの画素４に対応して、第１の基板２０と第２の基板２１とを接続する貫通電極１５が配置されている。第１の垂直走査回路１０ａから出力された２行分の制御信号は画素制御信号線１２を伝送し、途中で、１画素毎又は同一行の２画素毎に配置された画素制御信号線１２ｅ，１２ｆに分かれて、それぞれの画素制御信号線１２ｅ，１２ｆを伝送する。画素制御信号線１２ｅ，１２ｆを伝送した制御信号は、貫通電極１５を介して第１の基板２０に転送される。
【００５６】
一部の画素４において、貫通電極１５を介して第１の基板２０に転送された制御信号は２つに分かれずに画素４に伝わる。残りの画素４において、貫通電極１５を介して第１の基板２０に転送された制御信号は、１画素毎に配置された画素制御信号線１２ｇ，１２ｈに分かれて、それぞれの画素制御信号線１２ｇ，１２ｈを伝送する。画素制御信号線１２ｇ，１２ｈを伝送した制御信号は画素４に伝わる。従って、図９に示す画素制御信号線１２，１２ｅ，１２ｆ，１２ｇ，１２ｈ、貫通電極１５は、第１の垂直走査回路１０ａから出力された制御信号を複数の画素４の２行に伝送する経路を構成する。
【００５７】
図９では、同一行の２画素毎に貫通電極１５が共有されているので、図８と比較して、貫通電極１５の数を減らすことができる。したがって、図９では、図８と比較して、貫通電極１５をより太く形成することができ、歩留まりが向上する。
【００５８】
図１０は、同一行の２画素毎に貫通電極１５を共有する例（図９）における画素４の構成と、画素４に供給される制御信号に関する接続との例を示している。図１０では、図９に示す画素制御信号線１２ｇ，１２ｈによって、同一行の２画素のトランジスタのゲート同士が接続されている。より具体的には、同一行の２画素の転送トランジスタＭＴＸのゲート同士、リセットトランジスタＭＲＳＴのゲート同士、セレクトトランジスタＭＳＥＬのゲート同士がそれぞれ接続されている。
【００５９】
図１１は、複数の画素４の複数行毎に第１のバッファ１３０を配置した他の例を示している。図１１では、第２の基板２１における画素制御信号線１２の配線が示されている。
【００６０】
図１１（ａ）では、複数の画素４の２行毎に画素制御信号線１２及び第１のバッファ１３０が配置されている。図１１（ｂ）では、複数の画素４の３行毎に画素制御信号線１２及び第１のバッファ１３０が配置されている。図１１（ａ）及び図１１（ｂ）のいずれにおいても、画素制御信号線１２は、画素直下領域１１において、途中で分岐している。第１の垂直走査回路１０ａから出力された２行分又は３行分の制御信号は画素制御信号線１２を伝送し、途中で２つ又は３つの画素制御信号線に分かれる。２つ又は３つの画素制御信号線は、１画素毎に配置された貫通電極１５に接続されている。２つ又は３つの画素制御信号線を伝送した制御信号は、貫通電極１５を介して第１の基板２０に転送され、画素４に伝わる。
【００６１】
図１では、第１のバッファ１３０が画素直下領域１１の中央付近に配置されているが、これに限らない。第１のバッファ１３０は、画素制御信号線１２の途中ならば、どの位置に配置されても良い。第１のバッファ１３０は、画素直下領域１１に配置されることが望ましいが、画素直下領域１１と第１の垂直走査回路１０ａとの間に配置されても良い。
【００６２】
図１では、第１の垂直走査回路１０ａが第２の基板２１に配置されているが、これに限らない。第１の垂直走査回路１０ａは、第１の基板２０及び第２の基板２１のいずれか一方に配置されていればよい。第１の垂直走査回路１０ａが第１の基板２０に配置されている場合には、第１の垂直走査回路１０ａから出力された制御信号が第２の基板２１に転送され、画素制御信号線１２に出力されるように、第１の基板２０及び第２の基板２１が構成される。
【００６３】
また、第１の基板２０と第２の基板２１とを貫通電極１５により接続する例を示したが、第１の基板２０を裏面照射型にし、第１の基板２０と第２の基板２１との間を導電性のバンプなどで電気的に接続する方法を用いても良い。
【００６４】
本実施形態によれば、第１の基板２０と、第１の基板２０と重なるように配置された第２の基板２１と、第１の基板２０上に行列状に配置された複数の画素４を有する画素部３と、第１の基板２０及び第２の基板２１のいずれか一方に配置され、複数の画素４の１行毎又は複数行毎に供給される制御信号を出力する第１の垂直走査回路１０ａと、画素部３と重なるように第２の基板２１に配置され、複数の画素４の１行又は複数行に対応して設けられた第１のバッファ１３０であって、第１の垂直走査回路１０ａから出力された制御信号を伝送する信号線（画素制御信号線１２）に接続された複数の第１のバッファ１３０と、を有する撮像装置１ａが構成される。
【００６５】
本実施形態では、第１の垂直走査回路１０ａに近い画素４では、制御信号の供給タイミングのずれはほとんどなく、第１の垂直走査回路１０ａに近い画素４までの配線抵抗や配線間容量、負荷は小さい。このため、第１の垂直走査回路１０ａに近い画素４はシャープな波形の制御信号を受け取ることができる。
【００６６】
また、本実施形態では、画素制御信号線１２に第１のバッファ１３０が接続され、第１の垂直走査回路１０ａから遠い画素４には、第１のバッファ１３０を介して制御信号が供給される。第１のバッファ１３０を経由した制御信号は、第１のバッファ１３０によって整形される。このため、第１の垂直走査回路１０ａから遠い画素４までの配線抵抗や配線間容量、負荷は、実質的に第１のバッファ１３０からの配線抵抗や配線間容量、負荷となる。従って、第１のバッファ１３０が配置されていない場合と比較して、第１の垂直走査回路１０ａから遠い画素４までの配線抵抗や配線間容量、負荷が小さくなる。このため、選択信号の供給タイミングのずれを抑制することができ、且つ、第１の垂直走査回路１０ａから遠い画素４がシャープな波形の制御信号を受け取ることができる。
【００６７】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態による撮像装置は、図１における第２の基板２１を、図１２に示す第２の基板２２で置換して構成される。図１２は、第２の基板２２の構成を示している。図１２に示す第２の基板２２において、図１における第２の基板２１と異なる点は、第２の基板２２の第１の垂直走査回路１０ａと画素直下領域１１との間に複数の第２のバッファ１３１が配置されている点である。
【００６８】
第２のバッファ１３１は、複数の画素４の１行に対応して設けられ、第１のバッファ１３０が接続された画素制御信号線１２に接続されている。第２のバッファ１３１は、画素部３と重ならない位置に配置されている。
【００６９】
第１の垂直走査回路１０ａから出力された制御信号は画素制御信号線１２を伝送し、第２のバッファ１３１に入力される。第２のバッファ１３１から出力された制御信号は画素制御信号線１２を伝送し、第１のバッファ１３０に入力される。第１のバッファ１３０から出力された制御信号は画素制御信号線１２を伝送する。従って、複数の画素４の一部（図１におけるＰ１４〜Ｐ６４，Ｐ１５〜Ｐ６５の２列分の画素４）には、第１のバッファ１３０及び第２のバッファ１３１を経由した制御信号が供給される。
【００７０】
第１の基板２０の構成は、第１の実施形態における第１の基板２０の構成と同一である。また、第１の基板２０と第２の基板２２とを接続する方法は、第１の実施形態において第１の基板２０と第２の基板２１とを接続する方法と同一である。
【００７１】
図１２では、複数の画素４の１行毎に画素制御信号線１２が配置されているが、これに限らない。例えば、複数の画素４の複数行毎に画素制御信号線１２が配置されていても良い。
【００７２】
図１２では、複数の画素４の１行毎にバッファが配置されているが、これに限らない。例えば、複数の画素４の複数行毎にバッファが配置されていても良い。
【００７３】
図１２では、複数の画素４の１行に対応して１つの第２のバッファ１３１が配置されているが、複数の画素４の１行に対応して複数の第２のバッファ１３１が配置されていても良い。従って、複数の画素４の１行に対応して、２つ以上の第２のバッファ１３１を第１の垂直走査回路１０ａと画素直下領域１１との間に配置し、それぞれの第２のバッファ１３１を画素制御信号線１２で接続しても構わない。
【００７４】
図１２では、第１の垂直走査回路１０ａが第２の基板２２に配置されているが、これに限らない。第１の垂直走査回路１０ａは、第１の基板２０及び第２の基板２２のいずれか一方に配置されていればよい。第１の垂直走査回路１０ａが第１の基板２０に配置されている場合には、第１の垂直走査回路１０ａから出力された制御信号が第２の基板２２に転送され、画素制御信号線１２に出力されるように、第１の基板２０及び第２の基板２２が構成される。
【００７５】
本実施形態によれば、第２の基板２２に配置され、複数の画素４の１行又は複数行に対応して設けられた第２のバッファ１３１であって、第１のバッファ１３０が接続された信号線（画素制御信号線１２）に接続された複数の第２のバッファ１３１を有する撮像装置が構成される。
【００７６】
本実施形態では、第１のバッファ１３０に加えて、第１の垂直走査回路１０ａと画素直下領域１１との間に複数の第２のバッファ１３１が配置されている。これによって、第１の垂直走査回路１０ａから出力される画素制御信号の駆動能力が高くなる。従って、第１の実施形態よりも更に、制御信号の供給タイミングのずれが小さくなり、且つ、第１の垂直走査回路１０ａから遠い画素４がシャープな波形の制御信号を受け取ることができる。
【００７７】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態による撮像装置は、図１における第２の基板２１を、図１３に示す第２の基板２３で置換して構成される。図１３は、第２の基板２３の構成を示している。図１３に示す第２の基板２３において、図１２における第２の基板２２と異なる点は、第２のバッファ１３１の代わりに第２のバッファ１３２が配置されていることである。
【００７８】
本実施形態では、第２のバッファ１３２は画素直下領域１１に配置されている。従って、第２のバッファ１３２は、画素部３と重なるように配置されている。画素直下領域１１において、第１のバッファ１３０が配置されている位置以外の任意の位置に第２のバッファ１３２を配置することが可能である。
【００７９】
第１の基板２０の構成は、第１の実施形態における第１の基板２０の構成と同一である。また、第１の基板２０と第２の基板２３とを接続する方法は、第１の実施形態において第１の基板２０と第２の基板２１とを接続する方法と同一である。
【００８０】
図１３では、複数の画素４の１行毎に画素制御信号線１２が配置されているが、これに限らない。例えば、複数の画素４の複数行毎に画素制御信号線１２が配置されていても良い。
【００８１】
図１３では、複数の画素４の１行毎にバッファが配置されているが、これに限らない。例えば、複数の画素４の複数行毎にバッファが配置されていても良い。
【００８２】
図１３では、複数の画素４の１行に対応して１つの第２のバッファ１３２が配置されているが、複数の画素４の１行に対応して複数の第２のバッファ１３２が配置されていても良い。従って、複数の画素４の１行に対応して、２つ以上の第２のバッファ１３２を画素直下領域１１に配置し、それぞれの第２のバッファ１３２を画素制御信号線１２で接続しても構わない。
【００８３】
図１３では、第１の垂直走査回路１０ａが第２の基板２３に配置されているが、これに限らない。第１の垂直走査回路１０ａは、第１の基板２０及び第２の基板２３のいずれか一方に配置されていればよい。第１の垂直走査回路１０ａが第１の基板２０に配置されている場合には、第１の垂直走査回路１０ａから出力された制御信号が第２の基板２３に転送され、画素制御信号線１２に出力されるように、第１の基板２０及び第２の基板２３が構成される。
【００８４】
本実施形態によれば、複数の第２のバッファ１３２が、画素部３と重なるように配置されている撮像装置が構成される。
【００８５】
本実施形態では、第２のバッファ１３２が画素直下領域１１に配置されているため、第１のバッファ１３０と第２のバッファ１３２との距離を第２の実施形態における第１のバッファ１３０と第２のバッファ１３１との距離よりも小さくすることが可能である。従って、第１のバッファ１３０と第２のバッファ１３２との間の配線抵抗や配線容量、負荷が小さくなる。これによって、第２の実施形態よりも更に、制御信号の供給タイミングのずれを小さくすることができる。また、画素数が増加した場合でも、第１のバッファ１３０と第２のバッファ１３２との間の距離、及び、第１のバッファ１３０から、最も遠い画素４までの距離を適切にすることによって、第１の垂直走査回路１０ａから遠い画素４がシャープな波形の制御信号を受け取ることができる。
【００８６】
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。本実施形態による撮像装置は、図１における第２の基板２１を、図１４に示す第２の基板２４で置換して構成される。図１４は、第２の基板２４の構成を示している。図１４に示す第２の基板２４において、図１２における第２の基板２２と異なる点は、第２の垂直走査回路１０ｂが配置されていると共に、画素直下領域１１に複数の第１のバッファ１３０ａ，１３０ｂ、複数の第２のバッファ１３２ａ，１３２ｂが配置されていることである。
【００８７】
第２の垂直走査回路１０ｂは、画素直下領域１１の右側に配置されている。つまり、画素直下領域１１を間に挟んで第１の垂直走査回路１０ａと第２の垂直走査回路１０ｂとが対向している。
【００８８】
第２の垂直走査回路１０ｂは、複数の画素４の各行に供給される制御信号を第１の垂直走査回路１０ａと同期して出力する。第１の垂直走査回路１０ａと第２の垂直走査回路１０ｂとが同期しているため、第１の垂直走査回路１０ａと第２の垂直走査回路１０ｂとのそれぞれが複数の画素４の同一行に出力する同一種類の制御信号が変化するタイミングは等しい。
【００８９】
第１のバッファ１３０ａ及び第２のバッファ１３２ａは、第１の垂直走査回路１０ａからの距離が距離Ｘ以下となる位置に配置され、第１のバッファ１３０ｂ及び第２のバッファ１３２ｂは、第２の垂直走査回路１０ｂからの距離がＸ以下となる位置に配置されている。距離Ｘは、第１の垂直走査回路１０ａと第２の垂直走査回路１０ｂとの距離の半分の距離である。第１のバッファ１３０ａ，１３０ｂは互いの出力端が向かい合うように配置され、第２のバッファ１３２ａ，１３２ｂは互いの出力端が向かい合うように配置されている。画素直下領域１１の両側に配置された２つの垂直走査回路から制御信号が同時に出力されることによって、制御信号の伝送距離は画素制御信号線１２の長さの約半分（図１４の距離Ｘ）になる。
【００９０】
画素部３が有する複数の画素４は、同一の行に配置された第１の画素（図１におけるＰ１１〜Ｐ６１，Ｐ１２〜Ｐ６２の２列分の画素４）及び第２の画素（図１におけるＰ１４〜Ｐ６４，Ｐ１５〜Ｐ６５の２列分の画素４）を含む。第１の画素には、第１の垂直走査回路１０ａから出力された制御信号が供給される。また、第２の画素には、第２の垂直走査回路１０ｂから出力された制御信号が供給される。残りの画素（図１におけるＰ１３〜Ｐ６３の１列分の画素４）には、第１の垂直走査回路１０ａ及び第２の垂直走査回路１０ｂのいずれかから出力された制御信号が供給される。
【００９１】
第１の基板２０の構成は、第１の実施形態における第１の基板２０の構成と同一である。また、第１の基板２０と第２の基板２４とを接続する方法は、第１の実施形態において第１の基板２０と第２の基板２１とを接続する方法と同一である。
【００９２】
図１４では第２のバッファ１３２ａ，１３２ｂが配置されているが、第１の実施形態で説明したように第２のバッファ１３２ａ，１３２ｂが配置されていなくても良い。また、図１４では第２のバッファ１３２ａ，１３２ｂが画素直下領域１１に配置されているが、第２の実施形態で説明したように第２のバッファ１３２ａが第１の垂直走査回路１０ａと画素直下領域１１との間に配置され、第２のバッファ１３２ｂが第２の垂直走査回路１０ｂと画素直下領域１１との間に配置されていても良い。
【００９３】
図１４では、複数の画素４の１行毎に画素制御信号線１２が配置されているが、これに限らない。例えば、複数の画素４の複数行毎に画素制御信号線１２が配置されていても良い。
【００９４】
図１４では、複数の画素４の１行毎にバッファが配置されているが、これに限らない。例えば、複数の画素４の複数行毎にバッファが配置されていても良い。
【００９５】
図１４では、第１の垂直走査回路１０ａ及び第２の垂直走査回路１０ｂが第２の基板２４に配置されているが、これに限らない。第１の垂直走査回路１０ａ及び第２の垂直走査回路１０ｂは、第１の基板２０及び第２の基板２４のいずれか一方に配置されていればよい。第１の垂直走査回路１０ａ及び第２の垂直走査回路１０ｂが第１の基板２０に配置されている場合には、第１の垂直走査回路１０ａ及び第２の垂直走査回路１０ｂから出力された制御信号が第２の基板２４へ転送され、画素制御信号線１２に出力されるように、第１の基板２０及び第２の基板２４が構成される。
【００９６】
本実施形態によれば、第１の基板２０及び第２の基板２４のいずれか一方に配置され、複数の画素４の１行毎又は複数行毎に供給される制御信号を第１の垂直走査回路１０ａと同期して出力する第２の垂直走査回路１０ｂ、を更に有し、複数の画素４は、同一の行に配置された第１の画素及び第２の画素を含み、第１の画素には、第１の垂直走査回路１０ａから出力された制御信号が供給され、第２の画素には、第２の垂直走査回路１０ｂから出力された制御信号が供給される撮像装置が構成される。
【００９７】
本実施形態では、２つの垂直走査回路が配置されているため、制御信号の伝送距離が短くなる。従って、配線抵抗や配線容量、負荷が更に小さくなるため、制御信号の供給タイミングのずれを更に小さくすることができる。
【００９８】
（第５の実施形態）
次に、本発明の第５の実施形態を説明する。本実施形態による撮像装置は、図１における第２の基板２１を、図１５に示す第２の基板２５で置換して構成される。図１５は、第２の基板２５の構成を示している。図１５に示す第２の基板２５において、図１における第２の基板２１と異なる点は、画素直下領域１１に第１の垂直走査回路１０ｃ、複数の第１のバッファ１３０ａ，１３０ｂが配置されている点である。
【００９９】
第１の垂直走査回路１０ｃは画素直下領域１１の中央に配置されている。従って、第１の垂直走査回路１０ｃは、画素部３と重なるように配置されている。画素直下領域１１において、第１のバッファ１３０ａ，１３０ｂが配置されていない位置に第１の垂直走査回路１０ｃを配置することが可能である。第１の垂直走査回路１０ｃ上に信号線を配置することで、第１の垂直走査回路１０ｃの真上に位置する画素４に制御信号を供給することが可能である。
【０１００】
第１の垂直走査回路１０ｃから左側及び右側に向かって画素制御信号線１２が伸びている。画素直下領域１１において、第１の垂直走査回路１０ｃよりも左側の領域に第１のバッファ１３０ａが配置され、第１の垂直走査回路１０ｃよりも右側の領域に第１のバッファ１３０ｂが配置されている。第１のバッファ１３０ａ，１３０ｂは互いの入力端が向かい合うように配置されている。
【０１０１】
第１の垂直走査回路１０ｃは、画素直下領域１１と少なくとも一部が重なっていれば良い。即ち、第１の垂直走査回路１０ｃは、画素部３と少なくとも一部が重なっていれば良い。
【０１０２】
第１の基板２０の構成は、第１の実施形態における第１の基板２０の構成と同一である。また、第１の基板２０と第２の基板２５とを接続する方法は、第１の実施形態において第１の基板２０と第２の基板２１とを接続する方法と同一である。
【０１０３】
図１５では、複数の画素４の１行毎に画素制御信号線１２が配置されているが、これに限らない。例えば、複数の画素４の複数行毎に画素制御信号線１２が配置されていても良い。
【０１０４】
図１５では、複数の画素４の１行毎にバッファが配置されているが、これに限らない。例えば、複数の画素４の複数行毎にバッファが配置されていても良い。
【０１０５】
図１５では、第１のバッファ１３０ａ，１３０ｂが配置されているが、第１のバッファ１３０ａ，１３０ｂに加えて、図１４における第２のバッファ１３２ａ，１３２ｂが配置されていても良い。
【０１０６】
本実施形態によれば、第１の垂直走査回路１０ｃが、画素部３と少なくとも一部が重なるように配置されている撮像装置が構成される。
【０１０７】
本実施形態では、画素直下領域１１外に１つの垂直走査回路が配置されている場合よりも、左右両端の画素４までの画素制御信号線１２の長さが短くなる。従って、配線抵抗や配線容量、負荷が小さくなるので、制御信号の供給タイミングのずれを小さくすることができる。また、第１の垂直走査回路１０ｃと画素直下領域１１が重なることによって、基板面積を小さくすることができる。
【０１０８】
（第６の実施形態）
次に、本発明の第６の実施形態を説明する。本実施形態による撮像装置は、図１における画素直下領域１１の構成を、図１６に示す画素直下領域１１の構成で置換して構成される。図１６は、画素直下領域１１の構成を示している。画素直下領域１１は、複数の画素制御信号線１２及び複数の第１のバッファ１３０を有する。
【０１０９】
複数の第１のバッファ１３０のうち、互いに隣接する２つの行に配置された２つの第１のバッファ１３０は、行方向にずれるように配置されている。図１６では、偶数行に配置された第１のバッファ１３０は、隣接する奇数行に配置された第１のバッファ１３０に対して右方向にずれている。偶数行に配置された複数の第１のバッファ１３０の行方向の位置は同一であり、奇数行に配置された複数の第１のバッファ１３０の行方向の位置は同一である。図示するバッファの配置位置、数、向きは、実際の配置位置、数、向きと必ずしも一致するわけではない。連続する３つ以上の行において、互いに隣接する任意の２つの行に配置された２つのバッファが、行方向にずれるように配置されていても良い。
【０１１０】
本実施形態によれば、複数の第１のバッファ１３０のうち、互いに隣接する２つの行に配置された２つの第１のバッファ１３０が、行方向にずれるように配置されている撮像装置が構成される。
【０１１１】
本実施形態では、行方向の同一の位置において第１のバッファ１３０が２行毎に配置されている。画素数が多くなった場合、２行毎に１つのバッファを配置することで、バッファのサイズをより大きくすることができる。これによって、バッファの駆動能力を高めることができるため、制御信号の供給タイミングのずれを更に抑制することができる。
【０１１２】
（第７の実施形態）
次に、本発明の第７の実施形態を説明する。図１７は、本実施形態による撮像装置１ｂの構成を示している。撮像装置１ｂは、第１の基板２０、第２の基板２６、第３の基板２７の３枚の基板を有する。図１７では第１の基板２０、第２の基板２６、第３の基板２７が横に並んでいるが、実際にはそれぞれの基板が互いに重なるように配置されている。
【０１１３】
図１７では、第１の基板２０と第３の基板２７との間に第２の基板２６が配置されている。言い換えると、第１の基板２０、第２の基板２６、第３の基板２７は、それぞれ２つの面を有しており、第１の基板２０の一方の面と第２の基板２６の一方の面とが対向するように配置され、第２の基板２６の他方の面（第１の基板２０と対向する第２の基板２６の面とは反対側の面）と第３の基板２７の一方の面とが対向するように配置されている。この場合、第１の基板２０及び第２の基板２６が電気的に接続されると共に、第２の基板２６及び第３の基板２７が電気的に接続される。
【０１１４】
第１の基板２０の構成は、第１の実施形態における第１の基板２０の構成と同一である。
【０１１５】
第２の基板２６は、画素直下領域１１、複数の画素制御信号線１２、複数の第１のバッファ１３０ａ，１３０ｂ、複数の第２のバッファ１３２ａ，１３２ｂを有する。画素直下領域１１において、画素制御信号線１２の途中に第１のバッファ１３０ａ，１３０ｂ、第２のバッファ１３２ａ，１３２ｂが配置されている。第１のバッファ１３０ａ及び第２のバッファ１３２ａは画素直下領域１１の左半分の領域に配置され、第１のバッファ１３０ｂ及び第２のバッファ１３２ｂは画素直下領域１１の右半分の領域に配置されている。第１のバッファ１３０ａ，１３０ｂは互いの入力端が向かい合うように配置され、第２のバッファ１３２ａ，１３２ｂは互いの入力端が向かい合うように配置されている。
【０１１６】
１本の画素制御信号線１２に対して第１のバッファ１３０ａ，１３０ｂ、第２のバッファ１３２ａ，１３２ｂがそれぞれ１つずつ配置されている。これらのバッファは、画素制御信号線１２の途中に配置され、画素制御信号線１２に接続されている。従って、複数の画素４の１行に対応して各々のバッファが設けられ、画素部３と重なる位置に配置されている。
【０１１７】
第３の基板２７は、複数の画素４の各行に供給される制御信号を出力する第１の垂直走査回路１０ｄを有する。第１の垂直走査回路１０ｄは、画素直下領域１１の中央に対応する位置に配置されている。
【０１１８】
第１の基板２０及び第２の基板２６は、図３等に示す貫通電極１５で接続されている。また、第２の基板２６と第３の基板２７は貫通電極３２で接続されている。図１７では複数の画素４の１行毎に１つの貫通電極３２が配置されており、第１の垂直走査回路１０ｄの出力端と画素制御信号線１２とが貫通電極３２で接続されている。貫通電極３２は画素直下領域１１の中央付近に配置されている。
【０１１９】
第１の垂直走査回路１０ｄから出力された制御信号は、貫通電極３２を介して画素制御信号線１２に転送される。画素制御信号線１２に転送された制御信号は、画素制御信号線１２を伝送し、第１のバッファ１３０ａ，１３０ｂのそれぞれに入力される。第１のバッファ１３０ａから出力された制御信号は画素制御信号線１２を伝送し、第２のバッファ１３２ａに入力される。第２のバッファ１３２ａから出力された制御信号は画素制御信号線１２を伝送する。また、第１のバッファ１３０ｂから出力された制御信号は画素制御信号線１２を伝送し、第２のバッファ１３２ｂに入力される。
【０１２０】
図１７では、第１の基板２０と第３の基板２７との間に第２の基板２６が配置されているが、第１の基板２０と第２の基板２６との間に第３の基板２７が配置されていても良い。言い換えると、第１の基板２０、第２の基板２６、第３の基板２７は、それぞれ２つの面を有しており、第１の基板２０の一方の面と第３の基板２７の一方の面とが対向するように配置され、第３の基板２７の他方の面（第１の基板２０と対向する第３の基板２７の面とは反対側の面）と第２の基板２６の一方の面とが対向するように配置されていても良い。この場合、第１の基板２０及び第３の基板２７が電気的に接続されると共に、第３の基板２７及び第２の基板２６が電気的に接続される。
【０１２１】
図１７では、第３の基板２７に第１の垂直走査回路１０ｄのみが配置されているが、これに限らない。列回路部７、列走査回路８、信号処理部９のいずれか１つ以上が第３の基板２７に配置されていても良い。第３の基板２７に第１の垂直走査回路１０ｄが配置され、場合によっては、第３の基板２７に列回路部７、列走査回路８、信号処理部９が配置されるため、第１の基板２０、第２の基板２６の面積を小さくすることができる。
【０１２２】
第２の基板２６の画素直下領域１１におけるバッファの配置に、他の実施形態で示したバッファの配置を適用しても良い。例えば、画素直下領域１１に配置されるバッファは第１のバッファ１３０ａ，１３０ｂのみであっても良い。また、互いに隣接する２つの行に配置された２つのバッファが、行方向にずれるように配置されていても良い。
【０１２３】
図１７では第１の垂直走査回路１０ｄが画素直下領域１１と重なる位置に配置されているが、第１の垂直走査回路１０ｄが画素直下領域１１と重ならない位置に配置されていても良い。また、図１７では第３の基板２７に１つの垂直走査回路が配置されているが、第３の基板２７に２つの垂直走査回路を配置し、制御信号の伝送距離を短くしても良い。
【０１２４】
図１７では、複数の画素４の１行毎に画素制御信号線１２が配置されているが、これに限らない。例えば、複数の画素４の複数行毎に画素制御信号線１２が配置されていても良い。
【０１２５】
図１７では、複数の画素４の１行毎にバッファが配置されているが、これに限らない。例えば、複数の画素４の複数行毎にバッファが配置されていても良い。
【０１２６】
本実施形態によれば、第１の基板２０と、第２の基板２６と、第３の基板２７と、第１の基板２０上に行列状に配置された複数の画素４を有する画素部３と、第３の基板２７に配置され、複数の画素４の１行毎又は複数行毎に供給される制御信号を出力する第１の垂直走査回路１０ｄと、画素部３と重なるように第２の基板２６に配置され、複数の画素４の１行又は複数行に対応して設けられた第１のバッファ１３０ａであって、第１の垂直走査回路１０ｄから出力された制御信号を伝送する信号線（画素制御信号線１２）に接続された複数の第１のバッファ１３０ａと、を有し、第１の基板２０と第２の基板２６とが重なり、且つ、第３の基板２７が、第１の基板２０と対向する第２の基板２６の面とは反対側の面と重なり、又は、第１の基板２０と第３の基板２７とが重なり、且つ、第２の基板２６が、第１の基板２０と対向する第３の基板２７の面とは反対側の面と重なる撮像装置１ｂが構成される。
【０１２７】
本実施形態では、第３の基板２７に第１の垂直走査回路１０ｄが配置されているため、第２の基板２６において、第１の垂直走査回路１０ｄの配置に左右されずに画素制御信号線１２を配線することができる。また、本実施形態では、画素直下領域１１の中央に対応する位置に第１の垂直走査回路１０ｄが配置されているため、第１の垂直走査回路１０ｄから、最も遠い画素４までの画素制御信号線１２の配線長を短くすることができる。これによって、配線容量や、配線抵抗、負荷が小さくなり、制御信号の供給タイミングのずれを抑制することができる。従って、第１の垂直走査回路１０ｄから遠い画素４が、第２のバッファ１３２ａ及び第２のバッファ１３２ｂを介して、シャープな波形の制御信号を受け取ることができる。
【０１２８】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１２９】
１ａ，１ｂ  撮像装置、３  画素部、４  画素、５  垂直信号線、６  制御回路、７  列回路部、８  列走査回路、９  信号処理部、１０ａ，１０ｃ，１０ｄ  第１の垂直走査回路、１０ｂ  第２の垂直走査回路、１１  画素直下領域、１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ  画素制御信号線、２０  第１の基板、２１，２２，２３，２４，２５，２６  第２の基板、２７  第３の基板、１３０，１３０ａ，１３０ｂ  第１のバッファ、１３１，１３２，１３２ａ，１３２ｂ  第２のバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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