(57)【要約】【課題】ＳｉＣ−ＭＩＳＦＥＴ並列回路セルおよび大電流をＭＨｚ級の周波数でスイッチング可能な疑似高電圧ＦＥＴモジュールを提供する。【解決手段】ＦＥＴ並列回路セル１０1〜１０8は、並列接続された複数のＳｉＣ−ＭＩＳＦＥＴと、複数のＳｉＣ−ＭＩＳＦＥＴのゲートにそれぞれ接続された複数のゲートドライブ回路と、ゲートドライブ回路にゲート駆動信号を供給するＯＥ変換器と、ゲートドライブ回路とＯＥ変換器に電源を供給する絶縁型ＤＣ／ＤＣ変換器とを備え、疑似高電圧ＦＥＴモジュール１は、複数のＦＥＴ並列回路セル１０1〜１０8を直列接続したスイッチング回路４と、複数のＦＥＴ並列回路セルに光ファイバーケーブル１８1〜１８8を介して接続されるＥＯ変換器２２1〜２２8と、ＥＯ変換器に接続され、複数のＦＥＴ並列回路セルを実質的に同時にオン／オフ制御可能なパルスディレー回路２４1〜２４8とを備える。【選択図】図４
2015162845.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された複数のＳｉＣ−ＭＩＳＦＥＴと、
複数の前記ＳｉＣ−ＭＩＳＦＥＴのゲートにそれぞれ接続された複数のゲートドライブ回路と、
複数の前記ゲートドライブ回路にゲート駆動信号を供給するＯＥ変換器と、
複数の前記ゲートドライブ回路と前記ＯＥ変換器に電源を供給する絶縁型ＤＣ／ＤＣ変換器と
を備えることを特徴とするＦＥＴ並列回路セル。
【請求項２】
前記ＳｉＣ−ＭＩＳＦＥＴと並列接続され、サージ電圧を吸収するサージ吸収回路を備えることを特徴とする請求項１に記載のＦＥＴ並列回路セル。
【請求項３】
前記絶縁型ＤＣ／ＤＣ変換器は、
発振回路と、
前記発振回路に接続された１次側コイルと、
前記１次側コイルと沿面距離離隔して配置され、前記１次側コイルからワイヤレス給電可能な２次側コイルと、
前記２次側コイルに接続された整流回路と
を備える
ることを特徴とする請求項１または２に記載のＦＥＴ並列回路セル。
【請求項４】
前記整流回路の出力と前記ゲートドライブ回路の入力間に接続された蓄電回路と、
前記整流回路の出力に第１アノードが接続され、前記ゲートドライブ回路の入力に第１カソードが接続された第１突合せダイオードと、
前記蓄電回路を介して第２アノードが前記整流回路の出力に接続され、前記ゲートドライブ回路の入力に第２カソードが接続された第２突合せダイオードと
を備えることを特徴とする請求項３に記載のＦＥＴ並列回路セル。
【請求項５】
前記蓄電回路は、リチウムイオン電池、スーパーキャパシタ、もしくは電気二重槽キャパシタのいずれかを備えることを特徴とする請求項４に記載のＦＥＴ並列回路セル。
【請求項６】
前記発振回路と前記１次側コイルを内蔵し、前記絶縁型ＤＣ／ＤＣ変換器の絶縁耐圧を制御可能な収納器を備えることを特徴とする請求項３〜５のいずれか１項に記載のＦＥＴ並列回路セル。
【請求項７】
前記収納器は、樹脂もしくはセラミックスで形成されていることを特徴とする請求項６に記載のＦＥＴ並列回路セル。
【請求項８】
請求項１〜７のいずれか１項に記載のＦＥＴ並列回路セルを複数段直列接続したスイッチング回路と、
前記スイッチング回路を構成する複数の前記ＦＥＴ並列回路セルにそれぞれに光ファイバーケーブルを介して接続される複数のＥＯ変換器と、
複数の前記ＥＯ変換器にそれぞれ接続され、前記スイッチング回路を構成する複数の前記ＦＥＴ並列回路セルを実質的に同時にオン／オフ制御可能な複数のパルスディレー回路と
を備えることを特徴とする疑似高電圧ＦＥＴモジュール。
【請求項９】
ｍ行ｎ列に配置するｍ×ｎ個のＳｉＣ−ＭＩＳＦＥＴの立ち上がり特性を測定して、立ち上がり時間が最も速いＳｉＣ−ＭＩＳＦＥＴからｍ番目に速いＳｉＣ−ＭＩＳＦＥＴまでを抽出し、最も速いＳｉＣ−ＭＩＳＦＥＴからｍ番目に速いＳｉＣ−ＭＩＳＦＥＴまでをそれぞれ異なるｍ個のＦＥＴ並列回路セルに配置することを特徴とする請求項８に記載の疑似高電圧ＦＥＴモジュール。
【請求項１０】
並列接続された複数のＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路と、
複数の前記ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路のゲートにそれぞれ接続された複数のゲートドライブ回路と、
複数の前記ゲートドライブ回路にゲート駆動信号を供給するＯＥ変換器と、
複数の前記ゲートドライブ回路と前記ＯＥ変換器に電源を供給する絶縁型ＤＣ／ＤＣ変換器と
を備えることを特徴とするＭＩＳ型リレー回路セル。
【請求項１１】
前記ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路は、
第１のＳｉＣ−ＭＩＳＦＥＴと、
前記第１のＳｉＣ−ＭＩＳＦＥＴと直列に接続され、前記第１のＳｉＣ−ＭＩＳＦＥＴの第１ソースと第２ソースが接続され、前記第１のＳｉＣ−ＭＩＳＦＥＴの第１ゲートと第２ゲートが共通に接続された第２のＳｉＣ−ＭＩＳＦＥＴと、
前記第１のＳｉＣ−ＭＩＳＦＥＴの主電極間に逆並列接続された第１ダイオードと、
前記第２のＳｉＣ−ＭＩＳＦＥＴの主電極間に逆並列接続された第２ダイオードと
を備え、
前記第１のＳｉＣ−ＭＩＳＦＥＴの第１ドレインと前記第２のＳｉＣ−ＭＩＳＦＥＴの第２ドレイン間のＡＣ電流を制御可能であることを特徴とする請求項１０に記載のＭＩＳ型リレー回路セル。
【請求項１２】
前記絶縁型ＤＣ／ＤＣ変換器は、
発振回路と、
前記発振回路に接続された１次側コイルと、
前記１次側コイルと沿面距離離隔して配置され、前記１次側コイルからワイヤレス給電可能な２次側コイルと、
前記２次側コイルに接続された整流回路と
を備える
ることを特徴とする請求項１０または１１に記載のＭＩＳ型リレー回路セル。
【請求項１３】
前記整流回路の出力と前記ゲートドライブ回路の入力間に接続された蓄電回路と、
前記整流回路の出力に第１アノードが接続され、前記ゲートドライブ回路の入力に第１カソードが接続された第１突合せダイオードと、
前記蓄電回路を介して第２アノードが前記整流回路の出力に接続され、前記ゲートドライブ回路の入力に第２カソードが接続された第２突合せダイオードと
を備えることを特徴とする請求項１２に記載のＭＩＳ型リレー回路セル。
【請求項１４】
前記蓄電回路は、リチウムイオン電池、スーパーキャパシタ、もしくは電気二重槽キャパシタのいずれかを備えることを特徴とする請求項１３に記載のＭＩＳ型リレー回路セル。
【請求項１５】
前記発振回路と前記１次側コイルを内蔵し、前記絶縁型ＤＣ／ＤＣ変換器の絶縁耐圧を制御可能な収納器を備えることを特徴とする請求項１２〜１４のいずれか１項に記載のＭＩＳ型リレー回路セル。
【請求項１６】
前記収納器は、樹脂もしくはセラミックスで形成されていることを特徴とする請求項１５に記載のＭＩＳ型リレー回路セル。
【請求項１７】
請求項１０〜１６のいずれか１項に記載のＭＩＳ型リレー回路セルを複数段直列接続したスイッチング回路と、
前記スイッチング回路を構成する複数の前記ＭＩＳ型リレー回路セルにそれぞれに光ファイバーケーブルを介して接続される複数のＥＯ変換器と、
複数の前記ＥＯ変換器にそれぞれ接続され、前記スイッチング回路を構成する複数の前記ＭＩＳ型リレー回路セルを実質的に同時にオン／オフ制御可能な複数のパルスディレー回路と
を備えることを特徴とする疑似高電圧ＦＥＴモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ並列回路セルおよび疑似高電圧ＦＥＴモジュールに関し、特に、高電圧パルススイッチング電源に適用可能なＦＥＴ並列回路セルおよび疑似高電圧ＦＥＴモジュールに関する。
【背景技術】
【０００２】
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる（例えば、特許文献１および特許文献２参照。）。
【０００３】
ＳｉＣは、絶縁破壊電界がＳｉと比較して非常に大きい。したがって、耐圧を持たせるためのドリフト層膜厚を相対的に薄く形成し、また、キャリア濃度を相対的に濃く形成しても破壊しない。
【０００４】
そのため、従来のシリコン金属絶縁物半導体電界効果トランジスタ（Ｓｉ−ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）と比較して、ＳｉＣ−ＭＩＳＦＥＴでは、非常に小さいオン抵抗を実現できる。
【０００５】
一方、高繰り返し運転を行う高電圧パルス発生電源には半導体スイッチ素子が使われるが、耐圧を確保しつつ、大電流を流すためには、直列、並列接続させた回路を構成して使用する（例えば、非特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１８３４６３号公報
【特許文献２】特開２００７−３０５９６２号公報
【非特許文献】
【０００７】
【非特許文献１】八井  浄、江  偉華著、“電気学会大学講座  パルス電磁エネルギー工学”、第３章、３．６  高繰返し高電圧パルスパワー発生装置、ｐｐ.５２−５７、２００２年３月１５日（電気学会）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の６００Ｖ以上のＳｉ−ＭＩＳＦＥＴをスイッチ素子として使用するパルス電源は高速応答、繰り返し周波数の高周波化に適しているが、オン抵抗が高く大電流が流せない。一方、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）は立ち上がり時間は速いためパルス電源に用いることができるが、立ち下がり時間が遅いため繰り返し周波数は高くできない。
【０００９】
したがって、オン抵抗が小さく耐圧の高いＭＩＳＦＥＴの導入ができれば高周波・大電流スイッチができるようになり、加速器、半導体リソグラフィ用ＥＵＶ（Extreme Ultraviolet）光源などの高出力化が可能になったり、直列・並列接続させる素子数を低減できると考えられる。
【００１０】
しかし、オン抵抗の低いＳｉＣ−ＭＩＳＦＥＴを導入しようとした場合、１素子当たり数１０Ａから数１００Ａ以上の大電流が瞬間的に流れるようになるため、特に直列接続されたスイッチ素子群間のタイミングを合わせることが課題となる。
【００１１】
Ｓｉ−ＭＩＳＦＥＴではオン抵抗が高いため回路パターンの調整以上の特段のタイミング合わせは行っていないが、このような従来の制御方法では、タイミングがずれた場合に直列接続されたスイッチ素子群の中で分圧のバランスが崩れることで局所的に高電圧が印加され、スイッチ素子が破壊する危険があった。
【００１２】
本発明の目的は、ＳｉＣ−ＭＩＳＦＥＴ並列回路セルおよびこのＦＥＴ並列回路セルを複数段直列化した、大電流をＭＨｚ級の周波数でスイッチング可能な疑似高電圧ＦＥＴモジュールを提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の一態様によれば、並列接続された複数のＳｉＣ−ＭＩＳＦＥＴと、複数の前記ＳｉＣ−ＭＩＳＦＥＴのゲートにそれぞれ接続された複数のゲートドライブ回路と、複数の前記ゲートドライブ回路にゲート駆動信号を供給するＯＥ変換器と、複数の前記ゲートドライブ回路と前記ＯＥ変換器に電源を供給する絶縁型ＤＣ／ＤＣ変換器とを備えるＦＥＴ並列回路セルが提供される。
【００１４】
本発明の他の態様によれば、上記のＦＥＴ並列回路セルを複数段直列接続したスイッチング回路と、前記スイッチング回路を構成する複数のＦＥＴ並列回路セルにそれぞれ接続され、複数のＦＥＴ並列回路セルを実質的に同時にオン／オフ制御可能なパルスディレー回路とを備える疑似高電圧ＦＥＴモジュールが提供される。
【００１５】
本発明の他の態様によれば、並列接続された複数のＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路と、複数の前記ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路のゲートにそれぞれ接続された複数のゲートドライブ回路と、複数の前記ゲートドライブ回路にゲート駆動信号を供給するＯＥ変換器と、複数の前記ゲートドライブ回路と前記ＯＥ変換器に電源を供給する絶縁型ＤＣ／ＤＣ変換器とを備えるＭＩＳ型リレー回路セルが提供される。
【００１６】
本発明の他の態様によれば、上記のＭＩＳ型リレー回路セルを複数段直列接続したスイッチング回路と、前記スイッチング回路を構成する複数の前記ＭＩＳ型リレー回路セルにそれぞれ接続され、複数の前記ＭＩＳ型リレー回路セルを実質的に同時にオン／オフ制御可能なパルスディレー回路とを備える疑似高電圧ＦＥＴモジュールが提供される。
【発明の効果】
【００１７】
本発明によれば、ＳｉＣ―ＭＩＳＦＥＴ並列回路セルおよびこのＦＥＴ並列回路セルを複数段直列化した、大電流をＭＨｚ級の周波数でスイッチング可能な疑似高電圧ＦＥＴモジュールを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】基本技術に係るＦＥＴ並列回路セルの模式的回路構成図。
【図２】基本技術に係る疑似高電圧ＦＥＴモジュールの模式的回路ブロック構成図。
【図３】第１の実施の形態に係るＦＥＴ並列回路セルの模式的回路構成図。
【図４】第１の実施の形態に係る疑似高電圧ＦＥＴモジュールの模式的回路ブロック構成図。
【図５】第２の実施の形態に係るＦＥＴ並列回路セルの模式的回路構成図。
【図６】トランス絶縁型ＤＣ／ＤＣ変換器を適用した第３の実施の形態に係るＦＥＴ並列回路セルの模式的ブロック構成図。
【図７】ワイヤレス給電型ＤＣ／ＤＣ変換器を適用した第３の実施の形態に係るＦＥＴ並列回路セルの模式的ブロック構成図。
【図８】ワイヤレス給電型ＤＣ／ＤＣ変換器を適用した第３の実施の形態の変形例に係るＦＥＴ並列回路セルの模式的ブロック構成図。
【図９】第４の実施の形態に係るＭＩＳ型リレー回路セルの模式的回路構成図。
【図１０】第４の実施の形態に係るＭＩＳ型リレー回路セルのＦＥＴＡＣ負荷回路の回路構成例、（ｂ）別の回路構成例。
【図１１】第４の実施の形態に係る疑似高電圧ＦＥＴモジュールの模式的回路ブロック構成図。
【図１２】実施の形態に係る疑似高電圧ＦＥＴモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ  ＤＩＭＩＳＦＥＴの模式的断面構造図。
【図１３】実施の形態に係る疑似高電圧ＦＥＴモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ  ＴＭＩＳＦＥＴの模式的断面構造図。
【発明を実施するための形態】
【００１９】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２０】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
[基本技術]
基本技術に係るＦＥＴ並列回路セル１０Ａは、図１に示すように、並列接続された複数のＳｉ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6と、複数のＳｉ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6のゲートにそれぞれ接続された複数のゲートドライブ回路１２1Ａ、１２2Ａ、１２3Ａ、…、１２6Ａと、複数のゲートドライブ回路１２1Ａ、１２2Ａ、１２3Ａ、…、１２6Ａにゲート駆動信号を供給するＯＥ変換器１４Ａと、複数のゲートドライブ回路１２1Ａ、１２2Ａ、１２3Ａ、…、１２6ＡとＯＥ変換器１４Ａに電源を供給する絶縁型ＤＣ／ＤＣ変換器１６Ａとを備える。ＯＥ変換器１４Ａには、光ファイバーケーブル１８Ａを介してＯＮ／ＯＦＦ信号が供給され、一方、絶縁型ＤＣ／ＤＣ変換器１６Ａには、ゲートドライブ電圧供給線２０Ａを介して、例えば、＋２４ＶのＤＣ電圧が供給される。Ｓｉ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6のドレインは、正側電力端子Ｐ（＋）に共通接続され、Ｓｉ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6のソースは、負側電力端子Ｎ（−）に共通接続されている。
【００２２】
また、基本技術に係る疑似高電圧ＦＥＴモジュール１Ａは、図２に示すように、上記のＦＥＴ並列回路セル１０Ａを複数段直列接続したスイッチング回路４Ａと、スイッチング回路４Ａを構成する複数のＦＥＴ並列回路セル１０1Ａ、１０2Ａ、１０3Ａ、…、１０8Ａにそれぞれ光ファイバーケーブル１８1Ａ、１８2Ａ、１８3Ａ、…、１８8Ａを介して接続されたＥＯ変換器２２1Ａ、２２2Ａ、２２3Ａ、…、２２8Ａとを備える。光ファイバーケーブル１８1Ａ、１８2Ａ、１８3Ａ、…、１８8Ａは、光ファイバーケーブル束１８０Ａとしてバンドル化可能である。
【００２３】
複数段直列接続したスイッチング回路４Ａは、ＦＥＴ並列回路セル１０1Ａのドレイン側においてグローバルドレイン端子Ｄ（＋）に接続され、ＦＥＴ並列回路セル１０8Ａのソース側においてグローバルソース端子Ｓ（−）に接続される。また、ＥＯ変換器２２1Ａ、２２2Ａ、２２3Ａ、…、２２8Ａの電気的入力側は、バッファ回路２１Ａを介して、グローバルゲート端子Ｇに接続される。
【００２４】
基本技術に係る疑似高電圧ＦＥＴモジュール１Ａにおいては、図１・図２に示すように、Ｓｉ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6の多直列回路が構成されている。すなわち、
６並列のＳｉ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6を備えるＦＥＴ並列回路セル１０1Ａ、１０2Ａ、１０3Ａ、…、１０8Ａを８直列に接続して、疑似高電圧ＦＥＴモジュール１Ａを実現する。
【００２５】
ここで、基本技術に係る疑似高電圧ＦＥＴモジュール１Ａにおいて、Ｓｉ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6として、定格スイッチング電圧７００Ｖ、定格スイッチング電流１００ＡのＳｉ−ＭＩＳＦＥＴを適用した場合、定格スイッチング電圧５．６ｋＶ、定格スイッチング電流６００Ａのスイッチング性能を実現可能である。
【００２６】
[第１の実施の形態]
（ＦＥＴ並列回路セル）
第１の実施の形態に係るＦＥＴ並列回路セル１０は、図３に示すように、並列接続された複数のＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6と、複数のＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6のゲートにそれぞれ接続された複数のゲートドライブ回路１２1、１２2、１２3、…、１２6と、複数のゲートドライブ回路１２1、１２2、１２3、…、１２6にゲート駆動信号を供給するＯＥ変換器１４と、複数のゲートドライブ回路１２1、１２2、１２3、…、１２6とＯＥ変換器１４に電源を供給する絶縁型ＤＣ／ＤＣ変換器１６とを備える。ＯＥ変換器１４には、光ファイバーケーブル１８を介してＯＮ／ＯＦＦ信号が供給され、一方、絶縁型ＤＣ／ＤＣ変換器１６には、ゲートドライブ電圧供給線２０を介して、例えば、＋２４ＶのＤＣ電圧が供給される。ＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6のドレインは、正側電力端子Ｐ（＋）に共通接続され、ＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6のソースは、負側電力端子Ｎ（−）に共通接続されている。
【００２７】
ＯＥ変換器１４は、光電変換素子であり、例えば、フォトカプラ、ファイバーカプラなどを適用可能である。
【００２８】
ここで、適用可能なＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6の性能としては、例えば、一般の仕様書上での定格ドレイン・ソース間電圧１２００Ｖ、定格ドレインパルス電流８０Ａである。また、ドレイン・ソース間オン抵抗ＲDS(on)は、例えば、ゲート・ソース間電圧ＶGS＝１８Ｖ、ドレイン電流ＩD＝１０Ａにおいて、約８０ｍΩである。
【００２９】
ＳｉＣ−ＭＩＳＦＥＴは定格ドレイン・ソース間電圧に対するアバランシェ降伏のマージンが大きい。例えば、１２００ＶのＳｉＣ−ＭＩＳＦＥＴでは、パルス状の電圧については、１７００Ｖ程度までアバランシェ降伏が起きることなく動作する。
【００３０】
同様に、例えば、３３００ＶのＳｉＣ−ＭＩＳＦＥＴでは、パルス状の電圧については、４０００Ｖ程度までアバランシェ降伏が起きることなく動作する。
【００３１】
ＳｉＣ−ＭＩＳＦＥＴにおいて、アバランシェ降伏電圧が高く設定されている理由は以下の通りである。ＳｉＣを酸化したＳｉＯ2で形成されるゲート絶縁膜（１３２：図１２・図１３参照）を形成する過程で、炭素（Ｃ）原子の一部がＳｉＣ／ＳｉＯ2界面に残留して界面準位密度を低下させる。このため、ゲート絶縁膜（ＳｉＯ2）の厚膜化が難しい。一方、継続・断続的に例えば１２００Ｖ耐圧デバイスに対して１７００Ｖが掛かることはゲート絶縁膜の信頼性上避けなければならないが、異常動作時に瞬間的に掛かることに対してはゲート絶縁膜の耐量が得られる。したがって、ゲート絶縁膜に継続・断続的に掛かる電界強度を抑制することを目的としてドリフト層（１２６・１２６Ｎ：図１２・図１３参照）の膜厚・キャリア濃度を設計したため、ＳｉＣ−ＭＩＳＦＥＴは定格ドレイン・ソース間電圧に対するマージンが大きく設定されている。
【００３２】
（疑似高電圧ＦＥＴモジュール）
第１の実施の形態に係る疑似高電圧ＦＥＴモジュール１は、図４に示すように、上記のＦＥＴ並列回路セル１０を複数段直列接続したスイッチング回路４と、スイッチング回路４を構成する複数のＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8にそれぞれ光ファイバーケーブル１８1、１８2、１８3、…、１８8を介して接続される複数のＥＯ変換器２２1、２２2、２２3、…、２２8と、複数のＥＯ変換器２２1、２２2、２２3、…、２２8にそれぞれ接続され、スイッチング回路４を構成する複数のＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8を実質的に同時にオン／オフ制御可能な複数のパルスディレー回路２４1、２４2、２４3、…、２４8とを備える。光ファイバーケーブル１８1、１８2、１８3、…、１８8は、光ファイバーケーブル束１８０としてバンドル化可能である。パルスディレー回路２４1、２４2、２４3、…、２４8は、例えば、ＦＰＧＡ（Field Programmable Gate Array）回路などで構成可能である。
【００３３】
複数のＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8を複数段直列接続したスイッチング回路４は、ＦＥＴ並列回路セル１０1のドレイン側においてグローバルドレイン端子Ｄ（＋）に接続され、ＦＥＴ並列回路セル１０8のソース側においてグローバルソース端子Ｓ（−）に接続される。また、パルスディレー回路２４1、２４2、２４3、…、２４8の入力側は、バッファ回路２１を介して、グローバルゲート端子Ｇに接続される。
【００３４】
ここで、より一般化して、ｍ行ｎ列に配置するｍ×ｎ個のＳｉＣ−ＭＩＳＦＥＴの立ち上がり特性を測定して、立ち上がり時間が最も速いＳｉＣ−ＭＩＳＦＥＴからｍ番目に速いＳｉＣ−ＭＩＳＦＥＴまでを抽出し、最も速いＳｉＣ−ＭＩＳＦＥＴからｍ番目に速いＳｉＣ−ＭＩＳＦＥＴまでをそれぞれ異なるｍ個のＦＥＴ並列回路セルに配置することが望ましい。スイッチング回路４を構成する複数のＦＥＴ並列回路セル１０1、１０2、１０3、…、１０mの立ち上がり時間を実質的に略均一化するためである。
【００３５】
第１の実施の形態においては、図３・図４に示すように、ＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6による複数のＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8を直列接続して、疑似高電圧ＦＥＴモジュール１を実現している。
【００３６】
ＳｉＣ−ＭＩＳＦＥＴは、Ｓｉ−ＭＩＳＦＥＴに比べて規格化オン抵抗が１／１０以下と小さく、各ＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8を実質的に同時にオン／オフさせるためには特別の注意、対策を行う必要がある。もしもＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8のスイッチングのタイミングが異なる場合には、分圧のバランスが崩れ、特定のＦＥＴ並列回路セルに過大電圧が発生するからである。
【００３７】
第１の実施の形態においては、図４に示すように、各ＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8毎にパルスディレー回路２４1、２４2、２４3、…、２４8を設置して、オンディレー時間とオフディレー時間を調整することによって、各ＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8をプラスマイナス数ｎｓ以内、例えば、プラスマイナス１ｎｓ以内でオン／オフさせることができる。このため、各ＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8を実質的に同時にオン／オフさせることができる。
【００３８】
ここで、第１の実施の形態において、ＳｉＣ−ＭＩＳＦＥＴＱM1、ＱM2、ＱM3、…、ＱM6として、定格ドレイン・ソース間電圧１２００Ｖ、定格ドレインパルス電流８０ＡのＳｉＣ−ＭＩＳＦＥＴを適用した場合、定格スイッチング電圧９．６ｋＶ、定格スイッチング電流４８０Ａの疑似高電圧ＦＥＴモジュール１を実現可能である。さらにＳｉＣはＳｉと比較して２００℃以上でもオフ状態が保持できるため、従来と同じ放熱システムのまま繰り返し周波数を高くすることができる。
【００３９】
第１の実施の形態によれば、このＦＥＴ並列回路セルを複数段直列化したスイッチング回路のＦＥＴ並列回路セルを実質的に同時にオン／オフ制御可能であり、ＦＥＴ並列回路セルの分圧バランスを良好に保持可能で、大電流をＭＨｚ級の周波数でスイッチング可能な疑似高電圧ＦＥＴモジュールを提供することができる。
【００４０】
［第２の実施の形態］
（ＦＥＴ並列回路セル）
第２の実施の形態に係るＦＥＴ並列回路セル１０は、図５に示すように、ＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6と並列接続され、サージ電圧を吸収するサージ吸収回路２６を備える。ここで、サージ吸収回路２６は、定電圧素子、アバランシェダイオード（ＡＢＤ:Avalanche Breakdown Diode）などを備えていても良い。その他の構成は、第１の実施の形態に係るＦＥＴ並列回路セル１０と同様である。
【００４１】
（疑似高電圧ＦＥＴモジュール）
第２の実施の形態においても、図４と同様に、ＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6およびサージ吸収回路２６を備える複数のＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8を直列接続して、疑似高電圧ＦＥＴモジュール１を実現可能である。ＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6として、定格ドレイン・ソース間電圧１２００Ｖ、定格ドレインパルス電流８０ＡのＳｉＣ−ＭＩＳＦＥＴを適用した場合、定格スイッチング電圧９．６ｋＶ、定格スイッチング電流４８０Ａの疑似高電圧ＦＥＴモジュール１を実現可能である。
【００４２】
ＳｉＣ−ＭＩＳＦＥＴは定格ドレイン・ソース間電圧に対するマージンが大きい。例えば、１２００Ｖ耐圧のＳｉＣ−ＭＩＳＦＥＴでは、パルス状の電圧については、１７００Ｖ程度までアバランシェ降伏が起きることなく動作する。
【００４３】
同様に、例えば、３３００ＶのＳｉＣ−ＭＩＳＦＥＴでは、パルス状の電圧については、４０００Ｖ程度までアバランシェ降伏が起きることなく動作する。
【００４４】
ＳｉＣ−ＭＩＳＦＥＴにおいて、アバランシェ降伏電圧が高く設定されている理由は前述の通りである。
【００４５】
第２の実施の形態に係る疑似高電圧ＦＥＴモジュールにおいても各ＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8毎にパルスディレー回路２４1、２４2、２４3、…、２４8を設置して、オンディレー時間とオフディレー時間を調整することによって、各ＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8を実質的に略同時にオン／オフさせる回路構成とすることができる。また、第２の実施の形態においては、ＦＥＴ並列回路セル１０1、１０2、１０3、…、１０8に、例えば、ＡＢＤ（avalanche breakdown diode)などによるサージ吸収回路２６を設置することで、各並列ＦＥＴ回路セル１０1、１０2、１０3、…、１０8が突発的に完全に同時にオン／オフしなくても、プラスマイナス数１０ｎｓ以内、例えば、プラスマイナス２０ｎｓ以内でオン／オフさせることで、正常動作可能な疑似高電圧ＦＥＴモジュール１を実現可能である。
【００４６】
サージ吸収回路２６には、降伏電圧３５０Ｖ程度のＡＢＤを４個直列接続して、ＳｉＣ−ＭＩＳＦＥＴに１４００Ｖを超える過大電圧が印加されることを回避可能である。
【００４７】
同様に、降伏電圧３７０Ｖ程度のＡＢＤを１０個直列接続して、ＳｉＣ−ＭＩＳＦＥＴに３７００Ｖを超える過大電圧が印加されることを回避可能である。
【００４８】
第２の実施の形態によれば、ＡＢＤによってアバランシェ降伏電圧以上の電圧サージを吸収可能なＦＥＴ並列回路セルを提供することができる。
【００４９】
ＳｉＣ―ＭＩＳＦＥＴを使ったＦＥＴ並列回路セルを構築する際、ＡＢＤを並列接続すると単位ＦＥＴ並列回路セル当たりが受け持てる電圧値がＡＢＤのアバランシェ降伏電圧によって規定される。このため、ＡＢＤのアバランシェ降伏電圧をＳｉＣ−ＭＩＳＦＥＴの定格ドレイン・ソース間電圧以上で、かつＳｉＣ−ＭＩＳＦＥＴのアバランシェ降伏電圧以下になるように設計すると良い。このように設計することで、単位ＦＥＴ並列回路セル当たりが受け持てる電圧値を増加させ、擬似高電圧ＦＥＴモジュールに必要な電圧を確保するために直列接続するＦＥＴ並列回路セルの数を低減させることができる。結果として、疑似高電圧ＦＥＴモジュールの小型化、低コスト化が可能になる。
【００５０】
また、第２の実施の形態によれば、このＦＥＴ並列回路セルを複数段直列化したスイッチング回路のＦＥＴ並列回路セルを実質的に略同時にオン／オフ制御可能であり、ＦＥＴ並列回路セルの分圧バランスを良好に保持可能で、大電流をＭＨｚ級の周波数でスイッチング可能な疑似高電圧ＦＥＴモジュールを提供することができる。
【００５１】
［第３の実施の形態］
（ＦＥＴ並列回路セル）
絶縁型ＤＣ／ＤＣ変換器１６には、トランス絶縁型ＤＣ／ＤＣ変換器、或いはワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器を適用可能である。
【００５２】
トランス絶縁型ＤＣ／ＤＣ変換器２８Ａを適用した第３の実施の形態に係るＦＥＴ並列回路セル３４Ａの模式的ブロック構成は、図６に示すように表される。
【００５３】
ＦＥＴ並列回路セル３４Ａは、トランス絶縁型ＤＣ／ＤＣ変換器２８Ａと、トランス絶縁型ＤＣ／ＤＣ変換器２８Ａに接続されたＳｉＣ−ＭＩＳＦＥＴ駆動回路３０Ａと、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０Ａに接続された６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２Ａとを備える。トランス絶縁型ＤＣ／ＤＣ変換器２８Ａは、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０Ａに対して直流電圧ＶDDを供給し、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０Ａは、６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２Ａに対してゲート駆動信号ＦＤを供給する。
【００５４】
ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０Ａは、図１・図３・図５に示された複数のゲートドライブ回路１２1、１２2、１２3、…、１２6に対応している。また、６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２Ａは、図１・図３・図５に示され、並列接続されたＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6に対応している。トランス絶縁型ＤＣ／ＤＣ変換器では、最大で数１０ｋＶの絶縁耐圧ＶBMとなる。
【００５５】
ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８を適用した第３の実施の形態に係るＦＥＴ並列回路セル３４の模式的ブロック構成は、図７に示すように表される。
【００５６】
第３の実施の形態に係るＦＥＴ並列回路セル３４は、図７に示すように、ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８と、絶縁型ＤＣ／ＤＣ変換器２８に接続されたＳｉＣ−ＭＩＳＦＥＴ駆動回路３０と、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０に接続された６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２とを備える。絶縁型ＤＣ／ＤＣ変換器２８は、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０に対して直流電圧ＶDDを供給し、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０は、６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２に対してゲート駆動信号ＦＤを供給する。
【００５７】
ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０は、図１・図３・図５に示された複数のゲートドライブ回路１２1、１２2、１２3、…、１２6に対応している。また、６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２は、図１・図３・図５に示され、並列接続されたＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6に対応している。
【００５８】
ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８は、図７に示すように、発振回路３８と、発振回路３８に接続された１次側コイルＬ１と、１次側コイルＬ１からワイヤレス給電可能な２次側コイルＬ２と、２次側コイルＬ２に接続された整流回路４０とを備える。
【００５９】
ここで、１次側コイルＬ１と２次側コイルＬ２は、沿面距離ＬSだけ離隔して配置される。絶縁破壊電界の値に応じて、１次側コイルＬ１と２次側コイルＬ２間の沿面距離ＬSが設定される。
【００６０】
また、発振回路３８と１次側コイルＬ１を内蔵し、絶縁型ＤＣ／ＤＣ変換器２８の絶縁耐圧ＶBSを制御可能な収納器３６を備えていても良い。収納器３６は、樹脂もしくはセラミックスで形成されていても良い。樹脂もしくはセラミックスの厚さで絶縁耐圧値を制御することができる。例えば、ポリエチレン樹脂を使用する場合には、絶縁破壊電界は、約５０ｋＶ／ｍｍである。
【００６１】
ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８において、絶縁耐圧ＶBSの値は、最大数１００ｋＶ以上である。
【００６２】
収納器３６として樹脂ボックスを使用し、絶縁破壊電界１ＭＶ／８ｍｍ、約１２０ｋＶ／ｍｍ以上を得ることも可能である。樹脂としては、例えば、テフロン（登録商標）、ポリエチレンなどを適用可能である。
【００６３】
（疑似高電圧ＦＥＴモジュール）
第３の実施の形態においても、第１〜第２の実施の形態と同様に、複数のＦＥＴ並列回路セルを直列接続して、疑似高電圧ＦＥＴモジュールを実現可能である。
【００６４】
第３の実施の形態に係る疑似高電圧ＦＥＴモジュールにおいては、ワイヤレス給電回路を用いて超高耐圧の絶縁型ＤＣ／ＤＣ変換器を実装することで数１００ｋＶ以上の定格スイッチング電圧を有する疑似高電圧ＦＥＴモジュールを実現可能である。
【００６５】
第３の実施の形態によれば、このＦＥＴ並列回路セルを複数段直列化したスイッチング回路のＦＥＴ並列回路セルを実質的に略同時にオン／オフ制御可能であり、ＦＥＴ並列回路セルの分圧バランスを良好に保持し、大電流をＭＨｚ級の周波数でスイッチング可能な超高耐圧用の疑似高電圧ＦＥＴモジュールを提供することができる。
【００６６】
また、第３の実施の形態において、ＡＢＤがＦＥＴ並列回路セルに接続されている場合、アバランシェ降伏電圧以上の電圧サージを吸収可能な超高耐圧のＦＥＴ並列回路セルを提供することができる。
【００６７】
（変形例）
（ＦＥＴ並列回路セル）
ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８を適用した第３の実施の形態の変形例に係るＦＥＴ並列回路セル３４の模式的ブロック構成は、図８に示すように表される。
【００６８】
第３の実施の形態の変形例に係るＦＥＴ並列回路セル３４は、図８に示すように、ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８と、絶縁型ＤＣ／ＤＣ変換器２８に接続されたＳｉＣ−ＭＩＳＦＥＴ駆動回路３０と、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０に接続された６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２とを備える。
【００６９】
ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０は、図１・図３・図５に示された複数のゲートドライブ回路１２1、１２2、１２3、…、１２6に対応している。また、６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２は、図１・図３・図５に示され、並列接続されたＳｉＣ−ＭＩＳＦＥＴＱS1、ＱS2、ＱS3、…、ＱS6に対応している。
【００７０】
絶縁型ＤＣ／ＤＣ変換器２８は、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０に対して直流電圧ＶDDを供給し、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０は、６並列ＳｉＣ−ＭＩＳＦＥＴ回路３２に対してゲート駆動信号ＦＤを供給する。
【００７１】
ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８は、図８に示すように、発振回路３８と、発振回路３８に接続された１次側コイルＬ１と、１次側コイルＬ１からワイヤレス給電可能な２次側コイルＬ２と、２次側コイルＬ２に接続された整流回路４０とを備える。
【００７２】
さらに、第３の実施の形態の変形例に係るＦＥＴ並列回路セル３４は、図８に示すように、整流回路４０の出力とＳｉＣ−ＭＩＳＦＥＴ駆動回路３０の入力間に接続された蓄電回路４２を備える。ここで、蓄電回路４２には、リチウムイオン電池、スーパーキャパシタ、もしくは電気二重槽キャパシタ（ＥＤＬＣ：Electric Double-Layer Capacitor）などを適用可能である。
【００７３】
さらに、第３の実施の形態の変形例に係るＦＥＴ並列回路セル３４は、図８に示すように、整流回路４０の出力に第１アノードが接続され、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０の入力に第１カソードが接続された第１突合せダイオードＤＴ１と、蓄電回路４２を介して第２アノードが整流回路４０の出力に接続され、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０の入力に第２カソードが接続された第２突合せダイオードＤＴ２とを備えていても良い。
【００７４】
ここで、１次側コイルＬ１と２次側コイルＬ２は、沿面距離ＬSだけ離隔して配置される。その他の構成は、第３の実施の形態に係るＦＥＴ並列回路セル３４と同様である。
【００７５】
（疑似高電圧ＦＥＴモジュール）
第３の実施の形態の変形例に係るＦＥＴ並列回路セル３４は、蓄電回路４２を設けることで、ＤＣ＋２４Ｖ電源喪失時においても各ＦＥＴ並列回路セルが同時にオフできるようになる。ＤＣ＋２４Ｖ電源喪失時においても回路内のＳｉＣ−ＭＩＳＦＥＴが異常電圧によって破壊されることを回避可能であるため、信頼性の高い疑似高電圧ＦＥＴモジュールを実現可能である。
【００７６】
第３の実施の形態の変形例に係るＦＥＴ並列回路セルを適用した疑似高電圧ＦＥＴモジュールにおいては、ワイヤレス給電回路を用いて超高耐圧の絶縁型ＤＣ／ＤＣ変換器を実装することで絶縁耐圧ＶBSとして最大数１００ｋＶ以上の定格スイッチング電圧を有する疑似高電圧ＦＥＴモジュールを実現可能である。
【００７７】
また、第３の実施の形態の変形例によれば、このＦＥＴ並列回路セルを複数段直列化したスイッチング回路のＦＥＴ並列回路セルを実質的に略同時にオン／オフ制御可能であり、ＦＥＴ並列回路セルの分圧バランスを良好に保持し、大電流をＭＨｚ級の周波数でスイッチング可能な超高耐圧用の疑似高電圧ＦＥＴモジュールを提供することができる。
【００７８】
また、第３の実施の形態の変形例において、ＡＢＤがＦＥＴ並列回路セルに接続されている場合、アバランシェ降伏電圧以上の電圧サージを吸収可能な超高耐圧のＦＥＴ並列回路セルを提供することができる。
【００７９】
［第４の実施の形態］
（ＭＩＳ型リレー回路セル）
第１〜第３の実施の形態に係るＦＥＴ並列回路セルを構成するＳｉＣ−ＭＩＳＦＥＴは、ＡＣ負荷をスイッチング可能なバイポーラ型であっても良い。
【００８０】
第４の実施の形態に係るＭＩＳ型リレー回路セル４４は、図９に示すように、並列接続された複数のＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱA1、ＱA2、ＱA3、…、ＱA6と、複数のＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱA1、ＱA2、ＱA3、…、ＱA6のゲートにそれぞれ接続された複数のゲートドライブ回路１２1、１２2、１２3、…、１２6と、複数のゲートドライブ回路１２1、１２2、１２3、…、１２6にゲート駆動信号を供給するＯＥ変換器１４と、複数のゲートドライブ回路１２1、１２2、１２3、…、１２6とＯＥ変換器１４に電源を供給する絶縁型ＤＣ／ＤＣ変換器１６とを備える。
【００８１】
ＯＥ変換器１４には、光ファイバーケーブル１８を介してＯＮ／ＯＦＦ信号が供給され、一方、絶縁型ＤＣ／ＤＣ変換器１６には、ゲートドライブ電圧供給線２０を介して、例えば、＋２４ＶのＤＣ電圧が供給される。
【００８２】
ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱA1、ＱA2、ＱA3、…、ＱA6の一方のドレインは、正側ＡＣ端子ＴＡに共通接続され、ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱA1、ＱA2、ＱA3、…、ＱA6の他方のドレインは、負側ＡＣ端子ＴＢに共通接続されている。
【００８３】
また、第４の実施の形態に係るＭＩＳ型リレー回路セル４４のＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱA1、ＱA2、ＱA3、…、ＱA6の回路構成例は、図１０（ａ）に示すように表され、別の回路構成例は、図１０（ｂ）に示すように表される。
【００８４】
例えば、図１０（ａ）に示すように、２個のＳｉＣ−ＭＯＳＦＥＴをソース共通で直列化接続することで、ＡＣ負荷をスイッチング可能な双方向スイッチを実現可能である。
【００８５】
ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱAは、図１０（ａ）に示すように、第１のＳｉＣ−ＭＩＳＦＥＴＱSAと、第１のＳｉＣ−ＭＩＳＦＥＴＱSAと直列に接続され、第１のＳｉＣ−ＭＩＳＦＥＴＱSAの第１ソースと第２ソースが共通に接続され、第１のＳｉＣ−ＭＩＳＦＥＴＱSAの第１ゲートと第２ゲートが共通に接続された第２のＳｉＣ−ＭＩＳＦＥＴＱSBと、第１のＳｉＣ−ＭＩＳＦＥＴＱSAの主電極間に逆並列接続された第１ダイオードＤ１と、第２のＳｉＣ−ＭＩＳＦＥＴＱSBの主電極間に逆並列接続された第２ダイオードＤ２とを備える。ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱAは、第１のＳｉＣ−ＭＩＳＦＥＴＱSAの第１ドレインと第２のＳｉＣ−ＭＩＳＦＥＴＱSBの第２ドレイン間のＡＣ電流を制御可能である。２個のＳｉＣ−ＭＯＳＦＥＴＱSA・ＱSBのゲートを共通化し、２個のＳｉＣ−ＭＯＳＦＥＴＱSA・ＱSBを同時にオンさせる場合、ＡＣ電流は並列ダイオードＤ１・Ｄ２ではなく主に低オン抵抗を有するＳｉＣ−ＭＯＳＦＥＴＱSA・ＱSBを導通する。すなわち、ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱAは、ＡＣ端子ＴＡ・ＴＢ間のＡＣ電流をスイッチング制御可能である。
【００８６】
第４の実施の形態に係るＭＩＳ型リレー回路セル４４のＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路は、図１０（ｂ）に示すように、第１のＳｉＣ−ＭＩＳＦＥＴＱ１と第１のＳｉＣ−ＭＩＳＦＥＴＱ１に直列接続された第１のダイオードＤ１からなる第１の逆阻止型スイッチ５０1と、第２のＳｉＣ−ＭＩＳＦＥＴＱ２と第２のＳｉＣ−ＭＩＳＦＥＴＱ２に直列接続された第２のダイオードＤ２からなる第２の逆阻止型スイッチ５０2とを備えていても良い。この構成にすると、第１のＳｉＣ−ＭＩＳＦＥＴＱ１と第１のダイオードＤ１、および第２のＳｉＣ−ＭＩＳＦＥＴＱ２と第２のダイオードＤ２の間の電流経路の寄生インダクタンスを低減することができ、よりサージやノイズの少ない回路を形成することができる。図１０（ｂ）に示すＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱAは、ＡＣ端子ＴＡ・ＴＢ間のＡＣ電流をスイッチング制御可能である。
【００８７】
ここで、ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱA1、ＱA2、ＱA3、…、ＱA6に適用可能なＳｉＣ−ＭＩＳＦＥＴＱSA、ＱSB、Ｑ１、Ｑ２の性能としては、例えば、定格ドレイン・ソース間電圧１２００Ｖ、定格ドレインパルス電流８０Ａである。また、ドレイン・ソース間オン抵抗ＲDS(on)は、例えば、ＶGS＝１８Ｖ、ＩD＝１０Ａにおいて、約８０ｍΩである。
【００８８】
絶縁型ＤＣ／ＤＣ変換器１６には、トランス絶縁型ＤＣ／ＤＣ変換器、或いはワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器を適用可能である。トランス絶縁型ＤＣ／ＤＣ変換器では、最大で数１０ｋＶの絶縁耐圧ＶBMとなる。ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器において、絶縁耐圧ＶBSの値は、最大数１００ｋＶ以上である。
【００８９】
ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８は、図７と同様に、発振回路３８と、発振回路３８に接続された１次側コイルＬ１と、１次側コイルＬ１からワイヤレス給電可能な２次側コイルＬ２と、２次側コイルＬ２に接続された整流回路４０とを備える。ここで、１次側コイルＬ１と２次側コイルＬ２は、沿面距離ＬSだけ離隔して配置される。
【００９０】
また、ワイヤレス給電型の絶縁型ＤＣ／ＤＣ変換器２８は、図７と同様に、発振回路３８と１次側コイルＬ１を内蔵し、絶縁型ＤＣ／ＤＣ変換器２８の絶縁耐圧ＶBSを制御可能な収納器３６を備えていても良い。収納器３６は、樹脂もしくはセラミックスで形成されていても良い。樹脂もしくはセラミックスの厚さで絶縁耐圧値を制御することができる。例えば、ポリエチレン樹脂を使用する場合には、絶縁破壊電界は、約５０ｋＶ／ｍｍである。
【００９１】
収納器３６として樹脂ボックスを使用し、絶縁破壊電界１ＭＶ／８ｍｍ、約１２０ｋＶ／ｍｍ以上を得ることも可能である。樹脂としては、例えば、テフロン（登録商標）、ポリエチレンなどを適用可能である。
【００９２】
さらに、第４の実施の形態に係るＭＩＳ型リレー回路セル４４は、図８と同様に、整流回路４０の出力と複数のゲートドライブ回路１２1、１２2、１２3、…、１２6の入力間に接続された蓄電回路４２を備えていても良い。ここで、蓄電回路４２には、リチウムイオン電池、スーパーキャパシタ、もしくは電気二重槽キャパシタ（ＥＤＬＣ）などを適用可能である。
【００９３】
さらに、第４の実施の形態に係るＭＩＳ型リレー回路セル４４は、図８と同様に、整流回路４０の出力に第１アノードが接続され、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０の入力に第１カソードが接続された第１突合せダイオードＤＴ１と、蓄電回路４２を介して第２アノードが整流回路４０の出力に接続され、ＳｉＣ−ＭＩＳＦＥＴ駆動回路３０の入力に第２カソードが接続された第２突合せダイオードＤＴ２とを備えていても良い。
【００９４】
（疑似高電圧ＦＥＴモジュール：疑似高電圧ＭＩＳ型リレーモジュール）
第４の実施の形態に係る疑似高電圧ＦＥＴモジュール２は、図１１に示すように、上記のＭＩＳ型リレー回路セル４４を複数段直列接続したスイッチング回路８と、スイッチング回路８を構成する複数のＭＩＳ型リレー回路セル４４1、４４2、４４3、…、４４8にそれぞれ光ファイバーケーブル１８1、１８2、１８3、…、１８8を介して接続される複数のＥＯ変換器２２1、２２2、２２3、…、２２8と、複数のＥＯ変換器２２1、２２2、２２3、…、２２8にそれぞれ接続され、スイッチング回路４を構成する複数のＭＩＳ型リレー回路セル４４1、４４2、４４3、…、４４8を同時にオン／オフ制御可能な複数のパルスディレー回路２４1、２４2、２４3、…、２４8とを備える。光ファイバーケーブル１８1、１８2、１８3、…、１８8は、光ファイバーケーブル束１８０としてバンドル化可能である。パルスディレー回路２４1、２４2、２４3、…、２４8は、例えば、ＦＰＧＡ回路などで構成可能である。
【００９５】
複数のＭＩＳ型リレー回路セル４４1、４４2、４４3、…、４４8を複数段直列接続したスイッチング回路４は、ＭＩＳ型リレー回路セル４４1の一方のドレイン側においてグローバルＡＣ端子Ｔ１に接続され、ＭＩＳ型リレー回路セル４４8の他方のドレイン側においてグローバルＡＣ端子Ｔ２に接続される。また、パルスディレー回路２４1、２４2、２４3、…、２４8の入力側は、バッファ回路２１を介して、グローバルゲート端子Ｇに接続される。
【００９６】
第４の実施の形態においては、図９〜図１１に示すように、ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路ＱA1、ＱA2、ＱA3、…、ＱA6による複数のＭＩＳ型リレー回路セル４４1、４４2、４４3、…、４４8を直列接続して、疑似高電圧ＦＥＴモジュール２を実現している。
【００９７】
第４の実施の形態においては、図１１に示すように、各ＭＩＳ型リレー回路セル４４1、４４2、４４3、…、４４8毎にパルスディレー回路２４1、２４2、２４3、…、２４8を設置して、オンディレー時間とオフディレー時間を調整することによって、各ＭＩＳ型リレー回路セル４４1、４４2、４４3、…、４４8をプラスマイナス数ｎｓ以内、例えば、プラスマイナス１ｎｓ以内でオン／オフさせることができる。このため、各ＭＩＳ型リレー回路セル４４1、４４2、４４3、…、４４8を略同時にオン／オフさせることができる。
【００９８】
ここで、第４の実施の形態において、定格ドレイン・ソース間電圧１２００Ｖ、定格ドレインパルス電流８０ＡのＳｉＣ−ＭＩＳＦＥＴを適用した場合、定格スイッチング電圧９．６ｋＶ、定格スイッチング電流４８０Ａの疑似高電圧ＦＥＴモジュール２を実現可能である。
【００９９】
また、第４の実施の形態の変形例によれば、このＦＥＴ並列回路セルを複数段直列化したスイッチング回路のＭＩＳ型リレー回路セルを実質的に略同時にオン／オフ制御可能であり、ＭＩＳ型リレー回路セルの分圧バランスを良好に保持可能な高速スイッチング性能の疑似高電圧ＦＥＴモジュール（疑似高電圧ＭＩＳ型リレーモジュール）を提供することができる。
【０１００】
また、第４の実施の形態において、ＡＢＤがＦＥＴ並列回路セルに接続されている場合、アバランシェ降伏電圧以上の電圧サージを吸収可能なＭＩＳ型リレー回路セルを提供することができる。
【０１０１】
（半導体デバイスの構成例）
―ＳｉＣ  ＤＩＭＩＳＦＥＴ―
第１〜第４の実施の形態に係る疑似高電圧ＦＥＴモジュール１・２に適用可能な半導体デバイス１００の例であって、ＳｉＣ  ＤＩ（Double Implanted）ＭＩＳＦＥＴの模式的断面構造は、図１２に示すように表される。
【０１０２】
第１〜第４の実施の形態に係る疑似高電圧ＦＥＴモジュール１・２に適用可能なＳｉＣ  ＤＩＭＩＳＦＥＴは、図１２に示すように、ｎ+ＳｉＣ基板１２４と、ｎ+ＳｉＣ基板１２４上にエピタキシャル成長されたｎ-ドリフト層１２６と、ｎ-ドリフト層１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８間のｎ-ドリフト層１２６の表面上に配置されたゲート絶縁層１３２と、ゲート絶縁層１３２上に配置されたゲート電極１３８と、ｎ+ソース領域１３０およびｐボディ領域１２８に電気的に接続されたソース電極１３４と、ｎ+ＳｉＣ基板１２４の、ｎ-ドリフト層１２６と反対側の表面に電気的に接続されたドレイン電極１３６とを備える。
【０１０３】
図１２では、半導体デバイス１００は、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ｎ+ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁層１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰ・ソース電極１３４およびゲートパッド電極ＧＰ（図示省略）は、図１２に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
【０１０４】
―ＳｉＣ  ＴＭＩＳＦＥＴ―
第１〜第４の実施の形態に係る疑似高電圧ＦＥＴモジュール１・２に適用可能な半導体デバイス１００の例であって、ＳｉＣ  ＴＭＩＳＦＥＴの模式的断面構造は、図１３に示すように表される。
【０１０５】
第１〜第４の実施の形態に係る疑似高電圧ＦＥＴモジュール１・２に適用可能なＳｉＣ  ＴＭＩＳＦＥＴは、図１３に示すように、ｎ+ＳｉＣ基板１２４と、ｎ+ＳｉＣ基板１２４上にエピタキシャル成長されたｎ-ドリフト層１２６Ｎと、ｎ-ドリフト層１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８を貫通し、ｎ-ドリフト層１２６Ｎまで形成されたトレンチの内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、ｎ+ＳｉＣ基板１２４の、ｎ-ドリフト層１２６Ｎと反対側の表面に電気的に接続されたドレイン電極１３６とを備える。
【０１０６】
図１３では、半導体デバイス１００は、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート層１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰ・ソース電極１３４およびゲートパッド電極ＧＰ（図示省略）は、図１３に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
【０１０７】
ＳｉＣ−ＴＭＩＳＦＥＴはドレイン電流経路にｐボディ領域１２８から伸張するジャンクション抵抗が存在しないため、ＳＩＣ  ＤＭＩＳＦＥＴと比較してさらに低オン抵抗のＦＥＴを提供することが可能であり、１素子当たりに１００Ａ以上のドレインパルス電流を許容することも可能になる。
【０１０８】
また、第１〜第４の実施の形態に係る疑似高電圧ＦＥＴモジュール１・２に適用可能な半導体デバイス１００には、ＳｉＣ系ＭＩＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
【０１０９】
ＳｉＣデバイスは、高絶縁破壊電界（例えば、約３ＭＶ／ｃｍであり、Ｓｉの約３倍）であることから、Ｓｉに比べてドリフト層の膜厚を薄くし、かつキャリア濃度を高く設定しても耐圧が確保できる。絶縁破壊電界の違いから、ＳｉＣ−ＭＩＳＦＥＴのピーク電界強度は、Ｓｉ−ＭＩＳＦＥＴのピーク電界強度よりも高く設定可能である。
【０１１０】
ＳｉＣ−ＭＩＳＦＥＴにおいては、必要なｎ-ドリフト層１２６・１２６Ｎの膜厚が薄く、キャリア濃度と膜厚の双方のメリットによって、ｎ-ドリフト層１２６・１２６Ｎの抵抗値を低減し、オン抵抗Ｒonを低くすることができ、チップ面積を縮小化（小チップ化）可能である。さらにユニポーラデバイスであるＭＩＳＦＥＴ構造のままで、Ｓｉ  ＩＧＢＴに比肩し得る耐圧を実現可能であることから、高耐圧でかつ高速スイッチングできるとされ、スイッチング損失の低減が期待できる。
【０１１１】
以上説明したように、本発明によれば、ＳｉＣ―ＭＩＳＦＥＴ並列回路セルおよびこのＦＥＴ並列回路セルを複数段直列化した、大電流をＭＨｚ級の周波数でスイッチング可能な疑似高電圧ＦＥＴモジュールを提供することができる。
【０１１２】
[その他の実施の形態]
上記のように、第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１３】
また、ＦＥＴの高速化動作、もしくは誤動作回避を目的として、ゲートオフ時のゲート・ソース間電圧を負電圧側に引いても良い。
【０１１４】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１１５】
本発明のＦＥＴ並列回路セルおよび疑似高電圧ＦＥＴモジュールは、パワーＳｉＣ−ＭＩＳＦＥＴを用いた高電圧高速スイッチを有するパルスパワー発生装置、高繰り返し高電圧パルスパワー発生装置など幅広い応用分野に適用可能である。
【符号の説明】
【０１１６】
１、１Ａ、２…疑似高電圧ＦＥＴモジュール
４、８…スイッチング回路
１０、１０1、１０2、１０3、…、１０8、３４、３４Ａ…ＦＥＴ並列回路セル
１２、１２1、１２2、１２3、…、１２6…ゲートドライブ回路
１４…ＯＥ変換器
１６、２８、２８Ａ…絶縁型ＤＣ／ＤＣ変換器
１８、１８1、１８2、１８3、…、１８8…光ファイバーケーブル
２０…ゲートドライブ電圧供給線
２１…バッファ回路
２２、２２1、２２2、２２3、…、２２6…ＥＯ変換器
２４1、２４2、２４3、…、２４6…パルスディレー回路
２６…サージ吸収回路
３０、３０Ａ…ＳｉＣ−ＭＩＳＦＥＴ駆動回路
３２、３２Ａ…６並列ＳｉＣ−ＭＩＳＦＥＴ回路
３６…樹脂ボックス
３８…発振回路
４０…整流回路
４４、４４1、４４2、４４3、…、４４6…ＭＩＳ型リレー回路セル
５０1、５０2…逆阻止型スイッチ
１００、ＱSA、ＱSB、Ｑ１、Ｑ２…半導体デバイス（ＳｉＣ−ＭＩＳＦＥＴ）
１２４…ｎ+ＳｉＣ基板
１２６、１２６Ｎ…ｎ-ドリフト層
１２８…ｐボディ領域
１３０…ソース領域
１３２…ゲート絶縁膜
１３４…ソース電極
１３６…ドレイン電極
１３８、１３８ＴＧ…ゲート電極
１４４、１４４Ｕ、１４４Ｂ…層間絶縁膜
１８０、１８０Ａ…光ファイバーケーブル束
ＱS1、ＱS2、ＱS3、…、ＱS6…ＳｉＣ−ＭＩＳＦＥＴ
ＱM1、ＱM2、ＱM3、…、ＱM6…Ｓｉ−ＭＩＳＦＥＴ
ＱA1、ＱA2、ＱA3、…、ＱA6…ＳｉＣ−ＭＩＳＦＥＴ  ＡＣ負荷回路
Ｇ…グローバルゲート端子
Ｄ（＋）…グローバルドレイン端子
Ｓ（−）…グローバルソース端子
ＤＴ１、ＤＴ２…突合せダイオード
Ｄ１、Ｄ２…ダイオード
Ｐ(＋)…正側電力端子
Ｎ(−)…負側電力端子
ＴＡ、ＴＢ・・・ＡＣ端子
Ｔ１、Ｔ２・・・グローバルＡＣ端子
Ｌ１…１次側コイル
Ｌ２…２次側コイル
ＬS…沿面距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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