(57)【要約】【課題】コンパレータの出力側の論理回路にノイズの影響を与えないヒステリシスコンパレータ回路を提供する。【課題の解決手段】同相入力端子には入力電圧が加えられ、逆相入力端子には二つの基準電圧が選択的に加えられ、出力側には論理回路６を備えたコンパレータ１を有し、コンパレータ１にＨレベルの基準電圧ＶＲＨを供給するスイッチ２を制御するインバータ４の反転レベルを論理回路６の動作レベルよりも高く設定し、同じくＬレベルの基準電圧ＶＲＬを供給するスイッチ３を制御するインバータ５の反転レベルを論理回路６の動作レベルよりも低く設定し、コンパレータ１の基準電圧ＶＲの各レベルへの切り替え前に、コンパレータ１の出力が論理回路６の動作レベルに達しないよう構成して、コンパレータ出力にノイズが発生しても、論理回路６の動作の立ち上がり時及び立ち下がり時にノイズが重畳しないようにする。【選択図】図１
2015070527.tif 000002
【特許請求の範囲】
【請求項１】
出力側に論理回路が接続されたコンパレータを備え、このコンパレータの同相入力端子には信号入力を加え、逆相入力端子には相対的な高低を有する二つの基準電圧を選択して加えるものであって、前記相対的に高いレベルの基準電圧を供給する第１のスイッチと前記相対的に低いレベルの基準電圧を供給する第２のスイッチを備えるとともに、前記コンパレータの出力が入力されて前記第１のスイッチをオンオフ制御する第１のインバータと同じく前記コンパレータの出力が入力されて前記第２のスイッチをオンオフ制御する第２のインバータを備え、前記第１のインバータの反転レベルを前記論理回路の動作レベルよりも高く設定し、前記第２のインバータの反転レベルを前記論理回路の動作レベルよりも低く設定したことを特徴とするヒステリシスコンパレータ回路。
【請求項２】
出力側に論理回路が接続されたコンパレータを備え、このコンパレータの逆相入力端子には信号入力を加え、同相入力端子には相対的な高低を有する二つの基準電圧を選択して加えるものであって、前記相対的に高いレベルの基準電圧を供給する第１のスイッチと前記相対的に低いレベルの基準電圧を供給する第２のスイッチを備えるとともに、前記コンパレータの出力が入力されて前記第１のスイッチをオンオフ制御する第１のインバータと同じく前記コンパレータの出力が入力されて前記第２のスイッチをオンオフ制御する第２のインバータを備え、前記第１のインバータの反転レベルを前記論理回路の動作レベルよりも低く設定し、前記第２のインバータの反転レベルを前記論理回路の動作レベルよりも高く設定したことを特徴とするヒステリシスコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスコンパレータ回路に関し、特に、コンパレータの出力側に論理回路を有するヒステリシスコンパレータ回路に関する。
【背景技術】
【０００２】
従来のヒステリシスコンパレータ回路として、コンパレータの逆相入力端子に信号入力を加え、前記コンパレータの同相入力端子に二つの異なる基準電圧のどちらか一方の電圧を選択して供給するスイッチを有し、前記コンパレータの出力がＨレベルの時に前記二つの異なる基準電圧のうちＨレベル側の基準電圧を選択するように、また前記コンパレータの出力がＬレベルの時に前記二つの異なる基準電圧のうちＬレベル側の基準電圧を選択するように、前記スイッチを制御する回路を備えたものが知られている（特許文献１）。
【０００３】
また同様に、図３に示すようなヒステリシスコンパレータ回路も知られている。このヒステリシスコンパレータ回路は、出力側に論理回路２５を備えたコンパレータ２１の同相入力端子に信号入力ＶＩＮを加え、その逆相入力端子にＨレベルとＬレベルの二つの異なる基準電圧ＶＲのうちＨレベルの基準電圧ＶＲＨを供給するＣＭＯＳトランスファーゲートからなるスイッチ２２と、Ｌレベルの基準電圧ＶＲＬを供給するＣＭＯＳトランスファーゲートからなるスイッチ２３を有するとともに、前記コンパレータ２１の出力電圧ＶＣが所定の反転レベルに達したときに反転するインバータ２４を有し、このインバータ２４の出力ＶＣＮがＨレベルの時に前記スイッチ２２をオンしてＨレベルの基準電圧ＶＲＨをコンパレータ２１に供給し、また前記インバータ２４の出力がＬレベルの時に前記スイッチ２３をオンしてＬレベルの基準電圧ＶＲＬをコンパレータ２１に供給するように、前記各スイッチ２２，２３を制御して基準電圧ＶＲを切り替えるものである。
【０００４】
次に、この図３に示すヒステリシスコンパレータ回路の動作を、図４に示すタイムチャートに基づいて説明する。コンパレータ２１の基準電圧ＶＲがＨレベルの基準電圧ＶＲＨで、前記コンパレータ２１の出力ＶＣがＬレベル、インバータ２４の出力ＶＣＮがＨレベルであり、スイッチ２２（２２−１，２２−２）がオン、スイッチ２３（２３−１，２３−２）がオフの状態で、論理回路２５の出力ＶＯがＬレベルにおいて、前記コンパレータ２１の同相入力端子に入力する電圧ＶＩＮが上昇すると、前記コンパレータ２１の出力電圧ＶＣも徐々に上昇してくる。この出力電圧ＶＣがインバータ２４の反転レベルに達すると、インバータ２４の出力ＶＣＮはＬレベルに反転し、スイッチ２２がオフ、スイッチ２３がオンとなって、コンパレータ２１の逆相入力端子に入力する基準電圧ＶＲはＬレベルの基準電圧ＶＲＬに切り替わる。
【０００５】
これによって、コンパレータ２１の出力電圧ＶＣは一層上昇し、論理回路２５の動作レベル（例えば、論理回路２５がインバータの場合は反転レベル）を超えて、論理回路２５の出力ＶＯがＨレベルに立ち上がる。この時、コンパレータ２１の出力電圧ＶＣは急速に上昇しているので、論理回路２５の出力ＶＯに出力電圧ＶＣに含まれるノイズが重畳しにくい。そして、コンパレータ２１の出力ＶＣはＨレベルで安定する。
【０００６】
次いで、コンパレータ２１の同相入力端子に入力する電圧ＶＩＮが下降すると、前記コンパレータ２１の出力電圧ＶＣも下降してくる。この出力電圧ＶＣが論理回路２５の動作レベルより下がると、論理回路２５の出力ＶＯがＬレベルに立ち下がる。この時、コンパレータ２１の出力電圧ＶＣはインバータ２４の反転レベルまで下がっていないので、コンパレータ２１の基準電圧ＶＲは切り替わらず、前記出力電圧ＶＣの下降は緩やかであるため、前記論理回路２５出力ＶＯに出力電圧ＶＣに含まれるノイズが重畳し易い。
【０００７】
そして、コンパレータ２１の出力電圧ＶＣがインバータ２４の反転レベルに達すると、インバータ２４の出力ＶＣＮはＨレベルに反転し、スイッチ２２がオン、スイッチ２３がオフとなって、コンパレータ２１の逆相入力端子に入力する基準電圧ＶＲはＨレベルの基準電圧ＶＲＨに切り替わる。これによって、コンパレータ２１の出力電圧ＶＣは急速に下降して、Ｌレベルで安定する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５８−１７７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、図３に示す従来のヒステリシスコンパレータ回路によると、コンパレータ２１の基準電圧ＶＲがＬレベルの基準電圧からＨレベルの基準電圧へ切り替わる前に、コンパレータ２１の出力ＶＣが論理回路２５の動作レベルに達してしまうので、コンパレータ２１出力ＶＣに含まれるノイズが、論理回路２５の出力ＶＯの立ち下がり時に重畳し易く、確実な動作が期待できないという不都合があった。この不都合は、入力信号ＶＩＮが周波数１００Ｈｚ以下の場合に顕著である。なお、インバータ２４の反転レベルと論理回路２５の動作レベルとの関係で、上述の構成においては、前記反転レベル＜前記動作レベルの場合は論理回路２５出力ＶＯの立ち下がり時にノイズが重畳し易く、前記反転レベル＞前記動作レベルの場合は論理回路２５出力ＶＯの立ち上がり時にノイズが重畳し易いものである。
【００１０】
また、特許文献１で開示されたヒステリシスコンパレータ回路については、スイッチを制御する回路であるインバータの反転レベルと、コンパレータの出力側の論理回路であるバッファの動作レベルとの関係についての記載は特にないが、構成が図３に示すヒステリシスコンパレータ回路と同様である以上、同様の動作を行い、同様の不都合を生じるものと思料される。
【００１１】
本発明は、この不都合を解消するために、コンパレータの基準電圧を切り替えるインバータを、Ｈレベルの基準電圧からＬレベルの基準電圧への切り替え用と、Ｌレベルの基準電圧からＨレベルの基準電圧への切り替え用との二つを備え、これら二つのインバータの反転レベルを変えることによって、論理回路の出力の立ち上がり及び立ち下がりのいずれにおいてもノイズが重畳しないようしたヒステリシスコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するため本発明の請求項１に係るヒステリシスコンパレータ回路は、出力側に論理回路が接続されたコンパレータを備え、このコンパレータの同相入力端子には信号入力を加え、逆相入力端子には相対的な高低を有する二つの基準電圧を選択して加えるものであって、前記相対的に高いレベルの基準電圧（以下、Ｈレベルの基準電圧という。）を供給する第１のスイッチと前記相対的に低いレベルの基準電圧（以下、Ｌレベルの基準電圧という。）を供給する第２のスイッチを備えるとともに、前記コンパレータの出力が入力されて前記第１のスイッチをオンオフ制御する第１のインバータと同じく前記コンパレータの出力が入力されて前記第２のスイッチをオンオフ制御する第２のインバータを備え、前記第１のインバータの反転レベルを前記論理回路の動作レベルよりも高く設定し、前記第２のインバータの反転レベルを前記論理回路の動作レベルよりも低く設定したものである。
【００１３】
同じく前記目的を達成するため本発明の請求項２に係るヒステリシスコンパレータ回路は、出力側に論理回路が接続されたコンパレータを備え、このコンパレータの逆相入力端子には信号入力を加え、同相入力端子には相対的な高低を有する二つの基準電圧を選択して加えるものであって、前記相対的に高いレベルの基準電圧を供給する第１のスイッチと前記相対的に低いレベルの基準電圧を供給する第２のスイッチを備えるとともに、前記コンパレータの出力が入力されて前記第１のスイッチをオンオフ制御する第１のインバータと同じく前記コンパレータの出力が入力されて前記第２のスイッチをオンオフ制御する第２のインバータを備え、前記第１のインバータの反転レベルを前記論理回路の動作レベルよりも低く設定し、前記第２のインバータの反転レベルを前記論理回路の動作レベルよりも高く設定したものである。
【００１４】
このように、コンパレータにＨレベルの基準電圧を供給する第１のスイッチをオンオフ制御する第１のインバータの反転レベルと、同じくＬレベルの基準電圧を供給する第２のスイッチをオンオフ制御する第２のインバータの反転レベルを前記論理回路の動作レベルに対して相違させて設定することで、コンパレータの基準電圧のＬレベルからＨレベル、及びＨレベルからＬレベルへの各切り替え前に、コンパレータの出力が論理回路の動作レベルに達することがないものである。したがって、コンパレータ出力にノイズが発生しても、出力側の論理回路の動作の立ち上がり時及び立ち下がり時にノイズが重畳することがない。
【発明の効果】
【００１５】
本発明の請求項１及び請求項２に係るヒステリシスコンパレータ回路によれば、コンパレータの出力にノイズが発生した場合でも、このコンパレータの出力側の論理回路の動作に、前記ノイズの影響が及ぶことがなく、確実な動作が保証されるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るヒステリシスコンパレータ回路の好適な実施形態を示すブロック図。
【図２】同回路の動作を示すタイムチャート。
【図３】従来のヒステリシスコンパレータ回路を示すブロック図。
【図４】同回路の動作を示すタイムチャート。
【発明を実施するための形態】
【００１７】
まず、添付図面の図１に基づいて、本発明に係るヒステリシスコンパレータ回路の好適な実施形態における構成を説明する。ヒステリシスコンパレータ回路は、出力側にインバータを組み合わせてなるバッファなどの論理回路６が接続されたコンパレータ１を備えている。このコンパレータ１の同相入力端子には入力電圧ＶＩＮが加えられ、逆相入力端子には相対的に高いＨレベルの基準電圧ＶＲＨと相対的に低いＬレベルの基準電圧ＶＲＬのどちらか一方が基準電圧ＶＲとして選択的に加えられる。
【００１８】
また、コンパレータ１にＨレベルの基準電圧ＶＲＨを供給する第１のスイッチ２とＬレベルの基準電圧ＶＲＬを供給する第２のスイッチ３を備えている。これら各スイッチ２，３は、ＣＭＯＳトランスファーゲートからなる。さらに、コンパレータ１の出力ＶＣが入力する第１のインバータ４と第２のインバータ５とを備えている。これら各インバータ４，５はＮＭＯＳトランジスタとＰＭＯＳトランジスタより構成される一般的なＣＭＯＳインバータであり、各トランジスタのゲートを共通に接続する端子に信号を入力し、各トランジスタのドレインを共通に接続する端子から、入力信号に対して反転した信号を出力する。ＮＭＯＳトランジスタのソースは電源電圧ＶＳＳに、ＰＭＯＳトランジスタのソースは電源電圧ＶＤＤに接続されている。前記第１のインバータ４の出力は前記第１のスイッチ２のＮＭＯＳ２−２のゲートに入力し、前記第２のインバータ５の出力は前記第２のスイッチ３のＰＭＯＳ３−１のゲートに入力する。そして、前記第１のスイッチ２のＰＭＯＳ２−１と、前記第２のスイッチ３のＮＭＯＳ３−２の各ゲートには、コンパレータ１の出力が入力する。
【００１９】
第１のインバータ４の反転レベルは、電源電圧ＶＤＤよりも低くて論理回路６の動作レベルよりも高いレベル（以下、Ｈ反転レベルという。）に設定されており、その反転レベルはインバータを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタにおいて、ＮＭＯＳトランジスタのサイズをＰＭＯＳトランジスタのサイズよりも小さくする、もしくは、ＮＭＯＳトランジスタのしきい値電圧を大きく、ＰＭＯＳトランジスタのしきい値電圧を小さくすることによって得ることができる。第２のインバータ５の反転レベルは、電源電圧ＶＳＳよりも高くて前記論理回路６の動作レベルよりも低いレベル（以下、Ｌ反転レベルという。）に設定されており、その反転レベルはインバータを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタにおいて、ＮＭＯＳトランジスタのサイズをＰＭＯＳトランジスタのサイズよりも大きくする、もしくは、ＮＭＯＳトランジスタのしきい値電圧を小さく、ＰＭＯＳトランジスタのしきい値電圧を大きくすることによって得ることができる。
すなわち、各インバータ４、５を構成する各トランジスタのサイズやしきい値電圧を変更することによって、前記各インバータ４、５の反転レベルと前記論理回路６の動作レベルとの関係が、インバータ５の反転レベル＜論理回路６の動作レベル＜インバータ４の反転レベルとなるようにしている。
【００２０】
続いて、上述のように構成したヒステリシスコンパレータ回路の動作を図２に基づいて説明する。コンパレータ１の基準電圧ＶＲがＨレベルの基準電圧ＶＲＨで、前記コンパレータ１の出力電圧ＶＣがＬレベル、インバータ４の出力ＶＣＨと、インバータ５の出力ＶＣＬがＨレベルであり、スイッチ２（ＰＭＯＳ２−１，ＮＭＯＳ２−２）がオン、スイッチ３（ＰＭＯＳ３−１，ＮＭＯＳ３−２）がオフの状態で、論理回路６の出力ＶＯがＬレベルにおいて、前記コンパレータ１の同相入力端子に入力する電圧ＶＩＮが上昇すると、前記コンパレータ１の出力電圧ＶＣも上昇してくる。
【００２１】
この出力電圧ＶＣがインバータ５のＬ反転レベルに達すると、インバータ５の出力ＶＣＬはＬレベルに反転し、スイッチ３がオンとなって、コンパレータ１に入力する基準電圧ＶＲはＬレベルの基準電圧ＶＲＬに切り替わる。これによって、コンパレータ１の出力電圧ＶＣは急速に上昇し、論理回路６の動作レベルを超えて、論理回路６の出力ＶＯがＨレベルに立ち上がる。この時、コンパレータ１の出力電圧ＶＣは急速に上昇しているので、論理回路６の出力ＶＯに出力電圧ＶＣに含まれるノイズが重畳しにくい。一方、スイッチ２はコンパレータ１の出力電圧ＶＣがインバータ４のＨ反転レベルに達するとオフになる。そして、コンパレータ１の出力電圧ＶＣはＨレベルで安定し、論理回路６の出力ＶＯもＨレベルで安定する。
【００２２】
次いで、コンパレータ１の同相入力端子に入力する電圧ＶＩＮが下降すると、前記コンパレータ１の出力電圧ＶＣも下降してくる。この出力電圧ＶＣがインバータ４のＨ反転レベルに達すると、インバータ４の出力ＶＣＨはＨレベルに反転し、スイッチ２がオンとなって、コンパレータ１に入力する基準電圧ＶＲはＨレベルの基準電圧ＶＲＨに切り替わる。これによって、コンパレータ１の出力電圧ＶＣは急速に下降し、論理回路６の動作レベルよりも下がると、論理回路６の出力ＶＯがＬレベルに立ち下がる。この時、コンパレータ１の出力電圧ＶＣは急速に下降しているので、論理回路６の出力ＶＯに出力電圧ＶＣに含まれるノイズが重畳しにくい。一方、スイッチ３はコンパレータ１の出力電圧ＶＣがインバータ５のＬ反転レベルに達するとオフとなる。そして、コンパレータ１の出力電圧ＶＣはＬレベルで安定し、論理回路６の出力ＶＯもＬレベルで安定する。
【００２３】
このように、本実施形態においては、Ｈレベルの基準電圧ＶＲＨを供給するスイッチ２をオンオフ制御するインバータ４のＨ反転レベルを論理回路６の動作レベルよりも高く設定し、Ｌレベルの基準電圧ＶＲＬを供給するスイッチ３をオンオフ制御するインバータ５のＬ反転レベルを論理回路６の動作レベルよりも低く設定することによって、すなわち、前記各インバータ４，５の反転レベルの間に論理回路６の動作レベルがあることによって、コンパレータ１の基準電圧ＶＲのＬレベルからＨレベル、及びＨレベルからＬレベルへの各切り替え前に、コンパレータ１の出力電圧ＶＣが論理回路６の動作レベルに達することがないので、コンパレータ１の出力電圧ＶＣにノイズが発生しても、出力側の論理回路６の動作の立ち上がり時及び立ち下がり時にノイズが重畳することがない。
【００２４】
なお、本発明は上述した実施形態に限定されるものではなく、例えば、コンパレータ１の各入力端子に加える入力電圧ＶＩＮと基準電圧ＶＲを逆にして、互いに反対の極性の入力端子に加えてもよい。この場合は、インバータ４の出力はスイッチ２のＰＭＯＳ２−１のゲートに入力し、インバータ５の出力はスイッチ３のＮＭＯＳ３−２のゲートに入力し、スイッチ２のＮＭＯＳ２−１と、スイッチ３のＰＭＯＳ３−１の各ゲートには、コンパレータ１の出力が入力する。また、この場合の論理回路６の動作レベルに対する各インバータ４，５の反転レベルの高低関係は、上述の実施形態とは反対の関係になる。さらに、各スイッチ２，３の構成はトランスファーゲートに限定されるものではない。
【符号の説明】
【００２５】
１      コンパレータ
２，３      スイッチ
４，５      インバータ
６      論理回路
【図１】
2015070527.tif 000003
【図２】
2015070527.tif 000004
【図３】
2015070527.tif 000005
【図４】
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