(57)【要約】【課題】センサ装置のコストを低くする。【解決手段】センサ装置ＳＮＤは、電力線ＰＬ及び半導体装置ＳＤを有している。半導体装置ＳＤは、インダクタＩＮＤを有している。インダクタＩＮＤは、配線層（図３を用いて後述）を用いて形成されている。そして、半導体装置ＳＤに垂直な方向で見た場合において、電力線ＰＬと半導体装置ＳＤは重なっている。半導体装置ＳＤは、インダクタＩＮＤを２つ有している。そして半導体装置ＳＤに垂直な方向から見た場合において、電力線ＰＬは２つのインダクタＩＮＤの間を延在している。【選択図】図１
2015052470.tif 000002
【特許請求の範囲】
【請求項１】
電力線と、
配線層、及び前記配線層に形成されたインダクタを有する半導体装置と、
を備え、
前記半導体装置に垂直な方向で見た場合において、前記電力線と前記半導体装置は重なっているセンサ装置。
【請求項２】
請求項１に記載のセンサ装置において、
前記半導体装置を搭載するプリント配線基板を備え、
前記電力線は、前記プリント配線基板が有する配線の少なくとも一部であるセンサ装置。
【請求項３】
請求項２に記載のセンサ装置において、
前記半導体装置に垂直な方向で見た場合において、前記電力線は、前記インダクタの周囲を囲んでいるセンサ装置。
【請求項４】
請求項１に記載のセンサ装置において、
前記半導体装置は前記インダクタを２つ有しており、
前記半導体装置に垂直な方向で見た場合において、前記電力線は、前記２つのインダクタの間を延在しているセンサ装置。
【請求項５】
請求項４に記載のセンサ装置において、
前記半導体装置を搭載するプリント配線基板を備え、
前記電力線は、前記プリント配線基板が有する配線の少なくとも一部であり、
前記半導体装置に垂直な方向で見た場合において、前記電力線は、
前記２つのインダクタの間を延在する第１部分と、
前記第１部分の一端につながっているとともに第１の前記インダクタの少なくとも一部を囲む第２部分と、
前記第１部分の他端につながっているとともに第２の前記インダクタの少なくとも一部を囲む第３部分と、
を備えるセンサ装置。
【請求項６】
請求項４に記載のセンサ装置において、
前記半導体装置は、
平面視で前記２つのインダクタの内側に位置するロジック回路と、
平面視で少なくとも一部が前記電力線と重なるアナログ回路と、
を備えるセンサ装置。
【請求項７】
請求項１に記載のセンサ装置において、
前記インダクタに接続された保護回路を備えるセンサ装置。
【請求項８】
請求項７に記載のセンサ装置において、
前記保護回路は、前記インダクタに並列に接続されたコンデンサを有するセンサ装置。
【請求項９】
請求項７に記載のセンサ装置において、
前記保護回路は、
前記インダクタの一端に接続された第１ツェナーダイオードと、
前記インダクタの他端に接続された第２ツェナーダイオードと、
を有するセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ装置に関し、例えばインダクタを有するセンサ装置に適用可能な技術である。
【背景技術】
【０００２】
電力線を流れる電力量を検出する電力計には、インダクタが用いられている。電力線を流れる電流量が変化すると、電力線から発生する磁界の強度が変化する。 インダクタには、この磁界の強度の変化に応じた電力が発生する。電力計は、この電力をモニタすることにより、電力線を流れる電力量を検出する。
【０００３】
一般的に、電力計には磁気コアが設けられている。磁気コアは、電力線の周囲を取り囲む形状を有している。これに対して特許文献１には、多層プリント基板を用いたコアレス型の電流センサが記載されている。特許文献１において、多層プリント基板にはコイルが設けられている。このコイルは、多層プリント基板のうち異なる２層の配線層と、これらの配線層を接続するビアを用いて形成されている。そしてこのコイルの内側にはホールＩＣが埋め込まれている。そして、検出対象となる電流は、コイルを流れる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８５９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
磁気コアは、電力線の感度を高めるために設けられている。一方で、磁気コアを設けた場合、センサが大型化し、またコストが上がってしまう。特許文献１に記載の方法では、磁気コアを設けなくても良いが、多層プリント基板にホールＩＣを埋め込む必要があるため、コストを十分に下げることはできない。本発明者は、コストを低くすることができる、新たなセンサ装置の構造を検討した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、センサ装置は、電力線及び半導体装置を有している。半導体装置は、インダクタを有している。インダクタは、配線層を用いて形成されている。そして、半導体装置に垂直な方向で見た場合において、電力線と半導体装置は重なっている。
【発明の効果】
【０００７】
前記一実施の形態によれば、センサ装置のコストを低くすることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るセンサ装置の構成を示す平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】半導体装置が有する半導体チップの構成を示す断面図である。
【図４】回路の構成の一例を示す図である。
【図５】増幅部とインダクタの接続関係を示す図である。
【図６】（ａ）は２つのインダクタの巻き方向の第１例を示す図であり、（ｂ）は２つのインダクタの巻き方向の第２例を示す図である。
【図７】第２の実施形態に係るセンサ装置の構成を示す平面図である。
【図８】第３の実施形態に係るセンサ装置の構成を示す平面図である。
【図９】本実施形態に係る回路の構成を示す図である。
【図１０】第４の実施形態に係るセンサ装置の構成を示す図である。
【図１１】第５の実施形態に係るセンサ装置の構成を示す平面図である。
【図１２】第６の実施形態に係るセンサ装置の構成を示す平面図である。
【図１３】第７の実施形態に係るセンサ装置の構成を示す図である。
【図１４】第８の実施形態に係るセンサ装置の構成を示す平面図である。
【図１５】第９の実施形態に係る半導体装置の等価回路の要部を示す図である。
【図１６】図１５の変形例を示す図である。
【図１７】図１６に示した半導体装置が有する半導体チップの平面図である。
【図１８】図１７のＢ−Ｂ´断面の第１例を示す図である。
【図１９】図１７のＢ−Ｂ´断面の第２例を示す図である。
【図２０】第１０の実施形態に係る半導体装置の等価回路の要部を示す図である。
【図２１】第１１の実施形態に係る半導体装置の等価回路の要部を示す図である。
【図２２】図２１の変形例を示す図である。
【図２３】ツェナーダイオードの構成の一例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。本実施形態に係るセンサ装置ＳＮＤは、電力線ＰＬ及び半導体装置ＳＤを有している。半導体装置ＳＤは、インダクタＩＮＤを有している。インダクタＩＮＤは、配線層（図３を用いて後述）を用いて形成されている。そして、半導体装置ＳＤに垂直な方向で見た場合において、電力線ＰＬと半導体装置ＳＤは重なっている。これにより、電力線ＰＬとインダクタＩＮＤの距離を短くすることができるため、磁気コアを設けなくてもセンサ装置ＳＮＤの感度を高めることができる。また、プリント配線基板にＩＣを埋め込んだりコイルパターンを形成する必要がないため、製造コストも増加しない。さらに、半導体装置ＳＤにインダクタＩＮＤを設けているため、プリント配線基板にコイルパターンを形成する場合と比較して、インダクタＩＮＤの線幅を狭くすることができる。従って、センサ装置ＳＮＤを大きくしなくても、インダクタＩＮＤの巻き数を増やしてインダクタＩＮＤの検出値を大きくすることができる。以下、詳細に説明する。
【００１１】
図１に示すように、半導体装置ＳＤは、インダクタＩＮＤを２つ有している。これら2つのインダクタＩＮＤは、巻数は互いに同じであり、かつ電力線ＰＬに対して線対称に設けられている。そして半導体装置ＳＤに垂直な方向から見た場合において、電力線ＰＬは２つのインダクタＩＮＤの間を延在している。このようにすると、２つのインダクタＩＮＤのそれぞれには、電力線ＰＬの周囲に発生する磁場に起因して起電力が生じる。そしてこれら２つの起電力を足し合わせることで、電力線ＰＬを流れる電流量を示す信号の強度を大きくすることができる。また、インダクタＩＮＤを２つ設けることで、電力線ＰＬに対する半導体装置ＳＤの位置がずれた場合であっても、検出信号の強度が小さくなることを抑制できる。このため、後述するように磁気コアを設ける必要がなくなる。
【００１２】
また、平面視において、半導体装置ＳＤのうちインダクタＩＮＤで囲まれた領域の内側には、ロジック回路ＬＣが配置されている。ロジック回路ＬＣは、後述するように、デジタル処理されたインダクタＩＮＤからの信号を処理して、電力線ＰＬを流れる電流量を算出する演算部等を含んでいる。本図に示す例では、２つのインダクタＩＮＤのそれぞれの内側にロジック回路ＬＣが設けられている。これら２つのロジック回路ＬＣの機能は、互いに同じであっても良いし、少なくとも一部が互いに異なっていても良い。
【００１３】
また、半導体装置ＳＤはアナログ回路ＡＣを有している。アナログ回路ＡＣの少なくとも一部は、平面視において、電力線ＰＬと重なっている。このようにすると、電力線ＰＬのすぐ横にアナログ回路ＡＣが配置されている場合と比較して、電力線ＰＬの周囲に発生する磁場のうちアナログ回路ＡＣを貫通する成分が小さくなるため、この磁場がアナログ回路ＡＣの動作に影響を与えることを抑制できる。なお、アナログ回路ＡＣは、例えば、インダクタに生成した電圧を増幅する増幅部などである。
【００１４】
半導体装置ＳＤが有する半導体チップは矩形である。そして２つのインダクタＩＮＤは半導体チップの一方の対角線上に搭載されている。また半導体チップの他方の対角線上にはアナログ回路ＡＣが搭載されている。言い換えると、半導体チップを、この半導体チップの対角線の交点と各辺の中点を結んだ線で４等分した場合、一方の対角線上に位置する２つの領域にはインダクタＩＮＤが配置されており、残りの２つの領域にはアナログ回路ＡＣが配置されている。
【００１５】
本図に示す例において、半導体装置ＳＤは、半導体チップをインターポーザやリードフレームなどのチップ搭載部に搭載し、半導体チップ及びチップ搭載部を封止樹脂で封止したものである。そして半導体装置ＳＤは、プリント配線基板ＰＣＢの上に搭載されている。そして、図２に示すように、電力線ＰＬは、半導体装置ＳＤを基準とした場合にプリント配線基板ＰＣＢとは逆側に配置されている。このようにすると、電力線ＰＬの周囲に発生した磁場がプリント配線基板ＰＣＢによって遮られることを防止できる。
【００１６】
図３は、半導体装置ＳＤが有する半導体チップの構成を示す断面図である。この半導体チップは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、例えばシリコン基板である。基板ＳＵＢには、トランジスタＴＲ及び素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、素子形成領域を他の領域から分離している。素子形成領域には、例えばトランジスタＴＲが形成されている。トランジスタＴＲは、例えばロジック回路ＬＣの一部である。ただし、素子形成領域には、アナログ回路ＡＣの一部が形成されていても良い。
【００１７】
トランジスタＴＲおよび素子分離領域ＥＩ上には、多層配線層ＭＩＮＣが形成されている。多層配線層ＭＩＮＣは、内部配線ＷＩＲを有している。内部配線ＷＩＲは、アナログ回路ＡＣもしくはロジック回路ＬＣを構成する配線、又は電源配線である。
【００１８】
多層配線層ＭＩＮＣは、複数の配線層を有している。各配線層は、内部配線ＷＩＲが形成されている層と、ビアＶＡ（又はコンタクト）が形成されている層を有している。本図に示す例では、内部配線ＷＩＲは、配線層を形成する絶縁膜に埋め込まれている。ただし少なくとも一つの内部配線ＷＩＲは、配線層を形成する絶縁膜上に形成されていても良い。また、内部配線ＷＩＲ及びビアＶＡは、別々に形成されていても良いし、一体となっていてもよい。内部配線ＷＩＲは、例えばＣｕ又はＡｌである。ビアＶＡは、例えばＣｕ、Ａｌ、又はＷである。
【００１９】
インダクタＩＮＤは、少なくとも一つの内部配線ＷＩＲと同一層に形成されている。本図に示す例では、インダクタＩＮＤは、複数層の配線層（具体的には、２層目以上の配線層から、最上層より一つ下の配線層までの間のいずれかの配線層）を用いて形成されている。このようにすると、インダクタＩＮＤの巻数が増えるため、インダクタＩＮＤによる磁界の変化の検出感度は高くなる。
【００２０】
そして、多層配線層ＭＩＮＣには、シールド部材ＳＬＤが設けられている。シールド部材ＳＬＤはインダクタＩＮＤを囲んでいるため、インダクタＩＮＤに電力線ＰＬからの電界による静電結合によってインダクタＩＮＤが検出する信号にノイズが生じることを、抑制できる、また、ロジック回路ＬＣやアナログ回路ＡＣがインダクタＩＮＤのノイズ源になることも抑制できる。
【００２１】
詳細には、シールド部材ＳＬＤは、第１シールド部材ＳＬＤ１、第２シールド部材ＳＬＤ２、第３シールド部材ＳＬＤ３、及び第４シールド部材ＳＬＤ４を有している。
【００２２】
第１シールド部材ＳＬＤ１は、インダクタＩＮＤとロジック回路ＬＣの間に位置しており、第２シールド部材ＳＬＤ２はインダクタＩＮＤを介して第１シールド部材ＳＬＤ１とは逆側に位置している。第１シールド部材ＳＬＤ１及び第２シールド部材ＳＬＤ２は、いずれも、インダクタＩＮＤが形成されている配線層より下の配線層から、インダクタＩＮＤが形成されている配線層より上の配線層まで連続して形成されている。第１シールド部材ＳＬＤ１及び第２シールド部材ＳＬＤ２は、いずれの配線層においても、内部配線ＷＩＲが形成されている層と同一層に位置する金属層、及び、ビアＶＡが形成されている層と同一層に位置する金属層を有している。
【００２３】
第３シールド部材ＳＬＤ３は、インダクタＩＮＤが形成されている配線層より一つ上の配線層に形成されている。また、第４シールド部材ＳＬＤ４は、インダクタＩＮＤが形成されている配線層より一つ下の配線層に形成されている。第３シールド部材ＳＬＤ３は、第１シールド部材ＳＬＤ１の最上層の金属層と、第２シールド部材ＳＬＤ２の最上層の金属層とをつないだものであり、インダクタＩＮＤの上方を覆っている。第４シールド部材ＳＬＤ４は、第１シールド部材ＳＬＤ１の最下層の金属層と、第２シールド部材ＳＬＤ２の最下層の金属層とをつないだものであり、インダクタＩＮＤの下方を覆っている。そして、インダクタＩＮＤは、第１シールド部材ＳＬＤ１、第３シールド部材ＳＬＤ３、第２シールド部材ＳＬＤ２、及び第４シールド部材ＳＬＤ４によって囲まれている。
【００２４】
図４は、センサ装置を構成する回路の一例を示す図である。上記したように、センサ装置を構成する回路は、アナログ回路(増幅部ＡＭＰ、ＡＤ変換部ＣＮＶ)、およびロジック回路（演算部ＯＰＥ、及び通信部ＩＦ）を有している。増幅部ＡＭＰは、インダクタＩＮＤに生成した電圧（＝信号）を増幅する。ＡＤ変換部ＣＮＶは、増幅部ＡＭＰが増幅した信号をデジタル信号に変換する。演算部ＯＰＥは、このデジタル信号を用いて電力線ＰＬを流れる電流量を算出する。そして通信部ＩＦは、この電流量を外部に送信する。
【００２５】
図５は、増幅部ＡＭＰとインダクタＩＮＤの接続関係の一例を示す図である。本図に示す例において、増幅部ＡＭＰは例えば差動増幅回路である。そして、電力線ＰＬに電流が流れた場合、一方のインダクタＩＮＤには、正電圧を有する信号が発生し、他方のインダクタＩＮＤには負電圧を有する信号が発生する。そして、これら２つの信号が増幅部ＡＭＰに入力されることによって、増幅部ＡＭＰの出力は、一つのインダクタＩＮＤのみが増幅部ＡＭＰに接続している場合と比較して、大きくなる。
【００２６】
図６（ａ）は、２つのインダクタＩＮＤの巻き方向の第１例を示す図である。本図に示す例において、２つのインダクタＩＮＤの巻き方法は同一である。そして第１のインダクタＩＮＤの中心側の端部は増幅部ＡＭＰの＋側の入力端子に接続し、第２のインダクタＩＮＤの中心側の端部は増幅部ＡＭＰの−側の入力端子に接続している。また、２つのインダクタＩＮＤの外側の端部は接地されている。
【００２７】
図６（ｂ）は、２つのインダクタＩＮＤの巻き方向の第２例を示す図である。本図に示す例において、２つのインダクタＩＮＤの巻き方法は逆になっている。そして第１のインダクタＩＮＤの中心側の端部は増幅部ＡＭＰの一方の入力端子（例えば−側の入力端子）に接続し、第２のインダクタＩＮＤの外側の端部は増幅部ＡＭＰの他方の入力端子（例えば＋側の入力端子）に接続している。また、第１のインダクタＩＮＤの外側の端部は接地されており、第２のインダクタＩＮＤの中心側の端部も接地されている。
【００２８】
以上、本実施形態によれば、半導体装置ＳＤに垂直な方向で見た場合において、電力線ＰＬと半導体装置ＳＤは重なっている。これにより、電力線ＰＬと半導体装置ＳＤ内のインダクタＩＮＤの距離を短くすることができるため、磁気コアを設けなくてもセンサ装置ＳＮＤの感度を高めることができる。また、プリント配線基板にＩＣを埋め込んだりコイルパターンを形成する必要がないため、製造コストも増加しない。
【００２９】
（第２の実施形態）
図７は、第２の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。本図に示すセンサ装置ＳＮＤは、以下の点を除いて、第１の実施形態に係るセンサ装置ＳＮＤと同様の構成を有している。
【００３０】
まず、２つのロジック回路ＬＣは、半導体装置ＳＤの２つの短辺のそれぞれの近くに配置されている。そして、アナログ回路ＡＣは２つのロジック回路ＬＣの間に配置されている。このようなレイアウトは、半導体装置ＳＤが有する半導体チップの平面形状が細長い場合に好適である。
【００３１】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、半導体装置ＳＤに垂直な方向から見た場合において、２つのインダクタＩＮＤのすべてを電力線ＰＬと重ならないようにすることができるため、電力線ＰＬの周囲に発生した磁場のうちインダクタＩＮＤを通る量は多くなる。従って、センサ装置ＳＮＤの感度をさらに高めることができる。
【００３２】
（第３の実施形態）
図８は、第３の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。本実施形態に係るセンサ装置ＳＮＤは、以下の点を除いて、第２の実施形態に係るセンサ装置ＳＮＤと同様の構成である。
【００３３】
まず、センサ装置ＳＮＤは２つの半導体装置ＳＤを有している。これら２つの半導体装置ＳＤは、いずれも一つのプリント配線基板ＰＣＢ上に搭載されており、それぞれインダクタＩＮＤ、アナログ回路ＡＣ、及びロジック回路ＬＣを有している。そしてこれら２つの半導体装置ＳＤは、プリント配線基板ＰＣＢに設けられた少なくとも一つの配線ＩＮＣを介して互いに接続している。配線ＩＮＣは、２つの半導体装置ＳＤが有するインダクタＩＮＤを、図５，６に示した通りに接続していても良いし、２つの半導体装置ＳＤが有する回路を互いに接続していても良い。また、プリント配線基板ＰＣＢに垂直な方向から見た場合において、電力線ＰＬは、２つの半導体装置ＳＤの間を延在している。
【００３４】
そして、２つの半導体装置ＳＤのいずれにおいても、ロジック回路ＬＣはアナログ回路ＡＣよりも電力線ＰＬの近くに配置されている。このようにすると、電力線ＰＬの周囲に発生した磁場に起因してアナログ回路ＡＣにノイズが入り込むことを抑制できる。
【００３５】
図９は、本実施形態に係るセンサ装置を構成する回路を示す図である。本実施形態に係るセンサ装置を構成する回路は、制御部ＣＮＴを有している点を除いて、図４に示したセンサ装置を構成する回路と同様の構成である。以下の説明は、２つの半導体装置ＳＤが有する回路がプリント配線基板ＰＣＢの配線ＩＮＣによって接続されている場合を想定している。
【００３６】
制御部ＣＮＴは、通信部ＩＦを介して他の半導体装置ＳＤの制御部ＣＮＴと通信する。また制御部ＣＮＴは、通信部ＩＦのオンオフ、及び演算部ＯＰＥのオンオフを制御する。具体的には、２つの半導体装置ＳＤのうち一方がマスタとなっていて他方がスレーブとなっている。
【００３７】
そして、マスタとなっている半導体装置ＳＤにおけるインダクタＩＮＤの電圧値が十分大きい場合、マスタとなっている半導体装置ＳＤの制御部ＣＮＴは、スレーブとなっている半導体装置ＳＤの制御部ＣＮＴに、その旨を示す情報を送信する。するとスレーブとなっている半導体装置ＳＤの制御部ＣＮＴは、その半導体装置ＳＤの演算部ＯＰＥをオフにする。その後、マスタとなっている半導体装置ＳＤの制御部ＣＮＴは、その半導体装置ＳＤの通信部ＩＦのうちスレーブの半導体装置ＳＤとの通信に用いられる回路をオフにする。
【００３８】
一方、マスタとなっている半導体装置ＳＤにおけるインダクタＩＮＤの電圧値が小さい場合、マスタとなっている半導体装置ＳＤの制御部ＣＮＴは、その半導体装置ＳＤの通信部ＩＦのうちスレーブの半導体装置ＳＤとの通信に用いられる回路をオンにした上で、スレーブの半導体装置ＳＤの制御部ＣＮＴを介して、スレーブの半導体装置ＳＤの演算部ＯＰＥをオンにする。これにより、マスタとなっている半導体装置ＳＤ、及びスレーブとなっている半導体装置ＳＤのそれぞれが電流量を算出し、外部に出力するようになる。
【００３９】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、インダクタＩＮＤに加わる磁界が十分大きい場合、マスタとなっている半導体装置ＳＤの通信部ＩＦの一部、及びスレーブとなっている半導体装置ＳＤの演算部ＯＰＥはオフになる。従って、センサ装置ＳＮＤの消費電力は小さくなる。
【００４０】
（第４の実施形態）
図１０は、第４の実施形態に係るセンサ装置ＳＮＤの構成を示す図である。本実施形態に係るセンサ装置ＳＮＤは、以下の点を除いて、第２の実施形態に係るセンサ装置ＳＮＤと同様の構成である。
【００４１】
まず、半導体装置ＳＤのうち２つのインダクタＩＮＤの間に位置する部分には、アナログ回路ＡＣが配置されていない。その代わりに、２つのインダクタＩＮＤは互いに近接して配置されている。
【００４２】
そして、プリント配線基板ＰＣＢは、第１端子ＴＥＲ１、第２端子ＴＥＲ２、及び電力線ＰＩＮＣを有している。そして、電力線ＰＩＮＣの一端は第１端子ＴＥＲ１に接続しており、電力線ＰＩＮＣの他端は第２端子ＴＥＲ２に接続している。
【００４３】
本実施形態において、電力線ＰＬは、上流側の部分と下流側の部分の２つに分割されている。そして、第１端子ＴＥＲ１は電力線ＰＬの上流側の部分に接続しており、第２端子ＴＥＲ２は電力線ＰＬの下流側の部分に接続している。言い換えると、電力線ＰＩＮＣは電力線ＰＬの一部となっており、電力線ＰＬの上流側の部分と下流側の部分を接続している。
【００４４】
プリント配線基板ＰＣＢに垂直な方向から見た場合、電力線ＰＩＮＣの一部（本図に示す例では、第１部分ＰＩＮＣ１）は、２つのインダクタＩＮＤの間を延在している。そして電力線ＰＩＮＣの残りの部分（本図に示す例では、第２部分ＰＩＮＣ２及び第３部分ＰＩＮＣ３）は、２つのインダクタＩＮＤを囲んでいる。
【００４５】
詳細には、半導体装置ＳＤの４辺は、プリント配線基板ＰＣＢの４辺と平行になっており、かつ、２つのインダクタＩＮＤは、プリント配線基板ＰＣＢの長辺が延在する方向に並んでいる。そして、第１端子ＴＥＲ１は、プリント配線基板ＰＣＢの一方の長辺の中央部に位置しており、第２端子ＴＥＲ２は、プリント配線基板ＰＣＢの他方の長辺の中央部に位置している。第１端子ＴＥＲ１は、電力線ＰＩＮＣの第２部分ＰＩＮＣ２を介して第１部分ＰＩＮＣ１の一端に接続している。また、第２端子ＴＥＲ２は、電力線ＰＩＮＣの第３部分ＰＩＮＣ３を介して第１部分ＰＩＮＣ１の他端に接続している。第２部分ＰＩＮＣ２は、第１部分ＰＩＮＣ１とともに一方のインダクタＩＮＤを囲んでおり、第３部分ＰＩＮＣ３は、第１部分ＰＩＮＣ１とともに他方のインダクタＩＮＤを囲んでいる。
【００４６】
本図に示す例では、インダクタＩＮＤの外形は略矩形である。２つのインダクタＩＮＤは、一辺が互いに対向する向きに並んでいる。電力線ＰＩＮＣの第１部分ＰＩＮＣ１は、これら互いに対向する一辺の間に位置している。そして電力線ＰＩＮＣの第２部分ＰＩＮＣ２及び第３部分ＰＩＮＣ３は、インダクタＩＮＤの残りの３辺に沿って延在している。
【００４７】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、電力線ＰＬ（電力線ＰＩＮＣ）とインダクタＩＮＤの距離を近くすることができるため、インダクタＩＮＤによる磁界の変化の検出感度は高くなる。
【００４８】
また、電力線ＰＩＮＣは、２つのインダクタＩＮＤのそれぞれを囲んでいる。従って、インダクタＩＮＤによる、電力線ＰＩＮＣの周囲に発生した磁界の変化の検出感度はさらに高くなる。
【００４９】
（第５の実施形態）
図１１は、第５の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。本実施形態に係るセンサ装置ＳＮＤは、以下の点を除いて第４の実施形態に係るセンサ装置ＳＮＤと同様の構成である。
【００５０】
まず、２つのインダクタＩＮＤの巻き方向は互いに同じである。そして、２つのインダクタＩＮＤの外周側の端部は互いに接続されている。
【００５１】
また、半導体装置ＳＤは、オペアンプＯＡＭＰ、第３端子ＴＥＲ３、及び第４端子ＴＥＲ４を有している。オペアンプＯＡＭＰの２つの入力端子には、２つのインダクタＩＮＤのそれぞれの中心側の端部が接続している。第３端子ＴＥＲ３は、２つのインダクタＩＮＤの外周側の端部に接続しており、第４端子ＴＥＲ４は、オペアンプＯＡＭＰの出力端子が接続している。第３端子ＴＥＲ３には固定電位が印加される。
【００５２】
また、プリント配線基板ＰＣＢに垂直な方向から見た場合において、半導体装置ＳＤの４辺は、プリント配線基板ＰＣＢの４辺に対して傾いている。
【００５３】
本実施形態によっても、第３の実施形態と同様の効果が得られる。
【００５４】
（第６の実施形態）
図１２は、第６の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。本実施形態に係るセンサ装置ＳＮＤは、以下の点を除いて第４の実施形態に係るセンサ装置ＳＮＤと同様の構成である。
【００５５】
まず、半導体装置ＳＤはインダクタＩＮＤを一つのみ有している。インダクタＩＮＤは、半導体装置ＳＤが有する半導体チップの縁に沿って形成されている。そしてインダクタＩＮＤの内側には、アナログ回路ＡＣ(必要に応じてロジック回路ＬＣも)が設けられている。
【００５６】
また、第１端子ＴＥＲ１及び第２端子ＴＥＲ２は、プリント配線基板ＰＣＢの同一の辺に設けられている。そして、電力線ＰＩＮＣは、半導体装置ＳＤを囲むように設けられている。
【００５７】
本実施形態によっても、第４の実施形態と同様の効果が得られる。また、インダクタＩＮＤの数を一つにすることができるため、半導体装置ＳＤの設計の自由度が向上する。
【００５８】
（第７の実施形態）
図１３は、第７の実施形態に係るセンサ装置ＳＮＤの構成を示す図である。本実施形態に係るセンサ装置ＳＮＤは、電力線ＰＩＮＣのレイアウトを除いて、第６の実施形態に係るセンサ装置ＳＮＤと同様の構成である。
【００５９】
本実施形態において、電力線ＰＩＮＣの一部は、プリント配線基板ＰＣＢのうち半導体装置ＳＤが搭載されている面（第１面）とは逆側の面（第２面）に位置している。そして電力線ＰＩＮＣは、平面視において、第２面に位置する部分が、第１面に位置する部分と交差している。このようにすることで、電力線ＰＩＮＣは、半導体装置ＳＤを隙間なく囲むことができる。
【００６０】
具体的には、電力線ＰＩＮＣは、第４部分ＰＩＮＣ４、第５部分ＰＩＮＣ５、及び第６部分ＰＩＮＣ６を備えている。第４部分ＰＩＮＣ４は、プリント配線基板ＰＣＢの第１面に位置しており、一端が第１端子ＴＥＲ１に接続している。そして第４部分ＰＩＮＣ４は、半導体装置ＳＤの４辺を囲んでいる。第５部分ＰＩＮＣ５はプリント配線基板ＰＣＢの第２面に位置しており、平面視で第５部分ＰＩＮＣ５は第４部分ＰＩＮＣ４と交差している。第５部分ＰＩＮＣ５の一端はビアＶＡ１を介して第４部分ＰＩＮＣ４の他端に接続しており、また、第５部分ＰＩＮＣ５の他端はビアＶＡ１を介して第６部分ＰＩＮＣ６の一端に接続している。そして第６部分ＰＩＮＣ６の他端は、第２端子ＴＥＲ２に接続している。
【００６１】
本実施形態によっても、第６の実施形態と同様の効果が得られる。また、電力線ＰＩＮＣが半導体装置ＳＤを隙間なく囲んでいるため、インダクタＩＮＤによる、電力線ＰＩＮＣの周囲に発生した磁界の変化の検出感度は高くなる。
【００６２】
（第８の実施形態）
図１４は、第８の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。本実施形態に係るセンサ装置ＳＮＤは、電力線ＰＩＮＣの第５部分ＰＩＮＣ５及び第６部分ＰＩＮＣ６のそれぞれが半導体装置ＳＤを囲んでいる点を除いて、第７の実施形態に係る半導体装置ＳＤと同様の構成である。
【００６３】
本実施形態によっても、第７の実施形態と同様の効果が得られる。また、電力線ＰＩＮＣが半導体装置ＳＤを多重に囲んでいるため、インダクタＩＮＤによる、電力線ＰＩＮＣの周囲に発生した磁界の変化の検出感度は高くなる。
【００６４】
（第９の実施形態）
図１５は、第９の実施形態に係る半導体装置ＳＤの等価回路の要部を示す図である。本実施形態に係るセンサ装置ＳＮＤは、半導体装置ＳＤが保護素子としてのコンデンサＣＮＤ１を有している点を除いて、第１〜第８の実施形態のいずれかに係るセンサ装置ＳＮＤと同様の構成である。
【００６５】
コンデンサＣＮＤ１は、インダクタＩＮＤに対して並列に設けられている。すなわちコンデンサＣＮＤ１の一端は増幅部ＡＭＰの第１端子に接続されており、コンデンサＣＮＤ１の他端は増幅部ＡＭＰの第２端子に接続している。
【００６６】
図１６は、図１５の変形例を示す図である。本変形例は、インダクタＩＮＤはシールド部材ＳＬＤによって囲まれている点を除いて、図１５と同様である。
【００６７】
図１７は、本変形例に係る半導体装置ＳＤが有する半導体チップの平面図である。本図に示す例において、インダクタＩＮＤは半導体チップの縁に沿って形成されている。そして、インダクタＩＮＤよりも内周側には、図３に示した第１シールド部材ＳＬＤ１が形成されており、インダクタＩＮＤよりも外周側には、図３に示した第２シールド部材ＳＬＤ２が形成されている。第２シールド部材ＳＬＤ２は、ガードリングも兼ねている。
【００６８】
図１８は、図１７のＢ−Ｂ´断面の第１例を示す図である。本図において、図３と同様の構成については、図３と同一の符号を付している。
【００６９】
本図に示す例において、第１シールド部材ＳＬＤ１の最下層は、インダクタＩＮＤの最下層の一つ下の層で形成されている。そして、平面して第１シールド部材ＳＬＤ１と重なる領域のうち第４シールド部材ＳＬＤ４と同一層には、内部配線ＷＩＲ２が形成されている。また第２シールド部材ＳＬＤ２は多重になっている。
【００７０】
基板ＳＵＢのうち、平面視でシールド部材ＳＬＤと重なる領域にはコンデンサＣＮＤ１が形成されている。コンデンサＣＮＤ１は、ウェルＮＷＬ、拡散領域ＮＤＲ１、絶縁膜ＧＩＮＳ、及び電極ＧＥを有している。ウェルＮＷＬ及び拡散領域ＮＤＲ１は、いずれも基板ＳＵＢに形成された第１導電型（例えばｎ＋型）の領域である。拡散領域ＮＤＲ１の不純物濃度は、ウェルＮＷＬの不純物濃度よりも高い。電極ＧＥはコンデンサＣＮＤ１の一方の電極を構成しており、拡散領域ＮＤＲ１はコンデンサＣＮＤ１の他方の電極を構成している。なお、絶縁膜ＧＩＮＳはトランジスタＴＲのゲート絶縁膜と同一工程で形成されており、電極ＧＥはトランジスタＴＲのゲート電極と同一工程で形成されている。
【００７１】
そして、内部配線ＷＩＲ２は、コンタクトを介して電極ＧＥに接続しており、シールド部材ＳＬＤの第４シールド部材ＳＬＤ４は、コンタクトを介して第２導電型（例えばｐ＋型）の拡散領域（図示省略）に接続している。
【００７２】
図１９は、図１７のＢ−Ｂ´断面の第２例を示す図である。本図に示す例において、第４シールド部材ＳＬＤ４は、多層配線層ＭＩＮＣの下から３層目の配線層に形成されている。多層配線層ＭＩＮＣの最も下の配線層のうち第４シールド部材ＳＬＤ４と重なる部分には、導体パターンＰＬＴ１が形成されており、その上の配線層には導電パターンＰＬＴ２が形成されている。
【００７３】
また、基板ＳＵＢのうち、平面視でシールド部材ＳＬＤと重なる領域には拡散領域ＰＤＲ１及びウェルＰＷＬが形成されている。ウェルＰＷＬ及び拡散領域ＰＤＲ１は、いずれも基板ＳＵＢに形成された第２導電型（例えばＰ型）の領域である。拡散領域ＰＤＲ１は、コンタクトを介してシールド部材ＳＬＤに接続している。拡散領域ＰＤＲ１はウェルＰＷＬの表層に形成されている。
【００７４】
そして、導体パターンＰＬＴ１，２は、平面視で第４シールド部材ＳＬＤ４及び拡散領域ＰＤＲ１のいずれとも重なっている。導体パターンＰＬＴ１はコンデンサＣＮＤ１の一方の電極であり、導体パターンＰＬＴ２はコンデンサＣＮＤ１の他方の電極である。そして、導体パターンＰＬＴ１は、内部配線ＷＩＲ２（図示せず）を介してインダクタＩＮＤの一端に接続しており、導体パターンＰＬＴ２は、インダクタＩＮＤの他端に接続している。
【００７５】
本実施形態によっても、第１〜第８の実施形態のいずれかと同様の効果が得られる。また、コンデンサＣＮＤ１は、インダクタＩＮＤに並列に接続されている。このため、電力線ＰＬに雷などの予期せぬ大電流が流れ、インダクタＩＮＤに大きな電圧が生じた場合においても、この電圧に起因した電流の一部はコンデンサＣＮＤ１によって吸収されるため、増幅部ＡＭＰが破壊されることを抑制できる。さらに、インダクタＩＮＤに計測不能な高周波電流が生成した場合、この高周波電流をカットすることができる。
【００７６】
（第１０の実施形態）
図２０は、第１０の実施形態に係る半導体装置ＳＤの等価回路の要部を示す図である。本実施形態に係るセンサ装置ＳＮＤは、半導体装置ＳＤの保護素子がコンデンサＣＮＤ１，ＣＮＤ２から構成されている点を除いて、第９の実施形態に係るセンサ装置ＳＮＤの構成と同様である。
【００７７】
コンデンサＣＮＤ１，ＣＮＤ２は互いに直列に接続されており、かつインダクタＩＮＤに対して並列である。そしてコンデンサＣＮＤ１とコンデンサＣＮＤ２の間は接地されている。コンデンサＣＮＤ１，ＣＮＤ２の構成は、例えば図１８又は図１９に示したコンデンサＣＮＤ１と同様である。
【００７８】
本実施形態によっても、第９の実施形態と同様の効果が得られる。
【００７９】
（第１１の実施形態）
図２１は、第１１の実施形態に係る半導体装置ＳＤの等価回路の要部を示す図である。本実施形態に係るセンサ装置ＳＮＤは、半導体装置ＳＤの保護素子が複数のツェナーダイオードＺＤ１，ＺＤ２，ＺＤ３，ＺＤ４から構成されている点を除いて、第９の実施形態に係るセンサ装置ＳＮＤの構成と同様である。
【００８０】
ツェナーダイオードＺＤ１，ＺＤ２（第１ツェナーダイオード）は電源配線ＶＣＣと接地配線ＧＮＤの間に直列かつ逆方向に接続されており、ツェナーダイオードＺＤ３，ＺＤ４（第２ツェナーダイオード）も電源配線ＶＣＣと接地配線ＧＮＤの間に直列かつ逆方向に接続されている。そしてツェナーダイオードＺＤ１，ＺＤ２の間にはインダクタＩＮＤの一端が接続されており、ツェナーダイオードＺＤ３，ＺＤ４の間にはインダクタＩＮＤの他端が接続されている。このような構成によれば、インダクタＩＮＤに大きな電圧が生じた場合においても、この電圧に起因した電流を、ツェナーダイオードＺＤ１，ＺＤ２，ＺＤ３，ＺＤ４のいずれかを介して電源配線ＶＣＣ又は接地配線ＧＮＤに流すことができる。このため、増幅部ＡＭＰが破壊されることを抑制できる。
【００８１】
図２２は、図２１の変形例を示す図である。本変形例は、インダクタＩＮＤはシールド部材ＳＬＤによって囲まれている点を除いて、図２１と同様である。
【００８２】
図２３は、ツェナーダイオードＺＤの構成の一例を示す断面図であり、第１０の実施形態における図１８に対応している。
【００８３】
本図に示す例において、第４シールド部材ＳＬＤ４は、多層配線層ＭＩＮＣのうち下から２層目、又はそれより上の配線層に位置している。そして多層配線層ＭＩＮＣの最下層の配線層のうち、シールド部材ＳＬＤと重なる領域には、電極ＣＴＤ、及び電極ＡＮＤが形成されている。
【００８４】
また、基板ＳＵＢのうち、平面視でシールド部材ＳＬＤと重なる領域にはツェナーダイオードＺＤ１（ＺＤ２，ＺＤ３，ＺＤ４）が形成されている。ツェナーダイオードＺＤ１は、基板ＳＵＢに形成された第２導電型の拡散領域ＰＤＲ１と、拡散領域ＰＤＲ１の表層に形成された第１導電型の拡散領域ＮＤＲ２を有している。また、拡散領域ＮＤＲ２の周囲には、素子分離領域ＥＩを介して第２導電型の拡散領域ＰＤＲ２が位置している。拡散領域ＰＤＲ２及び拡散領域ＰＤＲ１の下方には、第２導電型のウェルＰＷＬが形成されている。言い換えると、拡散領域ＰＤＲ２及び拡散領域ＰＤＲ１は、ウェルＰＷＬの表層に形成されている。そして第１導電型の拡散領域ＮＤＲ２は、コンタクトを介して電極ＣＴＤに接続しており、第２導電型の拡散領域ＰＤＲ２は、コンタクトを介して電極ＡＮＤに接続している。
【００８５】
本実施形態によっても、第９の実施形態と同様の効果が得られる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８７】
ＡＣ アナログ回路
ＡＭＰ 増幅部
ＡＮＤ 電極
ＣＮＤ１ コンデンサ
ＣＮＤ２ コンデンサ
ＣＮＴ 制御部
ＣＴＤ 電極
ＥＩ 素子分離領域
ＧＥ 電極
ＧＩＮＳ 絶縁膜
ＧＮＤ 接地配線
ＩＣ ホール
ＩＦ 通信部
ＩＮＣ 配線
ＩＮＤ インダクタ
ＬＣ ロジック回路
ＭＩＮＣ 多層配線層
ＮＤＲ１ 拡散領域
ＮＤＲ２ 拡散領域
ＮＷＬ ウェル
ＯＡＭＰ オペアンプ
ＯＰＥ 演算部
ＰＣＢ プリント配線基板
ＰＤＲ１ 拡散領域
ＰＤＲ２ 拡散領域
ＰＩＮＣ 電力線
ＰＩＮＣ１ 第１部分
ＰＩＮＣ２ 第２部分
ＰＩＮＣ３ 第３部分
ＰＩＮＣ４ 第４部分
ＰＩＮＣ５ 第５部分
ＰＩＮＣ６ 第６部分
ＰＬ 電力線
ＰＬＴ１ 導体パターン
ＰＬＴ２ 導体パターン
ＰＷＬ ウェル
ＳＤ 半導体装置
ＳＬＤ シールド部材
ＳＬＤ１ 第１シールド部材
ＳＬＤ２ 第２シールド部材
ＳＬＤ３ 第３シールド部材
ＳＬＤ４ 第４シールド部材
ＳＮＤ センサ装置
ＳＵＢ 基板
ＴＥＲ１ 第１端子
ＴＥＲ２ 第２端子
ＴＥＲ３ 第３端子
ＴＥＲ４ 第４端子
ＴＲ トランジスタ
ＶＡ１ ビア
ＶＣＣ 電源配線
ＷＩＲ 内部配線
ＷＩＲ２ 内部配線
ＺＤ１ ツェナーダイオード
ＺＤ２ ツェナーダイオード
ＺＤ３ ツェナーダイオード
ＺＤ４ ツェナーダイオード
【図１】
2015052470.tif 000003
【図２】
2015052470.tif 000004
【図３】
2015052470.tif 000005
【図４】
2015052470.tif 000006
【図５】
2015052470.tif 000007
【図６】
2015052470.tif 000008
【図７】
2015052470.tif 000009
【図８】
2015052470.tif 000010
【図９】
2015052470.tif 000011
【図１０】
2015052470.tif 000012
【図１１】
2015052470.tif 000013
【図１２】
2015052470.tif 000014
【図１３】
2015052470.tif 000015
【図１４】
2015052470.tif 000016
【図１５】
2015052470.tif 000017
【図１６】
2015052470.tif 000018
【図１７】
2015052470.tif 000019
【図１８】
2015052470.tif 000020
【図１９】
2015052470.tif 000021
【図２０】
2015052470.tif 000022
【図２１】
2015052470.tif 000023
【図２２】
2015052470.tif 000024
【図２３】
2015052470.tif 000025