(57)【要約】【課題】トランジスタの微細化が進んでも、正常な動作ができる半導体装置を提供すること。【解決手段】ＣＭＯＳインバータで構成されるインバータループにデータを記憶するＳＲＡＭと、ＣＭＯＳインバータの入力端子及び出力端子のそれぞれに電気的に接続されたトランジスタと、該トランジスタに電気的に接続された容量素子と、を有し、ＣＭＯＳインバータへの電源供給を停止する期間において、トランジスタと容量素子との間のノードにデータに相当する電位を保持する構成において、電源供給を停止する期間では、低電源電位を与える配線の電位を、高電源電位と等電位に切り替え、ＣＭＯＳインバータの入力端子及び出力端子の電位を高電源電位と等電位にし、ノードに保持したデータに相当する電位をＣＭＯＳインバータの入力端子及び出力端子に与えて電源供給を再開する。【選択図】図２
2015111485.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭと、前記ＳＲＡＭの入力端子に電気的に接続された第１のトランジスタと、前記ＳＲＡＭの出力端子に電気的に接続された第２のトランジスタを有する半導体装置の駆動方法であって、
前記ＳＲＡＭに電気的に接続された第１の電源供給線に第１の電位を印加し、
前記ＳＲＡＭに電気的に接続された第２の電源供給線に浮遊電位を印加し、
前記第１のトランジスタ及び前記第２のトランジスタのゲートにハイレベル電位を印加し、
前記第１のトランジスタ及び前記第２のトランジスタのゲートにハイレベル電位が印加されている時に、前記第２の電源供給線に第２の電位を印加し、
前記第１の電位は、前記第２の電位よりも高いことを特徴とする、半導体装置の駆動方法。
【請求項２】
請求項１において、
前記第１のトランジスタは、第１の容量素子と電気的に接続し、
前記第２のトランジスタは、第２の容量素子と電気的に接続していることを特徴とする、半導体装置の駆動方法。
【請求項３】
請求項１において、
前記第１のトランジスタ及び前記第２のトランジスタは、ｎチャネル型トランジスタであることを特徴とする、半導体装置の駆動方法。
【請求項４】
請求項１において、
前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成領域を有する酸化物半導体層を含むことを特徴とする、半導体装置の駆動方法。
【請求項５】
請求項４において、
前記酸化物半導体層はｃ軸配向結晶を有することを特徴とする、半導体装置の駆動方法。
【請求項６】
請求項１において、
前記ＳＲＡＭは、チャネル形成領域を有するシリコン半導体層を含むことを特徴とする、半導体装置の駆動方法。
【請求項７】
請求項１において、
前記第１のトランジスタ及び前記第２のトランジスタは、前記ＳＲＡＭの上に設けられていることを特徴とする、半導体装置の駆動方法。
【請求項８】
ＳＲＡＭと、前記ＳＲＡＭの入力端子に電気的に接続された第１のトランジスタと、前記ＳＲＡＭの出力端子に電気的に接続された第２のトランジスタを有する半導体装置の駆動方法であって、
前記ＳＲＡＭに電気的に接続された第１の電源供給線に第１の電位を印加し、
前記ＳＲＡＭに電気的に接続された第２の電源供給線に前記第１の電位を印加し、
前記第１のトランジスタ及び前記第２のトランジスタのゲートにハイレベル電位を印加し、
前記第１のトランジスタ及び前記第２のトランジスタのゲートにハイレベル電位が印加されている時に、前記第２の電源供給線に第２の電位を印加し、
前記第１の電位は、前記第２の電位よりも高いことを特徴とする、半導体装置の駆動方法。
【請求項９】
請求項８において、
前記第１のトランジスタは、第１の容量素子と電気的に接続し、
前記第２のトランジスタは、第２の容量素子と電気的に接続していることを特徴とする、半導体装置の駆動方法。
【請求項１０】
請求項８において、
前記第１のトランジスタ及び前記第２のトランジスタは、ｎチャネル型トランジスタであることを特徴とする、半導体装置の駆動方法。
【請求項１１】
請求項８において、
前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成領域を有する酸化物半導体層を含むことを特徴とする、半導体装置の駆動方法。
【請求項１２】
請求項１１において、
前記酸化物半導体層はｃ軸配向結晶を有することを特徴とする、半導体装置の駆動方法。
【請求項１３】
請求項８において、
前記ＳＲＡＭは、チャネル形成領域を有するシリコン半導体層を含むことを特徴とする、半導体装置の駆動方法。
【請求項１４】
請求項８において、
前記第１のトランジスタ及び前記第２のトランジスタは、前記ＳＲＡＭの上に設けられていることを特徴とする、半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、半導体装置、及び半導体装置の駆動方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）を半導体層に用いたトランジスタ（Ｓｉトランジスタともいう）と、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（ＯＳトランジスタともいう）と、を組み合わせることで、データの保持を行う半導体装置が注目されている。（特許文献１を参照）。
【０００３】
上記特許文献１に記載の半導体装置では、電源電圧の供給が停止した期間においてもデータの保持を可能とすることで、パワーゲーティングを実現する構成について開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１３／０２２３１３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら半導体装置を構成するトランジスタの微細化が進むにつれて、ＯＳトランジスタのオン電流、Ｓｉトランジスタのリーク電流、容量素子の容量値、又は電源線の電位等、の影響によって正常な動作が難しくなるといった問題が生じる。
【０００６】
前述の問題は、ＯＳトランジスタのオン電流を大きくすること、Ｓｉトランジスタのリーク電流を小さくすること、容量値を大きくすること、電源線の電位を高くする等の対策で一旦は解決するものの、いずれも半導体装置が占める面積の増大、又はデータの保持期間の短縮を招いてしまう。
【０００７】
そこで、本発明の一態様では、ＯＳトランジスタのオン電流を大きくするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することを課題の一とする。又は本発明の一態様では、Ｓｉトランジスタのリーク電流を小さくするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することを課題の一とする。又は、本発明の一態様では、容量値を大きくするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することを課題の一とする。又は、本発明の一態様では、電源線の電位を高くするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することを課題の一とする。または、本発明の一態様では、新規な半導体装置の駆動方法などを提供することを課題の一とする。
【０００８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ＳＲＡＭと、ＳＲＡＭの入力端子に電気的に接続された第１のトランジスタと、ＳＲＡＭの出力端子に電気的に接続された第２のトランジスタを有する半導体装置の駆動方法であって、ＳＲＡＭに電気的に接続された第１の電源供給線に第１の電位を印加し、ＳＲＡＭに電気的に接続された第２の電源供給線に浮遊電位を印加し、第１のトランジスタ及び第２のトランジスタのゲートにハイレベル電位を印加し、第１のトランジスタ及び第２のトランジスタのゲートにハイレベル電位が印加されている時に、第２の電源供給線に第２の電位を印加し、第１の電位は、第２の電位よりも高い半導体装置の駆動方法である。
【００１０】
本発明の一態様において、第１のトランジスタは、第１の容量素子と電気的に接続し、第２のトランジスタは、第２の容量素子と電気的に接続している半導体装置の駆動方法が好ましい。
【００１１】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、ｎチャネル型トランジスタである半導体装置の駆動方法が好ましい。
【００１２】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、チャネル形成領域を有する酸化物半導体層を含む半導体装置の駆動方法が好ましい。
【００１３】
本発明の一態様において、酸化物半導体層はｃ軸配向結晶を有することを特徴とする、半導体装置の駆動方法が好ましい。
【００１４】
本発明の一態様において、ＳＲＡＭは、チャネル形成領域を有するシリコン半導体層を含むことを特徴とする、半導体装置の駆動方法が好ましい。
【００１５】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、ＳＲＡＭの上に設けられている半導体装置の駆動方法が好ましい。
【００１６】
本発明の一態様は、ＳＲＡＭと、ＳＲＡＭの入力端子に電気的に接続された第１のトランジスタと、ＳＲＡＭの出力端子に電気的に接続された第２のトランジスタを有する半導体装置の駆動方法であって、ＳＲＡＭに電気的に接続された第１の電源供給線に第１の電位を印加し、ＳＲＡＭに電気的に接続された第２の電源供給線に第１の電位を印加し、第１のトランジスタ及び第２のトランジスタのゲートにハイレベル電位を印加し、第１のトランジスタ及び第２のトランジスタのゲートにハイレベル電位が印加されている時に、第２の電源供給線に第２の電位を印加し、第１の電位は、第２の電位よりも高い半導体装置の駆動方法である。
【００１７】
本発明の一態様において、第１のトランジスタは、第１の容量素子と電気的に接続し、第２のトランジスタは、第２の容量素子と電気的に接続している半導体装置の駆動方法が好ましい。
【００１８】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、ｎチャネル型トランジスタである半導体装置の駆動方法が好ましい。
【００１９】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、チャネル形成領域を有する酸化物半導体層を含む半導体装置の駆動方法が好ましい。
【００２０】
本発明の一態様において、酸化物半導体層はｃ軸配向結晶を有する半導体装置の駆動方法が好ましい。
【００２１】
本発明の一態様において、ＳＲＡＭは、チャネル形成領域を有するシリコン半導体層を含む半導体装置の駆動方法が好ましい。
【００２２】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、ＳＲＡＭの上に設けられている半導体装置の駆動方法が好ましい。
【発明の効果】
【００２３】
本発明の一態様により、ＯＳトランジスタのオン電流を大きくするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することができる。又は本発明の一態様により、Ｓｉトランジスタのリーク電流を小さくするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することができる。又は、本発明の一態様により、容量値を大きくするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することができる。又は、本発明の一態様により、電源線の電位を高くするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法を提供することができる。または、本発明の一態様により、新規な半導体装置の駆動方法などを提供することができる。
【００２４】
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の回路図およびタイミングチャート図。
【図２】半導体装置のタイミングチャート図。
【図３】半導体装置の回路図。
【図４】半導体装置の回路図。
【図５】半導体装置のタイミングチャート図。
【図６】半導体装置の回路図。
【図７】半導体装置の回路図。
【図８】半導体装置の模式図及び上面図。
【図９】半導体装置の断面図。
【図１０】半導体装置の作製工程を示すフローチャート図及び斜視模式図。
【図１１】半導体装置を用いた電子機器。
【図１２】半導体装置の回路図。
【図１３】半導体装置の回路図。
【図１４】半導体装置の回路図。
【図１５】半導体装置の回路図。
【発明を実施するための形態】
【００２６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２７】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２８】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２９】
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００３０】
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３１】
また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００３２】
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３３】
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
【００３４】
また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
【００３５】
なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。
【００３６】
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００３７】
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３８】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及びその動作について図１乃至図７、図１２乃至図１５を参照して説明する。
【００３９】
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、別の基板上に配置された駆動回路、電源回路等を含む場合がある。
【００４０】
本発明の一態様は、半導体装置の動作、特に電源電圧の供給の停止から再開時における動作に関するものである。まずは半導体装置の回路構成について示し、そして半導体装置の動作の概略を説明した後、電源電圧の供給の停止から再開時における動作について詳述する。
【００４１】
＜半導体装置の回路構成について＞
図１（ａ）に示す回路図は、半導体装置１００の一例を示すものである。図１（ａ）に示す半導体装置１００は、記憶素子として機能する回路構成を有する。
【００４２】
図１（ａ）に示す半導体装置１００では、ビット線ＢＬ、反転ビット線ＢＬＢ、ワード線ＷＬ、選択線ＯＳＧによって、データの書き込み及び読み出しが制御される複数のトランジスタを有する。図１（ａ）では、半導体装置１００が有するトランジスタとして、トランジスタＰＧ１、トランジスタＰＧ２、トランジスタＰＤ１、トランジスタＰＤ２、トランジスタＰＵ１、トランジスタＰＵ２、トランジスタＯＳ１、及びトランジスタＯＳ２、を有する。また図１（ａ）で半導体装置１００は、容量素子Ｃｓ１、及び容量素子Ｃｓ２を有する。
【００４３】
図１（ａ）に示す半導体装置１００でトランジスタＰＤ１及びトランジスタＰＵ１と、トランジスタＰＤ２及びトランジスタＰＵ２とはＣＭＯＳインバータであり、インバータループＩＮＶ−Ｌを形成する。なお図１（ａ）では、ＣＭＯＳインバータとなる回路の入力端子及び出力端子となるノードをノードＮＥＴ１及びノードＮＥＴ２としている。
【００４４】
半導体装置１００が有するインバータループＩＮＶ−Ｌは、スイッチとして機能するトランジスタＰＧ１、及びトランジスタＰＧ２と組み合わせることで、インバータループＩＮＶ−Ｌにデータを記憶するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）として機能する回路となる。
【００４５】
図１（ａ）に示す半導体装置１００でＣＭＯＳインバータには、高電源電位として電位ＶＤＤ、低電源電位として電位ＧＮＤを与え、電源電圧の供給をしている。なお図１（ａ）では、高電源電位を与える配線を配線ＶＩＬ、低電源電位を与える配線を配線ＧＬとして示している。
【００４６】
また図１（ａ）に示す半導体装置１００でトランジスタＯＳ１と容量素子Ｃｓ１を接続するノードをノードＮＶＮ１として、トランジスタＯＳ２と容量素子Ｃｓ２を接続するノードをノードＮＶＮ２として説明する。
【００４７】
なお半導体装置１００において、トランジスタＰＧ１、トランジスタＰＧ２、トランジスタＰＤ１、トランジスタＰＤ２、トランジスタＰＵ１、及びトランジスタＰＵ２は、シリコンがチャネル形成領域となる半導体層に設けられたトランジスタ（以下、Ｓｉトランジスタという）とすることが好ましい。またトランジスタＯＳ１、及びトランジスタＯＳ２は、酸化物半導体がチャネル形成領域となる半導体層に設けられたトランジスタ（以下、ＯＳトランジスタという）とすることが好ましい。
【００４８】
半導体装置１００は、ＳｉトランジスタとＯＳトランジスタとを有することで、Ｓｉトランジスタ上にＯＳトランジスタを積層して設けるといった構成にすることができる。ＳｉトランジスタとＯＳトランジスタとを積層して設けることで、トランジスタが占める面積を縮小することができるため、半導体装置１００の小型化を図ることができる。
【００４９】
また半導体装置１００に用いるＯＳトランジスタは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタとして用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。
【００５０】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【００５１】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【００５２】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００５３】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【００５４】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【００５５】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【００５６】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【００５７】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【００５８】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００５９】
半導体装置１００に用いるＯＳトランジスタをオフ電流が低いトランジスタとし、ＯＳトランジスタを非導通状態とすることで、容量素子Ｃｓ１及び容量素子Ｃｓ２との間にあるノードＮＶＮ１及びノードＮＶＮ２にデータに応じた電荷を保持することができる。この電荷の保持は、ＯＳトランジスタを非導通状態とすることで実現でき、データの保持のために常時電源電圧の供給が必要ということはない。そのため、半導体装置１００への電源電圧の供給を停止しても、ノードＮＶＮ１及びノードＮＶＮ２ではデータを保持することができ、半導体装置１００に記憶したデータの不揮発化を図ることができる。
【００６０】
＜半導体装置の動作の概略について＞
次いで、記憶素子として機能する半導体装置１００の動作の概略について説明する。
【００６１】
図１（ｂ）に示すタイミングチャート図では、図１（ａ）で示したワード線ＷＬ、ビット線ＢＬ（又は反転ビット線ＢＬＢ）、ノードＮＥＴ１（又はノードＮＥＴ２）、選択線ＯＳＧ、ノードＮＶＮ１（又はノードＮＶＮ２）、配線ＶＩＬ、及び配線ＧＬにおける信号又は電位の変化を示している。なお図１（ｂ）中、付された平行斜線は、実際には信号が与えられているが、ここでは動作の説明は不要であり、特に説明を省略するために付したものである。
【００６２】
まず時刻Ｔ１でワード線ＷＬの電位をＨレベルにし、ビット線ＢＬに与えられたＨレベルまたはＬレベルの電位に相当するデータ（図中、ｄａｔａ（Ｈ／Ｌ）と表記）が、トランジスタＰＧ１を介してノードＮＥＴ１に与えられる。なお反転ビット線ＢＬＢにおいても、ビット線ＢＬとは逆の論理の電位に相当するデータが、トランジスタＰＧ２を介してノードＮＥＴ２に与えられる。ビット線ＢＬ及び反転ビット線ＢＬＢより与えられたデータは、半導体装置１００が有するインバータループＩＮＶ−Ｌで保持される。半導体装置１００には、配線ＶＩＬ及び配線ＧＬより電源電圧が与えられ、ノードＮＥＴ１及びノードＮＥＴ２での電位の保持を行うことができる。
【００６３】
次いで時刻Ｔ２で選択線ＯＳＧの電位をＨレベルにし、ノードＮＥＴ１又はノードＮＥＴ２に与えられたデータが、トランジスタＯＳ１又はトランジスタＯＳ２を介して、ノードＮＶＮ１又はノードＮＶＮ２に与えられる。なお、時刻Ｔ２で行われる、ノードＮＥＴ１又はノードＮＥＴ２からノードＮＶＮ１又はノードＮＶＮ２へのデータの移動を、データの退避ともいう。
【００６４】
なお選択線ＯＳＧのＨレベルは、電位ＶＤＤよりも高い電位とする構成が好ましい。該構成とすることで、トランジスタＯＳ１及びトランジスタＯＳ２をスイッチとして動作させることができ、データの退避の際に、ノードＮＶＮ１又はノードＮＶＮ２に保持される電位の低下を防ぐことができる。
【００６５】
次いで時刻Ｔ３で、配線ＧＬを電気的に浮遊状態にする。配線ＧＬを電気的に浮遊状態とすることで、配線ＧＬの電位が電位ＶＤＤとなるため、インバータループＩＮＶ−Ｌへの電源電圧の供給が停止する。この電源電圧の供給の停止に伴い、ノードＮＥＴ１及びノードＮＥＴ２の電位は、配線ＶＩＬの電位と等電位である電位ＶＤＤになる。そのため、ノードＮＥＴ１及びノードＮＥＴ２のデータは失われるものの、ノードＮＶＮ１及びノードＮＶＮ２のデータは、オフ電流が極めて低いトランジスタＯＳ１及びトランジスタＯＳ２を非導通状態とすることで、保持し続けることができる。
【００６６】
なお配線ＧＬの電位を電気的に浮遊状態とするためには、図１２の回路図の構成とすればよい。図１２では、配線ＧＬと電位ＧＮＤを与える配線との間にスイッチＰＳＷ１を設ける構成を示している。この構成において、スイッチＰＳＷ１をオンにすることで配線ＧＬを電位ＧＮＤにすることができ、オフにすることで配線ＧＬを電気的に浮遊状態とすることができる。電気的に浮遊状態とした配線ＧＬの電位は、配線ＶＩＬから流れる電流により、電位ＧＮＤから電位ＶＤＤとなる。なおスイッチＰＳＷ１は、ｎチャネル型トランジスタで形成することが好適である。
【００６７】
または、時刻Ｔ３でインバータループＩＮＶ−Ｌへの電源電圧の供給を停止する構成として、配線ＧＬを電気的に浮遊状態とする構成を示したが他の構成でもよい。例えば、配線ＧＬの電位を電位ＧＮＤから配線ＶＩＬの電位である電位ＶＤＤに切り替え、インバータループＩＮＶ−Ｌへの電源電圧の供給を停止する構成としてもよい。
【００６８】
なお配線ＧＬの電位を電位ＧＮＤから配線ＶＩＬの電位である電位ＶＤＤに切り替えるためには、図１４の回路図の構成とすればよい。図１４では、スイッチＰＳＷ３を設け、配線ＧＬと、配線ＶＩＬ又は電位ＧＮＤを与える配線との接続を切り替える構成を示している。この構成において、スイッチＰＳＷ３を切り替えることで配線ＧＬを電位ＧＮＤか、配線ＶＩＬの電位である電位ＶＤＤにすることができ、配線ＧＬを電位ＧＮＤから電位ＶＤＤに切り替えることができる。スイッチＰＳＷ３は、マルチプレクサで構成することが好適である。
【００６９】
次いで時刻Ｔ４で、選択線ＯＳＧをＨレベルにし、トランジスタＯＳ１及びトランジスタＯＳ２を導通状態とする。そしてノードＮＶＮ１及びノードＮＶＮ２に保持されたデータを、ノードＮＥＴ１及びノードＮＥＴ２に与える処理を行う。なお、時刻Ｔ４で行われる、ノードＮＶＮ１又はノードＮＶＮ２からノードＮＥＴ１又はノードＮＥＴ２へのデータの移動を、データの復帰ともいう。ノードＮＥＴ１又はノードＮＥＴ２の電位は、ノードＮＶＮ１又はノードＮＶＮ２の電位に従って変化するため、互いに異なる電位となる。
【００７０】
次いで時刻Ｔ５で、配線ＧＬの電位を電位ＧＮＤに切り替え、電源電圧の供給を再開する。電源電圧の供給を再開し、時刻Ｔ４で互いに異なる電位となったノードＮＥＴ１又はノードＮＥＴ２の電位に基づいて、時刻Ｔ２で退避したデータをもとに戻す処理を行う。電源電圧の供給を再開することで退避したデータをもとに戻すためには、ノードＮＥＴ１又はノードＮＥＴ２とでノードＮＶＮ１又はノードＮＶＮ２の電位に基づいて異なる電位となるようにすることが重要である。
【００７１】
＜本発明の一態様による電源電圧の供給の停止から再開時における動作＞
本発明の一態様は、電源電圧の供給の停止及び再開時におけるデータの復帰に関する。そこでデータの復帰時における、選択線ＯＳＧの電位をＨレベルとしてから、電源電圧の供給を再開するまでの期間（図１（ｂ）中、期間Ｐａ）の動作について詳述する。
【００７２】
図２に示すタイミングチャート図では、図１（ｂ）で示した期間Ｐａでの配線ＶＩＬ、配線ＧＬ、選択線ＯＳＧ、ノードＮＶＮ１、ノードＮＶＮ２、ノードＮＥＴ１及びノードＮＥＴ２における信号又は電位の変化を示している。また図３及び図４では、理解を容易にするために、図２に示すタイミングチャート図における時刻ｔ０乃至時刻ｔ３での、配線及びノードの電位を書き加えた回路図である。また図２のタイミングチャート図の例では、ノードＮＶＮ１にＨレベルの電位である電位ＶＤＤが保持され、ノードＮＶＮ２にＬレベルの電位である電位ＧＮＤが保持される例を示す。また図２では、選択線ＯＳＧのＨレベルが電位ＶＤＤよりも高い電位とすることを表すため、選択線ＯＳＧのＨレベルの電位ＨＶＤＤとして示している。
【００７３】
まず時刻ｔ０は、初期状態として電源電圧の供給が停止した時刻を示している。すなわち時刻ｔ０では、配線ＧＬが電気的に浮遊状態のため、配線ＧＬの電位が配線ＶＩＬの電位である電位ＶＤＤとなっており、インバータループＩＮＶ−Ｌへの電源電圧の供給が停止された状態である。この電源電圧の供給の停止に伴い、ノードＮＥＴ１及びノードＮＥＴ２の電位は、共に電位ＶＤＤとなる。ノードＮＶＮ１には電位ＶＤＤが保持され、ノードＮＶＮ２には電位ＧＮＤが保持される。選択線ＯＳＧはＬレベルの電位である電位ＧＮＤであり、オフ電流が極めて低いトランジスタＯＳ１及びトランジスタＯＳ２を非導通状態とすることで、ノードＮＶＮ１及びノードＮＶＮ２の電位を保持し続けることができる。
【００７４】
時刻ｔ０での、半導体装置１００における配線及びノードの電位は、電位ＶＤＤを１．０Ｖ、電位ＧＮＤを０．０Ｖとすると、図３（ａ）のように表すことができる。具体的には、配線ＶＩＬが１．０Ｖ、配線ＧＬが１．０Ｖ、ノードＮＥＴ１が１．０Ｖ、ノードＮＥＴ２が１．０Ｖ、ノードＮＶＮ１が１．０Ｖ、ノードＮＶＮ２が０．０Ｖとなる。
【００７５】
また図３（ａ）では、トランジスタＰＵ１、トランジスタＰＵ２、トランジスタＰＤ１、及びトランジスタＰＤ２の閾値電圧を示している。トランジスタＰＵ１の閾値電圧をＶｔｈｐ１とし、トランジスタＰＵ２の閾値電圧をＶｔｈｐ２とし、トランジスタＰＤ１の閾値電圧をＶｔｈｎ１とし、トランジスタＰＤ２の閾値電圧をＶｔｈｎ２とする。閾値電圧Ｖｔｈｐ１、Ｖｔｈｐ２、Ｖｔｈｎ１、及びＶｔｈｎ２は、製造工程等によってばらつきを有する。具体的な一例としては、閾値電圧Ｖｔｈｐ１が−０．５Ｖ、閾値電圧Ｖｔｈｐ２が−０．４Ｖ、閾値電圧Ｖｔｈｎ１が０．４Ｖ、閾値電圧Ｖｔｈｎ２が０．５Ｖ、といったようなばらつきを有するとして説明を行う。なお、閾値電圧のばらつきは小さいほうが好ましいが、半導体装置１００の微細化に伴い顕著に大きくなる。なお本実施の形態では、各トランジスタの閾値電圧として具体的な数値を挙げて説明するが、必ずしもこの数値に限るものではない。なお半導体装置が有するトランジスタの閾値電圧は、製造プロセスの微細化が進むにつれて、値のばらつきが大きくなる傾向にある。
【００７６】
次いでデータの復帰を行うために、選択線ＯＳＧをＨレベルの電位である電位ＨＶＤＤとし、トランジスタＯＳ１及びトランジスタＯＳ２を導通状態とする。選択線ＯＳＧを電位ＧＮＤから電位ＨＶＤＤに切り替えることで、ノードＮＥＴ１及びノードＮＥＴ２、並びにノードＮＶＮ１及びノードＮＶＮ２の電位は、トランジスタＯＳ１及びトランジスタＯＳ２のゲートとソースの間、及びゲートとドレインの間の寄生容量における容量結合によって、変動する。なお以下の説明で電位ＨＶＤＤは、１．８Ｖであるとして説明する。
【００７７】
寄生容量による容量結合に伴う各ノードの電位の変動の大きさは、容量値の大きさによって異なる。例えば、ノードＮＥＴ１及びノードＮＥＴ２での容量結合による電位の変動の大きさをα、ノードＮＶＮ１及びノードＮＶＮ２での容量結合による電位の変動の大きさをβとすると、α＞βの関係となる。これは容量素子Ｃｓ１及び容量素子Ｃｓ２が接続されているノードＮＶＮ１及びノードＮＶＮ２よりも、容量素子Ｃｓ１及び容量素子Ｃｓ２が接続されていないノードＮＥＴ１及びノードＮＥＴ２のほうが、容量値が小さく、容量結合による電位の変動が大きいためである。
【００７８】
時刻ｔ１での、半導体装置１００における配線及びノードの電位は、図３（ｂ）のように表すことができる。具体的には、配線ＶＩＬが１．０Ｖ、配線ＧＬが１．０Ｖ、ノードＮＥＴ１が１．３Ｖ、ノードＮＥＴ２が１．３Ｖ、ノードＮＶＮ１が１．１Ｖ、ノードＮＶＮ２が０．１Ｖとなる。また図３（ｂ）では、トランジスタＯＳ１及びトランジスタＯＳ２のゲートとソースの間、及びゲートとドレインの間の寄生容量をＣｐとして図示している。ノードＮＥＴ１、ノードＮＥＴ２、ノードＮＶＮ１、及びノードＮＶＮ２における電位の上昇は、前述した容量結合による電位の変動によるものである。
【００７９】
この時刻ｔ１では、図３（ｂ）の状態の場合、トランジスタＰＵ１及びトランジスタＰＵ２のゲートとソースの間の電圧（以下、ゲートソース間電圧：Ｖｇｓ）が０Ｖとなる。またトランジスタＰＤ１及びトランジスタＰＤ２のＶｇｓが０．３Ｖとなる。
【００８０】
このとき、トランジスタＰＵ１のＶｇｓと閾値電圧との差は０．５Ｖ、トランジスタＰＵ２のＶｇｓと閾値電圧との差は０．４Ｖ、トランジスタＰＤ１のＶｇｓと閾値電圧との差は−０．１Ｖ、トランジスタＰＤ２のＶｇｓと閾値電圧との差は−０．２Ｖとなる。すなわち、ｐチャネル型のトランジスタよりもｎチャネル型のトランジスタのほうが、Ｖｇｓと閾値電圧との差の絶対値が小さく、Ｖｇｓの変動によってリーク電流が流れやすい状態となっている。
【００８１】
なおリーク電流とは、オフ状態においてわずかに流れる電流のことをいう。ここで０Ｖ近傍のオフ電流とは、トランジスタのサブスレッショルド値（Ｓ値）等によって異なってくる値である。Ｓ値が小さければ０Ｖ近傍でもリーク電流が小さく、Ｓ値が大きければ０Ｖ近傍を超えてもリーク電流が大きいため、０Ｖ近傍は、トランジスタの特性に応じて見積もる必要がある。
【００８２】
ノードＮＥＴ１の電位とノードＮＥＴ２の電位が上昇することで、Ｖｇｓが変動する。そのため、Ｖｇｓの変動によってｎチャネル型のトランジスタであるトランジスタＰＤ１及びトランジスタＰＤ２では、リーク電流が流れやすい状態となる。そしてノードＮＥＴ１の電位は、配線ＧＬの電位ＶＤＤに次第に低下して、やがて電位ＶＤＤとなる。
【００８３】
時刻ｔ１から時刻ｔ２にかけては、ｐチャネル型のトランジスタよりもｎチャネル型のトランジスタのほうが、リーク電流が流れやすい状態となる。そのため、ノードＮＥＴ１及びノードＮＥＴ２の電位は、配線ＶＩＬの電位ＶＤＤである１．０Ｖまで問題なく低下させることができる。本発明の一態様による構成により、ノードＮＥＴ１及びノードＮＥＴ２の電位を低下させるためにＯＳトランジスタのオン電流を大きくするといった対策をとることなく、正常な動作を可能とする半導体装置の駆動方法とすることができる。
【００８４】
また本実施の形態の構成では、ＣＭＯＳインバータを構成するトランジスタＰＤ１及びトランジスタＰＵ１、トランジスタＰＤ２及びトランジスタＰＵ２について、ｎチャネル型のトランジスタサイズをｐチャネル型のトランジスタサイズよりも大きくする構成が好適である。該構成とすることで、時刻ｔ１から時刻ｔ２にかけて生じるリーク電流を意図的に大きくし、ノードＮＥＴ１及びノードＮＥＴ２の電位を配線ＶＩＬの電位ＶＤＤである１．０Ｖまで問題なく低下させることができる。加えて、ＳＲＡＭのスタティック・ノイズ・マージンを大きくすることができる。
【００８５】
次いで時刻ｔ２での、半導体装置１００における配線及びノードの電位は、図４（ａ）のように表すことができる。具体的には、配線ＶＩＬが１．０Ｖ、配線ＧＬが１．０Ｖ、ノードＮＥＴ１が１．０Ｖ、ノードＮＥＴ２が０．９Ｖ、ノードＮＶＮ１が１．０Ｖ、ノードＮＶＮ２が０．２Ｖとなる。
【００８６】
この時刻ｔ２では、図４（ａ）の状態の場合、トランジスタＰＵ１のＶｇｓが−０．１Ｖとなる。またトランジスタＰＵ２のＶｇｓが０Ｖとなる。またトランジスタＰＤ１のＶｇｓが−０．１Ｖとなる。またトランジスタＰＤ２のＶｇｓが０．１Ｖとなる。
【００８７】
このとき、トランジスタＰＵ１のＶｇｓと閾値電圧との差は０．４Ｖ、トランジスタＰＵ２のＶｇｓと閾値電圧との差は０．４Ｖ、トランジスタＰＤ１のＶｇｓと閾値電圧との差は−０．５Ｖ、トランジスタＰＤ２のＶｇｓと閾値電圧との差は−０．４Ｖとなる。すなわち、ｐチャネル型のトランジスタおよびｎチャネル型のトランジスタは共に、リーク電流が流れにくい状態となっている。
【００８８】
そのため、ノードＮＥＴ２とノードＮＶＮ２との間で電荷をやりとりすることによる電位の変化がしやすい状態となる。従ってノードＮＥＴ２の電位は、電位の上昇に関与するトランジスタの影響を受けることなく、ノードＮＶＮ２の電位を電位ＧＮＤに向けて低下させることができる。本発明の一態様による構成により、ノードＮＥＴ２の電位を低下させるために、Ｓｉトランジスタのリーク電流を小さくするといった対策や、容量値を大きくするといった対策や、電源線の電位を高くするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法とすることができる。
【００８９】
時刻ｔ３では、図４（ｂ）の状態の場合、ノードＮＥＴ２の電位を０．５Ｖとしている。なお、その後の時間の経過によって、ノードＮＥＴ２の電位は、Ｓｉトランジスタのリーク電流によって、上昇していく。そのため、ノードＮＥＴ１とノードＮＥＴ２の電位差がデータを復帰できる差になった時点で電源電圧の供給を再開するよう、配線ＧＬの電位を電位ＧＮＤにする構成とすることが好ましい。
【００９０】
以上説明した、本発明の一態様における半導体装置の駆動方法では、ＣＭＯＳインバータで構成されるインバータループにデータを記憶するＳＲＡＭと、ＣＭＯＳインバータの入力端子及び出力端子のそれぞれに電気的に接続されたトランジスタと、該トランジスタに電気的に接続された容量素子と、を有し、ＣＭＯＳインバータへの電源供給を停止する期間において、トランジスタと容量素子との間のノードにデータに相当する電位を保持する半導体装置の駆動方法において、電源供給を停止する期間では、低電源電位を与える配線を電気的な浮遊状態に切り替え、ＣＭＯＳインバータの入力端子及び出力端子の電位を高電源電位にし、ノードに保持したデータに相当する電位をＣＭＯＳインバータの入力端子及び出力端子に与えて電源電圧の供給を再開する。
【００９１】
本発明の一態様における半導体装置の駆動方法では、ＯＳトランジスタのオン電流を大きくするといった対策や、Ｓｉトランジスタのリーク電流を小さくするといった対策や、容量値を大きくするといった対策や、電源線の電位を高くするといった対策をとることなく、正常な動作を実現できる半導体装置の駆動方法とすることができる。
【００９２】
ここで、本発明の一態様における半導体装置の駆動方法との比較例として、図５乃至図７を用い、電源供給を停止する期間では、高電源電位を与える配線を電気的な浮遊状態に切り替え、ＣＭＯＳインバータの入力端子及び出力端子の電位を低電源電位と等電位にし、ノードに保持したデータに相当する電位をＣＭＯＳインバータの入力端子及び出力端子に与えて電源供給を再開する構成について、図１乃至図４と同様に説明する。
【００９３】
＜比較例での半導体装置の動作の概略について＞
図５（ａ）では、図１（ｂ）と同様にして、比較例による半導体装置１００の動作の概略について説明する。
【００９４】
時刻Ｔ１１及び時刻Ｔ１２での動作は、図１（ｂ）で説明した時刻Ｔ１及び時刻Ｔ２での動作と同様である。そのため、上記説明を援用することにより、説明を省略する。
【００９５】
次いで時刻Ｔ１３で、配線ＶＩＬを電気的に浮遊状態にする。配線ＶＩＬを電気的に浮遊状態とすることで、配線ＶＩＬの電位が電位ＧＮＤとなるため、インバータループＩＮＶ−Ｌへの電源電圧の供給が停止する。この電源電圧の供給の停止に伴い、ノードＮＥＴ１及びノードＮＥＴ２の電位は、配線ＧＬの電位と等電位である電位ＧＮＤになる。
【００９６】
なお配線ＶＩＬの電位を電気的に浮遊状態とするためには、図１３の回路図の構成とすればよい。図１３では、配線ＶＩＬと電位ＶＤＤを与える配線との間にスイッチＰＳＷ２を設ける構成を示している。この構成において、スイッチＰＳＷ２をオンにすることで配線ＶＩＬを電位ＶＤＤにすることができ、オフにすることで配線ＶＩＬを電気的に浮遊状態とすることができる。電気的に浮遊状態とした配線ＶＩＬの電位は、配線ＧＬから流れる電流により、電位ＶＤＤから電位ＧＮＤとなる。なおスイッチＰＳＷ２は、ｐチャネル型トランジスタで形成することが好適である。
【００９７】
または、時刻Ｔ１３でインバータループＩＮＶ−Ｌへの電源電圧の供給を停止する構成として、配線ＶＩＬを電気的に浮遊状態とする構成を示したが他の構成でもよい。例えば、配線ＶＩＬの電位を電位ＶＤＤから配線ＧＬの電位である電位ＧＮＤに切り替え、インバータループＩＮＶ−Ｌへの電源電圧の供給を停止する構成としてもよい。
【００９８】
なお配線ＶＩＬの電位を電位ＶＤＤから配線ＧＬの電位である電位ＧＮＤに切り替えるためには、図１５の回路図の構成とすればよい。図１５では、スイッチＰＳＷ４を設け、配線ＶＩＬと、配線ＧＬ又は電位ＶＤＤを与える配線との接続を切り替える構成を示している。この構成において、スイッチＰＳＷ４を切り替えることで配線ＶＩＬを電位ＶＤＤか、配線ＧＬの電位である電位ＧＮＤにすることができ、配線ＶＩＬを電位ＶＤＤから電位ＧＮＤに切り替えることができる。スイッチＰＳＷ４は、マルチプレクサで構成することが好適である。
【００９９】
次いで時刻Ｔ１４で、選択線ＯＳＧをＨレベルにし、トランジスタＯＳ１及びトランジスタＯＳ２を導通状態とする。そしてノードＮＶＮ１及びノードＮＶＮ２に保持されたデータを、ノードＮＥＴ１及びノードＮＥＴ２に与える処理を行う。
【０１００】
次いで時刻Ｔ１５で、配線ＶＩＬの電位を電位ＶＤＤに切り替え、電源電圧の供給を再開する。電源電圧の供給を再開し、時刻Ｔ１４で互いに異なる電位となったノードＮＥＴ１又はノードＮＥＴ２の電位に基づいて、時刻Ｔ１２で退避したデータをもとに戻す処理を行う。
【０１０１】
＜比較例での、電源電圧の供給の停止から再開時における動作＞
次いで図５（ｂ）では、図２と同様にして、比較例による半導体装置１００のデータの復帰時における、選択線ＯＳＧの電位をＨレベルとしてから、電源電圧の供給を再開するまでの期間（図５（ａ）中、期間Ｐｂ）の動作について詳述する。
【０１０２】
図５（ｂ）に示すタイミングチャート図では、図５（ａ）で示した期間Ｐｂでの配線ＶＩＬ、配線ＧＬ、選択線ＯＳＧ、ノードＮＶＮ１、ノードＮＶＮ２、ノードＮＥＴ１及びノードＮＥＴ２における信号又は電位の変化を示している。また図６及び図７では、理解を容易にするために、図５（ｂ）に示すタイミングチャート図における時刻ｔ１０乃至時刻ｔ１３での、配線及びノードの電位を書き加えた回路図である。また図５（ｂ）のタイミングチャート図の例では、ノードＮＶＮ１にＨレベルの電位である電位ＶＤＤが保持され、ノードＮＶＮ２にＬレベルの電位である電位ＧＮＤが保持される例を示す。また図５（ｂ）では、選択線ＯＳＧのＨレベルが電位ＶＤＤよりも高い電位とすることを表すため、選択線ＯＳＧのＨレベルの電位ＨＶＤＤとして示している。
【０１０３】
まず時刻ｔ１０は、初期状態として電源電圧の供給が停止した時刻を示している。すなわち配線ＶＩＬが電気的に浮遊状態のため、配線ＶＩＬの電位が配線ＧＬの電位である電位ＧＮＤとなっており、インバータループＩＮＶ−Ｌへの電源電圧の供給が停止された状態である。この電源電圧の供給の停止に伴い、ノードＮＥＴ１及びノードＮＥＴ２の電位は、共に電位ＧＮＤとなる。ノードＮＶＮ１には電位ＶＤＤが保持され、ノードＮＶＮ２には電位ＧＮＤが保持される。選択線ＯＳＧはＬレベルの電位である電位ＧＮＤであり、オフ電流が極めて低いトランジスタＯＳ１及びトランジスタＯＳ２を非導通状態とすることで、ノードＮＶＮ１及びノードＮＶＮ２の電位を保持し続けることができる。
【０１０４】
時刻ｔ１０での、半導体装置１００における配線及びノードの電位は、電位ＶＤＤを１．０Ｖ、電位ＧＮＤを０．０Ｖとすると、図６（ａ）のように表すことができる。具体的には、配線ＶＩＬが０．０Ｖ、配線ＧＬが０．０Ｖ、ノードＮＥＴ１が０．０Ｖ、ノードＮＥＴ２が０．０Ｖ、ノードＮＶＮ１が１．０Ｖ、ノードＮＶＮ２が０．０Ｖとなる。
【０１０５】
また図６（ａ）では、図３（ａ）と同様にして、トランジスタＰＵ１、トランジスタＰＵ２、トランジスタＰＤ１、及びトランジスタＰＤ２の閾値電圧を示している。
【０１０６】
次いでデータの復帰を行うために、選択線ＯＳＧをＨレベルの電位である電位ＨＶＤＤとし、トランジスタＯＳ１及びトランジスタＯＳ２を導通状態とする。選択線ＯＳＧを電位ＧＮＤから電位ＨＶＤＤに切り替えることで、ノードＮＥＴ１及びノードＮＥＴ２、並びにノードＮＶＮ１及びノードＮＶＮ２の電位は、トランジスタＯＳ１及びトランジスタＯＳ２のゲートとソースの間、及びゲートとドレインの間の寄生容量における容量結合によって、変動する。なお以下の説明で電位ＨＶＤＤは、１．８Ｖであるとして説明する。
【０１０７】
寄生容量による容量結合に伴う各ノードの電位の変動の大きさは、各ノードにおける容量値の大きさによって異なる。例えば、ノードＮＥＴ１及びノードＮＥＴ２での容量結合による電位の変動の大きさをα、ノードＮＶＮ１及びノードＮＶＮ２での容量結合による電位の変動の大きさをβとすると、α＞βの関係となる。この関係は、図３（ａ）での説明と同様である。
【０１０８】
時刻ｔ１１での、半導体装置１００における配線及びノードの電位は、図６（ｂ）のように表すことができる。具体的には、配線ＶＩＬが０．０Ｖ、配線ＧＬが０．０Ｖ、ノードＮＥＴ１が０．３Ｖ、ノードＮＥＴ２が０．３Ｖ、ノードＮＶＮ１が１．１Ｖ、ノードＮＶＮ２が０．１Ｖとなる。また図６（ｂ）では、図３（ｂ）と同様にして、寄生容量Ｃｐを図示している。ノードＮＥＴ１、ノードＮＥＴ２、ノードＮＶＮ１、及びノードＮＶＮ２における電位の上昇は、寄生容量Ｃｐにおける容量結合によるものである。
【０１０９】
時刻ｔ１１では、図６（ｂ）の状態の場合、トランジスタＰＵ１及びトランジスタＰＵ２のＶｇｓが０Ｖとなる。またトランジスタＰＤ１及びトランジスタＰＤ２のＶｇｓが０．３Ｖとなる。
【０１１０】
このとき、トランジスタＰＵ１のＶｇｓと閾値電圧との差は０．５Ｖ、トランジスタＰＵ２のＶｇｓと閾値電圧との差は０．４Ｖ、トランジスタＰＤ１のＶｇｓと閾値電圧との差は−０．１Ｖ、トランジスタＰＤ２のＶｇｓと閾値電圧との差は−０．２Ｖとなる。すなわち、ｐチャネル型のトランジスタよりもｎチャネル型のトランジスタのほうが、Ｖｇｓと閾値電圧との差の絶対値が小さく、Ｖｇｓの変動によってリーク電流が流れやすい状態となっている。つまり、図３（ｂ）で説明した時刻ｔ１と同様である。
【０１１１】
次いでノードＮＥＴ１の電位とノードＮＥＴ２の電位が上昇することで、Ｖｇｓが変動する。そのため、Ｖｇｓの変動によって電流が流れやすいｎチャネル型のトランジスタであるトランジスタＰＤ１及びトランジスタＰＤ２では、リーク電流が流れやすい状態となる。
【０１１２】
時刻ｔ１１から時刻ｔ１２にかけては、ｎチャネル型のトランジスタでリーク電流が流れやすい。そのため、ノードＮＥＴ１及びノードＮＥＴ２の電位は、配線ＧＬの電位ＧＮＤである０Ｖまで低下しやすくなる。そのため、比較例による動作でノードＮＥＴ１の電位は、ノードＮＶＮ１からの電荷の移動により上昇するものの、Ｓｉトランジスタでのリーク電流による電位の低下を考慮する必要がでてくる。そのため比較例による構成では、ＯＳトランジスタのオン電流を大きくするといった対策や、容量値を大きくするといった対策や、電源線の電位を高くするといった対策、をとる必要がある。または、Ｓｉトランジスタのリーク電流を小さくするといった対策をとる必要がある。
【０１１３】
次いで時刻ｔ１２での、半導体装置１００における配線及びノードの電位は、図７（ａ）のように表すことができる。具体的には、配線ＶＩＬが０．０Ｖ、配線ＧＬが０．０Ｖ、ノードＮＥＴ１が０．３５Ｖ、ノードＮＥＴ２が０．２５Ｖ、ノードＮＶＮ１が０．９Ｖ、ノードＮＶＮ２が０．１５Ｖとなる。
【０１１４】
この時刻ｔ１２では、図７（ａ）の状態の場合、トランジスタＰＵ１のＶｇｓが−０．１Ｖとなる。またトランジスタＰＵ２のＶｇｓが０．１Ｖとなる。またトランジスタＰＤ１のＶｇｓが０．２５Ｖとなる。またトランジスタＰＤ２のＶｇｓが０．３５Ｖとなる。
【０１１５】
このとき、トランジスタＰＵ１のＶｇｓと閾値電圧との差は０．４Ｖ、トランジスタＰＵ２のＶｇｓと閾値電圧との差は０．５Ｖ、トランジスタＰＤ１のＶｇｓと閾値電圧との差は−０．１５Ｖ、トランジスタＰＤ２のＶｇｓと閾値電圧との差は−０．１５Ｖとなる。すなわち、ｐチャネル型トランジスタよりもｎチャネル型のトランジスタの方が、リーク電流が流れやすい状態となっている。
【０１１６】
そのため、ノードＮＥＴ１の電位が、トランジスタＰＤ１のリーク電流によって、上昇しにくくなる。そのため、ノードＮＥＴ１とノードＮＥＴ２との間で、電位の差が生じにくい状態となる。このノードＮＥＴ１の電位が上昇しにくくなる状態を解消するために、Ｓｉトランジスタのリーク電流を小さくするといった対策や、容量値を大きくするといった対策や、電源線の電位を高くするといった対策をとる必要が生じる。
【０１１７】
時刻ｔ１３では、図７（ｂ）の状態の場合、ノードＮＥＴ１の電位を０．５Ｖとし、ノードＮＥＴ２の電位を０．０Ｖとしている。
【０１１８】
＜本発明の一態様による構成と比較例による構成の対比＞
以上図５乃至図７、及び図１３で説明した、電源供給を停止する期間では、高電源電位を与える配線を電気的な浮遊状態に切り替え、ＣＭＯＳインバータの入力端子及び出力端子の電位を低電源電位と等電位にし、ノードに保持したデータに相当する電位をＣＭＯＳインバータの入力端子及び出力端子に与えて電源供給を再開する構成では、トランジスタＰＤ１及びトランジスタＰＤ２にリーク電流が流れやすい状態になりやすく、そのためにノードＮＥＴ１の電位の上昇が十分行えない恐れがある。そのため、ノードＮＥＴ１の電位を上がりやすくし、ノードＮＥＴ１の電位とノードＮＥＴ２の電位の差が大きくするためには、ＯＳトランジスタのオン電流を大きくするといった対策や、Ｓｉトランジスタのリーク電流を小さくするといった対策や、容量値を大きくするといった対策や、電源線の電位を高くするといった対策をとることが、正常な動作を実現する上で必要となってくる。
【０１１９】
一方で本発明の一態様による半導体装置の駆動方法では、ノードＮＥＴ１及びノードＮＥＴ２の電位を配線ＶＩＬの電位ＶＤＤである少なくとも１．０Ｖ以下まで問題なく低下させることができる。当該構成により、ノードＮＥＴ１及びノードＮＥＴ２の電位を低下させるためにＯＳトランジスタのオン電流を大きくするといった対策をとることなく、正常な動作を可能とする半導体装置の駆動方法とすることができる。
【０１２０】
また本発明の一態様による半導体装置の駆動方法では、ｎチャネル型のトランジスタ及びｐチャネル型のトランジスタの双方で、漏れ電流が小さくなるよう動作させることができるため、ノードＮＥＴ２とノードＮＶＮ２との間で電荷をやりとりすることによる電位の変化がしやすい状態を実現できる。当該構成により、ノードＮＥＴ２の電位を低下させるための、リーク電流を小さくするといった対策や、容量値を大きくするといった対策や、電源線の電位を高くするといった対策をとることなく、正常な動作を実現できる。
【０１２１】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１２２】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の上面図及び断面図について説明する。
【０１２３】
まず半導体装置の上面図について説明する。本実施の形態では、上面図を説明のため、上面図において、Ｓｉトランジスタを設ける層と、配線層と、ＯＳトランジスタを設ける層と、分けて図示し説明する。
【０１２４】
図８（ａ）では、Ｓｉトランジスタを設ける層、配線層、及びＯＳトランジスタを設ける層の各層の層構造についての模式図を示している。図８（ａ）に示す第１の層３０１は、Ｓｉトランジスタを設ける層（図中、Ｓｉ＿ｔｒａｎｓｉｓｔｏｒ  ｌａｙｅｒと表記）である。図８（ａ）に示す第２の層３０２は、電源供給を行うため配線等が設けられる配線層（図中、ｗｉｒｅ  ｌａｙｅｒと表記）である。図８（ａ）に示す第３の層３０３は、ＯＳトランジスタを設ける層（図中、ＯＳ＿ｔｒａｎｓｉｓｔｏｒ  ｌａｙｅｒと表記）である。
【０１２５】
図８（ａ）に示す第１の層３０１は、図１（ａ）の回路図で示したＳｉトランジスタを有し、上面図を図８（ｂ）のように表すことができる。図８（ｂ）には、トランジスタＰＧ１、トランジスタＰＧ２、トランジスタＰＤ１、トランジスタＰＵ１、トランジスタＰＤ２、トランジスタＰＵ２の配置を示している。なお図８（ｂ）では、Ｓｉトランジスタを設ける際に配置する、半導体層、ゲート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられる配線層、および各層を接続するための開口部、を示している。
【０１２６】
図８（ａ）に示す第２の層３０２は、図１（ａ）の回路図で示した配線を有し、上面図を図８（ｃ）のように表すことができる。図８（ｃ）には、配線ＧＬ、ビット線ＢＬ、配線ＶＩＬ、反転ビット線ＢＬＢの配置を示している。なお図８（ｃ）では、配線の他、別の層を接続するための開口部、を示している。
【０１２７】
図８（ａ）に示す第３の層３０３は、図１（ａ）の回路図で示したＯＳトランジスタ及び容量素子を有し、上面図を図８（ｄ）のように表すことができる。図８（ｄ）には、トランジスタＯＳ１、トランジスタＯＳ２、容量素子Ｃｓ１、及び容量素子Ｃｓ２の配置を有する。なお図８（ｄ）では、ＯＳトランジスタを設ける際に配置する、半導体層、ゲート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられる配線層、容量素子Ｃｓ１および容量素子Ｃｓ２を構成する導電層、および各層を接続するための開口部、を示している。
【０１２８】
次いで図９（ａ）では、図８（ｂ）乃至（ｄ）の一点鎖線Ｂ−Ｂ’における断面図、図９（ｂ）では、図８（ｂ）乃至（ｄ）の一点鎖線Ｃ−Ｃ’における断面図を、例示している。
【０１２９】
また、本実施の形態では、第１の層３０１のトランジスタが、単結晶のシリコン基板に形成される場合を例示する。第１の層３０１のトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
【０１３０】
図９（ａ）では、半導体基板８００、素子分離用絶縁膜８０１、不純物領域８０２、ゲート絶縁層８０３、ゲート電極８０４、配線層８０５、層間絶縁層８１０、配線層８２１、配線層８２２、層間絶縁層８２０、層間絶縁層８３０、層間絶縁層８４０、配線層８４１、配線層８４２、層間絶縁層８５０、半導体層８５１、導電層８５２、ゲート絶縁層８５３、導電層８５４、および導電層８５５を示している。
【０１３１】
図９（ｂ）では、半導体基板８００、素子分離用絶縁膜８０１、ゲート絶縁層８０３、ゲート電極８０４、配線層８２３、層間絶縁層８１０、層間絶縁層８２０、層間絶縁層８３０、配線層８３１、層間絶縁層８４０、層間絶縁層８５０、半導体層８５１、導電層８５２、ゲート絶縁層８５３、導電層８５４、導電層８５５および導電層８５６を示している。
【０１３２】
半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【０１３３】
第１の層３０１のトランジスタは、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
【０１３４】
不純物領域８０２は、ｐ型を付与する不純物元素、またはｎ型を付与する不純物元素を、イオンドーピング法またはイオン注入法等を適宜用いて、半導体基板８００内に添加して形成する。
【０１３５】
ゲート絶縁層８０３は、熱処理を行い、半導体基板８００の表面に酸化した酸化シリコン膜を形成した後、選択的に一部をエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、形成する。
【０１３６】
ゲート電極８０４、配線層８０５、配線層８２１、配線層８２２、配線層８２３、配線層８３１、配線層８４１、配線層８４２、導電層８５２、導電層８５４、導電層８５５および導電層８５６は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１３７】
層間絶縁層８１０、層間絶縁層８２０、層間絶縁層８３０、層間絶縁層８４０および層間絶縁層８５０は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、層間絶縁層８１０、層間絶縁層８２０、層間絶縁層８３０、層間絶縁層８４０および層間絶縁層８５０の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
【０１３８】
半導体層８５１は、酸化物半導体を単層または積層して設ければよい。半導体層８５１は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。半導体層８５１の形成方法としては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いることができる。
【０１３９】
ゲート絶縁層８５３は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層８５３は、半導体層８５１に酸素を供給する効果があるとより好ましい。
【０１４０】
本実施の形態で説明した半導体装置の上面図の構成では、ＣＭＯＳインバータを構成するトランジスタＰＤ１及びトランジスタＰＵ１、トランジスタＰＤ２及びトランジスタＰＵ２について、ｎチャネル型のトランジスタサイズをｐチャネル型のトランジスタサイズよりも大きくするレイアウトとしている。当該レイアウトにより、半導体装置が有するＳＲＡＭのスタティック・ノイズ・マージンを大きくすることができる。
【０１４１】
一方上記実施の形態１で説明した本発明の一態様の構成において、本実施の形態で説明した半導体装置の上面図のようにｎチャネル型トランジスタを大きくする場合、データ復帰時におけるリーク電流が大きくなり、正常な動作が難しくなる。本実施の形態で説明した本発明の一態様の構成では、ｎチャネル型トランジスタを流れる電流量に左右されることなく、正常な動作を実現することのできる半導体装置の駆動方法とすることができる。そのため、本実施の形態のレイアウトを有する半導体装置では、ＳＲＡＭのスタティック・ノイズ・マージンを大きくできるといった効果に加えて、正常な動作を実現しうる半導体装置の駆動方法とすることができる。
【０１４２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１４３】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。
【０１４４】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１４５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１４６】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１４７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４８】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１４９】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１５０】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１５１】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１５２】
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
【０１５３】
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１５４】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１５５】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／及びｂ軸はマクロに揃っていない場合がある。
【０１５６】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１５７】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【０１５８】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【０１５９】
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１６０】
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
【０１６１】
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
【０１６２】
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１６３】
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。
【０１６４】
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１６５】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
【０１６６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６７】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１０、図１１を用いて説明する。
【０１６８】
図１０（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１６９】
上記実施の形態２の図８及び図９に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０１７０】
後工程については、図１０（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０１７１】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０１７２】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０１７３】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
【０１７４】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０１７５】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０１７６】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置の駆動方法で動作する半導体装置を含む構成とすることができる。そのため、素子の微細化を進めても、トランジスタのオン電流及びリーク電流、容量素子の容量値、又は電源線の電位等の影響による誤動作を低減し、正常な動作ができる半導体装置を備えた電子部品を実現できる。該電子部品は、信頼性に優れた電子部品である。
【０１７７】
また、完成した電子部品の斜視模式図を図１０（ｂ）に示す。図１０（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１０（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１０（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
【０１７８】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０１７９】
図１１（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、信頼性に優れた携帯型の情報端末が実現される。
【０１８０】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１１（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１１（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１８１】
また、図１１（ａ）に示す携帯型の情報端末は、図１１（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０１８２】
図１１（ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１８３】
また、図１１（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１８４】
更に、図１１（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１８５】
図１１（ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、信頼性に優れた電子書籍が実現される。
【０１８６】
図１１（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、信頼性に優れたテレビジョン装置が実現される。
【０１８７】
図１１（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため信頼性に優れたスマートフォンが実現される。
【０１８８】
図１１（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、信頼性に優れたデジタルカメラが実現される。
【０１８９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、信頼性に優れた電子機器が実現される。
【符号の説明】
【０１９０】
Ｃｓ１    容量素子
Ｃｓ２    容量素子
ＮＥＴ１    ノード
ＮＥＴ２    ノード
ＰＤ１    トランジスタ
ＰＤ２    トランジスタ
ＮＶＮ１    ノード
ＮＶＮ２    ノード
ＯＳ１    トランジスタ
ＯＳ２    トランジスタ
ＰＵ１    トランジスタ
ＰＵ２    トランジスタ
ＰＧ１    トランジスタ
ＰＧ２    トランジスタ
ｔ０    時刻
ｔ１    時刻
ｔ２    時刻
ｔ３    時刻
ｔ１０    時刻
ｔ１１    時刻
ｔ１２    時刻
ｔ１３    時刻
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ１１    時刻
Ｔ１２    時刻
Ｔ１３    時刻
Ｔ１４    時刻
Ｔ１５    時刻
Ｖｔｈｎ１    閾値電圧
Ｖｔｈｎ２    閾値電圧
Ｖｔｈｐ１    閾値電圧
Ｖｔｈｐ２    閾値電圧
１００    半導体装置
３０１    層
３０２    層
３０３    層
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    半導体装置
７０４    実装基板
８００    半導体基板
８０１    素子分離用絶縁膜
８０２    不純物領域
８０３    ゲート絶縁層
８０４    ゲート電極
８０５    配線層
８１０    層間絶縁層
８２０    層間絶縁層
８２１    配線層
８２２    配線層
８２３    配線層
８３０    層間絶縁層
８３１    配線層
８４０    層間絶縁層
８４１    配線層
８４２    配線層
８５０    層間絶縁層
８５１    半導体層
８５２    導電層
８５３    ゲート絶縁層
８５４    導電層
８５５    導電層
８５６    導電層
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015111485.tif 000003
【図２】
2015111485.tif 000004
【図３】
2015111485.tif 000005
【図４】
2015111485.tif 000006
【図５】
2015111485.tif 000007
【図６】
2015111485.tif 000008
【図７】
2015111485.tif 000009
【図８】
2015111485.tif 000010
【図９】
2015111485.tif 000011
【図１０】
2015111485.tif 000012
【図１１】
2015111485.tif 000013
【図１２】
2015111485.tif 000014
【図１３】
2015111485.tif 000015
【図１４】
2015111485.tif 000016
【図１５】
2015111485.tif 000017