(57)【要約】      （修正有）【課題】複素マルチバンドパスＤＡ変調器を提供する。【解決手段】複素マルチバンドパスＤＡ変調器は、第１ＤＡ変換器１１及び第２ＤＡ変換器１２と、第１変換器制御部１３と、第２変換器制御部１４と、入力選択部１５と、出力選択部１６とを有する。第１変換器制御部１３は、Ｎ個のポインタを使用してローパスエレメントローテーションアルゴリズムにより第１ＤＡ変換器１１のセグメント素子を順次選択する。第２変換器制御部１４は、Ｎ個のポインタを使用してハイパスエレメントローテーションアルゴリズムにより第２ＤＡ変換器１２のセグメント素子を順次選択する。入力選択部１５及び出力選択部１６は、第１ＤＡ変換器１１及び第２ＤＡ変換器１２に入出力する信号をＮ個ごとに交互に選択する。【選択図】図１３
2015095816.tif 000002
【特許請求の範囲】
【請求項１】
第１デジタル信号を第１アナログ信号にＤＡ変調すると共に、前記第１デジタル信号に直交する第２デジタル信号を前記第１アナログ信号に直交する第２アナログ信号にＤＡ変調するΔΣＤＡ変調器であって、
それぞれが複数のセグメント素子を有し、デジタル信号をアナログ信号に変換する第１ＤＡ変換器及び第２ＤＡ変換器と、
前記第１ＤＡ変換器を制御する第１変換器制御部と、
前記第２ＤＡ変換器を制御する第２変換器制御部と、
前記第１変換器制御部に前記第１デジタル信号を入力するときに前記第２変換器制御部に前記第２デジタル信号を入力し、前記第１変換器制御部に前記第２デジタル信号を入力するときに前記第２変換器制御部に前記第１デジタル信号を入力する入力選択部と、
前記第１ＤＡ変換器から前記第１アナログ信号を出力するときに前記第２ＤＡ変換器から前記第２アナログ信号を出力し、前記第１ＤＡ変換器から前記第２アナログ信号を出力するときに前記第２ＤＡ変換器から前記第１アナログ信号を出力する出力選択部と、を有し、
前記入力選択部は、前記第１デジタル信号及び前記第２デジタル信号を、２以上の整数であるＮ個ごとに前記第１変換器制御部及び前記第２変換器制御部に交互に入力し、
前記出力選択部は、前記第１アナログ信号及び前記第２アナログ信号を前記Ｎ個ごとに前記第１変換器制御部及び前記第２変換器制御部から交互に出力し、
前記第１変換器制御部は、入力される前記Ｎ個のデジタル信号のそれぞれに対応するＮ個のポインタを有し、前記Ｎ個のポインタを使用してローパスエレメントローテーションアルゴリズムにより前記第１ＤＡ変換器のセグメント素子を順次選択し、
前記第２変換器制御部は、入力される前記Ｎ個のデジタル信号のそれぞれに対応するＮ個のポインタを有し、前記Ｎ個のポインタを使用してハイパスエレメントローテーションアルゴリズムにより前記第２ＤＡ変換器のセグメント素子を順次選択する、
ことを特徴とするΔΣＤＡ変調器。
【請求項２】
前記第１変換器制御部は、それぞれが前記第１ＤＡ変換器の複数のセグメント素子の何れかを示すＮ個のポインタである第１ＤＡＣ第１ポインタ〜第１ＤＡＣ第Ｎポインタを有し、前記第１ＤＡ変換器は、デジタル信号が入力されるごとに、前記第１ＤＡＣ第１ポインタ〜前記第１ＤＡＣ第Ｎポインタを順次使用し、
前記第２変換器制御部は、それぞれが前記第２ＤＡ変換器の複数のセグメント素子の何れかを示すＮ個のポインタである第２ＤＡＣ第１ポインタ〜第２ＤＡＣ第Ｎポインタを有し、前記第２ＤＡ変換器は、デジタル信号が入力されるごとに、前記第２ＤＡＣ第１ポインタ〜前記第２ＤＡＣ第Ｎポインタを順次使用する、請求項１に記載のΔΣＤＡ変調器。
【請求項３】
前記第１変換器制御部は、
入力されたデジタル信号に基づいて、選択するセグメント素子の個数を決定し、
前記第１ＤＡＣ第Ｎポインタが示す前記第１ＤＡ変換器のセグメント素子の順方向に位置する、前記決定した個数のセグメント素子を選択し、
前記第１ＤＡＣ第Ｎポインタが示す前記第１ＤＡ変換器のセグメント素子を、前記選択したセグメント素子に基づいて変更する、請求項２に記載のΔΣＤＡ変調器。
【請求項４】
前記第１ＤＡ変換器は、第１セグメント素子から第Ｍセグメント素子までのＭ個のセグメント素子を有し、
前記第１変換器制御部は、前記第Ｍセグメント素子まで順方向に順次選択したときに、次いで前記第１セグメント素子を選択する、請求項３に記載のΔΣＤＡ変調器。
【請求項５】
前記第２変換器制御部は、
入力されたデジタル信号に基づいて、選択するセグメント素子の個数を決定し、
前記第２ＤＡＣ第Ｎポインタが示す前記第２ＤＡ変換器のセグメント素子の順方向又は逆方向に位置する、前記決定した個数のセグメント素子を選択し、
前記第２ＤＡＣ第Ｎポインタが示す前記第２ＤＡ変換器のセグメント素子を、前記選択したセグメント素子に基づいて変更し、
前記第２変換器制御部が前記第２ＤＡＣ第Ｎポインタが示すセグメント素子の順方向に位置するセグメント素子を選択した場合、次に前記第２ＤＡＣ第Ｎポインタを使用するときには、前記第２ＤＡＣ第Ｎポインタが示す前記第２ＤＡ変換器のセグメント素子の逆方向に位置するセグメント素子を選択し、
前記第２変換器制御部が前記第２ＤＡＣ第Ｎポインタが示すセグメント素子の逆方向に位置するセグメント素子を選択した場合、次に前記第２ＤＡＣ第Ｎポインタを使用するときには、前記第２ＤＡＣ第Ｎポインタが示す前記第２ＤＡ変換器のセグメント素子の順方向に位置するセグメント素子を選択する、請求項２〜４の何れか一項に記載のΔΣＤＡ変調器。
【請求項６】
前記第２ＤＡ変換器は、第１セグメント素子から第Ｍセグメント素子までのＭ個のセグメント素子を有し、
前記第２変換器制御部は、前記第Ｍセグメント素子まで順方向に順次選択したときに、更に順方向に選択する場合は前記第１セグメント素子を選択し、前記第１セグメント素子まで逆方向に順次選択したときに、更に逆方向に選択する場合は前記第Ｍセグメント素子を選択する、請求項５に記載のΔΣＤＡ変調器。
【請求項７】
第１アナログ信号を第１デジタル信号にＡＤ変調すると共に、前記第１アナログ信号に直交する第２アナログ信号を前記第１デジタル信号に直交する第２デジタル信号にＡＤ変調するΔΣＡＤ変調器であって、
前記第１デジタル信号を第１フィードバック信号にＤＡ変調すると共に、前記第２デジタル信号を第２フィードバック信号にＤＡ変調するＤＡ変調器と、
前記第１アナログ信号から前記第１フィードバック信号を減算する第１減算器と、
前記第２アナログ信号から前記第２フィードバック信号を減算する第２減算器と、
前記第１減算器及び前記第２減算器の出力信号をフィルタリングする複素マルチバントパスフィルタと、
前記複素マルチバントパスフィルタがフィルタリングした信号を前記第１デジタル信号にＡＤ変換する第１ＡＤ変換器と、
前記複素マルチバントパスフィルタがフィルタリングした信号を前記第２デジタル信号にＡＤ変換する第２ＡＤ変換器と、を有し、
前記ＤＡ変調器は、請求項１〜６の何れか一項に記載のΔΣＤＡ変調器である、
ことを特徴とするΔΣＡＤ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣＤＡ変調器及びΔΣＡＤ変調器に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮ等の通信システムのＲＦ受信回路に、マルチバンドパスフィルタを用いたΔΣ変調器を適用することが検討されている。特許文献１、及び非特許文献１には、複数のセグメント素子と、複数のセグメント素子に順番に入力デジタル信号が供給されるように重み付けポインタを備えたＤＡ変換器を有するΔΣ変調器が記載されている。このＤＡ変換器では、マルチビットＤＡＣの特性からもたらされる非線形ノイズを効率的に除去することが可能である。
【０００３】
また、ＲＦ受信回路に、複素バンドパスΔΣＡＤ変換器を適用することが検討されている。特許文献２、並びに非特許文献２及び３には、第１ＤＡ変換器及び第２ＤＡ変換器と、マルチプレクサ手段と、第１論理回路手段及び第２論理回路手段とを備えるＤＡ変調器が記載される。この変調器では、マルチプレクサ手段は、第１デジタル信号及び第２のデジタル信号をそれぞれ、所定のクロックに応じて所定の周期で交互に入出力することにより、ＤＡ変換されたアナログ信号を得るように制御する。また、第１論理回路手段及び第２論理回路手段はそれぞれ、第１ＤＡ変換器及び第２ＤＡ変換器の前段に設けられる。第１論理回路手段及び第２論理回路手段は、第１デジタル信号に対してハイパスエレメントローテーション法を用いる一方、第２のデジタル信号に対してローパスエレメントローテーション法を用いて複素ディジタルフィルタを実現する。また、第１論理回路手段及び第２論理回路手段は、第１論理回路手段及び第２論理回路手段は、複素アナログフィルタを実現する。このＤＡ変換器では、第１ＤＡ変換器及び第２ＤＡ変換器の非線形性を実質的にノイズシェープすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−０６６４３１号公報
【特許文献２】特開２００６−１３７０５号公報
【非特許文献】
【０００５】
【非特許文献１】元澤篤史、萩原 広之、山田 佳央、小林 春夫、小室  貴紀、傘 昊、「マルチバンドパスΔΣ変調器技術とその応用」、電子情報通信学会誌  和文誌Ｃ vol. J90-C, no.2, pp.143-158 (2007年2月)．
【非特許文献２】H. San, H. Kobayashi, S. Kawakami, N. Kuroiwa, 「A Noise-Shaping Algorithm of Multi-bit DAC Nonlinearities in Complex Bandpass Δ ΣAD Modulators」, IEICE Trans. on Fundamentals, E87-A, no. 4, pp.792-800 (April. 2004).
【非特許文献３】H. San, A. Hagiwara, A. Motozawa, H. Kobayashi 「DWA Algorithms for Multibit Complex Bandpass ΔΣAD Modulators of Arbitrary Signal Band」,IEEJ International Analog VLSI Workshop, Hangzhou, China (Nov. 2006).
【発明の概要】
【発明が解決しようとする課題】
【０００６】
消費電力をより低くするために、ＡＤ変調器及びＤＡ変調器をそれぞれ、マルチビットΔΣ変調器で実現することが望まれている。ＡＤ変調器をマルチビットΔΣ変調器で実現すると、増幅器のスルーレート要求が緩和されるので、増幅器の消費電力を低くすることができる。また、ＤＡ変調器マルチビットΔΣ変調器で実現すると、量子化雑音が低減されることにより、ＤＡ変調器の後段に配置されるアナログフィルタの要求が緩和される。しかしながら、複素デジタル信号をマルチビットでＤＡ変調する複素マルチバンドパスＤＡ変調器は実現されていなかった。
【０００７】
そこで、本発明は、複素デジタル信号をマルチビットでＤＡ変調する複素マルチバンドパスＤＡ変調器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を実現するため、本発明に係るΔΣＤＡ変調器は、第１デジタル信号を第１アナログ信号にＤＡ変換すると共に、第１デジタル信号に直交する第２デジタル信号を第１アナログ信号に直交する第２アナログ信号にＤＡ変換するΔΣＤＡ変調器であって、それぞれが複数のセグメント素子を有し、デジタル信号をアナログ信号に変換する第１ＤＡ変換器及び第２ＤＡ変換器と、第１ＤＡ変換器を制御する第１変換器制御部と、第２ＤＡ変換器を制御する第２変換器制御部と、第１変換器制御部に第１デジタル信号を入力するときに第２変換器制御部に第２デジタル信号を入力し、第１変換器制御部に第２デジタル信号を入力するときに第２変換器制御部に第１デジタル信号を入力する入力選択部と、第１ＤＡ変換器から第１アナログ信号を出力するときに第２ＤＡ変換器から第２アナログ信号を出力し、第１ＤＡ変換器から第２アナログ信号を出力するときに第２ＤＡ変換器から第１アナログ信号を出力する出力選択部と、を有し、入力選択部は、第１デジタル信号及び第２デジタル信号を、２以上の整数であるＮ個ごとに第１変換器制御部及び第２変換器制御部に交互に入力し、出力選択部は、第１アナログ信号及び第２アナログ信号をＮ個ごとに第１変換器制御部及び第２変換器制御部から交互に出力し、第１変換器制御部は、入力されるＮ個のデジタル信号のそれぞれに対応するＮ個のポインタを有し、Ｎ個のポインタを使用してローパスエレメントローテーションアルゴリズムにより第１ＤＡ変換器のセグメント素子を順次選択し、第２変換器制御部は、入力されるＮ個のデジタル信号のそれぞれに対応するＮ個のポインタを有し、Ｎ個のポインタを使用してハイパスエレメントローテーションアルゴリズムにより第２ＤＡ変換器のセグメント素子を順次選択することを特徴とする。
【０００９】
さらに、本発明に係るΔΣＤＡ変調器では、第１変換器制御部は、それぞれが第１ＤＡ変換器の複数のセグメント素子の何れかを示すＮ個のポインタである第１ＤＡＣ第１ポインタ〜第１ＤＡＣ第Ｎポインタを有し、第１ＤＡ変換器は、デジタル信号が入力されるごとに、第１ＤＡＣ第１ポインタ〜第１ＤＡＣ第Ｎポインタを順次使用し、第２変換器制御部は、それぞれが第２ＤＡ変換器の複数のセグメント素子の何れかを示すＮ個のポインタである第２ＤＡＣ第１ポインタ〜第２ＤＡＣ第Ｎポインタを有し、第２ＤＡ変換器は、デジタル信号が入力されるごとに、第２ＤＡＣ第１ポインタ〜第２ＤＡＣ第Ｎポインタを順次使用することが好ましい。
【００１０】
さらに、本発明に係るΔΣＤＡ変調器では、第１変換器制御部は、入力されたデジタル信号に基づいて、選択するセグメント素子の個数を決定し、第１ＤＡＣ第Ｎポインタが示す第１ＤＡ変換器のセグメント素子の順方向に位置する、決定した個数のセグメント素子を選択し、第１ＤＡＣ第Ｎポインタが示す第１ＤＡ変換器のセグメント素子を、選択したセグメント素子に基づいて変更することが好ましい。
【００１１】
さらに、本発明に係るΔΣＤＡ変調器では、第１ＤＡ変換器は、第１セグメント素子から第Ｍセグメント素子までのＭ個のセグメント素子を有し、第１変換器制御部は、第Ｍセグメント素子まで順方向に順次選択したときに、次いで第１セグメント素子を選択することが好ましい。
【００１２】
さらに、本発明に係るΔΣＤＡ変調器では、第２変換器制御部は、入力されたデジタル信号に基づいて、選択するセグメント素子の個数を決定し、第２ＤＡＣ第Ｎポインタが示す第２ＤＡ変換器のセグメント素子の順方向又は逆方向に位置する、決定した個数のセグメント素子を選択し、第２ＤＡＣ第Ｎポインタが示す第２ＤＡ変換器のセグメント素子を、選択したセグメント素子に基づいて変更し、第２変換器制御部が第２ＤＡＣ第Ｎポインタが示すセグメント素子の順方向に位置するセグメント素子を選択した場合、次に第２ＤＡＣ第Ｎポインタを使用するときには、第２ＤＡＣ第Ｎポインタが示す第２ＤＡ変換器のセグメント素子の逆方向に位置するセグメント素子を選択し、第２変換器制御部が第２ＤＡＣ第Ｎポインタが示すセグメント素子の逆方向に位置するセグメント素子を選択した場合、次に第２ＤＡＣ第Ｎポインタを使用するときには、第２ＤＡＣ第Ｎポインタが示す第２ＤＡ変換器のセグメント素子の順方向に位置するセグメント素子を選択することが好ましい。
【００１３】
さらに、本発明に係るΔΣＤＡ変調器では、第２ＤＡ変換器は、第１セグメント素子から第Ｍセグメント素子までのＭ個のセグメント素子を有し、第２変換器制御部は、第Ｍセグメント素子まで順方向に順次選択したときに、更に順方向に選択する場合は第１セグメント素子を選択し、第１セグメント素子まで逆方向に順次選択したときに、更に逆方向に選択する場合は第Ｍセグメント素子を選択することが好ましい。
【００１４】
上記目的を実現するため、本発明に係るΔΣＡＤ変調器は、第１アナログ信号を第１デジタル信号にＡＤ変調すると共に、第１アナログ信号に直交する第２アナログ信号を第１デジタル信号に直交する第２デジタル信号にＡＤ変調するΔΣＡＤ変調器であって、第１デジタル信号を第１フィードバック信号にＤＡ変調すると共に、第２デジタル信号を第２フィードバック信号にＤＡ変調するＤＡ変調器と、第１アナログ信号から第１フィードバック信号を減算する第１減算器と、第２アナログ信号から第２フィードバック信号を減算する第２減算器と、第１減算器及び第２減算器の出力信号をフィルタリングする複素マルチバントパスフィルタと、複素マルチバントパスフィルタがフィルタリングした信号を第１デジタル信号にＡＤ変換する第１ＡＤ変換器と、複素マルチバントパスフィルタがフィルタリングした信号を第２デジタル信号にＡＤ変換する第２ＡＤ変換器と、を有し、第１ＤＡ変調器及び第２ＤＡ変調器はそれぞれ、上述のΔΣＤＡ変調器の何れかであることを特徴とする。
【発明の効果】
【００１５】
本発明に係るＤＡ変調器では、複素デジタル信号をマルチビットでＤＡ変調する複素マルチバンドパスＤＡ変調器を提供することが可能になった。
【図面の簡単な説明】
【００１６】
【図１】（ａ）はセグメント電流セル型ＤＡ変換器の回路図であり、（ｂ）は（ａ）に示すセグメント電流セル型ＤＡ変換器の素子をリング状に配置した回路図である。
【図２】（ａ）はローパスエレメントローテーションアルゴリズムを概略的に示す図であり、（ｂ）はローパスエレメントローテーションアルゴリズムを使用したＤＡ変換器のパワースペクトラムの一例を示す図である。
【図３】（ａ）はハイパスエレメントローテーションアルゴリズムを概略的に示す図であり、（ｂ）はハイパスエレメントローテーションアルゴリズムを使用したＤＡ変換器のパワースペクトラムの一例を示す図である。
【図４】（ａ）は複素バンドパスΔΣＤＡ変調器の回路ブロック図であり、（ｂ）は（ａ）に示す複素共振器の内部回路図であり、（ｃ）は（ｂ）に示す複素共振器のパワースペクトラムの一例を示す図である。
【図５】（ａ）は２次複素バンドパスΔΣＤＡ変調器の回路ブロック図であり、（ｂ）は（ａ）に示す２次複素バンドパスΔΣＤＡ変調器のパワースペクトラムの一例を示す図である。
【図６】（ａ）は複素バンドパスΔΣＤＡ変調器の他の例の回路ブロック図であり、（ｂ）は（ａ）に示すＤＡ変換器の動作アルゴリズムを示す図であり、（ｃ）は、（ａ）に示す複素バンドパスΔΣＡＤ変調器の具体的な回路構成を示す回路ブロック図である。
【図７】（ａ）はマルチバンドパスΔΣＡＤ変調器の一例の回路ブロック図であり、（ｂ）は（ａ）に示すマルチバンドパスΔΣＡＤ変調器のパワースペクトラムの一例を示す図であり、（ｃ）はマルチバンドパスΔΣＡＤ変調器の他の例の回路ブロック図であり、（ｄ）は（ｃ）に示すマルチバンドパスΔΣＡＤ変調器のパワースペクトラムの一例を示す図である。
【図８】（ａ）は２次マルチバンドパスΔΣＤＡ変調器の一例の回路ブロック図であり、（ｂ）は（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器の信号帯域中心周波数を示す図であり、（ｃ）は、（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器で使用されるローパスエレメントローテーションアルゴリズムの一例を示す図であり、（ｄ）は（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの一例を示す図であり、（ｅ）は（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの他の例を示す図である。
【図９】（ａ）は２次マルチバンドパスΔΣＤＡ変調器の他の例の回路ブロック図であり、（ｂ）は（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器の信号帯域中心周波数を示す図であり、（ｃ）は、（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器で使用されるハイパスエレメントローテーションアルゴリズムの一例を示す図であり、（ｄ）は（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの一例を示す図であり、（ｅ）は（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの他の例を示す図である。
【図１０】（ａ）は２次複素マルチバンドパスΔΣＤＡ変調器の回路ブロック図であり、（ｂ）は（ａ）に示す２次複素マルチバンドパスΔΣＤＡ変調器のノイズが略ゼロになる信号帯域を示す図であり、（ｃ）は（ａ）に示す２次複素マルチバンドパスΔΣＤＡ変調器の等価回路である。
【図１１】第１実施形態に係る複素マルチバンドパスΔΣ変調器の回路ブロック図である。
【図１２】図１１に示す複素マルチバンドパスΔΣ変調器の動作アルゴリズムを示す図である。
【図１３】図１１に示す複素マルチバンドパスΔΣ変調器の具体的な回路構成を示す回路ブロック図である。
【図１４】（ａ）は図１１に示す複素マルチバンドパスΔΣ変調器のパワースペクトラムの一例を示す図であり、（ｂ）は図１１に示す複素マルチバンドパスΔΣ変調器のＯＳＲに対するＳＮＤＲの値のシミュレーション結果を示す図である。
【図１５】第２実施形態に係る複素マルチバンドパスΔΣ変調器の回路ブロック図である。
【図１６】図１５に示す複素マルチバンドパスΔΣ変調器の動作アルゴリズムを示す図である。
【図１７】図１５に示す複素マルチバンドパスΔΣ変調器の具体的な回路構成を示す回路ブロック図である。
【図１８】（ａ）は図１５に示す複素マルチバンドパスΔΣ変調器のパワースペクトラムの一例を示す図であり、（ｂ）は図１５に示す複素マルチバンドパスΔΣ変調器のＯＳＲに対するＳＮＤＲの値のシミュレーション結果を示す図である。
【図１９】第３実施形態に係る複素マルチバンドパスΔΣ変調器の回路ブロック図である。
【図２０】実施形態に係る複素マルチバンドパスΔΣ変調器の特徴を説明する図である。
【発明を実施するための形態】
【００１７】
以下図面を参照して、本発明に係るＤＡ変調器及びＡＤ変調器について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。
【００１８】
本発明に係るＤＡ変調器及びＡＤ変調器について説明する前に、本発明に係るＤＡ変調器及びＡＤ変調器に関連する技術について説明する。
【００１９】
まず、ΔΣＡＤ変調器用ＤＷＡ（Data-Weighted-Averaging）アルゴリズムの第１のアルゴリズムであるローパスエレメントローテーションアルゴリズム及び第２のアルゴリズムであるハイパスエレメントローテーションアルゴリズムについて説明する。
【００２０】
図１（ａ）はセグメント電流セル型ＤＡ変換器の回路図であり、図１（ｂ）は図１（ａ）に示すセグメント電流セル型ＤＡ変換器の素子をリング状に配置した回路図である。
【００２１】
セグメント電流セル型ＤＡ変換器３００は、第１電流源ＣＳ０〜第８電流源ＣＳ７と、電流源に直列接続された第１スイッチＳ０〜第８スイッチＳ７とを有する。第１電流源ＣＳ０〜第８電流源ＣＳ７は、大きさが互いに等しい電流を流す電流源であることが望まれるが、半導体装置に搭載される場合には製造プロセスのバラツキ等により、第１電流源ＣＳ０〜第８電流源ＣＳ７の電流の大きさは相違する。図１（ａ）に示す例では、第１電流源ＣＳ０の電流の大きさはＩ＋ｅ0であり、第２電流源ＣＳ１の電流の大きさはＩ＋ｅ1であり、第８電流源ＣＳ７の電流の大きさはＩ＋ｅ7である。図１（ａ）において、ｅ0〜ｅ7はミスマッチ値であり、ＤＡ変換器の非線形性を示すものである。
【００２２】
セグメント電流セル型ＤＡ変換器３００に入力されるデジタル信号に応じて第１電流源ＣＳ０から順に電流源を使用する場合、第１電流源ＣＳ０〜第８電流源ＣＳ７の電流値の大きさは相違する。例えば、「２」を示すデジタル信号が入力されたときに第１電流源ＣＳ０及び第２電流源ＣＳ１をオンするので出力電流の大きさは２Ｉ＋（ｅ0＋ｅ1）となる。また、「４」を示すデジタル信号が入力されたときに第１電流源ＣＳ０〜第４電流源ＣＳ３をオンするので出力電流の大きさは４Ｉ＋（ｅ0＋ｅ1＋ｅ2＋ｅ3）となる。入力されるデジタル信号に応じて出力電流の大きさが相違することに起因してノイズが発生するため特性が悪化し、セグメント電流セル型ＤＡ変換器３００のパワースペクトルは平坦になる。
【００２３】
セグメント電流セル型ＤＡ変換器３１０は、第１電流源ＣＳ０〜第８電流源ＣＳ７をリング状に配置したものである。セグメント電流セル型ＤＡ変換器３１０において、第１電流源ＣＳ０〜第８電流源ＣＳ７の何れかを順方向又は逆方向に選択することができる。第１電流源ＣＳ０〜第８電流源ＣＳ７の何れかを順方向に選択するとき、第１スイッチＳ０〜第８スイッチＳ７を順次オンして、第１電流源ＣＳ０〜第８電流源ＣＳ７を順次選択する。第１電流源ＣＳ０〜第８電流源ＣＳ７の何れかを逆方向に選択するとき、第８スイッチＳ７〜第１スイッチＳ０を順次オンして、第８スイッチＳ７〜第１スイッチＳ０を順次選択する。
【００２４】
図２（ａ）はローパスエレメントローテーションアルゴリズムを概略的に示す図であり、図２（ｂ）はローパスエレメントローテーションアルゴリズムを使用したＤＡ変換器のパワースペクトラムの一例を示す図である。
【００２５】
ローパスエレメントローテーションアルゴリズムでは、先に入力されたデジタル信号に応じて使用した電流源を記憶して、次いで入力されたデジタル信号に応じて使用する電流源を同一方向に順次選択するように決定する。図２（ａ）に示す例では、まず、「４」を示すデジタル信号が入力されたときに、第１電流源ＣＳ０〜第４電流源ＣＳ３を使用する。次いで、「３」を示すデジタル信号が入力されたときに、同一方向に３個の電流源を順次選択して、第５電流源ＣＳ４〜第７電流源ＣＳ６を使用する。次いで、「２」を示すデジタル信号が入力されたときに、同一方向に２個の電流源を順次選択して、第８電流源ＣＳ７と第１電流源ＣＳ０とを使用する。図１（ｂ）に示すように第１電流源ＣＳ０〜第８電流源ＣＳ７がリング状に配置されており、第８電流源ＣＳ７と第１電流源ＣＳ０とが隣接するためである。次いで、「６」を示すデジタル信号が入力されたときに、順方向に６個の電流源を順次選択して、第２電流源ＣＳ１〜第７電流源ＣＳ６を使用する。このように、ローパスエレメントローテーションアルゴリズムでは、使用する電流源を順方向に順次選択することにより、図２（ｂ）に示されるように、第１電流源ＣＳ０〜第８電流源ＣＳ７間のミスマッチは１次ノイズシェープされる。
【００２６】
図３（ａ）はハイパスエレメントローテーションアルゴリズムを概略的に示す図であり、図３（ｂ）はハイパスエレメントローテーションアルゴリズムを使用したＤＡ変換器のパワースペクトラムの一例を示す図である。
【００２７】
ハイパスエレメントローテーションアルゴリズムでは、先に入力されたデジタル信号に応じて使用した電流源を記憶して、次いで入力されたデジタル信号に応じて使用する電流源を反対方向に交互に順次選択するように決定する。図３（ａ）に示す例では、まず、「４」を示すデジタル信号が入力されたときに、第１電流源ＣＳ０〜第４電流源ＣＳ３を使用する。次いで、「３」を示すデジタル信号が入力されたときに、逆方向に３個の電流源を順次選択して、第２電流源ＣＳ１〜第４電流源ＣＳ３を使用する。次いで、「２」を示すデジタル信号が入力されたときに、順方向に２個の電流源を順次選択して、第２電流源ＣＳ１〜第３電流源ＣＳ２を使用する。次いで、「６」を示すデジタル信号が入力されたときに、逆方向に６個の電流源を順次選択して、第１電流源ＣＳ０〜第３電流源ＣＳ２と第６電流源ＣＳ５〜第８電流源ＣＳ７とを使用する。図１（ｂ）に示すように第１電流源ＣＳ０〜第８電流源ＣＳ７がリング状に配置されており、第１電流源ＣＳ０と第８電流源ＣＳ７とが隣接するためである。このように、ハイパスエレメントローテーションアルゴリズムでは、使用する電流源を反対方向に交互に順次選択することにより、図３（ｂ）に示されるように、第１電流源ＣＳ０〜第８電流源ＣＳ７間のミスマッチは１次ノイズシェープされる。
【００２８】
図４（ａ）は複素バンドパスΔΣＤＡ変調器の回路ブロック図であり、図４（ｂ）は図４（ａ）に示す複素共振器の内部回路図であり、図４（ｃ）は図４（ｂ）に示す複素共振器のパワースペクトラムの一例を示す図である。
【００２９】
複素バンドパスΔΣＤＡ変調器４００の入出力関係は、以下のように示される。
【数１】
2015095816.tif 000003
ここで、Ｉinは入力信号の同相成分であり、Ｑinは入力信号の直交成分であり、Ｉoutは出力信号の同相成分であり、Ｑoutは出力信号の直交成分である。また、Ｈ（ｚ）は複素共振器４０１の伝達関数であり、Ｅiはノイズの同相成分であり、Ｅqはノイズの直交成分である。式（１）において、信号伝達関数ＳＴＦ（ｚ）及びノイズ伝達関数ＮＴＦ（ｚ）はそれぞれ、
【数２】
2015095816.tif 000004
で示される。また、複素共振器４０１の伝達関数Ｈ（ｚ）は、
【数３】
2015095816.tif 000005
で示される。複素共振器４０１の伝達関数Ｈ（ｚ）が大きくなると、信号伝達関数ＳＴＦ（ｚ）は１に漸近し、ノイズ伝達関数ＮＴＦ（ｚ）は略ゼロになり、複素バンドパスΔΣＤＡ変調器４００の出力信号のノイズを略ゼロにすることができる。
【００３０】
図５（ａ）は２次複素バンドパスΔΣＤＡ変調器の回路ブロック図であり、図５（ｂ）は図５（ａ）に示す２次複素バンドパスΔΣＤＡ変調器のパワースペクトラムの一例を示す図である。
【００３１】
２次複素バンドパスΔΣＤＡ変調器４１０は、直列接続された２個の複素共振器４１１及び４１２を有する。このような構成を有することにより、２次複素バンドパスΔΣＤＡ変調器４１０は、標本化周波数を上げることができると共に、オーバーサンプリング効果により、複素バンドパスΔΣＤＡ変調器４００よりもＳＮＲ（Signal-to-noise ratio）が改善される。
【００３２】
図６（ａ）は複素バンドパスΔΣＤＡ変調器の他の例の回路ブロック図であり、図６（ｂ）は図６（ａ）に示すＤＡ変換器の動作アルゴリズムを示す図である。また、図６（ｃ）は、図６（ａ）に示す複素バンドパスΔΣＡＤ変調器の具体的な回路構成を示す回路ブロック図である。
【００３３】
複素バンドパスΔΣＤＡ変調器５００は、第１ＤＡ変換器５０１と第２ＤＡ変換器５０２と、第１ポインタ５１１と、第２ポインタ５１２と、第１入力スイッチ５２１〜第４入力スイッチ５２４と、第１出力スイッチ５３１〜第４出力スイッチ５３４とを有する。複素バンドパスΔΣＤＡ変調器５００は第１デジタル信号Ｉinを第１アナログ信号Ｉoutに変換すると共に、第２デジタル信号Ｑinを第２アナログ信号Ｑoutに変換する。
【００３４】
第１ＤＡ変換器５０１は、図１（ｂ）に示すように第１電流源ＣＳ０〜第８電流源ＣＳ７がリング状に配置されており、ローパスエレメントローテーションアルゴリズムにより、入力されたデジタル信号をアナログ信号に順次変換する。第２ＤＡ変換器５０２は、図１（ｂ）に示すように第１電流源ＣＳ０〜第８電流源ＣＳ７がリング状に配置されており、ハイパスエレメントローテーションアルゴリズムにより、入力されたデジタル信号をアナログ信号に順次変換する。第１ポインタ５１１は第１ＤＡ変換器５０１に先に入力されたデジタル信号に応じて使用した電流源を記憶し、第２ポインタ５１２は第２ＤＡ変換器５０２に先に入力されたデジタル信号に応じて使用した電流源を記憶する。
【００３５】
第１入力スイッチ５２１〜第４入力スイッチ５２４は、第１ＤＡ変換器５０１に第１デジタル信号Ｉinを入力するときに第２ＤＡ変換器５０２に第２デジタル信号Ｑinを入力する。この場合、第１入力スイッチ５２１及び第２入力スイッチ５２２がオンし、第３入力スイッチ５２３及び第４入力スイッチ５２４がオフする。また、第１入力スイッチ５２１〜第４入力スイッチ５２４は、第２ＤＡ変換器５０２に第１デジタル信号Ｉinを入力するときに第１ＤＡ変換器５０１に第２デジタル信号Ｑinを入力する。この場合、第１入力スイッチ５２１及び第２入力スイッチ５２２がオフし、第３入力スイッチ５２３及び第４入力スイッチ５２４がオンする。第１入力スイッチ５２１〜第４入力スイッチ５２４は、第１デジタル信号Ｉin及び第２デジタル信号Ｑinが入力されるごとに、入力信号を交互に切り替える。
【００３６】
第１出力スイッチ５３１〜第４出力スイッチ５３４は、第１ＤＡ変換器５０１から第１アナログ信号Ｉoutを出力するときに第２ＤＡ変換器５０２から第２アナログ信号Ｑoutを出力する。この場合、第１出力スイッチ５３１及び第２出力スイッチ５３２がオンし、第３出力スイッチ５３３及び第４出力スイッチ５３４がオフする。また、第１出力スイッチ５３１〜第４出力スイッチ５３４は、第２ＤＡ変換器５０２から第１アナログ信号Ｉoutを出力するときに第１ＤＡ変換器５０１から第２アナログ信号Ｑoutを出力する。この場合、第１出力スイッチ５３１及び第２出力スイッチ５３２がオフし、第３出力スイッチ５３３及び第４出力スイッチ５３４がオンする。第１入力スイッチ５２１〜第４入力スイッチ５２４は、第１アナログ信号Ｉout及び第２アナログ信号Ｑoutが出力されるごとに、出力信号を交互に切り替える。
【００３７】
図６（ｂ）を参照して、複素バンドパスΔΣＤＡ変調器５００の動作アルゴリズムを説明する。まず、複素バンドパスΔΣＤＡ変調器５００に「４＋３ｊ」が入力される。第１入力スイッチ５２１〜第４入力スイッチ５２４は、「４」を第１デジタル信号Ｉinとして第１ＤＡ変換器５０１に入力し、「３」を第２デジタル信号Ｑinとして第２ＤＡ変換器５０２に入力する。第１ＤＡ変換器５０１は、第１電流源ＣＳ０〜第４電流源ＣＳ３を使用して「４」を示す第１デジタル信号Ｉinをアナログ信号に変換する。第２ＤＡ変換器５０２は、第１電流源ＣＳ０〜第３電流源ＣＳ２を使用して「３」を示す第２デジタル信号Ｑinをアナログ信号に変換する。第１ポインタ５１１は第４電流源ＣＳ３を記憶し、第２ポインタ５１２は第３電流源ＣＳ２を記憶する。第１出力スイッチ５３１〜第４出力スイッチ５３４は、第１ＤＡ変換器５０１が変換した「４」を示すアナログ信号を第１アナログ信号Ｉoutとして出力し、第２ＤＡ変換器５０２が変換した「３」を示すアナログ信号を第２アナログ信号Ｑoutとして出力する。
【００３８】
次いで、複素バンドパスΔΣＤＡ変調器５００に「２＋５ｊ」が入力される。第１入力スイッチ５２１〜第４入力スイッチ５２４は、「２」を第１デジタル信号Ｉinとして第２ＤＡ変換器５０２に入力し、「５」を第２デジタル信号Ｑinとして第１ＤＡ変換器５０１に入力する。第１ＤＡ変換器５０１は、第１ポインタ５１１に記憶される第４電流源ＣＳ３から順方向の５個の電流源である第１電流源ＣＳ０及び第５電流源ＣＳ４〜第８電流源ＣＳ７を使用して「５」を示す第２デジタル信号Ｉinをアナログ信号に変換する。第２ＤＡ変換器５０２は、第２ポインタ５１２に記憶される第３電流源ＣＳ２から逆方向の２個の電流源である第２電流源ＣＳ１〜第３電流源ＣＳ２を使用して「２」を示す第２デジタル信号Ｑinをアナログ信号に変換する。第１ポインタ５１１は第１電流源ＣＳ１を記憶し、第２ポインタ５１２は第２電流源ＣＳ１を記憶する。第１出力スイッチ５３１〜第４出力スイッチ５３４は、第２ＤＡ変換器５０２が変換した「２」を示すアナログ信号を第１アナログ信号Ｉoutとして出力し、第１ＤＡ変換器５０１が変換した「５」を示すアナログ信号を第２アナログ信号Ｑoutとして出力する。
【００３９】
複素バンドパスΔΣＤＡ変調器５００では、第１ＤＡ変換器５０１と第２ＤＡ変換器５０２とに第１デジタル信号Ｉin及び第２デジタル信号Ｑinをそれぞれ、交互に入力するように第１入力スイッチ５２１〜第４入力スイッチ５２４を動作させるように制御する。第１ＤＡ変換器５０１はローパスエレメントローテーションアルゴリズムを適用するように制御される一方、第２ＤＡ変換器５０２はハイパスエレメントローテーションアルゴリズムを適用するように制御される。このような構成を採用することにより、複素バンドパスΔΣＤＡ変調器５００は、第１ＤＡ変換器５０１及び第２ＤＡ変換器５０２の非線形性により生じるノイズをノイズシェープすることができる。
【００４０】
複素バンドパスΔΣＤＡ変調器５００の具体的な回路構成を示す複素バンドパスΔΣＤＡ変調器５５０は、第１ＤＡ変換器５０１と、第２ＤＡ変換器５０２と、第１変換器制御部５５１と、第２変換器制御部５５２とを有する。複素バンドパスΔΣＤＡ変調器５５０は、入力選択部５５３と、出力選択部５５４とを更に有する。第１変換器制御部５５１は、入力されるデジタル信号に応じてローパスエレメントローテーションアルゴリズムにより第１ＤＡ変換器５０１の複数のセグメント素子を順次選択する。第２変換器制御部５５２は、入力されるデジタル信号に応じてハイパスエレメントローテーションアルゴリズムにより第２ＤＡ変換器５０２の複数のセグメント素子を順次選択する。入力選択部５５３は、第１入力スイッチ５２１〜第４入力スイッチ５２４の機能を実現する。すなわち、入力選択部５５３は、第１変換器制御部５５１に第１デジタル信号Ｉinを入力するときに第２変換器制御部５５２に第２デジタル信号Ｑinを入力する。また、入力選択部５５３は、第２変換器制御部５５２に第１デジタル信号Ｉinを入力するときに第１変換器制御部５５１に第２デジタル信号Ｑinを入力する。入力選択部５５３は、第１デジタル信号Ｉin及び第２デジタル信号Ｑinが入力されるごとに、入力信号を交互に切り替える。出力選択部５５４は、第１出力スイッチ５３１〜第４出力スイッチ５３４の機能を実現する。出力選択部５５４は、第１ＤＡ変換器５０１から第１アナログ信号Ｉoutを出力するときに第２ＤＡ変換器５０２に第２アナログ信号Ｑoutを出力する。また、出力選択部５５４は、第２ＤＡ変換器５０２から第１アナログ信号Ｉoutを出力するときに第１ＤＡ変換器５０１から第２アナログ信号Ｑoutを出力する。出力選択部５５４は、第１アナログ信号Ｉout及び第２アナログ信号Ｑoutが出力されるごとに、出力信号を交互に切り替える。
【００４１】
図７（ａ）はマルチバンドパスΔΣＡＤ変調器の一例の回路ブロック図であり、図７（ｂ）は図７（ａ）に示すマルチバンドパスΔΣＡＤ変調器のパワースペクトラムの一例を示す図である。また、図７（ｃ）はマルチバンドパスΔΣＡＤ変調器の他の例の回路ブロック図であり、図７（ｄ）は図７（ｃ）に示すマルチバンドパスΔΣＡＤ変調器のパワースペクトラムの一例を示す図である。
【００４２】
マルチバンドパスΔΣＡＤ変調器６００は、フィルタ６０１と、ＡＤ変換器６０２と、ＤＡ変換器６０３とを有する。フィルタ６０１の伝達関数Ｈ（ｚ）は、
【数４】
2015095816.tif 000006
であり、マルチバンドパスΔΣＡＤ変調器６００の出力信号Ｙ（ｚ）は、
【数５】
2015095816.tif 000007
で示され、マルチバンドパスΔΣＡＤ変調器６００の信号伝達関数ＳＴＦ（ｚ）及びノイズ伝達関数ＮＴＦ（ｚ）はそれぞれ、
【数６】
2015095816.tif 000008
で示される。マルチバンドパスΔΣＡＤ変調器６００の信号伝達関数ＳＴＦ（ｚ）が「１」であり、ノイズ伝達関数ＮＴＦ（ｚ）が「０」である複数の信号帯域中心周波数ｆnはサンプリング周波数ｆsを用いて、図７（ｂ）に示すように、
【数７】
2015095816.tif 000009
となる。
【００４３】
マルチバンドパスΔΣＡＤ変調器６１０は、フィルタ６１１と、ＡＤ変換器６１２と、ＤＡ変換器６１３とを有する。フィルタ６１１の伝達関数Ｈ（ｚ）は、
【数８】
2015095816.tif 000010
であり、マルチバンドパスΔΣＡＤ変調器６１０の出力信号Ｙ（ｚ）は、
【数９】
2015095816.tif 000011
で示され、マルチバンドパスΔΣＡＤ変調器６１０の信号伝達関数ＳＴＦ（ｚ）及びノイズ伝達関数ＮＴＦ（ｚ）はそれぞれ、
【数１０】
2015095816.tif 000012
で示される。信号伝達関数ＳＴＦ（ｚ）が「１」であり、ノイズ伝達関数ＮＴＦ（ｚ）が「０」である複数の信号帯域中心周波数ｆnはサンプリング周波数ｆsを用いて、図７（ｄ）に示すように、
【数１１】
2015095816.tif 000013
となる。
【００４４】
図８（ａ）は２次マルチバンドパスΔΣＤＡ変調器の一例の回路ブロック図であり、図８（ｂ）は図８（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器の信号帯域中心周波数を示す図である。図８（ｃ）は、図８（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器で使用されるローパスエレメントローテーションアルゴリズムの一例を示す図である。図８（ｄ）は図８（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの一例を示す図であり、図８（ｅ）は図８（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの他の例を示す図である。
【００４５】
２次マルチバンドパスΔΣＤＡ変調器７００はフィルタ７０１及び７０２とＤＡ変換器７０３とを有する。ＤＡ変換器７０３は、図１（ｂ）に示すように素子がリング状に配置されたセグメント電流セル型ＤＡ変換器である。２次マルチバンドパスΔΣＤＡ変調器７００の出力信号Ａoutは、
【数１２】
2015095816.tif 000014
で示される。
【００４６】
図８（ｃ）を参照して、Ｎ＝４、すなわち４次のフィルタに対応する２次マルチバンドパスΔΣＤＡ変調器で使用されるローパスエレメントローテーションアルゴリズムについて説明する。ＤＡ変換器７０３は第１ポインタ〜第４ポインタを有し、第１ポインタ〜第４ポインタがそれぞれ、入力されたデジタル信号に応じてローパスエレメントローテーションアルゴリズムを実行する。
【００４７】
まず、「４」を示すデジタル信号が入力されたときに、第１電流源ＣＳ０〜第４電流源ＣＳ３を使用し、第４電流源ＣＳ３を第１ポインタが記憶する。次いで、「３」を示すデジタル信号が入力されたときに、３個の電流源を順次選択して、第１電流源ＣＳ０〜第３電流源ＣＳ２を使用し、第３電流源ＣＳ２を第２ポインタが記憶する。次いで、「２」を示すデジタル信号が入力されたときに、２個の電流源を順次選択して、第１電流源ＣＳ０と第２電流源ＣＳ２とを使用し、第２電流源ＣＳ１を第３ポインタが記憶する。次いで、「２」を示すデジタル信号が入力されたときに、２個の電流源を順次選択して、第１電流源ＣＳ０と第２電流源ＣＳ２とを使用し、第２電流源ＣＳ１を第４ポインタが記憶する。
【００４８】
次いで、「６」を示すデジタル信号が入力されたときに、第１ポインタに記憶される第４電流源ＣＳ３の順方向に位置する６個の電流源である第５電流源ＣＳ４〜第２電流源ＣＳ１を使用し、第２電流源ＣＳ１を第１ポインタが記憶する。次いで、「１」を示すデジタル信号が入力されたときに、第２ポインタに記憶される第３電流源ＣＳ２の順方向に位置する１個の電流源である第４電流源ＣＳ３を使用し、第４電流源ＣＳ３を第２ポインタが記憶する。次いで、「７」を示すデジタル信号が入力されたときに、第３ポインタに記憶される第２電流源ＣＳ１の順方向に位置する７個の電流源である第３電流源ＣＳ２〜第１電流源ＣＳ０を使用し、第１電流源ＣＳ０を第３ポインタが記憶する。次いで、「５」を示すデジタル信号が入力されたときに、第４ポインタに記憶される第２電流源ＣＳ１の順方向に位置する５個の電流源である第３電流源ＣＳ２〜第７電流源ＣＳ６を使用し、第７電流源ＣＳ６を第４ポインタが記憶する。
【００４９】
図９（ａ）は２次マルチバンドパスΔΣＤＡ変調器の他の例の回路ブロック図であり、図９（ｂ）は図９（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器の信号帯域中心周波数を示す図である。図９（ｃ）は、図９（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器で使用されるハイパスエレメントローテーションアルゴリズムの一例を示す図である。図９（ｄ）は図９（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの一例を示す図であり、図９（ｅ）は図９（ａ）に示す２次マルチバンドパスΔΣＤＡ変調器のパワースペクトラムの他の例を示す図である。
【００５０】
２次マルチバンドパスΔΣＤＡ変調器７１０はフィルタ７１１及び７１２とＤＡ変換器７１３とを有する。ＤＡ変換器７１３は、図１（ｂ）に示すように素子がリング状に配置されたセグメント電流セル型ＤＡ変換器である。２次マルチバンドパスΔΣＤＡ変調器７１０の出力信号Ａoutは、
【数１３】
2015095816.tif 000015
で示される。
【００５１】
図９（ｃ）を参照して、Ｎ＝４、すなわち４次のフィルタに対応する２次マルチバンドパスΔΣＤＡ変調器で使用されるハイパスエレメントローテーションアルゴリズムについて説明する。ＤＡ変換器７１３は第１ポインタ〜第４ポインタを有し、第１ポインタ〜第４ポインタがそれぞれ、入力されたデジタル信号に応じてハイパスエレメントローテーションアルゴリズムを実行する。
【００５２】
まず、「４」を示すデジタル信号が入力されたときに、第１電流源ＣＳ０〜第４電流源ＣＳ３を使用し、第４電流源ＣＳ３を第１ポインタが記憶する。次いで、「３」を示すデジタル信号が入力されたときに、３個の電流源を順次選択して、第１電流源ＣＳ０〜第３電流源ＣＳ２を使用し、第３電流源ＣＳ２を第２ポインタが記憶する。次いで、「２」を示すデジタル信号が入力されたときに、２個の電流源を順次選択して、第１電流源ＣＳ０と第２電流源ＣＳ２とを使用し、第２電流源ＣＳ１を第３ポインタが記憶する。次いで、「２」を示すデジタル信号が入力されたときに、２個の電流源を順次選択して、第１電流源ＣＳ０と第２電流源ＣＳ２とを使用し、第２電流源ＣＳ１を第４ポインタが記憶する。
【００５３】
次いで、「６」を示すデジタル信号が入力されたときに、第１ポインタに記憶される第４電流源ＣＳ３から逆方向に位置する６個の電流源である第１電流源ＣＳ０〜第４電流源ＣＳ３及び第７電流源ＣＳ６〜第８電流源ＣＳ７を使用する。そして、第６電流源ＣＳ５を第１ポインタが記憶する。次いで、「１」を示すデジタル信号が入力されたときに、第２ポインタに記憶される第３電流源ＣＳ２から逆方向に位置する１個の電流源である第３電流源ＣＳ２を使用し、第３電流源ＣＳ２を第２ポインタが記憶する。次いで、「７」を示すデジタル信号が入力されたときに、第３ポインタに記憶される第２電流源ＣＳ１から逆方向に位置する７個の電流源である第１電流源ＣＳ０〜第２電流源ＣＳ１及び第４電流源ＣＳ３〜第８電流源ＣＳ７を使用する。そして、第４電流源ＣＳ３を第３ポインタが記憶する。次いで、「５」を示すデジタル信号が入力されたときに、第４ポインタに記憶される第２電流源ＣＳ１から逆方向に位置する５個の電流源である第１電流源ＣＳ０〜第２電流源ＣＳ１及び第６電流源ＣＳ５〜第８電流源ＣＳ７を使用する。そして、第６電流源ＣＳ５を第４ポインタが記憶する。
【００５４】
図４〜６を参照して説明された複素バンドパスΔΣＡＤ変調器は、１次複素フィルタを使用するものである。また、図７〜９を参照して説明されたマルチバンドパスΔΣＡＤ変調器は、実信号をＮ次フィルタでフィルタリングするものであり、複素フィルタを使用するものではない。本発明の発明者らは、これらのΔΣＡＤ変調器に基づき、複素マルチバンドパスΔΣＡＤ変調器、及び複素マルチバンドパスΔΣＡＤ変調器に適用されるＤＷＡアルゴリズムを発明した。
【００５５】
図１０（ａ）は２次複素マルチバンドパスΔΣＤＡ変調器の回路ブロック図であり、図１０（ｂ）は図１０（ａ）に示す２次複素マルチバンドパスΔΣＤＡ変調器のノイズが略ゼロになる信号帯域を示す図である。また、図１０（ｃ）は、図１０（ａ）に示す２次複素マルチバンドパスΔΣＤＡ変調器の等価回路である。
【００５６】
２次ΔΣＤＡ変調器１００の出力信号（Ｉout＋ｊＱout）は、
【数１４】
2015095816.tif 000016
で示される。ここで、Ｉinは入力信号の同相成分であり、Ｑinは入力信号の直交成分であり、Ｉoutは出力信号の同相成分であり、Ｑoutは出力信号の直交成分である。また、ＥIは量子化ノイズの同相成分であり、ＥQは量子化ノイズの直交成分であり、δIはＤＡ変換器のノイズの同相成分であり、δQはＤＡ変換器のノイズの直交成分である。
【００５７】
２次ΔΣＤＡ変調器１００の等価回路１０１は、第１ＤＡ変換器１１と、第２ＤＡ変換器１２と、複素共振器１０２と、複素ノッチ１０３とを有する。２次ΔΣＤＡ変調器１００の等価回路１０１では、ＤＡ変換器のノイズの同相成分δI及びＤＡ変換器のノイズの直交成分δQは、複素ノッチ１０３に影響する。２次ΔΣＤＡ変調器１００の等価回路１０１は、第１ＤＡ変換器１１及び第２ＤＡ変換器１２に入力されるデジタル信号が無限大になる可能性があるため、実現することができない。
【００５８】
図１１は、第１実施形態に係る複素マルチバンドパスΔΣ変調器の回路ブロック図である。
【００５９】
ΔΣＤＡ変調器１は、第１ＤＡ変換器１１と、第２ＤＡ変換器１２と、第１ＤＡＣ第１ポインタ２１と、第１ＤＡＣ第２ポインタ２２と、第２ＤＡＣ第１ポインタ３１と、第２ＤＡＣ第２ポインタ３２とを有する。ΔΣＤＡ変調器１は、第１入力スイッチ４１〜第４入力スイッチ４４と、第１出力スイッチ５１〜第４出力スイッチ５４とを更に有する。
【００６０】
第１ＤＡ変換器１１は図６を参照して説明した第１ＤＡ変換器５０１と同様な機能及び構成を有し、第２ＤＡ変換器１２は図６を参照して説明した第２ＤＡ変換器５０２と同様な機能及び構成を有する。すなわち、第１ＤＡ変換器１１は、図１（ｂ）に示すように第１電流源ＣＳ０〜第８電流源ＣＳ７がリング状に配置されており、ローパスエレメントローテーションアルゴリズムにより、入力されたデジタル信号をアナログ信号に順次変換する。第２ＤＡ変換器１２は、図１（ｂ）に示すように第１電流源ＣＳ０〜第８電流源ＣＳ７がリング状に配置されており、ハイパスエレメントローテーションアルゴリズムにより、入力されたデジタル信号をアナログ信号に順次変換する。
【００６１】
第１ＤＡＣ第１ポインタ２１及び第１ＤＡＣ第２ポインタ２２はそれぞれ、第１ＤＡ変換器１１に先に入力されたデジタル信号に応じて使用した電流源を記憶する。第２ＤＡＣ第１ポインタ３１及び第２ＤＡＣ第２ポインタ３２はそれぞれ、第２ＤＡ変換器１２に先に入力されたデジタル信号に応じて使用した電流源を記憶する。
【００６２】
第１入力スイッチ４１〜第４入力スイッチ４４は、第１ＤＡ変換器１１に第１デジタル信号Ｉinを入力するときに第２ＤＡ変換器１２に第２デジタル信号Ｑinを入力する。この場合、第１入力スイッチ４１及び第２入力スイッチ４２がオンし、第３入力スイッチ４３及び第４入力スイッチ４４がオフする。また、第１入力スイッチ４１〜第４入力スイッチ４４は、第２ＤＡ変換器１２に第１デジタル信号Ｉinを入力するときに第１ＤＡ変換器１１に第２デジタル信号Ｑinを入力する。この場合、第１入力スイッチ４１及び第２入力スイッチ４２がオフし、第３入力スイッチ４３及び第４入力スイッチ４４がオンする。第１入力スイッチ４１〜第４入力スイッチ４４は、第１デジタル信号Ｉin及び第２デジタル信号Ｑinが２対入力されるごとに、入力信号を交互に切り替える。すなわち、第１入力スイッチ４１〜第４入力スイッチ４４は、２個の第１デジタル信号Ｉinを第１ＤＡ変換器１１に入力し、２個の第２デジタル信号Ｑinを第２ＤＡ変換器１２に入力すると、切替動作を実行する。切替動作を実行した後、第１入力スイッチ４１〜第４入力スイッチ４４は、２個の第１デジタル信号Ｉinを第２ＤＡ変換器１２に入力し、２個の第２デジタル信号Ｑinを第１ＤＡ変換器１１に入力し、切替動作を再度実行する。
【００６３】
第１出力スイッチ５１〜第４出力スイッチ５４は、第１ＤＡ変換器１１から第１アナログ信号Ｉoutを出力するときに第２ＤＡ変換器１２から第２アナログ信号Ｑoutを出力する。この場合、第１出力スイッチ５１及び第２入力スイッチ５２がオンし、第３出力スイッチ５３及び第４出力スイッチ５４がオフする。また、第１出力スイッチ５１〜第４出力スイッチ５４は、第２ＤＡ変換器１２から第１アナログ信号Ｉoutを出力するときに第１ＤＡ変換器１１から第２アナログ信号Ｑoutを出力する。この場合、第１出力スイッチ５１及び第２入力スイッチ５２がオフし、第３出力スイッチ５３及び第４出力スイッチ５４がオンする。第１出力スイッチ５１〜第４出力スイッチ５４は、第１アナログ信号Ｉout及び第２アナログ信号Ｑoutが２対出力されるごとに、出力信号を交互に切り替える。すなわち、第１出力スイッチ５１〜第４出力スイッチ５４は、２個の第１アナログ信号Ｉoutを第１ＤＡ変換器１１から出力し、２個の第２アナログ信号Ｑoutを第２ＤＡ変換器１２から出力すると、切替動作を実行する。切替動作を実行した後、第１出力スイッチ５１〜第４出力スイッチ５４は、２個の第１アナログ信号Ｉoutを第２ＤＡ変換器１２から出力し、２個の第２アナログ信号Ｑoutを第１ＤＡ変換器１１から出力し、切替動作を再度実行する。
【００６４】
図１２は、ΔΣＤＡ変調器１の動作アルゴリズムを示す図である。
【００６５】
まず、ΔΣＤＡ変調器１に「４＋２ｊ」が入力される。第１入力スイッチ４１〜第４入力スイッチ４４は、「４」を第１デジタル信号Ｉinとして第１ＤＡ変換器１１に入力し、「２」を第２デジタル信号Ｑinとして第２ＤＡ変換器１２に入力する。第１ＤＡ変換器１１は、第１電流源ＣＳ０〜第４電流源ＣＳ３を使用して「４」を示す第１デジタル信号Ｉinをアナログ信号に変換する。第２ＤＡ変換器１２は、第１電流源ＣＳ０〜第２電流源ＣＳ１を使用して「２」を示す第２デジタル信号Ｑinをアナログ信号に変換する。第１ＤＡＣ第１ポインタ２１は第４電流源ＣＳ３を記憶し、第２ＤＡＣ第１ポインタ３１は第２電流源ＣＳ１を記憶する。第１出力スイッチ５１〜第４出力スイッチ５４は、第１ＤＡ変換器１１が変換した「４」を示すアナログ信号を第１アナログ信号Ｉoutとして出力し、第２ＤＡ変換器１２が変換した「２」を示すアナログ信号を第２アナログ信号Ｑoutとして出力する。
【００６６】
次いで、ΔΣＤＡ変調器１に「３＋２ｊ」が入力される。第１入力スイッチ４１〜第４入力スイッチ４４は、「３」を第１デジタル信号Ｉinとして第１ＤＡ変換器１１に入力し、「２」を第２デジタル信号Ｑinとして第２ＤＡ変換器１２に入力する。第１ＤＡ変換器１１は、第１電流源ＣＳ０〜第３電流源ＣＳ２を使用して「３」を示す第１デジタル信号Ｉinをアナログ信号に変換する。第２ＤＡ変換器１２は、第１電流源ＣＳ０〜第２電流源ＣＳ１を使用して「２」を示す第２デジタル信号Ｑinをアナログ信号に変換する。第１ＤＡＣ第２ポインタ２２は第３電流源ＣＳ２を記憶し、第２ＤＡＣ第２ポインタ３２は第２電流源ＣＳ１を記憶する。第１出力スイッチ５１〜第４出力スイッチ５４は、第１ＤＡ変換器１１が変換した「３」を示すアナログ信号を第１アナログ信号Ｉoutとして出力し、第２ＤＡ変換器１２が変換した「２」を示すアナログ信号を第２アナログ信号Ｑoutとして出力する。
【００６７】
次いで、ΔΣＤＡ変調器１に「２＋６ｊ」が入力される。第１入力スイッチ４１〜第４入力スイッチ４４は、「２」を第１デジタル信号Ｉinとして第２ＤＡ変換器１２に入力し、「６」を第２デジタル信号Ｑinとして第１ＤＡ変換器１１に入力する。第１ＤＡ変換器１１は、第１ＤＡＣ第１ポインタ２１に記憶される第４電流源ＣＳ３から順方向に位置する第１電流源ＣＳ０〜第２電流源ＣＳ１及び第５電流源ＣＳ４〜第８電流源ＣＳ７を使用して「６」を示す第２デジタル信号Ｉinをアナログ信号に変換する。第２ＤＡ変換器１２は、第２ＤＡＣ第１ポインタ３１に記憶される第２電流源ＣＳ１から逆方向の２個の電流源である第１電流源ＣＳ１〜第２電流源ＣＳ１を使用して「２」を示す第２デジタル信号Ｑinをアナログ信号に変換する。第１ＤＡＣ第１ポインタ２１は第２電流源ＣＳ１を記憶し、第２ＤＡＣ第１ポインタ３１は第１電流源ＣＳ０を記憶する。第１出力スイッチ５１〜第４出力スイッチ５４は、第２ＤＡ変換器１２が変換した「２」を示すアナログ信号を第１アナログ信号Ｉoutとして出力し、第１ＤＡ変換器１１が変換した「６」を示すアナログ信号を第２アナログ信号Ｑoutとして出力する。
【００６８】
次いで、ΔΣＤＡ変調器１に「２＋１ｊ」が入力される。第１入力スイッチ４１〜第４入力スイッチ４４は、「２」を第１デジタル信号Ｉinとして第２ＤＡ変換器１２に入力し、「１」を第２デジタル信号Ｑinとして第１ＤＡ変換器１１に入力する。第１ＤＡ変換器１１は、第１ＤＡＣ第２ポインタ２２に記憶される第３電流源ＣＳ２から順方向に位置する第４電流源ＣＳ３使用して「１」を示す第２デジタル信号Ｉinをアナログ信号に変換する。第２ＤＡ変換器１２は、第２ＤＡＣ第２ポインタ３２に記憶される第２電流源ＣＳ１から逆方向の２個の電流源である第１電流源ＣＳ１〜第２電流源ＣＳ１を使用して「２」を示す第２デジタル信号Ｑinをアナログ信号に変換する。第１ＤＡＣ第２ポインタ２２は第４電流源ＣＳ３を記憶し、第２ＤＡＣ第２ポインタ３２は第１電流源ＣＳ０を記憶する。第１出力スイッチ５１〜第４出力スイッチ５４は、第２ＤＡ変換器１２が変換した「２」を示すアナログ信号を第１アナログ信号Ｉoutとして出力し、第１ＤＡ変換器１１が変換した「１」を示すアナログ信号を第２アナログ信号Ｑoutとして出力する。
【００６９】
第１ＤＡ変換器１１と第２ＤＡ変換器１２に第１デジタル信号Ｉin及び第２デジタル信号Ｑinをそれぞれ、２対ずつ交互に入力するように第１入力スイッチ４１〜第４入力スイッチ４４を動作させるように制御する。また、第１ＤＡ変換器１１と第２ＤＡ変換器１２で変換されたアナログ信号を変第１デジタル信号Ｉin及び第２デジタル信号Ｑinとして、２対ずつ交互に出力するように第１出力スイッチ５１〜第４出力スイッチ５４を動作させるように制御する。第１ＤＡ変換器１１は、第１デジタル信号Ｉinを２個アナログ信号に変換すると、第２デジタル信号Ｑinを２個アナログ信号に変換する。第２ＤＡ変換器１２は、第１ＤＡ変換器１１が第１デジタル信号Ｉinをアナログ信号に変換するとき、第２デジタル信号Ｑinをアナログ信号に変換する。また、第２ＤＡ変換器１２は、第１ＤＡ変換器１１が第２デジタル信号Ｑinをアナログ信号に変換するとき、第１デジタル信号Ｉinをアナログ信号に変換する。
【００７０】
図１３は、ΔΣＤＡ変調器１の具体的な回路構成を示す回路ブロック図である。
【００７１】
ΔΣＤＡ変調器１は、第１ＤＡ変換器１１と、第２ＤＡ変換器１２と、第１変換器制御部１３と、第２変換器制御部１４と、入力選択部１５と、出力選択部１６とを有する。
【００７２】
第１変換器制御部１３は、第１ＤＡＣ第１ポインタ２１及び第１ＤＡＣ第２ポインタ２２を使用して、入力されるデジタル信号に応じてローパスエレメントローテーションアルゴリズムにより第１ＤＡ変換器１１の複数のセグメント素子を順次選択する。第２変換器制御部１４は、第２ＤＡＣ第１ポインタ３１及び第２ＤＡＣ第２ポインタ３２を使用して、入力されるデジタル信号に応じてハイパスエレメントローテーションアルゴリズムにより第２ＤＡ変換器５０２の複数のセグメント素子を順次選択する。入力選択部１５は、第１入力スイッチ４１〜第４入力スイッチ４４の機能を実現する。すなわち、入力選択部１５は、第１ＤＡ変換器１１に第１デジタル信号Ｉinを入力するときに第２ＤＡ変換器１２に第２デジタル信号Ｑinを入力する。また、入力選択部１５は、第２ＤＡ変換器１２に第１デジタル信号Ｉinを入力するときに第１ＤＡ変換器１１に第２デジタル信号Ｑinを入力する。入力選択部１５は、第１デジタル信号Ｉin及び第２デジタル信号Ｑinが２対入力されるごとに、入力信号を交互に切り替える。出力選択部１６は、第１出力スイッチ５１〜第４出力スイッチ５４の機能を実現する。出力選択部１６は、第１ＤＡ変換器１１から第１アナログ信号Ｉoutを出力するときに第２ＤＡ変換器１２に第２アナログ信号Ｑoutを出力する。また、出力選択部１６は、第２ＤＡ変換器１２から第１アナログ信号Ｉoutを出力するときに第１ＤＡ変換器１１から第２アナログ信号Ｑoutを出力する。出力選択部１６は、第１アナログ信号Ｉout及び第２アナログ信号Ｑoutが２対出力されるごとに、出力信号を交互に切り替える。
【００７３】
図１４（ａ）は、ΔΣＤＡ変調器１のパワースペクトラムの一例を示す図である。また、図１４（ｂ）は、ΔΣＤＡ変調器１のＯＳＲ（Over sampling Ratio）に対するＳＮＤＲ（Signal-to-noise and distortion ratio）の値のシミュレーション結果を示す図である。図１４（ｂ）において、四角はＤＷＡアルゴリズムを適用しない場合を示し、ひし形はＤＷＡアルゴリズムを適用したΔΣＤＡ変調器１のシミュレーション結果を示す。
【００７４】
図１４（ａ）に示すように、ΔΣＤＡ変調器１は信号帯域のノイズが低減されている。また、図１４（ｂ）に示すように、ΔΣＤＡ変調器１は、ＤＷＡアルゴリズムを適用しない場合と比較して良好なＳＮＤＲが得られる。
【００７５】
図１５は、第２実施形態に係る複素マルチバンドパスΔΣ変調器の回路ブロック図である。
【００７６】
ΔΣＤＡ変調器２は、第１ＤＡ変換器１１と、第２ＤＡ変換器１２と、第１ＤＡＣ第１ポインタ２１〜第１ＤＡＣ第４ポインタ２４と、第２ＤＡＣ第１ポインタ３１〜第２ＤＡＣ第４ポインタ３４とを有する。ΔΣＤＡ変調器１は、第１入力スイッチ６１〜第４入力スイッチ６４と、第１出力スイッチ７１〜第４出力スイッチ７４とを更に有する。ΔΣＤＡ変調器２は、第１ＤＡＣ第１ポインタ２１と第１ＤＡＣ第２ポインタ２２とに加えて、第１ＤＡＣ第３ポインタ２３と第１ＤＡＣ第４ポインタ２４とを有することが、ΔΣＤＡ変調器１と相違する。また、ΔΣＤＡ変調器２は、第２ＤＡＣ第１ポインタ３１と第２ＤＡＣ第２ポインタ３２とに加えて、第２ＤＡＣ第３ポインタ３３と第２ＤＡＣ第４ポインタ３４とを有することが、ΔΣＤＡ変調器１と更に相違する。また、ΔΣＤＡ変調器２は、第１入力スイッチ４１〜第４入力スイッチ４４の代わりに、第１入力スイッチ６１〜第４入力スイッチ６４が配置されることが、ΔΣＤＡ変調器１と更に相違する。また、ΔΣＤＡ変調器２は、第１出力スイッチ５１〜第４出力スイッチ５４の代わりに、第１出力スイッチ７１〜第４出力スイッチ７４が配置されることが、ΔΣＤＡ変調器１と更に相違する。
【００７７】
第１ＤＡＣ第３ポインタ２３及び第１ＤＡＣ第４ポインタ２４はそれぞれ、第１ＤＡ変換器１１に先に入力されたデジタル信号に応じて使用した電流源を記憶する。第２ＤＡＣ第３ポインタ３３及び第２ＤＡＣ第４ポインタ３４はそれぞれ、第２ＤＡ変換器１２に先に入力されたデジタル信号に応じて使用した電流源を記憶する。
【００７８】
第１入力スイッチ６１〜第４入力スイッチ６４は、入力信号を交互に切り替える周期が第１入力スイッチ４１〜第４入力スイッチ４４と相違する。第１入力スイッチ６１〜第４入力スイッチ６４は、第１デジタル信号Ｉin及び第２デジタル信号Ｑinが２対入力されるごとではなく、第１デジタル信号Ｉin及び第２デジタル信号Ｑinが４対入力されるごとに入力信号を交互に切り替える。すなわち、第１入力スイッチ６１〜第４入力スイッチ６４は、４個の第１デジタル信号Ｉinを第１ＤＡ変換器１１に入力し、４個の第２デジタル信号Ｑinを第２ＤＡ変換器１２に入力すると、切替動作を実行する。切替動作を実行した後、第１入力スイッチ６１〜第４入力スイッチ６４は、４個の第１デジタル信号Ｉinを第２ＤＡ変換器１２に入力し、４個の第２デジタル信号Ｑinを第１ＤＡ変換器１１に入力し、切替動作を再度実行する。
【００７９】
第１出力スイッチ７１〜第４出力スイッチ７４は、入力信号を交互に切り替える周期が第１出力スイッチ５１〜第４出力スイッチ５４と相違する。第１出力スイッチ７１〜第４出力スイッチ７４は、第１アナログ信号Ｉout及び第２アナログ信号Ｑoutが４対出力されるごとに、出力信号を交互に切り替える。すなわち、第１出力スイッチ７１〜第４出力スイッチ７４は、４個の第１アナログ信号Ｉoutを第１ＤＡ変換器１１から出力し、４個の第２アナログ信号Ｑoutを第２ＤＡ変換器１２から出力すると、切替動作を実行する。切替動作を実行した後、第１出力スイッチ７１〜第４出力スイッチ７４は、４個の第１アナログ信号Ｉoutを第２ＤＡ変換器１２から出力し、４個の第２アナログ信号Ｑoutを第１ＤＡ変換器１１から出力し、切替動作を再度実行する。
【００８０】
図１６は、ΔΣＤＡ変調器２の動作アルゴリズムを示す図である。
【００８１】
ΔΣＤＡ変調器２では、第１ＤＡ変換器１１と第２ＤＡ変換器１２とに第１デジタル信号Ｉin及び第２デジタル信号Ｑinをそれぞれ、４対ずつ交互に入力するように第１入力スイッチ４１〜第４入力スイッチ４４を動作させるように制御する。また、第１ＤＡ変換器１１と第２ＤＡ変換器１２で変換されたアナログ信号を変第１デジタル信号Ｉin及び第２デジタル信号Ｑinとして、４対ずつ交互に出力するように第１出力スイッチ５１〜第４出力スイッチ５４を動作させるように制御する。第１ＤＡ変換器１１は、４個の第１デジタル信号Ｉinをアナログ信号に変換すると、４個の第２デジタル信号Ｑinをアナログ信号に変換する。第２ＤＡ変換器１２は、第１ＤＡ変換器１１が第１デジタル信号Ｉinをアナログ信号に変換するとき、第２デジタル信号Ｑinをアナログ信号に変換する。また、第２ＤＡ変換器１２は、第１ＤＡ変換器１１が第２デジタル信号Ｑinをアナログ信号に変換するとき、第１デジタル信号Ｉinをアナログ信号に変換する。
【００８２】
図１７は、ΔΣＤＡ変調器２の具体的な回路構成を示す回路ブロック図である。
【００８３】
ΔΣＤＡ変調器１は、第１ＤＡ変換器１１と、第２ＤＡ変換器１２と、第１変換器制御部１７と、第２変換器制御部１８と、入力選択部１９と、出力選択部２０とを有する。
【００８４】
第１変換器制御部１７は、４個のポインタを使用して、入力されるデジタル信号に応じてローパスエレメントローテーションアルゴリズムにより第１ＤＡ変換器１１の複数のセグメント素子を順次選択する。第２変換器制御部１８は、４個のポインタを使用して、入力されるデジタル信号に応じてハイパスエレメントローテーションアルゴリズムにより第２ＤＡ変換器５０２の複数のセグメント素子を順次選択する。入力選択部１９は、第１入力スイッチ６１〜第４入力スイッチ６４の機能を実現する。すなわち、入力選択部１９は、第１ＤＡ変換器１１に第１デジタル信号Ｉinを入力するときに第２ＤＡ変換器１２に第２デジタル信号Ｑinを入力する。また、入力選択部１５は、第２ＤＡ変換器１２に第１デジタル信号Ｉinを入力するときに第１ＤＡ変換器１１に第２デジタル信号Ｑinを入力する。入力選択部１９は、第１デジタル信号Ｉin及び第２デジタル信号Ｑinが４対入力されるごとに、入力信号を交互に切り替える。出力選択部２０は、第１出力スイッチ７１〜第４出力スイッチ７４の機能を実現する。出力選択部２０は、第１ＤＡ変換器１１から第１アナログ信号Ｉoutを出力するときに第２ＤＡ変換器１２に第２アナログ信号Ｑoutを出力する。また、出力選択部２０は、第２ＤＡ変換器１２から第１アナログ信号Ｉoutを出力するときに第１ＤＡ変換器１１から第２アナログ信号Ｑoutを出力する。出力選択部２０は、第１アナログ信号Ｉout及び第２アナログ信号Ｑoutが４対出力されるごとに、出力信号を交互に切り替える。
【００８５】
図１８（ａ）はΔΣＤＡ変調器２のパワースペクトラムの一例を示す図であり、図１８（ｂ）はＤＷＡアルゴリズムを適用しないΔΣＤＡ変調器のパワースペクトラムの一例を示す図である。図１８（ｃ）は、ΔΣＤＡ変調器２のＯＳＲ（Over sampling Ratio）に対するＳＮＤＲ（Signal-to-noise and distortion ratio）の値のシミュレーション結果を示す図である。図１８（ｃ）において、四角はＤＷＡアルゴリズムを適用しない場合を示し、ひし形はＤＷＡアルゴリズムを適用したΔΣＤＡ変調器１のシミュレーション結果を示す。
【００８６】
図１８（ａ）に示すように、ΔΣＤＡ変調器２は信号帯域のノイズが低減されている。一方、図１８（ｂ）に示すように、ＤＷＡアルゴリズムを適用しないΔΣＤＡ変調器では、信号帯域に多くのノイズが生じている。図１８（ｃ）に示すように、ΔΣＤＡ変調器１は、ＤＷＡアルゴリズムを適用しない場合と比較して良好なＳＮＤＲが得られる。
【００８７】
図１９は、第３実施形態に係る複素マルチバンドパスΔΣ変調器の回路ブロック図である。
【００８８】
ΔΣＡＤ変調器２００は、ΔΣＤＡ変調器２０１と、第１ＡＤ変換器２１１と、第２ＡＤ変換器２１２と、第１減算器２２１と、第２減算器２２２と、複素マルチバンドパスフィルタ２３０とを有する。
【００８９】
ΔΣＤＡ変調器２０１は、ΔΣＤＡ変調器１又は２と同様な構成及び機能を有する。ΔΣＤＡ変調器２０１は、第１デジタル信号ＩoutをＤＡ変調して、第１フィードバック信号として第１減算器２２１に出力し、第２デジタル信号ＱoutをＤＡ変調して、第２フィードバック信号として第２減算器２２２に出力する。第１ＡＤ変換器２１１は複素マルチバンドパスフィルタ２３０がフィルタリングした信号を第１デジタル信号ＩoutにＡＤ変換し、第２ＡＤ変換器２１２は複素マルチバンドパスフィルタ２３０がフィルタリングした信号を第２デジタル信号ＱoutにＡＤ変換する。第１減算器２２１はΔΣＤＡ変調器２０１から出力される第１フィードバック信号を第１アナログ信号Ｉinから減算し、第２減算器２２２はΔΣＤＡ変調器２０１から出力される第２フィードバック信号を第２アナログ信号Ｑinから減算する。
【００９０】
複素マルチバンドパスフィルタ２３０は、Ｎ次の信号帯域を有するフィルタである。ΔΣＤＡ変調器１を、ΔΣＤＡ変調器２０１として使用するとき、複素マルチバンドパスフィルタ２３０として２次の信号帯域を有するフィルタを使用する。ΔΣＤＡ変調器２を、ΔΣＤＡ変調器２０１として使用するとき、複素マルチバンドパスフィルタ２３０として４次の信号帯域を有するフィルタを使用する。
【００９１】
ΔΣＤＡ変調器１では、第１変換器制御部１３は、入力される２個のデジタル信号のそれぞれに対応する２個のポインタを使用してローパスエレメントローテーションアルゴリズムにより第１ＤＡ変換器１１のセグメント素子を順次選択する。また、第２変換器制御部１４は、入力される２個のデジタル信号のそれぞれに対応する２個のポインタを使用してハイパスエレメントローテーションアルゴリズムにより第２ＤＡ変換器１２のセグメント素子を順次選択する。また、入力選択部１５は第１デジタル信号Ｉin及び第２デジタル信号Ｑinを２個ごとに交互に選択し、出力選択部１６は、第１アナログ信号Ｉout及び第２アナログ信Ｑout号を２個ごとに交互に選択する。
【００９２】
また、ΔΣＤＡ変調器２では、第１変換器制御部１７は、入力される４個のデジタル信号のそれぞれに対応する４個のポインタを使用してローパスエレメントローテーションアルゴリズムにより第１ＤＡ変換器１１のセグメント素子を順次選択する。また、第２変換器制御部１８は、入力される４個のデジタル信号のそれぞれに対応する４個のポインタを使用してハイパスエレメントローテーションアルゴリズムにより第２ＤＡ変換器１２のセグメント素子を順次選択する。また、入力選択部１９は第１デジタル信号Ｉin及び第２デジタル信号Ｑinを４個ごとに交互に選択し、出力選択部２０は、第１アナログ信号Ｉout及び第２アナログ信Ｑout号を４個ごとに交互に選択する。
【００９３】
ΔΣＤＡ変調器１及び２はそれぞれ、このような構成を有することにより、複素マルチバンドパスΔΣ変調が可能になり、ΔΣＤＡ変調器１の後段に配置されるアナログフィルタに要求される性能を軽減することができる。
【００９４】
図１０（ｂ）に示すように、ΔΣＤＡ変調器１の信号帯域はｆn／ｆs＝−３／８及び１／８であり、ΔΣＤＡ変調器２の信号帯域はｆn／ｆs＝−７／１６、−３／１６、１／１６及び５／１６である。ΔΣＤＡ変調器１及び２では、正負の信号帯域で絶対値が相違する。一方、図８（ｂ）及び図９（ｂ）に示すように、２次マルチバンドパスΔΣＤＡ変調器７００の信号帯域はｆn／ｆs＝±１／２であり、２次マルチバンドパスΔΣＤＡ変調器７１０信号帯域はｆn／ｆs＝１／４であり、正負の信号帯域で絶対値が同一である。ΔΣＤＡ変調器１及び２では、正負の信号帯域で絶対値が相違しており、信号帯域を有効に活用できる。また、ΔΣＤＡ変調器１及び２では、信号帯域近傍で良好なノイズの広がりが実現可能である。
【００９５】
また、図２０に示すように、ΔΣＤＡ変調器１及び２では、マルチビット化することにより、パワースペクトラムの絶対値を小さくすることができるため、後段に配置されるアナログフィルタに要求される遮断特性の急峻度が緩和される。
【００９６】
ΔΣＤＡ変調器１では第１ＤＡ変換器１１及び第２ＤＡ変換器１２に入出力される信号を２個ずつ切り換え、ΔΣＤＡ変調器２では第１ＤＡ変換器１１及び第２ＤＡ変換器１２に入出力される信号を４個ずつ切り換える。しかしながら、ΔΣＤＡ変調器では、第１ＤＡ変換器１１及び第２ＤＡ変換器１２に入出力される信号を、２以上の整数であるＮ個ごとに交互に切り換える構成としてもよい。
【００９７】
第１ＤＡ変換器１１及び第２ＤＡ変換器１２に入出力される信号を、Ｎ個ごとに交互に切り換える構成とする場合、第１変換器制御部１３及び第２変換器制御部１４は、入出力されるＮ個のデジタル信号のそれぞれに対応するＮ個のポインタを有する構成になる。
【００９８】
第１ＤＡ変換器１１及び第２ＤＡ変換器１２はそれぞれ、図１（ｂ）に示すように第１電流源ＣＳ０〜第８電流源ＣＳ７がリング状に配置される構造を有するが、第１電流源ＣＳ０〜第８電流源ＣＳ７の代わりに８つの電圧源を有する電圧駆動型の構造としてもよい。また、電流源又は電圧源の数は、ＤＡ変換器の精度に応じて適当な数を選択することができる。
【００９９】
第１変換器制御部１３及び１７は、第１ＤＡＣ第１ポインタ２１〜第１ＤＡＣ第４ポインタ２４がそれぞれ示す電流源の順方向に隣接する電流源から単数又は複数の電流源を順方向に選択する。しかしながら、第１変換器制御部１３及び１７は、第１ＤＡＣ第１ポインタ２１〜第１ＤＡＣ第４ポインタ２４がそれぞれ示す電流源を含めて単数又は複数の電流源を順方向に選択する構成としてもよい。
【０１００】
第２変換器制御部１４及び１８は、第２ＤＡＣ第１ポインタ３１〜第２ＤＡＣ第４ポインタ３４がそれぞれ示す電流源を含めて単数又は複数の電流源を順方向又は逆方向に選択する。しかしながら、第２変換器制御部１４及び１８は、第１ＤＡＣ第１ポインタ２１〜第１ＤＡＣ第４ポインタ２４がそれぞれ示す電流源の順方向又は逆方向に隣接する電流源から単数又は複数の電流源を選択する構成としてもよい。
【符号の説明】
【０１０１】
１、２、２０１    ΔΣＤＡ変調器
１１    第１ＤＡ変換器
１２    第２ＤＡ変換器
１３、１７    第１変換器制御部
１４、１８    第４変換器制御部
１５、１９    入力選択部
１６、２０    出力選択部
２１〜２４    第１ＤＡＣ第１ポインタ〜第１ＤＡＣ第４ポインタ
３１〜３４    第２ＤＡＣ第１ポインタ〜第２ＤＡＣ第４ポインタ
４１〜４４、６１〜６４    第１入力スイッチ〜第４入力スイッチ
５１〜５４、７１〜７４    第１出力スイッチ〜第４出力スイッチ
２００    ΔΣＡＤ変調器
２１１    第１ＡＤ変換器
２１２    第２ＡＤ変換器
２３０    複素マルチバンドパスフィルタ
【図１】
2015095816.tif 000017
【図２】
2015095816.tif 000018
【図３】
2015095816.tif 000019
【図４】
2015095816.tif 000020
【図５】
2015095816.tif 000021
【図６】
2015095816.tif 000022
【図７】
2015095816.tif 000023
【図８】
2015095816.tif 000024
【図９】
2015095816.tif 000025
【図１０】
2015095816.tif 000026
【図１１】
2015095816.tif 000027
【図１２】
2015095816.tif 000028
【図１３】
2015095816.tif 000029
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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