(57)【要約】【課題】周辺回路領域に設けられる素子分離領域の幅をＦ値に収める。【解決手段】半導体装置１は、メモリセルアレイ部ＣＡ内をｘ方向に延在する第１の溝Ｔ１、及び、メモリセルアレイ部ＣＡ内をｙ方向に延在する第２の溝Ｔ２が主面に形成された半導体基板と、第１の絶縁膜を介して第１の溝Ｔ１に埋め込まれた第１の導電体からなるビット線ＢＬと、第２の絶縁膜を介して第２の溝Ｔ２に埋め込まれたワード線ＷＬと、主面に埋め込まれることによって素子分離領域を画定する素子分離用絶縁膜３と、素子分離領域に囲まれることによって周辺回路領域内に画定される素子形成領域Ｋ１を横切るように形成された第３の溝Ｔ３に、第１の絶縁膜を介して埋め込まれた第１の導電体からなる第１の埋め込み配線とを備える。【選択図】図２
2015095495.tif 000002
【特許請求の範囲】
【請求項１】
主面にメモリセルアレイ領域及び周辺回路領域を有するとともに、前記メモリセルアレイ領域内を第１の方向に延在する第１の溝と、前記メモリセルアレイ領域内を前記第１の方向と交差する第２の方向に延在する第２の溝とが前記主面に形成された半導体基板と、
前記第１の溝の内面を覆う第１の絶縁膜と、
前記第１の絶縁膜を介して前記第１の溝に埋め込まれた第１の導電体からなるビット線と、
前記第２の溝の内面を覆う第２の絶縁膜と、
前記第２の絶縁膜を介して前記第２の溝に埋め込まれた第２の導電体からなるワード線と、
前記主面に埋め込まれることによって素子分離領域を画定する素子分離用絶縁膜と、
前記素子分離領域に囲まれることによって前記周辺回路領域内に画定される素子形成領域を横切るように前記主面に形成された第３の溝に、前記第１の絶縁膜を介して埋め込まれた前記第１の導電体からなる第１の埋め込み配線と
を備えることを特徴とする半導体装置。
【請求項２】
前記素子分離領域内に前記第１の埋め込み配線と交差するように形成された第４の溝に埋め込まれた前記第２の導電体からなる第２の埋め込み配線と、
上面で前記第２の埋め込み配線の下面に接し、かつ下面で前記第１の埋め込み配線の上面に接する導電体間コンタクト導体と
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の埋め込み配線の上面に接するコンタクト導体
をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の埋め込み配線の上面に接するのコンタクト導体
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第３の溝は、前記第１の方向に延在するように形成される
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第４の溝は、前記第２の方向に延在するように形成される
ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項７】
前記半導体基板のうち前記第１及び第２の溝それぞれの側面に接する領域によって構成されるピラー部の下部に形成された下部拡散層と、
前記ピラー部の上部に形成された上部拡散層とをさらに備え、
前記第１の絶縁膜は、前記下部拡散層を前記第１の溝内に露出させる開口部を有し、
前記第１の導電体は前記開口部を通して前記下部拡散層と直接接する
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
主面にメモリセルアレイ領域及び周辺回路領域を有するとともに、前記メモリセルアレイ領域内を第１の方向に延在する第１の溝と、前記メモリセルアレイ領域内を前記第１の方向と交差する第２の方向に延在する第２の溝とが前記主面に形成された半導体基板と、
前記第１の溝の内面を覆う第１の絶縁膜と、
前記第１の絶縁膜を介して前記第１の溝に埋め込まれた第１の導電体からなるビット線と、
前記第２の溝の内面を覆う第２の絶縁膜と、
前記第２の絶縁膜を介して前記第２の溝に埋め込まれた第２の導電体からなるワード線と、
前記主面に埋め込まれることによって素子分離領域を画定する素子分離用絶縁膜と、
前記素子分離領域に囲まれることによって前記周辺回路領域内に画定される素子形成領域を横切るように前記主面に形成された第４の溝に、前記第２の絶縁膜を介して埋め込まれた前記第２の導電体からなる第２の埋め込み配線と
を備えることを特徴とする半導体装置。
【請求項９】
前記素子分離領域内に前記第２の埋め込み配線と交差するように形成された第３の溝に埋め込まれた前記第１の導電体からなる第１の埋め込み配線と、
上面で前記第２の埋め込み配線の下面に接し、かつ下面で前記第１の埋め込み配線の上面に接する導電体間コンタクト導体と
をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の埋め込み配線の上面に接するコンタクト導体
をさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の埋め込み配線の上面に接するコンタクト導体
をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記第４の溝は、前記第２の方向に延在するように形成される
ことを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第３の溝は、前記第１の方向に延在するように形成される
ことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１４】
前記半導体基板のうち前記第１及び第２の溝それぞれの側面に接する領域によって構成されるピラー部の下部に形成された下部拡散層と、
前記ピラー部の上部に形成された上部拡散層とをさらに備え、
前記第１の絶縁膜は、前記下部拡散層を前記第１の溝内に露出させる開口部を有し、
前記第１の導電体は前記開口部を通して前記下部拡散層と直接接する
ことを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
半導体基板の主面に素子分離用絶縁膜を埋め込むことにより、メモリセルアレイが形成される第１の素子形成領域と、周辺回路が形成される第２の素子形成領域とを画定する工程と、
第１の方向に延在する第１の溝を前記第１の素子形成領域に形成するとともに、前記第１の方向に延在する第３の溝を前記第２の素子形成領域を横切るように形成する工程と、
前記第１及び第３の溝それぞれの内面を覆う第１の絶縁膜を形成する工程と、
前記第１及び第３の溝それぞれの下部に第１の導電膜を埋め込む工程と、
前記第１の導電膜を形成した後、前記第１及び第３の溝それぞれの内側面に、サイドウォール形状の第３の絶縁膜を形成する工程と、
前記第１の導電膜を選択的にエッチングすることにより、前記第３の絶縁膜と前記第１の導電膜の間に前記第１の絶縁膜を露出させる工程と、
前記第１の溝の前記第１の方向と交差する第２の方向の両側面のうちの一方を露出させる第１の開口部を有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記第１の絶縁膜を選択的にエッチングすることにより、前記第１の溝内に形成された前記第１の絶縁膜に第２の開口部を形成する工程と、
前記第１及び第３の溝それぞれの下部に第２の導電膜を埋め込むとともに、前記第２の開口部を通じて前記半導体基板内に不純物を拡散させることにより下部拡散層を形成する工程と、
前記第２の導電膜を形成した後、前記第１及び第３の溝を第４の絶縁膜で埋める工程と、
前記第２の方向に延在する第２の溝を前記第１の素子形成領域に形成する工程と、
前記第２の溝の内面を覆う第２の絶縁膜を形成する工程と、
前記第２の溝の内部に第３の導電膜を形成する工程と、
前記第３の導電膜を形成した後、前記第２の溝を第５の絶縁膜で埋める工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１６】
前記第２の溝を形成する工程では、前記素子分離用絶縁膜内を前記第２の方向に延在する第４の溝も形成し、
前記第３の導電膜を形成する工程では、前記第４の溝の内部にも前記第３の導電膜を形成し、
前記第２の溝を前記第５の絶縁膜で埋める工程では、前記第４の溝も前記第５の絶縁膜で埋め、
前記第３の導電膜を形成する前に前記第４の溝の底部に露出した前記第４の絶縁膜を選択的にエッチングすることにより、底部に前記第２の導電膜が露出した第３の開口部を前記第４の絶縁膜に形成する工程をさらに備える
ことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
半導体基板の主面に素子分離用絶縁膜を埋め込むことにより、メモリセルアレイが形成される第１の素子形成領域と、周辺回路が形成される第３の素子形成領域とを画定する工程と、
第１の方向に延在する第１の溝を前記第１の素子形成領域に形成する工程と、
前記第１の溝の内面を覆う第１の絶縁膜を形成する工程と、
前記第１の溝の下部に第１の導電膜を埋め込む工程と、
前記第１の導電膜を形成した後、前記第１の溝の内側面に、サイドウォール形状の第３の絶縁膜を形成する工程と、
前記第１の導電膜を選択的にエッチングすることにより、前記第３の絶縁膜と前記第１の導電膜の間に前記第１の絶縁膜を露出させる工程と、
前記第１の溝の前記第１の方向と交差する第２の方向の両側面のうちの一方を露出させる第１の開口部を有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記第１の絶縁膜を選択的にエッチングすることにより、前記第１の溝内に形成された前記第１の絶縁膜に第２の開口部を形成する工程と、
前記第１の溝の下部に第２の導電膜を埋め込むとともに、前記第２の開口部を通じて前記半導体基板内に不純物を拡散させることにより下部拡散層を形成する工程と、
前記第２の導電膜を形成した後、前記第１の溝を第４の絶縁膜で埋める工程と、
前記第２の方向に延在する第２の溝を前記第１の素子形成領域に形成するとともに、前記第２の方向に延在する第４の溝を前記第３の素子形成領域を横切るように形成する工程と、
前記第２及び第４の溝それぞれの内面を覆う第２の絶縁膜を形成する工程と、
前記第２及び第４の溝それぞれの内部に第３の導電膜を形成する工程と、
前記第３の導電膜を形成した後、前記第２及び第４の溝を第５の絶縁膜で埋める工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１８】
前記第１の溝を形成する工程では、前記素子分離用絶縁膜内を前記第１の方向に延在する第３の溝も形成し、
前記第１の導電膜を形成する工程では、前記第３の溝の下部にも前記第１の導電膜を形成し、
前記第２の導電膜を形成する工程では、前記第３の溝の下部にも前記第２の導電膜を形成し、
前記第１の溝を前記第４の絶縁膜で埋める工程では、前記第３の溝も前記第４の絶縁膜で埋め、
前記第３の導電膜を形成する前に前記第４の溝の底部に露出した前記第４の絶縁膜を選択的にエッチングすることにより、底部に前記第２の導電膜が露出した第３の開口部を前記第４の絶縁膜に形成する工程をさらに備える
ことを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、素子分離領域が形成された周辺回路領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置は、一般に、メモリセルアレイが形成されるメモリセルアレイ領域と、周辺回路が形成される周辺回路領域とが半導体基板の主面に配置された構造を有している。このうち周辺回路領域については、周辺回路を構成する多数の素子の間の絶縁を確保するため、特許文献１，３，４に示されるように、素子間に素子分離領域が設けられる。この素子分離領域は、半導体基板に埋め込んだ絶縁膜（素子分離用絶縁膜）によって構成される。
【０００３】
一方、メモリセルアレイ領域については、格子状に配置されるビット線及びワード線を、素子分離領域として機能するように配置することにより、素子分離領域を特に設けなくともセルトランジスタ間の素子分離を行うことができる。特許文献１〜５には、素子分離領域を有しないメモリセルアレイ領域の例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１３３４３７号公報
【特許文献２】特開平０８−３３０５４５号公報
【特許文献３】特開２００９−１１７８６０号公報
【特許文献４】国際公開２００６／０３５５０３号公報
【特許文献５】特開平０４−３０２４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、素子分離領域は素子が形成されない領域であることから、半導体装置の小型化のためには、できるだけ素子分離領域の幅（素子間の空隙幅）を小さくすることが好ましい。具体的には、素子分離領域の幅を、リソグラフィの最小加工寸法であるＦ値に収めることが好ましい。
【０００６】
しかしながら、素子分離用絶縁膜によって十分な素子分離効果を得るためにはある程度の厚みが必要であり、一方で近年Ｆ値の縮小が進んでいることから、現状では、素子分離領域の幅をＦ値に収めることは困難である。それゆえ、素子分離領域の幅をＦ値に比べてある程度大きな値とせざるを得ず、これが周辺回路領域の高集積化を困難にし、ひいては半導体装置の小型化を困難にする要因のひとつとなっている。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、主面にメモリセルアレイ領域及び周辺回路領域を有するとともに、前記メモリセルアレイ領域内を第１の方向に延在する第１の溝と、前記メモリセルアレイ領域内を前記第１の方向と交差する第２の方向に延在する第２の溝とが前記主面に形成された半導体基板と、前記第１の溝の内面を覆う第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝に埋め込まれた第１の導電体からなるビット線と、前記第２の溝の内面を覆う第２の絶縁膜と、前記第２の絶縁膜を介して前記第２の溝に埋め込まれた第２の導電体からなるワード線と、前記主面に埋め込まれることによって素子分離領域を画定する素子分離用絶縁膜と、前記素子分離領域に囲まれることによって前記周辺回路領域内に画定される素子形成領域を横切るように前記主面に形成された第３の溝に、前記第１の絶縁膜を介して埋め込まれた前記第１の導電体からなる第１の埋め込み配線とを備えることを特徴とする。
【０００８】
本発明の他の一側面による半導体装置は、主面にメモリセルアレイ領域及び周辺回路領域を有するとともに、前記メモリセルアレイ領域内を第１の方向に延在する第１の溝と、前記メモリセルアレイ領域内を前記第１の方向と交差する第２の方向に延在する第２の溝とが前記主面に形成された半導体基板と、前記第１の溝の内面を覆う第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝に埋め込まれた第１の導電体からなるビット線と、前記第２の溝の内面を覆う第２の絶縁膜と、前記第２の絶縁膜を介して前記第２の溝に埋め込まれた第２の導電体からなるワード線と、前記主面に埋め込まれることによって素子分離領域を画定する素子分離用絶縁膜と、前記素子分離領域に囲まれることによって前記周辺回路領域内に画定される素子形成領域を横切るように前記主面に形成された第４の溝に、前記第２の絶縁膜を介して埋め込まれた前記第２の導電体からなる第２の埋め込み配線とを備えることを特徴とする。
【０００９】
本発明のさらに他の一側面による半導体装置の製造方法は、半導体基板の主面に素子分離用絶縁膜を埋め込むことにより、メモリセルアレイが形成される第１の素子形成領域と、周辺回路が形成される第２の素子形成領域とを画定する工程と、第１の方向に延在する第１の溝を前記第１の素子形成領域に形成するとともに、前記第１の方向に延在する第３の溝を前記第２の素子形成領域を横切るように形成する工程と、前記第１及び第３の溝それぞれの内面を覆う第１の絶縁膜を形成する工程と、前記第１及び第３の溝それぞれの下部に第１の導電膜を埋め込む工程と、前記第１の導電膜を形成した後、前記第１及び第３の溝それぞれの内側面に、サイドウォール形状の第３の絶縁膜を形成する工程と、前記第１の導電膜を選択的にエッチングすることにより、前記第３の絶縁膜と前記第１の導電膜の間に前記第１の絶縁膜を露出させる工程と、前記第１の溝の前記第１の方向と交差する第２の方向の両側面のうちの一方を露出させる第１の開口部を有する第１のマスク膜を形成する工程と、前記第１のマスク膜をマスクとして前記第１の絶縁膜を選択的にエッチングすることにより、前記第１の溝内に形成された前記第１の絶縁膜に第２の開口部を形成する工程と、前記第１及び第３の溝それぞれの下部に第２の導電膜を埋め込むとともに、前記第２の開口部を通じて前記半導体基板内に不純物を拡散させることにより下部拡散層を形成する工程と、前記第２の導電膜を形成した後、前記第１及び第３の溝を第４の絶縁膜で埋める工程と、前記第２の方向に延在する第２の溝を前記第１の素子形成領域に形成する工程と、前記第２の溝の内面を覆う第２の絶縁膜を形成する工程と、前記第２の溝の内部に第３の導電膜を形成する工程と、前記第３の導電膜を形成した後、前記第２の溝を第５の絶縁膜で埋める工程とを備えることを特徴とする。
【００１０】
本発明のさらに他の一側面による半導体装置の製造方法は、半導体基板の主面に素子分離用絶縁膜を埋め込むことにより、メモリセルアレイが形成される第１の素子形成領域と、周辺回路が形成される第３の素子形成領域とを画定する工程と、第１の方向に延在する第１の溝を前記第１の素子形成領域に形成する工程と、前記第１の溝の内面を覆う第１の絶縁膜を形成する工程と、前記第１の溝の下部に第１の導電膜を埋め込む工程と、前記第１の導電膜を形成した後、前記第１の溝の内側面に、サイドウォール形状の第３の絶縁膜を形成する工程と、前記第１の導電膜を選択的にエッチングすることにより、前記第３の絶縁膜と前記第１の導電膜の間に前記第１の絶縁膜を露出させる工程と、前記第１の溝の前記第１の方向と交差する第２の方向の両側面のうちの一方を露出させる第１の開口部を有する第１のマスク膜を形成する工程と、前記第１のマスク膜をマスクとして前記第１の絶縁膜を選択的にエッチングすることにより、前記第１の溝内に形成された前記第１の絶縁膜に第２の開口部を形成する工程と、前記第１の溝の下部に第２の導電膜を埋め込むとともに、前記第２の開口部を通じて前記半導体基板内に不純物を拡散させることにより下部拡散層を形成する工程と、前記第２の導電膜を形成した後、前記第１の溝を第４の絶縁膜で埋める工程と、前記第２の方向に延在する第２の溝を前記第１の素子形成領域に形成するとともに、前記第２の方向に延在する第４の溝を前記第３の素子形成領域を横切るように形成する工程と、前記第２及び第４の溝それぞれの内面を覆う第２の絶縁膜を形成する工程と、前記第２及び第４の溝それぞれの内部に第３の導電膜を形成する工程と、前記第３の導電膜を形成した後、前記第２及び第４の溝を第５の絶縁膜で埋める工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、それぞれ導電体である第１の埋め込み配線又は第２の埋め込み配線が素子分離領域を構成するため、周辺回路領域に設けられる素子分離領域の幅を、Ｆ値に収めることが可能になる。加えて、上記のような構造を有する第１の埋め込み配線はビット線と共通の工程で作成でき、上記のような構造を有する第２の埋め込み配線はワード線と共通の工程で作成できるので、これらを形成するための工程を新たに追加することなく、周辺回路領域の素子分離領域を形成することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は、本発明の好ましい実施の形態による半導体装置１の平面的な構成を示す模式図であり、（ｂ）は、（ａ）に示したメモリブロックＭＢの拡大図である。
【図２】図１（ｂ）に示したメモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図３】（ａ）〜（ｃ）はそれぞれ、図２のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図４】（ａ）〜（ｄ）はそれぞれ、図２のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図５】（ａ）〜（ｄ）はそれぞれ、図２のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図６】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図７】（ａ）〜（ｃ）はそれぞれ、図６のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図８】（ａ）〜（ｄ）はそれぞれ、図６のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図９】（ａ）〜（ｄ）はそれぞれ、図６のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図１０】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図１１】（ａ）〜（ｃ）はそれぞれ、図１０のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図１２】（ａ）〜（ｄ）はそれぞれ、図１０のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図１３】（ａ）〜（ｄ）はそれぞれ、図１０のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図１４】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図１５】（ａ）〜（ｃ）はそれぞれ、図１４のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図１６】（ａ）〜（ｄ）はそれぞれ、図１４のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図１７】（ａ）〜（ｄ）はそれぞれ、図１４のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図１８】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図１９】（ａ）〜（ｃ）はそれぞれ、図１８のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図２０】（ａ）〜（ｄ）はそれぞれ、図１８のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図２１】（ａ）〜（ｄ）はそれぞれ、図１８のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図２２】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図２３】（ａ）〜（ｃ）はそれぞれ、図２２のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図２４】（ａ）〜（ｄ）はそれぞれ、図２２のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図２５】（ａ）〜（ｄ）はそれぞれ、図２２のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図２６】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図２７】（ａ）〜（ｃ）はそれぞれ、図２６のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図２８】（ａ）〜（ｄ）はそれぞれ、図２６のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図２９】（ａ）〜（ｄ）はそれぞれ、図２６のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図３０】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図３１】（ａ）〜（ｃ）はそれぞれ、図３０のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図３２】（ａ）〜（ｄ）はそれぞれ、図３０のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図３３】（ａ）〜（ｄ）はそれぞれ、図３０のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図３４】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図３５】（ａ）〜（ｃ）はそれぞれ、図３４のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図３６】（ａ）〜（ｄ）はそれぞれ、図３４のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図３７】（ａ）〜（ｄ）はそれぞれ、図３４のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図３８】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図３９】（ａ）〜（ｃ）はそれぞれ、図３８のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図４０】（ａ）〜（ｄ）はそれぞれ、図３８のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図４１】（ａ）〜（ｄ）はそれぞれ、図３８のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図４２】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図４３】（ａ）〜（ｃ）はそれぞれ、図４２のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図４４】（ａ）〜（ｄ）はそれぞれ、図４２のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図４５】（ａ）〜（ｄ）はそれぞれ、図４２のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図４６】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図４７】（ａ）〜（ｃ）はそれぞれ、図４６のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図４８】（ａ）〜（ｄ）はそれぞれ、図４６のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図４９】（ａ）〜（ｄ）はそれぞれ、図４６のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図５０】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図５１】（ａ）〜（ｃ）はそれぞれ、図５０のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図５２】（ａ）〜（ｄ）はそれぞれ、図５０のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図５３】（ａ）〜（ｄ）はそれぞれ、図５０のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図５４】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図５５】（ａ）〜（ｃ）はそれぞれ、図５４のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図５６】（ａ）〜（ｄ）はそれぞれ、図５４のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図５７】（ａ）〜（ｄ）はそれぞれ、図５４のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図５８】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図５９】（ａ）〜（ｃ）はそれぞれ、図５８のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図６０】（ａ）〜（ｄ）はそれぞれ、図５８のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図６１】（ａ）〜（ｄ）はそれぞれ、図５８のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図６２】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図６３】（ａ）〜（ｃ）はそれぞれ、図６２のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図６４】（ａ）〜（ｄ）はそれぞれ、図６２のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図６５】（ａ）〜（ｄ）はそれぞれ、図６２のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図６６】図１（ｂ）に示したメモリセルアレイ部ＣＡ、第３の回路部Ｃ３、及び第４の回路部Ｃ４の平面的な構成を示す模式図である。
【図６７】（ａ）〜（ｄ）はそれぞれ、図６６のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図６８】（ａ）〜（ｄ）はそれぞれ、図６６のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図６９】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第３の回路部Ｃ３、及び第４の回路部Ｃ４の平面的な構成を示す模式図である。
【図７０】（ａ）〜（ｄ）はそれぞれ、図６９のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図７１】（ａ）〜（ｄ）はそれぞれ、図６９のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図７２】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第３の回路部Ｃ３、及び第４の回路部Ｃ４の平面的な構成を示す模式図である。
【図７３】（ａ）〜（ｄ）はそれぞれ、図７２のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図７４】（ａ）〜（ｄ）はそれぞれ、図７２のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図７５】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第３の回路部Ｃ３、及び第４の回路部Ｃ４の平面的な構成を示す模式図である。
【図７６】（ａ）〜（ｄ）はそれぞれ、図７５のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図７７】（ａ）〜（ｄ）はそれぞれ、図７５のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図７８】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第３の回路部Ｃ３、及び第４の回路部Ｃ４の平面的な構成を示す模式図である。
【図７９】（ａ）〜（ｄ）はそれぞれ、図７８のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図８０】（ａ）〜（ｄ）はそれぞれ、図７８のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図８１】図１（ｂ）に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第３の回路部Ｃ３、及び第４の回路部Ｃ４の平面的な構成を示す模式図である。
【図８２】（ａ）〜（ｄ）はそれぞれ、図８１のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図８３】（ａ）〜（ｄ）はそれぞれ、図８１のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図８４】本発明の実施の形態の変形例にかかる半導体装置１に含まれる、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図８５】（ａ）〜（ｃ）はそれぞれ、図８４のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図８６】（ａ）〜（ｄ）はそれぞれ、図８４のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図８７】（ａ）〜（ｄ）はそれぞれ、図８４のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図８８】図８４に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図８９】（ａ）〜（ｃ）はそれぞれ、図８８のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図９０】（ａ）〜（ｄ）はそれぞれ、図８８のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図９１】（ａ）〜（ｄ）はそれぞれ、図８８のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図９２】図８４に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図９３】（ａ）〜（ｃ）はそれぞれ、図９２のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図９４】（ａ）〜（ｄ）はそれぞれ、図９２のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図９５】（ａ）〜（ｄ）はそれぞれ、図９２のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図９６】図８４に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図９７】（ａ）〜（ｃ）はそれぞれ、図９６のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図９８】（ａ）〜（ｄ）はそれぞれ、図９６のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図９９】（ａ）〜（ｄ）はそれぞれ、図９６のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【図１００】図８４に示した半導体装置１の製造途中における、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の平面的な構成を示す模式図である。
【図１０１】（ａ）〜（ｃ）はそれぞれ、図１００のＡＡ−ＡＡ線断面、ＡＢ−ＡＢ線断面、ＡＣ−ＡＣ線断面に対応する半導体装置１の断面図である。
【図１０２】（ａ）〜（ｄ）はそれぞれ、図１００のＢＡ−ＢＡ線断面、ＢＢ−ＢＢ線断面、ＢＣ−ＢＣ線断面、ＢＤ−ＢＤ線断面に対応する半導体装置１の断面図である。
【図１０３】（ａ）〜（ｄ）はそれぞれ、図１００のＣＡ−ＣＡ線断面、ＣＢ−ＣＢ線断面、ＣＣ−ＣＣ線断面、ＣＤ−ＣＤ線断面に対応する半導体装置１の断面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
本発明の第１の実施の形態による半導体装置１はＤＲＡＭであり、図１（ａ）に示すように、１枚の半導体基板（シリコン基板）の主面に複数のメモリブロックＭＢがマトリクス状に配置された構成を有している。各メモリブロックＭＢは、メモリセルアレイが配置されるメモリセルアレイ領域ＭＣを含んで構成される。半導体基板の主面のうちメモリセルアレイ領域ＭＣ以外の領域は、メモリセルアレイに対してリード／ライトなどの各種操作を行うための回路が配置される周辺回路領域となる。
【００１５】
各メモリブロックＭＢは四角形の形状を有しており、メモリセルアレイ領域ＭＣは、その一角に接して配置される。その他、各メモリブロックＭＢには、メモリセルアレイ領域ＭＣのｘ方向の一端側に配置されるセンスアンプ領域ＳＡと、メモリセルアレイ領域ＭＣのｙ方向の一端側に配置されるサブワードドライバ領域ＳＷＤと、メモリセルアレイ領域ＭＣの対角に配置される交差領域ＣＲとが含まれる。
【００１６】
メモリセルアレイ領域ＭＣには、図１（ｂ）に示すように、メモリセルアレイ部ＣＡが形成される。詳しくは後述するが、メモリセルアレイ部ＣＡには、それぞれｘ方向（第１の方向）に延在し、かつｙ方向（ｘ方向に交差する方向。第２の方向）に等間隔で配置される複数のビット線と、それぞれｙ方向に延在し、かつｘ方向に等間隔で配置される複数のワード線が含まれる。また、各ワード線と各ビット線の交点には、セルトランジスタとセルキャパシタからなるメモリセルが形成される。
【００１７】
センスアンプ領域ＳＡには、図１（ｂ）に示すように、第１の回路部Ｃ１及び第３の回路部Ｃ３が形成される。これら第１，第３の回路部Ｃ１，Ｃ３により、ビット線の電位を増幅する役割を果たすセンスアンプなどが構成される。
【００１８】
サブワードドライバ領域ＳＷＤには、図１（ｂ）に示すように、第２の回路部Ｃ２及び第４の回路部Ｃ４が形成される。これら第２，第４の回路部Ｃ２，Ｃ４により、ワード線を駆動する役割を果たすサブワードドライバなどが構成される。
【００１９】
複数のメモリブロックＭＢがマトリクス状に配置される領域のｙ方向の一端には、図１（ａ）に示すように、ロウデコーダＸＤが配置される。ロウデコーダＸＤは、各メモリブロックＭＢに含まれる複数のワード線のうち、図示しないコントローラから供給されるロウアドレスによって示されるものを活性化させる役割を果たす回路である。
【００２０】
また、複数のメモリブロックＭＢがマトリクス状に配置される領域のｘ方向の一端には、図１（ａ）に示すように、カラムデコーダＹＤが配置される。カラムデコーダＹＤは、各メモリブロックＭＢに含まれる複数のビット線のうち、図示しないコントローラから供給されるカラムアドレスによって示されるものを選択し、図示しないリードライトバスに接続する役割を果たす回路である。
【００２１】
次に、図２〜図５を参照しながら、メモリセルアレイ領域ＭＣ、センスアンプ領域ＳＡ、及びサブワードドライバ領域ＳＷＤそれぞれの内部の構成について、詳しく説明する。なお、ここでは、メモリセルアレイ領域ＭＣのメモリセルアレイ部ＣＡ、センスアンプ領域ＳＡの第１の回路部Ｃ１、及びサブワードドライバ領域ＳＷＤの第２の回路部Ｃ２に着目して説明する。センスアンプ領域ＳＡ内の第３の回路部Ｃ３及びサブワードドライバ領域ＳＷＤ内の第４の回路部Ｃ４については、後ほど図６６〜図６８を参照しながら別途説明する。
【００２２】
図２、図４、図５に示すように、半導体基板２の主面には素子分離用絶縁膜３が埋め込まれており、この素子分離用絶縁膜３により、半導体基板２の主面に素子分離領域が画定される。半導体基板２の主面のうち素子分離領域に囲まれた領域は、素子を形成するための素子形成領域（活性領域）となる。素子形成領域の配置について具体的に説明すると、メモリセルアレイ部ＣＡには、全体で１つの素子形成領域ＫＣＡが区画される。また、第１の回路部Ｃ１には、それぞれｙ方向に延在し、かつｘ方向に等間隔で配置される複数の素子形成領域Ｋ１が区画される。同様に、第２の回路部Ｃ２には、それぞれｘ方向に延在し、かつｙ方向に等間隔で配置される複数の素子形成領域Ｋ２が区画される。
【００２３】
以下、まずメモリセルアレイ部ＣＡに着目すると、メモリセルアレイ部ＣＡ内には、図２に示すように、それぞれｘ方向に延在し、かつｙ方向に等間隔で配置される複数の第１の溝Ｔ１と、それぞれｙ方向に延在し、かつｘ方向に等間隔で配置される複数の第２の溝Ｔ２と、それぞれ素子形成領域ＫＣＡのｙ方向の縁部に沿ってｘ方向に延在する接続用溝Ｔ２ａとが配置される。なお、後述する図１０及び図１１には第１の溝Ｔ１がより見やすく示されており、図３８及び図３９には第２の溝Ｔ２及び接続用溝Ｔ２ａがより見やすく示されている。接続用溝Ｔ２ａは、各第２の溝Ｔ２をそれぞれのｙ方向の一端及び他端で互いに接続している。
【００２４】
半導体基板２のうち第１の溝Ｔ１及び第２の溝Ｔ２それぞれの側面に接する領域、すなわち、隣接する２本の第１の溝Ｔ１及び隣接する２本の第２の溝Ｔ２によって囲まれた領域は、柱状の半導体であるピラー部Ｐを構成する。したがって、メモリセルアレイ領域ＭＣ内においては、複数のピラー部Ｐがマトリクス状に配置されている。これら複数のピラー部Ｐは、それぞれがセルトランジスタのチャネル領域となる。
【００２５】
図３（ａ）（ｂ）に示すように、各ピラー部Ｐの下部には下部拡散層ＤＬが、上部には上部拡散層ＤＵがそれぞれ形成される。これら下部拡散層ＤＬ及び上部拡散層ＤＵはそれぞれ、セルトランジスタのソース／ドレインの一方及び他方となる。
【００２６】
第１の溝Ｔ１には、ビット線ＢＬが埋め込まれる。第１の溝Ｔ１の内部構造について具体的に説明すると、まずその内面は、図３（ａ）に示すように、下部拡散層ＤＬを第１の溝Ｔ１内に露出させる位置に開口部４ａを有するライナー膜４（第１の絶縁膜）によって覆われている。ライナー膜４は、例えばシリコン酸化膜である。また、第１の溝Ｔ１の下部には、ライナー膜４を介して、ビット線ＢＬを構成する導電膜５，７（第１の導電体）が埋め込まれている。ビット線ＢＬは、ライナー膜４によって基本的には半導体基板２と絶縁されているが、ライナー膜４に設けられた開口部４ａを通じて、下部拡散層ＤＬとは直接接している。
【００２７】
第１の溝Ｔ１の内側面のうち、ビット線ＢＬの上面より少し下の位置から上側の部分は、シリコン窒化膜である内壁保護膜６によって覆われている。詳しくは後述するが、この内壁保護膜６は、ライナー膜４に開口部４ａを設ける際に必要となるものである。また、第１の溝Ｔ１の上部には、例えばシリコン酸化膜である埋め込み絶縁膜８が埋め込まれている。埋め込み絶縁膜８は、後述する上層の配線等とビット線ＢＬとの間の絶縁を確保する役割を果たす。
【００２８】
第２の溝Ｔ２及び接続用溝Ｔ２ａには、ワード線ＷＬが埋め込まれる。第２の溝Ｔ２及び接続用溝Ｔ２ａの内部構造について具体的に説明すると、まず第２の溝Ｔ２及び接続用溝Ｔ２ａそれぞれの内面のうちビット線ＢＬの上方に位置しない部分は、図３（ｂ）に示すように、例えばシリコン酸化膜であるゲート絶縁膜１１（第２の絶縁膜）によって覆われている。ゲート絶縁膜１１は半導体基板２の表面を熱酸化することによって形成されるもので、セルトランジスタのゲート絶縁膜を構成する。また、第２の溝Ｔ２及び接続用溝Ｔ２ａの内側面には、ゲート絶縁膜１１を介して、ワード線ＷＬを構成する導電膜（第２の導電体）がサイドウォール形状で形成されている。図２から理解されるように、ワード線ＷＬは、ｙ方向に並ぶ複数のピラー部Ｐの全体を取り囲むように形成されており、これらのピラー部Ｐに形成される複数のセルキャパシタに共通のゲート電極となる。第２の溝Ｔ２内及び接続用溝Ｔ２ａ内のその他の領域は、例えばシリコン酸化膜である埋め込み絶縁膜１３によって埋められている。埋め込み絶縁膜１３は、後述する上層の配線等とワード線ＷＬとの間の絶縁を確保する役割の他、隣接する２本のワード線ＷＬの間の絶縁を確保する役割も果たしている。
【００２９】
半導体基板２の上面には、例えばシリコン酸化膜である層間絶縁膜２０が全面に形成され、さらに層間絶縁膜２０の上面には、ピラー部Ｐごと（セルトランジスタごと）の配線２１が形成される。各配線２１は、層間絶縁膜２０を貫通して設けられるストレージノードコンタクト導体ＳＣにより、対応するピラー部Ｐの上部に設けられた上部拡散層ＤＵと電気的に接続される。
【００３０】
層間絶縁膜２０の上面には、配線２１の全体を覆う膜厚で、例えばシリコン窒化膜であるキャパシタストッパ膜２２が形成される。また、配線２１の上側には、ピラー部Ｐごと（セルトランジスタごと）の下部電極ＬＥが形成される。下部電極ＬＥは、セルキャパシタであるストレージノードＳＮの一方の電極を構成する有底円筒型の導電体であり、キャパシタストッパ膜２２を貫通して、対応する配線２１の上面と接している。
【００３１】
下部電極ＬＥの表面のうち、配線２１及びキャパシタストッパ膜２２に接している部分以外の表面は、例えばジルコニウム酸化膜であるキャパシタ絶縁膜ＣＩによって覆われている。また、キャパシタストッパ膜２２の上面には、下部電極ＬＥの全体を覆う膜厚で上部電極ＵＥが形成される。上部電極ＵＥはキャパシタ絶縁膜ＣＩを介して各下部電極ＬＥと対向しており、これにより、セルキャパシタであるストレージノードＳＮが構成される。なお、上部電極ＵＥは、メモリセルアレイ部ＣＡ内のすべてのストレージノードＳＮに共通に設けられており、通常は接地電位が固定的に供給される。
【００３２】
上部電極ＵＥの上面及び側面は、例えばシリコン酸化膜である層間絶縁膜３０によって全体的に覆われている。層間絶縁膜３０の上面には、さらに複数の上部配線３２が形成される。これら上部配線３２には、ビット線ＢＬごとに設けられる配線、ワード線ＷＬごとに設けられる配線、及び、上部電極ＵＥに接続される配線が含まれる。ビット線ＢＬごとに設けられる上部配線３２は、図２に示したビット線コンタクト導体ＢＣによって、対応するビット線ＢＬに接続される。同様に、ワード線ＷＬごとに設けられる上部配線３２は、図２に示したワード線コンタクト導体ＷＣによって、対応するワード線ＷＬに接続される。
【００３３】
次に第１の回路部Ｃ１に着目すると、第１の回路部Ｃ１内には、図２に示すように、それぞれｘ方向に延在し、かつｙ方向に等間隔で配置される複数の第３の溝Ｔ３と、ｙ方向に延在する１本の第４の溝Ｔ４とが配置される。なお、後述する図１０及び図１２には第１の回路部Ｃ１内の第３の溝Ｔ３がより見やすく示されており、図３８及び図４０には第１の回路部Ｃ１内の第４の溝Ｔ４がより見やすく示されている。各第３の溝Ｔ３は、それぞれｙ方向に延在する各素子形成領域Ｋ１を横切るように配置される。一方、第４の溝Ｔ４は、素子分離領域内に設けられる。
【００３４】
第３の溝Ｔ３の内部の構造は、ライナー膜４に開口部４ａが設けられない点を除き、第１の溝Ｔ１の内部と同様である。すなわち、第３の溝Ｔ３の内面は、図４（ａ）に示すように、第１の溝Ｔ１と同様、例えばシリコン酸化膜であるライナー膜４（第１の絶縁膜）によって覆われているが、このライナー膜４には図３（ａ）に示したような開口部４ａは設けられない。また、第３の溝Ｔ３の下部には、ライナー膜４を介して、導電膜５，７（第１の導電体）が埋め込まれている。この導電膜５，７は、ビット線ＢＬを構成するものと同じものであるが、第１の回路部Ｃ１ではビット線ＢＬではなく第１の埋め込み配線Ｓ１１を構成する。
【００３５】
第３の溝Ｔ３の内側面のうち、第１の埋め込み配線Ｓ１１の上面より少し下の位置から上側の部分は、第１の溝Ｔ１と同様、シリコン窒化膜である内壁保護膜６によって覆われている。また、第３の溝Ｔ３の上部には、第１の溝Ｔ１と同様に埋め込み絶縁膜８が埋め込まれている。第３の溝Ｔ３内の埋め込み絶縁膜８は、上層の配線等と第１の埋め込み配線Ｓ１１との間の絶縁を確保する役割を果たす。
【００３６】
第４の溝Ｔ４の内部の構造は、ゲート絶縁膜１１がなく、下面に導電体間コンタクト導体Ｓ１２ａが形成される点で第２の溝Ｔ２と異なり、その他の点では第４の溝Ｔ４の内部と同一である。すなわち、第４の溝Ｔ４の内側面には、ワード線ＷＬと同じ導電膜からなる第２の埋め込み配線Ｓ１２が、ワード線ＷＬと同様のサイドウォール形状で形成されている。第４の溝Ｔ４のｘ方向の両側に形成される２つの第２の埋め込み配線Ｓ１２は、図２から理解されるように、第４の溝Ｔ４のｙ方向の両端で互いに接続されている。第４の溝Ｔ４内のその他の領域は、第２の溝Ｔ２と同様、埋め込み絶縁膜１３によって埋められている。第４の溝Ｔ４内の埋め込み絶縁膜１３は、上層の配線等と第２の埋め込み配線Ｓ１２との間の絶縁を確保する役割を果たす。
【００３７】
導電体間コンタクト導体Ｓ１２ａは、第４の溝Ｔ４の下面のうち各第１の埋め込み配線Ｓ１１と交差する部分に設けられる。導電体間コンタクト導体Ｓ１２ａの下面は各第１の埋め込み配線Ｓ１１の上面と接触しており、上面は第２の埋め込み配線Ｓ１２の下面と接触している。したがって、第２の埋め込み配線Ｓ１２は、導電体間コンタクト導体Ｓ１２ａを通じて、各第１の埋め込み配線Ｓ１１と電気的に接続されている。
【００３８】
第２の埋め込み配線Ｓ１２のｙ方向の一端は、図４（ｄ）に示すように、コンタクト導体ＳＣ１を介して、上述した層間絶縁膜２０の上面に形成される配線２１に接続される。この配線２１には所定の電源電位が継続的に供給されており、この電源電位は、第２の埋め込み配線Ｓ１２及び各導電体間コンタクト導体Ｓ１２ａを通じて、各第１の埋め込み配線Ｓ１１にも供給される。これにより、各第１の埋め込み配線Ｓ１１は、シールド電極である素子分離領域として機能することになる。このような素子分離のための構造は、上述したフィールドシールド型素子分離構造に他ならない。
【００３９】
各素子形成領域Ｋ１には、第１の埋め込み配線Ｓ１１によって区画された領域（分割素子形成領域）ごとに、周辺回路用のトランジスタ（以下、「周辺トランジスタ」という）が形成される。具体的には、まず各分割素子形成領域の中央付近の上面には、図４に示すように、ゲート絶縁膜１５を介してゲート電極Ｇ１が形成される。また、ゲート電極Ｇ１の両側に位置する各領域の表面には、それぞれ拡散層Ｄ１１，Ｄ１２が形成される。これにより、ゲート電極Ｇ１をゲート電極とし、拡散層Ｄ１１，Ｄ１２をソース／ドレインの一方及び他方とする周辺トランジスタが構成される。拡散層Ｄ１１，Ｄ１２はそれぞれ、図４（ａ）に示すように、層間絶縁膜２０を貫通する拡散層コンタクト導体ＤＣ１１，ＤＣ１２によって層間絶縁膜２０の上面に形成された配線２１に接続され、配線２１はさらに、キャパシタストッパ膜２２及び層間絶縁膜３０を貫通するコンタクト導体３１によって、層間絶縁膜３０の上面に形成された上部配線３２に接続される。ゲート電極Ｇ１も同様であり、図２に示したゲート電極コンタクト導体ＧＣ１を介して配線２１に接続され、さらに、図示していないが、コンタクト導体３１によって上部配線３２にも接続される。
【００４０】
次に第２の回路部Ｃ２に着目すると、第２の回路部Ｃ２内には、図２に示すように、ｘ方向に延在する１本の第３の溝Ｔ３と、それぞれｙ方向に延在し、かつｘ方向に等間隔で配置される複数の第４の溝Ｔ４とが配置される。なお、後述する図１０及び図１３には第２の回路部Ｃ２内の第３の溝Ｔ３がより見やすく示されており、図３８及び図４１には第２の回路部Ｃ２内の第４の溝Ｔ４がより見やすく示されている。各第４の溝Ｔ４は、それぞれｘ方向に延在する各素子形成領域Ｋ２を横切るように配置される。一方、第３の溝Ｔ３は、素子分離領域内に設けられる。
【００４１】
第３の溝Ｔ３及び各第４の溝Ｔ４それぞれの内部の構造は、第１の回路部Ｃ１におけるものと同様である。ただし、第２の回路部Ｃ２に関しては、第３の溝Ｔ３に埋め込まれる導電体を第１の埋め込み配線Ｓ２１、第４の溝Ｔ４に埋め込まれる導電体を第２の埋め込み配線Ｓ２２、これらを接続するコンタクト導体を導電体間コンタクト導体Ｓ２２ａと称する。また、第２の回路部Ｃ２では、各第４の溝Ｔ４の内面のうち各素子形成領域Ｋ２が露出する部分に、第２の溝Ｔ２内のものと同様のゲート絶縁膜１１が形成される。ここでのゲート絶縁膜１１は、第２の埋め込み配線Ｓ２２と半導体基板２とを絶縁する役割を担っている。
【００４２】
第２の回路部Ｃ２では、第１の埋め込み配線Ｓ２１のｘ方向の一端が、図５（ｄ）に示すように、コンタクト導体ＳＣ２を介して、上述した層間絶縁膜２０の上面に形成される配線２１に接続される。この配線２１にも所定の電源電位が継続的に供給されており、この電源電位は、第１の埋め込み配線Ｓ２１及び各導電体間コンタクト導体Ｓ２２ａを通じて、各第２の埋め込み配線Ｓ２２にも供給される。これにより、各第２の埋め込み配線Ｓ２２は、シールド電極である素子分離領域として機能することになる。このような素子分離のための構造も、上述したフィールドシールド型素子分離構造である。
【００４３】
各素子形成領域Ｋ２には、第２の埋め込み配線Ｓ２２によって区画された領域（分割素子形成領域）ごとに、周辺トランジスタが形成される。具体的には、まず各分割素子形成領域の中央付近の上面には、図５に示すように、ゲート絶縁膜１５を介してゲート電極Ｇ２が形成される。また、ゲート電極Ｇ２の両側に位置する各領域の表面には、それぞれ拡散層Ｄ２１，Ｄ２２が形成される。これにより、ゲート電極Ｇ２をゲート電極とし、拡散層Ｄ２１，Ｄ２２をソース／ドレインの一方及び他方とする周辺トランジスタが構成される。拡散層Ｄ２１，Ｄ２２はそれぞれ、図５（ａ）に示すように、層間絶縁膜２０を貫通する拡散層コンタクト導体ＤＣ２１，ＤＣ２２によって層間絶縁膜２０の上面に形成された配線２１に接続され、配線２１はさらに、キャパシタストッパ膜２２及び層間絶縁膜３０を貫通するコンタクト導体３１によって、層間絶縁膜３０の上面に形成された上部配線３２に接続される。ゲート電極Ｇ２も同様であり、図２に示したゲート電極コンタクト導体ＧＣ２を介して配線２１に接続され、さらに、図示していないが、コンタクト導体３１によって上部配線３２にも接続される。
【００４４】
以上、メモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２それぞれの内部の構成について、詳しく説明した。以上の説明から理解されるように、半導体装置１では、導電体である第１の埋め込み配線Ｓ１１が第１の回路部Ｃ１内の素子分離領域の一部を構成し、同じく導電体である第２の埋め込み配線Ｓ２２が第２の回路部Ｃ２内の素子分離領域の一部を構成している。これらの素子分離領域は、シールド電極によって構成されていることから、絶縁膜によって構成される素子分離領域に比べて高い素子分離能力を有している。したがって、半導体装置１によれば、周辺回路領域における素子分離領域のうち第１の埋め込み配線Ｓ１１又は第２の埋め込み配線Ｓ２２によって構成される部分の幅（第１の埋め込み配線Ｓ１１及び第２の埋め込み配線Ｓ２２それぞれの幅）を、Ｆ値に収めることが可能になる。その結果、周辺回路領域の高集積化が可能になるので、半導体装置１を小型化することが可能になる。
【００４５】
また、半導体装置１によれば、第１の回路部Ｃ１では第２の埋め込み配線Ｓ１２が、第２の回路部Ｃ２では第１の埋め込み配線Ｓ２１が、それぞれシールド電極（第１の埋め込み配線Ｓ１１及び第２の埋め込み配線Ｓ２２）への電位供給配線として機能するので、上部配線３２を簡略化することができ、したがって、上部配線３２のレイアウトの自由度を向上させることが可能になる。
【００４６】
また、半導体装置１では、ビット線ＢＬと同じ構造を有する第１の埋め込み配線Ｓ１１，Ｓ２１の延在方向をビット線ＢＬと同じｘ方向とし、ワード線ＷＬと同じ構造を有する第２の埋め込み配線Ｓ１２，Ｓ２２の延在方向をワード線ＷＬと同じｙ方向としている。これにより、後述する製造方法に示すように、ビット線ＢＬと第１の埋め込み配線Ｓ１１，Ｓ２１とを共通の工程で形成し（第１の溝Ｔ１と第３の溝Ｔ３を同時に形成し）、ワード線ＷＬと第２の埋め込み配線Ｓ１２，Ｓ２２とを共通の工程で形成する（第２の溝Ｔ２と第４の溝Ｔ４を同時に形成する）場合に、溝形成のためのレジストパターン形成の際の解像度を高めることが可能になる。したがって、ビット線ＢＬ、第１の埋め込み配線Ｓ１１，Ｓ２１、ワード線ＷＬ、第２の埋め込み配線Ｓ１２，Ｓ２２を高精度に形成することが可能になる。
【００４７】
次に、以上の構成を有するメモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の製造方法について、図６〜図６５を参照しながら説明する。
【００４８】
まず初めに、図６〜図９に示すように、例えばシリコン酸化膜である素子分離用絶縁膜３を埋め込むことにより、半導体基板２の主面に素子形成領域ＫＣＡ，Ｋ１，Ｋ２を形成する（画定する）。素子形成領域ＫＣＡ，Ｋ１，Ｋ２の具体的な配置は上述したとおりである。素子分離用絶縁膜３の埋め込みは、フォトリソグラフィ及びエッチングによって半導体基板２の主面に溝を設けた後、その溝を埋める膜厚のシリコン酸化膜を成膜し、上面を平坦化することによって行うことが好適である。
【００４９】
次に、図１０〜図１３に示すように、例えばシリコン窒化膜であるストッパ膜５０を半導体基板２の主面に形成する。そして、フォトリソグラフィ及びエッチングによって、ストッパ膜５０に第１の溝Ｔ１及び第３の溝Ｔ３の平面形状を有する開口部を設けた後、ストッパ膜５０をマスクとして半導体基板２及び素子分離用絶縁膜３をエッチングすることにより、いずれもｘ方向に延在する複数の第１の溝Ｔ１及び複数の第３の溝Ｔ３を形成する。ストッパ膜５０のエッチングの際に用いたフォトレジストマスクは、第１の溝Ｔ１及び第３の溝Ｔ３の形成が完了した後に除去する。
【００５０】
複数の第１の溝Ｔ１はそれぞれ、図１０に示すように、素子形成領域ＫＣＡ（第１の素子形成領域）のｘ方向の全長よりも長い距離にわたって延在するように形成される。各第１の溝Ｔ１の両端は、概ね等しい距離にわたって素子分離領域に入り込んでいる。また、第１の回路部Ｃ１内の複数の第３の溝Ｔ３はそれぞれ、ｘ方向に並ぶ複数の素子形成領域Ｋ１（第２の素子形成領域）を横切るように形成される。一方、第２の回路部Ｃ２内の第３の溝Ｔ３は、ｙ方向に並ぶ複数の素子形成領域Ｋ２（第３の素子形成領域）の間に位置する素子分離領域のみに形成される。
【００５１】
図１０に示す第１の溝Ｔ１の幅Ｗ１は、可能な限りの高集積化を実現するため、フォトリソグラフィの最小加工寸法であるＦ値に等しい値とすることが好適である。具体的には、例えばＡｒＦ液浸リソグラフィ技術を用いるとすれば、幅Ｗ１は４０ｎｍとすることが好適である。また、第１の溝Ｔ１のピッチＰ１は、幅Ｗ１の２倍の値（２×Ｆ値）とすることが好適である。
【００５２】
第１の回路部Ｃ１における第３の溝Ｔ３の幅Ｗ３１及び第２の回路部Ｃ２における第３の溝Ｔ３の幅Ｗ３２はともに、第１の溝Ｔ１の幅Ｗ１と同じ値、すなわちＦ値に等しい値とすることが好適である。一方、第１の回路部Ｃ１における第３の溝Ｔ３のピッチＰ３１は、第３の溝Ｔ３によって区画される素子形成領域Ｋ１内の各領域（分割素子形成領域）に周辺トランジスタが形成されること（図４（ａ）参照）を考慮し、周辺トランジスタの形成に十分な面積を取ることができるように設定する必要がある。具体的には、図１０に示したように、ピッチＰ１の２倍の値、すなわちＦ値の４倍の値とすることが好適である。
【００５３】
また、図１１（ａ）に示す第１の溝Ｔ１の深さＤ１、図１２（ａ）に示す第１の回路部Ｃ１における第３の溝Ｔ３の深さＤ３１、図１３（ｃ）に示す第２の回路部Ｃ２における第３の溝Ｔ３の深さＤ３２は、いずれも３００ｎｍとすることが好適である。なお、本実施の形態では、第１の溝Ｔ１及び第３の溝Ｔ３を形成する際に半導体基板２及び素子分離用絶縁膜３を等速でエッチングしており、その結果、図１２（ｃ）に例示するように、第１の溝Ｔ１及び第３の溝Ｔ３の底面は平坦なものとなっている。しかし、半導体基板２及び素子分離用絶縁膜３のエッチング速度を異ならせることにより、半導体基板２及び素子分離用絶縁膜３のいずれか一方が、第１の溝Ｔ１及び第３の溝Ｔ３の底面から突出するように形成してもよい。
【００５４】
次に、図１４〜図１７に示すように、第１の溝Ｔ１及び第３の溝Ｔ３それぞれの内面に露出した半導体基板２の表面に、例えばシリコン酸化膜であるライナー膜４（第１の絶縁膜）を形成する。ライナー膜４の具体的な形成方法としては、熱酸化法を用いることが好ましい。
【００５５】
その後、全面に例えば窒化チタン膜などの導電膜を成膜し、第１の溝Ｔ１及び第３の溝Ｔ３の下部にのみ残存するように、この導電膜を選択的にエッチバックする。これにより、図１４〜図１７に示すように、第１の溝Ｔ１及び第３の溝Ｔ３の下部に高さＨ１の下部導電膜５１（第１の導電膜）が形成される。高さＨ１は、具体的には１００ｎｍとすることが好適である。
【００５６】
続いて、全面に例えばシリコン窒化膜を薄く成膜してエッチバックすることにより、図１８〜図２１に示すように、第１の溝Ｔ１及び第３の溝Ｔ３の内側面に、サイドウォール形状の内壁保護膜６（第３の絶縁膜）を形成する。内壁保護膜６の材料としては、上述したシリコン窒化膜の他、ライナー膜４に対してエッチング選択比を取ることのできる材料を好適に用いることができる。
【００５７】
次に、図２２〜図２５に示すように、下部導電膜５１を選択的にエッチングすることにより、第１の溝Ｔ１及び第３の溝Ｔ３の下部に高さＨ２の導電膜５を形成する。なお、このエッチングでは、内壁保護膜６の直下にある下部導電膜５１もエッチングされるようにする。その結果、内壁保護膜６の下面と導電膜５の間に、ライナー膜４又は素子分離用絶縁膜３が露出する。高さＨ２は、具体的には５０ｎｍとすることが好適である。
【００５８】
次に、図２６〜図２９に示すように、全面にフォトレジストを成膜し、フォトリソグラフィを用いてパターニングすることにより、各第１の溝Ｔ１のｙ方向の両側面のうちの一方を露出させる開口部５２ａ（第１の開口部）を有するビット線コンタクト開口部形成マスク膜５２（第１のマスク膜）を形成する。なお、フォトレジストに代え、有機材料膜を用いてビット線コンタクト開口部形成マスク膜５２を形成することも可能である。この場合、有機材料膜の上面にフォトレジストを成膜し、上記のようにしてパターニングした後、そのフォトレジストをマスクとして有機材料膜をエッチングすることにより、開口部５２ａを有するビット線コンタクト開口部形成マスク膜５２を形成することが好適である。
【００５９】
続いて、ビット線コンタクト開口部形成マスク膜５２をマスクとして、ライナー膜４を選択的にエッチングする。これにより、図２７（ａ）に示すように、ライナー膜４に、半導体基板２を第１の溝Ｔ１内に露出させる開口部４ａ（ビット線コンタクト開口部。第２の開口部）が形成される。同図から理解されるように、開口部４ａは、導電膜５の上面と内壁保護膜６の下面との間に形成され、かつ、第１の溝Ｔ１のｙ方向の一方内側面にのみ形成される。なお、ライナー膜４の選択的なエッチングは、フッ酸を用いたウエットエッチングによって行うことが好適である。
【００６０】
開口部４ａを形成した後には、ビット線コンタクト開口部形成マスク膜５２を除去する。この除去は、ライナー膜４が十分に残存するよう、ライナー膜４に対するエッチングレートが遅い方法を用いて行う。具体的には、薬液に硫酸を含む溶液を用いて行うことが好適である。
【００６１】
次に、全面に例えばＮ型の不純物を含むドープドシリコン膜などの導電膜を成膜し、第１の溝Ｔ１及び第３の溝Ｔ３の下部にのみ残存するように、この導電膜を選択的にエッチバックする。これにより、図３０〜図３３に示すように、第１の溝Ｔ１及び第３の溝Ｔ３の下部に存在する導電膜５の上面に、高さＨ３の導電膜７（第２の導電膜）が形成される。高さＨ３は、具体的には６０ｎｍとすることが好適である。
【００６２】
ここまでの工程で形成された導電膜５，７は、溝ごとにひとつの導電体を構成する。そして、第１の溝Ｔ１の内部に形成された部分はビット線ＢＬとなり、第１の回路部Ｃ１内の第３の溝Ｔ３の内部に形成された部分は第１の埋め込み配線Ｓ１１となり、第２の回路部Ｃ２内の第３の溝Ｔ３の内部に形成された部分は第１の埋め込み配線Ｓ２１となる。
【００６３】
第１の溝Ｔ１の内部に形成されたビット線ＢＬは、開口部４ａを通じて、半導体基板２と接触している。この状態で熱処理を行うことにより、導電膜７に含まれる不純物を、開口部４ａを通じて半導体基板２内に拡散させる。これにより、半導体基板２内に下部拡散層ＤＬが形成される。この時点ではまだ第２の溝Ｔ２を形成していないため、本工程では、素子形成領域ＫＣＡのｘ方向の全長にわたって下部拡散層ＤＬが形成されることになる。この長い下部拡散層ＤＬが、後の工程で第２の溝Ｔ２を形成することによって分割され、図２及び図３に示したように、ピラー部Ｐごとの下部拡散層ＤＬとなる。
【００６４】
なお、下部拡散層ＤＬを形成するための熱処理は、さらに後の工程で行うこととしてもよい。また、開口部４ａを設けた後、導電膜７を成膜する前の段階で、プラズマドープ法などを用いて開口部４ａから半導体基板２内に不純物を拡散させることによって、下部拡散層ＤＬを形成してもよい。この場合、導電膜７は必ずしも不純物を含まなくてもよく、例えば高融点金属膜などを用いて導電膜７を構成することも可能になる。
【００６５】
次に、第１の溝Ｔ１及び第３の溝Ｔ３を埋める膜厚でシリコン酸化膜を成膜し、ＣＭＰ法などを用いてストッパ膜５０を研磨制止膜としてこのシリコン酸化膜を研磨除去する（平坦化する）ことにより、図３４〜図３７に示すように、第１の溝Ｔ１及び第３の溝Ｔ３それぞれの内部を埋め込み絶縁膜８（第４の絶縁膜）で埋める。その結果、図３４に示すように、表面にはストッパ膜５０及び埋め込み絶縁膜８が露出した状態となる。
【００６６】
ここまでの工程を経て、第１の溝Ｔ１及び第３の溝Ｔ３それぞれの内部には、導電膜５，７及び埋め込み絶縁膜８を含む構造体が形成される。第１の回路部Ｃ１では、この構造体が素子分離領域としての役割を果たすので、各素子形成領域Ｋ１がｙ方向に分割されることになる。
【００６７】
次に、図示しないフォトレジストを成膜し、第２の溝Ｔ２、接続用溝Ｔ２ａ、及び第４の溝Ｔ４の平面形状を有する開口部を設けた後、このフォトレジストをマスクとして、ストッパ膜５０、半導体基板２、及び素子分離用絶縁膜３などをエッチングする。これにより、図３８〜図４１に示すように、いずれもｙ方向に延在する複数の第２の溝Ｔ２及び複数の第４の溝Ｔ４と、それぞれ素子形成領域ＫＣＡのｙ方向の縁部に沿ってｘ方向に延在し、各第２の溝Ｔ２のｙ方向の両端を接続する２本の接続用溝Ｔ２ａとが形成される。
【００６８】
２本の接続用溝Ｔ２ａはそれぞれ、図３８に示すように、素子形成領域ＫＣＡのｘ方向の一方の辺から他方の辺にわたって延在するように形成される。また、複数の第２の溝Ｔ２は、一方の接続用溝Ｔ２ａと他方の接続用溝Ｔ２ａとの間に延在するように形成される。これにより、第１の溝Ｔ１及び第２の溝Ｔ２に囲まれた領域には、図２及び図３にも示したピラー部Ｐが形成される。
【００６９】
第１の回路部Ｃ１内の第４の溝Ｔ４は、ｘ方向に並ぶ複数の素子形成領域Ｋ１の間に位置する素子分離領域のみに形成される。一方、第２の回路部Ｃ２内の複数の第４の溝Ｔ４は、ｙ方向に並ぶ複数の素子形成領域Ｋ２を横切るように形成される。
【００７０】
図３８に示す第２の溝Ｔ２の幅Ｗ２は、可能な限りの高集積化を実現するため、フォトリソグラフィの最小加工寸法であるＦ値に等しい値とすることが好適である。具体的には、例えばＡｒＦ液浸リソグラフィ技術を用いるとすれば、第１の溝Ｔ１の幅Ｗ１と同様、幅Ｗ２を４０ｎｍとすることが好適である。また、第２の溝Ｔ２のピッチＰ２は、幅Ｗ２の２倍の値（２×Ｆ値）とすることが好適である。
【００７１】
第１の回路部Ｃ１における第４の溝Ｔ４の幅Ｗ４１及び第２の回路部Ｃ２における第４の溝Ｔ４の幅Ｗ４２はともに、第２の溝Ｔ２の幅Ｗ２と同じ値、すなわちＦ値に等しい値とすることが好適である。一方、第２の回路部Ｃ２における第４の溝Ｔ４のピッチＰ４２は、第４の溝Ｔ４によって区画される素子形成領域Ｋ２内の各領域（分割素子形成領域）に周辺トランジスタが形成されること（図５（ａ）参照）を考慮し、周辺トランジスタの形成に十分な面積を取ることができるように設定する必要がある。具体的には、図３８に示したように、ピッチＰ２の２倍の値、すなわちＦ値の４倍の値とすることが好適である。
【００７２】
また、図３９（ｂ）に示す第２の溝Ｔ２の深さＤ２、図４０（ｃ）に示す第１の回路部Ｃ１における第４の溝Ｔ４の深さＤ４１、図４１（ａ）に示す第２の回路部Ｃ２における第４の溝Ｔ４の深さＤ４２は、いずれも３００ｎｍとすることが好適である。なお、本実施の形態では、第２の溝Ｔ２及び第４の溝Ｔ４を形成する際に各材料を等速でエッチングしており、その結果、図４０（ｂ）や図４１（ｄ）に例示するように、第２の溝Ｔ２及び第４の溝Ｔ４の底面は平坦なものとなっている。しかし、各材料のエッチング速度を異ならせることにより、半導体基板２及び素子分離用絶縁膜３のいずれか一方が、第２の溝Ｔ２及び第４の溝Ｔ４の底面から突出するように形成してもよい。
【００７３】
次に、図４２〜図４５に示すように、第２の溝Ｔ２及び第４の溝Ｔ４それぞれの内面に露出した半導体基板２の表面に、例えばシリコン酸化膜であるゲート絶縁膜１１（第２の絶縁膜）を形成する。ゲート絶縁膜１１の具体的な形成方法としては、熱酸化法を用いることが好ましい。
【００７４】
続いて、図４６〜図４９に示すように、全面にフォトレジストを成膜し、フォトリソグラフィを用いてパターニングすることにより、開口部５５ａを有する溝内コンタクト開口部形成マスク膜５５を形成する。開口部５５ａは、第１の回路部Ｃ１及び第２の回路部Ｃ２のそれぞれにおいて、第３の溝Ｔ３と第４の溝Ｔ４が交わる位置に設ける。その後、この溝内コンタクト開口部形成マスク膜５５をマスクとして埋め込み絶縁膜８をエッチングすることにより、埋め込み絶縁膜８に、底部に導電膜７が露出した溝内コンタクト開口部８ａ（第３の開口部）を形成する。
【００７５】
溝内コンタクト開口部８ａを形成した後には、溝内コンタクト開口部形成マスク膜５５を除去する。この除去は、ゲート絶縁膜１１が十分に残存するよう、ゲート絶縁膜１１に対するエッチングレートが遅い方法を用いて行う。具体的には、薬液に硫酸を含む溶液を用いて行うことが好適である。
【００７６】
次に、全面に導電膜を形成し、選択的にエッチバックすることにより、図５０〜図５３に示すように、第２の溝Ｔ２、接続用溝Ｔ２ａ、及び第４の溝Ｔ４それぞれの内側面に、サイドウォール形状の導電膜（第３の導電膜）を形成する。こうして形成された導電膜のうち、第２の溝Ｔ２及び接続用溝Ｔ２ａの内側面に形成された部分（素子形成領域ＫＣＡの外周に沿って形成された部分を除く）はワード線ＷＬとなり、第１の回路部Ｃ１内の第４の溝Ｔ４の内側面に形成された部分は第２の埋め込み配線Ｓ１２となり、第２の回路部Ｃ２内の第４の溝Ｔ４の内側面に形成された部分は第２の埋め込み配線Ｓ２２となる。
【００７７】
ワード線ＷＬ及び第２の埋め込み配線Ｓ１２，Ｓ２２を形成する導電膜は、具体的には、不純物ドープドシリコン膜及び高融点金属膜の積層膜とすることが好適である。さらに具体的には、不純物ドープドシリコン膜としてリンドープドシリコン膜、高融点金属膜として窒化チタン膜を用いることが好適である。また、不純物ドープドシリコン膜の単層膜又は高融点金属膜の単層膜を用いて、ワード線ＷＬ及び第２の埋め込み配線Ｓ１２，Ｓ２２を形成することも可能である。
【００７８】
以上のようにして形成された第２の埋め込み配線Ｓ１２は、図５２（ｂ）（ｃ）に示すように、溝内コンタクト開口部８ａの内部に、下方に張り出した部分を有している。この部分は、第２の埋め込み配線Ｓ１２と直下の第１の埋め込み配線Ｓ１１とを接続する導電体間コンタクト導体Ｓ１２ａを構成する。同様に、第２の埋め込み配線Ｓ２２も、図５３（ｂ）（ｃ）に示すように、溝内コンタクト開口部８ａの内部に、下方に張り出した部分を有している。この部分は、第２の埋め込み配線Ｓ２２と直下の第１の埋め込み配線Ｓ２１とを接続する導電体間コンタクト導体Ｓ２２ａを構成する。
【００７９】
次に、第２の溝Ｔ２及び第４の溝Ｔ４を埋める膜厚でシリコン酸化膜を成膜し、ＣＭＰ法などにより、再度ストッパ膜５０を研磨制止膜としてこのシリコン酸化膜を研磨除去する（平坦化する）ことにより、第１の溝Ｔ１及び第３の溝Ｔ３それぞれの内部を、図５４〜図５７に示す埋め込み絶縁膜１３（第５の絶縁膜）で埋める。続いて、熱燐酸液などによってストッパ膜５０及び内壁保護膜６を半導体基板２の上面高さまで選択的に除去し、さらに埋め込み絶縁膜８，１３を半導体基板２の上面高さまで選択的にエッチングする。これにより、図５４〜図５７に示すように、各材料の上面が同一の高さに揃い、表面が平坦化された状態を得る。素子形成領域ＫＣＡ，Ｋ１，Ｋ２では、半導体基板２の表面が露出する。
【００８０】
ここまでの工程を経て、第２の溝Ｔ２及び第４の溝Ｔ４それぞれの内部には、ワード線ＷＬ又は第２の埋め込み配線Ｓ１２，Ｓ２２を構成する導電膜と、埋め込み絶縁膜１３とを含む構造体が形成される。第２の回路部Ｃ２では、この構造体が素子分離領域としての役割を果たすので、各素子形成領域Ｋ２がｘ方向に分割されることになる。なお、第４の溝Ｔ４内に形成されるこの構造体は、ゲート絶縁膜１１によって半導体基板２とは分離されている。
【００８１】
次に、図５８〜図６１に示すように、素子形成領域Ｋ１の上面に周辺トランジスタのゲート電極Ｇ１を形成するとともに、素子形成領域Ｋ２の上面に周辺トランジスタのゲート電極Ｇ２を形成する。具体的には、まずゲート絶縁膜１５を形成し、さらにゲート電極Ｇ１，Ｇ２の材料となる導電膜を成膜する。その後、これらをゲート電極Ｇ１，Ｇ２の平面形状にパターニングすることにより、ゲート電極Ｇ１，Ｇ２を形成する。
【００８２】
ゲート電極Ｇ１，Ｇ２を形成した後には、図５８、図６０、図６１に示す拡散層Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２を形成する。具体的には、ゲート電極Ｇ１，Ｇ２をマスクにして半導体基板２の露出面に不純物を導入して、まずは図示しないエクステンション領域を形成する。ここでの不純物の導入は、砒素をイオン注入することによって行うことが好適である。その後、シリコン窒化膜を成膜してエッチバックすることにより、ゲート電極Ｇ１，Ｇ２及びゲート絶縁膜１５の側面を周辺ゲートサイドウォール膜１７で覆う。そして、ゲート電極Ｇ１，Ｇ２及び周辺ゲートサイドウォール膜１７をマスクにして、半導体基板２の露出面に再度不純物を導入する。ここでも、不純物の導入は、砒素をイオン注入することによって行うことが好適である。以上の工程により、第１の回路部Ｃ１には、ゲート電極Ｇ１をゲート電極とし、拡散層Ｄ１１，Ｄ１２をソース／ドレインの一方及び他方とする周辺トランジスタが、上述した分割素子形成領域ごとに形成される。同様に、第２の回路部Ｃ２には、ゲート電極Ｇ２をゲート電極とし、拡散層Ｄ２１，Ｄ２２をソース／ドレインの一方及び他方とする周辺トランジスタが、上述した分割素子形成領域ごとに形成される。
【００８３】
続いて、素子形成領域ＫＣＡに、図５８及び図５９に示す上部拡散層ＤＵを形成する。これも、半導体基板２の露出面に不純物を導入することによって行うが、ここでの不純物の導入は、リンをイオン注入することによって行うことが好適である。これにより、メモリセルアレイ部ＣＡには、ワード線ＷＬをゲート電極とし、拡散層ＤＬ，ＤＵをソース／ドレインの一方及び他方とするセルトランジスタが、図２などに示したピラー部Ｐごとに形成される。
【００８４】
次に、全面に例えばシリコン酸化膜を成膜することにより、図６２〜図６５に示す層間絶縁膜２０を形成する。次いで、層間絶縁膜２０の上面に図示しないフォトレジストを成膜し、リソグラフィ技術を用いて、上部拡散層ＤＵ、各ビット線ＢＬの一方端部、各ワード線ＷＬの一方端部、拡散層Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２、ゲート電極Ｇ１，Ｇ２、第２の埋め込み配線Ｓ１２の一方端部、及び第１の埋め込み配線Ｓ２１の一方端部のそれぞれが形成されている領域に対応する位置に、開口部を形成する。そして、このフォトレジスト（コンタクト開口マスク）を用いて層間絶縁膜２０などをエッチングすることにより、上部拡散層ＤＵ、各ビット線ＢＬの一方端部、各ワード線ＷＬの一方端部、拡散層Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２、ゲート電極Ｇ１，Ｇ２、第２の埋め込み配線Ｓ１２の一方端部、及び第１の埋め込み配線Ｓ２１の一方端部のそれぞれを露出させる複数のコンタクトホールを形成し、これらのコンタクトホール内に導電膜を埋め込むことにより、図６２〜図６５に示すように、ストレージノードコンタクト導体ＳＣ、ビット線コンタクト導体ＢＣ、ワード線コンタクト導体ＷＣ、拡散層コンタクト導体ＤＣ１１，ＤＣ１２，ＤＣ２１，ＤＣ２２、ゲート電極コンタクト導体ＧＣ１，ＧＣ２、及びコンタクト導体ＳＣ１，ＳＣ２を形成する。
【００８５】
その後は、図２〜図５に示したように、配線２１、セルキャパシタであるストレージノードＳＮ、上部配線３２などを形成する。具体的に説明すると、まず初めに、導電膜を成膜してパターニングすることにより、ストレージノードコンタクト導体ＳＣ、ビット線コンタクト導体ＢＣ、ワード線コンタクト導体ＷＣ、拡散層コンタクト導体ＤＣ１１，ＤＣ１２，ＤＣ２１，ＤＣ２２、ゲート電極コンタクト導体ＧＣ１，ＧＣ２、及びコンタクト導体ＳＣ１，ＳＣ２のそれぞれに接続される複数の配線２１を形成する。
【００８６】
次に、例えばシリコン窒化膜を成膜することにより、キャパシタストッパ膜２２を形成する。続いて、例えばシリコン酸化膜からなるキャパシタコア絶縁膜（不図示）を成膜した後、このキャパシタコア絶縁膜及びキャパシタストッパ膜２２を貫通して、ストレージノードコンタクト導体ＳＣに接続される複数の配線２１それぞれの上面を露出させるキャパシタ開口部（不図示）を形成する。このキャパシタ開口部は、ストレージノードコンタクト導体ＳＣごとに設けられる。次に、キャパシタ開口部の側面から底面を、窒化チタン膜などの導電膜で覆う。この導電膜は下部電極ＬＥとなり、下面で対応する配線２１に接続される。
【００８７】
下部電極ＬＥを形成した後には、キャパシタストッパ膜２２をエッチングストッパとするエッチングにより、キャパシタコア絶縁膜を選択的に除去する。そして、これにより露出した下部電極ＬＥの表面を例えばジルコニウム酸化膜で覆うことにより、キャパシタ絶縁膜ＣＩを形成する。その後、例えば窒化チタン膜である導電膜を下部電極ＬＥの全体を覆う膜厚で全面に成膜し、パターニングすることにより、上部電極ＵＥを形成する。ここまでの工程により、セルキャパシタであるストレージノードＳＮが完成する。
【００８８】
続いて、全面に例えばシリコン酸化膜を成膜することによって層間絶縁膜３０を形成し、表面を平坦化した後、ビット線コンタクト導体ＢＣ、ワード線コンタクト導体ＷＣ、拡散層コンタクト導体ＤＣ１１，ＤＣ１２，ＤＣ２１，ＤＣ２２、及びゲート電極コンタクト導体ＧＣ１，ＧＣ２のそれぞれに接続される複数の配線２１それぞれの上面を露出させるコンタクトホールを形成する。そして、このコンタクトホールの内部に導電膜を埋め込むことによってコンタクト導体３１を形成し、さらに層間絶縁膜３０の上面に、コンタクト導体３１に接続される上部配線３２を形成する。以上の工程により、図２〜図５に示したメモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２が完成する。なお、上部配線３２の形成後必要に応じて、さらに層間絶縁膜、ビア導体、配線、キャップ膜、層間絶縁膜、パッド電極、パッシベーション膜を形成してもよい。
【００８９】
以上説明したように、本実施の形態によるメモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２の製造方法によれば、第１の回路部Ｃ１にビット線ＢＬと同じ構造を有する素子分離領域を、第２の回路部Ｃ２にワード線ＷＬと同じ構造を有する素子分離領域をそれぞれ形成することが可能になる。こうして形成された素子分離領域によれば、上述したように、Ｆ値の幅で十分な素子分離を確保することが可能になる。
【００９０】
また、本製造方法によれば、第１の埋め込み配線Ｓ１１，Ｓ２１をビット線ＢＬと共通の工程で作成でき、第２の埋め込み配線Ｓ１２，Ｓ２２をワード線ＷＬと共通の工程で作成できるので、新たな工程を追加することなく、これらの配線を形成することが可能になる。
【００９１】
また、本製造方法によれば、第２の埋め込み配線Ｓ１２，Ｓ２２の形成過程で、第１の埋め込み配線Ｓ１１と第２の埋め込み配線Ｓ１２を接続する導電体間コンタクト導体Ｓ１２ａ、及び、第１の埋め込み配線Ｓ１２と第２の埋め込み配線Ｓ２２を接続する導電体間コンタクト導体Ｓ２２ａを形成することができる。つまり、第１の埋め込み配線と第２の埋め込み配線の電気的な接続を簡易な工程で確保することができるので、製造コストを抑制することが可能になる。
【００９２】
次に、図６６〜図６８を参照しながら、センスアンプ領域ＳＡの第３の回路部Ｃ３及びサブワードドライバ領域ＳＷＤの第４の回路部Ｃ４について、説明する。
【００９３】
第３の回路部Ｃ３は、基本的な構造の面では第１の回路部Ｃ１と同様であり、素子形成領域Ｋ１に対応する素子形成領域Ｋ３、第１の埋め込み配線Ｓ１１に対応する第１の埋め込み配線Ｓ３１、第２の埋め込み配線Ｓ１２に対応する第２の埋め込み配線Ｓ３２、ゲート電極Ｇ１に対応するゲート電極Ｇ３を有して構成される。また、第１の埋め込み配線Ｓ３１と第２の埋め込み配線Ｓ３２を接続する導電体間コンタクト導体Ｓ３２ａも、第１の回路部Ｃ１と同様に設けられる。第１の埋め込み配線Ｓ３１を含む構造体が素子分離領域として機能する点も、第１の回路部Ｃ１と同様である。しかし、これらの各構成の平面的な配置及び個数の面では、第１の回路部Ｃ１と異なっている点がある。
【００９４】
また、第４の回路部Ｃ４は、基本的な構造の面では第２の回路部Ｃ２と同様であり、素子形成領域Ｋ２に対応する素子形成領域Ｋ４、第１の埋め込み配線Ｓ２１に対応する第１の埋め込み配線Ｓ４１、第２の埋め込み配線Ｓ２２に対応する第２の埋め込み配線Ｓ４２、ゲート電極Ｇ２に対応するゲート電極Ｇ４を有して構成される。また、第１の埋め込み配線Ｓ４１と第２の埋め込み配線Ｓ４２を接続する導電体間コンタクト導体Ｓ４２ａも、第２の回路部Ｃ２と同様に設けられる。第２の埋め込み配線Ｓ４２を含む構造体が素子分離領域として機能する点も、第２の回路部Ｃ２と同様である。しかし、これらの各構成の平面的な配置及び個数の面では、第２の回路部Ｃ２と異なっている点がある。
【００９５】
以下、第１の回路部Ｃ１及び第２の回路部Ｃ２と共通する点については適宜省略しながら、第３の回路部Ｃ３及び第４の回路部Ｃ４それぞれの構造について説明する。
【００９６】
まず第３の回路部Ｃ３では、ｙ方向に延在する素子形成領域Ｋ３が、ひとつだけ設けられる。図６６と図２とを比較すると理解されるように、この素子形成領域Ｋ３のｘ方向の幅は、素子形成領域Ｋ１のｘ方向の幅に比べて大きくなっている。
【００９７】
第１の埋め込み配線Ｓ３１は、ビット線ＢＬと同じピッチ（図１０に示したピッチＰ１）で、素子形成領域Ｋ３を横切るように配置される。素子形成領域Ｋ３は、こうして配置される第１の埋め込み配線Ｓ３１と、その上面に形成される埋め込み絶縁膜８とを含む構造体によりｙ方向に分割され、分割された各部分によって分割素子形成領域が構成される。各第１の埋め込み配線Ｓ３１は、ｘ方向の一端で、導電体間コンタクト導体Ｓ３２ａを介して第２の埋め込み配線Ｓ３２に接続される。
【００９８】
ゲート電極Ｇ３は、素子形成領域Ｋ３のｘ方向の中心を、素子形成領域Ｋ３のｙ方向の一端から他端にかけてｙ方向に延在するように形成される。素子形成領域Ｋ３内に露出する半導体基板２の表面のうち、ゲート電極Ｇ３の一方側に位置する領域には拡散層Ｄ３１が、ゲート電極Ｇ３の他方側に位置する領域には拡散層Ｄ３２が、それぞれ形成される。これにより素子形成領域Ｋ３内には、分割素子形成領域ごとに、ゲート電極Ｇ３をゲート電極とし、拡散層Ｄ３１，Ｄ３２をソース／ドレインの一方及び他方とする周辺トランジスタが形成される。
【００９９】
次に第４の回路部Ｃ４では、ｘ方向に延在する素子形成領域Ｋ４が、ひとつだけ設けられる。図６６と図２とを比較すると理解されるように、この素子形成領域Ｋ４のｙ方向の幅は、素子形成領域Ｋ２のｙ方向の幅に比べて大きくなっている。
【０１００】
第２の埋め込み配線Ｓ４２は、ワード線ＷＬと同じピッチ（図３８に示したピッチＰ２）で、素子形成領域Ｋ４を横切るように配置される。素子形成領域Ｋ４は、こうして配置される第２の埋め込み配線Ｓ４２と、その上面に形成される埋め込み絶縁膜１３とを含む構造体によりｘ方向に分割され、分割された各部分によって分割素子形成領域が構成される。各第２の埋め込み配線Ｓ４２は、ｙ方向の一端で、導電体間コンタクト導体Ｓ４２ａを介して第１の埋め込み配線Ｓ４１に接続される。
【０１０１】
ゲート電極Ｇ４は、素子形成領域Ｋ４のｙ方向の中心を、素子形成領域Ｋ４のｘ方向の一端から他端にかけてｘ方向に延在するように形成される。素子形成領域Ｋ４内に露出する半導体基板２の表面のうち、ゲート電極Ｇ４の一方側に位置する領域には拡散層Ｄ４１が、ゲート電極Ｇ４の他方側に位置する領域には拡散層Ｄ４２が、それぞれ形成される。これにより素子形成領域Ｋ４内には、分割素子形成領域ごとに、ゲート電極Ｇ４をゲート電極とし、拡散層Ｄ４１，Ｄ４２をソース／ドレインの一方及び他方とする周辺トランジスタが形成される。
【０１０２】
以上説明したように、半導体装置１によれば、第３の回路部Ｃ３及び第４の回路部Ｃ４においても、導電体である埋め込み配線によって、素子分離能力の高い素子分離領域が形成される。したがって、周辺回路領域における素子分離領域のうち第１の埋め込み配線Ｓ３１又は第２の埋め込み配線Ｓ４２によって構成される部分の幅（第１の埋め込み配線Ｓ３１及び第２の埋め込み配線Ｓ４２それぞれの幅）を、Ｆ値に収めることが可能になる。また、上部配線３２のレイアウトの自由度を向上させる効果や、第１の埋め込み配線Ｓ３１，Ｓ４１及び第２の埋め込み配線Ｓ３２，Ｓ４２を高精度に形成することが可能になるという効果も、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様に得ることが可能になる。
【０１０３】
次に、以上の構成を有する第３の回路部Ｃ３及び第４の回路部Ｃ４の製造方法について、図６９〜図８３を参照しながら説明する。以下では、上述した第１の回路部Ｃ１及び第２の回路部Ｃ２の製造方法と共通する部分については適宜割愛しながら、説明を進める。なお、以下で説明する各工程は、上述したメモリセルアレイ部ＣＡ、第１の回路部Ｃ１、及び第２の回路部Ｃ２にかかる各工程中の対応する工程と、同時進行で進めることが好適である。
【０１０４】
まず初めに、図６９〜図７１に示すように、例えばシリコン酸化膜である素子分離用絶縁膜３を埋め込むことにより、半導体基板２の主面に素子形成領域Ｋ３，Ｋ４を形成する。具体的な形成方法は、上述した素子形成領域ＫＣＡ，Ｋ１，Ｋ２の形成方法と同様でよい。
【０１０５】
次に、図７２〜図７４に示すように、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様にして、ストッパ膜５０の成膜と、いずれもｘ方向に延在する複数の第３の溝Ｔ３の形成とを行う。第３の回路部Ｃ３内には複数の第３の溝Ｔ３が形成され、それぞれ素子形成領域Ｋ３を横切るように配置される。一方、第４の回路部Ｃ４内には１本の第３の溝Ｔ３が形成され、素子形成領域Ｋ４に沿って素子分離領域内に配置される。各第３の溝Ｔ３の幅や深さは、第１の回路部Ｃ１及び第２の回路部Ｃ２内の第３の溝Ｔ３のものと同様でよい。
【０１０６】
第３の溝Ｔ３を形成した後には、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様にして、第３の溝Ｔ３内に導電膜５，７及び埋め込み絶縁膜８を含む構造体を形成する。これにより、第１の埋め込み配線Ｓ３１，Ｓ４１が形成され、素子形成領域Ｋ３がｙ方向に分割される。
【０１０７】
次に、図７５〜図７７に示すように、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様にして、いずれもｙ方向に延在する複数の第２の溝Ｔ２を形成するとともに、これら第２の溝Ｔ２の内部に、第２の埋め込み配線Ｓ３２，Ｓ４２を構成する導電膜と、埋め込み絶縁膜１３とを含む構造体を形成する。これにより、第２の埋め込み配線Ｓ３２，Ｓ４２が形成され、素子形成領域Ｋ４がｘ方向に分割される。また、第２の埋め込み配線Ｓ３２は導電体間コンタクト導体Ｓ３２ａを介して第１の埋め込み配線Ｓ３１に、第２の埋め込み配線Ｓ４２は導電体間コンタクト導体Ｓ４２ａを介して第１の埋め込み配線Ｓ４１に、それぞれ接続される。埋め込み絶縁膜１３の形成後には、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様にして、表面を半導体基板２の上面の高さで平坦化する。
【０１０８】
次に、図７８〜図８０に示すように、ゲート絶縁膜１５及びゲート電極Ｇ３，Ｇ４を形成するとともに、これらの側面を覆う周辺ゲートサイドウォール膜１７を形成する。また、半導体基板２の露出面に、拡散層Ｄ３１，Ｄ３２，Ｄ４１，Ｄ４２を形成する。これらの具体的な形成方法も、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様でよい。
【０１０９】
続いて、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様にして、図８１〜図８３に示すように、層間絶縁膜２０と、この層間絶縁膜２０を貫通し、それぞれ拡散層Ｄ３１，Ｄ３２，Ｄ４１，Ｄ４２、ゲート電極Ｇ３，Ｇ４、第２の埋め込み配線Ｓ３２の一方端部、及び第１の埋め込み配線Ｓ４１の一方端部を層間絶縁膜２０の上面に電気的に露出させる拡散層コンタクト導体ＤＣ３１，ＤＣ３２，ＤＣ４１，ＤＣ４２、ゲート電極コンタクト導体ＧＣ３，ＧＣ４、及びコンタクト導体ＳＣ３，ＳＣ４を形成する。その後、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様にして、配線２１、コンタクト導体３１、上部配線３２などを形成することにより、第３の回路部Ｃ３及び第４の回路部Ｃ４が完成する。
【０１１０】
以上説明したように、本実施の形態による第３の回路部Ｃ３及び第４の回路部Ｃ４の製造方法によれば、第３の回路部Ｃ３にビット線ＢＬと同じ構造を有する素子分離領域を、第４の回路部Ｃ４にワード線ＷＬと同じ構造を有する素子分離領域をそれぞれ形成することが可能になる。こうして形成された素子分離領域によれば、上述したように、Ｆ値の幅で十分な素子分離を確保することが可能になる。また、新たな工程を追加することなく第１の埋め込み配線Ｓ３１，Ｓ４１及び第２の埋め込み配線Ｓ３２，Ｓ４２を形成できるという効果や、製造コストの抑制効果も、第１の回路部Ｃ１及び第２の回路部Ｃ２の場合と同様に得ることが可能になる。
【０１１１】
次に、本発明の第２の実施の形態による半導体装置１について、図８４〜図８７を参照しながら説明する。
【０１１２】
本実施の形態による半導体装置１は、第１の回路部Ｃ１に第２の埋め込み配線Ｓ１２を形成せず、第２の回路部Ｃ２に第１の埋め込み配線Ｓ１２を形成しない点、及び、これに伴ってコンタクト導体ＳＣ１が第１の埋め込み配線Ｓ１１ごとに形成され、コンタクト導体ＳＣ２が第２の埋め込み配線Ｓ２２ごとに形成される点で、第１の実施の形態による半導体装置１と異なっている。その他の点では第１の実施の形態による半導体装置１と同様である。
【０１１３】
本実施の形態による半導体装置１によっても、第１の実施の形態による半導体装置１の場合と同様、周辺回路領域における素子分離領域のうち第１の埋め込み配線Ｓ１１又は第２の埋め込み配線Ｓ２２によって構成される部分の幅（第１の埋め込み配線Ｓ１１及び第２の埋め込み配線Ｓ２２それぞれの幅）を、Ｆ値に収めることが可能になる。また、上部配線３２のレイアウトの自由度を向上させる効果や、第１の埋め込み配線Ｓ１１及び第２の埋め込み配線Ｓ２２を高精度に形成することが可能になるという効果も、第１の実施の形態による半導体装置１の場合と同様に得ることが可能になる。
【０１１４】
しかし一方で、第２の埋め込み配線Ｓ１２及び第１の埋め込み配線Ｓ２１を形成していないため、複数の第１の埋め込み配線Ｓ１１及び複数の第２の埋め込み配線Ｓ２２のそれぞれに対応して、電位供給用の上部配線３２を配置する必要がある。したがって、本実施の形態は、上部配線３２のレイアウトに十分に余裕がある場合に適用することが好適である。
【０１１５】
次に、本実施の形態による半導体装置１の製造方法について、第１の回路部Ｃ１及び第２の回路部Ｃ２の製造方法に着目しつつ、図８８〜図１０３を参照しながら説明する。以下では、上述した第１の実施の形態による半導体装置１の製造方法と共通する部分については適宜割愛しながら、説明を進める。
【０１１６】
本実施の形態による製造方法ではまず、第１の実施の形態に関して図６〜図３７に示した工程を実施する。ただし、本製造方法では第２の回路部Ｃ２には第３の溝Ｔ３を形成せず、したがって、図８８〜図９２に示すように、第３の溝Ｔ３及びその内部に埋め込まれる構造体は第１の回路部Ｃ１にのみ形成され、第２の回路部Ｃ２には形成されない。
【０１１７】
続いて、第１の実施の形態に関して図３８〜図４５に示した工程を実施する。ただし、本製造方法では第１の回路部Ｃ１には第４の溝Ｔ４を形成せず、したがって、図９２〜図９５に示すように、第４の溝Ｔ４及びその内部に埋め込まれる構造体は第２の回路部Ｃ２にのみ形成され、第１の回路部Ｃ１には形成されない。
【０１１８】
その後、第１の実施の形態に関して図４６〜図４９に示した工程を実施せずに、つまり、導電体間コンタクト導体Ｓ１２ａ，Ｓ２２ａを形成することなく、第１の実施の形態に関して図５０〜図５７に示した工程を実施する。これにより、図９６〜図９９に示すように、第４の溝Ｔ４及びその内部に埋め込まれる構造体が、第２の回路部Ｃ２にのみ形成される。
【０１１９】
次に、第１の実施の形態に関して図５８〜図６１に示した工程を実施する。これにより、図１００〜図１０３に示すように、ゲート電極Ｇ３，Ｇ４、ゲート絶縁膜１５、周辺ゲートサイドウォール膜１７、拡散層Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２が形成される。次いで、第１の実施の形態に関して図６２〜図６５に示した工程を実施するが、図１００〜図１０３に示すように、コンタクト導体ＳＣ１は第１の埋め込み配線Ｓ１１ごとに、コンタクト導体ＳＣ２は第２の埋め込み配線Ｓ２２ごとにそれぞれ形成する。これにより、各第１の埋め込み配線Ｓ１１及び各第２の埋め込み配線Ｓ２２が直接、層間絶縁膜２０の上面に形成された配線２１（図８６（ｄ）及び図８７（ｄ）参照）に接続されることとなる。その後の工程は、第１の実施の形態で説明したものと同様である。
【０１２０】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、第１の実施の形態と同様、第１の回路部Ｃ１にビット線ＢＬと同じ構造を有する素子分離領域を、第２の回路部Ｃ２にワード線ＷＬと同じ構造を有する素子分離領域をそれぞれ形成することが可能になる。こうして形成された素子分離領域によれば、上述したように、Ｆ値の幅で十分な素子分離を確保することが可能になる。また、新たな工程を追加することなく第１の埋め込み配線Ｓ１１及び第２の埋め込み配線Ｓ２２を形成できるという効果や、製造コストの抑制効果も、第１の実施の形態と同様に得ることが可能になる。
【０１２１】
なお、本実施の形態では、第１の回路部Ｃ１及び第２の回路部Ｃ２に着目して説明したが、第３の回路部Ｃ３及び第４の回路部Ｃ４についても同様である。すなわち、第２の埋め込み配線Ｓ３２及び第１の埋め込み配線Ｓ４１を形成せずに、複数の第１の埋め込み配線Ｓ３１及び複数の第２の埋め込み配線Ｓ４２を、それぞれコンタクト導体ＳＣ３，ＳＣ４により直接、層間絶縁膜２０の上面に形成された配線２１に接続することとしてもよい。
【０１２２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２３】
１          半導体装置
２          半導体基板
３          素子分離用絶縁膜
４          ライナー膜
４ａ        開口部
５，７      導電膜
６          内壁保護膜
８，１３    埋め込み絶縁膜
８ａ        溝内コンタクト開口部
１１        ゲート絶縁膜
１５        ゲート絶縁膜
１７        周辺ゲートサイドウォール膜
２０，３０  層間絶縁膜
２１        配線
２２        キャパシタストッパ膜
３１        コンタクト導体
３２        上部配線
５０        ストッパ膜
５１        下部導電膜
５２        ビット線コンタクト開口部形成マスク膜
５２ａ      開口部
５５        溝内コンタクト開口部形成マスク膜
５５ａ      開口部
ＢＣ        ビット線コンタクト導体
ＢＬ        ビット線
Ｃ１        第１の回路部
Ｃ２        第２の回路部
Ｃ３        第３の回路部
Ｃ４        第４の回路部
ＣＡ        メモリセルアレイ部
ＣＩ        キャパシタ絶縁膜
ＣＲ        交差領域
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２，Ｄ４１，Ｄ４２  拡散層
ＤＣ１１，ＤＣ１２，ＤＣ２１，ＤＣ２２，ＤＣ３１，ＤＣ３２，ＤＣ４１，ＤＣ４２  拡散層コンタクト導体
ＤＬ        下部拡散層
ＤＵ        上部拡散層
Ｇ１，Ｇ２，Ｇ３，Ｇ４  ゲート電極
ＧＣ１，ＧＣ２，ＧＣ３，ＧＣ４  ゲート電極コンタクト導体
Ｋ１，Ｋ２，Ｋ３，Ｋ４，ＫＣＡ  各素子形成領域
ＬＥ        下部電極
ＭＢ        メモリブロック
ＭＣ        メモリセルアレイ領域
Ｐ          ピラー部
Ｓ１１，Ｓ２１，Ｓ３１，Ｓ４１  第１の埋め込み配線
Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２  第２の埋め込み配線
Ｓ１２ａ，Ｓ２２ａ，Ｓ３２ａ，Ｓ４２ａ  導電体間コンタクト導体
ＳＡ        センスアンプ領域
ＳＣ        ストレージノードコンタクト導体
ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４  コンタクト導体
ＳＮ        ストレージノード
ＳＷＤ      サブワードドライバ領域
Ｔ１        第１の溝
Ｔ２        第２の溝
Ｔ２ａ      接続用溝
Ｔ３        第３の溝
Ｔ４        第４の溝
ＵＥ        上部電極
ＷＣ        ワード線コンタクト導体
ＷＬ        ワード線
ＸＤ        ロウデコーダ
ＹＤ        カラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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