(57)【要約】【課題】短絡判定用の回路にコンデンサを使用せずとも、検出精度の低下を防止できる電磁機器の短絡検出回路を提供する。【解決手段】比較電圧生成回路４（１）は、巻線Ｉ２＿１について、グランドを基準とする各端子電圧の和にオフセット電圧Ｖ３を加えて比較対象電圧Ｖ１を生成し、比較回路６（１）は、比較対象電圧Ｖ１を閾値電圧ＶＴ１と比較する。比較電圧生成回路４（２）は、巻線Ｉ２＿２について、グランドを基準とする各端子電圧の和にオフセット電圧Ｖ４を加えて比較対象電圧Ｖ２を生成し、比較回路６（２）は比較対象電圧Ｖ２を閾値電圧ＶＴ２と比較する。閾値電圧生成回路７（１，２）は、閾値電圧ＶＴ１及びＶＴ２を励磁巻線Ｉ１に入力される励磁信号と同じ周波数で変化する電圧信号として生成し、デジタルフィルタ８は、比較回路６（１，２）の出力信号が入力され、前記出力信号の変化に基づいて巻線Ｉ２＿１，Ｉ２＿２間の短絡を検出すると短絡検出信号を出力する。【選択図】図１
2015104242.tif 000002
【特許請求の範囲】
【請求項１】
電磁機器（１）の１次側に配置される励磁巻線（Ｉ１）と、前記電磁機器の２次側に配置される多相巻線（Ｉ２＿１，Ｉ２＿２）との短絡，又は前記多相巻線間の短絡のうち、少なくとも１つを検出する短絡検出回路において、
前記多相巻線の１つにおける、グランドを基準とする各端子電圧の和に、直流の第１オフセット電圧を加えて第１比較電圧を生成する第１比較電圧生成回路（４（１））と、
前記第１比較電圧を第１閾値電圧と比較する第１比較回路（６（１））と、
前記多相巻線の他の１つにおける、グランドを基準とする各端子電圧の和に、前記第１オフセット電圧とは異なる値に設定される直流の第２オフセット電圧を加えて第２比較電圧を生成する第２比較電圧生成回路（４（２））と、
前記第２比較電圧を第２閾値電圧と比較する第２比較回路（６（２））と、
前記第１及び第２閾値電圧を、前記励磁巻線に入力される励磁信号と同じ周波数で変化する電圧信号として生成する第１及び第２閾値電圧生成回路（７（１），７（２））と、
前記第１及び第２比較回路の出力信号が入力され、前記出力信号の変化に基づいて前記短絡を検出すると、短絡検出信号を出力する検出信号出力回路（８）とを備えることを特徴とする電磁機器の短絡検出回路。
【請求項２】
前記第１及び第２閾値電圧生成回路は、前記励磁信号の位相を遅延させる遅延回路（２２）を備え、
前記第１及び第２閾値電圧を、前記遅延させた位相に基づく電圧信号として生成することを特徴とする請求項１記載の電磁機器の短絡検出回路。
【請求項３】
前記第１,第２オフセット電圧のうち、電圧が高い方を電圧ＶＨ, 電圧が低い方を電圧ＶＬとすると、
前記電圧ＶＨ側に対応する閾値電圧の平均レベルを、前記電圧ＶＨよりも低く、且つ前記電圧（ＶＨ＋ＶＬ）／２よりも高い範囲に設定し、
前記電圧ＶＬ側に対応する閾値電圧の平均レベルを、前記電圧ＶＬよりも低く設定することを特徴とする請求項１又は２記載の電磁機器の短絡検出回路。
【請求項４】
前記検出信号出力回路は、前記第１又は第２比較回路の出力信号のレベルが、正常時に示すレベルから変化した時間を、所定の監視期間内で継続して計測する計測回路（１２）を備え、
この計測回路の計測値が、前記監視期間の終了時において所定値を超えていると、前記短絡検出信号を出力することを特徴とする請求項１から３の何れか一項に記載の電磁機器の短絡検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁機器の巻線間の短絡を検出する短絡検出回路に関する。
【背景技術】
【０００２】
角度センサの一種であるレゾルバ（電磁機器）の短絡を検出するための構成については、従来様々なものが提案されている。例えば特許文献１では、コサイン相に直流電源Ｖ１を接続してバイアス電圧を印加しておき、コサイン相とサイン相とが短絡すると、コサイン相に印加されているバイアス電圧がサイン相にも印加されるように構成している。この時、コンデンサＣ７が充電されて端子間電圧が上昇し、比較器ＯＰ３の出力レベルがハイからローに変化して、短絡を検出する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１６６２０５号公報（図１参照）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の構成では、比較器ＯＰ３の反転入力端子の電位は交流成分が含まれていると共に、ノイズによる誤動作を防止する目的でコンデンサＣ７が配置されている。そのため、回路の実装面積が増大すると共にコストの上昇が問題となる。例えばコンデンサを除去した場合、閾値を低下させて誤検出を回避することはできるが、当然ながら検出精度が低下する。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、短絡判定用の回路にコンデンサを使用せずとも、検出精度の低下を防止できる電磁機器の短絡検出回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の電磁機器の短絡検出回路によれば、第１比較電圧生成回路は、多相巻線の１つについて、グランドを基準とする各端子電圧の和に、直流の第１オフセット電圧を加えて第１比較電圧を生成し、第１比較回路は、第１比較電圧を第１閾値電圧と比較する。また、第２比較電圧生成回路は、多相巻線の他の１つについて、グランドを基準とする各端子電圧の和に、直流の第２オフセット電圧を加えて第２比較電圧を生成し、第２比較回路は、第２比較電圧を第２閾値電圧と比較する。
【０００７】
そして、閾値電圧生成回路は、第１及び第２閾値電圧を、励磁巻線に入力される励磁信号と同じ周波数で変化する電圧信号として生成し、検出信号出力回路は、第１及び第２比較回路の出力信号が入力されて、前記出力信号の変化に基づいて２つの巻線間の短絡を検出すると短絡検出信号を出力する。
このように構成すれば、第１及び第２比較回路にそれぞれ与えられる第１及び第２閾値電圧が励磁信号と同じ周波数で変化する電圧信号となるため、閾値電圧を平滑するためのコンデンサが不要となる。したがって、短絡検出の精度を維持しながら、回路の実装面積の増大及びコストの上昇を抑制できる。
【０００８】
請求項２記載の電磁機器の短絡検出回路によれば、閾値電圧生成回路に、励磁信号の位相を遅延させる遅延回路を備え、第１及び第２閾値電圧を、前記遅延させた位相に基づく電圧信号として生成する。これにより、励磁信号に対して２次側の各電圧信号の位相にずれが生じている場合でも、閾値電圧の変化を比較電圧に同期させて巻線間の短絡を確実に検出できる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態であり、レゾルバ及び短絡検出回路の構成を示す機能ブロック図
【図２】図１を、より具体的な回路で示す図
【図３】デジタルフィルタの詳細構成を示す図
【図４】デジタルフィルタの動作を示すタイミングチャート
【図５】位相変更回路を追加した場合の図１相当図
【図６】同図２相当図
【図７】レゾルバの動作が正常で、且つ位相ずれが無い場合を示すタイミングチャート
【図８】２次側巻線間が短絡した場合の図７相当図
【図９】位相ずれがある場合の図７相当図
【図１０】位相ずれがある場合の図８相当図
【図１１】励磁巻線と２次側巻線とが短絡した場合を示すタイミングチャート（その１）
【図１２】励磁巻線と２次側巻線とが短絡した場合を示すタイミングチャート（その２）
【図１３】２次側巻線間がレアショートした場合の図８相当図
【図１４】位相ずれがある場合の図１３相当図
【図１５】第２実施形態を示す図２相当図
【図１６】第３実施形態を示す図２相当図
【図１７】第４実施形態を示す図１相当図
【発明を実施するための形態】
【００１０】
（第１実施形態）
図１に示すように、レゾルバ１（電磁機器）は、一次側の励磁巻線Ｉ１と、２次側のコサイン相巻線Ｉ２＿１と、サイン相巻線Ｉ２＿２とを備えている。励磁巻線Ｉ１の両端にはコンデンサＣ５が接続されており、非グランド側の端子には、励磁信号が励磁信号付与回路２及び電解コンデンサＣ６を介して与えられている。コサイン相巻線Ｉ２＿１（多相巻線）の両端子間には、第１オフセット電圧生成回路３（１），第１比較電圧生成回路４（１），第１差動増幅回路５（１）が接続されている。また、サイン相巻線Ｉ２＿２（多相巻線）の両端子間には、第２オフセット電圧生成回路３（２），第２比較電圧生成回路４（２），第２差動増幅回路５（２）が接続されている。
【００１１】
第１オフセット電圧生成回路３（１）は、コサイン相巻線Ｉ２＿１の両端子間電圧の中点電圧をバイアスする第１オフセット電圧Ｖ３を生成し、第２オフセット電圧生成回路３（２）は、サイン相巻線Ｉ２＿２の両端子間電圧の中点電圧をバイアスする第２オフセット電圧Ｖ４を生成する。第１差動増幅回路５（１）は、コサイン相巻線Ｉ２＿１の端子間電圧を差動増幅して図示しないＲ／ＤコンバータにＣＯＳ信号を出力し、第２差動増幅回路５（２）は、サイン相巻線Ｉ２＿２の端子間電圧を差動増幅して前記Ｒ／ＤコンバータにＳＩＮ信号を出力する。
【００１２】
第１比較電圧生成回路４（１）は、コサイン相巻線Ｉ２＿１の両端子間電圧の中点電圧を検出対象電圧Ｖ１として第１比較回路６（１）に出力する。また、第２比較電圧生成回路４（２）は、サイン相巻線Ｉ２＿２の両端子間電圧の中点電圧を検出対象電圧Ｖ２として第２比較回路６（２）に出力する。
【００１３】
また、上記励磁信号は、励磁信号付与回路２を介して第１及び第２閾値電圧生成回路７（１）及び７（２）に入力されている。第１，第２閾値電圧生成回路７（１，２）は、入力される励磁信号に基づいて第１，第２閾値電圧ＶＴ１，ＶＴ２を生成し、第１，第２比較回路６（１，２）に出力する。第１，第２比較回路６（１，２）は、それぞれ検出対象電圧Ｖ１，Ｖ２（第１，第２比較電圧）と第１，第２閾値電圧ＶＴ１，ＶＴ２との比較結果をデジタルフィルタ８（検出信号出力回路）に出力する。デジタルフィルタ８は、入力される比較結果に基づいて短絡検出信号を出力する。
【００１４】
図２において、第１オフセット電圧生成回路３（１）は、抵抗素子Ｒ１及びＲ２の直列回路で構成されており、両者の共通接続点にオフセット電圧Ｖ３が付与されている。第１比較電圧生成回路４（１）は、抵抗素子Ｒ３及びＲ４の直列回路で構成されており、両者の共通接続点より検出対象電圧Ｖ１が出力される。第１差動増幅回路５（１）は、オペアンプＯＰ１及び抵抗素子Ｒ５〜Ｒ８で構成されている。オペアンプＯＰ１の非反転入力端子，反転入力端子には、それぞれ抵抗素子Ｒ５，Ｒ６を介してコサイン相巻線Ｉ２＿１の各端子が接続されている。また、オペアンプＯＰ１の非反転入力端子には、抵抗素子Ｒ７を介して第１差動増幅回路５（１）が出力する電圧の中心電圧（参照電圧）が付与されており、反転入力端子は、抵抗素子Ｒ８を介してオペアンプＯＰ１の出力端子に接続されている。
【００１５】
また、サイン相側に配置されている第２オフセット電圧生成回路３（２），第２比較電圧生成回路４（２），第２差動増幅回路５（２）については、それぞれ抵抗素子Ｒ９及びＲ１０の直列回路，抵抗素子Ｒ１１及びＲ１２の直列回路，オペアンプＯＰ２及び抵抗素子Ｒ１３〜Ｒ１６で構成されている。各素子の接続関係については、第１オフセット電圧生成回路３（１），第２比較電圧生成回路４（１），第１差動増幅回路５（１）の対応する素子と同様である。また、コサイン相巻線Ｉ２＿１，サイン相巻線Ｉ２＿２の両端には、ノイズ除去用のコンデンサＣ１及びＣ２の直列回路，コンデンサＣ３及びＣ４の直列回路がそれぞれ接続されており、それぞれの共通接続点はグランドに接続されている。
第１，第２比較回路６（１，２）はそれぞれコンパレータＣＰ１，ＣＰ２で構成されており、コンパレータＣＰ１，ＣＰ２の反転入力端子には、それぞれ検出対象電圧Ｖ１，Ｖ２が付与され、非反転入力端子にはそれぞれ閾値電圧ＶＴ１，ＶＴ２が付与されている。
【００１６】
励磁信号付与回路２は、オペアンプＯＰ７，バッファＢ１及び抵抗素子Ｒ２１〜Ｒ２３で構成されている。オペアンプＯＰ７の反転入力端子には、抵抗素子Ｒ２３を介して励磁信号が与えられている。また、前記反転入力端子は、抵抗素子Ｒ２２を介してグランドに接続されていると共に、抵抗素子Ｒ２１を介してバッファＢ１の出力端子に接続されている。また、オペアンプＯＰ７の非反転入力端子には、参照電圧REF3が付与されている。バッファＢ１の入力端子は、オペアンプＯＰ７の出力端子に接続されており、バッファＢ１の出力端子より、励磁巻線Ｉ１に励磁信号が出力される。
【００１７】
第１閾値電圧生成回路７（１）は、オペアンプＯＰ５及び抵抗素子Ｒ１７，Ｒ１８により反転増幅回路として構成されており、オペアンプＯＰ５の反転入力端子は、抵抗素子Ｒ１８を介して励磁信号付与回路２を構成するオペアンプＯＰ７の出力端子に接続されている。また、前記反転入力端子は、抵抗素子Ｒ１７を介してオペアンプＯＰ５の出力端子に接続されている。オペアンプＯＰ５の非反転入力端子には、参照電圧REF1が付与されており、オペアンプＯＰ５の出力端子より閾値電圧ＶＴ１が出力される。
【００１８】
第２閾値電圧生成回路７（２）は、オペアンプＯＰ６及び抵抗素子Ｒ１９，Ｒ２０で構成されており、オペアンプＯＰ６の反転入力端子は、抵抗素子Ｒ２０を介してオペアンプＯＰ７の出力端子に接続されている。また、前記反転入力端子は、抵抗素子Ｒ１９を介してオペアンプＯＰ６の出力端子に接続されている。オペアンプＯＰ６の非反転入力端子には、参照電圧REF2が付与されており、オペアンプＯＰ６の出力端子より閾値電圧ＶＴ２が出力される。
【００１９】
図３に示すように、デジタルフィルタ８は、ＡＮＤゲート１１，カウンタ１２（計測回路），Ｄフリップフロップ１３，ＮＯＴゲート１４，タイマ１５及び１ショットパルス発生回路１６などを備えている。ＡＮＤゲート１１の負論理入力端子には、コンパレータＣＰ１，ＣＰ２の出力端子が接続されていると共に、抵抗素子１７によりプルアップされている。また、ＡＮＤゲート１１の正論理入力端子には、クロック信号ＣＬＫが与えられており、ＡＮＤゲート１１の出力端子は、カウンタ１２のクロック端子に接続されている。
【００２０】
カウンタ１２の出力端子Ｑは、Ｄフリップフロップ１３の入力端子Ｄに接続されており、Ｄフリップフロップ１３の出力端子Ｑからは、ＮＯＴゲート１４を介して短絡検出信号が外部に出力される。上記クロック信号ＣＬＫは、タイマ１５及び１ショットパルス発生回路１６にも入力されている。タイマ１５は、クロック信号ＣＬＫを分周して１ショットパルス発生回路１６及びＤフリップフロップ１３のクロック端子に出力する。１ショットパルス発生回路１６は、入力信号に基づき生成した１ショットパルス信号を、カウンタ１５にリセット信号として出力する。
【００２１】
図４（ａ，ｃ）に示すように、レゾルバ１が正常であれば、コンパレータＣＰ１及びＣＰ２に入力される検出対象電圧Ｖ１，Ｖ２は、閾値電圧ＶＴ１，ＶＴ２を常に上回っており、コンパレータＣＰ１及びＣＰ２の出力信号は何れもハイレベルとなっている。尚、図４（ａ，ｃ）に示す波形は、説明を簡単にするためにモデル化したものであり、実際に検出される波形とは異なっている。
【００２２】
この状態から、例えばレゾルバ１の２次側においてコサイン相巻線Ｉ２＿１と、サイン相巻線Ｉ２＿２との相間短絡が発生すると、コンパレータＣＰ１及びＣＰ２に入力される検出対象電圧は、励磁信号の周期毎に閾値電圧を下回るようになり、コンパレータＣＰ１及びＣＰ２の出力信号は、周期的にローレベルを示す。この信号の変化の詳細については、後述する。
【００２３】
コンパレータＣＰ１及びＣＰ２の出力信号がハイレベルであれば、カウントクロックが入力されないためカウンタ１２はカウント動作せず、上記出力信号がローレベルを示す期間だけ間欠的にカウント動作する（図４（ｅ）参照）。また、カウンタ１２はマグニチュードコンパレータを内蔵しており、カウント値が図４（ｅ）に破線で示す閾値を超えると出力端子Ｑをハイレベルに変化させる（図４（ｆ）参照）。
【００２４】
タイマ１４は、クロック信号ＣＬＫを大きく分周して周期Ｔ１（監視期間）の分周信号を出力し、１ショットパルス発生回路１６は、分周信号の立ち上がりエッジに同期して（僅かの遅延時間を経た後）１ショットパルス信号を出力する。したがって、カウンタ１２が出力端子Ｑをハイレベルに変化させてから、次に分周信号の立ち上がりエッジが到来したタイミングで、Ｄフリップフロップ１３は出力端子Ｑをハイレベルに変化させる。これにより、外部にローレベルの短絡検出信号が出力される（図４（ｇ）参照）。その後、カウンタ１２はリセットされる。以上の構成において、レゾルバ１及び差動増幅回路５を除いたものが、短絡検出回路１８を構成している。
【００２５】
また、図５に示す短絡検出回路２１は、短絡検出回路１８に位相変更回路２２（遅延回路，閾値電圧生成回路）を追加したものであり、位相変更回路２２は、励磁信号生成回路２と閾値電圧生成回路７との間に挿入されている。位相変更回路２２は、図６に示すように、オペアンプＯＰ８，抵抗素子Ｒ２４〜Ｒ２６及びコンデンサＣ７により位相シフト回路として構成されている。
【００２６】
オペアンプＯＰ８の反転入力端子，非反転入力端子は、それぞれ抵抗素子Ｒ２４，Ｒ２５を介してオペアンプＯＰ７の出力端子に接続されている。また、前記反転入力端子は、抵抗素子Ｒ２６を介してオペアンプＯＰ８の出力端子に接続されており、前記非反転入力端子は、コンデンサＣ７を介してグランドに接続されている。そして、オペアンプＯＰ８の出力端子は、閾値電圧生成回路７の入力端子に接続されている。これにより、オペアンプＯＰ７を介して位相変更回路２２入力される励磁信号は、位相が９０度遅れた状態で次段の閾値電圧生成回路７に出力される。
【００２７】
次に、本実施形態の作用について説明する。尚、以降の図７〜図１４に示すタイミングチャートは、レゾルバ１の回転が停止している状態の各信号波形である。図７に示すように、レゾルバ１の動作が正常であり、且つ各信号間に位相ずれが無い理想的な状態であれば、検出対象電圧Ｖ１は、コサイン相巻線Ｉ２＿１の一方の端子電圧ＣＯＳと、その逆相となる他方の端子電圧ＣＯＳＧとの中点電圧Ｖ３で一定となる（図７（ｂ）参照）。また、検出対象電圧Ｖ２も同様に、サイン相巻線Ｉ２＿２の端子電圧ＳＩＮと、その逆相となる端子電圧ＳＩＮＧとの中点電圧Ｖ４で一定となる（図７（ｃ）参照）。
【００２８】
また、同図中には、従来の一定レベルで設定されていた閾値電圧ＶＴ１’，ＶＴ２’も示している。閾値電圧ＶＴ１’は電圧Ｖ３と電圧（Ｖ３＋Ｖ４）／２との間に設定され、閾値電圧ＶＴ２’は電圧Ｖ４と電圧Ｖ４／２との間に設定されている。短絡検出回路１８が生成する閾値電圧ＶＴ１は、電圧ＶＴ１’（＝REF1）を中心として励磁信号Ｖ５の逆相で変化する電圧となる。
この状態から、コサイン相巻線Ｉ２＿１とサイン相巻線Ｉ２＿２とが短絡すると、図８に示すように、検出対象電圧Ｖ１及びＶ２は等しく（Ｖ３＋Ｖ４）／２となる。この時、コンパレータＣＰ１の出力信号は連続的にローレベルとなるので、デジタルフィルタ８のカウンタ１２のカウント値が上昇して、前述のように短絡検出信号が出力される。
【００２９】
図９は、端子電圧ＣＯＳ,ＳＩＮが励磁信号Ｖ５に対して位相ずれを有していると共に、端子電圧ＣＯＳ,ＣＯＳＧ間及び端子電圧ＳＩＮ,ＳＩＮＧ間にもそれぞれ位相ずれがある場合を示す。この場合は、位相変更回路２２を備えた短絡検出回路２１で対応する必要があり、検出対象電圧Ｖ１及びＶ２が有する位相差を実測して、閾値電圧ＶＴ１，ＶＴ２に付与する位相遅れを調整する。図９に示す例では９０度遅れの位相差を付与することで、閾値電圧ＶＴ１，ＶＴ２（本案閾値）を、検出対象電圧Ｖ１及びＶ２が示す交流的な変化に同期させている。
【００３０】
図１０は、端子電圧ＣＯＳ,ＣＯＳＧに、図９に示すケースとは異なる位相ずれがある状態で、コサイン相巻線Ｉ２＿１とサイン相巻線Ｉ２＿２とが短絡した場合を示す。但し、閾値電圧ＶＴ１に付与している位相差は図９に示すケースと同じである。この場合、閾値電圧ＶＴ１の変化は、検出対象電圧Ｖ１の変化に完全に同期してはいないが、励磁信号の周期で一定区間ごとに後者が前者を下回るようになる。したがって、デジタルフィルタ８によって短絡検出信号が出力される。
【００３１】
図１１は、コサイン相巻線Ｉ２＿１の電圧ＣＯＳ側の端子と、１次側の励磁巻線Ｉ１のグランド側端子とが短絡した場合を示している。端子電圧ＣＯＳ＝０Ｖとなるから、検出対象電圧Ｖ１は０Ｖを中心に交流的に変化する。尚、図示はしないが、負電圧側の保護回路としてダイオードが用いられている場合には、負側の電圧はダイオードの順方向電圧Ｖｆでクランプされる。この場合、検出対象電圧Ｖ１は閾値電圧ＶＴ２を継続して下回るので、デジタルフィルタ８によって短絡検出信号が出力される。また図１２は、サイン相巻線Ｉ２＿２の電圧ＳＩＮ側の端子と、１次側の励磁巻線Ｉ１のグランド側端子とが短絡した場合を示しているが、図１１と同様の変化を示す。
【００３２】
図１３は、位相ずれが無い状態で、コサイン相巻線Ｉ２＿１とサイン相巻線Ｉ２＿２とがレアショートした場合を示す。検出対象電圧Ｖ１が大きく低下しないため、従来の一定レベルの閾値電圧ＶＴ１’では検出できないが、本実施形態では、検出対象電圧Ｖ１が周期的に閾値電圧ＶＴ１を下回ることになり、デジタルフィルタ８によって短絡検出信号が出力される。図１４は、位相ずれがある場合の図１３相当図であるが、この場合も、検出対象電圧Ｖ１と、閾値電圧ＶＴ１との位相差に応じて、前者が後者を周期的に下回ることになる。
尚、以上の説明は、レゾルバ１による検出対象の回転が停止している状態について行ったが、検出対象が回転している状態であっても、一般に励磁信号の周期は検出対象の回転周期より十分短く設定されているので、同様に検出を行うことができる。
【００３３】
以上のように本実施形態によれば、第１比較電圧生成回路４（１）は、コサイン相巻線Ｉ２＿１について、グランドを基準とする各端子電圧の和に、直流の第１オフセット電圧Ｖ３を加えて比較対象電圧Ｖ１を生成し、第１比較回路６（１）は、比較対象電圧Ｖ１を第１閾値電圧ＶＴ１と比較する。また、第２比較電圧生成回路４（２）は、サイン相巻線Ｉ２＿２について、グランドを基準とする各端子電圧の和に、直流の第２オフセット電圧Ｖ４を加えて比較対象電圧Ｖ２を生成し、第２比較回路６（２）は、比較対象電圧Ｖ２を第２閾値電圧ＶＴ２と比較する。
【００３４】
そして、第１及び第２閾値電圧生成回路７（１）及び７（２）は、第１及び第２閾値電圧ＶＴ１及びＶＴ２を、励磁巻線Ｉ１に入力される励磁信号と同じ周波数で変化する電圧信号として生成し、デジタルフィルタ８は、第１及び第２比較回路６（１）及び６（２）の出力信号が入力され、前記出力信号の変化に基づいて２つの巻線Ｉ２＿１，Ｉ２＿２間の短絡，又は励磁巻線Ｉ１と２次側巻線Ｉ２＿１，Ｉ２＿２との短絡を検出すると短絡検出信号を出力する。
【００３５】
このように構成すれば、第１及び第２比較回路６（１）及び６（２）にそれぞれ与えられる第１及び第２閾値電圧ＶＴ１及びＶＴ２が、励磁信号と同じ周波数で変化する電圧信号となるため、閾値電圧を平滑するためのコンデンサが不要となる。したがって、短絡検出の精度を維持しながら、回路の実装面積の増大及びコストの上昇を抑制できる。
また、励磁信号の位相を遅延させる位相変更回路２２を備え、第１及び第２閾値電圧ＶＴ１及びＶＴ２を、前記遅延させた位相に基づく電圧信号として生成するようにした。したがって、励磁信号に対して２次側の各電圧信号の位相にずれが生じている場合でも、巻線間の短絡を確実に検出できる。
【００３６】
また、第１オフセット電圧Ｖ３（ＶＨ）側に対応する閾値電圧ＶＴ１の平均レベルを、第１オフセット電圧Ｖ３よりも低く且つ電圧（Ｖ３＋Ｖ４）／２よりも高い範囲に設定し、第２オフセット電圧Ｖ４（ＶＬ）側に対応する閾値電圧ＶＴ２の平均レベルを第２オフセット電圧Ｖ４よりも低く設定した。これにより、巻線Ｉ２＿１，Ｉ２＿２間の短絡や励磁巻線Ｉ１と２次側巻線Ｉ２＿１，Ｉ２＿２との短絡，巻線Ｉ２＿１，Ｉ２＿２間のレアショートを検出することができる。
【００３７】
加えて、デジタルフィルタ８は、第１又は第２比較回路６（１）又は６（２）の出力信号のレベルが、正常時に示すレベルから変化した時間を、タイマ１５が出力する分周クロック信号の周期Ｔ１内で継続して計測するカウンタ１２を備え、このカウンタ１２のカウント値が、周期Ｔ１内で所定値を超えていると短絡検出信号を出力する。したがって、比較対象電圧Ｖ１及びＶ２と閾値電圧ＶＴ１及びＶＴ２とが交流的に変化することで、短絡が発生した際に、第１又は第２比較回路６（１）又は６（２）の出力信号のレベルが間欠的に変化する場合でも、短絡を確実に検出できる。
【００３８】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第２実施形態の短絡検出回路２３は、図１５に示すように、位相変更回路２２を、閾値電圧ＶＴ１，ＶＴ２に対応して２つ備えている。位相変更回路２２（１）は第１実施形態の位相変更回路２２と同じ構成であり、オペアンプＯＰ８の出力端子は、抵抗素子Ｒ１８のみに接続されている。
【００３９】
また、位相変更回路２２（２）は、オペアンプＯＰ９，抵抗素子Ｒ２７〜Ｒ２９及びコンデンサＣ８により、位相変更回路２２（１）と同様に構成されている。ただし、位相変更回路２２（１），２２（２）のそれぞれにより、閾値電圧ＶＴ１，ＶＴ２に付与する位相差を変化させる必要がある場合には、例えば一方の回路における抵抗素子の抵抗値を変化させる等の調整を行う。
以上のように第２実施形態によれば、閾値電圧ＶＴ１，ＶＴ２に対応して位相変更回路２２（１），２２（２）を個別に備えたので、コサイン相巻線Ｉ２＿１側と、サイン相巻線Ｉ２＿２側とに発生する位相ずれ量が異なる場合でも、個別に調整できる。
【００４０】
（第３実施形態）
第３実施形態の短絡検出回路３１は、図１６に示すように、第１実施形態の閾値電圧生成回路７（１，２）に替えて電圧生成回路３２（１，２）を配置している。第１閾値電圧生成回路３２（１）は、ＮＰＮトランジスタＴＲ１及び抵抗素子Ｒ３１〜Ｒ３３を備えており、ＮＰＮトランジスタＴＲ１のベースがオペアンプＯＰ５の出力端子に接続されている。ＮＰＮトランジスタＴＲ１のエミッタはグランドに接続され、コレクタは抵抗素子Ｒ３３を介して、抵抗素子Ｒ３１及びＲ３２からなる直列回路の共通接続点に接続されている。抵抗素子Ｒ３１の他端は電源に接続されており、抵抗素子Ｒ３２の他端はグランドに接続されている。そして、抵抗素子Ｒ３１の他端より閾値電圧ＶＴ１が出力される。また、第２閾値電圧生成回路３２（２）は、ＮＰＮトランジスタＴＲ２及び抵抗素子Ｒ３４〜Ｒ３６を備えており、第１閾値電圧生成回路３２（１）と同様の回路構成となっている。
【００４１】
以上のように構成される第３実施形態によれば、オペアンプＯＰ５，ＯＰ６の出力信号によりＮＰＮトランジスタＴｒ１，Ｔｒ２のベースがドライブされることで、閾値電圧ＶＴ１，ＶＴ２は二値レベル信号（矩形波信号）として出力される。
【００４２】
（第４実施形態）
第４実施形態の短絡検出回路４１は、図１６に示すように、レゾルバ１に替えて、２次側巻線が三相ある電磁機器４２に適用されている。電磁機器４２は、２次側巻線として第一相巻線Ｉ２＿１，第二相巻線Ｉ２＿２，第三相巻線Ｉ２＿３を備えている。
【００４３】
短絡検出回路４１は、第１実施形態の構成に対し巻線Ｉ２＿３が追加されているのに応じて、第３オフセット電圧生成回路３（３），第３比較電圧生成回路４（３），第３差動増幅回路５（３），第３比較回路６（３），第３閾値電圧生成回路７（３）を備えている。そして、第１〜第３比較回路６（１〜３）の出力端子はそれぞれデジタルフィルタ８の入力端子に接続されており、デジタルフィルタ８により、第１実施形態と同様に短絡検出が行われる。
【００４４】
尚、第４実施形態の場合、各回路３，４，６，７にそれぞれ第１〜第３があるが、これらのうち短絡が発生する２つの相の一方と他方とが、特許請求の範囲における第１，第２に対応することになる。以上のように構成される第４実施形態によれば、２次側巻線が三相構成となっている電磁機器４２について、短絡検出回路４１を適用できる。
【００４５】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
デジタルフィルタ８の内部ロジックは、短絡検出を同様に行える範囲で適宜変更して良い。
遅延回路には、ディレイライン等を用いても良い。
２次側巻線が４相以上の構成となる電磁機器に適用しても良い。
【符号の説明】
【００４６】
図面中、１はレゾルバ（電磁機器）、３はオフセット電圧生成回路、４は比較電圧生成回路、６は比較回路、７は閾値電圧生成回路、８はデジタルフィルタ（検出信号出力回路）、１２はカウンタ（計測回路）、１８，２１は短絡検出回路、２２は位相変更回路（遅延回路，閾値電圧生成回路）、Ｉ１は励磁巻線、Ｉ２＿１はコサイン相巻線（多相巻線）、Ｉ２＿２はサイン相巻線（多相巻線）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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