(57)【要約】【課題】チップサイズの縮小が可能な不揮発性半導体記憶装置を提供する。【解決手段】本実施形態の不揮発性半導体記憶装置は、第１方向に配置された複数のメモリセルと、前記複数のメモリセルのうち最端部の第１メモリセルに前記第１方向に隣接して設けられた選択ゲートと、を有するＮＡＮＤストリングを有している。また、前記複数のメモリセル間に設けられた第１のエアギャップと、前記第１メモリセルと前記選択ゲート間に設けられた第２のエアギャップと、を有している。さらに、前記第１方向に沿った断面形状において、前記第２のエアギャップの上端の高さは、前記第１のエアギャップの上端よりも高く、前記第２エアギャップの上部が曲がっている。【選択図】図３
2015095650.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に配置された複数のメモリセルと、前記複数のメモリセルのうち最端部の第１メモリセルに前記第１方向に隣接して設けられた選択ゲートと、を有するＮＡＮＤストリングと、
前記複数のメモリセル間に設けられた第１のエアギャップと、
前記第１メモリセルと前記選択ゲート間に設けられた第２のエアギャップと、を有し、
前記第１方向に沿った断面形状において、前記第２のエアギャップの上端の高さは、前記第１のエアギャップの上端よりも高く、前記第２エアギャップの上部が曲がっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のエアギャップは前記第１方向に沿った断面形状において、前記第２のエアギャップの上部が前記第１メモリセル側に曲がっていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のエアギャップは前記第１方向に沿った断面形状において、前記第２のエアギャップの上部において変曲点を３つ以上有していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のエアギャップの上端部は前記第１方向に沿った断面形状において、前記第１メモリセルの直上に位置していることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
第１方向に配置された複数のメモリセルと、前記複数のメモリセルのうち最端部の第１メモリセルに前記第１方向に隣接して設けられた選択ゲートと、を有するＮＡＮＤストリングと、
前記複数のメモリセル間に設けられた第１のエアギャップと、
前記第１メモリセルと前記選択ゲート間に設けられた第２のエアギャップと、を有し、
前記複数のメモリセルは、電荷蓄積層を有しており、
前記第１方向の断面形状において、前記第２のエアギャップの上端の高さは、前記第１のエアギャップの上端よりも高く、
前記電荷蓄積層の底面の高さ位置において、前記第1メモリセルと前記選択ゲート間の前記第１方向における距離は、前記複数のメモリセル間の前記第１方向における距離と同等か若しくは狭いことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第２のエアギャップは前記第１方向の断面形状において、前記第２のエアギャップの上端部が前記第１メモリセル側に曲がっていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第２のエアギャップは前記第１方向の断面形状において、前記第２のエアギャップの上部において変曲点を３つ以上有していることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第２のエアギャップの上端部は前記第１方向に沿った断面形状において、前記第１メモリセルの直上に位置していることを特徴とする請求項５乃至７のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ装置においては、一般的にチップサイズを縮小することが求められている。そのため、所謂ＮＡＮＤストリング長を小さくすることが多い。ここでＮＡＮＤストリング長を小さくするには、メモリセルと選択ゲート間の距離を小さくすることが有効である。しかし、メモリセルと選択ゲートの間の距離を小さくすると、メモリセルと選択ゲート間のリーク電流が大きくなる等の可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３０２９５０公報
【特許文献２】特開２００８−２１７６８公報
【特許文献３】特開２０１０−８０８５３公報
【特許文献４】特開２０１２−２０４５３７公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップサイズの縮小が可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の不揮発性半導体記憶装置は、第１方向に配置された複数のメモリセルと、前記複数のメモリセルのうち最端部の第１メモリセルに前記第１方向に隣接して設けられた選択ゲートと、を有するＮＡＮＤストリングを有している。また、前記複数のメモリセル間に設けられた第１のエアギャップと、前記第１メモリセルと前記選択ゲート間に設けられた第２のエアギャップと、を有している。さらに、前記第１方向に沿った断面形状において、前記第２のエアギャップの上端の高さは、前記第１のエアギャップの上端よりも高く、前記第２エアギャップの上部が曲がっている。
【図面の簡単な説明】
【０００６】
【図１】実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセルブロックの電気的構成を概略的に示す図の一例
【図２】メモリセル領域Ｍの一部のレイアウトパターンを模式的に示す平面図の一例
【図３】（Ａ）及び（Ｂ）は、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す縦断面図の一例
【図４】（Ａ）はエアギャップＡＧ１の形状を拡大して模式的に示す断面図の一例、（Ｂ）はエアギャップＡＧ２の形状を拡大して模式的に示す断面図の一例
【図５】（Ａ）、（Ｂ）及び（Ｃ）は、選択ゲート近傍において、絶縁膜が成膜する様子を時系列順に模式的に示す断面図の一例
【図６】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図７】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図８】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図９】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図１０】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図１１】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図１２】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図１３】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図１４】（Ａ）、（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例
【図１５】ワード線の引き出し領域のパターンを示す平面図の一例
【発明を実施するための形態】
【０００７】
（実施形態）
以下、実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリ装置に適用したものを図を参照して説明する。以下の説明において、同一の機能、構成を備えた要素については、同一符号を付している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致するわけではない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【０００８】
なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、ワード線ＷＬが延在する方向をＸ方向、これに直交し、ビット線ＢＬが延在する方向をＹ方向とする。Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。なお、実施形態の説明は不揮発性半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリ装置を中心に行い、置き換え可能な技術については適宜言及する。
【０００９】
図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセルブロックの電気的構成を概略的に示す図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。
【００１０】
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（例えばｍ＝２ｋ）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
【００１１】
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中、左右方向、Ｘ方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中、上下方向、Ｙ方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
【００１２】
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続されている。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続されている。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続されている。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続されている。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続されている。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差している。ビット線ＢＬ０〜ＢＬｎ−１は、センスアンプ（図示せず）に接続されている。
【００１３】
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
【００１４】
図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。なお、以下、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する場合がある。
【００１５】
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、図中Ｙ方向（図１におけるＣｏｌｕｍｎ  Ｄｉｒｅｃｔｉｏｎ）に互いに離間され、図中Ｘ方向（図１におけるＲｏｗ  Ｄｉｒｅｃｔｉｏｎ）に延伸して並列配置されている。
【００１６】
素子分離領域Ｓｂは、図中Ｙ方向に延伸して形成されている。素子分離領域Ｓｂは、トレンチ内に絶縁膜を埋め込まれて形成されるＳＴＩ（shallow trench isolation）構造を有している。この素子分離領域ＳｂはＸ方向に所定間隔で複数形成されている。素子分離領域Ｓｂにより、シリコン基板２の表層部に、Ｙ方向に沿って延伸形成された複数の素子領域Ｓａが、Ｘ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。ビット線ＢＬ（図示せず）は素子領域Ｓａ上に位置するように、Ｘ方向に互いに所定の間隔で離間され、Ｙ方向に延伸して並列配置されており、ビット線コンタクトＢＬＣを介して素子領域Ｓａに接続している。
【００１７】
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。
【００１８】
制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴ（メモリセルＭＧ１）のＹ方向両外側に隣接して設けられる。
【００１９】
ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳの選択ゲートＳＧは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。
【００２０】
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤの選択ゲートＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
【００２１】
以上が、本実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
次に、図３（Ａ）及び図３（Ｂ）を参照して、本実施形態の具体的な構成について説明する。図３（Ａ）及び（Ｂ）は、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す縦断面図の一例である。図３（Ａ）は、図２の３Ａ−３Ａ線に沿う部分の断面構造を模式的に示す図の一例である。図３（Ｂ）は、図２の３Ｂ−３Ｂ線に沿う部分の断面構造を模式的に示す図の一例である。
【００２２】
図３（Ａ）はメモリセル領域の断面構造を示している。図３（Ａ）において、半導体基板１０上に、複数のメモリセルＭＧが設けられている。半導体基板１０として、例えば導電型がｐ型のシリコン基板を用いることができる。半導体基板１０上にはゲート絶縁膜１２が形成されている。ゲート絶縁膜１２としては、例えば半導体基板１０（シリコン基板）の熱酸化により形成したシリコン酸化膜を用いることができる。
【００２３】
メモリセルＭＧは、ゲート絶縁膜１２上に、電荷蓄積層１４、電極間絶縁膜１６、制御電極１８を積層して形成されている。電荷蓄積層１４は、例えば不純物が導入されたポリシリコン（第１ポリシリコン膜１４ａ）により形成されている。不純物としては例えばリン又はボロン等を用いることができる。電極間絶縁膜１６としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜、ポリシリコンとハフニウムオキサイド（ＨｆＯ）などのトラップ層を積層した構造等を用いることができる。制御電極１８は、例えば、不純物が導入されたポリシリコン（第２ポリシリコン膜１８ａ）、金属膜１８ｂを順に積層した積層膜により形成されている。第２ポリシリコン膜１８ａに導入される不純物として、例えばリン又はボロン等を用いることができる。金属膜１８ｂとしては、例えばスパッタリング法により成膜したタングステン（Ｗ）を用いることができる。金属膜１８ｂは、金属膜１８ｂの下部、すなわち、金属膜１８ｂの第２ポリシリコン膜１８ａと接する部分に、バリアメタル膜を有する構造でも良い。バリアメタル膜としては、例えばスパッタリング法により成膜した窒化タングステン（ＷＮ）を用いることができる。この場合、金属膜１８ｂは例えば窒化タングステン／タングステンの積層膜となる。バリアメタル膜は、第２ポリシリコン膜１８ａを構成するポリシリコンと、金属膜１８ｂとして例えばタングステンとのシリサイド反応を防止するために用いられる。電極間絶縁膜１６は、電荷蓄積層１４と制御電極１８の間に設けられている。電荷蓄積層１４と制御電極１８は、電極間絶縁膜１６により相互に絶縁されている。
【００２４】
複数のメモリセルＭＧのそれぞれの間には空隙があり、複数のメモリセルＭＧ上部を架け渡すように覆う絶縁膜２２が設けられている。このように、絶縁膜２２が空隙の上部に蓋をするようにして設けられるため、メモリセルＭＧ間の空隙はエアギャップＡＧ１となる。絶縁膜２２としては例えばプラズマＣＶＤ法により成膜したシリコン酸化膜を用いることができる。絶縁膜２２は被覆性の悪い条件によって成膜されているため、エアギャップＡＧ１内部を埋設することはない。絶縁膜２２は、エアギャップＡＧ１内部のメモリセルＭＧの側面に形成されている場合がある。エアギャップＡＧ１により、メモリセルＭＧ間の寄生容量が低減される。
【００２５】
絶縁膜２２上には、第１層間絶縁膜２４、ストッパ膜２６及び第２層間絶縁膜２８が設けられている。第１層間絶縁膜２４及び第２層間絶縁膜２８としては、例えばＴＥＯＳ（Tetraethoxysilane、テトラエトキシシラン）をソースガスとしてＣＶＤ法を用いて成膜したシリコン酸化膜を用いることができる。ストッパ膜２６としては、例えばＣＶＤ法により形成したシリコン窒化膜を用いることができる。
【００２６】
図３（Ｂ）は、図２の３Ｂ−３Ｂ線に沿う部分、すなわち、隣接するユニットメモリセルＵＣの隣接する選択ゲートトランジスタＳＴＳから、それぞれのユニットメモリセルＵＣのメモリセルＭＧに至る領域の断面構造を示している。なお、選択ゲートトランジスタＳＴＤ側の断面構造も略同じ構造である。図３（Ｂ）において、半導体基板１０上に、一対の選択ゲートＳＧが設けられている。その一対の選択ゲートＳＧのＹ方向の両側には、複数のメモリセルＭＧが設けられている。ここで、選択ゲートＳＧとＹ方向に隣接するメモリセルＭＧをメモリセルＭＧ１とする。半導体基板１０上にはゲート絶縁膜１２が形成されている。メモリセルＭＧの構造は図３（Ａ）で説明した構造とほぼ同じである。選択ゲートＳＧは、ゲート絶縁膜１２上に、下部電極３４、電極間絶縁膜１６、上部電極３８を積層して形成されている。下部電極３４は、第１ポリシリコン膜１４ａにより形成されている。上部電極３８は、第２ポリシリコン膜１８ａ、金属膜１８ｂを順に積層した積層膜により形成されている。金属膜１８ｂは、メモリセルＭＧと同様に、金属膜１８ｂの下部、すなわち、金属膜１８ｂの第２ポリシリコン膜１８ａと接する部分に、バリアメタル膜を有する構造でも良い。
【００２７】
電極間絶縁膜１６は、下部電極３４と上部電極３８の間に設けられている。電極間絶縁膜１６は選択ゲートＳＧのＹ方向中央部において開口部３０を有している。下部電極３４と上部電極３８は、開口部３０を介して接触しており、電気的に導通している。上部電極３８上にはキャップ絶縁膜２０が設けられている。キャップ絶縁膜２０上にはマスク絶縁膜４０が設けられている。選択ゲートＳＧにキャップ絶縁膜２０及びマスク絶縁膜４０を加えた選択ゲート積層構造の高さは、マスク絶縁膜４０の膜厚分だけメモリセルＭＧにキャップ絶縁膜２０を加えたメモリセル積層構造よりも高くなっている。
【００２８】
また、メモリセルＭＧ１と選択ゲートＳＧ間には空隙があり、メモリセルＭＧ１と選択ゲートＳＧの上部を架け渡すように覆う絶縁膜２２が設けられている。このように空隙の上部に蓋をするようにして絶縁膜２２が設けられることにより、メモリセルＭＧ１と選択ゲートＳＧの間の空隙は、エアギャップＡＧ２となる。エアギャップＡＧ２の上端の高さは、エアギャップＡＧ１の上端の高さよりも高い。メモリセルＭＧ底面高さ（電荷蓄積層１４の底面部分）でのメモリセルＭＧ−選択ゲートＳＧ間のＹ方向における距離Ｄ１は、隣接するメモリセルＭＧ間のＹ方向における距離Ｄ２と同等か、又は狭い（小さい）。
【００２９】
絶縁膜２２上には、第１層間絶縁膜２４、ストッパ膜２６及び第２層間絶縁膜２８が設けられている。一対の選択ゲートＳＧ間にはコンタクト４４が設けられている。側壁絶縁膜４２は、絶縁膜２２、マスク絶縁膜４０及び選択ゲートＳＧの側面に接して形成されている。コンタクト４４は下部において半導体基板１０に接続している。また、半導体基板１０の上部には配線４６が設けられている。後述するように、本実施形態では、コンタクト４４と配線４６はデュアルダマシン法により形成されているため、一体的に構成されている。コンタクト４４下部の半導体基板１０にはソースドレイン領域４８が形成されている。ソースドレイン領域４８には、不純物として例えばリン、ヒ素等が導入されている。
【００３０】
次に、エアギャップＡＧ１及びＡＧ２の図における断面形状について説明する。エアギャップＡＧ１はＺ方向に延びる細長い形状を有している。エアギャップＡＧ１は左右方向（Ｙ方向）において、略線対称の形状となっている。エアギャップＡＧ２の高さは、エアギャップＡＧ１より高い。また、エアギャップＡＧ１は上下方向（Ｚ方向）について、非対称の形状となっている。エアギャップＡＧ１下部は、隣接するメモリセルＭＧ及び半導体基板１０（ゲート絶縁膜１２）によって形成された表面形状に略沿った形状となっており、矩形形状に近い形状となっている。エアギャップＡＧ２は、上下方向（Ｚ方向）においても、左右方向（Ｙ方向）においても非対称の形状を有している。エアギャップＡＧ２下部はエアギャップＡＧ１と同様に、略矩形形状となっている。エアギャップＡＧ２上部は空隙がメモリセルＭＧ方向（選択ゲートＳＧの反対方向）に曲がっている。
【００３１】
ここで、エアギャップＡＧ１及びＡＧ２の上部の形状について詳細に説明する。図４（Ａ）はエアギャップＡＧ１の上部の形状を、図４（Ｂ）はエアギャップＡＧ２の上部の形状を、拡大して模式的に示した断面図の一例である。図４（Ａ）は図３（Ａ）の領域Ｅ１を拡大したものであり、図４（Ｂ）は図３（Ｂ）の領域Ｅ２を拡大したものである。図４（Ａ）及び（Ｂ）に示すように、エアギャップＡＧ１及びＡＧ２の形状は、上部において３つ以上の変曲点Ｈ１、Ｈ２、Ｈ３を有している。図４（Ａ）及び（Ｂ）では、３つの変曲点を有する場合について示しているが、変曲点の数は３つ以上でも良い。
【００３２】
エアギャップＡＧ１上部の上端部は、隣接するメモリセル積層構造（メモリセルＭＧ１）上に堆積して形成された絶縁膜２２によって空隙が閉塞され、空隙の上端部（変曲点のうちＺ方向において最も高い変曲点Ｈ２が位置する部分）は尖った形状となっている。エアギャップＡＧ２の上端は、隣接するメモリセル積層構造及び選択ゲート積層構造上に堆積して形成された絶縁膜２２によって空隙が閉塞され、空隙の上端部（変曲点のうちＺ方向において最も高い変曲点Ｈ２が位置する部分）は尖った形状となっている。Ｚ方向において、エアギャップＡＧ２の変曲点Ｈ２（空隙の先端部分）の位置は、エアギャップＡＧ１の変曲点Ｈ２よりも高さが高く、Ｙ方向においてメモリセルＭＧ１と選択ゲートＳＧ間の中心よりもメモリセルＭＧ１側に位置している。また、エアギャップＡＧ２の変曲点Ｈ２は、選択ゲートＳＧにＹ方向に隣接するメモリセル積層構造上に、位置していても良い。また、エアギャップＡＧ２の変曲点Ｈ２は、Ｚ方向においてストッパ膜２６が平坦な部分から高くなる部分の下に位置している。
【００３３】
なお、上述のような形状となるのは、絶縁膜２２が、以下に示すように成膜するからであると考えられる。図５（Ａ）、（Ｂ）、（Ｃ）は、選択ゲートＳＧ近傍において、絶縁膜２２が成膜する様子を時系列順に模式的に示した縦断面図の一例である。図５（Ａ）、（Ｂ）、（Ｃ）において、図３（Ｂ）と同一の部分については同一の符号を付し、説明は省略する。
【００３４】
図５（Ａ）は絶縁膜２２の堆積開始時の様子を示している。絶縁膜２２の形成は、例えばＴＥＯＳをソースガスとして用い、製造装置の反応室内でプラズマを形成してこれを分解して、シリコン酸化膜による堆積物粒子５０を生成し、これを堆積させて行う。堆積物粒子５０は、様々な方向から飛来し、メモリセルＭＧ又は選択ゲートＳＧ表面に堆積する。ここでは説明のため、Ｚ方向に対して斜めに飛来する堆積物粒子５０（斜め成分）のみ図示している。選択ゲートＳＧ上にはマスク絶縁膜４０が設けられており、この分だけ選択ゲート積層構造はメモリセル積層構造よりも高さが高くなっている。従って、堆積物粒子５０のうち、ＺＹ平面において右上から左下に向かう斜め成分の堆積物粒子５０（５０ｂ）は、選択ゲートＳＧ上のマスク絶縁膜４０に遮蔽されてメモリセルＭＧ１表面に堆積し難くなる。特に、このメモリセルＭＧ１の選択ゲートＳＧ側の側面へはほとんど堆積しない。一方、ＺＹ平面において左上から右下に向かう斜め成分の堆積物粒子５０（５０ａ）は、マスク絶縁膜４０のメモリセルＭＧ１側の側面に多く堆積する。そのため、図５（Ｂ）に示すように、マスク絶縁膜４０側面部には絶縁膜２２が厚く形成されてメモリセルＭＧ１側に突出した形状となる。また、マスク絶縁膜４０側面部に形成された絶縁膜２２に遮蔽されて、堆積物粒子５０はメモリセルＭＧ１の選択ゲートＳＧ側の側面にほとんど堆積しない。そのため、選択ゲートＳＧ横のメモリセルＭＧ１上に堆積する堆積物粒子５０はＹ方向において左方向（選択ゲートＳＧとは反対方向）に曲がって堆積していく。また、メモリセルＭＧ１と選択ゲートＳＧの間においては、上記の遮蔽効果により堆積物粒子５０の堆積量が少なくなるため、選択ゲートＳＧ横の空隙は、メモリセルＭＧ間の空隙よりも、Ｚ方向における上方向に延びていく。そして、選択ゲートＳＧ上のマスク絶縁膜４０の側面には堆積物粒子５０が多く堆積することに伴い、選択ゲートＳＧ横の空隙はメモリセルＭＧ１側（選択ゲートＳＧとは反対方向、図中左側方向）に曲がって形成される。さらに堆積物粒子５０の堆積が進むと、図５（Ｃ）に示すように、隣接するメモリセルＭＧ間、及び、メモリセルＭＧ１−選択ゲートＳＧ間の間隙上部が絶縁膜２２によって閉塞し、エアギャップＡＧ１、ＡＧ２が形成される。エアギャップＡＧ２はメモリセルＭＧ１側に曲がった形状となり、エアギャップＡＧ２の上端の高さはエアギャップＡＧ１の上端の高さよりも高い。なお、メモリセルＭＧ間においては、堆積物粒子５０は略均等に堆積するため、エアギャップＡＧ１は略左右対称の形状となる。
【００３５】
エアギャップＡＧ１及びＡＧ２の上記形状により、以下の効果が奏される。一般的に、エアギャップを介する絶縁破壊又は電流のリークは、エアギャップ内壁をリークパスとする沿面リークが支配的である。従って、沿面リークパスの距離が長いほど絶縁破壊又はリーク電流を抑制することができる。本実施形態のように、エアギャップＡＧ２高さを高くすることで、図３（Ｂ）に示すようにメモリセルＭＧ１−選択ゲートＳＧ間の沿面リークパスＹの距離を長くすることができる。また、エアギャップＡＧ２の変曲点Ｈ２を、メモリセルＭＧ１上に位置させることにより、より沿面リークパスＹの距離を長くすることができる。また、メモリセルＭＧ及び選択ゲートＳＧのゲート電極端に加わる電界を緩和することもできる。ＮＡＮＤ型フラッシュメモリ装置において、Ｅｒａｓｅ動作時の絶縁膜破壊又はリーク電流の増加が懸念される。このリーク電流は、メモリセルＭＧ１がデータ記憶に用いられないダミーメモリセルであった場合でも生じる。Ｅｒａｓｅ動作時には、選択ゲートＳＧと選択ゲートＳＧに隣接するメモリセルＭＧ１間に大きな電位差（例えば、メモリセルＭＧ１に０Ｖ、選択ゲートＳＧに１０Ｖが与えられる）が発生するからである。しかし、上記構造により、メモリセルＭＧ１−選択ゲートＳＧ間耐圧を向上することが可能となる。また、これにより、メモリセルＭＧ１−選択ゲートＳＧ間距離を縮小することができ、ＮＡＮＤストリング長を縮小することが可能となる。言い換えれば、ＮＡＮＤストリング長を縮小すべく、メモリセルＭＧ１−選択ゲートＳＧ間距離を縮小しても、メモリセルＭＧ１−選択ゲートＳＧ間耐圧の低下を抑制したエアギャップ構造が実現可能となる。
【００３６】
次に、図３（Ａ）及び（Ｂ）、図６（Ａ）及び（Ｂ）〜図１４（Ａ）及び（Ｂ）を参照して、本実施形態による半導体装置の製造方法について説明する。図６（Ａ）及び（Ｂ）〜図１４（Ａ）及び（Ｂ）は、本実施形態の製造工程における途中工程を示す縦断面図の一例である。
【００３７】
先ず、図６（Ａ）及び（Ｂ）に示すように、半導体基板１０にゲート絶縁膜１２、第１ポリシリコン膜１４ａ、電極間絶縁膜１６、第２ポリシリコン膜１８ａ、金属膜１８ｂ、キャップ絶縁膜２０、マスク絶縁膜４０、第１マスク膜５２、第２マスク膜５４、及び第３マスク膜５６が形成された状態で、レジスト５８を形成する。半導体基板１０としては、例えば導電型がｐ型のシリコン基板を用いることができる。ゲート絶縁膜１２としては、例えば半導体基板１０表面を熱酸化することにより形成したシリコン酸化膜を用いることができる。第１ポリシリコン膜１４ａは、例えばＣＶＤ（Chemical Vapor Deposition）法によりポリシリコンを成膜し、これに例えば不純物としてリン又はボロンを導入することにより形成することができる。電極間絶縁膜１６としては、例えばＯＮＯ膜を用いることができる。ＯＮＯ膜は例えばＣＶＤ法により、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次成膜することにより形成することができる。電極間絶縁膜１６には、後に、選択ゲートＳＧが形成される箇所に開口部３０が形成されている。第２ポリシリコン膜１８ａ例えばＣＶＤ法によりポリシリコンを形成し、不純物として例えばリン又はボロンを導入することができる。金属膜１８ｂとしては例えばスパッタリング法により成膜したタングステンを用いることができる。金属膜１８ｂをバリアメタル膜／金属膜の積層膜として形成する場合は、バリアメタル膜として、例えばスパッタリング法により、窒化タングステンを成膜し、次いで、例えばスパッタリング法によりタングステンを成膜することにより形成できる。キャップ絶縁膜２０としては例えばＣＶＤ法により形成したシリコン窒化膜を用いることができる。キャップ絶縁膜２０は、シリコン窒化膜に代えて、シリコン酸化膜を用いても良い。マスク絶縁膜４０としては、例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。第１マスク膜５２としては、例えばＣＶＤ法により形成したアモルファスシリコン膜を用いることができる。第２マスク膜５４としては、例えばＣＶＤ法により形成したカーボン膜を用いることができる。第３マスク膜５６としては、例えばプラズマＣＶＤ法により形成したシリコン酸窒化膜（ＳｉＯＮ）を用いることができる。レジスト５８は例えば塗布法により半導体基板１０上に塗布して所定の膜厚のレジストを形成し、リソグラフィ法を用いてパターニングすることにより形成できる。
【００３８】
次に、図７（Ａ）及び（Ｂ）に示すように、レジスト５８をマスクとして、異方性条件によるＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法を用いて、第３マスク膜５６及び第２マスク膜５４をエッチングする。このエッチングでは、最初、レジスト５８をマスクにして第３マスク膜５６のエッチングが進行する。第２マスク膜５４のエッチングが進行する途中でレジスト５８が消失しても良い。その後、パターニングされた第３マスク膜５６をマスクにして第２マスク膜５４のエッチングを進行させ、第１マスク膜５２表面が露出したところでエッチングを終了する。ここで、後にメモリセルＭＧが形成される領域の第３マスク膜５６ａのＹ方向のパターン寸法は、後に選択ゲートＳＧが形成される領域の第３マスク膜５６ｂのパターン寸法よりも小さく形成されている。エッチングにおけるマイクロローディング効果により、パターン寸法が小さいものはエッチングされやすくなる。これにより、第３マスク膜５６ａの膜厚は薄くなり、第３マスク膜５６ｂの膜厚は厚い状態で形成される。
【００３９】
次に、図８（Ａ）及び（Ｂ）に示すように、第２マスク膜５４をスリミングする。第２マスク膜５４のスリミングは、例えば酸素プラズマを用いた等方性条件によるドライエッチングを施して行うことができる。上述のように、第２マスク膜５４がカーボンで形成されている場合は、例えば酸素プラズマによりエッチングを施す。これにより、第２マスク膜５４の横方向寸法は小さくなる。ここでのエッチングは、第３マスク膜５６及び第１マスク膜５２のエッチングレートが低い条件にて行う。従って、第３マスク膜５６及び第１マスク膜５２はほとんど後退せず、第２マスク膜５４のみが後退する。
【００４０】
次に、図９（Ａ）及び（Ｂ）に示すように、第３マスク膜５６ａ及び５６ｂ、第２マスク膜５４及び第１マスク膜５２を覆うように絶縁膜６０を形成する。絶縁膜６０は例えばシリコン酸化膜により形成されている。絶縁膜６０は、例えば、被覆性が良く、成膜温度が低い条件を用いたＣＶＤ法により形成することができる。
【００４１】
次に、図１０（Ａ）及び（Ｂ）に示すように、絶縁膜６０に対してエッチバックを施し、第２マスク膜５４側面に、絶縁膜６０による絶縁膜６０ａ及び６０ｂを形成する。この時、第３マスク膜５６ａ及び５６ｂにもエッチングが施されるが、寸法の小さい第３マスク膜５６ａはマイクロローディング効果により、エッチングレートが速くなり、絶縁膜６０と共にエッチバック中に消失する。一方、寸法の大きい第３マスク膜５６ｂは多少の膜減りは生ずるが、第２マスク膜５４上に残存しており、絶縁膜６０ｂは、第３マスク膜５６ｂの側面及び第２マスク膜５４側面に一体的に形成されている。第３マスク膜５６ｂ下の第２マスク膜５４は、第３マスク膜５６ｂ及び絶縁膜６０ｂにより覆われており、露出していない。
【００４２】
次に、図１１（Ａ）及び（Ｂ）に示すように、第２マスク膜５４を選択的に除去する。第２マスク膜５４（カーボン）の除去は、例えば酸素プラズマによるアッシングにより行うことができる。これにより、絶縁膜６０ａがピラー形状に形成される。また、第３マスク膜５６ｂ下の第２マスク膜５４は残存している。
【００４３】
次に、図１２（Ａ）及び（Ｂ）に示すように、絶縁膜６０ａ、及び第３マスク膜５６ｂ及びその側面の絶縁膜６０ｂをマスクとして、第１マスク膜５２、マスク絶縁膜４０、キャップ絶縁膜２０、金属膜１８ｂ、第２ポリシリコン膜１８ａ、電極間絶縁膜１６及び電荷蓄積層１４を順次エッチング除去する。これにより、メモリセルＭＧ、及び後に選択ゲートＳＧとなるパターンＳＧＰが形成される。エッチングは、異方性条件によるＲＩＥ法により行い、対象となる膜によって条件を変更しつつ進める。エッチングはゲート絶縁膜１２上でストップさせる。このエッチングの途中で、第３マスク膜５６ｂが消失した場合はその下層の第２マスク膜５４がエッチングマスクとして作用する。マスク絶縁膜４０（シリコン酸化膜）のエッチング中に、絶縁膜６０ａ及び６０ｂ（シリコン酸化膜）、及び第２マスク膜５４（カーボン）が除去されてしまう場合は、その下層の第１マスク膜５２（アモルファスシリコン）がマスクとなって、マスク絶縁膜４０のエッチングが進行する。また、メモリセルＭＧ上のマスク絶縁膜４０（以下４０ａとする）はパターン寸法が小さいため、エッチングにおけるマイクロローディング効果によって膜減りが生じ、膜厚が薄くなる。一方、パターンＳＧＰ上のマスク絶縁膜４０（以下４０ｂとする）はパターン寸法が大きいため膜減りが生じ難く、膜厚が厚い状態で保持されている。これにより、マスク絶縁膜４０ａの膜厚は薄く、マスク絶縁膜４０ｂの膜厚は厚く形成される。言い換えれば、マスク絶縁膜４０ａよりマスク絶縁膜４０ｂの方が高いと言える。
【００４４】
次に、図１３（Ａ）及び（Ｂ）に示すように、希釈フッ酸溶液を用いて、マスク絶縁膜４０ａをエッチング除去する。この時、マスク絶縁膜４０ｂも等方的に後退する。その結果、キャップ絶縁膜２０とマスク絶縁膜４０ｂの間で段差が生じる場合がある。
【００４５】
次に、図１４（Ａ）及び（Ｂ）に示すように、メモリセルＧＭ及びパターンＳＧＰ上に絶縁膜２２を形成する。絶縁膜２２としては、例えばプラズマＣＶＤ法によって、被覆性の悪い条件を用いて成膜したシリコン酸化膜を用いることができる。これにより、エアギャップＡＧ１及びＡＧ２を形成することができる。絶縁膜２２形成の詳細は、図５（Ａ）〜（Ｃ）を用いて説明したとおりである。これにより、エアギャップＡＧ２の上端はエアギャップＡＧ１の上端よりも高くすることができるため、メモリセルＭＧ１−選択ゲートＳＧ間のリーク電流を減らすことが可能となる。また、メモリセルＭＧ１−選択ゲートＳＧ間距離を縮小することができ、ＮＡＮＤストリング長を縮小することが可能となる。
【００４６】
次に、図３（Ａ）及び（Ｂ）に示すように、全面に第１層間絶縁膜２４を形成した後、パターンＳＧＰの中央部分をリソグラフィ法及びＲＩＥ法により除去する。第１層間絶縁膜２４としては、例えばＴＥＯＳをソースガスとして用いたＣＶＤ法により成膜したシリコン酸化膜を用いることができる。次いで、側壁絶縁膜４２を形成した後、ストッパ膜２６を成膜し、さらに第２層間絶縁膜２８を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）法により表面を平坦化する。側壁絶縁膜４２は例えばシリコン酸化膜により形成されている。ストッパ膜２６は例えばシリコン窒化膜により形成されている。第２層間絶縁膜２８は例えばシリコン酸化膜により形成されている。次いで、コンタクト４４及び配線４６を例えばデュアルダマシン法を用いて形成する。以上説明した工程により、本実施形態に係る半導体装置を製造することができる。
【００４７】
ここで、図１２（Ａ）及び（Ｂ）、図１３（Ａ）及び（Ｂ）で説明した工程で、メモリセルＭＧ上のマスク絶縁膜４０ａを除去し、残存させないようにしたのは以下の理由による。すなわち、メモリセルＭＧ上にも、パターンＳＧＰ上のマスク絶縁膜４０ｂと同等の膜厚のマスク絶縁膜４０ａを残した場合、エアギャップＡＧ１の高さも高く形成されることになる。
【００４８】
以上に説明したように、本実施形態によれば、エアギャップＡＧ２高さを高くすることで、メモリセルＭＧ１−選択ゲートＳＧ間耐圧を向上することが可能となる。また、これにより、メモリセルＭＧ１−選択ゲートＳＧ間距離を縮小することができ、ＮＡＮＤストリング長を縮小することが可能となる。ひいては、チップサイズの縮小を可能なＮＡＮＤ型フラッシュメモリ装置を実現することができる。
【００４９】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
電極間絶縁膜１６として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。
【００５０】
金属膜１８ｂを構成する金属材料として、タングステンを用いた一例を示したが、タングステンに代えてアルミニウム（ＡＬ）又はチタン（Ｔｉ）を適用しても良い。
また、上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
【００５１】
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
図面中、１０は半導体基板、１２はゲート絶縁膜、１４は電荷蓄積電極、１４ａは第１ポリシリコン膜、１６は電極間絶縁膜、１８は制御電極、１８ａは第２ポリシリコン膜、１８ｂは金属膜、２０はキャップ絶縁膜、２２はプラズマ酸化膜、２４は第１層間絶縁膜、２６はストッパ膜、２８は第２層間絶縁膜、３０は開口部、３４は下部電極、３８は上部電極、４０はマスク絶縁膜、４２は側壁絶縁膜、４４はコンタクト、４６は配線、４８はソース・ドレイン領域、５０、５０ａ、５０ｂは堆積物粒子、５２は第１マスク膜、５４は第２マスク膜、５６は第３マスク膜、５８はレジスト、６０は低温絶縁膜、６２はパッド６２である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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