(57)【要約】【課題】製造歩留まりの低下を抑制することが可能な配線基板及び表示装置を提供する。【解決手段】ローレベルの電源電圧を供給するための第１パッド、ハイレベルの電源電圧を供給するための第２パッド、及び、画像を表示するのに必要な信号を供給するための第３パッドを含むパッド群と、共通配線と、前記第１パッドと前記共通配線とを接続する第１接続配線と、前記第２パッドと前記共通配線とを接続する第２接続配線と、前記第３パッドと前記共通配線とを接続する第３接続配線と、を備え、前記第１接続配線及び前記第２接続配線は不純物がドーピングされていないポリシリコンによって形成され、前記第３接続配線及び前記共通配線は不純物がドーピングされたポリシリコンによって形成された、配線基板。【選択図】      図３
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【特許請求の範囲】
【請求項１】
ローレベルの電源電圧を供給するための第１パッド、ハイレベルの電源電圧を供給するための第２パッド、及び、画像を表示するのに必要な信号を供給するための第３パッドを含むパッド群と、
共通配線と、
前記第１パッドと前記共通配線とを接続する第１接続配線と、
前記第２パッドと前記共通配線とを接続する第２接続配線と、
前記第３パッドと前記共通配線とを接続する第３接続配線と、を備え、
前記第１接続配線及び前記第２接続配線は不純物がドーピングされていないポリシリコンによって形成され、前記第３接続配線及び前記共通配線は不純物がドーピングされたポリシリコンによって形成された、配線基板。
【請求項２】
前記パッド群はアレイ基板として割断される割断予定線よりも内側に位置し、
前記共通配線は前記割断予定線よりも外側に位置する、請求項１に記載の配線基板。
【請求項３】
前記第３接続配線及び前記共通配線にはｎ＋不純物がドーピングされた、請求項１または２に記載の配線基板。
【請求項４】
前記第１接続配線及び前記第２接続配線は、前記第３接続配線及び前記共通配線と反射率が異なる、請求項１乃至３のいずれか１項に記載の配線基板。
【請求項５】
ローレベルの電源電圧を供給するための第１パッドと、ハイレベルの電源電圧を供給するための第２パッドと、画像を表示するのに必要な信号を供給するための第３パッドと、前記第１パッドに接続された第１接続配線と、前記第２パッドに接続された第２接続配線と、前記第３パッドに接続された第３接続配線と、を備えた配線基板と、
前記配線基板と対向する対向基板と、を備え、
前記第１接続配線及び前記第２接続配線は不純物がドーピングされていないポリシリコンによって形成され、前記第３接続配線は不純物がドーピングされたポリシリコンによって形成された、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、配線基板及び表示装置に関する。
【背景技術】
【０００２】
液晶パネルや有機エレクトロルミネッセンス（ＥＬ）パネルなどの表示パネルは、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビ、携帯電話などの携帯端末機器、カーナビゲーション装置、ゲーム機などの表示装置として広く利用されている。
【０００３】
このような表示パネルでは、製造工程で発生した静電気による静電破壊を防止するために、種々の対策が施されている。静電気対策の一例として、検査用端子と共通配線との間に高抵抗部を介在させる技術が知られている。高抵抗部は、他の配線よりも細い線幅で意図的に蛇行させて形成したものや、静電気保護用ＴＦＴを有するもの、誘電体を介して対向する一対の電極からなる容量部を有するものなどが適用される。
【０００４】
このような製造工程においては、静電破壊を抑制しつつ、パターン異常や電気的不具合を正確に検査することで、製造歩留まりの低下を抑制することが要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２７２０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態の目的は、製造歩留まりの低下を抑制することが可能な配線基板及び表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本実施形態によれば、
ローレベルの電源電圧を供給するための第１パッド、ハイレベルの電源電圧を供給するための第２パッド、及び、画像を表示するのに必要な信号を供給するための第３パッドを含むパッド群と、共通配線と、前記第１パッドと前記共通配線とを接続する第１接続配線と、前記第２パッドと前記共通配線とを接続する第２接続配線と、前記第３パッドと前記共通配線とを接続する第３接続配線と、を備え、前記第１接続配線及び前記第２接続配線は不純物がドーピングされていないポリシリコンによって形成され、前記第３接続配線及び前記共通配線は不純物がドーピングされたポリシリコンによって形成された、配線基板が提供される。
【０００８】
本実施形態によれば、
ローレベルの電源電圧を供給するための第１パッドと、ハイレベルの電源電圧を供給するための第２パッドと、画像を表示するのに必要な信号を供給するための第３パッドと、前記第１パッドに接続された第１接続配線と、前記第２パッドに接続された第２接続配線と、前記第３パッドに接続された第３接続配線と、を備えた配線基板と、前記配線基板と対向する対向基板と、を備え、前記第１接続配線及び前記第２接続配線は不純物がドーピングされていないポリシリコンによって形成され、前記第３接続配線は不純物がドーピングされたポリシリコンによって形成された、表示装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態の表示装置ＤＳＰを概略的に示す平面図である。
【図２】図２は、図１に示した表示パネルＰＮＬを構成するアレイ基板ＡＲの構造例を概略的に示す断面図である。
【図３】図３は、配線基板ＭＳにおいて１つのアレイ基板を形成する領域ＡＡの入力パッド３Ｉ及び検査パッドＴＰのレイアウトの一例を概略的に示す平面図である。
【図４】図４は、一部の入力パッド３Ｉ及びショートリングＳＲを拡大した平面図である。
【図５】図５は、図４に示した入力パッド３Ｉ３及び接続配線ＣＮＣ３のＡ−Ｂ線で切断した構造を概略的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したもの同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【００１１】
図１は、本実施形態の表示装置ＤＳＰを概略的に示す平面図である。
ここに図示した表示装置ＤＳＰは、表示パネルＰＮＬとして、アクティブマトリクスタイプの液晶表示パネルを備えた液晶表示装置であるが、有機ＥＬ表示パネルを備えた有機ＥＬ表示装置であっても良い。
【００１２】
すなわち、表示パネルＰＮＬは、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。アレイ基板ＡＲと対向基板ＣＴとは、これらの間に所定のセルギャップを形成した状態でシール材ＳＥによって貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間のセルギャップにおいてシール材ＳＥによって囲まれた内側に保持されている。このような表示パネルＰＮＬは、シール材ＳＥによって囲まれた内側に、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、複数の画素ＰＸによって構成されている。
【００１３】
アレイ基板ＡＲは、後述する本実施形態の配線基板を割断することによって形成される。このアレイ基板ＡＲは、第１方向Ｘに沿って延出した複数のゲート配線Ｇ、第１方向Ｘに交差する第２方向Ｙに沿って延出した複数のソース配線Ｓ、ゲート配線Ｇ及びソース配線Ｓに接続されたスイッチング素子ＳＷ、スイッチング素子ＳＷに接続された画素電極ＰＥなどを備えている。液晶層ＬＱを介して画素電極ＰＥの各々と対向する共通電極ＣＥは、例えば対向基板ＣＴに備えられているが、アレイ基板ＡＲに備えられていても良い。
【００１４】
なお、表示パネルＰＮＬは、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｅｄ）モードなどの主として縦電界を利用するモードや、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの主として横電界を利用するモードなどを適用可能に構成されている。縦電界を利用するモードを適用した構成では、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられる。横電界を利用するモードを適用した構成では、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられる。
【００１５】
駆動ＩＣチップ２及びフレキシブル・プリンテッド・サーキット（ＦＰＣ）基板３などの表示パネルＰＮＬの駆動に必要な信号を供給する信号供給源は、アクティブエリアＡＣＴよりも外側の周辺エリアＰＲＰに配置される。駆動ＩＣチップ２は、ゲート配線Ｇに接続されたゲートドライバ及びソース配線Ｓに接続されたソースドライバを含んでいる。
【００１６】
アレイ基板ＡＲは、対向基板ＣＴの基板端部ＣＴＥよりも第２方向Ｙに沿って外側に延出した実装部ＭＴを備えている。この実装部ＭＴは、駆動ＩＣチップ２が実装される位置に、複数の入力パッド２Ｉ及び複数の出力パッド２Ｏを有している。また、実装部ＭＴは、ＦＰＣ基板３が実装される位置に、複数の入力パッド３Ｉを有している。入力パッド３Ｉと入力パッド２Ｉとは、それぞれ接続配線ＣＮＡによって接続されている。ゲート配線Ｇやソース配線ＳなどのアクティブエリアＡＣＴの各種配線と、出力パッド２Ｏとは、それぞれ周辺配線ＣＮＢによって接続されている。入力パッド３Ｉのそれぞれには、接続配線ＣＮＣが接続されている。接続配線ＣＮＣは、アレイ基板ＡＲの基板端部ＡＲＥまで引き出されている。また、実装部ＭＴは、複数の検査パッドＴＰを有している。これらの検査パッドＴＰは、接続配線ＣＮＡの中途部などに設けられている。
【００１７】
図２は、図１に示した表示パネルＰＮＬを構成するアレイ基板ＡＲの構造例を概略的に示す断面図である。
【００１８】
すなわち、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の上にスイッチング素子ＳＷ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４などを備えている。
【００１９】
第１絶縁膜１１は、アンダーコート層であり、第１絶縁基板１０の内面１０Ａを覆っている。スイッチング素子ＳＷは、例えばトップゲート型の薄膜トランジスタ（ＴＦＴ）であり、第１絶縁膜１１の上に形成された半導体層ＳＣを備えている。この半導体層ＳＣは、例えばポリシリコンによって形成されている。半導体層ＳＣは、チャネル領域ＳＣＣ、ソース領域ＳＣＳ、及び、ドレイン領域ＳＣＤを有している。チャネル領域ＳＣＣは、ほとんど不純物がドーピングされていない高抵抗領域に相当する。ソース領域ＳＣＳ及びドレイン領域ＳＣＤは、ポリシリコンに高濃度のｎ＋不純物がドーピングされた低抵抗領域に相当する。このような半導体層ＳＣは、第２絶縁膜１２によって覆われている。また、第２絶縁膜１２は、第１絶縁膜１１も覆っている。
【００２０】
スイッチング素子ＳＷのゲート電極ＷＧは、第２絶縁膜１２の上に形成され、チャネル領域ＳＣＣの直上に位置している。このゲート電極ＷＧは、ゲート配線Ｇと電気的に接続されている、あるいは、ゲート配線Ｇと一体的に形成されている。このようなゲート電極ＷＧは、第３絶縁膜１３によって覆われている。また、第３絶縁膜１３は、第２絶縁膜１２も覆っている。
【００２１】
スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第３絶縁膜１３の上に形成されている。ソース電極ＷＳは、ソース配線Ｓと電気的に接続されている、あるいは、ソース配線Ｓと一体的に形成されている。ドレイン電極ＷＤは、ソース配線Ｓから離間している。ソース電極ＷＳは、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールを介してソース領域ＳＣＳにコンタクトしている。ドレイン電極ＷＤは、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールを介してドレイン領域ＳＣＤにコンタクトしている。ソース電極ＷＳ及びドレイン電極ＷＤは、第４絶縁膜１４によって覆われている。また、第４絶縁膜１４は、第３絶縁膜１３も覆っている。
【００２２】
画素電極ＰＥは、第４絶縁膜１４の上に形成され、第４絶縁膜１４を貫通したコンタクトホールＣＨを介してドレイン電極ＷＤにコンタクトしている。この画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。
【００２３】
次に、上記のアレイ基板ＡＲを形成するための配線基板（マザー基板）について説明する。
【００２４】
図３は、配線基板ＭＳにおいて１つのアレイ基板を形成する領域ＡＡの入力パッド３Ｉ及び検査パッドＴＰのレイアウトの一例を概略的に示す平面図である。
【００２５】
複数の入力パッド３Ｉ１乃至３Ｉ６は、パッド群を構成し、配線基板ＭＳから領域ＡＡを割断するための割断予定線ＣＬよりも内側に位置している。例えば、入力パッド３Ｉ４はローレベルの電源電圧ＶＧＬを供給するためのパッドであり、入力パッド３Ｉ６はハイレベルの電源電圧ＶＧＨを供給するためのパッドであり、他の入力パッド３Ｉ１、３Ｉ２、３Ｉ３、３Ｉ５は画像を表示するのに必要な信号（あるいはゲートドライバやソースドライバを駆動させるための信号）を供給するためのパッドである。
【００２６】
複数の検査パッドＴＰ１乃至ＴＰ６も同様に、割断予定線ＣＬよりも内側に位置している。これらの検査パッドＴＰ１乃至ＴＰ６は、配線基板ＭＳにおけるパターン異常や電気的不具合を検査する際に、テスタから電源電圧や信号を供給するためのプローブが接触するパッドである。
【００２７】
領域ＡＡにおいて、入力パッド３Ｉ１は接続配線ＣＮＡ１に接続され、入力パッド３Ｉ２は接続配線ＣＮＡ２に接続され、入力パッド３Ｉ３は接続配線ＣＮＡ３に接続され、入力パッド３Ｉ４は接続配線ＣＮＡ４に接続され、入力パッド３Ｉ５は接続配線ＣＮＡ５に接続され、入力パッド３Ｉ６は接続配線ＣＮＡ６に接続されている。接続配線ＣＮＡ１は検査パッドＴＰ１に接続され、接続配線ＣＮＡ２は検査パッドＴＰ２に接続され、接続配線ＣＮＡ３は検査パッドＴＰ３に接続され、接続配線ＣＮＡ４は検査パッドＴＰ４に接続され、接続配線ＣＮＡ５は検査パッドＴＰ５に接続され、接続配線ＣＮＡ６は検査パッドＴＰ６に接続されている。
【００２８】
共通配線ＣＣは、割断予定線ＣＬよりも外側に位置している。つまり、共通配線ＣＣは、割断予定線ＣＬで配線基板ＭＳを割断した際に、領域ＡＡつまりアレイ基板には残らない。接続配線ＣＮＣ１乃至ＣＮＣ６は、領域ＡＡの内側から外側に引き出されている。接続配線ＣＮＣ１は入力パッド３Ｉ１と共通配線ＣＣとを接続し、接続配線ＣＮＣ２は入力パッド３Ｉ２と共通配線ＣＣとを接続し、接続配線ＣＮＣ３は入力パッド３Ｉ３と共通配線ＣＣとを接続し、接続配線ＣＮＣ４は入力パッド３Ｉ４と共通配線ＣＣとを接続し、接続配線ＣＮＣ５は入力パッド３Ｉ５と共通配線ＣＣとを接続し、接続配線ＣＮＣ６は入力パッド３Ｉ６と共通配線ＣＣとを接続している。これらの共通配線ＣＣ及び接続配線ＣＮＣ１乃至ＣＮＣ６は、互いに電気的に接続されており、いわゆるショートリングＳＲを構成している。
【００２９】
図４は、一部の入力パッド３Ｉ及びショートリングＳＲを拡大した平面図である。図５は、図４に示した入力パッド３Ｉ３及び接続配線ＣＮＣ３のＡ−Ｂ線で切断した構造を概略的に示す断面図である。
【００３０】
接続配線ＣＮＣ３及び共通配線ＣＣは、第１絶縁膜１１の上に位置し、図２に示したスイッチング素子ＳＷの半導体層ＳＣと同一材料によって形成されている。つまり、接続配線ＣＮＣ３及び共通配線ＣＣは、ポリシリコンによって形成されている。他の接続配線ＣＮＣ４乃至ＣＮＣ６についても同様に、ポリシリコンによって形成されている。接続配線ＣＮＣ３は、第２絶縁膜１２によって覆われている。入力パッド３Ｉ３は、第３絶縁膜１３の上に形成され、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨＡを介して接続配線ＣＮＣ３にコンタクトしている。なお、ここでは、入力パッド３Ｉ３及び接続配線ＣＮＣ３を例に説明するが、他の入力パッド３Ｉ４乃至３Ｉ６及び他の接続配線ＣＮＣ４乃至ＣＮＣ６についても同一構造であるため、詳細な説明を省略する。
【００３１】
接続配線ＣＮＣ４及び接続配線ＣＮＣ６は、不純物がドーピングされていないポリシリコンによって形成されている。例えば、接続配線ＣＮＣ４及び接続配線ＣＮＣ６は、高抵抗領域として形成されたチャネル領域ＳＣＣと同様である。つまり、高抵抗領域といっても、電流が全く流れないほどの抵抗値を有する領域ではない。
【００３２】
また、これらの接続配線ＣＮＣ４及び接続配線ＣＮＣ６以外の接続配線、つまり、接続配線ＣＮＣ３及び接続配線ＣＮＣ５や共通配線ＣＣなどは、不純物がドーピングされたポリシリコンによって形成されている。つまり、接続配線ＣＮＣ３及び接続配線ＣＮＣ５や共通配線ＣＣなどは、ソース領域ＳＣＳ及びドレイン領域ＳＣＤと同様に不純物がドーピングされ、低抵抗化されている。
【００３３】
不純物がドーピングされていないポリシリコンからなる接続配線ＣＮＣ４及び接続配線ＣＮＣ６は、不純物がドーピングされたポリシリコンからなる接続配線ＣＮＣ３及び接続配線ＣＮＣ５などとはそれらの反射率が相違しており、光学的な測定を行うことによって識別可能である。
【００３４】
このような構成のショートリングＳＲは、例えば、接続配線ＣＮＣ３及び接続配線ＣＮＣ５や共通配線ＣＣなどに相当する領域を露出し、接続配線ＣＮＣ４及び接続配線ＣＮＣ６に相当する領域を遮蔽するマスクを介して不純物をドーピングすることによって形成される。このとき、接続配線ＣＮＣ３及び接続配線ＣＮＣ５や共通配線ＣＣなどには、ホウ素（Ｂ）等のｐ＋不純物がドーピングされるよりも、リン（Ｐ）等のｎ＋不純物がドーピングされることが望ましい。発明者が検証したところによると、ポリシリコンにｎ＋不純物をドーピングしたときの抵抗値は、ポリシリコンにｐ＋不純物をドーピングしたときの抵抗値よりもバラツキが小さく、容易に所望する抵抗値が得られることが確認された。
【００３５】
上記の配線基板ＭＳにおいては、対向基板を貼り合せる前にテスタを用いた検査が行われ、その後、割断予定線ＣＬに沿った割断が行われる。割断前の配線基板ＭＳでは、各入力パッド３ＩがショートリングＳＲを介して電気的に接続されているため、配線基板ＭＳの製造工程で、静電気が入力パッド３Ｉに侵入したとしても、ショートリングＳＲによってエネルギーが消費されるため、静電気破壊を抑制することが可能となる。また、ショートリングＳＲは、高抵抗な接続配線ＣＮＣ４及び接続配線ＣＮＣ６を含んでいる。このため、ショートリングＳＲに流れ込んだ静電気が高抵抗の接続配線ＣＮＣ４及び接続配線ＣＮＣ６を介することで、より多くのエネルギーを消費することが可能となるとともに、ショートリングＳＲを介して他の接続配線や他の入力パッドへの高電圧の侵入を防止することが可能となる。
【００３６】
検査工程では、テスタのプローブがそれぞれ検査パッドＴＰに接続された後に、テスタから電源電圧や各種信号が供給され、パターン異常の有無の検査や、電気的不具合の有無の検査、さらには、消費電流などが測定される。このとき、ローレベルの電源電圧を供給するための入力パッド３Ｉ４と、ハイレベルの電源電圧を供給するための入力パッド３Ｉ６とがショートリングＳＲを介して電気的に接続されているが、これらの間に高抵抗の接続配線ＣＮＣ４及び接続配線ＣＮＣ６が介在しているため、検査時に過電流が流れることを防止することができ、テスタによって正確に消費電流を測定することが可能となる。
【００３７】
配線基板ＭＳを割断することによって切り出されたアレイ基板ＡＲにおいては、ショートリングＳＲのうちの共通配線が除去されているため、それぞれの入力パッド３Ｉが電気的に切り離される。このため、これらの入力パッド３ＩとＦＰＣ基板３の各端子と接続された際に、各入力パッドから正常な電源電圧や各種信号を供給することが可能となる。
【００３８】
以上説明したように、本実施形態によれば、製造歩留まりの低下を抑制することが可能な配線基板及び表示装置を提供することができる。
【００３９】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４０】
ＤＳＰ…表示装置  ＰＮＬ…表示パネル
ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＭＳ…配線基板  ＡＡ…領域  ＴＰ…検査パッド  ＣＬ…割断予定線
ＳＲ…ショートリング  ＣＣ…共通配線  ＣＮＣ…接続配線
３Ｉ…入力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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