(57)【要約】【課題】本発明は、電界集中の緩和が可能なスーパージャンクション構造の半導体装置及びその製造方法を提供する。【解決手段】半導体装置のコーナー部に対向する隅部が扇形状領域である素子領域、及び外周領域に配置された第１導電型の半導体領域と、素子領域の半導体領域の内部に配置された第２導電型の第１柱状領域と、外周領域の半導体領域の内部に配置され、素子領域の周囲を囲むリング状に形成された第２導電型の第２柱状領域とを備え、扇形状領域に配置された第１柱状領域が半導体領域の主面と平行して円弧状に延伸し、且つ扇形状領域以外の多角形状領域において第１柱状領域が半導体領域の主面と平行してストライプ状に延伸し、扇形状領域に配置された第１柱状領域の端部と多角形状領域に配置された第１柱状領域の側部とが第１柱状領域よりも第２導電型の不純物濃度を低く半導体領域の内部に配置された第１の接合領域を介して対向している。【選択図】図１
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【特許請求の範囲】
【請求項１】
スーパージャンクション構造の半導体素子が配置された素子領域と前記素子領域の周囲に配置された外周領域を有する半導体装置において、
前記半導体装置のコーナー部に対向する隅部が扇形状領域である前記素子領域、及び前記外周領域に配置された第１導電型の半導体領域と、
前記素子領域の前記半導体領域の内部に配置された第２導電型の複数の第１柱状領域と、
前記外周領域の前記半導体領域の内部に配置され、前記素子領域の周囲を囲むリング状に形成された第２導電型の複数の第２柱状領域と
を備え、
前記扇形状領域に配置された前記第１柱状領域が前記半導体領域の主面と平行して円弧状に延伸し、且つ前記扇形状領域以外の多角形状領域において前記第１柱状領域が前記半導体領域の主面と平行してストライプ状に延伸し、
前記扇形状領域に配置された前記第１柱状領域の端部と前記多角形状領域に配置された前記第１柱状領域の側部とが、前記第１柱状領域よりも第２導電型の不純物濃度を低く前記半導体領域の内部に配置された第１の接合領域を介して対向していることを特徴とする半導体装置。
【請求項２】
前記第１の結合領域がｎ型半導体領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の接合領域において、前記扇形状領域からの前記第１柱状領域の延伸する方向と前記多角形状領域からの前記第１柱状領域の延伸する方向とが直交することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記多角形状領域に配置された前記第１柱状領域の端部が、前記第１柱状領域よりも第２導電型の不純物濃度を低く前記半導体領域の内部に配置された第２の接合領域を介して、前記第２柱状領域の側部と対向していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の結合領域がｎ型半導体領域であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の結合領域において、前記第１柱状領域の延伸する方向と前記第２柱状領域の延伸する方向とが直交することを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
スーパージャンクション構造の半導体素子が配置された素子領域と前記素子領域の周囲に配置された外周領域を有する半導体装置の製造方法であって、
前記半導体装置のコーナー部に対向する隅部が扇形状領域である前記素子領域、及び前記外周領域に第１導電型の半導体領域を形成するステップと、
前記素子領域の前記半導体領域の内部に第２導電型の複数の第１柱状領域を形成するステップと、
前記外周領域の前記半導体領域の内部に、前記素子領域の周囲を囲むように第２導電型の複数のリング状の第２柱状領域を形成するステップと
を含み、
前記扇形状領域において前記半導体領域の主面と平行して円弧状に延伸し、且つ前記扇形状領域以外の多角形状領域において前記半導体領域の主面と平行してストライプ状に延伸するように、前記第１柱状領域を形成し、
前記半導体領域の内部に前記第１柱状領域よりも第２導電型の不純物濃度を低く第１の接合領域を形成し、前記扇形状領域に形成された前記第１柱状領域の端部と前記多角形状領域に形成された前記第１柱状領域の側部とを前記第１の接合領域を介して対向させることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１柱状領域の前記半導体領域の主面と平行な配置を規定するマスクパターンが、前記第１の接合領域において、前記扇形状領域での前記第１柱状領域を規定する部分の端部と前記多角形状領域での前記第１柱状領域を規定する部分の側部とが離間していることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記素子領域と前記外周領域の境界の一部において、前記半導体領域の内部に前記第１柱状領域よりも第２導電型の不純物濃度を低く第２の接合領域を形成し、前記多角形状領域に配置された前記第１柱状領域の端部と前記第２柱状領域の側部とを前記第２の接合領域を介して対向させることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第１柱状領域と前記第２柱状領域の前記半導体領域の主面と平行な配置を規定するマスクパターンが、前記第２の接合領域において、第１柱状領域を規定する部分の端部と前記第２柱状領域を規定する部分の側部とが離間していることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ｐ型の柱状領域とｎ型の柱状領域とが隣接して配置されたスーパージャンクション（ＳＪ）構造のＭＯＳトランジスタ（以下において、「ＳＪＭＯＳ」という。）は、高耐圧且つ低オン抵抗であるという特性を有する。ＳＪ構造では、逆バイアス時にドリフト領域を完全に空乏化させるために、ｐ型の柱状領域の不純物総量とｎ型の柱状領域の不純物総量との比を１近傍にする必要がある。このため、半導体チップ内にｐ型の柱状領域とｎ型の柱状領域を規則的に繰り返してパターン配置する。
【０００３】
半導体素子が配置される素子領域と素子領域の周囲に配置された外周領域とを有する半導体装置において、耐圧向上のための構造が外周領域に配置されることがある。具体的には、ＳＪ構造の半導体装置の外周領域に、ガードリングや電界緩和リング（Field Limiting Ring：ＦＬＲ）などとしてｐ型半導体領域が柱状に形成される。このとき、素子領域ではｐ型の柱状領域が直線的に延伸するストライプ状に柱状領域が配置される領域が多いが、素子領域の隅部ではｐ型の柱状領域が円弧状に配置される場合がある。一方、外周領域では、素子領域の周囲に柱状領域が環状に配置される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５３０８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
素子領域と外周領域の柱状領域との境界などにおいては、柱状領域が直線的に連続しない領域が発生する。即ち、柱状領域の側部に他の柱状領域の端部が近接する領域が生じる。
【０００６】
このような領域では、例えばｐ型の柱状領域の側部に他の柱状領域の端部を直接に接合すると、接合部分でｐ型の不純物濃度が上昇する。その結果、ｐ型の柱状領域とその周囲のｎ型半導体領域との不純物濃度バランスが崩れて耐圧が低下する。このため、半導体装置の耐圧を十分に確保できないという問題があった。
【０００７】
上記問題点に鑑み、本発明は、耐圧の低下が抑制されたスーパージャンクション構造の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、スーパージャンクション構造の半導体素子が配置された素子領域と素子領域の周囲に配置された外周領域を有する半導体装置において、（ア）半導体装置のコーナー部に対向する隅部が扇形状領域である素子領域、及び外周領域に配置された第１導電型の半導体領域と、（イ）素子領域の半導体領域の内部に配置された第２導電型の複数の第１柱状領域と、（ウ）外周領域の半導体領域の内部に配置され、素子領域の周囲を囲むリング状に形成された第２導電型の複数の第２柱状領域とを備え、（エ）扇形状領域に配置された第１柱状領域が半導体領域の主面と平行して円弧状に延伸し、且つ扇形状領域以外の多角形状領域において第１柱状領域が半導体領域の主面と平行してストライプ状に延伸し、（オ）扇形状領域に配置された第１柱状領域の端部と多角形状領域に配置された第１柱状領域の側部とが、第１柱状領域よりも第２導電型の不純物濃度を低く半導体領域の内部に配置された第１の接合領域を介して対向している半導体装置が提供される。
【０００９】
本発明の他の態様によれば、スーパージャンクション構造の半導体素子が配置された素子領域と素子領域の周囲に配置された外周領域を有する半導体装置の製造方法であって、（ア）半導体装置のコーナー部に対向する隅部が扇形状領域である素子領域、及び外周領域に第１導電型の半導体領域を形成するステップと、（イ）素子領域の半導体領域の内部に第２導電型の複数の第１柱状領域を形成するステップと、（ウ）外周領域の半導体領域の内部に、素子領域の周囲を囲むように第２導電型の複数のリング状の第２柱状領域を形成するステップとを含み、（エ）扇形状領域において半導体領域の主面と平行して円弧状に延伸し、且つ扇形状領域以外の多角形状領域において半導体領域の主面と平行してストライプ状に延伸するように、第１柱状領域を形成し、（オ）半導体領域の内部に第１柱状領域よりも第２導電型の不純物濃度を低く第１の接合領域を形成し、扇形状領域に形成された第１柱状領域の端部と多角形状領域に形成された第１柱状領域の側部とを第１の接合領域を介して対向させる半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、電界集中の緩和が可能なスーパージャンクション構造の半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】本発明の実施形態に係る半導体装置の構成を示す模式的な平面図である。
【図３】本発明の実施形態に係る半導体装置の柱状領域の配置例を示す模式的な平面図である。
【図４】図３に示した柱状領域の構成例の断面を示す模式面である。
【図５】本発明の実施形態に係る半導体装置の柱状領域の配置例を示す模式的な平面図である。
【図６】図５に示した柱状領域の構成例の断面を示す模式面である。
【図７】本発明の実施形態に係る半導体装置の柱状領域の形成に使用されるマスクパターンを示す模式的な平面図である。
【図８】図７のＢ部を拡大した模式図である。
【図９】図７のＣ部を拡大した模式図である。
【図１０】比較例のマスクパターンを示す模式的な平面図である。
【図１１】本発明の実施形態に係る半導体装置のセルユニットの構成例を示す模式的な断面図である。
【図１２】本発明の実施形態に係る半導体装置の柱状領域の形成に使用される他のマスクパターンを示す模式的な平面図である。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
本発明の実施形態に係る半導体装置１は、図１に示すように、半導体素子が配置された素子領域１０１と素子領域１０１の周囲に配置された外周領域１０２を有する。半導体装置１は、素子領域１０１及び外周領域１０２に配置された第１導電型の半導体領域１０と、素子領域１０１の半導体領域１０の内部に配置された第２導電型の複数の第１柱状領域２１と、外周領域１０２の半導体領域１０の内部に配置された第２導電型の複数の第２柱状領域２２とを備える。第１柱状領域２１及び第２柱状領域２２が配置されることによって、半導体領域１０内に複数のｐｎ接合が形成される。このように、半導体装置１は、第１導電型の柱状領域と第２導電型の柱状領域とが交互に配置されたスーパージャンクション（ＳＪ）構造を有する。
【００１５】
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を説明する。
【００１６】
図２に示すように、第２柱状領域２２は、素子領域１０１の周囲を囲んでリング状に配置されている。構造を分かりやすくするために、図２では第２柱状領域２２が３重に配置されている例を示したが、実際にはより多くの第２柱状領域２２が配置される。半導体領域１０に埋め込まれた第２柱状領域２２は、壁状に互いに平行に走行する。
【００１７】
図１に示したように、外周領域１０２においては、半導体領域１０の上面に第２柱状領域２２に接するｐ型の電界緩和領域３０が配置されている。電界緩和領域３０は素子領域１０１の周囲にリング状に配置されており、電界緩和リング（Field Limiting Ring：ＦＬＲ）として機能する。また、外周領域１０２の半導体領域１０上に、電界緩和領域３０の上面を覆って絶縁膜４０が配置されている。ＦＬＲ構造を構成する電界緩和領域３０によって、半導体領域１０において空乏層が外側に延伸される。これにより、半導体装置の耐圧が向上する。
【００１８】
素子領域１０１は、図２に示すように、半導体装置１のコーナー部に対向する隅部が外側に半導体装置１のコーナー部に向かって凸型の扇形状領域１０１ａと、扇形状領域１０１ａ以外の多角形状領域１０１ｂとを有する。図２に示した例では、矩形状の素子領域１０１の四隅が扇形状領域１０１ａであり、多角形状領域１０１ｂが十字型である。
【００１９】
図２のＢ部を拡大した図面を図３に示す。図３に示したように、扇形状領域１０１ａに配置された第１柱状領域２１は、半導体領域１０の主面と平行して円弧状に延伸する。一方、多角形状領域１０１ｂにおいては、第１柱状領域２１が半導体領域１０の主面と平行してストライプ状に延伸する。扇形状領域１０１ａと多角形状領域１０１ｂのそれぞれにおいて、半導体領域１０に埋め込まれた第１柱状領域２１は、壁状に互いに平行に走行する。更に、扇形状領域１０１ａに配置された第１柱状領域２１の一方の端部は多角形状領域１０１ｂの第１柱状領域２１と連続する。よって、この連続部においては、ｐ型の第１柱状領域２１とその周囲のｎ型半導体領域との不純物濃度バランスをほぼ等しくすることができる。
【００２０】
そして、扇形状領域１０１ａに配置された第１柱状領域２１の端部（他方の端部）と多角形状領域１０１ｂに配置された第１柱状領域２１の側部とは、第１の接合領域２０１を介して対向している。第１の接合領域２０１は、半導体領域１０の内部に形成され、扇形状領域１０１ａに配置された第１柱状領域２１の端部と多角形状領域１０１ｂに配置された第１柱状領域２１の側部との間に配置されている。図３のＩＶ−ＩＶ方向に沿った断面図を図４に示す。なお、図４では構造を分かりやすくするために、第１柱状領域２１と第１の接合領域２０１以外の図示を省略している。
【００２１】
第１の接合領域２０１は、第１柱状領域２１の最も高いｐ型の不純物濃度である中央側よりもｐ型の不純物濃度が低く設定されている。或いは、第１の接合領域２０１はｎ型半導体領域であってもよい。第１の接合領域２０１がｎ型半導体領域であるとは、扇形状領域１０１ａと多角形状領域１０１ｂとの境界において柱状のｐ型不純物領域が離間して配置された状態である。つまり、扇形状領域１０１ａと多角形状領域１０１ｂの第１柱状領域２１間にｎ型の半導体領域１０の一部が残存し、ｐ型不純物領域が不連続となっている。
【００２２】
上記構造とは異なり、扇形状領域１０１ａに配置された第１柱状領域２１の端部と多角形状領域１０１ｂに配置された第１柱状領域２１の側部とを直接に接続させた場合には、接続箇所を含む領域のｐ型不純物濃度が高くなる。このため、ｐ型の第１柱状領域２１とその周囲のｎ型半導体領域との不純物濃度バランスが崩れる。その結果、半導体装置の耐圧が低下する。
【００２３】
これに対し、半導体装置１では、第１の接合領域２０１を形成することによって、扇形状領域１０１ａと多角形状領域１０１ｂとの境界において第１柱状領域２１の接続部分の不純物濃度を低くする。或いは、第１柱状領域２１を離間して配置する。これにより不純物濃度バランスが保たれる。即ち、第１柱状領域２１の側部と端部との近接箇所において、ｐ型不純物の総量とｎ型不純物の総量との比を１近傍にすることができる。その結果、半導体装置１の耐圧低下が抑制される。
【００２４】
なお、第１の接合領域２０１において、扇形状領域１０１ａからの第１柱状領域２１の延伸する方向と、多角形状領域１０１ｂからの第１柱状領域２１の延伸する方向とが直交していることが好ましい。これにより、扇形状領域１０１ａに配置された第１柱状領域２１の端部と多角形状領域１０１ｂに配置された第１柱状領域２１の側部との近接箇所において、ｐ型不純物とｎ型不純物との不純物濃度バランスの崩れが最小限となる。その結果、半導体装置１の耐圧低下が抑制される。
【００２５】
図２のＣ部を拡大した図面を図５に示す。図５に示すように、多角形状領域１０１ｂに配置された第１柱状領域２１の端部が、第２の接合領域２０２を介して第２柱状領域２２の側部と対向している。図６に、図５のＶＩ−ＶＩ方向に沿った断面図を示す。図６では、第１柱状領域２１、第２柱状領域２２及び第２の接合領域２０２以外は図示を省略している。なお、図５に示したように、扇形状領域１０１ａに配置された第１柱状領域２１と外周領域１０２に配置された第２柱状領域２２とは、壁状に互いに平行に走行する。
【００２６】
第２の接合領域２０２は、第１柱状領域２１及び第２柱状領域２２よりもｐ型の不純物濃度が低く設定されている。或いは、第２の接合領域２０２がｎ型半導体領域であってもよい。第２の接合領域２０２がｎ型半導体領域であるとは、第１柱状領域２１と第２柱状領域２２とが離間して配置された状態である。つまり、第１柱状領域２１と第２柱状領域２２間にｎ型の半導体領域１０の一部が残存し、ｐ型不純物領域が不連続となっている。
【００２７】
このため、素子領域１０１と外周領域１０２との境界においてｐ型不純物濃度が高くならずに、不純物濃度バランスが改善される。つまり、ｐ型不純物の総量とｎ型不純物の総量との比が１近傍となる。その結果、半導体装置１の耐圧低下が抑制される。なお、第２の接合領域２０２において、第１柱状領域２１の延伸する方向と第２柱状領域２２の延伸する方向とが直交していることが好ましい。これにより、素子領域１０１と外周領域１０２との境界におけるｐ型不純物とｎ型不純物との不純物濃度バランスの崩れが最小限となる。
【００２８】
以上に説明したように、本発明の実施形態に係る半導体装置１によれば、ｐ型不純物領域である柱状領域が交差する領域において、ｐ型の柱状領域間に低濃度のｐ型不純物領域、或いはｎ型不純物領域が配置される。このため、ｐ型の柱状領域とその周囲のｎ型の柱状領域とにおいて不純物濃度バランスが改善される。その結果、半導体装置１の耐圧低下が抑制される。
【００２９】
素子領域１０１には、ＳＪ構造を採用した種々の半導体素子を形成可能である。例えば、図１に示したように、素子領域１０１に電界効果トランジスタ（ＦＥＴ）が形成される。図１に示した半導体素子１００は、第１導電型の基板１１０上に形成された半導体領域１０に、第１柱状領域２１が形成された構造である。半導体素子１００において、半導体領域１０はドリフト領域である。
【００３０】
半導体素子１００では、ｐ型のベース領域１２０、ｎ型のソース領域１３０、ゲート電極１４０、ゲート絶縁膜１５０、ソース電極１６０、及びドレイン電極１７０を更に備える。
【００３１】
基板１１０は、例えばシリコン（Ｓｉ）基板などの半導体基板にｎ型不純物がドープされたｎ+型半導体基板である。基板１１０はドレイン領域として機能する。ドリフト領域であるｎ-型の半導体領域１０は、基板１１０の一方の主面１１１上に配置されている。半導体領域１０の不純物濃度は、基板１１０よりも低い。例えば、アンチモン（Ｓｂ）などが高濃度にドープされたｎ型シリコン基板上にリン（Ｐ）などがドープされたｎ型エピタキシャル層を成長させて、半導体領域１０が形成される。
【００３２】
その後、素子領域１０１の半導体領域１０の内部にｐ型の複数の第１柱状領域２１を形成し、外周領域１０２の半導体領域１０の内部にｐ型の複数の第２柱状領域２２を形成する。既に述べたように、第２柱状領域２２は、素子領域１０１の周囲を囲むようにリング状に形成する。
【００３３】
これらの柱状領域の形成方法には、大きく分けて２つある。一つは多層エピタキシャル層を堆積させる「マルチエピレイヤー方式」であり、もう一つはＳｉ層を縦長に深くエッチングして形成した溝（トレンチ）にエピタキシャル層を埋め込む「ディープトレンチ方式」である。半導体装置１では、どちらの方式を採用してもよい。例えば、半導体領域１０にボロン（Ｂ）などのｐ型の不純物が選択的に拡散されて、第１柱状領域２１及び第２柱状領域２２が形成される。
【００３４】
ベース領域１２０は、第１柱状領域２１の上部にそれぞれ接続して半導体領域１０の上面に形成される。ベース領域１２０の不純物濃度は、第１柱状領域２１よりも高く設定される。ベース領域１２０は、半導体領域１０の上部の一部にボロン（Ｂ）などを選択的にドープして形成される。なお、素子領域１０１にベース領域１２０を形成する工程において、外周領域１０２に電界緩和領域３０を形成することができる。
【００３５】
ベース領域１２０の内側に、ソース領域１３０が島状に形成される。図１に示したように、ソース領域１３０は半導体領域１０の上面に露出している。
【００３６】
ゲート電極１４０は、ゲート絶縁膜１５０を介して半導体領域１０の上方とソース領域１３０の上方とに渡って配置される。これにより、ゲート電極１４０と対向するソース領域１３０にチャネルが形成される。ゲート電極１４０は、例えばポリシリコン膜である。ゲート絶縁膜１５０は、例えばシリコン酸化膜である。
【００３７】
ソース電極１６０は、ソース領域１３０に電子を注入するための電極である。ソース電極１６０はソース領域１３０にオーミック接続され、好ましくはベース領域１２０とソース領域１３０にオーミック接続されている。ドレイン電極１７０は、基板１１０の他方の主面１１２上に配置される。
【００３８】
図７に、第１柱状領域２１及び第２柱状領域２２を形成するためのマスクパターンの一部を示す。このマスクパターンは、第１柱状領域２１及び第２柱状領域２２の半導体領域１０の主面と平行な配置を規定するマスクパターンである。図７に示した領域は、図２に示したＢ部及びＣ部を含む半導体装置１のコーナー部である。図７において、第１柱状領域２１を形成する形成パターン２１０及び第２柱状領域２２を形成する形成パターン２２０を実線で示している。
【００３９】
図７のＢ部を拡大した図面を図８に示す。形成パターン２１０は、第１柱状領域２１を形成するためにｐ型不純物を半導体領域１０に注入するためのイオン注入孔である。図８に示したように、形成パターン２１０では、第１の接合領域２０１に対応する領域において、扇形状領域１０１ａの第１柱状領域２１を規定する部分の端部と、多角形状領域１０１ｂの第１柱状領域２１を規定する部分の側部とが離間している。第１柱状領域２１間の間隔を規定する第１の接合領域２０１の幅を幅Ｗ１とする。
【００４０】
図８に示したマスクパターンを使用することによって、半導体領域１０の内部に第１柱状領域２１よりも第２導電型の不純物濃度を低く第１の接合領域２０１が形成される。そして、扇形状領域１０１ａに形成された第１柱状領域２１の端部と多角形状領域１０１ｂに形成された第１柱状領域２１の側部とを、第１の接合領域２０１を介して対向して形成することができる。このため、扇形状領域１０１ａと多角形状領域１０１ｂとの境界において第１柱状領域２１の接続部分の不純物濃度を低くできる。或いは、第１柱状領域２１を離間して配置することができる。
【００４１】
つまり、熱拡散などによって第１の接合領域２０１において第１柱状領域２１間を低濃度のｐ型不純物領域で連結させてもよいし、第１柱状領域２１間にｎ型不純物領域を残してもよい。不純物濃度バランスを考慮して、第１の接合領域２０１において第１柱状領域２１を連結するか離間させるかを任意に選択することができる。即ち、第１の接合領域２０１においてｐ型不純物の総量とｎ型不純物の総量との比が１近傍になるように、幅Ｗ１を設定する。以上のように、図８に示したマスクパターンの使用によって、半導体装置１の不純物濃度バランスが保たれ、耐圧低下が抑制される。
【００４２】
図７のＣ部を拡大した図面を図９に示す。形成パターン２２０は、第２柱状領域２２を形成するためにｐ型不純物を半導体領域１０に注入するためのイオン注入孔である。図９に示したように、形成パターン２２０では、第２の接合領域２０２に対応する領域において、第１柱状領域２１を規定する部分の端部と第２柱状領域２２を規定する部分の側部とが離間している。第１柱状領域２１と第２柱状領域２２間の間隔を規定する第２の接合領域２０２の幅を幅Ｗ２とする。なお、形成パターン２１０及び形成パターン２２０の幅ｄは一定である。
【００４３】
図９に示したマスクパターンを使用することによって、半導体領域１０の内部に第１柱状領域２１よりも第２導電型の不純物濃度を低く第２の接合領域２０２が形成される。そして、多角形状領域１０１ｂに配置された第１柱状領域２１の端部と第２柱状領域２２の側部とを、第２の接合領域２０２を介して対向して形成することができる。このため、素子領域１０１と外周領域１０２との境界において、第１柱状領域２１と第２柱状領域２２の接続部分の不純物濃度を低くできる。或いは、第１柱状領域２１と第２柱状領域２２を離間して配置することができる。
【００４４】
つまり、熱拡散などによって第２の接合領域２０２において第１柱状領域２１と第２柱状領域２２間を低濃度のｐ型不純物領域で連結させてもよいし、第１柱状領域２１と第２柱状領域２２間にｎ型不純物領域を残してもよい。不純物濃度バランスを考慮して、第２の接合領域２０２において第１柱状領域２１と第２柱状領域２２を連結するか離間させるかを任意に選択することができる。即ち、第２の接合領域２０２においてｐ型不純物の総量とｎ型不純物の総量との比が１近傍になるように、幅Ｗ２を設定する。以上のように、図９に示したマスクパターンの使用によって、半導体装置１の不純物濃度バランスが保たれ、耐圧低下が抑制される。
【００４５】
これに対し、形成パターン２１０と形成パターン２２０とが交差領域で直接に接続された図１０に示すマスクパターンを使用した場合には、交差領域でｐ型不純物濃度が高くなる。このため、ｐ型の柱状領域とその周囲のｎ型半導体領域との不純物濃度バランスが崩れる。その結果、半導体装置の耐圧が低下する。本発明者らの調査によれば、図１０に示したマスクパターンを使用した場合の耐圧が１４０Ｖ程度であるのに対し、図８及び図９に示したマスクパターンを使用した場合の耐圧は５５０Ｖ〜６８０Ｖ程度である。
【００４６】
ところで、第１柱状領域２１及び第２柱状領域２２は、図１１に示すように、ｐ型柱状領域２０とその周囲のｎ型柱状領域１１を１つのセルユニット３００とした構造である。ｎ型柱状領域１１は、半導体領域１０のｐ型柱状領域２０が形成された領域の残余の領域である。セルユニット３００間の距離（セルピッチ）Ｄは、すべて等しくなるように設定されている。なお、ここでいう「セルピッチ」とは、平面方向から見て、隣接するｐ型柱状領域２０の中心間距離のことである。ｐ型柱状領域２０の深さ、不純物濃度及び幅は同一になるように形成される
なお、第１の接合領域２０１の幅Ｗ１、及び第２の接合領域２０２の幅Ｗ２は、形成パターン２１０及び形成パターン２２０の幅ｄ、セルピッチＤを用いて、例えば以下の式（１）によって規定される：
Ｗ１、Ｗ２＝（Ｄ−ｄ）／２  ・・・（１）
幅Ｗ１及び幅Ｗ２の最適値は、式（１）による計算値の±５０％以内の範囲である。例えばセルピッチＤ＝７μｍ、幅ｄ＝１μｍの場合、幅Ｗ１及び幅Ｗ２は３μｍである。
【００４７】
幅Ｗ１及び幅Ｗ２の距離だけ離間してｐ型の柱状領域をｎ型の半導体領域１０内に形成することによって、ｐ型不純物領域とｎ型不純物領域の不純物濃度バランスが保たれ、半導体装置１の耐圧低下が抑制される。上記の幅Ｗ１及び幅Ｗ２が３μｍの場合に、パワーＭＯＳトランジスタとして耐圧ＢＶｄｓｓ＝６２６Ｖが得られた。
【００４８】
なお、セルユニット３００のｐ型柱状領域２０のみでなく、ｎ型柱状領域１１にｎ型不純物のイオンを注入してもよい。これにより、ＳＪ構造における不純物総量比を容易に調整できるという効果が得られる。
【００４９】
例えば、図１２に示すマスクパターンは、図１１に示したｎ型柱状領域１１の主面と平行な配置を規定するマスクパターンである。なお、図１２ではｐ型の柱状領域を規定するマスクパターンも合わせて図示している。図１２において、形成パターン４００がｎ型不純物イオンの注入孔であり、形成パターン２００がｐ型不純物イオンの注入孔である。
【００５０】
図１２の領域４０１に示すように、形成パターン４００のストライプ状の部分と円弧状に延伸する部分との間は離間している。このため、ｐ型の柱状領域の場合と同様に、ｎ型領域のストライプ状の部分と円弧状に延伸する部分とが、他の部分よりも不純物濃度が低いｎ型不純物領域を介して対向する。つまり、ストライプ状の部分と円弧状に延伸する部分とが交差する領域においてｎ型不純物濃度が高くなることがなく、不純物濃度バランスが保たれる。このため、半導体装置１の耐圧低下が抑制される。なお、領域４０１におけるｎ型不純物イオンの注入孔間の距離は、式（１）と同様に設定可能である。
【００５１】
上記のようにｐ型不純物イオンとｎ型不純物イオンの注入孔のマスクパターンを設定することにより、ｐ型柱状領域２０とその周囲のｎ型柱状領域１１を拡散形成して、ＳＪＭＯＳの耐圧を十分に高めることができる。特に、セルピッチＤが２μｍ〜３μｍと狭いＳＪ構造の場合には、ｐ型不純物イオンとｎ型不純物イオンを注入して中将領域を形成する方法は有効である。即ち、ｐ型柱状領域２０とｎ型柱状領域１１の双方を拡散形成することなく、微細なＳＪ構造を実現できる。
【００５２】
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５３】
１…半導体装置
１０…半導体領域
１１…ｎ型柱状領域
２０…ｐ型柱状領域
２１…第１柱状領域
２２…第２柱状領域
１００…半導体素子
１０１…素子領域
１０１ａ…扇形状領域
１０１ｂ…多角形状領域
１０２…外周領域
２０１…第１の接合領域
２０２…第２の接合領域
２１０…形成パターン
２２０…形成パターン
３００…セルユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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