(57)【要約】【課題】半導体スイッチング素子および還流ダイオードを備えた半導体装置において、簡素な構成により、低損失および高耐圧の両立を実現する。【解決手段】半導体装置１０は、第１の主電極（ドレイン）、第２の主電極（ソース）および第１の制御電極（ゲート）を有する電圧制御型の第１のトランジスタＥＴ１（ＭＯＳＦＥＴ）と、第３の主電極（ドレイン）、第４の主電極（ソース）および第２の制御電極（ゲート）を有する電圧制御型の第２のトランジスタＥＴ２（ＪＦＥＴ）とを備える。第１の主電極（ドレイン）と第３の主電極（ドレイン）とが電気的に接続され、かつ、第２の主電極（ソース）と第４の主電極（ソース）および第２の制御電極（ゲート）とが電気的に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の主電極、第２の主電極および第１の制御電極を有する、電圧制御型の第１のトランジスタと、
第３の主電極、第４の主電極および第２の制御電極を有する、電圧制御型の第２のトランジスタとを備え、
前記第１の主電極と前記第３の主電極とが電気的に接続され、かつ、前記第２の主電極と前記第４の主電極および前記第２の制御電極とが電気的に接続される、半導体装置。
【請求項２】
前記第１のトランジスタおよび前記第２のトランジスタは、ノーマリオフ型のトランジスタである、請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタは、金属酸化膜半導体型電界効果トランジスタであり、
前記第２のトランジスタは、接合型電界効果トランジスタである、請求項１または請求項２に記載の半導体装置。
【請求項４】
第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有する半導体層を備え、
前記半導体層は、
第１の導電型を有し、前記第１の主面を含むドリフト層と、
前記ドリフト層に設けられ、前記第１の導電型と異なる第２の導電型を有し、かつ、前記第１のトランジスタのボディ領域をなす第１の領域と、
前記ドリフト層から隔てられるように前記第１の領域に設けられ、前記第１の導電型を有し、かつ、前記第１のトランジスタのソース領域をなす第２の領域と、
前記ドリフト層において前記第１の領域から離れて配置され、前記第２の導電型を有し、かつ、前記第２のトランジスタのゲート領域をなす第３の領域とを含み、
前記第３の領域には、前記ドリフト層を前記第２の主面に露出させる開口部が設けられ、
前記ドリフト層と前記第２の領域とをつなぐように前記第１の領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記第１の制御電極をなすゲート電極と、
前記第１の主面と電気的に接続され、前記第１の主電極および前記第３の主電極をなす第１の電極と、
前記第２の領域上に設けられ、前記第２の主電極をなす第２の電極と、
前記第３の領域にオーミック接合されるとともに前記開口部を通じて前記ドリフト層にオーミック接合され、かつ、前記第４の主電極および前記第２の制御電極をなす第３の電極とをさらに備える、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の主面には、第１の凹部が形成されており、
前記第１の凹部の側壁面は、前記第２の主面から前記第２の領域および前記第１の領域を貫通して前記ドリフト層に至っており、
前記第１の凹部の底面は、前記ドリフト層に位置しており、
前記ゲート絶縁膜は、前記第１の凹部の側壁面および底面を覆うように配置される、請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、ワイドバンドギャップ半導体から構成される、請求項４または請求項５に記載の半導体装置。
【請求項７】
前記半導体層は、炭化珪素から構成されており、
前記第１の凹部の側壁面の面方位は（０００−１）面から５０度以上７０度以下傾いている、請求項５に記載の半導体装置。
【請求項８】
前記半導体層は、
前記半導体層の厚さ方向において前記第１の領域と対向するように前記ドリフト層中に埋め込まれ、前記第２の導電型を有する第１の不純物領域をさらに含む、請求項４から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体層は、
前記半導体層の厚さ方向において前記第３の領域と対向するように前記ドリフト層中に埋め込まれ、前記第２の導電型を有する第２の不純物領域をさらに含む、請求項４から請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２の主面には、第２の凹部が形成されており、
前記第２の凹部の側壁面は、前記第２の主面から前記第３の領域を貫通して前記ドリフト層に至っており、
前記第２の凹部の底面は、前記ドリフト層に位置しており、
前記第３の電極は、前記第２の凹部の側壁面および底面を覆うように配置される、請求項４から請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体層は、炭化珪素から構成されており、
前記第２の凹部の側壁面の面方位は（０００−１）面から５０度以上７０度以下傾いている、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチング素子および還流ダイオードを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置を構成する材料にワイドバンドギャップ半導体を採用することが進められつつある。たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体が、パワー半導体素子の材料として注目されている。
【０００３】
たとえば特許第５１０８９９６号公報（特許文献１）には、三相交流モータを駆動するインバータの各相アームのスイッチング手段をなすパワー半導体素子として、ワイドバンドギャップ半導体を材料とする金属絶縁膜半導体型電界効果トランジスタ（ＭＩＳＦＥＴ；Metal  Insulator  Semiconductor  Field  Effect  Transistor）を採用した構成が開示されている。
【０００４】
インバータには、ハイサイドスイッチ手段およびローサイドスイッチ手段の両方がオフとなったときに電流を還流させる経路を確保するために、各スイッチ手段に逆並列となるように還流ダイオードが設けられている。従来より、ＭＩＳＦＥＴ自体が構造上有する寄生ダイオード（以下、ボディダイオードとも呼ぶ）を、還流ダイオードとして用いる技術が採用されている。
【０００５】
上記の特許文献１では、各スイッチング手段を、ＭＩＳＦＥＴが形成されたＭＩＳＦＥＴ領域と、ショットキーバリアダイオード（以下、ＳＢＤとも呼ぶ）が形成されたダイオード領域とを有する半導体素子で構成することにより、ＭＩＳＦＥＴのボディダイオードに代えて、ＳＢＤを還流ダイオードとして用いている。
【０００６】
また上記の特許文献１では、ＭＩＳＦＥＴのｎ−ドリフト層とゲート絶縁膜との間に、ｐボディ領域に接するようにｎ型のチャネル層を形成し、このチャネル層からなるチャネルダイオードを介して、ＭＩＳＦＥＴがオフのときに電流を還流させる経路を設けている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５１０８９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＩＳＦＥＴが有するボディダイオードを還流ダイオードとして用いた場合、少数キャリアの蓄積効果によるリカバリ電流が流れるため、ハイサイドスイッチ手段およびローサイドスイッチ手段間に短絡電流が流れるおそれがある。また、ＭＩＳＦＥＴの材料にワイドバンドギャップ半導体を採用した場合、ボディダイオードの立上り電圧が約２．５Ｖと高いため、順方向の電圧降下が高くなり、導通損失を増大させるという問題がある。さらに炭化珪素固有の課題として、ｐｎ接合に順方向電流を流し続けることで炭化珪素の結晶劣化が進行し、それに伴い導通損失が増大するという問題がある。
【０００９】
一方、ＳＢＤは、ユニポーラ型のダイオードであるため、ボディダイオードのようなバイポーラ型のダイオードとは異なり、リカバリ電流がほとんど流れない。また、ＳＢＤは、ボディダイオードと比較して立上り電圧が低いため、順方向の電圧降下も低くなる。上記の特許文献１では、ボディダイオードに電流を流さないことにより、ＭＩＳＦＥＴの結晶劣化が進行したり、ダイオードの持つ高い立上り電圧によって導通損失が大きくなることを防止している。
【００１０】
しかしながら、ＳＢＤは、その立上り電圧がショットキー障壁のバリアハイトによって決まるため、バリアハイトを低くすれば立上り電圧を低くできる一方で、逆方向電圧を印加したときのリーク電流が増えてしまう。このため、ＳＢＤには、導通損失の低減と逆方向耐圧の向上との両立が難しいという課題がある。
【００１１】
また、上記のように、ＭＩＳＦＥＴ領域にチャネルダイオードを形成する構成では、ｎ−ドリフト層上にチャネル層をエピタキシャル成長によって形成する工程が必要となり、製造プロセスにおける工程の増加や複雑化を招くという問題がある。
【００１２】
本発明の目的は、半導体スイッチング素子および還流ダイオードを備えた半導体装置において、簡素な構成により、低損失および高耐圧の両立を実現することである。
【課題を解決するための手段】
【００１３】
本発明の一局面に係る半導体装置は、第１の主電極、第２の主電極および第１の制御電極を有する電圧制御型の第１のトランジスタと、第３の主電極、第４の主電極および第２の制御電極を有する電圧制御型の第２のトランジスタとを備える。第１の主電極と第３の主電極とが電気的に接続され、かつ、第２の主電極と第４の主電極および第２の制御電極とが電気的に接続される。
【発明の効果】
【００１４】
この発明によれば、半導体スイッチング素子および還流ダイオードを備えた半導体装置において、簡素な構成により、低損失および高耐圧の両立を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態に係る半導体装置の等価回路図である。
【図２】この発明の実施の形態に係る半導体装置によって構成されたインバータ回路の一例を示した回路図である。
【図３】一般的な還流ダイオードを有する半導体装置の等価回路図である。
【図４】図１に示したＪＦＥＴおよび図３に示したＢＤ，ＳＢＤの各々の電流電圧特性を示す図である。
【図５】この発明の実施の形態１に係る半導体装置の構成例を概略的に示す部分断面図である。
【図６】図５の半導体装置における電流経路を概略的に示す部分断面図である。
【図７】図５の半導体装置における電流経路を概略的に示す部分断面図である。
【図８】この発明の実施の形態１に係る半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図９】この発明の実施の形態１に係る半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図１０】この発明の実施の形態１に係る半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図１１】この発明の実施の形態１に係る半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図１２】この発明の実施の形態１に係る半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図１３】この発明の実施の形態２に係る半導体装置の構成例を概略的に示す部分断面図である。
【図１４】この発明の実施の形態３に係る半導体装置の構成例を概略的に示す部分断面図である。
【発明を実施するための形態】
【００１６】
[本願発明の実施形態の説明]
最初に本発明の実施の形態を列記して説明する。なお、「電気的に接続」とは、２つの要素の直接の接続によって、それら２つの要素の間の電気的伝導が生じる場合に限定されず、２つの要素の間の電気的伝導が、それら２つの要素の間に配置される別の要素を介在して生じる場合を含む。
【００１７】
（１）本発明の実施の形態に係る半導体装置は、第１の主電極（ドレイン電極またはコレクタ電極）、第２の主電極（ソース電極またはエミッタ電極）および第１の制御電極（ゲート電極）を有する、電圧制御型の第１のトランジスタ（ＥＴ１）と、第３の主電極（ドレイン電極）、第４の主電極（ソース電極）および第２の制御電極（ゲート電極）を有する、電圧制御型の第２のトランジスタ（ＥＴ２）とを備える。第１の主電極（ドレイン電極またはコレクタ電極）と第３の主電極（ドレイン電極）とが電気的に接続され、かつ、第２の主電極（ソース電極またはエミッタ電極）と第４の主電極（ソース電極）および第２の制御電極（ゲート電極）とが電気的に接続される。
【００１８】
この構成によれば、電圧制御型の第１のトランジスタに対して、一方の主電極と制御電極とが接続された電圧制御型の第２のトランジスタが並列に接続される。この第２のトランジスタは、第１のトランジスタがオフとなったときに電流を還流させるための還流ダイオードとして機能し得る。特に、半導体装置の材料にワイドバンドギャップ半導体を採用した場合には、還流ダイオードとして第１のトランジスタのボディダイオードまたはＳＢＤを用いる構成と比較して、高い逆方向耐圧を維持しつつ、立上り電圧を容易に下げることができる。したがって、簡素な構成で、高耐圧および低損失を得ることができる。
【００１９】
（２）好ましくは、第１のトランジスタ（ＥＴ１）および第２のトランジスタ（ＥＴ２）は、ノーマリオフ型のトランジスタである。
【００２０】
この構成によれば、第２の主電極に対して第１の主電極が高電位となった状態で第１のトランジスがオン状態のときには、第２のトランジスタをオフ状態とすることができる。また、第１のトランジスタがオフ状態において第２の主電極に対して第１の主電極が低電位となったときには、第２のトランジスタがオン状態となることにより、第２のトランジスタに還流電流を流すことができる。
【００２１】
（３）好ましくは、第１のトランジスタ（ＥＴ１）は、金属酸化膜半導体型電界効果トランジスタ（ＭＯＳＦＥＴ；Metal  Oxide  Semiconductor  Field  Effect  Transistor）である。第２のトランジスタ（ＥＴ２）は、接合型電界効果トランジスタ（ＪＦＥＴ；；Junction  Field  Effect  Transistor）である。
【００２２】
この構成によれば、インバータ回路に用いられるスイッチング素子のようなパワー半導体素子にＭＯＳＦＥＴを用いるとともに、還流ダイオードにＪＦＥＴを用いることにより、ＭＯＳＦＥＴが有するボディダイオードまたはＳＢＤを還流ダイオードとして用いる場合と比較して、高耐圧および低オン抵抗を有する還流ダイオードを実現できる。これにより、高い耐圧と低い損失とが得られる。
【００２３】
（４）好ましくは、上記半導体装置は、第１の主面（Ｐ１）と、第１の主面（Ｐ１）に対して反対側に位置する第２の主面（Ｐ２）とを有する半導体層（９０）を備える。半導体層（９０）は、第１の導電型を有し、第１の主面（Ｐ１）を含むドリフト層（８１）と、ドリフト層（８１）に設けられ、第１の導電型と異なる第２の導電型を有し、かつ、第１のトランジスタ（ＥＴ１）のボディ領域をなす第１の領域（８２）と、ドリフト層（８１）から隔てられるように第１の領域（８２）に設けられ、第１の導電型を有し、かつ、第１のトランジスタ（ＥＴ１）のソース領域をなす第２の領域（８３）と、ドリフト層（８１）において第１の領域（８２）から離れて配置され、第２の導電型を有し、かつ、第２のトランジスタ（ＥＴ２）のゲート領域をなす第３の領域（８５）とを含む。第３の領域（８５）には、ドリフト層（８１）を第２の主面（Ｐ２）に露出させる開口部が設けられる。上記半導体装置は、ドリフト層（８１）と第２の領域（８３）とをつなぐように第１の領域（８２）上に設けられたゲート絶縁膜（９１）と、ゲート絶縁膜（９１）上に設けられ、第１の制御電極（ゲート電極）をなすゲート電極（９２）と、第１の主面（Ｐ１）と電気的に接続され、第１の主電極（ドレイン電極またはコレクタ電極）および第３の主電極（ドレイン電極）をなす第１の電極（９８）と、第２の領域（８３）上に設けられ、第２の主電極（ソース電極またはエミッタ電極）をなす第２の電極（９４）と、第３の領域（８５）にオーミック接合されるとともに開口部を通じてドリフト層（８１）にオーミック接合され、かつ、第４の主電極（ソース電極）および第２の制御電極（ゲート電極）をなす第３の電極（９５）とをさらに備える。
【００２４】
この構成によれば、第１のトランジスタ（ＭＯＳＦＥＴ）と、還流ダイオードとして機能し得る第２のトランジスタ（ＪＦＥＴ）とを１つの半導体チップに集積化することができる。これによれば、インバータ回路を、より小型かつ簡素な構成で実現することができるため、コスト面で優れたシステムを構築することが可能になる。
【００２５】
（５）好ましくは、第２の主面（Ｐ２）には、第１の凹部（ＴＲ）が形成されている。第１の凹部（ＴＲ）の側壁面（ＳＷ）は、第２の主面（Ｐ２）から第２の領域（８３）および第１の領域（８２）を貫通してドリフト層（８１）に至っている。第１の凹部（ＴＲ）の底面（ＢＴ）は、ドリフト層（８１）に位置している。ゲート絶縁膜（９１）は、第１の凹部（ＴＲ）の側壁面（ＳＷ）および底面（ＢＴ）を覆うように配置される。
【００２６】
この構成によれば、第１のトランジスタ（ＭＯＳＦＥＴ）の微細化が可能となるため、第１のトランジスタのセルの集積度をさらに高めることができる。また、第１のトランジスタのチャネル密度を向上させることができるため、オン抵抗を低減することができる。
【００２７】
（６）好ましくは、半導体層（９０）は、ワイドバンドギャップ半導体から構成される。
【００２８】
この構成によれば、本発明の実施の形態に係る半導体装置を、ワイドバンドギャップ半導体を材料として構成することにより、高耐圧、低オン抵抗および高速動作を兼ね備えた半導体装置を小型かつ簡素な構成で実現することができる。
【００２９】
（７）好ましくは、半導体層（９０）は、炭化珪素から構成される。第１の凹部（ＴＲ）の側壁面（ＳＷ）の面方位は（０００−１）面から５０度以上７０度以下傾いている。
【００３０】
この構成によれば、第１のトランジスタ（ＭＯＳＦＥＴ）において、チャネル抵抗を低減することができるため、さらにオン抵抗を低くすることができる。
【００３１】
（８）好ましくは、半導体層（９０）は、半導体層（９０）の厚さ方向において第１の領域（８２）と対向するようにドリフト層（８１）中に埋め込まれ、第２の導電型を有する第１の不純物領域（７１Ｔ）をさらに含む。
【００３２】
この構成によれば、第１の不純物領域によって、第１のトランジスタ（ＭＯＳＦＥＴ）におけるゲート絶縁膜の絶縁破壊を抑制することができる。これにより、半導体装置により高い電圧印加することができる。すなわち耐圧を高めることができる。
【００３３】
（９）好ましくは、半導体層（９０）は、半導体層（９０）の厚さ方向において第３の領域（８５）と対向するようにドリフト層（８１）中に埋め込まれ、第２の導電型を有する第２の不純物領域（７１Ｄ）をさらに含む。
【００３４】
この構成によれば、第２の不純物領域を第２のトランジスタ（ＪＦＥＴ）のゲート領域に利用することができる。これにより、ノーマリオフ型のＪＦＥＴを容易に実現することができる。
【００３５】
（１０）好ましくは、第２の主面（Ｐ２）には、第２の凹部（ＨＸ，ＨＹ）が形成されている。第２の凹部（ＨＸ，ＨＹ）の側壁面（ＳＸ，ＳＹ）は、第２の主面（Ｐ２）から第３の領域（８５）を貫通してドリフト層（８１）に至っている。第２の凹部（ＨＸ，ＨＹ）の底面（ＳＸ，ＳＹ）は、ドリフト層（８１）に位置している。第３の電極（９５）は、第２の凹部（ＨＸ，ＨＹ）の側壁面（ＳＸ，ＳＹ）および底面（ＢＸ，ＢＹ）を覆うように配置される。
【００３６】
この構成によれば、半導体層にオーミック接合される第３の電極の面積を大きくすることができる。これにより、第３の電極を通じて、より多くのキャリアを注入および引き抜くことができる。
【００３７】
（１１）好ましくは、半導体層（９０）は、炭化珪素から構成される。第２の凹部（ＨＸ，ＨＹ）の側壁面（ＳＸ，ＳＹ）の面方位は（０００−１）面から５０度以上７０度以下傾いている。
【００３８】
この構成によれば、第１のトランジスタ（ＭＯＳＦＥＴ）に設けられる第１の凹部と、第２のトランジスタ（ＪＦＥＴ）に設けられる第２の凹部とを共通の工程で形成することができる。したがって、半導体装置の製造しやすさを向上することができる。
【００３９】
[本願発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００４０】
図１は、この発明の実施の形態に係る半導体装置１０の等価回路図である。図１を参照して、半導体装置１０は、第１のトランジスタＥＴ１と、第２のトランジスタＥＴ２とを備える。第１のトランジスタＥＴ１および第２のトランジスタＥＴ２はともに、制御電極（ゲート）に電圧を加えることによって一対の主電極間に電流が流れる、電圧制御型のトランジスタである。
【００４１】
第１のトランジスタＥＴ１は、たとえばＭＯＳＦＥＴとして実現される。第１のトランジスタＥＴ１であるＭＯＳＦＥＴは、ドレイン電極（第１の主電極）と、ソース電極（第２の主電極）と、ゲート電極（第１の制御電極）とを有する。なお、第１のトランジスタＥＴ１は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴであってもよい。第１のトランジスタＥＴ１は、たとえばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）またはＪＦＥＴであってもよい。なお、第１のトランジスタＥＴ１をＩＧＢＴとした場合、第１の主電極はコレクタ電極であり、第２の主電極はエミッタ電極であり、第１の制御電極はゲート電極である。
【００４２】
第２のトランジスタＥＴ２は、たとえばＪＦＥＴとして実現される。第２のトランジスタＥＴ２であるＪＦＥＴは、ドレイン電極（第３の主電極）と、ソース電極（第４の主電極）と、ゲート電極（第２の制御電極）とを有する。
【００４３】
図１に示すように、ＭＯＳＦＥＴのドレイン電極（第１の主電極）と、ＪＦＥＴのドレイン電極（第３の主電極）とは電気的に接続される。ＭＯＳＦＥＴのソース電極（第２の主電極）と、ＪＦＥＴのソース電極（第４の主電極）とは電気的に接続される。ＪＦＥＴのソース電極はさらに、ＪＦＥＴのゲート電極（第２の制御電極）に電気的に接続される。すなわち、ＪＦＥＴは、ゲート電極およびソース電極間が接続された状態でＭＯＳＦＥＴと並列に接続されている。
【００４４】
この実施の形態において、第１のトランジスタＥＴ１および第２のトランジスタＥＴ２はともに、ノーマリオフ型（エンハンスメント型ともいう）、すなわち閾値電圧がゼロよりも高く、ゲート電位およびソース電位が同電位のときにオフ状態となるトランジスタである。
【００４５】
図２は、この発明の実施の形態に係る半導体装置１０によって構成されたインバータ回路の一例を示した回路図である。図２を参照して、インバータ回路１０１は、たとえば単相インバータである。インバータ回路１０１は、正極端子５および負極端子６を介して、直流電源８の正極および負極にそれぞれ接続される。インバータ回路１０１は、直流電源８から供給される直流電力を単相交流に変換する。単相負荷９Ａは、誘導性負荷であり、たとえば単相モータである。ただし単相負荷９Ａの種類は特に限定されるものではない。
【００４６】
インバータ回路１０１は、半導体装置１０−１〜１０−４を含む。半導体装置１０−１〜１０−４の各々の構成は、図１に示される構成と同じである。したがって半導体装置１０−１〜１０−４の各々を、この実施の形態に係る半導体装置１０によって実現することができる。
【００４７】
半導体装置１０−１，１０−２は、正極端子５および負極端子６の間に直列に接続される。同じく、半導体装置１０−３，１０−４は、正極端子５および負極端子６の間に直列に接続される。
【００４８】
なお、インバータ回路１０１は、三相インバータであってもよい。この場合、正極端子５および負極端子６の間に直列に接続される２つの半導体装置を、図２に示す構成に追加すればよい。
【００４９】
インダクタンス成分を含む負荷、すなわち誘導性負荷をスイッチングする際に、サージ電流のような大電流が発生し得る。このサージ電流によりＭＯＳＦＥＴ（第１のトランジスタＥＴ１）が損傷する可能性がある。ＭＯＳＦＥＴの損傷を回避するために、還流ダイオードがＭＯＳＦＥＴに逆並列に接続される。
【００５０】
この実施の形態では、ノーマリオフ型のＪＦＥＴ（第２のトランジスタＥＴ２）は還流ダイオードとしての機能を有する。以下、ＭＯＳＦＥＴおよびＪＦＥＴの各々において、ソース電極の電位を基準とするドレイン電極の電位をＶＤＳとし、ソース電極の電位を基準とするゲート電極の電位をＶＧＳと定義して、説明する。
【００５１】
ＶＤＳ≧０の状態（順バイアス状態）において、ＭＯＳＦＥＴのＶＧＳ＞０となった場合、ＭＯＳＦＥＴはオン状態となり、ドレイン電極からソース電極に向かって電流が流れる。一方、ＪＦＥＴは、ＶＧＳ＝０であるためにオフ状態となり、ドレイン電極およびソース電極間が導通しない。
【００５２】
これに対して、ＶＤＳ＜０の状態（逆バイアス状態）では、ＭＯＳＦＥＴのＶＧＳ≦０となった場合、ＭＯＳＦＥＴはオフ状態となり、ドレイン電極およびソース電極間が導通しない。一方、ＪＦＥＴは、ゲート電極の電位がドレイン電極の電位よりも高くなることにより、ゲートおよびドレインのつくるｐｎ接合に順電圧が印加された状態となる。ドレイン電極の電位を基準とするゲート電極の電位がＪＦＥＴの閾値電圧以上となると、ＪＦＥＴはオン状態となり、ソース電極からドレイン電極に向かって電流が流れる。このようにしてＪＦＥＴに形成される電流経路を通って還流電流が流れる。
【００５３】
図３は、比較例として、一般的な還流ダイオードを有する半導体装置の等価回路図である。図３（ａ）に示す半導体装置は、還流ダイオードに、ＭＯＳＦＥＴに内在するボディダイオード（ＢＤ）を用いている。図３（ｂ）に示す半導体装置は、還流ダイオードに、ショットキーバリアダイオード（ＳＢＤ）を用いている。ＢＤおよびＳＢＤのいずれにおいても、ＭＯＳＦＥＴのソース電極に対してドレイン電極に負の電位が印加された状態（逆バイアスの状態）で、順電圧状態となって導通する。
【００５４】
図４は、図１に示したＪＦＥＴおよび図３に示したＢＤ，ＳＢＤの各々の電流電圧特性を示す図である。図４の横軸は各素子におけるｐｎ接合に印加される順電圧を示し、図４の縦軸は各素子に流れる電流（順電流）を示す。図中のｋ１はＢＤの特性を示し、ｋ２はＳＢＤの特性を示し、ｋ３はＪＦＥＴの特性を示す。
【００５５】
図４を参照して、ＢＤは、所定の閾値電圧（立上り電圧）を超えると導通状態となり、急激に電流が増加する特性を示す。ＢＤの立上り電圧は半導体材料のバンドギャップの大きさに依存する。珪素を材料としたＭＯＳＦＥＴの場合、ＢＤの立上り電圧は約０．７Ｖである。一方、炭化珪素のようなワイドバンドギャップ半導体を材料としたＭＯＳＦＥＴにおいては、珪素よりもバンドギャップが広いため、ＢＤの立上り電圧が約２．５Ｖと高くなる。そのため、順方向の電圧降下が高くなり、導通損失を増大させてしまう。
【００５６】
また、炭化珪素からなるＭＯＳＦＥＴの場合、ＢＤを還流ダイオードとして用いると、ＢＤによるバイポーラ動作によってＭＯＳＦＥＴの結晶劣化が進行することにより、導通損失の増大を招く。
【００５７】
これに対して、ＳＢＤは、ユニポーラ型のダイオードであるため、上記のＢＤと比較して立上り電圧が約１Ｖと低く、順方向の電圧降下も低くなる。しかしながら、ＳＢＤの立上り電圧はショットキー障壁のバリアハイトによって決まるため、バリアハイトを低くすれば立上り電圧を低くできる一方で、逆電圧を印加したときのリーク電流が増えてしまう。このため、ＳＢＤでは、導通損失の低減と逆方向耐圧の向上との両立が難しいという課題がある。
【００５８】
この実施の形態では、図４に示すように、ノーマリオフ型のＪＦＥＴの閾値電圧をＳＢＤの立上り電圧よりも低くなるよう設計することによって、還流ダイオードの立上り電圧を、より一層低減することができる。これにより、高い逆方向耐圧を維持しつつ、導通損失の低減可能な半導体装置を実現できる。
【００５９】
なお、この実施の形態に係る半導体装置１０において、第１のトランジスタＥＴ１と第２のトランジスタＥＴ２とは、別々のチップあるいはディスクリート素子によって実現することができる。あるいは、第１のトランジスタＥＴ１と第２のトランジスタＥＴ２とを１つの半導体チップに集積化することも可能である。これによれば、インバータ回路を、より小型かつ簡素な構成で実現することができるため、コスト面で優れたシステムを構築することが可能になる。
【００６０】
以下、第１のトランジスタＥＴ１と第２のトランジスタＥＴ２とが１つの半導体チップに集積化された半導体装置の構成例について説明する。
【００６１】
（実施の形態１）
図５は、この発明の実施の形態１に係る半導体装置１０の構成例を概略的に示す部分断面図である。
【００６２】
図５を参照して、この発明の実施の形態１に係る半導体装置１０は、ワイドバンドギャップ半導体により構成される。この実施の形態では、ワイドバンドギャップ半導体として炭化珪素が採用される。なお、ワイドバンドギャップ半導体は、炭化珪素に限定されるものではない。他のワイドバンドギャップ半導体として、たとえば窒化ガリウム、ダイヤモンドなどが挙げられる。
【００６３】
半導体装置１０は、単結晶基板８０と、エピタキシャル層（半導体層）９０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４（第２の電極）と、配線層９７と、ドレイン電極９８（第１の電極）と、オーミック電極９５（第３の電極）とを有する。
【００６４】
エピタキシャル層９０は、素子領域ＩＲを含む。なお、エピタキシャル層９０は、素子領域ＩＲを取り囲む終端領域ＯＲ（図１３参照）をさらに含んでもよい。この場合、終端領域ＯＲは、ガードリング領域７３およびフィールドストップ領域６９（図１３参照）を有していてもよい。
【００６５】
この実施の形態において、半導体装置１０は、第１のトランジスタＥＴ１であるＭＯＳＦＥＴと、第２のトランジスタＥＴ２であるＪＦＥＴとを有する。ＭＯＳＦＥＴおよびＪＦＥＴの各々は、ソース電極およびドレイン電極間に６００Ｖ以上の電圧を印加可能に構成されていること、言い換えれば６００Ｖ以上の耐圧を有することが好ましい。ＪＦＥＴは、後述するように、ＭＯＳＦＥＴに逆並列に接続された還流ダイオードとしての機能を有し得る。
【００６６】
単結晶基板８０は、ｎ型（第１の導電型）の炭化珪素から形成されている。単結晶基板８０は、好ましくは六方晶系の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。
【００６７】
エピタキシャル層９０は、単結晶基板８０上にエピタキシャル成長された炭化珪素層である。エピタキシャル層９０は、下面Ｐ１（第１の主面）と、下面Ｐ１に対して反対側に位置する上面Ｐ２（第２の主面）とを有する。エピタキシャル層９０は、ｎ−ドリフト層８１（ドリフト層）と、ｐボディ領域８２（第１の領域）と、ｎソース領域８３（第２の領域）と、ｐ＋コンタクト領域８４と、埋込ｐ＋領域７１と、ｐ＋ゲート領域８５（第３の領域）とを含む。
【００６８】
ｎ−ドリフト層８１は、下層８１Ａおよび上層８１Ｂを有する。下層８１Ａはエピタキシャル層９０の下面Ｐ１を含む。上層８１Ｂは、下層８１Ａ上に設けられている。下層８１Ａの、下面Ｐ１と反対の面側には、埋込ｐ＋領域７１が部分的に設けられている。上層８１Ｂは、埋込ｐ＋領域７１を覆っている。
【００６９】
ｎ−ドリフト層８１は、たとえば窒素などの不純物（ドナー）を含み、ｎ型（第１の導電型）を有する。ｎ−ドリフト層８１の不純物濃度（ドナー濃度）は、好ましくは１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下であり、たとえば８×１０１５ｃｍ−３である。下層８１Ａのドナー濃度は、上層８１Ｂのドナー濃度と同様であってもよく、上層８１Ｂのドナー濃度未満であってもよい。
【００７０】
ｐボディ領域８２は、たとえばアルミニウムやホウ素などの不純物（アクセプタ）を含むｐ型（第２の導電型）領域である。ｐボディ領域８２はｎ−ドリフト層８１の上層８１Ｂ上に設けられている。ｐボディ領域８２の不純物濃度（アクセプタ濃度）は、好ましくは１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下であり、たとえば１×１０１８ｃｍ−３である。ｐボディ領域８２のアクセプタ濃度は、ｎ−ドリフト層８１のドナー濃度よりも高い。
【００７１】
ｎソース領域８３は、ｐボディ領域８２によってｎ−ドリフト層８１から隔てられるようにｐボディ領域８２に設けられている。ｎソース領域８３は、たとえばリンなどの不純物（ドナー）を含むｎ型領域である。ｎソース領域８３のドナー濃度は、ｐボディ領域８２のアクセプタ濃度よりも高い。
【００７２】
ｐ＋コンタクト領域８４は、ｎソース領域８３に囲まれて設けられていると共に、ｐボディ領域８２につながっている。ｐ＋コンタクト領域８４のアクセプタ濃度は、ｐボディ領域８２のアクセプタ濃度よりも高い。ｐ＋コンタクト領域８４のアクセプタ濃度は、たとえば１×１０２０ｃｍ−３程度である。ｐ＋コンタクト領域８４はｎソース領域８３とともに、エピタキシャル層９０の上面Ｐ２をなしている。ｐ＋コンタクト領域８４と、ｎソース領域８３と、ｐボディ領域８２と、ドリフト層８１により、第１のトランジスタＥＴ１であるＭＯＳＦＥＴのセルが形成される。
【００７３】
上記のＭＯＳＦＥＴのセルは周期的に配列される。「周期的」とは、複数のセルの配置が、ある特定の規則に従っていることを意味する。周期的な配列は、たとえば一定のピッチで複数のセルが配置されていることを含む。この実施の形態では、複数のセルは、六角形状を有するとともに、二次元状に規則的に配置されている。
【００７４】
エピタキシャル層９０の上面Ｐ２にはトレンチＴＲ（第１の凹部）が設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはｎソース領域８３およびｐボディ領域８２を貫通して、ｎ−ドリフト層８１の上層８１Ｂに至っている。側壁面ＳＷはｐボディ領域８２上において、ＭＯＳＦＥＴのチャネル面を含む。側壁面ＳＷはゲート絶縁膜９１に覆われている。
【００７５】
側壁面ＳＷはエピタキシャル層９０の上面Ｐ２に対して傾斜していることが好ましく、この場合、トレンチＴＲが底面ＢＴに向かってテーパ状に狭まっている。側壁面ＳＷの面方位は、｛０００１｝面に対して５０°以上７０°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上７０°以下傾斜していることがより好ましい。好ましくは、側壁面ＳＷは、特にｐボディ領域８２上の部分において、所定の結晶面（特殊面とも称する）を有する。「特殊面」とは、面方位｛０−３３−８｝を有する第１の面を含む面である。より好ましくは、特殊面は、第１の面を微視的に含み、さらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。さらに好ましくは、第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を含む。また特殊面は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。なお、側壁面ＳＷの向きは特に限定されるものではなく、たとえば、側壁面ＳＷはエピタキシャル層９０の上面Ｐ２に対して垂直であってもよい。
【００７６】
底面ＢＴは、ｎ−ドリフト層８１の上層８１Ｂ上に位置している。底面ＢＴは、図中に示すようにエピタキシャル層９０の上面Ｐ２とほぼ平行な平坦な形状を有してもよく、あるいはＵ字状またはＶ字状の形状を有してもよい。この実施の形態においてはトレンチＴＲは平面視において、ハニカム構造を有する網目を構成するように延びている。エピタキシャル層９０の上面Ｐ２は、この網目によって囲まれた六角形状を有する。
【００７７】
ｐ＋ゲート領域８５は、たとえばアルミニウムやホウ素などの不純物（アクセプタ）を含むｐ型領域である。ｐ＋ゲート領域８５はｎ−ドリフト層８１の上層８１Ｂ上に設けられている。ｐ＋ゲート領域８５のアクセプタ濃度は、好ましくは１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下であり、たとえば１×１０１８ｃｍ−３である。ｐ＋ゲート領域８５のアクセプタ濃度は、ｎ−ドリフト層８１のドナー濃度よりも高い。
【００７８】
エピタキシャル層９０の上面Ｐ２にはトレンチＨＹ（第２の凹部）がさらに設けられている。トレンチＨＹは側壁面ＳＸおよび底面ＢＹを有する。側壁面ＳＸはｐ＋ゲート領域８５を貫通して、ｎ−ドリフト層８１の上層８１Ｂに至っている。側壁面ＳＸはｎ−ドリフト層８１上において、ＪＦＥＴのチャネル領域を含む。
【００７９】
側壁面ＳＸはエピタキシャル層９０の上面Ｐ２に対して傾斜していることが好ましく、この場合、トレンチＨＹが底面ＢＹに向かってテーパ状に狭まっている。側壁面ＳＸの面方位は、｛０００１｝面に対して５０°以上７０°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上７０°以下傾斜していることがより好ましい。好ましくは、側壁面ＳＸは、特にｎ−ドリフト層８１の上層８１Ｂ上の部分において、特殊面を有する。なお側壁面ＳＸの向きは特に限定されるものではなく、たとえば、側壁面ＳＸはエピタキシャル層９０の上面Ｐ２に対して垂直であってもよい。
【００８０】
底面ＢＹはｎ−ドリフト層８１の上層８１Ｂ上に位置している。底面ＢＹは、図中に示すようにエピタキシャル層９０の上面Ｐ２とほぼ平行な平坦な形状を有してもよく、あるいはＵ字状またはＶ字状の形状を有してもよい。
【００８１】
上記のように、トレンチＴＲは平面視において、ハニカム構造を有する網目を構成するように延びている。このトレンチＴＲの一部分がトレンチＨＹに置き換わっている。後述の半導体装置１０の製造方法で説明するように、トレンチＴＲおよびトレンチＨＹは同じ工程で形成することができる。
【００８２】
埋込ｐ＋領域７１は、たとえばアルミニウムやホウ素などの不純物（アクセプタ）を含むｐ型領域である。埋込ｐ＋領域７１は、ｎ−ドリフト層８１の内部に埋め込まれるように設けられている。埋込ｐ＋領域７１は、その上方に第１のトランジスタＥＴ１（ＭＯＳＦＥＴ）が配置されている電界緩和領域７１Ｔ（第１の不純物領域）と、その上方に第２のトランジスタＥＴ２（ＪＦＥＴ）が配置されているｐ＋ゲート領域７１Ｄ（第２の不純物領域）とを有する。電界緩和領域７１Ｔおよびｐ＋ゲート領域７１Ｄの各々の不純物濃度は、たとえば１×１０１８ｃｍ−３程度である。
【００８３】
電界緩和領域７１Ｔは、上層８１Ｂによってｐボディ領域８２から隔てられている。また電界緩和領域７１ＴはトレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々から離されている。好ましくは、埋込ｐ＋領域７１Ｔは、トレンチＴＲの底面ＢＴよりもｎ−ドリフト層８１の下面Ｐ１側に位置する。
【００８４】
この実施の形態では、電界緩和領域７１Ｔによって、トレンチゲート型ＭＯＳＦＥＴにおいて特に生じやすいゲート絶縁膜９１の絶縁破壊が抑制される。詳細には、ＭＯＳＦＥＴがオフ状態とされることでドレイン電極９８およびソース電極９４間の電圧が高まった際に、電界緩和領域７１Ｔからｎ−ドリフト層８１の下面Ｐ１へ延びる空乏層が形成される。よって、ドレイン電極９８およびソース電極９４間の電圧について、電界緩和領域７１Ｔと下面Ｐ１との間の部分で負担される割合が高められる。言い換えれば、電界緩和領域７１Ｔよりも浅い部分（図５における上方の部分）で負担される電圧が軽減される。これにより、電界緩和領域７１Ｔよりも浅い部分での電界強度を小さくすることができる。言い換えれば、電界集中によって破壊が生じやすい部分での電界強度を小さくすることができる。この結果、破壊が生じることなくドレイン電極９８およびソース電極９４の間により高い電圧を印加することができる。つまり、ＭＯＳＦＥＴの耐圧がより高められる。
【００８５】
なお、ＭＯＳＦＥＴはソース電極９４およびドレイン電極９８の間に６００Ｖ以上の電圧を印加可能に構成されていることが好ましい。これにより、オン抵抗を低くしつつ、耐圧を６００Ｖ以上とすることができる。
【００８６】
ｐ＋ゲート領域７１Ｄは、上層８１Ｂによってｐ＋ゲート領域８５から隔てられている。またｐ＋ゲート領域７１ＤはトレンチＨＹの側壁面ＳＸおよび底面ＢＹの各々から離されている。好ましくは、ｐ＋ゲート領域７１Ｄは、トレンチＨＹの底面ＢＹよりもｎ−ドリフト層８１の下面Ｐ１側に位置する。
【００８７】
ｐ＋ゲート領域７１Ｄは、ｐ＋ゲート領域８５とともに、ＪＦＥＴのゲートを構成する。ｐ＋ゲート領域７１Ｄは、オーミック電極９５に電気的に接続されていることが好ましい。これにより、ｐ＋ゲート領域７１Ｄの電位を、ｐ＋ゲート領域８５の電位と同じ電位に設定することができる。ｐ＋ゲート領域７１Ｄおよびｐ＋ゲート領域８５に閾値未満のゲート電位が印加されると、ｐ＋ゲート領域７１Ｄとｐ＋ゲート領域８５とによって挟まされたｎ−ドリフト層８１に空乏層が広がり、一対の主電極間（ドレイン−ソース間）を流れる主電流（ドレイン電流）が遮断される。一方、ｐ＋ゲート領域７１Ｄおよびｐ＋ゲート領域８５に閾値以上のゲート電位が印加されると、空乏層が消滅し、ｐ＋ゲート領域７１Ｄとｐ＋ゲート領域８５とによって挟まれたｎ−ドリフト層８１を主電流が流れるようになる。このように、ｐ＋ゲート領域７１Ｄとｐ＋ゲート領域８５とによって挟まれたｎ−ドリフト層８１は、ＪＦＥＴのチャネルを構成する。
【００８８】
この実施の形態では、ＪＦＥＴは、ノーマリオフ型（エンハンスメント型）、すなわち閾値電圧がゼロよりも高く、ゲート電位ＶＧおよびソース電位ＶＳが同電位のときにオフ状態となるように形成される。具体的には、ゲート電位ＶＧおよびソース電位ＶＳが同電位のときに、ｐ＋ゲート領域７１Ｄおよびｐ＋ゲート領域８５の各々から延びる空乏層によってｎ−ドリフト層８１が完全に空乏化するように、チャネル幅が決定される。チャネル幅とは、厚さ方向（図５の縦方向）におけるｐ＋ゲート領域８５とｐ＋ゲート領域７１Ｄとの間の距離（好ましくは最短距離）に相当する。チャネル幅は、ｐ＋ゲート領域７１Ｄ、ｐ＋ゲート領域８５およびｎ−ドリフト層８１の不純物濃度、およびｐｎ接合の拡散電位などに基づいて決定することができる。
【００８９】
ゲート絶縁膜９１は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴを覆っている。ゲート絶縁膜９１は、ｎ−ドリフト層８１とｎソース領域８３とをつなぐようにｐボディ領域８２上に設けられている。言い換えると、ゲート絶縁膜９１は、ｎソース領域８３とｎ−ドリフト層８１との間に位置するｐボディ領域８２の部分を覆うように配置される。ゲート電極９２はゲート絶縁膜９１上に設けられている。より具体的には、ゲート電極９２はゲート絶縁膜９１に接し、かつトレンチＴＲの内部に設けられている。層間絶縁膜９３は、ゲート電極９２およびゲート絶縁膜９１に接して設けられ、ゲート電極９２とソース電極９４とを電気的に絶縁している。層間絶縁膜９３はたとえば二酸化珪素（ＳｉＯ２）からなる。
【００９０】
ソース電極９４は、ｎソース領域８３およびｐ＋コンタクト領域８４の上に設けられており、ｎソース領域８３およびｐ＋コンタクト領域８４の各々に接している。ソース電極９４はｎソース領域８３およびｐ＋コンタクト領域８４の各々とオーミック接合可能な材料からなる。ソース電極９４はたとえばニッケルである。ソース電極９４はたとえばチタンおよびアルミニウムを含んでいてもよい。ソース電極９４はたとえばニッケルおよびシリコンを含んでいてもよい。
【００９１】
オーミック電極９５は、トレンチＨＹの側壁面ＳＸおよび底面ＢＹを覆っている。なお、トレンチＨＹの内部の領域を埋めるように、オーミック電極９５が形成されてもよい。オーミック電極９５は、ｐ＋ゲート領域８５およびｎ−ドリフト層８１の各々に接することで、それらの領域に電気的に接続される。オーミック電極９５は、ｐ＋ゲート領域８５およびｎ−ドリフト層８１の各々とオーミック接合可能な材料からなる。オーミック電極９５はたとえばニッケルである。オーミック電極９５はたとえばチタンおよびアルミニウムを含んでいてもよい。オーミック電極９５はたとえばニッケルおよびシリコンを含んでいてもよい。オーミック電極９５は、上記のソース電極９４と同時に形成されてもよい。
【００９２】
この実施の形態によれば、ｐ＋ゲート領域８５およびｎ−ドリフト層８１の各々にオーミック接合されるオーミック電極９５の面積を大きくすることができる。したがって、オーミック電極９５を通じて多くのキャリアを注入および引き抜くことができる。
【００９３】
詳細には、ＭＯＳＦＥＴに順バイアス（ＶＤＳ≧０）が印加される場合（図６参照）には、オーミック電極９５によって、ｐ＋ゲート領域８５から多くの正孔を引き抜くことができる。これにより、空乏層ＤＬ２（図６）を速やかに広げることができる。
【００９４】
一方、ＭＯＳＦＥＴに逆バイアス（ＶＤＳ＜０）が印加される場合（図７参照）には、多くのキャリア（電子）をオーミック電極９５からｎ−ドリフト層８１に注入することができる。これにより、空乏層ＤＬ２（図６）を速やかに解除することができる。
【００９５】
配線層９７は、ソース電極９４およびオーミック電極９５に接して配置される。配線層９７は、たとえばアルミニウムからなる導電層であり、ソース電極９４およびオーミック電極９５の各々に電気的に接続される。これにより、オーミック電極９５が、ソース電極９４と電気的に接続される。なお、配線層９７は、層間絶縁膜９３によって、ゲート電極９２から絶縁されている。
【００９６】
図１に示す半導体装置１０の構成において、第１のトランジスタＥＴ１であるＭＯＳＦＥＴのドレイン電極（第１の主電極）は、図５に示すドレイン電極９８によって実現される。ＭＯＳＦＥＴのソース電極（第２の主電極）はソース電極９４によって実現される。ＭＯＳＦＥＴのゲート電極（第１の制御電極）はゲート電極９２によって実現される。
【００９７】
一方、第２のトランジスタＥＴ２であるＪＦＥＴのドレイン電極（第３の主電極）は、図５に示すドレイン電極９８によって実現される。ＪＦＥＴのソース電極（第４の主電極）はオーミック電極９５によって実現される。ＪＦＥＴのゲート電極は、ｐ＋ゲート領域８５に電気的に接続されたオーミック電極９５によって実現される。言い換えれば、ＪＦＥＴのソース電極およびゲート電極を共通のオーミック電極９５によって実現することにより、ソース電極とゲート電極とが電気的に接続される。
【００９８】
さらに、ＪＦＥＴのソース電極およびゲート電極（オーミック電極９５）は配線層９７を通じてＭＯＳＦＥＴのソース電極（ソース電極９４）に電気的に接続される。ＪＦＥＴのドレイン電極はドレイン電極９８を通じてＭＯＳＦＥＴのドレイン電極に電気的に接続される。
【００９９】
このようにして、第１のトランジスタＥＴ１であるＭＯＳＦＥＴと第２のトランジスタＥＴ２であるＪＦＥＴとが１つの半導体チップに集積化された、半導体装置１０が実現される。以下では、この発明の実施の形態に係る半導体装置１０の動作について説明する。
【０１００】
図６および図７は、半導体装置１０における電流経路を概略的に示す部分断面図である。図６は第１のトランジスタＥＴ１がオン状態のときの電流経路を示し、図７は第１のトランジスタＥＴ１がオフ状態のときの電流経路を示す。
【０１０１】
図６を参照して、配線層９７およびソース電極９４を通じて、ｎソース領域８３およびｐ＋コンタクト領域８４にソース電位ＶＳが与えられる。さらに、配線層９７およびオーミック電極９５を通じて、ｐ＋ゲート領域８５およびｎ−ドリフト層８１にソース電位ＶＳが与えられる。ソース電位ＶＳはたとえば接地電位である。
【０１０２】
電界緩和領域７１Ｔには、電位ＶＰが与えられる。電位ＶＰは、ソース電位ＶＳと同じ電位（接地電位）であってもよい。あるいは、電位ＶＰは、浮遊電位（フローティング）またはソース電位ＶＳとは独立に設定可能であってもよい。電位ＶＰはたとえばソース電位ＶＳよりも高く、ドレイン電位ＶＤ以下であってもよい。
【０１０３】
第１のトランジスタＥＴ１（ＭＯＳＦＥＴ）をオンするために、ドレイン電極９８にドレイン電位ＶＤが与えられるとともに、ゲート電極９２にゲート電位ＶＧが与えられる。ドレイン電位ＶＤおよびゲート電位ＶＧはともにソース電位ＶＳよりも高い。図６の例では、ＶＤ＞ＶＧ＞ＶＳであるとする。
【０１０４】
図６において矢印で示されるように、電流はドレイン電極９８から、単結晶基板８０、ｎ−ドリフト層８１、ｐボディ領域８２に形成されたチャネルＣＨおよびｎソース領域８３を通り、ソース電極９４へと流れる。
【０１０５】
なお、電界緩和領域７１Ｔとｎ−ドリフト層８１との間には逆電圧が印加されているため、電界緩和領域７１Ｔおよびｎ−ドリフト層８１の接合面から、電界緩領域７１Ｔ側およびｎ−ドリフト層８１側に空乏層ＤＬ１が広がる。電界緩和領域７１Ｔに対して、電位ＶＳよりも高く電位ＶＤ以下の電位ＶＰを与えることにより、電位ＶＤと電位ＶＰとの間の電位差（ＶＤ−ＶＰ）を、電位ＶＤと電位ＶＳとの間の電位差（ＶＤ−ＶＳ）よりも小さくできる。これにより、電位ＶＰを電位ＶＳと同じ電位とする場合と比較して、空乏層ＤＬ１が小さくなる。この結果、空乏層ＤＬ１によって電子の流れる経路が狭められるのが抑制されるため、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【０１０６】
第２のトランジスタＥＴ２（ＪＦＥＴ）においては、ドレイン電極９８にドレイン電位ＶＤが与えられる。配線層９７およびオーミック電極９５を通じて、ｎ−ドリフト層８１およびｐ＋ゲート領域８５の各々にソース電位ＶＳ（接地電位）が与えられる。ｐ＋ゲート領域７１Ｄは配線層９７に電気的に接続されていることにより、ｐ＋ゲート領域７１Ｄにもソース電位ＶＳ（接地電位）が与えられる。すなわち、ＶＤ＞ＶＳ＝ＶＧとなっている。
【０１０７】
上記のように、ＪＦＥＴはノーマリオフ型のトランジスタである。よって、ゲート電位ＶＧおよびソース電位ＶＳが同電位（接地電位）のときには、図６に示すように、ｐ＋ゲート領域７１Ｄおよびｐ＋ゲート領域８５の各々からｎ−ドリフト層８１に向かって形成される空乏層ＤＬ２によってチャネルが完全に空乏化される。これにより、電流の流れる経路が遮断されるため、ＪＦＥＴはオフ状態となる。
【０１０８】
これに対して、図７を参照して、ゲート電極９２にソース電位ＶＳに対して負のゲート電位ＶＧが与えられると、ｐボディ領域８２に形成されたチャネルＣＨが消滅して電流がゼロとなることにより、ＭＯＳＦＥＴはオフ状態となる。ドレイン電位ＶＤがソース電位ＶＳよりも低い状態（ＶＤＳ＜０）となると、ＪＦＥＴにおいては、ｐ＋ゲート領域８５，７１Ｄとｎ−ドリフト層８１間のｐｎ接合に順電圧が印加されるため、空乏層ＤＬ２（図６）が消滅する。したがって、図７において矢印で示されるように、電流はオーミック電極９５からｎ−ドリフト層８１に形成されたチャネルおよび単結晶基板８０を通り、ドレイン電極９８へと流れる。
【０１０９】
図４に示したように、ＪＦＥＴの閾値電圧はゼロよりも高く、かつ、ＭＯＳＦＥＴのボディダイオードＢＤの立上り電圧よりも低い。このため、ボディダイオードＢＤが導通するよりも前にＪＦＥＴがオン状態となり、ＪＦＥＴを経由して還流電流が流れる。このようにＪＦＥＴが還流ダイオードとして機能することにより、導通損失を低減することができる。特に、炭化珪素のようなワイドバンドギャップ半導体を材料とする半導体装置において、この導通損失の低減の効果は顕著となる。
【０１１０】
次に、この発明の実施の形態１に係る半導体装置１０（図５）の製造方法について、以下に説明する。
【０１１１】
図８を参照して、ｎ−ドリフト層８１（図５）の一部となりかつエピタキシャル層９０の下面Ｐ１をなす下層８１Ａが単結晶基板８０上に形成される。具体的には、単結晶基板８０上におけるエピタキシャル成長によって下層８１Ａが形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ２）を用いたＣＶＤ（Chemical  Vapor  Deposition）法により行なうことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【０１１２】
図８に示すように、下層８１Ａ上における、注入マスク（図示せず）を用いたアクセプタイオン（第２の導電型を付与するための不純物イオン）の注入により、埋込ｐ＋領域７１（電界緩和領域７１Ｔおよびｐ＋ゲート領域７１Ｄ）が形成される。各不純物領域の形成の順番は任意である。
【０１１３】
図９を参照して、埋込ｐ＋領域７１が形成された後に、下層８１Ａ上に上層８１Ｂが形成される。この上層８１Ｂの形成と、前述した下層８１Ａの形成とによって、ｎ−ドリフト層８１が形成される。埋込ｐ＋領域７１は、下面Ｐ１および上面Ｐ２の各々から離れてｎ−ドリフト層８１中に埋め込まれる。上層８１Ｂは、下層８１Ａの形成方法と同様の方法によって形成され得る。
【０１１４】
図９に示すように、ｎ−ドリフト層８１上にｐボディ領域８２、ｎソース領域８３およびｐ＋ゲート領域８５が形成される。ｐボディ領域８２上にｐ＋コンタクト領域８４が形成される。これらの形成は、たとえばｎ−ドリフト層８１上へのイオン注入により行ない得る。ｐボディ領域８２、ｐ＋コンタクト領域８４およびｐ＋ゲート領域８５の形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎソース領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加を伴なうエピタキシャル成長が用いられてもよい。
【０１１５】
次に、不純物を活性化するための熱処理が行なわれる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン（Ａｒ）雰囲気である。
【０１１６】
図１０を参照して、エピタキシャル層９０の上面Ｐ２上に、開口部を有するマスク層６１が形成される。マスク層６１として、たとえば酸化珪素膜などを用いることができる。開口部はトレンチＴＲ，ＨＹの位置に対応して形成される。
【０１１７】
マスク層６１の開口部において、ｎソース領域８３と、ｐボディ領域８２と、ｐ＋ゲート領域８５と、ｎ−ドリフト層８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性エッチング（ＲＩＥ)、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ６またはＳＦ６と酸素（Ｏ２）との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ，ＨＹが形成されるべき領域に、厚さ方向にほぼ沿った側壁を有する凹部（図示せず）が形成される。
【０１１８】
次に、上記凹部において熱エッチングが行なわれる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行ない得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ)原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ２，ＢＣｌ３，ＳＦ６，またはＣＨ４である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行なわれる。
【０１１９】
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスとを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層６１は、炭化珪素に対する選択比が極めて大きいので、炭化珪素のエッチング中に実質的にエッチングされない。
【０１２０】
図１０に示すように、上記の熱エッチングにより、エピタキシャル層９０の上面Ｐ２にトレンチＴＲ，ＨＹが形成される。トレンチＴＲ（第１の凹部）は、ｎソース領域８３およびｐボディ領域８２を貫通してｎ−ドリフト層８１に至る側壁面ＳＷと、ｎ−ドリフト層８１に位置する底面ＢＴとを有する。側壁面ＳＷおよび底面ＢＴの各々は電界緩和領域７１Ｔから離れている。トレンチＨＹ（第２の凹部）は、ｐ＋ゲート領域８５を貫通してｎ−ドリフト層８１に至る側壁面ＳＸと、ｎ−ドリフト層８１に位置する底面ＢＹとを有する。側壁面ＳＸおよび底面ＢＹの各々はｐ＋ゲート領域７１Ｄから離れている。好ましくは、トレンチＴＲの形成時、側壁面ＳＷ上、特にｐボディ領域８２上において、特殊面が自己形成される。また、トレンチＨＹの形成時、側壁面ＳＸ上、特にｎ−ドリフト層８１上において、特殊面が自己形成される。次に、マスク層６１がエッチングなどの任意の方法により除去される。
【０１２１】
図１１に示すように、トレンチＴＲの側壁ＳＷおよび底面ＢＴと、トレンチＨＹの側壁ＳＸおよび底面ＢＹとの各々を覆う、ゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば熱酸化により形成され得る。この後に、雰囲気ガスとして一酸化炭素（ＣＯ）ガスを用いるＮＯアニールが行なわれてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート絶縁膜９１とｐボディ領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐボディ領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
【０１２２】
次に、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical  Mechanical  Polishing）とによって行い得る。
【０１２３】
図１２を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。具体的には、ソース電極９４およびオーミック電極９５を形成する領域におけるゲート絶縁膜９１および層間絶縁膜９３がエッチングにより除去される。この開口部により、ｎソース領域８３と、ｐ＋コンタクト領域８４と、ｐ＋ゲート領域８５と、ｎ−ドリフト層８１の一部とが露出される。
【０１２４】
次に、ｎソース領域８３およびｐ＋コンタクト領域８４の各々に接するソース電極９４が形成される。ｐ＋ゲート領域８５とｎ−ドリフト層８１の一部との各々に接するオーミック電極９５が形成される。ソース電極９４およびオーミック電極９５は同時に形成されてもよく、別の工程で形成されてもよい。たとえば、上記開口部により露出された領域にチタン、アルミニウムおよび珪素を含む合金が形成される。具体的には、上記の領域上にチタン層、アルミニウム層および珪素層をこの順で形成し、その後これらの層を加熱してチタン、アルミニウムおよび珪素を含む合金を生成する。あるいは、上記の領域上にチタン、アルミニウムおよび珪素を含む混合層を形成した後、当該混合層を加熱してチタン、アルミニウムおよび珪素を含む合金を生成することも可能である。一方、エピタキシャル層９０の下面Ｐ１上に単結晶基板８０を介してドレイン電極９８が形成される。
【０１２５】
再び図５を参照して、配線層９７が形成される。これにより、半導体装置１０が得られる。
【０１２６】
（実施の形態２）
図１３は、この発明の実施の形態２に係る半導体装置１１の構成例を概略的に示す部分断面図である。
【０１２７】
図１３を参照して、この発明の実施の形態２に係る半導体装置１１において、エピタキシャル層９０は、素子領域ＩＲに加えて終端領域ＯＲを含む。終端領域ＯＲは、素子領域ＩＲを囲むように配置される。具体的には、終端領域ＯＲは、ガードリング領域７３と、フィールドストップ領域６９とを有する。
【０１２８】
ガードリング領域７３は、平面視において素子領域ＩＲを囲むように設けられる。フィールドストップ領域６９は、ガードリング領域７３を囲むように設けられる。
【０１２９】
ガードリング領域７３は、埋込ｐ＋領域７１と同じ導電型、すなわち、ｐ型を有する。ガードリング領域７３の不純物濃度は、埋込ｐ＋領域７１の不純物濃度よりも少なくてよい。ガードリング領域７３は、最も内周に位置するガードリング７３Ｊを有する。ガードリング７３Ｊは、埋込ｐ＋領域７１に接していることが好ましく、図１３においてはｐ＋ゲート領域７１Ｄに接している。またガードリング領域７３は、平面視においてガードリング７３Ｊを囲むように設けられたガードリング７３Ｉをさらに有してもよい。
【０１３０】
フィールドストップ領域６９は、ｎ型領域である。フィールドストップ領域６９の不純物濃度は、ｎ−ドリフト層８１の不純物濃度よりも高い。
【０１３１】
終端領域ＯＲは、最も外側に配置されているＭＯＳＦＥＴのセルよりもさらに外側に配置される。この発明の実施の形態２に係る半導体装置１１においては、第２のトランジスタＥＴ２は終端領域ＯＲに配置されている。第２のトランジスタＥＴ２は、プレーナゲート型のＪＦＥＴからなる。すなわち、エピタキシャル層９０の上面Ｐ２上にトレンチＨＹ（図５）が設けられておらず、平坦な上面Ｐ２上にオーミック電極９５が設けられる。
【０１３２】
なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１３３】
この発明の実施の形態２によれば、終端領域ＯＲに、耐圧を高めるためのガードリング領域７３と、還流ダイオードとして機能し得る第２のトランジスタＥＴ２（ＪＦＥＴ）とが配置される。これにより、終端領域ＯＲが有効に利用される。この結果、半導体装置１１の耐圧を高めつつ、半導体装置１１の大きさを小さくすることができる。
【０１３４】
なお、この発明の実施の形態２では、プレーナゲート型のＪＦＥＴにおいて、ゲート電位とソース電位とが同じ電位のときに隣り合うｐ＋ゲート領域８５間のｎ−ドリフト層８１に形成されるチャネルが完全に空乏化するように、ｐ＋ゲート領域８５間の距離を決めることにより、ノーマリオフ型のトランジスタを実現することができる。この場合、ｐ＋ゲート領域７１Ｄの電位を浮遊電位（フローティング）としてもよい。たとえば、ｐ＋ゲート領域７１Ｄをｐ＋ゲート領域８５の近傍に設けることにより、ｐ＋ゲート領域８５からｐ＋ゲート領域７１Ｄにキャリア（正孔）を効率良く供給することができるため、ｐ＋ゲート領域７１Ｄの空乏化を短時間で解消することができる。したがって、ＪＦＥＴの応答速度を向上させることができる。
【０１３５】
（実施の形態３）
図１４は、この発明の実施の形態３に係る半導体装置１２の構成例を概略的に示す部分断面図である。
【０１３６】
図１４を参照して、この発明の実施の形態３に係る半導体装置１２において、終端領域ＯＲにおけるエピタキシャル層９０の上面Ｐ２には、テラス部ＨＸ（第２の凹部）が設けられている。第２のトランジスタＥＴ２であるＪＦＥＴは、テラス部ＨＸに設けられる。
【０１３７】
テラス部ＨＹは、側壁面ＳＸおよび底面ＢＸを有する。側壁面ＳＸはｐ＋ゲート領域８５およびｎ−ドリフト層８１からなる。底面ＢＸはｎ−ドリフト層８１の上層８１Ｂ上に位置している。テラス部ＨＹの側壁面ＳＸおよび底面ＢＸはオーミック電極９５に覆われている。オーミック電極９５は、ｐ＋ゲート領域９５およびｎ−ドリフト層８１の各々に接することで、それらの領域に電気的に接続される。
【０１３８】
側壁面ＳＸはエピタキシャル層９０の上面Ｐ２に対して傾斜していることが好ましい。側壁面ＳＸの面方位は、｛０００１｝面に対して５０°以上７０°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上７０°以下傾斜していることがより好ましい。好ましくは、側壁面ＳＸは、特にｎ−ドリフト層８１の上層８１Ｂ上の部分において、特殊面を有する。なお側壁面ＳＸの向きは特に限定されるものではなく、たとえば、側壁面ＳＸはエピタキシャル層９０の上面Ｐ２に対して垂直であってもよい。
【０１３９】
なお上記以外の構成については、上述した実施の形態１および２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１４０】
この発明の実施の形態３によれば、終端領域ＯＲに、耐圧を高めるためのガードリング領域７３と、還流ダイオードとして機能し得る第２のトランジスタＥＴ２（ＪＦＥＴ）とが配置される。これにより、終端領域ＯＲが有効に利用される。この結果、半導体装置１２の耐圧を高めつつ、半導体装置１２の大きさを小さくすることができる。
【０１４１】
さらにこの発明の実施の形態３によれば、終端領域ＯＲに形成されたテラス部ＨＸ（第２の凹部）においてオーミック電極９５がｐ＋ゲート領域８５およびｎ−ドリフト層８１にオーミック接合される。これにより、オーミック電極９５の面積を大きくすることができるため、ＪＦＥＴのスイッチング速度を高めることができる。
【０１４２】
なお、上記実施の形態１〜３では、エピタキシャル層９０（半導体層）は、全体としてｎ型の炭化珪素層である。つまり、上記実施の形態では、エピタキシャル層９０の導電型である第１の導電型はｎ型であり、ボディ領域８２およびゲート領域８５の導電型である第２の導電型はｐ型である。ｐ型の領域をｎ型のエピタキシャル層に形成することによって、半導体装置の製造し易さを向上させることができる。しかしながら第１の導電型がｐ型であり、かつ第２の導電型がｎ型であってもよい。
【０１４３】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４４】
５  正極端子
６  負極端子
８  直流電源
９Ａ  単相負荷
１０，１０−１〜１０−４，１１，１２  半導体装置
６１  マスク層
７１  埋込ｐ＋領域
７１Ｔ  電界緩和領域
８０  単結晶基板
８１  ｎ−ドリフト層
８２  ｐボディ領域
８３  ｎソース領域
８４  ｐ＋コンタクト領域
７１Ｄ，８５  ｐ＋ゲート領域
９０  エピタキシャル層
９１  ゲート絶縁膜
９２  ゲート電極
９３  層間絶縁膜
９４  ソース電極９４
９５  オーミック電極
９７  配線層
９８  ドレイン電極
１０１  インバータ回路
ＥＴ１  第１のトランジスタ
ＥＴ２  第２のトランジスタ
ＩＲ  素子領域
ＯＲ  終端領域
ＴＲ，ＨＸ，ＨＹ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015162579.tif 000011
【図１０】
2015162579.tif 000012
【図１１】
2015162579.tif 000013
【図１２】
2015162579.tif 000014
【図１３】
2015162579.tif 000015
【図１４】
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