(57)【要約】【課題】電源電圧の変動などが生じても、所望の遅延を有するクロックを、迅速に得る。【解決手段】遅延回路１０は、遅延クロック・ラッチ回路１００とデコーダ２００と遅延クロック・選択器３００とを含む。遅延クロック・ラッチ回路１００は、マスタークロックＣｌｋを順次遅延させる１６組のバッファ群を有し、１６組のバッファ群のそれぞれは、入力信号を遅延させるバッファが１６段縦続接続される。デコーダ２００は、セット信号Ｓｅｔが供給されたときに、マスタークロックＣｌｋの半周期の時間Ｔだけ遅延した信号を出力するバッファ群を特定し、遅延クロック・選択器３００は、１６個のバッファとマルチプレクサとを有し、マルチプレクサは、１６個のバッファのうち、特定されたバッファ群に対応するバッファの遅延信号を選択して出力する。【選択図】図１
2015162741.tif 000002
【特許請求の範囲】
【請求項１】
遅延クロック・ラッチ回路と、特定器と、第１遅延クロック・選択器と、
を含み、
基準となるマスタークロックを所定時間遅延させた信号を出力する遅延回路であって、
前記遅延クロック・ラッチ回路は、
前記マスタークロックを順次遅延させるｍ組のバッファ群を有し、
前記ｍ組のバッファ群のそれぞれは、入力信号を遅延させるｎ個のバッファが縦続接続され、
前記特定器は、
所定のセット信号が供給されたときに、前記ｍ組のバッファ群のうち、前記マスタークロックに対して予め定められた時間遅延した信号を出力するバッファ群を特定し、
前記第１遅延クロック・選択器は、
少なくともｍ個のバッファと、マルチプレクサと、
を含み、
前記ｍ個のバッファは、縦続接続されて、マスタークロックを順次遅延させ、
前記マルチプレクサは、
前記ｍ個のバッファのうち、前記特定器によって特定されたバッファ群に対応するバッファの遅延信号を選択して出力する
ことを特徴とする遅延回路。
【請求項２】
前記第１遅延クロック・選択器から出力される遅延信号を、さらに遅延させる第２遅延クロック・選択器を有する
ことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記遅延クロック・ラッチ回路は、
前記マスタークロックを順次遅延させた信号を、前記セット信号に基づくタイミングでラッチし、
前記特定器は、
前記ｍ組のバッファ群のうち、前記マスタークロックの半周期の時間Ｔだけ遅延した信号に近い２つの信号を出力するバッファ群のいずれかを、前記ラッチされた信号に基づいて特定する
ことを特徴とする請求項１または２に記載の遅延回路。
【請求項４】
前記所定時間は、
Ｔ／ｎ
であることを特徴とする請求項３に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックを遅延させる遅延回路に関する。
【背景技術】
【０００２】
クロックを所望の時間遅延させる遅延回路としては、次のような技術が知られている。例えば、制御電圧の大きさに対応した可変電流を出力するＶ／Ｉコンバータと、上記可変電流の大きさに対応した周波数のクロックを出力する電流制御型発振回路と、上記クロックを、Ｖ／Ｉコンバータによる可変電流の大きさに対応して順次遅延させるとともに、順次遅延させたクロックのうち、いずれかをセレクタで選択して遅延クロックとして出力する電流制御型遅延回路と、を備えた技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２３４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記技術において電源電圧が変動すると、Ｖ／Ｉコンバータによる可変電流が変動するだけでなく、電流制御型発振回路によるクロックの周波数、さらには、電流制御型遅延回路におけるクロックの遅延時間も変動するので、取り出すクロックを再選択する必要がある。そこで、上記技術では、電流制御型発振回路によるクロックと、電流制御型遅延回路による遅延クロックとを入力して、Ｖ／Ｉコンバータにフィードバックする点が示されている。
しかしながら、フィードバックによる制御では、出力が安定（収束）するまで、詳細には、当該技術においては遅延時間が安定するまで、ある程度の時間を要するという問題がある。
本発明は、このような事情に鑑みてなされたものであり、その目的の一つは、電源電圧の変動などが生じても、所望の遅延を有するクロックを、迅速に得ることが可能な遅延回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様に係る遅延回路は、遅延クロック・ラッチ回路と、特定器と、第１遅延クロック・選択器と、を含み、基準となるマスタークロックを所定時間遅延させた信号を出力する遅延回路であって、前記遅延クロック・ラッチ回路は、前記マスタークロックを順次遅延させるｍ組のバッファ群を有し、前記ｍ組のバッファ群のそれぞれは、入力信号を遅延させるｎ個のバッファが縦続接続され、前記特定器は、所定のセット信号が供給されたときに、前記ｍ組のバッファ群のうち、前記マスタークロックに対して予め定められた時間遅延した信号を出力するバッファ群を特定し、前記第１遅延クロック・選択器は、少なくともｍ個のバッファと、マルチプレクサと、を含み、前記ｍ個のバッファは、縦続接続されて、マスタークロックを順次遅延させ、前記マルチプレクサは、前記ｍ個のバッファのうち、前記特定器によって特定されたバッファ群に対応するバッファの遅延信号を選択して出力することを特徴とする。
【０００６】
上記一態様に係る遅延回路では、セット信号が供給されると、ｍ組のバッファ群のうち、マスタークロックに対して予め定められた時間遅延した信号を出力するバッファ群が特定され、第１遅延クロック・選択器では、ｍ個のバッファのうち、特定されたバッファ群に対応するバッファの遅延信号が選択されて出力される。すなわち、所望の遅延を有するクロックを得るまでの過程は、バッファ群の特定と、特定されたバッファ群に対応するバッファの遅延信号の選択とである。このため、所望の遅延を有するクロックを迅速に得ることが可能となる。
なお、バッファ群の組数であるｍと、バッファの接続段数を示すｎとは、それぞれ２以上の整数である。ｍとｎとは同じであっても良いし、異なっていても良い。
【０００７】
上記一態様において、前記第１遅延クロック・選択器から出力される遅延信号を、さらに遅延させる第２遅延クロック・選択器を有する構成としても良い。このように遅延クロック・選択器を縦続接続すれば、マスタークロックに対して所望の時間ずつ順次遅延させたクロックを得ることができる。
【０００８】
上記一態様において、前記遅延クロック・ラッチ回路は、前記マスタークロックを順次遅延させた信号を、前記セット信号に基づくタイミングでラッチし、前記特定器は、前記ｍ組のバッファ群のうち、前記マスタークロックの半周期の時間Ｔだけ遅延した信号に近い２つの信号を出力するバッファ群のいずれかを、前記ラッチされた信号に基づいて特定する構成としても良い。
なお、この構成において、前記所定時間をＴ／ｎとしても良い。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る遅延回路の構成を示すブロック図である。
【図２】遅延回路における遅延クロック・ラッチ回路を示す回路図である。
【図３】遅延回路におけるデコーダの一例を示す回路図である。
【図４】遅延回路における遅延クロック・選択器を示す回路図である。
【図５】遅延クロック・選択器におけるマルチプレクサを示す回路図である。
【図６】遅延回路の動作を説明するためのタイミングチャートである。
【図７】応用例に係る遅延回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。
＜実施形態＞
【００１１】
図１は、本発明の実施形態に係る遅延回路１０の構成を示す図である。
遅延回路１０は、基準となるマスタークロックＣｌｋに対して、所望の時間ｄ（秒）だけ遅延させたクロック信号Ｃｌｋ−ａを出力するものであり、この図に示されるように、遅延クロック・ラッチ回路１００、デコーダ２００および遅延クロック・選択器３００を有する。
【００１２】
図２は、遅延クロック・ラッチ回路１００の構成を示す回路図である。
この図において、遅延クロック・ラッチ回路１００は、第０組から第１５組までの１６（ｍ）組のバッファ群１２０を有し、各組のバッファ群１２０によってマスタークロックＣｌｋを順次遅延させるとともに、順次遅延させた信号を、セット信号Ｓｅｔに基づく信号Ｃａｐの立ち上がりにおいてラッチして出力するものである。
【００１３】
ＡＮＤ回路１１４は、ＮＯＴ回路１１２によってマスタークロックＣｌｋの論理レベルが反転された信号と信号Ｓｅｔとの論理積の信号Ｃａｐを出力する。信号Ｓｅｔは、例えば遅延回路１０の上位回路によってクロック信号Ｃｌｋ−ａの遅延を補正すべき等と判断された場合に、当該上位回路から供給される信号であって、少なくともマスタークロックＣｌｋの１周期よりも長いパルス幅（Ｈレベル）を有する。このため、信号Ｃａｐは、信号ＳｅｔがＨレベルとなった後、マスタークロックＣｌｋが立ち下がったときに、Ｈレベルに立ち上がる。
なお、信号Ｓｅｔが出力される条件としては、周辺の温度が一定値以上変動したとき、電源電圧が一致値以上変動したとき、などが挙げられる。また、信号Ｓｅｔは、上位回路からの供給ではなく、例えば利用者の操作によって出力されるようにしても良い。
【００１４】
一方、遅延器１１６は、マスタークロックＣｌｋを時間Ｄａだけ遅延させて出力する。なお、この時間Ｄａの意義については後述する。
遅延器１１６による出力信号は、縦続接続されたバッファ群１２０に供給されて、各バッファ群１２０によって順次遅延される。ここで、縦続接続とは、ある組の出力が、当該組の次の組の入力となる接続状態をいう。便宜上、第０組のバッファ群１２０から出力される信号をＰ（０）と表記し、以下同様に、第１組〜第１５組のバッファ群１２０から出力される信号をＰ（１）〜Ｐ（１５）と表記する。
なお、各組のバッファ群１２０の遅延時間については後述するが、本実施形態では、おおよそマスタークロックＣｌｋの周期２Ｔの１／１６以下となるように、換言すれば、最終の１５組のバッファ群１２０から出力される信号Ｐ（１５）が、マスタークロックＣｌｋに対して１周期以内の遅延となるように、設計されている。
また、バッファ群１２０の詳細な構成については、遅延クロック・選択器３００との兼ね合いから後述するが、バッファ１２２が１６段縦続接続された構成となっている。
【００１５】
第１組〜第１５組のバッファ群１２０には、それぞれラッチ回路（Ｄフリップフロップ）１３２が一対一に対応して設けられている。
ここで、第１組に対応するラッチ回路１３２にあっては、入力端（Ｄ）に信号Ｐ（１）が供給され、入力端（Ｃｋ）に信号Ｃａｐが供給される一方、出力端（Ｑ）からは信号Ｍ（１）が出力される。このため、第１組に対応するラッチ回路１３２は、信号Ｃａｐが立ち上がるタイミングにおいて、信号Ｐ（１）をラッチして、信号Ｍ（１）として出力する。
【００１６】
他の第２組〜第１５組のバッファ群１２０に対応するラッチ回路１３２についても、同様である。すなわち、ｉを１以上１５以下の整数として表記したときに、第ｉ組に対応するラッチ回路１３２は、信号Ｃａｐが立ち上がるタイミングにおいて、信号Ｐ（ｉ）をラッチして、信号Ｍ（ｉ）として出力する。
上述したように、信号Ｐ（１）〜Ｐ（１５）は、マスタークロックＣｌｋに対して第１組〜第１５組のバッファ群１２０によって順次遅延する一方、各組に対応するラッチ回路１３２によって信号Ｃａｐの立ち上がり（マスタークロックＣｌｋの立ち下がり）でラッチされる。このため、各組に対応するラッチ回路１３２によってラッチされる信号を、若い順に信号Ｍ（１）、Ｍ（２）、Ｍ（３）、…、Ｍ（１５）という順番で配列させたときに、信号Ｍ（１）から、ある信号までは、連続してＨレベル（２進表記で「１」）となり、当該ある信号に対して次の信号から信号Ｍ（１５）までが連続してＬレベル（２進表記で「０」）となる。
【００１７】
図１におけるデコーダ２００は、信号Ｍ（１）から連続する「１」の個数について、信号Ｓｅｌ（０）〜Ｓｅｌ（３）の４ビットの２進表記で出力する機能を有する。ここで、２進表記において信号Ｓｅｌ（０）は最下位ビットであり、信号Ｓｅｌ（３）は最上位ビットである。
デコーダ２００は、上位ビットから順に、すなわち信号Ｓｅｌ（３）、Ｓｅｌ（２）、Ｓｅｌ（１）、Ｓｅｌ（０）の順に配列させたとき、例えば、信号Ｍ（１）から信号Ｍ（７）まで「１」が連続した結果、「１」の個数が「７」であれば、信号Ｓｅｌ（３）〜Ｓｅｌ（０）を（０１１１）で出力し、信号Ｍ（１）から信号Ｍ（８）まで「１」が連続して「１」の個数が「８」であれば、信号Ｓｅｌ（３）〜Ｓｅｌ（０）を（１０００）で出力し、また、当該「１」の個数が「９」であれば、信号Ｓｅｌ（３）〜Ｓｅｌ（０）を（１００１）で出力する。
【００１８】
なお、図３は、このような機能を有するデコーダ２００の構成を示す一例である。この例において、デコーダ２００は、１０個の全加算器（Full ADder）と６個の半加算器（Half ADder）とによって構成される。
【００１９】
図４は、図１における遅延クロック・選択器３００の構成を示すブロック図である。
この図に示されるように、遅延クロック・選択器３００では、バッファ３１０が、バッファ群１２０の組数と同じ数の１６段、縦続接続されている。これにより、マスタークロックＣｌｋが各バッファ３１０によって順次遅延される。便宜上、第０段のバッファ３１０から出力される信号をＡ（０）と表記し、以下同様に、第１段〜第１５段のバッファ３１０から出力される信号をＡ（１）〜Ａ（１５）と表記する。
【００２０】
マルチプレクサ３２０は、信号Ｓｅｌ（３）〜Ｓｅｌ（０）にしたがって、信号Ａ（１）〜Ａ（１５）のいずれかを選択し、クロック信号Ｃｌｋ−ａとして出力する。
【００２１】
図５は、図４におけるマルチプレクサ３２０の構成を示す回路図である。
この図において、マルチプレクサ３２０は、４個のＮＯＴ回路３２１と、１６個の４入力型のＡＮＤ回路３２２と、１６個の２入力型のＡＮＤ回路３２３と、１個の１６入力型のＯＲ回路３２４と、を含む。
このうち、ＮＯＴ回路３２１は、信号Ｓｅｌ（３）〜Ｓｅｌ（０）のそれぞれを論理反転し、ＡＮＤ回路３２２は、信号Ｓｅｌ（３）〜Ｓｅｌ（０）の論理レベルの組み合わせである１６通り、すなわち（００００）から（１１１１）までのそれぞれに対応して設けられる。ここで、ある組み合わせに対応するＡＮＤ回路３２２は、信号Ｓｅｌ（３）〜Ｓｅｌ（０）の論理レベルが当該ＡＮＤ回路３２２に対応する組み合わせであるときにＨレベルを出力する。
【００２２】
ＡＮＤ回路３２３は、信号Ａ（０）〜Ａ（１５）のそれぞれに対応して設けられ、このうち、信号Ａ（０）に対応するＡＮＤ回路３２３は、信号Ｓｅｌ（３）〜Ｓｅｌ（０）が（００００）であるときに開いて、当該信号Ａ（０）をＯＲ回路３２４に供給する。同様に、信号Ａ（１）〜Ａ（１５）のそれぞれに対応するＡＮＤ回路３２３は、信号Ｓｅｌ（３）〜Ｓｅｌ（０）が（０００１）〜（１１１１）であるときに開いて、信号Ａ（１）〜Ａ（１５）をＯＲ回路３２４に供給する。このように、１６個のＡＮＤ回路３２３のうち、開く回路は１個のみであり、他の出力がＬレベルとなって閉じる構成となっている。
ＯＲ回路３２４は、１６個のＡＮＤ回路３２３のうちいずれか１個から出力される信号Ａ（０）〜Ａ（１５）のいずれかを、クロック信号Ｃｌｋ−ａとして出力する。
【００２３】
なお、図２における１組のバッファ群１２０については、入出力される信号自体は異なるが、回路の構成については、遅延クロック・選択器３００と同一である。すなわち、バッファ群１２０においても、遅延クロック・選択器３００におけるバッファ３１０と同様なバッファ１２２が１６段縦続接続されている。
バッファ群１２０では、遅延クロック・選択器３００におけるマルチプレクサ３２０が機能的には不要であるが、各バッファ１２２における入出力端の負荷（容量）を、遅延クロック・選択器３００におけるマルチプレクサ３２０と揃えるために、図２に示されるようにダミーのマルチプレクサ１２４が設けられる。このため、バッファ群１２０におけるバッファ１２２と、遅延クロック・選択器３００におけるバッファ３１０とは、入出力の応答特性がほぼ同一となるように揃えられている。例えば、バッファ１２２の１段分における遅延時間と、バッファ３１０の１段分における遅延時間とは、ほぼ等しくなるように揃えられている。
【００２４】
次に、このような構成による遅延回路１０において、マスタークロックＣｌｋに対して所望の時間ｄ（秒）だけ遅延したクロック信号Ｃｌｋ−ａがどのようにして得られるか、という点について説明する。
まず、１６組のバッファ群１２０から出力される信号のうち、マスタークロックＣｌｋの半周期の時間Ｔ（秒）だけ遅延した信号に最も近いものを特定する。このとき、マスタークロックＣｌｋの半周期の時間Ｔ（秒）だけ遅延した信号に最も近い信号が、Ｘ組目のバッファ群１２０から出力されるものとする。なお、本実施形態では、図２に示されるように、バッファ群を第０組から第１５組までとしているので、Ｘは０以上１５以下の整数である。
実施形態において、１組のバッファ群１２０を１６個のバッファ１２２の縦続接続で構成しているが、当該個数を一般的に説明するためにｎ個とし、１個のバッファ１２２で発生する遅延時間をｔdelay（秒）とすると、マスタークロックＣｌｋの半周期の時間Ｔは、次の式（１）で表される。
Ｔ≒（Ｘ＋１）・ｎ・ｔdelay  …（１）
【００２５】
ここで、ｎ、ｄ、Ｔが次式（２）を満たすように定義される（設計される）。
ｎ＝Ｔ／ｄ  …（２）
換言すれば、所望の時間ｄは、Ｔ／ｎの関係にある。
【００２６】
一方、遅延クロック・選択器３００において、クロック信号Ｃｌｋ−ａがＹ段目のバッファ３１０から出力される場合、時間ｄは、次式（３）で表される。
ｄ≒（Ｙ＋１）・ｔdelay  …（３）
なお、本実施形態では、図４に示されるように、バッファ３１０を第０段から第１５段までとしているので、Ｙは０以上１５以下の整数である。
【００２７】
（１）式に、（２）式を代入すると、次式（４）が得られる。
ｄ≒（Ｘ＋１）・ｔdelay  …（４）
【００２８】
式（３）と式（４）との関係から、マスタークロックＣｌｋの半周期の時間Ｔ（秒）だけ遅延した信号に最も近い信号を出力するバッファ群１２０の（Ｘ＋１）組を特定する一方、遅延クロック・選択器３００において、そのときの組に相当する（Ｘ＋１）段のバッファ３１０から、クロック信号Ｃｌｋ−ａを出力させれば、マスタークロックＣｌｋに対して所望の時間ｄ（秒）だけ遅延したクロック信号が得られることになる。
【００２９】
ここで、遅延回路１０において、マスタークロックＣｌｋの半周期の時間Ｔ（秒）だけ遅延した信号に最も近い信号を出力するバッファ群１２０の特定について、より具体的に説明する。
【００３０】
図６は、遅延回路１０の動作を説明するためのタイミングチャートである。
上述したように１個のバッファ１２２で発生する遅延時間がｔdelay（秒）であるならば、１組のバッファ群で発生する遅延時間はｎ・ｔdelay（秒）である。このため、第０組から第１５組までのバッファ群１２０から出力される信号Ｐ（０）〜Ｐ（１５）は、マスタークロックＣｌｋに対して時間ｎ・ｔdelayずつ順次遅延している。
したがって、マスタークロックＣｌｋが立ち下がるタイミングＷｂにおいて、信号Ｐ（０）から途中の信号Ｐ（ｉ）まで、Ｈレベルとなり、次の信号Ｐ（ｉ＋１）から信号Ｐ（１５）までがＬレベルとなる。
詳細には、マスタークロックＣｌｋがＨレベルからＬレベルに変化するタイミングＷｂにおいて、当該マスタークロックＣｌｋの遅延信号である信号Ｐ（ｉ）が当該マスタークロックＣｌｋの変化前のＨレベルであり、当該信号Ｐ（ｉ）に対して時間ｎ・ｔdelayだけ遅延している信号Ｐ（ｉ＋１）が当該マスタークロックＣｌｋの変化後のＬレベルである。このことは、マスタークロックＣｌｋに対して、時間Ｔ（秒）だけ遅延した信号に最も近い信号は、信号Ｐ（ｉ）または信号Ｐ（ｉ＋１）である、ということを意味する。なお、本実施形態では、便宜的に、信号Ｐ（ｉ）が、マスタークロックＣｌｋの半周期の時間Ｔだけ遅延した信号に最も近い信号である、ということにする。
図６は、ｉが「８」である場合の例である。すなわち、タイミングＷｂでは、信号Ｐ（８）がＨレベルであり、次の信号Ｐ（９）がＬレベルとなっているので、この例では、信号Ｐ（８）が、マスタークロックＣｌｋの半周期の時間Ｔだけ遅延した信号に最も近い信号ということになる。
【００３１】
一方、信号Ｃａｐは、マスタークロックＣｌｋの論理レベルを反転した信号とセット信号Ｓｅｔとの論理積信号であるので、信号Ｃａｐが立ち上がるタイミングＷｂは、セット信号ＳｅｔがＨレベルとなっている期間にマスタークロックＣｌｋが立ち下がったときである。信号Ｃａｐの立ち上がりにて、各ラッチ回路１３２が、信号Ｐ（１）〜Ｐ（１５）をそれぞれラッチする。
上述したように、タイミングＷｂにおいて、信号Ｐ（１）からＰ（ｉ）までがＨレベルである場合、ラッチ回路１３２の出力である信号Ｍ（１）からＭ（ｉ）までが、Ｈレベル、すなわち「１」となり、Ｍ（ｉ＋１）からＭ（１５）までがＬレベル、すなわち「０」となる。なお、信号Ｐ（０）にはラッチ回路１３２が設けられていないので、除外する必要があるが、Ｈレベルの個数、すなわち「１」の個数はそのまま添字の「ｉ」となる。
【００３２】
この「１」の個数を示す「ｉ」は、デコーダ２００によって信号Ｓｅｌ（０）〜Ｓｅｌ（３）の４ビットに変換される。例えば、図６に示されるようにｉが「８」であれば、「１」の個数が「８」であるので、信号Ｓｅｌ（０）〜Ｓｅｌ（３）の４ビットは（１０００）となる。
このようにして、マスタークロックＣｌｋの半周期の時間Ｔだけ遅延した信号に最も近い信号を出力するバッファ群１２０の組が特定されると、次は、遅延クロック・選択器３００において、その組に相当する段のバッファ３１０から、クロック信号Ｃｌｋ−ａを出力させる動作となる。
【００３３】
信号Ｓｅｌ（０）〜Ｓｅｌ（３）が、遅延クロック・選択器３００に供給されると、当該遅延クロック・選択器３００では、信号Ｓｅｌ（０）〜Ｓｅｌ（３）で示される段に対応するバッファ３１０の出力信号が選択され、これが、マスタークロックＣｌｋに対して所望の時間ｄだけ遅延したクロック信号Ｃｌｋ−ａとして出力される。
図６に示されるようにｉが「８」であれば、信号Ｓｅｌ（０）〜Ｓｅｌ（３）が（１０００）となるので、８段目のバッファ３１０から出力される信号Ａ（８）が選択され、クロック信号Ｃｌｋ−ａとして出力される。
【００３４】
なお、遅延クロック・選択器３００では、各段のバッファ３１０から出力される信号Ａ（０）〜Ａ（１５）のいずれかが、マルチプレクサ３２０（図５参照）によって選択されてクロック信号Ｃｌｋ−ａとして出力されるが、ＡＮＤ回路３２３の入力端からＯＲ回路３２４の出力端までの経路で遅延する時間βが無視できない場合がある。
上述したように、本実施形態では、マスタークロックＣｌｋに対して半周期の時間Ｔ（秒）だけ遅延した信号を出力するバッファ群１２０を特定している。ただし、バッファ群１２０においては、マルチプレクサ１２４がダミーであるので、上記特定にあたってマルチプレクサ１２４で遅延が発生しない、すなわち、時間βが考慮されない。
そこで、マルチプレクサ１２４の代わりに、遅延器１１６が、マスタークロックＣｌｋを時間Ｄａだけ遅延させる。ここで、時間Ｄａは、β・Ｔ／ｄ、すなわちβ・ｎに設定される。
これにより、時間Ｔだけ遅延した信号を出力するバッファ群１２０を特定するにあたって、マルチプレクサ３２０での遅延時間βが反映されるので、より正確に時間ｄだけ遅延したクロック信号Ｃｌｋ−ａを得ることができる。
【００３５】
本実施形態では、信号Ｓｅｔの供給により、マスタークロックＣｌｋの半周期の時間Ｔだけ遅延する信号（に最も近い信号）を出力するバッファ群１２０の組が特定され、遅延クロック・選択器３００において、当該組に対応する段のバッファ３１０の出力信号がクロック信号Ｃｌｋ−ａとして選択されると、以降において、当該選択が維持される。
そして、温度上昇や、電源変動、経年変化などが発生したとき、信号Ｓｅｔの供給により、遅延が時間ｄに近いバッファ３１０を選択する動作が再度実行されることで、マスタークロックＣｌｋに対する遅延が時間ｄとなるようなクロック信号Ｃｌｋ−ａを得ることができるのである。
【００３６】
なお、端的にいえば、遅延回路１０では次のような制御が実行される。電源電圧や温度などの変動によって、例えば１個のバッファ３１０で発生する遅延時間が長くなるとき、各バッファ群１２０から出力される信号Ｐ（１）〜Ｐ（１５）についても、マスタークロックＣｌｋに対する遅延時間が順次長くなる。このため、セット信号Ｓｅｔが供給されると、マスタークロックＣｌｋに対し時間Ｔだけ遅延した信号を出力するバッファ群１２０は、上流側に移動し、信号Ｍ（１）から連続する「１」の数が減少する。このため、遅延クロック・選択器３００では、マルチプレクサ３２０で選択されるバッファ３１０の出力信号についても、上流側に移動する。このように、バッファ３１０で発生する遅延時間が長くなると、マスタークロックＣｌｋからの遅延時間が短くなるように、上流側のバッファ群１２０の出力信号が選択されるので、結果的に遅延時間が一定となるような制御が実行されることになる。
反対に、１個のバッファ３１０で発生する遅延時間が短くなるとき、各バッファ群１２０から出力される信号Ｐ（１）〜Ｐ（１５）についても、マスタークロックＣｌｋに対する遅延時間が順次短くなる。このため、セット信号Ｓｅｔが供給されると、マスタークロックＣｌｋに対し時間Ｔだけ遅延した信号を出力するバッファ群１２０は、下流側に移動し、信号Ｍ（１）から連続する「１」の数が増加する。このため、遅延クロック・選択器３００では、マルチプレクサ３２０で選択されるバッファ３１０の出力信号についても、下流側に移動する。このように、バッファ３１０で発生する遅延時間が短くなると、マスタークロックＣｌｋからの遅延時間が長くなるように、下流側のバッファ群１２０の出力信号が選択されるので、結果的に遅延時間が一定となるような制御が実行される。
【００３７】
本実施形態では、セット信号ＳｅｔがＨレベルとなる期間以外では、信号Ｓｅｌ（０）〜Ｓｅｌ（３）が保持されていれば、バッファ群１２０等の動作を停止させることができ、その分、消費電力を抑えることができる。
また、信号Ｓｅｔにより、マスタークロックＣｌｋの半周期の時間Ｔだけ遅延する信号を出力するバッファ群１２０の組が特定されると、遅延クロック・選択器３００において、当該クロック信号Ｃｌｋ−ａとして出力されるバッファ３１０が直ちに選択されるので、所望の遅延を有するクロックＣｌｋ−ａを迅速に得ることができる。
【００３８】
また、本実施形態では、遅延クロック・ラッチ回路１００、デコーダ２００および遅延クロック・選択器３００のいずれにおいても論理回路で構成され、Ｖ／Ｉコンバータのようなアナログ回路が不要であるので、回路構成を小規模で済ませることができるし、消費電力の面でも有利である。
【００３９】
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
【００４０】
図７は、応用例に係る遅延回路１０の構成を示す図である。
この図に示される遅延回路１０では、遅延クロック・選択器３００の次段に遅延クロック・選択器３０２が設けられるとともに、当該遅延クロック・選択器３０２の次段に遅延クロック・選択器３０４がさらに設けられている。
遅延クロック・選択器３０２、３０４は、遅延クロック・選択器３００と同じ構成である。このうち、遅延クロック・選択器３０２（第２遅延クロック・選択器）は、遅延クロック・選択器（第１遅延クロック・選択器）３００によるクロック信号Ｃｌｋ−ａを入力して、当該クロック信号Ｃｌｋ−ａに対して時間ｄだけ遅延したクロック信号Ｃｌｋ−ｂを出力する。遅延クロック・選択器３０４は、遅延クロック・選択器３０２によるクロック信号Ｃｌｋ−ｂを入力して、当該クロック信号Ｃｌｋ−ｂに対して時間ｄだけ遅延したクロック信号Ｃｌｋ−ｃを出力する。
このように遅延クロック・選択器３０２、３０４を設けると、クロック信号Ｃｌｋ−ａのみならず、時間ｄだけ順次遅延した、すなわち、位相が一定値ずつずれたクロック信号Ｃｌｋ−ｂ、Ｃｌｋ−ｃを得ることができる。
なお、さらに別の遅延クロック・選択器を縦続接続しても良いのは、もちろんである。
【００４１】
また、上記式（２）で表されるｎ、すなわち、１組のバッファ群１２０を構成するバッファ１２２の段数については、実施形態では「１６」として説明したが、これ以外の段数としても良い。
【００４２】
くわえて、実施形態では、マスタークロックＣｌｋに対して時間Ｔ（秒）だけ遅延した信号に最も近い信号として、タイミングＷｂの前において最後にＨレベルとなる信号Ｐ（ｉ）を用いたが、場合によっては、タイミングＷｂの後に最初にＬレベルとなる信号Ｐ（ｉ＋１）の方が実際には近いこともあり得る。このため、マスタークロックＣｌｋに対して時間Ｔ（秒）だけ遅延した信号に最も近い信号として、信号Ｐ（ｉ＋１）を用いても良い。すなわち、１６組のバッファ群１２０のうち、マスタークロックＣｌｋに対して時間Ｔ（秒）だけ遅延した信号に近い２つの信号として、信号Ｐ（ｉ）、Ｐ（ｉ＋１）のいずれかを用いても良い。なお、信号Ｐ（ｉ）、Ｐ（ｉ＋１）のいずれかを用いるにしても、時間Ｔ（秒）に対して、最大でｎ・ｔdelay（秒）の誤差を伴うことになる。
そこで、信号Ｐ（ｉ）の立ち上がりからタイミングＷｂまでの時間と、タイミングＷｂから信号Ｐ（ｉ＋１）の立ち上がりまでの時間とをそれぞれ計測し、計測した時間が短い方の信号を用いる構成として良い。この構成では、時間Ｔ（秒）に対する誤差を最大でもｎ・ｔdelay／２（秒）に抑えることができる。
【００４３】
実施形態では、信号Ｍ（１）から連続する「１」の個数について、図３に示したデコーダ２００によって、信号Ｓｅｌ（０）〜Ｓｅｌ（３）の４ビットに変換して出力したが、特定器としては、このようなデコーダ２００に限られない。例えば、信号Ｍ（１）から連続する「１」をカウントするとともに、そのカウント結果を、信号Ｓｅｌ（０）〜Ｓｅｌ（３）の４ビットで出力するカウンタであっても良い。
【符号の説明】
【００４４】
１０…遅延回路、１００…遅延クロック・ラッチ回路、１１６…遅延器、１２０…バッファ群、１２２…バッファ、１２４…マルチプレクサ、１３２…ラッチ回路、２００…デコーダ（特定器）、３００、３０２、３０４…遅延クロック・選択器、３１０…バッファ、３２０…マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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