(57)【要約】【課題】出力電圧の範囲が広い昇降圧型整流回路システムを提供する。【解決手段】昇降圧型整流回路システムでは、昇降圧型整流回路５０が、デュアルゲート型のスイッチング素子５１，５２，５３，５４，５５，５６，６５を含み、交流電源１の出力端に接続された第１回路５０ａと、第１回路５０ａの出力端に接続されたリアクトル６１と、シングルゲート型のスイッチング素子５７，５８とデュアルゲート型のスイッチング素子５９とを含み且つリアクトル６１に接続された第２回路５０ｂと、第２回路５０ｂに接続された第３回路５０ｃとを有する。【選択図】図１
2015006012.tif 000002
【特許請求の範囲】
【請求項１】
昇降圧型整流回路と当該昇降圧型整流回路を制御するための整流制御回路とを備える昇降圧型整流回路システムであって、
前記昇降圧型整流回路は、
複数のデュアルゲート型のスイッチング素子を含み、交流電源に接続された第１回路と、
前記第１回路の出力端に接続されたリアクトルと、
少なくとも２つのシングルゲート型のスイッチング素子と少なくとも１つのデュアルゲート型のスイッチング素子とを含み且つ前記リアクトルに接続された第２回路とを有し、
前記整流制御回路は、
前記昇降圧型整流回路が一倍整流方式で動作する場合と二倍整流方式で動作する場合とで前記第１回路および前記第２回路の電流経路を切り替えるとともに、前記昇降圧型整流回路が、前記リアクトルへのエネルギの蓄積および前記リアクトルに蓄積されたエネルギの放出を行うことで降圧動作を行うとき、前記第１回路に含まれる２つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせ、前記リアクトルへのエネルギの蓄積および前記リアクトルに蓄積されたエネルギの放出を行うことで昇圧動作を行うとき、前記第２回路に含まれる２つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせるように、前記第１回路および前記第２回路に含まれる各スイッチング素子のゲートに制御信号を入力する
ことを特徴とする昇降圧型整流回路システム。
【請求項２】
前記昇降圧型整流回路は、更に、少なくとも２つのコンデンサを含み且つ前記第２回路に接続され、前記第２回路からの出力を平滑化するための第３回路を有し、
前記第１回路は、
デュアルゲート型の第１、第２、第３および第４スイッチング素子から構成されるブリッジ回路と、
前記ブリッジ回路の第１出力端と入力端との間に直列に接続されたデュアルゲート型の第５スイッチング素子および第６スイッチング素子と、
一端側が前記ブリッジ回路の前記第１出力端と前記第５スイッチング素子および前記第６スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第７スイッチング素子とを有し、
前記第２回路は、
前記第７スイッチング素子の他端側と前記ブリッジ回路の第２出力端との間に直列に接続されたシングルゲート型の第８スイッチング素子および第９スイッチング素子と、
一端側が前記第８スイッチング素子と前記第９スイッチング素子との間の接続点に接続されたデュアルゲート型の第１０スイッチング素子とを有し、
前記第３回路は、
前記第８スイッチング素子と前記第９スイッチング素子とからなる直列回路の両端間に接続された第１コンデンサと、
前記第１コンデンサの一端側と前記第１０スイッチング素子の他端側との間に接続された第２コンデンサと、
前記第１コンデンサの他端側と前記第１０スイッチング素子の他端側との間に接続された第３コンデンサとを有し、
前記リアクトルは、一端側が前記第５スイッチング素子と前記第６スイッチング素子との間の接続点に接続され、他端側が前記第８スイッチング素子と前記第９スイッチング素子との間の接続点に接続されてなる
ことを特徴とする請求項１記載の昇降圧型整流回路システム。
【請求項３】
前記第８および第９スイッチング素子は、シングルゲート型ＦＥＴからなり、
前記第１乃至第７および第１０スイッチング素子は、２つのＦＥＴのドレイン同士を接続してなるデュアルゲート型ＦＥＴからなる
ことを特徴とする請求項１記載の昇降圧型整流回路システム。
【請求項４】
シングルゲート型ＦＥＴは、
半導体基板上に形成された窒化物半導体からなる半導体層積層体と、
前記半導体層積層体上に互いに離間して設けられたドレイン端子およびソース端子と、
前記ドレイン端子およびソース端子の間に設けられたゲート端子とを備える
ことを特徴とする請求項３に記載の昇降圧型整流回路システム。
【請求項５】
前記デュアルゲート型ＦＥＴは、
半導体基板上に形成された窒化物半導体からなる半導体層積層体と、
前記半導体層積層体上に互いに離間して設けられた第１出力端子および第２出力端子と、
前記第１出力端子および前記第２出力端子の間に離間して設けられた第１ゲート端子および第２のゲート端子とを備える
ことを特徴とする請求項３または請求項４に記載の昇降圧型整流回路システム。
【請求項６】
前記制御信号は、パルス列状の波形を有する信号である
ことを特徴とする請求項１乃至５のいずれか１項に記載の昇降圧方整流回路システム。
【請求項７】
複数のデュアルゲート型のスイッチング素子を含み且つ交流電源に接続された第１回路と、
前記第１回路に接続されたリアクトルと、
少なくとも１つのシングルゲート型のスイッチング素子と少なくとも１つのデュアルゲート型のスイッチング素子とを含み且つ前記リアクトルに接続された第２回路と、
少なくとも１つのコンデンサを含み且つ前記第２回路の出力端間に接続された第３回路とを備える
ことを特徴とする昇降圧型整流回路。
【請求項８】
前記第１回路は、
デュアルゲート型の第１、第２、第３および第４スイッチング素子から構成されるブリッジ回路と、
前記ブリッジ回路の第１出力端と入力端との間に直列に接続されたデュアルゲート型の第５スイッチング素子および第６スイッチング素子と、
一端側が前記ブリッジ回路の前記第１出力端と前記第５スイッチング素子および前記第６スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第７スイッチング素子とを有し、
前記第２回路は、
前記第７スイッチング素子の他端側と前記ブリッジ回路の第２出力端との間に直列に接続されたシングルゲート型の第８スイッチング素子および第９スイッチング素子と、
一端側が前記第８スイッチング素子と前記第９スイッチング素子との間の接続点に接続されたデュアルゲート型の第１０スイッチング素子とを有し、
前記第３回路は、
前記第８スイッチング素子と前記第９スイッチング素子とからなる直列回路の両端間に接続された第１コンデンサと、
前記第１コンデンサの一端側と前記第１０スイッチング素子の他端側との間に接続された第２コンデンサと、
前記第１コンデンサの他端側と前記第１０スイッチング素子の他端側との間に接続された第３コンデンサとを有し、
前記リアクトルは、一端側が前記第５スイッチング素子と前記第６スイッチング素子との間の接続点に接続され、他端側が前記第８スイッチング素子と前記第９スイッチング素子との間の接続点に接続されてなる
ことを特徴とする請求項７記載の昇降圧型整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇降圧型整流回路システムに関し、特に、出力電圧を広範に可変する技術に関する。
【背景技術】
【０００２】
従来、一倍整流方式による動作と二倍整流方式による動作と昇圧動作とを組み合わせることにより、出力電圧を可変とした整流回路が提案されている（特許文献１参照）。
この整流回路をインバータに接続することにより、インバータをＰＡＭ（Pulse Amplitude Modulation：パルス振幅波形変調）方式で駆動させることが可能となる。
また、三相モータを駆動させるために用いられるインバータであれば、モータの回転数が高回転領域にある場合に比べてモータの回転数が低回転領域にある場合のほうがモータに供給すべき電流・電圧は小さくてもよい。ここで、インバータをＰＡＭ方式で駆動させれば、モータの回転数に応じてインバータの出力電流・電圧を小さくするに伴い、インバータへの入力電圧を小さくすることができるので、その分、インバータでのスイッチング損失の低減を図ることができる。
【０００３】
ＰＡＭ方式で駆動するインバータを用いたモータ駆動システムの一例を図１８に示す。
図１８に示すように、モータ駆動システムは、モータ１００４を駆動させるためのインバータ１００３と、インバータ１００３に直流電圧を供給する昇圧型整流回路１０５０とを備える。ここで、昇圧型整流回路１０５０は、一端側が交流電源１００１の出力端に接続されたリアクトルＬ１と、リアクトルＬ１の他端側と交流電源１００１の出力端との間に接続された整流回路１０５１と、整流回路１０５１の入力端間に接続された双方向スイッチ回路１００２とを備える。ここで、整流回路１０５１は、ダイオードＤ１乃至Ｄ４からなるダイオードブリッジと、ダイオードブリッジの出力端間に接続されたコンデンサＣ３と、コンデンサＣ３に並列に接続されたコンデンサＣ１，Ｃ２からなる直列回路と、コンデンサＣ１，Ｃ２の接続点とダイオードブリッジの入力端との間に接続されたスイッチＳＷ１とを備える。また、双方向スイッチ回路１００２は、ダイオードＤ５乃至Ｄ８からなるダイオードブリッジと、スイッチング素子Ｑ１とから構成される。この昇圧型整流回路１０５０は、双方向スイッチ１００２のスイッチング素子Ｑ１がスイッチング動作を行うことで昇圧動作を行う。
【０００４】
次に、昇圧型整流回路１０５０の動作をモータ１００４の回転数と関連づけて説明する。
図１９に、モータ１００４の回転数と、昇圧型整流回路１０５０の出力電圧（インバータ１００３への入力電圧）Ｖｉとの関係を示す。図１９では、モータ１００４の回転数が６０ｒｐｓ近辺の低回転領域と、該回転数が１２０ｒｐｓ近辺の高回転領域とで、昇圧整流回路の整流動作を切り替えている。
【０００５】
モータ１００４の回転数が高回転領域にある場合、昇圧型整流回路１０５０は、スイッチＳＷ１が閉じた状態（倍整流動作を行う状態）で昇圧動作を行い、電圧Ｖｉが２２０Ｖ乃至２８０Ｖの間でモータ１００４の回転数に応じて変化するようにする（図１９の一点鎖線Ｂ１で囲んだ部分参照）。
一方、モータ１００４の回転数が低回転領域にある場合、昇圧型整流回路１０５０は、スイッチＳＷ１が開いた状態（通常整流動作を行う状態）で昇圧動作を行い、電圧Ｖｉが１０５Ｖ乃至１４０Ｖの間でモータ１００４の回転数に応じて変化するようにする（図１９の一点鎖線Ｂ２で囲んだ部分参照）。
【０００６】
このように、昇圧型整流回路１０５０は、インバータ１００３への入力電圧をモータ１００４の回転数に応じて最低限必要な大きさにするＰＡＭ方式のインバータ制御によりインバータ１００３のスイッチング素子におけるスイッチング損失を低減することができ、モータ駆動システムでの消費電力の低減を図ることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１-９５２６２号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、モータ１００４が、停止した状態から動きだす場合等、モータ１００４を低回転領域（図１９の一点鎖線Ｂ２で囲んだ領域参照）よりも低い回転域で駆動させる場合がある。
しかしながら、図１８に示す構成の昇圧型整流回路１０５０は、昇圧動作しかできないため、モータ１００４を低回転領域よりも低い回転域では、インバータ１００３への入力電圧（昇圧型整流回路１０５０の出力電圧）をモータ１００４の回転数に応じた必要最小限の電圧に設定することができない。従って、この回転域では、インバータ１００３への入力電圧を必要以上に大きな値に設定せざるを得ず、インバータ１００３のスイッチング素子でのスイッチング損失の低減を図ることができない。つまり、インバータ１００３への入力電圧（昇圧型整流回路１０５０の出力電圧）の可変範囲が、モータ１００４の回転域全体に対応する入力電圧の範囲に比べて小さいので、モータ１００４の回転域によっては、インバータ１００３への入力電圧をモータ１００４の回転数に応じた必要最小限の電圧に設定することができない場合があり、インバータ１００３のスイッチング素子でのスイッチング損失の低減を十分に図ることができない。
【０００９】
本発明は、上記事由に鑑みてなされたものであり、出力電圧の可変範囲を拡大した昇降圧型整流回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る昇降圧型整流回路システムは、昇降圧型整流回路と当該昇降圧型整流回路を制御するための整流制御回路とを備える昇降圧型整流回路システムであって、昇降圧型整流回路が、複数のデュアルゲート型のスイッチング素子を含み、交流電源の出力端に接続された第１回路と、第１回路の出力端に接続されたリアクトルと、少なくとも２つのシングルゲート型のスイッチング素子と少なくとも１つのデュアルゲート型のスイッチング素子とを含み且つリアクトルに接続された第２回路と、少なくとも２つのコンデンサを含み且つ第２回路に接続された第３回路とを有し、整流制御回路が、昇降圧型整流回路が一倍整流方式で動作する場合と二倍整流方式で動作する場合とで第１回路および第２回路の電流経路を切り替えるとともに、昇降圧型整流回路がリアクトルへのエネルギの蓄積およびリアクトルに蓄積されたエネルギの放出を行うことで降圧動作を行うとき、第１回路に含まれる２つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせ、リアクトルへのエネルギの蓄積およびリアクトルに蓄積されたエネルギの放出を行うことで昇圧動作を行うとき、第２回路に含まれる２つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせるように、第１回路および第２回路に含まれる各スイッチング素子のゲートに制御信号を入力する。
【発明の効果】
【００１１】
本構成よれば、昇降圧型整流回路を一倍整流方式および二倍整流方式で動作させるとともに、一倍整流方式で動作している場合および二倍整流方式で動作している場合それぞれについて、昇圧動作および降圧動作を行わせることが可能であることにより、昇降圧型整流回路の出力電圧の可変範囲の拡大を図れる。また、昇降圧型整流回路をインバータに接続してなる構成とすれば、昇降圧型整流回路からインバータへの入力電圧を広い電圧範囲で変化させることができるので、当該インバータをＰＡＭ方式で駆動させつつ出力電圧の可変範囲を拡大することができる。
【００１２】
また、本発明に係る昇降圧型整流回路システムは、上記昇降圧型整流回路が、更に、少なくとも２つのコンデンサを含み且つ上記第２回路に接続され、上記第２回路からの出力を平滑化するための第３回路を有し、上記第１回路が、デュアルゲート型の第１、第２、第３および第４スイッチング素子から構成されるブリッジ回路と、ブリッジ回路の第１出力端と入力端との間に直列に接続されたデュアルゲート型の第５スイッチング素子および第６スイッチング素子と、一端側がブリッジ回路の第１出力端と第５スイッチング素子および第６スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第７スイッチング素子とを有し、第２回路が、第７スイッチング素子の他端側とブリッジ回路の第２出力端との間に直列に接続されたシングルゲート型の第８スイッチング素子および第９スイッチング素子と、一端側が第８スイッチング素子と第９スイッチング素子との間の接続点に接続されたデュアルゲート型の第１０スイッチング素子とを有し、上記第３回路が、第８スイッチング素子と第９スイッチング素子とからなる直列回路の両端間に接続された第１コンデンサと、第１コンデンサの一端側と第１０スイッチング素子の他端側との間に接続された第２コンデンサと、第１コンデンサの他端側と第１０スイッチング素子の他端側との間に接続された第３コンデンサとを有し、上記リアクトルが、一端側が第５スイッチング素子と第６スイッチング素子との間の接続点に接続され、他端側が第８スイッチング素子と第９スイッチング素子との間の接続点に接続されてなるものであってもよい。
【００１３】
また、本発明に係る昇降圧型整流回路システムは、上記第５および第６スイッチング素子が、シングルゲート型ＦＥＴからなり、上記第１乃至第４および第７乃至第１０スイッチング素子が、２つのシングルゲート型ＦＥＴのドレイン同士を接続してなるデュアルゲート型ＦＥＴであってもよい。
本構成によれば、ブリッジ回路がデュアルゲート型ＦＥＴで構成されることにより、ブリッジ回路がダイオードのみで構成されている場合に比べて、ブリッジ回路での電力損失を低減することができる。
【００１４】
また、本発明に係る昇降圧型整流回路システムは、上記シングルゲート型ＦＥＴが、半導体基板上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体上に互いに離間して設けられたドレイン端子およびソース端子と、ドレイン端子およびソース端子の間に設けられたゲート端子とを備えるヘテロ接合電界効果トランジスタであってもよい。
【００１５】
本構成によれば、少数キャリア蓄積効果がなく、リカバリー電流やターンオフ時のテール電流が少ないので、スイッチング動作時のスイッチング損失を小さくすることができ、消費電力の低減を図ることができる。また、本構成よれば、オン抵抗が小さく導通損失を低減することができるので、消費電力の低減を図ることができる。
また、本発明に係る昇降圧型整流回路システムは、上記デュアルゲート型ＦＥＴが、半導体基板上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体上に互いに離間して設けられた第１出力端子および第２出力端子と、第１出力端子および前記第２出力端子の間に離間して設けられた第１ゲート端子および第２のゲート端子とを備えるものであってもよい。
【００１６】
本構成によれば、少数キャリア蓄積効果がなく、リカバリー電流やターンオフ時のテール電流が無いので、スイッチング動作時のスイッチング損失を小さくすることができ、消費電力の低減を図ることができる。また、オン抵抗が小さく導通損失を低減することができるので、消費電力の低減を図ることができる。更に、２つのシングルゲート型ＦＥＴのドレイン同士を接続してなる構成に比べて小型化を図ることができる。
【００１７】
また、本発明に係る昇降圧型整流回路システムは、上記制御信号が、パルス列状の時間波形を有する信号であってもよい。
本構成によれば、制御信号のパルス幅を連続的に変化させることにより、昇圧率または降圧率を連続的に変化させることができるので、昇降圧型整流回路をインバータに接続すれば、インバータへの入力電圧を連続的に変化させることができる。従って、昇降圧型整流回路が接続されるインバータについて、ＰＡＭ制御を行いながらも出力電圧を連続的に変化させることができる。
【００１８】
また、本発明は、複数のデュアルゲート型のスイッチング素子を含み且つ交流電源の出力端に接続された第１回路と、第１回路に接続されたリアクトルと、少なくとも１つのシングルゲート型のスイッチング素子と少なくとも１つのデュアルゲート型のスイッチング素子とを含み且つリアクトルに接続された第２回路と、第２回路の出力端間に接続された第３回路とを備える昇降圧型整流回路であってもよい。
【００１９】
本構成によれば、一倍整流方式と二倍整流方式とで電流経路の切り替えを可能としながらも、第２回路に含まれる少なくとも１つのスイッチング素子をスイッチング動作させることにより昇圧率を連続的に変化させる形で昇圧動作を行うことが可能であるとともに、第１回路に含まれる少なくとも１つのスイッチング素子をスイッチング動作させることにより降圧率を連続的に変化させる形で降圧動作を行うことが可能であるので、インバータに接続することにより、インバータへの入力電圧を広い電圧範囲で連続的に変化させることができる。従って、昇降圧型整流回路が接続されるインバータについて、ＰＡＭ制御を行いながらも出力電圧を広い電圧範囲で連続的に変化するようにできる。
【００２０】
また、本発明は、上記第１回路が、デュアルゲート型の第１、第２、第３および第４スイッチング素子から構成されるブリッジ回路と、ブリッジ回路の第１出力端と入力端との間に直列に接続されたデュアルゲート型の第５スイッチング素子および第６スイッチング素子と、一端側がブリッジ回路の第１出力端と第５スイッチング素子および第６スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第７スイッチング素子とを有し、上記第２回路が、第７スイッチング素子の他端側とブリッジ回路の第２出力端との間に直列に接続されたシングルゲート型の第８スイッチング素子および第９スイッチング素子と、一端側が第８スイッチング素子と第９スイッチング素子との間の接続点に接続されたデュアルゲート型の第１０スイッチング素子とを有し、上記第３回路が、第８スイッチング素子と第９スイッチング素子とからなる直列回路の両端間に接続された第１コンデンサと、第１コンデンサの一端側と第１０スイッチング素子の他端側との間に接続された第２コンデンサと、第１コンデンサの他端側と第１０スイッチング素子の他端側との間に接続された第３コンデンサとを有し、上記リアクトルが、一端側が第５スイッチング素子と第６スイッチング素子との間の接続点に接続され、他端側が第８スイッチング素子と第９スイッチング素子との間の接続点に接続されてなる昇降圧型整流回路であってもよい。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１に係るモータ駆動システムの回路ブロック図である。
【図２】実施の形態１に係るシングルゲート型のスイッチング素子のＩ−Ｖ特性図である。
【図３】実施の形態１に係るシングルゲート型のスイッチング素子の動作説明図である。
【図４】実施の形態１に係るシングルゲート型のスイッチング素子の断面図である。
【図５】実施の形態１に係るデュアルゲート型のスイッチング素子の動作説明図である。
【図６】実施の形態１に係るデュアルゲート型のスイッチング素子の断面図である。
【図７】実施の形態１に係る昇降圧型整流回路を構成するスイッチング素子の動作を示すタイムチャートである。
【図８】実施の形態１に係る昇降圧型整流回路の動作説明図である。
【図９】実施の形態１に係る昇降圧型整流回路を構成するスイッチング素子の動作を示すタイムチャートである。
【図１０】実施の形態１に係る昇降圧型整流回路の動作説明図である。
【図１１】実施の形態１に係る昇降圧型整流回路を構成するスイッチング素子の動作を示すタイムチャートである。
【図１２】実施の形態１に係る昇降圧型整流回路の動作説明図である。
【図１３】実施の形態１に係る昇降圧型整流回路におけるモータの回転数とインバータへの入力電圧との関係を示す図である。
【図１４】実施の形態２に係る昇降圧型整流回路を構成するスイッチング素子の動作を示すタイムチャートである。
【図１５】実施の形態２に係る昇降圧型整流回路の動作説明図である。
【図１６】実施の形態２に係る昇降圧型整流回路におけるモータの回転数とインバータへの入力電圧との関係を示す図である。
【図１７】変形例に係る昇降圧型整流回路におけるモータの回転数とインバータへの入力電圧との関係を示す図である。
【図１８】従来例に係るモータ駆動システムの回路ブロック図である。
【図１９】従来例に係るモータ駆動システムにおけるモータの回転数とインバータへの入力電圧との関係を示す図である。
【発明を実施するための形態】
【００２２】
＜実施の形態１＞
＜１＞構成
図１は、本実施の形態に係るモータ駆動システムを示す回路ブロック図である。
図１に示すように、モータ駆動システムは、交流電源１から電力供給を受けて３相モータ４を駆動させるシステムである。
【００２３】
このモータ駆動システムは、交流電源１から供給される交流を一倍整流動作または二倍整流動作により整流する昇降圧型整流回路５０と、昇降圧型整流回路５０を制御する整流制御回路２００と、昇降圧型整流回路５０から入力される直流電圧を３相のパルス列状の電圧に変換してモータ４に入力するインバータ回路３と、インバータ回路３の動作を制御するインバータ制御回路４１と、整流制御回路２００およびインバータ制御回路４１に制御内容を指示する制御指示回路４０とを備える。ここで、交流電源１は、例えば、周波数６０Ｈｚの交流を出力する電源である。
【００２４】
＜１−１＞インバータ回路
インバータ回路３は、３相出力インバータであって、６つのスイッチング素子３１，３２，３３，３４，３５，３６から構成される。そして、インバータ回路３は、モータ４の回転数に応じて出力電流および出力電圧の大きさを変化させる。
ここで、インバータ回路３の出力電流の大きさＩｏおよび出力電圧の大きさＶｏと、インバータ回路３への入力電圧Ｖｉ（図１ではＶｄｃと明記）の大きさとの間には、式（１）および式（２）の関係が成立する。
【００２５】
【数１】
2015006012.tif 000003
【００２６】
【数２】
2015006012.tif 000004
【００２７】
ここで、Ｉｏは、インバータ回路３の出力電流の大きさ、Ｖｏは、インバータ回路３の出力電圧の大きさ、Ｖｉは、インバータ回路３への入力電圧の大きさ、Ｄｕｔｙは、各スイッチング素子３１，３２，３３，３４，３５，３６のゲートに入力されるパルス列状の時間波形を有する信号ＰＷＭの変調率（デューティ比）を意味する。なお、各スイッチング素子３１，３２，３３，３４，３５，３６のゲートに入力される信号ＰＷＭのオンデューティ比は同一である。
【００２８】
本実施の形態のインバータ回路３は、ＰＡＭ（Ｐｕｌｓｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ：パルス振幅波形変調）方式で駆動される。式（１）および（２）で説明する。式（１）および式（２）のＩｏ、Ｖｏは交流波形である。この交流波形は、ＰＷＭ駆動のＤｕｔｙを交流周期にあわせて変化させ、生成される。ＰＡＭ方式の駆動ではこのＤｕｔｙの最大値が１００％に固定されるようにＰＷＭ駆動され、インバータ回路３への入力電圧の大きさＶｉを変化させることにより、インバータ回路３の交流出力電圧の振幅Ｖｏおよび交流出力電流の振幅Ｉｏを変化させている。
【００２９】
＜１−２＞インバータ制御回路
インバータ制御回路４１は、制御指示回路４０から入力されるモータ回転数指定信号Ｎｒｍに基づいて、インバータ回路３を構成する各スイッチング素子３１，３２，３３，３４，３５，３６のゲートに入力されるＰＷＭ信号の最大デューティ比を１００％に固定しつつ周波数を調節する。具体的には、モータ回転数指定信号Ｎｒｍの大きさが大きくなると、ＰＷＭ信号の周波数を大きくし、且つ交流出力電圧Ｖｏあるいは交流出力電流Ｉｏの振幅が大きくなるように入力電圧Ｖｉを大きくする。モータ回転数指定信号Ｎｒｍの小さくなると、ＰＷＭ信号の周波数を小さくし、且つ交流出力電圧Ｖｏあるいは交流出力電流Ｉｏの振幅が小さくなるように入力電圧Ｖｉを小さくする。その結果、ＰＷＭ信号の周波数が大きくなると、モータ４の回転数が上昇し、ＰＷＭ信号の周波数を小さくすると、モータ４の回転数が下降する。
【００３０】
＜１−３＞制御指示回路
制御指示回路４０は、インバータ制御回路４１にモータ回転数指定信号Ｎｒｍを入力するとともに、整流制御回路２００に、昇降圧型整流回路５０からインバータ回路３に入力される直流電圧の大きさを指示する電圧指示信号ＶｄｃＩＮを入力する。この電圧指示信号ＶｄｃＩＮは、昇降圧型整流回路５０からインバータ回路３に入力される電圧の大きさを指示するものであり、昇降圧型整流回路５０の出力電圧の目標値の大きさの数％乃至数十％の大きさである。なお、昇降圧型整流回路５０の出力電圧の目標値は、インバータ回路３がＰＡＭ方式で駆動する場合において、モータ４がモータ回転数指定信号Ｎｒｍで指定される回転数で回転するときの最適値に相当する。
【００３１】
更に、制御指示回路４０は、整流制御回路２００に、整流方式を一倍整流方式と二倍整流方式との間で切り替えるための整流方式切り替え信号Ｒｅｃｔｓｗを入力する。この整流方式切り替え信号Ｒｅｃｔｓｗは、昇降圧型整流回路５０を一倍整流方式で動作させるか、或いは、２倍整流方式で動作させるかを指示するものである。
＜１−４＞昇降圧型整流回路
昇降圧型整流回路５０は、整流制御回路２００の制御により、一倍整流動作または二倍整流動作を行うとともに昇降圧動作も行う。そして、インバータ３に入力する直流電圧の大きさが、モータ４の回転数に応じて変化する。これにより、インバータ３をＰＡＭ方式で駆動させることを可能としている。
【００３２】
図１に示すように、昇降圧型整流回路５０は、交流電源１に接続された第１回路５０ａと、第１回路５０ａに接続されたリアクトル６１と、リアクトル６１に接続された第２回路５０ｂと、第２回路５０ｂに接続された第３回路５０ｃとを備える。
第１回路５０ａは、４つのデュアルゲート型のスイッチング素子５１，５２，５３，５４から構成されるブリッジ回路と、当該ブリッジ回路の第１出力端（図１における上側の出力端）と入力端との間に接続された２つのデュアルゲート型のスイッチング素子５５，５６と、一端側がブリッジ回路の第１出力端とスイッチング素子５６との間の接続点に接続されたデュアルゲート型のスイッチング素子６５とを有する。
【００３３】
第２回路５０ｂは、スイッチング素子６５の他端側とブリッジ回路の出力端との間に直列に接続された２つのシングルゲート型のスイッチング素子５７，５８と、一端側が２つのスイッチング素子５７，５８の間の接続点に接続されたデュアルゲート型のスイッチング素子５９とを有する。
第３回路５０ｃは、平滑回路であって、２つのスイッチング素子５７，５８からなる直列回路の両端間に接続されたコンデンサ６４と、コンデンサ６４の一端側とスイッチング素子５９の他端側との間に接続されたコンデンサ６２と、コンデンサ６４の他端側とスイッチング素子５９の他端側との間に接続されたコンデンサ６３とを有する。
【００３４】
リアクトル６１は、一端側が２つのスイッチング素子５５，５６の間の接続点に接続され、他端側が２つのスイッチング素子５７，５８の間の接続点に接続されてなる。
また、リアクトル６１とスイッチング素子５５との間には、リアクトル６１に流れる電流（以下、「リアクトル電流」と称す。）の大きさを検出するための電流センサ６０が介挿されている。この電流センサ６０は、後述するように、整流制御回路２００が昇降圧型整流回路５０をＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）制御するためのものである。
【００３５】
＜１−４−１＞シングルゲート型のスイッチング素子
シングルゲート型のスイッチング素子５７は、ＦＥＴから構成されており、図２（ａ）乃至（ｃ）に示す電流−電圧特性（Ｉ−Ｖ特性）を持つ。ここにおいて、ソース電圧を基準にしたドレイン電圧をＶＤＳとし、このときにドレインからソースに流れる電流をＩＤＳとしている。なお、シングルゲート型のスイッチング素子５８は、スイッチング素子５７と同様なので説明を省略する。
【００３６】
ゲート・ソース間電圧Ｖｇｓが所定の閾値電圧Ｖｔｈより高い場合、図２（ａ）および（ｂ）に示すように、スイッチング素子５７のＩ−Ｖ特性には、いわゆる３極管領域と飽和領域とが現れる。ここで、３極管領域とは、Ｉ−Ｖ特性が直線性を有する領域、つまり、電流ＩＤＳと電圧ＶＤＳとが略正比例の関係にある領域である（図２（ａ）および（ｂ）における一点鎖線Ａ１で囲んだ領域）。この３極管領域における特性は、Ｉ−Ｖ特性に類似して直線性があるため、スイッチング素子５７が３極管領域で動作している限りは、抵抗とみなすことができる。そして、このＩ−Ｖ特性を表す直線の傾きが抵抗値Ｒｏｎに相当することになる。以後、図２（ａ）に示すような、ドレイン電圧がソース電圧より高く、ドレインからソースへと電流が流れている状態でのスイッチング素子５７のＩ−Ｖ特性をＦＥＴ特性と称し、図２（ｂ）に示すような、ドレイン電圧がソース電圧より低く、ソースからドレインへと電流が流れている状態でのスイッチング素子５７のＩ−Ｖ特性を逆ＦＥＴ特性と称する。
【００３７】
一方、飽和領域とは、電圧ＶＤＳが変化しても電流ＩＤＳがほとんど変化しない領域である。
また、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより低い場合、図２（ｃ）に示すように、スイッチング素子５７のＩ−Ｖ特性は、ソース電圧がドレイン電圧よりも電圧（Ｖｔｈ−Ｖｇｓ）以上高くなるまで、ソースからドレインへの電流が遮断される領域が現れる。ここにおいて、スイッチング素子５７は、ゲート・ソース間の電圧Ｖｇｓが、所定の閾値電圧Ｖｔｈよりも低い場合であっても、ゲート電圧がドレイン電圧よりも高く、電圧（Ｖｇｓ−ＶＤＳ）が、所定の閾値電圧Ｖｔｈよりも高ければ、ソースからドレインに電流ＩＤＳが流れる。以後、図２（ｃ）に示すような、ソース電圧がドレイン電圧よりも電圧（Ｖｔｈ−Ｖｇｓ）以上高くなると、ソースからドレインへ電流が流れるようなスイッチング素子５７のＩ−Ｖ特性を逆導通特性と称する。ここで、スイッチング素子５７について、ゲート・ソース間の電圧Ｖｇｓが０Ｖの状態、即ち、ゲートとソースとを短絡させた状態では、ソース側をアノード、ドレイン側をカソードとし順方向電圧が閾値電圧ＶｔｈであるダイオードのＩ−Ｖ特性（図２（ｃ）中の一点鎖線Ａ２で囲んだ領域参照）と同じになる。
【００３８】
ここにおいて、図３（ａ−１）に示すように、スイッチング素子５７のゲートにオン信号「Ｈｉｇｈ」が入力されている状態は、図３（ａ−２）に示すように、ゲート・ソース間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも大きい状態に相当し、抵抗Ｒｏｎと等価なものとみなすことができる。以後、図３（ａ−１）に示す状態を「導通モード」と称する。
図３（ｂ−１）に示すように、スイッチング素子５７のゲートにオフ信号「Ｌｏｗ」が入力されている状態は、図３（ｂ−２）に示すように、ゲート・ソース間の電圧Ｖｇｓが０Ｖの状態に相当し、ソースをアノード、ドレインをカソードとするダイオードと等価なものとみなすことができる。以後、図３（ｂ−１）に示す状態を「逆導通モード」と称する。
【００３９】
次に、このスイッチング素子５７の構造について説明する。
スイッチング素子５７は、ノーマリオフ型のヘテロ接合ＦＥＴであり、図４に示すように、シリコン基板３０１と、シリコン基板３０１上に積層されたバッファ層３０２と、バッファ層３０２上に形成された窒化物半導体層から構成される半導体層積層体３０３と、半導体層積層体３０３に設けられた電極３０６ａ，３０６ｂと、電極３０６ａ，３０６ｂそれぞれに電気的に接続する配線３１０と、半導体積層体３０３における電極３０６ａ，３０６ｂの間に設けられ、スイッチング素子５７の特性を制御するためのコントロール層３０９と、コントロール層３０９上に形成されたゲート電極３０８と、保護膜３０７とを備える。
【００４０】
ここで、バッファ層３０２は、窒化アルミニウムと窒化ガリウムとを交互に積層されたものである。
半導体層積層体３０３は、アンドープの窒化ガリウム層３０４と、窒化ガリウム層３０４上積層されたｎ型の窒化アルミウムガリウム層３０５とから構成され、窒化ガリウム層３０４と窒化アルミニウムガリウム層３０５との間にヘテロ界面が形成される。このヘテロ界面の近傍には、２次元電子ガスと呼ばれるキャリア濃度の高い領域が形成され、シングルゲート型スイッチング素子５７のチャネル領域となる。
【００４１】
電極３０６ａ，３０６ｂは、半導体層積層体３０３における窒化ガリウム層３０４が露出した部位に形成されており、窒化ガリウム層３０４にオーミック接合されている。この電極３０６ａ，３０６ｂは、シングルゲート型スイッチング素子５７のソース端子およびドレイン端子として機能する。
コントロール層３０９は、ｐ型の半導体層からなり、窒化アルミニウムガリウム層３０５の上に形成されている。
【００４２】
ゲート電極３０８は、コントロール層３０９上にオーミック接合されている。
図４に示すように、スイッチング素子５７では、ドレイン端子として機能する電極３０６ｂからゲート電極３０８までの距離が、ソース端子として機能する電極３０６ａからゲート電極３０８までの距離より長い。これは、ドレインとゲートとの間で要求される耐圧が、ソースとゲートとの間で要求される耐圧よりも大きいためである。
【００４３】
以上に説明した、窒化物半導体を用いて形成されたスイッチング素子５７は、いわゆるＧａＮトランジスタと呼ばれ、例えば、ＩＧＢＴのように高耐圧で大電流駆動することができる。そして、このスイッチング素子５７は、ＩＧＢＴのようにオフセット電圧がなく、図２（ａ）および（ｂ）に示すような、ＦＥＴ特性と逆ＦＥＴ特性とを有し、スイッチング素子５７を構成するチップの面積に対するオン抵抗の値Ｒｏｎが、非常に小さいという特徴がある。
【００４４】
＜１−４−２＞デュアルゲート型スイッチング素子
デュアルゲート型のスイッチング素子５１は、２つのＦＥＴのドレイン同士を接続してなる。なお、デュアルゲート型のスイッチング素子５２，５３，５４，５５，５６，５９，６５は、スイッチング素子５１と同様なので説明を省略する。
ここにおいて、図５（ａ−１）に示すように、スイッチング素子５１のゲート「Ａ」および「Ｂ」にオン信号「Ｈｉｇｈ」が入力されている状態は、図５（ａ−２）に示すように、２つのＦＥＴ両方のゲート・ソース間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも大きい状態に相当し、２つの抵抗Ｒｏｎを直列に接続してなる回路と等価なものとみなすことができる。以後、図５（ａ−１）に示す状態を「導通モード」と称する。この場合、スイッチング素子５１は、電流を双方向に流すことができる。
【００４５】
図５（ｂ−１）に示すように、スイッチング素子５７のゲート「Ａ」にオン信号「Ｈｉｇｈ」が入力され、ゲート「Ｂ」にオフ信号「Ｌｏｗ」が入力されている状態は、図５（ｂ−２）に示すように、ゲート「Ａ」側のＦＥＴのゲート・ソース間の電圧Ｖｇｓが閾値電圧よりも大きく、ゲート「Ｂ」側のＦＥＴのゲート・ソース間の電圧Ｖｇｓが０Ｖである状態に相当し、ダイオードと当該ダイオードのカソードに接続された抵抗Ｒｏｎとからなる回路と等価なものとみなすことができる。以後、図５（ｂ−１）の示す状態を「逆導通モード１」と称する。この場合、スイッチング素子５１は、オフ状態のＦＥＴからオン状態のＦＥＴ側に向かう電流（図５の上方に向かって流れる電流）を流すことができるが、逆方向に電流を流すことができない。
【００４６】
図５（ｃ−１）に示すように、スイッチング素子５７のゲート「Ａ」にオフ信号「Ｌｏｗ」が入力され、ゲート「Ｂ」にオン信号「Ｈｉｇｈ」が入力されている状態は、図５（ｃ−２）に示すように、ゲート「Ａ」側のＦＥＴのゲート・ソース間の電圧Ｖｇｓが０Ｖであり、ゲート「Ｂ」側のＦＥＴのゲート・ソース間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも大きい状態に相当し、ダイオードと当該ダイオードのカソードに接続された抵抗Ｒｏｎとからなる回路と等価なものとみなすことができる。以後、図５（ｃ−１）の示す状態を「逆導通モード２」と称する。この場合、スイッチング素子５１は、オフ状態のＦＥＴからオン状態のＦＥＴ側に向かう電流（図５の下方に向かって流れる電流）を流すことができるが、逆方向に電流を流すことができない。
【００４７】
図５（ｄ−１）に示すように、スイッチング素子５７のゲート「Ａ」にオフ信号「Ｌｏｗ」が入力され、ゲート「Ｂ」にオフ信号「Ｌｏｗ」が入力されている状態は、図５（ｄ−２）に示すように、２つのＦＥＴ両方のゲート・ソース間の電圧Ｖｇｓが０Ｖである状態に相当し、２つのダイオードのカソード同士を接続してなる回路と等価なものとみなすことができる。以後、図５（ｂ−１）の示す状態を「遮断モード」と称する。この場合、スイッチング素子５１には、電流を流すことができない。
【００４８】
次に、このスイッチング素子５１の構造について説明する。
スイッチング素子５１は、ノーマリオフ型のヘテロ接合ＦＥＴのドレイン同士を接続してなるものであり、図６に示すように、シリコン基板３１１と、シリコン基板３１１上に積層されたバッファ層３１２と、バッファ層３１２上に形成された窒化物半導体層から構成される半導体層積層体３１３と、半導体層積層体３１３に設けられた電極３１６ａ，３１６ｂと、電極３１６ａ，３１６ｂそれぞれに電気的に接続する配線３２０と、半導体積層体３１３における電極３１６ａ，３１６ｂの間に設けられ、スイッチング素子５１の特性を制御するための第１コントロール層３１９ａおよび第２コントロール層３１９ｂと、第１コントロール層３１９ａ上に形成されたゲート電極３１８ａと、第２コントロール層３１９ｂ上に形成されたゲート電極３１８ｂと、保護膜３１７とを備える。
【００４９】
ここで、バッファ層３１２は、窒化アルミニウムと窒化ガリウムとを交互に積層されたものである。
半導体層積層体３１３は、アンドープの窒化ガリウム層３１４と、窒化ガリウム層３１４上積層されたｎ型の窒化アルミウムガリウム層３１５とから構成され、窒化ガリウム層３１４と窒化アルミニウムガリウム層３１５との間にヘテロ界面が形成される。このヘテロ界面の近傍には、２次元電子ガスと呼ばれるキャリア濃度の高い領域が形成され、スイッチング素子５１のチャネル領域となる。なお、スイッチング素子５１では、当該スイッチング素子５１を構成する２つのＦＥＴのドレインがチャネル領域上に共通に設けられている。
【００５０】
電極３１６ａ，３１６ｂは、半導体層積層体３１３における窒化ガリウム層３１４が露出した部位に形成されており、窒化ガリウム層３１４にオーミック接合されている。この電極３１６ａ，３１６ｂは、スイッチング素子５１を構成する２つのＦＥＴのソース端子として機能する。
第１コントロール層３１９ａおよび第２コントロール層３１９ｂは、ｐ型の半導体層からなり、窒化アルミニウムガリウム層３１５の上に形成されている。
【００５１】
ゲート電極３１８ａ，３１９ｂは、コントロール層３１９ａ，３１９ｂ上にオーミック接合されている。ここで、ゲート電極３１８ａに入力する制御信号により、当該ゲート電極３１８ａを有するＦＥＴに流れる電流を制御する。同様に、ゲート電極３１８ｂに入力する制御信号により、当該ゲート電極３１８ｂを有するＦＥＴに流れる電流を制御する。
ここで、２つのゲート電極３１８ａ，３１８ｂ間の距離が、ゲート電極３１８ａから電極３１６ａまでの距離、およびゲート電極３１８ｂから電極３１６ｂまでの距離に比べて長い。これは、２つのゲート電極３１８ａ，３１８ｂの間の領域は、２つのＦＥＴを直列に接続したときに当該２つのＦＥＴで共有するドレイン領域となっている為、耐圧の関係でこのようになっている。しかしながら、図６に示すように、このスイッチング素子５１は、ドレイン領域を共有する２つのＦＥＴを直列接続した構成であるので、例えば、シングルゲート型のスイッチング素子を２個直列に接続した構成に比べて、回路規模を小さくすることができる。
【００５２】
以上で説明した、２つのいわゆるＧａＮトランジスタから構成されたデュアルゲート型スイッチング素子５１は、前述のＧａＮトランジスタから構成されたスイッチング素子と同様に、高耐圧であり且つ大電流駆動が可能であり、スイッチング素子５１を構成するチップの面積に対するオン抵抗の値Ｒｏｎが非常に小さいという特徴がある。
更に、スイッチング素子５１は、逆導通モード１，２における順方向電圧が低く、スイッチング素子での電圧降下に起因した電力損失が少なくなる。
【００５３】
また、前述のいわゆるＧａＮトランジスタは、少数キャリアによる蓄積効果がほとんどないため、ＩＧＢＴや他のシリコン系半導体素子のような、ターンオフ時におけるテール電流効果の影響もほとんどない。その結果、スイッチング動作時におけるスイッチング損失がシリコン系半導体により形成されたスイッチング素子に比べて極めて小さい。従って、高いスイッチング周波数で使用してもスイッチング損失に起因した消費電力の増加を抑制できる。そして、スイッチング周波数を高くして使用することができれば、リアクトル６１に要求されるインダクタの大きさを小さくすることができるので、リアクトル６１の小型化を図ることができる。
【００５４】
＜１−５＞整流制御回路
整流制御回路２００は、昇降圧型整流回路５０が備える各スイッチング素子のゲートに入力する信号電圧を制御するものである。
また、この整流制御回路２００は、更に、電流センサー６０で検出されるリアクトル電流の電流波形と、交流電源１の出力電圧の電圧波形とが互いに相似形となるように、昇降圧型整流回路５０に含まれる各スイッチング素子のゲートに入力する信号制御する、いわゆるＰＦＣ制御も行う。具体的には、整流制御回路２００は、リアクトル電流と交流電源１の出力電圧および出力電流とで位相が略一致するように制御することで昇降圧型整流回路５０の力率改善を図る。これにより、昇降圧型整流回路５０で発生する高調波ノイズを低減することができる。
【００５５】
図１に示すように、整流制御回路２００は、昇降圧型整流回路５０の高電位側の出力端と接地端子との間に接続された分圧用の抵抗１２０，１２１と、反転入力端子が抵抗１２０，１２１の接続点に接続され非反転入力端子が制御指示回路４０の基準電圧出力端子に接続された第１エラーアンプ１０１と、昇降圧型整流回路５０の電流センサ６０に接続された第１絶対値回路１０３と、交流電源１に接続された差動アンプ１１６と、差動アンプ１１６の出力端に接続された第２絶対値回路１１７と、反転入力端子に第２絶対値回路１１７が接続され非反転入力端子に昇降圧型整流回路５０の高電位側の出力端が接続された第１コンパレータ１０７と、非反転入力端子に差動アンプ１１６の出力端が接続され反転入力端子が接地端子に接続された第２コンパレータ１１８と、入力端に第１エラーアンプ１０１の出力端および第２絶対値回路１１７に接続された乗算回路１０２と、反転入力端子に第１絶対値回路１０３が接続され非反転入力端子に乗算回路１０２が接続された第２エラーアンプ１０４と、非反転入力端子に第２エラーアンプ１０４の出力端が接続され反転入力端子に三角波発生回路１０５が接続されたＰＷＭコンパレータ１０６と、第１コンパレータ１０７の出力端、第２コンパレータ１１８の出力端、第１絶対値回路１０３およびＰＷＭコンパレータ１０６が接続されたドライブロジック回路１０８とを備える。また、ドライブロジック回路１０８には、制御指示回路４０から整流方式切り替え信号Ｒｅｃｔｓｗが入力される。
【００５６】
第１エラーアンプ１０１は、抵抗１２０，１２１の接続点に生じる電圧、即ち、昇降圧型制御回路５０の出力電圧Ｖｄｃを抵抗１２０，１２１で分圧してなる電圧と、制御指示回路４０から入力される電圧指示信号ＶｄｃＩＮとの差分電圧ＶＥ１を出力する。これは、整流制御回路２００が、昇降圧型制御回路５０の出力電圧Ｖｄｃを電圧指示信号ＶｄｃＩＮで指示される電圧に維持されるよう定値制御するためのものである。
【００５７】
乗算回路１０２は、第１エラーアンプ１０１から出力される電圧ＶＥ１と第２絶対値回路１１７から出力される電圧とのアナログ乗算を行って得られる電圧ＶＥ２を出力する。
第２エラーアンプ１０４は、第１絶対値回路１０３の出力電圧ＶＩＲと乗算回路１０２の出力電圧ＶＥ２との差分電圧ＶＥ３を出力する。
三角波発生回路１０５は、例えば、オペアンプにより構成されたシュミット回路と積分回路とを組み合わせて構成されたものであり、三角波形状（鋸刃形状）の時間波形を有する電圧Ｖｓａｗを出力する。
【００５８】
ＰＷＭコンパレータ１０６は、第２エラーアンプ１０４の出力電圧ＶＥ３と三角波発生回路１０５が出力する電圧Ｖｓａｗとに基づいて矩形パルス列状の信号ＰＷＭを出力する。
ドライブロジック回路１０８は、例えば、組み合わせ回路、フリップフロップ回路を適宜組み合わせることにより構成される。このドライブロジック回路１０８は、制御指示回路４０から入力される整流方式切り替え信号Ｒｅｃｔｓｗが一倍整流方式を示す信号である場合は、昇降圧型整流回路５０が一倍整流動作を行うように、各スイッチング素子のゲートに制御信号を入力する。具体的には、デュアルゲート型トランジスタ５５、５９、６５それぞれについて、２つのゲートに入力する制御信号を共に「Ｌｏｗ」で維持して、デュアルゲート型トランジスタ５５、５９、６５を遮断モードで維持するとともに、デュアルゲート型トランジスタ５６について、２つのゲートに入力する制御信号を共に「Ｈｉｇｈ」で維持して、デュアルゲート型トランジスタ５６を導通モードで維持する。一方、整流方方式切り替え信号Ｒｅｃｔｓｗが２倍整流方式を示す信号である場合は、ドライブロジック回路１０８は、昇降圧型整流回路５０が２倍整流動作を行うように、各スイッチング素子のゲートに制御信号を入力する。具体的には、デュアルゲート型トランジスタ５５，６５それぞれについて、２つのゲートに入力する制御信号を共に「Ｈｉｇｈ」で維持して、デュアルゲート型トランジスタ５５，６５を導通モードで維持するとともに、デュアルゲート型トランジスタ５６について、２つのゲートに入力する制御信号を共に「Ｌｏｗ」で維持して、デュアルゲート型トランジスタ５６を遮断モードで維持する。この各スイッチング素子のゲートに入力される信号の時間波形については、＜２＞で詳細に説明する。
【００５９】
また、ドライブロジック回路１０８は、整流方式切り替え信号Ｒｅｃｔｓｗが一倍整流方式を示す信号である場合、第１コンパレータ１０７から入力される２値出力信号ＤＲに基づいて、昇降圧型整流回路５０に昇圧動作または降圧動作を行わせる。具体的には、ドライブロジック回路１０８は、昇降圧整流回路５０の出力電圧が交流電源１の出力電圧の大きさ以上である場合（２値出力信号ＤＲが「Ｈｉｇｈ」の場合）、昇降圧整流回路５０に昇圧動作を行わせる。一方、昇降圧整流回路５０の出力電圧が交流電源１の出力電圧よりも小さい場合（２値出力信号ＤＲが「Ｌｏｗ」の場合）、ドライブロジック回路１０８は、昇降圧整流回路５０に降圧動作を行わせる。
【００６０】
結局、この整流制御回路２００では、電圧指示信号ＶｄｃＩＮと出力電圧Ｖｄｃを抵抗１２０、１２１により分圧してなる電圧との差分電圧を第１エラーアンプ１０１で検出し、このエラー出力に乗算回路１０２により交流出力電源電圧を重畳させた信号と電流センサー６０で検出される電流との位相差を検出し、ＰＷＭコンパレータ１０６が、２つのエラーアンプ１０４，１０１で検出される位相差および差分電圧に基づいて出力するＰＷＭ信号のデューティ比を変化させるものである。これにより、整流制御回路２００は、昇降圧型整流回路５０の出力電圧の変動を昇降圧型整流回路５０に入力する信号ＰＷＭのデューティ比にフィードバックさせることができるとともに、昇降圧型整流回路５０をＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｎｔｒｏｌ）制御することで昇降圧型制御回路５０の力率改善を図ることができる。また、この整流制御回路２００では、ドライブロジック回路１０８が、整流方式切り替え信号Ｒｅｃｔｓｗが二倍整流方式を示す信号である場合、昇降圧整流回路５０に昇圧動作を行わせる。
【００６１】
＜２＞動作
次に、本実施の形態に係る昇降圧型整流回路システムの動作について説明する。ここでは、昇降圧型整流回路５０が、一倍整流方式で動作する場合と、二倍整流方式で動作する場合とに分けて説明する。以下、交流電源１の出力端のうち、トランジスタ５１，５３の接続点に接続される側を第１の出力端子と称し、トランジスタ５２，５４の接続点に接続される側を第２の出力端子と称して説明する。
【００６２】
＜２−１＞一倍整流方式による動作
昇降圧型整流回路５０が、一倍整流動作を行う場合について説明する。まず、整流制御回路２００に含まれるドライブロジック回路１０８が、制御指示回路４０から一倍整流方式を示す整流方式切り替え信号Ｒｒｅｃｔｓｗを受信すると、ドライブロジック回路１０８は、昇降圧型整流回路５０に対して、一倍整流方式で動作させる制御信号を入力する。ここでは、昇降圧型整流回路５０が、降圧動作を行う場合を昇圧動作を行う場合とに分けて説明する。ここにおいて、整流制御回路２００では、交流電源１の出力電圧を全波整流して得られる信号と、昇降圧型整流回路５０の出力電圧Ｖｄｃとの大小関係に基づいて、昇降圧型整流回路５０を降圧動作させるか昇圧動作させるかを決定する。
【００６３】
＜２−１−１＞降圧動作
降圧動作を行う場合において、昇降圧型整流回路５０を構成する、デュアルゲート型のスイッチング素子５１乃至５６，５９，６５の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子５７，５８の各ゲートに入力する制御信号の時間波形とを図７示す。
【００６４】
図７に示すように、ドライブロジック回路１０８は、スイッチング素子５５，５９，６５の２つのゲートにオフ信号「Ｌｏｗ」を入力する。言い換えれば、スイッチング素子５５，５９，６５の２つのゲートについてゲート・ソース間を短絡した状態にする。これにより、スイッチング素子５５，５９，６５が遮断モードで維持される。また、整流制御回路２００は、スイッチング素子５６の２つのゲートにオン信号「Ｈｉｇｈ」を入力する。言い換えれば、スイッチング素子５６の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上で維持する。これにより、スイッチング素子５６が導通モードで維持される。これにより、平滑コンデンサ６２，６３を直列に接続してなる直列回路と、平滑コンデンサ６４とが並列接続の関係になり、一倍整流方式の動作が実現される。
【００６５】
また、図７に示すように、ドライブロジック回路１０８は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５３の２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５３の２つのゲートについてゲート・ソース間を短絡した状態にしてスイッチング素子５３を遮断モードとする。一方、極性が負の場合、スイッチング素子５３の２つのゲートにオン信号「Ｈｉｇｈ」を入力し、スイッチング素子５３の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上にしてスイッチング素子５３を導通モードとする。ここで、交流電源１の出力電圧の極性が正であるとは、図８における交流電源１の第１の出力端子が高電位側であり第２の出力端子が低電位側であることを意味し、一方、交流電源１の出力電圧の極性が負であるとは、図８における交流電源１の第１の出力端子が低電位側であり第２の出力端子が高電位側であることを意味する。ここにおいて、ドライブロジック回路１０８は、第２コンパレータ１１８から出力される信号ＰＮと、第１コンパレータ１０７から出力される信号ＤＲとに基づいて、交流電源１の出力電圧の極性を検知する。
【００６６】
また、図７に示すように、ドライブロジック回路１０８は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５４の２つのゲートにオン信号「Ｈｉｇｈ」を入力し、スイッチング素子５４の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上にしてスイッチング素子５４を導通モードとする。一方、極性が負の場合、スイッチング素子５４の２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５４の２つのゲートについてゲート・ソース間を短絡した状態としてスイッチング素子５４を遮断モードとする。つまり、スイッチング素子５３，５４は、交流電源１の出力電圧の半周期毎に遮断モードと導通モードとを繰り返し、スイッチング素子５３，５４とでは、遮断モード、導通モードになるタイミングが半周期だけずれている。
【００６７】
また、図７に示すように、ドライブロジック回路１０８は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５１のゲート「Ａ」に信号ＰＷＭを入力するとともにゲート「Ｂ」にオン信号「Ｈｉｇｈ」を入力する。一方、極性が負の場合、スイッチング素子５１のゲート「Ａ」にオン信号「Ｈｉｇｈ」を入力するとともにゲート「Ｂ」に信号ＰＷＭ信号とは位相が反転している信号ＰＷＭＸを入力する。ここで、信号ＰＷＭは、矩形パルス列状のいわゆるＰＷＭ制御用の信号であり、信号ＰＷＭＸとは、信号ＰＷＭに同期し信号ＰＷＭを補完するように信号ＰＷＭとは位相が半周期だけずれている矩形パルス列状の信号である。この信号ＰＷＭは、ＰＷＭコンパレータ１０６から出力される信号ＰＷＭそのものであり、信号ＰＷＭＸは、信号ＰＷＭの位相を反転してなる信号である。また、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５２のゲート「Ａ」にオン信号「Ｈｉｇｈ」を入力するとともにゲート「Ｂ」に信号ＰＷＭＸを入力する。一方、極性が負の場合、スイッチング素子５２のゲート「Ａ」に信号ＰＷＭを入力するとともにゲート「Ｂ」にオン信号「Ｈｉｇｈ」を入力する。これにより、スイッチング素子５１とスイッチング素子５３とは、交互にオンオフする形でスイッチング動作することになる。
【００６８】
次に、図８（ａ）および（ｂ）に基づいて、降圧動作時における昇降圧型整流回路５０内の電流の流れについて説明する。
図８（ａ）に、交流電源１の出力電圧の極性が正の場合における昇降圧型整流回路５０内の電流の流れを示し、図８（ｂ）に、交流電源１の出力電圧の極性が負の場合における昇降圧型整流回路５０内の電流の流れを示す。
【００６９】
図８（ａ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の第１の出力端子からスイッチング素子５１、スイッチング素子５６、リアクトル６１、スイッチング素子５７、平滑コンデンサ６２、６３、６４、スイッチング素子５４の順に経由して、交流電源１の第２の出力端子に流れ込む。この場合、交流電源１は、平滑コンデンサ６２、６３、６４を充電しながらも、リアクトル６１に磁気的エネルギを蓄積している。
【００７０】
図８（ａ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、リアクトル６１、スイッチング素子５７、平滑コンデンサ６２、６３、６４、スイッチング素子５４、スイッチング素子５２、スイッチング素子５６の順に経由して、リアクトル６１に戻り、交流電源１を経由しない。この場合、交流電源１は、リアクトル６１に電流を流すことができないので、リアクトル６１に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル６１に蓄積された磁気的なエネルギが、破線（Ｌ）の電流の経路を介して放出される。
【００７１】
なお、図８（ａ）において、スイッチング素子５８におけるドレイン側（リアクトル６１に接続される側）は、ソース側に比べて高電位の状態にあり、ソース側からドレイン側へ電流が流れることはない。これは、ソース側が常に交流電源の低電位側と略同電位かあるいはリアクトル６１の低電位側と略同電位に維持されるからである。
図８（ｂ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の第２の出力端子からスイッチング素子５２、スイッチング素子５６、リアクトル６１、スイッチング素子５７、平滑コンデンサ６２、６３、６４、スイッチング素子５３を経由して、交流電源１の第１の出力端子に流れ込む。この場合、交流電源１は、平滑コンデンサ６２、６３、６４を充電しながらも、リアクトル６１に磁気的エネルギを蓄えている。
【００７２】
図８（ｂ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、リアクトル６１、スイッチング素子５７、平滑コンデンサ６２、６３、６４、スイッチング素子５３、スイッチング素子５１、スイッチング素子５６の順に経由してリアクトル６１に戻り、交流電源１を経由しない。この場合、交流電源１は、リアクトル６１に電流を流すことができないので、リアクトル６１に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル６１に蓄積された磁気的なエネルギが、破線（Ｌ）の電流の経路を介して放出される。
【００７３】
なお、図８（ｂ）において、スイッチング素子５８におけるドレイン側（リアクトル６１に接続される側）は、ソース側に比べて高電位の状態にあり、ソース側からドレイン側へ電流が流れることはない。理由は、前述と同様である。
ここにおいて、整流制御回路２００は、交流電源１から破線（Ｈ）で示した電流経路によりリアクトル６１に蓄積される磁気的なエネルギと、破線（Ｌ）で示した電流経路により放出される磁気的なエネルギとが等しくなるように制御する。これにより、交流電源１の出力電圧が昇降圧型整流回路５０の出力電圧Ｖｄｃより高くても、電圧Ｖｄｃが、電圧指示信号Ｖｄｃｉｎで定められた交流電源１の交流振幅電圧値より低い電圧に制御される。
【００７４】
ところで、信号ＰＷＭＸが「Ｈｉｇｈ」の状態で維持される時間が、リアクトル６１に蓄積された磁気的なエネルギの放出が完了するまでの時間に比べて長い場合、リアクトル６１に流れる電流は、破線（Ｌ）で示す方向とは逆向きに流れてしまう。このとき、平滑コンデンサ６２、６３、６４に蓄積された電荷が放電されてしまい、昇降圧型整流回路５０の出力電圧の低下や脈動成分の増大に繋がるおそれがある。そこで、本実施の形態では、整流制御回路２００において、リアクトル６１に流れる電流を電流センサ６０で検出するとともに、検出した電流を絶対値回路１１７により電圧ＶＩＲに変換してドライブロジック回路１０８に入力する構成としている。そして、ドライブロジック回路１０８は、電圧ＶＩＲが略０Ｖである場合、スイッチング素子５１またはスイッチング素子５２に入力する信号ＰＷＭＸを「Ｈｉｇｈ」から「Ｌｏｗ」に切り替える。即ち、リアクトル６１に流れる電流が略０Ａになった時点で、信号ＰＷＭＸを「Ｈｉｇｈ」から「Ｌｏｗ」に切り替える。このように、信号ＰＷＭＸを「Ｌｏｗ」に切り替えることにより、スイッチング素子５２が、導通モードから逆導通モード１に切り替わるので、電流が破線（Ｌ）で示す方向とは逆方向に流れてしまうことを防止でき、平滑コンデンサ６２，６３，６４が放電してしまうことを防止できる。
【００７５】
以上のように、本実施の形態に係る昇降圧型整流回路５０では、一倍整流方式で動作する場合、交流電源１からリアクトル６１へ供給する電流を信号ＰＷＭ（信号ＰＷＭＸ）の周期で遮断することにより降圧動作を実現している。そして、図５（ａ）乃至（ｄ）に示すような、デュアルゲート型のスイッチング素子５１，５２の持つ特性を利用することにより、降圧動作を実現している。このように、回路対称性を有するデュアルゲート型のスイッチング素子５１，５２を用いて構成することにより、本実施の形態に係る昇降圧型整流回路５０の構成を更に発展させる可能性が広がる。
【００７６】
＜２−１−２＞昇圧動作
昇圧動作を行う場合において、昇降圧型整流回路５０を構成する、デュアルゲート型のスイッチング素子５１乃至５６，５９，６５の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子５７，５８の各ゲートに入力する制御信号の時間波形とを図９示す。
【００７７】
図９に示すように、ドライブロジック回路１０８は、降圧動作の場合と同様に、スイッチング素子５５，５９，６５の２つのゲートにオフ信号「Ｌｏｗ」を入力することにより、スイッチング素子５５，５９，６５が遮断モードで維持する。また、整流制御回路２００は、スイッチング素子５６の２つのゲートにオン信号「Ｈｉｇｈ」を入力することにより、スイッチング素子５６が導通モードで維持する。これにより、平滑コンデンサ６２，６３を直列に接続してなる直列回路と、平滑コンデンサ６４とが並列接続の関係になるようにして、一倍整流方式の動作を実現している。
【００７８】
また、図９に示すように、ドライブロジック回路１０８は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５２，５３それぞれの２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５２，５３の２つのゲートについてゲート・ソース間を短絡した状態にしてスイッチング素子５２，５３を共に遮断モードとする。一方、極性が負の場合、スイッチング素子５２，５３の２つのゲートにオン信号「Ｈｉｇｈ」を入力し、スイッチング素子５２，５３の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上にしてスイッチング素子５２，５３を共に導通モードとする。ここで、交流電源１の出力電圧の極性が正であるとは、図１０における交流電源１の第１の出力端子が高電位側であり第２の出力端子が低電位側であることを意味し、一方、交流電源１の出力電圧の極性が負であるとは、図１０における交流電源１の第１の出力端子が低電位側であり第２の出力端子が高電位側であることを意味する。
【００７９】
また、図９に示すように、ドライブロジック回路１０８は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５１，５４それぞれの２つのゲートにオン信号「Ｈｉｇｈ」を入力し、スイッチング素子５１，５４の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上にしてスイッチング素子５１，５４を導通モードとする。一方、極性が負の場合、スイッチング素子５１，５４の２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５１，５４の２つのゲートについてゲート・ソース間を短絡した状態としてスイッチング素子５１，５４を遮断モードとする。つまり、スイッチング素子５２，５３とスイッチング素子５１，５４とは、交流電源１の出力電圧の半周期毎に遮断モードと導通モードとを繰り返し、スイッチング素子５２，５３とスイッチング素子５１，５４とでは、遮断モード、導通モードになるタイミングが半周期だけずれている。
【００８０】
また、図９に示すように、ドライブロジック回路１０８は、スイッチング素子５７のゲートに信号ＰＷＭＸを入力し続け、スイッチング素子５８のゲートに信号ＰＷＭ信号を入力し続ける。これにより、スイッチング素子５７とスイッチング素子５８とは、交互にオンオフする形でスイッチング動作することになる。
次に、図１０（ａ）および（ｂ）に基づいて、昇圧動作時における昇降圧型整流回路５０内の電流の流れについて説明する。
【００８１】
図１０（ａ）に、交流電源１の出力電圧の極性が正の場合における昇降圧型整流回路５０内の電流の流れを示し、図１０（ｂ）に、交流電源１の出力電圧の極性が負の場合における昇降圧型整流回路５０内の電流の流れを示す。
図１０（ａ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の第１の出力端子からスイッチング素子５１、スイッチング素子５６、リアクトル６１、スイッチング素子５８、スイッチング素子５４の順に経由して、交流電源１の第２の出力端子に流れ込む。この場合、交流電源１は、リアクトル６１に磁気的なエネルギを蓄積する。
【００８２】
図１０（ａ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、交流電源１の第１の出力端子からスイッチング素子５１、スイッチング素子５６、リアクトル６１、スイッチング素子５７、平滑コンデンサ６２、６３、６４、スイッチング素子５４を経由して、交流電源１の第２の出力端子へ流れ込む。この場合、リアクトル６１から磁気的なエネルギが放出され、平滑コンデンサ６２、６３、６４に電荷が充電される。これにより、昇降圧型整流回路５０の出力電圧Ｖｄｃは、交流電源１の電圧振幅よりも大きい電圧に昇圧されることになる。
【００８３】
図１０（ｂ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の第２の出力端子からスイッチング素子５２、スイッチング素子５６、リアクトル６１、スイッチング素子５８、スイッチング素子５３を経由して、交流電源１の第１の出力端子に流れ込む。この場合、交流電源１は、リアクトル６１に磁気的エネルギを蓄えている。
【００８４】
図１０（ｂ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、交流電源１の第２の出力端子からスイッチング素子５２、スイッチング素子５６、リアクトル６１、スイッチング素子５７、平滑コンデンサ６２、６３、６４、スイッチング素子５３を経由して、交流電源１の第１の出力端子へ流れ込む。この場合、リアクトル６１から磁気的なエネルギが放出され、平滑コンデンサ６２、６３、６４に電荷が充電される。これにより、昇降圧型整流回路５０の出力電圧Ｖｄｃは、交流電源１の電圧振幅よりも大きい電圧に昇圧されることになる。
【００８５】
ここにおいて、整流制御回路２００は、交流電源１から破線（Ｈ）で示した電流経路によりリアクトル６１に蓄積される磁気的なエネルギと、破線（Ｌ）で示した電流経路により放出される磁気的なエネルギとが等しくなるように制御する。これにより、交流電源１の出力電圧が昇降圧型整流回路５０の出力電圧Ｖｄｃより高くても、電圧Ｖｄｃが、電圧指示信号Ｖｄｃｉｎで定められた交流電源１の交流振幅電圧値より低い電圧に制御される。
【００８６】
ところで、信号ＰＷＭＸが「Ｈｉｇｈ」の状態で維持される時間が、リアクトル６１に蓄積された磁気的なエネルギの放出が完了するまでの時間に比べて長い場合、リアクトル６１に流れる電流は、破線（Ｌ）で示す方向とは逆向きに流れてしまう。このとき、平滑コンデンサ６２、６３、６４に蓄積された電荷が放電されてしまい、昇降圧型整流回路５０の出力電圧の低下や脈動成分の増大に繋がるおそれがある。そこで、本実施の形態では、整流制御回路２００において、リアクトル６１に流れる電流を電流センサ６０で検出するとともに、検出した電流を絶対値回路１１７により電圧ＶＩＲに変換してドライブロジック回路１０８に入力する構成としている。そして、ドライブロジック回路１０８は、電圧ＶＩＲが略０Ｖである場合、スイッチング素子５１またはスイッチング素子５２に入力する信号ＰＷＭＸを「Ｈｉｇｈ」から「Ｌｏｗ」に切り替える。即ち、リアクトル６１に流れる電流が略０Ａになった時点で、信号ＰＷＭＸを「Ｈｉｇｈ」から「Ｌｏｗ」に切り替える。このように、信号ＰＷＭＸを「Ｌｏｗ」に切り替えることにより、スイッチング素子５２が、導通モードから逆導通モード１に切り替わるので、電流が破線（Ｌ）で示す方向とは逆方向に流れてしまうことを防止でき、平滑コンデンサ６２，６３，６４が放電してしまうことを防止できる。
【００８７】
＜２−２＞二倍整流方式による動作
昇降圧型整流回路５０が、二倍整流動作を行う場合について説明する。まず、整流制御回路２００に含まれるドライブロジック回路１０８が、制御指示回路４０から一倍整流方式を示す整流方式切り替え信号Ｒｒｅｃｔｓｗを受信すると、ドライブロジック回路１０８は、昇降圧型整流回路５０に対して、二倍整流方式で動作させる制御信号を出力する。この後で、昇降圧型整流回路５０が、降圧動作を行う場合を昇圧動作を行う場合とに分けて説明する。この実施の形態１においては、整流制御回路２００は、昇降圧型整流回路５０に昇圧動作のみを行わせ、降圧動作と昇圧動作との間での動作切り替えを行わない。
【００８８】
二倍整流方式で昇圧動作を行う場合において、昇降圧型整流回路５０を構成する、デュアルゲート型のスイッチング素子５１乃至５６，５９，６５の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子５７，５８の各ゲートに入力する制御信号の時間波形とを図１１示す。
図１１に示すように、整流制御回路２００は、スイッチング素子５２，５４，５６の２つのゲートにオフ信号「Ｌｏｗ」を入力する。言い換えれば、スイッチング素子５２，５４，５６の２つのゲートについてゲート・ソース間を短絡した状態にする。これにより、スイッチング素子５２，５４，５６が遮断モードで維持される。また、整流制御回路２００は、スイッチング素子５５，６５の２つのゲートにオン信号「Ｈｉｇｈ」を入力する。言い換えれば、スイッチング素子５５，６５の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上で維持する。これにより、スイッチング素子５５，６５が導通モードで維持される。これにより、平滑コンデンサ６２と６３は、交流電源１の極性が正の場合、平滑コンデンサ６２だけが充電され、交流電源１の極性が負の場合、平滑コンデンサ６３だけが充電される。そして、２つの平滑コンデンサ６２，６３それぞれの両端間の電圧が足し合わされてなる電圧が出力される構成とすることで、二倍整流方式の動作が実現される。ここで、平滑コンデンサ６４は、平滑コンデンサ６２，６３それぞれの両端間の電圧に含まれるリップルを除去する役割を担う。
【００８９】
また、図１１に示すように、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５３の２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５３の２つのゲートについてゲート・ソース間を短絡した状態にしてスイッチング素子５３を遮断モードとする。一方、極性が負の場合、スイッチング素子５３の２つのゲートにオン信号「Ｈｉｇｈ」を入力し、スイッチング素子５３の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上にしてスイッチング素子５３を導通モードとする。ここで、交流電源１の出力電圧の極性が正であるとは、図１２における交流電源１の第１の出力端子が高電位側であり第２の出力端子が低電位側であることを意味し、一方、交流電源１の出力電圧の極性が負であるとは、図１２における交流電源１の第１の出力端子が低電位側であり第２の出力端子が高電位側であることを意味する。ここにおいて、整流制御回路２００のドライブロジック回路１０８は、第２コンパレータ１１８から出力される信号ＰＮと、第１コンパレータ１０７から出力される信号ＤＲとに基づいて、交流電源１の出力電圧の極性を検知する。
【００９０】
また、図１１に示すように、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５１の２つのゲートにオン信号「Ｈｉｇｈ」を入力し、スイッチング素子５１の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上にしてスイッチング素子５１を導通モードとする。一方、極性が負の場合、スイッチング素子５１の２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５１の２つのゲートについてゲート・ソース間を短絡した状態としてスイッチング素子５１を遮断モードとする。つまり、スイッチング素子５３とスイッチング素子５１とは、交流電源１の出力電圧の半周期毎に遮断モードと導通モードとを繰り返し、スイッチング素子５３とスイッチング素子５１とでは、遮断モード、導通モードになるタイミングが半周期だけずれている。
【００９１】
また、図１１に示すように、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５７のゲートに信号ＰＷＭを入力する。一方、極性が負の場合、スイッチング素子５７のゲートにオフ信号「Ｌｏｗ」を入力する。また、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５８のゲートにオフ信号「Ｌｏｗ」を入力する。一方、極性が負の場合、スイッチング素子５８のゲートに信号ＰＷＭを入力する。更に、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５９のゲート「Ａ」にオン信号「Ｈｉｇｈ」を入力するとともにゲート「Ｂ」に信号ＰＷＭＸを入力する。一方、極性が負の場合、スイッチング素子５９のゲート「Ａ」に信号ＰＷＭＸを入力するとともにゲート「Ｂ」にオン信号「Ｈｉｇｈ」を入力する。これにより、交流電源１の出力電圧の極性が正の場合、スイッチング素子５７とスイッチング素子５９とが、交互にオンオフする形でスイッチング動作をし、交流電源１の出力電圧の極性が負の場合、スイッチング素子５８とスイッチング素子５９とが、交互にオンオフする形でスイッチング動作することになる。
【００９２】
次に、図１２（ａ）および（ｂ）に基づいて、二倍整流動作時における昇降圧型整流回路５０内の電流の流れについて説明する。
図１２（ａ）に、交流電源１の出力電圧の極性が正の場合における昇降圧型整流回路５０内の電流の流れを示し、図１２（ｂ）に、交流電源１の出力電圧の極性が負の場合における昇降圧型整流回路５０内の電流の流れを示す。
【００９３】
図１２（ａ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の正の出力端子からスイッチング素子５１、スイッチング素子６５、スイッチング素子５７、リアクトル６１、スイッチング素子５５の順に経由して、交流電源１の第２の出力端子へ流れ込む。この場合、交流電源１は、リアクトル６１に磁気的エネルギを蓄積している。
【００９４】
図１２（ａ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、交流電源１の第１の出力端子からスイッチング素子５１、スイッチング素子６５、平滑コンデンサ６２、スイッチング素子５９、リアクトル６１、スイッチング素子５５の順に経由して、交流電源１の第２の出力端子へ流れ込む。この場合、リアクトル６１から磁気的なエネルギが放出され、平滑コンデンサ６２に電荷が充電される。これにより、平滑コンデンサ６２の両端間の電圧は、交流電源１の電圧振幅よりも大きい電圧に昇圧されることになる。
【００９５】
図１２（ｂ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の第２の出力端子からスイッチング素子５５、リアクトル６１、スイッチング素子５８、スイッチング素子５３の順に経由して、交流電源１の第１の出力端子へ流れこむ。この場合、交流電源１は、リアクトル６１に磁気的なエネルギを蓄積する。
【００９６】
図１２（ｂ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、交流電源１の第２の出力端子からスイッチング素子５５、リアクトル６１、スイッチング素子５９、平滑コンデンサ６３、スイッチング素子５３の順に経由して交流電源１の第１の出力端子へ流れ込む。この場合、リアクトル６１から磁気的なエネルギが放出され、平滑コンデンサ６３に電荷が充電される。これにより、平滑コンデンサ６３の両端間の電圧は、交流電源１の電圧振幅よりも大きい電圧に昇圧されることになる。
【００９７】
ここで、昇降圧型整流回路５０の出力電圧Ｖｄｃは、この２つの平滑コンデンサ６２，６３の両端間の電圧の和であり、各平滑コンデンサ６２，６３の両端間の電圧は、前述のように交流電源１の電圧振幅よりも大きい。従って、昇降圧型整流回路５０の出力電圧Ｖｄｃは、交流電源１の出力電圧の電圧振幅の２倍よりも大きい値となる。
ここにおいて、整流制御回路２００は、交流電源１から破線（Ｈ）で示した電流経路によりリアクトル６１に蓄積される磁気的なエネルギと、破線（Ｌ）で示した電流経路により放出される磁気的なエネルギとが等しくなるように制御する。これにより、昇降圧型整流回路５０の出力電圧が、電圧指示信号Ｖｄｃｉｎで定められた電圧で定値制御される。
【００９８】
結局、本実施の形態に係る昇降圧型整流回路５０は、図１３に示すように、一倍整流方式の動作により、０Ｖ近辺から交流電源１の電圧振幅Ｖ１の２倍程度の電圧Ｖ２までの電圧範囲において、出力電圧Ｖｉを増加させるように制御することができる。そして、二倍整流方式の動作により、交流電源１の電圧振幅の２倍の電圧Ｖ２以上の電圧範囲において、出力電圧Ｖｉを増加させるように制御することができる。これにより、昇降圧型整流回路５０は、図１８に示す構成の昇圧型整流回路１０５０に比べて、出力電圧の可変範囲が拡大されている。また、この昇降圧型整流回路５０をインバータ３に接続すれば、インバータ３への入力電圧を広い電圧範囲で変化させることができるので、インバータ３をＰＡＭ方式で駆動させながらも出力電圧の可変範囲を拡大することができる。
【００９９】
これにより、モータ４の回転域の下限から上限までのほぼすべての回転域において、インバータ３への入力電圧をモータ４の回転域に対応する電圧としてインバータ３をＰＡＭ方式で駆動させることができる。従って、インバータ３の入力電圧（出力電圧Ｖｉ）を必要最小限の大きさとすることができるので、インバータ３を構成する各スイッチング素子３１，３２，３３，３４，３５，３６のソース・ドレイン間に加わる電圧を低くできるから、各スイッチング素子３１，３２，３３，３４，３５，３６でのスイッチング損失を低減することができる。
【０１００】
また、昇降圧型整流回路５０は、出力電圧Ｖｉが小さいほど出力電圧Ｖｉに含まれる脈流成分の大きさが小さくなる。この出力電圧（インバータ３への入力電圧）Ｖｉに含まれる脈流成分は、インバータ３の出力電流（モータ４の駆動電流）にも脈流成分として含まれることになる。従って、本実施の形態のように、出力電圧Ｖｉをできるだけ小さくすることにより、その分、モータ４の駆動電流に含まれる脈流成分を低減することができるので、モータ４で生じる鉄損を低減することができるという利点もある。
【０１０１】
また、一倍整流方式による動作、二倍整流方式による動作、昇圧動作および降圧動作を組み合わせて広い電圧範囲で出力電圧を変化させる構成とすることにより、昇圧動作に求められる昇圧率を比較的狭い範囲に限定できるので、リアクトル６１の設計を容易にできる。
＜実施の形態２＞
本実施の形態に係るモータ駆動システムの構成は、実施の形態１と同様なので説明を省略する。本実施の形態に係るモータ駆動システムは、整流制御回路２００が、昇降圧型整流回路５０に、二倍整流方式で降圧動作を行わせ、一倍整流方式で昇圧動作を行わせない点が実施の形態１とは相違する。
【０１０２】
ここでは、実施の形態１との相違点である二倍整流方式での降圧動作のみについて説明する。なお、本実施の形態に係るモータ駆動システムの構成、一倍整流方式での降圧動作並びに二倍整流方式での昇圧動作については、実施の形態１と同様なのでここでは説明を省略する。
まず、整流制御回路２００に含まれるドライブロジック回路１０８が、制御指示回路４０から二倍整流方式を示す整流方式切り替え信号Ｒｒｅｃｔｓｗを受信すると、ドライブロジック回路１０８は、昇降圧型整流回路５０に対して、二倍整流方式で動作させる制御信号を出力する。ここにおいて、整流制御回路２００では、交流電源１の出力電圧を全波整流して得られる信号と、昇降圧型整流回路５０の出力電圧Ｖｄｃとの大小関係に基づいて、昇降圧型整流回路５０を降圧動作させるか昇圧動作させるかを決定する。なお、整流制御回路２００は、制御指示回路４０から一倍整流方式を示す整流方式切り替え信号Ｒｒｅｃｔｓｗを受信すると、昇降圧型整流回路５０に降圧動作のみを行わせ、降圧動作と昇圧動作との間での動作切り替えを行わない。
【０１０３】
二倍整流方式で降圧動作を行う場合において、昇降圧型整流回路５０を構成する、デュアルゲート型のスイッチング素子５１乃至５６，５９，６５の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子５７，５８の各ゲートに入力する制御信号の時間波形とを図１４示す。
図１４に示すように、整流制御回路２００は、スイッチング素子５６の２つのゲートにオフ信号「Ｌｏｗ」を入力し続ける。言い換えれば、スイッチング素子５６の２つのゲートについてゲート・ソース間を短絡した状態で維持する。これにより、スイッチング素子５６が遮断モードで維持される。また、整流制御回路２００は、スイッチング素子５５，５９，６５の２つのゲートにオン信号「Ｈｉｇｈ」を入力し続ける。言い換えれば、スイッチング素子５５，５９，６５の２つのゲートについてゲート・ソース間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上で維持する。これにより、スイッチング素子５５，５９，６５が導通モードで維持される。これにより、平滑コンデンサ６２と６３は、交流電源１の極性が正の場合、平滑コンデンサ６２だけが充電され、交流電源１の極性が負の場合、平滑コンデンサ６３だけが充電される。そして、２つの平滑コンデンサ６２，６３それぞれの両端間の電圧が足し合わされてなる電圧が出力される構成とすることで、二倍整流方式の動作が実現される。ここで、平滑コンデンサ６４は、平滑コンデンサ６２，６３それぞれの両端間の電圧に含まれるリップルを除去する役割を担う。
【０１０４】
また、図１４に示すように、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５１のゲート「Ａ」に信号ＰＷＭを入力し、ゲート「Ｂ」にオン信号「Ｈｉｇｈ」を入力するとともに、スイッチング素子５２のゲート「Ａ」にオン信号「Ｈｉｇｈ」を入力し、ゲート「Ｂ」に信号ＰＷＭＸを入力する。一方、極性が負の場合、スイッチング素子５１，５２それぞれの２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５１，５２の２つのゲートをソースと短絡した状態としてスイッチング素子５１，５２を遮断モードとする。ここにおいて、整流制御回路２００のドライブロジック回路１０８は、第２コンパレータ１１８から出力される信号ＰＮと、第１コンパレータ１０７から出力される信号ＤＲとに基づいて、交流電源１の出力電圧の極性を検知する。
【０１０５】
また、図１４に示すように、整流制御回路２００は、交流電源１の出力電圧の極性が正の場合、スイッチング素子５３，５４それぞれの２つのゲートにオフ信号「Ｌｏｗ」を入力し、スイッチング素子５３，５４の２つのゲートをソースと短絡した状態としてスイッチング素子５３，５４を遮断モードとする。一方、極性が負の場合、スイッチング素子５３のゲート「Ａ」に信号ＰＷＭを入力し、ゲート「Ｂ」にオン信号「Ｈｉｇｈ」を入力するとともに、スイッチング素子５４のゲート「Ａ」にオン信号「Ｈｉｇｈ」を入力し、ゲート「Ｂ」に信号ＰＷＭＸを入力する。つまり、スイッチング素子５１，５２とスイッチング素子５３，５４とは、交流電源１の出力電圧の半周期毎に遮断モードを繰り返し、スイッチング素子５１，５２とスイッチング素子５３，５４とでは、遮断モードになるタイミングが半周期だけずれている。これにより、交流電源１の出力電圧の極性が正の場合、スイッチング素子５１とスイッチング素子５２とが、交互にオンオフする形でスイッチング動作をし、交流電源１の出力電圧の極性が負の場合、スイッチング素子５３とスイッチング素子５４とが、交互にオンオフする形でスイッチング動作することになる。
【０１０６】
また、図１４に示すように、整流制御回路２００は、スイッチング素子５７，５８のゲートにオフ信号「Ｌｏｗ」を入力し続ける。言い換えれば、スイッチング素子５７，５８のゲート・ソース間を短絡した状態で維持する。これにより、スイッチング素子５７，５８が遮断モードで維持される。
次に、図１５（ａ）および（ｂ）に基づいて、二倍整流動作時における昇降圧型整流回路５０内の電流の流れについて説明する。
【０１０７】
図１５（ａ）に、交流電源１の出力電圧の極性が正の場合における昇降圧型整流回路５０内の電流の流れを示し、図１５（ｂ）に、交流電源１の出力電圧の極性が負の場合における昇降圧型整流回路５０内の電流の流れを示す。
図１５（ａ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の第１の出力端子からスイッチング素子５１、スイッチング素子６５、平滑コンデンサ６２、スイッチング素子５９、リアクトル６１、スイッチング素子５５の順に経由して、交流電源１の第２の出力端子へ流れ込む。この場合、交流電源１は、平滑コンデンサ６２を充電しながらも、リアクトル６１に磁気的エネルギを蓄積している。
【０１０８】
図１５（ａ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、リアクトル６１からスイッチング素子５５、スイッチング素子５２、スイッチング素子６５、平滑コンデンサ６２、スイッチング素子５９の順に経由して、リアクトル６１に戻り、交流電源１を経由しない。この場合、交流電源１は、リアクトル６１に電流を流すことができないので、リアクトル６１に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル６１に蓄積された磁気的なエネルギが、破線（Ｌ）の電流の経路を介して放出される。
【０１０９】
図１５（ｂ）において、破線（Ｈ）は、信号ＰＷＭが「Ｈｉｇｈ」で、信号ＰＷＭＸが「Ｌｏｗ」の状態における電流の流れを示している。破線（Ｈ）が示すように、電流は、交流電源１の第２の出力端子からスイッチング素子５５、リアクトル６１、スイッチング素子５９、平滑コンデンサ６３、スイッチング素子５３の順に経由して、交流電源１の第１の出力端子へ流れこむ。この場合、交流電源１は、平滑コンデンサ６２を充電しながらも、リアクトル６１に磁気的エネルギを蓄積している。
【０１１０】
図１５（ｂ）において、破線（Ｌ）は、信号ＰＷＭが「Ｌｏｗ」で、信号ＰＷＭＸが「Ｈｉｇｈ」の状態における電流の流れを示している。破線（Ｌ）が示すように、電流は、リアクトル６１からスイッチング素子５９、平滑コンデンサ６３、スイッチング素子５４、スイッチング素子５５の順に経由しての順に経由してリアクトル６１に戻り、交流電源１を経由しない。この場合、交流電源１は、リアクトル６１に電流を流すことができないので、リアクトル６１に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル６１に蓄積された磁気的なエネルギが、破線（Ｌ）の電流の経路を介して放出される。
【０１１１】
ここで、昇降圧型整流回路５０の出力電圧Ｖｄｃは、この２つの平滑コンデンサ６２，６３の両端間の電圧の和となる。そして、各平滑コンデンサ６２，６３の両端間の電圧は、交流電源１の電圧振幅よりも小さくなる。従って、昇降圧型整流回路５０の出力電圧Ｖｄｃは、交流電源１の出力電圧の電圧振幅の２倍よりも小さい値となる。
結局、本実施の形態に係る昇降圧型整流回路５０は、図１６に示すように、一倍整流方式の動作により、０Ｖ近辺から交流電源１の電圧振幅Ｖ１までの電圧範囲において、出力電圧Ｖｉを増加させるように制御することができる。そして、二倍整流方式の動作により、交流電源１の電圧振幅の２倍の電圧Ｖ２を中心として交流電源１の電圧振幅Ｖ１から当該電圧振幅の２倍以上までの電圧範囲において、出力電圧Ｖｉを増加させるように制御することができる。この昇降圧型整流回路５０をインバータ３に接続すれば、インバータ３への入力電圧を広い電圧範囲で変化させることができるので、昇降圧型整流回路５０が接続されるインバータ３について、ＰＡＭ方式で駆動させながらも広い電圧範囲で出力電圧を変化させることができる。
【０１１２】
これにより、実施の形態１と同様に、モータ４の回転域の下限から上限までのほぼすべての回転域において、インバータ３への入力電圧をモータ４の回転域に対応する電圧としてインバータ３をＰＡＭ方式で駆動させることができ、インバータ３の入力電圧（出力電圧Ｖｉ）を必要最小限の大きさとすることができるので、インバータ３のスイッチング素子３１乃至３６でのスイッチング損失を低減することができる。
【０１１３】
また、昇降圧型整流回路５０は、出力電圧Ｖｉが小さいほど出力電圧Ｖｉに含まれる脈流成分の大きさが小さくなる。この出力電圧（インバータ３への入力電圧）Ｖｉに含まれる脈流成分は、インバータ３の出力電流（モータ４の駆動電流）にも脈流成分として含まれることになる。従って、本実施の形態のように、出力電圧Ｖｉをできるだけ小さくすることにより、その分、モータ４の駆動電流に含まれる脈流成分を低減することができるので、モータ４で生じる鉄損を低減することができるという利点もある。
【０１１４】
＜変形例＞
（１）実施の形態１および２では、インバータ３への入力電圧が交流電源１の出力電圧の電圧振幅Ｖ１から当該電圧振幅の２倍の電圧Ｖ２までの電圧範囲を一倍整流方式の昇圧動作または二倍整流方式の降圧動作により出力する昇降圧型整流回路５０の例について説明したが、これに限定されるものではない。例えば、図１７に示すように、電圧Ｖ１よりも大きく且つ電圧Ｖ２よりも小さい規定の電圧Ｖ３を設定して、電圧Ｖ１から電圧Ｖ３までの間の電圧範囲を一倍整流方式の昇圧動作により出力し、電圧Ｖ３から電圧Ｖ２までの間の電圧範囲を二倍整流方式の降圧動作により出力するようにしてもよい。
【０１１５】
（２）実施の形態１および２では、スイッチング素子５７，５８として、シングルゲート型ＦＥＴを用いる例について説明したが、これに限定されるものではなく、デュアルゲート型ＦＥＴを用いてもよい。
【産業上の利用可能性】
【０１１６】
本発明は、交流を直流に変換する整流回路に関するものであり、特に整流回路の出力電圧を０Ｖ近くから交流電源の電圧振幅の２倍以上の電圧値までの間の電圧範囲で可変としたい場合に有用である。また、本発明に係る昇降圧型整流回路システムは、モータ駆動用のインバータへの電力供給源として有用である。
【符号の説明】
【０１１７】
１      交流電源
３      インバータ
４      モータ
４０    制御回路
４１    インバータ制御回路
５０    昇降圧型整流回路
５１，５２，５３，５４，５５，５６，５９，６５    デュアルゲート型のスイッチング素子
５７，５８    シングルゲート型のスイッチング素子
６０    電流センサ
６１    リアクトル
６２、６３、６４  平滑コンデンサ
１０１  第１エラーアンプ
１０２  乗算回路
１０３  第１絶対値回路
１０４  第２エラーアンプ
１０５  三角波発生回路
１０６  ＰＷＭコンパレータ
１０７  第１コンパレータ
１０８  ドライブロジック回路
１１６  差動アンプ
１１７  第２絶対値回路
１１８  第２コンパレータ
１２０、１２１  抵抗
２００  整流制御回路 
【図１】
2015006012.tif 000005
【図２】
2015006012.tif 000006
【図３】
2015006012.tif 000007
【図４】
2015006012.tif 000008
【図５】
2015006012.tif 000009
【図６】
2015006012.tif 000010
【図７】
2015006012.tif 000011
【図８】
2015006012.tif 000012
【図９】
2015006012.tif 000013
【図１０】
2015006012.tif 000014
【図１１】
2015006012.tif 000015
【図１２】
2015006012.tif 000016
【図１３】
2015006012.tif 000017
【図１４】
2015006012.tif 000018
【図１５】
2015006012.tif 000019
【図１６】
2015006012.tif 000020
【図１７】
2015006012.tif 000021
【図１８】
2015006012.tif 000022
【図１９】
2015006012.tif 000023