(57)【要約】【課題】耐性の向上を可能にする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１半導体層の第１領域における第１半導体層の上に設けられた第１半導体領域と、第１半導体領域の上に設けられた第２半導体領域と、第２半導体領域の表面から第１半導体層にまで達する絶縁膜と、第１半導体層の第２領域における第１半導体層の上に設けられ、第３半導体領域と第４半導体領域とが交互に配列された第２半導体層を含むツェナーダイオード領域と、第１半導体層に電気的に接続された第１電極と、第１半導体領域および第２半導体領域に電気的に接続され、ツェナーダイオード領域中のいずれかの第３半導体領域に電気的に接続された第２電極と、絶縁膜を介して第１半導体層、第１半導体領域、および第２半導体領域に接し、ツェナーダイオード領域中のいずれか以外の第３半導体領域に電気的に接続された第３電極と、を備える。【選択図】図１
2015018950.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の第１領域における前記第１半導体層の上に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面から前記第１半導体層にまで達する絶縁膜と、
前記第１半導体層の第２領域における前記第１半導体層の上に設けられ、第２導電型の第３半導体領域と第１導電型の第４半導体領域とが交互に配列された第２半導体層を含むツェナーダイオード領域と、
前記第１半導体層に電気的に接続された第１電極と、
前記第１半導体領域および前記第２半導体領域に電気的に接続され、前記ツェナーダイオード領域中のいずれかの前記第３半導体領域に電気的に接続された第２電極と、
前記絶縁膜を介して前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に接し、前記ツェナーダイオード領域中の前記いずれか以外の前記第３半導体領域に電気的に接続された第３電極と、
前記第３電極と前記いずれか以外の前記第３半導体領域とを電気的に接続する接続領域と、
を備えた半導体装置。
【請求項２】
第１半導体層と、
前記第１半導体層の第１領域における前記第１半導体層の上に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面から前記第１半導体層にまで達する絶縁膜と、
前記第１半導体層の第２領域における前記第１半導体層の上に設けられ、第２導電型の第３半導体領域と第１導電型の第４半導体領域とが交互に配列された第２半導体層を含むツェナーダイオード領域と、
前記第１半導体層に電気的に接続された第１電極と、
前記第１半導体領域および前記第２半導体領域に電気的に接続され、前記ツェナーダイオード領域中のいずれかの前記第３半導体領域に電気的に接続された第２電極と、
前記絶縁膜を介して前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に接し、前記ツェナーダイオード領域中の前記いずれか以外の前記第３半導体領域に電気的に接続された第３電極と、
を備えた半導体装置。
【請求項３】
前記第２領域は、前記第３電極に電気的に接続された接続領域をさらに備え、
前記接続領域は、前記第１半導体層の上に設けられ、
前記第３電極は、前記いずれか以外の前記第３半導体領域に前記接続領域を介して電気的に接続されている請求項２に記載の半導体装置。
【請求項４】
前記ツェナーダイオード領域は、前記第１領域を取り囲み、
前記第３半導体領域と前記第４半導体領域とは前記ツェナーダイオード領域の内周から外周に向かって交互に配列され、
前記いずれか以外の前記第３半導体領域は、前記ツェナーダイオード領域の最内周に位置し、
前記いずれかの前記第３半導体領域は、前記ツェナーダイオード領域の最外周に位置している請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ツェナーダイオード領域は、前記第１領域を取り囲み、
前記第３半導体領域と前記第４半導体領域とは前記ツェナーダイオード領域が周回する方向に沿って交互に配列され、
前記いずれかの前記第３半導体領域と前記いずれか以外の前記第３半導体領域との間に前記第１領域が位置している請求項１〜３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワー半導体素子を有する半導体装置は、高速スイッチング特性、高耐圧特性を有し、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御等に用いられている。このような半導体装置は、有効面積率（チップの電流通電領域と無通電領域の比率）、パッケージ搭載時の放熱性の観点より、一般的に、縦に電流を流す上下電極構造になっている。
【０００３】
しかし、実用回路でのゲート電圧は、回路インダクタンスによるサージにより瞬間的にゲート保証電圧を越える場合がある。そして、ゲート酸化膜の絶縁耐量を超えてしまうと、素子が破壊してしまい、素子の機能が損失する。また、絶縁耐量を超えなくとも、ゲート酸化膜への電気的ダメージによる長期信頼性の劣化が生じる場合がある。従って、より耐圧の高い半導体装置が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−０４９２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、耐性の向上を可能にする半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１半導体層と、前記第１半導体層の第１領域における前記第１半導体層の上に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面から前記第１半導体層にまで達する絶縁膜と、前記第１半導体層の第２領域における前記第１半導体層の上に設けられ、第２導電型の第３半導体領域と第１導電型の第４半導体領域とが交互に配列された第２半導体層を含むツェナーダイオード領域と、前記第１半導体層に電気的に接続された第１電極と、前記第１半導体領域および前記第２半導体領域に電気的に接続され、前記ツェナーダイオード領域中のいずれかの前記第３半導体領域に電気的に接続された第２電極と、前記絶縁膜を介して前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に接し、前記ツェナーダイオード領域中の前記いずれか以外の前記第３半導体領域に電気的に接続された第３電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿った位置での模式的断面図であり、図１（ｃ）は、図１（ａ）のＢ−Ｂ’線に沿った位置での模式的断面図である。
【図２】図２は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図３】図３は、第１実施形態に係る半導体装置を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置の動作を表す模式図である。
【図５】図５は、第２実施形態に係る半導体装置を表す模式的平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿った位置での模式的断面図であり、図１（ｃ）は、図１（ａ）のＢ−Ｂ’線に沿った位置での模式的断面図である。
【００１０】
図１（ａ）に表された半導体装置（半導体チップ）の面の側は、例えば、表面側とする。これに対して、この表面側の反対側を裏面側とする。
【００１１】
図１（ａ）に表すように、半導体装置１は、活性領域１ａ（第１領域）と、活性領域１ａを取り囲む周辺領域１ｐ（第２領域）と、を備える。活性領域１ａには、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が配置されている（後述）。周辺領域１ｐには、ＭＯＳＦＥＴが配置されていない。
【００１２】
半導体装置１の表側には、ソース電極５１（第２電極）と、ゲートパッド３０ｐと、が配置されている。ゲートパッド３０ｐは、後述するＭＯＳＦＥＴのゲート電極に電気的に接続されている。ゲートパッド３０ｐからは接続領域３０ｃがさらに延在している。従って、接続領域３０ｃは、ＭＯＳＦＥＴのゲート電極に電気的に接続されている。接続領域３０ｃは、周辺領域１ｐに設けられている。
【００１３】
図１（ｂ）および図１（ｃ）に表すように、活性領域１ａと、周辺領域１ｐとは、例えば、半導体装置１のドレイン電極５０（第１電極）、ドレイン層１０、およびドリフト層１１（第１半導体層）を共有している。つまり、活性領域１ａは、ドレイン電極５０、ドレイン層１０、およびドリフト層１１のそれぞれの一部（第１部分）を有している。周辺領域１ｐは、上記一部以外のドレイン電極５０、ドレイン層１０、およびドリフト層１１のそれぞれの部分（第２部分）を有している。
【００１４】
周辺領域１ｐにおいては、ドレイン層１０の上にドリフト層１１が設けられている。ドリフト層１１の上には、絶縁層８０が設けられている。ドリフト層１１の上には、絶縁層８０を介して接続領域３０ｃが設けられている。ドレイン層１０には、ドレイン電極５０が電気的に接続されている。また、図１（ａ）のＡ−Ａ’断面（図１（ｂ））では、接続領域３０ｃとソース電極５１とが接触していない。一方、図１（ａ）のＢ−Ｂ’断面（図１（ｃ））では、ソース電極５１の一部が活性領域１ａから周辺領域１ｐにまで延びている。
【００１５】
周辺領域１ｐには、ツェナーダイオード領域１００Ａが設けられている。ツェナーダイオード領域１００Ａは、ドリフト層１１の上に設けられている。ツェナーダイオード領域１００Ａの少なくとも一部は、接続領域３０ｃの下側に位置している。ツェナーダイオード領域１００Ａは、絶縁層８０によって取り囲まれている。
【００１６】
ツェナーダイオード領域１００Ａは、ｎ＋型半導体領域（第３半導体領域）とｐ＋型半導体領域（第４半導体領域）とが交互に配列された半導体層（第２半導体層）を有している。
【００１７】
図２は、第１実施形態に係る半導体装置を表す模式的平面図である。  
図２には、図１（ｂ）および図１（ｃ）のＣ−Ｃ’線に沿った位置で半導体装置を切断した場合の平面図が表されている。
【００１８】
ツェナーダイオード領域１００Ａは、活性領域１ａを取り囲んでいる。ツェナーダイオード領域１００Ａのｎ＋型半導体領域とｐ＋型半導体領域とはツェナーダイオード領域１００Ａの内周から外周に向かって交互に配列されている。ｎ＋型半導体領域の数およびｐ＋型半導体領域の数は、図示された数に限らない。
【００１９】
例えば、半導体装置１では、ｎ＋型半導体領域１０１／ｐ＋型半導体領域１０２／ｎ＋型半導体領域１０３／ｐ＋型半導体領域１０４／ｎ＋型半導体領域１０５の順に、ｎ＋型半導体領域とｐ＋型半導体領域とがツェナーダイオード領域１００Ａの内周から外周に向かって交互に配列されている。ツェナーダイオード領域１００Ａでは、隣り合うｎ＋型半導体領域とｐ＋型半導体領域とによってツェナーダイオードが構成されている。
【００２０】
半導体装置１では、ＭＯＳＦＥＴのゲート電極が接続領域３０ｃを介してツェナーダイオード領域１００Ａ中のいずれかのｎ＋型半導体領域に電気的に接続されている。また、ソース電極５１がツェナーダイオード領域１００Ａ中のいずれかのｎ＋型半導体領域に電気的に接続されている。ソース電極５１に電気的に接続されたｎ＋型半導体領域と、ゲート電極に電気的に接続されたｎ＋型半導体領域とは異なる位置に配置されている。
【００２１】
この接続状態を、再び、図１（ｂ）、（ｃ）を用いて説明する。  
例えば、図１（ｂ）に表すように、絶縁層８０の一部が開口されて、ｎ＋型半導体領域１０１と接続領域３０ｃとが電気的に接続されている。接続領域３０ｃに繋がれたｎ＋型半導体領域１０１は、ツェナーダイオード領域１００Ａの最内周に位置している。
【００２２】
一方、図１（ｃ）に表すように、絶縁層８０の一部が開口されて、ｎ＋型半導体領域１０５とソース電極５１とが電気的に接続されている。ソース電極５１に繋がれたｎ＋型半導体領域１０５は、ツェナーダイオード領域１００Ａの最外周に位置している。
【００２３】
活性領域１ａには、ｎ＋型半導体領域１０１に接続された複数のゲート配線３０ｉが引き回されている（図２参照）。複数のゲート配線３０ｉのそれぞれは、ＭＯＳＦＥＴのゲート電極に接続されている。
【００２４】
活性領域１ａでは、半導体装置１のオン時にチャネルが形成されて、ソース電極５１とドレイン電極５０との間に電流が流れる。周辺領域１ｐには半導体装置１のオン時にチャネルが形成されず、半導体装置１の縦方向（図のＺ方向）に電流が流れない。また、周辺領域１ｐの表面には、その電位がフローティング、もしくはドレイン電極５０と略同じ電位とされる等電位リング９０が設けられている。半導体装置１のオフ時に空乏層が半導体装置１の終端にまで到達してしまうと、リーク電流の発生する可能性がある。この等電位リング９０を周辺領域１ｐに設けることにより、終端における空乏層の伸びが抑制される。
【００２５】
半導体装置１の活性領域１ａにおける断面構造について説明する。  
図３は、第１実施形態に係る半導体装置を表す模式的断面図である。  
図３には、図１（ａ）のＤ−Ｄ’線に沿った位置での模式的断面が表されている。
【００２６】
半導体装置１の活性領域１ａには、例えば、上下電極構造のＭＯＳＦＥＴが複数配置されている。ＭＯＳＦＥＴは、半導体基板の表層に設けられ、ゲート電圧によってスイッチング（オンとオフ）が制御される。ここで、１つのＭＯＳＦＥＴ（ＭＯＳＦＥＴ単位）とは、例えば、ゲート電極３０を１つ有するトランジスタ素子とする。
【００２７】
活性領域１ａにおいては、ｎ＋型のドレイン層１０の上にｎ型のドリフト層１１が設けられている。ドリフト層１１の上には、ｐ型のベース領域２０（第１半導体領域）が設けられている。ベース領域２０の上には、ｎ＋型のソース領域２１（第２半導体領域）が設けられている。また、ベース領域２０の上には、ソース領域２１に接するｐ＋領域２２（正孔抜き領域）が設けられている。
【００２８】
ドリフト層１１には、ドレイン層１０を介してドレイン電極５０が電気的に接続されている。ベース領域２０およびソース領域２１には、ソース電極５１が電気的に接続されている。また、ゲート絶縁膜３１は、ソース領域２１の表面からドリフト層１１にまで達している。ゲート電極３０（第３電極）は、ゲート絶縁膜３１を介してソース領域２１、ベース領域２０およびドリフト層１１に接している。ゲート電極３０は、上述したゲート配線３０ｉに接続されている。
【００２９】
ドレイン層１０、ドリフト層１１、ベース領域２０、ソース領域２１、ｐ＋領域２２、ｎ＋型半導体領域、およびｐ＋型半導体領域の材料は、例えば、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）等である。ゲートパッド３０ｐ、接続領域３０ｃ、ソース電極５１、およびドレイン電極５０の材料は、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、チタン（Ｔｉ）等の少なくともいずれかの金属である。ゲート電極３０およびゲート配線３０ｉの材料は、不純物元素が導入された半導体、もしくは金属（例えば、タングステン）を含む。
【００３０】
また、実施形態に係る「絶縁膜」および「絶縁層」は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）等を含む。
【００３１】
また、実施形態では、ｎ＋型、ｎ型を「第２導電型」と呼称し、これら第２導電型と導電型が異なるｐ＋型、ｐ型を「第１導電型」と呼称してもよい。また、ｎ＋型、ｎ型、ｎ−型の順で、不純物濃度が低くなっていることを意味し、ｐ＋型、ｐ型、ｐ−型の順で、不純物濃度が低くなっていることを意味する。
【００３２】
ｎ＋型、ｎ型の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。ｐ＋型、ｐ型の不純物元素としては、例えば、ホウ素（Ｂ）等があげられる。
【００３３】
図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置の動作を表す模式図である。
【００３４】
図４（ａ）〜図４（ｃ）には、ゲート電極３０（Ｇ）、ソース電極５１（Ｓ）、およびドレイン電極５０（Ｄ）が表示されている。また、半導体装置１においては、ゲート電極３０とソース電極５１とがツェナーダイオード領域１００Ａを経由して接続されている。
【００３５】
図４（ａ）〜図４（ｃ）には、一例として、ｎ＋型半導体領域／ｐ＋型半導体領域／ｎ＋型半導体領域で構成されたツェナーダイオード領域１００Ａが例示されている。すなわち、ツェナーダイオード領域１００Ａは、ダイオードＡとダイオードＢとを有している。
【００３６】
半導体装置１を動作させる際には、ソース電極５１にグランド電位が印加され、ドレイン電極５０に数１００（Ｖ）の電位が印加される。そして、ＭＯＳＦＥＴのオン動作では、ゲート電極３０に閾値電位（Ｖｔｈ）以上の電位が印加される。閾値電位以上の電位は、図４（ａ）に表されるように、例えば、正電位である。ここで、ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴである。
【００３７】
オン状態では、ソース電極５１の電位に対して、ゲート電極３０の電位は、数（Ｖ）〜数１０（Ｖ）になっている。この場合、ダイオードＡにおいて、逆バイアスが印加されている。このため、ゲート電極３０とソース電極５１との間には電流が流れない。すなわち、ゲート電極３０とソース電極５１とは絶縁されている。
【００３８】
また、オフ状態では、ゲート電極３０の電位は、例えば、ソース電極５１の電位と略等しい。このため、ゲート電極３０とソース電極５１との間には電流が流れない。すなわち、半導体装置１は、通常のオンオフ動作をすることができる。
【００３９】
一方、図４（ｂ）のように、例えば、静電気等によってゲート電極３０に過剰の負電位が印加された場合は、ダイオードＡにおいて順バイアスが印加され、ダイオードＢにおいてツェナーダイオードの降伏電圧以下の逆バイアスが印加される。これにより、ゲート電極３０に供給された負電荷は、速やかにソース電極５１に排出される。
【００４０】
また、図４（ｃ）のように、例えば、ゲート電極３０に過剰の正電位が印加された場合は、ダイオードＢにおいて順バイアスが印加され、ダイオードＡにおいてツェナーダイオードの降伏電圧以下の逆バイアスが印加される。これにより、ゲート電極３０に供給された正電荷は、速やかにソース電極５１に排出される。
【００４１】
このように、半導体装置１ではゲート電極３０が確実に過電圧から保護される。つまり、半導体装置１は、ゲート電極３０に過電圧が印加される環境に置かれても、安定してオンオフ動作をする。
【００４２】
ゲート電極３０を過電圧から保護する手段としては、ゲート電極に過電圧が印加されな制御回路を設ける手法、半導体装置自体の絶縁耐量の能力を上げる手法が考えられる。
【００４３】
しかし、制御回路を増設する手法はコスト上昇を招来する。あるいは、制御回路が増設されると、装置寸法が大きくなる場合がある。また、半導体装置自体の絶縁耐量の能力を上げる手法は、大幅な寸法変更や材料変更が求められる場合がある。
【００４４】
これに対し、第１実施形態では、上述したツェナーダイオード領域１００Ａを半導体装置１内の周辺領域１ｐに配置している。そして、ｎ＋型半導体領域とｐ＋型半導体領域とをツェナーダイオード領域１００Ａの内周から外周に向かい交互に配置している。各ツェナーダイオードのｐｎ接合部は、活性領域１ａを取り囲んでいる。このようなツェナーダイオードの配置によれば、各ツェナーダイオードのｐｎ接合面積が大きくなる。これは、半導体装置１が大容量のツェナーダイオードをゲート・ソース間に保有したことを意味する。従って、ゲート電極３０は、過電圧から確実に保護される。
【００４５】
なお、ツェナーダイオードをトランジスタ素子に内蔵する手法もある。しかし、トランジスタ素子ごとにゲート電極３０とソース電極５１との間にツェナーダイオードを内蔵すると、ツェナーダイオードの容量が第１実施形態に比べて小さくなる。これは、ウェーハプロセス上、半導体の表層に形成されるツェナーダイオード領域が限られるためである。このような場合、ゲート・ソース間に流れる過電流によって、ツェナーダイオード自体が破壊する場合がある。第１実施形態では、ｐｎ接合面積を増大し、このような不具合を解消している。
【００４６】
なお、ツェナーダイオード領域１００Ａを導電体に置き換え、この導電体をソース電極５１に接続した場合には、導電体はいわゆるフィールドプレート電極として機能する。換言すれば、半導体装置１では、従前のフィールドプレート電極が配置された領域がツェナーダイオード領域に置き換えられている。従って、周辺領域１ｐにツェナーダイオード領域１００Ａを設けても、半導体装置の平面面積が増大することはない。
【００４７】
（第２実施形態）  
図５は、第２実施形態に係る半導体装置を表す模式的平面図である。
【００４８】
図５には、図２のごとく、図１（ｂ）および図１（ｃ）のＣ−Ｃ’線に沿った位置に対応した切断面が表されている。
【００４９】
第２実施形態に係る半導体装置２においては、ツェナーダイオード領域１００Ｂが活性領域１ａを取り囲んでいる。但し、半導体装置２においては、ｎ＋型半導体領域１０１とｐ＋型半導体領域１０２とがツェナーダイオード領域１００Ｂが周回する方向に沿って交互に配列されている。ｎ＋型半導体領域の数およびｐ＋型半導体領域の数は、図示された数に限らない。また、任意のｎ＋型半導体領域１０１にコンタクト領域１５０およびコンタクト領域１５１が接続されている。
【００５０】
半導体装置２においては、ツェナーダイオード領域１００Ｂ中のいずれかのｎ＋型半導体領域１０１にゲート電極３０が電気的に接続されている。さらに、ゲート電極３０に電気的に接続されたｎ＋型半導体領域１０１以外のいずれかのｎ＋型半導体領域１０１にソース電極５１が電気的に接続されている。例えば、ゲート電極３０（あるいは、接続領域３０ｃ）は、コンタクト領域１５０を介して、コンタクト領域１５０に接続されたｎ＋型半導体領域１０１に電気的に接続されている。また、ソース電極５１は、コンタクト領域１５１を介して、コンタクト領域１５１に接続されたｎ＋型半導体領域１０１に電気的に接続されている。
【００５１】
活性領域１ａは、ゲート電極３０に電気的に接続されたｎ＋型半導体領域１０１と、ソース電極５１に電気的に接続されたｎ＋型半導体領域１０１と、の間に位置している。すなわち、ツェナーダイオード領域１００Ｂは、符号１００Ｂ−１で示されたツェナーダイオード領域と、符号１００Ｂ−２で示されたツェナーダイオード領域と、が並列で接続された領域になっている。つまり、半導体装置２は、該並列接続によって大容量のツェナーダイオードをゲート・ソース間に保有している。従って、第２実施形態においても、ゲート電極３０は、過電圧から確実に保護される。
【００５２】
なお、活性領域１ａに配置された複数のゲート配線３０ｉのそれぞれは、図示しない引き出し線によって接続領域３０ｃに接続されている。
【００５３】
以上の実施形態では、ＭＯＳＦＥＴが設けられた半導体装置が例示された。トランジスタ素子としてはＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴでは、図１（ｂ）、（ｃ）に表された構造に加え、ドレイン層１０とドレイン電極５０との間にｐ型半導体層（コレクタ層）が設けられる。そして、ソース領域がエミッタ領域、ドリフト層がベース層として読み替えられる。また、上記実施形態では、ＭＯＳＦＥＴとして、ｎ型チャネルＭＯＳＦＥＴが例示されたが、ｎ型チャネルＭＯＳＦＥＴの各部位の導電型を反転させたｐ型チャネルＭＯＳＦＥＴを用いた半導体装置も本実施形態に含まれる。
【００５４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００５５】
また、実施形態では、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【００５６】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１、２  半導体装置、  １ａ  活性領域、  １ｐ  周辺領域、  １０  ドレイン層、  １１  ドリフト層（第１半導体層）、  ２０  ベース領域（第１半導体領域）、  ２１  ソース領域（第２半導体領域）、  ２２  ｐ＋領域、  ３０  ゲート電極（第３電極）、  ３０ｃ  接続領域、  ３０ｉ  ゲート配線、  ３０ｐ  ゲートパッド、  ３１  ゲート絶縁膜、  ５０  ドレイン電極（第１電極）、  ５１  ソース電極（第２電極）、  ８０  絶縁層、  ９０  等電位リング、  １００Ａ、１００Ｂ  ツェナーダイオード領域、  １０１、１０３、１０５  ｎ＋形半導体領域（第３半導体領域）、  １０２、１０４  ｐ＋形半導体領域（第４半導体領域）、  １５０、１５１  コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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