(57)【要約】【課題】高速で高精度のＡ／Ｄ変換が行える信号変換装置を実現すること。【解決手段】演算増幅器と抵抗とコンデンサとで構成され、第１の基準信号に基づいて積分を行うスイッチング周期が制御可能な積分器と、  前記積分器の出力信号を第２の基準信号に基づいてデジタル信号に変換するＡ／Ｄ変換部と、このＡ／Ｄ変換部の出力信号をパルス幅信号に変換して前記積分器のスイッチング周期制御信号として帰還するパルス幅信号変換部を含むＡ／Ｄ変換器とで構成された信号変換装置において、  前記Ａ／Ｄ変換器のＡ／Ｄ変換部とパルス幅信号変換部の間に、前記第１の基準信号と第２の基準信号の差分を打ち消すためのデジタル演算を行うデジタルゲイン演算部を設けたことを特徴とするもの。【選択図】  図１
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【特許請求の範囲】
【請求項１】
演算増幅器と抵抗とコンデンサとで構成され、第１の基準信号に基づいて積分を行うスイッチング周期が制御可能な積分器と、
前記積分器の出力信号を第２の基準信号に基づいてデジタル信号に変換するＡ／Ｄ変換部と、このＡ／Ｄ変換部の出力信号をパルス幅信号に変換して前記積分器のスイッチング周期制御信号として帰還するパルス幅信号変換部を含むＡ／Ｄ変換器とで構成された信号変換装置において、
前記Ａ／Ｄ変換器のＡ／Ｄ変換部とパルス幅信号変換部の間に、前記第１の基準信号と第２の基準信号の差分を打ち消すためのデジタル演算を行うデジタルゲイン演算部を設けたことを特徴とする信号変換装置。
【請求項２】
前記Ａ／Ｄ変換器は、ΔΣ型Ａ／Ｄ変換器であることを特徴とする請求項１記載の信号変換装置。
【請求項３】
前記ΔΣ型Ａ／Ｄ変換器はシングルチップマイクロコンピュータで構成されていることを特徴とする請求項２に記載の信号変換装置。
【請求項４】
前記積分器のコンデンサはセラミックコンデンサであることを特徴とする請求項１から３のいずれかに記載の信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号変換装置に関し、詳しくは、ΔΣ型Ａ／Ｄ変換器を用いた信号変換装置の高速化および高精度化に関する。
【背景技術】
【０００２】
図３は、従来のシングルチップマイクロコンピュータＳＭＣで構成されているΔΣ型Ａ／Ｄ変換器を含む信号変換装置の構成例を示すブロック図である。図３において、積分器ＩＮＴは、演算増幅器ＯＡと抵抗ＲとコンデンサＣとで構成されている。演算増幅器ＯＡの非反転入力端子にはアナログ入力電圧Ｖｉｎが入力され、演算増幅器ＯＡの反転入力端子と出力端子間にはコンデンサＣが接続され、演算増幅器ＯＡの反転入力端子とコンデンサＣの接続点には抵抗Ｒの一端が接続されている。
【０００３】
抵抗Ｒの他端には切換スイッチＳＷの可動接点ａが接続されている。切換スイッチＳＷの一方の固定接点ｂは第１の基準電圧Ｖｒｅｆ１の電源線に接続され、他方の固定接点ｃは共通電位点に接続されている。
【０００４】
演算増幅器ＯＡの出力端子は、シングルチップマイクロコンピュータＳＭＣに内蔵されているＡ／Ｄ変換部ＡＤＣの入力端子に接続されている。Ａ／Ｄ変換部ＡＤＣには、第２の基準電圧Ｖｒｅｆ２の電源線が接続されている。
【０００５】
Ａ／Ｄ変換部ＡＤＣの出力端子は、デジタルフィルタＤＦの入力端子に接続されるとともにパルス幅信号変換部ＰＷＣの入力端子に接続されている。
【０００６】
パルス幅信号変換部ＰＷＣの出力端子は、切換スイッチＳＷの可動接点ａを切換駆動する制御系統に接続されている。
【０００７】
このような構成において、Ａ／Ｄ変換部ＡＤＣは、積分器ＩＮＴの出力信号の振幅レベルを、第２の基準電圧Ｖｒｅｆ２および変換クロックＣＬＫに基づいてデジタル信号Ｄｏｕｔに変換する。
【０００８】
パルス幅信号変換部ＰＷＣは、Ａ／Ｄ変換部ＡＤＣで変換されたデジタル信号Ｄｏｕｔを、所定のパルス幅（デューティ比）を有するパルス信号Ｐｏｕｔに変換する。
【０００９】
切換スイッチＳＷの可動接点ａは、パルス幅信号変換部ＰＷＣから変換出力されるパルス信号Ｐｏｕｔのパルス幅（デューティ比）に応じて、固定接点ｂまたはｃに切換接続される。
【００１０】
これにより、演算増幅器ＯＡの反転入力端子の電圧Ｖａは、パルス信号Ｐｏｕｔのデューティ比０％で共通電位点（ＧＮＤ）レベルになり、デューティ比１００％で基準電圧Ｖｒｅｆ１となる。すなわち、演算増幅器ＯＡの入力スパンはＶｒｅｆ１となる。
【００１１】
パルス幅信号変換部ＰＷＣにおけるパルス信号Ｐｏｕｔへの変換は、第２の基準電圧Ｖｒｅｆ２を基準にして行われる。すなわち、パルス幅信号変換部ＰＷＣの入力スパンはＶｒｅｆ２となる。
【００１２】
ここで、Ｖｉｎ＝Ｖｒｅｆ１の時、帰還制御によりデューティ比１００％となる。この時の演算増幅器ＯＡの出力はＶｒｅｆ２となり、（Ｖｒｅｆ２／Ｖｒｅｆ１）倍に増幅された電圧がＡ／Ｄ変換部ＡＤＣに入力されることになる。
【００１３】
デジタルフィルタＤＦは、たとえばデシメーションフィルタおよび商用周波除去フィルタで構成される。
【００１４】
デシメーションフィルタは、たとえばＳｉｎｃ２フィルタによって構成されており、Ａ／Ｄ変換部ＡＤＣで変換されたデジタル信号Ｄｏｕｔに対する間引き処理機能と高周波除去機能とを有している。このデシメーションフィルタの出力更新間引き率ＴＲは任意に設定することができる。たとえば、ＴＲ＝Ｐ（Ｐは任意の値）とし、クロック周波数をＦＳとすると、デシメーションフィルタの出力レートはＦＳ／Ｐで表される。
【００１５】
商用周波除去フィルタは、アナログ入力電圧Ｖｉｎに重畳している商用電源の周波数成分を除去するためのフィルタであり、たとえばＦＩＲフィルタによって構成されている。この商用周波除去フィルタの出力更新間引き率ＴＲも任意に設定することができる。たとえば、ＴＲ＝Ｑ（Ｑは任意の値）とすると、商用周波除去フィルタの出力レートは（ＦＳ／Ｐ）／Ｑで表される。
【００１６】
なお、商用周波除去フィルタは、アプリケーションとして要求される周波数特性を実現するために設けられたフィルタであり、アナログ入力電圧Ｖｉｎに商用電源以外のノイズ成分が重畳している場合には、そのノイズ成分を除去するようなフィルタを適宜設ければよい。
【００１７】
このようなデジタルフィルタＤＦによりデジタル信号Ｄｏｕｔに対するデシメーションフィルタリング処理が行われ、その処理結果としてアナログ入力電圧Ｖｉｎに応じたデジタル信号デジタル信号Ｄｏｕｔが生成される。
【００１８】
なお、アナログ入力電圧Ｖｉｎのレベルを高い分解能で変換する必要があれば、デシメーションフィルタの出力更新間引き率ＴＲを大きく設定することで、十分な変換精度を持ったＡ／Ｄ変換器を実現できる。
【００１９】
特許文献１には、ΔΣ型Ａ／Ｄ変換器の長所を備え、かつアナログ部品への精度要求の低い低コストのＡ／Ｄ変換器の技術が記載されている。
【００２０】
特許文献２には、ΔΣ型Ａ／Ｄ変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたＡ／Ｄ変換器の技術が記載されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２０１０−１９３２８２号公報
【特許文献２】特開２０１３−９０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、図３に示す従来の信号変換装置において、コンデンサＣの両端電位差はＶａ−Ｖｂであり、Ｖｒｅｆ１≠Ｖｒｅｆ２の場合はこの電圧によりコンデンサＣに充放電が発生してしまう。
【００２３】
これにより、ＶｉｎがＶｉｎ１からＶｉｎ２にステップ状に変化すると、演算増幅器ＯＡの出力は、たとえば図４に示すように、コンデンサＣと抵抗Ｒの積分作用により、時定数τ＝Ｒ＊Ｃで立ち上がることになる。
【００２４】
一般的なＣＲの一次応答の場合、時定数τの１０倍の時間におけるＶｂは、
【００２５】
【数１】
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となり、Ｖ２の０．００４５％以下の誤差でＡ／Ｄ変換器へ入力されることになる。
【００２６】
ところが、積分器に使用するコンデンサＣは誘電体吸収とよばれる特性を持つ。これは充電されたコンデンサＣを短絡させて放電した後オープンにすると、コンデンサＣの両端に一定電圧が発生する現象であって、一般的なセラミックコンデンサの場合は充電電圧の０．２％程度といわれている。
【００２７】
図５は図４の一点鎖線で囲んだＸ部分におけるＶｉｎ２とＶｂの電圧差を縦軸にとったグラフである。図５のグラフは、誘電体吸収の影響により誘電体吸収が無い場合と同等以下の誤差に収まるまでに、時定数τの５００倍程度の時間を要することを示している。
【００２８】
この誤差を無くすためには時定数τの５００倍程度の時間を待つ必要があることから、コストを抑えるためにＡ／Ｄ変換速度を犠牲にするか、Ａ／Ｄ変換速度を高めるためにコストを犠牲にして高価でサイズの大きい誘電体吸収現象の小さいフィルムコンデンサを使用しなければならない。
【００２９】
しかし、コンデンサＣとして安価なセラミックコンデンサを用いると充放電による誘電吸収現象が発生し、前述のようなＡ／Ｄ変換器の誤差や変換速度の低下を招いてしまう。
【００３０】
本発明は、このような課題を解決するものであって、その目的は、安価なセラミックコンデンサを使用しても誘電吸収現象が発生することはなく、高速で高精度のＡ／Ｄ変換が行える信号変換装置を実現することにある。
【課題を解決するための手段】
【００３１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
演算増幅器と抵抗とコンデンサとで構成され、第１の基準信号に基づいて積分を行うスイッチング周期が制御可能な積分器と、
前記積分器の出力信号を第２の基準信号に基づいてデジタル信号に変換するＡ／Ｄ変換部と、このＡ／Ｄ変換部の出力信号をパルス幅信号に変換して前記積分器のスイッチング周期制御信号として帰還するパルス幅信号変換部を含むＡ／Ｄ変換器とで構成された信号変換装置において、
前記Ａ／Ｄ変換器のＡ／Ｄ変換部とパルス幅信号変換部の間に、前記第１の基準信号と第２の基準信号の差分を打ち消すためのデジタル演算を行うデジタルゲイン演算部を設けたことを特徴とする。
【００３２】
請求項２記載の発明は、請求項１に記載の信号変換装置において、
前記Ａ／Ｄ変換器は、ΔΣ型Ａ／Ｄ変換器であることを特徴とする。
【００３３】
請求項３記載の発明は、請求項２に記載の信号変換装置において、
前記ΔΣ型Ａ／Ｄ変換器はシングルチップマイクロコンピュータで構成されていることを特徴とする。
【００３４】
請求項４記載の発明は、請求項１から３のいずれかに記載の信号変換装置において、
前記積分器のコンデンサはセラミックコンデンサであることを特徴とする。
【発明の効果】
【００３５】
これらにより、高速で高精度のＡ／Ｄ変換が行える信号変換装置を実現できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明に基づく信号変換装置の具体例を示すブロック図である。
【図３】従来の信号変換装置の構成例を示すブロック図である。
【図４】図３の演算増幅器ＯＡの出力波形例図である。
【図５】図４の一点鎖線で囲んだＸ部分におけるＶｉｎ２とＶｂの電圧差を縦軸にとったグラフである。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図１において、Ａ／Ｄ変換部ＡＤＣとパルス幅信号変換部ＰＷＣの間には、デジタルゲイン演算部ＤＧＯが接続されている。
【００３８】
図１において、アナログ入力電圧Ｖｉｎは積分器ＩＮＴを構成する演算増幅器ＯＡの非反転入力端子に入力され、演算増幅器ＯＡの出力信号は従来と同様にシングルチップマイクロコンピュータＳＭＣに内蔵されているＡ／Ｄ変換部ＡＤＣでデジタル信号に変換される。
【００３９】
演算増幅器ＯＡの反転入力端子の電圧Ｖａは、パルス幅信号変換部ＰＷＣから切換スイッチＳＷの制御信号として変換出力されるパルス信号Ｐｏｕｔのパルス幅（デューティ比）０％で共通電位点（ＧＮＤ）レベルになり、デューティ比１００％で基準電圧Ｖｒｅｆ１となる。すなわち、演算増幅器ＯＡの入力スパンはＶｒｅｆ１となる。
【００４０】
パルス幅信号変換部ＰＷＣにおけるパルス信号Ｐｏｕｔへの変換は、第２の基準電圧Ｖｒｅｆ２を基準にして行われる。すなわち、パルス幅信号変換部ＰＷＣの入力スパンはＶｒｅｆ２となる。
【００４１】
ここで、Ｖｉｎ＝Ｖｒｅｆ１の時、帰還制御によりデューティ比１００％となる。具体的には、デジタルゲイン演算部ＤＧＯは、演算増幅器ＯＡの出力Ｖｒｅｆ１がＡ／Ｄ変換部ＡＤＣに入力された時にデューティ比１００％となるように、シングルチップマイクロコンピュータ内部のＡ／Ｄ変換部ＡＤＣの出力信号を（Ｖｒｅｆ２／Ｖｒｅｆ１）倍に増幅することから、演算増幅器ＯＡの出力は常にＶｉｎと等しくなる。
【００４２】
この結果、コンデンサＣの両端電位（ＶaとＶｂ）が等しくなるためコンデンサＣに充放電は発生しなくなり、最終的にＶｉｎはデジタルフィルタＤＦで平均化されてデジタル信号Ｄｏｕｔとして出力される。
【００４３】
ＶｉｎがＶｉｎ１からＶｉｎ２にステップ状に変化した場合でも、コンデンサＣにおける充放電が発生しないため誘電吸収現象そのものが発生せず、演算増幅器ＯＡの出力はＣＲの時定数τで立ち上がり、１０τ程度で所望の誤差に収めることができる。
【００４４】
これにより、積分器ＩＮＴを構成するコンデンサＣとして安価なセラミックコンデンサを使用することができる。
【００４５】
そして、誘電吸収現象が発生しないことから、シングルチップマイクロコンピュータに内蔵されているＡ／Ｄ変換部ＡＤＣを用いてΔΣ型Ａ／Ｄ変換器を構成する場合においても、変換速度を犠牲にすることなく高精度化が実現できる。
【００４６】
以上説明したように、本発明によれば、高速で高精度のＡ／Ｄ変換が行える信号変換装置を実現でき、各種物理量測定装置におけるＡ／Ｄ変換などに好適である。
【符号の説明】
【００４７】
ＩＮＴ  積分器
ＯＡ  演算増幅器
Ｒ  抵抗
Ｃ  コンデンサ
ＳＷ  切換スイッチ
ＳＭＣ  シングルチップマイクロコンピュータ
ＡＤＣ  Ａ／Ｄ変換部
ＤＦ  デジタルフィルタ
ＰＷＣ  パルス幅信号変換部
ＤＧＯ  デジタルゲイン演算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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