(57)【要約】【課題】電源が遮断されてもデータが保持される半導体装置を提供する。【解決手段】第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、第１のトランジスタのソース電極またはドレイン電極の一方は、第３のトランジスタのソース電極またはドレイン電極の一方および容量素子の一方の電極と電気的に接続され、第２のトランジスタのゲート電極は第３のトランジスタのソース電極またはドレイン電極の他方と電気的に接続された構成とする。【選択図】図１
2015018594.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
容量素子と、
を有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第３のトランジスタのソース電極またはドレイン電極の一方および前記容量素子の一方の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は前記第３のトランジスタのソース電極またはドレイン電極の他方と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
容量素子と、
を有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第３のトランジスタのソース電極またはドレイン電極の一方および前記容量素子の一方の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は前記第３のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の他方は、第１の配線に電気的に接続され、
前記第１のトランジスタのゲート電極は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の一方は、第３の配線に電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の他方は、第４の配線に電気的に接続され、
前記第３のトランジスタのゲート電極は、第５の配線に電気的に接続され、
前記容量素子の他方の電極は、第６の配線に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または２において、前記第１のトランジスタおよび前記第３のトランジスタは、酸化物半導体層と、前記酸化物半導体層と接する前記ソース電極および前記ドレイン電極と、前記酸化物半導体層、前記ソース電極および前記ドレイン電極と接するゲート絶縁膜と、前記ゲート絶縁膜を介して前記酸化物半導体層と重畳する前記ゲート電極と、を有することを特徴とする半導体装置。
【請求項４】
請求項３において、前記酸化物半導体層は、前記ゲート絶縁膜側から第３の酸化物半導体層、第２の酸化物半導体層、第１の酸化物半導体層の順でなる積層構造を有することを特徴とする半導体装置。
【請求項５】
請求項４において、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。
【請求項６】
請求項４または５において、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことを特徴とする半導体装置。
【請求項７】
請求項２乃至６のいずれか一項において、前記第２のトランジスタのソース電極またはドレイン電極の一方は、スイッチの一方の電極と接続され、前記スイッチの他方の電極が第３の配線と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項２乃至７のいずれか一項において、前記第１の配線と前記第３の配線は電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項２乃至８のいずれか一項において、前記第４の配線と前記第６の配線は電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
半導体素子を利用した記憶装置は、電力の供給が遮断されると記憶内容が失われる揮発性のものと、電力の供給が遮断されても記憶内容は保持される不揮発性のものとに大別される。
【０００５】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００６】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおけるオフ状態でのソースとドレイン間のリーク電流（オフ電流）等により、キャパシタの電荷が流出、またはキャパシタに電荷が流入するため、データの保持期間が短い。このため、所定の周期で書き込み動作（リフレッシュ動作）が必要であり、消費電力は比較的高くなる。また、電力の供給が遮断されると記憶内容が失われるため、情報を長期間保持するには、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００７】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップ回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより優れている。しかし、フリップフロップ回路では回路の占有面積が大きくなるため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給が遮断されると記憶内容が失われるという点については、ＤＲＡＭと同様である。
【０００８】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００９】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【００１０】
また、フラッシュメモリでは、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述の問題を鑑み、本発明の一態様では、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、書き込み回数にも制限が無い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、高集積化された半導体装置を提供することを目的の一つとする。または、データの保持能力の高い半導体装置を提供することを目的の一つとする。または、データの書き込みまたは読み出しが高速な半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
【００１３】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１４】
本明細書に開示する本発明の一態様は、酸化物半導体を用いたトランジスタ、当該トランジスタと異なる半導体材料を用いたトランジスタ、および容量素子を含む半導体装置に関する。
【００１５】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、第１のトランジスタのソース電極またはドレイン電極の一方は、第３のトランジスタのソース電極またはドレイン電極の一方および容量素子の一方の電極と電気的に接続され、第２のトランジスタのゲート電極は第３のトランジスタのソース電極またはドレイン電極の他方と電気的に接続されていることを特徴とする半導体装置である。
【００１６】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００１７】
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、第１のトランジスタのソース電極またはドレイン電極の一方は、第３のトランジスタのソース電極またはドレイン電極の一方および容量素子の一方の電極と電気的に接続され、第２のトランジスタのゲート電極は第３のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第１の配線に電気的に接続され、第１のトランジスタのゲート電極は、第２の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第３の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第４の配線に電気的に接続され、第３のトランジスタのゲート電極は、第５の配線に電気的に接続され、容量素子の他方の電極は、第６の配線に電気的に接続されていることを特徴とする半導体装置である。
【００１８】
上記第１のトランジスタおよび第３のトランジスタは、酸化物半導体層と、酸化物半導体層と接するソース電極およびドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極と接するゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体層と重畳するゲート電極を有する。
【００１９】
上記酸化物半導体層は、ゲート絶縁膜側から第３の酸化物半導体層、第２の酸化物半導体層、第１の酸化物半導体層の順でなる積層構造を有してもよい。
【００２０】
上記積層された酸化物半導体層において、第１の酸化物半導体層および第３の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。
【００２１】
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体層よりも大きいことが好ましい。
【００２２】
また、第３のトランジスタのソース電極またはドレイン電極の一方は、スイッチの一方の電極と接続され、当該スイッチの他方の電極が第４の配線と電気的に接続されている構成としてもよい。
【００２３】
また、第１の配線と第３の配線は電気的に接続されていてもよい。
【００２４】
また、第４の配線と第６の配線は電気的に接続されていてもよい。
【発明の効果】
【００２５】
本発明の一態様を用いることにより、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、書き込み回数にも制限が無い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、高集積化された半導体装置を提供することができる。または、データの保持能力の高い半導体装置を提供することができる。または、データの書き込みまたは読み出しが高速な半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】半導体装置の回路図。
【図４】半導体装置の動作を説明するタイミングチャート。
【図５】半導体装置の回路図。
【図６】半導体装置の動作を説明するタイミングチャート。
【図７】半導体装置の回路図。
【図８】半導体装置の回路図。
【図９】トランジスタを説明する上面図および断面図。
【図１０】トランジスタを説明する断面図。
【図１１】トランジスタを説明する断面図。
【図１２】トランジスタを説明する上面図および断面図。
【図１３】トランジスタの作製方法を説明する図。
【図１４】トランジスタの作製方法を説明する図。
【図１５】半導体装置を説明する断面図。
【図１６】半導体装置のブロック図。
【図１７】記憶装置を説明する回路図。
【図１８】半導体装置を適用することができる電子機器を説明する図。
【発明を実施するための形態】
【００２７】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２８】
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００２９】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
【００３０】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００３１】
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【００３２】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３３】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３４】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３５】
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
【００３６】
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【００３７】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
【００３８】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置（記憶装置）の一例を、図面を用いて説明する。
【００３９】
図１は本発明の一態様である電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の回路図である。
【００４０】
図１に示す半導体装置は、第１のトランジスタ１１０、第２のトランジスタ１２０、第３のトランジスタ１３０、および容量素子１５０を有し、第１のトランジスタ１１０のソース電極またはドレイン電極の一方は、第３のトランジスタ１３０のソース電極またはドレイン電極の一方および容量素子１５０の一方の電極と電気的に接続されている。また、第２のトランジスタ１２０のゲート電極は第３のトランジスタ１３０のソース電極またはドレイン電極の他方と電気的に接続され、第１のトランジスタ１１０のソース電極またはドレイン電極の他方は、第１の配線１０１と電気的に接続され、第１のトランジスタ１１０のゲート電極は、第２の配線１０２と電気的に接続され、第２のトランジスタ１２０のソース電極またはドレイン電極の一方は、第３の配線１０３と電気的に接続され、第２のトランジスタ１２０のソース電極またはドレイン電極の他方は、第４の配線１０４と電気的に接続され、容量素子１５０の他方の電極は第６の配線１０６に電気的に接続されている。
【００４１】
また、図２は電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の他の一例を示す回路図である。なお、以下の説明において、図１の半導体装置および図２の半導体装置における共通する要素は同一の符号を用いている。
【００４２】
図２に示す半導体装置は、第１のトランジスタ１１０、第２のトランジスタ１２０、および容量素子１５０を有し、第１のトランジスタ１１０のソース電極またはドレイン電極の一方は、第２のトランジスタのゲート電極および容量素子１５０の一方の電極と電気的に接続されている。また、第１のトランジスタ１１０のソース電極またはドレイン電極の他方は、第１の配線１０１と電気的に接続され、第１のトランジスタ１１０のゲート電極は、第２の配線１０２と電気的に接続され、第２のトランジスタ１２０のソース電極またはドレイン電極の一方は、第３の配線１０３と電気的に接続され、第２のトランジスタ１２０のソース電極またはドレイン電極の他方は、第４の配線１０４と電気的に接続され、容量素子１５０の他方の電極は第６の配線１０６に電気的に接続されている。
【００４３】
ここで、第１のトランジスタ１１０と第２のトランジスタ１２０とは、チャネル形成領域の禁制帯幅が異なる材料で形成することが好ましい。例えば、第１のトランジスタ１１０を酸化物半導体で形成し、第２のトランジスタ１２０を酸化物半導体以外の半導体材料（シリコンなど）で形成することができる。
【００４４】
酸化物半導体を用いたトランジスタは、オフ電流が極めて低い電気特性を有するため、長時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することができる。一方、酸化物半導体以外の材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。したがって、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶装置を構成することができる。なお、本明細書における回路図において、酸化物半導体を用いたトランジスタを適用することが好ましいトランジスタには、「ＯＳ」の文字を付加している。
【００４５】
また、第１のトランジスタ１１０および第２のトランジスタ１２０の両方が酸化物半導体を用いたトランジスタであってもよい。または、第１のトランジスタ１１０および第２のトランジスタ１２０の両方が酸化物半導体以外の半導体材料（シリコンなど）を用いたトランジスタであってもよい。
【００４６】
図２に示す半導体装置では、第２のトランジスタ１２０のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００４７】
情報の書き込みおよび保持について説明する。まず、第２の配線１０２の電位を第１のトランジスタ１１０がオン状態となる電位にして、第１のトランジスタ１１０をオン状態とする。
【００４８】
上記動作により、第１の配線１０１の電位が、第２のトランジスタ１２０のゲート電極、および容量素子１５０に与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。
【００４９】
その後、第２の配線１０２の電位を第１のトランジスタ１１０がオフ状態となる電位にして、第１のトランジスタ１１０をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。第１のトランジスタ１１０のオフ電流は極めて小さいため、ノードＦＮの電荷は長時間にわたって保持される。
【００５０】
次に情報の読み出しについて説明する。第４の配線１０４に所定の電位（定電位）を与えた状態で、第６の配線１０６に適切な電位（読み出し電位）を与えると、ノードＦＮに保持された電荷量に応じて、第３の配線１０３は異なる電位をとる。
【００５１】
一般に、第２のトランジスタ１２０をｎチャネル型とすると、第２のトランジスタ１２０のゲート電極（ノードＦＮ）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、第２のトランジスタ１２０のゲート電極（ノードＦＮ）にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなる。
【００５２】
ここで、見かけのしきい値電圧とは、第２のトランジスタ１２０を「オン状態」とするために必要な第６の配線１０６の電位をいうものとする。したがって、第６の配線１０６の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、第２のトランジスタ１２０のゲート電極（ノードＦＮ）に与えられた電荷を判別できる。
【００５３】
例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第６の配線１０６の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、第２のトランジスタ１２０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第６の配線１０６の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、第２のトランジスタ１２０は「オフ状態」のままである。このため、第３の配線１０３の電位を判別することで、保持されている情報を読み出すことができる。
【００５４】
なお、メモリセルをアレイ状に配置して用いる場合は、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さないメモリセルにおいては、ゲート電極に与えられている電位にかかわらず、第２のトランジスタ１２０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第６の配線１０６に与えればよい。または、ゲート電極に与えられている電位にかかわらず、第２のトランジスタ１２０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第６の配線１０６に与えればよい。
【００５５】
図２に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間中に電力を供給する動作を行ってもよい。
【００５６】
また、上述した駆動方法においては、ノードＦＮへの情報の書き込みに高い電圧を必要とせず、第２のトランジスタ１２０の劣化の問題もない。例えば、従来の不揮発性メモリのような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う動作がないため、第２のトランジスタ１２０のゲート絶縁膜の劣化などの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【００５７】
一方で、トランジスタの微細化が進むにつれ、ゲート絶縁膜は容量維持のために、その膜厚を薄くしなければならなくなる。薄いゲート絶縁膜では、トンネル電流によりゲートリーク電流が増加する。そのため、上述した半導体装置においては、容量素子１５０に保持された電荷が第２のトランジスタ１２０を介して放出されてしまうことがある。
【００５８】
図３は、図２に示す半導体装置、読み出し用の選択スイッチとして動作する第４のトランジスタ１４０、および各配線の具体的な接続状態を示す回路図である。
【００５９】
第１の配線１０１はビット線（ＢＬ）としての機能、第２の配線１０２は情報を書き込むためのワード線（ＷＬ１）としての機能、第４の配線１０４は基準電位線（ＳＬ）としての機能、第７の配線１０７は情報を読み出すためのワード線（ＷＬ２）としての機能を有することができる。なお、図３に示す回路図では、図２に示す第３の配線１０３は第１の配線１０１と共用、第６の配線１０６は第４の配線１０４と共用されている。
【００６０】
図４は、図３に示す回路図で構成される半導体装置の動作を説明するタイミングチャートの一例である。なお、図４では各配線の電位およびノードＦＮの電位を示している。
【００６１】
まず、スタンバイ期間Ｔ１において、ノードＦＮの電位は”Ｈｉｇｈ”（例えばＶＤＤ、以下”１”と表記）または”Ｌｏｗ”（例えばＧＮＤ、以下”０”と表記）のいずれであってもよい。また、第４の配線１０４（ＳＬ）の電位は常時低電位（例えばＧＮＤ）とする。
【００６２】
次に、書き込み期間Ｔ２において、第１の配線１０１（ＢＬ）の電位を”１”または”０”とし、第２の配線１０２（ＷＬ１）の電位を高電位（例えばＶＤＤ＋第１のトランジスタ１１０のしきい値電圧）以上として第１のトランジスタ１１０をオンとすることで、ノードＦＮに”１”または”０”を書き込む。
【００６３】
次のスタンバイ期間Ｔ３において、第１のトランジスタ１１０をオフとすると、当該トランジスタの極めて小さいオフ電流の効果で理想的にはノードＦＮの電位は保持される。しかしながら、ノードＦＮに”１”が書き込まれており、かつ第２のトランジスタ１２０のゲートリーク電流（ＩＧ）が大きい場合は、容量素子１５０から電荷が流出し、図中点線で示すようにノードＦＮの電位が低下してしまう。
【００６４】
次の読み出し期間Ｔ４の初期において、第１の配線１０１（ＢＬ）の電位を高電位（例えばＶＤＤ）にプリチャージし、第７の配線１０７を高電位（例えばＶＤＤ）とすると、選択スイッチである第４のトランジスタ１４０がオンし、ノードＦＮの電位に従って第１の配線１０１（ＢＬ）の電位が変化する。
【００６５】
このとき、ノードＦＮに”１”が書き込まれており、かつ第２のトランジスタ１２０のゲートリーク電流（ＩＧ）が無視できるほどに小さい場合は、第１の配線１０１（ＢＬ）の電位は急速にＧＮＤに近づき、”１”を読み出すことができる。
【００６６】
一方、第２のトランジスタ１２０のゲートリーク電流（ＩＧ）が大きい場合は、ノードＦＮの電位が低下していることから第２のトランジスタ１２０のオン電流が規定値以下となるため、第１の配線１０１（ＢＬ）の電位は図中点線で示すようにＧＮＤまで十分に低下しない。したがって、”１”が正確に読み出せないことがある。
【００６７】
上記の問題点を改善するため、本発明の一態様の半導体装置は、図１に示す回路構成とする。図１に示す半導体装置は、図２に示す半導体装置の構成に加えて、ノードＦＮと第２のトランジスタ１２０の間に第３のトランジスタ１３０を接続した構成となっている。具体的には、第３のトランジスタ１３０のソース電極またはドレイン電極の一方とノードＦＮを電気的に接続し、ソース電極またはドレイン電極の他方と第２のトランジスタ１２０のゲート電極を電気的に接続する。また、第３のトランジスタ１３０のゲート電極は第５の配線１０５と電気的に接続する。
【００６８】
第３のトランジスタ１３０には、第１のトランジスタ１１０と同様にオフ電流が極めて低い電気特性を有する酸化物半導体を用いたトランジスタを用いることが好ましい。第３のトランジスタ１３０に当該酸化物半導体を用いたトランジスタを用いることで、第２のトランジスタ１２０のゲートリーク電流（ＩＧ）が大きい場合であっても、第３のトランジスタ１３０をオフすることでノードＦＮの電位を変化させることなく保持することができる。
【００６９】
図５は、図１に示す半導体装置、読み出し用の選択スイッチとして動作する第４のトランジスタ１４０、および各配線の具体的な接続状態を示す回路図である。
【００７０】
各配線の機能は図３の回路図の説明と同様である。また、第５の配線１０５は情報を書き込む、または読み出すためのワード線（ＷＬ３）として機能を有することができる。なお、図５に示す回路図では、図１に示す第３の配線１０３は第１の配線１０１と共用、第６の配線１０６は第４の配線１０４と共用されている。
【００７１】
図６は、図５に示す回路図で構成される半導体装置の動作を説明するタイミングチャートの一例である。なお、図６では各配線の電位およびノードＦＮの電位を示している。
【００７２】
まず、スタンバイ期間Ｔ１において、ノードＦＮの電位は”１”または”０”のいずれであってもよい。また、第４の配線１０４（ＳＬ）の電位は常時低電位（例えばＧＮＤ）とする。
【００７３】
次に、書き込み期間Ｔ２において、第１の配線１０１（ＢＬ）の電位を”１”または”０”とし、第２の配線１０２（ＷＬ１）の電位を高電位（例えばＶＤＤ＋第１のトランジスタ１１０のしきい値電圧）以上として第１のトランジスタ１１０をオンし、第５の配線１０５（ＷＬ３）の電位を高電位（例えばＶＤＤ＋第３のトランジスタ１３０のしきい値電圧）以上として第３のトランジスタ１３０をオンとすることで、ノードＦＮに”１”または”０”を書き込む。なお、第３のトランジスタ１３０をオンとする動作を行わずにノードＦＮにデータ電位を書き込むこともできる。
【００７４】
次のスタンバイ期間Ｔ３において、第５の配線１０５（ＷＬ３）の電位を低電位（例えばＧＮＤ）として第３のトランジスタ１３０をオフすることで、ノードＦＮと第２のトランジスタ１２０との接続を遮断する。第３のトランジスタ１３０には第１のトランジスタ１１０と同様に酸化物半導体を用いたオフ電流の極めて小さいトランジスタが用いられており、第２のトランジスタ１２０のゲートリーク電流（ＩＧ）が大きい場合であってもノードＦＮの電位は保持されることになる。
【００７５】
そして、次の読み出し期間Ｔ４の初期において、第１の配線１０１（ＢＬ）の電位を高電位（例えばＶＤＤ）にプリチャージし、第５の配線１０５（ＷＬ３）を高電位として第３のトランジスタ１３０をオンし、第７の配線１０７を高電位として第４のトランジスタ１４０をオンとする。このとき、第１の配線１０１（ＢＬ）の電位はノードＦＮの電位に従って変化するため、”１”または”０”の正常なデータを読み出すことができる。
【００７６】
なお、読み出し期間Ｔ４の初期において、第２のトランジスタ１２０のゲートリーク電流（ＩＧ）が大きい場合は、第２のトランジスタ１２０のゲート容量分だけノードＦＮの電位が低下することがあるが、容量素子１５０の容量が十分に大きければ、その影響は軽微となるため正常なデータを読み出すことができる。また、読み出しのみが頻繁に行われるような用途で使用される場合は、定期的に書き込み動作を行ってもよい。
【００７７】
また、本発明の一態様の半導体装置は、図７（Ａ），（Ｂ）に示すように、第１のトランジスタ１１０および第３のトランジスタ１３０にバックゲートを設けた構成であってもよい。図７（Ａ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。また、図７（Ｂ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。なお、図７（Ｂ）においては、バックゲートが第４の配線１０４（ＳＬ）と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。
【００７８】
また、上記半導体装置の説明において、いずれのトランジスタもｎチャネル型であるものとして説明したが、ｐチャネル型であってもよい。例えば、図８に示すように、第２のトランジスタ１２０および第４のトランジスタ１４０をｐチャネル型とすることもできる。もちろん、図７の構成と図８の構成を組み合わせてもよい。また、情報を保持するために酸化物半導体を用いたトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００７９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００８０】
（実施の形態２）
本実施の形態では、実施の形態１で説明した第１のトランジスタ１１０および第３のトランジスタ１３０に適用可能なトランジスタについて図面を用いて説明する。
【００８１】
図９（Ａ）、（Ｂ）、（Ｃ）は、上記トランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図９（Ｂ）に相当する。また、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ａ３−Ａ４の断面図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
【００８２】
図９（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタは、基板２１０上に形成された下地絶縁膜２２０、当該下地絶縁膜上に形成された、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２の順で形成された積層、当該積層の一部と接するように形成されたソース電極層２４０およびドレイン電極層２５０、下地絶縁膜２２０、当該積層、ソース電極層２４０およびドレイン電極層２５０のそれぞれの一部と接する第３の酸化物半導体層２３３、当該第３の酸化物半導体層２３３上に形成されたゲート絶縁膜２６０、当該ゲート絶縁膜２６０上に形成されたゲート電極層２７０、ソース電極層２４０、ドレイン電極層２５０、およびゲート電極層２７０上に形成された絶縁層２８０を有する。
【００８３】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００８４】
第１の酸化物半導体層２３１は下地絶縁膜２２０の表面に対して垂直方向にｃ軸配向する結晶層を有し、第２の酸化物半導体層２３２は第１の酸化物半導体層２３１の上面に対して垂直方向にｃ軸配向する結晶層を有することが好ましい。
【００８５】
また、第３の酸化物半導体層２３３は、上記積層の表面に対してｃ軸が垂直方向に配向する結晶層を含んで形成されていることが好ましい。
【００８６】
また、絶縁層２８０上に酸化物で形成された絶縁層２８５が形成されていてもよい。当該絶縁層は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。また、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、および第３の酸化物半導体層２３３の総称を酸化物半導体層２３０とする。
【００８７】
次に、図９（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタの構成要素について詳細を説明する。
【００８８】
基板２１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート電極層２７０、ソース電極層２４０、およびドレイン電極層２５０の少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
【００８９】
下地絶縁膜２２０は、基板２１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体層２３０に酸素を供給する役割を担うことができる。したがって、下地絶縁膜２２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板２１０が他のデバイスが形成された基板である場合、下地絶縁膜２２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【００９０】
また、トランジスタのチャネルが形成される領域において酸化物半導体層２３０は、基板２１０側から第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、第３の酸化物半導体層２３３が積層された構造を有している。また、図９（Ｃ）のチャネル幅方向の断面図に示すように、チャネル形成領域において第３の酸化物半導体層２３３は、第１の酸化物半導体層２３１および第２の酸化物半導体層２３２からなる積層の側面、上面、当該側面と対向する側面を覆うように形成される。したがって、チャネル形成領域において第２の酸化物半導体層２３２は、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３で取り囲まれている構造となっている。
【００９１】
ここで、一例としては、第２の酸化物半導体層２３２には、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
【００９２】
なお、本実施の形態では、酸化物半導体層２３０が三層の積層である場合について詳細を説明するが、酸化物半導体層２３０が一層、二層または四層以上であってもよい。酸化物半導体層２３０が一層の場合は、例えば、図１０（Ａ）に示す構成とすることができ、酸化物半導体層２３０には第２の酸化物半導体層２３２に相当する層を用いればよい。また、酸化物半導体層２３０が二層の場合は、例えば、図１０（Ｂ）に示すように、酸化物半導体層２３０は第３の酸化物半導体層２３３を設けない構成とすればよい。この構成の場合、第２の酸化物半導体層２３２と第１の酸化物半導体層２３１を入れ替えることもできる。また、酸化物半導体層２３０が三層の場合であっても、図１０（Ｃ）に示すような図９とは異なる構成とすることができる。また、四層以上である場合は、例えば、本実施の形態で説明する三層構造の積層に対して他の酸化物半導体層を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体層を挿入する構成とすることができる。
【００９３】
第１の酸化物半導体層２３１および第３の酸化物半導体層２３３は、第２の酸化物半導体層２３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体層２３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
【００９４】
このような構造において、ゲート電極層２７０に電界を印加すると、酸化物半導体層２３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層２３２にチャネルが形成される。すなわち、第２の酸化物半導体層２３２とゲート絶縁膜２６０との間に第３の酸化物半導体層２３３が形成されていることよって、トランジスタのチャネルがゲート絶縁膜と接しない構造となる。
【００９５】
また、第１の酸化物半導体層２３１は、第２の酸化物半導体層２３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層２３２と下地絶縁膜２２０が接した場合の界面と比較して、第２の酸化物半導体層２３２と第１の酸化物半導体層２３１の界面に界面準位を形成しにくくなる。該界面準位が形成されると、当該界面はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体層２３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
【００９６】
また、第３の酸化物半導体層２３３は、第２の酸化物半導体層２３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層２３２とゲート絶縁膜２６０が接した場合の界面と比較して、第２の酸化物半導体層２３２と第３の酸化物半導体層２３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層２３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
【００９７】
第１の酸化物半導体層２３１および第３の酸化物半導体層２３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層２３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３は、第２の酸化物半導体層２３２よりも酸素欠損が生じにくいということができる。
【００９８】
なお、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、第３の酸化物半導体層２３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層２３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体層２３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体層２３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体層２３２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【００９９】
なお、本明細書において酸化物半導体層の組成を説明する原子数比には、母材料の原子数比を示す意味も含まれる。酸化物半導体材料をターゲットとしてスパッタ法で成膜を行った場合、スパッタガス種やその比率、ターゲットの密度、および成膜条件によって、成膜される酸化物半導体層の組成が母材料のターゲットとは異なってしまうことがある。したがって、本明細書では酸化物半導体層の組成を説明する原子数比には、母材料の原子数比を含めることとする。例えば、成膜方法にスパッタ法を用いた場合に、原子数比が１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物膜とは、原子数比が１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物材料をターゲットに用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜と言い換えることができる。
【０１００】
第１の酸化物半導体層２３１および第３の酸化物半導体層２３３におけるＺｎおよびＯを除いた場合のＩｎとＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層２３２におけるＺｎおよびＯを除いた場合のＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０１０１】
第１の酸化物半導体層２３１および第３の酸化物半導体層２３３の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層２３２の厚さは、１ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１０２】
このように、酸化物半導体層２３０を第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、第３の酸化物半導体層２３３の積層構造とすることで、第２の酸化物半導体層２３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
【０１０３】
第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、第３の酸化物半導体層２３３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、第３の酸化物半導体層２３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、第３の酸化物半導体層２３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表している。
【０１０４】
主成分を共通として積層された酸化物半導体層２３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【０１０５】
例えば、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３にはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：６（原子数比）、第２の酸化物半導体層２３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
【０１０６】
酸化物半導体層２３０における第２の酸化物半導体層２３２はウェル（井戸）となり、酸化物半導体層２３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体層２３２に形成される。なお、酸化物半導体層２３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【０１０７】
また、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体層２３１および第３の酸化物半導体層２３３があることにより、第２の酸化物半導体層２３２と当該トラップ準位とを遠ざけることができる。
【０１０８】
ただし、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３の伝導帯下端のエネルギーと、第２の酸化物半導体層２３２の伝導帯下端のエネルギーとの差が小さい場合、第２の酸化物半導体層２３２の電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０１０９】
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３の伝導帯下端のエネルギーと、第２の酸化物半導体層２３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【０１１０】
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０１１１】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２および第３の酸化物半導体層２３３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０１１２】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
【０１１３】
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０１１４】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０１１５】
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
【０１１６】
ソース電極層２４０およびドレイン電極層２５０には、酸素と結合し易い導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。
【０１１７】
酸素と結合しやすい導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合しやすい導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には加熱工程があることから、上記現象により、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
【０１１８】
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御が困難な場合（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極層およびドレイン電極層に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない。
【０１１９】
このような場合にはソース電極層２４０およびドレイン電極層２５０には、上述した材料よりも酸素と結合しにくい導電材料を用いることもできる。当該導電材料としては、例えば、窒化タンタル、窒化チタン、金、白金、パラジウムまたはルテニウムを含む材料などを用いることができる。なお、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
【０１２０】
ゲート絶縁膜２６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜２６０は上記材料の積層であってもよい。
【０１２１】
ゲート電極層２７０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極層は、上記材料の積層であってもよい。また、当該ゲート電極層には、窒素を含んだ導電膜を用いてもよい。
【０１２２】
ゲート絶縁膜２６０、およびゲート電極層２７０上には絶縁層２８０が形成されていることが好ましい。当該絶縁層には、酸化アルミニウムを用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層２３０への混入防止、酸化物半導体層２３０を構成する主成分材料である酸素の酸化物半導体層からの放出防止、下地絶縁膜２２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。
【０１２３】
また、絶縁層２８０上には絶縁層２８５が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい。
【０１２４】
ここで、絶縁層２８５は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、基板温度が１００℃以上７００℃以下、  または１００℃以上５００℃以下の範囲で行われる昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。当該酸化物絶縁層から放出される酸素はゲート絶縁膜２６０を経由して酸化物半導体層２３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０１２５】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。
【０１２６】
しかしながら、本発明の一態様のトランジスタでは、前述したように、第２の酸化物半導体層２３２のチャネルが形成される領域を覆うように第３の酸化物半導体層２３３が形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。
【０１２７】
また、本発明の一態様のトランジスタは、図１１のチャネル幅方向の断面図に示すような、チャネル幅方向における第２の酸化物半導体層２３２の上面の長さ（Ｗ）が当該第２の酸化物半導体層の膜厚と同じ程度にまで縮小された構造、またはＷが当該第２の酸化物半導体層の膜厚よりも小さい構造において、特に電気特性を向上させることができる。
【０１２８】
ここで、下地絶縁膜２２０の凸部の高さをｈ、第１の酸化物半導体層２３１の厚さをｔ１、第３の酸化物半導体層２３３の厚さをｔ３、およびゲート絶縁膜２６０の厚さｔＧＩとするとき、（ｈ＋ｔ１）と（ｔ３＋ｔＧＩ）の差である距離Ｈは、０より大きく、好ましくはＷの５％以上３００％未満、より好ましくはＷの１０％以上３００％未満とする。また、距離ＨはＷ未満であると好ましく、第１の酸化物半導体層２３１の厚さｔ１未満であるとさらに好ましい。
【０１２９】
このような構成にすることで、ゲート電極層２７０は、第２の酸化物半導体層２３２を取り囲むため、ゲート電極層２７０から第２の酸化物半導体層２３２に印加される電界は第２の酸化物半導体層２３２の全体に及び、オン電流が高められる。このようなトランジスタの構造をＳｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、第２の酸化物半導体層２３２全体に電流を流すことができる。第２の酸化物半導体層２３２中に電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。また、第２の酸化物半導体層２３２の膜厚を厚くすると、オン電流をさらに向上させることができる。
【０１３０】
したがって、本発明の一態様のトランジスタは、トランジスタが微細化された場合においても十分に高いオン電流を得ることができる。
【０１３１】
また、本発明の一態様のトランジスタは、第２の酸化物半導体層２３２を第１の酸化物半導体層２３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導体層２３２を三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を小さくさせることができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、半導体装置の消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
【０１３２】
また、本発明の一態様のトランジスタは、図１２（Ａ）、（Ｂ）、（Ｃ）に示すように、酸化物半導体層２３０と基板２１０との間に導電膜２７２を備えていてもよい。当該導電膜を第２のゲート電極（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極層２７０と導電膜２７２を同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極層２７０とは異なる定電位を導電膜２７２に供給すればよい。なお、導電膜２７２に電位を供給するための配線および接続部等は図示していない。
【０１３３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１３４】
（実施の形態３）
本実施の形態では、実施の形態２の図９で説明したトランジスタの作製方法について、図１３および図１４を用いて説明する。
【０１３５】
基板２１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
【０１３６】
下地絶縁膜２２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層２３０と接する上層は酸化物半導体層２３０への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
【０１３７】
また、下地絶縁膜２２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁膜２２０から酸化物半導体層２３０への酸素の供給をさらに容易にすることができる。
【０１３８】
なお、基板２１０の表面が絶縁体であり、後に設ける酸化物半導体層２３０への不純物拡散の影響が無い場合は、下地絶縁膜２２０を設けない構成とすることができる。
【０１３９】
次に、下地絶縁膜２２０上に第１の酸化物半導体層２３１となる第１の酸化物半導体膜３３１および第２の酸化物半導体層２３２となる第２の酸化物半導体膜３３２をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜する（図１３（Ａ）参照）。
【０１４０】
次に、第１の酸化物半導体膜３３１および第２の酸化物半導体膜３３２を選択的にエッチングすることで第１の酸化物半導体層２３１および第２の酸化物半導体層２３２を形成する（図１３（Ｂ）参照）。このとき、図示するように下地絶縁膜２２０を若干過度にエッチングしてもよい。下地絶縁膜２２０を過度にエッチングすることで、後に形成するゲート電極で第２の酸化物半導体層２３２を覆いやすくすることができる。また、トランジスタのチャネル幅方向における断面においては、第２の酸化物半導体層２３２の上面から側面にかけて曲率を有するような形状とする。
【０１４１】
なお、第１の酸化物半導体膜３３１および第２の酸化物半導体膜３３２を選択的にエッチングする際に、フォトレジストのみでなく金属膜等のハードマスクを用いてもよい。また、当該金属膜上に有機樹脂を形成してもよい。例えば、当該金属膜として、５ｎｍ程度のタングステン膜などを用いることができる。
【０１４２】
また、上記エッチングの方法としては、第１の酸化物半導体膜３３１および第２の酸化物半導体膜３３２のエッチングレートの差が小さいドライエッチング法を用いることが好ましい。
【０１４３】
第１の酸化物半導体層２３１および第２の酸化物半導体層２３２の積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
【０１４４】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１４５】
第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、および後の工程で形成される第３の酸化物半導体層２３３には、実施の形態２で説明した材料を用いることができる。
【０１４６】
また、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、および第３の酸化物半導体層２３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０１４７】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【０１４８】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１４９】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０１５０】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１５１】
ただし、実施の形態２に詳細を記したように、第２の酸化物半導体層２３２は、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３よりも電子親和力が大きい材料を選択する。
【０１５２】
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
【０１５３】
第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、第３の酸化物半導体層２３３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用いることができる。
【０１５４】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１５５】
また、第２の酸化物半導体層２３２は、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体層２３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
【０１５６】
以下では、酸化物半導体膜の構造について説明する。
【０１５７】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【０１５８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１５９】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１６０】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１６１】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【０１６２】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１６３】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１６４】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１６５】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１６６】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１６７】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１６８】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１６９】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１７０】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１７１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１７２】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１７３】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１７４】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１７５】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１７６】
次に、微結晶酸化物半導体膜について説明する。
【０１７７】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１７８】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１７９】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１８０】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１８１】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状又はペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１８２】
第２の酸化物半導体層２３２がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の酸化物半導体層２３２を成膜するために用いるスパッタ用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ１：ｂ１：ｃ１とすると、ａ１／ｂ１は、１／３以上６以下、さらには１以上６以下であって、ｃ１／ｂ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｃ１／ｂ１を１以上６以下とすることで、第２の酸化物半導体層２３２としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝５：５：６等がある。
【０１８３】
第１の酸化物半導体層２３１および第３の酸化物半導体層２３３がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３を成膜するために用いるスパッタ用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ２：ｂ２：ｃ２とすると、ａ２／ｂ２＜ａ１／ｂ１であって、ｃ２／ｂ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｃ２／ｂ２を１以上６以下とすることで、第１の酸化物半導体層２３１および第３の酸化物半導体層２３３としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝２：３：２、Ｉｎ：Ｍ：Ｚｎ＝２：３：３、Ｉｎ：Ｍ：Ｚｎ＝２：３：４、Ｉｎ：Ｍ：Ｚｎ＝２：３：６等がある。
【０１８４】
第２の酸化物半導体層２３２の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体層２３２の結晶性を高め、さらに下地絶縁膜２２０、第１の酸化物半導体層２３１から水素や水などの不純物を除去することができる。なお、第２の酸化物半導体層２３２を形成するエッチングの前に第１の加熱工程を行ってもよい。
【０１８５】
次に、第１の酸化物半導体層２３１および第２の酸化物半導体層２３２上にソース電極層２４０およびドレイン電極層２５０となる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。または、ＣＶＤ法によりタングステン膜を形成してもよい。
【０１８６】
次に、第１の導電膜を第２の酸化物半導体層２３２上で分断するようにエッチングし、ソース電極層２４０およびドレイン電極層２５０を形成する（図１３（Ｃ）参照）。このとき、第１の導電膜の過度のエッチングによって、第２の酸化物半導体層２３２の一部がエッチングされた形状となってもよい。
【０１８７】
次に、第１の酸化物半導体層２３１、第２の酸化物半導体層２３２、ソース電極層２４０およびドレイン電極層２５０上に、第３の酸化物半導体層２３３となる第３の酸化物半導体膜３３３を形成する。このとき、第３の酸化物半導体膜３３３の第２の酸化物半導体層２３２との界面近傍は微結晶層とし、当該微結晶層上はｃ軸配向した結晶層としてもよい。
【０１８８】
なお、第３の酸化物半導体膜３３３の形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第３の酸化物半導体膜３３３から水素や水などの不純物を除去することができる。また、第１の酸化物半導体層２３１および第２の酸化物半導体層２３２から、さらに水素や水などの不純物を除去することができる。
【０１８９】
次に、第３の酸化物半導体膜３３３上にゲート絶縁膜２６０となる絶縁膜３６０を形成する。絶縁膜３６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、絶縁膜３６０は、上記材料の積層であってもよい。絶縁膜３６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１９０】
次に、絶縁膜３６０上にゲート電極層２７０となる第２の導電膜３７０を形成する（図１４（Ａ）参照）。第２の導電膜３７０としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電膜３７０は、スパッタ法やＣＶＤ法などにより形成することができる。また、第２の導電膜３７０としては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。
【０１９１】
次に、ゲート電極層２７０を形成するためのレジストマスクを用いて、第２の導電膜３７０を選択的にエッチングし、ゲート電極層２７０を形成する。
【０１９２】
続いて、上記レジストマスクまたはゲート電極層２７０をマスクとして絶縁膜３６０を選択的にエッチングし、ゲート絶縁膜２６０を形成する。
【０１９３】
続いて、上記レジストマスクまたはゲート電極層２７０をマスクとして第３の酸化物半導体膜３３３をエッチングし、第３の酸化物半導体層２３３を形成する（図１４（Ｂ）参照）。
【０１９４】
上記、第２の導電膜３７０、絶縁膜３６０、および第３の酸化物半導体膜３３３のエッチングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法はドライエッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッチング方法を選択してもよい。
【０１９５】
次に、ソース電極層２４０、ドレイン電極層２５０、およびゲート電極層２７０上に絶縁層２８０および絶縁層２８５を形成する（図１４（Ｃ）参照）。絶縁層２８０および絶縁層２８５は、下地絶縁膜２２０と同様の材料、方法を用いて形成することができる。なお、絶縁層２８０には酸化アルミニウムを用いることが特に好ましい。
【０１９６】
また、絶縁層２８０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層２８０から酸化物半導体層２３０への酸素の供給をさらに容易にすることができる。
【０１９７】
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜２２０、ゲート絶縁膜２６０、絶縁層２８０から過剰酸素が放出されやすくなり、酸化物半導体層２３０の酸素欠損を低減することができる。
【０１９８】
以上の工程で、図９に示すトランジスタを作製することができる。
【０１９９】
ここで、実施の形態１に示す半導体装置（図１参照）について、図９に示すトランジスタを適用した場合の断面図の一例を図１５（Ａ）に示す。
【０２００】
図１５（Ａ）に示す半導体装置は、上部に第１の半導体材料を用いた第１のトランジスタ１１０および第３のトランジスタ１３０、ならびに容量素子１５０、下部に第２の半導体材料を用いた第２のトランジスタ１２０を有している。
【０２０１】
また、容量素子１５０は、一方の電極をトランジスタのソース電極またはドレイン電極、他方の電極をトランジスタのゲート電極、誘電体をトランジスタの第３の酸化物半導体層およびゲート絶縁膜と同じ材料を用いる構造とすることで、第１のトランジスタ１１０および第３のトランジスタ１３０と同時に形成することができる。
【０２０２】
第１のトランジスタ１１０および第３のトランジスタ１３０は実施の形態１で説明したように酸化物半導体を用いて形成される。また、第２のトランジスタ１２０は、半導体材料（例えば、結晶性シリコンなど）を含む基板４００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０２０３】
基板４００上には第２のトランジスタ１２０を囲むように素子分離絶縁層４１０が設けられており、第２のトランジスタ１２０を覆うように絶縁層４２０が設けられている。なお、素子分離絶縁層４１０は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
【０２０４】
例えば、基板４００に結晶性シリコン基板を用いた場合、第２のトランジスタ１２０は高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０２０５】
絶縁層４２０上には、第１のトランジスタ１１０および第３のトランジスタ１３０が設けられる。第１のトランジスタ１１０のソース電極またはドレイン電極の一方は第３のトランジスタ１３０のソース電極またはドレイン電極の一方と電気的に接続され、当該ソース電極またはドレイン電極の一方は第１の容量素子１５０の一方の電極として作用する。また、第３のトランジスタ１３０のソース電極またはドレイン電極の他方は、第２のトランジスタ１２０のゲート電極と電気的に接続される。
【０２０６】
また、図１５（Ｂ）に示すように、第１のトランジスタ１１０と重畳するように絶縁層４２０を介して電極４３１を設け、第３のトランジスタ１３０と重畳するように絶縁層４２０を介して電極４３３を設けることで図１２のトランジスタを適用した半導体装置を構成することができる。電極４３１および電極４３３はバックゲートとして作用させることができる。
【０２０７】
図１５（Ａ）、（Ｂ）に示すように、第２のトランジスタ１２０を形成する基板上に第１のトランジスタ１１０および容量素子１５０を形成することができるため、半導体装置の集積度を高めることができる。
【０２０８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２０９】
（実施の形態４）
本実施の形態では、実施の形態１で説明した記憶装置を含むＣＰＵについて説明する。
【０２１０】
図１６は、実施の形態１で説明した記憶装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２１１】
図１６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２１２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２１３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２１４】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２１５】
図１６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０２１６】
図１６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２１７】
図１７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、トランジスタ７１１を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０２１８】
ここで、回路７０２には、実施の形態１で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０２１９】
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
【０２２０】
トランジスタ７０９およびトランジスタ７１１のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方と電気的に接続され、トランジスタ７１１のソースとドレインの他方は、トランジスタ７１０のゲートと電気的に接続される。ここで、トランジスタ７０９、トランジスタ７１１、および容量素子７０８の接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。
【０２２１】
スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２２２】
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２２３】
トランジスタ７０９の第１ゲート（第１のゲート電極層）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２２４】
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図１７では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
【０２２５】
なお、図１７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２２６】
トランジスタ７０９は、実施の形態１で説明した半導体装置における第１のトランジスタ１１０に相当する。なお、図１７では第２ゲート（バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
【０２２７】
また、トランジスタ７１１は、実施の形態１で説明した半導体装置における第３のトランジスタ１３０に相当する。なお、図１７では第２ゲート（バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥ３を入力し、第２ゲートには制御信号ＷＥ４を入力することができる。制御信号ＷＥ４は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７１１のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ４は、トランジスタ７１１のしきい値電圧を制御するための電位信号であり、トランジスタ７１１のＩｃｕｔをより低減することができる。また、制御信号ＷＥ４は、制御信号ＷＥ３と同じ電位信号であってもよい。なお、トランジスタ７１１としては、第２ゲートを有さないトランジスタを用いることもできる。
【０２２８】
また、図１７において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９およびトランジスタ７１１以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、実施の形態１で説明した第２のトランジスタ１２０のようにシリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９およびトランジスタ７１１以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２２９】
図１７における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２３０】
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。
【０２３１】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９およびトランジスタ７１１として用いることによって、記憶素子７００に電源電圧が供給されない間もノードＭ２に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２３２】
また、スイッチ７０３およびスイッチ７０４を設けることによって、ノードＭ１のプリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２３３】
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２３４】
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２３５】
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２３６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２３７】
（実施の形態５）
本実施の形態では、他の実施の形態で説明した記憶装置、トランジスタ、またはＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）を用いることのできる電子機器の例について説明する。
【０２３８】
先の実施の形態で説明したトランジスタ、記憶装置、ＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１８に示す。
【０２３９】
図１８（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。本発明の一態様のトランジスタを有する記憶装置は、表示部８００２を動作するための駆動回路に用いることが可能である。
【０２４０】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様のトランジスタを有するＣＰＵ、記憶装置を用いることができる。
【０２４１】
図１８（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電子機器の一例である。
【０２４２】
また、図１８（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１８（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。
【０２４３】
また、図１８（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１８（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
【０２４４】
図１８（Ｂ）、（Ｃ）には、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
【０２４５】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０２４６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０２４７】
１０１    配線
１０２    配線
１０３    配線
１０４    配線
１０５    配線
１０６    配線
１０７    配線
１１０    第１のトランジスタ
１２０    第２のトランジスタ
１３０    第３のトランジスタ
１４０    第４のトランジスタ
１５０    容量素子
２１０    基板
２２０    下地絶縁膜
２３０    酸化物半導体層
２３１    第１の酸化物半導体層
２３２    第２の酸化物半導体層
２３３    第３の酸化物半導体層
２４０    ソース電極層
２５０    ドレイン電極層
２６０    ゲート絶縁膜
２７０    ゲート電極層
２７２    導電膜
２８０    絶縁層
２８５    絶縁層
３３１    第１の酸化物半導体膜
３３２    第２の酸化物半導体膜
３３３    第３の酸化物半導体膜
３６０    絶縁膜
３７０    導電膜
４００    基板
４１０    素子分離絶縁層
４２０    絶縁層
４３１    電極
４３３    電極
７００    記憶素子
７０１    回路
７０２    回路
７０３    スイッチ
７０４    スイッチ
７０６    論理素子
７０７    容量素子
７０８    容量素子
７０９    トランジスタ
７１０    トランジスタ
７１１    トランジスタ
７１３    トランジスタ
７１４    トランジスタ
７２０    回路
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８００４    ＣＰＵ
８１００    警報装置
８１０１    マイクロコンピュータ
８１０２    検出部
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2015018594.tif 000003
【図２】
2015018594.tif 000004
【図３】
2015018594.tif 000005
【図４】
2015018594.tif 000006
【図５】
2015018594.tif 000007
【図６】
2015018594.tif 000008
【図７】
2015018594.tif 000009
【図８】
2015018594.tif 000010
【図９】
2015018594.tif 000011
【図１０】
2015018594.tif 000012
【図１１】
2015018594.tif 000013
【図１２】
2015018594.tif 000014
【図１３】
2015018594.tif 000015
【図１４】
2015018594.tif 000016
【図１５】
2015018594.tif 000017
【図１６】
2015018594.tif 000018
【図１７】
2015018594.tif 000019
【図１８】
2015018594.tif 000020