(57)【要約】【課題】高周波ノイズを低減でき、かつ、小型化が可能な半導体モジュールを提供する。【解決手段】この発明に従った半導体モジュール１は、半導体チップ１０と、半導体チップ１０を内部に収納する筺体２０と、一方端が半導体チップ１０と電気的に接続され、かつ他方端が筺体２０の外部に突出するように設けられた端子（外部導出端子および出力端子１６）と、当該端子の周囲を囲むように配置された磁性部材３０とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップを内部に収容する筺体と、
一方端が前記半導体チップと電気的に接続され、かつ他方端が前記筺体の外部に突出するように設けられた第１の端子と、
前記第１の端子の周囲を囲むように配置された磁性部材とを備える、半導体モジュール。
【請求項２】
前記筺体は、
開口部を有する枠体と、
前記開口部を覆うように前記枠体に連結される蓋体とを含み、
前記第１の端子は、前記蓋体を貫通して前記筐体の外部に突出するように設けられ、
前記磁性部材は、前記蓋体と一体的に形成される、請求項１に記載の半導体モジュール。
【請求項３】
前記磁性部材および前記蓋体は、前記第１の端子の周囲に沿って複数に分割可能である、請求項２に記載の半導体モジュール。
【請求項４】
前記磁性部材は、前記第１の端子の周囲に沿って複数に分割可能である、請求項１に記載の半導体モジュール。
【請求項５】
一方端が前記半導体チップと電気的に接続され、かつ他方端が前記筺体の外部に突出するように設けられた第２の端子をさらに備え、
前記磁性部材は、前記第１および第２の端子を一括して囲むように配置され、
前記第１および第２の端子は、前記半導体チップから見た突出方向が同じ向きであって、前記半導体チップとの間に流れる電流が互いに逆向きとなる、請求項１から請求項４のいずれか１項に記載の半導体モジュール。
【請求項６】
前記半導体チップは、ワイドバンドギャップ半導体素子を含む、請求項１から請求項５のいずれか１項に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体モジュールに関し、より特定的には、半導体モジュールにおいて、半導体チップのスイッチング動作時に発生する高周波ノイズを減衰するための技術に関する。
【背景技術】
【０００２】
半導体モジュールは、一般的に、少なくとも１つの半導体チップと、複数の端子と、筺体とを備えている。たとえばパワー半導体モジュールの場合、筺体内部には複数のパワー半導体チップが配置されている。複数の端子は、複数のパワー半導体チップにそれぞれ電気的に接続され、筺体の外部に引き出される（たとえば、実開昭６２−１８０９６１号公報参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】実開昭６２−１８０９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パワー半導体チップにおけるスイッチング素子としては、比較的高速でスイッチング動作が可能なゲート絶縁型トランジスタ（Insulated  Gate  Bipolar  Transistor）や電力用ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ等が主に適用されている。この種の半導体チップでは、従来より、シリコン（Ｓｉ）基板が広く用いられている。
【０００５】
さらに近年では、シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体の利用が進められつつある。ワイドバンドギャップ半導体は、代表的には、炭化珪素（ＳｉＣ）結晶、窒化ガリウム（ＧａＮ）およびダイヤモンドなどがある。ワイドバンドギャップ半導体素子は、シリコン半導体素子と比べて電子飽和速度が大きいため、より高速のスイッチング動作が可能である。また、ワイドバンドギャップ半導体素子は、シリコンに比べて高耐圧、低オン抵抗および高温環境での安定動作を特徴とするため、たとえば同じ電流駆動能力を有するシリコン半導体素子と比べて、半導体チップの実装面積を縮小することができる。これにより、半導体モジュールの小型化を実現できる。
【０００６】
その一方で、パワー半導体チップが高速でスイッチング動作を行なうと、オン／オフの切換わりの過渡状態で発生するスパイク電圧が増大するため、高周波の電圧変動が生じてしまう。この高周波の電圧変動がもたらす高周波ノイズは、パワー半導体チップの故障の要因となり得る。また、ノイズとして制御ＩＣ等の他の回路部品へ伝搬する可能性がある。したがって、ワイドバンドギャップ半導体をパワー半導体モジュールに適用するには、このような高周波ノイズへの対策が重要な課題となる。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、高周波ノイズを低減でき、かつ、小型化が可能な半導体モジュールを提供することである。
【課題を解決するための手段】
【０００８】
この発明に従った半導体モジュールは、半導体チップと、半導体チップを内部に収容する筺体と、一方端が半導体チップと電気的に接続され、かつ他方端が筺体の外部に突出するように設けられた第１の端子と、第１の端子の周囲を囲むように配置された磁性部材とを備える。
【発明の効果】
【０００９】
この発明によれば、高周波ノイズを低減でき、かつ小型化が可能な半導体モジュールを実現できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る半導体モジュールを上面から見たときの概略的な平面図である。
【図２】図１のＩＩ−ＩＩ線に沿った、第１の実施の形態に係る半導体モジュールの断面図である。
【図３】第１の実施の形態に係る半導体モジュールの分解斜視図である。
【図４】第１の実施の形態に係る半導体モジュールの等価回路図である。
【図５】半導体スイッチング素子のターンオフ時の電圧および電流の挙動を示した図である。
【図６】磁性部材の構成例を示す平面模式図である。
【図７】蓋体および磁性部材の他の構成例を示す平面模式図である。
【図８】第２の実施の形態に係る半導体モジュールを上面から見たときの概略的な平面図である。
【図９】図８のＩＸ−ＩＸ線に沿った、第２の実施の形態に係る半導体モジュールの断面図である。
【図１０】第２の実施の形態に係る半導体モジュールの等価回路図である。
【図１１】この発明の実施の形態に係る半導体モジュールの第１の変形例を示した断面図である。
【図１２】この発明の実施の形態に係る半導体モジュールの第２の変形例を示した断面図である。
【発明を実施するための形態】
【００１１】
[本願発明の実施形態の説明]
最初に本願発明の実施の形態の内容を列記して説明する。
【００１２】
（１）  この発明に従った半導体モジュールは、半導体チップと、半導体チップを内部に収容する筺体と、一方端が半導体チップと電気的に接続され、かつ他方端が筺体の外部に突出するように設けられた第１の端子と、第１の端子の周囲を囲むように配置された磁性部材とを備える。
【００１３】
この構成によれば、半導体チップのスイッチング動作時、第１の端子の寄生インダクタンスに起因して高周波ノイズが発生するところ、第１の端子の外周に配された磁性部材がこの高周波ノイズを減衰させる。これにより、高速スイッチング動作が可能な半導体チップを用いることができ、小型化された半導体モジュールを実現できる。
【００１４】
（２）  上記半導体モジュールにおいて、筺体は、開口部を有する枠体と、当該開口部を覆うように枠体に連結される蓋体とを含む。第１の端子は、筐体の蓋体を貫通して筐体の外部に突出するように設けられる。磁性部材は、蓋体と一体的に形成される。
【００１５】
この構成によれば、蓋体を筐体の枠体に取り付けることによって、第１の端子の周囲を囲むように磁性部材が配される。よって、磁性部材を容易に端子の外周に配置することができる。また、磁性部材を蓋体と一体化したことで、筐体の体格を変更する必要が生じない。この結果、半導体モジュールの小型化を妨げることなく、高周波ノイズを除去することができる。
【００１６】
（３）  上記半導体モジュールにおいて、磁性部材および蓋体は、第１の端子の周囲に沿って複数に分割可能である。
【００１７】
この構成によれば、第１の端子の形状によらず、蓋体を筐体の枠体に取り付けることができるとともに、磁性部材を第１の端子の周囲に容易に配置させることができる。
【００１８】
（４）  上記半導体モジュールにおいて、磁性部材は、第１の端子の周囲に沿って複数に分割可能である。
【００１９】
これによれば、磁性部材を蓋体と別体とする構成においても、第１の端子の形状によらず、磁性部材を端子の周囲に容易に配置させることができる。また、既存の半導体モジュールに対しても、設計変更を伴うことなく、磁性部材を設置することができる。
【００２０】
（５）  上記半導体モジュールは、一方端が半導体チップと電気的に接続され、かつ他方端が筺体の外部に突出するように設けられた第２の端子をさらに備える。磁性部材は、第１および第２の端子を一括して囲むように配置される。第１および第２の端子は、突出方向が同じ向きであって、半導体チップとの間に流れる電流が互いに逆向きとなる。
【００２１】
この構成によれば、第１および第２の端子の寄生インダクタンスが打ち消される（相互インダクタンス効果）ことにより、配線のインダクタンスを小さくできるため、半導体チップのスイッチング動作時に発生するスパイク電圧を低減できる。そして、相互インダクタンス効果によっても打ち消されなかった端子の寄生インダクタンスにより生じる高周波電流を、第１および第２の端子の周囲に配置された磁性部材が阻止する。この結果、高周波ノイズを確実に除去できる。
【００２２】
（６）  上記半導体モジュールにおいて、半導体チップは、ワイドバンドギャップ半導体素子を含む。
【００２３】
この構成によれば、半導体モジュールの低ノイズ化および小型化を実現できる。
[本願発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。
【００２４】
＜実施の形態１＞
図１〜図３を参照して、本発明の第１の実施の形態に係る半導体モジュール１を説明する。図１は、第１の実施の形態に係る半導体モジュール１を上面から見たときの概略的な平面図である。図２は、図１のＩＩ−ＩＩ線に沿った、第１の実施の形態に係る半導体モジュール１の断面図である。図３は、第１の実施の形態に係る半導体モジュール１の分解斜視図である。なお、図３では、半導体モジュール１の蓋体が外された状態が示される。
【００２５】
図１〜図３を参照して、第１の実施の形態に係る半導体モジュール１は、たとえばインバータ回路等に適用されるパワー半導体モジュールである。半導体モジュール１は、少なくとも１つの半導体チップ１０と、絶縁基板１１と、外部導出端子１５，１７と、出力端子１６と、ゲート端子１８ｇ，１９ｇと、ソース端子１８ｓ，１９ｓと、筺体２０と、磁性部材３０とを備える。
【００２６】
この実施の形態において、半導体チップ１０は、ワイドバンドギャップ半導体素子を含む。ワイドバンドギャップ半導体は、代表的には、炭化珪素（ＳｉＣ）結晶、窒化ガリウム（ＧａＮ）およびダイヤモンドなどがある。
【００２７】
ワイドバンドギャップ半導体素子は、シリコン半導体素子に比べて高耐圧、低オン抵抗、および高温環境での安定動作を特徴とする。半導体チップ１０をワイドバンドギャップ半導体素子によって作製することにより、たとえば同じ電流駆動能力を有するシリコン半導体素子に比べて、チップ面積を縮小することができる。したがって、この実施の形態によれば、半導体チップの実装面積（絶縁基板１１の面積）を削減できるため、小型化された半導体モジュールを実現できる。
【００２８】
一般にインバータ回路は、たとえばＦＥＴ、ＩＧＢＴなどのスイッチング素子と、スイッチング素子に逆並列に接続されたダイオードとにより構成される。このダイオードは、「フリーホイールダイオード」とも呼ばれる。シリコン系の半導体素子によってインバータ回路を構成する場合、一般に、スイッチング素子とフリーホイールダイオードとは、別個の半導体チップに作製される。
【００２９】
この実施の形態では、半導体チップ１０は、たとえばＳｉＣによって形成されたパワー半導体チップである。１つの実施の形態において、半導体チップ１０はパワーＭＯＳＦＥＴである。ＳｉＣによって形成されたＭＯＳＦＥＴの場合、ＭＯＳＦＥＴに内蔵されるダイオードを、フリーホイールダイオードとして利用することができる。したがって、この実施の形態によれば、筺体２０に収容される半導体チップの数を削減できる。
【００３０】
絶縁基板１１は、絶縁板１２と、絶縁板１２の一方の主表面に配置された電極パターン１３ａと、絶縁板１２の他方の主表面に配置された電極パターン１３ｂとを含む。
【００３１】
半導体チップ１０は、パワーＭＯＳＦＥＴであり、ドレイン電極と、ソース電極と、ゲート電極とを有する。この実施の形態では、ドレイン電極は、半導体チップ１０の裏面に形成される。ソース電極およびゲート電極は、半導体チップ１０の表面に形成される。
【００３２】
半導体チップ１０のドレイン電極（図示せず）は、はんだ等の導電材（図示せず）を介して電極パターン１３ａに電気的に接続される。半導体チップ１０のゲート電極およびソース電極（図示せず）はワイヤ１４によって電極パターン１３ａに電気的に接続される。
【００３３】
半導体チップ１０のゲート電極に接続される電極パターン１３ａは、図示しない導電材によってゲート端子１８ｇ（または１９ｇ）に接続される。半導体チップ１０のソース電極に接続される電極パターン１３ａは、図示しない導電材によってソース端子１８ｓ（または１９ｓ）に接続される。
【００３４】
筺体２０は、少なくとも１つの半導体チップ１０が搭載された絶縁基板１１を収容する。図２および図３に示されるように、筺体２０は、ベース２２と、枠体２４と、蓋体２５とを含む。
【００３５】
ベース２２は、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）等の金属を含む金属ベースであり得る。ベース２２は、絶縁基板１１の電極パターン１３ｂに電気的に接続される。ベース２２は、半導体チップ１０が発生した熱を筺体２０の外部に放出するための放熱版として機能し得る。さらにベース２２を、グラウンド電極として利用することもできる。
【００３６】
枠体２４は、絶縁体（たとえば樹脂）により形成される。枠体２４は、ベース２２を取り囲むように形成されて、筺体２０の側壁を構成する。ベース２２および枠体２４は、半導体チップ１０が実装された絶縁基板１１を収容する。絶縁基板１１は、筺体２０の内部において、図示しない封止樹脂によって封止される。
【００３７】
蓋体２５は、枠体２４に取り付けられて、筺体２０の開口部を閉じる。蓋体２５の四隅には、筺体２０と枠体２４とを連結するための連結部（たとえばねじ穴とする）２５ａが設けられている。蓋体２５の上面は、筺体２０の主表面の少なくとも一部を形成する。
【００３８】
蓋体２５の上面には、複数の孔部２６，２８が設けられている。複数の孔部２６，２８の各々は、蓋体２５の主表面を貫通している。図３に示すように、３個の孔部２６は、外部導出端子１５，１７および出力端子１６にそれぞれ対応する位置に設けられている。４個の孔部２８は、ゲート端子１８ｇ，１９ｇおよびソース端子１８ｓおよび１９ｄにそれぞれ対応する位置に設けられている。これにより、蓋体２５が枠体２４に取り付けられると、外部導出端子１５，１７、出力端子１６、ゲート端子１８ｇ，１９ｇおよびソース端子１８ｓ，１９ｓの各々は、対応する孔部２６（または２８）を通じて蓋体２５の内部から蓋体２５の外部へと引き出される。
【００３９】
出力端子１６は、図２に示すように、Ｌ字形状を有する。具体的には、出力端子１６は、引出部１６ａおよび延在部１６ｂを有する。引出部１６ａは、電極パターン１３ａに電気的に接続される。引出部１６ａは、蓋体２５の孔部２６を通じて筺体２０の内部から筺体２０の外部へと引出される。延在部１６ｂは、筺体２０の外部において、引出部１６ａと交差する方向に沿って延在する。
【００４０】
同様に、外部導出端子１５は、引出部１５ａ（図示せず）および延在部１５ｂを有する。外部導出端子１７は、引出部１７ａ（図示せず）および延在部１７ｂを有する。引出部１５ａ，１７ａは、電極パターン１３ａに電気的に接続されており、蓋体２５の孔部２６を通じて筺体２０の内部から筺体２０の外部へと引出される。
【００４１】
延在部１５ｂ，１６ｂ，１７ｂは、蓋体２５の上面に沿うように延在する。延在部１５ｂ，１６ｂ，１７ｂは、蓋体２５の上面に接してもよく、蓋体２５の上面から離れていてもよい。延在部１５ｂ，１６ｂ，１７ｂの各々は、図示しない外部電極（たとえば、バスバー）と電気的に接続される。
【００４２】
以下の説明では、外部導出端子１５，１７および出力端子１６を総称するときまたは不特定のものを示すときは、単に「端子」と称する。
【００４３】
この実施の形態では、図３に示すように、真っ直ぐの板状体からなる端子を、対応する孔部２６を通じて蓋体２５の上面に引出した後、蓋体２５の上面に沿うように折り曲げることにより、Ｌ字形状に成型する。
【００４４】
磁性部材３０は、フェライトまたは鉄粉などの磁性材料により形成される。磁性部材３０は、代表的にはフェライトコアで構成される。磁性部材３０は、中空筒状の形状を有しており、その内部に中空の空間が形成されている。磁性部材３０は端子の周囲を囲むように配置される。
【００４５】
この実施の形態では、磁性部材３０は、当該空間が蓋体２５の孔部２６を囲むように、蓋体２５と一体的に形成される。したがって、図３に示すように蓋体２５が枠体２４に取り付けられることによって、真っ直ぐの板状体からなる端子の周囲を囲むように磁性部材３０が設けられる。その後、端子をＬ字形状に成型することにより、図１および図２に示すように、端子の引出部の外周を囲むように磁性部材３０が配置される。このように、この実施の形態によれば、磁性部材３０を、端子の外周に容易に配置することができる。
【００４６】
なお、図１〜図３に示す磁性部材３０の形状は一例である。その中空の空間内に端子を貫通させることが可能であれば、どのような形状であってもよい。
【００４７】
図４は、第１の実施の形態に係る半導体モジュール１の等価回路図である。図４を参照して、半導体モジュール１は、ＭＯＳトランジスタＭ１，Ｍ２と、ダイオードＤ１，Ｄ２と、ソース端子１８ｓ，１９ｓと、ゲート端子１８ｇ，１９ｇと、外部導出端子１５，１７と、出力端子１６とを備える。
【００４８】
ＭＯＳトランジスタＭ１およびダイオードＤ１は、図２に示す半導体チップ１０の等価的表現である。すなわち、複数の半導体チップ１０が電気的に並列に接続される場合、ＭＯＳトランジスタＭ１は、並列に接続された複数のＭＯＳトランジスタを表わし、ダイオードＤ１は、複数のＭＯＳトランジスタのそれぞれに内蔵されるダイオードを表わしている。同様に、ＭＯＳトランジスタＭ２およびダイオードＤ２は、図２に示す半導体チップ１０の等価的表現である。
【００４９】
ＭＯＳトランジスタＭ１，Ｍ２は、外部導出端子１５，１７の間に電気的に直列に接続される。外部導出端子１５は、ＭＯＳトランジスタＭ１のドレイン電極に電気的に接続される。外部導出端子１７は、ＭＯＳトランジスタＭ２のソース電極に電気的に接続される。外部導出端子１５，１７は、それぞれ正極および負極に相当する。出力端子１６は、ＭＯＳトランジスタＭ１，Ｍ２の接続点に接続される。
【００５０】
ソース端子１８ｓ，１９ｓは、ＭＯＳトランジスタＭ１のソース電極およびＭＯＳトランジスタＭ２のソース電極にそれぞれ接続される。ゲート端子１８ｇ，１９ｇは、ＭＯＳトランジスタＭ１のゲート電極およびＭＯＳトランジスタＭ２のゲート電極にそれぞれ接続される。
【００５１】
半導体モジュール１に含まれる回路（図４に示す回路）の数は単数でも複数であってもよい。たとえば図４に示す回路の数が２つであれば、半導体モジュール１は単相インバータ回路を実現する。また、図４に示す回路の数が３つであれば、半導体モジュール１は三相インバータ回路を実現する。
【００５２】
ここで、図４に示す回路において、ＭＯＳトランジスタＭ１，Ｍ２がオンからオフに、またはオフからオンに切換わるとき、外部導出端子１５，１７および出力端子１６を流れる直流電流が変化する。外部導出端子１５，１７および出力端子１６はインダクタンスを有するため、ＭＯＳトランジスタＭ１，Ｍ２のスイッチングの際にはインダクタンスに比例したスパイク電圧が発生する。
【００５３】
スパイク電圧は、電流の流れる経路の配線のインダクタンスによって発生し、特にスイッチング素子がターンオフしたときに大きくなる。なお、スパイク電圧Ｖｓｐｉｋｅは、配線のインダクタンスＬと、ターンオフ時の電流通過率（ｄｉ／ｄｔ）との積で表わされる（Ｖｓｐｉｋｅ＝Ｌ×ｄｉ／ｄｔ）。
【００５４】
図５は、半導体スイッチング素子のターンオフ時の電圧および電流の挙動を示した図である。図５の縦軸は半導体スイッチング素子の出力電圧（ドレイン−ソース間電圧）および出力電流（ドレイン電流）を示し、横軸は時間を示す。
【００５５】
図５を参照して、半導体スイッチング素子がターンオフされると（時刻ｔ１）、半導体スイッチング素子に流れる電流が０に向けて低下する一方で、出力電圧が増加する。ターンオフ時に発生するスパイク電圧Ｖｓｐｉｋｅは出力電圧に重畳される。そのため、スパイク電圧が増大すると、出力電圧に、大きなオーバーシュートと、それに続く電圧振動とを生じさせる。このような出力電圧の振動は、高周波ノイズとなって制御ＩＣなどその他の部品の動作に影響を及ぼすという問題がある。
【００５６】
図５には、スイッチング速度が速い半導体スイッチング素子の出力電圧および出力電流が実線で示され、スイッチング速度が遅い半導体スイッチング素子の出力電圧および出力電流が破線で示されている。スイッチング速度が速くなるほど、ターンオフ時の電流通過率（ｄｉ／ｄｔ）の値が大きくなるため、大きなスパイク電圧が発生することになる。この大きなスパイク電圧に応じて電圧振動が増大すると、半導体モジュールの故障やノイズを引き起こす可能性がある。
【００５７】
この実施の形態では、半導体チップ１０をワイドバンドギャップ半導体素子によって作製することにより、同じ電流駆動能力を有するシリコン半導体素子と比べて、半導体チップの実装面積を縮小できる。その一方で、ワイドバンドギャップ半導体素子は、シリコン半導体素子と比べてスイッチング動作が高速であるため、上述したターンオフ時の電圧振動の問題が顕著となることが懸念される。
【００５８】
この実施の形態によれば、図４に示すように、外部導出端子１５，１７および出力端子１６にはそれぞれ、端子の周囲を囲むように磁性部材３０が配置されている。磁性部材３０の中空の空間内に端子を貫通させることによって、磁性部材３０および端子はインダクタを構成する。このインダクタは高周波になるほど高いインピーダンスを持つため、高周波電流を阻止するローパスフィルタとして働く。これにより、高周波ノイズを減衰させることができる。また、磁性部材３０にフェライトコアを用いた場合、インダクタの抵抗成分が大きいため、高周波電流の一部は磁性部材３０において磁気損失としてエネルギーが失われる。
【００５９】
このようにして磁性部材３０が高周波ノイズを除去するため、高速でスイッチング動作する半導体スイッチング素子（ワイドバンドギャップ半導体素子）によって半導体チップ１０を構成した場合においても、電圧振動を抑制できる。
【００６０】
また、磁性部材３０を筺体２０の内部に設けたことによって、半導体チップ１０が発生する高周波ノイズが筺体２０の外部に漏れるのを防止できる。さらに、筐体２０の外部（たとえばバスバーなど）にローパスフィルタを設ける構成と比較して、より効率的に高周波ノイズを除去できる。
【００６１】
さらに、この実施の形態では、磁性部材３０を蓋体２５と一体化したことにより、筐体２０の体格を変更させずに、端子の周囲を囲むように磁性部材３０を配置することができる。この結果、半導体モジュールの小型化を妨げることなく、高周波ノイズを効果的に除去することが可能となる。
【００６２】
＜磁性部材の構成例＞
次に、図６および図７を参照して、磁性部材３０の構成例について説明する。
【００６３】
図６は、磁性部材３０の構成例を示す平面模式図である。図７は、蓋体２５および磁性部材３０の他の構成例を示す平面模式図である。
【００６４】
図６（ａ）において、磁性部材３０は、外部導出端子１５，１７および出力端子１６の各端子の周囲を囲むように配置される。同図に示す磁性部材３０は、図１〜図３に示した半導体モジュールにおける磁性部材３０と同じ構成である。
【００６５】
これに対して、図６（ｂ）では、磁性部材３０は、外部導出端子１５，１７および出力端子１６を一括して囲むように配置される。なお、複数の端子を一括して囲む場合には、図６（ｃ）に示すように、隣り合う端子の間に磁性部材３０を介在させてもよい。
【００６６】
以上のように、端子ごとに磁性部材３０を配置する構成（図６（ａ））としても、複数の端子を一括して囲むように磁性部材３０を配置する構成（図６（ｂ），（ｃ））としても、磁性部材３０は各端子を流れる高周波電流を阻止できるため、高周波ノイズを除去することができる。
【００６７】
なお、図示は省略するが、外部導出端子１５，１７および出力端子１６のいずれか１つに磁性部材３０を配置する構成としても、上述した高周波ノイズを除去する効果が得られることを確認的に記載する。ただし、この場合は、磁性部材３０を出力端子１６に配置する構成とするのが、磁性部材３０を外部導出端子１５または１７に配置する構成と比較して、より効果的に高周波ノイズを除去することができる。
【００６８】
また、図７に示すように、磁性部材３０および蓋体２５を、端子の周囲に沿って複数に分割可能としてもよい。外部導出端子１５，１７および出力端子１６は、図３に示したように蓋体２５の孔部２６に挿入した後に折り曲げられる構成に代えて、予めＬ字形状に折り曲げられた上で、蓋体２５の孔部２６に挿入されてもよい。たとえば蓋体２５は、予め端子の周囲に沿って分割された２つの分割体２５＿１，２５＿２から構成される。この２つの分割体２５＿１，２５＿２は、Ｌ字形状に折り曲げられた端子の引出部の周囲を囲むように連結される。
【００６９】
上記の構成において、磁性部材３０は蓋体２５と同様に、予め端子の周囲に沿って分割された２つの分割体３０＿１，３０＿２からなる。分割体３０＿１は上記蓋体２５の分割体２５＿１と一体化され、分割体３０＿２は上記蓋体２５の分割体２５＿２と一体化されている。したがって、分割体２５＿１，２５＿２を連結することによって、分割体３０＿１，３０＿２も連結される。なお、磁性部材３０において、連結された２つの分割体３０＿１，３０＿２は必ずしも密接な接触が保たれる必要はなく、連結部分に多少の隙間があってもよい。
【００７０】
このように蓋体２５とともに磁性部材３０を分割することで、端子の形状によらず、端子の周囲に磁性部材３０を容易に配置させることができる。なお、分割数は、端子および筺体２０の形状に応じてさらに増やしてもよい。
【００７１】
＜実施の形態２＞
図８および図９を参照して、本発明の第２の実施の形態に係る半導体モジュール１を説明する。図８は、第２の実施の形態に係る半導体モジュール１Ａを上面から見たときの概略的な平面図である。図９は、図８のＩＸ−ＩＸ線に沿った、第２の実施の形態に係る半導体モジュール１Ａの断面図である。
【００７２】
図８および図９を参照して、第２の実施の形態に係る半導体モジュール１Ａは、たとえばインバータ回路等に適用されるパワー半導体モジュールである。この実施の形態による半導体モジュール１Ａは、第１の実施の形態に係る半導体モジュール１と比較して、外部導出端子１５，１７および出力端子１６ならびに磁性部材３０の構成が異なっている。半導体モジュール１Ａの概略構成は、端子および磁性部材３０の構成を除いて、図１および図２と同様であるので、詳細な説明は繰り返さない。
【００７３】
外部導出端子１５の引出部１５ａ、外部導出端子１７の引出部１７ａおよび出力端子１６の引出部１６ａは、近接され、かつ主表面が互いに対向するように配置される。その一例として、図８および図９では、外部導出端子１５の引出部１５ａ、外部導出端子１７の引出部１７ａおよび出力端子１６の引出部１６ａは、主表面が互いに平行となるように配置されている。なお、隣り合う端子の引出部の間には、端子間の電気的絶縁を確保するための絶縁部材３２が設けられる。
【００７４】
磁性部材３０は、外部導出端子１５の引出部１５ａ、外部導出端子１７の引出部１７ａおよび出力端子１６の引出部１６ａを一括して囲むように配置される。磁性部材３０は、中空の空間が蓋体２５の孔部２６を囲むように、蓋体２５と一体的に形成される。なお、図８および図９に示す磁性部材３０の形状は一例である。その中空の空間内に外部導出端子１５，１７および出力端子１６を貫通させることが可能であれば、どのような形状であってもよい。
【００７５】
図１０は、第２の実施の形態に係る半導体モジュール１Ａの等価回路図である。第２の実施の形態に係る半導体モジュール１Ａにおいて等価回路図は、端子および磁性部材３０の配置を除いて、図４と同様であるので、詳細な説明は繰り返さない。
【００７６】
図１０を参照して、半導体モジュール１Ａの等価回路図は、図４に示す半導体モジュール１の等価回路図において、外部導出端子１５，１７および出力端子１６を一括して囲むように磁性部材３０を配置したものである。
【００７７】
外部導出端子１５と出力端子１６とは、ＭＯＳトランジスタＭ１またはダイオードＤ１がオンしているとき、半導体チップ１０との間に流れる電流が互いに逆向きとなる。同様に、外部導出端子１７と出力端子１６とは、ＭＯＳトランジスタＭ２またはダイオードＤ２がオンしているとき、半導体チップ１０との間に流れる電流の向きが逆向きとなる。
【００７８】
この実施の形態では、外部導出端子１５および出力端子１６を近接させ、かつ主表面が互いに対向するように配置することにより、端子の寄生インダクタンスが打ち消される（相互インダクタンス効果）。これにより、配線のインダクタンスを低減できる。
【００７９】
同様に、外部導出端子１７および出力端子１６を近接させ、かつ主表面が互いに対向するように配置することにより、相互インダクタンス効果によって配線のインダクタンスを低減できる。
【００８０】
以上のように、この実施の形態では、相互インダクタンス効果を利用して配線のインダクタンスを小さくできるため、半導体チップ１０のターンオフ時に発生するスパイク電圧（図５参照）を低減することができる。そして、相互インダクタンス効果によっても打ち消されなかった端子の寄生インダクタンスにより生じる高周波電流は、端子の周囲に配置された磁性部材３０によって阻止される。この結果、高周波ノイズを確実に除去することができる。
【００８１】
なお、この実施の形態では、半導体チップ１０に流れる電流の向きが逆向きとなる２つの端子を、近接させ、かつ主表面が対向するように配置する構成について例示したが、この構成に限られることはない。少なくとも半導体チップ１０から見た端子の突出方向が同じであれば、２つの端子間に相互インダクタンス効果をもたらすことができる。
【００８２】
さらに、この実施の形態においても、上述の第１の実施の形態と同様に、筺体２５および磁性部材３０を外部導出端子１５，１７および出力端子１６の周囲に沿って複数に分割可能としてもよい。
【００８３】
また、外部導出端子１５，１７および出力端子１６のいずれか１つに磁性部材３０を配置する構成としてもよい。この場合は、磁性部材３０を出力端子１６に配置する構成とするのが好ましい。
【００８４】
＜変形例＞
上記の実施の形態１および２では、磁性部材３０を蓋体２５と一体的に形成する構成について例示したが、この構成に限られることはない。図１１および図１２は、この発明の実施の形態に係る半導体モジュールの変形例を示した断面図である。
【００８５】
図１１に示す半導体モジュール１Ｂは、図２に示す半導体モジュール１において、磁性部材３０を蓋体２５とは別体として筺体２０の内部に配置したものである。これによれば、既存の半導体モジュールに対しても、設計変更を伴うことなく、磁性部材３０を設置することができる。
【００８６】
なお、図１１の変形例においても、上述の第１の実施の形態と同様に、磁性部材３０を外部導出端子１５，１７および出力端子１６の周囲に沿って複数に分割可能としてもよい。
【００８７】
図１２に示す半導体モジュール１Ｃでは、蓋体２５Ｃは磁性材料を用いて形成される。具体的には、蓋体２５Ｃは、筺体２０の開口部を閉じることが可能な形状に成型された磁性部材３０と、磁性部材３０を覆う絶縁部材３２とから構成される。半導体モジュール１Ｃにおいて、蓋体２５Ｃは、筺体２０内部の電子回路が発するノイズの外部への漏洩防止とする役割、いわゆる電磁シールド機能をも有している。
【００８８】
なお、図１２の変形例においても、上述の第１の実施の形態と同様に、蓋体２５Ｃを外部導出端子１５，１７および出力端子１６の周囲に沿って複数に分割可能としてもよい。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
この発明は、パワー半導体チップを搭載したパワー半導体モジュールに有利に適用される。
【符号の説明】
【００９１】
１，１Ａ〜１Ｃ  半導体モジュール
１０  半導体チップ
１１  絶縁基板
１２  絶縁板
１３ａ，１３ｂ  電極パッド
１４  ワイヤ
１５，１７  外部導出端子
１６  出力端子
１８ｇ，１９ｇ  ゲート端子
１８ｓ，１９ｓ  ソース端子
２０  筺体
２２  ベース
２４  枠体
２５，２５Ｃ  蓋体
２６，２８  孔部
３０，３０Ｃ  磁性部材
３２  絶縁部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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