(57)【要約】【課題】無作為のデジタル値を生成し、前記生成されたデジタル値の時不変性を保障するデジタル値生成装置を提供する。【解決手段】デジタル値生成装置のデジタル値生成部は、半導体の工程偏差を用いて無作為のデジタル値を生成する。そして、前記デジタル値生成部に接続するデジタル値凍結部は、前記生成されたデジタル値に対応して第１状態または第２状態のいずれか１つの状態に固定されて前記デジタル値を凍結する。【選択図】図１
2015080252.tif 000002
【特許請求の範囲】
【請求項１】
半導体の工程偏差を用いて無作為のデジタル値を生成するデジタル値生成部と、
前記デジタル値生成部に接続して前記生成されたデジタル値に対応して第１状態または第２状態のいずれか１つの状態に固定されて前記デジタル値を凍結するデジタル値凍結部と、
を備えることを特徴とするデジタル値生成装置。
【請求項２】
前記デジタル値生成部は、ＰＵＦ（Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）を含むことを特徴とする請求項１に記載のデジタル値生成装置。
【請求項３】
前記ＰＵＦは、同じ工程で製造され、前記製造過程における工程偏差に応じて電気的な特性値の差を有する第１インバータ及び第２インバータを含み、
前記第１インバータの出力端子及び前記第２インバータの入力端子は第１ノードに接続し、前記第１インバータの入力端子及び前記第２インバータの出力端子は前記第１ノードと相異なる第２ノードに接続し、前記第１ノード及び前記第２ノードが短絡して開放される場合、前記第１ノード及び前記第２ノードのうち少なくとも１つの論理的レベルを用いて前記デジタル値を生成することを特徴とする請求項２に記載のデジタル値生成装置。
【請求項４】
前記ＰＵＦは、差動増幅器を含み、
前記差動増幅器の２つの入力ノードが短絡される場合の２つの出力ノードそれぞれの電圧差を比較して前記デジタル値を生成することを特徴とする請求項２に記載のデジタル値生成装置。
【請求項５】
前記ＰＵＦは、ＳＲラッチを含み、
前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「１」を入力した後、前記２つの入力ノードそれぞれに同時に論理的レベル「０」を入力した場合、前記ＳＲラッチを構成する論理ゲートの論理閾値の差によって決定される２つの出力ノード値のうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成することを特徴とする請求項２に記載のデジタル値生成装置。
【請求項６】
前記ＰＵＦは、ＳＲラッチを含み、
前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「０」が入力された状態で前記ＳＲラッチの２つの出力ノード間を短絡させ、再び前記２つの出力ノードを開放した場合、前記ＳＲラッチを構成する論理ゲートの論理閾値の差によって決定される２つの出力ノード値のうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成することを特徴とする請求項２に記載のデジタル値生成装置。
【請求項７】
前記デジタル値凍結部は、前記デジタル値生成部の初期駆動時に生成された前記デジタル値に対応して過電流を受けて途切れたり、または途切れないことによって前記デジタル値を凍結する少なくとも１つのフューズを含むことを特徴とする請求項１に記載のデジタル値生成装置。
【請求項８】
前記第１状態は前記フューズが途切れた状態であり、前記第２状態は前記フューズが途切れていない状態であることを特徴とする請求項７に記載のデジタル値生成装置。
【請求項９】
前記デジタル値凍結部は、前記デジタル値生成部の初期駆動時に生成された前記デジタル値によってプログラムされ、前記デジタル値を固定する少なくとも１つのＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子を含むことを特徴とする請求項１に記載のデジタル値生成装置。
【請求項１０】
半導体の工程偏差を用いて無作為のデジタル値を生成するデジタル値生成部と、
前記デジタル値生成部に接続して前記生成されたデジタル値を格納するデジタル値格納部と、
を備えることを特徴とするデジタル値生成装置。
【請求項１１】
前記デジタル値生成部は、ＰＵＦ（Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）を含むことを特徴とする請求項１０に記載のデジタル値生成装置。
【請求項１２】
前記ＰＵＦは、同じ工程で製造され、前記製造過程における工程偏差に応じて電気的な特性値の差を有する第１インバータ及び第２インバータを含み、
前記第１インバータの出力端子及び前記第２インバータの入力端子は第１ノードに接続し、前記第１インバータの入力端子及び前記第２インバータの出力端子は前記第１ノードと相異なる第２ノードに接続し、前記第１ノード及び前記第２ノードが短絡して開放される場合、前記第１ノード及び前記第２ノードのうち少なくとも１つの論理的レベルを用いて前記デジタル値を生成することを特徴とする請求項１１に記載のデジタル値生成装置。
【請求項１３】
前記ＰＵＦは、差動増幅器を含み、
前記差動増幅器の２つの入力ノードが短絡される場合の２つの出力ノードそれぞれの電圧差を比較して前記デジタル値を生成することを特徴とする請求項１１に記載のデジタル値生成装置。
【請求項１４】
前記ＰＵＦは、ＳＲラッチを含み、
前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「１」を入力した後、前記２つの入力ノードそれぞれに同時に論理的レベル「０」を入力した場合、前記ＳＲラッチを構成する論理ゲートの論理閾値の差によって決定される２つの出力ノード値のうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成することを特徴とする請求項１１に記載のデジタル値生成装置。
【請求項１５】
前記ＰＵＦは、ＳＲラッチを含み、
前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「０」が入力された状態で前記ＳＲラッチの２つの出力ノード間を短絡させ、再び前記２つの出力ノードを開放した場合、前記ＳＲラッチの２つの出力ノードのうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成することを特徴とする請求項１１に記載のデジタル値生成装置。
【請求項１６】
前記デジタル値格納部は、前記デジタル値生成部の初期駆動時に生成された前記デジタル値を格納する少なくとも１つの不揮発性メモリ素子を含むことを特徴とする請求項１０に記載のデジタル値生成装置。
【請求項１７】
前記不揮発性メモリ素子は、ＭＴＰ（Ｍｕｌｔｉ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ｏｒ  Ｍａｎｙ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子であることを特徴とする請求項１６に記載のデジタル値生成装置。
【請求項１８】
前記不揮発性メモリ素子は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュ（Ｆｌａｓｈ）メモリ、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のうち少なくとも１つであることを特徴とする請求項１６に記載のデジタル値生成装置。
【請求項１９】
デジタル値生成装置のデジタル値生成部が、前記デジタル値生成部に含まれる少なくとも１つの素子の工程偏差を用いて無作為のデジタル値を生成するステップと、
前記デジタル値生成部に接続されるデジタル値凍結部が、前記生成されたデジタル値に対応して第１状態または第２状態のいずれか１つの状態に固定されて前記デジタル値を凍結するステップと、
を含むことを特徴とするデジタル値生成方法。
【請求項２０】
前記デジタル値を凍結するステップは、
前記デジタル値生成部の初期駆動時に生成された前記デジタル値に対応して前記デジタル値凍結部に含まれる少なくとも１つのフューズに過電流を印加するステップと、
前記少なくとも１つのフューズが前記過電流によって途切れたか否かに応じて前記デジタル値を物理的に凍結するステップと、
を含むことを特徴とする請求項１９に記載のデジタル値生成方法。
【請求項２１】
前記デジタル値を凍結するステップは、
前記デジタル値生成部の初期駆動時に生成された前記デジタル値に対応して、前記デジタル値凍結部に含まれる少なくとも１つのＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子をプログラムするステップと、
前記少なくとも１つのＯＴＰ素子がプログラムされたか否かに応じて前記デジタル値を凍結するステップと、
を含むことを特徴とする請求項１９に記載のデジタル値生成方法。
【請求項２２】
デジタル値生成装置のデジタル値生成部が、前記デジタル値生成部に含まれる少なくとも１つの素子の工程偏差を用いて無作為のデジタル値を生成するステップと、
前記デジタル値生成部に接続するデジタル値格納部が、前記生成されたデジタル値を格納するステップと、
を含むことを特徴とするデジタル値生成方法。
【請求項２３】
前記デジタル値を格納するステップは、前記生成された前記デジタル値を前記デジタル値生成部に含まれる少なくとも１つの不揮発性メモリ素子をプログラムするステップであることを特徴とする請求項２２に記載のデジタル値生成方法。
【請求項２４】
前記不揮発性メモリ素子は、ＭＴＰ（Ｍｕｌｔｉ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ｏｒ  Ｍａｎｙ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子であることを特徴とする請求項２３に記載のデジタル値生成方法。
【請求項２５】
前記不揮発性メモリ素子は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュ（Ｆｌａｓｈ）メモリ、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のうち少なくとも１つであることを特徴とする請求項２３に記載のデジタル値生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
デジタルセキュリティ分野に関し、より特定に、電子装置のセキュリティ、エンベデッドシステム（Ｅｍｂｅｄｄｅｄ  ｓｙｓｔｅｍ）セキュリティ、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）セキュリティ、スマートカード（Ｓｍａｒｔ  Ｃａｒｄ）セキュリティ、ＵＳＩＭ（Ｕｎｉｖｅｒｓａｌ  Ｓｕｂｓｃｒｉｂｅｒ  Ｉｄｅｎｔｉｔｙ  Ｍｏｄｕｌｅ）セキュリティなどのために必要な暗号化及び復号化方法とデジタルサインなどに用いられる識別キーを生成する装置及び方法に関する。
【背景技術】
【０００２】
最近、電子タグなどの技術発達に伴って大量生産されるチップに固有ＩＤ（以下では識別キーとする）を挿入しなければならない必要性が増加しつつある。したがって、無作為のデジタル値（例えば、識別キーまたは固有ＩＤなど）を生成する装置及び方法の開発が求められている。
【０００３】
しかし、識別キーを装置またはチップの固有ＩＤとして活用するためには、生成された識別キーを構成するデジタルビットが「１」である確率と「０」である確率が、完全にランダムな無作為性（ｒａｎｄｏｍｎｅｓｓ）と、１回生成された識別キーは時間が経過しても変わらないという時不変性（Ｔｉｍｅ−ｉｎｖａｒｉａｎｃｅ）の高いレベルで保障されなければならない。
【０００４】
しかし、従来のデジタル値を生成する装置から生成されるデジタル値については無作為性は満足するものの、ノイズ、差動劣化（ｄｉｆｆｅｒｅｎｔｉａｌ  ａｇｉｎｇ）などによって信頼性、すなわち、時不変性（ｔｉｍｅ  ｉｎｖａｒｉａｎｔ）を満足することは困難である。
【０００５】
したがって、ノイズに強くて外部温度などの環境変化にも強い時不変性の保障された複製することのできないデジタル値を生成する装置及び方法が切実に求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体チップの製造工程の工程偏差を用いて物理的に複製不可能なＰＵＦを実現することによって、構造が簡単ながらも無作為のデジタル値を生成し、生成された値は時不変性が保障されるよう凍結（Ｆｒｅｅｚｉｎｇ）する装置及び方法を提供する。
【０００７】
ノイズ及び環境変化にも強くて時不変性が保障される、信頼できる無作為のデジタル値を生成することのできるデジタル値生成装置及び方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一側面によると、半導体の工程偏差を用いて無作為のデジタル値を生成するデジタル値生成部と、前記デジタル値生成部に接続して前記生成されたデジタル値に対応して第１状態または第２状態のいずれか１つの状態に固定されて前記デジタル値を凍結するデジタル値凍結部とを備えるデジタル値生成装置が提供される。
【０００９】
ここで、前記デジタル値生成部は、ＰＵＦ（Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）を含んでもよい。
【００１０】
本発明の一実施形態によると、前記ＰＵＦは、同じ工程で製造され、前記製造過程における工程偏差に応じて電気的な特性値の差を有する第１インバータ及び第２インバータを含み、前記第１インバータの出力端子及び前記第２インバータの入力端子は第１ノードに接続し、前記第１インバータの入力端子及び前記第２インバータの出力端子は前記第１ノードと相異なる第２ノードに接続し、前記第１ノード及び前記第２ノードが短絡して開放される場合、前記第１ノード及び前記第２ノードのうち少なくとも１つの論理的レベルを用いて前記デジタル値を生成する。
【００１１】
本発明の他の一実施形態によると、前記ＰＵＦは、差動増幅器を含み、前記差動増幅器の２つの入力ノードが短絡される場合の２つの出力ノードそれぞれの電圧差を比較して前記デジタル値を生成する。
【００１２】
本発明の更なる一実施形態によると、前記ＰＵＦは、ＳＲラッチを含み、前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「１」を入力した後、前記２つの入力ノードそれぞれに同時に論理的レベル「０」を入力した場合、前記ＳＲラッチを構成する論理ゲートの論理閾値の差によって決定される２つの出力ノード値のうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成する。
【００１３】
本発明の更なる一実施形態によると、前記ＰＵＦは、ＳＲラッチを含み、前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「０」が入力された状態で前記ＳＲラッチの２つの出力ノード間を短絡させ、再び前記２つの出力ノードを開放した場合、前記ＳＲラッチを構成する論理ゲートの論理閾値の差によって決定される２つの出力ノード値のうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成する。
【００１４】
本発明の一実施形態によると、前記デジタル値凍結部は、前記デジタル値生成部の初期駆動時に生成された前記デジタル値に対応して過電流を受けて途切れたり、または途切れないことによって前記デジタル値を凍結する少なくとも１つのフューズを含む。
【００１５】
この場合、前記第１状態は前記フューズが途切れた状態であり、前記第２状態は前記フューズが途切れていない状態であってもよい。
【００１６】
本発明の他の一実施形態によると、前記デジタル値凍結部は、前記デジタル値生成部の初期駆動時に生成された前記デジタル値によってプログラムされ、前記デジタル値を固定する少なくとも１つのＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子を含んでもよい。
【００１７】
本発明の他の一実施形態によると、半導体の工程偏差を用いて無作為のデジタル値を生成するデジタル値生成部と、前記デジタル値生成部に接続して前記生成されたデジタル値を格納するデジタル値格納部とを備える。
【００１８】
ここで、前記デジタル値生成部は、ＰＵＦ（Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）を含んでもよい。
【００１９】
本発明の一実施形態によると、前記ＰＵＦは、同じ工程で製造され、前記製造過程における工程偏差に応じて電気的な特性値の差を有する第１インバータ及び第２インバータを含み、前記第１インバータの出力端子及び前記第２インバータの入力端子は第１ノードに接続し、前記第１インバータの入力端子及び前記第２インバータの出力端子は前記第１ノードと相異なる第２ノードに接続し、前記第１ノード及び前記第２ノードが短絡して開放される場合、前記第１ノード及び前記第２ノードのうち少なくとも１つの論理的レベルを用いて前記デジタル値を生成する。
【００２０】
本発明の他の一実施形態によると、前記ＰＵＦは、差動増幅器を含み、前記差動増幅器の２つの入力ノードが短絡される場合の２つの出力ノードそれぞれの電圧差を比較して前記デジタル値を生成する。
【００２１】
本発明の更なる一実施形態によると、前記ＰＵＦは、ＳＲラッチを含み、前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「１」を入力した後、前記２つの入力ノードそれぞれに同時に論理的レベル「０」を入力した場合、前記ＳＲラッチを構成する論理ゲートの論理閾値の差によって決定される２つの出力ノード値のうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成する。
【００２２】
本発明の更なる一実施形態によると、前記ＰＵＦは、ＳＲラッチを含み、前記ＳＲラッチの２つの入力ノードそれぞれに同時に論理的レベル「０」が入力された状態で前記ＳＲラッチの２つの出力ノード間を短絡させ、再び前記２つの出力ノードを開放した場合、前記ＳＲラッチの２つの出力ノードのうち、少なくとも１つの論理的レベルを用いて前記デジタル値を生成する。
【００２３】
一方、前記デジタル値格納部は、前記デジタル値生成部の初期駆動時に生成された前記デジタル値を格納する少なくとも１つの不揮発性メモリ素子を含んでもよい。
【００２４】
この場合、前記不揮発性メモリ素子は、ＭＴＰ（Ｍｕｌｔｉ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ｏｒ  Ｍａｎｙ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子であってもよい。
【００２５】
一方、前記不揮発性メモリ素子は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュ（Ｆｌａｓｈ）メモリ、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のうち少なくとも１つであってもよい。
【００２６】
本発明の更なる一実施形態によると、デジタル値生成装置のデジタル値生成部が、前記デジタル値生成部に含まれる少なくとも１つの素子の工程偏差を用いて無作為のデジタル値を生成するステップと、前記デジタル値生成部に接続されるデジタル値凍結部が、前記生成されたデジタル値に対応して第１状態または第２状態のいずれか１つの状態に固定されて前記デジタル値を凍結するステップとを含むデジタル値生成方法が提供される。
【００２７】
この場合、前記デジタル値を凍結するステップは、前記デジタル値生成部の初期駆動時に生成された前記デジタル値に対応して前記デジタル値凍結部に含まれる少なくとも１つのフューズに過電流を印加するステップと、前記少なくとも１つのフューズが前記過電流によって途切れたか否かに応じて前記デジタル値を物理的に凍結するステップとを含んでもよい。
【００２８】
一方、前記デジタル値を凍結するステップは、前記デジタル値生成部の初期駆動時に生成された前記デジタル値に対応して、前記デジタル値凍結部に含まれる少なくとも１つのＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子をプログラムするステップと、前記少なくとも１つのＯＴＰ素子がプログラムされたか否かに応じて前記デジタル値を凍結するステップとを含んでもよい。
【００２９】
本発明の更なる一実施形態によると、デジタル値生成装置のデジタル値生成部が、前記デジタル値生成部に含まれる少なくとも１つの素子の工程偏差を用いて無作為のデジタル値を生成するステップと、前記デジタル値生成部に接続するデジタル値格納部が、前記生成されたデジタル値を格納するステップとを含むデジタル値生成方法が提供される。
【００３０】
この場合、前記デジタル値を格納するステップは、前記生成された前記デジタル値を前記デジタル値生成部に含まれる少なくとも１つの不揮発性メモリ素子をプログラムするステップであってもよい。
【００３１】
一方、前記不揮発性メモリ素子は、ＭＴＰ（Ｍｕｌｔｉ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ｏｒ  Ｍａｎｙ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子であってもよい。
【００３２】
本発明の一実施形態によると、前記不揮発性メモリ素子は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュ（Ｆｌａｓｈ）メモリ、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のうち少なくとも１つであってもよい。
【発明の効果】
【００３３】
本発明によると、半導体チップの製造工程の工程偏差を用いてデジタル値を生成する回路の構造が簡単ながらも時不変性を満足することで前記デジタル値の信頼性が高まる。
【００３４】
また、同じ設計下で他の半導体チップを製造しても同じ識別キーが生成されないことで、半導体チップの物理的な複製ができないことから高いセキュリティ性を保障する。
【図面の簡単な説明】
【００３５】
【図１】本発明の一側に係るデジタル値生成装置を示すブロック図である。
【図２】本発明の一実施形態に係るデジタル値生成装置のデジタル値凍結部の例示的な構成を示す。
【図３】本発明の他の一実施形態に係るデジタル値凍結部の例示的な構成を示す。
【図４】本発明の他の一側に係るデジタル値生成装置を示すブロック図である。
【図５】本発明の一実施形態に係るデジタル値生成部の構成を説明するための例示的な回路図である。
【図６】図５に示すデジタル値生成部の構成の動作を説明するための概念的グラフである。
【図７】本発明の他の一実施形態に係るデジタル値生成部の構成を説明するための例示的な回路図である。
【図８】本発明の更なる一実施形態に係るデジタル値生成部の構成を説明するための例示的な回路図である。
【図９】本発明の更なる一実施形態に係るデジタル値生成部の構成を説明するための例示的な回路図である。
【図１０】図８の実施形態に係るデジタル値生成部に、図２の実施形態に係るデジタル値凍結部が結合された例示的デジタル値生成装置の回路構成を示す。
【図１１】図１０に示す実施形態に係るデジタル値凍結部でデジタル値の凍結が行われる過程を説明するための例示的なグラフである。
【図１２】本発明の様々な一実施形態に係るデジタル値凍結部がデジタル値生成装置内に配置された例示的な回路図を示す。
【図１３】本発明の他の一実施形態に係るデジタル値凍結部がＯＴＰ素子によって実現される場合、デジタル値凍結部の様々な構成を説明するための回路図を示す。
【図１４】本発明の他の一実施形態に係るデジタル値生成部が図５に示す実施形態によって実現される場合、デジタル値凍結部がデジタル値生成装置内に配置された様々な例示的な回路図を示す。
【図１５】本発明の他の一実施形態に係るデジタル値生成部が図５に示す実施形態によって実現されてデジタル値凍結部がＯＴＰ素子によって実現される場合、デジタル値凍結部の様々な構成を説明するための回路図を示す。
【図１６】本発明の他の一実施形態に係るデジタル値生成部が図７に示す実施形態によって実現される場合、デジタル値凍結部がデジタル値生成装置内に配置された様々な例示的な回路図を示す。
【図１７】本発明の他の一実施形態に係るデジタル値生成部が図７に示す実施形態によって実現されてデジタル値凍結部がＯＴＰ素子によって実現される場合、デジタル値凍結部の様々な構成を説明するための回路図を示す。
【図１８】本発明の他の一側に係るデジタル値生成方法を示すフローチャートである。
【図１９】本発明の更なる一側に係るデジタル値生成方法を示すフローチャートである。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態について添付の図面を参照しながら詳細に説明する。図面を参照して説明される実施形態は、本発明の技術的思想と構成及び動作を伝達するための例示的なものに過ぎず、本発明は、このような実施形態に限定されて解釈されることはない。
【００３７】
したがって、後述する実施形態にもかかわらず、本発明の技術分野の通常の知識を有する者が以下の実施形態に基づいて様々な変形や応用をするとしても、本発明の思想を抜け出さない範囲ではこのような変形や応用が本発明から排除されるものと理解されることはない。
【００３８】
図１は、本発明の一側に係るデジタル値生成装置を示すブロック図である。
【００３９】
本発明の一実施形態に係るデジタル値生成装置はデジタル値生成部１１０及びデジタル値凍結部１２０を備える。
【００４０】
前記デジタル値生成部１１０は、前記デジタル値生成部１１０に印加される信号に対応して無作為の（Ｒａｎｄｏｍ）デジタル値を生成する。前記無作為のデジタル値は、前記デジタル値生成部１１０を実現する少なくとも１つの半導体素子を製造する過程で発生する半導体工程上の工程偏差により生成する。この部分についてより具体的に説明する。
【００４１】
半導体工程において工程偏差は様々な理由によって発生する。例えば、トランジスタ製造のとき、有効ゲートの長さ、ドーピング濃度関連の指数、酸化物厚さ関連の指数、または閾値電圧などのパラメータが工程偏差の原因になる。このような工程偏差は自然現象に起因するため、工程偏差を小さくすることは可能であっても完全に除去することはできない。
【００４２】
したがって、一般的には、工程偏差の小さい半導体製造工程が優れるものと認識されて、半導体工程の技術分野では工程偏差を減らすための様々な試みがある。
【００４３】
しかし、本発明に係るデジタル値生成部１１０は、かえってこのような半導体工程の工程偏差を用いて、無作為に決定されるデジタル値を生成する。例えば、無作為に決定されるデジタル値は「１」または「０」のいずれか１つである。
【００４４】
ところが、半導体工程偏差を用いてデジタル値生成部１１０が無作為のデジタル値を生成した場合、前記のように、ノイズ、差動劣化（ｄｉｆｆｅｒｅｎｔｉａｌ  ａｇｉｎｇ）、外部温度などの環境変化に応じて時不変性（ｔｉｍｅ  ｉｎｖａｒｉａｎｔ）が保障できない問題がある。このような時不変性の保障は、生成されたデジタル値がセキュリティ／認証分野で活用され得るか否かを決定するという信頼性と直結されるため、この部分の解決が求められる。
【００４５】
したがって、本発明の一実施形態によると、デジタル値凍結部１２０は、前記デジタル値生成部１１０によって生成されたデジタル値に対して、ノイズや外部温度などの環境変化にも強い時不変性を保障する。
【００４６】
本発明の一実施形態によると、前記デジタル値凍結部１２０は前記デジタル値生成部１１０に接続し、前記デジタル値生成部１１０が生成したデジタル値に対応して第１状態または第２状態のいずれか１つの状態に固定されて前記デジタル値を凍結（ｆｒｅｅｚｉｎｇ）する。
【００４７】
前記第１状態と第２状態のそれぞれは、前記生成されたデジタル値を読み出すことのできる、例えば「１」または「０」に対応する値であってもよい。
【００４８】
以下では図２以下を参照して、本発明の様々な実施形態について説明する。まず、図２及び図３を参照してデジタル値凍結部１２０の例示的な実現を説明し、図５ないし図９を参照してデジタル値生成部１１０の例示的な実現を説明する。
【００４９】
さらに、このようなデジタル値生成部１１０及びデジタル値凍結部１２０を含む例示的な回路構成の例は、図１０〜図１７を参照して説明する。
【００５０】
一方、本発明の他の一側面によると、前記時不変性の保障のために、デジタル値凍結部１２０に代って、前記生成されたデジタル値を格納して提供するデジタル値格納部を備える。このような本発明の他の一側に対しては図４を参照して説明する。
【００５１】
図２は、本発明の一実施形態に係るデジタル値生成装置のデジタル値凍結部の例示的な構成を示す。
【００５２】
本発明の一実施形態によると、図１に示すデジタル値生成装置１００のデジタル値凍結部１２０には、フューズ２０１及び２０２を含むフューズ部２１０及び前記生成されたデジタル値に応じて前記フューズ２０１及び２０２の物理的に接続状態を変更するフューズ制御部２２０を備える。
【００５３】
デジタル値生成部１１０がｏｕｔ端子及びｏｕｔ＿ｂａｒ端子を介して互いに相補的なデジタル値、例えば、それぞれ「１」及び「０」を提供すると、デジタル値凍結部１２０のフューズ制御部２２０は、フューズ部２１０に含まれたフューズ２０１またはフューズ２０２それぞれに制御信号Ｃ及びＣｂを伝達する。すると、前記制御信号Ｃ及びＣｂによって、前記フューズ２０１またはフューズ２０２のいずれか１つに過電流が印加されることでフューズが物理的に途切れる。
【００５４】
例えば、ｏｕｔ端子の値が「１」である場合、前記フューズ制御部２２０はフューズ２０１を切る。もちろん、デジタル値「１」に対応するフューズを切る場合だけではなく、デジタル値「０」に対応するフューズを切る反対の実施形態も可能である。以下は、デジタル値「１」または「０」に対応していずれの実施形態が説明されるとしても反対の実施形態も可能である。
【００５５】
一方、フューズが切れるためにフューズ２０１及びフューズ２０２の端子２１１、２１２、２１３及び２１４の少なくとも一部はＶｄｄ電圧に接続したり、グラウンド（ｇｒｏｕｎｄ）に接続してもよい。また、実施形態によって、端子２１１、２１２、２１３及び２１４がデジタル値生成部に含まれた一部のノードにそれぞれ接続してもよい。このような構成は、図１２、図１４及び図１６などを参考してより具体的に後述される。
【００５６】
このようにデジタル値生成部１１０が生成したデジタル値に応じて、デジタル値凍結部１２０が物理的に状態変更し、後戻りできない状態に固定する。したがって、デジタル値生成部１１０が生成した無作為のデジタル値（ｒａｎｄｏｍ  ｄｉｇｉｔａｌ  ｖａｌｕｅ）に時不変性が保障される。
【００５７】
後に、前記デジタル値を読み出す場合には、電気的にデジタル値凍結部１２０内のフューズ部２１０に含まれたフューズ２０１及び２０２のいずれかのフューズが途切れたか、いずれかのフューズが途切れていないかを識別することで、前記デジタル値を読み出すことができる。
【００５８】
また、本発明の他の一実施形態からは、フューズ２０１及び２０２のいずれかのフューズが途切れたか、いずれかのフューズが途切れていないかに応じて、デジタル値生成装置内の回路接続状態を固定し、デジタル値生成部１１０の出力値を凍結し、このような出力値を前記デジタル値として読み出すことができる。
【００５９】
参考に、本発明の一実施形態によると、前記デジタル値生成部１１０は、１つのデジタル値または相補的デジタル値の対（ｐａｉｒ）を生成する単位セル（ｕｎｉｔ  ｃｅｌｌ）をＮ個含み（前記Ｎは自然数）、Ｎビット（ｂｉｔ）のデジタル値を生成してもよい。
【００６０】
この場合には、デジタル値凍結部１２０もフューズ部２１０をＮ個含み、Ｎビットのデジタル値を凍結してもよい。ここで、もし、ある単位セルに対応するフューズ部２１０のフューズ２０１及び２０２の両方が途切れた場合、または、反対に両方ともが途切れていない場合には、当該の単位セルの値は無効（ｉｎｖａｌｉｄ）として処理してもよい。
【００６１】
このように、本明細書の全般にわたって、説明の便宜のためにデジタル値生成部１００が１つのデジタル値またはデジタル値の対を生成する内容を説明しても、本発明がこの内容によって限定的に解釈されることはない。
【００６２】
したがって、特別な言及がなくても、デジタル値生成部にＮ個の単位セルが含まれ、Ｎ個のデジタル値を生成して凍結（または、格納）することは、回路の拡張性（ｓｃａｌａｂｉｌｉｔｙ）によって当業者にとって自明なものである。
【００６３】
また、明細書全般にわたって、デジタル値生成部１１０が生成したデジタル値に応じて物理的に状態が変更され、前記デジタル値を凍結する実施形態が図２に示すフューズ部２１０の構成を参照して説明したが、このような内容は本発明の一部の実施形態に過ぎず、生成されたデジタル値によって物理的な構造が変更され、生成されたデジタル値に対する時不変性を提供できるいずれの変形実施形態も本発明から排除されることはない。
【００６４】
一方、本発明の一実施形態によると、前記デジタル値凍結部１２０は、１回プログラム可能な（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）ＯＴＰ素子によって実現されてもよい。
【００６５】
もちろん、広い意味で、物理的な状態変更によって前記生成されたデジタル値を１回格納できる前記フューズ部２１０もＯＴＰ素子として理解されるが、以下はフューズ部２１０の構成は除いて、不揮発性（Ｎｏｎ  Ｖｏｌａｔｉｌｅ）メモリの例示として１回プログラム可能な素子をＯＴＰ素子として指すことにする。このような実施形態は下記の図３を参照して上述する。
【００６６】
図３は、本発明の他の一実施形態に係るデジタル値凍結部の例示的な構成を示す。
【００６７】
本実施形態では、デジタル値生成部１１０が生成したデジタル値の対がｏｕｔ端子とｏｕｔ＿ｂａｒ端子を介して制御部３３０に伝達されると、制御部３３０の制御信号Ｃ及びＣｂによって、デジタル値凍結部１２０に含まれたＯＴＰ素子のゲートが制御されることで、不揮発性ＯＴＰ素子３１０及び３２０に前記デジタル値がプログラムされる。この場合、前記デジタル値は１回プログラムされた後変更されることはない。
【００６８】
したがって、図２に示す実施形態におけるフューズ部２１０にて説明したものと類似に、デジタル値生成部１１０が生成した無作為のデジタル値に時不変性が保障される。
【００６９】
例えば、ｏｕｔ端子によってデジタル値「１」、ｏｕｔ＿ｂａｒ端子を介してデジタル値「０」が制御部３３０に伝えられると、制御部３３０の制御信号Ｃ及びＣｂによってＯＴＰ素子３１０にデジタル値「１」がプログラムされ、ＯＴＰ素子３２０にデジタル値「０」がプログラムされ、この値は書き直し不可能である。
【００７０】
ＯＴＰ素子３１０及び３２０両端の端子は、実施形態によりデジタル生成装置１００内のノードの一部にそれぞれ接続し、この接続の様々な例について、図１３、図１５及び図１７などを参照して後述する。
【００７１】
物理的にＯＴＰ素子３１０及び３２０を実現する方法は様々な実施形態があり、当業者にはプログラム可能な読み出し専用メモリ（ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＰＲＯＭ）またはフィールドプログラム可能な読み出し専用メモリ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＦＰＲＯＭ）で良く知られている。したがって、このようなＯＴＰ素子３１０及び３２０の物理的な実現に対してはこれ以上の具体的な説明をしなくても当業者は明確に理解し再現することができる。
【００７２】
前記図１ないし図３の実施形態では、デジタル値生成装置１００に最初に電圧（または、電流）が印加される過程で、デジタル値生成部１１０内の半導体素子（ら）の工程偏差に起因してデジタル値またはデジタル値の対を生成し、この値は直ちにフューズ部２１０またはＯＴＰ素子３１０及び３２０に物理的に凍結された。
【００７３】
しかし、実施形態によってこのような凍結（ｆｒｅｅｚｉｎｇ）を代替し不揮発性メモリ（Ｎｏｎ  Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ、ＮＶＭ）に前記生成されたデジタル値を格納することも可能である。このような本発明の他の実施形態について図４を参照して説明する。
【００７４】
図４は、本発明の他の一側に係るデジタル値生成装置４００を示すブロック図である。
【００７５】
デジタル値生成部４１０がｏｕｔ端子及びｏｕｔ＿ｂａｒ端子それぞれに相補的デジタル値を生成すると、このデジタル値が不揮発性メモリのデジタル値格納部４２０に格納される。
【００７６】
本発明の一実施形態によると、前記デジタル値格納部４２０は前記ＯＴＰ素子によって実現されてもよく、ＭＴＰ（Ｍｕｌｔｉｐｌｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ｏｒ  Ｍｕｌｔｉ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）素子によって実現されてもよい。
【００７７】
ＭＴＰ素子は書き直し（ｒｅｗｒｉｔａｂｌｅ）特性を有する不揮発性メモリ（ＮＶＭ）の全体を含む概念として理解されてもよい。このようなＭＴＰ素子には、通常知られているＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュ（Ｆｌａｓｈ）メモリ、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、いかなる形態の不揮発性メモリ素子も可能である。
【００７８】
したがって、デジタル値格納部４２０がＭＴＰ素子によって実現される場合、様々な実現方式の実施形態が可能である。
【００７９】
図１〜図３の実施形態では、デジタル値がデジタル値生成部１１０から生成されると、物理的に当該値がフューズ部２１０やＯＴＰ素子３１０及び３２０にプログラムされ、このようにプログラムされた値は物理的／電気的に以前の値に戻ることができない不可逆性（ｉｒｒｅｖｅｒｓｉｂｉｌｉｔｙ）を有する。したがって、デジタル値が凍結したものと表現した。
【００８０】
しかし、図４を参照して説明した本実施形態ではこのような不可逆性を保障しないものの、製造／実現コストの節減、その他の様々な必要に応じてデジタル値生成部４１０が生成したデジタル値を不揮発性メモリ素子であるデジタル値格納部４２０に格納（ｓｔｏｒｅ）することが両者相違している。
【００８１】
したがって、図４に示す実施形態ではデジタル値格納部４２０が再びプログラムされる余地があるため、図１〜図３の実施形態のようなレベルの時不変性を提供しないが、デジタル値格納部４２０に対する書き直し（ｒｅｗｒｉｔｉｎｇ）を防止すれば、相当の高いレベルの時不変性が保障され得る。
【００８２】
前述した説明ではデジタル値格納部４２０が不揮発性メモリ素子として実現される内容を提示したが、本発明は、デジタル値生成部４１０が生成したデジタル値を格納して時不変性を保障することのできる、いかなる形態のメモリ素子の変形を排除することはない。
【００８３】
デジタル値格納部４２０を導入した背景とその実現方法は、前記説明によって当業者が十分に理解して再現し得るため、これ以上の詳しい説明は省略する。以下は、デジタル値生成部１１０または４１０の実現に対する様々な実施形態について図５以下を参照して詳細に説明する。
【００８４】
図５は、本発明の一実施形態に係るデジタル値生成部１１０または４１０の構成を説明するための例示的な回路図である。
【００８５】
本発明の一実施形態によると、デジタル値生成部１１０または４１０は図５に示す回路５００によって実現される。
【００８６】
第１インバータ５１０は、第１論理閾値（Ｔｈｒｅｓｈｏｌｄ）を有する。そして、第２インバータ５２０は第２論理閾値を有する。論理閾値（ｌｏｇｉｃ  ｔｈｒｅｓｈｏｌｄ）は、インバータの入力電圧と出力電圧が同じ値を有する場合の電圧値である。このような論理閾値は、動作中であるインバータの出力端子と入力端子を短絡（ｓｈｏｒｔ）させる場合の電圧値に測定されてもよい。
【００８７】
同じ工程で製造されるインバータは、理論上、同一の論理閾値を有するようデザインされるが、上記のように実際製造工程では工程偏差が存在するため、実際に製造された、いずれの２つのインバータも完全に同じ論理閾値を有することができない。
【００８８】
本発明の一実施形態によると、前記第１インバータ５１０と前記第２インバータ５２０は同じ製造工程で製造されたものであり、工程偏差に起因した論理閾値の差を有する。
【００８９】
前記論理閾値の差は工程により互いに異なるが、例えば、数ないし数十ミリボルト程度の大きさであってもよい。したがって、前記第１インバータ５１０の論理閾値と前記第２インバータ５２０の論理閾値を別途の比較器回路を用いて測定することは、測定上、誤差のことから正確ではない場合がある。
【００９０】
したがって、本実施形態では２つのインバータの論理閾値を相対的に比較できる（すなわち、別途の比較器回路を利用せずに測定する）方法を図５の回路５００で実現した。
【００９１】
回路５００によると、２つのインバータ５１０及び５２０間の論理閾値を相対的に比較し、どの論理閾値が大きいかを判断する。
【００９２】
もし、第２インバータ５２０が存在しなければ、第１インバータ５１０の入力端子と出力端子を短絡させる場合、第１インバータ５１０の出力電圧は前記第１インバータ５１０の論理閾値と同一であろう。
【００９３】
また、第１インバータ５１０が存在しない場合であれば、第２インバータ５２０の入力端子と出力端子を短絡させる場合、第２インバータ５２０の出力電圧は前記第２インバータ５２０の論理閾値と同一であろう。
【００９４】
しかし、図５に示すように、第１インバータ５１０の入力端子と第２インバータ５２０の出力端子が短絡して第１ノード５０１に接続し、第１インバータ５１０の出力端子と第２インバータ５２０の入力端子が短絡して第２ノード５０２に接続する場合は上記の場合と異なる結果をもたらす。
【００９５】
スイッチ５３０を閉鎖（ｃｌｏｓｅ）して前記第１ノード５０１と前記第２ノード５０２を短絡（ｓｈｏｒｔ）させる場合、短絡された前記２つのノードの電圧値は、前記第１インバータ５１０の論理閾値と前記第２インバータ５２０の論理閾値との間の特定値（平均値ではない場合もある、以下、同様）となる。
【００９６】
前記２つのインバータ５１０及び５２０の論理閾値のうちどの値が高いかに関わらず、前記スイッチ５３０が閉鎖されている間は、第１ノード５０１及び第２ノード５０２の電圧は前記２つのインバータ５１０及び５２０の論理閾値の間にある前記特定値となる。
【００９７】
そして、その後、スイッチ５３０を開放し、前記第１ノード５０１と前記第２ノード５０２との間を開放させる場合、前記第１ノード５０１と前記第２ノード５０２のいずれか１つの電圧値の論理的レベル（ｌｏｇｉｃａｌ  ｌｅｖｅｌ）は「０」となり、他方の１つの論理的レベルは「１」となる。
【００９８】
例えば、もし、第１インバータ５１０の論理閾値が前記第２インバータ５２０の論理的閾値よりも低いと仮定すると、前記スイッチ５３０が閉鎖されて第１ノード５０１と第２ノード５０２が短絡された間の第１ノード５０１の電圧は、前記第１インバータ５１０の論理閾値よりも高い。
【００９９】
したがって、前記スイッチ５３０が再び開放されて前記第１ノード５０１と前記第２ノード５０２との間が開放された後、第１インバータ５１０は（自身の入力端子の）第１ノード５０１の電圧を論理的レベルハイ（Ｈｉｇｈ）として認識し、したがって、第１インバータ５１０の出力端子である第２ノード５０２の電圧を論理的レベルロー（Ｌｏｗ）にする。
【０１００】
この場合、第２インバータ５２０は（自身の入力端子の）第２ノード５０２の電圧を論理的レベルローとして認識し、したがって、第２インバータ５２０の出力端子である第１ノード５０１の電圧を論理的レベルハイにする。
【０１０１】
結局、回路５００の出力（Ｏｕｔ）である第２ノード５０２の論理的レベルはハイとなる。
【０１０２】
反対に、もし、第１インバータ５１０の論理閾値が前記第２インバータ５２０の論理的閾値よりも高いと仮定すると、前記スイッチ５３０が閉鎖されて第１ノード５０１と第２ノード５０２が短絡された間の第１ノード５０１の電圧は、前記第１インバータ５１０の論理閾値よりも低い。
【０１０３】
したがって、前記スイッチ５３０が再び開放されて前記第１ノード５０１と前記第２ノード５０２との間が開放された後、第１インバータ５１０は（自身の入力端子の）第１ノード５０１の電圧を論理的レベルローとして認識し、したがって、第１インバータ５１０の出力端子である第２ノード５０２の電圧を論理的レベルハイにする。
【０１０４】
この場合、第２インバータ５２０は（自身の入力端子の）第２ノード５０２の電圧を論理的レベルハイとして認識し、したがって、第２インバータ５２０の出力端子の第１ノード５０１である電圧を論理的レベルローにする。
【０１０５】
結局、回路５００の出力（Ｏｕｔ）である第２ノード５０２の電圧の論理的レベルはローとなる。
【０１０６】
前述したように、第１インバータ５１０の論理閾値と第２インバータ５２０の論理閾値のうち、いずれかが高いかに応じて、スイッチ５３０の短絡（開放以後の出力（Ｏｕｔ））の論理的レベルはハイ（デジタル値「１」）になるか、または、ロー（デジタル値「０」）になる。
【０１０７】
ところが、同じ製造工程で製造された前記第１インバータ５１０と第２インバータ５２０のいずれかの論理閾値が高いかはランダムである。そして、製造された後にはどのような論理閾値が高いかは簡単に変わらない。ただし、論理的閾値の差が極めて小さいか、ノイズ、外部温度などの環境変化が大きくなる場合、どの論理閾値が高いかが変わる場合もある。このような状況が頻繁に発生することはないものの、セキュリティ／認証などの認証キーなどの実現に用いられるためには完ぺきな時不変性が保障されなければならない。
【０１０８】
したがって、回路５００によってデジタル値が生成される場合、この値が本発明の一実施形態に係る図１のデジタル値凍結部１２０で凍結したり、または、他の実施形態に係る図４のデジタル値格納部４２０に格納されることによって、時不変性が保障され得る。
【０１０９】
一方、再度繰り返して強調するが、回路５００は１ビット（ｂｉｔ）のデジタル値を生成する単位セル（ｕｎｉｔ  ｃｅｌｌ）として理解され、このような単位セルがＮ個提供される場合にＮビットのデジタル値が提供されてもよく、以下で特別な言及がなくても、デジタル値生成部１１０または４１０の実現においてこの拡張性が明確に理解されなければならない。
【０１１０】
前記インバータの論理的閾値差に対する内容は、下記の図６に示すグラフを参照して詳細に説明する。
【０１１１】
図６は、図５を参照して上述した実施形態のうち、第１インバータ５１０の論理閾値が第２インバータ５２０の論理閾値よりも低い場合の電圧特性（ｖｏｌｔａｇｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）の曲線を示す。
【０１１２】
曲線６１０は第１インバータ５１０の電圧特性曲線であり、曲線６２０は第２インバータ５２０の電圧特性曲線である。本発明の一実施形態に係る第１インバータ５１０と第２インバータ５２０が同じ製造工程で製造される場合、曲線６１０と曲線６２０は略一致するが、工程偏差のために図６に示すように若干の差がある。
【０１１３】
曲線６１０と傾きが１である直線６３０の交点を探せば、第１インバータ６１０の論理閾値であるＶ１を決定してもよい。また、曲線６２０と直線６３０の交点を探せば、第２インバータ６２０の論理閾値であるＶ２を決定してもよい。
【０１１４】
本実施形態でＶ１はＶ２よりも低い。したがって、図５に示すスイッチ５３０が閉鎖され、前記第１ノード５０１と前記第２ノード５０２が短絡される場合（「Ｒｅｓｅｔ」いう、以下、同様）、第１ノード５０１と第２ノード５０２の電圧（ＶＲｅｓｅｔ）はＶ１とＶ２との間にあるいずれかの値になる。
【０１１５】
そして、前記スイッチ５３０が再び開放されて前記第１ノード５０１と前記第２ノード５０２が開放された後、第１インバータ５１０は、第１ノード５０１の電圧（ＶＲｅｓｅｔ）を論理的レベルハイとして認識し、したがって、第１インバータ５１０の出力端子である第２ノード５０２の電圧を論理的レベルローにする。
【０１１６】
この場合、第２インバータ５２０は、第２ノード５０２の電圧（ＶＲｅｓｅｔ）を論理的レベルローとして認識し、したがって、第２インバータ５２０の出力端子である第１ノード５０１の電圧を論理的レベルハイにする。
【０１１７】
したがって、図５に示す回路５００の出力（Ｏｕｔ）である第２ノード５０２の電圧の論理的レベルはハイとなる。
【０１１８】
以上では図４〜図５を参照して半導体工程偏差を用いた素子間の特性差によって無作為のデジタル値を説明する様々な実施形態のうちインバータを用いる１つの実施形態について説明した。
【０１１９】
しかし、インバータの構成が図５に示す回路５００のように限定されることなく、本発明の思想を抜け出さない範囲で半導体工程偏差を用いて素子間の特性値差を用いて無作為のデジタル値を生成する様々な実施形態も本発明に含まれるものとして理解されなければならない。
【０１２０】
一方、インバータでなくても、様々な電子回路、例えば、差動増幅器（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ａｍｐｌｉｆｉｅｒ）やラッチ（Ｌａｔｃｈ）回路などによってデジタル値生成部１１０または４１０が実現されてもよい。以下、図７〜図９を参照して様々な実施形態の一部を説明する。
【０１２１】
図７は、本発明の他の一実施形態に係るデジタル値生成部１１０または４１０の構成を説明するための例示的な回路図である。
【０１２２】
本実施形態では、差動増幅器回路７００がデジタル値生成部１１０または４１０実現に用いられている。
【０１２３】
差動増幅器の２つの入力端子７１１及び７１２を短絡させる場合、半導体工程偏差のために第１出力ノード７２１と第２出力ノード７２２には互いに異なるデジタル値、例えば、「１」及び「０」が出力される。
【０１２４】
差動増幅器回路７００は、本来に第１入力端子７１１と第２入力端子７１２の電圧差を増幅し、第１出力ノード７２１と第２出力ノード７２２との間の電圧差として提供する回路である。
したがって、前記第１入力ノード７１１と第２入力ノード７１２を短絡させる場合、理論的には、出力である第１出力ノード７２１と第２出力ノード７２２との間の電圧差が０でなければならない。
【０１２５】
しかし、差動増幅器回路７００に含まれる素子、例えば、トランジスタ（Ｔｒａｎｓｉｓｔｏｒ）の半導体製造の工程偏差による電気的な特性差のために、２つの入力ノード７１１及び７１２を短絡させるとき第１出力ノード７２１の電圧と第２出力ノード７２２の電圧差は０ではない。
【０１２６】
また、前記トランジスタら素子の電気的な特性差だけではなく、差動増幅器回路７００内に含まれる抵抗、キャパシタまたはインダクターなどの受動素子（図示せず）の電気的な特性差によってその電圧差が発生したりもする。
【０１２７】
すなわち、チップを製作するとき、工程偏差は、前記受動素子の形状／構造的な差を引き起こし、これにより前記受動素子は実際の数値値に差が発生することがある。
【０１２８】
したがって、入力ノード７１１及び７１２が短絡される場合に２つの出力ノード７２１及び７２２のいずれか出力端子の電圧が高いかを比較すると、１ビットの識別キーを生成してもよい。
【０１２９】
例えば、第１入力ノード７１１と第２入力ノード７１２を短絡させる場合、第１出力ノード７２１の電圧値が第２出力ノード７２２の電圧値よりも高い場合、デジタル値「１」として認識し、反対の場合にはデジタル値「０」として認識する。
【０１３０】
また、前述したように、かかる単位セルをＮ個実現する場合にＮビットのデジタル値を生成してもよい。
【０１３１】
図８は、本発明の更なる一実施形態に係るデジタル値生成部１１０または４１０の構成を説明するための例示的な回路図である。
【０１３２】
本実施形態において、デジタル値生成部１１０または４１０の実現にＳＲラッチ（Ｓｅｔ−Ｒｅｓｅｔ  Ｌａｔｃｈ）が用いられた。図８ではＳＲラッチを実現する多くの例のうち、例示的に図８（ａ）及び（ｂ）の２種類が示されている。
【０１３３】
図８（ａ）の実現はＮＯＲゲート（ｇａｔｅ）を用いるものであり、（ｂ）の実現はＮＡＮＤゲートを用いるものである。
【０１３４】
ＮＯＲゲートとＮＡＮＤゲートの実現において、同一の論理的な入出力にするためには、ＮＡＮＤゲートの実現（ｂ）での２つの入力Ｓｂ及びＲｂは、それぞれＮＯＲゲートの実現（ａ）での２つの入力Ｓ及びＲの反転信号である。
【０１３５】
本実施形態に係る回路の実現（ａ）または（ｂ）によってデジタル値生成部１１０または４１０を実現するために、まずＳ及びＲの全てに１が入力される。
【０１３６】
ＳＲラッチの理論的な論理テーブル（Ｌｏｇｉｃ  Ｔａｂｌｅ）によると、Ｓ及びＲの全ての論理値「０」が入力される場合、出力値Ｑとその反転値Ｑｂはどのような値を有するかが定義されない。また、Ｓ及びＲの全ての論理値「１」が入力される場合、出力値ＱとＱｂは全て論理値「０」を出力する。この状態でＳ及びＲが同時に「０」に変化すると、ＱとＱｂは２ＮＯＲを構成している素子の特性値差によってその値が互いに相補的に決定される。すなわち、Ｑが「１」になりＱｂが「０」になったり、または、反対にＱが「０」になりＱｂが「１」になる。
【０１３７】
２つの場合のいずれかが実際の結果につながるかはランダムである。なぜなら、回路（ａ）のＮＯＲゲートまたは回路（ｂ）のＮＡＮＤゲートを構成する素子の特性（閾値電圧、移動度（ｍｏｂｉｌｉｔｙ）など）が互いに異なることから、その結果は予測できない。
【０１３８】
したがって、図８（ａ）または（ｂ）によって実現されるデジタル値生成部１１０または４１０で無作為のデジタル値が生成されてもよい。
【０１３９】
図９は、本発明の更なる一実施形態に係るデジタル値生成部の構成を説明するための例示的な回路図である。
【０１４０】
ＳＲラッチを用いる点では図８と類似するが、出力ノードＱとＱｂとの間にスイッチ９１０がさらに加えられている。
【０１４１】
そして、入力ノードＳ及びＲの全てに論理値「０」を入力してスイッチ９１０を閉鎖する。それで、出力ノードＱとＱｂの電圧は同じ値になり、この値は論理値「１」に該当する電圧値と論理値「０」に該当する電圧値との間のいずれかの特定値になる。
【０１４２】
その後、スイッチ９１０を再び開放すると、各ＮＯＲゲートの論理閾値に応じて出力ノードＱは「１」になりＱｂは「０」になる場合、または、反対に出力ノードＱは「０」になりＱｂは「１」になる場合があり、２つの場合のいずれかが実際結果につながるかはランダムである。
【０１４３】
前記図８と同様に、前記の無作為性はＮＯＲゲートを構成する素子の特性（閾値電圧、移動度など）が互いに異なることから、その結果は予測できない。
【０１４４】
したがって、図９に示された回路によって実現されるデジタル値生成部１１０または４１０で無作為のデジタル値が生成されてもよい。
【０１４５】
以下、図１０以下を参照してデジタル値生成部１１０にデジタル値凍結部１２０が結合してデジタル値生成装置１００が実現された具体的な回路図の例を説明する。
【０１４６】
図１０は、図８に示すＳＲラッチを用いた実施形態に係るデジタル値生成部に、図２に示す実施形態に係るデジタル値凍結部１２０が結合された例示的なデジタル値生成装置の回路構成を示す。
【０１４７】
デジタル値生成部１０１０の構成について、図８を参照して上述したＳＲラッチの具体的な回路実現として理解されてもよい。
【０１４８】
デジタル値生成部１０１０によって２つの出力端子ｏｕｔ及びｏｕｔ＿ｂａｒに互いに異なるデジタル値、例えば、それぞれ「１」と「０」が生成される場合、その結果に応じてデジタル値凍結部１０２０内のフューズ１０２１のいずれか一方が過電流の印加を受けて切れる。
【０１４９】
したがって、どのフューズが途切れたかを電気的に識別すると、デジタル値生成部１０１０によって生成されてデジタル値凍結部１０２０により凍結したデジタル値を識別することができる。
【０１５０】
フューズが切れる過程は図１１に示すグラフを参照してさらに説明する。
【０１５１】
図１１は、図１０に示す実施形態によりデジタル値凍結部１０２０でデジタル値の凍結が行われる過程を説明するための例示的なグラフである。
【０１５２】
図１０に示すデジタル値生成部１０１０が最初に駆動される場合（Ｆｉｒｓｔ  ｏｐｅｒａｔｉｏｎ）、出力ｏｕｔとｏｕｔ＿ｂａｒの差によって、例えば、フューズ２に過電流が印加されてフューズ２が切れることでデジタル値が凍結される。
【０１５３】
一方、図１０で構成されたフューズ１０２１の配置例は、本発明の様々な実施形態の一部に過ぎない。したがって、以下では図１２を参照して図１０に示された実施形態の他にもフューズの様々な配置についてさらに説明する。
【０１５４】
図１２は、本発明の様々な一実施形態に係るデジタル値凍結部がデジタル値生成装置内に配置された例示的な回路図を示す。
【０１５５】
（ａ）はＳＲラッチを介して実現されるデジタル値生成部の実現を示し、（ｂ）〜（ｄ）ではＳＲラッチと共に配置されるフューズの様々な位置１２１０、１２２０及び１２３０を示す。
【０１５６】
具体的な動作に対して、前記図８ないし図１１を参照して十分に理解されるため、その詳しい説明は省略する。
【０１５７】
一方、図３を参照して上述したように、前記フューズに代わってＯＴＰ素子によりデジタル値の凍結が行われてもよく、このような実施形態が図１３を参照して説明する。
【０１５８】
図１３は、本発明の他の一実施形態に係るデジタル値凍結部がＯＴＰ素子によって実現される場合、デジタル値凍結部の様々な構成を説明するための回路図を示す。
【０１５９】
図１２に示すように、（ａ）はＳＲラッチを介して実現されるデジタル値生成部の実現を示し、（ｂ）〜（ｄ）ではＳＲラッチと共に配置されるＯＴＰ素子の様々な位置１３１０、１３２０及び１３３０を示す。
【０１６０】
同様に、このような素子によって、デジタル値が凍結する過程は図３などを参照して十分に理解されるため、その詳しい説明は省略する。
【０１６１】
以下、ＳＲラッチの構成だけではなく、図５ないし図６を参照して説明したインバータを用いる実施形態に係るデジタル値生成部に、デジタル値凍結部が結合される様々な回路配置を例示的に提示する。
【０１６２】
図１４は、本発明の他の一実施形態に係るデジタル値生成部が図５の実施形態によって実現される場合、デジタル値凍結部がデジタル値生成装置内に配置された様々な例示的な回路図を示す。
【０１６３】
（ａ）は図５を参照して説明したインバータを介して実現されるデジタル値生成部の実現を示し、（ｂ）〜（ｅ）ではインバータと共に配置されるフューズの様々な位置１４１０、１４２０、１４３０及び１４４０を示す。
【０１６４】
一方、本実施形態でも、前記フューズに代わってＯＴＰ素子によってデジタル値の凍結が行われてもよく、そのような実施形態が図１５に提示される。
【０１６５】
図１５は、本発明の他の一実施形態に係るデジタル値生成部が図５に示す実施形態によって実現されてデジタル値凍結部がＯＴＰ素子により実現される場合、デジタル値凍結部の様々な構成を説明するための回路図である。
【０１６６】
図１４に示すように、（ａ）はインバータを介して実現されるデジタル値生成部の実現を示し、（ｂ）〜（ｅ）ではインバータと共に配置されるＯＴＰ素子の様々な位置１５１０、１５２０、１５３０及び１５４０を示す。
【０１６７】
図１６は、本発明の他の一実施形態に係るデジタル値生成部が図７に示す実施形態によって実現される場合、デジタル値凍結部がデジタル値生成装置内に配置された様々な例示的な回路図を示す。
【０１６８】
（ａ）は図７を参照して説明した差動増幅器を介して実現されるデジタル値生成部の実現を示し、（ｂ）〜（ｄ）では差動増幅器と共に配置されるフューズの様々な位置１６１０、１６２０及び１６３０を示す。
【０１６９】
一方、本実施形態でも、前記フューズの代わりをしてＯＴＰ素子によってデジタル値の凍結が行われてもよく、このような実施形態が図１７に提示される。
【０１７０】
図１７は、本発明の他の一実施形態に係るデジタル値生成部が図７に示す実施形態によって実現され、デジタル値凍結部がＯＴＰ素子によって実現される場合、デジタル値凍結部の様々な構成を説明するための回路図を示す。
【０１７１】
図１６に示すように、（ａ）は差動増幅器を介して実現されるデジタル値生成部の実現を示し、（ｂ）〜（ｄ）では差動増幅器と共に配置されるＯＴＰ素子の様々な位置１７１０、１７２０及び１７３０を示す。
【０１７２】
図１８は、本発明の他の一側に係るデジタル値生成方法を示すフローチャートである。
【０１７３】
ステップ１８１０において、図１に示すデジタル値生成装置１００のデジタル値生成部１１０に入力信号が印加される。このような入力信号印加は、電圧印加、電流駆動、初期駆動（ｆｉｒｓｔ  ｏｐｅｒａｔｉｏｎ）などとして理解される。
【０１７４】
続いて、ステップ１８２０において、デジタル値生成部１１０は、半導体工程偏差に起因する半導体素子の特性値差を用いてデジタル値を生成する。デジタル値生成部１１０がステップ１８２０において、無作為のデジタル値を生成する過程は、図１〜図３、図５〜図９を参照して上述した通りである。
【０１７５】
ステップ１８３０において、デジタル値凍結部１２０が前記ステップ１８２０で生成された無作為のデジタル値を凍結し、時不変性を保障することになる。
【０１７６】
このようなデジタル値の凍結過程は図２〜図３、図１０〜図１７を参照して上述した通りである。
【０１７７】
図１９は、本発明の更なる一側に係るデジタル値生成方法を示すフローチャートである。
【０１７８】
ステップ１９１０において、入力信号が印加され、デジタル値生成部４１０が無作為のデジタル値を生成する過程は、図１８のステップ１８１０ないし１８２０に類似する。
【０１７９】
しかし、図１８の実施形態と異なる点は、生成された無作為のデジタル値が図４を参照して説明したデジタル値格納部４２０に格納されるという点である。このようなデジタル値格納部４２０の様々な実施形態について図４を参照して上述した通りである。
【０１８０】
このような本発明の様々な実施形態によると、半導体製造工程上の工程偏差を用いて無作為デジタル値が生成され、このデジタル値が時間の流れに伴った素子の劣化（ａｇｉｎｇ）や周辺環境（例えば、温度）の変化、またはノイズによって変更されないよう、デジタル値の凍結または格納によって時不変性を保障した。
【０１８１】
したがって、セキュリティ／認証を含む様々な応用分野で識別キーなどとして用いられる信頼性のある無作為のデジタル値を提供することができる。
【０１８２】
本発明の一実施形態に係る方法は、多様なコンピュータ手段を介して様々な処理を実行することができるプログラム命令の形態で実現され、コンピュータ読取可能な記録媒体に記録されてもよい。コンピュータ読取可能な媒体は、プログラム命令、データファイル、データ構造などのうち１つまたはその組合せを含んでもよい。媒体に記録されるプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり、使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、光ディスクのような光磁気媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれてもよい。ここで説明されたソフトウェアモジュールの任意の一つ以上は、そのユニットに固有専用のプロセッサによって実行されてもよく、または、モジュールの一つ以上に共通するプロセッサによって実行されてもよい。説明された方法は汎用コンピュータやプロセッサによって実行されてもよく、ここで説明したような特定のマシンによって行われてもよい。
【０１８３】
上述したように、本発明を限定された実施形態と図面によって説明したが、本発明は、上記の実施形態に限定されることなく、本発明が属する分野における通常の知識を有する者であれば、このような実施形態から多様な修正及び変形が可能である。
【０１８４】
したがって、本発明の範囲は、開示された実施形態に限定されるものではなく、特許請求の範囲のみならず特許請求の範囲と均等なものなどによって定められるものである。
【符号の説明】
【０１８５】
１１０：デジタル値生成部
１２０：デジタル値凍結部
【図５】
2015080252.tif 000003
【図６】
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【図７】
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【図８（ａ）】
2015080252.tif 000006
【図８（ｂ）】
2015080252.tif 000007
【図９】
2015080252.tif 000008
【図１１】
2015080252.tif 000009
【図１２（ａ）】
2015080252.tif 000010
【図１２（ｂ）】
2015080252.tif 000011
【図１２（ｃ）】
2015080252.tif 000012
【図１２（ｄ）】
2015080252.tif 000013
【図１３（ａ）】
2015080252.tif 000014
【図１３（ｂ）】
2015080252.tif 000015
【図１３（ｃ）】
2015080252.tif 000016
【図１３（ｄ）】
2015080252.tif 000017
【図１４（ａ）】
2015080252.tif 000018
【図１４（ｂ）】
2015080252.tif 000019
【図１４（ｃ）】
2015080252.tif 000020
【図１４（ｄ）】
2015080252.tif 000021
【図１４（ｅ）】
2015080252.tif 000022
【図１５（ａ）】
2015080252.tif 000023
【図１５（ｂ）】
2015080252.tif 000024
【図１５（ｃ）】
2015080252.tif 000025
【図１５（ｄ）】
2015080252.tif 000026
【図１５（ｅ）】
2015080252.tif 000027
【図１６（ａ）】
2015080252.tif 000028
【図１６（ｂ）】
2015080252.tif 000029
【図１６（ｃ）】
2015080252.tif 000030
【図１６（ｄ）】
2015080252.tif 000031
【図１７（ａ）】
2015080252.tif 000032
【図１７（ｂ）】
2015080252.tif 000033
【図１７（ｃ）】
2015080252.tif 000034
【図１７（ｄ）】
2015080252.tif 000035
【図１】
2015080252.tif 000036
【図２】
2015080252.tif 000037
【図３】
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【図４】
2015080252.tif 000039
【図１０】
2015080252.tif 000040
【図１８】
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【図１９】
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