(57)【要約】【課題】装置に組み込まれた実運用中の不揮発性メモリの劣化状況を自動で定期的に判定し、継続使用の有無を判断することで、劣化による装置故障を未然に防ぐことを目的とする。【解決手段】特性劣化が進行すると、書き込みを行ってもメモリセルへ電荷を完全にチャージできない、また、チャージした電荷が抜け易くなる。それに伴い、論理値１／０を決めるしきい値電圧が低くなり出力データが不安定になりやがては反転してしまう。劣化でデータが反転する前に、印加電圧（読み出し電圧）を変化させた時の出力データの論理値１／０が反転するポイントを検出し、その変化から劣化状態を判定する。【選択図】図９
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【特許請求の範囲】
【請求項１】
不揮発性メモリと、この不揮発性メモリの入力電圧を制御する電源供給部と、前記不揮発性メモリを評価する評価回路と、を含む電子装置であって、
前記評価回路は、前記電源供給部を制御して、前記入力電圧を変えながら前記不揮発性メモリからデータを読み出すことによって、前記不揮発性メモリの劣化を評価することを特徴とする電子装置。
【請求項２】
請求項１に記載の電子装置であって、
前記評価回路は、出力データの論理値が反転するしきい値を検出することを特徴とする電子装置。
【請求項３】
請求項１または請求項２に記載の電子装置であって、
前記評価回路は、前記しきい値が予め定めた電圧の範囲内にあるとき、前記不揮発メモリが劣化していると評価することを特徴とする電子装置。
【請求項４】
請求項１ないし請求項３のいずれか一つに記載の電子装置であって、
さらに、前記不揮発メモリでデータをコピーする一時記憶部を備え、
前記評価回路は、前記不揮発メモリが劣化していると評価したとき、前記一時記憶部のコピーデータを前記不揮発性メモリに、書き戻すことを特徴とする電子装置。
【請求項５】
請求項１ないし請求項４のいずれか一つに記載の電子装置であって、
前記評価回路は、予め定めた電圧で測定した際の劣化検出数が予め定めた数値以上のとき、劣化の兆候が見られると判断することを特徴とする電子装置。
【請求項６】
請求項１ないし請求項４のいずれか一つに記載の電子装置であって、
前記評価回路は、今回の劣化検出数と、１回前の劣化検出数との差分に基づいて、劣化の兆候が見られると判断することを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子装置に係り、特に回路稼働中にオンボード上で不揮発性メモリの劣化状況を判断する電子装置に関する。
【背景技術】
【０００２】
現在、フラッシュメモリ等の不揮発性メモリは、パソコン、携帯電話から交換機、伝送装置、サーバ、ルータに至るまで様々な情報通信装置に使用されている。
図１を参照して、不揮発性メモリの中でも、広く普及するフラッシュメモリの動作原理について説明する。図１は、非特許文献１で開示されているメモリセル構造の断面図である。図１において、ゲート部は、コントロールゲートとフローティングゲートとに分かれている。フラッシュメモリは、フローティングゲートに電荷をチャージ／ディスチャージすることでデータを保持している。フローティングゲートは、酸化膜によって絶縁されている。このことからフラッシュメモリは、電源を切っても電荷を保持し続けることができる。
【０００３】
フラッシュメモリは、使用前に全メモリセルを消去（論理値として０に）しておく必要がある。フラッシュメモリは、全てのフローティングゲートに電荷がチャージされていない（ディスチャージ）状態としておく。電荷をディスチャージするためには、ゲートを低電位としＰウェル（シリコン基板側）に高電圧を印加することでフローティングゲートにチャージされている電荷を抜く。
【０００４】
書き込み動作は、論理値が０のデータを書き込む場合には既にフローティングゲートの電荷はディスチャージされているため何も行わない。一方、論理値１を書き込む場合、ゲートとドレインに高電圧を印加することでフローティングゲートに電荷をチャージする。
【０００５】
図２を参照して、フラッシュメモリの読み出し動作を説明する。読み出し動作時、ゲートに電圧（書き込み時に比較し、十分低い）を印加した時にドレイン側に流れる電流により、フラッシュメモリは、論理値を判断する。図２は、電荷のチャージ有無と論理値の関係を表す。図２において、横軸はゲート電圧（ＶＧＳ）、縦軸はドレイン電流（ＩＤ）である。
【０００６】
読み出し電圧が図２のレベルにある時、フローティングゲートに電荷がチャージされていると、ドレイン電流（ＩＤ）は流れず、フラッシュメモリは、論理値１と判断する。反対に電荷がチャージされていない場合、電流が流れるため。フラッシュメモリは、論理値０と判断する。
【０００７】
このようにフラッシュメモリは、消去および書き込み時にメモリセルへ高電圧を印加されるため、繰り返しの動作により絶縁酸化膜が劣化し、正しい論理値を保持することができなくなる。このため、フラッシュメモリは、書換え回数に制限が設けられている。
【０００８】
近年では、微細化の技術によって集積度は向上している。しかし、その一方で絶縁酸化膜の薄膜化により書換え回数制限が強化されている。すなわち、装置の寿命に影響を及ぼしている。
【０００９】
この劣化による寿命低下を事前に予測する方法として、特許文献１では、フラッシュメモリが劣化するとデータの消去時間が長くなることを利用した劣化判定を行っている。しかし、この方法では、テスト時に繰り返し消去動作を行うため時間が掛かる。
【００１０】
図３を参照して、チャージ漏れを説明する。フラッシュメモリは、他に、劣化することによって、読み出し時の論理値１／０を判定するしきい値電圧が変化する。メモリセルが書き込み（チャージ）状態にある場合、書換えの繰り返しによる劣化や初期の欠陥が見られると、図３に示したメモリセル構造のようにチャージ漏れが発生する。チャージ漏れが発生すると、フローティングゲートに格納された電荷が徐々に抜けたり、書き込みを行ってもある一定量の電荷を保持できなくなったりしてしまう。
【００１１】
図４を参照して、チャージ漏れが発生した時のしきい値電圧（Ｖｔｈ）の変化を説明する。図４において、横軸はゲート電圧（ＶＧＳ）、縦軸はドレイン電流（ＩＤ）である。ドレイン電流（ＩＤ）の大きさが基準電流（Ｉｒｅｆ）と等しくなる電圧のポイントをしきい値電圧（Ｖｔｈ）とする。しきい値電圧は、チャージ漏れが発生するとＶｔｈ１からＶｔｈ２へ低くなる方向へシフトする。Ｖｔｈが読み出し電圧を超えて減少すると、読み出しデータが不安定になり、やがてはデータが反転（１⇒０）して出力されてしまう。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１２−０２２６１８号公報
【非特許文献】
【００１３】
【非特許文献１】ISDL Report No.20091312001
【発明の概要】
【発明が解決しようとする課題】
【００１４】
フラッシュメモリは、装置の寿命を決定付けてしまう部品の一つである。フラッシュメモリを繰り返し書換えることによるメモリセルの劣化が原因で装置に不具合を発生させてしまうことがある。そのため、どのフラッシュメモリメーカでも書換え回数を制限することで対処している。しかし、書換え回数を超えた使い方をした場合および部品自体に欠陥があり寿命が早まってしまった場合、前もって検出することができない。
【００１５】
書換え回数からだけでは、誤った寿命判定をしてしまう恐れがあり、高信頼化、長寿命化する装置ではより正確にフラッシュメモリの寿命を判断する必要がある。現実問題として、書換え回数を管理することは装置にとって負担であり、ほとんどの場合装置毎のフラッシュメモリの使い方をもとに書換え回数を見積もって使っている。装置を延命させた場合およびフラッシュメモリの使い方（アクセス頻度など）を途中で変更した場合には、当初の見積もりよりも書換え回数が増えてしまうことがあり、フラッシュメモリ劣化による事故につながりかねない。
【００１６】
本発明は、テストに時間を要さず、また絶縁酸化膜にストレスを与えない（電荷のチャージ／ディスチャージをしない）不揮発性メモリを備えた電子装置を提供する。
【課題を解決するための手段】
【００１７】
上述した課題は、不揮発性メモリと、この不揮発性メモリの入力電圧を制御する電源供給部と、不揮発性メモリを評価する評価回路と、を含む電子装置であって、評価回路は、電源供給部を制御して、入力電圧を変えながら不揮発性メモリからデータを読み出すことによって、不揮発性メモリの劣化を評価する電子装置により、達成できる。
【発明の効果】
【００１８】
本発明によれば、テストに時間を要さず、また絶縁酸化膜にストレスを与えない（電荷のチャージ／ディスチャージをしない）不揮発性メモリを備えた電子装置を提供できる。
【図面の簡単な説明】
【００１９】
【図１】メモリセルの構造を説明する概念図である。
【図２】電荷のチャージ有無と論理値の関係を説明するグラフである。
【図３】チャージ漏れ発生時のメモリセルの構造を説明する概念図である。
【図４】劣化に伴うしきい値電圧Ｖｔｈの変化を説明するグラフである。
【図５】センター側装置のブロック図である。
【図６】劣化テストを実施する回路のブロック図である。
【図７】しきい値電圧Ｖｔｈ特定の方法を説明するグラフである。
【図８】劣化テスト回路の内部のブロック図である。
【図９】しきい値電圧の変動を利用した劣化判定方法のフローチャートである。
【図１０】定格電圧のみを印加しテスト時間を短縮する劣化判定方法のフローチャートである。
【図１１】セクタで分割してテスト時間を短縮する劣化判定方法のフローチャートである。
【図１２】使用アドレス範囲のみ劣化判定する方法のフローチャートである。
【図１３】劣化検出時に再書き込みしデータ反転を防止する方法のフローチャートである。
【図１４】精度を向上させるための劣化判定方法のフローチャートである。
【図１５】劣化の兆候から判定する方法を説明するグラフである。
【図１６】劣化の兆候から判定する方法を説明するグラフである。
【図１７】テスト時に変動させる電圧範囲を任意とする方法のフローチャートである。
【図１８】２種以上のアラームを設けた場合の劣化判定方法のフローチャートである。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、実施例を用い図面を参照しながら詳細に説明する。
【実施例１】
【００２１】
図５を参照して、光アクセスシステムのセンター側装置の構成を説明する。図５において、センター側装置４００は、インターフェース盤４１４と、スイッチ盤４１２と、コントロール盤４１１と、バックボード４１０とから構成されている。センター側装置４００は、インターフェース盤４１４を３枚実装しているが、実装数は３枚に限らない。
【００２２】
インターフェース盤４１４は、主信号処理部４０１と、電源供給部４０２と、劣化テスト回路４０３と、制御部４０４と、外部出力部４０５と、表示部４０６と、不揮発性メモリ４０７と、光モジュール４０８と、一時記憶部４０９と、内部バス４１５とから構成されている。
【００２３】
スイッチ盤４１２とコントロール盤４１１および３枚のインターフェース盤４１４がバックボード４１０を介して接続されている。コントロール盤４１１は、装置外部のコンソール４１３と繋がっており、情報の入出力を行っている。また、制御部４０４、劣化テスト回路４０３、不揮発性メモリ４０７、一次記憶部４０９は、内部バス４１５で接続されている。
【００２４】
光モジュール４０８と主信号処理部４０１は、主信号の入出力を行う。制御部４０４は、インターフェース盤４１４を制御する。不揮発性メモリ４０７は、制御部４０４のプログラムおよびデータを格納する。揮発性の一時記憶部４０９は、キャッシュメモリの役割である。外部出力部４０５は、インターフェース盤４１４の状態をコントロール盤４１１に通知する。外部出力部４０５は、またコントロール盤４１１から制御信号を受信する。表示部４０６は、状態を表示する。電源供給部４０２は、各部に電源を供給する。
【００２５】
主信号は、インターフェース盤４１４の光モジュール４０８を通して端末などと接続される。インターフェース盤４１４からの複数の主信号は、スイッチ盤４１２にて多重／分離され公衆網などと接続されている。制御部４０４は、主信号処理部４０１を制御し、主信号の状態を収集する。
【００２６】
劣化テスト回路４０３は、不揮発性メモリ４０７の劣化状態を判定するための回路である。不揮発性メモリ４０７は、書換えの繰り返しまたは元々の欠陥により特性が劣化し、データを正しく保持できなくなる。
【００２７】
本実施例では、実運用中に装置の動作を停止させることなくテストを行うため、劣化テスト中は不揮発性メモリ４０７へのアクセスを行わないようにする機能とテストシーケンスを制御する機能を制御部４０４に組み込んでいる。
【００２８】
図６を参照して、図５のインターフェース盤４１４から劣化判定テスト機能に関する回路構成のみを抜き出した回路構成を説明する。図６において、センター側装置４００が通常通り運用されて、不揮発性メモリ４０７が通常動作している場合、制御部４０４と不揮発性メモリ４０７は、アドレス、データ、制御信号のやり取りをしている。このとき、制御部４０４は、不揮発性メモリ４０７に格納されている実運用データの読み出しおよび書換えを制御されたタイミングで行っている。
【００２９】
劣化テストを実行するとき、まず劣化テスト回路４０３は、制御部４０４へ割込み要求を出力する。制御部４０４は、不揮発性メモリ４０７がテスト可能な状態であれば、不揮発性メモリ４０７とのアクセスを停止し、劣化テスト回路４０３へ劣化テスト許可の応答をする。劣化テスト回路４０３は、応答信号を受信して不揮発性メモリ４０７とのアクセスを開始し、劣化テストの動作を行い、テスト結果を制御部４０４へ送り出す。
【００３０】
なお、劣化テスト回路４０３が制御部４０４へ割込みを行った際、不揮発性メモリ４０７が実稼働中で劣化テスト実行不可だった場合、劣化テスト回路４０３は、次のアクセス可のタイミングまでアクセスを続ける。
【００３１】
劣化テスト回路４０３は、劣化テストを行う際に不揮発性メモリ４０７へ印加する電圧を制御する。そのため、劣化テスト回路４０３は、不揮発性メモリ４０７への印加電圧を制御している電源供給部４０２とも接続されている。この回路構成によって、劣化テスト回路４０３は、不揮発性メモリ４０７とアクセスを開始すると同時に電源供給部４０２の制御も行う。なお、制御部４０４と劣化テスト回路４０３は、１つのマイコン等へ納めることも可能である。
【００３２】
図７を参照して、しきい値電圧Ｖｔｈ特定方法を説明する。図７において、しきい値電圧は、図３、図４に示すようにメモリセルのフローティングゲートに格納されている電荷のチャージ量によって変化する。書き込み（チャージ）状態で、チャージ漏れが発生した場合、しきい値電圧は通常より低くなる傾向にある。その性質を利用し、図７のようにゲート電圧（ＶＧＳ）を高くなる方向へステップさせ、論理値が１⇒０へ反転する読み出し電圧を特定し、その反転した電圧値から劣化を判断する。本劣化判定方法は、電源電圧を変化させることで相対的にメモリセルのゲート電圧（ＶＧＳ）、ドレイン電圧（ＶＤＳ）も変化する不揮発性メモリで、且つ、劣化テスト時に変化させる電源電圧の範囲は、ドレイン電流（ＩＤ）がドレイン電圧（ＶＤＳ）に依存しない領域（ＭＯＳトランジスタのＩＤ−ＶＤＳ特性のグラフで言う飽和領域）であるときに本実施例が適用できる。
電源電圧を変化させる方法に関しては、レギュレータ等を設けることで容易に実現できる。
【００３３】
まず劣化判定の準備として、テスト直前の不揮発性メモリのデータを一時的にＳＲＡＭなどの作業用メモリへコピーし、そのコピーしたデータと判定対象である実運用メモリの出力データを比較する。その際、実運用メモリへ印加する電源電圧を一定幅ずつ上げていき、しきい値を超えて出力データが１⇒０へ反転するポイントを特定させる。なお、正常状態であれば定格電圧範囲内で反転することは無い。最大定格電圧まで上げてもすべてのメモリセルが反転しない場合、異常なしと判断しそこで劣化テストを終了とする。もし、データ反転を検出した際の電圧値が予め設定した判定値より低かった場合は、異常有りと判断しアラームを挙げる。判定値は、予め制御部等へ持たせておく。また、チャージ漏れ等で不安定状態のままでは、その後実運用動作に支障をきたしてしまう。このため、作業用メモリへコピーしたデータは、テスト終了後実運用メモリへ書き直す。
【００３４】
この劣化判定テストの一連動作は、実稼働中に自律で定期的に実施できる。本実施例は、実運用メモリへの負荷は小さく、且つ短時間で劣化判定テストを実施することができる。
【００３５】
図８を参照して、劣化テスト回路の詳細を説明する。図８において、劣化テスト回路４０３は、テスト回路制御部６０１と、電圧制御部６０２と、不揮発性メモリインターフェース部６０３と、ＲＡＭインターフェース部６０４と、比較部６０５と、割込み制御部６０６と、経過時間監視部６０７と、を含んで構成されている。
【００３６】
テスト回路制御部６０１は、劣化判定の制御を行う。電圧制御部６０２は、電源供給部４０２の電圧を制御する。不揮発性メモリインターフェース部６０３は、その制御信号と不揮発性メモリ４０７を仲介する。ＲＡＭインターフェース部６０４は、一時記憶部４０９を仲介する。比較部６０５は、不揮発性メモリ４０７と一時記憶部４０９内の格納データを比較する。割込み制御部６０６は、劣化テスト回路４０３内部の劣化テスト開始および終了時に制御部４０４へアクセス切り換えの割込み要求を送る。経過時間監視部６０７は、前回の劣化テストからの経過時間をカウントし定期的に試験を実施する。
【００３７】
制御部４０４と不揮発性メモリ４０７がアクセスしている間（実運用時）、劣化テスト回路４０３は。停止している。しかし、経過時間監視部６０７は、劣化テストを実施するためのトリガであるため、前回の劣化テスト終了時からの経過時間をカウントし続けている。経過時間監視部６０７は、割込み制御部６０６と接続されており、前回の劣化テスト終了時から一定時間が経過したところで、劣化テストを再び開始するための信号を割込み制御部６０６へ送信する。割込み制御部６０６は、劣化テスト開始及び終了の信号を制御部４０４へ割込みで送ることと、制御部４０４からの応答をテスト回路制御部６０１へ伝える。劣化判定を行う際は、不揮発性メモリ４０７へ印加する電圧を変化させる。すなわち、テスト回路制御部６０１は、電圧制御部６０２を介して電源供給部４０２の電圧を制御する。
【００３８】
本実施例の劣化判定方法は、実運用データと電圧変動させた時のデータの差分を利用する。その差分を比較するために比較部６０５がある。比較部６０５は、比較のみを行う。比較部６０５は、実運用データと電圧変動データの差分を求める。その判定はテスト回路制御部６０１が実施する。
【００３９】
図９を参照して、劣化テスト回路の動作を説明する。図９において、電源投入後、劣化テスト回路４０３は、初期設定を実行する（Ｓ１１３）。初期設定は、具体的には、テストする電圧値の上げ幅およびテスト間隔の情報を設定する。割込み制御部６０６は、制御部４０４へ割込み動作を行う（Ｓ１０１）。実運用中の不揮発性メモリ４０７が劣化判定テスト可能な状態であれば、制御部４０４は、不揮発性メモリ４０７との通常動作を停止し、割込み制御部６０６へ割り込み許可を送信する。劣化テスト回路４０３は、割り込み許可を判定する（Ｓ１０２）。ＮＯのとき、劣化テスト回路４０３は、ステップ１０１に遷移する。ステップ１０２でＹＥＳのとき、劣化テスト回路４０３は、一時記憶部４０９へ不揮発性メモリ４０７の格納データをコピーする（Ｓ１０３）。劣化テスト回路４０３は、劣化判定テスト時の印加電圧がその時々で変わらないように不揮発性メモリ４０７へ標準電圧を印加する（Ｓ１０４）。
【００４０】
劣化テスト回路４０３は、不揮発性メモリ４０７のデータを読み出し、一時記憶部４０９へ格納したデータと比較する（Ｓ１０５）。劣化テスト回路４０３は、データに差分あるか判定する（Ｓ１０６）。ＮＯ（差分が無い）のとき、劣化テスト回路４０３は、現在の電圧が絶対定格電圧を以上か判定する（Ｓ１０７）。ステップ１０６でＹＥＳのとき、劣化テスト回路４０３は、アラームを挙げる（Ｓ１０９）。ステップ１０９のあと、またはステップ１０７でＹＥＳのとき、劣化テスト回路４０３は、テスト前の電圧に戻す（Ｓ１１０）。ステップ１０７でＮＯのとき、規定された電圧だけ電圧を増加させて（Ｓ１０６）、ステップ１０５に遷移する。ステップ１１０のあと、劣化テスト回路４０３は、制御部へ劣化テスト終了を通知する（Ｓ１１１）。劣化テスト回路４０３は、一定時間を経過を待って（Ｓ１１２）、ステップ１０１に遷移する。
【００４１】
ステップ１０５で比較した結果は、常に劣化テスト回路４０３の不揮発領域へ保存する。しかし、メモリ容量に空きが無くなった場合は古い情報から順に削除していく。また、格納できるメモリ領域が小さい場合は、最新の測定結果（検出数、検出した電圧値）のみを保存する方法もある。
【００４２】
ステップ１０９でアラームが挙がると、制御部４０４は、劣化発生の情報を外部へ通知するために外部出力部４０５からバックボード４１０を介してコントロール盤４１１へ情報を送る。コントロール盤４１１は、劣化発生の通知が出されている各インターフェース盤４１４からの情報を収集し、スイッチ盤４１２、公衆網を経由して装置の管理者へ異常を伝える。また、アラームとして、インターフェース盤４１４上でも装置の外側から確認できる表示部４０６が設けられている場合、劣化発生時にＬＥＤを点滅して、通知する。
【００４３】
この一連の劣化テストを繰り返し実施することにより、回路稼働中にオンボード上で不揮発性メモリ４０７の劣化テストを定期的に自律で実施することができる。
【００４４】
実施例１では、劣化判定テストを行い出力データの反転が検出された場合においても、その時点でテストを止めてアラームを挙げるのではなく全アドレス領域を測定し、また、最大定格電圧まで測定完了した後に纏めてテスト結果を出力している。
【実施例２】
【００４５】
テスト時間を出来るだけ短時間で実施したい場合、いくつかテスト時間を短縮する方法がある。図１０を参照して、テスト時間を短縮した劣化テスト回路の動作を説明する。なお、図９の動作との違いのみを説明する。
【００４６】
図１０において、劣化テスト回路４０３は、読み出し動作の回数を減らすことで時間短縮を図る。すなわち、劣化テスト回路４０３は、１回目から最大定格電圧を印加する（Ｓ７０１）。最大定格電圧でデータの反転が見られなければ、「異常無し」と判定し、テスト前の電圧に戻し劣化判定テストを終了する。もしその１回の測定で異常があった場合、劣化テスト回路４０３は、アラームを挙げる（Ｓ１０９）。これにより、測定時間を短縮できるため不揮発性メモリ４０７へ頻繁にアクセスする装置であっても短時間で実行できる。
【実施例３】
【００４７】
劣化判定のテスト時間は、メモリ容量が大きくなると読み出す範囲も広がるため比例して長くなる。図１１を参照して、テスト時間を短縮した劣化テスト回路の動作を説明する。
【００４８】
図１１において、劣化テスト回路４０３は、劣化判定テストする範囲をセクタと呼ばれる領域に分割する。これによって、劣化テスト回路４０３は、テスト時間を短縮する。セクタは、読み出し動作時にコマンドで指定できるのでそのプログラムを初期設定することで容易に実行できる。図１１において、劣化テスト開始準備を行った後、劣化テスト回路４０３は、予め定めた対象セクタ範囲に格納されているデータのみ一時記憶部４０９へコピーする（Ｓ８０１）。劣化テスト回路４０３は、その範囲のみデータ比較し劣化判定する（Ｓ８０２）。劣化判定対象のセクタは、テストを実施する毎にずらしていき、全セクタ均等にテストを行う。
【００４９】
実施例３によれば、測定と判定を行う範囲が絞られるため、時間短縮が可能である。また、この方法を応用し、テスト１回あたりの対象セクタ数を２セクタ以上の任意な数にも設定可能である。これより、大容量のメモリであっても短時間で処理できる。
なお、図１１および後述する図１２では、割り込み許可のステップを省いて図示している。
【実施例４】
【００５０】
図１２を参照して、使用アドレス範囲のみ劣化判定テストを行う実施例を説明する。図１２において、メモリの使い方として、領域の１００％を使用することはあまりなく、ある程度メモリ容量にマージンを持たせた状態で使用していることが多い。劣化テスト回路４０３は、劣化テスト開始準備を行った後、一時記憶部４０９に使用アドレス範囲のみデータをコピーする（Ｓ９０１）。劣化テスト回路４０３は、その範囲のみデータ比較し劣化判定する（Ｓ９０２）。劣化テスト回路４０３は、データの反転が見られなければ、「異常無し」と判定し、テスト前の電圧に戻し劣化判定テストを終了する。１回の測定で異常があった場合、劣化テスト回路４０３は、アラームを挙げる。なお、指定する使用アドレス範囲の情報について、劣化テスト回路４０３は、予め保持する。
【実施例５】
【００５１】
図１３を参照して、劣化検出時に再書き込みを行い、データ反転を防止する実施例を説明する。図１３において、劣化テスト回路４０３は、劣化が検出されたところで、一時記憶部４０９にコピーしたデータを実運用の不揮発性メモリ４０７へ再書き込みする（Ｓ１００１）。一度差分が検出されたメモリセルは、すでに劣化している可能性があるので、これまでのフロー同様にアラームは挙げる。
【００５２】
メモリセルが劣化していない状態にあっても、長期間データを書き換えずにリードし続ける（メモリセルのゲート側に電圧を印加し続ける）と、意図せず徐々に電荷がチャージされてしまうリードディスターブという現象がある。リードディスターブは、劣化現象ではなく、再書き込みすることで解消されメモリセルは安定状態に戻るため、図１３の方法を用いることで、その防止にも繋がる。さらに、データ反転した原因が特性劣化かリードディスターブの発生か特定させたい場合、再書き込みした数時間後に再度劣化判定を行い、データ反転が見られればチャージロスであると考えられるため、劣化状態と判断することができる。
【００５３】
リードディスターブ現象は、電荷がチャージされる（チャージゲイン）不良モードである。このため、この現象の兆候を見るには論理値が０⇒１へ反転するビットを検出する。すなわち、図９の劣化判定方法とは反対に、印加電圧を低くなる方向へステップさせ、差分が検出される電圧ポイントを探ることも有効な手段である。印加できる最小電圧は、入力側に接続されているマイコン等の出力レベルにもよるが、入力の保護ダイオードがＯＮしない程度のレベルまでとする。この方法であれば、劣化判定だけでなく故障によるビットエラーの検出も可能である。
【実施例６】
【００５４】
図１４を参照して、判定精度を向上させた実施例を説明する。図１４において、まず、図９の劣化判定方法を用いて不揮発性メモリ４０７と一時記憶部４０９へコピーしたデータの比較を行い、差分が検出された場合、劣化テスト回路４０３は、同じ電圧値で再度データの比較を行う（Ｓ１１０１）。劣化テスト回路４０３は、再度、差分の有無を判定する（Ｓ１１０２）。これにより誤判定でアラームが上がってしまうことも少なくなり、アラームの信頼性が向上する。アラームは、２回目の判定（Ｓ１１０２）で差分が見られた時のみ挙げる。
【００５５】
１回目のみ差分が検出され２回目には検出されないというケースも考えられる。この場合、判定履歴のログを劣化テスト回路４０３に残すことで、定期的に確認し劣化状況を認識することができる。また、初期設定（Ｓ１１３）時に任意の回数を設定すれば３回以上劣化と判定された場合にアラームを挙げることも可能であり、高信頼性の装置でも適用することができる。
【実施例７】
【００５６】
特性劣化する早さはメモリセル毎にバラつきがある。時間の経過に伴い、そのバラつきは指数的に広がる傾向にある。その為、劣化判定テスト終了直後に突然劣化が早まった場合、次回のテストを実施するまでの間にビットエラーを引き起こしてしまうこともあり得る。
【００５７】
図１５を参照して、劣化の兆候を見て未然にアラームを挙げる実施例を説明する。図１５において、横軸はテスト回数、縦軸は電源電圧（部品の定格電圧と動作保証電圧、装置が実稼働中に変動する電圧範囲）を示しており、各電圧レベルで測定した際の劣化検出数をＮとしている。時間が経過し、劣化が進行してくると劣化検出数Ｎは、図１５のようにテスト回数Ｘ回、（Ｘ＋１）回と実施する毎に増加していく傾向にある。実施例７では、任意の劣化検出数Ｎの値を予め劣化テスト回路４０３に持たせておき、Ｎが０であれば「正常」、１〜１０であれば「注意」、１１以上であれば「危険」とアラームを挙げる。これにより劣化の兆候が判り、最大動作保証電圧の範囲内でエラーが発生する前に、劣化を検出することができる。
【実施例８】
【００５８】
劣化検出数Ｎが１回前の劣化判定結果からどの程度変化したか相対値を確認することで、劣化の進行が早まったところを捉えてアラームを挙げることもできる。図１６は、図１５の各電圧レベルにおける劣化検出数Ｎをグラフ化したものである。図１６のΔＳは、１回前の劣化判定結果からの増加量を示している。ΔＳの値は、予め劣化テスト回路４０３に持たせておき、ΔＳが０であれば「正常」、１〜７であれば「注意」、８以上であれば「危険」とアラームを挙げる。
【００５９】
図１５の絶対値で判定する方法と図１６の相対値から判定する方法のいずれか、若しくは両方を用いることで、劣化の兆候を見て実運用に支障をきたす前にアラームを挙げることができる。また、初期設定（Ｓ１１３）時に任意の規定値へ設定できるので様々な品質レベルの装置へ適用することができる。
【実施例９】
【００６０】
情報通信機器、コンシューマ機器など装置によって要求される品質は様々である。図１７の劣化判定方法では、劣化判定テストを行う電圧範囲を初期設定（Ｓ１１３）時に任意の値とすることで、幅広い分野の装置へ適用することができる。図９では最大定格電圧まで電圧値をステップさせて測定しているが、図１７では、予め、劣化テスト回路４０３へ任意電圧（テスト時に印加する最大電圧値）を格納し、電圧を上昇させる際はその任意電圧を上限とする（Ｓ１４０１）。例えば、ある程度の品質を保ったまま、長く部品を使用したいという要求があれば、任意電圧の範囲を狭くすることで比較的長く部品を使用し続けることができる。
【００６１】
この電圧範囲を任意に設定する劣化判定方法を応用することで、図１８に示すように２種類以上のアラームを設けることもできる。図１８において、まず、図９の判定方法で読み出しデータの比較を行い、差分が検出された場合、緊急度判定値より電圧が高いところで検出されたか否か区別する（Ｓ１５０１）。緊急度判定値は、予め劣化テスト回路４０３等へ持たせるものとする。２種類のアラームを使用し、緊急度判定値以上の電圧でデータ差分が見られた場合、劣化テスト回路４０３は、緊急性は低いと判断し「注意」とアラームを挙げる（Ｓ１５０３）。一方、緊急度判定値未満の電圧値だった場合、劣化テスト回路４０３は、「危険！」とアラームを挙げる（Ｓ１５０４）。これによって、管理者へ緊急性の違いも伝えることができる。
【００６２】
表示部４０６にＬＥＤを設ければ黄色や赤など色を変化させ緊急度を区別することもできる。これにより、複数個所でアラームが挙がった場合に優先度を決められる。また、「注意」アラームが挙がったところで部品交換の計画を立てておけば、「危険！」アラームが挙がったところですぐ交換作業に取り掛かることができ、計画を立て易い。
【００６３】
上述した実施例によれば、部品の劣化を実運用に影響が出る前に検出することができるので、部品メーカの書換え回数制限の規定に囚われることなく使用できる。また、劣化の兆候が見られた場合に部品交換などのための警告を出すこともでき、装置の保守性向上にもつながる。
【００６４】
不揮発性メモリは、書換え動作を繰り返すにつれて劣化のバラつきは大きくなるが、本実施例の劣化判定テストでは、定期的にテストしていく中で測定バラつきが大きくなり始めたところを検出できるので、劣化の進行が早い方向にバラついた場合であっても劣化を未然に防ぐことができる。また、チャージロス劣化を検出した場合は再チャージされるため、劣化した場合であってもしばらくは安定状態を保つことができる。
【００６５】
また、近年トランジスタの微細化で注視されているのが、中性子線等によるソフトエラーの不具合である。中性子線がデバイスに照射されると徐々にチャージロスしてしまうことから、本実施例をソフトエラー対策回路として使用することも有効な手段である。
【００６６】
部品の種類としても不揮発性メモリであれば全般的に適用できるので、例えばＰＣや通信機器等に広く普及し始めているＳＳＤ（Solid State Drive）にも適用できる。
【符号の説明】
【００６７】
４０１…主信号処理部、４０２…電源供給部、４０３…劣化テスト回路、４０４…制御部、４０５…外部出力部、４０６…表示部、４０７…不揮発性メモリ、４０８…光モジュール、４０９…一時記憶部、４１０…バックボード、４１１…コントロール盤、４１２…スイッチ盤、４１３…コンソール、４１４…インターフェース盤、６０１…テスト回路制御部、６０２…電圧制御部、６０３…不揮発性メモリインターフェース部、６０４…ＲＡＭインターフェース部、６０５…比較部、６０６…割込み制御部、６０７…経過時間監視部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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