(57)【要約】【課題】暗電流の発生を抑制することが可能な固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、絶縁膜と、電極と、電圧印加部とを備える。半導体層には、入射光を電荷に光電変換して蓄積する光電変換素子が２次元アレイ状に配置される。絶縁膜は、半導体層における入射光が入射する側の表面に形成される。電極は、絶縁膜における半導体層側とは逆側の表面に、各光電変換素子の受光領域を囲むように形成される。電圧印加部は、電極へ所定の電圧を印加する。【選択図】図３
2015146356.tif 000002
【特許請求の範囲】
【請求項１】
入射光を電荷に光電変換して蓄積する光電変換素子が２次元アレイ状に配置された半導体層と、
前記半導体層における前記入射光が入射する側の表面に形成された絶縁膜と、
前記絶縁膜における前記半導体層側とは逆側の表面に、各前記光電変換素子の受光領域を囲むように形成された電極と、
前記電極へ所定の電圧を印加する電圧印加部と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記絶縁膜における前記表面に絶縁層を有し、
前記電極は前記絶縁層の内部に設けられる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記絶縁膜における前記表面にカラーフィルタを有し、
前記電極は前記カラーフィルタの内部に設けられる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記電極は、
前記各光電変換素子の受光領域を不連続に囲むように形成される
ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
【請求項５】
入射光を電荷に光電変換して蓄積する光電変換素子が２次元アレイ状に配置された半導体層を形成する工程と、
前記半導体層における前記入射光が入射する側の表面に絶縁膜を形成する工程と、
前記絶縁膜における前記半導体層側とは逆側の表面に、各前記光電変換素子の受光領域を囲むように電極を形成する工程と、
前記電極へ所定の電圧を印加する電圧印加部を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、デジタルカメラやカメラ機能付き携帯端末などに設けられるカメラモジュールは、固体撮像装置を備える。固体撮像装置は、撮像画素の各画素に対応して行列状に２次元配置される複数の光電変換素子を備える。各光電変換素子は、入射光を受光量に応じた量の電荷へ光電変換し、各画素の輝度を表す信号電荷を蓄積する。
【０００３】
また、各光電変換素子の間には、光電変換素子同士を電気的に素子分離する素子分離領域が設けられる。この素子分離領域は、一般にＤＴＩ（Deep Trench Isolation）という素子分離技術を用いて形成される。
【０００４】
ＤＴＩでは、例えば、ＲＩＥ（Reactive Ion Etching）によって、複数の光電変換素子が形成された半導体層に、各光電変換素子を囲む格子状のトレンチ（溝）を形成し、トレンチ内に絶縁部材などを埋め込むことによって素子分離を行う。
【０００５】
このため、トレンチの表面は、ＲＩＥによってダメージを受けて結晶欠陥が生じ、ダングリングボンドが発生することがある。ダングリングボンドに起因して発生する電子は、光電変換素子に入射する光の有無とは無関係に発生するため、いわゆる暗電流となって光電変換素子から読み出されて、撮像画像中に現れる白傷の原因となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１９１８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態は、暗電流の発生を抑制することが可能な固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、絶縁膜と、電極と、電圧印加部とを備える。半導体層には、入射光を電荷に光電変換して蓄積する光電変換素子が２次元アレイ状に配置される。絶縁膜は、前記半導体層における前記入射光が入射する側の表面に形成される。電極は、前記絶縁膜における半導体層側とは逆側の表面に、各前記光電変換素子の受光領域を囲むように形成される。電圧印加部は、前記電極へ所定の電圧を印加する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図。
【図２】第１の実施形態に係る固体撮像装置の概略構成を示すブロック図。
【図３】第１の実施形態に係る画素アレイの断面を模式的に示す説明図。
【図４】第１の実施形態に係る電極の平面視形状を示す説明図。
【図５】第１の実施形態に係る固体撮像装置の製造工程を示す断面模式図。
【図６】第１の実施形態に係る固体撮像装置の製造工程を示す断面模式図。
【図７】第１の実施形態に係る固体撮像装置の製造工程を示す断面模式図。
【図８】第２の実施形態に係る固体撮像装置の製造工程を示す断面模式図。
【図９】第２の実施形態に係る固体撮像装置の製造工程を示す断面模式図。
【図１０】第３の実施形態に係る他の形状の電極の平面視形状を示す説明図。
【図１１】第４の実施形態に係る電極をカラーフィルタの内部に設けた場合の画素アレイの断面視による説明図。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１２】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。
【００１３】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。
【００１４】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１５】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作などに応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイなどである。
【００１６】
次に、図２を参照しながらカメラモジュール１が備える固体撮像装置１４について説明する。図２は、第１の実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１７】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子における入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。
【００１８】
なお、第１の実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１９】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３と、電圧印加部６とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
【００２０】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３は、各画素に対応する各光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。
【００２１】
電圧印加部６は、画素アレイ２３における光電変換素子の受光面側に設けられる絶縁膜の表面に形成された後述する電極へ各光電変換素子の間を電気的に素子分離するための所定の電圧を印加する。
【００２２】
タイミング制御部２５は、垂直シフトレジスタ２４に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２３】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２４】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２５】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部である。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。
【００２６】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２７】
かかるイメージセンサ２０では、光電変換素子同士を電気的に素子分離する素子分離領域が必要である。素子分離領域の形成においてＲＩＥ（Reactive Ion Etching）を用いて半導体層にトレンチ（溝）を形成した場合には、トレンチの表面はダメージを受けて結晶欠陥が生じ、ダングリングボンドが発生することがある。ダングリングボンドに起因して発生する電子は、暗電流の原因となる。そこで、かかるイメージセンサ２０では、半導体層にＲＩＥによるトレンチを形成せずに、各光電変換素子の間を電気的に素子分離している。
【００２８】
ここで、半導体層にＲＩＥによるトレンチを形成せずに、隣接する光電変換素子の間を電気的に素子分離することが可能な画素アレイ２３の基本構成について、図３を参照して説明する。
【００２９】
図３は、第１の実施形態に係る画素アレイ２３の断面を模式的に示す説明図である。なお、図３では、第１の実施形態の画素アレイ２３の説明に必要な構成要素を選択的に示している。画素アレイ２３の詳細な構成については、後述する画素アレイ２３の形成方法を含む固体撮像装置１４の製造方法で説明する。
【００３０】
図３に示すように、画素アレイ２３は、第１導電型（Ｐ型）の半導体（ここでは、Ｓｉ：シリコンとする）層３４を備える。Ｐ型のＳｉ層３４の内部における光電変換素子４０の形成位置には、第２導電型（Ｎ型）のＳｉ領域３９が設けられる。画素アレイ２３では、Ｐ型のＳｉ層３４とＮ型のＳｉ領域３９とのＰＮ接合によって形成されるフォトダイオードが、光電変換素子４０となる。
【００３１】
また、図３に示すように、Ｐ型のＳｉ層３４における光８が入射する側の表面には、透光性を有する絶縁材料からなる絶縁膜４１が設けられる。絶縁膜４１の上面には、遮光性を有する電極５０が設けられる。また、絶縁膜４１の上面側には、カラーフィルタおよびマイクロレンズが設けられるが、これらの説明は後述する。
【００３２】
電極５０は、各光電変換素子４０の上端面の受光領域４２を囲むように形成されている。なお、光電変換素子４０の上端面とは、光電変換素子４０における光８が入射する側の端面のことである。また、光電変換素子４０の上端面がマイクロレンズを通過した光８を受ける受光領域４２となる。
【００３３】
また、画素アレイ２３は、イメージセンサ２０において任意の位置に電圧印加部６を備える。電圧印加部６は、電極５０へ接続され、電極５０に負の電圧を印加することによって各光電変換素子４０の間を電気的に素子分離する。具体的には、Ｐ型のＳｉ層３４における電極５０直下の箇所に井戸型形状のポテンシャル障壁（電位障壁）７を形成する。
【００３４】
ポテンシャル障壁７は、電極５０に負の電圧を印加することで各光電変換素子４０の間に形成される。かかるポテンシャル障壁７は、光電変換素子４０に蓄積された負電荷が隣の光電変換素子４０へ流れ込むのを防ぐ役割を果たす。
【００３５】
絶縁膜４１とＰ型のＳｉ層３４との界面からポテンシャル障壁７の底面までの距離ｄは、電圧印加部６からの電極５０に印加する電圧の大きさによって異なる。このため、画素アレイ２３では、電極５０に印加する電圧の大きさが、ポテンシャル障壁７の底面を光電変換素子４０の上端面よりも下に位置するように設定される。
【００３６】
したがって、画素アレイ２３では、光電変換素子４０に蓄積された負電荷が、隣接する光電変換素子４０の間に形成されるポテンシャル障壁７によって阻まれることで、ＲＩＥなしで隣の光電変換素子４０に移動することができないようになっている。
【００３７】
次に、図４を参照して、絶縁膜４１の上面に設けられる電極５０の形状について説明する。図４は、第１の実施形態に係る絶縁膜４１の上面に設けられる電極５０の平面視形状を示す説明図である。
【００３８】
図４に示すように、電極５０は絶縁膜４１の上面に格子状に形成される。具体的には、電極５０が絶縁膜４１を介して各光電変換素子４０の上端面の受光領域４２をそれぞれ平面視矩形状に囲むように形成される。画素アレイ２３へ入射する光８は、絶縁膜４１を介して光電変換素子４０の上端面の受光領域４２に届く。
【００３９】
画素アレイ２３では、電極５０が絶縁膜４１の上面に格子状に形成されることで、電極５０に負電圧を印加するとポテンシャル障壁７がＰ型のＳｉ層３４内において格子状に形成される。具体的には、ポテンシャル障壁７が電極５０の下端面に沿って絶縁膜４１とＰ型のＳｉ層３４との界面から深さ方向に向かって形成され、各光電変換素子４０の上部側周面はポテンシャル障壁７によって囲まれる。
【００４０】
画素アレイ２３では、電圧印加部６によって電極５０に所定の負電圧を印加して、隣接する光電変換素子４０の間にポテンシャル障壁７を形成し、このポテンシャル障壁７によって隣接する光電変換素子４０の間を電気的に素子分離している。
【００４１】
このように、画素アレイ２３では、Ｐ型のＳｉ層３４においてＲＩＥによるトレンチを形成するエッチング加工を行わないので、ダングリングボンドが発生することがなく、結晶欠陥などに起因した暗電流の発生を抑制することができる。
【００４２】
したがって、画素アレイ２３によれば、Ｐ型のＳｉ層３４をエッチング加工して素子分離する場合に比べて、画素アレイ２３から周辺回路２２への暗電流の流れ込みが少ないので、撮像画像中に白傷が現れるといった問題の発生を抑制することができる。
【００４３】
また、画素アレイ２３では、絶縁膜４１の上面に格子状に形成される電極５０が各光電変換素子４０の受光領域４２を規定している。そのため、カラーフィルタに対して斜め方向に通過した光８が隣の光電変換素子４０の上端面の受光領域４２へ入射してしまうといった光学的混色を抑制することができる。
【００４４】
次に、かかる画像アレイ２３の形成方法を含む固体撮像装置１４の製造方法について、図５〜図７を参照して説明する。なお、固体撮像装置１４における画素アレイ２３以外の部分の製造方法は、一般的なＣＭＯＳイメージセンサと同様である。このため、以下では、固体撮像装置１４における画素アレイ２３部分の製造方法について説明する。
【００４５】
図５〜図７は、第１の実施形態に係る固体撮像装置１４の製造工程を示す断面模式図である。図５（ａ）に示すように、画素アレイ２３を製造する場合には、Ｓｉウェハ等の半導体基板４上にＰ型のＳｉ層３４を形成する。このとき、例えば、半導体基板４上にボロン等のＰ型の不純物がドープされたＳｉ層をエピタキシャル成長させることにより、Ｐ型のＳｉ層３４を形成する。なお、かかるＰ型のＳｉ層３４は、Ｓｉウェハの内部へＰ型の不純物をイオン注入してアニール処理を行うことによって形成してもよい。
【００４６】
続いて、Ｐ型のＳｉ層３４における光電変換素子４０の形成位置へ、例えば、リン等のＮ型の不純物をイオン注入してアニール処理を行うことによって、Ｐ型のＳｉ層３４にＮ型のＳｉ領域３９を行列状に２次元配置する。これにより、画素アレイ２３には、Ｐ型のＳｉ層３４とＮ型のＳｉ領域３９とのＰＮ接合によって、フォトダイオードである光電変換素子４０が形成される。
【００４７】
その後、図５（ｂ）に示すように、Ｐ型のＳｉ層３４上に読み出しゲート４４や多層配線４５等とともに、絶縁層３５を形成する。かかる工程では、Ｐ型のＳｉ層３４の上面に読み出しゲート４４等を形成した後、酸化Ｓｉ層を形成する工程と、酸化Ｓｉ層に所定の配線パターンを形成する工程と、配線パターン内にＣｕ等を埋め込んで多層配線４５を形成する工程とを繰り返す。これにより、内部に読み出しゲート４４や多層配線４５等が設けられた絶縁層３５が形成される。
【００４８】
続いて、図５（ｃ）に示すように、絶縁層３５の上面に接着剤を塗布して接着層３６を設け、接着層３６の上面に、例えばＳｉウェハ等の支持基板３７を貼着する。その後、図５（ｄ）に示す構造体の天地を反転させた後、例えば、グラインダ等の研磨装置によって半導体基板４を裏面側（ここでは、上面側）から研磨し、半導体基板４を所定の厚さになるまで薄化する。
【００４９】
そして、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって半導体基板４の裏面側をさらに研磨し、図５（ｄ）に示すように、Ｐ型のＳｉ層３４の受光面となる裏面（ここでは、上面）を露出させる。
【００５０】
しかる後、図６（ａ）に示すように、Ｐ型のＳｉ層３４の上面に、例えば、ＡＬＤ（Atomic Layer Deposition）を使用して、例えば、酸化ハフニウムなどの絶縁材料からなる固定電荷膜３０を形成する。この固定電荷膜３０は層中に負電荷を保持しており、負電荷によってＰ型のＳｉ層３４内の正電荷がＰ型のＳｉ層３４の上面部分に蓄積される。これにより、入射光の有無に関わらずＰ型のＳｉ層３４内に存在する負電荷は、Ｐ型のＳｉ層３４の上面部分に蓄積された正電荷と再結合し、暗電流となり難くなる。
【００５１】
続いて、図６（ｂ）に示すように、固定電荷膜３０の上面に、例えば、窒化Ｓｉなどの絶縁材料からなる導波路３１と、例えば、ＴＥＯＳ（テトラエトキシシラン）からなる絶縁層３２とをこの順に形成する。導波路３１は、後述するカラーフィルタ４３を透過した光８をＰ型のＳｉ層３４側へ導く領域である。絶縁層３２は、エッチング加工時における下地の導波路３１のエッチングを防ぐために設けられる。
【００５２】
そして、絶縁層３２の上面に、例えば、レジストを塗布し、フォトリソグラフィーによって電極５０の形成位置に対応する部分（図４参照）のレジストを除去する。かかるレジストをマスクとして使用して、例えば、ＲＩＥを行い、図６（ｃ）に示すように、電極５０の形成位置における絶縁層３２および導波路３１を固定電荷膜３０まで除去し、溝部６０を形成する。
【００５３】
第１の実施形態に係る製造工程では、溝部６０が各光電変換素子４０の受光領域４２を平面視矩形状に囲むように形成される。また、溝部６０は、絶縁層３２の上端面から固定電荷膜３０の上端面に向かって徐々に幅が狭くなるように形成される。
【００５４】
しかる後、マスクとして使用したレジストを除去し、図７（ａ）に示すように、溝部６０の内部および絶縁層３２の上面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりタングステン（Ｗ）などの導電性材料からなる導電層３３を形成する。
【００５５】
次いで、例えば、ＣＭＰによって導波路３１の上面に所定の厚さの絶縁層３２が残るように導電層３３および絶縁層３２を除去し、図７（ｂ）に示すように、タングステンが溝部６０に埋め込まれた電極５０を形成する。
【００５６】
第１の実施形態に係る製造工程では、ＣＭＰによるエッチング加工時において絶縁層３２がエッチングストッパーとして機能しているため、ＣＭＰによる導波路３１の表面荒れを防ぐことができる。
【００５７】
続いて、電極５０とイメージセンサ２０に設置された電圧印加部６とを配線で接続する。電極５０と電圧印加部６とを接続する構成は、例えば、多層配線４５のうち電圧印加部６へ接続された配線と電極５０とを接続するコンタクトホールをＰ型のＳｉ層３４に形成し、かかるコンタクトホールの内部に、銅など導電性金属を埋め込む。
【００５８】
電極５０と電圧印加部６とを接続する構成は、前述の構成の他に、絶縁層３２の上端面に電極５０と接続する端子を設け、かかる端子と電圧印加部６とをパターン配線などによって接続してもよい。また、電圧印加部６の配設位置は、イメージセンサ２０において任意の位置である。
【００５９】
このようにして、電圧印加部６と電極５０とが接続され、電圧印加部６から電極５０へ負の電圧を印加する構成が形成される。画素アレイ２３では、電極５０に所定の負の電圧を印加することで、絶縁材料である固定電荷膜３０を介して隣接する光電変換素子４０の間にポテンシャル障壁７が形成される。このポテンシャル障壁７によって隣接する光電変換素子４０の間が電気的に素子分離される。
【００６０】
そして、図７（ｃ）に示すように、絶縁層３２の上面にカラーフィルタ４３が配されるための平坦な面を有する平坦化層３８を形成する。次いで、光電変換素子４０の上端面の受光領域４２に対応する位置に赤、緑、青、もしくは白のいずれかの色光を選択的に透過させるカラーフィルタ４３を形成する。この後、各カラーフィルタ４３の上面に入射する光８を光電変換素子４０へ集光するマイクロレンズ４６を形成することによって、画素アレイ２３が形成される。
【００６１】
画素アレイ２３では、電圧印加部６によって電極５０に所定の負電圧を印加して、隣接する光電変換素子４０の間にポテンシャル障壁７を形成し、このポテンシャル障壁７によって隣接する光電変換素子４０の間を電気的に素子分離している。
【００６２】
このように、画素アレイ２３では、Ｐ型のＳｉ層３４においてＲＩＥによるトレンチを形成するエッチング加工を行わないので、ダングリングボンドが発生することがなく、結晶欠陥などに起因した暗電流の発生を抑制することができる。
【００６３】
したがって、画素アレイ２３によれば、Ｐ型のＳｉ層３４をエッチング加工して素子分離する場合に比べて、画素アレイ２３から周辺回路２２への暗電流の流れ込みが少ないので、撮像画像中に白傷が現れるといった問題の発生を抑制することができる。
【００６４】
また、画素アレイ２３では、固定電荷膜３０の上面に格子状に形成される縦断面形状がＶ字形の電極５０が各光電変換素子４０の受光領域４２を規定している。そのため、カラーフィルタ４３に対して斜め方向に通過した光８が隣の光電変換素子４０の上端面の受光領域４２へ入射してしまうといった光学的混色を抑制することができる。
【００６５】
（第２の実施形態）
上述した第１の実施形態では、溝部６０の内部に導電性材料を埋め込むことで電極５０を形成したが、電極５０の形成方法はこれに限られない。例えば、電極５０は、導電層３３をパターニングすることで形成するようにしてもよい。
【００６６】
電極５０の形成方法の他の形態について、図８〜図９を参照して説明する。図８〜図９は、第２の実施形態に係る固体撮像装置１４の製造工程を示す断面模式図である。なお、第２の実施形態においては、上述した図５（ａ）〜図５（ｄ）までの製造工程が同じであるため、Ｐ型のＳｉ層３４の上面に、固定電荷膜３０および導波路３１を形成する工程から説明する。
【００６７】
また、図８〜図９に示す構成要素のうち、図７（ｃ）に示す構成要素と同様の機能を有する構成要素については、図７（ｃ）に示す符号と同一の符号を付すことにより、詳しい説明を省略する。
【００６８】
図８（ａ）に示すように、Ｐ型のＳｉ層３４の受光面となる裏面（ここでは、上面）を露出させた後、Ｐ型のＳｉ層３４の上面に、固定電荷膜３０および導波路３１をこの順に形成する。
【００６９】
続いて、図８（ｂ）に示すように、導波路３１の上面に、例えば、ＣＶＤ法によりアルミニウム（Ａｌ）などの導電性材料からなる導電層３３を形成する。そして、導電層３３の上面に、例えば、レジスト７０を塗布し、フォトリソグラフィーによって電極５０の形成位置となる部分（図４参照）のレジスト７０を残し、それ以外のレジスト７０を除去する。
【００７０】
かかるレジスト７０をマスクとして使用して、例えばＲＩＥを行い、図８（ｃ）に示すように、レジスト７０に覆われていない部分の導電層３３を除去し、縦断面形状が台形の電極５０を形成する。この後、マスクとして使用したレジスト７０は、除去される。本実施形態では、電極５０が各光電変換素子４０の受光領域４２を平面視矩形状に囲むように形成される。
【００７１】
しかる後、図９（ａ）に示すように、導波路３１の上面に、例えば、ＴＥＯＳからなる絶縁層３２を形成する。第２の実施形態では、電極５０の上端面は絶縁層３２の上端面と面一であり、電極５０の側周面は絶縁層３２で覆われている。
【００７２】
続いて、例えば、多層配線４５のうち電圧印加部６へ接続された配線と電極５０とを接続するコンタクトホールをＰ型のＳｉ層３４内に形成し、かかるコンタクトホールの内部に、銅などの導電性金属を埋め込む。
【００７３】
これにより、電圧印加部６と電極５０とが接続され、電圧印加部６から電極５０へ負の電圧を印加する構成が形成される。画素アレイ２３では、電極５０に所定の負の電圧を印加することで、絶縁材料である固定電荷膜３０および導波路３１を介して隣接する光電変換素子４０の間にポテンシャル障壁７が形成される。このポテンシャル障壁７によって隣接する光電変換素子４０の間が電気的に素子分離される。
【００７４】
そして、図９（ｂ）に示すように、絶縁層３２の上面に平坦化層３８を形成し、さらに図９（ｃ）に示すように、光電変換素子４０の上端面の受光領域４２に対応する位置にカラーフィルタ４３およびマイクロレンズ４６を順次形成することによって、画素アレイ２３が形成される。
【００７５】
第２の実施形態では、導電層３３をパターニングすることで電極５０を形成しているので、第１の実施形態のように導波路３１および絶縁層３２がエッチングによりダメージを受けるといったおそれがない。したがって、導波路３１および絶縁層３２においてダングリングボンドが発生することがないので、結晶欠陥などに起因した暗電流の発生をさらに抑制することができる。
【００７６】
（第３の実施形態）
なお、第１および第２の実施形態では、図４に示すように、電極５０を格子状に形成し、各光電変換素子４０の上端面の受光領域４２を連続に囲んでいるが、電極５０はこの形状に限られず、各光電変換素子４０の上端面の受光領域４２を不連続に囲んでもよい。図１０を参照して、絶縁膜４１の上面に設けられる他の形状の電極５０ａについて説明する。図１０は、絶縁膜４１の上面に設けられる他の形状の電極５０ａの平面視形状を示す説明図である。
【００７７】
図１０に示すように、電極５０ａは、絶縁膜４１を介して各光電変換素子４０の上端面の受光領域４２を平面視Ｃ字状に囲むように形成される。具体的に説明すると、電極５０ａは各光電変換素子４０の上端面の受光領域４２を平面視矩形状に囲み、光電変換素子４０を囲む電極５０ａの四隅の一箇所が切欠された切欠部５１が設けられている。
【００７８】
第３の実施形態では、各光電変換素子４０の受光領域４２を囲む電極５０ａの四隅の少なくとも一箇所に切欠部５１を設けることで、製造時に受ける熱によって電極５０ａに歪力がかかった場合に、電極５０ａに設けられた切欠部５１へ歪力を逃がすことができる。
【００７９】
したがって、各光電変換素子４０の上端面の受光領域４２を囲む電極５０ａの形状変化が抑えられ、各光電変換素子４０の受光面積の低減を抑制することができる。
【００８０】
また、このような形状にある電極５０ａは、切欠部５１に面する電極５０ａの端部に位置するＰ型のＳｉ層３４内にもポテンシャル障壁７が形成される。各端部に形成されるポテンシャル障壁７は、切欠部５１に面する電極５０ａの端部が各々近いため、隣同士のポテンシャル障壁７が夫々重なり合っている。
【００８１】
第３の実施形態では、切欠部５１に面する電極５０ａの端部間の距離が、隣同士のポテンシャル障壁７が夫々重なるように設定される。したがって、光電変換素子４０に蓄積された負電荷が、切欠部５１を介して隣の光電変換素子４０へ移動するといったおそれはない。
【００８２】
（第４の実施形態）
また、これまで、第１から第３の実施形態に係る電極５０は、絶縁層３２の内部に設けられているが、この形態に限られず、例えば、当該電極５０をカラーフィルタ４３の内部に設けるようにしてもよい。
【００８３】
図１１は、第１から第３の実施形態に係る電極５０をカラーフィルタ４３の内部に設けた場合の画素アレイの断面視による説明図である。図１１には、裏面照射型のイメージセンサにおける画素アレイ２３ａの模式的な断面の一部を示している。なお、図１１に示す構成要素のうち、図９（ｃ）に示す構成要素と同様の機能を有する構成要素については、図９（ｃ）に示す符号と同一の符号を付すことにより、その説明を省略する。
【００８４】
図１１に示すように、画素アレイ２３ａは、導波路３１の上面にカラーフィルタ４３を設け、このカラーフィルタ４３の内部に遮光性を有する電極５０を格子状に設置した点を除き、図９（ｃ）に示す画素アレイ２３と同様の構成である。
【００８５】
具体的には、電極５０が導電層３３をパターニングすることで導波路３１の上面に形成される。電極５０は、各光電変換素子４０の上端面の受光領域４２を囲むように形成され、各光電変換素子４０の上端面の受光領域４２と対向する位置にそれぞれ開口を有する。
【００８６】
各カラーフィルタ４３は、電極５０の開口に対応する位置に導波路３１および電極５０を覆うようにしてそれぞれ形成される。第４の実施形態では、カラーフィルタ４３同士が接する位置に電極５０が埋設される。
【００８７】
図１１に示す画素アレイ２３ａにおいても、電極５０に所定の負の電圧を印加することで、絶縁材料である固定電荷膜３０および導波路３１を介して隣接する光電変換素子４０の間にポテンシャル障壁７が形成される。このポテンシャル障壁７によって隣接する光電変換素子４０の間が電気的に素子分離される。
【００８８】
また、第４の実施形態では、カラーフィルタ４３の内部に遮光性を有する電極５０を設けることで、１つのカラーフィルタ４３の入射面に対して斜め方向から入射した光８が隣接するカラーフィルタ４３内に入射することを抑えることができる。
【００８９】
さらに、第４の実施形態では、カラーフィルタ４３の内部に遮光性を有する電極５０を設けることで、電極５０の設置位置がマイクロレンズ４６に近くなり、当該電極５０によって光学的混色の原因となる光をより確実に遮ることができる。
【００９０】
また、これまで、第１から第４の実施形態に係るイメージセンサ２０が裏面照射型のイメージセンサである場合について説明したが、上記した電極５０の構成は、表面照射型のイメージセンサに採用することができる。
【００９１】
かかる場合においても、第１から第４の実施形態と同様に電極５０に所定の負電圧を印加して形成されるポテンシャル障壁７によって隣接する光電変換素子４０の間を電気的に素子分離することができ、隣接する光電変換素子４０との電気的混色を抑制することができる。
【００９２】
なお、第１から第４の実施形態では、Ｓｉ層３４をＰ型、Ｓｉ領域３９をＮ型としているが、Ｓｉ層３４をＮ型、Ｓｉ領域３９をＰ型として画素アレイ２３を構成するようにしてもよい。かかる場合、固定電荷膜３０は正電荷を保持するように構成される。また、かかる場合には、電圧印加部６から電極５０へ正の電圧を印加するように構成される。
【００９３】
また、第１から第４の実施形態における電極５０は、各光電変換素子４０の上端面の受光領域４２を平面視矩形状に囲んでいるが、この形状に限られず、例えば、平面視環状など種々の形状で各光電変換素子４０の上端面の受光領域４２を囲んでもよい。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９５】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １５  ＩＳＰ、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２６  ＣＤＳ、  ２７  ＡＤＣ、  ２８  ラインメモリ、  ３０  固定電荷膜、  ３１  導波路、  ３２  絶縁層、  ３３  導電層、  ３４  Ｐ型のＳｉ層、  ３５  絶縁層、  ３６  接着層、  ３７  支持基板、  ３８  平坦化層、  ３９  Ｎ型のＳｉ領域、  ４  半導体基板、  ４０  光電変換素子、  ４１  絶縁膜、  ４２  受光領域、  ４３  カラーフィルタ、  ４４  読み出しゲート、  ４５  多層配線、  ４６  マイクロレンズ、  ５０  電極、  ５１  切欠部、  ６  電圧印加部、  ６０  溝部、  ７  ポテンシャル障壁、  ７０  レジスト、  ８  光
【図１】
2015146356.tif 000003
【図２】
2015146356.tif 000004
【図３】
2015146356.tif 000005
【図４】
2015146356.tif 000006
【図５】
2015146356.tif 000007
【図６】
2015146356.tif 000008
【図７】
2015146356.tif 000009
【図８】
2015146356.tif 000010
【図９】
2015146356.tif 000011
【図１０】
2015146356.tif 000012
【図１１】
2015146356.tif 000013