(57)【要約】【課題】ダイナミックレンジが広く、動作速度が速い固体撮像素子を提供する。【解決手段】このＣＭＯＳイメージセンサ１は、照度に応じたレベルの電圧を出力する画素回路Ｐと、画素回路Ｐの出力電圧をデジタル信号に変換するＡ／Ｄコンバータ１０とを備える。Ａ／Ｄコンバータ１０の低照度側の分解能は、高照度側の分解能よりも高い。したがって、照度に依らず分解能が一定の場合よりも、ダイナミックレンジを広げ、動作速度を速くすることができる。【選択図】図８
2015080132.tif 000002
【特許請求の範囲】
【請求項１】
照度に応じたレベルの電圧を出力する画素回路と、
前記画素回路の出力電圧をデジタル信号に変換するＡ／Ｄコンバータとを備え、
前記Ａ／Ｄコンバータの低照度側の分解能は高照度側の分解能よりも高い、固体撮像素子。
【請求項２】
さらに、最低照度から最高照度までの複数段階の照度にそれぞれ対応する複数段階の参照電圧を生成する参照電圧発生回路を備え、
前記Ａ／Ｄコンバータは、前記画素回路の出力電圧と前記複数段階の参照電圧との高低を比較する比較器を含み、
低照度側における参照電圧の間隔は、高照度側における参照電圧の間隔よりも小さい、請求項１に記載の固体撮像素子。
【請求項３】
前記参照電圧発生回路は、第１の電圧のラインと第２の電圧のラインとの間に直列接続された複数の抵抗素子を有し、前記第１の電圧と前記第２の電圧の間の電圧を分圧して前記複数段階の参照電圧を生成する分圧器を含む、請求項２に記載の固体撮像素子。
【請求項４】
低照度側における抵抗素子の抵抗値は、高照度側における抵抗素子の抵抗値よりも小さい、請求項３に記載の固体撮像素子。
【請求項５】
前記複数の抵抗素子の抵抗値は等しく、
前記分圧器は、前記複数の抵抗素子の間に分散配置された複数の出力端子を含み、
低照度側における出力端子間の抵抗値は、高照度側における出力端子間の抵抗値よりも小さい、請求項３に記載の固体撮像素子。
【請求項６】
前記複数の抵抗素子の各々は、並列接続された１または２以上の副抵抗素子を含み、
低照度側における抵抗素子に含まれる副抵抗素子の数は、高照度側における抵抗素子に含まれる副抵抗素子の数よりも大きい、請求項３に記載の固体撮像素子。
【請求項７】
前記複数の抵抗素子のうちの２以上の副抵抗素子を含む抵抗素子は、並列接続された副抵抗素子の数を変更する切換回路を含む、請求項６に記載の固体撮像素子。
【請求項８】
前記参照電圧発生回路は、
一方端子が第１の電圧のラインに接続された抵抗素子と、
前記抵抗素子の他方端子と第２の電圧のラインとの間に接続され、複数段階の電流を流して前記抵抗素子の他方端子に前記複数段階の参照電圧を出力させる電流源と含み、
低照度側における電流の変化率は高照度側における電流の変化率よりも小さい、請求項２に記載の固体撮像素子。
【請求項９】
さらに、最低照度に対応する電圧から最高照度に対応する電圧まで変化するランプ波信号を生成するランプ波発生回路を備え、
前記Ａ／Ｄコンバータは、
前記画素回路の出力電圧と前記ランプ波信号の電圧との高低を比較する比較器と、
前記比較器による比較が開始されてから前記比較器の比較結果が変化するまでの時間に基づいて前記デジタル信号を生成する信号発生回路とを含み、
低照度側における前記ランプ波信号の電圧の変化速度は、高照度側における前記ランプ波信号の電圧の変化速度よりも小さい、請求項１に記載の固体撮像素子。
【請求項１０】
前記ランプ波発生回路は、
直列接続された複数の分周器を有し、クロック信号のパルス数をカウントするカウンタと、
前記カウンタのカウント値が予め定められた値に一致したことに応じて、前記カウンタのカウント値の増大率を増加させる一致検出回路と、
前記最低照度から前記最高照度までの複数段階の照度にそれぞれ対応し、それぞれに予め前記カウンタのカウント値が割り当てられた複数段階の参照電圧を生成する参照電圧発生回路と、
前記カウンタのカウント値に基づいて前記複数段階の参照電圧のうちのいずれかの参照電圧を選択し、選択した参照電圧を出力する切換回路とを含む、請求項９に記載の固体撮像素子。
【請求項１１】
さらに、複数の第１の抵抗素子を含み、最低照度から最高照度までの複数段階の照度にそれぞれ対応する複数段階の第１の参照電圧を生成する第１の参照電圧発生回路を備え、
低照度側における第１の参照電圧の間隔は、高照度側における第１の参照電圧の間隔よりも大きく、
前記Ａ／Ｄコンバータは、
前記画素回路の出力電圧と前記複数段階の第１の参照電圧との高低を比較し、前記画素回路の出力電圧の上下の２つの第１の参照電圧を選択する逐次比較論理部と、
複数のコンデンサを含み、前記逐次比較論理部によって選択された前記２つの第１の参照電圧間の電圧を分圧し、複数段階の副参照電圧を生成する分圧回路とを含み、
前記逐次比較論理部は、さらに、前記画素回路の出力電圧と前記複数段階の副参照電圧との高低を比較し、前記画素回路の出力電圧の上下の２つの副参照電圧を選択し、選択した前記２つの第１の参照電圧および前記２つの副参照電圧に基づいて前記デジタル信号を生成する、請求項１に記載の固体撮像素子。
【請求項１２】
さらに、複数の第２の抵抗素子を含み、最低照度から最高照度までの複数段階の照度にそれぞれ対応する複数段階の第２の参照電圧を生成する第２の参照電圧発生回路と、
前記第１および第２の参照電圧発生回路のうちのいずれかの参照電圧発生回路を選択する選択回路とを備え、
低照度側における第２の参照電圧の間隔は、高照度側における第２の参照電圧の間隔と同じであり、
前記逐次比較論理部は、前記画素回路の出力電圧と前記選択回路によって選択された前記複数段階の第１の参照電圧または前記複数段階の第２の参照電圧との高低を比較し、前記画素回路の出力電圧の上下の２つの第１または第２の参照電圧を選択し、
前記分圧回路は、前記逐次比較論理部によって選択された前記２つの第１または第２の参照電圧間の電圧を分圧し、複数段階の副参照電圧を生成し、
前記逐次比較論理部は、さらに、前記画素回路の出力電圧と前記複数段階の副参照電圧との高低を比較し、前記画素回路の出力電圧の上下の２つの副参照電圧を選択し、選択した前記２つの第１または第２の参照電圧と前記２つの副参照電圧とに基づいて前記デジタル信号を生成する、請求項１１に記載の固体撮像素子。
【請求項１３】
１フレーム期間内に露光時間を変えて前記画素回路を複数回露光させ、前記画素回路の複数の出力電圧を前記Ａ／Ｄコンバータによって複数のデジタル信号に変換させ、前記複数のデジタル信号を合成する制御部を備える、請求項１に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子に関し、たとえばＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサに好適に利用できるものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサを車載カメラとして使用するためには、ＣＭＯＳイメージセンサのダイナミックレンジを拡大し、動作速度を高速化する必要がある。ＣＭＯＳイメージセンサには、画素回路から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄコンバータが設けられている。Ａ／Ｄコンバータとしては、アナログ信号の電圧とランプ波信号の電圧との高低を比較するシングルスロープ積分型Ａ／Ｄコンバータと（特許文献１参照）、アナログ信号と複数の参照電圧との高低を逐次比較する逐次比較型Ａ／Ｄコンバータと（非特許文献１参照）が知られている。
【０００３】
また、ＣＭＯＳイメージセンサのダイナミックレンジを拡大する方法として、ＨＤＲ（high Dynamic Range）方式が知られている（非特許文献２参照）。このＨＤＲ方式では、１フレーム期間内に高照度露光期間（短露光期間）と低照度露光期間（長露光期間）が設けられ、それら２つの露光期間に画素回路から出力される２つのアナログ信号が２つのデジタル信号に変換されて合成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−６０５０７号公報
【非特許文献１】David A. Johns, Ken Martin “Analog integrated circuit design” Wiley p.492-504.
【非特許文献２】相澤清晴、浜本隆之編著  映像情報メディア基幹技術シリーズ９  ＣＭＯＳイメージセンサ  コロナ社  ｐ．１８０．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来のＣＭＯＳイメージセンサでは、ダイナミックレンジが狭く、動作速度が遅いという問題があった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、画素回路の出力電圧をデジタル信号に変換するＡ／Ｄコンバータにおいて、高照度側の分解能を低照度側の分解能よりも低く設定する。
【発明の効果】
【０００８】
前記一実施の形態によれば、ダイナミックレンジを広げ、動作速度を速くすることができる。
【図面の簡単な説明】
【０００９】
【図１】本願の比較例１によるＣＭＯＳイメージセンサの構成を示すブロック図である。
【図２】図１に示したＡ／Ｄコンバータの構成を示す回路ブロック図である。
【図３】図２に示した画素回路の構成を示す回路図である。
【図４】図２に示したＰＧＡ回路および比較器の構成を示す回路ブロック図である。
【図５】図２に示したランプ波発生回路の構成を示す回路ブロック図である。
【図６】図１〜図５に示したＣＭＯＳイメージセンサの動作を示すタイムチャートである。
【図７】本願の実施の形態１によるＣＭＯＳイメージセンサに含まれるランプ波発生回路の構成を示す回路図である。
【図８】図７で説明したＣＭＯＳイメージセンサの動作を示すタイムチャートである。
【図９】図７で説明したＣＭＯＳイメージセンサのローリングシャッタ動作を示すタイムチャートである。
【図１０】実施の形態１の効果を説明するための図である。
【図１１】本願の実施の形態２によるＣＭＯＳイメージセンサに含まれるランプ波発生回路の構成を示す回路図である。
【図１２】本願の比較例２によるＣＭＯＳイメージセンサの要部を示すブロック図である。
【図１３】図１２で説明したＣＭＯＳイメージセンサの動作を示すタイムチャートである。
【図１４】本願の実施の形態３によるＣＭＯＳイメージセンサの要部を示すブロック図である。
【図１５】図１４に示した一致検出回路およびスイッチの構成を示す回路ブロック図である。
【図１６】図１４で説明したＣＭＯＳイメージセンサの動作を示すタイムチャートである。
【図１７】本願の実施の形態４によるＣＭＯＳイメージセンサに含まれるランプ波発生回路の構成を示す回路図である。
【図１８】本願の比較例３によるＣＭＯＳイメージセンサの要部を示すブロック図である。
【図１９】図１８に示した参照電圧発生回路および本体部の構成を示す回路ブロック図である。
【図２０】図１８および図１９に示したＣＭＯＳイメージセンサの動作を示す図である。
【図２１】本願の実施の形態５によるＣＭＯＳイメージセンサの要部を示す回路ブロック図である。
【図２２】図２１に示したＣＭＯＳイメージセンサの動作を示す図である。
【図２３】図２１に示したＣＭＯＳイメージセンサの動作を示す他の図である。
【図２４】本願の実施の形態６によるＣＭＯＳイメージセンサに含まれる参照電圧発生回路の構成を示す回路ブロック図である。
【発明を実施するための形態】
【００１０】
[比較例１]
図１は、本願の比較例１となるＣＭＯＳイメージセンサ（固体撮像素子）１の構成を示すブロック図である。図１において、このＣＭＯＳイメージセンサ１は、半導体基板１ａの表面に形成された画素アレイ２、制御回路３、行走査回路４、デジタル化回路５，６、列走査回路７、デジタル信号処理回路８、および出力端子群ＴＯを備える。
【００１１】
画素アレイ２は、複数行複数列に配列された複数の画素回路Ｐと、それぞれ複数行に対応して設けられた複数の制御信号線群ＣＬと、それぞれ複数列に対応して設けられた複数の信号線ＳＬとを含む。画素回路Ｐは、行走査回路４から対応の制御信号線群ＣＬを介して与えられる制御信号群によって制御され、基準電圧を持つ暗信号（リセット信号）と、照度に応じたレベルの電圧を持つ明信号（輝度信号）を対応の信号線ＳＬに順次出力する。
【００１２】
なお、カラー画像を撮影する場合は、各画素回路Ｐは赤色、緑色、または青色に感応するように形成され、複数の画素回路Ｐはベイヤ（Bayer）パターンに配置される。このベイヤパターンでは、緑色用の画素回路Ｐと赤色用の画素回路Ｐが交互に並ぶ行と、緑色用の画素回路Ｐと青色用の画素回路Ｐが交互に並ぶ行とが交互に配列される。
【００１３】
制御回路３は、外部制御信号に従って、ＣＭＯＳイメージセンサ１全体を制御する。行走査回路４は、複数の制御信号線群ＣＬの一方端に接続され、複数行を１行ずつ順次選択し、選択した行の各画素回路Ｐに制御信号群を与え、各画素回路Ｐから暗信号と明信号を順次出力させる。行走査回路４は、クロック信号に同期して動作し、各行を１サイクル期間だけ選択する。
【００１４】
デジタル化回路５は、画素アレイ２の一方側（図１では下側）に設けられ、複数列のうちの奇数番の列に対応して設けられた複数のＡ／Ｄコンバータ１０を含む。各Ａ／Ｄコンバータ１０は、行走査回路４によって選択された対応の列の画素回路Ｐから対応の列の信号線ＳＬを介して与えられる暗信号と明信号の各々をデジタル信号に変換する。
【００１５】
デジタル化回路６は、画素アレイ２の他方側（図１では上側）に設けられ、複数列のうちの偶数番の列に対応して設けられた複数のＡ／Ｄコンバータ１０を含む。各Ａ／Ｄコンバータ１０は、行走査回路４によって選択された対応の列の画素回路Ｐから対応の列の信号線ＳＬを介して与えられる暗信号と明信号の各々をデジタル信号に変換する。
【００１６】
列走査回路７は、行走査回路４によって選択された行に属する複数の画素回路Ｐから出力された暗信号および明信号のＡ／Ｄ変換が完了したことに応じて、複数列を１列ずつ順次選択する。選択された列のＡ／Ｄコンバータ１０は、暗信号を示すデジタル信号および明信号を示すデジタル信号をデータバスを介してデジタル信号処理回路８に送る。
【００１７】
デジタル信号処理回路８は、１画面分の暗信号を示すデジタル信号と明信号を示すデジタル信号とを一旦記憶し、それらに所定の処理を施して１画面分の画像信号を生成し、その画像信号を出力端子群ＴＯを介して外部に出力する。
【００１８】
図２は、Ａ／Ｄコンバータ１０の構成を示すブロック図である。図２において、Ａ／Ｄコンバータ１０は、シングルスロープ積分型Ａ／Ｄコンバータであって、ＰＧＡ（Programmable Gain Amplifier）回路１１、比較器１２、およびラッチ回路１３を含む。また、全Ａ／Ｄコンバータ１０に共通に、ランプ波発生回路１４およびカウンタ１５が設けられている。ランプ波発生回路１４およびカウンタ１５は、たとえば制御回路３内に設けられている。
【００１９】
ランプ波発生回路１４は、一定の傾きで電圧が下降するランプ波信号ＶＲを生成して比較器１２に与える。カウンタ１５は、Ｋビット（ただし、Ｋは２以上の整数である）のカウント信号Ｄ１〜ＤＫを生成してラッチ回路１３に与える。ランプ波信号ＶＲの電圧が下降する時間に比例して、カウント信号Ｄ１〜ＤＫのカウント値が増大する。
【００２０】
ＰＧＡ回路１１は、行走査回路４によって選択された対応の列の画素回路Ｐから信号線ＳＬを介して順次供給される暗信号および明信号の各々を設定された増幅率で増幅する。ＰＧＡ回路１１の増幅率は変更可能になっている。
【００２１】
比較器１２は、ＰＧＡ回路１１の出力信号をサンプリングおよびホールドし、ホールドした信号の電圧とランプ波信号ＶＲの電圧との高低を比較し、比較結果を示す信号を出力する。ランプ波信号ＶＲの電圧がホールドしたＰＧＡ回路１１の出力信号の電圧よりも低下すると、比較器１２の出力信号は「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００２２】
ラッチ回路１３は、比較器１２の出力信号が「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じて、カウンタ１５で生成されたカウント信号Ｄ１〜ＤＫをラッチし、ラッチしたカウント信号Ｄ１〜ＤＫをＡ／Ｄ変換結果として出力する。これにより、各サイクル期間において、暗信号と明信号のデジタル信号Ｄ１〜ＤＫが生成される。
【００２３】
図３は、図２に示した画素回路Ｐの構成を示す回路図である。図３において、画素回路Ｐは、ＮチャネルＭＯＳトランジスタ２０，２２，２３，２５、定電流源２１、およびフォトダイオード２４を含む。トランジスタ２０および定電流源２１は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２２は、トランジスタ２０のドレインおよびゲート間に接続され、そのゲートはリセット信号ＲＥを受ける。
【００２４】
トランジスタ２３のドレインはトランジスタ２０のゲートに接続され、トランジスタ２３のゲートは読出信号ＴＸを受ける。フォトダイオード２４のアノードは接地電圧ＶＳＳのラインに接続され、そのカソードはトランジスタ２３のソースに接続される。トランジスタ２５のドレインはトランジスタ２０のソース（ノードＮ２０）に接続され、トランジスタ２５のソースは対応の信号線ＳＬに接続され、そのゲートは行選択信号ＳＥＬを受ける。
【００２５】
信号ＳＥＬ，ＲＥ，ＴＸは行走査回路４によって生成される。選択信号ＳＥＬが選択レベルの「Ｈ」レベルにされると、トランジスタ２５が導通し、画素回路ＰのノードＮ２０と信号線ＳＬが接続される。リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、トランジスタ２２が導通し、トランジスタ２０のゲートが電源電圧ＶＤＤにリセットされてノードＮ２０に暗信号が出力される。読出信号ＴＸが活性化レベルの「Ｈ」レベルにされると、トランジスタ２３が導通し、フォトダイオード２４への入射光強度に応じたレベルの電流がトランジスタ２０のゲートから流出し、トランジスタ２０のゲート電圧が下降してトランジスタ２０に流れる電流が減少し、ノードＮ２０の電圧が低下する。このときノードＮ２０に現れる信号が明信号である。
【００２６】
図４は、図２に示したＰＧＡ回路１１および比較器１２の構成を示す回路ブロック図である。図４において、ＰＧＡ回路１１は、可変容量コンデンサ３０、コンデンサ３１、および演算増幅器３２を含む。可変容量コンデンサ３０は、対応の信号線ＳＬと演算増幅器３２の反転入力端子（−端子）との間に接続され、その容量値は信号ＰＧによって制御される。コンデンサ３１は、演算増幅器３２の反転入力端子と出力端子との間に接続される。演算増幅器３２の非反転入力端子（＋端子）は、参照電圧ＶＲＰを受ける。
【００２７】
演算増幅器３２は、電源電圧ＶＤＤおよび接地電圧ＶＳＳによって駆動される。ＰＧＡ回路１１の増幅率は、可変容量コンデンサ３０の容量値と、コンデンサ３１の容量値との比で決まる。演算増幅器３２は、画素回路Ｐから信号線ＳＬを介して供給される暗信号および明信号の各々を増幅して比較器１２に出力する。
【００２８】
比較器１２は、スイッチ３３，３７、コンデンサ３４，３５、および演算増幅器３６を含む。スイッチ３３は、演算増幅器３２の出力端子と演算増幅器３６の非反転入力端子との間に接続され、信号ＳＡによって制御される。コンデンサ３４の一方電極はランプ波信号ＶＲを受け、その他方電極は演算増幅器３６の非反転入力端子に接続される。
【００２９】
コンデンサ３５は、演算増幅器３５の反転入力端子と接地電圧ＶＳＳのラインとの間に接続される。スイッチ３７は、演算増幅器３６の出力端子と反転入力端子との間に接続され、信号ＡＺによって制御される。演算増幅器３２は、電源電圧ＶＤＤおよび接地電圧ＶＳＳによって駆動される。
【００３０】
画素回路Ｐの出力電圧は、ＰＧＡ回路１１によって増幅される。サンプリング期間では、信号ＳＡが「Ｈ」レベルにされてスイッチ３３が導通するとともに、信号ＡＺが「Ｈ」レベルにされてスイッチ３７が導通する。演算増幅器３６の反転入力端子と非反転入力端子が同電圧になり、コンデンサ３５がＰＧＡ回路１１の出力電圧に充電される。
【００３１】
ホールド期間では、信号ＳＡが「Ｌ」レベルにされてスイッチ３３が非導通になるとともに、信号ＡＺが「Ｌ」レベルにされてスイッチ３７が非導通になる。演算増幅器３６の非反転入力端子が基準電圧にリセットされた後に、ランプ波信号ＶＲの電圧がトップ電圧ＶＲＴからボトム電圧ＶＲＢに向けて下降し、それに応じて演算増幅器３６の非反転入力端子の電圧も下降する。演算増幅器３６の非反転入力端子の電圧が反転入力端子の電圧よりも低くなると、演算増幅器３６の出力信号φ１２が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００３２】
図５は、図２に示したランプ波発生回路１４の構成を示す回路ブロック図である。図５において、ランプ波発生回路１４は、ラダー抵抗器ＬＡ０〜ＬＡ５、切換回路４０〜４５、スイッチ５０〜５５、コンデンサ５６、および演算増幅器５７を含む。ラダー抵抗器ＬＡ０〜ＬＡ５は、トップ電圧ＶＲＴのラインとボトム電圧ＶＲＢのラインとの間に直列接続される。ラダー抵抗器ＬＡ０〜ＬＡ５の各々は、直列接続されたＮ個（ただし、Ｎは正の整数であり、たとえば２８＝２５６である）の抵抗素子Ｒを含む。
【００３３】
トップ電圧ＶＲＴとボトム電圧ＶＲＢの間の電圧は、ラダー抵抗器ＬＡ０〜ＬＡ５によって分圧される。また、ラダー抵抗器ＬＡ０〜ＬＡ５の各々の端子間電圧は、Ｎ個の抵抗素子Ｒによって分圧される。ラダー抵抗器ＬＡ１〜ＬＡ５のトップ電圧ＶＲＴ側の端子の電圧Ｖ１〜Ｖ５はそれぞれ、たとえば２Ｖ，１．７５Ｖ，１．５Ｖ，１．２５Ｖ，１Ｖである。ＶＲＴ〜Ｖ１の電圧は、ランプ波信号ＶＲの上側マージン電圧として使用される。Ｖ１〜Ｖ５の電圧は、ランプ波信号ＶＲの有効範囲電圧として使用される。Ｖ５〜ＶＲＢの電圧は、ランプ波信号ＶＲの下側マージン電圧として使用される。
【００３４】
切換回路４０〜４５は、それぞれラダー抵抗器ＬＡ０〜ＬＡ５に接続される。切換回路４０〜４５の各々は、Ｎ個のスイッチＳＷを含む。切換回路４０のＮ個のスイッチＳＷの一方端子は、ラダー抵抗器ＬＡ０のＮ個の抵抗素子(図示せず)のトップ電圧ＶＲＴ側の端子に接続され、それらの他方端子はともにスイッチ５０を介してノードＮ５７に接続される。スイッチ５０が導通している期間にＮ個のスイッチＳＷが所定時間ずつ順次導通すると、ノードＮ５７の電圧はＶＲＴから略Ｖ１まで所定時間当たり一定の電圧ＶＬ／Ｎ（たとえば略１ｍＶ）の割合（すなわち傾き）で下降する。ここでＶＬはラダー抵抗器ＬＡ０〜ＬＡ５の各々の端子間電圧である。
【００３５】
切換回路４１のＮ個のスイッチＳＷの一方端子は、ラダー抵抗器ＬＡ１のＮ個の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子に接続され、それらの他方端子はともにスイッチ５１を介してノードＮ５７に接続される。スイッチ５１が導通している期間にＮ個のスイッチＳＷが所定時間ずつ順次導通すると、ノードＮ５７の電圧はＶ１から略Ｖ２まで所定時間当たり一定の電圧ＶＬ／Ｎの割合で下降する。
【００３６】
以下同様であり、切換回路４２〜４５のスイッチＳＷの一方端子はそれぞれラダー抵抗器ＬＡ２〜ＬＡ５の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子に接続され、それらの他方端子はそれぞれスイッチ５２〜５５を介してノードＮ５７に接続される。
【００３７】
コンデンサ５６は、ノードＮ５７と接地電圧ＶＳＳのラインとの間に接続され、ノードＮ５７の電圧を安定化させる。演算増幅器５７の非反転入力端子はノードＮ５７に接続され、その出力端子は反転入力端子に接続される。したがって、演算増幅器５７の出力電圧であるランプ波信号ＶＲの電圧はノードＮ５７の電圧と同じ電圧となる。
【００３８】
暗信号用のランプ波信号ＶＲを生成する場合は、スイッチ５０，５１を導通させた状態で、切換回路４０，４１に属する複数のスイッチＳＷをトップ電圧ＶＲＴ側からボトム電圧ＶＲＢ側に向けて所定時間ずつ順次導通させる。これにより、ランプ波信号ＶＲの電圧は、電圧ＶＲＴから略Ｖ２まで一定の傾きで下降する。
【００３９】
また、明信号用のランプ波信号ＶＲを生成する場合は、スイッチ５０〜５５の全てを導通させた状態で、切換回路４０〜４５に属する全スイッチＳＷをトップ電圧ＶＲＴ側からボトム電圧ＶＲＢ側まで所定時間ずつ順次導通させる。これにより、ランプ波信号ＶＲの電圧は、トップ電圧ＶＲＴからボトム電圧ＶＲＢまで一定の傾きで下降する。
【００４０】
図６（ａ）〜（ｄ）は、ＣＭＯＳイメージセンサ１の動作を例示するタイムチャートである。図６（ａ）は画素回路Ｐの出力電圧ＶＰを示し、図６（ｂ）は図４の信号ＳＡを示し、図６（ｃ）の実線はランプ波信号ＶＲを示し、図６（ｃ）の点線は比較器１２の入力電圧を示し、図６（ｄ）は比較器１２の出力信号φ１２を示している。
【００４１】
図６（ａ）に示すように、画素回路Ｐは暗信号と明信号を順次出力する。暗信号は基準電圧を有し、明信号は照度に応じたレベルの信号電圧を持つ。照度が０である場合は、明信号の電圧は基準電圧となり、照度が大きくなるに従って明信号の電圧は低くなる。
【００４２】
また、図６（ｂ）に示すように、信号ＳＡの論理レベルは、画素回路Ｐの出力信号に同期して変化する。画素回路Ｐから暗信号が出力されると、信号ＳＡが所定時間だけ「Ｈ」レベルにされて暗信号の電圧がサンプリングされた後、信号ＳＡが「Ｌ」レベルにされてホールドされる。また、画素回路Ｐから明信号が出力されると、信号ＳＡが所定時間だけ「Ｈ」レベルにされて明信号の電圧がサンプリングされた後、信号ＳＡが「Ｌ」レベルにされてホールドされる。
【００４３】
また、図６（ｃ）に示すように、暗信号のホールド期間と明信号のホールド期間の各々においてランプ波信号ＶＲが出力される。初期状態では、図５のスイッチ５０，５１と切換回路４１の最もトップ電圧ＶＲＴ側のスイッチＳＷが導通し、ランプ波信号ＶＲの電圧はＶ１となっている。
【００４４】
暗信号のホールド期間では、暗信号用のランプ波信号ＶＲが生成される。暗信号用のランプ波信号ＶＲの電圧は、所定時間だけトップ電圧ＶＲＴにされた後、一定の傾きでＶ２まで下降し、所定時間だけＶ２に維持された後、Ｖ１にリセットされる。ランプ波信号ＶＲの電圧がＶ１からＶＲＴに立ち上げられると、図６（ｄ）に示すように、比較器１２の出力信号φ１２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。また、ランプ波信号ＶＲの電圧が下降するに従って、図２のカウンタ１５がカウント信号Ｄ１〜ＤＫの値を順次増加させる。
【００４５】
ランプ波信号ＶＲの電圧がＰＧＡ回路１１の出力電圧（増幅された暗信号の電圧）よりも低くなると、比較器１２の出力信号φ１２は「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。図６（ｃ）では、ランプ波信号ＶＲの電圧がＶ１以下になると信号φ１２が「Ｌ」レベルに立ち下げられる状態が示されている。信号φ１２の立下りエッジに応答して図２のラッチ回路１５がカウント信号Ｄ１〜ＤＫを保持および出力する。ラッチ回路１５の出力信号Ｄ１〜ＤＫの値は、暗信号の電圧（基準電圧）を示す。
【００４６】
また、明信号のホールド期間では、明信号用のランプ波信号ＶＲが生成される。明信号用のランプ波信号ＶＲの電圧は、所定時間だけトップ電圧ＶＲＴにされた後、一定の傾きでボトム電圧ＶＲＢまで下降し、所定時間だけＶＲＢに維持された後、Ｖ１にリセットされる。ランプ波信号ＶＲの電圧がＶ１からＶＲＴに立ち上げられると、図６（ｄ）に示すように、比較器１２の出力信号φ１２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。また、ランプ波信号ＶＲの電圧が下降するに従って、図２のカウンタ１５がカウント信号Ｄ１〜ＤＫの値を順次増加させる。
【００４７】
ランプ波信号ＶＲの電圧がＰＧＡ回路１１の出力電圧（増幅された明信号の電圧）よりも低くなると、比較器１２の出力信号φ１２は「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。信号φ１２の立下りエッジに応答して図２のラッチ回路１５がカウント信号Ｄ１〜ＤＫを保持および出力する。ラッチ回路１５の出力信号Ｄ１〜ＤＫの値は、明信号の電圧（信号電圧）を示す。
【００４８】
この比較例１では、Ａ／Ｄコンバータ１０の分解能が照度に依らず一定である。Ａ／Ｄコンバータ１０の分解能は高分解能を必要とする低照度領域に合わせられるので、Ａ／Ｄコンバータ１０の分解能は全照度領域に亘って高く設定される。このため、Ａ／Ｄ変換を行なう時間が長くなり、動作速度の高速化が困難であった。
【００４９】
[実施の形態１]
図７は、本願の実施の形態１によるＣＭＯＳイメージセンサに含まれるランプ波発生回路６０の構成を示す回路ブロック図であって、図５と対比される図である。図７を参照して、このランプ波発生回路６０が図５のランプ波発生回路１４と異なる点は、切換回路４２〜４５がそれぞれ切換回路６２〜６５で置換されている点である。
【００５０】
切換回路６２は、Ｎ／２個（たとえば１２８個）のスイッチＳＷを含む。切換回路６２のＮ／２個のスイッチＳＷの一方端子は、ラダー抵抗器ＬＡ２の奇数番のＮ／２個の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子に接続され、それらの他方端子はともにスイッチ５２を介してノードＮ５７に接続される。スイッチ５２が導通している期間にＮ／２個のスイッチＳＷが所定時間ずつ順次導通すると、ノードＮ５７の電圧はＶ２から略Ｖ３まで所定時間当たり一定の電圧２ＶＬ／Ｎ（たとえば２ｍＶ）の割合で下降する。
【００５１】
切換回路６３は、Ｎ／４個（たとえば６４個）のスイッチＳＷを含む。切換回路６３のＮ／４個のスイッチＳＷの一方端子は、ラダー抵抗器ＬＡ３の（４ｎ＋１）番のＮ／４個の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子に接続され、それらの他方端子はともにスイッチ５３を介してノードＮ５７に接続される。ただし、ｎは０以上の整数である。スイッチ５３が導通している期間にＮ／４個のスイッチＳＷが所定時間ずつ順次導通すると、ノードＮ５７の電圧はＶ３から略Ｖ４まで所定時間当たり一定の電圧４ＶＬ／Ｎ（たとえば略４ｍＶ）の割合で下降する。
【００５２】
切換回路６４は、Ｎ／８個（たとえば３２個）のスイッチＳＷを含む。切換回路４４のＮ／８個のスイッチＳＷの一方端子は、ラダー抵抗器ＬＡ４の（８ｎ＋１）番のＮ／８個の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子に接続され、それらの他方端子はともにスイッチ５４を介してノードＮ５７に接続される。スイッチ５４が導通している期間にＮ／８個のスイッチＳＷが所定時間ずつ順次導通すると、ノードＮ５７の電圧はＶ３からＶ４まで所定時間当たり一定の電圧８ＶＬ／ｎ（たとえば略８ｍＶ）の割合で下降する。
【００５３】
切換回路６５は、Ｎ／８個のスイッチＳＷを含む。切換回路４５のＮ／８個のスイッチＳＷの一方端子は、ラダー抵抗器ＬＡ５の（８ｎ＋１）番のＮ／８個の抵抗素子Ｒ(図示せず)のトップ電圧ＶＲＴ側の端子に接続され、それらの他方端子はともにスイッチ５５を介してノードＮ５７に接続される。スイッチ５５が導通している期間にＮ／８個のスイッチＳＷが所定時間ずつ順次導通すると、ノードＮ５７の電圧はＶ４からＶＲＢまで所定時間当たり一定の電圧８ＶＬ／ｎの割合で下降する。
【００５４】
スイッチ５０〜５５を導通させ、切換回路４０，４１，６２〜６５に含まれる複数のスイッチＳＷをＶＲＴ側からＶＲＢ側まで所定時間ずつ順次導通させると、ランプ波信号ＶＲの電圧がＶＲＴからＶＲＢまで下降する。切換回路４０，４１のスイッチＳＷが順次導通している期間におけるランプ波信号ＶＲの電圧の下降速度をｖとすると、切換回路４２，４３，４４，４５のスイッチが順次導通している期間におけるランプ波信号ＶＲの電圧の下降速度はそれぞれ２ｖ，４ｖ，８ｖ，８ｖとなる。したがって、ランプ波信号ＶＲの有効範囲Ｖ１〜Ｖ５では、ランプ波信号ＶＲの電圧は時間が経過するに従って下降速度が速くなる。これにより、低照度側の分解能が高くなり、高照度側の分解能が低くなる。
【００５５】
図８（ａ）〜（ｄ）は、低照度の場合と高照度の場合におけるＣＭＯＳイメージセンサ１の動作を例示するタイムチャートである。図８（ａ）は画素回路Ｐの出力電圧ＶＰを示し、図８（ｂ）は図４の信号ＳＡを示し、図８（ｃ）の実線はランプ波信号ＶＲを示し、図８（ｃ）の点線は比較器１２の入力電圧を示し、図８（ｄ）は比較器１２の出力信号φ１２を示している。
【００５６】
図８（ａ）に示すように、画素回路Ｐは暗信号と明信号を順次出力する。暗信号は基準電圧を有し、明信号は照度に応じたレベルの信号電圧を持つ。照度が０である場合は、明信号の電圧は基準電圧となり、照度が大きくなるに従って明信号の電圧は低くなる。したがって、高照度の場合における明信号の電圧は、低照度の場合における明信号の電圧よりも低い。
【００５７】
また、図８（ｂ）に示すように、信号ＳＡの論理レベルは、画素回路Ｐの出力信号に同期して変化する。画素回路Ｐから暗信号が出力されると、信号ＳＡが所定時間だけ「Ｈ」レベルにされて暗信号の電圧がサンプリングされた後、信号ＳＡが「Ｌ」レベルにされてホールドされる。また、画素回路Ｐから明信号が出力されると、信号ＳＡが所定時間だけ「Ｈ」レベルにされて明信号の電圧がサンプリングされた後、信号ＳＡが「Ｌ」レベルにされてホールドされる。
【００５８】
また、図８（ｃ）に示すように、暗信号のホールド期間と明信号のホールド期間の各々においてランプ波信号ＶＲが出力される。初期状態では、図７のスイッチ５１と切換回路４１の最もトップ電圧ＶＲＴ側のスイッチＳＷが導通し、ランプ波信号ＶＲの電圧はＶ１となっている。
【００５９】
暗信号のホールド期間では、まず図７のスイッチ５０，５１が導通し、切換回路４０の最もトップ電圧ＶＲＴ側のスイッチＳＷが導通し、ランプ波信号ＶＲの電圧はトップ電圧ＶＲＴとなる。ランプ波信号ＶＲの電圧がＶ０からＶＲＴに立ち上げられると、比較器１２の出力信号φ１２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【００６０】
次に、切換回路４０のＮ個のスイッチＳＷおよび切換回路４１のＮ個のスイッチＳＷが所定時間ずつ順次導通する。これにより、ランプ波信号ＶＲの電圧はＶＲＴから略Ｖ２まで一定の傾きで下降する。また、このとき図２のカウンタ１５がカウント信号Ｄ１〜ＤＫの値を順次増加させる。
【００６１】
ランプ波信号ＶＲの電圧がＰＧＡ回路１１の出力電圧（増幅された暗信号の電圧）よりも低くなると、比較器１２の出力信号φ１２は「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。図８（ｃ）では、ランプ波信号ＶＲの電圧がＶ１以下になると信号φ１２が「Ｌ」レベルに立ち下げられる状態が示されている。信号φ１２の立下りエッジに応答して図２のラッチ回路１５がデジタル信号Ｄ１〜ＤＫを保持および出力する。ラッチ回路１５の出力信号Ｄ１〜ＤＫは、暗信号の電圧（基準電圧）を示す。
【００６２】
また、明信号のホールド期間では、まず図７のスイッチ５０〜５５が導通し、切換回路４０の最もトップ電圧ＶＲＴ側のスイッチＳＷが導通し、ランプ波信号ＶＲの電圧はトップ電圧ＶＲＴとなる。ランプ波信号ＶＲの電圧がＶ１からＶＲＴに立ち上げられると、比較器１２の出力信号φ１２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【００６３】
次に、切換回路４０のＮ個のスイッチＳＷ、切換回路４１のＮ個のスイッチＳＷ、切換回路６２のＮ／２個のスイッチＳＷ、切換回路６３のＮ／４個のスイッチＳＷ、切換回路６４のＮ／８個のスイッチＳＷ、および切換回路６５のＮ／８個のスイッチＳＷが所定時間ずつ順次導通する。これにより、ランプ波信号ＶＲの電圧はＶＲＴからＶＲＢまで下降する。ボトム電圧ＶＲＢ側（高照度側）のランプ波信号ＶＲの傾きは、トップ電圧ＶＲＴ側（低照度側）のランプ波信号ＶＲの傾きよりも大きくなる。
【００６４】
また、このとき図２のカウンタ１５がカウント信号Ｄ１〜ＤＫの値を順次増加させる。ランプ波信号ＶＲの電圧がＰＧＡ回路１１の出力電圧（増幅された明信号の電圧）よりも低くなると、比較器１２の出力信号φ１２は「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。信号φ１２の立下りエッジに応答して図２のラッチ回路１５がカウント信号Ｄ１〜ＤＫを保持および出力する。ラッチ回路１５の出力信号Ｄ１〜ＤＫの値は、明信号の電圧（信号電圧）を示す。高照度の場合における明信号の電圧は低照度の場合における明信号の電圧よりも低くなるので、高照度の場合におけるデジタル信号Ｄ１〜ＤＫの値は低照度の場合におけるデジタル信号Ｄ１〜ＤＫの値よりも大きくなる。
【００６５】
この実施の形態１では、高照度領域における分解能を低くするので、比較例１よりも、ダイナミックレンジを拡大し、かつＡ／Ｄ変換を行なう時間を短くすることができる。
【００６６】
さらに、本実施の形態１では、１フレーム期間内に高照度露光期間（短露光期間）と低照度露光期間（長露光期間）が設けられ、各画素回路Ｐが２回露光され、各画素回路Ｐから２回出力される暗信号および明信号の各々がデジタル信号に変換されて合成される。
【００６７】
図９は、本実施の形態１のＣＭＯＳイメージセンサのローリングシャッタ方式を示すタイムチャートである。このＣＭＯＳイメージセンサでは、高照度露光（短露光）と低照度露光（長露光）の２回の露光が行なわれる。各露光期間では、リセット、露光、信号読出しが順に行なわれる。
【００６８】
１行目、２行目、３行目、…、最終行目と、信号読出し期間の間隔で各行の画素回路Ｐの出力信号を順次、Ａ／Ｄ変換するため、１フレーム当たりの時間は、信号読出し期間×画素行数×露光回数となる。したがって、本実施の形態１では、信号読出し期間を短縮することができるので、１フレーム当たりの時間をも短縮することができ、フレームレート向上、すなわち高速化が可能となる。
【００６９】
また、リセット時間の終了タイミングを調整することで露光時間の長さを設定し、たとえば、最初に高照度用に短い露光時間を設定し、次に低照度用に長い露光時間を設定することができる。
【００７０】
図１０は、照度と出力コード（デジタル信号Ｄ１〜ＤＫの値）の関係を示す図である。図１０では、本実施の形態１の曲線を実線で示し、比較例１の曲線を点線で示している。高照度露光（短露光）では、露光時間が短いので、照度に対する出力コードは小さく、照度に応じて出力コードが徐々に増大し、高照度領域でも出力コードが飽和しない。また、低照度露光（長露光）では、露光時間が長いので、照度に対する出力コードは大きく、照度に応じて出力コードが急に増大し、高照度領域では出力コードが飽和する。
【００７１】
高照度露光の曲線と低照度露光の曲線を加算すると、照度に応じて出力コードが徐々に増大し、比較的大きな照度で最大出力コードに到達する好ましい曲線が得られる。これに対して比較例１では、照度に応じて出力コードが急激に増大し、比較的小さな照度で最大出力コードに到達してしまう。したがって、本実施の形態１によれば、比較例１よりも大きなダイナミックレンジを得ることができる。
【００７２】
また、全てデジタルドメインでダイナミックレンジを拡大する従来のＨＤＲ合成と比較すると、本実施の形態１では、アナログドメインでの処理を組み合わせることにより、Ａ／Ｄ変換の冗長ビットが不要となり、Ａ／Ｄ変換の高速化だけでなく、回路面積および消費電力の増大を抑制することもできる。
【００７３】
[実施の形態２]
図１１は、本願の実施の形態２によるＣＭＯＳイメージセンサに含まれるランプ波発生回路７０の構成を示す回路ブロック図であって、図５と対比される図である。図１１を参照して、このランプ波発生回路７０が図５のランプ波発生回路１４と異なる点は、ラダー抵抗器ＬＡ１〜ＬＡ３がそれぞれラダー抵抗器ＬＡ１１〜ＬＡ１３で置換されている点である。
【００７４】
ラダー抵抗器ＬＡ１１は、Ｎ行８列に配置された８Ｎ個の抵抗素子Ｒと、（Ｎ＋１）行７列に配置された７（Ｎ＋１）個のスイッチＳＷとを含む。各列のＮ個の抵抗素子Ｒは直列接続されている。切換回路４１のＮ個のスイッチＳＷの一方端子は、切換回路４１から見て１列目のＮ個の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子にそれぞれ接続されている。
【００７５】
７列の（Ｎ＋１）個のスイッチＳＷは、それぞれ８列のＮ個の抵抗素子Ｒの間に設けられている。各列の（Ｎ＋１）個のスイッチＳＷの一方端子は、一方側に隣接する直列接続されたＮ個の抵抗素子Ｒの間および両端に接続されている。各列の（Ｎ＋１）個のスイッチＳＷの他方端子は、他方側に隣接する直列接続されたＮ個の抵抗素子Ｒの間および両端に接続されている。
【００７６】
このラダー抵抗器ＬＡ１１では、７（Ｎ＋１）個のスイッチＳＷを制御することにより、２〜８列の抵抗素子Ｒのうちの所望の数の抵抗素子Ｒを１列目の抵抗素子Ｒに並列接続することが可能となっている。１列目の抵抗素子Ｒに他の列の抵抗素子Ｒを並列接続させると、１列目の抵抗素子Ｒにおける電圧降下が減少し、切換回路４１のＮ個のスイッチＳＷを順次導通させたときのランプ波信号ＶＲの電圧の下降速度が減少する。
【００７７】
たとえば、切換回路４１側から見て１列目の全スイッチＳＷを導通させると、各行において２列目の抵抗素子Ｒが１列目の抵抗素子Ｒに並列接続され、ランプ波信号ＶＲの下降速度が１／２になる。また、全列の全スイッチＳＷを導通させると、各行において１列目〜８列目の合計８個の抵抗素子Ｒが並列接続され、ランプ波信号ＶＲの下降速度が１／８になる。
【００７８】
ラダー抵抗器ＬＡ１２は、Ｎ行４列に配置された４Ｎ個の抵抗素子Ｒと、（Ｎ＋１）行３列に配置された３（Ｎ＋１）個のスイッチＳＷとを含む。各列のＮ個の抵抗素子Ｒは直列接続されている。切換回路４２のＮ個のスイッチＳＷの一方端子は、切換回路４２から見て１列目のＮ個の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子にそれぞれ接続されている。
【００７９】
３列の（Ｎ＋１）個のスイッチＳＷは、それぞれ４列のＮ個の抵抗素子Ｒの間に設けられている。各列の（Ｎ＋１）個のスイッチＳＷの一方端子は、一方側に隣接する直列接続されたＮ個の抵抗素子Ｒの間および両端に接続されている。各列の（Ｎ＋１）個のスイッチＳＷの他方端子は、他方側に隣接する直列接続されたＮ個の抵抗素子Ｒの間および両端に接続されている。
【００８０】
このラダー抵抗器ＬＡ１２では、３（Ｎ＋１）個のスイッチＳＷを制御することにより、２〜４列の抵抗素子Ｒのうちの所望の数の抵抗素子Ｒを１列目の抵抗素子Ｒに並列接続することが可能となっている。１列目の抵抗素子Ｒに他の列の抵抗素子Ｒを並列接続させると、１列目の抵抗素子Ｒにおける電圧降下が減少し、切換回路４２のＮ個のスイッチＳＷを順次導通させたときのランプ波信号ＶＲの電圧の下降速度が減少する。
【００８１】
たとえば、切換回路４２側から見て１列目の全スイッチＳＷを導通させると、各行において２列目の抵抗素子Ｒが１列目の抵抗素子Ｒに並列接続され、ランプ波信号ＶＲの下降速度が１／２になる。また、全列の全スイッチＳＷを導通させると、各行において１列目〜４列目の合計４個の抵抗素子Ｒが並列接続され、ランプ波信号ＶＲの下降速度が１／４になる。
【００８２】
ラダー抵抗器ＬＡ１３は、Ｎ行２列に配置された２Ｎ個の抵抗素子Ｒと、（Ｎ＋１）行１列に配置された（Ｎ＋１）個のスイッチＳＷとを含む。各列のＮ個の抵抗素子Ｒは直列接続されている。切換回路４３のＮ個のスイッチＳＷの一方端子は、切換回路４３から見て１列目のＮ個の抵抗素子Ｒのトップ電圧ＶＲＴ側の端子にそれぞれ接続されている。
【００８３】
１列の（Ｎ＋１）個のスイッチＳＷは、それぞれ２列のＮ個の抵抗素子Ｒの間に設けられている。（Ｎ＋１）個のスイッチＳＷの一方端子は、一方側に隣接する直列接続されたＮ個の抵抗素子Ｒの間および両端に接続されている。（Ｎ＋１）個のスイッチＳＷの他方端子は、他方側に隣接する直列接続されたＮ個の抵抗素子Ｒの間および両端に接続されている。
【００８４】
このラダー抵抗器ＬＡ１３では、（Ｎ＋１）個のスイッチＳＷを制御することにより、２列の抵抗素子Ｒを１列目の抵抗素子Ｒに並列接続することが可能となっている。１列目の抵抗素子Ｒに２列の抵抗素子Ｒを並列接続させると、１列目の抵抗素子Ｒにおける電圧降下が減少し、切換回路４２のＮ個のスイッチＳＷを順次導通させたときのランプ波信号ＶＲの電圧の下降速度が１／２に減少する。
【００８５】
暗信号用のランプ波信号ＶＲを発生する場合は、たとえば、ラダー抵抗器ＬＡ１1〜ＬＡ１３の全スイッチＳＷを非導通にし、スイッチ５０，５１を導通させ、切換回路４０，４１の合計２Ｎ個のスイッチＳＷを所定時間ずつ順次導通させる。これにより、ランプ波信号ＶＲの電圧はＶＲＴから略Ｖ２まで一定速度ｖで下降する。
【００８６】
明信号用のランプ波信号ＶＲを発生する場合は、たとえば、ラダー抵抗器ＬＡ１1〜ＬＡ１３の全スイッチＳＷを導通させ、スイッチ５０〜５５の全てを導通させ、切換回路４０〜４５の合計６Ｎ個のスイッチＳＷを所定時間ずつ順次導通させる。これにより、ランプ波信号ＶＲの電圧はＶＲＴからＶＲＢまで下降する。
【００８７】
切換回路４１のＮ個のスイッチＳＷを順次導通させているときのランプ波信号ＶＲの下降速度をｖ／８とすると、切換回路４２〜４４のＮ個のスイッチＳＷを順次導通させているときのランプ波信号ＶＲの下降速度はそれぞれｖ／４、ｖ／２、ｖとなる。したがって、ボトム電圧ＶＲＢ側（高照度側）のランプ波信号ＶＲの傾きは、トップ電圧ＶＲＴ側（低照度側）のランプ波信号ＶＲの傾きよりも大きくなる。
【００８８】
この実施の形態２では、低照度領域における分解能を高くするので、比較例１よりも、ダイナミックレンジを拡大することができる。
【００８９】
[比較例２]
図１２は、本願の比較例２によるＣＭＯＳイメージセンサの要部を示す回路ブロック図である。図１２において、このＣＭＯＳイメージセンサは、２進カウンタ７０、２進−１０進変換部７１、およびランプ波発生回路１４を備える。２進カウンタ７０は、直列接続されたＭ個（ただし、Ｍは自然数である）フリップフロップＦ１〜ＦＭを含む。
【００９０】
各フリップフロップＦの反転出力端子（／Ｑ）は入力端子（Ｄ）に接続されている。初段のフリップフロップＦ１のクロック端子（ＣＫ）はクロック信号ＣＬＫ１を受け、フリップフロップＦ１〜Ｆ（Ｍ＋１）の出力端子（Ｑ）はそれぞれ後段のフリップフロップＦ２〜ＦＭのクロック端子（ＣＫ）に接続されている。フリップフロップＦ１〜ＦＭは、クロック信号ＣＬＫ２〜ＣＬＫＭを出力する。各フリップフロップＦは２分周回路を構成している。２進カウンタ７０は、クロック信号ＣＬＫ１のエッジの数をカウントし、そのカウント値を示すカウント信号を出力する。クロック信号ＣＬＫ１〜ＣＬＫＭの論理レベルが、カウント信号となる。
【００９１】
２進−１０進変換部７１は、２進カウンタ７０で生成された２進数のカウント信号を１０進数のカウント信号に変換する。ランプ波発生回路１４は、図５で示したように、６Ｎ個のスイッチＳＷを含む。６Ｎ個のスイッチＳＷには、トップ電圧ＶＲＴ側からに順に１から６Ｎまでの番号が予め割り当てられている。各スイッチＳＷは、自身に予め割り当てられた番号と２進−１０進変換部７１で生成されたカウント信号の値とが一致した場合だけ導通する。したがって、６Ｎ個のスイッチＳＷは、クロック信号ＣＬＫ１のエッジに応答して１つずつ順次導通する。
【００９２】
図１３（ａ）〜（ｉ）は、図１２に示したＣＭＯＳイメージセンサの動作を示すタイムチャートである。図１３（ａ）〜（ｉ）では、Ｍ＝６の場合が示されており、クロック信号発生回路(図示せず)によって所定周波数の基準クロック信号ＣＬＫ０が生成されている。ある時刻にリセット信号ＲＳＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた後に「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、基準クロック信号ＣＬＫ０がクロック信号ＣＬＫ１として２進カウンタ７０に与えられる。
【００９３】
クロック信号ＣＬＫ１〜ＣＬＫ５の立下りエッジに応答して、それぞれクロック信号ＣＬＫ２〜ＣＬＫ６の論理レベルが反転する。クロック信号ＣＬＫ１〜ＣＬＫ６の論理レベルは、６ビットのカウント信号（２進数）となる。このカウント信号（２進数）の値は、クロック信号ＣＬＫ１の論理レベルが反転する毎に＋１される。カウント信号（２進数）が２進−１０進変換部７１によってカウント信号（１０進数）に変換される。このカウント信号（１０進数）の値も、クロック信号ＣＬＫ１の論理レベルが反転する毎に＋１される。したがって、カウント信号（１０進数）が＋１される毎に、導通されるスイッチＳＷがボトム電圧ＶＲＢ側に１つずつ移動する。これにより、ランプ波信号ＶＲの電圧がトップ電圧ＶＲＴからボトム電圧ＶＲＢまで一定の傾斜で下降する。
【００９４】
この比較例２では、比較例１でも述べたように、Ａ／Ｄコンバータ１０の分解能が照度に依らず一定であるので、Ａ／Ｄ変換を行なう時間が長くなり、動作速度の高速化が困難であった。
【００９５】
[実施の形態３]
図１４は、本願の実施の形態３によるＣＭＯＳイメージセンサに含まれる２進カウンタ７５の構成を示す回路ブロック図であって、図１２と対比される図である。図１４において、この２進カウンタ７５は、Ｍ組のフリップフロップＦ１〜ＦＭ、スイッチＳ１〜ＳＭ、ラッチ回路ＬＴ１〜ＬＴＭ、および一致検出回路ＤＥ１〜ＤＥＭを備える。
【００９６】
初段のフリップフロップＦ１のクロック端子（ＣＫ）は基準クロック信号ＣＬＫ０を受ける。２段目以降のフリップフロップＦ２〜ＦＭのクロック端子（ＣＫ）は、それぞれスイッチＳ１〜Ｓ（Ｍ−１）の共通端子に接続される。各フリップフロップＦの反転出力端子（／Ｑ）と入力端子（Ｄ）は互いに接続されており、各フリップフロップＦは２分周回路を構成する。
【００９７】
各スイッチＳの一方端子は同組のフリップフロップＦの出力端子（Ｑ）に接続され、その他方端子は基準クロック信号ＣＬＫ０を受ける。スイッチＳは、同組の一致検出回路ＤＥの出力信号ＣＮによって制御される。
【００９８】
信号ＣＮが「Ｌ」レベルである場合は、スイッチＳの一方端子および共通端子間が導通し、同組のフリップフロップＦの出力端子（Ｑ）が後段のフリップフロップＦのクロック端子（ＣＫ)に接続される。信号ＣＮが「Ｈ」レベルである場合は、スイッチＳの他方端子および共通端子間が導通し、次段のフリップフロップＦのクロック端子（ＣＫ）に基準クロック信号ＣＬＫ０が与えられる。
【００９９】
１組目のラッチ回路ＬＴ１の入力端子は基準クロック信号ＣＬＫ０を受け、２組目以降のラッチ回路ＬＴ２〜ＬＴＭの入力端子はそれぞれスイッチＳ１〜Ｓ（Ｍ−１）の共通端子に接続される。ラッチ回路ＬＴ１〜ＬＴＭの出力信号は、それぞれクロック信号ＣＬＫ1〜ＣＬＫＭとなる。
【０１００】
各ラッチ回路ＬＴは、クロックトインバータ７６，７７およびインバータ７８，７９を含む。クロックトインバータ７６およびインバータ７８は入力端子と出力端子の間に直列接続される。クロックトインバータ７７はインバータ７８に対して逆並列に接続される。同組の一致検出回路ＤＥの出力信号ＣＮは、クロックトインバータ７６の制御ノードに直接入力されるとともに、インバータ７９で反転されてクロックトインバータ７７の制御ノードに入力される。
【０１０１】
信号ＣＮが「Ｌ」レベルである場合は、クロックトインバータ７６が活性化されるとともにクロックトインバータ７７が非活性化され、クロックトインバータ７６およびインバータ７８がバッファとして動作し、ラッチ回路ＬＴの入力端子および出力端子間がスルー状態となる。非活性化されたクロックトインバータ７７の出力ノードは、ハイインピーダンス状態となる。
【０１０２】
信号ＣＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、クロックトインバータ７６が非活性化されるとともにクロックトインバータ７７が活性化され、クロックトインバータ７７およびインバータ７８がラッチ回路として動作し、出力信号の論理レベルがホールドされる。非活性化されたクロックトインバータ７６の出力ノードは、ハイインピーダンス状態となる。
【０１０３】
各一致検出回路ＤＥは、リセット信号ＲＳＴに応答して信号ＣＮを「Ｌ」レベルにリセットし、クロック信号ＣＬＫ１〜ＣＬＫＭの論理レベルが予め格納されたデータ信号ＤＡ１〜ＤＡＭの論理レベルと一致した場合に信号ＣＮを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。
【０１０４】
図１５は、一致検出回路ＤＥ１およびスイッチＳ１の構成を示す回路ブロック図である。図１５において、一致検出回路ＤＥ１は、レジスタ８０、判定回路８１、およびＲＳフリップフロップ８３を含む。レジスタ８０には、ランプ波信号ＶＲの下降速度を切換えるタイミングを示すデータ信号ＤＡ１〜ＤＡＭが予め書き込まれている。
【０１０５】
判定回路８１は、ＥＸ−ＮＯＲゲートＥ１〜ＥＭおよびＡＮＤゲート８２を含む。ＥＸ−ＮＯＲゲートＥ１〜ＥＭの一方入力ノードはそれぞれクロック信号ＣＬＫ１〜ＣＬＫＭを受け、それらの他方入力ノードはそれぞれデータ信号ＤＡ１〜ＤＡＭを受ける。各ＥＸ−ＮＯＲゲートＥは、２つの入力信号ＣＬＫ，ＤＡの論理レベルが一致した場合は「Ｈ」レベルの信号を出力し、それらが一致しない場合は「Ｌ」レベルの信号を出力する。
【０１０６】
ＡＮＤゲート８２は、ＥＸ−ＮＯＲゲートＥ１〜ＥＭの出力信号を受け、それらの論理積信号を出力する。したがって、ＥＸ−ＮＯＲゲートＥ１〜ＥＭの出力信号がすべて「Ｈ」レベルになった場合だけ、ＡＮＤゲート８２の出力信号が「Ｈ」レベルになる。
【０１０７】
ＲＳフリップフロップ８３は、ＮＯＲゲート８４，８５を含む。ＮＯＲゲート８４は、ＡＮＤゲート８２の出力信号とＮＯＲゲート８５の出力信号とを受ける。ＮＯＲゲート８５は、リセット信号ＲＳＴとＮＯＲゲート８４の出力信号を受け、信号ＣＮ１を出力する。
【０１０８】
リセット信号ＲＳＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた後に「Ｌ」レベルに立ち下げれると、信号ＣＮ１は「Ｌ」レベルにリセットされる。ＡＮＤゲート８２の出力信号が「Ｈ」レベルにされると、ＲＳフリップフロップ８３がセットされて信号ＣＮ１が「Ｈ」レベルに立ち上げられる。
【０１０９】
スイッチＳ１は、ＯＲゲート８６、ゲート回路８７、およびＡＮＤゲート８８を含む。信号ＣＮ１は、ＮＯＲゲート８６およびゲート回路８７の一方入力ノードに与えられる。初段のフリップフロップＦ１の出力信号は、スイッチＳ１の一方入力端子Ｔ１を介してＮＯＲゲート８６の他方入力ノードに与えられる。基準クロック信号ＣＬＫ０は、スイッチＳ１の他方入力端子Ｔ２を介してゲート回路８７の他方入力ノードに与えられる。ＡＮＤゲート８８は、ＮＯＲゲート８６およびゲート回路８７の出力信号の論理積信号ＣＬＫＢを生成し、その信号ＣＬＫＢをスイッチＳ１の共通端子Ｔ３を介して次段のフリップフロップＦ２のクロック端子（ＣＫ）に出力する。
【０１１０】
信号ＣＮ１が「Ｌ」レベルである場合は、ゲート回路８７の出力信号が「Ｈ」レベルに固定され、クロック信号ＣＬＫＡがＯＲゲート８６およびＡＮＤゲート８８を通過して信号ＣＬＫＢとなる。信号ＣＮ１が「Ｈ」レベルである場合は、ＯＲゲート８６の出力信号が「Ｈ」レベルに固定され、基準クロック信号ＣＬＫ０がゲート回路８７およびＡＮＤゲート８８を通過して信号ＣＬＫＢとなる。
【０１１１】
図１６（ａ）〜（ｊ）は、図１４および図１５で示したＣＭＯＳイメージセンサの動作を示すタイムチャートである。図１３（ａ）〜（ｉ）では、Ｍ＝７の場合が示されており、クロック信号発生回路(図示せず)によって所定周波数の基準クロック信号ＣＬＫ０が生成されている。リセット信号ＲＳＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた後に「Ｈ」レベルから「Ｌ」レベルに立ち下げられると（時刻ｔ０）、信号ＣＮ１〜ＣＮ７が「Ｌ」レベルにリセットされる。
【０１１２】
これにより、スイッチＳ１〜Ｓ７の各々の一方入力端子および共通端子間が導通し、各フリップフロップＦの出力信号が後段のフリップフロップＦに与えられる。また、ラッチ回路ＬＴ１〜ＬＴ７がスルー状態となり、基準クロック信号ＣＬＫ０がラッチ回路ＬＴ１を通過してクロック信号ＣＬＫ１とな、フリップフロップＦ１〜Ｆ６の出力信号がラッチ回路ＬＴ２〜ＬＴ７を通過してクロック信号ＣＬＫ２〜ＣＬＫ７となる。
【０１１３】
この第１期間（時刻ｔ０〜ｔ１）では、クロック信号ＣＬＫ１〜ＣＬＫ４の立下りエッジに応答して、それぞれクロック信号ＣＬＫ２〜ＣＬＫ５の論理レベルが反転する。クロック信号ＣＬＫ１〜ＣＬＫ７の論理レベルは、７ビットのカウント信号（２進数）となる。このカウント信号（２進数）の値は、クロック信号ＣＬＫ１の論理レベルが反転する毎に＋１される。
【０１１４】
カウント信号（２進数）が２進−１０進変換部７１によってカウント信号（１０進数）に変換される。このカウント信号（１０進数）の値も、クロック信号ＣＬＫ１の論理レベルが反転する毎に＋１される。したがって、カウント信号（１０進数）が＋１される毎に、導通されるスイッチＳＷがボトム電圧ＶＲＢ側に１つずつ移動する。これにより、ランプ波信号ＶＲの電圧がトップ電圧ＶＲＴから一定の速度ｖで下降する。
【０１１５】
時間が経過してクロック信号ＣＬＫ１〜ＣＬＫ７の論理レベルが一致検出回路ＤＥ１に格納されたデータ信号ＤＥ１〜ＤＥ７の論理レベルに一致すると、信号ＣＮ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる（時刻ｔ１）。
【０１１６】
これにより、ラッチ回路ＬＴ１がホールド状態となり、クロック信号ＣＬＫ１の論理レベルがホールドされる。また、スイッチＳ１の他方端子および共通端子間が導通し、基準クロック信号ＣＬＫ０が２段目のフリップフロップＦ２およびラッチ回路ＬＴ２に与えられ、クロック信号ＣＬＫ２〜ＣＬＫ７の周期が１／２になる。したがって、この第２期間（時刻ｔ１〜ｔ２）では、カウント信号の値が増加する速度が第１期間の２倍になり、ランプ波信号ＶＲの下降速度が２ｖになる。
【０１１７】
さらに時間が経過してクロック信号ＣＬＫ１〜ＣＬＫ７の論理レベルが一致検出回路ＤＥ２に格納されたデータ信号ＤＥ１〜ＤＥ７の論理レベルに一致すると、信号ＣＮ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる（時刻ｔ２）。
【０１１８】
これにより、ラッチ回路ＬＴ２がホールド状態となり、クロック信号ＣＬＫ２の論理レベルがホールドされる。また、スイッチＳ２の他方端子および共通端子間が導通し、基準クロック信号ＣＬＫ０が３段目のフリップフロップＦ３およびラッチ回路ＬＴ３に与えられ、クロック信号ＣＬＫ３〜ＣＬＫ７の周期が１／２になる。したがって、この第３期間（時刻ｔ２以降）では、カウント信号の値が増加する速度が第２期間の２倍になり、ランプ波信号ＶＲの下降速度が４ｖになる。以下、同様である。
【０１１９】
この実施の形態３では、高照度領域における分解能を低くするので、比較例２よりも、ダイナミックレンジを拡大し、かつＡ／Ｄ変換を行なう時間を短くすることができる。
【０１２０】
なお、第２期間ではクロック信号ＣＬＫ１の論理レベルが固定されているので、一致検出回路ＤＥ２においては、レジスタ８０内で最下位ビットのデータ信号ＤＡ１を記憶する記憶素子と、判定回路８１内のＥＸ−ＮＯＲゲートＥ１を削除することができる。
【０１２１】
また、第３期間ではクロック信号ＣＬＫ１，ＣＬＫ２の論理レベルが固定されているので、一致検出回路ＤＥ３においては、レジスタ８０内でデータ信号ＤＡ１，ＤＡ２を記憶する記憶素子と、判定回路８１内のＥＸ−ＮＯＲゲートＥ１，Ｅ２を削除することができる。同様にして一致検出回路ＤＥ４〜ＤＥＭ内の不要な記憶素子およびＥＸ−ＯＲゲートを削除することにより、回路規模の増大を抑制することができる。
【０１２２】
[実施の形態４]
図１７は、本願の実施の形態４によるＣＭＯＳイメージセンサに含まれるランプ波発生回路９０の構成を示す回路図である。図１７において、このランプ波発生回路９０は、定電流源９１、ＮチャネルＭＯＳトランジスタ９２，９３、複数組（たとえば１０２４組）のスイッチ９４，９５およびＮチャネルＭＯＳトランジスタ９６、抵抗素子９７、および演算増幅器９８を含む。
【０１２３】
定電流源９１およびトランジスタ９２は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ９２のゲートは、そのドレイン（ノードＮ９１）に接続される。ノードＮ９１には、定電流源９１からの定電流に応じたレベルの定電圧が発生する。
【０１２４】
トランジスタ９３および複数のトランジスタ９６のドレインはともにノードＮ９７に接続され、それらのソースはともに接地電圧ＶＳＳを受ける。トランジスタ９３のゲートは、ノードＮ９１に接続される。トランジスタ９３には、トランジスタ９２に流れる電流に応じたレベルの電流が流れる。
【０１２５】
複数のスイッチ９４の一方端子はともにノードＮ９１に接続され、それらの他方端子はそれぞれ複数のトランジスタ９６のゲートに接続される。複数のスイッチ９５の一方端子はそれぞれ複数のトランジスタ９６のゲートに接続され、それらの他方端子はともに接地電圧ＶＳＳを受ける。スイッチ９４，９５は、いずれか一方が導通し、両方が同時に導通することはない。
【０１２６】
ある組のスイッチ９４が導通するととともにその組のスイッチ９５が非導通になると、その組のトランジスタ９６のゲートがノードＮ９１に接続され、そのトランジスタ９６には、トランジスタ９２に流れる電流に応じたレベルの電流が流れる。
【０１２７】
逆に、ある組のスイッチ９４が非導通になるととともにその組のスイッチ９５が導通すると、その組のトランジスタ９６のゲートが接地電圧ＶＳＳのラインに接続され、そのトランジスタ９６は非導通になる。
【０１２８】
抵抗素子９７は、電源電圧ＶＤＤのラインとノードＮ９７との間に接続される。トランジスタ９３および複数のトランジスタ９６に流れる電流の値に応じた値の電圧降下が抵抗素子９７に発生し、電源電圧ＶＤＤから抵抗素子９７の電圧降下分を減算した電圧がノードＮ９７に現れる。
【０１２９】
演算増幅器９８の非反転入力端子（＋端子）はノードＮ９７に接続され、その出力端子はその反転入力端子（−端子）に接続される。演算増幅器９８は、ノードＮ９７の電圧と同レベルの電圧をランプ波信号ＶＲとして出力する。
【０１３０】
初期状態では、全スイッチ９４が非導通になり、全スイッチ９５が導通している。この場合は、全トランジスタ９６が非導通になり、トランジスタ９２，９３の各々のみに定電流が流れ、抵抗素子９７に流れる電流は最低値になり、ランプ波信号ＶＲの電圧は最高値になっている。
【０１３１】
Ａ／Ｄ変換時にはスイッチ９４，６５を制御し、たとえば、図中の左端のトランジスタ９６から右端のトランジスタ９６まで複数のトランジスタ９６を順次導通させ、導通するトランジスタ９６の数を順次増加させる。これにより、抵抗素子９７に流れる電流が順次増大し、ランプ波信号ＶＲの電圧は順次下降する。
【０１３２】
従来では、複数のトランジスタ９６を１つずつ順次導通させて行くので、ランプ波信号ＶＲの電圧は一定の傾きで下降していた。
【０１３３】
しかし、本実施の形態４では、一度に導通させるトランジスタ９６の数を所定時間毎に増加させる。たとえば、１０２４個のトランジスタ９６のうち０〜５１１番目のトランジスタは１つずつ導通させ、５１２〜７６７番目のトランジスタ９６は２個ずつ導通させ、７６８〜８９５番目のトランジスタ９６は４個ずつ導通させ、８９５〜１０２４番目のトランジスタ９６は８個ずつ導通させる。これにより、たとえば図１６で示したように、ランプ波信号ＶＲの電圧の下降速度を所定時間毎に増大させることができる。
【０１３４】
この実施の形態４でも、高照度領域における分解能を低くするので、従来よりも、ダイナミックレンジを拡大し、かつＡ／Ｄ変換を行なう時間を短くすることができる。
【０１３５】
[比較例３]
図１８は、本願の比較例３によるＣＭＯＳイメージセンサの要部を示すブロック図であって、図２と対比される図である。図１８を参照して、このＣＭＯＳイメージセンサが実施の形態１のＣＭＯＳイメージセンサと異なる点は、Ａ／Ｄコンバータ１０がＡ／Ｄコンバータ１００で置換され、ランプ波発生回路１４およびカウンタ１５の代わりに参照電圧発生回路１０２が設けられている点である。
【０１３６】
参照電圧発生回路１０２は、複数の参照電圧ＶＲＥＦ，…を生成する。Ａ／Ｄコンバータ１００は、ＰＧＡ回路１１と本体部１０１を含む。ＰＧＡ回路１１は、図２および図４で示した通りであり、画素回路Ｐの出力信号を増幅して本体部１０１に与える。本体部１０１は、参照電圧発生回路１０２から供給される参照電圧ＶＲＥＦ，…に基づいて、ＰＧＡ回路１１の出力信号をデジタル信号Ｄ１〜ＤＫに変換する。
【０１３７】
図１９は、参照電圧発生回路１０２および本体部１０１の構成を示す回路ブロック図である。図１９において、参照電圧発生回路１０２は、参照電圧ＶＲＥＦのラインと接地電圧ＶＳＳのラインとの間に直列接続された複数（ここでは８個とする）の抵抗素子１０３を含む。参照電圧発生回路１０２は、参照電圧ＶＲＥＦを分圧して参照電圧ＶＲＥＦ，ＶＲＥＦ×７／８，…，ＶＲＥＦ／８，ＶＳＳを生成して本体部１０１に供給する。参照電圧ＶＲＥＦを１Ｖとすると、各抵抗素子１０３の端子間電圧は１／８＝１２５ｍＶとなり、参照電圧ＶＲＥＦ，ＶＲＥＦ×７／８，…，ＶＲＥＦ／８，ＶＳＳはそれぞれ１Ｖ，７／８Ｖ，…，１／８Ｖ，０Ｖとなる。
【０１３８】
本体部１０１は、逐次比較型Ａ／Ｄコンバータであって、８対のスイッチ１１１，１１２、１対のスイッチ１１３，１１４、（Ｘ＋１）個のスイッチ１１６、コンデンサＣ０〜ＣＸ、演算増幅器１１７、スイッチ１１８、および逐次比較論理部１１９を含む。コンデンサＣ０の容量値をｃとすると、コンデンサＣ１〜ＣＸの容量値はそれぞれｃ，２ｃ，４ｃ，…，２Ｘ−１ｃとなっている。コンデンサＣ０〜ＣＸの容量値の総和は２Ｘｃとなっている。
【０１３９】
８個のスイッチ１１１の一方端子はそれぞれ参照電圧ＶＲＥＦ，ＶＲＥＦ×７／８，…ＶＲＥＦ／８を受け、それらの他方端子はともにスイッチ１１３の一方端子に接続される。スイッチ１１３の他方端子は、各スイッチ１１６の一方端子に接続される。８個のスイッチ１１２の一方端子はそれぞれ参照電圧ＶＲＥＦ×７／８，…ＶＲＥＦ／８，ＶＳＳを受け、それらの他方端子はともにスイッチ１１４の一方端子に接続される。スイッチ１１４の他方端子は、各スイッチ１１６の他方端子に接続される。
【０１４０】
スイッチ１１５の一方端子はＰＧＡ回路１１の出力電圧ＶＡを受け、その他方端子は各スイッチ１１６の他方端子に接続される。（Ｘ＋１）個のスイッチ１１６の共通端子はそれぞれコンデンサＣ０〜ＣＸの一方電極に接続され、コンデンサＣ０〜ＣＸの他方電極はともに演算増幅器１１７の反転入力端子（−端子）に接続される。演算増幅器１１７の非反転入力端子（＋端子）は、接地電圧ＶＳＳを受ける。スイッチ１１８は、演算増幅器１１８の反転入力端子および出力端子間に接続され、オートゼロ信号ＡＺが活性化レベルの「Ｈ」レベルにされた場合に導通する。
【０１４１】
スイッチ１１８が導通している場合、演算増幅器１１８はユニティゲインバッファとして動作する。スイッチ１１８が非導通状態である場合、演算増幅器１１８は比較器として動作する。逐次比較論理部１１９は、比較器として動作する演算増幅器１１８の出力信号に基づいて、全スイッチ１１１〜１１６を制御し、デジタル信号Ｄ１〜ＤＫを出力する。
【０１４２】
図２０は、本体部１０１の動作を示す図である。まず、ＰＧＡ回路１１の出力電圧ＶＡ（すなわち増幅された画素回路Ｐの出力電圧）をサンプリングする。すなわち、スイッチ１１３，１１４を非導通にし、スイッチ１１５を導通させ、全スイッチ１１６の他方端子および共通端子間を導通させ、スイッチ１１８を導通させる。
【０１４３】
スイッチ１１８が導通すると、演算増幅器１１７はユニティゲインバッファとして働き、非反転入力端子の電圧と演算増幅器１１７のオフセット電圧との和の電圧が反転入力端子に現れる。ここでは説明の簡単化のため、演算増幅器１１７のオフセット電圧を０Ｖとし、非反転入力端子の電圧を０Ｖとする。ただし、実際の回路では、演算増幅器１１７が期待通りの動作をするように、電源電圧ＶＤＤと接地電圧ＶＳＳの間のある固定電圧が非反転入力端子に印加される。また、このときコンデンサＣ０〜ＣＸの一方電極には、ＰＧＡ回路１１の出力電圧ＶＡが印加されている。
【０１４４】
次に、サンプリングしたＰＧＡ回路１１の出力電圧ＶＡをコンデンサＣ０〜ＣＸにホールドする。すなわち、スイッチ１１３，１１４を非導通にした状態で、スイッチ１１５を非導通にし、全スイッチ１１６の一方端子および共通端子間を導通させ、スイッチ１１８を非導通にする。このとき、コンデンサＣ０〜ＣＸに蓄積された電荷は移動できないので、ＰＧＡ回路１１の出力電圧ＶＡはコンデンサＣ０〜ＣＸの電極間電圧として保持される。
【０１４５】
次に、比較判定を行なう。比較判定は、まず参照電圧発生回路１０２の出力電圧を用いて上位ビット判定を行ない、続いて、コンデンサＣ０〜ＣＸを用いて下位ビット判定を行なう。上位ビット判定では、たとえば上位ビットを３ビットとすれば、参照電圧ＶＲＥＦ，ＶＲＥＦ×７／８，…，ＶＲＥＦ／８，ＶＳＳを高い方から順に２つずつ順次取出し、コンデンサＣ０〜ＣＸに与える。すなわち、スイッチ１１５，１１８を非導通にし、全スイッチ１１６の一方端子および共通端子間を導通させた状態で、スイッチ１１３，１１４を導通させる。
【０１４６】
この状態で８個のスイッチ１１１を参照電圧ＶＲＥＦ側から接地電圧ＶＳＳ側に向かって所定時間ずつ順次導通させる。これにより、コンデンサＣ０〜ＣＸの一方電極の電圧は、ＶＲＥＦ，ＶＲＥＦ×７／８，…，ＶＲＥＦ／８と変化し、それに追随して反転入力端子の電圧は、ＶＲＥＦ−ＶＡ，ＶＲＥＦ×７／８−ＶＡ，…，ＶＲＥＦ／８−ＶＡ，ＶＳＳ−ＶＡと変化する。この８階調の変化のうち、演算増幅器１１７の入力電圧の極性が変わる階調で演算増幅器１１７の出力電圧の極性が反転する。図２０では、ＶＲＥＦ×６／８からＶＲＥＦ×５／８に変化する階調で演算増幅器１１７の出力電圧の極性が反転し、上位の３ビットが０１０と求められた状態が示されている。
【０１４７】
下位ビット判定では、上位ビット判定で定まった階調を選択し、コンデンサＣ０〜ＣＸを用いて判定を行なう。すなわち、ＶＲＥＦ×６／８およびＶＲＥＦ×５／８をそれぞれ上限電圧および下限電圧と設定し、スイッチ１１５，１１８が非導通の状態で、スイッチ１１３，１１４を導通させ、８個のスイッチ１１１のうちの３番目のスイッチ１１１を導通させて上限電圧ＶＲＥＦ×６／８を取り出し、８個のスイッチ１１２のうちの３番目のスイッチ１１２を導通させて下限電圧ＶＲＥＦ×５／８を取り出す。
【０１４８】
（Ｘ＋１）個のスイッチ１１６は、ＭＳＢ側（ＣＸ側）からＬＳＢ側（Ｃ０側）へ２分探索で切換え動作させる。具体的には、ＭＳＢ側のスイッチ１１６を切換え、コンデンサＣＸの一方電極の電圧を上限電圧ＶＲＥＦ×６／８から下限電圧ＶＲＥＦ×５／８に切換える。この前後で、コンデンサＣＸの電荷が保存されることにより、演算増幅器１１７の反転入力端子の電圧が次式（１）のように変化する。
２Ｘｃ[Ｖ（ｔ）−ＶＴ]
＝２Ｘ−１ｃ[Ｖ（ｔ＋１）−ＶＴ]＋２Ｘ−１ｃ[Ｖ（ｔ＋１）−（ＶＴ−ｄＶ）]  …（１）
ここで、Ｖ（ｔ）はスイッチ１１６の切換え前における反転入力端子の電圧であり、Ｖ（ｔ＋１）はスイッチ１１６の切換え後における反転入力端子の電圧である。また、ＶＴは上限電圧であり、この例ではＶＲＥＦ×６／８である。また、ｄＶは、抵抗素子１０３の端子間電圧であり、ＶＲＥＦ／８である。
【０１４９】
上式（１）を整理すると、
Ｖ（ｔ）−ＶＴ＝[Ｖ（ｔ＋１）−ＶＴ]／２＋[Ｖ（ｔ＋１）−（ＶＴ−ｄＶ）]／２となり、さらに、Ｖ（ｔ＋１）＝Ｖ（ｔ）−ｄＶ／２となる。
【０１５０】
ここでＶ（ｔ）＝−ＶＡ＋ＶＲＥＦ×６／８より、
Ｖ（ｔ＋１）＝−ＶＡ＋ＶＲＥＦ×６／８−（ＶＲＥＦ／８）／２となる。
【０１５１】
切換え後の反転入力端子の電圧Ｖ（ｔ＋１）と非反転入力端子の電圧とを比較し、上位４ビット目の値を決める。図２０の場合、上位４ビット目の値は「１」と決まり、ＭＳＢ側のスイッチ１１６は切換え後の設定にする。このようにして、下位ビットにおいてもＬＳＢまで同様の判定を行なう。
【０１５２】
この比較例３では、逐次比較型Ａ／Ｄ変換を行なうので、シングルスロープ積分型Ａ／Ｄ変換を行なう比較例１よりも動作速度の高速化に有利である。たとえば、シングルスロープ積分型Ａ／Ｄ変換方式では、分解能がＫビットである場合、ランプ波信号ＶＲの有効範囲を掃引する期間においてカウンタ１５のクロック数が２Ｋ個となる。これに対し、逐次比較型Ａ／Ｄ変換方式では、２分探索法が基本となるため、分解能がＫビットである場合、Ｋ回の比較判定で済む。したがって、比較判定に要する期間は分解能が大きくなるほど両者間の差は大きくなる。しかし、この比較例３でも、ダイナミックレンジが狭いという問題がある。
【０１５３】
[実施の形態５]
図２１は、本願の実施の形態５によるＣＭＯＳイメージセンサの要部を示す回路ブロック図であって、図１９と対比される図である。図２１を参照して、このＣＭＯＳイメージセンサが比較例３のＣＭＯＳイメージセンサと異なる点は、参照電圧発生回路１０２が参照電圧発生回路１２０で置換されている点である。
【０１５４】
参照電圧発生回路１２０は、２２個の抵抗素子１０３を含む。８個の抵抗素子１０３は、参照電圧ＶＲＥＦのラインと接地電圧ＶＳＳのラインとの間に直列接続されている。参照電圧ＶＲＥＦのラインから見て１番目〜４番目の抵抗素子１０３の各々には、３つの抵抗素子１０３が並列接続されている。５番目および６番目の抵抗素子１０３の各々には、１個の抵抗素子１０３が並列接続されている。
【０１５５】
並列接続された４個の抵抗素子１０３の抵抗値を１とすると、並列接続された２個の抵抗素子１０３の抵抗値は２となり、抵抗素子１０３の抵抗値は４となる。参照電圧ＶＲＥＦを１Ｖとすると、並列接続された４個の抵抗素子１０３の電圧降下は６２．５ｍＶとなり、並列接続された２個の抵抗素子１０３の電圧降下は１２５ｍＶとなり、１個の抵抗素子１０３の電圧降下は２５０ｍＶとなる。
【０１５６】
したがって、参照電圧発生回路１２０は、ＶＲＥＦ，ＶＲＥＦ×１５／１６，ＶＲＥＦ×１４／１６，ＶＲＥＦ×１３／１６，ＶＲＥＦ×１２／１６，ＶＲＥＦ×１０／１６，ＶＲＥＦ×８／１６，ＶＲＥＦ×４／１６，ＶＳＳを発生する。ＶＲＥＦ側の参照電圧を低照度側に割り当て、ＶＳＳ側の参照電圧を高照度側に割り当てることにより、低照度側を高分解能にし、高照度側を低分解能にすることができ、比較例３よりも広いダイナミックレンジを得ることができる。
【０１５７】
図２２は、このＣＭＯＳイメージセンサの動作を示す図であって、図２０と対比される図である。図２２は、ＣＭＯＳイメージセンサの設置場所が低照度の場合を示している。このＣＭＯＳイメージセンサでは、低照度の場合は、比較例３よりも高い分解能を得ることができる。
【０１５８】
また、図２３は、このＣＭＯＳイメージセンサの動作を示す他の図であって、図２０と対比される図である。図２３は、ＣＭＯＳイメージセンサの設置場所が高照度の場合を示している。このＣＭＯＳイメージセンサでは、高照度の場合は、比較例３よりも分解能が低くなる。
【０１５９】
この実施の形態５では、実施の形態１において図７および図８を用いて説明したように、高照度露光（短露光）と低照度露光（長露光）の２回の露光を行ない、２回分の出力コードを合成することにより、大きなダイナミックレンジを得ることができる。
【０１６０】
[実施の形態６]
図２４は、本願の実施の形態６によるＣＭＯＳイメージセンサの要部を示す回路ブロック図であって、図２１と対比される図である。図２４を参照して、このＣＭＯＳイメージセンサが実施の形態５のＣＭＯＳイメージセンサと異なる点は、参照電圧発生回路１０２、ＶＲＥＦ選択論理部１２５、および切換回路１２６が追加されている点である。
【０１６１】
ＶＲＥＦ選択論理部１２５は、外部信号などに従って、参照電圧発生回路１０２，１２０のいずれか一方の参照電圧発生回路を選択する。これは、被写体の種類などによっては、比較例３の参照電圧発生回路１０２を使用したい場合があるからである。
【０１６２】
切換回路１２６は、７組のスイッチ１２７，１２８を含む。参照電圧発生回路１０２が選択された場合は、全スイッチ１２７が導通するとともに全スイッチ１２８が非導通になり、参照電圧発生回路１０２で生成された参照電圧ＶＲＥＦ，ＶＲＥＦ×７／８，…，ＶＲＥＦ／８，ＶＳＳが本体部１０１に与えられる。
【０１６３】
また、参照電圧発生回路１２０が選択された場合は、全スイッチ１２７が非導通になるとともに全スイッチ１２８が導通し、参照電圧発生回路１２０で生成された参照電圧ＶＲＥＦ，ＶＲＥＦ×１５／１６，…，ＶＲＥＦ×４／１６，ＶＳＳが本体部１０１に与えられる。
【０１６４】
この実施の形態６では、被写体の種類などにより、ダイナミックレンジの大きさを変更することができる。
【０１６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６６】
１  ＣＭＯＳイメージセンサ、１ａ  半導体基板、２  画素アレイ、３  制御回路、４  行走査回路、５，６  デジタル化回路、７  列走査回路、８  デジタル信号処理回路、ＴＯ  出力端子群、Ｐ  画素回路、ＣＬ  制御信号線群、ＳＬ  信号線、１０，１００  Ａ／Ｄコンバータ、１１  ＰＧＡ回路、１２  比較器、１３  ラッチ回路、１４，６０  ランプ波発生回路、１５  カウンタ、２０，２２，２３，２５，９２，９３，９６  ＮチャネルＭＯＳトランジスタ、２１，９１  定電流源、２４  フォトダイオード、３１  可変容量コンデンサ、３１，３４，３５，５６，Ｃ０〜ＣＸ  コンデンサ、３２，３６，５７，９８，１１７  演算増幅器、３３，３７，５０〜５５，ＳＷ，Ｓ１〜ＳＭ，９４，９５，１１１〜１１６，１１８，１２７，１２８  スイッチ、ＬＡ０〜ＬＡ５，ＬＡ１1〜ＬＡ１３  ラダー抵抗器、Ｒ，９７，１０３  抵抗素子、４０〜４５，６２〜６５，１２６  切換回路、Ｆ１〜ＦＭ  フリップフロップ、７０，７５  ２進カウンタ、７１  ２進−１０進変換部、ＬＴ１〜ＬＴＭ  ラッチ回路、ＤＥ１〜ＤＥＭ  一致検出回路、７６，７７  クロックトインバータ、７８，７９  インバータ、８０  レジスタ、８１  判定回路、Ｅ１〜ＥＭ  ＥＸ−ＮＯＲゲート、８２，８８  ＡＮＤゲート、８３  ＲＳフリップフロップ、８４，８５  ＮＯＲゲート、８６  ＯＲゲート、８７  ゲート回路、１０１  本体部、１０２，１２０  参照電圧発生回路、１１９  逐次比較論理部、１２５  ＶＲＥＦ選択論理部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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