(57)【要約】【課題】実装時のチップとチップ支持体との熱膨張率差に起因した反りなどによりＬｏｗ−ｋ材料に負荷される機械的応力を低減する実装構造体を実現する。【解決手段】そのような実装構造体は、半導体基板の上に形成されたＬｏｗ−ｋ層と、Ｌｏｗ−ｋ層の上に形成された電極層と、Ｌｏｗ−ｋ層および電極層の上に形成され、電極層に達する開口を有する保護層と、開口内で電極層の上に開口を埋めて形成された第１半田層と、第１半田層の上に形成された、第１半田層よりも弾性率が小さい第２半田層と、第２半田層に接続して半導体基板を支える支持層とを含み、保護層は、保護層と支持層との間に形成されるアンダーフィル層よりも、弾性率が大きく、熱膨張率が小さい。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたＬｏｗ−ｋ層と、
前記Ｌｏｗ−ｋ層の上に形成された電極層と、
前記Ｌｏｗ−ｋ層および前記電極層の上に形成され、前記電極層に達する開口を有する保護層と、
前記開口内で前記電極層の上に前記開口を埋めて形成された第１半田層と、
前記第１半田層の上に形成された、前記第１半田層よりも弾性率が小さい第２半田層と、
前記第２半田層に接続して前記半導体基板を支える支持層と、
を含み、
前記保護層は、前記保護層と前記支持層との間に形成されるアンダーフィル層よりも、弾性率が大きく、熱膨張率が小さい、
実装構造体。
【請求項２】
前記アンダーフィル層が前記保護層と前記支持層との間に形成されている、請求項１に記載の実装構造体。
【請求項３】
前記保護層が前記支持層と同じ物質からなる、請求項１又は２に記載の実装構造体。
【請求項４】
前記保護層がポリイミド又はシリコン酸化物からなる、請求項１〜３のいずれか１項に記載の実装構造体。
【請求項５】
前記第１半田層が錫Ｓｎと銀Ａｇからなり、前記第２半田層がインジウムＩｎからなる、請求項１〜４のいずれか１項に記載の実装構造体。
【請求項６】
半導体基板の上にＬｏｗ−ｋ層を形成することと、
前記Ｌｏｗ−ｋ層の上に電極層を形成することと、
前記Ｌｏｗ−ｋ層および前記電極層の上に保護層を形成することと、
前記保護層の上に開口パターンのマスク層を形成することと、
前記マスク層を用いて、前記保護層に前記電極層に達する開口を形成することと、
前記開口内で前記電極層の上に前記開口を埋めて第１半田層を形成することと、
前記マスク層を取り除くことと、
前記第１半田層の上に前記第１半田層よりも弾性率が小さい第２半田層を形成することと、
前記半導体基板を支える支持層に前記第２半田層を接続することと、
を含み、
前記保護層は、前記保護層と前記支持層との間に形成されるアンダーフィル層よりも、弾性率が大きく、熱膨張率が小さい、
実装構造体製造方法。
【請求項７】
前記保護層と前記支持層との間に前記アンダーフィル層を形成することを含む、請求項６に記載の製造方法。
【請求項８】
前記保護層に前記開口を形成することが、前記保護層にレーザを照射して前記開口を形成することを含む、請求項６又は７に記載の製造方法。
【請求項９】
前記第１半田層を形成することが、射出成型の半田付けにより前記開口に第１半田を埋めることを含む、請求項６〜８のいずれか１項に記載の製造方法。
【請求項１０】
前記第２半田層を形成することが、前記第１半田層の上に第２半田を電気めっきすることを含む、請求項６〜９のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの実装技術に関し、特に、低誘電率（Ｌｏｗ−ｋ）材料を用いた半導体チップの実装構造体およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの高性能化に伴い、層間絶縁膜に低誘電率材料が使用されるようになってきた。しかし、この材料は多孔質であるために非常に脆く、実装時のチップとチップ支持体との熱膨張率差に起因した反りなどによる機械的応力で、この材料が破壊される現象が起きている。
【０００３】
図１に、その現象の概要を示す。（ａ）は、半田凝固温度の半田接続時の様子を示し、（ｂ）は冷却過程での様子を示す。チップ１２より熱膨張率の大きいチップ支持体１１は、半田接続時には湾曲し、冷却過程では逆に反る。半田１３の接合部１０を拡大して右側に示す。拡大した接合部１０では、半導体基板１４の上にＬｏｗ−ｋ層１５が形成され、Ｌｏｗ−ｋ層１５の上に配線層１６が形成されている。半田バンプ１３は、バリアメタルのような障壁層１７を介して配線層１６に接続されている。チップ支持体１１とチップ１２との熱膨張率差に起因した反りなどによる機械的応力で、半田バンプ１３に接続する配線層１６の剥離１８と共にＬｏｗ−ｋ層１５の剥離も起きる。
【０００４】
また、半導体チップの高性能化および高機能化に伴いチップ内に高電流が流れることで、電極接合部にエレクトロマイグレーション（ＥＭ）現象に伴う信頼性不良（オープン不良）が発生し得る。この解決方法として、柱状の銅ピラーや台状の銅ぺデスタルなどの銅ポストを有する半田バンプ構造が採用され始めている。図２に、それらの半田バンプ構造を概略的に示す。
【０００５】
図２の（ａ）は、これまでのＣ４（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ）構造を示す。Ｌｏｗ−ｋ層１５が半導体基板１４の上に形成され、保護層２２がＬｏｗ−ｋ層１５の上に形成されている。半田バンプ１３は、Ｌｏｗ−ｋ層１５の上に形成された電極にＵＢＭ（ＵｎｄｅｒＢｕｍｐ Ｍｅｔａｌｌｕｒｒｇｙ）層２１を介して接続されている。
【０００６】
図２の（ｂ）は、銅ピラーを有する半田バンプ構造を示す。銅ピラー２４がＵＢＭ層２１の上に形成され、銅ピラー２４が、Ｌｏｗ−ｋ層１５の上に形成された電極２３にＵＢＭ層２１を介して接続されている。
【０００７】
図２の（ｃ）は、銅ぺデスタルを有する半田バンプ構造を示す。銅ぺデスタル２５がＵＢＭ層２１の上に形成され、銅ぺデスタル２５が、Ｌｏｗ−ｋ層１５の上に形成された電極２３にＵＢＭ層２１を介して接続されている。半田バンプ１３が銅ぺデスタル２５の上に形成されている。
【０００８】
これらの銅ポストを有する半田バンプ構造（ｂ）および（ｃ）では、バンプの硬度が高くなることで、低誘電率材料のＬｏｗ−ｋ層１５に負荷される応力が、従来の半田のみの構造（ａ）と比較して大きくなるため、実装時にＬｏｗ−ｋ層１５の剥離などの不良が発生し易くなっている。
【０００９】
Ｌｏｗ−ｋ層に負荷される応力を低減する方法として、図３に示すように、銅ポスト３３の下のＵＢＭ層３１を支える保護層３２の厚さを厚くすることが提案されているが、保護層３２の厚さが厚くなると、ＵＢＭ層３１の形成が困難になるので、そのような提案は製造上の課題が存在する。
【００１０】
特許文献１には、バンプ電極の下に位置して半導体素子と電気的に接続される再配線がめっき法によって形成され、再配線が表面保護膜で覆われることが示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１９４１４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、実装時のチップとチップ支持体との熱膨張率差に起因した反りなどによりＬｏｗ−ｋ材料に負荷される機械的応力を低減する実装構造体の実現を目的とする。本発明の目的には、そのような実装構造体およびその製造方法を提供することが含まれる。
【課題を解決するための手段】
【００１３】
本発明により提供される１実施態様の実装構造体は、半導体基板の上に形成されたＬｏｗ−ｋ層と、Ｌｏｗ−ｋ層の上に形成された電極層と、Ｌｏｗ−ｋ層および電極層の上に形成され、電極層に達する開口を有する保護層と、開口内で電極層の上に開口を埋めて形成された第１半田層と、第１半田層の上に形成された、第１半田層よりも弾性率が小さい第２半田層と、第２半田層に接続して半導体基板を支える支持層とを含み、保護層は、保護層と支持層との間に形成されるアンダーフィル層よりも、弾性率が大きく、熱膨張率が小さい。
【００１４】
好ましくは、実装構造体は、アンダーフィル層が保護層と支持層との間に形成されていると良い。
【００１５】
好ましくは、実装構造体は、保護層が支持層と同じ物質からなると良い。
【００１６】
好ましくは、実装構造体は、保護層がポリイミド又はシリコン酸化物からなると良い。
【００１７】
好ましくは、実装構造体は、第１半田層が錫Ｓｎと銀Ａｇからなり、第２半田層がインジウムＩｎからなると良い。
【００１８】
本発明により提供される１実施態様の実装構造体製造方法は、半導体基板の上にＬｏｗ−ｋ層を形成することと、Ｌｏｗ−ｋ層の上に電極層を形成することと、Ｌｏｗ−ｋ層および電極層の上に保護層を形成することと、保護層の上に開口パターンのマスク層を形成することと、マスク層を用いて保護層に電極層に達する開口を形成することと、開口内で電極層の上に開口を埋めて第１半田層を形成することと、マスク層を取り除くことと、第１半田層の上に第１半田層よりも弾性率が小さい第２半田層を形成することと、半導体基板を支える支持層に第２半田層を接続することとを含み、保護層は、保護層と支持層との間に形成されるアンダーフィル層よりも、弾性率が大きく、熱膨張率が小さい。
【００１９】
好ましくは、製造方法は、保護層と支持層との間にアンダーフィル層を形成することを含むと良い。
【００２０】
好ましくは、製造方法は、保護層に開口を形成することが、保護層にレーザを照射して開口を形成することを含むと良い。
【００２１】
好ましくは、製造方法は、第１半田層を形成することが、射出成型の半田付けにより開口に第１半田を埋めることを含むと良い。
【００２２】
好ましくは、製造方法は、第２半田層を形成することが、第１半田層の上に第２半田を電気めっきすることを含むと良い。
【発明の効果】
【００２３】
本発明により、実装時のチップとチップ支持体との熱膨張率差に起因した反りなどによりＬｏｗ−ｋ材料に負荷される機械的応力を低減する実装構造体が実現される。特に、Ｌｏｗ−ｋ層の上に形成される保護層の弾性率および熱膨張率をアンダーフィル層に対して規定すると共に、第１半田層の上に形成される第２半田層の弾性率を第１半田層に対して規定して、そのように規定された保護層をＬｏｗ−ｋ層の上に形成すると共に、その保護層の開口を第１半田層で埋めてそのように規定された第２半田層を第１半田層の上に形成することにより、Ｌｏｗ−ｋ層に負荷される機械的応力を低減して、Ｌｏｗ−ｋ層の剥離などの破壊の防止を達成する。
【図面の簡単な説明】
【００２４】
【図１】実装時のチップとチップ支持体との熱膨張率差に起因した反りなどによる機械的応力でＬｏｗ−ｋ材料が破壊される現象の概要を示す図である。
【図２】銅ポストを有する半田バンプ構造を概略的に示す図である。
【図３】保護層の厚さを厚くした銅ポストを有する半田バンプ構造を概略的に示す図である。
【図４】Ｌｏｗ−ｋ層の上に第１半田層および第２半田層を順次形成しただけの実装構造を概略的に示す図である。
【図５】本発明の１実施形態に係る、アンダーフィル層よりも弾性率が大きく熱膨張率が小さい保護層に開口を形成して第１半田層で開口を埋め、第１半田層の上に第１半田層よりも弾性率が小さい第２半田層を形成した実装構造を概略的に示す図である。
【図６】図４の実装構造にアンダーフィル層を形成した実装構造を概略的に示す図である。
【図７】本発明の他の１実施形態に係る、図５の実装構造にアンダーフィル層を形成した実装構造を概略的に示す図である。
【図８】本発明の１実施形態に係る、実装構造体製造方法の処理工程を概略的に示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本発明は多くの異なる態様で実施することが可能であり、記載された実施形態の内容に限定して解釈されるべきではない。なお、実施形態の説明の全体を通じて同じ構成部分乃至構成要素には同じ番号を付している。
【００２６】
図４に、本発明の１実施形態に係る実装構造体の構成と比較するため、Ｌｏｗ−ｋ層の上に第１半田層と第２半田層を順次形成しただけの実装構造を概略的に示す。この実装構造では、半導体基板１４の上にＬｏｗ−ｋ層１５が形成され、Ｌｏｗ−ｋ層１５の上に、例えば、ヤング率のような弾性率が４０ＧＰａの錫Ｓｎと銀Ａｇからなる第１半田層４１と第１半田層４１よりも弾性率が小さい、例えばヤング率のような弾性率が１１ＧＰａのインジウムＩｎからなる第２半田層４２とが順次形成されている。Ｌｏｗ−ｋ層１５の上に形成される電極層、ＵＢＭ層および銅ポストなどは省略されて示されていないが、それらは、形成されるとしても、第１半田層４１で覆われる。第２半田層４２は、チップ支持体１１のような支持層４０に接続されている。この実装構造では、第１半田層４１および第２半田層４２の周りにアンダーフィル層は形成されていない。
【００２７】
図５に、本発明の１実施形態に係る実装構造体の構成を概略的に示す。この実装構造では、半導体基板１４の上にＬｏｗ−ｋ層１５が形成され、Ｌｏｗ−ｋ層１５の上にアンダーフィル層よりも弾性率が大きく熱膨張率が小さい、例えば、ポリイミド又はシリコン酸化物からなる保護層５０が形成される。保護層５０には、Ｌｏｗ−ｋ層１５の上に形成された電極層、ＵＢＭ層および銅ポストなどが存在する場所に開口が形成される。第１半田層４１は、Ｌｏｗ−ｋ層１５の開口に形成されて開口を埋める。図４の実装構造と同様に、第１半田層４１の上には第１半田層４１よりも弾性率が小さい第２半田層４２が形成される。第２半田層４２は、やはりチップ支持体１１のような支持層４０に接続される。この実装構造では、第１半田層４１がアンダーフィル層よりも弾性率が大きく熱膨張率が小さい保護層５０で囲まれているので、Ｌｏｗ−ｋ層１５に負荷される機械的応力は低減される。この実装構造では、第２半田層４２の周りにアンダーフィル層は形成されていない。
【００２８】
図６に、本発明の他の１実施形態に係る実装構造体の構成と比較するため、図４の実装構造にアンダーフィル層を形成した実装構造を概略的に示す。この実装構造でも、図４の実装構造と同様に、Ｌｏｗ−ｋ層１５の上にアンダーフィル層よりも弾性率が大きく熱膨張率が小さい、例えば、ポリイミド又はシリコン酸化物からなる保護層５０は形成されていない。図４の実装構造との違いは、アンダーフィル層６０がＬｏｗ−ｋ層１５と支持層４０との間に形成されていることである。その他の構成要素については同じなので、図４の実装構造を参照されたい。
【００２９】
図７に、本発明の他の１実施形態に係る実装構造体の構成を概略的に示す。この実装構造では、図５の実装構造に加えて、アンダーフィル層６０が保護層５０と支持層４０との間に形成される。この実装構造でも、半導体基板１４の上にＬｏｗ−ｋ層１５が形成され、Ｌｏｗ−ｋ層１５の上にアンダーフィル層６０よりも弾性率が大きく熱膨張率が小さい、例えば、ポリイミド又はシリコン酸化物からなる保護層５０が形成される。保護層５０には、Ｌｏｗ−ｋ層１５の上に形成された電極層、ＵＢＭ層および銅ポストなどが存在する場所に開口が形成される。第１半田層４１は、Ｌｏｗ−ｋ層１５の開口に形成されて開口を埋める。第１半田層４１の上には第１半田層４１よりも弾性率が小さい第２半田層４２が形成される。第２半田層４２は、チップ支持体１１のような支持層４０に接続される。この実装構造では、第１半田層４１がアンダーフィル層６０よりも弾性率が大きく熱膨張率が小さい保護層５０で囲まれているのに加えて、第１半田層４１よりも弾性率が小さい第２半田層４２もアンダーフィル層６０で囲まれているので、Ｌｏｗ−ｋ層１５に負荷される機械的応力は図５の実装構造よりもさらに低減される。
【００３０】
図４乃至図７の各実装構造について、Ｌｏｗ−ｋ層に負荷される応力を有限要素法でシミュレーションした結果を表１に示す。
【表１】
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【００３１】
図４の実装構造については１番目に示されている。Ｌｏｗ−ｋ層に負荷される応力（厚さ方向）は１５４．９Ｍｐａであり、この値を基準にするので、Ｌｏｗ−ｋ層に負荷される応力の相対比較の値は１である。錫銀ＳｎＡｇの第１半田層の歪み（体積平均値）は２．９６ｘ１０−３であり、インジウムＩｎの第２半田層の歪み（体積平均値）は６．１２ｘ１０−３である。
【００３２】
図５の実装構造については表１の２番目に示されている。Ｌｏｗ−ｋ層に負荷される応力（厚さ方向）は８５．１Ｍｐａであり、Ｌｏｗ−ｋ層に負荷される応力の相対比較の値は０．５５である。アンダーフィル層を形成していないときでも、即ち、アンダーフィル層を形成する前の段階においてでも、図４の実装構造に比べて、本発明の１実施形態に係る図５の実装構造では、Ｌｏｗ−ｋ層の上にアンダーフィル層よりも弾性率が大きく熱膨張率が小さい保護層を形成することにより、Ｌｏｗ−ｋ層に負荷される応力を半分近くまで低減することができる。錫銀ＳｎＡｇの第１半田層の歪み（体積平均値）は２．３４ｘ１０−３であり、インジウムＩｎの第２半田層の歪み（体積平均値）は６．４４ｘ１０−３である。第１半田層の歪みは少し減り、第２半田層の歪みは少し増えている。
【００３３】
図６の実装構造については表１の３番目に示されている。Ｌｏｗ−ｋ層に負荷される応力（厚さ方向）は３５．８Ｍｐａであり、Ｌｏｗ−ｋ層に負荷される応力の相対比較の値は０．２３である。アンダーフィル層を形成すると、Ｌｏｗ−ｋ層に負荷される応力は、アンダーフィル層を形成していない図４の実装構造に比べて、それの２割近くにまでかなり減少している。アンダーフィル層を形成すると、Ｌｏｗ−ｋ層に負荷される応力はかなり減少するが、アンダーフィル層を形成していても、Ｌｏｗ−ｋ層の剥離などの破壊が起き得ることを考えれば、アンダーフィル層を形成したときのＬｏｗ−ｋ層に負荷される応力をさらに低減することは重要である。錫銀ＳｎＡｇの第１半田層の歪み（体積平均値）は１．９５ｘ１０−３であり、インジウムＩｎの第２半田層の歪み（体積平均値）は５．６３ｘ１０−３である。第１半田層の歪みおよび第２半田層の歪みは、図４および図５の実装構造よりも減っている。
【００３４】
図７の実装構造については表１の４番目に示されている。Ｌｏｗ−ｋ層に負荷される応力（厚さ方向）は２４．３Ｍｐａであり、Ｌｏｗ−ｋ層に負荷される応力の相対比較の値は０．１６である。アンダーフィル層を形成したときでも、本発明の他の１実施形態に係る図７の実装構造では、Ｌｏｗ−ｋ層の上にアンダーフィル層よりも弾性率が大きく熱膨張率が小さい保護層を形成することにより、Ｌｏｗ−ｋ層に負荷される応力を図６の実装構造の値（３５．８ＭＰａ）よりもさらに３割ほど小さい値（２４．３ＭＰａ）まで低減することができる。錫銀ＳｎＡｇの第１半田層の歪み（体積平均値）は１．９０ｘ１０−３であり、インジウムＩｎの第２半田層の歪み（体積平均値）は５．６３ｘ１０−３である。第１半田層の歪みは１番小さく、第２半田層の歪みも、図６の実装構造の値と同じであるが、１番小さい。
【００３５】
図８に、本発明の１実施形態に係る、実装構造体製造方法の処理工程を概略的に示す。（ａ）に示されるように、製造方法は、半導体基板１４の上にＬｏｗ−ｋ層１５を形成し、Ｌｏｗ−ｋ層１５の上に電極層（省略して図示せず）を形成してから、Ｌｏｗ−ｋ層１５および電極層の上に、アンダーフィル層よりも弾性率が大きく熱膨張率が小さい、例えば、ポリイミド又はシリコン酸化物からなる保護層５０を形成する。
【００３６】
（ｂ）に示されるように、製造方法は、保護層５０の上に開口パターンのマスク層８０を形成し、マスク層８０を用いて保護層５０に電極層に達する開口８１を形成する。好ましくは、保護層５０に開口８１を形成するのに、レーザを照射して行うと良い。
【００３７】
（ｃ）に示されるように、製造方法は、開口８１内で電極層の上に開口８１を埋めて、例えば、ヤング率のような弾性率が４０ＧＰａの錫Ｓｎと銀Ａｇからなる第１半田層４１を形成する。好ましくは、第１半田層４１を形成するのに、射出成型の半田付けにより開口８１に第１半田を埋めて行うと良い。
【００３８】
（ｄ）に示されるように、製造方法は、マスク層５０を取り除き、（ｅ）に示されるように、製造方法は、第１半田層４１の上に第１半田層４１よりも弾性率が小さい、例えばヤング率のような弾性率が１１ＧＰａのインジウムＩｎからなる第２半田層４２を形成する。好ましくは、第２半田層４２を形成するのに、第１半田層４１の上に第２半田を電気めっきして行うと良い。
【００３９】
図８に示していないが、製造方法は、半導体基板１４を支える支持層４０に第２半田層４２を接続する。また、好ましくは、製造方法は、保護層５０と支持層４０との間にアンダーフィル層６０を形成すると良い。
【００４０】
以上、実施態様を用いて本発明の説明をしたが、本発明の技術的範囲は実施態様について記載した範囲には限定されない。実施態様に種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた態様も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【００４１】
１４  半導体基板
１５  Ｌｏｗ−ｋ層
４０  支持層
４１  第１半田層
４２  第２半田層
５０  保護層
６０  アンダーフィル層
【図１】
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【図２】
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【図３】
2015018958.tif 000006
【図４】
2015018958.tif 000007
【図５】
2015018958.tif 000008
【図６】
2015018958.tif 000009
【図７】
2015018958.tif 000010
【図８】
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