(57)【要約】【課題】誘導性負荷に生じる逆起電力による負電圧サージを、低いクランプ電圧で効果的にクランプすることのできるクランプ回路を備えた電力供給装置を提供する。【解決手段】電源ラインと出力端子との間に設けられ、スイッチング駆動されて前記出力端子に接続された誘導性負荷に電力を供給する出力用半導体素子と、この出力用半導体素子のターンオフ時に前記誘導性負荷に生じる逆起電力に起因して前記電源ラインと出力端子との間に加わる電圧を、前記出力用半導体素子の動作基準電圧を基準としてクランプするクランプ回路とを備える。【選択図】      図１
2015091211.tif 000002
【特許請求の範囲】
【請求項１】
電源ラインと出力端子との間に設けられ、スイッチング駆動されて前記出力端子に接続された誘導性負荷に電力を供給する出力用半導体素子と、
この出力用半導体素子のターンオフ時に前記誘導性負荷に生じる逆起電力によって前記電源ラインと出力端子との間に加わる電圧を、前記出力用半導体素子の動作基準電圧を基準としてクランプするクランプ回路と、
を具備したことを特徴とする電力供給装置。
【請求項２】
前記出力用半導体素子は、大電力をスイッチング可能な絶縁ゲート型半導体素子であって、
前記クランプ回路は、逆流防止用ダイオードを介して前記絶縁ゲート型半導体素子のゲートと前記電源ラインとの間に接続されたスイッチ用半導体素子と、
このスイッチ用半導体素子のオン動作電圧を前記絶縁ゲート型半導体素子の動作基準電圧を基準として定める動作電圧設定用ダイオードとを備えたものであることを特徴とする請求項１に記載の電力供給装置。
【請求項３】
前記出力用半導体素子は、ｎチャネル型のパワーＭＯＳ-ＦＥＴまたはＩＧＢＴからなり、前記スイッチ用半導体素子は、ｎチャネル型のＭＯＳ-ＦＥＴからなることを特徴とする請求項２に記載の電力供給装置。
【請求項４】
請求項２に記載の電力供給装置において、
前記クランプ回路は、更に前記絶縁ゲート型半導体素子のゲート電圧を前記出力端子の電圧にプルダウンする抵抗と、
この抵抗を介する電流の逆流を防止する逆流保護用ダイオードとを備えたことを特徴とする電力供給装置。
【請求項５】
請求項２に記載の電力供給装置において、
前記クランプ回路は、更に前記電源ラインが低電圧となったとき前記スイッチ用半導体素子を前記電源ラインから切り離す第１の制御用半導体素子、および前記スイッチ用半導体素子に代えて前記絶縁ゲート型半導体素子のゲートと前記電源ラインとの間にクランプ電圧設定用ダイオードを介して接続される第２の制御用半導体素子とを備たことを特徴とする電力供給装置。
【請求項６】
前記第２の制御用半導体素子は、前記電源ラインが低電圧となったとき、前記電源ラインと出力端子との間に加わる電圧を前記電源ラインの電圧を基準として前記クランプ電圧設定用ダイオードにより設定される電圧にてクランプするものであることを特徴とする請求項５に記載の電力供給装置。
【請求項７】
前記出力用半導体素子は、ｎチャネル型のパワーＭＯＳ-ＦＥＴまたはＩＧＢＴであって、
前記スイッチ用半導体素子は、ｎチャネル型のＭＯＳ-ＦＥＴからなり、
前記第１および第２の制御用半導体素子は、相補的にオン・オフ制御されるｐチャネル型のＭＯＳ-ＦＥＴからなることを特徴とする請求項５に記載の電力供給装置。
【請求項８】
前記出力用半導体素子は、ゲート抵抗を介してゲートに制御電圧が印加されてオン・オフ動作して大電力をスイッチングする絶縁ゲート型半導体素子であって、
前記絶縁ゲート型半導体素子は、ターンオフ時に前記絶縁ゲート型半導体素子のゲートに蓄積された電荷を放電する放電回路を備え、
前記クランプ回路は、前記絶縁ゲート型半導体素子の動作基準電圧を規定する接地ラインと前記絶縁ゲート型半導体素子のゲートとの間に設けられて、前記絶縁ゲート型半導体素子のゲート電圧をクランプするダイオードからなることを特徴とする請求項１に記載の電力供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の誘導性負荷に電力を供給する電力供給装置に関する。
【背景技術】
【０００２】
図１０は、従来の代表的な電力供給装置１の概略構成図である。この電力供給装置１は、電源ＢＡＴから正の電源電圧Ｖccが供給される電源ラインＶＣＣと、モータ等の誘導性負荷ＲＬが接続される出力端子ＯＵＴとの間に出力用半導体素子Ｑ１を備える。ちなみにこの出力用半導体素子Ｑ１は、大電力をスイッチング可能なパワーＭＯＳ-ＦＥＴやＩＧＢＴ等の絶縁ゲート型半導体素子からなる。
【０００３】
前記出力用半導体素子Ｑ１は、例えば集積回路として実現される制御回路２に設けられた駆動回路３によりゲート電圧が制御されてスイッチング駆動され、前記誘導性負荷ＲＬへの供給電力を制御する。前記制御回路２は、例えばマイクロコンピュータＭＣから入力端子ＩＮに与えられる制御信号をロジック回路４に取り込み、該ロジック回路４において前記出力用半導体素子Ｑ１に対するゲート制御信号を生成する。
【０００４】
ここで前記ロジック回路４は、前記電源電圧Ｖccを監視する過電圧検出回路５、前記出力端子ＯＵＴの電圧を監視する負荷開放検出回路６、および過電流検出回路７の各出力を受けて前記ゲート制御信号の生成を制御する。前記過電流検出回路７は、例えば前記出力用半導体素子Ｑ１と並列的に設けられたＭＯＳ-ＦＥＴからなる電流検出用半導体素子Ｑ２の出力から前記出力用半導体素子Ｑ１に流れる電流をモニタするように構成される。尚、８は前記制御回路２に組み込まれて前記電源電圧Ｖccから該制御回路２の動作に必要な内部電源を生成する内部電源回路である。
【０００５】
そして前記制御回路２は、前記ロジック回路４にて生成した前記ゲート制御信号を、前記駆動回路３を介してレベルシフトして前記出力用半導体素子Ｑ１のゲートに印加し、これによって前記出力用半導体素子Ｑ１をスイッチング駆動する。尚、前記ゲート制御信号は、前記電流検出用半導体素子Ｑ２のゲートにも印加される。これによって前記出力用半導体素子Ｑ１および前記電流検出用半導体素子Ｑ２は、互いに連動してオン・オフ動作する。
【０００６】
ところで前記出力用半導体素子Ｑ１がターンオフした際、前記誘導性負荷ＲＬには該誘導性負荷ＲＬのインダクタンス成分による逆起電力が発生する。そしてこの逆起電力に起因して前記出力端子ＯＵＴに負電圧サージが加わる。ちなみにこの負電圧サージが前記出力用半導体素子Ｑ１の破壊耐圧を超えると該出力用半導体素子Ｑ１がブレークダウンする。すると前記出力用半導体素子Ｑ１に流れるブレークダウン電流によって該出力用半導体素子Ｑ１が劣化し、ひいては出力用半導体素子Ｑ１が熱破壊する虞がある。
【０００７】
このような不具合を未然に防ぐべく、例えば図１０に示すように前記電源電圧Ｖccが供給される電源ラインＶＣＣと前記出力用半導体素子Ｑ１のゲートとの間にクランプ回路９が設けられる。このクランプ回路９は、例えばツェナー・ダイオードＺＤとダイオードＤとを直列接続して構成され、前記電源電圧Ｖccを基準として前記出力端子ＯＵＴに加わる負電圧サージをクランプする役割を担う。このように前記誘導性負荷ＲＬから加わる負電圧サージをクランプして前記出力用半導体素子Ｑ１を保護するクランプ回路９については、例えば特許文献１,２,３等に詳しく紹介される通りである。
【０００８】
ちなみに前記負電圧サージに起因して前記クランプ回路９が作動したときの前記出力用半導体素子Ｑ１のドレイン・ソース間の電圧は、例えば特許文献１の段落［０００７］にも開示されるように、前記クランプ回路９のクランプ電圧と前記出力用半導体素子Ｑ１の閾値電圧を足した値となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２８７４７号公報
【特許文献２】特開２００６−１４８３２３号公報
【特許文献３】特開２００９−１３０９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで前記出力用半導体素子Ｑ１が最大定格でスイッチング動作するものとすると、上述したように前記電源電圧Ｖccを基準として負電圧サージをクランプする場合、前記クランプ回路９には、前記出力用半導体素子Ｑ１の最大定格程度のクランプ電圧が要求される。このような高いクランプ電圧は、ダンプサージに起因する前記出力用半導体素子Ｑ１の誤ったオン動作を防ぐための配慮である。ちなみにダンプサージとは、例えば電力供給装置１が自動車に適用される場合に、電源ＢＡＴの端子が自動車のオルタネータから外れたときに前記電力供給装置１の電源ラインＶＣＣに印加される正電圧のサージである。
【００１１】
例えば、前記出力用半導体素子Ｑ１の最大定格が５０Ｖである場合、前記クランプ回路９を構成するダイオードには５０Ｖ程度のクランプ電圧（耐圧）が要求される。従って図１１に示すように前記クランプ回路９により設定されるクランプ電圧を前記電源電圧Ｖccを基準とする５０Ｖとして設定した場合、例えば出力電圧Ｖoutを得る前記出力端子ＯＵＴに加わる負電圧サージは、前記出力用半導体素子Ｑ１の閾値電圧を無視すると−３８Ｖでクランプされることになる。
【００１２】
尚、図１１は前記出力用半導体素子Ｑ１オン時に１２Ｖの出力電圧Ｖoutを得る電力供給装置１における前記出力用半導体素子Ｑ１の出力電流Ｉoutと前記出力端子ＯＵＴの電圧Ｖoutとの関係を示している。この場合、例えば前記クランプ回路９を構成するツェナー・ダイオードＺＤおよびダイオードＤの特性のバラつきが１０％であるとすると、前記クランプ電圧は４５〜５５Ｖの範囲でバラつくことになる。しかもクランプ電圧が高い場合、前記クランプ回路９のクランプ動作時における後述するクランプ耐量が小さくなる。これ故、前記出力用半導体素子Ｑ１やクランプ回路９を構成するダイオードへの要求特性が厳しくなり、ひいてはコストに悪影響を与えると言う問題も生じる。
【００１３】
本発明はこのような事情を考慮してなされたもので、その目的は、誘導性負荷に生じる逆起電力による負電圧サージを、低いクランプ電圧で効果的にクランプすることのできるクランプ回路を備えた電力供給装置を提供することにある。
【課題を解決するための手段】
【００１４】
上述した目的を達成するべく本発明に係る電力供給装置は、
電源ラインと出力端子との間に設けられ、スイッチング駆動されて前記出力端子に接続された誘導性負荷に電力を供給する、例えば大電力をスイッチング可能な出力用半導体素子と、
この出力用半導体素子のターンオフ時に前記誘導性負荷に生じる逆起電力によって前記電源ラインと出力端子との間に加わる電圧を、前記出力用半導体素子の動作基準電圧を基準としてクランプするクランプ回路と、
を具備したことを特徴としている。
【００１５】
ちなみに前記出力用半導体素子は、例えばパワーＭＯＳ-ＦＥＴまたはＩＧＢＴ等の絶縁ゲート型半導体素子からなる。
【００１６】
好ましくは、前記クランプ回路は、前記出力用半導体素子である前記パワーＭＯＳ-ＦＥＴまたはＩＧＢＴのゲートと前記電源ラインとの間に逆流防止用ダイオードを介して接続された、例えばＭＯＳ-ＦＥＴからなるスイッチ用半導体素子と、このスイッチ用半導体素子のオン動作電圧を前記絶縁ゲート型半導体素子の動作基準電圧を基準として定める動作電圧設定用ダイオードとを備えて構成される。
【００１７】
尚、前記クランプ回路は、更に前記絶縁ゲート型半導体素子のゲート電圧を前記出力端子の電圧にプルダウンする抵抗と、この抵抗を介する電流の逆流を防止する逆流保護用ダイオードとを備えることが好ましい。
【００１８】
また前記クランプ回路は、更に前記電源ラインが低電圧となったとき前記スイッチ用半導体素子を前記電源ラインから切り離す第１の制御用半導体素子、および前記スイッチ用半導体素子に代えて前記絶縁ゲート型半導体素子のゲートと前記電源ラインとの間にクランプ電圧設定用ダイオードを介して接続される第２の制御用半導体素子とを備えることも好ましい。
【００１９】
ちなみに前記第２の制御用半導体素子は、前記電源ラインが低電圧となったとき、前記電源ラインと出力端子との間に加わる電圧を前記電源ラインの電圧を基準として前記クランプ電圧設定用ダイオードにより設定される電圧にてクランプするものである。
【００２０】
ここで前記出力用半導体素子がｎチャネル型のパワーＭＯＳ-ＦＥＴまたはＩＧＢＴであり、また前記スイッチ用半導体素子がｎチャネル型のＭＯＳ-ＦＥＴである場合、前記第１および第２の制御用半導体素子としては、相補的にオン・オフ制御されるｐチャネル型のＭＯＳ-ＦＥＴを用いることが好ましい。
【００２１】
尚、前記出力用半導体素子が、ゲート抵抗を介してゲートに制御電圧が印加されてオン・オフ動作して大電力をスイッチングする絶縁ゲート型半導体素子からなる場合、ターンオフ時に該絶縁ゲート型半導体素子のゲートに蓄積された電荷を放電する放電回路を備えることが望ましい。この場合、前記クランプ回路を、前記絶縁ゲート型半導体素子の動作基準電圧を規定する接地ラインと該絶縁ゲート型半導体素子のゲートとの間に設けられて、前記絶縁ゲート型半導体素子のゲート電圧をクランプするダイオードとして実現することも可能である。
【発明の効果】
【００２２】
上記構成の電力供給装置は、誘導性負荷に生じる逆起電力により前記電源ラインと出力端子との間に加わる電圧、即ち、負電圧サージに対して、スイッチング駆動される出力用半導体素子の動作基準電圧を基準としてクランプ動作するクランプ回路を備えて構成される。換言すれば従来のこの種のクランプ回路は、専ら、電源電圧Ｖccを基準として前記負電圧サージをクランプするように構成されている。これに対して本発明におけるクランプ回路は、前記出力用半導体素子の動作基準電圧である接地電位を基準として前記負電圧サージをクランプするように構成されている。
【００２３】
従って誘導性負荷から出力端子に加わる負電圧サージを、前記接地電位を基準としてクランプすることが可能となり、前記クランプ回路によるクランプ動作のクランプ電圧を、例えば５Ｖ程度と低く設定することが可能となる。この結果、前記クランプ回路におけるクランプ耐量を十分に高くすることができる。またクランプ回路を構成する素子の特性のバラつきに起因するクランプ電圧のバラつきも小さく抑えることが可能となる。更には、仮に前記電源ラインにダンプサージが加わった場合でも、前記クランプ回路が接地電位を基準としてクランプ動作するだけなので、上記ダンプサージに起因する誤動作を招来することがない等の利点がある。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る電力供給装置の要部概略構成図。
【図２】図１に示す電力供給装置におけるクランプ回路の負電圧サージに対するクランプ動作を示す波形図。
【図３】クランプ電圧とクランプ耐量との関係を示す図。
【図４】クランプ電圧とクランプ動作波形を示す図。
【図５】本発明の第２の実施形態に係る電力供給装置の要部概略構成図。
【図６】本発明の第３の実施形態に係る電力供給装置の要部概略構成図。
【図７】図６に示す電力供給装置におけるクランプ回路の負電圧サージに対するクランプ動作を示す波形図。
【図８】図６に示す電力供給装置が電源に逆接続された場合の動作を示す図。
【図９】電源の逆接続時における出力用半導体素子のゲート電圧に対する負荷特性を示す図。
【図１０】従来の電力供給装置の要部概略構成図。
【図１１】図１０に示す従来の電力供給装置におけるクランプ回路の負電圧サージに対するクランプ動作を示す波形図。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施形態に係る電力供給装置について説明する。
【００２６】
図１は本発明の第１の実施形態に係る電力供給装置１０の要部概略構成図で、１１は電源ＢＡＴから正の電源電圧Ｖcc、例えば１２Ｖが供給される電源ラインＶＣＣと出力端子ＯＵＴとの間に設けられてスイッチング駆動される出力用半導体素子である。この出力用半導体素子１１は、大電力をスイッチング可能な絶縁ゲート型半導体素子、例えばｎチャネル型のパワーＭＯＳ-ＦＥＴやＩＧＢＴ、好ましくはトレンチゲート型のＭＯＳ-ＦＥＴからなる。
【００２７】
前記出力用半導体素子（ＭＯＳ）１１は、基本的には図１０に示した従来の電力供給装置１と同様に集積回路として構築された制御回路１２が生成し、その出力端子ＣＰから出力されるゲート制御電圧をゲートに受けてスイッチング動作して前記出力端子ＯＵＴへの出力電流を制御する。尚、パワーＭＯＳ-ＦＥＴからなる前記出力用半導体素子１１は、そのドレインを前記電源ラインＶＣＣに接続すると共に、ソースを前記出力端子ＯＵＴに接続して設けられ、抵抗Ｒ１,Ｒ３を直列に介してそのゲートに前記ゲート制御電圧を受けてオン・オフ動作する。ちなみに前記出力端子ＯＵＴと前記電源ＢＡＴの負極ライン（接地ライン）との間には誘導性負荷ＲＬとしての、例えばモータが介装される。
【００２８】
また前記抵抗Ｒ１,Ｒ３の接続点と前記出力端子ＯＵＴとの間には、抵抗Ｒ２を介して放電制御用半導体素子１３が設けられる。この放電制御用半導体素子１３はｎチャネル型のＭＯＳ-ＦＥＴ（ＮＭ２）からなり、前記制御回路１２の制御を受けてオン・オフ駆動される。前記放電制御用半導体素子１３は、前記出力用半導体素子（ＭＯＳ）１１と相補的にオン・オフ駆動されることで、前記出力用半導体素子１１のターンオフ時に該出力用半導体素子１１のゲートに蓄積された電荷を放電する役割を担う。尚、前記放電制御用半導体素子１３のソースと前記出力端子ＯＵＴとの間には、前記出力端子ＯＵＴからの電流の逆流を防止するダイオードＤ５が設けられる。
【００２９】
一方、前記出力用半導体素子１１のゲートと、前記正の電源電圧Ｖccが給電される前記電源ラインＶＣＣとの間には、２個のダイオードＤ３,Ｄ４を介してｎチャネル型のＭＯＳ-ＦＥＴ（ＮＭ１）からなるスイッチ用半導体素子１４が設けられる。尚、前記ダイオードＤ３,Ｄ４は、前記スイッチ用半導体素子１４のソースと前記出力用半導体素子１１のゲートとの間に直列に介装される。また前記スイッチ用半導体素子１４のゲートは、ダイオードＤ１を介して前記制御回路１２の接地ラインＩＣ-ＧＮＤに接続されている。この接地ラインＩＣ-ＧＮＤは、前記制御回路１２および前記出力用半導体素子１１の動作基準電圧を規定する接地電位、具体的には前記電源ＢＡＴの負極ラインの電位に設定される。
【００３０】
尚、前記スイッチ用半導体素子１４のゲートは、抵抗Ｒ４を介して前記出力端子ＯＵＴに接続されてプルダウンされていて、これにより前記スイッチ用半導体素子１４のゲート電位を確保している。また前記抵抗Ｒ４と前記出力端子ＯＵＴとの間には前記スイッチ用半導体素子１４のゲートへの電流の逆流を防ぐダイオードＤ２が介装されている。ちなみに前記抵抗Ｒ４は、例えば２００ｋΩ程度のものからなる。そして前記スイッチ用半導体素子１４および前記ダイオードＤ１,Ｄ２,Ｄ３,Ｄ４は、前記接地電位を基準として前記出力端子ＯＵＴの加わる負電圧サージをクランプするクランプ回路１５を構成する。
【００３１】
上述した如く構成される前記クランプ回路１５によれば、前記出力端子ＯＵＴに負電圧サージが加わった場合、前記接地電位（０Ｖ）を基準として、前記ダイオードＤ１から前記スイッチ用半導体素子（ＮＭ１）１４を介して前記ダイオードＤ３のアノード電位が決定される。更にダイオードＤ３,Ｄ４から前記出力用半導体素子（ＭＯＳ）１１を介して前記出力端子ＯＵＴの電位が決定される。そして前記出力端子ＯＵＴに加わる負電圧サージは、前記接地ラインＩＣ-ＧＮＤの電位である接地電位（０Ｖ）を基準として、前記ダイオードＤ１,Ｄ３,Ｄ４の各順方向降下電圧Ｖfと、前記出力用半導体素子１１および前記スイッチ用半導体素子１４の各動作閾値電圧Ｖthとにより電圧降下した電圧でクランプされる。
【００３２】
換言すれば前記出力端子ＯＵＴの加わる負電圧サージは、前記接地ラインＩＣ-ＧＮＤの接地電位（０Ｖ）を基準として、前記ダイオードＤ１,Ｄ３,Ｄ４の各順方向降下電圧Ｖfと、前記出力用半導体素子１１および前記スイッチ用半導体素子１４の動作閾値電圧Ｖthとにより規定される［３×Ｖf＋２×Ｖth］の負電圧によりクランプされる。従って前記各ダイオードＤ１,Ｄ３,Ｄ４の順方向降下電圧Ｖfを０.６Ｖ、前記出力用半導体素子１１および前記スイッチ用半導体素子１４を構成するＭＯＳ-ＦＥＴの動作閾値電圧Ｖthを１.８Ｖとすると、前記クランプ回路１５により設定されるクランプ電圧は略−５.４Ｖとなる。
【００３３】
即ち、前記誘導性負荷ＲＬでの逆起電力に起因して前記出力端子ＯＵＴに加わる負電圧サージは、図２に示すように前記接地電位（０Ｖ）を基準として前記クランプ回路１５により設定される略−５.４Ｖのクランプ電圧にてクランプされることになる。従って前記クランプ回路１５を構成する素子、特に前記スイッチ用半導体素子（ＮＭ１）１４および前記ダイオードＤ３,Ｄ４の耐圧を、電源電圧Ｖccの１２Ｖに前記５.４Ｖのクランプ電圧を加えた計１７.４Ｖ程度に設定するだけで十分となる。
【００３４】
更に、本発明の実施形態によれば、前述したダンプサージによりクランプ回路が前記出力用半導体素子１１が誤ってオン動作することがない。故に、従来のように前記出力用半導体素子１１の最大定格同等程度に前記クランプ回路１５の耐圧を設定する必要がなくなる。従って耐圧の低い前記クランプ回路１５を用いて、前記誘導性負荷ＲＬでの逆起電力に起因する負電圧サージから前記出力用半導体素子１１を効果的に保護することが可能となる。
【００３５】
またこの場合、前記クランプ回路１５を形成する前記各ダイオードＤ１,Ｄ３,Ｄ４の各順方向降下電圧Ｖfと、前記出力用半導体素子１１および前記スイッチ用半導体素子１４の動作閾値電圧Ｖthに１０％のバラつきがあっても、前記クランプ電圧を略４.９〜５.９Ｖ程度の範囲に収めることができる。即ち、前記クランプ電圧の設定誤差を±０．５Ｖ程度に抑えることができる。従ってクランプ電圧の設定誤差を、図１０に示した従来の電力供給装置１０の約±５Ｖに比して略１／１０に減ずることが可能となる。
【００３６】
また前記クランプ回路１５によるクランプ動作のクランプ耐量、換言すればクランプ動作で前記出力用半導体素子１１が処理しなければならない総エネルギ量は、例えば図３に示すようにクランプ電圧に大きく依存し、クランプ電圧が高くなる程、クランプ耐量が低下する。従って電源電圧Ｖccを基準としてクランプ電圧を設定する従来のクランプ回路９に比較して、本発明のように接地電圧を基準としてクランプ電圧を設定する前記クランプ回路１５によれば、負電圧サージに対するクランプ電圧を前記出力用半導体素子１１の最大定格よりも大幅に低い、例えば１７.４Ｖ程度に設定することができる。故に、図４にクランプ時の動作波形を示すように、クランプ電圧を低く設定し得る分だけ前記誘導性負荷ＲＬに蓄積されていたエネルギを時間を掛けて吸収することが可能となり、処理できる総エネルギ量を大きくすることができる。従ってクランプ電圧を低く設定し得る分、図３に示すようクランプ耐量を高くすることができる。
【００３７】
尚、図１に示す電力供給回路１０においては、負電圧サージに対するクランプ時に抵抗Ｒ４を介して前記接地ラインＩＣ-ＧＮＤから出力端子ＯＵＴに向けて微少電流を流し、これによって前記ダイオードＤ１の順方向降下電圧Ｖfを確保している。しかし通常動作時においても前記抵抗Ｒ４を介して前記出力端子ＯＵＴへと電流が流れる。従って前記抵抗Ｒ４の値を大きく設定し、また必要に応じて前記ダイオードＤ２にて前記接地ラインＩＣ-ＧＮＤと前記出力端子ＯＵＴとの間の耐圧を確保することが望ましい。
【００３８】
また前記クランプ電圧については、例えば前記スイッチ用半導体素子１４のソースと前記出力用半導体素子１１のゲートとの間に直列に介装するダイオードの数を増減し、ダイオードの順方向降下電圧Ｖfに依存する電圧を調整すれば良い。或いは前記出力用半導体素子１１および前記スイッチ用半導体素子１４のオン動作閾値電圧Ｖthを調整して前記クランプ電圧を設定することも可能である。また前述したダイオードＤ１を省略し、前記スイッチ用半導体素子１４のゲートを前記接地ラインＩＣ-ＧＮＤに直接接続することも可能である。この場合には、前記スイッチ用半導体素子１４のゲート電圧が接地電位（０Ｖ）に固定されることになるので、前記抵抗Ｒ４および前記ダイオードＤ２が不要となる。
【００３９】
また前記ダイオードＤ３,Ｄ４は、通常動作時において出力端子ＣＰから前記電源ラインＶＣＣに接続されているｎ型半導体基板に電流が流れないようにする逆流防止作用を呈するためのものでもある。即ち、前記出力端子ＣＰからは、ｎチャネル型のＭＯＳ-ＦＥＴである前記出力用半導体素子１１を駆動するために、前記電源電圧Ｖccより高い電圧が出力される。前記ダイオードＤ３,Ｄ４がないと、前記電源電圧Ｖccより高いこの電圧が、前記スイッチ用半導体素子１４が形成されている前記ｎ型半導体基板のｐウエル領域に直接印加されてしまい、前記スイッチ用半導体素子１４が形成されているｐウエル領域を介して、前記クランプ回路１５が形成されて前記電源ラインＶＣＣに接続されているｎ型半導体基板に電流が流れてしまう。これを防止する為に前記ダイオードＤ３,Ｄ４が設けられる。尚、通常動作時では、前記スイッチ用半導体素子１４のゲート電位は、この場合には前記電源電圧Ｖccとして与えられるソース電圧より低いので、前記スイッチ用半導体素子１４はオフしている。
【００４０】
ここで、前記ｐウエル領域からなる前記スイッチ用半導体素子１４自体の基板であるバックゲートを前記出力端子ＯＵＴに接続した場合、前記出力端子ＣＰからの出力は前記スイッチ用半導体素子１４のソース・ドレイン端子であるｎ型領域にしか接続されないことになる。すると該ｎ型領域と前記出力端子ＯＵＴと同電位である前記ｎ型半導体基板の前記ｐウエル領域とが逆接続されたダイオードを構成するので、前記電源ラインＶＣＣに対する逆流防止が不要となる。従って前記クランプ回路１５のクランプ電圧の設定に問題がなければ、前記ダイオードＤ３,Ｄ４を省略することが可能となる。
【００４１】
ところで前記電力供給装置１０に対するアプリケーションによっては、該電力供給装置１０における制御系の接地ラインＩＣ-ＧＮＤに対する配線と、前記出力端子ＯＵＴに接続された誘導性負荷ＲＬと前記電源ＢＡＴの負極とを結ぶ接地ラインとが個別に敷設されることがある。
【００４２】
このようなアプリケーションにおいて、例えば前記接地ラインＩＣ-ＧＮＤと前記電源ＢＡＴの負極側の接地ラインとの間が開放（オープン）されると、前記接地ラインＩＣ-ＧＮＤに前記マイクロコンピュータＭＣ側からの電流が流入することがある。するとこの流入電流によって前記接地ラインＩＣ-ＧＮＤがプルアップされ、これに伴って前記スイッチ用半導体素子１４がオン動作し、更には前記出力用半導体素子１１がオン動作することがある。この場合、前記出力用半導体素子１１が発熱破壊する虞がある。具体的にはこの実施形態では、前記クランプ電圧を−５．４Ｖとしているため、前記接地ラインＩＣ-ＧＮＤが−５．４以上プルアップされると前記出力用半導体素子１１が熱破壊する可能性がある。このようなアプリケーションが想定される場合には、前記電力供給装置を図５に示すように構成することが望ましい。
【００４３】
図５は本発明の第２の実施形態に係る電力供給装置２０の要部概略構成であり、図１に示した電力供給装置１０と同一部分には同一符号を付し、その詳細な説明は省略する。
【００４４】
この電力供給装置２０は、前記スイッチ用半導体素子１４のドレインと前記電源ラインＶＣＣとの間に第１の制御用半導体素子２１を設けると共に、前記スイッチ用半導体素子１４のソースと前記電源ラインＶＣＣとの間に、第２のクランプ回路１６を構成するクランプ電圧設定用のツェナー・ダイオードＤ６を介して第２の制御用半導体素子２２を設けたものである。これらの第１および第２の制御用半導体素子２１,２２は、例えばｐチャネル型のＭＯＳ-ＦＥＴ（ＰＭ１,ＰＭ２）からなる。
【００４５】
また前記制御回路１２には、前記接地ラインＩＣ-ＧＮＤのプルアップに起因する前記電源電圧Ｖccの相対的な低下を検出する低電圧検出回路２３を設ける。そしてこの低電圧検出回路２３により検出された低電圧検出信号を、前記第２の制御用半導体素子２２のゲートに直接入力するとともに、反転回路２４を介して前記第１の制御用半導体素子２１のゲートに印加するように構成される。換言すれば前記第１および第２の制御用半導体素子（ＰＭ１,ＰＭ２）２１,２２は、前記低電圧検出信号により相補的にオン・オフ駆動される。
【００４６】
尚、前記低電圧検出回路２３の検出電圧は、前記接地ラインＩＣ-ＧＮＤのプルアップに起因する前記電源電圧Ｖccの相対的な低下時に、その電圧低下を確実に検出し得る電圧値に設定する必要がある。また、前記接地ラインＩＣ-ＧＮＤのオープン時の接地ラインＩＣ-ＧＮＤ電圧については、抵抗Ｒ４の高インピーダンス化や前記制御回路１２の静止電源電流の増加、前記マイクロコンピュータＭＣのインピーダンス調整等により、確実にプルアップすることが可能である。尚、前記低電圧検出回路２３の検出電圧については、後述する理由により可能な限り、低い電圧に設定することが好ましい。ここでは簡素化のため、５Ｖとして説明する。
【００４７】
ちなみに前記第１の制御用半導体素子（ＰＭ１）２１は、前記電源ラインＶＣＣが低電圧となったとき前記スイッチ用半導体素子（ＮＭ１）１４を前記電源ラインＶＣＣから切り離す役割を担う。また前記第２の制御用半導体素子（ＰＭ２）２２は、前記スイッチ用半導体素子１４に代えて前記出力用半導体素子（ＭＯＳ）１１のゲートと前記電源ラインＶＣＣとの間に前記ダイオードＤ３,Ｄ４に加えて、前記ツェナー・ダイオードＤ６を直列に介装する役割を担う。
【００４８】
このように構成された電力供給装置２０によれば、前記接地配線の開放に起因する前記マイクロコンピュータＭＣ側から流れ込む電流によって前記接地ラインＩＣ-ＧＮＤの電位がプルアップすると、これに伴う前記電源電圧Ｖccの相対的な低下が前記低電圧検出回路２３により検出される。そして低電圧検出時には、前述した第１および第２の制御用半導体素子（ＰＭ１,ＰＭ２）２１,２２の相補的なオン・オフ動作により、前記スイッチ用半導体素子（ＮＭ１）１４が切り離される。そして前記出力用半導体素子（ＭＯＳ）１１のゲートと前記電源ラインＶＣＣとの間には、前記ツェナー・ダイオードＤ６と前記ダイオードＤ３,Ｄ４とが直列に介装される。
【００４９】
そして前記ツェナー・ダイオードＤ６と前記ダイオードＤ３,Ｄ４とからなる直列回路は、図１０に示した従来の電力供給装置１と同様に前記電源電圧Ｖccを基準として前記負電圧サージをクランプするクランプ回路として機能する。この場合のクランプ電圧は、前記ツェナー・ダイオードＤ６のツェナー降伏電圧を２０Ｖとした場合、前記ダイオードＤ３,Ｄ４の各順方向降下電圧Ｖfと前記出力用半導体素子（ＭＯＳ）１１の動作閾値電圧Ｖthを加えた略２３Ｖとなる。
【００５０】
従って前記接地ラインＩＣ-ＧＮＤの電位のプルアップに伴って前記電源電圧Ｖccが相対的に低下したとき、前記低電圧検出回路２３の検出結果に応じて前記第１の制御用半導体素子（ＰＭ１）２１を用いて前記スイッチ用半導体素子（ＮＭ１）１４を前記電源ラインＶＣＣから切り離すことで、前記出力用半導体素子１１がオン動作することを防止する。本実施形態では、クランプ電圧が２３Ｖである為、前記電源ＢＡＴの電源電圧が２３Ｖ以下のときの前記接地ラインＩＣ-ＧＮＤのオープン時に、効果を奏することができる。更に高い前記電源ＢＡＴの電源電圧に適用する場合は、前記ツェナー・ダイオードＤ６の高耐圧化や複数個の直列接続により対応可能である。
【００５１】
尚、前記接地ラインＩＣ-ＧＮＤと前記電源ＢＡＴの負極側との間がオープンでない通常動作の場合、前記電源電圧Ｖcc自体が低下した場合にも低電圧検出が行われて前記スイッチ用半導体素子１４が切り離される。そして前記ツェナー・ダイオードＤ６および前記ダイオードＤ３,Ｄ４がなすクランプ回路が前記出力用半導体素子（ＭＯＳ）１１のゲートに接続される。この場合のクランプ電圧は前記電源ラインＶＣＣを基準にして２３Ｖとなる。
【００５２】
しかし前記電源電圧Ｖccの実質的な低下に伴って前記誘導性負荷ＲＬに蓄積されるエネルギも低下するので、実際上、クランプ耐量が問題となることはない。言い換えれば、前記電源ＢＡＴの電源電圧が５Ｖ以上で高クランプ耐量が必要となる場合は、前記接地ラインＩＣ-ＧＮＤ基準の−５．４Ｖでクランプし、前記電源ＢＡＴの電源電圧が５Ｖ以下で高クランプ耐量が必要ない場合は、前記電源ラインＶＣＣ基準の−２３Ｖでクランプする。尚、この動作を切り替える低電圧検出値については仕様によって変更可能であり、前記ツェナー・ダイオードＤ６の耐圧についても仕様により、低下させることも可能である。
【００５３】
一方、前記出力用半導体素子（ＭＯＳ）１１の動作基準電圧である接地電圧（０Ｖ）を基準とするクランプ電圧を、例えば図６に示すように構成したクランプ回路により設定するようにしても良い。図６は本発明の第３の実施形態に係る電力供給装置３０の要部概略構成図であり、図１に示した電力供給装置１０と同一部分には同一符号を付し、その詳細な説明は省略する。
【００５４】
この電力供給装置３０は、前記制御回路１２の接地ラインＩＣ-ＧＮＤと前記出力用半導体素子（ＭＯＳ）１１のゲートとの間に、例えば３個のダイオードＤ７,Ｄ８,Ｄ９を直列に接続して介装したものである。これらのダイオードＤ７,Ｄ８,Ｄ９は、前記出力端子ＯＵＴに加わる負電圧サージを、前記出力用半導体素子（ＭＯＳ）１１を介してクランプする役割を担う。ちなみにこのように構成されたクランプ回路１６は、図７に示すように前記接地ラインＩＣ-ＧＮＤの接地電位（０Ｖ）を基準として、前記３個のダイオードＤ７,Ｄ８,Ｄ９の各順方向降下電圧Ｖfと、前記出力用半導体素子（ＭＯＳ）１１の動作閾値電圧Ｖthとにより定まる［３×Ｖf＋Ｖth］の電圧にて前記負電圧サージをクランプする。
【００５５】
このようにクランプ回路１６を構成しても、前述した第１の実施形態と同様な効果が奏せられる。しかもこの第３の実施形態によれば、前述した第１の実施形態における前記スイッチ用半導体素子１４を省略した分、その回路構成の簡素化を図ることが可能となる。
【００５６】
また上述した構成であれば、例えば電力供給装置３０が前記電源ＢＡＴに対して逆接続された場合にも前記出力用半導体素子（ＭＯＳ）１１の発熱破壊を招来することがない。即ち、前記電源ＢＡＴに前記電力供給装置３０が逆接続された場合、前記接地ラインＩＣ-ＧＮＤには正の電源電圧Ｖccが加わる。そして前記電源ＢＡＴからの電流は、図８に示すように前記ダイオードＤ７,Ｄ８,Ｄ９を介した後、前記制御回路１２側、および前記放電制御用半導体素子（ＮＭ２）１３を介して前記出力端子ＯＵＴ側へと分流して流れる。
【００５７】
また前記電流の一部は前記出力用半導体素子（ＭＯＳ）１１のゲートに流れ込む。するとゲートに電荷が注入された前記出力用半導体素子（ＭＯＳ）１１がオン動作し、該出力用半導体素子（ＭＯＳ）１１には前記出力端子ＯＵＴ側から前記電源ラインＶＣＣに向けて逆方向に電流が流れる。このとき、前記出力用半導体素子（ＭＯＳ）１１にはオン抵抗が低い状態で電流が流れるだけなので、該出力用半導体素子（ＭＯＳ）１１の発熱が防止されることになる。
【００５８】
ちなみに、逆接続時における出力用半導体素子（ＭＯＳ）１１のゲート電圧に関する負荷特性は図９のようになる。尚、ここでは電源ＢＡＴの電源電圧を１６Ｖとしている。図９に示すように、前記抵抗Ｒ１,Ｒ２の合成抵抗による負荷特性は、電源電圧Ｖccの変化に対して略線形である。これに対して前記ダイオードＤ７,Ｄ８,Ｄ９によって規定されるクランプ電圧は、前記電源電圧Ｖccの変化に拘わることなく略一定である。従って上述した逆接続時の前記出力用半導体素子（ＭＯＳ）１１に対するゲート電圧については、例えばクランプ電圧を規定する前記ダイオードＤ７,Ｄ８,Ｄ９の数を調整したり、或いはポリシリコン抵抗等を前記ダイオードに直列に介装する等して前記ダイオードＤ７,Ｄ８,Ｄ９がなすクランプ回路１６の負荷特性を調整すれば良い。
【００５９】
尚、本発明は上述した各実施形態に限定されるものではない。ここでｎチャネル型のパワーＭＯＳ-ＦＥＴを出力用半導体素子１１として用いた電力供給装置１０,２０,３０について説明した。しかしｎチャネル型のＩＧＢＴを用いて電力供給装置１０,２０,３０を構成することも勿論可能である。また電源の極性を逆にし、ｐチャネル型のパワーＭＯＳ-ＦＥＴやＩＧＢＴを用いて前記誘導性負荷ＲＬを逆極性で駆動する電力供給装置にも本発明を同様に適用可能である。この場合には、前述した各素子の極性を逆にするだけで良く、改めて説明するまでもない。
【００６０】
また前記制御回路１２の具体的な構成についても、従来より提唱されている種々の機能を持たせることが可能である。要は、本発明は、負電圧サージに対するクランプ電圧を、出力用半導体素子の動作基準電圧を規定する接地電圧を基準として設定するクランプ回路を備えたことを特徴とするものである。従って本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６１】
１０,２０,３０  電力供給装置
１１  出力用半導体素子（パワーＭＯＳ-ＦＥＴ；ＭＯＳ）
１２  制御回路
１３  放電制御用半導体素子（ＭＯＳ-ＦＥＴ；ＮＭ２）
１４  スイッチ用半導体素子（ＭＯＳ-ＦＥＴ；ＮＭ１）
１５,１６  クランプ回路
２１  第１の制御用半導体素子（ＭＯＳ-ＦＥＴ；ＰＭ１）
２２  第２の制御用半導体素子（ＭＯＳ-ＦＥＴ；ＰＭ２）
２３  低電圧検出回路
２４  反転回路
Ｄ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５  ダイオード
Ｄ６  ツェナー・ダイオード
Ｒ１,Ｒ２,Ｒ３,Ｒ４  抵抗
ＲＬ  誘導性負荷
ＢＡＴ  電源
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図３】
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