(57)【要約】【課題】デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を実現する信頼性の高い化合物半導体装置を得る。【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、化合物半導体積層構造２と、化合物半導体積層構造２の上方のゲート電極７と、化合物半導体積層構造２の上方において、一側面から上面に架けてゲート電極７に覆われたｐ型半導体６とを備えており、ゲート電極７は、当該ゲート電極の下部により電極長Ｌｇが規定されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
化合物半導体層と、
前記化合物半導体層の上方の電極と、
前記化合物半導体層の上方において、一側面から上面に架けて前記電極に覆われたｐ型半導体と
を含み、
前記電極は、当該電極の下部により電極長が規定されていることを特徴とする化合物半導体装置。
【請求項２】
前記ｐ型半導体は、ｐ型不純物が活性化された第１の部分と、ｐ型不純物が不活性とされた第２の部分とを有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ｐ型半導体は、前記第１の部分と前記第２の部分とが並列してなることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記ｐ型半導体は、ｐ型不純物の濃度が１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下とされていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
化合物半導体層を形成する工程と、
前記化合物半導体層の上方にｐ型半導体を形成する工程と、
前記ｐ型半導体をその一側面から上面に架けて覆う電極を形成する工程と
を含み、
前記電極は、当該電極の下部により電極長が規定されることを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記ｐ型半導体は、ｐ型不純物が活性化された第１の部分と、ｐ型不純物が不活性とされた第２の部分とを有することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記ｐ型半導体は、前記第１の部分と前記第２の部分とが並列してなることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記ｐ型半導体は、ｐ型不純物の濃度が１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下とされることを特徴とする請求項５〜７のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体装置、特に窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−５９９４３号公報
【特許文献２】特開２００８−９８４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴに代表される窒化物半導体装置は、高耐圧及び高出力のパワーデバイスとして応用が期待されているが、その性能は理論限界には未だ達しておらず、更なる性能向上が望まれている。
窒化物半導体装置における耐圧低下の原因の一つとして、通常の半導体構造ではピンチオフ状態でドレイン電極に高電圧が印可された際に、ドレイン電極側のゲート電極端に電界が集中し、デバイスが破壊されることが報告されている。この解決策として、ゲート電極とドレイン電極との離間距離を伸張して電界密度を減らす試みや、ゲート電極を一部ドレイン電極側へ延在させたフィールドプレート構造として電界を緩和させる技術がある。
【０００５】
しかしながら、ゲート電極とドレイン電極との離間距離を増大させ、デバイス耐圧を向上させる技術では、高周波用途技術となるデバイスの小型化とは真逆の関係となるという問題がある。フィールドプレート構造を用いた技術では、フィールドプレートによりゲート・ドレイン間容量が増大し、遮断周波数（ｆT）及び最大発振周波数（ｆMAX）の低下等の高周波特性の悪化が懸念される。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を実現する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方の電極と、前記化合物半導体層の上方において、一側面から上面に架けて前記電極に覆われたｐ型半導体とを含み、前記電極は、当該電極の下部により電極長が規定されている。
【０００８】
化合物半導体装置の製造方法の一態様は、化合物半導体層を形成する工程と、前記化合物半導体層の上方にｐ型半導体を形成する工程と、前記ｐ型半導体をその一側面から上面に架けて覆う電極を形成する工程とを含み、前記電極は、当該電極の下部により電極長が規定される。
【発明の効果】
【０００９】
上記の諸態様によれば、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を実現する信頼性の高い化合物半導体装置が得られる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。
【図４】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電源オフ時における電界強度について、比較例との比較に基づいて示す特性図である。
【図５】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ピンチオフ時におけるドレイン電流Ｉｄのドレイン電圧Ｖｄとの関係を示す特性図である。
【図６】第３の実施形態による電源装置の概略構成を示す結線図である。
【図７】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
本実施形態では、半導体装置として、化合物半導体である窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図２は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１２】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、複数の化合物半導体層の積層体として、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、スペーサ層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００１３】
化合物半導体積層構造２では、電子走行層２ｂの電子供給層２ｄとの界面近傍（正確には、電子走行層２ｂのスペーサ層２ｃとの界面近傍）に、２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
【００１４】
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに、順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、スペーサ層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
【００１５】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１６】
ＡｌＧａＮ、ＧａＮをｎ型として成長する際、即ち電子供給層２ｄ及びキャップ層２ｅを形成する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１７】
続いて、図１（ｂ）に示すように、素子分離領域３を形成する。
詳細には、化合物半導体積層構造２の不活性領域とする部位に、例えばアルゴン（Ａｒ）をイオン注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離領域３が形成される。素子分離領域３により、化合物半導体積層構造２上でＡｌＧａＮ／ＧａＮ・ＨＥＭＴの素子領域（トランジスタ領域）が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００１８】
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２のキャップ層２ｅにおけるソース電極及びドレイン電極の各形成予定部位をリソグラフィー及びドライエッチングにより除去する。これにより、化合物半導体積層構造２のキャップ層２ｅに電極用リセス２Ａ，２Ｂが形成される。
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００１９】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを埋め込み電子供給層２ｄとオーミックコンタクトしたソース電極４及びドレイン電極５が形成される。
【００２０】
続いて、図２（ａ）に示すように、化合物半導体積層構造２上に不活性ｐ型半導体層１０を形成する。
詳細には、先ず、化合物半導体積層構造２上の全面に、ＭＯＶＰＥ法によりｐ型ＧａＮを５ｎｍ程度以下、例えば３ｎｍ程度の厚みに堆積する。ｐ型ＧａＮを成長する際には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０19／ｃｍ3程度〜１×１０21／ｃｍ3程度、例えば１×１０19／ｃｍ3程度とする。ドーピング濃度が１×１０19／ｃｍ3程度よりも低いと、十分なｐ型とならず、ノーマリオンとなる。１×１０21／ｃｍ3程度よりも高いと、結晶性が崩れ、十分な特性が得られなくなる。
【００２１】
次に、堆積したｐ型ＧａＮをリソグラフィー及びドライエッチングにより加工し、化合物半導体積層構造２上でソース電極４とドレイン電極との間の所定部位のみにｐ型ＧａＮを残す。以上により、化合物半導体積層構造２上に不活性ｐ型半導体層１０が形成される。
【００２２】
続いて、図２（ｂ）に示すように、活性ｐ型半導体層６を形成する。
詳細には、窒素雰囲気中で７００℃程度〜１０００℃程度、ここでは９００℃で不活性ｐ型半導体層１０をアニール処理する。これにより、不活性ｐ型半導体層１０が活性化され、活性ｐ型半導体層６が形成される。
【００２３】
続いて、図２（ｃ）に示すように、ゲート電極７を形成する。
詳細には、ゲート電極を形成するためレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位を露出する開口を有するレジストマスクが形成される。
【００２４】
次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、活性ｐ型半導体層６を覆うゲート電極７が形成される。ゲート電極７は、活性ｐ型半導体層６をそのソース電極４側の側面から上面に架けて覆うように形成される。ゲート電極７は、その下部の側面で活性ｐ型半導体層６と並列して接触し、当該下部の底面で化合物半導体積層構造２の表面と接触しており、当該下部においてゲート長Ｌｇが規定される。
【００２５】
しかる後、ソース電極４、ドレイン電極５、ゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００２６】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、化合物半導体積層構造２上において、ゲート電極７のドレイン電極５側でゲート電極７と並ぶように活性ｐ型半導体層６が設けられる。この構成により、活性ｐ型半導体層６の存在により、ゲート電極７のドレイン電極側端における電界集中が緩和され、デバイスのオフ状態の耐圧が向上する。本実施形態によれば、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を可能とし、ノーマリオフ動作が得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００２７】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ｐ型半導体層の構成が異なる点で相違する。
図３は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００２８】
本実施形態では、先ず第１の実施形態と同様に、図１（ａ）〜図２（ａ）の各工程を順次行う。このとき、化合物半導体積層構造２上に不活性ｐ型半導体層１０が形成される。
【００２９】
続いて、図３（ａ）に示すように、保護膜２１を形成する。
詳細には、不活性ｐ型半導体層１０を覆うように全面に絶縁膜、ここではＳｉＮ膜をＣＶＤ法等により堆積する。ＳｉＮ膜をリソグラフィー及びドライエッチングにより加工し、開口２１ａを形成する。開口２１ａから、不活性ｐ型半導体層１０のソース電極４側における不活性ｐ型半導体層１０の半分に相当する表面部位が露出する。以上により、開口２１ａを有する保護膜２１が形成される。
【００３０】
続いて、図３（ｂ）に示すように、ｐ型半導体層２２を形成する。
詳細には、窒素雰囲気中で７００℃程度〜１０００℃程度、ここでは９００℃で不活性ｐ型半導体層１０をアニール処理する。アニール処理により、不活性ｐ型半導体層１０は、保護膜２１の開口２１ａから露出した部位である、ソース電極４側における不活性ｐ型半導体層１０の半分に相当する部位のみにおいて活性化する。ドレイン電極５側における不活性ｐ型半導体層１０の半分に相当する部位については、保護膜２１で表面が覆われているために活性化せず、不活性の当初状態が維持される。以上により、ソース電極４側の一方の半分が第１の部分である活性ｐ型半導体層２２ａ、ドレイン電極５側の他方の半分が第２の部分である不活性ｐ型半導体層２２ｂとして一体化されたｐ型半導体層２２が形成される。
アニール処理の後、所定のウェット処理により、保護膜２１が除去される。
【００３１】
続いて、図３（ｃ）に示すように、ゲート電極２３を形成する。
詳細には、ゲート電極を形成するためレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位を露出する開口を有するレジストマスクが形成される。
【００３２】
次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層２２を覆うゲート電極２３が形成される。ゲート電極２３は、ｐ型半導体層２２をその活性ｐ型半導体層２２ａの側面（ソース電極４側の側面）から上面に架けて覆うように形成される。ゲート電極２３は、その下部の側面で活性ｐ型半導体層２２ａと並列して接触し、当該下部の底面で化合物半導体積層構造２の表面と接触しており、当該下部においてゲート長Ｌｇが規定される。
【００３３】
しかる後、ソース電極４、ドレイン電極５、ゲート電極２３の電気的接続等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３４】
以下、上記のように作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、その比較例との比較に基づいて説明する。
【００３５】
図４は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電源オフ時における電界強度について、比較例との比較に基づいて示す特性図である。電界強度は、ソース電極とドレイン電極との間における位置との関係で示されている。比較例としては、本実施形態におけるｐ型半導体層２２を有しない構成のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示している。
【００３６】
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極のドレイン電極側端で大きな電界集中が発生している。これに対して、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ｐ型半導体層２２の活性ｐ型半導体層２２ａ及び不活性ｐ型半導体層２２ｂにより、２ＤＥＧに空間的な電子密度分布が形成される。不活性ｐ型半導体層２２ｂの存在により、ｐ型半導体層２２からソース電極４に架けて、ｐ型半導体層２２からドレイン電極５に架けて、それぞれ電界が緩やかに分布し、当該分布によりゲート電極２３のドレイン電極側端における電界が比較例に比べて大幅に緩和されていることが確認できる。
【００３７】
図５は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ピンチオフ時におけるドレイン電流Ｉｄのドレイン電圧Ｖｄとの関係を示す特性図である。比較例としては、図４の場合と同様に、本実施形態におけるｐ型半導体層を有しない構成のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示している。
【００３８】
本実施形態では、比較例に比べて、耐圧が大幅に向上していることが確認された。これより、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、遮断周波数（ｆT）及び最大発振周波数（ｆMAX）等の高周波特性が大幅に向上することが判る。
【００３９】
以上説明したように、本実施形態によれば、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を可能とし、ノーマリオフ動作が得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４０】
（第３の実施形態）
本実施形態では、第１又は第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図６は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００４１】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００４２】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１又は第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００４３】
本実施形態では、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を可能とし、ノーマリオフ動作が得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００４４】
（第４の実施形態）
本実施形態では、第１又は第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図７は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００４５】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１又は第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図７では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００４６】
本実施形態では、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を可能とし、ノーマリオフ動作が得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００４７】
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００４８】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近づけることが可能な化合物半導体である。この場合、上記した第１の実施形態及び変形例では、電子走行層がｉ−ＧａＮ、スペーサ層がｉ−ＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００４９】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を可能とし、ノーマリオフ動作が得られる信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５０】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１の実施形態及び変形例では、電子走行層がｉ−ＧａＮ、スペーサ層がｉ−ＡｌＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
【００５１】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイスサイズの縮小化を図るも、優れた高周波特性で高耐圧及び高出力を可能とし、ノーマリオフ動作が得られる信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５２】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００５３】
（付記１）化合物半導体層と、
前記化合物半導体層の上方の電極と、
前記化合物半導体層の上方において、一側面から上面に架けて前記電極に覆われたｐ型半導体と
を含み、
前記電極は、当該電極の下部により電極長が規定されていることを特徴とする化合物半導体装置。
【００５４】
（付記２）前記ｐ型半導体は、ｐ型不純物が活性化された第１の部分と、ｐ型不純物が不活性とされた第２の部分とを有することを特徴とする付記１に記載の化合物半導体装置。
【００５５】
（付記３）前記ｐ型半導体は、前記第１の部分と前記第２の部分とが並列してなることを特徴とする付記２に記載の化合物半導体装置。
【００５６】
（付記４）前記ｐ型半導体は、ｐ型不純物の濃度が１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下とされていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００５７】
（付記５）化合物半導体層を形成する工程と、
前記化合物半導体層の上方にｐ型半導体を形成する工程と、
前記ｐ型半導体をその一側面から上面に架けて覆う電極を形成する工程と
を含み、
前記電極は、当該電極の下部により電極長が規定されることを特徴とする化合物半導体装置の製造方法。
【００５８】
（付記６）前記ｐ型半導体は、ｐ型不純物が活性化された第１の部分と、ｐ型不純物が不活性とされた第２の部分とを有することを特徴とする付記５に記載の化合物半導体装置の製造方法。
【００５９】
（付記７）前記ｐ型半導体は、前記第１の部分と前記第２の部分とが並列してなることを特徴とする付記６に記載の化合物半導体装置の製造方法。
【００６０】
（付記８）前記ｐ型半導体は、ｐ型不純物の濃度が１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下とされることを特徴とする付記５〜７のいずれか１項に記載の化合物半導体装置の製造方法。
【００６１】
（付記９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方の電極と、
前記化合物半導体層の上方において、一側面から上面に架けて前記電極に覆われたｐ型半導体と
を含み、
前記電極は、当該電極の下部により電極長が規定されていることを特徴とする電源回路。
【００６２】
（付記１０）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方の電極と、
前記化合物半導体層の上方において、一側面から上面に架けて前記電極に覆われたｐ型半導体と
を含み、
前記電極は、当該電極の下部により電極長が規定されていることを特徴とする高周波増幅器。
【符号の説明】
【００６３】
１  ＳｉＣ基板
２  化合物半導体積層構造
２ａ  バッファ層
２ｂ  電子走行層
２ｃ  スペーサ層
２ｄ  電子供給層
２ｅ  キャップ層
３  素子分離領域
４  ソース電極
２Ａ，２Ｂ  電極用リセス
５  ドレイン電極
６  活性ｐ型半導体層
１０  不活性ｐ型半導体層
７，２３  ゲート電極
２１  保護膜
２１ａ  開口
２２  ｐ型半導体層
２２ａ  活性ｐ型半導体層
２２ｂ  不活性ｐ型半導体層
３１  一次側回路
３２  二次側回路
３３  トランス
３４  交流電源
３５  ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ  スイッチング素子
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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