(57)【要約】【課題】位相調整回路の位相歪みを高精度で校正することができる受信回路を提供することを課題とする。【解決手段】受信回路は、第１のクロック信号に対するデータの位相に基づく位相コードを検出する位相検出部（１１２，１１３）と、校正モードでは、前記位相検出部により検出される位相コードが変化するように前記第１のクロック信号又は前記データの周波数を調整する校正用信号発生部（１０３）と、校正モードでは、前記位相検出部により検出された位相コードと理想値との差分を校正値として前記検出された位相毎に記録し、通常動作モードでは、前記位相検出部により検出された位相コードに応じて前記校正値を出力する校正回路（１０２）と、通常動作モードでは、前記位相検出部により検出された位相コード及び前記校正値を基に前記第１のクロック信号の位相を調整して前記位相検出部に出力する位相調整回路（１１６）とを有する。【選択図】図１
2015035756.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号に対するデータの位相に基づく位相コードを検出する位相検出部と、
校正モードでは、前記位相検出部により検出される位相コードが変化するように前記第１のクロック信号又は前記データの周波数を調整する校正用信号発生部と、
校正モードでは、前記位相検出部により検出された位相コードと理想値との差分を校正値として前記検出された位相毎に記録し、通常動作モードでは、前記位相検出部により検出された位相コードに応じて前記校正値を出力する校正回路と、
通常動作モードでは、前記位相検出部により検出された位相コード及び前記校正値を基に前記第１のクロック信号の位相を調整して前記位相検出部に出力する位相調整回路と
を有することを特徴とする受信回路。
【請求項２】
さらに、前記第１のクロック信号に同期して、前記データを２値判定する判定回路を有し、
前記位相検出部は、前記判定回路により判定されたデータの位相に基づく位相コードを検出することを特徴とする請求項１記載の受信回路。
【請求項３】
前記位相検出部は、
第１のクロック信号に対するデータの位相情報を検出する位相検出器と、
前記位相検出器により検出された位相情報をフィルタリングして前記位相コードを出力するフィルタとを有することを特徴とする請求項１又は２記載の受信回路。
【請求項４】
前記位相調整回路は、第２のクロック信号を基に前記第１のクロック信号を生成し、
前記校正用信号発生部は、前記第２のクロック信号に対して周波数オフセットを付与した信号を前記データとして前記位相検出部に出力することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
【請求項５】
前記校正用信号発生部は、前記位相調整回路により出力されるクロック信号に対して周波数オフセットを付与した信号を前記第１のクロック信号として前記位相検出部に出力することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
【請求項６】
前記校正用信号発生部は、第２のクロック信号に対して周波数オフセットを付与した信号を第３のクロック信号として出力し、
前記位相調整回路は、前記第３のクロック信号を基に前記第１のクロック信号を生成することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路に関する。
【背景技術】
【０００２】
位相コードに基づき、多相クロック入力信号から任意の位相の多相クロック出力信号を生成する位相インターポレータと、位相コードに変動を与える位相変動回路とを有する受信回路が知られている（例えば、特許文献１参照）。位相検出回路は、位相コードの変動に対する多相クロック出力信号の変動を検出する。歪み推定回路は、位相検出回路の検出結果に基づき、位相インターポレータの位相歪みを推定する。補正回路は、歪み推定回路の推定結果に基づき、位相歪みを補正する。
【０００３】
また、ボータイミング時刻とは非同期に標本化されたPSK信号のオーバサンプル系列から、ボータイミングに同期したシンボルサンプルを補間によって与える検波器が知られている（例えば、特許文献２参照）。クロック抽出手段の出力波形から、ゼロクロス位相を位相推定手段の直線補間部で推定し、位相差データを出力する。この位相差データに直線近似の誤差量を格納した近似補正ROMの格納値を加算して線形補間係数ROMを参照する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−５４７２０号公報
【特許文献２】特開平１１−１９６１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、アナログ−デジタル変換部は、位相インターポレータにより生成された多相クロック出力信号に同期して、データをアナログ−デジタル変換する。データ判定回路は、アナログ−デジタル変換部の出力データに対してデータ判定を行う。位相インターポレータの位相歪みは、データ判定エラーの原因になるので、位相インターポレータの位相歪みを高精度で補正する必要がある。
【０００６】
本発明の目的は、位相調整回路の位相歪みを高精度で校正することができる受信回路を提供することである。
【課題を解決するための手段】
【０００７】
受信回路は、第１のクロック信号に対するデータの位相に基づく位相コードを検出する位相検出部と、校正モードでは、前記位相検出部により検出される位相コードが変化するように前記第１のクロック信号又は前記データの周波数を調整する校正用信号発生部と、校正モードでは、前記位相検出部により検出された位相コードと理想値との差分を校正値として前記検出された位相毎に記録し、通常動作モードでは、前記位相検出部により検出された位相コードに応じて前記校正値を出力する校正回路と、通常動作モードでは、前記位相検出部により検出された位相コード及び前記校正値を基に前記第１のクロック信号の位相を調整して前記位相検出部に出力する位相調整回路とを有する。
【発明の効果】
【０００８】
校正用信号発生部及び校正回路を設けることにより、位相調整回路の位相歪みを高精度で校正することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態による受信回路の構成例を示す図である。
【図２】図２（Ａ）〜（Ｃ）は、受信回路の動作を説明するための図である。
【図３】図１の校正回路の動作を説明するための図である。
【図４】図４は、図１の受信回路の制御方法を示すフローチャートである。
【図５】図５は、図１の位相調整回路の構成例を示す図である。
【図６】図６（Ａ）〜（Ｃ）は、クロック信号の例を示す図である。
【図７】図７（Ａ）は図１の校正用信号発生手段の構成例を示す図であり、図７（Ｂ）は図７（Ａ）の校正用信号発生手段の動作を説明するためのタイミングチャートである。
【図８】図８（Ａ）は図１の校正用信号発生手段の他の構成例を示す図であり、図８（Ｂ）は図８（Ａ）の校正用信号発生手段の動作を説明するためのタイミングチャートである。
【図９】図９は、他の受信回路の構成例を示す図である。
【図１０】図１０は、他の受信回路の構成例を示す図である。
【発明を実施するための形態】
【００１０】
図１は、本実施形態による受信回路の構成例を示す図である。受信回路は、クロックデータリカバリ（ＣＤＲ）回路１０１、校正回路１０２及び校正用信号発生手段１０３を有し、送信回路から受信したデータＤＴ１を基にデータＯＵＴを復元する。受信データＤＴ１は、例えば２０Ｇｂｐｓのデータレートを有し、クロック信号Ｉ＿ＣＬＫに対して非同期である。受信回路は、校正モード及び通常動作モードを有する。まず、通常動作モードについて説明する。通常動作モードでは、校正用信号発生手段１０３は、受信データＤＴ１をそのままデータＤＴ２として出力する。
【００１１】
クロックデータリカバリ回路１０１は、判定回路１１１、位相検出器１１２、デジタルフィルタ１１３、加算器１１５及び位相調整回路（位相補間回路）１１６を有する。
【００１２】
図２（Ａ）は、データＤＴ２のデータ遷移図である。１ＵＩは、１ビットデータの期間である。データＤＴ２は、バウンダリデータ２０１及びセンタデータ２０２を有する。バウンダリデータ２０１は、データ遷移タイミングでサンプリングされるデータである。センタデータ２０２は、データセンタタイミングでサンプリングされるデータである。判定回路１１１は、例えばフリップフロップ回路であり、多相クロック信号Ｏ＿ＣＬＫに同期して、バウンダリデータ２０１及びセンタデータ２０２をサンプリングして２値判定し、データＤＴ３を位相検出器（ＰＤ）１１２に出力する。例えば、判定回路１１１は、データが閾値より大きければ「１」と判定し、データが閾値より小さければ「０」と判定する。センタデータ２０２は、データ遷移タイミング付近でサンプリングされると、正しい判定が行われないので、１ＵＩのセンタタイミング付近でサンプリングされることが好ましい。位相調整回路１１６は、センタデータ２０２がセンタタイミング付近でサンプリングされるように、クロック信号Ｏ＿ＣＬＫの位相を調整する。バウンダリデータ２０１は多相クロック信号Ｏ＿ＣＬＫ内のバウンダリ用クロック信号によりサンプリングされ、センタデータ２０２はクロック信号Ｏ＿ＣＬＫ内のセンタ用クロック信号によりサンプリングされる。また、判定回路１１１は、サンプリングされたセンタデータ２０２の２値判定結果を復元データＯＵＴとして出力する。
【００１３】
位相検出器１１２は、クロック信号Ｏ＿ＣＬＫに対するデータＤＴ３の位相情報ＵＰ／ＤＮを検出する。具体的には、位相検出器１１２は、データＤＴ３のデータ遷移タイミングが多相クロック信号Ｏ＿ＣＬＫ内のバウンダリ用クロック信号のエッジより遅れている場合にはアップ信号ＵＰを１にして出力し、データＤＴ３のデータ遷移タイミングが多相クロック信号Ｏ＿ＣＬＫ内のバウンダリ用クロック信号のエッジより進んでいる場合にはダウン信号ＤＮを１にして出力する。位相検出器１１２は、図２（Ａ）の１個のバウンダリデータ２０１とその前後の２個のセンタデータ２０２をチェックする。例えば、前のセンタデータ２０２がローレベル、その後のバウンダリデータ２０１がローレベル、その後のセンタデータ２０２がハイレベルである場合には、データ遷移タイミングが多相クロック信号Ｏ＿ＣＬＫ内のバウンダリ用クロック信号のタイミングより遅れていると判定し、「１」のアップ信号ＵＰを出力する。これに対し、前のセンタデータ２０２がローレベル、その後のバウンダリデータ２０１がハイレベル、その後のセンタデータ２０２がハイレベルである場合には、データ遷移タイミングが多相クロック信号Ｏ＿ＣＬＫ内のバウンダリ用クロック信号のタイミングより進んでいると判定し、「１」のダウン信号ＤＮを出力する。
【００１４】
デジタルフィルタ１１３は、クロック信号Ｏ＿ＣＬＫに同期して、位相検出器１１２が出力する位相情報ＵＰ／ＤＮをフィルタリングにより積分し、位相コードＰＨ２を出力する。図３に示すように、位相コードＰＨ２は、例えば７ビットのデジタルコードである。位相コードＰＨ２は、アップ信号ＵＰが「１」の場合にはインクリメントされ、ダウン信号ＤＮが「１」の場合にはデクリメントされる。
【００１５】
加算器１１５は、７ビットの上位位相コードＰＨ２及び３ビットの下位位相コードＰＨ５を加算し、１０ビットの位相コードＰＨ６を出力する。下位位相コードＰＨ５は、位相調整回路１１６の位相歪みの校正値である。位相調整回路１１６の位相歪みがない場合、下位位相コードＰＨ５は０である。位相調整回路１１６は、例えば位相補間回路（ＰＩ）であり、クロック信号Ｉ＿ＣＬＫを入力し、位相コードＰＨ６に応じて、クロック信号Ｉ＿ＣＬＫを位相調整し、クロック信号Ｏ＿ＣＬＫを出力する。これにより、クロック信号Ｏ＿ＣＬＫは、データＤＴ３の遷移タイミングとクロック信号Ｏ＿ＣＬＫ内のバウンダリ用クロック信号のエッジタイミングとが一致する方向に位相調整される。位相調整回路１１６の位相調整により、判定回路１１１は、センタデータ２０２をデータセンタタイミング付近でサンプリングし、正しい判定を行うことができる。
【００１６】
図２（Ｂ）は、位相調整回路１１６の位相歪みの校正方法を示す図である。理想的には、位相調整回路１１６は、位相コードＰＨ５が０の場合、理想特性２１１に示すように、位相コードＰＨ２に比例して、クロック信号Ｏ＿ＣＬＫの位相を調整する。しかし、現実には、位相調整回路１１６は、位相コードＰＨ５が０の場合、実特性２１２に示すように、位相コードＰＨ２に対して、位相歪みを有する。そこで、本実施形態では、加算器１１５が校正用位相コードＰＨ５を加算することにより、実特性２１２を理想特性２１１に校正し、位相調整回路１１６の位相歪みを校正する。
【００１７】
次に、校正モードについて説明する。校正モードでは、下記のように、上記の校正用位相コードＰＨ５を生成する。校正モードでは、校正用位相コードＰＨ５は０である。クロック信号Ｏ＿ＣＬＫの周波数は、クロック信号Ｉ＿ＣＬＫの周波数と同じである。
【００１８】
校正用信号発生手段１０３は、校正モードでは、クロック信号Ｉ＿ＣＬＫに対して周波数オフセットαを付与した信号をデータＤＴ２として出力する。図２（Ｃ）に示すように、クロック信号Ｏ＿ＣＬＫの周波数はｆ［Ｈｚ］であり、データＤＴ２の周波数はｆ＋α［Ｈｚ］である。その結果、デジタルフィルタ１１３が出力する位相コードＰＨ２は、徐々に大きくなるように変化する。図３に示すように、デジタルフィルタ１１３が出力する位相コードＰＨ２は、一定時間毎（２．８°の位相毎）に１ずつ増加する。
【００１９】
カウンタ１２２は、シーケンサ１２５の制御の下、図３に示すように、位相コードＰＨ２が変化する毎のカウント値ＰＡ２をカウントする。３ビットのカウント値ＰＡ２は、３ビットの校正用位相コードＰＨ５と同じビット精度を有する。例えば、位相コードＰＨ２が「０００００００」から「００００００１」に変化するまでの期間、カウンタ１２２は、初期値の「０」からカウントアップを行い、「００００００１」に変化した時点で、「１００」のカウント値ＰＡ２を出力する。カウント値ＰＡ２は、図２（Ｂ）の実特性２１２に対応する。
【００２０】
レジスタ１２１は、カウント値ＰＡ２の理想値（期待値）ＰＡ１を記憶する。位相コードＰＨ２が「０００００００」から「００００００１」に変化する時間は、既知の値であるので、位相コードＰＨ２毎に理想値ＰＡ１を記憶する。理想値ＰＡ１は、３ビットである。理想値ＰＡ１は、図２（Ｂ）の理想特性２１１に対応する。
【００２１】
比較器１２３は、シーケンサ１２５の制御の下、カウント値ＰＡ２から理想値ＰＡ１を減算した差分ＰＡ３を出力する。差分ＰＡ３は、３ビットである。差分ＰＡ３が０である位相コードＰＨ２は、位相歪みがないことを示し、差分ＰＡ３が０でない位相コードＰＨ２は、位相歪みがあることを示す。
【００２２】
レジスタ１２４は、シーケンサ１２５の制御の下、位相コードＰＨ２に対応する差分ＰＡ３を校正用位相コードＰＨ５として記録する。図２（Ｃ）に示したように、データＤＴ２の周波数は、クロック信号Ｏ＿ＣＬＫの周波数に対して、周波数オフセットα高いので、位相コードＰＨ２は、時間経過に伴い、１ずつ増加する。したがって、一定時間経過すれば、すべての位相コードＰＨ２に対応する校正用位相コードＰＨ５をレジスタ１２４に記録することができる。
【００２３】
以上で、校正モードが終了する。その後、上記の通常動作モードの動作を行う。通常動作モードでは、校正用信号発生手段１０３は、受信データＤＴ１をそのままデータＤＴ２として出力する。レジスタ１２４は、位相コードＰＨ２に対応する校正用位相コードＰＨ５を出力する。加算器１１５は、７ビットの上位位相コードＰＨ２及び３ビットの下位位相コードＰＨ５を加算し、１０ビットの位相コードＰＨ６を位相調整回路１１６に出力する。位相調整回路１１６は、位相コードＰＨ６に応じて位相調整し、クロック信号Ｏ＿ＣＬＫを出力する。これにより、位相調整回路１１６の位相歪みを校正することができる。図２（Ｂ）に示すように、校正用位相コードＰＨ５を用いることにより、実特性２１２を理想特性２１１に校正することができる。この校正により、クロック信号Ｏ＿ＣＬＫの位相ずれを防止し、判定回路１１１は、適切なタイミングでセンタデータ２０２をサンプリングすることができるので、判定エラーを低減することができる。
【００２４】
図４は、図１の受信回路の制御方法を示すフローチャートである。受信回路は、まず、ステップＳ４０１で校正モードの処理を行い、次に、ステップＳ４０２で通常動作モードの処理を行う。校正モードでは、ステップＳ４０１は、ステップＳ４１１〜Ｓ４１６を含む。通常動作モードでは、ステップＳ４０２は、ステップＳ４１７〜Ｓ４１９を含む。
【００２５】
まず、受信回路の電源が投入されると、ステップＳ４１１では、シーケンサ１２５は、校正動作開始信号ＡＤＪ＿ＳＴＡＲＴのオン信号を入力する。すると、ステップＳ４１２へ進む。
【００２６】
ステップＳ４１２では、シーケンサ１２５は、信号ＳＴ＿ＥＮのオン信号、信号ＬＯＣＫ＿ＳＴのオフ信号、及び信号ＬＯＣＫ＿ＤＰのオフ信号を出力する。校正用信号発生手段１０３は、信号ＳＴ＿ＥＮのオン信号を入力すると、図２（Ｃ）に示すｆ＋α［Ｈｚ］のデータＤＴ２を出力する。カウンタ１２２及び比較器１２３は、信号ＳＴ＿ＥＮのオン信号を入力すると、動作開始する。レジスタ１２１は、信号ＬＯＣＫ＿ＤＰのオフ信号を入力すると読み出しモードになり、位相コードＰＨ２に応じた理想値ＰＡ１を出力する。レジスタ１２４は、信号ＬＯＣＫ＿ＳＴのオフ信号を入力すると書き込みモードになる。レジスタ１２４が出力する位相コードＰＨ５は０になる。
【００２７】
次に、ステップＳ４１３では、カウンタ１２２は、各位相コードＰＨ２が変化するまでのカウント値をカウントし、カウント値ＰＡ２を出力する。カウント値ＰＡ２は、図２（Ｂ）の実特性２１２に対応する。
【００２８】
次に、ステップＳ４１４では、比較器１２３は、レジスタ１２１が出力する理想特性２１１での理想値ＰＡ１とカウンタ１２２が出力する実特性２１２でのカウント値ＰＡ２とを比較し、その差分ＰＡ３をレジスタ１２４に出力する。
【００２９】
次に、ステップＳ４１５では、レジスタ４１５は、すべての位相コードＰＨ２の差分ＰＡ３を校正用位相コードＰＨ５として書き込む。
【００３０】
次に、ステップＳ４１６では、受信回路は、一定時間経過したか否かをチェックする。一定時間を経過していない場合には、受信回路は電源投入後の動作が安定しておらず、レジスタ１２４に高精度の校正用位相コードＰＨ５が書き込まれていないので、ステップＳ４１４に戻る。一定時間を経過している場合には、受信回路は動作が安定しており、レジスタ１２４に高精度の校正用位相コードＰＨ５が書き込まれているので、通常動作モードに切り替わり、ステップＳ４１７に進む。
【００３１】
ステップＳ４１７では、シーケンサ１２５は、校正動作停止信号ＡＤＪ＿ＥＮＤのオン信号を出力し、信号ＳＴ＿ＥＮのオフ信号、信号ＬＯＣＫ＿ＳＴのオン信号、及び信号ＬＯＣＫ＿ＤＰのオフ信号を出力する。校正用信号発生手段１０３は、信号ＳＴ＿ＥＮのオフ信号を入力すると、受信データＤＴ１をそのままデータＤＴ２として出力する。カウンタ１２２及び比較器１２３は、信号ＳＴ＿ＥＮのオフ信号を入力すると、動作停止する。レジスタ１２４は、信号ＬＯＣＫ＿ＳＴのオン信号を入力すると読み出しモードになる。
【００３２】
次に、ステップＳ４１８では、レジスタ１２４は、位相コードＰＨ２をアドレスとして入力し、位相コードＰＨ２に対応する校正用位相コードＰＨ５を出力する。加算器１１５は、７ビットの位相コードＰＨ２及び３ビットの校正用位相コードＰＨ５を加算し、１０ビットの位相コードＰＨ６を位相調整回路（ＰＩ）１１６に出力する。
【００３３】
次に、ステップＳ４１９では、位相調整回路１１６は、位相コードＰＨ６に応じて、クロック信号Ｏ＿ＣＬＫの位相を調整する。これにより、位相調整回路１１６の線形性（図２（Ｂ））が補償される。
【００３４】
図５は図１の位相調整回路１１６の構成例を示す図であり、図６（Ａ）〜（Ｃ）はクロック信号の例を示す図である。位相調整回路１１６は、例えば位相補間回路であり、電流モードロジック（ＣＭＬ）のバッファ５０１と、デジタルアナログ変換器（ＤＡＣ）５０２と、ミキサ５０３とを有する。
【００３５】
４相クロック信号Ｉ＿ＣＬＫＡ、Ｉ＿ＣＬＫＢ、Ｉ＿ＣＬＫＡＸ及びＩ＿ＣＬＫＢＸは、図１のクロック信号Ｉ＿ＣＬＫに対応する。図６（Ａ）に示すように、クロック信号Ｉ＿ＣＬＫＡは０°の信号、クロック信号Ｉ＿ＣＬＫＢは９０°の信号、クロック信号Ｉ＿ＣＬＫＡＸは１８０°の信号、クロック信号Ｉ＿ＣＬＫＢＸは２７０°の信号である。ＣＭＬのバッファ５０１は、４相クロック信号Ｉ＿ＣＬＫＡ、Ｉ＿ＣＬＫＢ、Ｉ＿ＣＬＫＡＸ及びＩ＿ＣＬＫＢＸを電圧から電流に変換する。デジタルアナログ変換器５０２は、位相コードＰＨ６をデジタルからアナログに変換し、重み付け信号をミキサ５０３に出力する。ミキサ５０３は、重み付け信号に応じて、４相クロック信号Ｉ＿ＣＬＫＡ、Ｉ＿ＣＬＫＢ、Ｉ＿ＣＬＫＡＸ及びＩ＿ＣＬＫＢＸの電流をそれぞれ重み付けして加算し、４相クロック信号Ｏ＿ＣＬＫＡ、Ｏ＿ＣＬＫＢ、Ｏ＿ＣＬＫＡＸ及びＯ＿ＣＬＫＢＸを出力する。４相クロック信号Ｏ＿ＣＬＫＡ、Ｏ＿ＣＬＫＢ、Ｏ＿ＣＬＫＡＸ及びＯ＿ＣＬＫＢＸは、図１のクロック信号Ｏ＿ＣＬＫに対応する。
【００３６】
図６（Ｂ）は、位相コードＰＨ６が「４５°」の場合の４相クロック信号Ｏ＿ＣＬＫＡ、Ｏ＿ＣＬＫＢ、Ｏ＿ＣＬＫＡＸ及びＯ＿ＣＬＫＢＸを示す。図６（Ｂ）の４相クロック信号Ｏ＿ＣＬＫＡ、Ｏ＿ＣＬＫＢ、Ｏ＿ＣＬＫＡＸ及びＯ＿ＣＬＫＢＸは、図６（Ａ）の４相クロック信号Ｉ＿ＣＬＫＡ、Ｉ＿ＣＬＫＢ、Ｉ＿ＣＬＫＡＸ及びＩ＿ＣＬＫＢＸに対して、位相が４５°遅れている。
【００３７】
図６（Ｃ）は、位相コードＰＨ６が「１２５°」の場合の４相クロック信号Ｏ＿ＣＬＫＡ、Ｏ＿ＣＬＫＢ、Ｏ＿ＣＬＫＡＸ及びＯ＿ＣＬＫＢＸを示す。図６（Ｃ）の４相クロック信号Ｏ＿ＣＬＫＡ、Ｏ＿ＣＬＫＢ、Ｏ＿ＣＬＫＡＸ及びＯ＿ＣＬＫＢＸは、図６（Ａ）の４相クロック信号Ｉ＿ＣＬＫＡ、Ｉ＿ＣＬＫＢ、Ｉ＿ＣＬＫＡＸ及びＩ＿ＣＬＫＢＸに対して、位相が１２５°遅れている。
【００３８】
図７（Ａ）は図１の校正用信号発生手段１０３の構成例を示す図であり、図７（Ｂ）は図７（Ａ）の校正用信号発生手段１０３の動作を説明するためのタイミングチャートである。矩形波／正弦波変換回路７０１は、クロック信号Ｉ＿ＣＬＫを矩形波から正弦波に変換し、正弦波x(t)=(Ac/2)sinwctを出力する。矩形波Ｉ＿ＣＬＫ及び正弦波x(t)の動作速度は、wc/2π［Ｈｚ］である。
【００３９】
分周器７０２は、正弦波x(t)を１／２５６分周し、正弦波y(x)=-(Ac/2)sinwct/256を生成する。移相器７０３は、正弦波x(t)をπ／２移相し、(Ac/2)coswctの信号を出力する。ＤＳＢ（Double Side Band）変調器７０４は、(Ac/2)coswctの信号をＤＳＢ変調し、-(Ac/2)coswct・sinwct/256のＵＳＳＢ（Upper Single Side Band）信号を出力する。
【００４０】
移相器７０６は、正弦波y(t)をπ／２移相し、(Ac/2)coswct/256の信号を出力する。ＤＳＢ変調器７０５は、(Ac/2)coswct/256の信号をＤＳＢ変調し、(Ac/2)sinwct・coswct/256のＬＳＳＢ（Lower Single Side Band）信号を出力する。減算器７０７は、ＬＳＳＢ信号からＵＳＳＢ信号を減算し、信号z(t)=Ac/2[sinwct・coswct/256+coswct・sinwct/256]を出力する。信号Z(t)の動作速度は、(1+1/256)wc/2π［Ｈｚ］である。正弦波／矩形波変換回路７０８は、信号Z(t)を矩形波に変換し、校正用データＤＴ４を出力する。校正用データＤＴ４は、信号Z(t)と同じ周波数を有し、クロック信号Ｉ＿ＣＬＫに対して、wc/256の周波数オフセットを持つ。
【００４１】
セレクタ７０９は、信号ＳＴ＿ＥＮがオン信号の場合には校正用データＤＴ４を選択し、信号ＳＴ＿ＥＮがオフ信号の場合には受信データＤＴ１を選択し、データＤＴ２を出力する。
【００４２】
図８（Ａ）は図１の校正用信号発生手段１０３の他の構成例を示す図であり、図８（Ｂ）は図８（Ａ）の校正用信号発生手段１０３の動作を説明するためのタイミングチャートである。
【００４３】
位相ロックループ（ＰＬＬ：Phase Locked Loop）回路８０１は、電圧制御発振器（ＶＣＯ）８１１と、位相検出器（ＰＤ）８１２と、チャージポンプ（ＣＰ）８１３と、ローパスフィルタ（ＬＰＦ）８１４を有し、クロック信号Ｉ＿ＣＬＫを生成する。位相検出器８１２には、リファレンス信号ＲＳが入力される。ローパスフィルタ８１４は、制御電圧Ｖｃを出力する。電圧制御発振器８１１は、制御電圧Ｖｃに応じた周波数のクロック信号Ｉ＿ＣＬＫを生成する。クロック信号Ｉ＿ＣＬＫの動作周波数は、wc/2π［Ｈｚ］である。
【００４４】
校正用信号発生手段１０３は、加算器８１５、電圧制御発振器（ＶＣＯ）８１６及び正弦波／矩形波変換回路８１７を有する。加算器８１５は、制御電圧Ｖｃ及びオフセットＯＦを加算して出力する。電圧制御発振器８１６は、加算器８１５の出力電圧に応じた周波数の校正用データＤＴ５を生成する。校正用データＤＴ５の動作周波数は、(1+α)wc/2π［Ｈｚ］である。正弦波／矩形波変換回路８１７は、正弦波の校正用データＤＴ５を矩形波の校正用データＤＴ４に変換する。校正用データＤＴ４の動作周波数は、(1+α)wc/2π［Ｈｚ］である。校正用データＤＴ４は、クロック信号Ｉ＿ＣＬＫに対して、αwcの周波数オフセットを持つ。図７（Ａ）と同様に、セレクタ７０９は、受信データＤＴ１又は校正用データＤＴ４を選択し、データＤＴ２を出力する。
【００４５】
図９は、図１に対応し、他の受信回路の構成例を示す図である。図９の受信回路は、図１の受信回路に対して、校正用信号発生手段１０３の位置が異なる。以下、図９が図１と異なる点を説明する。判定回路１１１は、データＤＴ２の代わりに受信データＤＴ１を入力する。校正用信号発生手段１０３は、信号ＳＴ＿ＥＮがオン信号である場合には、位相調整回路１１６が出力するクロック信号に対してオフセット周波数を付与したクロック信号Ｏ＿ＣＬＫを判定回路１１１、位相検出器１１２及びデジタルフィルタ１１３に出力する。また、信号ＳＴ＿ＥＮがオフ信号である場合には、位相調整回路１１６が出力するクロック信号は、判定回路１１１、位相検出器１１２及びデジタルフィルタ１１３に直接、供給される。校正モードでは、データＤＴ２の代わりに、クロック信号Ｏ＿ＣＬＫに対してオフセット周波数を付与する。図９の受信回路は、図１の受信回路と同様の動作をすることができる。
【００４６】
図１０は、図１に対応し、他の受信回路の構成例を示す図である。図１０の受信回路は、図１の受信回路に対して、校正用信号発生手段１０３の位置が異なる。以下、図１０が図１と異なる点を説明する。判定回路１１１は、データＤＴ２の代わりに受信データＤＴ１を入力する。校正用信号発生手段１０３は、信号ＳＴ＿ＥＮがオン信号である場合には、クロック信号Ｉ＿ＣＬＫに対してオフセット周波数を付与したクロック信号を位相調整回路１１６に出力する。また、信号ＳＴ＿ＥＮがオフ信号である場合には、クロック信号Ｉ＿ＣＬＫは、位相調整回路１１６に直接供給される。校正モードでは、データＤＴ２の代わりに、クロック信号Ｏ＿ＣＬＫに対してオフセット周波数を付与する。図１０の受信回路は、図１の受信回路と同様の動作をすることができる。
【００４７】
以上のように、位相検出部は、位相検出器１１２及びデジタルフィルタ１１３を有し、第１のクロック信号Ｏ＿ＣＬＫに対するデータＤＴ３の位相に基づく位相コードＰＨ２を検出する。校正用信号発生部１０３は、校正モードでは、位相検出部１１２，１１３により検出される位相コードＰＨ２が変化するように第１のクロック信号Ｏ＿ＣＬＫ又はデータＤＴ３の周波数を調整する。
【００４８】
図１では、位相調整回路１１６は、第２のクロック信号Ｉ＿ＣＬＫを基に第１のクロック信号Ｏ＿ＣＬＫを生成する。校正用信号発生部１０３は、第２のクロック信号Ｉ＿ＣＬＫに対して周波数オフセットを付与した信号をデータＤＴ２として出力する。
【００４９】
図９では、校正用信号発生部１０３は、位相調整回路１１６により出力されるクロック信号に対して周波数オフセットを付与した信号を第１のクロック信号Ｏ＿ＣＬＫとして出力する。
【００５０】
図１０では、校正用信号発生部１０３は、第２のクロック信号Ｉ＿ＣＬＫに対して周波数オフセットを付与した信号を第３のクロック信号として出力する。位相調整回路１１６は、第３のクロック信号を基に第１のクロック信号Ｏ＿ＣＬＫを生成する。
【００５１】
校正回路１０２は、校正モードでは、位相検出部１１２，１１３により検出された位相コードＰＨ２と理想値との差分ＰＡ３を校正値ＰＨ５として、検出された位相ＰＨ２毎に記録し、通常動作モードでは、位相検出部１１２，１１３により検出された位相コードＰＨ２に応じて校正値ＰＨ５を出力する。位相調整回路１１６は、通常動作モードでは、位相検出部１１２，１１３により検出された位相コードＰＨ２及び校正値ＰＨ５を基に第１のクロック信号Ｏ＿ＣＬＫの位相を調整する。
【００５２】
判定回路１１１は、第１のクロック信号Ｏ＿ＣＬＫに同期して、データＤＴ１又はＤＴ２を２値判定する。位相検出部１１２，１１３は、判定回路１１１により判定されたデータＤＴ３の位相に基づく位相コードＰＨ２を検出する。位相検出器１１２は、第１のクロック信号Ｏ＿ＣＬＫに対するデータＤＴ３の位相情報ＵＰ／ＤＮを検出する。デジタルフィルタ１１３は、位相検出器１１２により検出された位相情報ＵＰ／ＤＮをフィルタリングして位相コードＰＨ２を出力する。
【００５３】
校正用信号発生部１０３及び校正回路１０２を設けることにより、位相調整回路１１６の位相歪みを高精度で校正することができる。
【００５４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５５】
１０１  クロックデータリカバリ（ＣＤＲ）回路
１０２  校正回路
１０３  校正用信号発生手段
１１１  判定回路
１１２  位相検出器
１１３  デジタルフィルタ
１１５  加算器
１１６  位相調整回路
１２１  レジスタ
１２２  カウンタ
１２３  比較器
１２４  レジスタ
１２５  シーケンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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