(57)【要約】【課題】Ａ／Ｄ変換動作が速い固体撮像素子を提供する。【解決手段】ＣＭＯＳイメージセンサ１のＡ／Ｄコンバータ１０に含まれるサンプル／ホールド部１２は、各サイクル期間において暗信号をサンプル／ホールドするスイッチＳ１ａ，Ｓ１ｂおよびコンデンサＣ１と、奇数番のサイクル期間において明信号をサンプル／ホールドするスイッチＳ２ａ，Ｓ２ｂおよびコンデンサＣ２と、偶数番のサイクル期間において明信号をサンプル／ホールドするスイッチＳ３ａ，Ｓ３ｂおよびコンデンサＣ３とを含む。スイッチＳ２ｂを導通させて明信号をホールドしている期間に、スイッチＳ３ａを導通させて次の明信号をサンプリングできる。【選択図】図３
2015091081.tif 000002
【特許請求の範囲】
【請求項１】
複数行複数列に配置された複数の画素回路と、
前記複数行を１サイクル期間ずつ順次選択し、選択した行の各画素回路から暗信号および明信号を出力させる行走査回路と、
各列に対応して設けられ、対応の列の画素回路から出力される暗信号および明信号の各々をデジタル信号に変換するＡ／Ｄコンバータとを備え、
前記Ａ／Ｄコンバータは、
各サイクル期間において対応の列の画素回路から出力される暗信号をサンプル／ホールドする第１のサンプル／ホールド回路と、
１サイクル期間ずつ順次選択され、各々が、選択されたサイクル期間において対応の列の画素回路から出力される明信号をサンプル／ホールドする第２〜第Ｍ（ただし、Ｍは３以上の整数である）のサンプル／ホールド回路とを含み、
前記第１〜第Ｍのサンプル／ホールド回路でホールドされた信号の各々をデジタル信号に変換する、固体撮像素子。
【請求項２】
前記第１〜第Ｍのサンプル／ホールド回路の各々は、
一方端子が対応の列の画素回路から出力される暗信号および明信号を受け、サンプリング期間に導通する第１のスイッチと、
前記第１のスイッチの他方端子と基準電圧のラインとの間に接続されたコンデンサと、
一方端子が前記第１のスイッチの他方端子に接続され、他方端子が所定のノードに接続され、ホールド期間に導通する第２のスイッチとを含む、請求項１に記載の固体撮像素子。
【請求項３】
前記Ａ／Ｄコンバータは、さらに、一方端子がリセット電圧を受け、他方端子が前記所定のノードに接続され、前記第１〜第Ｍのサンプル／ホールド回路の前記第２のスイッチがともに非導通にされたときに導通する第３のスイッチを含む、請求項２に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子に関し、たとえばＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサに好適に利用できるものである。
【背景技術】
【０００２】
従来の固体撮像素子としては、２組の信号処理回路を設け、一方の信号処理回路のコンデンサをリセットして入力電圧を取り込むとともに、他方の信号処理回路のコンデンサの電圧を増幅して出力するものがある（たとえば特許文献１参照）。
【０００３】
また、従来の他の固体撮像装置としては、２組のデジタル化回路を設け、一方のデジタル化回路にサンプル／ホールド動作を行なわせるとともに、他方のデジタル化回路にアナログ／デジタル変換（Ａ／Ｄ変換）を行なわせるものがある（たとえば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１４３４９０号公報
【特許文献２】特開２００７−２４３９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の固体撮像装置では、Ａ／Ｄ変換動作が遅いという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１のサンプル／ホールド回路で暗信号をサンプル／ホールドし、第２〜第Ｍのサンプル／ホールド回路で明信号を順次サンプル／ホールドする。
【発明の効果】
【０００７】
前記一実施の形態によれば、Ａ／Ｄ変換動作を迅速に行なうことができる。
【図面の簡単な説明】
【０００８】
【図１】本願の実施の形態１によるＣＭＯＳイメージセンサの構成を示すブロック図である。
【図２】図１に示したＡ／Ｄコンバータの構成を示す回路ブロック図である。
【図３】図１に示した画素回路と図２に示したＡ／Ｄコンバータの要部を示す回路図である。
【図４】図３に示したサンプル／ホールド部の構成を示す回路図である。
【図５】図１〜図４に示したＣＭＯＳイメージセンサの動作を示すタイムチャートである。
【図６】実施の形態１の比較例の要部を示す回路図である。
【図７】図６で説明したＣＭＯＳイメージセンサの動作を示すタイムチャートである。
【図８】本願の実施の形態２によるＣＭＯＳイメージセンサに含まれるサンプル／ホールド部の構成を示す回路図である。
【図９】本願の実施の形態３によるＣＭＯＳイメージセンサに含まれるサンプル／ホールド部の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
[実施の形態１]
図１は、本願の実施の形態１によるＣＭＯＳイメージセンサ（固体撮像素子）１の構成を示すブロック図である。図１において、このＣＭＯＳイメージセンサ１は、半導体基板１ａの表面に形成された画素アレイ２、制御回路３、行走査回路４、デジタル化回路５，６、列走査回路７、デジタル信号処理回路８、および出力端子群ＴＯを備える。
【００１０】
画素アレイ２は、複数行複数列に配列された複数の画素回路Ｐと、それぞれ複数行に対応して設けられた複数の制御信号線群ＣＬと、それぞれ複数列に対応して設けられた複数の信号線ＳＬとを含む。画素回路Ｐは、行走査回路４から対応の制御信号線群ＣＬを介して与えられる制御信号群によって制御され、基準電圧を持つ暗信号（リセット信号）と、入射光強度に応じたレベルの電圧を持つ明信号（輝度信号）とを対応の信号線ＳＬに出力する。
【００１１】
なお、カラー画像を撮影する場合は、各画素回路Ｐは赤色、緑色、または青色に感応するように形成され、複数の画素回路Ｐはベイヤ（Bayer）パターンに配置される。このベイヤパターンでは、緑色用の画素回路Ｐと赤色用の画素回路Ｐが交互に並ぶ行と、緑色用の画素回路Ｐと青色用の画素回路Ｐが交互に並ぶ行とが交互に配列される。
【００１２】
制御回路３は、外部制御信号に従って、ＣＭＯＳイメージセンサ１全体を制御する。行走査回路４は、複数の制御信号線群ＣＬの一方端に接続され、複数行を１行ずつ順次選択し、選択した行の各画素回路Ｐに制御信号群を与え、各画素回路Ｐから暗信号と明信号を出力させる。行走査回路４は、クロック信号に同期して動作し、各行を１サイクル期間だけ選択する。各画素回路Ｐは、１サイクル期間内に暗信号と明信号を出力する。
【００１３】
デジタル化回路５は、画素アレイ２の一方側（図１では下側）に設けられ、複数列のうちの奇数番の列に対応して設けられた複数のＡ／Ｄコンバータ１０を含む。各Ａ／Ｄコンバータ１０は、行走査回路４によって選択された対応の列の画素回路Ｐから対応の列の信号線ＳＬを介して与えられる暗信号と明信号の各々をデジタル信号に変換する。
【００１４】
デジタル化回路６は、画素アレイ２の他方側（図１では上側）に設けられ、複数列のうちの偶数番の列に対応して設けられた複数のＡ／Ｄコンバータ１０を含む。各Ａ／Ｄコンバータ１０は、行走査回路４によって選択された対応の列の画素回路Ｐから対応の列の信号線ＳＬを介して与えられる暗信号と明信号の各々をデジタル信号に変換する。
【００１５】
列走査回路７は、行走査回路４によって選択された行に属する複数の画素回路Ｐから出力された暗信号および明信号のＡ／Ｄ変換が完了したことに応じて、複数列を１列ずつ順次選択する。選択された列のＡ／Ｄコンバータ１０は、暗信号を示すデジタル信号および明信号を示すデジタル信号をデータバスを介してデジタル信号処理回路８に送る。
【００１６】
デジタル信号処理回路８は、１画面分の暗信号を示すデジタル信号および明信号を示すデジタル信号を一旦記憶し、所定の処理を施して１画面分の画像信号を生成し、その画像信号を出力端子群ＴＯを介して外部に出力する。
【００１７】
図２は、Ａ／Ｄコンバータ１０の構成を示す回路ブロック図である。図２において、各Ａ／Ｄコンバータ１０は、カラムアンプ１１、サンプル／ホールド部１２、比較器１３、およびラッチ回路１４を含む。また、全Ａ／Ｄコンバータ１０に共通に、バイアス発生回路１５、ランプ波発生回路１６、およびカウンタ１７が設けられている。
【００１８】
バイアス発生回路１５は、一定のバイアス電圧を生成してカラムアンプ１１、サンプル／ホールド部１２、および比較器１３に与える。ランプ波発生回路１６は、一定の傾きで電圧が下降するランプ波信号ＶＲを生成して比較器１３に与える。カウンタ１７は、Ｋビット（ただし、Ｋは２以上の整数である）のカウント信号Ｄ１〜ＤＫを生成してラッチ回路１４に与える。ランプ波信号ＶＲの電圧が下降する時間に比例して、カウント信号Ｄ１〜ＤＫのカウント値が増大する。
【００１９】
カラムアンプ１１は、行走査回路４によって選択された対応の列の画素回路Ｐから信号線ＳＬを介して供給される暗信号および明信号の各々を設定された増幅率で増幅する。カラムアンプ１１の増幅率は変更可能になっている。
【００２０】
サンプル／ホールド部１２は、カラムアンプ１１の出力信号をサンプリングおよびホールドする。サンプル／ホールド部１２は、第１〜第３のサンプル／ホールド回路を含む。第１のサンプル／ホールド回路は、各サイクル期間において、カラムアンプ１１で増幅された暗信号をサンプリングおよびホールドする。
【００２１】
第２のサンプル／ホールド回路は、奇数番のサイクル期間においてカラムアンプ１１で増幅された明信号をサンプリングし、サンプリングした明信号をホールドする。第３のサンプル／ホールド回路は、偶数番のサイクル期間においてカラムアンプ１１で増幅された明信号をサンプリングし、サンプリングした明信号をホールドする。
【００２２】
換言すると、第２および第３のサンプル／ホールド回路は、１サイクル期間ずつ交互に選択され、選択されたサイクル期間においてカラムアンプ１１で増幅された明信号をサンプル／ホールドする。
【００２３】
比較器１３は、各サイクル期間において、サンプル／ホールド部１２の出力信号の電圧とランプ波信号ＶＲの電圧との高低を比較し、比較結果を示す信号を出力する。ランプ波信号ＶＲの電圧がサンプル／ホールド部１２の出力信号の電圧よりも低下すると、比較器１３の出力信号は「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。サンプル／ホールド部１２の出力信号の電圧とランプ波信号ＶＲの電圧との比較は、暗信号と明信号の各々について行なわれる。
【００２４】
ラッチ回路１４は、比較器１３の出力信号が「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じて、カウンタ１７で生成されたカウント信号Ｄ１〜ＤＫをラッチし、ラッチしたカウント信号Ｄ１〜ＤＫをＡ／Ｄ変換結果として出力する。これにより、各サイクル期間において、暗信号の電圧を示すデジタル信号Ｄ１〜ＤＫと明信号の電圧を示すデジタル信号Ｄ１〜ＤＫとが生成される。暗信号の電圧と明信号の電圧との差の電圧は、画素回路Ｐに入射光強度に応じて変化する。
【００２５】
図３は、画素回路ＰとＡ／Ｄコンバータ１０の要部とを示す回路図である。図３において、画素回路Ｐは、ＮチャネルＭＯＳトランジスタ２０，２２，２３，２５、定電流源２１、およびフォトダイオード２４を含む。トランジスタ２０および定電流源２１は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２２は、トランジスタ２０のドレインおよびゲート間に接続され、そのゲートはリセット信号ＲＥ１を受ける。
【００２６】
トランジスタ２３のドレインはトランジスタ２０のゲートに接続され、トランジスタ２３のゲートは読出信号ＴＸを受ける。フォトダイオード２４のアノードは接地電圧ＶＳＳのラインに接続され、そのカソードはトランジスタ２３のソースに接続される。トランジスタ２５のドレインはトランジスタ２０のソース（ノードＮ２０）に接続され、トランジスタ２５のソースは対応の信号線ＳＬを介してカラムアンプ１１に接続され、そのゲートは行選択信号ＳＥＬを受ける。
【００２７】
信号ＳＥＬ，ＲＥ１，ＴＸは行走査回路４によって生成される。選択信号ＳＥＬが選択レベルの「Ｈ」レベルにされると、トランジスタ２５が導通し、画素回路ＰのノードＮ２０と信号線ＳＬが接続される。リセット信号ＲＥ１が活性化レベルの「Ｈ」レベルにされると、トランジスタ２２が導通し、トランジスタ２０のゲートが電源電圧ＶＤＤにリセットされてノードＮ２０に暗信号が出力される。読出信号ＴＸが活性化レベルの「Ｈ」レベルにされると、トランジスタ２３が導通し、フォトダイオード２４への入射光強度に応じたレベルの電流がトランジスタ２０のゲートから流出し、トランジスタ２０のゲート電圧が下降してトランジスタ２０に流れる電流が減少し、ノードＮ２０の電圧が低下する。このときノードＮ２０に現れる信号が明信号である。
【００２８】
カラムアンプ１１は、演算増幅器３０、可変容量コンデンサ３１，３２、およびスイッチ３３を含む。可変容量コンデンサ３１は、対応の信号線ＳＬと演算増幅器３０の非反転入力端子（＋端子）との間に接続される。可変容量コンデンサ３２は、演算増幅器３２の非反転入力端子と出力端子との間に接続される。スイッチ３３は、可変容量コンデンサ３２に並列接続され、リセット信号ＲＥ２が活性化レベルの「Ｈ」レベルにされた場合に導通する。演算増幅器３０の反転入力端子（−端子）は、接地電圧ＶＳＳを受ける。
【００２９】
リセット信号ＲＥ２が活性化レベルの「Ｈ」レベルにされると、スイッチ３３が導通し、演算増幅器３０の非反転入力端子および出力端子が接地電圧ＶＳＳに略等しいコモンモード電圧にリセットされる。スイッチ３３が非導通である場合は、カラムアンプ１１が活性化される。カラムアンプ１１の増幅率は、可変容量コンデンサ３２の容量値と可変容量コンデンサ３１の容量値との比によって決まり、変更可能になっている。カラムアンプ１１は、設定された増幅率で画素回路Ｐからの暗信号および明信号の各々を増幅する。
【００３０】
サンプル／ホールド部１２は、スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂ、コンデンサＣ１〜Ｃ３、および演算増幅器３４を含む。サンプル／ホールド部１２の入力端子１２ａは、カラムアンプ１１の出力信号を受ける。スイッチＳ１ａ，Ｓ１ｂは、入力端子１２ａと演算増幅器３４の反転入力端子（−端子）すなわちノードＮ３１との間に直列接続される。コンデンサＣ１は、スイッチＳ１ａ，Ｓ１ｂ間のノードと接地電圧ＶＳＳのラインとの間に接続される。スイッチＳ１ａ，Ｓ１ｂおよびコンデンサＣ１は、第１のサンプル／ホールド回路を構成する。
【００３１】
各サイクル期間において暗信号をサンプリングする場合は、スイッチＳ１ａが導通状態にされるとともにスイッチＳ１ｂが非導通状態にされ、コンデンサＣ１が入力端子１２ａの電圧に充電される。各サイクル期間において暗信号をホールドする場合は、スイッチＳ１ａが非導通状態にされるとともにスイッチＳ１ｂが導通状態にされ、コンデンサＣ１の端子間電圧がノードＮ３１に出力される。スイッチＳ１ａ，Ｓ１ｂが同時に導通することはない。
【００３２】
スイッチＳ２ａ，Ｓ２ｂは、入力端子１２ａとノードＮ３１との間に直列接続される。コンデンサＣ２は、スイッチＳ２ａ，Ｓ２ｂ間のノードと接地電圧ＶＳＳのラインとの間に接続される。スイッチＳ２ａ，Ｓ２ｂおよびコンデンサＣ２は、第２のサンプル／ホールド回路を構成する。
【００３３】
奇数番のサイクル期間において明信号をサンプリングする場合は、スイッチＳ２ａが導通状態にされるとともにスイッチＳ２ｂが非導通状態にされ、コンデンサＣ２が入力端子１２ａの電圧に充電される。その明信号をホールドする場合は、スイッチＳ２ａが非導通状態にされるとともにスイッチＳ２ｂが導通状態にされ、コンデンサＣ２の端子間電圧がノードＮ３１に出力される。スイッチＳ２ａ，Ｓ２ｂが同時に導通することはない。
【００３４】
スイッチＳ３ａ，Ｓ３ｂは、入力端子１２ａとノードＮ３１との間に直列接続される。コンデンサＣ３は、スイッチＳ３ａ，Ｓ３ｂ間のノードと接地電圧ＶＳＳのラインとの間に接続される。スイッチＳ３ａ，Ｓ３ｂおよびコンデンサＣ３は、第３のサンプル／ホールド回路を構成する。
【００３５】
偶数番のサイクル期間において明信号をサンプリングする場合は、スイッチＳ３ａが導通状態にされるとともにスイッチＳ３ｂが非導通状態にされ、コンデンサＣ３が入力端子１３ａの電圧に充電される。その明信号をホールドする場合は、スイッチＳ３ａが非導通状態にされるとともにスイッチＳ３ｂが導通状態にされ、コンデンサＣ２の端子間電圧がノードＮ３１に出力される。スイッチＳ３ａ，Ｓ３ｂが同時に導通することはない。スイッチＳ１ａ〜Ｓ３ａのうちの２つのスイッチが同時に導通することはない。また、スイッチＳ１ｂ〜Ｓ３ｂのうちの２つのスイッチが同時に導通することはない。
【００３６】
演算増幅器３４の出力端子と非反転入力端子（＋端子）とは互いに接続される。演算増幅器３４は、ノードＮ３１の電圧と同じレベルの電圧をサンプル／ホールド部１２の出力電圧として出力する。
【００３７】
比較器１３は、サンプル／ホールド部１２の出力電圧とランプ波信号ＶＲの電圧とを比較し、比較結果を示す信号φ１３を出力する。サンプル／ホールド部１２の出力電圧がランプ波信号ＶＲの電圧よりも低い場合は、信号φ１３は「Ｈ」レベルにされる。サンプル／ホールド部１２の出力電圧がランプ波信号ＶＲの電圧よりも高い場合は、信号φ１３は「Ｌ」レベルにされる。
【００３８】
図４は、サンプル／ホールド部１２の構成を示す回路図である。図４に示すように、スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂの各々は、並列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなるトランスファーゲートで構成されている。スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂに含まれるＰチャネルＭＯＳトランジスタのゲートは、それぞれ制御信号／φＳ１〜／φＳ３，／φＨ１〜／φＨ３を受ける。スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂに含まれるＮチャネルＭＯＳトランジスタのゲートは、それぞれ制御信号φＳ１〜φＳ３，φＨ１〜φＨ３を受ける。制御信号／φＳ１〜／φＳ３，／φＨ１〜／φＨ３は、それぞれ制御信号φＳ１〜φＳ３，φＨ１〜φＨ３の反転信号である。
【００３９】
制御信号φＳ１〜φＳ３，φＨ１〜φＨ３が「Ｈ」レベルにされると、それぞれスイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂが導通する。制御信号φＳ１〜φＳ３，φＨ１〜φＨ３が「Ｌ」レベルにされると、それぞれスイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂが非導通状態になる。
【００４０】
コンデンサＣ１〜Ｃ３の各々は、ＮチャネルＭＯＳトランジスタを含む。コンデンサＣ１に含まれるＮチャネルＭＯＳトランジスタのソースおよびドレインはともに接地電圧ＶＳＳを受け、そのゲートはスイッチＳ１ａ，Ｓ１ｂ間のノードに接続される。コンデンサＣ２に含まれるＮチャネルＭＯＳトランジスタのソースおよびドレインはともに接地電圧ＶＳＳを受け、そのゲートはスイッチＳ２ａ，Ｓ２ｂ間のノードに接続される。コンデンサＣ３に含まれるＮチャネルＭＯＳトランジスタのソースおよびドレインはともに接地電圧ＶＳＳを受け、そのゲートはスイッチＳ３ａ，Ｓ３ｂ間のノードに接続される。
【００４１】
図５（ａ）〜（ｈ）は、このＣＭＯＳイメージセンサ１の動作を示すタイムチャートである。図５（ａ）〜（ｈ）において、このＣＭＯＳイメージセンサ１では、クロック信号に同期して、複数行が所定時間（１サイクル期間）ずつ選択される。図５（ａ）〜（ｈ）では、サイクル１〜サイクル４で４つの行が選択された状態が示されている。各サイクル期間においてスイッチＳ１ａ，Ｓ１ｂが所定時間ずつ導通し、画素回路Ｐから出力された暗信号のサンプリング、ホールド、およびＡ／Ｄ変換が行なわれる。
【００４２】
また、奇数番のサイクル期間においてスイッチＳ２ａが導通して奇数行の画素回路Ｐの明信号がサンプリングされ、そのサイクル期間および次の偶数番のサイクル期間においてスイッチＳ２ｂが導通してその明信号がホールドされ、その明信号のＡ／Ｄ変換が行なわれる。
【００４３】
また、偶数番のサイクル期間においてスイッチＳ３ａが導通して偶数行の画素回路Ｐの明信号がサンプリングされ、そのサイクル期間および次の奇数番のサイクル期間においてスイッチＳ３ｂが導通してその明信号がホールドされ、その明信号のＡ／Ｄ変換が行なわれる。
【００４４】
詳しく説明すると、サイクル１（時刻ｔ０〜ｔ１）では、行走査回路４によって、ある奇数番の行が選択され、その行の各画素回路Ｐから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Ｐにおいて、図３の選択信号ＳＥＬおよびリセット信号ＲＥ１，ＲＥ２がともに「Ｈ」レベルに立ち上げられ、スイッチＳ１ａが導通状態にされる。選択信号ＳＥＬが「Ｈ」レベルにされると、トランジスタ２５が導通してノードＮ２０が信号線ＳＬを介してカラムアンプ１１に接続される。
【００４５】
リセット信号ＲＥ１が「Ｈ」レベルにされると、図３の画素回路Ｐのトランジスタ２２が導通し、トランジスタ２０のゲートが電源電圧ＶＤＤにリセットされ、ノードＮ２０に暗信号が出力される。リセット信号ＲＥ２が「Ｈ」レベルにされると、カラムアンプ１１のスイッチ３３が導通し、カラムアンプ１１の出力電圧がコモンモード電圧にリセットされる。
【００４６】
次にリセット信号ＲＥ１が「Ｌ」レベルにされてトランジスタ２２が非導通状態にされる。次いでリセット信号ＲＥ２が「Ｌ」レベルにされてスイッチ３３が非導通状態にされ、カラムアンプ１１が活性化される。これにより、ノードＮ２０に現れた暗信号がカラムアンプ１１で増幅され、スイッチＳ１ａを介してコンデンサＣ１に与えられる。コンデンサＣ１は、暗信号の電圧に充電される。
【００４７】
次いでスイッチＳ１ａが非導通状態にされると、読出信号ＴＸが「Ｈ」レベルにされるとともに、スイッチＳ２ａが導通状態にされる。読出信号ＴＸが「Ｈ」レベルにされると、トランジスタ２３が導通し、入射光強度に応じたレベルの電流がフォトダイオード２４に流れ、トランジスタ２０のゲート電圧が下降し、ノードＮ２０の電圧が下降する。このときにノードＮ２０に現れる信号が明信号である。この明信号はカラムアンプ１１で増幅され、スイッチＳ２ａを介してコンデンサＣ２に与えられる。コンデンサＣ２は、明信号の電圧に充電される。
【００４８】
次に、スイッチＳ１ｂが導通状態にされ、リセット信号ＲＥ３が「Ｈ」レベルにされ、暗信号のＡ／Ｄ変換がスタンバイされる。スイッチＳ１ｂが導通状態にされると、コンデンサＣ１の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられる。リセット信号ＲＥ３が「Ｌ」レベルに立ち下げられると、暗信号のＡ／Ｄ変換が開始される。暗信号のＡ／Ｄ変換は短時間で終了する。
【００４９】
暗信号のＡ／Ｄ変換が終了すると、スイッチＳ１ｂ，Ｓ２ａが非導通状態にされる。スイッチＳ１ｂ，Ｓ２ａが非導通状態にされると、サンプル／ホールド部１２のノードＮ３１はフローティング状態にされる。
【００５０】
次に、スイッチＳ２ｂが導通状態にされ、コンデンサＣ２の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられ、明信号のＡ／Ｄ変換が開始される。明信号のＡ／Ｄ変換は、入射光強度に応じた長さの時間を要し、サイクル１からサイクル２に亘って行なわれる。
【００５１】
サイクル２（時刻ｔ１〜ｔ２）では、行走査回路４によって、次の偶数番の行が選択され、その行の各画素回路Ｐから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Ｐにおいて、図３の選択信号ＳＥＬおよびリセット信号ＲＥ１，ＲＥ２がともに「Ｈ」レベルに立ち上げられ、スイッチＳ１ａが導通状態にされる。選択信号ＳＥＬが「Ｈ」レベルにされると、トランジスタ２５が導通してノードＮ２０が信号線ＳＬを介してカラムアンプ１１に接続される。
【００５２】
リセット信号ＲＥ１が「Ｈ」レベルにされると、図３の画素回路Ｐのトランジスタ２２が導通し、トランジスタ２０のゲートが電源電圧ＶＤＤにリセットされ、ノードＮ２０に暗信号が出力される。リセット信号ＲＥ２が「Ｈ」レベルにされると、カラムアンプ１１のスイッチ３３が導通し、カラムアンプ１１の出力電圧がコモンモード電圧にリセットされる。
【００５３】
次にリセット信号ＲＥ１が「Ｌ」レベルにされてトランジスタ２２が非導通状態にされる。次いでリセット信号ＲＥ２が「Ｌ」レベルにされてスイッチ３３が非導通状態にされ、カラムアンプ１１が活性化される。これにより、ノードＮ２０に現れた暗信号がカラムアンプ１１で増幅され、スイッチＳ１ａを介してコンデンサＣ１に与えられる。コンデンサＣ１は、暗信号の電圧に充電される。
【００５４】
次いでスイッチＳ１ａが非導通状態にされると、読出信号ＴＸが「Ｈ」レベルにされるとともに、スイッチＳ３ａが導通状態にされる。読出信号ＴＸが「Ｈ」レベルにされると、トランジスタ２３が導通し、入射光強度に応じたレベルの電流がフォトダイオード２４に流れ、トランジスタ２０のゲート電圧が下降し、ノードＮ２０の電圧が下降する。このときにノードＮ２０に現れる信号が明信号である。この明信号はカラムアンプ１１で増幅され、スイッチＳ３ａを介してコンデンサＣ３に与えられる。コンデンサＣ３は、明信号の電圧に充電される。
【００５５】
次に、スイッチＳ２ａが非導通状態にされ、前の行の明信号のＡ／Ｄ変換が終了する。次いでスイッチＳ１ｂが導通状態にされ、リセット信号ＲＥ３が「Ｈ」レベルにされ、暗信号のＡ／Ｄ変換がスタンバイされる。スイッチＳ１ｂが導通状態にされると、コンデンサＣ１の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられる。リセット信号ＲＥ３が「Ｌ」レベルに立ち下げられると、暗信号のＡ／Ｄ変換が開始される。暗信号のＡ／Ｄ変換は短時間で終了する。
【００５６】
暗信号のＡ／Ｄ変換が終了すると、スイッチＳ１ｂ，Ｓ３ａが非導通状態にされる。スイッチＳ１ｂ，Ｓ３ａが非導通状態にされると、サンプル／ホールド部１２のノードＮ３１はフローティング状態にされる。
【００５７】
次に、スイッチＳ３ｂが導通状態にされ、コンデンサＣ３の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられ、明信号のＡ／Ｄ変換が開始される。明信号のＡ／Ｄ変換は、入射光強度に応じた長さの時間を要し、サイクル２からサイクル３に亘って行なわれる。以下同様である。
【００５８】
図６は、実施の形態１の比較例を示す回路図であって、図３と対比される図である。図６を参照して、比較例が実施の形態１と異なる点は、サンプル／ホールド部１２がサンプル／ホールド部３５で置換されている点である。サンプル／ホールド部３５は、サンプル／ホールド部１２からスイッチＳ３ａ，Ｓ３ｂおよびコンデンサＣ３を除去したものである。
【００５９】
図７（ａ）〜（ｇ）は、比較例となるＣＭＯＳイメージセンサの動作を示すタイムチャートであって、図５（ａ）〜（ｈ）と対比される図である。このＣＭＯＳイメージセンサでは、クロック信号に同期して、複数行が所定時間（１サイクル期間）ずつ選択される。図７（ａ）〜（ｇ）では、サイクル１〜サイクル３で３つの行が選択された状態が示されている。各サイクル期間においてスイッチＳ１ａ，Ｓ１ｂが所定時間ずつ導通し、各行の画素回路Ｐの暗信号のサンプリング、ホールド、およびＡ／Ｄ変換が行なわれる。
【００６０】
また、画素回路Ｐの暗信号のサンプリング期間（スイッチＳ１ａの導通期間）が終了してから暗信号のホールド期間（スイッチＳ１ｂの導通期間）が終了するまでスイッチＳ２ａが導通して画素回路Ｐの明信号がサンプリングされる。
【００６１】
また、画素回路Ｐの暗信号のホールド期間（スイッチＳ１ｂの導通期間）が終了してから暗信号のサンプリング期間（スイッチＳ１ａの導通期間）が終了するまでスイッチＳ２ｂが導通して画素回路Ｐの明信号がホールドされ、Ａ／Ｄ変換が行なわれる。
【００６２】
詳しく説明すると、サイクル１（時刻ｔ０〜ｔ１）では、行走査回路４によって、ある奇数番の行が選択され、その行の各画素回路Ｐから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Ｐにおいて、図６の選択信号ＳＥＬおよびリセット信号ＲＥ１，ＲＥ２がともに「Ｈ」レベルに立ち上げられ、スイッチＳ１ａが導通状態にされる。選択信号ＳＥＬが「Ｈ」レベルにされると、トランジスタ２５が導通してノードＮ２０が信号線ＳＬを介してカラムアンプ１１に接続される。
【００６３】
リセット信号ＲＥ１が「Ｈ」レベルにされると、図６の画素回路Ｐのトランジスタ２２が導通し、トランジスタ２０のゲートが電源電圧ＶＤＤにリセットされ、ノードＮ２０に暗信号が出力される。リセット信号ＲＥ２が「Ｈ」レベルにされると、カラムアンプ１１のスイッチ３３が導通し、カラムアンプ１１の出力電圧がコモンモード電圧にリセットされる。
【００６４】
次にリセット信号ＲＥ１が「Ｌ」レベルにされてトランジスタ２２が非導通状態にされる。次いでリセット信号ＲＥ２が「Ｌ」レベルにされてスイッチ３３が非導通状態にされ、カラムアンプ１１が活性化される。これにより、ノードＮ２０に現れた暗信号がカラムアンプ１１で増幅され、スイッチＳ１ａを介してコンデンサＣ１に与えられる。コンデンサＣ１は、暗信号の電圧に充電される。
【００６５】
次いでスイッチＳ１ａが非導通状態にされると、読出信号ＴＸが「Ｈ」レベルにされるとともに、スイッチＳ２ａが導通状態にされる。読出信号ＴＸが「Ｈ」レベルにされると、トランジスタ２３が導通し、入射光強度に応じたレベルの電流がフォトダイオード２４に流れ、トランジスタ２０のゲート電圧が下降し、ノードＮ２０の電圧が下降する。このときにノードＮ２０に現れる信号が明信号である。この明信号はカラムアンプ１１で増幅され、スイッチＳ２ａを介してコンデンサＣ２に与えられる。コンデンサＣ２は、明信号の電圧に充電される。
【００６６】
次に、スイッチＳ１ｂが導通状態にされ、リセット信号ＲＥ３が「Ｈ」レベルにされ、暗信号のＡ／Ｄ変換がスタンバイされる。スイッチＳ１ｂが導通状態にされると、コンデンサＣ１の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられる。リセット信号ＲＥ３が「Ｌ」レベルに立ち下げられると、暗信号のＡ／Ｄ変換が開始される。暗信号のＡ／Ｄ変換は短時間で終了する。
【００６７】
暗信号のＡ／Ｄ変換が終了すると、スイッチＳ１ｂ，Ｓ２ａが非導通状態にされる。スイッチＳ１ｂ，Ｓ２ａが非導通状態にされると、サンプル／ホールド部１２のノードＮ３１はフローティング状態にされる。
【００６８】
次に、スイッチＳ２ｂが導通状態にされ、コンデンサＣ２の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられ、明信号のＡ／Ｄ変換が開始される。明信号のＡ／Ｄ変換は、入射光強度に応じた長さの時間を要し、サイクル１からサイクル２に亘って行なわれる。
【００６９】
サイクル２（時刻ｔ１〜ｔ２）では、行走査回路４によって、次の偶数番の行が選択され、その行の各画素回路Ｐから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Ｐにおいて、図６の選択信号ＳＥＬおよびリセット信号ＲＥ１，ＲＥ２がともに「Ｈ」レベルに立ち上げられ、スイッチＳ１ａが導通状態にされる。選択信号ＳＥＬが「Ｈ」レベルにされると、トランジスタ２５が導通してノードＮ２０が信号線ＳＬを介してカラムアンプ１１に接続される。
【００７０】
リセット信号ＲＥ１が「Ｈ」レベルにされると、図３の画素回路Ｐのトランジスタ２２が導通し、トランジスタ２０のゲートが電源電圧ＶＤＤにリセットされ、ノードＮ２０に暗信号が出力される。リセット信号ＲＥ２が「Ｈ」レベルにされると、カラムアンプ１１のスイッチ３３が導通し、カラムアンプ１１の出力電圧がコモンモード電圧にリセットされる。
【００７１】
次にリセット信号ＲＥ１が「Ｌ」レベルにされてトランジスタ２２が非導通状態にされる。次いでリセット信号ＲＥ２が「Ｌ」レベルにされてスイッチ３３が非導通状態にされ、カラムアンプ１１が活性化される。これにより、ノードＮ２０に現れた暗信号がカラムアンプ１１で増幅され、スイッチＳ１ａを介してコンデンサＣ１に与えられる。コンデンサＣ１は、暗信号の電圧に充電される。
【００７２】
次いでスイッチＳ１ａが非導通状態にされて暗信号のサンプリングが終了するとともに、スイッチＳ２ｂが非導通状態にされて明信号のホールドおよびＡ／Ｄ変換が終了する。次に、読出信号ＴＸが「Ｈ」レベルにされるとともに、スイッチＳ２ａが導通状態にされる。読出信号ＴＸが「Ｈ」レベルにされると、トランジスタ２３が導通し、入射光強度に応じたレベルの電流がフォトダイオード２４に流れ、トランジスタ２０のゲート電圧が下降し、ノードＮ２０の電圧が下降する。このときにノードＮ２０に現れる信号が明信号である。この明信号はカラムアンプ１１で増幅され、スイッチＳ２ａを介してコンデンサＣ２に与えられる。コンデンサＣ２は、明信号の電圧に充電される。
【００７３】
次に、スイッチＳ１ｂが導通状態にされ、リセット信号ＲＥ３が「Ｈ」レベルにされ、暗信号のＡ／Ｄ変換がスタンバイされる。スイッチＳ１ｂが導通状態にされると、コンデンサＣ１の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられる。リセット信号ＲＥ３が「Ｌ」レベルに立ち下げられると、暗信号のＡ／Ｄ変換が開始される。暗信号のＡ／Ｄ変換は短時間で終了する。
【００７４】
暗信号のＡ／Ｄ変換が終了すると、スイッチＳ１ｂ，Ｓ２ａが非導通状態にされる。スイッチＳ１ｂ，Ｓ２ａが非導通状態にされると、サンプル／ホールド部１２のノードＮ３１はフローティング状態にされる。
【００７５】
次に、スイッチＳ２ｂが導通状態にされ、コンデンサＣ２の端子間電圧がノードＮ３１に与えられ、演算増幅器３４でバッファリングされて比較器１３に与えられ、明信号のＡ／Ｄ変換が開始される。明信号のＡ／Ｄ変換は、入射光強度に応じた長さの時間を要し、サイクル２からサイクル３に亘って行なわれる。以下同様である。
【００７６】
このように比較例では、図７（ａ）〜（ｇ）のたとえばサイクル２の動作から分かるように、（Ｎ−１）行の画素回路Ｐの明信号をホールドしてＡ／Ｄ変換している間にＮ行の画素回路Ｐの暗信号をサンプリングし、Ｎ行の画素回路Ｐの明信号をサンプリングしている間にＮ行の暗信号をホールドしてＡ／Ｄ変換している。ただし、Ｎは２以上の整数である。
【００７７】
これに対して本実施の形態１では、図５（ａ）〜（ｈ）たとえばサイクル２の動作から分かるように、（Ｎ−１）行の画素回路Ｐの明信号をホールドしてＡ／Ｄ変換している間に、Ｎ行の画素回路Ｐの暗信号をサンプリングし、さらに、Ｎ行の画素回路Ｐの明信号をサンプリングしている。また、Ｎ行の画素回路Ｐの明信号をサンプリングしている間にＮ行の暗信号をホールドしてＡ／Ｄ変換している。したがって、本実施の形態１では、比較例よりもＡ／Ｄ変換を高速に行なうことができる。
【００７８】
[実施の形態２]
図８は、本願の実施の形態２によるＣＭＯＳイメージセンサに含まれるサンプル／ホールド部４０の構成を示す回路図であって、図４と対比される図である。図８において、このサンプル／ホールド部４０が図４のサンプル／ホールド部１２と異なる点は、Ｍ組（ただし、Ｍは４以上の整数である）のサンプル／ホールド回路が並列接続されている点である。
【００７９】
すなわち、サンプル／ホールド部４０は、入力端子１２ａ、スイッチＳ１ａ〜ＳＭａ，Ｓ１ｂ〜ＳＭｂ、コンデンサＣ１〜ＣＭ、および演算増幅器３５を含む。スイッチＳ１ａ〜ＳＭａの一方端子はともに入力端子１２ａに接続され、それらの他方端子はそれぞれスイッチＳ１ｂ〜ＳＭｂの一方端子に接続され、スイッチＳ１ｂ〜ＳＭｂの他方端子はともに演算増幅器３５の非反転入力端子に接続される。
【００８０】
スイッチＳ１ａ〜ＳＭａ，Ｓ１ｂ〜ＳＭｂの各々は、並列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなるトランスファーゲートで構成されている。スイッチＳ１ａ〜ＳＭａ，Ｓ１ｂ〜ＳＭｂに含まれるＰチャネルＭＯＳトランジスタのゲートは、それぞれ制御信号／φＳ１〜／φＳＭ，／φＨ１〜／φＨＭを受ける。スイッチＳ１ａ〜ＳＭａ，Ｓ１ｂ〜ＳＭｂに含まれるＮチャネルＭＯＳトランジスタのゲートは、それぞれ制御信号φＳ１〜φＳＭ，φＨ１〜φＨＭを受ける。制御信号／φＳ１〜／φＳＭ，／φＨ１〜／φＨＭは、それぞれ制御信号φＳ１〜φＳＭ，φＨ１〜φＨＭの反転信号である。
【００８１】
制御信号φＳ１〜φＳＭ，φＨ１〜φＨＭが「Ｈ」レベルにされると、それぞれスイッチＳ１ａ〜ＳＭａ，Ｓ１ｂ〜ＳＭｂが導通する。制御信号φＳ１〜φＳＭ，φＨ１〜φＨＭが「Ｌ」レベルにされると、それぞれスイッチＳ１ａ〜ＳＭ３ａ，Ｓ１ｂ〜ＳＭｂが非導通状態になる。
【００８２】
コンデンサＣ１〜ＣＭの各々は、ＮチャネルＭＯＳトランジスタを含む。コンデンサＣ１〜ＣＭに含まれるＮチャネルＭＯＳトランジスタのソースおよびドレインはともに接地電圧ＶＳＳを受け、それらのゲートはそれぞれスイッチＳ１ａ〜ＳＭａの他方端子に接続される。
【００８３】
演算増幅器３４の出力端子は、その反転入力端子に接続される。演算増幅器３４は、その非反転入力端子（ノードＮ３１）の電圧と同じレベルの電圧をサンプル／ホールド部４０の出力電圧として出力する。
【００８４】
スイッチＳ１ａ，Ｓ１ｂおよびコンデンサＣ１からなる第１のサンプル／ホールド回路は、各サイクル期間において暗信号をサンプリングおよびホールドするために使用される。スイッチＳｍａ，ＳｍｂおよびコンデンサＣｍからなる第ｍのサンプル／ホールド回路は、明信号をサンプリングおよびホールドするために使用される。ただし、ｍは２以上でＭ以下の整数である。第２〜第Ｍのサンプル／ホールド回路は、１サイクル期間ずつ順次選択され、選択されたサイクル期間において明信号をサンプル／ホールドする。
【００８５】
たとえば、第１〜第（Ｍ−１）行の画素回路Ｐの暗信号および明信号を読み出す場合、第１〜第（Ｍ−１）行の画素回路Ｐの暗信号は第１のサンプル／ホールド回路によってサンプル／ホールドされ、第１〜第（Ｍ−１）行の画素回路Ｐの明信号はそれぞれ第２〜第Ｍのサンプル／ホールド回路によってサンプル／ホールドされる。
【００８６】
すなわち、第１行の画素回路Ｐの暗信号および明信号はそれぞれ第１および第２のサンプル／ホールド回路によってサンプル／ホールドされ、第２行の画素回路Ｐの暗信号および明信号はそれぞれ第１および第３のサンプル／ホールド回路によってサンプル／ホールドされ、第（Ｍ−１）行の画素回路Ｐの暗信号および明信号はそれぞれ第１および第Ｍのサンプル／ホールド回路によってサンプル／ホールドされる。
【００８７】
この実施の形態２でも、実施の形態１と同じ効果が得られる。
[実施の形態３]
図９は、本願の実施の形態３によるＣＭＯＳイメージセンサに含まれるサンプル／ホールド部４５の構成を示す回路図であって、図４と対比される図である。図９において、このサンプル／ホールド部４５が図４のサンプル／ホールド部１２と異なる点は、スイッチＳ０が追加されている点である。
【００８８】
スイッチＳ０の一方端子はリセット電圧ＶＲＥを受け、その他方端子はノードＮ３１に接続される。リセット電圧ＶＲＥは、暗信号の電圧に近い電圧、たとえばサンプル／ホールド部４５の前段のカラムアンプ１１のコモンモード電圧に設定されている。
【００８９】
スイッチＳ０は、並列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなるトランスファーゲートで構成されている。スイッチＳ０に含まれるＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのゲートは、それぞれリセット信号ＲＥ４およびその反転信号／ＲＥ４を受ける。
【００９０】
リセット信号ＲＥ４は、ホールド用の全スイッチＳ１ｂ〜Ｓ３ｂが非導通状態にされている期間に「Ｈ」レベルにされ、それ以外の期間は「Ｌ」レベルにされる。リセット信号ＲＥ４が「Ｈ」レベルにされると、スイッチＳ０が導通し、ノードＮ３１がリセット電圧ＶＲＥにリセットされる。リセット信号ＲＥ４が「Ｌ」レベルにされると、スイッチＳ０が非導通になる。
【００９１】
この実施の形態３では、ホールド用の全スイッチＳ１ｂ〜Ｓ３ｂが非導通状態にされている期間にノードＮ３１をリセット電圧ＶＲＥにリセットするので、ノードＮ３１の寄生容量によってＡ／Ｄ変換結果に誤差が発生するのを防止することができる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９３】
１  ＣＭＯＳイメージセンサ、１ａ  半導体基板、２  画素アレイ、３  制御回路、４  行走査回路、５，６  デジタル化回路、７  列走査回路、８  デジタル信号処理回路、ＴＯ  出力端子群、Ｐ  画素回路、ＣＬ  制御信号線群、ＳＬ  信号線、１０  Ａ／Ｄコンバータ、１１  カラムアンプ、１２，３５，４０，４５  サンプル／ホールド部、１３  比較器、１４  ラッチ回路、１５  バイアス発生回路、１６  ランプ波発生回路、１７  カウンタ、２０，２２，２３，２５  ＮチャネルＭＯＳトランジスタ、２１  定電流源、２４  フォトダイオード、３０，３４  演算増幅器、３１，３２  可変容量コンデンサ、３３，Ｓ１ａ〜ＳＭａ，Ｓ１ｂ〜ＳＭｂ  スイッチ、Ｃ１〜ＣＭ  コンデンサ。
【図１】
2015091081.tif 000003
【図２】
2015091081.tif 000004
【図３】
2015091081.tif 000005
【図４】
2015091081.tif 000006
【図５】
2015091081.tif 000007
【図６】
2015091081.tif 000008
【図７】
2015091081.tif 000009
【図８】
2015091081.tif 000010
【図９】
2015091081.tif 000011