(57)【要約】【課題】本発明は、積層セラミックキャパシタ及びその製造方法に関する。【解決手段】本発明は、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、上記活性層の上部及び下部にそれぞれ形成された上部及び下部カバー層と、上記セラミック本体の両端面に形成された第１及び第２外部電極と、を含み、上記セラミック本体の厚さをＴ、上記活性層の厚さをＳ、上記下部カバー層の厚さをＣ、最下部における内部電極の長さ方向端部からそれに最も近い外部電極のバンドの端部までの距離をＡと規定するとき、０．２５≦Ｓ／Ｔ≦０．７５及び３≦Ａ／Ｃ≦１０の範囲を満たす積層セラミックキャパシタを提供する。【選択図】図２
2015023270.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されたセラミック本体と、
前記誘電体層を介して形成され、前記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、
前記活性層の上部及び下部にそれぞれ形成された上部及び下部カバー層と、
前記セラミック本体の両端面に形成された第１及び第２外部電極と、を含み、
前記セラミック本体の厚さをＴ、前記活性層の厚さをＳ、前記下部カバー層の厚さをＣ、最下部における内部電極の長さ方向端部からそれに最も近い外部電極のバンドの端部までの距離をＡと規定するとき、０．２５≦Ｓ／Ｔ≦０．７５及び３≦Ａ／Ｃ≦１０の範囲を満たす、積層セラミックキャパシタ。
【請求項２】
前記セラミック本体の厚さは、８０μｍ以下である、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記下部カバー層の厚さは、前記上部カバー層の厚さに比べて厚く形成される、請求項１または２に記載の積層セラミックキャパシタ。
【請求項４】
前記セラミック本体の両端面に前記第１及び第２外部電極を覆うように第１及び第２めっき層が形成される、請求項１から３のいずれか1項に記載の積層セラミックキャパシタ。
【請求項５】
前記第１及び第２めっき層の厚さは、５μｍ以下である、請求項４に記載の積層セラミックキャパシタ。
【請求項６】
複数のセラミックグリーンシートを用意する段階と、
前記それぞれのセラミックグリーンシート上において対向する方向に交互に露出するように複数の第１及び第２内部電極を形成する段階と、
前記第１及び第２内部電極が形成された複数のセラミックグリーンシートを積層して予備積層体を形成する段階と、
前記予備積層体の上部及び下部にセラミックグリーンシートを積層し、上部及び下部カバー層を形成してセラミック積層体を形成する段階と、
前記セラミック積層体を焼成してセラミック本体を形成する段階と、
前記セラミック本体の両端面に前記第１及び第２内部電極の露出部分と接触して電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、
前記セラミック本体の厚さをＴ、前記予備積層体の厚さをＳ、前記下部カバー層の厚さをＣ、最下部における内部電極の長さ方向端部からそれに最も近い外部電極のバンドの端部までの距離をＡと規定するとき、０．２５≦Ｓ／Ｔ≦０．７５及び３≦Ａ／Ｃ≦１０の範囲を満たすように前記上部及び下部カバー層、前記第１及び第２内部電極及び前記第１及び第２外部電極を形成する、積層セラミックキャパシタの製造方法。
【請求項７】
前記セラミック本体の厚さが８０μｍ以下になるように前記セラミックグリーンシートを積層する、請求項６に記載の積層セラミックキャパシタの製造方法。
【請求項８】
前記上部及び下部カバー層を形成する段階は、前記下部カバー層の厚さを前記上部カバー層の厚さに比べて厚く形成する、請求項６または７に記載の積層セラミックキャパシタの製造方法。
【請求項９】
前記第１及び第２外部電極を形成する段階の後に、前記セラミック本体の両端面に前記第１及び第２外部電極を覆うように第１及び第２めっき層を形成する段階をさらに行う、請求項６から８のいずれか１項に記載の積層セラミックキャパシタの製造方法。
【請求項１０】
前記第１及び第２めっき層の厚さが５μｍ以下になるように前記第１及び第２めっき層を形成する、請求項９に記載の積層セラミックキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及びその製造方法に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。
【０００３】
このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。
【０００４】
上記積層セラミックキャパシタは、セラミックシート上にシートの面積より小さい一定厚さの内部電極を印刷してから積層するため、内部電極が形成されていないマージン部と内部電極が形成された誘電体層との段差が必然的に発生する。
【０００５】
特に、このような段差は最外郭の内部電極が形成された部分において激しくなる。
【０００６】
このように段差が発生すると、熱衝撃または実装後の印刷回路基板における曲げによる応力が加えられた場合、誘電体層において一部が剥離されるデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ）やクラックが発生しかねない。
【０００７】
これにより、上記デラミネーションやクラックを通じて湿気やその他の異物などが内部電極の露出面に浸透するようになって、積層セラミックキャパシタの絶縁抵抗及び信頼性の低下などの問題をもたらす可能性がある。
【０００８】
下記特許文献１には、積層セラミックキャパシタが記載されているが、セラミック本体に対する活性層の比率、下部カバー層の厚さに対する最下部における内部電極の長さ方向端部からそれに最も近い外部電極のバンドの端部までの距離の比率に関する数値限定は開示されていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】韓国公開特許第１０−２００１−００８９７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
当技術分野では、内部電極が形成されていないマージン部と内部電極が形成された誘電体層との段差を最大限に補償することで、熱衝撃または実装後の印刷回路基板における曲げによる応力のような機械的衝撃によってデラミネーションやクラックが発生することを抑制できる積層セラミックキャパシタに対する新たな方案が求められていた。
【課題を解決するための手段】
【００１１】
本発明の一側面は、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、上記活性層の上部及び下部にそれぞれ形成された上部及び下部カバー層と、上記セラミック本体の両端面に形成された第１及び第２外部電極と、を含み、上記セラミック本体の厚さをＴ、上記活性層の厚さをＳ、上記下部カバー層の厚さをＣ、最下部における内部電極の長さ方向端部からそれに最も近い外部電極のバンドの端部までの距離をＡと規定するとき、０．２５≦Ｓ／Ｔ≦０．７５及び３≦Ａ／Ｃ≦１０の範囲を満たす積層セラミックキャパシタを提供する。
【００１２】
本発明の一実施形態において、上記セラミック本体の厚さは、８０μｍ以下であることができる。
【００１３】
本発明の一実施形態において、上記下部カバー層の厚さは、上記上部カバー層の厚さに比べて厚く形成されることができる。
【００１４】
本発明の一実施形態において、上記セラミック本体の両端面に上記第１及び第２外部電極を覆うように第１及び第２めっき層が形成されることができる。
【００１５】
本発明の一実施形態において、上記第１及び第２めっき層の厚さは、５μｍ以下であることができる。
【００１６】
本発明の他の側面は、複数のセラミックグリーンシートを用意する段階と、上記それぞれのセラミックグリーンシート上において対向する方向に交互に露出するように複数の第１及び第２内部電極を形成する段階と、上記第１及び第２内部電極が形成された複数のセラミックグリーンシートを積層して予備積層体を形成する段階と、上記予備積層体の上部及び下部にセラミックグリーンシートを積層し、上部及び下部カバー層を形成してセラミック積層体を形成する段階と、上記セラミック積層体を焼成してセラミック本体を形成する段階と、上記セラミック本体の両端面に上記第１及び第２内部電極の露出部分と接触して電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、上記セラミック本体の厚さをＴ、上記予備積層体の厚さをＳ、上記下部カバー層の厚さをＣ、最下部における内部電極の長さ方向端部からそれに最も近い外部電極のバンドの端部までの距離をＡと規定するとき、０．２５≦Ｓ／Ｔ≦０．７５及び３≦Ａ／Ｃ≦１０の範囲を満たすように上記上部及び下部カバー層、上記第１及び第２内部電極及び上記第１及び第２外部電極を形成する積層セラミックキャパシタの製造方法を提供する。
【発明の効果】
【００１７】
本発明の一実施形態によると、セラミック本体の段差を補償することで、熱衝撃または実装後の印刷回路基板における曲げによる応力のような機械的衝撃によってデラミネーションやクラックが発生することを抑制するとともに、内部電極の露出面に湿気またはその他の異物が浸透することを防いで積層セラミックキャパシタの絶縁抵抗の劣化を防止し、信頼性を向上させることができる効果がある。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図２】図１の積層セラミックキャパシタを長さ方向に切断して示した断面図である。
【図３】本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図４】図２の積層セラミックキャパシタを長さ方向に切断して示した断面図である。
【発明を実施するための形態】
【００１９】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２０】
本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同一の概念で用いられることができる。
【００２１】
また、本実施形態では、説明の便宜のために、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右両端面、これと直交する面を左右側面に設定してともに説明する。
【００２２】
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有する活性層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成された第１及び第２外部電極１３１、１３２と、を含む。
【００２３】
セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成することで形成されるが、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に示されるものに限定されない。
【００２４】
また、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されていることができる。
【００２５】
このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分である活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、を含むことができる。
【００２６】
活性層１１５は、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２を繰り返し積層して形成されることができる。
【００２７】
このとき、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に応じて任意に変更することができ、焼成後の１層の厚さが０．０１〜１．００μｍになるように構成することが好ましいが、本発明はこれに限定されない。
【００２８】
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されない。
【００２９】
上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができる。
【００３０】
上部及び下部カバー層１１２、１１３は、単一または二つ以上の誘電体層を活性層１１５の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。
【００３１】
第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極であり、誘電体層１１１に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層１１１の積層方向に沿って両端面を通じて交互に露出するように形成されることができ、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。
【００３２】
即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面を通じて交互に露出した部分によって第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００３３】
これにより、第１及び第２外部電極１３１、１３２に電圧が印可されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が重畳する領域の面積と比例するようになる。
【００３４】
このような第１及び第２内部電極１２１、１２２の厚さは、用途によって決定されることができる。例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内にあるように決定することができるが、本発明はこれに限定されない。
【００３５】
また、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。
【００３６】
なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
【００３７】
第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによってセラミック本体１１０の長さ方向両端面を覆う頭部１３１ａ、１３２ａと、頭部１３１ａ、１３２ａから延長されてセラミック本体１１０の上下面及び側面のうち一部を覆うバンド１３１ｂ、１３２ｂと、を含むことができる。
【００３８】
このとき、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）またはこれらの合金であることができるが、本発明はこれに限定されない。
【００３９】
一方、セラミック本体１１０の両端面には、第１及び第２外部電極１３１、１３２を覆うように第１及び第２めっき層（図示せず）がさらに形成されることができる。
【００４０】
このような第１及び第２めっき層は、外部電極上にめっきされる過程において収縮または引張応力が生じてセラミック本体１１０にクラックが発生することを防止する効果をさらに増大させることができる。
【００４１】
上記第１及び第２めっき層の厚さは、セラミック本体１１０に水分が浸透するという信頼性不良を防止するために、５μｍ以下に調節されることができるが、本発明はこれに限定されない。
【００４２】
第１及び第２外部電極１３１、１３２には、印刷回路基板への実装時に段差が主に発生する第１及び第２内部電極１２１、１２２の端部との距離及びセラミック本体１１０の厚さ及び活性層１１５の厚さを調節することで、曲げクラックやデラミネーションの発生を低減させて信頼性を高める必要があった。
【００４３】
本実施形態では、セラミック本体１１０の全体厚さをＴ、活性層１１５の全体厚さをＳ、下部カバー層１１３の厚さをＣ、最下部における第２内部電極１２２の長さ方向端部からそれに最も近い第１外部電極１３１のバンド１３１ｂの端部まで距離をＡと規定する。
【００４４】
ここで、セラミック本体１１０の全体厚さはセラミック本体１１０の上面から下面までの距離、活性層１１５の全体厚さは活性層１１５の最上部に形成された第１内部電極１２１の上面から活性層１１５の最下部に形成された第２内部電極１２２の下面までの距離、下部カバー層１１３の厚さＣは活性層１１５の厚さ方向最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面までの距離を意味する。外部電極のバンドの端部は、例えば、下部カバー層上の外部電極の形成領域と非形成領域の境界とすることができる。
【００４５】
このとき、デラミネーションや曲げクラックの発生を低減させて信頼性を高めることができる範囲は、０．２５≦Ｓ／Ｔ≦０．７５及び３≦Ａ／Ｃ≦１０になる。
【００４６】
即ち、収縮率差異によって応力が集中する内部電極の端部からめっきによってめっき応力が集中する外部電極の端部までの距離を一定距離以上に具現することで曲げクラックを防止することができる。
【００４７】
このとき、Ｓ／Ｔが０．２５未満である場合は、曲げクラックが発生するという問題点が発生する可能性があり、Ｓ／Ｔが０．７５を超過すると、デラミネーションが発生するおそれがある。
【００４８】
また、Ａ／Ｃが３未満である場合は、収縮率差異によって印刷回路基板の曲げによる応力のような機械的衝撃が集中する部分がセラミック本体１１０の段差が生じる部分と一致したり、近くに設定されることが原因で曲げクラックの発生率が増加する可能性がある。
【００４９】
なお、Ａ／Ｃが１０を超過する場合は、ＢＤＶが低下するおそれがある。
【００５０】
図３及び図４は、本発明の他の実施形態による積層セラミックキャパシタ１００'を示したものである。
【００５１】
図３及び図４を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００'は、上部カバー層１１２より下部カバー層１１３の誘電体層の積層数が多いため、下部カバー層１１３の厚さが上部カバー層１１２に比べてさらに厚い厚さを有することができる。
【００５２】
上記構造によると、一実施形態の曲げクラック及びデラミネーションを防止するとともに、アコースティックノイズを減らすことができる効果をさらに期待することができるようになる。その他の事項は、上記一実施形態と同一であるため、これに関する詳細な説明は省略する。
【００５３】
以下では、積層セラミックキャパシタに含まれる構成要素の寸法と曲げクラック、デラミネーション及びＢＤＶ低下の発生頻度との関係について説明する。
【００５４】
本発明の実施例及び比較例による積層セラミックキャパシタは、以下の通り製作された。
【００５５】
まず、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥し、所定の厚さを有するように製造された複数のセラミックグリーンシートを用意する。
【００５６】
その後、上記それぞれのセラミックグリーンシート上に上記セラミックグリーンシートのＬ方向において対向する両端面を通じて露出するように内部電極用導電性ペーストを塗布し、Ｔ方向に沿って上記積層セラミックキャパシタの両端面を通じて交互に露出する複数の第１及び第２内部電極１２１、１２２を形成する。
【００５７】
このとき、上記導電性ペーストの塗布には、スクリーン方式などが用いられることができるが、本発明はこれに限定されない。
【００５８】
次に、第１及び第２内部電極１２１、１２２が形成された複数のセラミックグリーンシートをＴ方向に積層して予備積層体を形成する。
【００５９】
また、上記予備積層体の上部及び下部に内部電極が形成されていないセラミックグリーンシートをそれぞれ積層してセラミック積層体を形成する。
【００６０】
このとき、上記内部電極が形成されていないセラミックグリーンシートは、上記予備積層体の上部及び下部にそれぞれ少なくとも一つ以上積層することができるが、本発明は上記内部電極が形成されていないセラミックグリーンシートの積層数に限定されるものではない。
【００６１】
また、必要に応じて、内部電極が形成されていないセラミックグリーンシートは、第１及び第２内部電極１２１、１２２が形成された上記予備積層体の下部に上部よりさらに多く積層されることができる。
【００６２】
次いで、上記セラミック積層体を８５℃において約１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）する。
【００６３】
このとき、上記圧縮成形されたセラミック積層体の厚さをＴ、複数の第１及び第２内部電極１２１、１２２を含む活性層１１５の厚さをＳと規定するとき、第１及び第２内部電極１２１、１２２が形成されたセラミックグリーンシート及び内部電極が形成されていないセラミックグリーンシートが０．２５≦Ｓ／Ｔ≦０．７５の範囲を満たすように積層する。
【００６４】
続いて、上記圧縮成形が完了したセラミック積層体を個別のチップ状に切断し、切断されたチップを大気雰囲気で約２３０℃、約６０時間維持して脱バインダーを行った。
【００６５】
その後、約１２００℃において第１及び第２内部電極１２１、１２２が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１から１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成してセラミック本体１１０を形成する。
【００６６】
このとき、焼成後のセラミック本体１１０の厚さは、それぞれ１５０ｍｍ、１００ｍｍ、８０ｍｍ及び５０ｍｍになるように製作し、製作公差は±０．１ｍｍ内の範囲に決定する。
【００６７】
次に、セラミック本体１１０の両端面に第１及び第２外部電極１３１、１３２を形成する。
【００６８】
第１及び第２外部電極１３１、１３２は、セラミック本体１１０の両端面を覆って第１及び第２内部電極１２１、１２２と電気的に連結される頭部１３１ａ、１３２ａと、セラミック本体１１０の上下面及び側面のうち一部を覆うバンド１３１ｂ、１３２ｂと、を含むことができる。
【００６９】
このとき、下部カバー層１１３の厚さをＣ、最下部における第２内部電極１２２のＬ方向端部からそれに最も近い第１外部電極１３１のバンド１３１ｂの端部までの距離をＡと規定するとき、下部カバー層１１３、第２内部電極１２２及び第１外部電極１３１のバンド１３１ｂが３≦Ａ／Ｃ≦１０の範囲を満たすように形成することができる。
【００７０】
第１内部電極１２１のＬ方向におけるマージン部の長さ及び第２外部電極１３２のバンド１３２ｂの長さは、それぞれ第２内部電極１２２のＬ方向におけるマージン部の長さ及び第１外部電極１３１のバンド１３１ｂの長さと類似して設定されることが好ましいが、本発明はこれに限定されない。
【００７１】
次いで、必要に応じて、めっき工程を行ってセラミック本体１１０の両端面に第１及び第２外部電極１３１、１３２を覆うように第１及び第２めっき層を形成することができる。
【００７２】
このとき、上記第１及び第２めっき層のうち一方の厚さは、５μｍ以下になるようにすることが好ましいが、本発明はこれに限定されない。
【００７３】
このように積層セラミックキャパシタを製作した後、曲げクラック、デラミネーション及びＢＤＶ低下の発生頻度数を測定する実験を行った。
【００７４】
図２に示されているように、積層セラミックキャパシタ１００のセラミック本体１１０におけるＷ方向中心部でＬ方向及びＴ方向に切開した断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準にそれぞれの寸法を測定した。
【００７５】
ここで、Ａ、Ｃ、Ｓ及びＴは、上記の通り、セラミック本体１１０の全体厚さをＴ、活性層１１５の全体厚さをＳ、下部カバー層１１３の厚さをＣ、第２内部電極１２２のＬ方向端部からそれに最も近い第１外部電極１３１のバンド１３１ｂのＬ方向端部までの距離をＡと規定した。
【００７６】
下記表１のデータはセラミック本体１１０の厚さが５０ｍｍ、下記表２のデータはセラミック本体１１０の厚さが８０ｍｍ、下記表３のデータはセラミック本体１１０の厚さが１００ｍｍ及び下記表４のデータはセラミック本体１１０の厚さが１５０ｍｍである場合における積層セラミックキャパシタのＳ／Ｔ及びＡ／Ｃによる曲げクラック、デラミネーション及びＢＤＶ低下の発生頻度数を示したものである。
【００７７】
下記曲げクラック、デラミネーション及びＢＤＶ低下の数値は、各サンプル別に２００個ずつ実験してそのうち不良が発生した数を示したものである。
【００７８】
【表１】
2015023270.tif 000003
2015023270.tif 000004
2015023270.tif 000005
【００７９】
【表２】
2015023270.tif 000006
2015023270.tif 000007
【００８０】
【表３】
2015023270.tif 000008
2015023270.tif 000009
【００８１】
【表４】
2015023270.tif 000010
2015023270.tif 000011
【００８２】
上記表１において、Ｓ／Ｔが０．２５以上０．７５以下であるサンプル１３〜３６を参照すると、Ａ／Ｃが３以上１０以下である場合、曲げクラック及びデラミネーションが発生せず、ＢＤＶ低下もないことが分かる。
【００８３】
しかし、Ｓ／Ｔが０．２５以上０．７５以下であっても、Ａ／Ｃが３未満であるサンプル１３、１９、２５及び３１は曲げクラックが発生しており、Ａ／Ｃが１０を超過するサンプル１８、２４、３０及び３６はＢＤＶが低下するという問題点があることが分かる。
【００８４】
また、Ｓ／Ｔが０．２５未満であるサンプルのうちサンプル５及び１１は、Ａ／Ｃが１０以下である場合にもＢＤＶが低下するという問題点があることが分かる。
【００８５】
なお、Ｓ／Ｔが０．７５を超過するサンプルのうちサンプル３８〜４１は、Ａ／Ｃが３〜１０の範囲を満たしても、曲げクラックが発生するのみならず、デラミネーションも激しく発生することが分かる。
【００８６】
上記表２において、Ｓ／Ｔが０．２５以上０．７５以下であるサンプル１３〜３６は、Ａ／Ｃが３以上１０以下である場合、曲げクラック及びデラミネーションが発生せず、ＢＤＶ低下もないことが分かる。
【００８７】
しかし、Ｓ／Ｔが０．２５以上０．７５以下であっても、Ａ／Ｃが３未満であるサンプル１３、１９、２５及び３１は曲げクラックが発生しており、Ａ／Ｃが１０を超過するサンプル１８、２４、３０及び３６はＢＤＶが低下するという問題点があることが分かる。
【００８８】
また、Ｓ／Ｔが０．２５未満であるサンプルのうちサンプル４、５及び１１はＡ／Ｃが１０以下であっても、ＢＤＶが低下するという問題点があることが分かる。
【００８９】
なお、Ｓ／Ｔが０．７５を超過するサンプルのうちサンプル３８〜４１は、Ａ／Ｃが３〜１０の範囲を満たしても、曲げクラックが発生するのみならず、デラミネーションが激しく発生することが分かる。
【００９０】
これにより、曲げクラック及びデラミネーションの発生を抑制し、ＢＤＶの低下も防止することができる好ましい数値範囲は、０．２５≦Ｓ／Ｔ≦０．７５及び３≦Ａ／Ｃ≦１０であることが分かる。
【００９１】
上記表３を参照すると、Ｓ／Ｔが０．２５以上０．７５以下、Ａ／Ｃが３以上１０以下である場合、サンプル１７及び２３は曲げクラック及びデラミネーションが発生しなかったが、ＢＤＶ低下が発生した。
【００９２】
また、上記表４を参照すると、Ｓ／Ｔが０．２５以上０．７５以下、Ａ／Ｃが３以上１０以下である場合、サンプル１６、１７、２２、２３、２８、２９及び３５は曲げクラック及びデラミネーションは発生しなかったが、ＢＤＶ低下が発生した。
【００９３】
これにより、曲げクラック及びデラミネーションの発生を抑制し、ＢＤＶの低下も防止することができるセラミック本体１１０の厚さは８０μｍ以下が好ましいことが分かる。
【００９４】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【００９５】
１００、１００'  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２  上部カバー層
１１３  下部カバー層
１１５  活性層
１２１、１２２  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極
１３１ａ、１３２ａ  頭部
１３１ｂ、１３２ｂ  バンド
【図１】
2015023270.tif 000012
【図２】
2015023270.tif 000013
【図３】
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【図４】
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