(57)【要約】【課題】感度と保持電荷量を犠牲にすることなく、電荷の転送能力を確保することができるようにする。【解決手段】固体撮像素子には、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、光電変換素子に蓄積された電荷を転送する第１転送ゲートと、第１転送ゲートによって光電変換素子から転送される電荷を保持する電荷保持領域と、電荷保持領域に保持された電荷を転送する第２転送ゲートと、第２転送ゲートによって電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域とを有する複数の単位画素が配列されている。電荷保持領域は、電荷を保持するための複数段の領域を有し、複数段の領域間は、Ｎ型の領域となる。本技術は、例えば、グローバルシャッタ方式に対応したCMOSイメージセンサに適用できる。【選択図】図８
2015023250.tif 000002
【特許請求の範囲】
【請求項１】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素を備え、
前記電荷保持領域は、電荷を保持するための複数段の領域を有し、
前記複数段の領域間は、Ｎ型の領域となる
固体撮像素子。
【請求項２】
前記複数段の領域は、前記光電変換素子に蓄積された電荷の読み出しに用いられる第１の領域と、前記第１の領域以外の第２の領域のいずれかの領域からなる
請求項１に記載の固体撮像素子。
【請求項３】
前記第１の領域では、前記第１転送ゲートによるゲートバイアスによって、前記光電変換素子と前記電荷保持領域との素子分離がなされ、
前記第２の領域では、前記第１の領域と異なる素子分離構造により素子分離がなされる
請求項２に記載の固体撮像素子。
【請求項４】
前記第２の領域では、ｐ＋不純物拡散領域により素子分離がなされる
請求項３に記載の固体撮像素子。
【請求項５】
前記第２の領域では、酸化膜の領域により素子分離がなされる
請求項３に記載の固体撮像素子。
【請求項６】
前記複数段の領域は、２段構成である
請求項１に記載の固体撮像素子。
【請求項７】
前記第１転送ゲートは、前記複数段の領域に対応する複数の電極から構成されている
請求項１に記載の固体撮像素子。
【請求項８】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素と、
前記単位画素の駆動を制御する駆動制御部と
を備える固体撮像素子の駆動方法であって、
前記駆動制御部が、前記電荷保持領域における電荷を保持するための複数段の領域であって、その間の領域がＮ型の領域となる前記複数段の領域に対応する複数の電極から構成されている前記第１転送ゲートの駆動を、電極ごとに制御する
ステップを含む駆動方法。
【請求項９】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素を備え、
前記電荷保持領域は、電荷を保持するための複数段の領域を有し、
前記複数段の領域間は、Ｎ型の領域となる
固体撮像素子を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子及びその駆動方法、並びに電子機器に関し、特に、感度と保持電荷量を犠牲にすることなく、電荷の転送能力を確保することができるようにした固体撮像素子及びその駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来より、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
【０００３】
また、CMOSイメージセンサの電子シャッタの方式として、グローバルシャッタ方式が提案されている（例えば、特許文献１，２参照）。グローバルシャッタ方式とは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものである。そのため、露光終了後に読み出しの順番を待つ間、フォトダイオードにより蓄積された光電荷を一時的に保持するために、メモリ部を搭載する必要がある。
【０００４】
すなわち、図１の単位画素の断面図に示すように、単位画素内にメモリ部（MEM）２３を設け、第１転送ゲート（TRX）２２によって、フォトダイオード（PD）２１にて蓄積した電荷を全画素一括でメモリ部２３に転送し、行ごとの読み出し動作まで電荷を保持する画素構造が用いられることになる。
【０００５】
ここで、図２及び図３を参照して、図１の単位画素の駆動方法について説明する。ただし、図３のポテンシャル図において、期間t1乃至期間t5のそれぞれの状態は、図２のタイミングチャートにおける期間t1乃至期間t5に対応している。
【０００６】
期間t1において、フォトダイオード２１及びメモリ部２３の電荷が排出されたあと、全画素一括で、新たに被写体からの光から得られる電荷がフォトダイオード２１に蓄積される。また、期間t2において、第１転送ゲート２２のゲート電極に印加される駆動信号の電圧のレベルがVHレベルになると、フォトダイオード２１に蓄積された電荷が、メモリ部２３に転送される。そして、期間t3において、第１転送ゲート２２のゲート電極に印加される駆動信号の電圧レベルがVLレベルになると、メモリ部２３には電荷が保持されることになる。
【０００７】
その後、期間t4において、第２転送ゲート（TRG）２４のゲート電極に印加される駆動信号の電圧レベルがVHレベルになると、メモリ部２３に保持されている電荷が、浮遊拡散領域（FD：Floating Diffusion）２５に転送される。そして、期間t5において、第２転送ゲート２４のゲート電極に印加される駆動信号の電圧レベルがVLレベルになると、浮遊拡散領域２５に保持されている電荷に応じた電圧が信号レベルとして読み出されることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１２９７９７号公報
【特許文献２】特開２０１１−２１７３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上述した単位画素において、感度をできる限り確保するためには、開口の面積をできるだけ大きくし、かつ、一辺の長さだけが短いような開口ではなく、正方形に近い開口形状とすることが集光の観点からは好ましい。このような単位画素の配置パターンを示すと、図４に示すようになる。なお、図５に示すように、第１転送ゲート（TRX）２２におけるＡ−Ａ’の断面について図示すると、図６の断面図のようになる。
【００１０】
図４に示すように、第１転送ゲート（TRX）２２は長方形の形状となるため、そのアスペクト比が大きくなる。ここで、第１転送ゲート（TRX）２２から浮遊拡散領域（FD）２５への転送に注目すれば、転送方向のＬ長が長くなるため、転送がしづらくなる。このような場合に、確実に転送を行うためには、第２転送ゲート（TRG）２４から浮遊拡散領域（FD）２５に向けて電界がつくようにポテンシャルの調整を行う必要があるが、浮遊拡散領域（FD）２５における電位を変更せずに実現するためには、転送上流のポテンシャルを浅くする必要がある。このとき、メモリ部２３にて保持できる電荷量が少なくなるという弊害が生じてしまう。
【００１１】
一方、特許文献２には、電荷転送蓄積部が複数段ある構造が開示されており、この構造を用いることで、転送長が短くなるために転送はしやすくなるが、この構造においても、電荷蓄積部が段数分減ってしまうため、その分だけ保持できる電荷量は少なくなることになる。
【００１２】
本技術はこのような状況に鑑みてなされたものであり、感度と保持電荷量を犠牲にすることなく、電荷の転送能力を確保することができるようにするものである。
【課題を解決するための手段】
【００１３】
本技術の一側面の固体撮像素子は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域とを有する複数の単位画素を備え、前記電荷保持領域は、電荷を保持するための複数段の領域を有し、前記複数段の領域間は、Ｎ型の領域となる。
【００１４】
前記複数段の領域は、前記光電変換素子に蓄積された電荷の読み出しに用いられる第１の領域と、前記第１の領域以外の第２の領域のいずれかの領域からなる。
【００１５】
前記第１の領域では、前記第１転送ゲートによるゲートバイアスによって、前記光電変換素子と前記電荷保持領域との素子分離がなされ、前記第２の領域では、前記第１の領域と異なる素子分離構造により素子分離がなされる。
【００１６】
前記第２の領域では、ｐ＋不純物拡散領域により素子分離がなされる。
【００１７】
前記第２の領域では、酸化膜の領域により素子分離がなされる。
【００１８】
前記複数段の領域は、２段構成である。
【００１９】
前記第１転送ゲートは、前記複数段の領域に対応する複数の電極から構成されている。
【００２０】
本技術の一側面の駆動方法は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域とを有する複数の単位画素と、前記単位画素の駆動を制御する駆動制御部とを備える固体撮像素子の駆動方法であって、前記駆動制御部が、前記電荷保持領域における電荷を保持するための複数段の領域であって、その間の領域がＮ型の領域となる前記複数段の領域に対応する複数の電極から構成されている前記第１転送ゲートの駆動を、電極ごとに制御するステップを含む。
【００２１】
本技術の一側面の電子機器は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域とを有する複数の単位画素を備え、前記電荷保持領域は、電荷を保持するための複数段の領域を有し、前記複数段の領域間は、Ｎ型の領域となる固体撮像素子を搭載している。
【００２２】
本技術の一側面の固体撮像素子及びその駆動方法、並びに電子機器においては、電荷保持領域が、電荷を保持するための複数段の領域を有するように構成されており、また、複数段の領域間が、Ｎ型の領域として形成されている。
【発明の効果】
【００２３】
本技術の一側面によれば、感度と保持電荷量を犠牲にすることなく、電荷の転送能力を確保することができる。
【図面の簡単な説明】
【００２４】
【図１】従来の単位画素の構成を示す断面図である。
【図２】従来の単位画素の駆動方法を説明するタイミングチャートである。
【図３】従来の単位画素の駆動方法を説明するポテンシャル図である。
【図４】従来の単位画素の構成を示す平面図である。
【図５】第１転送ゲート（TRX）におけるＡ−Ａ’の断面を説明する図である。
【図６】図５のＡ−Ａ’における断面図である。
【図７】本技術を適用したCMOSイメージセンサの一実施の形態を示す図である。
【図８】本技術を適用した単位画素の一実施の形態を示す断面図である。
【図９】本技術を適用した単位画素の一実施の形態を示す平面図である。
【図１０】第１転送ゲート（TRX1，TRX2）におけるＢ−Ｂ’，Ｃ−Ｃ’の断面を説明する図である。
【図１１】図１０のＢ−Ｂ’とＣ−Ｃ’における断面図である。
【図１２】図１０のＢ−Ｂ’とＣ−Ｃ’における断面図である。
【図１３】本技術を適用した単位画素の第１の駆動例を説明するタイミングチャートである。
【図１４】本技術を適用した単位画素の第１の駆動例を説明するポテンシャル図である。
【図１５】本技術を適用した単位画素の第２の駆動例を説明するタイミングチャートである。
【図１６】本技術を適用した単位画素の第２の駆動例を説明するポテンシャル図である。
【図１７】本技術を適用した単位画素の第３の駆動例を説明するタイミングチャートである。
【図１８】本技術を適用した単位画素の第３の駆動例を説明するポテンシャル図である。
【図１９】本技術を適用した単位画素の他の構成例を示す平面図である。
【図２０】本技術を適用したCMOSイメージセンサの他の実施の形態を示す図である。
【図２１】本技術を適用したCMOSイメージセンサの他の実施の形態を示す図である。
【図２２】本技術を適用した電子機器の一実施の形態を示す図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照しながら本技術の実施の形態について説明する。
【００２６】
＜固体撮像素子の構成例＞
【００２７】
図７は、本技術が適用される固体撮像素子としてのCMOSイメージセンサの一実施の形態を示す図である。
【００２８】
図７に示すように、CMOSイメージセンサ１００は、画素アレイ部１１１と、周辺回路部とを有する構成となっている。この周辺回路部は、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、及び、システム制御部１１５からなる。
【００２９】
CMOSイメージセンサ１００はさらに、信号処理部１１８及びデータ格納部１１９を備えている。信号処理部１１８及びデータ格納部１１９は、CMOSイメージセンサ１００と同じ基板上に搭載しても構わないし、CMOSイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばDSP（Digital Signal Processor)やソフトウェアによる処理でも構わない。
【００３０】
画素アレイ部１１１には、光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００３１】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向に沿って形成され、列ごとに垂直信号線１１７が図の上下方向に沿って形成されている。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００３２】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。
【００３３】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３４】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling）処理を行う。このカラム処理部１１３によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、A/D（Analog/Digital）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００３５】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に出力される。
【００３６】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、及び、データ格納部１１９などの駆動制御を行う。
【００３７】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３８】
＜単位画素の構造＞
【００３９】
次に、図８を参照して、図７の画素アレイ部１１１に行列状に配置されている単位画素１２０の具体的な構造について説明する。図７は、単位画素１２０の構成を示す平面図である。
【００４０】
単位画素１２０は、光電変換素子として、例えばフォトダイオード（PD）１２１を有している。フォトダイオード１２１は、例えば、ｎ型基板１３１上に形成されたｐ型ウェル層１３２に対してｐ型層１３３を基板表面側に形成してｎ型埋め込み層１３４を埋め込むことによって形成される埋め込み型のフォトダイオードである。なお、ｐ型層１３３及びｎ型埋め込み層１３４は、電荷排出時に空乏状態となる不純物濃度とされる。
【００４１】
単位画素１２０は、フォトダイオード１２１に加えて、第１転送ゲート（TRX1，TRX2）１２２、メモリ部（MEM）１２３、第２転送ゲート（TRG）１２４、及び、浮遊拡散領域（FD）１２５を有する。なお、図示はしていないが、単位画素１２０は、フォトダイオード１２１に光を導入する開口部や、各トランジスタのコンタクト部など以外の部分を遮光する遮光膜により遮光されている。
【００４２】
第１転送ゲート１２２は、ポリシリコンからなるゲート電極１２２Ａを含むように構成される。このゲート電極１２２Ａは２電極に分割されており、一方のゲート電極１２２Ａ−１は、フォトダイオード１２１とメモリ部１２３の間と、メモリ部１２３の上部の一部を覆うように形成されている。また、他方のゲート電極１２２Ａ−２は、メモリ部１２３の上部の一部を覆うように形成されている。ゲート電極１２２Ａ−１，１２２Ａ−２の上部には、配線用のコンタクトがそれぞれ接続されている。
【００４３】
第１転送ゲート１２２は、コンタクトを介してゲート電極１２２Ａ−１に転送パルスTRX1が印可され、ゲート電極１２２Ａ−２に転送パルスTRX2が印加されることにより、フォトダイオード１２１に蓄積されている電荷をメモリ部１２３に転送する。
【００４４】
メモリ部１２３は、ゲート電極１２２Ａ−１，１２２Ａ−２の下部に形成された、電荷排出時に空乏状態となる不純物濃度のｎ型埋め込みチャネル１３５によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を保持する。
【００４５】
また、メモリ部１２３の上部に、ゲート電極１２２Ａ−１，１２２Ａ−２を配置し、それらのゲート電極１２２Ａ−１，１２２Ａ−２に転送パルスTRX1，TRX2を印加することにより、メモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａ−１，１２２Ａ−２に転送パルスTRX1，TRX2が印加されることにより、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調をかけない場合よりも増やすことができる。
【００４６】
第２転送ゲート１２４は、ポリシリコンからなるゲート電極１２４Ａを含むように構成される。ゲート電極１２４Ａは、メモリ部１２３と浮遊拡散領域１２５の境界部分の上部に形成されている。また、ゲート電極１２４Ａの上部には、配線用のコンタクトが接続されている。第２転送ゲート１２４は、コンタクトを介してゲート電極１２４Ａに転送パルスTRGが印加されることにより、メモリ部１２３に保持された電荷を浮遊拡散領域１２５に転送する。
【００４７】
浮遊拡散領域１２５は、配線用のコンタクトを電気的に接続できる不純物濃度のｎ型層からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。浮遊拡散領域１２５の上部には、配線用のコンタクトが接続されている。
【００４８】
リセットトランジスタ１２６は、電源Vrstと浮遊拡散領域１２５との間に接続されており、ゲート電極に、制御パルスRSTが印加されることによって、浮遊拡散領域１２５をリセットする。
【００４９】
増幅トランジスタ１２７は、ドレイン電極が電源Vddに接続され、ゲート電極が浮遊拡散領域１２５に接続される。また、選択トランジスタ１２８は、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続される。
【００５０】
選択トランジスタ１２８は、ゲート電極に制御パルスSELが印加されることで、信号を読み出すべき単位画素１２０を選択する。そして、増幅トランジスタ１２７は、選択トランジスタ１２８によって画素信号を読み出す対象となる単位画素１２０が選択された場合、浮遊拡散領域１２５の電圧を示す画素信号を読み出して増幅し、ソース電極から出力する。選択トランジスタ１２８は、増幅トランジスタ１２７からの画素信号を、垂直信号線１１７を介してカラム処理部１１３に供給する。
【００５１】
なお、図８において、単位画素１２０では、ゲート電極１２２Ａ−１の下部で、かつ、フォトダイオード１２１とメモリ部１２３との境界部分は、ｐ型ウェル層１３２となっているが、ｐ−の不純物拡散領域を設け、この不純物濃度を調整することで、ゲート電極１２２Ａ−１の電圧レベルが高レベル（VHレベル）時のフォトダイオード１２１からメモリ部１２３への転送と、電圧レベルが低レベル（VLレベル）時のフォトダイオード１２１とメモリ部１２３の素子分離の両立を実現できる。
【００５２】
このような構造を有する複数の単位画素１２０が行列状に配置された画素アレイ部１１１を備えるCMOSイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１２１に蓄積された電荷を、遮光されたメモリ部１２３へ転送することで、グローバルシャッタ動作（グローバル露光）を実現する。このグローバルシャッタ動作により、全画素一致した露光期間による歪みのない撮像が可能となる。
【００５３】
＜第１転送ゲートの詳細構造＞
【００５４】
次に、図９乃至図１２を参照して、第１転送ゲート１２２の詳細構造について説明する。
【００５５】
図９は、図８の単位画素１２０の構成例を示す平面図である。図９に示すように、単位画素１２０においては、第１転送ゲート１２２のゲート電極が、ゲート電極１２２Ａ−１と、ゲート電極１２２Ａ−２の２電極に分割されている。第１転送ゲート１２２では、ゲート電極１２２Ａ−１に転送パルスTRX1が印可され、ゲート電極１２２Ａ−２に転送パルスTRX2が印加されることで、フォトダイオード１２１に蓄積されている電荷をメモリ部１２３に転送することになる。
【００５６】
ここで、図１０に示すように、ゲート電極１２２Ａ−１におけるＢ−Ｂ’の断面と、ゲート電極１２２Ａ−２におけるＣ−Ｃ’の断面について図示すると、図１１の断面図のようになる。
【００５７】
図１１Ａに示すように、ゲート電極１２２Ａ−１の断面図では、フォトダイオード１２１と、メモリ部１２３との素子分離をするためのｐ−の不純物拡散領域が形成されている。このｐ−の不純物拡散領域は、ゲート電極１２２Ａ−１に印加される転送パルスTRX1の電圧レベルが高レベル（VHレベル）となるとき、電荷の読み出し機能を実現する一方、転送パルスTRX1の電圧レベルが低レベル（VLレベル）となるとき、フォトダイオード１２１とメモリ部１２３との素子分離としての機能を実現する必要がある。そのため、ゲート電圧に対するポテンシャル追従性が必要となり、また、図１１Ａに示すように、ｐ−の不純物拡散領域は、ゲート電極１２２Ａ−１の下部に配置するとともに、ある程度の領域を有する必要がある。
【００５８】
単位画素１２０においては、ゲート電極１２２Ａ−１とゲート電極１２２Ａ−２の２電極に分割されているので、電荷を読み出すための電極をゲート電極１２２Ａ−１のみとすることで、ゲート電極１２２Ａ−２では、電荷の読み出し機能を実現する必要がない。この場合、図１１Ｂに示すように、ゲート電極１２２Ａ−２の下部においては、例えばｐ−の不純物拡散領域を細線化するなどの構造を用いることができるので、メモリ部１２３に保持できる電荷量を増加させることができる。また、浮遊拡散領域（FD）１２５への転送に注目すれば、その転送方向における幅が広がるため、転送がしやすくなる。
【００５９】
また、図１１Ｂに示すように、ゲート電極１２２Ａ−２の下部においては、ｐ＋不純物拡散領域１５１を形成することで、フォトダイオード１２１とメモリ部１２３との素子分離を行うことができる。
【００６０】
このように、フォトダイオード１２１に蓄積された電荷の読み出しに用いられる第１の領域では、ゲート電極１２２Ａ−１によるゲートバイアスによって、フォトダイオード１２１とメモリ部１２３との素子分離がなされる一方、電荷の読み出しに用いられない第２の領域では、第１の領域とは異なる素子分離構造により素子分離がなされることになる。
【００６１】
なお、図１２には、図１０に示したゲート電極１２２Ａ−１におけるＢ−Ｂ’の断面と、ゲート電極１２２Ａ−２におけるＣ−Ｃ’の断面の他の構造例が図示されている。図１２Ａの断面図は、図１１Ａの断面図と同様に、電荷の読み出しに用いられる第１の領域の構造を示している。また、図１２Ｂの断面図においては、図１１Ｂのｐ＋不純物拡散領域１５１の代わりに、STI（Shallow Trench Isolation）により浅い溝を形成したあと、酸化膜（SiO2）１５２等の絶縁層で埋め戻すことで素子分離領域が形成されている。図１２Ｂの素子分離構造を用いることで、電荷の読み出しに用いられない第２の領域において、フォトダイオード１２１とメモリ部１２３との素子分離を行うことができる。
【００６２】
＜単位画素の駆動方法＞
【００６３】
（単位画素の第１の駆動例）
次に、図１３及び図１４を参照して、図８の単位画素１２０の第１の駆動例について説明する。ただし、図１４のポテンシャル図において、期間t1乃至期間t7のそれぞれの状態は、図１３のタイミングチャートにおける期間t1乃至期間t7に対応している。また、各ゲート電極に印加される転送パルスの電圧レベルは、高レベルの「VHレベル」、低レベルの「VLレベル」、又はそれらの中間電位のレベルとなる「VMレベル」のいずれかとなる。この電圧レベルの関係は、後述する他のタイミングチャートでも同様とされる。
【００６４】
期間t1において、フォトダイオード１２１及びメモリ部１２３の電荷が排出されたあと、全画素一括で、新たに被写体からの光から得られる電荷がフォトダイオード１２１に蓄積される。また、期間t2において、第１転送ゲート１２２におけるゲート電極１２２Ａ−１，１２２Ａ−２に印加される転送パルスTRX1，TRX2の電圧レベルがVHレベルになると、フォトダイオード１２１に蓄積された電荷が、メモリ部１２３に転送される。
【００６５】
期間t3において、第１転送ゲート１２２のゲート電極１２２Ａ−１，１２２Ａ−２に印加される転送パルスTRX1，TRX2の電圧レベルがVMレベルになると、メモリ部１２３には電荷が保持されることになる。
【００６６】
その後、期間t4において、第２転送ゲート１２４のゲート電極１２４Ａに印加される転送パルスTRGの電圧レベルが高レベル（VHレベル又はVMレベル）になると、メモリ部１２３に保持されていた電荷の一部が浮遊拡散領域１２５に転送される。なお、このとき、メモリ部１２３には、浮遊拡散領域１２５に転送されていない一部の電荷が保持されたままとなる。
【００６７】
期間t5において、第１転送ゲート１２２のゲート電極１２２Ａ−１に印加される転送パルスTRX1の電圧レベルがVLレベルになると、メモリ部１２３において、ゲート電極１２２Ａ−１の下部に保持されていた電荷が、ゲート電極１２２Ａ−２の下部に移動することになる。これにより、浮遊拡散領域１２５に保持されている電荷量が増加することになる。
【００６８】
その後、期間t6において、第１転送ゲート１２２のゲート電極１２２Ａ−２に印加される転送パルスTRX2の電圧レベルがVLレベルになると、メモリ部１２３に保持されていた電荷の全てが、浮遊拡散領域１２５に転送される。そして、期間t7において、第２転送ゲート１２４のゲート電極１２４Ａに印加される転送パルスTRGの電圧レベルが低レベル（VLレベル）になると、浮遊拡散領域１２５に保持されている電荷に応じた電圧が信号レベルとして読み出されることになる。
【００６９】
以上、第１の駆動例について説明した。第１の駆動例においては、第１転送ゲート１２２におけるゲート電極１２２Ａ−１と、ゲート電極１２２Ａ−２とが別々に駆動されるので、期間t5で、ゲート電極間の電界を確保しやすくなり、転送能力が向上する。一方で、メモリ部１２３に電荷が保持される電荷保持期間t3においては、ゲート電極１２２Ａ−１と、ゲート電極１２２Ａ−２とでは同じ電圧条件となるため、飽和信号量の減少を抑えることができる。
【００７０】
（単位画素の第２の駆動例）
次に、図１５及び図１６を参照して、図８の単位画素１２０の第２の駆動例について説明する。ただし、図１６のポテンシャル図において、期間t1乃至期間t7のそれぞれの状態は、図１５のタイミングチャートにおける期間t1乃至期間t7に対応している。
【００７１】
期間t1乃至期間t2においては、上述した第１の駆動例と同様に、フォトダイオード１２１に蓄積された電荷がメモリ部１２３に転送される。そして、期間t3において、第１転送ゲート１２２におけるゲート電極１２２Ａ−１，１２２Ａ−２に印加される転送パルスTRX1，TRX2の電圧レベルがVLレベルになると、メモリ部１２３には電荷が保持されることになる。
【００７２】
その後、期間t4において、第２転送ゲート１２４のゲート電極１２４Ａに印加される転送パルスTRGの電圧レベルが高レベル（VHレベル又はVMレベル）になると、メモリ部１２３に保持されていた電荷が浮遊拡散領域１２５に転送される。そして、第１転送ゲート１２２のゲート電極１２２Ａ−２に印加される転送パルスTRX2の電圧レベルが、期間t5においてVLレベルからVMレベルになったあと、期間t6においてVLレベルに戻される。
【００７３】
すなわち、図１６のポテンシャル図では、期間t4乃至期間t6において、電荷の移動が図示されていないが、例えば、メモリ部１２３において、ごくわずかの電荷が第１転送ゲート１２２のゲート電極１２２Ａ−１の下部に残存している場合に、期間t5においてその電荷がゲート電極１２２Ａ−２の下部に移動することになる。これにより、メモリ部１２３に残存している電荷が完全に浮遊拡散領域１２５に転送されることになるので、転送不良の発生を抑制することができる。
【００７４】
その後、期間t7において、第２転送ゲート１２４のゲート電極１２４Ａに印加される転送パルスTRGの電圧レベルが低レベル（VLレベル）になると、浮遊拡散領域１２５に保持されている電荷に応じた電圧が信号レベルとして読み出されることになる。
【００７５】
以上、第２の駆動例について説明した。第２の駆動例においては、上述した第１の駆動例と異なり、メモリ部１２３に電荷が保持される電荷保持期間t3において、転送パルスTRX1，TRX2の電圧レベルがVLレベルとなっている。第１の駆動例のように電荷保持期間t3における転送パルスTRX1，TRX2の電圧レベルをVMレベルとしたほうが、電荷保持期間での飽和電荷数をためやすい代わりに、ゲート電極に印加される電圧が高くなることにより、Si界面でのホール密度が低くなり、電荷転送保持部における暗電流が増加することとなる。つまり、飽和信号量と暗電流の関係はトレードオフの関係にあるので、どちらを優先させるかによって電荷保持期間t3における転送パルスTRX1，TRX2の電圧レベルを、VMレベルとするか、あるいはVLレベルにするかに適宜定めればよい。
【００７６】
なお、図１５のタイミングチャートにおいては、期間t4で、第２転送ゲート１２４のゲート電極１２４Ａに印加される転送パルスTRGの電圧レベルが立ち上がり、その後、期間t5で、第１転送ゲート１２２のゲート電極１２２Ａ−２に印加される転送パルスTRX2の電圧レベルが立ち上がるとして説明したが、それらの電圧レベルの立ち上がりの順序は逆でもよく、あるいは同時に立ち上がるようにしてもよい。
【００７７】
（単位画素の第３の駆動例）
次に、図１７及び図１８を参照して、図８の単位画素１２０の第３の駆動例について説明する。ただし、図１８のポテンシャル図において、期間t1乃至期間t7のそれぞれの状態は、図１７のタイミングチャートにおける期間t1乃至期間t7に対応している。
【００７８】
第３の駆動例では、上述した第２の駆動例における期間t5において、第１転送ゲート１２２のゲート電極１２２Ａ−２に印加される転送パルスTRX2の電圧レベルを、VMレベルではなく、VHレベルとしている。この場合でも、例えば、メモリ部１２３において、ごくわずかの電荷が第１転送ゲート１２２のゲート電極１２２Ａ−１の下部に残存している場合に、期間t5においてその電荷がゲート電極１２２Ａ−２の下部に移動することになる。これにより、メモリ部１２３に残存している電荷が完全に浮遊拡散領域１２５に転送されることになるので、転送不良の発生を抑制することができる。
【００７９】
なお、ゲート電極１２２Ａ−２を電荷の読み出しに用いる場合には、期間t5において、フォトダイオード１２１とメモリ部１２３の素子分離ができなくなってしまう。しかしながら、図１０乃至図１２に示したように、ゲート電極１２２Ａ−２を電荷の読み出しに用いず、さらにフォトダイオード１２１とメモリ部１２３の素子分離を強固にしておけば、第３の駆動例のように、第１転送ゲート１２２のゲート電極１２２Ａ−２に印加される転送パルスTRX2の電圧レベルを、VHレベルとすることが可能となる。
【００８０】
以上、第３の駆動例について説明した。第３の駆動例においては、上述した第２の駆動例と異なり、時間t5において、第１転送ゲート１２２のゲート電極１２２Ａ−２に印加される転送パルスTRX2の電圧レベルを、VHレベルとしている。これにより、第１の駆動例及び第２の駆動例が、VHレベルと、VLレベルと、VMレベルの３値駆動であるのに対し、第３の駆動例では、VHレベル（高レベル）とVLレベル（低レベル）の２値駆動とすることができるので、回路規模を小さくすることができるというメリットがある。
【００８１】
なお、図１７のタイミングチャートにおいては、期間t4で、第２転送ゲート１２４のゲート電極１２４Ａに印加される転送パルスTRGの電圧レベルが立ち上がり、その後、期間t5で、第１転送ゲート１２２のゲート電極１２２Ａ−２に印加される転送パルスTRX2の電圧レベルが立ち上がるとして説明したが、それらの電圧レベルの立ち上がりの順序は逆でもよく、あるいは同時に立ち上がるようにしてもよい。
【００８２】
以上、第１の駆動例乃至第３の駆動例によれば、第１転送ゲート１２２において、２電極に分割されているゲート電極１２２Ａ−１とゲート電極１２２Ａ−２に、転送パルスTRX1と転送パルスTRX2をそれぞれ印加することで、メモリ部１２３が２段構成で電荷を保持することになるが、その２段構成の領域の間には素子分離領域が設けられていない。つまり、メモリ部１２３における２段構成の領域間は、Ｎ型の領域となるので、その領域間においても電荷を保持することができることになる。
【００８３】
＜変形例＞
【００８４】
上述した説明では、第１転送ゲート１２２におけるゲート電極１２２Ａが、ゲート電極１２２Ａ−１とゲート電極１２２Ａ−２の２電極に分割されている例を説明したが、分割数は２電極に限らず、２以上の分割数であれば、いずれの分割数であってもよい。図１９には、第１転送ゲート１２２のゲート電極１２２Ａを、ｋ電極（ｋは２以上の整数）に分割した場合を図示している。図１９において、ｋ個の各ゲート電極のそれぞれは、図１１を参照して説明したように、図１１Ａ又は図１１Ｂのいずれかの構造を有することになる。なお、図１１Ｂの構造の代わりに、図１２Ｂの構造を用いてもよい。
【００８５】
＜固体撮像素子の構成の変形例＞
【００８６】
上述した説明では、図７に示したように、データ格納部１１９をカラム処理部１１３の後段において信号処理部１１８に対して並列的に設ける構成としたが、これに限られるものではない。例えば、図２０に示すように、データ格納部１１９をカラム処理部１１３と並列的に設け、水平駆動部１１４による水平走査によって同時に読み出されたデータに対し、後段の信号処理部１１８で信号処理を実行する構成を採ることも可能である。
【００８７】
さらに、図２１に示すように、画素アレイ部１１１の列ごとあるいは複数列ごとにA/D変換するA/D変換機能をカラム処理部１１３に持たせるとともに、当該カラム処理部１１３に対してデータ格納部１１９及び信号処理部１１８を並列的に設け、信号処理部１１８においてアナログ又はデジタルでノイズ除去処理を行った後、データ格納部１１９及び信号処理部１１８での各処理を列ごとあるいは複数列ごと実行する構成を採ることも可能である。
【００８８】
なお、本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００８９】
＜本技術を適用した電子機器の構成例＞
【００９０】
図２２は、本技術を適用した電子機器の一実施の形態を示す図である。
【００９１】
図２２の電子機器３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子３０２、及び、カメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、電子機器３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８は、バスライン３０９を介して相互に接続されている。
【００９２】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るCMOSイメージセンサ１００等の固体撮像素子、すなわちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【００９３】
表示部３０５は、例えば、液晶パネルや有機EL(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)、フラッシュメモリ等の記録媒体に記録する。
【００９４】
操作部３０７は、ユーザによる操作の下に、電子機器３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、及び、操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００９５】
固体撮像素子３０２として、上述した実施の形態に係るCMOSイメージセンサ１００を用いることで、kTCノイズをも含めたノイズ低減処理が可能となるので、高いS/Nを確保することができる。従って、デジタルスチルカメラやデジタルビデオカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの電子機器３００においても、撮像画像の高画質化を図ることができる。
【００９６】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【００９７】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【００９８】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００９９】
また、本技術は、以下のような構成をとることができる。
【０１００】
（１）
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素を備え、
前記電荷保持領域は、電荷を保持するための複数段の領域を有し、
前記複数段の領域間は、Ｎ型の領域となる
固体撮像素子。
（２）
前記複数段の領域は、前記光電変換素子に蓄積された電荷の読み出しに用いられる第１の領域と、前記第１の領域以外の第２の領域のいずれかの領域からなる
（１）に記載の固体撮像素子。
（３）
前記第１の領域では、前記第１転送ゲートによるゲートバイアスによって、前記光電変換素子と前記電荷保持領域との素子分離がなされ、
前記第２の領域では、前記第１の領域と異なる素子分離構造により素子分離がなされる
（２）に記載の固体撮像素子。
（４）
前記第２の領域では、ｐ＋不純物拡散領域により素子分離がなされる
（３）に記載の固体撮像素子。
（５）
前記第２の領域では、酸化膜の領域により素子分離がなされる
（３）に記載の固体撮像素子。
（６）
前記複数段の領域は、２段構成である
（１）乃至（５）のいずれか一項に記載の固体撮像素子。
（７）
前記第１転送ゲートは、前記複数段の領域に対応する複数の電極から構成されている
（１）乃至（６）のいずれか一項に記載の固体撮像素子。
（８）
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素と、
前記単位画素の駆動を制御する駆動制御部と
を備える固体撮像素子の駆動方法であって、
前記駆動制御部が、前記電荷保持領域における電荷を保持するための複数段の領域であって、その間の領域がＮ型の領域となる前記複数段の領域に対応する複数の電極から構成されている前記第１転送ゲートの駆動を、電極ごとに制御する
ステップを含む駆動方法。
（９）
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素を備え、
前記電荷保持領域は、電荷を保持するための複数段の領域を有し、
前記複数段の領域間は、Ｎ型の領域となる
固体撮像素子を搭載した電子機器。
【符号の説明】
【０１０１】
１００  CMOSイメージセンサ，  １１１  画素アレイ部，  １２０  単位画素，  １２１  フォトダイオード，  １２２  第１転送ゲート，  １２２Ａ，１２２Ａ−１，１２２Ａ−２  ゲート電極，  １２３  メモリ部，  １２４  第２転送ゲート，  １２４Ａ  ゲート電極，  １２５  浮遊拡散領域，  １２６  リセットトランジスタ，  １２７  増幅トランジスタ，  １２８  選択トランジスタ，  １５１  ｐ＋不純物拡散領域，  １５２  酸化膜，  ３００  電子機器，  ３０２  固体撮像素子
【図１】
2015023250.tif 000003
【図２】
2015023250.tif 000004
【図３】
2015023250.tif 000005
【図４】
2015023250.tif 000006
【図５】
2015023250.tif 000007
【図６】
2015023250.tif 000008
【図７】
2015023250.tif 000009
【図８】
2015023250.tif 000010
【図９】
2015023250.tif 000011
【図１０】
2015023250.tif 000012
【図１１】
2015023250.tif 000013
【図１２】
2015023250.tif 000014
【図１３】
2015023250.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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