(57)【要約】【課題】、消費電力を削減することが可能な温度制御素子の制御回路を提供すること。【解決手段】温度制御素子の制御回路は、温度制御素子の温度に相当する検知信号を参照信号を基準として非反転増幅し、第１の電界効果トランジスタを含む電流バッファを有する第１の差動増幅器と、検知信号を参照信号を基準として反転増幅し、第２の電界効果トランジスタを含む電流バッファを有する第２の差動増幅器と、第１及び第２の電界効果トランジスタに対して、第１及び第２の差動増幅器の出力電圧うちの高い方の出力電圧を基準に設定された電源電圧を供給する電源回路と、を備え、温度制御素子は、第１の差動増幅器の出力と、第２の差動増幅器の出力との間に接続される。【選択図】図１
2015035646.tif 000002
【特許請求の範囲】
【請求項１】
温度制御素子の温度に相当する検知信号を参照信号を基準として非反転増幅し、第１の電界効果トランジスタを含む電流バッファを有する第１の差動増幅器と、
前記検知信号を前記参照信号を基準として反転増幅し、第２の電界効果トランジスタを含む電流バッファを有する第２の差動増幅器と、
前記第１及び第２の電界効果トランジスタに対して、前記第１及び第２の差動増幅器の出力電圧うちの高い方の出力電圧を基準に設定された電源電圧を供給する電源回路と、を備え、
前記温度制御素子は、前記第１の差動増幅器の出力と、前記第２の差動増幅器の出力との間に接続される、
温度制御素子の制御回路。
【請求項２】
前記第２の電界効果トランジスタを駆動する信号と同じ信号で駆動され、前記第１の差動増幅器の出力と接地との間に接続された第３の電界効果トランジスタと、
前記第１の電界効果トランジスタを駆動する信号と同じ信号で駆動され、前記第２の差動増幅器の出力と接地との間に接続された第４の電界効果トランジスタと、
をさらに備える請求項１記載の温度制御素子の制御回路。
【請求項３】
前記第１の差動増幅器は、
前記検知信号を受け、該検知信号と前記参照信号との差を非反転増幅する第１のオペアンプと、
前記第１のオペアンプの出力に接続された第１の電界効果トランジスタと、
前記第１のオペアンプの反転入力に一端が接続され、他端に前記参照信号が与えられる第１の抵抗と、
前記反転入力と前記第１の電界効果トランジスタの出力との間に接続された第２の抵抗と、
を有し、
前記第２の差動増幅器は、
前記検知信号を受け、該検知信号を反転増幅する第２のオペアンプと、
前記第２のオペアンプの出力に接続された第２の電界効果トランジスタと、
前記第１のオペアンプの反転入力に一端が接続され、他端に前記検知信号が与えられる第３の抵抗と、
前記第２のオペアンプの前記反転入力と前記第２の電界効果トランジスタの出力との間に接続された第４の抵抗と、
を有し、
前記第２のオペアンプの非反転入力は、前記参照信号を受ける、
請求項１又は２に記載の温度制御素子の制御回路。
【請求項４】
前記電源回路は、前記第１の電界効果トランジスタの出力にアノードが接続された第１のダイオードと、前記第２の電界効果トランジスタの出力にアノードが接続され、カソードが前記第１のダイオードのカソードに共通に接続された第２のダイオードとを有し、
第１及び第２の電界効果トランジスタの駆動電源は、前記第１及び第２のダイオードのカソードの出力を基準に設定される、
請求項１〜３のいずれか１項に記載の温度制御素子の制御回路。
【請求項５】
前記電源回路は、ＤＣ／ＤＣコンバータを有し、ＤＣ／ＤＣコンバータの基準電位を前記第１及び第２のダイオードのカソードの出力を基準に設定する、
請求項４に記載の温度制御素子の制御回路。
【請求項６】
前記電源回路は、前記参照信号から計算される値を中心とする所定範囲の前記検知信号に対して一定の電源電圧を供給する、
請求項１〜５のいずれか１項に記載の温度制御素子の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度制御素子の制御回路に関するものである。
【背景技術】
【０００２】
温度制御素子（ＴＥＣ：Thermo-Electric Cooler）は、２つの基板が接合された構造を有し、電流の流れる方向により一方の基板を他方の基板に対して冷却するか加熱するかの２つのモードをとることができる素子である。ＴＥＣの電流方向を変更するためには２つの方法が知られている。一の方法は、正負の電源を用意し、ＴＥＣの一方の電極に単相信号を印加し、他方の電極を接地して電流方向を切り替える方法である。他の方法は、一電源（通常は正電源）のみを用意し、電源と接地との間にいわゆるＨブリッジ回路を形成し、Ｈブリッジ回路の横方向位置にＴＥＣを接続し、Ｈブリッジ回路の縦方向位置の４箇所それぞれにスイッチング素子を接続し、このスイッチング素子をオン／オフすることでＴＥＣに流れる電流方向を制御する方法である。ただし、いずれの方法においても、ＴＥＣの温度を制御するためには、その流れる電流値を制御しなければならない。
【０００３】
ＴＥＣの電流値を制御する最も一般的な方法は、スイッチング素子のオン／オフについて、いわゆるＰＷＭ（Pulse Width Modulation）制御を行い、スイッチング素子のオン時間とオフ時間との比で電流値を決定する方法である。この比をデューティ比と呼ぶこともある。デューティ比が大きければ電流値は大きくなり、デューティ比が小さければ電流値は小さくなる。ＰＷＭ制御においては、ＴＥＣとスイッチング素子とをインダクタを介して接続して、ＴＥＣの両電極と接地との間にキャパシタを設けることにより、ＰＷＭ制御によりパルス電流として与えられる駆動電流を、直流化した上でＴＥＣに印加する方法が一般的である。
【０００４】
しかしながら、ＰＷＭ制御ではＴＥＣ駆動電流に対する残留パルス成分の重畳を免れない。近年、ＴＥＣの制御を精密に調整したい用途、例えば、出力周波数が５０ＧＨｚスパンのＷＤＭ（Wavelength Division Multiplexing）規格の通信用途などでは、この残留パルス成分がＴＥＣ温度に一部反映されて問題視され得る。また、そもそもＰＷＭ制御は大電流をオン／オフする制御であり、この大電流のスイッチングに伴う電磁ノイズが他の回路、特に光受信回路等の微小電流を扱う回路に影響を及ぼし、受信感度の低下を招くこともあり得る。
【０００５】
このような残留パルス成分及び電磁ノイズの問題を回避する方法として、Ｈブリッジ回路を直流的に駆動する方法も知られている。この方法は、スイッチング素子を理想的な素子とみなし、Ｈブリッジ回路に印加する電圧を可変とすることでＴＥＣ駆動電流を制御する方法である（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１３４７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来のＨブリッジ回路の印加電圧を可変とする制御方法では、印加電圧がＨブリッジ回路に与えられる基準電位の周辺ではアナログ動作が行われ、従来のＨブリッジ回路において一般的な動作である、いずれかの側のスイッチング素子が完全にオフされるという動作は行われない。つまり、このアナログ動作では、両側のスイッチング素子に電流が流れる結果、Ｈブリッジ回路を流れる電流の一部がＴＥＣを流れず、その一部の電流がアイドル電流（無効電流）となり、無駄な消費電力が発生してしまう傾向にある。
【０００８】
そこで、本発明は、かかる課題に鑑みて為されたものであり、消費電力を削減することが可能な温度制御素子の制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の一側面に係る温度制御素子の制御回路は、温度制御素子の温度に相当する検知信号を参照信号を基準として非反転増幅し、第１の電界効果トランジスタを含む電流バッファを有する第１の差動増幅器と、検知信号を参照信号を基準として反転増幅し、第２の電界効果トランジスタを含む電流バッファを有する第２の差動増幅器と、第１及び第２の電界効果トランジスタに対して、第１及び第２の差動増幅器の出力電圧うちの高い方の出力電圧を基準に設定された電源電圧を供給する電源回路と、を備え、温度制御素子は、第１の差動増幅器の出力と、第２の差動増幅器の出力との間に接続される。
【発明の効果】
【００１０】
本発明によれば、消費電力を削減することが可能な温度制御素子の制御回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好適な一実施形態に係るＴＥＣ制御回路１の構成を示す回路図である。
【図２】図１のＴＥＣ制御回路１のＨブリッジ回路の正側の回路を抜粋して示す回路図である。
【図３】図１のＴＥＣ制御回路１のＨブリッジ回路の負側の回路を抜粋して示す回路図である。
【図４】図１のＴＥＣ制御回路１における検知信号ＶＳと出力電圧ＶＯ＋，ＶＯ−との関係を示すグラフである。
【図５】図１の電源回路７の構成の一例を示す回路図である。
【図６】図５の電源回路７の生成する検出電圧及び電源電圧Ｖｃｃと検知信号ＶＳとの関係を示すグラフである。
【図７】本発明の変形例に係る電源回路７Ａの構成を示す回路図である。
【図８】図７の電源回路７Ａの生成する検出電圧及び電源電圧Ｖｃｃと検知信号ＶＳとの関係を示すグラフである。
【発明を実施するための形態】
【００１２】
本発明の一側面に係る温度制御素子の制御回路は、温度制御素子の温度に相当する検知信号を参照信号を基準として非反転増幅し、第１の電界効果トランジスタを含む電流バッファを有する第１の差動増幅器と、検知信号を参照信号を基準として反転増幅し、第２の電界効果トランジスタを含む電流バッファを有する第２の差動増幅器と、第１及び第２の電界効果トランジスタに対して、第１及び第２の差動増幅器の出力電圧うちの高い方の出力電圧を基準に設定された電源電圧を供給する電源回路と、を備え、温度制御素子は、第１の差動増幅器の出力と、第２の差動増幅器の出力との間に接続される。
【００１３】
このような温度制御素子の制御回路によれば、第１の差動増幅器によって検知信号が参照信号を基準にして非反転増幅され、第２の差動増幅器によって検知信号が参照信号を基準として反転増幅され、温度制御素子の両端には第１及び第２の差動増幅器の出力が与えられることにより、温度制御素子には、検知信号に応じて向き及び大きさが制御された電流が供給される。ここで、電源回路により、第１及び第２の差動増幅器を構成する第１及び第２の電界効果トランジスタには第１及び第２の差動増幅器の出力電圧のうちの高い方の電圧を基準にして電源電圧が供給されるので、第１及び第２の差動増幅器のアナログ動作を維持したうえで消費電力を低減することが可能となる。
【００１４】
ここで、上記の温度制御素子の制御回路では、第２の電界効果トランジスタを駆動する信号と同じ信号で駆動され、第１の差動増幅器の出力と接地との間に接続された第３の電界効果トランジスタと、第１の電界効果トランジスタを駆動する信号と同じ信号で駆動され、第２の差動増幅器の出力と接地との間に接続された第４の電界効果トランジスタと、をさらに備えることが好適である。
【００１５】
かかる構成においては、第１の電界効果トランジスタと第４の電界効果トランジスタとが、検知信号が非反転増幅された同じ信号で駆動され、第２の電界効果トランジスタと第３のトランジスタとが、検知信号が反転増幅された同じ信号で駆動されることにより、温度制御素子には、検知信号に応じて向き及び大きさが制御された電流が供給される。従って、第１及び第２の差動増幅器のアナログ動作を維持したうえで消費電力を低減することが可能となる。
【００１６】
また、第１の差動増幅器は、検知信号を受け、該検知信号と参照信号との差を非反転増幅する第１のオペアンプと、第１のオペアンプの出力に接続された第１の電界効果トランジスタと、第１のオペアンプの反転入力に一端が接続され、他端に参照信号が与えられる第１の抵抗と、反転入力と第１の電界効果トランジスタの出力との間に接続された第２の抵抗と、を有し、第２の差動増幅器は、検知信号を受け、該検知信号を反転増幅する第２のオペアンプと、第２のオペアンプの出力に接続された第２の電界効果トランジスタと、第１のオペアンプの反転入力に一端が接続され、他端に検知信号が与えられる第３の抵抗と、第２のオペアンプの反転入力と第２の電界効果トランジスタの出力との間に接続された第４の抵抗と、を有し、第２のオペアンプの非反転入力は、参照信号を受ける、ことも好適である。
【００１７】
かかる構成においては、第１のオペアンプによって、検知信号が参照信号を基準にして第１及び第２の抵抗によって決まる増幅率で非反転増幅され、第２のオペアンプによって、検知信号が参照信号を基準として第３及び第４の抵抗によって決まる増幅率で反転増幅され、第１の電界効果トランジスタが第１のオペアンプによって非反転増幅された信号で駆動され、第２の電界効果トランジスタが、第２のオペアンプによって反転増幅された信号で駆動される。これにより、第１及び第２の差動増幅器のアナログ動作が維持されることにより、検知信号に応じて向き及び大きさが制御された電流が温度制御素子に安定して供給されるとともに、消費電力を低減することが可能となる。
【００１８】
さらに、電源回路は、第１の電界効果トランジスタの出力にアノードが接続された第１のダイオードと、第２の電界効果トランジスタの出力にアノードが接続され、カソードが第１のダイオードのカソードに共通に接続された第２のダイオードとを有し、第１及び第２の電界効果トランジスタの駆動電源は、第１及び第２のダイオードのカソードの出力を基準に設定される、ことも好適である。
【００１９】
かかる電源回路を備えれば、第１及び第２の電界効果トランジスタには第１及び第２の電界効果トランジスタの出力電圧のうちの高い方の電圧を基準にして電源電圧が供給されるので、第１及び第２の差動増幅器のアナログ動作を維持したうえで消費電力を低減することが可能となる。
【００２０】
またさらに、電源回路は、ＤＣ／ＤＣコンバータを有し、ＤＣ／ＤＣコンバータの基準電位を第１及び第２のダイオードのカソードの出力を基準に設定する、ことも好適である。こうすれば、電源回路の構成を簡略化させるとともに電源電圧を安定化できる。
【００２１】
さらにまた、電源回路は、参照信号から計算される値を中心とする所定範囲の検知信号に対して一定の電源電圧を供給する、ことも好適である。かかる電源回路を備えれば、第１及び第２の差動増幅器のアナログ動作を安定して維持したうえで消費電力を低減することが可能となる。
【００２２】
以下、添付図面を参照しながら本発明による温度制御素子の制御回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２３】
図１は、本発明の好適な一実施形態に係るＴＥＣ制御回路１の構成を示す回路図である。このＴＥＣ制御回路１は、ＴＥＣ（Thermo-Electric Cooler）の温度を検知するサーミスタ等の温度センサからの検知信号ＶＳを受けてＴＥＣに供給される電流の大きさ及び向きを制御する制御回路である。同図に示すように、ＴＥＣ制御回路１は、ＴＥＣの温度に相当する検知信号ＶＳを非反転増幅する差動増幅器３Ａと、検知信号ＶＳを反転増幅する差動増幅器３Ｂと、それぞれの差動増幅器３Ａ，３Ｂと接地の間に接続された２つの電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）５Ａ，５Ｂと、差動増幅器３Ａ，３Ｂに電源電圧を供給する電源回路７とによって構成されている。
【００２４】
差動増幅器３Ａは、オペアンプ９Ａ、抵抗値Ｒ１の抵抗素子１１、抵抗値Ｒ２の抵抗素子１３、及びＦＥＴ１５Ａを含んで構成されている。オペアンプ９Ａは、検知信号ＶＳをその非反転入力に受け、その反転入力には抵抗素子１１を介して外部からの所定電圧の参照信号Ｖｒ＋が印加されるとともに抵抗素子１３を介して差動増幅器３Ａの出力電圧ＶＯ＋が帰還される構成を有する。このオペアンプ９Ａは、検知信号ＶＳを参照信号Ｖｒ＋を基準として非反転増幅する機能を有する。ＦＥＴ１５Ａは、そのゲート端子がオペアンプ９Ａの出力に接続され、ドレイン端子には電源回路７から電源電圧Ｖｃｃが供給され、ソース端子が差動増幅器３Ａの出力端子１７Ａに接続されるという構成を有する。このＦＥＴ１５Ａは、差動増幅器３Ａにおける電流バッファとして機能する。抵抗素子１１の一端にオペアンプ９Ａの反転入力が接続され、抵抗素子１１の他端には参照信号Ｖｒ＋が与えられている。抵抗素子１３の一端にはオペアンプ９Ａの反転入力が接続され、抵抗素子１３の他端にはＦＥＴ１５Ａのソース端子（出力）が接続されている。
【００２５】
差動増幅器３Ｂは、オペアンプ９Ｂ、抵抗値Ｒ３の抵抗素子１９、抵抗値Ｒ４の抵抗素子２１、及びＦＥＴ１５Ｂを含んで構成されている。オペアンプ９Ｂは、その非反転入力には外部からの所定電圧の参照信号Ｖｒ−が印加され、その反転入力には抵抗素子１９を介して検知信号ＶＳを受けるとともに抵抗素子２１を介して差動増幅器３Ｂの出力電圧ＶＯ−が帰還される構成を有する。このオペアンプ９Ｂは、検知信号ＶＳを参照信号Ｖｒ−を基準として反転増幅する機能を有する。ＦＥＴ１５Ｂは、そのゲート端子がオペアンプ９Ｂの出力に接続され、ドレイン端子には電源回路７から電源電圧Ｖｃｃが供給され、ソース端子が差動増幅器３Ｂの出力端子１７Ｂに接続されるという構成を有する。このＦＥＴ１５Ｂは、差動増幅器３Ｂにおける電流バッファとして機能する。抵抗素子１９の一端にオペアンプ９Ｂの反転入力が接続され、抵抗素子１９の他端には検知信号ＶＳが与えられている。抵抗素子２１の一端にはオペアンプ９Ｂの反転入力が接続され、抵抗素子２１の他端にはＦＥＴ１５Ｂのソース端子（出力）が接続されている。
【００２６】
これらの差動増幅器３Ａ，３Ｂの出力端子１７Ａ，１７Ｂ間にＴＥＣ２３が接続される。さらに、差動増幅器３Ａ，３Ｂの出力端子１７Ａ，１７Ｂと接地との間には、それぞれ、ＦＥＴ５Ａ及びＦＥＴ５Ｂが接続されている。詳細には、ＦＥＴ５Ａのドレイン端子に出力端子１７Ａが接続され、ＦＥＴ５Ａのソース端子は接地され、ＦＥＴ５Ａのゲート端子は、オペアンプ９Ｂの出力が接続されている。これにより、ＦＥＴ５ＡはＦＥＴ１５Ｂを駆動する信号と同じ信号で駆動されることになる。また、ＦＥＴ５Ｂのドレイン端子に出力端子１７Ｂが接続され、ＦＥＴ５Ｂのソース端子は接地され、ＦＥＴ５Ｂのゲート端子は、オペアンプ９Ａの出力が接続されている。これにより、ＦＥＴ５ＢはＦＥＴ１５Ａを駆動する信号と同じ信号で駆動されることになる。
【００２７】
上述した差動増幅器３Ａ，３Ｂ及びＦＥＴ５Ａ，５Ｂは、アナログ的にＴＥＣ２３を流れる電流を制御する、いわゆるＨブリッジ回路を構成する。このＨブリッジ回路では、温度センサからの検知信号ＶＳは２つのオペアンプ９Ａ，９Ｂに入力される。オペアンプ９Ａは検知信号ＶＳが正側に振れた場合の動作をつかさどり、オペアンプ９Ｂは検知信号ＶＳが負側に振れた場合の動作をつかさどる。すなわち、検知信号ＶＳが正側に振れた場合は出力電圧ＶＯ＋＞出力電圧ＶＯ−となり、ＴＥＣ２３には出力端子１７Ａから出力端子１７Ｂに向けた電流が流れる。一方、検知信号ＶＳが負側に振れた場合は出力電圧ＶＯ−＞出力電圧ＶＯ＋となり、ＴＥＣ２３には出力端子１７Ｂから出力端子１７Ａに向けた電流が流れる。以下、ＴＥＣ制御回路１のＨブリッジ回路の動作を詳細に説明する。
【００２８】
図２は、ＴＥＣ制御回路１のＨブリッジ回路の正側の回路を抜粋して示す回路図であり、図３は、ＴＥＣ制御回路１のＨブリッジ回路の負側の回路を抜粋して示す回路図である。オペアンプの基本動作である、２つの入力電位が仮想的に接地されるようにその出力が設定されるという動作から次の関係式（１），（２）が成立する。
ＶＳ＝Ｖｒ＋＋（ＶＯ＋−Ｖｒ＋）×Ｒ１／（Ｒ１＋Ｒ２）
∴ＶＯ＋＝（１＋Ｒ２／Ｒ１）×ＶＳ−（Ｒ２／Ｒ１）×Ｖｒ＋  …（１）
Ｖｒ−＝ＶＯ−＋（ＶＳ−ＶＯ−）×Ｒ４／（Ｒ３＋Ｒ４）
∴ＶＯ−＝−（Ｒ４／Ｒ３）×ＶＳ＋（１＋Ｒ４／Ｒ３）×Ｖｒ−  …（２）
【００２９】
ＴＥＣ制御回路１のＨブリッジ回路では、正側と負側でゲインを同じに設定して動作を安定化するために、下記式：
（１＋Ｒ２／Ｒ１）＝（Ｒ４／Ｒ３）＝Ａ
が成立するように、抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４が設定されている。この関係は、２つのオペアンプをそれぞれ非反転増幅器及び反転増幅器として使用する場合の電圧利得の関係に他ならない。すなわち、２つのオペアンプ９Ａ，９Ｂの一方は非反転増幅器、他方は反転増幅器として使用され、それらの電圧利得が等しい値Ａに設定されている。
【００３０】
上記関係式（１），（２）を、電圧利得の値Ａで表すと、下記式（３），（４）のようになる。
ＶＯ＋＝Ａ×ＶＳ＋（１−Ａ）×Ｖｒ＋  …（３）
ＶＯ−＝−Ａ×ＶＳ＋（１＋Ａ）×Ｖｒ−  …（４）
これらの関係から、ＴＥＣ制御回路１における検知信号ＶＳと出力電圧ＶＯ＋，ＶＯ−との関係は、図４に示すグラフのように表される。正側の出力電圧ＶＯ＋については、検知信号ＶＳが大きくなるにしたがって傾きＡで単調増加する。検知信号ＶＳがゼロのときには（１−Ａ）×Ｖｒ＋で決定される出力電圧ＶＯ＋を出力する。一方、負側の出力電圧ＶＯ−については、検知信号ＶＳが大きくなるにしたがって傾き−Ａで単調減少する。検知信号ＶＳがゼロのときには（１＋Ａ）×Ｖｒ−で決定される出力電圧ＶＯ−を出力する。そして、検知信号ＶＳが
Ｖ１＝（Ｖｒ−−Ｖｒ＋）／（２Ａ）＋（Ｖｒ＋＋Ｖｒ−）／２
で計算される値Ｖ１に一致したときに、２つの出力電圧ＶＯ＋，ＶＯ−が同じ値に設定され、その値Ｖ２は下記式で計算される。
Ｖ２＝−Ａ（Ｖｒ＋−Ｖｒ―）／２＋（Ｖｒ＋＋Ｖｒ−）／２
【００３１】
２つの出力電圧ＶＯ＋，ＶＯ−が等しくなる場合をさらに考察すると、検知信号ＶＳの値の第２項、及び出力電圧ＶＯ＋，ＶＯ−の第２項は、それぞれ、２つの参照レベルＶｒ＋，Ｖｒ−の平均値である。そして、検知信号ＶＳの値の第１項、及び出力電圧ＶＯ＋，ＶＯ−の第１項が、それぞれ、平均値に対する補正項となっている。
【００３２】
さらに、ＴＥＣ制御回路１のＨブリッジ回路の動作を単純化した場合を想定する。すなわち、２つの参照レベルＶｒ＋，Ｖｒ−を同じ値に設定した場合には（Ｖｒ＋＝Ｖｒ−＝Ｖｒ）、検知信号ＶＳ＝Ｖｒのときに２つの出力電圧ＶＯ＋，ＶＯ−が同電位Ｖｒに設定され、２つの出力端子１７Ａ，１７Ｂ間に接続されたＴＥＣ２３には電流が流れない。検知信号ＶＳがＶｒより大きくなると、正側出力１７Ａから負側出力１７Ｂに向けて電流が流れ、検知信号ＶＳがＶｒより小さくなると、負側出力１７Ｂから正側出力１７Ａに向けて電流が流れる。
【００３３】
次に、上記動作解析において純抵抗Ｒ５，Ｒ６とみなしていたＨブリッジ回路の下側のＦＥＴ５Ａ，５Ｂの実際の特性を含めて、Ｈブリッジ回路の動作を説明する。２つの出力電圧ＶＯ＋，ＶＯ−がゼロとなる検知信号ＶＳの値は、それぞれ、（１−１／Ａ）Ｖｒ、（１＋１／Ａ）Ｖｒとなる。検知信号ＶＳが、例えば（１＋１／Ａ）Ｖｒよりも大きくなると、ＦＥＴ５Ｂのゲートには十分な正バイアスが印加されるため、そのドレイン出力、すなわち負出力ＶＯ−がほぼ接地電位にクランプされる。すなわち、ＦＥＴ１５Ａに対してはソース負荷としてＴＥＣ２３の一方の端子が接続され、ＴＥＣ２３の他方の端子が直接接地されているとみなせる状態となる。
【００３４】
一方、検知信号ＶＳが、（１−１／Ａ）Ｖｒよりも小さくなると、ＦＥＴ５Ａのゲートバイアスが十分に大きい状態となるので、ＦＥＴ５Ａについては完全にオン状態に設定され、そのドレイン出力ＶＯ＋がほぼ接地電位にクランプされる。このときには、負側のＦＥＴ１５ＢのソースにＴＥＣ２３の他方の端子が接続され、ＴＥＣ２３の一方の端子が接地されているとみなすことができる。
【００３５】
そして、検知信号ＶＳが、（１−１／Ａ）Ｖｒ＜ＶＳ＜（１＋１／Ａ）Ｖｒの範囲Ｗ１では、ＴＥＣ制御回路１のＨブリッジ回路はアナログ動作を行う。すなわち、この範囲Ｗ１は、ＦＥＴ１５Ａ，１５Ｂともにアクティブな状態（ドレイン電流が流れる状態）であり、かつ、ＦＥＴ５Ａ，５Ｂもともにアクティブな状態である。ただし、ＦＥＴ１５Ａ，１５Ｂのゲートバイアスの大小関係で出力電流の大きさが決定され、その結果、ＦＥＴ１５Ａ，１５Ｂのソース間の負荷として接続されているＴＥＣ２３を流れる電流の方向及び大きさがソース出力電圧ＶＯ＋，ＶＯ−の大小関係で決定される。このような動作により、微細なＴＥＣの制御が可能とされる。このアナログ制御の範囲は、抵抗値Ｒ３，Ｒ４の比（抵抗値Ｒ１，Ｒ２の比）で決定される利得Ａで決定される。利得Ａが大きい場合にはアナログ制御の範囲が狭くなり、利得Ａが小さい場合にはアナログ制御の範囲が広くなる。
【００３６】
上記のように、ＴＥＣ制御回路１のＨブリッジ回路は、参照レベルＶｒの周辺では、完全にアナログ動作が行われ、従来のＨブリッジ回路で一般的な動作である、いずれかの側のスイッチング素子が完全にオフされる動作は行われず、両方のサイドのスイッチング素子に電流が流れる。この状況はＴＥＣに流れない一部の電流が生じていることになり、この電流はアイドル電流（無効電流）となるために、無駄な消費電力が発生することになる。
【００３７】
上記課題を鑑みて、本実施形態のＴＥＣ制御回路１には、差動増幅器３Ａ，３Ｂに電源電圧（駆動電源）Ｖｃｃを供給する電源回路７が備えられている。図５は、電源回路７の構成の一例を示す回路図である。同図に示すように、電源回路７は、ＦＥＴ１５Ａの出力にアノードが接続されたダイオード３１Ａと、ＦＥＴ１５Ｂの出力にアノードが接続され、カソードがダイオード３１Ａのカソードに共通に接続されたダイオード３１Ｂと、ダイオード３１Ａ，３１Ｂのカソードと接地の間に接続された抵抗素子３３と、ＤＣ／ＤＣコンバータ３５と、ＤＣ／ＤＣコンバータの入力とダイオード３１Ａ，３１Ｂのカソードとの間に接続された直流電源３７とを有している。
【００３８】
上記構成の電源回路７においては、ダイオード３１Ａ，３１Ｂ及び抵抗素子３３により、ＴＥＣ２３に印加される電圧ＶＯ＋，ＶＯ−のうちの高い方の出力電圧が検出されて、ダイオード３１Ａ，３１Ｂのカソードにおいて検出電圧が生成される。そして、ＤＣ／ＤＣコンバータ３５には、その検出電圧を基準にして直流電源３７の電圧分だけ上昇した制御電圧が入力され、ＤＣ／ＤＣコンバータ３５により、入力された制御電圧に対応する電源電圧Ｖｃｃが生成されて差動増幅器３Ａ，３Ｂに供給される。
【００３９】
図６には、電源回路７の生成する検出電圧及び電源電圧Ｖｃｃと検知信号ＶＳとの関係を示している。同図において、検出電圧は点線で、電源電圧は一点鎖線で示している。出力電圧ＶＯ＋，ＶＯ−のうちの高い方の電圧からダイオード３１Ａ，３１Ｂの順方向電圧（〜０．８Ｖ）だけ下がった値が検出電圧となる。ＤＣ／ＤＣコンバータ３５によって制御電圧と一対一の電圧が出力される場合は、検出電圧から直流電源３７の電圧分だけ上昇した電源電圧Ｖｃｃが生成される。電源電圧Ｖｃｃとしては、出力電圧ＶＯ＋，ＶＯ−の電位からＦＥＴ１５Ａ，１５Ｂのドレイン−ソース間電圧Ｖｄｓ分だけ上昇した電圧を与える必要がある。そのため、直流電源３７の電圧はＦＥＴ１５Ａ，１５Ｂの電圧Ｖｄｓに対応して設定される。
【００４０】
以上説明したＴＥＣ制御回路１によれば、差動増幅器３Ａ，３Ｂの出力電圧ＶＯ＋，ＶＯ−を常にモニタし、それらのうちの高い方の電圧に対して電圧Ｖｄｓだけ上昇した電源電圧Ｖｃｃを生成し、その電源電圧ＶｃｃをＨブリッジ回路の電流バッファを構成するトランジスタに与えることにより、Ｈブリッジ回路のアナログ動作を維持したうえで省電力化を図ることができる。
【００４１】
本発明は、上述した実施形態に限定されるものではない。例えば、ＴＥＣ制御回路１の構成は図７に示すような構成であってもよい。同図に示す本発明の変形例に係る電源回路７Ａは、電源回路７の構成に加えて、ＤＣ／ＤＣコンバータ３５に入力される制御電圧を所定電圧以上にクランプするためのダイオード３９，４１，４３が設けられている。ダイオード３９，４１，４３は、互いに直列に接続され、アノード側がＤＣ／ＤＣコンバータ３５の一次側電位Ｖｃにバイアスされ、カソード側がダイオード３１Ａ，３１Ｂのカソードに共通に接続される。このダイオード３９，４１，４３の直列接続数は、電源電圧Ｖｃｃの最低電圧の設定値に応じて適宜設定されてよい。
【００４２】
このような構成の電源回路７Ａによれば、ＴＥＣ制御回路１のＨブリッジ回路のアナログ動作を安定化できる。図８は、電源回路７Ａの生成する検出電圧及び電源電圧Ｖｃｃと検知信号ＶＳとの関係を示している。同図において、検出電圧は点線で、電源電圧は一点鎖線で示している。検知信号ＶＳが（１−１／Ａ）Ｖｒ＜ＶＳ＜（１＋１／Ａ）Ｖｒの範囲Ｗ１では、Ｈブリッジ回路のＦＥＴ５Ａ，５Ｂも飽和動作を行わず、アナログ動作を行う。その場合、電源電圧Ｖｃｃが出力電圧ＶＯ＋，ＶＯ−を基準に上昇しただけでは、ＦＥＴ５Ａ，５Ｂのアナログ動作（非飽和動作）が妨げられる場合がある。電源回路７Ａは、このような範囲Ｗ１において、電源電圧Ｖｃｃを出力電圧ＶＯ＋，ＶＯ−に依存させずに一定に保つ機能を有する。すなわち、ダイオード３９，４１，４３の順方向電圧をＤｉとし、ダイオード３９，４１，４３の直列接続数をｍ（＝３）とすると、電源回路７Ａの検出電圧がＶｃ−ｍ×Ｄｉの電圧にクランプされる。ここで、ダイオード３９，４１，４３は、ツェナーダイオードに置換されてもよいし、定電圧源に置換されてもよい。
【００４３】
また、電源回路７の直流電源３７は、ダイオードの直列回路に置換されてもよい。ダイオードの直列数をｎ、ダイオードの順方向電圧をＶｆとした場合には、出力電圧ＶＯ＋，ＶＯ−に対して（ｎ−１）×Ｖｆだけ上昇した電源電圧Ｖｃｃが生成される。すなわち、（ｎ−１）×Ｖｆの電圧が常にＦＥＴ１５Ａ，１５Ｂの電圧Ｖｄｓとして与えられる。さらに、電源回路７の直流電源３７は、１個のツェナーダイオードに置換されてもよい。
【符号の説明】
【００４４】
１…ＴＥＣ制御回路、３Ａ，３Ｂ…差動増幅器、７，７Ａ…電源回路、９Ａ，９Ｂ…オペアンプ、１１，１３，１９，２１，３３…抵抗素子、１７Ａ，１７Ｂ…出力端子、３１Ａ，３１Ｂ，３９，４１，４３…ダイオード、３５…ＤＣ／ＤＣコンバータ、３７…直流電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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