(57)【要約】      （修正有）【課題】ディンプル不良を低減した基板内蔵用積層セラミック電子部品を提供する。【解決手段】誘電体層１１を介して積層された第１、第２内部電極２１、２２と、上記第１、第２内部電極２１、２２と同一平面上に、一定距離離隔されて形成される第１、第２ダミー電極２３、２４と、上記セラミック本体１０の第１、第２端面から第１、第２主面、第１、第２側面に延長形成された第１、第２外部電極３１、３２と、を含み、上記第１、第２内部電極２１、２２に形成された第１、第２リード２１ａ〜２２ｂから上記セラミック本体の第１及び第２側面に形成された上記第１、第２外部電極３１、３２の端までの長さをＧ、上記セラミック本体の端面までの長さをＢＷ、上記セラミック本体の端面から上記第１及び第２リード２１ａ〜２２ｂまでの長さをＭとすると、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たす基板内蔵用積層セラミック電子部品。【選択図】図３
2015035573.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
前記誘電体層を介して積層され、前記セラミック本体の第１及び第２側面に露出した第１及び第２リードを有する第１内部電極及び第２内部電極と、
前記第１内部電極と同一平面上で一定距離離隔されて形成される第１ダミー電極及び前記第２内部電極と同一平面上で一定距離離隔されて形成される第２ダミー電極と、
前記セラミック本体の第１及び第２端面から第１及び第２主面と第１及び第２側面とにまで延長形成された第１及び第２外部電極と、を含み、
前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記第１及び第２リードに対応する位置までの長さをＧ、前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ、前記セラミック本体の端面から前記第１及び第２リードに対応する位置までの長さをＭとすると、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たす基板内蔵用積層セラミック電子部品。
【請求項２】
前記セラミック本体の端面から前記第１及び第２リードに対応する位置までの長さＭは５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記第１及び第２ダミー電極は、前記セラミック本体の長さ方向における長さが３０μｍ以下である、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記第１及び第２リードは前記セラミック本体の両端面から一定距離離隔されて形成される、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の平均厚さは５μｍ以上である、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成される、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記金属層はめっきにより形成される、請求項６に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
前記誘電体層を介して積層され、前記セラミック本体の第１及び第２側面に露出した第１及び第２リードを有する第１内部電極及び第２内部電極と、
前記第１内部電極と同一平面上で一定距離離隔されて形成される第１ダミー電極及び前記第２内部電極と同一平面上で一定距離離隔されて形成される第２ダミー電極と、
前記セラミック本体の第１及び第２端面から第１及び第２主面と第１及び第２側面とにまで延長形成された第１及び第２外部電極と、を含み、
前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記第１及び第２リードに対応する位置までの長さをＧ、前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ、前記セラミック本体の端面から前記第１及び第２リードに対応する位置までの長さをＭとすると、５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす基板内蔵用積層セラミック電子部品。
【請求項９】
前記第１及び第２ダミー電極は、前記セラミック本体の長さ方向における長さが３０μｍ以下である、請求項８に記載の基板内蔵用積層セラミック電子部品。
【請求項１０】
前記第１及び第２リードは前記セラミック本体の両端面から一定距離離隔されて形成される、請求項８または９に記載の基板内蔵用積層セラミック電子部品。
【請求項１１】
前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の平均厚さは５μｍ以上である、請求項８から１０のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１２】
前記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成される、請求項８から１１のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１３】
前記金属層はめっきにより形成される、請求項１２に記載の基板内蔵用積層セラミック電子部品。
【請求項１４】
絶縁基板と、
前記絶縁基板内に内蔵された請求項１から１３のいずれか１項に記載の基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路が高密度化及び高集積化するにつれ、印刷回路基板に実装される受動素子の実装空間が足りなくなる問題を解決すべく、基板中に内蔵される部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現するための努力が続けられている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する様々な方案が提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方法としては、基板材料そのものを積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方案としては、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法などがある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数個の誘電体層と、該複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板の内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板配線と積層セラミック電子部品の外部電極を連結するためにレーザーを利用して上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を穿孔しなければならない。このようなレーザー加工は、印刷回路基板の製造費用をかなり増加させる要因となる。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵しなければならないため、基板の表面に実装する通常の積層セラミック電子部品とは違って外部電極上にニッケル／すず（Ｎｉ／Ｓｎ）めっき層を必要としない。
【０００７】
即ち、基板内蔵用積層セラミック電子部品の外部電極は、基板内の回路と銅（Ｃｕ）材質のビア（ｖｉａ）を通じて電気的に連結されるため、ニッケル／すず（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層が上記外部電極上に必要である。
【０００８】
通常、上記外部電極も銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれており、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工時に、上記ガラスに含まれる成分が上記レーザーを吸収するため、ビアの加工深さが調節できなくなるという問題がある。
【０００９】
該理由で、基板内蔵用積層セラミック電子部品の外部電極上には銅（Ｃｕ）めっき層を別に形成している。
【００１０】
また、基板内蔵用積層セラミック電子部品の外部電極と基板内の回路を連結するためのビア加工時、上記外部電極の形状が平坦でないため、ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良が頻繁に発生し、信頼性が低下するという問題がある。
【００１１】
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣメインボード及び各種ＲＦモジュールに用いられる印刷回路基板に内蔵されることで、実装型積層セラミック電子部品に比べて、製品のサイズを画期的に減少させることができる。
【００１２】
また、ＭＰＵのような能動素子の入力端子と非常に近接距離に配置されることができるため、導線長さによる相互連結インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１３】
このような基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係により得られる相互連結インダクタンスの低減による効果に過ぎず、未だに基板内蔵用積層セラミック電子部品自体のＥＳＬ特性の改善には至っていない。
【００１４】
一般的に、基板内蔵用積層セラミック電子部品において、ＥＳＬを低くするためには、積層セラミック電子部品内部の電流経路を短くする必要がある。
【００１５】
しかし、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成することにより、外部電極の内部にめっき液が浸透する問題があり、内部の電流経路を短縮することが容易でない。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】韓国公開特許第２００６−００７３２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【課題を解決するための手段】
【００１８】
本発明の一実施形態は、誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記誘電体層を介して積層され、上記セラミック本体の第１及び第２側面に露出した第１及び第２リードを有する第１内部電極と第２内部電極と、上記第１内部電極と同一平面上に、一定距離離隔されて形成される第１ダミー電極及び上記第２内部電極と同一平面上に、一定距離離隔されて形成される第２ダミー電極と、上記セラミック本体の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長形成された第１及び第２外部電極と、を含み、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＧ、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ、上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＭとすると、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たす基板内蔵用積層セラミック電子部品を提供する。
【００１９】
上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭは５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすことができる。
【００２０】
上記第１及び第２ダミー電極は、上記セラミック本体の長さ方向の長さが３０μｍ以下であってもよい。
【００２１】
上記第１及び第２リードは、上記セラミック本体の両端面から一定距離離隔されて形成されてもよい。
【００２２】
上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の平均厚さは、５μｍ以上であってもよい。
【００２３】
上記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
【００２４】
上記金属層はめっきにより形成されてもよい。
【００２５】
本発明の他の実施形態は、誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記誘電体層を介して積層され、上記セラミック本体の第１及び第２側面に露出した第１及び第２リードを有する第１内部電極及び第２内部電極と、上記第１内部電極と同一平面上に、一定距離離隔されて形成される第１ダミー電極及び上記第２内部電極と同一平面上に、一定距離離隔されて形成される第２ダミー電極と、上記セラミック本体の第１及び第２端面から第１及び第２主面は、第１及び第２側面に延長形成された第１及び第２外部電極と、を含み、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＧ、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ、上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＭとすると、５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす基板内蔵用積層セラミック電子部品を提供する。
【００２６】
上記第１及び第２ダミー電極は、上記セラミック本体の長さ方向の長さが３０μｍ以下であってもよい。
【００２７】
上記第１及び第２リードは、上記セラミック本体の両端面から一定距離離隔されて形成されてもよい。
【００２８】
上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の平均厚さは、５μｍ以上であってもよい。
【００２９】
上記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
【００３０】
上記金属層はめっきにより形成されてもよい。
【００３１】
本発明の他の実施形態は、絶縁基板と、上記絶縁基板内に内蔵された基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供する。
【発明の効果】
【００３２】
本発明によると、基板内蔵用積層セラミック電子部品の内部電極と離隔してダミー電極を形成し、内部電極をセラミック本体の側面に延長して露出させることで、積層セラミック電子部品の外部電極の長さ及び幅方向の平坦度を向上させて、基板との電気的連結のためのビア加工時、ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良を減少させることができる。
【００３３】
また、基板内蔵用積層セラミック電子部品の内部電極をセラミック本体の側面に延長して露出させることで、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮し等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】図１のＸ−Ｘ'線の断面図である。
【図３】図１のＹ−Ｙ'線の断面図である。
【図４】本発明の他の実施形態による図１のＹ−Ｙ'線の断面図である。
【図５】本発明のさらに他の実施形態による図１のＹ−Ｙ'線の断面図である。
【図６】本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００３５】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３６】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は図１のＸ−Ｘ'線の断面図であり、図３は図１のＹ−Ｙ'線の断面図である。
【００３７】
図１及び図２を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１及び第２主面、対向する第１側面及び第２側面及び対向する第１及び第２端面を有するセラミック本体１０と、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを有する第１内部電極２１及び第２内部電極２２と、上記第１内部電極２１と同一平面上で一定距離離隔されて形成される第１ダミー電極２３、及び上記第２内部電極２２と同一平面上で一定距離離隔されて形成される第２ダミー電極２４と、上記セラミック本体１０の第１及び第２端面から、第１及び第２主面と、第１及び第２側面とにまで延長形成された第１及び第２外部電極３１、３２と、を含んでもよい。
【００３８】
以下では、本発明の一実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。
【００３９】
本発明の一実施形態による積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用してもよい。
【００４０】
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図示されたように六面体であってもよい。
【００４１】
本発明の一実施形態におけるセラミック本体１０は、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有することができ、上記第１及び第２主面は、上記セラミック本体１０の上面及び下面と表現されてもよい。
【００４２】
本発明の一実施形態によると、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば、特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
【００４３】
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に合わせて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などを添加してもよい。
【００４４】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節されてもよいが、例えば、４００ｎｍ以下に調節されることができる。
【００４５】
上記第１及び第２内部電極２１、２２を形成する材料は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを使用して形成してもよい。
【００４６】
上記第１内部電極２１と第２内部電極２２は上記誘電体層１１を介して積層され、上記第１内部電極２１は、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂを有する。
【００４７】
また、上記第２内部電極２２は、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２２ａ、２２ｂを有する。
【００４８】
上記第２内部電極２２が有する上記第１及び第２リード２２ａ、２２ｂは、上記第１内部電極２１の第１及び第２リード２１ａ、２１ｂと一定距離離隔されて第１及び第２側面に露出してもよい。
【００４９】
また、上記第１内部電極２１と第２内部電極２２は上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを通じて後述する第１及び第２外部電極と電気的に連結されてもよい。
【００５０】
即ち、上記第１内部電極２１の第１及び第２リード２１ａ、２１ｂは第１外部電極と連結され、上記第２内部電極２２の第１及び第２リード２２ａ、２２ｂは第２外部電極と連結されることができる。
【００５１】
これにより、内部電極がセラミック本体の両端面を通じて外部電極と連結される一般的な形態に比べて、内部電極をセラミック本体の側面に延長して露出させることで、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮し等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００５２】
上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂは、上記セラミック本体１０の両端面から一定距離離隔されて形成されてもよい。
【００５３】
上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂは、上記セラミック本体１０の両端面から一定距離離隔されて形成され、上記セラミック本体１０の角面に延長されないため、めっき液浸透による信頼性低下を防ぐことができる。
【００５４】
また、上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを通じて電流が流れるため、電流経路が短縮され等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００５５】
上記第１内部電極２１の第１及び第２リード２１ａ、２１ｂと上記第２内部電極２２の第１及び第２リード２２ａ、２２ｂが上記セラミック本体１０の第１及び第２側面に露出するように形成されることで、上記積層セラミックキャパシタの外部電極の幅方向の平坦度を向上させることができる。
【００５６】
一般的に、セラミック本体の幅方向には内部電極が形成されない幅方向マージン部があり、上記幅方向マージン部により段差が発生する。これにより完成したチップの外部電極が曲って平坦度が低下するという問題があった。
【００５７】
上記のように、積層セラミックキャパシタの幅方向の平坦度が低下する場合、基板との電気的連結のためのビア加工時に、ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良が発生する恐れがある。
【００５８】
しかし、本発明の一実施形態によると、上記第１内部電極２１の第１及び第２リード２１ａ、２１ｂと上記第２内部電極２２の第１及び第２リード２２ａ、２２ｂが上記セラミック本体１０の第１及び第２側面に露出するように形成されることで、セラミック本体１０の幅方向の段差が減少するため、完成したチップの外部電極の平坦度が向上し、結果的に上記ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良を減少させることができる。
【００５９】
一方、本発明の一実施形態による基板内蔵用積層セラミックキャパシタは、上記第１内部電極２１と同一平面上で一定距離離隔されて形成される第１ダミー電極２３と、上記第２内部電極２２と同一平面上で一定距離離隔されて形成される第２ダミー電極２４と、を含んでもよい。
【００６０】
上記第１内部電極２１と同一平面上に、一定距離離隔されて形成される第１ダミー電極２３と、上記第２内部電極２２と同一平面上に、一定距離離隔されて形成される第２ダミー電極２４とを含むことで、上記積層セラミックキャパシタの外部電極の長さ方向の平坦度を向上させることができる。
【００６１】
一般的に、セラミック本体の長さ方向には内部電極が形成されない長さ方向マージン部があり、上記長さ方向マージン部により段差が発生する。これにより完成したチップの外部電極が曲って平坦度が低下するという問題があった。
【００６２】
上記のように、積層セラミックキャパシタの長さ方向の平坦度が低下する場合、基板との電気的連結のためのビア加工時、ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良が発生する恐れがある。
【００６３】
しかし、本発明の一実施形態によると、上記第１内部電極２１と同一平面上に、一定距離離隔されて形成される第１ダミー電極２３と、上記第２内部電極２２と同一平面上に、一定距離離隔されて形成される第２ダミー電極２４とをセラミック本体１０内に形成することで、セラミック本体１０の長さ方向の段差が減少するため、完成したチップの外部電極の平坦度が向上し、結果的に上記ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良を減少させることができる。
【００６４】
上記第１及び第２ダミー電極２３、２４は、上記セラミック本体１０の長さ方向の長さが３０μｍ以下であってもよいが、必ずしもこれに制限されない。
【００６５】
上記第１及び第２ダミー電極２３、２４の上記セラミック本体１０の長さ方向の長さが３０μｍ以下になるように形成することで、積層セラミックキャパシタの外部電極の長さ方向の平坦度を向上させ、基板との電気的連結のためのビア加工時、ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良を減少させることができる。
【００６６】
上記第１及び第２ダミー電極２３、２４の上記セラミック本体１０の長さ方向の長さが３０μｍを超えると、第１及び第２内部電極２１、２２との距離が近くなり、印刷滲みによるショート不良が発生する恐れがある。
【００６７】
一方、上記第１及び第２ダミー電極２３、２４の上記セラミック本体１０の長さ方向の長さの下限値は特に制限されず、例えば、１μｍ以上であってもよい。
【００６８】
本発明の一実施形態によると、上記セラミック本体１０の第１及び第２端面から、第１及び第２主面と第１及び第２側面とにまで延長して第１及び第２外部電極３１、３２を形成してもよい。
【００６９】
上記第１及び第２外部電極３１、３２は、導電性金属及びガラスを含んで形成されてもよい。
【００７０】
静電容量の形成のために、第１及び第２外部電極３１、３２が上記セラミック本体１０の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長して形成され、第１及び第２内部電極２１、２２と上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを通じて電気的に連結されてもよい。
【００７１】
上記第１及び第２外部電極３１、３２は、上記第１及び第２内部電極２１、２２と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された少なくとも一つの導電性金属で形成されてもよい。
【００７２】
上記第１及び第２外部電極３１、３２は、上記導電性金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布してから焼成することで、形成されてもよい。
【００７３】
本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２上に銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
【００７４】
一般的に、積層セラミックキャパシタは印刷回路基板上に実装されるため、通常、外部電極上にニッケル／すずめっき層を形成する。
【００７５】
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であって、基板上に実装せず、上記積層セラミックキャパシタの上記第１外部電極３１及び第２外部電極３２と基板の回路とが銅（Ｃｕ）材質であるビア（ｖｉａ）を通じて電気的に連結される。
【００７６】
従って、本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２上に、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性のよい銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
【００７７】
一方、上記第１外部電極３１及び第２外部電極３２も銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）が含まれており、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工時、上記ガラスに含まれる成分が上記レーザーを吸収するため、ビアの加工深さが調節できないという問題がある。
【００７８】
従って、本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２上に銅（Ｃｕ）からなる金属層を形成することで、上記問題を解決することができる。
【００７９】
上記銅（Ｃｕ）からなる金属層を形成する方法は特に制限されず、例えば、めっきにより形成してもよい。
【００８０】
他の方法として、銅（Ｃｕ）を含むが、ガラスフリットを含まない導電性ペーストを上記第１外部電極３１及び第２外部電極３２上に塗布して形成してもよく、特に制限されない。
【００８１】
上記塗布法による場合、焼成後の上記金属層は銅（Ｃｕ）のみからなることができる。
【００８２】
図３を参照すると、本発明の一実施形態による積層セラミック電子部品の上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さをＧ、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さをＢＷ、上記セラミック本体１０の端面から上記第１及び第２リードに対応する位置までの長さをＭとすると、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たすことができる。
【００８３】
上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＧが３０μｍ≦Ｇ＜ＢＷ−Ｍを満たすように調節することで、めっき液の浸透による信頼性低下を防ぐことができる。
【００８４】
上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＧが３０μｍ未満では、めっき液浸透により信頼性が低下する恐れがある。
【００８５】
上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＧが、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さＢＷから上記セラミック本体１０の端面から上記第１及び第２リードに対応する位置までの長さＭを引いた値と同一である場合には、リードを形成することができないため、セラミック本体１０の両側面で内部電極と外部電極を連結することができない。
【００８６】
本発明の他の実施形態による積層セラミックキャパシタは、上記本発明の一実施形態による特徴に加えて、上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＭが５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすことができる。
【００８７】
上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＭが５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすように調節することで、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良を防ぐことができ、信頼性に優れた積層セラミックキャパシタを具現することができる。
【００８８】
上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＭが５０μｍ未満では、剥離不良が発生する恐れがあり、信頼性が低下するという問題がある。
【００８９】
上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＭがＢＷ−Ｇと一致する場合には、上記リードを形成することができないため、セラミック本体１０の側面で内部電極と外部電極を連結することができない。
【００９０】
一方、本発明の一実施形態によると、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅは、５μｍ以上であってもよい。
【００９１】
上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅを５μｍ以上に調節することで、めっき液浸透による信頼性の低下を防ぐことができる。
【００９２】
上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅが５μｍ未満では、めっき液浸透により信頼性が低下する恐れがある。
【００９３】
上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅ、上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＧ、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さＢＷ及び上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＭは、図３のようにセラミック本体１０の長さ−幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
【００９４】
例えば、図３のように、セラミック本体１０の厚さＴ方向の中央部で切断した長さ及び幅方向（Ｌ−Ｗ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから上記第１及び第２外部電極３１、３２の各部分の長さ及び厚さを測定して得ることができる。
【００９５】
図４は本発明の他の実施形態による図１のＹ−Ｙ'線の断面図であり、図５は本発明のさらに他の実施形態による図１のＹ−Ｙ'線の断面図である。
【００９６】
図４及び図５を参照すると、本発明の一実施形態による基板内蔵用積層セラミックキャパシタの上記第１及び第２ダミー電極２３、２４は、多様な形態に形成され得ることが分かる。
【００９７】
図４を参照すると、上記第１及び第２ダミー電極２３、２４は、上記第１及び第２内部電極２１、２２とは異なって上記セラミック本体１０の端面の他に第１及び第２側面に露出した形態であってもよい。
【００９８】
また、図５のように、上記第１及び第２ダミー電極２３、２４は、上記セラミック本体１０の端面の他にも第１及び第２側面に露出した形態であるとともに、第１及び第２側面に露出した部分の長さが中央部の長さより長い「コ」の字の形態であってもよい。
【００９９】
但し、上記第１及び第２ダミー電極２３、２４の第１及び第２側面に露出した部分は、ショート不良を防止するために上記第１及び第２外部電極３１、３２が形成された部分の内側までに形成されることができる。
【０１００】
図４及び図５に示した上記第１及び第２ダミー電極２３、２４による場合、基板内蔵用積層セラミックキャパシタの外部電極の長さ及び幅方向の平坦度をさらに向上させることができ、基板との電気的連結のためのビア加工時、ビアが一方に偏るディンプル（Ｄｉｍｐｌｅ）不良の減少効果にさらに優れることができる。
【０１０１】
本発明の他の実施形態は、誘電体層１１を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体１０と、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを有する第１内部電極２１及び第２内部電極２２と、上記第１内部電極２１と同一平面上で一定距離離隔されて形成される第１ダミー電極２３及び上記第２内部電極２２と同一平面上で一定距離離隔されて形成される第２ダミー電極２４と、上記セラミック本体１０の第１及び第２端面から第１及び第２主面と第１及び第２側面とにまで延長形成された第１及び第２外部電極３１、３２と、を含み、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さをＧ、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さをＢＷ、上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さをＭとすると、５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす基板内蔵用積層セラミック電子部品を提供する。
【０１０２】
上記第１及び第２ダミー電極２３、２４は、上記セラミック本体１０の長さ方向の長さが３０μｍ以下であってもよい。
【０１０３】
上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂは、上記セラミック本体１０の両端面から一定距離離隔されて形成されてもよい。
【０１０４】
上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の平均厚さは、５μｍ以上であってもよい。
【０１０５】
上記第１及び第２外部電極上には、銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
【０１０６】
その他上記した他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同一であるため、ここではその説明を省略する。
【０１０７】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックグリーンシートを用意し、これにより誘電体層を形成することができる。
【０１０８】
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍ厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【０１０９】
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意することができる。
【０１１０】
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法により塗布して内部電極を形成した後、２００〜３００層積層してセラミック本体を製作した。
【０１１１】
次に、上記セラミック本体の上下面及び端部に導電性金属及びガラスを含む第１外部電極及び第２外部電極を形成することができる。
【０１１２】
上記導電性金属は特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上であってもよい。
【０１１３】
上記ガラスは特に制限されず、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質を用いてもよい。
【０１１４】
上記第１及び第２外部電極は上記セラミック本体の上下面及び端部に形成されることで、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
【０１１５】
次に、上記第１外部電極及び第２外部電極上に銅（Ｃｕ）からなる金属層を形成することができる。
【０１１６】
その他上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じ部分に対しては、ここではその説明を省略する。
【０１１７】
図６は、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板１００を示す断面図である。
【０１１８】
図６を参照すると、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板１００は、絶縁基板１１０と、上記本発明の一実施形態による基板内蔵用積層セラミックキャパシタと、を含んでもよい。
【０１１９】
上記絶縁基板１１０は絶縁層１２０が含まれた構造からなり、必要に応じて図６に示されたように多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含んでもよい。このような絶縁基板１１０は、内部に積層セラミックキャパシタを含む印刷回路基板１００であってもよい。
【０１２０】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後印刷回路基板１００の熱処理などのような後工程において、様々な過酷な環境を同様に経験する。
【０１２１】
特に、熱処理工程における印刷回路基板１００の収縮及び膨脹は、印刷回路基板１００の内部に挿入された積層セラミックキャパシタに直接伝達され積層セラミックキャパシタと印刷回路基板１００の接着面にストレスを加える。
【０１２２】
積層セラミックキャパシタと印刷回路基板１００の接着面に印加されたストレスが接着強度より高いと、接着面が剥がれる剥離不良が発生する。
【０１２３】
積層セラミックキャパシタと印刷回路基板１００間の接着強度は、積層セラミックキャパシタと印刷回路基板１００の電気化学的結合力と接着面の有効表面積に比例し、積層セラミックキャパシタと印刷回路基板１００との接着面の有効表面積を向上させるために、積層セラミックキャパシタの表面粗度を制御して積層セラミックキャパシタと印刷回路基板１００間の剥離現象を改善することができる。
【０１２４】
以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれに制限されない。
【０１２５】
実施例
実施例は基板内蔵用積層セラミックキャパシタのセラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅ、上記第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧ、及び上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭの数値が本発明の数値範囲を満たすように製作した。
【０１２６】
比較例
比較例は、基板内蔵用積層セラミックキャパシタにおいて、セラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅ、上記第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧ、及び上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭの数値が本発明の範囲から外れることを除き、上記実施例と同様の条件で製作した。
【０１２７】
下表１は、本発明の実施形態による基板内蔵用積層セラミックキャパシタのセラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅ、上記第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧの値による信頼性を比較したものである。
【０１２８】
上記信頼性の評価は、めっき液浸透による加速寿命の低下有無で判断し、具体的には、湿度条件８５８５（８５℃、８５％湿度）で、１時間、定格電圧を印加して行い、不良率が０．０１％未満のものを◎、不良率が０．０１％〜１．００％のものを○、不良率が１．００％〜５０％のものを△、不良率が５０％以上のものを×と表示した。
【０１２９】
【表１】
2015035573.tif 000003
＊比較例
【０１３０】
上記表１を参照すると、比較例であるサンプル１〜１２は、セラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅが本発明の数値範囲から外れるもので、めっき液浸透による加速寿命の低下によって信頼性に問題があることが分かる。
【０１３１】
また、比較例であるサンプル１６及び１７は、第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧが本発明の数値範囲から外れるもので、信頼性に問題があることが分かる。
【０１３２】
一方、実施例であるサンプル１３〜１５及び１８〜２０は、本発明の数値範囲を満たすもので、信頼性に優れることが分かる。
【０１３３】
下表２は、本発明の実施形態による基板内蔵用積層セラミックキャパシタのセラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭの値による信頼性を比較したものである。
【０１３４】
上記信頼性の評価は剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）有無で判断した。具体的には、セラミック本体の切断面のモールド（Ｍｏｌｄ）検査により剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）有無を判断し、不良率が０．０１％未満のものを◎、不良率が０．０１％〜１．００％のものを○、不良率が１．００％〜５０％のものを△、不良率が５０％以上のものを×と表示した。
【０１３５】
【表２】
2015035573.tif 000004
＊比較例
【０１３６】
上記表２を参照すると、比較例であるサンプル２１〜２６はセラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭが本発明の数値範囲から外れるもので、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良により信頼性に問題があることが分かる。
【０１３７】
一方、実施例であるサンプル２７〜３２は本発明の数値範囲を満たすもので、信頼性に優れること分かる。
【０１３８】
下表３は、本発明の実施形態による基板内蔵用積層セラミックキャパシタの第１内部電極と第２内部電極がセラミック本体の側面に露出する第１及び第２リードを有するか否か、及びセラミック本体の長さ方向にダミー電極を有するか否かによるディンプル（Ｄｉｍｐｌｅ）不良率を比較したものである。
【０１３９】
上記ディンプル（Ｄｉｍｐｌｅ）不良率の評価は、不良率が０．０１％未満のものを◎、不良率が０．０１％〜１．００％のものを○、不良率が１．００％〜５０％のものを△、不良率が５０％以上のものを×と表示した。
【０１４０】
【表３】
2015035573.tif 000005
【０１４１】
上記表３を参照すると、第１内部電極と第２内部電極がセラミック本体の側面に露出する第１及び第２リードを有する場合、またはセラミック本体の長さ方向にダミー電極を有する場合、または第１及び第２リードとダミー電極をともに有する場合には、ディンプル（Ｄｉｍｐｌｅ）不良率が低くて信頼性に優れること分かる。
【０１４２】
一方、第１及び第２リードとダミー電極を有さない場合、ディンプル（Ｄｉｍｐｌｅ）不良率が高くて信頼性に問題があることが分かる。
【０１４３】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１４４】
１０  セラミック本体
１１  誘電体層
２１、２２  第１及び第２内部電極
２１ａ、２１ｂ、２２ａ、２２ｂ  第１及び第２リード
２３、２４  第１及び第２ダミー電極
３１、３２  第１及び第２外部電極
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
ｔｅ  セラミック本体の側面に形成された第１及び第２外部電極の平均厚
【図１】
2015035573.tif 000006
【図２】
2015035573.tif 000007
【図３】
2015035573.tif 000008
【図４】
2015035573.tif 000009
【図５】
2015035573.tif 000010
【図６】
2015035573.tif 000011