(57)【要約】【課題】ウエハ状態の複数の第１の半導体チップ上への複数の第２の半導体チップの搭載の効率化を実現する。【解決手段】半導体装置の製造方法は、一面に複数の第１のバンプ電極が形成された複数の第１の半導体チップを有する第１の半導体ウエハを準備する工程と、一面に複数の第２のバンプ電極が形成された複数の第２の半導体チップを有し、他面を支持基板に保持された第２の半導体ウエハを準備する工程と、支持基板に保持された第２の半導体ウエハを一面側から切断し、複数の第２の半導体チップ毎に分離する工程と、分離する工程後、支持基板に保持された複数の第２の半導体チップを第１の半導体ウエハ上に一括して積層し、複数の第２のバンプ電極を、対応する複数の第１のバンプ電極にそれぞれ電気的に接続する工程と、を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
一面に複数の第１のバンプ電極が形成された複数の第１の半導体チップを有する第１の半導体ウエハを準備する工程と、
一面に複数の第２のバンプ電極が形成された複数の第２の半導体チップを有し、前記一面に対向する他面を支持基板に保持された第２の半導体ウエハを準備する工程と、
前記支持基板に保持された前記第２の半導体ウエハを前記一面の側から切断し、前記複数の第２の半導体チップ毎に分離する工程と、
前記分離する工程後、前記支持基板に保持された前記複数の第２の半導体チップを前記第１の半導体ウエハ上に一括して積層し、前記複数の第２のバンプ電極を、対応する前記複数の第１のバンプ電極にそれぞれ電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記分離する工程後、前記複数の第２の半導体チップのうち、予め不良と識別された第１の半導体チップに対応する位置にある前記第２の半導体チップを、前記支持基板から取り外す取り外し工程を、さらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
得られた積層体を新たな第１の半導体ウエハとし、前記第２の半導体ウエハを準備する工程、前記分離する工程及び前記電気的に接続する工程を繰り返すことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
得られた積層体を新たな第１の半導体ウエハとし、前記第２の半導体ウエハを準備する工程、前記分離する工程、前記電気的に接続する工程及び前記取り外し工程を繰り返すことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
分離する工程前に、前記第２の半導体ウエハの一面に樹脂層を設ける工程をさらに含むことを特徴とする請求項１乃至４の半導体装置の製造方法。
【請求項６】
前記分離する工程後、前記複数の第２の半導体チップのうち、予め不良と識別された第２の半導体チップを、前記支持基板から取り外す工程をさらに含むことを特徴とする請求項１乃至５のうちのいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記電気的に接続する工程後、前記予め不良と識別された第２の半導体チップに代わる代替半導体チップを対応する第１の半導体チップ上に積層する工程をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
得られた積層体の前記第１の半導体ウエハの一面側を封止樹脂で封止し、前記第１の半導体ウエハの他面側を研削する工程をさらに含むことを特徴とする請求項１乃至７のうちのいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記第１の半導体ウエハを他面側から切断して前記複数の第１の半導体チップを個々に分離する工程をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、複数の半導体チップが積層される半導体装置の製造方法に関する。
【背景技術】
【０００２】
関連する半導体装置の製造方法として、チップオンウエハ（ＣｏＷ）と呼ばれる技術がある。これは、半導体チップとなる部分が複数並んで形成された半導体基板を用意し、その一面上に他の半導体チップを順次積層する、というものである。ここで、他の半導体チップの積層は、半導体基板に形成された半導体チップとなる部分毎に行なわれる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２０９４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
関連する半導体装置の製造方法では、半導体基板上への他の半導体チップの積層が、半導体基板に形成された半導体チップとなる部分毎、即ち一チップ毎に行われる。このため、関連する半導体装置の製造方法には、工程数が多く処理時間が長いという問題点がある。
【０００５】
また、半導体基板に形成された半導体チップとなる部分と他の半導体チップの相互固定に、他の半導体チップに形成された樹脂接着層（ＮＣＦ：Non-Conductive Film）を利用する場合、溶融した樹脂接着層が未だ他の半導体チップが搭載されていない隣接する半導体チップとなる部分の表面を覆い、その後の隣接する半導体チップとなる部分への他の半導体チップの積層が困難又は不可能になる、という問題点もある。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る半導体装置の製造方法は、一面に複数の第１のバンプ電極が形成された複数の第１の半導体チップを有する第１の半導体ウエハを準備する工程と、一面に複数の第２のバンプ電極が形成された複数の第２の半導体チップを有し、前記一面に対向する他面を支持基板に保持された第２の半導体ウエハを準備する工程と、前記支持基板に保持された前記第２の半導体ウエハを前記一面の側から切断し、前記複数の第２の半導体チップ毎に分離する工程と、前記分離する工程後、前記支持基板に保持された前記複数の第２の半導体チップを前記第１の半導体ウエハ上に一括して積層し、前記複数の第２のバンプ電極を、対応する前記複数の第１のバンプ電極にそれぞれ電気的に接続する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
複数の第１の半導体チップを有する第１の半導体ウエハに対して、支持基板に保持された複数の半導体チップを一括で搭載するようにしたことで、製造工程を効率化できる。
【図面の簡単な説明】
【０００８】
【図１】本発明が適用される半導体装置の一例の概略構成を示す断面図である。
【図２】図１の半導体装置に含まれる半導体チップの一部分の拡大断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】（ａ）〜（ｃ）は、図３（ｄ）に続く工程を説明するための断面図である。
【図５】（ａ）〜（ｄ）は、図４（ｃ）に続く工程を説明するための断面図である。
【図６】（ａ）〜（ｄ）は、図５（ａ）〜（ｄ）に示す工程の変形例を説明するための断面図である。
【図７】（ａ）〜（ｄ）は、図５（ｄ）に続く工程を説明するための断面図である。
【図８】（ａ）〜（ｅ）は、図７（ｄ）に続く工程を説明するための断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】（ａ）〜（ｄ）は、図９（ｃ）に続く工程を説明するための断面図である。
【図１１】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図１３】（ａ）〜（ｃ）は、図１２（ｃ）に続く工程を説明するための断面図である。
【図１４】（ａ）〜（ｄ）は、図１３（ｃ）に続く工程を説明するための断面図である。
【図１５】（ａ）〜（ｄ）は、図１４（ｄ）に続く工程を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施の形態に係る半導体装置について詳細に説明する。
【００１０】
図１は、本発明が適用される半導体装置の一例を示す断面図である。図示の半導体装置１０は、配線基板１００と、配線基板１００の一面上に搭載されたチップ積層体１１０と、チップ積層体１１０を配線基板１００の一面上に封止する封止樹脂１２０と、配線基板１００の他面側に搭載されたはんだボール１３０とを含む。
【００１１】
配線基板１００とチップ積層体１１０との間には樹脂部材１４０、例えばＮＣＰ（Non-Conductive Paste）が充填されている。また、チップ積層体１１０における半導体チップ１１１〜１１４間にもそれぞれ樹脂部材１５０、例えばＮＣＦ（Non-Conductive Film）が充填されている。
【００１２】
配線基板１００は、絶縁基材１０１と、その一面側及び他面側をそれぞれ覆う絶縁膜（ソルダーレジスト）１０２ａ，１０２ｂを有している。また、配線基板１００は、一面側の絶縁膜１０２ａに形成された複数の開口内に露出する複数の接続パッド１０３と、複数の接続パッド１０３上にそれぞれ形成された複数のスタッドバンプ１０４とを有している。さらに、配線基板１００は、他面側の絶縁膜１０２ｂに形成された複数の開口内に露出する複数のランド１０５を有している。複数のランド１０５はそれぞれ接続パッド１０３に対応しており、各ランド１０５には、はんだボール１３０が搭載されている。絶縁基材１０１は、例えばガラスエポキシ基板であり、その両面には所定の配線が形成され、接続パッド１０３と対応するランド１０５との間をそれぞれ電気的に接続している。
【００１３】
チップ積層体１１０は、複数（ここでは４個）の半導体チップ１１１〜１１４を含む。半導体装置１０がＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置である場合、４個の半導体チップ１１１〜１１４は例えばメモリチップであり、下段の半導体チップ１１４を介して配線基板１００に搭載される。または上段側の３個の半導体チップ１１１〜１１３を例えばメモリチップ、下段の半導体チップ１１４をこれらのメモリチップを制御する例えばロジックチップとし、複数のメモリチップがロジックチップを介して配線基板１００に搭載されるように構成しても良い。以下では、半導体装置１０が半導体記憶装置であるとして説明を続けるが、本発明は半導体記憶装置に限らず、複数の半導体チップを積層したチップ積層体を含むあらゆる半導体装置に適用可能である。その場合において、積層される半導体チップは、同一の回路構成を有するものでも、異なる回路構成を有するものでもよい。また、半導体チップの積層数は４層に限らず、２層以上であればよい。
【００１４】
チップ積層体１１０に含まれる半導体チップ１１１〜１１４のうち最上段の半導体チップ１１１を除く半導体チップ１１２〜１１４は、共通の電極構成を有している。以下、半導体チップ１１２〜１１４の電極構成について、図２を参照して説明する。
【００１５】
図２は、チップ積層体１１０の中間段に位置する半導体チップ１１２（又は１１３）の一部を拡大した図である。但し、図１に示す状態とは、上下が逆になっている。
【００１６】
図２に示すように、半導体チップ１１２は、シリコン基板２０１を有している。シリコン基板２０１の一面側には、メモリ回路が形成された回路形成層２０２が設けられている。さらに、シリコン基板２０１の一面側には、回路形成層２０２に形成されたメモリ回路に電気的に接続される複数の電極パッド２０３が所定の配置で形成されている。シリコン基板２０１の一面側には、回路形成層２０２を保護するために絶縁膜２０４が形成さており、電極パッド２０３は、絶縁膜２０４に形成された開口部内に露出する。
【００１７】
電極パッド２０３上には、それぞれ表面バンプ２０５が突出形成されている。表面バンプ２０５は、シード膜２０６、柱状体２０７及びメッキ層２０８を含む。シード膜２０６及び柱状体２０７は例えばＣｕからなる。またメッキ層２０８は、例えばＣｕ拡散防止用のＮｉメッキ層２０９と酸化防止用のＡｕメッキ層２１０からなる。
【００１８】
また、シリコン基板２０１には、電極パッド２０３に対応する位置に貫通孔が形成されており、この貫通孔にシード膜２１１を介してＣｕ等の導体を充填することにより貫通電極２１２が形成されている。また、シリコン基板２０１には、貫通電極２１２の周囲を囲むように、絶縁リング２１３が形成されている。
【００１９】
シリコン基板２０１の他面側には、貫通電極２１２にそれぞれ接続される裏面バンプ２１４が突出形成されている。裏面バンプ２１４は、貫通電極２１２の形成と同時に形成することができる。裏面バンプ２１４は、貫通電極２１２を介して対応する表面バンプ２０５に電気的に接続されている。
【００２０】
裏面バンプ２１４の先端面には、Ｓｎ／Ａｇはんだメッキ層２１５が形成されている。Ｓｎ／Ａｇはんだメッキ層２１５は、形成後にリフロー処理することで、はんだ層を一旦溶融させてその形状を半球状としている。なお、裏面バンプ２１４とＳｎ／Ａｇはんだメッキ層２１５の両者を総称して裏面バンプと呼ぶことがある。同様に、表面バンプ２０５の端面にＳｎ／Ａｇはんだメッキ層が設けられている場合にも、両者を総称して表面バンプと呼ぶことがある。
【００２１】
半導体チップ１１２の下段に位置する半導体チップ１１３は、半導体チップ１１２と同様に構成される。また、半導体チップ１１３の下段に位置する半導体チップ１１４は、回路構成を除いて半導体チップ１１２と同様に構成される。また、半導体チップ１１４については、配線基板１００への接続を考慮して、表面バンプ２０５の先端面にもＳｎ／Ａｇはんだメッキ層が形成される。
【００２２】
次に、最上段に位置する半導体チップ１１１の構成について説明する。半導体チップ１１１の基本構成は、図２に示す半導体チップ１１２と同様である。しかし、半導体チップ１１１は、貫通電極２１２及び裏面バンプ２１４が形成されていない点で半導体チップ１１２と異なっている。
【００２３】
また、半導体チップ１１２に比べて、上段の半導体チップ１１１は厚みが厚く構成されている。これは、製造途中においてチップ積層体１１０に生じる応力を、半導体チップ１１１で受けて各半導体チップ１１１〜１１４に生じ得るクラックの発生を抑制するためである。半導体チップ１１１の厚みは、例えば、半導体チップ１１２の厚みが５０μｍのとき、１００μｍに設定される。
【００２４】
半導体チップ１１１の作製は、半導体チップ１１２の作製プロセスにおける貫通電極２１２及び裏面バンプ２１４の形成工程を省略することにより実現できる。
【００２５】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について図３乃至図８を参照して説明する。
【００２６】
まず、半導体チップ１１１〜１１４となる部分がそれぞれ複数配列形成された４枚の半導体ウエハを用意する。各半導体ウエハへの回路形成は、公知の方法を用いて行うことができる。
【００２７】
図３（ａ）に、回路形成工程を終えた半導体ウエハの一例を示す。半導体チップ１１１〜１１４となる部分が形成された半導体ウエハは全て、図３（ａ）に示す半導体ウエハ３００と同様の構成（回路構成を除く）を持つ。
【００２８】
図示の半導体ウエハ３００は、シリコン基板３０１を有している。シリコン基板３０１には、複数の半導体チップとなる部分（以下、単に半導体チップということがある）３０２が形成されている。半導体ウエハ３００は、後にダイシングライン３０３に沿って切断され、複数の半導体チップに分割される。
【００２９】
シリコン基板３０１の一面側には、半導体チップとなる部分３０２の各々に対応して、所定の回路が形成される回路形成層３０４が設けられている。所定の回路は、例えば、メモリ回路やロジック回路である。また、シリコン基板３０１の一面側には、回路形成層３０４の各回路に電気的に接続される複数の電極パッドが形成されており、それらの上にはそれぞれ表面バンプ３０５が設けられている。
【００３０】
用意した複数の半導体ウエハのうち、上段の半導体チップ１１１が形成された半導体ウエハ３００ａは、チップ積層体１１０を作製する際のベースとなる。このベースとなる半導体ウエハ３００ａ上に、他の半導体チップ１１２〜１１４が順に積層される。この半導体チップ１１２〜１１４の積層は、これら半導体チップ１１２〜１１４がそれぞれ形成された半導体ウエハ３００ｂ〜ｄを単位として行なわれる。以下では、ベースとなる半導体ウエハ及びそれを含む積層体を第１の半導体ウエハと称することがある。また、第１の半導体ウエハに搭載される半導体チップ群及びそれらのチップ群の元となる半導体ウエハをともに第２の半導体ウエハと称することがある。さらに、第１の半導体ウエハにおける最上層の半導体チップを第１の半導体チップと称し、第２の半導体ウエハに含まれる半導体チップを第２の半導体チップと称することがある。ここでは、チップ積層体１１０の最上段に位置する半導体チップ１１１が形成された半導体ウエハ３００ａが、最初に第１の半導体ウエハとなる。また、他の半導体ウエハ３００ｂ〜ｄは、第１の半導体ウエハに積層される以前において、それぞれ第２の半導体ウエハとなる。
【００３１】
次に、チップ積層体１１０を作製する準備として、用意した複数の半導体ウエハのうち、第１の半導体ウエハである半導体ウエハ３００ａに対して、ウエハプローブ検査等の電気試験を実施する。これにより、半導体ウエハ３００ａから切り出される半導体チップ１１１の良否認定を行ない、半導体ウエハ３００ａにおける不良チップ（図５の１１１ａ）の位置を特定する。この不良チップ位置情報は、他の半導体ウエハ３００ｂ〜ｄの加工工程において利用される。なお、他の半導体ウエハ３００ｂ〜ｄについてもそれぞれ電気試験を実施するようにしてもよい。
【００３２】
また、チップ積層体１１０を作成する準備として、他の半導体ウエハ３００ｂ〜ｄの加工を行なう。以下、他の半導体ウエハ３００ｂ〜ｄの加工工程について説明する。
【００３３】
まず、図３（ｂ）に示すように、第２の半導体ウエハとなる半導体ウエハ３００ｂをサポート基板３１０、例えば透明なガラス基板、に仮接着層３２０を介して搭載し保持させる。このとき、半導体ウエハ３００ｂの一面側に形成された表面バンプ３０５は仮接着層３２０に埋め込まれるように配置される。
【００３４】
仮接着層３２０としては、特定のエネルギーの供給、例えばレーザ光やＵＶ光の照射、或いは所定温度以上への加熱等により気化、発泡、或いは接着力低下を生じる接着材を用いることができる。このような接着剤として、「Light-To-Heat-Conversion (LTHC) Release Coating」（住友スリーエム株式会社製）のように、レーザ光の照射により気化するものや、所望の特性が得られるようにエポキシ系樹脂を配合した環状オレフィン系樹脂材料等からなり、所定温度以上に加熱することで気化するものがある。サポート基板３１０は、特定のエネルギーを通過させることができる材質で構成される。
【００３５】
次に、サポート基板３１０に保持させた半導体ウエハ３００ｂの他面側を、ウエハＢＧ（Back Grind）装置を用いて所定の厚み分だけ研削し、半導体ウエハ３００ｂを薄厚化する。
【００３６】
次に、リソグラフィ及びドライエッチング技術を用い、薄厚化された半導体ウエハ３００ｂに複数の貫通孔を形成する。これらの貫通孔は、半導体ウエハ３００ｂの一面側に形成された表面バンプ３０５に対応する位置に形成される。
【００３７】
次に、貫通孔の内表面を覆うようにシード膜を形成する。続いて、形成されたシード膜を利用する電気メッキ法により、貫通孔内にＣｕ等の導体を充填し、図３（ｃ）に示すように貫通電極３０６と裏面バンプ３０７とを形成する。
【００３８】
次に、不図示のダイシング装置のダイシングブレードを用い、半導体ウエハ３００ｂをダイシングライン３０３に沿って切断する。こうして、半導体ウエハ３００ｂは、図３（ｄ）に示すように、複数の半導体チップ１１２に個片化される。このとき、複数の半導体チップ１１２は、サポート基板３１０に保持されたままの状態を維持する。
【００３９】
次に、第１の半導体ウエハである半導体ウエハ３００ａに関して予め求めておいた不良チップ位置情報に基づいて、それに対応する位置にある半導体チップ１１２ａをサポート基板３１０から取り外す。この取り外しは、以下のように行なう。
【００４０】
まず、図４（ａ）に示すように、マスク部材４００をサポート基板３１０側に配置し、マスク部材４００の開口４０１が不良チップ位置情報が示す位置にある半導体チップ１１２ａと重なるように位置合わせする。そして、開口４０１及びサポート基板３１０を通じて、特定エネルギー４１０を仮接着層３２０の一部に選択的に照射する。特定エネルギー４１０は、仮接着層３２０を気化あるいは発泡させる等して、その接着力を低下させまたは無にするレーザ光等の光や熱である。
【００４１】
仮接着層３２０の特定のエネルギー４１０が照射された部分は、気化あるいは発泡し、その接着力が低下する。この状態で、コレット４２０を用いて半導体チップ１１２ａを吸引保持する。そして、図４（ｂ）に示すように、不良チップ位置情報が示す位置にある半導体チップ１１２ａをサポート基板３１０から取り外す。なお、不良チップ位置情報が示す位置の半導体チップ１１２ａを除去する際に、半導体ウエハ３００ｂの枠部（半導体チップ１１２以外の部分）を同時に除去するようにしてもよい。
【００４２】
以上のようにして、半導体ウエハ３００ｂの加工が終了する。こうして、図４（ｃ）に示すように、ベースとなる半導体ウエハ３００ａの不良チップに対応する位置にチップ除去部４３０が形成された第２の半導体ウエハが準備される。
【００４３】
他の半導体ウエハ３００ｃ、３３０ｄについても、半導体ウエハ３００ｂと同様に加工される。
【００４４】
次に、図５（ａ）に示すように、サポート基板３１０に保持された第２の半導体ウエハとしての半導体ウエハ３００ｂを、ベースとなる半導体ウエハ３００ａ上に積層する。この積層には、フリップチップボンディング装置を用いることができる。複数の半導体チップ１１２が一括して複数の半導体チップ１１１に積層され、半導体チップ１１２の裏面バンプ３０７は対応する半導体チップ１１１の表面バンプ３０５にそれぞれ接合される。このとき、半導体ウエハ３００ａの不良チップ１１１ａ上に、第２の半導体ウエハのチップ除去部４３０が位置する。
【００４５】
次に、図５（ｂ）に示すように、サポート基板３１０側にマスク部材５００を配置する。マスク部材５００の開口５０１が複数の半導体チップ１１２に重なるように、マスク部材５００を配置する。それから、開口５０１及びサポート基板３１０を通じて特定のエネルギー５１０を仮接着層３２０の一部に選択的に照射する。仮接着層３２０を気化あるいは発泡させてその接着力を低下又は無にした状態で、サポート基板３１０を除去する。
【００４６】
以上により、図５（ｃ）に示すような複数の半導体チップ１１１上にそれぞれ半導体チップ１１２が積層・搭載された積層体が得られる。この積層体は、新たな第１の半導体ウエハを構成する。
【００４７】
この後、新たな第１の半導体ウエハに対して、半導体ウエハ３００ｃ及び３００ｄを順に第２の半導体ウエハとして用い、それぞれ上記と同様の工程を繰り返す。これにより、図５（ｄ）に示すように、半導体チップ１１３及び１１４が積層された新たな積層体を形成する。なお、上記工程を繰り返すことにより、５層以上の半導体チップを積層することも可能である。
【００４８】
以上説明したように、本実施の形態では、複数の第２の半導体チップをサポート基板３１０に保持させたまま、第１の半導体ウエハの複数の第１の半導体チップ上に一括して搭載するようにしたことで、１チップずつ積層する場合に比べ、チップ積層工程の処理効率を向上できる。また、処理効率の向上により、チップ積層工程の低コスト化を実現できる。
【００４９】
また、第２の半導体ウエハをサポート基板に保持させた状態で切断し、分離された複数の第２半導体チップをサポート基板に保持させた状態を保つようにしたことで、ダイシング精度の影響を受けることなく、複数の第２の半導体チップを精度良く複数の第１の半導体チップ上にフリップチップ実装できる。そのため、半導体チップを個々に積層する場合のように、ダイシング精度に応じたマージンを第１の半導体ウエハ側に設ける必要がない。つまり、第１の半導体チップのサイズを第２の半導体チップよりも大きくする必要がなく、第１の半導体ウエハと第２の半導体ウエハに同一の回路（例えばメモリ回路）を形成する場合には、同一のマスクを用いて回路形成を行なうことができる。
【００５０】
さらに、第１の半導体ウエハの不良チップに対応する位置の第２の半導体チップを除去するようにしたことで、良品の第２の半導体チップを無駄にすることを回避できる。
【００５１】
また、第２の半導体チップを保持するためにダイシングテープを用いると、ダイシングテープを取り外す際に、貫通電極を有する薄い半導体チップに対して、ダイシングテープ側からブロックで突き上げる必要があり、半導体チップにクラックが生じる恐れがある。これに対し、本実施の形態では、特定のエネルギーを照射することによりその接着力を低下又は無にできる仮接着層を用いて第２の半導体チップをサポート基板に保持させるようにしたことで、サポート基板を取り外す際の半導体チップへの物理的負担を低減でき、チップクラックの発生を抑制できる。
【００５２】
なお、上記説明では、第２の半導体ウエハに不良と判定された第１の半導体チップが存在しているものと仮定したが、そのような第１の半導体チップが存在しない場合もある。不良と判定された第１の半導体チップが存在しない場合の工程を、図６（ａ）乃至（ｄ）に示す。不良チップ位置情報が示す位置にある第２の半導体チップを除去する工程が無い点以外は、図５（ａ）乃至（ｄ）に示す工程と同様である。即ち、サポート基板３１０に保持された全ての第２の半導体チップ１１２を、第１の半導体ウエハの複数の第１の半導体チップ１１１上に一括的に積層する。
【００５３】
図６（ａ）乃至（ｄ）に示す工程は、第１の半導体ウエハにおいて不良と判定された第１の半導体チップ１１１ａの位置と第２の半導体ウエハにおいて不良と判定された第２の半導体チップ位置とが互いに対応する場合にも適用できる。
【００５４】
次に、図７（ａ）に示すように、半導体チップ１１４の表面を露出させるように、ベースとなる半導体ウエハ３００ａ上に封止部７００を形成する。このとき、第１の半導体ウエハの不良チップ１１１ａ上（チップ除去部４３０）にも封止体７００を構成する封止樹脂が形成される。
【００５５】
封止部７００の形成には、例えば、モールド装置を用いることができる。半導体チップ１１４の表面にテープ部材を密着させるように積層体をモールド金型にセットし、トランスファモールドにより溶融した封止樹脂を金型内に充填する。半導体チップ間にも樹脂を充填するためには、例えば含有されるフィラー径の小さいＭＵＦ（Mold Under Fill）材を用いることが望ましい。
【００５６】
次に、図７（ｂ）に示すように、半導体チップ１１４が露出する封止部７００の一面に支持テープ７１０を貼り付ける。そして、不図示のウエハＢＧ装置を用いて、ベースである半導体ウエハ３００ａの裏面を研削し、半導体ウエハ３００ａを所定の厚さ、例えば１００μｍ程度まで薄厚化する。このとき、チップ除去部４３０にも封止樹脂が配置されているので、半導体チップ１１２〜１１４が積層された半導体チップ１１１と不良チップである半導体チップ１１１ａに対して砥石からかかる荷重は均一化される。それゆえ、研削に伴い発生する半導体ウエハ３００ａの厚みのバラツキは抑えられ、安定的な研削が可能である。
【００５７】
次に、図７（ｃ）に示すように、支持テープ７１０上に配置された半導体ウエハ３００ａを封止部７００とともに、不図示のダイシング装置のダイシングブレードによりダイシングライン３０３に沿って切断する。これにより、半導体チップ１１１〜１１４が積層された積層体が個片化される。
【００５８】
その後、支持テープ７１０から、個片化された積層体をピックアップし、図７（ｄ）に示すようなチップ積層体１１０が得られる。
【００５９】
次に、図８（ａ）に示すように、配線基板８００を用意する。配線基板８００は、絶縁基材８０１とその両面に形成された絶縁膜８０２ａ，８０２ｂを有している。また、配線基板８００は、一面に複数の接続パッド８０３とその上に各々形成されたスタッドパッド８０４を有するとともに、他面に複数のランド８０５を有している。配線基板８００には、マトリクス状に配置された複数の製品形成部８１０が規定されており、配線基板８００をダイシングライン８２０に沿って切断することにより、複数の製品形成部８１０の各々は、半導体装置１０の配線基板１００となる。また、各製品形成部８１０の中央部には、樹脂部材（ＮＣＰ：Non conductive Paste）８３０が配置されている。
【００６０】
次に、図８（ｂ）に示すように、各製品形成部８１０にチップ積層体１１０を搭載する。チップ積層体１１０のベースである半導体チップ１１１の他面を不図示のボンディングツール等で吸着保持し、各製品形成部８１０に配置して固定する。半導体チップ１１４の表面バンプ２０５（３０５）が対応する配線基板８００のスタッドバンプ８０４に接続されるようにフリップチップボンディングする。その際、樹脂部材８３０は、流動して周辺へと広がり、チップ積層体１１０の下部の周囲（半導体チップ１１１の周囲）を部分的に覆う。その後、所定の温度、例えば１５０℃程度、で樹脂部材８３０をキュア（熱処理）し、熱硬化させる。
【００６１】
次に、不図示のトランスファーモールド装置を用いて、図８（ｃ）に示すように、チップ積層体１１０を覆うように配線基板８００の一面上に封止樹脂８５０（１２０）を形成する。封止樹脂８５０として、例えばエポキシ樹脂等の熱硬化性樹脂を用いることができる。
【００６２】
次に、図８（ｄ）に示すように、配線基板８００の他面に形成されたランド８０５に、半導体装置の外部端子となるはんだボール８６０を搭載する。不図示のマウントツールを用い、ランド８０５の配置に対応する複数の吸着孔により複数のはんだボール８６０を吸着保持し、はんだボール８６０にフラックスを転写した後、一括して複数のはんだボール８６０を対応するランド８０５に搭載する。はんだボール８６０の搭載後、リフロー処理によりはんだボール８６０とランド８０５とを互いに接続固定する。
【００６３】
次に、ダイシング装置のダイシングブレードを用いて、図８（ｅ）示すようにダイシングライン８２０に沿って配線基板８００を封止樹脂８５０とともに切断する。
【００６４】
以上のようにして、半導体装置１０が得られる。
【００６５】
次に、図９及び図１０を参照して、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。
【００６６】
第１の実施形態では、ベースとなる半導体ウエハ３００ａの不良チップ１１１ａに対応する位置の第２の半導体チップ１１２ａを、サポート基板３１０に保持された第２の半導体ウエハから除去するように構成した。この構成に加え、本実施の形態では、さらに第２の半導体ウエハの複数の第２の半導体チップ１１２のうち、不良と認定された第２の半導体チップ１１２ｂも除去する。
【００６７】
本実施の形態では、予め、第２の半導体ウエハとなる半導体ウエハ３００ｂ〜ｄについてもプローブ検査等の電気試験を行い、各ウエハに付いて不良チップの位置を把握しておく。
【００６８】
そして、第１の実施の形態と同様の工程により図４（ｃ）に示す第２の半導体ウエハを得た後、さらに、図９（ａ）〜（ｃ）に示すように、不良と判定された半導体チップ１１２ｂを除去する。これらの工程は、図４（ａ）〜（ｃ）示す工程と同様であるのでその説明を省略する。
【００６９】
こうして、本実施の形態では、図９（ｃ）に示すように、サポート基板３１０上に保持された第２の半導体ウエハとして、不良チップである第１の半導体チップに対応する位置の第２の半導体チップ１１２ａを除去した第１のチップ除去部４３０と、不良チップである第２の半導体チップを除去した第２のチップ除去部９００が形成される。
【００７０】
この後、図１０（ａ）〜（ｃ）に示すように、図５（ａ）〜（ｃ）に示す第１の実施の形態と同様の工程により、第１の半導体ウエハの第１の半導体チップ１１１上に第２の半導体チップ１１２を積層し、サポート基板３１０を除去する。
【００７１】
次に、図１０（ｄ）に示すように、第２のチップ除去部９００に対応する第１の半導体チップ１１１上に、第２の半導体ウエハから除去した良品の第２の半導体チップ１１２ａ（なければ、別の半導体チップ）をフリップチップ実装により積層搭載する。
【００７２】
この後、第１の実施の形態と同様の工程により半導体装置１０が作製される。
【００７３】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。これに加えて、本実施の形態では、第２の半導体ウエハに含まれる不良チップが原因となる不良品の発生を防止でき、製造歩留まりを向上させることができる。
【００７４】
次に、図１１を参照して、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。
【００７５】
第１の実施の形態では、第２の半導体ウエハに関連する工程を繰り返すと説明した。即ち、第１の実施の形態では、半導体ウエハ３００ｂに関連する工程を半導体ウエハ３００ｃ及び３００ｄに対しても同様に適用すると説明した。これに対して、本実施の形態では、半導体ウエハ３００ｃ及び３００ｄがそれぞれ第２の半導体ウエハを構成する場合には、第１の半導体ウエハの不良チップ位置情報が示す位置に対応する第２の半導体チップを除去する工程を省略する。
【００７６】
したがって、本実施の形態では、図１１（ａ）に示すように、第１の半導体ウエハ上に第２の半導体ウエハである半導体ウエハ３００ｃ（又は３００ｄ）を搭載する際、不良と判定された半導体チップ１１１ａの上方にも第２の半導体チップである半導体チップ１１３ａが存在する。
【００７７】
そこで、本実施の形態では、図１１（ｂ）に示すように、サポート基板３１０を除去するために特定のエネルギー５１０を照射する際に、半導体チップ１１３ａを覆うようにマスク部材１１００を配置する。この状態で、仮接着層３２０の一部に特定エネルギー５１０を選択的に照射し、気化あるいは発泡させて接着力を低下又は無くし、サポート基板３１０を取り外す。
【００７８】
その結果、図１１（ｃ）に示すように、不良チップ１１１ａに対応する位置の第２の半導体チップ１１３ａは、サポート基板３１０に保持されたまま、サポート基板３１０とともに取り去られる。
【００７９】
本実施の形態によっても、第１の実施の形態と同様な効果が得られる。加えて本実施の形態では、２段目以降の第２の半導体ウエハに対して、不良チップに対応する位置の第２の半導体チップを除去する工程が不要となり、処理効率をさらに向上できる。
【００８０】
次に、図１２乃至図１５を参照して、本発明の第４の実施の形態について説明する。
【００８１】
図１２（ａ）は図３（ｃ）に対応し、図１２（ｃ）は図３（ｄ）に対応している。また、図１３乃至図１６は、図４乃至図７にそれぞれ対応している。即ち、本実施の形態では、第１の実施の形態に係る工程に図１２（ｂ）に示す工程が追加されている。
【００８２】
本実施の形態においても、図１２（ａ）に示すように、第１の実施の形態と同様、第２の半導体ウエハ３００ｂに貫通電極３０６と裏面バンプ３０７が形成される。
【００８３】
次に、図１２（ｂ）に示すように、第２の半導体ウエハ３００ｂの裏面に樹脂接着層１２００、例えばＮＣＦ（Non Conductive Film）を貼り付ける。
【００８４】
この後は、第１の実施の形態と同様の工程を実施する。
【００８５】
簡単に説明すると、ダイシング装置のダイシングブレードを用い、第２の半導体ウエハ３００ｂを樹脂接着層１２００と共にダイシングライン３０３に沿ってフルカット切断する。その結果、図１２（ｃ）に示すように、裏面に樹脂接着層１２００が配置された第２の半導体ウエハ３００ｂは、半導体チップ１１２に個片化された状態でサポート基板３１０上に保持される。
【００８６】
それから、図１３（ａ）〜（ｃ）に示すように、不良チップ１１１ａに対応する位置の第２の半導体チップ１１２ａを除去し、図１４（ａ）に示すように、残りの第２の半導体チップ１１２をフリップチップ実装により第１の半導体ウエハ３００ａ上に一括的に積層搭載し、図１４（ｂ）〜（ｃ）に示すように、サポート基板３１０を取り外す。
【００８７】
樹脂接着層１２００は、フリップチップ実装の際に溶融して周囲へ広がり、積層された第１の半導体チップ１１１と第２の半導体チップ１１２との間の隙間を埋める。これにより、封止樹脂８３０を積層された半導体チップ間に充填する場合に比べボイドの発生を低減できる。
【００８８】
また、複数の第２の半導体チップを一括搭載するため、積層された半導体チップ間からはみ出した樹脂接着層１２００が隣接する半導体チップ１１１へのフリップチップ実装を阻害することもない。しかも、第１の半導体チップ１１１と第２の半導体チップ１１２との間からはみ出した樹脂接着層１２００は、隣接する第２の半導体チップ１１２との間に存在するダイシング溝１４００に流れ込むため、積層を妨げることもない。
【００８９】
以後、所定数の第２の半導体ウエハに付いて上記動作を繰り返し（図１４（ｄ））、半導体ウエハ３００ａの一面を封止部７００で封止する（図１５（ａ））。それから、半導体ウエハ３００ａの他面側を研削し、ダイシングラインに沿って切断し、チップ積層体を得る（図１５（ｂ）（ｃ））。
【００９０】
その後、第１の実施の形態と同様の工程を経て、半導体装置１０が完成する。
【００９１】
本実施の形態においても、上記効果に加えて、第１の実施の形態と同様な効果が得られる。
【００９２】
以上、本発明者によってなされた発明をいくつかの実施の形態に基づき説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施の形態では、同じ半導体チップを積層する場合について説明したが、チップサイズが同じであれば異なる回路を有する半導体チップを積層する場合に適用しても良い。また４つの半導体チップを積層する場合について説明したが、半導体チップの積層数は４段に限らず、３段以下又は５段以上でも良い。
【符号の説明】
【００９３】
１０    半導体装置
１００    配線基板
１０１    絶縁基材
１０２ａ，１０２ｂ    絶縁膜
１０３    接続パッド
１０４    スタッドバンプ
１０５    ランド
１１０    チップ積層体
１１１〜１１４，１１２ａ    半導体チップ
１２０    封止樹脂
１３０    はんだボール
１４０    樹脂部材
１５０    樹脂部材
２０１    シリコン基板
２０２    回路形成層
２０３    電極パッド
２０４    絶縁膜
２０５    表面バンプ
２０６    シード膜
２０７    柱状体
２０８    メッキ層
２０９    Ｎｉメッキ層
２１０    Ａｕメッキ層
２１１    シード膜
２１２    貫通電極
２１３    絶縁リング
２１４    裏面バンプ
２１５    Ｓｎ／Ａｇはんだメッキ層
３００，３００ａ〜３００ｄ    半導体ウエハ
３０１    シリコン基板
３０２    半導体チップとなる部分
３０３    ダイシングライン
３０４    回路形成層
３０５    表面バンプ
３０６    貫通電極
３０７    裏面バンプ
３１０    サポート基板
３２０    仮接着層
４００，５００    マスク部材
４０１，５０１    開口
４１０，５１０    特定エネルギー
４２０    コレット
４３０    チップ除去部
７００    封止部
７１０    支持テープ
８００    配線基板
８１０    製品形成部
８２０    ダイシングライン
８３０    樹脂部材
８５０    封止樹脂
８６０    はんだボール
９００    第２のチップ除去部
１２００    樹脂接着層
１４００    ダイシング溝
【図１】
2015018870.tif 000003
【図２】
2015018870.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015018870.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2015018870.tif 000014
【図１３】
2015018870.tif 000015
【図１４】
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【図１５】
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