(57)【要約】【課題】ＡＳＩＣとＣＰＵとを同一基板上に実装した場合、プログラムの書き込み時にＡＳＩＣに入力される高電圧の信号によるＣＰＵの破損を防止する。【解決手段】基板と、基板上に実装され、外部から入力される信号に所定の処理を施して、出力し、プログラムが書き込まれる際には、外部から信号が入力されるＡＳＩＣ（Application Specific Integrated Circuit）と、基板上に実装され、ＡＳＩＣから入力される信号に基づいて処理を実行するＣＰＵ（Central Processing Unit）と、ＡＳＩＣへのプログラムの書き込み時に、外部からＡＳＩＣに入力される信号が基板上の配線を介してＣＰＵに侵入することを遮断、あるいはＣＰＵに侵入する信号の電圧を抑制する保護手段とを備える。【選択図】図１
2015018370.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に実装され、外部から入力される信号に所定の処理を施して、出力し、プログラムが書き込まれる際には、外部から信号が入力されるＡＳＩＣと、
前記基板上に実装され、前記ＡＳＩＣから入力される信号に基づいて処理を実行するＣＰＵと、
前記ＡＳＩＣへのプログラムの書き込み時に、外部から前記ＡＳＩＣに入力される信号が前記基板上の配線を介して前記ＣＰＵに侵入することを遮断、あるいは前記ＣＰＵに侵入する信号の電圧を抑制する保護手段とを備えることを特徴とする電子装置。
【請求項２】
前記基板上の配線を介して前記ＡＳＩＣに接続される前記ＣＰＵの端子にコンデンサ及び抵抗器（第１抵抗器）からなるローパスフィルタが設けられ、
前記保護手段は、前記ローパスフィルタの前記第１抵抗器と、前記コンデンサに並列接続された第２抵抗器とからなり、前記第１抵抗器及び前記第２抵抗器によって前記信号を分圧することによって前記ＣＰＵに侵入する信号の電圧を抑制することを特徴とする請求項１に記載の電子装置。
【請求項３】
前記保護手段は、前記ＡＳＩＣに接続される前記基板上の配線と前記ＣＰＵに接続される前記基板上の配線とを接続し、前記基板から取り外し可能なジャンパー線であることを特徴とする請求項１に記載の電子装置。
【請求項４】
前記保護手段は、前記ＡＳＩＣと前記ＣＰＵとを接続するための配線が形成され、前記基板から取り外し可能な第２基板であることを特徴とする請求項１に記載に電子装置。
【請求項５】
前記保護手段は、前記ＡＳＩＣに接続される前記基板上の配線と前記ＣＰＵに接続される前記基板上の配線とを接続し、前記基板から取り外し可能なネジであることを特徴とする請求項１に記載に記載の電子装置。
【請求項６】
前記ＡＳＩＣ及び前記ＣＰＵに電力を供給すると共に、前記基板上に実装された電源ＩＣを備え、
前記保護手段は、前記ＡＳＩＣへのプログラムの書き込み時に、外部からＡＳＩＣに入力される電力が前記基板上の配線を介して電源ＩＣに侵入することを遮断することを特徴とする請求項３〜５のいずれか一項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関する。
【背景技術】
【０００２】
下記特許文献１には、フロント加速度センサ等のセンサ素子から出力される信号をＡ/Ｄ変換するＡ/Ｄ変換器等を備え、センサ素子からの信号に所定の処理を施すためのセンサ信号処理用のＡＳＩＣ（Application Specific Integrated Circuit）等のセンサ信号処理部と、該センサ信号処理部から出力される信号に基づいて演算処理及び制御処理を実行するＣＰＵ（Central Processing Unit）とを備え、センサ信号処理部とＣＰＵとが異なる基板上に実装される移動体用保護システムが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０３１２５６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来技術において、ＣＰＵと、センサ信号処理部であるセンサ信号処理用のＡＳＩＣとは、異なる基板上に実装されているが、近年、このＣＰＵとＡＳＩＣとを１枚の基板上に集約し、１つの装置として製造・販売するケースが増えている。この場合、従来ＣＰＵから分離されていたＡＳＩＣに対するプログラムの書き込みを、ＣＰＵも搭載された基板上で行う必要があるが、上記ＡＳＩＣにプログラムを書き込む際に、ＡＳＩＣには、ＣＰＵで使用される電圧（例えば５Ｖ）よりも高い電圧（例えば７〜９Ｖ）の信号が外部の書き込み装置から入力されるため、基板上の配線を介してＣＰＵに、高電圧の信号が侵入して、ＣＰＵを破損させる恐れがある。
【０００５】
本発明は、上述した事情に鑑みてなされたものであり、ＡＳＩＣとＣＰＵとを同一基板上に実装した場合、プログラムの書き込み時にＡＳＩＣに入力される高電圧の信号によるＣＰＵの破損を防止することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明では、第１の解決手段として、基板と、前記基板上に実装され、外部から入力される信号に所定の処理を施して、出力し、プログラムが書き込まれる際には、外部から信号が入力されるＡＳＩＣと、前記基板上に実装され、前記ＡＳＩＣから入力される信号に基づいて処理を実行するＣＰＵと、前記ＡＳＩＣへのプログラムの書き込み時に、外部から前記ＡＳＩＣに入力される信号が前記基板上の配線を介して前記ＣＰＵに侵入することを遮断、あるいは前記ＣＰＵに侵入する信号の電圧を抑制する保護手段とを備える、という手段を採用する。
【０００７】
本発明では、第２の解決手段として、上記第１の解決手段において、前記基板上の配線を介して前記ＡＳＩＣに接続される前記ＣＰＵの端子にコンデンサ及び抵抗器（第１抵抗器）からなるローパスフィルタが設けられ、前記保護手段は、前記ローパスフィルタの前記第１抵抗器と、前記コンデンサに並列接続された第２抵抗器とからなり、前記第１抵抗器及び前記第２抵抗器によって前記信号を分圧することによって前記ＣＰＵに侵入する信号の電圧を抑制する、という手段を採用する。
【０００８】
本発明では、第３の解決手段として、上記第１の解決手段において、前記保護手段は、前記ＡＳＩＣに接続される前記基板上の配線と前記ＣＰＵに接続される前記基板上の配線とを接続し、前記基板から取り外し可能なジャンパー線である、という手段を採用する。
【０００９】
本発明では、第４の解決手段として、上記第１の解決手段において、前記保護手段は、前記ＡＳＩＣと前記ＣＰＵとを接続するための配線が形成され、前記基板から取り外し可能な第２基板である、という手段を採用する。
【００１０】
本発明では、第５の解決手段として、上記第１の解決手段において、前記保護手段は、前記ＡＳＩＣに接続される前記基板上の配線と前記ＣＰＵに接続される前記基板上の配線とを接続し、前記基板から取り外し可能なネジである、という手段を採用する。
【００１１】
本発明では、第６の解決手段として、上記第３〜第５のいずれか１つの解決手段において、前記ＡＳＩＣ及び前記ＣＰＵに電力を供給すると共に、前記基板上に実装された電源ＩＣを備え、前記保護手段は、前記ＡＳＩＣへのプログラムの書き込み時に、外部からＡＳＩＣに入力される電力が前記基板上の配線を介して電源ＩＣに侵入することを遮断する、という手段を採用する。
【発明の効果】
【００１２】
本発明によれば、ＡＳＩＣへのプログラムの書き込み時に、外部からＡＳＩＣに入力される信号が基板上の配線を介してＣＰＵに侵入することを遮断、あるいはＣＰＵに侵入する信号の電圧を抑制することによって、ＡＳＩＣに入力される高電圧の信号によるＣＰＵの破損を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る電子装置の概略構成図である。
【図２】本発明の第２実施形態に係る電子装置の概略構成図である。
【図３】本発明の第３実施形態に係る電子装置の概略構成図である。
【図４】本発明の第４実施形態に係る電子装置の概略構成図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施形態について説明する。
〔第1実施形態〕
初めに第１実施形態について説明する。本第１実施形態に係る電子装置は、車両に搭載され、運転者によって操作されるシフトレバーのシフト位置を検出するためのシフトセンサ及びセレクトセンサの検出結果を処理するものであり、センサ信号処理用のＡＳＩＣ（Application Specific Integrated Circuit）１、マイコン２、第１電源ＩＣ（Integrated Circuit）３、第２電源ＩＣ４、第１コネクタ５、第２コネクタ６、保護回路７及び基板８を備える。
【００１５】
なお、上記シフトセンサ及びセレクトセンサは、両方ともシフトレバーのシフト位置を検出するセンサであるが、シフトセンサは、シフトレバーの２次元平面におけるＸ軸方向（車両の長さ方向）のシフト位置を検出するセンサであり、セレクトセンサは、シフトレバーの２次元平面におけるＹ軸方向（車両の幅方向）のシフト位置を検出するセンサである。
【００１６】
ＡＳＩＣ１は、基板８上に実装され、基板８上に形成される信号線ＳＬを介してマイコン２に接続されると共に、基板８上に形成される第２電力線Ｌ２を介して第２電源ＩＣ４に接続されている。つまり、ＡＳＩＣ１は、基板８上に形成される第１電力線Ｌ１を介して第１電源ＩＣ３に接続されていない。
【００１７】
このＡＳＩＣ１は、図示しないシフトセンサ及びセレクトセンサから出力される検出信号をＡ/Ｄ変換するＡ/Ｄ変換器等から構成され、シフトセンサ及びセレクトセンサからの検出信号に所定の処理を施し、該処理で生成した約５Ｖの信号をマイコン２に出力する。また、ＡＳＩＣ１は、第２電源ＩＣ４から供給される約５Ｖの電力に基づいて稼動する。
【００１８】
また、ＡＳＩＣ１は、上記信号線ＳＬを介して第１コネクタ５に接続されると共に、上記第２電力線Ｌ２を介して第２コネクタ６に接続されている。このＡＳＩＣ１は、プログラムの書き込み時に、第１コネクタ５及び第２コネクタ６を介して書き込み装置Ｗに接続され、書き込み装置Ｗから供給される約７〜９Ｖの信号及び電力に基づいてプログラムの書き込みが行われる。なお、書き込み装置Ｗは、ＡＳＩＣ１に書き込むためのプログラムを予め記憶し、ＡＳＩＣ１に約７〜９Ｖの信号及び電力を供給することによってＡＳＩＣ１にプログラムを書き込むものである。
【００１９】
マイコン２は、基板８上に実装され、図１に示すように、ＲＯＭ（Read Only Memory）１１、ＲＡＭ（Random Access Memory）１２及びＣＰＵ（Central Processing Unit）１３を備えている。
ＲＯＭ１１は、ＣＰＵ１３で実行される各種演算制御プログラム及びその他データを記憶する不揮発性メモリである。
ＲＡＭ１２は、ＣＰＵ１３が演算制御プログラムを実行して各種動作を行う際に、データの一時保存先となるワーキングエリアとして用いられる揮発性メモリである。
【００２０】
ＣＰＵ１３は、ＲＯＭ１１及びＲＡＭ１２と電気的に接続されている。また、ＣＰＵ１３は、基板８上に形成された第１電力線Ｌ１を介して第１電源ＩＣ３に接続されると共に、端子１３ａが基板８上に形成された信号線ＳＬを介してＡＳＩＣ１に接続されている。つまり、ＣＰＵ１３は、基板８上に形成された第２電力線Ｌ２を介して第２電源ＩＣ４に接続されていない。また、ＣＰＵ１３の上記端子１３ａは、保護回路７に接続され、この保護回路７を介して信号線ＳＬに接続されている。
【００２１】
このＣＰＵ１３は、ＲＯＭ１１に記憶された各種演算制御プログラム及びＡＳＩＣ１から入力される信号に基づいて各種の演算処理を行い、シフトレバーのシフト位置を判定する。また、ＣＰＵ１３は、第１電源ＩＣ３から供給される約５Ｖの電力に基づいて稼動する。
【００２２】
第１電源ＩＣ３は、基板８上に実装され、第１電力線Ｌ１を介してＣＰＵ１３に接続され、外部のバッテリＢから供給される電力の電圧を約５Ｖに調整して、ＣＰＵ１３に供給する。
【００２３】
第２電源ＩＣ４は、基板８上に実装され、第２電力線Ｌ２を介してＡＳＩＣ１に接続され、外部のバッテリＢから供給される電力の電圧を約５Ｖに調整して、ＡＳＩＣ１に供給する。この第２電源ＩＣ４は、第２コネクタ６を介して書き込み装置Ｗから約９Ｖの電圧が印加された場合でも、破壊されない耐圧性能を有している。
【００２４】
第１コネクタ５は、信号線ＳＬを介してＡＳＩＣ１及びマイコン２に接続され、上述した書き込み装置Ｗに接続されるための通信用コネクタである。
第２コネクタ６は、第２電力線Ｌ２を介してＡＳＩＣ１及び第２電源ＩＣ４に接続され、上述した書き込み装置Ｗに接続されるための電力用コネクタである。
【００２５】
保護回路７は、基板８上に実装され、ＣＰＵ１３の端子１３ａに接続され、ＡＳＩＣ１から入力される信号に含まれる高周波を除去するローパスフィルタ機能と、第１コネクタ５を介して書き込み装置Ｗから入力される約７〜９Ｖの信号を分圧する分圧機能とを兼ね備えるものである。この保護回路７は、図１に示すように、第１抵抗器Ｒ１、コンデンサＣｄ及び第２抵抗器Ｒ２から構成されている。
【００２６】
第１抵抗器Ｒ１は、一端がＣＰＵ１３の端子１３ａ、コンデンサＣｄの一端及び第２抵抗器Ｒ２の一端に接続され、他端がＡＳＩＣ１に接続されている。
コンデンサＣｄは、一端がＣＰＵ１３の端子１３ａ、第１抵抗器Ｒ１の一端及び第２抵抗器Ｒ２の一端に接続され、他端がグランド及び第２抵抗器Ｒ２の他端に接続されている。
【００２７】
第２抵抗器Ｒ２は、一端がＣＰＵ１３の端子１３ａ、第１抵抗器Ｒ１の一端及びコンデンサＣｄの一端に接続され、他端がグランド及びコンデンサＣｄの他端に接続されている。保護回路７において、上記第１抵抗器Ｒ１及びコンデンサＣｄは、ローパスフィルタを構成するものである。また、上記第１抵抗器Ｒ１及び第２抵抗器Ｒ２は、分圧抵抗であり、同じ抵抗値を有するものである。
【００２８】
基板８は、矩形状の多層基板であり、ガラスエポキシ樹脂などの絶縁体を基材とし、信号線ＳＬ、第１電力線Ｌ１、第２電力線Ｌ２及びグランドパターン等が形成されている。このような基板８上には、上述したＡＳＩＣ１、マイコン２、第１電源ＩＣ３、第２電源ＩＣ４、第１コネクタ５、第２コネクタ６及び保護回路７が実装されている。
【００２９】
次に、このように構成された本電子装置の作用について説明する。
例えば、専門的な知識を有するサービスマンは、ＡＳＩＣ１にプログラムを書き込む場合、第１コネクタ５及び第２コネクタ６に書き込み装置Ｗを接続する。そして、サービスマンが書き込み装置Ｗに所定の操作を行うことにより、書き込み装置ＷによるＡＳＩＣ１へのプログラムの書き込み処理が開始される。
【００３０】
この際、書き込み装置Ｗは、約７〜９Ｖの信号を第１コネクタ５を介して、また約７〜９Ｖの電力を第２コネクタ６を介してＡＳＩＣ１に供給する。この信号及び電力の供給の際、第２電源ＩＣ４にも、第２コネクタ６を介して約７〜９Ｖの電力が供給される。しかしながら、第２電源ＩＣ４は、約９Ｖの電圧に対する耐圧性能を有しているので、破壊されない。
【００３１】
一方、ＣＰＵ１３にも、第１コネクタ５を介して約７〜９Ｖの信号が供給される。しかしながら、書き込み装置Ｗから供給される信号は、同じ抵抗値を有する第１抵抗器Ｒ１及び第２抵抗器Ｒ２によって約３．５〜４．５Ｖに分圧されるため、ＣＰＵ１３も、破壊されない。
【００３２】
このような本実施形態によれば、ＡＳＩＣ１へのプログラムの書き込み時に、書き込み装置Ｗから供給される約７〜９Ｖの信号を第１抵抗器Ｒ１及び第２抵抗器Ｒ２によって分圧してＣＰＵ１３に侵入する信号の電圧を抑制することによって、ＡＳＩＣ１に入力される高電圧の信号によるＣＰＵ１３の破損を防止することができる。また、本実施形態によれば、保護回路７におけるローパスフィルタ（第１抵抗器Ｒ１及びコンデンサＣｄから構成）は従来から搭載されているため、第２抵抗器Ｒ２を新たに追加するだけで簡単に実現することができる。
【００３３】
〔第２実施形態〕
次に、第２実施形態に係る電子装置について説明する。
本第２実施形態に係る電子装置は、図２に示すように、第２電源ＩＣ４及び保護回路７に代わって、第１ジャンパー線２１及び第２ジャンパー線２２を備える点と、第１電源ＩＣ３の接続先が変わる点において、上記第１実施形態と相違する。これ以外の構成要素については第１実施形態と同様である。よって、第２実施形態において第１実施形態と同様の構成要素については説明を省略する。なお、図２には、図示されていないが、ＣＰＵ１３の端子１３ａには、ローパスフィルタが接続されている。
【００３４】
第１電源ＩＣ３は、第１電力線Ｌ１を介してＣＰＵ１３だけでなく、ＡＳＩＣ１及び第２コネクタ６にも接続される。つまり、第１電源ＩＣ３は、外部のバッテリＢから供給される電力の電圧を約５Ｖに調整し、ＣＰＵ１３に加え、ＡＳＩＣ１にも供給する。
【００３５】
第１ジャンパー線２１は、基板８上に実装され、ＣＰＵ１３に接続される信号線ＳＬ１１と、ＡＳＩＣ１及び第１コネクタ５に接続される信号線ＳＬとを接続し、ハンダによって固定されている。
【００３６】
第２ジャンパー線２２は、基板８上に実装され、第１電源ＩＣ３とＣＰＵ１３とを接続する第１電力線Ｌ１と、ＡＳＩＣ１と第２コネクタ６とを接続する第２電力線Ｌ２とを接続し、ハンダによって固定されている。
【００３７】
次に、このように構成された本第２実施形態の作用について説明する。
例えば、サービスマンは、ＡＳＩＣ１にプログラムを書き込む場合、基板８上から第１ジャンパー線２１及び第２ジャンパー線２２を取り除く。つまり、サービスマンは、ハンダ溶融器を用いて第１ジャンパー線２１及び第２ジャンパー線２２を基板８上に固定するためのハンダを溶かし、基板８上から第１ジャンパー線２１及び第２ジャンパー線２２を取り除く。この結果、ＣＰＵ１３と、ＡＳＩＣ１及び第１コネクタ５とは、切断状態となる。また、第１電源ＩＣ３及びＣＰＵ１３と、ＡＳＩＣ１及び第２コネクタ６とも、切断状態となる。
【００３８】
このような状態で、サービスマンは、第１コネクタ５及び第２コネクタ６に書き込み装置Ｗを接続し、書き込み装置Ｗに所定の操作を行うことにより、書き込み装置ＷにＡＳＩＣ１へのプログラムの書き込み処理を開始させる。この際、ＣＰＵ１３は、第１コネクタ５及び第２コネクタ６に接続されていないので、書き込み装置Ｗから約７〜９Ｖの信号及び電力が供給されず、破壊されない。また、第１電源ＩＣ３も、第２コネクタ６に接続されていないので、書き込み装置Ｗから約７〜９Ｖの電力が供給されず、破壊されない。
【００３９】
そして、サービスマンは、書き込み装置ＷによるＡＳＩＣ１へのプログラムの書き込み処理が完了すると、第１コネクタ５及び第２コネクタ６から書き込み装置Ｗを取り外し、ハンダ溶融器を用いて第１ジャンパー線２１及び第２ジャンパー線２２を基板８上の元の場所に取り付ける。
【００４０】
このような本実施形態によれば、第１ジャンパー線２１及び第２ジャンパー線２２を基板８から取り外し可能であり、ＡＳＩＣ１へのプログラムの書き込み時に、第１ジャンパー線２１及び第２ジャンパー線２２が取り外されて、ＣＰＵ１３と第１コネクタ５とを切断状態にすると共に、第１電源ＩＣ３及びＣＰＵ１３と第２コネクタ６とを切断状態にする、つまり、書き込み装置ＷからＡＳＩＣ１に供給される信号や電力が第１電源ＩＣ３及びＣＰＵ１３に侵入することを遮断することによって、ＡＳＩＣ１に入力される高電圧の信号及び電力による第１電源ＩＣ３及びＣＰＵ１３の破損を防止することができる。
【００４１】
〔第３実施形態〕
次に、第３実施形態に係る電子装置について説明する。
本第３実施形態に係る電子装置は、図３（ａ）に示すように、第２電源ＩＣ４及び保護回路７に代わって、第３コネクタ３１、第４コネクタ３２及び第２基板３３を備える点と、ＣＰＵ１３、第１電源ＩＣ３、第１コネクタ５及び第２コネクタ６の接続先が変わる点において、上記第１実施形態と相違する。これ以外の構成要素については第１実施形態と同様である。よって、第３実施形態において第１実施形態と同様の構成要素については説明を省略する。なお、図３には、図示されていないが、ＣＰＵ１３の端子１３ａには、ローパスフィルタが接続されている。
【００４２】
ＣＰＵ１３は、端子１３ａが信号線ＳＬ１を介して第３コネクタ３１に接続されている。
第１電源ＩＣ３は、第１電力線Ｌ１を介して第４コネクタ３２に接続されている。
第１コネクタ５は、信号線ＳＬを介してＡＳＩＣ１のみに接続される。
第２コネクタ６は、第２電力線Ｌ２を介してＡＳＩＣ１のみに接続される。
【００４３】
第３コネクタ３１は、信号線ＳＬ１を介してＣＰＵ１３のみに接続される通信用のコネクタである。
第４コネクタ３２は、第１電力線Ｌ１を介してＣＰＵ１３及び第１電源ＩＣ３に接続される電力用のコネクタである。
【００４４】
第２基板３３は、矩形状の多層基板であり、ガラスエポキシ樹脂などの絶縁体を基材とし、第５コネクタＮ５、第６コネクタＮ６、第７コネクタＮ７及び第８コネクタＮ８を備え、第５コネクタＮ５と第６コネクタＮ６とを接続する第２信号線ＳＬ２と、第７コネクタＮ７と第８コネクタＮ８とを接続する第３電力線Ｌ３とが形成されている。上記各第５、第６、第７、第８コネクタＮ５, Ｎ６, Ｎ７, Ｎ８は、第１、第２、第３、第４コネクタ５,６,３１,３２それぞれに対応したコネクタである。つまり、第２基板３３は、基板８に対して取り外し可能である。
【００４５】
第３実施形態では、上記第２基板３３を基板８に取り付けることで、第１コネクタ５と第３コネクタ３１とを接続状態にすると共に、第２コネクタ６と第４コネクタ３２とを接続状態にし、第２基板３３を基板８から取り外すことで、第１コネクタ５と第３コネクタ３１とを切断状態にすると共に、第２コネクタ６と第４コネクタ３２とを切断状態にすることができる。
【００４６】
次に、このように構成された本第３実施形態の作用について説明する。
例えば、サービスマンは、ＡＳＩＣ１にプログラムを書き込む場合、基板８から第２基板３３を取り外す。この結果、第１コネクタ５と第３コネクタ３１とは、切断状態となる。つまり、ＣＰＵ１３とＡＳＩＣ１とは、切断状態となる。また、第２コネクタ６と第４コネクタ３２とも、切断状態となる。つまり、第１電源ＩＣ３とＡＳＩＣ１とは、切断状態となる。
【００４７】
このような状態で、サービスマンは、図３（ｂ）に示すように、第１コネクタ５及び第２コネクタ６に書き込み装置Ｗを接続し、書き込み装置Ｗに所定の操作を行うことにより、書き込み装置ＷにＡＳＩＣ１へのプログラムの書き込み処理を開始させる。この際、ＣＰＵ１３は、第１コネクタ５及び第２コネクタ６に接続されていないので、書き込み装置Ｗから約７〜９Ｖの信号及び電力が供給されず、破壊されない。また、第１電源ＩＣ３も、第２コネクタ６に接続されていないので、書き込み装置Ｗから約７〜９Ｖの電力が供給されず、破壊されない。
【００４８】
そして、サービスマンは、書き込み装置ＷによるＡＳＩＣ１へのプログラムの書き込み処理が完了すると、第１コネクタ５及び第２コネクタ６から書き込み装置Ｗを取り外し、基板８上の第１、第２、第３、第４コネクタ５,６,３１,３２それぞれに第５、第６、第７、第８コネクタＮ５, Ｎ６, Ｎ７, Ｎ８を接続させる、つまり基板８に第２基板３３を再び取り付ける。
【００４９】
このような本実施形態によれば、第２基板３３を基板８から取り外し可能であり、ＡＳＩＣ１へのプログラムの書き込み時に、第２基板３３を基板８から取り外して、ＣＰＵ１３と第１コネクタ５とを切断状態にすると共に、第１電源ＩＣ３及びＣＰＵ１３と第２コネクタ６とを切断状態にする、つまり、書き込み装置ＷからＡＳＩＣ１に供給される信号や電力が第１電源ＩＣ３及びＣＰＵ１３に侵入することを遮断することによって、ＡＳＩＣ１に入力される高電圧の信号及び電力による第１電源ＩＣ３及びＣＰＵ１３の破損を防止することができる。
【００５０】
〔第４実施形態〕
次に、第４実施形態に係る電子装置について説明する。
本第４実施形態に係る電子装置は、図４に示すように、第２電源ＩＣ４及び保護回路７に代わって、第１ネジ４１及び第２ネジ４２を備える点と、第１電源ＩＣ３の接続先が変わる点において、上記第１実施形態と相違する。これ以外の構成要素については第１実施形態と同様である。よって、第４実施形態において第１実施形態と同様の構成要素については説明を省略する。なお、図４には、図示されていないが、ＣＰＵ１３の端子１３ａには、ローパスフィルタが接続されている。
【００５１】
第１電源ＩＣ３は、第１電力線Ｌ１を介してＣＰＵ１３だけでなく、ＡＳＩＣ１及び第２コネクタ６にも接続される。つまり、第１電源ＩＣ３は、外部のバッテリＢから供給される電力の電圧を約５Ｖに調整し、ＣＰＵ１３に加え、ＡＳＩＣ１にも供給する。
【００５２】
第１ネジ４１は、導電性材料からなり、ＣＰＵ１３に接続される信号線ＳＬ１１と、ＡＳＩＣ１及び第１コネクタ５に接続される信号線ＳＬとを頭部及びネジ部によって接続し、基板８に設けられた穴にネジ止めされている。また、この第１ネジ４１の頭部と、基板８の間には、平ワッシャーあるいはスプリングワッシャーが挟み込まれてネジ止めされている。
【００５３】
第２ネジ４２は、導電性材料からなり、第１電源ＩＣ３とＣＰＵ１３とを接続する第１電力線Ｌ１と、ＡＳＩＣ１と第２コネクタ６とを接続する第２電力線Ｌ２とを頭部及びネジ部によって接続し、基板８に設けられた穴にネジ止めされている。また、この第２ネジ４２の頭部と、基板８の間には、平ワッシャーあるいはスプリングワッシャーが挟み込まれてネジ止めされている。
【００５４】
次に、このように構成された本第４実施形態の作用について説明する。
例えば、サービスマンは、ＡＳＩＣ１にプログラムを書き込む場合、基板８上から第１ネジ４１及び第２ネジ４２を取り除く。つまり、サービスマンは、ドライバを用いて第１ネジ４１及び第２ネジ４２のネジ止めを緩め、基板８から第１ネジ４１及び第２ネジ４２を取り除く。なお、ワッシャーについても、同じく基板８から取り除く。
【００５５】
このような状態で、サービスマンは、第１コネクタ５及び第２コネクタ６に書き込み装置Ｗを接続し、書き込み装置Ｗに所定の操作を行うことにより、書き込み装置ＷにＡＳＩＣ１へのプログラムの書き込み処理を開始させる。この際、ＣＰＵ１３は、第１コネクタ５及び第２コネクタ６に接続されていないので、書き込み装置Ｗから約７〜９Ｖの信号及び電力が供給されず、破壊されない。また、第１電源ＩＣ３も、第２コネクタ６に接続されていないので、書き込み装置Ｗから約７〜９Ｖの電力が供給されず、破壊されない。
【００５６】
そして、サービスマンは、書き込み装置ＷによるＡＳＩＣ１へのプログラムの書き込み処理が完了すると、第１コネクタ５及び第２コネクタ６から書き込み装置Ｗを取り外し、ドライバを用いて第１ネジ４１及び第２ネジ４２を基板８上の元の場所にネジ止めする。なお、ワッシャーについても、同様に取り付ける。
【００５７】
このような本実施形態によれば、第１ネジ４１及び第２ネジ４２を基板８から取り外し可能であり、ＡＳＩＣ１へのプログラムの書き込み時に、第１ジャンパー線２１及び第２ジャンパー線２２が取り外されて、ＣＰＵ１３と第１コネクタ５とを切断状態にすると共に、第１電源ＩＣ３及びＣＰＵ１３と第２コネクタ６とを切断状態にする、つまり、書き込み装置ＷからＡＳＩＣ１に供給される信号や電力が第１電源ＩＣ３及びＣＰＵ１３に侵入することを遮断することによって、ＡＳＩＣ１に入力される高電圧の信号及び電力による第１電源ＩＣ３及びＣＰＵ１３の破損を防止することができる。
【００５８】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく、例えば以下のような変形が考えられる。
（１）上記第２〜４実施形態では、第１電源ＩＣ３をＡＳＩＣ１に供給される高電圧の電力から保護しているが、本発明はこれに限定されない。例えば、第１電源ＩＣ３が、第１実施形態の第２電源ＩＣ４のように、書き込み装置Ｗから約９Ｖの電圧が印加された場合でも、破壊されない耐圧性能を有するものであれば、ＣＰＵ１３のみを保護するようにしてもよい。
【００５９】
例えば、上記第２実施形態であれば、第２ジャンパー線２２を取り付ける位置を変える。つまり、上記第２実施形態では、第１電力線Ｌ１と第２電力線Ｌ２とを第２ジャンパー線２２によって接続しているが、第１電力線Ｌ１と第２電力線Ｌ２とを通常の電力線によって接続し、この電力線と第１電力線Ｌ１との接続点とＣＰＵ１３との間に第２ジャンパー線２２を取り付けるようにする。
【００６０】
また、上記第３実施形態であれば、第４コネクタ３２と、第４コネクタ３２と第１電力線Ｌ１とを接続する電力線が必要がなく、第１電力線Ｌ１とは別の電力線よって第１電源ＩＣと第２電力線Ｌ２とを接続するようにする。一方、第２基板３３の第８コネクタＮ８及び第３電力線Ｌ３についても必要がなくなる。
【００６１】
また、上記第４実施形態であれば、第２ネジ４２を取り付ける位置を変える。つまり、上記第４実施形態では、第１電力線Ｌ１と第２電力線Ｌ２とを第２ネジ４２によって接続しているが、第１電力線Ｌ１と第２電力線Ｌ２とを通常の電力線によって接続し、この電力線と第１電力線Ｌ１との接続点とＣＰＵ１３との間に第２ネジ４２を取り付けるようにする。
【００６２】
（２）上記第１〜４実施形態では、シフトレバーのシフト位置を検出するためのシフトセンサ及びセレクトセンサの検出結果を処理する電子装置に本発明を適用したものであるが、本発明を、フロント加速度センサの検出結果を処理する電子装置に適用したり、また種々の電子機器に適用するようにしてもよい。
【符号の説明】
【００６３】
１…ＡＳＩＣ、２…マイコン、３…第１電源ＩＣ、４…第２電源ＩＣ、５…第１コネクタ、６…第２コネクタ、７…保護回路、８…基板、ＳＬ…信号線、Ｌ２…第２電力線、Ｌ１…第１電力線、Ｗ…書き込み装置、１１…ＲＯＭ、１２…ＲＡＭ、１３…ＣＰＵ、１３ａ…端子、Ｒ１…第１抵抗器、Ｃｄ…コンデンサ、Ｒ２…第２抵抗器、２１…第１ジャンパー線、２２…第２ジャンパー線、３１…第３コネクタ、３２…第４コネクタ、３３…第２基板、Ｎ５…第５コネクタ、Ｎ６…第６コネクタ、Ｎ７…第７コネクタ、Ｎ８…第８コネクタ、４１…第１ネジ、４２…第２ネジ、ＳＬ１１…信号線、Ｌ１１…電力線、ＳＬ１…信号線、ＳＬ２…第２信号線、Ｌ３…第３電力線
【図１】
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【図２】
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【図３】
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【図４】
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