(57)【要約】【課題】共振周波数安定性を高めるダイアフラム型共振ＭＥＭＳデバイス及びその製造方法を提供する。【解決手段】シリコン基板の第１の面に、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成する第１のシリコン酸化膜、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜、下部電極、圧電体膜、上部電極を当該順に積層し、シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成する。第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。【選択図】図１
2015019310.tif 000002
【特許請求の範囲】
【請求項１】
熱酸化により、又は９００℃以上の熱処理を含むプロセスにより第１のシリコン酸化膜を形成する第１の酸化膜形成工程と、
絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜を形成する第２の酸化膜形成工程と、
下部電極を形成する下部電極形成工程と、
圧電体膜を形成する圧電体膜形成工程と、
上部電極を形成する上部電極形成工程と、
シリコン基板の第１の面に、前記第１のシリコン酸化膜、前記第２のシリコン酸化膜、前記下部電極、前記圧電体膜、前記上部電極を当該順に積層する積層工程と、
前記シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより前記第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
を備え、
前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０
を満たすダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項２】
熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１の酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とがシリコン基板の第１の面に当該順に積層されたダイアフラム型共振ＭＥＭＳデバイス用基板の前記圧電体膜側に上部電極を形成する上部電極形成工程と、
前記シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより前記第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
を備え、
前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０
を満たすダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項３】
前記第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≦１．００［μｍ］を満たす請求項１又は２に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項４】
前記第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≧０．２０［μｍ］を満たす請求項１から３のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項５】
前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合Ｒ２は、Ｒ２≧０．８０を満たす請求項１から４のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項６】
前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合Ｒ２は、Ｒ２≧０．９０を満たす請求項１から４のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項７】
前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合Ｒ２は、Ｒ２≦０．９７を満たす請求項１から６のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項８】
前記第２のシリコン酸化膜の膜厚ｔ２は、ｔ２≦１０．００［μｍ］を満たす請求項１から７のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項９】
前記第２の酸化膜は、ＴＥＯＳ−ＣＶＤ法により形成される請求項１から８のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項１０】
前記エッチング工程は、２５％〜４０％のオーバーエッチングを行う請求項１から９のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項１１】
前記深堀り反応性イオンエッチングはＢｏｓｃｈプロセスである請求項１から１０のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項１２】
前記上部電極形成工程の前に前記圧電体膜を貫通するスルーホールを形成するスルーホール形成工程を備えた請求項１から１１のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
【請求項１３】
第１のシリコン酸化膜、第２のシリコン酸化膜、下部電極、圧電体膜、上部電極が当該順に積層された積層体と、
前記積層体の前記第１のシリコン酸化膜側から該積層体をダイアフラム支持するシリコン基板と、
を備え、
前記第２のシリコン酸化膜は絶対値が１００［ＭＰａ］以下の応力を有し、
前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０
を満たすダイアフラム型共振ＭＥＭＳデバイス。
【請求項１４】
シリコン基板の表面に、
熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１の酸化膜と、
絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、
下部電極と、
圧電体膜と、
が当該順に積層され、
前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０
を満たすダイアフラム型共振ＭＥＭＳデバイス用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイアフラム型共振ＭＥＭＳデバイス用基板、ダイアフラム型共振ＭＥＭＳデバイス及びその製造方法に関し、特にシリコン基板上に薄膜を成膜してダイアフラム構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon on Insulator）基板を用いてダイアフラム構造を有するＭＥＭＳ（Micro Electro Mechanical System）デバイスを形成する技術が知られている。この場合には、ＳＯＩ基板の裏面からハンドル層、絶縁層が選択的に除去され、除去された領域のデバイス層が振動板となる。
【０００３】
このようにコストの高い接合基板を用いてダイアフラム構造を作製する方法に対し、安価なシリコン基板上に成膜した薄膜から、同等のダイアフラム構造を作製する取り組みがなされている。
【０００４】
例えば、特許文献１や特許文献２には、ＳｉＯ２やＳｉＮ等を振動板材料としてシリコン基板に堆積し、ダイアフラム構造の膜厚精度を上げて共振周波数変動を抑制する方法が開示されている。また、特許文献３には、ＳｉＯ２とＳｉＮを積層してダイアフラム構造の初期歪を低減したガスセンサが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７―１２９７７６号公報
【特許文献２】特開２０１０―１４７６５８号公報
【特許文献３】特開平１１―８２７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３では、ダイアフラム構造中の残留応力の変化に伴う共振周波数のシフトや、ＤＲＩＥ（深堀り反応性イオンエッチング：Deep Reactive Ion Etching）のイオン打ち込みによる共振周波数のシフトについては問題になっておらず、何ら注目していなかった。
【０００７】
本発明はこのような事情に鑑みてなされたもので、振動板材料の残留応力による共振周波数シフトを抑制するとともに、ＤＲＩＥにおけるイオン打ち込みによる共振周波数シフトを抑制して、共振周波数安定性を高めるダイアフラム型共振ＭＥＭＳデバイス用基板、ダイアフラム型共振ＭＥＭＳデバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイスの製造方法の一の態様は、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより第１のシリコン酸化膜を形成する第１の酸化膜形成工程と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜を形成する第２の酸化膜形成工程と、下部電極を形成する下部電極形成工程と、圧電体膜を形成する圧電体膜形成工程と、上部電極を形成する上部電極形成工程と、シリコン基板の第１の面に、第１のシリコン酸化膜、第２のシリコン酸化膜、下部電極、圧電体膜、上部電極を当該順に積層する積層工程と、シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、第１のシリコン酸化膜及び第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程とを備え、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
【０００９】
本態様によれば、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成する第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすように第１のシリコン酸化膜と第２のシリコン酸化膜を形成したので、振動板材料の残留応力による共振周波数シフトを抑制するとともに、ＤＲＩＥにおけるイオン打ち込みによる共振周波数シフトを抑制して、共振周波数安定性を高めることができる。
【００１０】
上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイスの製造方法の一の態様は、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１の酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とがシリコン基板の第１の面に当該順に積層されたダイアフラム型共振ＭＥＭＳデバイス用基板の圧電体膜側に上部電極を形成する上部電極形成工程と、シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、第１のシリコン酸化膜及び第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、を備え、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
【００１１】
本態様によれば、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすダイアフラム型共振ＭＥＭＳデバイス用基板の圧電体膜側に上部電極を形成し、シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、第１のシリコン酸化膜及び第２のシリコン酸化膜を振動板とするダイアフラム構造を形成したので、振動板材料の残留応力による共振周波数シフトを抑制するとともに、ＤＲＩＥにおけるイオン打ち込みによる共振周波数シフトを抑制して、共振周波数安定性を高めることができる。
【００１２】
第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≦１．００［μｍ］を満たすことが好ましい。これにより、共振周波数安定性を高めることができるとともに、第１のシリコン酸化膜を形成するプロセス時間を短縮することができる。
【００１３】
第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≧０．２０［μｍ］を満たすことが好ましい。これにより、深堀り反応性イオンエッチングのイオン打ち込みによる共振周波数のシフトをより抑制することができる。
【００１４】
第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合Ｒ２は、Ｒ２≧０．８０を満たすことが好ましい。これにより、第１のシリコン酸化膜の応力による共振周波数のシフトをより抑制することができる。
【００１５】
第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合Ｒ２は、Ｒ２≧０．９０を満たすことが好ましい。これにより、第１のシリコン酸化膜の応力による共振周波数のシフトをさらに抑制することができる。
【００１６】
第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合Ｒ２は、Ｒ２≦０．９７を満たすことが好ましい。これにより、深堀り反応性イオンエッチングのイオン打ち込みによる共振周波数のシフトを抑制することができる。
【００１７】
第２のシリコン酸化膜の膜厚ｔ２は、ｔ２≦１０．００［μｍ］を満たすことが好ましい。これにより、第２の酸化膜の厚さの均一性を保つことができる。
【００１８】
第２の酸化膜形成工程は、ＴＥＯＳ−ＣＶＤ法により第２の酸化膜を積層する。これにより、適切に絶対値が１００［ＭＰａ］以下の応力を有する第２の酸化膜を積層することができる。
【００１９】
エッチング工程は、２５％〜４０％のオーバーエッチングを行うことが好ましい。これにより、凹部を適切に形成することができる。
【００２０】
深堀り反応性イオンエッチングはＢｏｓｃｈプロセスであることが好ましい。これにより、適切にシリコン基板の裏面をエッチング加工することができる。
【００２１】
上部電極形成工程の前に圧電体膜を貫通するスルーホールを形成するスルーホール形成工程を備えてもよい。これにより、適切に下部電極と導通をとることができる。
【００２２】
上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイスの一の態様は、第１のシリコン酸化膜、第２のシリコン酸化膜、下部電極、圧電体膜、上部電極が当該順に積層された積層体と、積層体の第１のシリコン酸化膜側から積層体をダイアフラム支持するシリコン基板とを備え、第２のシリコン酸化膜は絶対値が１００［ＭＰａ］以下の応力を有し、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
【００２３】
本態様によれば、第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすように形成されるので、振動板材料の残留応力による共振周波数シフトが抑制されるとともに、ＤＲＩＥにおけるイオン打ち込みによる共振周波数シフトが抑制され、共振周波数安定性を高めることができる。
【００２４】
上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイス用基板は、シリコン基板の表面に、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１の酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とが当該順に積層され、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
【００２５】
本態様によれば、第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすように形成されるので、振動板材料の残留応力による共振周波数シフトが抑制されるとともに、ＤＲＩＥにおけるイオン打ち込みによる共振周波数シフトが抑制され、共振周波数安定性を高めることができる。
【発明の効果】
【００２６】
本発明によれば、シリコン基板上に積層構造を形成してダイアフラム構造を形成することで、大幅なコストダウンを実現しつつ、残留応力やＤＲＩＥにおけるイオン打ち込みによる共振周波数シフトを抑制し、高い共振周波数安定性を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】ダイアフラム型共振ＭＥＭＳデバイスの製造方法を示すフローチャート
【図２】図１に示す各工程における基板の断面図
【図３】図１に示す各工程における基板の断面図
【図４】シリコン基板を積層側から見た平面図
【図５】ダイアフラム型共振ＭＥＭＳデバイスの１次共振モードを示す図
【図６】ＴＥＯＳ−ＳｉＯ２膜の厚さの割合Ｒ２に対する共振周波数のシフト量｜Δｆｒ｜の関係を示す図
【図７】０．０２［μｍ］≦ｔ１≦２．００［μｍ］とした場合のｔ１に対する｜Δｆｒ｜の関係を示す図
【図８】ダイアフラム構造形成時のＢｏｓｃｈプロセスの製造過程を示す図
【図９】熱酸化ＳｉＯ２膜とＴＥＯＳ−ＳｉＯ２膜のＢｏｓｃｈプロセスによるダメージを説明するための図
【発明を実施するための形態】
【００２８】
以下、添付図面に従って本発明の好ましい実施形態について詳説する。
【００２９】
〔ダイアフラム型共振ＭＥＭＳデバイスの製造方法〕
図１は、本実施形態におけるダイアフラム型共振ＭＥＭＳデバイスの製造方法を示すフローチャートである。また、図２、図３は、それぞれ図１に示す各工程における基板の断面図である。本実施形態では、図２（ａ）に示すように、バルクシリコン基板（シリコン基板）１０を用いて製造する。
【００３０】
（ステップＳ１：第１の酸化膜形成工程の一例）
シリコン基板１０に熱酸化処理を施し、シリコン基板１０の表面（第１の面の一例）に熱酸化ＳｉＯ２（二酸化ケイ素）膜１２（第１のシリコン酸化膜の一例）を形成する（図２（ｂ））。本実施形態では、熱酸化ＳｉＯ２膜１２の膜厚ｔ１［μｍ］を、
０．００［μｍ］≦ｔ１≦２．００［μｍ］  …（式１）
とする。なお、ｔ１＝０．００［μｍ］とは、ステップＳ１の熱酸化処理を行わない場合を指す。
【００３１】
熱酸化処理によって形成した熱酸化ＳｉＯ２膜１２は、ＦＴＩＲ（Fourier Transform Infrared：フーリエ変換赤外分光光度計)の吸光スペクトルにおいて、Ｓｉ−Ｏ結合（シリコンと酸素の結合）のストレッチングモードである１０９０［ｃｍ−１］付近にピークが存在し、Ｓｉ−Ｏ−Ｓｉ結合角度（シリコンと酸素の結合角度）が１４８°である。また、ＸＰＳ（X-ray Photoelectron Spectroscopy；Ｘ線光電子分光法）やＳＩＭＳ（Secondary Ion-microprobe Mass Spectrometer；二次イオン質量分析計）による膜内組成分析において、Ｃ（炭素）やＨ（水素）は検出されない。また、熱酸化ＳｉＯ２膜１２の応力の絶対値は、３００［ＭＰａ］程度である。
【００３２】
なお、ＣＶＤ（Chemical Vapor Deposition）法等で堆積した後に、高温(９００℃以上)で熱処理を行ったＳｉＯ２膜においても、ＦＴＩＲの吸光スペクトルにおいて１０９０［ｃｍ−１］付近にピークが存在し、熱酸化膜と同等の膜質を有することが知られている（例えば、J. Electrochem. Soc., 142 (1995) 3579）。このように、熱酸化処理以外の方法で形成した酸化膜であっても、９００℃以上の熱処理を行うことで、熱酸化ＳｉＯ２膜１２の代替として用いることが可能である。
【００３３】
また、後述するＢｏｓｃｈプロセス（深堀り反応性イオンエッチングの一例）におけるＳｉ（ケイ素）のエッチングレートが４．０００［μｍ／ｍｉｎ］であるのに対し、熱酸化ＳｉＯ２のエッチングレートは０．０２０［μｍ／ｍｉｎ］である。
【００３４】
（ステップＳ２：第２の酸化膜形成工程の一例）
次に、ステップＳ１において形成した熱酸化ＳｉＯ２膜１２上に、低応力シリコン酸化膜として、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＣＶＤ法により、ＴＥＯＳ−ＳｉＯ２膜１４（第２のシリコン酸化膜の一例）を形成する（図２（ｃ））。本実施形態では、ＴＥＯＳ−ＳｉＯ２膜１４の厚さをｔ２［μｍ］、応力をσ２［ＭＰａ］とすると、
０≦ｔ２／（ｔ１＋ｔ２）≦１  …（式２）
｜σ２｜＜１００［ＭＰａ］  …（式３）
の関係を満たすように成膜した。
【００３５】
なお、低応力シリコン酸化膜は、ＴＥＯＳ−ＣＶＤ以外にも、ＬＰ（Low Pressure）−ＣＶＤ法、ＡＰ（Atmospheric Pressure）−ＣＶＤ法等のＣＶＤ法や、スパッタ法により形成したＳｉＯ２においても形成可能である。
【００３６】
このように形成したＴＥＯＳ−ＳｉＯ２膜１４は、熱酸化ＳｉＯ２膜１２と比較してＳｉ−Ｏ結合が疎になっており、ＦＴＩＲから求められるＳｉ−Ｏ−Ｓｉ結合の角度が１５０°以上まで増加しており、Ｓｉ−Ｏのストレッチングモードのピークもシフトしている。また、膜中にＣやＨが含まれており、Ｓｉ−Ｏ−Ｈ結合やＯ−Ｈ結合が検出されることが特徴として挙げられる。
【００３７】
ＴＥＯＳ−ＳｉＯ２膜１４のＢｏｓｃｈプロセスにおけるエッチングレートは、０．０２３［μｍ／ｍｉｎ］となっており、エッチストップ性能は熱酸化ＳｉＯ２膜１２とほぼ同等である。
【００３８】
（ステップＳ３：下部電極形成工程の一例）
次に、ステップＳ２において形成したＴＥＯＳ−ＳｉＯ２膜１４の上に、下部電極１６を形成する（図２（ｄ））。下部電極１６は、後述する圧電体膜１８に対して電界を印加するための電極であり、下地層（本実施形態ではＴＥＯＳ−ＳｉＯ２膜１４）の材料、及び次の工程で形成される上部の圧電体膜１８の材料との密着性が要求される。
【００３９】
ＳｉやＳｉＯ２、及びＰＺＴ（チタン酸ジルコン酸鉛）膜との密着性がよい材料としてＰｔ（白金）やＩｒ（イリジウム）が良く知られている。本実施形態では、下部電極材料としてＩｒを用い、Ｉｒを面内均一性に優れたスパッタ法により低応力シリコン酸化膜１４上に０．２０［μｍ］堆積し、下部電極１６とした。
【００４０】
（ステップＳ４：圧電体膜形成工程の一例）
次に、ステップＳ３において形成した下部電極１６の上に、圧電体膜１８を形成する（図２（ｅ））。
【００４１】
本実施形態では、圧電体膜１８として、スパッタ法により堆積したＰＺＴを用いた。好ましくは、ＰＺＴに対してＮｂ（ニオブ）をドーピングすることで圧電定数の増加したＮｂ−ｄｏｐｅｄ  ＰＺＴをスパッタ法で堆積する。その他、圧電体膜１８としてチタン酸鉛、ジルコニウム酸鉛、ニオブ酸ジルコニウムチタン酸鉛等を用いることができる。
【００４２】
なお、高温で焼成するｓｏｌ−ｇｅｌ法（ゾルゲルプロセス）等は、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４や下部電極１６の変質、及び熱応力の印加につながるため、圧電体膜１８もスパッタ法などの気相成膜により形成することが好ましい。
【００４３】
このように、シリコン基板１０に、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、がこの順に積層された中間生成物を、ダイアフラム型共振ＭＥＭＳデバイス用基板２と呼ぶ。
【００４４】
さらに、圧電体膜１８に、下部電極１６との接続をとる領域にコンタクトホール１７を形成する（図３（ａ））。図４（ａ）は、シリコン基板１０を圧電体膜１８側から見た平面図である。なお、図４（ａ）に示すＡ−Ａ線に沿う断面図が図３（ａ）である。
【００４５】
（ステップＳ５：上部電極形成工程の一例）
次に、ステップＳ４において形成した圧電体膜１８の上に、上部電極２０を形成する（図３（ｂ））。図４（ｂ）は、シリコン基板１０を上部電極２０側から見た平面図であり、図４（ｂ）に示すＡ−Ａ線に沿う断面図が図３（ｂ）である。
【００４６】
上部電極２０は、圧電体膜１８に対して電界を印加するための電極として圧電体膜１８の上部に形成される。上部電極２０は、圧電体膜１８との密着性のよい導電材料が選ばれるとともに、スパッタ法や蒸着法といった面内均一性のよいパターン形成方法が選ばれる。本実施形態においては、上部電極２０として、それぞれスパッタ法により形成した厚さ０．０２［μｍ］のＴｉ（チタン）と厚さ０．３０［μｍ］のＡｕ（金）の二層構造を用いた。
【００４７】
なお、コンタクトホール１７を介して下部電極１６と導通接続を行うパッド２２ａ、上部電極２０と導通接続を行うパッド２２ｂについても、上部電極２０と同時に形成される。
【００４８】
このように、ステップＳ１〜ステップＳ５は、シリコン基板１０の表面に、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０を当該順に（熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０の順に）積層する積層工程を構成している。
【００４９】
なお、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０は、この順に積層されればよく、これらの間に新たな別の層を積層することも可能である。
【００５０】
（ステップＳ６：エッチング工程の一例）
次に、シリコン基板１０の裏面（第１の面の反対側の面の一例）から異方性エッチングを行い、熱酸化ＳｉＯ２膜１２が露出する開口部２４（凹部の一例）を形成することで、熱酸化ＳｉＯ２膜１２及びＴＥＯＳ−ＳｉＯ２膜１４を振動板、シリコン基板１０を支持部材とするダイアフラム構造（ダイアフラム型共振ＭＥＭＳデバイス１）を形成する（図３（ｃ））。図４（ｃ）は、シリコン基板１０を上部電極２０側から見た平面図であり、開口部２４について破線で示している。なお、図４（ｃ）に示すＡ−Ａ線に沿う断面図が図３（ｃ）である。
【００５１】
本実施形態では、エッチング装置としてＢｏｓｃｈプロセス装置（住友精密工業社製Deep RIE 装置MUC-21）を用いて、ＳＦ６ガスによるエッチングとＣ４Ｆ８ガスによる堆積とを繰り返すＢｏｓｃｈプロセス方式により、側壁部の保護をしつつ異方性エッチングを行った。また、エッチングの最も早い部分から２５〜４０％のオーバーエッチングを行った。
【００５２】
図３（ｃ）、図４（ｃ）に示すように、本実施の形態に係るダイアフラム型共振ＭＥＭＳデバイス１は、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０がこの順に積層された積層体３と、熱酸化ＳｉＯ２膜１２側から積層体３をダイアフラム支持するシリコン基板１０と、から構成される。
【００５３】
なお、ダイアフラム型共振ＭＥＭＳデバイス１（ダイアフラム型共振ＭＥＭＳデバイス用基板２）を生成するための製造方法として、図１に示すフローチャートの全工程のうち一部の工程を省略する態様も可能である。
【００５４】
例えば、予め表面に熱酸化ＳｉＯ２膜１２が形成されたシリコン基板１０（図２（ｂ））を用意し、ステップＳ２のＴＥＯＳ−ＳｉＯ２膜１４を形成する工程から製造を開始する態様も本実施形態の製造方法の使用に含まれる。また、予め表面に熱酸化ＳｉＯ２膜１２及びＴＥＯＳ−ＳｉＯ２膜１４が形成されたシリコン基板１０（図２（ｃ））を用意し、ステップＳ３の下部電極１６を形成する工程から製造を開始する態様も本実施形態の製造方法の使用に含まれる。これらの場合であっても、熱酸化ＳｉＯ２膜１２の厚さｔ１［μｍ］、ＴＥＯＳ−ＳｉＯ２膜１４の厚さｔ２［μｍ］、応力σ２［ＭＰａ］が、上記の（式１）〜（式３）を満たしていればよい。
【００５５】
さらに、予め表面に熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４、及び下部電極１６が形成されたシリコン基板１０（図２（ｄ））を用意し、ステップＳ４の圧電体膜１８を形成する工程から製造を開始する態様も本実施形態の製造方法の使用に含まれる。
【００５６】
また、ダイアフラム型共振ＭＥＭＳデバイス用基板２（図２（ｅ））を用意し、ステップＳ５の、上部電極２０を形成する工程からダイアフラム型共振ＭＥＭＳデバイス１の製造を開始する態様も本実施形態に含まれる。図３（ａ）に示すように、ダイアフラム型共振ＭＥＭＳデバイス用基板２を用意し、上部電極２０を形成する前にコンタクトホール１７を形成する態様も可能であることはいうまでもない。
【００５７】
〔共振周波数評価による振動板の物性評価〕
上記の製造方法によりジャイロセンサをベースとして作製したダイアフラム型共振ＭＥＭＳデバイスの１次共振モード（基板に対して法線方向（図５の矢印方向）に動くモード）の共振周波数を、レーザードップラー振動計によって測定した。振動板が実用性を有するためには、共振周波数の設計値に対するシフト量が１０％未満である必要がある。共振周波数の設計値に対するシフト量は５％以下が好ましく、２％以下であれば安定性に優れている。
【００５８】
（実施結果１）
熱酸化ＳｉＯ２膜１２の厚さをｔ１、ＴＥＯＳ−ＳｉＯ２膜１４の厚さをｔ２としたとき、
ｔ１＋ｔ２＝３．００［μｍ］  …（式４）
０≦Ｒ２＝ｔ２／（ｔ１＋ｔ２）≦１  …（式５）
の関係を満たすように、熱酸化ＳｉＯ２膜１２とＴＥＯＳ−ＳｉＯ２膜１４を形成した。
【００５９】
また、ダイアフラム型共振ＭＥＭＳデバイスの１次共振モードの設計値をｆｄｅｓｉｇｎ、測定値をｆｍｅａｓｕｒｅｄ、設計値に対する測定値のシフト量｜Δｆｒ｜を下記に示す（式６）のように定義する。
【００６０】
｜Δｆｒ｜＝｜（ｆｍｅａｓｕｒｅｄ−ｆｄｅｓｉｇｎ）／ｆｄｅｓｉｇｎ｜×１００  …（式６）
なお、１次共振モードの設計値ｆｄｅｓｉｇｎは、有限要素法等のシミュレーションを行って求めた。ここで、ＴＥＯＳ−ＳｉＯ２膜１４の厚さの割合Ｒ２に対する共振周波数のシフト量｜Δｆｒ｜の関係を、図６に示す。
【００６１】
図６から、０．７０≦Ｒ２＜１．００において｜Δｆｒ｜＜１０％となり、０．８０≦Ｒ２＜１．００において｜Δｆｒ｜＜５％となり、０．９０≦Ｒ２＜１．００において｜Δｆｒ｜＜２％となることがわかった。この結果から、共振周波数に対する熱酸化膜の応力の影響を抑え、共振周波数シフトを抑制できる条件は、０．７０≦Ｒ２＜１．００であり、さらに抑制できる条件は０．８０≦Ｒ２＜１．００であり、最も好ましい条件は０．９０≦Ｒ２＜１．００であることがわかる。
【００６２】
また、Ｒ２＝１．００（振動板がＴＥＯＳ−ＳｉＯ２膜１４のみから形成される場合）は、Ｂｏｓｃｈプロセスにおけるイオンの打ち込みのダメージにより、振動板の残留応力が変化して共振周波数が大きくシフトすることがわかった。したがって、Ｒ２≦０．９７であることが好ましい。
【００６３】
（実施結果２）
次に、０．７０≦Ｒ２≦０．９７の条件において、０．０２［μｍ］≦ｔ１≦２．００［μｍ］とした場合のｔ１に対する｜Δｆｒ｜の関係を図７に示す。ここでｔ２は、ＴＥＯＳ−ＳｉＯ２膜１４の膜厚が均一性を保てるようにｔ２≦１０．００［μｍ］としている。図７から、全てのＲ２の条件において、０．１０［μｍ］≦ｔ１≦２．００［μｍ］のときに｜Δｆｒ｜＜１０％、０．２０［μｍ］≦ｔ１≦２．００［μｍ］のときに｜Δｆｒ｜＜５％となることがわかった。
【００６４】
このように、熱酸化ＳｉＯ２膜１２を用いることで、Ｂｏｓｃｈプロセスのダメージによる残留応力の変化を抑制し、｜Δｆｒ｜を小さくすることができることがわかった。
【００６５】
〔ＳｉＯ２膜に対するＢｏｓｃｈプロセスのダメージによる応力変化〕
ＳｉＯ２膜２６が形成されたシリコン基板１０に対し、Ｂｏｓｃｈプロセスによりダイアフラム構造を形成する場合を考える。Ｂｏｓｃｈプロセスにより形成される開口部２４の形状は、ＳｉＯ２膜２６に到達したとき、図８（ａ）に示すように十分に凹形状にならず、残部２８を有している。この残部２８を十分に除去するために、２０〜４０％程度のオーバーエッチングを行い、図８（ｂ）に示す最終形状を形成する。ＢｏｓｃｈプロセスによるＳｉのエッチングは、ＳＦＸ＋イオン（Ｘ＝１〜６）をＳｉに対して衝突させて、衝突のエネルギーでＳｉと反応して取り去る。したがって、図７（ａ）の状態からオーバーエッチングを行うと、ＳＦＸ＋イオンはＳｉＯ２膜内に打ち込まれ、Ｓｉ−Ｆ結合を形成したり、Ｓｉ−Ｏ−Ｓｉ結合を切断したりする。
【００６６】
本願発明者は、鋭意検討の結果、オーバーエッチングによりＳｉＯ２膜内に打ち込まれたＳＦＸ＋イオンのＦ（フッ素）により、ＳｉＯ２膜の応力が変化することを見出し、ダイアフラム型共振ＭＥＭＳデバイスの共振周波数が設計値からシフトする原因と考えた。この考えは、ＳｉＯＦ中のＦ濃度により、ＳｉＯＦの応力が変化する（例えば、J. Electrochem. Soc., 144 (1997) 1100.）という論文の指摘とも符合する。
【００６７】
ここで、熱酸化により形成したＳｉＯ２は安定な材料として知られており、様々な方法で形成できるＳｉＯ２の中でも最も密である。しかし、Ｓｉとの熱膨張係数が異なる(Ｓｉ：２．４×１０−６Ｋ−１,ＳｉＯ２：０．５×１０−６Ｋ−１)ため、１０００℃を超える形成温度から室温に戻したときに大きな熱応力が発生し、共振周波数に悪影響を及ぼす。また、残留応力により反りが生じて、ダイアフラム構造の安定性が大きく低下してしまう。このように残留応力が大きいものの、緻密な膜であるため、ＳＦＸ＋イオンの打ち込みによる応力への影響は少ない。
【００６８】
その一方で、ＴＥＯＳ−ＣＶＤ法などで堆積したＳｉＯ２は、低温で形成するために低応力となり、共振周波数への影響が小さい。しかし、Ｓｉ−Ｏ結合距離が熱酸化膜と比較して大きいことやＳｉ−Ｈ結合などが存在するために、Ｆイオンが入射するとＳｉ−Ｆ結合ができやすく、応力が変化しやすいことが考えられる。
【００６９】
したがって、本実施の形態におけるダイアフラム型共振ＭＥＭＳデバイスは、シリコン基板１０の表面にＳＦＸ＋イオンの打ち込みによる応力への影響の少ない熱酸化ＳｉＯ２膜１２を形成し、熱酸化ＳｉＯ２膜１２の上にＴＥＯＳ−ＳｉＯ２膜１４を形成する。このように構成することで、ＴＥＯＳ−ＳｉＯ２膜１４により残留応力による共振周波数シフトが抑制されるとともに、熱酸化ＳｉＯ２膜１２によりイオン打ち込みによる共振周波数シフトが抑制される。
【００７０】
〔熱酸化ＳｉＯ２の膜厚上限〕
熱酸化ＳｉＯ２の成長速度は、厚膜領域において酸素の拡散律則となって対数関数的に飽和していく。厚さ２．００［μｍ］の熱酸化ＳｉＯ２を形成するためには２４時間程度かかるが、１．００［μｍ］であれば酸化時間は半分以下となり、製造コストが安くなる。したがって、ｔ１≦１．００［μｍ］であることが好ましい。
【００７１】
〔本実施形態の製造方法の特徴〕
図９に示すように、熱酸化ＳｉＯ２膜１２とＴＥＯＳ−ＳｉＯ２膜１４の積層振動板に対してＢｏｓｃｈプロセスで裏面のＤＲＩＥを行った場合、シリコン基板１０が維持されている領域３０の熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４はＢｏｓｃｈプロセスによるダメージを受けないが、シリコン基板１０がエッチング加工された開口部２４の領域３２の熱酸化ＳｉＯ２膜１２、ＴＥＯＳ−ＳｉＯ２膜１４はダメージを受ける。
【００７２】
したがって、ＳＩＭＳ（Secondary Ion Mass Spectrometry 、二次イオン質量分析計）等で元素分析を行い、領域３０において熱酸化ＳｉＯ２膜１２内とＴＥＯＳ−ＳｉＯ２膜１４内とでＣやＨの分布が明確に分かれている場合は、本実施形態の製造方法を用いていることがわかる。
【００７３】
また、領域３０で見るＦＴＩＲの吸光スペクトルは、熱酸化ＳｉＯ２膜１２のストレッチングモードピークと、熱酸化ＳｉＯ２膜１２と比較してシフトしたＴＥＯＳ−ＳｉＯ２膜１４のストレッチングモードピークが重なったように観察される。
【００７４】
さらに、領域３２のＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）像などから、開口部２４の側面にスキャロップと呼ばれる段差形状の存在が確認できる場合は、ＢｏｓｃｈプロセスでＤＲＩＥを行っていることがわかる。また、ＳＩＭＳやＸＰＳ等の組成分析により熱酸化ＳｉＯ２膜１２内にＦあるいはＦに関連した結合ピークが検出されれば、Ｂｏｓｃｈプロセスを用いていることがわかる。
【００７５】
〔本実施形態のダイアフラム型共振ＭＥＭＳデバイスの他の用途〕
本実施形態に係るダイアフラム型共振ＭＥＭＳデバイスは、従来ＳＯＩ基板のＢＯＸ（Buried Oxide）層をエッチストッパとして用いて製造している共振ＭＥＭＳデバイスと同様に、加速度センサ、超音波センサ、流体センサ、薄膜共振フィルタ（Film Bulk Acoustic Resonator：FBAR、Stacked thin film Bulk wave Acoustic resonators and filters：SBAR）等の用途が考えられる。
【００７６】
本発明の技術的範囲は、上記の実施形態に記載の範囲には限定されない。各実施形態における構成等は、本発明の趣旨を逸脱しない範囲で、各実施形態間で適宜組み合わせることができる。
【符号の説明】
【００７７】
１…ダイアフラム型共振ＭＥＭＳデバイス、２…ダイアフラム型共振ＭＥＭＳデバイス用基板、１０…シリコン基板、１２…熱酸化ＳｉＯ２膜、１４…ＴＥＯＳ−ＳｉＯ２膜、１６…下部電極、１８…圧電体膜、２０…上部電極、２２…パッド、２４…開口部、２６…ＳｉＯ２膜、２８…残部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2015019310.tif 000008
【図７】
2015019310.tif 000009
【図８】
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【図９】
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