(57)【要約】【課題】容量負荷が接続される場合において高速に動作可能な増幅回路を提供する。【解決手段】第２増幅段２０が非常に大きい出力抵抗を有しており、この出力抵抗と出力容量（キャパシタＣｏ）に起因する極周波数ｆｐ＿Ｌが、伝達関数における最も低い極周波数となっている。出力抵抗と出力容量に起因する極周波数ｆｐ＿Ｌによって周波数帯域の上限が制限されていた従来のオペアンプと比較して、周波数帯域の上限を制限する極周波数が高くなるため、伝達関数における最も低い極周波数を、より高い周波数に置くことが可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動対を構成する一対の第１トランジスタ及び第２トランジスタを含み、前記差動対に入力される差動信号を増幅する第１増幅段と、
前記第１増幅段において増幅された差動信号を更に増幅する第２増幅段と、
前記第２増幅段の出力に接続される出力キャパシタと
を有し、
伝達関数における最も低い極周波数が、前記第２増幅段の出力抵抗と前記出力キャパシタの静電容量とに起因する極周波数である
ことを特徴とする増幅回路。
【請求項２】
前記第１増幅段は、
前記一対の第１トランジスタ及び第２トランジスタの共通接続ノードと第１電源ラインとの間の電流経路に設けられた定電流源と、
前記第１トランジスタと第２電源ラインとの間の電流経路に設けられた第１負荷回路と、
前記第２トランジスタと前記第２電源ラインとの間の電流経路に設けられた第２負荷回路と
を含み、
前記第２増幅段は、前記第１負荷回路に発生する電圧と前記第２負荷回路に発生する電圧との差を増幅する
ことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第１負荷回路と前記第２負荷回路がそれぞれ抵抗素子である
ことを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記第２増幅段は、
第１ノードと前記第２電源ラインとの間の電流経路に設けられ、前記第１負荷回路に発生する電圧に応じて電流を制御する第３トランジスタと、
第２ノードと前記第２電源ラインとの間の電流経路に設けられ、前記第２負荷回路に発生する電圧に応じて電流を制御する第４トランジスタと、
前記第１ノードと前記第１電源ラインとの間の電流経路に設けられ、第１バイアス電圧に応じた電流が流れる第５トランジスタと、
前記第２ノードと前記第１電源ラインとの間の電流経路に設けられ、前記第１バイアス電圧に応じた電流が流れる第６トランジスタと、
前記第３トランジスタと前記第１ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第７トランジスタと、
前記第４トランジスタと前記第２ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第８トランジスタと、
前記第５トランジスタと前記第１ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第９トランジスタと、
前記第６トランジスタと前記第２ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第１０トランジスタと
を含み、
前記第１ノード及び前記第２ノードの少なくとも一方に前記出力キャパシタが接続される
ことを特徴とする請求項２又は３に記載の増幅回路。
【請求項５】
前記第３トランジスタと前記第７トランジスタとの接続ノードにおける電圧と前記第４トランジスタと前記第８トランジスタとの接続ノードにおける電圧との差を増幅し、当該増幅結果を前記第７トランジスタの制御電圧と前記第８トランジスタの制御電圧との差動電圧として出力する第１差動増幅部を有する
ことを特徴とする請求項４に記載の増幅回路。
【請求項６】
前記第５トランジスタと前記第９トランジスタとの接続ノードにおける電圧と前記第６トランジスタと前記第１０トランジスタとの接続ノードにおける電圧との差を増幅し、当該増幅結果を前記第９トランジスタの制御電圧と前記第１０トランジスタの制御電圧との差動電圧として出力する第２差動増幅部とを有する
ことを特徴とする請求項４又は５に記載の増幅回路。
【請求項７】
前記第１トランジスタと前記第１負荷回路との接続ノードにおける電圧と前記第２トランジスタと前記第２負荷回路との接続ノードにおける電圧との中間電圧が所定の電圧に近づくように前記定電流源の電流を制御するコモンモード帰還部を有する
ことを特徴とする請求項１乃至６のいずれか一項に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサなどから出力される信号を増幅する増幅回路に係り、特に容量負荷を駆動する増幅回路に関するものである。
【背景技術】
【０００２】
湿度センサや加速度センサなどに用いられる容量性センサ素子は、物理量に応じて静電容量が変化する素子であり、その静電容量の変化は一般に静電容量−電圧変換回路（ＣＶ変換回路ともいう）を用いて電気信号に変換される。
【０００３】
図５は、容量性センサ素子を用いたセンサ装置の一例を示す図である。図５Ａは、容量性センサ素子の静電容量を電気信号に変換するＣＶ変換回路の一般的な構成を示す。図５Ｂと図５Ｃは、容量性センサ素子の駆動電圧ＶＰ１，ＶＰ２の波形を示す。図５Ｄは、スイッチＳＷ１のオンオフの状態を示す。図５Ｅは、検出信号ＶＳの波形を示す。
【０００４】
センサ部１０６の容量性センサ素子１０４，１０５は、湿度や加速度などの物理量に応じて静電容量の差が変化するように構成される。直列に接続された容量性センサ素子１０４，１０５の両端には、それぞれ逆相の駆動電圧ＶＰ１，ＶＰ２が印加される。駆動電圧ＶＰ１，ＶＰ２は、パルス発生部１０１の周期的なパルス信号に基づいてインバータ回路１０２とバッファ回路１０３からそれぞれ出力される。容量性センサ素子１０４，１０５の共通接続ノードは、チャージアンプを構成するオペアンプ１０７の反転入力端子に接続される。オペアンプ１０７の反転入力端子と出力端子との間には、キャパシタ１０８とスイッチＳＷ１が並列に接続される。オペアンプ１０７の非反転入力端子には、基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、一般に駆動電圧ＶＰ１，ＶＰ２のハイレベルとローレベルの中間の電圧に設定される。オペアンプ１０７の出力信号（検出信号Ｖｓ）は、ＡＤ変換器１０９においてデジタル信号ＤＡＴに変換される。
【０００５】
図５に示すセンサ装置では、スイッチＳＷ１がオンのとき（図５Ｄ）、駆動電圧ＶＰ１，ＶＰ２の一方がハイレベル、他方がローレベルとなる（図５Ｂ，図５Ｃ）。このとき、キャパシタ１０８の両端の電圧はゼロにリセットされて、電荷が放電される。容量性センサ素子１０４，１０５の両端にはほぼ同一の電圧がそれぞれ印加され、静電容量に応じた電荷が蓄積される。
【０００６】
スイッチＳＷ１がオンからオフに変化すると、駆動電圧ＶＰ１，ＶＰ２のレベルがそれぞれ反転する。このとき、容量性センサ素子１０４，１０５の両端にはほぼ同一の電圧がそれぞれ印加されるが、スイッチＳＷ１がオンの場合に対して電圧の極性が逆になる。容量性センサ素子１０４，１０５の静電容量が同一でない場合、電圧の極性が逆になることによって、容量性センサ素子１０４，１０５に蓄積される電荷量の総量が変化する。この変化分に相当する電荷が、キャパシタ１０８に蓄積される。キャパシタ１０８に蓄積される電荷は、容量性センサ素子１０４，１０５の静電容量の差に比例するため、スイッチＳＷ１がオフの期間の検出信号Ｖｓは、容量性センサ素子１０４，１０５の静電容量の差に応じた電圧となる。静電容量の差は、基準電圧Ｖｒｅｆからの差分として表れる。スイッチＳＷ１がオンのときの駆動電圧ＶＰ１，ＶＰ２のレベルを周期的に反転することにより、基準電圧Ｖｒｅｆからの差分の極性も周期的に反転する。
【０００７】
容量性センサ素子１０４，１０５の静電容量の差を精度よく検出するためには、検出信号Ｖｓに含まれるノイズを低減することが必要であり、できるだけ多くの検出信号Ｖｓをサンプリングして平均化することが好ましい。しかしながら、サンプリング動作が遅いと、１つの検出結果を得るのに要する時間が長くなり、回路の動作時間が長くなるため、平均消費電流が増えてしまう。平均消費電流を抑えつつサンプリング回数を増やすには、サンプリング動作の高速化が必要である。従って、ＣＶ変換回路のオペアンプ１０７には、容量負荷を接続した状態で高速な動作が求められる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図６は、従来の一般的なオペアンプの構成を示す図である。図６に示すオペアンプは、Ｐ型のＭＯＳトランジスタＱ１０１，Ｑ１０２，Ｑ１０７，Ｑ１０８と、Ｎ型のＭＯＳトランジスタＱ１０３，Ｑ１０４，Ｑ１０５，Ｑ１０６と、定電流源１１１と、抵抗Ｒｃと、キャパシタＣｃを有する。ＭＯＳトランジスタＱ１０１，Ｑ１０２は、対をなすゲートにおいて差動電圧（ＶＩＮ＋，ＶＩＮ−）を入力する。定電流源１１１は、ＭＯＳトランジスタＱ１０１，Ｑ１０２の共通接続されたソースに電源ライン（ＶＤＤ）から一定の電流を流す。ＭＯＳトランジスタＱ１０１のドレインとグランド（ＶＳＳ）の間にＭＯＳトランジスタＱ１０３が設けられ、ＭＯＳトランジスタＱ１０２のドレインとグランド（ＶＳＳ）の間にＭＯＳトランジスタＱ１０５が設けられる。ＭＯＳトランジスタＱ１０４のゲートはＭＯＳトランジスタＱ１０３のゲートとドレインに接続され、そのソースはグランド（ＶＳＳ）に接続され、そのドレインはＭＯＳトランジスタＱ１０７を介して電源ライン（ＶＤＤ）に接続される。ＭＯＳトランジスタＱ１０６のゲートはＭＯＳトランジスタＱ１０５のゲートとドレインに接続され、そのソースはグランド（ＶＳＳ）に接続され、そのドレインはＭＯＳトランジスタＱ１０８を介して電源ライン（ＶＤＤ)に接続される。ＭＯＳトランジスタＱ１０７のゲートは、ＭＯＳトランジスタＱ１０８のゲートとドレインに接続される。抵抗ＲｃとキャパシタＣｃは、ＭＯＳトランジスタＱ１０４及びＱ１０７のドレインとＭＯＳトランジスタＱ１０２のドレインとの間に直列に接続される。ＭＯＳトランジスタＱ１０４及びＱ１０７のドレインが、負荷に接続される出力（ＯＵＴ）となっている。
【０００９】
ＭＯＳトランジスタＱ１０１，Ｑ１０２には、差動電圧（ＶＩＮ＋，ＶＩＮ−）に応じた差を持つ電流が流れる。ＭＯＳトランジスタＱ１０３とＱ１０４はカレントミラー回路を構成しているため、ＭＯＳトランジスタＱ１０４には、ＭＯＳトランジスタＱ１０１の電流に応じた電流が流れようとする。他方、ＭＯＳトランジスタＱ１０５とＱ１０６、ＭＯＳトランジスタＱ１０７とＱ１０８もそれぞれカレントミラー回路を構成しているため、ＭＯＳトランジスタＱ１０７には、ＭＯＳトランジスタＱ１０２の電流に応じた電流が流れようとする。出力（ＯＵＴ）に負荷が接続されると、その負荷には、ＭＯＳトランジスタＱ１０１に流れる電流とＭＯＳトランジスタＱ１０２に流れる電流との差に応じた電流、すなわち、差動電圧（ＶＩＮ＋，ＶＩＮ−）に応じた電流が流れる。
【００１０】
図７は、図６に示すオペアンプの伝達関数のゲインと位相の周波数特性を示す図である。図７において、「ｆｐ＿Ｍ」と「ｆｐ＿Ｌ」はそれぞれ伝達関数の極周波数を示す。最も低い極周波数ｆｐ＿Ｍは、位相補償回路（抵抗ＲｃとキャパシタＣｃの直列回路）によって設定される極周波数であり、２番目に低い極周波数ｆｐ＿Ｌは、オペアンプの出力抵抗と負荷容量（図５の例では、ＡＤ変換器１０９の入力容量とキャパシタ１０８の静電容量）に起因する極周波数である。位相補償回路による極周波数ｆｐ＿Ｍは、負荷容量と出力抵抗に起因する極周波数ｆｐ＿Ｌに応じて、十分な位相余裕とゲイン余裕が得られるように設定される。
【００１１】
図７に示す伝達特性を有する従来のオペアンプでは、負荷容量と出力抵抗に起因する極周波数ｆｐ＿Ｌによって周波数帯域の上限が定まるため、更に周波数帯域を高域へ延ばすことが難しいという問題がある。
【００１２】
また、極周波数ｆｐ＿Ｌが低い位置にある場合、位相補償回路の極周波数ｆｐ＿Ｍの設定だけで系の安定性を確保しようとすると、極周波数ｆｐ＿Ｍも低くしなくてはならず、応答が著しく遅くなってしまう。これを避けるため、差動対を構成するＭＯＳトランジスタＱ１０１，Ｑ１０２の相互コンダクタンスｇｍを小さくしてゲインを低下させると、入力雑音が大きくなるという問題が生じる。
【００１３】
本発明はかかる事情に鑑みてなされたものであり、その目的は、容量負荷が接続される場合において高速に動作可能な増幅回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る増幅回路は、差動対を構成する一対の第１トランジスタ及び第２トランジスタを含み、前記差動対に入力される差動信号を増幅する第１増幅段と、前記第１増幅段において増幅された差動信号を更に増幅する第２増幅段と、前記第２増幅段の出力に接続される出力キャパシタとを有しており、伝達関数における最も低い極周波数が、前記第２増幅段の出力抵抗と前記出力キャパシタの静電容量とに起因する極周波数であることを特徴とする。
上記の構成によれば、前記出力抵抗と前記出力キャパシタの静電容量とに起因する極周波数が伝達関数における最も低い極周波数とされる。そのため、出力抵抗と出力キャパシタの静電容量とに起因する極周波数によって周波数帯域の上限が制限されるオペアンプ等と比較して、周波数帯域の上限を制限する極周波数が高くなり、伝達関数における最も低い極周波数を、より高い周波数に置くことが可能になる。
【００１５】
好適に、前記第１増幅段は、前記一対の第１トランジスタ及び第２トランジスタの共通接続ノードと第１電源ラインとの間の電流経路に設けられた定電流源と、前記第１トランジスタと第２電源ラインとの間の電流経路に設けられた第１負荷回路と、前記第２トランジスタと前記第２電源ラインとの間の電流経路に設けられた第２負荷回路とを含んでよい。前記第２増幅段は、前記第１負荷回路に発生する電圧と前記第２負荷回路に発生する電圧との差を増幅してよい。
【００１６】
好適に、前記第１負荷回路と前記第２負荷回路がそれぞれ抵抗素子であってもよい。
これにより、トランジスタ等の能動素子を負荷回路として用いる場合に比べて入力雑音を抑えることができる。
【００１７】
好適に、前記第２増幅段は、第１ノードと前記第２電源ラインとの間の電流経路に設けられ、前記第１負荷回路に発生する電圧に応じて電流を制御する第３トランジスタと、第２ノードと前記第２電源ラインとの間の電流経路に設けられ、前記第２負荷回路に発生する電圧に応じて電流を制御する第４トランジスタと、前記第１ノードと前記第１電源ラインとの間の電流経路に設けられ、第１バイアス電圧に応じた電流が流れる第５トランジスタと、前記第２ノードと前記第１電源ラインとの間の電流経路に設けられ、前記第１バイアス電圧に応じた電流が流れる第６トランジスタと、前記第３トランジスタと前記第１ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第７トランジスタと、前記第４トランジスタと前記第２ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第８トランジスタと、前記第５トランジスタと前記第１ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第９トランジスタと、前記第６トランジスタと前記第２ノードとの間の電流経路に高出力抵抗の電流バッファとして設けられた第１０トランジスタとを含んでよい。前記第１ノード及び前記第２ノードの少なくとも一方に前記出力キャパシタが接続されてよい。
【００１８】
好適に、前記第３トランジスタと前記第７トランジスタとの接続ノードにおける電圧と前記第４トランジスタと前記第８トランジスタとの接続ノードにおける電圧との差を増幅し、当該増幅結果を前記第７トランジスタの制御電圧と前記第８トランジスタの制御電圧との差動電圧として出力する第１差動増幅部を有してよい。
【００１９】
好適に、前記第５トランジスタと前記第９トランジスタとの接続ノードにおける電圧と前記第６トランジスタと前記第１０トランジスタとの接続ノードにおける電圧との差を増幅し、当該増幅結果を前記第９トランジスタの制御電圧と前記第１０トランジスタの制御電圧との差動電圧として出力する第２差動増幅部とを有してよい。
【００２０】
好適に、前記第１トランジスタと前記第１負荷回路との接続ノードにおける電圧と前記第２トランジスタと前記第２負荷回路との接続ノードにおける電圧との中間電圧が所定の電圧に近づくように前記定電流源の電流を制御するコモンモード帰還部を有してよい。
【発明の効果】
【００２１】
本発明によれば、容量負荷が接続される場合において高速に動作可能な増幅回路を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る増幅回路の構成の一例を示す図である。
【図２】本発明の実施形態に係る増幅回路の伝達関数のゲインと位相の周波数特性を示す図である。図２Ａは従来のオペアンプの周波数特性を示し、図２Ｂは本発明の実施形態に係る増幅回路の周波数特性を示す。
【図３】本発明の実施形態に係る増幅回路の一変形例を示す図である。
【図４】本発明の実施形態に係る増幅回路の他の変形例を示す図である。
【図５】容量性センサ素子を用いたセンサ装置の一例を示す図である。図５Ａは、容量性センサ素子の静電容量を電気信号に変換するＣＶ変換回路の一般的な構成を示す。図５Ｂと図５Ｃは、容量性センサ素子の駆動電圧の波形を示す。図５Ｄは、スイッチのオンオフ状態を示す。図５Ｅは、検出信号の波形を示す。
【図６】従来の一般的なオペアンプの構成を示す図である。
【図７】図６に示すオペアンプの伝達関数のゲインと位相の周波数特性を示す図である。
【発明を実施するための形態】
【００２３】
図１は、本発明の実施形態に係る増幅回路の構成の一例を示す図である。
図１に示す増幅回路は、第１増幅段１０と、第２増幅段２０と、コモンモード帰還部３０と、基準電圧発生部４０と、出力キャパシタＣｏと、出力抵抗Ｒｏを有する。
【００２４】
第１増幅段１０は、入力される差動信号（ＶＩＮ+，ＶＩＮ−）を増幅する回路であり、図１の例では、差動対を構成する一対の第１トランジスタＱ１及び第２トランジスタＱ２と、定電流源１１と、抵抗Ｒ１，Ｒ２とを有する。第１トランジスタＱ１及び第２トランジスタＱ２はＰ型のＭＯＳトランジスタである。
【００２５】
第１トランジスタＱ１のゲートには差動信号の一方（入力信号ＶＩＮ＋）が入力され、第２トランジスタＱ２のゲートには差動信号の他方（入力信号ＶＩＮ−）が入力される。
【００２６】
定電流源１１は、第１トランジスタＱ１及び第２トランジスタＱ２の共通接続されたソースと電源電圧ＶＤＤを与える電源ライン（以下、「電源ラインＶＤＤ」と記す場合がある。）との間の電流経路に設けられている。定電流源１１は、電源ラインから差動対（Ｑ１，Ｑ２）へ一定の電流を流す。
【００２７】
抵抗Ｒ１は、第１トランジスタＱ１のドレインとグランド電位ＶＳＳを与える電源ライン（以下、「グランドＶＳＳ」と記す場合がある。）との間の電流経路に設けられる。抵抗Ｒ２は、第２トランジスタＱ２のドレインとグランドＶＳＳとの間の電流経路に設けられる。なお、抵抗Ｒ１は、本発明における第１負荷回路の一例である。抵抗Ｒ２は、本発明における第２負荷回路の一例である。
【００２８】
第２増幅段２０は、第１増幅段１０において増幅された差動信号を更に増幅する回路であり、抵抗Ｒ１において発生する電圧と抵抗Ｒ２において発生する電圧との差を増幅する。図１の例において、第２増幅段２０は、第３トランジスタＱ３と、第４トランジスタＱ４と、第５トランジスタＱ５と、第６トランジスタＱ６と、第７トランジスタＱ７と、第８トランジスタＱ８と、第９トランジスタＱ９と、第１０トランジスタＱ１０と、第１差動増幅部２１と、第２差動増幅部２２とを有する。第３トランジスタＱ３，第４トランジスタＱ４，第７トランジスタＱ７及び第８トランジスタＱ８はＮ型のＭＯＳトランジスタであり、第５トランジスタＱ５，第６トランジスタＱ６，第９トランジスタＱ９及び第１０トランジスタＱ１０はＰ型のＭＯＳトランジスタである。
【００２９】
第３トランジスタＱ３は、第１ノードＮ１とグランドＶＳＳとの間の電流経路に設けられており、抵抗Ｒ１に発生する電圧に応じて電流を制御する。第３トランジスタＱ３のソースはグランドＶＳＳに接続され、そのドレインは第７トランジスタＱ７を介して第１ノードＮ１に接続され、そのゲートは第１トランジスタＱ１のドレイン（第７ノードＮ７）に接続される。
【００３０】
第４トランジスタＱ４は、第２ノードＮ２とグランドＶＳＳとの間の電流経路に設けられており、抵抗Ｒ２に発生する電圧に応じて電流を制御する。第４トランジスタＱ４のソースはグランドＶＳＳに接続され、そのドレインは第８トランジスタＱ８を介して第２ノードＮ２に接続され、そのゲートは第２トランジスタＱ２のドレイン（第８ノードＮ８）に接続される。
【００３１】
第５トランジスタＱ５は、第１ノードＮ１と電源ラインＶＤＤとの間の電流経路に設けられており、第１バイアス電圧Ｖｂ１に応じた電流が流れる。第５トランジスタＱ５のソースは電源ラインＶＤＤに接続され、そのドレインは第９トランジスタＱ９を介して第１ノードＮ１に接続され、そのゲートには第１バイアス電圧Ｖｂ１が入力される。
【００３２】
第６トランジスタＱ６は、第２ノードＮ２と電源ラインＶＤＤとの間の電流経路に設けられており、第１バイアス電圧Ｖｂ１に応じた電流が流れる。第６トランジスタＱ６のソースは電源ラインＶＤＤに接続され、そのドレインは第１０トランジスタＱ１０を介して第２ノードＮ２に接続され、そのゲートには第１バイアス電圧Ｖｂ１が入力される。
【００３３】
第５トランジスタＱ５及び第６トランジスタＱ６のゲートには、共通の第１バイアス電圧Ｖｂ１として、第２ノードＮ２の電圧が印加される。第５トランジスタＱ５及び第６トランジスタＱ６は、第６トランジスタＱ６の電流に応じた電流が第５トランジスタＱ５に流れるように動作するカレントミラー回路を構成する。
【００３４】
第７トランジスタＱ７は、第３トランジスタＱ３と第１ノードＮ１との間の電流経路に高出力抵抗の電流バッファとして設けられている。第７トランジスタＱ７と第３トランジスタＱ３はカスコード回路を構成しており、第１ノードＮ１からみた第７トランジスタＱ７のドレインの出力抵抗は非常に大きな値となっている。
【００３５】
第８トランジスタＱ８は、第４トランジスタＱ４と第２ノードＮ２との間の電流経路に高出力抵抗の電流バッファとして設けられている。第８トランジスタＱ８と第４トランジスタＱ４はカスコード回路を構成しており、第２ノードＮ２からみた第８トランジスタＱ８のドレインの出力抵抗は非常に大きな値となっている。
【００３６】
第９トランジスタＱ９は、第５トランジスタＱ５と第１ノードＮ１との間の電流経路に高出力抵抗の電流バッファとして設けられている。第９トランジスタＱ９と第５トランジスタＱ５はカスコード回路を構成しており、第１ノードＮ１からみた第９トランジスタＱ９のドレインの出力抵抗は非常に大きな値となっている。
【００３７】
第１０トランジスタＱ１０は、第６トランジスタＱ６と第２ノードＮ２との間の電流経路に高出力抵抗の電流バッファとして設けられている。第１０トランジスタＱ１０と第６トランジスタＱ６はカスコード回路を構成しており、第２ノードＮ２からみた第１０トランジスタＱ１０のドレインの出力抵抗は非常に大きな値となっている。
【００３８】
第１差動増幅部２１は、第３トランジスタＱ３と第７トランジスタＱ７との接続ノード（第３ノードＮ３）における電圧と、第４トランジスタＱ４と第８トランジスタＱ８との接続ノード（第４ノードＮ４）における電圧との差を増幅する。第１差動増幅部２１は、この電圧差の増幅結果を、第７トランジスタＱ７の制御電圧（ゲート電圧）と第８トランジスタＱ８の制御電圧（ゲート電圧）との差動電圧として出力する。すなわち、第１差動増幅部２１は、第３ノードＮ３と第４ノードＮ４の電圧差が小さくなるように第７トランジスタＱ７と第８トランジスタＱ８のゲート電圧の差を調節する。
【００３９】
第２差動増幅部２２は、第５トランジスタＱ５と第９トランジスタＱ９との接続ノード（第５ノードＮ５）における電圧と、第６トランジスタＱ６と第１０トランジスタＱ１０との接続ノード（第６ノードＮ６）における電圧との差を増幅する。第２差動増幅部２２は、この電圧差の増幅結果を、第９トランジスタＱ９の制御電圧（ゲート電圧）と第１０トランジスタＱ１０の制御電圧（ゲート電圧）との差動電圧として出力する。すなわち、第２差動増幅部２２は、第５ノードＮ５と第６ノードＮ６の電圧差が小さくなるように第９トランジスタＱ９と第１０トランジスタＱ１０のゲート電圧の差を調節する。
【００４０】
出力キャパシタＣｏと出力抵抗Ｒｏは、差動信号（ＶＩＮ+，ＶＩＮ−）の増幅結果が出力される第１ノードＮ１（ＯＵＴ）とグランドＶＳＳとの間に直列に接続される。
【００４１】
コモンモード帰還部３０は、第１トランジスタＱ１と抵抗Ｒ１との接続ノード（第７ノードＮ７）における電圧と、第２トランジスタＱ２と抵抗Ｒ２との接続ノード（第８ノードＮ８）における電圧との中間電圧が基準電圧Ｖｒｅｆに近づくように定電流源１１を制御する。
【００４２】
図１の例において、コモンモード帰還部３０は、抵抗Ｒｃ１及び抵抗Ｒｃ２と差動増幅部３１を有する。抵抗Ｒｃ１及び抵抗Ｒｃ２は、第７ノードＮ７と第８ノードＮ８との間に直列に接続される。差動増幅部３１は、この抵抗Ｒｃ１及び抵抗Ｒｃ２の共通接続ノードにおける電圧と基準電圧Ｖｒｅｆとの差を増幅し、その増幅結果を定電流源１１に出力する。抵抗Ｒｃ１と抵抗Ｒｃ２はほぼ等しい抵抗値を有するため、抵抗Ｒｃ１と抵抗Ｒｃ２の共通接続ノードにおける電圧は、第７ノードＮ７における電圧と第８ノードＮ８における電圧とのほぼ中間の電圧となる。定電流源１１の電流は、この中間電圧が基準電圧Ｖｒｅｆとほぼ等しくなるように、差動増幅部３１の出力信号に応じて制御される。
【００４３】
基準電圧発生部４０は、コモンモード帰還部３０に入力する基準電圧Ｖｒｅｆを発生する回路であり、図１の例では、Ｐ型のＭＯＳトランジスタＱ１５と定電流源４１を有する。ＭＯＳトランジスタＱ１５のソースは電源ラインＶＤＤに接続され、そのゲートとドレインは定電流源４１に接続される。定電流源４１は、ＭＯＳトランジスタＱ１５のドレインからグランドＶＳＳに一定の電流を流す。ＭＯＳトランジスタＱ１５のゲートに発生する電圧が、基準電圧Ｖｒｅｆとしてコモンモード帰還部３０に供給される。
【００４４】
ここで、上述した構成を有する図１に示す増幅回路の動作を説明する。
【００４５】
入力信号ＶＩＮ＋の電圧が入力信号ＶＩＮ−の電圧に比べて高くなると、第１トランジスタＱ１の電流が第２トランジスタＱ２の電流に対して小さくなり、抵抗Ｒ１の電圧が抵抗Ｒ２の電圧に対して低くなる。これにより、第３トランジスタＱ３の電流は第４トランジスタＱ４の電流に対して小さくなる。第５トランジスタＱ５と第６トランジスタＱ６はカレントミラー回路を構成しており、第５トランジスタＱ５は第４トランジスタＱ４と同じ電流を流そうとするため、第３トランジスタＱ３の電流は第５トランジスタＱ５の電流に対して小さくなる。従って、第１ノードＮ１（ＯＵＴ）に接続された出力キャパシタＣｏと出力抵抗Ｒｏには、電源ラインＶＤＤから吐き出す方向に電流が流れ、第１ノードＮ１（ＯＵＴ）の電圧が上昇する。入力信号ＶＩＮ＋が入力信号ＶＩＮ−に対して上昇するほど、第３トランジスタＱ３の電流が第５トランジスタＱ５の電流に対して減少するため、第１ノードＮ１（ＯＵＴ）において吐き出される電流が大きくなる。
他方、入力信号ＶＩＮ＋の電圧が入力信号ＶＩＮ−の電圧に比べて低くなる場合は、上記と逆の動作により、第３トランジスタＱ３の電流が第５トランジスタＱ５の電流に対して大きくなるため、第１ノードＮ１（ＯＵＴ）にはグランドＶＳＳへ引き込む方向に電流が流れ、第１ノードＮ１（ＯＵＴ）の電圧は低下する。入力信号ＶＩＮ＋が入力信号ＶＩＮ−に対して低下するほど、第３トランジスタＱ３の電流が第５トランジスタＱ５の電流に対して増大するため、第１ノードＮ１（ＯＵＴ）において引き込まれる電流が大きくなる。
以上の動作により、差動信号（ＶＩＮ＋，ＶＩＮ−）を増幅した結果が第１ノードＮ１（ＯＵＴ）から電流として出力される。
【００４６】
以上の差動増幅動作において、第２増幅段２０の第７トランジスタＱ７，第８トランジスタＱ８，第９トランジスタＱ９，第１０トランジスタＱ１０は、それぞれカスコード回路の電流バッファ（ゲート接地回路）として働く。そのため、これらを設けない場合に比べて、第１ノードＮ１（ＯＵＴ）の出力抵抗は非常に大きくなる。
【００４７】
また、第１差動増幅部２１によって、第３ノードＮ３と第４ノードＮ４の電圧差が小さくなるように第７トランジスタＱ７と第８トランジスタＱ８のゲート電圧の差が調節されるため、第３トランジスタＱ３と第４トランジスタＱ４を差動電流の電流源としてみた場合、差動電流の大きさに関わらず第３ノードＮ３と第４ノードＮ４の電圧差が一定となり、見掛け上の出力抵抗が更に高くなる。
他方、第２差動増幅部２２によって、第５ノードＮ５と第６ノードＮ６の電圧差が小さくなるように第９トランジスタＱ９と第１０トランジスタＱ１０のゲート電圧の差が調節されることから、第５トランジスタＱ５と第６トランジスタＱ６の互いのゲート電圧がほぼ等しくなるとともに互いのドレイン電圧もほぼ等しくなり、第５トランジスタＱ５と第６トランジスタＱ６との電流差は非常に小さくなる。従って、第５トランジスタＱ５と第６トランジスタＱ６を差動電流の電流源としてみた場合、差動電流がゼロに保たれることになるため、見掛け上の出力抵抗が非常に高くなる。
従って、第１差動増幅部２１，第２差動増幅部２２を設けることにより、第１ノードＮ１（ＯＵＴ）の出力抵抗は更に大きくなる。
【００４８】
図２は、本実施形態に係る増幅回路の伝達関数のゲインと位相の周波数特性を示す図である。図２Ａは従来のオペアンプの周波数特性を示し、図２Ｂは本実施形態に係る増幅回路の周波数特性を示す。
上述したように、図１に示す増幅回路では第２増幅段２０の出力抵抗が極めて大きいため、第２増幅段２０の出力抵抗と出力容量（キャパシタＣｃ）に起因する極周波数ｆｐ＿Ｌは、図２Ａと図２Ｂにおいて比較して示すように、従来のオペアンプ（図５）に比べて低い周波数に移動する。図１に示す増幅回路では、従来のオペアンプ（図５）のような位相補償回路（キャパシタＣｃ，抵抗Ｒｃ）による極周波数ｆｐ＿Ｍが存在せず、極周波数ｆｐ＿Ｌが伝達関数における最も低い極周波数となっている。２番目に低い極周波数ｆｐ＿Ｆは、第１増幅段１０の出力抵抗（Ｒ１，Ｒ２）と第２増幅段２０の入力容量（Ｑ３，Ｑ４のゲート容量等）に起因する極周波数である。
【００４９】
伝達関数における最も低い極周波数について比較すると、本実施形態に係る増幅回路の極周波数ｆｐ＿Ｌ（図２Ｂ）は、従来のオペアンプの極周波数ｆｐ＿Ｍ（図２Ａ）に比べて高い周波数になっている。そのため、本実施形態に係る増幅回路は、従来のオペアンプに比べて高い周波数で動作する。
【００５０】
以上説明したように、本実施形態に係る増幅回路では、第２増幅段２０が非常に大きい出力抵抗を有しており、この出力抵抗と出力容量（キャパシタＣｏ）に起因する極周波数ｆｐ＿Ｌが、伝達関数における最も低い極周波数となっている。すなわち、極周波数ｆｐ＿Ｌによるゲインの低下を他の極周波数（ｆｐ＿Ｆ等）よりも十分低い周波数から生じさせることによって、従来のオペアンプ（図５）のように、極周波数ｆｐ＿Ｌのための位相補償回路（キャパシタＣｃ，抵抗Ｒｃ）を設けることなく、十分なゲイン余裕や位相余裕を得ている。これにより、出力抵抗と出力容量（キャパシタＣｏ）に起因する極周波数ｆｐ＿Ｌによって周波数帯域の上限が制限されていた従来のオペアンプと比較して、周波数帯域の上限を制限する極周波数（ｆｐ＿Ｆ等）が高くなるため、伝達関数における最も低い極周波数を、より高い周波数に置くことが可能になる。従って、容量負荷が接続される場合において従来のオペアンプよりも高速な動作が可能となる。
【００５１】
また、本実施形態に係る増幅回路によれば、周波数帯域の上限を制限する極周波数（ｆｐ＿Ｆ等）が高くなるため、第１増幅段１０の差動対を構成する第１トランジスタＱ１，第２トランジスタＱ２の相互コンダクタンスｇｍを大きくしても、十分なゲイン余裕や位相余裕を得ることができる。これにより、第１増幅段１０の第１トランジスタＱ１，第２トランジスタＱ２に起因する入力雑音を低減することができる。
【００５２】
更に、本実施形態に係る増幅回路では、第１増幅段１０の差動対（Ｑ１，Ｑ２）の負荷として抵抗Ｒ１，Ｒ２を設けているため、トランジスタ等の能動素子を負荷として用いる場合に比べて、入力雑音を小さくすることができる。
【００５３】
また、本実施形態に係る増幅回路によれば、コモンモード帰還部３０によって差動対（Ｑ１，Ｑ２）のドレインのコモンモード電圧が基準電圧Ｖｒｅｆに近づくように定電流源１１の電流が制御されるため、電源電圧ＶＤＤの変動や温度の変化による差動対（Ｑ１，Ｑ２）のバイアス電流の変動を抑制して、電源変動の除去性能やオフセット電圧の温度特性等を向上できる。
【００５４】
なお、本発明は上述した実施形態に限定されるものではなく、種々のバリエーションを含んでいる。
【００５５】
例えば、上述した実施形態では差動信号（ＶＩＮ＋，ＶＩＮ−）の増幅結果としてグランド電位ＶＳＳを基準とする単一の信号を出力する例を示しているが、本発明はこれに限定されない。本発明の他の実施形態では、例えば図３において示すように、差動信号（ＶＩＮ＋，ＶＩＮ−）の増幅結果として差動信号を出力してもよい。図４の例では、第５トランジスタＱ５及び第６トランジスタＱ６のゲートの第１バイアス電圧Ｖｂ１が、図示しないバイアス電圧生成回路によって生成される。増幅結果の差動信号は、第１ノードＮ１と第２ノードＮ２の両端から出力される。出力キャパシタＣｃと出力抵抗Ｒｃは、図３において示すように第１ノードＮ１と第２ノードＮ２との間に接続してもよいし、これらのノードと電源ラインＶＤＤ，グランドＶＳＳとの間に接続してもよい。
【００５６】
上述した実施形態では第１負荷回路，第２負荷回路として抵抗素子（Ｒ１，Ｒ２）が用いられているが、本発明はこれに限定されない。本発明の他の実施形態では、例えば図４において示すように、第１負荷回路，第２負荷回路としてトランジスタを用いてもよい。図４の例では、抵抗Ｒ１の代わりにダイオード接続されたＮ型ＭＯＳトランジスタＱ１１が設けられ、抵抗Ｒ２の代わりにダイオード接続されたＮ型ＭＯＳトランジスタＱ１２が設けられている。
【００５７】
上述した実施形態では、コモンモード帰還部３０の例として直流電圧により動作する回路を挙げているが、本発明はこれに限定されない。本発明の他の実施形態では、スイッチトキャパシタを用いてコモンモード電圧を制御する回路を設けてもよい。
【符号の説明】
【００５８】
１０…第１増幅段、１１…定電流源、２０…第２増幅段２０、２１…第１差動増幅部、２２…第２差動増幅部、３０…コモンモード帰還部、４０…基準電圧発生部、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ、Ｑ３…第３トランジスタ、Ｑ４…第４トランジスタ、Ｑ５…第５トランジスタ、Ｑ６…第６トランジスタ、Ｑ７…第７トランジスタ、Ｑ８…第８トランジスタ、Ｑ９…第９トランジスタ、Ｑ１０…第１０トランジスタ、Ｒ１，Ｒ２…抵抗、Ｃｃ…出力キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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