(57)【要約】【課題】ダブルゲート駆動は、垂直ブランキング期間に画素プリチャージ用のゲート選択パルスを出力している。垂直ブランキング期間は、表示装置のホスト回路によってランダムにばらつく。垂直ブランキング期間の乱れにより、プリチャージ用ゲート選択パルスが所定タイミング通り出力できなくなることがある。【解決手段】表示装置は、マトリックス状に配置された複数の画素を有する画素アレイと、表示データに応じた階調電圧を画素へ供給するソースドライバと、階調電圧を供給すべき画素を行単位で選択するためのゲート信号を画素へ供給するゲートドライバと、ソースドライバおよびゲートドライバを制御する表示制御回路と、を備える。ゲートドライバは、有効表示走査期間中に最初のラインの画素のプリチャージ用ゲート選択パルスを出力する。【選択図】図１
2015018064.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の画素を有する画素アレイと、
表示データに応じた階調電圧を前記画素へ供給するソースドライバと、
前記階調電圧を供給すべき前記画素を行単位で選択するためのゲート信号を前記画素へ供給するゲートドライバと、
前記ソースドライバおよび前記ゲートドライバを制御する表示制御回路と、
を備え、
前記ゲートドライバは、有効表示走査期間中に最初のラインの画素のプリチャージ用ゲート選択パルスを出力する表示装置。
【請求項２】
請求項１の表示装置において、
前記表示制御回路は、一水平走査期間にプリチャージ用ゲート選択パルスを送るため、複数個のクロックを前記ゲートドライバに出力する。
【請求項３】
請求項１の表示装置において、
前記表示制御回路は、有効表示期間に前記ゲートドライバから出力するプリチャージ用ゲート選択パルスの期間を長くするため、映像データを遅延して前記ソースドライバに送る。
【請求項４】
請求項１の表示装置において、
前記表示制御回路は、プリチャージ用ゲート選択パルスを出力する期間に黒ラスタ表示データ以外のダミー映像データを出力する。
【請求項５】
請求項１の表示装置において、
前記表示制御回路は、表示装置の交流化周期に合わせて、プリチャージ用ゲート選択パルスの出力パルス個数を可変する。
【請求項６】
請求項１の表示装置において、
前記ゲートドライバは、前記プリチャージ用ゲート選択パルスを出力した同じラインの画素の本書込み用ゲート選択パルスを出力する。
【請求項７】
請求項６の表示装置において、
前記本書込み用ゲート選択パルスは、前記プリチャージ用ゲート選択パルスを出力した水平走査期間の次の水平走査期間に出力される。
【請求項８】
マトリックス状に配置された複数の画素を有する画素アレイと、第１のドライバと、
第２のドライバと、表示制御回路と、を備え、
複数の前記画素はそれぞれ薄膜トランジスタを有し、
前記第１のドライバは表示データに応じた階調電圧を前記画素へ供給し、
前記第２のドライバは前記階調電圧を供給すべき前記画素を行単位で選択するためのゲート信号を前記画素へ供給し、
前記表示制御回路は前記第１のドライバおよび前記第２のドライバを制御し、
前記第２のドライバは、有効表示走査期間中に最初のラインの画素に第１のゲート選択パルスを出力し、
前記第２のドライバは、前記第１のゲート選択パルスを出力した同じラインの画素に第２のゲート選択パルスを出力し、
前記第２のゲート選択パルスは、前記第１のゲート選択パルスを出力した水平走査期間の次の水平走査期間に出力される、
表示装置。
【請求項９】
請求項８の表示装置において、
前記表示制御回路は、一水平走査期間にプリチャージ用ゲート選択パルスを送るため、複数個のクロックを前記第２のドライバに出力する。
【請求項１０】
請求項８の表示装置において、
前記表示制御回路は、有効表示期間に前記第２のドライバから出力するプリチャージ用ゲート選択パルスの期間を長くするため、映像データを遅延して前記第１のドライバに送る。
【請求項１１】
請求項８の表示装置において、
前記表示制御回路は、プリチャージ用ゲート選択パルスを出力する期間に黒ラスタ表示データ以外のダミー映像データを出力する。
【請求項１２】
請求項８の表示装置において、
前記表示制御回路は、表示装置の交流化周期に合わせて、プリチャージ用ゲート選択パルスの出力パルス個数を可変する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示装置に関し、例えばダブルゲート駆動を行う表示装置に適用可能である。
【背景技術】
【０００２】
コンピュータやその他の情報機器の高精細度カラーモニター、あるいはテレビ受像機の表示デバイスとして、所謂フラットパネル型の表示装置が広く用いられている。この種のフラットパネル型表示装置としては、典型的には液晶表示装置があり、また近年は有機材料を発光素子とした有機ＥＬ表示装置やプラズマ表示装置などが実用化される段階にある。
【０００３】
ここでは、現在広く用いられているアクティブマトリクス型の液晶表示装置を例として、その概略構成を説明する。液晶表示装置は、基本的には少なくとも一方が透明なガラス等からなる二枚の（一対の）基板の間に液晶層を挟持した所謂液晶パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して（書込みをして）所定画素の点灯と消灯を行うもので、コントラスト性能、高速表示性能に優れている。
【０００４】
液晶表示装置の大型化と解像度が向上することに伴って画素の許容充電時間が急激に減少し、書込み電圧不足が発生する。減少した充電時間を補償し、書込みを改善する手法として、画素書込み前に予備電圧を画素（薄膜トランジスタ）のゲートに印加後、本書込みを行うダブルゲート駆動が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２７９７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１においては、ダブルゲート駆動は、垂直ブランキング期間に画素プリチャージ用のゲート選択パルスを出力している。垂直ブランキング期間は、表示装置のホスト回路によってランダムにばらつく。垂直ブランキング期間の乱れにより、プリチャージ用ゲート選択パルスが所定タイミング通り出力できなくなることがある。
【０００７】
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置は、プリチャージ用ゲート選択パルスを有効表示期間の第一ライン期間に出力を開始する。
【発明の効果】
【０００９】
上記表示装置によれば、垂直ブランキング期間のタイミング変動は関係なくなる。
【図面の簡単な説明】
【００１０】
【図１】第一実施例である２ライン反転駆動におけるダブルゲート駆動のタイミング図である。
【図２】第二実施例である１ライン反転駆動におけるダブルゲート駆動のタイミング図である。
【図３】第三実施例である２ライン反転駆動におけるダブルゲート駆動のタイミング図である。
【図４】第四実施例である１ライン反転駆動におけるダブルゲート駆動のタイミング図である。
【図５】第五実施例である１ライン反転駆動におけるトリプルゲート駆動のタイミング図である。
【図６】第一実施例に係る表示制御回路のブロック図である。
【図７】液晶表示装置の駆動システムの概要を説明するブロック図である。
【図８】表示制御回路、ゲートドライバ部、ソースドライバ部の信号線の接続関係を示す図である。
【図９】液晶表示パネルの構成を示す図である。
【図１０】２ライン反転駆動における、ゲートドライバ部およびソースドライバ部の出力波形と、画素の薄膜トランジスタに書込む電圧を表した図である。
【図１１】ダブルゲート駆動による画素書込みタイミング波形を表した図である。
【図１２】比較例に係るダブルゲート駆動によるドライバ制御のタイミング波形を表した図である。
【図１３】比較例に係るダブルゲート駆動において、垂直ブランキング期間が変動した場合のタイミング波形を表した図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。アクティブマトリクス型の液晶表示装置について説明するが、これに限定されるものではなく、他のアクティブマトリクス型の表示装置（例えば、有機ＥＬ表示装置）にも適用できることはいうまでもない。
【００１２】
図７は、液晶表示装置の駆動システムの概要を説明するブロック図である。液晶表示装置１は液晶表示パネル２１、ゲートドライバ部２２、ソースドライバ部２３、表示制御回路２４、電源回路２５で構成される。ゲートドライバ部２２、ソースドライバ部２３は液晶表示パネル２１の周辺部に設置される。ゲートドライバ部２２は液晶表示パネル２１の一辺に配置された複数のゲートドライバＩＣからなり、ソースドライバ部２３は液晶表示パネル２１の他の辺に配置された複数のソースドライバＩＣから構成され、液晶表示パネル２１の基板上に配置（ＣＯＧ：Chip on Glass実装）されたり、フレキシブルプリント基板上に配置（ＣＯＦ：Chip on Film実装）される。ＣＯＦ実装形態の場合、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）により電子装置を備えるプリント基板（ＰＣＢ）と接続される。表示制御回路２４は、図示していないパソコンやテレビ受信回路等の表示信号源（ホスト回路）から入力する表示信号（ＩＮ）をデータの交流化や液晶パネルの表示に適したタイミング調整を行い、表示形式の表示データに変換して同期信号（クロック信号）と共にゲートドライバ部２２、ソースドライバ部２３に与える。ゲートドライバ部２２とソースドライバ部２３は、表示制御回路２４の制御の基にゲート線にゲート信号を供給し、またソース線に表示データを供給して映像を表示する。電源回路２５は電源（ＰＯＷＥＲ）から液晶表示装置１に要する各種の電圧を生成する。
【００１３】
図８は、表示制御回路、ゲートドライバ部、ソースドライバ部の信号線の接続関係を示す図である。表示制御回路２４にデータイネーブル信号（ＤＥ）が信号線３１を介して、映像データ（ＤＡＴＡ）が信号線３２を介して入力される。表示制御回路２４から信号線３３を介してゲートクロック信号（ＣＰＶ）が、信号線３４を介してゲート選択イネーブル信号（ＳＴＶ）が、ゲートドライバ部２２に伝送される。また、表示制御回路２４から信号線３５を介して映像データ（ＤＡＴＡＩＮ）が、信号３６を介して液晶交流器周期を決める信号（Ｍ）が、ソースドライバ部２３に伝送される。ゲートドライバ部２２はゲート線Ｇｊにゲート選択電圧（G（Ｌｊ））を出力する。ソースドライバ部２３はドレイン線Dｉに電圧（Ｄ（ｉ））を出力する。
【００１４】
図９は液晶表示パネルの構成を示す図である。液晶表示パネル２１は、マトリックス状に配置された複数の画素を有する画素アレイを有する。液晶表示パネル２１において、列方向に配置された各画素の薄膜トランジスタＴＦＴのドレイン電極はそれぞれドレイン線Ｄ（ＤＲｉ、ＤＧｉ、ＤＢｉ等）に接続され、各ドレイン線Ｄは列方向に配置された画素の表示データの電圧を印加するソースドライバ部２３に接続される。また、行方向に配置された各画素における薄膜トランジスタＴＦＴのゲート電極は、それぞれゲート線Ｇ（Ｇ０、Ｇ１、…Ｇｊ、Ｇｊ＋１）に接続され、各ゲート線Ｇは１水平走査時間、薄膜トランジスタＴＦＴのゲートに走査駆動電圧（正または負のバイアス電圧）を供給するゲートドライバ部２２に接続される。液晶表示パネル２１に絵を表示する際、ゲートドライバ部２２は、ゲート線（Ｇ０、Ｇ１、…Ｇｊ、Ｇｊ＋１）を上から下に向かって（Ｇ０→Ｇ１…の順番で）選択し、一方で、あるゲート線の選択期間中にソースドライバ部２３は、表示データの信号レベルに従って、ドレイン線Ｄ（ＤＲｉ、ＤＧｉ、ＤＢｉ等）に電圧を印加し、その電圧が画素に印加する電圧となる。
【００１５】
ここでは、各画素に供給される表示信号が増大するほど高い輝度を示す所謂ノーマリ黒表示モード（Normally  Black-displaying  Mode）で動作することを前提とする。ドレイン線Ｄに印加された電圧は、画素の薄膜トランジスタＴＦＴを経由して画素電極ＩＴＯ１に印加され、最終的に容量Ｃｓｔｇ，Ｃｌｃに電荷がチャージされ、液晶をコントロールする。容量Ｃｓｔｇの他方の電極は共通電極（コモン電極）ＣＥであり、コモン電圧（ＶＣＯＭ）が印加される。ドレイン線Ｄに印加する液晶駆動電圧は、コモン電極ＣＥに印加される一定のコモン電圧（ＶＣＯＭ）に対して、高い電圧(正極性)または低い電圧(負極性)となる様に出力される。その極性は、１画素及び１ライン（１Ｈ）毎に反転され、さらに各ライン毎の極性がフレーム毎に反転される。図９において、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素に対応する画素電極（ソース電極）に、それぞれＲ、Ｇ、Ｂと表記されている。
【００１６】
図１０は、２ライン反転駆動における、ゲートドライバ部およびソースドライバ部の出力波形と、画素の薄膜トランジスタに書込む電圧を表した図である。図１０（ａ）は近端波形を、図１０（ｂ）は遠端波形を示している。信号Ｍは液晶交流器周期を決めるソースドライバの制御信号である。ｎライン目にゲートドライバ部２２から出力するゲート線Ｇｎのゲート選択電圧をＧ（ｎ）、ｎ＋１ライン目のゲート線Ｇｎ＋１のゲート選択電圧をＧ（ｎ＋１）とし、あるドレイン線Ｄｘのソースドライバの出力電圧をＤ（ｘ）と表す。例えば中間調ラスタの映像を表示した場合、図１０（ａ）に示すように、ソースドライバ部２３から近端の画素において、ソースドライバの出力電圧Ｄ（ｘ）に波形なまりがないため、ｎライン目の画素の薄膜トランジスタ（単に、画素ともいう。）ＴＦＴの書込み電圧であるＶｓ（ｎ）とｎ＋１ライン目の画素ＴＦＴの書込み電圧であるＶｓ（ｎ＋１）がほぼ等しくなる（Ｖｓ（ｎ）≒Ｖｓ（ｎ＋１））。なお、画素ＴＦＴの書込み電圧とは画素ＴＦＴのソース電極に書き込まれた電圧のことである。ここで、ｎライン目はｎ＋１ライン目よりもソースドライバ部２３から遠方にある。一方、図１０（ｂ）に示すように、ソースドライバ２３から遠端位置に配置した画素ＴＦＴにおいては、ドレイン線Ｄｘの配線負荷の影響でｍライン目の駆動時ソースドライバ出力電圧であるＤ（ｘ）に波形なまりが生じるため、ｍラインの画素ＴＦＴの書込み電圧であるＶｓ（ｍ）よりｍ＋１ライン目の書込み電圧であるＶｓ（ｍ＋１）が大きくなる（Ｖｓ（ｍ）＜Ｖｓ（ｍ＋１））。ここで、ｍ＜ｎの関係にある。また、ｍライン目はｍ＋１ライン目よりもソースドライバ部２３から遠方にある。Ｖｓ（ｍ）とＶｓ（ｍ＋１）の書込み電位差、即ち未書込み電圧が表示の輝度差として目視で認識され、画面にスジ状のノイズが発生し、画質劣化が起こる。
【００１７】
＜ダブルゲート駆動の原理＞
図１１は、ダブルゲート駆動による画素書込みタイミング波形を表した図である。ｍライン目のゲート線Ｇｍにおけるゲートドライバ部２２の出力電圧をＧ（ｍ）、ｍライン目に配置した画素ＴＦＴの書込み電圧をＶｓ（ｍ）とし、２ライン毎に液晶交流化極性を反転駆動する。ダブルゲート駆動の場合、２回画素ＴＦＴに電圧を印加する。１回目は、プリチャージ期間（ｔｐｒｅ）にダミー映像データに対応するΔＶｐｒｅの電圧を画素ＴＦＴに印加し、その後、２回目の本書込み期間（ｔｗ）に表示映像データに対応するΔＶｓの電圧を印加する。画素電圧は、２段階の書込みで目標電圧に到達するため、１回で書き込むより未書込み電圧が小さくなる。ダブルゲート駆動を用いれば、未書込み電圧が表示の輝度差として目視で認識され、画面にスジ状のノイズ（横スジ）が発生し、画質劣化が起こるという問題を改善することができる。
【００１８】
本開示に先立って検討した技術（以下、「比較例」という。）に係るダブルゲート駆動について、以下説明する。
【００１９】
＜比較例＞
図１２は、比較例に係るダブルゲート駆動によるドライバ制御のタイミング波形を表した図である。最終ラインの有効映像データ（ＤＡＴＡＩＮ）（Ｌ１０２４）の水平期間の終わりから先頭ラインのＤＡＴＡＩＮ（Ｌ１）迄のブランキング期間（垂直ブランキング期間）が６水平走査期間（６Ｈ）とする。ここで、１水平期間（１Ｈ）は、先頭ライン以降のＤＥまたはＤＡＴＡＩＮの周期である。例えば、ＤＡＴＡＩＮ（Ｌ１）に対応するＤＥの立ち上がりからＤＡＴＡＩＮ（Ｌ２）に対応するＤＥの立ち上がりまでの期間である。１水平期間には表示期間とブランキング期間（水平ブランキング期間）がある。表示制御回路２４は、最終ラインのゲートクロック信号（ＣＰＶ）（１０２４）から２．５Ｈの間隔（所定間隔）をおいて、ダブルゲート駆動用の４個の予備パルス（プリチャージパルス）となるＣＰＶ（ａ，ｂ，ｃ，ｄ）を出力する。ここで、ブランキング期間（６H）−４個の予備パルス（３．５H）＝ 所定間隔（２．５H）という関係となっている。４個の予備パルス（ａ，ｂ，ｃ，ｄ）それぞれは、ＤＡＴＡＩＮの走査同様に１Ｈ単位で制御される。ゲート選択イネーブル信号（ＳＴＶ）は、予備パルス（ａ）の期間とソースドライバ部２３にＤＡＴＡＩＮ（Ｌ１）を転送した後に出力される。１ライン目の有効表示操作において、１ライン目のゲート線Ｇ１にゲート選択電圧であるＧ（Ｌ１）が、５ライン目のゲート線Ｇ５にゲート選択電圧であるＧ（Ｌ５）が印加される。すなわち、１ライン目の本書込みと５ライン目のプリチャージが行われる。２ライン目の有効表示操作において、２ライン目のゲート線Ｇ２にゲート選択電圧であるＧ（Ｌ２）が、６ライン目のゲート線Ｇ６にゲート選択電圧であるＧ（Ｌ６）が印加される。すなわち、２ライン目の本書込みと６ライン目のプリチャージが行われる。プリチャージと本書込みを３ライン目以降の有効表示操作においても実施する。
【００２０】
表示装置のホスト回路によってＤＥのタイミングがランダムにばらつき、垂直ブランキング期間が変動することがある。以下、垂直ブランキング期間が変動した場合について説明する。
図１３は、比較例ダブルゲート駆動において、垂直ブランキング期間が変動した場合のタイミング波形を表した図である。図１３（ａ）は垂直ブランキング期間が５Ｈの場合、図１３（ｂ）は垂直ブランキング期間が２Ｈの場合を示している。表示制御回路２４は、最終ラインのＣＰＶ（１０２４）から２．５Ｈの間隔（所定間隔）をおいて予備パルスを出力するため、垂直ブランキング期間が本来６Ｈある所が５Ｈに変動した場合、予備パルスは、３個（ＣＰＶ（ａ），ＣＰＶ（ｂ），ＣＰＶ（ｃ））しか出力されない。さらに垂直ブランキング期間が２Ｈになると、図１３（ｂ）に示すように、予備パルスは無くなり、ダブルゲート駆動ができなくなる問題がある。
【００２１】
そこで、実施の形態に係る表示装置は、マトリックス状に配置された複数の画素を有する画素アレイと、表示データに応じた階調電圧を画素へ供給するソースドライバ（第１のドライバ）と、階調電圧を供給すべき画素を行単位で選択するためのゲート信号を画素へ供給するゲートドライバ（第２のドライバ）と、ソースドライバ（第１のドライバ）およびゲートドライバ（第２のドライバ）を制御する表示制御回路と、を備える。ゲートドライバ（第２のドライバ）は、有効表示走査期間中に最初のラインの画素のプリチャージ用ゲート選択パルス（第１のゲート選択パルス）を出力する。ここで、ゲートドライバ（第２のドライバ）は、プリチャージ用ゲート選択パルス（第１のゲート選択パルス）を出力した同じラインの画素に本書込み用ゲート選択パルス（第２のゲート選択パルス）を出力するのが好ましい。
【００２２】
実施の形態に係る表示装置は、有効表示期間にプリチャージ用ゲート選択パルスを出力するため、垂直ブランキング期間のタイミング変動が関係なくなる。すなわち、垂直ブランキング期間のタイミング変動があっても、プリチャージ用ゲート選択パルスを出力することができる。
【００２３】
ダブルゲート駆動が可能になることにより、画素ＴＦＴの未書込み電圧の発生を低減することができる。また、横スジ等の画質を改善することができる。また、ドレイン線の低抵抗化を目的とした膜厚調整が不要となり、薄膜トランジスタ製造工程の負荷を低減することができる。
【実施例１】
【００２４】
第一実施例に係る液晶表示装置は、図７、図８、図９の構成と同じである。ただし、表示制御回路から出力される信号のタイミングが異なる。
【００２５】
図１は第一実施例である２ライン反転駆動におけるダブルゲート駆動のタイミング図である。データイネーブル信号（ＤＥ）は、ハイ（Ｈｉｇｈ）期間が有効映像データ期間、ロー（Ｌｏｗ）期間がブランキング期間である。映像データ（ＤＡＴＡＩＮ）、および液晶パネルの交流化極性を決める信号（Ｍ）は、いずれも表示制御回路２４からソースドライバ部２３に入力する信号である。ソースドライバ部２３に入力したＤＡＴＡＩＮは、ソースドライバ部２３内部のラッチ回路により、１水平走査期間、保持される。ゲートドライバ部２２のゲートクロック信号（ＣＰＶ）、およびゲート選択イネーブル信号（ＳＴＶ）は、ゲートドライバ２２部を制御する信号である。ＳＶＯＵＴは、ソースドライバ部２３からドレイン線Ｄを介して液晶表示パネル２１に印加する電圧タイミングを表している。ゲートドライバ部２２からゲート線Ｇ１〜Ｇ７に印加されるゲート選択電圧であるＧ（Ｌ１）〜Ｇ（Ｌ７）は、ハイ（Ｈｉｇｈ）が選択期間、ロー（Ｌｏｗ）が非選択（画素保持）期間を意味する。Ｇ（Ｌ１）〜Ｇ（Ｌ７）のパルス期間内に記載した＋／−は、選択時の液晶交流化極性を表している。
【００２６】
図１において、液晶パネルの交流化周期は、２水平走査期間毎に反転する２ライン反転駆動を前提とする。交流化極性が＋、＋、−、−、で１周期となるため、プリチャージと本書き込みのゲート選択パルスを二つ出力するには、画素書込み極性を合わせるため、二つのゲート選択パルス出力のタイミング間隔を４パルス（４つの予備パルス）とする必要がある。１ライン目のＤＡＴＡＩＮ（Ｌ１）をソースドライバ部２３に送信する水平走査期間に、ＣＰＶに予備パルス４個（ａ，ｂ，ｃ，ｄ）を出力する。ＣＰＶ（ａ）でＳＴＶをラッチし、その他クロック信号でＳＴＶを次段に転送する。プリチャージ用ゲート選択パルスであるＧ（Ｌ１）〜Ｇ（Ｌ４）により、ソースドライバ部２３から出力する中間調ラスタのダミー映像データ（Ｄｕｍｍｙ）を画素ＴＦＴに書き込む。プリチャージ用ゲート選択パルスで画素ＴＦＴに書き込むデータは黒映像データでもよい。
【００２７】
画素ＴＦＴに表示映像データを書き込むため、ＤＡＴＡＩＮ（Ｌ１）をソースドライバ部２３に転送後、ＳＴＶを再度出力する。ＣＰＶ（１）でＳＴＶをラッチし、ラッチされたＳＴＶ（１）が映像書込み用のゲート選択電圧であるＧ（Ｌ１）を１ライン目のゲート線Ｇ１に、プリチャージ用のゲート選択電圧であるＧ（Ｌ５）を５ライン目のゲート線Ｇ５に出力するタイミングとなる。ＣＰＶ（２）でＳＴＶ（１）をラッチし、ラッチされたＳＴＶ（２）が映像書込み用のゲート選択電圧であるＧ（Ｌ２）を２ライン目のゲート線Ｇ２に、プリチャージ用のゲート選択電圧であるＧ（Ｌ６）を６ライン目のゲート線Ｇ６に出力するタイミングとなる。３ライン目以降のＬ３走査において同様、プリチャージ用と映像書込み用のゲート選択電圧がペアとなって垂直走査を行う。
【００２８】
図６は第一実施例に係る表示制御回路のブロック図である。表示制御回路２４Ｅは、大きく分けて表示映像のタイミングを制御する映像処理回路２４Ａ、ドライバＩＣ（ゲートドライバ部２２およびソースドライバ部２３）の制御信号を生成するタイミング生成回路２４Ｂおよび動作設定レジスタ２４Ｃからなる。
【００２９】
映像処理回路２４Ａは、図示していないホスト回路から送られる映像データのフォーマット（データの並びで、ＲＧＢまたはＢＧＲ等）を整える入力段映像処理回路（Ｒｘ）２４１、映像データを１〜２水平期間遅延させる遅延回路２４２、映像データの選択を行うセレクタ２４３、ドライバＩＣインターフェースの映像フォーマット（例えばｍｉｎｉ−ＬＶＤＳ）に変換処理する出力段映像処理回路（Ｔｘ）２４４で構成される。
【００３０】
タイミング生成回路２４Ｂは、ＤＥ信号から水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）に類似した内部基準信号（ＳＹＮＣ）を生成する基準信号生成回路２４５、ＳＹＮＣを基にドットクロック（ＤＣＬＫ）毎でカウント・アップする水平カウンタおよび水平同期周期でカウント・アップする垂直カウンタ（水平・垂直カウンタ２４６）、水平・垂直カウンタ２５６の値から、ドライバＩＣの各制御信号のパルス幅や周期をデコードするパスル生成回路２４７からなる。
【００３１】
タイミング生成回路２４Ｂでのパルス生成（デコード値）や映像処理回路２４Ａの動作設定は、動作設定レジスタ２４Ｃにあらかじめプリセットした値を参照し動作を決定する。動作設定レジスタ２４Ｃのレジスタ値は、例えば不揮発性メモリ（ＥＥＰＲＯＭ等）に書き込まれたデータを電源起動時にレジスタに読み込み、表示制御回路２４Ｅ内の各回路に値をセットする。
【００３２】
ここで、通常動作時の１水平期間（１Ｈ）のドットクロック数を８００ｄｃｌｋ、ＣＰＶのパルスＨｉｇｈ幅を４００ｄｃｌｋ、ＣＰＶの周期を１Ｈと同じ８００ｄｃｌｋとする。
【００３３】
本実施例において、動作設定レジスタ２４Ｃのレジスタ設定を映像処理回路２４Ａの遅延処理を使用しない、先頭１ライン目のＣＰＶパルス数を４個、それ以降の１Ｈ毎に出力する、と設定する。パルス生成回路２４７は、最初の１ライン目の周期を決めるカウンタのデコード値を０，２００，４００，６００［ｄｅｃ］の４通りとし、ＣＰＶパルス幅を４００ｄｃｌｋから１００ｄｃｌｋ（＝４００ｄｃｌｋ／４）に小さくした値（周期が短くなるため）を、上記４通りのデコード値に加算し、ＣＰＶパルスＨｉｇｈ期間のカウンタのデコード値の１００，３００，５００，７００をセットする。パルス生成回路２４７において、カウンタデコード値０［ｄｅｃ］で“Ｈｉｇｈ”、１００［ｄｅｃ］で“Ｌｏｗ”となり、以後同様にカウンタのデコード毎に“１”，“０”を繰り返しＣＰＶが作られる。
【００３４】
上記回路動作は、その他ドライバ制御信号においても同様な概念に基づき信号が作られる。
【実施例２】
【００３５】
第二実施例に係る液晶表示装置は、実施例１に係る液晶表示装置と同じである。ただし、表示制御回路２４Ｅの動作設定レジスタのレジスタ設定値が異なる。すなわち、表示制御回路２４Ｅから出力される信号のタイミングが異なる。
【００３６】
図２は第二実施例である１ライン反転駆動におけるダブルゲート駆動のタイミング図である。図２において、液晶パネルの交流化周期は、１水平走期間査毎に反転する１ライン反転駆動を前提とする。交流化極性が＋、−、で１周期となるため、ゲート選択パルスを二つ出力するには、画素ＴＦＴの書込み極性を合わせるため、パルス出力のタイミング間隔を２パルスとする必要がある。１ライン目のＤＡＴＡＩＮ（Ｌ１）をソースドライバ部２３に送信する水平走査期間に、ＣＰＶに予備パルスを２個（ａ，ｂ）出力する。ＣＰＶ（ａ）でプリチャージ用ＳＴＶをラッチし、その他クロックでＳＴＶを次段に転送する。プリチャージ用ゲート選択パルスであるＧ（Ｌ１）により、ソースドライバ部２３から出力する中間調ラスタのダミー映像データ（Ｄｕｍｍｙ）を画素ＴＦＴに書き込む。画素ＴＦＴに表示映像データを書き込むため、ＤＡＴＡＩＮ（Ｌ１）をソースドライバ部２３に転送後、ＳＴＶを再度出力する。２度目のＳＴＶの“Ｈｉｇｈ”のタイミングにおいて、映像書込み用のゲート選択電圧であるＧ（Ｌ１）が１ライン目のゲート線Ｇ１に、プリチャージ用のゲート選択電圧であるＧ（Ｌ３）が３ライン目のゲート線Ｇ３に出力するタイミングとなる。映像書込み用のゲート選択電圧であるＧ（Ｌ２）が２ライン目のゲート線Ｇ２に、プリチャージ用のゲート選択電圧であるＧ（Ｌ４）が４ライン目のゲート線Ｇ４に出力するタイミングとなる。３ライン目以降のＬ３走査において同様、プリチャージ用と映像書込み用のゲート選択電圧がペアとなって垂直走査を行う。
【００３７】
本実施例において、動作設定レジスタ２４Ｃのレジスタ設定を映像処理回路２４Ａの遅延処理を使用しない、先頭１ライン目のＣＰＶパルス数を２個、それ以降の１Ｈ毎に出力する、と設定する。パルス生成回路２４７は、最初の１ライン目の周期を決めるカウンタのデコード値を０，４００［ｄｅｃ］の２通りとし、ＣＰＶパルス幅を４００ｄｃｌｋから１００ｄｃｌｋ（＝４００ｄｃｌｋ／４）に小さくした値（周期が短くなるため）を、上記２通りのデコード値に加算し、ＣＰＶパルスＨｉｇｈ期間のカウンタのデコード値の１００，５００をセットする。パルス生成回路２４７において、カウンタデコード値０［ｄｅｃ］で“Ｈｉｇｈ”、１００［ｄｅｃ］で“Ｌｏｗ”となり、以後同様にカウンタのデコード毎に“１”，“０”を繰り返しＣＰＶが作られる。
【実施例３】
【００３８】
第三実施例に係る液晶表示装置は、実施例１に係る液晶表示装置と同じである。ただし、表示制御回路２４Ｅの動作設定レジスタのレジスタ設定値が異なる。すなわち、表示制御回路２４Ｅから出力される信号のタイミングが異なる。
【００３９】
図３は第三実施例である２ライン反転駆動におけるダブルゲート駆動のタイミング図である。図３は、図１の駆動タイミングを応用した実施例を示す。図１において、１水平走査期間に４回ゲート選択を行うため、ゲートドライバ部２２の動作周波数制限や液晶パネル２１の負荷が大きく駆動が難しくなる場合があり、これを回避する駆動方法を以下に述べる。
【００４０】
図３において、液晶パネルの交流化周期は、２水平走期間査毎に反転する２ライン反転駆動を前提とする。表示制御回路２４Ｅの内部に取り込まれた映像データ（ＤＡＴＡ）を表示制御回路２４Ｅのラインメモリ（遅延回路２４２）で１水平走査期間遅延し、その遅延した映像データ（ＤＡＴＡＤＬＹ）をソースドライバ部２３に送信する。ＤＡＴＡ（Ｌ１）およびＤＡＴＡ（Ｌ２）の期間にゲートドライバ部２２に対してＣＰＶの予備パルスを４個（ａ，ｂ，ｃ，ｄ）出力する。上記期間において、２水平走査期間に４個のゲートパルスを出力するため、ゲート選択時間は、図１より長くなる。ＣＰＶ（ａ）でプリチャージ用ＳＴＶをラッチし、その他クロックでＳＴＶを次段に転送する。プリチャージ用ゲート選択パルスであるＧ（Ｌ１）により、２水平走査期間中にソースドライバ部２３から出力する中間調ラスタのダミー映像データ（Ｄｕｍｍｙ）を画素ＴＦＴに書き込む。画素ＴＦＴに表示映像データを書き込むため、ＤＡＴＡＤＬＹ（Ｌ１）をソースドライバ部２３に転送後、ＳＴＶを再度出力する。２度目のＳＴＶが“Ｈｉｇｈ”のタイミングにおいて、映像書込み用のゲート選択電圧であるＧ（Ｌ１）が１ライン目のゲート線Ｇ１に、プリチャージ用のゲート選択電圧であるＧ（Ｌ５）が５ライン目のゲート線Ｇ５に出力される。映像書込み用のゲート選択電圧であるＧ（Ｌ２）が２ライン目のゲート線Ｇ２に、プリチャージ用のゲート選択電圧であるＧ（Ｌ６）が６ライン目のゲート線Ｇ６に出力される。３ライン目以降のＬ３映像走査においても同様に、プリチャージ用と映像書込み用のゲート選択電圧がペアとなって垂直走査を行う。
【００４１】
本施例における動作設定レジスタ２４Ｃのレジスタ設定は、映像処理回路２４Ａの遅延処理（遅延回路２４２）を使用する、先頭２ライン目迄のＣＰＶパルス数を２個と設定し、２ライン目迄の周期をカウンタのデコード値が０,４００［ｄｅｃ］、ＣＰＶパルスＨｉｇｈ期間のカウンタのデコード値が２００,６００［ｄｅｃ］となり、動作する。
【実施例４】
【００４２】
第四実施例に係る液晶表示装置は、実施例１に係る液晶表示装置と同じである。ただし、表示制御回路２４Ｅの動作設定レジスタのレジスタ設定値が異なる。すなわち、表示制御回路２４Ｅから出力される信号のタイミングが異なる。
【００４３】
図４は第四実施例である１ライン反転駆動におけるダブルゲート駆動のタイミング図である。図４は、図２の駆動タイミングを応用した実施例を示す。上記、図３で説明した通り、表示制御回路２４Ｅのラインメモリ（遅延回路２４２）で遅延した映像データ（ＤＡＴＡＤＬＹ）をソースドライバ部２３に送信し、図２同様、ＣＰＶに予備パルス（プリチャージ用パルス）を２個（ａ，ｂ）出力し、ダブルゲート駆動を行うタイミングを表している。ＣＰＶ（ａ、ｂ）のタイミングでのプリチャージ用のゲート選択期間は、図２に示した実施例２では１／２水平走査期間と短いが、図４に示した本実施例では、１水平走査期間と通常映像走査と同じ選択期間となる。
【００４４】
ＣＰＶ（ａ）でプリチャージ用ＳＴＶをラッチし、その他クロックでＳＴＶを次段に転送する。プリチャージ用ゲート選択パルスであるＧ（Ｌ１）により、２水平走査期間中にソースドライバ部２３から出力する中間調ラスタのダミー映像データ（Ｄｕｍｍｙ）を画素ＴＦＴに書き込む。画素ＴＦＴに表示映像データを書き込むため、ＤＡＴＡＤＬＹ（Ｌ１）をソースドライバ部２３に転送後、ＳＴＶを再度出力する。前記走査タイミングにおいて、映像書込み用のゲート選択電圧であるＧ（Ｌ１）が１ライン目のゲート線Ｇ１に、プリチャージ用のゲート選択電圧であるＧ（Ｌ３）が３ライン目のゲート線Ｇ３に出力される。映像書込み用のゲート選択電圧であるＧ（Ｌ２）が２ライン目のゲート線Ｇ２に、プリチャージ用のゲート選択電圧であるＧ（Ｌ４）が４ライン目のゲート線Ｇ４に出力される。３ライン目以降のＬ３映像走査においても同様に、プリチャージ用と映像書込み用のゲート選択電圧がペアとなって垂直走査を行う。
【実施例５】
【００４５】
第五実施例に係る液晶表示装置は、実施例１に係る液晶表示装置と同じである。ただし、表示制御回路２４Ｅの動作設定レジスタのレジスタ設定値が異なる。すなわち、表示制御回路２４Ｅから出力される信号のタイミングが異なる。
【００４６】
図５は第五実施例である１ライン反転駆動におけるトリプルゲート駆動のタイミング図である。図５は、図４の駆動タイミングを応用した実施例を示す。図５の駆動タイミングは、プリチャージ用のゲート選択パルスを２個、映像書込み用選択パルスを１個、合計３個の選択パルスをゲートドライバから出力するタイミングを示す。図４に対してプリチャージ用のゲート選択パルスが１個増えたため、予備パルスが４個（ａ，ｂ，ｃ，ｄ）必要となる。その他の駆動概念は、上記図４と同様である。
【００４７】
ＣＰＶ（ａ）でプリチャージ用ＳＴＶをラッチし、その他クロックでＳＴＶを次段に転送する。プリチャージ用ゲート選択パルスであるＧ（Ｌ１）により、２水平走査期間中にソースドライバ部２３から出力する中間調ラスタのダミー映像データ（Ｄｕｍｍｙ）を画素ＴＦＴに書き込む。画素ＴＦＴに表示映像データを書き込むため、ＤＡＴＡＤＬＹ（Ｌ１）をソースドライバ部２３に転送後、ＳＴＶを再度出力する。２度目のＳＴＶが“Ｈｉｇｈ”のタイミングにおいて、映像書込み用のゲート選択電圧であるＧ（Ｌ１）が１ライン目のゲート線Ｇ１に、プリチャージ用のゲート選択電圧であるＧ（Ｌ３）が３ライン目のゲート線Ｇ３に、プリチャージ用のゲート選択電圧であるＧ（Ｌ５）が５ライン目のゲート線Ｇ５に出力される。映像書込み用のゲート選択電圧であるＧ（Ｌ２）が２ライン目のゲート線Ｇ２に、プリチャージ用のゲート選択電圧であるＧ（Ｌ４）が４ライン目のゲート線Ｇ４に、プリチャージ用のゲート選択電圧であるＧ（Ｌ６）が６ライン目のゲート線Ｇ６に出力される。３ライン目以降のＬ３映像走査においても同様に、２つのプリチャージ用と１つの映像書込み用のゲート選択電圧が組となって垂直走査を行う。
【００４８】
以上、本発明者によってなされた発明を実施の形態および実施例に基づき具体的に説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【００４９】
２１・・・液晶表示パネル
２２・・・ソースドライバ部
２３・・・ゲートドライバ部
２４・・・表示制御回路
２４Ａ・・・映像処理回路
２４Ｂ・・・タイミング生成回路
２４Ｃ・・・動作設定レジスタ
２５・・・電源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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