(57)【要約】  【課題】並列間の電流分担の不均等を、発生してからできるだけ早い段階から低減できる電力変換装置を提供する。  【解決手段】上下一対のＭＯＳＦＥＴを有する半導体モジュールを１相内で複数並列接続したスイッチング回路を有し、直流と交流とを変換する電力変換装置において、各々の前記半導体モジュールの交流側の電流を検出する電流検出部と、前記電流検出部で検出した電流に応じて、前記ＭＯＳＦＥＴのオンおよびオフを制御するゲート制御部とを有し、前記ゲート制御部は、前記ＭＯＳＦＥＴの何れかに環流電流が流れる環流モードの期間において、前記電流検出部で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間を前記電流検出部で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間よりも長くする。【選択図】  図３
2015035863.tif 000002
【特許請求の範囲】
【請求項１】
上下一対のＭＯＳＦＥＴを有する半導体モジュールを１相内で複数並列接続したスイッチング回路を有し、直流と交流とを変換する電力変換装置において、
各々の前記半導体モジュールの交流側の電流を検出する電流検出部と、
前記電流検出部で検出した電流に応じて、前記ＭＯＳＦＥＴのオンおよびオフを制御するゲート制御部とを有し、
前記ゲート制御部は、前記ＭＯＳＦＥＴの何れかに環流電流が流れる環流モードの期間において、前記電流検出部で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間を前記電流検出部で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間よりも長くすることを特徴とする電力変換装置。
【請求項２】
請求項１において、
前記電流検出部は、前記半導体モジュールの交流側に設けられた電流センサを用いて前記半導体モジュールの交流側の電流を検出することを特徴とする電力変換装置。
【請求項３】
請求項１において、
前記電流検出部は、前記ＭＯＳＦＥＴの温度が高いほど電流が大きいとみなして、前記ＭＯＳＦＥＴの温度を検出することにより前記半導体モジュールの交流側の電流を検出することを特徴とする電力変換装置。
【請求項４】
請求項１から３の何れかにおいて、
前記ゲート制御部は、前記電流検出部で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンするタイミングを、前記電流検出部で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンするタイミングよりも早くすることを特徴とする電力変換装置。
【請求項５】
請求項１から４の何れかにおいて、
前記ゲート制御部は、前記電流検出部で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオフするタイミングを前記電流検出部で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオフするタイミングよりも遅くすることを特徴とする電力変換装置。
【請求項６】
請求項１から５の何れかにおいて、
前記ＭＯＳＦＥＴは炭化珪素（ＳｉＣ）デバイスであることを特徴とする電力変換装置。
【請求項７】
請求項１から６の何れかにおいて、
前記半導体モジュールは、前記ＭＯＳＦＥＴと逆並列に接続されたダイオードを有することを特徴とする電力変換装置。
【請求項８】
請求項７において、
前記ダイオードが炭化珪素（ＳｉＣ）のショットキーバリアダイオードであることを特徴とする電力変換装置。
【請求項９】
請求項１から８の何れかにおいて、
前記ゲート制御部は、直流を交流に変換する際に、前記ＭＯＳＦＥＴの何れかに環流電流が流れる環流モードの期間において、前記電流検出部で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間を前記電流検出部で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間よりも長くすることを特徴とする電力変換装置。
【請求項１０】
請求項１から９の何れかにおいて、
前記ゲート制御部は、交流を直流に変換する際に、前記ＭＯＳＦＥＴの何れかに環流電流が流れる環流モードの期間において、前記電流検出部で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間を前記電流検出部で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間よりも長くすることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関するものであり、特にＭＯＳＦＥＴを有する半導体モジュールを１相内で並列接続して構成される電力変換装置に関する。
【背景技術】
【０００２】
エレベータ駆動用電力変換装置などの中大容量電力変換装置では、負荷であるモータが高電圧とならないように、電流を増加させて大容量化を図っている。そのためには半導体スイッチング素子を１相内で並列接続した構成となる。並列接続においては、スイッチング素子特性だけではなく、主回路配線インダクタンスやゲート駆動回路の不均等が、電流分担不均等の要因となる。
【０００３】
ここで、ゲート駆動回路を並列間で共通にすることで、ゲート駆動回路の不均等が及ぼす影響は除去することができる。
【０００４】
また、例えば特許文献１のように、並列間で別々のゲート駆動回路とし、それぞれのゲート駆動回路への信号を遅延調整することでスイッチングのタイミングを調整して、電流分担不均等を低減できることが知られている。
【０００５】
また、ＳｉＣ（炭化珪素）を用いたＭＯＳＦＥＴと環流ダイオードとしてＳｉＣのショットキーバリアダイオード（ＳＢＤ）を組み合わせて用いることで、スイッチングモジュールの低損失化が進んでいるが、それに伴い電圧変化率ｄｖ／ｄｔ及び電流変化率ｄｉ／ｄｔが増大しているため、わずかな配線インダクタンスの差異が電流分担不均等に影響を及ぼすことが懸念される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３５６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、電流分担不均等への対応として、特許文献１では、並列接続されたスイッチング素子のゲート駆動回路を各々別にして、各スイッチング素子の温度を比較して、温度がバランスするようにゲート駆動回路への信号を遅延回路で調整することにより電流分担不均等の低減をしている。
【０００８】
例えば図６に示す三相インバータ回路において、各相のスイッチング回路３を半導体モジュール３１、３２の並列接続で構成した電力変換装置の場合で説明する。図７に、半導体モジュール３１の正極側スイッチング素子３１ＱＰの駆動信号ＧＰ１、負極側スイッチング素子３１ＱＮの駆動信号ＧＮ１、半導体モジュール３１に並列接続された半導体モジュール３２の正極側スイッチング素子３２ＱＰの駆動信号ＧＰ２、負極側スイッチング素子３２ＱＮの駆動信号ＧＮ２、スイッチング素子３１ＱＰ、３１ＱＮ、３２ＱＰ、３２ＱＮの電圧ＶＰ１、ＶＰ２、ＶＮ１、ＶＮ２、スイッチング素子３１ＱＰ、３１ＱＮ、３２ＱＰ、３２ＱＮの電流ＩＰ１、ＩＰ２、ＩＮ１、ＩＮ２、半導体モジュール３１、３２の交流出力端子３１ＡＣ、３２ＡＣの電流Ｉａｃ１、Ｉａｃ２を示す。図７の横軸は時間である。
【０００９】
図７において、時刻ｔ１までは正極側スイッチング素子３１ＱＰ、３２ＱＰがオンしていて、電流は均等に流れているとする。そして、時刻ｔ１でターンオフした際に、ゲート駆動回路あるいは素子特性のばらつきによりスイッチング素子３１ＱＰのオフが遅れて電流に不均等が発生した場合を想定する。その場合、後からオフしたスイッチング素子３１ＱＰの電流ＩＰ１が増大するため、交流出力端子の電流もＩａｃ１＞Ｉａｃ２となり、電流の不均等が発生する。時刻ｔ１以後は負極側の環流モードとなるが、時刻ｔ２まではスイッチング素子３１ＱＮ、３２ＱＮの駆動信号ＧＮ１、ＧＮ２がオフのため、負極側の環流ダイオード３１ＤＮ、３２ＤＮと、ＭＯＳＦＥＴで構成されたスイッチング素子３１ＱＮ、３２ＱＮの寄生ダイオードに電流が流れる。
【００１０】
図４にＭＯＳＦＥＴの電流Ｉｄ−電圧Ｖｄｓ特性を示すが、電流が逆向きでも寄生ダイオードにより通流することができる（図４の点線は環流ダイオードなしでＭＯＳＦＥＴ寄生ダイオードのみの場合、破線はＭＯＳＦＥＴ寄生ダイオードと環流ダイオードとしてＳＢＤ（ショットキーバリアダイオード）を組み合わせた場合を示す）。また、電流が逆向きでもゲート電圧を印加することで同期整流のモードとなり、電圧（Ｖｄｓの絶対値）を低減することができる（図４における「ＭＯＳＦＥＴ同期整流」と示した実線）。ここで、低損失化を図るためには、時刻ｔ２をできるだけ時刻ｔ１に近づけるのが好ましいが、短絡防止のための期間（デッドタイム）が必要である。
【００１１】
時刻ｔ２から時刻ｔ４までの間は、環流電流が流れる環流モードのスイッチング素子３１ＧＮ、３２ＧＮの駆動信号ＧＮ１、ＧＮ２をオンして、同期整流が行われる。この間は、電流の不均等が継続する。
【００１２】
時刻ｔ４で負極側スイッチング素子３１ＱＮ、３２ＱＮの駆動信号ＧＮ１、ＧＮ２がオフしてデッドタイム後に正極側スイッチング素子３１ＱＰ、３２ＱＰをターンオンさせることになるが、この際に電流が大きい（Ｉａｃ１＞Ｉａｃ２）側の駆動信号ＧＰ１を遅延させている。時刻ｔ５で先にスイッチング素子３２ＱＰをターンオンさせ（駆動信号ＧＰ２をオンにする）、後から時刻ｔ６でスイッチング素子３１ＱＰをターンオンさせる（駆動信号ＧＰ１をオンにする）ことにより、先にオンしたスイッチング素子３２ＱＰに電流ＩＰ２が流れ込むため電流均等化を図っている。ここで、時刻ｔ５から時刻ｔ６までの時間の長さは、スイッチング素子の温度の差が大きいほど電流の不均等が大きいため、長くされる。尚、図７の場合は、電流Ｉａｃ１と電流Ｉａｃ２の大きさが逆転するようにして電流分担の不均等を低減するようにしているが、電流Ｉａｃ１と電流Ｉａｃ２の大きさが逆転せず差が縮まるだけとしてもよく、その場合も何もしない場合に比べて電流分担の不均等を低減することができる。
【００１３】
しかしながら、図７のように、同期整流の終了後に、時刻ｔ５から時刻ｔ６において正極側スイッチング素子３１ＱＰ、３２ＱＰをオンさせるタイミングをずらすことで電流分担の不均等を低減させることとすると、時刻ｔ５よりも前の段階では電流の不均等が継続することとなる。電流の不均等が発生している間は、両者の発熱量が異なることとなるので、並列接続されたスイッチング素子の間でスイッチング素子の寿命に差が生じてしまう。したがって、電流の不均等が発生してからなるべく早い段階で電流分担の不均等を低減することが望まれる。
【００１４】
また、図８に示すように、２系統の三相巻線を有するモータ５２の構成の場合は、さらに別の問題が発生する。図８に示す２系統の三相巻線を有するモータ５２の構成では、ターンオンのタイミングをずらすと交流出力端子間に大きな電位差（セット並列構成の各々の電力変換装置３０１あるいは３０２の直流電圧相当）が発生する。すなわち、図９に示すように時刻ｔ５で先にスイッチング素子３２ＱＰがターンオンするため、スイッチング素子３２ＱＰの電圧ＶＰ２が先にほぼ０となり、半導体モジュール３２の交流出力端子３２ＡＣは、ほぼ正極Ｐ２の電位（半導体モジュール３２の正極の電位）となる。一方、半導体モジュール３１の交流出力端子３１ＡＣはまだスイッチング素子３１ＱＰがターンオンしていないため、ほぼ負極Ｎ１の電位（半導体モジュール３１の負極の電位）のままであり、直流電圧相当の電位差が交流出力端子３１ＡＣと交流出力端子３２ＡＣとの間に発生する。そして、この電位差により循環する電流（交流出力端子３２ＡＣ→Ｕ２相→浮遊容量５２３→Ｕ１相→交流出力端子３１ＡＣ→環流ダイオード３１ＤＮ→直流の負極Ｎ１→電力変換装置３０１のコンバータ側のスイッチング素子の何れか→電力変換装置３０２のコンバータ側のスイッチング素子の何れか→直流の負極Ｎ２→電力変換装置３０２の直流の平滑コンデンサ→直流の正極Ｐ２→スイッチング素子３２ＱＰ→交流出力端子３２ＡＣの経路）が流れることによる配線導体等の温度上昇が懸念される。
【００１５】
したがって、この場合も、時刻ｔ５から時刻ｔ６までの時間の長さは、スイッチング素子の温度の差が大きいほど電流の不均等が大きいため、時刻ｔ５から時刻ｔ６までの間の時間を短くするために、時刻ｔ５の段階で電流分担の不均等が低減されていることが望ましく、図７の場合と同様に、電流の不均等が発生してからなるべく早い段階で電流分担の不均等を低減することが望まれる。
【００１６】
本発明が解決しようとする課題は、並列間の電流分担の不均等を、発生してからできるだけ早い段階から低減できる電力変換装置を提供することである。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明では、同期整流の期間の長さを並列間で異ならせることとした。
【００１８】
具体的には、例えば、上下一対のＭＯＳＦＥＴを有する半導体モジュールを１相内で複数並列接続したスイッチング回路を有し、直流と交流とを変換する電力変換装置において、各々の前記半導体モジュールの交流側の電流を検出する電流検出部と、前記電流検出部で検出した電流に応じて、前記ＭＯＳＦＥＴのオンおよびオフを制御するゲート制御部とを有し、前記ゲート制御部は、前記ＭＯＳＦＥＴの何れかに環流電流が流れる環流モードの期間において、前記電流検出部で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間を前記電流検出部で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間よりも長くすることを特徴とする。
【発明の効果】
【００１９】
上記のような構成とすることで、同期整流の期間を利用して並列間の電流分担の不均等を低減できるので、並列間の電流分担の不均等を、発生してからできるだけ早い段階から低減できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１の構成を示す図。
【図２】実施例１におけるゲート制御部の動作について示すフローチャート。
【図３】実施例１におけるゲート駆動信号及び電流・電圧波形を示す図。
【図４】ＭＯＳＦＥＴの電流Ｉｄ−電圧Ｖｄｓ特性を示す図。
【図５】本発明の実施例２の構成を示す図。
【図６】実施例１が適用される電力変換装置の回路構成を示す図。
【図７】図６の回路での従来例におけるゲート駆動信号及び電流・電圧波形を示す図。
【図８】実施例２が適用される電力変換装置の回路構成を示す図。
【図９】図８の回路での従来例におけるゲート駆動信号及び電流・電圧波形を示す図。
【発明を実施するための形態】
【００２１】
本発明の実施例を、図面を参照しながら説明する。尚、各図および各実施例において、同一又は類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００２２】
図１は、本発明の実施例１の構成を示す図である。図６は、実施例１が適用される電力変換装置の回路構成を示す。図１は、図６に示した三相インバータの１相分を半導体モジュール３１、３２の２並列で構成した場合である。
【００２３】
図６に示した三相インバータは、直流の正極（Ｐ）と直流の負極（Ｎ）との間に、スイッチング回路３（Ｕ相に対応して３（Ｕ）、Ｖ相に対応して３（Ｖ）、Ｗ相に対応して３（Ｗ））が接続されており、直流を交流に変換して負荷であるモータ５１に供給する電力変換装置である。尚、図６に示した三相インバータは、回生モードでモータ５１からの交流を直流に変換することも可能である。スイッチング回路３は、上下一対のＭＯＳＦＥＴを有する半導体モジュールを１相内で複数並列接続した構成となっている。
【００２４】
１相分のスイッチング回路３は、並列接続された半導体モジュール３１と半導体モジュール３２とを有している。
【００２５】
半導体モジュール３１は正極側スイッチング素子（ＭＯＳＦＥＴ）３１ＱＰと、スイッチング素子３１ＱＰに逆並列に接続された環流ダイオード３１ＤＰと、負極側スイッチング素子（ＭＯＳＦＥＴ）３１ＱＮと、スイッチング素子３１ＱＮに逆並列に接続された環流ダイオード３１ＤＮで構成される。図１に示すように、半導体モジュール３１は、正極側の直流入力端子３１Ｐと、負極側の直流入力端子３１Ｎと、交流出力端子３１ＡＣとを有する。また、正極側スイッチング素子３１ＱＰ及び負極側スイッチング素子３１ＱＮは、それぞれ、図１に示すゲート駆動回路４１Ｐ、４１Ｎで駆動される。
【００２６】
同様に、半導体モジュール３２は正極側スイッチング素子（ＭＯＳＦＥＴ）３２ＱＰと、スイッチング素子３２ＱＰに逆並列に接続された環流ダイオード３２ＤＰと、負極側スイッチング素子（ＭＯＳＦＥＴ）３２ＱＮと、スイッチング素子３２ＱＮに逆並列に接続された環流ダイオード３２ＤＮで構成される。図１に示すように、半導体モジュール３２は、正極側の直流入力端子３２Ｐと、負極側の直流入力端子３２Ｎと、交流出力端子３２ＡＣとを有する。また、正極側スイッチング素子３２ＱＰ及び負極側スイッチング素子３２ＱＮは、それぞれ、図１に示すゲート駆動回路４２Ｐ、４２Ｎで駆動される。
【００２７】
尚、図４で説明した通り、環流電流はＭＯＳＦＥＴの寄生ダイオード及び同期整流でＭＯＳＦＥＴを通流させることができるため、必ずしも環流ダイオード３１ＤＰ、３１ＤＮ、３２ＤＰ、３２ＤＮは必要ではなく、省略しても良い。また、実施例１では直流を交流に変換する場合を例に説明しているので、交流出力端子３１ＡＣ、３２ＡＣと呼んでいるが、交流を直流に変換する場合は交流入力端子となるので、交流側端子と称しても良い。
【００２８】
図１に示すように、本実施例の電力変換装置は、半導体モジュール３１、３２の交流側の電流を検出する電流検出部２を有する。具体的には、交流出力端子３１ＡＣ、３２ＡＣの電流は、それぞれ半導体モジュール３１、３２の交流側に設けられた電流センサ２１、２２からの信号を用いて、電流検出部２にて各々の電流値を検出する。尚、電流検出部２は、図１に示したような方法で半導体モジュール３１、３２の交流側の電流を電流センサ２１、２２を用いて検出する方法に代えて、電流検出部２は、スイッチング素子を構成するＭＯＳＦＥＴの温度が高いほど電流が大きいとみなして、図示しない温度センサを用いてスイッチング素子を構成するＭＯＳＦＥＴの温度を検出することにより半導体モジュール３１、３２の交流側の電流を検出（厳密には推定して検出）するようにしてもよい。あるいは、直流の正極側および負極側の電流を図示しない電流センサで計測し、スイッチング素子のスイッチングタイミングも考慮に入れて電流検出部２で交流側の電流を検出（厳密には推定して検出）するようにしてもよい。
【００２９】
また、電力変換装置は、スイッチング素子３１ＱＰ、３１ＱＮ、３２ＱＰ、３２ＱＮのオンおよびオフを制御するゲート制御部１を有する。具体的には、ゲート制御部１は、ゲート駆動回路４１Ｐ、４１Ｎ、４２Ｐ、４２Ｎにゲート駆動信号を送ることで、スイッチング素子３１ＱＰ、３１ＱＮ、３２ＱＰ、３２ＱＮのオンおよびオフを制御する。ゲート制御部１は、遅延判定部１１と、遅延回路１２１、１２２、１３１、１３２とを有している。ゲート制御部１は、電流検出部２で検出した電流に応じて、スイッチング素子のオンおよびオフを制御する。具体的には、遅延判定部１１は、電力変換装置制御部１０からのゲート駆動信号と、電流検出部２で検出した電流値とから、電流分担不均等を低減できるように、それぞれのゲート駆動信号に適用すべき遅延時間（遅延なしも含む）を算出し、それぞれのゲート駆動信号は、遅延回路１２１、１２２、１３１、１３２を介して遅延判定部１１で算出された遅延時間だけ遅延され、ゲート駆動回路４１Ｐ、４１Ｎ、４２Ｐ、４２Ｎに伝送される。
【００３０】
尚、電力変換装置制御部１０からのゲート駆動信号は、電流分担不均等について考慮していない通常の電力変換装置のゲート駆動信号と同じであり、例えばスイッチング素子をＰＷＭ制御するためのゲート駆動信号である。本実施例では、電力変換装置制御部１０とゲート制御部１とを分けた例で説明しているが、電力変換装置制御部１０の中にゲート制御部１を設ける、あるいは、ゲート制御部１の中に電力変換装置制御部１０設けて、両者を兼ねるようにしても良い。
【００３１】
ゲート制御部１は、電流検出部２で検出した電流のアンバランスに応じて、スイッチング素子３１ＱＰ、３１ＱＮ、３２ＱＰ、３２ＱＮの同期整流の期間の長さを互いに異ならせるように制御する。具体的には、ゲート制御部１は、ＭＯＳＦＥＴで構成されたスイッチング素子３１ＱＰ、３１ＱＮ、３２ＱＰ、３２ＱＮの何れかに環流電流が流れる環流モードの期間において、電流検出部２で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間（同期整流の期間の長さ）を電流検出部２で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンしている時間（同期整流の期間の長さ）よりも長くするように制御する。尚、従来は、図７や図９に示すように、同期整流の期間は半導体モジュール３１、３２ともに同じ時間としていたので、この点で従来と大きく異なっている。
【００３２】
図２は、実施例１におけるゲート制御部の動作について示すフローチャートである。図２を用いて、ゲート制御部１での遅延設定手順について説明する。ゲート制御部１は、電流検出部２で検出した半導体モジュール３１、３２の交流の電流検出値である電流Ｉａｃ１、Ｉａｃ２から、差ｘ（手順１１１）及び和Ｉａｃ（手順１１７）を計算する。差ｘの絶対値と設定した閾値Ｘｔとの大小を判定（手順１１２）して、差ｘの絶対値ｘが閾値Ｘｔ以下であれば遅延は無しとする（手順１１９）（遅延時間Ｔｄ１＝Ｔｄ２＝０）。差ｘの絶対値が閾値Ｘｔを超える場合には、差ｘに比例する大きさの遅延時間ｄを設定する（手順１１３）（ｄ＝Ａ・ｘ）。極端に遅延時間ｄの絶対値が大きい場合には、遅延時間ｄが同期整流の期間を越えてしまう可能性があるので、制限値を設けておき（手順１１４）、制限値を超える場合には遅延時間ｄは正または負の制限値と等しくする。
【００３３】
次に、ｄの正負により半導体モジュール３１、３２のどちらを遅延させるか（すなわち、どちらの同期整流期間を他方より大きくするか）を決める（手順１１５）。
【００３４】
ｄ＞０の場合には電流Ｉａｃ１が電流Ｉａｃ２に比べて大きいため、電流の小さい側の半導体モジュール３２の同期整流の期間を電流の大きい側の半導体モジュール３１の同期整流の期間よりも長くするために、遅延時間Ｔｄ１＝ｄ、遅延時間Ｔｄ２＝０（手順１１６、１１６１）に設定する。この場合、同期整流を行う環流モードの期間において、半導体モジュール３１側のゲート駆動回路４１Ｐ、４１Ｎに接続されている遅延回路１２１、１３１のうち、環流モードとなる側のスイッチング素子をオンするためのゲート駆動信号を、遅延時間Ｔｄ１＝ｄだけ遅延させ、半導体モジュール３２側のゲート駆動回路４２Ｐ、４２Ｎに接続されている遅延回路１２２、１３２のうち、環流モードとなる側のスイッチング素子をオンするためのゲート駆動信号を、遅延時間Ｔｄ２＝０だけ遅延させる（すなわち遅延させない）。例えば、後述する図３はｄ＞０の場合の一例を示しており、同期整流を行う際に、スイッチング素子３２ＱＮが時刻ｔ２でオンしているのに対して、スイッチング素子３１ＱＮが遅延時間ｄだけ遅延して時刻ｔ３にオンしている。
【００３５】
逆にｄ＜０の場合には電流Ｉａｃ１が電流Ｉａｃ２に比べて小さいため、電流の小さい側の半導体モジュール３１の同期整流の期間を電流の大きい側の半導体モジュール３２の同期整流の期間よりも長くするために、遅延時間Ｔｄ１＝０、遅延時間Ｔｄ２＝−ｄ（手順１１６、１１６２）とする。ここで、−ｄとしたのは、遅延時間Ｔｄ２をｄの絶対値とするためである。これにより、同期整流を行う場合に、ｄ＞０の場合とは逆に、半導体モジュール３２側のスイッチング素子を遅延時間Ｔｄ２だけ遅延させてオンし、半導体モジュール３１側のスイッチング素子は遅延時間Ｔｄ１＝０なので遅延させずにオンする。
【００３６】
なお、図２では環流モードとなるスイッチング素子がＰ側かＮ側かを判断するために、手順１１７で算出した電流の和Ｉａｃの正負を判断して（手順１１８）、負の場合にはＰ側を調整し（手順１２０Ｐ）、正の場合にはＮ側を調整し（手順１２０Ｎ）、０の場合には遅延を行わないこととする（手順１１９）。例えば、後述する図３は、Ｉａｃが正なので、Ｎ側のスイッチング素子３１ＱＮ、３２ＱＮが環流モードとなるので、Ｎ側で調整している。
【００３７】
図３は、実施例１におけるゲート駆動信号及び電流・電圧波形を示す図である。図３は、図７に対応する図であるため、図７との違いのみを説明する。時刻ｔ２までについては、前述した図７と同様であるため説明は省略する。図３では、Ｉａｃ１＞Ｉａｃ２となるため、環流モードとなるスイッチング素子３１ＱＮの駆動信号ＧＮ１を環流モードとなるスイッチング素子３２ＱＮの駆動信号ＧＮ２より遅延時間ｄだけ遅延させる。時刻ｔ２において駆動信号ＧＮ２だけがオンとなりスイッチング素子３２ＱＮが同期整流となるため抵抗が下がり、電流ＩＮ２が（負の方向に）増大することで電流均等化が図れる。時刻ｔ２から遅延時間ｄだけ遅れた時刻ｔ３で、駆動信号ＧＮ１もオンになるためスイッチング素子３１ＱＮも同期整流となり抵抗が下がる。同期整流は時刻ｔ４で両方とも終了するため、結果的に電流Ｉａｃ１が大きい方が同期整流の期間が短くなる。
【００３８】
これにより、時刻ｔ４の同期整流の終了時点で、既に電流ＩＮ１、ＩＮ２、電流Ｉａｃ１、Ｉａｃ２は差が低減、より好ましくは一致させることが可能となる。従来の図７や図９では、時刻ｔ５で電流分担の不均等の低減が開始されるのに対して、時刻ｔ５よりも早い時刻ｔ４の同期整流の終了時点で既に電流分担の不均等の低減が行われているので、並列間の電流分担の不均等を、発生してからできるだけ早い段階から低減することができるとの効果が得られる。また、これにより、並列間のスイッチング素子の発熱量の差も低減でき、並列接続されたスイッチング素子の間におけるスイッチング素子の寿命に差を小さくできる。また、図７や図９とは異なり、時刻ｔ５で電流分担不均等を低減するために駆動信号ＧＰ１、ＧＰ２のオンするタイミングをずらす必要がなくなる、あるいは、ずらす場合でも短い時間で済むという効果も得られる。
【００３９】
また、図３では、同期整流の開始タイミングで調整を行っており、時刻ｔ２から電流分担の不均等の低減が開始され、時刻ｔ３の時点で電流を一致させているので、電流分担の不均等の低減の効果がさらに大きい。尚、必ずしも電流を一致させる必要はなく、差を小さくできていれば、一致させる場合に比べれば効果は小さくなるものの、電流分担の不均等の低減の効果は得られる。
【実施例２】
【００４０】
図５は、本発明の実施例２の構成を示す図である。図８は、実施例２が適用される電力変換装置の回路構成を示す図である。図５は、図８で示すような２系統の三相巻線を有するモータ５２に交流を供給するセット並列構成の電力変換装置における、１相分の構成を示している。
【００４１】
実施例２において、実施例１と共通する部分は説明を省略し、相違点を中心に説明する。
【００４２】
図８に示した電力変換装置は、２つの電力変換装置３０１、３０２が、電源６および負荷であるモータ５２に対して並列に接続されたセット並列構成となっており、２つの電力変換装置３０１、３０２を含めた全体を１つの電力変換装置とみなしている。よって、電力変換装置３０１の半導体モジュール３１と電力変換装置３０２の半導体モジュール３２は１相内で並列接続されているとみなせる。電源６と２つの電力変換装置３０１、３０２との間にはフィルタ７が設けられている。モータ５２は、電力変換装置３０１に接続されたＵ１相、Ｖ１相、Ｗ１相の三層巻線と、電力変換装置３０２に接続されたＵ２相、Ｖ２相、Ｗ２相の三層巻線の２系統を有している。半導体モジュール３１、３２の基本的な構成は実施例１と同じである。
【００４３】
図５において、半導体モジュール３１は直流の正極（Ｐ１）と直流の負極（Ｎ１）の間に接続され、半導体モジュール３２は直流の正極（Ｐ２）と直流の負極（Ｎ２）の間に接続される。また、モータ５２のＵ１端子に接続される巻線５２１とＵ２端子に接続される巻線５２２は接続されていないが、巻線間の浮遊容量５２３により静電結合している。そのため、図９の時刻ｔ５及び時刻ｔ６のようにＵ１端子とＵ２端子すなわち交流出力端子３１ＡＣと交流出力端子３２ＡＣとの電位差が変化する際に浮遊容量５２３に充放電電流が流れる。この電流がノイズを発生させたり、配線の温度上昇を招く懸念がある。
【００４４】
本実施例においても、基本的に実施例１と同様の効果が得られる。さらに、図９と比較すると、図３で示したように時刻ｔ５では交流出力端子３１ＡＣと交流出力端子３２ＡＣとの電位差は発生しなくなるので、時刻ｔ５で電流分担不均等を低減するために駆動信号ＧＰ１、ＧＰ２のオンするタイミングをずらす必要がなくなり、時刻ｔ５から時刻ｔ６で発生していた大きな電位差を発生させることもなくなる。あるいは、図３とは異なり交流出力端子３１ＡＣと交流出力端子３２ＡＣとの間に電位差が残っている場合でも、従来に比べて差を小さくすることができるので、時刻ｔ５から時刻ｔ６で電流分担不均等を低減するために駆動信号ＧＰ１、ＧＰ２のオンするタイミングをずらす期間を短くでき、時刻ｔ５から時刻ｔ６で発生していた大きな電位差が発生する時間を短くできる。
【実施例３】
【００４５】
実施例３は、実施例１、実施例２の変形例である。
【００４６】
例えば、図２に示したゲート制御部１の遅延設定手順では、遅延時間ｄを電流の差ｘに比例（手順１１３）させているが、比例ではなく差ｘの大きさに応じて階段状に変化させる関数としても良い。
【００４７】
また、これまでの説明では、同期整流の開始タイミングを変化させ、同期整流に入るまでの遅延時間を変化させたが、これに限られず、同期整流の期間の長さを互いに異ならせることができればよいため、同期整流を終わらせるタイミングで調整しても良い。この場合は、電流Ｉａｃ１、Ｉａｃ２の大きい方を先に同期整流が終わるように調整することになる。この場合には、図３における時刻ｔ２で同時に同期整流させた後まで電流検出できるため制御周期が短い場合でも対応できる。また、同期整流の開始タイミングと終了タイミングの両方で調整するようにしても良い。したがって、ゲート制御部１は、電流検出部２で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンするタイミングを、電流検出部２で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオンするタイミングよりも早くしてもよいし、ゲート制御部１は、電流検出部２で検出した電流の小さい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオフするタイミングを電流検出部２で検出した電流の大きい方の半導体モジュールの環流モードとなる側のＭＯＳＦＥＴのオフするタイミングよりも遅くしてもよいし、両方を併用してもよい。
【００４８】
また、ＭＯＳＦＥＴを炭化珪素（ＳｉＣ）デバイスとすることで低損失化が図れる。但し、炭化珪素（ＳｉＣ）デバイスに限定されず、他の材料を用いたデバイスでもよい。また、ＭＯＳＦＥＴと逆並列に接続した環流ダイオードについても同様に炭化珪素（ＳｉＣ）のショットキーバリアダイオード（ＳＢＤ）を使うことで低損失化が図れる。
【００４９】
また、これまでの説明では、直流から交流に変換する場合を例に説明したが、回生モードで交流から直流に変換する場合にも適用が可能である。
【００５０】
以上、本発明の実施例を説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いても良い。
【符号の説明】
【００５１】
１：ゲート制御部
２：電流検出部
３：スイッチング回路
３１、３２：半導体モジュール
３１ＱＰ、３１ＱＮ、３２ＱＰ、３２ＱＮ：スイッチング素子
３１ＤＰ、３１ＤＮ、３２ＤＰ、３２ＤＮ：環流ダイオード
３１Ｐ、３１Ｎ、３２Ｐ、３２Ｎ：直流入力端子
３１ＡＣ、３２ＡＣ：交流出力端子
４１Ｐ、４１Ｎ、４２Ｐ、４２Ｎ：ゲート駆動回路
５１、５２：モータ
６：電源
７：フィルタ
１０：電力変換装置制御部
１１：遅延判定部
２１、２２：電流センサ
３０１、３０２：電力変換装置
５２１、５２２：巻線
５２３：浮遊容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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