(57)【要約】【課題】信号品質の劣化防止と信号スキューの増大抑制を両立できる半導体装置を提供する。【解決手段】半導体装置は、第１及び第２のチップパッドを含む半導体チップと、配線基板とを備える。配線基板は、第１及び第２のチップパッドにそれぞれ対応して接続される第１及び第２の接続パッドを含む複数の接続パッドが第１の方向に並んで形成される第１のエリアと、半導体チップが実装される第２のエリアと、第１のエリアと第２のエリアとの間に位置する第３のエリアと、第１のエリアに関して第３のエリアの反対側に位置する第４のエリアと、第３及び第４のエリアにそれぞれ対応して形成された第１及び第２の電源パターンと、第１のエリアを横切って前記第１及び第２の電源パターンを相互接続する第３の電源パターンとを含む。第３の電源パターンは、複数の接続パッドのいずれとも接続されることなく、第１及び第２の接続パッドの間に配置されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１及び第２のチップパッドを含む半導体チップと、
前記第１及び第２のチップパッドにそれぞれ対応して接続される第１及び第２の接続パッドを含む複数の接続パッドが第１の方向に並んで形成される第１のエリアと、前記半導体チップが実装される第２のエリアと、前記第１のエリアと前記第２のエリアとの間に位置する第３のエリアと、前記第１のエリアに関して前記第３のエリアの反対側に位置する第４のエリアと、前記第３及び第４のエリアにそれぞれ対応して形成された第１及び第２の電源パターンと、前記第１のエリアを横切って前記第１及び第２の電源パターンを相互に接続する第３の電源パターンと、を含む配線基板と、を備え、
前記第３の電源パターンが、前記複数の接続パッドのいずれとも接続されることなく、前記第１及び第２の接続パッドの間に配置されることを特徴とする半導体装置。
【請求項２】
前記第１及び第２のチップパッドは、前記半導体チップの第１の辺に沿って配置され、
前記半導体チップは、前記第１の辺が前記第１の方向と平行になるように前記第２のエリアに実装されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは、前記第１の辺が前記第３のエリアに面するように前記第２のエリアに実装されている、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体チップは、前記第１及び第２のチップパッドを含む複数のチップパッドを含み、
前記複数のチップパッドは、前記第１の辺に沿って一列に配置され、前記第１及び第２のチップパッドは互いに隣接している、
ことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記複数の接続パッドのうちの少なくとも一部は、所定の最小間隔で配置され、前記第１の接続パッドと前記第２の接続パッドの間の間隔は前記最小間隔よりも広いことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】
前記配線基板は、さらに、前記複数の接続パッドの少なくとも一部にそれぞれ接続され、前記第４のエリアへと延びる複数の配線パターンを含み、
前記第２の電源パターンは、前記複数の配線の各々の両側のうち少なくとも一方に沿うように距離を置いて配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３の電源パターンの前記第１の方向の幅は、前記接続パッドの第１の方向の幅よりも狭いことを特徴とする請求項１乃至６のいずれか一つに記載の半導体装置。
【請求項８】
第１の電源パターンは、前記複数の接続パッドに接続されるボンディングワイヤの各々の少なくとも一部分と平面視で重なるように形成されていることを特徴とする請求項１乃至７のいずれか一つに記載の半導体装置。
【請求項９】
前記複数の接続パッドには、電源用及び接地用接続パッドが含まれることを特徴とする請求項１乃至８のいずれか一つに記載の半導体装置。
【請求項１０】
複数の接続パッドが形成される第１のエリアと、
前記複数の接続パッドにそれぞれボンディングワイヤにより接続される複数のチップパッドを含む半導体チップを実装する第２のエリアと、
前記第１のエリアと前記第２のエリアとの間に位置し、平面視で前記ボンディングワイヤの各々の一部と重なりを持つ第１の電源パターンが形成された第３のエリアと、
前記第１のエリアに隣接し、前記複数の接続パッドにそれぞれ接続される配線パターンと、それらの間に配置される少なくとも一つの第２の電源パターンとが形成された第４のエリアと、を備える配線基板を含み、
前記第１の電源パターンと前記第２の電源パターンとの間が、前記第１のエリアを横切るように形成され、前記複数の接続パッドから電気的に独立した第３の電源パターンにより接続されている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、配線パターンが設けられた配線基板を有する半導体装置に関する。
【背景技術】
【０００２】
近年のデジタル機器の高性能化に伴い、これらデジタル機器に搭載される各種半導体装置についても動作速度の向上が求められている。このため、半導体装置の一つであるＤＲＡＭ（Dynamic Random Memory）においては、コマンド信号及びアドレス信号とクロック信号とのスキュー（時間的ずれ）を抑制することがこれまで以上に重要になっている。そして、一部のＤＲＡＭでは、半導体チップ内部でのコマンド信号及びアドレス信号とクロック信号とのスキューとを減少させるため、これら信号の入力端子であるパッド（信号パッド）間に、電源パッドを極力配置しないようにしているものがある。
【０００３】
しかしながら、信号パッド間に配置される電源パッドの数を削減することは、半導体チップの外部、例えば半導体チップが搭載される配線基板等、における信号品質（シグナルインテグリティ）の観点からは望ましいものではない。詳述すると、電源パッドの数が削減されると、信号パッド同士が互いに隣接することになる。そして、互いに隣接する信号パッドに接続される配線が、互いに並列に配置されていると、それらの配線を伝送される信号間に干渉が生じる。その結果、各信号パッドに関連する信号に品質の低下が生じる。
【０００４】
このような信号品質の低下を回避することができる関連する半導体装置として、特許文献１に記載されたものがある。特許文献１に記載された半導体装置では、互いに隣接する信号パッドに接続された配線を互いに反対方向に引き出すようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１１４５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
引用文献１に記載されているように、互いに隣接する信号パッドに接続される配線を互いに反対方向に引き出す方法は、複数の信号パッドが半導体チップの縁に沿って配列形成されている半導体装置への適用が事実上不可能である。
【０００７】
本発明は、その縁に沿って複数のチップパッドが配列形成されている半導体チップを備える半導体装置であって、半導体チップの電極パッドを削減するとともに信号品質の劣化を防止できる半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態にかかる半導体装置は、第１及び第２のチップパッドを含む半導体チップと、前記第１及び第２のチップパッドにそれぞれ対応して接続される第１及び第２の接続パッドを含む複数の接続パッドが第１の方向に並んで形成される第１のエリアと、前記半導体チップが実装される第２のエリアと、前記第１のエリアと前記第２のエリアとの間に位置する第３のエリアと、前記第１のエリアに関して前記第３のエリアの反対側に位置する第４のエリアと、前記第３及び第４のエリアにそれぞれ対応して形成された第１及び第２の電源パターンと、前記第１のエリアを横切って前記第１及び第２の電源パターンを相互接続する第３の電源パターンと、を含む配線基板と、を備え、前記第３の電源パターンが、前記複数の接続パッドのいずれとも接続されることなく、前記第１及び第２の接続パッドの間に配置されることを特徴とする。
【０００９】
また、本発明の他の実施の形態に係る半導体装置は、複数の接続パッドが形成される第１のエリアと、前記複数の接続パッドにそれぞれボンディングワイヤにより接続される複数のチップパッドを含む半導体チップを実装する第２のエリアと、前記第１のエリアと前記第２のエリアとの間に位置し、平面視で前記ボンディングワイヤの各々の一部と重なりを持つ第１の電源パターンが形成された第３のエリアと、前記第１のエリアに隣接し、前記複数の接続パッドにそれぞれ接続される配線パターンと、それらの間に配置される少なくとも一つの第２の電源パターンとが形成された第４のエリアと、を備える配線基板を含み、前記第１の電源パターンと前記第２の電源パターンとの間が、前記第１のエリアを横切るように形成され、前記複数の接続パッドから電気的に独立した第３の電源パターンにより接続されている、ことを特徴とする。
【発明の効果】
【００１０】
第１及び第２の接続パッドの間に、これらの接続パッドに接続されることなく、第３及び第４のエリアにそれぞれ形成された第１及び第２の電源パターンを相互に接続する第３の電源パターンを配置するようにしたことで、半導体チップの電極パッドの数の削減と信号品質の劣化防止を両立させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用されるパッケージ・オン・パッケージ構造の半導体装置の縦断面図である。
【図２】図１の半導体装置に含まれる上段パッケージ１００の平面図である。
【図３】図２のＡ−Ａ’線断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の主要部を示す平面図であり、図２の波線枠Ｂに相当する部分を示す図である。
【図５】本発明の第１の実施例に係る配線パターンの一例を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１３】
図１は、本発明を適用することが可能なパッケージ・オン・パッケージ（Package on Package：ＰＯＰ）構造の半導体装置の構成を示す断面図である。
【００１４】
図示の半導体装置１０００は、上段パッケージ１００と下段パッケージ２００とを有する。具体的には、半導体装置１０００は半導体記憶装置であり、上段パッケージ１００はメモリパッケージ、下段パッケージはコントローラパッケージである。
【００１５】
下段パッケージ２００は、配線基板２０１と、その上にフリップチップ実装されたコントローラチップ２０２を含む。配線基板２０１の一面には、コントローラチップ２０２の周囲に、上段パッケージ１００との接続用のランド２０３が配置されている。配線基板２０１の他面には、はんだボール２０４が設けられている。そして、下段パッケージ２００の一面側に、上段パッケージ１００が積層搭載されている。
【００１６】
上段パッケージ１００は、配線基板１０１と、その一面に実装された第１及び第２の半導体チップ１０２，１０３とを含む。また、配線基板１０１の他面には、外部端子として、複数のはんだボール１０４が配置されている。これらのはんだボール１０４は、下段パッケージ２００のコントローラチップ２０２を避けるように、配線基板１０１の外周辺に沿って２列に配置されている。
【００１７】
次に、図２及び図３を参照して、上段パッケージ（メモリパッケージ）１００の構成について更に説明する。ここで、図２は、上段パッケージ１００の構成を示す平面図であり、図３は、上段パッケージ１００の構成を示すＡ−Ａ’線断面図である。また、以降、上段パッケージ１００のことを半導体装置と呼ぶ。
【００１８】
図２及び図３に示すように、配線基板１０１の一面の略中央部位に、接着部材１０５を介して第１の半導体チップ（第１のメモリチップ）１０２が回路形成面を上に向けて搭載されている。
【００１９】
第１の半導体チップ１０２は、例えば、略長方形の板状で、短辺側にそれぞれ複数のチップパッド１０６が配置されている（図２参照）。例えば、一方の短辺側にコマンド信号、アドレス信号及びクロック信号用のチップパッド（ＣＡ系パッド）１０６を配置し、他方の短辺側にデータ信号用のチップパッド（ＤＱ系パッド）１０６を配置することができる。
【００２０】
第１の半導体チップ１０２の上方には、第２の半導体チップ（第２のメモリチップ）１０３が回路形成面を上に向け、接着部材１０７を介して積層搭載されている。第２の半導体チップ１０３は、第１の半導体チップ１０２と同様に構成されている。具体的には、第２の半導体チップ１０３は、例えば、略長方形の板状で、短辺側にそれぞれ複数のチップパッド１０８が配置されている（図２参照）。第２の半導体チップ１０３は、第１の半導体チップ１０２に対して９０°回転させた状態で、第１の半導体チップ１０２のチップパッド１０６を露出させるように積層されている。
【００２１】
配線基板１０１は、例えば、ガラスエポキシ配線基板である。詳述すると、配線基板１０１は、絶縁基材１０９とその両面を覆う絶縁膜（ソルダーレジスト）１１０を有している。配線基板１０１の一面には、第１の半導体チップ１０２のチップパッド１０６及び第２の半導体チップ１０３のチップパッド１０８にそれぞれ対応する複数の接続パッド１１１が配置されている。複数の接続パッド１１１は、絶縁膜１１０に形成された開口を通じて外部に露出している。また、配線基板１０１の他面には、複数のはんだボール１０４をそれぞれ搭載する複数のランド１１２が形成されている。複数のランド１１２もまた、絶縁膜１１０に形成された開口を通じて外部に露出している。複数のランド１１２は複数の接続パッド１１１にそれぞれ対応しており、それらの間は、絶縁基材１０９を貫通する貫通ビア１１３を介して互いに電気的に接続されている。
【００２２】
第１の半導体チップ１０２のチップパッド１０６及び第２の半導体チップ１０３のチップパッド１０８と、それらに対応する接続パッド１１１との間は、Ａｕ等からなる導電性のワイヤ１１４により電気的に接続されている。
【００２３】
配線基板１０１の一面には、さらに、第１の半導体チップ１０２、第２の半導体チップ１０３及びワイヤ１１４を覆うように、封止体（封止樹脂）１１５が形成されている。
【００２４】
次に、図４を参照して、本発明の第１の実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置の全体構造は図２及び図３を参照して説明したとおりである。
【００２５】
図４は、本実施の形態に係る半導体装置の、図２における破線枠Ｂで囲まれた領域に相当する領域を示す図である。即ち、図４は、接続パッド１１１の周辺領域、に含まれる導電パターンを示す図である。なお、ここでの導電パターンには、配線パターン、電源用ベタパターン及び接地用ベタパターン等が含まれる。これらの導電パターンは、その使用目的に応じてサイズや形状が異なるが、その構造は共通である。
【００２６】
第１の半導体チップ１０２のチップパッド１０６は、互いに隣接配置された第１及び第２のチップパッドを含む信号用チップパッド１０６ａと、電源用チップパッド１０６ｂと、接地用チップパッド１０６ｃとを含む。第１の半導体チップ１０２における信号間のスキューを回避すべく、及び／又は、第１の半導体チップ１０２のシュリンク（縮小）を実現すべく、信号用チップパッド１０６ａ同士の間には電源用チップパッドあるいは接地用チップパッドは設けられていない。
【００２７】
配線基板１０１は、接続パッド１１１が形成される第１エリア４０１と、第１の半導体チップ１０２が実装される第２エリア４０２と、第１エリア４０１と第２エリア４０２との間に位置する第３エリア４０３と、第１エリア４０１に関して第３エリア４０３の反対側に位置し、第１エリア４０１に隣接する第４エリア４０４とを含んでいる。これらのエリアは、チップパッド１０６や接続パッド１１１の並ぶ方向（第１の方向）に直交する方向（第２の方向）に並んで配置されている。
【００２８】
第１エリア４０１には、複数の接続パッド１１１が図の左右方向（第１の方向）に沿って配列形成されている。複数の接続パッド１１１には、信号用接続パッド１１１ａ、電源用接続パッド１１１ｂ及び接地用接続パッド１１１ｃが含まれる。これらの接続パッド１１１は、第１の半導体チップ１０２に形成されている信号用チップパッド１０６ａ、電源用チップパッド１０６ｂ及び接地用接続パッド１０６ｃにそれぞれ対応している。
【００２９】
信号用接続パッド１１１ａは、コマンド信号、アドレス信号及びクロック信号の伝送に用いられる。あるいは、信号用接続パッド１１１ａは、データ信号の伝送に用いられる。電源用接続パッド１１１ｂは電源電圧ＶＤＤの供給に用いられ、接地用接続パッド１１１ｃは、グランド電圧ＶＳＳの供給に用いられる。
【００３０】
接続パッド１１１には、それぞれ対応する配線パターンの一端が接続されている。信号用接続パッド１１１ａに接続された信号用配線パターン４１１ａの他端は、貫通ビア１１３を介して対応するランド１１２に接続される（図３参照）。
【００３１】
また、電源用接続パッド１１１ｂに接続された電源用配線パターン４１１ｂの他端は、電源用ベタパターン４１２に接続される。接地用接続パッド１１１ｃに接続された接地用配線パターン４１１ｃの他端は、接地用ベタパターン４１３に接続される。
【００３２】
第３エリア４０３には、第１電源パターン４１４が形成されている。第１電源パターン４１４は、接地用接続パッド１１１ｃ及び配線パターンを介して接地用ベタパターン４１３に接続されている。第１電源パターン４１４は、接地用ベタパターン４１３に連続的に形成された導電パターンであってもよい。
【００３３】
第１電源パターン４１４は、チップパッド１０６と接続パッド１１１とを接続するワイヤ１１４の各々の少なくとも一部と平面視で重なるように形成される。換言すると、第１電源パターン４１４は、接続パッド１１１の列に沿って、当該列の一端から他端に達する長さで形成される。なお、第１電源パターン４１４の幅（第２方向長さ）が大きい方が、ワイヤ１１４の引き回し方向が平行に近づき、ワイヤ１１４間の長さの差（スキューの原因）は縮まる。しかし、そうすると半導体装置のサイズが大きくなる。そこで、チップパッド１０６の配置間隔をできるだけ広げるとともに、第１電源パターン４１４の幅（第２方向長さ）をできるだけ小さくすることが望ましい。
【００３４】
第４エリア４０４には、複数の第２電源パターン４１５が形成されている。第２電源パターン４１５の幅（単位長あたりの面積）は、配線パターンに比べ十分に大きい。第２電源パターン４１５の各々は、互いに隣り合う２本の信号用配線パターン４１１ａの間に配置されている。換言すると、各第２電源パターン４１５は、いずれかの信号用配線パターン４１１ａに沿って、かつその信号用配線パターン４１１との間に間隔を空けて配置されている。図の例では、複数の第２電源パターン４１５が、複数の信号用配線パターン４１１ａの間に一つ置きに配置されている。しかしながら、第２電源パターン４１５は、これより多く、例えば、複数の信号用配線パターン４１１ａの間の全てに配置されてもよい。いずれにしても、第２電源パターン４１５は、３本の信号用配線パターン４１１ａが連続して並ばないように設けられる。つまり、各信号用配線パターン４１１ａの両側の少なくとも一方に、電源用ベタパターン４１２、接地用ベタパターン４１３及び第２電源パターン４１５のいずれか一つが配置されるように、第２電源パターン４１５は配置される。なお、第２電源パターン４１５は、接地用ベタパターン４１３に連続的に形成された導電パターンであってもよい。
【００３５】
第２電源パターン４１５の各々は、その先端部が第１エリア４０１を横切るように形成された第３電源パターン４１６を介して第１電源パターン４１４に接続されている。第３電源パターン４１６を破線で示したのは、接続パッド１１１に接続される配線パターンと区別するためである。第３電源パターン４１６の各々は、接続パッド１１１のいずれにも接続されることなく、互いに隣接する２つの信号用接続パッド（第１及び第２のチップパッドにそれぞれ対応する第１及び第２の接続パッド）１１１ａの間に配置されている。第３電源パターン４１６は、配線パターンと同一幅に形成されてもよいし、それより幅広に構成されてもよい。ただし、第３電源パターン４１６の幅が大きすぎると、接続パッド１１１に接続されていないことの利点が失われるので、第２電源パターン４１５の幅よりも小さくする。
【００３６】
上述したように、信号用配線パターン４１１ａの各々には、少なくとも一つの第２電源パターン４１５（又は接地用ベタパターン４１３）が近接配置されている。そして、第２電源パターン４１５は、その先端部で第３電源パターン４１６を介して第１電源パターン４１４に電気的に接続されている。この構成によれば、信号配線パターン４１１ａ間における干渉が抑制され、信号品質の劣化を防止することができる。また、接地パッドを設けずに、第３電源パターン４１６を信号用接続パッド１１１ａ間に配置するようにしたことで、信号経路の長大化を回避し、各種信号のスキューの増大も抑制することができる。
【００３７】
図５は、本発明の第１の実施例に係る半導体装置の接続パッド１１１の周辺における配線パターンを示す図である。図５では、チップパッド１０６やワイヤ１１４は、省略されている。以下、図４と異なる点ついて説明する。
【００３８】
本実施例の半導体装置には、図示のように、電源用接続パッド１１１ｂとして、互いに異なる第１及び第２の電源電圧（ＶＤＤ１，ＶＤＤ２）に対応する第１及び第２の電源用接続パッド１１１ｂ１，１１１ｂ２が設けられている。
【００３９】
第１及び第２の電源用接続パッド１１１ｂ１，１１１ｂ２に対応するように、電源用ベタパターン４１２として、第１及び第２の電源電圧（ＶＤＤ１，ＶＤＤ２）を供給する第１及び第２の電源用ベタパターン４１２ａ，４１２ｂが設けられている。
【００４０】
第１の電源用接続パッド１１１ｂ１は、電源用配線パターン４１１ｂ１を介して、第１の電源用ベタパターン４１２ａに接続される。また、第２の電源用接続パッド１１１ｂ２は、電源用配線パターン４１１ｂ２を介して、第２の電源用ベタパターン４１２ｂまたは貫通ビア４１７に接続される。
【００４１】
図５には、２つの第１の電源用ベタパターン４１２ａが示されているが、これらのパターンは、図示されない領域において、例えば、配線基板１０１の他面側で、電気的に相互に接続されている。第２の電源用ベタパターン４１２ｂについても同様である。加えて、第２の電源用ベタパターン４１２ｂは、複数の貫通ビア４１７とも電気的に接続されている。また、第１電源パターン４１４、第２電源パターン４１５（及び第３電源パターン４１６）は、接地用ベタパターン４１３と連続する導電パターンとして形成されている。
【００４２】
実際の配線パターンでは、各信号用配線パターン４１１ａは、折れ曲がり、接続パッド１１１が並ぶ第１の方向に対して概ね斜めに配置される。信号用配線パターン４１１ａの配置に合わせて、第２電源パターン４１５も概ね斜めに配置される。但し、信号用配線パターン４１１ａ及び第２電源パターン４１５の形状は任意に設定可能である。
【００４３】
各第２電源パターン４１５は、矩形ではなく多角形に形成され、できるだけ信号用配線パターン４１１ａの形状に合わせるように形成される。各第３電源パターン４１６は、対応する第２電源パターン４１５の先端付近に接続され、隣接する２つの信号用接続パッド１１１ａの間を通り、いずれの信号用接続パッド１１１ａにも接続されることなく、第１電源パターン４１４に接続される。
【００４４】
以上のように本実施例によれば、信号用配線パターン４１１ａに沿って第２導電パターンが近接配置されており、第２導電パターン４１５は比較的広い面積を占める第１電源パターン４１４（及び接地ベタパターン４１３）に接続されている。それゆえ、信号用配線パターン４１１ａ間の干渉が抑制され、信号品質の劣化が防止される。また、第２導体パターン４１５の先端部と第１電源パターン４１４との接続に、いずれの接続パッド１１１にも接続されない第３電源パターン４１６を用いるようにしたことで、信号用接続パッド１１１ａ間に電源用接続パッド１１１ｂや接地用接続パッド１１１ｃを設ける必要が無い。これにより、接続パッド１１１ｃの列の長さを短くできるので、ワイヤ１１４間の長さの差を縮小でき、信号間のスキュー増大を回避できる。
【００４５】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、種々の変形・変更が可能である。例えば、本発明はＰＯＰ構造以外の構造の半導体装置であっても、チップパッドと接続パッドの接続にワイヤが用いられる構造の半導体装置であれば適用可能である。また、本発明は半導体記憶装置以外の半導体装置にも適用可能である。
【符号の説明】
【００４６】
１０００    半導体装置
１００    上段パッケージ
１０１    配線基板
１０２    第１の半導体チップ
１０３    第２の半導体チップ
１０４    はんだボール
１０５    接着部材
１０６    チップパッド
１０６ａ    信号用チップパッド
１０６ｂ    電源用チップパッド
１０６ｃ    接地用チップパッド
１０７    接着部材
１０８    チップパッド
１０９    絶縁基材
１１０    絶縁膜
１１１    接続パッド
１１１ａ    信号用接続パッド
１１１ｂ    電源用接続パッド
１１１ｂ１    第１の電源用接続パッド
１１１ｂ２    第２の電源用接続パッド
１１１ｃ    接地用接続パッド
１１２    ランド
１１３    貫通ビア
１１４    ワイヤ
１１５    封止体
２００    下段パッケージ
２０１    配線基板
２０２    コントローラチップ
２０３    ランド
２０４    はんだボール
４０１    第１エリア
４０２    第２エリア
４０３    第３エリア
４０４    第４エリア
４１１ａ    信号用配線パターン
４１１ｂ，４１１ｂ１，４１１ｂ２    電源用配線パターン
４１１ｃ    接地用配線パターン
４１２    電源用ベタパターン
４１２ａ    第１の電源用ベタパターン
４１２ｂ    第２の電源用ベタパターン
４１３    接地用ベタパターン
４１４    第１電源パターン
４１５    第２電源パターン
４１６    第３電源パターン
４１７    貫通ビア
【図１】
2015018899.tif 000003
【図２】
2015018899.tif 000004
【図３】
2015018899.tif 000005
【図４】
2015018899.tif 000006
【図５】
2015018899.tif 000007