(57)【要約】      （修正有）【課題】基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供する。【解決手段】セラミック本体は６面体であり、誘電体層を介して本体の両端面から交互に露出するように形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、活性層の上部及び下部に形成された上部及び下部カバー層と、セラミック本体の両側端部に形成された第１及び第２の外部電極と、を含む。第１の外部電極は第１のベース電極及び第１のベース電極上に形成された第１の端子電極を含む。第２の外部電極は第２のベース電極及び上記第２のベース電極上に形成された第２の端子電極を含む。最外側の第１の内部電極はセラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビアによって第１のベース電極と連結される。最外側の第２の内部電極と第２のベース電極も同様な仕方で第２のビアによって連結される。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記セラミック本体の両端面から交互に露出するように前記誘電体層を介して形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、
前記活性層の上部及び下部に形成された上部及び下部カバー層と、
前記セラミック本体の両側端部に形成された第１及び第２の外部電極と、
を含み、
前記第１の外部電極は第１のベース電極及び前記第１のベース電極上に形成された第１の端子電極を含み、前記第２の外部電極は第２のベース電極及び前記第２のベース電極上に形成された第２の端子電極を含み、前記第１及び第２の内部電極のうち最外側の第１の内部電極は前記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビアによって前記第１のベース電極と連結され、最外側の第２の内部電極は前記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビアによって前記第２のベース電極と連結される、基板内蔵用積層セラミック電子部品。
【請求項２】
前記第１及び第２の主面に形成された前記第１の外部電極の幅と第２の外部電極の幅は異なる、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記第１及び第２のビアは前記第１の主面に伸びて形成される、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記下部カバー層は前記上部カバー層に比べて厚い厚さを有する、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記第１のビアは前記第１の主面に伸びて形成され、前記第２のビアは前記第２の主面に伸びて形成される、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２の端子電極は銅（Ｃｕ）からなる、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記第１及び第２の端子電極の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たす、請求項１から６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記第１及び第２の端子電極の表面粗度をＲａ、前記第１及び第２の端子電極の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１から７のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
前記第１及び第２の端子電極はメッキで形成される、請求項１から８のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１０】
前記セラミック本体の厚さをｔｓとしたとき、ｔｓ≦２５０μｍを満たす、請求項１から９のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１１】
絶縁基板と、
基板内蔵用積層セラミック電子部品とを備え、
前記基板内蔵用積層セラミック電子部品は、
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、
前記活性層の上部及び下部に形成された上部及び下部カバー層と、前記セラミック本体の両側端部に形成された第１及び第２の外部電極とを含み、
前記第１の外部電極は第１のベース電極及び前記第１のベース電極上に形成された第１の端子電極を含み、前記第２の外部電極は第２のベース電極及び前記第２のベース電極上に形成された第２の端子電極を含み、前記第１及び第２の内部電極のうち最外側の第１の内部電極は前記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビアによって前記第１のベース電極と連結され、最外側の第２の内部電極は前記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビアによって前記第２のベース電極と連結される
積層セラミック電子部品内蔵型印刷回路基板。
【請求項１２】
前記第１及び第２の主面に形成された前記第１の外部電極の幅と第２の外部電極の幅は異なる、請求項１１に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１３】
前記第１及び第２のビアは前記第１の主面に伸びて形成される、請求項１１または１２に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１４】
前記下部カバー層は前記上部カバー層に比べて厚い厚さを有する、請求項１１から１３のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１５】
前記第１のビアは前記第１の主面に伸びて形成され、前記第２のビアは前記第２の主面に伸びて形成される、請求項１１から１４のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１６】
前記第１及び第２の端子電極は銅（Ｃｕ）からなる、請求項１１から１５のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１７】
前記第１及び第２の端子電極の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たす、請求項１１から１６のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１８】
前記第１及び第２の端子電極の表面粗度をＲａ、前記第１及び第２の端子電極の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１１から１７のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１９】
前記第１及び第２の端子電極はメッキで形成される、請求項１１から１８のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項２０】
前記セラミック本体の厚さをｔｓとしたとき、ｔｓ≦２５０μｍを満たす、請求項１１から１９のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化につれ、印刷回路基板に実装される受動素子の実装空間が足りなくなり、これを解決するために、基板内に内蔵される部品、即ち、エンベデッド素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現しようとする研究が行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する多様な方案が提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方法として、基板材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線等を積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法等がある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層と、この複数の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板の内部に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板の配線と積層セラミック電子部品の外部電極を連結するためにレーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を開けなければならない。しかしながら、上記レーザー加工は、印刷回路基板の製造費用を大幅に増加させる要因となる。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵されなければならないため、基板の表面に実装される一般の積層セラミック電子部品とは異なり、外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）メッキ層を設ける必要がない。
【０００７】
即ち、基板内蔵用積層セラミック電子部品の外部電極は銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板内の回路と電気的に連結されるため、ニッケル／スズ（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層を上記外部電極上に設ける必要がある。
【０００８】
通常の外部電極の場合、銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）も含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
【０００９】
このような理由で、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）メッキ層を別途に形成している。
【００１０】
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣメインボード及び各種のＲＦモジュールに用いられる印刷回路基板に内蔵されるため、実装型積層セラミック電子部品と比べて製品のサイズを画期的に減少させることができる。
【００１１】
また、ＭＰＵ等の能動素子の入力端子に非常に近接した距離に配置されることができるため、導線の長さによる相互接続インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１２】
この基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係から得られる相互接続インダクタンス低減効果に過ぎず、基板内蔵用積層セラミック電子部品自体のＥＳＬ特性の改善効果は今まで達成していない。
【００１３】
通常、基板内蔵用積層セラミック電子部品においてＥＳＬを低くするためには、積層セラミック電子部品の内部の電流経路を短くする必要がある。
【００１４】
しかしながら、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）メッキ層を別途に形成することにより外部電極の内部にメッキ液が浸透する問題が生じるため、内部の電流経路を短縮するのが容易ではない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】韓国公開特許第２００６−００４７７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第１及び第２の外部電極と、を含み、上記第１の外部電極は第１のベース電極及び上記第１のベース電極上に形成された第１の端子電極を含み、上記第２の外部電極は第２のベース電極及び上記第２のベース電極上に形成された第２の端子電極を含み、上記第１及び第２の内部電極のうち最外側の第１の内部電極は上記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビアによって上記第１のベース電極と連結され、最外側の第２の内部電極は上記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビアによって上記第２のベース電極と連結される基板内蔵用積層セラミック電子部品が提供される。また、第１及び第２の内部電極のうちの最外側の内部電極は、当該内部電極により近い側の主面にまで伸びて形成されたビアによってベース電極と連結されてもよい。
【００１８】
上記第１及び第２の主面に形成された上記第１の外部電極の幅と第２の外部電極の幅は異なっても良い。
【００１９】
上記第１及び第２のビアは上記第１の主面に伸びて形成されることができる。
【００２０】
上記下部カバー層は上記上部カバー層に比べて厚い厚さを有することができる。
【００２１】
上記第１のビアは上記第１の主面に伸びて形成され、上記第２のビアは上記第２の主面に伸びて形成されることができる。
【００２２】
上記第１及び第２の端子電極は銅（Ｃｕ）からなることができる。
【００２３】
上記第１及び第２の端子電極の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。
【００２４】
上記第１及び第２の端子電極の表面粗度をＲａ、上記第１及び第２の端子電極の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００２５】
上記第１及び第２の端子電極はメッキで形成されることができる。
【００２６】
上記セラミック本体の厚さをｔｓとしたとき、ｔｓ≦２５０μｍを満たすことができる。
【００２７】
本発明の他の実施形態によれば、絶縁基板と；誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第１及び第２の外部電極と、を含み、上記第１の外部電極は第１のベース電極及び上記第１のベース電極上に形成された第１の端子電極を含み、上記第２の外部電極は第２のベース電極及び上記第２のベース電極上に形成された第２の端子電極を含み、上記第１及び第２の内部電極のうち最外側の第１の内部電極は上記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビアによって上記第１のベース電極と連結され、最外側の第２の内部電極は上記セラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビアによって上記第２のベース電極と連結される基板内蔵用積層セラミック電子部品と；を含む積層セラミック電子部品内蔵型印刷回路基板が提供される。
【００２８】
上記第１及び第２の主面に形成された上記第１の外部電極の幅と第２の外部電極の幅は異なっても良い。
【００２９】
上記第１及び第２のビアは上記第１の主面に伸びて形成されることができる。
【００３０】
上記下部カバー層は上記上部カバー層に比べて厚い厚さを有することができる。
【００３１】
上記第１のビアは上記第１の主面に伸びて形成され、上記第２のビアは上記第２の主面に伸びて形成されることができる。
【００３２】
上記第１及び第２の端子電極は銅（Ｃｕ）からなることができる。
【００３３】
上記第１及び第２の端子電極の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。
【００３４】
上記第１及び第２の端子電極の表面粗度をＲａ、上記第１及び第２の端子電極の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００３５】
上記第１及び第２の端子電極はメッキで形成されることができる。
【００３６】
上記セラミック本体の厚さをｔｓとしたとき、ｔｓ≦２５０μｍを満たすことができる。
【発明の効果】
【００３７】
本発明によれば、基板内蔵用積層セラミック電子部品の内部にビアを形成し、ビアを介して内部電極と外部電極とを連結することにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００３８】
また、本発明によれば、低インダクタンスを具現すると共に、メッキ層の表面粗度を調節して積層セラミック電子部品と基板との間の剥離現象を改善する接着特性を向上させることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【図３】本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【図４】本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【図５】本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【図６】本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【図７】本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【図８】本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００４０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００４１】
なお、図面において本発明を明確に説明するために当該説明と関連のない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、明細書全体において類似した部分には類似した図面符号を付ける。
【００４２】
基板内蔵用積層セラミック電子部品
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【００４３】
図１及び図２を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の両端面から交互に露出するように形成された複数の第１及び第２の内部電極２１、２２を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体１０の両側端部に形成された第１及び第２の外部電極３１、３２と、を含み、上記第１の外部電極３１は第１のベース電極３１ａ及び上記第１のベース電極３１ａ上に形成された第１の端子電極３１ｂを含み、上記第２の外部電極３２は第２のベース電極３２ａ及び上記第２のベース電極３２ａ上に形成された第２の端子電極３２ｂを含み、上記第１及び第２の内部電極２１、２２のうち最外側の第１の内部電極２１は上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビア２１ａ、２１ｂによって上記第１のベース電極３１ａと連結され、最外側の第２の内部電極２２は上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビア２２ａ、２２ｂによって上記第２のベース電極３２ａと連結されることができる。
【００４４】
以下では、本発明の一実施形態による積層セラミック電子部品を説明する上で、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００４５】
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。
【００４６】
本発明の一実施形態において、セラミック本体１０は、形状に特別な制限はなく、図示のように六面体形であることができる。
【００４７】
本発明の一実施形態において、セラミック本体１０は、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有し、上記第１及び第２の主面は、上記セラミック本体１０の上面及び下面とも表現される。
【００４８】
上記セラミック本体１０の厚さｔｓは２５０μｍ以下であることができる。
【００４９】
上記のようにセラミック本体１０の厚さｔｓを２５０μｍ以下にすることにより、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
【００５０】
また、上記セラミック本体１０の厚さｔｓは、上記第１の主面と第２の主面との間の距離であることができる。
【００５１】
本発明の一実施形態によれば、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００５２】
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものであることができる。
【００５３】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、例えば、４００ｎｍ以下であることができるが、特に制限されず、本発明の目的達成のために多様に調節されることができる。
【００５４】
上記のようなセラミック本体１０は、キャパシタの容量形成に寄与する部分としての活性層Ａと、上下マージン部であって活性層の上下部にそれぞれ形成された上部及び下部カバー層Ｃとで構成されることができる。
【００５５】
上記活性層Ａは、誘電体層１１を介して複数の第１及び第２の内部電極２１、２２を繰り返し積層して形成されることができる。
【００５６】
上記上部及び下部カバー層Ｃは、内部電極を含まない以外は誘電体層１１と同じ材質及び構成を有することができる。
【００５７】
上記上部及び下部カバー層Ｃは、単一の誘電体層又は二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成され、基本的に物理的又は化学的ストレスによる内部電極の損傷を防止する役割を行うことができる。
【００５８】
一方、上記第１及び第２の内部電極２１、２２は、相違する極性を有する一対の電極であり、誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
【００５９】
また、上記第１及び第２の内部電極２１、２２は、誘電体層１１の積層方向に沿って両端面から交互に露出するように形成され、中間に配置された誘電体層１１によって電気的に絶縁されることができる。
【００６０】
即ち、第１及び第２の内部電極２１、２２は、セラミック本体１０の両端面から交互に露出する部分を介して第１及び第２の外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００６１】
したがって、第１及び第２の外部電極３１、３２に電圧を印加すると、対向する第１及び第２の内部電極２１、２２の間に電荷が蓄積され、この際、積層セラミックキャパシタの静電容量は第１及び第２の内部電極２１、２２の重なり領域の面積に比例する。
【００６２】
また、上記第１及び第２の内部電極２１、２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができるが、本発明はこれに限定されるものではない。
【００６３】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。
【００６４】
本発明の一実施形態によれば、上記セラミック本体１０の両側端部には、第１及び第２の外部電極３１、３２が形成されることができる。
【００６５】
上記第１の外部電極３１は、上記第１の内部電極２１と電気的に連結される第１のベース電極３１ａと、上記第１のベース電極３１ａ上に形成される第１の端子電極３１ｂと、を含むことができる。
【００６６】
また、上記第２の外部電極３２は、上記第２の内部電極２２と電気的に連結される第２のベース電極３２ａと、上記第２のベース電極３２ａ上に形成される第２の端子電極３２ｂと、を含むことができる。
【００６７】
以下では、上記第１及び第２の外部電極３１、３２の構造についてより詳細に説明する。
【００６８】
上記第１及び第２のベース電極３１ａ、３２ａは、第１の導電性金属及びガラスを含むことができる。
【００６９】
静電容量の形成のために、上記第１及び第２の外部電極３１、３２が上記セラミック本体１０の両端面に形成され、上記第１及び第２の外部電極３１、３２に含まれる上記第１及び第２のベース電極３１ａ、３２ａが上記第１及び第２の内部電極２１、２２と電気的に連結されることができる。
【００７０】
上記第１及び第２のベース電極３１ａ、３２ａは、上記第１及び第２の内部電極２１、２２と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上の第１の導電性金属で形成されることができる。
【００７１】
上記第１及び第２のベース電極３１ａ、３２ａは、上記第１の導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
【００７２】
本発明の一実施形態によれば、上記第１及び第２の外部電極３１、３２は、上記第１及び第２のベース電極３１ａ、３２ａ上に形成される第１及び第２の端子電極３１ｂ、３２ｂを含むことができる。
【００７３】
上記第１及び第２の端子電極３１ｂ、３２ｂは、第２の導電性金属からなることができる。
【００７４】
上記第２の導電性金属は、特に制限されず、例えば、銅（Ｃｕ）であることができる。
【００７５】
通常の積層セラミックキャパシタの場合、印刷回路基板上に実装されるため、外部電極上にニッケル／スズメッキ層を形成することが一般的であった。
【００７６】
しかしながら、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、当該積層セラミックキャパシタの上記第１の外部電極３１及び第２の外部電極３２と基板の回路とが銅（Ｃｕ）材質のビア（ｖｉａ）を介して電気的に連結される。
【００７７】
したがって、本発明の一実施形態によれば、上記第１及び第２の端子電極３１ｂ、３２ｂは、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性の良い銅（Ｃｕ）からなるのが良い。
【００７８】
一方、上記第１のベース電極３１ａ及び第２のベース電極３２ａの場合も、銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）も含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
【００７９】
このような理由で、基板内蔵用積層セラミック電子部品の上記第１及び第２の端子電極３１ｂ、３２ｂは銅（Ｃｕ）からなるのが良い。
【００８０】
上記第１及び第２の端子電極３１ｂ、３２ｂは、その形成方法に特別な制限はなく、例えば、メッキによって形成されることができる。
【００８１】
本発明の一実施形態によれば、焼成後の上記第１及び第２の端子電極３１ｂ、３２ｂは銅（Ｃｕ）のみからなっており、ガラスフリットは含んでいないため、上述した基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際にガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなる問題が発生しない。
【００８２】
一方、本発明の一実施形態によれば、上記第１及び第２の内部電極２１、２２のうち最外側の第１の内部電極２１は、上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビア２１ａ、２１ｂによって上記第１のベース電極３１ａと連結され、最外側の第２の内部電極２２は、上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビア２２ａ、２２ｂによって上記第２のベース電極３２ａと連結されることができる。
【００８３】
通常の基板内蔵用積層セラミック電子部品の場合、外部電極上に銅（Ｃｕ）メッキ層を別途に形成するため、メッキ液の浸透による内部電極の損傷が発生する可能性がある。
【００８４】
よって、上部及び下部カバー層の厚さを厚く形成することにより、上記メッキ液の浸透による内部電極の損傷を防止している。
【００８５】
しかしながら、上記のように上部及び下部カバー層の厚さを厚く形成すると、基板内蔵用積層セラミック電子部品の内部の電流経路が長くなってしまうため、等価直列インダクタンス（ＥＳＬ）を低減するのが容易ではないという問題がある。
【００８６】
しかしながら、本発明の一実施形態によれば、上記第１及び第２の内部電極２１、２２のうち最外側の第１の内部電極２１を上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビア２１ａ、２１ｂによって上記第１のベース電極３１ａと連結し、最外側の第２の内部電極２２を上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビア２２ａ、２２ｂによって上記第２のベース電極３２ａと連結することにより、等価直列インダクタンス（ＥＳＬ）を低減することができる。
【００８７】
より具体的には、上記基板内蔵用積層セラミック電子部品の内部の電流経路を短縮することにより、等価直列インダクタンス（ＥＳＬ）を低減することができる。
【００８８】
通常の基板内蔵用積層セラミック電子部品の場合、電流経路は、第１の外部電極に印加された電圧によって電流がセラミック本体の第１の端面を通して第１の内部電極に移動し、第２の内部電極とセラミック本体の第２の端面を通して第２の外部電極に移動して形成される。
【００８９】
しかしながら、本発明の一実施形態のように、最外側の第１の内部電極２１と第２の内部電極２２をセラミック本体の第１及び第２の主面のうち一つ以上に伸びて形成された第１及び第２のビア２１ａ、２１ｂ、２２ａ、２２ｂによって第１及び第２のベース電極３１ａ、３２ａと連結する場合、電流経路を短縮することができる。
【００９０】
即ち、本発明の一実施形態によりセラミック本体の第１又は第２の主面を通して電流が流れる場合、セラミック本体の両端面を通して電流が流れる場合と比べて電流経路を短縮することができる。
【００９１】
上記のように電流経路が短縮されることにより、上記基板内蔵用積層セラミック電子部品の等価直列インダクタンス（ＥＳＬ）を低減させることができる。
【００９２】
一方、上記第１及び第２の端子電極３１ｂ、３２ｂの厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。
【００９３】
上記第１及び第２の端子電極３１ｂ、３２ｂの厚さｔｐは、ｔｐ≧５μｍを満たし且つ１５μｍ以下である。
【００９４】
上記のように第１及び第２の端子電極３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし且つ１５μｍ以下となるように調節することにより、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができる。
【００９５】
第１及び第２の端子電極３１ｂ、３２ｂの厚さｔｐが５μｍ未満の場合は、後述するように積層セラミック電子部品を印刷回路基板に内蔵する上で、導電性ビアホールの加工時にセラミック本体１０まで導電性ビアホールが連結される不良が発生するという問題がある。
【００９６】
第１及び第２の端子電極３１ｂ、３２ｂの厚さｔｐが１５μｍを超える場合は、第１及び第２の端子電極３１ｂ、３２ｂの応力によってセラミック本体１０にクラックが発生する可能性がある。
【００９７】
一方、図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１及び第２の端子電極３１ｂ、３２ｂの表面粗度をＲａ、上記第１及び第２の端子電極３１ｂ、３２ｂの厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００９８】
上記第１及び第２の端子電極３１ｂ、３２ｂの表面粗度（Ｒａ）が２００ｎｍ≦Ｒａ≦ｔｐを満たすように調節することにより、積層セラミック電子部品と基板との間の剥離現象を改善してクラックを防止することができる。
【００９９】
表面粗度とは、金属表面を加工するときに表面に生じる微細な凹凸の程度をいい、表面粗さともいう。
【０１００】
表面粗度は、加工に用いられる工具、加工法の適否、表面に生じたひっかき傷、錆等によって生じる。粗さの程度を示すにあたり、表面を直角に切断したときの断面に示される曲線の最低点から最高点までの距離を中心線平均粗さとし、Ｒａで表す。
【０１０１】
本発明では、上記第１及び第２の端子電極３１ｂ、３２ｂの中心線平均粗さをＲａとする。
【０１０２】
より具体的には、上記第１及び第２の端子電極３１ｂ、３２ｂの中心線平均粗さ（Ｒａ）を算出する方法では、まず、上記第１及び第２の端子電極３１ｂ、３２ｂの一表面に形成されている粗度に対して仮想の中心線をひく。
【０１０３】
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、下記式で各距離の平均値を求めて算出された値から第１及び第２の端子電極３１ｂ、３２ｂの中心線平均粗さ（Ｒａ）を算出する。
【０１０４】
【数１】
2015023274.tif 000003
【０１０５】
上記第１及び第２の端子電極３１ｂ、３２ｂの中心線平均粗さ（Ｒａ）を２００ｎｍ≦Ｒａ≦ｔｐの範囲に調節することにより、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上し、信頼性に優れた積層セラミック電子部品を具現することができる。
【０１０６】
上記第１及び第２の端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は、積層セラミック電子部品と基板との間の剥離現象の問題が生じる可能性がある。
【０１０７】
一方、上記第１及び第２の端子電極３１ｂ、３２ｂの表面粗度が第１及び第２の端子電極３１ｂ、３２ｂの厚さｔｐを超える場合は、クラックが発生する可能性がある。
【０１０８】
図３〜図７は、本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【０１０９】
上述したように、上記第１及び第２の内部電極２１、２２のうち最外側の第１の内部電極２１を上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビア２１ａ、２１ｂによって上記第１のベース電極３１ａと連結し、最外側の第２の内部電極２２を上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビア２２ａ、２２ｂによって上記第２のベース電極３２ａと連結することにより、等価直列インダクタンス（ＥＳＬ）を低減することができる。なお、上記第１及び第２のビアの形態は多様に具現可能である。
【０１１０】
図３を参照すると、上記第１及び第２の主面に形成された上記第１の外部電極３１の幅と第２の外部電極３２の幅は異なっても良い。この場合、セラミック本体１０内に形成される第１のビア２１ａ、２１ｂと第２のビア２２ａ、２２ｂとの間隔が狭くなるため、より優れた等価直列インダクタンス（ＥＳＬ）の低減効果を奏することができる。
【０１１１】
図４を参照すると、印刷回路基板内に形成される導電性ビアホールの形成位置によって、上記第１及び第２のビア２１ａ、２２ａは上記第１の主面のみに伸びて形成されることができる。
【０１１２】
図５を参照すると、上記第１及び第２のビア２１ａ、２２ａを上記第１の主面のみに伸ばして形成し、上記下部カバー層を上記上部カバー層より厚く形成することにより、基板内蔵型積層セラミック電子部品の内部の電流経路を短縮し、より優れた等価直列インダクタンス（ＥＳＬ）の低減効果を奏することができる。
【０１１３】
図６を参照すると、上記第１のビア２１ａ、２１ｂは上記第１の主面のみに伸びて形成され、第２のビア２２ａは上記第１の主面に伸びて形成され、第２のビア２２ｂ、２２ｃは第２の主面に伸びて形成されることができる。
【０１１４】
図７を参照すると、上記第１のビア２１ａ、２１ｂは上記第１の主面のみに伸びて形成され、第２のビア２２ａは上記第２の主面のみに伸びて形成されることもできる。
【０１１５】
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。
【０１１６】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は下記の通りである。まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層を形成する。
【０１１７】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製作される。
【０１１８】
次に、粒子の平均サイズが０．１〜０．２μｍのニッケル粉末を４０〜５０重量部含む内部電極用導電性ペーストを製造する。
【０１１９】
次に、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、４００〜５００層積層してセラミック本体１０を製作する。
【０１２０】
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１及び第２の内部電極２１、２２は上記セラミック本体１０の両端面にそれぞれ露出するように形成される。
【０１２１】
次に、上記セラミック本体１０の上面又は下面から最外層の内部電極までビアホールを開けて内部電極と同じニッケルペーストを充填して第１及び第２のビアを形成する。
【０１２２】
次に、上記セラミック本体１０の端部に第１の導電性金属及びガラスを含む第１のベース電極及び第２のベース電極を上記第１及び第２のビアと連結して形成する。
【０１２３】
上記第１の導電性金属は、特に制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上であれば良い。
【０１２４】
上記ガラスは、特に制限されず、通常の積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質であっても良い。
【０１２５】
上記第１及び第２のベース電極は、上記セラミック本体の端部に形成されることにより、上記第１及び第２の内部電極とそれぞれ電気的に連結されることができる。
【０１２６】
次に、上記第１のベース電極及び第２のベース電極上に第２の導電性金属からなるメッキ層を形成する。
【０１２７】
上記第２の導電性金属は、特に制限されず、例えば、銅（Ｃｕ）である。
【０１２８】
上記メッキ層は、第１及び第２の端子電極で形成されることができる。
【０１２９】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じものに関する説明は省略する。
【０１３０】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されるものではない。
【０１３１】
本発明の実施形態により基板内蔵用積層セラミック電子部品の第１及び第２の端子電極３１ｂ、３２ｂの厚さによるビア加工不良発生の有無と第１及び第２の端子電極３１ｂ、３２ｂの表面粗度による接着面剥離発生頻度を確認するために、携帯電話のマザーボード用チップ部品の通常の条件である８５℃、相対湿度８５％に積層セラミック電子部品の内蔵された基板を３０分間放置した後、それぞれの実験を行った。
【０１３２】
下記表１は、第１及び第２の端子電極３１ｂ、３２ｂの厚さによるビア加工不良発生の有無を示したものである。
【０１３３】
【表１】
2015023274.tif 000004
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１３４】
上記表１を参照すると、上記第１及び第２の端子電極３１ｂ、３２ｂの厚さが５μｍ以上の場合は、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
【０１３５】
これに対し、上記第１及び第２の端子電極３１ｂ、３２ｂの厚さが５μｍ未満の場合は、基板内のビア加工時に不良が発生する可能性があることが分かる。
【０１３６】
下記表２は、第１及び第２の端子電極３１ｂ、３２ｂの表面粗度による接着面剥離発生頻度を示したものである。
【０１３７】
【表２】
2015023274.tif 000005
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１３８】
上記表２を参照すると、上記第１及び第２の端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ以上の場合は、接着面剥離発生頻度が少ないため、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
【０１３９】
これに対し、上記第１及び第２の端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は、接着面剥離発生頻度が増加するため、信頼性に問題があることが分かる。
【０１４０】
積層セラミック電子部品内蔵型印刷回路基板
図８は、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【０１４１】
図８を参照すると、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板１００は、絶縁基板１１０と；誘電体層１１を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の両端面から交互に露出するように形成された複数の第１及び第２の内部電極２１、２２を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体１０の両側端部に形成された第１及び第２の外部電極３１、３２と、を含み、上記第１の外部電極３１は第１のベース電極３１ａ及び上記第１のベース電極３１ａ上に形成された第１の端子電極３１ｂを含み、上記第２の外部電極３２は第２のベース電極３２ａ及び上記第２のベース電極３２ａ上に形成された第２の端子電極３２ｂを含み、上記第１及び第２の内部電極２１、２２のうち最外側の第１の内部電極２１は上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第１のビア２１ａ、２１ｂによって上記第１のベース電極３１ａと連結され、最外側の第２の内部電極２２は上記セラミック本体１０の第１及び第２の主面のうち一つ以上に伸びて形成された一つ以上の第２のビア２２ａ、２２ｂによって上記第２のベース電極３２ａと連結される基板内蔵用積層セラミック電子部品と；を含むことができる。
【０１４２】
上記絶縁基板１１０は、絶縁層１２０が含まれた構造からなり、必要に応じて、図８に例示されたように多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含むことができる。上記のような絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００でもある。
【０１４３】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後、印刷回路基板１００の熱処理等のような後工程進行中の様々な過酷環境を同様に経験してしまう。
【０１４４】
特に、熱処理工程中の印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達され、積層セラミック電子部品と印刷回路基板１００との接着面にストレスを加える。
【０１４５】
積層セラミック電子部品と印刷回路基板１００との接着面に加えられたストレスが接着強度より高い場合は、接着面が剥がれる剥離不良が発生する。
【０１４６】
積層セラミック電子部品と印刷回路基板１００との接着強度は積層セラミック電子部品と印刷回路基板１００との電気化学的結合力と接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板１００との接着面の有効表面積を向上させるために積層セラミック電子部品の表面粗度を制御することにより積層セラミック電子部品と印刷回路基板１００との間の剥離現象を改善することができる。
【０１４７】
また、印刷回路基板１００に内蔵される基板内蔵用積層セラミック電子部品の表面粗度による印刷回路基板１００との接着面剥離発生頻度が確認できる。
【０１４８】
また、基板内蔵用積層セラミック電子部品の内部にビアを形成し、ビアを介して内部電極と外部電極とを連結することにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【０１４９】
その他の特徴は上述した本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板の特徴と同じであるため、ここではその説明を省略する。
【０１５０】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１５１】
１０  セラミック本体
１１  誘電体層
２１、２２  第１及び第２の内部電極
２１ａ、２１ｂ、２２ａ、２２ｂ、２２ｃ  第１及び第２のビア
３１、３２  第１及び第２の外部電極
３１ａ、３２ａ  第１及び第２のベース電極
３１ｂ、３２ｂ  第１及び第２の端子電極
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
Ａ  活性層
Ｃ  上部及び下部カバー層
【図１】
2015023274.tif 000006
【図２】
2015023274.tif 000007
【図３】
2015023274.tif 000008
【図４】
2015023274.tif 000009
【図５】
2015023274.tif 000010
【図６】
2015023274.tif 000011
【図７】
2015023274.tif 000012
【図８】
2015023274.tif 000013