(57)【要約】【課題】ＦＯ−ＷＬＰ技術を採用した半導体装置の製造において、製造歩留りの向上を図る。【解決手段】支持体の主面に形成された複数のＣｕピラーＣＰと、半導体チップの主面に形成された複数のチップ電極との接合を以下の工程により行う。支持体の主面上に封止樹脂膜を貼り付けた後、はんだＳＯＬの溶融温度よりも低い第１温度で、ＣｕピラーＣＰ上のはんだＳＯＬとチップ電極上のめっき膜ＰＬＦとを接触させる。続いてＣｕピラーＣＰとチップ電極ＰＥとの間に第１荷重を加えて、第１温度ではんだＳＯＬとめっき膜ＰＬＦとを面接触させた後、ＣｕピラーＣＰとチップ電極との間に第１荷重よりも低い第２荷重を加え、支持体および半導体チップを保持する。続いてＣｕピラーＣＰとチップ電極との間に第２荷重を加えて、はんだＳＯＬの溶融温度以上の第２温度ではんだＳＯＬを溶融する。【選択図】図２８
2015035551.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１主面に、複数の配線層と、前記複数の配線層の一部の表面に接続する複数の柱状電極と、前記複数の柱状電極のそれぞれの上面に形成されたはんだと、を有する支持体を準備する工程、
（ｂ）第２主面に、複数のチップ電極と、前記複数のチップ電極のそれぞれの上面に形成されためっき膜と、を有する半導体チップを準備する工程、
（ｃ）前記支持体の第１主面に形成された前記複数の柱状電極と、前記半導体チップの第２主面に形成された前記複数のチップ電極とを、前記はんだおよび前記めっき膜を介して接合することにより、前記支持体の第１主面に前記半導体チップを搭載する工程、
を含み、
前記（ｃ）工程には、
（ｃ１）前記支持体の第１主面上に、封止樹脂膜を貼り付ける工程、
（ｃ２）前記（ｃ１）工程の後、前記支持体の第１主面と前記半導体チップの第２主面とを対向させる工程、
（ｃ３）前記（ｃ２）工程の後、前記はんだおよび前記封止樹脂膜を前記はんだの溶融温度よりも低い第１温度で加熱しながら、前記はんだと前記めっき膜とを接触させる工程、
（ｃ４）前記（ｃ３）工程の後、前記柱状電極と前記チップ電極との間に第１荷重を加えて、前記はんだおよび前記封止樹脂膜を前記第１温度で加熱する工程、
（ｃ５）前記（ｃ４）工程の後、前記柱状電極と前記チップ電極との間に前記第１荷重よりも低い第２荷重を加えて、前記はんだおよび前記封止樹脂膜を前記第１温度で加熱する工程、
（ｃ６）前記（ｃ５）工程の後、前記柱状電極と前記チップ電極との間に前記第２荷重を加えて、前記はんだおよび前記封止樹脂膜を前記はんだの溶融温度以上の第２温度で加熱する工程、
を含む、半導体装置の製造方法。
【請求項２】
（ａ）第１主面に、複数の配線層と、前記複数の配線層の一部の表面に接続する複数の柱状電極と、前記複数の柱状電極のそれぞれの上面に形成されたはんだと、を有する支持体を準備する工程、
（ｂ）第２主面に、複数のチップ電極と、前記複数のチップ電極のそれぞれの上面に形成されためっき膜と、を有する半導体チップを準備する工程、
（ｃ）前記支持体の第１主面に形成された前記複数の柱状電極と、前記半導体チップの第２主面に形成された前記複数のチップ電極とを、前記はんだおよび前記めっき膜を介して接合することにより、前記支持体の第１主面に前記半導体チップを搭載する工程、
を含み、
前記（ｃ）工程には、
（ｃ１）前記支持体の第１主面上に、封止樹脂膜を貼り付ける工程、
（ｃ２）前記（ｃ１）工程の後、前記支持体の第１主面と前記半導体チップの第２主面とを対向させる工程、
（ｃ３）前記（ｃ２）工程の後、前記はんだおよび前記封止樹脂膜を前記はんだの溶融温度よりも低い第１温度で加熱しながら、前記はんだと前記めっき膜とを接触させる工程、
（ｃ４）前記（ｃ３）工程の後、前記柱状電極と前記チップ電極との間に第１荷重を加えて、前記はんだおよび前記封止樹脂膜を前記第１温度で加熱する工程、
（ｃ５）前記（ｃ４）工程の後、前記柱状電極と前記チップ電極との間に荷重を加えずに、前記はんだおよび前記封止樹脂膜を前記はんだの溶融温度以上の第２温度で加熱する工程、
を含む、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ５）工程における前記封止樹脂膜の流動性は、前記（ｃ１）工程における前記封止樹脂膜の流動性よりも低く、
前記（ｃ６）工程における前記封止樹脂膜の流動性は、前記（ｃ５）工程における前記封止樹脂膜の流動性よりも低い、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記（ｃ５）工程において、前記はんだの溶融と前記封止樹脂膜の硬化とを行う、半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、
前記（ｃ３）工程および前記（ｃ４）工程は、第１装置において実施され、前記（ｃ５）工程は、前記第１装置とは異なる第２装置において実施される、半導体装置の製造方法。
【請求項６】
請求項１または２記載の半導体装置の製造方法において、
前記第１温度は２２５℃以下であり、前記第２温度は２６０℃〜３００℃である、半導体装置の製造方法。
【請求項７】
請求項１または２記載の半導体装置の製造方法において、
前記（ｃ）工程の後、さらに、
（ｄ）複数の前記半導体チップが搭載された前記支持体の第１主面上を封止体により一括封止する工程、
（ｅ）前記（ｄ）工程の後、前記支持体を除去して、前記複数の配線層の裏面にそれぞれ形成された密着層を露出させる工程、
（ｆ）前記複数の密着層にそれぞれ外部端子を接続する工程、
（ｇ）前記封止体および前記封止樹脂膜を切断して、個片に切り分ける工程、
を有する、半導体装置の製造方法。
【請求項８】
（ａ）第１主面に、複数の配線層が形成された支持体を準備する工程、
（ｂ）前記複数の配線層の一部の表面に接続する複数の柱状電極、および複数の柱状突起を形成する工程、
（ｃ）前記複数の柱状電極の上面にそれぞれ第１はんだを形成し、前記複数の柱状突起の上面にそれぞれ第２はんだを形成する工程、
（ｄ）前記支持体の第１主面上に、前記複数の柱状電極、前記複数の第１はんだ、前記複数の柱状突起、および前記複数の第２はんだを埋め込むように、封止樹脂膜を貼り付ける工程、
（ｅ）第２主面に、複数のチップ電極が形成された半導体チップを準備する工程、
（ｆ）前記複数のチップ電極の上面にそれぞれめっき膜を形成する工程、
（ｇ）前記支持体の第１主面と前記半導体チップの第２主面とを対向させた後、前記柱状突起と前記柱状突起の上面に形成された前記第２はんだを用いて、前記支持体の第１主面に形成された前記複数の柱状電極と、前記半導体チップの第２主面に形成された前記複数のチップ電極との位置合わせを行う工程、
（ｈ）前記支持体の第１主面に形成された前記複数の柱状電極と、前記半導体チップの第２主面に形成された前記複数のチップ電極とを、前記第１はんだおよび前記めっき膜を介して接合することにより、前記支持体の第１主面に前記半導体チップを搭載する工程、
を含む、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｈ）工程には、
（ｈ１）前記第１はんだおよび前記封止樹脂膜を前記第１はんだの溶融温度よりも低い第１温度で加熱しながら、前記第１はんだと前記めっき膜とを接触させる工程、
（ｈ２）前記（ｈ１）工程の後、前記柱状電極と前記チップ電極との間に第１荷重を加えて、前記第１はんだおよび前記封止樹脂膜を前記第１温度で加熱する工程、
（ｈ３）前記（ｈ２）工程の後、前記柱状電極と前記チップ電極との間に前記第１荷重よりも低い第２荷重を加えて、前記第１はんだおよび前記封止樹脂膜を前記第１温度で加熱する工程、
（ｈ４）前記（ｈ３）工程の後、前記柱状電極と前記チップ電極との間に前記第２荷重を加えて、前記第１はんだおよび前記封止樹脂膜を前記第１はんだの溶融温度以上の第２温度で加熱する工程、
を含む、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｈ）工程には、
（ｈ１）前記第１はんだおよび前記封止樹脂膜を前記第１はんだの溶融温度よりも低い第１温度で加熱しながら、前記第１はんだと前記めっき膜とを接触させる工程、
（ｈ２）前記（ｈ１）工程の後、前記柱状電極と前記チップ電極との間に第１荷重を加えて、前記第１はんだおよび前記封止樹脂膜を前記第１温度で加熱する工程、
（ｈ３）前記（ｈ２）工程の後、前記柱状電極と前記チップ電極との間に荷重を加えずに、前記第１はんだおよび前記封止樹脂膜を前記第１はんだの溶融温度以上の第２温度で加熱する工程、
を含む、半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
前記第１はんだと前記第２はんだとは同一のめっき工程において形成される、半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記複数の柱状電極と前記複数の柱状突起とは同一のめっき工程において形成される、半導体装置の製造方法。
【請求項１３】
請求項８記載の半導体装置の製造方法において、
前記第２はんだの上面と前記封止樹脂膜の表面との第１距離は、１μｍ〜１１μｍである、半導体装置の製造方法。
【請求項１４】
請求項８記載の半導体装置の製造方法において、
前記複数の柱状電極の高さと前記複数の柱状突起の高さとが同じであるが、前記第１はんだの厚さと前記第２はんだの厚さとが異なる、半導体装置の製造方法。
【請求項１５】
請求項８記載の半導体装置の製造方法において、
前記複数の柱状突起の平面視における形状は円形状である、半導体装置の製造方法。
【請求項１６】
請求項８記載の半導体装置の製造方法において、
前記複数の柱状突起の平面視における形状は四角形状である、半導体装置の製造方法。
【請求項１７】
請求項８記載の半導体装置の製造方法において、
前記複数の柱状突起の平面視における形状は十字形状である、半導体装置の製造方法。
【請求項１８】
請求項８記載の半導体装置の製造方法において、
前記複数の柱状突起の平面視における形状は四葉型形状である、半導体装置の製造方法。
【請求項１９】
請求項８記載の半導体装置の製造方法において、
前記複数の柱状突起は、前記半導体チップの回路動作には寄与しない、半導体装置の製造方法。
【請求項２０】
請求項８記載の半導体装置の製造方法において、
前記（ｈ）工程の後、さらに、
（ｉ）複数の前記半導体チップが搭載された前記支持体の第１主面上を封止体により一括封止する工程、
（ｊ）前記（ｉ）工程の後、前記支持体を除去して、前記複数の配線層の裏面にそれぞれ形成された密着層を露出させる工程、
（ｋ）前記複数の密着層にそれぞれ外部端子を接続する工程、
（ｌ）前記封止体および前記封止樹脂膜を切断して、個片に切り分ける工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、例えばＦＯ−ＷＬＰ（Fan-Out Wafer Level Package）技術を採用した半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置の小型パッケージを実現する製造方法の一つとして、ＦＯ−ＷＬＰ技術がある。ＦＯ−ＷＬＰ技術では、あらかじめガラスまたはシリコン（Ｓｉ）ウエハからなる支持体の主面に再配線層（ＲＤＬ：Redistribution Layer）と柱状電極を形成し、半導体チップの主面（または回路面とも言う）に形成されたチップ電極が上記柱状電極とはんだを介して接合するように、支持体の主面上に半導体チップを配列する。続いて、樹脂封止を行い、支持体を除去した後、ダイシングにより個々のパケージに切り出すことにより、半導体装置（半導体パッケージ）が形成される。
【０００３】
例えば特開２００７−２４２８８８号公報（特許文献１）には、基板にデバイスと電極を形成したデバイス基板体と、光透過性を有するダミー基板上に剥離層を介して再配線層を形成した再配線層基板体とを一体化した後に、ダミー基板側からレーザ光を照射して剥離層を加熱し、この剥離層を界面としてダミー基板を剥離させる技術が開示されている。
【０００４】
また、特開２０１１−００３６６８号公報（特許文献２）には、第１剥離層と第１素子層とを有する第１基板と、第２剥離層と第２素子層とを有する第２基板とを中間層を介して貼り合わせた後、第１基板および第２基板を剥離する技術が開示されている。これにより、簡易な工程で２つの素子層の転写が可能となり、剥離工程の簡略化を図ることができる。
【０００５】
また、特開２０１０−００３９０８号公報（特許文献３）には、第１基板上に剥離層を形成した後、剥離層上に絶縁膜、配線膜、および薄膜素子を含む被転写体を形成する工程において、剥離層と配線膜との間に設けられた絶縁膜の厚さを規定することにより、被転写体を良好に転写することが可能となる薄膜デバイスの製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２４２８８８号公報
【特許文献２】特開２０１１−００３６６８号公報
【特許文献３】特開２０１０−００３９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＦＯ−ＷＬＰ技術では、支持体の主面に形成された柱状電極と、半導体チップの主面に形成されたチップ電極とをはんだを介して電気的に接合している。しかし、この接合工程において、はんだの形状不良およびアライメントマークの認識位置精度の低下により、製造歩留りが低下するという問題が生じていた。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態の半導体装置の製造方法によれば、支持体の主面に形成された複数の柱状電極と、半導体チップの主面に形成された複数のチップ電極との接合を以下の工程により行う。支持体の主面上に封止樹脂膜を貼り付けた後、はんだの溶融温度よりも低い第１温度で、柱状電極上のはんだとチップ電極上のめっき膜とを接触させる。続いて柱状電極とチップ電極との間に第１荷重を加えて、第１温度ではんだとめっき膜とを面接触させた後、柱状電極とチップ電極との間に第１荷重よりも低い第２荷重を加え、第１温度ではんだとめっき膜とを面接触させた状態で、支持体および半導体チップを保持する。続いて柱状電極とチップ電極との間に第２荷重を加えて、はんだの溶融温度以上の第２温度ではんだを溶融する。
【００１０】
また、一実施の形態の半導体装置の製造方法によれば、支持体の主面に形成された複数の柱状電極と、半導体チップの主面に形成された複数のチップ電極との接合を以下の工程により行う。支持体の主面に柱状電極を形成する工程において、支持体の主面に回路動作には寄与しない柱状突起を同時に形成し、さらに、柱状電極の上面にはんだを形成する工程において、柱状突起の上面にはんだを同時に形成する。そして、柱状突起とその上面に形成されたはんだを、位置合わせのアライメントマークに用いて、支持体の主面に形成された複数の柱状電極と、半導体チップの主面に形成された複数のチップ電極とを接合する。
【発明の効果】
【００１１】
一実施の形態によれば、ＦＯ−ＷＬＰ技術を採用した半導体装置の製造において、製造歩留りの向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１による複数のＣｕピラーを有する支持体の製造工程中の要部断面図である。
【図２】図１に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１３】図１２に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１４】図１３に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１５】図１４に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１６】図１５に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１７】図１６に続く、支持体の製造工程中の図１と同じ箇所の要部断面図である。
【図１８】実施の形態１による半導体チップの製造工程中の要部断面図である。
【図１９】図１８に続く、半導体チップの製造工程中の図１８と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体チップの製造工程中の図１８と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体チップの製造工程中の図１８と同じ箇所の要部断面図である。
【図２２】図２１に続く、半導体チップの製造工程中の図１８と同じ箇所の要部断面図である。
【図２３】図２２に続く、半導体チップの製造工程中の図１８と同じ箇所の要部断面図である。
【図２４】図２３に続く、半導体チップの製造工程中の図１８と同じ箇所の要部断面図である。
【図２５】実施の形態１による半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く、半導体装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図２７】図２６に続く、半導体装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図２８】実施の形態１による支持体の主面に形成されたＣｕピラーと半導体チップの主面に形成されたチップ電極とを接合する第１の接合方法を説明するグラフ図および接合部の要部断面図である。
【図２９】実施の形態１による支持体の主面に形成されたＣｕピラーと半導体チップの主面に形成されたチップ電極とを接合する第２の接合方法を説明するグラフ図および接合部の要部断面図である。
【図３０】図２７に続く、半導体装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図３１】図３０に続く、半導体装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図３２】図３１に続く、半導体装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図３３】図３２に続く、半導体装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図３４】図３３に続く、半導体装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図３５】比較例として示す支持体の主面に貼られた封止樹脂膜を説明する平面図である。
【図３６】実施の形態２による支持体の主面に貼られた封止樹脂膜を説明する平面図である。
【図３７】（ａ）および（ｂ）は、それぞれ実施の形態２によるアライメントマークの形状（円柱形状）を説明する要部平面図および要部断面図である。
【図３８】実施の形態２による位置合わせ用の柱状突起とはんだとからなるアライメントマークの上面から封止樹脂膜の表面までの距離と、アライメント精度との関係を説明するグラフ図である。
【図３９】（ａ）および（ｂ）は、それぞれ実施の形態２の第１変形例によるアライメントマークの形状（上面視における形状が四角形状）を説明する要部平面図および要部断面図である。
【図４０】（ａ）および（ｂ）は、それぞれ実施の形態２の第２変形例によるアライメントマークの形状（上面視における形状が十字形状）を説明する要部平面図および要部断面図である。
【図４１】（ａ）および（ｂ）は、それぞれ実施の形態２の第３変形例によるアライメントマークの形状（上面視における形状が四葉型形状）を説明する要部平面図および要部断面図である。
【図４２】実施の形態１による半導体装置の要部平面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。
【００１８】
（課題についての詳細な説明）
ＦＯ（Fan-Out）パッケージでは、従来、半導体チップの主面に形成されたチップ電極と配線基板の主面に形成されたパッド電極との接続には導電性ワイヤが用いられている。しかし、導電性ワイヤがアンテナとなりノイズを拾いやすいため、導電性ワイヤはアナログチップの実装には不利となっている。そこで、導電性ワイヤを用いないＦＯパッケージが検討されている。
【００１９】
導電性ワイヤを用いないＦＯパッケージの構造としては、Ｃｈｉｐ−Ｆｉｒｓｔ構造とＲＤＬ（Redistribution Layer）−Ｆｉｒｓｔ構造がある。どちらの構造も半導体チップの主面に形成されたチップ電極を再配線層を介して外部端子（例えばＢＧＡ（Ball Grid Array））に接続する構造である。
【００２０】
本発明者らは、搭載精度の点で有利であるＲＤＬ−Ｆｉｒｓｔ構造を検討しており、再配線層の微細化および高密度化、ならびにＭＣＰ（Multi Chip Package）における半導体チップ間の距離の短縮を図っている。
【００２１】
しかし、ＲＤＬ−Ｆｉｒｓｔ構造のＦＯ−ＷＬＰでは、半導体チップの主面に形成されたチップ電極と、支持体の主面に形成された再配線層に接続する柱状電極、例えばＣＰＢ（Cupper Pillar Bump：以下、Ｃｕピラーと記す）とを、はんだを介して接合するフリップチップ接続においては、以下に説明する種々の技術的課題が存在する。
【００２２】
フリップチップ接続の際には、まず、ガラスまたはシリコン（Ｓｉ）ウエハからなる支持体を準備し、その主面に複数の再配線層を形成した後、さらに、複数の再配線層の一部に電気的に接続する複数の柱状電極を形成する。続いて、複数の柱状電極を覆うように支持体の主面に半透明の封止樹脂膜、例えばＮＣＦ（Non Conductivity Film）を貼り付けた後、支持体の主面に形成された複数の柱状電極と半導体チップの主面に形成された複数のチップ電極とをそれぞれはんだを介して接合し、支持体の主面上に半導体チップを配列する。
【００２３】
支持体の主面に形成された複数の柱状電極と半導体チップの主面に形成された複数のチップ電極とをそれぞれ接合する際には、荷重に加えて、はんだを溶融し、封止樹脂膜を硬化させるための加熱処理が行われる。しかし、この荷重と加熱によりはんだが潰れて、隣り合う柱状電極が電気的に接続される虞がある。隣り合う柱状電極の間には封止樹脂膜が在るが、加熱処理の最中では封止樹脂膜は完全に硬化しておらず、樹脂が流動しているため、はんだの拡がりを防ぐことができない。
【００２４】
また、支持体の主面に形成された複数の柱状電極と半導体チップの主面に形成された複数のチップ電極とをそれぞれ接合する際には、封止樹脂膜越しに支持体の主面に形成されたアライメントマークを認識する必要がある。しかし、封止樹脂膜は半透明であるため、上記アライメントマークの認識位置精度が低くなり、支持体の主面に形成された複数の柱状電極と半導体チップの主面に形成された複数のチップ電極との合わせずれ等の問題が生じていた。
【００２５】
本実施の形態は、支持体の主面に形成された複数の柱状電極と半導体チップの主面に形成された複数のチップ電極とをはんだを介してフリップチップ接続する技術に関するものであり、特に、複数の柱状電極と複数のチップ電極とをはんだを介して接合する工程に特徴を有する。
【００２６】
ここで、再配線層とは、支持体に形成された配線層を言う。この再配線層を介して、支持体の主面に形成された電極（柱状電極）と、支持体の主面と反対側の裏面に形成された外部端子とを電気的に接続することができる。電極（柱状電極）は、半導体チップに第１ピッチで配置されたチップ電極と対向して形成され、外部端子は、実装基板に第１ピッチよりも大きい第２ピッチで配置された端子と対向して形成される。
【００２７】
また、柱状電極とは、支持体に形成された再配線層と電気的に接続し、再配線層を覆う表面保護膜から突出した、はんだより融点が高い金属からなる突起状の電極を言う。本実施の形態では、柱状電極としてＣｕピラーを例示するが、これに限定されるものではない。
【００２８】
（実施の形態１）
実施の形態１では、支持体の主面に形成された複数の柱状電極と半導体チップの主面に形成された複数のチップ電極とをそれぞれ接合するはんだ接合工程において、はんだの拡がりを防止することのできる技術について説明する。
【００２９】
実施の形態１によるＦＯ−ＷＬＰ技術を用いた半導体装置の製造方法を図１〜図３４および図４２を用いて工程順に説明する。
【００３０】
図１〜図１７は複数のＣｕピラーを有する支持体の製造工程を説明する要部断面図である。図１８〜図２４は半導体チップの製造工程を説明する要部断面図である。図２５〜図２７および図３０〜図３４は半導体装置の組立ての製造工程を説明する要部断面図である。図２８は支持体の主面に形成されたＣｕピラーと半導体チップの主面に形成されたチップ電極とを接合する第１の接合方法を説明するグラフ図および接合部の要部断面図である。図２９は支持体の主面に形成されたＣｕピラーと半導体チップの主面に形成されたチップ電極とを接合する第２の接合方法を説明するグラフ図および接合部の要部断面図である。図４２は半導体装置の要部平面図である。
【００３１】
≪支持体の製造≫
まず、図１に示すように、支持体（または支持基板、基板体とも言う）ＩＳを準備する。支持体ＩＳは、例えばガラスまたはシリコン（Ｓｉ）ウエハである。
【００３２】
次に、図２に示すように、支持体ＩＳの主面に金属膜からなる剥離層ＰＬを、例えばスパッタリング法により堆積する。
【００３３】
次に、図３に示すように、剥離層ＰＬ上に感光性の絶縁樹脂膜ＩＲＦ１を塗布する。その厚さは、例えば５μｍ程度である。
【００３４】
次に、図４に示すように、マスクＭＫ１を介して絶縁樹脂膜ＩＲＦ１を感光した後、図５に示すように、現像処理およびキュア（Cure）処理を施すことにより、剥離層ＰＬに達する複数の開口部ＣＮ１を絶縁樹脂膜ＩＲＦ１に形成する。
【００３５】
次に、図６に示すように、複数の開口部ＣＮ１の内壁も含めて、絶縁樹脂膜ＩＲＦ１上に密着層ＡＬ１およびシード層ＳＬ１を、例えばスパッタリング法により順次堆積する。密着層ＡＬ１は、例えばチタン（Ｔｉ）膜であり、その厚さは、例えば９０ｎｍ程度である。また、シード層ＳＬ１は、例えば銅（Ｃｕ）膜であり、その厚さは、例えば２５０ｎｍ程度である。
【００３６】
次に、図７に示すように、シード層ＳＬ１上にレジスト膜ＲＦ１を塗布し、続いて、感光、現像処理を施して、レジスト膜ＲＦ１をパターニングする。これにより、後の工程において再配線層が形成される領域のレジスト膜ＲＦ１が除去され、この領域のシード層ＳＬ１が露出する。
【００３７】
次に、図８に示すように、電解めっき法により、露出したシード層ＳＬ１上に銅（Ｃｕ）膜を形成して、再配線層ＲＥＬを形成する。再配線層ＲＥＬの一部は、絶縁樹脂膜ＩＲＦ１に形成した開口部ＣＮ１において、シード層ＳＬ１および密着層ＡＬ１を介して剥離層ＰＬと接している。再配線層ＲＥＬの厚さは、例えば６．５μｍ程度である。
【００３８】
次に、図９に示すように、レジスト膜ＲＦ１を除去した後、再配線層ＲＥＬが形成されていない領域に露出するシード層ＳＬ１および密着層ＡＬ１を除去する。
【００３９】
次に、図１０に示すように、再配線層ＲＥＬを覆うように、支持体ＩＳの主面上に感光性の絶縁樹脂膜ＩＲＦ２を塗布する。
【００４０】
次に、図１１に示すように、マスクＭＫ２を介して絶縁樹脂膜ＩＲＦ２を感光した後、図１２に示すように、現像処理およびキュア（Cure）処理を施すことにより、再配線層ＲＥＬの一部に達する複数の開口部ＣＮ２を絶縁樹脂膜ＩＲＦ２に形成する。
【００４１】
次に、図１３に示すように、開口部ＣＮ２の内壁も含めて、絶縁樹脂膜ＩＲＦ２上に密着層ＡＬ２およびシード層ＳＬ２を、例えばスパッタリング法により順次堆積する。密着層ＡＬ２は、例えばチタン（Ｔｉ）膜であり、その厚さは、例えば９０ｎｍ程度である。また、シード層ＳＬ２は、例えば銅（Ｃｕ）膜であり、その厚さは、例えば２５０ｎｍ程度である。
【００４２】
次に、図１４に示すように、シード層ＳＬ２上にレジスト膜ＲＦ２を塗布し、続いて、感光、現像処理を施して、レジスト膜ＲＦ２をパターニングする。これにより、後の工程においてＣｕピラーが形成される領域のレジスト膜ＲＦ２が除去され、この領域のシード層ＳＬ２が露出する。
【００４３】
次に、図１５に示すように、電解めっき法により、露出したシード層ＳＬ２上に銅（Ｃｕ）めっき膜ＣＵを形成し、さらにその上に錫銀（Ｓｎ−Ａｇ）合金めっき膜からなるはんだＳＯＬを形成する。銅（Ｃｕ）めっき膜ＣＵの厚さは、例えば５〜１０μｍ程度であり、はんだＳＯＬの厚さは、例えば５〜１５μｍ程度である。銅（Ｃｕ）めっき膜ＣＵは、密着層ＡＬ２およびシード層ＳＬ２を介して再配線層ＲＥＬの一部に電気的に接続されている。
【００４４】
次に、図１６に示すように、レジスト膜ＲＦ２を除去した後、銅（Ｃｕ）めっき膜ＣＵおよびはんだＳＯＬが形成されていない領域に露出するシード層ＳＬ２および密着層ＡＬ２を除去する。これにより、銅（Ｃｕ）めっき膜ＣＵからなるＣｕピラーＣＰを形成する。
【００４５】
次に、図１７に示すように、支持体ＩＳに対して、例えば２００〜２６０℃程度の熱処理を施すことにより、ＣｕピラーＣＰの上面のはんだＳＯＬをリフローさせて、はんだＳＯＬの形状を、その中央部が盛り上がった凸形状とする。
【００４６】
以上の工程により、複数のＣｕピラーを有する支持体ＩＳが完成する。
【００４７】
≪半導体チップの製造≫
まず、図１８に示すように、半導体ウエハＳＷを準備する。半導体ウエハＳＷの主面には、種々の半導体素子と電気的に接続された複数のチップ電極ＰＥが形成されている。これら複数のチップ電極ＰＥは、例えば多層配線のうちの最上層の配線からなる。さらに、半導体ウエハＳＷの主面は表面保護膜ＳＩに覆われており、複数のチップ電極ＰＥは、表面保護膜ＳＩにそれぞれのチップ電極ＰＥに対応して形成された開口部ＣＮ３により露出している。半導体ウエハＳＷの厚さは、例えば７２５μｍ程度である。
【００４８】
次に、図１９に示すように、複数のチップ電極ＰＥを覆うように、半導体ウエハＳＷの主面上に感光性の絶縁樹脂膜ＰＩを塗布する。
【００４９】
次に、図２０に示すように、マスクＭＫ３を介して絶縁樹脂膜ＰＩを感光した後、図２１に示すように、現像処理およびキュア（Cure）処理を施すことにより、それぞれのチップ電極ＰＥに達する複数の開口部ＣＮ４を絶縁樹脂膜ＰＩに形成する。
【００５０】
次に、図２２に示すように、無電解めっき法により、複数の開口部ＣＮ４の底面に露出したチップ電極ＰＥ上にめっき膜ＰＬＦを形成する。めっき膜ＰＬＦは、例えばニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜、および金（Ａｕ）膜を順次堆積した積層膜からなる。ニッケル（Ｎｉ）膜の厚さは、例えば２μｍ程度、パラジウム（Ｐｄ）膜の厚さは、例えば０．０８μｍ程度、金（Ａｕ）膜の厚さは、例えば０．０４μｍ程度である。
【００５１】
次に、図２３に示すように、半導体ウエハＳＷの裏面を、研削材を用いて研削することにより、半導体ウエハＳＷの厚さを所定の厚さまで薄くする。その厚さは、例えば３７０μｍ程度である。続いて、例えばダイヤモンド微粒を含有させた極薄の円形刃（ダイシングブレードとも言う）を用いて、半導体ウエハＳＷをスクライブ領域に沿って縦、横に切断する。これにより、半導体ウエハＳＷは複数の半導体チップＳＣに個片化される。
【００５２】
以上の工程により、半導体チップＳＣが完成する。
【００５３】
次に、図２４に示すように、半導体チップＳＣをボンディング・ツール（図示は省略）でピックアップした後、前述の図１〜図１７を用いて説明した製造方法により完成した、複数のＣｕピラーを有する支持体ＩＳの主面の所定の領域へ搬送する。
【００５４】
≪半導体装置の組立て≫
まず、図２５に示すように、前述の図１〜図１７を用いて説明した製造方法により完成した、複数のＣｕピラーを有する支持体ＩＳの主面上に、ＣｕピラーＣＰおよびその上面に形成されたはんだＳＯＬを覆うように、フィルム状の封止樹脂膜ＮＣを貼り付ける。封止樹脂膜ＮＣは、例えば５０％程度のフィラ−を含んでおり、半透明で、かつ半硬化性の樹脂膜である。封止樹脂膜ＮＣの厚さは、例えば２０〜３５μｍ程度である。
【００５５】
次に、図２６に示すように、半導体チップＳＣをボンディング・ツールで保持し、支持体ＩＳの上方に移動させる。そして、支持体ＩＳの主面と半導体チップＳＣの主面とを対向させて、支持体ＩＳの主面に形成された複数のＣｕピラーＣＰと、半導体チップＳＣの主面に形成された複数のチップ電極ＰＥとの位置がそれぞれ合うように、アライメント（位置制御）を行う。ＣｕピラーＣＰの上面には、はんだＳＯＬが形成されている。
【００５６】
次に、半導体チップＳＣを降下させる。半導体チップＳＣの主面に形成されたチップ電極ＰＥ上のめっき膜ＰＬＦが封止樹脂膜ＮＣに接触した後も、支持体ＩＳの主面に形成されたＣｕピラーＣＰ上のはんだＳＯＬと、半導体チップＳＣの主面に形成されたチップ電極ＰＥ上のめっき膜ＰＬＦとの物理的な接触が検知されるまで、半導体チップＳＣを降下させる。
【００５７】
この際のはんだＳＯＬの設定温度（第１設定温度）は、はんだＳＯＬが溶融しないはんだ融点よりも低い温度、例えば２２５℃以下に設定されている。なお、はんだＳＯＬは、半導体チップＳＣを保持するボンディング・ツールのヘッドを加熱することにより加熱される。従って、以下の説明において、「はんだＳＯＬの設定温度」とは上記ヘッドの設定温度のことを言い、「はんだＳＯＬの温度」とははんだＳＯＬ自体の温度を言い、両者を区別する。
【００５８】
次に、図２７に示すように、支持体ＩＳの主面に形成されたＣｕピラーＣＰ上のはんだＳＯＬと、半導体チップＳＣの主面に形成されたチップ電極ＰＥ上のめっき膜ＰＬＦとの物理的な接触が検知された後、ＣｕピラーＣＰとチップ電極ＰＥとの間に接合荷重を加える（仮固定工程）。この際、はんだＳＯＬの設定温度は、はんだ融点よりも低い温度に設定されているので、はんだＳＯＬは溶融しない。しかし、封止樹脂膜ＮＣの硬化は進み、支持体ＩＳの主面上に貼り付けたときよりも封止樹脂膜ＮＣの流動性は低くなる。ここでの封止樹脂膜ＮＣは、流動性を失った完全な固定ではなく、流動性を有した膜である。
【００５９】
続いて、はんだＳＯＬの設定温度（第２設定温度）を、はんだＳＯＬが溶融するはんだ融点以上の温度、例えば２６０〜３００℃に上昇させて、はんだＳＯＬを加熱溶融することにより、ＣｕピラーＣＰとチップ電極ＰＥとをはんだＳＯＬおよびめっき膜ＰＬＦを介して接合させて、はんだ接合部を形成する（はんだ溶融工程）。この際、はんだＳＯＬには接合荷重が加わっているが、あらかじめ、上記仮固定工程の第１設定温度により封止樹脂膜ＮＣが硬化しているので、この硬化した封止樹脂膜ＮＣにより、はんだＳＯＬの拡がりを抑えることができる。その結果、はんだＳＯＬの拡がりに起因した隣り合うＣｕピラーＣＰの電気的な接続を防止することができる。
【００６０】
ここで、前述した接合工程の詳細な一連の動作について、さらに、図２８および図２９を用いて詳細に説明する。
【００６１】
第１の接合方法を、図２８を用いて説明する。
【００６２】
第１の接合方法では、仮固定工程（以下に説明する（１）．第１工程〜（５）．第５工程）とはんだ溶融工程（以下に説明する（６）．第６工程〜（８）．第８工程）とを一つの接合装置を用いて続けて行う。
【００６３】
（１）．第１工程
まず、ボンディング・ツールに保持された半導体チップＳＣを降下させて、支持体ＩＳの主面に形成されたＣｕピラーＣＰ上のはんだＳＯＬと、半導体チップＳＣの主面に形成されたチップ電極ＰＥ上のめっき膜ＰＬＦとを徐々に近づける。そして、はんだＳＯＬとめっき膜ＰＬＦとの物理的な接触が検知された時点で、半導体チップＳＣの降下を停止する（タッチ検出）。
【００６４】
第１工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００６５】
（２）．第２工程
ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重を徐々に上げる。ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重が、接合時の第２荷重よりも高い第１荷重に達した時点で第１荷重を保持する（設定荷重到達）。これにより、はんだＳＯＬの凸形状の先端部分が潰れて、はんだＳＯＬとめっき膜ＰＬＦとは面接触する。
【００６６】
第２工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００６７】
（３）．第３工程
所定時間（第１保持時間）、はんだＳＯＬとめっき膜ＰＬＦとの間に第１荷重を加える。
【００６８】
第３工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００６９】
（４）．第４工程
上記第１保持時間経過後、ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重を徐々に下げる（抜重開始）。ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重が、接合時の第２荷重に達した時点で第２荷重を保持する（接合時の荷重到達）。
【００７０】
第４工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００７１】
（５）．第５工程
所定時間（第２保持時間）、はんだＳＯＬとめっき膜ＰＬＦとの間に、接合荷重である第２荷重を加える。
【００７２】
第５工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００７３】
上記第１工程〜第５工程の間、すなわち、はんだＳＯＬとめっき膜ＰＬＦとを面接触させるまで、はんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度に設定される。従って、はんだＳＯＬは溶融しない。しかし、封止樹脂膜ＮＣの温度もはんだＳＯＬと同じ温度、例えば２２５℃程度となるので、架橋反応が生じて、封止樹脂膜ＮＣの粘度が支持体ＩＳの主面上に貼り付けたときよりも高くなり、封止樹脂膜ＮＣの流動性が低くなる。その結果、はんだＳＯＬの周囲が流動性の低い半硬化状態の封止樹脂膜ＮＣによって固められる。ここでの封止樹脂膜ＮＣは、流動性を失った完全な固定ではなく、流動性を有した膜である。ただし、その流動性は、上述したように支持体ＩＳの主面上に貼り付けたときよりも低くなっている。
【００７４】
（６）．第６工程
ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重を第２荷重に保持した状態で、はんだＳＯＬの設定温度を徐々に上げる（ヘッド昇温開始）。はんだＳＯＬの設定温度が、はんだ融点以上の温度、例えば３００℃程度に達した時点で、はんだＳＯＬの設定温度を保持する（接合温度到達）。
【００７５】
（７）．第７工程
所定時間（第３保持時間）、ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重を第２荷重に保持し、はんだＳＯＬを加熱溶融することにより、ＣｕピラーＣＰとチップ電極ＰＥとを、はんだＳＯＬおよびめっき膜ＰＬＦを介して接合させて、はんだ接合部を形成する。
【００７６】
第７工程におけるはんだＳＯＬの設定温度（第２設定温度）は、はんだ融点以上の温度、例えば３００℃程度である。
【００７７】
この際、はんだＳＯＬは溶融し、はんだＳＯＬには第２荷重が加わっているが、あらかじめ、上記第１工程〜第５工程において、はんだＳＯＬの周囲は、半硬化状態の封止樹脂膜ＮＣによって固められているので、はんだＳＯＬの拡がりを抑えることができる。これにより、はんだＳＯＬの拡がりに起因した隣り合うＣｕピラーＣＰの電気的な接続を防止することができる。
【００７８】
なお、実施の形態を適用しない接合方法では、前述した第３工程〜第５工程がないため、はんだＳＯＬが溶融する際に、封止樹脂膜ＮＣも流動して、はんだＳＯＬが容易に拡がってしまう。そのため、はんだＳＯＬの拡がりに起因した隣り合うＣｕピラーＣＰの電気的な接続が生じてしまう。
【００７９】
（８）．第８工程
上記第３保持時間経過後、ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる第２荷重を解除し（リリース）、はんだＳＯＬの設定温度を徐々に下げる（ヘッド降温完了）。
【００８０】
上記第１工程〜第８工程を経て形成されたはんだ接合部では、はんだＳＯＬの拡がりが抑えられるので、隣り合うＣｕピラーＣＰの電気的な接続は生じない。
【００８１】
第２の接合方法を、図２９を用いて説明する。
【００８２】
前述した第１の接合方法では、仮固定工程とはんだ溶融工程とを一つの接合装置を用いて続けて行ったが、第２の接合方法では、I.仮固定工程（以下に説明する（１）．第１工程〜（４）．第４工程）を接合装置で行い、II．はんだ溶融工程（以下に説明する（５）．第５工程〜（７）．第７工程）をリフロー装置で行う。仮固定工程とはんだ溶融工程とを異なる装置で行うことにより、接合工程に掛かる時間を短縮することができる。
【００８３】
I．接合装置を用いた下記第１工程〜第４工程によって、はんだＳＯＬの仮固定を行う（仮固定工程）。
【００８４】
（１）．第１工程
まず、ボンディング・ツールに保持された半導体チップＳＣを降下させて、支持体ＩＳの主面に形成されたＣｕピラーＣＰ上のはんだＳＯＬと、半導体チップＳＣの主面に形成されたチップ電極ＰＥ上のめっき膜ＰＬＦとを徐々に近づける。そして、はんだＳＯＬとめっき膜ＰＬＦとの物理的な接触が検知された時点で、半導体チップＳＣの降下を停止する（タッチ検出）。
【００８５】
第１工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００８６】
（２）．第２工程
ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重を徐々に上げる。ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる荷重が、接合時の第２荷重よりも高い第１荷重に達した時点で第１荷重を保持する（設定荷重到達）。これにより、はんだＳＯＬの凸形状の先端部分が潰れて、はんだＳＯＬとめっき膜ＰＬＦとは面接触する。
【００８７】
第２工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００８８】
（３）．第３工程
所定時間（第１保持時間）、はんだＳＯＬとめっき膜ＰＬＦとの間に第１荷重を加える。
【００８９】
第３工程におけるはんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度である。
【００９０】
（４）．第４工程
上記第１保持時間経過後、ＣｕピラーＣＰとチップ電極ＰＥとの間に加わる第１荷重を解除する（リリース）。
【００９１】
上記第１工程〜第４工程の間、すなわち、はんだＳＯＬとめっき膜ＰＬＦとを面接触させるまで、はんだＳＯＬの設定温度（第１設定温度）は、はんだ融点よりも低い温度、例えば２２５℃程度に設定される。従って、はんだＳＯＬは溶融しない。しかし、封止樹脂膜ＮＣの温度もはんだＳＯＬと同じ温度、例えば２２５℃程度となるので、架橋反応が生じて、封止樹脂膜ＮＣの粘度が支持体ＩＳの主面上に貼り付けたときよりも高くなり、封止樹脂膜ＮＣの流動性が低くなる。その結果、はんだＳＯＬの周囲が流動性の低い半硬化状態の封止樹脂膜ＮＣによって固められる。ここでの封止樹脂膜ＮＣは、流動性を失った完全な固定ではなく、流動性を有した膜である。ただし、その流動性は、上述したように支持体ＩＳの主面上に貼り付けたときよりも低くなっている。
【００９２】
II．リフロー装置を用いた下記第５工程〜第７工程によって、はんだＳＯＬの溶融を行う（はんだ溶融工程）。
【００９３】
（５）．第５工程
はんだＳＯＬとめっき膜ＰＬＦとが仮固定されて、半導体チップＳＣが搭載された支持体ＩＳをリフロー装置へ搬送し、室温に設定されたリフロー炉内に設置する。
【００９４】
続いて、リフロー炉の温度を室温から徐々に上げる。はんだＳＯＬの設定温度が、はんだ融点以上の温度、例えば２６０℃程度に達した時点で、はんだＳＯＬの設定温度を保持する。
【００９５】
（６）．第６工程
所定時間（第２保持時間）、はんだＳＯＬを加熱溶融することにより、ＣｕピラーＣＰとチップ電極ＰＥとを、はんだＳＯＬおよびめっき膜ＰＬＦを介して接合させて、はんだ接合部を形成する。
【００９６】
第６工程におけるはんだＳＯＬの設定温度（第２設定温度）は、はんだ融点以上の温度、例えば２６０℃程度である。
【００９７】
この際、はんだＳＯＬは溶融するが、あらかじめ、上記第１工程〜第４工程において、はんだＳＯＬの周囲は、半硬化状態の封止樹脂膜ＮＣによって固められているので、はんだＳＯＬの拡がりを抑えることができる。これにより、はんだＳＯＬの拡がりに起因した隣り合うＣｕピラーＣＰの電気的な接続を防止することができる。
【００９８】
（７）．第７工程
上記第２保持時間経過後、はんだＳＯＬの設定温度を徐々に下げる。
【００９９】
前述の図２５〜図２９を用いて説明した製造工程により、支持体ＩＳの主面に形成されたＣｕピラーＣＰと半導体チップＳＣの主面に形成されたチップ電極ＰＥとを、はんだＳＯＬおよびめっき膜ＰＬＦを介して接合させることにより、支持体ＩＳの主面に複数の半導体チップＳＣを搭載する。
【０１００】
次に、図３０に示すように、複数の半導体チップＳＣが搭載された支持体ＩＳの主面上を封止体ＭＯにより一括封止する。封止体ＭＯは、低応力化を図ることを目的として、例えばフェノール系硬化剤、シリコーンゴム、および多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂からなる。
【０１０１】
次に、図３１に示すように、支持体ＩＳを除去して剥離層ＰＬを露出させる。続いて、図３２に示すように、露出した剥離層ＰＬを除去して、封止体ＭＯを有する面と反対側の面から、シード層ＳＬ１を介して再配線層ＲＥＬに接続する複数の密着層ＡＬ１を露出させる。
【０１０２】
次に、図３３に示すように、封止体ＭＯを有する面と反対側の面から露出した複数の密着層ＡＬ１にそれぞれはんだボールＰＢを配置した後、リフロー処理を行う。このリフロー処理により、はんだボールＰＢが溶融して、再配線層ＲＥＬと電気的に接続する。はんだボールＰＢは、半導体装置と実装基板との間で電気的な信号の入出力を行うための伝導経路となる。
【０１０３】
次に、図３４に示すように、例えばダイヤモンド微粒を含有する極薄の円形刃（ダイシングブレード）を用いて、絶縁樹脂膜ＩＲＦ１，ＩＲＦ２、封止樹脂膜ＮＣ、および封止体ＭＯをスクライブ領域に沿って縦、横に切断する。これにより、複数の半導体装置ＳＤに個片化される。
【０１０４】
以上の工程により、半導体装置ＳＤが完成する。
【０１０５】
図４２に、半導体装置の要部平面図を示す。図４２には、半導体チップＳＣ、ＣｕピラーＣＰ、はんだボールＰＢ、再配線層ＲＥＬ、絶縁樹脂膜ＩＲＦ１のみを示している。
【０１０６】
図４２に示すように、複数のはんだボールＰＢと複数のＣｕピラーＣＰとは、平面視において互いに重ならない位置に配置されている。これは、絶縁樹脂膜ＩＲＦ１に形成される再配線層ＲＥＬを１層で構成しているので、はんだボールＰＢとＣｕピラーＣＰとのショートを避けるためである。このため、半導体チップＳＣは、半導体装置ＳＤの中心部ではなく、中心部から偏った位置に搭載される。
【０１０７】
なお、再配線層ＲＥＬを２層以上で構成することは可能である。しかし、製造工程数および製造コストの増加が生じる。また、絶縁樹脂膜ＩＲＦ１の厚みが厚くなり、半導体装置ＳＤの薄型化の妨げになるなどの新たな課題が生じる。
【０１０８】
このように、実施の形態１であるＦＯ−ＷＬＰ技術を用いた半導体装置の製造方法によれば、支持体ＩＳの主面に形成された複数のＣｕピラーＣＰと半導体チップの主面に形成された複数のチップ電極とをそれぞれ電気的に接続するはんだ接合部において、はんだの拡がりを防ぐことができる。これにより、隣り合うＣｕピラーＣＰの電気的な接続を防止することができるので、半導体装置の製造歩留りの向上を図ることができる。
【０１０９】
（実施の形態２）
実施の形態２では、支持体の主面に形成された複数の柱状電極と半導体チップの主面に形成された複数のチップ電極とをそれぞれ接続するはんだ接合工程において、柱状電極とチップ電極との合わせずれを防止することのできる技術について説明する。
【０１１０】
実施の形態２によるＦＯ−ＷＬＰ技術を用いた半導体装置の製造方法を図３５〜図３８を用いて説明する。
【０１１１】
図３５は比較例として示す支持体の主面に貼られた封止樹脂膜を説明する平面図である。図３６は支持体の主面に貼られた封止樹脂膜を説明する平面図である。図３７（ａ）および（ｂ）はそれぞれアライメントマークの形状（円柱形状）を説明する要部平面図および要部断面図である。図３８はアライメントマークの上面から封止樹脂膜の表面までの距離とアライメント精度との関係を説明するグラフ図である。
【０１１２】
まず、比較例としての半導体装置の製造方法を図３５を用いて説明する。
【０１１３】
例えば前述した実施の形態１の半導体装置の組立て工程では（前述の図２５および図２６参照）、支持体ＩＳの主面上にフィルム状の封止樹脂膜ＮＣを貼り付け、この封止樹脂膜ＮＣを介して、半導体チップが支持体ＩＳの主面上に搭載される。
【０１１４】
図３５に示すように、比較例では、支持体ＩＳの半導体チップが搭載される領域のみに封止樹脂膜ＮＣを貼り付け、封止樹脂膜ＮＣが貼り付けられる領域以外の領域に、支持体ＩＳに半導体チップを搭載する際に用いるアライメントマークＡＭを配置していた。アライメントマークＡＭは、例えば再配線層と同一層によって形成される。この方法では、アライメントマークＡＭを精度よく認識することができるので、支持体ＩＳの主面に形成された複数のＣｕピラーと半導体チップの主面に形成された複数のチップ電極との合わせ不良は生じ難い。
【０１１５】
しかし、封止樹脂膜ＮＣの仕様変更、作業効率の向上等の要請から、支持体ＩＳの主面上の全面に封止樹脂膜ＮＣを貼り付ける方法を採用した。
【０１１６】
ところが、図３６に示すように、支持体ＩＳの主面上の全面に封止樹脂膜ＮＣを貼り付ける方法では、支持体ＩＳの主面に形成された複数のＣｕピラーと半導体チップの主面に形成された複数のチップ電極とをそれぞれ接続する際に、封止樹脂膜ＮＣ越しに支持体ＩＳの主面に形成されたアライメントマークＡＭを認識する必要がある。しかし、封止樹脂膜ＮＣは半透明であるため、アライメントマークＡＭが樹脂封止膜ＮＣに覆われると、アライメントマークＡＭの認識位置精度が低くなり、支持体ＩＳの主面に形成された複数のＣｕピラーと半導体チップの主面に形成された複数のチップ電極との合わせずれ等の問題が生じる。
【０１１７】
そこで、実施の形態２による半導体装置の製造方法では、支持体ＩＳの主面に形成された複数のＣｕピラーと半導体チップの主面に形成された複数のチップ電極とをそれぞれ電気的に接続する際のアライメントマークＡＭに、上記ＣｕピラーＣＰと同一工程で形成され、半導体チップの回路動作には寄与しない柱状突起を用いる。
【０１１８】
なお、実施の形態２によるアライメントマークＡＭは、例えば前述した実施の形態１において図１〜図１７を用いて説明したＣｕピラーＣＰおよびはんだＳＯＬと同一工程において形成される。また、実施の形態２による半導体装置の組立て工程は、例えば前述した実施の形態１において図２５〜図３４を用いて説明した半導体装置の組立て工程と同じである。よって、アライメントマークＡＭの製造および半導体装置の組立て工程についての説明は省略する。
【０１１９】
図３７（ａ）および（ｂ）に、実施の形態２によるアライメントマークの形状の一例を示す。
【０１２０】
図３７（ａ）および（ｂ）に示すように、アライメントマークＡＭは、支持体の主面に形成された位置合わせ用の柱状突起ＡＭＣＰと、その上面に形成されたはんだＳＯＬとから構成される。位置合わせ用の柱状突起ＡＭＣＰは、半導体チップの回路動作には寄与しない。位置合わせ用の柱状突起ＡＭＣＰの形状は、接合用のＣｕピラーＣＰと同一の円柱形状であり、位置合わせ用の柱状突起ＡＭＣＰの平面視における形状は円形状である。接合用のＣｕピラーＣＰおよび位置合わせ用の柱状突起ＡＭＣＰの厚さは、例えば５〜１０μｍである。
【０１２１】
ここで、接合用のＣｕピラーＣＰと同様に、位置合わせ用の柱状突起ＡＭＣＰの上面にははんだＳＯＬが形成されており、はんだＳＯＬの形状は、その中央部が盛り上がった凸形状となっている。はんだＳＯＬの最も厚い部分の厚さは、例えば５〜１５μｍである。
【０１２２】
位置合わせ用の柱状突起ＡＭＣＰと、その上面に形成されたはんだＳＯＬとからなるアライメントマークＡＭは、支持体の主面上に貼り付けられた封止樹脂膜ＮＣ内に埋め込まれており、はんだＳＯＬの頂点（最もはんだＳＯＬの厚さが厚い部分）と封止樹脂膜ＮＣの表面との間には第１距離Ｌ１を有している。封止樹脂膜ＮＣ自体の厚さＬ２は、例えば２０〜３５μｍであるが、アライメントマークＡＭが埋め込まれることにより、アライメントマークＡＭの上面と封止樹脂膜ＮＣの表面との間の第１距離Ｌ１は、封止樹脂膜ＮＣ自体の厚さＬ２よりも小さくなる。
【０１２３】
しかし、前述したように、封止樹脂膜ＮＣは、例えば５０％程度のフィラ−を含んでおり、半透明の膜である。そのため、上記第１距離Ｌ１が大きいと、アライメントマークＡＭが認識できなくなり、認識位置精度が低下する虞がある。
【０１２４】
図３８に、位置合わせ用の柱状突起とはんだとからなるアライメントマークの上面から封止樹脂膜の表面までの第１距離と、アライメント精度との関係を説明するグラフ図を示す。図３８の左縦軸は、アライメントマークの上面の最も高い位置と、封止樹脂膜の表面との間の第１距離の標準偏差（３σ）であり、図３８の右縦軸は、アライメント装置に登録してある画像と、作業対象となるアライメントマークの画像との一致率を示す。
【０１２５】
第１距離が、例えば１２μｍ以上になると、第１距離の標準偏差が大きくなり、また画像一致率のばらつきが大きくなる。一方、第１距離が１μｍよりも短くなると、アライメントマークが封止樹脂膜の表面から露出する危険性がある。従って、第１距離としては、１〜１１μｍが好ましい。
【０１２６】
このように、アライメントマークＡＭに柱状突起ＡＭＣＰを用い、アライメントマークＡＭの上面と封止樹脂膜ＮＣの表面との距離を適正に設定することにより、支持体の主面に形成された複数のＣｕピラーと半導体チップの主面に形成された複数のチップ電極とを接合する際の合わせずれを回避することができる。
【０１２７】
さらに、アライメントマークＡＭの認識位置精度を高めるためには、アライメントマークＡＭの平面視における面積を大きくする、または、アライメントマークＡＭの平面視における形状を特徴あるものとすることが望ましい。以下に、前述した円柱形状の位置合わせ用の柱状突起ＡＭＣＰと、その上面に形成されたはんだＳＯＬとからなるアライメントマークＡＭの第１、第２、および第３変形例について説明する。
【０１２８】
（アライメントマークの第１変形例）
アライメントマークの第１変形例を図３９（ａ）および（ｂ）を用いて説明する。図３９（ａ）および（ｂ）はそれぞれ第１変形例によるアライメントマークの形状（上面視における形状が四角形状）を説明する要部平面図および要部断面図である。
【０１２９】
図３９（ａ）および（ｂ）に示すように、位置合わせ用の柱状突起ＡＭＣ１の形状は、接合用のＣｕピラーＣＰ（前述の図３７参照）の円柱形状とは異なる四角柱形状であり、位置合わせ用の柱状突起ＡＭＣ１の平面視における形状は四角形状である。接合用のＣｕピラーＣＰおよび位置合わせ用の柱状突起ＡＭＣ１の厚さは、例えば５〜１０μｍである。
【０１３０】
ここで、位置合わせ用の柱状突起ＡＭＣ１の上面には、はんだＳＯＬが形成されており、はんだＳＯＬの形状は、前述した円柱形状の接合用のＣｕピラーＣＰと同様、その中央部が盛り上がった凸形状となっている。しかし、位置合わせ用の柱状突起ＡＭＣ１の平面視における形状を四角形状としたことで、リフロー処理の際に、はんだＳＯＬが表面張力により位置合わせ用の柱状突起ＡＭＣ１の中央部に集まり易くなる。その結果、位置合わせ用の柱状突起ＡＭＣ１では、前述した円柱形状の柱状突起ＡＭＣＰと比べて、はんだＳＯＬの最も厚い部分の厚さを厚くすることができる。
【０１３１】
従って、第１変形例によれば、位置合わせ用の柱状突起ＡＭＣ１の厚さを厚くできない場合でも、位置合わせ用の柱状突起ＡＭＣ１の上面に形成されるはんだＳＯＬの中央部の厚さを厚くすることができるので、アライメントマークＡＭの認識位置精度を高めることができる。この場合は、接合用のＣｕピラーＣＰの形状と位置合わせ用の柱状突起ＡＭＣ１の形状とが異なることに加えて、接合用のＣｕピラーＣＰの上面のはんだＳＯＬの中央部の厚さと、位置合わせ用の柱状突起ＡＭＣ１の上面のはんだＳＯＬの中央部の厚さとが異なる。
【０１３２】
（アライメントマークの第２変形例）
アライメントマークの第２変形例を図４０（ａ）および（ｂ）を用いて説明する。図４０（ａ）および（ｂ）はそれぞれ第２変形例によるアライメントマークの形状（上面視における形状が十字形状）を説明する要部平面図および要部断面図である。
【０１３３】
図４０（ａ）および（ｂ）に示すように、位置合わせ用の柱状突起ＡＭＣ２の形状は、接合用のＣｕピラーＣＰ（前述の図３７参照）の円柱形状とは異なり、位置合わせ用の柱状突起ＡＭＣ２の平面視における形状は十字形状である。接合用のＣｕピラーＣＰおよび位置合わせ用の柱状突起ＡＭＣ２の厚さは、例えば５〜１０μｍである。なお、十字形状の中心部には、平面視において、十字の一方向に延びる部分よりも短い辺を有する四角形状からなる柱、または平面視において、十字の一方向に延びる部分よりも短い半径を有する円形状からなる柱が形成されている。
【０１３４】
ここで、位置合わせ用の柱状突起ＡＭＣ２の上面には、はんだＳＯＬが形成されており、はんだＳＯＬの形状は、前述した円柱形状の接合用のＣｕピラーＣＰと同様、その中央部が盛り上がった凸形状となっている。しかし、位置合わせ用の柱状突起ＡＭＣ２の平面視における形状を十字形状としたことで、リフロー処理の際に、はんだＳＯＬが表面張力により位置合わせ用の柱状突起ＡＭＣ２の中央部に集まり易くなる。その結果、位置合わせ用の柱状突起ＡＭＣ２では、前述した円柱形状の柱状突起ＡＭＣＰと比べて、はんだＳＯＬの最も厚い部分の厚さを厚くすることができる。
【０１３５】
従って、第２変形例によれば、前述した第１変形例と同様、位置合わせ用の柱状突起ＡＭＣ２の厚さを厚くできない場合でも、位置合わせ用の柱状突起ＡＭＣ２の上面に形成されるはんだＳＯＬの中央部の厚さを厚くすることができるので、アライメントマークＡＭの認識位置精度を高めることができる。この場合は、接合用のＣｕピラーＣＰの形状と位置合わせ用の柱状突起ＡＭＣ２の形状が異なることに加えて、接合用のＣｕピラーＣＰの上面のはんだＳＯＬの中央部の厚さと、位置合わせ用の柱状突起ＡＭＣ２の上面のはんだＳＯＬの中央部の厚さとが異なる。
【０１３６】
（アライメントマークの第３変形例）
アライメントマークの第３変形例を図４１（ａ）および（ｂ）を用いて説明する。図４１（ａ）および（ｂ）はそれぞれ第３変形例によるアライメントマークの形状（上面視における形状が四葉型形状）を説明する要部平面図および要部断面図である。
【０１３７】
図４１（ａ）および（ｂ）に示すように、位置合わせ用の柱状突起ＡＭＣ３の形状は、接合用のＣｕピラーＣＰ（前述の図３７参照）の円柱形状とは異なり、位置合わせ用の柱状突起ＡＭＣ３の平面視における形状は四葉型形状である。接合用のＣｕピラーＣＰおよび位置合わせ用の柱状突起ＡＭＣ３の厚さは、例えば５〜１０μｍである。
【０１３８】
ここで、位置合わせ用の柱状突起ＡＭＣ３の上面には、はんだＳＯＬが形成されており、はんだＳＯＬの形状は、前述した円柱形状の接続用のＣｕピラーＣＰと同様、その中央部が盛り上がった凸形状となっている。しかし、位置合わせ用の柱状突起ＡＭＣ３の平面視における形状を四葉型形状としたことによって、はんだＳＯＬの上面が平坦となり、画像認識時において、光が反射しやすくなる。これにより、画像認識時のコントラスト差が大きくなるので、認識位置精度を向上させることができる。
【０１３９】
従って、第３変形例によれば、位置合わせ用の柱状突起ＡＭＣ３の上面に形成されたはんだＳＯＬの頂点と封止樹脂膜の表面との間の距離を短くできない場合でも、アライメントマークＡＭの認識位置精度を高めることができる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４１】
ＡＬ１，ＡＬ２  密着層
ＡＭ  アライメントマーク
ＡＭＣ１，ＡＭＣ２，ＡＭＣ３，ＡＭＣＰ  位置合わせ用の柱状突起
ＣＮ１，ＣＮ２，ＣＮ３，ＣＮ４  開口部
ＣＰ  接合用のＣｕピラー
ＣＵ  銅めっき膜
ＩＲＦ１，ＩＲＦ２  絶縁樹脂膜
ＩＳ  支持体（支持基板、基板体）
ＭＫ１，ＭＫ２，ＭＫ３  マスク
ＭＯ  封止体
ＮＣ  封止樹脂膜
ＰＢ  はんだボール
ＰＥ  チップ電極
ＰＩ  絶縁樹脂膜
ＰＬ  剥離層
ＰＬＦ  めっき膜
ＲＥＬ  再配線層
ＲＦ１，ＲＦ２  レジスト膜
ＳＣ  半導体チップ
ＳＤ  半導体装置
ＳＩ  表面保護膜
ＳＬ１，ＳＬ２  シード層
ＳＯＬ  はんだ
ＳＷ  半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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