(57)【要約】      （修正有）【課題】機械的衝撃に対する欠けや割れによる内部電極が露出する問題を回避することで、電子部品としての信頼性を向上しうる積層セラミック電子部品を提供する。【解決手段】積層セラミックコンデンサは、第１面と第１面に対向する第２面とを有し、内部にセラミック層を介して対向する第１内部電極２０と第２内部電極２２とがそれぞれ複数配設される積層セラミック素子２と、積層セラミック素子の第１面の中央部に設けられた第１外部電極と、積層セラミック素子の第１面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備える。第１内部電極と第２内部電極には、それぞれ対向する部分に第１、第２対向部２３ａ，２３ｂを有する。各内部電極の対向部の第１面側の端縁と第１面とのギャップの幅が、各内部電極の対向部の第２面側の端縁と第２面とのギャップの幅よりも小さい。【選択図】図３
2015019080.tif 000002
【特許請求の範囲】
【請求項１】
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
前記第２面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第２面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第２面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、前記第５面、前記第６面とに跨って設けられた第１外部電極と、
前記積層セラミック素子の内部に設けられ、前記第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
前記積層セラミック素子の内部に設けられ、前記第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、を備えた積層セラミック電子部品であって、
前記第２面における前記第１外部電極の長さ方向の寸法は、前記第２面における前記第２外部電極の長さ方向の寸法より大きく、
前記第１内部電極および前記第２内部電極は、前記第１内部電極と前記第２内部電極とが対向する領域に配置される対向部を、それぞれ有し、
前記第１内部電極および前記第２内部電極の前記対向部における前記第２面側の端縁と前記積層セラミック素子の前記第２面との間のギャップ領域の幅が、前記第１内部電極および前記第２内部電極の前記対向部における前記第１面側の端縁と前記積層セラミック素子の前記第１面との間のギャップ領域の幅より小さいこと、
を特徴とする、積層セラミック電子部品。
【請求項２】
前記第１外部電極が信号側電極であって、前記第２外部電極がグランド側電極であることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１外部電極がグランド側電極であって、前記第２外部電極が信号側電極であることを特徴とする、請求項１または請求項２に記載の積層セラミック電子部品。
【請求項４】
前記第１外部電極、第２外部電極が設けられた前記第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、前記第２面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、前記第２面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする請求項１ないし請求項３のいずれか一項に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。
【背景技術】
【０００２】
特許文献１（図８〜図１０）に示すように、等価直列インダクタンス（ＥＳＬ）を低くするために、積層セラミック素子の一方面の中央部に設けられた第１外部電極と、積層セラミック素子の一方面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備えた３端子の積層セラミックコンデンサが知られている。３端子とは、コンデンサの端子として、三つの端子が回路基板に電気的に接続されることを意味する。
【０００３】
このような積層セラミックコンデンサでは、積層セラミック素子の内部にセラミック層を介して対向する第１内部電極と第２内部電極とがそれぞれ複数配設される。そして、複数の第１内部電極は、積層セラミック素子の一方面における中央に設けられた第１外部電極に電気的に接続され、複数の第２内部電極は、積層セラミック素子の一方面における両端部にそれぞれ設けられた第２外部電極に電気的に接続される。そして、第１内部電極および第２内部電極の一方面側の端縁と積層セラミック素子の一方面との間にはギャップが存在し、そして第１内部電極および第２内部電極の他方面側の端縁と積層セラミック素子の第２面との間にはギャップが存在している。そして、積層セラミックコンデンサの等価直列インダクタンス（ＥＳＬ）をより低くするためには、これらのギャップの幅を小さくする必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−４６０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、積層セラミックコンデンサにおいて、上述のそれぞれのギャップの幅を小さくした場合、加工時におけるフィーダー間の搬送や吸着ノズル等を用いて回路基板に実装（マウント）する時に、積層セラミックコンデンサにおける積層セラミック素子の他方面（すなわち、第１外部電極および第２外部電極が設けられていない面）側に機械的衝撃が加わる頻度が多くなる。そのため、積層セラミックコンデンサに対するこのような機械的衝撃により、積層セラミックコンデンサにおける積層セラミック素子の他方面側において欠けや割れが生じやすくなり、その結果、積層セラミックコンデンサの内部電極が露出することで、その積層セラミックコンデンサの信頼性が低下する問題を有していた。
【０００６】
それゆえに、本発明の目的は、機械的衝撃に対する欠けや割れによる内部電極が露出する問題を回避することで電子部品としての信頼性を向上しうる積層セラミック電子部品を提供することである。
【課題を解決するための手段】
【０００７】
本発明の積層セラミック電子部品は、
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
第２面の長さ方向における一方端部と、第３面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向における他方端部と、第４面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向において、２つの第２外部電極の間に位置する部分と、第５面、第６面とに跨って設けられた第１外部電極と、
積層セラミック素子の内部に設けられ、第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
積層セラミック素子の内部に設けられ、第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、を備えた積層セラミック電子部品であって、
第２面における第１外部電極の長さ方向の寸法は、第２面における第２外部電極の長さ方向の寸法より大きく、
第１内部電極および第２内部電極の対向部における第２面側の端縁と積層セラミック素子の第２面との間のギャップ領域の幅が、第１内部電極および第２内部電極の対向部における第１面側の端縁と積層セラミック素子の第１面との間のギャップ領域の幅より小さいこと、
を特徴とする、積層セラミック電子部品である。
【０００８】
本発明によれば、積層セラミック電子部品は、第１内部電極および第２内部電極の対向部における第１面側の端縁と積層セラミック素子の第１面との間のギャップ領域の幅が、第１内部電極および第２内部電極の対向部における第２面側の端縁と積層セラミック素子の第２面との間のギャップ領域の幅より小さいことから、積層セラミック素子における第１外部電極および第２外部電極が形成されていない第２面と第１内部電極および第２内部電極との幅を厚めに形成されるので、外部電極の形成されていない面や、該面の稜部あるいは角部に対する衝撃による欠けや割れに起因する、内部電極が露出する問題を回避することができる。その結果、積層セラミック電子部品としての信頼性が向上しうる。
【０００９】
また、本発明の積層セラミック電子部品は、
第１外部電極が信号側電極であって、第２外部電極がグランド側電極であることを特徴とする積層セラミック電子部品であってもよい。あるいは、第１外部電極がグランド側電極であって、第２外部電極が信号側電極であることを特徴とする積層セラミック電子部品であってもよい。
【００１０】
さらに、本発明の積層セラミック電子部品は、
第１外部電極、第２外部電極が設けられた第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、第２面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、第２面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする積層セラミック電子部品であってもよい。
【発明の効果】
【００１１】
本発明によれば、機械的衝撃に対する欠けや割れによる内部電極が露出する問題を回避することで、電子部品としての信頼性を向上しうる積層セラミック電子部品を得ることができる。
【００１２】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る積層セラミック電子部品の一実施の形態を示す外観斜視図である。
【図２】図１に示した積層セラミック素子の斜視図である。
【図３】図２に示した積層セラミック素子の分解斜視図である。
【図４】本発明に係る積層セラミック電子部品の製造方法の一例を示すフローチャートである。
【図５】内層用セラミックグリーンシート上に形成された第１内部電極となるべき電極ペースト膜および第２内部電極となるべき電極ペースト膜の配置を示した模式平面図である。
【図６】外部電極ペーストを積層セラミック電子部品に塗布するための塗布装置を示す概略構成図である。
【図７】１回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【図８】図７に続く１回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【図９】２回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【図１０】図９に続く２回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【発明を実施するための形態】
【００１４】
本発明に係る積層セラミック電子部品の実施の形態を説明する。なお、以下の実施の形態では、積層セラミック電子部品として、積層セラミックコンデンサを例にして説明するけれども、本発明はこれに限定されるものではない。例えば、積層セラミック電子部品は、積層セラミックバリスタ、積層セラミックインダクタなどであってもよい。
【００１５】
１．積層セラミック電子部品
図１は、積層セラミック電子部品である積層セラミックコンデンサ１を示す外観斜視図である。図２は、図１に示した積層セラミック素子２の斜視図である。図３は、図２に示した積層セラミック素子２の分解斜視図である。
【００１６】
積層セラミックコンデンサ１は、略直方体の積層セラミック素子２と、積層セラミック素子２の実装面の中央部に形成された第１外部電極４と、積層セラミック素子２の実装面の左右の端部に形成された第２外部電極６，８とを備えている。
【００１７】
積層セラミック素子２は、上下の高さＴ方向に、第１面２ａと、第１面２ａに対向する第２面２ｂとを有している。また、積層セラミック素子２は、左右の長さＬ方向に、第３面２ｃと、第３面２ｃに対向する第４面２ｄとを有している。さらに、積層セラミック素子２は、前後の幅Ｗ方向に、第５面２ｅと、第５面２ｅに対向する第６面２ｆとを有している。
積層セラミックコンデンサ１は、例えば長さＬ方向の寸法が２．００ｍｍ以上２．１０ｍｍ以下であることが好ましく、高さＴ方向の寸法が０．７ｍｍ以上１．０ｍｍ以下であることが好ましく、幅Ｗ方向の寸法が１．２０ｍｍ以上１．４０ｍｍ以下であることが好ましい。
なお、積層セラミックコンデンサ１の長さＬ方向の寸法、高さＴ方向の寸法、幅Ｗ方向の寸法は、ミツトヨ製のマイクロメーターＭＤＣ−２５ＭＸを用いて測定することができる。
【００１８】
第１外部電極４は、第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６，８は、第２面２ｂの左右の両端部に、第１外部電極４を間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６は、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８は、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第２面２ｂが、積層セラミックコンデンサ１の実装面となる。積層セラミックコンデンサ１は３端子コンデンサである。
【００１９】
ここで、第１外部電極４の幅Ｂは、第２外部電極６，８の幅Ａより大きく設定されている。より具体的には、第１外部電極４の幅Ｂは、０．６３ｍｍ以上０．６７ｍｍ以下である。第２外部電極６，８の幅Ａは、０．３５ｍｍ以上０．４５ｍｍ以下である。
なお、第１の外部電極４、第２の外部電極６、８の幅は、ＮＩＫＯＮ製の測定顕微鏡ＭＭ−６０にて２０倍の倍率で積層セラミックコンデンサ１の第１面または第２面を投影して測定することができる。
【００２０】
そして、第１外部電極４は、それぞれ外部電極ペーストを１回塗布することにより厚膜形成されている。また、第２外部電極６，８は、それぞれ外部電極ペーストを２回塗布することにより厚膜形成されている。これにより、第２外部電極６，８の電極厚は第１外部電極６，８の電極厚より大きくなっている。
なお、第１外部電極４、第２外部電極６，８の厚みは、積層セラミックコンデンサ１の第５面２ｅの表面から幅方向の中央に向かって研磨することによって、第１外部電極４、第２外部電極６，８の断面を露出させ、そして、研磨によるダレを除去した後に、第１外部電極４、第２外部電極６，８の断面に投影することによって測定することができる。
【００２１】
第１外部電極４および第２外部電極６，８は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。さらに、第１外部電極４および第２外部電極６，８は、それぞれ、その表面にめっき皮膜が形成されている。めっき皮膜は、第１外部電極４および第２外部電極６，８を保護し、かつ、第１外部電極４および第２外部電極６，８のはんだ付け性を良好にする。
【００２２】
また、第１外部電極４がグランド側電極で、第２外部電極６，８が信号側電極であってもよいし、第１外部電極４が信号側電極で、第２外部電極６，８がグランド側電極であってもよい。
【００２３】
積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。
【００２４】
第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から高さＴ方向の下方に延在している第１引出部２４とを有している。第１引出部２４は、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４に電気的に接続されている。
【００２５】
そして、第１内部電極２０の対向部２３ａの第２面２ｂ側の第１端縁２３ａ１と積層セラミック素子２の第２面２ｂとの間にはギャップＧ１が設けられる。また、第１内部電極２０の対向部２３ａの第１面２ａ側の第２端縁２３ａ２と積層セラミック素子２の第１面２ａとの間にはギャップＧ２が設けられる。このギャップＧ１の幅は、ギャップＧ２の幅よりも小さく設定されている。これらギャップＧ１およびギャップＧ２の厚みは、積層セラミックコンデンサ１を幅Ｗ方向（積層方向）に研磨し、それによって現れた内部電極をＮＩＫＯＮ製のＭＭ−６０にて２０倍の倍率で投影することによって比較される。
【００２６】
第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から高さＴ方向の下方に延在している第２引出部２６と、第２対向部２３ｂの右側端部から高さＴ方向の下方に延在している第２引出部２８とを有している。第２引出部２６は、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６に電気的に接続されている。第２引出部２８は、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８に電気的に接続されている。
【００２７】
そして、第２内部電極２２の対向部２３ｂの第２面２ｂ側の第１端縁２３ｂ１と積層セラミック素子２の第２面２ｂとの間にはギャップＧ１が設けられる。また、第２内部電極２２の対向部２３ｂの第１面２ａ側の第２端縁２３ｂ２と積層セラミック素子２の第１面２ａとの間にはギャップＧ２が設けられる。このギャップＧ１の幅は、ギャップＧ２の幅よりも小さく設定されている。これらギャップＧ１およびギャップＧ２の厚みは、積層セラミックコンデンサ１を幅Ｗ方向（積層方向）に研磨し、それによって現れた内部電極をＮＩＫＯＮ製のＭＭ−６０にて２０倍の倍率で投影することによって比較される。
【００２８】
広面積の第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。第１内部電極２０および第２内部電極２２は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。また、内層用セラミック層１０および外層用セラミック層１２は、チタン酸バリウム系材料、チタン酸ストロンチウム系材料などからなる。
【００２９】
以上の構成からなる積層セラミックコンデンサ１では、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第２面２ｂ（言い換えると、実装面）に対して平行である。
【００３０】
２．積層セラミック電子部品の製造方法
次に、前述の積層セラミックコンデンサ１の製造方法を説明する。図４は、積層セラミックコンデンサ１の製造方法を示すフローチャートである。
【００３１】
工程Ｓ１で、チタン酸バリウム系材料またはチタン酸ストロンチウム系材料からなるセラミック粉末に、有機バインダ、分散剤および可塑剤などが添加されて、シート成形用スラリーが作製される。次に、シート成形用スラリーは、ドクターブレード法によって、内層もしくは外層用セラミックグリーンシートに成形される。
【００３２】
次に、工程Ｓ２で、内層用セラミックグリーンシート１０’上に、Ａｇを含有する内部電極ペーストがスクリーン印刷法で塗布され、第１内部電極２０および第２内部電極２２となるべき電極ペースト膜２０’，２２’が形成される。
【００３３】
図５は、内層用セラミックグリーンシート１０’上に形成された第１内部電極２０となるべき電極ペースト膜２０’および第２内部電極２２となるべき電極ペースト膜２２’の配置を示した模式平面図である。図５に示すように、電極ペースト膜２０’と電極ペースト膜２２’とは、内層用セラミックグリーンシート１０’上において、上下左右方向にそれぞれ交互に配置されている。そして、電極ペースト膜２０’において第１引出部２４となるべき部分、および電極ペースト膜２２’において第２引出部２６，２８となるべき部分は、いずれも下方向に向くように配置されている。
【００３４】
また、電極ペースト膜２０’と電極ペースト膜２２’との上下方向は、切断線２９ａにより切断される。この切断線２９ａは、電極ペースト膜２０’において第１引出部２４となるべき部分の先端あるいは電極ペースト膜２２’において第２引出部２６，２８となるべき部分の先端に沿うように切断される。このとき、電極ペースト膜２０’，２２’の第１引出部２４および第２引出部２６，２８側のギャップＧ１が、電極ペースト膜２０’，２２’の第１引出部２４および第２引出部２６，２８側とは反対側のギャップＧ２よりも小さくなるように切断線２９ａにより切断される。さらに、電極ペースト膜２０’と電極ペースト膜２２’との左右方向は、切断線２９ｂにより切断される。
【００３５】
次に、工程Ｓ３で、電極ペースト膜が形成された内層用セラミックグリーンシート１０’は、第１内部電極２０の電極ペースト膜２０’と第２内部電極２２の電極ペースト膜２２’とが交互になるように複数枚積層される。さらに、複数枚の外層用セラミックグリーンシートが、積層された内層用セラミックグリーンシート１０’を挟むように積層されて圧着される。この積層セラミックグリーンシートは、個々の積層セラミック素子２となるべき寸法に切断され、複数の未焼成の積層セラミック素子２とされる。
【００３６】
次に、工程Ｓ４で、未焼成の積層セラミック素子２は、脱バインダ処理された後、焼成され、焼結した積層セラミック素子２とされる。内層用および外層用セラミックグリーンシートと電極ペースト膜とは同時焼成され、内層用セラミックグリーンシート１０’は内層用セラミック層１０となり、外層用セラミックグリーンシートは外層用セラミック層１２となり、電極ペースト膜２０’は第１内部電極２０となり、電極ペースト膜２２’は第２内部電極２２となる。
【００３７】
次に、工程Ｓ５で、焼結した積層セラミック素子２の表面に、１回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。１回目の外部電極ペーストの塗布は、第１外部電極４の外部電極ペーストを塗布すると共に、第２外部電極６，８の１回目の外部電極ペーストを塗布する。
【００３８】
１回目の外部電極ペーストの塗布は、図６に示す塗布装置３０を使用してローラ転写法で行われる。塗布装置３０は、所定の間隔で配置されている一対の塗布部３２ａ，３２ｂを備えている。
ここで、積層セラミックコンデンサ１を製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおく。
【００３９】
塗布部３２ａは、塗布ローラ３４ａと、塗布ローラ３４ａに圧接したスクレーパ３６ａと、スクレーパ３６ａの上流側に配設されて塗布ローラ３４ａに圧接した転写ローラ３８ａと、ペースト槽４０ａとを備えている。同様に、塗布部３２ｂも、塗布ローラ３４ｂと、塗布ローラ３４ｂに圧接したスクレーパ３６ｂと、スクレーパ３６ｂの上流側に配設されて塗布ローラ３４ｂに圧接した転写ローラ３８ｂと、ペースト槽４０ｂとを備えている。
【００４０】
塗布ローラ３４ａの外周面には、図７に示すように、積層セラミックコンデンサ１の第１外部電極４に対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６，８に対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。図示しないけれども、塗布ローラ３４ｂの外周面にも、第１外部電極４に対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６，８に対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。
【００４１】
塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の幅は、第１外部電極４の幅と略等しい寸法に設定されている。塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの左右の端部に形成した溝４４，４８の幅は、第２外部電極６，８の幅と略等しい寸法に設定されている。溝４２，４４，４８の横断面の形状は、矩形、Ｕ形、三角形、半円形などである。
【００４２】
スクレーパ３６ａ，３６ｂは、それぞれ転写ローラ３８ａ，３８ｂによって塗布ローラ３４ａ，３４ｂの外周表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とすと同時に、溝４２，４４，４８に外部電極ペースト５０を充填させるためのものである。
【００４３】
転写ローラ３８ａ，３８ｂは、それぞれペースト槽４０ａ，４０ｂに入っている外部電極ペースト５０を取り出して、塗布ローラ３４ａ，３４ｂに供給するためのものである。
【００４４】
複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられて挟持されることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。
【００４５】
このとき、図８に示すように、塗布ローラ３４ａの溝４２，４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第２面２ｂに、第１外部電極４および第２外部電極６，８のパターン形状に合わせて転写され塗布される。すなわち、第１外部電極４の外部電極ペースト５０および第２外部電極６，８の１回目の外部電極ペースト５０が、積層セラミック素子２に付与される。この場合、溝４２の幅が溝４４，４８の幅より広いので、第１外部電極４の外部電極ペースト５０の塗布厚みは厚く、第２外部電極６，８の外部電極ペースト５０の塗布厚みは薄くなる。
【００４６】
１回目の外部電極ペースト塗布工程は、第１外部電極４の外部電極ペースト５０を塗布すると共に、第２外部電極６，８の１回目の外部電極ペースト５０を塗布するため、効率良く外部電極が形成される。
なお、キャリアテープ４２による積層セラミック素子２の搬送速度と、塗布ローラ３４ａ、３４ｂの外周速度とは略等しい速度に設定される。
【００４７】
次に、工程Ｓ６で、積層セラミック素子２に塗布された第１外部電極４の外部電極ペースト５０および第２外部電極６，８の１回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４および第２外部電極６，８の１回目の外部電極部分が形成される。このとき、第１外部電極４の電極厚みは厚く、第２外部電極６，８の電極厚みは薄い。
なお、工程Ｓ６を省略して、工程Ｓ５から直接に工程Ｓ７へ移行して、工程Ｓ８でまとめて第１外部電極４および第２外部電極６，８を焼き付けてもよい。
【００４８】
次に、工程Ｓ７で、積層セラミック素子２の表面に、２回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。２回目の外部電極ペーストの塗布は、第２外部電極６，８の２回目の外部電極ペーストのみを塗布する。
【００４９】
２回目の外部電極ペーストの塗布は、１回目の外部電極ペーストの塗布に用いた図６に示す塗布装置３０において、スクレーパ３６ａ，３６ｂを図９に示すスクレーパ３７ａ，３７ｂに置き換えたものと同様のものを使用してローラ転写法で行われる。
ここで、積層セラミックコンデンサ１を製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおく。
【００５０】
スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の横断面の形状と略等しいサイズの凸部６０が、溝４２に対応する位置に設けられている。従って、スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とし、溝４２に充填されている外部電極ペースト５０を凸部６０によって溝４２から掻き出すと共に、溝４４，４８に外部電極ペースト５０を充填させることができる。
【００５１】
複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。
【００５２】
このとき、図１０に示すように、塗布ローラ３４ａ，３４ｂの溝４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第２面２ｂに、第２外部電極６，８のパターン形状に合わせて転写され塗布される。すなわち、第２外部電極６，８の２回目の外部電極ペースト５０が、第２外部電極６，８の１回目の外部電極部分の表面上にさらに付与される。これにより、第２外部電極６，８の電極厚みは、第１外部電極４の電極厚みより大きくなる。
【００５３】
また、第１外部電極４は、塗布ローラ３４ａの溝４２にその一部が収容されるので、積層セラミック素子２の姿勢が良くなり、塗布精度が良くなる。
【００５４】
次に、工程Ｓ８で、積層セラミック素子２に塗布された第２外部電極６，８の２回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４および第２外部電極６，８の２回目の外部電極部分が形成される。こうして、第２外部電極６，８の電極厚が第１外部電極４の電極厚より大きく形成される。
【００５５】
次に、工程Ｓ９で、第１外部電極４および第２外部電極６，８のそれぞれの表面に、湿式めっきによってＮｉめっき、Ｓｎめっきが順に形成される。こうして、積層セラミックコンデンサ１が得られる。
【００５６】
３．本実施の形態の効果
本実施の形態によれば、第１内部電極２０の対向部２３ａの第２面２ｂ側の第１端縁２３ａ１と積層セラミック素子２の第２面２ｂとの間に設けられるギャップＧ１の幅が、第１内部電極２０の対向部２３ａの第１面２ａ側の第２端縁２３ａ２と積層セラミック素子２の第１面２ａとの間に設けられるギャップＧ２の幅よりも小さく設定されており、かつ、第２内部電極２２の対向部２３ｂの第２面２ｂ側の第１端縁２３ｂ１と積層セラミック素子２の第２面２ｂとの間に設けられるギャップＧ１の幅が、第２内部電極２２の対向部２３ｂの第１面２ａ側の第２端縁２３ｂ２と積層セラミック素子２の第１面２ａとの間に設けられるギャップＧ２の幅よりも小さく設定されているので、積層セラミック素子２の第１面２ａや該第１面２ａの稜部あるいは角部等に対する機械的衝撃による欠けや割れに起因する、内部電極が露出する問題を回避することができる。その結果、積層セラミックコンデンサの電子部品としての信頼性が向上しうる。
【００５７】
なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。
【符号の説明】
【００５８】
１  積層セラミックコンデンサ
２  積層セラミック素子
２ａ  第１面
２ｂ  第２面
２ｃ  第３面
２ｄ  第４面
２ｅ  第５面
２ｆ  第６面
４  第１外部電極
６，８  第２外部電極
１０  内層用セラミック層
１２  外層用セラミック層
２０  第１内部電極
２２  第２内部電極
２３ａ  第１対向部
２３ｂ  第２対向部
２３ａ１，２３ｂ１  第１端縁
２３ａ２，２３ｂ２  第２端縁
２４  第１引出部
２６，２８  第２引出部
２９ａ，２９ｂ  切断線
３０  塗布装置
３２ａ，３２ｂ  塗布部
３４ａ，３４ｂ  塗布ローラ
３６ａ，３６ｂ，３７ａ，３７ｂ  スクレーパ
３８ａ，３８ｂ  転写ローラ
４０ａ，４０ｂ  ペースト槽
４２，４４，４８  溝
５０  外部電極ペースト
５２  塗布ローラの回転軸
６０  凸部
Ｌ  長さ
Ｔ  高さ
Ｗ  幅
Ａ  第２外部電極の幅
Ｂ  第１外部電極の幅
Ｇ１，Ｇ２  ギャップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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