(57)【要約】【課題】送信側及び受信側で新規にコマンドを作成することなく、パケットデータにおける送信順序と受信順序の入れ替わりを防止する。【解決手段】パケットデータ整列回路部８８は、受信したパケットデータを、受信バッファ４４Ａへ一時的に格納する前に、再送データを抽出して通常送信の際の適正な順序に並べ替える。「Ｗ４」の再送データ受信前に「Ｗ５」を受信した場合、「Ｎａｃｋ４」で受信０バッファ「Ａ」１０２Ａはクリアされず、「Ｗ５」は受信０バッファ「Ｂ」１０２Ｂに待機となり、この間に、再送された「Ｗ４」が、受信１バッファ１００を介して、「Ｗ５」を追い越して、バッファセル１０４へ送出される。「Ｗ４」が正常であると、Ａｃｋ信号に基づき、受信０バッファ「Ａ」１０２Ａとバッファセル１０４がクリアされ、受信０バッファ「Ｂ」１０２Ｂに一時格納された「Ｗ５」が、受信０バッファ「Ａ」１０２Ａ→バッファセル１０４へと転送される。【選択図】図５
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【特許請求の範囲】
【請求項１】
送信側に設けられた送信側通信機能に基づいて一定間隔毎に送信されるパケットデータを受信する受信機能、及び前記送信側へ少なくとも正常又は再送信を要求する異常の応答信号を返信する返信機能を備えた通信制御手段と、
前記再送信以外の通常送信によって受信したパケットデータと、前記再送信によって受信したパケットデータと、を区別して格納し、格納されたパケットデータを次工程へ送出する場合に、前記再送信によって入れ替わったパケットデータの受信順序を調整する調整手段と、
を有する通信制御装置。
【請求項２】
送信側に設けられた送信側通信機能に基づいて一定間隔毎に送信されるパケットデータを受信する受信機能、及び前記送信側へ少なくとも正常又は再送信を要求する異常の応答信号を返信する返信機能を備えた通信制御手段と、
前記再送信以外の通常送信によって受信したパケットデータを格納する通常送信用バッファと、前記再送信によって受信したパケットデータを格納する再送信用バッファとを備え、それぞれ格納したパケットデータを次工程へ送出すると共に、通常送信用バッファにおいてはと格納領域が２段以上設けられ先入れ先出し方式に基づき格納領域をシフトさせて次工程へ送出する送出制御手段と、
前記送出制御手段で送出したパケットデータを、前記通常送信用バッファ又は前記再送信用バッファから削除して次のパケットデータの格納を許可すると共に、前記通常送信用バッファの最下流段の格納領域に格納されたパケットデータが、前記再送信の原因となるパケットデータの場合には、次工程へ送出せずに削除する削除手段と、
前記再送信用バッファに格納されたパケットデータが次工程へ送出するまでは、前記通常送信用バッファの最下流段の格納領域に格納されている、前記異常の応答信号の要因となるパケットデータの削除を禁止する禁止手段と、
を有する通信制御装置。
【請求項３】
前記送出制御手段が、
前記受信したパケットデータが、通常送信か再送信かを判定する送信種判定手段と、
前記判定手段での判定結果に基づき、前記パケットデータの書き込み先を、前記通常送信用バッファ又は前記再送信用バッファの何れかに指定する指定手段と、
前記応答信号が正常か異常かを判定する応答信号判定手段と、
前記削除手段及び前記禁止手段の実行を制御して、前記応答信号判定手段での判定結果が、正常の応答信号の場合は前記通常送信用バッファ及び前記再送信用バッファの両方のパケットデータを削除し、異常の応答信号の場合は前記再送信用バッファのパケットデータを削除するように指示する削除指示手段と、
を備える請求項２記載の通信制御装置。
【請求項４】
少なくとも受信した画像情報に基づいて前記記録用紙へ画像を形成する画像形成部と、
前記画像形成部による画像形成処理を制御する画像形成制御部と、
前記画像形成制御部に対して、配線数がパラレル通信回線よりも少ないシリアル通信回線を介して接続され、前記受信した画像情報を前記画像形成制御部へ送信する主制御部と、
前記主制御部が送信側、前記画像形成制御部が受信側とされ、一定間隔毎に前記シリアル通信回線を介してパケットデータを受信する受信側から正常又は異常の応答信号を送信側へ返信し、異常の応答信号を受けた送信側は、該当するパケットデータを前記一定間隔の送信に割り込ませて再送信する通信手順を制御する通信制御手段と、
前記再送信以外の通常送信によって受信したパケットデータと、前記再送信によって受信したパケットデータと、を区別して格納し、格納されたパケットデータを次工程へ送出する場合に、前記再送信によって受信順序が入れ替わったパケットデータの順序を調整する調整手段と、
を有する画像処理装置。
【請求項５】
一定間隔毎にパケットデータを受信し、
再送信以外の通常送信によって受信したパケットデータを通常送信用バッファに格納し、再送信によって受信したパケットデータを再送信用バッファに格納し、
それぞれ格納したパケットデータを次工程へ送出すると共に、通常送信用バッファにおいてはと格納領域が２段以上設けられ先入れ先出し方式に基づき格納領域をシフトさせて次工程へ送出し、
送出したパケットデータを、前記通常送信用バッファ又は前記再送信用バッファから削除すると共に、前記通常送信用バッファの最下流段の格納領域に格納されたパケットデータが、前記再送信の原因となるパケットデータの場合には、次工程へ送出せずに削除して次のパケットデータの格納を許可することを原則とし、
例外として、前記再送信用バッファに格納されたパケットデータが次工程へ送出するまでは、前記通常送信用バッファの最下流段の格納領域に格納されている、前記異常の応答信号の要因となるパケットデータの削除を禁止する、
ことを実行させる転送制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信制御装置、画像処理装置、転送制御プログラムに関する。
【背景技術】
【０００２】
制御系を総括するＣＰＵを備えたマスター通信制御部と、機器の動作を制御するスレーブ側通信制御部との間を、シリアル通信を介して接続する場合、送信側であるマスター通信制御部から送信したコマンド（パケットデータ）に対して、受信側であるスレーブ通信制御部では、正常に受信した場合はＡｃｋ信号を返信し、エラー等に基づく再送要求の場合はＮａｃｋ信号を返信することで、通信プロトコルを進行させるシステムがある。
【０００３】
一方で、Ａｃｋ信号又はＮａｃｋ信号を確認せずに、送信側であるマスター通信制御部から、予め定めた間隔で受信側であるスレーブ通信制御部へコマンド（パケットデータ）を送信するシステムがある。
【０００４】
特許文献１には、短い周期で一定量のデータを必ず伝送し終わらなければならない、というような同期転送の制約が強い用途においても、低コスト、かつ、少ない再送オーバーヘッドでエラー発生時の処理を効率よく処理することができるデータ通信装置、画像処理システム及びデータ通信方法が提案されている。
【０００５】
また、特許文献２には、データ通信を適切かつ効率的に行うデータ通信装置が提案されており、例えば、パケットが正常転送できなかった場合にパケットを所定の時間経過後に再送信するデータ通信を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２０４２４５号公報
【特許文献２】特開２０１１−３９８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、送信側及び受信側で新規にコマンドを作成することなく、パケットデータにおける送信順序と受信順序の入れ替わりを防止することができる通信制御装置、画像処理装置、転送制御プログラムを得ることが目的である。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、送信側に設けられた送信側通信機能に基づいて一定間隔毎に送信されるパケットデータを受信する受信機能、及び前記送信側へ少なくとも正常又は再送信を要求する異常の応答信号を返信する返信機能を備えた通信制御手段と、前記再送信以外の通常送信によって受信したパケットデータと、前記再送信によって受信したパケットデータと、を区別して格納し、格納されたパケットデータを次工程へ送出する場合に、前記再送信によって入れ替わったパケットデータの受信順序を調整する調整手段と、を有している。
【０００９】
請求項２に記載の発明は、送信側に設けられた送信側通信機能に基づいて一定間隔毎に送信されるパケットデータを受信する受信機能、及び前記送信側へ少なくとも正常又は再送信を要求する異常の応答信号を返信する返信機能を備えた通信制御手段と、前記再送信以外の通常送信によって受信したパケットデータを格納する通常送信用バッファと、前記再送信によって受信したパケットデータを格納する再送信用バッファとを備え、それぞれ格納したパケットデータを次工程へ送出すると共に、通常送信用バッファにおいてはと格納領域が２段以上設けられ先入れ先出し方式に基づき格納領域をシフトさせて次工程へ送出する送出制御手段と、前記送出制御手段で送出したパケットデータを、前記通常送信用バッファ又は前記再送信用バッファから削除して次のパケットデータの格納を許可すると共に、前記通常送信用バッファの最下流段の格納領域に格納されたパケットデータが、前記再送信の原因となるパケットデータの場合には、次工程へ送出せずに削除する削除手段と、前記再送信用バッファに格納されたパケットデータが次工程へ送出するまでは、前記通常送信用バッファの最下流段の格納領域に格納されている、前記異常の応答信号の要因となるパケットデータの削除を禁止する禁止手段と、を有している。
【００１０】
請求項３に記載の発明は、前記請求項２に記載の発明において、前記送出制御手段が、前記受信したパケットデータが、通常送信か再送信かを判定する送信種判定手段と、前記判定手段での判定結果に基づき、前記パケットデータの書き込み先を、前記通常送信用バッファ又は前記再送信用バッファの何れかに指定する指定手段と、前記応答信号が正常か異常かを判定する応答信号判定手段と、前記削除手段及び前記禁止手段の実行を制御して、前記応答信号判定手段での判定結果が、正常の応答信号の場合は前記通常送信用バッファ及び前記再送信用バッファの両方のパケットデータを削除し、異常の応答信号の場合は前記再送信用バッファのパケットデータを削除するように指示する削除指示手段と、を備える。
【００１１】
請求項４に記載の発明は、少なくとも受信した画像情報に基づいて前記記録用紙へ画像を形成する画像形成部と、前記画像形成部による画像形成処理を制御する画像形成制御部と、前記画像形成制御部に対して、配線数がパラレル通信回線よりも少ないシリアル通信回線を介して接続され、前記受信した画像情報を前記画像形成制御部へ送信する主制御部と、前記主制御部が送信側、前記画像形成制御部が受信側とされ、一定間隔毎に前記シリアル通信回線を介してパケットデータを受信する受信側から正常又は異常の応答信号を送信側へ返信し、異常の応答信号を受けた送信側は、該当するパケットデータを前記一定間隔の送信に割り込ませて再送信する通信手順を制御する通信制御手段と、前記再送信以外の通常送信によって受信したパケットデータと、前記再送信によって受信したパケットデータと、を区別して格納し、格納されたパケットデータを次工程へ送出する場合に、前記再送信によって受信順序が入れ替わったパケットデータの順序を調整する調整手段と、を有する画像処理装置である。
【００１２】
請求項５に記載の発明は、一定間隔毎にパケットデータを受信し、再送信以外の通常送信によって受信したパケットデータを通常送信用バッファに格納し、再送信によって受信したパケットデータを再送信用バッファに格納し、それぞれ格納したパケットデータを次工程へ送出すると共に、通常送信用バッファにおいてはと格納領域が２段以上設けられ先入れ先出し方式に基づき格納領域をシフトさせて次工程へ送出し、送出したパケットデータを、前記通常送信用バッファ又は前記再送信用バッファから削除すると共に、前記通常送信用バッファの最下流段の格納領域に格納されたパケットデータが、前記再送信の原因となるパケットデータの場合には、次工程へ送出せずに削除して次のパケットデータの格納を許可することを原則とし、例外として、前記再送信用バッファに格納されたパケットデータが次工程へ送出するまでは、前記通常送信用バッファの最下流段の格納領域に格納されている、前記異常の応答信号の要因となるパケットデータの削除を禁止する、ことを実行させる転送制御プログラムである。
【発明の効果】
【００１３】
請求項１記載の発明によれば、送信側及び受信側で新規にコマンドを作成することなく、パケットデータにおける送信順序と受信順序の入れ替わりを防止することができる。
【００１４】
請求項２記載の発明によれば、送信側及び受信側で新規にコマンドを作成することなく、パケットデータにおける送信順序と受信順序の入れ替わりを防止することができる。
【００１５】
請求項３に記載の発明によれば、パケットデータの削除可否に、既存の応答信号を利用することができる
請求項４記載の発明によれば、送信側及び受信側で新規にコマンドを作成することなく、パケットデータにおける送信順序と受信順序の入れ替わりを防止することができる。
【００１６】
請求項５記載の発明によれば、送信側及び受信側で新規にコマンドを作成することなく、パケットデータにおける送信順序と受信順序の入れ替わりを防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施の形態に係る画像形成装置の制御装置の概略を示すブロック図である。
【図２】本実施の形態に係る制御装置の内、主制御部の概略を示すブロック図である。
【図３】本実施の形態に係る制御装置の内、機器制御部の概略を示すブロック図である。
【図４】（Ａ）は本実施の形態に係るパケットデータの一例を示すフォーマット図、（Ｂ）はパケットフォーマットの内のヘッダー領域の詳細を示すフォーマット図、（Ｃ）はヘッダー領域の内のＣＳ領域のデータ展開図、（Ｄ）はヘッダー領域の内のＣｏｄｅ領域のデータ展開図、（Ｅ）はヘッダー領域の内のＳＰ領域のデータ展開図である。
【図５】本実施の形態に係るスレーブ側通信制御部の設けられたパケットデータ整列回路の概略を示すブロック図である。
【図６】本実施の形態に係るマスター側通信制御部とスレーブ側通信制御との間のパケットデータの通信プロトコルを示すタイミングチャートである。
【図７】本実施の形態に係る画像形成部で実行される、モータロック設定制御ルーチンを示すフローチャートである。
【発明を実施するための形態】
【００１８】
図１は、本実施の形態に係る画像形成装置の制御装置１０の構成例を示す図である。この制御装置１０は、マスターとしての主制御部１２及びスレーブとしての機器制御部１４がシリアルバス１６を介して接続されている。
【００１９】
シリアルバス１６は、主制御部１２から見て機器制御部１４への送信用となる信号線Ｔｘ、及び主制御部１２から見て機器制御部１４からの受信用となる信号線Ｒｘを備えた全二重の伝送路である（例えば、ＬＶＤＳ（Low Voltage Differential Signaling）。
【００２０】
主制御部１２は、ＣＰＵ制御部１８とマスター側通信制御部２０を備えている。
【００２１】
また、機器制御部１４は、マシンコントローラ２２とスレーブ側通信制御部２４を備えている。
【００２２】
ＣＰＵ制御部１８は、ＣＰＵ２６とＣＰＵ・Ｉ／Ｆ２８を備えている。ＣＰＵ１８は、画像形成を含み、画像読取、ＦＡＸ送受信等のその他の画像処理全般を一括して制御する。本実施の形態における画像形成においては、当該画像形成を実行するための画像データの送受信、並びに画像形成を実行するための制御を司るものであり、ＣＰＵ・Ｉ／Ｆ２８を介して、マスター側通信制御部２０のシリアルバス制御部３０と接続されている。
【００２３】
マスター側通信制御部２０は、前記シリアルバス制御部３０に加え、第１のバッファ３２、第２のバッファ３４、Ｔｘ用シリアライザ・デシリアライザ制御部（ＴｘＳＥＲＤＥＳ）３６、Ｒｘ用シリアライザ・デシリアライザ制御部（ＲｘＳＥＲＤＥＳ）３８を備えた、これらは接続するデータバスやコントロールバス等のバス３９によって、相互に接続されている。
【００２４】
シリアルバス制御部３０は、図示しない記憶部に記憶されたプログラムを実行し、画像形成処理全般を制御する（詳細後述、図２参照）。
【００２５】
シリアルバス制御部３０は、前記ＣＰＵ２６から、ＣＰＵ・Ｉ／Ｆ２８を介して、画像データ等の送信要求と送信パケットを受信する。
【００２６】
また、シリアルバス制御部３０は、前記ＣＰＵ２６へ、ＣＰＵ・Ｉ／Ｆ２８を介して、送信パケットの受信に対して受信完了通知と受信パケットを送出する。
【００２７】
第１のバッファ３２は、送信バッファ部３２Ａと再送バッファ部３２Ｂを備え、それぞれ、シリアルバス制御部３０から受けた情報（パラレル信号）を一時的に格納する。
【００２８】
第２のバッファ３４は、受信バッファ部３４Ａを備え、ＲｘＳＥＲＤＥＳ３８から受けた情報（シリアル信号）を一時的に格納する。
【００２９】
ＴｘＳＥＲＤＥＳ３６は、パラレル−シリアル変換回路３６Ａとフォーマッタ３６Ｂとを備え、第１のバッファ３２から機器制御部１４に送信するための情報（パラレル信号）を受け取る。
【００３０】
このＴｘＳＥＲＤＥＳ３６では、当該情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換して、前記シリアルバス１６を介して機器制御部１４に送信する。
【００３１】
また、ＲｘＳＥＲＤＥＳ３８は、シリアル−パラレル変換回路３８Ａを備え、機器制御部１４からシリアルバス１６を介してパケット化された情報（シリアル信号）を受信すると、当該受信した情報をパラレル信号に変換してデコードし、該パケットに含まれる情報を取り出し、第２のバッファ３４へ送出する。
【００３２】
一方、機器制御部１４のマシンコントローラ２２には、複数の駆動系及びセンサが接続されている。例えば、画像形成を行うための駆動系及びセンサとしては、感光体や現像ロール等を回転させるモータ、用紙検出のためのセンサ、或いはトナー濃度を検出するためのセンサ等が含まれる。また、画像形成は、電子写真方式に限らず、インクジェット方式で画像形成を行なってもよい。
【００３３】
また、機器制御部１４のスレーブ側通信制御部２４は、前記マスター側通信制御部２０と同一のハード構成である。すなわち、スレーブ側通信制御部２４は、シリアルバス制御部４０、第１のバッファ４２（送信バッファ部４２Ａ、再送バッファ部４２Ｂ）、第２のバッファ４４（受信バッファ部４４Ａ）、ＴｘＳＥＲＤＥＳ４６（パラレル−シリアル変換回路４６Ａ、フォーマッタ４６Ｂ）、ＲｘＳＥＲＤＥＳ４８（シリアル−パラレル変換回路４８Ａを備え、相互にバス４９によって接続されている。
【００３４】
ＲｘＳＥＲＤＥＳ４８は、マスター側通信制御部２０のＴｘＳＥＲＤＥＳ３６からシリアルバス１６を介して情報（シリアル信号）のパケットを受信すると、該受信したパケットをパラレル信号に変換してデコードし、受信バッファ４４に格納する。
【００３５】
また、ＴｘＳＥＲＤＥＳ４６は、主制御部１２に送信する情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換してシリアルバス１６を介してマスター側通信制御部２０のＲｘＳＥＲＤＥＳ３８に送信する。
【００３６】
シリアルバス制御部４０は、前記マシンコントローラ２２から、Ｉ／Ｏ５０を介して、画像データ等の送信要求と送信パケットを受信する。
【００３７】
また、シリアルバス制御部４０は、前記マシンコントローラ２２へ、Ｉ／Ｏ５０を介して、送信パケットの受信に対して受信完了通知と受信パケットを送出する。
【００３８】
マシンコントローラ２２のＩ／Ｏ５０には、電子写真方式の画像形成の制御系として、Ｙ色画像制御部５２、Ｍ色画像制御部５４、Ｃ色画像形成制御部５６、Ｋ色画像形成制御部５８、並びにセンサ、モータ割込Ｉ／Ｆ５９を備えている。
【００３９】
図２に示される如く、マスター側通信制御部２０のシリアルバス制御部３０は、コントローラ６０、パケット生成回路６２、パケットデコード回路６４、及びアドレスカウンタ６６、複写レジスタ群６８を備えている。
【００４０】
コントローラ６０は、プロトコル制御や各構成要素の動作タイミング等を制御することで、第１のバッファ３２、第２のバッファ３４、ＴｘＳＥＲＤＥＳ３６、ＲｘＳＥＲＤＥＳ３８を制御する。
【００４１】
パケット生成回路６２は、情報に基づいてパケットデータを生成して第１のバッファ３２へ送出する。
【００４２】
パケットデコード回路６４は、受信バッファ３４に一時的に格納されたパケットデータをデコードして、当該パケットに含まれる情報を取り出す。
【００４３】
アドレスカウンタ６６は、複写レジスタ群６８へ、スレーブ側通信制御部２４のシリアルバス制御部４０の制御系の一部である入出力制御レジスタ群７８（図３参照、後述）から読出されて転送されたデータを書込むときの書込先のアドレスを生成してコントローラ６０に出力する。
【００４４】
図３に示される如く、スレーブ側通信制御部２４のシリアルバス制御部４０は、コントローラ７０、パケットデコード回路７２、パケット生成回路７４、アドレスカウンタ７６、及び入出力制御レジスタ群７８を備えている。
【００４５】
コントローラ７０は、プロトコル制御や各構成要素の動作タイミング等を制御することで、第１のバッファ４２、第２のバッファ４４、ＴｘＳＥＲＤＥＳ４６、ＲｘＳＥＲＤＥＳ４８を制御する。
【００４６】
パケットデコード回路７２は、第２のバッファ４４に一時的に記憶されたパラレル形式のパケットをデコードして、該パケットに含まれるデータを取り出す。
【００４７】
パケット生成回路７４は、パケットを生成し、第１のバッファ４２へ送出する。
【００４８】
アドレスカウンタ７６は、入出力制御レジスタ群７８からデータを読み出して複写レジスタ群６８（図２参照）に複写するときの、データの読出元のアドレスを生成してコントローラ７０に出力する。
【００４９】
複写レジスタ群７０（図２参照）へのデータの複写は、予め定められたサイズのデータを入出力制御レジスタ群６８から読み出して、順次マスター側通信制御部２０へ転送することにより行なわれるため、予め定められたサイズのデータが入出力制御レジスタ群６８から読み出される毎に、当該サイズ分インクリメントされたアドレスが出力される。アドレスカウンタ７６は、複写レジスタ群６８（図２参照）への複写のための入出力制御レジスタ群７８からのデータの読出しが終了したとき或いはデータの読出しを開始する際にリセットされる。
【００５０】
（パケットデータ整列制御）
ここで、本実施の形態の画像形成装置の制御装置１０では、主制御部１２から機器制御部１４へのパケット通信に際し、高速転送処理の一環として、主制御部１２側において機器制御部１４からのＡｃｋ／Ｎａｃｋ信号を待たずに、予め定めた一定間隔ごとにパケット通信を実行している。
【００５１】
図１に示すマスター側通信制御部２０のＴｘＳＥＲＤＥＳ３６によるパケット通信において、フォーマッタ３６Ｂでは、図４（Ａ）に示すようなパケットフォーマット８０を構築する。図４（Ａ）に示される如く、パケットフォーマット８０は、７ビット（bit）のヘッダー領域８０Ａの他、５つの領域８０Ｂ〜８０Ｅ（ＡＤＲ領域８０Ｂ（14bit）、ＤＡＴＡ領域８０Ｃ（16bit）、Ｐａｄ領域８０Ｄ（5bit）、ＣＲＣ７領域８０Ｅ（7bit））に分割されている。
【００５２】
図４（Ｂ）に示される如く、ヘッダー領域８０Ａは、さらに、チップセレクト領域（ＣＳ領域）８２（2bit）、コード領域（Ｃｏｄｅ領域）８４（4bit）、再送有無領域（ＳＰ領域）８６（1bit）に分割されている。
【００５３】
図４（Ｃ）に示される如く、ＣＳ領域８２の信号は２ビットであり、ビット信号により２種類のチップセレクトコード（Chip0,Chip1）を分類する。
【００５４】
図４（Ｄ）に示される如く、Ｃｏｄｅ領域８４の信号は４ビットであり、ビット信号により４種類のパケットデータ（WriteWord,WriteBlock,ReadWord,ReadBlock）を分類する。
【００５５】
図４（Ｅ）に示される如く、ＳＰ領域８６の信号は１ビット、すなわち、０／１（Ｌ／Ｈ）信号であり、本実施の形態では、信号「０（Ｌ）」が再送無し、信号「１（Ｈ）」が再送有りを示す。
【００５６】
すなわち、図１に示すスレーブ側通信制御部２４のシリアルバス制御部４０でパケットデータを解析するにあたり、ヘッダー領域８０ＡのＳＰ領域８６のビット信号を判定することで、当該パケットデータが、通常の送信データ（通常データ）であるのか、再送データであるのかが認識可能となる。
【００５７】
ところで、通常データと再送データを含め、パケットデータにはナンバリングがなされていない。これは、ナンバリングされているよりも高速送信を目的としている。
【００５８】
一方、スレーブ側通信制御部２４において、パケットデータを受け付ける順番が入れ替わることがあり、この入れ替わりがあると、パケットデータによって取得した情報に基づいて実行されるシーケンス制御（例えば、画像形成部のモータロック設定制御等）のコマンドの手順（例えば、図７（後述）参照）がずれによるエラーが発生するまで、再送データ前後のパケットデータの入れ替わりに気づかない場合がある。
【００５９】
なお、前記シーケンス制御でエラーが発生した場合、該当する情報の通信を最初からやり直すことで対応している。
【００６０】
ここで、本実施の形態では、図３に示される如く、シリアルバス制御部４０（スレーブ側通信制御部２４）のコントローラ７０に、パケットデータ整列回路部８８を設け、パケットデータの入れ替わりを是正するようにした。
【００６１】
パケットデータ整列回路部８８は、マスター側通信制御部２０のＴｘＳＥＲＤＥＳ３６(図２参照）から送信され、スレーブ側通信制御部２４のＲｘＳＥＲＤＥＳ４８(図３参照）で受信した、ナンバリングされていないパケットデータを、第２のバッファ４４の受信バッファ４４Ａへ一時的に格納する前に、パケットデータのヘッダー領域８０Ａ（図４参照）を解析して、再送データを抽出し、通常送信の際の適正な順序に並べ替える処理（整列処理）を行う。
【００６２】
図５は、図３に示すパケットデータ整列回路部８８による整列処理を機能別に分類したブロック図である。なお、この図５の各ブロックはパケットデータ整列回路部８８のハード構成を限定するものではない。例えば、パケットデータ整列回路部８８をＣＰＵ及びメモリを備えたＡＳＩＣとし、各部の機能をソフトウェアで処理するようにしてもよい。
【００６３】
パケットデータ整列回路部８８は、判定回路部９０と処理回路部９２とを備え、判定回路部９０でパケットデータのヘッダー領域８０Ａの一部として設けられているＳＰ領域８６（図４参照）のビット信号を判定し、当該判定した結果に基づいて、処理回路部９２でパケットデータを入れ替える。
【００６４】
判定回路部９０は、前記スレーブ側通信制御部２４のＲｘＳＥＲＤＥＳ４８で受信した、ナンバリングされていないパケットデータを受け付けるデータ解析部９４を備えている。
【００６５】
データ解析部９４では、受け付けたパケットデータを受信バッファセル９６へ送出すると共に、パケットデータの中から、ヘッダー領域８０Ａに含まれるＳＰ領域８６のビット信号を選別し、ＳＰ信号判定部９８へ送出する。
【００６６】
ＳＰビット判定部９８では、ＳＰ領域８６のビット信号が「０」信号か「１」信号かを判定し、当該判定結果が書込先指定部９９へ送出されるようになっている。書込み先とは、後述する処理回路部９０において、パケットデータを一時的に格納する（書き込む）バッファの特定先であり、書込先情報として、「受信０」又は「受信１」が設定される。
【００６７】
書込先指定部９９では、前記データ解析部９４から受信バッファセル９６に送出されたパケットデータに対して、書込先情報（受信０又は受信１）が付加されるようになっている。
【００６８】
受信バッファセル９６は、処理回路部９２の受信１バッファ１００と受信０バッファ１０２とに接続されている。ここで、判定回路９０の受信バッファセル９６に一時的に格納したパケットデータは、受信１バッファ１００又は受信０バッファ１０２の何れかに送出されることになるが、このときの送出先（書込み先）が、前記書込先情報（受信０又は受信１）に基づいて特定されるようになっている。
【００６９】
すなわち、書込先情報が「受信０」の場合は、受信０バッファ１０２に送出され、書込先情報が「受信１」の場合は、受信１バッファ１００へ送出され、何れにしても、パケットデータは、処理回路部９２において一時的に格納される。
【００７０】
ここで、受信０バッファ１０２は、２段のシフトレジスタが構築され（受信０バッファ「Ａ」１０２Ａ、受信０バッファ「Ｂ」１０２Ｂ）、判定回路部９０から受けたパケットデータを受信０バッファ１０２が格納する場合は、まず、受信バッファ０「Ｂ」１０２Ｂに格納されるようになっている。
【００７１】
また、受信０バッファ１０２では、パケットデータが受信バッファ０「Ｂ」１０２Ｂに格納された場合、受信バッファ０「Ａ」１０２Ａが空の状態（クリアされて未格納な状態）であることを条件に、パケットデータを、受信バッファ０「Ｂ」１０２Ｂから受信バッファ０「Ａ」１０２Ａにシフトさせることが可能となっている。
【００７２】
言い換えると、受信バッファ０「Ａ」１０２Ａにパケットデータが残存している場合は、次にパケットデータが受信バッファ０「Ｂ」１０２Ｂで受信したパケットデータは、シフトが禁止されることになる。
【００７３】
受信０バッファ１０２及び受信１バッファ１００はそれぞれバッファセル１０４に接続されている。バッファセル１０４は、受信０バッファ１０２又は受信１バッファ１００から転送されたパケットデータを第２のバッファ４４の受信バッファ４４Ａへ送出するようになっている。
【００７４】
第２のバッファ４４では、正常の受信の際は、受信したパケットデータを下流へ送出すると共に、受信完了通知を出力する。また、第２のバッファ４４には、Ａｃｋ／Ｎａｃｋ判定部１０６が接続されている。このＡｃｋ／Ｎａｃｋ判定部１０６には、第２のバッファ４４からマスター側通信制御部２０のＲｘＳＥＲＤＥＳ３８(図１参照）に対して送出するＡｃｋ／Ｎａｃｋ信号（正常受信のときはＡｃｋ信号、異常受信のときはＮａｃｋ信号）が分岐されて入力されるようになっている。
【００７５】
Ａｃｋ／Ｎａｃｋ判定部１０６は、バッファクリア指示部１０８に接続されている。
【００７６】
バッファクリア指示部１０８は、Ａｃｋ／Ｎａｃｋ判定部１０６から受けるＡｃｋ／Ｎａｃｋ信号に基づいて、前記受信０バッファ１０２、受信１バッファ１００、バッファセル１０４のそれぞれに対して、独立してクリア指示（削除指示）信号を出力する。
【００７７】
より詳しくは、Ａｃｋ／Ｎａｃｋ判定部１０６からＡｃｋ信号を受けた場合は、受信０バッファ１０２（受信０バッファ「Ａ」１０２Ａ）と受信１バッファ１００とバッファセル１０４に対してクリア指示信号が出力される。
【００７８】
一方、Ａｃｋ／Ｎａｃｋ判定部１０６からＮａｃｋ信号を受けた場合は、受信１バッファ１００とバッファセル１０４に対してクリア指示信号が出力され、受信０バッファ１０２（受信０バッファ「Ａ」１０２Ａ）にはクリア指示信号が出力されない。
【００７９】
以下に本実施の形態の作用を説明する。
【００８０】
本実施の形態では、パケットデータをマスター側通信制御部２０のＴｘＳＥＲＤＥＳ３６から、スレーブ側通信制御部２４のＲｘＳＥＲＤＥＳ４８へ転送する際、パケットデータにナンバリングを施すことなく、一定間隔で転送を実行する。
【００８１】
スレーブ側通信制御部２４では、受信した順序に従いパケットデータを解析し、例えば、解析した情報に基づいて、画像形成部でのシーケンス制御（一例として、モータクロック設定制御）を実行する。
【００８２】
ところで、パケットデータは、スレーブ側通信制御部２４からのＮａｃｋ信号に基づき、再送する場合がある。このとき、通常データと再送データを含め、パケットデータにはナンバリングがなされていない。
【００８３】
このため、スレーブ側通信制御部２４において、パケットデータを受け付ける順番が入れ替わる場合がある。
【００８４】
そこで、本実施の形態では、スレーブ側通信制御部２４（パケットデータ整列回路部８８）において、パケットデータの入れ替わりを是正するようにした。
【００８５】
図６は、マスター側通信制御部２０とスレーブ側通信制御部２４との間のパケットデータの通信プロトコルである。
【００８６】
なお、以下の説明において、「WriteWord１」〜「WriteWord５」をそれぞれＷ１〜Ｗ５と省略して記すこととする。
【００８７】
まず、図６の「Ｗ１」及び「Ｗ２」のように、正常受信が継続する場合には、受信０バッファ１０２が適用され、判定回路９０の受信バッファセル９６→受信０バッファ「Ｂ」１０２Ｂ→受信０バッファ「Ａ」１０２Ａ→バッファセル１０４と転送され、受信０バッファ「Ａ」１０２Ａとバッファセル１０４がクリアされることが繰り返される。
【００８８】
一方、図６の「Ｗ３」のように、異常受信があると、Ｎａｃｋ信号（「Nack３」）が出力され、当該Ｎａｃｋ信号に応じて、「Ｗ３」の再送を受け、その後、「Ｗ４」を受信する。
【００８９】
ところが、前述したように、一定間隔のパケット送信の原則に基づき、図６の「Ｗ４」のように、Ｎａｃｋ信号（「Nack４」）に基づくマスター側通信制御部２０からの再送データの受信の前に、異常受信したパケットデータ「Ｗ４」の次のパケットデータ「Ｗ５」を、受信する場合がある。
【００９０】
この場合、受信０バッファ１０２がパケットデータを段階的に移行させる機能を持たないと、図６の比較例のように、パケットデータ「Ｗ５」が、再送を待つパケットデータ「Ｗ４」よりも先にバッファセル１０４へ送出されることがあった。
【００９１】
しかし、本実施の形態では、Ｎａｃｋ信号（「Nack４」）に基づき、受信０バッファ「Ａ」１０２Ａはクリアされないため（図６の期間ｔｃ参照）、パケットデータ「Ｗ５」は受信０バッファ「Ｂ」に待機となり、この間に、再送されたパケットデータ「Ｗ４」が、受信バッファセル９６→受信１バッファ１００へと転送される。
【００９２】
このため、再送されて受信１バッファ１００に一時格納されたパケットデータ「Ｗ４」が、受信０バッファ「Ｂ」１０２Ｂに一時格納されたパケットデータ「Ｗ５」を追い越して、バッファセル１０４へ送出される。
【００９３】
この再送されたパケットデータ「Ｗ４」が正常であると、Ａｃｋ信号に基づき、受信０バッファ「Ａ」１０２Ａとバッファセル１０４がクリアされ、受信０バッファ「Ｂ」１０２Ｂに一時格納されたパケットデータ「Ｗ５」が、受信０バッファ「Ａ」１０２Ａ→バッファセル１０４へと転送される。
【００９４】
図７は、スレーブ側通信制御部２４で受信したパケットデータ画像形成部でのシーケンス制御の一例を示すフローチャートである。この図７のフローチャートは、予め定めた順序どおりにパケットデータを受けた場合に正常に動作するようになっており、各ステップがそれぞれ１個又は複数個のパケットデータから解析される情報（Ｗｏｒｄ１〜Ｗｏｒｄ５）に基づき処理されるようになっている。
【００９５】
すなわち、図７は、画像形成部におけるモータロック設定のシーケンス制御であり、まず、ステップ１２０で初期化がなされ、次のステップ１２２でカウントクロックを選択し、次いでステップ１２４へ移行してクロック周波数を決定し、ステップ１２６へ移行する。ステップ１２６では、出力パルス数を決定し、次いでステップ１２８へ移行してクロック回路をオンして、ステップ１３０へ移行する。
【００９６】
ステップ１３０では、上記ステップ１２０〜ステップ１２８のモータクロック設定シーケンス制御の動作が正常であるか否かが判断され、正常動作が確認された場合（肯定判定）は、ステップ１３２へ移行して正常終了し、正常動作が確認されなかった場合（否定判定）は、ステップ１３４へ移行して異常終了する。この異常終了があると、マスター側通信制御部２０に対して、情報の受信異常が報告される。
【００９７】
この図７のフローチャートにおいて、例えば、ステップ１２６の出力パルス数決定の処理に必要な情報に関するパケット通信が異常であった場合、ステップ１３４において、異常であると判断されることになるが、この場合の正常動作が確認されるまでの時間は、スレーブ側通信制御部２０でのパケットデータの受信時に再送信を通知して正常に受信するよりも遅延することになる。
【００９８】
これに対して、本実施の形態では、パケットデータにナンバリングを行わず、当該ナンバリングを行ったときよりも高速にパケット通信し、かつ、スレーブ側通信制御部２０において、異常受信があった場合は、異常受信の代替である再送データが正常に受信されるまで、異常受信のパケットデータ以降のパケットデータを待機させ、パケットデータの受信順序を確保したため、図７のフローチャートのシーケンス処理の時点での情報欠落の回避が可能となる。
【００９９】
なお、本実施の形態では、パケットデータ整列回路８８を、シリアルバス制御部４０のコントローラ７０（スレーブ側通信制御部２４）に組み込んだ例を示したが、コントローラ７０に組み込む必要はなく、例えば、ＲｘＳＥＲＤＥＳ４８と第２のバッファ４４の間に直接組み込んでもよいし、スレーブ側通信制御２４の一部として機能させれば、個別の回路としてバス４９によって接続するようにしてもよい。
【符号の説明】
【０１００】
１０    制御装置
１２    主制御部
１４    機器制御部
１６    シリアルバス
１８    ＣＰＵ制御部
２０    マスター側通信制御部
２２    マシンコントローラ
２４    スレーブ側通信制御部
２６    ＣＰＵ
２８    ＣＰＵ・Ｉ／Ｆ
３０    シリアルバス制御部
３２    第１のバッファ
３４    第２のバッファ
３６    Ｔｘ用シリアライザ・デシリアライザ制御部（ＴｘＳＥＲＤＥＳ）
３８    Ｒｘ用シリアライザ・デシリアライザ制御部（ＲｘＳＥＲＤＥＳ）
３９    バス
３２Ａ    送信バッファ部
３２Ｂ    再送バッファ部
３４Ａ    受信バッファ部
３６Ａ    パラレル−シリアル変換回路
３６Ｂ    フォーマッタ
３８Ａ    シリアル−パラレル変換回路
４０    シリアルバス制御部
４２    第１のバッファ
４２Ａ    送信バッファ部
４２Ｂ    再送バッファ部
４４    第２のバッファ
４４Ｂ    受信バッファ部
４６    ＴｘＳＥＲＤＥＳ
４６Ａ    パラレル−シリアル変換回路
４６Ｂ    フォーマッタ
４８    ＲｘＳＥＲＤＥＳ
４８Ａ    シリアル−パラレル変換回路
４９    バス
５０    Ｉ／Ｏ
５２    Ｙ色画像制御部
５４    Ｍ色画像制御部
５６    Ｃ色画像形成制御部
５８    Ｋ色画像形成制御部
５９    センサ、モータ取込Ｉ／Ｆ
６０    コントローラ
６２    パケット生成回路
６４    パケットデコード回路
６６    アドレスカウンタ
６８    複写レジスタ群
７０    コントローラ
７２    パケットデコード回路
７４    パケット生成回路
７６    アドレスカウンタ
７８    入出力制御レジスタ群
８０    パケットフォーマット
８０Ａ    ヘッダー領域
８０Ｂ    ＡＤＲ領域
８０Ｃ    ＤＡＴＡ領域
８０Ｄ    Ｐａｄ領域
８０Ｅ    ＣＲＣ７領域
８２    チップセレクト領域（ＣＳ領域）
８４    コード領域（Ｃｏｄｅ領域）
８６    再送有無領域（ＳＰ領域）
８８    パケットデータ整列回路部
９０    判定回路部
９２    処理回路部
９４    データ解析部
９６    受信バッファセル
９８    ＳＰ信号判定部
９９    書込先指定部
１００    受信１バッファ
１０２    受信０バッファ
１０２Ａ    受信０バッファ「Ａ」
１０２Ｂ    受信０バッファ「Ｂ」
１０４    バッファセル
１０６    Ａｃｋ／Ｎａｃｋ判定部
１０８    バッファクリア指示部
【図１】
2015023408.tif 000003
【図２】
2015023408.tif 000004
【図３】
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【図４】
2015023408.tif 000006
【図５】
2015023408.tif 000007
【図６】
2015023408.tif 000008
【図７】
2015023408.tif 000009