(57)【要約】【課題】記憶部のデータ更新が終了するまで待って割込処理を実施する場合に比べて、中央処理装置の負荷を低減することができる通信装置、通信システム、及び通信処理プログラムを提供する。【解決手段】主制御装置１２のＳｅｒＤｅｓ制御部２２は、パケット受信部４１、複写レジスタ群制御部４２、割込制御部４４、及びレジスタ４６を備えている。レジスタ４６には、予めＣＰＵ２０により、割込処理においてＣＰＵ２０が参照する参照データが複写レジスタ群２４に書き込まれるアドレスが参照データ格納アドレスとして格納される。パケット受信部４１が割込パケットを受信すると、割込制御部４４が、複写レジスタ群ライト信号と割込パケットデータを受信したタイミングとに基づいたタイミングで、複写レジスタ群アドレスと参照データ格納アドレスとを比較して一致すると、割込制御部４４は、ＣＰＵ２０に対して割込を通知する。【選択図】図２
2015035024.tif 000002
【特許請求の範囲】
【請求項１】
他の通信装置から送信されたパケットのデータ、及び前記他の通信装置から送信された割込パケットに基づいて中央処理装置が割込処理を実施する際に参照する参照データを記憶部に書き込む書込手段と、
前記他参照データが前記書込手段により書き込まれる前記記憶部のアドレスが格納される格納手段と、
前記他の通信装置から送信された前記割込パケットに基づいて前記書込手段が前記参照データを書き込んだ前記記憶部の書込アドレスと、前記格納手段に格納された前記記憶部のアドレスとが一致した場合に、前記中央処理装置に対して割込を通知する制御を行う割込制御手段と、
を備えた通信装置。
【請求項２】
前記割込制御手段は、前記中央処理装置が前記記憶部に記憶されている前記参照データを参照せずに前記割込処理を行う場合は、前記書込アドレスと前記格納手段に格納された前記記憶部のアドレスとが一致したか否かにかかわらず前記中央処理装置に対して割込を通知する制御を行う、
請求項１に記載の通信装置。
【請求項３】
前記割込制御手段は、前記書込アドレスと前記格納手段に格納された前記記憶部のアドレスとを比較する比較回路を備え、前記比較回路の比較結果に基づいて前記中央処理装置に対して割込を通知する制御を行う、
請求項２に記載の通信装置。
【請求項４】
従通信装置と、
前記従通信装置から送信されたパケットデータをシリアル通信により受信する前記請求項１から前記請求項３のいずれか１項に記載の通信装置と、
を備えた通信システム。
【請求項５】
前記請求項１から請求項請求項３のいずれか１項に記載の通信装置の書込手段及び割込制御手段の少なくとも一方としてコンピュータを機能させるための通信処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置、通信システム、及び通信処理プログラムに関する。
【背景技術】
【０００２】
特許文献１には、少なくとも１つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第１記憶部、及び前記第１記憶部に記憶された各データを読出して送信する読出送信手段を備えた機器制御部と、中央処理装置、第２記憶部、及び前記機器制御部から送信されたデータを前記第２記憶部に書込む書込手段を備えた主制御部と、前記主制御部と前記機器制御部とを接続する全二重方式のシリアルバスと、を有し、前記読出送信手段及び前記書込手段は、前記中央処理装置の動作の基準となるシステムタイマのカウント周期以下の周期で、前記第１記憶部に記憶された各データが読出されて送信され前記第２記憶部に書込まれるように動作する制御装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願２０１２−１３５９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、記憶部のデータ更新が終了するまで待って中央処理装置が割込処理を実施する場合に比べて、中央処理装置の負荷を低減することができる通信装置、通信システム、及び通信処理プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の通信装置は、他の通信装置から送信されたパケットのデータ、及び前記他の通信装置から送信された割込パケットに基づいて中央処理装置が割込処理を実施する際に参照する参照データを記憶部に書き込む書込手段と、前記他参照データが前記書込手段により書き込まれる前記記憶部のアドレスが格納される格納手段と、前記他の通信装置から送信された前記割込パケットに基づいて前記書込手段が前記参照データを書き込んだ前記記憶部の書込アドレスと、前記格納手段に格納された前記記憶部のアドレスとが一致した場合に、前記中央処理装置に対して割込を通知する制御を行う割込制御手段と、を備える。
【０００６】
また、本発明の通信装置の前記割込制御手段は、前記中央処理装置が前記記憶部に記憶されている前記参照データを参照せずに前記割込処理を行う場合は、前記書込アドレスと前記格納手段に格納された前記記憶部のアドレスとが一致したか否かにかかわらず前記中央処理装置に対して割込を通知する制御を行ってもよい。
【０００７】
また、本発明の通信装置の前記割込制御手段は、前記書込アドレスと前記格納手段に格納された前記記憶部のアドレスとを比較する比較回路を備え、前記比較回路の比較結果に基づいて前記中央処理装置に対して割込を通知する制御を行うことが好ましい。
【０００８】
本発明の通信システムは、従通信装置と、前記従通信装置から送信されたパケットデータをシリアル通信により受信する本発明の通信装置と、を備える。
【０００９】
本発明の通信処理プログラムは、本発明の通信装置の書込手段及び割込制御手段の少なくとも一方としてコンピュータを機能させるためのものである。
【発明の効果】
【００１０】
請求項１、請求項４、及び請求項５に記載の発明によれば、記憶部のデータ更新が終了するまで待って割込処理を実施する場合に比べて、中央処理装置の負荷を低減することができる。
【００１１】
請求項２に記載の発明によれば、本構成を有しない場合と比較して、中央処理装置の付加をより低減することができる。
【００１２】
請求項３に記載の発明によれば、比較回路により比較を行わない場合に比べて、中央処理装置の付加をより低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態の画像形成装置の一例の概略構成を表す構成図である。
【図２】本実施の形態の主制御装置の割込通知処理機能に関するＳｅｒＤｅｓ制御部２２の構成の一例を示す構成図である。
【図３】本実施の形態の割込制御部の具体的一例を示す構成図である。
【図４】本実施の形態の割込制御部のその他の具体的一例を示す構成図である。
【図５】本実施の形態の主制御装置のＳｅｒＤｅｓ制御部で実行される割込通知処理の一例の全体の流れを表すフローチャートである。
【図６】本実施の形態の主制御装置のＳｅｒＤｅｓ制御部で実行される割込通知処理の一例のタイミングチャートである。
【図７】本実施の形態のレジスタに格納されるアドレスの一例を説明するための説明図である。
【図８】本実施の形態の主制御装置のＳｅｒＤｅｓ制御部が割込パケットを受信した際の複写レジスタ群アドレスが、参照データ格納アドレス未満の場合の一例のタイムチャートである。
【図９】本実施の形態の主制御装置のＳｅｒＤｅｓ制御部が割込パケットを受信した際の複写レジスタ群アドレスが、参照データ格納アドレス以上の場合の一例のタイムチャートである。
【図１０】本実施の形態の主制御装置のＳｅｒＤｅｓ制御部が割込パケットを受信した際の複写レジスタ群アドレスが、「０」の場合の一例のタイムチャートである
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００１５】
まず、本発明の通信装置である主制御装置及び本発明のその他の通信装置または従制御装置である機器制御装置を有する制御装置を備えた画像形成装置について説明する。図１には、画像形成装置１０の一例の概略構成を表す構成図を示す。画像形成装置１０は、通信装置である主制御装置１２及び機器制御装置１４がシリアルバス４０を介して接続された制御装置１１と、機器制御装置１４に接続された各種機器を含む機器群１６とを備えている。シリアルバス４０は、主制御装置１２から見た場合には送信用となる信号線Ｔｘ、及び受信用となる信号線Ｒｘを備えた全二重の伝送路である。
【００１６】
機器群１６に含まれる各機器は、画像形成を行なうための機器であって、例えば、感光体や現像ロール等を回転させるモータ、用紙検出のためのセンサ、或いはトナー濃度を検出するためのセンサ等が含まれる。なお、ここでは画像形成装置１０を、電子写真方式で画像形成を行なう画像形成装置として説明したが、インクジェット方式で画像形成を行なう画像形成装置であってもよい。
【００１７】
主制御装置１２は、画像形成装置１０全体、及び機器制御装置１４を制御する機能を有している。主制御装置１２は、ＣＰＵ（中央処理装置：Central Processing Unit）２０、シリアライザ・デシリアライザ制御部２２（以下、「ＳｅｒＤｅｓ制御部２２」という）、及び複写レジスタ群２４を備えている。
【００１８】
ＣＰＵ２０は、不揮発性の記憶部（図示省略）に記憶されたプログラムを実行することにより、画像形成装置１０全体及び機器制御装置１４を制御する。なお、ＣＰＵ２０が実行するプログラムを記憶するための記憶部は、ＨＤＤ（ハードディスクドライブ）、フレキシブルディスク、ＤＶＤ（Digital Versatile Disk）、光磁気ディスク、及びＵＳＢ（Universal Serial Bus)メモリ等であってもよい。また当該記憶部は、通信ＩＦ（Interface）（図示省略）を介して接続された他の装置の記憶媒体であってもよい。
【００１９】
ＣＰＵ２０は、ＣＰＵバス２６を介してＳｅｒＤｅｓ制御部２２と接続されている。ＣＰＵバス２６は、複数の信号線を備えたパラレルバスである。
【００２０】
ＳｅｒＤｅｓ制御部２２は、ＣＰＵ２０からＣＰＵバス２６を介して機器制御装置１４に送信する情報（パラレル信号）を受け取ると、受け取ったパラレル信号をパケット化し、各パケットをシリアル信号に変換してシリアルバス４０を介して機器制御装置１４に送信する。また、ＳｅｒＤｅｓ制御部２２は、機器制御装置１４からシリアルバス４０を介してシリアル形式のパケットを受信すると、受信したパケットをパラレル形式のパケットに変換し、変換したパラレル形式のパケットをデコードして、該パケットに含まれるデータを取り出す。
【００２１】
複写レジスタ群２４は、複数のレジスタ（記憶領域）を含むメモリで構成されている。機器制御装置１４に含まれる入出力制御レジスタ群３２の各レジスタの記憶内容が、複写レジスタ群２４に複写される。ここで、複写とは、入出力制御レジスタ群３２からレジスタに記憶されたデータを読出して、読出したデータをシリアルバス４０を介して主制御装置１２に送信し、複写レジスタ群２４の各レジスタに書込む一連の処理をいう。
【００２２】
機器制御装置１４は、シリアライザ・デシリアライザ制御部３０（以下、「ＳｅｒＤｅｓ制御部３０」という）、入出力制御レジスタ群３２、及び駆動・受信回路３４を備えている。
【００２３】
ＳｅｒＤｅｓ制御部３０は、主制御装置１２からシリアルバス４０を介してシリアル形式のパケットを受信すると、受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットをデコードして、該パケットに含まれるデータを取り出す。また、ＳｅｒＤｅｓ制御部３０は、主制御装置１２に送信する情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換してシリアルバス４０を介して主制御装置１２に送信する。
【００２４】
入出力制御レジスタ群３２は、複数のレジスタ（記憶領域）を含むメモリで構成されている。入出力制御レジスタ群３２の複数のレジスタは、入力レジスタと、出力レジスタとを含んでいる。入力レジスタには、各機器の状態を示すデータが書込まれる。出力レジスタには、主制御装置１２のＣＰＵ２０から送信された各機器を制御するデータが書込まれる。また、入出力制御レジスタ群３２には、割込の発生を示すデータが書込まれるレジスタ、及び割込要因を示すデータが書込まれるレジスタも含まれる。
【００２５】
入出力制御レジスタ群３２の各レジスタに記憶された記憶内容は、前述したように、主制御装置１２の複写レジスタ群２４に複写される。本実施の形態では、ＣＰＵ２０は、複写レジスタ群２４に複写されたデータを読み出すことにより、入出力制御レジスタ群３２に書込まれたデータと同じデータを参照することができる。この他、本実施の形態では、ＣＰＵ２０は、シリアルバス４０を介して入出力制御レジスタ群３２に書込まれたデータを読出して取得することもできる。なお、本実施の形態において、複写レジスタ群２４のメモリサイズ、及び入出力制御レジスタ群３２のメモリサイズは、互いに等しく、入出力制御レジスタ群３２から複写レジスタ群２４への複写の際には、入出力制御レジスタ群３２から読み出されたデータは、当該データが記憶されていた入出力制御レジスタ群３２のレジスタに対応する複写レジスタ群２４のレジスタに書込まれるものとする。
【００２６】
駆動・受信回路３４は、画像形成装置１０を構成する機器群１６の各機器に接続される。駆動・受信回路３４は、入出力制御レジスタ群３２の出力レジスタに機器を制御するためのデータが書込まれると、そのデータに応じた駆動信号を当該出力レジスタに対応する機器に出力する。機器は出力された駆動信号に応じて駆動される。また、接続された機器から当該機器の状態を示す信号が入力されると、その信号に応じたデータを当該機器の状態を示すデータ用の入力レジスタに書込む。状態を示すデータは、例えば、機器がセンサである場合には、センサの検出結果を示すデータであってもよい。また例えば、機器がモータである場合には、モータの回転状態を示すデータであってもよい。
【００２７】
画像形成装置１０全体を制御するＣＰＵ２０は、入力レジスタに書込まれたデータから機器の状態を把握し、出力レジスタに制御用のデータを書込むことにより各機器の駆動を制御している。
【００２８】
本実施の形態の主制御装置１２のＳｅｒＤｅｓ制御部２２では、機器制御装置１４から割込の発生を通知する割込パケットを受信すると、複写レジスタ群２４の更新状態を監視してＣＰＵ２０に対して割り込みを通知する処理（以下、「割込通知処理」という）を行う。例えば、本実施の形態では、割込パケットは、予め定められた個数のデータのキャプチャが完了すると機器制御装置１４から主制御装置１２に送信される。
【００２９】
割込通知処理に関する機能及び動作について詳細に説明する。
【００３０】
機器制御装置１４のＳｅｒＤｅｓ制御部３０では、入出力制御レジスタ群３２からデータを読み出して複写レジスタ群２４に複写するときの、データの読出元のアドレスを生成してアドレスカウンタ（図示省略）に出力する。複写レジスタ群２４へのデータの複写は、予め定められたサイズのデータを入出力制御レジスタ群３２から読み出して順次、主制御装置１２に転送することにより行なわれるため、予め定められたサイズのデータが入出力制御レジスタ群３２から読み出される毎に、当該サイズ分インクリメントされたアドレスが出力される。アドレスカウンタは、複写レジスタ群２４への複写のための入出力制御レジスタ群３２からのデータの読出しが終了したとき或いはデータの読出しを開始する際にリセットされる。
【００３１】
機器制御装置１４のＳｅｒＤｅｓ制御部３０は、入出力制御レジスタ群３２の各レジスタに書込まれているデータを複写レジスタ群２４に複写するため、入出力制御レジスタ群３２からデータを読み出して、複写レジスタ群２４に書込ませるためのパケット（以下、「複写パケット」という）を生成する。複写パケットは、パラレルシリアル変換回路（図示省略）によりシリアル変換され、シリアルバス４０を介して主制御装置１２に転送される。
【００３２】
また、機器制御装置１４のＳｅｒＤｅｓ制御部３０は、入出力制御レジスタ群３２の割込レジスタに割込の発生を示すデータが書込まれると、割込発生を通知する割込パケットを生成する。生成された割込パケットは、パラレルシリアル変換回路（図示省略）でシリアル形式のパケットに変換されて、主制御装置１２に送信される。
【００３３】
主制御装置１２のＳｅｒＤｅｓ制御部２２は、割込パケットを受信すると、割込を通知する割込通知信号を発生する。ＣＰＵ２０は割込通知信号を受け取ると、割込が発生したことを把握し、複写レジスタ群２４から割込要因を示すデータを読み出して割込要因に応じた処理（割込処理）を行なう。
【００３４】
図２には、主制御装置１２の割込通知処理機能に関するＳｅｒＤｅｓ制御部２２の構成の一例を示す。本実施の形態のＳｅｒＤｅｓ制御部２２は、パケット受信部４１、複写レジスタ群制御部４２、割込制御部４４、レジスタ４６、及びＣＰＵバス４７を備えている。なお、図２では、図示の便宜上、複写レジスタ群２４をＳｅｒＤｅｓ制御部２２内に記載しているが、実際には複写レジスタ群２４は、ＳｅｒＤｅｓ制御部２２の外部に設けられている。
【００３５】
パケット受信部４１は、機器制御装置１４から受信したシリアル形式のパケットをパラレル形式に変換してデータを取り出す機能を有している。パケット受信部４１は、図示を省略したシリアルパラレル変換回路（デシリアライザ）、バッファ、及びパケットデコード回路を備えている。シリアルパラレル変換回路は、機器制御装置１４からシリアルバス４０を介して受信したシリアル形式のパケットをパラレル形式のパケットに変換する機能を有している。バッファは、シリアルパラレル変換回路で変換されたパラレル形式のパケットを一時的に記憶する機能を有している。パケットデコード回路は、バッファに一時的に記憶されたパラレル形式のパケットをデコードして、当該パケットに含まれるデータを取り出す機能を有している。
【００３６】
パケット受信部４１は、複写パケットを受信すると、複写パケットから取り出した複写レジスタ群パケットデータを複写レジスタ群制御部４２に出力する。また、パケット受信部４１は、割込パケットを受信すると、割込パケットデータを割込制御部４４に出力する。
【００３７】
複写レジスタ群制御部４２は、複写レジスタ群パケットデータを複写レジスタ群２４に書き込むための制御を行う機能を有している。複写レジスタ群制御部４２は、複写レジスタ群アドレス（該アドレスを示す信号）と、複写レジスタ群ライト信号とを複写レジスタ群２４及び割込制御部４４に出力する。複写レジスタ群アドレスは、複写レジスタ群パケットデータの書込場所（アドレス）を示す信号である。複写レジスタ群ライト信号は、複写レジスタ群への書込を許可するか否かを示す信号である。複写レジスタ群２４には、複写レジスタ群パケットデータが、複写レジスタ群ライト信号に基づいたタイミングで、複写レジスタ群制御部４２から指示された複写レジスタ群アドレスに書き込まれる。
【００３８】
レジスタ４６は、ＣＰＵバスインタフェース（図示省略）を介してＣＰＵ２０とＣＰＵバス４７により接続されている。
【００３９】
レジスタ４６には、ＣＰＵ２０が割込処理を行う際に参照する参照データが書き込み（格納）された複写レジスタ群２４の格納場所（参照データ格納アドレス）が、システムの起動時等所定のタイミングにおいて、予めＣＰＵ２０により設定される。参照データ格納アドレスは、割込制御部４４に出力される。
【００４０】
割込制御部４４は、複写レジスタ群ライト信号及び割込パケットデータに応じたタイミングで、複写レジスタ群アドレスと参照データ格納アドレスとを比較して一致すると、割込通知をＣＰＵ２０に出力する機能を有している。本実施の形態の割込制御部４４は、比較回路等のハードウエア資源により実現されている。図３には、本実施の形態の割込制御部４４の具体的一例の構成図を示す。
【００４１】
図３に示した割込制御部４４は、シーケンサ５０及び比較器５２を備える。
【００４２】
シーケンサ５０には、割込パケットデータ及び複写レジスタ群ライト信号が入力される。シーケンサ５０は、割込パケットデータが入力されると、比較器５２の比較を有効にする（比較を行う）ためのアドレス比較有効信号を比較器５２に出力する。
【００４３】
比較器５２は、比較回路であり、アドレス比較有効信号に基づいて、複写レジスタ群アドレスと参照データ格納アドレスとの比較を行い、比較結果（図３、「比較一致」参照）をシーケンサ５０に出力する。
【００４４】
シーケンサ５０は、当該比較結果に基づいて、複写レジスタ群アドレスと参照データ格納アドレスとが一致する場合は、割込通知をＣＰＵ２０に出力する。また、複写レジスタ群アドレスと参照データ格納アドレスとが一致した場合は、比較器５２の比較を無効にする（比較を終了する）ためのアドレス比較有効信号を比較器５２に出力する。
【００４５】
なお、割込制御部４４の構成は、図３に示したものに限らず、その他の構成であってもよい。図４には、本実施の形態の割込制御部４４のその他の具体的一例の構成図を示す。
【００４６】
図４に示した割込制御部４４は、ラッチ５４及び比較器５６を備える。
【００４７】
ラッチ５４には、割込パケットデータ及び割込通知が入力される。ラッチ５４は、割込パケットデータの入力後から割込通知の出力までの期間、比較器５６の比較を有効にする（比較を行わる）ためのアドレス比較有効信号を比較器５６に出力する。
【００４８】
比較器５６は、比較回路を備え、アドレス比較有効信号に基づいたタイミングで、複写レジスタ群アドレスと参照データ格納アドレスとの比較を行う。比較器５６は、複写レジスタ群アドレスと参照データ格納アドレスとが一致する場合は、複写レジスタ群ライト信号に基づいたタイミングで割込通知をＣＰＵ２０に出力する。
【００４９】
次に本実施の形態のＳｅｒＤｅｓ制御部２２における割込通知処理動作について詳細に説明する。図５には、割込通知処理の一例の全体の流れを表すフローチャートを示す。また、図６には、割込通知処理の一例のタイミングチャートを示す。
【００５０】
なお、本実施の形態では、ＣＰＵ２０が、予めレジスタ４６に、割込要因（もしくはパケットの種類）毎に、割込処理においてＣＰＵ２０が参照する参照データが書き込まれる複写レジスタ群２４のアドレスを格納させておく。図７には、レジスタ４６に格納されるアドレスの一例を示す。図７に示すように、本実施の形態では、レジスタ４６の格納部４６Ａには、複写レジスタ群２４の更新（書き込み終了）を待って、割込を通知するか否かに関する設定を格納しておく。例えば、主制御装置１２は、機器制御装置１４から機器群１６の測定値等のデータに関して割込パケットを受信した場合は、ＣＰＵ２０は、複写レジスタ群２４に書き込まれた参照データを参照せずに割込処理を行う。そのため、このような場合は、複写レジスタ群２４の更新を待たずに割込を通知するように設定しておく。
【００５１】
また、レジスタ４６の格納部４６Ｂには、割込要因毎に、割込要因の処理に必要なデータを格納する複写レジスタ群アドレスを格納しておく。なお、図７に示した具体的一例では、割込要因０〜割込要因１３まで、１４種類の割込要因に対応する複写レジスタ群アドレスが格納されている場合を示している。
【００５２】
割込通知処理は、ＳｅｒＤｅｓ制御部２２のパケット受信部４１がパケットデータを受信すると開始される。
【００５３】
まず、ステップＳ１００では、受信したパケットが割込パケットであるか否か判断する。複写パケット等、割込パケットではない場合は、ＣＰＵ２０に対して割込通知を行わないため、本処理を終了する。一方、割込パケットである場合は、ステップＳ１０２へ進む。
【００５４】
ステップＳ１０２では、割込処理においてＣＰＵ２０が複写レジスタ群２４の参照データを参照するか否か判断する。参照しない場合は、ステップＳ１１０へ進む。一方、参照する場合は、ステップＳ１０４へ進む。
【００５５】
ステップＳ１０４では、複写レジスタ群アドレスと参照データ格納アドレスとの比較を開始する。図６のタイミングチャートに示すように、割込パケットデータを受信すると、割込制御部４４は、複写レジスタ群アドレスと参照データ格納アドレスとの比較を行わせるようにＨレベル（有効）のアドレス比較有効信号を内部の比較器（図３の比較器５２、図４の比較器５６参照）に出力する。
【００５６】
次のステップＳ１０６では、割込制御部４４により、複写レジスタ群アドレスと受信した割込パケットの割込要因に応じた参照データ格納アドレスとを比較し、一致するか否か判断する。なお、図６では、具体的一例として、参照データ格納アドレスが「Ｎ」である場合を示している。
【００５７】
一致しない場合は、複写レジスタ群アドレスと参照データ格納アドレスとの比較を繰り返す。一方、一致する場合は、ステップＳ１０８へ進む。次のステップＳ１０８では、割込制御部４４は、複写レジスタ群アドレスと参照データ格納アドレスとの比較を終了するようにＬレベル（無効）のアドレス比較有効信号を内部の比較器（図３の比較器５２、図４の比較器５６参照）に出力する。次のステップＳ１１０では、割込制御部４４がＣＰＵ２０に割込を通知した後、本処理を終了する。
【００５８】
本実施の形態の割込制御部４４では、図６のタイミングチャートに示すように、複写レジスタ群アドレスと参照データ格納アドレス「Ｎ」とが一致すると、複写レジスタ群ライト信号を受信した（複写レジスタ群ライト信号がＨレベルからＬレベルに立ち下がった）タイミングで、ＣＰＵ２０に割込を通知する。
【００５９】
より具体的には、割込制御部４４がＣＰＵ２０に割込を通知するタイミングは、パケット受信部４１が割込パケットを受信した際の複写レジスタ群２４のアドレス（複写レジスタ群アドレス）によって異なる。以下に三種類の異なる場合の割込を通知するタイミングについて図８〜図１０を参照して説明する。なお、図８〜図１０は、機器制御装置１４の入出力制御レジスタ群３２のデータを主制御装置１２に転送する周期が１ｍｓの場合を示している。また、図８〜図１０では、図６と同様に、照データ格納アドレスが「Ｎ」である場合を示している。
【００６０】
まず、割込パケットを受信した際の複写レジスタ群アドレスが、参照データ格納アドレス未満の場合について説明する。図８には、割込パケットを受信した際の複写レジスタ群アドレスが、参照データ格納アドレス未満の場合の一例のタイムチャートを示す。
【００６１】
パケット受信部４１が複写パケット（Mirror_PKT、参照）を受信すると、受信した複写パケットの複写レジスタ群２４への書き込みに応じて、複写レジスタ群アドレスカウンタ（図示省略）のカウンタ値の増加に伴い、複写レジスタ群アドレスが増加する。複写パケットの受信後、次周期の複写パケットの受信までは、待機状態となり、複写レジスタ群アドレスの値は「０」になる。
【００６２】
予め定められた数のデータのキャプチャが完了すると、パケット受信部４１が割込パケット（IRQ_PKT、参照）を受信する。図８では、パケット受信部４１が割込パケットを受信した際の複写レジスタ群アドレスのアドレスが「Ｎ−ｘ」の場合を示している。当該複写レジスタ群アドレスは、参照データ格納アドレスよりも小さい。複写レジスタ群２４への書き込みが進み、複写レジスタ群アドレスの値が「Ｎ」になると、複写レジスタ群アドレスと参照データ格納アドレスとが一致し、割込制御部４４がＣＰＵ２０に対して割込（IRQ：Interrupt ReQuest）を通知する。ＣＰＵ２０は、当該割込の通知を受け取ると、複写レジスタ群２４から割込処理用の読み出し（参照）を行う。
【００６３】
次に、割込パケットを受信した際の複写レジスタ群アドレスが、参照データ格納アドレス以上の場合について説明する。図９には、割込パケットを受信した際の複写レジスタ群アドレスが、参照データ格納アドレス以上の場合の一例のタイムチャートを示す。
【００６４】
図９では、パケット受信部４１が割込パケットを受信した際の複写レジスタ群アドレスの値が「Ｎ＋ｘ」の場合を示している。当該複写レジスタ群アドレスは、参照データ格納アドレスよりも大きい。この場合は、現在データの書き込みを行っている複写パケットの書き込みが完了し、複写レジスタ群２４の値が「０」に戻り、次周期に受信した複写パケットに応じて複写レジスタ群２４の値が増加し「Ｎ」になると、複写レジスタ群アドレスと参照データ格納アドレスとが一致する。複写レジスタ群アドレスと参照データ格納アドレスとが一致すると、割込制御部４４がＣＰＵ２０に対して割込（IRQ：Interrupt ReQuest）を通知する。ＣＰＵ２０は、当該割込の通知を受け取ると、複写レジスタ群２４から割込処理用の読み出し（参照）を行う。なお、本実施の形態では、割込パケットを受信した際の複写レジスタ群アドレスが、参照データ格納アドレスと同じ場合も、同様に、次周期において複写レジスタ群アドレスと参照データ格納アドレスとが一致した後、割込を通知する。
【００６５】
次に、割込パケットを受信した際の複写レジスタ群アドレスの値が、「０」の場合について説明する。図１０には、割込パケットを受信した際の複写レジスタ群アドレスが、「０」の場合の一例のタイムチャートを示す。複写レジスタ群アドレスの値が「０」とは、上述したように、ＳｅｒＤｅｓ制御部２２は、次周期の複写パケットの受信までの待機状態にある。
【００６６】
複写レジスタ群２４の値が「０」の場合は、次周期に受信した複写パケットに応じて複写レジスタ群２４の値が増加し「Ｎ」になると、複写レジスタ群アドレスと参照データ格納アドレスとが一致する。複写レジスタ群アドレスと参照データ格納アドレスとが一致すると、割込制御部４４がＣＰＵ２０に対して割込（IRQ：Interrupt ReQuest）を通知する。ＣＰＵ２０は、当該割込の通知を受け取ると、複写レジスタ群２４から割込処理用の読み出し（参照）を行う。
【００６７】
以上説明したように、本実施の形態の主制御装置１２のＳｅｒＤｅｓ制御部２２は、パケット受信部４１、複写レジスタ群制御部４２、割込制御部４４、及びレジスタ４６を備えている。レジスタ４６には、予めＣＰＵ２０により、割込処理においてＣＰＵ２０が参照する参照データが複写レジスタ群２４に書き込まれるアドレスが参照データ格納アドレスとして格納される。パケット受信部４１が割込パケットを受信すると、割込制御部４４が、複写レジスタ群ライト信号と割込パケットデータを受信したタイミングとに基づいたタイミングで、複写レジスタ群アドレスと参照データ格納アドレスとを比較する。複写レジスタ群アドレスと参照データ格納アドレスとが一致すると、割込制御部４４は、ＣＰＵ２０に対して割込を通知する。ＣＰＵ２０は当該割込の通知に応じて割込処理を実行する。
【００６８】
このように本実施の形態の主制御装置１２では、複写レジスタ群アドレスと参照データ格納アドレスとを比較することにより複写レジスタ群２４の更新完了を判断している。これにより、割込パケットを受信した後、複写レジスタ群２４の更新完了を待ってから割込制御部４４により、ＣＰＵ２０に対して割り込みが通知される。
【００６９】
主制御装置１２から機器制御装置１４に対して、複写パケットの転送と、割り込みパケットの通知とは、非同期である。そのため、従来の主制御装置では、主制御装置のＣＰＵが割込処理において複写レジスタ群に書き込まれた参照データを参照する場合は、複写レジスタ群のデータ更新の完了を当該ＣＰＵで実行されるソフトウエア処理により待ってから割込処理を行っていた。そのため、ＣＰＵの負荷が増加する懸念があった。
【００７０】
これに対して本実施の形態の主制御装置１２では、ＳｅｒＤｅｓ制御部２２の割込制御部４４が複写レジスタ群２４の複写レジスタ群アドレスを監視し、更新が完了するとＣＰＵ２０に割込を通知するため、ＣＰＵ２０の負荷を低減することができる。
【００７１】
なお、本実施の形態では、割込制御部４４をハードウエア資源で実現しているが、これに限らず、ソフトウエア処理により実現してもよい。なお、本実施の形態のように、割込制御部４４をハードウエア資源で実現することにより、ＣＰＵ２０の負荷をより低減することができる。また、ソフトウエア処理により実現する場合は、ＣＰＵ２０とは別途にマイコン等の処理部を設け、当該処理部によって実行されるソフトウエア処理により割込制御部４４を実現することがＣＰＵ２０の負荷の低減の観点から好ましい。
【００７２】
また、本実施の形態では、本発明の通信装置を主制御装置１２に適用した場合について説明したが、これに限らず、いわゆるマスタとスレイブとの関係にある通信装置のマスタに対して適用すればよく、特に限定されるものではない。同様に、制御装置１１以外の通信システムであってもよい。
【００７３】
また、上記各実施の形態は本発明の一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。本実施の形態で説明した画像形成装置１０、制御装置１１、主制御装置１２、及び機器制御装置１４等の構成や動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。
【符号の説明】
【００７４】
１０  画像形成装置
１２  主制御装置
１４  機器制御装置
２０  ＣＰＵ
２２  ＳｅｒＤｅｓ制御部
２４  複写レジスタ群
４０  シリアルバス
４１  パケット受信部
４２  複写レジスタ群制御部
４４  割込制御部
４６  レジスタ
５２、５６  比較器
【図１】
2015035024.tif 000003
【図２】
2015035024.tif 000004
【図３】
2015035024.tif 000005
【図４】
2015035024.tif 000006
【図５】
2015035024.tif 000007
【図６】
2015035024.tif 000008
【図７】
2015035024.tif 000009
【図８】
2015035024.tif 000010
【図９】
2015035024.tif 000011
【図１０】
2015035024.tif 000012