(57)【要約】      （修正有）【課題】インプリント・リソグラフィ技術と直接描画技術をともに用いる製造方法を提供する。【解決手段】基板上にインプリント・リソグラフィ技術を用いて第１種の１つまたは複数のデバイスを形成すること、およびその基板上に直接描画技術を用いて第２種の１つまたは複数のデバイスを形成すること、を特徴とする製造方法ならびに集積回路の製造方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
グローバル・アライメント・マークが配置された基板上にインプリント・リソグラフィを用いて第１種の１つまたは複数のナノ・スケール・デバイスを、ローカル・アライメント・マークと共に形成する工程と、
前記基板上にて、前記ローカル・アライメント・マークを用いた位置決めを為して、電子ビーム直接描画技術またはレーザ・ビーム直接描画技術を用いて第２種の１つまたは複数のマイクロ・スケール・デバイスを形成する工程とを含む製造方法。
【請求項２】
前記第１種の１つまたは複数のナノ・スケール・デバイスが、１つまたは複数の能動デバイスであり、前記第２種の１つまたは複数のマイクロ・スケール・デバイスが、前記１つまたは複数の能動デバイスと接触するための１つまたは複数の導電性フィーチャである請求項１に記載の方法。
【請求項３】
前記基板上にインプリント・リソグラフィを用いて１つまたは複数の能動デバイスを形成する工程が、多数の異なる領域を形成するためにインプリント・モールドを使用する工程を含み、それぞれの異なる領域が１つまたは複数の能動デバイスを含む請求項２に記載の方法。
【請求項４】
前記第１種の前記１つまたは複数のナノ・スケール・デバイスが、マイクロエレクトロニク・デバイス、オプトエレクトロニク・デバイス、ナノ技術デバイス、またはそれらの任意の組合せである請求項１に記載の方法。
【請求項５】
集積回路の製造方法であって、
グローバル・アライメント・マークが配置された基板上にインプリント・リソグラフィを用いて、ローカル・アライメント・マークと共にナノ・スケール・デバイスを形成する工程と、
前記ナノ・スケール・デバイス上に誘電体層を形成する工程と、
前記ローカル・アライメント・マークを用いた位置決めを為して、電子ビーム直接描画技術またはレーザ・ビーム直接描画技術を用いて前記誘電体層の中、上、または上方にマイクロ・スケール・導電性フィーチャを形成する工程とを含み、前記マイクロ・スケール・導電性フィーチャが前記ナノ・スケール・デバイスの少なくとも一部分と接触する製造方法。
【請求項６】
前記ナノ・スケール・デバイスが能動デバイスである請求項５に記載の方法。
【請求項７】
前記導電性フィーチャが、ビアまたはトレースのいずれか１つ、あるいはビアまたはトレースの集合である請求項５に記載の方法。
【請求項８】
前記ナノ・スケール・デバイスが、マイクロエレクトロニク・デバイス、オプトエレクトロニク・デバイス、ナノ技術デバイス、またはそれらの任意の組合せである請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に製造方法、より具体的にはインプリント・リソグラフィ技術と直接描画技術を共に用いる製造方法を対象とする。
【背景技術】
【０００２】
光リソグラフィ技法が、現在ほとんどのマイクロ電子デバイスの作製に用いられている。しかし、これらの方法は解像力においてそれぞれの限界に達していると思われている。サブ・ミクロン・スケールのリソグラフィが、マイクロエレクトロニクス産業では限界プロセスになってきている。サブ・ミクロン・スケールのリソグラフィを用いることにより、製造業者はチップ上により小さい、いっそう高密度に充填された電子回路に対する要求に多く出合うようになっている。マイクロエレクトロニクス産業は、約５０ｎｍ程度に小さい、またはそれより小さい構造を追求するであろうと期待されている。さらに、とりわ
け、オプトエレクトロニクスおよび磁気記憶の領域ではナノメータ・スケールのリソグラフィの適用例が出現している。例えば、平方インチ当りテラバイト・オーダのフォトニック結晶および高密度パターン化磁気メモリではサブ１００ナノメータ・スケールのリソグラフィを必要とすることがある。
【０００３】
サブ５０ｎｍ構造を作製するために、光リソグラフィ技法では非常に短い波長の光（例えば、１３．２ｎｍ）の使用を必要とすることがある。これらの短い波長では、多くの一般的な材料が、光に透明でなく、したがって結像系が、概して複雑な反射光学を用いて構成されなければならない。その上、これらの波長で十分な出力強度を有する光源を得ることは難しい。そのような系は、法外に費用のかかることがある極めて複雑な設備とプロセスになってしまう。当技術分野においても、高解像力電子ビーム・リソグラフィ技法は、非常に精密であるが、大量の商業用途向けには遅すぎ、したがって使用されないことになると思われている。
【特許文献１】米国特許第４，９１６，１１５号
【特許文献２】米国特許第４，９５２，５５６号
【特許文献３】米国特許第５，１６４，５６５号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
いくつかのインプリント・リソグラフィ技法が、高解像力パターニング用の従来のフォトリソグラフィに対する低コスト、大量生産の代替として研究されてきた。インプリント・リソグラフィ技法は、それらが、基板上のフィルム内に表面レリーフを複製するためにトポグラフィを含むテンプレート（例えばインプリント・モールド）を使用する点で類似している。都合の悪いことに、これらのテンプレートは製造するのに費用がかかり、また長く使用されると劣化を生じやすい。したがって、当技術分野で必要なことは、以上説明した欠点を感じることのないインプリント・リソグラフィを用いたデバイスの製造方法である。
【課題を解決するための手段】
【０００５】
従来技術の上で説明した欠点に取り組むために、本発明は製造方法ならびに集積回路の製造方法を提供する。本製造方法は、とりわけインプリント・リソグラフィを用いて基板上に第１種の１つまたは複数のデバイスを形成すること、および直接描画技術を用いてその基板上に第２種の１つまたは複数のデバイスを形成することを含んでよい。
【０００６】
別の実施形態では、本発明は集積回路の製造方法を提供する。集積回路の本製造方法は、限定なしにインプリント・リソグラフィを用いて基板上にナノ・スケール・デバイスを形成すること、そのナノ・スケール・デバイス上に誘電体層を形成すること、および直接描画技術を用いてその誘電体層の中、上、または上方に導電性フィーチャを形成することを含んでよく、導電性フィーチャはナノ・スケール・デバイスの少なくとも一部分と接触する。
【０００７】
前述では、当業者が以下に続く本発明の詳述された説明をよりよく理解できるように、本発明の好ましい特徴および別の特徴を概説した。本発明の特許請求の範囲の主題を形成する本発明の追加的特徴が、以下に説明されることになる。本発明の同じ目的を実行するために、別の構成を設計または修正するためのベースとして開示された概念と特定の実施形態を容易に用いることができることを当業者は理解されたい。そのような等価物の構成が本発明の趣旨と範囲を逸脱しないということも当業者は認識されたい。
本発明のより完全な理解のために、添付の図面と共になされる以下の説明を今から参照する。
【図面の簡単な説明】
【０００８】
【図１】本発明の原理によるデバイスを製造する方法の流れ図である。
【図２】他の実施形態における、本発明の原理に従ってデバイスをどのように製造するとよいかを示す平面図である。
【図３】他の実施形態における、本発明の原理に従ってデバイスをどのように製造するとよいかを示す平面図である。
【図４】他の実施形態における、本発明の原理に従ってデバイスをどのように製造するとよいかを示す平面図である。
【図５】他の実施形態における、本発明の原理に従ってデバイスをどのように製造するとよいかを示す平面図である。
【図６】他の実施形態における、本発明の原理に従ってデバイスをどのように製造するとよいかを示す平面図である。
【図７】他の実施形態における、本発明の原理に従ってデバイスをどのように製造するとよいかを示す平面図である。
【図８】本発明の原理に従って構成された１つまたは複数の能動デバイスと導電性フィーチャを組み込んだ集積回路（ＩＣ）の断面図である。
【発明を実施するための最良の形態】
【０００９】
本発明は、インプリント・リソグラフィ向けの最新技術が、インプリント用に非常に小さな領域のモールドを必要とし、小さい領域のモールドが大きなデバイスをインプリントするために繰り返し使用されるという認識に、少なくとも部分的に基づいている。この認識に基づいて、本発明ではさらに、インプリント・リソグラフィを実施している間、インプリント・モールドの使い過ぎにより、インプリント・モールドが時間とともに劣化し、したがって交換する必要を生じることがあるという認識に基づく。インプリント・モールド自体および／またはインプリント・モールド改修のコスト、ならびにそのようなモールドを製造するのに必要な時間のために、今は、その使用を減らす必要がある。
【００１０】
この認識を得たので、インプリント・リソグラフィ・プロセスが、インプリント・リソグラフィ・プロセスを用いて達成可能な高解像力パターンを特に必要とするこれらのフィーチャを製造するためにのみ使用される場合、本発明では、インプリント・リソグラフィ、したがってインプリント・モールドの使用を顕著に低減可能であることが分かる。したがって、インプリント・リソグラフィは、高解像力を必要とするこれらのフィーチャを製造するために用いられ、より低い解像力のプロセスは、より低い解像力を必要とするこれらのフィーチャを製造するために用いられてよい。したがって、本発明では、インプリン
ト・リソグラフィは第１種のデバイス（例えば、ナノ・スケール・デバイス）を製造するのに使用され、直接描画技法は第２種のデバイス（例えば、マイクロ・スケール・デバイス）を製造するのに使用されてよいことが分かる。インプリント・リソグラフィ・プロセスの使用が減ることを仮定すると、新しいモールドの生成および／または古いモールドの改修の必要性が著しく低減される。
【００１１】
図１を見ると、本発明の原理によるデバイスを製造する方法の流れ図１００が図示されている。図１の流れ図１００は最初の工程１１０から始まる。工程１２０において、インプリントされるべき基板が得られてよい。基板は、ウェーハ・レベルの所に配置された層、あるいはウェーハ・レベルの上方、または下方に配置された層を含む、マイクロエレクトロニクス、オプトエレクトロニクス、ナノ技術、または他の同様のデバイス内に配置された任意の層であってよい。例えば、基板は、剛性、または可撓性基板も含む、半導体基板、誘電体基板、光学基板、ナノ技術基板などでよく、また本発明の範囲内にあってよい。
【００１２】
工程１２０において基板を得た後、第１種の１つまたは複数のデバイスが、例えば１３０〜１６０の工程を用いてインプリント・リソグラフィを使用して基板上に形成されてよい。例として、工程１３０ではレジストを基板の表面に供給できる。一実施形態では、レジストは低粘度、ケイ素含有モノマーであってよい。しかし、インプリント・リソグラフィの当業者には、レジスト用に使用し得る材料の他の種類のことは分かっている。
【００１３】
その後、透明インプリント・モールドをレジストと接触させることができる。例えば、特に離型層で覆われた溶融石英表面を含む透明インプリント・モールドをレジストの薄層中へ静かに押し込むことができる。したがって、レジストは、インプリント・モールド中に形成されたパターンで、完全にではないとしても、大体において満たされるはずである。
【００１４】
その後、工程１４０において、透明インプリント・モールドおよびレジストは、そこで、紫外（ＵＶ）光源にかけられてよい。例として、透明インプリント・モールドおよびレジストはブランケットＵＶ光源に露光されてよく、ＵＶ光源がレジストを重合し、硬化させる。インプリント・リソグラフィの当業者には、この場合もレジストを重合し、硬化させるのに必要である条件は分かっている。
【００１５】
レジストを重合した後、工程１５０では、インプリント・モールドはレジスト内にインプリント・モールドのレプリカを残して基板から分離されてよい。有利な実施形態では、基板からインプリント・モールドを分離することにより、インプリント・モールドの正確なレプリカが残る。したがって基板からインプリント・モールドを分離することにより、パターン（つまり、回路パターン）が、基板上に残っているレジスト内にとどまる。簡単に上で述べた離型層が、基板からインプリント・モールドを離すのを助ける役割をする。基板からインプリント・モールドを取り外した後、短いエッチング、例えば、短いハロゲ
ン・エッチングが、置き換わらない、硬化したレジストを除去するのに用いられてよい。
【００１６】
その後、工程１６０では、インプリント・モールドを取り外した後に残っているレジストは、基板上で１つまたは複数の第１種のデバイスをエッチングし、堆積し、あるいは、その他の仕方で形成するために使用されてよい。例えば、製造業者の希望次第で、残っているパターン化レジストが、１つまたは複数の能動デバイス、より詳細には、１つまたは複数のナノ・スケール能動デバイスを基板上に形成するために使用されてよい。
【００１７】
当業者には分かっているように、（前述したような）インプリント・リソグラフィは、従来の光リソグラフィおよびＥＵＶリソグラフィをしのぐいくつかの重要な利点を有している。インプリント技術は縮小レンズを使用しないので、古典的なフォトリソグラフィの解像力の式の中のパラメータ（ｋ１、ＮＡ、およびλ）はインプリント技術と関係がない。インプリント・リソグラフィについての研究は、その解像力が、テンプレート製造プロセスの解像力の直接の関数であるテンプレート上のパターン解像力によってのみ制限されることを示している。
【００１８】
工程１６０において基板上に第１種の１つまたは複数のデバイスを形成した後、第２種の１つまたは複数のデバイスが、例として工程１７０〜１８０を用いてその基板上に形成されてよい。図１の流れ図１００では、工程１７０は、工程１６０において形成された第１種の１つまたは複数のデバイス上に材料層、例えば誘電体層を形成することからなる。材料層は、それが含んでよい材料、その厚さ、およびそれに関連した、またはその製造に関連した任意の他の特性を含め、本発明の範囲内にある限り大きく変更できる。したがって、さらなる詳細は、今ここで保証されない。
【００１９】
その後、工程１８０では、第２種の１つまたは複数のフィーチャが、材料層の中、上、または上方に直接描画されてよい。例えば、任意の直接描画技術が、第２種（例えば、導電性フィーチャ）の１つまたは複数のフィーチャを形成するために使用されてよい。特に電子ビームまたはレーザ・ビームを用いる直接描画技術が導電性フィーチャを形成するのに使用されてよい。さらに直接描画技術では、描画プロセスの間に、ラスタ・スキャンまたはベクトル・スキャン・プロセスを用いることができる。加えて、多ビーム直接描画プロセスが使用されてよい。同様に、照明をレンズ系を介してターゲットに反射するマイクロ・エレクトロ・メカニカル・システム（ＭＥＭＳ）・ミラー装置によって制御されたパターン転写を含むマスク・レス・リソグラフィ技法が使用されてもよい。直接描画技術の当業者には、材料層の中、上、または上方に第２種の１つまたは複数のフィーチャを直接描画するために用いることができる無数の異なるプロセスが分かっている。製造のこの段階で、プロセスは、前の工程に戻り、したがってこれらの工程の１つまたは複数を繰り返すことができ、あるいは、別に工程１９０で停止することもできる。
【００２０】
工程１３０〜１６０に関して説明した第１種の１つまたは複数のデバイスを形成するためのインプリント・リソグラフィを用いたプロセスは、インプリント・リソグラフィの一実施形態だけである。同様に、工程１７０〜１８０に関して説明した第２種の１つまたは複数のデバイスを形成するのに用いた直接描画技術は、用いることができる直接描画技術の一実施形態だけである。当業者には、それぞれ第１種および第２種の１つまたは複数のデバイスを形成するために用いることができる他のインプリント・リソグラフィ・プロセスおよび直接描画プロセスのことが分かっている。したがって本発明は、どんな特定のインプリント・リソグラフィ・プロセスあるいは直接描画プロセスにも限定されるべきでない。
【００２１】
次に、図１も手短に参照しながら図２〜７を見ると、他の実施形態における、本発明の原理に従ってデバイス２００をどのように製造するとよいかを示す平面図が図示されている。図２は、工程１２０において得られていてよい基板などの、基板２１０の平面図を図示している。前述したように、基板２１０は、とりわけ、ウェーハ・レベルの所に配置された層、あるいはウェーハ・レベルの上方、または下方に配置された層を含む、マイクロエレクトロニクス、オプトエレクトロニクス、ナノ技術、または他の同様のデバイス内に配置された任意の層であってよい。
【００２２】
基板２１０上、またはその中の既知の位置の所に、任意にアライメント・マーク２２０が配置されてよい。図２の実施形態に示したように、アライメント・マーク２２０は、基板２１０の上方、上、または中の正確な位置の所に、続けて形成されるフィーチャを位置決めするのに使用されるグローバル・アライメント・マークである。示した実施形態では、基板２１０は３つのアライメント・マークを含む。しかし、アライメントの当業者には、任意の数のグローバル・アライメント・マークが使用可能であり、本発明の範囲内であることが分かっている。一実施形態では、フル・フィールド・マスク動作が、アライメント・マーク２２０を含むことになるある初期の層または初期の複数層を記録するために用いられてよい。しかし他の方法が、それらの製造用に用いられてもよい。
【００２３】
次に図３を見ると、基板２１０上に第１種の１つまたは複数のデバイスを形成した後の図２のデバイス２００が、図示されている。例として、（前述した）工程１３０〜１６０が、基板２１０上に１つまたは複数のデバイスを形成するために用いられてよい。これらの工程は前に説明したので、さらなる細部は保証されない。
【００２４】
図３の例示した実施形態では、工程１３０〜１６０において説明したプロセスが、基板２１０上に多数の異なる領域３２０を提供するために反復され、多数の異なる領域３２０のそれぞれが１つまたは複数の第１種のデバイスを有している。例えば、図３では、工程１３０〜１６０が１６回反復され、１６個の異なる領域３２０になっている。このステップ・アンド・リピート・プロセスは、一般に、第１種の１つまたは複数のデバイスを形成するために使用されたモールド３１０のフィールド・サイズの限界の関数である。期待されるように、アライメント・マーク２２０が、異なる領域３２０を位置決めするために用いられてよい。
【００２５】
図３にも示したように、異なる領域３２０のそれぞれが、有利にローカル・アライメント・マーク３３０を有することになる。当業者には分かっているように、ローカル・アライメント・マーク３３０は、異なる領域３２０に対して、より詳しくはその中に配置された１つまたは複数のデバイスに対して、続けて形成されるフィーチャを正確に位置決めすることを可能にすることになる。これは、異なる領域の位置決めが、アライメント・マーク２２０から大きくそれていることがあるので、図３に関して説明したステップ・アンド・リピート・プロセスに対して特に有利である。
【００２６】
次に図４を見ると、基板２１０上に、より詳しくは第１種の１つまたは複数のデバイス上に誘電体層４１０を形成した後の図３のデバイス２００が、図示されている。誘電体層４１０は前述した工程１７０において形成された材料層と類似であってよい。したがって誘電体層４１０、それが含む材料、その厚さ、およびそれに関連した、またはその製造に関連した任意の他の特性が、本発明の範囲内にありながら大きく変更できる。しかし示した実施形態では、誘電体層４１０は層間誘電体層の材料である。
【００２７】
次に図５を見ると、誘電体層４１０上にレジスト層５１０を形成した後の図４のデバイス２００が、図示されている。所与の実施形態では、レジスト層５１０は、誘電体層４１０上にブランケット堆積されている。このレジスト層５１０は、直接描画システムを使用する任意の既知のレジスト層でよい。したがって、直接描画の当業者は、レジスト層５１０に関連した詳細は分かっていることになる。
【００２８】
次に図６を見ると、レジスト層５１０を直接描画技術にかけた後の図５のデバイス２００が図示されている。例としてこの実施形態では、レジスト層５１０が、それを受けたレジスト５１０の部分の材料特性を変化させるように構成された電子ビームに当てられてよい。その後、直接描画信号に露出されたレジスト５１０のブランケット層が現像されてよい。この実施形態では、レジスト５１０のブランケット層の現像によりレジスト５１０中に開口６１０が残る。この実施形態では、レジスト中の開口６１０は、第２種の、例として１つまたは複数の導電性フィーチャの、１つまたは複数のデバイスに相当することになる。しかし、他の直接描画技術が開口６１０を形成するのに使用されてよいことに留意されたい。したがって本発明は、図６に関して説明した直接描画技術に限定されない。
【００２９】
当業者には、直接描画技術がローカル・アライメント・マーク３３０を検出する能力を有していることがあり、またもっと高い可能性で有することになるということが分かっている。したがって直接描画技術では、これらのローカル・アライメント・マーク３３０に基づいて描画の間にローカル・アライメント整合することができることになる。当業者には分かっているように、インリント・リソグラフィ工程は、いくつかのローカル・アライメント・イシューを挿入することができ、次いで、それが直接描画技術を使って調整可能であるので、これがこのプロセスの１つの重要な利点である。
【００３０】
次に図７を見ると、パターン化レジスト層５１０上、および開口６１０内にメタライゼーションのブランケット層を形成した後の図６のデバイス２００が、図示されている。その上にメタライゼーションを有するパターン化レジスト層５１０は、次いで除去することができ、最後に導電性フィーチャ７１０を生じる。前に示したように、導電性フィーチャ７１０は、直接描画技術を用いてレジスト層５１０に形成された開口６１０に対応する。当業者には分かっているように、導電性フィーチャ７１０は、トレース、相互接続、またはトレースおよび相互接続の組合せであり、本発明の範囲内であってよい。図５〜７に関して説明したプロセスは、工程１８０に関して前述したプロセスとある程度類似である。
【００３１】
本発明の別の実施形態では、導電性フィーチャ７１０は、熱分解プロセスを用いて形成することができる。例えば、一実施形態では、レーザ光に露光される後続の金属−有機フィルムのその領域の所でレーザ光の吸収を高めるために、選択的にレーザ光波長を吸収する有機色素が、レーザ露光の前に金属−有機溶液に加えられてよい。露光される領域で光吸収が高められる結果、露光された金属の少なくとも部分的な熱分解が生じる。レーザ熱分解にさらされなかった金属−有機フィルムの領域が有機溶剤洗浄を用いて現像され除かれる。金属の後続の完全な熱分解および急速熱処理により導電相互接続ラインを形成できる。熱分解に関するさらに詳細な情報は米国特許第４，９１６，１１５号、第４，９５２，５５６号、および第５，１６４，５６５号の中に見出すことができ、その全てが、そのまま本明細書に複写されたかのように参照により本明細書に組み込まれる。
【００３２】
図１の流れ図１００に関して説明したプロセス、または別に図２〜７に関して説明したプロセスは、従来プロセスをしのぐ多くの利点があることに気づく。第１にそのプロセスは、インプリント・リソグラフィで可能である高解像力を必要とするこれらのフィーチャに対しインプリント・リソグラフィの利点が十分得られ、一方インプリント・リソグラフィ・プロセスのインプリント・モールドの長時間使用に付随した問題を感じることはない。第２に、そのプロセスでは、直接描画技術を用いたコスト効率のよい方法で高解像力フィーチャの相互接続を可能にする。
【００３３】
本発明のプロセスでは、伝統的な光リソグラフィ工程用のフォト・マスクを製造する必要がないことになるので、全体の製造間隔がより短くなることに気づくことにもなる。その間隔の改善は、新製品の最初の試作に適用した場合に、最も大きく、したがって新製品導入間隔が改善されることになる。さらにデバイスの総数が小さいニッチ、特定用途向けデバイスの場合に、コスト節減が達成されることになる。この場合は、メタライゼーション・レベル用のフォト・マスクのコストが回避されることになる。
【００３４】
最後に図８を見ると、本発明の原理に従って構成された１つまたは複数の能動デバイス８１０および導電性フィーチャ８２０を組み込んだ集積回路（ＩＣ）８００の断面図が図示されている。ＩＣ８００は、ＣＭＯＳデバイス、ＢｉＣＭＯＳデバイス、バイポーラ・デバイスを形成するのに使用されたトランジスタなどのデバイス、ならびにキャパシタ、あるいは他の種類のデバイスを含んでよい。ＩＣ８００は、さらにインダクタまたは抵抗などの受動デバイスを含んでよく、あるいは光デバイス、オプトエレクトロニク・デバイス、またはナノ技術デバイスを含んでもよい。当業者は、これら様々な種類のデバイスとそれらの製造、ならびに特に、これらのデバイスがナノ・スケール・デバイスを含むことがあり、しばしば含むことになるということをよく知っている。図８に図示された特定の実施形態では、導電性フィーチャ８２０は、誘電体層８３０内に配置されている。導電性フィーチャ８２０は能動デバイス８１０と接触しており、したがって動作可能な集積回路８００を形成する。
【００３５】
本発明が詳細に説明されてきたが、その広義の様式における本発明の趣旨と範囲を逸脱することなく当業者が本明細書に様々な変更、置換、および改変をなしうることを、当業者は理解されたい。
【００３６】
以下においては、本発明の種々の構成要件の組み合わせから成る例示的な実施形態を示す。
１．基板上にインプリント・リソグラフィを用いて第１種の１つまたは複数のデバイスを形成する工程と、
前記基板上に直接描画技術を用いて第２種の１つまたは複数のデバイスを形成する工程とを含む製造方法。
２．前記第１種の１つまたは複数のデバイスが、１つまたは複数の能動デバイスであり、前記第２種の１つまたは複数のデバイスが、前記１つまたは複数の能動デバイスと接触するための１つまたは複数の導電性フィーチャである上記１に記載の方法。
３．前記１つまたは複数の導電性フィーチャが、ビアまたはトレースのいずれか１つ、あるいはビアまたはトレースの集合である上記２に記載の方法。
４．前記基板上にインプリント・リソグラフィを用いて１つまたは複数の能動デバイスを形成する工程が、多数の異なる領域を形成するためにインプリント・モールドを使用する工程を含み、それぞれの異なる領域が１つまたは複数の能動デバイスを含む上記２に記載の方法。
５．前記基板上に１つまたは複数の導電性フィーチャを形成する工程が、前記１つまたは複数の導電性フィーチャを形成するために、またそれによって前記多数の領域内の前記１つまたは複数の能動デバイスを正確に接触させるためにアライメント・マークを使用する工程を含む上記４に記載の方法。
６．アライメント・マークを使用する工程が、前記多数の領域のそれぞれに付随したローカル・アライメント・マークを使用する工程を含む上記５に記載の方法。
７．前記第１種の前記１つまたは複数のデバイスが、１つまたは複数のナノ・スケール・デバイスであり、前記第２種の前記１つまたは複数のデバイスが、１つまたは複数のマイクロ・スケール・デバイスである上記１に記載の方法。
８．前記基板上に直接描画技術を用いて前記第２種の１つまたは複数のデバイスを形成する工程が、電子ビーム直接描画技術を用いて前記第２種の前記１つまたは複数のデバイスを形成する工程を含む上記１に記載の方法。
９．前記基板上に直接描画技術を用いて前記第２種の１つまたは複数のデバイスを形成する工程が、レーザ・ビーム直接描画技術を用いて前記第２種の前記１つまたは複数のデバイスを形成する工程を含む上記１に記載の方法。
１０．前記第１種の前記１つまたは複数のデバイスが、マイクロエレクトロニク・デバイス、オプトエレクトロニク・デバイス、ナノ技術デバイス、またはそれらの任意の組合せである上記１に記載の方法。
１１．前記直接描画技術を用いて前記第２種の１つまたは複数のデバイスを形成する工程が、熱分解プロセスを用いて前記第２種の１つまたは複数のデバイスを形成する工程を含む上記１に記載の方法。
１２．集積回路の製造方法であって、
基板上にインプリント・リソグラフィを用いてナノ・スケール・デバイスを形成する工程と、
前記ナノ・スケール・デバイス上に誘電体層を形成する工程と、
直接描画技術を用いて前記誘電体層の中、上、または上方に導電性フィーチャを形成する工程とを含み、前記導電性フィーチャが前記ナノ・スケール・デバイスの少なくとも一部分と接触する製造方法。
１３．前記ナノ・スケール・デバイスが能動デバイスである上記１２に記載の方法。
１４．前記導電性フィーチャが、ビアまたはトレースのいずれか１つ、あるいはビアまたはトレースの集合である上記１２に記載の方法。
１５．前記基板上にインプリント・リソグラフィを用いてナノ・スケール・デバイスを形成する工程が、多数の異なる領域を形成するためにインプリント・モールドを使用する工程を含み、それぞれの異なる領域がナノ・スケール・デバイスを含む上記１３に記載の方法。
１６．前記誘電体層の中、上、または上方に導電性フィーチャを形成する工程が、前記導電性フィーチャを形成するために、またそれによって前記多数の領域内の前記ナノ・スケール・デバイスを正確に接触させるためにアライメント・マークを使用する工程を含む上記１５に記載の方法。
１７．アライメント・マークを使用する工程が、前記多数の領域のそれぞれに付随したローカル・アライメント・マークを使用する工程を含む上記１６に記載の方法。
１８．前記ナノ・スケール・デバイスが、マイクロエレクトロニク・デバイス、オプトエレクトロニク・デバイス、ナノ技術デバイス、またはそれらの任意の組合せである上記１２に記載の方法。
１９．直接描画技術を用いて前記誘電体層の中、上、または上方に導電性フィーチャを形成する工程が、電子ビーム直接描画技術を用いて前記導電性フィーチャを形成する工程を含む上記１２に記載の方法。
２０．直接描画技術を用いて前記誘電体層の中、上、または上方に導電性フィーチャを形成する工程が、レーザ・ビーム直接描画技術を用いて前記導電性フィーチャを形成する工程を含む上記１２に記載の方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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