(57)【要約】【課題】回路基板への実装後の見掛け上の高さを抑制することができる積層セラミック電子部品を提供する。【解決手段】積層セラミックコンデンサ１は、積層セラミック素子２と、積層セラミック素子２の表面の中央部に設けられた第１外部電極４ａ，４ｂと、積層セラミック素子２の表面の両端部に第１外部電極４ａ，４ｂを間に配置するようにそれぞれ設けられた第２外部電極６ａ，６ｂ，８ａ，８ｂと、を備える。第１外部電極４ａ，４ｂの幅Ｂは、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅Ａより大きい。第１外部電極４ａ，４ｂは、外部電極ペーストを１回塗布することにより形成され、第２外部電極６ａ，６ｂ，８ａ，８ｂは、外部電極ペーストを２回塗布することにより形成されており、第２外部電極４ａ，４ｂの電極厚は、第１外部電極６ａ，６ｂ，８ａ，８ｂの電極厚よりも大きい。【選択図】図１
2015019078.tif 000002
【特許請求の範囲】
【請求項１】
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
前記第２面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第２面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第２面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、前記第５面、前記第６面とに跨って設けられた第１外部電極と、
前記積層セラミック素子の内部に設けられ、前記第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
前記積層セラミック素子の内部に設けられ、前記第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、を備えた積層セラミック電子部品であって、
前記第１外部電極の幅が前記第２外部電極の幅より大きく、
前記第２外部電極の電極厚が前記第１外部電極の電極厚より大きく形成されていること、
を特徴とする、積層セラミック電子部品。
【請求項２】
前記第１面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第１面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第１面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、をさらに備えることを特徴とする、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１外部電極が信号側電極であって、前記第２外部電極がグランド側電極であることを特徴とする請求項１または請求項２に記載の積層セラミック電子部品。
【請求項４】
前記第１外部電極、第２外部電極が設けられた前記第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、前記第２面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、前記第２面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする請求項１ないし請求項３のいずれか一項に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。
【背景技術】
【０００２】
特許文献１（図８〜図１０）に示すように、等価直列インダクタンス（ＥＳＬ）を低くするために、積層セラミック素子表面の中央部に設けられた第１外部電極と、積層セラミック素子表面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備えた３端子の積層セラミックコンデンサが知られている。３端子とは、コンデンサの端子として、三つの端子が回路基板に電気的に接続されることを意味する。
【０００３】
図１３（Ａ）は、従来の３端子の積層セラミックコンデンサ８０を模式的に示した図である。この積層セラミックコンデンサ８０において、中央部に設けられた第１外部電極８２の幅が、両端部にそれぞれ設けられた第２外部電極８４ａ，８４ｂの幅より大きい場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−４６０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、積層セラミックコンデンサ８０の第１外部電極８２と第２外部電極８４ａ、８４ｂとを、ローラ転写法などによって外部電極ペーストを塗布して厚膜形成する場合、塗布幅が広いほど、塗布厚が厚くなるという現象がある。そのため、積層セラミックコンデンサ８０の第１外部電極８２の電極厚が厚くなり、第２外部電極８４ａ，８４ｂの電極厚が薄くなる。
【０００６】
従って、積層セラミックコンデンサ８０が回路基板９０に実装されると、中央部に位置する第１外部電極８２の電極厚が厚いため、積層セラミックコンデンサ８０は斜めに実装され、実装後の積層セラミックコンデンサ８０の見掛け上の高さが高くなるという不具合が生じる。
【０００７】
また、このような斜め実装は、第２外部電極８４ａ、８４ｂのうちのいずれか一方の第２外部電極が回路基板に電気的に接続されないため、等価直列インダクタンス（ＥＳＬ）が増加するという不具合が生じる。さらに、積層セラミックコンデンサ８０が実装された後、撓み応力が積層セラミックコンデンサ８０に加わるなどしたときは、積層セラミックコンデンサ８０と回路基板９０との接続強度が低いという不具合も生じる。
【０００８】
それゆえに、本発明の第１の目的は、回路基板への実装後の見掛け上の高さを抑制することができる積層セラミック電子部品を提供することである。そして、本発明の第２の目的は、回路基板への実装後の等価直列インダクタンス（ＥＳＬ）の増加を抑制したり、回路基板との接続強度の低下を抑制したりすることができる積層セラミック電子部品を提供することである。
【課題を解決するための手段】
【０００９】
本発明の積層セラミック電子部品は、
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
第２面の長さ方向における一方端面と、第３面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向における他方端部と、第４面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向において、２つの第２外部電極の間に位置する部分と、第５面、第６面とに跨って設けられた第１外部電極と、
積層セラミック素子の内部に設けられ、第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
積層セラミック素子の内部に設けられ、第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、
を備えた積層セラミック電子部品であって、
第１外部電極の幅が第２外部電極の幅より大きく、
第２外部電極の電極厚が第１外部電極の電極厚より大きく形成されていること、
を特徴とする、積層セラミック電子部品である。
【００１０】
本発明では、第２外部電極の電極厚が第２外部電極の電極厚より大きくなる。
【００１１】
また、本発明の積層セラミック電子部品は、
第１面の長さ方向における一方端部と、第３面、第５面、第６面とに跨って設けられた第２外部電極と、
第１面の長さ方向における他方端部と、第４面、第５面、第６面とに跨って設けられた第２外部電極と、
第１面の長さ方向において、２つの第２外部電極の間に位置する部分と、をさらに備えることを特徴とする、積層セラミック電子部品であってもよい。
【００１２】
この場合、第１面および第２面のいずれか一方の面が実装面として使用できるため、回路基板への実装の自由度が向上する。
【００１３】
また、積層セラミック電子部品は、積層セラミックコンデンサなどとなる。そして、第２外部電極の電極厚と第１外部電極の電極厚よりも大きいため、積層セラミック素子２の両端部にそれぞれ設けられた第２外部電極によるセルフアライメント効果が先に発揮されるので、第１外部電極の位置を中心に積層セラミックコンデンサは回転せず、正規の実装位置からずれることなく安定して実装することができる。したがって、積層セラミックコンデンサが回路基板に実装されたとき、同一面（実装面）に設けられた第２外部電極のうちのいずれか一方の第２外部電極が回路基板に電気的に接続されないという現象が生じない。つまり、同一面（実装面）に設けられた第１外部電極および第２外部電極の全てが、回路基板に電気的に接続される。従って、積層セラミックコンデンサは、回路基板に実装後の等価直列インダクタンス（ＥＳＬ）の増加が抑制される。
【００１４】
また、本発明の積層セラミック電子部品は、
第１外部電極が信号側電極であって、第２外部電極がグランド側電極であることを特徴とする積層セラミック電子部品であってもよい。
【００１５】
さらに、本発明の積層セラミック電子部品は、
第１外部電極、第２外部電極が設けられた第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、第２面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、第２面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする、積層セラミック電子部品であってもよい。
【発明の効果】
【００１６】
本発明によれば、第１外部電極の幅が第２外部電極の幅より大きい場合であっても、第２外部電極の電極厚が第１外部電極の電極厚より大きくなるように厚膜形成されており、積層セラミック電子部品を回路基板に対して略平行になるように実装することができる。この結果、積層セラミック電子部品の実装後の見掛け上の高さを抑制することができる。
【００１７】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る積層セラミック電子部品の第１の実施の形態を示す外観斜視図である。
【図２】図１に示した積層セラミック素子の斜視図である。
【図３】図２に示した積層セラミック素子の分解斜視図である。
【図４】本発明に係る積層セラミック電子部品の第２の実施の形態を示す外観斜視図である。
【図５】図４に示した積層セラミック素子の斜視図である。
【図６】図５に示した積層セラミック素子の分解斜視図である。
【図７】本発明に係る積層セラミック電子部品の製造方法の一実施の形態を示すフローチャートである。
【図８】外部電極ペーストを積層セラミック電子部品に塗布するための塗布装置を示す概略構成図である。
【図９】１回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【図１０】図９に続く１回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【図１１】２回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【図１２】図１１に続く２回目の外部電極ペーストを塗布する方法を説明するための模式図である。
【図１３】本発明に係る積層セラミック電子部品の効果を説明するための説明図である。
【発明を実施するための形態】
【００１９】
本発明に係る積層セラミック電子部品の実施の形態を説明する。なお、以下の実施の形態では、積層セラミック電子部品として、積層セラミックコンデンサを例にして説明するけれども、本発明はこれに限定されるものではない。例えば、積層セラミック電子部品は、積層セラミックバリスタ、積層セラミックインダクタなどであってもよい。
【００２０】
１．積層セラミック電子部品
（１）第１の実施の形態
図１は、積層セラミック電子部品である積層セラミックコンデンサ１を示す外観斜視図である。図２は、図１に示した積層セラミック素子２の斜視図である。図３は、図２に示した積層セラミック素子２の分解斜視図である。
【００２１】
積層セラミックコンデンサ１は、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ａ，４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ａ，６ｂ，８ａ，８ｂとを備えている。
【００２２】
積層セラミック素子２は、上下の高さＴ方向に、第１面２ａと、第１面２ａに対向する第２面２ｂとを有している。また、積層セラミック素子２は、左右の長さＬ方向に、第３面２ｃと、第３面２ｃに対向する第４面２ｄとを有している。さらに、積層セラミック素子２は、前後の幅Ｗ方向に、第５面２ｅと、第５面２ｅに対向する第６面２ｆとを有している。
積層セラミックコンデンサ１は、例えば長さＬ方向の寸法が２．００ｍｍ以上２．１０ｍｍ以下であることが好ましく、高さＴ方向の寸法が０．７ｍｍ以上１．０ｍｍ以下であることが好ましく、幅Ｗ方向の寸法が１．２０ｍｍ以上１．４０ｍｍ以下であることが好ましい。
なお、積層セラミックコンデンサ１の長さＬ方向の寸法、高さＴ方向の寸法、幅Ｗ方向の寸法は、ミツトヨ製のマイクロメーターＭＤＣ−２５ＭＸを用いて測定することができる。
【００２３】
第１外部電極４ａは第１面２ａの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第１外部電極４ｂは第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ａ，８ａは、第１面２ａの左右の両端部に、第１外部電極４ａを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ａは、第１面２ａの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ａは、第１面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ｂは、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ｂは、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第１面２ａおよび第２面２ｂのいずれか一方の面が、積層セラミックコンデンサ１の実装面となる。積層セラミックコンデンサ１は３端子コンデンサである。
【００２４】
ここで、第１外部電極４ａ，４ｂの幅Ｂは、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅Ａより大きく設定されている。より具体的には、第１外部電極４ａ，４ｂの幅Ｂは、０．６３ｍｍ以上０．６７ｍｍ以下である。第２外部電極６ａ，６ｂ，８ａ，８ｂの幅Ａは、０．３５ｍｍ以上０．４５ｍｍ以下である。
なお、第１の外部電極４ａ、４ｂ、第２の外部電極６ａ、６ｂ、８ａ、８ｂの幅は、ＮＩＫＯＮ製の測定顕微鏡ＭＭ−６０にて２０倍の倍率で積層セラミックコンデンサ１の第１面または第２面を投影して測定することができる。
【００２５】
そして、第１外部電極４ａ，４ｂは、それぞれ外部電極ペーストを１回塗布することにより厚膜形成されている。また、第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより厚膜形成されている。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚は第１外部電極４ａ，４ｂの電極厚より大きくなっている。
なお、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの厚みは、積層セラミックコンデンサ１の第５面２ｅの表面から幅方向の中央に向かって研磨することによって、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面を露出させ、そして、研磨によるダレを除去した後に、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面に投影することによって測定することができる。
【００２６】
第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂは、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。さらに、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ、その表面にめっき皮膜が形成されている。めっき皮膜は、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを保護し、かつ、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのはんだ付け性を良好にする。
【００２７】
また、第１外部電極４ａ，４ｂがグランド側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂが信号側電極であってもよいし、第１外部電極４ａ，４ｂが信号側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂがグランド側電極であってもよい。
【００２８】
積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。
【００２９】
第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から上下の高さＴ方向にそれぞれ延在している第１引出部２４ａ，２４ｂとを有している。第１引出部２４ａは、積層セラミック素子２の第１面２ａの中央部に引き出されて第１外部電極４ａに電気的に接続されている。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂに電気的に接続されている。
【００３０】
第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２６ａ，２６ｂと、第２対向部２３ｂの右側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２８ａ，２８ｂとを有している。第２引出部２６ａは、積層セラミック素子２の第１面２ａの左側端部に引き出されて第２外部電極６ａに電気的に接続されている。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂに電気的に接続されている。第２引出部２８ａは、積層セラミック素子２の第１面２ａの右側端部に引き出されて第２外部電極８ａに電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂに電気的に接続されている。
【００３１】
第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。第１内部電極２０および第２内部電極２２は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。また、内層用セラミック層１０および外層用セラミック層１２は、チタン酸バリウム系材料、チタン酸ストロンチウム系材料などからなる。
【００３２】
以上の構成からなる積層セラミックコンデンサ１では、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第１面２ａまたは第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第１面２ａまたは第２面２ｂ（言い換えると、実装面）に対して平行である。
【００３３】
（２）第２の実施の形態
図４は、積層セラミック電子部品である積層セラミックコンデンサ１Ａを示す外観斜視図である。図５は、図４に示した積層セラミック素子２の斜視図である。図６は、図５に示した積層セラミック素子２の分解斜視図である。なお、図４〜図６において、前記第１の実施の形態の積層セラミックコンデンサ１の部品や部分と同一の部品や部分には、同じ符号を付してその詳細な説明は省略する。
【００３４】
積層セラミックコンデンサ１Ａは、前記第１の実施の形態の積層セラミックコンデンサ１において、第１内部電極２０の第１引出部２４ａおよび第２内部電極２２の第２引出部２６ａ，２８ａを省略したものと同様のものである。
【００３５】
積層セラミックコンデンサ１Ａは、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ｂ，８ｂとを備えている。
【００３６】
第１外部電極４ｂは、第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ｂは、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ｂは、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第２面２ｂが、積層セラミックコンデンサ１Ａの実装面となる。積層セラミックコンデンサ１Ａは３端子コンデンサである。
【００３７】
ここで、第１外部電極４ｂの幅Ｂは、第２外部電極６ｂ，８ｂの幅Ａより大きく設定されている。
【００３８】
そして、第１外部電極４ｂは、外部電極ペーストを１回塗布することにより形成されている。また、第２外部電極６ｂ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより形成されている。これにより、第２外部電極６ｂ，８ｂの電極厚は第１外部電極４ｂの電極厚より大きくなっている。
【００３９】
第１外部電極４ｂおよび第２外部電極６ｂ，８ｂは、それぞれ、その表面にめっき皮膜が形成されている。
【００４０】
積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。
【００４１】
第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から高さＴ方向の下方に延在している第１引出部２４ｂとを有している。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂに電気的に接続されている。
【００４２】
第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から高さＴ方向の下方に延在している第２引出部２６ｂと、第２対向部２３ｂの右側端部から高さＴ方向の下方に延在している第２引出部２８ｂとを有している。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂに電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂに電気的に接続されている。
【００４３】
第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。
【００４４】
以上の構成からなる積層セラミックコンデンサ１Ａでは、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第２面２ｂ（言い換えると、実装面）に対して平行である。
【００４５】
２．積層セラミック電子部品の製造方法
次に、前述の積層セラミックコンデンサ１，１Ａの製造方法を説明する。図７は、積層セラミックコンデンサ１，１Ａの製造方法を示すフローチャートである。
【００４６】
工程Ｓ１で、チタン酸バリウム系材料またはチタン酸ストロンチウム系材料からなるセラミック粉末に、有機バインダ、分散剤および可塑剤などが添加されて、シート成形用スラリーが作製される。次に、シート成形用スラリーは、ドクターブレード法によって、内層もしくは外層用セラミックグリーンシートに成形される。
【００４７】
次に、工程Ｓ２で、内層用セラミックグリーンシート上に、Ａｇを含有する内部電極ペーストがスクリーン印刷法で塗布され、第１内部電極２０および第２内部電極２２となるべき電極ペースト膜が形成される。
【００４８】
次に、工程Ｓ３で、電極ペースト膜が形成された内層用セラミックグリーンシートは、第１内部電極２０の電極ペースト膜と第２内部電極２２の電極ペースト膜とが交互になるように複数枚積層される。さらに、複数枚の外層用セラミックグリーンシートが、積層された内層用セラミックグリーンシートを挟むように積層されて圧着される。この積層セラミックグリーンシートは、個々の積層セラミック素子２となるべき寸法に切断され、複数の未焼成の積層セラミック素子２とされる。
【００４９】
次に、工程Ｓ４で、未焼成の積層セラミック素子２は、脱バインダ処理された後、焼成され、焼結した積層セラミック素子２とされる。内層用および外層用セラミックグリーンシートと電極ペースト膜とは同時焼成され、内層用セラミックグリーンシートは内層用セラミック層１０となり、外層用セラミックグリーンシートは外層用セラミック層１２となり、電極ペースト膜は第１内部電極２０もしくは第２内部電極２２となる。
【００５０】
次に、工程Ｓ５で、焼結した積層セラミック素子２の表面に、１回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。１回目の外部電極ペーストの塗布は、第１外部電極４ａ，４ｂの外部電極ペーストを塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペーストを塗布する。
【００５１】
１回目の外部電極ペーストの塗布は、図８に示す塗布装置３０を使用してローラ転写法で行われる。塗布装置３０は、所定の間隔で配置されている一対の塗布部３２ａ，３２ｂを備えている。
【００５２】
塗布部３２ａは、塗布ローラ３４ａと、塗布ローラ３４ａに圧接したスクレーパ３６ａと、スクレーパ３６ａの上流側に配設されて塗布ローラ３４ａに圧接した転写ローラ３８ａと、ペースト槽４０ａとを備えている。同様に、塗布部３２ｂも、塗布ローラ３４ｂと、塗布ローラ３４ｂに圧接したスクレーパ３６ｂと、スクレーパ３６ｂの上流側に配設されて塗布ローラ３４ｂに圧接した転写ローラ３８ｂと、ペースト槽４０ｂとを備えている。
【００５３】
塗布ローラ３４ａの外周面には、図９に示すように、積層セラミックコンデンサ１の第１外部電極４ｂに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ｂ，８ｂに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。図示しないけれども、塗布ローラ３４ｂの外周面にも、第１外部電極４ａに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ａ，８ａに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。
【００５４】
塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の幅は、第１外部電極４ａ，４ｂの幅と略等しい寸法に設定されている。塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの左右の端部に形成した溝４４，４８の幅は、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅と略等しい寸法に設定されている。溝４２，４４，４８の横断面の形状は、矩形、Ｕ形、三角形、半円形などである。
【００５５】
スクレーパ３６ａ，３６ｂは、それぞれ転写ローラ３８ａ、３８ｂによって塗布ローラ３４ａ，３４ｂの外周表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とすと同時に、溝４２，４４，４８に外部電極ペースト５０を充填させるためのものである。
【００５６】
転写ローラ３８ａ，３８ｂは、それぞれペースト槽４０ａ，４０ｂに入っている外部電極ペースト５０を取り出して、塗布ローラ３４ａ，３４ｂに供給するためのものである。
【００５７】
複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられて挟持されることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。
【００５８】
このとき、図１０に示すように、塗布ローラ３４ａ，３４ｂの溝４２，４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が、積層セラミック素子２に付与される。この場合、溝４２の幅が溝４４，４８の幅より広いので、第１外部電極４ａ，４ｂの外部電極ペースト５０の塗布厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの外部電極ペースト５０の塗布厚みは薄くなる。
なお、図１０は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示していない。
また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、第１外部電極４ａおよび１回目の第２外部電極６ａ，８ａが形成されなくなる。
【００５９】
１回目の外部電極ペースト塗布工程は、第１外部電極４ａ，４ｂの外部電極ペースト５０を塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０を塗布するため、効率良く外部電極が形成される。
なお、キャリアテープ４２による積層セラミック素子２の搬送速度と、塗布ローラ３４ａ、３４ｂの外周速度とは略等しい速度に設定される。
【００６０】
次に、工程Ｓ６で、積層セラミック素子２に塗布された第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分が形成される。このとき、第１外部電極４ａ，４ｂの電極厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは薄い。
なお、工程Ｓ６を省略して、工程Ｓ５から直接に工程Ｓ７へ移行して、工程Ｓ８でまとめて第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを焼き付けてもよい。
【００６１】
次に、工程Ｓ７で、積層セラミック素子２の表面に、２回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。２回目の外部電極ペーストの塗布は、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペーストのみを塗布する。
【００６２】
２回目の外部電極ペーストの塗布は、１回目の外部電極ペーストの塗布に用いた図８に示す塗布装置３０において、スクレーパ３６ａ，３６ｂを図１１に示すスクレーパ３７ａ，３７ｂに置き換えたものと同様のものを使用してローラ転写法で行われる。
【００６３】
スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の横断面の形状と略等しいサイズの凸部６０が、溝４２に対応する位置に設けられている。従って、スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とし、溝４２に充填されている外部電極ペースト５０を凸部６０によって溝４２から掻き出すと共に、溝４４，４８に外部電極ペースト５０を充填させることができる。
【００６４】
複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。
【００６５】
このとき、図１２に示すように、塗布ローラ３４ａ、３４ｂの溝４４，４８に充填されている外部電極ペースト５０が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分の表面上にさらに付与される。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは、第１外部電極４ａ，４ｂの電極厚みより大きくなる。
なお、図１２は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示されていない。また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、２回目の第２外部電極６ａ，８ａが形成されなくなる。
【００６６】
また、第１外部電極４ａ，４ｂは、塗布ローラ３４ａ，３４ｂの溝４２にその一部が収容されるので、積層セラミック素子２の姿勢が良くなり、塗布精度が良くなる。
【００６７】
次に、工程Ｓ８で、積層セラミック素子２に塗布された第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極部分が形成される。こうして、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚が第１外部電極４ａ，４ｂの電極厚より大きく形成される。
【００６８】
次に、工程Ｓ９で、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのそれぞれの表面に、湿式めっきによってＮｉめっき、Ｓｎめっきが順に形成される。こうして、積層セラミックコンデンサ１，１Ａが得られる。
【００６９】
３．本実施の形態の効果
（１）本実施の形態によれば、第１外部電極４ａ，４ｂの電極厚みが、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みより大きくなるように形成することができる。従って、図１３（Ｂ）に示すように、積層セラミックコンデンサ１，１Ａが回路基板９０に対して略平行になるように実装することができる。この結果、積層セラミックコンデンサ１，１Ａは、回路基板９０に実装後の見掛け上の高さを抑制することができる。
【００７０】
（２）また、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚が第１外部電極４ａ，４ｂの電極厚よりも大きいため、積層セラミック素子２の両端部にそれぞれ設けられた第２外部電極６ａ，６ｂ，８ａ，８ｂによるセルフアライメント効果が先に発揮されるので、第１外部電極４ａ，４ｂの位置を中心に積層セラミックコンデンサ１，１Ａは回転せず、正規の実装位置からずれることなく安定して実装することができる。したがって、例えば、第２面２ｂ（実装面）に設けられた第２外部電極６ｂ，８ｂのうちのいずれか一方の第２外部電極が回路基板９０に電気的に接続されないという現象が生じない。つまり、第２面２ｂ（実装面）に設けられた第１外部電極４ｂおよび第２外部電極６ｂ，８ｂの全てが、回路基板９０に電気的に接続される。従って、積層セラミックコンデンサ１，１Ａは、回路基板９０に実装後の等価直列インダクタンス（ＥＳＬ）の増加が抑制される。
【００７１】
（３）さらに、積層セラミックコンデンサ１，１Ａが回路基板９０に実装された後、撓み応力が積層セラミックコンデンサ１，１Ａに加わるなどしたときの、積層セラミックコンデンサ１，１Ａと回路基板９０との接続強度が向上する。
【００７２】
（４）また、第１の実施の形態の積層セラミックコンデンサ１の場合には、第１面２ａおよび第２面２ｂのいずれか一方の面が実装面として使用できるため、回路基板９０への実装の自由度が向上する。
【００７３】
なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。
【符号の説明】
【００７４】
１，１Ａ  積層セラミックコンデンサ
２  積層セラミック素子
２ａ  第１面
２ｂ  第２面
２ｃ  第３面
２ｄ  第４面
２ｅ  第５面
２ｆ  第６面
４ａ，４ｂ  第１外部電極
６ａ，６ｂ，８ａ，８ｂ  第２外部電極
１０  内層用セラミック層
１２  外層用セラミック層
２０  第１内部電極
２２  第２内部電極
２３ａ  第１対向部
２３ｂ  第２対向部
２４ａ，２４ｂ  第１引出部
２６ａ，２６ｂ，２８ａ，２８ｂ  第２引出部
３０  塗布装置
３２ａ，３２ｂ  塗布部
３４ａ，３４ｂ  塗布ローラ
３６ａ，３６ｂ，３７ａ，３７ｂ  スクレーパ
３８ａ，３８ｂ  転写ローラ
４０ａ，４０ｂ  ペースト槽
４２，４４，４８  溝
５０  外部電極ペースト
５２  塗布ローラの回転軸
６０  凸部
９０  回路基板
Ｌ  長さ
Ｔ  高さ
Ｗ  幅
Ａ  第２外部電極の幅
Ｂ  第１外部電極の幅
【図１】
2015019078.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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