(57)【要約】【課題】フリップチップボンディングを用いる場合であっても、チップと基板間、或いはチップ間の樹脂部にボイドが発生しないような半導体装置の製造方法を提供する。【解決手段】半導体装置２００は、一面に裏面バンプ２９３を有するメモリチップ２０７ｂの他面をボンディングツール３９で保持し、メモリチップ２０７ｂを、絶縁性接着剤層２２７を介して、表面バンプ２７３が形成されたメモリチップ２０７ａ上に積層すると共に、絶縁性接着剤層２２７をメモリチップ２０７ａとメモリチップ２０７ｂの隙間に充填することにより製造され、ボンディングツール３９がメモリチップ２０７ｂを保持する際は、メモリチップ２０７ｂを一面の中央部が周辺部よりも高くなるように反らせ、積層の際は、メモリチップ２０７ｂを反らせた状態で、絶縁性接着剤層２２７を介してメモリチップ２０７ａ上に積層する。【選択図】図４
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【特許請求の範囲】
【請求項１】
（ａ）一面に複数のバンプ電極が形成された第１の基板の前記一面に対向する他面をボンディングツールで保持し、
（ｂ）前記ボンディングツールによって保持された前記第１の基板を、樹脂接着層を介して、一面に複数の電極が形成された第２の基板上に積層し、前記第１の基板の前記複数のバンプ電極を前記第２の基板の前記複数の電極に電気的に接続すると共に、前記樹脂接着層を前記第１と第２の基板間の隙間に充填する、
を有し、
前記（ａ）は、前記第１の基板を前記一面の中央部が周辺部よりも高くなるように反らせた状態で前記他面をボンディングツールによって保持し、
前記（ｂ）は、前記ボンディングツールに保持された前記第１の基板を、該第１の基板を反らせた状態のまま、前記樹脂接着層を介して、前記第２の基板上に積層する、半導体装置の製造方法。
【請求項２】
前記ボンディングツールは、耐熱性及び高熱伝導性を有する弾性材料で、断面形状が周辺部よりも中央部が高くなるように円弧状に構成された吸着部を有しており、
前記（ａ）は、前記円弧状に構成された前記吸着部に前記第１の基板を吸着保持することにより、前記第１の基板を反らせた状態で前記ボンディングツールで保持することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記（ｂ）は、反らせた状態で前記ボンディングツールに保持された前記第１の基板の中央部を、前記樹脂接着層を介して、前記第２の基板上に接触させ、前記ボンディングツールに前記第２の基板向きに荷重を加えることにより、前記吸着部および前記第１の基板を円弧状から平坦状に変形させ、前記第１の基板を前記第２の基板上に積層する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記（ｂ）は、前記接着樹脂層を、前記第１の基板に貼り付けてから前記第１の基板を前記第２の基板上に積層する、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記（ｂ）は、前記接着樹脂層を前記第２の基板上に塗布してから前記第１の基板を前記第２の基板上に積層する、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の基板および／または前記第２の基板は半導体チップである、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１の基板および／または前記第２の基板はメモリチップである、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１の基板は、前記第２の基板上に複数並置される、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
（ｃ）前記第１の基板および前記第２の基板を配線基板上に搭載し、
（ｄ）前記第１の基板および前記第２の基板を封止樹脂で封止する、
を有する請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
（ｅ）前記配線基板の、前記第１の基板および第２の基板が設けられた面の反対側の面に外部端子を搭載する、
を有する請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＢＧＡ（Ball Grid Array）型の半導体装置は、配線基板の一方の面に半導体チップを搭載し、他方の面に半田等のボールを所定の配列形状となるように電極として配置し、ボールと半導体チップとを配線基板を介して電気的に接続し、半導体チップを樹脂で封止した構造を有している。
【０００３】
ここで、ボールと半導体チップとを配線基板を介して電気的に接続するための構造としては、ワイヤボンディングを用いたものが知られている。
【０００４】
一方で、ワイヤボンディング以外の構造として、フリップチップボンディングにより半導体チップを配線基板に搭載するＦＣ−ＢＧＡが検討されている。
【０００５】
例えば、特許文献１には、配線基板上にＮＣＰ（Non Conductive Film、絶縁性接着剤層）を先塗布して、バンプ電極を有する半導体チップを平坦な吸着面のボンディングツールで裏面を保持し、配線基板上に半導体チップをフリップチップ実装する技術が開示されている（特許文献１）。
【０００６】
また、特許文献２には、裏面にＮＣＦが貼り付けられた貫通電極を有する半導体チップを平坦な吸着面のボンディングツールで表面を保持し、他の半導体チップ上にＮＣＦが貼り付けられた半導体チップをフリップチップ実装する技術が開示されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１９１０５３号公報
【特許文献２】特開２０１３−０１６５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、特許文献１、２のような技術では、両面にバンプ電極が形成されているため、バンプ電極群間の間隔によっては、バンプ電極間の部分が凹んだ状態でボンディングツールに吸着保持される場合がある。
【０００９】
しかしながら、半導体チップの中央部が凹んだ状態では、先塗布したＮＣＰに半導体チップをフリップチップ実装する際に、凹んだ部分にボイドがトラップされてしまうという問題があった。
【００１０】
チップと基板間、或いはチップ間の樹脂部にボイドがトラップされると、温度上昇時にボイドが膨張し、クラックを発生させる要因となり、半導体装置の信頼性を低下させる恐れがある。
【００１１】
そのため、フリップチップボンディングを用いる場合であっても、チップと基板間、或いはチップ間の樹脂部にボイドが発生しないような半導体装置の製造方法が望まれていた。
【課題を解決するための手段】
【００１２】
本発明の第１の態様は、（ａ）一面に複数のバンプ電極が形成された第１の基板の前記一面に対向する他面をボンディングツールで保持し、（ｂ）前記ボンディングツールによって保持された前記第１の基板を、樹脂接着層を介して、一面に複数の電極が形成された第２の基板上に積層し、前記第１の基板の前記複数のバンプ電極を前記第２の基板の前記複数の電極に電気的に接続すると共に、前記樹脂接着層を前記第１と第２の基板間の隙間に充填する、を有し、前記（ａ）は、前記第１の基板を前記一面の中央部が周辺部よりも高くなるように反らせた状態で前記他面をボンディングツールによって保持し、前記（ｂ）は、前記ボンディングツールに保持された前記第１の基板を、該第１の基板を反らせた状態のまま、前記樹脂接着層を介して、前記第２の基板上に積層する、半導体装置の製造方法である。
【発明の効果】
【００１３】
本発明によれば、フリップチップボンディングを用いる場合であっても、チップと基板間、或いはチップ間の樹脂部にボイドが発生しないような半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１の表面バンプ付近の拡大断面図である。
【図３】第１の実施形態に係る半導体装置の製造の手順を示す図である。
【図４】第１の実施形態に係る半導体装置の製造の手順を示す図である。
【図５】第１の実施形態に係る半導体装置の製造の手順を示す図である。
【図６】第１の実施形態に係るチップ積層体を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図７】第１の実施形態に係る半導体装置の製造の手順を示す図である。
【図８】第１の実施形態に係る半導体装置の製造の手順を示す図である。
【図９】第２の実施形態に係る半導体装置の製造の手順を示す図である。
【図１０】第３の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
【００１６】
まず、図１を参照して、本発明の第１の実施形態に係る半導体装置２００の概略構成について説明する。
【００１７】
図１に示すように、半導体装置２００は、複数の接続パッド２１７を有する配線基板２０１と、接続パッド２１７と接続されるロジックチップ２０３と、ロジックチップ２０３上に積層されたチップ積層体２０５を有している。
【００１８】
チップ積層体２０５は複数のメモリチップ２０７を積層したものである。
【００１９】
また、半導体装置２００は、配線基板２０１の一方の面、ロジックチップ２０３、およびチップ積層体２０５を覆うように設けられた封止樹脂としての封止体２１２を有している。
【００２０】
次に、図１および図２を参照して、半導体装置２００を構成する部材の詳細について説明する。
【００２１】
配線基板２０１は、例えば平面形状が矩形のガラスエポキシ等の基材２１３と、基材２１３の両面に設けられたソルダーレジスト等の絶縁膜２１８とを有している。
【００２２】
また、基材２１３の一面側（ロジックチップ２０３、チップ積層体２０５が設けられた側の面）の図示しない配線パターンの絶縁膜２１８から露出された部位には複数の接続パッド２１７が形成され、基材２１３の他面の図示しない配線パターンの絶縁膜２１８から露出された部位には、複数のランド２１９が形成されている。
【００２３】
接続パッド２１７とこれに対応するランド２１９とは、図示しない配線パターンにより電気的に接続されている。
【００２４】
さらに、ランド２１９上には外部端子としての半田ボール２１６が搭載されている。
【００２５】
一方、基材２１３の一面上には、ロジックチップ２０３と、チップ積層体２０５がフリップチップ実装により搭載されている。
【００２６】
図２に示すように、チップ積層体２０５を構成するメモリチップ２０７は、シリコン基板２０２を有し、シリコン基板２０２の一方の面に所定の図示しないメモリ回路等が形成される回路形成層２０９を有している。
【００２７】
また、シリコン基板２０２の一方の面側にはメモリ回路に電気的に接続される複数の電極パッド２７１が所定の配置で形成されている。
【００２８】
回路形成層２０９の上には絶縁性の保護膜２８３が形成されており、回路形成層２０９を保護している。保護膜２８３には開口部が設けられており、電極パッド２７１が露出される。
【００２９】
さらに、シリコン基板２０２の一方の面には、電極パッド２７１上に図示しないシード層を介して形成された複数のバンプ電極としての表面バンプ２７３が形成されている。
【００３０】
表面バンプ２７３は例えばＣｕ等の柱状体であり、チップ表面から突出するように形成されている。さらに、表面バンプ２７３上にはＣｕ拡散防止用のＮｉメッキ層２７５と酸化防止用のＡｕメッキ層２７７が形成されている。
【００３１】
また、シリコン基板２０２には電極パッド２７１に対応する位置に貫通孔が形成されており、貫通孔には例えばＣｕ等の導体層が充填されることで貫通電極２７９が構成される。貫通電極２７９の周囲には絶縁リング２２２が設けられている。
【００３２】
一方、シリコン基板２０２の他面上にはシード層２８２を介して複数のバンプ電極としての裏面バンプ２９３が形成されており、複数の裏面バンプ２９３はそれぞれ対応する表面バンプ２７３に貫通電極２７９を介して電気的に接続されている。
【００３３】
裏面バンプ２９３は例えばＣｕの柱状体であり、チップ裏面から突出するように形成されている。
【００３４】
裏面バンプ２９３の表面上にはＳｎ／Ａｇはんだメッキ層等の裏面はんだ層２９５が形成されている。裏面はんだ層２９５は、裏面バンプ２９３上に半球状に配置される。
【００３５】
なお、メモリチップ２０７のうち、図１で最上段に配置されているメモリチップ２０７ａ（第２の基板）は、裏面バンプ２９３と貫通電極２７９を形成しないため、他のメモリチップ２０７ｂ（第１の基板）よりもチップ厚が厚く構成されている。例えば、メモリチップ２０７ａは１００μｍ厚、メモリチップ２０７ｂは５０μｍ厚で構成される。
【００３６】
メモリチップ２０７ａと複数のメモリチップ２０７ｂは、例えばNCF（Non Conductive Film）等の樹脂接着層としての絶縁性接着剤層２２７を介して積層され、チップ積層体２０５を構成している。
【００３７】
チップ積層体２０５は、図１に示すように、配線基板２０１上に搭載されたロジックチップ２０３へ積層搭載される。ロジックチップ２０３の表面バンプ２７３には、最上段のメモリチップ２０７の裏面バンプ２９３が接合されるように、ロジックチップ２０３上にチップ積層体２０５が積層搭載される。
【００３８】
これにより、メモリチップ２０７ａが配線基板２０１から最も遠い位置に配置された半導体チップとなる。
【００３９】
なお、チップ積層体２０５のように、一直線上に貫通電極２７９が配置された構造では、製造プロセスにおける温度変化等により貫通電極２７９の膨張や収縮の際に応力が発生し、その最大応力が、配線基板２０１から最も遠い位置に配置された半導体チップの貫通電極の部位に加えられ、チップクラックを発生させる恐れがある。
【００４０】
しかしながら、貫通電極と裏面バンプがなく、他のチップよりも厚さの厚いメモリチップ２０７ａが、チップ積層体２０５では配線基板２０１から最も遠い位置に配置されるチップとなり、メモリチップ２０７ａの貫通電極がない表面で応力を受けることができるため、チップクラックの発生を抑制し、半導体装置２００の信頼性を向上できる。
【００４１】
次に、半導体装置２００の製造の手順について、図３〜図８を参照して説明する。 
まず、以下の手順により、メモリチップ２０７ｂを製造する。
【００４２】
最初に、図３（ａ）に示すシリコン基板２０２に対応する半導体ウェハ４００を用意する。
【００４３】
半導体ウェハ４００はマトリクス状に配置された複数の製品形成部４０１を有しており、個々の製品形成部４０１がメモリチップ２０７ｂに対応している。個々の製品形成部４０１はダイシングライン４０３によって区画されている。
【００４４】
次に、図３（ａ）に示すように、シリコン基板２０２上に回路形成層２０９を形成し、さらに回路形成層２０９の表面に表面バンプ２７３を形成する。
【００４５】
次に、図３（ｂ）に示すように、半導体ウェハ４００を図３（ａ）に示す状態から反転させ、回路形成層２０９が形成された側の面を、接着層３１３を介してサポート基板２６１に接着する。接着層３１３の材料としては、特定の光源（例えば、レーザ光或いはＵＶ光（紫外線））に反応することで、発泡或いは接着力の低下するものを用いるのが望ましい。
【００４６】
さらに、半導体ウェハ４００のサポート基板２６１に接着された面と反対側の面側から、半導体ウェハ４００を研削或いは研磨することで、半導体ウェハ４００を薄板化する（図３（ｂ）の点線参照）。
【００４７】
次に、回路形成層２０９及びシリコン基板２０２のうち、表面バンプ２７３と対向する部分を貫通する貫通孔を形成する。貫通孔は、表面バンプ２７３が形成された電極パッド２７１を露出するように形成する。
【００４８】
次いで、貫通孔の側面、及びシリコン基板２０２を覆う絶縁層（図示せず）を形成する。次いで、該絶縁層上に、貫通孔を露出する開口部を有しためっき用マスク（図示せず）を形成する。
【００４９】
次いで、貫通孔の内面、めっき用マスクの表面（開口部の側面も含む）、及び該開口部に露出された該絶縁層の上面を覆う図示していないシード層（例えば、Ｃｕ層）を形成し、該シード層を給電層とする電解めっき法により、貫通孔、及び開口部を埋め込む図示していないめっき膜（例えば、Ｃｕめっき膜）を形成する。
【００５０】
次いで、めっき用レジスト膜を除去し、その後、該めっき膜に覆われていないシード層を除去することで、図３（ｃ）に示すように、一端が表面バンプ２７３と接続された貫通電極２７９と、貫通電極２７９の他端と一体に構成された裏面バンプ２９３が一括形成される。
【００５１】
次に、図３（ｄ）に示すように、裏面バンプ２９３が設けられた側に位置するシリコン基板２０２の面に、裏面バンプ２９３を覆う絶縁性接着剤層２２７を形成する。
【００５２】
次に、図３（ｅ）に示すように、絶縁性接着剤層２２７の表面に、ダイシングテープ２３１を貼り付ける。
【００５３】
次いで、図３（ｆ）に示すように、半導体ウェハ４００を図３（ｅ）の状態から上下反転させた後、サポート基板２６１を介して、特定の光源から照射された光（例えば、レーザ光或いはＵＶ光（紫外線））を接着層３１３に照射し、接着層３１３を発泡或いは接着力を低下させることで、接着層３１３及びサポート基板２６１を除去する。
【００５４】
次に、図３（ｇ）に示すように、図示していないダイシング装置のステージ上に、半導体ウェハ４００を保持し、次いで、ダイシングブレード（図示せず）により、表面バンプ２７３が形成された側から、ダイシングラインに４０３に沿って、ダイシングテープ２３１に貼着された半導体ウェハ４００を切断することで、複数のメモリチップ２０７ｂを個片化する。
【００５５】
次に、複数のメモリチップ２０７ｂ（およびメモリチップ２０７ａ）を積層してチップ積層体２０５を形成する。具体的な手順は以下の通りである。
【００５６】
まず、図４（ａ）に示すように、ダイシングテープ２３１に貼着された複数のメモリチップ２０７ｂをピックアップ装置のステージ４６に搭載する。
【００５７】
ステージ４６はダイシングテープ２３１が載置されるステージ本体４１と、チップ突き上げ機構４４を有する。
【００５８】
ステージ本体４１は、表面にステージ側吸着部４１ａを有している。
【００５９】
チップ突き上げ機構４４は、第１の突き上げ部材４７と、第２の突き上げ部材４８と、突き上げ機構側吸着部４９を有する。
【００６０】
第１の突き上げ部材４７は、チップ突き上げ機構４４の中央に配置されている。第１の突き上げ部材４７は、例えば平面形状が矩形である。
【００６１】
第１の突き上げ部材４７は、図示していない駆動手段により、上下方向に移動可能な構成とされている。図４（ａ）に示す状態（具体的には、ステージ本体４１の表面とチップ突き上げ機構４４の表面が、略同一平面上にある状態）から第１の突き上げ部材４７を上方に移動させることで、第１の突き上げ部材４７がダイシングテープ２３１及び絶縁性接着剤層２２７を介して、メモリチップ２０７ｂの中央部を突き上げる。
【００６２】
第２の突き上げ部材４８は、平面形状が例えば枠形状であり、第１の突き上げ部材４７の配設位置よりも外側に配置されている。
【００６３】
第２の突き上げ部材４８は、図示していない駆動手段により、上下方向に移動可能な構成とされている。図４（ａ）に示す状態から第２の突き上げ部材４８を上方に移動させることで、第２の突き上げ部材４８は、ダイシングテープ２３１及び絶縁性接着剤層２２７を介して、半導体チップ２０７ｂの外周部を突き上げる。
【００６４】
また、第２の突き上げ部材４８の外形は、ピックアップするメモリチップ２０７ｂの外形のサイズよりも少し小さくなるように構成されている。
【００６５】
これにより、第２の突き上げ部材４８を突き上げた際に、メモリチップ２０７ｂに設けられた絶縁樹脂層２２７のうち、第２の突き上げ部材４８よりも外側に位置する部分を、ダイシングテープ２３１から剥離させることができる。
【００６６】
ステージ側吸着部４１ａは、ステージに形成された吸着部であり、図示していない真空ポンプと接続されている。これにより、ステージ側吸着部４１ａもダイシングテープ２３１を吸着する。
【００６７】
突き上げ機構側吸着部４９は、第１の突き上げ部材４７と第２の突き上げ部材４８との間に形成された溝状の吸着部であり、図示していない真空ポンプと接続されている。これにより、突き上げ機構側吸着部４９は、半導体チップ２０７ｂの外周部と対向する位置に配置されたダイシングテープ２３１を吸着する。
【００６８】
一方、図４（ｃ）に示すように、ボンディングツール３９は、メモリチップ２０７ｂを吸着する吸着部４３を有している。吸着部４３は、弾性体、例えば高熱伝導性で、耐熱性を有するゴム等であり、ボンディングツール３９の中央部が周辺部よりも高くなるように、断面が円弧状に構成されている。また、ボンディングツール３９は、吸着したメモリチップ２０７ｂを加熱する加熱部５５を有している。
【００６９】
次に、チップ積層体２０５を形成する。
【００７０】
まず、図４（ｂ）に示すように、第１の突き上げ部材４７と第２の突き上げ部材４８を同じ突き上げ量となるように裏面側からメモリチップ２０７ｂの１つを突上げる。
【００７１】
次に、図４（ｃ）に示すように、さらに上方に第１の突き上げ部材４７を突き上げることにより、第１の突き上げ部材４７よりも外側のダイシングテープ２３１がメモリチップ２０７ｂから剥離される。
【００７２】
次に、図４（ｃ）に示す状態からボンディングツール３９をメモリチップ２０７ｂに接触させ、に示すようにボンディングツール３９の吸着部４３に、吸着穴３９ａ内を減圧することにより、ボンディングツール３９にメモリチップ２０７ｂを真空吸着させる。
【００７３】
ここで、ボンディングツール３９の吸着部４３は円弧状の弾性体で構成されており、５０μｍと厚さの薄いメモリチップ２０７ｂは円弧状の吸着部に沿って、裏面側の中央部が周辺よりも高くなるように吸着保持される。
【００７４】
次に、図４（ｄ）に示すように、メモリチップ２０７ｂを吸着したボンディングツールは、ダイシングテープ２３１から剥離され、ボンディングステージ５１に移動される。ここで、メモリチップ２０７ｂは、中央の裏面バンプ２９３と周辺の裏面バンプ２９３との差が例えば１５μｍ程度となるように保持される。
【００７５】
またメモリチップ２０７ｂの裏面バンプ２９３は絶縁性接着剤層２２７で覆われているため、裏面バンプ２９３がダイシングテープ２３１の図示しない接着層にアンカーとなることなく、ダイシングテープ２３１から容易に剥離される。
【００７６】
次に、吸着保持したメモリチップ２０７ｂをメモリチップ２０７ａに積層する。
【００７７】
まず、図５（ａ）に示すようにボンディングステージ５１にメモリチップ２０７ａを、表面が上を向いた状態となるように、真空吸着により保持する。ボンディングステージ５１には加熱機構としてのヒータ５３が設けられており、メモリチップ２０７ａは所定の温度まで加熱される。
【００７８】
次に、メモリチップ２０７ｂを吸着したボンディングツール３９を、ボンディングステージ５１上に配置する。さらに、ボンディングツール３９の加熱部５５によって、メモリチップ２０７ｂも所定温度に加熱される。
【００７９】
次に、ボンディング装置の図示しない認識部によりメモリチップ２０７ａの位置を認識した後、ボンディングツール３９を下降させてメモリチップ２０７ｂをメモリチップ２０７ａ上にフリップチップ実装し、メモリチップ２０７ｂの裏面バンプ２９３をメモリチップ２０７ａの対応する表面バンプ２７３に電気的に接続する。
【００８０】
ここで、メモリチップ２０７ｂはボンディングツール３９に中央部が周辺よりも高くなるように反らせた状態で保持されているため、図５（ｂ）に示すようにメモリチップ２０７ｂの絶縁性接着剤層２２７の中央部がメモリチップ２０７ａに先に接触する。その後、中央から外側に向かって空気を押し出すように絶縁性接着剤層２２７が広がる。この際、弾性体である吸着部４３がメモリチップ２０７ｂ向きの荷重を受けることで、平坦な形状に変形し、図５（ｃ）に示すようにメモリチップ２０７ｂが略平坦な状態で荷重を受けて、電極間が接合される。さらに、絶縁性接着剤層２２７はメモリチップ２０７ａおよびメモリチップ２０７ｂの端部を越えてはみ出すように空気を押し出し、チップ間が絶縁性接着剤層２２７で充填される。
【００８１】
これによって、チップ間にボイドがトラップされ難くなり、ボイドの発生を低減できる。
【００８２】
さらに、図５（ｄ）に示すように、２つのメモリチップ２０７ｂをフリップチップ実装により積層搭載することで、図６に示すように例えば４つのメモリチップ２０７を有するチップ積層体２０５が形成される。
【００８３】
次に、以下の手順に従い、配線基板２０１上にチップ積層体２０５を搭載する。
【００８４】
まず、図７（ａ）に示すような配線母基板３００を準備する。
【００８５】
配線母基板３００は、マトリクス状に配置された複数の製品形成部３０１を有しており、個々の製品形成部３０１が配線基板２０１に対応している。また、製品形成部３０１間には、製品形成部３０１を分離する際の切断面に対応するダイシングライン３０７が設けられている。
【００８６】
次に、図７（ｂ）に示すように、ディスペンサ６１等を用いて接続パッド２１７を覆うように、ＮＣＦ等の絶縁性接着剤層２２７を塗布する。
【００８７】
次に、図７（ｃ）に示すように、製品形成部３０１にロジックチップ２０３を搭載し、製品形成部３０１の接続パッド２１７とロジックチップ２０３の表面バンプ２７３を接続する。
【００８８】
次に、図７（ｄ）に示すように、ロジックチップ２０３上にさらに絶縁性接着剤層２２７を塗布し、裏面バンプ２９３を覆う。
【００８９】
次に、図７（ｅ）に示すように、ロジックチップ２０３上にチップ積層体２０５を搭載し、ロジックチップ２０３の裏面バンプ２９３とチップ積層体２０５の表面バンプ２７３を接続する。
【００９０】
次に、配線母基板３００は図示しないモールド装置に送られる。
【００９１】
その後、モールド装置の上型および下型を型閉めした状態で溶融された封止樹脂を注入し、所定の温度、例えば１８０℃でキュアすることで、封止樹脂が硬化される。
【００９２】
さらに、上型と下型を分離して、配線母基板３００を取り出し、所定の温度、例えば２４０℃でリフローすることで封止樹脂が完全に硬化され、図８（ａ）に示すような、配線母基板３００を一括的に覆う封止体２１２が形成される。
【００９３】
次に、図８（ｂ）に示すように、配線母基板３００の他面側のランド２１９に半田ボール２１６を搭載する。
【００９４】
具体的には、例えば配線基板２０１上のランド２１９の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、半田ボール２１６を吸着孔に保持し、保持された半田ボール２１６を、フラックスを介して配線基板２０１のランド２１９に一括搭載する。
【００９５】
全ての製品形成部３０１への半田ボール２１６の搭載後、配線基板２０１をリフローすることで半田ボール２１６が固定される。
【００９６】
次に、図８（ｃ）に示すように、封止体２１２をダイシングテープ２３１に接着し、封止体２１２及び配線母基板３００をダイシングテープ２３１に支持させる。その後、ダイシングブレード３１１を用いて、配線母基板３００及び封止体２１２をダイシングライン３０７（図７（ａ）参照）に沿って縦横に切断する。これにより、配線母基板３００は、製品形成部３０１毎に個片化される。
【００９７】
最後に、個片化された製品形成部３０１及び封止体２１２をダイシングテープ２３１からピックアップすることで、図１に示すような半導体装置２００が得られる。
【００９８】
このように、第１の実施形態によれば、半導体装置２００は、一面に複数のバンプ電極としての裏面バンプ２９３が形成されたメモリチップ２０７ｂの一面に対向する他面をボンディングツール３９で保持し、ボンディングツール３９によって保持されたメモリチップ２０７ｂを、絶縁性接着剤層２２７を介して、一面に複数の表面バンプ２７３が形成されたメモリチップ２０７ａ上に積層し、メモリチップ２０７ｂの裏面バンプ２９３をメモリチップ２０７ａの複数の表面バンプ２７３に電気的に接続すると共に、絶縁性接着剤層２２７をメモリチップ２０７ａとメモリチップ２０７ｂの隙間に充填することにより製造され、ボンディングツール３９によりメモリチップ２０７ｂを保持する際は、メモリチップ２０７ｂを一面の中央部が周辺部よりも高くなるように反らせた状態で保持し、積層の際は、ボンディングツール３９に保持されたメモリチップ２０７ｂを反らせた状態のまま、絶縁性接着剤層２２７を介して、メモリチップ２０７ａ上に積層する。
【００９９】
そのため、フリップチップボンディングを用いる場合であっても、チップと基板間、或いはチップ間の樹脂部にボイドが発生しないように半導体装置２００を製造できる。
【０１００】
次に、第２の実施形態について、図９を参照して説明する。
【０１０１】
第２の実施形態は、第１の実施形態において、メモリチップ２０７ｂの裏面に絶縁性接着剤層２２７が貼り付けられていない状態からメモリチップを積層するものである。
【０１０２】
なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
【０１０３】
まず、第１の実施形態と同様に、メモリチップ２０７ｂの製造および個片化を行うが、この際、絶縁性接着剤層２２７は設けない。
【０１０４】
次に、図９に示すように、メモリチップ２０７ａ上にメモリチップ２０７ｂを積層し、チップ積層体２０５を形成する。
【０１０５】
具体的には、まず、メモリチップ２０７ａの表面上に図９（ａ）に示すようにディスペンサ６１等を用いて絶縁性接着剤層２２７を先塗布し、その後、図９（ｂ）〜（ｄ）に示すように、メモリチップ２０７ｂをメモリチップ２０７ａ上にフリップチップ実装し、メモリチップ２０７ｂの裏面バンプ２９３をメモリチップ２０７ａの対応する表面バンプ２７３に電気的に接続する。
【０１０６】
この場合も、メモリチップ２０７ｂはボンディングツール３９に中央部が周辺よりも高くなるように反らせた状態で保持されているため、図９（ｃ）に示すようにメモリチップ２０７ｂの中央部がメモリチップ２０７ａ上の絶縁性接着剤層２２７に先に接触する。さらに、この状態からチップ中央から外側に向かって空気を押し出すように絶縁性接着剤層２２７が広がる。これにより、絶縁性接着剤層２２７はチップの端部を越えてはみ出すように空気を押し出し、チップ間が絶縁性接着剤層２２７で充填され、チップ間へのボイドの発生を低減できる。
【０１０７】
このように、絶縁性接着剤層２２７は、必ずしも先にメモリチップ２０７ｂに塗布する必要はない。
【０１０８】
さらに、同様に２つのメモリチップ２０７ｂをフリップチップ実装により積層搭載することで、図６と同様に、例えば４つのメモリチップ２０７を有するチップ積層体２０５が形成される。
【０１０９】
この後は第１の実施形態と同様にチップ積層体２０５の配線母基板３００への搭載、樹脂封止、半田ボール２１６の搭載、配線母基板３００の個片化を行い、半導体装置２００が完成する。
【０１１０】
このように、第２の実施形態によれば、半導体装置２００は、一面に複数のバンプ電極としての裏面バンプ２９３が形成されたメモリチップ２０７ｂの一面に対向する他面をボンディングツール３９で保持し、ボンディングツール３９によって保持されたメモリチップ２０７ｂを、絶縁性接着剤層２２７を介して、一面に複数の表面バンプ２７３が形成されたメモリチップ２０７ａ上に積層し、メモリチップ２０７ｂの裏面バンプ２９３をメモリチップ２０７ａの複数の表面バンプ２７３に電気的に接続すると共に、絶縁性接着剤層２２７をメモリチップ２０７ａとメモリチップ２０７ｂの隙間に充填することにより製造され、ボンディングツール３９によりメモリチップ２０７ｂを保持する際は、メモリチップ２０７ｂを一面の中央部が周辺部よりも高くなるように反らせた状態で保持し、積層の際は、ボンディングツール３９に保持されたメモリチップ２０７ｂを反らせた状態のまま、絶縁性接着剤層２２７を介して、メモリチップ２０７ａ上に積層する。 
従って、第１の実施形態と同様の効果を奏する。
【０１１１】
次に、第３の実施形態について、図１０を参照して説明する。
【０１１２】
第３の実施形態は、第１の実施形態において、配線基板２０１上に搭載されたシリコンインターポーザー２０８上に、ロジックチップ２０３とチップ積層体２０５を並置したものである。
【０１１３】
なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
【０１１４】
図１０に示すように、第３の実施形態に係る半導体装置２００ａは、配線基板２０１上に搭載されたシリコンインターポーザー２０８上に、ロジックチップ２０３とチップ積層体２０５が並置されている。
【０１１５】
このように、ロジックチップ２０３とチップ積層体２０５は必ずしも直列に積層する必要はなく、並置してもよい。
【０１１６】
なお、半導体装置２００ａの製造方法は第１の実施形態と同様であるため、説明を省略する。
【０１１７】
このように、第３の実施形態によれば、半導体装置２００ａは、一面に複数のバンプ電極としての裏面バンプ２９３が形成されたメモリチップ２０７ｂの一面に対向する他面をボンディングツール３９で保持し、ボンディングツール３９によって保持されたメモリチップ２０７ｂを、絶縁性接着剤層２２７を介して、一面に複数の表面バンプ２７３が形成されたシリコンインターポーザー２０８上に積層し、メモリチップ２０７ｂの裏面バンプ２９３をシリコンインターポーザー２０８の複数の表面バンプ２７３に電気的に接続すると共に、絶縁性接着剤層２２７をシリコンインターポーザー２０８とメモリチップ２０７ｂの隙間に充填することにより製造され、ボンディングツール３９によりメモリチップ２０７ｂを保持する際は、メモリチップ２０７ｂを一面の中央部が周辺部よりも高くなるように反らせた状態で保持し、積層の際は、ボンディングツール３９に保持されたメモリチップ２０７ｂを反らせた状態のまま、絶縁性接着剤層２２７を介して、シリコンインターポーザー２０８上に積層する。 
従って、第１の実施形態と同様の効果を奏する。
【０１１８】
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１９】
例えば、上記した実施形態では、４つのメモリチップ２０７と１つのロジックチップ２０３を積層した半導体装置２００の製造方法について説明したが、本発明の製造方法は、メモリチップやロジックチップを用いた場合に限定されず、どのような半導体チップの製造方法にも用いることが可能である。また半導体チップの積層数も５段に限らず、４段以下又は６段以上でも良い。
【符号の説明】
【０１２０】
３９      ：ボンディングツール
４１      ：ステージ本体
４１ａ    ：ステージ側吸着部
４３      ：吸着部
４４      ：チップ突き上げ機構
４６      ：ステージ
４７      ：第１の突き上げ部材
４８      ：第２の突き上げ部材
４９      ：突き上げ機構側吸着部
５１      ：ボンディングステージ
５３      ：ヒータ
５５      ：加熱部
６１      ：ディスペンサ
２００    ：半導体装置
２００ａ  ：半導体装置
２０１    ：配線基板
２０２    ：シリコン基板
２０３    ：ロジックチップ
２０５    ：チップ積層体
２０７    ：メモリチップ
２０７ａ  ：メモリチップ
２０７ｂ  ：メモリチップ
２０８    ：シリコンインターポーザー
２０９    ：回路形成層
２１２    ：封止体
２１３    ：基材
２１６    ：半田ボール
２１７    ：接続パッド
２１８    ：絶縁膜
２１９    ：ランド
２２２    ：絶縁リング
２２７    ：絶縁性接着剤層
２３１    ：ダイシングテープ
２６１    ：サポート基板
２７１    ：電極パッド
２７３    ：表面バンプ
２７５    ：Ｎｉメッキ層
２７７    ：Ａｕメッキ層
２７９    ：貫通電極
２８２    ：シード層
２８３    ：保護膜
２９３    ：裏面バンプ
２９５    ：裏面はんだ層
３００    ：配線母基板
３０１    ：製品形成部
３０７    ：ダイシングライン
３１１    ：ダイシングブレード
３１３    ：接着層
４００    ：半導体ウェハ
４０１    ：製品形成部
４０３    ：ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015018897.tif 000009
【図８】
2015018897.tif 000010
【図９】
2015018897.tif 000011
【図１０】
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