(57)【要約】【課題】シリアルパラレル変換されたパラレル信号を、エラー訂正符号を用いることなくエラー訂正するシリアル伝送装置を提供する。【解決手段】シリアル伝送装置は、シリアル信号をパラレル信号にシリアルパラレル変換するシリアルパラレル変換回路と、上記パラレル信号に対してエラー訂正処理を実行するエラー訂正回路とを備えたシリアル伝送装置であって、上記エラー訂正回路は、上記パラレル信号に対して、上記パラレル信号の値が所定の時間期間だけ変化しないように、上記パラレル信号の値の変化を除去するエラー訂正処理を実行してエラー訂正されたパラレル信号を出力する。【選択図】図１
2015018495.tif 000002
【特許請求の範囲】
【請求項１】
シリアル信号をパラレル信号にシリアルパラレル変換するシリアルパラレル変換回路と、
上記パラレル信号に対してエラー訂正処理を実行するエラー訂正回路とを備えたシリアル伝送装置であって、
上記エラー訂正回路は、上記パラレル信号に対して、上記パラレル信号の値が所定の時間期間だけ変化しないように、上記パラレル信号の値の変化を除去するエラー訂正処理を実行してエラー訂正されたパラレル信号を出力することを特徴とするシリアル伝送装置。
【請求項２】
上記シリアル伝送装置はさらに、
上記エラー訂正されたパラレル信号に対して所定の信号変換を行って出力するパラレルバスインタフェース回路であって、上記エラー訂正されたパラレル信号の値が一定である時間期間を計時して、経時された時間期間を出力するパラレルバスインタフェース回路と、
上記計時された時間期間で最大時間期間をアクセス情報履歴として保持して上記エラー訂正回路に出力するアクセス情報履歴蓄積部とを備え、
上記エラー訂正回路は、上記シリアルパラレル変換されたパラレル信号に対して、上記パラレル信号の値が上記最大時間期間だけ変化しないように、上記パラレル信号の値の変化を除去するエラー訂正処理を実行することを特徴とする請求項１記載のシリアル伝送装置。
【請求項３】
上記アクセス情報履歴蓄積部が上記アクセス情報履歴の蓄積を実行するか否かを示す制御信号を格納して、上記アクセス情報履歴蓄積部に出力する履歴蓄積イネーブルレジスタをさらに備えたことを特徴とする請求項２記載のシリアル伝送装置。
【請求項４】
上記履歴蓄積イネーブルレジスタと上記アクセス情報履歴蓄積部との間に設けられ、入力される選択制御信号に従って、上記履歴蓄積イネーブルレジスタからの制御信号と外部回路から入力される履歴蓄積イネーブル信号とのうちのいずれか一方の信号を、選択的に上記アクセス情報履歴蓄積部に出力する第１のセレクタをさらに備えたことを特徴とする請求項３記載のシリアル伝送装置。
【請求項５】
上記エラー訂正回路が上記エラー訂正処理を実行するか否かを示す制御信号を格納して、上記エラー訂正回路に出力するエラー訂正イネーブルレジスタをさらに備えたことを特徴とする請求項１〜４のうちのいずれか１つに記載のシリアル伝送装置。
【請求項６】
上記エラー訂正イネーブルレジスタと上記エラー訂正回路との間に設けられ、入力される選択制御信号に従って、上記エラー訂正イネーブルレジスタからの制御信号と外部回路から入力されるエラー訂正イネーブル信号とのうちのいずれか一方の信号を、選択的に上記エラー訂正回路に出力する第２のセレクタをさらに備えたことを特徴とする請求項５記載のシリアル伝送装置。
【請求項７】
上記アクセス情報履歴蓄積部は、上記アクセス情報履歴蓄積部が上記アクセス情報履歴の蓄積を実行するか否かを示す履歴蓄積イネーブル信号を受信し、当該履歴蓄積イネーブル信号に基づいて上記アクセス情報履歴の蓄積の実行を制御する請求項２記載のシリアル伝送装置。
【請求項８】
上記所定の時間期間を保持して上記エラー訂正回路に出力するアクセス設定レジスタをさらに備えたことを特徴とする請求項１記載のシリアル伝送装置。
【請求項９】
上記エラー訂正回路は、上記エラー訂正回路が上記エラー訂正処理を実行するか否かを示すエラー訂正イネーブル信号を受信し、当該エラー訂正イネーブル信号に基づいて上記エラー訂正処理の実行を制御する請求項１記載のシリアル伝送装置。
【請求項１０】
所定のシリアル信号を送信する第１のシリアル伝送装置と、
請求項１〜９のうちのいずれか１つに記載のシリアル伝送装置であって、上記送信されたシリアル信号を受信する第２のシリアル伝送装置とを備えたシリアル伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータ通信のためのシリアル伝送装置及びシリアル伝送システムに関する。
【背景技術】
【０００２】
パラレルバスを基板上に配線することは益々困難になっており、また、通信を高速化してゆくとパラレルバスの信号線間でのタイミングの管理はさらに困難になる。バスを介して基板間通信を行う場合、パラレルバスのハーネスを使用することはコスト高であるため、バスのシリアル化が必要となる。
【０００３】
例えば、特許文献１には、パラレルバスを高速シリアル化し、アクセス（コマンド）毎にエラー訂正符号をシリアルデータに追加することによってエラー訂正する構成が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、エラー訂正符号を用いる方式では、通信データ量が増えること並びに符号化処理及び復号化処理が実行されることによってレイテンシが大きくなるという課題がある。
【０００５】
本発明の目的は、シリアルパラレル変換されたパラレル信号を、エラー訂正符号を用いることなくエラー訂正するシリアル伝送装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るシリアル伝送装置は、
シリアル信号をパラレル信号にシリアルパラレル変換するシリアルパラレル変換回路と、
上記パラレル信号に対してエラー訂正処理を実行するエラー訂正回路とを備えたシリアル伝送装置であって、
上記エラー訂正回路は、上記パラレル信号に対して、上記パラレル信号の値が所定の時間期間だけ変化しないように、上記パラレル信号の値の変化を除去するエラー訂正処理を実行してエラー訂正されたパラレル信号を出力することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、シリアルパラレル変換されたパラレル信号を、エラー訂正符号を用いることなくエラー訂正するシリアル伝送装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１に係る差動シリアル伝送システム１０−１の構成を示すブロック図である。
【図２】本発明の実施形態２に係る差動シリアル伝送システム１０−２の構成を示すブロック図である。
【図３】本発明の実施形態３に係る差動シリアル伝送システム１０−３の構成を示すブロック図である。
【図４】本発明の実施形態４に係る差動シリアル伝送システム１０−４の構成を示すブロック図である。
【図５】本発明の実施形態５に係る差動シリアル伝送システム１０−５の構成を示すブロック図である。
【図６】本発明の実施形態６に係る差動シリアル伝送システム１０−６の構成を示すブロック図である。
【図７】本発明の実施形態７に係る差動シリアル伝送システム１０−７の構成を示すブロック図である。
【図８Ａ】本発明の実施形態８Ａに係る差動シリアル伝送システム１０−８Ａの構成を示すブロック図である。
【図８Ｂ】本発明の実施形態８Ｂに係る差動シリアル伝送システム１０−８Ｂの構成を示すブロック図である。
【図９】本発明の実施形態９に係る差動シリアル伝送システム１０−９の構成を示すブロック図である。
【図１０】本発明の実施形態１０に係る差動シリアル伝送システム１０−１０の構成を示すブロック図である。
【図１１】本発明の実施形態１１に係る差動シリアル伝送システム１０−１１の構成を示すブロック図である。
【図１２】本発明の実施形態１２に係る差動シリアル伝送システム１０−１２の構成を示すブロック図である。
【図１３】本発明の実施形態１３に係る差動シリアル伝送システム１０−１３の構成を示すブロック図である。
【図１４】図１の差動シリアル伝送システム１０−１及びその周辺装置の構成を示すブロック図である。
【図１５Ａ】図１の差動シリアル伝送装置１−１の動作を示すタイミングチャートである。
【図１５Ｂ】図１の差動シリアル伝送装置２−１が図１５Ａの受信シリアル信号を受信したときの、差動シリアル伝送装置２−１の動作を示すタイミングチャートである。
【図１５Ｃ】図１のエラー訂正回路３２の動作を示すタイミングチャートである。
【図１６Ａ】図３の差動シリアル伝送装置１−３の動作を示すタイミングチャートである。
【図１６Ｂ】図３の差動シリアル伝送装置２−３が図１６Ａの受信シリアル信号を受信したときの差動シリアル伝送装置２−３の動作を示すタイミングチャートである。
【図１６Ｃ】図３の差動シリアル伝送装置２−３が図１６Ａの受信シリアル信号を受信したときの図３のエラー訂正回路３２ａの動作を示すタイミングチャートである。
【図１７】図４の信号線毎エラー訂正回路３２ｂの構成を示す回路図である。
【図１８】図４の信号線毎エラー訂正回路３２ｂの動作を示すタイミングチャートである。
【図１９Ａ】図７の差動シリアル伝送装置２−７の動作を示すタイミングチャートである。
【図１９Ｂ】図７の差動シリアル伝送装置２−７の動作を示すタイミングチャートである。
【図１９Ｃ】図７の差動シリアル伝送装置２−７の動作を示すタイミングチャートである。
【図１９Ｄ】図７の差動シリアル伝送装置２−７の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１０】
実施形態１．
図１４は、本発明の実施形態１に係る差動シリアル伝送システム１０−１及びその周辺装置の構成を示すブロック図である。図１４において、メモリコントローラ５は差動シリアル伝送システム１０−１を介してメモリ６に接続される。ここで、メモリ６は例えばＤＲＡＭなどのチップ６ａ，６ｂを備えて構成される。差動シリアル伝送システム１０−１は、例えば高速シリアルデータ通信の方式を用いる差動シリアル伝送線路３，４を介して互いに接続された差動シリアル伝送装置１−１，２−１を備えて構成される。また、メモリコントローラ５はデータバス７ａ、アドレスバス７ｂ及び制御信号バス７ｃを介して差動シリアル伝送装置１−１に接続される。さらに、差動シリアル伝送装置２−１はデータバス８ａ、アドレスバス８ｂ及び制御信号バス８ｃを介してメモリ６に接続される。上記高速シリアルデータ通信の方式は、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）  Ｅｘｐｒｅｓｓ、ＵＳＢ３．０（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  ｄａｔａ  Ｂｕｓ  Ｖｅｒｓｉｏｎ  ３．０）等の規格に準拠した通信方式である。
【００１１】
図１は、図１４の差動シリアル伝送システム１０−１の構成を示すブロック図である。図１において、差動シリアル伝送装置１−１は、パラレスバスインタフェース回路１１と、パラレルシリアル変換回路１２Ａと、シリアルパラレル変換回路１２Ｂと、エラー訂正回路１３と、送信差動ドライバ１４と、受信差動レシーバ１５とを備えて構成される。差動シリアル伝送装置２−１は、パラレスバスインタフェース回路３３と、パラレルシリアル変換回路３１Ａと、シリアルパラレル変換回路３１Ｂと、エラー訂正回路３２と、送信差動ドライバ３５と、受信差動レシーバ３４とを備えて構成される。
【００１２】
図１において、メモリコントローラ５からのデータバス７ａ、アドレスバス７ｂ及び制御信号バス７ｃはパラレルバスインタフェース回路１１に接続される。ここで、制御信号バス７ｃは、図１４のチップ６ａ，６ｂにそれぞれ対応するチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ、ライトイネーブル信号ＷＥ＿Ｎ、及びリードイネーブル信号ＲＥ＿Ｎからなる制御信号を伝送する。
【００１３】
図１の差動シリアル伝送装置１−１において、パラレルバスインタフェース回路１１は、メモリコントローラ５からデータバス７ａ、アドレスバス７ｂ及び制御信号バス７ｃを介して入力されるデータＤＡＴＡ、アドレスＡＤＤＲ（アドレスデータ）及び制御信号をパラレルインタフェース信号（パラレル信号）に合成する。パラレルバスインタフェース回路１１は、合成されたパラレルインタフェース信号をパラレルシリアル変換回路１２Ａに出力する。また、パラレルバスインタフェース回路１１は、エラー訂正回路１３からのパラレルインタフェース信号に含まれるデータＤＡＴＡを、データバス７ａを介してメモリコントローラ５に出力する。パラレルシリアル変換回路１２Ａは、パラレルバスインタフェース回路１１からのパラレルインタフェース信号をシリアル信号にパラレルシリアル変換して、シングルエンド方式で送信差動ドライバ１４に出力する。送信差動ドライバ１４は、入力されるシリアル信号を差動シリアル信号に変換して、差動シリアル伝送線路３を介して差動シリアル伝送装置２−１の受信差動レシーバ３４に送信する。
【００１４】
受信差動レシーバ１５は、差動シリアル伝送装置２−１から差動シリアル伝送線路４を介して送信される差動シリアル信号を受信してシングルエンド方式のシリアル信号に変換した後、シリアルパラレル変換回路１２Ｂに出力する。シリアルパラレル変換回路１２Ｂは、受信差動レシーバ１５からのシリアル信号をパラレルインタフェース信号にシリアルパラレル変換して、エラー訂正回路１３に出力する。エラー訂正回路１３は、入力されるパラレルインタフェース信号に対してエラー訂正処理を実行して、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路１１に出力する。上記エラー訂正処理については、図１５Ａ，１５Ｂ及び１５Ｃを参照して詳細後述する。
【００１５】
図１において、パラレルバスインタフェース回路３３からのデータバス８ａ、アドレスバス８ｂ及び制御信号バス８ｃはメモリ６に接続される。ここで、制御信号バス８ｃは、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ、ライトイネーブル信号ＷＥ＿Ｎ、及びリードイネーブル信号ＲＥ＿Ｎからなる制御信号を伝送する。
【００１６】
図１の差動シリアル伝送装置２−１において、受信差動レシーバ３４は、差動シリアル伝送装置１−１から差動シリアル伝送線路３を介して送信される差動シリアル信号を受信する。受信差動レシーバ３４は、受信した差動シリアル信号をシングルエンド方式のシリアル信号に変換してシリアルパラレル変換回路３１Ｂに出力する。シリアルパラレル変換回路３１Ｂは、受信差動レシーバ３４からのシリアル信号をパラレルインタフェース信号にシリアルパラレル変換して、エラー訂正回路３２に出力する。エラー訂正回路３２は、入力されるパラレルインタフェース信号に対してエラー訂正処理を実行して、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。上記エラー訂正処理については、図１５Ａ，１５Ｂ及び１５Ｃを参照して詳細後述する。パラレルバスインタフェース回路３３は、入力されるパラレルインタフェース信号に対して所定の信号変換を行って、データＤＡＴＡ、アドレスＡＤＤＲ及び制御信号に分離する。また、パラレルバスインタフェース回路３３は、分離されたデータＤＡＴＡ、アドレスＡＤＤＲ及び制御信号を、それぞれ、データバス８ａ、アドレスバス８ｂ及び制御信号バス８ｃを介してメモリ６に出力する。また、パラレルバスインタフェース回路３３は、メモリ６からデータバス８ａを介して入力されるデータＤＡＴＡを、パラレルインタフェース信号としてパラレルシリアル変換回路３１Ａに出力する。パラレルシリアル変換回路３１Ａは、パラレルバスインタフェース回路３３からのパラレルインタフェース信号をシリアル信号にパラレルシリアル変換して、シングルエンド方式で送信差動ドライバ３５に出力する。送信差動ドライバ３５は、入力されるシリアル信号を差動シリアル信号に変換して、差動シリアル伝送線路４を介して差動シリアル伝送装置１−１の受信差動レシーバ１５に送信する。
【００１７】
以上のように構成された差動シリアル伝送システム１０−１の動作について、以下説明する。差動シリアル伝送装置１−１は、パラレルバスインタフェース回路１１がデータバス７ａ、アドレスバス７ｂ及び制御信号バス７ｃからの信号を受信可能に動作する動作モードであるマスターモードに設定されている。差動シリアル伝送装置２−１は、パラレルバスインタフェース回路３３が、データバス８ａ、アドレスバス８ｂ及び制御信号バス８ｃを介して信号をメモリ６に出力可能に動作する動作モードであるスレーブモードで動作するように設定されている。
【００１８】
図１５Ａは、図１の差動シリアル伝送装置１−１の動作を示すタイミングチャートである。図１５Ａにおいて、メモリコントローラ５から出力されるチップセレクト信号ＣＳ０＿Ｎは、サンプリングクロックに対して例えば６サイクルの規定のアサートサイクル数の時間期間だけアサートするようにホールドされる。また、メモリコントローラ５から出力されるアドレスＡＤＤＲは、例えば８サイクルである規定のホールドサイクル数の時間期間だけ一定のアドレス値を示すようにホールドされる。パラレルシリアル変換回路１２Ａは、図１５Ａのチップセレクト信号ＣＳ０＿Ｎ及びアドレスＡＤＤＲを含むパラレルインタフェース信号をシリアル信号にパラレルシリアル変換する。具体的には、パラレルシリアル変換回路１２Ａは、パラレルインタフェース信号を、例えば内部サンプリングクロックである図１５Ａのサンプリングクロックに同期してサンプリングしてサンプリングパラレルデータを発生する。そして、パラレルシリアル変換回路１２Ａは、当該サンプリングパラレルデータをシリアル信号に変換する。送信差動ドライバ１４は、パラレルシリアル変換されたシリアル信号を送信シリアル信号に変換して、差動シリアル伝送線路３を介して差動シリアル伝送装置２−１の受信差動レシーバ３４に出力する。ここで、差動シリアル伝送線路３を介して受信された受信シリアル信号は、図１５Ａに示すように、差動シリアル伝送線路３において発生したエラーを含む場合がある。
【００１９】
図１５Ｂは、図１の差動シリアル伝送装置２−１が図１５Ａの受信シリアル信号を受信したときの、差動シリアル伝送装置２−１の動作を示すタイミングチャートである。図１５Ｂにおいて、図１のシリアルパラレル変換回路３１Ｂは、例えば内部サンプリングクロックである図１５Ｂのサンプリングロックに同期して、受信差動レシーバ３４からのシリアル信号をサンプリングする。図１５Ｂに示すように、サンプリングによって発生されたサンプリングパラレルデータはエラーを含む場合がある。また、図１５Ｂにおいて、シリアルパラレル変換回路３１Ｂによるシリアルパラレル変換後のパラレルインタフェース信号に含まれるアドレスＡＤＤＲ及び制御信号におけるチップセレクト信号ＣＳ０＿Ｎが示されている。図１５Ｂのチップセレクト信号ＣＳ０＿Ｎは、アサートするようにホールドされるべき６サイクルの時間期間内において１サイクルだけ変化してネゲートするようにエラーを含む。また、図１５ＢのアドレスＡＤＤＲは、アクセス期間において一定のアドレス値を示すようにホールドされるべき８サイクルの時間期間内において１サイクルだけ変化して、上記ホールドされるべきアドレス値とは異なるアドレス値を示すようにエラーを含む。
【００２０】
図１５Ｃは、図１のエラー訂正回路３２の動作を示すタイミングチャートである。図１５Ｃにおいて、エラー訂正回路３２は、チップセレクト信号ＣＳ０＿Ｎに対して、その値が規定のアサートサイクル数の時間期間だけ変化しないように、チップセレクト信号ＣＳ０＿Ｎの値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路３２は、エラー訂正されたチップセレクト信号ＣＳ０＿Ｎをパラレルバスインタフェース回路３３に出力する。具体的には、例えば、エラー訂正回路３２は、チップセレクト信号ＣＳ０＿Ｎがアサートされる時間期間のサイクル数を計数する。ここで、計数されたサイクル数が規定のアサートサイクル数である６サイクル未満であるときにチップセレクト信号ＣＳ０＿Ｎが変化してネゲートされる場合がある。この場合、エラー訂正回路３２は、変化が生じたサイクルにおいて、チップセレクト信号ＣＳ０＿Ｎをアサートすることによって、変化が生じる前のサイクルの値に訂正する。この結果、チップセレクト信号ＣＳ０＿Ｎの値の変化は除去され、エラー訂正後のチップセレクト信号ＣＳ０＿Ｎは、図１５Ａの送信されるチップセレクト信号ＣＳ０＿Ｎと同一の信号となる。なお、エラー訂正回路３２は、チップセレクト信号ＣＳ０＿Ｎに対するエラー訂正処理と同様に、チップセレクト信号ＣＳ１＿Ｎに対するエラー訂正処理を実行する。
【００２１】
また、図１５Ｃにおいて、エラー訂正回路３２は、アドレスＡＤＤＲに対して、そのアドレス値が規定のホールドサイクル数の時間期間だけ変化しないように、アドレス値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路３２は、エラー訂正されたアドレスＡＤＤＲをパラレルバスインタフェース回路３３に出力する。具体的には、例えば、エラー訂正回路３２は、アドレスＡＤＤＲが一定のアドレス値を示す時間期間のサイクル数を計数する。ここで、計数されたサイクル数が規定のホールドサイクル数である８サイクル未満であるときにアドレス値が変化する場合がある。この場合、図１５Ｃに示すように、エラー訂正回路３２は、変化が生じたサイクルにおいて、変化が生じる前のサイクルのアドレス値を示すようにアドレスＡＤＤＲを訂正する。この結果、アドレスＡＤＤＲの値の変化は除去されて、エラー訂正後のアドレスＡＤＤＲは、図１５Ａの送信されるアドレスＡＤＤＲと同一の信号となる。このように、エラー訂正回路３２は、パラレルインタフェース信号の各信号に対して、その値が一定に保たれるべきサイクル数（以下、規定のサイクル数という。）の時間期間だけ変化しないように、当該各信号の値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路３２は、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。ここで、規定のサイクル数は、例えばチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの規定のアサートサイクル数及びアドレスＡＤＤＲの規定のホールドサイクル数等を含む。
【００２２】
上述したように、差動シリアル伝送システム１０−１、メモリコントローラ５及びメモリ６は以下のように動作する。例えば書き込み処理を実行するとき、メモリコントローラ５は、ライトイネーブル信号ＷＥ＿Ｎをアサートし、チップセレクト信号ＣＳ０＿Ｎをアサートし、アドレスＡＤＤＲ及びデータＤＡＴＡをパラレルバスインタフェース回路１１に出力する。このとき、エラー訂正回路３２は、シリアルパラレル変換回路３１Ｂからのパラレルインタフェース信号に含まれるチップセレクト信号ＣＳ０＿Ｎ及びアドレスＡＤＤＲに対して上述のエラー訂正処理を実行する。メモリ６は、エラー訂正後のチップセレクト信号ＣＳ０＿Ｎに対応するチップ６ａを書き込み可能な動作状態にして、エラー訂正後のアドレスＡＤＤＲに、入力されたデータＤＡＴＡを格納する。
【００２３】
また、例えば読み出し処理を実行するとき、メモリコントローラ５は、リードイネーブル信号ＲＥ＿Ｎをアサートし、チップセレクト信号ＣＳ１＿Ｎをアサートし、アドレスＡＤＤＲをパラレルバスインタフェース回路１１に出力する。このとき、エラー訂正回路３２は、上述したように、シリアルパラレル変換回路３１Ｂからのパラレルインタフェース信号に含まれるチップセレクト信号ＣＳ１＿Ｎ及びアドレスＡＤＤＲに対してエラー訂正処理を実行する。メモリ６は、エラー訂正後のチップセレクト信号ＣＳ１＿Ｎに対応するチップ６ｂを読み出し可能な動作状態にして、エラー訂正後のアドレスＡＤＤＲのデータＤＡＴＡを読み出してデータバス８ａを介してパラレルバスインタフェース回路３３に出力する。
【００２４】
図１の差動シリアル伝送装置１−１におけるエラー訂正回路１３は、データＤＡＴＡに対して、その値が一定に保たれるべきデータＤＡＴＡの規定のサイクル数の時間期間だけ変化しないように、データＤＡＴＡの値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路１３は、エラー訂正されたデータＤＡＴＡをパラレルバスインタフェース回路１１に出力する。なお、メモリ６はデータＤＡＴＡのみをデータバス８ａを介してパラレルバスインタフェース回路３３に出力することによって、エラー訂正回路１３に入力されるパラレルインタフェース信号はデータＤＡＴＡのみを含む。
【００２５】
以上のように構成された本発明の本実施形態１に係る差動シリアル伝送装置１−１，２−１によれば、差動シリアル伝送装置１−１，２−１は、パラレルインタフェース信号に対してエラー訂正処理を実行するエラー訂正回路１３，３２を備える。ここで、エラー訂正回路１３，３２は、パラレルインタフェース信号に対して、パラレルインタフェース信号の値が所定の時間期間だけ変化しないように、その値の変化を除去するエラー訂正処理を実行してエラー訂正されたパラレルインタフェース信号を出力する。
【００２６】
上記構成によれば、エラー訂正回路３２は、シリアルパラレル変換後のパラレルインタフェース信号の各信号に対して、その値が規定の時間期間だけ変化しないように当該各信号の値の変化を除去するエラー訂正処理を実行する。よって、エラー訂正回路３２は、エラー訂正符号及び巡回冗長検査符号のいずれも用いることなく、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ及びアドレスＡＤＤＲ等を含むパラレルインタフェース信号の各信号に対してエラー訂正処理を実行できる。また、エラー訂正回路１３は、エラー訂正符号及び巡回冗長検査符号のいずれも用いることなくデータＤＡＴＡをエラー訂正できる。
【００２７】
また、エラー訂正回路３２によって実行されるエラー訂正処理はエラー訂正符号又は巡回冗長検査符号を用いた処理よりも簡単な処理であるため、従来技術と比較すると、信号の転送効率を改善でき、また、レイテンシを小さくすることができる。また、エラー訂正回路１３は、エラー訂正回路３２と同様の作用効果を有する。
【００２８】
さらに、上記構成によれば、エラー訂正符号又は巡回冗長検査符号を送信シリアル信号に付加するための付加回路を差動シリアル伝送装置１−１，２−１にさらに設ける必要がない。このため、差動シリアル伝送装置１−１，２−１におけるエラー訂正のための回路規模の増加を、簡単な構成を有する受信側のエラー訂正回路１３，３２の増加のみに抑えることができる。
【００２９】
以上の実施形態１においては、エラー訂正回路３２は、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ及びアドレスＡＤＤＲに対してエラー訂正処理を実行する。しかしながら、本発明はこれに限らず、エラー訂正回路３２は、ライトイネーブル信号ＷＥ＿Ｎ、リードイネーブル信号ＲＥ＿Ｎを含む制御信号、及びデータＤＡＴＡ等を含むパラレルインタフェース信号の各信号に対してエラー訂正処理を実行してもよい。
【００３０】
以上の実施形態１においては、エラー訂正回路１３，３２は、入力される各信号に対して、その値が規定のサイクル数の時間期間だけ変化しないようにエラー訂正処理を実行する。しかしながら、本発明はこれに限らず、エラー訂正回路１３，３２は、入力される各信号に対して、その値が規定の時間期間だけ変化しないようにエラー訂正処理を実行してもよい。
【００３１】
実施形態２．
図２は、本発明の実施形態２に係る差動シリアル伝送システム１０−２の構成を示すブロック図である。図２において、差動シリアル伝送システム１０−２は差動シリアル伝送装置１−２，２−２を備えて構成される。差動シリアル伝送システム１０−２は、図１の差動シリアル伝送システム１０−１に比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−２は、差動シリアル伝送装置１−１に比較して、アクセス設定レジスタ１３Ａをさらに備え、また、エラー訂正回路１３に代えてエラー訂正回路１３ａを備えたこと。
（２）差動シリアル伝送装置２−２は、差動シリアル伝送装置２−１に比較して、アクセス設定レジスタ３２Ａをさらに備え、また、エラー訂正回路３２に代えてエラー訂正回路３２ａを備えたこと。
以下、相違点について説明する。
【００３２】
図２の差動シリアル伝送装置２−２において、アクセス設定レジスタ３２Ａは、エラー訂正処理に用いられる実施形態１の規定のサイクル数のデータを、設定及び変更可能に保持して、保持している規定のサイクル数のデータをエラー訂正回路３２ａに出力する。ここで、規定のサイクル数は、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの規定のアサートサイクル数、アドレスＡＤＤＲの規定のホールドサイクル数等を含む。図２のエラー訂正回路３２ａは、アクセス設定レジスタ３２Ａから規定のサイクル数を受信してエラー訂正処理に用いる。エラー訂正回路３２ａは、シリアルパラレル変換されたパラレルインタフェース信号の各信号に対して、その値が規定のサイクル数の時間期間だけ変化しないように、当該各信号の値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路３２ａは、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。
【００３３】
図２の差動シリアル伝送装置１−２において、アクセス設定レジスタ１３Ａは、エラー訂正処理に用いられる実施形態１のデータＤＡＴＡの規定のサイクル数のデータを、設定及び変更可能に保持する。また、アクセス設定レジスタ１３Ａは、保持しているデータＤＡＴＡの規定のサイクル数のデータをエラー訂正回路１３ａに出力する。図２のエラー訂正回路１３ａは、アクセス設定レジスタ１３ＡからデータＤＡＴＡの規定のサイクル数を受信してエラー訂正処理に用いる。エラー訂正回路１３ａは、シリアルパラレル変換されたパラレルインタフェース信号のデータＤＡＴＡに対して、その値が規定のサイクル数の時間期間だけ変化しないように、データＤＡＴＡの値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路１３ａは、エラー訂正されたデータＤＡＴＡをパラレルバスインタフェース回路１１に出力する。
【００３４】
以上のように構成された本発明の実施形態２に係る差動シリアル伝送システム１０−２によれば、所定の時間期間を保持してエラー訂正回路１３ａ，３２ａに出力するアクセス設定レジスタ１３Ａ，３２Ａをさらに備える。
【００３５】
上記構成によれば、上記実施形態１と同様の作用効果を有する。また、アクセス設定レジスタ１３Ａ，３２Ａに保持される規定のサイクル数を、レジスタ設定によって、例えば差動シリアル伝送システム１０−２又はその使用環境等に応じて例えばユーザにより任意に変更できる。
【００３６】
また、エラー訂正回路１３ａ，３２ａはアクセス設定レジスタ１３Ａ，３２Ａに設定されたアクセスタイミングである規定のサイクル数を用いてエラー訂正処理を実行するため、従来技術と比較するとレイテンシを小さくすることができる。
【００３７】
実施形態３．
図３は、本発明の実施形態３に係る差動シリアル伝送システム１０−３の構成を示すブロック図である。図３において、差動シリアル伝送システム１０−３は差動シリアル伝送装置１−３，２−３を備えて構成される。差動シリアル伝送システム１０−３は、図１の差動シリアル伝送システム１０−１に比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−３は、差動シリアル伝送装置１−１に比較して、アクセス情報履歴蓄積部１６をさらに備え、また、エラー訂正回路１３に代えて図２のエラー訂正回路１３ａを備えたこと。
（２）差動シリアル伝送装置２−３は、差動シリアル伝送装置２−１に比較して、アクセス情報履歴蓄積部３６をさらに備え、また、エラー訂正回路３２に代えて図２のエラー訂正回路３２ａを備えたこと。
以下、相違点について説明する。
【００３８】
図３の差動シリアル伝送装置２−３において、パラレルバスインタフェース回路３３は、受信したパラレルインタフェース信号をデータＤＡＴＡ、アドレスＡＤＤＲ及び制御信号に分離してメモリ６に出力する。このとき、パラレルバスインタフェース回路３３は、パラレルインタフェース信号に含まれるチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ及びアドレスＡＤＤＲ等の各信号が一定の値を示す時間期間のサイクル数を計数する。次いで、パラレルバスインタフェース回路３３は、各信号毎に計数されたサイクル数をアクセス情報としてアクセス情報履歴蓄積部３６に出力する。アクセス情報履歴蓄積部３６は、入力される各信号毎に計数されたサイクル数を受信し、逐次入力される各サイクル数の中で各信号毎の最大サイクル数をアクセス情報履歴として蓄積するため、以下の動作を行う。すなわち、アクセス情報履歴蓄積部３６は、各信号毎に、入力されるサイクル数を、保持している最大サイクル数と比較し、入力されるサイクル数が、保持している最大サイクル数よりも大きいとき、入力されるサイクル数を最大サイクル数として更新する。一方、アクセス情報履歴蓄積部３６は、各信号毎に、入力されるサイクル数が、保持している最大サイクル数以下であるとき、更新を行わない。アクセス情報履歴蓄積部３６は、保持している各信号毎の最大サイクル数をエラー訂正回路３２ａに出力する。最大サイクル数は、例えば、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの最大サイクル数である最大アサートサイクル数、アドレスＡＤＤＲの最大サイクル数である最大ホールドサイクル数等を含む。
【００３９】
エラー訂正回路３２ａは、アクセス情報履歴蓄積部３６から受信したアクセス情報履歴に含まれる最大サイクル数を規定のサイクル数として用いてエラー訂正処理を以下のように実行する。すなわち、エラー訂正回路３２ａは、受信したパラレルインタフェース信号の各信号に対して、その値がアクセス情報履歴蓄積部３６から受信した規定のサイクル数の時間期間だけ変化しないように、当該各信号の値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路３２ａは、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。
【００４０】
図３の差動シリアル伝送装置１−３において、パラレルバスインタフェース回路１１は、受信したパラレルインタフェース信号に含まれるデータＤＡＴＡをメモリコントローラ５に出力する。このとき、パラレルバスインタフェース回路１１は、データＤＡＴＡが一定の値を示す時間期間のサイクル数を計数してアクセス情報としてアクセス情報履歴蓄積部１６に出力する。アクセス情報履歴蓄積部１６は、入力されるサイクル数を受信し、逐次入力されるデータＤＡＴＡの各サイクル数の中で最大サイクル数をアクセス情報履歴として蓄積するため、以下の動作を行う。すなわち、アクセス情報履歴蓄積部１６は、入力されるデータＤＡＴＡのサイクル数を、保持しているデータＤＡＴＡの最大サイクル数と比較する。次いで、アクセス情報履歴蓄積部１６は、入力されるデータＤＡＴＡのサイクル数が、保持しているデータＤＡＴＡの最大サイクル数よりも大きいとき、入力されるデータＤＡＴＡのサイクル数をデータＤＡＴＡの最大サイクル数として更新する。一方、アクセス情報履歴蓄積部１６は、入力されるデータＤＡＴＡのサイクル数が、保持しているデータＤＡＴＡの最大サイクル数以下であるとき、更新を行わない。アクセス情報履歴蓄積部１６は、保持しているデータＤＡＴＡの最大サイクル数をエラー訂正回路３２ａに出力する。
【００４１】
エラー訂正回路１３ａは、アクセス情報履歴蓄積部１６から受信したアクセス情報履歴であるデータＤＡＴＡの最大サイクル数を規定のサイクル数として用いてエラー訂正処理を以下のように実行する。すなわち、エラー訂正回路１３ａは、データＤＡＴＡに対して、その値がアクセス情報履歴蓄積部１６から受信した規定のサイクル数の時間期間だけ変化しないように、データＤＡＴＡの値の変化を除去するエラー訂正処理を実行する。次いで、エラー訂正回路１３ａは、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路１１に出力する。
【００４２】
図１６Ａは、図３の差動シリアル伝送装置１−３の動作を示すタイミングチャートである。図１６Ｂは、図３の差動シリアル伝送装置２−３が図１６Ａの受信シリアル信号を受信したときの差動シリアル伝送装置２−３の動作を示すタイミングチャートである。図１６Ｃは、図３のエラー訂正回路３２ａの動作を示すタイミングチャートである。図１６Ａに示すように、受信シリアル信号は、図１５Ａと同様のエラーを含む場合がある。この場合、図１６Ｂ及び図１６Ｃに示すように、エラー訂正回路３２ａに入力されるパラレルインタフェース信号に含まれるチップセレクト信号ＣＳ０＿Ｎ及びアドレスＡＤＤＲはそれぞれ、図１５Ｂと同様のエラーを含む。
【００４３】
図１６Ｃにおいて、図３のアクセス情報履歴蓄積部３６は、例えば６サイクルであるチップセレクト信号ＣＳ０＿Ｎの最大アサートサイクル数をアクセス情報履歴として蓄積してエラー訂正回路３２ａに出力する。エラー訂正回路３２ａは、エラーを含む図１６Ｃのチップセレクト信号ＣＳ０＿Ｎに対して、その値が規定のアサートサイクル数である６サイクルの時間期間だけ変化しないように、チップセレクト信号ＣＳ０＿Ｎの値の変化を除去するエラー訂正処理を実行する。
【００４４】
また、図１６Ｃにおいて、図３のアクセス情報履歴蓄積部３６は、例えば８サイクルであるアドレスＡＤＤＲの最大ホールドサイクル数をアクセス情報履歴として蓄積してエラー訂正回路３２ａに出力する。エラー訂正回路３２ａは、エラーを含む図１６ＣのアドレスＡＤＤＲに対して、そのアドレス値が規定のホールドサイクル数である８サイクルの時間期間だけ変化しないように、アドレス値の変化を除去するエラー訂正処理を実行する。
【００４５】
以上のように構成された本発明の実施形態３に係る差動シリアル伝送システム１０−３の構成によれば、パラレルバスインタフェース回路１１，３３は、エラー訂正されたパラレルインタフェース信号の値が一定である時間期間を計時して、経時された時間期間を出力する。さらに、差動シリアル伝送装置１−３，２−３は、計時された時間期間で最大時間期間をアクセス情報履歴として保持してエラー訂正回路１３ａ，３２ａにそれぞれ出力するアクセス情報履歴蓄積部１６，３６を備える。ここで、エラー訂正回路１３ａ，３２ａは、シリアルパラレル変換されたパラレルインタフェース信号に対して、パラレルインタフェース信号の値が最大時間期間だけ変化しないように、パラレルインタフェース信号の値の変化を除去するエラー訂正処理を実行する。
【００４６】
上記構成によれば、上記実施形態１と同様の作用効果を有する。また、エラー訂正回路１３ａ，３２ａは、最大サイクル数である制御タイミングのアクセス情報履歴に基づいて簡単なエラー訂正処理を実行する。よって、エラー訂正符号又は巡回冗長検査符号を用いたエラー訂正の処理と比較すると、レイテンシを小さくすることができる。
【００４７】
また、図３のエラー訂正回路１３ａ，３２ａは、実際のアクセス情報履歴に基づいた最大サイクル数を規定の時間期間として利用してエラー訂正処理を実行する。このため、規定の時間期間をソフトウェア等によって設定することなく実働システムに応じて変更可能である。
【００４８】
以上の実施形態３においては、パラレルバスインタフェース回路１１，３３はそれぞれ、パラレルインタフェース信号の各信号が一定の値を示す時間期間のサイクル数を計数する。しかしながら、本発明はこれに限らず、パラレルバスインタフェース回路１１，３３はそれぞれ、パラレルインタフェース信号の各信号が一定の値を示す時間期間を計時してもよい。この場合、パラレルバスインタフェース回路１１，３３はそれぞれ、各信号毎に計時した時間期間をアクセス情報としてアクセス情報履歴蓄積部１６，３６に出力する。
【００４９】
また、以上の実施形態３においては、アクセス情報履歴蓄積部１６，３６はそれぞれ、パラレルインタフェース信号の各信号の最大サイクル数を示すデータをエラー訂正回路１３ａ，３２ａに出力する。しかしながら、本発明はこれに限らず、アクセス情報履歴蓄積部１６，３６はそれぞれ、パラレルインタフェース信号の各信号毎に、その信号が一定の値を示す最長の時間期間を示すデータをエラー訂正回路１３ａ，３２ａに出力してもよい。この場合、例えば、エラー訂正回路１３ａ，３２ａは、入力される各信号毎の最長の時間期間を各信号毎の規定の時間期間として用いてエラー訂正処理を実行してもよい。
【００５０】
実施形態４．
図４は、本発明の実施形態４に係る差動シリアル伝送システム１０−４の構成を示すブロック図である。図４において、差動シリアル伝送システム１０−４は差動シリアル伝送装置１−４，２−４を備えて構成される。差動シリアル伝送システム１０−４は、図１の差動シリアル伝送システム１０−１に比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−４は、差動シリアル伝送装置１−１に比較して、エラー訂正回路１３に代えて信号線毎エラー訂正回路１３ｂを備えたこと。
（２）差動シリアル伝送装置２−４は、差動シリアル伝送装置２−１に比較して、エラー訂正回路３２に代えて信号線毎エラー訂正回路３２ｂを備えたこと。
以下、相違点について説明する。
【００５１】
図１７は、図４の信号線毎エラー訂正回路３２ｂの構成を示す回路図である。図１７において、信号線毎エラー訂正回路３２ｂは、図４のシリアルパラレル変換回路３１Ｂから入力されるパラレルインタフェース信号の信号線毎に設けられた信号訂正回路３７Ａ，３７Ｂ及び３７Ｃを備えて構成される。ここで、シリアルパラレル変換回路３１Ｂからのチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの信号線はそれぞれ、信号訂正回路３７Ａ，３７Ｂに接続される。また、シリアルパラレル変換回路３１ＢからのアドレスＡＤＤＲの複数の信号線は、信号訂正回路３７Ｃに接続される。
【００５２】
図１７において、信号訂正回路３７Ａは、Ｄフリップフロップ回路５１，５２，５３と、アンドゲート５４と、ノアゲート５５と、オアゲート５６と、マルチプレクサ５７とを備えて構成される。Ｄフリップフロップ回路５１，５２，５３の各クロック端子には、例えば図１８のサンプリングクロックが供給される。シリアルパラレル変換回路３１Ｂから入力されるパラレルインタフェース信号におけるチップセレクト信号ＣＳ０＿Ｎは、Ｄフリップフロップ回路５１、アンドゲート５４及びノアゲート５５に出力される。Ｄフリップフロップ回路５１は出力信号を、Ｄフリップフロップ回路５２、アンドゲート５４及びノアゲート５５に出力する。Ｄフリップフロップ回路５２は出力信号を、アンドゲート５４、ノアゲート５５及びマルチプレクサ５７のＡ端子に出力する。アンドゲート５４は、受信した３つの信号に対して論理積演算を実行して、演算結果を示す信号をオアゲート５６に出力する。また、ノアゲート５５は、受信した３つの信号に対して否定論理和演算を実行して、演算結果を示す信号をオアゲート５６に出力する。オアゲート５６は、アンドゲート５４及びノアゲート５５からの信号に対して論理和演算を実行して、演算結果を示す信号をマルチプレクサ５７の選択用端子に出力する。マルチプレクサ５７は、オアゲート５６からの出力信号がハイレベルのとき、Ａ端子に入力される信号をＤフリップフロップ回路５３に出力する。また、マルチプレクサ５７は、オアゲート５６からの出力信号がローレベルのとき、Ｂ端子に入力される信号をＤフリップフロップ回路５３に出力する。Ｄフリップフロップ回路５３は出力信号を、マルチプレクサ５７のＢ端子にフィードバックするとともに、当該出力信号をパラレルバスインタフェース回路３３に出力する。信号訂正回路３７Ｂは図１７の信号訂正回路３７Ａと同様の構成を有する。また、信号訂正回路３７Ｃは、アドレスＡＤＤＲのアドレスバスの信号線毎に設けられかつ信号訂正回路３７Ａと同様の構成を有する複数の回路を備えて構成される。
【００５３】
図１８は、以上のように構成された図４の信号線毎エラー訂正回路３２ｂの動作を示すタイミングチャートである。図１８において、図１７の信号訂正回路３７Ａは、チップセレクト信号ＣＳ０＿Ｎが、３サイクル以上の時間期間だけ継続的にアサートされると、受信したチップセレクト信号ＣＳ０＿Ｎをそのままパラレルバスインタフェース回路３３に出力する。しかし、チップセレクト信号ＣＳ０＿Ｎの値が３サイクルの時間期間内において、例えば１サイクルの時間期間だけネゲートされるように変化する場合がある。この場合、信号訂正回路３７Ａは、変化が生じたサイクルにおいて、変化が生じる１サイクル前と同様にチップセレクト信号ＣＳ０＿Ｎの出力信号をアサートする。このように、信号訂正回路３７Ａは、チップセレクト信号ＣＳ０＿Ｎに対して、その値が、例えば３サイクルである規定のアサートサイクル数の時間期間だけ変化しないように、チップセレクト信号ＣＳ０＿Ｎの値の変化を除去するエラー訂正処理を実行する。次いで、信号訂正回路３７Ａは、エラー訂正されたチップセレクト信号ＣＳ０＿Ｎをパラレルバスインタフェース回路３３に出力する。
【００５４】
また、信号訂正回路３７Ｂは、信号訂正回路３７Ａと同様に動作してチップセレクト信号ＣＳ１＿Ｎに対してエラー訂正処理を実行する。ここで、信号訂正回路３７Ｂは、チップセレクト信号ＣＳ１＿Ｎに対して、その値が３サイクルである規定のアサートサイクル数の時間期間だけ変化しないように、チップセレクト信号ＣＳ１＿Ｎの値の変化を除去するエラー訂正処理を実行する。
【００５５】
さらに、信号訂正回路３７ＣにおけるアドレスＡＤＤＲのアドレスバスの信号線毎に設けられた複数の回路はそれぞれ信号訂正回路３７Ａと同様に動作して、アドレスＡＤＤＲのアドレスバスの複数の信号線の各信号に対してエラー訂正処理を実行する。ここで、信号訂正回路３７Ｃは、アドレスＡＤＤＲのアドレスバスの各信号線の信号に対して、その値が３サイクルである規定のホールドサイクル数の時間期間だけ変化しないように、各信号線の信号の値の変化を除去するエラー訂正処理を実行する。このように、信号線毎エラー訂正回路３２ｂは、入力されるパラレルインタフェース信号の各信号に対してエラー訂正処理を実行して、エラー訂正後のパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。
【００５６】
図４の差動シリアル伝送装置１−４の信号線毎エラー訂正回路１３ｂは、データＤＡＴＡのデータバスの信号線毎に設けられかつ図１７の信号訂正回路３７Ａと同様の構成を有する複数の回路を備えて構成される。ここで、シリアルパラレル変換回路１２Ｂからのパラレルインタフェース信号に含まれるデータＤＡＴＡのデータバスにおける複数の信号線は、信号線毎エラー訂正回路１３ｂに接続される。信号線毎エラー訂正回路１３ｂは、データＤＡＴＡのデータバスの各信号線の信号に対して、その値が３サイクルである規定のサイクル数の時間期間だけ変化しないように、各信号線の信号の値の変化を除去するエラー訂正処理を実行する。次いで、信号線毎エラー訂正回路１３ｂは、エラー訂正されたデータＤＡＴＡをパラレルバスインタフェース回路１１に出力する。
【００５７】
以上のように構成された本発明の実施形態４に係る差動シリアル伝送システム１０−４の構成によれば、シリアルパラレル変換されたパラレルインタフェース信号は複数の信号を含む。また、エラー訂正回路１３ｂ，３２ｂは、パラレルインタフェース信号の各信号に対して、当該各信号の値が所定の時間期間だけ変化しないように、パラレルインタフェース信号の各信号の値の変化を除去するエラー訂正処理を実行する。
【００５８】
上記構成によれば、上記実施形態１と同様の作用効果を有する。また、図１７の信号線毎エラー訂正回路３２ｂは簡単な回路構成を有し、入力される信号の値が規定のサイクル数の時間期間内に変化した場合、現在の入力値にかかわらず出力値を変化させない。このように、信号線毎エラー訂正回路３２ｂは、信号線上に設けられた図１７の信号訂正回路３７Ａ，３７Ｂ及び３７Ｃによって対応する単一信号内の演算を行うように構成された回路である。そのため、従来技術と比較して、差動シリアル伝送装置２−４の回路規模を縮小できる。また、差動シリアル伝送装置１−４は、差動シリアル伝送装置２−４と同様の上記作用効果を有する。
【００５９】
以上の実施形態４においては、信号線毎エラー訂正回路１３ｂ，３２ｂは、各信号線毎に入力される信号の値が３サイクルの規定のサイクル数の時間期間内だけ変化しないようにエラー訂正処理を実行する。しかしながら、本発明はこれに限らず、信号線毎エラー訂正回路１３ｂ，３２ｂを、各信号線毎に入力される信号の値が２サイクル又は４サイクル以上の規定のサイクル数の時間期間内だけ変化させないエラー訂正処理を実行するように構成してもよい。
【００６０】
実施形態５．
図５は、本発明の実施形態５に係る差動シリアル伝送システム１０−５の構成を示すブロック図である。図５において、差動シリアル伝送システム１０−５は、差動シリアル伝送装置１−３，２−５を備えて構成される。差動シリアル伝送システム１０−５は、図１の差動シリアル伝送システム１０−３に比較して、以下の点が異なる。
（１）差動シリアル伝送装置２−５は、図３の差動シリアル伝送装置２−３に比較して、アクセス情報履歴蓄積部３６に代えてＣＳ０用アクセス情報履歴蓄積部３６Ａ及びＣＳ１用アクセス情報履歴蓄積部３６Ｂを備え、また、エラー訂正回路３２ａに代えてエラー訂正回路３２ｃを備えたこと。
以下、相違点について説明する。
【００６１】
図５の差動シリアル伝送装置２−５において、パラレルバスインタフェース回路３３は、受信したパラレルインタフェース信号をデータＤＡＴＡ、アドレスＡＤＤＲ及び制御信号に分離してメモリ６に出力する。このとき、パラレルバスインタフェース回路３３は、パラレルインタフェース信号に含まれるチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ及びアドレスＡＤＤＲ等の各信号が一定の値を示す時間期間のサイクル数を計数する。そして、パラレルバスインタフェース回路３３は、チップセレクト信号ＣＳ０＿Ｎがアサートされたとき、各信号毎に計数されたサイクル数をＣＳ０用アクセス情報としてＣＳ０用アクセス情報履歴蓄積部３６Ａに出力する。また、パラレルバスインタフェース回路３３は、チップセレクト信号ＣＳ１＿Ｎがアサートされたとき、各信号毎に計数されたサイクル数をＣＳ１用アクセス情報としてＣＳ１用アクセス情報履歴蓄積部３６Ｂに出力する。
【００６２】
ＣＳ０用アクセス情報履歴蓄積部３６Ａは、逐次入力される各サイクル数の中で各信号毎の最大サイクル数をＣＳ０用アクセス情報履歴として蓄積するため、以下の動作を行う。すなわち、ＣＳ０用アクセス情報履歴蓄積部３６Ａは、各信号毎に、入力されるサイクル数を、保持している最大サイクル数と比較し、入力されるサイクル数が保持している最大サイクル数よりも大きいとき、入力されるサイクル数を最大サイクル数として更新する。一方、ＣＳ０用アクセス情報履歴蓄積部３６Ａは、各信号毎に、入力されるサイクル数が、保持している最大サイクル数以下であるとき、更新を行わない。ＣＳ０用アクセス情報履歴蓄積部３６Ａは、保持している各信号毎の最大サイクル数をエラー訂正回路３２ｃに出力する。ここで、最大サイクル数は、例えばチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの最大サイクル数である最大アサートサイクル数、アドレスＡＤＤＲの最大サイクル数である最大ホールドサイクル数等を含む。
【００６３】
ＣＳ１用アクセス情報履歴蓄積部３６Ｂは、ＣＳ０用アクセス情報履歴蓄積部３６Ａと同様の構成を有する。ＣＳ１用アクセス情報履歴蓄積部３６Ｂは、ＣＳ０用アクセス情報履歴蓄積部３６Ａと同様に動作して、逐次入力されるＣＳ１用アクセス情報における各サイクル数の中で各信号毎の最大サイクル数をＣＳ１用アクセス情報履歴として蓄積する。ＣＳ１用アクセス情報履歴蓄積部３６Ｂは、保持しているＣＳ１用アクセス情報履歴である各信号毎の最大サイクル数をエラー訂正回路３２ｃに出力する。
【００６４】
エラー訂正回路３２ｃは、ＣＳ０用アクセス情報履歴蓄積部３６Ａ及びＣＳ１用アクセス情報履歴蓄積部３６Ｂのそれぞれから、パラレルインタフェース信号の各信号毎の最大サイクル数を受信する。エラー訂正回路３２ｃは、入力されるパラレルインタフェース信号に含まれるチップセレクト信号ＣＳ０＿Ｎがアサートされた場合、受信されたＣＳ０用アクセス情報履歴の各信号毎の最大サイクル数を用いて以下のようにエラー訂正処理を実行する。すなわち、エラー訂正回路３２ｃは、パラレルインタフェース信号の各信号に対して、その値がＣＳ０用アクセス情報履歴蓄積部３６Ａから受信した最大サイクル数の時間期間だけ変化しないように、その値の変化を除去するエラー訂正処理を実行する。また、エラー訂正回路３２ｃは、入力されるパラレルインタフェース信号に含まれるチップセレクト信号ＣＳ１＿Ｎがアサートされた場合、受信されたＣＳ１用アクセス情報履歴の各信号毎の最大サイクル数を用いて以下のようにエラー訂正処理を実行する。すなわち、エラー訂正回路３２ｃは、パラレルインタフェース信号の各信号に対して、その値がＣＳ１用アクセス情報履歴蓄積部３６Ｂから受信した最大サイクル数の時間期間だけ変化しないように、その値の変化を除去するエラー訂正処理を実行する。エラー訂正回路３２ｃは、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。
【００６５】
以上のように構成された本発明の実施形態５に係る差動シリアル伝送システム１０−５の構成によれば、上記実施形態３と同様の作用効果を有する。また、エラー訂正回路３２ｃは、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ毎に蓄積されたアクセス情報履歴を用いてエラー訂正処理を実行する。よって、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ毎にシリアルデータ通信のエラーを除去するタイミング及び方法を変更することが可能である。
【００６６】
また、エラー訂正回路３２ｃは、ＣＳ０用アクセス情報履歴蓄積部３６Ａ及びＣＳ１用アクセス情報履歴蓄積部３６Ｂによって蓄積されたアクセス情報履歴である各信号の最大サイクル数を用いてエラー訂正処理を実行する。このため、規定の最大サイクル数は、ソフトウェア等によって設定されることなく実働システムに応じて変更可能である。
【００６７】
以上の実施形態５においては、２つのアクセス情報履歴蓄積部（３６Ａ，３６Ｂ）を差動シリアル伝送装置２−５に設けた。しかしながら、本発明はこれに限らず、例えばチップセレクト信号の信号線の本数等に応じて、３つ以上のアクセス情報履歴蓄積部を差動シリアル伝送装置２−５に設けてもよい。
【００６８】
実施形態６．
図６は、本発明の本実施形態６に係る差動シリアル伝送システム１０−６の構成を示すブロック図である。図６において、差動シリアル伝送システム１０−６は、差動シリアル伝送装置１−３，２−６を備えて構成される。図６において、差動シリアル伝送システム１０−６は、図３の差動シリアル伝送システム１０−３に比較して、以下の点が異なる。
（１）差動シリアル伝送装置２−６は、図３の差動シリアル伝送装置２−３に比較して、アクセス情報履歴蓄積部３６に代えてＡＳ０用アクセス情報履歴蓄積部３６Ｃ及びＡＳ１用アクセス情報履歴蓄積部３６Ｄを備え、また、エラー訂正回路３２ａに代えて図５のエラー訂正回路３２ｄを備えたこと。
ここで、ＡＳ０用アクセス情報履歴蓄積部３６Ｃ及びＡＳ１用アクセス情報履歴蓄積部３６Ｄはそれぞれ、メモリ６に設けられた規定のアドレス領域ＡＳ０及びＡＳ１へのアクセスの各信号毎の最大サイクル数を蓄積する。以下、相違点について説明する。
【００６９】
図６の差動シリアル伝送装置２−６において、パラレルバスインタフェース回路３３は、受信したパラレルインタフェース信号をデータＤＡＴＡ、アドレスＡＤＤＲ及び制御信号に分離してメモリ６に出力する。このとき、パラレルバスインタフェース回路３３は、パラレルインタフェース信号に含まれるチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ及びアドレスＡＤＤＲ等の各信号が一定の値を示す時間期間のサイクル数を計数する。次いで、パラレルバスインタフェース回路３３は、アドレスＡＤＤＲがアドレス領域ＡＳ０に含まれるとき、各信号毎に計数されたサイクル数をＡＳ０用アクセス情報としてＡＳ０用アクセス情報履歴蓄積部３６Ｃに出力する。また、アドレスＡＤＤＲが、アドレス領域ＡＳ１に含まれるとき、パラレルバスインタフェース回路３３は、各信号毎に計数されたサイクル数をＡＳ１用アクセス情報としてＡＳ１用アクセス情報履歴蓄積部３６Ｄに出力する。
【００７０】
ＡＳ０用アクセス情報履歴蓄積部３６Ｃは、逐次入力される各サイクル数の中で各信号毎の最大サイクル数をＡＳ０用アクセス情報履歴として蓄積するため、以下の動作を行う。すなわち、ＡＳ０用アクセス情報履歴蓄積部３６Ｃは、各信号毎に、入力されるサイクル数を、保持している最大サイクル数と比較し、入力されるサイクル数が保持している最大サイクル数よりも大きいとき、入力されるサイクル数を最大サイクル数として更新する。一方、ＡＳ０用アクセス情報履歴蓄積部３６Ｃは、各信号毎に、入力されるサイクル数が、保持している最大サイクル数以下であるとき、更新を行わない。ＡＳ０用アクセス情報履歴蓄積部３６Ｃは、保持している各信号毎の最大サイクル数をエラー訂正回路３２ｄに出力する。ここで、最大サイクル数は、例えばチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの最大アサートサイクル数、アドレスＡＤＤＲの最大ホールドサイクル数等を含む。
【００７１】
ＡＳ１用アクセス情報履歴蓄積部３６Ｄは、ＡＳ０用アクセス情報履歴蓄積部３６Ｃと同様の構成を有する。ＡＳ１用アクセス情報履歴蓄積部３６Ｄは、ＡＳ０用アクセス情報履歴蓄積部３６Ｃと同様に動作して、逐次入力されるＡＳ１用アクセス情報における各サイクル数の中で各信号毎の最大サイクル数をＡＳ１用アクセス情報履歴として蓄積する。ＡＳ１用アクセス情報履歴蓄積部３６Ｄは、保持している各信号毎の最大サイクル数をエラー訂正回路３２ｄに出力する。
【００７２】
エラー訂正回路３２ｄは、ＡＳ０用アクセス情報履歴蓄積部３６Ｃ及びＡＳ１用アクセス情報履歴蓄積部３６Ｄのそれぞれから、パラレルインタフェース信号の各信号毎の最大サイクル数を受信する。エラー訂正回路３２ｄは、入力されるパラレルインタフェース信号のアドレスＡＤＤＲがアドレス領域ＡＳ０に含まれる場合、受信されたＡＳ０用アクセス情報履歴の各信号毎の最大サイクル数を用いて以下のようにエラー訂正処理を実行する。すなわち、この場合、エラー訂正回路３２ｄは、パラレルインタフェース信号の各信号に対して、その値が受信された最大サイクル数の時間期間だけ変化しないように、当該各信号の値の変化を除去するエラー訂正処理を実行する。また、エラー訂正回路３２ｄは、入力されるパラレルインタフェース信号のアドレスＡＤＤＲがアドレス領域ＡＳ１に含まれる場合、受信されたＣＳ１用アクセス情報履歴の各信号毎の最大サイクル数を用いて以下のようにエラー訂正処理を実行する。すなわち、この場合、エラー訂正回路３２ｄは、パラレルインタフェース信号の各信号に対して、その値が受信した最大サイクル数の時間期間だけ変化しないように、当該各信号の値の変化を除去するエラー訂正処理を実行する。エラー訂正回路３２ｄは、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。
【００７３】
以上のように構成された本発明の実施形態６に係る差動シリアル伝送システム１０−６によれば、上記実施形態３と同様の作用効果を有する。また、エラー訂正回路３２ｄは、アドレス領域ＡＳ０，ＡＳ１毎に蓄積されたアクセス情報履歴を用いてエラー訂正処理を実行する。このため、アドレス領域ＡＳ０，ＡＳ１毎にシリアルデータ通信のエラーを除去するタイミング及び方法を変更することが可能である。また、複数のアドレス領域ＡＳ０，ＡＳ１に対応した最適なエラー訂正が可能となる。さらに、各アドレス領域ＡＳ０，ＡＳ１の実働システムに応じて規定のサイクル数をソフトウェアで設定することなく変更できる。
【００７４】
以上の実施形態６においては、２つのアクセス情報履歴蓄積部３６Ｃ，３６Ｄを差動シリアル伝送装置２−６に設けた。しかしながら、本発明はこれに限らず、例えばメモリ６に設けられた規定のアドレス領域の数に応じて、３つ以上のアクセス情報履歴蓄積部を差動シリアル伝送装置２−６に設けてもよい。
【００７５】
実施形態７．
図７は、本発明の実施形態７に係る差動シリアル伝送システム１０−７の構成を示すブロック図である。図７において、差動シリアル伝送システム１０−７は、差動シリアル伝送装置１−７，２−７を備えて構成される。差動シリアル伝送システム１０−７は、図３の差動シリアル伝送システム１０−３に比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−７は、差動シリアル伝送装置１−３に比較して、アクセス情報履歴蓄積部１６に代えてアクセス情報履歴蓄積部１６ａを備え、また、履歴蓄積イネーブルレジスタ１７Ａをさらに備えたこと。
（２）差動シリアル伝送装置２−７は、差動シリアル伝送装置２−３に比較して、アクセス情報履歴蓄積部３６に代えてアクセス情報履歴蓄積部３６ａを備え、また、履歴蓄積イネーブルレジスタ３８Ａをさらに備えたこと。
以下、相違点について説明する。
【００７６】
図７において、履歴蓄積イネーブルレジスタ１７Ａは、アクセス情報履歴蓄積部１６ａによるアクセス情報履歴の蓄積を実行するか否か、すなわち「蓄積オン」か「蓄積オフ」かを示す制御信号を、メモリ６を制御するＣＰＵ（図示せず）から受信して格納する。また、履歴蓄積イネーブルレジスタ３８Ａは、アクセス情報履歴蓄積部３６ａによるアクセス情報履歴の蓄積を実行するか否か、すなわち「蓄積オン」か「蓄積オフ」を示す制御信号をＣＰＵから受信して格納する。履歴蓄積イネーブルレジスタ１７Ａ，３８Ａはそれぞれ、格納している制御信号を履歴蓄積イネーブル信号としてアクセス情報履歴蓄積部１６ａ，３６ａに出力する。
【００７７】
図７の差動シリアル伝送装置２−７において、アクセス情報履歴蓄積部３６ａは、パラレルバスインタフェース回路３３から、上記実施形態３と同様の各信号毎に計数されたサイクル数をアクセス情報として受信する。アクセス情報履歴蓄積部３６ａは、「蓄積オン」のアクセス履歴蓄積期間において、図３のアクセス情報履歴蓄積部３６と同様にアクセス情報履歴を蓄積するための以下の動作を行う。すなわち、「蓄積オン」のとき、アクセス情報履歴蓄積部３６ａは、逐次入力される各サイクル数の中で各信号毎の最大サイクル数をアクセス情報履歴として蓄積する。次いで、アクセス情報履歴蓄積部３６ａは、保持している各信号毎の最大サイクル数をエラー訂正回路３２ａに出力する。ここで、最大サイクル数は、チップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの最大サイクル数である最大アサートサイクル数、アドレスＡＤＤＲの最大サイクル数である最大ホールドサイクル数等を含む。また、アクセス情報履歴蓄積部３６ａは、「蓄積オフ」のとき、アクセス情報履歴の蓄積を実行せず、保持している各信号毎の最大サイクル数をエラー訂正回路３２ａに出力する。
【００７８】
図７の差動シリアル伝送装置１−７において、アクセス情報履歴蓄積部１６ａは、パラレルバスインタフェース回路１１から、上記実施形態３と同様の計数されたデータＤＡＴＡのサイクル数をアクセス情報として受信する。アクセス情報履歴蓄積部１６ａは、「蓄積オン」のとき、図３のアクセス情報履歴蓄積部１６と同様にアクセス情報履歴を蓄積するための以下の動作を行う。すなわち、「蓄積オン」のとき、アクセス情報履歴蓄積部１６ａは、逐次入力されるデータＤＡＴＡの各サイクル数の中でデータＤＡＴＡの最大サイクル数をアクセス情報履歴として蓄積する。次いで、アクセス情報履歴蓄積部１６ａは、保持しているデータＤＡＴＡの最大サイクル数をエラー訂正回路１３ａに出力する。また、アクセス情報履歴蓄積部１６ａは、「蓄積オフ」のとき、アクセス情報履歴の蓄積を実行せず、保持しているデータＤＡＴＡの最大サイクル数をエラー訂正回路１３ａに出力する。
【００７９】
以上のように構成された本発明の実施形態７に係る差動シリアル伝送システム１０−７によれば、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａをさらに備える。ここで、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａは、アクセス情報履歴蓄積部１６ａ，３６ａがアクセス情報履歴の蓄積を実行するか否かを示す制御信号を格納して、アクセス情報履歴蓄積部１６ａ，３６ａに出力する。
【００８０】
上記構成によれば、上記実施形態３と同様の作用効果を有する。また、ＣＰＵからの制御信号によって、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａを介してアクセス情報履歴蓄積部１６ａ，３６ａによるアクセス情報履歴の蓄積を制御可能である。このため、例えば差動シリアル伝送システム１０−７の全体が動作しておらずエラーが発生し難い時間期間を、アクセス履歴蓄積期間として設定できる。よって、アクセス情報履歴蓄積部１６ａ，３６ａは、伝送される信号がエラーに影響されないような最適な時間期間内において、最大サイクル数をアクセス情報履歴として蓄積できる。よって、エラー訂正回路１３ａ，３２ａは、パラレルインタフェース信号に対して最適なエラー訂正処理を実行できる。
【００８１】
上記実施形態７においては、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａは、ＣＰＵから受信する制御信号に従って、「蓄積オン」又は「蓄積オフ」の制御信号の値を保持する。しかしながら、本発明はこれに限らず、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａは、ＣＰＵに限られない他の制御回路等から受信する制御信号に従って制御信号の値を保持してもよい。
【００８２】
実施形態８Ａ．
図８Ａは、本発明の実施形態８Ａに係る差動シリアル伝送システム１０−８Ａの構成を示すブロック図である。図８Ａにおいて、差動シリアル伝送システム１０−８Ａは、差動シリアル伝送装置１−８Ａ，２−８Ａを備えて構成される。差動シリアル伝送システム１０−８Ａは、図３の差動シリアル伝送システム１０−３に比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−８Ａは、差動シリアル伝送装置１−３に比較して、エラー訂正回路１３に代えてエラー訂正回路１３ｅを備え、また、エラー訂正イネーブルレジスタ１７Ｂをさらに備えたこと。
（２）差動シリアル伝送装置２−８Ａは、差動シリアル伝送装置２−３に比較して、エラー訂正回路３２に代えてエラー訂正回路３２ｅを備え、また、エラー訂正イネーブルレジスタ３８Ｂをさらに備えたこと。
以下、相違点について説明する。
【００８３】
図８Ａにおいて、エラー訂正イネーブルレジスタ１７Ｂは、メモリ６を制御するＣＰＵ（図示せず）から、エラー訂正回路１３ｅによるエラー訂正処理を実行するか否か、すなわち「エラー訂正オン」か「エラー訂正オフ」かを示す制御信号を受信して格納する。また、エラー訂正イネーブルレジスタ３８Ｂは、ＣＰＵから、エラー訂正回路３２ｅによるエラー訂正処理を実行するか否か、すなわち「エラー訂正オン」か「エラー訂正オフ」かを示す制御信号を受信して格納する。エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂはそれぞれ、格納している制御信号をエラー訂正イネーブル信号としてエラー訂正回路１３ｅ，３２ｅに出力する。
【００８４】
図８Ａの差動シリアル伝送装置２−８Ａにおいて、エラー訂正回路３２ｅは、シリアルパラレル変換回路３１Ｂからパラレルインタフェース信号を受信する。また、エラー訂正回路３２ｅは、アクセス情報履歴蓄積部３６から、パラレルインタフェース信号の各信号毎の最大サイクル数を各信号毎の規定のサイクル数として受信する。エラー訂正回路３２ｅは、「エラー訂正オン」されるエラー訂正期間において、パラレルインタフェース信号の各信号に対して、その値が、入力される規定のサイクル数の時間期間だけ変化しないように、当該各信号の変化を除去するエラー訂正処理を実行する。また、エラー訂正回路３２ｅは、「エラー訂正オフ」のとき、エラー訂正処理を実行せず、入力されるパラレルインタフェース信号をそのままパラレルバスインタフェース回路３３に出力する。
【００８５】
図８Ａの差動シリアル伝送装置１−８Ａにおいて、エラー訂正回路１３ｅは、シリアルパラレル変換回路１２ＢからデータＤＡＴＡを含むパラレルインタフェース信号を受信する。また、エラー訂正回路１３ｅは、アクセス情報履歴蓄積部１６から、パラレルインタフェース信号のデータＤＡＴＡの最大サイクル数をデータＤＡＴＡの規定のサイクル数として受信する。エラー訂正回路１３ｅは、「エラー訂正オン」のとき、データＤＡＴＡに対して、その値が、入力されるデータＤＡＴＡの規定のサイクル数の時間期間だけ変化しないように、データＤＡＴＡの変化を除去するエラー訂正処理を実行する。また、エラー訂正回路１３ｅは、「エラー訂正オフ」のとき、エラー訂正処理を実行せず、入力されるパラレルインタフェース信号をそのままパラレルバスインタフェース回路１１に出力する。
【００８６】
以上のように構成された本発明の実施形態８Ａに係る差動シリアル伝送装置１０−８Ａによれば、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂをさらに備える。ここで、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂは、エラー訂正回路１３ｅ，３２ｅがエラー訂正処理を実行するか否かを示す制御信号を格納して、エラー訂正回路１３ｅ，３２ｅに出力する。
【００８７】
上記構成によれば、上記実施形態３と同様の作用効果を有する。また、ＣＰＵによる制御によって、エラー訂正回路１３ｅ，３２ｅがエラー訂正処理を実行する時間期間であるエラー訂正期間を設定できる。このため、例えばエラー発生確率が所定のしきい値よりも高いためにエラー訂正が必要とされる時間期間内においてエラー訂正処理を実行することによって、アドレスＡＤＤＲ、メモリ６の制御信号、データＤＡＴＡ等の信号品質を改善できる。また、例えばエラー発生確率が所定のしきい値よりも低いときにエラー訂正イネーブルレジスタ１７Ｂ，３８Ｂを「エラー訂正オフ」に設定可能である。これによって、エラー訂正が不要な時間期間においてエラー訂正回路１３ｅ，３２ｅは、エラー訂正処理を停止でき、よってデータ伝送に要する消費電力を抑えることができる。特に、差動シリアル伝送装置１−８Ａ，２−８Ａの動作時の平均消費電力を低下させることができる。
【００８８】
また、エラー訂正期間から、エラー訂正が不要である時間期間を除外するようにＣＰＵ等のコントローラがエラー訂正イネーブルレジスタ１７Ｂ，３８Ｂを制御することによって、レイテンシ効率の低下を防ぐことができる。
【００８９】
上記実施形態８Ａにおいては、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂを差動シリアル伝送システム１０−８Ａに設けている。しかしながら、本発明はこれに限らず、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂに加えて、上記実施形態７の図７の履歴蓄積イネーブルレジスタ１７Ａ，３８Ａをさらに差動シリアル伝送システム１０−８Ａに設けてもよい。
【００９０】
上記実施形態８Ａにおいて、差動シリアル伝送装置１−８Ａ，２−８Ａはそれぞれ、アクセス情報履歴蓄積部１６，３６を備えている。しかしながら、本発明はこれに限らず、差動シリアル伝送装置１−８Ａ，２−８Ａにおいて、それぞれ、情報履歴蓄積部１６，３６を削除してもよい。
【００９１】
実施形態８Ｂ．
図８Ｂは、本発明の実施形態８Ｂに係る差動シリアル伝送システム１０−８Ｂの構成を示すブロック図である。図８Ｂにおいて、差動シリアル伝送システム１０−８Ｂは、差動シリアル伝送装置１−８Ｂ，２−８Ｂを備えて構成される。差動シリアル伝送システム１０−８Ｂは、図８Ａの差動シリアル伝送システム１０−８Ａに比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−８Ｂは、差動シリアル伝送装置１−８Ａに比較して、アクセス情報履歴蓄積部１６に代えて図７のアクセス情報履歴蓄積部１６ａを備え、また、図７の履歴蓄積イネーブルレジスタ１７Ａをさらに備えたこと。
（２）差動シリアル伝送装置２−８Ｂは、差動シリアル伝送装置２−８Ａに比較して、アクセス情報履歴蓄積部３６に代えて図７のアクセス情報履歴蓄積部３６ａを備え、また、図７の履歴蓄積イネーブルレジスタ３８Ａをさらに備えたこと。
【００９２】
図８Ｂの差動シリアル伝送装置２−８Ｂにおいて、アクセス情報履歴蓄積部３６ａは、ＣＰＵから履歴蓄積イネーブルレジスタ３８Ａを介して入力される制御信号に従って蓄積した各信号毎の最大サイクル数をエラー訂正回路３２ｅに出力する。また、差動シリアル伝送装置１−８Ｂにおいて、アクセス情報履歴蓄積部１６ａは、ＣＰＵから履歴蓄積イネーブルレジスタ１７Ａを介して入力される制御信号に従って蓄積したデータＤＡＴＡの最大サイクル数をエラー訂正回路３２ｅに出力する。
【００９３】
図１９Ａは、差動シリアル伝送装置１−８Ｂ，２−８Ｂの動作を示すタイミングチャートである。図１９Ａにおいて、差動シリアル伝送システム１０−８Ｂの起動時において、各アクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を開始し、アクセス履歴蓄積期間は開始される。差動シリアル伝送システム１０−８Ｂの起動時から所定の時間が経過したときにおいて、ＣＰＵからの制御信号が「蓄積オフ」されてアクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を停止する。このとき、エラー訂正回路１３ａ，３２ａは、ＣＰＵからの制御信号が「エラー訂正オン」され、エラー訂正回路１３ａ，３２ａはエラー訂正処理の実行を開始する。以後、差動シリアル伝送システム１０−８Ａの動作終了時までのエラー訂正期間において、エラー訂正回路１３ｅ，３２ｅはエラー訂正処理を実行する。
【００９４】
図１９Ｂは、差動シリアル伝送装置１−８Ｂ，２−８Ｂの動作を示す別のタイミングチャートである。図１９Ｂにおいて、差動シリアル伝送システム１０−８Ｂの起動時において、アクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を開始し、アクセス履歴蓄積期間は開始される。差動シリアル伝送システム１０−８Ｂの起動時から所定の時間が経過したときにおいて、ＣＰＵからの制御信号が「エラー訂正オン」され、エラー訂正回路１３ａ，３２ａはエラー訂正処理の実行を開始する。エラー訂正機能がオンされたときから所定の時間が経過したときにおいて、ＣＰＵからの制御信号が「蓄積オフ」されアクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を停止する。以後、エラー訂正回路１３ａ，３２ａは、差動シリアル伝送システム１０−８Ｂの動作終了までのアクセス履歴蓄積期間において、エラー訂正処理を実行する。
【００９５】
図１９Ｃは、差動シリアル伝送装置１−８Ｂ，２−８Ｂの動作を示すさらに別のタイミングチャートである。図１９Ｃにおいて、差動シリアル伝送システム１０−８Ｂは、所定の時間間隔で、「蓄積オン」と「エラー訂正オン」とが交互に繰り返されるように、以下の動作を行う。すなわち、差動シリアル伝送システム１０−８Ｂの起動時において「蓄積オン」され、アクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を開始する。差動シリアル伝送システム１０−８Ｂの起動時から所定の時間が経過したときにおいて、「蓄積オフ」されてアクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を停止し、アクセス履歴蓄積期間は中断される。このとき、制御信号が「エラー訂正オン」され、エラー訂正回路１３ａ，３２ａはエラー訂正処理の実行を開始する。このときからさらに所定の時間が経過したときにおいて、制御信号が「エラー訂正オフ」されてエラー訂正回路１３ａ，３２ａはエラー訂正処理の実行を停止する。このとき、制御信号が「蓄積オン」されてアクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を再び開始する。このように、差動シリアル伝送システム１０−８Ｂは、差動シリアル伝送システム１０−８Ｂの動作終了まで、制御信号が上述のように「蓄積オン」と「エラー訂正オン」とを交互に繰り返す。これによって、アクセス情報履歴の蓄積とエラー訂正処理とが交互に実行される。
【００９６】
図１９Ｄは、差動シリアル伝送装置１−８Ｂ，２−８Ｂの動作を示すさらにまた別のタイミングチャートである。図１９Ｄにおいて、差動シリアル伝送システム１０−８Ｂの起動時において、制御信号が「蓄積オン」されてアクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を開始する。差動シリアル伝送システム１０−８Ｂの起動時から所定の時間が経過したときにおいて、制御信号が「蓄積オフ」されて、アクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を停止する。このとき制御信号が「エラー訂正オン」され、エラー訂正回路１３ａ，３２ａは、差動シリアル伝送システム１０−８Ｂの動作終了までのエラー訂正期間において、エラー訂正処理を実行する。制御信号が「エラー訂正オン」されてから所定の時間が経過したとき、制御信号は再び「蓄積オン」され、アクセス情報履歴蓄積部１６ａ，３６ａはアクセス情報履歴の蓄積を開始する。以後、アクセス履歴蓄積期間は、差動シリアル伝送システム１０−８Ｂの動作終了時までのエラー訂正期間において、アクセス情報履歴蓄積部１６ａ，３６ａは所定の時間間隔で間欠的にアクセス情報履歴を蓄積する。
【００９７】
以上のように構成された差動シリアル伝送システム１０−８Ｂによれば、上記実施形態７及び上記実施形態８Ａと同様の作用効果を有する。また、ＣＰＵ及び外部回路によって、アクセス履歴蓄積期間及びエラー訂正期間を独立して制御することが可能となる。
【００９８】
実施形態９．
図９は、本発明の実施形態９に係る差動シリアル伝送システム１０−９の構成を示すブロック図である。図９において、差動シリアル伝送システム１０−９は、差動シリアル伝送装置１−３，２−９を備えて構成される。差動シリアル伝送システム１０−９は、図１の差動シリアル伝送システム１０−３に比較して、以下の点が異なる。
（１）差動シリアル伝送装置２−９は、図３の差動シリアル伝送装置２−３に比較して、アクセス情報履歴蓄積部３６に代えてＷＥ用アクセス情報履歴蓄積部３６Ｗ及びＲＥ用アクセス情報履歴蓄積部３６Ｒを備え、また、エラー訂正回路３２ａに代えてエラー訂正回路３２ｆを備えたこと。
以下、相違点について説明する。
【００９９】
図９の差動シリアル伝送装置２−９において、パラレルバスインタフェース回路３３は、受信したパラレルインタフェース信号をデータＤＡＴＡ、アドレスＡＤＤＲ及び制御信号に分離してメモリ６に出力する。このとき、パラレルバスインタフェース回路３３は、パラレルインタフェース信号に含まれるチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎ及びアドレスＡＤＤＲ等の各信号が一定の値を示す時間期間のサイクル数を計数する。パラレルバスインタフェース回路３３は、ライトイネーブル信号ＷＥ＿Ｎがアサートされたとき、各信号毎に計数されたサイクル数をＷＥ用アクセス情報としてＷＥ用アクセス情報履歴蓄積部３６Ｗに出力する。また、パラレルバスインタフェース回路３３は、リードイネーブル信号ＲＥ＿Ｎがアサートされたとき、各信号毎に計数されたサイクル数をＲＥ用アクセス情報としてＲＥ用アクセス情報履歴蓄積部３６Ｒに出力する。
【０１００】
ＷＥ用アクセス情報履歴蓄積部３６Ｗは、逐次入力される各サイクル数の中で各信号毎の最大サイクル数をＷＥ用アクセス情報履歴として蓄積するため、以下の動作を行う。すなわち、ＷＥ用アクセス情報履歴蓄積部３６Ｗは、各信号毎に、入力されるサイクル数を、保持している最大サイクル数と比較し、入力されるサイクル数が保持している最大サイクル数よりも大きいとき、入力されるサイクル数を最大サイクル数として更新する。一方、ＷＥ用アクセス情報履歴蓄積部３６Ｗは、各信号毎に、入力されるサイクル数が、保持している最大サイクル数以下であるとき、更新を行わない。ＷＥ用アクセス情報履歴蓄積部３６Ｗは、保持している各信号毎の最大サイクル数をエラー訂正回路３２ｆに出力する。ここで、最大サイクル数は、例えばチップセレクト信号ＣＳ０＿Ｎ，ＣＳ１＿Ｎの最大アサートサイクル数、アドレスＡＤＤＲの最大ホールドサイクル数等を含む。
【０１０１】
ＲＥ用アクセス情報履歴蓄積部３６Ｒは、ＷＥ用アクセス情報履歴蓄積部３６Ｗと同様の構成を有する。ＲＥ用アクセス情報履歴蓄積部３６Ｒは、ＷＥ用アクセス情報履歴蓄積部３６Ｗと同様に動作して、逐次入力されるＲＥ用アクセス情報における各サイクル数の中で各信号毎の最大サイクル数をＲＥ用アクセス情報履歴として蓄積する。ＲＥ用アクセス情報履歴蓄積部３６Ｒは、保持しているＲＥ用アクセス情報履歴である各信号毎の最大サイクル数をエラー訂正回路３２ｆに出力する。
【０１０２】
エラー訂正回路３２ｆは、ＷＥ用アクセス情報履歴蓄積部３６Ｗ及びＲＥ用アクセス情報履歴蓄積部３６Ｒのそれぞれから、パラレルインタフェース信号の各信号毎の最大サイクル数を受信する。エラー訂正回路３２ｆは、入力されるパラレルインタフェース信号に含まれるライトイネーブル信号ＷＥ＿Ｎがアサートされた場合、受信されたＷＥ用アクセス情報履歴の各信号毎の最大サイクル数を用いて以下のようにエラー訂正処理を実行する。すなわち、この場合、エラー訂正回路３２ｆは、パラレルインタフェース信号の各信号に対して、その値がＷＥ用アクセス情報履歴蓄積部３６Ｗから受信した最大サイクル数の時間期間だけ変化しないようにその値の変化を除去するエラー訂正処理を実行する。また、エラー訂正回路３２ｆは、入力されるパラレルインタフェース信号に含まれるリードイネーブル信号ＲＥ＿Ｎがアサートされた場合、受信されたＲＥ用アクセス情報履歴の各信号毎の最大サイクル数を用いて以下のようにエラー訂正処理を実行する。すなわち、この場合、エラー訂正回路３２ｆは、パラレルインタフェース信号の各信号に対して、その値がＲＥ用アクセス情報履歴蓄積部３６Ｒから受信した最大サイクル数の時間期間だけ変化しないように、その値の変化を除去するエラー訂正処理を実行する。エラー訂正回路３２ｆは、エラー訂正されたパラレルインタフェース信号をパラレルバスインタフェース回路３３に出力する。
【０１０３】
以上のように構成された本発明の実施形態９に係る差動シリアル伝送システム１０−９によれば、上記実施形態３と同様の作用効果を有する。また、ＷＥ用アクセス情報履歴蓄積部３６Ｗ及びＲＥ用アクセス情報履歴蓄積部３６Ｒはそれぞれ、書き込み及び読み出しのアクセスのアクセス履歴を蓄積する。そのため、ＷＥ用アクセス情報履歴蓄積部３６Ｗ及びＲＥ用アクセス情報履歴蓄積部３６Ｒは、アクセスの種類に応じてエラー訂正処理のための規定のサイクル数を決定できる。よって、エラー訂正回路３６ｆは、そのようなアクセスの種類（書き込み、読み出し）毎にシリアルエラー訂正のタイミング及び方法を変更することが可能であり、アクセスの種類毎に最適なエラー訂正処理を実行できる。
【０１０４】
実施形態１０．
図１０は、本発明の実施形態１０に係る差動シリアル伝送システム１０−１０の構成を示すブロック図である。図１０において、差動シリアル伝送システム１０−１０は、差動シリアル伝送装置１−１０，２−１０を備えて構成される。差動シリアル伝送システム１０−１０は、図７の差動シリアル伝送システム１０−７に比較して、以下の点が異なる。
（１）履歴蓄積イネーブルレジスタ１７Ａ，３８Ａを削除したこと。
以下、相違点について説明する。
【０１０５】
図１０において、差動シリアル伝送装置２−１０におけるアクセス情報履歴蓄積部３６ａは、図７の履歴蓄積イネーブルレジスタ３８Ａに代えて外部回路（図示せず）から、「蓄積オン」か「蓄積オフ」かを示す履歴蓄積イネーブル信号を受信する。また、差動シリアル伝送装置１−１０において、アクセス情報履歴蓄積部１６ａは、図７の履歴蓄積イネーブルレジスタ１７Ａに代えて外部回路から、「蓄積オン」か「蓄積オフ」かを示す履歴蓄積イネーブル信号を受信する。
【０１０６】
アクセス情報履歴蓄積部１６ａ，３６ａは、例えば図１９Ａ〜１９Ｄのタイミングチャートに示されるように、例えば外部回路からの履歴蓄積イネーブル信号によるアクセス情報履歴蓄積部１６ａ，３６ａに対する制御に従って、アクセス情報履歴の蓄積を実行する。
【０１０７】
以上のように構成された本発明の実施形態１０に係る差動シリアル伝送システム１０−１０によれば、アクセス情報履歴蓄積部１６ａ，３６ａは履歴蓄積イネーブル信号を受信する。ここで、履歴蓄積イネーブル信号は、アクセス情報履歴蓄積部１６ａ，３６ａがアクセス情報履歴の蓄積を実行するか否かを示す。アクセス情報履歴蓄積部１６ａ，３６ａは、当該履歴蓄積イネーブル信号に基づいてアクセス情報履歴の蓄積の実行を制御する。
【０１０８】
上記構成によれば、実施形態３と同様の作用効果を有する。また、アクセス情報履歴蓄積部１６ａ，３６ａは、外部回路からの制御に従って、例えばエラー発生確率が所定のしきい値より低い時間期間において各信号の最大サイクル数をアクセス情報履歴として蓄積できる。よって、エラー訂正回路１３ａ，３２ａは、パラレルインタフェース信号に対して最適なエラー訂正処理を実行できる。
【０１０９】
上記実施形態１０においては、アクセス情報履歴蓄積部１６，３６は外部回路からの履歴蓄積イネーブル信号を受信する。しかしながら、本発明はこれに限らず、例えば図５のアクセス情報履歴蓄積部１６Ａ，１６Ｂ，３６Ａ，３６Ｂ、図６のアクセス情報履歴蓄積部１６Ｃ，１６Ｄ，３６Ｃ，３６Ｄ、又は図９のアクセス情報履歴蓄積部アクセス情報履歴蓄積部１６Ｒ，１６Ｗ，３６Ｒ，３６Ｗが、外部回路からの履歴蓄積イネーブル信号を受信して、当該履歴蓄積イネーブル信号に基づいてアクセス情報履歴の蓄積の実行を制御してもよい。
【０１１０】
実施形態１１．
図１１は、本発明の実施形態１１に係る差動シリアル伝送システム１０−１１の構成を示すブロック図である。図１１において、差動シリアル伝送システム１０−１１は、差動シリアル伝送装置１−１１，２−１１を備えて構成される。差動シリアル伝送システム１０−１１は、図８Ａの差動シリアル伝送システム１０−８Ａに比較して、以下の点が異なる。
（１）エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂを削除したこと。
以下、相違点について説明する。
【０１１１】
図１１において、差動シリアル伝送装置２−１１におけるエラー訂正回路３２ｅは、図８Ａのエラー訂正イネーブルレジスタ３８Ｂに代えて外部回路から、「エラー訂正オン」か「エラー訂正オフ」かを示すエラー訂正イネーブル信号を受信する。また、差動シリアル伝送装置１−１１において、エラー訂正回路１３ｅは、図８Ａのエラー訂正イネーブルレジスタ１７Ｂに代えて外部回路から、「エラー訂正オン」か「エラー訂正オフ」かを示すエラー訂正イネーブル信号を受信する。
【０１１２】
エラー訂正回路１３ｅ，３２ｅは、例えば図１９Ａ〜１９Ｄのタイミングチャートに示されるように、例えば外部回路からのエラー訂正イネーブル信号による制御に従って、エラー訂正処理を実行する。
【０１１３】
以上のように構成された本発明の実施形態１１に係る差動シリアル伝送システム１０−１１によれば、エラー訂正回路１３ｅ，３２ｅは、エラー訂正イネーブル信号を受信する。ここで、エラー訂正イネーブル信号を受信は、エラー訂正回路１３ｅ，３２ｅがエラー訂正処理を実行するか否かを示す。エラー訂正回路１３ｅ，３２ｅは、当該エラー訂正イネーブル信号に基づいてエラー訂正処理の実行を制御する。
【０１１４】
上記構成によれば、上記実施形態３と同様の作用効果を有する。また、エラー訂正回路１３ｅ，３２ｅは、外部回路からのエラー訂正イネーブル信号に従って、例えばエラー発生確率が所定のしきい値より高いときにおいてエラー訂正処理を実行できる。これによって、エラー訂正が必要な時間期間内においては、エラー訂正回路１３，３２をパラレルインタフェース信号の信号品質を良好に保つことができる。さらに、エラー訂正が不要な時間期間内においては差動シリアル伝送装置１−１１，２−１１の動作のための消費電力を抑えることができる。
【０１１５】
上記実施形態１１においては、図１１のエラー訂正回路１３，３２は、外部回路からのエラー訂正イネーブル信号に従ってエラー訂正処理を実行する。しかしながら本発明はこれに限らず、図１〜７，８Ａ，８Ｂ，９及び１０のエラー訂正回路を、外部回路からのエラー訂正イネーブル信号に従ってエラー訂正処理を実行するように構成してもよい。
【０１１６】
実施形態１２．
図１２は、本発明の実施形態１２に係る差動シリアル伝送装置１−１２，２−１２の構成を示すブロック図である。図１２において、差動シリアル伝送システム１０−１２は、差動シリアル伝送装置１−１２，２−１２を備えて構成される。図１２において、本実施形態１２に係る差動シリアル伝送システム１０−１２は、図７の差動シリアル伝送システム１０−７に比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−１２は、差動シリアル伝送装置１−７に比較して、履歴蓄積イネーブルレジスタ１７Ａとアクセス情報履歴蓄積部１６ａとの間にセレクタ１６Ｍをさらに備えたこと。
（２）差動シリアル伝送装置２−１２は、差動シリアル伝送装置２−７に比較して、履歴蓄積イネーブルレジスタ３８Ａとアクセス情報履歴蓄積部３６ａとの間にセレクタ３６Ｍをさらに備えたこと。
以下、相違点について説明する。
【０１１７】
図１２の差動シリアル伝送装置２−１２において、セレクタ３６Ｍは、履歴蓄積イネーブルレジスタ３８Ａからの制御信号と、外部回路（図示せず）からの履歴蓄積イネーブル信号とを受信する。セレクタ３６Ｍは、メモリ６を制御するＣＰＵから送信される選択制御信号に基づいて、履歴蓄積イネーブルレジスタ３８Ａからの制御信号と外部回路からの履歴蓄積イネーブル信号とのうちの、いずれか一方を選択的にアクセス情報履歴蓄積部３６ａに出力する。
【０１１８】
図１２の差動シリアル伝送装置１−１２において、セレクタ１６Ｍは、履歴蓄積イネーブルレジスタ１７Ａから制御信号と、外部回路からの履歴蓄積イネーブル信号とを受信する。セレクタ１６Ｍは、ＣＰＵから送信される選択制御信号に基づいて、履歴蓄積イネーブルレジスタ１７Ａからの制御信号と、外部回路からの履歴蓄積イネーブル信号とのうちの、いずれか一方の信号を選択的にアクセス情報履歴蓄積部１６ａに出力する。
【０１１９】
上述のように、アクセス情報履歴蓄積部１６ａ，３６ａは、例えば図１９Ａ〜１９Ｄのタイミングチャートに示されるように、セレクタ１６Ｍ，３６Ｍからの信号に従ってアクセス情報履歴の蓄積を実行する。
【０１２０】
以上のように構成された本発明の実施形態１２に係る差動シリアル伝送システム１０−１２によれば、セレクタ１６Ｍ，３６Ｍをさらに備える。セレクタ１６Ｍ，３６Ｍはそれぞれ、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａとアクセス情報履歴蓄積部１６ａ，３６ａとの間に設けられる。セレクタ１６Ｍ，３６Ｍはそれぞれ、入力される選択制御信号に従って、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａからの制御信号と外部回路からの履歴蓄積イネーブル信号とのうちのいずれか一方を、選択的にアクセス情報履歴蓄積部１６ａ，３６ａに出力する。
【０１２１】
上記構成によれば、履歴蓄積イネーブルレジスタ１７Ａ，３８Ａからの信号と、外部回路からシリアル信号とは別系統の信号線を介して入力される履歴蓄積イネーブル信号とのうちの一方の信号を、アクセス情報履歴蓄積部１６，３６に出力するかを選択できる。これによって、アクセス情報履歴蓄積部１６，３６は、上記実施形態７に比較して、エラー訂正処理にさらに適するアクセス情報履歴を蓄積できる。
【０１２２】
実施形態１３．
図１３は、本発明の実施形態１３に係る差動シリアル伝送システム１０−１３の構成を示すブロック図である。図１３において、差動シリアル伝送システム１０−１３は、差動シリアル伝送装置１−１３，２−１３を備えて構成される。図１３において、本実施形態１３に係る差動シリアル伝送システム１０−１３は、図８Ａの差動シリアル伝送システム１０−８Ａに比較して、以下の点が異なる。
（１）差動シリアル伝送装置１−１３は、差動シリアル伝送装置１−８Ａに比較して、エラー訂正イネーブルレジスタ１７Ｂとエラー訂正回路１３ｅとの間にセレクタ１６Ｎをさらに備えたこと。
（２）差動シリアル伝送装置２−１３は、差動シリアル伝送装置２−８Ａに比較して、エラー訂正イネーブルレジスタ３８Ｂとエラー訂正回路３２ｅとの間にセレクタ３６Ｎをさらに備えたこと。
以下、相違点について説明する。
【０１２３】
図１３の差動シリアル伝送装置２−１３において、セレクタ３６Ｎは、エラー訂正イネーブルレジスタ３８Ｂからの制御信号と、外部回路（図示せず）からのエラー訂正イネーブル信号とを受信する。セレクタ３６Ｎは、メモリを制御するＣＰＵから送信される選択制御信号に基づいて、エラー訂正イネーブルレジスタ３８Ｂからの制御信号と外部回路からのエラー訂正イネーブル信号とのうちの、いずれか一方の信号を選択的にエラー訂正回路３２ｅに出力する。
【０１２４】
図１３の差動シリアル伝送装置１−１３において、セレクタ１６Ｎは、エラー訂正イネーブルレジスタ１７Ｂからの制御信号と、外部回路からのエラー訂正イネーブル信号とを受信する。セレクタ１６Ｎは、ＣＰＵから送信される選択制御信号に基づいて、エラー訂正イネーブルレジスタ１７Ｂからの制御信号と外部回路からのエラー訂正イネーブル信号とのうちの、いずれか一方の信号を選択的にエラー訂正回路１３ｅに出力する。
【０１２５】
上述のように、エラー訂正回路１３ｅ，３２ｅはそれぞれ、例えば図１９Ａ〜１９Ｄのタイミングチャートに示されるように、セレクタ１６Ｎ，３６Ｎからの信号に従ってアクセス情報履歴の蓄積を実行する。
【０１２６】
以上のように構成された本発明の実施形態１３に係る差動シリアル伝送システム１０−１３によれば、セレクタ１６Ｎ，３６Ｎをさらに備える。セレクタ１６Ｎ，３６Ｎはそれぞれ、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂとエラー訂正回路１３ｅ，３２ｅとの間に設けられる。セレクタ１６Ｎ，３６Ｎはそれぞれ、選択制御信号に従って、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂからの制御信号と外部回路からのエラー訂正イネーブル信号とのうちのいずれか一方の信号を、選択的にエラー訂正回路１３ｅ，３２ｅに出力する。
【０１２７】
上記構成によれば、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂからの信号と、外部回路からシリアル信号とは別系統の信号線を介して入力されるエラー訂正イネーブル信号とのうちのどちらの信号をエラー訂正回路１３，３２に出力するかを選択できる。このため、例えば所望のタイミングでエラー訂正期間を制御できる。
【０１２８】
また、本実施形態１３では、エラー訂正回路１３，３２は、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂまたは外部からのエラー訂正イネーブル信号に従って、例えばエラー発生確率が所定のしきい値よりも高い時間期間内においエラー訂正処理を実行できる。よって、エラー訂正が不要な時間期間においてエラー訂正回路１３，３２の動作を停止することによって、消費電力を抑えることが出来る。
【０１２９】
また、エラー訂正イネーブルレジスタ１７Ｂ，３８Ｂまたは外部回路からのエラー訂正イネーブル信号によって例えば所望のタイミングで、エラー訂正期間がオンまたはオフに設定される。よって、現在のソフトウェアの負荷状態や通信状態に応じた最適な区間で蓄積が可能となり、最適なエラー訂正が可能となる。
【０１３０】
上記実施形態１３においては、セレクタ１６Ｎ，３６Ｎを差動シリアル伝送システム１０−１３に設けている。しかしながら、本発明はこれに限らず、セレクタ１６Ｎ，３６Ｎを、例えば図３，５〜７，８Ａ，８Ｂ，９，１０及び１２の差動シリアル伝送システム１０−３，１０−５〜１０−７，１０−８Ａ，１０−８Ｂ，１０−９，１０−１０，及び１０−１２に設けてもよい。
【符号の説明】
【０１３１】
１−１〜１−４，１−７，１−８Ａ，１−８Ｂ，１−１０〜１−１３，２−１〜２−７，２−８Ａ，２−８Ｂ，２−９〜２−１３…差動シリアル伝送装置、
３，４…差動シリアル伝送線路、
５…メモリコントローラ、
６…メモリ、
６ａ，６ｂ…チップ、
７ａ，８ａ…データバス、
７ｂ，８ｂ…アドレスバス、
７ｃ，８ｃ…制御信号バス、
１０−１〜１０−７，１０−８Ａ，１０−８Ｂ，１０−９〜１０−１３…差動シリアル伝送システム、
１１，３３…パラレルバスインタフェース回路、
１２Ａ，３１Ａ…パラレルシリアル変換回路、
１２Ｂ，３１Ｂ…シリアルパラレル変換回路、
１３，１３ａ，１３ｅ，３２，３２ａ，３２ｃ〜３２ｅ…エラー訂正回路、
１３Ａ，３２Ａ…アクセス設定レジスタ、
１３ｂ，３２ｂ…信号線毎エラー訂正回路、
１４，３５…送信差動ドライバ、
１５，３４…受信差動レシーバ、
１６，１６ａ，３６，３６ａ…アクセス情報履歴蓄積部、
１６Ｍ，１６Ｎ，３６Ｍ，３６Ｎ…セレクタ、
１６Ｒ，３６Ｒ…ＲＥ用アクセス情報履歴蓄積部、
１６Ｗ，３６Ｗ…ＷＥ用アクセス情報履歴蓄積部、
１６Ａ，３６Ａ…ＣＳ０用アクセス情報履歴、
１６Ｂ，３６Ｂ…ＣＳ１用アクセス情報履歴、
１６Ｃ，３６Ｃ…ＡＳ０用アクセス情報履歴蓄積部、
１６Ｄ，３６Ｄ…ＡＳ１用アクセス情報履歴蓄積部、
１７Ａ，３８Ａ…履歴蓄積イネーブルレジスタ、
１７Ｂ，３８Ｂ…エラー訂正イネーブルレジスタ。
【先行技術文献】
【特許文献】
【０１３２】
【特許文献１】特開２００２−１１６９６１号公報
【図１】
2015018495.tif 000003
【図２】
2015018495.tif 000004
【図３】
2015018495.tif 000005
【図４】
2015018495.tif 000006
【図５】
2015018495.tif 000007
【図６】
2015018495.tif 000008
【図７】
2015018495.tif 000009
【図８Ａ】
2015018495.tif 000010
【図８Ｂ】
2015018495.tif 000011
【図９】
2015018495.tif 000012
【図１０】
2015018495.tif 000013
【図１１】
2015018495.tif 000014
【図１２】
2015018495.tif 000015
【図１３】
2015018495.tif 000016
【図１４】
2015018495.tif 000017
【図１５Ａ】
2015018495.tif 000018
【図１５Ｂ】
2015018495.tif 000019
【図１５Ｃ】
2015018495.tif 000020
【図１６Ａ】
2015018495.tif 000021
【図１６Ｂ】
2015018495.tif 000022
【図１６Ｃ】
2015018495.tif 000023
【図１７】
2015018495.tif 000024
【図１８】
2015018495.tif 000025
【図１９Ａ】
2015018495.tif 000026
【図１９Ｂ】
2015018495.tif 000027
【図１９Ｃ】
2015018495.tif 000028
【図１９Ｄ】
2015018495.tif 000029