(57)【要約】【課題】シリコンＭＯＳ−ＦＥＴとＧａＮ−ＨＥＭＴとを直列接続したカスコードトランジスタをスイッチングする際に、耐圧の低いシリコンＭＯＳ−ＦＥＴにより大きな電圧がかかってしまい、シリコンＭＯＳ−ＦＥＴの劣化や、寿命が短くなる等の問題がある。シリコンのＭＯＳ−ＦＥＴの耐圧以上の電圧が加わらない信頼性を向上したカスコードトランジスタを提供する。【解決手段】カスコードトランジスタは、第１のスイッチング素子と、前記第１のスイッチング素子よりも高耐圧で前記第１のスイッチング素子のドレインに縦続接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続ノードと、前記第１のスイッチング素子のソースとの間に設けられ、直列接続されたスイッチとキャパシタとを含む。【選択図】図５
2015061265.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子と、
前記第１のスイッチング素子よりも高耐圧で、前記第１のスイッチング素子のドレインに縦続接続された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続ノードと、前記第１のスイッチング素子のソースとの間に設けられ、直列接続されたスイッチとキャパシタと
を含むことを特徴とするカスコードトランジスタ。
【請求項２】
前記スイッチは、外部からその開閉を制御可能とする外部接続端子を有する
ことを特徴とする請求項１に記載のカスコードトランジスタ。
【請求項３】
前記外部接続端子には、前記第１のスイッチング素子のゲート信号がオフする前に、前記スイッチをオンする信号が入力され、前記接続ノードに前記キャパシタが電気的に接続される
ことを特徴とする請求項２に記載のカスコードトランジスタ。
【請求項４】
前記外部接続端子には、前記第１のスイッチング素子のゲート信号がオンする前に、前記スイッチをオフする信号が入力され、前記接続ノードと前記キャパシタとは電気的に分離される
ことを特徴とする請求項２に記載のカスコードトランジスタ。
【請求項５】
前記キャパシタは、該カスコードトラジスタのゲートをオンするタイミングで、該カスコードトラジスタのソースに接続される寄生インダクタンスとゲート−ソース間容量とで発振するドレイン電圧を最小となる位置に発振周期を変える容量値を有する
ことを特徴とする請求項１に記載のカスコードトランジスタ。
【請求項６】
前記キャパシタは、電圧可変型容量で、容量を変えるための制御端子を有する
ことを特徴とする請求項１に記載のカスコードトランジスタ。
【請求項７】
直列接続した前記キャパシタと前記スイッチを、前記接続ノードと前記第１のスイッチング素子のソースとの間に複数個並列接続する
ことを特徴とする請求項１に記載のカスコードトランジスタ。
【請求項８】
さらに、前記直列接続した前記キャパシタと前記スイッチを制御する回路を含む
ことを特徴とする請求項７に記載のカスコードトランジスタ。
【請求項９】
前記第１のスイッチング素子は、ノーマリーオフ型のＭＯＳ−ＦＥＴで、前記第２のスイッチング素子は、ノーマリーオン型のＧａＮ−ＨＥＭＴである
ことを特徴とする請求項１乃至８のいずれか一項に記載のカスコードトランジスタ。
【請求項１０】
第１のスイッチング素子と、
前記第１のスイッチング素子よりも高耐圧で、前記第１のスイッチング素子のドレインに縦続接続された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続ノードと、前記第１のスイッチング素子のソースとの間に設けられ、直列接続されたスイッチとキャパシタと
を含むカスコードトランジスタの制御方法であって、
前記第１のスイッチング素子のゲートをオフする前に、前記スイッチをオンして、前記接続ノードに前記キャパシタを電気的に接続する
ことを特徴とするカスコードトランジスタの制御方法。
【請求項１１】
さらに、
前記第１のスイッチング素子のゲートをオンする前に、前記スイッチをオフして、前記接続ノードと前記キャパシタを電気的に分離する
ことを特徴とする請求項１０に記載のカスコードトランジスタの制御方法。
【請求項１２】
半導体基板上に形成された第１のスイッチング素子あるいは、前記第１のスイッチング素子よりも高耐圧で、前記第１のスイッチング素子のドレインに縦続接続され、前記半導体基板上に形成された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続ノードと、前記第１のスイッチング素子のソースとの間に設けられ、前記半導体基板上で直列接続されたスイッチとキャパシタと
を含むことを特徴とする半導体素子。
【請求項１３】
板上に配置された第１のスイッチング素子と、
前記第１のスイッチング素子よりも高耐圧で、前記第１のスイッチング素子のドレインに縦続接続され、前記板上に配置された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続ノードと、前記第１のスイッチング素子のソースとの間に設けられ、前記板上で直列接続されたスイッチとキャパシタと
を含むことを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリーオン型のトランジスタとノーマリーオフ型のトランジスタとをカスコード接続してなるカスコードトランジスタ及びカスコードトランジスタの制御方法に関する。
【背景技術】
【０００２】
近年、サファイア、ＳｉＣ、窒素ガリウム（ＧａＮ）又はＳｉ等からなる基板上にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体デバイス）の開発が活発である。
【０００３】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉの１．１ｅＶ、ＧａＡｓの１．４ｅＶに比べて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されている。
【０００４】
このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が挙げられる。以下、このＧａＮ系の高電子移動度トランジスタをＧａＮ−ＨＥＭＴと称する。ＨＥＭＴとは、半導体ヘテロ接合に誘起された高移動度の二次元電子ガス（２ＤＥＧ）をチャネルとした電界効果トランジスタのことである。
【０００５】
ＧａＮ−ＨＥＭＴを電源用のインバータのスイッチとして使用すると、オン抵抗の低減及び耐圧の向上の両立が可能である。また、Ｓｉ系トランジスタと比較して、待機時の消費電力を低減することも可能であり、動作周波数を向上させることも可能である。
【０００６】
このため、スイッチングロスを低減することができ、インバータの消費電力を低減することが可能となる。また、同等の性能のトランジスタであれば、Ｓｉ系トランジスタと比較して小型化が可能である。
【０００７】
しかしながら、従来のシリコンのＭＯＳ−ＦＥＴが、ゲートに電圧を印加しない状態でオフになるノーマリーオフ型（エンハンスメントモード）であるのに対して、ＧａＮ−ＨＥＭＴは、通常、ゲートに電圧を印加しない状態でオンになるノーマリーオン型（デプレッションモード）である。
【０００８】
そのため、デプレッションモードのＧａＮ−ＨＥＭＴをスイッチングするためには、エンハンスメントモードとして働くように、エンハンスメントモードのＦＥＴを組み合わせたカスコードトランジスタがある。
【０００９】
図１（Ａ）に、カスコードトランジスタの一例を示す。カスコードトランジスタは、ノーマリーオフ型の第１のスイッチング素子Ｔｒ１と、ノーマリーオン型の第２のスイッチング素子Ｔｒ２とを直列にした回路で、第２のスイッチング素子Ｔｒ２のソースＳ２は、第１のスイッチング素子Ｔｒ１のドレインＤ１に接続される。第２のスイッチング素子Ｔｒ２のゲートＧ２と、第１のスイッチング素子Ｔｒ１のソースＳ１は、接地される。ノーマリーオフ型の第１のスイッチング素子Ｔｒ１は例えば、一般に入手可能なシリコンベースのｎ型ＭＯＳ−ＦＥＴとする。ノーマリーオン型の第２のスイッチング素子Ｔｒ２は例えば、ＧａＮ−ＨＥＭＴとする。
【００１０】
次に、カスコードトランジスタの動作について説明する。まず、第１のスイッチング素子Ｔｒ１がオフになると、第１のスイッチング素子Ｔｒ１の抵抗が高くなり、まだオンである第２のスイッチング素子Ｔｒ２との抵抗値の兼ね合いで、第１のスイッチング素子Ｔｒ１のドレイン電圧が上がることになる。すると、第２のスイッチング素子Ｔｒ２のゲート電圧は０Ｖであるので、第２のスイッチング素子Ｔｒ２のソース電圧がゲート電圧より高くなる。ここで、例えば第２のスイッチング素子Ｔｒ２がオフオンする閾値を−５Ｖとすると、第２のスイッチング素子Ｔｒ２のソース電圧が５Ｖになった段階で、第２のスイッチング素子Ｔｒ２がオフする。
【００１１】
第２のスイッチング素子Ｔｒ２のドレインＤ２は、カスコードトランジスタのドレインとして機能し、第１のスイッチング素子Ｔｒ１のソースＳ１は、カスコードトランジスタのソースとして機能する。同様に、第１のスイッチング素子Ｔｒ１のゲートＧ１はカスコードトランジスタのゲートとして機能する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−１６６６７３号公報
【特許文献２】ＵＳ２０１２／０２６２２２０Ａ１
【発明の概要】
【発明が解決しようとする課題】
【００１３】
カスコードトランジスタの課題について説明する。
【００１４】
カスコードトランジスタを数百ＫＨｚ以上でスイッチングした場合、ドレイン−ソース間の電圧配分は、各トランジスタの持つドレイン−ソース間容量の大きさによって決定される。第１のスイッチング素子Ｔｒ１のドレイン−ソース間電圧Ｖｄｓ１は、第２のスイッチング素子Ｔｒ２のドレイン−ソース間容量Ｃｄｓ２で決まる。
【００１５】
Ｖｄｓ１＝ＶＤＤ×Ｃｄｓ２／（Ｃｄｓ１＋Ｃｇｓ２＋Ｃｄｓ２）・・・(式１)
Ｃｄｓ１：第１のスイッチング素子Ｔｒ１のドレイン−ソース間容量
Ｃｇｓ２：第２のスイッチング素子Ｔｒ２のゲート−ソース間容量
第２のスイッチング素子Ｔｒ２は、例えばＧａＮ−ＨＥＭＴであり、容量が大きいため、第１のスイッチング素子Ｔｒ１のドレイン−ソース間電圧Ｖｄｓ１は、第２のスイッチング素子Ｔｒ２のドレイン−ソース間電圧に比べて大きくなってしまう。第２のスイッチング素子Ｔｒ２は、耐圧が大きいが、スイッチング動作時では第１のスイッチング素子Ｔｒ１の方により大きな電圧がかかってしまう。
【００１６】
第１のスイッチング素子Ｔｒ１は、例えば高速Ｓｉ−ＭＯＳであり、低入力容量、高ｇｍのため、ゲート長が短い低耐圧仕様であるため、第１のスイッチング素子Ｔｒ１のドレイン−ソース間電圧Ｖｄｓ１が、第１のスイッチング素子Ｔｒ１のソース−ドレイン間耐圧を越えることにより、劣化や寿命が短くなる等の信頼性の問題が生じる。
【００１７】
そのため、第１のスイッチング素子Ｔｒ１にも耐圧が大きなトランジスタを用いようとすると、カスコードトランジスタ構成における、入力容量が小さく、高速で動作させられるというメリットを活かせられなくなってしまう。
【００１８】
また、図１（Ｂ）に示す様に、第１のスイッチング素子Ｔｒ１のドレイン−ソース間にツェナーダイオードを並列に接続した構成例がある。
【００１９】
図１（Ｂ）に示す構成例では、第１のスイッチング素子Ｔｒ１のソース−ドレイン間電圧Ｖｄｓ１が第１のスイッチング素子Ｔｒ１の耐圧を越えないように、第１のスイッチング素子Ｔｒ１のソース−ドレイン間にツェナーダイオードＤ＿ｚｅｎｅｒを接続している。しかしながら、実際のツェナーダイオードには大きい内部抵抗Ｒ＿ｚｅｎｅｒが直列に付随しているため、第１のスイッチング素子Ｔｒ１のソース−ドレイン間電圧Ｖｄｓ１は、定電圧にはならない。よって、ツェナーダイオードの性能でカスコードトランジスタの特性が律速されてしまうので、カスコードトランジスタの性能を最大限に引き出すことができない。
【課題を解決するための手段】
【００２０】
開示のカスコードトランジスタによれば、第１のスイッチング素子と、前記第１のスイッチング素子よりも高耐圧で、前記第１のスイッチング素子のドレインに縦続接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続ノードと、前記第１のスイッチング素子のソースとの間に設けられ、直列接続されたスイッチとキャパシタとを含むカスコードトランジスタが提供される。
【発明の効果】
【００２１】
開示のカスコードトランジスタによれば、第１のスイッチング素子Ｔｒ１のドレイン−ソース間に加わる電圧を第１のスイッチング素子Ｔｒ１のソース−ドレイン間耐圧を越えない様に制御することで第１のスイッチング素子Ｔｒ１の信頼性が向上する。また、リンギング・発振を抑制し、電流不連続モードにおけるスイッチング損失を低減するという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】カスコードトランジスタの回路図である。
【図２】カスコードトランジスタを用いた昇圧回路の回路図である。
【図３】昇圧回路の動作を説明するための図である。
【図４】寄生インダクタンスについて説明するための図である。
【図５】第１実施形態のカスコードトランジスタの回路図である。
【図６】第１実施形態のカスコードトランジスタの効果について説明するための図である。
【図７】第１実施形態のカスコードトランジスタの効果について説明するための図である。
【図８】第１実施形態のカスコードトランジスタの効果について説明するための図である。
【図９】第２実施形態のカスコードトランジスタの回路図である。
【図１０】第３実施形態のカスコードトランジスタの回路図である。
【図１１】第３実施形態のカスコードトランジスタの制御回路図である。
【図１２】第１実施形態のカスコードトランジスタの半導体チップの断面図である。
【図１３】第１実施形態のカスコードトランジスタのデバイスを収納した電子部品の構造図である。
【発明を実施するための形態】
【００２３】
発明者は、カスコードトランジスタを用いた回路の損失について、調査を行った。
【００２４】
図２は、カスコードトランジスタを用いた昇圧回路の一例を示す。図３は、図２の昇圧回路における動作波形と、スイッチング損失が発生している箇所を示す。
【００２５】
昇圧回路において、出力電力が小さい場合、その動作は一般的に電流不連続モードとなる。図３を参照して、カスコードトランジスタがオンしてインダクタ電流ＩＬとトランジスタ電流Ｉｄｓが流れてインダクタＬ１へエネルギーを蓄えた後、カスコードトランジスタがオフしてそのエネルギーを電流という形で出力側へ放出する。電流不連続モードとは、カスコードトランジスタがオフの期間にその電流が消滅してしまう状態のことを言う。
【００２６】
電流が消滅している期間、エネルギーを蓄える役割のインダクタＬ１とカスコードトランジスタの出力端子から見える等価容量との間で直列共振が生じ、カスコードトランジスタの出力端子の電圧が振動する。この振動周波数はインダクタＬ１とカスコードトランジスタの出力端子から見える等価容量で決まる共振周波数となる。今、共振状態においてカスコードトランジスタがオンすると、そのときカスコードトランジスタの出力端子の電圧の初期値はカスコードトランジスタがオンするタイミングに依存する。
【００２７】
図３に示すように、電流不連続モードにおいては、ソース−ドレイン間電圧Ｖｄｓとドレイン電流Ｉｄｓとのオーバーラップによりスイッチング損失が発生する。ソース−ドレイン間電圧Ｖｄｓが大きくなっている状態でゲート電圧Ｖｇｓがオンすると、ソース−ドレイン間電圧Ｖｄｓとドレイン電流Ｉｄｓとのオーバーラップが大きくなってしまいスイッチング損失が大きくなる。従来、この不連続モードにおいて、ソース−ドレイン間電圧Ｖｄｓの大きさをゲート電圧Ｖｇｓのスイッチングのタイミングに合わせてスイッチング損失を制御することはできなかった。
【００２８】
さらに、発明者は、カスコードトランジスタを用いた回路で発生するリンギング、あるいは発振について、調査を行った。
【００２９】
図４（Ａ）を参照して、実際のトランジスタはモールドされたパッケージに封止されるか、メタルパッケージに封止された状態でデバイスとして、例えばプリント基板上に実装される。特に、ソース端子に接続されている配線はインダクタンスのような動作をする場合が多く、トランジスタの各端子には、パッケージや回路基板上に存在する寄生インダクタンスＬＧ、ＬＳが接続されることになる。
【００３０】
この寄生インダクタンスと、使用するトランジスタのゲート−ソース間容量との間で共振が生じて、これがきっかけとなってトランジスタがリンギング、あるいは発振を起こすことがある。トランジスタの立ち上がり時間（ｔｒ）や立ち下がり時間（ｔｆ）が短く、相互コンダクタンス（ΔＩｄｓ／ΔＶｇｓ＝ｇｍ）が大きいと、共振が増幅されやすくなり、リンギング、あるいは発振を起こしやすくなる。このためトランジスタのスイッチング動作が不安定となるばかりでなく、スイッチング損失の増大を招く恐れがある。
【００３１】
図４（Ｂ）はリンギング、あるいは発振を起こしている時の波形を示す。このリンギング・発振を制御する従来の方法は、ゲート端子に直列に大きな抵抗を挿入して、出力端子から流入してくる電流を損失させ、さらに出力端子と接地との間にスナバ回路を設けることで損失を起こさせてリンギングや発振を抑制していた。しかし、この手法では、ゲート電圧Ｖｇｓの立ち上がり時間が大きくなり、したがってソース−ドレイン間電圧Ｖｄｓとドレイン電流Ｉｄｓのターンオン、ターンオフ時における遷移時間が大きくなり、結果としてスイッチング損失が増大してしまう。
【００３２】
発明者は、第１のスイッチング素子Ｔｒ１のドレイン−ソース間に耐圧以上の電圧が加わる第１の課題、昇圧回路の電流不連続モードにおいてスイッチング損失が大きくなる第２の課題、及び寄生インダクタンスの影響でトランジスタのスイッチング動作が不安定となる第３課題について、カスコード接続の中点の電圧に注目し、以下の実施の形態を考案した。
【００３３】
以下に図面を参照して、本開示の技術にかかる好適な実施の形態を詳細に説明する。
【００３４】
図５は、開示の技術を適用した第１実施形態のカスコードトランジスタを示す図である。図５において、図１に示すカスコードトランジスタと同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００３５】
本実施形態のカスコードトランジスタは、ノーマリーオフ型の第１のスイッチング素子Ｔｒ１と、ノーマリーオン型の第２のスイッチング素子Ｔｒ２とを直列にした回路で、第２のスイッチング素子Ｔｒ２のソースＳ２は、第１のスイッチング素子Ｔｒ１のドレインＤ１に接続される。第２のスイッチング素子Ｔｒ２のゲートＧ２と、第１のスイッチング素子Ｔｒ１のソースＳ１は、接地される。ノーマリーオフ型の第１のスイッチング素子Ｔｒ１は例えば、一般に入手可能なシリコンベースのｎ型ＭＯＳ−ＦＥＴとする。ノーマリーオン型の第２のスイッチング素子Ｔｒ２は例えば、ＧａＮ−ＨＥＭＴとする。
【００３６】
さらに、第２のスイッチング素子Ｔｒ２のソースＳ２と、第１のスイッチング素子Ｔｒ１のドレインＤ１とが接続するノードｍｉｄと、第１のスイッチング素子Ｔｒ１のソースＳ１との間に、スイッチＳＷとキャパシタＣａｄｄとを直列接続した回路が、並列に接続されている。
【００３７】
第２のスイッチング素子Ｔｒ２のドレインＤ２は、カスコードトランジスタのドレインとして機能し、第１のスイッチング素子Ｔｒ１のソースＳ１は、カスコードトランジスタのソースとして機能する。同様に、第１のスイッチング素子Ｔｒ１のゲートＧ１はカスコードトランジスタのゲートとして機能する。
【００３８】
スイッチＳＷは、外部からその開閉を制御可能とする外部端子Ｖ１を有し、外部端子Ｖ１に信号を入力して、スイッチＳＷをオフオンする。スイッチＳＷは例えば、一般に入手可能なシリコンベースのｎ型ＭＯＳ−ＦＥＴ、ＧａＮ−ＨＥＭＴ等のトランジスタとする。
【００３９】
スイッチＳＷの動作は、カスコードトランジスタのゲート信号がオフになる寸前にスイッチＳＷをオンして、ノードｍｉｄにキャパシタＣａｄｄを接続する。キャパシタＣａｄｄがノードｍｉｄに接続されることで、ノードｍｉｄの電圧が安定化するので、第１のスイッチング素子Ｔｒ１の耐圧を越える電圧が第１のスイッチング素子Ｔｒ１のドレイン・ソース間に印加されることを防ぐことができる。
【００４０】
また、カスコードトランジスタのゲート信号がオンになる寸前にスイッチＳＷをオフして、ノードｍｉｄからキャパシタＣａｄｄを切り離すことにより、ターンオン時の充電に費やす時間を短縮することができる。
【００４１】
キャパシタＣａｄｄをスイッチＳＷ無しでノードｍｉｄに接続したままにすると、単なるフィルタとしての働き、またはスイッチング時の定電圧化の働きのどちらか一方の働きしか得られない。しかし、スイッチＳＷを接続してそれを外部から制御してやることにより、両方の働きを得ることができる。
【００４２】
次いで、上記第１の課題に対する効果について、説明する。
【００４３】
図６は、図２に示す昇圧回路のカスコードトランジスタを、本実施形態のカスコードトランジスタに置き換えてシミュレーシュンした波形を示す。
【００４４】
図中、左の図６（Ａ）は、従来の構成と同等の条件であるキャパシタＣａｄｄの容量＝０ｎＦ、即ちＳＷをオフ状態にした場合のシミュレーシュン波形である。図中、右の図６（Ｂ）は、キャパシタＣａｄｄの容量＝２ｎＦとして、ＳＷをオン状態にした場合のシミュレーシュン波形である。
【００４５】
図６（Ａ）、図６（Ｂ）共に、上からカスコードトランジスタのゲート電圧Ｖｇｓ、第２のスイッチング素子Ｔｒ２のソースＳ２と第１のスイッチング素子Ｔｒ１のドレインＤ１とが接続するノードｍｉｄの電圧Ｖｍｉｄ、カスコードトランジスタのドレイン−ソース間電流Ｉｄｓ、カスコードトランジスタのドレイン電圧Ｖｄｓ、インダクタ電流ＩＬを示す。
【００４６】
第１のスイッチング素子Ｔｒ１のドレイン−ソース間の耐圧を２０Ｖ、第２のスイッチング素子Ｔｒ２のドレイン−ソース間の耐圧を６００Ｖとする。
【００４７】
シミュレーシュンの条件としては、カスコードトランジスタの第１のスイッチング素子Ｔｒ１の入力信号のスイッチング周波数は１００ｋＨｚとして、ドレイン電圧ＶＤＤ＝４００Ｖとする。各端子間容量を、Ｃｄｓ１＝５００ｐＦ、Ｃｄｓ２＝１５０ｐＦ、Ｃｇｓ２＝５００ｐＦであるとする。
【００４８】
先に、簡単な計算で、カスコードトランジスタの各トランジスタのオフ時の電圧を試算してみる。
【００４９】
カスコードトランジスタの各トランジスタのオフ時の電圧は各端子間容量で決まるものとすると、第２のスイッチング素子Ｔｒ２のオフ時のドレイン−ソース間電圧Ｖｄｓ２＿ＯＦＦは、
Ｖｄｓ２＿ＯＦＦ＝ＶＤＤ×Ｚｄｓ２＿ＯＦＦ／（Ｚｄｓ１＿ＯＦＦ＋Ｚｄｓ２＿ＯＦＦ)
＝ＶＤＤ×（Ｃｄｓ１＋Ｃｇｓ２）／（Ｃｄｓ２＋Ｃｄｓ１＋Ｃｇｓ２）
＝４００×（５００ｐ＋５００ｐ）／（１５０ｐ＋５００ｐ＋５００ｐ）
＝３４７.８２６１Ｖ・・・（式２)
で求められ、第１のスイッチング素子Ｔｒ１のオフ時のドレイン−ソース間電圧Ｖｄｓ１＿ＯＦＦは、
Ｖｄｓ１＿ＯＦＦ＝ＶＤＤ×Ｚｄｓ１＿ＯＦＦ／（Ｚｄｓ１＿ＯＦＦ＋Ｚｄｓ２＿ＯＦＦ)
＝ＶＤＤ×Ｃｄｓ２／（Ｃｄｓ２＋Ｃｄｓ１＋Ｃｇｓ２）
＝４００×１５０ｐ／（１５０ｐ＋５００ｐ＋５００ｐ）＝５２.１７３９Ｖ・・・（式３）
で求められる。ここで、
Ｚｄｓ１＿ＯＦＦ：第１のスイッチング素子Ｔｒ１のオフ時のドレイン−ソース間インピーダンス、
Ｚｄｓ２＿ＯＦＦ：第２のスイッチング素子Ｔｒ２のオフ時のドレイン−ソース間インピーダンス、とする。
【００５０】
図６（Ａ）に示すシミュレーシュン結果においても、ゲートがオフになった時のノードｍｉｄの電圧Ｖｍｉｄは、５２．９５Ｖとなっており、上記の計算とほぼ一致する。このとき、第１のスイッチング素子Ｔｒ１には第１のスイッチング素子Ｔｒ１のドレイン耐圧である２０Ｖを大きく超える電圧が加わることになる。
【００５１】
キャパシタＣａｄｄ＝２ｎＦを追加した場合の、第２のスイッチング素子Ｔｒ２のオフ時のドレイン−ソース間電圧Ｖｄｓ２＿ＯＦＦは、
Ｖｄｓ２＿ＯＦＦ＝ＶＤＤ×Ｚｄｓ２＿ＯＦＦ／（Ｚｄｓ１＿ＯＦＦ＋Ｚｄｓ２＿ＯＦＦ)
＝ＶＤＤ×（Ｃｄｓ１＋Ｃｇｓ２）／（Ｃｄｓ２＋Ｃｄｓ１＋Ｃｇｓ２＋Ｃａｄｄ）
＝４００×（５００ｐ＋５００ｐ＋２ｎ）／（１５０ｐ＋５００ｐ＋５００ｐ＋２ｎ）
＝３５０.９５２４Ｖ・・・（式４）
で求められ、第１のスイッチング素子Ｔｒ１のオフ時のドレイン−ソース間電圧Ｖｄｓ１＿ＯＦＦは、
Ｖｄｓ１＿ＯＦＦ＝ＶＤＤ×Ｚｄｓ１＿ＯＦＦ／（Ｚｄｓ１＿ＯＦＦ＋Ｚｄｓ２＿ＯＦＦ)
＝ＶＤＤ×Ｃｄｓ２／（Ｃｄｓ２＋Ｃｄｓ１＋Ｃｇｓ２＋Ｃａｄｄ）
＝４００×１５０ｐ／（１５０ｐ＋５００ｐ＋５００ｐ＋２ｎ）＝１９．０４７６Ｖ・・・（式５）
で求められる。
【００５２】
図６（Ｂ）に示すシミュレーシュン結果においても、ゲートがオフになった時のノードｍｉｄの電圧Ｖｍｉｄは、１９．８３Ｖとなっており、上記の計算とほぼ一致する。このとき、第１のスイッチング素子Ｔｒ１には第１のスイッチング素子Ｔｒ１のドレイン耐圧である２０Ｖを超える電圧が加わることはない。よって、第１のスイッチング素子Ｔｒ１の劣化や寿命の低下を防ぐことができる。
【００５３】
次いで、図７は、上記第２の課題に対する効果を説明したものである。
【００５４】
図中、左の図７（Ａ）は、従来の構成と同等の条件であるキャパシタＣａｄｄの容量＝０ｎＦ、即ちＳＷをオフ状態にした場合のシミュレーシュン波形である。図中、右の図７（Ｂ）は、キャパシタＣａｄｄの容量＝２ｎＦとして、ＳＷをオン状態にした場合のシミュレーシュン波形である。
【００５５】
図７（Ａ）、図７（Ｂ）共に、上からカスコードトランジスタのゲート電圧Ｖｇｓ、カスコードトランジスタのドレイン電圧Ｖｄｓ、カスコードトランジスタのドレイン電流Ｉｄｓ、インダクタ電流ＩＬを示す。
【００５６】
図７（Ａ）を参照して、共振状態にあるカスコードトランジスタの出力のドレイン電圧Ｖｄｓがピークになったところでカスコードトランジスタのゲートをオンしたとすると、ドレイン電圧Ｖｄｓの変化はスイッチング遷移時間の間にＶｄｓｐｋから通常数十ｍＶのカスコードトランジスタのオン電圧Ｖｄｓ＿ＯＮまで変化し、そのときの電圧の時間に対する傾きｄＶ／ｄｔの絶対値は非常に大きくなる。カスコードトランジスタの出力のドレイン電圧Ｖｄｓの時間変化が非常に大きいと、この変化に伴ってカスコードトランジスタの出力に接続されている等価容量ＣｄｓとＣｇｄへｄＶ／ｄｔの大きさに比例した電流が流れる。
【００５７】
例えばドレイン電圧Ｖｄｓが大きなｄＶ／ｄｔで変化すると、カスコードトランジスタのドレイン端子からソース端子間に接続されているソース−ドレイン間容量Ｃｄｓからトランジスタのチャネルへドレイン電流Ｉｄｓのスパイクが発生する。
【００５８】
このドレイン電流Ｉｄｓのスパイクとトランジスタのチャネルに存在する純抵抗（この場合はＲｏｎ）によってチャネル内部に熱が発生してしまう。ソース−ドレイン間容量Ｃｄｓが大きければ大きいほどオフ状態からオン状態への遷移時間内にチャネルを通る電流は大きくなり、この時間内のスイッチング損失Ｒｏｓｓは大きくなってしまう。
【００５９】
図７（Ｂ）を参照して、キャパシタＣａｄｄ＝２ｎＦが付加することにより、ゲート信号がオンする際の共振状態にあるカスコードトランジスタのドレイン電圧Ｖｄｓは、ほぼオン電圧Ｖｄｓ＿ＯＮに達している。ドレイン電圧Ｖｄｓの急な変化が無いので、図７（Ａ）のゲート信号がオンする際にあったドレイン電流Ｉｄｓのスパイクが除去されている。このように、ゲートをオンするタイミングと、ドレイン電圧Ｖｄｓが谷に来る時間とを一致させることにより、電流サージ（ｄＶ／ｄｔ）を制御でき、ゲート信号がオフからオンへ遷移する際のスイッチング損失をゼロにすることができる。
【００６０】
このように、ノードｍｉｄにキャパシタＣａｄｄを接続すると、ドレイン電圧Ｖｄｓ波形の振動周波数が変化する。これはドレイン端子からみた容量とドレイン端子に接続されているインダクタとの共振によってドレイン電圧Ｖｄｓ波形が振動するためである。よって、ゲート信号をオンする寸前のドレイン電圧Ｖｄｓ波形の振動が最下点となるようにキャパシタＣａｄｄの容量が決められる。
【００６１】
図８は、上記第３の課題に対する効果を説明したものである。
【００６２】
カスコードトランジスタがプリント基板上に実装されている状態を模擬するため、図４（Ａ）に示すように、カスコードトランジスタのゲート配線ならびにソース配線に直列にインダクタンスを接続してシミュレーシュンを行った。
【００６３】
図中、左の図８（Ａ）は、従来の構成と同等の条件であるキャパシタＣａｄｄの容量＝０ｎＦ、即ちＳＷをオフ状態にした場合のシミュレーシュン波形である。図中、右の図８（Ｂ）は、キャパシタＣａｄｄの容量＝２ｎＦとして、ＳＷをオン状態にした場合のシミュレーシュン波形である。
【００６４】
図８（Ａ）、図８（Ｂ）共に、上からカスコードトランジスタのゲート電圧Ｖｇｓ、カスコードトランジスタのドレイン電圧Ｖｄｓ、カスコードトランジスタのソース端子から流れる電流Ｉｓ、カスコードトランジスタのドレイン電流Ｉｄｓを示す。
【００６５】
図８（Ａ）を参照して、全ての波形において振動現象（リンギング）が見られているが、図８（Ｂ）を参照して、キャパシタＣａｄｄを付加することで、ゲート信号波形以外の波形についてリンギング現象はすべて除去されている。
【００６６】
カスコードトランジスタのゲート信号がオンになる直前に、キャパシタＣａｄｄ＝１ｎＦに設定すれば、課題２に対する効果のドレイン電圧Ｖｄｓの谷の制御に加え、リンギングも制御可能となる。これによりスイッチング損失は低減し、安定した動作が保証される。
【００６７】
図９は、開示の技術を適用した第２実施形態のカスコードトランジスタを示す図である。図９において、図５に示す第１実施形態のカスコードトランジスタと同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００６８】
本実施形態のカスコードトランジスタは、第２のスイッチング素子Ｔｒ２のソースＳ２と、第１のスイッチング素子Ｔｒ１のドレインＤ１とが接続するノードｍｉｄと、第１のスイッチング素子Ｔｒ１のソースＳ１との間にスイッチＳＷとキャパシタＣａｄｄＶとを直列接続した回路が、並列に接続されている。スイッチＳＷは、外部からその開閉を制御可能とする外部端子Ｖ１を有する。第２実施形態のカスコードトランジスタは、キャパシタＣａｄｄＶが電圧可変型容量で、容量を制御するための制御端子Ｖ２を有する点が、第１実施形態のカスコードトランジスタのキャパシタＣａｄｄと異なる。電圧可変型容量としては、バリキャップ（ｖａｒｉａｂｌｅ  ｃａｐａｃｉｔａｎｃｅ  ｄｉｏｄｅ）等の端子に加える電圧によって静電容量が変化する素子を用いる。
【００６９】
本実施形態のカスコードトランジスタを用いると、上記で説明した第１の課題と第２の課題を同時に解決することが可能となる。
【００７０】
例えば、ゲート信号がオフからオンへ遷移する際に、キャパシタＣａｄｄＶの容量を例えば１ｎＦにすることで、ドレイン電流Ｉｄｓのスパイクが除去できる。よって、電流サージ（ｄＶ／ｄｔ）を制御でき、ゲート信号がオフからオンへ遷移する際のスイッチング損失をゼロにできる。
【００７１】
また、ゲート信号がオンからオフへ遷移する際に、キャパシタＣａｄｄＶの容量を例えば１ｎＦから２ｎＦにすることで、第２のスイッチング素子Ｔｒ２のソースＳ２と第１のスイッチング素子Ｔｒ１のドレインＤ１とが接続するノードｍｉｄの電圧Ｖｍｉｄを、第１のスイッチング素子Ｔｒ１のドレイン耐圧以下に抑え、第１のスイッチング素子Ｔｒ１の劣化や寿命の低下を防ぐことができる。
【００７２】
図１０は、開示の技術を適用した第３実施形態のカスコードトランジスタを示す図である。図１０において、図５に示す第１実施形態のカスコードトランジスタと同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００７３】
本実施形態のカスコードトランジスタは、第２のスイッチング素子Ｔｒ２のソースＳ２と、第１のスイッチング素子Ｔｒ１のドレインＤ１とが接続するノードｍｉｄと、第１のスイッチング素子Ｔｒ１のソースＳ１との間に、スイッチＳＷとキャパシタＣａｄｄとを直列接続した回路が、複数個並列に接続されている。個々のスイッチＳＷは、外部からその開閉を制御可能とする外部端子を有する。
【００７４】
例えば、キャパシタＣａｄｄ１、キャパシタＣａｄｄ２、キャパシタＣａｄｄ３、キャパシタＣａｄｄｎを０．５ｎＦ、１ｎＦ、２ｎＦ、４ｎＦの様にそれぞれ異なる容量値のキャパシタを配置しておく。そして、スイッチＳＷ１からＳＷｎまでを個別にオン／オフすることによって、ノードｍｉｄに接続する容量値を、０．５ｎＦ単位で設定することが可能となる。
【００７５】
例えば、ゲート信号がオフからオンへ遷移する際に、スイッチＳＷ１のみオンして、ノードｍｉｄに接続されるキャパシタ容量を例えば０．５ｎＦとしておくことで、ドレイン電流Ｉｄｓのスパイクが除去できる。よって、電流サージ（ｄＶ／ｄｔ）を制御でき、ゲート信号がオフからオンへ遷移する際のスイッチング損失をゼロにできる。
【００７６】
また、ゲート信号がオンからオフへ遷移する際に、スイッチＳＷ１とスイッチＳＷ２をオンして、キャパシタ容量を例えば１．５ｎＦとしておくことで、第２のスイッチング素子Ｔｒ２のソースＳ２と第１のスイッチング素子Ｔｒ１のドレインＤ１とが接続するノードｍｉｄの電圧Ｖｍｉｄを、第１のスイッチング素子Ｔｒ１のドレイン耐圧以下に抑え、第１のスイッチング素子Ｔｒ１の劣化や寿命の低下を防ぐことができる。
【００７７】
ノードｍｉｄに接続するキャパシタＣａｄｄの容量は、ゲート信号がオンになる寸前のドレイン電圧Ｖｄｓ波形に依存する。これはドレイン端子からみた容量とドレイン端子に接続されているブースト用インダクタとの共振によってＶｄｓ波形が振動するが、キャパシタＣａｄｄを接続するとその振動周波数は変化する。ノードｍｉｄに接続する容量は、ゲート信号がオンになる寸前のＶｄｓ波形の振動が最下点にくるように設定される。
【００７８】
図１１は、第３実施形態のカスコードトランジスタのスイッチＳＷ１からＳＷｎまでを個別にオン・オフする制御回路の具体例を示す。制御回路は、カスコードトランジスタのゲート信号と同期して、スイッチＳＷ１〜ＳＷｎをオン・オフする。
【００７９】
コンパレータの入力のオフセット電圧と、アナログ入力には、ノードｍｉｄに接続する容量を決定するための条件として、本カスコードトランジスタを用いる昇圧回路等の出力電圧、出力電流、入力電流、出力電圧、カスコードトランジスタのゲートやドレイン電圧波形のリンギングピーク電圧、ゲート信号等を入力する。この制御回路によって、本カスコードトランジスタを用いる昇圧回路等の動作に合わせて、カスコードトランジスタのノードｍｉｄに接続する容量を適宜調整することが可能となる。その結果、本カスコードトランジスタを用いる昇圧回路等の信頼性を向上させ、スイッチング損失を減らす効果がある。
【００８０】
図１２は、キャパシタＣａｄｄ及びスイッチＳＷを、第１のスイッチング素子Ｔｒ１あるいは第２のスイッチング素子Ｔｒ２と同一のプロセス過程で製造した半導体チップの断面図である。図１２の例は、ＧａＮ−ＨＥＭＴである第２のスイッチング素子Ｔｒ２と、キャパシタＣａｄｄ及びスイッチＳＷを１つの半導体チップとしている。
【００８１】
図１３は、図５に示すカスコードトランジスタ回路のデバイスを１つのパッケージに収納した電子部品の構造の一例を示す。
【００８２】
第２のスイッチング素子Ｔｒ２、キャパシタＣａｄｄ、スイッチＳＷ及び誘電体基板は、接地金属板上に固定されている。誘電体基板上には第１のスイッチング素子Ｔｒ１が実装され、誘電体基板は第１のスイッチング素子Ｔｒ１背面のドレイン端子（図示無し）と電気的に接続されるので、実質、誘電体基板は第１のスイッチング素子Ｔｒ１のドレイン電極Ｄ１となる。
【００８３】
第１のスイッチング素子Ｔｒ１の上面はソース端子Ｓ１となっていて、複数のワイヤで接地金属板と接続される。
【００８４】
第２のスイッチング素子Ｔｒ２上面のソース端子Ｓ２と誘電体基板とは、複数のワイヤで接続される。第２のスイッチング素子Ｔｒ２上面のゲート端子Ｇ２と接地金属板とは、ワイヤで接続される。
【００８５】
キャパシタＣａｄｄ背面の下部電極は、接地金属板と電気的に接続される。キャパシタＣａｄｄ上面の上部電極は、スイッチＳＷ上面の一方の端子とは、ワイヤで接続され、スイッチＳＷ上面の他方の端子と第１のスイッチング素子Ｔｒ１のドレイン電極Ｄ１である誘電体基板とは、ワイヤで接続される。
【００８６】
接地金属板の淵には、入力端子、出力端子及びスイッチＳＷを制御するための外部端子Ｖ１用のＶ１端子が形成されたフレームが実装されている。フレームの入力端子と、第１のスイッチング素子Ｔｒ１上面のゲート端子Ｇ１とは、複数のワイヤで接続される。フレームの出力端子と、第２のスイッチング素子Ｔｒ２上面のドレイン端子Ｄ２とは、複数のワイヤで接続される。フレームのＶ１端子と、スイッチＳＷ上面の外部端子Ｖ１とは、ワイヤで接続される。
【００８７】
さらに、ワイヤ、デバイスは、樹脂等で封止される。
【００８８】
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００８９】
Ｔｒ１  第１のスイッチング素子
Ｔｒ２  第２のスイッチング素子
Ｃｄｓ１  第１のスイッチング素子Ｔｒ１のドレイン−ソース間容量
Ｃｄｓ２  第２のスイッチング素子Ｔｒ２のドレイン−ソース間容量
Ｃｇｓ２  第２のスイッチング素子Ｔｒ２のゲート−ソース間容量
Ｓ１  第１のスイッチング素子Ｔｒ１のソース
Ｄ１  第１のスイッチング素子Ｔｒ１のドレイン
Ｇ１  第１のスイッチング素子Ｔｒ１のゲート
Ｓ２  第２のスイッチング素子Ｔｒ２のソース
Ｄ２  第２のスイッチング素子Ｔｒ２のドレイン
Ｇ２  第２のスイッチング素子Ｔｒ２のゲート
Ｄ＿ｚｅｎｅｒ  ツェナーダイオード
Ｒ＿ｚｅｎｅｒ  ツェナーダイオードの内部抵抗
ＳＷ、ＳＷ２、ＳＷ２、ＳＷ３、ＳＷｎ  スイッチ
Ｃａｄｄ、Ｃａｄｄ１、Ｃａｄｄ２、Ｃａｄｄ３、Ｃａｄｄｎ、ＣａｄｄＶ  キャパシタ
【図１】
2015061265.tif 000003
【図２】
2015061265.tif 000004
【図３】
2015061265.tif 000005
【図４】
2015061265.tif 000006
【図５】
2015061265.tif 000007
【図６】
2015061265.tif 000008
【図７】
2015061265.tif 000009
【図８】
2015061265.tif 000010
【図９】
2015061265.tif 000011
【図１０】
2015061265.tif 000012
【図１１】
2015061265.tif 000013
【図１２】
2015061265.tif 000014
【図１３】
2015061265.tif 000015