(57)【要約】【課題】スイッチング速度を低下させることなくスイッチングノイズを抑制できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、第１の面に第１導電型の第１領域及び第２導電型の第２領域が設けられた第２の層と、第１領域に電気的に接続し、第２領域の上側に設けられた第１導電型の第３領域と、第２の層内に絶縁膜を介して設けられた第１ゲート電極部及び第２ゲート電極部を有して、第２ゲート電極部は、第３領域の上側に設けられて構成されたゲート電極と、第１領域及び第２領域の上側に設けられた第２導電型の第３の層と、第３の層の上側に設けられた第１導電型の第４の層と、第３の層の上側に第４の層と隣接して設けられた第２導電型の第５の層と、第１の層に電気的に接続されたドレイン電極と、第４の層及び第５の層と電気的に接続されたソース電極とを備える。【選択図】図１
2015146363.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、
前記第１の面に第１導電型の第１領域及び第２導電型の第２領域が設けられた第２の層と、
前記第１領域に電気的に接続し、前記第２領域の上側に設けられた第１導電型の第３領域と、
前記第２の層内に絶縁膜を介して設けられた第１ゲート電極部及び第２ゲート電極部を有し、前記第２ゲート電極部は、前記第３領域の上側に設けられて構成されたゲート電極と、
前記第１領域及び前記第２領域の上側に設けられた第２導電型の第３の層と、
前記第３の層の上側に設けられた第１導電型の第４の層と、
前記第３の層の上側に前記第４の層と隣接して設けられた第２導電型の第５の層と、
前記第１の層に電気的に接続されたドレイン電極と、
前記第４の層及び前記第５の層と電気的に接続されたソース電極と、
を備えた半導体装置。
【請求項２】
前記第１領域及び前記第２領域は、前記第１の面に平行な方向に所定の間隔で設けられ、記第１の面に平行な方向と直交する方向において延伸することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極部は、前記第２領域と対向する部分において、段部を有することを特徴とする請求項１乃至２のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は半導体装置に関する。
【背景技術】
【０００２】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などのパワー半導体は、スイッチング機能及び高耐圧を有し、一般的に電源回路などに広く用いられている。例えばMOSFETは、構造上ゲート・ソース容量等の容量を有する。この容量は、MOSFETのスイッチング特性に影響を与える。例えば、容量が小さくなると、スイッチ速度は速くなるが、スイッチノイズが発生しやすくなる。この出力容量に依存するスイッチンググノイズを低減することが可能な半導体装置が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−８５９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態が解決しようとする課題は、スイッチング速度を低下させることなくスイッチングノイズを抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、第１の面に第１導電型の第１領域及び第２導電型の第２領域が設けられた第２の層と、第１領域に電気的に接続し、第２領域の上側に設けられた第１導電型の第３領域と、第２の層内に絶縁膜を介して設けられた第１ゲート電極部及び第２ゲート電極部を有して、第２ゲート電極部は、第３領域の上側に設けられて構成されたゲート電極と、第１領域及び第２領域の上側に設けられた第２導電型の第３の層と、第３の層の上側に設けられた第１導電型の第４の層と、第３の層の上側に第４の層と隣接して設けられた第２導電型の第５の層と、第１の層に電気的に接続されたドレイン電極と、第４の層及び第５の層と電気的に接続されたソース電極とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置を模式的に示した一部断面を含む斜視図である。
【図２】第１の実施形態の半導体装置においてソース電極等を除いて示した模式的平面図である。
【図３】図２に示すIa-Iaに沿った半導体装置の一部模式的断面図である。
【図４】第１の実施形態の半導体装置を模式的に示した一部断面を含む斜視図である。
【発明を実施するための形態】
【０００７】
以下本発明の実施形態について図面を参照しながら説明する。
【０００８】
（第１の実施形態）
第１の実施形態の半導体装置を図１〜図４を参照して説明する。図１は、本実施形態の半導体装置を模式的に示した一部断面を含む斜視図であり、図２は、ソース電極、p型ベース層、n+ソース層及びp+コンタクト層を除いてゲート電極１３及び第２n型領域６の配置を示す模式的平面図であり、図１に示した斜視図は、図２のIa-Ia線に沿った部分の断面である。図３に示した断面図は、図２のIb-Ib線に沿った部分の断面である。図４は、本実施形態の半導体装置を模式的に示した一部断面を含む斜視図である。図１〜図４において、ゲート電極１３と、n+ソース領域８及びp+コンタクト領域９との配置関係を示すために、ソース電極は図示しない。ここでは、第１導電型をn型、第２導電型をp型として説明するが、第１導電型をp型、第２導電型をn型として実施してもよい。
【０００９】
本実施形態に係る半導体装置１００は、例えばスーパージャンクション(SJ)構造を有する。スーパージャンクション構造とは、n型領域であるn型ドリフト層３にp型領域を所定の間隔ごとに設けた構造である。スーパージャンクション構造では、前記p型領域及びn型領域の接合部から空乏層が形成されるため耐圧を有する。またp型領域及びn型領域にドープされる不純物の不純物濃度が等しいため、空乏層がp型領域及びn型領域に均一に伸びる。このためスーパージャンクションは、p型領域及びn型領域の不純物濃度を高濃度にすることが可能であるため、耐圧を維持しつつオン抵抗の低減を図ることが可能である。
【００１０】
スーパージャンクション構造を製造する方法の一例として、トレンチエピ方式で説明を行う。トレンチエピ方式とは、例えばn型基板にトレンチを設け、このトレンチ内にp型シリコンをエピタキシャル成長させp型層を形成する方法である。なお、スーパージャンクション構造の形成方法としては、トレンチエピ方式で作成したものに限定されず、イオン注入方式、マルチエピ方式又はトレンチ側壁ドープ方式でもよい。
【００１１】
図１に示すように、半導体装置１００は、第１の面２a及び第１の面２aとは反対側の第２の面２bを有するn型ドレイン層２（第１の層）を有する。
【００１２】
ドリフト層３（第２の層）は第１の面２aに設けられている。ドリフト層３は、半導体装置１００において耐圧を保持する層である。膜厚は例えば50mmである。ドリフト層３には、p型領域５（第２領域）が第１の面２aに向かって所定の間隔で設けられ、このためp型領域５の間は第１n型領域４（第１領域）となる。p型領域５は、第１のp型領域５a及び第２のp型領域５bで構成される。第２ゲート電極部１３bの下側に位置するp型領域５を第２のp型領域５bとし、他を第１のp型領域５aとする。
【００１３】
p型領域５を形成する方法として、まず、ドリフト層３にトレンチが形成される。トレンチは、例えばフォトリソグラフィ及びRIE(Reactive Ion Etching)などにより選択的に形成される。p型領域５は、このトレンチに例えば、CVD(Chemical Vapor Deposidtion)法によりシリコン(Si)を付着して形成される。なお不純物濃度は例えば1×1016cm-3である。
【００１４】
第１n型領域４は、ドリフト層３においてp型領域５が形成されない領域である。また、第１n型領域４及びp型領域５はY軸方向に延びる。本実施形態において、n型ドレイン層２の第１の面２aに平行な方向をX軸方向とし、第１の面２aに平行な方向に直交する方向をY軸方向とし、第１の面２aに垂直方向をZ軸方向とする。
【００１５】
第２n型領域６（第３領域）は、第２のp型領域５b上側であり、第１n型領域４の間に選択的に設けられている。第２n型領域６はトレンチ１０の底面１０aと第２のp型領域５bの間に位置する。第２n型領域６は、X軸方向に延び、第１ゲート電極１３aが設けられている第１n型領域４と接触部１１でつながる。
【００１６】
p型ベース層７（第３の層）は、第１n型領域４及びp型領域５aの上側に設けられている。p型ベース層７には、ゲート電極１３にプラスの電位を印加するとチャネルが形成される。p型ベース層７には、ボロン（B）が不純物としてドープされている。不純物濃度は例えば1×1017〜1×1018cm-3である。
【００１７】
n+ソース層８（第４の層）は、p型ベース層７上に選択的に設けられている。n+ソース層８の一端は、ゲート絶縁膜１２を介して設けられている。n+ソース層８の他端は、p+コンタクト層９に接続している。n+ソース層８には、リン（P）又は砒素（As）が不純物としてドープされている。不純物濃度は例えば1×1019〜1×1020cm-3である。
【００１８】
p+コンタクト層９（第５の層）はp型ベース層７上側に選択的に設けられている。p+コンタクト層９のには、n+ソース層８が隣接して設けられている。p+コンタクト層９には、ボロン（B）が不純物としてドープされている。不純物濃度は例えば1×1019〜1×1020cm-3である。
【００１９】
p型ベース層７、n+ソース層８及びp+コンタクト層９はY軸方向に延びている。
【００２０】
p+コンタクト層９及びn+ソース層８はソース電極（図示しない）と電気的に接続されている。p+コンタクト層９は、p型ベース層７及び第１のp型領域５aをソース電位にするために設けられている。
【００２１】
トレンチ１０は、第１n型領域４の上方に位置する。トレンチ１０はn型ドリフト層３表面からZ軸方向に延びる。また、トレンチ１０は、Y軸方向に第１n型領域４に沿って延びる。トレンチ１０の底面１０aは第１n型領域４に接し、内側面１０bはp型ベース層７及びn+ソース層８に接している。トレンチ１０はリソグラフィ技術、エッチング技術を用いて形成することができる。
【００２２】
ゲート絶縁膜１２は、トレンチ１０の内壁面１０b及び底面１０aに設けられている。ゲート絶縁膜１２は、例えば高温の酸素雰囲気中などでシリコン(Si)を熱酸化させて形成したシリコン酸化膜(SiO2膜)である。
【００２３】
ゲート電極１３は、第１ゲート電極部１３a及び第２ゲート電極部１３bで構成されている。第１ゲート電極１３aは、ドレイン電極１と電気的に接続している第１n型領域４とゲート絶縁膜１２を介して接続している。選択的に設けられた第２ゲート電極部１３bは、第１n型領域４と接続した第２n型領域６とゲート絶縁膜１２を介して接続している。これは誘電体を電極で挟むキャパシタと同一構造である。このゲート電極１３と第１及び第２n型領域４、６がゲート絶縁膜１２を介して接続し形成されるキャパシタをゲート・ドレイン容量という。ゲート電極１３と第１及び第２n型領域４、６がゲート絶縁膜１２を介して接続する面が大きくなるほどゲート・ドレイン容量は大きくなる。図４に示すように、第２ゲート電極部１３bに段部１０cを形成すると、段部１０cにおいて、ゲート絶縁膜１２を介して第１及び第２n型領域４、６に接する面積が増える。これにより更にゲート・ドレイン容量は大きくなる。
【００２４】
第１ゲート電極部１３aの材料はポリシリコンであり、トレンチ１０の内部にゲート絶縁膜１２を介して例えば熱CVD(Chemical Vapor Deposition)法により形成される。
【００２５】
第２ゲート電極部１３bの材料はポリシリコンであり、トレンチ１０の内部にゲート絶縁膜１２を介して例えば熱CVD(Chemical Vapor Deposition)法により形成される。
【００２６】
第１ゲート電極部１３bが形成される箇所において、第１ゲート電極１３a及び第２ゲート電極部１３bは、n型ドリフト層表面よりZ軸方向上方に位置するように設けられている。また、第１ゲート電極部１３a及び第２ゲート電極部１３bは、一体的に形成されている。
【００２７】
ドレイン電極１は、第２の面２bに設けられている。ドレイン電極１は導電材料により形成される。
【００２８】
図２は、第１の実施形態のゲート電極１３の配置を示す模式的平面図である。図２は、ゲート電極の配置を示すために第１n型領域４及びp型領域５上に設けられたp型べース層７、n+ソース層８及びp+コンタクト層９を除いて模式した図である。
【００２９】
図１及び図２に示すように、第２n型領域６は、X軸方向に形成され、第１n型領域４と接触部１１でつながる。同様に第１ゲート電極１３aは第１n型領域４に沿って設けられている。また、第２ゲート電極１３bは第２n型領域６に沿って第１ゲート電極１３aと接続する。
【００３０】
次に本実施形態に係る半導体装置１００の作用及び効果について説明する。
【００３１】
ドレイン電極１４にプラス電位を印加し、ソース電極にマイナスの電位を印加した状態において、第１ゲート電極１３にしきい値以上の電位を印加するとp型ベース層７の一部がn型に反転してチャネルが形成される。このチャネルが形成されることにより、電子がn+型ソース層８から第１n型領域４の間を流れる。また、第１n型領域４がプラスのドレイン電位となり、p型領域５がマイナスのソース電位になり逆バイアスを印加していることなるため、第１n型領域及びp型領域５の接合部に空乏層が形成される。さらに高逆バイアスを印加すると空乏層が伸び、隣接し合う第１n型領域４及びp型領域５とつながる。これによりn型ドリフト層３全体が空乏層となるため高耐圧を有する。
【００３２】
ゲート電極１３にプラス電位を印加すると、ゲート電極１３はプラスの電位となる。ドレイン電極１は、ドレイン電位となっているため、第１n型領域４及び第２n型領域６はドレイン電位となる。ゲート電極１３と第１n型領域４及び第２n型領域６の間にゲート絶縁膜１２を介すことでゲート・ドレイン容量が形成される。本実施形態においては、第１n型領域４及び第２n型領域６上を接続させることで、ドレイン電位となる面積が広くなり、ゲート・ドレイン容量を大きくすることが可能である。更に図４に示す斜視図のように、第２ゲート電極部１３bに段部１０cを形成することにより、段部１０cにおいて、ゲート絶縁膜１２を介して第１及び第２n型領域４、６に接する面積が増える。このため第２ゲート電極部１３b壁面がゲート絶縁膜１２を介して第１及び第２n型領域４、６と接する面が増える。これによりさらにゲート・ドレイン容量を大きくすることが可能である。
【００３３】
この場合、第２ゲート電極部１３bの数を少なくしていても同様のゲート・ドレイン容量を確保することが可能である。
【００３４】
また、第２ゲート電極部１３bがなければ、第１ゲート電極１３a間であって、-第２n型領域６上にゲート絶縁膜１２を介してp型ベース層７、n+ソース層８及びp+コンタクト層９を設けることができ、ゲート電極１３にプラスの電位を印加すると第１のp型領域５a及び第２のp型ベース領域５bにチャネルが形成することが可能となる。これにより、十分な容量を確保しつつオン抵抗を低減させることが可能である。
【００３５】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００３６】
以上本実施形態では、シリコンを材料とする縦型パワーMOSFETを例として説明したが、MOSゲート構造及びn型領域、p型領域を有する構造であれば適用が可能である。例えば横型デバイスや、IGBT等の他のスイッチングデバイスに適用することも可能である。材料はシリコンに限定されるものではなく、SiC、GaNといった材料に適用しても、同様の効果を得ることができる。
【符号の説明】
【００３７】
１・・・ドレイン電極
２・・・ドレイン層（第１の層）
２a・・・第１の面
２b・・・第２の面
３・・・n型ドリフト層（第２の層）
４・・・第１n型領域（第１領域）
５・・・p型領域（第２領域）
５a・・・第１のp型領域
５b・・・第２のp型領域
６・・・第２n型領域（第３領域）
７・・・p型ベース層（第３の層）
８・・・n+ソース層（第４の層）
９・・・p+コンタクト層９（第５の層）
１０・・・トレンチ
１０a・・・底面
１０b・・・内壁面
１０c・・・段部
１１・・・接触部
１２・・・ゲート絶縁膜
１３・・・ゲート電極
１３a・・・第１ゲート電極部
１３b・・・第２ゲート電極部
【図１】
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【図２】
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【図３】
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【図４】
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