(57)【要約】【課題】隣接配線のショート及び接近を防止する。【解決手段】実施形態に係わる半導体装置は、第１の方向に互いに平行に延在する第１の延在領域１１、及び、第１の延在領域１１の一端で互いに第１の方向を軸として反対方向に折れ曲がる屈曲領域１２を有する第１及び第２の導電線１３，１４と、第１の方向において第１の延在領域１１の第１及び第２の導電線１３，１４の延長線上に、それぞれ配置される第１及び第２のダミーパターン１５，１６と、第１の方向において屈曲領域１２よりも先に配置され、第１の導電線１３に接続される第１のコンタクトパッド１７と、前記第１の方向において屈曲領域１２よりも先に配置され、第２の導電線１４に接続される第２のコンタクトパッド１８とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の方向に互いに平行に延在する第１の延在領域、及び、前記第１の延在領域の一端で互いに前記第１の方向を軸として反対方向に折れ曲がる屈曲領域を有する第１及び第２の導電線と、
前記第１の方向において第１の延在領域の前記第１及び第２の導電線の延長線上に、それぞれ配置される第１及び第２のダミーパターンと、
前記第１の方向において前記屈曲領域よりも先に配置され、前記第１の導電線に接続される前記第１のコンタクトパッドと、
前記第１の方向において前記屈曲領域よりも先に配置され、前記第２の導電線に接続される前記第２のコンタクトパッドと
を具備する半導体装置。
【請求項２】
前記第１及び第２の導電線は、前記屈曲領域と前記第１及び第２のコンタクトパッドの間に互いに平行に延在する第２の延在領域をさらに有し、
前記第２の延在領域内の前記第１及び第２の導電線は、前記屈曲領域内の前記第１及び第２の導電線の前記第１の延在領域側と逆側の一端にそれぞれ接続され、
前記第２の延在領域内の前記第１の導電線と、前記第１のダミーパターンとの間隔、及び、前記第２の延在領域内の前記第２の導電線と、前記第２のダミーパターンとの間隔は、それぞれ１００ｎｍ以下である
請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の導電線は、前記屈曲領域と前記第１及び第２のコンタクトパッドの間に互いに平行に延在する第２の延在領域をさらに有し、
前記第２の延在領域内の前記第１及び第２の導電線は、前記屈曲領域内の前記第１及び第２の導電線の前記第１の延在領域側と逆側の一端にそれぞれ接続され、
前記第１及び第２のダミーパターンは、
前記第１の方向に延び、前記第１の方向において前記第１の延在領域の第１及び第２の導電線の延長上に配置される第１部分と、
一端が前記第１部分と接触し、第１の方向と交差する第２の方向に延びる第２部分と、
一端が前記第２部分と接触し、前記第１の方向に延びる第３部分を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１及び第２の延在領域内の前記第１及び第２の導電線が延在する方向は、同じである請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記屈曲領域において、前記第１及び第２の導電線は、９０度を超える角度で折れ曲がる請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１及び第２のダミーパターンは、前記第１の方向において互いに対称に配置される請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１の延在領域内における前記第１及び第２の導電線間のスペースと、前記第１及び第２のダミーパターン間のスペースは、等しい請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１及び第２の導電線は、側壁加工を２回用いて形成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体素子の微細化に伴い、半導体素子の配線を露光する解像度は限界を迎えている。そこで、露光の解像度の限界寸法よりも小さい寸法のラインアンドスペースパターン（Ｌ/Ｓ）パターンを得ることが可能な、マルチ・パターニング法が注目されている。
【０００３】
しかし、ラインアンドスペースパターンの屈曲領域では、ドライエッチングの加工変化差が大きく、配線が太るため、隣接配線がショート及び接近するという課題が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０-４５３５９号公報
【特許文献２】特開２０１２-９８６９号公報
【特許文献３】特開２０１０-１５３８６９号公報
【特許文献４】特開２０１２-２０４４９４号公報
【特許文献５】特開２０１２-９９６２７号公報
【特許文献６】特開２０１２-２８４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、隣接配線のショート及び接近を防ぐ技術を提案する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、第１の方向に互いに平行に延在する第１の延在領域、及び、前記第１の延在領域の一端で互いに前記第１の方向を軸として反対方向に折れ曲がる屈曲領域を有する第１及び第２の導電線と、前記第１の方向において第１の延在領域の前記第１及び第２の導電線の延長線上に、それぞれ配置される第１及び第２のダミーパターンと、前記第１の方向において前記屈曲領域よりも先に配置され、前記第１の導電線に接続される前記第１のコンタクトパッドと、前記第１の方向において前記屈曲領域よりも先に配置され、前記第２の導電線に接続される前記第２のコンタクトパッドとを備える。
【図面の簡単な説明】
【０００７】
【図１】隣接配線のショート及び接近を示す平面図の一例。
【図２】基本思想を示す平面図の一例。
【図３Ａ】比較例の配線パターンを示す平面図の一例。
【図３Ｂ】実施例の配線パターンを示す平面図の一例。
【図４】実施例の配線パターンのサイズを示す平面図の一例。
【図５】４重スペーサー加工の概念図の一例。
【図６】第１の実施例の製造方法を示す平面図の一例。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図の一例。
【図８】図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図の一例。
【図９】第１の実施例の製造方法を示す平面図の一例。
【図１０】図９のＸ−Ｘ線に沿う断面図の一例。
【図１１】図９のＸＩ−ＸＩ線に沿う断面図の一例。
【図１２】第１の実施例の製造方法を示す平面図の一例。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図の一例。
【図１４】図１２のＸＩＶ−ＸＩＶ線に沿う断面図の一例。
【図１５】第１の実施例の製造方法を示す平面図の一例。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図の一例。
【図１７】図１５のＸＶＩＩ−ＸＶＩＩ線に沿う断面図の一例。
【図１８】第１の実施例の製造方法を示す平面図の一例。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図の一例。
【図２０】図１８のＸＸ−ＸＸ線に沿う断面図の一例。
【図２１】図１８のＸＸＩ−ＸＸＩ線に沿う断面図の一例。
【図２２】第１の実施例の製造方法を示す平面図の一例。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図の一例。
【図２４】図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図の一例。
【図２５】図２２のＸＸＶ−ＸＸＶ線に沿う断面図の一例。
【図２６】第１の実施例の製造方法を示す平面図の一例。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図の一例。
【図２８】図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図の一例。
【図２９】図２６のＸＸＩＸ−ＸＸＩＸ線に沿う断面図の一例。
【図３０】第１の実施例の製造方法を示す平面図の一例。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図の一例。
【図３２】図３０のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図の一例。
【図３３】図３０のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図の一例。
【図３４】第１の実施例の製造方法を示す平面図の一例。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図の一例。
【図３６】図３４のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図の一例。
【図３７】図３４のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図の一例。
【図３８】第１の実施例の製造方法を示す平面図の一例。
【図３９】図３８のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図の一例。
【図４０】図３８のＸＬ−ＸＬ線に沿う断面図の一例。
【図４１】図３８のＸＬＩ−ＸＬＩ線に沿う断面図の一例。
【図４２】第１の実施例の製造方法を示す平面図の一例。
【図４３】図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図の一例。
【図４４】図４２のＸＬＩＶ−ＸＬＩＶ線に沿う断面図の一例。
【図４５】図４２のＸＬＶ−ＸＬＶ線に沿う断面図の一例。
【図４６】第１の実施例の製造方法を示す平面図の一例。
【図４７】図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図の一例。
【図４８】図４６のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図の一例。
【図４９】図４６のＸＬＩＸ−ＸＬＩＸ線に沿う断面図の一例。
【図５０】図４６のＬ−Ｌ線に沿う断面図の一例。
【図５１】第１の実施例の製造方法を示す平面図の一例。
【図５２】図５１のＬＩＩ−ＬＩＩ線に沿う断面図の一例。
【図５３】図５１のＬＩＩＩ−ＬＩＩＩ線に沿う断面図の一例。
【図５４】図５１のＬＩＶ−ＬＩＶ線に沿う断面図の一例。
【図５５】図５１のＬＶ−ＬＶ線に沿う断面図の一例。
【図５６】ダミーパターンの第１の例を示す平面図の一例。
【図５７】ダミーパターンの第２の例を示す平面図の一例。
【図５８】ダミーパターンの第３の例を示す平面図の一例。
【図５９】ダミーパターンの第４の例を示す平面図の一例。
【図６０】ワード線の引き出し領域の配線パターンを示す図の一例。
【図６１】ワード線の引き出し領域の配線パターンを示す図の一例。
【図６２】ワード線の引き出し領域の配線パターンを示す図の一例。
【図６３】ワード線の引き出し領域の配線パターンを示す図の一例。
【図６４】適用例としてのＮＡＮＤフラッシュメモリを示す図の一例。
【図６５】ＮＡＮＤブロックを示す図の一例。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態を説明する。
【０００９】
[基本思想]  
マルチ・パターニング法では、複数回の側壁層形成及び転写工程によって、露光の解像度の限界寸法より小さい寸法のラインアンドスペースパターン（例えば、ワード線又はビット線）を形成する。
【００１０】
例えば、下地の加工のための側壁層の形成及び側壁層のパターンの転写を含む工程を１つのサイクルとして、そのサイクルをｎ回（ｎは１以上の整数）繰り返すことによって、ラインアンドスペースパターンを形成する。（ｎ−１）回目に形成された側壁層は、ｎ回目の側壁層を形成するためのマスク層（スペーサー）となる。つまり、ｎ回目に形成された側壁層に対応するパターンが、ラインパターン（例えば、ワード線）となる。
【００１１】
複数回（ｎ回）の側壁層形成／転写工程によって形成された複数のラインアンドスペースパターンは、例えば、露光の解像度の限界寸法より小さいラインパターン（配線幅）をそれぞれ有し、且つ、露光の解像度の限界寸法より小さいスペースパターン（配線間隔）をそれぞれ有する。
【００１２】
マルチ・パターニングを用いて、露光の解像度の限界寸法よりも小さいラインアンドスペースパターンを形成する場合、配線間隔が非常に狭くなる。そのため、ドライエッチングのデポ物が配線の側壁層に再付着（リデポジション）して配線が太る場合がある。その結果、配線間隔が消滅（ショート）及び接近するという問題が生じる。ここで、設計された配線幅の値と加工後の配線幅の値との差を加工変換差と呼ぶ。
【００１３】
ドライエッチングにおける、配線の加工変換差を低減するには、配線へのリデポジションを抑えることが対応策の１つである。
【００１４】
配線へのリデポジションの量は、ドライエッチングのエッチング面積が大きいほど増加する傾向がある。
【００１５】
特に、隣接配線が互いに逆方向に折れ曲がる屈曲領域では、隣接配線同士が一定の間隔で延在する延在領域と比べて、ドライエッチングの面積が広いので、リデポジションが多くなりやすい。そのため、配線の加工変換差が大きく、隣接配線のショート及び接近という課題が生じやすい。
【００１６】
図１は、隣接配線のショート及び接近を示す平面図の一例である。
【００１７】
隣接配線Ａ及びＢが逆向きに折れ曲がる領域を屈曲領域Ａｂｅｎｄとし、隣接配線が互いに平行に延在する領域を延在領域（ラインアンドスーペース；Ｌ/Ｓ領域）Ａｅｘｔｅｎｓｉｏｎとする。
【００１８】
延在領域（Ｌ/Ｓ領域）Ａｅｘｔｅｎｓｉｏｎでは、隣接配線間のスペースが狭く、ＲＩＥのデポ物が配線の表面に再付着（リデポジション）し難い。そのため、加工変換差は小さく、配線は太り難い。
【００１９】
一方、屈曲領域Ａｂｅｎｄでは、隣接配線間のスペースが広く、ＲＩＥのデポ物が配線の表面に再付着（リデポジション）し易い。そのため、加工変換差は大きく、配線は太り易い。
【００２０】
よって、屈曲領域Ａｂｅｎｄでは、ドライエッチングの加工変換差が大きくなるので、隣接配線間が接近し、隣接配線のショート及び接近が生じる。
【００２１】
ここで、屈曲領域Ａｂｅｎｄ付近にダミーパターンを配置すればエッチング面積を削減することができる。しかしながら、マルチ・パターニング法を用いた場合、ダミーパターンの配置は難しく、屈曲領域Ａｂｅｎｄ付近にダミーパターンを置くことが難しい。特に、２回以上のスペーサー加工を用いた場合は、ダミーパターンの配置は困難を極める。そこで発明者らは、例えば、２回のスペーサー加工を用いた場合、図２に示すようなダミーパターンの配置を可能とし、隣接配線のショート及び接近を防止する方法を見いだした。
【００２２】
図２は、基本思想を示す平面図の一例である。同図は、配線パターンを示している。
【００２３】
配線パターンは、第１及び第２の導電線１３，１４が互いに平行に延在する延在領域１１（Ａｅｘｔｅｎｓｉｏｎ）、及び、延在領域１１の一端で第１及び第２の導電線１３，１４が互いに反対方向に折れ曲がる屈曲領域１２（Ａｂｅｎｄ）を有する。ここで、反対方向とは、第２の方向において正方向と負方向という意味であり、第１の方向において平面対称になっている場合も含む。例えば、図２では第２の導電線１３，１４は第２の方向において逆方向に折れ曲がっている。
【００２４】
また、第１及び第２のダミーパターン１５，１６は、少なくとも、第１の方向において延在領域１１における第１及び第２の導電線１３，１４の延長線上に存在していれば足り、その形状については、特に限定されない。また、第１のダミーパターン１５の少なくとも１部は、第１の方向において第１の導電線１３の屈曲領域１２の延長線上に配置されるとも言える。第２のダミーパターン１６の少なくとも１部は、第１の方向において第２の導電線１４の屈曲領域１２の延長線上に配置されるとも言える。
【００２５】
第１のコンタクトパッド１７は、屈曲領域１２内の第１の導電線１３に接続される。第２のコンタクトパッド１８は、屈曲領域１２内の第２の導電線１４に接続される。コンタクトパッド１７、１８は第１及び第２の導電線１３，１４の幅よりも広い幅を有している。
【００２６】
このような構成によれば、第１及び第２のダミーパターン１５，１６を配置することにより、第１の方向において第１及び第２の導電線１３，１４の屈曲領域側の延長線上に広いエッチング領域が発生することが無い。
【００２７】
即ち、屈曲領域１２の先においても、延在領域１１内のラインアンドスペースパターンが実質的に維持されている。
【００２８】
従って、配線の加工時に、隣接配線がショート及び接近することを防止できる。
【００２９】
尚、屈曲領域１２内において、第１及び第２の導電線１３，１４は、互いに逆方向に折れ曲がるが、その角度は、延在領域１１内の第１及び第２の導電線１３，１４に対して、９０度を超える角度であるのが望ましい。
【００３０】
また、第１及び第２のダミーパターン１５，１６は、互いに接触しても良い。また、第１及び第２のダミーパターン１５，１６は、第１の方向に延び、前記第１の方向において第１の延在領域の第１及び第２の導電線の延長上に配置される第１部分と、一端が第１部分と接触し、第２の方向に延びる第２部分と、一端が前記第２部分と接触し、第１の方向に延びる第３部分を有している。ここで、第２部分は屈曲領域１２における第１及び第２の導電線１３，１４と平行に配置され、第３部分は延在領域１１‘における第１及び第２の導電線１３，１４と平行に配置されていると言える。
【００３１】
第１及び第２のダミーパターン１５，１６の形状については、後述する。
【００３２】
また、リソグラフィマージンの点から第１及び第２のダミーパターン１５，１６は、互いに第１の方向において対称に配置されるのが望ましい。
【００３３】
また、第１及び第２のコンタクトパッド１７，１８の位置や形状についても、特に限定されない。
【００３４】
例えば、第１及び第２のコンタクトパッド１７，１８は、第１及び第２のコンタクトパッド１７，１８同士が電気的に接続されない限り、第１及び第２のダミーパターン１５，１６と接触しても良いし、接触しなくても良い。
【００３５】
図３Ａは、比較例の配線パターンのシミュレーション結果の一例を示している。
【００３６】
図３Ｂは、実施例の配線パターンのシミュレーション結果の一例を示している。
【００３７】
図３Ａ及び図３Ｂは内製シミュレータを用いたシミュレーション結果である。図３Ｂから、屈曲領域１２にダミーパターンを配置することで、ドライエッチングの時の配線の加工変換差が低減され、マルチ・パターニング法における隣接配線のショート及び接近を防ぐことができる。
【００３８】
また、２回スペーサー加工を用いた場合は、ラインアンドスペース部において、外側から配線パターンＬ１、Ｌ２、Ｌ３、Ｌ４とした場合、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４の傾向がある。また、２回スペーサー加工を用いた場合は、ラインアンドスペース部において、外側から配線パターン間のスペースＳ１、Ｓ２、Ｓ３した場合、Ｓ１＞Ｓ２＞Ｓ３の傾向がある。
【００３９】
図４は、実施例の配線パターンのサイズを示す平面図の一例である。
【００４０】
延在領域１１における第１及び第２の導電線１３、１４との間のスペースａと、第１及び第２のダミーパターン１５，１６との間のスペースｂはほぼ同じ幅であるのが望ましい（ａ＝ｂ）。ここで、延在領域１１は、第１及び第２の導電線１３、１４が第１方向に曲がる位置よりも図中第２方向の上側の部分である。
【００４１】
また、屈曲領域１２において、第１及び第２の導電線１３、１４が第１の方向に互いに逆方向に折れ曲がる。屈曲領域１２における第１及び第２の導電線１３，１４と、第１及び第２のダミーパターン１５，１６との間のスペースｃは、屈曲領域１２における第１及び第２の導電線１３，１４に第１及び第２のダミーパターン１５，１６が接触しない幅にすることができる（ｃ＞０）。
【００４２】
また、第１及び第２の導電線１３，１４は、第２方向に曲がり、互いに平行に延在する延在領域１１‘をさらに有する。延在領域１１‘内の第１及び第２の導電線１３，１４は、屈曲領域１２内の第１及び第２の導電線１３，１４の延在領域１１側とは逆側の一端にそれぞれ接続される。
【００４３】
延在領域１１‘内の第１の導電線１３と、第１のダミーパターン１５との間隔ｄ１、及び、延在領域１１‘内の第２の導電線１４と、第２のダミーパターン１６との間隔ｄ２は、それぞれ１００ｎｍ以下であるのが望ましい（ｄ１、ｄ２≦１００ｎｍ）。
【００４４】
以下、実施例を挙げて説明する。
【００４５】
［実施例］  
本実施例は、基本思想をフックアップ領域、すなわち、ワード線にコンタクトを接続する部分に適用した例である。
【００４６】
本実施例では、マルチ・パターニング法として、２回スペーサー加工を用いる。
【００４７】
図５は、２回スペーサー加工の概念図の一例である。
【００４８】
２回スペーサー加工の積層構造は、下地層と、下地層上の導電層と、導電層上の第２のハードマスク層と、第２のハードマスク層上の第１のハードマスク層と、第１のハードマスク層上のレジスト層から成る。
【００４９】
下地層は絶縁層であり、導電層は２回スペーサー加工によってラインアンドスペースパターンとなる。
【００５０】
第１のハードマスク層は、第１の芯材と、第１の芯材の側壁層に形成された第１の側壁層から成る。
【００５１】
第２のハードマスク層は、第２の芯材と、第２の芯材の側壁層に形成された第２の側壁層から成る。
【００５２】
まず、レジスト層をマスクとして第１のリソグラフィーを行い、第１の芯材をパターニングする。
【００５３】
次に、第１の芯材の側面に第１の側壁層（サイドウォール）を形成する。第１の側壁層は、1つの第１の芯材に対して２つ形成される（２重スペーサー）。
【００５４】
次に、第１の側壁層をマスクとして、第２のリソグラフィーを行い、第２の芯材をパターニングする。
【００５５】
次に、第２の芯材の側面に第２の側壁層を形成する。第２の側壁層は、1つの第２の芯材に対して２つ形成される。即ち、１つの第１の芯材に対して、４つ形成される。
【００５６】
次に、第２の側壁層をマスクとして、第３のリソグラフィーを行い、導電層をパターニングする。
【００５７】
このように、２回スペーサー加工は、１つの第１の芯材（レジスト層）から形成される４つの側壁層を用いて配線層を加工する技術である。
【００５８】
次に、フックアップ領域（ＦＵ）の製造方法を図６乃至図５５を用いて説明する。まず、図６乃至図８に示すように、半導体基板２５上に絶縁層２４を形成し、絶縁層２４上に導伝層２３を形成し、導伝層２３上に第２の芯材２２を形成し、第２の芯材２２上にハードマスク層２１を形成し、ハードマスク層２１上に第１の芯材２０を形成し、第１の芯材２０上に第１のレジスト層１９を形成する。
【００５９】
第１のレジスト層１９は、ラインアンドスペースパターン領域（Ｌ／Ｓ）では一定のラインアンドスペースで配置されている。第１のレジスト層１９は、フックアップ領域（ＦＵ）に引き出され、２組の第１のレジスト膜１９がフックアップ領域で接続されている。
【００６０】
ここで、２回スペーサー加工により、ラインアンドスペースパターン領域（Ｌ／Ｓ）内に形成される配線の最終的なＨａｌｆ Ｐｉｔｃｈ（ＨＰ）は、Ａ[ｎｍ]と仮定する。よって、図６に示すように、ラインアンドスペースパターン領域（Ｌ／Ｓ）内の第１のレジスト層１９の第２の方向のハーフピッチＨＰは、４Ａである。
【００６１】
次に、第１の芯材２０を、第１のレジスト層１９をマスクとして、異方性ドライエッチング（例えば、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いることで、パターニング（転写）する。第１の芯材は、例えば、酸化層や有機層である。
【００６２】
この後、第１のレジスト層１９をアッシングにより除去する。
【００６３】
次に、図９乃至図１１に示すように、第１の芯材２０をスリミングする。
【００６４】
スリミングによって、ラインアンドスペースパターン領域（Ｌ／Ｓ）における第１の芯材２０の第２の方向の幅は４Ａから２Ａに縮まる。すなわち、ラインアンドスペースパターン領域（Ｌ／Ｓ）における第１の芯材２０の側壁層は、片側Ａ[ｎｍ]（両側２Ａ[ｎｍ]）削られる。
【００６５】
スリミングは、第１の芯材２０が酸化層の場合、フッ化水素ＨＦを用いたＷＥＴエッチングまたはＤＲＹエッチング（ＣＤＥやＲＩＥ）行うことができる。また、スリミングは、第１の芯材２０が有機層の場合、ＲＩＥやＯ２、Ｏ３プラズマエッチングにより行うことができる。
【００６６】
次に、第１の芯材２０の側壁層に第１の側壁層２０ａを形成する。即ち、例えば、ＣＶＤ及びＲＩＥによって第１の側壁層２０ａは、スペーサー状に加工（エッチバック、平坦化）される。
【００６７】
ラインアンドスペースパターン領域（Ｌ／Ｓ）における第１の側壁層２０ａの第２の方向の幅は２Ａである。
【００６８】
第１の側壁層２０ａは、例えば、第１の芯材２０が酸化層の場合、アモルファスシリコン層やポリシリコン層及びシリコン窒化層などである。また、第１の芯材２０が有機層の場合、低温酸化層や低温窒化層などである。
【００６９】
次に、図１２乃至図１４に示すように、第１の芯材２０を選択的に除去する。第１の芯材２０を除去することで、第１の芯材２０の下地層であるハードマスク層２１が露出する。
【００７０】
また、第１の芯材２０を除去することで、第１の側壁２０ａは、幅が２Ａ[ｎｍ]のラインになる。つまり、ラインアンドスペースパターン領域（Ｌ／Ｓ）の第２の方向において、幅が２Ａ[ｎｍ]のラインアンドスペースパターンが形成される。また、フックアップ領域（ＦＵ）の第１の方向における、第１の側壁層２０ａの幅は、２Ａ[ｎｍ]である。
【００７１】
第１の芯材２０を除去する方法は、第１の芯材２０が酸化層の場合、ＨＦを用いたＷＥＴエッチング、ＣＤＥ(Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ)、及びＲＩＥなどである。また、第１の芯材２０が有機層の場合、ＳＰＭ洗浄によるＷＥＴエッチングやＡｓｈｉｎｇなどである。
【００７２】
次に、図１５乃至図１７に示すように、ＲＩＥにより、第１の側壁層２０ａをスペーサー（マスク）として、ハードマスク層２１にパターンを転写する。
【００７３】
ハードマスク層２１は、第１の芯材２０に対してエッチングの選択比が取れる材料を用いる。
【００７４】
例えば、第１の芯材２０が酸化層で、且つ、第１の側壁層２０ａがアモルファスシリコン層、または、ポリシリコン層の何れかである場合、ハードマスク層２１は、窒化層である。また、第１の芯材２０が酸化層で、且つ、第１の側壁層２０ａが窒化層である場合、ハードマスク層２１は、アモルファスシリコン層、または、ポリシリコン層の何れかである。また、第１の芯材２０が有機層で、且つ、第１の側壁層２０ａが低温酸化層または低温窒化層である場合、ハードマスク層２１は、アモルファスシリコン層、ポリシリコン層、及び、窒化層などである。
【００７５】
ハードマスク層２１の下地層である第２の芯材２２は、ハードマスク層２１を加工することによって、露出する。
【００７６】
次に、図１８乃至図２１に示すように、第２のレジスト層２６は、フックアップ領域（ＦＵ）内のダミーパターン及びコンタクトパッドを形成する領域に形成される。
【００７７】
ここで、フックアップ領域（ＦＵ）のうち、ダミーパターン及びコンタクトパッドを形成する領域をコンタクトパッド領域とする。尚、コンタクトパッド領域は、コンタクトパッド及びその周囲を含む。
【００７８】
コンタクトパッド領域に形成された第２のレジスト層２６は、コンタクトパッド領域内の第２の芯材上と、コンタクトパッド領域内の第２の方向に延在するハードマスク２１、及び第１の側壁層２０ａを覆うように形成される。
【００７９】
さらに、第２のレジスト層２６は、コンタクトパッド領域のダミーパターンを形成する領域に、第１の側壁層２０ａを跨ぐ、第１の開口部２７を有する。第１の開口部２７は、コンタクトパッド領域に複数形成しても良い。
【００８０】
第１の開口部２７に延在する第１の側壁層２０ａ上には、第２のレジスト層２６は塗布されない。
【００８１】
つまり、第１の開口部２７において、第１の側壁層２０ａは露出している。
【００８２】
また、第１の開口部２７の短辺α、残し幅β、γの寸法は、小さいほど良い。これらの値は第２のレジスト層２６を形成する時に用いる露光装置の最小露光寸法にすることが好ましい。
【００８３】
一般的なＡｒＦドライ露光装置を用いる場合、最小寸法は１００≦α≦２００ｎｍ、β、γ=１００ｎｍ程度である。また、ＡｒＦ液浸露光装置やＥＵＶ露光装置、ＮＩＬ(Ｎａｎｏ Ｉｍｐｒｉｎｔ Ｌｉｔｈｏｇｒａｐｈｙ)装置など、更に高精度な露光技術を用いる場合、α、β、γの寸法は更に小さくなる。
【００８４】
ただし、β、γが１００ｎｍ以上の寸法である場合、第１の開口部２７を形成できない可能性がある。つまり、リデポジションを抑制できず、隣接配線のショートや接近を抑制するという本提案の目的を達成できない可能性がある。そのため、ＡｒＦドライ露光装置の露光限界を上限として、０＜α≦２００ｎｍ、０＜β、γ＜１００ｎｍ程度となる。
【００８５】
次に、図２２乃至図２５に示すように、図１９にある第２のレジスト層２６とハードマスク層２１及び第１の側壁層２０ａから成る積層構造をマスクとして、第２の芯材２２をパターニングする。第２の芯材２２をパターニングすることで、ラインアンドスペースパターン領域（Ｌ／Ｓ）及びフックアップ領域（ＦＵ）内に、第２の芯材２２の下地層である導電層２３が露出する。
【００８６】
また、ハードマスク層２１及び第１の側壁層２０ａから成る積層構造は、このパターニングの後、ＷＥＴエッチング若しくはＲＩＥを用いて選択的に除去される。例えば、ハードマスク層２１が窒化層の場合、ＷＥＴエッチングはＨｏｔ-Ｈ３ＰＯ４を用いる。また、ハードマスク層２１がシリコン層の場合、ＷＥＴエッチング、またはＣＤＥ、またはＲＩＥなどにＨｏｔ-ＴＭＹを用いる。
【００８７】
第２の芯材２２上から、第２のレジスト層２６と、ハードマスク層２１及び第１の側壁層２０ａから成る積層構造を選択的に除去すると、コンタクトパッド領域内のダミーパターンを形成する領域に、第２及び第３の開口部２７ａ、２７ｂを有する第２の芯材２２を形成することができる。
【００８８】
ここで、コンタクトパッド領域のうち、ダミーパターンを形成する領域をダミーパターン領域とする。
【００８９】
第２及び第３の開口部２７ａ、２７ｂは、ダミーパターン領域内の中央に、第２の方向に沿って形成されたラインパターンを基軸として、左右対称に形成される。また、開口部２７中に形成される第２の芯材２２ｃは、露出されたハードマスク２１用いて形成される。その結果、コンタクトパッド領域から第２の方向に伸びる第２の芯材２２ｅと第２の芯材２２ｃの側面２２ｓは第１の方向においてほぼ一致している。
【００９０】
なお、第１の開口部２７を複数個形成すれば、第２及び第３の開口部２７ａ、２７ｂも複数個形成することができる。
【００９１】
このように、第２の芯材２２のパターニングによって、コンタクトパッド領域内にラインパターンと矩形パターンが形成される。ここで、コンタクトパッド領域における第２の芯材２２のうち、２Ａ[ｎｍ]の幅を有するパターンのことをラインパターン２２Ｌと呼び、ラインパターンの幅より広い幅のパターンを矩形パターン２２Ｋと呼ぶ。ただし、ラインパターンの幅は、２Ａ[ｎｍ]に限らない。
【００９２】
次に、図２６乃至図２９に示すように、第２の芯材２２をスリミングする。
【００９３】
スリミングによって、第２の芯材２２の側壁層は、片側０．５Ａ[ｎｍ]（両側Ａ[ｎｍ]）の幅で削られる。
【００９４】
その結果、ラインアンドスペースパターン領域（Ｌ／Ｓ）内において、第１の方向に延在する第２の芯材２２の第２の方向の幅は、２Ａ[ｎｍ]からＡ[ｎｍ]に縮小される。即ち、ラインアンドスペースパターン領域（Ｌ／Ｓ）内において、第１の方向に延在する、２つの第２の芯材２２同士の間隔は、３Ａである。
【００９５】
スリミングは、第２の芯材２２が酸化層の場合、フッ化水素ＨＦを用いたＷＥＴエッチングまたはＲＩＥにより、行うことができる。また、スリミングは、第２の芯材２２が有機層の場合、ＲＩＥ処理やＯ２、Ｏ３プラズマエッチングにより、行うことができる。
【００９６】
次に、図３０乃至図３３に示すように、第２の芯材２２の側壁層に、幅Ａ[ｎｍ]の第２の側壁層２２ａを成層する。第２の側壁層２２ａは、ＲＩＥによってスペーサー状に加工（エッチバック、平坦化）される。
【００９７】
その結果、第２の方向にＡ[ｎｍ]の幅を有する第２の芯材２２、及び、第２の側壁層２２ａから成り、第１の方向に延在するラインラインパターンを、ラインアンドスペースパターン領域（Ｌ／Ｓ）内に形成することができる。ここで、側壁層２２ａ間に形成される第２の芯材２２ｃの幅はＡ［ｎｍ］となる。また、コンタクトパッド領域から第２の方向に伸びる第２の芯材２２ｅの幅もＡ［ｎｍ］となる。また、第２の芯材２２ｃと第２の芯材２２ｅの側面２２ｓは第１の方向においてほぼ一致している。
【００９８】
ここで、第２の側壁層２２ａは、例えば、第２の芯材２２が酸化層の場合、アモルファスシリコン層やポリシリコン層及び窒化層などである。また、第２の芯材２２が有機層の場合、低温酸化層や低温窒化層などである。
【００９９】
次に、図３４乃至図３７に示すように、コンタクトパッド領域内の矩形パターン２２Ｋを覆うように、第３のレジスト層２８を形成する。隣接する矩形パターン２２Ｋを覆う第３のレジスト層２８同士は、結合していても良い。
【０１００】
次に、図３８乃至図４１に示すように、第３のレジスト層２８に覆われていない領域、即ち、矩形パターン２２Ｋ以外の領域から、第２の側壁層２２ａに挟まれた第２の芯材２２を除去する。
【０１０１】
その結果、ラインアンドスペースパターン領域（Ｌ／Ｓ）内において、第２の方向の幅がＡ[ｎｍ]であり、第１の方向に延在するラインアンドスペースパターンを形成することができる。さらに、フックアップ領域（ＦＵ）内の延在領域１１及び屈曲領域１２において、Ａ[ｎｍ]の幅を有し、第１の方向あるいは第２の方向に延在するラインアンドスペースパターンが形成される。さらに、コンタクトパッド領域内のダミーパターン領域において、第２及び第３の開口部２７ａ、２７ｂに、Ａ[ｎｍ]の幅を有するリングパターンが、それぞれ形成される。
【０１０２】
また、リングパターンは、ダミーパターン領域内の中央に、第２の方向に沿って形成されたラインパターンを基軸として、左右対称に形成することができる。
【０１０３】
さらに、第１の開口部２７を複数個形成すれば、第２及び第３の開口部２７ａ、２７ｂと同様にリングパターンも複数個形成することができる。
【０１０４】
次に、図４２乃至図４５に示すように、矩形パターン２２Ｋを覆っていた第３のレジスト層２８をアッシングによって除去する。
【０１０５】
次に、矩形パターン２２Ｋにおいて、第２の芯材２２及び第２の側壁層パターン２２ａをマスクとして、下地層である導伝層２３を加工する。さらに、矩形パターン２２Ｋ以外の領域において、第２の側壁層２２ａをマスクとして、下地層である導伝層２３を加工する。導伝層２３の加工には、ＲＩＥを用いる。また、リングパターン間のスペースはＡ［ｎｍ］となる。また、コンタクトパッド領域から第２の方向に伸びる第２の側壁層２２ａ間のスペースもＡ［ｎｍ］となる。また、リングパターンと第２の側壁層２２ａの側面２３ｓは第１の方向においてそれぞれほぼ一致している。
【０１０６】
次に、図４６乃至図５０に示すように、矩形パターン２２Ｋ内に、複数のコンタクトパッドを形成するために、矩形パターン２２Ｋをパターンカットする。
【０１０７】
矩形パターン２２Ｋをパターンカットするために、矩形パターン２２Ｋ上にスリットパターン２９Ｓを有する第４のレジスト層２９を塗付する。スリットパターンは、例えば、第１及び第２の方向に沿う十字パターンである。ここでスリットパターン２９Ｓの第２の方向の端部は、矩形パターン２２Ｋの端部とほぼ一致している。また、スリットパターン２９Ｓの第１の方向の端部は、コンタクトパッド領域の側面に形成された第２の側壁層２２ａから突出している。
【０１０８】
第４のレジスト層２９を、マスクとしてエッチングすることにより、矩形パターン２２Ｋ内の第２の芯材２２及び第２の側壁層２２ａをパターンカットする。
【０１０９】
その結果、図５１に示すように、フックアップ領域（ＦＵ）内において、互いに平行に延在する第１の延在領域１１、及び、第１の延在領域１１の一端で互いに逆方向に折れ曲がる屈曲領域１２を有する第１及び第２の導電線１３、１４と、第１の方向において第１及び第２の導電線の屈曲領域１２側の延長線上に、それぞれ配置される第１及び第２のダミーパターン１５，１６と、屈曲領域１２内の第１の導電線１３に接続される第１のコンタクトパッド１７と、屈曲領域１２内の第２の導電線１４に接続される第２のコンタクトパッド１８とを備える配線パターンを、形成することができる。第１及び第２の導電線１３，１４の幅は、Ａ[ｎｍ]である。
【０１１０】
また、ダミーパターン１５、１６間のスペースはスペースｂ＝Ａ［ｎｍ］となる。また、コンタクトパッド領域から第２の方向に伸びる第１及び第２の導電線１３，１４間のスペースもスペースａ＝Ａ［ｎｍ］となる。また、第１及び第２の導電線１３，１４とダミーパターン１５、１６の側面２３ｓは第１の方向においてそれぞれほぼ一致している。
【０１１１】
また、ラインアンドスペースパターン領域（Ｌ／Ｓ）において、第１及び第２の導電線１３，１４は、第２の方向にＡ[ｎｍ]の幅を有し、第１の方向に延在するラインアンドスペースパターンを有する。
【０１１２】
尚、図５２乃至図５５に示すように、導伝層２３の加工の後、第２の芯材２２及び第２の側壁層２２ａを除去することも可能である。
【０１１３】
また、第１及び第２のダミーパターン１５，１６の形状は、矩形パターン２２Ｋ内における第３のレジスト層２８の第２の方向の幅と、矩形パターン２２Ｋ内における第４のレジスト層２９の第２方向のスリット長によって決定される。第１及び第２のダミーパターン１５，１６の形状は、後述の変形例で説明する。
【０１１４】
また、第１及び第２の導電線１３，１４は、コンタクトパッド領域内において、互いに平行に延在する延在領域１１‘をさらに有し、この延在領域１１‘内の前記第１及び第２の導電線１３，１４は、屈曲領域１２内の第１及び第２の導電線１５，１６の第１の延在領域１１側と逆側の一端にそれぞれ接続される。
【０１１５】
さらに、延在領域１１‘内の第１の導電線１３と、第１のダミーパターン１５（斜線部）との間隔ｄ１、及び、延在領域１１‘内の第２の導電線１４と、第２のダミーパターン１６（斜線部）との間隔ｄ２は、それぞれ１００ｎｍ以下である（ｄ１、ｄ２≦１００ｎｍ）。
【０１１６】
また、延在領域１１及び１１‘内の第１及び第２の導電線１３，１４が延在する方向は、同じであることが望ましい。
【０１１７】
また、屈曲領域１２において、第１及び第２の導電線１３，１４は、９０度を超える角度で折れ曲がることが望ましい。
【０１１８】
また、第１及び第２のダミーパターン１５，１６は、互いに対称に配置されることが望ましい。
【０１１９】
また、第１の延在領域１１内における第１及び第２の導電線１３，１４との間のスペースａと、第１及び第２のダミーパターン１５，１６（斜線部）との間のスペースｂは、等しいことが望ましい（ａ＝ｂ）。
【０１２０】
第１及び第２のコンタクトパッド１５，１６と第１及び第２のダミーパターン１５，１６は、接触しないことが望ましい（ｃ＞０）。
【０１２１】
また、第１及び第２のコンタクトパッド１７，１８と第１及び第２のダミーパターン１５，１６は、接触しない場合もある。この場合、第１及び第２のダミーパターン１５，１６は、屈曲領域１２における第１及び第２の導電線１３，１４と第１及び第２のコンタクトパッド１７，１８の間の領域に形成される。
【０１２２】
また、第１及び第２のダミーパターン１５，１６は、屈曲領域１２内の第１及び第２の導電線１３，１４に沿って配置されることが望ましい。
【０１２３】
つまり、屈曲領域１２内における第１及び第２の導電線１３，１４に対して、一定の間隔を保って、平行に延在しても良い。
【０１２４】
例えば、図５１に示すように、屈曲領域１２内の第１及び第２の導電線１３，１４が直角に曲がる場合、第１及び第２のダミーパターン１５，１６は、屈曲領域１２内の第１及び第２の導電線１３，１４に対してＡ[ｎｍ]の間隔を保った状態で、直角に曲がることが望ましい。図１８及び図２６の平面図から解るように、第１の側壁層２０ａと第２のレジスト層２６を重ねて矩形パターン２２を形成し、第２の導電線１３，１４は矩形パターン２２の側面を用いた第２の側壁２２ａを用いて形成している。そのため、屈曲領域１２内の第１及び第２の導電線１３，１４に対してＡ[ｎｍ]の間隔を保った状態で、直角に曲げる形状になる時が、加工マージンが最も大きくなる。
【０１２５】
さらに、第１及び第２のダミーパターン１５，１６は、図３Ｂに示すように、部分的に接触しても良い。
【０１２６】
ただし、第１及び第２のダミーパターン１５，１６同士が接触する場合、第１及び第２のダミーパターン１５，１６は、第１及び第２の導電線１３，１４から隔離されている必要がある。
【０１２７】
以上より、第１の実施例によれば、第１及び第２の導電線１３，１４から成る屈曲領域１２の付近に、第１及び第２のダミーパターン１５，１６を配置することで、ドライエッチングのデポ物が、屈曲領域１２内の第１及び第２の導電線１３，１４の表面に再付着（リデポジション）することで、屈曲領域内の第１及び第２の導電線１３，１４がショートあるいは接近することを防ぐ。
【０１２８】
即ち、マルチ・パターニング法を用いる場合でも、ラインアンドスペースパターンのピッチからピッチが広くなる配線パターンのピッチが広くなる付近に、ダミーパターンを配置することができる。その結果、ドライエッチングのデポ物を遮ることができる。したがって、マルチ・パターニング法を用いる場合でも、ピッチが広くなる部分付近で、隣接配線がショートすること及び接近することを防ぐことができる。
【０１２９】
尚、ダミーパターンの形状が異なっている場合でも、同様の効果を得ることができる。
【０１３０】
ダミーパターンの形状は、コンタクトパッドに接続されたリングパターン、例えば、Ｃ字の形状、逆Ｌ字などの鍵状の形状、楕円、長方形などである。
【０１３１】
ダミーパターンとコンタクトパッドとの接続関係は、矩形パターン２２Ｋ内に形成される第３のレジスト層２８の第２の方向の長さで、決定することができる。
【０１３２】
以下、ダミーパターンの形状を、例を挙げて説明する。
【０１３３】
[ダミーパターンの第１の例]  
図５６は、ダミーパターンの第１の例を示す平面図の一例である。
【０１３４】
本例では、コンタクトパッドとダミーパターンは、互いに接触し、尚且つ、長方形のリングパターンの一部は、欠落している。例えば、図３８に示すように、ダミーパターン領域内の第２及び第３の開口部２７ａ、２７ｂに形成した第２の側壁２２ａを有するリングパターンに、矩形パターン２２Ｋ内の第３のレジスト層２８を接触させる場合、リングパターンと第３のレジスト層２８との間の第２の芯材２２は、第３のレジスト層２８によって完全に覆われる。そのため、第２の芯材２２を除去する工程の時に、リングパターンと第３のレジスト層２８との間の芯材２２は、除去されない。その結果、図４２及び図５１に示すように、ダミーパターンとコンタクトパターンは、第２の芯材２２によって接続される。
【０１３５】
さらに、例えば、図４６に示すように、矩形パターン２２Ｋ内の第４のレジスト層２９に設けたスリットの開口部に、リングパターン内で切断したい部分を露出させることによって、ダミーパターンの一部を欠落させることができる。
【０１３６】
[ダミーパターンの第２の例]  
図５７は、ダミーパターンの第２の例を示す平面図の一例である。
【０１３７】
本例でも、ダミーパターンの第１の例と同様に、コンタクトパッドとダミーパターンは、互いに接触し、尚且つ、長方形のリングパターンの一部は、欠落している。
【０１３８】
さらに、コンタクトパッドの一部は、凹曲面を有している。
【０１３９】
例えば、図３８に示すように、ダミーパターン領域内の第２及び第３の開口部２７ａ、２７ｂに形成した第２の側壁２２ａを有するリングパターンの境界と、矩形パターン２２Ｋ内の第３のレジスト層２８の境界を接触させる場合である。
【０１４０】
さらに、図５６の例と同様に、ダミーパターンの一部を欠落することにより、図５７に示すようなパターンを形成することができる。
【０１４１】
[ダミーパターンの第３の例]  
図５８は、ダミーパターンの第３の例を示す平面図の一例である。
【０１４２】
本例では、ダミーパターンの第１及び第２の例とは異なり、コンタクトパッドとダミーパターンは、隔離されており、尚且つ、リングパターンは、完全な長方形のリング形状を有している。例えば、図３８に示す平面図において、ダミーパターン領域内の第２及び第３の開口部２７ａ、２７ｂに形成した第２の側壁２２ａを有するリングパターンに、矩形パターン２２Ｋ内の第３のレジスト層２８を接触させない場合、リングパターンと第３のレジスト層２８との間の第２の芯材２２は、露出する。そのため、第２の芯材２２を除去する工程の時に、リングパターンと第３のレジスト層２８との間に露出している第２の芯材２２が除去される。その結果、ダミーパターンとコンタクトパターンを、隔離することができる。
【０１４３】
さらに、例えば、図４６に示すように、矩形パターン２２Ｋ内の第４のレジスト層２９に設けた第２の方向に延在するスリットの開口部に、リングパターンを露出させない場合、リングパターンは、第４のレジスト層２９によって完全に覆われる。そのため、矩形パターン２２Ｋ内の第２の芯材２２及び第２の側壁層２２ａをパターンカットする工程の時に、リングパターンは、切断されない。その結果、図５１に示すように、ダミーパターンの形状は、略長方形のリングパターンとなる。
【０１４４】
[ダミーパターンの第４の例]  
図５９は、ダミーパターンの第４の例を示す平面図の一例である。
【０１４５】
本例でも、ダミーパターンの第３の例と同様に、コンタクトパッドとダミーパターンは、隔離されており、尚且つ、長方形のリングパターンの一部は、欠落している。
【０１４６】
図５８の例と同様に、ダミーパターンとコンタクトパターンを、隔離し、図５６、５７の例と同様に、ダミーパターンの一部を欠落することにより、図５９に示すようなパターンを形成することができる。
【０１４７】
［適用例］
上述の製造方法により形成された、ダミーパターンと、コンタクトパッドは、半導体装置の配線パターン、例えばＮＡＮＤフラッシュメモリ内のメモリセルアレイＭＣの配線パターンに適用することができる。
【０１４８】
例えば、実施例で説明したダミーパターンと、コンタクトパッドを含むフックアップ領域は、メモリセルアレイＭＣ内のＮＡＮＤブロックを構成しているワード線の引き出し領域に対応する。
【０１４９】
図６０は、ワード線の引き出し領域の配線パターンを示す図の一例である。
【０１５０】
本例は、上述の実施例のフックアップ領域ＦＵ内のパターンが、メモリセルアレイＭＣの片側のみに存在し、且つ、１つのＮＡＮＤブロックＢＫに対応する例である。
【０１５１】
図６１は、ワード線の引き出し領域の配線パターンを示す図の一例である。
【０１５２】
本例は、上述の実施例のフックアップ領域ＦＵ内のパターンが、メモリセルアレイＭＣの片側のみに存在し、且つ、２つのＮＡＮＤブロックＢＫに対応する例である。
【０１５３】
図６２は、ワード線の引き出し領域の配線パターンを示す図の一例である。
【０１５４】
本例は、上述の実施例のフックアップ領域ＦＵ内のパターンが、メモリセルアレイＭＣの両側に存在し、且つ、１つのＮＡＮＤブロックＢＫに１つのフックアップ領域ＦＵが対応する例である。
【０１５５】
図６３は、ワード線の引き出し領域の配線パターンを示す図の一例である。
【０１５６】
本例は、上述の実施例のフックアップ領域ＦＵ内のパターンが、メモリセルアレイＭＣの両側に存在し、且つ、１つのＮＡＮＤブロックＢＫに１つのフックアップ領域ＦＵが対応する例である。
【０１５７】
ただし、図６２の場合と異なり、フックアップ領域ＦＵは、奇数番目のＮＡＮＤブロックＢＫ１及びＢＫ３に対応するフックアップ領域ＦＵ１と、偶数番目のＮＡＮＤブロックＢＫ２及びＢＫ４に対応するフックアップ領域ＦＵ２を有する。
【０１５８】
ここで、ＮＡＮＤフラッシュメモリを説明する。
【０１５９】
図６４は、ＮＡＮＤフラッシュメモリの主要部を示すブロック図の一例である。
【０１６０】
メモリセルアレイ１００は、複数のブロックＢＬＫ１，・・・，ブロックＢＬＫｉを有する。
【０１６１】
図６５は、１つのブロックＢＬＫｉの等価回路図の一例を示している。
【０１６２】
１つのブロックＢＬＫｉは、Ｘ方向（ロウ方向）に並んだ複数のメモリセルユニットＣＵを含んでいる。１つのブロックＢＬＫｉ内に、例えば、ｑ個のメモリセルユニットＣＵが設けられている。
【０１６３】
１つのメモリセルユニットＣＵは、複数（例えば、ｐ個）のメモリセルＭＣ１〜ＭＣｐから形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ１〜ＭＣｐの電流経路が、Ｙ方向（カラム方向）に沿って直列接続されている。
【０１６４】
メモリセルユニットＣＵの一端（ソース側）、すなわち、ソース側セレクトトランジスタＳＴＳの電流経路の一端に、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。
【０１６５】
尚、１つのメモリセルユニットＣＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ１〜ＭＣｐを区別しない場合には、メモリセルＭＣと表記する。また、ソース側及びドレイン側のセレクトトランジスタＳＴＤ，ＳＴＳを区別しない場合には、セレクトトランジスタＳＴと表記する。
【０１６６】
メモリセルＭＣは、電荷の保持が可能な電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルＭＣは、電荷蓄積層内の電荷量に応じて、トランジスタのしきい値が変化する。メモリセルＭＣは、記憶すべきデータとトランジスタのしきい値電圧とが対応づけられている。
【０１６７】
Ｙ方向に隣接する２つのメモリセルＭＣは、ソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。
【０１６８】
ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ１のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタＳＴＤのソースは、メモリセルＭＣｐのドレインに接続されている。ドレイン側セレクトトランジスタＳＴＤのドレインは、１本のビット線ＢＬｑに接続されている。ブロックＢＬＫｉに割り付けられるビット線ＢＬ１〜ＢＬｑの本数は、ブロックＢＬＫｉ内のメモリセルユニットＣＵの個数と同じである。
【０１６９】
ワード線ＷＬ１〜ＷＬｐはＸ方向に延在し、各ワード線ＷＬ１〜ＷＬｐはＸ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＣＵにおいて、ワード線ＷＬ１〜ＷＬｐの本数は、１つのメモリセルストリング内のメモリセルの個数（ｐ個）と、同じである。
【０１７０】
ドレイン側セレクトゲート線ＳＧＤＬはＸ方向に延在し、Ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはＸ方向に延び、Ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。
【０１７１】
以下では、各ワード線ＷＬ１〜ＷＬｐを区別しない場合には、ワード線ＷＬと表記し、各ビット線ＢＬ１〜ＢＬｑを区別しない場合には、ビット線ＢＬと表記する。また、ソース側及びドレイン側のセレクトゲート線ＳＧＳＬ，ＳＧＤＬを区別しない場合には、セレクトゲート線ＳＧＬと表記する。
【０１７２】
ロウ制御回路（例えば、ワード線ドライバ）１０１は、メモリセルアレイ１００のロウを制御する。ロウ制御回路１０１は、アドレスバッファ１０２からのアドレス信号に基づいて、選択されたメモリセルにアクセスするために、ワード線ＷＬを駆動する。
【０１７３】
カラムデコーダ１０３は、アドレスバッファ１０２からのアドレス信号に基づいて、メモリセルアレイ１００のカラムを選択し、選択されたビット線ＢＬを駆動する。
【０１７４】
センスアンプ１０４は、ビット線ＢＬの電位変動を、検知及び増幅する。また、センスアンプ１０４は、メモリセルアレイ１００から読み出されたデータ及びメモリセルアレイ１００に書き込むデータを、一時的に保持する。
【０１７５】
ウェル・ソース線電位制御回路１０５は、メモリセルアレイ１００内のウェル領域の電位及びソース線ＳＬの電位を制御する。
【０１７６】
電位生成回路１０６は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、ワード線ＷＬに印加される電圧を生成する。また、電位生成回路１０６は、例えば、セレクトゲート線ＳＧＬ、ソース線ＳＬ及び半導体基板内のウェル領域に印加する電位も生成する。電位生成回路１０６によって生成された電位は、ロウ制御回路１０１に入力され、選択ワード線及び非選択ワード線ＷＬ、セレクトゲート線ＳＧＬにそれぞれ印加される。
【０１７７】
データ入出力バッファ１０７は、データの入出力のインターフェイスとなる。データ入出力バッファ１０７は、入力された外部からのデータを、一時的に保持する。データ入出力バッファ１０７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータを外部へ出力する。
【０１７８】
コマンドインターフェイス１０８は、データ入出力バッファ７に入力されるデータがコマンドデータ（コマンド信号）であるか否かを判断する。データ入出力バッファ１０７に入力されるデータがコマンドデータを含む場合、コマンドインターフェイス１０８は、コマンドデータをステートマシーン１０９に転送する。
【０１７９】
ステートマシーン１０９は、外部からの要求に応じて、フラッシュメモリ内の各回路の動作を制御する。
【０１８０】
以上のＮＡＮＤフラッシュメモリにおいても、例えば、ワード線ＷＬのフックアップ領域内の隣接配線のショート及び隣接配線の接近は、本実施例に係わるダミーパターンを設けることにより、解消される。
【０１８１】
即ち、ワード線ＷＬが露光限界以下の幅を有するラインアンドスペースパターンを有する場合でも、半導体装置の信頼性を損なうことがない。
【０１８２】
［むすび］  
以上、実施形態によれば、隣接配線のショート及び隣接配線の接近を防ぐことができる。
【０１８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８４】
１１：第１の延在領域、１２：屈曲領域、１３：第１の導電線、１４：第２の導電線、１５：第１のダミーパターン、１６：第２のダミーパターン、１７：第１のコンタクトパッド、１８：第２のコンタクトパッド、１９：第１のレジスト層、２０：第１の芯材、２０ａ：第１の側壁層、２１：ハードマスク、２２：第２の芯材、２２ａ：第２の側壁層、２３：配線層、２４：絶縁層、２５：基板、２６：第２のレジスト層、２７：第１の開口部、２７ａ：第２の開口部、２７ｂ：第３の開口部、２８：第３のレジスト層、２９：第４のレジスト層、Ｌ／Ｓ：ラインアンドスペースパターン、Ａ：ハーフピッチ、α、β、γ：露光の最小寸法、a〜ｅ：仕上がり寸法
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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