(57)【要約】【課題】  ストアとリコールが容易かつ安定な不揮発性フリップフロップを提供する。【解決手段】  揮発性フリップフロップ部１＿１のインバータ２０５の出力ノードＤＳとノードＳＬとの間にダイオードＤ１、Ｄ２からなる閾素子と抵抗変化型素子２１０を直列に介挿する。また、インバータ２０６の出力ノードＤＳｎとノードＳＬとの間にダイオードＤ３、Ｄ５からなる閾素子と抵抗変化型素子２０９を直列に介挿する。ストア時は、電源電圧およびノードＳＬの基準電圧の設定により閾素子をＯＮさせる。すると、スレーブラッチ部１Ｓ＿１の記憶データに応じた大小関係が抵抗変化型素子２１０および２０９の各抵抗値間に生じる。リコール時は、揮発性フリップフロップ部１＿１の電源電圧を立ち上げる。この結果、抵抗変化型素子２１０および２０９の抵抗値の大小関係に応じた高低関係がインバータ２０５および２０６の各出力電圧に生じる。【選択図】図１
2015035653.tif 000002
【特許請求の範囲】
【請求項１】
マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、
不揮発性記憶部とを有し、
前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと基準電圧ノードとの間に直列に介挿された第１の抵抗変化型素子および双方向の第１の閾素子と、前記第２のインバータの出力ノードと前記基準電圧ノードとの間に直列に介挿された第２の抵抗変化型素子および双方向の第２の閾素子とを具備することを特徴とする不揮発性フリップフロップ。
【請求項２】
前記第１および第２の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載の不揮発性フリップフロップ。
【請求項３】
前記第１および第２の閾素子の各々は、逆並列接続された２個のダイオードにより構成されていることを特徴とする請求項１または２に記載の不揮発性フリップフロップ。
【請求項４】
前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２の閾素子がＯＮになるように、前記揮発性フリップフロップ部の電源電圧および前記基準電圧ノードの基準電圧が設定されることにより、前記第１および第２のインバータの各出力ノードから前記第１および第２の抵抗変化型素子を各々介して互いに逆極性の電流が前記基準電圧ノードに向けて流れ、前記第１および第２の抵抗変化型素子の抵抗値の高低関係が前記第１および第２のインバータの各出力電圧の高低関係に対応した高低関係とされることを特徴とする請求項１〜３のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項５】
前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記揮発性フリップフロップ部に対する電源電圧が前記第１および第２の閾素子がＯＮとなる電圧まで立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項１〜４のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項６】
前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項１〜５のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項７】
前記揮発性フリップフロップ部に対する電源電圧の遮断を行う前に、前記揮発性フリップフロップ部から前記不揮発性記憶部へデータを書き込むストア動作を行うことを特徴とする請求項６に記載の不揮発性フリップフロップ。
【請求項８】
揮発性ラッチ部と、不揮発性記憶部とを有し、
前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して入力データを前記第１および第２のインバータにより保持するものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと基準電圧ノードとの間に直列に介挿された第１の抵抗変化型素子および双方向の第１の閾素子と、前記第２のインバータの出力ノードと前記基準電圧ノードとの間に直列に介挿された第２の抵抗変化型素子および双方向の第２の閾素子とを具備することを特徴とする不揮発性ラッチ。
【請求項９】
前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、
前記揮発性ラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記第１および第２のインバータが前記入力データの供給元から遮断され、前記第１および第２の閾素子がＯＮになるように、前記揮発性ラッチ部の電源電圧および前記基準電圧ノードの基準電圧が設定されることにより、前記第１および第２のインバータの各出力ノードから前記第１および第２の抵抗変化型素子を各々介して互いに逆極性の電流が前記基準電圧ノードに向けて流れ、前記第１および第２の抵抗変化型素子の抵抗値の高低関係が前記第１および第２のインバータの各出力電圧の高低関係に対応した高低関係とされることを特徴とする請求項８に記載の不揮発性ラッチ。
【請求項１０】
前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、
記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記第１および第２のインバータが前記入力データの供給元から遮断され、前記揮発性ラッチ部に対する電源電圧が前記第１および第２の閾素子がＯＮとなる電圧まで立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項８に記載の不揮発性ラッチ。
【請求項１１】
請求項１〜７のいずれか１の請求項に記載の不揮発性フリップフロップを複数設け、各不揮発性フリップフロップに対して共通のクロックを与え、かつ、先行する不揮発性フリップフロップの出力データが後続の不揮発性フリップフロップに入力データとして与えられるように各不揮発性フリップフロップ間を接続したことを特徴とするシフトレジスタ。
【請求項１２】
請求項１〜７のいずれか１の請求項に記載の不揮発性フリップフロップまたは請求項８〜１０のいずれか１の請求項に記載の不揮発性ラッチを複数設け、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチに共通のクロックを与えたことを特徴とするレジスタ。
【請求項１３】
カウント値を記憶するための手段として、請求項１〜７のいずれか１の請求項に記載の不揮発性フリップフロップを用いたことを特徴とするカウンタ。
【請求項１４】
第１メタル層からなる第１および第２の配線と、
第２メタル層からなる第３および第４の配線と、
第３メタル層からなる第５の配線と、
前記第１の配線と前記第３の配線との間に並列に介挿された逆極性の第１および第２のダイオードと、
前記第２の配線と前記第４の配線との間に並列に介挿された逆極性の第３および第４のダイオードと、
前記第３の配線と前記第５の配線との間に介挿された第１の抵抗変化型素子と、
前記第４の配線と前記第５の配線との間に介挿された第２の抵抗変化型素子と
を具備することを特徴とする不揮発性メモリ素子。
【請求項１５】
第１メタル層からなる第１および第２の配線と、
第２メタル層からなる第３および第４の配線と、
第３メタル層からなる第５の配線と、
前記第１の配線と前記第３の配線との間に並列に介挿された第１の抵抗変化型素子と、
前記第２の配線と前記第４の配線との間に並列に介挿された第２の抵抗変化型素子と、
前記第３の配線と前記第５の配線との間に並列に介挿された逆極性の第１および第２のダイオードと、
前記第４の配線と前記第５の配線との間に並列に介挿された逆極性の第３および第４のダイオードと
を具備することを特徴とする不揮発性メモリ素子。
【請求項１６】
第１メタル層からなる第１および第２の配線と、
第２メタル層からなる第３および第４の配線と、
第３メタル層からなる第５の配線とを有し、
前記第２の配線と前記第３の配線との間に第１のダイオードが介挿され、
前記第１の配線と前記第４の配線との間に半導体基板の深さ方向に沿ったＰ層およびＮ層の並びが前記第１のダイオードと同じである第２のダイオードが介挿され、
前記第１の配線はビアを介して前記第３の配線と接続され、
前記第２の配線はビアを介して前記第４の配線と接続され、
前記第４の配線と前記第５の配線との間に抵抗変化型素子が介挿されたことを特徴とする不揮発性メモリ素子。
【請求項１７】
第１メタル層からなる第１および第２の配線と、
第２メタル層からなる第３、第４および第５の配線とを有し、
前記第２の配線と前記第３の配線との間に第１のダイオードが介挿され、
前記第１の配線と前記第４の配線との間に半導体基板の深さ方向に沿ったＰ層およびＮ層の並びが前記第１のダイオードと同じである第２のダイオードが介挿され、
前記第１の配線はビアを介して前記第３の配線と接続され、
前記第２の配線はビアを介して前記第４の配線と接続され、
前記第２の配線と前記第５の配線との間に抵抗変化型素子が介挿されたことを特徴とする不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型素子を利用した不揮発性メモリ素子、不揮発性フリップフロップおよび不揮発性ラッチに関する。
【背景技術】
【０００２】
ＬＳＩでは、トランジスタの微細化が進むにつれ、サブスレッショルドリーク電流だけではなく、ゲートリークも増加する傾向となってきている。また、これらのリーク電流は、ＬＳＩの高密度化が進むに連れて増加する。従って、ＬＳＩ全体の消費電流が増加することとなる。そこで、消費電流を下げるために低電圧化、ゲーティッドクロック化などさまざまな消費電流削減策が行われてきた。さらなる低消費電力化を目指すには、動作しないブロックの電源遮断を行い、必要な時に電源を入れるといった方法が考えられている。しかしながら、ＬＳＩに用いられているラッチやフリップフロップ等の記憶素子は、揮発性の記憶素子であり、電源を遮断すると記憶情報が消えてしまう問題がある。
【０００３】
そこで、ラッチやフリップフロップ等に強誘電体キャパシタからなる不揮発性記憶素子を追加した集積回路が提案されている（例えば特許文献１参照）。しかし、不揮発性記憶素子として強誘電体キャパシタを用いると、微細化により読み出しマージンが低下する問題がある。
【０００４】
不揮発性記憶素子としては、強誘電体キャパシタの他に抵抗変化型素子がある。図２６（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図２６（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２６（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２６（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図２６（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。
【０００５】
図２７は、図２６（ａ）および（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図２７に示す例では、半導体基板に図２６（ａ）および（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、スルーホールと第１層メタル配線１Ｍとを介して書込電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介してソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。
【０００６】
そして、特許文献２には、このようなＭＴＪ素子を用いて、書き換え可能な不揮発性ラッチおよびフリップフロップを構成する提案がある。図２８は、この特許文献２の図１に示された不揮発性ラッチを示す回路図である。図２８では、トランスファゲートＴＭＧ１およびＴＭＧ２とＮＯＲゲート１０および２０とにより周知のラッチが構成されている。そして、ＮＯＲゲート１０のＰチャネルトランジスタ１１のソースにＭＴＪ素子Ｒ１の一端が、ＮＯＲゲート２０のＰチャネルトランジスタ２１のソースにＭＴＪ素子Ｒ２の一端が接続されており、このＭＴＪ素子Ｒ１およびＲ２の他端同士の接続点と電源Ｖｄｄとの間にＰチャネルトランジスタＴｒ１が介挿されている。また、Ｐチャネルトランジスタ１１とＭＴＪ素子Ｒ１との接続点にはトランスファゲートＴＭＧ３を介してデータＤが与えられるようになっており、Ｐチャネルトランジスタ２１とＭＴＪ素子Ｒ２との接続点にはトランスファゲートＴＭＧ４を介してデータＤＢが与えられるようになっている。さらにＰチャネルトランジスタ１１およびＭＴＪ素子Ｒ１の接続点と電源Ｖｄｄとの間にはＰチャネルトランジスタＴｒ２が介挿され、Ｐチャネルトランジスタ２１およびＭＴＪ素子Ｒ２の接続点と電源Ｖｄｄとの間にはＰチャネルトランジスタＴｒ３が介挿されている。
【０００７】
以上の構成において、入力データＤおよびＤＢをＭＴＪ素子Ｒ１およびＲ２に書き込む場合、ＰチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２をＯＦＦとし、Ｎチャネルトランジスタ１３、２３をＯＮにする。これにより、入力データＤおよびＤＢの値に応じてＭＴＪ素子Ｒ１およびＲ２にそれぞれ反対方向の電流が流れ、ＭＴＪ素子Ｒ１およびＲ２はそれぞれ異なった抵抗値へと変化する。この抵抗値はＭＴＪ素子の不揮発性により保持されるため、このラッチの電源を遮断してもデータが失われることはない。
【０００８】
記憶させたデータを読み出す操作は、電源を投入した後、１）プリチャージ動作、２）読み出し動作の２段階で行う。
【０００９】
まず１）プリチャージする場合は、ＰチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２をＯＦＦ、Ｎチャネルトランジスタ１３、２３をＯＮにする。これにより、ＮＯＲゲート１０、２０の出力信号は“０”となりクロスカップルされたＮＯＲゲート１０および２０の両方のノードＡ、Ｂはどちらも等しく、“０”にプリチャージされる。
【００１０】
続いて２）読み出し動作として、制御信号ＮＶ＿ＲＷだけ“１”から“０”へと状態変化させる。するとクロスカップルされたＮＯＲゲート１０、２０はクロスカップルされたインバータの動作をし、ＭＴＪ素子Ｒ１、Ｒ２の抵抗値に応じた遅延の差によりクロスカップルされたＮＯＲゲート１０、２０のノードＡ、Ｂの値が“１”かまたは“０”に決定される。このノードＡ、Ｂの値が記憶させた状態Ｑ、ＱＢに相当することになる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−８８４６９号公報
【特許文献２】特開２００８−８５７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上述した特許文献２に開示された不揮発性ラッチでは、ＮＯＲゲート１０および２０とトランスファゲートＴＭＧ１およびＴＭＧ２からなるラッチ部に記憶されたデータＱおよびＱＢを直接的にＭＴＪ素子Ｒ１およびＲ２に書き込むことができない。ラッチ部のデータＱおよびＱＢをＭＴＪ素子Ｒ１およびＲ２に書き込むためには、このデータＱおよびＱＢを読み出して、その後、トランスファゲートＴＭＧ３およびＴＭＧ４に与える必要がある。従って、揮発性のラッチ部に記憶されたデータをＭＴＪ素子Ｒ１およびＲ２に書き込むストア動作を行わせるための制御が複雑になるという問題がある。また、特許文献２に開示された不揮発性ラッチでは、ＭＴＪ素子Ｒ１およびＲ２に記憶されたデータを読み出して揮発性のラッチ部に保持させるリコール動作を行う際に、まず、信号ＮＶ＿ＲＷをＨレベルとして、ノードＢとノードＡを０Ｖにプリチャージする。その後、信号ＮＶ＿ＲＷをＬレベルとしてＰチャネルトランジスタ１２および２２をＯＮさせ、ＭＴＪ素子Ｒ１およびＲ２に記憶されたデータの読み出しを行わせる。その際に、クロスカップルしているＰチャネルトランジスタ１１および２１の閾値のバラツキの影響により、ノードＡおよびＢの挙動が不安定となり、ＭＴＪ素子Ｒ１およびＲ２の抵抗値の大小関係を反映した適切なデータが揮発性ラッチ部に保持されない可能性がある。さらには、特許文献２の不揮発性ラッチでは、出力ノードＱおよび出力ノードＱＢの負荷容量に対しては言及していないが、実際には、出力ノードＱおよびＱＢには、大きな容量が介在しており、また、使われ方によっては、出力ノードＱと出力ノードＱＢとで負荷容量がアンバランスになることが想定される。このような場合には、リコール動作が不安定になることが懸念される。このように特許文献２の不揮発性ラッチは、ストア動作を行わせるための制御が複雑であり、リコール動作が不安定になる問題があった。また、特許文献２の不揮発性ラッチは、ストアおよびリコールの際にＭＴＪ素子Ｒ１およびＲ２に流す電流を適正化するための手段を有していないため、誤書き込みや誤読み出しを有効に防止することができないという問題があった。
【００１３】
この発明は以上説明した事情に鑑みてなされたものであり、その第１の目的は、揮発性記憶部から不揮発性記憶部へ記憶データを書き込むストアと、不揮発性記憶部の記憶データを読み出して揮発性記憶部に記憶させるリコールの動作を容易かつ安定に行わせることができる不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。また、この発明の第２の目的は、不揮発性フリップフロップおよび不揮発性ラッチにおいて、素子の特性ばらつきの影響により誤書き込み、誤読み出しが発生するのを防止することにある。また、この発明の第３の目的は、少ない素子数（あるいは少ない所要面積）により実現可能な高速かつ高性能の不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。
【課題を解決するための手段】
【００１４】
この発明は、マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、不揮発性記憶部とを有し、前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、前記不揮発性記憶部は、前記第１のインバータの出力ノードと基準電圧ノードとの間に直列に介挿された第１の抵抗変化型素子および双方向の第１の閾素子と、前記第２のインバータの出力ノードと前記基準電圧ノードとの間に直列に介挿された第２の抵抗変化型素子および双方向の第２の閾素子とを具備することを特徴とする不揮発性フリップフロップを提供する。
【００１５】
この発明では、電源電圧と基準電圧ノードの基準電圧の設定により、第１および第２の閾素子をＯＦＦさせ、不揮発性記憶部をスレーブラッチ部から切り離し、揮発性フリップフロップ部を通常のフリップフロップとして動作させることができる。従って、通常のフリップフロップと同様に高速動作させることが可能である。
【００１６】
また、この発明では、電源電圧と基準電圧ノードの基準電圧の設定により、第１および第２の閾素子をＯＮさせ、第１のインバータの出力電圧と第２のインバータの出力電圧との高低関係に応じた互いに逆極性の電流を第１および第２の抵抗変化型素子に流すことができる。この結果、第１および第２の抵抗変化型素子の抵抗値の大小関係が第１のインバータの出力電圧と第２のインバータの出力電圧との高低関係に対応した大小関係となる。このように本発明による不揮発性フリップフロップでは、第１および第２の抵抗変化型素子の抵抗値の大小関係をスレーブラッチ部に記憶されたデータに応じた大小関係とするストア動作を行うことができる。
【００１７】
また、この発明では、揮発性フリップフロップ部の電源電圧を立ち上げると、この電源電圧の立ち上がる過程において、第１および第２の閾素子がＯＮとなり、第１および第２のインバータの各出力ノードから第１および第２の各抵抗変化型素子に電流が各々流れる。その際、第１の抵抗変化型素子の抵抗値が第２の抵抗変化型素子の抵抗値よりも小さいと、第１のインバータの出力ノードから第１の抵抗変化型素子に流れる電流の方が第２のインバータの出力ノードから第２の抵抗変化型素子に流れる電流よりも多くなる。この結果、第２のインバータの出力電圧に比べて、第１のインバータの出力電圧の上昇により多くのブレーキが掛かり、第１のインバータの出力電圧がＬレベル、第２のインバータの出力電圧がＨレベルとなる。逆に第１の抵抗変化型素子の抵抗値が第２の抵抗変化型素子の抵抗値よりも大きいと、第１のインバータの出力電圧に比べて、第２のインバータの出力電圧の上昇により多くのブレーキが掛かり、第１のインバータの出力電圧がＨレベル、第２のインバータの出力電圧がＬレベルとなる。このように本発明による不揮発性フリップフロップでは、第１および第２の抵抗変化型素子の抵抗値の大小関係に応じたデータをスレーブラッチ部に記憶させるリコール動作を行うことができる。
【００１８】
また、この発明は、揮発性ラッチ部と、不揮発性記憶部とを有し、前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して入力データを前記第１および第２のインバータにより保持するものであり、前記不揮発性記憶部は、前記第１のインバータの出力ノードと基準電圧ノードとの間に直列に介挿された第１の抵抗変化型素子および双方向の第１の閾素子と、前記第２のインバータの出力ノードと前記基準電圧ノードとの間に直列に介挿された第２の抵抗変化型素子および双方向の第２の閾素子とを具備することを特徴とする不揮発性ラッチを提供する。
【００１９】
この不揮発性ラッチにおいても、本発明による不揮発性フリップフロップと同様なストア動作およびリコール動作が可能である。
【００２０】
この発明によれば、不揮発性記憶部にスイッチを設ける必要がなく、スイッチのＯＮ／ＯＦＦを制御するための信号線を配線する必要もない。従って、不揮発性記憶部の素子数および所要面積を少なくすることができる。また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済む。従って、面積が小さくて安価な不揮発性フリップフロップおよび不揮発性ラッチを実現することができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の各実施形態において使用する不揮発性メモリ素子の構成例を示す回路図である。
【図２】同不揮発性メモリ素子の電圧−電流特性を示す図である。
【図３】同不揮発性メモリ素子の動作を示す図である。
【図４】不揮発性メモリ素子の他の構成例を示す回路図である。
【図５】この発明の各実施形態において使用する不揮発性ラッチの構成例を示す回路図である。
【図６】同不揮発性ラッチの動作例を示す図である。
【図７】同不揮発性ラッチの他の動作例を示す図である。
【図８】この発明の第１実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図９】一般的なフリップフロップの構成例を示す回路図である。
【図１０】同実施形態による不揮発性フリップフロップの動作条件を示す図である。
【図１１】同実施形態による不揮発性フリップフロップのストア動作を示す図である。
【図１２】同実施形態による不揮発性フリップフロップのストア動作を示す図である。
【図１３】同実施形態による不揮発性フリップフロップの通常動作時およびストア動作時における各部の波形を示すタイムチャートである。
【図１４】同実施形態による不揮発性フリップフロップのリコール動作時における各部の波形を示すタイムチャートである。
【図１５】この発明の第２実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１６】同不揮発性フリップフロップの動作条件を示す図である。
【図１７】この発明の第３実施形態である不揮発性ラッチの構成を示す回路図である。
【図１８】この発明の第４実施形態である不揮発性ラッチの構成を示す回路図である。
【図１９】この発明の第５実施形態である不揮発性シフトレジスタの構成を示すブロック図である。
【図２０】この発明の第６実施形態である不揮発性レジスタの構成を示すブロック図である。
【図２１】この発明の第７実施形態である不揮発性カウンタの構成を示すブロック図である。
【図２２】この発明の第１〜第７実施形態において使用する不揮発性メモリ素子の構造を例示する図である。
【図２３】同不揮発性メモリ素子の他の構造を示す図である。
【図２４】同不揮発性メモリ素子の他の構造を示す図である。
【図２５】同不揮発性メモリ素子の他の構造を示す図である。
【図２６】ＭＴＪ素子の構成および動作を示す図である。
【図２７】ＭＴＪ素子を利用したメモリセルの断面構造を例示する図である。
【図２８】従来の不揮発性ラッチの構成例を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００２３】
＜不揮発性メモリ素子の構成および動作＞
図１はこの発明の各実施形態において使用する不揮発性メモリ素子の構成を示す回路図である。図１に示すように、不揮発性メモリ素子は、互いに逆並列接続されたダイオードＤ１およびＤ２からなる双方向の閾素子と抵抗変化型素子ＲとをノードＤＳよびＳＬ間に直列接続してなるものである。抵抗変化型素子Ｒとしては、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等に用いられるものと同様なバイポーラ型抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子ＲはＭＲＡＭに使用されるＭＴＪ素子である。そして、抵抗変化型素子ＲであるＭＴＪ素子のピン層はダイオードＤ１のアノードおよびダイオードＤ２のカソードの共通接続点に接続され、フリー層はノードＳＬに接続されている。
【００２４】
図２はダイオードＤ１およびＤ２からなる閾素子の電圧−電流特性を示す図である。この図２において、横軸は抵抗変化型素子Ｒおよび閾素子間のノードＶＮとノードＳＬとの間の電圧ＶＮ−ＳＬを示しており、縦軸はノードＶＮからノードＳＬに向けて流れる電流を示している。この例では、ダイオードＤ１およびＤ２の順方向電圧が閾素子の閾値電圧となる。ノードＶＮおよびＳＬ間の電圧の絶対値がこの閾値電圧（図示の例では約０．５Ｖ）以下の領域では、電流Ｉは０である。しかし、電圧ＶＮ−ＳＬが正であり、かつ、閾値電圧（この場合、ダイオードＤ２の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ２の順方向電流が流れる。また、電圧ＶＮ−ＳＬが負であり、かつ、その絶対値が閾値電圧（この場合、ダイオードＤ１の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ１の順方向電流が流れる。
【００２５】
図３は不揮発性メモリ素子の動作条件を示す図である。図３に示すように、“１”書き込みの場合は、ノードＤＳに１．０Ｖ、ノードＳＬに０Ｖを印加する。この場合、ダイオードＤ２がＯＮし、ノードＤＳおよびＶＮ間に略０．５Ｖの電圧が印加され、ノードＶＮおよびＳＬ間の抵抗変化型素子Ｒには略０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにピン層からフリー層に向かう逆方向の電流が流れて高抵抗となり、“１”が書き込まれた状態となる。一方、“０”書き込みの場合は、ノードＤＳに０Ｖ、ノードＳＬに１．０Ｖを印加する。この場合、ダイオードＤ１がＯＮし、ノードＤＳおよびＶＮ間に略−０．５Ｖの電圧が印加され、ノードＶＮおよびＳＬ間の抵抗変化型素子Ｒに略−０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにフリー層からピン層に向かう順方向の電流が流れ、低抵抗化し、“０”が書き込まれた状態となる。
【００２６】
データ読み出し動作では、例えばノードＤＳに０．５Ｖ、ノードＳＬに０Ｖが印加される。この場合、ダイオードＤ２がＯＮし、ノードＶＮおよびＳＬ間の抵抗変化型素子Ｒに正の微小電圧が印加される。このとき抵抗変化型素子Ｒに記憶されたデータに応じた電流がノードＤＳおよびＳＬ間に流れる。すなわち、抵抗変化型素子Ｒがデータ“０”を記憶しており、抵抗値が低い場合は、ノードＤＳおよびＳＬ間に流れる電流が大きくなり、抵抗変化型素子Ｒがデータ“１”を記憶しており、抵抗値が高い場合は、ノードＤＳおよびＳＬ間に流れる電流が小さくなる。不揮発性メモリ素子を不揮発性メモリに利用した場合には、この点を利用して抵抗変化型素子Ｒに記憶されたデータが読み出される。
【００２７】
図４は不揮発性メモリ素子の他の構成例を示す回路図である。図１に示す例では、ダイオードＤ１およびＤ２を逆並列接続したものにより閾素子を構成したが、この構成例ではツェナーダイオードＤＺにより閾素子を構成した。この構成例においても、ツェナーダイオードＤＺの降伏電圧をダイオードの順方向電圧である０．５Ｖ程度にすることにより図１に示すものと同様な効果が得られる。
【００２８】
＜不揮発性ラッチの構成および動作＞
図５はこの発明の各実施形態において使用する不揮発性ラッチの構成を示す回路図である。不揮発性ラッチは、揮発性ラッチ部１０に対し、上述した不揮発性メモリ素子（図１）を２個用いた不揮発性記憶部２０を接続してなるものである。
【００２９】
揮発性ラッチ部１０は、互いの出力信号を各々に対する入力信号とするクロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２を有する。図示の例では、クロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２は両方とも出力イネーブル状態となっており、データを保持している。
【００３０】
不揮発性記憶部２０において、逆並列接続されたダイオードＤ１およびＤ２からなる第１の閾値素子と第１の抵抗変化型素子Ｒ１は、クロックトインバータＣＫＩＮＶ１の出力ノードＤＳとノードＳＬとの間に直列に介挿されている。また、逆並列接続されたダイオードＤ３およびＤ４からなる第２の閾値素子と第２の抵抗変化型素子Ｒ２は、クロックトインバータＣＫＩＮＶ２の出力ノードＤＳｎとノードＳＬとの間に直列に介挿されている。
【００３１】
不揮発性ラッチに対する電源電圧ＶＤＤを切断するときは、それに先立って揮発性ラッチ部１０の記憶データを不揮発性記憶部２０に書き込むストア動作が行われる。このストア動作では、揮発性ラッチ部１０の電源電圧ＶＤＤを通常よりも高くして揮発性ラッチ部１０の記憶データを不揮発性記憶部２０に書き込む。また、電源投入時は、まず、不揮発性記憶部２０に記憶されたデータを揮発性ラッチ部１０に転送するリコール動作を行った後、揮発性ラッチ部１０を通常のラッチとして動作させる。
【００３２】
図６は図５に示す不揮発性ラッチの動作例を示す図である。この例では、不揮発性ラッチを通常のラッチとして動作させるために、電源電圧ＶＤＤを１．０Ｖ、ノードＳＬの基準電圧を０．５Ｖとする。この場合、不揮発性記憶部２０は、ＤＳ＝１．０Ｖ、ＤＳｎ＝０Ｖという状態またはＤＳ＝０Ｖ、ＤＳｎ＝１．０Ｖという状態のいずれかの状態になるが、いずれの状態においても、ダイオードＤ１およびＤ２からなる第１の閾素子とダイオードＤ３およびＤ４からなる第２の閾素子の両方がＯＦＦとなり、不揮発性記憶部２０が揮発性ラッチ部１０から切り離される。この状態において、揮発性ラッチ部１０は通常のラッチとして動作する。
【００３３】
不揮発性ラッチにストア動作を行わせる場合、電源電圧ＶＤＤを２．０Ｖ、ノードＳＬの基準電圧を１．０Ｖとする。この場合において、揮発性ラッチ部１０がデータ“１”を保持しており、ノードＤＳが２．０Ｖ、ノードＤＳｎが０Ｖであると、ノードＤＳおよびＳＬ間には１．０Ｖが印加され、ノードＤＳｎおよびＳＬ間には−１．０Ｖが印加され、第１および第２の閾素子の両方がＯＮとなる。そして、抵抗変化型素子Ｒ１にはピン層からフリー層に向かう逆方向電流が流れるため、抵抗変化型素子Ｒ１は“１”書き込みとなり、高抵抗となる。一方、抵抗変化型素子Ｒ２にはフリー層からピン層に向かう順方向電流が流れ、抵抗変化型素子Ｒ２は“０”書き込みとなり、低抵抗となる。
【００３４】
揮発性ラッチ部１０がデータ“０”を保持しており、ノードＤＳが０Ｖ、ノードＤＳｎが２．０Ｖであると、抵抗変化型素子Ｒ１にはフリー層からピン層に向かう順方向電流が流れ、抵抗変化型素子Ｒ１は、低抵抗で“０”が書き込まれた状態となる。また、抵抗変化型素子Ｒ２にはピン層からフリー層に向かう逆方向電流が流れ、抵抗変化型素子Ｒ２は、高抵抗で“１”が書き込まれた状態となる。
【００３５】
次に、不揮発性記憶部２０から揮発性ラッチ部１０へデータ転送を行うリコール動作について説明する。図６に示す例では、リコール動作を行わせるために、ノードＳＬに対する基準電圧を−０．３Ｖ〜−０．５Ｖの範囲の電圧とし、電源電圧ＶＤＤを０Ｖから１．０Ｖまで立ち上げる。ノードＳＬに負電圧を与えるのは、次の理由による。
【００３６】
まず、電源電圧ＶＤＤが立ち上がって、ノードＤＳおよびＤＳｎの電圧が上昇するときに、このノードＤＳおよびＤＳｎの電圧がクロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２を構成するＮチャネルトランジスタの閾値電圧を越えると、ＮチャネルトランジスタがＯＮし始める。
【００３７】
ここで、クロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２の各ＮチャネルトランジスタがＯＮすると、クロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２の各Ｐチャネルトランジスタから出力される各電流が抵抗変化型素子Ｒ１およびＲ２に流れず、各Ｎチャネルトランジスタに流れるため、抵抗変化型素子Ｒ１およびＲ２の抵抗値の大小関係の影響がクロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２の出力ノードＤＳおよびＤＳｎの電圧の変化となって現れず、リコール動作に支障が生じる。
【００３８】
そこで、ノードＤＳおよびＤＳｎの電圧が各Ｎチャネルトランジスタの閾値電圧ＶｔｈＮを越える前に、ノードＤＳおよびＳＬ間の電圧とノードＤＳｎおよびＳＬ間の電圧が閾素子の閾値電圧ＶＦ（＝０．５Ｖ）を越えてダイオードＤ２、Ｄ４がＯＮするように、ノードＳＬに−０．３Ｖ〜―０．５Ｖ程度の負電圧を与えるのである。
【００３９】
不揮発性記憶部２０が“１”を記憶しており、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっている場合、電源電圧ＶＤＤが０Ｖから１．０Ｖに徐々に変化すると、クロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２の各ＮチャネルトランジスタはＯＦＦしているので、ノードＤＳおよびＤＳｎがクロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２の各Ｐチャネルトランジスタを介して充電される。
【００４０】
ここで、ノードＳＬの電圧ＳＬが、ＶｔｈＮ−ＶＦ＝０．３Ｖ−０．５Ｖ＝−０．２Ｖより低い負電圧であると、クロックトインバータＣＫＩＮＶ１およびＣＫＩＮＶ２の各ＮチャネルトランジスタがＯＮする前に、抵抗変化型素子Ｒ１およびＲ２に電流が流れる。そして、この例では、ＳＬ＝−０．３Ｖとしている。従って、電源電圧ＶＤＤを０Ｖから徐々に立ち上げると、出力ノードＤＳ、ＤＳｎが０．２Ｖまで充電されたときに、ダイオードＤ２、Ｄ４がＯＮして抵抗変化型素子Ｒ１、Ｒ２に電流が流れる。このとき、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗になっていると、ノードＤＳおよびＤＳｎの電圧の関係がＤＳ＞ＤＳｎとなり、その後、電源電圧ＶＤＤがさらに高くなったときに、揮発性ラッチ部１０のノードＤＳがＨレベル（１．０Ｖ）、ノードＤＳｎがＬレベル（０Ｖ）となり、揮発性ラッチ部１０に“１”がラッチされる。
【００４１】
電源電圧ＶＤＤが１．０Ｖに立ち上がった後は、速やかにノードＳＬの基準電圧が０．５Ｖとされ、リコール動作が終了する。
【００４２】
このようにリコール動作が終了したら速やかにノードＳＬを０．５Ｖとするのが好ましいが、もし、比較的長い時間、ノードＳＬを−０．３Ｖのままにすると、抵抗変化型素子Ｒ１に電流が流れ続けて、抵抗変化型素子Ｒ１が“１”書き込み状態になる。しかしながら、この場合、もともと抵抗変化型素子Ｒ１は“１”書き込み状態であって高抵抗であったので、再書き込みがされることになり、特に問題はない。一方、低抵抗の抵抗変化型素子Ｒ２については、その接続先であるノードＤＳｎが０Ｖなので、誤書き込みは起きない。
【００４３】
不揮発性記憶部２０が“０”を記憶しており、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となっている場合のリコール動作は次のようになる。すなわち、この場合には揮発性ラッチ部１０のノードＤＳに低抵抗の抵抗変化型素子Ｒ１が接続され、ノードＤＳｎに高抵抗の抵抗変化型素子Ｒ２が接続されて電源電圧ＶＤＤが立ち上げられるので、リコール動作後、揮発性ラッチ部１０のノードＤＳはＬレベル、ノードＤＳｎはＨレベルとなり、揮発性ラッチ部１０に“０”がラッチされる。
【００４４】
図７は図５に示す不揮発性ラッチの他の動作例を示す図である。この例では、不揮発性ラッチを通常のラッチとして動作させるために、電源電圧ＶＤＤを０．５Ｖ、ノードＳＬの基準電圧を０Ｖとする。これにより、ダイオードＤ１およびＤ２からなる閾素子がＯＦＦとなり、不揮発性記憶部２０が揮発性ラッチ部１０から切り離される。この状態において、揮発性ラッチ部１０は通常のラッチとして動作する。ストア動作は、前掲図６と同様である。リコール動作では、ノードＳＬに対する基準電圧を−０．３Ｖ〜−０．５Ｖの範囲の電圧とし、電源電圧ＶＤＤを０Ｖから０．５Ｖまで立ち上げる。図６の動作例と異なり、このリコール動作では、通常動作時の電圧に電源電圧ＶＤＤを立ち上げるため、立ち上げ後に電源電圧ＶＤＤを変更する必要がない。
【００４５】
＜第１実施形態＞
図８は、この発明の第１実施形態である不揮発性フリップフロップ２００の構成を示す回路図である。また、図９は、通常のフリップフロップの構成例を示す回路図である。本実施形態による不揮発性フリップフロップの特徴の理解を容易にするため、まず、図９を参照し、通常のフリップフロップについて説明する。
【００４６】
図９に示すフリップフロップは、マスターラッチ部１００Ｍと、スレーブラッチ部１００Ｓと、クロックドライバ１００Ｃとを有する。ここで、クロックドライバ１００Ｃは、２段のインバータ１１１および１１２からなり、入力されるクロックＣＬＫと同じ論理値の内部クロックＣＫと、クロックＣＬＫを反転した内部クロック／ＣＫを出力する。マスターラッチ部１００Ｍは、クロックトインバータ１０１および１０３と、インバータ１０２により構成されている。スレーブラッチ部１００Ｓは、クロックトインバータ１０４および１０６と、インバータ１０５、１０７および１０８により構成されている。
【００４７】
このような構成において、クロックＣＬＫがＨレベルからＬレベルになると、内部クロックＣＫがＬレベル、内部クロック／ＣＫがＨレベルとなる。このため、クロックトインバータ１０１および１０６は入力信号を反転して出力する出力イネーブル状態となり、クロックトインバータ１０３および１０４は出力インピーダンスがハイインピーダンス（出力端子がフローティング）である出力ディセーブル状態となる。この結果、マスターラッチ部１００Ｍに入力データＤが取り込まれ、スレーブラッチ部１００Ｓでは、クロックＣＬＫがＬレベルになる前に取り込んだデータが保持される。次にクロックＣＬＫがＬレベルからＨレベルになると、内部クロックＣＫがＨレベル、内部クロック／ＣＫがＬレベルとなる。このため、クロックトインバータ１０３および１０４は出力イネーブル状態、クロックトインバータ１０１および１０６は出力ディセーブル状態となる。この結果、マスターラッチ部１００Ｍでは、クロックＣＬＫがＨレベルになる前に取り込んだデータが保持され、スレーブラッチ部１００Ｓではマスターラッチ部１００Ｍのインバータ１０２の出力データが取り込まれ、この取り込んだデータと同じ論理値のデータＱと、反対の論理値のデータ／Ｑがインバータ１０８および１０７から各々出力される。
【００４８】
本実施形態による不揮発性フリップフロップ２００は、図８に示すように、揮発性フリップフロップ部１＿１と、不揮発性記憶部２＿１と、制御ロジック部３＿１とを有する。ここで、揮発性フリップフロップ部１＿１は、マスターラッチ部１Ｍ＿１と、スレーブラッチ部１Ｓ＿１とにより構成されている。
【００４９】
マスターラッチ部１Ｍ＿１は、図９のフリップフロップのマスターラッチ部１００Ｍと同様な構成を有しており、入力データＤが入力されるクロックトインバータ２０１と、このクロックトインバータ２０１の出力信号を反転して出力するインバータ２０２と、出力イネーブル状態においてインバータ２０２の出力信号を反転してクロックトインバータ２０１の出力ノードとインバータ２０２の入力ノードとの接続点に出力するクロックトインバータ２０３とにより構成されている。
【００５０】
スレーブラッチ部１Ｓ＿１の構成は、図９のフリップフロップのスレーブラッチ部１００Ｓの構成と異なっている。このスレーブラッチ部１Ｓ＿１は、クロックトインバータ２０４、２０５および２０６と、ＮＡＮＤゲート２０７と、インバータ２０８とを有している。
【００５１】
クロックトインバータ２０４および２０６には、２相の内部クロックＣＫＳおよび／ＣＫＳが与えられる。また、クロックトインバータ２０５は、常に出力イネーブル状態となっており、クロックトインバータ２０４および２０６の各出力ノードの共通接続点の信号を反転してデータＤＳとして出力する。ここで、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルの場合、クロックトインバータ２０４が出力イネーブル状態、クロックトインバータ２０６は出力ディセーブル状態となる。この状態では、マスターラッチ部１００Ｍのインバータ２０２から出力されるデータＤＭがクロックトインバータ２０４により反転されてデータＤＳｎとなり、このデータＤＳｎがクロックトインバータ２０５により反転されてデータＤＳとなる。
【００５２】
また、内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルの場合、クロックトインバータ２０４が出力ディセーブル状態、クロックトインバータ２０６が出力イネーブル状態となる。この状態では、クロックトインバータ２０５および２０６は、マスターラッチ部１Ｍ＿１から切り離されてラッチを構成し、このラッチはマスターラッチ部１Ｍ＿１から切り離される前に書き込まれたデータを保持する。
【００５３】
ＮＡＮＤゲート２０７は、信号ＳＲＥＢがＨレベルである場合に、クロックトインバータ２０５の出力データＤＳを反転し、不揮発性フリップフロップ２００の出力信号／Ｑとして出力する。また、インバータ２０８は、この信号／Ｑを反転して、不揮発性フリップフロップ２００の出力信号Ｑとして出力する。一方、信号ＳＲＥＢがＬレベルである場合、クロックトインバータ２０５の出力データＤＳと無関係に、ＮＡＮＤゲート２０７は、不揮発性フリップフロップ２００の出力信号／ＱをＨレベルとし、インバータ２０８は、不揮発性フリップフロップ２００の出力信号ＱをＬレベルとする。なお、内部クロックＣＫＳおよび／ＣＫＳ、信号ＳＲＢは、制御ロジック部３＿１により生成される信号である。
以上が本実施形態におけるスレーブラッチ部１Ｓ＿１の構成の詳細である。
【００５４】
図９におけるスレーブラッチ部１００Ｓでは、マスターラッチ部１００Ｍから取り込んだデータを保持するためのラッチがインバータ１０５とクロックトインバータ１０６とにより構成されていた。これに対し、本実施形態におけるスレーブラッチ部１Ｓ＿１では、マスターラッチ部１Ｍ＿１から取り込んだデータＤＭを保持するためのラッチがクロックトインバータ２０５および２０６により構成されている。ここで、クロックトインバータ２０５および２０６は、出力インピーダンスや出力電流特性が互いに同じである。この点が図９におけるスレーブラッチ部１００Ｓと本実施形態におけるスレーブラッチ部１Ｓ＿１との相違点である。
【００５５】
次に不揮発性記憶部２＿１について説明する。不揮発性記憶部２＿１は、逆並列接続されたダイオードＤ１およびＤ２からなる第１の閾素子と第１の抵抗変化型素子２１０とを直列接続した第１の不揮発性メモリ素子を有する。また、不揮発性記憶部２＿１は、逆並列接続されたダイオードＤ３およびＤ４からなる第２の閾素子と第２の抵抗変化型素子２０９とを直列接続した第２の不揮発性メモリ素子を有する。第１の不揮発性メモリ素子において、ダイオードＤ１のカソードおよびダイオードＤ２のアノードは、クロックトインバータ２０５の出力ノードＤＳに接続されている。また、ダイオードＤ１のアノードおよびダイオードＤ２のカソードが共通接続されたノードＳＬＡには抵抗変化型素子２１０のピン層が接続され、抵抗変化型素子２１０のフリー層はノードＳＬに接続されている。また、第２の不揮発性メモリ素子において、ダイオードＤ３のカソードおよびダイオードＤ４のアノードは、クロックトインバータ２０６の出力ノードＤＳｎに接続されている。また、ダイオードＤ３のアノードおよびダイオードＤ４のカソードが共通接続されたノードＳＬＢには抵抗変化型素子２０９のピン層が接続され、抵抗変化型素子２０９のフリー層はノードＳＬに接続されている。図示の例において、第１および第２の抵抗変化型素子２１０および２０９は、ＭＴＪ素子である。なお、抵抗変化型素子２１０および２０９として、このようなＭＴＪ素子の他に、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ  Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。
【００５６】
次に制御ロジック部３＿１について説明する。ＮＡＮＤゲート２１２およびインバータ２１３は、クロックＣＬＫおよびイネーブル信号ＳＲＥＢに基づいて内部クロックＣＫおよび／ＣＫを発生する回路を構成している。この回路は、イネーブル信号ＳＲＥＢがＨレベルである場合に、クロックＣＬＫと同一論理値の内部クロックＣＫＳとクロックＣＬＫを反転した内部クロック／ＣＫＳを発生し、信号ＳＲＥＢがＬレベルである場合に、内部クロックＣＫＳをＨレベルに、内部クロック／ＣＫＳをＬレベルに固定する。
【００５７】
内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルである場合、マスターラッチ部１Ｍ＿１のクロックトインバータ２０１は出力ディセーブル状態、クロックトインバータ２０３は出力イネーブル状態となり、スレーブラッチ部１Ｓ＿１のクロックトインバータ２０４は出力イネーブル状態、クロックトインバータ２０６は出力ディセーブル状態となる。このため、マスターラッチ部１Ｍ＿１は入力データを取り込むことなくデータを保持する前データ保持状態、スレーブラッチ部１Ｓ＿１は入力データを取り込むスルー状態となる。一方、内部クロックＣＫがＬレベル、内部クロック／ＣＫがＨレベルである場合、マスターラッチ部１Ｍ＿１のクロックトインバータ２０１は出力イネーブル状態、クロックトインバータ２０３は出力ディセーブル状態となり、スレーブラッチ部１Ｓ＿１のクロックトインバータ２０４は出力ディセーブル状態、クロックトインバータ２０６は出力イネーブル状態となる。このため、マスターラッチ部１Ｍ＿１はスルー状態、スレーブラッチ部１Ｓ＿１は前データ保持状態となる。
【００５８】
図１０は本実施形態による不揮発性フリップフロップ２００の動作条件を示す図である。また、図１１および図１２は本実施形態においてスレーブラッチ部１Ｓ＿１の記憶データを不揮発性記憶部２＿１に書き込むストア動作を示す図である。また、図１３は通常動作およびストア動作における各部の波形を示すタイムチャートである。また、図１４は本実施形態において不揮発性記憶部２＿１の記憶データを読み出してスレーブラッチ部１Ｓ＿１に書き込むリコール動作が行われる場合の各部の波形を示すタイムチャートである。
【００５９】
不揮発性フリップフロップ２００を通常のフリップフロップとして動作させる場合、図１０および図１３に示すように、イネーブル信号ＳＲＥＢをＨレベルとする。また、図１３に示すように電源電圧ＶＤＤを１．０Ｖ、ノードＳＬの基準電圧を０．５Ｖとする。これによりダイオードＤ１〜Ｄ４がＯＦＦとなり、不揮発性記憶部２＿１がスレーブラッチ部１Ｓ＿１から切り離される。そして、イネーブル信号ＳＲＥＢをＨレベルであることから、クロックＣＬＫと同一論理の内部クロックＣＫＳと、クロックＣＬＫを反転させた内部クロック／ＣＫＳが発生する。この結果、不揮発性フリップフロップ２００は通常のフリップフロップとして動作する。
【００６０】
スレーブラッチ部１Ｓ＿１の記憶データＤＳを不揮発性記憶部２＿１に書き込むストアを行う場合には、図１３に示すように、イネーブル信号ＳＲＥＢをＬレベル（“０”）とし、電源電圧ＶＤＤを２．０Ｖ、ノードＳＬの基準電圧を１．０Ｖとする。この結果、内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルとなり、クロックトインバータ２０１は出力イネーブル状態、クロックトインバータ２０３は出力ディセーブル状態となり、マスターラッチ部１Ｍ＿１はスルー状態となる。また、クロックトインバータ２０４は出力ディセーブル状態、クロックトインバータ２０６は出力イネーブル状態となり、スレーブラッチ部１Ｓ＿１は前データ保持状態となる。
【００６１】
そして、不揮発性記憶部２＿１では、スレーブラッチ部１Ｓ＿１の記憶データを記憶するストア動作が行われる。ここで、スレーブラッチ部１Ｓ＿１がデータ“０”を記憶しており、クロックトインバータ２０５の出力データＤＳがＬレベル＝０Ｖ（“０”）、クロックトインバータ２０６の出力データＤＳｎがＨレベル＝２．０（“１”）である場合、ダイオードＤ４およびＤ１がＯＮとなる。そして、図１１に示すように、クロックトインバータ２０６の出力ノード（２．０Ｖ）→ダイオードＤ４→抵抗変化型素子２０９→ノードＳＬという経路を通って電流が流れる。また、ノードＳＬ→抵抗変化型素子２１０→ダイオードＤ１→クロックトインバータ２０５の出力ノードＤＳという経路を通って電流が流れる。この場合、抵抗変化型素子２０９は、ピン層からフリー層に向かう電流が流れるので高抵抗となり、抵抗変化型素子２１０は、フリー層からピン層に向かう電流が流れるので低抵抗となる。
【００６２】
一方、スレーブラッチ部１Ｓ＿１がデータ“１”を記憶しており、クロックトインバータ２０５の出力データＤＳがＨレベル＝２．０Ｖ（“１”）、クロックトインバータ２０６の出力データＤＳｎがＬレベル＝０Ｖ（“０”）である場合、ダイオードＤ３およびＤ２がＯＮとなる。そして、図１２に示すように、クロックトインバータ２０５の出力ノード（２．０Ｖ）→ダイオードＤ２→抵抗変化型素子２１０→ノードＳＬという経路を通って電流が流れる。また、ノードＳＬ→抵抗変化型素子２０９→ダイオードＤ３→クロックトインバータ２０６の出力ノードＤＳｎという経路を通って電流が流れる。この場合、抵抗変化型素子２１０は、ピン層からフリー層に向かう電流が流れるので高抵抗となり、抵抗変化型素子２０９は、フリー層からピン層に向かう電流が流れるので低抵抗となる。
【００６３】
このようにしてスレーブラッチ部１Ｓ＿１の記憶データが不揮発性記憶部２＿１に書き込まれる。この場合、抵抗変化型素子２１０および２０９の抵抗値の大小関係が不揮発性記憶部２＿１の記憶データを表す。すなわち、抵抗変化型素子２０９の抵抗値が抵抗変化型素子２１０の抵抗値よりも大きければ不揮発性記憶部２＿１の記憶データは“０”であり、抵抗変化型素子２１０の抵抗値が抵抗変化型素子２０９の抵抗値よりも大きければ不揮発性記憶部２＿１の記憶データは“１”である。
【００６４】
図１３に示す動作例では、通常のフリップフロップとしての動作が行われた後、スレーブラッチ部１Ｓ＿１から不揮発性記憶部２＿１にデータ“０”を書き込む“０”ストアが行われ、その後、再び通常のフリップフロップとしての動作が行われた後、スレーブラッチ部１Ｓ＿１から不揮発性記憶部２＿１にデータ“１”を書き込む“１”ストアが行われている。
【００６５】
なお、ストア動作においては、クロックトインバータ２０５および２０６により抵抗変化型素子２１０および２０９に電流を流すので、クロックトインバータ２０５の出力電圧にＩＲドロップが生じる。ここで、インバータ２０５の出力電圧（データＤＳ）はＮＡＮＤゲート２０７に入力されるので、何ら策を講じないと、この出力電圧に現われるＩＲドロップの影響によりＮＡＮＤゲート２０７にリーク電流が流れる。しかしながら、本実施形態では、ストア動作の際に、信号ＳＲＥＢをＬレベルとすることによりＮＡＮＤゲート２０７における１つのＮチャネルトランジスタをＯＦＦとしている。従って、そのようなリーク電流の発生が防止される。
【００６６】
ストア動作が完了した後は、不揮発性フリップフロップ２００に対する電源電圧ＶＤＤを遮断してよい。この電源電圧ＶＤＤが遮断された状態においても、不揮発性記憶部２＿１では、抵抗変化型素子２１０および２０９がストア動作により設定された抵抗値を維持する。
【００６７】
次にリコール動作について説明する。不揮発性フリップフロップ２００にリコール動作を行わせる場合、図１０および図１４に示すように、イネーブル信号ＳＲＥＢをＬレベル（“０”）、ノードＳＬを−０．３Ｖ〜−０．５Ｖの範囲の電圧とし、不揮発性フリップフロップ２００の電源電圧ＶＤＤが立ち上げられる。
【００６８】
この場合、信号ＳＲＥＢがＬレベルであることから、内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルとなる。このため、電源電圧ＶＤＤが立ち上がるとき、マスターラッチ部１Ｍ＿１ではクロックトインバータ２０１は出力イネーブル状態、クロックトインバータ２０３は出力ディセーブル状態となり（すなわち、スルー状態）、スレーブラッチ部１Ｓ＿１ではクロックトインバータ２０４が出力ディセーブル状態、クロックトインバータ２０６が出力イネーブル状態となる（すなわち、前データ保持状態）。
【００６９】
そして、本実施形態では、クロックトインバータ２０５の出力ノードＤＳとノードＳＬとの間にダイオードＤ２および抵抗変化型素子２１０が直列接続され、クロックトインバータ２０６の出力ノードＤＳｎとノードＳＬとの間にダイオードＤ４および抵抗変化型素子２０９が直列接続されている。従って、電源電圧ＶＤＤが０Ｖから０．５Ｖに上昇すると、ダイオードＤ２およびＤ４がＯＮし、クロックトインバータ２０５の出力ノードＤＳから抵抗変化型素子２１０を介してノードＳＬに電流が供給され、クロックトインバータ２０６の出力ノードＤＳｎから抵抗変化型素子２０９を介してノードＳＬに電流が供給される。
【００７０】
ここで、不揮発性記憶部２＿１がデータ“０”を記憶している場合、抵抗変化型素子２０９の抵抗値が抵抗変化型素子２１０の抵抗値よりも大きい。この場合、クロックトインバータ２０６の出力ノードＤＳｎから抵抗変化型素子２０９を介してノードＳＬに向けて流れる電流よりもクロックトインバータ２０５の出力ノードＤＳから抵抗変化型素子２１０を介してノードＳＬに向けて流れる電流の方が大きくなるので、クロックトインバータ２０６の出力ノードＤＳｎの電圧ＤＳｎの方がクロックトインバータ２０５の出力ノードＤＳの電圧ＤＳより高くなる。この結果、スレーブラッチ部１Ｓ＿１は、クロックトインバータ２０６の出力ノードの電圧（データＤＳｎ）がＨレベル、クロックトインバータ２０５の出力ノードの電圧（データＤＳ）がＬレベルとなり、この状態を保持する。このようにしてデータ“０”が不揮発性記憶部２＿１から読み出されてスレーブラッチ部１Ｓ＿１に記憶され、データ“０”のリコールが完了する。
【００７１】
一方、不揮発性記憶部２＿１がデータ“１”を記憶している場合、抵抗変化型素子２１０の抵抗値が抵抗変化型素子２０９の抵抗値よりも大きい。この状態で、電源電圧ＶＤＤが０Ｖから０．５Ｖに上昇すると、クロックトインバータ２０５の出力ノードＤＳｎから抵抗変化型素子２１０に流れる電流よりもクロックトインバータ２０６の出力ノードＤＳから抵抗変化型素子２０９に流れる電流の方が大きくなるので、クロックトインバータ２０５の出力ノードＤＳの電圧ＤＳの方がクロックトインバータ２０６の出力ノードＤＳの電圧ＤＳｎより高くなる。この結果、スレーブラッチ部１Ｓ＿１は、クロックトインバータ２０５の出力ノードＤＳの電圧ＤＳがＨレベル、クロックトインバータ２０６の出力ノードＤＳｎの電圧ＤＳｎがＬレベルとなり、この状態を保持する。このようにしてデータ“１”が不揮発性記憶部２＿１から読み出されてスレーブラッチ部１Ｓ＿１に記憶され、データ“１”のリコールが完了する。
【００７２】
図１４に示す例では、電源電圧ＶＤＤ＝０．５Ｖで通常動作を行わせることを前提としているため、電源電圧ＶＤＤを０Ｖから０．５Ｖまで立ち上げた。しかし、電源電圧ＶＤＤ＝１．０Ｖで通常動作を行わせる場合には、電源電圧ＶＤＤを０Ｖから１．０Ｖまで立ち上げ、リコール動作完了後にノードＳＬの基準電圧を０．５Ｖとしてもよい。
【００７３】
本実施形態による不揮発性フリップフロップ２００は、下記の３４個のトランジスタと２個の抵抗変化型素子と４個のダイオードにより実現可能である。
＜不揮発性フリップフロップ２００のトランジスタ数＞
インバータ              ３個        トランジスタ数        ６個
クロックトインバータ    ５個        トランジスタ数      ２０個
２入力ＮＡＮＤゲート    ２個        トランジスタ数        ８個
合計      ３４個
【００７４】
一方、従来のフリップフロップ（図９）は、２８個のトランジスタにより実現される。従って、不揮発性フリップフロップ２００の所要面積は、従来のフリップフロップの所要面積の約２倍となる。このように本実施形態によれば、所要面積を過度に増大させることなく、不揮発性フリップフロップ２００を実現することができる。
以上のように、本実施形態によれば、揮発性フリップフロップ部１＿１から不揮発性記憶部２＿１へ記憶データを書き込むストアと、不揮発性記憶部２＿１の記憶データを読み出して揮発性フリップフロップ部１＿１に記憶させるリコールの動作を容易かつ安定に行わせることができる。また、本実施形態によれば、不揮発性フリップフロップ２００において、素子の特性ばらつきの影響により誤書き込み、誤読み出しが発生するのを防止することができる。また、本実施形態によれば、不揮発性記憶部２＿１にスイッチを設ける必要がなく、また、このスイッチのＯＮ／ＯＦＦ制御を行うための信号線を配線する必要もない。従って、本実施形態によれば、少ない素子数（あるいは少ない所要面積）により高速かつ高性能の不揮発性フリップフロップを実現することができる。
【００７５】
＜第２実施形態＞
図１５はこの発明の第２実施形態である不揮発性フリップフロップ２００Ａの構成を示す回路図である。この不揮発性フリップフロップ２００Ａは、マスターラッチ部１Ｍ＿２およびスレーブラッチ部１Ｓ＿２からなる揮発性フリップフロップ部１＿２と、不揮発性記憶部２＿２と、制御ロジック部３＿２とを有する。
【００７６】
不揮発性記憶部２＿２の構成は、上記第１実施形態（図８）の不揮発性記憶部２＿１の構成と同様である。しかし、揮発性フリップフロップ部１＿２および制御ロジック部３＿２では、上記第１実施形態の揮発性フリップフロップ部１＿１を構成する各要素２０１〜２０８と、制御ロジック部３＿１を構成する要素２１２および２１３が、要素２０１Ｃ〜２０８Ｃ、２１２Ｃ、２１３Ｃに置き換えられている。これらの各要素２０１Ｃ〜２０８Ｃ、２１２Ｃ、２１３Ｃは、他の回路とは電源が分離されており、ＬＳＩの電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
【００７７】
図１６は本実施形態の動作を示す図である。図１６に示すように、電源電圧ＶＤＤＣとして、システム全体の電源電圧ＶＤＤが揮発性フリップフロップ部１＿２に供給されている状況では、上記第１実施形態と同様な通常のフリップフロップとしての動作およびストア動作が可能である。また、揮発性フリップフロップ部１＿２に対する電源電圧ＶＤＤＣをシステム全体の電源電圧ＶＤＤまで上昇させることにより、上記第１実施形態と同様なリコール動作を不揮発性フリップフロップ２００Ａに行わせることができる。それに加えて、本実施形態では、不揮発性フリップフロップ２００Ａに対する電源電圧ＶＤＤＣを単独で遮断することができる。
以上が本実施形態の詳細である。
【００７８】
本実施形態においても上記第１実施形態と同様な効果が得られる。それに加えて、本実施形態では、システム全体の電源電圧とは独立に、不揮発性フリップフロップ２００Ａに対する電源電圧ＶＤＤＣを単独で遮断し、あるいは立ち上げることが可能である。従って、不揮発性フリップフロップ２００Ａを搭載したシステムにおいて多彩な動作を実現することができる。
【００７９】
なお、本実施形態には次のような変形例が考えられる。すなわち、複数の不揮発性フリップフロップに対して独立に電源供給系統を設けて、所望の不揮発性フリップフロップを選択し、この選択した不揮発性フリップフロップに対する電源電圧ＶＤＤＣのみを遮断して、リーク電流を低減するのである。あるいは複数の不揮発性フリップフロップを１または複数の不揮発性フリップフロップのグループに分け、グループ単位で電源電圧ＶＤＣの供給を遮断するのである。この態様によればきめ細かな省電力制御が可能となる。
【００８０】
＜第３実施形態＞
図１７はこの発明の第３実施形態である不揮発性ラッチ６００の構成を示す回路図である。この不揮発性ラッチ６００は、揮発性ラッチ部１Ｌ＿３と、不揮発性記憶部２＿３と、制御ロジック部３＿３とにより構成されている。
【００８１】
揮発性ラッチ部１Ｌ＿３は、クロックトインバータ６０１、６０２および６０３と、ＮＡＮＤゲート６０４およびインバータ６０５とにより構成されている。この揮発性ラッチ部１Ｌ＿３の構成は、上記第１実施形態におけるスレーブラッチ部１Ｓ＿１と同様である。
【００８２】
不揮発性記憶部２＿３は、抵抗変化型素子６１０および６０９と、ダイオードＤ１およびＤ２からなる閾素子と、ダイオードＤ３およびＤ４からなる閾素子により構成されている。この不揮発性記憶部２＿３の構成は、上記第１実施形態（図８）の不揮発性記憶部２＿１と同様である。
【００８３】
制御ロジック部３＿３は、ＮＡＮＤゲート６１２と、インバータ６１３とにより構成されている。この制御ロジック部３＿３の構成は上記第１実施形態の制御ロジック部３＿１と同様である。
【００８４】
以上のように、本実施形態による不揮発性ラッチ６００は、上記第１実施形態による不揮発性フリップフロップ２００からマスターラッチ部１Ｍ＿１を取り除いた構成となっている。
【００８５】
本実施形態によれば、通常のラッチとしての動作の他、上記第１実施形態と同様、ストア動作、リコール動作を安定して行わせることができる。
【００８６】
＜第４実施形態＞
図１８はこの発明の第４実施形態である不揮発性ラッチ６００Ａの構成を示す回路図である。この不揮発性ラッチ６００Ａは、揮発性ラッチ部１Ｌ＿４と、不揮発性記憶部２＿４と、制御ロジック部３＿４とを有する。不揮発性記憶部２＿４の構成は、上記第３実施形態（図１７）の不揮発性記憶部２＿３の構成と同様である。しかし、揮発性ラッチ部１Ｌ＿４および制御ロジック部３＿４では、上記第３実施形態の揮発性ラッチ部１Ｌ＿３を構成する各要素６０１〜６０５および制御ロジック部３＿３を構成する要素６１２、６１３が、要素６０１Ｃ〜６０５Ｃ、６１２Ｃ、６１３Ｃに置き換えられている。これらの各要素６０１Ｃ〜６０５Ｃ、６１２Ｃ、６１３Ｃは、他の回路とは電源が分離されており、ＬＳＩの電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
【００８７】
従って、電源電圧ＶＤＤＣとして、システム全体の電源電圧ＶＤＤが供給されている状況では、不揮発性ラッチ６００Ａは通常のラッチとしての動作およびストア動作が可能である。また、不揮発性ラッチ６００Ａに対する電源電圧ＶＤＤＣをシステム全体の電源電圧ＶＤＤまで上昇させることにより、リコール動作を不揮発性ラッチ６００Ａに行わせることができる。
【００８８】
＜第５実施形態＞
図１９はこの発明の第５実施形態である不揮発性シフトレジスタの構成を示すブロック図である。この例では、上記第１実施形態による不揮発性フリップフロップ２００を４個使用し、入力データＤをクロックＣＬＫに同期して順次シフトする４ビットのシフトレジスタを構成している。
【００８９】
イネーブル信号ＳＲＥＢおよび基準電圧ＳＬは、４個の不揮発性フリップフロップ２００に並列に供給される。従って、４個の不揮発性フリップフロップ２００に同時にストア動作およびリコール動作を行わせることが可能である。
なお、シフトレジスタを構成する不揮発性フリップフロップとして、上記第１実施形態のものの他、上記第２実施形態のものを採用してもよい。
本実施形態によれば上記第１実施形態と同様な効果が得られる。
【００９０】
＜第６実施形態＞
図２０はこの発明の第６実施形態である不揮発性レジスタの構成を示すブロック図である。この例では、上記第１実施形態による不揮発性フリップフロップ２００を４個使用し、４ビットのレジスタを構成している。
【００９１】
イネーブル信号ＳＲＥＢおよび基準電圧ＳＬは、４個の不揮発性フリップフロップ２００に並列に供給される。従って、４個の不揮発性フリップフロップ２００に同時にストア動作およびリコール動作を行わせることが可能である。
【００９２】
なお、レジスタを構成する不揮発性フリップフロップとして、上記第１実施形態のものの他、上記第２実施形態のものを採用してもよい。また、不揮発性フリップフロップではなく、上記第３〜第４実施形態の不揮発性ラッチによりレジスタを構成してもよい。
本実施形態によれば上記第１実施形態と同様な効果が得られる。
【００９３】
＜第７実施形態＞
図２１はこの発明の第７実施形態である不揮発性カウンタの構成を示すブロック図である。本実施形態では、４個のフリップフロップ２００と、図示のＸＯＲゲートおよびＡＮＤゲートにより４ビットのアップカウンタが構成されている。なお、このカウンタ自体は周知の構成であるので説明を省略する。
【００９４】
各フリップフロプ２００は、上記第１実施形態による不揮発性フリップフロップ２００である。これらのフリップフロップ２００にはクロックＣＬＫ、イネーブル信号ＳＲＥＢおよび基準電圧ＳＬが与えられる。
【００９５】
本実施形態では、図２１に示すカウンタを通常のカウンタとして動作させる他、次のような動作をさせることが可能である。
【００９６】
まず、図２１に示すカウンタにカウント動作を行わせている過程において、電源を遮断する必要が生じた場合、カウンタを構成する各フリップフロップ２００にストア動作を行わせ、その後、電源を遮断する。
【００９７】
その後、電源を投入する際に、カウンタを構成する各フリップフロップ２００にリコール動作を行わせる。これにより電源遮断前のカウント値が復元され、電源遮断前のカウント値からカウント動作を再開することができる。
【００９８】
なお、図２１に示す例では、複数の不揮発性フリップフロップ２００により同期カウンタを構成したが、非同期カウンタを構成してもよい。また、カウンタを構成するフリップフロップを上記第２実施形態の不揮発性フリップフロップとしてもよい。
本実施形態によれば上記第１実施形態と同様な効果が得られる。
【００９９】
＜不揮発性メモリ素子の断面構造＞
図２２は第１〜第７実施形態において使用する不揮発性メモリ素子の断面構造を示す図である。この図では、前掲図８のダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、抵抗変化型素子２１０、２０９の断面構造が示されている。
【０１００】
図２２においてＮチャネルトランジスタＴＲは、図８におけるクロックトインバータ２０５を構成するＮチャネルトランジスタである。このＮチャネルトランジスタＴＲのドレインであるノードＤＳは、コンタクトＣＳを介して第１メタル層１Ｍに接続されており、この第１メタル層１Ｍ上にダイオードＤ１のカソードおよびダイオードＤ２のアノードが配置されている。そして、ダイオードＤ１のアノードとダイオードＤ２のカソードは、第１ビアコンタクトＶ１を各々介して、図８のノードＳＬＡに相当する第２メタル層２Ｍ（ＳＬＡ）に接続されている。この第２メタル層２Ｍ（ＳＬＡ）の上に抵抗変化型素子２１０のピン層が配置されている。そして、この抵抗変化型素子２１０のフリー層は第２ビアコンタクトＶ２を介して図８のノードＳＬに相当する第３メタル層３Ｍ（ＳＬ）に接続されている。
【０１０１】
一方、図２２において、第１メタル層１Ｍ（ＤＳｎ）は、図示しない配線を介して図８のノードＤＳｎに接続されている。この第１メタル層１Ｍ（ＤＳｎ）の上には、ダイオードＤ３のカソードおよびダイオードＤ４のアノードが配置されている。そして、ダイオードＤ３のアノードとダイオードＤ４のカソードは、第１ビアコンタクトＶ１を各々介して、図８のノードＳＬＢに相当する第２メタル層２Ｍ（ＳＬＢ）に接続されている。この第２メタル層２Ｍ（ＳＬＢ）の上に抵抗変化型素子２０９のピン層が配置されている。そして、この抵抗変化型素子２０９のフリー層は第２ビアコンタクトＶ２を介して図８のノードＳＬに相当する第３メタル層３Ｍ（ＳＬ）に接続されている。
【０１０２】
この不揮発性メモリ素子の製造工程では、高温の熱工程の必要なダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を先に製造したのち、抵抗変化型素子２０９、２１０を製造するので、抵抗変化型素子２０９、２１０は熱の影響を受けず、安定した素子特性が得られるが、メタル層１Ｍ、２Ｍ間でダイオード素子を構成するので、配線の自由度が少なくなる欠点がある。
【０１０３】
図２３は、不揮発性メモリ素子の別の断面構造を示す。この不揮発性メモリ素子では、ダイオードＤ１およびＤ２からなる閾素子と抵抗変化型素子２１０との位置関係と、ダイオードＤ３およびＤ４からなる閾素子と抵抗変化型素子２０９との位置関係が図８および図２３に示すものと逆になっている。しかし、この不揮発性メモリ素子においても、閾素子は印加電圧の絶対値が所定の閾値以下になるとＯＦＦする。従って、図２３に示す不揮発性メモリ素子は上記第１〜第７実施形態に使用可能である。
【０１０４】
図２３に示す不揮発性メモリ素子の製造工程では、先に抵抗変化型素子２０９、２１０を構成し、次にダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を構成する。このように抵抗変化型素子２０１、２１０を構成したあとで、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を構成するので、余分な熱工程が抵抗変化型素子２０９、２１０に加わり、特性がばらつき易いという欠点がある。しかし、図２３に示す不揮発性メモリ素子は、４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を接続する第３メタル層３Ｍが共通に配線するソース線ＳＬなので、レイアウト上の自由度が広がる利点がある。
【０１０５】
以上説明した図２２、図２３の構成では、チップ（半導体基板）の深さ方向に沿ったＰ、Ｎ拡散層の並び方向が互いに逆方向であるダイオードＤ１（Ｄ３）およびダイオードＤ２（Ｄ４）を同時に製造する必要があるため、複雑な製造工程が必要である。
【０１０６】
図２４（ａ）、（ｂ）および（ｃ）は、図８においてダイオードＤ１およびＤ２からなる閾素子と抵抗変化型素子２１０とにより構成される不揮発性メモリ素子の構成を示す図である。なお、ダイオードＤ３よびＤ４からなる閾素子と抵抗変化型素子２０９とにより構成される不揮発性メモリ素子も、これと同様に構成することが可能である。図示の例では、チップ（半導体基板）の深さ方向に沿ってＰ、Ｎ拡散層が同一方向に並んだダイオードＤ１、Ｄ２を同時に構成する。図２４（ａ）は不揮発性メモリ素子の平面図、図２４（ｂ）は図２４（ａ）のＩａ−Ｉａ’線断面図、図２４（ｃ）は図２４（ａ）のＩｂ−Ｉｂ’線断面図である。
【０１０７】
この例では、互いに分離された第１メタル層１Ｍ（ＳＬＡ）、１Ｍ（ＤＳ）上に、チップ（半導体基板）の深さ方向に沿ったＰ、Ｎ拡散層の並び方向が同一方向であるダイオードＤ１、Ｄ２の各アノードが各々配置される（図２４（ａ）〜（ｃ）参照）。ここで、第１メタル層１Ｍ（ＳＬＡ）、１Ｍ（ＤＳ）は、前掲図８のノードＳＬＡ、ＤＳに各々対応している。そして、第１メタル層１Ｍ（ＤＳ）上のダイオードＤ２のカソードはビアＶ１を介してノードＳＬＡに相当する第２メタル層２Ｍ（ＳＬＡ）に接続され（図２４（ｂ）参照）、第１メタル層１Ｍ（ＳＬＡ）上のダイオードＤ１のカソードはビアＶ１を介してノードＤＳに相当する第２メタル層２Ｍ（ＤＳ）に接続される（図２４（ｃ）参照）。また、第１メタル層１Ｍ（ＳＬＡ）はビアＶ１を介してノードＳＬＡに相当する第２メタル層２Ｍ（ＳＬＡ）に接続される（図２４（ｃ）参照）。また、第１メタル層１Ｍ（ＤＳ）はビアＶ１を介してノードＤＳに相当する第２メタル層２Ｍ（ＤＳ）に接続される（図２４（ｂ）参照）。第２メタル層２Ｍ（ＳＬＡ）上には抵抗変化型素子２１０のピン層が配置され、この抵抗変化型素子２１０のフリー層はビアＶ２を介してノードＳＬに相当する第３メタル層３Ｍ（ＳＬ）に接続されている。
【０１０８】
このように配置すれば、チップ深さ方向に沿ったダイオードＤ１、Ｄ２の断面構造が同じになるので、製造工程を容易にすることができ、図２４（ａ）に示すように、不揮発性メモリ素子のレイアウト面積を小さくすることができる。
【０１０９】
図２５（ａ）、（ｂ）および（ｃ）は、図８においてダイオードＤ１およびＤ２からなる閾素子と抵抗変化型素子２１０とにより構成される不揮発性メモリ素子の他の構成例を示すものである。図２５（ａ）は不揮発性メモリ素子の平面図、図２５（ｂ）は図２５（ａ）のＩａ−Ｉａ’線断面図、図２５（ｃ）は図２５（ａ）のＩｂ−Ｉｂ’線断面図である。図２４に示す例では、第１メタル層〜第３メタル層を使用したが、この例ではメタル配線層として第１メタル層および第２メタル層のみを使用して不揮発性メモリ素子を構成している。
【０１１０】
この例においても、互いに分離された第１メタル層１Ｍ（ＳＬＡ）、１Ｍ（ＤＳ）上に、深さ方向に沿ったＰ、Ｎ拡散層の並び方向が同一方向であるダイオードＤ１、Ｄ２の各アノードが各々配置される（図２５（ａ）〜（ｃ）参照）。そして、第１メタル層１Ｍ（ＳＬＡ）上のダイオードＤ１のカソードはビアＶ１を介して第２メタル層２Ｍ（ＤＳ）に接続され（図２５（ｂ）参照）、第１メタル層１Ｍ（ＳＬＡ）上のダイオードＤ２のカソードはビアＶ１を介して第２メタル層２Ｍ（ＳＬＡ）に接続される（図２５（ｃ）参照）。また、第１メタル層１Ｍ（ＳＬＡ）はビアＶ１を介して第２メタル層２Ｍ（ＳＬＡ）に接続される（図２５（ｂ）参照）。この第１メタル層１Ｍ（ＳＬＡ）および第２メタル層２Ｍ（ＳＬＡ）は、前掲図８においてダイオードＤ１のアノードとダイオードＤ２のカソードが共通接続されたノードＳＬＡに対応する。また、第１メタル層１Ｍ（ＤＳ）はビアＶ１を介して第２メタル層２Ｍ（ＤＳ）に接続される（図２５（ｃ）参照）。この第２メタル層２Ｍ（ＤＳ）および第１メタル層１Ｍ（ＤＳ）は、前掲図８においてダイオードＤ１のカソードとダイオードＤ２のアノードが共通接続されたノードＤＳに対応する。そして、第１メタル層１Ｍ（ＳＬＡ）上には抵抗変化型素子２１０のピン層が配置され、この抵抗変化型素子２１０のフリー層はビアＶ１を介して前掲図８のノードＳＬに相当する第２メタル層２Ｍ（ＳＬ）に接続される。
【０１１１】
このような構成にすれば、小さい面積で、第２メタル層までの配線にて不揮発性メモリ素子を構成することができる。
【符号の説明】
【０１１２】
１＿１，１＿２……揮発性フリップフロップ部、１Ｍ＿１，１Ｍ＿２……マスターラッチ部、１Ｓ＿１，１Ｓ＿２……スレーブラッチ部、２＿１〜２＿４……不揮発性記憶部、１Ｌ＿３，１Ｌ＿４……揮発性ラッチ部、３＿１〜３＿４……制御ロジック部、２０２，２０８，２１３，６０５，６１３……インバータ、２０１，２０３，２０４，２０５，２０６，６０１，６０２，６０３……クロックトインバータ、Ｄ１〜Ｄ４……ダイオード、ＤＺ……ツェナーダイオード、２０９，２１０，６０９，６１０……抵抗変化型素子、２００，２００Ａ……不揮発性フリップフロップ、６００，６００Ａ……不揮発性ラッチ。
【図１】
2015035653.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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