(57)【要約】【課題】デジタル制御の利点を生かし、かつ、電力消費が低減された半導体集積回路を提供することを目的とする。【解決手段】出力電圧、または負荷電流の情報をフィードバックするフィードバックループを有する。前記フィードバックループは、前記出力電圧、又は、前記負荷電流の情報をデジタル化してフィードバックする第１のモードと、アナログ値のままフィードバックする第２のモードを有する。【選択図】図１
2015019502.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧、または負荷電流の情報をフィードバックして制御を行う半導体集積回路において、前記フィードバックは、前記出力電圧、又は、前記負荷電流の情報をデジタル化してフィードバックする第１のモードと、アナログ値のままフィードバックする第２のモードを有することを特徴とする半導体集積回路。
【請求項２】
前記出力電圧の情報をフィードバックするフィードバックループは、前記出力電圧をサンプリングしてデジタル化するＡＤコンバータを備え、
前記第１のモードでは、前記ＡＤコンバータによるデジタル化を行い、第２のモードでは、前記ＡＤコンバータの動作を停止させることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ＡＤコンバータは、逐次比較型ＡＤコンバータであることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記ＡＤコンバータは、並列型ＡＤコンバータであることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記ＡＤコンバータは、所定の参照電圧と前記出力電圧のフィードバック電圧を比較する、並列接続された複数の比較回路を備え、前記比較回路の内の少なくとも一つの比較回路は、
前記参照電圧と前記フィードバック電圧を比較する差動対を構成する第１と第２のＭＯＳトランジスタと、
前記第１と前記第２のＭＯＳトランジスタに電流を供給する第３のＭＯＳトランジスタを備え、
前記第２のモードにおいて、前記第３のＭＯＳトランジスタの導通をオフさせることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記負荷電流の情報をフィードバックするフィードバックループは、前記負荷電流をサンプリングしてデジタル化するＡＤコンバータを備え、前記第１のモードでは、前記ＡＤコンバータによるデジタル化を行い、前記第２のモードでは、前記ＡＤコンバータの動作を停止させることを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
前記ＡＤコンバータは、逐次比較型ＡＤコンバータであることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
直流電源電圧が印加される入力端子と、
出力電圧を出力する出力端子と、
前記入力端子に一端が接続されるスイッチング素子と、
前記スイッチング素子の他端に一端が接続され、その他端が前記出力端子に接続されるインダクタと、
前記出力電圧のフィードバック電圧と所定の参照電圧とを比較する電圧フィードバックループと、
前記比較結果に基いて制御信号を生成する制御回路と、
前記制御回路からの出力信号に応じて前記スイッチング素子の駆動信号を生成する駆動信号生成回路を備えた半導体集積回路において、
前記出力電圧のフィードバックループは、前記出力電圧のフィードバック電圧をデジタル化してフィードバックする第１のモードと、前記出力電圧のフィードバック電圧をアナログ値のままフィードバックする第２のモードを備えることを特徴とする半導体集積回路。
【請求項９】
前記第１のモードから前記第２のモードへの切替は、前記駆動信号のＨｉｇｈレベルの持続期間を制御する制御信号と所定の閾値との比較結果に基いて行われることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第２のモードから前記第１のモードへの切替は、前記駆動信号の周波数と所定の閾値との比較結果に基いて行われることを特徴とする請求項８又は９に記載の半導体集積回路。
【請求項１１】
直流電源電圧が印加される入力端子と、
出力電圧を供給する出力端子と、
前記入力端子に一端が接続されるスイッチング素子と、
前記スイッチング素子の他端に一端が接続され、その他端が前記出力端子に接続されるインダクタと、
前記出力電圧のフィードバック電圧と所定の参照電圧とを比較し、その比較結果に基いて制御信号を出力する電圧フィードバックループと、
負荷電流情報をフィードバックしてフィードバック電流信号を出力する電流フィードバックループと、
前記制御信号と前記フィードバック電流信号を比較する比較回路と、
前記比較回路の出力に応答してＰＷＭ信号を生成するＰＷＭ信号生成回路と、
を備えた半導体集積回路において、
前記電流フィードバックループは、前記負荷電流情報をデジタル化してフィードバックする第１のモードと、前記負荷電流の情報をアナログ値のままフィードバックする第２のモードを有することを特徴とする半導体集積回路。
【請求項１２】
前記フィードバック電流信号が所定の閾値を超えたときに、前記第１のモードから前記第２のモードに切替えることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記ＰＷＭ信号の立下りを検知して、前記第２のモードから前記第１のモードに切替えることを特徴とする請求項１１又は１２に記載の半導体集積回路。
【請求項１４】
サンプルホールド回路と、
前記サンプルホールド回路の出力が供給されるコンパレータと、
前記サンプルホールド回路に所定のサンプリング信号を供給する制御回路を備えた逐次比較型ＡＤコンバータを有する半導体集積回路において、
前記サンプルホールド回路に所定周期のパルス信号を供給する第１のモードと、
前記サンプルホールド回路に固定電位の信号を供給して前記サンプルホールド回路を導通状態に固定し、前記サンプルホールド回路の出力を前記コンパレータに供給すると共に、前記コンパレータ回路の他方の入力端に固定電位の参照信号を供給する第２のモードと、
を有することを特徴とする半導体集積回路。
【請求項１５】
夫々第１と第２の入力端を有し、並列に接続された複数のコンパレータと、
前記複数のコンパレータの第１の入力端に共通の入力信号を供給する手段と、
前記複数のコンパレータの第２の入力端に、夫々異なる値の参照信号を供給する手段と、
前記複数のコンパレータの出力信号を用いて前記入力信号のデジタル信号を得る並列型ＡＤコンバータを有する半導体集積回路において、
前記複数のコンパレータを動作させる第１のモードと、
前記複数のコンパレータの内、特定のコンパレータのみを動作させる第２のモードと、  を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、直流入力電圧を所定の直流出力電圧に変換して出力するデジタル制御の半導体集積回路が知られている。デジタル制御の場合、例えば、ノイズの影響を受け難い利点がある。
【０００３】
一方、デジタル制御の半導体集積回路においては、出力電圧、あるいは、出力電流をデジタル化して制御を行う為、ＡＤコンバータを用いる必要が有る。ＡＤコンバータは、電力消費が大きいため、変換効率を高める為の工夫が必要である。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｈａｉｔａｏ  Ｈｕ  ｅｔ  ａｌ、“Ｎｏｎｕｎｉｆｏｒｍ  Ａ／Ｄ  Ｑｕａｎｔｉｚａｔｉｏｎ  ｆｏｒ  Ｉｍｐｒｏｖｅｄ  Ｄｙｎａｍｉｃ  Ｒｅｓｐｏｎｓｅｓ  ｏｆ  Ｄｉｇｉｔａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  ＤＣ−ＤＣ  Ｃｏｎｖｅｒｔｅｒｓ”、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＰＯＷＥＲ  ＥＬＥＣＴＲＯＮＩＣＳ、ＶＯＬ．２３、ＮＯ．４、ＰＰ．１９９８−２００５、ＪＵＬＹ  ２００８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、デジタル制御の利点を生かし、かつ、電力消費が低減された半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、出力電圧、または負荷電流の情報をフィードバックしてフィードバックループを有する。前記フィードバックは、前記出力電圧、又は、前記負荷電流の情報をデジタル化してフィードバックする第１のモードと、アナログ値のままフィードバックする第２のモードを有する半導体集積回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の半導体集積回路を示す図である。
【図２】図２は、第１の実施形態の動作を説明する為の波形図である。
【図３】図３は、第２の実施形態の半導体集積回路を示す図である。
【図４】図４は、第３の実施形態の半導体集積回路を示す図である。
【図５】図５は、第３の実施形態の半導体集積回路に用いられる有限オートマトンの一つの実施形態を示す図である。
【図６】図６は、第４の実施形態の半導体集積回路を示す図である。
【図７】図７は、第４の実施形態に用いられるコンパレータの一つの実施形態を示す図である。
【図８】図８は、第５の実施形態の半導体集積回路を示す図である。
【図９】図９は、第５の実施形態の半導体集積回路の動作を説明する為の波形図である。
【図１０】図１０は、第５の実施形態の半導体集積回路に用いられる有限オートマトンの一つの実施形態を示す図である。
【図１１】図１１は、第６の実施形態の半導体集積回路を示す図である。
【図１２】図１２は、第７の実施形態の半導体集積回路を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路の構成を示す図である。本実施形態は、直流電圧源３が接続され、直流入力電圧Ｖｉｎが印加される入力端子１を有する。入力端子１にソース電極が接続され、ドレイン電極がインダクタ７の一端に接続されるＰＭＯＳトランジスタ５を有する。ＰＭＯＳトランジスタ５のドレイン電極には、ＮＭＯＳトランジスタ６のドレイン電極が接続される。ＮＭＯＳトランジスタ６のソース電極は、接地される。ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタは、ドライバ１７から供給される駆動信号に応答してオン／オフするスイッチング素子を構成する。
【００１０】
インダクタ７の他端は、出力端子２に接続される。コンデンサ８の一端は、出力端子２に接続され、他端は接地される。出力端子２は、出力電圧Ｖｏｕｔを、負荷９に供給する。
【００１１】
出力電圧Ｖｏｕｔは、電圧フィードバックループを構成するサンプルホールド回路１０に供給される。サンプルホールド回路１０は、スイッチ１１とコンデンサ１２を有する。スイッチ１１とコンデンサ１２の接続部がコンパレータ１３の反転入力端（−）に接続される。コンパレータ１３の非反転入力端（＋）には、ＤＡコンバータ１４の出力が供給される。コンパレータ１３の出力は、制御回路４に供給される。サンプルホールド回路１０のスイッチ１１は、制御回路４から供給されるサンプリング信号ｓｗ＿ｓａｍｐｌによって、オン／オフが制御される。
【００１２】
ＤＡコンバータ１４には、選択回路１５の出力が供給される。選択回路１５は、制御回路４からのモード切替信号ｍｏｄｅに応答して、制御回路４からの信号とレジスタ１６の出力との切替を行う。
【００１３】
制御回路４の出力は、ドライバ１７に供給される。ドライバ１７は、制御回路４の出力に応答して、ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６のゲート電極に駆動信号を供給する。制御回路４は、出力電圧Ｖｏｕｔを高める場合には、ＰＭＯＳトランジスタがオンする比率Ｄｕｔｙを高める制御を行う。
【００１４】
通常の動作時、すなわち通常モードにおいては、サンプルホールド回路１０は、制御回路４からのサンプリング信号ｓｗ＿ｓａｍｐｌによって、サンプリング動作を行っている。サンプルホールド回路、コンパレータ１３、制御回路４内に設けられる探索ロジック（図示せず）、及びＤＡコンバータ１４により、逐次比較型（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）ＡＤコンバータ（以降、ＳＡＲ−ＡＤＣという）を構成している。通常モードでは、ＳＡＲ−ＡＤＣによる制御が行われる。
【００１５】
一方、低電力モードでは、制御回路４からのサンプリング信号ｓｗ＿ｓａｍｐｌは、Ｈｉｇｈレベルの固定値となり、スイッチ１１がオン状態で固定される。すなわち、ＳＡＲ−ＡＤＣが停止する。この為、出力電圧Ｖｏｕｔが、そのまま、コンパレータ１３の非反転入力端に供給される。コンパレータ１３の非反転入力端（＋）には、選択回路１５を経由して、レジスタ１６の信号が供給される。レジスタ１６には、所定の参照電圧Ｖｒｅｆを示すデータが保持されており、このデータがアナログ変換されて、コンパレータ１３に供給される。
【００１６】
本実施形態においては、通常モードでは、ＳＡＲ−ＡＤＣによる制御が行われる。負荷電流Ｉｏｕｔが小さい軽負荷時には、制御回路４からのモード切替信号ｍｏｄｅにより、低電力モードに切り替わる。低電力モードでは、ＳＡＲ−ＡＤＣの動作を停止する。従って、消費電力の軽減を行うことが可能である。
【００１７】
図２は、第１の実施形態の半導体集積回路の動作を説明する為の波形図である。図２（Ａ）は、制御回路４から出力されるモード切替信号ｍｏｄｅを示す。モード切替信号ｍｏｄｅは、通常モードではＬｏｗレベル、低電力モードではＨｉｇｈレベルを有する。図２（Ｂ）は、サンプリング信号ｓｗ＿ｓａｍｐｌを示す。通常モードの期間は、所定のＨｉｇｈレベル、Ｌｏｗレベルを有するサンプリング信号であるが、低電力モードの期間では、Ｈｉｇｈレベルに固定される。この固定されたレベルの信号が、サンプルホールド回路１０のスイッチ１１に供給される。これにより、スイッチ１１が導通状態となる。図２（Ｃ）は、ＤＡコンバータ１４に供給される信号を示す。通常モードの期間では、制御回路４からＳＡＲ−ＡＤＣ動作によるデータが供給される。低電力モードの期間では、レジスタ１６に保持された固定値が供給される。
【００１８】
（第２の実施形態）
図３は、第２の実施形態の半導体集積回路を示す図である。第１の実施形態に対応する構成要素には、同一符号を付して、説明を省略する。本実施形態においては、コンパレータ１３の非反転入力端（＋）に、スイッチ２０からの信号が供給される。スイッチ２０は、制御回路４からのモード切替信号ｍｏｄｅにより制御される。モード切替信号ｍｏｄｅにより、ＤＡコンバータ１９からの信号と端子１８に供給される参照電圧Ｖｒｅｆが選択されてコンパレータ１３に供給される。通常モードでは、ＤＡコンバータ１９を介して、ＳＡＲ−ＡＤＣ動作による出力信号がＤＡコンバータ１９から供給される。低電力モードでは、端子１８に印加された参照電圧Ｖｒｅｆ（固定値）が供給される。
【００１９】
本実施形態においては、低電力モードでは、固定の参照電圧Ｖｒｅｆを用いた制御を行う。この為、低電力モードにおいて、ＤＡコンバータ１９を動作させる必要がない為、消費電力が軽減される。
【００２０】
（第３の実施形態）
図４は、第３の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態の制御回路４は、コンパレータ１３の出力が供給される探索ロジック４０を有する。コンパレータ１３、探索ロジック４０、及び、ＤＡコンバータ１４は、バイナリ探索アルゴリズムを実行するＳＡＲ−ＡＤＣを構成する。コンパレータ１３による比較結果がレジスタ４１に供給される。レジスタ４１のデータは、デジタル変換された出力電圧Ｖｏｕｔの値を示す。レジスタ４１の出力は、誤差算出回路４２に供給され、参照電圧Ｖｒｅｆ（デジタル値）と比較される。誤差算出回路４２の出力は、補償器４３に供給される。
【００２１】
補償器４３は、例えば、ＰＩＤ(Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｉｎｔｅｇｒａｌ  Ｄｅｒｉｖａｔｉｖｅ)制御を行い、出力電圧Ｖｏｕｔが、参照電圧Ｖｒｅｆに等しくなるように制御信号Ｃｔｒｌを出力する。補償器４３の出力信号が、選択回路４４を介して、デジタルパルス幅変調器４６に供給される。補償器４３の出力信号に応じてパルス幅が調整された信号が、デジタルパルス幅変調器４６からＲＳラッチ回路４７のリセット入力端Ｒに供給される。一方、ＲＳラッチ回路４７のセット入力端Ｓには、モード切替信号ｍｏｄｅに応じて選択回路５２で選択された信号が供給される。
【００２２】
通常モードでは、クロック発生回路５１の出力がＲＳラッチ回路４７に供給される。すなわち、通常モードでは、ＲＳラッチ回路４７はクロック発生回路５１のクロック信号でセットされ、デジタルパルス幅変調器４６の出力でリセットされる。ＲＳラッチ回路４７の出力信号が、ドライバ１７に供給される。
【００２３】
低電力モードでは、パルス発生回路５０の出力が選択回路５２で選択される。低電力モードでは、有限オートマトン４９からのモード切替信号ｍｏｄｅにより、探索ロジック４０の探索動作が停止し、サンプルホールド回路１０には、Ｈｉｇｈレベルに固定されたサンプリング信号ｓｗ＿ｓａｍｐｌが供給される。従って、出力電圧Ｖｏｕｔが、そのままコンパレータ１３の反転入力端（−）に供給される。コンパレータ１３の非反転入力端（＋）には、所定の参照電圧Ｖｒｅｆを示すレジスタ１６のデータがアナログ値に変換されて供給される。コンパレータ１３は、出力電圧Ｖｏｕｔが、ＤＡコンバータ１４の出力より低い時に、Ｈｉｇｈレベルの信号を出力する。
【００２４】
コンパレータ１３の出力がＨｉｇｈレベルの場合には、パルス発生回路５０は、固定幅のパルスを所定のタイミングで発生する。パルス発生回路５０の出力は、選択回路５２を介して、ＲＳラッチ回路４７のセット入力端Ｓに供給される。レジスタ４５には、固定幅のデータを示すデータが保持されており、選択回路４４を介して、デジタルパルス幅変調器４６に供給される。デジタルパルス幅変調器４６には、選択回路５２を介して、パルス発生回路５０の出力も供給される。これにより、デジタルパルス幅変調器４６によりパルス幅が調整され、Ｈｉｇｈレベルの幅が固定の信号がＲＳラッチ回路４７から出力される。すなわち、低電力モードにおいては、出力電圧Ｖｏｕｔと所定の参照電圧Ｖｒｅｆが比較され、その比較結果によってＰＭＯＳトランジスタ５に供給される駆動信号の周波数が制御されるパルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）制御が行われる。
【００２５】
ＲＳラッチ回路４７の出力は、周波数カウンタ４８に供給される。周波数カウンタ４８は、所定期間におけるＲＳラッチ回路４７の出力をカウントし、その情報を有限オートマトン４９に供給する。有限オートマトン４９は、所定期間における周波数カウンタ４８のカウント値が所定の閾値より高い場合には、制御モードを通常モードに切替える制御を行う。ドライバ１７に供給されるパルス数が増えることにより、ＰＭＯＳトランジスタ５がオンとなる比率Ｄｕｔｙが高まる為、負荷電流Ｉｏｕｔが増えるからである。
【００２６】
本実施形態においては、補償器４３からの制御信号Ｃｔｒｌが所定の閾値と比較され、通常モードから低電力モードへの切替が行われる。すなわち、ＰＷＭ信号のＨｉｇｈレベルの持続期間を調整する制御信号Ｃｔｒｌが所定の閾値より小さくなり、ＰＷＭ信号のＨｉｇｈレベルの期間、すなわち、ＰＭＯＳトランジスタ５がオンの期間が、所定の閾値より小さくなった場合には、軽負荷状態になったと判断して、低電力モードに移行させる。低電力モードにおいては、出力電圧のフィードバックループを構成するサンプルホールド回路１０のサンプリング動作が停止し、ＳＡＲ−ＡＤＣ動作が停止する。これにより、軽負荷時の電力消費が低減される。
【００２７】
図５は、第３の実施形態の半導体集積回路に用いられる有限オートマトン４９の一つの実施形態を示す図である。状態遷移図で示している。有限オートマトン４９は、二つのモードを切替える構成を有している。第１の状態（ｍｏｄｅ＝０）１００は、通常モードの状態である。第１の状態（ｍｏｄｅ＝０）１００では、サンプルホールド回路１０に、サンプリング信号ｓｗ＿ｓａｍｐｌが供給され、デジタル変換動作が行われる。第２の状態（ｍｏｄｅ＝１）１０１では、出力電圧Ｖｏｕｔのフィードバックループに設けられたサンプルホールド回路１０のサンプリング動作を停止させ、デジタル変換動作が停止する。
【００２８】
ＰＷＭ信号を調整する制御信号Ｃｔｒｌが所定の閾値Ｃｔｒｌ＿ｔｈｒｅｓｈｏｌｄより大きい場合には、第１の状態（ｍｏｄｅ＝０）１００を維持する(１１０)。第１の状態（ｍｏｄｅ＝０）１００から第２の状態（ｍｏｄｅ＝１）１０１への遷移は、ＰＷＭ信号のＨｉｇｈレベルの持続時間を調整する制御信号Ｃｔｒｌが所定の閾値Ｃｔｒｌ＿ｔｈｒｅｓｈｏｌｄより小さくなった場合に行われる(１１１)。第２の状態（ｍｏｄｅ＝１）１０１から第１の状態（ｍｏｄｅ＝０）１００への遷移は、ドライバ１７に供給される信号の所定期間における周波数Ｆｓｗが所定の閾値Ｆｓｗ＿ｔｈｒｅｓｈｏｌｄを超えた時に行われる（１１２）。ドライバ１７に供給される信号の周波数Ｆｓｗが所定の閾値Ｆｓｗ＿ｔｈｒｅｓｈｏｌｄより小さい時には第２の状態（ｍｏｄｅ＝１）１０１を維持する(１１３)。例えば、有限オートマトン４９の具体的な構成としては、制御信号Ｃｔｒｌを所定の閾値Ｃｔｒｌ＿ｔｈｒｅｓｈｏｌｄと比較するコンパレータ（図示せず）、周波数Ｆｓｗと所定の閾値Ｆｓｗ＿ｔｈｒｅｓｈｏｌｄを比較するコンパレータ（図示せず）、及び、夫々のデータを保持するレジスタ（図示せず）等を有する。
【００２９】
（第４の実施形態）
図６は、第４の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態においては、出力電圧Ｖｏｕｔのフィードバックループが、並列型（Ｗｉｎｄｏｗｅｄ  ｆｌａｓｈ）のＡＤコンバータ７０（以降、並列型ＡＤＣという）を有する。並列型ＡＤＣ７０は、並列に接続された複数のコンパレータ（７１乃至７５）を有する。各コンパレータ（７１乃至７５）の反転入力端（−）には、出力電圧Ｖｏｕｔが供給される。各コンパレータ（７１乃至７５）の非反転入力端（＋）には、参照電圧Ｖｒｅｆが直列接続された複数の抵抗（８１乃至８４）で抵抗分割された電圧（以降、参照信号という）が供給される。
【００３０】
通常モードでは、各コンパレータ（７１乃至７５）は、夫々入力された出力電圧Ｖｏｕｔと参照信号の大小を比較し、その比較結果に応じて、Ｈｉｇｈレベル、又は、Ｌｏｗレベルの信号を出力する。各コンパレータ（７１乃至７５）の出力は、誤差算出回路６０に供給される。誤差算出回路６０では、各コンパレータ（７１乃至７５）の出力をコード化してデジタル値に変換し、補償器４３に供給する。補償器４３では、例えばＰＩＤ制御を行い、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなるような制御信号Ｃｔｒｌを出力する。
【００３１】
低電力モードでは、有限オートマトン４９からのモード切替信号ｍｏｄｅにより、例えば、コンパレータ７３のみが動作し、他のコンパレータの動作が停止する制御が行われる。コンパレータ７３により、出力電圧Ｖｏｕｔとコンパレータ７３に供給される参照信号との比較が行われる。出力電圧Ｖｏｕｔが、コンパレータ７３に供給される参照信号より低い場合には、Ｈｉｇｈレベルの信号がコンパレータ７３から出力され、パルス発生回路５０に供給される。パルス発生回路５０は、コンパレータ７３からのＨｉｇｈレベルの信号に応答し、固定幅のパルスを所定のタイミングで出力する。パルス発生回路５０の出力は、選択回路５２を介して、ＲＳラッチ回路４７のセット入力端Ｓに供給される。
【００３２】
本実施形態においては、補償器４３からの制御信号Ｃｔｒｌと所定の閾値Ｃｔｒｌ＿ｔｈｒｅｓｈｏｌｄ、及び、周波数カウンタ４８のカウント値Ｆｓｗと所定の閾値Ｆｓｗ＿ｔｈｒｅｓｈｏｌｄとの比較によりモード切替が行われる。低電力モードでは、並列型ＡＤＣを構成する特定のコンパレータ７３以外を停止させる。従って、消費電力を軽減することが出来る。
【００３３】
図７は、第４の実施形態に用いられるコンパレータの一つの実施形態を示す図である。例えば、コンパレータ７１の構成を示す。コンパレータ７１は、プリアンプ部（Ｉ）、センスアンプ部（ＩＩ）、及びラッチ部（ＩＩＩ）を有する。プリアンプ部（Ｉ）は、差動対２１３を構成するＮＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１５を有する。差動対２１３を構成するＮＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１５のソース電極には、電流源を構成するＮＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１１の直列接続が接続される。
【００３４】
ＮＭＯＳトランジスタ２１１のゲート電極には、モード切替信号ｍｏｄｅが、インバータ２１０を介して供給される。ＮＭＯＳトランジスタ２１２のゲート電極には、別途設けられるカレントミラー回路（図示せず）のバイアス電圧Ｖｍｉｒｒｏｒが印加される。差動対２１３を構成するＮＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１５のドレイン電極には、負荷として、ＰＭＯＳトランジスタ２１６とＰＭＯＳトランジスタ２１７が接続される。
【００３５】
センスアンプ部（ＩＩ）は、プリアンプ部（Ｉ）の出力をゲート電極に受けるＰＭＯＳトランジスタ２２０とＰＭＯＳトランジスタ２２５を有する。ＰＭＯＳトランジスタ２２０には、ＰＭＯＳトランジスタ２２３が並列に接続されている。ＰＭＯＳトランジスタ２２５には、ＰＭＯＳトランジスタ２２４が並列に接続されている。更に、センスアンプ部(ＩＩ)は、ソース電極が共通接続されたＮＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２を有する。ＮＭＯＳトランジスタ２２１のドレイン電極は、ＰＭＯＳトランジスタ２２３のドレイン電極に接続される。ＮＭＯＳトランジスタ２２２のドレイン電極は、ＰＭＯＳトランジスタ２２４のドレイン電極に接続される。
【００３６】
ＮＭＯＳトランジスタ２２１とＰＭＯＳトランジスタ２２３のゲート電極は共通接続され、ＰＭＯＳトランジスタ２２５のドレイン電極に接続される。ＮＭＯＳトランジスタ２２２とＰＭＯＳトランジスタ２２４のゲート電極は共通接続され、ＰＭＯＳトランジスタ２２０のドレイン電極に接続される。ＮＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２のソース電極には、ＮＭＯＳトランジスタ２１９のドレイン電極が接続される。ＮＭＯＳトランジスタ２１９のソース電極は接地される。ＮＭＯＳトランジスタ２１９のゲート電極には、ＡＮＤ回路２１８の出力が供給される。ＡＮＤ回路２１８には、インバータ２１０で反転されたモード切替信号ｍｏｄｅと、クロック信号ｃｌｋが供給される。
【００３７】
ラッチ部（ＩＩＩ）は、ＮＡＮＤ回路２２７とＮＡＮＤ回路２２８を有する。ＮＡＮＤ回路２２７には、ＰＭＯＳトランジスタ２２５のドレイン電極の信号とＮＡＮＤ回路２２８の出力が供給される。ＮＡＮＤ回路２２８には、ＰＭＯＳトランジスタ２２０のドレイン電極の信号とＮＡＮＤ回路２２７の出力が供給される。ＲＳラッチ回路を構成している。
【００３８】
コンパレータ７１においては、プリアンプ部（Ｉ）の差動対２１３を構成するＮＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１５により、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆが比較される。比較結果は、センスアンプ部（ＩＩ）で増幅される。増幅された信号（ｓｅｔｂ、ｒｅｓｅｔｂ）が、ラッチ回路２２６に供給される。
【００３９】
モード切替信号ｍｏｄｅにより、コンパレータ７１の動作を制御することが出来る。すなわち、インバータ２１０を介してＮＭＯＳトランジスタ２１１に供給されるモード切替信号ｍｏｄｅの反転信号がＨｉｇｈレベルの時にのみ、ＮＭＯＳトランジスタ２１１がオンとなり、コンパレータ７１による比較動作が行われる。従って、電力消費を抑制することが出来る。同様に、センスアンプ部(ＩＩ)のＡＮＤ回路２１８に供給される２つの信号、すなわち、インバータ２１０により反転されたモード切替信号ｍｏｄｅとクロック信号ｃｌｋが両方Ｈｉｇｈの時にのみ、センスアンプ部（ＩＩ）は動作する。従って、電力消費が抑制される。モード切替信号ｍｏｄｅで動作が制御され、且つ、電力消費が抑制されたコンパレータ７１が提供される。
【００４０】
（第５の実施形態）
図８は、第５の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態においては、負荷電流Ｉｏｕｔの情報として、インダクタ電流ＩＬをフィードバックする電流フィードバックループを有する。すなわち、インダクタ電流ＩＬをセンスする電流センサ４００を有する。電流センサ４００の出力であるフィードバック電流信号Ｉｓｅｎｓｅは、サンプルホールド回路３０４に供給される。サンプルホールド回路３０４は、サンプリング信号ｅｎ＿ｓａｍｐｌでオン／オフが制御されるスイッチ３０５とコンデンサ３０６を有する。サンプルホールド回路３０４の出力Ｉｓｅｎｓｅ＿ｏｕｔは、コンパレータ３０７の非反転入力端（＋）に供給される。コンパレータ３０７の反転入力端（−）には、ＤＡコンバータ３０８の出力が供給される。サンプルホールド回路３０４、コンパレータ３０７、ＤＡコンバータ３０８、及び、モード制御回路３０２内に設けられた探索ロジック（図示せず）が、ＳＡＲ−ＡＤＣを構成する。
【００４１】
出力電圧Ｖｏｕｔのフィードバックループを備える。ＡＤコンバータ３００でデジタル
化された出力電圧Ｖｏｕｔが、参照電圧Ｖｒｅｆと比較され、その差分信号が補償器３０１に供給される。補償器３０１は、例えば、ＰＩＤ制御を行い、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなるように、制御信号Ｉｃｔｒｌを出力する。制御信号Ｉｃｔｒｌは、モード制御回路３０２に供給される。
【００４２】
モード制御回路３０２は、有限オートマトン３０３の制御の下、電流フィードバックループのモードの切替を行う。インダクタ電流ＩＬのフィードバック電流信号Ｉｓｅｎｓｅが、所定の閾値よりも小さい範囲では、サンプルホールド回路３０４にＨｉｇｈレベルとＬｏｗレベルを所定周期で有するサンプリング信号ｅｎ＿ｓａｍｐｌを供給する。すなわち、デジタル変換モードでの制御が行われる。
【００４３】
インダクタ電流ＩＬのフィードバック電流信号Ｉｓｅｎｓｅが、所定の閾値を超えると、モード制御回路３０２は、Ｈｉｇｈレベルに固定されたサンプリング信号ｅｎ＿ｓａｍｐｌを、サンプルホールド回路３０４のスイッチ３０５に供給する。これにより、フィードバック電流信号Ｉｓｅｎｓｅは、そのままの状態で、コンパレータ３０７に供給される。フィードバック電流信号Ｉｓｅｎｓｅがそのままの状態でコンパレータ３０７に供給されるモードを、以降、ストレート比較モードという。
【００４４】
コンパレータ３０７により、フィードバック電流信号ＩｓｅｎｓｅとＤＡコンバータ３０８を介して供給される制御信号Ｉｃｔｒｌとが比較される。制御信号Ｉｃｔｒｌよりもフィードバック電流信号Ｉｓｅｎｓｅが大きくなると、コンパレータ３０７からＨｉｇｈレベルの信号が出力される。コンパレータ３０７からのＨｉｇｈレベルの信号を受け、モード制御回路３０２から、リセット信号ｒｅｓｅｔが、ＲＳラッチ回路３０９のラッチ入力端Ｒに供給される。リセット信号ｒｅｓｅｔにより、ＲＳラッチ回路３０９の出力であるＰＷＭ信号が立ち下がる。ＲＳラッチ回路３０９からのＰＷＭ信号がドライバ１７に供給される。ドライバ１７の出力信号が、ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６のゲート電極に供給される。
【００４５】
ＲＳラッチ回路３０９の出力は、有限オートマトン３０３にも供給される。有限オートマトン３０３は、ＲＳラッチ回路３０９の出力の立下りの検知を行い、モード切替の制御を行う。すなわち、ＲＳラッチ回路３０９の出力の立下りを検知して、デジタル変換モードへの切替を行う。
【００４６】
本実施形態においては、フィードバック電流信号Ｉｓｅｎｓｅと所定の閾値との比較を行い、制御のモード切替を行う。すなわち、フィードバック電流信号Ｉｓｅｎｓｅが所定の閾値よりも小さい時には、デジタル変換モードでの制御を行う。フィードバック電流信号Ｉｓｅｎｓｅが所定の閾値を超えた時には、フィードバック電流信号Ｉｓｅｎｓｅをアナログ値まま用いるストレート比較モードを行う。フィードバック電流信号Ｉｓｅｎｓｅと制御信号Ｉｃｔｒｌとの比較の精度を高めるためには、サンプリング周波数を高める必要が有る。特に、フィードバック電流信号Ｉｓｅｎｓｅが制御信号Ｉｃｔｒｌを超えたときに、ＰＷＭ信号を立ち下げるため、フィードバック電流信号Ｉｓｅｎｓｅが制御信号Ｉｃｔｒｌの値に近づいたときの制御は重要である。本実施形態においては、フィードバック電流信号Ｉｓｅｎｓｅが所定の閾値より高くなった時には、フィードバック電流信号Ｉｓｅｎｓｅをアナログ値のまま用いるストレート比較モードに移行させる。従って、高い周波数のサンプリング信号を用いた構成とする必要がない為、消費電力を低減させることが出来る。
【００４７】
図９は、第５の実施形態の半導体集積回路の動作を説明する為の波形図である。同図（Ａ）に示す通り、フィードバック電流信号Ｉｓｅｎｓｅが所定の閾値より低い範囲までは、デジタル変換モードでの制御が行われる。より具体的には、フィードバック電流信号Ｉｓｅｎｓｅのデジタル値Ｉｓｅｎｓｅ＿ｏｕｔが、制御信号Ｉｃｔｒｌより設定値Ｉｐｒｅｓｅｔ分だけ低い閾値（Ｉｃｔｒｌ−Ｉｐｒｅｓｅｔ）の範囲まで、デジタル変換モードでの制御が行われる。フィードバック電流信号Ｉｓｅｎｓｅのデジタル値Ｉｓｅｎｓｅ＿ｏｕｔが、閾値（Ｉｃｔｒｌ−Ｉｐｒｅｓｅｔ）を超えると、ストレート比較モードに移行する。すなわち、図（Ｃ）に示す様に、サンプルホールド回路３０４へのサンプリング信号ｅｎ＿ｓａｍｐｌがＨｉｇｈレベルに固定される。制御信号Ｉｃｔｒｌとフィードバック電流信号Ｉｓｅｎｓｅが比較され、フィードバック電流信号Ｉｓｅｎｓｅが制御信号Ｉｃｔｒｌを超えると、モード制御回路３０２からリセット信号ｒｅｓｅｔがＲＳラッチ回路３０９に供給され、ＰＷＭ信号がＬｏｗレベルに立ち下がる（図（Ｂ））。ＰＷＭ信号の立下りを検知して、デジタル変換モードに移行する。すなわち、サンプリング信号ｅｎ＿ｓａｍｐｌが、再び、ＨｉｇｈレベルとＬｏｗレベルを繰り返すパルス信号となり、サンプルホールド回路３０４に供給される。
【００４８】
図１０は、第５の実施形態の半導体集積回路に用いられる有限オートマトン３０３の一つの実施形態を示す図である。状態遷移図で示している。有限オートマトン３０３は、二つのモードを切替える構成を有している。第１の状態（ｍｏｄｅ＝０）１０００は、デジタル変換モードを示す。第１の状態（ｍｏｄｅ＝０）１０００では、インダクタ電流ＩＬのフィードバックループに設けられたサンプルホールド回路３０４に通常のサンプリング信号が供給され、デジタル変換動作が行われる。フィードバック電流信号Ｉｓｅｎｓｅのデジタル値Ｉｓｅｎｓｅ＿ｏｕｔが、閾値（Ｉｃｔｒｌ−Ｉｐｒｅｓｅｔ）より小さい間は、第１の状態（ｍｏｄｅ＝０）１０００を維持する（１００１）。
【００４９】
第２の状態（ｍｏｄｅ＝１）１１００では、サンプルホールド回路３０４に、固定値のサンプリング信号ｓｗ＿ｓａｍｐｌが供給され、デジタル変換動作が停止する。第１の状態（ｍｏｄｅ＝０）１０００から第２の状態（ｍｏｄｅ＝１）１１００への遷移は、フィードバック電流信号Ｉｓｅｎｓｅのデジタル値Ｉｓｅｎｓｅ＿ｏｕｔが、閾値（Ｉｃｔｒｌ−Ｉｐｒｅｓｅｔ）を超えた時に行われる（１００２）。ＰＷＭ信号が立ち下がるまで、第２の状態（ｍｏｄｅ＝１）１１００を維持する（１００４）。第２の状態（ｍｏｄｅ＝１）１１００から第１の状態（ｍｏｄｅ＝０）１０００への遷移は、ＰＷＭ信号の立下がりが検知されることにより行われる（１００３）。
【００５０】
（第６の実施形態）
図１１は、第６の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、２相のマルチフェーズの半導体集積回路の実施形態を示す。本実施形態においては、図８で説明した第５の実施形態の半導体集積回路に加え、同様の構成がもう一段備えられている。すなわち、モード制御回路３０２ａと有限オートマトン３０３ａを有する制御回路４ａ、電流センサ４００ａのからの信号が供給されるスイッチ３０５ａとコンデンサ３０６ａを有するサンプルホールド回路３０４ａ、サンプルホールド回路３０４ａの出力とＤＡコンバータ３０８ａの出力を比較するコンパレータ３０７ａ、ドライバ１７ａ、ドライバ１７ａからの駆動信号でオン／オフが制御されるＰＭＯＳトランジスタ５ａとＮＭＯＳトランジスタ６ａ、並びに、インダクタ７ａを備える。出力電圧Ｖｏｕｔのフィードバックループを構成するＡＤコンバータ３００と補償器３０１は、共用される。
【００５１】
図８の実施形態で説明した動作により、インダクタ７を流れるインダクタ電流ＩＬ１のフィードバック電流信号Ｉｓｅｎｓｅ１を用いた制御が制御回路４側で行われる。一方、インダクタ７ａを流れるインダクタ電流ＩＬ２のフィードバック電流信号Ｉｓｅｎｓｅ２を用いた制御が制御回路４ａ側で行われる。制御回路４のＲＳラッチ回路３０９と制御回路４ａのＲＳラッチ回路３０９ａには、位相の異なるクロック信号（ｃｌｏｃｋ１、ｃｌｏｃｋ２）が、供給される。負荷電流Ｉｏｕｔのリップルを相殺し、平滑化された負荷電流Ｉｏｕｔを得る為である。
【００５２】
本実施形態においても、インダクタ電流ＩＬのセンスは、デジタル変換モードとストレート比較モードで実施される。従って、インダクタ電流ＩＬのフィードバック電流信号Ｉｓｅｎｓｅと制御信号Ｉｃｔｒｌとの比較動作を、低電力化された制御で行うことが出来る。本実施形態では、２つのフェーズの半導体集積回路へ適用した構成を示したが、更に、フェーズ数を増やした構成に適用することにより、低電力化の効果が大きくなる。
【００５３】
（第７の実施形態）
図１２は、第７の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態の制御回路４は、サンプルホールド回路３０４、ＤＡコンバータ３０８と共にＳＡＲ−ＡＤＣを構成する探索ロジック５０１を有する。探索ロジック５０１の出力と補償器３０１の制御信号Ｉｃｔｒｌが、モード切替信号ｍｏｄｅに応じて、選択回路５０３で選択されてＤＡコンバータ３０８に供給される。探索ロジック５０１の出力はレジスタ５０２に供給される。レジスタ５０２の出力は有限オートマトン５０６とデジタル比較回路５０４に供給される。デジタル比較回路５０４では、補償器３０１からの制御信号Ｉｃｔｒｌとレジスタ５０２の出力との比較が行われる。
【００５４】
有限オートマトン５０６は、レジスタ５０２の出力に応じたモード制御を行う。すなわち、レジスタ５０２から供給される信号が、制御信号Ｉｃｔｒｌから所定の設定値Ｉｐｒｅｓｔ分だけ低い閾値（Ｉｃｔｒｌ−Ｉｐｒｅｓｅｔ）よりも小さい場合には、デジタル変換モードによる制御を行う。レジスタ５０２から供給される信号が、閾値（Ｉｃｔｒｌ−Ｉｐｒｅｓｅｔ）を超えた場合には、ストレート比較モードによる制御に移行する。有限オートマトン５０６からのモード切替信号ｍｏｄｅに応答して、各選択回路（５００、５０３、５０５）の出力が切替えられる。
【００５５】
本実施形態においては、補償器３０１からの制御信号Ｉｃｔｒｌとレジスタ５０２からの出力を比較するデジタル比較回路５０４を有する。従って、仮に負荷の急減な変動により、デジタル変換モードからストレート比較モードへの移行が出来なかった場合でも、制御信号Ｉｃｔｒｌとレジスタ５０２の出力、すなわち、フィードバック電流信号Ｉｓｅｎｓｅのデジタル値Ｉｓｅｎｓｅ＿ｏｕｔとの比較が行われる。制御信号Ｉｃｔｒｌよりもフィードバック電流信号Ｉｓｅｎｓｅのデジタル値Ｉｓｅｎｓｅ＿ｏｕｔが大きくなった場合には、選択回路５０５からリセット信号ｒｅｓｅｔがＲＳラッチ回路３０９のラッチ入力端Ｒに供給される。これにより、ドライバ１７に供給されるＰＷＭ信号がＬｏｗレベルに立ち下がる。従って、負荷の急激な変化に対しても、制御回路４による確実な制御が可能となる。
【００５６】
本実施形態においても、フィードバック電流信号Ｉｓｅｎｓｅのデジタル値Ｉｓｅｎｓｅ＿ｏｕｔが所定の閾値より高くなった時には、フィードバック電流信号Ｉｓｅｎｓｅをアナログ値のまま用いたストレート比較モードに移行させる。従って、高い周波数のサンプリング信号を用いた構成とする必要がない為、消費電力を低減させることが出来る。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１  入力端子、２  出力端子、３  直流電圧源、４  制御回路、５  ＰＭＯＳトランジスタ、６  ＮＭＯＳトランジスタ、７  インダクタ、８  コンデンサ、９  負荷、１０  サンプルホールド回路、１１  スイッチ、１２  コンデンサ、１３  コンパレータ、１４  ＤＡコンバータ、１５  選択回路、１６  レジスタ、１７  ドライバ、１９  ＤＡコンバータ、４０  探索ロジック、４１  レジスタ、４２  誤差算出回路、４３  補償器、４６  デジタルパルス幅変調器、４８  周波数カウンタ、４９及び３０３  有限オートマトン、５０  パルス発生回路、６０  誤差算出回路、３０２  モード制御回路、５０１  探索ロジック。
【図１】
2015019502.tif 000003
【図２】
2015019502.tif 000004
【図３】
2015019502.tif 000005
【図４】
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【図５】
2015019502.tif 000007
【図６】
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【図７】
2015019502.tif 000009
【図８】
2015019502.tif 000010
【図９】
2015019502.tif 000011
【図１０】
2015019502.tif 000012
【図１１】
2015019502.tif 000013
【図１２】
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