(57)【要約】      （修正有）【課題】ＥＳＤ保護素子とキャパシタとの組み合わせからなり、静電気吸収性能が高く、小型・薄型化が可能であり、製造も容易な複合電子部品を提供する。【解決手段】複合電子部品１は、基板１０と、基板１０上に形成された機能層１１とを備える。機能層１１は、基板１０上に形成され、ギャップＧを介して互いに対向する第１および第２の放電電極１５ａ，１５ｂと、第１および第２の放電電極１５ａ，１５ｂと同一平面上に設けられ、第２の放電電極１５ｂと接続された第１のキャパシタ電極１８ａと、少なくとも放電電極１５ａ，１５ｂ間に配置された静電気吸収層１６と、第１のキャパシタ電極１８ａの上面に形成された誘電体層１７と、誘電体層１７を介して第１のキャパシタ電極１８ａと対向する第２のキャパシタ電極１８ｂとを備える。静電気吸収層１６は、誘電体層１７中に島状の導電性無機材料が平面的且つ不連続に分散した海島構造のコンポジットである。【選択図】図２
2015023247.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された機能層とを備え、
前記機能層は、ＥＳＤ保護素子とキャパシタとを組み合わせてなる少なくとも一つの複合素子を含み、
前記ＥＳＤ保護素子は、
前記基板上に形成され、ギャップを介して互いに対向する第１および第２の放電電極と、
少なくとも前記第１および第２の放電電極間に配置された静電気吸収層とを含み、
前記キャパシタは、
前記第２の放電電極と接続された第１のキャパシタ電極と、
前記第１のキャパシタ電極の上面に形成された誘電体層と、
前記誘電体層を介して前記第１のキャパシタ電極と対向する第２のキャパシタ電極とを備え、
前記静電気吸収層は、前記誘電体層中に島状の導電性無機材料が平面的且つ不連続に分散した海島構造のコンポジットであることを特徴とする複合電子部品。
【請求項２】
前記第２のキャパシタ電極は、前記第１の放電電極と平面視にて重ならない領域に設けられている、請求項１に記載の複合電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合電子部品に関し、特に、ＥＳＤ（Electro-Static Discharge：静電気放電）保護素子とキャパシタとを組み合わせた複合電子部品に関するものである。
【背景技術】
【０００２】
近年、電子機器の省電力化が進み、その動作電圧の低下が著しい。このような動作電圧の低下に伴い、電子機器に内蔵されるＩＣその他の電子部品は静電気破壊されやすくなってきており、静電気対策が強く求められている。
【０００３】
静電気対策部品の一つとして、静電気吸収機能を有するチップキャパシタが知られている。例えば、特許文献１に記載のチップキャパシタは、コンデンサと、このコンデンサと並列に挿入された放電ギャップを有する第１および第２の放電電極からなり、放電ギャップに多孔質樹脂が埋め込まれた構造を有している。また特許文献２に記載のチップキャパシタは、誘電体層と内部電極とを交互に積層して一体的に形成されたベアチップと、ベアチップの外面に形成され、誘電体層の絶縁破壊電圧よりも放電開始電圧が低く、所定のギャップを有する一対の放電用電極とを備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開昭５７−１７１２８号公報
【特許文献２】特開平６−２５１９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１においては、多孔質樹脂の静電気吸収性能が低下しないように、多数の絶縁層を含む積層体の焼成後に多孔質樹脂を設ける必要があり、そのためには多孔質樹脂を最上部に設けなければならならず、設計や製造工程上の制約が大きく、製造コストも増加するという問題がある。また、多孔質樹脂は１０μｍ程度の非常に微細なギャップ間に充填されるが、最上部においては、導体パターンが形成された絶縁層を交互に多数積層する構造に起因して平面の凹凸が大きいため、非常に微細なギャップを安定的に形成することは極めて困難である。さらに多孔質樹脂は経時変化等によって変質しやすく、この場合には静電気吸収性能が大幅に低下するという問題がある。
【０００６】
特許文献２においては、積層体の上面に微細なギャップを高精度に形成することが難しく、また静電気吸収機能が一対の放電用電極だけで実現されているため、所望の静電気吸収特性を得ることが難しいという問題がある。
【０００７】
このように、静電気吸収機能を有する従来のチップキャパシタは、静電気吸収性能や信頼性が十分でなく、その改良が求められている。さらに最近は、スマートフォンやタブレット端末の普及に伴い、非常に薄型な電子部品のニーズが高まっており、部品の小型・薄型化が強く求められている。
【０００８】
したがって、本発明の目的は、ＥＳＤ保護素子とキャパシタとの組み合わせからなり、静電気吸収性能が高く、小型・薄型化が可能であり、製造も容易な複合電子部品を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明による複合電子部品は、基板と、前記基板上に形成された機能層とを備え、前記機能層は、ＥＳＤ保護素子とキャパシタとを組み合わせてなる少なくとも一つの複合素子を含み、前記ＥＳＤ保護素子は、前記基板上に形成され、ギャップを介して互いに対向する第１および第２の放電電極と、少なくとも前記第１および第２の放電電極間に配置された静電気吸収層とを含み、前記キャパシタは、前記第２の放電電極と接続された第１のキャパシタ電極と、前記第１のキャパシタ電極の上面に形成された誘電体層と、前記誘電体層を介して前記第１のキャパシタ電極と対向する第２のキャパシタ電極とを備え、前記静電気吸収層は、前記誘電体層中に島状の導電性無機材料が平面的且つ不連続に分散した海島構造のコンポジットであることを特徴とする。
【００１０】
本発明によれば、静電気吸収層が絶縁性無機材料のマトリックス中に島状の導電性無機材料が平面的且つ不連続に分散した海島構造のコンポジットであることから、静電気吸収性能および信頼性が高い複合電子部品を提供することができる。さらに、誘電体層を静電気吸収層の絶縁性無機材料として用いることが可能であり、薄型で製造も容易な信頼性の高い複合電子部品を提供することができる。
【００１１】
本発明において、前記第２のキャパシタ電極は、前記第１の放電電極と平面視にて重ならない領域に設けられていることが好ましい。この構成によれば、ＥＳＤ保護素子が静電気を吸収したときに生じる静電気破壊の影響によって第２のキャパシタ電極が破損してしまう事態を防止することができる。また、第１の放電電極と外部端子電極（バンプ電極）との接続を容易にすることができる。
【発明の効果】
【００１２】
本発明によれば、ＥＳＤ保護素子とキャパシタとの組み合わせからなり、静電気吸収性能が高く、小型・薄型化が可能であり、製造も容易な複合電子部品を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１の実施の形態による複合電子部品１の外観構成を示す略斜視図である。
【図２】図２は、複合電子部品１の層構造を詳細に示す略分解斜視図である。
【図３】図３は、図２における各層の平面図である。
【図４】図４は、複合電子部品１の構成を示す等価回路図である。
【図５】図５は、ＥＳＤ保護素子Ｅ１の構造を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。
【図６】図６は、ＥＳＤ保護素子Ｅ１の原理を説明するための模式図である。
【図７】図７は、複合電子部品１の製造方法について説明するための略平面図である。
【図８】図８は、本発明の第２の実施の形態による複合電子部品２の層構造を詳細に示す略分解斜視図である。
【図９】図９は、図８における各層の平面図である。
【図１０】図１０は、本発明の第３の実施の形態による複合電子部品３の各層の構造を詳細に示す略平面図である。
【図１１】図１１は、複合電子部品３の構成を示す等価回路図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の第１の実施の形態による複合電子部品１の外観構成を示す略斜視図である。
【００１６】
図１に示すように、複合電子部品１は、基板１０と、基板１０の上面に設けられた機能層１１と、機能層１１の上面に設けられた第１〜第３のバンプ電極１２ａ〜１２ｃと、第１〜第３のバンプ電極１２ａ〜１２ｃの形成位置を除いた機能層１１の上面に設けられたカバー層１３とを備えている。
【００１７】
複合電子部品１は略直方体状の表面実装型チップ部品であり、上面１ａ、底面１ｂおよび４つの側面１ｃ〜１ｆ（外周面）を有している。なお、図１の複合電子部品１は実装面が上向きの状態であり、実際の実装時には上下反転し、バンプ電極１２ａ〜１２ｃ側を下向きにして使用されるものである。
【００１８】
基板１０は、複合電子部品１の機械的強度を確保する役割を果たすものである。基板１０の材料としては焼結フェライトやフォルステライト等のセラミック材料を用いることが可能であるが、これらは非磁性体であることが好ましい。特に限定されるものではないが、チップサイズが０６０３サイズ（Ｘ×Ｙ×Ｚ＝０．６×０．３×０．３（ｍｍ））であるとき、基板１０の厚さは０．１〜０．２ｍｍ程度とすることができる。
【００１９】
機能層１１は、ＥＳＤ保護素子およびキャパシタを含む層であり、基板１０とカバー層１３との間に設けられている。ＥＳＤ保護素子とキャパシタとの組み合わせによれば、静電気ノイズの高周波成分から低周波成分までを効率よく除去することが可能である。
【００２０】
第１〜第３のバンプ電極１２ａ〜１２ｃは、略柱状の電極体からなる外部端子電極であって、上面と少なくとも一つの側面とを電極露出面とし、残りの側面がカバー層１３で覆われた構成を有するものである。本実施形態において、第１のバンプ電極１２ａは部品の長手方向（Ｘ方向）の一端側の一方のコーナー部に位置し、第２および第３のバンプ電極１２ｂ，１２ｃは、Ｘ方向の他端側に両コーナー部にそれぞれ位置する。よって、第１のバンプ電極１２ａは、第１の側面１ｃと第４の側面１ｆの両方に露出面を有し、第２のバンプ電極１２ｂは、第２の側面１ｄと第３の側面１ｅの両方に露出面を有し、第３のバンプ電極１２ｃは、第２の側面１ｄと第４の側面１ｆの両方に露出面を有する。
【００２１】
なお、本明細書において「バンプ電極」とは、フリップチップボンダーを用いてＣｕ，Ａｕ等の金属ボールを熱圧着することにより形成されるものとは異なり、電解めっきにより形成された厚膜めっき電極を意味する。特に限定されるものではないが、バンプ電極の材料としては、導電性および加工性が容易なＣｕを用いることが好ましい。バンプ電極１２ａ〜１２ｃの厚さは、カバー層１３の厚さと同等かそれ以上である。本実施形態において、バンプ電極１２ａ〜１２ｃは機能層１１内のキャパシタ電極等の導体パターンよりも厚く、特に機能層１１内の導体パターンの５倍以上の厚さを有することが好ましい。
【００２２】
カバー層１３は、複合電子部品１の実装面を構成する層であり、基板１０と共に機能層１１を保護する役割を果たす。カバー層１３はバンプ電極１２ａ〜１２ｃ間のスペースを埋めるように設けられており、バンプ電極１２ａ〜１２ｃを補強的に支持している。カバー層１３としては例えばエポキシ樹脂を用いることができる。
【００２３】
図２は、複合電子部品１の層構造を詳細に示す略分解斜視図である。また、図３は、図２における各層の平面図であり、（ａ）〜（ｅ）は各層を下から上に向かって順に示すものである。
【００２４】
図２および図３示すように、複合電子部品１は、基板１０とカバー層１３との間に挟まれた機能層１１を備えている。機能層１１は、基板１０の上面に形成された下地絶縁層１４と、下地絶縁層１４の上面に形成され、ギャップＧを介して互いに対向する第１および第２の放電電極１５ａ，１５ｂと、第１および第２の放電電極１５ａ，１５ｂ間に配置された静電気吸収層１６と、第１および第２の放電電極１５ａ，１５ｂとともに下地絶縁層１４の上面に形成された第１のキャパシタ電極１８ａと、第１のキャパシタ電極１８ａの上面に形成された誘電体層１７と、誘電体層１７を介して第１のキャパシタ電極１８ａの上面と対向する第２のキャパシタ電極１８ｂとを備えている。
【００２５】
下地絶縁層１４は例えばＡｌ２Ｏ３等の無機絶縁性材料からなり、本実施形態においては製造の容易さから基板１０の全面を覆っているが、少なくとも放電電極１５ａ，１５ｂ間のギャップＧとその周辺領域に形成されて静電気吸収層１６の下地となっていればよく、必ずしも全面を覆う必要はない。なお、下地絶縁層１４の形成方法は特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層１４の膜厚は、適宜設定可能である。
【００２６】
第１および第２の放電電極１５ａ，１５ｂは、同一平面上に形成された一対の平面電極である。第１および第２の放電電極１５ａ，１５ｂの材料としては、例えば、Ｎｉ、Ｃｒ、Ａｌ、Ｐｄ、Ｔｉ、Ｃｕ、Ａｇ、ＡｕおよびＰｔなどから選ばれた少なくとも一種類の金属、或いはこれらの合金等が挙げられるが、導電性および加工性に優れたＣｕを用いることが特に好ましい。第１および第２の放電電極１５ａ，１５ｂの厚さは、適宜設定することができ、特に限定されないが、通常は０．０１〜１０μｍ程度である。
【００２７】
第１および第２の放電電極１５ａ，１５ｂは、ギャップＧを介して互いに対向している。第１および第２の放電電極１５ａ，１５ｂは、基板１０の長手方向（Ｘ方向）に配置されており、ギャップＧは基板１０の長手方向と直交する幅方向（Ｙ方向）に延在している。本実施形態において、ギャップＧの形状はＹ方向に延在する直線状であるが、その形状は特に制限されず、例えば、櫛歯状、或いは、鋸状に形成されていてもよい。また、ギャップＧの両端に位置する第１および第２の放電電極１５ａ，１５ｂのコーナー部はラウンド状に面取りされており、これにより放電時の電界集中の緩和が図られている。さらに、第１および第２の放電電極１５ａ，１５ｂのギャップＧを形成する部分のコーナー部は、基板１０の外周ぎりぎりのところではなくそれよりもある程度内側寄りに設定されており、一定幅の余白が確保されている。これは、静電気破壊が部品の外表面にまで及ぶことを防止するためである。
【００２８】
ギャップＧおよびその周辺領域には静電気吸収層１６が形成されている。静電気吸収層１６は第１および第２の放電電極１５ａ，１５ｂ間で静電気放電が発生したときにそのエネルギーを吸収する役割を果たすものである。すなわち、静電気吸収層１６は第１および第２の放電電極１５ａ，１５ｂとともにＥＳＤ保護素子として機能する。
【００２９】
第１のキャパシタ電極１８ａは、第１および第２の放電電極１５ａ，１５ｂと同一平面上に設けられており、特に第２の放電電極１５ｂと一体的に形成されている。ここにいう一体的とは、同一平面上の一つの導体パターンであることを一見して認識できるように形成されていることを意味し、両者の境界を区別できるように形成されていてもよく、そうでなくてもよい。なお、第２の放電電極１５ｂと第１のキャパシタ電極１８ａとの厳密な境界を必ずしも明確にする必要はないが、少なくとも第２のキャパシタ電極１８ａと平面視で重なる部分は第１のキャパシタ電極１８ａであり、それ以外の部分のうち、第１の放電電極１５ａと近接し、静電気吸収層１６と重なる部分は第２の放電電極１５ｂである。
【００３０】
第１のキャパシタ電極１８ａの面積は、第１および第２の放電電極１５ａ，１５ｂの面積よりも大きいことが好ましい。特に、第１のキャパシタ電極１８ａは、基板１０の上面の面積の半分以上を占めていることが特に好ましい。この構成によれば、より大きなキャパシタンスを得ることができ、静電気ノイズの特に低周波成分を十分に吸収することが可能となる。
【００３１】
誘電体層１７は、第１のキャパシタ電極１８ａの上面の広い範囲を覆っており、これにより第１および第２のキャパシタ電極１８ａ，１８ｂ間の誘電体が形成される。誘電体層１７は、Ａｌ２Ｏ３の単層膜であってもよく、ＢａＴｉＯ３の単層膜であってもよく、第２のキャパシタ電極１８ｂ側がＳｉＮとなるようにＡｉ２Ｏ３の上にＳｉＮを重ねたＳｉＮ／Ａｌ２Ｏ３の積層膜であってもよい。
【００３２】
誘電体層１７は第１のキャパシタ電極１８ａの上方のみならず第１および第２の放電電極１５ａ，１５ｂ間のギャップＧの上方にまで及んでおり、静電気吸収層１６を覆うように設けられている。そのため誘電体層１７はＥＳＤ保護素子の一部としても機能する。誘電体層１７は、第２の放電電極１５ｂのみならず第１の放電電極１５ａをも部分的に覆っているが、第１の放電電極１５ａの上面を完全には覆っていない。また、誘電体層１７は第１のキャパシタ電極１８ａの上面を完全には覆っておらず、第１のキャパシタ電極１８ａのコーナー部は放電電極１５ａと同様に露出している。
【００３３】
第２のキャパシタ電極１８ｂは誘電体層１７の上面に形成されている。第２のキャパシタ電極１８ｂは第１のキャパシタ電極１８ａとともに一対の平行平板電極を構成しており、キャパシタを構成している。第２のキャパシタ電極１８ｂの材料は第１のキャパシタ電極１８ａと同一材料であることが好ましく、その厚さも第１のキャパシタ電極１８ａと同じであることが好ましい。
【００３４】
第２のキャパシタ電極１８ｂと同一平面上には、補助電極１９ａ、１９ｂが設けられている。補助電極１９ａは第１の放電電極１５ａの上面に形成されており、補助電極１９ｂはコーナー部に露出する第１のキャパシタ電極１８ａの上面に形成されている。補助電極１９ａ，１９ｂは第１〜第３のバンプ電極１２ａ〜１２ｃが形成される下地面の高さを揃えるために設けられている。
【００３５】
第１の放電電極１５ａの上面は第２のキャパシタ電極１８ｂとの重なりを有しておらず、しかも誘電体層１７にも覆われていないので、第１の補助電極１９ａは第１の放電電極１５ａの主面に直接形成されている。同様に、基板１０の他端側の他方のコーナー部１０ｃにおいて第１のキャパシタ電極１８ａは誘電体層１７に覆われていないので、第２の補助電極１９ｂは第１のキャパシタ電極１８ａの主面に直接形成されている。なお、第１のキャパシタ電極１８ａの他端側の他方のコーナー部１０ｄは誘電体層１７に覆われている。
【００３６】
第１のバンプ電極１２ａは、第１の補助電極１９ａの上面に形成されており、第１の補助電極１９ａを介して第１の放電電極１５ａに接続されている。第２のバンプ電極１２ｂは、第２の補助電極１９ｂの上面に形成されており、第２の補助電極１９ｂを介して第１のキャパシタ電極１８ａに接続されている。第３のバンプ電極１２ｃは、第２のキャパシタ電極１８ｂの上面に形成されており、第２のキャパシタ電極１８ｂに直接接続されている。なお、第１のバンプ電極１２ａは、専らＥＳＤ保護素子の端子電極として設けられており、第３のバンプ電極１２ｃは、専らキャパシタの端子電極として設けられている。
【００３７】
カバー層１３は、バンプ電極１２ａ〜１２ｃと同じ層に設けられており、第２のキャパシタ電極１８ｂ等の導体パターンの全面を覆っている。なお、第２のキャパシタ電極１８ｂを含む電極層とカバー層１３との間にＡｌ２Ｏ３等の無機絶縁層を介在させてもよい。
【００３８】
図３に示すように、基板１０の平面形状は矩形であり、第１のバンプ電極１２ａは、基板１０の長手方向の一端側ＬＤ１に設けられているが、第２および第３のバンプ電極１２ｂ，１２ｃは、基板１０の長手方向の他端側ＬＤ２に設けられている。
【００３９】
基板１０は、長手方向の一端側ＬＤ１の第１および第２のコーナー部１０ａ，１０ｂと、長手方向の他端側のコーナー部１０ｃ，１０ｄとを有している。第１のコーナー部１０ａと第３のコーナー部１０ｃは互いに対角関係にあり、第２のコーナー部１０ｂと第４のコーナー部１０ｄとは互いに対角関係にある。そして、第１のバンプ電極１２ａは、第１のコーナー部１０ａに設けられており、第２のバンプ電極１２ｂは、第３のコーナー部１０ｃに設けられており、第３のバンプ電極１２ｃは、第４のコーナー部１０ｄに設けられている。相対的には、第２のバンプ電極１２ｂは、第１のバンプ電極１２ａから見てＸ方向に位置しており、第３のバンプ電極１２ｃは、第１のバンプ電極１２ａから見てＸ方向に位置し、且つ、第２のバンプ電極１２ｂから見てＹ方向に位置している。
【００４０】
ただし、第１のバンプ電極１２ａは、第２のコーナー部１０ｂとの重なりを有していない。そのため、第１〜第３のバンプ電極１２ａ〜１２ｃの平面レイアウトは、基板１０の長手方向に延びる対称軸Ｘ０から見て非対称である。特に、第２および第３のバンプ電極１２ｂ、１２ｃは対称軸Ｘ０から見て互いに線対称な関係を有するが、第１のバンプ電極１２ａは対称軸Ｘ０から見て非対称である。
【００４１】
複合電子部品１の実装時に、第１のバンプ電極１２ａはグランドに接続され、第２および第３のバンプ電極１２ｂ，１２ｃは信号ラインに接続される必要があるが、第１〜第３のバンプ電極１２ａ〜１２ｃがこのようにレイアウトされている場合には、第１〜第３のバンプ電極１２ａ〜１２ｃを容易に区別することができ、複合電子部品１の実装の方向性を確実に把握することができる。
【００４２】
以上の構成を有する複合電子部品１は、第１および第２の放電電極１５ａ，１５ｂとそれら間に形成された静電気吸収層１６とがＥＳＤ保護素子Ｅ１として機能し、誘電体層１７を挟んで対向する第１および第２のキャパシタ電極１８ａ，１８ｂがキャパシタＣ１として機能する。
【００４３】
図４は、複合電子部品１の構成を示す等価回路図である。
【００４４】
図４に示すように、複合電子部品１は、ＥＳＤ保護素子Ｅ１とキャパシタＣ１を備えている。ＥＳＤ保護素子Ｅ１の一端および他端は第１および第２のバンプ電極１２ａ，１２ｂにそれぞれ接続されており、キャパシタＣ１の一端および他端は第２および第３のバンプ電極１２ｂ，１２ｃにそれぞれ接続されている。第２のバンプ電極１２ｂは、ＥＳＤ保護素子Ｅ１とキャパシタＣ１に共通の電極である。通常、第１のバンプ電極１２ａはグランド端子として用いられ、第２および第３のバンプ電極１２ｂ，１２ｃは信号端子として用いられる。信号端子１２ｂ，１２ｃ間に静電気による過電圧が印加された場合、電流はＥＳＤ保護素子Ｅ１を経由してグランドに流れる。このとき、高周波パルスノイズはＥＳＤ保護素子Ｅ１によって除去され、低周波ノイズはキャパシタＣ１によって除去される。
【００４５】
なお、上記のように、第１のバンプ電極１２ａは、専らＥＳＤ保護素子Ｅ１の端子電極として設けられており、第３のバンプ電極１２ｃは、専らキャパシタの端子電極Ｃ１として設けられている。したがって、例えばＥＳＤ保護素子Ｅ１と並列に任意のキャパシタが接続されることはなく、逆にキャパシタＣ１と並列に任意のＥＳＤ保護素子が接続されることもない。
【００４６】
図５は、ＥＳＤ保護素子Ｅ１の構造を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。
【００４７】
図５に示すように、ＥＳＤ保護素子Ｅ１は、下地絶縁層１４の表面に形成された第１および第２の放電電極１５ａ，１５ｂと、第１および第２の放電電極１５ａ，１５ｂの間に配設された静電気吸収層１６とを備えている。静電気吸収層１６の上面には誘電体層１７が設けられている。ＥＳＤ保護素子Ｅ１は、静電気による過電圧が印加された際に、静電気吸収層１６を介して放電電極１５ａ，１５ｂ間で初期放電が確保されるように設計されている。
【００４８】
第１および第２の放電電極１５ａ，１５ｂの対向する端面どうしは所定幅のギャップＧを介して相互に離間して配設されている。ギャップＧの幅は、所望の放電特性を考慮して適宜設定すればよく、特に限定されないが、通常、０．１〜５０μｍ程度であり、低電圧初期放電を確保するという観点から、より好ましくは０．１〜２０μｍ程度、さらに好ましくは０．１〜１０μｍ程度である。
【００４９】
第１および第２の放電電極１５ａ，１５ｂ間に配設された静電気吸収層１６は、上述した下地絶縁層１４および放電電極１５ａ，１５ｂの表面に積層された構成となっている。静電気吸収層１６の形成範囲は、少なくともギャップＧおよびその周囲の一定範囲に形成されていればよく、過電圧が印加された際に自身を介して第１および第２の放電電極１５ａ，１５ｂ間で初期放電が確保されるように設計されている限り、一定範囲の程度は特に限定されない。したがって、例えば基板１０の全面に静電気吸収層１６が形成されていてもかまわない。ただしこの場合、ギャップＧから遠く離れた位置に形成された静電気吸収層１６は静電気吸収に寄与しない部分となる。
【００５０】
静電気吸収層１６は、絶縁性無機材料２１のマトリックス中に島状の導電性無機材料２２の集合体が平面的且つ不連続に分散した海島構造のコンポジットである。本実施形態では、静電気吸収層１６は、逐次スパッタリングを行うことにより形成されている。より具体的には、下地絶縁層１４の表面および放電電極１５ａ，１５ｂの表面に、導電性無機材料２２をスパッタリングして部分的に（不完全に）成膜した後、絶縁性無機材料２１をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料２２の層とこれを覆う絶縁性無機材料２１の層との積層構造のコンポジットが形成されている。
【００５１】
絶縁性無機材料２１は、上層に位置する任意の層から第１および第２の放電電極１５ａ，１５ｂや導電性無機材料２２を保護する保護層としても機能する。絶縁性無機材料２１としては、例えば、金属酸化物、金属窒化物等が挙げられるが、これらに特に限定されない。絶縁性やコスト面を考慮すると、Ａｌ２Ｏ３、ＴｉＯ２、ＳｉＯ２、ＳｉＮ、ＺｎＯ、Ｉｎ２Ｏ３、ＮｉＯ、ＣｏＯ、ＳｎＯ２、Ｖ２Ｏ５、ＣｕＯ、ＭｇＯ、ＺｒＯ２、ＡｌＮ、ＢＮおよびＳｉＣが好ましい。これらは、１種を単独で用いても、２種以上を併用してもよい。これらの中でも、絶縁性マトリックスに高度の絶縁性を付与する観点からは、Ａｌ２Ｏ３やＳｉＯ２等を用いることがより好ましい。
【００５２】
絶縁性マトリックスに半導体性を付与する観点から、絶縁性無機材料２１にはＴｉＯ２やＺｎＯを用いてもよい。絶縁性マトリックスに半導体性を付与することで、放電開始電圧およびクランプ電圧に優れるＥＳＤ保護素子を得ることができる。絶縁性マトリックスに半導体性を付与する方法は、特に限定されないが、例えば、これらＴｉＯ２やＺｎＯを単独で用いたり、これらを他の絶縁性無機材料と併用したりすればよい。特に、ＴｉＯ２は、アルゴン雰囲気中でスパッタリングする際に酸素が欠損し易く、電気伝導度が高くなる傾向にあるので、絶縁性マトリックスに半導体性を付与するにはＴｉＯ２を用いることが特に好ましい。
【００５３】
絶縁性無機材料２１は、誘電体層１７と同一材料であることが好ましく、誘電体層１７と同時且つ一体的に形成されることが好ましい。誘電体層１７が積層膜からなる場合、絶縁性無機材料２１は、自身と接する誘電体層１７の一部（最下層）の構成要素と同一材料であればよい。例えば、誘電体層１７がＳｉＮ／Ａｌ２Ｏ３の積層膜からなる場合、絶縁性無機材料２１の材料はＡｌ２Ｏ３であることが好ましい。絶縁性無機材料２１を誘電体層１７の一部として形成した場合には、絶縁性無機材料２１と誘電体層１７とを同時に形成することができ、製造工程を簡略化することができる。
【００５４】
導電性無機材料２２としては、例えば、金属、合金、金属酸化物、金属窒化物、金属炭化物、金属ホウ化物等が挙げられるが、これらに特に限定されない。導電性を考慮すると、Ａｕ、Ｃｕ、Ｃ、Ｎｉ、Ｔｉ、Ｃｒ、Ａｇ、ＰｄおよびＰｔ、或いは、これらの合金が好ましい。
【００５５】
放電電極１５ａ，１５ｂ、絶縁性無機材料２１および導電性無機材料２２の組み合わせとしては、Ｃｕ、Ａｌ２Ｏ３およびＡｕの組み合わせが特に好ましい。これらの材料で構成されたＥＳＤ保護素子Ｅ１は電気的特性に優れるだけでなく、加工性やコスト面でも極めて有利である。特に、島状の導電性無機材料２２の集合体が不連続に点在した海島構造のコンポジットを高精度且つ容易に形成することができる。
【００５６】
静電気吸収層１６の厚さは特に限定されず、適宜設定することができるが、より一層の薄膜化を達成する観点から、１０ｎｍ〜１０μｍであることが好ましく、１５ｎｍ〜１μｍであることがより好ましく、１５〜５００ｎｍであることがさらに好ましい。本実施形態の如く、謂わば、不連続に点在した島状の導電性無機材料２２の層と絶縁性無機材料２１のマトリックスの層とを形成する場合、導電性無機材料２２の層の厚さは、１〜１０ｎｍであることが好ましい。また絶縁性無機材料２１の層の厚さは静電気吸収層１６の厚さと実質的に等しく、１０ｎｍ〜１０μｍであることが好ましく、１０ｎｍ〜１μｍであることがより好ましく、１０〜５００ｎｍであることがさらに好ましい。
【００５７】
本実施形態においては、絶縁性無機材料２１のマトリックス中に不連続に点在した島状の導電性無機材料２２が、低電圧放電タイプの静電気保護材料として機能する。そして、かかる構成により、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れた高性能なＥＳＤ保護素子が実現される。しかも、低電圧放電タイプの静電気保護材料として、絶縁性無機材料２１と導電性無機材料２２とから構成されるコンポジットが採用されている。そのため、有機−無機複合膜のものに比べて耐熱性が高く、また、温度や湿度等の外部環境により特性が変動し難く、その結果、信頼性が高められる。その上さらに、絶縁性無機材料２１と導電性無機材料２２とをスパッタリング法により形成することが可能であり、これにより、生産性および経済性がより一層高められる。なお、本実施形態のＥＳＤ保護素子Ｅ１は、放電電極１５ａ，１５ｂ間に電圧を印加することにより静電気吸収層１６中へ放電電極１５ａ，１５ｂの一部が飛散した結果、静電気吸収層１６が放電電極１５ａ，１５ｂを構成する材料を含む構成であってもよい。
【００５８】
なお、静電気吸収層１６の形成方法は、上述したスパッタリング法に限定されず、公知の薄膜形成方法を適用して、上述した絶縁性無機材料２１および導電性無機材料２２を付与することにより、静電気吸収層１６を形成することができる。
【００５９】
図６は、ＥＳＤ保護素子Ｅ１の原理を説明するための模式図である。
【００６０】
図６に示すように、第１および第２の放電電極１５ａ，１５ｂ間に静電気による放電電圧が印加されたとき、放電電流は、矢印で示すように、絶縁性無機材料２１のマトリックス中に不連続に点在した島状の導電性無機材料２２によって構成される任意の経路を通って放電電極１５ｂから放電電極１５ａ（グランド）に向かって流れる。このとき、電流経路中のエネルギー集中が大きかった地点の導電性無機材料２２は絶縁性無機材料２１と共に破壊され、静電気の放電エネルギーは吸収される。破壊された経路は非導通となるが、図示のように、不連続に点在した島状に導電性無機材料２２によって多数の電流経路が形成されているため、多数回の静電気吸収が可能である。
【００６１】
次に、図７を参照しながら、複合電子部品１の製造方法について説明する。なお、複合電子部品１を量産する場合、集合基板上に複数の複合電子部品１を形成した後、ダイシングする工程が採られるが、ここでは一個の複合電子部品に着目して説明する。
【００６２】
複合電子部品の製造では、まず基板１０を用意し、基板１０の全面に下地絶縁層１４を形成する（図７（ａ））。下地絶縁層１４は例えばＡｌ２Ｏ３であり、例えばスパッタリングにより形成することができる。
【００６３】
次に、下地絶縁層１４の上面に第１および第２の放電電極１５ａ，１５ｂおよび第１のキャパシタ電極１８ａを同時に形成する（図７（ａ））。これらの電極パターンは例えばＣｕであり、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により形成することができる。
【００６４】
次に、第１および第２の放電電極１５ａ，１５ｂ間のギャップＧとその周辺領域に導電性無機材料２２の点在膜を形成する（図７（ｂ））。導電性無機材料２２は例えばＡｕであり、不完全なスパッタリングにより形成することができる。導電性無機材料２２は、下地面の全面にレジストマスクを形成し、次いで全面に導電性無機材料２２をスパッタリングした後、レジストマスクを除去することにより選択的に形成することができる。
【００６５】
次に、第１のキャパシタ電極１８ａの主要部と静電気吸収層１６の形成領域を覆うように誘電体層１７を形成する（図７（ｃ））。誘電体層１７は例えばＡｌ２Ｏ３であり、同じくスパッタリングにより形成することができる。この誘電体層１７を形成する工程は、静電気吸収層１６の絶縁性無機材料２１を形成する工程も兼ねており、絶縁性無機材料２１と誘電体層１７とが同時に形成される。
【００６６】
次に、第２のキャパシタ電極１８ｂ、第１の補助電極１９ａおよび第２の補助電極１９ｂを同時に形成する（図７（ｄ））。ここで、第２のキャパシタ電極１８ａは誘電体層１７の上面であって第１のキャパシタ電極１８ａと平面視にて重なる領域に形成される。また、第１の補助電極１９ａは、誘電体層１７と重ならない領域であって第１の放電電極１５ａの上面に形成され、第２の補助電極１９ｂは、誘電体層１７と重ならない領域であって、第１のキャパシタ電極１８ａの上面に形成される。これらの電極パターンは例えばＣｕであり、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により形成することができる。
【００６７】
次に、第１〜第３のバンプ電極１２ａ〜１２ｃを形成する（図７（ｅ））。バンプ電極１２ａ〜１２ｃの形成では、シートレジストを貼り付け、シートレジストを露光および現像することにより、バンプ電極１２ａ〜１２ｃを形成すべき位置にあるシートレジストを選択的に除去し、バンプ電極形成領域に位置する電極パターンの上面を露出させる。次に、バンプ電極の形成領域にバンプ電極１２ａ〜１２ｃを電解めっきにより形成する。その後、シートレジストを除去することにより、略柱状のバンプ電極１２ａ〜１２ｃが完成する。
【００６８】
次に、バンプ電極１２ａ〜１２ｃが形成された基板１０上の積層体の全面に樹脂ペーストを充填し、硬化させて、カバー層１３を形成する。カバー層１３を確実に形成するため多量の樹脂ペーストが充填され、これによりバンプ電極１２ａ〜１２ｃは樹脂内に埋没された状態となるため、バンプ電極１２ａ〜１２ｃの上面が露出するまでカバー層１３を研磨して所定の厚さにすると共に表面を平滑化する。さらに必要に応じて、基板１０についても所定の厚さとなるように研磨する。
【００６９】
その後、集合基板をダイシングし、個々のチップ部品に対するバレル研磨を行ってエッジを除去した後、バレルめっきを行い、バンプ電極１２ａ〜１２ｃの表面を平滑化する。以上により、複合電子部品１が完成する。
【００７０】
以上説明したように、本実施形態による複合電子部品１は、第１のキャパシタ電極１８ａが第２の放電電極１５ｂと同一平面上において一体的に形成されているので、小型・薄型で製造も容易な複合電子部品１を提供することができる。また、キャパシタＣ１の誘電体層１７がＥＳＤ保護素子Ｅ１の静電気吸収層１６の絶縁性無機材料２１を兼ねているので、小型・薄型で製造もさらに容易な複合電子部品を提供することができる。
【００７１】
図８は、本発明の第２の実施の形態による複合電子部品２の層構造を詳細に示す略分解斜視図である。また、図９は、図８における各層の平面図であり、（ａ）〜（ｅ）は各層を下から上に向かって順に示すものである。
【００７２】
図８および図９に示すように、この複合電子部品２は、第１の実施の形態と比べて電極レイアウトが異なっている。第１および第２の放電電極１５ａ，１５ｂは、基板１０の長手方向（Ｘ方向）と直交する幅方向（Ｙ方向）に隣り合うように配置されており、ギャップＧはＸ方向に延在している。なお、第１の放電電極１５ａと第１のキャパシタ電極１８ａとの間にもギャップがあるが、その幅は広く、また静電気吸収層１６も設けられていないので、ＥＳＤ保護素子として機能しない部分である。
【００７３】
本実施形態において、キャパシタを構成する誘電体層１７と静電気吸収層１６を覆う誘電体層１７は一体的に形成されておらず、二分割されている。このように、同一層内の誘電体層１７は分割されていてもよく、第１の実施の形態のように一体的に形成されていてもよい。どちらの場合でも、キャパシタの誘電体層１７と静電気吸収層１６の絶縁性無機材料２２を兼ねる誘電体層１７とを同時に形成することが可能である。
【００７４】
第１の放電電極１５ａは、基板１０の長手方向の一端側の一方のコーナー部（第１のコーナー部）１０ａに設けられており、第２の放電電極１５ｂは、基板１０の長手方向の一端側の他方のコーナー部（第２のコーナー部）１０ｂに設けられている。第２の放電電極１５ｂと一体的に形成された第１のキャパシタ電極１８ａは、基板１０の長手方向の他端側に設けられている。なお、図８においては、斜視図の手前側に位置する２つのコーナー部をそれぞれコーナー部１０ａ，１０ｂとしている。
【００７５】
第１および第２のバンプ電極１２ａ，１２ｂは、第１および第２の放電電極１５ａ，１５ｂおよび第１のキャパシタ電極１８ａのレイアウトに合わせて基板１０の長手方向の一端側ＬＤ１に設けられており、第３のバンプ電極１２ｃは、基板１０の長手方向の他端側ＬＤ２に設けられている。特に、第１の放電電極１５ａに接続された第１のバンプ電極１２ａは、基板１０の第１のコーナー部１０ａに配置されており、第２の放電電極１５ｂに接続された第２のバンプ電極１２ｂは、基板１０の第２のコーナー部１０ｂに配置されている。第２のキャパシタ電極１８ｂに接続された第３のバンプ電極１２ｃは、基板１０の長手方向の他端側の第３のコーナー部１０ｃに配置されている。
【００７６】
ただし、第３のバンプ電極１２ｃは、第４のコーナー部１０ｄとの重なりを有していない。そのため、第１〜第３のバンプ電極１２ａ〜１２ｃの平面レイアウトは、基板１０の長手方向に延びる対称軸Ｘ０から見て非対称である。特に、第１および第２のバンプ電極１２ａ，１２ｂは対称軸Ｘ０から見て互いに線対称な関係を有するが、第３のバンプ電極１２ｃは対称軸から見て非対称である。そのため、第１〜第３のバンプ電極１２ａ〜１２ｃを容易に区別することができ、複合電子部品２の実装の方向性を確実に把握することができる。
【００７７】
以上説明したように、本実施形態による複合電子部品２は、第１のキャパシタ電極１８ａが第２の放電電極１５ｂと同一平面上において一体的に形成されているので、第１の実施形態と同様、小型・薄型で製造も容易な複合電子部品２を提供することができる。また、キャパシタの誘電体層１７がＥＳＤ保護素子Ｅ１の静電気吸収層１６の絶縁性無機材料を兼ねているので、小型・薄型で製造もさらに容易な複合電子部品を提供することができる。
【００７８】
図１０は、本発明の第３の実施の形態による複合電子部品３の各層の構造を詳細に示す略平面図であり、（ａ）〜（ｅ）は各層を下から上に向かって順に示すものである。
【００７９】
図１０に示すように、本実施の形態による複合電子部品３はいわゆるアレイ部品であり、一つのＥＳＤ保護素子と一つのキャパシタとを組み合わせてなる単一の複合素子をチップ内に２つ備えるものである。第１の複合素子Ｄ１は、対称軸Ｙ０を基準にして基板１０の左半分の領域に設けられており、第２の複合素子Ｄ２は基板１０の右半分の領域に設けられている。
【００８０】
第１および第２の複合素子Ｄ１，Ｄ２の各々の基本的な構成は、第１の実施の形態による複合電子部品１と同じである。ただし、基板１０の長手方向（Ｘ方向）の中央部において第１の複合素子Ｄ１の第１の放電電極１５ａ１と第２の複合素子Ｄ２の第１の放電電極１５ａ２とが一体的に形成されている。さらに第１の補助電極１９ａ１，１９ａ２や第１のバンプ電極１２ａ１，１２ａ２もそれぞれ一体化されており、これにより５端子構造の表面実装部品が実現されている。すなわち、第１の複合素子Ｄ１の第１のバンプ電極１２ａ１と第２の複合素子Ｄ２の第１のバンプ電極１２ａ２は、第１の放電電極１５ａ１，１５ｂ１の結合パターンの位置に合わせて基板１０の中央部に設けられており、第１および第２の複合素子Ｄ１，Ｄ２に共通する単一の端子電極として構成されている。
【００８１】
また、第１の複合素子Ｄ１の第２のバンプ電極１２ｂ１は、基板１０の長手方向の一端側の第１のコーナー部１０ａに設けられており、第１の複合素子Ｄ１の第２の補助電極１９ｂ１を介して第１のキャパシタ電極１８ａ１に接続されている。第１の複合素子Ｄ１の第３のバンプ電極１２ｃ１は、基板１０の長手方向の一端側の第２のコーナー部１０ｂに設けられており、第１の複合素子Ｄ１の第２のキャパシタ電極１８ｂ１に直接接続されている。
【００８２】
また、第２の複合素子Ｄ２の第２のバンプ電極１２ｂ２は、基板１０の長手方向の他端側の第４のコーナー部１０ｄに設けられており、第２の複合素子Ｄ２の第２の補助電極１９ｂ２を介して第１のキャパシタ電極１８ａ２に接続されている。第２の複合素子Ｄ２の第３のバンプ電極１２ｃ２は、基板１０の長手方向の他端側の第３のコーナー部１０ｃに設けられており、第２の複合素子Ｄ２の第２のキャパシタ電極１８ｂ２に直接接続されている。
【００８３】
第１のバンプ電極１２ａは、基板１０の全幅に亘って設けられておらず、第３のバンプ電極１２ｃ１，１２ｃ２の配置と同じ片側寄りに偏ってレイアウトされている。そのため、バンプ電極１２ａ、１２ｂ１，１２ｂ２，１２ｃ１，１２ｃ２の平面レイアウトは、基板１０の長手方向に延びる対称軸Ｘ０から見て非対称である。特に、第２および第３のバンプ電極１２ｂ１，１２ｂ２，１２ｃ１，１２ｃ２は対称軸Ｘ０から見て互いに線対称な関係を有するが、第１のバンプ電極１２ａは対称軸Ｘ０から見て非対称である。
【００８４】
複合電子部品３の実装時において、バンプ電極１２ａはグランドに接続され、バンプ電極１２ｂ１，１２ｂ２，１２ｃ１，１２ｃ２は信号ラインに接続される必要があるが、これらのバンプ電極が非対称にレイアウトされている場合には、バンプ電極を容易に区別することができ、複合電子部品３の実装の方向性を確実に把握することができる。
【００８５】
図１１は、複合電子部品３の構成を示す等価回路図である。
【００８６】
図１１に示すように、複合電子部品３は、第１の複合素子Ｄ１がＥＳＤ保護素子Ｅ１とキャパシタＣ１を備えており、第２の複合素子Ｄ２がＥＳＤ保護素子Ｅ２とキャパシタＣ２を備えている。
【００８７】
第１の複合素子Ｄ１において、ＥＳＤ保護素子Ｅ１の一端および他端はバンプ電極１２ａ，１２ｂ１にそれぞれ接続されており、キャパシタＣ１の一端および他端はバンプ電極１２ｂ１，１２ｃ１にそれぞれ接続されている。バンプ電極１２ｂ１は、ＥＳＤ保護素子Ｅ１とキャパシタＣ１に共通の電極である。通常、バンプ電極１２ａはグランド端子（基準電位点）として用いられ、バンプ電極１２ｂ１，１２ｃ１は信号端子として用いられる。信号端子１２ｂ１，１２ｃ１間に静電気による過電圧が印加された場合、電流はＥＳＤ保護素子Ｅ１を経由してグランドに流れる。
【００８８】
第２の複合素子Ｄ２において、ＥＳＤ保護素子Ｅ２の一端および他端はバンプ電極１２ａ，１２ｂ２にそれぞれ接続されており、キャパシタＣ１の一端および他端はバンプ電極１２ｂ２，１２ｃ２にそれぞれ接続されている。バンプ電極１２ｂ２は、ＥＳＤ保護素子Ｅ２とキャパシタＣ２に共通の電極である。通常、バンプ電極１２ａはグランド端子として用いられ、バンプ電極１２ｂ２，１２ｃ２は信号端子として用いられる。信号端子１２ｂ２，１２ｃ２間に静電気による過電圧が印加された場合、電流はＥＳＤ保護素子Ｅ２を経由してグランドに流れる。
【００８９】
第１および第２の複合素子Ｄ１，Ｄ２はいずれも、第１のキャパシタ電極１８ａ１，１８ａ２が第２の放電電極１５ｂ１，１５ｂ２と同一平面上においてそれぞれ一体的に形成されているので、小型・薄型で製造も容易な複合電子部品３を提供することができる。また、キャパシタＣ１，Ｃ２の誘電体層１７がＥＳＤ保護素子Ｅ１，Ｅ２の静電気吸収層１６の絶縁性無機材料２１を兼ねているので、小型・薄型で製造もさらに容易な複合電子部品を提供することができる。さらに、第１および第２の複合素子Ｄ１，Ｄ２の第１の放電電極１５ａ１，１５ａ２どうし並びに第１のバンプ電極１２ａ１，１２ａ２どうしが一体化されているので、小型で端子数の少ない複合電子部品アレイを提供することができる。
【００９０】
なお、上記複合電子部品アレイは２つの複合素子Ｄ１，Ｄ２を備えるものであるが、複合素子のアレイ数は特に限定されず何個であってもよい。本実施形態によれば、複合素子の個数によらず各複合素子の第１の放電電極およびこれに接続されるバンプ電極を共通化することができ、端子数の削減と複合電子部品アレイの小型化を図ることができる。
【００９１】
本発明は、以上の実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。
【００９２】
例えば、上記実施形態においては、第１乃至第３のバンプ電極が非対称レイアウトとなっているが、本発明はこの構成に限定されず、対称軸Ｘ０から見て線対称な電極レイアウトを採用してもかまわない。
【００９３】
また、上記実施形態においては、機能層１１の上面に形成された第１乃至第３のバンプ電極１２ａ〜１２ｃを外部端子電極として用いているが、他の電極構造を採用してもよい。例えば、絶縁基板の底面から側面を経由して上面に引き出されたコの字電極を外部端子電極として用いることも可能である。この場合、カバー層１３に代えて機能層１１の上面の全面を覆うように絶縁基板を設け、第２のキャパシタ電極１８ｂ、第１の補助電極１９ａ、第２の補助電極１９ｂを対応するコの字電極の底面に接続すればよい。
【符号の説明】
【００９４】
１，２，３    複合電子部品
１ａ    複合電子部品の上面
１ｂ    複合電子部品の底面
１ｃ，１ｄ，１ｅ，１ｆ    複合電子部品の側面（外周面）
１０    基板
１０ａ，１０ｂ，１０ｃ，１０ｄ    基板のコーナー部
１１    機能層
１２ａ，１２ａ１，１２ａ２    第１のバンプ電極
１２ｂ，１２ｂ１，１２ｂ２    第２のバンプ電極
１２ｃ，１２ｃ１，１２ｃ２    第３のバンプ電極
１３    カバー層
１４    下地絶縁層
１５ａ，１５ａ１，１５ａ２    第１の放電電極
１５ｂ，１５ｂ１，１５ｂ２    第２の放電電極
１６    静電気吸収層
１７    誘電体層
１８ａ，１８ａ１，１８ａ２    第１のキャパシタ電極
１８ｂ、１８ｂ１，１８ｂ２    第２のキャパシタ電極
１９ａ，１９ａ１，１９ａ２    補助電極
１９ｂ，１９ｂ１，１９ｂ２    補助電極
２１    絶縁性無機材料
２２    導電性無機材料
Ｃ１，Ｃ２    キャパシタ
Ｄ１，Ｄ２    複合素子
Ｅ１，Ｅ２    ＥＳＤ保護素子
Ｇ    ギャップ
ＬＤ１    基板の一端側
ＬＤ２    基板の他端側
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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