(57)【要約】【課題】小振幅差動信号伝送におけるコモン電圧、振幅の制御および反射特性の向上を両立させることができるドライバ回路および半導体集積回路装置の提供を図る。【解決手段】差動の第１および第２出力信号Ｓop，Ｓonを第１および第２出力信号線ＬＯＰ，ＬＯＮに出力する出力部２と、前記第１および第２出力信号線ＬＯＰ，ＬＯＮのインピーダンス整合を行う整合部３と、を有し、前記整合部３は、前記第１出力信号線ＬＯＰと第１電源線ＶＤＥの間に設けられた第１整合素子３１と、前記第１出力信号線ＬＯＰと前記第１電源線ＶＤＥとは異なる第２電源線ＶＳＳの間に設けられた第２整合素子３２と、前記第２出力信号線ＬＯＮと前記第１電源線ＶＤＥの間に設けられた第３整合素子３３と、前記第２出力信号線ＬＯＮと前記第２電源線ＶＳＳの間に設けられた第４整合素子３４と、により前記インピーダンス整合を行う。【選択図】図５
2015091092.tif 000002
【特許請求の範囲】
【請求項１】
差動の第１および第２出力信号を第１および第２出力信号線に出力する出力部と、前記第１および第２出力信号線のインピーダンス整合を行う整合部と、を有し、
前記整合部は、
前記第１出力信号線と第１電源線の間に設けられた第１整合素子と、
前記第１出力信号線と前記第１電源線とは異なる第２電源線の間に設けられた第２整合素子と、
前記第２出力信号線と前記第１電源線の間に設けられた第３整合素子と、
前記第２出力信号線と前記第２電源線の間に設けられた第４整合素子と、により前記インピーダンス整合を行う、
ことを特徴とするドライバ回路。
【請求項２】
前記出力部は、
入力信号に基づいて前記第１および第２出力信号を出力する駆動部と、
前記第１電源線と前記駆動部の間に設けられた第５整合素子と、
前記第２電源線と前記駆動部の間に設けられた第６整合素子と、を含む、
ことを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記第１〜第６整合素子は、それぞれ
複数の抵抗およびスイッチ素子を含み、
前記スイッチ素子をオン／オフ制御して抵抗値を制御する、
ことを特徴とする請求項２に記載のドライバ回路。
【請求項４】
前記第１整合素子および前記第３整合素子の抵抗値を第１抵抗値とし、前記第２整合素子および前記第４整合素子の抵抗値を第２抵抗値とし、前記第５および第６整合素子の抵抗値を第３および第４抵抗値としたとき、
前記第１〜第４抵抗値を、差動信号伝送の仕様に基づいて制御することで前記インピーダンス整合を行う、
ことを特徴とする請求項２または請求項３に記載のドライバ回路。
【請求項５】
前記第１および第２抵抗値は、前記入力信号に基づいて切り替えられる、
ことを特徴とする請求項４に記載のドライバ回路。
【請求項６】
前記第１〜第４整合素子は、それぞれ
第１電流源および第１スイッチ素子と、
第２電流源および第２スイッチ素子と、を含み、
前記出力信号が第１レベルのとき、前記第１スイッチ素子がオンして前記第２スイッチ素子がオフして、前記第１電流源が使用され、
前記出力信号が第２レベルのとき、前記第１スイッチ素子がオフして前記第２スイッチ素子がオンして、前記第２電流源が使用される、
ことを特徴とする請求項２に記載のドライバ回路。
【請求項７】
さらに、
前記第１および第２出力信号における高レベルおよび低レベルを受け取って、前記第１〜第４抵抗値を制御する制御部を有する、
ことを特徴とする請求項２乃至請求項６のいずれか１項に記載のドライバ回路。
【請求項８】
前記第１および第２出力信号におけるコモン電圧をＶcmとし、振幅をＶodとし、整合インピーダンスをＭＩとし、さらに、
前記第１および第３整合素子の抵抗値をＲ１とし、前記第２および第４整合素子の抵抗値をＲ２とし、前記第５整合素子の抵抗値をＲ３とし、前記第６整合素子の抵抗値をＲ４としたとき、以下の関係式が成立する、
Ｒ１＝Ｖde×ＭＩ／(Ｖcm−Ｖod)
Ｒ２＝Ｖde×ＭＩ／(Ｖde−Ｖcm−Ｖod)
Ｒ３＝Ｒ４＝Ｖde×ＭＩ／(２×Ｖod)
ことを特徴とする請求項２乃至請求項７のいずれか１項に記載のドライバ回路。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載のドライバ回路を有する、
ことを特徴とする半導体集積回路装置。
【請求項１０】
前記半導体集積回路装置は、第１半導体集積回路装置であり、
前記第１半導体集積回路装置に設けられた前記ドライバ回路の差動出力信号は、信号伝送線路を介して、前記第１半導体集積回路装置とは異なる第２半導体集積回路装置に設けられた終端抵抗で終端される、
ことを特徴とする請求項９に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、ドライバ回路および半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、例えば、携帯電話やカメラ等の画像信号を処理するＭＯＳＬＳＩ(Metal-Oxide Semiconductor Large-Scale Integrated circuit)のインターフェース回路は、高速で大容量、しかも低消費電力が求められている。
【０００３】
そのため、ＬＶＤＳ(Low Voltage Differential Signaling)やｓｕｂ−ＬＶＤＳ、ＲＳＤＳ(Reduced Swing Differential Signaling)、或いは、ＳＬＶＳ(Scalable Low Voltage Signaling)等の小振幅差動信号伝送が利用されている。さらに、例えば、ＭＩＰＩ(Mobile Industry Processor Interface)アライアンスが策定したＤ−ＰＨＹやＭ−ＰＨＹといった高速インターフェース規格(仕様)が注目を集めている。
【０００４】
ところで、従来、小振幅差動信号伝送が利用したドライバ回路、或いは、インターフェース回路としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１３４９４０号公報
【特許文献２】特表２０１２−５１０２０８号公報
【特許文献３】特表２００５−５０３０７３号公報
【特許文献４】特開２００４−０９６４７３号公報
【特許文献５】特開平１１−０６８８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述したように、小振幅差動信号伝送を利用したドライバ回路としては様々なものが提案されているが、例えば、プロセスばらつきや温度および電源電圧のばらつきを補償するために、コモン電圧をフィードバック制御するものが知られている。
【０００７】
このようなコモン電圧をフィードバック制御するドライバ回路では、外来ノイズ等による入射波に対してもフィードバック制御が行われるため、出力回路としては、全反射の反射波を返すことになる。そのため、小振幅差動信号伝送におけるコモン電圧、振幅の制御および反射特性を両立することが困難になる。
【課題を解決するための手段】
【０００８】
一実施形態によれば、差動の第１および第２出力信号を第１および第２出力信号線に出力する出力部と、前記第１および第２出力信号線のインピーダンス整合を行う整合部と、を有するドライバ回路が提供される。
【０００９】
前記整合部は、前記第１出力信号線と第１電源線の間に設けられた第１整合素子と、前記第１出力信号線と前記第１電源線とは異なる第２電源線の間に設けられた第２整合素子と、第３整合素子と、第４整合素子と、により前記インピーダンス整合を行う。前記第３整合素子は、前記第２出力信号線と前記第１電源線の間に設けられ、前記第４整合素子は、前記第２出力信号線と前記第２電源線の間に設けられている。
【発明の効果】
【００１０】
開示のドライバ回路および半導体集積回路装置は、小振幅差動信号伝送におけるコモン電圧、振幅の制御および反射特性の向上を両立させることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、ドライバ回路の一例を示す回路図である。
【図２】図２は、図１に示すドライバ回路における出力信号波形の例を示す波形図である。
【図３】図３は、反射を測定する回路の一例を説明するための図である。
【図４】図４は、図１のドライバ回路および図５のドライバ回路における信号波形を説明するための図である。
【図５】図５は、ドライバ回路の第１実施例を示す回路図である。
【図６】図６は、ドライバ回路の第２実施例を示す回路図である。
【図７】図７は、図６に示すドライバ回路における抵抗の例を示す回路図である。
【図８】図８は、ドライバ回路の第３実施例を示す回路図である。
【図９】図９は、ドライバ回路の第４実施例を示す回路図である。
【発明を実施するための形態】
【００１２】
まず、ドライバ回路および半導体集積回路装置の実施例を詳述する前に、図１〜図４を参照して、ドライバ回路の一例および出力信号波形の例、並びに、そのドライバ回路における問題点を説明する。
【００１３】
図１は、ドライバ回路の一例を示す回路図である。図１に示されるように、ドライバ回路５００は、コンパレータ５０１、出力部５０２、および、検出部５０３を含む。なお、参照符号６０は、例えば、差動の出力端子ＥＸＰ，ＥＸＮからの小振幅差動信号を終端する差動終端抵抗を示す。
【００１４】
出力部５０２は、高電位電源線(第１電源線)ＶＤＥと低電位電源線(第２電源線)ＶＳＳの間に設けられ、ｐＭＯＳトランジスタ５２１，５２３，５２５、ｎＭＯＳトランジスタ５２２，５２４、および、定電流源５２６を含む。
【００１５】
すなわち、出力部５０２は、トランジスタ５２１〜５２４を含む駆動部５２０を有し、差動の入力信号(データ信号)Ａ，ＡＮに従って、信号線(第１および第２出力信号線)ＬＯＰ，ＬＯＮに対して差動の出力信号Ｓop，Ｓonを出力する。
【００１６】
さらに、出力部５０２は、駆動部５２０と高電位電源線ＶＤＥの間に設けられたトランジスタ５２５、および、駆動部５２０と低電位電源線ＶＳＳの間に設けられた定電流源５２６を含む。
【００１７】
ここで、直列接続されたトランジスタ５２１，５２２のゲートには、信号Ａが入力され、また、トランジスタ５２３，５２４のゲートには、信号Ａを反転した信号ＡＮが入力され、これにより、差動の出力信号Ｓop，Ｓonが出力される。
【００１８】
なお、トランジスタ５２１〜５２５が全て同じ導電型(例えば、ｎＭＯＳトランジスタ)であれば、例えば、トランジスタ５２１，５２４のゲートに信号ＡＮを入力し、トランジスタ５２２，５２３のゲートに信号Ａを入力することになる。
【００１９】
コンパレータ５０１は、基準電圧Ｖrefとコモン電圧Ｖcmを受け取って比較する。検出部５０３は、第１出力信号線ＬＯＰとコモン電圧線ＬＣＭの間に接続された抵抗５３１、および、第２出力信号線ＬＯＮとコモン電圧線ＬＣＭの間に接続された抵抗５３２を含み、コモン電圧線ＬＣＭを介してコンパレータ５０１にコモン電圧Ｖcmを入力する。
【００２０】
コンパレータ５０１の出力信号は、トランジスタ５２５のゲートに入力され、これにより、コモン電圧Ｖcmを所定レベルにフィードバック制御するようになっている。なお、第１および第２出力信号線ＬＯＰ，ＬＯＮは、差動の出力端子ＥＸＰ，ＥＸＮに接続されている。
【００２１】
差動終端抵抗６０は、例えば、ドライバ回路５００が設けられた第１半導体集積回路装置の差動出力端子ＥＸＰ，ＥＸＮから信号伝送線路を介して接続された第２半導体集積回路装置に内蔵され、例えば、１００Ω(typ.)として整合を取るようになっている。なお、差動終端抵抗６０は、第２半導体集積回路装置に内蔵せずに外付けとすることもできる。
【００２２】
図２は、図１に示すドライバ回路における出力信号波形の例を示す波形図であり、ＭＩＰＩ(Mobile Industry Processor Interface)アライアンスが策定したＤ−ＰＨＹ仕様の信号波形を示すものである。図２において、参照符号ＳＨＳは高速差動信号を示し、ＳＬＰは低電力信号を示す。
【００２３】
図２に示されるように、例えば、半導体集積回路装置の電源電圧Ｖddは１．８Ｖ、低電力の信号レベル(ドライバ回路５００の第１電源線ＶＤＥの電圧Ｖde)は１．２Ｖ、そして、接地レベル(ドライバ回路５００の第２電源線ＶＳＳの電圧Ｖss)は０Ｖとされている。
【００２４】
また、例えば、低電力モード(低速モード)の低電力信号ＳＬＰにおいて、高レベルしきい値電圧(ＬＰ−ＲＸ(Ｈ))は８８０ｍＶ、低レベルしきい値電圧(ＬＰ−ＲＸ(Ｌ))は５５０ｍＶとされている。なお、低電力信号ＳＬＰ、並びに、その高レベルしきい値電圧ＬＰ−ＲＸ(Ｈ)および低レベルしきい値電圧ＬＰ−ＲＸ(Ｌ)は、本明細書で言及するドライバ回路および半導体集積回路装置の実施例に直接関係するものではない。
【００２５】
一方、高速モードの差動信号(高速差動信号)ＳＨＳにおいて、例えば、コモン電圧(Ｖcm)は２００ｍＶ、高レベル(Ｖoh)は３００ｍＶ、低レベル(Ｖol)は１００ｍＶ、そして、振幅(Ｖod)は２００ｍＶとされている。ここで、高速差動信号ＳＨＳは、コモン電圧Ｖcmおよび振幅Ｖodにより表してもよいが、高レベルＶohおよび低レベルＶolにより表すこともできる。
【００２６】
なお、ドライバ回路に適用される小振幅差動信号は、図２に示すＭＩＰＩＤ−ＰＨＹ仕様における高速差動信号ＳＨＳに限定されず、例えば、ＬＶＤＳ，ｓｕｂ−ＬＶＤＳ，ＲＳＤＳおよびＳＬＶＳ等の様々な小振幅差動信号であってもよい。
【００２７】
図１に示すドライバ回路は、例えば、半導体の製造ばらつき、或いは、そのドライバ回路が設けられた半導体集積回路装置を使用するときの周囲の温度や電源電圧のばらつき等を補償するようになっている。
【００２８】
すなわち、図１のドライバ回路において、高速差動信号ＳＨＳにおける振幅Ｖodは定電流源５２６により、また、コモン電圧Ｖcmはコンパレータ５０１およびトランジスタ５２５により、一定となるように制御されている。
【００２９】
ところで、前述したように、差動終端抵抗６０は、信号伝送線路を介した第２半導体集積回路装置(レシーバ側)に内蔵または外付けされて整合を取るようになっている。また、近年、動作周波数の上昇や信号の高品質化等に伴って、反射特性を十分に低減することが望まれている。
【００３０】
図３は、反射を測定する回路の一例を説明するための図であり、図４は、図１のドライバ回路および図５のドライバ回路における信号波形を説明するための図である。なお、図４における入射波Ｖｉ，観測波Ｖｉ＋Ｖｒおよび反射波Ｖｒは、ドライバ回路５００(第１半導体集積回路装置)における出力端子ＥＸＰ、ＥＸＮの同相(コモンモード)成分を示す。
【００３１】
図３および図４に示されるように、図１に示すドライバ回路５００は、コモン電圧Ｖcmをフィードバック制御するようになっているため、例えば、外来ノイズ等による入射波Ｖｉに対しては、全反射の反射波Ｖｒを返すことになる。
【００３２】
すなわち、観測波Ｖｉ＋Ｖｒは中間レベルに保持され、入射波Ｖｉのコモンモード成分に対する反射波Ｖｒのコモンモード成分の比Ｓｃｃが０ｄＢとなって、反射特性がショート(短絡)に近い特性となる。その結果、ドライバ回路(出力回路)としては、１８０°位相反転した全反射の反射波Ｖｒを返すことになってしまう。
【００３３】
このように、例えば、図１に示すようなコモン電圧をフィードバック制御するドライバ回路では、小振幅差動信号伝送におけるコモン電圧、振幅の制御および反射特性を両立することが困難になっている。
【００３４】
以下、本実施例のドライバ回路および半導体集積回路装置を、添付図面を参照して詳述する。図５は、ドライバ回路の第１実施例を示す回路図である。図５に示されるように、第１実施例のドライバ回路１０１は、第１半導体集積回路装置２０１に設けられ、出力部２および整合部３を含む。
【００３５】
参照符号６は、第１半導体集積回路装置２０１の差動の出力端子ＥＸＰ，ＥＸＮからの小振幅差動信号を終端する差動終端抵抗を示し、例えば、出力端子ＥＸＰ，ＥＸＮから信号伝送線路２０３を介して接続された第２半導体集積回路装置２０２に内蔵される。なお、差動終端抵抗６は、第２半導体集積回路装置２０２に内蔵せずに外付けとすることもできる。
【００３６】
出力部２は、高電位電源線(第１電源線)ＶＤＥと低電位電源線(第２電源線)ＶＳＳの間に設けられ、スイッチ(スイッチ素子)２１〜２４、および、抵抗(整合素子)２５，２６を含む。
【００３７】
すなわち、出力部２は、スイッチ２１〜２４を含む駆動部２０を有し、差動の入力信号(データ信号)Ａ，ＡＮに従って、信号線(第１および第２出力信号線)ＬＯＰ，ＬＯＮに対して差動の出力信号Ｓop，Ｓonを出力する。
【００３８】
さらに、出力部２は、駆動部２０と高電位電源線ＶＤＥの間に設けられた抵抗(第５整合素子)２５、および、駆動部２０と低電位電源線ＶＳＳの間に設けられた抵抗(第６整合素子)２６を含む。
【００３９】
ここで、スイッチ２１および２４は、信号Ａにより同相でスイッチング制御され、スイッチ２２および２３は、信号Ａを反転した信号ＡＮにより同相でスイッチング制御される。従って、スイッチ２１，２４は、スイッチ２２，２３と逆相でオン／オフ制御され、これにより、差動の出力信号Ｓop，Ｓonが出力される。
【００４０】
整合部３は、第１出力信号線ＬＯＰ(スイッチ２１および２２の共通接続ノード：出力端子ＥＸＰ)と第１電源線ＶＤＥに接続された抵抗(第１整合素子)３１、並びに、第１出力信号線ＬＯＰと第２電源線ＶＳＳに接続された抵抗(第２整合素子)３２を含む。
【００４１】
また、整合部３は、第２出力信号線ＬＯＮ(スイッチ２３および２４の共通接続ノード：出力端子ＥＸＮ)と第１電源線ＶＤＥに接続された抵抗(第３整合素子)３３、並びに、第２出力信号線ＬＯＮと第２電源線ＶＳＳに接続された抵抗(第４整合素子)３４を含む。
【００４２】
すなわち、第１実施例のドライバ回路１０１は、出力部２における抵抗２５，２６、並びに、整合部３における抵抗３１〜３４により、小振幅差動信号伝送におけるコモン電圧Ｖcm、振幅Ｖodの制御および反射特性を最適化するようになっている。
【００４３】
ここで、抵抗３１および３３の抵抗値をＲ１、抵抗３２および３４の抵抗値をＲ２、抵抗２５の抵抗値をＲ３、そして、抵抗２６の抵抗値をＲ４とし、これらの抵抗値Ｒ１〜Ｒ４を制御することにより、様々な小振幅差動信号伝送の仕様に適合させることができる。
【００４４】
具体的に、第１電源線ＶＤＥの電圧をＶde、小振幅差動信号伝送のコモン電圧をＶcm、そして、振幅をＶodとすると、抵抗値Ｒ１〜Ｒ４を、次の［式Ｉ］のように設定することにより、コモン電圧、振幅の制御および反射特性を最適化することが可能になる。なお、回路の整合インピーダンスは、ＭＩとしている。
【００４５】
［式Ｉ］
Ｒ１＝Ｖde×ＭＩ／(Ｖcm−Ｖod)
Ｒ２＝Ｖde×ＭＩ／(Ｖde−Ｖcm−Ｖod)
Ｒ３＝Ｒ４＝Ｖde×ＭＩ／(２×Ｖod)
【００４６】
ここで、回路の整合インピーダンスＭＩを、一般的な５０Ωとすると、最適な抵抗値Ｒ１〜Ｒ４は、次の［式II］により求めることができる。
【００４７】
［式II］
Ｒ１＝Ｖde×５０／(Ｖcm−Ｖod)
Ｒ２＝Ｖde×５０／(Ｖde−Ｖcm−Ｖod)
Ｒ３＝Ｒ４＝Ｖde×２５／Ｖod
【００４８】
さらに、小振幅差動信号伝送のコモン電圧Ｖcmおよび振幅Ｖodを使用する代わりに、小振幅差動信号の高レベルＶohおよび低レベルＶolを使用すると、抵抗値Ｒ１〜Ｒ４は、次の［式III］により与えられる。
【００４９】
［式III］
Ｒ１＝Ｖde×１００／(３×Ｖol−Ｖoh)
Ｒ２＝Ｖde×１００／(２×Ｖde−３×Ｖoh＋Ｖol)
Ｒ３＝Ｒ４＝Ｖde×２５／(Ｖoh−Ｖol)
【００５０】
ここで、図４に示されるように、図５に示す第１実施例のドライバ回路１０１は、入射波Ｖｉと観測波Ｖｉ＋Ｖｒが同様の波形となり、反射波Ｖｒを吸収して、５０Ω終端に近い特性を得ることができることが分かる。
【００５１】
すなわち、入射波Ｖｉのコモンモード成分に対する反射波Ｖｒのコモンモード成分の比Ｓｃｃが−∞ｄＢとなって、反射特性が回路の特性インピーダンスの５０Ω終端に近い特性となる。その結果、ドライバ回路(出力回路)としては、反射波Ｖｒを返すことなく終端することが可能になる。
【００５２】
ところで、例えば、小振幅差動信号伝送の仕様(高速差動信号の直流出力電圧の規格)によっては、一部の抵抗を削除することができる。具体的に、例えば、図２を参照して説明したＭＩＰＩのＤ−ＰＨＹ仕様におけるＨＳＴＸ(High Speed-Transmitter)では、Ｖde＝１．２Ｖ、Ｖod＝２００ｍＶ、Ｖcm＝２００ｍＶと規定されている。
【００５３】
従って、前述した［式II］は、次のようになる。
Ｒ１＝Ｖde×５０／(Ｖcm−Ｖod)＝1.2×50/(0.2-0.2)＝∞ Ω
Ｒ２＝Ｖde×５０／(Ｖde−Ｖcm−Ｖod)＝1.2×50/(1.2-0.2-0.2)＝７５ Ω
Ｒ３＝Ｒ４＝Ｖde×２５／Ｖod＝1.2×25/(0.2)＝１５０ Ω
【００５４】
この場合、Ｒ１＝∞ Ωとなり、抵抗３１，３３を削除することが可能になる。すなわち、Ｖod＝Ｖcmならば、『(Ｖcm−Ｖod)』の項が零となるため、抵抗３１，３３を不要とすることができる。
【００５５】
また、別な仕様により、例えば、Ｖde＝Ｖcm＋Ｖodならば、『(Ｖde−Ｖcm−Ｖod)』の項が零となるため、Ｒ１＝∞ Ωとなり、抵抗３２，３４を不要とすることができる。
【００５６】
比較のために、ｓｕｂ−ＬＤＶＳ(sub-Low Voltage Differential Signaling)仕様のＴｘ(Transmitter)では、例えば、Ｖde＝１．８Ｖ、Ｖod＝２００ｍＶ、Ｖcm＝９００ｍＶと規定されている。
【００５７】
従って、前述した［式II］は、次のようになる。
Ｒ１＝Ｖde×５０／(Ｖcm−Ｖod)＝1.8×50/(0.9-0.2)＝１２８.６ Ω
Ｒ２＝Ｖde×５０／(Ｖde−Ｖcm−Ｖod)＝1.8×50/(1.8-0.9-0.2)＝１２８.６ Ω
Ｒ３＝Ｒ４＝Ｖde×２５／Ｖod＝1.8×25/(0.2)＝２２５ Ω
【００５８】
この場合は、Ｒ１〜Ｒ４が所定の値を持つ、すなわち、全ての抵抗２５，２６および３１〜３４を設けることになる。
【００５９】
図６は、ドライバ回路の第２実施例を示す回路図である。図６と上述した図５の比較から明らかなように、第２実施例のドライバ回路１０２では、抵抗２５，２６および３１〜３４を可変抵抗とし、その抵抗値を制御部１により制御するようになっている。
【００６０】
図７は、図６に示すドライバ回路における抵抗(整合素子)の例を示す回路図であり、図７(a)は、プルアップ側の抵抗３１(３３，２５)を示し、図７(b)は、プルダウン側の抵抗３２(３４，２６)を示す。
【００６１】
図７(a)に示されるように、プルアップ側の抵抗３１は、例えば、ｎ個の抵抗ユニットＵ１１〜Ｕ１ｎを含み、また、図７(b)に示されるように、プルダウン側の抵抗３２は、例えば、ｎ個の抵抗ユニットＵ２１〜Ｕ２ｎを含む。
【００６２】
プルアップ側の抵抗ユニットＵ１１〜Ｕ１ｎは、それぞれｐＭＯＳトランジスタ１１１〜１１ｎと、そのトランジスタと直列接続された抵抗１２１〜１２ｎを有する。ここで、各ｐＭＯＳトランジスタ１１１〜１１ｎには、例えば、前述した図６における制御部１からの制御信号がそれぞれ入力され、その制御信号が低レベル『Ｌ』となってオンするトランジスタにより抵抗値Ｒ１を可変制御するようになっている。
【００６３】
プルダウン側の抵抗ユニットＵ２１〜Ｕ２ｎは、それぞれｎＭＯＳトランジスタ２１１〜２１ｎと、そのトランジスタと直列接続された抵抗２２１〜２２ｎを有する。ここで、各ｎＭＯＳトランジスタ２１１〜２１ｎには、例えば、前述した図６における制御部１からの制御信号がそれぞれ入力され、その制御信号が高レベル『Ｈ』となってオンするトランジスタにより抵抗値Ｒ２を可変制御するようになっている。
【００６４】
ここで、各抵抗ユニットＵ１１〜Ｕ１ｎにおける抵抗１２１〜１２ｎは、全て同じ抵抗値としてオンするトランジスタの数により抵抗値Ｒ１を制御してもよいが、例えば、べき乗の重みを持った抵抗値として制御することもできる。なお、プルアップ側の抵抗３３，２５の構成は、抵抗３１と同様であり、また、プルダウン側の抵抗３４，２６の構成は、抵抗３２と同様である。
【００６５】
このように、抵抗２５，２６および３１〜３４の抵抗値Ｒ１〜Ｒ４を可変制御可能とすることにより、例えば、半導体集積回路装置の設計後においても、仕様(Ｖde，Ｖcm，Ｖod、または、Ｖde，Ｖoh，Ｖol)に応じて抵抗値の設定を変更することができる。なお、各トランジスタ１１１〜１１ｎ，２１１〜２１ｎのスイッチングを制御する代わりに、トランジスタのゲート−ソース間電圧(Ｖgs)を可変制御してもよい。
【００６６】
ここで、一例として、抵抗ユニットＵ１１〜Ｕ１ｎ，Ｕ２１〜Ｕ２ｎにおいて、各抵抗１２１〜１２ｎ，２２１〜２２ｎを１ｋΩの抵抗値のポリシリコン抵抗とし、トランジスタのスイッチングを制御して並列接続する抵抗の数を可変制御する場合を考える。
【００６７】
このとき、前述したＭＩＰＩのＤ−ＰＨＹ／ＨＳＴＸと、ｓｕｂ−ＬＤＶＳ／Ｔｘを切り替えて使用可能とするには、例えば、抵抗値Ｒ１〜Ｒ４の範囲が７５〜２２５Ωなので、ポリシリコン抵抗が±２０％ばらつくと仮定すると、６０〜２７０(typ.)Ωとなる。
【００６８】
従って、例えば、１０Ω間隔で調整するためには、１ｋΩ／１０Ω＝１００個となり、１００個の抵抗ユニットを並列に設ければよい。また、抵抗値(Ｒ１〜Ｒ４)を６０〜２７０Ωの範囲で調整するには、例えば、１０Ω，２０Ω，４０Ω，８０Ω，１６０Ωと重み付けした値の抵抗を並列に接続し、各抵抗に直列に設けられたスイッチのオン／オフ制御を行って実現することもできる。
【００６９】
図８は、ドライバ回路の第３実施例を示す回路図である。図８と前述した図６の比較から明らかなように、第３実施例のドライバ回路１０３は、抵抗２５，２６，３１〜３４をカレントミラーによる電流源とし、整合部３における抵抗３１〜３４を差動信号のモードで切り替えるようになっている。
【００７０】
すなわち、整合部３の抵抗３１〜３４は、例えば、正論理の出力信号Ｓopが高レベルＶohとなる時(Ｖoh出力時)と、低レベルＶolとなる時(Ｖol出力時)で切り替えられるようになっている。
【００７１】
これは、抵抗３１〜３４をカレントミラーによる電流源とした場合、トランジスタ(スイッチ)のゲート−ソース間電圧(Ｖgs)を一定にすると、Ｖoh出力時とＶol出力時でトランジスタのドレイン−ソース電圧Ｖdsが変化し、抵抗値Ｒ１，Ｒ２が変わってしまう。
【００７２】
そこで、第３実施例のドライバ回路では、Ｖoh出力時(Ｖoh用)のプルアップ抵抗とＶol出力時(Ｖol用)のプルダウン抵抗を切り替えて、抵抗３１〜３４の抵抗値(オン抵抗の値)Ｒ１，Ｒ２を一定に保持するようになっている。
【００７３】
例えば、抵抗３１は、第１電源線ＶＤＥと第１出力信号線ＬＯＰの間に設けられた、Ｖoh用の電流源３１１およびスイッチ(トランジスタ)３１２、並びに、Ｖol用の電流源３１３およびスイッチ３１４を含み、信号Ａ，ＡＮにより一方が選択される。
【００７４】
すなわち、スイッチ３１２は、駆動部２０のスイッチ２１，２４を制御する信号Ａによりオン／オフ制御され、スイッチ３１４は、駆動部２０のスイッチ２２，２３を制御する信号ＡＮによりオン／オフ制御される。なお、電流源３１１および３１３の電流Ｉ１ＨおよびＩ１Ｌは、Ｖoh出力時およびＶol出力時で一定のオン抵抗(Ｒ１)が得られるように設定される。
【００７５】
また、抵抗３２は、第１出力信号線ＬＯＰと第２電源線ＶＳＳの間に設けられた、Ｖoh用の電流源３２１およびスイッチ３２２、並びに、Ｖol用の電流源３２３およびスイッチ３２４を含み、信号Ａ，ＡＮにより一方が選択される。
【００７６】
すなわち、スイッチ３２２は信号Ａによりオン／オフ制御され、スイッチ３１４は信号ＡＮによりオン／オフ制御される。なお、電流源３２１および３２３の電流Ｉ２ＨおよびＩ２Ｌは、Ｖoh出力時およびＶol出力時で一定のオン抵抗(Ｒ２)が得られるように設定される。なお、抵抗３３および３４は、第１出力信号線ＬＯＰを第２出力信号線ＬＯＮとすることにより抵抗３１および３２と同様となっている。
【００７７】
ここで、第１電源線ＶＤＥと駆動部２０の間に設けた電流源２５の電流をＩ３とし、駆動部２０と第２電源線ＶＳＳの間に設けた電流源２６の電流をＩ４とすると、各電流Ｉ１Ｈ，Ｉ１Ｌ，Ｉ２Ｈ，Ｉ２Ｌ、Ｉ３，Ｉ４は、次の［式IV］で表すことができる。
【００７８】
［式IV］
Ｉ３＝(Ｖde−Ｖoh)／Ｒ３
Ｉ１Ｈ＝(Ｖde−Ｖoh)／Ｒ１
Ｉ１Ｌ＝(Ｖde−Ｖol)／Ｒ１
Ｉ４＝Ｖol／Ｒ４
Ｉ２Ｈ＝Ｖoh／Ｒ２
Ｉ２Ｌ＝Ｖol／Ｒ２
【００７９】
図９は、ドライバ回路の第４実施例を示す回路図である。図９と上述した図８の比較から明らかなように、第４実施例のドライバ回路１０４は、第３実施例のドライバ回路１０３において、スイッチをＭＯＳトランジスタとし、カレントミラー部を具体的に示すものである。
【００８０】
図９に示されるように、制御部１は、出力部２における電流源(ｐＭＯＳトランジスタ)２５の電流Ｉ３を制御する制御ユニットＢＰ１，および、電流源(ｎＭＯＳトランジスタ)２６の電流Ｉ４を制御する制御ユニットＢＮ１を含む。
【００８１】
また、制御部１は、整合部３におけるＶoh用の電流源(ｐＭＯＳトランジスタ)３１１，３３１の電流Ｉ１Ｈを制御する制御ユニットＢＰ２，および、電流源(ｎＭＯＳトランジスタ)３２１，３４１の電流Ｉ２Ｈを制御する制御ユニットＢＮ２を含む。
【００８２】
さらに、制御部１は、整合部３におけるＶol用の電流源(ｐＭＯＳトランジスタ)３１３，３３３の電流Ｉ１Ｌを制御する制御ユニットＢＰ３，および、電流源(ｎＭＯＳトランジスタ)３２３，３４３の電流Ｉ２Ｌを制御する制御ユニットＢＮ３を含む。
【００８３】
制御ユニットＢＰ１は、コンパレータ１１ｐ、ｐＭＯＳトランジスタ１２ｐ，１３ｐ、および、抵抗１４ｐを含む。トランジスタ１２ｐ，１３ｐおよび抵抗１４ｐは、第１電源線ＶＤＥと第２電源線ＶＳＳの間に直列接続されている。ここで、抵抗１４ｐは、半導体装置の外付け抵抗または半導体装置の内蔵抵抗である。
【００８４】
コンパレータ１１ｐは、差動信号の高レベルＶoh(参照電圧)と、トランジスタ１３ｐおよび抵抗１４ｐの接続ノードの電位を受け取って比較し、その出力によりトランジスタ１２ｐ(２５)を制御する。
【００８５】
また、コンパレータ１１ｎは、差動信号の低レベルＶol(参照電圧)と、トランジスタ１３ｎおよび抵抗１４ｎの接続ノードの電位を受け取って比較し、その出力によりトランジスタ１２ｎ(２６)を制御する。ここで、抵抗１４ｎは、半導体装置の外付け抵抗または半導体装置の内蔵抵抗である。
【００８６】
すなわち、制御ユニットＢＰ１におけるトランジスタ１２ｐのゲートは、トランジスタ２５のゲートにカレントミラー接続され、また、制御ユニットＢＮ１におけるトランジスタ１２ｎのゲートは、トランジスタ２６のゲートにカレントミラー接続されている。
【００８７】
なお、制御ユニットＢＰ１におけるトランジスタ１３ｐ並びに制御ユニットＢＮ１におけるトランジスタ１３ｎは、それぞれトランジスタ２１，２３並びにトランジスタ２２，２４との段数を揃えるためのものである。
【００８８】
ここで、制御ユニットＢＰ２は、抵抗１４ｐの抵抗値をＲ１Ｈとする以外は、制御ユニットＢＰ１と同様の構成を有し、制御ユニットＢＰ３は、抵抗１４ｐの抵抗値をＲ１Ｌとし、コンパレータ１１ｐの参照電圧をＶolとする以外は、ＢＰ１と同様の構成を有する。
【００８９】
また、制御ユニットＢＮ２は、抵抗１４ｎの抵抗値をＲ２Ｈとし、コンパレータ１１ｎの参照電圧をＶohとする以外は、制御ユニットＢＮ１と同様の構成を有し、制御ユニットＢＮ３は、抵抗１４ｐの抵抗値をＲ２Ｌとする以外は、ＢＮ１と同様の構成を有する。
【００９０】
従って、制御ユニットＢＰ２におけるトランジスタ１２ｐのゲートは、整合部３におけるトランジスタ３１１，３３１のゲートにカレントミラー接続されている。また、制御ユニットＢＮ２におけるトランジスタ１２ｎのゲートは、整合部３におけるトランジスタ３２１，３４１のゲートにカレントミラー接続されている。
【００９１】
さらに、制御ユニットＢＰ３におけるトランジスタ１２ｐのゲートは、整合部３におけるトランジスタ３１３，３３３のゲートにカレントミラー接続されている。また、制御ユニットＢＮ３におけるトランジスタ１２ｎのゲートは、整合部３におけるトランジスタ３２３，３４３のゲートにカレントミラー接続されている。
【００９２】
上述した第４実施例のドライバ回路１０４は、制御部１における制御ユニットＢＰ１〜ＢＰ３およびＢＮ１〜ＢＮ３の抵抗１４ｐおよび１４ｎの値Ｒ３０，Ｒ１Ｈ，Ｒ１ＬおよびＲ４０，Ｒ２Ｈ，Ｒ２Ｌを小振幅差動信号伝送の仕様に応じて設定する。
【００９３】
すなわち、制御部１における抵抗値Ｒ３０，Ｒ１Ｈ，Ｒ１ＬおよびＲ４０，Ｒ２Ｈ，Ｒ２Ｌを、適用する小振幅差動信号伝送の仕様(Ｖde，Ｖcm，Ｖod、または、Ｖde，Ｖoh，Ｖol)に従って設定することで反射特性を十分に向上させることが可能になる。
【００９４】
なお、一例として、各制御ユニットＢＰ１〜ＢＰ３，ＢＮ１〜ＢＮ３のトランジスタ１２ｐ、１２ｎと、出力部２および整合部３における各トランジスタのカレントミラー比を、１：１とすると、各抵抗値は、次の［式Ｖ］のようになる。
【００９５】
［式Ｖ］
Ｒ３０＝Ｖoh／Ｉ３
Ｒ１Ｈ＝Ｖoh／Ｉ１Ｈ
Ｒ１Ｌ＝Ｖol／Ｉ１Ｌ
Ｒ４０＝(Ｖde−Ｖol)／Ｉ４
Ｒ２Ｈ＝(Ｖde−Ｖoh)／Ｉ２Ｈ
Ｒ２Ｌ＝(Ｖde−Ｖol)／Ｉ２Ｌ
【００９６】
上述したように、各実施例のドライバ回路および半導体集積回路装置によれば、小振幅差動信号伝送におけるコモン電圧、振幅の制御および反射特性を向上させることができ、その結果、歩留りを向上させることが可能になる。
【００９７】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００９８】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
差動の第１および第２出力信号を第１および第２出力信号線に出力する出力部と、前記第１および第２出力信号線のインピーダンス整合を行う整合部と、を有し、
前記整合部は、
前記第１出力信号線と第１電源線の間に設けられた第１整合素子と、
前記第１出力信号線と前記第１電源線とは異なる第２電源線の間に設けられた第２整合素子と、
前記第２出力信号線と前記第１電源線の間に設けられた第３整合素子と、
前記第２出力信号線と前記第２電源線の間に設けられた第４整合素子と、により前記インピーダンス整合を行う、
ことを特徴とするドライバ回路。
【００９９】
（付記２）
前記出力部は、
入力信号に基づいて前記第１および第２出力信号を出力する駆動部と、
前記第１電源線と前記駆動部の間に設けられた第５整合素子と、
前記第２電源線と前記駆動部の間に設けられた第６整合素子と、を含む、
ことを特徴とする付記１に記載のドライバ回路。
【０１００】
（付記３）
前記第１〜第６整合素子は、それぞれ
複数の抵抗およびスイッチ素子を含み、
前記スイッチ素子をオン／オフ制御して抵抗値を制御する、
ことを特徴とする付記２に記載のドライバ回路。
【０１０１】
（付記４）
前記複数の抵抗は、同じ抵抗値を有する、
ことを特徴とする付記３に記載のドライバ回路。
【０１０２】
（付記５）
前記複数の抵抗は、重み付けされた抵抗値を有する、
ことを特徴とする付記３に記載のドライバ回路。
【０１０３】
（付記６）
前記第１整合素子および前記第３整合素子の抵抗値を第１抵抗値とし、前記第２整合素子および前記第４整合素子の抵抗値を第２抵抗値とし、前記第５および第６整合素子の抵抗値を第３および第４抵抗値としたとき、
前記第１〜第４抵抗値を、差動信号伝送の仕様に基づいて制御することで前記インピーダンス整合を行う、
ことを特徴とする付記２乃至付記４のいずれか１項に記載のドライバ回路。
【０１０４】
（付記７）
前記第１および第２抵抗値は、前記入力信号に基づいて切り替えられる、
ことを特徴とする付記６に記載のドライバ回路。
【０１０５】
（付記８）
前記第１〜第４整合素子は、それぞれ
第１電流源および第１スイッチ素子と、
第２電流源および第２スイッチ素子と、を含み、
前記出力信号が第１レベルのとき、前記第１スイッチ素子がオンして前記第２スイッチ素子がオフして、前記第１電流源が使用され、
前記出力信号が第２レベルのとき、前記第１スイッチ素子がオフして前記第２スイッチ素子がオンして、前記第２電流源が使用される、
ことを特徴とする付記２に記載のドライバ回路。
【０１０６】
（付記９）
前記第５および第６整合素子は、それぞれ電流源を含む、
ことを特徴とする付記８に記載のドライバ回路。
【０１０７】
（付記１０）
前記第１電源線の電位は、前記第２電源線の電位よりも高く、
前記第１電源線の電位にプルアップするスイッチ素子は、ｐＭＯＳトランジスタであり、
前記第２電源線の電位にプルダウンするスイッチ素子は、ｎＭＯＳトランジスタである、
ことを特徴とする付記３または付記８に記載のドライバ回路。
【０１０８】
（付記１１）
さらに、
前記第１および第２出力信号における高レベルおよび低レベルを受け取って、前記第１〜第４抵抗値を制御する制御部を有する、
ことを特徴とする付記２乃至付記１０のいずれか１項に記載のドライバ回路。
【０１０９】
（付記１２）
前記第１および第２出力信号におけるコモン電圧をＶcmとし、振幅をＶodとし、整合インピーダンスをＭＩとし、さらに、
前記第１および第３整合素子の抵抗値をＲ１とし、前記第２および第４整合素子の抵抗値をＲ２とし、前記第５整合素子の抵抗値をＲ３とし、前記第６整合素子の抵抗値をＲ４としたとき、以下の関係式が成立する、
Ｒ１＝Ｖde×ＭＩ／(Ｖcm−Ｖod)
Ｒ２＝Ｖde×ＭＩ／(Ｖde−Ｖcm−Ｖod)
Ｒ３＝Ｒ４＝Ｖde×ＭＩ／(２×Ｖod)
ことを特徴とする付記２乃至付記１１のいずれか１項に記載のドライバ回路。
【０１１０】
（付記１３）
前記振幅Ｖodおよび前記コモン電圧Ｖcmを、差動の前記第１および第２出力信号の高レベルおよび低レベルから求める、
ことを特徴とする付記１２に記載のドライバ回路。
【０１１１】
（付記１４）
付記１乃至付記１３のいずれか１項に記載のドライバ回路を有する、
ことを特徴とする半導体集積回路装置。
【０１１２】
（付記１５）
前記半導体集積回路装置は、第１半導体集積回路装置であり、
前記第１半導体集積回路装置に設けられた前記ドライバ回路の差動出力信号は、信号伝送線路を介して、前記第１半導体集積回路装置とは異なる第２半導体集積回路装置に設けられた終端抵抗で終端される、
ことを特徴とする付記１４に記載の半導体集積回路装置。
【符号の説明】
【０１１３】
１    制御部
２，５０２    出力部
３    整合部
６，６０    差動終端抵抗
１１ｐ，１１ｎ，５０１    コンパレータ
２０，５２０    駆動部
２１〜２４    スイッチ(スイッチ素子)
２５    抵抗(第５整合素子)
２６    抵抗(第６整合素子)
３１〜３４    抵抗(第１〜第４整合素子)
１０１〜１０４，５００    ドライバ回路
２０１    第１半導体集積回路装置
２０２    第２半導体集積回路装置
２０３    信号伝送線路
５０３    検出部
【図１】
2015091092.tif 000003
【図２】
2015091092.tif 000004
【図３】
2015091092.tif 000005
【図４】
2015091092.tif 000006
【図５】
2015091092.tif 000007
【図６】
2015091092.tif 000008
【図７】
2015091092.tif 000009
【図８】
2015091092.tif 000010
【図９】
2015091092.tif 000011