(57)【要約】【課題】本発明の実施形態は、データ保持特性を向上させた不揮発性半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数の第１配線及び複数の第２配線の各交差部に設けられ、フィラメントの状態によってデータを記憶する複数のメモリセルを有するメモリセルアレイと、前記メモリセルにデータを書き込む書き込みシーケンスを実行する制御回路とを備え、前記書き込みシーケンスは、第１極性のセットパルスを前記メモリセルに印加するセットステップと、前記第１極性とは異なる第２極性の除去パルスを前記メモリセルに印加する除去ステップとを含み、前記制御回路は、前記書き込みシーケンスの実行の際、前記セットステップを前記メモリセルが所望の状態になるまで繰り返し実行し、その後、前記除去ステップを実行することを特徴とする。【選択図】図９
2015018591.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１配線、前記複数の第１配線と交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、フィラメントの状態によってデータを記憶する複数のメモリセルを有するメモリセルアレイと、
前記メモリセルにデータを書き込む書き込みシーケンスを実行する制御回路と
を備え、
前記書き込みシーケンスは、
第１極性のセットパルスを前記メモリセルに印加するセットステップと、
前記第１極性とは異なる第２極性の除去パルスを前記メモリセルに印加する除去ステップと
を含み、
前記制御回路は、前記書き込みシーケンスの実行の際、前記セットステップを前記メモリセルが所望の状態になるまで繰り返し実行し、その後、前記除去ステップを実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込みシーケンスは、前記第１極性の補修パルスを前記メモリセルに印加する補修ステップを含み、
前記制御回路は、前記書き込みシーケンスの実行の際、前記除去ステップの実行後、前記補修ステップを実行する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の第１配線、前記複数の第１配線と交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、フィラメントの状態によってデータを記憶する複数のメモリセルを有するメモリセルアレイと、
前記メモリセルにデータを書き込む書き込みシーケンスを実行する制御回路と
を備え、
前記書き込みシーケンスは、
第１極性のセットパルスを前記メモリセルに印加するセットステップと、
前記第１極性とは異なる第２極性の除去パルスを前記メモリセルに印加する除去ステップと
を含み、
前記制御回路は、前記書き込みシーケンスの実行の際、前記除去ステップ及び前記セットステップを前記メモリセルが所望の状態になるまで繰り返し実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記書き込みシーケンスは、前記メモリセルが所望の状態になったかを確認するベリファイパルスを前記メモリセルに印加するベリファイステップを含み、
前記制御回路は、前記書き込みシーケンスの実行の際、前記セットステップの実行毎に、その後、前記ベリファイステップを実行する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記除去パルスは、前記第２極性のリセットパルスよりも高さが低い
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の更なる高集積化を実現する技術として、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）が注目されている。
【０００３】
抵抗変化型メモリには、金属層とイオン伝導層を積層してなるイオン伝導メモリをメモリセルとして用いるものがある。このイオン伝導メモリに電気信号を印加すると、金属層に含まれる金属原子がイオン化し、イオン伝導層に移動し、金属原子で構成されたフィラメントを形成する。イオン伝導メモリは、この形成されたフィラメントの状態に応じて異なるデータを記憶するのである。
【０００４】
しかし、このイオン伝導メモリの場合、室内等に置いておくと、形成されたフィラメントが徐々に変化し、延いては記憶しているデータにも変化が生じてしまう点が問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２０３９２６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、データ保持特性を向上させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、複数の第１配線、前記複数の第１配線と交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、フィラメントの状態によってデータを記憶する複数のメモリセルを有するメモリセルアレイと、前記メモリセルにデータを書き込む書き込みシーケンスを実行する制御回路とを備え、前記書き込みシーケンスは、第１極性のセットパルスを前記メモリセルに印加するセットステップと、前記第１極性とは異なる第２極性の除去パルスを前記メモリセルに印加する除去ステップとを含み、前記制御回路は、前記書き込みシーケンスの実行の際、前記セットステップを前記メモリセルが所望の状態になるまで繰り返し実行し、その後、前記除去ステップを実行することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示す斜視図である。
【図３】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの別の等価回路図である。
【図５】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの別の等価回路図である。
【図６】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイとその周辺回路の構成例を示す斜視図である。
【図７】同実施形態に係る不揮発性半導体記憶装置のメモリセルの構成及びその特性を示す図である。
【図８】同実施形態に係る不揮発性半導体記憶装置のデータ書き込みの概要を説明する図である。
【図９】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。
【図１２】第４の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。
【図１３】第５の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧等を示す図である。
【図１４】同実施形態に係る不揮発性半導体記憶装置の別の書き込みシーケンス時におけるメモリセルに対する印加電圧等を示す図である。
【図１５】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイとその周辺回路の構成例を示す斜視図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１１】
図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【００１２】
この不揮発性半導体記憶装置は、メモリセルアレイ１と、このメモリセルアレイ１に対するデータ消去、データ書き込み及びデータ読み出しを制御するカラム制御回路２及びロウ制御回路３とを備える。メモリセルアレイ１は、複数積層されたメモリセルレイヤＭＬを有する。各メモリセルレイヤＭＬは、互いに交差する複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらビット線ＢＬ及びワード線ＷＬの各交差部に接続されたメモリセルＭＣを有する。なお、以下では、メモリセルアレイ１或いはメモリセルＭＣに対するデータ消去、データ書き込み及びデータ読み出しを総称して「アクセス動作」と呼ぶこともある。
【００１３】
カラム制御回路２は、メモリセルレイヤＭＬのビット線ＢＬに接続されている。カラム制御回路２は、メモリセルＭＣに対するアクセス動作のためにビット線ＢＬを制御する。カラム制御回路２には、ビット線ＢＬを選択し、アクセス動作に必要な電圧をビット線ＢＬに供給するデコーダ及びマルチプレクサを含むビット線ドライバ２ａと、データ読み出し時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプ２ｂを有する。
【００１４】
一方、ロウ制御回路３は、メモリセルレイヤＭＬのワード線ＷＬに接続されている。ロウ制御回路３は、アクセス動作時にワード線ＷＬを選択する。ロウ制御回路３は、アクセス動作に必要な電圧をワード線ＷＬに供給するワード線ドライバ３ａを有する。
【００１５】
次に、メモリセルアレイ１について説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示す斜視図である。
【００１６】
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリセルレイヤＭＬは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリセルレイヤＭＬを多層に積層することにより形成されている。上下に隣接するメモリセルレイヤＭＬ同士は、ビット線ＢＬ或いはワード線ＷＬを共有している。図２に示す場合、メモリセルアレイ１の最下層のメモリセルレイヤＭＬ０と、このメモリセルレイヤＭＬ０の上に隣接するメモリセルレイヤＭＬ１は、ビット線ＢＬ００〜ＢＬ０２を共有している。また、図２に示す構造においては、積層方向から見てビット線ＢＬ及びワード線ＷＬの交点に柱状のメモリセルＭＣの積層構造が形成されているが、ビット線層（ビット線ＢＬが第２の方向に複数配列された層）とワード線層（ワード線ＷＬが第１の方向に複数配列された層）との間の層全面にメモリセルＭＣの積層構造が形成される構造を採用することも可能である。
【００１７】
図３は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。図３は、図２に示したメモリセルアレイ１の等価回路図となっている。
【００１８】
メモリセルＭＣは、後述するように、可変抵抗特性と非オーミック特性を有している。なお、図では、メモリセルＭＣを抵抗器とダイオードのそれぞれの記号を組み合わせたような記号によって表わすことにする。この記号の三角形は、電流が多く流れる向きを示しており、以下の説明では、ダイオードに倣い、三角形の基端側を「アノード」、先端側を「カソード」と呼ぶこともある。また、アノード側がカソード側よりも電圧が高いバイアスを「正方向バイアス」、その逆を「逆方向バイアス」と呼ぶこともある。
【００１９】
図３に示す場合、メモリセルアレイ１は、上層から下層に掛けて、ワード線ＷＬ０ｎ（ｎ＝０〜２）、ビット線ＢＬ０ｍ（ｍ＝０〜２）、ワード線ＷＬ１ｎ、及びビット線１ｍが形成されている。このうち、ワード線ＷＬ０ｎ及びビット線ＢＬ０ｍは、それら交差部に設けられたメモリセルＭＣ０ｍｎと共に、メモリセルレイヤＭＬ０を構成している。同様に、ビット線ＢＬ０ｍ及びワード線ＷＬ１ｎは、これら交差部に設けられたメモリセルＭＣ１ｍｎと共に、メモリセルレイヤＭＬ１を構成している。ワード線ＷＬ１ｎ及びビット線１ｍは、これら交差部に設けられたメモリセルＭＣ２ｍｎと共に、メモリセルレイヤＭＬ２を構成している。図３に示す場合、いずれのメモリセルレイヤＭＬのメモリセルＭＣも、アノード側にビット線ＢＬが接続されており、カソード側にワード線ＷＬが接続されている。
【００２０】
図２及び３に示す構造の他、メモリセルアレイ１の構造として種々のパターンが考えられるが、ここではその一例を挙げておく。
【００２１】
図４及び５は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの別の等価回路図である。
【００２２】
図４に示す場合、図３に示す場合とは異なり、メモリセルＭＣが、全てのメモリセルレイヤＭＬにおいて電流整流方向が同じになるように設けられている。また、図５に示す場合、図３に示す場合とは異なり、全てのメモリセルレイヤＭＬが、独立にビット線ＢＬ及びワード線ＷＬを有している。この他にも、本実施形態は、種々のメモリセルアレイ１の構造に適用することができる。
【００２３】
以上説明したクロスポイント型のメモリセルアレイ１を用いて三次元メモリを構成するためには、三次元メモリに対してアクセス動作するための周辺回路として図１で示したようなセンスアンプ、ドライバ、デコーダ、マルチプレクサなどを各メモリセルアレイ１に設ける必要がある。そこで、次に、メモリセルアレイ１とその周辺回路の構成について説明する。
【００２４】
図６は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイとその周辺回路の構成例を示す斜視図である。
【００２５】
図６に示す例では、メモリセルアレイ１のビット線ＢＬ及びワード線ＷＬから基板回路への配線を行うため、メモリセルアレイ１の四辺を垂直配線領域としている。メモリセルアレイ１に対してアクセス動作するためのカラム制御回路２及びロウ制御回路３は、図示のようにメモリセルアレイ１下の基板回路上に設けられる。メモリセルアレイ１のビット線ＢＬ方向の両端部に対応する位置にはビット線ドライバ２ａが配置されている。メモリセルアレイ１の下側中央にはセンスアンプ２ｂが配置され、メモリセルアレイ１のワード線ＷＬ方向の両端部に対応する位置にワード線ドライバ３ａが配置されている。センスアンプ２ｂ及びワード線ドライバ３ａと、ビット線ドライバ２ａとの間には、バス１ａが配置されている。これによって、この不揮発性半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることができる。
【００２６】
ビット線ドライバ２ａ及びワード線ドライバ３ａは、外部からのアドレス信号とコマンドに従ってビット線ＢＬ及びワード線ＷＬを選択し、選択したビット線ＢＬ及びワード線ＷＬに所定レベルの電圧を設定する。ビット線ドライバ２ａとセンスアンプ２ｂとの間は、グローバルバス領域の一部であるバス１ａを介してデータが転送される。
【００２７】
次に、メモリセルＭＣについて説明する。
図７は、本実施形態に係る不揮発性半導体記憶装置のメモリセルの構造及び状態を示す模式図である。
【００２８】
図７中のＡは、メモリセルＭＣの構造を示している。メモリセルＭＣは、ビット線ＢＬ及びワード線ＷＬ間にビット線ＢＬ側から順に配置された金属層１１（図７に示す場合、Ａｇソース層）とイオン伝導層１２（図７に示す場合、アモルファスシリコン層）を有する。金属層１１は金属イオンの発生源として機能するものであり、活性な金属、例えば、Ａｇ、Ｃｕ等を材料として形成されている。一方、イオン伝導層１２は、金属のフィラメントが成長する媒体となる。イオン伝導層１２の抵抗は、初期状態としては高抵抗であるが、フィラメントが成長すると低抵抗になる。
【００２９】
上記の他にも、フィラメントの伸長・収縮を用いた抵抗変化型メモリの構造にはいくつかの種類が存在する。例えば、ＨｆＯｘ、ＴａＯｘ等の遷移金属酸化物を抵抗変化層として用いるＲｅＲＡＭもその一つである。以下の説明は、金属フィラメント系の抵抗変化型メモリを例に説明するが、本実施形態は、これに限られるものではなく、酸素欠損フィラメント系等のフィラメント型の抵抗変化型メモリであれば適用可能である。
【００３０】
なお、イオン伝導層１２及びワード線ＷＬ間に、ｐ型のドープトポリシリコン層や、ｎ型のドープトポリシリコン層を形成することも可能である。その他、イオン伝導層１２及びワード線ＷＬ間に、ダイオードを形成することも可能である。また、図７では、イオン伝導層１２として酸化シリコン膜（ＳｉＯｘ）を示したが、これに限るものではなく、アモルファスシリコン層、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、ＨｆＯｘ等の金属酸化膜等の絶縁膜でも構わない。また、イオン伝導層１２は、これらの積層構造でもよく、例えば、アモルファスシリコンと酸化シリコンとの積層構造とすることも可能である。また、図７に示すワード線ＷＬは、電極として機能すれば良く、ｐ型のドープトポリシリコンや、ｎタイプのドープトポリシリコンでも良いし、金属でも構わない。
【００３１】
図７中のＢ〜Ｄは、メモリセルＭＣの状態を示している。図７では、フィラメント構成原子を白抜き丸で示している。なお、メモリセルＭＣは、アノード側にビット線ＢＬが接続され、カソード側にワード線ＷＬが接続されている。
【００３２】
メモリセルＭＣは、イオン伝導層１２中のフィラメントの状態に応じて、リセット状態とセット状態の基本的な２つの状態を持つ。
【００３３】
メモリセルＭＣのリセット状態とは、例えば図７中のＢに示すように、フィラメントが、イオン伝導層１２を貫通していない状態を言う。リセット状態では、メモリセルＭＣは高抵抗になる。
【００３４】
一方、メモリセルＭＣのセット状態とは、例えば図７中のＣに示すように、フィラメントが、イオン伝導層１２を貫通している状態を言う。セット状態では、メモリセルＭＣは低抵抗になる。
【００３５】
メモリセルＭＣをセット状態にするには、例えば、メモリセルＭＣに対して４〜７Ｖ程度の正方向バイアスを掛ける。具体的には、アノード側に接続されたビット線ＢＬに４〜７Ｖ程度のセット電圧Ｖｓｅｔを印加し、カソード側に接続されたワード線ＷＬに接地電圧Ｖｓｓを印加する。これによって、イオン電導層１２中にカソード側に向かって電界が印加される。この電界によって金属層１１からイオン伝導層１２に金属イオンが引き込まれる。その結果、金属層１１及びイオン伝導層１２の境界面からカソード側にフィラメントが伸長する。そして、このフィラメントがワード線ＷＬに達することで、メモリセルＭＣがセット状態となる。
【００３６】
一方、メモリセルＭＣをリセット状態にするには、例えば、メモリセルＭＣに対して７〜８Ｖ程度の負方向バイアスを掛ける。具体的には、アノード側に接続されたビット線ＢＬに接地電圧Ｖｓｓを印加し、カソード側に接続されたワード線ＷＬに７〜８Ｖ程度のリセット電圧Ｖｒｅｓｅｔを印加する。これによって、上記セット状態にする場合とは逆に、イオン電導層中にアノード側に向かって電界が印加される。この電界によってフィラメントを形成する金属原子が金属層１２に引き戻される。なお、金属原子は、フィラメント構成原子の一例である。その結果、金属層１１及びイオン伝導層１２の境界面に向けてフィラメントが収縮する。そして、フィラメントの先端がワード線ＷＬから十分に離れることで、メモリセルＭＣがリセット状態となる。
【００３７】
また、メモリセルＭＣの状態を読み出すには、例えば、メモリセルＭＣに対して５Ｖ程度の正方向バイアスを掛ける。具体的には、アノード側に接続されたビット線ＢＬに５Ｖ程度の読み出し電圧Ｖｒｅａｄを印加し、カソード側に接続されたワード線ＷＬに接地電圧Ｖｓｓを印加する。そして、この時にメモリセルＭＣに流れるセル電流をセンスアンプ２ｂで検知することでメモリセルＭＣの状態を読み出すことができる。
【００３８】
なお、セット状態になったメモリセルＭＣに、更に正方向バイアスを掛け続けると、図７中のＤに示すように、フィラメントが伸長し続けてワード線ＷＬと強く接続されてしまう。この状態を過セット状態と言う。メモリセルＭＣは、一旦過セット状態になってしまうと、逆方向バイアスを掛けてもリセット状態に戻らないこともある。
【００３９】
以下の説明では、メモリセルＭＣがセット状態になることを「セット動作」、メモリセルＭＣがリセット状態になることを「リセット動作」と呼ぶこともある。なお、本実施形態の場合、データ書き込みとは、メモリセルＭＣにセット動作させることを意味しており、データ消去とは、メモリセルＭＣにリセット動作させることを意味している。
【００４０】
以上、説明したようにメモリセルＭＣに対して、所定の正方向バイアスを掛けることで、データ書き込みすることができる。しかし、メモリセルＭＣに単純に正方向バイアスを掛けただけでは、次のような問題が生じることもある。つまり、正方向バイアスを掛けて形成されるフィラメントには、イオン伝導層１２の母材と強く結合する金属原子（以下、「強結合金属原子」と呼ぶ）と、弱く結合する金属原子（以下、「弱結合金属原子」と呼ぶ）が含まれている。そのため、セット状態のメモリセルＭＣを室内に放置等しておくと、徐々に弱結合金属原子が分散していき、フィラメントが切れてしまう。これに伴い、メモリセルＭＣの抵抗が高くなり、やがては、メモリセルＭＣがリセット状態に遷移してしまう。これは、メモリセルＭＣの記憶データが壊れたことを意味している。
【００４１】
そこで、本実施形態では、次のようなデータ書き込みによって、メモリセルＭＣのデータ保持特性を向上させる。
【００４２】
図８は、本実施形態に係る不揮発性半導体記憶装置のデータ書き込みの概要を説明する図である。図８では、フィラメントをＡｇ原子で形成する場合について示している。
【００４３】
始めに、ステップＳ１では、メモリセルＭＣに対してセット電圧Ｖｓｅｔの正方向バイアスを掛けて、イオン伝導層１２内でフィラメントを伸長させる。この時点では、図８に示すように、フィラメントには、強結合金属原子と弱結合金属原子が共に含まれている。
【００４４】
続いて、ステップＳ２では、メモリセルＭＣに対してフィラメントに含まれる弱結合金属原子を除去する操作を行う。この操作は、電気的或いは温度的に行うことができるが、詳細は後述する。これによって、図８に示すように、フィラメントには強結合金属原子のみが残される。
【００４５】
最後に、ステップＳ３では、再びメモリセルＭＣに対して正方向バイアスを印加する。これによって、金属層１１からイオン伝導層１２に金属イオンが再び引き込まれてフィラメントを補修する。ここで、新たに引き込まれた金属イオンは、ある割合で強結合金属原子となる。そのため、ステップＳ１終了時点におけるフィラメントと比べて、強結合金属原子が多く、弱結合金属原子が少ないフィラメントを形成することができる。
【００４６】
以上説明したデータ書き込みによれば、ステップＳ２において、フィラメントから弱結合金属原子が取り除かれるため、放置等によるフィラメントの変化が生じ難くなる。また、ステップＳ３において、ステップＳ２で金属原子（弱結合金属原子）を失ったフィラメントを放置等に強い強結合金属原子によって補修することができる。その結果、データ保持特性の高いメモリセルＭＣを実現することができる。
【００４７】
次に、具体的なデータ書き込み手順について説明する。なお、データ書き込みは、複数のステップの実行によって実現することができるが、以下では、これら一連のステップを「書き込みシーケンス」と呼ぶことにする。
【００４８】
図９は、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。なお、図９中の二点鎖線で示されたパルスは、リセット動作に必要なリセット電圧Ｖｒｅｓｅｔの高さを持つリセットパルス（図９に示す“Ｒｅｓｅｔ”）である。このリセットパルスは参考までに示されたものであり、書き込みシーケンスにおいて実際にメモリセルＭＣに印加されるものではない点に留意されたい。
【００４９】
始めに、ステップＳ１０１では、セットステップを実行する。セットステップとは、メモリセルＭＣをセット動作させるためのステップである。ここでは、メモリセルＭＣに対して正方向バイアスとなるセットパルス（図９に示す“Ｓｅｔ”）を印加する。セットパルスは、例えば、セット電圧Ｖｓｅｔの高さを持つパルスであり、ビット線ＢＬにセット電圧Ｖｓｅｔ、ワード線ＷＬに接地電圧Ｖｓｓを印加することでメモリセルＭＣに印加する。その結果、金属イオンが金属層１１からイオン伝導層１２に引き込まれ、フィラメントが伸長する。
【００５０】
続いて、ステップＳ１０２では、ベリファイステップを実行する。ベリファイステップとは、メモリセルＭＣの状態を判定するステップである。ここでは、メモリセルＭＣに対して正方向バイアスとなるベリファイパルス（図９に示す“Ｖｅｒｉｆｙ”）を印加する。ベリファイパルスは、例えば、読み出し電圧Ｖｒｅａｄの高さを持つパルスであり、ビット線ＢＬに読み出し電圧Ｖｒｅａｄ、ワード線ＷＬに接地電圧Ｖｓｓを印加することでメモリセルＭＣに印加する。その結果、メモリセルＭＣにはセル電流が流れるため、これをセンスアンプ２ｂで検知することで、メモリセルＭＣのセット動作が完了したかを確認する。
【００５１】
ステップＳ１０２において、メモリセルＭＣがセット状態であると判定された場合、ステップＳ１０３に実行を移す。一方、メモリセルＭＣがセット状態でないと判定された場合、ステップＳ１０１及びＳ１０２を再び実行する。この際、セットパルスの高さを一定にしても良いし、図９に示すように、セットパルスの高さをステップアップさせた上で次のセットステップを実行しても良い。
【００５２】
ステップＳ１０３では、除去ステップを実行する。除去ステップとは、図８に示すステップＳ２に相当するものであり、フィラメントに含まれる弱結合金属原子を除去するステップである。ここでは、メモリセルＭＣに対して負方向バイアスとなる除去パルス（図９に示す“Ｒｅｍｏｖｅ”）を印加する。除去パルスは、例えば、フィラメントを形成する金属原子のうち強結合金属原子を残しつつ、弱結合金属原子のみを金属層１１に引き戻すような高さのパルスである。この点において、除去パルスは、リセットパルス（図９に示す二点鎖線）よりも低いパルスとなる。その結果、これまでのステップによって形成されたフィラメントに含まれている弱結合金属原子のみが金属層１１に引き戻される。
【００５３】
続いて、ステップＳ１０４では、補修ステップを実行する。補修ステップとは、図８に示すステップＳ３に相当するものであり、金属層１１から新たに金属イオンを引き込み、ステップＳ１０３の除去ステップで弱結合金属原子が除去されたフィラメントを強結合金属原子によって補修するステップである。ここでは、メモリセルＭＣに対して正方向バイアスとなる補修パルス（図９に示す“Ｆｉｌｌ”）を印加する。なお、補修パルスの高さは、低すぎると、フィラメントに対する強結合金属原子による十分な補修ができず、メモリセルＭＣが不完全なセット状態或いはリセット状態になる恐れが出てくる。逆に、高すぎると、フィラメントが伸長し過ぎてメモリセルＭＣが過セット状態になる恐れが出てくる。そのため、補修パルスは、最後に実行されたセットステップで用いられたセットパルスと同程度の高さにしておくことが望ましい（図９に示す破線ａ参照）。
【００５４】
続いて、ステップＳ１０５では、ステップＳ１０２と同様のベリファイステップを実行する。このベリファイステップは、メモリセルＭＣの状態の最終的な確認を行うステップである。このベリファイステップの結果、メモリセルＭＣがセット状態であると判定された場合、書き込みシーケンスを完了する。逆に、メモリセルＭＣがセット状態でないと判定された場合、ステップＳ１０３〜Ｓ１０５を再び実行する。
【００５５】
以上説明したように、本実施形態の場合、除去ステップの実行によって、フィラメントの状態変化の要因となる弱結合金属原子を除去している。更に、その後の補修ステップの実行によって、除去ステップで弱結合金属原子が除去されたフィラメントを強結合金属原子によって補修している。そのため、本実施形態によれば、データ保持特性が高い不揮発性半導体記憶装置を提供することができる。
【００５６】
なお、本実施形態では、一旦メモリセルＭＣのセット動作の完了後（図９に示す破線ｂ参照）から消去ステップを実行するため、以下で説明する実施形態と比べ、消去ステップの実行回数が少なく済むため、書き込みシーケンスの処理時間を短縮することができる。
【００５７】
［第２の実施形態］
第２の実施形態では、第１の実施形態とは異なる書き込みシーケンスについて説明する。
【００５８】
図１０は、第２の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。なお、図１０中の二点鎖線で示されたパルスは、リセット動作に必要なリセット電圧Ｖｒｅｓｅｔの高さを持つリセットパルス（図１０に示す“Ｒｅｓｅｔ”）である。このリセットパルスは参考までに示されたものであり、書き込みシーケンスにおいて実際にメモリセルＭＣに印加されるものではない点に留意されたい。
【００５９】
始めに、ステップＳ２０１では、除去ステップを実行する。この除去ステップは、第１の実施形態のステップＳ１０３と同様である。その結果、以前の書き込みシーケンス等によって既に形成されているフィラメントに含まれる弱結合金属原子のみが金属層１１に引き戻される。
【００６０】
続いて、ステップＳ２０２では、セットステップを実行する。このセットステップは、第１の実施形態のステップＳ１０１と同様である。但し、このセットステップは、単にフィラメントを伸長させるだけではなく、ステップＳ２０１の除去ステップで弱結合金属原子が除去されたフィラメントを強結合金属原子によって補修する意味合いもある。つまり、このセットステップは、第１の実施形態における補修ステップの役割も併せ持っている。
【００６１】
続いて、ステップＳ２０３では、ベリファイステップを実行する。このベリファイステップは、第１の実施形態のステップＳ１０２と同様である。このステップによって、メモリセルＭＣのセット動作が完了したかを確認する。
【００６２】
ステップＳ２０３において、メモリセルＭＣがセット状態であると判定された場合、書き込みシーケンスを完了する。一方、メモリセルＭＣがセット状態でないと判定された場合、ステップＳ２０１〜Ｓ２０３を再び実行する。この際、セットパルスの高さを一定にしても良いし、図１０に示すように、セットパルス（図１０に示す“Ｓｅｔ”）の高さをステップアップさせた上で次のセットステップを実行しても良い。
【００６３】
以上説明したように、本実施形態では、除去ステップ及び補修ステップとして機能するセットステップを実行するため、第１の実施形態と同様に、データ保持特性の高い不揮発性半導体記憶装置を提供することができる。
【００６４】
更に、本実施形態の場合、補修ステップとして機能するセットステップの実行前に、小まめに除去ステップを実行するため、第１の実施形態と比べと比べて、フィラメントに含まれる弱結合金属原子をより確実に除去することができる。また、書き込みシーケンスをステップＳ２０１〜Ｓ２０３の繰り返しだけで実現できるため、メモリセルＭＣのセット動作の完了前後（図９に示す破線ａ）でステップの実行パターンが切り替わる第１の実施形態に比べて、制御を簡単にすることができる。
【００６５】
［第３の実施形態］
第３の実施形態では、第１及び第２の実施形態とは異なる書き込みシーケンスについて説明する。
【００６６】
図１１は、第３の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。なお、図１１中の二点鎖線で示されたパルスは、リセット動作に必要なリセット電圧Ｖｒｅｓｅｔの高さを持つリセットパルス（図１１に示す“Ｒｅｓｅｔ”）である。このリセットパルスは参考までに示されたものであり、書き込みシーケンスにおいて実際にメモリセルＭＣに印加されるものではない点に留意されたい。
【００６７】
始めに、ステップＳ３０１では、セットステップを実行する。このセットステップは、第１の実施形態のステップＳ１０１と同様である。このステップによって、イオン伝導層１２中のフィラメントが伸長する。
【００６８】
続いて、ステップＳ３０２では、除去ステップを実行する。この除去ステップは、第１の実施形態のステップＳ１０３と同様である。このステップによって、イオン伝導層１２中のフィラメントに含まれる弱結合金属原子が除去される。
【００６９】
続いて、ステップＳ３０３では、補修ステップを実行する。この補修ステップは、第１の実施形態のステップＳ１０４と同様である。なお、補修が不足したり補修し過ぎたりすることを抑制するためには、この補修ステップで用いる補修パルス（図１１の“Ｆｉｌｌ”）は、先のステップＳ３０１のセットステップで用いられたセットパルス（図１１の“Ｓｅｔ”）と同程度の高さにしておくことが望ましい（図１１に示す破線ａ参照）。このステップによって、ステップＳ３０２で弱結合金属原子が除去されたフィラメントを強結合金属原子で補修する。
【００７０】
続いて、ステップＳ３０４では、ベリファイステップを実行する。このベリファイステップは、第１の実施形態のステップＳ１０２と同様である。このステップによって、メモリセルＭＣのセット動作が完了したかを確認する。
【００７１】
ステップＳ３０４において、メモリセルＭＣがセット状態であると判定された場合、書き込みシーケンスを完了する。一方、メモリセルＭＣがセット状態でないと判定された場合、ステップＳ３０１〜Ｓ３０４を再び実行する。この際、セット及び補修パルスの高さを一定にしても良いし、図１１に示すように、セットパルス及び補修パルスの高さをステップアップさせた上で次のセットステップ及び補修ステップを実行しても良い。
【００７２】
以上説明したように、本実施形態では、除去ステップ及び補修ステップを実行するため、第１の実施形態と同様に、データ保持特性の高い不揮発性半導体記憶装置を提供することができる。
【００７３】
更に、本実施形態の場合、１回のセットステップを実行する毎に、除去ステップ及び補修ステップを小まめに実行するため、第１の実施形態と比べて、より多くの強結合金属原子で構成されたフィラメントを形成することができる。また、書き込みシーケンスをステップＳ３０１〜Ｓ３０４の繰り返しだけで実現できるため、第２の実施形態と同様、第１の実施形態と比べて、制御を簡単にすることができる。
【００７４】
［第４の実施形態］
第４の実施形態では、第１〜第３の実施形態の書き込みシーケンスの変形例について説明する。ここでは、第１の実施形態の変形例を取り上げるが、第２及び第３の実施形態にも適用できる点に留意されたい。
【００７５】
図１２は、第４の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧を示す図である。なお、図１２中の二点鎖線で示されたパルスは、リセット動作に必要なパルス幅を持つリセットパルス（図１２に示す“Ｒｅｓｅｔ”）である。このリセットパルスは参考までに示されたものであり、書き込みシーケンスにおいて実際にメモリセルＭＣに印加されるものではない点に留意されたい。
【００７６】
本実施形態の書き込みシーケンスは、メモリセルＭＣのセット動作が完了するまでセットステップ（図１２に示すステップＳ４０１）及びベリファイステップ（図１２に示すステップＳ４０２）を繰り返し実行した後、除去ステップ（図１２に示すステップＳ４０３）、補修ステップ（図１２に示すステップＳ４０４）、及びベリファイステップ（図１２に示すステップＳ４０５）を実行する。これらステップＳ４０１〜Ｓ４０５は、それぞれ第１の実施形態のステップＳ１０１〜Ｓ１０５に相当するステップである。
【００７７】
但し、第１の実施形態では、セットステップ及びベリファイステップを繰り返し実行する際、セットパルスの高さをセットアップさせていたが、本実施形態では、図１２に示すように、セットパルス（図１２に示す“Ｓｅｔ”）のパルス幅をステップアップさせる。この場合であっても、第１の実施形態のセットステップと同様、イオン伝導層１２中のフィラメントの伸長を促すことができる。
【００７８】
なお、本実施形態の除去ステップで用いる除去パルス（図１２に示す“Ｒｅｍｏｖｅ”）は、イオン伝導層１２中のフィラメントから弱結合金属原子のみを除去できれば良いため、リセットパルス（図１２に示す二点鎖線）よりもパルス幅が小さいパルスになる。また、補修が不足したり補修し過ぎたりすることを抑制するためには、この補修ステップで用いる補修パルス（図１２の“Ｆｉｌｌ”）は、最後に実行されたセットステップで用いられたセットパルスと同程度のパルス幅にしておくことが望ましい（図１２に示す破線ａ参照）。
【００７９】
以上説明したように、本実施形態の場合、セットパルスをパルス幅によってステップアップさせる。そのため、セットパルスを高さによってステップアップさせる場合と比べて、書き込みシーケンスの処理時間を要する一方、メモリセルＭＣに掛かる電圧を低く抑えられ、ストレスを小さくすることができる。
【００８０】
なお、セットパルスのステップアップは、高さ或いはパルス幅のいずれか一方だけで行う必要はなく、高さ及びパルス幅の両方で行っても良い。
【００８１】
［第５の実施形態］
第５の実施形態では、第１〜第４の実施形態の書き込みシーケンスの変形例について説明する。ここでは、第１の実施形態の変形例を取り上げるが、第２〜第４の実施形態にも適用できる点に留意されたい。
【００８２】
図１３及び１４は、第５の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセルに対する印加電圧等を示す図である。
【００８３】
本実施形態の書き込みシーケンスは、メモリセルＭＣのセット動作が完了するまでセットステップ（図１３及び１４に示すステップＳ５０１）及びベリファイステップ（図１３及び１４に示すステップＳ５０２）を繰り返し実行した後、除去ステップ（図１３及び１４に示すステップＳ５０３）、補修ステップ（図１３及び１４に示すステップＳ５０４）、及びベリファイステップ（図１３及び１４に示すステップＳ５０５）を実行する。これらステップＳ５０１〜Ｓ５０５は、それぞれ第１の実施形態のステップＳ１０１〜Ｓ５０５に相当するステップである。
【００８４】
但し、第１の実施形態では、除去ステップを除去パルスを用いて電気的に実行したが、本実施形態では、図１３及び１４に示すように、メモリセルＭＣを加熱することで、フィラメントに含まれる弱結合金属原子を熱拡散させる。
【００８５】
ここで、弱結合金属原子を熱的に除去する場合、メモリセルＭＣを加熱する必要があるが、この場合にはメモリセルＭＣの温度特性を考慮する必要がある。そこで、図１３に示す場合では、除去ステップの後、続く補修ステップまでにメモリセルＭＣを冷ますための時間を空けている（図１３に示す破線ａ参照）。また、図１４に示す場合では、補修ステップで用いる補修パルス（図１４に示す“Ｆｉｌｌ”）と、それに続くベリファイステップで用いるベリファイパルス（図１４に示す“Ｖｅｒｉｆｙ”）を、除去ステップの実行前に実行されるセットステップで用いるセットパルスとベリファイステップで用いるベリファイパルスよりも小さくしている（図１４に示す破線ａ参照）。
【００８６】
次に、図１３及び１４に示す書き込みシーケンスを実現するための不揮発性半導体記憶装置の構成例について説明する。
【００８７】
図１５は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ及びその周辺回路の構成例を示す図である。本実施形態の場合、第１の実施形態で説明した図６に示す構成例に対して、更に、基板回路及びメモリセルアレイ１間にメモリセルアレイ１と同程度の広さを持つヒータ層４が介挿されている。このヒータ層４には高抵抗配線４ａが配設されている。この構成例の場合、ヒータ層４を設けたことで、高抵抗配線４ａから発生するジュール熱によってメモリセルアレイ１全体を加熱することができる。なお、ヒータ層４は、図１５のようにメモリセルアレイ１全体に及ぶものに限らず、小さく区画することによって、ブロック毎のメモリセルＭＣの加熱も可能である。
【００８８】
以上説明したように、本実施形態の場合、メモリセルＭＣを加熱する場合であっても、除去パルスを用いる場合と同様の効果を得ることができる。つまり、本実施形態によっても、データ保持特性が高い不揮発性半導体記憶装置を提供することができる。
【００８９】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・ヒータ層、１１・・・金属層、１２・・・イオン伝導層。
【図１】
2015018591.tif 000003
【図２】
2015018591.tif 000004
【図３】
2015018591.tif 000005
【図４】
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【図５】
2015018591.tif 000007
【図６】
2015018591.tif 000008
【図７】
2015018591.tif 000009
【図８】
2015018591.tif 000010
【図９】
2015018591.tif 000011
【図１０】
2015018591.tif 000012
【図１１】
2015018591.tif 000013
【図１２】
2015018591.tif 000014
【図１３】
2015018591.tif 000015
【図１４】
2015018591.tif 000016
【図１５】
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