(57)【要約】【課題】磁気メモリ素子を有する半導体装置の特性を向上させる。【解決手段】磁気メモリ素子ＭＭを、磁壁移動層ＷＤＬとその上のキャップ層ＣＬとの積層部Ｌ１と、この積層部Ｌ１の中央部の上に配置され、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬ、磁化固定層ＭＦＬが、下から順に積層された積層部Ｌ２とを有するように構成する。このような構成によれば、磁化反転層ＭＲＬとして、ＭＲ比を大きく確保できる強磁性膜を選択することができ、読み出し時のセンシングマージンを大きくできる。また、磁壁移動層ＷＤＬとして、書き込み電流が小さい強磁性膜を選択することができ、書き込み電流の低減化を図ることができる。このように、磁気メモリ素子の特性を向上させることができる。【選択図】図１
2015035484.tif 000002
【特許請求の範囲】
【請求項１】
磁気メモリ素子を有する半導体装置であって、
前記磁気メモリ素子は、
第１強磁性膜と、前記第１強磁性膜の上に形成された非磁性導電性膜とを有し、第１領域と、前記第１領域の両側に位置する第２領域および第３領域とを有する第１積層部と、
第２強磁性膜と、前記第２強磁性膜の上に形成された絶縁膜と、前記絶縁膜の上に形成された第３強磁性膜とを有し、前記第１積層部の前記第１領域の上に配置された第２積層部と、
前記第１積層部の前記第２領域の下に配置された第４強磁性膜と、
前記第１積層部の前記第３領域の下に配置された第５強磁性膜と、
を有し、
前記第１〜第５強磁性膜は、垂直磁気異方性を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１積層部は、第１方向に延在するように配置され、
前記第２積層部は、前記第１方向と交差する第２方向に延在するように配置される、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２領域の前記第１強磁性膜は、前記第４強磁性膜により、磁化の向きが第１磁化方向に固定され、
前記第３領域の前記第１強磁性膜は、前記第５強磁性膜により、磁化の向きが前記第１磁化方向と反平行な第２磁化方向に固定され、
前記第１領域の前記第１強磁性膜は、反転可能な磁化を有する、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
第２強磁性膜の磁化方向は、前記第１領域の前記第１強磁性膜の磁化方向と同じである、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１強磁性膜は、前記第２強磁性膜より書き込み電流が小さい、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２強磁性膜は、前記第１強磁性膜より保磁力が小さい、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第４強磁性膜から前記第１強磁性膜を介して前記第５強磁性膜に電流を流すことにより、前記第１強磁性膜の前記第１領域の磁化方向を変化させる、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第３強磁性膜と前記第４強磁性膜との間の抵抗、または、前記第３強磁性膜と前記第５強磁性膜との間の抵抗により、前記第１強磁性膜の前記第１領域の磁化方向を判定する、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記磁気メモリ素子は、半導体基板の上方に形成され、
前記半導体基板上には、前記磁気メモリ素子と電気的に接続させた電界効果型トランジスタが形成されている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記半導体基板上に、第１電界効果型トランジスタと第２電界効果型トランジスタとを有し、
前記第１電界効果型トランジスタは、前記第４強磁性膜と電気的に接続され、
前記第２電界効果型トランジスタは、前記第５強磁性膜と電気的に接続されている、半導体装置。
【請求項１１】
磁気メモリ素子を有する半導体装置であって、
前記磁気メモリ素子は、
第１強磁性膜と、前記第１強磁性膜の下に形成された非磁性導電性膜とを有し、第１領域と、前記第１領域の両側に位置する第２領域および第３領域とを有する第１積層部と、
第２強磁性膜と、前記第２強磁性膜の下に形成された絶縁膜と、前記絶縁膜の下に形成された第３強磁性膜とを有し、前記第１積層部の前記第１領域の下に配置された第２積層部と、
前記第１積層部の前記第２領域の上に配置された第４強磁性膜と、
前記第１積層部の前記第３領域の上に配置された第５強磁性膜と、
を有し、
前記第１〜第５強磁性膜は、垂直磁気異方性を有する、半導体装置。
【請求項１２】
磁気メモリ素子を有する半導体装置の製造方法であって、
（ａ）半導体基板の上方に、第１強磁性膜と、前記第１強磁性膜の上の非磁性導電性膜との積層膜を形成する工程、
（ｂ）前記積層膜の上に、第２強磁性膜と、絶縁膜と、第３強磁性膜とを、順次堆積する工程、
（ｃ）前記第２強磁性膜と、前記絶縁膜と、前記第３強磁性膜とを、前記非磁性導電性膜が露出するまで選択的にエッチングする工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ａ）工程の前に、
（ｄ）前記半導体基板の第１領域の両側の第２領域および第３領域に、それぞれ第４強磁性膜および第５強磁性膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ）工程の前に、前記半導体基板の主表面に電界効果型トランジスタを形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ）工程の前に、前記半導体基板の主表面に第１電界効果型トランジスタおよび第２電界効果型トランジスタを形成する工程を有し、
前記第１電界効果型トランジスタは、前記第４強磁性膜と電気的に接続され、
前記第２電界効果型トランジスタは、前記第５強磁性膜と電気的に接続されている、半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ａ）工程は、前記第１領域、前記第２領域および前記第３領域に、前記積層膜を残存させる工程であり、
前記（ｃ）工程は、前記第１領域に、前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜を残存させる工程である、半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程の後、前記（ｃ）工程の前に、
（ｅ）前記積層膜、前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜をエッチングすることにより、前記第１領域、前記第２領域および前記第３領域に、前記積層膜、前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜を残存させる工程、
を有し、
前記（ｃ）工程は、前記第１領域に、前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜を残存させる工程である、半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記積層膜、前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜のうち前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜をエッチングすることにより、前記第１領域に、前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜を残存させる工程であり、
前記（ｃ）工程の後に、
（ｆ）前記第１領域、前記第２領域および前記第３領域に、前記積層膜を残存させる工程、
を有する、半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
前記（ａ）工程において、前記積層膜は、第１方向に延在するように配置され、
前記（ｃ）工程において、前記第２強磁性膜、前記絶縁膜および前記第３強磁性膜は、前記第１方向と交差する第２方向に延在するように配置される、半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法において、
前記第１強磁性膜は、前記第２強磁性膜より書き込み電流が小さい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、磁気メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
近年、不揮発性メモリの一つとして、磁気抵抗効果を有する強磁性膜を用いたＭＲＡＭが提案され、その開発が進んでいる。
【０００３】
例えば、特許文献１（特開２００５−１９１０３２号公報）および特許文献２（特開２００６−７３９３０号公報）には、磁壁移動型の磁気メモリが開示されている。
【０００４】
また、特許文献３（国際公開２００９／０６０７４９号公報）には、膜厚方向の磁気異方性を有する第１磁化自由層と、面内方向の磁気異方性を有する第２磁化自由層とを有する磁壁移動型の磁気メモリが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１９１０３２号公報
【特許文献２】特開２００６−７３９３０号公報
【特許文献３】国際公開２００９／０６０７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、上記のようなＭＲＡＭの研究開発に従事しており、その性能の向上について、検討している。その過程において、ＭＲＡＭ、特に、磁壁移動型の磁気メモリ素子の性能を向上させるために、その構造および製造方法に関し、更なる改善の余地があることが判明した。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本願において開示される一実施の形態に示される半導体装置は、第１強磁性膜と、非磁性導電性膜とを有する第１積層部と、第２強磁性膜と、絶縁膜と、第３強磁性膜とを有する第２積層部と、を有する磁気メモリ素子を有する。そして、第２積層部は、第１積層部の一部の領域の上部または下部に配置され、第１〜第５強磁性膜は垂直磁気異方性を有する。
【００１０】
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体基板の上方に、第１強磁性膜と非磁性導電性膜との積層膜を形成する工程と、積層膜上に、第２強磁性膜と、絶縁膜と、第３強磁性膜とを、順次堆積する工程とを有する。そして、第２強磁性膜と、絶縁膜と、第３強磁性膜とを、非磁性導電性膜が露出するまで選択的にエッチングする工程を有する。
【発明の効果】
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１２】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の磁気メモリ素子を示す断面図である。
【図２】実施の形態１の半導体装置の磁気メモリ素子を示す平面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置の構成を示す回路図である。
【図５】実施の形態１の磁気メモリ素子の各層（強磁性膜）の磁化の向きを示す図である。
【図６】比較例の磁気メモリ素子の構成およびその電流経路を示す断面図である。
【図７】実施の形態１の磁気メモリ素子の電流経路を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】比較例の半導体装置の製造工程を示す断面図である。
【図１７】比較例の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。
【図１８】比較例の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図１９】比較例の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２０】ＭＴＪ抵抗（Ｒ０、Ｒ１）とＭＲ比との関係を示すグラフである。
【図２１】ＭＴＪ抵抗（Ｒ０、Ｒ１）とばらつき（σ）との関係を示すグラフである。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。
【図２９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態３の半導体装置の製造工程を示す断面図であって、図２９に続く製造工程を示す断面図である。
【図３１】実施の形態３の半導体装置の製造工程を示す断面図であって、図３０に続く製造工程を示す断面図である。
【図３２】実施の形態３の半導体装置の製造工程を示す断面図であって、図３１に続く製造工程を示す断面図である。
【図３３】実施の形態３の半導体装置の製造工程を示す断面図であって、図３２に続く製造工程を示す断面図である。
【図３４】実施の形態３の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。
【図３５】実施の形態３の半導体装置の製造工程を示す断面図であって、図３４に続く製造工程を示す断面図である。
【図３６】実施の形態３の半導体装置の製造工程を示す断面図であって、図３５に続く製造工程を示す断面図である。
【図３７】実施の形態４の半導体装置の磁気メモリ素子を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２０】
［構造説明］
図１は、本実施の形態の半導体装置の磁気メモリ素子を示す断面図である。図２は、本実施の形態の半導体装置の磁気メモリ素子を示す平面図である。例えば、図１は、図２のＡ−Ａ断面に対応する。図３は、本実施の形態の半導体装置の構成を示す断面図である。図４は、本実施の形態の半導体装置の構成を示す回路図である。図５は、本実施の形態の磁気メモリ素子の各層（強磁性膜）の磁化の向きを示す図である。図６は、比較例の磁気メモリ素子の構成およびその電流経路を示す断面図である。図７は、本実施の形態の磁気メモリ素子の電流経路を示す図である。
【００２１】
図１の磁気メモリ素子ＭＭは、磁気メモリである。磁気メモリは、不揮発性メモリの一種であり、ＭＲＡＭ（Magnetic Random Access Memory：磁気ランダムアクセスメモリ）とも称される。磁気メモリは、磁気抵抗効果を有する強磁性膜を用いた磁気メモリ素子（磁気抵抗効果素子ともいう）である。
【００２２】
図１に示す磁気メモリ素子ＭＭは、例えば、図３および図４に示すように、２つの選択用トランジスタ（ＴＲ１、ＴＲ２）の間に直列に接続されている。このような構成は、２Ｔ−１ＭＴＪ（2 Transistors-1 Magnetic Tunnel Junction）構成と称される。図４に示すように、磁気メモリ素子ＭＭは、３つの端子（端子ａ、端子ｂ、端子ｃ）を有する。端子ｃは、接地電位線ＧＮＬに接続され、端子ａは、選択用トランジスタＴＲ１を介してビット線ＢＬ１に接続され、端子ｂは、選択用トランジスタＴＲ２を介してビット線ＢＬ２に接続されている。この端子ａは、後述するハード層ＨＬ１と対応し、端子ｂは、後述するハード層ＨＬ２と対応する。また、端子ｃは、後述する磁化固定層ＭＦＬと対応する。
【００２３】
また、選択用トランジスタＴＲ１、ＴＲ１のゲート電極（ＧＥ）は、それぞれワード線ＷＬに接続されている。
【００２４】
このような磁気メモリ素子ＭＭが、ビット線対（ＢＬ１、ＢＬ２）と、ワード線ＷＬとの交点に、複数配置され、メモリセルアレイを構成する。
【００２５】
次いで、図１〜図３を参照しながら、選択用トランジスタ（ＴＲ１、ＴＲ２）および磁気メモリ素子ＭＭの各部について詳細に説明する。
【００２６】
＜選択用トランジスタ＞
図３に示すように、選択用トランジスタ（ＴＲ１、ＴＲ２）は、半導体よりなる基板（ｐ型ウエルＰＷ）Ｓの主表面のうち、素子分離領域ＳＴＩで区画された領域に形成されている。選択用トランジスタ（ＴＲ１、ＴＲ２）は、基板（ｐ型ウエルＰＷ）Ｓ上に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびゲート電極ＧＥの両側の基板（ｐ型ウエルＰＷ）Ｓ中に設けられたソース、ドレイン領域ＳＤを有する。ゲート電極ＧＥの側壁には、サイドウォール膜ＳＷが配置され、ソース、ドレイン領域ＳＤは、いわゆるＬＤＤ（Lightly doped Drain）構造を有する。
【００２７】
選択用トランジスタ（ＴＲ１、ＴＲ２）と、磁気メモリ素子ＭＭとは、複数のプラグ（Ｐ１〜Ｐ４）および配線（Ｍ１〜Ｍ３）を介して接続されている。そして、各プラグ（Ｐ１〜Ｐ４）は、層間絶縁膜（ＩＬ１〜ＩＬ４）中に配置されている。具体的には、選択用トランジスタＴＲ１の一方のソース、ドレイン領域ＳＤは、複数のプラグ（Ｐ１〜Ｐ４）および配線（Ｍ１〜Ｍ３）を介して磁気メモリ素子ＭＭのハード層ＨＬ１に接続され、選択用トランジスタＴＲ２の一方のソース、ドレイン領域ＳＤは、複数のプラグ（Ｐ１〜Ｐ４）および配線（Ｍ１〜Ｍ３）を介して磁気メモリ素子ＭＭのハード層ＨＬ２に接続されている。また、選択用トランジスタＴＲ１の他方のソース、ドレイン領域ＳＤは、プラグＰ１を介して、ビット線ＢＬ１となる配線Ｍ１と接続され、選択用トランジスタＴＲ２の他方のソース、ドレイン領域ＳＤは、プラグＰ１を介して、ビット線ＢＬ２となる配線Ｍ１と接続されている。
【００２８】
＜磁気メモリ素子＞
図１に示すように、磁気メモリ素子ＭＭは、磁壁移動層ＷＤＬとその上部のキャップ層ＣＬからなる積層部Ｌ１を有する。この積層部Ｌ１の中央部の上部には、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬが、下から順に積層された積層部Ｌ２が配置されている。この積層部Ｌ１の両端部の下部には、それぞれハード層ＨＬ１、ＨＬ２が配置されている。積層部Ｌ２の磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬにより磁気トンネル接合（Magnetic Tunnel Junction）が形成される。
【００２９】
図２に示すように、積層部Ｌ１の上面からの平面視における形状（平面形状ともいう）は、Ｘ方向に長辺を有する略矩形である。また、積層部Ｌ２の平面形状は、Ｙ方向に長辺を有する略矩形である。積層部Ｌ１および積層部Ｌ２は、お互いに交差する方向に延在し、重なり領域を有する。
【００３０】
ここで、積層部Ｌ１（磁壁移動層ＷＤＬ）の中央部の領域を領域１Ａ、この領域１Ａの両側の領域をそれぞれ領域１Ｂ、２Ｂとする（図１、図２参照）。領域１Ｂは、積層部Ｌ１とハード層ＨＬ１の重なり領域であり、領域２Ｂは、積層部Ｌ２とハード層ＨＬ２の重なり領域である。領域１Ａは、積層部Ｌ１のうち、ハード層ＨＬ１、ＨＬ２と重なっていない領域である。言い換えれば、領域１Ａは、ハード層ＨＬ１、ＨＬ２間に位置する積層部Ｌ１の形成領域である。この領域１Ａの少なくとも一部が、積層部Ｌ１と積層部Ｌ２の重なり領域となる。ここでは、領域１Ａの中央領域上に積層部Ｌ１と積層部Ｌ２の重なり領域が配置されている。また、積層部Ｌ１を横切るように、積層部Ｌ２が配置されている。なお、積層部Ｌ２は、少なくとも領域１Ａ中に形成されていれば良く、積層部Ｌ１を横切るように、積層部Ｌ２を延在させる必要はない。
【００３１】
磁壁移動層ＷＤＬ、磁化反転層ＭＲＬおよび磁化固定層ＭＦＬは、強磁性膜（強磁性材料）よりなる。この強磁性膜は、垂直磁気異方性（ＰＭＡ：perpendicular magnetic anisotropy）を有する。即ち、磁壁移動層ＷＤＬ、磁化反転層ＭＲＬおよび磁化固定層ＭＦＬの磁化の向きは、膜厚方向である。
【００３２】
磁壁移動層ＷＤＬ、磁化反転層ＭＲＬおよび磁化固定層ＭＦＬとして用いられる強磁性膜は、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）およびＮｉ（ニッケル）から選択される金属または二種以上の金属の合金から構成される膜である。また、膜中に、Ｐｔ（白金）やＰｄ（パラジウム）を含ませてもよい。膜中に、ＰｔやＰｄを含ませることで、垂直磁気異方性を安定化することができる。
【００３３】
さらに、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕ、Ｓｍなどの各種元素を添加することにより、磁気特性を調整することができる。
【００３４】
強磁性膜として、具体的には、Ｃｏ、Ｃｏ−Ｐｔ、Ｃｏ−Ｐｄ、Ｃｏ−Ｃｒ、Ｃｏ−Ｐｔ−Ｃｒ、Ｃｏ−Ｃｒ−Ｔａ、Ｃｏ−Ｃｒ−Ｂ、Ｃｏ−Ｃｒ−Ｐｔ−Ｂ、Ｃｏ−Ｃｒ−Ｔａ−Ｂ、Ｃｏ−Ｖ、Ｃｏ−Ｍｏ、Ｃｏ−Ｗ、Ｃｏ−Ｔｉ、Ｃｏ−Ｒｕ、Ｃｏ−Ｒｈ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ、Ｆｅ−Ｃｏ−Ｐｔ、Ｆｅ−Ｃｏ−Ｐｄ、Ｓｍ−Ｃｏなどの材料（合金膜、混合膜）を用いることができる。
【００３５】
また、強磁性膜を上記材料からなる膜の積層膜としてもよい。例えば、Ｆｅ、ＣｏおよびＮｉから選択される二種以上の金属膜の積層膜を用いてもよい。具体的には、強磁性膜として、Ｃｏ／Ｎｉ、Ｃｏ／Ｐｄ、Ｃｏ／Ｐｔ、Ｆｅ／Ａｕなどの積層膜を用いることができる。
【００３６】
磁壁移動層ＷＤＬ、磁化反転層ＭＲＬおよび磁化固定層ＭＦＬのうち、磁化固定層ＭＦＬは、非磁性膜を挟むように強磁性膜を積層した積層構成とすることが好ましい。例えば、Ｒｕ（ルテニウム）膜などからなる非磁性膜を挟むように、上記強磁性膜の各種材料膜を積層する。これにより、磁化固定層ＭＦＬ中の磁気的な結合力を高めることができ、膜の保磁力を高める効果（反強磁性結合効果）を奏する。また、この積層構成では、２つの強磁性膜がお互いに反対の磁化方向を向いた状態が維持されるため、互いの膜からの漏洩磁界がキャンセルされる。これにより、磁化固定層ＭＦＬからの漏洩磁界の影響を小さくすることができる。
【００３７】
ハード層ＨＬ１、ＨＬ２は、強磁性膜（強磁性材料）よりなる。この強磁性膜は、垂直磁気異方性を有する。即ち、ハード層ＨＬ１、ＨＬ２の磁化の向きは、膜厚方向である。ハード層ＨＬ１およびＨＬ２を構成する強磁性膜としては、前述した磁壁移動層ＷＤＬ、磁化反転層ＭＲＬおよび磁化固定層ＭＦＬとして用いられる強磁性膜と同様の膜を用いることができる。例えば、ハード層ＨＬ１、ＨＬ２として用いられる強磁性膜は、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）およびＮｉ（ニッケル）から選択される金属または二種以上の金属の合金から構成される膜である。また、膜中に、Ｐｔ（白金）やＰｄ（パラジウム）を含ませてもよい。膜中に、ＰｔやＰｄを含ませることで、垂直磁気異方性を安定化することができる。
【００３８】
さらに、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕ、Ｓｍなどの各種元素を添加することにより、磁気特性を調整することができる。
【００３９】
強磁性膜として、具体的には、Ｃｏ、Ｃｏ−Ｐｔ、Ｃｏ−Ｐｄ、Ｃｏ−Ｃｒ、Ｃｏ−Ｐｔ−Ｃｒ、Ｃｏ−Ｃｒ−Ｔａ、Ｃｏ−Ｃｒ−Ｂ、Ｃｏ−Ｃｒ−Ｐｔ−Ｂ、Ｃｏ−Ｃｒ−Ｔａ−Ｂ、Ｃｏ−Ｖ、Ｃｏ−Ｍｏ、Ｃｏ−Ｗ、Ｃｏ−Ｔｉ、Ｃｏ−Ｒｕ、Ｃｏ−Ｒｈ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ、Ｆｅ−Ｃｏ−Ｐｔ、Ｆｅ−Ｃｏ−Ｐｄ、Ｓｍ−Ｃｏなどの材料（合金膜、混合膜）を用いることができる。
【００４０】
また、強磁性膜を上記材料からなる膜の積層膜としてもよい。例えば、Ｆｅ、ＣｏおよびＮｉから選択される二種以上の金属膜の積層膜を用いてもよい。具体的には、強磁性膜として、Ｃｏ／Ｎｉ、Ｃｏ／Ｐｄ、Ｃｏ／Ｐｔ、Ｆｅ／Ａｕなどの積層膜を用いることができる。
【００４１】
また、ハード層ＨＬ１およびＨＬ２を構成する強磁性膜は、同じ材料を用いてもよく、また、異なる材料を用いてもよい。さらに、ハード層ＨＬ１およびＨＬ２は同一の平面形状としてもよく、また、異なる平面形状としてもよい。このハード層ＨＬ１およびＨＬ２の磁化方向は、互いに反平行になるように形成される（図５参照）。
【００４２】
キャップ層ＣＬは、磁壁移動層ＷＤＬと磁化反転層ＭＲＬとの間に配置されている。キャップ層ＣＬは、非磁性導電性膜よりなり、例えば、Ｔａ（タンタル）膜などが用いられる。
【００４３】
トンネルバリア層ＴＢＬは、絶縁膜よりなり、例えば、酸化アルミニウム（ＡｌＯｘ）膜や酸化マグネシウム（ＭｇＯ）膜などが用いられる。
【００４４】
例えば、本実施の形態の磁気メモリ素子に用いられる各層の材料の組み合わせ例としては、次のものが挙げられる。例えば、磁化固定層ＭＦＬ、ハード層ＨＬ１およびＨＬ２として、２０〜３０ｎｍ程度の膜厚のＣｏ−Ｐｔの合金膜を用いることができる。
【００４５】
また、磁化反転層ＭＲＬとしては、例えば、３〜５ｎｍ程度のＣｏ／Ｎｉの積層膜を用いることができる。
【００４６】
また、磁壁移動層ＷＤＬとしては、３〜５ｎｍ程度のＣｏ−Ｆｅ−Ｂの合金膜を用いることができる。
【００４７】
また、キャップ層ＣＬとしては、５〜１０ｎｍ程度のＴａ膜を用いることができる。
【００４８】
また、トンネルバリア層ＴＢＬとしては、１〜２ｎｍ程度の酸化アルミニウム膜や酸化マグネシウム膜を用いることができる。
【００４９】
なお、磁化反転層ＭＲＬとして、Ｃｏ−Ｆｅ−Ｂの合金膜を用いてもよい。即ち、磁壁移動層ＷＤＬと磁化反転層ＭＲＬとを同じ構成元素よりなる材料としてもよい。後述するように、これらの膜は、それぞれの役割に応じた特性を有するものが好ましいが、同じ構成元素よりなる材料であっても、その膜厚や組成等を調整することにより、強磁性膜の特性（ＭＲ比、保磁力、書き込み電流など）を調整することができる。
【００５０】
ここで、本実施の形態の半導体装置の各層（強磁性膜）の磁化の向きについて図５を参照しながら説明する。図５に示すように、例えば、磁化固定層ＭＦＬの磁化は、＋ｚ方向に固定されている。また、ハード層ＨＬ１により、磁壁移動層ＷＤＬの領域（磁化固定領域ともいう）１Ｂの磁化は、＋ｚ方向に固定され、ハード層ＨＬ２により、磁壁移動層ＷＤＬの領域（磁化固定領域ともいう）２Ｂの磁化は、−ｚ方向に固定されている。このように、磁壁移動層ＷＤＬの領域１Ｂと領域２Ｂとは、それぞれ向きが互いに反対で、平行な磁化を有している（反平行ともいう）。一方、磁壁移動層ＷＤＬの領域（磁化自由領域ともいう）１Ａは、＋ｚ方向と−ｚ方向との間で磁化反転可能な磁化を有している。また、磁化反転層ＭＲＬの磁化の向きは、磁壁移動層ＷＤＬの領域１Ａからの漏洩磁界により、磁壁移動層ＷＤＬの領域１Ａの磁化の向きと同じになる。つまり、磁化反転層ＭＲＬの磁化は、磁壁移動層ＷＤＬの領域１Ａの磁化方向に対応して、磁化固定層ＭＦＬの磁化と向きが同じで平行（単に“平行”ともいう）または向きが反対で平行（反平行ともいう）となる。
【００５１】
次いで、磁気メモリ素子ＭＭの書き込み（書き換え）動作について説明する。ここでは、磁化固定層ＭＦＬの磁化が、＋ｚ方向で、磁化反転層ＭＲＬおよび領域（磁化自由領域）１Ａの磁化が、−ｚ方向となり、領域１Ｂと領域１Ａの境界（ハード層ＨＬ１の端部）Ｂ１に磁壁が形成される状態をデータ「１」とする。また、磁化固定層ＭＦＬの磁化が、＋ｚ方向で、磁化反転層ＭＲＬおよび領域（磁化自由領域）１Ａの磁化が、＋ｚ方向となり、領域２Ｂと領域１Ａの境界（ハード層ＨＬ２の端部）Ｂ２に磁壁が形成される状態をデータ「０」とする。なお、磁化方向とデータの値の対応は逆でもよい。
【００５２】
データ「０」が書き込まれている状態の磁気メモリ素子に、データ「１」を書き込む場合は、書き込み電流を、ハード層ＨＬ１から磁壁移動層ＷＤＬを介してハード層ＨＬ２の方向へ流す。この書き込み電流により、スピン偏極電子は、領域２Ｂから領域１Ａに注入される。このとき、スピントランスファー効果により磁壁は、境界Ｂ２から境界Ｂ１の方へ移動する。
【００５３】
つまり、領域１Ａの磁化の向きは＋ｚ方向から−ｚ方向へ変わる。これにより、領域１Ａからの漏洩磁界の向きも＋ｚ方向から−ｚ方向に変化し、それに伴って、磁化反転層ＭＲＬの磁化の向きも＋ｚ方向から−ｚ方向に変化する。
【００５４】
データ「１」が書き込まれている状態にデータ「０」を書き込む場合は、書き込み電流を、ハード層ＨＬ２から磁壁移動層ＷＤＬを介してハード層ＨＬ１の方向へ流す。この書き込み電流により、スピン偏極電子は、領域１Ｂから領域１Ａに注入される。このとき、スピントランスファー効果により磁壁は、境界Ｂ１から境界Ｂ２の方へ移動する。
【００５５】
つまり、領域１Ａの磁化の向きは−ｚ方向から＋ｚ方向へ変わる。これにより、領域１Ａからの漏洩磁界の向きも−ｚ方向から＋ｚ方向に変化し、それに伴って、磁化反転層ＭＲＬの磁化の向きも−ｚ方向から＋ｚ方向に変化する。
【００５６】
次いで、磁気メモリ素子ＭＭの読み出し動作について説明する。読み出しは、磁気メモリ素子ＭＭが低抵抗状態であるか高抵抗状態であるかにより判定される。例えば、上記データ「１」の状態、即ち、磁化固定層ＭＦＬの磁化が、＋ｚ方向で、磁化反転層ＭＲＬおよび領域（磁化自由領域）１Ａの磁化が、−ｚ方向である場合（反平行の場合）には、磁化固定層ＭＦＬから領域（磁化自由領域）１Ａまでの間が、高抵抗状態となる。また、上記データ「０」の状態、即ち、磁化固定層ＭＦＬの磁化が、＋ｚ方向で、磁化反転層ＭＲＬおよび領域（磁化自由領域）１Ａの磁化が、＋ｚ方向である場合（平行の場合）には、磁化固定層ＭＦＬから領域（磁化自由領域）１Ａまでの間が、低抵抗状態となる。よって、例えば、磁化固定層ＭＦＬからハード層ＨＬ２の間に読み出し電流を流し、これらの間に流れる電流値により、抵抗値を検出する。例えば、基準抵抗値より高い場合には、データ「１」を読み出し、例えば、基準抵抗値より低い場合には、データ「０」を読み出す。言い換えれば、磁気メモリ素子ＭＭに書き込まれたデータを判別することができる。
【００５７】
なお、磁化固定層ＭＦＬからハード層ＨＬ１の間に読み出し電流を流してもよい。また、読み出し電流は、磁化固定層ＭＦＬからハード層（ＨＬ１またはＨＬ２）の方向に電流を流してもよいし、ハード層（ＨＬ１またはＨＬ２）から磁化固定層ＭＦＬの方向に電流を流してもよい。
【００５８】
このように、磁壁移動層ＷＤＬ、磁化反転層ＭＲＬ、磁化固定層ＭＦＬ、ハード層ＨＬ１およびＨＬ２を構成する強磁性膜は、それぞれの役割に応じて次の特性を有するものが好ましい。
【００５９】
磁化固定層ＭＦＬ、ハード層ＨＬ１およびＨＬ２を構成する強磁性膜としては、磁化反転層ＭＲＬより保磁力が高い膜を用いることが好ましい。保磁力とは、磁化方向を反転させるために必要なエネルギーをいう。前述した強磁性膜の中でも、保持力が比較的高い膜としては、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄなどが挙げられる。
【００６０】
また、磁化反転層ＭＲＬを構成する強磁性膜としては、比較的保磁力が低い膜を用いることが好ましい。前述したように、磁化固定層ＭＦＬ、ハード層ＨＬ１およびＨＬ２より保磁力が低い膜を用いることが好ましい。また、磁壁移動層ＷＤＬより保磁力が低い膜を用いることが好ましい。前述した強磁性膜の中でも、保持力が比較的低い膜としては、Ｃｏ／Ｎｉなどが挙げられる。
【００６１】
また、磁壁移動層ＷＤＬを構成する強磁性膜としては、磁化反転層ＭＲＬより書き込み電流（閾値電流）が小さい膜を用いることが好ましい。
【００６２】
ここで、本実施の形態においては、磁気メモリ素子ＭＭを、磁壁移動層ＷＤＬとその上部のキャップ層ＣＬとの積層部Ｌ１と、この積層部Ｌ１の中央部の上部に配置され、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬ、磁化固定層ＭＦＬが、下から順に積層された積層部Ｌ２とを有する構成としたので、磁気メモリ素子ＭＭの特性を向上させることができる。具体的には、ＭＲ比を向上することができる。また、書き込み電流値を低下させることができる。ＭＲ比とは、磁化固定層ＭＦＬの磁化が、＋ｚ方向で、磁化反転層ＭＲＬが、−ｚ方向である場合（反平行の場合）の抵抗をＲ１とし、磁化固定層ＭＦＬの磁化が、＋ｚ方向で、磁化反転層ＭＲＬの磁化が、＋ｚ方向である場合（平行の場合）の抵抗をＲ０とした場合のＲ０×Ｒ１／（Ｒ０＋Ｒ１）である。このＭＲ比が大きいほど、高抵抗値であるＲ１と低抵抗値であるＲ０との差が大きくなり、読み出し時のセンシングマージンが大きくなる。
【００６３】
言い換えれば、磁化反転層ＭＲＬと磁壁移動層ＷＤＬとを構成する強磁性膜をそれぞれ独立して選択することができるため、ＭＲ比を向上することができ、また、書き込み電流値を低下させることができる。
【００６４】
即ち、磁壁移動層、磁化反転層それぞれに求められる特性を両立する材料を探索する必要がなく、それぞれの特性を最大限活用できる膜を独立に用いることが可能になる。
【００６５】
例えば、図６に示す比較例の磁気メモリ素子の構成においては、ＭＲ比を向上させつつ、書き込み電流値を低下させることが困難である。図６は、比較例の磁気メモリ素子の構成を示す断面図である。
【００６６】
図６に示す比較例の磁気メモリ素子は、磁壁移動層ＷＤＬおよびトンネルバリア層ＴＢＬの積層部Ｌ０上に、磁化固定層ＭＦＬが配置されている。この場合、書き込み電流を、ハード層ＨＬ１から磁壁移動層ＷＤＬを介してハード層ＨＬ２の方向へ流すことにより、磁壁を境界Ｂ２から境界Ｂ１の方へ移動させ、データ「１」を書き込むことができる。また、書き込み電流を、ハード層ＨＬ２から磁壁移動層ＷＤＬを介してハード層ＨＬ１の方向へ流すことにより、磁壁を境界Ｂ１から境界Ｂ２の方へ移動させ、データ「０」を書き込むことができる。さらに、磁化固定層ＭＦＬからハード層ＨＬ２の間に読み出し電流を流し、これらの間に流れる電流値により、抵抗値を検出し、高抵抗の場合には、データ「１」を読み出し、低抵抗の場合には、データ「０」を読み出すことができる。
【００６７】
しかしながら、少電流で書き込み（書き換え）可能な材料であっても、ＭＲ比（磁化方向の変化による抵抗の差）が小さい場合や、ＭＲ比が大きい材料であっても、書き込みに大電流が必要な場合があり、ＭＲ比を大きくしつつ、書き込み電流を小さくするといったＭＲ比と書き込み電流の双方の特性を最適化させることが難しい場合が多い。よって、図６に示す比較例の場合のように、上記書き込み時の電流経路ＷＣと上記読み出し時の電流経路ＲＣの双方に磁壁移動層ＷＤＬが含まれる場合には、磁壁移動層ＷＤＬとして、書き込み電流（磁壁移動に必要な電流密度）が小さい強磁性膜を選択しても、ＭＲ比も小さい恐れがある。逆に、ＭＲ比の大きな強磁性膜を選択した場合に、書き込み電流（磁壁移動に必要な電流密度）が小さくならない恐れもある。
【００６８】
これに対し、本実施の形態においては、図７に示すように、書き込み時の電流経路ＷＣには、主として磁壁移動層ＷＤＬが含まれ、読み出し時の電流経路ＲＣには、磁化反転層ＭＲＬが含まれる。よって、磁化反転層ＭＲＬとして、ＭＲ比が大きい強磁性膜を選択し、読み出し時のセンシングマージンを大きく確保しても、書き込み時の電流経路ＷＣに磁化反転層ＭＲＬが含まれないため、書き込み電流の増加を抑制することができる。一方、磁壁移動層ＷＤＬとして、書き込み電流が小さい強磁性膜を選択し、書き込み電流の低減化を図っても、読み出し電流経路ＲＣに対する磁壁移動層ＷＤＬの影響が小さいため、磁壁移動層ＷＤＬの低ＭＲ比の影響を低減し、磁化反転層ＭＲＬの高ＭＲ比により読み出し時のセンシングマージンを大きく確保することができる。また、読み出し速度を向上することができる。
【００６９】
このように、本実施の形態の構成とすることで、磁化反転層ＭＲＬとしては、書き込み電流の大小にかかわらず、ＭＲ比を最大にできる膜構成を用いることができ、また、磁壁移動層ＷＤＬを構成する強磁性膜としては、ＭＲ比の大小にかかわらず、書き込み電流（閾値電流）を最小にできる膜構造を用いることができ、それにより、材料選択の幅を広げることができる。
【００７０】
さらに、本実施の形態の構造では、磁化固定層ＭＦＬ、トンネルバリア層ＴＢＬおよび磁化反転層ＭＲＬを加工することで、比較例の場合（図１６〜図１９参照）のようにトンネルバリア層でエッチングストップさせる必要がなく、製造マージンも大幅に拡大することができる。本実施の形態の製造方法については、以下に詳細に述べる。
【００７１】
［製法説明］
次いで、図８〜図１５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図８〜図１５は、本実施の形態の半導体装置の製造工程を示す断面図である。図８〜図１５のうち、図８は、選択用トランジスタおよびその上部の配線の形成工程を示す断面図であり、図９〜図１５は、磁気メモリ素子の形成工程を示す断面図である。
【００７２】
まず、図８に示すように、半導体よりなる基板（半導体基板）Ｓの主表面に、２つの選択用トランジスタ（ＴＲ１、ＴＲ２）を形成し、さらに、その上部に、層間絶縁膜（ＩＬ１〜ＩＬ４）を介して複数の配線（Ｍ１〜Ｍ３）を形成する。これらの形成方法に制限はないが、例えば、以下の工程により形成することができる。
【００７３】
まず、基板Ｓを準備する。基板Ｓとしては、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる基板を用いることができる。
【００７４】
次いで、基板Ｓの主面に、素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩは、例えば、ＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。この場合、基板Ｓの素子分離領域をエッチングすることにより、溝を形成し、この溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。例えば、この溝の内部を含む基板上に酸化シリコン膜などの絶縁膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて、溝以外の絶縁膜を除去することにより、溝の内部に絶縁膜を埋め込むことができる。
【００７５】
この素子分離領域ＳＴＩにより活性領域が区画され、この活性領域に、選択用トランジスタ（ＴＲ１、ＴＲ２）などの半導体素子が形成される。トランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果型トランジスタ)とも呼ばれる。なお、ここでは、ｎチャネル型のＭＩＳＦＥＴを例に説明するが、半導体素子として、導電型を逆にしたｐチャネル型のＭＩＳＦＥＴを形成してもよく、また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成してもよい。
【００７６】
次いで、基板Ｓの活性領域に、ｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、例えば、基板Ｓ中に、ｐ型の不純物をイオン注入することにより形成さる。これにより、基板Ｓの主面から所定の深さまでのｐ型の半導体領域であるｐ型ウエルＰＷを形成することができる。
【００７７】
次いで、基板（ｐ型ウエルＰＷ）Ｓの主面上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。まず、基板Ｓの主面に、絶縁膜よりなるゲート絶縁膜ＧＩを形成する。例えば、熱酸化法などを用いて、酸化シリコン膜などよりなるゲート絶縁膜ＧＩを形成する。次いで、ゲート絶縁膜ＧＩ上に、例えば、多結晶シリコン膜などよりなるゲート電極材料をＣＶＤ（Chemical Vapor Deposition）法などを用いて堆積し、この多結晶シリコン膜を所望の形状にパターニングすることにより、ゲート電極ＧＥを形成する。パターニングとは、多結晶シリコン膜などの膜上に、フォトリソグラフィ技術を用いて所望の形状のフォトレジスト膜などを形成し、このフォトレジスト膜をマスクとして、膜を選択的にエッチングすることにより、膜を所望の形状に加工することをいう。
【００７８】
次いで、ゲート電極ＧＥの両側の基板Ｓ中に、ソース、ドレイン領域ＳＤを形成する。まず、ゲート電極ＧＥをマスク（イオン注入阻止マスク）としたイオン注入により低不純物濃度のｎ−型半導体領域を形成する。次いで、ゲート電極ＧＥ上を含む基板Ｓ上に酸化シリコン膜などよりなる絶縁膜を形成し、異方的にエッチングすることにより、ゲート電極ＧＥの側壁にサイドウォール膜ＳＷを形成する。次いで、ゲート電極ＧＥおよびサイドウォール膜ＳＷをマスクとしたイオン注入により、高不純物濃度のｎ＋型半導体領域を形成する。これにより、低不純物濃度のｎ−型半導体領域と、それよりも高不純物濃度で接合深さが深いｎ＋型半導体領域とからなるＬＤＤ構造のソース、ドレイン領域ＳＤを形成することができる。
【００７９】
次いで、アニール処理（熱処理）を施し、これまでのイオン注入で導入した不純物を活性化する。
【００８０】
以上の工程により、基板Ｓの主表面に、選択用トランジスタ（ＴＲ１、ＴＲ２）などの半導体素子を形成することができる。
【００８１】
この後、サリサイド技術を用いて、ゲート電極ＧＥおよびｎ＋型半導体領域の上部に、金属シリサイド膜（図示せず）を形成してもよい。この金属シリサイド層により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００８２】
次いで、基板Ｓの主面上に、層間絶縁膜ＩＬ１を形成する。例えば、酸化シリコン膜などの絶縁膜を、ＣＶＤ法などを用いて堆積する。この後、必要に応じて、ＣＭＰ法などを用いて絶縁膜の表面を平坦化する。
【００８３】
次いで、層間絶縁膜ＩＬ１中にプラグ（接続部）Ｐ１を形成する。まず、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールを形成し、この内部に、導電性膜を埋め込むことにより、プラグ（接続部）Ｐ１を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、バリア導体膜（図示せず）および主導体膜の積層膜を形成し、層間絶縁膜ＩＬ１上の不要な膜をＣＭＰ法またはエッチバック法などによって除去する。
【００８４】
次いで、プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上に配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ１上に、導電性膜を堆積し、パターニングすることにより配線Ｍ１を形成する。なお、ダマシン技術（ここではシングルダマシン技術）を用いて配線Ｍ１を形成してもよい。この場合、層間絶縁膜ＩＬ１上に溝用絶縁膜を形成し、この溝用絶縁膜中に配線溝を形成した後、配線溝の内部に導電性膜を埋め込むことにより配線Ｍ１を形成する。
【００８５】
この後、配線Ｍ１上に層間絶縁膜ＩＬ２を形成し、次いで、層間絶縁膜ＩＬ２中にプラグＰ２を形成し、さらに、層間絶縁膜ＩＬ２上に配線Ｍ２を形成する。層間絶縁膜ＩＬ２、プラグＰ２および配線Ｍ２は、それぞれ、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１と同様に形成することができる。次いで、同様にして、層間絶縁膜ＩＬ３、プラグＰ３および配線Ｍ３を形成する。さらに、同様にして、層間絶縁膜ＩＬ４およびプラグＰ４を形成する。なお、２層目以降の配線の形成の際には、デュアルダマシン法を用いてもよい。即ち、層間絶縁膜および溝用絶縁膜のそれぞれに形成されたコンタクトホールおよび配線溝を、同時に導電性膜で埋め込むことにより、プラグと配線とを一体的に形成してもよい。
【００８６】
以上の工程により、選択用トランジスタ（ＴＲ１、ＴＲ２）、層間絶縁膜（ＩＬ１〜ＩＬ４）および配線（Ｍ１〜Ｍ３）等を形成することができる（図８参照）。
【００８７】
次いで、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、磁気メモリ素子ＭＭを形成する。
【００８８】
まず、図９に示すように、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、ハード層ＨＬ１、ＨＬ２を形成する。例えば、プラグＰ４および層間絶縁膜ＩＬ４上に、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上に、ハードマスクＨＭ１として、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する。この絶縁膜（ハードマスクＨＭ１）を、パターニングすることにより、ハード層ＨＬ１、ＨＬ２の形成領域（領域１Ｂ、２Ｂ）にのみ残存させる。次いで、ハードマスクＨＭ１をマスクに、強磁性膜をエッチングすることにより、ハード層ＨＬ１、ＨＬ２を形成する。なお、ハードマスクＨＭ１を、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成してもよい。
【００８９】
このハード層ＨＬ１、ＨＬ２は、それぞれ、プラグＰ４上に形成される。ハード層ＨＬ１と電気的に接続されるプラグＰ４は、選択用トランジスタＴＲ１のソース、ドレイン領域ＳＤの一方と電気的に接続される。また、ハード層ＨＬ２と電気的に接続されるプラグＰ４は、選択用トランジスタＴＲ２のソース、ドレイン領域ＳＤの一方と電気的に接続される（図３参照）。ハード層ＨＬ１、ＨＬ２として用いられる強磁性膜は、「磁気メモリ素子」の欄で説明したとおりである。
【００９０】
次いで、ハードマスクＨＭ１を除去した後、ハード層ＨＬ１、ＨＬ２上に、層間絶縁膜ＩＬ５を形成する。例えば、ハード層ＨＬ１、ＨＬ２および層間絶縁膜ＩＬ４上に、層間絶縁膜ＩＬ５として酸化シリコン膜などの絶縁膜をＣＶＤ法などにより堆積する。その後、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ５の表面部を、ハード層ＨＬ１、ＨＬ２の表面が露出するまで除去する。これにより、図１０に示すように、層間絶縁膜ＩＬ５中にハード層ＨＬ１、ＨＬ２が埋め込まれ、層間絶縁膜ＩＬ５の表面からハード層ＨＬ１、ＨＬ２の表面が露出する。
【００９１】
次いで、図１１に示すように、ハード層ＨＬ１、ＨＬ２が埋め込まれた層間絶縁膜ＩＬ５上に、磁壁移動層ＷＤＬとその上部のキャップ層ＣＬとの積層部を形成する。例えば、ハード層ＨＬ１、ＨＬ２および層間絶縁膜ＩＬ５上に、磁壁移動層ＷＤＬとして、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上に、キャップ層ＣＬとして、導電性膜をスパッタリング法などにより堆積する。磁壁移動層ＷＤＬとして用いられる強磁性膜およびキャップ層ＣＬとして用いられる導電性膜は、「磁気メモリ素子」の欄で説明したとおりである。
【００９２】
次いで、キャップ層ＣＬ上に、ハードマスクＨＭ２として、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する。この絶縁膜（ハードマスクＨＭ２）を、パターニングすることにより、領域１Ｂ、１Ａおよび２Ｂに残存させる。次いで、図１２に示すように、ハードマスクＨＭ２をマスクに、磁壁移動層ＷＤＬとキャップ層ＣＬとの積層膜をエッチングすることにより、磁壁移動層ＷＤＬとその上部のキャップ層ＣＬとからなる積層部Ｌ１を形成する。なお、ハードマスクＨＭ２を、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成してもよい。
【００９３】
次いで、ハードマスクＨＭ２を除去した後、積層部Ｌ１上に、層間絶縁膜ＩＬ６を形成する。例えば、積層部Ｌ１および層間絶縁膜ＩＬ５上に、層間絶縁膜ＩＬ６として酸化シリコン膜などの絶縁膜をＣＶＤ法などにより堆積する。その後、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ６の表面部を、積層部Ｌ１の表面が露出するまで除去する。これにより、図１３に示すように、層間絶縁膜ＩＬ６中に積層部Ｌ１が埋め込まれ、層間絶縁膜ＩＬ６の表面から積層部Ｌ１のキャップ層ＣＬの表面が露出する。
【００９４】
次いで、図１４に示すように、積層部Ｌ１が埋め込まれた層間絶縁膜ＩＬ６上に、磁化反転層ＭＲＬと、その上部のトンネルバリア層ＴＢＬと、その上部の磁化固定層ＭＦＬとの積層膜を形成する。例えば、積層部Ｌ１および層間絶縁膜ＩＬ６上に、磁化反転層ＭＲＬとして、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上に、トンネルバリア層ＴＢＬとして、絶縁膜をＣＶＤ法やスパッタリング法などにより堆積する。次いで、例えば、絶縁膜上に、磁化固定層ＭＦＬとして、強磁性膜をスパッタリング法などにより堆積する。磁化反転層ＭＲＬおよび磁化固定層ＭＦＬとして用いられる強磁性膜およびトンネルバリア層ＴＢＬとして用いられる絶縁膜は、「磁気メモリ素子」の欄で説明したとおりである。
【００９５】
次いで、磁化固定層ＭＦＬ上に、ハードマスクＨＭ３として、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する。この絶縁膜（ハードマスクＨＭ３）を、パターニングすることにより、領域１Ａの中央部に残存させる。次いで、図１５に示すように、ハードマスクＨＭ３をマスクに、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜をエッチングする（選択的にエッチングする）ことにより、これらの層からなる積層部Ｌ２を形成する。なお、ハードマスクＨＭ３を、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成してもよい。
【００９６】
次いで、ハードマスクＨＭ３を除去した後、積層部Ｌ２上に、層間絶縁膜ＩＬ７を形成する（図３参照）。例えば、積層部Ｌ１、Ｌ２および層間絶縁膜ＩＬ６上に、層間絶縁膜ＩＬ７として酸化シリコン膜などの絶縁膜をＣＶＤ法などにより堆積する。その後、積層部Ｌ２の磁化固定層ＭＦＬ上に、プラグ（図示せず）や、配線（図示せず）を形成する。
【００９７】
以上の工程により、選択用トランジスタ（ＴＲ１、ＴＲ２）と、これらとプラグ（Ｐ１〜Ｐ４）や配線（Ｍ１〜Ｍ３）を介して電気的に接続された磁気メモリ素子ＭＭとを形成することができる（図３参照）。
【００９８】
ここで、本実施の形態においては、積層部Ｌ２の形成時において、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜のエッチングの際、キャップ層ＣＬをエッチングストッパーとして用いることができるため、磁気メモリ素子の特性を向上させることができる。
【００９９】
例えば、比較例の半導体装置の磁気メモリ素子の製造工程においては、トンネルバリア層ＴＢＬがエッチングストッパーとなるため、エッチング制御が困難となり、ＭＴＪ抵抗（Ｒ０、Ｒ１）のばらつきが大きくなる。図１６〜図１９は、比較例の半導体装置の製造工程を示す断面図である。
【０１００】
まず、比較例の半導体装置の磁気メモリ素子の製造工程を説明する。比較例の半導体装置の製造工程においては、図１６に示すように、ハード層ＨＬ１、ＨＬ２が埋め込まれた層間絶縁膜ＩＬ５上に、磁壁移動層ＷＤＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬを順次堆積する。次いで、領域１Ａ、１Ｂおよび２ＢのハードマスクＨＭ５２をマスクに、磁壁移動層ＷＤＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜をエッチングする（図１７）。
【０１０１】
次いで、ハードマスクＨＭ５２を除去した後、上記積層膜上に、層間絶縁膜ＩＬ６を形成し、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ６の表面部を、磁化固定層ＭＦＬの表面が露出するまで除去する。
【０１０２】
次いで、図１８に示すように、上記積層膜が埋め込まれた層間絶縁膜ＩＬ６上に、ハードマスクＨＭ５３を形成する。次いで、図１９に示すように、領域１Ａの中央部のハードマスクＨＭ５３をマスクに、磁化固定層ＭＦＬをエッチングする。この際、トンネルバリア層ＴＢＬをエッチングストッパーとし、トンネルバリア層ＴＢＬの表面でエッチングを終了することが好ましい。しかしながら、トンネルバリア層ＴＢＬは薄膜（例えば、１〜２ｎｍ程度）であるため、制御性よく、磁化固定層ＭＦＬのエッチングを行うことが困難である。このため、トンネルバリア層ＴＢＬ上に、磁化固定層ＭＦＬが残存する。また、トンネルバリア層ＴＢＬの膜厚にばらつきが生じる。さらには、トンネルバリア層ＴＢＬがエッチングされその下層の磁壁移動層ＷＤＬの露出や膜減りが生じ得る。このような、磁化固定層ＭＦＬの残渣、トンネルバリア層ＴＢＬの膜厚のばらつきや磁壁移動層ＷＤＬの膜厚のばらつきなどは、ＭＴＪ抵抗（Ｒ０、Ｒ１）に大きく影響を及ぼす。このため、ＭＴＪ抵抗（Ｒ０、Ｒ１）のばらつきが大きくなり、結果として、ＭＲ比の確保が困難となる。
【０１０３】
図２０は、ＭＴＪ抵抗（Ｒ０、Ｒ１）とＭＲ比との関係を示すグラフである。図２０に示すように、抵抗Ｒ０と抵抗Ｒ１との差が大きければＭＲ比は大きく確保できるが、抵抗Ｒ０および抵抗Ｒ１のばらつきが大きくなると、これらの差、即ち、センシングマージンが小さくなってしまう。
【０１０４】
図２１は、ＭＴＪ抵抗（Ｒ０、Ｒ１）とばらつき（σ）との関係を示すグラフである。横軸は、抵抗［ｋΩ］で、縦軸は、ばらつき（σ）である。図２１に示すように、磁化固定層ＭＦＬのエッチング前（左図、図６、図１８参照）の場合は、ＭＴＪ抵抗（Ｒ０、Ｒ１）のばらつきが２％以内であるのに対し、比較例の構成、即ち、磁化固定層ＭＦＬのエッチング後（右図、図６、図１９参照）の場合は、ＭＴＪ抵抗（Ｒ０、Ｒ１）のばらつきが少ないもので４％以内、ばらつきが大きいものは７％に至るものが確認できる。
【０１０５】
これに対し、本実施の形態（図７、図１４、図１５参照）においては、ＭＴＪ抵抗（Ｒ０、Ｒ１）への関与が小さいキャップ層ＣＬをエッチングストッパーとして用いることができるため、ＭＴＪ抵抗（Ｒ０、Ｒ１）のばらつきを低減することができる。また、キャップ層ＣＬは、トンネルバリア層ＴＢＬより膜厚を大きくすることが可能であり、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜のエッチングの制御性を向上させることができる。言い換えれば、磁壁移動層ＷＤＬ上に、キャップ層ＣＬが残存するようにエッチング条件の調整をすることが容易となる。
【０１０６】
このように、本実施の形態においては、キャップ層ＣＬをエッチングストッパーとして用いることができるため、ＭＴＪ抵抗（Ｒ０、Ｒ１）のばらつきを小さくでき、ＭＲ比を大きくすることができる。よって、読み出し時のセンシングマージンを大きくできるなど、磁気メモリ素子の特性を向上させることができる。
【０１０７】
なお、図２１の左図に示すようなハード層ＨＬ１、ＨＬ２の上方に磁化固定層ＭＦＬを残存させた構成の磁気メモリ素子も考え得るが、このような構成の磁気メモリ素子は、ＭＴＪ抵抗（Ｒ０、Ｒ１）のばらつきを小さくできるものの、ＭＲ比が極端に小さくなる。即ち、この場合、磁化固定層ＭＦＬが、領域１Ａのみならず領域１Ｂ、２Ｂにも設置されている構造となるため、領域１Ｂ、２Ｂの磁化が磁化固定層ＭＦＬとハード層ＨＬ１、ＨＬ２とで固定され、この部分が磁化反転に伴うＭＴＪ抵抗（Ｒ０、Ｒ１）の変化に寄与しない。言い換えれば、固定された余分な抵抗が、磁化固定層ＭＦＬとハード層（ＨＬ１、ＨＬ２）の間に、並列に接続された構成となる。よって、ＭＲ比が低下し、読み出し時のセンシングマージンが低下してしまうため、磁化固定層ＭＦＬをハード層ＨＬ１、ＨＬ２の上方に残存させた構成の磁気メモリ素子の特性は好ましくない。
【０１０８】
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。実施の形態１においては、磁壁移動層ＷＤＬとキャップ層ＣＬの積層膜をエッチングし、積層部Ｌ１を形成した後、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜をエッチングし、積層部Ｌ２を形成したが、磁壁移動層ＷＤＬ、キャップ層ＣＬ、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの５層の積層膜を形成した後、エッチングしてもよい。
【０１０９】
［構造説明］
本実施の形態の半導体装置（磁気メモリ素子、選択用トランジスタなど）の構成は、実施の形態１の場合と同様であるため、その説明を省略する（図１〜図７参照）。ここで、本実施の形態においても、磁気メモリ素子ＭＭが、磁壁移動層ＷＤＬとその上部のキャップ層ＣＬとの積層部Ｌ１と、この積層部Ｌ１の中央部の上部に配置され、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬ、磁化固定層ＭＦＬが、下から順に積層された積層部Ｌ２とを有する構成であるため、磁気メモリ素子ＭＭの特性を向上させることができる。具体的には、実施の形態１で詳細に説明したように、ＭＲ比を向上することができる。また、書き込み電流値を低下させることができる。
【０１１０】
［製法説明］
次いで、図２２〜図２８を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図２２〜図２８は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、選択用トランジスタおよびその上部の配線の形成工程は、実施の形態１と同様であるため、その詳細な説明を省略する（図８参照）。よって、図２２〜図２８を参照しながら、磁気メモリ素子の形成工程について詳細に説明する。
【０１１１】
まず、実施の形態１と同様に、基板Ｓの主表面に、２つの選択用トランジスタ（ＴＲ１、ＴＲ２）を形成し、さらに、その上部に、層間絶縁膜（ＩＬ１〜ＩＬ４）を介して複数の配線（Ｍ１〜Ｍ３）を形成する（図８参照）。
【０１１２】
次いで、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、磁気メモリ素子ＭＭを形成する。
【０１１３】
まず、図２２に示すように、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、ハード層ＨＬ１、ＨＬ２を形成する。ハード層ＨＬ１、ＨＬ２は、実施の形態１の場合と同様に、ハードマスクＨＭ１をマスクに、強磁性膜をエッチングすることにより形成することができる。
【０１１４】
次いで、図２３に示すように、実施の形態１と同様にして、ハード層ＨＬ１、ＨＬ２上に、層間絶縁膜ＩＬ５を形成し、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ５の表面部を、ハード層ＨＬ１、ＨＬ２の表面が露出するまで除去する。これにより、層間絶縁膜ＩＬ５中にハード層ＨＬ１、ＨＬ２が埋め込まれ、層間絶縁膜ＩＬ５の表面からハード層ＨＬ１、ＨＬ２の表面が露出する。
【０１１５】
次いで、図２４に示すように、ハード層ＨＬ１、ＨＬ２が埋め込まれた層間絶縁膜ＩＬ５上に、磁壁移動層ＷＤＬ、キャップ層ＣＬ、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬを下側から順に形成し、５層の積層膜を形成する。例えば、ハード層ＨＬ１、ＨＬ２および層間絶縁膜ＩＬ５上に、磁壁移動層ＷＤＬとして、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上に、キャップ層ＣＬとして、導電性膜をスパッタリング法などにより堆積する。次いで、導電性膜上に、磁化反転層ＭＲＬとして、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上に、トンネルバリア層ＴＢＬとして、絶縁膜をＣＶＤ法やスパッタリング法などにより堆積する。次いで、例えば、絶縁膜上に、磁化固定層ＭＦＬとして、強磁性膜をスパッタリング法などにより堆積する。これら５層の各層の材料としては、実施の形態１の「磁気メモリ素子」の欄で説明した材料を用いることができる。
【０１１６】
次いで、磁化固定層ＭＦＬ上に、ハードマスクＨＭ２２として、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する。この絶縁膜（ハードマスクＨＭ２２）を、パターニングすることにより、領域１Ｂ、１Ａおよび２Ｂに残存させる。次いで、図２５に示すように、ハードマスクＨＭ２をマスクに、磁壁移動層ＷＤＬ、キャップ層ＣＬ、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬよりなる５層の積層膜をエッチングすることにより、これらの層からなる積層部Ｌ１を形成する。なお、ハードマスクＨＭ２２を、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成してもよい。
【０１１７】
次いで、ハードマスクＨＭ２２を除去した後、積層部Ｌ１上に、層間絶縁膜ＩＬ６を形成する。例えば、積層部Ｌ１および層間絶縁膜ＩＬ５上に、層間絶縁膜ＩＬ６として酸化シリコン膜などの絶縁膜をＣＶＤ法などにより堆積する。次いで、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ６の表面部を、磁化固定層ＭＦＬの表面が露出するまで除去する（図２６）。
【０１１８】
次いで、磁化固定層ＭＦＬ上および層間絶縁膜ＩＬ６上に、ハードマスクＨＭ２３として、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する。この絶縁膜（ハードマスクＨＭ２３）を、パターニングすることにより、領域１Ａの中央部に残存させる（図２７）。
【０１１９】
次いで、図２８に示すように、ハードマスクＨＭ２３をマスクに、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬをエッチングすることにより、これらの層からなる積層部Ｌ２を形成する。この工程により、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬからなる積層部Ｌ２が形成され、その下部には、磁壁移動層ＷＤＬおよびキャップ層ＣＬからなる積層部Ｌ１が残存する。なお、ハードマスクＨＭ２３を、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成してもよい。
【０１２０】
次いで、ハードマスクＨＭ２３を除去した後、積層部Ｌ２上に、層間絶縁膜ＩＬ７を形成する（図３参照）。例えば、積層部Ｌ１、Ｌ２および層間絶縁膜ＩＬ６上に、層間絶縁膜ＩＬ７として酸化シリコン膜などの絶縁膜をＣＶＤ法などにより堆積する。その後、積層部Ｌ２の磁化固定層ＭＦＬ上に、プラグ（図示せず）や、配線（図示せず）を形成する。
【０１２１】
以上の工程により、選択用トランジスタ（ＴＲ１、ＴＲ２）と、これらとプラグ（Ｐ１〜Ｐ４）や配線（Ｍ１〜Ｍ３）を介して電気的に接続された磁気メモリ素子ＭＭとを形成することができる（図３参照）。
【０１２２】
ここで、本実施の形態においても、積層部Ｌ２の形成時において、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜のエッチングの際、キャップ層ＣＬをエッチングストッパーとして用いることができるため、実施の形態１で詳細に説明したように、磁気メモリ素子の特性を向上させることができる。
【０１２３】
（実施の形態３）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。実施の形態１においては、磁壁移動層ＷＤＬとキャップ層ＣＬの積層膜をエッチングし、積層部Ｌ１を形成した後、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜をエッチングし、積層部Ｌ２を形成している。これに対し、本実施の形態においては、実施の形態２のように、５層の積層膜を形成した後、先に、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬをエッチングし、その後、磁壁移動層ＷＤＬおよびキャップ層ＣＬをエッチングする。
【０１２４】
［構造説明］
本実施の形態の半導体装置（磁気メモリ素子、選択用トランジスタなど）の構成は、実施の形態１の場合と同様であるため、その説明を省略する（図１〜図７参照）。ここで、本実施の形態においても、磁気メモリ素子ＭＭが、磁壁移動層ＷＤＬとその上部のキャップ層ＣＬとの積層部Ｌ１と、この積層部Ｌ１の中央部の上部に配置され、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬ、磁化固定層ＭＦＬが、下から順に積層された積層部Ｌ２とを有する構成であるため、磁気メモリ素子ＭＭの特性を向上させることができる。具体的には、実施の形態１で詳細に説明したように、ＭＲ比を向上することができる。また、書き込み電流値を低下させることができる。
【０１２５】
［製法説明］
次いで、図２９〜図３６を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図２９〜図３６は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、選択用トランジスタおよびその上部の配線の形成工程は、実施の形態１と同様であるため、その詳細な説明を省略する（図８参照）。よって、図２９〜図３６を参照しながら、磁気メモリ素子の形成工程について詳細に説明する。
【０１２６】
まず、実施の形態１と同様に、基板Ｓの主表面に、２つの選択用トランジスタ（ＴＲ１、ＴＲ２）を形成し、さらに、その上部に、層間絶縁膜（ＩＬ１〜ＩＬ４）を介して複数の配線（Ｍ１〜Ｍ３）を形成する（図８参照）。
【０１２７】
次いで、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、磁気メモリ素子ＭＭを形成する。
【０１２８】
まず、図２９に示すように、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、ハード層ＨＬ１、ＨＬ２を形成する。ハード層ＨＬ１、ＨＬ２は、実施の形態１の場合と同様に、ハードマスクＨＭ１をマスクに、強磁性膜をエッチングすることにより形成することができる。
【０１２９】
次いで、図３０に示すように、実施の形態１と同様にして、ハード層ＨＬ１、ＨＬ２上に、層間絶縁膜ＩＬ５を形成し、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ５の表面部を、ハード層ＨＬ１、ＨＬ２の表面が露出するまで除去する。これにより、層間絶縁膜ＩＬ５中にハード層ＨＬ１、ＨＬ２が埋め込まれ、層間絶縁膜ＩＬ５の表面からハード層ＨＬ１、ＨＬ２の表面が露出する。
【０１３０】
次いで、図３１に示すように、ハード層ＨＬ１、ＨＬ２が埋め込まれた層間絶縁膜ＩＬ５上に、磁壁移動層ＷＤＬ、キャップ層ＣＬ、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬを下側から順に形成し、５層の積層膜を形成する。例えば、ハード層ＨＬ１、ＨＬ２および層間絶縁膜ＩＬ５上に、磁壁移動層ＷＤＬとして、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上に、キャップ層ＣＬとして、導電性膜をスパッタリング法などにより堆積する。次いで、導電性膜上に、磁化反転層ＭＲＬとして、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上に、トンネルバリア層ＴＢＬとして、絶縁膜をＣＶＤ法やスパッタリング法などにより堆積する。次いで、例えば、絶縁膜上に、磁化固定層ＭＦＬとして、強磁性膜をスパッタリング法などにより堆積する。これら５層の各層の材料としては、実施の形態１の「磁気メモリ素子」の欄で説明した材料を用いることができる。
【０１３１】
次いで、磁化固定層ＭＦＬ上に、ハードマスクＨＭ３２として、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する。この絶縁膜（ハードマスクＨＭ３２）を、パターニングすることにより、領域１Ａの中央部に残存させる。次いで、図３２に示すように、ハードマスクＨＭ３２をマスクに、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬである上から３層の膜をエッチングすることにより、これらの層からなる積層部Ｌ２を形成する。なお、ハードマスクＨＭ３２を、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成してもよい。
【０１３２】
次いで、ハードマスクＨＭ３２を除去した後、図３３に示すように、積層部Ｌ２およびキャップ層ＣＬ上に、ハードマスクＨＭ３３として、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する。この絶縁膜（ハードマスクＨＭ３３）を、パターニングすることにより、領域１Ｂ、１Ａおよび２Ｂに残存させる（図３４）。次いで、図３５に示すように、ハードマスクＨＭ３３をマスクに、磁壁移動層ＷＤＬおよびキャップ層ＣＬの積層膜をエッチングすることにより、これらの層からなる積層部Ｌ１を形成する。なお、ハードマスクＨＭ３３を、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成してもよい。
【０１３３】
次いで、ハードマスクＨＭ３３を除去した後、図３６に示すように、層間絶縁膜ＩＬ５および積層部Ｌ１、Ｌ２上に、層間絶縁膜ＩＬ３６を形成する。例えば、層間絶縁膜ＩＬ５および積層部Ｌ１、Ｌ２上に、層間絶縁膜ＩＬ３６として酸化シリコン膜などの絶縁膜をＣＶＤ法などにより堆積する。なお、この層間絶縁膜ＩＬ３６は、図３の層間絶縁膜ＩＬ６およびＩＬ７に対応する。その後、積層部Ｌ２の磁化固定層ＭＦＬ上に、プラグ（図示せず）や、配線（図示せず）を形成する。
【０１３４】
以上の工程により、選択用トランジスタ（ＴＲ１、ＴＲ２）と、これらとプラグ（Ｐ１〜Ｐ４）や配線（Ｍ１〜Ｍ３）を介して電気的に接続された磁気メモリ素子ＭＭとを形成することができる（図３参照）。
【０１３５】
ここで、本実施の形態においても、積層部Ｌ２の形成時において、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの積層膜のエッチングの際、キャップ層ＣＬをエッチングストッパーとして用いることができるため、実施の形態１で詳細に説明したように、磁気メモリ素子の特性を向上させることができる。
【０１３６】
また、磁化反転層ＭＲＬ（積層部Ｌ２）のエッチングの際、基板Ｓの全面にエッチング対象の膜が形成されているため、エッチングのエンドポイントを検出するための信号波形の変化（Ｓ／Ｎ比ともいう）が大きくなる。これにより、エッチングの制御性が良くなる。
【０１３７】
（実施の形態４）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。実施の形態１〜３においては、ハード層ＨＬ１、ＨＬ２上に、積層部Ｌ１および積層部Ｌ２を形成したが、積層部Ｌ２上に、積層部Ｌ１を形成し、さらに、ハード層ＨＬ１、ＨＬ２を形成してもよい。
【０１３８】
［構造説明］
図３７は、本実施の形態の半導体装置の磁気メモリ素子を示す断面図である。本実施の形態の磁気メモリ素子ＭＭは、磁壁移動層ＷＤＬとその下部のキャップ層ＣＬとの積層部Ｌ１を有する。この積層部Ｌ１の中央部の下部には、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬが、上から順に配置された積層部Ｌ２が配置されている。この積層部Ｌ１の両端部の上部には、それぞれハード層ＨＬ１、ＨＬ２が配置されている。積層部Ｌ２の磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬにより磁気トンネル接合が形成される。
【０１３９】
このように、本実施の形態の磁気メモリ素子ＭＭは、実施の形態１（図１）の磁気メモリ素子の上下を逆にした構成である。
【０１４０】
本実施の形態の磁気メモリ素子ＭＭも、２つの選択用トランジスタ（ＴＲ１、ＴＲ２）の間に直列に接続されている（図４参照）。この場合も、図４に示すように、磁気メモリ素子ＭＭは、３つの端子（端子ａ、端子ｂ、端子ｃ）を有する。端子ｃは、接地電位線ＧＮＬに接続され、端子ａは、選択用トランジスタＴＲ１を介してビット線ＢＬ１に接続され、端子ｂは、選択用トランジスタＴＲ２を介してビット線ＢＬ２に接続されている。この端子ａは、ハード層ＨＬ１と対応し、端子ｂは、ハード層ＨＬ２と対応する。また、端子ｃは、磁化固定層ＭＦＬと対応する。
【０１４１】
なお、磁壁移動層ＷＤＬ、キャップ層ＣＬ、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬの材料としては、実施の形態１の「磁気メモリ素子」の欄で説明した材料を用いることができる。また、本実施の形態の磁気メモリ素子動作（書き込み動作、読み出し動作）は、実施の形態１の場合と同様である。
【０１４２】
ここで、本実施の形態においても、磁気メモリ素子ＭＭが、磁壁移動層ＷＤＬとキャップ層ＣＬとの積層部Ｌ１と、この積層部Ｌ１の中央部の下部に配置され、磁化反転層ＭＲＬ、トンネルバリア層ＴＢＬおよび磁化固定層ＭＦＬを有する積層部Ｌ２とを有する構成であるため、磁気メモリ素子ＭＭの特性を向上させることができる。具体的には、実施の形態１で詳細に説明したように、ＭＲ比を向上することができる。また、書き込み電流値を低下させることができる。
【０１４３】
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法に制限はないが、本実施の形態の半導体装置は、例えば、以下のような方法により形成することができる。
【０１４４】
まず、実施の形態１と同様に、基板Ｓの主表面に、２つの選択用トランジスタ（ＴＲ１、ＴＲ２）を形成し、さらに、その上部に、層間絶縁膜（ＩＬ１〜ＩＬ４）を介して複数の配線（Ｍ１〜Ｍ３）を形成する（図８参照）。
【０１４５】
次いで、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、磁気メモリ素子ＭＭを形成する。
【０１４６】
まず、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、積層部Ｌ２を形成する。例えば、プラグＰ４が埋め込まれた層間絶縁膜ＩＬ４上に、磁化固定層ＭＦＬ、トンネルバリア層ＴＢＬおよび磁化反転層ＭＲＬを下側から順に形成し、３層の積層膜を形成する。次いで、領域１Ａの中央部にハードマスク（図示せず）を形成し、ハードマスクをマスクに、上記３層の積層膜をエッチングする。これにより、積層部Ｌ２を形成することができる。
【０１４７】
次いで、ハードマスクを除去した後、層間絶縁膜ＩＬ４および積層部Ｌ２上に、酸化シリコン膜などよりなる層間絶縁膜ＩＬ１５を形成する。その後、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ１５の表面部を、積層部Ｌ２の表面が露出するまで除去する。
【０１４８】
次いで、積層部Ｌ２が埋め込まれた層間絶縁膜ＩＬ１５上に、積層部Ｌ１を形成する。例えば、積層部Ｌ１が埋め込まれた層間絶縁膜ＩＬ１５上に、キャップ層ＣＬおよび磁壁移動層ＷＤＬを下側から順に形成し、２層の積層膜を形成する。次いで、領域１Ａ、１Ｂおよび２Ｂにハードマスク（図示せず）を形成し、ハードマスクをマスクに、上記２層の積層膜をエッチングする。これにより、積層部Ｌ１を形成することができる。
【０１４９】
次いで、ハードマスクを除去した後、層間絶縁膜ＩＬ１５および積層部Ｌ１上に、酸化シリコン膜などよりなる層間絶縁膜ＩＬ１６を形成する。その後、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ１６の表面部を、積層部Ｌ１の表面が露出するまで除去する。
【０１５０】
次いで、積層部Ｌ１が埋め込まれた層間絶縁膜ＩＬ１６上に、ハード層ＨＬ１、ＨＬ２を形成する。例えば、積層部Ｌ１が埋め込まれた層間絶縁膜ＩＬ１６上に、強磁性膜をスパッタリング法などにより堆積する。次いで、強磁性膜上の領域１Ｂ、２Ｂにハードマスク（図示せず）を形成し、ハードマスクをマスクに、強磁性膜をエッチングする。これにより、ハード層ＨＬ１、ＨＬ２を形成することができる。
【０１５１】
次いで、ハードマスクを除去した後、層間絶縁膜ＩＬ１６およびハード層ＨＬ１、ＨＬ２上に、酸化シリコン膜などよりなる層間絶縁膜ＩＬ１７を形成する。その後、ＣＭＰ法やエッチバック法などを用いて、層間絶縁膜ＩＬ１７の表面部を、ハード層ＨＬ１、ＨＬ２の表面が露出するまで除去する。
【０１５２】
この後、ハードマスクを除去した後、層間絶縁膜ＩＬ１７およびハード層ＨＬ１、ＨＬ２上に、層間絶縁膜ＩＬ１８を形成し、さらに、ハード層ＨＬ１、ＨＬ２上の層間絶縁膜ＩＬ１８中にプラグＰ５を形成する。
【０１５３】
以上の工程により、選択用トランジスタ（ＴＲ１、ＴＲ２）と、これらとプラグ（Ｐ１〜Ｐ４）や配線（Ｍ１〜Ｍ３）を介して電気的に接続された磁気メモリ素子ＭＭとを形成することができる（図３参照）。
【０１５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５５】
１Ａ  領域
１Ｂ  領域
２Ｂ  領域
ａ  端子
ｂ  端子
Ｂ１  境界
Ｂ２  境界
ＢＬ１  ビット線
ＢＬ２  ビット線
ｃ  端子
ＣＬ  キャップ層
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＮＬ  接地電位線
ＨＬ１  ハード層
ＨＬ２  ハード層
ＨＭ１  ハードマスク
ＨＭ２  ハードマスク
ＨＭ２２  ハードマスク
ＨＭ２３  ハードマスク
ＨＭ３  ハードマスク
ＨＭ３２  ハードマスク
ＨＭ３３  ハードマスク
ＨＭ５２  ハードマスク
ＨＭ５３  ハードマスク
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
ＩＬ４  層間絶縁膜
ＩＬ５  層間絶縁膜
ＩＬ６  層間絶縁膜
ＩＬ７  層間絶縁膜
ＩＬ１５  層間絶縁膜
ＩＬ１６  層間絶縁膜
ＩＬ１７  層間絶縁膜
ＩＬ１８  層間絶縁膜
ＩＬ３６  層間絶縁膜
Ｌ０  積層部
Ｌ１  積層部
Ｌ２  積層部
Ｍ１  配線
Ｍ２  配線
Ｍ３  配線
ＭＦＬ  磁化固定層
ＭＭ  磁気メモリ素子
ＭＲＬ  磁化反転層
Ｐ１  プラグ
Ｐ２  プラグ
Ｐ３  プラグ
Ｐ４  プラグ
Ｐ５  プラグ
ＰＷ  ｐ型ウエル
Ｒ０  抵抗
Ｒ１  抵抗
ＲＣ  電流経路
Ｓ  基板
ＳＤ  ソース、ドレイン領域
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール膜
ＴＢＬ  トンネルバリア層
ＴＲ１  選択用トランジスタ
ＴＲ２  選択用トランジスタ
ＷＣ  電流経路
ＷＤＬ  磁壁移動層
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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