(57)【要約】【課題】電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止すること。【解決手段】インダクタＬｓと、インダクタＬｓを介して出力される出力電圧を制御するＦＥＴ１と、出力電圧に応じた電圧と基準電圧を比較した結果に基づいて、ＦＥＴ１を制御するコンパレータＣｍｐ１と、ＦＥＴ１を流れる電流が所定の値を超えると入力電圧Ｖｉｎを重畳した電圧をコンパレータＣｍｐ１に入力し過負荷保護を行うトランジスタＴｒ１と、出力電流Ｉｏｕｔが所定の電流値以上になるとトランジスタＴｒ１により入力側の入力電圧Ｖｉｎを重畳した電圧をコンパレータＣｍｐ１に入力させるトランジスタＴｒ２と、ＦＥＴ１の周波数を検知する検知回路と、を備え、検知回路は、ＦＥＴ１の周波数が所定の周波数以上であることを検知すると、トランジスタＴｒ２により出力電圧Ｖｏｕｔの出力を停止する。【選択図】図４
2015080299.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと、
前記インダクタへの電圧の入力側に接続され、前記インダクタを介して出力される出力電圧を制御するための制御手段と、
前記出力電圧に応じた電圧が入力され、入力される前記出力電圧に応じた電圧と基準電圧を比較した結果に基づいて、前記制御手段を駆動する差動増幅手段と、
前記制御手段を流れる電流が所定の値を超えたことを検知すると、前記出力電圧に応じた電圧に前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力することにより過負荷保護を行う過負荷保護手段と、
電圧の出力側から出力される出力電流が所定の電流値以上であることを検知した場合には、前記過負荷保護手段により前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力するように制御する負荷異常検知手段と、
前記制御手段が駆動する際の周波数を検知する検知手段と、
を備え、
前記検知手段は、前記制御手段の周波数が所定の周波数以上であることを検知すると、前記負荷異常検知手段により前記出力電圧の出力を停止することを特徴とする電源装置。
【請求項２】
前記制御手段は、電流流入端子が前記電圧の入力側に接続され、電流流出端子が前記インダクタに接続され、制御端子が前記差動増幅手段の出力端子に接続された第一のスイッチング素子であることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記差動増幅手段は、前記出力電圧に応じた電圧が入力される端子の電圧が前記基準電圧が入力される端子の電圧より高いときには前記制御手段をオフし、前記出力電圧に応じた電圧が入力される端子の電圧が前記基準電圧が入力される端子の電圧より低いときには前記制御手段をオンすることを特徴とする請求項１又は２に記載の電源装置。
【請求項４】
前記過負荷保護手段は、
一端が前記電圧の入力側に接続され、他端が前記制御手段の電流流入端子に接続された電流検出抵抗と、
電流流入端子が前記電圧の入力側に接続され、電流流出端子が前記差動増幅手段の前記出力電圧に応じた電圧が入力される端子に接続され、前記電流検出抵抗の電圧降下が閾値を越えたときにオン状態となる第二のスイッチング素子と、を有し、
前記第二のスイッチング素子がオン状態となったとき、前記出力電圧に応じた電圧に前記電圧の入力側の電圧を重畳した電圧を前記差動増幅手段に入力することを特徴とする請求項２又は３に記載の電源装置。
【請求項５】
前記第二のスイッチング素子の電流流出端子と前記差動増幅手段の前記出力電圧に応じた電圧が入力される端子との間に接続されたタイマ回路を備え、
前記タイマ回路は、抵抗とコンデンサとを有することを特徴とする請求項４に記載の電源装置。
【請求項６】
前記コンデンサの放電時間は、装置が定常状態の場合の前記第一のスイッチング素子がオフ状態である時間よりも短いことを特徴とする請求項５に記載の電源装置。
【請求項７】
前記負荷異常検知手段は、電流流入端子が前記第二のスイッチング素子の制御端子に接続され、電流流出端子が前記出力電圧の出力側に接続され、制御端子には前記電圧の出力側から出力される出力電流が前記所定の電流値以上になるとオン状態となる電圧が印加された第三のスイッチング素子を有し、
前記第三のスイッチング素子は、前記出力電流が前記所定の電流値以上になるとオン状態となり、前記第二のスイッチング素子をオンすることを特徴とする請求項４ないし６のいずれか１項に記載の電源装置。
【請求項８】
前記第三のスイッチング素子は、ｎｐｎタイプのトランジスタであることを特徴とする請求項７に記載の電源装置。
【請求項９】
前記第三のスイッチング素子は、電界効果トランジスタであることを特徴とする請求項７に記載の電源装置。
【請求項１０】
前記負荷異常検知手段は、前記第三のスイッチング素子のオン状態を継続させるタイマ手段を更に有し、
前記タイマ手段は、抵抗とコンデンサとを有することを特徴とする請求項７ないし９のいずれか１項に記載の電源装置。
【請求項１１】
前記検知手段は、所定の周波数よりも低い周波数の入力信号を減衰させるハイパスフィルタと、前記ハイパスフィルタに直列に接続されたローパスフィルタと、を有し、
前記ローパスフィルタの出力電圧は、前記第三のスイッチング素子の制御端子に印加される電圧に重畳されることを特徴とする請求項７ないし１０のいずれか１項に記載の電源装置。
【請求項１２】
前記検知手段の前記ハイパスフィルタには、前記第一のスイッチング素子の電流流出端子から出力される電圧信号が入力されることを特徴とする請求項１１に記載の電源装置。
【請求項１３】
前記検知手段の前記ハイパスフィルタには、前記第一のスイッチング素子の制御端子に入力される電圧信号が入力されることを特徴とする請求項１１に記載の電源装置。
【請求項１４】
前記検知手段の前記ハイパスフィルタには、前記第二のスイッチング素子の電流流出端子から出力される電圧信号が入力されることを特徴とする請求項１１に記載の電源装置。
【請求項１５】
装置が過負荷状態の場合に前記ハイパスフィルタに入力される前記電圧信号の周波数は、装置が定常状態の場合の前記電圧信号の周波数よりも高いことを特徴とする請求項１２ないし１４のいずれか１項に記載の電源装置。
【請求項１６】
前記所定の周波数は、装置が過負荷状態の場合の前記第一のスイッチング素子の発振周波数であることを特徴とする請求項１１ないし１５のいずれか１項に記載の電源装置。
【請求項１７】
記録材に画像を形成するための画像形成手段と、
前記画像形成手段に電圧を印加する請求項１ないし１６のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定電圧の直流電圧を異なる電圧の直流電圧に変換する電源装置であるＤＣ−ＤＣコンバータ、及びそのＤＣ−ＤＣコンバータを備えた画像形成装置に関する。
【背景技術】
【０００２】
従来、自励式非連続モードで動作するチョッパ電源は、その回路構成の簡素さ、使用する回路素子数の少なさから出力容量の小さい、比較的低価格の電源装置として用いられている。チョッパ電源では、直流の入力電圧をスイッチング素子により高周波の電力に変換し、それを平滑用のチョークコイルとコンデンサで再度直流に変換する。そして、チョッパ電源を適用したＤＣ−ＤＣコンバータについては、例えば特許文献１において提案されている。特許文献１で提案されているＤＣ−ＤＣコンバータでは、自励式非連続モードで動作するチョッパ電源に、過負荷時の保護機能が設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２８４３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のＤＣ−ＤＣコンバータは、チョッパ電源がチョークコイルに蓄積されたエネルギーの放出が終了し、チョークコイルに流れる電流が０となるまでは、スイッチング素子が再びオン状態にならない非連続モードで動作する。そのため、スイッチング素子の入力電流のピーク値は大きくなりやすく、その結果、チョッパ電源の出力電圧は、入力電流のピーク値が大きくなるとリップル電圧も大きくなってしまうという課題がある。なお、非連続モードで動作するチョッパ電源は、電流不連続型チョッパ電源とも呼ばれる。
【０００５】
そこで、この課題を解決するために、電流連続型のチョッパ電源を適用したＤＣ−ＤＣコンバータが考案されている。電流連続型のチョッパ電源では、チョークコイルのエネルギー放出が終了しなくてもスイッチング素子がオン状態となる。電流不連続型のＤＣ−ＤＣコンバータと比べて、チョークコイルに流れる電流が０となる時間がないため、入力電流のピーク値を下げることができ、リップル電圧の増大を抑制することができる。
【０００６】
電流連続型のチョッパ電源を適用したＤＣ−ＤＣコンバータには、過負荷時の過電流保護のための保護回路が設けられている。ところが、例えば、負荷電流を増加させる等の対応を取ると過電流領域が広がり、よりチョークコイルの発熱が大きくなる。このような状況で電源装置の安全性を確保するためには、冷却装置（例えば、放熱部材やファン）の追加等が必要となり、その結果、電源装置の大型化やコストアップが生じるという課題がある。
【０００７】
本発明はこのような状況のもとでなされたもので、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することを目的とする。
【課題を解決するための手段】
【０００８】
前述した課題を解決するため、本発明では次のとおりに構成する。
【０００９】
（１）インダクタと、前記インダクタへの電圧の入力側に接続され、前記インダクタを介して出力される出力電圧を制御するための制御手段と、前記出力電圧に応じた電圧が入力され、入力される前記出力電圧に応じた電圧と基準電圧を比較した結果に基づいて、前記制御手段を駆動する差動増幅手段と、前記制御手段を流れる電流が所定の値を超えたことを検知すると、前記出力電圧に応じた電圧に前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力することにより過負荷保護を行う過負荷保護手段と、電圧の出力側から出力される出力電流が所定の電流値以上であることを検知した場合には、前記過負荷保護手段により前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力するように制御する負荷異常検知手段と、前記制御手段が駆動する際の周波数を検知する検知手段と、を備え、前記検知手段は、前記制御手段の周波数が所定の周波数以上であることを検知すると、前記負荷異常検知手段により前記出力電圧の出力を停止することを特徴とする電源装置。
【００１０】
（２）記録材に画像を形成するための画像形成手段と、前記画像形成手段に電圧を印加する前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。
【発明の効果】
【００１１】
本発明によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
【図面の簡単な説明】
【００１２】
【図１】実施例との比較のための従来のＤＣ−ＤＣコンバータの構成を示す回路図
【図２】実施例との比較のための従来のＤＣ−ＤＣコンバータの各部の動作波形を示す図
【図３】実施例との比較のための従来のＤＣ−ＤＣコンバータの各部の動作波形を示す図、ＤＣ−ＤＣコンバータの出力電圧と出力電流との関係を示す図
【図４】実施例１のＤＣ−ＤＣコンバータの構成を示す回路図
【図５】実施例１のＤＣ−ＤＣコンバータの各部の動作波形を示す図
【図６】実施例１のＤＣ−ＤＣコンバータの各部の動作波形を示す図
【図７】実施例１のＤＣ−ＤＣコンバータの出力電圧と出力電流、発振周波数と出力電流との関係を示す図
【図８】実施例２、実施例３のＤＣ−ＤＣコンバータの構成を示す回路図
【図９】実施例２のＤＣ−ＤＣコンバータの各部の動作波形を示す図
【図１０】実施例３のＤＣ−ＤＣコンバータの各部の動作波形を示す図
【図１１】実施例４の画像形成装置の模式図
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための最良の形態を、実施例により詳しく説明する。
【００１４】
［ＤＣ−ＤＣコンバータの概要］
まず、後述する実施例との比較のために、従来の一般的なＤＣ−ＤＣコンバータの回路構成と動作について、図１（ａ）、（ｂ）を用いて説明する。図１（ａ）は、チョッパ電源を適用した、従来のＤＣ−ＤＣコンバータの構成を示す回路図である。図１（ａ）のＤＣ−ＤＣコンバータは、コンパレータＣｍｐ１、電界効果トランジスタＦＥＴ１、回生ダイオードＤｓ、チョークコイルＬｓ（以下、「インダクタＬｓ」という）、ダイオードＤａ、トランジスタＴｒ１、電解コンデンサＣｓを備えている。更に、ＤＣ−ＤＣコンバータは、電流検出抵抗Ｒｉｓ、抵抗Ｒａ、Ｒ１、Ｒ２、Ｒ３、Ｒ１０を備えている。
【００１５】
（電流不連続型のＤＣ−ＤＣコンバータの回路構成）
図１（ａ）において、電圧の入力側の入力電圧Ｖｉｎは、インダクタＬｓの電流制御を行う第一のスイッチング素子である電界効果トランジスタＦＥＴ１（以下、「ＦＥＴ１」という）に入力される。電源制御手段であるＦＥＴ１は、オン・オフ動作によりインダクタＬｓにパルス電圧を出力する。このパルス電圧は、インダクタＬｓ、回生ダイオードＤｓ、電解コンデンサＣｓによって平滑整流され、出力電圧Ｖｏｕｔが生成される。電圧の出力側の出力電圧Ｖｏｕｔは、差動増幅手段であるコンパレータＣｍｐ１の非反転入力端子（「Ｖ＋端子」ともいう）に入力される。一方、コンパレータＣｍｐ１の反転入力端子（「Ｖ−端子」ともいう）には、抵抗Ｒ１０を介して、基準電圧Ｖｒｅｆ１が入力される。なお、基準電圧Ｖｒｅｆ１は、入力電圧Ｖｉｎよりも低い電圧となる電圧値が設定される（入力電圧Ｖｉｎ＞基準電圧Ｖｒｅｆ１）。更に、コンパレータＣｍｐ１のＶ−端子は、ダイオードＤａを介して、ＦＥＴ１の電流流出端子であるドレイン端子に接続されている。また、コンパレータＣｍｐ１の出力端子は、ＦＥＴ１の制御端子であるゲート端子Ｖｇに接続されると共に、抵抗Ｒ１を介して入力電圧Ｖｉｎにプルアップされている。
【００１６】
（電流不連続型のＤＣ−ＤＣコンバータの動作）
図２は、図１（ａ）のＤＣ−ＤＣコンバータの動作波形を示したタイムチャートである。図２に示す動作波形は、上から順に、以下の波形を示している。即ち、図２（ａ）は、ＦＥＴ１のゲート端子Ｖｇに入力される電圧波形、図２（ｂ）は、出力電圧Ｖｏｕｔの電圧波形、図２（ｃ）は、コンパレータＣｍｐ１のＶ＋端子、Ｖ−端子の入力電圧波形を示している。図２（ｃ）において、太い実線はコンパレータＣｍｐ１のＶ＋端子の入力電圧波形を、細い実線はコンパレータＣｍｐ１のＶ−端子の入力電圧波形を示す。そして、図２（ｄ）は、ＦＥＴ１のドレイン電流Ｉｄ、回生ダイオードＤｓの回生電流Ｉｆ、出力電流Ｉｏｕｔの電流波形を示している。図２（ｄ）において、濃いハッチング部分の実線はＦＥＴ１のドレイン電流Ｉｄの電流波形を示し、ＦＥＴ１がオン状態のときに電流が流れる。また、薄いハッチング部分の実線は回生ダイオードＤｓの回生電流Ｉｆの電流波形を示し、ＦＥＴ１がオフ状態のときに電流が流れる。また、図２の横軸は、時間軸であり、ｔ８０〜ｔ８９は、時刻（時間タイミング）を示している。
【００１７】
図２において、時刻ｔ８０で、コンパレータＣｍｐ１の出力がローレベルとなり、ＦＥＴ１のゲート端子に入力されると、ＦＥＴ１がオンする。そして、ＦＥＴ１に入力電圧Ｖｉｎが入力され、ドレイン電圧が概ね入力電圧Ｖｉｎと同じ電圧になり、ドレイン電流Ｉｄが流れ始める。そして、基準電圧Ｖｒｅｆ１の電圧は、入力電圧Ｖｉｎ＞基準電圧Ｖｒｅｆ１を満たすように設定されているので、ダイオードＤａは逆バイアスとなり、非導通状態となる。その結果、コンパレータＣｍｐ１のＶ−端子の入力電圧は、基準電圧Ｖｒｅｆ１となる。一方、ＦＥＴ１がオンすることにより、コンパレータＣｍｐ１のＶ＋端子に入力される出力電圧Ｖｏｕｔの電圧も上昇していく。時刻ｔ８１にて、コンパレータＣｍｐ１のＶ＋端子の電圧が上昇して基準電圧Ｖｒｅｆ１に達すると、コンパレータＣｍｐ１の出力端子は、ハイインピーダンス状態となる。コンパレータＣｍｐ１の出力端子は、抵抗Ｒ１を介して入力電圧Ｖｉｎにプルアップされているため、ＦＥＴ１のゲート端子には入力電圧Ｖｉｎが印加され、ＦＥＴ１はオフする。
【００１８】
時刻ｔ８１でＦＥＴ１がオフすると、それまで入力電圧Ｖｉｎの端子からＦＥＴ１を介してインダクタＬｓに流れていたＦＥＴ１のドレイン電流Ｉｄ（濃いハッチング部分の実線）が遮断される（ドレイン電流Ｉｄの電流値が０となる）。すると、インダクタＬｓは、回生ダイオードＤｓ側から回生電流Ｉｆ（薄いハッチング部分の実線）を引き込む。そして、回生電流Ｉｆは、回生ダイオードＤｓのアノードが接続されたＧＮＤ（グランド）から回生ダイオードＤｓのカソードを介して、インダクタＬｓに流れる。なお、ＧＮＤ（グランド）は、出力電圧Ｖｏｕｔの低電位側のことである。このとき、回生ダイオードＤｓが順バイアスされる（導通状態となる）ので、回生ダイオードＤｓのカソード電圧は概ね０ボルトになる。すると、ダイオードＤａも順バイアス（導通状態）となり、基準電圧Ｖｒｅｆ１の電圧源から抵抗Ｒ１０を介してダイオードＤａに電流が流れるので、コンパレータＣｍｐ１のＶ−端子の入力電圧は概ね０ボルトとなる。その結果、コンパレータＣｍｐ１の出力はハイインピーダンス状態を保持することとなり、ＦＥＴ１はオフ状態が維持される。インダクタＬｓに蓄積されたエネルギーが放出されるにつれて、出力電圧Ｖｏｕｔの電圧、及び出力電圧Ｖｏｕｔが入力されるコンパレータＣｍｐ１のＶ＋端子の入力電圧は減少していく。また、出力電圧Ｖｏｕｔの電圧の減少に伴い、回生電流Ｉｆの電流値も減少していく。
【００１９】
そして、時刻ｔ８２で、回生電流Ｉｆが０になると、ＦＥＴ１のドレイン端子電圧は、緩やかに上昇していく。これにより、コンパレータＣｍｐ１のＶ−端子の電圧も緩やかに上昇し、時刻ｔ８３で、コンパレータＣｍｐ１のＶ＋端子の入力電圧と同じ電圧に達する。すると、コンパレータＣｍｐ１の出力がハイインピーダンス状態からローレベルとなり、ＦＥＴ１のゲート端子がローレベルになることにより、再びＦＥＴ１がオンする。これにより、ダイオードＤａが逆バイアスされて非導通状態となり、コンパレータＣｍｐ１のＶ−端子の入力電圧は、基準電圧Ｖｒｅｆ１となる。そして、コンパレータＣｍｐ１のＶ−端子の入力電圧の方が、Ｖ＋端子の入力電圧よりも高くなるので、コンパレータＣｍｐ１の出力はローレベルを保持することとなり、ＦＥＴ１はオン状態を維持する。これ以降の時刻ｔ８３〜ｔ８９でのＤＣ−ＤＣコンバータの動作は、上述した時刻ｔ８０〜ｔ８３の動作を繰り返すことになる。なお、基準電圧Ｖｒｅｆ１の電圧を、ＤＣ−ＤＣコンバータの所望出力電圧と概ね同じ電圧に設定することにより、出力電圧Ｖｏｕｔを所望の電圧に制御することができる。図１（ａ）のＤＣ−ＤＣコンバータでは、回生電流Ｉｆが減少し０となった後に、ＦＥＴ１がオンされ、ドレイン電流Ｉｄが０から流れ始める。図２（ｄ）の時刻ｔ８２〜ｔ８３に示すように、インダクタＬｓに流れる電流が０となる時間（電流が不連続となる時間）が存在する。そのため、図１（ａ）のＤＣ−ＤＣコンバータは“電流不連続型（電流不連続モードともいう）”のＤＣ−ＤＣコンバータとも呼ばれる。
【００２０】
また、図１（ａ）のＤＣ−ＤＣコンバータには、過負荷保護回路として、電流検出抵抗Ｒｉｓ、抵抗Ｒ２、第二のスイッチング素子であるトランジスタＴｒ１からなるＩｄリミット回路が設けられている。電流検出抵抗Ｒｉｓの一端は、ＦＥＴ１の電流流入端子であるソース端子に接続されると共に、抵抗Ｒ２を介してトランジスタＴｒ１のベース端子にも接続されている。電流検出抵抗Ｒｉｓの他方の端子は、トランジスタＴｒ１のエミッタ端子に接続されている。トランジスタＴｒ１のコレクタ端子は、抵抗Ｒ３を介してコンパレータＣｍｐ１のＶ＋端子、及び抵抗Ｒａに接続されている。電流検出抵抗Ｒｉｓの両端には、ＦＥＴ１に流れるドレイン電流Ｉｄに応じた電圧（電位差）が生じる。電流検出抵抗Ｒｉｓの両端に生じた電位差（電圧降下）が、トランジスタＴｒ１のエミッタ・ベース間閾値電圧を超えると、トランジスタＴｒ１はオンし、入力電圧Ｖｉｎが抵抗Ｒ３を介して、コンパレータＣｍｐ１のＶ＋端子の入力電圧に重畳される。その結果、コンパレータＣｍｐ１は、Ｖ＋端子の入力電圧がＶ−端子に入力される基準電圧Ｖｒｅｆ１よりも高くなる。コンパレータＣｍｐ１は、出力電圧Ｖｏｕｔの電圧が上昇したと判断して、直ちに出力端子をローレベル出力からハイインピーダンス状態にし、その結果、ＦＥＴ１はオフ状態となる。従って、電流検出抵抗Ｒｉｓの抵抗値により、ＦＥＴ１に流す電流の最大値が決定される。
【００２１】
（電流不連続型のＤＣ−ＤＣコンバータにおける課題）
ところで、上述した電流不連続型のＤＣ−ＤＣコンバータには、次のような課題がある。図２に示すように、ＤＣ−ＤＣコンバータの出力電流Ｉｏｕｔ（太い実線にて表示）の電流値は、インダクタＬｓに流れる電流の平均値である。電流不連続型のＤＣ−ＤＣコンバータでは、インダクタＬｓに流れる電流は、０からピーク電流値Ｉｐｋまで変化するため、その変動幅ΔＩｒはピーク電流値Ｉｐｋの電流値と同じ値である。出力電圧Ｖｏｕｔを平滑する電解コンデンサＣｓは、その内部に直流抵抗成分Ｒｅｓｒを有するため、電流の変動幅ΔＩｒによって、ΔＶｏｕｔ＝Ｒｅｓｒ×ΔＩｒで表される電圧変動ΔＶｏｕｔが生じる。図２に示すように、この電圧変動ΔＶｏｕｔが、出力電圧Ｖｏｕｔの電圧波形にリップル電圧となって現れる。そのため、電流不連続型のＤＣ−ＤＣコンバータでは、出力電流Ｉｏｕｔが増えるに従って、電流変動幅ΔＩｒ（＝Ｉｐｋ）も増加するため、リップル電圧ΔＶｏｕｔも大きくなってしまう。
【００２２】
（電流連続型のＤＣ−ＤＣコンバータの回路構成）
そこで、上述した課題を解決するために、“電流連続型（電流連続モードともいう）”と呼ばれるＤＣ−ＤＣコンバータが考案されている。図１（ｂ）は、電流連続型のＤＣ−ＤＣコンバータの構成を示す回路図である。図１（ｂ）に示す電流連続型のＤＣ−ＤＣコンバータでは、図１（ａ）の電流不連続型のＤＣ−ＤＣコンバータからダイオードＤａ、抵抗Ｒ１０が削除されている。そして、誤差増幅装置でもあるコンパレータＣｍｐ１をシュミットトリガ回路にするために、正帰還抵抗Ｒｃと、正帰還抵抗Ｒｃと直列に接続されたダイオードＤ１が追加されている。このように、シュミットトリガ回路にすることにより、ノイズ等のわずかな電圧差でコンパレータＣｍｐ１の出力が変化し、不安定になることを防ぐ。これにより、ＦＥＴ１が一旦オフ状態になるとオフ状態を継続し、すぐにオン状態になることを防ぐことができる。更に、図１（ｂ）の回路では、後述するタイマ回路、及び出力電圧検知回路が追加されている。
【００２３】
（電流連続型のＤＣ−ＤＣコンバータの動作）
図３（Ａ）は、図１（ｂ）のＤＣ−ＤＣコンバータの動作波形を示したタイムチャートである。図３（Ａ）に示されている波形は、図２と同じ回路素子の波形であるため、電流連続型のＤＣ−ＤＣコンバータにおける特徴的な波形について説明することとし、各々の波形についての説明は省略する。
【００２４】
図３（Ａ）において、時刻ｔ１０でＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ね入力電圧Ｖｉｎと同じ電圧になり、ドレイン電流Ｉｄが流れる。すると、それに伴い、出力電圧Ｖｏｕｔの電圧が上昇していく。出力電圧Ｖｏｕｔの電圧が上昇すると、コンパレータＣｍｐ１のＶ＋端子の入力電圧もそれに伴って上昇する。コンパレータＣｍｐ１のＶ＋端子の入力電圧が上昇して、Ｖ−端子の入力電圧である基準電圧Ｖｒｅｆ１に達すると、コンパレータＣｍｐ１の出力はハイインピーダンス状態となる（時刻ｔ１１）。コンパレータＣｍｐ１の出力は、抵抗Ｒ１を介して入力電圧Ｖｉｎにプルアップされているので、ＦＥＴ１はオフする。ＦＥＴ１がオフすると、それまで入力電圧Ｖｉｎの端子からＦＥＴ１を介してインダクタＬｓに流れていたＦＥＴ１のドレイン電流Ｉｄ（図中、濃いハッチング部分の実線）が遮断される（ドレイン電流Ｉｄの電流値が０となる）。すると、インダクタＬｓは、回生ダイオードＤｓ側から回生電流Ｉｆ（図中、薄いハッチング部分の実線）を引き込む。そして、回生電流Ｉｆは、回生ダイオードＤｓのアノードが接続されたＧＮＤ（グランド）から回生ダイオードＤｓのカソードを介して、インダクタＬｓに流れる。
【００２５】
時刻ｔ１１で、コンパレータＣｍｐ１の出力がハイインピーダンス状態になると、ダイオードＤ１が逆バイアスされ、出力電圧Ｖｏｕｔから抵抗Ｒａ、正帰還抵抗Ｒｃ、ダイオードＤ１、コンパレータＣｍｐ１の出力端子へと流れていた電流が流れなくなる。すると、コンパレータＣｍｐ１のＶ＋端子の入力電圧は、基準電圧Ｖｒｅｆ１からΔＶ１だけ上昇する。ΔＶ１は、シュミットトリガ回路の正帰還抵抗ＲｃによるＶ＋端子の入力電圧の増分である。コンパレータＣｍｐ１のＶ＋端子の入力電圧が、基準電圧Ｖｒｅｆ１から増分ΔＶ１だけ上昇すると、コンパレータＣｍｐ１の出力はハイインピーダンス状態を保つこととなり、ＦＥＴ１はオフ状態を維持する。そのため、出力電圧Ｖｏｕｔの電圧は減少し、コンパレータＣｍｐ１のＶ＋端子の入力電圧も、それに伴って減少する。なお、図１（ｂ）の回路では、図１（ａ）の回路のように、コンパレータＣｍｐ１のＶ−端子にはダイオードが接続されていないため、Ｖ−端子の入力電圧は、基準電圧Ｖｒｅｆ１のままである。
【００２６】
時刻ｔ１２で、コンパレータＣｍｐ１のＶ＋端子の入力電圧が減少して基準電圧Ｖｒｅｆ１に達すると、コンパレータＣｍｐ１の出力はローレベルとなり、再びＦＥＴ１がオンする。すると、出力電圧Ｖｏｕｔ側から抵抗Ｒａ、正帰還抵抗Ｒｃ、ダイオードＤ１を介して、ローレベルを出力しているコンパレータＣｍｐ１の出力端子側へと、電流が流れる。これにより、コンパレータＣｍｐ１のＶ＋端子の入力電圧が基準電圧Ｖｒｅｆ１からΔＶ２だけ低下する。ΔＶ２は、正帰還抵抗ＲｃによるＶ＋端子の入力電圧の減少分である。
【００２７】
コンパレータＣｍｐ１のＶ＋端子の電圧が基準電圧Ｖｒｅｆ１からΔＶ２だけ低下することにより、コンパレータＣｍｐ１の出力はローレベル状態を保つこととなり、ＦＥＴ１はオン状態を維持する。そして、コンパレータＣｍｐ１からローレベルが出力されて、ＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ね入力電圧Ｖｉｎと同じ電圧になり、ドレイン電流Ｉｄが流れる。すると、出力電圧Ｖｏｕｔの電圧が上昇していく。出力電圧Ｖｏｕｔの電圧が上昇すると、コンパレータＣｍｐ１のＶ＋端子の電圧もそれに伴って上昇する。これ以降の時刻ｔ１２〜ｔ１６においては、上述した時刻ｔ１０〜ｔ１２の動作を繰り返すことで、ＤＣ−ＤＣコンバータはスイッチングを継続する。
【００２８】
図３（Ａ）に示すように、電流連続型のＤＣ−ＤＣコンバータではインダクタＬｓに流れる電流が０となる時間は存在しない。そのため、ＦＥＴ１のドレイン電流Ｉｄ（濃いハッチング部分の実線）及び回生電流Ｉｆ（薄いハッチング部分の実線）の波形は台形型となる。図１（ｂ）の電流連続型のＤＣ−ＤＣコンバータは、図１（ａ）の電流不連続型のＤＣ−ＤＣコンバータと比べて、インダクタＬｓに流れる電流が０となる時間がない。そのため、ドレイン電流Ｉｄ及び回生電流Ｉｆのピーク値Ｉｐｋを出力電流Ｉｏｕｔに近づけることができる。その結果、電流連続型のＤＣ−ＤＣコンバータの場合には、電流不連続型のＤＣ−ＤＣコンバータと比べて、インダクタＬｓに流れる電流の変動幅ΔＩｒは小さくなる。そのため、出力電流Ｉｏｕｔが増加してもリップル電圧ΔＶｏｕｔ（＝Ｒｅｓｒ×ΔＩｒ）の増大を抑制することが可能となる。
【００２９】
（タイマ回路）
また、電流連続型のＤＣ−ＤＣコンバータでは過電流保護のために、前述したＩｄリミット回路の他に、タイマ回路及び出力電圧検知回路が追加されている。タイマ回路は、コンデンサＣ１、抵抗Ｒ４、ダイオードＤ２からなり、ソフトスタートのために設けられている。ＦＥＴ１がオン状態のときに、電流検出抵抗Ｒｉｓに流れる電流が増加してトランジスタＴｒ１がオン状態になると、トランジスタＴｒ１のコレクタ電圧が抵抗Ｒ３を介してコンデンサＣ１に印加され、コンデンサＣ１が概ね入力電圧Ｖｉｎまで充電される。そして、コンデンサＣ１の充電電圧は、抵抗Ｒ４及びダイオードＤ２を介して、抵抗Ｒａから放電されて低下する。そのため、コンデンサＣ１の充電電圧が入力電圧Ｖｉｎから基準電圧Ｖｒｅｆ１に低下するまでの所定の時間だけ、コンパレータＣｍｐ１の出力はハイインピーダンス状態を保持することとなり、その間、ＦＥＴ１はオフ状態を継続する。
【００３０】
（出力電圧検知回路）
一方、出力電圧検知回路は、抵抗Ｒ５、抵抗Ｒ６、抵抗Ｒ７、ツェナーダイオードＺＤ１、第三のスイッチング素子であるトランジスタＴｒ２から構成され、出力負荷異常を検知するために設けられている負荷異常検知手段である。トランジスタＴｒ２のベース端子には、入力電圧Ｖｉｎを抵抗Ｒ６と抵抗Ｒ７で分圧された基準電圧Ｖｒｅｆ２が入力される。トランジスタＴｒ２のコレクタ端子は、ツェナーダイオードＺＤ１のアノードに接続され、エミッタ端子は抵抗Ｒａ及びコンパレータＣｍｐ１のＶ＋端子に接続されている。ツェナーダイオードＺＤ１のカソードは、抵抗Ｒ５の一端に接続され、抵抗Ｒ５の他端は、Ｉｄリミット回路を構成する抵抗Ｒ２の一端、及びトランジスタＴｒ１のベース端子に接続されている。なお、ツェナーダイオードＺＤ１のツェナー電圧は、トランジスタＴｒ２がオン状態のときに導通状態となる電圧値とする。また、電流連続型のＤＣ−ＤＣコンバータが起動される際に、出力電圧Ｖｏｕｔは０ボルトからスタートするために、出力電圧Ｖｏｕｔが定常状態における出力電圧である制御電圧ＶＡに達するまでは、ＤＣ−ＤＣコンバータは過負荷状態と類似した状態となる。そのため、トランジスタＴｒ２がオン状態になっても、ツェナーダイオードＺＤ１が導通状態にならない電圧値がツェナー電圧として選択される。
【００３１】
図３（Ｂ）は、電流連続型のＤＣ−ＤＣコンバータにおける出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔとの関係を示す図であり、縦軸は出力電圧Ｖｏｕｔの電圧値、横軸は出力電流Ｉｏｕｔの電流値を示す。図３（Ｂ）において、制御電圧ＶＡは、定常状態における出力電圧Ｖｏｕｔの電圧値を指し、保護動作電圧ＶＢは、出力電圧検知回路が動作する検知電圧を指す。また、Ｉｍａｘは定常状態における出力電流の設計上必要な最大電流値を、ＩＡはＩｄリミット回路が過電流と検知する所定の電流値である垂下開始電流値を指す。更に、ＩＢは出力電圧検知回路が動作する出力電流Ｉｏｕｔの最大過負荷電流値を指し、後述する保護動作電流値でもある。
【００３２】
Ｉｄリミット回路によって、ＦＥＴ１のドレイン電流Ｉｄ、及び回生電流Ｉｆの電流ピーク値は制限されている。そのため、図３（Ｂ）において、過負荷状態となって、出力電流Ｉｏｕｔが電流値ＩＡを超えると、Ｉｄリミット回路が動作し、図３（Ｂ）に示すように、出力電圧Ｖｏｕｔは制御電圧ＶＡから緩やかに垂下し始める。出力電圧Ｖｏｕｔは垂下するが、供給される電力は一定なので、出力電流Ｉｏｕｔの電流値は、逆に電流値ＩＡよりも大きくなる。トランジスタＴｒ２がオン状態となるベース・エミッタ間の閾値電圧をＶｂｅ２とすると、保護動作電圧ＶＢは、ＶＢ＝Ｖｒｅｆ２−Ｖｂｅ２である電圧値が設定されている。そのため、出力電圧Ｖｏｕｔが低下して、保護動作電圧ＶＢの電圧以下（このとき、出力電流Ｉｏｕｔの電流値は、保護動作電流ＩＢの電流値以上）になると、トランジスタＴｒ２がオン状態となる。このとき、ツェナーダイオードＺＤ１も導通状態となるため、抵抗Ｒ５、ツェナーダイオードＺＤ１を介して、入力電圧Ｖｉｎの入力端子から抵抗Ｒａ及びコンパレータＣｍｐ１のＶ＋端子に電流供給され、コンパレータＣｍｐ１のＶ＋端子の入力電圧が上昇する。そのため、コンパレータＣｍｐ１の出力端子はハイインピーダンス状態となって、ＦＥＴ１をオフし、ＦＥＴ１を介したインダクタＬｓへの電流供給が制限される。すると、出力電圧Ｖｏｕｔは更に電圧が低下するために、出力電圧検知回路のトランジスタＴｒ２はオン状態を継続して、ＦＥＴ１からの供給電流を遮断し続けるために、正帰還がかかり、やがて出力電圧Ｖｏｕｔは０ボルトとなる。
【００３３】
ここで、出力電圧Ｖｏｕｔの電圧公差や基準電圧Ｖｒｅｆ２の電圧ばらつき、電源起動時の誤動作防止等を考慮すると、保護動作電圧ＶＢは、制御電圧ＶＡに対してかなり低く設定する必要がある。図３（Ｂ）において、出力電流Ｉｏｕｔの最大電流Ｉｍａｘは、垂下開始電流ＩＡ以下に設定される。出力電流Ｉｏｕｔが垂下開始電流ＩＡを超えると、出力電圧Ｖｏｕｔは垂下し始め、出力電圧Ｖｏｕｔが保護動作電圧ＶＢに達すると、出力電圧検知回路が動作して出力電圧Ｖｏｕｔが０となる。出力電圧Ｖｏｕｔが保護動作電圧ＶＢとなるときの電流値を保護動作電流ＩＢとすると、垂下開始電流ＩＡから前述した最大過負荷電流値である保護動作電流ＩＢまでは、出力電流Ｉｏｕｔの過電流領域となる。
【００３４】
（電流連続型のＤＣ−ＤＣコンバータにおける課題）
電源装置の安全性を確保するために、出力電流Ｉｏｕｔの過電流領域の最大電流値において、インダクタＬｓの巻線が安全規格等に定められた温度以下である必要がある。過電流領域が広がるほど、インダクタＬｓの発熱が大きくなるため、ファンモータ等の冷却装置の追加や、巻線径を太くした大型のインダクタが必要となり、その結果、電源装置の大型化やコストアップが生じるという課題がある。
【実施例１】
【００３５】
図４は、実施例１の電流連続型のＤＣ−ＤＣコンバータの構成を示す回路図である。図４の回路図では、図１（ｂ）の従来例の電流連続型のＤＣ−ＤＣコンバータと比べて、過負荷状態においてＦＥＴ１の発振周波数が所定の周波数よりも高い場合には、ＤＣ−ＤＣコンバータの電圧出力を停止するための回路が追加されている点が異なる。更に、出力電圧検知回路に抵抗Ｒ１１とコンデンサＣ４からなるタイマ回路（遅延回路）が追加されている点も図１（ｂ）の回路と異なる。
【００３６】
［ＤＣ−ＤＣコンバータの回路構成］
本実施例の特徴は、過負荷状態においてＦＥＴ１の発振周波数を検知して、定常状態時よりも高い周波数でＦＥＴ１が発振（スイッチング）している場合には、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタ（ハイパスフィルタ）と高域遮断フィルタ（ローパスフィルタ）からなる周波数検知回路を追加している。低域遮断フィルタは、入力された所定の周波数以上のパルス信号を殆ど減衰させずに通過させ、逆に所定の周波数未満のパルス信号は減衰させて通過させない回路であり、コンデンサＣ２、抵抗Ｒ８から構成されている。一方、高域遮断フィルタは、低域遮断フィルタとは逆に、入力された所定の周波数未満のパルス信号を殆ど減衰させずに通過させ、逆に所定の周波数以上のパルス信号は減衰させて通過させない回路であり、抵抗Ｒ９、コンデンサＣ３から構成されている。以下では、図４において、図１（ｂ）に示した電流連続型のＤＣ−ＤＣコンバータの従来例と同様の構成部分については同じ符号を付すことで説明を省略し、本実施例において追加された部分について説明する。
【００３７】
低域遮断フィルタのコンデンサＣ２の一端はＦＥＴ１のドレイン端子と接続され、他端は、抵抗Ｒ８、ダイオードＤ３のカソード端子、及び高域遮断フィルタの抵抗Ｒ９と接続されている。抵抗Ｒ８の他端とダイオードＤ３のアノード端子は、ＧＮＤ（グランド）に接続されている。図４において、低域遮断フィルタの出力電圧でもある、ダイオードＤ３のカソード端子における電圧を電圧Ｖａとする。高域遮断フィルタの抵抗Ｒ９の他端はコンデンサＣ３の一端と、ダイオードＤ４のアノード端子に接続されている。また、コンデンサＣ３の他端はＧＮＤ（グランド）に接続されている。更に、ダイオードＤ４のカソード端子は、抵抗Ｒ６、Ｒ７、トランジスタＴｒ２のベース端子、及び後述する抵抗Ｒ１１、コンデンサＣ４の一端に接続されている。
【００３８】
また、出力電圧検知回路に追加されたタイマ回路は、トランジスタＴｒ２のオン状態を継続させるために設けられている。タイマ回路（遅延回路）を構成する抵抗Ｒ１１とコンデンサＣ４の各々の一方の端子はトランジスタＴｒ２のベース端子に接続され、もう一方の端子はトランジスタＴｒ２のエミッタ端子に接続されている。
【００３９】
［ＤＣ−ＤＣコンバータの動作］
図５は、図４のＤＣ−ＤＣコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図５に示す動作波形は、上から順に、以下の波形を示している。即ち、図５（ａ）は、ＦＥＴ１のゲート端子Ｖｇに入力される電圧波形、図５（ｂ）は、出力電圧Ｖｏｕｔの電圧波形、図５（ｃ）は、コンパレータＣｍｐ１のＶ＋端子、Ｖ−端子の入力電圧波形を示している。図５（ｃ）において、太い実線はコンパレータＣｍｐ１のＶ＋端子の入力電圧波形を、細い実線はコンパレータＣｍｐ１のＶ−端子の入力電圧波形を示す。そして、図５（ｄ）は、ＦＥＴ１のドレイン電流Ｉｄ、回生ダイオードＤｓの回生電流Ｉｆ、出力電流Ｉｏｕｔの電流波形を示している。図５（ｄ）において、濃いハッチング部分の実線はＦＥＴ１のドレイン電流Ｉｄの電流波形を示し、薄いハッチング部分の実線は回生ダイオードＤｓの回生電流Ｉｆの電流波形を示す。また、図５の横軸は、時間軸であり、ｔ２０〜ｔ２６は、時刻（時間タイミング）を示している。
【００４０】
図５において、時刻ｔ２３以前の波形、例えば時刻ｔ２０、ｔ２１、ｔ２２における波形は、図４のＤＣ−ＤＣコンバータが定常状態の電流連続モードで動作している場合の波形を示している。図５において、時刻ｔ２０、ｔ２１、ｔ２２は、前述した図３（Ａ）の時刻ｔ１０、ｔ１１、ｔ１２に対応し、電圧の増分△Ｖ３、△Ｖ４は、それぞれ図３（Ａ）の電圧の増分△Ｖ１、△Ｖ２に対応する。そのため、図３（Ａ）で説明した電流連続モードと同様に、図５（ｄ）に示すＦＥＴ１のドレイン電流Ｉｄ（濃いハッチング部分の実線で表示）や回生ダイオードＤｓの回生電流Ｉｆ（薄いハッチング部分の実線で表示）の電流波形は、台形型をしている。図５の時刻ｔ２３以前の定常状態におけるＤＣ−ＤＣコンバータの動作については、図３（Ａ）において説明したとおりなので、ここでの説明は省略する。
【００４１】
図５において、過負荷状態が発生すると出力電流Ｉｏｕｔが瞬時に増加するため、図４の回路の応答性上、出力電圧Ｖｏｕｔが定常状態よりも急に低下し、コンパレータＣｍｐ１のＶ＋端子に入力される電圧が電圧Ｖｒｅｆ１よりも下がる。これにより、コンパレータＣｍｐ１の出力はローレベルとなり、ＦＥＴ１がオンする。ＦＥＴ１がオン状態になると、過負荷状態による出力電流Ｉｏｕｔの増加により、ＦＥＴ１のドレイン電流Ｉｄが上昇（増加）する。そして、電流検出抵抗Ｒｉｓの両端に発生する電圧が、トランジスタＴｒ１がオン状態となるトランジスタＴｒ１のベース−エミッタ間の閾値電圧Ｖｂｅ１（一般に０．６Ｖ程度）に達すると、トランジスタＴｒ１がオンする。
【００４２】
時刻ｔ２４において、トランジスタＴｒ１がオンすると、入力電圧Ｖｉｎは、トランジスタＴｒ１、抵抗Ｒ３、ダイオードＤ２を介して、コンパレータＣｍｐ１のＶ＋端子に印加される。その結果、コンパレータＣｍｐ１のＶ＋端子に印加される電圧は概ね入力電圧Ｖｉｎと同じ電圧値となり、コンパレータＣｍｐ１の出力は、ローレベルからハイインピーダンス状態となる。コンパレータＣｍｐ１の出力端子は、抵抗Ｒ１を介して入力電圧Ｖｉｎにプルアップされているため、ＦＥＴ１のゲート端子には入力電圧Ｖｉｎが印加され、ＦＥＴ１はオフ状態となる。ＦＥＴ１がオフ状態になると、ＦＥＴ１を介してインダクタＬｓに流れていたドレイン電流Ｉｄが遮断される。すると、インダクタＬｓは、回生ダイオードＤｓ側から回生電流Ｉｆを引き込み、回生電流Ｉｆは、回生ダイオードＤｓのアノードが接続されたＧＮＤ（グランド）から回生ダイオードＤｓのカソードを介して、インダクタＬｓに流れる。
【００４３】
この時、トランジスタＴｒ１のコレクタ電圧は、抵抗Ｒ３を介してコンデンサＣ１にも供給されるので、コンデンサＣ１の電圧も瞬時に概ね電圧Ｖ１まで充電される。ここで、電圧Ｖ１は、入力電圧Ｖｉｎ（詳細には入力電圧Ｖｉｎから電圧Ｖｓａｔ（トランジスタＴｒ１の飽和電圧）を差し引いた電圧値）を抵抗Ｒ３、Ｒ４で分圧された電圧値を指す。また、抵抗Ｒ４の抵抗値は抵抗Ｒ３に比べて小さいので、電圧Ｖ１は概ね入力電圧Ｖｉｎと同じ電圧値となる。ＦＥＴ１がオフ状態になることにより、トランジスタＴｒ１がオン状態からオフ状態になると、コンデンサＣ１に充電された電圧は、抵抗Ｒ４及びダイオードＤ２を介して抵抗Ｒａから放電されるので、時間の経過と共に低下する。コンデンサＣ１の充電電圧が電圧Ｖ１から電圧Ｖｒｅｆ１に低下するまでの時間である放電時間ΔＴｒｃの間は、コンパレータＣｍｐ１の出力はハイインピーダンス状態が維持され、ＦＥＴ１はオフ状態を継続する。
【００４４】
次に、時刻ｔ２５でコンデンサＣ１の充電電圧が電圧Ｖｒｅｆ１まで低下すると、コンパレータＣｍｐ１のＶ＋端子に印加される電圧も電圧Ｖｒｅｆ１となり、その結果、コンパレータＣｍｐ１の出力はハイインピーダンス状態からローレベルとなる。コンパレータＣｍｐ１の出力がローレベルになると、ＦＥＴ１のゲート端子がローレベルになることにより、ＦＥＴ１が再度オン状態となる。そして、ＦＥＴ１がオン状態になると、過負荷状態による出力電流Ｉｏｕｔの増加により、ＦＥＴ１のドレイン電流Ｉｄが上昇（増加）する。そして、電流検出抵抗Ｒｉｓの両端に発生する電圧が、トランジスタＴｒ１がオン状態となるトランジスタＴｒ１のベース−エミッタ間の閾値電圧Ｖｂｅ１（一般に０．６Ｖ程度）に達すると、時刻ｔ２６でトランジスタＴｒ１がオンする。これ以降、上述した時刻ｔ２４〜ｔ２６の動作が繰り返される。また、図５（ｄ）に示すドレイン電流Ｉｄ及び回生電流Ｉｆのピーク値Ｉｐｋは、Ｉｄリミット回路を構成する電流検出抵抗ＲｉｓとトランジスタＴｒ１のベース−エミッタ間の閾値電圧Ｖｂｅ１で規定されるリミット値で制限されることとなる。
【００４５】
本実施例では、上述した過負荷状態時の回路動作において、抵抗Ｒ３とコンデンサＣ１により規定されるコンデンサＣ１の放電時間ΔＴｒｃを、定常状態におけるＦＥＴ１のオフ時間より十分短くなるように設定する。これにより、図７（後述）に示すように、過負荷状態時には、ＦＥＴ１の発振周波数（スイッチング周波数）は大きく上昇することになり、これにより過負荷状態の検知をより早くできるようになる。以下、これについて説明する。
【００４６】
前述したように、出力電圧遮断手段である出力電圧検知回路は、コンデンサＣ４、抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ１１、ツェナーダイオードＺＤ１、トランジスタＴｒ２から構成される。また、周波数検知手段である周波数検知回路は、前述した低域手段フィルタと高域遮断フィルタを含み、コンデンサＣ２、Ｃ３、抵抗Ｒ８、Ｒ９、ダイオードＤ３、Ｄ４から構成される。出力電圧検知回路は、入力電圧Ｖｉｎを抵抗Ｒ６と抵抗Ｒ７で分圧した電圧Ｖｒｅｆ２をトランジスタＴｒ２のベース端子に印加する。これにより、トランジスタＴｒ２のベース−エミッタ間には電圧Ｖｒｅｆ２が印加される。また、周波数検知回路には、ＦＥＴ１のドレイン端子から出力されるパルス信号（ドレイン電圧信号）が入力され、入力されたパルス信号の周波数が所定の周波数以上であれば、電圧Ｖｒｅｆ２に重畳される電圧が出力される。
【００４７】
図６は、図４のＤＣ−ＤＣコンバータの動作波形を示したタイムチャートである。図６に示す動作波形は、上から順に、以下の波形を示している。即ち、図６（ａ）は、ＦＥＴ１のゲート端子Ｖｇに入力される電圧波形、図６（ｂ）は、出力電圧Ｖｏｕｔの電圧波形、図６（ｃ）は、ＦＥＴ１のドレイン端子から出力されるドレイン電圧の電圧波形を示している。そして、図６（ｄ）は、ダイオードＤ３のカソード端子における電圧Ｖａ、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図６（ｅ）は、出力電圧検知回路のトランジスタＴｒ２のベース端子に印加される電圧であるベース−エミッタ間の電圧Ｖｂｅの電圧波形を示している。また、図６の横軸は、時間軸であり、ｔ２０〜ｔ２７は、時刻（時間タイミング）を示しており、時刻ｔ２０〜ｔ２６は、図５の時刻ｔ２０〜ｔ２６と同じ時間タイミングである。
【００４８】
図６において、過負荷状態が発生すると、前述したようにコンパレータＣｍｐ１によるＦＥＴ１のオン・オフ制御が行われる。本実施例では、抵抗Ｒ３とコンデンサＣ１により規定されるコンデンサＣ１の放電時間ΔＴｒｃを定常状態におけるＦＥＴ１のオフ時間より十分短くなるように設定している。そのため、図６（ａ）に示すように、過負荷状態でのＦＥＴ１のオフ（ＯＦＦ）時間は、定常状態におけるＦＥＴ１のオフ（ＯＦＦ）に比べて短くなっている。その結果、過負荷状態におけるＦＥＴ１のオン・オフ状態の周期は、定常状態時と比べて短くなっており、ＦＥＴ１の発振周波数（スイッチング周波数）は定常状態時に比べて高くなる。
【００４９】
図４の周波数検知回路の低域遮断フィルタには、図６（ｃ）に示すＦＥＴ１のドレイン電圧Ｖｄのパルス信号が入力される。低域遮断フィルタはコンデンサＣ２と抵抗Ｒ８から構成されており、図６（ｄ）に示すように、定常状態時のスイッチング周波数のパルス信号が入力されても、周波数が低いため、入力電圧が減衰し、電圧Ｖａの電圧値は上がらない。すなわち、低域遮断フィルタは微分回路でもあるため、定常状態時においては、ドレイン電圧Ｖｄの電圧は減衰してしまう。一方、過負荷状態時には高い周波数のパルス信号が入力されるため、図６（ｄ）に示すように、時刻ｔ２５以降のパルス信号は低域遮断フィルタを通過し入力電圧が減衰しないため、電圧Ｖａの電圧値は定常状態時に比べて高くなる。
【００５０】
そして、電圧Ｖａは、周波数検知回路の後段に配置された高域遮断フィルタに入力される。抵抗Ｒ９、コンデンサＣ３から構成される高域遮断フィルタは、周波数の高いノイズ等を除去すると共に、積分回路でもあるため、電圧ＶａをコンデンサＣ３に蓄積し、直流電圧を出力する。その結果、周波数検知回路のダイオードＤ４を介して出力される電圧は、電圧検知回路のトランジスタＴｒ２のベース端子に印加される電圧Ｖｒｅｆ２に重畳され、ベース端子に印加される電圧を上昇させる。
【００５１】
図６（ｄ）に示すように、過負荷状態時において周波数検知回路に入力されるドレイン電圧Ｖｄのパルス信号は、電圧Ｖａとして高域遮断フィルタに入力される。そして、高域遮断フィルタでは、入力された電圧ＶａはコンデンサＣ３に蓄積されるため、時刻ｔ２５から時刻ｔ２７に向かって、トランジスタＴｒ２に印加される電圧Ｖｒｅｆ２に重畳され、ベース端子に印加される電圧Ｖｒｅｆ２の電圧を上昇させる。
【００５２】
そして、時刻ｔ２７において、トランジスタＴｒ２のベース−エミッタ間電圧が閾値電圧Ｖｂｅ２（一般に０．６Ｖ程度）に達すると、トランジスタＴｒ２がオン状態となる。トランジスタＴｒ２がオンした場合には、トランジスタＴｒ１のエミッタ‐ベース間電圧も閾値電圧Ｖｂｅ１（一般に０．６Ｖ程度）に達するので、トランジスタＴｒ１もオン状態となる。そのため、入力電圧Ｖｉｎは、トランジスタＴｒ１、抵抗Ｒ３、ダイオードＤ２を介して、コンパレータＣｍｐ１のＶ＋端子へと供給される。コンパレータＣｍｐ１のＶ＋端子の電圧は、概ね入力電圧Ｖｉｎと同じ電圧となるので、コンパレータＣｍｐ１の出力はハイインピーダンス状態となり、ＦＥＴ１はオフ状態となる。
【００５３】
図４に示すように、トランジスタＴｒ２のベース端子とエミッタ端子間には、抵抗Ｒ１１とコンデンサＣ４からなるタイマ回路が設けられている。そして、コンデンサＣ４と抵抗Ｒ１１により規定される放電時間を十分大きく設定することにより、トランジスタＴｒ２のオン状態をより長い時間、継続させることができる。トランジスタＴｒ２のオン状態を継続させることにより、トランジスタＴｒ１もオン状態を継続し、その結果、図６（ａ）、（ｂ）に示すように、ＦＥＴ１のオフ状態が維持されることにより、出力電圧Ｖｏｕｔの電圧値はやがて０ボルトとなる。
【００５４】
図７は、電流連続型のＤＣ−ＤＣコンバータにおける出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔ、ＦＥＴ１の発振周波数との関係を示す図である。図７（ａ）は、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔとの関係を示す図であり、縦軸は出力電圧Ｖｏｕｔの電圧値、横軸は出力電流Ｉｏｕｔの電流値を示す。図７（ｂ）は、周波数検知回路に入力されるパルス信号の周波数、すなわちＦＥＴ１の発振周波数（スイッチング周波数）と出力電流Ｉｏｕｔとの関係を示す図であり、縦軸はＦＥＴ１の発振周波数、横軸は出力電流Ｉｏｕｔの電流値を示す。更に、図７（ａ）、（ｂ）で、出力電圧ＶｏｕｔとＦＥＴ１の発振周波数との関係も示している。図７において、制御電圧ＶＡは、定常状態における出力電圧Ｖｏｕｔの電圧値を指し、保護動作電圧ＶＢは、出力電圧検知回路が動作する検知電圧を指す。また、Ｉｍａｘは定常状態における出力電流の設計上必要な最大電流値を指し、ＩＡはＩｄリミット回路が過電流と検知する所定の電流値である垂下開始電流値を指し、ＩＢは出力電圧検知回路が動作する出力電流Ｉｏｕｔの電流値である最大過負荷電流値を指す。また、図７（ｂ）において、Ａは最大負荷電流ＩＢが流れたときのＦＥＴ１の発振周波数を示している。
【００５５】
図４に示す本実施例の回路は、出力電流Ｉｏｕｔが０アンペアから所定の電流値に上昇するまで（図７（ｂ）の出力電流Ｉｏｕｔが０〜ＩＣの区間）は、電流不連続型の動作を行い、そのときのＦＥＴ１の発振周波数は右肩上がりとなる。そして、出力電流Ｉｏｕｔが更に増加すると、本実施例の回路は電流連続型の動作を行う。そのため、出力電流Ｉｏｕｔが増加すると、ＦＥＴ１のオン状態の時間が長くなるが、オフ状態の時間は逆に短くなっていくため、発振周波数はほぼ横ばいで緩やかな勾配で上昇していくことになる。ところが、過負荷状態となり、出力電流Ｉｏｕｔが上昇し、Ｉｄリミット回路が過電流と検知する所定の電流値である垂下開始電流値ＩＡになると、前述したように、ＦＥＴ１の発振周波数は急上昇する。そして、出力電流Ｉｏｕｔが出力電圧検知回路が動作する出力電流Ｉｏｕｔの電流値である最大過負荷電流値ＩＢに到達すると、ＦＥＴ１のスイッチング動作は停止し、その結果、出力電圧Ｖｏｕｔは急速に垂下し、０ボルトになる。
【００５６】
従って、本実施例の回路においては、図７に示すように、従来の電流連続型ＤＣ−ＤＣコンバータの場合を示す図３（Ｂ）と比較して、過負荷状態を検知すると直ちに出力電圧Ｖｏｕｔの出力制限がかかり、出力電圧Ｖｏｕｔが急速に垂下することがわかる。これにより過電流領域における最大電流ＩＢを抑制してインダクタＬｓの発熱を抑え、より小型のインダクタＬｓを使用することができる。また、本実施例では、出力電圧検知回路のトランジスタＴｒ２にはｎｐｎタイプのトランジスタを用いたが、ＦＥＴを用いても同様の効果が得られる。
【００５７】
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。すなわち、電流連続型ＤＣ−ＤＣコンバータにおいて、過負荷状態には、速やかにＤＣ−ＤＣコンバータの出力を停止することができる。更に、ＤＣ−ＤＣコンバータに使用するインダクタの巻線径を太くした大型化、スイッチング素子のサイズアップを抑制することができ、その結果、ファンモータ等の冷却装置の追加をせずに安価な部品で回路を構成することが可能になる。
【実施例２】
【００５８】
図８（ａ）は、実施例２の電流連続型のＤＣ−ＤＣコンバータの構成を示す回路図である。図８（ａ）の回路図では、実施例１の図４の電流連続型のＤＣ−ＤＣコンバータと比べて、周波数検知回路の入力信号源がＦＥＴ１のドレイン端子からゲート端子に変更されている。
【００５９】
［ＤＣ−ＤＣコンバータの回路構成］
本実施例の特徴は、実施例１と同様に、過負荷状態においてＦＥＴ１の発振周波数知を検知して、定常状態時よりも高い周波数でＦＥＴ１がスイッチングしている場合には、出力電圧Ｖｏｕｔの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタと高域遮断フィルタからなる周波数検知回路への入力信号をＦＥＴ１のゲート端子に入力されるパルス信号（ゲート電圧信号）としている。すなわち、本実施例では、低域遮断フィルタのコンデンサＣ２の一端はＦＥＴ１のゲート端子と接続され、ＦＥＴ１のドレイン端子と接続されていた実施例１とは入力信号源が異なる。図８（ａ）において、その他の回路構成は実施例１の図４の回路図と同様なので、同様の構成部分については同じ符号を付すことで説明を省略する。
【００６０】
［ＤＣ−ＤＣコンバータの動作］
図９は、図８（ａ）のＤＣ−ＤＣコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図９に示す動作波形は、上から順に、以下の波形を示している。即ち、図９（ａ）は、ＦＥＴ１のゲート端子Ｖｇに入力される電圧波形、図９（ｂ）は、出力電圧Ｖｏｕｔの電圧波形、図９（ｃ）は、コンパレータＣｍｐ１のＶ＋端子、Ｖ−端子の入力電圧波形を示している。図９（ｃ）において、太い実線はコンパレータＣｍｐ１のＶ＋端子の入力電圧波形を、細い実線はコンパレータＣｍｐ１のＶ−端子の入力電圧波形を示す。そして、図９（ｄ）は、ＦＥＴ１のドレイン電流Ｉｄ、回生ダイオードＤｓの回生電流Ｉｆ、出力電流Ｉｏｕｔの電流波形を示している。図９（ｄ）において、濃いハッチング部分の実線はＦＥＴ１のドレイン電流Ｉｄの電流波形を示し、薄いハッチング部分の実線は回生ダイオードＤｓの回生電流Ｉｆの電流波形を示す。また、図９（ｅ）は、ダイオードＤ３のカソード端子における電圧Ｖａ、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図９（ｆ）は、出力電圧検知回路のトランジスタＴｒ２のベース端子に印加される電圧であるベース−エミッタ間の電圧Ｖｂｅの電圧波形を示している。また、図９の横軸は、時間軸であり、ｔ３０〜ｔ３３は、時刻（時間タイミング）を示している。
【００６１】
図９（ａ）〜（ｄ）に示す本実施例の回路の動作波形は、実施例１の図５（ａ）〜（ｄ）と同様であり、ここでの説明を省略する。ＦＥＴ１がオン状態のときにドレイン電圧Ｖｄが出力され、ＦＥＴ１がオフ状態のときにはドレイン電圧Ｖｄは０ボルトとなる。また、ＦＥＴ１は、ゲート端子に印加される電圧がローレベルの場合にオン状態となり、ハイレベル（すなわち、コンパレータＣｍｐ１の出力がハイインピーダンス）の場合には、オフ状態となる。従って、図９（ｅ）に示すように、図８（ａ）の周波数検知回路の低域遮断フィルタには、実施例１のドレイン電圧Ｖｄとは逆位相である、図９（ａ）に示すＦＥＴ１のゲート電圧Ｖｇのパルス信号が入力される。低域遮断フィルタは微分回路でもあるため、定常状態時においては、ゲート電圧Ｖｇのパルス信号は減衰してしまう。一方、過負荷状態時には高い周波数のパルス信号が入力されるため、図９（ｅ）に示すように、パルス信号は低域遮断フィルタを通過し入力電圧が減衰しないため、電圧Ｖａの電圧値は定常状態時に比べて高くなる。
【００６２】
そして、電圧Ｖａは、周波数検知回路の後段に配置された高域遮断フィルタに入力される。高域遮断フィルタは積分回路であるため、電圧ＶａをコンデンサＣ３に蓄積し、直流電圧を出力する。その結果、周波数検知回路のダイオードＤ４を介して出力される電圧は、電圧検知回路のトランジスタＴｒ２のベース端子に印加される電圧Ｖｒｅｆ２に重畳され、ベース端子に印加される電圧を上昇させる。
【００６３】
図９（ｅ）に示すように、過負荷状態時において周波数検知回路に入力されるゲート端子の電圧Ｖｇのパルス信号は、電圧Ｖａとして高域遮断フィルタに入力される。そして、高域遮断フィルタでは、入力された電圧ＶａはコンデンサＣ３に蓄積されるため、時刻ｔ３１から時刻ｔ３３に向かって、トランジスタＴｒ２に印加される電圧Ｖｒｅｆ２に重畳され、ベース端子に印加される電圧Ｖｒｅｆ２の電圧を上昇させる。
【００６４】
そして、時刻ｔ３３において、トランジスタＴｒ２のベース−エミッタ間電圧が閾値電圧Ｖｂｅ２（一般に０．６Ｖ程度）に達すると、トランジスタＴｒ２がオン状態となる。トランジスタＴｒ２がオンすると、トランジスタＴｒ１のエミッタ‐ベース間電圧も閾値電圧Ｖｂｅ１（一般に０．６Ｖ程度）に達するので、トランジスタＴｒ１もオン状態となる。その結果、コンパレータＣｍｐ１のＶ＋端子の電圧は、概ね入力電圧Ｖｉｎと同じ電圧となるので、コンパレータＣｍｐ１の出力はハイインピーダンス状態となり、ＦＥＴ１はオフ状態となる。そして、抵抗Ｒ１１、コンデンサＣ４からなるタイマ回路によりトランジスタＴｒ２のオン状態が継続されることにより、トランジスタＴｒ１もオン状態を継続する。その結果、図９（ａ）、（ｂ）に示すように、ＦＥＴ１のオフ状態が維持されることにより、出力電圧Ｖｏｕｔの電圧値はやがて０ボルトとなる。
【００６５】
図８（ａ）に示すように、トランジスタＴｒ２のベース端子とエミッタ端子間には、抵抗Ｒ１１とコンデンサＣ４からなるタイマ回路が設けられている。そして、コンデンサＣ４と抵抗Ｒ１１により規定される放電時間を十分大きく設定することにより、トランジスタＴｒ２のオン状態をより長い時間、継続させることができる。トランジスタＴｒ２のオン状態を継続させることにより、トランジスタＴｒ１もオン状態を継続し、その結果、図９（ａ）、（ｂ）に示すように、ＦＥＴ１のオフ状態が維持されることにより、出力電圧Ｖｏｕｔの電圧値はやがて０ボルトとなる。
【００６６】
従って、本実施例の回路においても、実施例１と同様に、過負荷状態を検知すると直ちに出力電圧Ｖｏｕｔの出力制限がかかり、出力電圧Ｖｏｕｔが急速に垂下することがわかる。これにより過電流領域における最大電流ＩＢを抑制してインダクタＬｓの発熱を抑え、より小型のインダクタＬｓを使用することができる。また、本実施例では、出力電圧検知回路のトランジスタＴｒ２にはｎｐｎ型のトランジスタを用いたが、ＦＥＴを用いても同様の効果が得られる。
【００６７】
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
【実施例３】
【００６８】
図８（ｂ）は、実施例３の電流連続型のＤＣ−ＤＣコンバータの構成を示す回路図である。図８（ｂ）の回路図では、実施例１の図４、実施例２の図８（ａ）の電流連続型のＤＣ−ＤＣコンバータと比べて、周波数検知回路の入力信号源がＦＥＴ１のドレイン端子、ゲート端子からＩｄリミット回路のトランジスタＴｒ１のコレクタ端子に変更されている。
【００６９】
［ＤＣ−ＤＣコンバータの回路構成］
本実施例の特徴は、実施例１、２と同様に、過負荷状態においてＦＥＴ１の発振周波数を検知して、定常状態時よりも高い周波数でＦＥＴ１がスイッチングしている場合には、出力電圧Ｖｏｕｔの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタと高域遮断フィルタからなる周波数検知回路への入力信号をＩｄリミット回路のトランジスタＴｒ１のコレクタ端子から出力されるパルス信号（コレクタ電圧信号）としている。すなわち、本実施例では、低域遮断フィルタのコンデンサＣ２の一端はトランジスタＴｒ１のコレクタ端子と接続され、ＦＥＴ１のドレイン端子、ゲート端子と接続されていた実施例１、２とは入力信号源が異なる。図８（ｂ）において、その他の回路構成は実施例１の図４、及び実施例２の図８（ａ）の回路図と同様なので、同様の構成部分については同じ符号を付すことで説明を省略する。
【００７０】
［ＤＣ−ＤＣコンバータの動作］
図１０は、図８（ｂ）のＤＣ−ＤＣコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図１０に示す動作波形は、上から順に、以下の波形を示している。即ち、図１０（ａ）は、ＦＥＴ１のゲート端子Ｖｇに入力される電圧波形、図１０（ｂ）は、出力電圧Ｖｏｕｔの電圧波形、図１０（ｃ）は、コンパレータＣｍｐ１のＶ＋端子、Ｖ−端子の入力電圧波形を示している。図１０（ｃ）において、太い実線はコンパレータＣｍｐ１のＶ＋端子の入力電圧波形を、細い実線はコンパレータＣｍｐ１のＶ−端子の入力電圧波形を示す。そして、図１０（ｄ）は、ＦＥＴ１のドレイン電流Ｉｄ、回生ダイオードＤｓの回生電流Ｉｆ、出力電流Ｉｏｕｔの電流波形を示している。図１０（ｄ）において、濃いハッチング部分の実線はＦＥＴ１のドレイン電流Ｉｄの電流波形を示し、薄いハッチング部分の実線は回生ダイオードＤｓの回生電流Ｉｆの電流波形を示す。また、図１０（ｅ）は、トランジスタＴｒ１のコレクタ端子の出力電圧である電圧Ｖ１の電圧波形を示している。また、図１０（ｆ）は、ダイオードＤ３のカソード端子における電圧Ｖａ、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図１０（ｇ）は、出力電圧検知回路のトランジスタＴｒ２のベース端子に印加される電圧であるベース−エミッタ間の電圧Ｖｂｅの電圧波形を示している。また、図１０の横軸は、時間軸であり、ｔ４０〜ｔ４３は、時刻（時間タイミング）を示している。
【００７１】
図１０（ａ）〜（ｄ）に示す本実施例の回路の動作波形は、実施例１の図５（ａ）〜（ｄ）、実施例２の図９（ａ）〜（ｄ）と同様であり、ここでの説明を省略する。Ｉｄリミット回路のトランジスタＴｒ１は、ＦＥＴ１のドレイン電流Ｉｄが上昇し、電流検出抵抗Ｒｉｓの両端に発生する電圧が、トランジスタＴｒ１のベース−エミッタ間の閾値電圧Ｖｂｅ１（一般に０．６Ｖ程度）に達するとオンする。すなわち、図１０（ｄ）、（ｅ）に示すように、過負荷状態時（例えば時刻ｔ４１）にドレイン電流Ｉｄがピーク電流値Ｉｐｋに達すると、トランジスタＴｒ１はオンし、コレクタ端子から出力される電圧は、概ね入力電圧Ｖｉｎと同じ電圧が出力される。前述したように、トランジスタＴｒ１がオンすることにより、ＦＥＴ１はオフ状態となり、ドレイン電流Ｉｄは流れなくなるため、電流検出抵抗Ｒｉｓの両端に発生する電圧も低下し、トランジスタＴｒ１はオフする。従って、図１０（ｅ）に示すように、トランジスタＴｒ１のコレクタ電圧を示す電圧Ｖ１の波形は、ドレイン電流Ｉｄがピーク電流値Ｉｐｋに達すると入力電圧Ｖｉｎと同じ電圧となる。ところが、トランジスタＴｒ１がオフすると、抵抗Ｒ３とコンデンサＣ１により規定されるコンデンサＣ１の放電時間ΔＴｒｃが短いため、電圧Ｖ１の電圧値はすぐに０ボルトとなる。
【００７２】
また、過負荷状態時において、トランジスタＴｒ１がオン状態となるタイミングは、ＦＥＴ１がオン状態からオフ状態になるタイミングとほぼ同様である。そのため、本実施例の周波数検知回路に入力される電圧Ｖ１のパルス信号の周波数は、実施例１、２のＦＥＴ１のドレイン端子、ゲート端子から入力されるパルス信号と同じ周波数となる。従って、図１０（ｆ）に示すように、図８（ｂ）の周波数検知回路の低域遮断フィルタには、図１０（ｅ）に示す電圧Ｖ１のパルス信号が入力される。低域遮断フィルタは微分回路でもあるため、過負荷状態時には高い周波数のパルス信号（電圧Ｖ１）が入力されるため、図１０（ｆ）に示すように、パルス信号は低域遮断フィルタを通過し入力電圧が減衰しないため、直流電圧Ｖａが出力される。
【００７３】
そして、電圧Ｖａは、周波数検知回路の後段に配置された高域遮断フィルタに入力される。高域遮断フィルタは積分回路であるため、電圧ＶａをコンデンサＣ３に蓄積し、直流電圧を出力する。その結果、周波数検知回路のダイオードＤ４を介して出力される電圧は、出力電圧検知回路のトランジスタＴｒ２のベース端子に印加される電圧Ｖｒｅｆ２に重畳され、ベース端子に印加される電圧を上昇させる。
【００７４】
図１０（ｆ）に示すように、過負荷状態時において周波数検知回路に入力される電圧Ｖ１のパルス信号は、電圧Ｖａとして高域遮断フィルタに入力される。そして、高域遮断フィルタでは、入力された電圧ＶａはコンデンサＣ３に蓄積されるため、時刻ｔ４１から時刻ｔ４３に向かって、トランジスタＴｒ２に印加される電圧Ｖｒｅｆ２に重畳され、ベース端子に印加される電圧Ｖｒｅｆ２の電圧を上昇させる。
【００７５】
そして、時刻ｔ４３において、トランジスタＴｒ２のベース−エミッタ間電圧が閾値電圧Ｖｂｅ２（一般に０．６Ｖ程度）に達すると、トランジスタＴｒ２がオン状態となる。トランジスタＴｒ２がオンすると、トランジスタＴｒ１のエミッタ−ベース間電圧も閾値電圧Ｖｂｅ１（一般に０．６Ｖ程度）に達するので、トランジスタＴｒ１もオン状態となる。その結果、コンパレータＣｍｐ１のＶ＋端子の電圧は、概ね入力電圧Ｖｉｎと同じ電圧となるので、コンパレータＣｍｐ１の出力はハイインピーダンス状態となり、ＦＥＴ１はオフ状態となる。そして、抵抗Ｒ１１、コンデンサＣ４からなるタイマ回路によりトランジスタＴｒ２のオン状態が継続されることにより、トランジスタＴｒ１もオン状態を継続する。その結果、図１０（ａ）、（ｂ）に示すように、ＦＥＴ１のオフ状態が維持されることにより、出力電圧Ｖｏｕｔの電圧値はやがて０ボルトとなる。
【００７６】
図８（ｂ）に示すように、トランジスタＴｒ２のベース端子とエミッタ端子間には、抵抗Ｒ１１とコンデンサＣ４からなるタイマ回路が設けられている。そして、トランジスタＴｒ２のベース−エミッタ間の電位差は、コンデンサＣ４と抵抗Ｒ１１により規定される放電時間を十分大きく設定することにより、トランジスタＴｒ２のオン状態をより長い時間、継続させることができる。トランジスタＴｒ２のオン状態を継続させることにより、トランジスタＴｒ１もオン状態を継続し、その結果、図１０（ａ）、（ｂ）に示すように、ＦＥＴ１のオフ状態が維持されることにより、出力電圧Ｖｏｕｔの電圧値はやがて０ボルトとなる。なお、図７（ｂ）に示すグラフは、本実施例の場合には、出力電流Ｉｏｕｔが０からトランジスタＴｒ１がオン状態となる垂下開始電流ＩＡまでは、発振周波数は０であり、垂下開始電流ＩＡから波形が立ち上がるグラフとなる。
【００７７】
従って、本実施例の回路においても、実施例１と同様に、過負荷状態を検知すると直ちに出力電圧Ｖｏｕｔの出力制限がかかり、出力電圧Ｖｏｕｔが急速に垂下することがわかる。これにより過電流領域における最大電流ＩＢを抑制してインダクタＬｓの発熱を抑え、より小型のインダクタＬｓを使用することができる。また、本実施例では、出力電圧検知回路のトランジスタＴｒ２にはｎｐｎ型のトランジスタを用いたが、ＦＥＴを用いても同様の効果が得られる。
【００７８】
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
【実施例４】
【００７９】
実施例１〜３で説明した電源装置であるＤＣ−ＤＣコンバータは、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１〜３の電源装置が適用される画像形成装置の構成を説明する。
【００８０】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１１に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２で説明した電源装置４００を備えている。なお、実施例１〜３の電源装置４００を適用可能な画像形成装置は、図１１に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
【００８１】
レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御する不図示のコントローラを備えており、実施例１〜３に記載の電源装置４００は、例えばコントローラに電力を供給する。また、実施例１〜３に記載の電源装置４００は、感光ドラム３１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。そして、これらの負荷が過負荷状態となった場合には、電源装置４００は負荷への電力供給（電圧出力）を停止する。
【００８２】
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
【符号の説明】
【００８３】
Ｃｍｐ１          コンパレータ
ＦＥＴ１          電界効果トランジスタ
Ｌｓ              インダクタ
Ｔｒ１、Ｔｒ２    トランジスタ
【図１】
2015080299.tif 000003
【図２】
2015080299.tif 000004
【図３】
2015080299.tif 000005
【図４】
2015080299.tif 000006
【図５】
2015080299.tif 000007
【図６】
2015080299.tif 000008
【図７】
2015080299.tif 000009
【図８】
2015080299.tif 000010
【図９】
2015080299.tif 000011
【図１０】
2015080299.tif 000012
【図１１】
2015080299.tif 000013