(57)【要約】【課題】オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上すると共に、ホット・キャリアによる特性劣化を抑制できるようにした電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法を提供する。【解決手段】シリコン基板１のうちのチャネル領域とＮ型のドレイン９との間に位置するＮ型のドリフト領域２０上に配置されたフィールド酸化膜３１と、シリコン基板１のうちのドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層２１と、シリコン基板１のうちのドリフト層２１が有する延出部２１Ａ上に配置されたＮ型の電界緩和層２５と、を備える。電界緩和層２５は、ドリフト層２１よりもＮ型の不純物濃度が高い不純物拡散層である。【選択図】図１
2015023208.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された電界効果トランジスタであって、
前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に位置する第１導電型のドリフト領域上に配置されたフィールド酸化膜と、
前記半導体基板のうちの前記ドリフト領域及び前記ドレイン下に配置され、前記フィールド酸化膜の端部から前記チャネルとなる領域方向に延出した延出部を有する第１導電型のドリフト層と、
前記半導体基板のうちの前記延出部上に配置されて前記ドリフト層よりも第１導電型の不純物濃度が高い第１不純物拡散層と、を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記ドリフト層は、
第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層よりも第１導電型の不純物濃度が高い第２ドリフト層と、を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記半導体基板のうちの前記ドリフト層下に配置されて前記半導体基板よりも第２導電型の不純物濃度が高い第２不純物拡散層、をさらに備えることを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。
【請求項４】
前記チャネルとなる領域と前記第１不純物拡散層との間に、前記延出部の一部が介在することを特徴とする請求項１から請求項３の何れか一項に記載の電界効果トランジスタ。
【請求項５】
前記第１不純物拡散層は、前記ドリフト層を構成する第１導電型の不純物と同一の種類の不純物で構成されていることを特徴とする請求項１から請求項４の何れか一項に記載の電界効果トランジスタ。
【請求項６】
請求項１から請求項５の何れか一項に記載の電界効果トランジスタを具備することを特徴とする半導体装置。
【請求項７】
請求項５に記載の電界効果トランジスタの製造方法であって、
前記半導体基板のうちの前記ドリフト領域に第１導電型の不純物をイオン注入する第１のイオン注入工程と、
前記第１のイオン注入工程を行った後で前記半導体基板に熱酸化を施すことにより、前記ドリフト領域上にフィールド酸化膜を形成すると共に、前記第１のイオン注入工程で注入した不純物を拡散させて前記ドリフト層を形成する熱酸化・拡散工程と、
前記熱酸化・拡散工程を行った後で、前記ドリフト層のうちの前記チャネルとなる領域側の端部に、前記第１のイオン注入工程で注入した不純物と同一の種類の不純物を該第１のイオン注入工程よりも浅い注入深さでイオン注入する第２のイオン注入工程と、
前記第２のイオン注入工程を行った後で前記半導体基板に熱処理を施すことにより、前記第２のイオン注入工程で注入した不純物を拡散させて前記第１不純物拡散層を形成する熱処理工程と、を備えることを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法に関し、特に、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させると共に、ホット・キャリアによる特性劣化を抑制できるようにした電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来から、ドレイン近傍の不純物層が横方向に拡散した構造のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタが知られており、ＬＤＭＯＳトランジスタの高耐圧化及び低オン抵抗化を図る研究がなされている（例えば、非特許文献１参照）。
図７は、従来例に係るＬＤＭＯＳトランジスタ４５０の構成例を示す断面図である。図７に示すように、このＬＤＭＯＳトランジスタ４５０は、シリコン基板４０１上に配置されたゲート絶縁膜４０３と、ゲート絶縁膜４０３上に配置されたゲート電極４０５と、シリコン基板１のうちのゲート電極４０５の両側下に配置されたＮ型のソース（Ｎ＋層）４０７及びドレイン（図示せず）と、シリコン基板４０１のうちのＮ型のドリフト領域上に配置されたフィールド酸化膜４３１と、シリコン基板４０１のうちのドリフト領域及びドレイン下に配置されたＮ型のドリフト層（Ｎ−層）４２１と、シリコン基板４０１に配置されたＰ型のボディ層（Ｐ層）４５３と、を備える。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｋｗａｎｇ−Ｙｏｕｎｇ  Ｋｏ  ｅｔ  ａｌ．，  “ＢＤ１８０ＬＶ−０．１８μｍ  ＢＣＤ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｂｅｓｔ−ｉｎ−Ｃｌａｓｓ  ＬＤＭＯＳ  ｆｒｏｍ  ７Ｖ  ｔｏ  ３０Ｖ，”  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ２２ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ，  Ｈｉｒｏｓｈｉｍａ，ｐｐ．７１−７４，  ２０１０
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、図７に示したＬＤＭＯＳトランジスタ４５０の形成プロセスでは、シリコン基板４０１にドリフト層４２１を形成するためにイオン注入（即ち、ドリフトイオン注入）を行う。このイオン注入は、チャネリング防止のため、シリコン基板４０１表面の垂直方向（即ち、Ｚ軸方向）に対して７°傾斜してＮ型不純物をイオン注入する。その後、ＬＯＣＯＳ法により、シリコン基板４０１にフィールド酸化膜４３１を形成する。このフィールド酸化膜４３１の形成過程で不純物を拡散させて、ドリフト層４２１を形成する。
【０００５】
ここで、上記の製造方法では、ドリフト層４２１のうちのチャネルとなる領域（以下、チャネル領域）側の端部、即ち、チャネル領域側のドリフト端では、シリコン基板４０１表面から深さ方向に向かう電流経路に沿って、Ｎ型の不純物密度が上昇する。具体的には、チャネル領域４１０側のドリフト端のうち、表面近傍の位置Ａ´における正味Ｎ型ドーピング密度をＮｄ（Ａ´）とし、フィールド酸化膜４３１の底部近傍の位置Ｂ´における正味Ｎ型ドーピング密度をＮｄ（Ｂ´）としたとき、Ｎｄ（Ｂ´）／Ｎｄ（Ａ´）＝５〜１０程度となる。なお、正味Ｎ型ドーピング密度Ｎｄとは、ドナーとして実質的に作用す
るＮ型不純物のドーピング密度のことであり、Ｎ型ドーピング密度をＰ型ドーピング密度で相殺した後の実質的なドーピング密度のことである。
【０００６】
チャネル領域側のドリフト端では、Ｎ型の不純物密度が上昇することにより、ゲート電極４０５に中間ゲート電圧を印加するとＫｉｒｋ効果によるインパクト・イオンが発生する。そして、インパクト・イオンで生じたホット・キャリアが、ゲート絶縁膜４０３に飛び込んでＬＤＭＯＳトランジスタの特性劣化を引き起し、デバイス寿命を縮めてしまう（即ち、ホット・キャリア耐性悪化）という課題があった。
【０００７】
なお、中間ゲート電圧とは、ソース・ドレイン間を流れる電流（即ち、ドレイン電流）Ｉｄｓによる電子密度ｎについて、Ｎｄ（Ａ´）＜ｎ＜Ｎｄ（Ｂ´）であるときのゲート電圧のことである。また、Ｋｉｒｋ効果とは、一般に能動動作をしているバイポーラトランジスタにおいて、ベースの少数キャリアがコレクタ領域へ注入される際に、この少数キャリア密度がコレクタのドーピング密度を超えると、ベースの空間電荷領域がコレクタ側へ広がり、それに伴いベースの中性領域自身も広がることである。この効果は、ＬＤＭＯＳトランジスタでも同様に起こる。即ち、飽和動作をしているＬＤＭＯＳトランジスタにおいて、チャネル領域のキャリアがドリフト領域へ注入される際に、そのキャリア密度がドリフト領域のドーピング密度を超えると、チャネル領域側ドリフト端にてチャネル領域の空間電荷領域がドリフト側に広がる。この課題について、より具体的に説明する。
【０００８】
図８は、ＬＤＭＯＳトランジスタ４５０のチャネル領域側のドリフト端における正味Ｎ型ドーピング密度Ｎｄと、ドレイン電流Ｉｄｓによる電子密度ｎとを示した図である。より詳しくは、図８（ａ）は、ＬＤＭＯＳトランジスタ４５０の飽和動作時（即ち、オン状態で、ソース・ドレイン間の電圧（即ち、ドレイン電圧）Ｖｄｓが変化してもドレイン電流Ｉｄｓがほぼ一定の領域）で、且つ高ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。図８（ｂ）は、ＬＤＭＯＳトランジスタ４５０の飽和動作時で、且つ中間ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。なお、図８（ａ）及び（ｂ）において、横軸は電流経路に沿った深さを示し、縦軸は密度（電子密度又はドーピング密度）を示す。また、高ゲート電圧とは、ｎ＞Ｎｄ（Ｂ´）であるときのゲート電圧のことである。
【０００９】
図８（ａ）に示す場合は、ドリフト層４２１全体が空乏化しており、空乏化したドリフト層４２１の位置Ａ´から位置Ｂ´に至る電流経路において、正味Ｎ型ドーピング密度Ｎｄは電子密度ｎよりも小さい。
このため、位置Ａ´から位置Ｂ´に至る電流経路の実効電荷はドリフト層の極性とは逆のＰ型（即ち、空乏化しているため実効電荷はマイナス）となり、ドレイン電圧Ｖｄｓによる電界のピーク位置は位置Ｂ´よりもさらにドレインに近い、ドレイン周辺となる。
【００１０】
一方、図８（ｂ）に示す場合は、位置Ａ´から位置Ｂ´に至る電流経路の途中にある位置Ｃ´を境に、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとの大小関係が逆転する。即ち、位置Ａ´と位置Ｃ´の間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以下の値であるのに対し、位置Ｃ´と位置Ｂ´の間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以上の値となる。このため、位置Ｃ´と位置Ｂ´との間の実効電荷はドリフト層２１の極性であるＮ型のままであるが、位置Ａ´と位置Ｃ´との間の実効電荷はＰ型になり、位置Ｃ´でＰＮ接合面が形成される。
【００１１】
ここで、図８（ｂ）に示す場合は、ドレイン電圧Ｖｄｓは、位置Ｃ´のＰＮ接合面に逆方向に印加される（即ち、逆バイアスとなる）。このため、ドレイン電圧Ｖｄｓにより、位置Ｃ´のＰＮ接合面には高電界が形成され、位置Ｃ´周辺でＫｉｒｋ効果によるインパクト・イオンが発生し易くなり、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を低下
させる可能性があった。また、位置Ｃ´はドレイン周辺よりもゲート絶縁膜に近いため、インパクト・イオンで生じたホット・キャリアがゲート絶縁膜中に飛び込み易い。ホット・キャリアがゲート絶縁膜に飛び込むと、ゲート絶縁膜中にトラップや界面準位を形成し、ＬＤＭＯＳトランジスタの特性劣化（例えば、オン抵抗の増大や閾値電圧Ｖｔｈ等の変動）を引き起す可能性があった。
【００１２】
そこで、この発明はこのような事情に鑑みてなされたものであって、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上すると共に、ホット・キャリアによる特性劣化を抑制できるようにした電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、半導体基板に形成された電界効果トランジスタであって、前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に位置する第１導電型のドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域及び前記ドレイン下に配置され、前記フィールド酸化膜の端部から前記チャネルとなる領域方向に延出した延出部を有する第１導電型のドリフト層と、前記半導体基板のうちの前記延出部上に配置されて前記ドリフト層よりも第１導電型の不純物濃度が高い第１不純物拡散層と、を備えることを特徴とする。
【００１４】
また、上記の電界効果トランジスタにおいて、前記半導体基板のうちの前記ドリフト層下に配置されて前記半導体基板よりも第２導電型の不純物濃度が高い第２不純物拡散層、をさらに備えることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドリフト層は、第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層よりも第１導電型の不純物濃度が高い第２ドリフト層と、を有することを特徴としてもよい。
【００１５】
また、上記の電界効果トランジスタにおいて、前記チャネルとなる領域と前記第１不純物拡散層との間に、前記延出部の一部が介在することを特徴としてもよい。
また、前記第１不純物拡散層は、前記ドリフト層を構成する第１導電型の不純物と同一の種類の不純物で構成されていることを特徴としてもよい。
本発明の別の態様に係る半導体装置は、上記の電界効果トランジスタを具備することを特徴とする。
【００１６】
本発明のさらに別の態様に係る電界効果トランジスタの製造方法は、上記の電界効果トランジスタの製造方法であって、前記半導体基板のうちの前記ドリフト領域に第１導電型の不純物をイオン注入する第１のイオン注入工程と、前記第１のイオン注入工程を行った後で前記半導体基板に熱酸化を施すことにより、前記ドリフト領域上にフィールド酸化膜を形成すると共に、前記第１のイオン注入工程で注入した不純物を拡散させて前記ドリフト層を形成する熱酸化・拡散工程と、前記熱酸化・拡散工程を行った後で、前記ドリフト層のうちの前記チャネルとなる領域側の端部に、前記第１のイオン注入工程で注入した不純物と同一の種類の不純物を該第１のイオン注入工程よりも浅い注入深さでイオン注入する第２のイオン注入工程と、前記第２のイオン注入工程を行った後で前記半導体基板に熱処理を施すことにより、前記第２のイオン注入工程で注入した不純物を拡散させて前記第１不純物拡散層を形成する熱処理工程と、を備えることを特徴とする。ここで、注入深さとは、不純物の注入量がピーク（最大）となるシリコン基板表面からの深さのことを意味する。
【発明の効果】
【００１７】
本発明の一態様によれば、延出部上に第１不純物拡散層が配置されているため、ドリフト層のチャネル領域側の端部（即ち、チャネル領域側のドリフト端）では、シリコン基板の表面から深さ方向へ不純物密度を低くすることができる。これにより、電界効果トランジスタの飽和動作時（即ち、オン状態で、ドレイン電圧Ｖｄｓが変化してもドレイン電流Ｉｄｓがほぼ一定の領域）で、且つ高ゲート電圧印加時に、チャネル領域のドリフト端の表面側（例えば、後述する図４の位置Ａ−位置Ｃ間）では、その実効電荷の極性がドレイン電流Ｉｄｓの影響により反転することを防ぐことができる。
【００１８】
その結果、ドリフト層の電流経路にＰＮ接合面が形成されるが、このＰＮ接合面に対してドレイン電圧Ｖｄｓは順バイアスとなるため、該ＰＮ接合面に形成される電界を低くする（即ち、電界を緩和する）ことができる。従って、ＰＮ接合面でのＫｉｒｋ効果の発生を抑制することができ、Ｋｉｒｋ効果によるインパクト・イオン化を低減することができるので、ホット・キャリアによる特性劣化を抑制することができ、かつオン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることもできる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態に係る半導体装置１００の構成例を示す断面図。
【図２】半導体装置１００の製造方法を工程順に示す断面図。
【図３】半導体装置１００の製造方法を工程順に示す断面図。
【図４】第１実施形態の効果を説明するための図。
【図５】第２実施形態に係る半導体装置２００の構成例を示す断面図。
【図６】第３実施形態に係る半導体装置３００の構成例を示す断面図。
【図７】従来例に係るＬＤＭＯＳトランジスタ４５０の構成例を示す断面図。
【図８】課題を説明するための図。
【発明を実施するための形態】
【００２０】
以下、本発明に係る各実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
〔第１実施形態〕
（構造）
図１（ａ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。また、図１（ｂ）は、図１（ａ）の破線で囲む部分を拡大して示した断面図である。なお、図１（ｂ）では、層間絶縁膜３３の図示を省略している。
図１（ａ）及び（ｂ）に示すように、この半導体装置１００は、例えば、Ｐ型のシリコン基板（Ｐ−ｓｕｂ）１と、シリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ５０に接続するコンタクト電極５５と、層間絶縁膜３３上に配置されてコンタクト電極５５に接続する配線層５７と、層間絶縁膜３３上に配置されて配線層５７を覆う保護膜６１と、を備える。
【００２２】
ＬＤＭＯＳトランジスタ５０は、シリコン基板１上に配置されたゲート絶縁膜３と、ゲート絶縁膜３上に配置されたゲート電極５と、シリコン基板１のうちのゲート電極５の両側下に配置されたＮ型のソース（Ｎ＋層）７及びドレイン（Ｎ＋層）９と、シリコン基板１のうちのＮ型のドリフト領域２０上に配置されたフィールド酸化膜３１と、シリコン基板１のうちのドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層（Ｎ−層）２１と、シリコン基板１のうちのドリフト層２１が有する延出部２１Ａ上に配置されたＮ型の電界緩和層（Ｎ層）２５と、シリコン基板１に配置されたＰ型のボディ層（Ｐ層）５３と、Ｐ型のピックアップ層（Ｐ＋層）３５と、を備える。ここで、ドリフト領域２０
は、シリコン基板１のうちのチャネルとなる領域（以下、チャネル領域）１０とドレイン９との間に位置する領域である。
【００２３】
ゲート絶縁膜３は、例えば、シリコン基板１を熱酸化することにより得られるシリコン酸化膜である。フィールド酸化膜３１は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ
ｏｆ  Ｓｉｌｉｃｏｎ）法で形成されたシリコン酸化膜である。図１（ａ）及び（ｂ）に示すように、ゲート電極５は、ゲート絶縁膜３上からフィールド酸化膜３１上にかけて形成されている。また、ソース７及びドレイン９はそれぞれＮ型不純物を高濃度に含み、フィールド酸化膜３１下からそれぞれ露出している。
【００２４】
Ｎ型のドリフト層２１はドリフト領域２０及びドレイン９下に配置され、その上側部分はフィールド酸化膜３１に接している。ドリフト層２１は、ソース７、ドレイン９よりもＮ型の不純物濃度が低い。また、ドリフト層２１は、チャネル長方向（例えば、Ｘ軸方向）において、フィールド酸化膜３１の端部の下からチャネル領域１０側へ延出した延出部２１Ａを有する。この延出部２１Ａが蓄積領域３０を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられた時に、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。
【００２５】
電界緩和層２５は、シリコン基板１のうちの延出部２１Ａ上に配置されたＮ型の不純物拡散層である。電界緩和層２５は、ドリフト層２１よりもＮ型の不純物濃度が高い。また、電界緩和層２５とチャネル領域１０との間には、延出部２１Ａの一部が配置されている（即ち、介在している）。チャネル領域側のドリフト端のうち、表面近傍の位置Ａにおける正味Ｎ型ドーピング密度をＮｄ（Ａ）とし、フィールド酸化膜３１の底部近傍の位置Ｂにおける正味Ｎ型ドーピング密度をＮｄ（Ｂ）としたとき、Ｎｄ（Ｂ）／Ｎｄ（Ａ）＝０．５〜０．２程度である。
【００２６】
本実施形態において、電界緩和層２５は、ドリフト層２１を構成する不純物と同一の種類の不純物で構成されていることが好ましい。例えば、ドリフト層２１がＰ（リン）イオンで構成されているのであれば、電界緩和層２５もＰ（リン）イオンで構成されていることが好ましい。それにより、Ｋｉｒｋ効果をより抑制することができる。
Ｐ型のボディ層５３は、シリコン基板１のうちのソース７下からチャネル領域１０にかけて配置されている。この実施形態では、例えばボディ層５３がチャネル領域１０の少なくとも一部を構成している。また、Ｐ型のピックアップ層３５は、ボディ層５３の内側であって、例えば、ソース７のチャネル領域と接する側の反対側に配置されており、ボディ層５３及びソース７と電気的に接続している。ボディ層５３及びピックアップ層３５の何れも、シリコン基板１よりもＰ型の不純物濃度が高い。また、例えば、ピックアップ層３５はボディ層５３よりもＰ型の不純物濃度が高い。なお、ソース７及びピックアップ層３５は、これらの上を跨るように配置されたコンタクト電極５５によって電気的に接続されて、同電位（例えば、接地電位）に設定される。
【００２７】
（製造方法）
次に、図１（ａ）及び（ｂ）に示した半導体装置１００の製造方法について説明する。
図２及び図３は、半導体装置１００の製造方法を工程順に示す断面図である。図２（ａ）に示すように、まず、シリコン基板１を用意する。次に、シリコン基板１の表面を熱酸化してシリコン酸化膜１１を形成する。そして、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上にレジストパターン１２を形成する。このレジストパターン１２は、Ｎ型のドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。次に、このレジストパターン１２をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する（第１のイオン注入工程）。イオン注入後、シリコン基板１の上方からレジストパターン１２を除去する。
【００２８】
次に、図２（ｂ）に示すように、ＬＯＣＯＳ法により、シリコン基板１にフィールド酸化膜３１を形成する。また、フィールド酸化膜３１の形成過程で不純物を熱拡散させて、Ｎ型のドリフト層２１や、図示しないウェル拡散層を形成する（熱酸化・拡散工程）。
次に、フォトリソグラフィ技術を用いて、例えばシリコン酸化膜１１上にレジストパターン１３を形成する。このレジストパターン１３は、電界緩和層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。そして、図２（ｃ）に示すように、このレジストパターン１３をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する（第２のイオン注入工程）。イオン注入後、シリコン基板１の上方からレジストパターン１３を除去する。
【００２９】
本実施形態において、第２のイオン注入工程では、第１のイオン注入工程で注入した不純物と同一の種類の不純物をイオン注入することが好ましい。例えば、第１のイオン注入工程で注入した不純物がＰ（リン）イオンの場合、第２のイオン注入工程でもＰ（リン）イオンを注入することが好ましい。また、第２のイオン注入工程では、第１のイオン注入工程よりも浅い注入深さで不純物をイオン注入する。このように第２のイオン注入工程では、第１のイオン注入工程で注入した不純物と同一の種類の不純物を、チャネル領域側のドリフト端の浅い領域にさらにイオン注入する。これにより、この浅い領域の実効電荷を上昇させる。
【００３０】
次に、シリコン基板１に熱処理を施す（熱処理工程）。これにより、図３（ａ）に示すように、シリコン基板１に電界緩和層２５を形成する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、ボロン等のＰ型不純物をシリコン基板１に選択的にイオン注入する。そして、図示しないレジストパターンを除去した後で、シリコン基板１に熱処理を施す。これにより、図３（ｂ）に示すように、シリコン基板１にＰ型のボディ層５３を形成する。ボディ層５３の形成後、例えばシリコン酸化膜１１を除去する。
【００３１】
次に、図３（ｃ）に示すように、シリコン基板１を熱酸化してゲート絶縁膜３を形成する。続いて、例えばＬＰＣＶＤ法（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、ゲート絶縁膜３上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン膜をパターニングする。これにより、ゲート絶縁膜３上にポリシリコン膜からなるゲート電極５を形成する。ゲート電極５の形成後、図示しないレジストパターンを除去する。
【００３２】
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のソース、ドレインを形成する領域に、リン又はヒ素等のＮ型不純物をイオン注入する。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、シリコン基板１中で不純物を拡散させて、Ｎ型のソース７、ドレイン９（図１参照）を形成する。
【００３３】
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のピックアップ層３５を形成する領域に、ボロン等のＰ型不純物をイオン注入する。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、シリコン基板１中で不純物を拡散させて、ピックアップ層３５（図１参照）を形成する。
【００３４】
次に、シリコン基板１上に層間絶縁膜３３（図１参照）を形成する。層間絶縁膜３３は例えばシリコン酸化膜であり、その形成は例えばＣＶＤ法で行う。そして、コンタクト電極５５（図１参照）を形成する。その後、層間絶縁膜３３上に配線層５７（図１参照）を
形成し、保護膜６１を形成する。以上の工程を経て、図１（ａ）及び（ｂ）に示した半導体装置１００が完成する。
【００３５】
第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ＬＤＭＯＳトランジスタ５０が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層２１が本発明の「ドリフト層」に対応し、電界緩和層２５が本発明の「第１不純物拡散層」に対応している。また、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。
【００３６】
（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）本発明の一態様によれば、ドリフト層２１の延出部２１Ａ上に電界緩和層２５が配置されているため、ドリフト層２１のチャネル領域１０側の端部（即ち、チャネル領域側のドリフト端）では、シリコン基板１の表面から深さ方向（即ち、位置Ａから位置Ｂに向かう方向）へＮ型の不純物密度を低くすることができる。これにより、ＬＤＭＯＳトランジスタ５０の飽和動作時で、且つ中間から高ゲート電圧に至る全てのゲート電圧に対し、チャネル領域側のドリフト端の表面側（例えば、後述する図４の位置Ａ−位置Ｃ間）では、その実効電荷の極性がドレイン電流Ｉｄｓの影響により反転することを防ぐことができる。
【００３７】
この場合、特に高ゲート電圧印加時にドリフト層２１の電流経路にＰＮ接合面が形成されるが、このＰＮ接合面に対して、ドレイン電圧Ｖｄｓは順バイアスとなるため、該ＰＮ接合面に形成される電界を低くする（即ち、電界を緩和する）ことができる。従って、ＰＮ接合面でのＫｉｒｋ効果の発生を抑制することができ、Ｋｉｒｋ効果によるインパクト・イオン化を低減することができるので、ホット・キャリアによる特性劣化を抑制することができる。この効果（１）について、より具体的に説明する。
【００３８】
図４は、ＬＤＭＯＳトランジスタ５０のチャネル領域側のドリフト端における正味Ｎ型ドーピング密度Ｎｄと、ドレイン電流Ｉｄｓによる電子密度ｎとを示した図である。より詳しくは、図４（ａ）は、ＬＤＭＯＳトランジスタ５０の飽和動作時で、且つ高ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。図４（ｂ）は、ＬＤＭＯＳトランジスタ５０の飽和動作時で、且つ中間ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。なお、図４（ａ）及び（ｂ）において、横軸は電流経路に沿った深さを示し、縦軸は密度（電子密度又はドーピング密度）を示す。また、高ゲート電圧とは、ｎ＞Ｎｄ（Ｂ）であるときのゲート電圧のことである。中間ゲート電圧とは、Ｎｄ（Ａ）＜ｎ＜Ｎｄ（Ｂ）であるときのゲート電圧のことである。
【００３９】
図４（ａ）に示す場合は、ドリフト層２１全体が空乏化しており、位置Ａから位置Ｂに至る電流経路の途中にある位置Ｃを境に、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとの大小関係が逆転する。即ち、位置Ａと位置Ｃの間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以上の値であるのに対し、位置Ｃと位置Ｂの間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以下の値となる。これにより、位置Ａと位置Ｃとの間の実効電荷はドリフト層２１の極性であるＮ型のままであるが、位置Ｃと位置Ｂの間の実効電荷はＰ型となり、位置ＣでＰＮ接合面が形成される。
【００４０】
ここで、図４（ａ）に示す場合は、ドレイン電圧Ｖｄｓは位置ＣのＰＮ接合面に順方向に印加される（即ち、順バイアスとなる）。このため、ドレイン電圧Ｖｄｓにより位置ＣのＰＮ接合面に形成される電界は低電界であり（即ち、電界が緩和されており）、位置ＣでのＫｉｒｋ効果によるインパクト・イオンの発生を抑制することができる。従って、図
４（ａ）に示す場合は、ホット・キャリアによる特性劣化（例えば、オン抵抗の増大や閾値電圧Ｖｔｈ等の変動）を抑制することができ、かつオン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることもできる。
【００４１】
一方、図４（ｂ）に示す場合は、ドリフト層２１全体が空乏化しており、位置Ａから位置Ｂに至る電流経路において、正味Ｎ型ドーピング密度Ｎｄは電子密度ｎよりも大きい。このため、位置Ａから位置Ｂに至る電流経路の実効電荷はＮ型（即ち、空乏化しているため実効電荷はプラス）であり、ＰＮ接合は形成されない。従って、この経路において電界のピークは発生せず、ドレイン電圧Ｖｄｓによる電界は抑えられる。この場合、チャネル領域側のドリフト端において、Ｋｉｒｋ効果によるインパクト・イオンの発生はないため、ホット・キャリアによる特性劣化を抑制することができ、かつオン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることもできる。
【００４２】
（２）また、電界緩和層２５とチャネル領域１０との間には、延出部２１Ａの一部が介在している。これにより、チャネル領域１０とドリフト領域２０との間に形成される空乏層を広げることができるので、オフ状態でのドレイン耐圧（即ち、ＢＶｄｓｓ−ＯＦＦ）を向上させることができる。
【００４３】
（変形例）
（１）上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０と他の素子（例えば、ＰＭＯＳトランジスタ、抵抗素子又はキャパシタ等）とを同一のシリコン基板１に混載して、半導体装置を構成してもよい。このような場合であっても、上記した第１実施形態の効果（１）、（２）と同様の効果を奏する。
（２）また、上記の第１実施形態では、フィールド酸化膜３１をＬＯＣＯＳ法で形成する場合について説明した。しかしながら、本発明において、フィールド酸化膜の形成方法はＬＯＣＯＳ法に限定されるものではない。フィールド酸化膜の形成方法はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法でもよい。このような場合であっても、上記した第１実施形態の効果（１）、（２）と同様の効果を奏する。
【００４４】
（３）また、上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０がＮチャネル型の場合を示したが、ＬＤＭＯＳトランジスタ５０はＰチャネル型であってもよい。即ち、第１実施形態において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えてもよい。このような場合であっても、上記した第１実施形態の効果（１）、（２）と同様の効果を奏する。
【００４５】
〔第２実施形態〕
上記の第１実施形態では、ドリフト層が１層で構成されている場合について説明した。しかしながら、本発明において、ドリフト層の構成はこれに限定されない。本発明において、ドリフト層はＮ型の不純物濃度が異なる２層以上で構成されていてもよい。第２実施形態では、ドリフト層が２層で構成される場合について説明する。
【００４６】
（構造）
図５（ａ）は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。また、図５（ｂ）は、図５（ａ）の破線で囲む部分を拡大して示した断面図である。なお、図５（ｂ）では、層間絶縁膜３３の図示を省略している。
図５（ａ）及び（ｂ）に示すように、この半導体装置２００は、例えば、Ｐ型のシリコン基板１と、このシリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ１５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ１５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ１５０に接続するコンタクト電極５５と、配線層５７と、保護膜６１と、を備える。
【００４７】
ＬＤＭＯＳトランジスタ１５０は、ゲート絶縁膜３と、ゲート電極５と、Ｎ型のソース７及びドレイン９と、フィールド酸化膜３１と、シリコン基板１のうちのＮ型のドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層１２０と、シリコン基板１のうちのドリフト層１２０が有する延出部１２０Ａ上に配置されたＮ型の電界緩和層（Ｎ層）２５と、Ｐ型のボディ層５３と、Ｐ型のピックアップ層３５と、を備える。
【００４８】
ドリフト層１２０は２層構造であり、第１ドリフト層（Ｎ−層）２１と、第１ドリフト層２１上に配置された第２ドリフト層（Ｎ層）２２と、を有する。第２ドリフト層２２のＮ型の不純物濃度は、第１ドリフト層２１のＮ型の不純物濃度よりも高く、且つ電界緩和層２５のＮ型の不純物濃度よりも低い。また、第２ドリフト層２２の上側部分はフィールド酸化膜３１に接している。さらに、第２ドリフト層２２は、フィールド酸化膜３１の端部の下からチャネル領域１０側へ延出しており、蓄積領域３０の一部を構成している。
【００４９】
第２実施形態では、ＬＤＭＯＳトランジスタ１５０が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層１２０が本発明の「ドリフト層」に対応し、第１ドリフト層２１が本発明の「第１ドリフト層」に対応し、第２ドリフト層２２が本発明の「第２ドリフト層」に対応している。その他の対応関係は第１実施形態と同じである。
【００５０】
（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果（１）、（２）と同様の効果を奏する。（１）また、第２ドリフト層２２が存在することにより、ドリフト領域２０の表面近傍の不純物濃度を高めることができるので、オン抵抗を低減することができる。
（２）また、第２ドリフト層２２が存在することにより、ＬＤＭＯＳトランジスタがオンしている時に、ドリフト層１２０の空乏層における実効電荷の極性が、ドレイン電圧Ｖｄｓ等の影響により反転することをさらに抑制することができ、ドレイン周辺でＫｉｒｋ効果が発生することをさらに抑制することができる。
【００５１】
（変形例）
第２実施形態においても、第１実施形態の変形例（１）〜（３）を適用してよい。このような場合であっても、第２実施形態の効果を奏する。
【００５２】
〔第３実施形態〕
本発明では、半導体基板のうちのドリフト層下にＰ型の埋め込み層が配置されていてもよい。第３実施形態では、ＬＤＭＯＳトランジスタがＰ型の埋め込み層を備える場合について説明する。
【００５３】
（構造）
図６（ａ）は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図である。また、図６（ｂ）は、図６（ａ）の破線で囲む部分を拡大して示した断面図である。なお、図６（ｂ）では、層間絶縁膜３３の図示を省略している。
図６（ａ）及び（ｂ）に示すように、この半導体装置３００は、例えば、Ｐ型のシリコン基板１と、このシリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ２５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ２５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ２５０に接続するコンタクト電極５５と、配線層５７と、保護膜６１と、を備える。
【００５４】
ＬＤＭＯＳトランジスタ２５０は、ゲート絶縁膜３と、ゲート電極５と、Ｎ型のソース７及びドレイン９と、フィールド酸化膜３１と、シリコン基板１のうちのＮ型のドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層２１と、シリコン基板１のうちのドリフト層２１が有する延出部２１Ａ上に配置されたＮ型の電界緩和層（Ｎ層）２５と
、シリコン基板１のうちのドリフト層２１下に配置されたＰ型の埋め込み層（Ｐ層）５１と、Ｐ型のボディ層５３と、Ｐ型のピックアップ層３５と、を備える。
【００５５】
Ｐ型の埋め込み層５１はＮ型のドリフト層２１下に配置され、その上側部分はドリフト層２１に接している。埋め込み層５１は、シリコン基板１よりもＰ型の不純物濃度が高い。
第３実施形態では、ＬＤＭＯＳトランジスタ２５０が本発明の「電界効果トランジスタ」に対応し、ドリフト層２１が本発明の「ドリフト層」に対応している。また、埋め込み層５１が本発明の「第２不純物拡散層」に対応している。その他の対応関係は第１実施形態と同じである。
【００５６】
（第３実施形態の効果）
本発明の第３実施形態は、第１実施形態の効果（１）、（２）と同様の効果を奏する。
また、Ｎ型のドリフト領域２０下にＰ型の埋め込み層５１が配置されており、ドリフト領域２０と埋め込み層５１との間にＰＮ接合が形成される。これにより、オフ状態のＬＤＭＯＳトランジスタにおいて、ドリフト領域２０を効率良く空乏化することができ、ソース７とシリコン基板１とを電気的に接続した状態でソース−ドレイン間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域２０を完全空乏化することが容易となる。従って、ドリフト領域２０の表面電界を緩和する（即ち、ＲＥＳＵＲＦ効果を得る）ことができ、オフ状態でのドレイン耐圧（即ち、ＯＦＦ−ＢＶｄｓｓ）を向上させることができる。
【００５７】
（変形例）
第３実施形態においても、第１実施形態の変形例（１）〜（３）を適用してよい。このような場合であっても、第２実施形態の効果を奏する。
また、本発明では、第２実施形態と第３実施形態とを組み合わせてもよい。例えば、第２実施形態で説明したＬＤＭＯＳトランジスタ２５０は、第３実施形態で説明したＰ型の埋め込み層５１を備えていてもよい。これにより、第２実施形態の効果と第３実施形態の効果の両方を奏する。
【００５８】
〔その他〕
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本発明の範囲に含まれる。
【符号の説明】
【００５９】
１  シリコン基板
３  ゲート絶縁膜
５  ゲート電極
７  ソース
９  ドレイン
１０  チャネル領域
１１  シリコン酸化膜
１２、１３  レジストパターン
２０、１２０  ドリフト領域
２１  （第１）ドリフト層
２１Ａ、１２０Ａ  延出部
２２  第２ドリフト層
２５  電界緩和層
３０  蓄積領域
３１  フィールド酸化膜
３３  層間絶縁膜
３５  ピックアップ層
５０  ＬＤＭＯＳトランジスタ
５１  埋め込み層
５３  ボディ層
５５  コンタクト電極
５７  配線層
６１  保護膜
１００、２００、３００  半導体装置
【図１】
2015023208.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2015023208.tif 000007
【図６】
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【図７】
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【図８】
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