(57)【要約】【課題】ＤＤＣ構造のトランジスタにバックバイアスを印加する場合に懸念されるラッチアップを効果的に抑制できる信頼性の高い半導体装置を提供する。【解決手段】半導体基板に設けられた第１のウェルと、半導体基板に、第１のウェルから分離して設けられた第２のウェルと、第１のウェル内に形成されたショットキーバリアダイオードと、第２のウェル内に形成され、ＰＮ接合部の不純物濃度がショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高く、ショットキーバリアダイオードに逆並列接続されたＰＮ接合ダイオードとを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１のウェルと、
前記半導体基板に、前記第１のウェルから分離して設けられた第２のウェルと、
前記第１のウェル内に形成されたショットキーバリアダイオードと、
前記第２のウェル内に形成され、ＰＮ接合部の不純物濃度が前記ショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高く、前記ショットキーバリアダイオードに逆並列接続された第１のＰＮ接合ダイオードと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ショットキーバリアダイオードと前記第１のＰＮ接合ダイオードとの逆並列接続体の一方の端子に接続され、電源電圧又は基準電圧が供給される第１の信号線と、
前記逆並列接続体の他方の端子に接続され、前記電源電圧及び前記基準電圧とは異なる電圧が供給される第２の信号線と
を更に有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体基板に、前記第１のウェル及び前記第２のウェルから分離して設けられた第３のウェルと、
前記第３のウェル内に形成された第１のトランジスタとを更に有し、
前記第２の信号線は、前記第３のウェルに接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記半導体基板は、表面部にエピタキシャル半導体層を有し、
前記第３のウェルは、前記エピタキシャル半導体層よりも深くに分布している
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至６のいずれか１項に記載の半導体装置において、
前記半導体基板は、表面部にエピタキシャル半導体層を有し、
前記第１のウェルは、前記エピタキシャル半導体層の表面から分布し、
前記第２のウェルは、前記エピタキシャル半導体層よりも深くに分布している
ことを特徴とする半導体装置。
【請求項６】
半導体基板に設けられた第１のウェルと、
前記半導体基板に、前記第１のウェルから分離して設けられた第２のウェルと、
前記第１のウェル内に形成されたショットキーバリアダイオードと、
前記第２のウェル内に形成されたトランジスタと、
前記ショットキーバリアダイオードの一方の端子に接続され、電源電圧又は基準電圧が供給される第１の信号線と、
前記ショットキーバリアダイオードの他方の端子及び前記第２のウェルに接続され、前記電源電圧及び前記基準電圧とは異なる電圧が供給される第２の信号線と
を有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体基板に、前記第１のウェル及び前記第２のウェルから分離して設けられた第３のウェルと、
前記第３のウェル内に形成され、ＰＮ接合部の不純物濃度が前記ショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高く、前記ショットキーバリアダイオードに逆並列接続されたＰＮ接合ダイオードとを更に有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。
【０００３】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、ＤＤＣトランジスタ（Deeply Depleted Channel transistor）と呼ばれるトランジスタ構造が提案されている。ＤＤＣトランジスタは、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成したものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６２−１７９１４２号公報
【特許文献２】特開平１０−３３５６７９号公報
【特許文献３】特開２０１２−１７４８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＤＣ構造のトランジスタは、不純物の統計的揺らぎによる閾値電圧ばらつきを抑制する効果が大きいが、ゲート長等に起因するチップ間揺らぎによる閾値電圧ばらつきを抑制することはできない。トランジスタを低電圧で動作させるためには、両方の閾値電圧ばらつきを抑制する必要があり、ＤＤＣ構造のトランジスタにバックバイアスを印加してチップ間揺らぎを補正することが有効であるが、ウェルに印加する電圧が電源電圧や基準電圧と異なることになる結果、電圧逆転などのノイズに起因するラッチアップ耐性が低下する。
【０００６】
本発明の目的は、ＤＤＣ構造のトランジスタにバックバイアスを印加する場合に懸念されるラッチアップを効果的に抑制できる信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板に設けられた第１のウェルと、前記半導体基板に、前記第１のウェルから分離して設けられた第２のウェルと、前記第１のウェル内に形成されたショットキーバリアダイオードと、前記第２のウェル内に形成され、ＰＮ接合部の不純物濃度が前記ショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高く、前記ショットキーバリアダイオードに逆並列接続された第１のＰＮ接合ダイオードとを有する半導体装置が提供される。
【０００８】
また、実施形態の他の観点によれば、半導体基板に設けられた第１のウェルと、前記半導体基板に、前記第１のウェルから分離して設けられた第２のウェルと、前記第１のウェル内に形成されたショットキーバリアダイオードと、前記第２のウェル内に形成されたトランジスタと、前記ショットキーバリアダイオードの一方の端子に接続され、電源電圧又は基準電圧が供給される第１の信号線と、前記ショットキーバリアダイオードの他方の端子及び前記第２のウェルに接続され、前記電源電圧及び前記基準電圧とは異なる電圧が供給される第２の信号線とを有する半導体装置が提供される。
【発明の効果】
【０００９】
開示の半導体装置によれば、ＤＤＣ構造のトランジスタを有する半導体装置のラッチアップ耐性を向上することができる。これにより、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図２】図２は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図３】図３は、ＤＤＣトランジスタの構造を示す概略断面図である。
【図４】図４は、第１実施形態による半導体装置の保護回路を示す回路図（その１）である。
【図５】図５は、第１実施形態による半導体装置の保護回路を示す回路図（その２）である。
【図６】図６は、第１実施形態による半導体装置の保護回路を示す回路図（その３）である。
【図７】図７は、第１実施形態による半導体装置の保護回路を示す回路図（その４）である。
【図８】図８は、第１実施形態による半導体装置の保護回路を示す概略断面図である。
【図９】図９は、低電圧トランジスタのウェル内にショットキーバリアダイオードを形成したときの不純物濃度分布を示すグラフである。
【図１０】図１０は、高電圧トランジスタのウェル内にショットキーバリアダイオードを形成したときの不純物濃度分布を示すグラフである。
【図１１】図１１は、高電圧トランジスタのウェル内にＰＮ接合ダイオードを形成したときの不純物濃度分布を示すグラフである。
【図１２】図１２は、低電圧トランジスタのウェル内にＰＮ接合ダイオードを形成したときの不純物濃度分布を示すグラフである。
【図１３】図１３は、ＰＮ接合ダイオード及びショットキーバリアダイオードの順方向Ｉ−Ｖ特性を示すグラフ（その１）である。
【図１４】図１４は、ショットキーバリアダイオードの逆方向Ｉ−Ｖ特性を示すグラフ（その１）である。
【図１５】図１５は、ＰＮ接合ダイオードの逆方向Ｉ−Ｖ特性を示すグラフ（その１）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２２】図２２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２３】図２３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２４】図２４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２５】図２５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２６】図２６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２７】図２７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２８】図２８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２９】図２９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図３０】図３０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図３１】図３１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図３２】図３２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図３３】図３３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図３４】図３４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図３５】図３５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図３６】図３６は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図３７】図３７は、ＰＮ接合ダイオード及びショットキーバリアダイオードの順方向Ｉ−Ｖ特性を示すグラフ（その２）である。
【図３８】図３８は、ショットキーバリアダイオードの逆方向Ｉ−Ｖ特性を示すグラフ（その２）である。
【図３９】図３９は、ＰＮ接合ダイオードの逆方向Ｉ−Ｖ特性を示すグラフ（その２）である。
【図４０】図４０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４１】図４１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４２】図４２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４３】図４３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図４４】図４４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図４５】図４５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図４６】図４６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図４７】図４７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図４８】図４８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図４９】図４９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図５０】図５０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図５１】図５１は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図５２】図５２は、第４実施形態による半導体装置の構造を示す概略断面図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至３４を用いて説明する。
【００１２】
図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３は、ＤＤＣトランジスタの構造を示す概略断面図である。図４乃至図７は、本実施形態による半導体装置の保護回路を示す回路図である。図８は、本実施形態による半導体装置の保護回路を示す概略断面図である。図９は、低電圧トランジスタのウェル内にショットキーバリアダイオード（ＳＢＤ）を形成したときの不純物濃度分布を示すグラフである。図１０は、高電圧トランジスタのウェル内にショットキーバリアダイオード（ＳＢＤ）を形成したときの不純物濃度分布を示すグラフである。図１１は、高電圧トランジスタのウェル内にＰＮ接合ダイオード（ＬＲＤ）を形成したときの不純物濃度分布を示すグラフである。図１２は、低電圧トランジスタのウェル内にＰＮ接合ダイオード（ＬＲＤ）を形成したときの不純物濃度分布を示すグラフである。図１３乃至図１５は、ＰＮ接合ダイオード（ＬＲＤ）及びショットキーバリアダイオード（ＳＢＤ）のＩ−Ｖ特性を示すグラフである。図１６乃至図３５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１３】
はじめに、本実施形態による半導体装置の構造について図１乃至図１２を用いて説明する。
【００１４】
Ｐ型のシリコン基板１０には、図１に示すように、ＤＤＣ−ＮＭＯＳトランジスタ領域２０と、ＤＤＣ−ＰＭＯＳトランジスタ領域２２と、高電圧ＮＭＯＳトランジスタ領域２４と、高電圧ＰＭＯＳトランジスタ領域２６とが設けられている。シリコン基板１０には、また、図２に示すように、ＬＲＤ領域２８と、ＳＢＤ領域３０とが設けられている。各領域には、シリコン基板１０内に埋め込まれた素子分離絶縁膜５６によって活性領域が画定されており、その活性領域に所定の素子が形成されている。
【００１５】
ＤＤＣ−ＮＭＯＳトランジスタ領域２０のシリコン基板１０内には、Ｐウェル３６と、Ｐウェル３６の底部に設けられた埋め込みＮウェル３４とが形成されている。Ｐウェル３６の周縁部には、Ｎウェル４２が形成されている。これにより、Ｐウェル３６は、埋め込みＮウェル３４とＮウェル４２とにより囲まれた二重ウェルとなっている。Ｐウェル３６内の表面部には、チャネル不純物層としてのＰ型不純物層３８が形成されている。本明細書では、Ｐウェル３６とＰ型不純物層３８とに別々の符号を付しているが、Ｐ型不純物層３８はＰウェル３６の一部でもあり、Ｐウェル３６とＰ型不純物層３８とを一括してＰウェル３６と呼ぶこともある。
【００１６】
Ｐ型不純物層３６上には、エピタキシャルシリコン層４６が形成されている。エピタキシャルシリコン層４６上には、ゲート絶縁膜７４が形成されている。ゲート絶縁膜７４上には、ゲート電極７６が形成されている。ゲート電極７６の両側のエピタキシャルシリコン層４６及びシリコン基板１０内には、Ｎ型ソース／ドレイン領域９６が形成されている。ゲート電極７６上及びＮ型ソース／ドレイン領域９６上には、金属シリサイド膜１０４が形成されている。
【００１７】
これらにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０には、ＤＤＣ−ＮＭＯＳトランジスタ１０６が形成されている。
【００１８】
ＤＤＣ−ＰＭＯＳトランジスタ領域２２のシリコン基板１０内には、Ｎウェル４２が形成されている。Ｎウェル４２の表面部には、チャネル不純物層としてのＮ型不純物層４４が形成されている。本明細書では、Ｎウェル４２とＮ型不純物層４４とに別々の符号を付しているが、Ｎ型不純物層４４はＮウェル４２の一部でもあり、Ｎウェル４２とＰ型不純物層４４とを一括してＮウェル４２と呼ぶこともある。
【００１９】
Ｎ型不純物層４４上には、エピタキシャルシリコン層４６が形成されている。エピタキシャルシリコン層４６上には、ゲート絶縁膜７４が形成されている。ゲート絶縁膜７４上には、ゲート電極７６が形成されている。ゲート電極７４の両側のエピタキシャルシリコン層４６及びシリコン基板１０内には、Ｐ型ソース／ドレイン領域９８が形成されている。ゲート電極７６上及びＰ型ソース／ドレイン領域９８上には、金属シリサイド膜１０４が形成されている。
【００２０】
これらにより、ＤＤＣ−ＰＭＯＳトランジスタ領域２２には、ＤＤＣ−ＰＭＯＳトランジスタ１０８が形成されている。
【００２１】
ＤＤＣ−ＮＭＯＳトランジスタ１０６及びＤＤＣ−ＰＭＯＳトランジスタ１０８は、図３に示すように、チャネル領域２０６に、高濃度の不純物層を含む閾値電圧制御層２０８と、閾値電圧制御層２０８上に形成されたノンドープのエピタキシャル層２１０とを有している。閾値電圧制御層２０８は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＰ型不純物層３８に該当し、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＮ型不純物層４４に該当する。また、エピタキシャル層２１０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６及びＤＤＣ−ＰＭＯＳトランジスタ１０８のエピタキシャルシリコン層４６に該当する。ＤＤＣトランジスタ（Deeply Depleted Channel transistor）と呼ばれるこのような構造のトランジスタは、不純物の統計的揺らぎによる閾値電圧ばらつきを抑制する効果が大きく、ロジック回路等に用いられる低電圧（例えば０．９Ｖ）動作の高速トランジスタ等に有用である。
【００２２】
ＤＤＣ−ＮＭＯＳトランジスタ１０６を二重ウェル内に形成しているのは、ＤＤＣ−ＮＭＯＳトランジスタ１０６に電源電圧及び基準電圧とは異なる電圧のバックバイアスを印加することを可能にするためである。
【００２３】
高電圧ＮＭＯＳトランジスタ領域２４のシリコン基板１０内には、Ｐウェル６０が形成されている。Ｐウェル６０の表面部には、Ｐ型不純物層６２が形成されている。なお、高電圧ＮＭＯＳトランジスタ領域２４のシリコン基板１０上にも、エピタキシャルシリコン層４６は形成されている。Ｐ型不純物層６２は、Ｐ型不純物層３８やＮ型不純物層４４とは異なり、シリコン基板１０上にエピタキシャルシリコン層４６が積層された基板の表面部に形成されている。また、本明細書では、Ｐウェル６０とＰ型不純物層６２とに別々の符号を付しているが、Ｐ型不純物層６２はＰウェル６０の一部でもあり、Ｐウェル６０とＰ型不純物層６２とを一括してＰウェル６０と呼ぶこともある。
【００２４】
Ｐ型不純物層６２が形成されたエピタキシャルシリコン層４６上には、ゲート絶縁膜７０が形成されている。ゲート絶縁膜７０上には、ゲート電極７６が形成されている。ゲート電極７６の両側のエピタキシャルシリコン層４６及びシリコン基板１０内には、Ｎ型ソース／ドレイン領域１００が形成されている。ゲート電極７６上及びＮ型ソース／ドレイン領域１００上には、金属シリサイド膜１０４が形成されている。
【００２５】
これらにより、高電圧ＮＭＯＳトランジスタ領域２４には、高電圧ＮＭＯＳトランジスタ１１０が形成されている。
【００２６】
高電圧ＰＭＯＳトランジスタ領域２６のシリコン基板１０内には、Ｎウェル６６が形成されている。Ｎウェル６６の表面部には、Ｎ型不純物層６８が形成されている。なお、高電圧ＰＭＯＳトランジスタ領域２６のシリコン基板１０上にも、エピタキシャルシリコン層４６は形成されている。Ｎ型不純物層６８は、Ｐ型不純物層６２と同様、シリコン基板１０上にエピタキシャルシリコン層４６が積層された基板の表面部に形成されている。本明細書では、Ｎウェル６６とＮ型不純物層６８とに別々の符号を付しているが、Ｎ型不純物層６８はＮウェル６６の一部でもあり、Ｎウェル６６とＮ型不純物層６８とを一括してＮウェル６６と呼ぶこともある。
【００２７】
Ｎ型不純物層６８が形成されたエピタキシャルシリコン層４６上には、ゲート絶縁膜７０が形成されている。ゲート絶縁膜７０上には、ゲート電極７６が形成されている。ゲート電極７６の両側のエピタキシャルシリコン層４６及びシリコン基板１０内には、Ｐ型ソース／ドレイン領域１０２が形成されている。ゲート電極７６上及びＮ型ソース／ドレイン領域１０２上には、金属シリサイド膜１０４が形成されている。
【００２８】
これらにより、高電圧ＮＭＯＳトランジスタ領域２６には、高電圧ＰＭＯＳトランジスタ１１２が形成されている。
【００２９】
高電圧ＮＭＯＳトランジスタ１１０及び高電圧ＰＭＯＳトランジスタ１１２は、３．３Ｖ Ｉ／Ｏ等、ＤＤＣトランジスタの駆動電圧よりも高電圧の印加される回路部分に使用されるトランジスタである。この目的のもと、高電圧トランジスタのゲート絶縁膜７０は、ＤＤＣトランジスタのゲート絶縁膜７４よりも厚くなっている。
【００３０】
ＬＲＤ領域２８のシリコン基板１０内には、Ｐウェル３６と、Ｐウェル３６の底部に設けられた埋め込みＮウェル３４とが形成されている。Ｐウェル３６の周縁部には、Ｎウェル４２が形成されている。これにより、Ｐウェル３６は、埋め込みＮウェル３４及びＮウェル４２により囲まれた二重ウェルとなっている。Ｐウェル３６は、ＤＤＣ−ＮＭＯＳトランジスタ領域２０のＰウェル３６と同時に形成されるものである。
【００３１】
ＬＲＤ領域２８のＰウェル３６内には、素子分離絶縁膜５６により、アノード領域からの電極引き出し部となる活性領域（図面において左側）と、カソード領域からの電極引き出し部となる活性領域（図面において右側）とが画定されている。アノード領域からの電極引き出し部となる活性領域には、Ｐウェル３６へのコンタクト層としてのＰ型不純物層９４が形成されている。カソード領域からの電極引き出し部となる活性領域には、カソード領域としてのＮ型不純物層９０が形成されている。
【００３２】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【００３３】
Ｎ型不純物層９０上及びＰ型不純物層９４上には、金属シリサイド膜１０４が形成されている。
【００３４】
これにより、ＬＲＤ領域２８には、Ｐウェル３６とＮ型不純物層９０との間のＰＮ接合よりなる低抵抗ダイオード（ＬＲＤ：Low Resistance Diode）１１４が形成されている。
【００３５】
ＳＢＤ領域３０のシリコン基板１０内には、Ｎウェル６６が形成されている。Ｎウェル６６は、高電圧ＰＭＯＳトランジスタのＮウェル６６と同時に形成されるものである。このため、Ｎウェル６６は、高電圧ＰＭＯＳトランジスタのＮウェル６６と同様、その表面部にＮ型不純物層６８を有している。
【００３６】
ＳＢＤ領域３０のＮウェル６６内には、素子分離絶縁膜５６により、アノード領域からの電極引き出し部となる活性領域（図面において右側）と、カソード領域からの電極引き出し部となる活性領域（図面において左側）とが画定されている。アノード領域からの電極引き出し部となる活性領域の表面周縁部には、ガードリングとしてのＰ型不純物層９４が形成されている。カソード領域からの電極引き出し部となる活性領域の表面部には、Ｎウェル６６へのコンタクト層としてのＮ型不純物層９０が形成されている。
【００３７】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【００３８】
Ｎ型不純物層９０上及びＮ型不純物層６８上には、金属シリサイド膜１０４が形成されている。
【００３９】
これによりＳＢＤ領域３０には、Ｎ型不純物層６８と金属シリサイド膜１０４との間のショットキー接合により、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）１１６が形成されている。
【００４０】
これらトランジスタ及びダイオードが形成されたシリコン基板１０上には、層間絶縁膜１１８が形成されている。層間絶縁膜１１８には、トランジスタ及びダイオードの各端子に接続されたコンタクトプラグ１２０が埋め込まれている。コンタクトプラグ１２０には、配線１２２が接続されている。
【００４１】
このように、本実施形態による半導体装置は、ＤＤＣ構造の低電圧トランジスタ、高電圧トランジスタ、ＰＮ接合ダイオード（ＬＲＤ１１４）、ショットキーバリアダイオード（ＳＢＤ１１６）を有し、これらが同一のシリコン基板１０上に搭載されたものである。
【００４２】
ＬＲＤ１１４及びＳＢＤ１１６は、半導体装置の保護回路を形成する回路要素であり、例えば図４に示すように、ＶＤＤ線とＶＮＷ線との間及びＶＳＳ線とＶＰＷ線との間に逆向きに並列に接続（逆並列接続）される。ここで、ＶＤＤ線は、電源電圧線である。ＶＳＳ線は、基準電圧線である。ＶＮＷ線は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＮウェル４２に接続された電圧線であり、ＤＤＣ−ＰＭＯＳトランジスタ１０８に電源電圧及び基準電圧とは異なる電圧のバックバイアスを印加するためのものである。ＶＰＷ線は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＰウェル３６に接続された電圧線であり、ＤＤＣ−ＮＭＯＳトランジスタ１０６に電源電圧及び基準電圧とは異なる電圧のバックバイアスを印加するためのものである。
【００４３】
ＳＢＤ１１６は、ラッチアップ防止用のダイオードである。ＤＤＣ構造のトランジスタは、不純物の統計的揺らぎによる閾値電圧ばらつきを抑制する効果が大きいが、チップ間の閾値電圧ばらつきを抑制することはできない。ＤＤＣ構造のトランジスタにバックバイアスを印加することにより、チップ間の閾値電圧ばらつきも抑制することができるが、ウェルに印加する電圧が電源電圧や基準電圧と異なることになる結果、電圧逆転などのノイズに起因するラッチアップ耐性が低下する。ＶＤＤ線とＶＮＷ線との間及びＶＳＳ線とＶＰＷ線との間にＳＢＤ１１６を設けることで、ラッチアップ耐性を向上しつつ、ＤＤＣ構造のトランジスタの消費電力を低減することができる。
【００４４】
ＬＲＤ１１４は、サージ保護用のダイオードであり、逆向きに並列に接続された２つのＬＲＤ１１４により、双方向ダイオードを形成している。
【００４５】
図５乃至図７は、ＬＲＤ１１４及びＳＢＤ１１６により形成する保護回路の他の例である。図５の保護回路は、図４の保護回路において、ＳＢＤ１１６と同方向に接続されたＬＲＤ１１４を、ＳＢＤ１１６で兼用したものである。ＳＢＤ１１６がラッチアップ防止用のダイオードとして機能し、ＬＲＤ１１４及びＳＢＤ１１６の並列接続体がサージ保護用の双方向ダイオードとして機能する。
【００４６】
図６の保護回路は、図４の保護回路において、ＳＢＤ１１６と逆向きに接続されたＬＲＤ１１４を２段構成としたものである。また、図７の保護回路は、図５の保護回路において、ＳＢＤ１１６と逆向きに接続されたＬＲＤ１１４を２段構成としたものである。ＶＮＷ線やＶＰＷ線の電圧によっては、１段のＬＲＤ１１４では、ＶＮＷからＶＤＤへ或いはＶＳＳからＶＰＷへ定常電流が流れることがある。例えば、ＶＰＷが−０．６Ｖの場合を想定すると、ＶＳＳとＶＰＷとの間にＬＲＤ１１４の閾値電圧を超える電圧が印加され、ＶＳＳからＶＰＷ方向へ定常電流が流れてしまう。ＬＲＤ１１４を２段にすることで、定常電流が流れるのを抑制することができる。
【００４７】
いずれの場合にも、個々のダイオードは、互いに電気的に分離された別々のウェル内に配置する。例えば、シリコン基板１０がＰ型の場合、それぞれのダイオードを、Ｎウェル内、或いは、Ｎウェル内に配置されたＰウェル内に形成する。
【００４８】
なお、ＳＢＤ１１６は、必ずしもＶＤＤ線とＶＮＷ線との間及びＶＳＳ線とＶＰＷ線との間の双方に設ける必要はない。いずれか一方、例えば、ＶＳＳ線とＶＰＷ線との間の保護回路にのみＳＢＤ１１６を用いるようにしてもよい。
【００４９】
図７に示す保護回路は、各ダイオードを、例えば図８に示すように結線することにより実現できる。
【００５０】
なお、ラッチアップ防止用のショットキーバリアダイオードは、ディスクリート品として製造し、半導体チップが実装される回路基板上に別途実装することがある。しかしながら、この場合、部品点数が増加することとなりコストアップに繋がる。また、回路基板上にショットキーバリアダイオードを実装しているにもかかわらず、ラッチアップが生じることがあった。これについて本願発明者等が鋭意検討を行ったところ、半導体チップの接触不良が原因であることが明らかとなった。半導体チップの動作テストは、回路基板上に形成されたソケットに半導体チップを差し込んだ状態で行われるが、ソケットと半導体チップとの間に接触不良があると、たとえショットキーバリアダイオードが実装されていても、ラッチアップが生じることがある。
【００５１】
ショットキーバリアダイオードを外付け部品として用意した場合の上記課題は、本実施形態による半導体装置のように、ショットキーバリアダイオードを半導体チップ内に組み込むことで、解決することができる。
【００５２】
本実施形態による半導体装置では、前述のように、ＳＢＤ１１６を、高電圧ＰＭＯＳトランジスタ用のＮウェル６６内に形成している。この理由について、以下に説明する。
【００５３】
ＳＢＤ１１６は、リーク電流低減の観点から、比較的不純物濃度の低い半導体と、金属（金属シリサイド）とのショットキー接合により形成することが望ましい。一例としては、ウェルを構成する不純物層と金属との接合を用いることが考えられる。本実施形態による半導体装置では、低電圧（ＤＤＣ）トランジスタのウェル（Ｎウェル４２）と、高電圧トランジスタのウェル（Ｎウェル６６）とがあり、いずれかのウェルと金属との接合によってＳＢＤ１１６を形成することが考えられる。
【００５４】
図９は、Ｎウェル４２を構成するＮ型不純物の深さ方向分布をＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析）法により測定した結果を示すグラフである。
【００５５】
ＳＢＤ１１６をＮウェル４２内に形成した場合、図９に示すように、金属／半導体界面の直下には高濃度のＮ型不純物層４４が形成されている。このため、空乏層は半導体層側に広がりにくく、ショットキー接合部の電界が強くなり、逆方向に電圧を印加したときのリーク電流が大きくなる。
【００５６】
図１０は、Ｎウェル６６を構成するＮ型不純物の深さ方向分布をＳＩＭＳ法により測定した結果を示すグラフである。
【００５７】
ＳＢＤ１１６をＮウェル６６内に形成した場合、図１０に示すように、金属／半導体界面（ショットキー接合部）は、１×１０１７ｃｍ−２程度の比較的低濃度の領域に形成される。このため、空乏層は半導体層側に広がりやすく、ショットキー接合部における電界強度を弱め、逆方向に電圧を印加したときのリーク電流を抑制することができる。
【００５８】
これらのことから、ＳＢＤ１１６は、低電圧トランジスタ用のウェル（Ｎウェル４２）内に形成するよりも、高電圧トランジスタ用のウェル（Ｎウェル６６）内に形成することが望ましい。
【００５９】
一方、本実施形態による半導体装置では、ＬＲＤ１１４を、低電圧ＰＭＯＳトランジスタ用のＰウェル３６内に形成している。この理由について、以下に説明する。
【００６０】
ＬＲＤ１１４は、サージ保護素子としての機能面から、順方向電流の立ち上がり電圧が低いことが望ましく、かかる観点から比較的高濃度の半導体同士のＰＮ接合により形成することが望ましい。一例としては、ウェルを構成する不純物層とソース／ドレイン領域を構成する高濃度の不純物層との間のＰＮ接合を用いることが考えられる。本実施形態による半導体装置では、低電圧（ＤＤＣ）トランジスタのウェル（Ｐウェル３６）と、高電圧トランジスタのウェル（Ｐウェル６０）とがあり、いずれかのウェルとソース／ドレイン領域（Ｎ型不純物層９０）との接合によってＬＲＤ１１４を形成することが考えられる。
【００６１】
図１１は、Ｐウェル６０を構成するＰ型不純物及びＮ型不純物層９０の深さ方向分布をＳＩＭＳ法により測定した結果を示すグラフである。
【００６２】
ＬＲＤ１１４をＰウェル６０内に形成した場合、図１１に示すように、ＰＮ接合部は１×１０１７ｃｍ−２程度の比較的低濃度の領域に形成される。このため、逆方向電流の立ち上がり電圧が高くなり、サージ保護素子の機能として不向きである。
【００６３】
図１２は、Ｐウェル３６を構成するＰ型不純物及びＮ型不純物層９０の深さ方向分布をＳＩＭＳ法により測定した結果を示すグラフである。
【００６４】
ＬＲＤ１１４をＰウェル３６内に形成した場合、図１２に示すように、ＰＮ接合部は１×１０１８ｃｍ−２を超える比較的高濃度の領域に形成される。このため、逆方向電流の立ち上がり電圧を低減することができる。
【００６５】
これらのことから、ＬＲＤ１１４は、高電圧トランジスタ用のウェル（Ｐウェル６０）内に形成するよりも、低電圧トランジスタ用のウェル（Ｐウェル３６）内に形成することが望ましい。
【００６６】
図１３は、ＳＢＤ１１６の順方向特性をＮウェル４２，６６内に形成したＰ＋−Ｎジャンクションの順方向特性と比較したものである。図中、実線は、高電圧トランジスタ用のＮウェル６６内に形成したＳＢＤ（ＳＢＤ  ｉｎ ＨＶ−ＮＷ）の場合である。一点鎖線は、低電圧トランジスタ用のＮウェル４２内に形成したＳＢＤ（ＳＢＤ ｉｎ ＬＶ−ＮＷ）の場合である。点線は、低電圧トランジスタ用のＮウェル４２内に形成したＰ＋−Ｎジャンクション（Ｐ＋−Ｎ ｉｎ ＬＶ−ＮＷ）の場合である。二点鎖線は、高電圧トランジスタ用のＮウェル６６内に形成したＰ＋−Ｎジャンクション（Ｐ＋−Ｎ ｉｎ ＨＶ−ＮＷ）である。電流及び電圧の値は、絶対値で示す。
【００６７】
図１３に示すように、ＳＢＤの順方向特性は、いずれのＮウェル内に形成しても、Ｐ＋−Ｎジャンクションの順方向特性よりも低い電圧でオンするため、ノイズ等によってＰ＋−Ｎジャンクションに順方向電流が流れてラッチアップを起こす前にノイズ等による電荷を放出することができ、ラッチアップを防止できることが判る。
【００６８】
図１４は、ＳＢＤ１１６の逆方向特性を比較したものである。図中、実線は、高電圧トランジスタ用のＮウェル内に形成したＳＢＤ（ＳＢＤ  ｉｎ ＨＶ−ＮＷ）の場合である。一点鎖線は、低電圧トランジスタ用のＮウェル内に形成したＳＢＤ（ＳＢＤ ｉｎ ＬＶ−ＮＷ）の場合である。電流及び電圧の値は、絶対値で示す。
【００６９】
図１４に示すように、低電圧トランジスタ用のＮウェル４２内に形成したＳＢＤ１１６では、高電圧トランジスタ用のＮウェル６６内に形成したＳＢＤ１１６と比較して、逆方向リーク電流が非常に多くなっている。
【００７０】
これらの結果から、ＳＢＤ１１６をＮウェル６６内に形成することにより、低い順方向電圧でオンし逆方向電流が小さいという、ラッチアップ防止用のショットキーバリアダイオードに好適な電気特性が得られることを検証できた。
【００７１】
図１５は、ＬＲＤ１１４の逆方向特性を比較したものである。図中、点線は、低電圧トランジスタ用のＰウェル内に形成したＬＲＤ（ＬＲＤ ｉｎ ＬＶ−ＰＷ）の場合である。二点鎖線は、高電圧トランジスタ用のＰウェル内に形成したＬＲＤ（ＬＲＤ ｉｎ ＨＶ−ＰＷ）の場合である。電流及び電圧の値は、絶対値で示す。
【００７２】
ＬＲＤ１１４は、図１５に示すように、Ｐウェル６８内に形成した場合は逆方向電流の電圧依存が非常に小さく、非常に高い電圧が印加されても電流がながないため、高いサージ電圧が印加されても、これを放電できない。一方、Ｐウェル３６内に形成した場合は、逆方向電流は電圧に大きく依存し、ブレークダウン電圧も低くなっており、高いサージ電圧が印加された場合には、これを速やかに放電することができる。
【００７３】
これらの結果から、ＬＲＤ１１４をＰウェル３６内に形成することにより、順方向電流の立ち上がり電圧が低いという、サージ保護素子用のＰＮ接合ダイオードに好適な電気特性が得られることを検証できた。
【００７４】
次に、本実施形態による半導体装置の製造方法について図１６乃至図３５を用いて説明する。なお、図１６乃至図３５では、ＬＲＤ１１４については、ＬＲＤ領域２８のうちＰＮ接合部分（図２において右側の活性領域部分）のみを示している。また、ＳＢＤ１１６については、ＳＢＤ領域３０のうちショットキー接合部分（図２において右側の活性領域部分）のみを示している。
【００７５】
まず、Ｐ型のシリコン基板１０上に、フォトリソグラフィにより、マスクアライメント用のマークとなる溝１６を形成する領域に開口部１４を有するフォトレジスト膜１２を形成する。開口部１４は、シリコン基板１０の製品形成領域外、例えばスクライブ領域に形成される。
【００７６】
次いで、フォトレジスト膜１２をマスクとしてシリコン基板１０をエッチングし、開口部１４内のシリコン基板１２に、溝１６を形成する（図１６）。
【００７７】
本実施形態による半導体装置の製造方法では、素子分離絶縁膜５６の形成前に、一部のウェルやチャネル不純物層を形成する。溝１６は、素子分離絶縁膜５６の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。
【００７８】
次いで、例えばアッシングにより、フォトレジスト膜１２を除去する。
【００７９】
次いで、シリコン基板１０上に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１８を形成する（図１７）。
【００８０】
次いで、フォトリソグラフィにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０及びＬＲＤ領域２８を露出し、他の領域を覆うフォトレジスト膜３２を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。
【００８１】
次いで、フォトレジスト膜３２をマスクとしてイオン注入を行い、ＤＤＣ−ＮＭＯＳトランジスタ領域２０及びＬＲＤ領域２８に、埋め込みＮウェル３４と、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図１８）。
【００８２】
埋め込みＮウェル３４は、例えば、燐イオン（Ｐ＋）を、加速エネルギー７００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。Ｐウェル３６は、例えば、硼素イオン（Ｂ＋）を、加速エネルギー１３５ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。
【００８３】
Ｐ型不純物層３８は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー３０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、炭素イオン（Ｃ＋）を、加速エネルギー５ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、硼素イオンを、加速エネルギー１０ｋｅＶ、ドーズ量１．８×１０１３ｃｍ−２の条件で、弗化硼素イオン（ＢＦ２＋）を、加速エネルギー２５ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件及び加速エネルギー１０ｋｅＶ、ドーズ量２．３×１０１２ｃｍ−２の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板１０を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板１０を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及びボロンよりも先にイオン注入する。Ｐウェル３６は、Ｐ型不純物層３８よりも先に形成することが望ましい。
【００８４】
次いで、例えばアッシングにより、フォトレジスト膜３２を除去する。
【００８５】
次いで、フォトリソグラフィにより、ＤＤＣ−ＰＭＯＳトランジスタ領域２２と、ＤＤＣ−ＮＭＯＳトランジスタ領域２０及びＬＲＤ領域２８のＰウェル３６の周囲の領域とを露出し、他の領域を覆うフォトレジスト膜４０を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。
【００８６】
次いで、フォトレジスト膜４０をマスクとしてイオン注入を行い、ＤＤＣ−ＰＭＯＳトランジスタ領域２２及びＰウェル３６の周囲の領域に、Ｎウェル４２と、Ｎ型不純物層４４とを形成する（図１９）。
【００８７】
Ｎウェル４２は、例えば、燐イオンを、加速エネルギー３３０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入し、アンチモンイオン（Ｓｂ＋）を、加速エネルギー８０ｋｅＶ、ドーズ量１．２×１０１３ｃｍ−２の条件及び加速エネルギー１３０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
【００８８】
Ｎ型不純物層４４は、例えば、アンチモンイオンを、加速エネルギー２０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
【００８９】
なお、これによりＰウェル３６は、Ｎウェル４２と埋め込みＮウェル３４とにより囲まれた二重ウェルとなる。Ｐウェル３６の周囲を囲うＮウェルは、後述するＮウェル６６でもよい。
【００９０】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。
【００９１】
なお、ここでは２種類のＤＤＣトランジスタを形成する場合を示すが、閾値電圧の異なるＤＤＣトランジスタや動作電圧の異なるＤＤＣトランジスタを更に形成する場合には、同様のプロセスを繰り返し、或いは、閾値電圧制御用のイオン注入のみを追加して、所定のウェル及びチャネル領域となる不純物層を形成する。
【００９２】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、温度６００℃、時間１５０秒の熱処理を行う。
【００９３】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１８を除去する。
【００９４】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚２５ｎｍのノンドープのシリコン層（エピタキシャルシリコン層）４６をエピタキシャル成長する（図２０）。
【００９５】
次いで、例えばＩＳＳＧ（in-situ steam generation）酸化法により、減圧下でエピタキシャルシリコン層４６の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜４８を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。
【００９６】
次いで、シリコン酸化膜４８上に、例えば減圧ＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜５０を堆積する。処理条件は、例えば、温度を７００℃、時間を１５０分間とする。
【００９７】
次いで、シリコン窒化膜５０上に、フォトリソグラフィにより、素子分離領域を露出するフォトレジスト膜５２を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。
【００９８】
次いで、ドライエッチングにより、フォトレジスト膜５２をマスクとして、シリコン窒化膜５０、シリコン酸化膜４８、エピタキシャルシリコン層４６及びシリコン基板１０を異方性エッチングする。これにより、シリコン基板１０及びエピタキシャルシリコン層４６の素子分離領域に、素子分離溝５４を形成する（図２１）。
【００９９】
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
【０１００】
次いで、エピタキシャルシリコン層４６及びシリコン基板１０の表面を熱酸化し、素子分離溝５４の内壁に、ライナー膜として、例えば膜厚１０ｎｍのシリコン酸化膜を形成する。酸化温度は、例えば６５０℃とする。
【０１０１】
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚４７５ｎｍのシリコン酸化膜を堆積し、素子分離溝５４をシリコン酸化膜によって埋め込む。
【０１０２】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜５０上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝５４に埋め込まれたシリコン酸化膜により、素子分離絶縁膜５６を形成する（図２２）。
【０１０３】
次いで、シリコン窒化膜５０をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜５６を、例えば５０ｎｍ程度エッチングする。このエッチングは、半導体装置が完成した状態において、エピタキシャルシリコン層４６の表面の高さと素子分離絶縁膜５６の表面の高さとが同程度になるように調整するためのものである。
【０１０４】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜４０を除去する（図２３）。
【０１０５】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ領域２４を露出し、他の領域を覆うフォトレジスト膜５８を形成する。
【０１０６】
次いで、フォトレジスト膜５８をマスクとしてイオン注入を行い、高電圧ＮＭＯＳトランジスタ領域２４に、Ｐウェル６０及びＰ型不純物層６２を形成する（図２４）。
【０１０７】
Ｐウェル６０は、例えば、硼素イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。
【０１０８】
Ｐ型不純物層６２は、例えば、弗化硼素イオンを、加速エネルギー５ｋｅＶ、ドーズ量３．２×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
【０１０９】
次いで、例えばアッシングにより、フォトレジスト膜５８を除去する。
【０１１０】
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ領域２６及びＳＢＤ領域３０を露出するフォトレジスト膜６４を形成する。
【０１１１】
次いで、フォトレジスト膜６４をマスクとしてイオン注入を行い、高電圧ＰＭＯＳトランジスタ領域２６及びＳＢＤ領域３０に、Ｎウェル６６及びＮ型不純物層６８を形成する（図２５）。
【０１１２】
Ｎウェル６６は、例えば、燐イオンを、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。
【０１１３】
Ｎ型不純物層６８は、例えば、砒素（Ａｓ＋）イオンを、加速エネルギー１００ｋｅＶ、ドーズ量１．２×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
【０１１４】
次いで、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１１５】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜４８を除去する。
【０１１６】
次いで、エピタキシャルシリコン層４６の表面をウェット雰囲気中で熱酸化し、エピタキシャルシリコン層４６の表面上に、例えば膜厚７ｎｍのシリコン酸化膜７０ａを形成する（図２６）。シリコン酸化膜７０ａは、例えば、温度を７５０℃、時間を５２分として、成膜を行う。
【０１１７】
次いで、フォトリソグラフィにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、ＬＲＤ領域２８及びＳＢＤ領域３０を露出し、他の領域を覆うフォトレジスト膜７２を形成する。
【０１１８】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜７２をマスクとしてシリコン酸化膜７０ａをエッチングする。これにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、ＬＲＤ領域２８及びＳＢＤ領域３０のシリコン酸化膜７０ａを除去する（図２７）。
【０１１９】
次いで、例えばアッシングにより、フォトレジスト膜７２を除去する。
【０１２０】
次いで、例えばＩＳＳＧ法により、減圧下で、例えば、温度８１０℃、８秒間のウェット酸化を行う。また、ＮＯ雰囲気中で、例えば、温度８７０℃、１３秒間の熱処理を行う。これにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、ＬＲＤ領域２８及びＳＢＤ領域３０に、例えば膜厚２ｎｍのシリコン酸化膜７４ａを形成するとともに、シリコン酸化膜７０ａを追加酸化する。
【０１２１】
これにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０及びＤＤＣ−ＰＭＯＳトランジスタ領域２２には、シリコン酸化膜７４ａよりなるゲート絶縁膜７４が形成される。また、高電圧ＮＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ領域２６には、シリコン酸化膜７０ａが追加酸化されたシリコン酸化膜よりなるゲート絶縁膜７０が形成される（図２８）。
【０１２２】
次いで、全面に、例えば減圧ＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を６０５℃とする。
【０１２３】
次いで、フォトリソグラフィ及びドライエッチングにより、このポリシリコン膜をパターニングする。これにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、高電圧ＮＭＯＳトランジスタ領域２４、高電圧ＰＭＯＳトランジスタ領域２６に、それぞれゲート電極７６を形成する（図２９）。
【０１２４】
次いで、フォトリソグラフィ及びイオン注入により、ＤＤＣ−ＮＭＯＳトランジスタ領域２０に、エクステンション領域となるＮ型不純物層７８を形成する。Ｎ型不純物層７８は、例えば、砒素イオンを、加速エネルギー１．５ｋｅＶ、ドーズ量９．０×１０１４ｃｍ−２の条件でイオン注入することにより形成する。
【０１２５】
また、フォトリソグラフィ及びイオン注入により、ＤＤＣ−ＰＭＯＳトランジスタ領域２２に、エクステンション領域となるＰ型不純物層８０を形成する。Ｐ型不純物層８０は、例えば、硼素イオンを、加速エネルギー０．５ｋｅＶ、ドーズ量３．２×１０１４ｃｍ−２の条件でイオン注入することにより形成する。
【０１２６】
また、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ領域２４に、ＬＤＤ領域となるＮ型不純物層８２を形成する。Ｎ型不純物層８２は、例えば、燐イオンを、加速エネルギー３５ｋｅＶ、ドーズ量１．０×１０３ｃｍ−２の条件でイオン注入することにより形成する。
【０１２７】
また、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ領域２６に、ＬＤＤ領域となるＰ型不純物層８４を形成する（図３０）。Ｐ型不純物層８４は、例えば、硼素イオンを、加速エネルギー０．５ｋｅＶ、ドーズ量１．８×１０１４ｃｍ−２の条件でイオン注入することにより形成する。
【０１２８】
次いで、例えば減圧ＣＶＤ法により、例えば膜厚７４ｎｍのシリコン酸化膜を堆積する。成長温度は、例えば５２０℃とする。
【０１２９】
次いで、このシリコン酸化膜を異方性エッチングし、ゲート電極７６の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜８６を形成する（図３１）。
【０１３０】
次いで、フォトリソグラフィにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、高電圧ＮＭＯＳトランジスタ領域２４、ＬＲＤ１１４のカソード領域及びＳＢＤ１１６のウェルコンタクト領域を露出し、他の領域を覆うフォトレジスト膜８８を形成する。ＬＲＤ１１４のカソード領域とは、図２において右側の活性領域である。ＳＢＤ１１６のウェルコンタクト領域とは、図２において左側の活性領域である。
【０１３１】
次いで、フォトレジスト膜８８、ゲート電極７６及び側壁絶縁膜８６をマスクとしてイオン注入を行う。これにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、高電圧ＮＭＯＳトランジスタ領域２４、ＬＲＤ１１４のカソード領域及びＳＢＤ１１６のウェルコンタクト領域に、Ｎ型不純物層９０を形成する（図３２）。Ｎ型不純物層９０は、例えば、燐イオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２の条件でイオン注入することにより形成する。
【０１３２】
ＤＤＣ−ＮＭＯＳトランジスタ領域２０及び高電圧ＮＭＯＳトランジスタ領域２４のＮ型不純物層９０は、ソース／ドレイン領域の高濃度部分となる。ＬＲＤ領域２８のＮ型不純物層９０は、ＬＲＤのカソード領域となる。ＳＢＤ領域３０のＮ型不純物層９０は、ＳＢＤのウェルコンタクト層となる（図２参照）。
【０１３３】
次いで、例えばアッシングにより、フォトレジスト膜８８を除去する。
【０１３４】
次いで、フォトリソグラフィにより、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、高電圧ＰＭＯＳトランジスタ領域２６、ＬＲＤ１１４のウェルコンタクト領域及びＳＢＤ領域３０の周縁部を露出し、他の領域を覆うフォトレジスト膜９２を形成する。ＬＲＤ１１４のウェルコンタクト領域とは、図２において左側の活性領域である。
【０１３５】
次いで、フォトレジスト膜９２、ゲート電極７６及び側壁絶縁膜８６をマスクとしてイオン注入する。これにより、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、高電圧ＰＭＯＳトランジスタ領域２６、ＬＲＤ１１４のウェルコンタクト領域及びＳＢＤ領域３０に、Ｐ型不純物層９４を形成する（図３３）。Ｐ型不純物層９４は、例えば、硼素イオンを、加速エネルギー４ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【０１３６】
ＤＤＣ−ＰＭＯＳトランジスタ領域２２及び高電圧ＰＭＯＳトランジスタ領域２６のＰ型不純物層９４は、ソース／ドレイン領域の高濃度部分となる。ＬＲＤ領域２８のＰ型不純物層９４は、ＬＲＤのウェルコンタクト層となる（図２参照）。ＳＢＤ領域３０のＰ型不純物層９４は、ＳＢＤのガードリングとなる。
【０１３７】
次いで、例えばアッシングにより、フォトレジスト膜９２を除去する。
【０１３８】
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化並びにゲート電極７６中の拡散を行う。
【０１３９】
この熱処理により、ＤＤＣ−ＮＭＯＳトランジスタ領域２０には、Ｎ型不純物層７８，９０よりなるＮ型ソース／ドレイン領域９６が形成される。また、ＤＤＣ−ＰＭＯＳトランジスタ領域２２には、Ｐ型不純物層８０，９４よりなるＰ型ソース／ドレイン領域９８が形成される。また、高電圧ＮＭＯＳトランジスタ領域２４には、Ｎ型不純物層８２，９０よりなるＮ型ソース／ドレイン領域１００が形成される。また、高電圧ＰＭＯＳトランジスタ領域には、Ｐ型不純物層８４，９４よりなるＰ型ソース／ドレイン領域１０２が形成される。
【０１４０】
次いで、ゲート電極７６上、Ｎ型ソース／ドレイン領域９６，１００上、Ｐ型ソース／ドレイン領域９８，１００上、ＬＲＤ領域２８のＮ型不純物層９０上、及びＳＢＤ領域のＮ型不純物層６８上に、金属シリサイド膜１０４を選択的に形成する（図３４）。
【０１４１】
例えば、表面のシリコン酸化膜を除去し、膜厚３．８ｎｍのコバルト膜と膜厚３ｎｍのＴｉＮ膜とを堆積し、窒素雰囲気中で５２０℃、３０分の熱処理を行い、ＴｉＮ膜及び未反応のコバルト膜を除去した後、窒素雰囲気中で７００℃３０分の熱処理を行う。こうして、いわゆるサリサイドプロセスにより、例えば膜厚１５．５ｎｍのコバルトシリサイド膜よりなる金属シリサイド膜１０４を形成する。
【０１４２】
こうして、ＤＤＣ−ＮＭＯＳトランジスタ領域２０に、ＤＤＣ−ＮＭＯＳトランジスタ１０６を形成する。また、ＤＤＣ−ＰＭＯＳトランジスタ領域２２に、ＤＤＣ−ＰＭＯＳトランジスタ１０８を形成する。また、高電圧ＮＭＯＳトランジスタ領域２４に、高電圧ＮＭＯＳトランジスタ１１０を形成する。また、高電圧ＰＭＯＳトランジスタ領域２６にう、高電圧ＰＭＯＳトランジスタ１１２を形成する。また、ＬＲＤ領域２８に、ＬＤＲ１１４を形成する。また、ＳＢＤ領域３０に、ＳＢＤ１１６を形成する。
【０１４３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。
【０１４４】
次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。
【０１４５】
これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜１１８を形成する。
【０１４６】
次いで、例えばＣＭＰ法により、層間絶縁膜１１８の表面を研磨し、平坦化する。
【０１４７】
次いで、層間絶縁膜１１８に埋め込まれたコンタクトプラグ１２０、コンタクトプラグ１２０に接続された配線１２２等を形成する（図３５）。
【０１４８】
この後、所望のバックエンドプロセスを行い、本実施形態による半導体装置を完成する。
【０１４９】
このように、本実施形態によれば、ラッチアップ防止用のショットキーバリアダイオードを半導体チップ内に実装するので、ＤＤＣトランジスタにバックバイアスを印加したときにもラッチアップを効果的に防止することができる。これにより、半導体装置の信頼性を高めることができる。
【０１５０】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図３６乃至図５０を用いて説明する。図１乃至図３５に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１５１】
図３６は、本実施形態による半導体装置の構造を示す概略断面図である。図３７乃至図３９は、ＰＮ接合ダイオード及びショットキーバリアダイオードのＩ−Ｖ特性を示すグラフである。図４０乃至図５０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５２】
はじめに、本実施形態による半導体装置の構造について図３６を用いて説明する。
【０１５３】
第１実施形態では、ＬＲＤ１１４をＰウェル３６内に形成し、ＳＢＤ１１６をＮウェル６６内に形成したが、ＬＲＤ１１４及びＳＢＤ１１６を形成するウェルは、所望のダイオード特性を得られるものであればよく、この組み合わせに限定されるものではない。
【０１５４】
本実施形態による半導体装置は、図３６に示すように、ＬＲＤ１１４及びＳＢＤ１１６が、それぞれ、第１実施形態の場合とは逆導電型のウェル内に形成されているほかは、第１実施形態による半導体装置と同様である。
【０１５５】
すなわち、ＬＲＤ領域２８には、Ｎウェル４２が形成されている。Ｎウェル４２は、ＤＤＣ−ＰＭＯＳトランジスタ領域２２のＮウェル４２と同時に形成されるものである。
【０１５６】
ＬＲＤ領域２８のＮウェル４２内には、素子分離絶縁膜５６により、カソード領域からの電極引き出し部となる活性領域（図面において左側）と、アノード領域からの電極引き出し部となる活性領域（図面において右側）とが画定されている。カソード領域からの電極引き出し部となる活性領域には、Ｎウェル４２へのコンタクト層としてのＮ型不純物層９０が形成されている。アノード領域からの電極引き出し用の活性領域には、アノード領域としてのＰ型不純物層９４が形成されている。
【０１５７】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【０１５８】
Ｎ型不純物層９０上及びＰ型不純物層９４上には、金属シリサイド膜１０４が形成されている。
【０１５９】
これによりＬＲＤ領域２８には、Ｐ型不純物層９４とＮウェル４２との間のＰＮ接合よりなるＬＲＤ１１４が形成されている。
【０１６０】
ＳＢＤ領域３０には、Ｐウェル６０と、Ｐウェル６０の底部に設けられた埋め込みＮウェル３４とが形成されている。Ｐウェル６０の周縁部には、Ｎウェル６６が形成されている。これにより、Ｐウェル６０は、埋め込みＮウェル３４及びＮウェル６６により囲まれた二重ウェルとなっている。Ｐウェル６０は、高電圧ＮＭＯＳトランジスタ領域２４のＰウェル６０と同時に形成されるものである。このため、Ｐウェル６０は、高電圧ＮＭＯＳトランジスタのＰウェル６０と同様、その表面部にＰ型不純物層６２を有している。
【０１６１】
ＳＢＤ領域３０のＰウェル６０内には、素子分離絶縁膜５６により、カソード領域からの電極引き出し部となる活性領域（図面において右側）と、アノード領域からの電極引き出し部となる活性領域（図面において左側）とが画定されている。カソード領域からの電極引き出し部となる活性領域の表面周縁部には、ガードリングとしてのＮ型不純物層９０が形成されている。アノード領域からの電極引き出し部となる活性領域の表面部には、Ｐウェル６０へのコンタクト層としてのＰ型不純物層９４が形成されている。
【０１６２】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【０１６３】
Ｐ型不純物層９４上及びＰ型不純物層６２上には、金属シリサイド膜１０４が形成されている。
【０１６４】
これによりＳＢＤ領域３０には、Ｐ型不純物層６２と金属シリサイド膜１０４との間のショットキー接合により、ＳＢＤ１１６が形成されている。
【０１６５】
なお、ＬＲＤ１１４及びＳＢＤ１１６をＰウェル内に形成する場合は、第１実施形態のＬＲＤ１１４が形成されたＰウェル３６や、本実施形態のＳＢＤ１１６が形成されたＰウェル６０のように、Ｎウェルで囲まれた二重ウェルとする。また、各ダイオードは、それぞれ別々のウェル内に形成する。他の実施形態においても同様である。
【０１６６】
次に、本実施形態による半導体装置のＬＲＤ１１４及びＳＢＤ１１６の特性について、図３７乃至図３９を用いて説明する。
【０１６７】
図３７は、ＳＢＤ１１６及びＰウェル３６，６０内におけるＮ＋−Ｐジャンクションの順方向Ｉ−Ｖ特性を測定した結果を示すグラフである。
【０１６８】
図中、実線は、高電圧トランジスタ用のＰウェル６０内に形成したＳＢＤ（ＳＢＤ  ｉｎ ＨＶ−ＰＷ）の場合である。一点鎖線は、低電圧トランジスタ用のＰウェル３６内に形成したＳＢＤ（ＳＢＤ ｉｎ ＬＶ−ＰＷ）の場合である。点線は、低電圧トランジスタ用のＰウェル３６内に形成したＮ＋−Ｐジャンクション（Ｎ＋−Ｐ ｉｎ ＬＶ−ＰＷ）の場合である。二点鎖線は、高電圧トランジスタ用のＰウェル３６内に形成したＮ＋−Ｐジャンクション（Ｎ＋−Ｐ ｉｎ ＨＶ−ＰＷ）である。電流及び電圧の値は、絶対値で示す。
【０１６９】
図３７に示すように、ＳＢＤの順方向特性は、いずれのＰウェル内に形成しても、Ｎ＋−Ｐジャンクションの順方向特性よりも低い電圧でオンするため、ノイズ等によってＮ＋−Ｐジャンクションに順方向電流が流れてラッチアップを起こす前にノイズ等による電荷を放出することができ、ラッチアップを防止できることが判る。
【０１７０】
図３８は、ＳＢＤ１１６の逆方向特性を比較したものである。図中、実線は、高電圧トランジスタ用のＰウェル６０内に形成したＳＢＤ（ＳＢＤ  ｉｎ ＨＶ−ＰＷ）の場合である。一点鎖線は、低電圧トランジスタ用のＰウェル３６内に形成したＳＢＤ（ＳＢＤ ｉｎ ＬＶ−ＰＷ）の場合である。電流及び電圧の値は、絶対値で示す。
【０１７１】
図３８に示すように、低電圧トランジスタ用のＰウェル３６内に形成したＳＢＤでは、高電圧トランジスタ用のＰウェル６６内に形成したＳＢＤと比較して、逆方向リーク電流が非常に多くなっている。
【０１７２】
これらの結果から、ＳＢＤ１１６を高電圧トランジスタ用のＰウェル６０内に形成することにより、低い順方向電圧でオンし逆方向電流が小さいという、ラッチアップ防止用のショットキーバリアダイオードに好適な電気特性が得られることを検証できた。
【０１７３】
図３９は、ＬＲＤ１１４の逆方向特性を比較したものである。図中、点線は、高電圧トランジスタ用のＮウェル６６内に形成したＬＲＤ（ＬＲＤ ｉｎ ＨＶ−ＮＷ）の場合である。二点鎖線は、低電圧トランジスタ用のＮウェル４２内に形成したＬＲＤ（ＬＲＤ ｉｎ ＬＶ−ＮＷ）の場合である。電流及び電圧の値は、絶対値で示す。
【０１７４】
ＬＲＤ１１４は、図３９に示すように、高電圧トランジスタ用のＮウェル６６内に形成した場合は逆方向電流の電圧依存性が非常に小さく、非常に高い電圧が印加されても電流がながないため、高いサージ電圧が印加されても、これを放電できない。一方、低電圧トランジスタ用のＮウェル４２内に形成した場合は、逆方向電流は電圧に大きく依存し、ブレークダウン電圧も低くなっており、高いサージ電圧が印加された場合には、これを速やかに放電することができる。
【０１７５】
これらの結果から、ＬＲＤ１１４をＮウェル４２内に形成することにより、順方向電流の立ち上がり電圧が低いという、サージ保護素子用のＰＮ接合ダイオードに好適な電気特性が得られることを検証できた。
【０１７６】
なお、図１４と図３８との比較から明らかなように、少なくとも金属電極をＣｏＳｉにより形成した場合には、Ｐウェル内に形成したＳＢＤ１１６よりもＮウェル内に形成したＳＢＤ１１６の方がリーク電流が少ない好適な特性を示す。
【０１７７】
次に、本実施形態による半導体装置の製造方法について図４０乃至図５０を用いて説明する。なお、図４０乃至図５０では、ＬＲＤ１１４については、ＬＲＤ領域２８のうちＰＮ接合部分（図３６において右側の活性領域部分）のみを示している。また、ＳＢＤ１１６については、ＳＢＤ領域３０のうちショットキー接合部分（図３６において右側の活性領域部分）のみを示している。
【０１７８】
まず、図１６乃至図１７に示す第１実施形態による半導体装置の製造方法と同様にして、Ｐ型のシリコン基板１０に、マスクアライメント用のマークとなる溝１６と、シリコン酸化膜１８とを形成する。
【０１７９】
次いで、フォトリソグラフィにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０及びＳＢＤ領域３０を露出し、他の領域を覆うフォトレジスト膜３１を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。
【０１８０】
次いで、フォトレジスト膜３１をマスクとしてイオン注入を行い、ＤＤＣ−ＮＭＯＳトランジスタ領域２０及びＳＢＤ領域３０に、埋め込みＮウェル３４を形成する（図４０）。
【０１８１】
次いで、例えばアッシングにより、フォトレジスト膜３１を除去する。
【０１８２】
次いで、フォトリソグラフィにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０を露出し、他の領域を覆うフォトレジスト膜３２を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。
【０１８３】
次いで、フォトレジスト膜３２をマスクとしてイオン注入を行い、ＤＤＣ−ＮＭＯＳトランジスタ領域２０に、Ｐウェル３６及びＰ型不純物層３８を形成する（図４１）。
【０１８４】
次いで、例えばアッシングにより、フォトレジスト膜３２を除去する。
【０１８５】
次いで、フォトリソグラフィにより、ＤＤＣ−ＰＭＯＳトランジスタ領域２２と、ＬＲＤ領域２８と、ＤＤＣ−ＮＭＯＳトランジスタ領域２０のＰウェル３６の周囲を囲う領域を露出し、他の領域を覆うフォトレジスト膜４０を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。
【０１８６】
次いで、フォトレジスト膜４０をマスクとしてイオン注入を行い、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、ＬＲＤ領域２８及びＰウェル３６の周囲を囲う領域に、Ｎウェル４２と、Ｎ型不純物層４４とを形成する（図４２）。
【０１８７】
なお、これによりＰウェル３６は、Ｎウェル４２と埋め込みＮウェル３４とにより囲まれた二重ウェルとなる。Ｐウェル３６の周囲を囲うＮウェルは、後述するＮウェル６６でもよい。
【０１８８】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。
【０１８９】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃１５０秒の熱処理を行う。
【０１９０】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１８を除去する。
【０１９１】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚２５ｎｍのノンドープのエピタキシャルシリコン層４６を形成する（図４３）。
【０１９２】
次いで、図２１乃至図２３に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０及びエピタキシャルシリコン層４６に、活性領域を画定する素子分離絶縁膜５６を形成する（図４４）。
【０１９３】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ領域２４及びＳＢＤ領域３０を露出し、他の領域を覆うフォトレジスト膜５８を形成する。
【０１９４】
次いで、フォトレジスト膜５８をマスクとしてイオン注入を行い、高電圧ＮＭＯＳトランジスタ領域２４及びＳＢＤ領域３０に、Ｐウェル６０及びＰ型不純物層６２を形成する（図４５）。
【０１９５】
次いで、例えばアッシングにより、フォトレジスト膜５８を除去する。
【０１９６】
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ領域２６と、ＳＢＤ領域３０のＰウェル６０の周囲を囲う領域を露出するフォトレジスト膜６４を形成する。
【０１９７】
次いで、フォトレジスト膜６４をマスクとしてイオン注入を行い、高電圧ＰＭＯＳトランジスタ領域２６及びＳＢＤ領域３０のＰウェル６０の周囲に、Ｎウェル６６及びＮ型不純物層６８を形成する（図４６）。
【０１９８】
なお、これによりＰウェル６０は、Ｎウェル６６と埋め込みＮウェル３４とにより囲まれた二重ウェルとなる。Ｐウェル６０の周囲を囲うＮウェルは、前述のＮウェル４２でもよい。
【０１９９】
次いで、図２６乃至図３０に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜７０，７４、ゲート電極７６、Ｎ型不純物層７８，８２及びＰ型不純物層８０，８４を形成する（図４７）。
【０２００】
次いで、例えば減圧ＣＶＤ法により、例えば膜厚７４ｎｍのシリコン酸化膜を堆積する。成長温度は、例えば５２０℃とする。
【０２０１】
次いで、このシリコン酸化膜を異方性エッチングし、ゲート電極７６の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜８６を形成する。
【０２０２】
次いで、フォトリソグラフィにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、高電圧ＮＭＯＳトランジスタ領域２４、ＬＲＤ１１４のカソード領域及びＳＢＤ領域３０の周縁部を露出し、他の領域を覆うフォトレジスト膜８８を形成する。ＬＲＤ１１４のカソード領域とは、図３６において左側の活性領域である。
【０２０３】
次いで、フォトレジスト膜８８、ゲート電極７６及び側壁絶縁膜８６をマスクとしてイオン注入を行う。これにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２０、高電圧ＮＭＯＳトランジスタ領域２４、ＬＲＤ１１４のカソード領域及びＳＢＤ領域３０に、Ｎ型不純物層９０を形成する（図４８）。
【０２０４】
ＤＤＣ−ＮＭＯＳトランジスタ領域２０及び高電圧ＮＭＯＳトランジスタ領域２４のＮ型不純物層９０は、ソース／ドレイン領域の高濃度部分となる。ＬＲＤ領域２８のＮ型不純物層９０は、ＬＲＤのカソード領域となる。ＳＢＤ領域３０のＮ型不純物層９０は、ＳＢＤのガードリングとなる（図３６参照）。
【０２０５】
次いで、例えばアッシングにより、フォトレジスト膜８８を除去する。
【０２０６】
次いで、フォトリソグラフィにより、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、高電圧ＰＭＯＳトランジスタ領域２６、ＬＲＤ１１４のアノード領域及びＳＢＤ１１６のウェルコンタクト領域を露出し、他の領域を覆うフォトレジスト膜９２を形成する。ＬＲＤ１１４のアノード領域とは、図３６において右側の活性領域である。ＳＢＤ１１６のウェルコンタクト領域とは、図３６において左側の活性領域である。
【０２０７】
次いで、フォトレジスト膜９２、ゲート電極７６及び側壁絶縁膜８６をマスクとしてイオン注入を行う。これにより、ＤＤＣ−ＰＭＯＳトランジスタ領域２２、高電圧ＰＭＯＳトランジスタ領域２６、ＬＲＤ１１４のアノード領域及びＳＢＤ１１６のウェルコンタクト領域に、Ｐ型不純物層９４を形成する（図４９）。
【０２０８】
ＤＤＣ−ＰＭＯＳトランジスタ領域２２及び高電圧ＰＭＯＳトランジスタ領域２６のＰ型不純物層９４は、ソース／ドレイン領域の高濃度部分となる。ＬＲＤ領域２８のＰ型不純物層９４は、ＬＲＤのアノード領域となる。ＳＢＤ領域３０のＰ型不純物層９４は、ＳＢＤのウェルコンタクト層となる（図３６参照）。
【０２０９】
次いで、例えばアッシングにより、フォトレジスト膜９２を除去する。
【０２１０】
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化並びにゲート電極７６中の拡散を行う。
【０２１１】
この熱処理により、ＤＤＣ−ＮＭＯＳトランジスタ領域２０には、Ｎ型不純物層７８，９０よりなるＮ型ソース／ドレイン領域９６が形成される。また、ＤＤＣ−ＰＭＯＳトランジスタ領域２２には、Ｐ型不純物層８０，９４よりなるＰ型ソース／ドレイン領域９８が形成される。また、高電圧ＮＭＯＳトランジスタ領域２４には、Ｎ型不純物層８２，９０よりなるＮ型ソース／ドレイン領域１００が形成される。また、高電圧ＰＭＯＳトランジスタ領域には、Ｐ型不純物層８４，９４よりなるＰ型ソース／ドレイン領域１０２が形成される。
【０２１２】
次いで、図３４及び図３５に示す第１実施形態による半導体装置の製造方法と同様にして、金属シリサイド膜１０４、層間絶縁膜１１８、コンタクトプラグ１２０、配線１２２等を形成する（図５０）。
【０２１３】
この後、所望のバックエンドプロセスを行い、本実施形態による半導体装置を完成する。
【０２１４】
このように、本実施形態によれば、ラッチアップ防止用のショットキーバリアダイオードを半導体チップ内に実装するので、ＤＤＣトランジスタにバックバイアスを印加したときにもラッチアップを効果的に防止することができる。これにより、半導体装置の信頼性を高めることができる。
【０２１５】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図５１を用いて説明する。図１乃至図５０に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０２１６】
図５１は、本実施形態による半導体装置の構造を示す概略断面図である。
【０２１７】
本実施形態による半導体装置は、図５１に示すように、ＬＲＤ１１４が、第１実施形態の場合とは逆導電型のウェル内に形成されているほかは、第１実施形態による半導体装置と同様である。
【０２１８】
すなわち、ＬＲＤ領域２８には、Ｎウェル４２が形成されている。Ｎウェル４２は、ＤＤＣ−ＰＭＯＳトランジスタ領域２２のＮウェル４２と同時に形成されるものである。
【０２１９】
ＬＲＤ領域２８のＮウェル４２内には、素子分離絶縁膜５６により、カソード領域からの電極引き出し部となる活性領域（図面において左側）と、アノード領域からの電極引き出し部となる活性領域（図面において右側）とが画定されている。カソード領域からの電極引き出し部となる活性領域には、Ｎウェル４２へのコンタクト層としてのＮ型不純物層９０が形成されている。アノード領域からの電極引き出し部となる活性領域には、アノード領域としてのＰ型不純物層９４が形成されている。
【０２２０】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【０２２１】
Ｎ型不純物層９０上及びＰ型不純物層９４上には、金属シリサイド膜１０４が形成されている。
【０２２２】
これによりＬＲＤ領域２８には、Ｐ型不純物層９４とＮウェル４２との間のＰＮ接合よりなるＬＲＤ１１４が形成されている。
【０２２３】
ＳＢＤ領域３０には、Ｎウェル６６が形成されている。Ｎウェル６６は、高電圧ＰＭＯＳトランジスタのＮウェル６６と同時に形成されるものである。このため、Ｎウェル６６は、高電圧ＰＭＯＳトランジスタのＮウェル６６と同様、その表面部にＮ型不純物層６８を有している。
【０２２４】
ＳＢＤ領域３０のＮウェル６６内には、素子分離絶縁膜５６により、アノード領域からの電極引き出し部となる活性領域（図面において右側）と、カソード領域からの電極引き出し部となる活性領域（図面において左側）とが画定されている。アノード領域からの電極引き出し部となる活性領域の表面周縁部には、ガードリングとしてのＰ型不純物層９４が形成されている。カソード領域からの電極引き出し部となる活性領域の表面部には、Ｎウェル６６へのコンタクト層としてのＮ型不純物層９０が形成されている。
【０２２５】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【０２２６】
Ｎ型不純物層９０上及びＮ型不純物層６８上には、金属シリサイド膜１０４が形成されている。
【０２２７】
これによりＳＢＤ領域３０には、Ｎ型不純物層６８と金属シリサイド膜１０４との間のショットキー接合により、ＳＢＤ１１６が形成されている。
【０２２８】
第１実施形態において示したように、Ｎウェル４２内に形成したＬＲＤ１１４は、サージ保護用のＰＮ接合ダイオードとして好適な特性を有している。また、第２実施形態において示したように、Ｎウェル６６内に形成したＳＢＤ１１６は、ラッチアップ防止用のショットキーダイオードとして好適な特性を有している。したがって、本実施形態のＬＲＤ１１４及びＳＢＤ１１６を用いて保護回路を形成することによっても、サージ耐性及びラッチアップ耐性の高い半導体装置を実現することができる。
【０２２９】
本実施形態のＬＲＤ１１４の特性並びに製造方法は、第２実施形態に示したとおりである。また、本実施形態のＳＢＤ１１６の特性並びに製造方法は、第１実施形態に示したとおりである。
【０２３０】
このように、本実施形態によれば、ラッチアップ防止用のショットキーバリアダイオードを半導体チップ内に実装するので、ＤＤＣトランジスタにバックバイアスを印加したときにもラッチアップを効果的に防止することができる。これにより、半導体装置の信頼性を高めることができる。
【０２３１】
［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図５２を用いて説明する。図１乃至図５１に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０２３２】
図５２は、本実施形態による半導体装置の構造を示す概略断面図である。
【０２３３】
本実施形態による半導体装置は、図５２に示すように、ＳＢＤ１１６が、第１実施形態の場合とは逆導電型のウェル内に形成されているほかは、第１実施形態による半導体装置と同様である。
【０２３４】
すなわち、ＬＲＤ領域２８には、Ｐウェル３６と、Ｐウェル３６の底部に設けられた埋め込みＮウェル３４とが形成されている。Ｐウェル３６の周縁部には、Ｎウェル４２が形成されている。これにより、Ｐウェル３６は、埋め込みＮウェル３４及びＮウェル４２により囲まれた二重ウェルとなっている。Ｐウェル３６は、ＤＤＣ−ＮＭＯＳトランジスタ領域２０のＰウェル３６と同時に形成されるものである。
【０２３５】
ＬＲＤ領域２８のＰウェル３６内には、素子分離絶縁膜５６により、アノード領域からの電極引き出し部となる活性領域（図面において左側）と、カソード領域からの電極引き出し部となる活性領域（図面において右側）とが画定されている。アノード領域からの電極引き出し部となる活性領域には、Ｐウェル３６へのコンタクト層としてのＰ型不純物層９４が形成されている。カソード領域からの電極引き出し部となる活性領域には、カソード領域としてのＮ型不純物層９０が形成されている。
【０２３６】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【０２３７】
Ｎ型不純物層９０上及びＰ型不純物層９４上には、金属シリサイド膜１０４が形成されている。
【０２３８】
これによりＬＲＤ領域２８には、Ｐウェル３６とＮ型不純物層９０との間のＰＮ接合よりなるＬＲＤ１１４が形成されている。
【０２３９】
ＳＢＤ領域３０には、Ｐウェル６０と、Ｐウェル６０の底部に設けられた埋め込みＮウェル３４とが形成されている。Ｐウェル６０の周縁部には、Ｎウェル６６が形成されている。これにより、Ｐウェル６０は、埋め込みＮウェル３４及びＮウェル６６により囲まれた二重ウェルとなっている。Ｐウェル６０は、高電圧ＮＭＯＳトランジスタ領域２４のＰウェル６０と同時に形成されるものである。このため、Ｐウェル６０は、高電圧ＮＭＯＳトランジスタのＰウェル６０と同様、その表面部にＰ型不純物層６２を有している。
【０２４０】
ＳＢＤ領域３０のＰウェル６０内には、素子分離絶縁膜５６により、カソード領域からの電極引き出し部となる活性領域（図面において右側）と、アノード領域からの電極引き出し部となる活性領域（図面において左側）とが画定されている。カソード領域からの電極引き出し部となる活性領域の表面周縁部には、ガードリングとしてのＮ型不純物層９０が形成されている。アノード領域からの電極引き出し部となる活性領域の表面部には、Ｐウェル６０へのコンタクト層としてのＰ型不純物層９４が形成されている。
【０２４１】
なお、Ｐ型不純物層９４は、ＤＤＣ−ＰＭＯＳトランジスタ１０８のＰ型ソース／ドレイン領域９８及び高電圧ＰＭＯＳトランジスタ１１２のＰ型ソース／ドレイン領域１０２の高濃度部分と同時に形成されるものである。また、Ｎ型不純物層９０は、ＤＤＣ−ＮＭＯＳトランジスタ１０６のＮ型ソース／ドレイン領域９６及び高電圧ＮＭＯＳトランジスタ１１０のＮ型ソース／ドレイン領域９４の高濃度部分と同時に形成されるものである。
【０２４２】
Ｐ型不純物層９４上及びＰ型不純物層６２上には、金属シリサイド膜１０４が形成されている。
【０２４３】
これによりＳＢＤ領域３０には、Ｐ型不純物層６２と金属シリサイド膜１０４との間のショットキー接合により、ＳＢＤ１１６が形成されている。
【０２４４】
第２実施形態において示したように、Ｐウェル３６内に形成したＬＲＤ１１４は、サージ保護用のＰＮ接合ダイオードとして好適な特性を有している。また、第１実施形態において示したように、Ｐウェル６０内に形成したＳＢＤ１１６は、ラッチアップ防止用のショットキーダイオードとして好適な特性を有している。したがって、本実施形態のＬＲＤ１１４及びＳＢＤ１１６を用いて保護回路を形成することによっても、サージ耐性及びラッチアップ耐性の高い半導体装置を実現することができる。
【０２４５】
本実施形態のＬＲＤ１１４の特性並びに製造方法は、第１実施形態に示したとおりである。また、本実施形態のＳＢＤ１１６の特性並びに製造方法は、第２実施形態に示したとおりである。
【０２４６】
このように、本実施形態によれば、ラッチアップ防止用のショットキーバリアダイオードを半導体チップ内に実装するので、ＤＤＣトランジスタにバックバイアスを印加したときにもラッチアップを効果的に防止することができる。これにより、半導体装置の信頼性を高めることができる。
【０２４７】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２４８】
例えば、上記第１乃至第４実施形態では、ショットキー接合部にガードリングを有するショットキーバリアダイオードを示したが、ガードリングは必ずしも形成する必要はない。
【０２４９】
また、上記実施形態では、サージ保護用のＰＮ接合ダイオードを低電圧トランジスタ用のウェル内に形成したが、高電圧トランジスタ用のウェル内に形成するようにしてもよい。被保護素子との耐圧の関係によっては、高電圧トランジスタ用のウェル内に形成したＰＮ接合ダイオードの特性でも十分なことがある。このような場合は、ショットキーバリアダイオード及びＰＮ接合ダイオードの双方を高電圧トランジスタ用のウェル内に形成することができる。
【０２５０】
また、上記実施形態では、ラッチアップ防止用のショットキーバリアダイオードとサージ保護用のＰＮ接合ダイオードとを有する保護回路を示したが、必ずしも両者を含む必要はなく、一方のみを設けるようにしてもよい。
【０２５１】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０２５２】
以上の実施形態に関し、更に以下の付記を開示する。
【０２５３】
(付記１）  半導体基板に設けられた第１のウェルと、
前記半導体基板に、前記第１のウェルから分離して設けられた第２のウェルと、
前記第１のウェル内に形成されたショットキーバリアダイオードと、
前記第２のウェル内に形成され、ＰＮ接合部の不純物濃度が前記ショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高く、前記ショットキーバリアダイオードに逆並列接続された第１のＰＮ接合ダイオードと
を有することを特徴とする半導体装置。
【０２５４】
(付記２）  付記１記載の半導体装置において、
前記ショットキーバリアダイオードと前記第１のＰＮ接合ダイオードとの逆並列接続体の一方の端子に接続され、電源電圧又は基準電圧が供給される第１の信号線と、
前記逆並列接続体の他方の端子に接続され、前記電源電圧及び前記基準電圧とは異なる電圧が供給される第２の信号線と
を更に有することを特徴とする半導体装置。
【０２５５】
(付記３）  付記２記載の半導体装置において、
前記半導体基板に、前記第１のウェル及び前記第２のウェルから分離して設けられた第３のウェルと、
前記第３のウェル内に形成された第１のトランジスタとを更に有し、
前記第２の信号線は、前記第３のウェルに接続されている
ことを特徴とする半導体装置。
【０２５６】
(付記４）  付記３記載の半導体装置において、
前記半導体基板は、表面部にエピタキシャル半導体層を有し、
前記第３のウェルは、前記エピタキシャル半導体層よりも深くに分布している
ことを特徴とする半導体装置。
【０２５７】
(付記５）  付記３又は４記載の半導体装置において、
前記半導体基板に、前記第１のウェル及び前記第２のウェルから分離して設けられた第４のウェルと、
前記第４のウェル内に形成され、前記第１のトランジスタよりもゲート絶縁膜の厚い第２のトランジスタとを更に有する
ことを特徴とする半導体装置。
【０２５８】
(付記６）  付記５記載の半導体装置において、
前記半導体基板は、表面部にエピタキシャル半導体層を有し、
前記第４のウェルは、前記エピタキシャル半導体層の表面から分布している
ことを特徴とする半導体装置。
【０２５９】
(付記７）  付記１乃至６のいずれか１項に記載の半導体装置において、
前記半導体基板は、表面部にエピタキシャル半導体層を有し、
前記第１のウェルは、前記エピタキシャル半導体層の表面から分布し、
前記第２のウェルは、前記エピタキシャル半導体層よりも深くに分布している
ことを特徴とする半導体装置。
【０２６０】
(付記８）  付記１乃至７のいずれか１項に記載の半導体装置において、
前記ショットキーダイオードは、前記第１のウェルと、前記第１のウェル上に形成された電極との間のショットキー接合により形成されている
ことを特徴とする半導体装置。
【０２６１】
(付記９）  付記１乃至８のいずれか１項に記載の半導体装置において、
前記第１のＰＮ接合ダイオードは、前記第２のウェルと、前記第２のウェルの表面部に形成された前記第２のウェルとは逆導電型の不純物層との間のＰＮ接合により形成されている
ことを特徴とする半導体装置。
【０２６２】
(付記１０）  付記１乃至９のいずれか１項に記載の半導体装置において、
前記半導体基板に、前記第１のウェル及び前記第２のウェルから分離して設けられた第５のウェルと、
前記第５のウェル内に形成され、ＰＮ接合部の不純物濃度が前記ショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高い第２のＰＮ接合ダイオードとを更に有し、
前記第１のＰＮ接合ダイオードと前記第２のＰＮ接合ダイオードの直列接続体と、前記ショットキーバリアダイオードとが逆並列接続されている
ことを特徴とする半導体装置。
【０２６３】
(付記１１）  付記１乃至１０のいずれか１項に記載の半導体装置において、
前記半導体基板に、前記第１のウェル及び前記第２のウェルから分離して設けられた第６のウェルと、
前記第６のウェル内に形成され、ＰＮ接合部の不純物濃度が前記ショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高く、前記ショットキーバリアダイオードに並列接続された第３のＰＮ接合ダイオードとを更に有する
ことを特徴とする半導体装置。
【０２６４】
(付記１２）  半導体基板に設けられた第１のウェルと、
前記半導体基板に、前記第１のウェルから分離して設けられた第２のウェルと、
前記第１のウェル内に形成されたショットキーバリアダイオードと、
前記第２のウェル内に形成されたトランジスタと、
前記ショットキーバリアダイオードの一方の端子に接続され、電源電圧又は基準電圧が供給される第１の信号線と、
前記ショットキーバリアダイオードの他方の端子及び前記第２のウェルに接続され、前記電源電圧及び前記基準電圧とは異なる電圧が供給される第２の信号線と
を有することを特徴とする半導体装置。
【０２６５】
(付記１３）  付記１２記載の半導体装置において、
前記半導体基板に、前記第１のウェル及び前記第２のウェルから分離して設けられた第３のウェルと、
前記第３のウェル内に形成され、ＰＮ接合部の不純物濃度が前記ショットキーバリアダイオードのショットキー接合部の不純物濃度よりも高く、前記ショットキーバリアダイオードに逆並列接続されたＰＮ接合ダイオードとを更に有する
ことを特徴とする半導体装置。
【０２６６】
(付記１４）  付記１２又は１３記載の半導体装置において、
前記半導体基板は、表面部にエピタキシャル半導体層を有し、
前記第２のウェルは、前記エピタキシャル半導体層よりも深くに分布している
ことを特徴とする半導体装置。
【０２６７】
(付記１５）  付記１２乃至１４のいずれか１項に記載の半導体装置において、
前記半導体基板は、表面部にエピタキシャル半導体層を有し、
前記第１のウェルは、前記エピタキシャル半導体層の表面から分布している
ことを特徴とする半導体装置。
【符号の説明】
【０２６８】
１０…シリコン基板
１２，３１，３２，４０，５２，５８，６４，７２，８８，９２…フォトレジスト膜
１４…開口部
１６…溝
１８，４８，７０ａ，７４ａ…シリコン酸化膜
２０…ＤＤＣ−ＮＭＯＳ領域
２２…ＤＤＣ−ＰＭＯＳ領域
２４…高電圧ＮＭＯＳ領域
２６…高電圧ＰＭＯＳ領域
２８…ＬＲＤ領域
３０…ＳＢＤ領域
３４…埋め込みＮウェル
３６，６０…Ｐウェル
３８，６２，８０，８４，９４…Ｐ型不純物層
４２，６６…Ｎウェル
４４，６８，７８，８２，９０…Ｎ型不純物層
４６…エピタキシャルシリコン層
５０…シリコン窒化膜
５４…素子分離溝
５６…素子分離絶縁膜
７０，７４…ゲート絶縁膜
７６…ゲート電極
８６…側壁絶縁膜
９６，１００…Ｎ型ソース／ドレイン領域
９８，１０２…Ｐ型ソース／ドレイン領域
１０４…金属シリサイド膜
１０６…ＤＤＣ−ＮＭＯＳトランジスタ
１０８…ＤＤＣ−ＰＭＯＳトランジスタ
１１０…高電圧ＮＭＯＳトランジスタ
１１２…高電圧ＰＭＯＳトランジスタ
１１４…ＬＲＤ
１１６…ＳＢＤ
１１８…層間絶縁膜
１２０…コンタクトプラグ
１２２…配線
２００…シリコン基板
２０２…ソース領域
２０４…ドレイン領域
２０６…チャネル領域
２０８…閾値電圧制御層
２１０…エピタキシャル層
２１２…ゲート絶縁膜
２１４…ゲート電極
【図１】
2015023177.tif 000003
【図２】
2015023177.tif 000004
【図３】
2015023177.tif 000005
【図４】
2015023177.tif 000006
【図５】
2015023177.tif 000007
【図６】
2015023177.tif 000008
【図７】
2015023177.tif 000009
【図８】
2015023177.tif 000010
【図９】
2015023177.tif 000011
【図１０】
2015023177.tif 000012
【図１１】
2015023177.tif 000013
【図１２】
2015023177.tif 000014
【図１３】
2015023177.tif 000015
【図１４】
2015023177.tif 000016
【図１５】
2015023177.tif 000017
【図１６】
2015023177.tif 000018
【図１７】
2015023177.tif 000019
【図１８】
2015023177.tif 000020
【図１９】
2015023177.tif 000021
【図２０】
2015023177.tif 000022
【図２１】
2015023177.tif 000023
【図２２】
2015023177.tif 000024
【図２３】
2015023177.tif 000025
【図２４】
2015023177.tif 000026
【図２５】
2015023177.tif 000027
【図２６】
2015023177.tif 000028
【図２７】
2015023177.tif 000029
【図２８】
2015023177.tif 000030
【図２９】
2015023177.tif 000031
【図３０】
2015023177.tif 000032
【図３１】
2015023177.tif 000033
【図３２】
2015023177.tif 000034
【図３３】
2015023177.tif 000035
【図３４】
2015023177.tif 000036
【図３５】
2015023177.tif 000037
【図３６】
2015023177.tif 000038
【図３７】
2015023177.tif 000039
【図３８】
2015023177.tif 000040
【図３９】
2015023177.tif 000041
【図４０】
2015023177.tif 000042
【図４１】
2015023177.tif 000043
【図４２】
2015023177.tif 000044
【図４３】
2015023177.tif 000045
【図４４】
2015023177.tif 000046
【図４５】
2015023177.tif 000047
【図４６】
2015023177.tif 000048
【図４７】
2015023177.tif 000049
【図４８】
2015023177.tif 000050
【図４９】
2015023177.tif 000051
【図５０】
2015023177.tif 000052
【図５１】
2015023177.tif 000053
【図５２】
2015023177.tif 000054