(57)【要約】      （修正有）【課題】キャパシタの下地の酸素バリア膜及び導電性プラグの異常酸化を抑制する半導体装置及びその製造方法を提供する。【解決手段】層間絶縁膜３上に少なくとも導電性酸素バリア膜６を介して下部電極７、強誘電体または高誘電体からなる誘電体膜８及び上部電極９を順次積層して形成されたキャパシタを配置し、導電性酸素バリア膜６の側面の少なくとも一部を酸素侵入部１０または絶縁性酸素バリア膜で覆う。導電性酸素バリア膜６と導電性プラグ４との間に結晶性向上導電性密着膜５をさらに設けても良く、この結晶性向上導電性密着膜５の側面の少なくとも一部も酸素侵入部１０で覆っても良い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された不純物領域と、
前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して形成されて前記不純物領域と電気的に接続する導電性プラグと、
前記層間絶縁膜上に少なくとも導電性酸素バリア膜を介して配置された下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を順次積層して形成されたキャパシタと、
を有し、
前記導電性酸素バリア膜の側面の少なくとも一部が酸化膜で覆われていることを特徴とする半導体装置。
【請求項２】
前記酸化膜が前記導電性酸素バリア膜の側面の酸素侵入部であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸化膜が絶縁性酸素バリア膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記導電性プラグの上方に前記導電性酸素バリア膜が積層方向からみて前記導電性プラグと重なる位置に配置されて、前記導電性プラグと前記導電性酸素バリア膜とが電気的に接続していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記導電性酸素バリア膜と前記導電性プラグとの間に結晶性向上導電性密着膜をさらに有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記導電性酸素バリア膜の前記下部電極に対向する面の前記酸素侵入部または前記絶縁性酸素バリア膜を含めた面積と、前記下部電極の前記導電性酸素バリア膜に対向する面の面積が等しいことを特徴とする請求項２乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記導電性酸素バリア膜の前記下部電極に対向する面の面積が前記下部電極の前記導電性酸素バリア膜に対向する面の面積より小さく、且つ、前記導電性酸素バリア膜の側面が前記絶縁性酸素バリア膜で覆われていることを特徴とする請求項２乃至請求項５のいずれか１項に記載の半導体装置。
【請求項８】
不純物領域を形成した半導体基板上に設けられた層間絶縁膜中に、前記不純物領域と電気的に接続する導電性プラグを埋め込む工程と、
前記導電性プラグを埋め込んだ前記層間絶縁膜上に、少なくとも導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を成膜する工程と、
前記導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極をエッチングして前記導電性酸素バリア膜を伴ったキャパシタを形成する工程と、
前記導電性酸素バリア膜の側面の少なくとも一部に酸化膜を形成する工程と
を備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記酸化膜を形成する工程に前記導電性酸素バリア膜の側面の酸素侵入部を形成する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記酸化膜を形成する工程に絶縁性酸素バリア膜を形成する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、例えば、半導体基板上に形成された記憶を保持するための強誘電体容量素子とメモリセルトランジスタとを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ（ＦＲＡＭ(登録商標)）が開発されている。
【０００３】
このＦＲＡＭに関しても、セル面積の低減には、従来のプレーナ構造に替えて、メモリセルを構成するトランジスタのドレイン上に形成されたコンタクトプラグの直上にキャパシタを形成したスタック構造を採用することが有効であることが知られている。
【０００４】
従来のスタック構造のＦＲＡＭにおいて、キャパシタは、Ｗ（タングステン）プラグの直上に、バリアメタル、下部電極、強誘電体膜及び上部電極がこの順で積層されて構成されており、バリアメタルは、Ｗプラグの酸化を防止する役割を有している。
【０００５】
一方、キャパシタの上部電極を成膜する時に強誘電体膜が受けた物理的ダメージや加工時に受けたプラズマダメージやエッチングダメージは、強誘電体膜の結晶構造の一部が破壊され、容量素子の特性が劣化してしまう。このようなキャパシタの特性劣化を回復させるために、酸素雰囲気中で高温熱処理を行い、酸素が強誘電体膜の結晶性を回復させている。
【０００６】
さらに、キャパシタを形成した後に、強誘電体膜を水素劣化から保護するために、水素透過防止膜としてキャパシタを覆うアルミニウム酸化物膜を形成している。さらに続いて、強誘電体膜のパターニング中及び水素透過防止膜の形成中に強誘電体膜が受けたダメージを回復するために、再度、酸素雰囲気中で熱処理を行ったのち、層間絶縁膜を形成している。
【０００７】
また、強誘電体キャパシタの特性を良好にするために、強誘電体キャパシタをバイアス電圧の印加を必要としないプラズマＣＶＤ法によって成膜が可能なＢＮ（窒化ボロン）膜を含む層間絶縁膜で覆うことが提案されている（例えば、特許文献１参照）。この場合、バイアス電圧を印加していないので、成膜雰囲気中の水素が内部に侵入せず、それにより強誘電体膜の劣化が抑制される。
【０００８】
また、熱処理工程における強誘電体膜の構成元素が蒸発する問題に対処するために、強誘電体キャパシタを還元性元素透過防止膜と蒸発元素補償膜との２重構造膜で覆うことが提案されている（例えば、特許文献２参照）。この場合、還元性元素透過防止膜で水素の侵入を防止し、蒸発元素補償膜により、強誘電体膜から蒸発した元素を補償して強誘電体膜の劣化を抑制している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３１９３５５号公報
【特許文献２】特開２００８−０３４５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来においては、スタックキャパシタを一括エッチング後、強誘電体膜のダメージを回復するために、高温熱処理を行うと異常生成物が発生するという問題があるので、図２４を参照して説明する。
【００１１】
図２４は、従来の強誘電体キャパシタにおける異常生成物発生状況の説明図であり、図２４（ａ）は一括エッチング後の表面のＳＥＭ（走査型電子顕微鏡）図であり、非常にきれいなキャパシタ形状を得られていることが分かる。図２４（ｂ）は、強誘電体膜のダメージを回復するために、酸素雰囲気中にて、６１０℃で４０分間の熱処理を行った場合の表面のＳＥＭ図であり、キャパシタ間に「筍」状の異常生成物が発生している。
【００１２】
図２４（ｃ）は、図２４（ｂ）に対応する状況のキャパシタの断面のＴＥＭ（透過型電子顕微鏡）図である。コントラストに異常が見られる異常生成物は、下部電極の下にある導電性酸素バリア膜となるＴｉＡｌＮ膜及び導電性密着膜となるＴｉＮ膜の側面に異常酸化により発生した生成物であると判明した。
【００１３】
この異常生成物があると、その上に形成するＡｌ２Ｏ３膜等の保護膜は、十分にキャパシタを被覆保護できないので、層間絶縁膜の水分や水素が強誘電体膜へ侵入し、キャパシタの強誘電体特性が失われてしまう。さらに、層間絶縁膜形成後の平坦化する研磨を行うと、スクラッチなどの問題が発生するので、デバイスの歩留りへ大きな影響を与える。上述の特許文献１或いは特許文献２に開示された方法は、キャパシタの保護或いは層間絶縁膜の平坦化には効果があるが、異常生成物を抑止することができないという問題がある。
【００１４】
さらに、スタック構造の場合、酸素雰囲気中で高温熱処理を行うと、導電性酸素バリア膜と絶縁膜の界面を通して、酸素がＷプラグへ侵入し、プラグのＷを酸化してしまうという問題もある。
【００１５】
したがって、半導体装置及びその製造方法において、キャパシタの下地の酸素バリア膜及び導電性プラグの異常酸化を抑制することを目的とする。
【課題を解決するための手段】
【００１６】
開示する一観点からは、半導体基板と、前記半導体基板に形成された不純物領域と、前記半導体基板の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通して形成されて前記不純物領域と電気的に接続する導電性プラグと、前記導電性プラグの上方に少なくとも導電性酸素バリア膜を介して配置された下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を順次積層して形成されたキャパシタと、を有し、前記導電性酸素バリア膜の側面の少なくとも一部が酸化膜で覆われていることを特徴とする半導体装置が提供される。
【００１７】
また、開示する別の観点からは、不純物領域を形成した半導体基板上に設けられた層間絶縁膜中に、前記不純物領域と電気的に接続する導電性プラグを埋め込む工程と、前記導電性プラグを埋め込んだ前記層間絶縁膜上に、少なくとも導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を成膜する工程と、前記導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極をエッチングして前記導電性酸素バリア膜を伴ったキャパシタを形成する工程と、前記導電性酸素バリア膜の側面の少なくとも一部に酸化膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
開示の半導体装置及びその製造方法によれば、キャパシタの下地の導電性酸素バリア膜及び導電性プラグの異常酸化を抑制することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態のキャパシタを備えた半導体装置の概念的要部断面図である。
【図２】本発明の実施例１の強誘電体メモリ装置の製造工程の途中までの説明図である。
【図３】本発明の実施例１の強誘電体メモリ装置の製造工程の図２以降の途中までの説明図である。
【図４】本発明の実施例１の強誘電体メモリ装置の製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１の強誘電体メモリ装置の製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の強誘電体メモリ装置の製造工程の図５以降の途中までの説明図である。
【図７】本発明の実施例１の強誘電体メモリ装置の製造工程の図６以降の途中までの説明図である。
【図８】本発明の実施例１の強誘電体メモリ装置の製造工程の図７以降の説明図である。
【図９】本発明の実施例２の強誘電体メモリ装置の概略的断面図である。
【図１０】本発明の実施例３の強誘電体メモリ装置の製造工程の途中までの説明図である。
【図１１】本発明の実施例３の強誘電体メモリ装置の製造工程の図１０以降の途中までの説明図である。
【図１２】本発明の実施例３の強誘電体メモリ装置の製造工程の図１１以降の途中までの説明図である。
【図１３】本発明の実施例３の強誘電体メモリ装置の製造工程の図１２以降の途中までの説明図である。
【図１４】本発明の実施例３の強誘電体メモリ装置の製造工程の図１３以降の説明図である。
【図１５】本発明の実施例４の強誘電体メモリ装置の概略的断面図である。
【図１６】本発明の実施例５の強誘電体メモリ装置の製造工程の途中までの説明図である。
【図１７】本発明の実施例５の強誘電体メモリ装置の製造工程の図１６以降の途中までの説明図である。
【図１８】本発明の実施例５の強誘電体メモリ装置の製造工程の図１７以降の説明図である。
【図１９】本発明の実施例５における異常生成物発生状況の説明図である。
【図２０】本発明の実施例５におけるキャパシタの断面構造の説明図である。
【図２１】本発明の実施例５のキャパシタ断面構造における元素分布図である。
【図２２】本発明の実施例６の強誘電体メモリ装置の概略的断面図である。
【図２３】本発明の実施例７の強誘電体メモリ装置の概略的断面図である。
【図２４】従来の強誘電体キャパシタにおける異常生成物発生状況の説明図である。
【発明を実施するための形態】
【００２０】
ここで、図１を参照して、本発明の実施の形態のキャパシタを備えた半導体装置を説明する。図１は本発明の実施の形態のキャパシタを備えた半導体装置の概念的要部断面図であり、ここでは、キャパシタの近傍の断面を示している。不純物領域２を設けた半導体基板１の上に層間絶縁膜３を設け、層間絶縁膜３に不純物領域２と電気的に接続する導電性プラグ４が層間絶縁膜３を貫通するように設ける。
【００２１】
この導電性プラグ４の上方に少なくとも導電性酸素バリア膜６を介して下部電極７、強誘電体または高誘電体からなる誘電体膜８及び上部電極９を順次積層して一括エッチングすることによってキャパシタとする。この時、導電性酸素バリア膜６の側面の少なくとも一部の面積が自然酸化膜より厚い厚さの酸素侵入部１０または絶縁性酸素バリア膜等の酸化物で覆う。なお、酸素侵入部１０は導電性酸素バリア膜６の全側面を覆うようにしても良く、酸化の状況により完全に酸化されて化学量論比の酸化物になっている場合もあるし、単に酸素リッチの領域になっている場合もある。
【００２２】
この時、導電性酸素バリア膜６と導電性プラグ４との間に結晶性向上導電性密着膜４をさらに設けても良く、この結晶性向上導電性密着膜４の側面の少なくとも一部も酸素侵入部１０で覆っても良い。この結晶性向上導電性密着膜５の膜厚は、１ｎｍ乃至２０ｎｍとすることが望ましく、１ｎｍ未満であると結晶性向上効果が不十分であり、２０ｎｍ以上設けても無駄になる。
【００２３】
この結晶性向上導電性密着膜５としては、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、Ａｌ膜、またはそれらの金属を含む合金からなる群から選択された導電体のいずれかを用いれば良い。また、導電性酸素バリア膜６として、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＨｆＡｌＮ、ＨｆＡｌＯＮ、ＩｒＳｉＮ、ＩｒＳｉＯＮ、ＩｒＡｌＮ、ＩｒＡｌＯＮ、ＲｕＳｉＮ、ＲｕＳｉＯＮ、Ｉｒ、Ｒｕ、ＴｉＮ、ＴａＮ、ＨｆＮからなる群から選択されたいずれかの単層または積層膜を用いれば良く、導電性を有することが必須である。
【００２４】
また、誘電体膜８としては、ＦＲＡＭを形成する場合には、ペロブスカイト構造の化合物であるＰＺＴ、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、Ｂｉ層状系構造の化合物であるＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（但し、０＜ｘ＜１）、Ｂｉ４Ｔｉ２Ｏ１２等の強誘電体材料を用いれば良い。また、ＤＲＡＭを形成する場合には、 ＢＳＴ（（ＢａＳｒ）ＴｉＯ３）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を用いれば良い。また、成膜方法としては、スパッタ法、スピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉ Ｄｅｐｏｓｉｔｉｏｎ）法或いはＭＯＣＶＤ法等の公知の方法を用いれば良い。
【００２５】
下部電極膜６としては、Ｉｒ、Ｒｕ、Ｐｔ、Ｐｄ、Ｏｓ、Ｒｈ、ＩｒＯｘ、ＲｕＯｘ、ＰｔＯｘ、ＰｄＯｘ、ＯｓＯｘ、ＲｈＯｘ、ＳｒＲｕＯ３からなる群から選択された単層または積層膜を用いれば良い。また、上部電極膜８としては、Ｉｒ、Ｒｕ、Ｐｔ、Ｏｓ、Ｒｈ及びＰｄからなる貴金属やその酸化物を含有する導電膜を単層または積層膜として用いれば良い。
【００２６】
なお、導電性酸素バリア膜６を含むキャパシタの断面形状としては、導電性酸素バリア膜６の下部電極７に対向する面の酸素侵入部はたは絶縁性バリア膜を含む面積と、下部電極７の導電性酸素バリア膜６に対向する面の面積が等しい構造にしても良い。或いは、導電性酸素バリア膜６の下部電極７に対向する面の面積を下部電極７の導電性酸素バリア膜６に対向する面の面積より小さくしても良い。この場合には、導電性酸素バリア膜６の側面をＴｉＯｘ等の絶縁性酸素バリア膜で覆うことにより、導電性酸素バリア膜６の側面に酸素が侵入することが抑制される。
【００２７】
このようなキャパシタ構造を形成するためには、不純物領域２を形成した半導体基板１上に設けられた層間絶縁膜３中に、不純物領域２と電気的に接続する導電性プラグ４を埋め込む。次いで、導電性プラグ４を埋め込んだ層間絶縁膜３上に、少なくとも導電性酸素バリア膜６、下部電極７、強誘電体または高誘電体からなる誘電体膜８及び上部電極９を成膜する。次いで、導電性酸素バリア膜６、下部電極７、強誘電体または高誘電体からなる誘電体膜８及び上部電極９をエッチングして導電性酸素バリア膜６を伴ったキャパシタを形成する。そして、この導電性酸素バリア膜６の側面の少なくとも一部に自然酸化膜の膜厚より厚い酸素侵入部１０または絶縁性酸素バリア膜を形成すれば良い。なお、導電性プラグ４を埋め込んだ層間絶縁膜３上に導電性酸素バリア膜６を形成する前に、結晶性向上導電性密着膜５を成膜しても良い。
【００２８】
導電性酸素バリア膜６の側面の少なくとも一部に自然酸化膜の膜厚より厚い酸素侵入部１０を形成するためには、下部電極７、誘電体膜８及び上部電極９を導電性酸素バリア膜６が露出するまでエッチングした段階において酸素雰囲気中で熱処理しても良い。
【００２９】
或いは、導電性酸素バリア膜６、下部電極７、誘電体膜８及び上部電極９を一括エッチングしたのち、酸素雰囲気中で熱処理して導電性酸素バリア膜６の側面の全面に酸素侵入部１０を形成するようにしても良い。
【００３０】
或いは、導電性プラグ４を埋め込んだ層間絶縁膜３上に、導電性酸素バリア膜６を成膜したのち、所定形状に加工し、加工した導電性酸素バリア膜６露出表面に絶縁性酸素バリア膜を成膜しても良い。この場合、絶縁性酸素バリア膜を成膜したのち、下部電極７、誘電体膜８及び上部電極９を成膜することになる。
【００３１】
本発明の実施の形態においては、キャパシタを水素透過防止膜で覆う前に、導電性酸素バリア膜６の側面に酸素侵入部１０または絶縁性酸素バリア膜を形成しているので、その後の高温熱処理工程において異常生成物は生成されず、水素透過防止膜の被覆性が劣化しない。その結果、水分や水素がキャパシタ内部に侵入してこないので誘電体膜８の劣化が抑制される。
【００３２】
また、導電性酸素バリア膜６の内部には酸素が侵入しなくなるので、導電性酸素バリア膜６の中心部の酸素含有量が両側の酸素含有量より少なくなり、導電性プラグ４の異常酸化も抑制される。
【実施例１】
【００３３】
次に、図２乃至図８を参照して、本発明の実施例１の強誘電体メモリ装置の製造工程を説明する。まず、図２（ａ）に示すように、シリコン基板２１にトランジスタの活性領域を画定するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２２を形成する。なお、ここでは、ＳＴＩ構造を採用しているが、ＬＯＣＯＳ （Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造を採用しても良い。
【００３４】
次いで、シリコン基板２１の活性領域にＢを導入してｐ型ウェル領域２３を形成したのち、熱酸化することによりｐ型ウェル領域の表面にゲート絶縁膜２４となる熱酸化膜を形成する。続いて、シリコン基板２１の表面全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィーによりパターニングして二つのゲート電極２５を形成する。この２つのゲート電極２５は間隔をおいて平行に配置されてワード線の一部を形成する。
【００３５】
次いで、ゲート電極２５をマスクとしてＢをイオン注入してポケット領域（図示は省略）を形成したのち、Ｐをイオン注入してｎ型エクステンション領域２６を形成する。次いで、全面にＳｉＯ２膜を堆積したのち、エッチバックを行うことによりゲート電極２５の側壁にサイドウォール２７を形成する。
【００３６】
次いで、サイドウォール２７及びゲート電極２５をマスクとしてＰをイオン注入することによってｎ＋型ソース領域２８及びｎ＋型ドレイン領域２９を形成する。ここまでの工程によって２つのＭＯＳ型構造のスイッチングトランジスタの基本構造が形成される。
【００３７】
次いで、全面にスパッタ法によりＣｏ膜を成膜したのち、熱処理を行うことによって、ｎ＋型ソース領域２８、ｎ＋型ドレイン領域２９及びゲート電極２５の露出表面のシリコンと反応させてＣｏシリサイド電極３０を形成する。次いで、未反応のＣｏ膜をウエットエッチングにより除去したのち、再び熱処理を行うことによってＣｏシリサイド電極３０を低抵抗化する。
【００３８】
次いで、プラズマＣＶＤ法により全面にカバー絶縁膜となる厚さが２００ｎｍのＳｉＯＮ膜３１を成膜したのち、ＴＥＯＳ（テトラエトキシシラン）ガス、酸素ガス及びＨｅガスを用いたプラズマＣＶＤ法により厚さが１０００ｎｍのＳｉＯ２膜を堆積する。次いで、ＣＭＰ（化学機械研磨）法によりＳｉＯ２膜をシリコン基板２１の平坦面上で７００ｎｍの厚さになるように研磨して平坦化して第１層間絶縁膜３２とする。
【００３９】
次いで、フォトリソグラフィーによりＳｉＯＮ膜３１及び第１層間絶縁膜３２をパターニングしてｎ＋型ソース領域２８及びｎ＋型ドレイン領域２９に達する直径が０．２５μｍのコンタクトホールを形成する。次いで、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を順次積層してＴｉ／ＴｉＮ膜３３からなる密着膜（グルー膜）を形成したのち、第１層間絶縁膜３２の平坦面上での厚さが３００ｎｍになるようにＷ膜で埋め込む。次いで、ＣＭＰ法で平坦化してＷプラグ３４を形成する。
【００４０】
次いで、プラズマＣＶＤ法を用いて全面に酸化防止膜となる厚さが１３０ｎｍのＳｉＯＮ膜３５を成膜したのち、再びＴＥＯＳガス、酸素ガス及びＨｅガスを用いたプラズマＣＶＤ法により厚さが３００ｎｍのＳｉＯ２膜を堆積して第２層間絶縁膜３６とする。なお、ここでは、酸化防止膜としてＳｉＯＮ膜を用いたが、ＳｉＮ膜やＡｌ２Ｏ３膜を用いても良い。
【００４１】
次いで、図２（ｂ）に示すように、フォトリソグラフィーによりＳｉＯＮ膜３５及び第２層間絶縁膜３６をパターニングして両側のＷプラグ３４に達するコンタクトホールを形成する。次いで、このコンタクトホールを厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を順次積層したＴｉ／ＴｉＮ膜３７を介してＷ膜で埋め込み、ＣＭＰ法で平坦化することによってＷプラグ３８を形成する。このＣＭＰ工程では、研磨対象であるＴｉ／ＴｉＮ膜３７及びＷ膜の研磨速度が下地の第２層間絶縁膜３６よりも速くなるようなスラリとしてＳＳＷ２０００（Ｃａｂｏｔ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎ製商品型番）を使用する。そして、第２層間絶縁膜３６上に研磨残を残さないために、このＣＭＰ工程の研磨量は各膜の合計膜厚よりも厚く設定されるためにオーバー研磨となり、Ｗプラグ３８にリセス（凹状）が発生する。
【００４２】
次いで、基板温度１５０℃で、Ａｒ５０ｓｃｃｍの雰囲気中、０．１１Ｐａの圧力下、０．５ｋＷ以下のパワーによるスパッタ法を用いて全面に結晶性向上導電性密着膜となる厚さが５ｎｍのＴｉ膜を成膜する。次いでさら、ＲＴＡ〔Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ〕法を用いてＮ２雰囲気中６５０℃で６０秒間の熱処理を行い、（１１１）配向のＴｉＮ膜３９に変換する。
【００４３】
この結晶性向上導電性密着膜は密着性を向上するために、薄い膜が望ましい。一般的に、２０ｎｍ以下、より好適には５ｎｍから１０ｎｍが望ましい。また、ここでは、体心立方（ＢＣＣ）構造の（１１１）面配向のＴｉ膜を用いているが、その上に形成する酸素バリア膜の結晶性を向上するものであれば良い。例えば、（１１１）面配向の金属として、特に面心立方（ＦＣＣ）構造であり、格子定数が０．３ｎｍ〜０．５ｎｍ、より好適には０．３８ｎｍ〜０．４１ｎｍの金属、例えば、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈ膜が望ましい。或いは、体心立方（ＢＣＣ）構造であるＴａ膜、または、最密六方（ＨＣＰ）構造であるＯｓ、Ｒｕ、Ｔｉ金属膜が望ましい。これらの膜をスパッタ法で成膜すると、成膜後（１１１）面に配向している。成膜温度は各膜の材質により異なるが、膜のストレスが緩く配向しやすい温度で成膜する。
【００４４】
次いで、図３（ｃ）に示すように、ＴｉＮ膜３９上に酸素バリア膜となる厚さが４０ｎｍのＴｉＡｌＮ膜４０を成膜する。この場合の成膜条件は、ＴｉとＡｌを合金化したＴｉ０．６Ａｌ０．４組成のターゲットを使った反応性スパッタにより、Ａｒが３０ｓｃｃｍとＮ２が３０ｓｃｃｍの混合ガス雰囲気中、２５３．３Ｐａの圧力下、４００℃の基板温度で、３．０ｋＷのスパッタパワーとする。この段階では、ＴｉＡｌＮ膜４０は下地表面のリセスを反映して、Ｗプラグ３８の上方に窪みが発生している。なお、ここでは、酸素バリア膜としてＴｉＡｌＮを用いているが、ＣＭＰ法で研磨が可能な導電性膜であれば良い。例えば、ＴｉＡｌＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＨｆＡｌＮ、ＨｆＡｌＯＮ、ＩｒＳｉＮ、ＩｒＳｉＯＮ、ＩｒＡｌＮ、ＩｒＡｌＯＮ、ＲｕＳｉＮ、ＲｕＳｉＯＮ、Ｉｒ、Ｒｕ、ＴｉＮ、ＴａＮ、ＨｆＮのいずれか単膜或いは積層膜を用いても良い。
【００４５】
次いで、図３（ｄ）に示すように、ＣＭＰ法で２０ｎｍ程度の厚さが残るように研磨を行ってＴｉＡｌＮ膜４０の表面を平坦化する。このＣＭＰ工程においては、スラリとしてＳＳ−２５Ｅ（Ｃａｂｏｔ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎ製商品型番）を用いる。
【００４６】
次いで、図４（ｅ）に示すように、平坦化したＴｉＡｌＮ膜４０上に厚さが２５ｎｍのＴｉＡｌＮ膜４１を成膜する。この場合の成膜条件は、ＴｉとＡｌを合金化したＴｉ０．６Ａｌ０．４組成のターゲットを使った反応性スパッタにより、Ａｒが３０ｓｃｃｍとＮ２が３０ｓｃｃｍの混合ガス雰囲気中、２５３．３Ｐａの圧力下、４００℃の基板温度で、１．０ｋＷのスパッタパワーとする。このＴｉＡｌＮ膜４１はＴｉＡｌＮ膜４０の結晶性を引き続き（１１１）面に配向しており、ＴｉＡｌＮ膜４１とＴｉＡｌＮ膜４０とが導電性酸素バリア膜となる。
【００４７】
引き続いて、Ｉｒターゲットを用いたスパッタ法により、厚さが４０ｎｍのＩｒ電極４２を成膜する。この時の成膜条件は、Ａｒ雰囲気中、０．１１Ｐａの圧力下、４５０℃の基板温度で、０．３ｋＷのスパッタパワーとする。なお、ここでは、Ｉｒ下部電極４２の厚さを４０ｎｍにしているが、３０ｎｍ〜５０ｎｍの厚さであれば良い。
【００４８】
次いで、ＲＴＡ法により、Ａｒ雰囲気中、６５０℃以上６０秒間の熱処理を行う。この熱処理により、Ｉｒ下部電極４２とＴｉＡｌＮ膜４１との密着性及びＴｉＡｌＮ膜４０とＴｉＮ膜３９との密着が向上する同時に、Ｉｒ下部電極４２の結晶性を改善する。なお、ここでは、下部電極としてＩｒを用いているが、Ｐｔ膜、Ｐｄ膜、Ｏｓ膜、Ｒｈ膜等の貴金属、或いは、ＰｔＯｘ膜、ＩｒＯｘ膜，ＳｒＲｕＯ３膜、ＲｕＯｘ膜、ＰｄＯｘ膜、ＯｓＯｘ膜、ＲｈＯｘ膜などの導電性酸化物を用いることもできる。さらに、Ｐｔ／ＩｒＯｘ／Ｉｒ、Ｐｔ／ＩｒＯｘ／ＩｒＯｙ／Ｉｒ、Ｐｔ／ＳｒＲｕＯ３／ＩｒＯｘ／Ｉｒ、Ｐｔ／ＰｔＯｘ／ＩｒＯｘ／Ｉｒ、Ｐｔ／ＩｒＯｘ／ＲｕＯｘ／Ｉｒなど積層構造を用いても良い。また、熱処理の雰囲気としてＡｒを用いているが、Ｎ２やＮ２Ｏを用いても良い。
【００４９】
次いで、図４（ｆ）に示すように、ＭＯＣＶＤ法を用いてＩｒ下部電極４２上に厚さが８０ｎｍのＰＺＴ膜４３を形成する。この場合の成膜条件は、Ｐｂ（ＤＰＭ）２，Ｚｒ（ｄｍｈｄ）４及びＴｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２をＴＨＦ（テトラヒドロフロン）溶媒中に、いずれも０．３ｍｏｌ／ｌの濃度で溶解し、Ｐｂ，ＺｒおよびＴｉの各液体原料を形成する。次いで、これらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、および０．２００ｍｌ／分の流量で供給し、気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。次いで、ＭＯＣＶＤ装置の反応室中に、６６５Ｐａ（５Ｔｏｒｒ）の圧力下、６２０℃の基板温度で保持し、気化した各原料ガスを導入して６２０秒間成膜を行う。
【００５０】
引き続いて、スパッタ法を用いてＰＺＴ膜４３上に厚さが２５ｎｍで成膜した時点で結晶化しているＩｒＯｘ第１上部電極４４を形成する。この時の成膜条件は、成膜温度を３００℃とし、成膜ガスとしてＡｒ及び酸素を用い、これらの流量をいずれも１００ｓｃｃｍとし、スパッタパワーは、１ｋＷ〜２ｋＷ程度とする。次いで、ＲＴＡ法で７２５℃、２０ｓｃｃｍの酸素と２０００ｓｃｃｍのＡｒの混合雰囲気中で１２０秒間の熱処理を行う。この熱処理はＰＺＴ膜４３を完全に結晶化させる同時に、ＩｒＯｘ第１上部電極４４の成膜工程に伴うプラズマダメージも回復でき、ＰＺＴ膜中の酸素欠損を補償する。
【００５１】
その後、ＩｒＯｘ第１上部電極４４膜上に、スパッタ法を用いて厚さが２００ｎｍのＩｒＯｙ第２上部電極４５を成膜する。この時の成膜条件は、Ａｒ雰囲気中、０．８Ｐａの圧力下、１．０ｋＷのスパッタパワーで７９秒間堆積する。ここでは、ＩｒＯｙ第２上部電極４５の厚さを２００ｎｍとしているが、１００ｎｍ〜３００ｎｍであれば良い。この場合、工程劣化を抑えるために、ＩｒＯｙ第２上部電極４５はＩｒＯ２の化学量論組成に近い組成を有することが望ましく、水素に対して触媒作用を生じることがない。その結果、ＰＺＴ膜４３が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタの水素耐性が向上する。
【００５２】
なお、上部電極層の材料として、ＩｒＯｘ、ＩｒＯｙの代わりにＩｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄやこれらの酸化物、及びＳｒＲｕＯ３などの導電性酸化物やこれらの積層構造としても良い。さらにこの構造上に、水素バリア膜及び導電性向上膜としてＩｒ膜（図示は省略）を、スパッタにより、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのスパッタパワーで５０ｎｍの厚さに堆積する。なお、水素バリア膜としては、他にＲｕ膜やＳｒＲｕＯ３膜を使うことも可能である。
【００５３】
次いで、図５（ｇ）に示すように、背面洗浄を行った後、エッチングする際のハードマスクとなる厚さが２００ｎｍのＴｉＡｌＮ膜４６と厚さが３００ｎｍのＳｉＯ２膜４７を堆積する。なお、上述のようにＴｉＡｌＮ膜４６はスパッタ法を用いて形成し、ＳｉＯ２膜４７はＴＥＯＳガスを原料としたプラズマＣＶＤ法を用いて形成する。なお、ここでは、下層ハードマスクをＴｉＡｌＮで形成しているが、ＴｉＮを用いても良い。
【００５４】
次いで、図５（ｈ）に示すように、ＳｉＯ２膜４７を島状にパターニングした後、このＳｉＯ２膜４７をマスクにしてＴｉＡｌＮ膜４６をエッチングすることにより、島状の２層構造のハードマスクを形成する。
【００５５】
次いで、ハードマスクをマスクとして、ＨＢｒ、酸素、Ａｒ、及びＣ４Ｆ８の混合ガスをエッチングガスとするプラズマエッチングにより、ＩｒＯｙ第２上部電極４５乃至Ｉｒ下部電極４２を一括エッチングして強誘電体キャパシタを形成する。
【００５６】
次いで、図６（ｉ）に示すように、ＳｉＯ２膜４７を除去する。次いで、図６（ｊ）に示すように、ドライ酸素を用いた酸素雰囲気４８中で６５０℃の基板温度で６０分間の熱処理を行う。なお、ここでは、熱処理温度を６５０℃としているが、５５０℃〜７００℃であれば良く、この熱処理により、ＰＺＴ膜４３の成膜時及びエッチング時のダメージを回復させる。
【００５７】
この時、同時に下部ハードマスクとなるＴｉＡｌＮ膜４６及び酸素バリア膜となるＴｉＡｌＮ膜４１，４０に酸素が侵入して酸素侵入部４９が形成される。この酸素侵入部４９はＴｉＡｌＮ膜４６及びＴｉＡｌＮ膜４１の露出表面に形成される自然酸化膜より厚くなり、また、完全に酸化されて化学量論比の組成の酸化物になる場合も、或いは、単に酸素リッチの酸化性膜となる場合もある。但し、酸素はそれ以上侵入しないので、酸化され易いＷで構成されるＷプラグ３８は酸化しない。したがって、コンタクト不良を起こすことが防止され、半導体装置の歩留まりを向上させることが可能となる。
【００５８】
次いで、図７（ｋ）に示すように、プラズマエッチングにより、ＴｉＡｌＮ膜４６、ＴｉＡｌＮ膜４１，４０及びＴｉＮ膜３９をエッチング除去する。この時のエッチングは、ダウンフロー型プラズマエッチングチャンバ内に流量比で５％のＣＦ４ガスと９５％の酸素ガスとの混合ガスをエッチングガスとして供給すると共に、チャンバの上部電極に周波数が２．４５ＧＨｚでパワーが１４００Ｗの高周波電力を供給して、基板温度２００℃の条件で行われる。ここでは、プラズマエッチングを用いているが、Ｈ２Ｏ２、ＮＨ２ＯＨ、及び純水の混合溶液をエッチング液とするウエットエッチングを用いても良い。この工程で、ＴｉＡｌＮ膜４１,４０及びＴｉＮ膜３９の側壁の少なくとも一部には酸素侵入部４９が残存する。なお、酸化の程度を強くするとＴｉＡｌＮ膜４１,４０及びＴｉＮ膜３９の側壁全体に酸素侵入部４９が残存するようになる。
【００５９】
次いで、図７（ｌ）に示すように、スパッタ法を用いて強誘電体キャパシタを覆うように厚さが１０ｎｍのＡｌ２Ｏ３膜５０を形成する。ここでは、Ａｌ２Ｏ３膜５０の厚さを１０ｎｍとしているが、１０ｎｍ〜２０ｎｍであれば良い。次いで、ＰＺＴ膜４３のダメージを回復させる目的で、酸素含有雰囲気中で回復熱処理を行う。この回復熱処理の条件は特に限定されないが、ここでは、炉内において基板温度６１０℃として酸素雰囲気中で６０分間熱処理を行う。この時、強誘電体キャパシタの下にあるＴｉＡｌＮ膜４１，４０及びＴｉＮ膜３９の側面には、酸素侵入部４９が形成されているので、異常酸化が起こらず、従来の工程で見られた「筍」状生成物が発生しない。
【００６０】
次いで、ＡＬＤ（原子層堆積）法を用いてＡｌ２Ｏ３膜５０上に厚さが３０ｎｍのＡｌ２Ｏ３膜５１を成膜する。ここでは、ＡＬＤ法を用いているがＣＶＤ法を用いても良い。これらのＡｌ２Ｏ３膜５０及びＡｌ２Ｏ３膜５１は水素透過防止膜として作用する。
【００６１】
次いで、図８（ｍ）に示すように、ＴＥＯＳガスと酸素ガスとＨｅガスの混合ガスを用いたプラズマＣＶＤ法により厚さが１３００ｎｍのＳｉＯ２膜を堆積したのち、ＣＭＰ法により平坦化して第３層間絶縁膜５２とする。次いで、各強誘電体キャパシタのＩｒＯｙ第２上部電極４５及びｎ＋型ソース領域２８に接続するＷプラグ３４に達するコンタクトホールを形成する。次いで、４５０℃の酸素雰囲気中において熱処理してコンタクトホールの形成工程に伴ってＰＺＴ膜４３中に生じた酸素欠損を回復させる。
【００６２】
次いで、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜を順次積層してＴｉ／ＴｉＮ膜５３からなるグルー膜を形成したのち、第３層間絶縁膜５２の平坦面上での厚さが３００ｎｍになるようにＷ膜で埋め込む。次いで、ＣＭＰ法で平坦化してＷプラグ５４を形成する。
【００６３】
次いで、スパッタ法を用いて、膜厚が６０ｎｍのＴｉ膜５５、膜厚が３０ｎｍのＴｉＮ膜５６、膜厚が３６０ｎｍのＡｌＣｕ合金膜５７、膜厚が５ｎｍのＴｉ膜５８、及び、膜厚が７０ｎｍのＴｉＮ膜５９を順次形成する。次いで、フォトリソグラフィーによりこの積層膜をエッチングすることによってＷプラグ５４に接続する第１金属配線層とする。以降は、必要とする配線層数に応じて、層間絶縁膜の形成工程、導電性プラグの形成工程及び金属配線層の形成工程を繰り返す。最後にＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成することによって、実施例１の強誘電体メモリ装置の基本構造が完成する。
【００６４】
本発明の実施例１においては、ＰＺＴの受けたダメージを回復させる熱処理工程に先立って、酸素バリア膜のＴｉＡｌＮ膜４１，４０及び結晶性向上導電性密着膜のＴｉＮ膜３９の側面に酸素侵入部４９を形成しているので、異常酸化が生じることがない。その結果、「筍」状の異常生成物が発生しないので、水素透過防止膜であるＡｌ２Ｏ３膜５０，５１の被覆性が劣化することがなく、且つ、プラグの異常酸化も防止することができる。
【００６５】
このように、異常酸化が生じることがないので、Ｗプラグ３４とＩｒ下部電極４２のコンタクト抵抗が上昇することがない。また、安定した結晶性回復工程が可能になるので、強誘電体キャパシタのスイッチング特性の低下を抑制することができ、デバイスの歩留まり向上が可能になる。
【実施例２】
【００６６】
次に、図９を参照して、本発明の実施例２の強誘電体メモリ装置を説明するが、この実施例２は実施例１の強誘電体メモリ装置の第３層間絶縁膜中に水素透過防止膜を設けた以外は、実施例１と同じであるので、最終構造を説明する。図９は、本発明の実施例２の強誘電体メモリ装置の概略的断面図であり、第３層間絶縁膜５２を形成する工程において、まず、ＳｉＯ２膜６０を成膜したのち、ＣＭＰ法により平坦化する。次いで、水素透過防止膜となる厚さが３０ｎｍ〜１００ｎｍ、例えば、５０ｎｍのＡｌ２Ｏ３膜６１を形成したのち、再び、ＳｉＯ２膜６２を成膜し、ＣＭＰ法で平坦化して３層構造の第３層間絶縁膜５２とする。以降は、上記の実施例１と同様に、導電性プラグ及び金属配線層を形成する。
【００６７】
本発明の実施例２においては強誘電体キャパシタ上に水素透過防止膜を設けているので、金属配線層からの水素は水素透過防止膜であるＡｌ２Ｏ３膜６１に阻止されるので、より工程劣化に強くなる。
【実施例３】
【００６８】
次に、図１０乃至図１４を参照して、本発明の実施例３の強誘電体メモリ装置の製造工程を説明する。まず、図１０（ａ）に示すように、上記の実施例１の図４（ｅ）までの工程と全く同様の工程によって、ＴｉＡｌＮ膜４１の上に、スパッタ法により厚さが２０ｎｍのＩｒ膜６３を形成する。
【００６９】
次いで、図１０（ｂ）に示すように、レジストやハードマスク及びフォトリソグラフィー技術を用い、Ｗプラグ３８の上にＷプラグ３８より大きく、キャパシタサイズより小さいパターンサイズにＩｒ膜６３乃至ＴｉＮ膜３９をエッチングする。
【００７０】
次いで、図１１（ｃ）に示すように、全面にスパッタ法を用いて酸素バリア性を有する厚さが３０ｎｍのＴｉＯ２膜６４を形成する。ここでは、ＴｉＯ２膜６４の膜厚を３０ｎｍにしているが、２０ｎｍ〜５０ｎｍであれば良い。また、酸素バリア性を有する絶縁膜であれば、Ａｌ２Ｏ３、ＴａＯｘ、ＨｆＯｘ、ＳｉＯＮ、ＩｒＳｉＯＮ、ＲｕＳｉＯＮなどの膜でも良い。
【００７１】
次いで、図１１（ｄ）に示すように、次に、ＴＥＯＳガスと酸素ガスとＨｅガスの混合ガスを用いたプラズマＣＶＤ法により厚さが１０００ｎｍのＳｉＯ２膜６５を成膜する。
【００７２】
次いで、図１２（ｅ）に示すように、Ｉｒ膜６３をストッパとしてＣＭＰ法によりＳｉＯ２膜６５を平坦化して、Ｉｒ膜６３上のＴｉＯ２膜６４を除去する。次いで、図１２（ｆ）に示すように、実施例１と同様の成膜工程によって、Ｉｒ下部電極４２、ＰＺＴ膜４３、ＩｒＯｘ第１上部電極４４及びＩｒＯｙ第２上部電極４５を形成する。
【００７３】
次いで、図１３（ｇ）に示すように、ＳｉＯ２膜からなるハードマスク（図示は省略）をマスクとしてＩｒＯｙ第２上部電極４５乃至Ｉｒ下部電極４２を一括エッチングして強誘電体キャパシタを形成したのち、ハードマスクを除去する。
【００７４】
次いで、ＰＺＴ膜４３が受けた成膜時及びエッチング時のダメージを回復させるために、酸素を含む雰囲気中で６１０℃において４０分間の熱処理を行う。この時、ＴｉＡｌＮ膜４１，４０及びＴｉＮ膜３９の側面は酸素バリア性を有するＴｉＯ２膜６４で覆われているので、異常酸化が発生せず、Ｗプラグ３８の酸化も発生しない。
【００７５】
以降は、図１３（ｈ）に示すように、上記の実施例１の図７（ｌ）示した工程と同様の工程により、水素透過防止膜となるＡｌ２Ｏ３膜５０及びＡｌ２Ｏ３膜５１を順次成膜する。
【００７６】
次いで、図１４（ｉ）に示すように、上記の実施例１の図８（ｍ）の工程と同様の工程で、第３層間絶縁膜５２、導電性プラグ及び第１金属配線層を形成する。以降は、必要とする配線層数に応じて、層間絶縁膜の形成工程、導電性プラグの形成工程及び金属配線層の形成工程を繰り返す。最後にＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成することによって、実施例３の強誘電体メモリ装置の基本構造が完成する。
【００７７】
本発明の実施例３においては、酸素バリア膜となるＴｉＡｌＮ膜４１，４０を予め小さなサイズにエッチング加工しているので、強誘電体キャパシタを一括エッチングする際の高さを低くすることができる。その結果、テーパ角の大きな強誘電体キャパシタを形成することができるので、同じ容量を有する強誘電体キャパシタをより小さな面積で形成することができる。
【００７８】
また、ＰＺＴ膜の成膜時及びエッチング時のダメージを回復するための熱処理工程において、ＴｉＡｌＮ膜４１，４０及びＴｉＮ膜３９の側面は酸素バリア性を有するＴｉＯ２膜６４で覆われているので、異常酸化が発生せず、Ｗプラグ３８の酸化も発生しない。
【実施例４】
【００７９】
次に、図１５を参照して、本発明の実施例４の強誘電体メモリ装置を説明するが、この実施例４は実施例２と同様に実施例３の強誘電体メモリ装置の第３層間絶縁膜中に水素透過防止膜を設けた以外は、実施例３と同じであるので、最終構造を説明する。図１５は、本発明の実施例４の強誘電体メモリ装置の概略的断面図であり、第３層間絶縁膜５２を形成する工程において、まず、ＳｉＯ２膜６０を成膜したのち、ＣＭＰ法により平坦化する。次いで、水素透過防止膜となる厚さが３０ｎｍ〜１００ｎｍ、例えば、５０ｎｍのＡｌ２Ｏ３膜６１を形成したのち、再び、ＳｉＯ２膜６２を成膜し、ＣＭＰ法で平坦化して３層構造の第３層間絶縁膜５２とする。以降は、上記の実施例１と同様に、導電性プラグ及び金属配線層を形成する。
【００８０】
本発明の実施例４においても強誘電体キャパシタ上に水素透過防止膜を設けているので、金属配線層からの水素は水素透過防止膜であるＡｌ２Ｏ３膜６１に阻止されるので、より工程劣化に強くなる。
【実施例５】
【００８１】
次に、図１６乃至図２１を参照して本発明の実施例５の強誘電体メモリ装置を説明するが、まず、図１６乃至図１８を参照して、本発明の実施例５の強誘電体メモリ装置の製造工程を説明する。まず、上記の実施例１の図２（ａ）乃至図５（ｇ）まで工程と全く同様の工程により、ＩｒＯｙ第２上部電極４５まで形成する。
【００８２】
次いで、図１６（ｂ）に示すように、ＳｉＯ２膜４７をハードマスクとして用いて、ＩｒＯｙ第２上部電極４５乃至ＴｉＮ膜３９を一括エッチングして、強誘電体キャパシタを形成する。
【００８３】
次いで、図１７（ｃ）に示すように、ＳｉＯ２膜４７を除去したのち、ドライ酸素からなる酸素雰囲気中において、４５０℃で１０時間の熱処理を行って、ＴｉＡｌＮ膜４１,４０及びＴｉＮ膜３９の側面をゆっくり酸化させて酸素侵入部４９を形成する。ここでは、４５０℃で熱処理しているが、４００℃〜５００℃であれば良い。４００℃以下の場合は、ＴｉＡｌＮ膜４１，４０は殆ど酸化されないので、その後工程における高温熱処理工程で「筍」状の異常生成物が発生する。一方、５００℃より高い温度になると、この熱処理の段階で「筍」状の異常生成物が発生する。ＴｉＡｌＮ膜４１,４０の側面の酸化は非常に遅いので、長時間かけて処理を行う必要がある。
【００８４】
次いで、ＰＺＴ膜４３のダメージを回復させるために、５００℃より高温の６１０℃で熱処理を行う。この時、ＴｉＡｌＮ膜４１，４０及びＴｉＮ膜３９の側面には酸素侵入部４９が形成されているので、この熱処理によって「筍」状の異常生成物が発生することがない。
【００８５】
以降は、図１７（ｄ）に示すように、上記の実施例１の図７（ｌ）示した工程と同様の工程により、水素透過防止膜となるＡｌ２Ｏ３膜５０及びＡｌ２Ｏ３膜５１を順次成膜する。
【００８６】
次いで、図１８（ｅ）に示すように、上記の実施例１の図８（ｍ）の工程と同様の工程で、第３層間絶縁膜５２、導電性プラグ及び第１金属配線層を形成する。以降は、必要とする配線層数に応じて、層間絶縁膜の形成工程、導電性プラグの形成工程及び金属配線層の形成工程を繰り返す。最後にＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成することによって、実施例５の強誘電体メモリ装置の基本構造が完成する。
【００８７】
次に、図１９乃至図２１を参照して、本発明の実施例５による作用効果を説明する。図１９は、本発明の実施例５における異常生成物発生状況の説明図である。図１９（ａ）は上述のように一括エッチングしたのちに、４５０℃で１０時間の熱処理を行うことなく６１０℃で４０分間の熱処理を行ったのちの表面のＳＥＭ図である。図に示すように、従来の製造工程と同様に、強誘電体キャパシタ間に多数の「筍」状の異常生成物が発生している。
【００８８】
図１９（ｂ）は４５０℃で１０時間の熱処理を行った直後の表面のＳＥＭ図であり、「筍」状の異常生成物が発生しておらず、強誘電体キャパシタ間がきれいな状況になっている。図１９（ｃ）は、４５０℃で１０時間の熱処理を行ない、さらに、６１０℃で４０分間の熱処理を行ったのちの表面のＳＥＭ図である。図に示すように、「筍」状の異常生成物が発生しておらず、強誘電体キャパシタ間がきれいな状況になっている。図１９（ｄ）は、４５０℃で１０時間の熱処理を行ない、さらに、６５０℃で４０分間の熱処理を行ったのちの表面のＳＥＭ図である。図に示すように、「筍」状の異常生成物が発生しておらず、強誘電体キャパシタ間がきれいな状況になっている。したがって、図１９（ａ）と図１９（ｂ）乃至図１９（ｄ）の対比から、低温による長時間酸化による作用効果が確認された。
【００８９】
図２０は、本発明の実施例５におけるキャパシタの断面構造の説明図であり、図２０（ａ）は具体的断面構造であり、図２０（ｂ）は対応するＴＥＭ図である。なお、ここでは、図２０（ａ）に示すように、下部電極をＩｒ／ＩｒＯｘ／Ｐｔの３層構造としている。また、ＴｉＡｌＮ膜の側壁の酸素侵入部は、低温酸化ではＡｌよりＴｉの方が優先して酸化されるため実質的にＴｉＯｘ組成の領域となる。なお、高温酸化ではＡｌの酸化が顕著になり、これが「筍」状の異常生成物（異常酸化物）の発生の原因であると推測される。また、図２０（ｂ）の断面ＴＥＭ図からは「筍」状の異常生成物は確認されなかった。
【００９０】
図２１は、本発明の実施例５のキャパシタの断面構造における元素分布図である。各図における左図はＡｌ，Ｏ，Ｔｉの濃度をエネルギー分散型Ｘ線分析（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｍｅｔｒｙ）したＥＤＸマップであり、右図はＥＤＸマップを模写したものである。図２１（ａ）はＡｌの濃度分布であり、Ａｌ２Ｏ３膜（５０，５１）及びＴｉＡｌＮ膜（４１，４０）に対応する位置でＡｌの濃度が高くなっていることが分かる。
【００９１】
図２１（ｂ）は、Ｏの濃度分布であり、図において２つの縦長の長方形で囲んだＴｉＡｌＮ膜（４１，４０）の側壁に対応する位置に酸化物の存在が見られた。また、図２１（ｃ）はＴｉの濃度分布であり、ＴｉＡｌＮ膜（４１，４０）及びＴｉＮ膜（３９）に対応する位置でＴｉの濃度が高くなっている。また、図において２つの正方形で囲んだＴｉＡｌＮ膜（４１，４０）及びＴｉＮ膜（３９）の側壁に対応する位置にもＴｉの存在が確認され、図２１（ａ）乃至図２１（ｃ）を合せて判断すると、ＴｉＡｌＮ膜及びＴｉＮ膜の側面にＴｉの酸化物及びＡｌの酸化物を確認されるが、従来方法のような「筍」状の異常生成物が発生していない。
【００９２】
本発明の実施例５においては、強誘電体キャパシタを一括エッチング後に低温で長時間酸化しているので、以降の工程で高温熱処理を行っても、側面に異常生成物が発生することがない。その結果、ＰＺＴ膜に受けたダメージを回復させる熱処理を行っても、導電性プラグの異常酸化を防げる上に、導電性プラグと下部電極のコンタクト抵抗上昇されなく、キャパシタのスイッチング特性の低下を抑制することができ、デバイスの歩留まりが向上できる。
【実施例６】
【００９３】
次に、図２２を参照して、本発明の実施例６の強誘電体メモリ装置を説明するが、この実施例６は実施例２と同様に実施例５の強誘電体メモリ装置の第３層間絶縁膜中に水素透過防止膜を設けた以外は、実施例５と同じであるので、最終構造を説明する。図２２は、本発明の実施例６の強誘電体メモリ装置の概略的断面図であり、第３層間絶縁膜５２を形成する工程において、まず、ＳｉＯ２膜６０を成膜したのち、ＣＭＰ法により平坦化する。次いで、水素透過防止膜となる厚さが３０ｎｍ〜１００ｎｍ、例えば、５０ｎｍのＡｌ２Ｏ３膜６１を形成したのち、再び、ＳｉＯ２膜６２を成膜し、ＣＭＰ法で平坦化して３層構造の第３層間絶縁膜５２とする。以降は、上記の実施例１と同様に、導電性プラグ及び金属配線層を形成する。
【００９４】
本発明の実施例６においても強誘電体キャパシタ上に水素透過防止膜を設けているので、金属配線層からの水素は水素透過防止膜であるＡｌ２Ｏ３膜６１に阻止されるので、より工程劣化に強くなる。
【実施例７】
【００９５】
次に、図２３を参照して、本発明の実施例７の強誘電体メモリ装置を説明するが、この実施例７はプレーナ型の強誘電体メモリ装置に関するものであり、基本的な製造工程は上記の実施例１と同様であるので最終構造のみを説明する。図２３は本発明の実施例７の強誘電体メモリ装置の概略的断面図であり、スイッチングトランジスタ及びＷプラグ３４の形成工程までは上記の実施例１と同様である。
【００９６】
この実施例７においては、第１層間絶縁膜３２上にＴｉＮ膜３９、ＴｉＡｌＮ膜４１、Ｉｒ下部電極４２、ＰＺＴ膜４３、ＩｒＯｘ第１上部電極４４及びＩｒＯｙ第２上部電極４５を順次成膜する。次いで、ＩｒＯｙ第２上部電極４５、ＩｒＯｘ第１上部電極４４及びＰＺＴ膜４３を順次エッチングする。次いで、Ｉｒ下部電極４２をより大きなパターンにエッチングする。
【００９７】
次いで、酸素雰囲気中で熱処理を行ってＴｉＡｌＮ膜４１の露出部を酸化により改質して酸素侵入部４９を形成する。次いで、Ｉｒ下部電極４２をマスクとして表面に露出している酸素侵入部４９、ＴｉＡｌＮ膜４１及びＴｉＮ膜３９を除去する。この時、ＴｉＡｌＮ膜４１の側面に酸素侵入部４９が残存する。
【００９８】
以降は、上記の実施例１と同様に、ＰＺＴ膜４３のダメージ回復のための熱処理、水素透過防止膜となるＡｌ２Ｏ３膜５０，５１の形成、第２層間絶縁膜３６の形成、導電性プラグの形成及び第１金属配線層の形成を行う。次いで、必要とする配線層数に応じて、層間絶縁膜の形成工程、導電性プラグの形成工程及び金属配線層の形成工程を繰り返す。最後にＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成することによって、本発明の実施例７の強誘電体メモリ装置の基本構造が完成する。
【００９９】
本発明の実施例７においても、ＰＺＴ膜のダメージ回復の熱処理を行う前に、導電性酸素バリア膜であるＴｉＡｌＮ膜の側面に酸素侵入部４９を設けているので、Ａｌの酸化による異常生成物が発生することがない。その結果、Ａｌ２Ｏ３膜５０，５１の被覆性が良好になるので、水素や水分の侵入による劣化が抑制される。
【０１００】
ここで、実施例１乃至実施例７を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）半導体基板と、前記半導体基板に形成された不純物領域と、前記半導体基板の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通して形成されて前記不純物領域と電気的に接続する導電性プラグと、前記層間絶縁膜上に少なくとも導電性酸素バリア膜を介して配置された下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を順次積層して形成されたキャパシタと、を有し、前記導電性酸素バリア膜の側面の少なくとも一部が酸化膜で覆われていることを特徴とする半導体装置。
（付記２）前記酸化膜が前記導電性酸素バリア膜の側面の酸素侵入部であることを特徴とする付記１に記載の半導体装置。
（付記３）前記酸化膜が絶縁性酸素バリア膜であることを特徴とする付記１に記載の半導体装置。
（付記４）前記導電性プラグの上方に前記導電性酸素バリア膜が積層方向からみて前記導電性プラグと重なる位置に配置されて、前記導電性プラグと前記導電性酸素バリア膜とが電気的に接続していることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５）前記導電性酸素バリア膜と前記導電性プラグとの間に導電性密着膜をさらに有することを特徴とする付記４に記載の半導体装置。
（付記６）前記導電性密着膜の膜厚が、１ｎｍ乃至２０ｎｍであることを特徴とする付記５に記載の半導体装置。
（付記７）前記導電性密着膜が、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、Ａｌ膜、またはそれらの金属を含む合金からなる群から選択された導電体のいずれかからなることを特徴とする付記５または付記６に記載の半導体装置。
（付記８）前記導電性酸素バリア膜が、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＨｆＡｌＮ、ＨｆＡｌＯＮ、ＩｒＳｉＮ、ＩｒＳｉＯＮ、ＩｒＡｌＮ、ＩｒＡｌＯＮ、ＲｕＳｉＮ、ＲｕＳｉＯＮ、Ｉｒ、Ｒｕ、ＴｉＮ、ＴａＮ、ＨｆＮからなる群から選択されたいずれかの単層または積層膜であることを特徴とする付記１乃至付記７のいずれか１に記載の半導体装置。
（付記９）前記導電性酸素バリア膜の前記下部電極に対向する面の前記酸素侵入部または絶縁性酸素バリア膜を含む面積と、前記下部電極の前記導電性酸素バリア膜に対向する面の面積が等しいことを特徴とする付記２乃至付記８のいずれか１に記載の半導体装置。
（付記１０）前記導電性酸素バリア膜の前記下部電極に対向する面の面積が前記下部電極の前記導電性酸素バリア膜に対向する面の面積より小さく、且つ、前記導電性酸素バリア膜の側面が前記絶縁性酸素バリア膜で覆われていることを特徴とする付記３乃至付記８のいずれか１に記載の半導体装置。
（付記１１）前記キャパシタを覆う層間絶縁膜中に水素透過防止膜を挿入したことを特徴とする付記１乃至付記１０のいずれか１項に記載の半導体装置。
（付記１２）不純物領域を形成した半導体基板上に設けられた層間絶縁膜中に、前記不純物領域と電気的に接続する導電性プラグを埋め込む工程と、前記導電性プラグを埋め込んだ前記層間絶縁膜上に、少なくとも導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を成膜する工程と、前記導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極をエッチングして前記導電性酸素バリア膜を伴ったキャパシタを形成する工程と、前記導電性酸素バリア膜の側面の少なくとも一部に酸化膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
（付記１３）前記酸化膜を形成する工程に前記導電性酸素バリア膜の側面の酸素侵入部を形成する工程を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記酸化膜を形成する工程に絶縁性酸素バリア膜を形成する工程を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１５）前記導電性プラグを埋め込んだ前記層間絶縁膜上に、少なくとも導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を成膜する工程において、前記導電性プラグと前記導電性酸素バリア膜との間に導電性密着膜を成膜する工程を含むことを特徴とする付記１２乃至付記１４のいずれか１に記載の半導体装置の製造方法。
（付記１６）前記導電性酸素バリア膜の側面の少なくとも一部に酸素侵入部を形成する工程が、前記下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を前記導電性酸素バリア膜が露出するまでエッチングしたのち、酸素雰囲気中で熱処理する工程であることを特徴とする付記１３または付記１５に記載の半導体装置の製造方法。
（付記１７）前記導電性酸素バリア膜の側面の少なくとも一部に酸素侵入部を形成する工程が、前記導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を一括エッチングしたのち、酸素雰囲気中で熱処理して前記導電性酸素バリア膜の側面の全面に酸素侵入部を形成する工程であることを特徴とする付記１３または付記１５に記載の半導体装置の製造方法。
（付記１８）前記酸素雰囲気中の熱処理温度が４００℃乃至５００℃であることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）前記導電性プラグを埋め込んだ前記層間絶縁膜上に、少なくとも導電性酸素バリア膜、下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を成膜する工程が、導電性酸素バリア膜を成膜したのち、所定形状に加工する工程と、加工した導電性酸素バリア膜を含む全面に下部電極、強誘電体または高誘電体からなる誘電体膜及び上部電極を成膜する工程とからなり、前記絶縁性酸素バリア膜を形成する工程が、前記所定形状に加工した導電性酸素バリア膜の露出表面に絶縁性酸素バリア膜を成膜する工程であることを特徴とする付記１４または付記１５に記載の半導体装置の製造方法。
【符号の説明】
【０１０１】
１  半導体基板
２  不純物領域
３  層間絶縁膜
４  導電性プラグ
５  結晶性向上導電性密着膜
６  導電性酸素バリア膜
７  下部電極
８  誘電体層
９  上部電極
１０  酸素侵入部
２１  シリコン基板
２２  素子分離領域
２３  ｐ型ウェル領域
２４  ゲート酸化膜
２５  ゲート電極
２６  ｎ型エクステンション領域
２７  サイドウォール
２８  ｎ＋型ソース領域
２９  ｎ＋型ドレイン領域
３０  Ｃｏシリサイド電極
３１  ＳｉＯＮ膜
３２  第１層間絶縁膜
３３，３７，５３  Ｔｉ／ＴｉＮ膜
３４，３８，５４  Ｗプラグ
３５  ＳｉＯＮ膜
３６  第２層間絶縁膜
３９  ＴｉＮ膜
４０，４１  ＴｉＡｌＮ膜
４２  Ｉｒ下部電極
４３  ＰＺＴ膜
４４  ＩｒＯｘ第１上部電極
４５  ＩｒＯｙ第２上部電極
４６  ＴｉＡｌＮ膜
４７  ＳｉＯ２膜
４８  酸素雰囲気
４９  酸素侵入部
５０，５１  Ａｌ２Ｏ３膜
５２  第３層間絶縁膜
５５，５８  Ｔｉ膜
５６，５９  ＴｉＮ膜
５７  ＡｌＣｕ合金膜
６０，６２  ＳｉＯ２膜
６１  Ａｌ２Ｏ３膜
６３  Ｉｒ膜
６４  ＴｉＯ２膜
６５  ＳｉＯ２膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２０】
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【図２２】
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【図２３】
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【図１９】
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【図２１】
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【図２４】
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