(57)【要約】【課題】逆流防止用のダイオードの影響を抑制する。【解決手段】電源ラインＬＶＣＣと出力端子ＯＵＴの間に、第２ＰＭＯＳトランジスタＭＰ１２、第２ＰＭＯＳトランジスタＭＰ１２を設け、出力端子ＯＵＴと接地ラインＬＧＮＤの間に、第１ＮＭＯＳトランジスタＭＮ１１、第２ＮＭＯＳトランジスタＭＮ１２を設ける。第３ＰＭＯＳトランジスタＭＰ１３のソースは出力端子ＯＵＴと接続され、そのゲートは、ＶＯＵＴ＞ＶＨのときにオンするように、第１バイアス回路２０によりバイアスされる。第３ＮＭＯＳトランジスタＭＮ１３のソースは出力端子ＯＵＴと接続され、そのゲートはＶＯＵＴ＜ＶＬのときオンするように第２バイアス回路３０によりバイアスされる。【選択図】図２
2015019160.tif 000002
【特許請求の範囲】
【請求項１】
第１制御信号および第２制御信号に応じたレベルの出力電圧を出力端子に発生させるドライバ回路であって、
ドレインが前記出力端子に接続され、ゲートに前記第１制御信号が入力された第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースと接続され、ソースが電源ラインと接続された第２ＰＭＯＳトランジスタと、
ドレインが前記出力端子に接続され、ゲートに前記第２制御信号が入力された第１ＮＭＯＳトランジスタと、
ドレインが前記第１ＮＭＯＳトランジスタのソースと接続され、ソースが接地ラインと接続された第２ＮＭＯＳトランジスタと、
ソースが前記出力端子と接続され、ドレインが前記第２ＰＭＯＳトランジスタのゲートと接続された第３ＰＭＯＳトランジスタと、
ソースが前記出力端子と接続され、ドレインが前記第２ＮＭＯＳトランジスタのゲートと接続された第３ＮＭＯＳトランジスタと、
前記出力電圧が所定の第１しきい値より高いとき、前記第３ＰＭＯＳトランジスタがオンするように、前記第３ＰＭＯＳトランジスタのゲートをバイアスする第１バイアス回路と、
前記出力電圧が所定の第２しきい値より低いとき、前記第３ＮＭＯＳトランジスタがオンするように、前記第３ＮＭＯＳトランジスタのゲートをバイアスする第２バイアス回路と、
を備えることを特徴とするドライバ回路。
【請求項２】
ソースが前記電源ラインと接続され、ドレインが前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタおよび前記第３ＰＭＯＳトランジスタのバックゲートと接続され、ゲートが前記第３ＰＭＯＳトランジスタの前記ドレインと接続された第４ＰＭＯＳトランジスタと、
ソースが前記接地ラインと接続され、ドレインが前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタおよび前記第３ＮＭＯＳトランジスタのバックゲートと接続され、ゲートが前記第３ＮＭＯＳトランジスタの前記ドレインと接続された第４ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記第１バイアス回路は、
ソースが前記電源ラインと接続され、ドレインおよびゲートが前記第３ＰＭＯＳトランジスタのゲートと接続された第５ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのドレインと接続された第１電流源と、
を含むことを特徴とする請求項１または２に記載のドライバ回路。
【請求項４】
前記第２バイアス回路は、
ソースが前記接地ラインと接続され、ドレインおよびゲートが前記第３ＮＭＯＳトランジスタのゲートと接続された第５ＮＭＯＳトランジスタと、
前記第５ＮＭＯＳトランジスタのドレインと接続された第２電流源と、
を含むことを特徴とする請求項１から３のいずれかに記載のドライバ回路。
【請求項５】
前記第３ＰＭＯＳトランジスタの前記ドレインと接続された第３電流源と、
前記第３ＮＭＯＳトランジスタの前記ドレインと接続された第４電流源と、
をさらに備えることを特徴とする請求項１から４のいずれかに記載のドライバ回路。
【請求項６】
前記電源ラインと前記第２ＰＭＯＳトランジスタのソースの間に設けられた第１抵抗と、
前記第２ＮＭＯＳトランジスタのソースと前記接地ラインの間に設けられた第２抵抗と、
をさらに備えることを特徴とする請求項１から５のいずれかに記載のドライバ回路。
【請求項７】
前記第１しきい値は、電源電圧付近に設定され、前記第２しきい値は、接地電位付近に設定されることを特徴とする請求項１から６のいずれかに記載のドライバ回路。
【請求項８】
請求項１から７のいずれかに記載のドライバ回路を２個ペアで備え、一方のドライバ回路の出力電圧を差動信号の正信号として、他方のドライバ回路の出力電圧を差動信号の負信号として出力可能に構成された差動トランスミッタ。
【請求項９】
請求項７に記載のドライバ回路を２個ペアで備え、一方のドライバ回路の出力電圧を差動信号の正信号として、他方のドライバ回路の出力電圧を差動信号の負信号として出力可能に構成され、
一方のドライバ回路の前記第２ＰＭＯＳトランジスタのソースと、他方のドライバ回路の前記第２ＰＭＯＳトランジスタのソースは共通に接続され、
一方のドライバ回路の前記第２ＮＭＯＳトランジスタのソースと、他方のドライバ回路の前記第２ＮＭＯＳトランジスタのソースは共通に接続されることを特徴とする差動トランスミッタ。
【請求項１０】
請求項８または９に記載の差動トランスミッタを備えることを特徴とする産業機器。
【請求項１１】
請求項８または９に記載の差動トランスミッタを備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を伝送線路に出力するトランスミッタに関する。
【背景技術】
【０００２】
デジタル信号の高速シリアル伝送の規格として、ＲＳ４８５規格、ＲＳ４２２、あるいはＬＶＤＳ（Low Voltage Differential Signaling）規格などの、差動信号を利用した通信方式が提案されている。
【０００３】
図１（ａ）は、本発明が検討した差動トランスミッタの回路図であり、図１（ｂ）は図１（ａ）のドライバ回路の電圧−電流特性を示す図である。
【０００４】
差動トランスミッタ２ｒの差動出力端子ＯＵＴＰ／ＯＵＴＮには、差動伝送ライン４が接続される。差動トランスミッタ２ｒは、差動出力端子ＯＵＴＰ／ＯＵＴＮから、正信号ＳＯＵＴＰおよび負信号ＳＯＵＴＮを含む差動信号を出力する。
【０００５】
差動トランスミッタ２ｒは、正信号ＳＯＵＴＰを出力するＰ側のドライバ回路１０Ｐ、負信号ＳＯＵＴＮを出力するＮ側のドライバ回路１０Ｎを備える。ドライバ回路１０Ｐと１０Ｎは同様に構成されるため、図１（ａ）にはドライバ回路１０Ｐの構成のみが示される。
【０００６】
ドライバ回路１０Ｐは、その入力端子ＤＩＰ、ＤＩＮに、その前段に設けられたプリドライバ（不図示）からの制御信号ＳＩＮ、ＳＩＰを受け、制御信号ＳＩＮ、ＳＩＰに応じた正信号ＳＯＵＴＰを出力する。
【０００７】
ドライバ回路１０Ｐは、電源ラインＬＶＣＣと出力端子ＯＵＴの間に設けられたハイサイドトランジスタＭＰ１、出力端子ＯＵＴと接地ラインＬＧＮＤの間に設けられたローサイドトランジスタＭＮ１を備える。ハイサイドトランジスタＭＰ１がオン、ローサイドトランジスタＭＮ１がオフのとき、ドライバ回路１０の出力電圧ＶＯＵＴは、ハイレベル電圧（ＶＣＣ）となり、ハイサイドトランジスタＭＰ１がオフ、ローサイドトランジスタＭＮ１がオンのとき、ドライバ回路１０の出力電圧ＶＯＵＴは、ローレベル電圧（ＶＧＮＤ）となる。また、ハイサイドトランジスタＭＰ１、ローサイドトランジスタＭＮ１が両方オフすると、ハイインピーダンス（High-Z）状態となる。
【０００８】
ＲＳ４８５規格のように送信と受信を同一の伝送線路で行う半２重通信において、レシーバ（不図示）側がオフ状態となっているとき、ドライバ回路１０Ｐの出力ＯＵＴＰ（ＯＵＴＮ）の電圧ＶＯＵＴは、電源電圧ＶＣＣ（たとえば５Ｖ）より高い電圧（たとえば１２Ｖ）、あるいは接地電圧ＶＧＮＤ（たとえば０Ｖ）より低い電圧（たとえば−７Ｖ）となる場合がある。
【０００９】
一般的なＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のドレインソース間に、これらの電圧が印加されると、ＭＯＳＦＥＴはオフ状態を保つことができず、あるいはそのボディダイオードを介して、ＭＯＳＦＥＴが形成される半導体基板に大電流が流れることとなり、伝送線路４上の波形を乱す要因となり、通信を妨害する。
【００１０】
そこで出力電圧ＶＯＵＴが電源電圧ＶＣＣより高いときにハイサイドトランジスタＭＰ１側に逆流電流が流れるのを防止するため、電源ラインＬＶＣＣと出力端子ＯＵＴＰの間には、逆流防止用のダイオードＤＰ１２が挿入される。同様に、出力電圧ＶＯＵＴが接地電圧ＶＧＮＤより低いとき、ローサイドトランジスタＭＮ１側に逆流電流が流れるのを防止するため、出力端子ＯＵＴＰと接地ラインＬＧＮＤの間には、逆流防止用のダイオードＤＮ１２が挿入される。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１（ｂ）には、図１（ａ）のドライバ回路１０の電圧−電流（ＶＯＵＴ−ＩＯＵＴ）特性が示される。差動トランスミッタ２の動作時には、逆流防止用ダイオードＤＰ１２、ＤＮ１２の両端間に、順方向電圧ＶＦが発生するため、出力電圧ＶＯＵＴの振幅が狭められるという問題がある。この問題に対処するためには電源電圧ＶＣＣを大きくしなければならず、低電源電圧の系で用いることができなくなる。
【００１２】
また、出力端子ＯＵＴＰからドライバ回路１０Ｐ側を見たときに、電源ラインＬＶＣＣ側と接地ラインＬＧＮＤ側とで、ダイオードとＭＯＳＦＥＴの配置が非対称となるため、出力電圧ＶＯＵＴの波形の対称性が損なわれるという問題がある。
【００１３】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、逆流防止用のダイオードの影響を抑制可能なドライバ回路の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、第１制御信号および第２制御信号に応じたレベルの出力電圧を出力端子に発生させるドライバ回路に関する。ドライバ回路は、ドレインが出力端子に接続され、ゲートに第１制御信号が入力された第１ＰＭＯＳトランジスタと、ドレインが第１ＰＭＯＳトランジスタのソースと接続され、ソースが電源ラインと接続された第２ＰＭＯＳトランジスタと、ドレインが出力端子に接続され、ゲートに第２制御信号が入力された第１ＮＭＯＳトランジスタと、ドレインが第１ＮＭＯＳトランジスタのソースと接続され、ソースが接地ラインと接続された第２ＮＭＯＳトランジスタと、ソースが出力端子と接続され、ドレインが第２ＰＭＯＳトランジスタのゲートと接続された第３ＰＭＯＳトランジスタと、ソースが出力端子と接続され、ドレインが第２ＮＭＯＳトランジスタのゲートと接続された第３ＮＭＯＳトランジスタと、出力電圧が所定の第１しきい値より高いとき、第３ＰＭＯＳトランジスタがオンするように、第３ＰＭＯＳトランジスタのゲートをバイアスする第１バイアス回路と、出力電圧が所定の第２しきい値より低いとき、第３ＮＭＯＳトランジスタがオンするように、第３ＮＭＯＳトランジスタのゲートをバイアスする第２バイアス回路と、を備える。
【００１５】
この態様によると、出力電圧が第１しきい値と第２しきい値の範囲内に収まっているときには、逆流防止用に設けられた第２ＰＭＯＳトランジスタ、第２ＮＭＯＳトランジスタがオンしているため、逆流防止用にダイオードを設けた場合に比べて、ダイオードの順方向電圧に相当する電圧降下をなくすことができる。これにより、同じ電源電圧の条件下で出力電圧の振幅を大きくし、あるいは同じ振幅を得るために必要な電源電圧を低くすることができる。また、出力端子からみた回路の対称性を高めることができる。
【００１６】
ある態様のドライバ回路は、ソースが電源ラインと接続され、ドレインが第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタおよび第３ＰＭＯＳトランジスタのバックゲートと接続され、ゲートが第３ＰＭＯＳトランジスタのドレインと接続された第４ＰＭＯＳトランジスタと、ソースが接地ラインと接続され、ドレインが第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタおよび第３ＮＭＯＳトランジスタのバックゲートと接続され、ゲートが第３ＮＭＯＳトランジスタのドレインと接続された第４ＮＭＯＳトランジスタと、をさらに備えてもよい。
【００１７】
この態様によれば、第１ＰＭＯＳトランジスタ〜第３ＰＭＯＳトランジスタのバックゲートを電源電圧に固定せず、それらのバックゲートと電源ラインの間に第４ＰＭＯＳトランジスタを挿入することで、それらのバックゲートをフローティング状態とすることができ、電源ラインへのリーク電流を抑制することができる。同様に、第１ＮＭＯＳトランジスタ〜第３ＮＭＯＳトランジスタのバックゲートを接地電圧に固定せず、それらのバックゲートと接地ラインの間に第４ＮＭＯＳトランジスタを挿入することで、接地ラインへのリーク電流を抑制することができる。
【００１８】
第１バイアス回路は、ソースが電源ラインと接続され、ドレインおよびゲートが第３ＰＭＯＳトランジスタのゲートと接続された第５ＰＭＯＳトランジスタと、第５ＰＭＯＳトランジスタのドレインと接続された第１電流源と、を含んでもよい。第２バイアス回路は、ソースが接地ラインと接続され、ドレインおよびゲートが第３ＮＭＯＳトランジスタのゲートと接続された第５ＮＭＯＳトランジスタと、第５ＮＭＯＳトランジスタのドレインと接続された第２電流源と、を含んでもよい。
この態様によれば、第３ＰＭＯＳトランジスタのゲート電圧を、電源電圧ＶＣＣよりもＭＯＳＦＥＴのしきい値電圧ＶＴＨだけ低い電圧ＶＣＣ−ＶＴＨとなる。これにより、第１しきい値を電源電圧ＶＣＣに設定できる。
同様に、第３ＮＭＯＳトランジスタのゲート電圧を、接地電圧ＶＧＮＤよりもＭＯＳＦＥＴのしきい値電圧ＶＴＨだけ高い電圧ＶＧＮＤ＋ＶＴＨとなる。これにより、第３ＮＭＯＳトランジスタを、第２しきい値を接地電圧ＶＧＮＤに設定できる。
【００１９】
ある態様のドライバ回路は、第３ＰＭＯＳトランジスタのドレインと接続された第３電流源と、第３ＮＭＯＳトランジスタのドレインと接続された第４電流源と、をさらに備えてもよい。
【００２０】
ある態様のドライバ回路は、電源ラインと第２ＰＭＯＳトランジスタのソースの間に設けられた第１抵抗と、第２ＮＭＯＳトランジスタのソースと接地ラインの間に設けられた第２抵抗と、をさらに備えてもよい。
この態様によれば、ＭＯＳトランジスタのオン抵抗の温度依存性をキャンセルし、および／または、ＭＯＳトランジスタの製造バラツキによる出力振幅のばらつきを抑制できる。
【００２１】
本発明の別の態様は、差動トランスミッタに関する。差動トランスミッタは、上述のいずれかのドライバ回路を２個ペアで備える。差動トランスミッタは、一方のドライバ回路の出力電圧を差動信号の正信号として、他方のドライバ回路の出力電圧を差動信号の負信号として出力可能に構成される。
【００２２】
本発明の別の態様も、差動トランスミッタに関する。差動トランスミッタは、上述のいずれかのドライバ回路を２個ペアで備える。差動トランスミッタは、一方のドライバ回路の出力電圧を差動信号の正信号として、他方のドライバ回路の出力電圧を差動信号の負信号として出力可能に構成される。一方のドライバ回路の第２ＮＭＯＳトランジスタのソースと、他方のドライバ回路の第２ＮＭＯＳトランジスタのソースと、は共通に接続され、かつ一方のドライバ回路の第２ＰＭＯＳトランジスタのソースと、他方のドライバ回路の第２ＰＭＯＳトランジスタのソースと、は共通に接続される。
この態様によれば、ＭＯＳトランジスタのオン抵抗の温度依存性をキャンセルし、および／または、ＭＯＳトランジスタの製造バラツキによる出力振幅のばらつきを抑制できる。また、一方のドライバ回路の第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタと、他方のドライバ回路の第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタと、を共通の抵抗からの電流を分岐する差動ペアとして動作させることができ、これにより出力波形を整えることができる。
【００２３】
本発明の別の態様は、電子機器に関する。電子機器は、上述のいずれかの差動トランスミッタを備えてもよい。
【００２４】
本発明の別の態様は、産業機器に関する。産業機器は、上述のいずれかの差動トランスミッタを備えてもよい。
【００２５】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２６】
本発明のある態様によれば、逆流防止用のダイオードの影響を抑制できる。
【図面の簡単な説明】
【００２７】
【図１】図１（ａ）は、本発明が検討した差動トランスミッタの回路図であり、図１（ｂ）は、図１（ａ）のドライバ回路の電圧−電流特性を示す図である。
【図２】実施の形態に係るドライバ回路の回路図である。
【図３】図３（ａ）は、図２のドライバ回路の電圧−電流特性を示す図であり、図３（ｂ）は、ドライバ回路の状態を示す図である。
【図４】図４（ａ）、（ｂ）は、実施の形態に係る差動トランスミッタを備える電子機器、産業機器のブロック図である。
【図５】第１の変形例に係るドライバ回路の回路図である。
【図６】図５のドライバ回路を備える差動トランスミッタのブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３０】
図２は、実施の形態に係るドライバ回路１０の回路図である。ドライバ回路１０は、第１制御信号ＳＩＰおよび第２制御信号ＳＩＮに応じたレベルの出力電圧ＶＯＵＴを出力端子ＯＵＴに発生させる。
【００３１】
ドライバ回路１０は、第１ＰＭＯＳトランジスタＭＰ１１、第２ＰＭＯＳトランジスタＭＰ１２、第３ＰＭＯＳトランジスタＭＰ１３、第１ＮＭＯＳトランジスタＭＮ１１、第２ＮＭＯＳトランジスタＭＮ１２、第３ＮＭＯＳトランジスタＭＮ１３、第１バイアス回路２０、第２バイアス回路３０、第３電流源ＣＳ３、第４電流源ＣＳ４、ＥＳＤ保護用のダイオードＥＳＤ２、ＥＳＤ１を備える。
【００３２】
第１ＰＭＯＳトランジスタＭＰ１１のドレインは出力端子ＯＵＴに接続され、そのゲートには第１制御信号ＳＩＰが入力される。第２ＰＭＯＳトランジスタＭＰ１２のドレインは第１ＰＭＯＳトランジスタＭＰ１１のソースと接続され、そのソースは電源ラインＬＶＣＣと接続される。
【００３３】
第１ＮＭＯＳトランジスタＭＮ１１のドレインは出力端子ＯＵＴに接続され、そのゲートに第２制御信号ＳＩＮが入力される。第２ＮＭＯＳトランジスタＭＮ１２のドレインは第１ＮＭＯＳトランジスタＭＮ１１のソースと接続され、そのソースは接地ラインＬＶＳＳと接続される。
【００３４】
第３ＰＭＯＳトランジスタＭＰ１３のソースは出力端子ＯＵＴと接続され、そのドレインは第２ＰＭＯＳトランジスタＭＰ１２のゲートと接続される。第３ＮＭＯＳトランジスタＭＮ１３のソースは出力端子ＯＵＴと接続され、ドレインは第２ＮＭＯＳトランジスタＭＮ１２のゲートと接続される。
【００３５】
第１バイアス回路２０は、出力端子ＯＵＴに生ずる出力電圧ＶＯＵＴが所定の第１しきい値ＶＨより高いとき、第３ＰＭＯＳトランジスタＭＰ１３がオンするように、第３ＰＭＯＳトランジスタＭＰ１３のゲートをバイアスする。第１しきい値ＶＨは、電源電圧ＶＣＣ付近に設定される。
【００３６】
たとえば第１バイアス回路２０は、第５ＰＭＯＳトランジスタＭＰ１５と第１電流源ＣＳ１を含む。第５ＰＭＯＳトランジスタＭＰ１５のソースは電源ラインＬＶＣＣと接続され、そのドレインおよびゲートは、第３ＰＭＯＳトランジスタＭＰ１３のゲートと接続される。第１電流源ＣＳ１は、第５ＰＭＯＳトランジスタＭＰ１５のドレインと接続され、所定のバイアス電流ＩＢＰ２を生成する。これにより、第５ＰＭＯＳトランジスタＭＰ１５のドレイン電圧は、ＶＣＣ−ＶＴＨとなる。つまり第１バイアス回路２０は、第３ＰＭＯＳトランジスタＭＰ１３のゲートに、バイアス電圧Ｖｂｐ＝ＶＣＣ−ＶＴＨを印加する。ＶＴＨは第５ＰＭＯＳトランジスタＭＰ１５のゲートソース間電圧であり、物性値である。第３ＰＭＯＳトランジスタＭＰ１３は、出力電圧ＶＯＵＴがＶＨ＝Ｖｂｐ＋ＶＴＨより低くなったときにオンする。つまり第１しきい値ＶＨはＶＣＣと等しくなる。
【００３７】
第２バイアス回路３０は、出力端子ＯＵＴに生ずる出力電圧ＶＯＵＴが所定の第２しきい値ＶＬより低いとき、第３ＮＭＯＳトランジスタＭＮ１３がオンするように、第３ＮＭＯＳトランジスタＭＮ１３のゲートをバイアスする。第２しきい値ＶＬは、接地電圧ＶＧＮＤ付近に設定される。
【００３８】
たとえば第２バイアス回路３０は、第５ＮＭＯＳトランジスタＭＮ１５と第２電流源ＣＳ２を含む。第５ＮＭＯＳトランジスタＭＮ１５のソースは接地ラインＬＧＮＤと接続され、そのドレインおよびゲートは、第３ＮＭＯＳトランジスタＭＮ１３のゲートと接続される。第２電流源ＣＳ２は、第５ＮＭＯＳトランジスタＭＮ１５のドレインと接続され、所定のバイアス電流ＩＢＮ２を生成する。これにより、第５ＮＭＯＳトランジスタＭＮ１５のドレイン電圧は、ＶＧＮＤ＋ＶＴＨとなる。つまり第２バイアス回路３０は、第３ＮＭＯＳトランジスタＭＮ１３のゲートに、バイアス電圧Ｖｂｎ＝ＶＧＮＤ＋ＶＴＨを印加する。ＶＴＨは第５ＮＭＯＳトランジスタＭＮ１５のゲートソース間電圧であり、物性値である。第３ＮＭＯＳトランジスタＭＮ１３は、出力電圧ＶＯＵＴがＶＬ＝Ｖｂｎ−ＶＴＨより低くなったときにオンする。つまり第２しきい値ＶＬはＶＧＮＤと等しくなる。
【００３９】
第４ＰＭＯＳトランジスタＭＰ１４のソースは電源ラインＬＶＣＣと接続され、そのドレインは、第１ＰＭＯＳトランジスタＭＰ１１、第２ＰＭＯＳトランジスタＭＰ１２および第３ＰＭＯＳトランジスタＭＰ１３のバックゲートと接続される。また第４ＰＭＯＳトランジスタＭＰ１４のゲートは、第３ＰＭＯＳトランジスタＭＰ１３のドレインと接続される。
【００４０】
第４ＮＭＯＳトランジスタＭＮ１４のソースは接地ラインＬＧＮＤと接続され、そのドレインは第１ＮＭＯＳトランジスタＭＮ１１、第２ＮＭＯＳトランジスタＭＮ１２および第３ＮＭＯＳトランジスタＭＮ１３のバックゲートと接続される。第４ＮＭＯＳトランジスタＭＮ１４のゲートは、第３ＮＭＯＳトランジスタＭＮ１３のドレインと接続される。
【００４１】
第３電流源ＣＳ３は、第３ＰＭＯＳトランジスタＭＰ１３のドレインと接続され、所定のバイアス電流ＩＢＰ１を生成する。第４電流源ＣＳ４は、第３ＮＭＯＳトランジスタＭＮ１３のドレインと接続され、所定のバイアス電流ＩＢＮ１を生成する。
【００４２】
以上がドライバ回路１０の構成である。続いてその動作を説明する。
【００４３】
図３（ａ）は、図２のドライバ回路１０の電圧−電流特性を示す図であり、図３（ｂ）は、ドライバ回路１０の状態を示す図である。
【００４４】
ドライバ回路１０の動作を、以下の３つの状態に分けて説明する。
第１状態  ＶＬ＜ＶＯＵＴ＜ＶＨ
第２状態  ＶＨ＜ＶＯＵＴ
第３状態  ＶＯＵＴ＜ＶＬ
【００４５】
１．  第１状態  ＶＬ＜ＶＯＵＴ＜ＶＨ
上述のように、第３ＰＭＯＳトランジスタＭＰ１３のゲートには、バイアス電圧Ｖｂｐが印加されている。出力電圧ＶＯＵＴが、電源電圧ＶＣＣと接地電圧ＶＧＮＤの間であるとき、第３ＰＭＯＳトランジスタＭＰ１３のゲートソース間電圧はしきい値電圧ＶＴＨ以下であるから、第３ＰＭＯＳトランジスタＭＰ１３はオフとなる。このとき、第３ＰＭＯＳトランジスタＭＰ１３のドレイン電圧、つまり第２ＰＭＯＳトランジスタＭＰ１２のゲート電圧Ｖｇｐは、ローレベル電圧となり、第２ＰＭＯＳトランジスタＭＰ１２がオンする。
【００４６】
また、第４ＰＭＯＳトランジスタＭＰ１４もオン状態となるため、第１ＰＭＯＳトランジスタＭＰ１１、第２ＰＭＯＳトランジスタＭＰ１２、第３ＰＭＯＳトランジスタＭＰ１３のバックゲートは、電源ラインＬＶＣＣと接続され、電源電圧ＶＣＣにバイアスされる。
【００４７】
同様に、第３ＮＭＯＳトランジスタＭＮ１３のゲートには、バイアス電圧Ｖｂｎが印加されている。出力電圧ＶＯＵＴが、電源電圧ＶＣＣと接地電圧ＶＧＮＤの間であるとき、第３ＮＭＯＳトランジスタＭＮ１３のゲートソース間電圧は、しきい値電圧ＶＴＨ以下であるから、第３ＮＭＯＳトランジスタＭＮ１３もオフとなる。このとき、第３ＮＭＯＳトランジスタＭＮ１３のドレイン電圧、つまり第２ＮＭＯＳトランジスタＭＮ１２のゲート電圧Ｖｇｎは、ハイレベル電圧となり、第２ＮＭＯＳトランジスタＭＮ１２がオンする。
【００４８】
また、第４ＮＭＯＳトランジスタＭＮ１４もオン状態となるため、第１ＮＭＯＳトランジスタＭＮ１１、第２ＮＭＯＳトランジスタＭＮ１２、第３ＮＭＯＳトランジスタＭＮ１３のバックゲートは、接地ラインＬＧＮＤと接続され、接地電圧ＶＧＮＤにバイアスされる。
【００４９】
２．  第２状態  ＶＨ＜ＶＯＵＴ
このとき、第３ＰＭＯＳトランジスタＭＰ１３のゲートソース間電圧はしきい値電圧ＶＴＨより大きくなるから、第３ＰＭＯＳトランジスタＭＰ１３はオンとなる。これにより、第３ＰＭＯＳトランジスタＭＰ１３のドレイン電圧、つまり第２ＰＭＯＳトランジスタＭＰ１２のゲート電圧Ｖｇｐは、出力電圧ＶＯＵＴと等しくなり、第２ＰＭＯＳトランジスタＭＰ１２がオフする。
【００５０】
したがって、出力端子ＯＵＴから、第１ＰＭＯＳトランジスタＭＰ１１および第２ＰＭＯＳトランジスタＭＰ１２を経由して電源ラインＬＶＣＣに向かって逆流する電流を防止することができる。
【００５１】
またこのとき、第４ＰＭＯＳトランジスタＭＰ１４もオフ状態となるため、第１ＰＭＯＳトランジスタＭＰ１１、第２ＰＭＯＳトランジスタＭＰ１２、第３ＰＭＯＳトランジスタＭＰ１３のバックゲートは、フローティング状態となる。これにより、出力端子ＯＵＴから、基板を経由して電源ラインＬＶＣＣに流れ込むリーク電流も低減することができる。
【００５２】
３．  第３状態  ＶＯＵＴ＜ＶＬ
このとき、第３ＮＭＯＳトランジスタＭＮ１３のゲートソース間電圧はしきい値電圧ＶＴＨより大きくなるから、第３ＮＭＯＳトランジスタＭＮ１３はオンとなる。これにより、第３ＮＭＯＳトランジスタＭＮ１３のドレイン電圧、つまり第２ＮＭＯＳトランジスタＭＮ１２のゲート電圧Ｖｇｎは、出力電圧ＶＯＵＴと等しくなり、第２ＮＭＯＳトランジスタＭＮ１２がオフする。
したがって、出力端子ＯＵＴから、第１ＮＭＯＳトランジスタＭＮ１１および第２ＮＭＯＳトランジスタＭＮ１２を経由して接地ラインＬＶＣＣに向かって逆流する電流を防止することができる。
【００５３】
またこのとき、第４ＮＭＯＳトランジスタＭＮ１４もオフ状態となるため、第１ＮＭＯＳトランジスタＭＮ１１、第２ＮＭＯＳトランジスタＭＮ１２、第３ＮＭＯＳトランジスタＭＮ１３のバックゲートは、フローティング状態となる。これにより、出力端子ＯＵＴから、基板を経由して接地ラインＬＧＮＤに流れ込むリーク電流も低減することができる。
【００５４】
以上がドライバ回路１０の動作である。
【００５５】
このドライバ回路１０によれば、第１状態においては、第２ＰＭＯＳトランジスタＭＰ１２、第２ＮＭＯＳトランジスタＭＮ１２がオンするため、それらの電圧降下は実質的に無視できる。したがって、図１（ａ）のドライバ回路１０ｒで問題となる逆流防止用のダイオードの影響を低減することができる。これにより、同じ電源電圧ＶＣＣの条件下で出力電圧ＶＯＵＴの振幅を大きくできる。あるいは同じ振幅を得るために必要な電源電圧ＶＣＣを低くすることができるため、消費電力を低減できる。
【００５６】
また第２状態あるいは第３状態においては、第２ＰＭＯＳトランジスタＭＰ１２、第２ＮＭＯＳトランジスタＭＮ１２がオフするため、逆流電流を防止できる。
【００５７】
さらに、出力端子ＯＵＴからみた回路の対称性を、図１（ａ）に比べて改善することができる。
【００５８】
また、第２状態において、第４ＰＭＯＳトランジスタＭＰ１４によって、第１ＰＭＯＳトランジスタＭＰ１１、第２ＰＭＯＳトランジスタＭＰ１２、第３ＰＭＯＳトランジスタＭＰ１３のバックゲートをフローティング状態とすることで、基板を経由したリーク電流を低減できる。
同様に、第３状態において、第４ＮＭＯＳトランジスタＭＮ１４によって、第１ＮＭＯＳトランジスタＭＮ１１、第２ＮＭＯＳトランジスタＭＮ１２、第３ＮＭＯＳトランジスタＭＮ１３のバックゲートをフローティング状態とすることで、基板を経由したリーク電流を低減できる。
【００５９】
また、第１バイアス回路２０を、第５ＰＭＯＳトランジスタＭＰ１５と第１電流源ＣＳ１で構成することにより、第２ＰＭＯＳトランジスタＭＰ１２がオフするしきい値ＶＨを、電源電圧ＶＣＣと等しくできる。
同様に、第２バイアス回路３０を、第５ＮＭＯＳトランジスタＭＮ１５と第２電流源ＣＳ２で構成することにより、第２ＮＭＯＳトランジスタＭＮ１２がオフするしきい値ＶＬを、電源電圧ＶＧＮＤと等しくできる。
【００６０】
続いて、ドライバ回路１０の用途を説明する。図２のドライバ回路１０は、図１（ａ）に示すように２個をペアとして差動トランスミッタに利用することができる。
【００６１】
最後に差動トランスミッタ２の用途を説明する。図４（ａ）、（ｂ）は、実施の形態に係る差動トランスミッタを備える電子機器、産業機器のブロック図である。
【００６２】
図４（ａ）の電子機器５００は、ＬＶＤＳ規格あるいはＤｉｓｐｌａｙＰｏｒｔ規格に準拠したインタフェースを備える。たとえば電子機器５００は、液晶ディスプレイを備えるノート型ＰＣ（Personal Computer）、スマートフォン、タブレット端末である。
電子機器５００は、液晶パネル５０２、ドライバＩＣ５０４、タイミングコントローラＩＣ５０６、画像処理ＩＣ５０８を備える。画像処理ＩＣ５０８は、液晶パネル５０２に表示すべき画像データを生成し、タイミングコントローラＩＣ５０６に送信する。タイミングコントローラＩＣ５０６は、画像処理ＩＣ５０８からの画像データを受け、ライン毎、画素毎のタイミングを液晶パネル５０２に対して最適化し、ドライバＩＣ５０４に送信する。ドライバＩＣ５０４は、タイミングコントローラＩＣ５０６からの画像データにもとづいて液晶パネル５０２を駆動する。
こうした電子機器５００において、画像処理ＩＣ５０８とタイミングコントローラＩＣ５０６の間、タイミングコントローラＩＣ５０６とドライバＩＣ５０４の間のデータ送信には、差動信号が利用される。したがって、実施の形態に係る差動トランスミッタ２は、画像処理ＩＣ５０８の送信インタフェース、タイミングコントローラＩＣ５０６の送信インタフェースに搭載することができる。
【００６３】
図４（ｂ）の産業機器６０２は、工場などの比較的に広い範囲において形成されるネットワークシステム６００を構成する。ネットワークシステム６００は、複数の産業機器６０２と、ホスト機器６０４と、を備える。産業機器６０２およびホスト機器６０４は、ＲＳ−４２２、ＲＳ−４８５規格に準拠しており、それらは相互にデータを送受信するための送受信回路を有する。産業機器６０２の種類は特に限定されない。
【００６４】
実施の形態に係る差動トランスミッタ２は、かかるネットワークシステム６００に好適に利用できる。ホスト機器６０４は実施の形態に係る差動トランスミッタ２を備える。産業機器６０２は実施の形態に係る差動レシーバ６０６を備える。複数の差動レシーバ６０６と、差動トランスミッタ２は、共通のバス６０８を介して接続される。
【００６５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６６】
（第１の変形例）
図５は、第１の変形例に係るドライバ回路１０ａの回路図である。
ドライバ回路１０ａは、図２のドライバ回路１０に加えて、第１抵抗Ｒ１、第２抵抗Ｒ２をさらに備える。第１抵抗Ｒ１は、電源ラインＬＶＣＣと第２ＰＭＯＳトランジスタＭＰ１２のソースの間に設けられる。第２抵抗Ｒ２は、第２ＮＭＯＳトランジスタＭＮ１２のソースと接地ラインＬＧＮＤの間に設けられる。
【００６７】
図２のドライバ回路１０では、回路動作や出力電圧の振幅が、ＭＯＳトランジスタのオン抵抗の温度依存性やＭＯＳトランジスタの製造バラツキの影響を受ける場合がある。これに対して図５のドライバ回路１０ａによれば、第１抵抗Ｒ１、第２抵抗Ｒ２によりＭＯＳトランジスタの温度依存性をキャンセルし、および／または、ＭＯＳトランジスタの製造バラツキによる出力振幅のばらつきを抑制できる。
【００６８】
図６は、図５のドライバ回路１０ａを備える差動トランスミッタ２ａのブロック図である。差動トランスミッタ２ａは、図５のドライバ回路１０ａを２個、ペアで備え、一方のドライバ回路１０ａｐの出力電圧ＶＯＵＴを差動信号の正信号ＳＯＵＴ＋として、他方のドライバ回路１０ａｎの出力電圧ＶＯＵＴを差動信号の負信号ＳＯＵＴ−として出力可能に構成される。一方のドライバ回路１０ａｐの第２ＰＭＯＳトランジスタＭＰ１２のソース（ＣＯＭＰ端子）と、他方のドライバ回路１０ａｎの第２ＰＭＯＳトランジスタＭＰ１２のソース（ＣＯＭＰ端子）は共通に接続される。また一方のドライバ回路１０ａｐの第２ＮＭＯＳトランジスタＭＮ１２のソース（ＣＯＭＮ端子）と、他方のドライバ回路１０ａｎの第２ＮＭＯＳトランジスタＭＮ１２のソース（ＣＯＭＮ端子）は共通に接続される。
【００６９】
この差動トランスミッタ２ａによれば第１抵抗Ｒ１、第２抵抗Ｒ２を設けたことにより、ＭＯＳトランジスタのオン抵抗の温度依存性をキャンセルし、および／または、ＭＯＳトランジスタの製造バラツキによる出力振幅のばらつきを抑制できる。
それに加えて、２個のドライバ回路１０ａのＣＯＭＰ端子同士を共通に接続し、またそれらのＣＯＭＮ端子同士を共通に接続したことにより、一方のドライバ回路１０ａｐの第１ＰＭＯＳトランジスタＭＰ１１と第１ＮＭＯＳトランジスタＭＮ１１と、他方のドライバ回路１０ａｎの第１ＰＭＯＳトランジスタＭＰ１１と第１ＮＭＯＳトランジスタＭＮ１１と、を共通の抵抗Ｒ１、Ｒ２からの電流を分岐する差動ペアとして動作させることができ、これにより出力波形を整えることができる。
【００７０】
（第２の変形例）
実施の形態では、ドライバ回路１０を、差動トランスミッタに利用する場合を説明したが本発明はそれには限定されず、シングルエンドで信号を伝送するトランスミッタにも適用することができる。
【００７１】
（第３の変形例）
実施の形態では、第１バイアス回路２０によって、第３ＰＭＯＳトランジスタＭＰ１３のゲート電圧を、ＶＣＣ−ＶＴＨにバイアスし、第２バイアス回路３０によって、第３ＮＭＯＳトランジスタＭＮ１３のゲート電圧をＶＧＮＤ＋ＶＴＨにバイアスする場合を説明したが本発明はそれには限定されない。たとえば第１バイアス回路２０は、第３ＰＭＯＳトランジスタＭＰ１３のゲート電圧を電源電圧ＶＣＣ、あるいはそれ以外の電圧にバイアスしてもよい。つまり第１バイアス回路２０は、所望の第１しきい値ＶＨが得られるように、第３ＰＭＯＳトランジスタＭＰ１３のゲート電圧のレベルを定めればよい。
同様に第２バイアス回路３０は、第３ＮＭＯＳトランジスタＭＮ１３のゲート電圧を、接地電圧ＶＧＮＤ、あるいはそれ以外の電圧にバイアスしてもよい。つまり第２バイアス回路３０は、所望の第２しきい値ＶＬが得られるように、第３ＮＭＯＳトランジスタＭＮ１３のゲート電圧のレベルを定めればよい。
【００７２】
（第４の変形例）
実施の形態では、第４ＰＭＯＳトランジスタＭＰ１４により、第１ＰＭＯＳトランジスタＭＰ１１、第２ＰＭＯＳトランジスタＭＰ１２、第３ＰＭＯＳトランジスタＭＰ１３のバックゲートをフローティング状態となるよう制御し、第４ＮＭＯＳトランジスタＭＮ１４により、第１ＮＭＯＳトランジスタＭＮ１１、第２ＮＭＯＳトランジスタＭＮ１２、第３ＮＭＯＳトランジスタＭＮ１３のバックゲートをフローティング状態となるよう制御したが本発明はそれには限定されない。基板経由のリーク電流がそれほど問題とならない場合、ＰＭＯＳトランジスタのバックゲートを電源ラインと接続し、ＮＭＯＳトランジスタのバックゲートを接地ラインと接続してもよい。
【００７３】
（第５の変形例）
第３電流源ＣＳ３、第４電流源ＣＳ４は、抵抗など別の素子に置換してもよい。つまり、第３ＰＭＯＳトランジスタＭＰ１３がオフのときには、そのドレイン電圧をプルダウンし、それがオンのときには第３ＰＭＯＳトランジスタＭＰ１３に流れる電流の経路となればよい。同様に、第３ＮＭＯＳトランジスタＭＮ１３がオフのときには、そのドレイン電圧をプルアップし、それがオンのときには第３ＮＭＯＳトランジスタＭＮ１３に流れる電流の経路となればよい。
同様に第１電流源ＣＳ１、第２電流源ＣＳ２を抵抗などの別の素子に置換してもよい。
【００７４】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７５】
２…差動トランスミッタ、１０…ドライバ回路、ＭＰ１１…第１ＰＭＯＳトランジスタ、ＭＰ１２…第２ＰＭＯＳトランジスタ、ＭＰ１３…第３ＰＭＯＳトランジスタ、ＭＰ１４…第４ＰＭＯＳトランジスタ、ＭＰ１５…第５ＰＭＯＳトランジスタ、ＭＮ１１…第１ＮＭＯＳトランジスタ、ＭＮ１２…第２ＮＭＯＳトランジスタ、ＭＮ１３…第３ＮＭＯＳトランジスタ、ＭＮ１４…第４ＮＭＯＳトランジスタ、ＭＮ１５…第５ＮＭＯＳトランジスタ、２０…第１バイアス回路、３０…第２バイアス回路、ＣＳ１…第１電流源、ＣＳ２…第２電流源、ＣＳ３…第３電流源、ＣＳ４…第４電流源、Ｒ１…第１抵抗、Ｒ２…第２抵抗、５００…電子機器、５０２…液晶パネル、５０４…ドライバＩＣ、５０６…タイミングコントローラＩＣ、５０８…画像処理ＩＣ、６００…ネットワークシステム、６０２…産業機器、６０４…ホスト機器、６０６…差動レシーバ、６０８…バス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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