(57)【要約】【課題】本発明は、ＰＣＨ及びＣＰＵが共用できる調整ポートを備えるマザーボード調整回路を提供することを目的とする。【解決手段】ＰＣＨと、ＣＰＵと、制御信号と、を出力する制御信号出力ユニットと、シフトユニットと、調整ポートと、を備える。ＰＣＨ及びＣＰＵは、複数の第一データピンと複数の第二データピンをそれぞれ備え、シフトユニットは、ロジック制御ピンと、複数の第一入力ピンと、複数の第二入力ピンと、複数の出力ピンと、を備え、ＰＣＨの第一データピン及び第二データピンは第一入力ピンにそれぞれ接続され、ＣＰＵの第一データピン及び第二データピンは第二入力ピンにそれぞれ接続され、ロジック制御ピンは制御信号を受信し、ＰＣＨのデータ信号を出力ピン及び調整ポートを介して調整装置に出力し、又はＣＰＵのデータ信号を出力ピン及び調整ポートを介して調整装置に出力する。【選択図】図１
2015022764.tif 000002
【特許請求の範囲】
【請求項１】
ＰＣＨと、
ＣＰＵと、
制御信号出力ユニットと、
シフトユニットと、
シフトユニットに接続された調整ポートと、
を備えてなるマザーボード調整回路であって、
前記ＰＣＨ及び前記ＣＰＵは、複数の第一データピンと複数の第二データピンをそれぞれ備え、
前記制御信号出力ユニットは制御信号を出力し、
前記シフトユニットはロジック制御ピンと、複数の第一入力ピンと、複数の第二入力ピンと、複数の出力ピンと、を備え、
前記ＰＣＨの第一データピン及び第二データピンは、第一入力ピンにそれぞれ接続され、
前記ＣＰＵの第一データピン及び第二データピンは、前記第二入力ピンにそれぞれ接続され、
前記ロジック制御ピンは、前記制御信号出力ユニットからの制御信号を受信し、前記制御信号に従って第一出力ピンが受信した前記ＰＣＨのデータ信号を、前記出力ピンを介して前記調整ポートに出力するか、又は
第二出力ピンが受信した前記ＣＰＵのデータ信号を、前記出力ピンを介して前記調整ポートに出力し、
前記調整ポートは、前記シフトユニットから送信されたデータ信号を調整ポートに接続された調整装置に送信することを特徴とするマザーボード調整回路。
【請求項２】
前記シフトユニットは、第一シフトチップと第二シフトチップを備え、
前記第一シフトチップ及び前記第二シフトチップのイネーブルピン及び接地ピンは接地され、
前記第一シフトチップ及び前記第二シフトチップの電圧ピンは電圧源に接続され、
前記第一シフトチップ及び前記第二シフトチップは、四つの前記第一入力ピン及び四つの前記第二入力ピン、をそれぞれ備え、
前記第一シフトチップ及び前記第二シフトチップの前記出力ピンはそれぞれ四つであって、
前記制御信号が高レベル電圧信号を出力すると、前記第一入力ピンがＰＣＨから受信したデータ信号は、調整ポートを介して調整装置に送信され、
前記制御信号が低レベル電圧信号を出力すると、前記第二入力ピンがＣＰＵから受信したデータ信号は、調整ポートを介して調整装置に送信されることを特徴とする請求項１に記載のマザーボード調整回路。
【請求項３】
前記制御信号出力ユニットは、コネクタ及びジャンパーを備え、前記コネクタの第一ピンは第一レジスタを介して前記電圧源に接続され、前記コネクタの第二ピンは前記ロジック制御ピンに接続されると共に第二レジスタを介して前記電圧源に接続され、前記コネクタの第三ピンは第三レジスタを介して接地され、第一ピンが第二ピンに接続されると、第二ピンは高レベル電圧制御信号を前記ロジック制御ピンに出力し、第二ピンが第三ピンに接続されると、前記第二ピンは低レベル電圧制御信号を前記ロジック制御ピンに出力することを特徴とする請求項２に記載のマザーボード調整回路。
【請求項４】
前記第一シフトチップのイネーブルピンは第四レジスタを介して接地され、
前記第二シフトチップのイネーブルピンは第五レジスタを介して接地されることを特徴とする請求項２又は３に記載のマザーボード調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マザーボード調整回路に関するものである。
【背景技術】
【０００２】
従来の技術において、マザーボード上には２つのポートが設置されており、各ポートを介して、対応するＰＣＨ（ｐｌａｔｆｏｒｍ  ｃｏｎｔｒｏｌｌｅｒ  ｈｕｂ）又はＣＰＵに対して調整を行う。しかしこの場合、２つのポートはマザーボードの空間を占有してしまう。また、ＰＣＨ及びＣＰＵの調整を切り替える時、ポートも切り替える必要があるので、調整作業の効率が低い。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、上記問題を解決し、ＰＣＨ及びＣＰＵが共用できる調整ポートを備えるマザーボード調整回路を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明に係るマザーボード調整回路は、ＰＣＨと、ＣＰＵと、制御信号を出力する制御信号出力ユニットと、シフトユニットと、調整ポートと、を備える。前記ＰＣＨ及びＣＰＵは、複数の第一データピンと複数の第二データピンと、をそれぞれ備え、前記シフトユニットは、ロジック制御ピンと、複数の第一入力ピンと、複数の第二入力ピンと、複数の出力ピンと、を備え、前記ＰＣＨの第一データピン及び第二データピンは、前記第一入力ピンにそれぞれ接続され、前記ＣＰＵの第一データピン及び第二データピンは、前記第二入力ピンにそれぞれ接続され、前記ロジック制御ピンは制御信号を受信し、前記ＰＣＨのデータ信号を前記出力ピン及び前記調整ポートを介して調整装置に出力し、又は前記ＣＰＵのデータ信号を前記出力ピン及び前記調整ポートを介して調整装置に出力する。
【発明の効果】
【０００５】
本発明に係るマザーボード調整回路では、ＰＣＨ及びＣＰＵは、シフトユニットを介して調整ポートを共用し、シフトユニットが制御信号出力ユニットから受信した制御信号に従って、ＰＣＨ又はＣＰＵのデータ信号を調整ポートを介して調整装置に送信できる。これにより、調整ポートの数を減少でき、マザーボードの占有空間を節約できる。また、調整ポートを切り替える必要もないため、調整作業の効率を向上させることができる。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係るマザーボード調整回路と調整装置のブロック図である。
【図２】図１に示すマザーボード調整回路の回路図である。
【発明を実施するための形態】
【０００７】
図１に示したように、本発明の実施形態に係るマザーボード調整回路１０は、調整装置２０に接続される。マザーボード調整回路１０は、調整ポート１１と、調整ポート１１に接続されたシフトユニット１２と、シフトユニット１２に接続された制御信号出力ユニット１４と、シフトユニット１２に接続されたＰＣＨ１６及びＣＰＵ１８と、を備える。シフトユニット１２は、制御信号出力ユニット１４からの制御信号を受信し、ＰＣＨ１６又はＣＰＵ１８のデータ信号を、調整ポート１１を介して調整装置２０に送信する。
【０００８】
図２に示したように、ＰＣＨ１６は、四つで一組の第一データピンＤ１〜Ｄ４及び四つで一組の第二データピンＤ５〜Ｄ８を備える。ＣＰＵ１８は、四つで一組の第一データピンＤ１〜Ｄ４及び四つで一組の第二データピンＤ５〜Ｄ８を備える。
【０００９】
シフトユニット１２は、第一シフトチップＵ１及び第二シフトチップＵ２を備える。第一シフトチップＵ１及び第二シフトチップＵ２は、四つで一組の第一入力ピン１０Ａ〜１０Ｄ及び四つで一組の第二入力ピン１１Ａ〜１１Ｄをそれぞれ備える。ＰＣＨ１６の第一データピンＤ１〜Ｄ４は、第一シフトチップＵ１の第一入力ピン１０Ａ〜１０Ｄにそれぞれ接続され、ＰＣＨ１６の第二データピンＤ５〜Ｄ８は、第二シフトチップＵ２の第一入力ピン１０Ａ〜１０Ｄにそれぞれ接続される。ＣＰＵ１８の第一データピンＤ１〜Ｄ４は、第一シフトチップＵ１の第二入力ピン１１Ａ〜１１Ｄにそれぞれ接続され、ＣＰＵ１８の第二データピンＤ５〜Ｄ８は、第二シフトチップＵ２の第二入力ピン１１Ａ〜１１Ｄにそれぞれ接続される。第一シフトチップＵ１及び第二シフトチップＵ２の接地ピンＧＮＤは接地される。第一シフトチップＵ１及び第二シフトチップＵ２のイネーブルピンＥは、レジスタＲ１及びレジスタＲ２を介してそれぞれ接地される。第一シフトチップＵ１及び第二シフトチップＵ２のロジック制御ピンＳは、制御信号出力ユニット１４に接続される。第一シフトチップＵ１及び第二シフトチップＵ２の電源ピンＶＣＣは、電圧源Ｐ３Ｖ３にそれぞれ接続される。
【００１０】
第一シフトチップＵ１及び第二シフトチップＵ２は、四つの出力ピンＹＡ〜ＹＤをそれぞれ備える。調整ポート１１は、八つのデータ転送ポートＤ０〜Ｄ７を備える。第一シフトチップＵ１の出力ピンＹＡ〜ＹＤは、データ転送ポートＤ０〜Ｄ３にそれぞれ接続され、第二シフトチップＵ２の出力ピンＹＡ〜ＹＤは、データ転送ポートＤ４〜Ｄ７に接続される。
【００１１】
制御信号出力ユニット１４は、コネクタＪＰ１及びジャンパーＪ１を備える。コネクタＪＰ１の第一ピンＰ１は、レジスタＲ３を介して電圧源Ｐ３Ｖ３に接続される。コネクタＪＰ１の第二ピンＰ２は、第一シフトチップＵ１及び第二シフトチップＵ２のロジック制御ピンＳに接続される。第二ピンＰ２は、レジスタＲ４を介して電圧源Ｐ３Ｖ３に接続される。コネクタＪＰ１の第三ピンＰ３は、レジスタＲ５を介して接地される。
【００１２】
ＰＣＨ信号を調整する際、第一ピンＰ１は、ジャンパーＪ１を介して、第二ピンＰ２に接続される。第二ピンＰ２からは、第一シフトチップＵ１及び第二シフトチップＵ２のロジック制御ピンＳに対して、高レベル電圧制御信号をそれぞれ送信する。ＰＣＨ１６の八つのデータ信号は、第一シフトチップＵ１及び第二シフトチップＵ２の第一入力ピン１０Ａ〜１０Ｄを介して、第一シフトチップＵ１及び第二シフトチップＵ２の出力ピンＹＡ〜ＹＤにそれぞれ送信された後、調整ポート１１に転送されて、調整装置２０まで送信される。
【００１３】
ＣＰＵ信号を調整する際、第三ピンＰ３は、ジャンパーＪ１を介して、第二ピンＰ２に接続される。第二ピンＰ２からは、第一シフトチップＵ１及び第二シフトチップＵ２のロジック制御ピンＳに対して、低レベル電圧制御信号をそれぞれ送信する。ＣＰＵ１８の八つのデータ信号は、第一シフトチップＵ１及び第二シフトチップＵ２の第一入力ピン１０Ａ〜１０Ｄを介して、第一シフトチップＵ１及び第二シフトチップＵ２の出力ピンＹＡ〜ＹＤにそれぞれ送信された後、調整ポート１１に転送されて、調整装置２０まで送信される。
【００１４】
ＰＣＨ１６及びＣＰＵ１８は、シフトユニット１２を介して調整ポート１１を共用し、シフトユニット１２が制御信号出力ユニット１４から受信した制御信号に従って、ＰＣＨ１６又はＣＰＵ１８のデータ信号を、調整ポート１１を介して調整装置２０に送信できる。これにより、調整ポート１１の数を減少でき、マザーボードの占有空間を節約できる。また、調整ポートを切り替える必要もないため、調整作業の効率を向上させることができる。
【符号の説明】
【００１５】
１０  マザーボード調整回路
１１  調整ポート
１２  シフトユニット
１４  制御信号出力ユニット
１６  ＰＣＨ
１８  ＣＰＵ
２０  調整装置
Ｕ１  第一シフトチップ
Ｕ２  第二シフトチップ
ＪＰ１  コネクタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５  レジスタ
Ｊ１  ジャンパー
Ｄ１〜Ｄ４  第一データピン
Ｄ５〜Ｄ８  第二データピン
１０Ａ〜１０Ｄ  第一入力ピン
１１Ａ〜１１Ｄ  第二入力ピン
ＹＡ〜ＹＤ  出力ピン
【図１】
2015022764.tif 000003
【図２】
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