(57)【要約】【課題】ビット線間に生じる寄生容量を小さくし、かつ、隣り合うコンタクトがエアギャップを介して短絡してしまうことを抑制する。【解決手段】キャパシタは、ビット線ＢＴよりも上層に形成されている。キャパシタと基板を接続するキャパシタコンタクトＣＣＯＮ２は、隣り合うビット線ＢＴの間に位置している。そして、隣り合うビット線ＢＴは、互いの間にキャパシタコンタクトＣＣＯＮ２を挟んでいる第１部分ＰＴ１と、互いの間にキャパシタコンタクトＣＣＯＮ２を挟んでいない第２部分ＰＴ２と、を有している。第２部分ＰＴ２の間に位置する絶縁層にはエアギャップＧＴが形成されており、第１部分ＰＴ１の間に位置する絶縁層のうちキャパシタコンタクトＣＣＯＮ２と重なる部分には、エアギャップＧＰが形成されていない。【選択図】図１
2015018940.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された複数のビット線と、
前記複数のビット線の間に位置する絶縁層と、
前記ビット線よりも上層に形成されたキャパシタと、
平面視において隣り合う前記ビット線の間に位置し、前記絶縁層を貫通しており、前記キャパシタと前記基板とを接続するキャパシタコンタクトと、
を備え、
前記隣り合うビット線は、互いの間に前記キャパシタコンタクトを挟んでいる第１部分と、互いの間に前記キャパシタコンタクトを挟んでいない第２部分と、を有しており、
前記第２部分に対向している前記絶縁層の少なくとも一部には、前記隣り合うビット線の間に位置するエアギャップが形成されており、
同一の前記ビット線において、１つの前記第１部分は、２つの前記第２部分で挟まれており、
前記ビット線が延在する方向において、前記１つの第１部分に対向する前記絶縁層のうち前記キャパシタコンタクトと重なる部分には、前記エアギャップが形成されていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１部分における前記隣り合うビット線の間隔は、前記第２部分における前記隣り合うビット線の間隔よりも大きい半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２部分における前記ビット線の間隔は、前記ビット線の高さの２倍以下である半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１部分における前記隣り合うビット線の間隔は３０ｎｍ以上１２０ｎｍ以下であり、
前記第２部分における前記隣り合うビット線の間隔は６０ｎｍ以上２４０ｎｍ以下である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ビット線と前記基板とを接続するビットコンタクトを備え、
前記ビットコンタクトは、前記ビット線の前記第２部分に接続している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
平面視において、前記ビット線が延在する方向を第１方向、前記第１方向に直交する方向を第２方向としたとき、
平面視において前記複数のビット線と重なり、前記第２方向に延在する複数のワード線を備え、
前記複数のビット線は、平面視で前記ワード線と交わるたびに、前記第２方向に沿ってずれ、かつ、そのずれ方向は、２本の前記ワード線と交わるたびに反転し、
第１の前記ビット線は、前記第１のビット線の隣に位置する第２の前記ビット線に対して、前記第２方向のずれの周期が１ピッチずれており、
前記第１のビット線において、前記第２部分は、前記第１のビット線のずれ方向が前記第２のビット線に近づく方向に反転してから、その次に前記ずれ方向が反転するまでの間の部分である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばメモリを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
メモリの一つに、キャパシタを用いたＤＲＡＭ（Dynamic Random Access Memory）がある。ＤＲＡＭを用いた半導体装置に関する技術としては、例えば特許文献１，２に記載の技術がある。
【０００３】
特許文献１には、キャパシタに接続するコンタクトが設けられた部分におけるビット線の間隔を、ビット線に接続するコンタクトが設けられた部分におけるビット線の間隔よりも広くすることが記載されている。
【０００４】
特許文献２には、キャパシタに接続するコンタクトを上側のコンタクト及び下側のコンタクトの２つに分けた場合において、上側のコンタクトを、下側のコンタクトに対して、そのキャパシタに接続したビット線から離れる方向にずらすことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２７４７７号公報
【特許文献２】特開２０１０−１６１１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年は半導体装置の微細化が進んでいるため、ビット線の間隔も狭くなっている。ビット線の間隔が狭くなると、ビット線間に生じる寄生容量が大きくなってしまう。この寄生容量を低減させる方法の一つに、ビット線間に位置する絶縁膜にエアギャップを設ける方法がある。しかし、本発明者は、ビット線間にエアギャップを設けると、キャパシタに接続するコンタクトを形成する際、隣り合うコンタクトがエアギャップを介して短絡してしまう可能性が出てくる、と考えた。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、キャパシタは、ビット線よりも上層に形成されている。キャパシタと基板を接続するキャパシタコンタクトは、隣り合うビット線の間に位置している。そして、隣り合うビット線は、互いの間にキャパシタコンタクトを挟んでいる第１部分と、互いの間にキャパシタコンタクトを挟んでいない第２部分と、を有している。第２部分の間に位置する絶縁層にはエアギャップが形成されており、第１部分の間に位置する絶縁層のうちキャパシタコンタクトと重なる部分には、エアギャップが形成されていない。
【発明の効果】
【０００８】
前記一実施の形態によれば、ビット線間に生じる寄生容量を小さくすることができ、かつ、隣り合うコンタクトがエアギャップを介して短絡してしまうことを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】図１のＢ−Ｂ´断面図である。
【図４】半導体装置の製造方法を示す断面図である。
【図５】半導体装置の製造方法を示す断面図である。
【図６】半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図であり、図３は、図１のＢ−Ｂ´断面図である。本実施形態に係る半導体装置ＳＤは、基板ＳＵＢ、複数のビット線ＢＴ、層間絶縁膜ＩＮＳ３、キャパシタＣＮＤ、及びキャパシタコンタクトＣＣＯＮ２を備えている。ビット線ＢＴは、基板ＳＵＢの上方に形成されている。層間絶縁膜ＩＮＳ３は、複数のビット線ＢＴの間に位置している。キャパシタＣＮＤは、ビット線ＢＴよりも上層に形成されている。キャパシタコンタクトＣＣＯＮ２は、平面視において隣り合うビット線ＢＴの間に位置し、層間絶縁膜ＩＮＳ３を貫通しており、キャパシタＣＮＤと基板ＳＵＢとを接続している。
【００１２】
隣り合うビット線ＢＴは、第１部分ＰＴ１及び第２部分ＰＴ２を有している。第１部分ＰＴ１は、互いの間にキャパシタコンタクトＣＣＯＮ２を挟んでいる。第２部分ＰＴ２は、互いの間にキャパシタコンタクトＣＣＯＮ２を挟んでいない。そして、第２部分ＰＴ２に対向している層間絶縁膜ＩＮＳ３には、エアギャップＧＰが形成されている。エアギャップＧＰは、隣り合うビット線ＢＴの間に位置している。
【００１３】
また、一つのビット線ＢＴにおいて、１つの第１部分ＰＴ１は、２つの第２部分ＰＴ２で挟まれている。そしてビット線ＢＴが延在する方向において、この１つの第１部分ＰＴ１に対向する層間絶縁膜ＩＮＳ３のうちキャパシタコンタクトＣＣＯＮ２と重なる部分には、エアギャップＧＰが形成されていない。以下、詳細に説明する。
【００１４】
図２，３に示すように、半導体装置ＳＤは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢの上には、多層配線層ＭＩＮＳが形成されている。本図に示す例において、多層配線層ＭＩＮＳは、層間絶縁膜ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ４をこの順に積層した構成を有している。層間絶縁膜ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ４は、例えばＳｉＯ２、ＳｉＯＣ、ＳｉＯＣＮ、ＳｉＣＯＨ、及びＳｉＣＯＨＮの少なくとも一つからなる膜、又はこの膜を多孔質化した膜から形成されている。層間絶縁膜ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ４は、互いに同一の材料によって形成されても良いし、少なくとも一つが他とは異なる材料によって形成されても良い。
【００１５】
層間絶縁膜ＩＮＳ１にはキャパシタコンタクトＣＣＯＮ１及びビットコンタクトＢＣＯＮ１が埋め込まれている。キャパシタコンタクトＣＣＯＮ１の上面はキャパシタコンタクトＣＣＯＮ２の下面が接続しており、ビットコンタクトＢＣＯＮ１の上面はビットコンタクトＢＣＯＮ２の下面が接続している。キャパシタコンタクトＣＣＯＮ２は、層間絶縁膜ＩＮＳ２，ＩＮＳ３を貫通しており、ビットコンタクトＢＣＯＮ２は層間絶縁膜ＩＮＳ２を貫通している。なお、これらの各コンタクトは、例えばＷによって形成されている。ただし、少なくとも一つのコンタクトは、他の導電材料によって形成されていても良い。
【００１６】
キャパシタＣＮＤは、下部電極ＬＥ、誘電層ＣＩＮＳ、及び上部電極ＵＥをこの順に積層した構成を有しており、層間絶縁膜ＩＮＳ４に形成された凹部の中に形成されている。詳細には、下部電極ＬＥ及び誘電層ＣＩＮＳは、この凹部の底面及び側面に沿って形成されている。そして上部電極ＵＥは、この凹部の残りの空間を埋めている。下部電極ＬＥは、例えば、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｒｕ膜、又はこれらの少なくとも２つの積層膜である。誘電層ＣＩＮＳは、例えば、二酸化ジルコニウム（ＺｒＯ２）、又はジルコニウムアルミネート（ＺｒＡｌＯｘ）、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂなどのランタノイドを添加した膜である。上部電極ＵＥは、例えば、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｒｕ膜、W膜、又はこれらの少なくとも２つの積層膜である。なお、上部電極ＵＥは、この膜と、Ｃｕ膜の積層構造であってもよい。この場合、前者の膜は、凹部の底面及び側面に沿って形成され、Ｃｕ膜は、凹部の残りの空間を埋めている。
【００１７】
そして、上記した凹部は、層間絶縁膜ＩＮＳ４を貫通しており、その底面にはキャパシタコンタクトＣＣＯＮ２の上端が位置している。そして、キャパシタコンタクトＣＣＯＮ２の上端は、キャパシタＣＮＤの下部電極ＬＥに接続している。
【００１８】
ビット線ＢＴは、層間絶縁膜ＩＮＳ２上に形成されており、ビットコンタクトＢＣＯＮ２の上面に接続している。ビット線ＢＴは、例えば、窒化チタン膜とタングステン膜の積層膜であるが、これに限定されない。
【００１９】
また、半導体装置ＳＤは、複数のメモリセルＭＣを有している。各メモリセルＭＣは、上記したキャパシタＣＮＤの他に、図３に示すトランジスタＴＲを有している。
【００２０】
図３に示すように、トランジスタＴＲは、ゲート電極ＧＥ、並びにソース／ドレインとなる２つの拡散層ＤＩＦを有している。ゲート電極ＧＥはワード線ＷＤの一部であり、例えばポリシリコンを用いて形成されている。ワード線ＷＤは、複数互いに平行に延在している。拡散層ＤＩＦは基板ＳＵＢに形成されており、表層にシリサイドＳＩＬを有している。シリサイドＳＩＬは、例えばＮｉシリサイドであるが、Ｃｏシリサイドであっても良い。なお、拡散層ＤＩＦの表層にシリサイドＳＩＬが形成されていなくても良い。そして、一方の拡散層ＤＩＦ（例えばドレイン）は、ビットコンタクトＢＣＯＮ１，ＢＣＯＮ２を介してビット線ＢＴに接続しており、他方の拡散層ＤＩＦ（例えばソース）は、キャパシタコンタクトＣＣＯＮ１，ＣＣＯＮ２を介してキャパシタＣＮＤの下部電極ＬＥに接続している。
【００２１】
なお、複数のトランジスタＴＲは、素子分離膜ＥＩによって互いに分離されている。素子分離膜ＥＩは、例えば酸化シリコン膜であり、例えばＳＴＩ法を用いて基板ＳＵＢに埋め込まれている。
【００２２】
次にビット線ＢＴのレイアウトについて、図１及び図２を用いて説明する。複数のビット線ＢＴは、第１の方向（図１のＸ方向）に延在しており、ワード線ＷＤとほぼ直交している。また、トランジスタＴＲは、ビット線ＢＴに対して斜めに設けられている。そして、第１部分ＰＴ１におけるビット線ＢＴの間隔又は中心間距離は、第２部分ＰＴ２におけるビット線ＢＴの間隔又は中心間距離よりも大きい。このようにすると、後述するように、第１部分ＰＴ１にエアギャップＧＰを形成せずに、第２部分ＰＴ２にエアギャップＧＰを形成しやすくなる。なお、ｄ１は、例えば３０ｎｍ以上１２０ｎｍ以下であり、ｄ２は、例えば６０ｎｍ以上２４０ｎｍ以下である。
【００２３】
また、第２部分ＰＴ２におけるビット線ＢＴの間隔ｄ２は、ビット線ＢＴの高さｈの２倍以下であるのが好ましい、このようにすると、第１部分ＰＴ１にエアギャップＧＰを形成しやすくなる。
【００２４】
なお、図１に示すように、ビットコンタクトＢＣＯＮ１，ＢＣＯＮ２は、ビット線ＢＴの第２部分ＰＴ２に接続している。ビットコンタクトＢＣＯＮ１，ＢＣＯＮ２は、エアギャップＧＰよりも下の層に設けられているため、ビットコンタクトＢＣＯＮ１，ＢＣＯＮ２を第２部分ＰＴ２に設けても、隣り合うビットコンタクトＢＣＯＮ１，ＢＣＯＮ２がエアギャップＧＰを介して短絡することはない。このため、ビットコンタクトＢＣＯＮ１，ＢＣＯＮ２を第２部分ＰＴ２以外の場所に配置する必要がなくなるため、半導体装置ＳＤを小型化できる。
【００２５】
また、平面視において、ビット線ＢＴが延在する方向（図１におけるＸ方向）を第１方向、この第１方向に直交する方向（図１におけるＹ方向）を第２方向としたとき、複数のビット線ＢＴは、平面視でワード線ＷＤと交わるたびに、第２方向に沿ってずれ、かつ、そのずれ方向は、２本のワード線ＷＤと交わるたびに反転する。そして互いに隣り合う２本のビット線ＢＴを比較すると、第１のビット線ＢＴは、第２のビット線ＢＴに対して、第２方向のずれの周期が１ピッチずれている。そして、この第１のビット線において、第２部分ＰＴ２は、第１のビット線ＢＴのずれ方向が第２のビット線ＢＴに近づく方向に反転してから、その次にずれ方向が反転するまでの間の部分である。また、第１部分ＰＴ１は、第１のビット線ＢＴのずれ方向が第１のビット線ＢＴから離れる方向に反転してから、その次にずれ方向が反転するまでの間の部分である。このようにすると、メモリセルをさらに小さくすることができる。
【００２６】
なお、半導体装置ＳＤは、例えばメモリチップであるが、メモリセルとロジック回路を混載したチップであっても良い。
【００２７】
図４，５，６は、半導体装置ＳＤの製造方法を示す断面図である。まず、図４に示すように、基板ＳＵＢにトランジスタＴＲを形成する。この工程は、例えば以下の通りである。
【００２８】
まず、基板ＳＵＢに素子分離膜ＥＩを形成する。これにより、トランジスタＴＲが形成される領域（素子形成領域）が互いに分離される。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜及びゲート電極ＧＥを形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極ＧＥはポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極ＧＥは、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極ＧＥがポリシリコンにより形成される場合、ゲート電極ＧＥを形成する工程において、素子分離膜ＥＩ上にポリシリコン抵抗を形成しても良い。なお、ゲート電極ＧＥを形成する工程において、ワード線ＷＤも形成される。
【００２９】
次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインとなる拡散層ＤＩＦを形成する。次いで、シリサイドＳＩＬを形成する。このようにして、基板ＳＵＢにトランジスタＴＲが形成される。
【００３０】
次いで、基板ＳＵＢの上、素子分離膜ＥＩの上、及びトランジスタＴＲの上に、層間絶縁膜ＩＮＳ１を形成する。次いで、層間絶縁膜ＩＮＳ１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜ＩＮＳ１をエッチングする。これにより、層間絶縁膜ＩＮＳ１には接続孔が形成される。その後、レジストパターンを除去する。
【００３１】
次いで、この接続孔内及び層間絶縁膜ＩＮＳ１上に、導電膜（例えばＷ膜）を形成する。次いで、この導電膜のうち層間絶縁膜ＩＮＳ１上に位置する部分を、例えばＣＭＰ法を用いて除去する。これにより、層間絶縁膜ＩＮＳ１にはキャパシタコンタクトＣＣＯＮ１及びビットコンタクトＢＣＯＮ１が埋め込まれる。
【００３２】
次いで、図５に示すように、層間絶縁膜ＩＮＳ１上に、層間絶縁膜ＩＮＳ２を形成する。次いで、層間絶縁膜ＩＮＳ２に、ビットコンタクトＢＣＯＮ２を埋め込む。ビットコンタクトＢＣＯＮ２の埋め込み方法は、キャパシタコンタクトＣＣＯＮ１の埋め込み方法と同様である。
【００３３】
次いで、層間絶縁膜ＩＮＳ２上に導電膜を形成する。次いで、この導電膜上にレジストパターン（図示せず）を形成し、この導電膜をエッチングする。これにより、複数のビット線ＢＴが形成される。その後、レジストパターンを除去する。
【００３４】
次いで、図６に示すように、層間絶縁膜ＩＮＳ２上及びビット線ＢＴ上に、層間絶縁膜ＩＮＳ３を形成する。この際、ビット線ＢＴのうち、第２部分ＰＴ２の間に位置する部分には、エアギャップＧＰが形成されるが、第１部分ＰＴ１の間に位置する部分には、エアギャップＧＰが形成されない。特に本実施形態では、第２部分ＰＴ２におけるビット線ＢＴの間隔ｄ２は、第１部分ＰＴ１におけるビット線ＢＴの間隔ｄ１よりも狭くなっている。このため、層間絶縁膜ＩＮＳ３のうち、平面視で第１部分ＰＴ１の間に位置する部分にのみ、エアギャップＧＰを形成しやすくなる。別の言い方をすれば、第１部分ＰＴ１にはエアギャップＧＰが形成されにくい。
【００３５】
その後、層間絶縁膜ＩＮＳ３の上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜ＩＮＳ３をエッチングする。これにより、層間絶縁膜ＩＮＳ３には、キャパシタコンタクトＣＣＯＮ１となる接続孔が形成される。上記したように、エアギャップＧＰは、平面視で第１部分ＰＴ１の間に位置する部分にのみ形成される。このため、隣り合う接続孔がエアギャップＧＰを介して互いに繋がることはない。
【００３６】
次いで、これらの接続孔内及び層間絶縁膜ＩＮＳ３上に、導電膜（例えばＷ膜）を形成する。次いで、この導電膜のうち層間絶縁膜ＩＮＳ３上に位置する部分を、例えばＣＭＰ法を用いて除去する。これにより、層間絶縁膜ＩＮＳ３にはキャパシタコンタクトＣＣＯＮ２が埋め込まれる。
【００３７】
次いで、層間絶縁膜ＩＮＳ３上に層間絶縁膜ＩＮＳ４を形成する。次いで、層間絶縁膜ＩＮＳ４上に凹部を形成する。この工程において、凹部の底面には、キャパシタコンタクトＣＣＯＮ２の上面が露出する。次いで、この凹部の底面及び側面に、下部電極ＬＥを形成する。次いで、下部電極ＬＥ上部電極ＵＥ及び層間絶縁膜ＩＮＳ４上に、誘電層ＣＩＮＳ及び上部電極ＵＥを形成する。このようにして、キャパシタＣＮＤが形成される。
【００３８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、隣り合うビット線ＢＴの間に位置する層間絶縁膜ＩＮＳ３のうち、キャパシタコンタクトＣＣＯＮ２が貫通していない領域の少なくとも一部には、エアギャップＧＰが形成されている。従って、隣り合うビット線ＢＴの間で生じる寄生容量を小さくすることができる。また、エアギャップＧＰは、平面視でキャパシタコンタクトＣＣＯＮ２と重なっていない。従って、エアギャップＧＰを介して隣り合うキャパシタコンタクトＣＣＯＮ２が短絡することを抑制できる。
【００３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えばキャパシタＣＮＤの構成は、本実施形態に示した例に限定されない。
【符号の説明】
【００４０】
ＢＣＯＮ１ ビットコンタクト
ＢＣＯＮ２ ビットコンタクト
ＢＴ ビット線
ＣＣＯＮ１ キャパシタコンタクト
ＣＣＯＮ２ キャパシタコンタクト
ＣＩＮＳ 誘電層
ＣＮＤ キャパシタ
ＤＩＦ 拡散層
ＥＩ 素子分離膜
ＧＥ ゲート電極
ＧＰ エアギャップ
ＧＴ エアギャップ
ＬＥ 下部電極
ＭＣ メモリセル
ＭＩＮＳ 多層配線層
ＰＴ１ 第１部分
ＰＴ２ 第２部分
ＳＤ 半導体装置
ＳＩＬ シリサイド
ＳＵＢ 基板
ＴＲ トランジスタ
ＵＥ 上部電極
ＷＤ ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2015018940.tif 000008