(57)【要約】【課題】動作点を高精度に設定することができるカスコード増幅器を提供する。【解決手段】本発明の実施形態に係るカスコード増幅器は、増幅回路と、レプリカ回路と、バイアス回路と、フィードバック回路とを備える。増幅回路は、第１トランジスタと、第１トランジスタとカスコード接続された第２トランジスタとを備える。レプリカ回路は、第３トランジスタと、第３トランジスタとカスコード接続された第４トランジスタとを備える。バイアス回路は、第２トランジスタの制御端子と第４トランジスタの制御端子にバイアス電圧を印加する。フィードバック回路は、参照電流又は参照電圧と、レプリカ回路の所定箇所の電流又は電圧との差分を小さくするように、第３トランジスタの制御端子に電圧をフィードバック制御する。【選択図】図１
2015061294.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタと、前記第１トランジスタとカスコード接続された第２トランジスタと、を備えた増幅回路と、
制御端子を前記第１トランジスタの制御端子と接続された第３トランジスタと、前記第３トランジスタとカスコード接続された第４トランジスタと、を備えたレプリカ回路と、
前記第２トランジスタの制御端子と前記第４トランジスタの制御端子にバイアス電圧を印加するバイアス回路と、
参照電流又は参照電圧と、前記レプリカ回路の所定箇所の電流又は電圧との差分を小さくするように、前記第３トランジスタの制御端子の電圧をフィードバック制御するフィードバック回路と、
を備えたカスコード増幅器。
【請求項２】
前記第３トランジスタのチャネル幅／チャネル長と前記第４トランジスタのチャネル幅／チャネル長との比が、前記第１トランジスタのチャネル幅／チャネル長と前記第２トランジスタのチャネル幅／チャネル長との比と等しくなるように構成された請求項１に記載のカスコード増幅器。
【請求項３】
前記第１トランジスタの制御端子と前記第３トランジスタの制御端子との間、又は前記第２トランジスタの制御端子と前記バイアス回路との間の少なくとも一方に、バッファ回路が設けられた請求項１又は請求項２に記載のカスコード増幅器。
【請求項４】
前記第１トランジスタ及び前記第３トランジスタの出力端子の電圧は、制御端子の電圧よりも高く設定された請求項１〜請求項３のいずれか１項に記載のカスコード増幅器。
【請求項５】
前記増幅回路又は前記レプリカ回路の少なくとも一方の温度に応じた参照電流又は参照電圧を生成する温度係数回路をさらに備えた請求項１〜請求項４のいずれか１項に記載のカスコード増幅器。
【請求項６】
前記バイアス回路は、前記第２トランジスタ及び前記第４トランジスタの閾値電圧に基づいたバイアス電圧を前記第２トランジスタの制御端子と前記第４トランジスタの制御端子に供給する請求項１〜請求項５のいずれか１項に記載のカスコード増幅器。
【請求項７】
前記第２トランジスタの制御端子と前記バイアス回路との間にバッファ回路を設けられ、
前記バッファ回路は、制御端子から前記参照電流又は参照電圧を印加される第５トランジスタと、
前記第５トランジスタと接続され、制御端子から前記バイアス電圧を印加される第６トランジスタと、を備え
前記フィードバック回路は、制御端子から前記参照電流又は参照電圧を印加される第７トランジスタと、
前記第７トランジスタと接続され、制御端子から前記第３トランジスタの制御端子にフィードバックする第８トランジスタと、を備える請求項１〜請求項６のいずれか１項に記載のカスコード増幅器。
【請求項８】
前記第５トランジスタのチャネル幅／チャネル長と前記６トランジスタのチャネル幅／チャネル長との比が、前記第７トランジスタのチャネル幅／チャネル長と前記第８トランジスタのチャネル幅／チャネル長との比と等しくなるように構成された請求項１〜請求項７に記載のカスコード増幅器。
【請求項９】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、ＭＯＳトランジスタである請求項１〜請求項８のいずれか１項に記載のカスコード増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、カスコード増幅器に関する。
【背景技術】
【０００２】
従来、カスコード接続された２つのトランジスタを備える増幅回路と、増幅回路を構成する２つのトランジスタにバイアス電圧を印加するバイアス回路と、を備えたカスコード増幅器が使用されている。増幅回路は、ソース端子を接地されたトランジスタ（コモンソースデバイス）と、コモンソースデバイスとカスコード接続されたトランジスタ（コモンゲートデバイス）と、を備える。バイアス回路は、コモンソースデバイスに印加するバイアス電圧を、参照電流源と、ダイオード接続されたトランジスタとから生成した。また、バイアス回路は、カスコード接続された２つのトランジスタからなるレプリカ回路に増幅器本体と同じオーバードライブ電圧を印加することにより、コモンゲートデバイスに印加するバイアス電圧を生成した。このような構成により、増幅回路には、参照電流のコモンソースデバイスとコモンゲートデバイスとのチャネル幅／チャネル長比倍のバイアス電流が発生する。
【０００３】
このようなカスコード増幅器は、線形電力増幅に適したバイアス条件にすると、増幅回路のコモンソースデバイスのゲート端子とソース端子との間の電圧であるゲートソース間電圧Ｖｇｓと、ドレイン端子とソース端子との間の電圧であるドレインソース間電圧Ｖｄｓと、の差が大きくなる。これに対して、増幅回路にバイアス電圧を印加するトランジスタは、ダイオード接続されているためゲートソース間電圧Ｖｇｓとドレインソース間電圧Ｖｄｓとが等しくなる。このように、従来のカスコード増幅器では、増幅回路とバイアス回路との動作条件が大きく異なったため、参照電流とチャネル幅／チャネル長比から動作点を高精度に設定することが困難であった。各デバイスの製造ばらつきや電源電圧変動を考慮すると、この精度劣化はより顕著となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７０４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
動作点を高精度に設定することができるカスコード増幅器を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態に係るカスコード増幅器は、増幅回路と、レプリカ回路と、バイアス回路と、フィードバック回路とを備える。増幅回路は、第１トランジスタと、第１トランジスタとカスコード接続された第２トランジスタとを備える。レプリカ回路は、第３トランジスタと、第３トランジスタとカスコード接続された第４トランジスタとを備える。バイアス回路は、第２トランジスタの制御端子と第４トランジスタの制御端子にバイアス電圧を印加する。フィードバック回路は、参照電流又は参照電圧と、レプリカ回路の所定箇所の電流又は電圧との差分を小さくするように、第３トランジスタの制御端子に電圧をフィードバック制御する。
【図面の簡単な説明】
【０００７】
【図１】図１は、カスコード増幅器の第１実施形態を示す回路図である。
【図２】図２は、カスコード増幅器の第２実施形態を示す回路図である。
【図３】図３は、カスコード増幅器の第３実施形態を示す回路図である。
【図４】図４は、カスコード増幅器の第４実施形態を示す回路図である。
【図５】図５は、カスコード増幅器の第５実施形態を示す回路図である。
【図６】図６は、カスコード増幅器の第６実施形態を示す回路図である。
【発明を実施するための形態】
【０００８】
（第１実施形態）
以下、図１を参照して本発明の第１実施形態に係るカスコード増幅器について説明する。図１は、カスコード増幅器の第１実施形態を示す回路図である。図１に示すように、本実施形態に係るカスコード増幅器は、増幅回路１０と、増幅回路１０の第１トランジスタ１１にバイアス電圧を印加するレプリカ回路２０と、増幅回路１０の第２トランジスタ１２にバイアス電圧を印加するバイアス回路３０と、フィードバック回路４０とを備える。
【０００９】
増幅回路１０は、ソース端子を接地された第１トランジスタ１１と、第１トランジスタ１１とカスコード接続された第２トランジスタ１２とを備える。
【００１０】
第１トランジスタ１１は、Ｎ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）（以下、「ＮＭＯＳ」という）であって、増幅回路１０におけるコモンソースデバイスである。第１トランジスタ１１は低耐圧のトランジスタであってもよい。第１トランジスタ１１は、ソース端子を接地され、ドレイン端子（出力端子）を第２トランジスタ１２のソース端子と接続され、ゲート端子（制御端子）からコモンソースバイアス電圧Ｖｃｓを印加される。第１トランジスタ１１は、チャネル幅がＷＡＬ、チャネル長がＬＡＬであり、チャネル幅とチャネル長の比であるチャネル幅／チャネル長はＷＡＬ／ＬＡＬである。
【００１１】
第２トランジスタ１２は、ＮＭＯＳであって、増幅回路１０におけるコモンゲートデバイスである。第２トランジスタ１２は高耐圧のトランジスタであってもよい。第２トランジスタ１２は、ソース端子を第１トランジスタ１１のドレイン端子と接続され、ゲート端子（制御端子）からコモンゲートバイアス電圧Ｖｃｇを印加される。第２トランジスタ１２のドレイン端子は、負荷１３と接続され、電源電圧Ｖｄｄを印加される。負荷１３として、抵抗器や定電流源を使用することができる。第２トランジスタ１２は、チャネル幅がＷＡＨ、チャネル長がＬＡＨであり、チャネル幅／チャネル長はＷＡＨ／ＬＡＨである。
【００１２】
レプリカ回路２０は、増幅回路１０の第１トランジスタ１１にコモンソースバイアス電圧Ｖｃｓを印加する。レプリカ回路２０は、ソース端子を接地された第３トランジスタ２１と、第３トランジスタ２１とカスコード接続された第４トランジスタ２２とを備える。
【００１３】
第３トランジスタ２１は、第１トランジスタ１１と閾値電圧Ｖｔｈが等しいＮＭＯＳであって、レプリカ回路２０におけるコモンソースデバイスである。第３トランジスタ２１は低耐圧のトランジスタであってもよい。第３トランジスタ２１は、ソース端子を接地され、ドレイン端子（出力端子）を第４トランジスタ２２のソース端子と接続され、ゲート端子（制御端子）を第１トランジスタ１１のゲート端子と接続されている。これにより、第１トランジスタ１１と第３トランジスタ２１とのゲート端子の電圧が一致する。したがって、第１トランジスタ１１のゲートソース間電圧Ｖｇｓと、第３トランジスタ２１のゲートソース間電圧Ｖｇｓとは一致する。第３トランジスタ２１は、チャネル幅がＷＲＬ、チャネル長がＬＲＬであり、チャネル幅／チャネル長はＷＲＬ／ＬＲＬである。
【００１４】
なお、以下では第１トランジスタ１１と第３トランジスタ２１とをまとめてコモンソースデバイスと称する。すなわち、以下でコモンソースデバイスという場合、第１トランジスタ１１と第３トランジスタ２１との両方を示すものとする。
【００１５】
第４トランジスタ２２は、第２トランジスタ１２と閾値電圧Ｖｔｈが等しいＮＭＯＳであって、レプリカ回路２０におけるコモンゲートデバイスである。第４トランジスタ２２は高耐圧のトランジスタであってもよい。第４トランジスタ２２は、ソース端子を第３トランジスタ２１のドレイン端子と接続され、ゲート端子からコモンゲートバイアス電圧Ｖｃｇを印加される。第４トランジスタ２２のドレイン端子は、負荷２３と接続され、電源電圧Ｖｄｄを印加される。負荷２３として、抵抗器や定電流源を使用することができる。第４トランジスタ２２は、チャネル幅がＷＲＨ、チャネル長がＬＲＨであり、チャネル幅／チャネル長はＷＲＨ／ＬＲＨである。
【００１６】
なお、以下では第２トランジスタ１２と第４トランジスタ２２とをまとめてコモンゲートデバイスと称する。すなわち、以下でコモンゲートデバイスという場合、第２トランジスタ２１と第４トランジスタ２２との両方を示すものとする。
【００１７】
ここで、増幅回路１０とレプリカ回路２０とは、第１トランジスタ１１のチャネル幅／チャネル長と第２トランジスタ１２のチャネル幅／チャネル長との比（チャネル幅／チャネル長比）と、第３トランジスタ２１のチャネル幅／チャネル長と第４トランジスタ２２のチャネル幅／チャネル長との比（チャネル幅／チャネル長比）とが等しくなるように構成されている。すなわち、コモンソースデバイスのチャネル幅／チャネル長比と、コモンゲートデバイスのチャネル幅／チャネル長比とが等しく構成され、（ＷＡＨ／ＬＡＨ）／（ＷＡＬ／ＬＡＬ）＝（ＷＲＨ／ＬＲＨ）／（ＷＲＬ／ＬＲＬ）が成り立つ。このとき、コモンソースデバイスのチャネル幅／チャネル長比（ＷＡＬ／ＬＡＬ）／（ＷＲＬ／ＬＲＬ）をＡとすると、ＷＡＨ／ＬＡＨ＝Ａ×（ＷＲＨ／ＬＲＨ）及びＷＡＬ／ＬＡＬ＝Ａ×（ＷＲＬ／ＬＲＬ）が成り立つ。本実施形態において、このチャネル幅／チャネル長比Ａは任意に設定することができ、増幅回路１０には、参照電流のチャネル幅／チャネル長比倍（Ａ倍）のバイアス電流が発生する。
【００１８】
バイアス回路３０は、コモンゲートデバイスのゲート端子に接続され、コモンゲートバイアス電圧Ｖｃｇを印加する。コモンゲートバイアス電圧Ｖｃｇは、コモンゲートデバイスの閾値電圧Ｖｔｈよりも大きく、かつコモンゲートデバイスが飽和するように設定される。これにより、増幅回路１０とレプリカ回路２０とのコモンゲートデバイスのゲートソース間電圧Ｖｇｓが一致する。したがって、第１トランジスタ１１のドレイン端子と第２トランジスタ１２のソース端子が接続されたノード１４の電圧と、第３トランジスタ２１のドレイン端子と第４トランジスタ２２のソース端子が接続されたノード２４の電圧とが一致する。すなわち、第１トランジスタ１１のドレインソース間電圧Ｖｄｓと、第３トランジスタ２１のドレインソース間電圧Ｖｄｓとが一致する。なお、バイアス回路３０は、フィードフォワード制御によって、外乱によるバイアス電圧の変動を抑制するようにコモンゲートバイアス電圧Ｖｃｇを印加するのが好ましい。
【００１９】
フィードバック回路４０は、オペアンプにより構成されており、−端子を参照電流源５０に接続され、＋端子を第４トランジスタ２２のドレイン端子に接続され、出力端子を第３トランジスタ２１のゲート端子に接続されている。これにより、フィードバック回路４０は、−端子から参照電流を印加され、＋端子からレプリカ回路２０に発生する電流を印加される。そして、フィードバック回路４０は、印加された電流の大きさを比較し、レプリカ回路２０に流れる電流値と参照電流の電流値との差分が小さくなるように、あるいはレプリカ回路２０に流れる電流値と参照電流の電流値が等しくなるように、第３トランジスタ２１のゲート端子の電圧をフィードバック制御（負帰還）する。これにより、レプリカ回路２０に参照電流と同一の大きさの電流が流れるとともに、コモンソースデバイス（第１トランジスタ１１及び第３トランジスタ２１）のゲート端子に印加されるコモンソースバイアス電圧Ｖｃｓが生成される。
【００２０】
このような構成により、本実施形態に係るカスコード増幅器は、電源電圧Ｖｄｄの変動や各トランジスタの閾値電圧Ｖｔｈのばらつきによらず、コモンソースデバイスのゲートソース間電圧Ｖｇｓ及びドレインソース間電圧Ｖｄｓが一致し、コモンゲートデバイスのゲートソース間電圧Ｖｇｓが一致する。また、コモンソースデバイスに参照電流のフィードバックを行うことにより、コモンソースデバイスに印加するコモンソースバイアス電圧Ｖｃｓを参照電流に応じた正確な値に設定することができる。したがって、増幅回路１０の動作点を高精度に設定することができる。また、増幅器１０の最大出力電力と線形性に対するＰＶＴばらつきの影響を軽減し、安定した小信号利得を得ることができる。
【００２１】
（第２実施形態）
以下、本発明の第２実施形態に係るカスコード増幅器について説明する。なお、以下の各実施形態の説明では、第１実施形態と同様の構成については説明を省略し、第１実施形態と異なる構成についてのみ説明する。
【００２２】
図２は、カスコード増幅器の第２実施形態を示す回路図である。図２に示すように、本実施形態に係るカスコード増幅器は、第１トランジスタ１１のゲート端子と第３トランジスタ２１のゲート端子との間に設けられた第１バッファ回路６０と、第２トランジスタ１２のゲート端子とバイアス回路３０との間に設けられた第２バッファ回路７０とを備える。
【００２３】
第１バッファ回路６０は、レプリカ回路２０の第３トランジスタ２１からコモンソースバイアス電圧Ｖｃｓを印加され、コモンソースバイアス電圧Ｖｃｓの電圧と同一の電圧を増幅回路１０の第１トランジスタ１１に印加する。バッファ回路６０は、出力側（第１トランジスタ１１側）の電圧や電流の変動による入力側（第３トランジスタ２１側）への影響を抑制するように構成されている。第１バッファ回路６０として、例えば、利得が１のアンプを使用することができる。
【００２４】
第２バッファ回路７０は、バイアス回路３０からコモンゲートバイアス電圧Ｖｃｇを印加され、コモンゲートバイアス電圧Ｖｃｇの電圧と同一の電圧を増幅回路１０の第２トランジスタ１２に印加する。バッファ回路７０は、出力側（第２トランジスタ１２側）の電圧や電流の変動による入力側（バイアス回路３０側）への影響を抑制するように構成されている。第２バッファ回路７０として、例えば、利得が１のアンプを使用することができる。
【００２５】
このような構成により、第２実施形態に係るカスコード増幅器は、バイアス電圧の出力側から入力側への信号経路のアイソレーションを高め、増幅器１０の動作がバイアス電圧を出力する回路に与える影響を軽減することができる。例えば、増幅回路１０の大信号動作時には、増幅回路１０のバイアス電圧印加点のインピーダンスが低下し、増幅回路１０で発生した増幅信号が増幅回路１０の寄生容量を介してバイアス電圧の出力側に入力され、バイアス電圧の出力電圧精度が劣化し、増幅回路１０で発生する増幅信号がゆがむことがある。本実施形態では、バイアス電圧の入力側と出力側の間にバッファ回路６０，７０を設けることにより、このような影響を軽減することができる。したがって、増幅器１０の出力レベルによらずに、増幅器１０に安定したバイアス電圧を印加することができる。
【００２６】
（第３実施形態）
以下、本発明の第３実施形態に係るカスコード増幅器について説明する。図３は、カスコード増幅器の第３実施形態を示す回路図である。図３に示すように、本実施形態に係るカスコード増幅器は、コモンソースデバイスのドレインソース間電圧Ｖｄｓがゲートソース間電圧Ｖｇｓよりも高く設定されている。
【００２７】
コモンソースデバイスのゲートソース間電圧Ｖｇｓは、それぞれのトランジスタが飽和するように閾値電圧Ｖｔｈよりわずかに大きい値（例えば、０．５Ｖ）に設定されるのが好ましい。これにより、増幅回路１０のバックオフ時の電力効率や動作の線形性を向上させることができる。
【００２８】
また、コモンソースデバイスのドレインソース間電圧ｄｓは、高く（例えば１．５Ｖ）設定されるのが好ましい。これにより、増幅回路１０の出力電流（ドレインソース間電流）を高めることができる。
【００２９】
（第４実施形態）
以下、本発明の第４実施形態に係るカスコード増幅器について説明する。図４は、カスコード増幅器の第４実施形態を示す回路図である。図４に示すように、本実施形態において、参照電流源５０は、温度係数を有する温度係数回路５１を備える。温度係数回路５１は、増幅回路１０又はレプリカ回路２０の少なくとも一方の所定カ所の温度に基づいて、参照電流の大きさを制御する。温度係数は、例えば、基準温度と回路の温度との差に応じて、参照電流を増減させる量や割合を示す係数とすることができる。あるいは、基準温度を設けず、回路の温度に応じて参照電流を増減させる量や割合を示す係数としてもよい。例えば、高温時に参照電流を増加させる必要がある場合には、温度係数回路５１が有する高温時の温度係数を正に設定すればよい。なお、上述の回路の温度として、回路を構成する各素子の温度、配線部分の温度又は回路の周囲の大気の温度などを使用することができる。温度係数回路５１は、任意の温度計測手段から回路の温度を取得することができる。このような構成により、温度に応じて変化する増幅回路１０のバイアス電流を調整し、複数の温度条件で好ましい増幅特性を得ることができる。
【００３０】
（第５実施形態）
以下、本発明の第５実施形態に係るカスコード増幅器について説明する。図５は、カスコード増幅器の第５実施形態を示す回路図である。図５に示すように、本実施形態において、バイアス回路３０は、コモンゲートデバイスの閾値電圧Ｖｔｈに基づいてコモンゲートバイアス電圧Ｖｃｇを制御する。例えば、バイアス回路３０は、コモンゲートバイアス電圧ＶｃｇをＶｃｇ＝Ｖｔｈ＋Ｖｍｉｄとなるように制御することができる。このとき、ノード１４，２４の電圧は、ほとんどＶｔｈに依存せず、Ｖｍｉｄによって決まる。このような構成により、コモンソースデバイスのドレインソース間電圧Ｖｄｓの、コモンゲートデバイスの閾値電圧Ｖｔｈに対する依存性を低減し、各トランジスタの特性ばらつきの影響を軽減することができる。したがって、コモンゲートデバイスの閾値電圧Ｖｔｈのばらつきによらず、ノード１４，２４の電圧を適切に設定することができる。なお、前記Ｖｍｉｄを高く設定することで、増幅回路１０の出力電力を向上することができる。また、コモンゲートデバイスの動作信頼性を確保するために、Ｖｍｉｄに上限値を設けてもよい。
【００３１】
（第６実施形態）
以下、本発明の第６実施形態に係るカスコード増幅器について説明する。図６は、カスコード増幅器の第６実施形態を示す回路図である。図６に示すように、本実施形態において、カスコード増幅器は第１バッファ回路６０を設けられ、第１バッファ回路６０は、ゲート端子から参照電流に応じた電圧を印加される第５トランジスタ６１と、第５トランジスタ６１とドレイン端子同士を接続され、ゲート端子からコモンソースバイアス電圧Ｖｃｓを印加される第６トランジスタ６２とを備える。
【００３２】
第５トランジスタ６１は、Ｐ型のＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）であり、ソース端子から電源電圧Ｖｄｄを印加され、ドレイン端子は第６トランジスタ６２のドレイン端子と接続され、ゲート端子は参照電流源５０と接続され、参照電流に応じた電圧を印加される。第５トランジスタ６１は、チャネル幅がＷＰ１、チャネル長がＬＰ１であり、チャネル幅／チャネル長はＷＰ１／ＬＰ１である。
【００３３】
第６トランジスタ６２は、ＮＭＯＳであり、ソース端子は接地され、ドレイン端子は第５トランジスタのドレイン端子と接続され、ゲート端子からコモンソースバイアス電圧Ｖｃｓを印加される。第６トランジスタ６２は、チャネル幅がＷＰ２、チャネル長がＬＰ２であり、チャネル幅／チャネル長はＷＰ２／ＬＰ２である。
【００３４】
また、本実施形態において、フィードバック回路４０は、ゲート端子から参照電流を印加される第７トランジスタ４１と、第７トランジスタ４１とドレイン端子同士を接続され、ゲート端子から第３トランジスタ２１のゲート端子にフィードバックする第８トランジスタ４２とを備える。
【００３５】
第７トランジスタ４１は、ＰＭＯＳであり、ソース端子から電源電圧Ｖｄｄを印加され、ドレイン端子は第８トランジスタ４２のドレイン端子と接続され、ゲート端子は参照電流源５０と接続され、参照電流を印加される。第７トランジスタ４１は、チャネル幅がＷＰ２、チャネル長がＬＰ２であり、チャネル幅／チャネル長はＷＰ２／ＬＰ２である。
【００３６】
第７トランジスタ４１は、第９トランジスタ４３とともに、フィードバック回路４０における差動回路を構成する。第９トランジスタ４３は、ＰＭＯＳであり、ソース端子から電源電圧Ｖｄｄを印加され、ドレイン端子は第１０トランジスタ４４のドレイン端子と接続され、ゲート端子はレプリカ回路２０と接続され、レプリカ回路２０に発生する電流を印加される。
【００３７】
第８トランジスタ４２は、ＮＭＯＳであり、ソース端子は接地され、ドレイン端子は第７トランジスタ４１のドレイン端子と接続され、ゲート端子から第３トランジスタ２１のゲート端子に出力電圧をフィードバックし、コモンソースバイアス電圧Ｖｃｓを生成する。第８トランジスタ４２は、チャネル幅がＷＮ２、チャネル長がＬＮ２であり、チャネル幅／チャネル長はＷＮ２／ＬＮ２である。
【００３８】
第８トランジスタ４２は、ゲート端子とドレイン端子をダイオード接続されており、ゲート端子を第１０トランジスタ４４とゲート端子と接続され、フィードバック回路４０におけるカレントミラー回路を構成する。第１０トランジスタ４４は、ＮＭＯＳであり、ソース端子は接地され、ドレイン端子は第９トランジスタ４３のドレイン端子と接続され、ゲート端子から第３トランジスタ２１のゲート端子に出力電圧をフィードバックし、コモンソースバイアス電圧Ｖｃｓを生成する。
【００３９】
ここで、バッファ回路６０とフィードバック回路４０とは、第５トランジスタ６１のチャネル幅／チャネル長と第６トランジスタ６２のチャネル幅／チャネル長との比と、第７トランジスタ４１のチャネル幅／チャネル長と第８トランジスタ４２のチャネル幅／チャネル長との比とが等しくなるように構成されている。すなわち、（ＷＰ１／ＬＰ１）／（ＷＮ１／ＬＮ１）＝（ＷＰ２／ＬＰ２）／（ＷＮ２／ＬＮ２）が成り立つ。このとき、第５トランジスタ１６と第７トランジスタ４１とのチャネル幅／チャネル長比（ＷＰ１／ＬＰ１）／（ＷＰ２／ＬＰ２）をＢとすると、ＷＰ１／ＬＰ１＝Ｂ×（ＷＰ２／ＬＰ２）及びＷＮ１／ＬＮ１＝Ｂ×（ＷＮ２／ＬＮ２）が成り立つ。本実施形態において、このチャネル幅／チャネル長比Ｂは１に設定される。これにより、増幅回路１０には、コモンソースバイアス電圧Ｖｃｓが高精度に印加される。
【００４０】
以上のような構成により、バッファ回路６０とフィードバック回路４０との各トランジスタに、ウエハ間の製造ばらつきによる素子特性のばらつきがあった場合でも、素子数を少数に抑えながら、フィードバック回路４０から印加されたコモンソースバイアス電圧Ｖｃｓを高精度にバッファリングし、増幅回路１０に印加することができる。
【００４１】
以上説明した本発明の実施形態において、コモンソースデバイス及びコモンゲートデバイスはいずれもＮＭＯＳであるが、ＰＭＯＳであってもよい。この場合、コモンソースデバイス及びコモンゲートデバイスを全てＰＭＯＳとし、各デバイスのドレイン端子及びソース端子の接続を、上記の説明と逆にすればよい。
【００４２】
また、本実施形態に係るカスコード増幅器は、増幅率を１とすることにより、参照電流を高精度に複製するカレントミラーとして利用することもできる。この場合、コモンソースデバイス及びコモンゲートデバイスのチャネル幅／チャネル長比Ａを１となるように設定すればよい。
【００４３】
さらに、カスコード増幅器は、参照電流源５０の代わりに、所定の参照電圧を印加する参照電圧源を備えてもよい。この場合、参照電圧を印加することによりレプリカ回路２０に発生した電流が、増幅回路１０で増幅されてバイアス電流となり、増幅回路１０の動作点を設定する。
【００４４】
尚、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【００４５】
１０：増幅回路
１１：第１トランジスタ
１２：第２トランジスタ
１３：負荷
１４：ノード
２０：レプリカ回路
２１：第３トランジスタ
２２：第４トランジスタ
２３：負荷
２４：ノード
３０：バイアス回路
４０：フィードバック回路
４１：第７トランジスタ
４２：第８トランジスタ
４３：第９トランジスタ
４４：第１０トランジスタ
５０：参照電流源（参照電圧源）
５１：温度係数回路
６０：第１バッファ回路
６１：第５トランジスタ
６２：第６トランジスタ
７０：第２バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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