(57)【要約】【課題】  電子部品を収容した部品収容層上の積層数を表裏で異なる積層数とした多層構造の電子部品内蔵配線板を提供すること。【解決手段】  本発明の電子部品内蔵配線板は，内層配線層と心材を含む絶縁樹脂からなる内層絶縁層とを複数積層してなるコア基板と，コア基板に内蔵された表面電極を有する電子部品と，コア基板の表裏にそれぞれ設けられた上層配線層と上層絶縁層とを積層してなる上層部とを有する。コア基板は，部品収容層の表裏にそれぞれ，第１接続層と，第１接続層よりも多くの内層配線層と内層絶縁層とが積層されている第２接続層とを有している。また，第１接続層の内層絶縁層と第１接続層の側の上層部の上層絶縁層とのいずれにも，電子部品の表面電極に導通するビア導体が形成されている。【選択図】図１
2015035497.tif 000002
【特許請求の範囲】
【請求項１】
内層配線層と，心材を含む絶縁樹脂からなる内層絶縁層と，を複数積層してなるコア基板と，
前記コア基板に内蔵された，表面電極を有する電子部品と，
前記コア基板の表裏にそれぞれ設けられた，上層配線層と上層絶縁層とを積層してなる上層部とを有する電子部品内蔵配線板において，
前記コア基板は，
複数の前記内層配線層および前記内層絶縁層が積層されているとともに，前記電子部品を収納するキャビティが形成されている部品収容層と，
前記部品収容層の一方の表面に設けられており，前記内層配線層と前記内層絶縁層とが少なくとも１層ずつ積層されている第１接続層と，
前記部品収容層の前記第１接続層が設けられている表面とは反対の表面に設けられており，前記第１接続層よりも多くの前記内層配線層と前記内層絶縁層とが積層されている第２接続層とを有し，
前記第１接続層の前記内層絶縁層と前記部品収容層から見て前記第１接続層の側の前記上層部の前記上層絶縁層とのいずれにも，前記電子部品の表面電極に導通するビア導体が形成されていることを特徴とする電子部品内蔵配線板。
【請求項２】
請求項１に記載の電子部品内蔵配線板において，
前記第１接続層の側の板面上にＩＣ実装領域が設けられていることを特徴とする電子部品内蔵配線板。
【請求項３】
請求項１または請求項２に記載の電子部品内蔵配線板において，
前記内層絶縁層および前記上層絶縁層のいずれにもビア導体が形成されているとともに，それらのビア導体が一方の前記上層絶縁層から他方の前記上層絶縁層までスタック構造で重ねられているスルースタックビア部を有することを特徴とする電子部品内蔵配線板。
【請求項４】
請求項１から請求項３のいずれかに記載の電子部品内蔵配線板において，
前記第１接続層は，前記内層配線層と前記内層絶縁層とを複数積層してなるものであり，
前記第１接続層の各絶縁層に前記電子部品の表面電極と導通するビア導体が設けられるとともに，それらビア導体のすべてがスタック構造で重ねられている第１表面電極ビア部と，
前記第２接続層の各絶縁層に前記電子部品の表面電極と導通するビア導体が設けられるとともに，それらのビア導体のすべてが，少なくとも１箇所のオフセット構造を含みつつ重ねられている第２表面電極ビア部とを有することを特徴とする電子部品内蔵配線板。
【請求項５】
請求項１から請求項４のいずれかに記載の電子部品内蔵配線板において，
前記ビア導体は，フィルドめっきにより形成されたフィルドビアであることを特徴とする電子部品内蔵配線板。
【請求項６】
請求項１から請求項５のいずれかに記載の電子部品内蔵配線板において，
前記コア基板の前記内層絶縁層は９層以上であり，
全体の厚みに占める前記コア基板の厚みが７０％以上であることを特徴とする電子部品内蔵配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電子部品内蔵配線板に関する。さらに詳細には，配線板の内層に形成したキャビティ内に電子部品が内蔵された電子部品内蔵配線板に関する。
【背景技術】
【０００２】
従来から，配線層と絶縁層とを積層してなる配線板に，種々の電子部品を搭載することが行われている。配線板における電子部品は，板面上に搭載されるものもあるがそればかりではなく，配線板に形成されたくり抜き孔（キャビティ）の中に搭載されるものもある。キャビティ内に電子部品を搭載した配線板に係る例として，特許文献１に記載のものが挙げられる。
【０００３】
特許文献１の配線板では，コンデンサ（電子部品）を収容した層（部品収容層）の表裏に，配線層と絶縁層とが複数積層された上層部分が設けられている。さらに，配線板の一方の板面上には，ＩＣチップの搭載領域が設けられている。コンデンサは，ＩＣチップ搭載領域の，複数の配線層と絶縁層とを挟んだ真下の位置に搭載されている。そして，ＩＣチップ搭載領域とコンデンサとの間の絶縁層にはそれぞれ，ＩＣチップとコンデンサとを接続するためのビア導体がスタック構造で設けられている。これにより，ＩＣチップとコンデンサとの配線長が短く，その間の配線のインダクタンスの増加が防止できるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７１４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで，上記の従来技術では，部品収容層よりも上層部分の積層数が，部品収容層の表裏で同じ積層数とされている。つまり，コンデンサは，配線板の積層方向の中央位置に設けられた部品収容層に搭載されている。しかし，近年の電子機器の高機能化と多様化に伴い，配線板の積層数はより多くされる傾向にある。このため，部品収容層よりも上層部分の積層数がより多い配線板に上記従来技術を適用した場合，ＩＣチップとコンデンサとの配線長は，部品収容層よりも上層部分の積層数の増加分，長くなってしまう。すなわち，積層数の増加とともに，ＩＣチップとコンデンサとの配線のインダクタンスが増加し，動作中の負荷変動やノイズが発生してしまうという問題があった。
【０００６】
本発明は，前記した従来の技術が有する問題点の解決を目的としてなされたものである。すなわちその課題とするところは，電子部品を収容した部品収容層上の積層数を表裏で異なる積層数とした多層構造の電子部品内蔵配線板を提供することである。
【課題を解決するための手段】
【０００７】
この課題の解決を目的としてなされた本発明の電子部品内蔵配線板は，内層配線層と，心材を含む絶縁樹脂からなる内層絶縁層と，を複数積層してなるコア基板と，コア基板に内蔵された，表面電極を有する電子部品と，コア基板の表裏にそれぞれ設けられた，上層配線層と上層絶縁層とを積層してなる上層部とを有する電子部品内蔵配線板であって，コア基板は，複数の内層配線層および内層絶縁層が積層されているとともに，電子部品を収納するキャビティが形成されている部品収容層と，部品収容層の一方の表面に設けられており，内層配線層と内層絶縁層とが少なくとも１層ずつ積層されている第１接続層と，部品収容層の第１接続層が設けられている表面とは反対の表面に設けられており，第１接続層よりも多くの内層配線層と内層絶縁層とが積層されている第２接続層とを有し，第１接続層の内層絶縁層と部品収容層から見て第１接続層の側の上層部の上層絶縁層とのいずれにも，電子部品の表面電極に導通するビア導体が形成されていることを特徴とする電子部品内蔵配線板である。
【０００８】
本発明の電子部品内蔵配線板のコア基板において，第２接続層では，第１接続層よりも多くの内層配線層と内層絶縁層とが積層されている。つまり，部品収容層の表裏で積層数が異なることにより，配線板における電子部品の内蔵位置は，一方の主面側に偏っている。よって，電子部品から一方の配線板表面までの配線長は短くて済み，その配線のインダクタンスは低減されている。
【０００９】
また上記に記載の電子部品内蔵配線板において，第１接続層の側の板面上にＩＣ実装領域が設けられていることが好ましい。ＩＣチップと電子部品との配線長を短くすることができるからである。
【００１０】
また上記に記載の電子部品内蔵配線板において，内層絶縁層および上層絶縁層のいずれにもビア導体が形成されているとともに，それらのビア導体が一方の上層絶縁層から他方の上層絶縁層までスタック構造で重ねられているスルースタックビア部を有することとしてもよい。
【００１１】
また上記に記載の電子部品内蔵配線板において，第１接続層は，内層配線層と内層絶縁層とを複数積層してなるものであり，第１接続層の各絶縁層に電子部品の表面電極と導通するビア導体が設けられるとともに，それらビア導体のすべてがスタック構造で重ねられている第１表面電極ビア部と，第２接続層の各絶縁層に電子部品の表面電極と導通するビア導体が設けられるとともに，それらのビア導体のすべてが，少なくとも１箇所のオフセット構造を含みつつ重ねられている第２表面電極ビア部とを有することが好ましい。積層数が少ない第１接続層では，すべてのビア導体をスタック構造で設けた場合でも，それほど大きなストレスは発生しない。一方，積層数が多い第２接続層では，すべてのビア導体をスタック構造で設けた場合，大きなストレスが発生するおそれがある。このため，異なる材料である電子部品の表面電極とビア導体との接続部分で，導通不良が生じるおそれがある。よって，第２接続層では，少なくとも１箇所でオフセットさせることによってストレスを緩和させ，電子部品の表面電極とビア導体との接続部分の信頼性を向上させることができる。
【００１２】
また上記に記載の電子部品内蔵配線板において，ビア導体は，フィルドめっきにより形成されたフィルドビアであることとしてもよい。
【００１３】
また上記に記載の電子部品内蔵配線板において，コア基板の内層絶縁層は９層以上であり，全体の厚みに占めるコア基板の厚みが７０％以上であることが好ましい。このような多層構造の配線板では，電子部品を収容する部品収容層が積層方向の中央に位置していた場合，電子部品と配線板の板面上との距離が遠すぎるため，その間の配線のインダクタンスが無視できないほどに増加してしまうからである。そこで，第１接続層の積層数を第２接続層の積層数よりも少なくすることにより，電子部品から第１接続層側の配線板の板面上までの距離を近くすることができる。これにより，その間の配線長を短くし，インダクタンスの増加を抑制する効果が大きいのである。
【発明の効果】
【００１４】
本発明によれば，電子部品を収容した部品収容層上の積層数を表裏で異なる積層数とした多層構造の電子部品内蔵配線板が提供されている。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態の配線板の断面図である。
【図２】出発材として用いる積層基板の断面図である。
【図３】同積層基板の平面図である。
【図４】同積層基板のキャビティを形成した状態を示す断面図である。
【図５】同積層基板の粘着テープをラミネートした状態を示す断面図である。
【図６】同積層基板のキャビティ内にＭＬＣＣを収容した状態を示す断面図である。
【図７】同積層基板の粘着テープと反対側の面に絶縁層を形成した状態を示す断面図である。
【図８】同積層基板の粘着テープを剥離した状態を示す断面図である。
【図９】同積層基板の粘着テープを剥離した面に絶縁層を形成した状態を示す断面図である。
【図１０】部品収容基板の断面図である。
【図１１】同部品収容基板に支持板を貼り付けた状態を示す断面図である。
【図１２】同部品収容基板の支持板と反対側の面に積層を行った状態を示す断面図である。
【図１３】端面加工により取り出された中間積層体の断面図である。
【図１４】コア基板の断面図である。
【図１５】第２の実施形態の配線板の断面図である。
【発明を実施するための形態】
【００１６】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。
【００１７】
［第１の形態］
図１に，第１の形態の配線板１００を示す。本形態に係る配線板１００は，図１に示すように，配線パターンが形成された導電層である配線層と，配線層同士を絶縁する絶縁層とを複数積層してなる多層構造の積層配線板である。その積層方向の両端面のうち，配線板１００の図１中の上面を第１主面Ｔ１とし，第１主面Ｔ１の反対の下面を第２主面Ｔ２とする。図１に示されるように，配線板１００は，積層方向の中央部分にコア基板５が設けられている。図１には，コア基板５の図中上側の面を第１面Ｓ１，図中下側の面を第２面Ｓ２として示している。また，配線板１００は，コア基板５の第１面Ｓ１上に設けられた上層部３１と，コア基板５の第２面Ｓ２上に設けられた上層部３２とを有している。さらに，上層部３１，３２の図１中上下の配線板１００の表面には，保護層であるソルダーレジスト層３３，３４が設けられている。本形態の図１の例の配線板１００では，ソルダーレジスト層３３，３４の図中上下方向の厚みはともに，約２１μｍである。
【００１８】
上層部３１は，上層配線層Ｃ１と上層絶縁層Ｄ１とを有している。上層配線層Ｃ１には，ソルダーレジスト層３３を貫通し，第１主面Ｔ１より上側に突出しているバンプ４１，４２が設けられている。上層部３２は，上層配線層Ｃ２と上層絶縁層Ｄ２とを有している。上層配線層Ｃ２には，ソルダーレジスト層３４を貫通し，第２主面Ｔ２より下側に突出しているバンプ５１が設けられている。本形態では，上層配線層Ｃ１，Ｃ２の厚みはともに，約１５μｍである。また，上層絶縁層Ｄ１，Ｄ２の厚みはともに，約２５μｍである。このため，本形態における上層部３１，３２の厚みはともに，約４０μｍである。さらに，本形態の配線板１００は，最終製品においては，第１主面Ｔ１上にＩＣチップが搭載される。そのＩＣチップが搭載されるＩＣチップ実装領域９０を，図１に二点鎖線で示している。また，配線板１００は，第２主面Ｔ２においてマザーボードなどのその他の基板に組み付けられる。そして，バンプ４１，４２，５１はいずれも，外部より配線板１００へ電気的にアクセスするためのものである。
【００１９】
配線板１００のコア基板５には，図１に示されるように，１０層の内層配線層Ａ１〜Ａ１０と，これら内層配線層Ａ同士の絶縁のための９層の内層絶縁層Ｂ１〜Ｂ９とが設けられている。本形態では，内層配線層Ａ１〜Ａ１０の厚みはいずれも，約３５μｍである。また，内層絶縁層Ｂ１〜Ｂ９の厚みはいずれも，約６０μｍである。このため，図１にＷ２で示す本形態のコア基板５の厚みは，約８９０μｍである。なお，本形態で示すソルダーレジスト層３３，３４や絶縁層Ｂ，Ｄの厚みはいずれも，配線層Ａ，Ｃの表面上における厚みを記載している。
【００２０】
コア基板５は，キャビティ２５が形成されており，そのキャビティ２５内に電子部品１０を内蔵する部品収容層２１を有している。部品収容層２１は，複数の内層配線層Ａおよび内層絶縁層Ｂよりなる層である。具体的には，本形態の部品収容層２１は，４層の内層配線層Ａ３〜Ａ６および３層の内層絶縁層Ｂ３〜Ｂ５よりなる層である。このため，本形態の部品収容層２１の厚みは，約３２０μｍである。また，キャビティ２５は，部品収容層２１の内層絶縁層Ｂ３〜Ｂ５をその積層方向に貫通している貫通孔である。
【００２１】
電子部品１０は，本形態においては積層セラミックコンデンサ（ｍｕｌｔｉ−ｌａｙｅｒ  ｃｅｒａｍｉｃ  ｃａｐａｃｉｔｏｒ）である。以下，ＭＬＣＣ１０という。ＭＬＣＣ１０は，全体として長方形の平板状をなしており，その図１中左右方向の両端の表面が，電極１１，１２で覆われている。電極１１，１２は，ＭＬＣＣ１０の内部導体に繋がる通電部である。また，本形態のＭＬＣＣ１０は，最終製品においては，第１主面Ｔ１に搭載されたＩＣチップに電力を供給するためのものである。本形態のＭＬＣＣ１０は，最大厚みが３３０μｍのものである。
【００２２】
また，コア基板５における部品収容層２１の図１中の上部は，内層配線層Ａ１〜Ａ２および内層絶縁層Ｂ１〜Ｂ２よりなる第１接続層２２である。コア基板５における部品収容層２１の図１中の下部は，内層配線層Ａ７〜Ａ１０および内層絶縁層Ｂ６〜Ｂ９よりなる第２接続層２３である。本形態の第１接続層２２の厚みは，約１９０μｍである。また，第２接続層２３の厚みは，約３８０μｍである。
【００２３】
図１に示されるように，ＭＬＣＣ１０の図中上側には，電極１１，１２をそれぞれバンプ４２と接続するためのスタックビアＥが設けられている。スタックビアＥは，ＭＬＣＣ１０の図１中上側の第１接続層２２，上層部３１の絶縁層（Ｄ１，Ｂ１，Ｂ２）に設けられているフィルドビアＥ１〜Ｅ３をスタック構造とすることにより形成されたものである。
【００２４】
さらに，本形態の配線板１００には，その第１主面Ｔ１側のバンプ４１と第２主面Ｔ２側のバンプ５１とを接続するため，全層スタックビアＦが設けられている。全層スタックビアＦは，コア基板５，上層部３１，３２の全ての絶縁層（Ｄ１，Ｂ１〜Ｂ９，Ｄ２）にそれぞれ設けられているフィルドビアＦ１〜Ｆ１１をスタック構造とすることにより形成されたスルースタックビア部である。
【００２５】
また，図１に示されるように，内層配線層Ａ１，Ａ２および内層絶縁層Ｂ１，Ｂ２よりなる第１接続層２２の層数は，内層配線層Ａ７〜Ａ１０および内層絶縁層Ｂ６〜Ｂ９よりなる第２接続層２３の層数よりも少なくされている。具体的には，第１接続層２２は，第２接続層２３よりも，内層配線層Ａおよび内層絶縁層Ｂがともに，２層だけ少ない構成である。このため，ＭＬＣＣ１０は，コア基板５の第２面Ｓ２よりも，第１面Ｓ１に近い位置に内蔵されている。また，コア基板５の表裏の表面に設けられている上層部３１，３２の上層配線層Ｃおよび上層絶縁層Ｄはともに，同数である。よって，配線板１００におけるＭＬＣＣ１０よりも図１中上側に積層されている配線層および絶縁層の層数はともに，ＭＬＣＣ１０よりも図中下側に積層されている配線層および絶縁層の層数よりも少ないものである。これにより，ＭＬＣＣ１０は，配線板１００における積層方向の，第２主面Ｔ２よりも第１主面Ｔ１に近い位置に内蔵されている。そして，ＭＬＣＣ１０の内蔵位置が第１主面Ｔ１側に大きく偏っていることにより，第１主面Ｔ１に搭載されるＩＣチップとＭＬＣＣ１０とのスタックビアＥにより構成されている配線長が短くされている。よって，本形態に係る配線板１００により，最終製品における動作中の負荷変動やノイズの発生が低減されている。
【００２６】
また，ＭＬＣＣ１０の内蔵位置を第１主面Ｔ１側に大きく偏らせていることの効果は，コア基板５の積層数が多いほど，大きいものである。従来のように，ＭＬＣＣ１０の内蔵位置をコア基板５の中央とした場合，コア基板５の積層数に比例して，ＩＣチップとＭＬＣＣ１０との配線長が長くなってしまうからである。そして，本形態のようにコア基板５の内層絶縁層Ｂの層数が９層以上である配線板１００の場合に，ＭＬＣＣ１０の内蔵位置を第１主面Ｔ１側に大きく偏らせていることの効果が特にある。
【００２７】
また，前述したように，図１に示すコア基板５の厚みＷ２は，約８９０μｍである。さらに，前述したソルダーレジスト層３３，３４および上層部３１，３２の厚みより，図１にＷ１で示す配線板１００の全体の厚みは，約１０１２μｍである。このため，本形態の配線板１００では，配線板１００の全体厚みＷ１に占めるコア基板５の厚みＷ２は，約８８％である。そして，本形態のように配線板１００の全体厚みＷ１に占めるコア基板５の厚みＷ２が７０％以上である場合，配線板１００における上層部３１，３２の厚みはそれほど厚いものではない。よって，ＩＣチップとＭＬＣＣ１０との配線長は，上層部３１の存在によりそれほど長くなることはない。
【００２８】
なお，図１の配線板１００について示す厚みはいずれも，単なる一例であり，上記に限られるものではない。例えば，ＭＬＣＣ１０として，最大厚みが２２０μｍや５５０μｍのものを用いることも可能である。またこの場合，ＭＬＣＣ１０の厚みに合わせて，部品収容層２１の厚みを適宜調整すればよい。
【００２９】
次に，本形態の配線板１００の製造過程を説明する。配線板１００の製造過程は，次の１．〜６．の各ステップからなる。以下順に説明する。
１．部品収容基板の準備
１−１．キャビティの形成
１−２．ＭＬＣＣの搭載
１−３．部品収容層の表裏層の積層
２．支持板の貼り付け
３．支持板の貼り付け面とは反対面への積層
４．支持板の除去
５．中間積層体の表裏層の積層
６．上層部等の形成
【００３０】
（１．部品収容基板の準備）
まず，図１の配線板１００における部品収容層２１の構成を含む部品収容基板の準備過程について説明する。
【００３１】
（１−１．キャビティの形成）
図２は，本形態で出発材として使用する積層基板２を示している。図２において上側が図１に示す配線板１００の第１主面Ｔ１側であり，下側が第２主面Ｔ２側である。そこで，積層基板２の図２中上側の面を第１面Ｐ１，下側の面を第２面Ｐ２とする。積層基板２は，内層配線層Ａ３〜Ａ６および内層絶縁層Ｂ３〜Ｂ５より構成されている。すなわち，積層基板２は，配線板１００における部品収容層２１（図１）となる部分である。積層基板２は，内層配線層Ａ３〜Ａ６を，いずれもガラスクロス（心材）入りの内層絶縁層Ｂ３〜Ｂ５を介しつつ積層させたものである。また，内層絶縁層Ｂ３〜Ｂ５にスタック構造のフィルドビアＦ４〜Ｆ６をそれぞれ形成したものである。
【００３２】
具体的には，まず，両面に銅箔が貼り付けられた状態の内層絶縁層Ｂ４（心材入り）を準備し，フィルドビアＦ５となる箇所にレーザ加工等によって貫通孔を形成する。次に，フィルドめっきにより全面に銅めっき施し，形成された孔をめっきによって充填するとともに，内層絶縁層Ｂ４の表面にめっき層を形成する。その後，内層絶縁層Ｂ４の表面のめっき層をパターニングすることにより内層配線層Ａ４，Ａ５を形成する。続いて，内層配線層Ａ４，Ａ５を形成した内層絶縁層Ｂ４の表裏の表面に内層絶縁層Ｂ３，Ｂ５となるプリプレグをラミネートする。ラミネートに用いるプリプレグは，心材にエポキシ樹脂等の熱硬化性の絶縁樹脂を含ませたものである。そして，ラミネートしたプリプレグの樹脂を加熱処理によって硬化させて内層絶縁層Ｂ３，Ｂ５となし，それぞれのフィルドビアＦ４，Ｆ６となる箇所に，レーザ加工等による孔開けを行う。続いて，全面にフィルドめっきを施し，形成された孔をめっきによって充填するとともに，内層絶縁層Ｂ３，Ｂ５の表面にめっき層を形成する。その後，内層絶縁層Ｂ３，Ｂ５の表面のめっき層をパターニングすることにより内層配線層Ａ３，Ａ６を形成する。これにより，積層基板２を製造することができる。
【００３３】
また，図２に示すように，積層基板２は，図中に一点鎖線で示すＸよりも左右方向の外側の捨て代領域Ｚと，捨て代領域Ｚよりも中央側の有効領域Ｙとを有している。有効領域Ｙは，この後，上層が積層され，完成後には配線板１００の内層となる部分である。一方，捨て代領域Ｚは，本製造過程のこの後の工程で切り取られ，破棄される部分である。図３は，図２に断面で示す積層基板２の平面視である。図３に示されるように，本形態における捨て代領域Ｚは，有効領域Ｙを囲むように積層基板２の外縁に沿って存在している。
【００３４】
そして，図２の状態の積層基板２に，例えばレーザ加工等によって貫通孔の孔開けを行い，図４に示すようにキャビティ２５を形成する。図４に示されるように，キャビティ２５は，積層基板２のうちの有効領域Ｙ内の箇所に形成されている。また，キャビティ２５を形成後，その加工時に発生した異物を除去するため，デスミア処理を行う。
【００３５】
（１−２．ＭＬＣＣの搭載）
次に，積層基板２のキャビティ２５内にＭＬＣＣ１０を収容する。そのため，まず，積層基板２の第２面Ｐ２に粘着テープ６０をラミネートして，図５の状態とする。粘着テープ６０は，片面の全面が粘着面のものを用い，その粘着面を積層基板２の第２面Ｐ２側に向けて貼りつければよい。粘着テープ６０としては，ＰＥＴフィルム等を用いることができる。そして，図５の状態で，キャビティ２５内にＭＬＣＣ１０を収容し，図６の状態とする。図６に示すＭＬＣＣ１０は，その図中下面が粘着テープ６０の粘着面に貼り付いていることにより，仮固定されている。なお，粘着テープ６０のラミネートを積層基板２の第１面Ｐ１側に対して行うこととしてもよい。
【００３６】
（１−３．部品収容層の表裏層の積層）
次に，積層基板２の第１面Ｐ１および第２面Ｐ２の上にそれぞれ，絶縁層等を形成する。そのため，積層基板２の第１面Ｐ１および第２面Ｐ２に，心材入りのプリプレグをラミネートする。具体的には，まず，図６の状態の積層基板２の第１面Ｐ１にプリプレグをラミネートし，図７の状態とする。図７の状態では，積層基板２の第１面Ｐ１上に内層絶縁層Ｂ２が形成されている。また，第１面Ｐ１にラミネートしたプリプレグの樹脂の一部により，キャビティ２５内のＭＬＣＣ１０以外の部分が充填されている。そして，粘着テープ６０を除去してから（図８），積層基板２の第２面Ｐ２にプリプレグのラミネートを行い，図９の状態とする。図９の状態では，積層基板２の第１面Ｐ１上の内層絶縁層Ｂ２に加え，第２面Ｐ２上の内層絶縁層Ｂ６が形成されている。
【００３７】
続いて，内層絶縁層Ｂ２，Ｂ６の硬化処理を行う。すなわち，上記のラミネートが済んだ積層基板２を加熱して，熱硬化性樹脂を硬化させる。これにより，ＭＬＣＣ１０の姿勢は，図９の状態で固定される。その後，内層絶縁層Ｂ２，Ｂ６に配線層およびフィルドビアをそれぞれ形成し，図１０の状態とする。図１０に示す内層絶縁層Ｂ２，Ｂ６にはそれぞれフィルドビアＥ３，Ｆ３，Ｆ７が設けられており，これらフィルドビアＥ３，Ｆ３，Ｆ７はそれぞれ，内層絶縁層Ｂ２，Ｂ６の表面に設けられている内層配線層Ａ２，Ａ７と繋がっている。
【００３８】
また，図１０に示されるように，内層絶縁層Ｂ２のフィルドビアＥ３はそれぞれ，ＭＬＣＣ１０の電極１１，１２の図中上面に接続されている。さらに，内層絶縁層Ｂ２，Ｂ６のフィルドビアＦ３，Ｆ７は，それぞれ下層の内層絶縁層Ｂ３，Ｂ５のフィルドビアＦ４，Ｆ６の直上にスタックされている。内層配線層Ａ２，Ａ７およびフィルドビアＥ３，Ｆ３，Ｆ７についても，フィルドめっきにより形成することができる。すなわち，内層絶縁層Ｂ２，Ｂ６のフィルドビアＥ３，Ｆ３，Ｆ７となる箇所にレーザ加工等で孔開けを行い，全面にフィルドめっき処理を施した後，内層絶縁層Ｂ２，Ｂ６の表面のめっき層のパターニングを施すことにより得ることができる。
【００３９】
以上により，図１０に示す部品収容基板３を得ることができる。なお，本工程において形成された内層配線層Ａ２および内層絶縁層Ｂ２は，図１に示す配線板１００における部品収容層２１の上側の第１接続層２２の一部である。また，内層配線層Ａ７および内層絶縁層Ｂ６は，図１に示す配線板１００における部品収容層２１の下側の第２接続層２３の一部である。すなわち，図１０に示す部品収容基板３は，部品収容層２１を含み，その表裏に第１接続層２２および第２接続層２３の一部を形成した状態のものである。また，図１０に示されるように，得られた部品収容基板３の図中上側の面を第１面Ｑ１，下側の面を第２面Ｑ２とする。部品収容基板３の第１面Ｑ１が，図１に示す配線板１００の第１主面Ｔ１側であり，第２面Ｑ２が，配線板１００の第２主面Ｔ２側である。
【００４０】
（２．支持板の貼り付け）
次に，部品収容基板３を支持板７０へ貼り付け，図１１の状態とする。図１１では，支持板７０の上下の両面に部品収容基板３が貼り付けられている。図１１の上下の部品収容基板３はともに，その第１面Ｑ１において，支持板７０のそれぞれ上下面に面している。このため，支持板７０は，図１１中の上面および下面の両面が粘着面のものである。ただし，支持板７０は，その上下面の全面が粘着面であるわけではない。すなわち，支持板７０の部品収容基板３の有効領域Ｙに面する範囲は粘着面ではなく，捨て代領域Ｚに面する範囲内にのみ粘着面が設けられている。また，支持板７０は，上記の粘着テープ６０（図５等）と異なり，例えば両面銅張積層板や金属板など，剛性の高い材料のものである。
【００４１】
（３．支持板の貼り付け面とは反対面への積層）
続いて，支持板７０に貼り付けられた部品収容基板３の第２面Ｑ２の上に，絶縁層および配線層を積層して図１２の状態とする。なお，図１２以降では，支持板７０の下側の部品収容基板３を省略し，支持板７０の上側の部品収容基板３について説明している。図１２は，部品収容基板３の第２面Ｑ２より上に向かって順に，積層を行うことにより得られたものである。
【００４２】
すなわち，まず，部品収容基板３の第２面Ｑ２に内層絶縁層Ｂ７となる心材入りのプリプレグをラミネートする。次に，ラミネートしたプリプレグを加熱処理によって硬化させて内層絶縁層Ｂ７となし，内層絶縁層Ｂ７のフィルドビアＦ８となる箇所に，レーザ加工等による孔開けを行う。続いて，フィルドめっきを施し，形成された孔をめっきによって充填するとともに，内層絶縁層Ｂ７の表面にめっき層を形成する。その後，内層絶縁層Ｂ７の表面のめっき層をパターニングすることにより内層配線層Ａ８を形成する。これにより，部品収容基板３の第２面Ｑ２に，内層配線層Ａ８および内層絶縁層Ｂ７を形成することができる。
【００４３】
さらに，内層配線層Ａ８および内層絶縁層Ｂ７と同様にして，内層配線層Ａ９および内層絶縁層Ｂ８についても形成することができる。また，内層絶縁層Ｂ８のフィルドビアＦ９についても，内層絶縁層Ｂ７のフィルドビアＦ８と同様に形成することができる。そして，図１２に示されるように，本工程で形成された内層絶縁層Ｂ７，Ｂ８のフィルドビアＦ８，Ｆ９はそれぞれこの順で，内層絶縁層Ｂ６のフィルドビアＦ７の直上にスタックされている。
【００４４】
以上により，図１２に示す積層体４を得ることができる。本工程において形成された内層配線層Ａ８，Ａ９および内層絶縁層Ｂ７，Ｂ８は，図１に示す配線板１００における第２接続層２３の一部である。また，前述したように，第１接続層２２は，第２接続層２３よりも，内層配線層Ａおよび内層絶縁層Ｂがともに２層少ない構成である。そして，本工程で積層される内層配線層Ａ８，Ａ９および内層絶縁層Ｂ７，Ｂ８の数はともに，第２接続層２３が第１接続層２２よりも多い２層の分である。また図１２には，得られた積層体４について，その図中下側の面を第１面Ｒ１，上側の面を第２面Ｒ２として示している。積層体４の第１面Ｒ１が，図１に示す配線板１００の第１主面Ｔ１側であり，第２面Ｒ２が，配線板１００の第２主面Ｔ２側である。なお，図１２では省略している支持板７０の下側の部品収容基板３の第２面Ｑ２上についても，上側の部品収容基板３の第２面Ｑ２上と同様にして第２接続層２３の一部を形成し，積層体４を得ることができる。支持板７０の下側の積層体４については，その上側の面が第１面Ｒ１であり，下側の面が第２面Ｒ２である。
【００４５】
（４．支持板の除去）
続いて，図１２の積層体４より支持板７０を除去する。支持板７０は，支持板７０を積層体４とともに，積層体４の有効領域Ｙに沿った端面加工を行うことにより除去される。すなわち，例えば，支持板７０の厚みおよびその表裏の積層体４の厚みを合わせた長さよりも長い切削工具を，積層体４の捨て代領域Ｚ内に，有効領域Ｙの輪郭であるＸに沿って移動させる。これにより，図１３に示されるように，積層体４および支持板７０の有効領域Ｙ以外の範囲は，積層体４Ｚおよび支持板７０Ｚとして切り取られる。
【００４６】
また，前述したように，支持板７０の粘着面は，積層体４のうち，捨て代領域Ｚと面する範囲内にのみ設けられている。このため，図１３に示されるように，端面加工により，積層体４の有効領域Ｙの部分である中間積層体４Ｙは，支持板７０の有効領域Ｙの範囲の部分である支持板７０Ｙと分離する。中間積層体４Ｙの第１面Ｒ１と対面していた支持板７０Ｙの範囲内には，粘着面が設けられていないからである。これにより，中間積層体４Ｙを取り出すことができる。また，この端面加工により，図１３では省略している支持板７０の下側の積層体４からも，その有効領域Ｙの部分である中間積層体４Ｙが取り出される。なお，積層体４Ｚや支持板７０Ｚ，支持板７０Ｙの部分は，端面加工の後，破棄される。
【００４７】
（５．中間積層体の表裏層の積層）
取り出された中間積層体４Ｙ（図１３）に，第１接続層２２および第２接続層２３の残りの部分を積層し，コア基板５を製造する（図１４）。すなわち，中間積層体４Ｙの第１面Ｒ１および第２面Ｒ２にそれぞれ，内層絶縁層Ｂ１，Ｂ９となる心材入りのプリプレグをラミネートする。次に，ラミネートしたプリプレグを加熱処理によって硬化させて内層絶縁層Ｂ１，Ｂ９となし，それぞれのフィルドビアＥ２，Ｆ２，Ｆ１０となる箇所に，レーザ加工等による孔開けを行う。続いて，フィルドめっきを施し，形成された孔をめっきによって充填するとともに，内層絶縁層Ｂ１，Ｂ９の表面にめっき層を形成する。その後，内層絶縁層Ｂ１，Ｂ９の表面のめっき層をパターニングすることにより，それぞれの表面上に内層配線層Ａ１，Ａ１０を形成する。これにより，部品収容層２１，第１接続層２２，第２接続層２３を有するコア基板５を得ることができる。また図１４には，得られたコア基板５について，その図中下側の面を第１面Ｓ１，上側の面を第２面Ｓ２として示している。コア基板５の第１面Ｓ１が，図１に示す配線板１００の第１主面Ｔ１側であり，第２面Ｓ２が，配線板１００の第２主面Ｔ２側である（図１）。
【００４８】
（６．上層部等の形成）
次いで，得られたコア基板５（図１４）に残りの部分を形成し，配線板１００を完成させる（図１）。すなわち，コア基板５に，上層部３１，３２やソルダーレジスト層３３，３４，バンプ４１，４２，５１を形成する。
【００４９】
上層部３１，３２の形成では，まず，コア基板５の第１面Ｓ１および第２面Ｓ２にそれぞれ，上層絶縁層Ｄ１，Ｄ２となる樹脂フィルムをラミネートする。ここで用いる樹脂フィルムは，心材を含まない熱硬化性の絶縁樹脂により構成されたものである。そして，ラミネートした樹脂フィルムを加熱処理により硬化させて上層絶縁層Ｄ１，Ｄ２となし，そのフィルドビアＥ１，Ｆ１，Ｆ１１となる箇所に，レーザ加工等により孔開けを行う。さらに，フィルドめっきを施し，形成された孔をめっきによって充填するとともに，上層絶縁層Ｄ１，Ｄ２の表面にめっき層を形成する。続いて，上層絶縁層Ｄ１，Ｄ２の表面のめっき層をパターニングすることにより上層配線層Ｃ１，Ｃ２を形成する。
【００５０】
形成された上層絶縁層Ｄ１のフィルドビアＥ１はともに，その下層の内層絶縁層Ｂ１のフィルドビアＥ２の直上にスタックされている。これにより，バンプ４２と電子部品１０の電極１１，１２とを導通させるためのスタックビアＥが形成される。また，上層絶縁層Ｄ１，Ｄ２のフィルドビアＦ１，Ｆ１１はそれぞれ，下層の内層絶縁層Ｂ１，Ｂ９のフィルドビアＦ２，Ｆ１０の直上にスタックされている。これにより，バンプ４１とバンプ５１とを導通させるための全層スタックビアＦが形成される。
【００５１】
その後，上層部３１，３２の表面に，上層配線層Ｃ１，Ｃ２のバンプ４１，４２，５１の形成箇所を露出させつつソルダーレジスト層３３，３４を形成し，上層配線層Ｃ１，Ｃ２の露出箇所にバンプ４１，４２，５１を形成する。これにより，図１に示す配線板１００が得られる。
【００５２】
ここで，上記の配線板１００の製造過程では，部品収容基板３を，その第１面Ｑ１において支持板７０に貼り付けた状態で，第２面Ｑ２の上の積層を行っている（図１２）。これは，第２面Ｑ２の上の積層によって生じる，部品収容基板３の第１面Ｑ１の側と第２面Ｑ２の側との応力差による反りを抑制するためである。よって，部品収容基板３の反りを確実に抑制するため，支持板７０として，部品収容基板３の第２面Ｑ２上の積層部分よりも剛性の高いものを用いることが好ましい。
【００５３】
さらに，中間積層体４Ｙに対して，その第１面Ｒ１および第２面Ｒ２にともに，同数の内層配線層Ａおよび内層絶縁層Ｂを積層してコア基板５を製造している（図１４）。また，コア基板５の第１面Ｓ１および第２面Ｓ２にともに同数の上層配線層Ｃおよび上層絶縁層Ｄを積層して配線板１００を製造している。つまり，支持板７０の除去後，表裏に積層される配線層および絶縁層の層数は同じ層数である。よって，積層によって応力差は生じず，配線板１００に反りが発生することもない。
【００５４】
また，本形態では，支持板７０の表裏面に部品収容基板３を貼り付けた状態で（図１１），積層体４を製造している（図１２）。これにより，１つの支持板７０を用いて２つの中間積層体４Ｙを取り出すことができる。すなわち，配線板１００の生産性を向上させることができる。なお当然，支持板７０の一方の面のみに部品収容基板３を貼り付けて中間積層体４Ｙを製造してもよい。
【００５５】
［第２の形態］
第２の形態について説明する。図１５に，第２の形態の配線板２００を示す。本形態の配線板２００は，図１５に示されるように，第１の形態の配線板１００（図１）の構成に加え，フィルドビアＧ，スタックビアＨ，バンプ５２を有する。バンプ５２は，外部より配線板１００へ電気的にアクセスするための構成であり，上層配線層Ｃ２０２に，ソルダーレジスト層３４を貫通し第２主面Ｔ２より下側に突出するように設けられている。
【００５６】
フィルドビアＧおよびスタックビアＨは，ＭＬＣＣ１０の図１５中下側に設けられており，電極１１，１２をそれぞれバンプ５２と接続するためのものである。フィルドビアＧは，第２接続層２２３の内層絶縁層Ｂ２０６に設けられている。スタックビアＨは，内層絶縁層Ｂ２０６よりも図１５中下側の第２接続層２２３，上層部３２の絶縁層（Ｂ２０７〜Ｂ２０９，Ｄ２０２）に設けられているフィルドビアＨ１〜Ｈ４をスタック構造とすることにより形成されたものである。フィルドビアＧはＭＬＣＣ１０の電極１１，１２と内層配線層Ａ２０７とを接続している。スタックビアＨは，内層配線層Ａ２０７とバンプ５２とを接続している。
【００５７】
そして，図１５に示されるように，フィルドビアＧとスタックビアＨとは，内層配線層Ａ２０７において，ビアの中心をずらしたオフセット接続とされている。これは，多くのビアをスタック構造とした場合，ストレスが生じやすいためである。すなわち，本形態では，ＭＬＣＣ１０の内蔵位置を第１主面Ｔ１側に大きく偏らせたことにより，ＭＬＣＣ１０の第２主面Ｔ２側には，第１主面Ｔ１側よりも，多くの絶縁層が積層されている。このため，ＭＬＣＣ１０と第２主面Ｔ２側のバンプ５２との接続には，第１主面Ｔ１側のバンプ４２との接続よりも，多くのビアが必要である。そして，ＭＬＣＣ１０の第２主面Ｔ２側のバンプ５２との接続に係るすべてのビアをスタック構造とした場合，特に，異なる材質である電極１１，１２とその表面の内層絶縁層Ｂ２０６のビアとの接続箇所に，ストレスによる導通不良が生じるおそれがある。よって，本形態の配線板２００では，ＭＬＣＣ１０と第２主面Ｔ２側のバンプ５２との接続に係るフィルドビアＧとスタックビアＨとをオフセット接続とすることによりストレスを緩和させ，ＭＬＣＣ１０とバンプ５２との導通の信頼性を確保している。なお，ビアのオフセット位置は，図１５に限られるものではなく，例えば，第２接続層２２３の内層絶縁層Ｂ２０６〜Ｂ２０９のフィルドビアをスタック構造とし，そのスタックビアに対して上層部３２の上層絶縁層Ｄ２０２のフィルドビアをオフセットさせてもよい。
【００５８】
なお，本形態の配線板２００についても，第１の形態の配線板１００と同様の工程により製造することができる。そして，第２接続層２２３および上層部３２の積層の際に，内層絶縁層Ｂ２０６〜Ｂ２０９および上層絶縁層Ｄ２０２にはそれぞれ，フィルドビアＧ，Ｈ１〜Ｈ４を形成すればよい。また，内層配線層Ａ２０７〜Ａ２１０および上層配線層Ｃ２０２についてはそれぞれ，第１の形態の内層配線層Ａ７〜Ａ１０および上層配線層Ｃ２と異なるパターニングにより形成すればよい。さらに，コア基板２０５に含まれる内層絶縁層Ｂ２０６〜Ｂ２０９は心材入りのプリプレグを用いて形成し，上層絶縁層Ｄ２０２は心材を含まない樹脂フィルムを用いて形成すればよい。
【００５９】
以上詳細に説明したように本実施の形態に係る配線板１００，２００はともに，コア基板とその表裏に設けられた上層部とを有する。コア基板は，ＭＬＣＣを収容している部品収容層と，その表裏に設けられた第１接続層と第２接続層とを有する。そして，内層配線層Ａおよび内層絶縁層Ｂの積層数は，第１接続層よりも第２接続層において多いものである。よって，電子部品を収容した部品収容層上の積層数を表裏で異なる積層数とした多層構造の電子部品内蔵配線板が実現されている。従って，ＭＬＣＣ１０の内蔵位置は第１主面Ｔ１に偏っており，スタックビアＥによるＭＬＣＣ１０と第１主面Ｔ１に実装されるＩＣチップとの配線長は短くされている。すなわち，ＩＣチップとＭＬＣＣ１０との配線のインダクタンスの増加は抑制されており，動作中の負荷変動やノイズの発生を低減することができる。
【００６０】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，キャビティ２５に収容する電子部品は，ＭＬＣＣ１０に限らず，インダクタ，抵抗，フィルタ等でもよい。また例えば，上記の実施形態では，出発材として，３層の内層絶縁層Ｂ３〜Ｂ５を有する積層基板２（図４など）を用いているが，２層あるいは４層以上の内層絶縁層Ｂを有する積層基板を出発材としてもよい。
【００６１】
また例えば，上記の実施形態では第１接続層２２および第２接続層２３の内層配線層，内層絶縁層の層数をそれぞれ２層および４層として説明したが，これに限られるものではない。第１接続層２２および第２接続層２３は，例えば，さらに多くの層数を有する構成としてもよい。また例えば，上層部３１，３２についてもともに，１層に限らず，２層以上設けることとしてもよい。
【符号の説明】
【００６２】
１            配線板
５            コア基板
１０          ＭＬＣＣ（電子部品）
１１，１２    電極
２１          部品収容層
２２          第１接続層
２３          第２接続層
２５          キャビティ
３１，３２    上層部
９０          ＩＣ実装領域
Ａ１〜Ａ１０  内層配線層
Ｂ１〜Ｂ９    内層絶縁層
Ｃ１，Ｃ２    上層配線層
Ｄ１，Ｄ２    上層絶縁層
Ｅ            スタックビア
Ｅ１，Ｅ２    フィルドビア
Ｆ            全層スタックビア
Ｆ１〜Ｆ１１  フィルドビア
Ｔ１          第１主面
Ｔ２          第２主面
【図１】
2015035497.tif 000003
【図２】
2015035497.tif 000004
【図３】
2015035497.tif 000005
【図４】
2015035497.tif 000006
【図５】
2015035497.tif 000007
【図６】
2015035497.tif 000008
【図７】
2015035497.tif 000009
【図８】
2015035497.tif 000010
【図９】
2015035497.tif 000011
【図１０】
2015035497.tif 000012
【図１１】
2015035497.tif 000013
【図１２】
2015035497.tif 000014
【図１３】
2015035497.tif 000015
【図１４】
2015035497.tif 000016
【図１５】
2015035497.tif 000017