(57)【要約】【課題】より高い耐圧を得ることができる化合物半導体装置及びその製造方法を提供する。【解決手段】化合物半導体装置の一態様には、表面が非極性面の電子走行層１１と、非極性面の上方に形成された電子供給層１２と、電子走行層１１の上方に形成されたゲート電極１３ｇ、ソース電極１３ｓ、及びドレイン電極１３ｄと、が設けられている。電子走行層１１に、ドレイン電極１３ｄの一部の下方において互いに極性面で接する第１の領域１１ａ及び第２の領域１１ｂが含まれており、第１の領域１１ａと第２の領域１１ｂとの界面の両側に負の自発分極電荷１８が存在する。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面が非極性面の電子走行層と、
前記非極性面の上方に形成された電子供給層と、
前記電子走行層の上方に形成されたゲート電極、ソース電極、及びドレイン電極と、
を有し、
前記電子走行層は、前記ドレイン電極の一部の下方において互いに極性面で接する第１の領域及び第２の領域を有し、
前記第１の領域と前記第２の領域との界面の両側に負の自発分極電荷が存在することを特徴とする化合物半導体装置。
【請求項２】
前記第１の領域及び前記第２の領域は互いにＧａ極性面で接していることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記非極性面はｍ面又はａ面であることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記電子走行層の前記ソース電極の下方及び前記ドレイン電極の下方に不純物導入領域が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項６】
請求項１乃至４のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【請求項７】
電子走行層の非極性面の上方に電子供給層を形成する工程と、
前記電子走行層の上方にゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記電子走行層は、前記ドレイン電極の一部の下方において互いに極性面で接する第１の領域及び第２の領域を有し、
前記第１の領域と前記第２の領域との界面の両側に負の自発分極電荷が存在することを特徴とする化合物半導体装置の製造方法。
【請求項８】
前記第１の領域及び前記第２の領域は互いにＧａ極性面で接していることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記非極性面はｍ面又はａ面であることを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記電子走行層の前記ソース電極の下方及び前記ドレイン電極の下方に不純物導入領域を形成する工程を有することを特徴とする請求項７乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての報告が数多くなされている。例えば、ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＧａＮ系ＨＥＭＴが注目されている。ＧａＮ系ＨＥＭＴは、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。
【０００４】
従来のＧａＮ系ＨＥＭＴには、電子走行層の表面が極性面のものと非極性面のものとがある。電子走行層の表面が極性面のＧａＮ系ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及び自発分極により、高濃度の２次元電子ガス（２ＤＥＧ：two-dimensional electron gas）が得られる。高濃度の２ＤＥＧが得られることは利点であるが、高耐圧電力デバイスには利用しにくい。高耐圧電力デバイスには、フェイルセーフの観点からノーマリオフ動作が重要視されるが、このＧａＮ系ＨＥＭＴは、チャネルに多数の電子が存在するため、基本的にノーマリオン動作するからである。一方、電子走行層の表面が非極性面のＧａＮ系ＨＥＭＴでは、オフ時に２ＤＥＧがチャネルに存在しないため、ノーマリオフ動作の実現が容易である。
【０００５】
しかしながら、電子走行層の表面が非極性面のＧａＮ系ＨＥＭＴには、更なる高耐圧化が困難であるという問題点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１９９３２１号公報
【特許文献２】特開２０１０−２６３０１１号公報
【非特許文献】
【０００７】
【非特許文献１】O. Ambacher, J. Smart, J. R. Shealy, N. G. Weimann, K. Chu, M. Murphy, W. J. Schaff, and L. F. Eastman, R. Dimitrov, L. Wittmer, and M. Stutzmann, W. Rieger and J. Hilsenbeck, Journal of Applied Physics, 85, 3222 (1999)
【非特許文献２】S. Pezzagna, P. Vennegues, N. Grandjean, J. Massies, Journal of Crystal Growth, 269 (2004) 249-256
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、より高い耐圧を得ることができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様には、表面が非極性面の電子走行層と、前記非極性面の上方に形成された電子供給層と、前記電子走行層の上方に形成されたゲート電極、ソース電極、及びドレイン電極と、が設けられている。前記電子走行層に、前記ドレイン電極の一部の下方において互いに極性面で接する第１の領域及び第２の領域が含まれており、前記第１の領域と前記第２の領域との界面の両側に負の自発分極電荷が存在する。
【００１０】
化合物半導体装置の製造方法の一態様では、電子走行層の非極性面の上方に電子供給層を形成し、前記電子走行層の上方にゲート電極、ソース電極、及びドレイン電極を形成する。前記電子走行層に、前記ドレイン電極の一部の下方において互いに極性面で接する第１の領域及び第２の領域が含まれ、前記第１の領域と前記第２の領域との界面の両側に負の自発分極電荷が存在する。
【発明の効果】
【００１１】
上記の化合物半導体装置等によれば、電子走行層に適切な第１の領域及び第２の領域が設けられ、これらの界面の両側に負の自発分極電荷が存在するため、より高い耐圧を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る化合物半導体装置を示す図である。
【図２】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図３】第２の実施形態におけるゲート電圧Ｖgとドレイン電流Ｉdとの関係を示す図である。
【図４】第２の実施形態におけるドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す図である。
【図５】第２の実施形態におけるドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す図である。
【図６Ａ】第２の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図７】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８】第３の実施形態におけるゲート電圧Ｖgとドレイン電流Ｉdとの関係を示す図である。
【図９】第３の実施形態におけるドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す図である。
【図１０】第３の実施形態におけるドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す図である。
【図１１】第３の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図１２】化合物半導体装置のレイアウトを示す図である。
【図１３】第４の実施形態に係るディスクリートパッケージを示す図である。
【図１４】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図１５】第６の実施形態に係る電源装置を示す結線図である。
【図１６】第７の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置を示す図である。
【００１５】
第１の実施形態には、図１（ａ）に示すように、表面が非極性面の電子走行層１１が設けられ、電子走行層１１の非極性面の上方に電子供給層１２が形成されている。電子走行層１１の上方にゲート電極１３ｇ、ソース電極１３ｓ、及びドレイン電極１３ｄが形成されている。電子走行層１１には、ドレイン電極１３ｄの一部の下方において互いに極性面で接する第１の領域１１ａ及び第２の領域１１ｂが含まれており、第１の領域１１ａと第２の領域１１ｂとの界面の両側に負の自発分極電荷１８が存在する。
【００１６】
第１の実施形態では、第１の領域１１ａと第２の領域１１ｂとの界面の両側に負の自発分極電荷１８が存在するため、伝導帯Ｅｃ及び価電子帯Ｅｖが持ち上がる。図１（ｂ）は第１の実施形態のエネルギバンドを示す図であり、図１（ｃ）はドレイン電極の下方に極性面同士の界面が存在しない参考例のエネルギバンドを示す図である。図１（ｂ）と図１（ｃ）とを比較すると明らかなように、第１の実施形態によれば、参考例と比較してゲート電極のドレイン電極側の端部近傍にかかる電界が低減される。従って、より高い耐圧を得ることができ、高い信頼性を得ることができる。
【００１７】
また、第１の実施形態では、チャネルが非極性面に形成されるため、チャネルにピエゾ分極及び自発分極が生じない。従って、ゲート電極１３ｇに電圧が印加されていない状態ではチャネルに２ＤＥＧが存在せず、ノーマリオフ動作が実現される。
【００１８】
（第２の実施形態）
次に、第２の実施形態について説明する。図２は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１９】
第２の実施形態には、図２に示すように、表面が非極性面の電子走行層２１が設けられ、電子走行層２１の非極性面の上方に電子供給層２２が形成されている。電子走行層２１は、例えばＧａＮ層であり、非極性面は、例えばｍ面又はａ面である。ｍ面のミラー指数は（１−１００）であり、ａ面のミラー指数は（１１−２０）である。電子走行層２１には、互いに極性面で接する第１の領域２１ａ及び第２の領域２１ｂが含まれており、第１の領域２１ａと第２の領域２１ｂとの界面の両側に負の自発分極電荷２８が存在する。極性面は、例えばＧａ極性のｃ面である。ｃ面のミラー指数は（０００１）である。
【００２０】
電子供給層２２に、意図的な不純物の導入が行われていないｉ−ＡｌＧａＮ層２２ａ及びその上のｎ型不純物が導入されたｎ−ＡｌＧａＮ層２２ｂが含まれている。ｉ−ＡｌＧａＮ層２２ａの厚さは、例えば３ｎｍ程度である。ｎ−ＡｌＧａＮ層２２ｂの厚さは、例えば２ｎｍであり、ｎ−ＡｌＧａＮ層２２ｂには、ｎ型不純物として、例えばＳｉが１×１０18ｃｍ-3導入されている。電子供給層２２に、ゲート電極用の開口部２７ｇ、ソース電極用の開口部２７ｓ、及びドレイン電極用の開口部２７ｄが形成されている。開口部２７ｄは、第１の領域２１ａと第２の領域２１ｂとの界面を露出している。開口部２７ｇは、開口部２７ｓと開口部２７ｄとの間に形成されている。電子供給層２２上及び開口部２７ｇ内にパッシベーション膜２５が形成されている。パッシベーション膜２５は、例えば厚さが２０ｎｍ程度の酸化アルミニウム膜等の絶縁膜である。パッシベーション膜２５に、ソース電極用の開口部２６ｓ及びドレイン電極用の開口部２６ｄが形成されている。開口部２６ｓは開口部２７ｓと重なり、開口部２６ｄは開口部２７ｄと重なっている。従って、開口部２６ｄも、第１の領域２１ａと第２の領域２１ｂとの界面を露出している。
【００２１】
開口部２６ｓ及び開口部２７ｓ内にソース電極２３ｓが形成され、開口部２６ｄ及び開口部２７ｄ内にドレイン電極２３ｄが形成されている。つまり、ドレイン電極２３ｄの一部の下方において第１の領域２１ａ及び第２の領域２１ｂが互いに極性面で接している。パッシベーション膜２５上にゲート電極２３ｇが形成されている。ゲート電極２３ｇは開口部２７ｇの上方に位置する。ゲート電極２３ｇ、ソース電極２３ｓ、及びドレイン電極２３ｄには、例えばＡｌ膜が用いられる。Ａｌの仕事関数は４．１ｅＶ程度である。
【００２２】
電子走行層２１の表面に、ｎ型不純物が導入された不純物導入領域２４ｓ及び不純物導入領域２４ｄが形成されている。不純物導入領域２４ｓはソース電極２３ｓと接しており、不純物導入領域２４ｄはドレイン電極２３ｄと接している。不純物導入領域２４ｓ及び不純物導入領域２４ｄには、ｎ型不純物として、例えばＳｉが１×１０19ｃｍ-3導入されている。
【００２３】
第２の実施形態では、第１の領域２１ａと第２の領域２１ｂとが互いに極性面で接しており、この界面の両側に負の自発分極電荷２８が存在する。このため、第１の実施形態と同様に、ノーマリオフ動作を実現しながら、伝導帯Ｅｃ及び価電子帯Ｅｖが持ち上がり、高い耐圧を得ることができる。
【００２４】
ここで、第２の実施形態に関するシミュレーションの結果について説明する。このシミュレーションは次の条件下で行った。ゲート電極２３ｇとドレイン電極２３ｄとの間隔は３μｍであり、ゲート電極２３ｇとソース電極２３ｓとの間隔は１μｍである。ゲート電極２３ｇ、ソース電極２３ｓ、及びドレイン電極２３ｄの電流が流れる方向の寸法はいずれも１μｍである。電子走行層２１の厚さは０．５μｍである。ｉ−ＡｌＧａＮ層２２ａの厚さは３ｎｍであり、ｎ−ＡｌＧａＮ層２２ｂの厚さは２ｎｍである。ｎ−ＡｌＧａＮ層２２ｂのｎ型不純物の密度は１×１０18ｃｍ-3である。不純物導入領域２４ｓ及び不純物導入領域２４ｄのｎ型不純物の密度は１×１０20ｃｍ-3である。パッシベーション膜２５は、厚さが２０ｎｍのＡｌ2Ｏ3膜である。ゲート電極２３ｇ、ソース電極２３ｓ、及びドレイン電極２３ｄを構成する材料の仕事関数は４．１ｅＶである。また、第１の領域２１ａと第２の領域２１ｂとの界面とドレイン電極２３ｄのゲート電極２３ｇ側の端部との平面視での距離Ｌを０．１μｍ、０．３μｍとした。また、ドレイン電極の下方に極性面同士の界面が存在しない参考例についても同様のシミュレーションを行った。
【００２５】
図３は、ドレイン電圧が１Ｖのときのゲート電圧Ｖgとドレイン電流Ｉdとの関係（Ｉ−Ｖ特性）を示す。縦軸の単位「Ａ／ｍｍ」は、ゲート幅が１ｍｍの場合に流れる電流の値を示している。図３に示すように、距離Ｌが０．１μｍ、０．３μｍのいずれの場合でも、参考例と同等のＩ−Ｖ特性が得られた。つまり、距離Ｌが０．１μｍ、０．３μｍのいずれの場合でも、参考例と同様にノーマリオフ動作が可能である。
【００２６】
図４は、ゲート電圧が３Ｖのときのドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す。図４に示すように、距離Ｌが０．１μｍ、０．３μｍのいずれの場合でも、参考例と同等の関係が得られた。つまり、距離Ｌが０．１μｍ、０．３μｍのいずれの場合でも、オン抵抗は参考例と同等である。
【００２７】
図５は、ゲート電圧が０Ｖのときのドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す。この関係は、ＧａＮ系ＨＥＭＴがオフ状態のときのＶd−Ｉd特性を示している。図５に示すように、参考例の耐圧が４４８Ｖ程度であるのに対し、距離Ｌが０．１μｍ、０．３μｍのいずれの場合でも、耐圧は４８８Ｖ程度であった。
【００２８】
これらシミュレーションの結果から、距離Ｌに拘わらず、良好なノーマリオフ動作を確保しながら、高い耐圧を得ることができるといえる。
【００２９】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図６Ａ乃至図６Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法を工程順に示す断面図である。
【００３０】
先ず、図６Ａ（ａ）に示すように、基板１０１上にバッファ層１０２、第１のＧａＮ層１０３、及び第２のＧａＮ層１０４を形成する。基板１０１は、例えばＳｉ基板、サファイア基板、又はＳｉＣ基板であり、基板１０１の平面形状は、例えば一辺の長さが数ｍｍの正方形である。バッファ層１０２は、例えばＡｌＮ層である。第１のＧａＮ層１０３としては、上面がＧａ極性面のＧａＮ層を形成し、第２のＧａＮ層１０４としては、上面がＮ極性のＧａＮ層を形成する。バッファ層１０２及び第１のＧａＮ層１０３は、例えば分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法又は有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により形成することができる。第２のＧａＮ層１０４は、例えばＭＢＥ法によりＭｇを添加しながらＧａＮ層を成長させることにより形成することができる。上面がＮ極性のＧａＮ層を成長させる方法は、非特許文献２にも記載されている。第１のＧａＮ層１０３及び第２のＧａＮ層１０４の総厚は、例えば１０μｍ程度〜数ｍｍとする。
【００３１】
次いで、図６Ａ（ｂ）に示すように、基板１０１及びバッファ層１０２を第１のＧａＮ層１０３及び第２のＧａＮ層１０４の積層体１０５から取り除く。基板１０１及びバッファ層１０２は、例えばバッファ層１０２を溶解させることにより取り除くことができる。
【００３２】
その後、図６Ａ（ｃ）に示すように、第１のＧａＮ層１０３と第２のＧａＮ層１０４との界面と交わる非極性面、例えば界面に垂直な非極性面が上面となるように積層体１０５の向きを変える。
【００３３】
続いて、図６Ａ（ｄ）に示すように、第１のＧａＮ層１０３と第２のＧａＮ層１０４との界面を含むように積層体１０５の上面に不純物導入領域２４ｄを形成し、不純物導入領域２４ｄから離間するように第１のＧａＮ層１０３の上面に不純物導入領域２４ｓを形成する。不純物導入領域２４ｓ及び不純物導入領域２４ｄは、例えばｎ型不純物のイオン注入により形成することができる。
【００３４】
次いで、図６Ｂ（ｅ）に示すように、積層体１０５上にｉ−ＡｌＧａＮ層２２ａ及びｎ−ＡｌＧａＮ層２２ｂを形成する。ｉ−ＡｌＧａＮ層２２ａ及びｎ−ＡｌＧａＮ層２２ｂは、例えばＭＢＥ法又はＭＯＣＶＤ法により形成することができる。
【００３５】
その後、図６Ｂ（ｆ）に示すように、ｉ−ＡｌＧａＮ層２２ａ及びｎ−ＡｌＧａＮ層２２ｂを含む電子供給層２２に、ゲート電極用の開口部２７ｇ、ソース電極用の開口部２７ｓ、及びドレイン電極用の開口部２７ｄを形成する。開口部２７ｓは不純物導入領域２４ｓと重なるように形成し、開口部２７ｄは不純物導入領域２４ｄと重なるように形成する。開口部２７ｇは開口部２７ｓと開口部２７ｄとの間に形成する。開口部２７ｇ、開口部２７ｓ、及び開口部２７ｄは、例えばレジストマスクの形成、電子供給層２２のエッチング、及びレジストマスクの除去により形成することができる。
【００３６】
続いて、図６Ｂ（ｇ）に示すように、積層体１０５及び電子供給層２２上にパッシベーション膜２５を形成し、パッシベーション膜２５に、ソース電極用の開口部２６ｓ及びドレイン電極用の開口部２６ｄを形成する。開口部２６ｓは開口部２７ｓと重なるように形成し、開口部２６ｄは開口部２７ｄと重なるように形成する。開口部２７ｓ及び開口部２７ｄは、例えばレジストマスクの形成、パッシベーション膜２５のエッチング、及びレジストマスクの除去により形成することができる。
【００３７】
次いで、図６Ｂ（ｈ）に示すように、開口部２６ｓ及び開口部２７ｓ内にソース電極２３ｓを形成し、開口部２６ｄ及び開口部２７ｄ内にドレイン電極２３ｄを形成し、開口部２７ｇの上方にゲート電極２３ｇを形成する。つまり、ソース電極２３ｓを不純物導入領域２４ｓ上に形成し、ドレイン電極２３ｄを不純物導入領域２４ｄ上に形成し、ゲート電極２３ｇをパッシベーション膜２５上に形成する。ゲート電極２３ｇ、ソース電極２３ｓ、及びドレイン電極２３ｄは、例えば金属膜の蒸着、レジストマスクの形成、金属膜のエッチング、レジストマスクの除去により形成することができる。
【００３８】
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（化合物半導体装置）を完成させる。第１のＧａＮ層１０３が第１の領域２１ａに相当し、第２のＧａＮ層１０４が第２の領域２１ｂに相当する。
【００３９】
（第３の実施形態）
次に、第３の実施形態について説明する。図７は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４０】
第３の実施形態では、電子供給層２２にゲート電極用の開口部２７ｇが形成されておらず、ゲート電極２３ｇの下方にも電子供給層２２が存在する。他の構成は第２の実施形態と同様である。
【００４１】
第３の実施形態によれば、第２の実施形態より一層高い耐圧を得ることができる。
【００４２】
ここで、第３の実施形態に関するシミュレーションの結果について説明する。このシミュレーションは、開口部２７ｇがないことを除き第２の実施形態と同様の条件下で行った。但し、第１の領域２１ａと第２の領域２１ｂとの界面とドレイン電極２３ｄのゲート電極２３ｇ側の端部との平面視での距離Ｌは０．１μｍのみとした。また、ドレイン電極の下方に極性面同士の界面が存在しない参考例についても同様のシミュレーションを行った。
【００４３】
図８は、ドレイン電圧が１Ｖのときのゲート電圧Ｖgとドレイン電流Ｉdとの関係（Ｉ−Ｖ特性）を示す。図８に示すように、距離Ｌが０．１μｍの場合、参考例と同等のＩ−Ｖ特性が得られた。つまり、距離Ｌが０．１μｍの場合でも、参考例と同様にノーマリオフ動作が可能である。
【００４４】
図９は、ゲート電圧が３Ｖのときのドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す。図９に示すように、距離Ｌが０．１μｍの場合、参考例と同等の関係が得られた。つまり、距離Ｌが０．１μｍの場合、オン抵抗は参考例と同等である。
【００４５】
図１０は、ゲート電圧が０Ｖのときのドレイン電圧Ｖdとドレイン電流Ｉdとの関係を示す。この関係は、ＧａＮ系ＨＥＭＴがオフ状態のときのＶd−Ｉd特性を示している。図１０に示すように、参考例の耐圧が４７５Ｖ程度であるのに対し、距離Ｌが０．１μｍの場合、耐圧は５２１Ｖ程度であった。
【００４６】
これらシミュレーションの結果から、良好なノーマリオフ動作を確保しながら、より一層高い耐圧を得ることができるといえる。
【００４７】
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１１は、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００４８】
先ず、図１１（ａ）に示すように、第２の実施形態と同様にして、電子供給層２２の形成までの処理を行う。次いで、図１１（ｂ）に示すように、電子供給層２２に、ソース電極用の開口部２７ｓ及びドレイン電極用の開口部２７ｄを形成する。このとき、第２の実施形態とは異なり、ゲート電極用の開口部２７ｇは形成しない。
【００４９】
その後、図１１（ｃ）に示すように、積層体１０５及び電子供給層２２上にパッシベーション膜２５を形成し、パッシベーション膜２５に、ソース電極用の開口部２６ｓ及びドレイン電極用の開口部２６ｄを形成する。
【００５０】
続いて、図１１（ｄ）に示すように、開口部２６ｓ及び開口部２７ｓ内にソース電極２３ｓを形成し、開口部２６ｄ及び開口部２７ｄ内にドレイン電極２３ｄを形成する。つまり、ソース電極２３ｓを不純物導入領域２４ｓ上に形成し、ドレイン電極２３ｄを不純物導入領域２４ｄ上に形成する。ソース電極２３ｓ及びドレイン電極２３ｄの形成と並行してゲート電極２３ｇを、ソース電極２３ｓ及びドレイン電極２３ｄの間に位置するようにパッシベーション膜２５上に形成する。
【００５１】
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（化合物半導体装置）を完成させる。
【００５２】
第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法では、開口部２７ｇを形成しないため、その分だけ第１のＧａＮ層１０３（第１の領域２１ａ）の上面のエッチングダメージを抑制することができる。また、開口部２７ｇを形成しない分だけ工数を低減することもできる。
【００５３】
なお、第２、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する際に基板１０１としてＧａＮ基板を用いる場合には、バッファ層１０２を形成する必要はない。また、上面がＮ極性面のＧａＮ層は、次のように形成してもよい。
【００５４】
ｉ−ＡｌＧａＮ層２２ａ及びｎ−ＡｌＧａＮ層２２ｂの組成は特に限定されず、ＡｌxＧａ1-xＮ（０＜ｘ＜１）と表すことができる。ｉ−ＡｌＧａＮ層２２ａが設けられていなくてもよい。電子走行層２１の不純物導入領域２４ｓ及び不純物導入領域２４ｄを除く領域に、意図的な不純物の導入が行われていなくてもよく、ｐ型不純物又はｎ型不純物が導入されていてもよい。ｎ型不純物が導入される場合、例えばＳｉが１×１０-17ｃｍ-3以下の濃度で導入される。
【００５５】
そして、これらのＧａＮ系ＨＥＭＴは、１００Ｖ以上の耐圧が要求されるパワーデバイスに好適である。例えば、情報通信機器、照明装置、省エネルギ家電製品、サーバ機器、電気鉄道、自動車、電力系統装置、太陽光発電装置、及び風力発電装置等に用いることができる。
【００５６】
図２及び図７はディスクリートの形態を示しているが、マルチフィンガーゲート構造が採用されている場合、電子走行層２１の表面側から見たレイアウトは、例えば図１２のようになる。つまり、ゲート電極２３ｇ、ソース電極２３ｓ、及びドレイン電極２３ｄの平面形状が櫛歯状となっており、ソース電極２３ｓ及びドレイン電極２３ｄが交互に配置されている。そして、複数のゲート電極２３ｇが互いに共通接続され、複数のソース電極２３ｓが互いに共通接続され、複数のドレイン電極２３ｄが互いに共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。第１の実施形態についても同様である。
【００５７】
（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１３は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００５８】
第４の実施形態では、図１３に示すように、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１３ｄ又は２３ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１３ｓ又は２３ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１３ｇ又は２３ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００５９】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００６０】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１４は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００６１】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
【００６２】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００６３】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１５は、第６の実施形態に係る電源装置を示す結線図である。
【００６４】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００６５】
一次側回路２６１には、第５の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００６６】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００６７】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００６８】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えた増幅器に関する。図１６は、第７の実施形態に係る増幅器を示す結線図である。
【００６９】
増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００７０】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
【００７１】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等の窒化物を用いることができる。また、これらの混晶を用いることもできる。
【００７２】
また、ゲート電極、ソース電極、及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが複数の層から構成されていてもよい。また、これらの形成方法は蒸着法に限定されない。
【００７３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７４】
（付記１）
表面が非極性面の電子走行層と、
前記非極性面の上方に形成された電子供給層と、
前記電子走行層の上方に形成されたゲート電極、ソース電極、及びドレイン電極と、
を有し、
前記電子走行層は、前記ドレイン電極の一部の下方において互いに極性面で接する第１の領域及び第２の領域を有し、
前記第１の領域と前記第２の領域との界面の両側に負の自発分極電荷が存在することを特徴とする化合物半導体装置。
【００７５】
（付記２）
前記第１の領域及び前記第２の領域は互いにＧａ極性面で接していることを特徴とする付記１に記載の化合物半導体装置。
【００７６】
（付記３）
前記非極性面はｍ面又はａ面であることを特徴とする付記１又は２に記載の化合物半導体装置。
【００７７】
（付記４）
前記電子走行層の前記ソース電極の下方及び前記ドレイン電極の下方に不純物導入領域が形成されていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００７８】
（付記５）
前記不純物導入領域にｎ型不純物が導入されていることを特徴とする付記４に記載の化合物半導体装置。
【００７９】
（付記６）
前記電子供給層に前記ゲート電極の下方に位置する開口部が形成されていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００８０】
（付記７）
前記電子供給層を覆うパッシベーション膜を有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００８１】
（付記８）
前記ドレイン電極は前記第１の領域及び前記第２の領域と接していることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
【００８２】
（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００８３】
（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【００８４】
（付記１１）
電子走行層の非極性面の上方に電子供給層を形成する工程と、
前記電子走行層の上方にゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記電子走行層は、前記ドレイン電極の一部の下方において互いに極性面で接する第１の領域及び第２の領域を有し、
前記第１の領域と前記第２の領域との界面の両側に負の自発分極電荷が存在することを特徴とする化合物半導体装置の製造方法。
【００８５】
（付記１２）
前記第１の領域及び前記第２の領域は互いにＧａ極性面で接していることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００８６】
（付記１３）
前記非極性面はｍ面又はａ面であることを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
【００８７】
（付記１４）
前記電子走行層の前記ソース電極の下方及び前記ドレイン電極の下方に不純物導入領域を形成する工程を有することを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００８８】
（付記１５）
前記不純物導入領域を形成する工程は、ｎ型不純物を導入する工程を有することを特徴とする付記１４に記載の化合物半導体装置の製造方法。
【００８９】
（付記１６）
前記電子供給層に前記ゲート電極の下方に位置する開口部を形成する工程を有することを特徴とする付記１１乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００９０】
（付記１７）
前記電子供給層を覆うパッシベーション膜を形成する工程を有することを特徴とする付記１１乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【００９１】
（付記１８）
前記ドレイン電極は前記第１の領域及び前記第２の領域と接していることを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００９２】
１１、２１：電子走行層
１１ａ、２１ａ：第１の領域
１１ｂ、２１ｂ：第２の領域
１２、２２：電子供給層
１３ｇ、２３ｇ：ゲート電極
１３ｓ、２３ｓ：ソース電極
１３ｄ、２３ｄ：ドレイン電極
【図１】
2015018998.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2015018998.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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