(57)【要約】【課題】本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。【解決手段】本発明は、誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、上記第１外部電極は第１ベース電極及び上記第１ベース電極上に形成された第１端子電極を含み、上記第２外部電極は第２ベース電極及び上記第２ベース電極上に形成された第２端子電極を含み、上記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たす、基板内蔵用積層セラミック電子部品を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体の両端面に交互に露出するように前記誘電体層を介して形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、
前記アクティブ層の上部及び下部に形成された上部及び下部カバー層と、
前記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、
前記第１外部電極は第１ベース電極及び前記第１ベース電極上に形成された第１端子電極を含み、前記第２外部電極は第２ベース電極及び前記第２ベース電極上に形成された第２端子電極を含み、前記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たす、基板内蔵用積層セラミック電子部品。
【請求項２】
前記第１及び第２内部電極のうちの最上部の内部電極の位置で前記セラミック本体の長さ方向に仮想線を引いたときに対応する前記第１及び第２ベース電極の領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記第１及び第２端子電極は銅（Ｃｕ）からなる、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記第１及び第２端子電極の表面粗度をＲａ及び前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２端子電極はめっきにより形成された、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たす、請求項１から６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
絶縁基板と、
基板内蔵用積層セラミック電子部品と
を備え、
前記基板内蔵用積層セラミック電子部品は、
誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面及び対向する第１及び第２端面を有するセラミック本体、前記セラミック本体の両端面に交互に露出するように前記誘電体層を介して形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層、前記アクティブ層の上部及び下部に形成された上部及び下部カバー層、及び前記セラミック本体の両側端部に形成された第１及び第２外部電極を有し、
前記第１外部電極は第１ベース電極及び前記第１ベース電極上に形成された第１端子電極を含み、前記第２外部電極は第２ベース電極及び前記第２ベース電極上に形成された第２端子電極を含み、前記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たす
積層セラミック電子部品内蔵型印刷回路基板。
【請求項９】
前記第１及び第２内部電極のうちの最上部の内部電極の位置で前記セラミック本体の長さ方向に仮想線を引いたときに対応する前記第１及び第２ベース電極の領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たす、請求項８に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１０】
前記第１及び第２端子電極は銅（Ｃｕ）からなる、請求項８または９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１１】
前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項８から１０のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１２】
前記第１及び第２端子電極の表面粗度をＲａ及び前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項８から１１のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１３】
前記第１及び第２端子電極はめっきにより形成された、請求項８から１２のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１４】
前記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たす、請求項８から１３のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路が高密度化及び高集積化するにつれ、印刷回路基板に実装される受動素子の実装空間が足りなくなる問題を解決すべく、基板中に内蔵される部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現するための努力が続けられている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する様々な方案が提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方法としては、基板材料そのものを積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方案としては、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法などがある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数個の誘電体層と、該複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板の内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板配線と積層セラミック電子部品の外部電極を連結するためにレーザーを利用して上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を穿孔しなければならない。このようなレーザー加工は、印刷回路基板の製造費用をかなり増加させる要因となる。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵しなければならないため、基板の表面に実装する通常の積層セラミック電子部品とは違って外部電極上にニッケル／すず（Ｎｉ／Ｓｎ）めっき層を必要としない。
【０００７】
即ち、基板内蔵用積層セラミック電子部品の外部電極は、基板内の回路と銅（Ｃｕ）材質のビア（ｖｉａ）を通じて電気的に連結されるため、ニッケル／すず（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層が上記外部電極上に必要である。
【０００８】
通常の上記外部電極も銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれており、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工時に、上記ガラスに含まれる成分が上記レーザーを吸収するため、ビアの加工深さが調節できなくなるという問題がある。
【０００９】
該理由で、基板内蔵用積層セラミック電子部品の外部電極上には銅（Ｃｕ）めっき層を別に形成している。
【００１０】
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣメインボード及び各種ＲＦモジュールに用いられる印刷回路基板に内蔵されることで、実装型積層セラミック電子部品に比べて、製品のサイズを画期的に減少させることができる。
【００１１】
また、ＭＰＵのような能動素子の入力端子と非常に近接距離に配置されることができるため、導線長さによる相互連結インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１２】
このような基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係により得られる相互連結インダクタンスの低減による効果に過ぎず、未だに基板内蔵用積層セラミック電子部品自体のＥＳＬ特性の改善には至っていない。
【００１３】
一般的に、基板内蔵用積層セラミック電子部品において、ＥＳＬを低くするためには、積層セラミック電子部品内部の電流経路を短くする必要がある。
【００１４】
しかし、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成するため、外部電極の内部にめっき液が浸透する問題があり、内部の電流経路を短縮することが容易でない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】韓国公開特許第２００６−００４７７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【課題を解決するための手段】
【００１７】
本発明の一実施形態は、誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、上記第１外部電極は第１ベース電極及び上記第１ベース電極上に形成された第１端子電極を含み、上記第２外部電極は第２ベース電極及び上記第２ベース電極上に形成された第２端子電極を含み、上記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たす基板内蔵用積層セラミック電子部品を提供する。
【００１８】
上記第１及び第２内部電極の最上部の内部電極で上記セラミック本体の長さ方向に仮想線を引いたときに対応する上記第１及び第２ベース電極の領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たすことができる。
【００１９】
上記第１及び第２端子電極は銅（Ｃｕ）からなってもよい。
【００２０】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００２１】
上記第１及び第２端子電極の表面粗度をＲａ及び上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００２２】
上記第１及び第２端子電極はめっきにより形成されさてもよい。
【００２３】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たすことができる。
【００２４】
本発明の他の実施形態は、絶縁基板と、誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面及び対向する第１及び第２端面を有するセラミック本体、上記誘電体層を介して上記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層、上記アクティブ層の上部及び下部に形成された上部及び下部カバー層、及び上記セラミック本体の両側端部に形成された第１及び第２外部電極を含み、上記第１外部電極は第１ベース電極及び上記第１ベース電極上に形成された第１端子電極を含み、上記第２外部電極は第２ベース電極及び上記第２ベース電極上に形成された第２端子電極を含み、上記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たす基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供する。
【００２５】
上記第１及び第２内部電極の最上部の内部電極で上記セラミック本体の長さ方向に仮想線を引いたときに対応する上記第１及び第２ベース電極の領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たすことができる。
【００２６】
上記第１及び第２端子電極は銅（Ｃｕ）からなってもよい。
【００２７】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００２８】
上記第１及び第２端子電極の表面粗度をＲａ及び上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００２９】
上記第１及び第２端子電極はめっきにより形成されてもよい。
【００３０】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たすことができる。
【発明の効果】
【００３１】
本発明によると、基板内蔵用積層セラミック電子部品の上下部カバー層の厚さと外部電極の厚さを調節することで、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮し、等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００３２】
また、本発明によると、低インダクタンスを具現するとともに、めっき層の表面粗度を調節して、積層セラミック電子部品と基板との剥離現象を改善する接着特性を向上させることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】図１のＸ−Ｘ'断面図である。
【図３】図２のＡ領域の拡大図である。
【図４】本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００３４】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３５】
基板内蔵用積層セラミック電子部品
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は図１のＸ−Ｘ'断面図であり、図３は図２のＡ領域の拡大図である。
【００３６】
図１〜図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は誘電体層１１を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の両端面に交互に露出するように形成された複数の第１及び第２内部電極２１、２２を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２と、を含み、上記第１外部電極３１は第１ベース電極３１ａ及び上記第１ベース電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は第２ベース電極３２ａ及び上記第２ベース電極３２ａ上に形成された第２端子電極３２ｂを含み、上記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たすことができる。
【００３７】
以下では、本発明の一実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。
【００３８】
本発明の一実施形態による積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用してもよい。
【００３９】
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図示されたように六面体状であってもよい。
【００４０】
本発明の一実施形態におけるセラミック本体１０は、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有することができ、上記第１及び第２主面は、上記セラミック本体１０の上面及び下面と表現されてもよい。
【００４１】
上記セラミック本体１０の厚さｔｓは２５０μｍ以下であってもよい。
【００４２】
上記のようにセラミック本体１０の厚さｔｓを２５０μｍ以下に製作することで、基板内蔵用積層セラミックキャパシタに相応しくなる。
【００４３】
また、上記セラミック本体１０の厚さｔｓは、上記第１主面及び第２主面間の距離であってもよい。
【００４４】
本発明の一実施形態によると、上記誘電体層１１を形成する原料は、十分な静電容量が得られれば、特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
【００４５】
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に合わせて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などを添加してもよい。
【００４６】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節してもよいが、例えば、４００ｎｍ以下に調節されることができる。
【００４７】
このようなセラミック本体１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層と、上下マージン部としてアクティブ層の上下部にそれぞれ形成される上部及び下部カバー層と、で構成されてもよい。
【００４８】
上記アクティブ層は、誘電体層１１を介して複数の第１及び第２内部電極２１、２２を繰り返し積層して形成されてもよい。
【００４９】
上記上部及び下部カバー層は内部電極を含まないことを除き、誘電体層１１と同じ材質及び構成を有することができる。
【００５０】
上記上部及び下部カバー層は、単一誘電体層または２個以上の誘電体層をアクティブ層の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。
【００５１】
特に、基板内蔵用積層セラミック電子部品の場合には、外部電極上に銅（Ｃｕ）めっき層を別に形成するため、めっき液の浸透による内部電極の損傷が発生する恐れがある。
【００５２】
そのため、一般的な基板内蔵用積層セラミック電子部品は、上部及び下部カバー層を厚く形成し、上記めっき液の浸透による内部電極の損傷を防止している。
【００５３】
しかし、上記のように上部及び下部カバー層を厚く形成すると、基板内蔵用積層セラミック電子部品内部の電流経路が長くなり、等価直列インダクタンス（ＥＳＬ）を低減させることが容易でないという問題があった。
【００５４】
本発明の一実施形態によると、上記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たすことができる。
【００５５】
上記上部及び下部カバー層の厚さｔｃが４μｍ≦ｔｃ≦２０μｍを満たすように調節することで、基板内蔵用積層セラミック電子部品内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して、等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００５６】
上記上部及び下部カバー層の厚さｔｃが４μｍ未満では、カバー層が薄すぎて耐湿特性が悪くなり、信頼性が問題となることがある。
【００５７】
一方、上記上部及び下部カバー層の厚さｔｃが２０μｍを超えると、基板内蔵用積層セラミック電子部品内部の電流経路が長くなり、等価直列インダクタンス（ＥＳＬ）を低減させることができず、容量具現が困難であるという問題がある。
【００５８】
一方、上記第１及び第２内部電極２１、２２は異なる極性を有する一対の電極であって、誘電体層１１上に導電性金属を含む導電性ペーストを所定の厚さに印刷して形成してもよい。
【００５９】
また、上記第１及び第２内部電極２１、２２は、誘電体層１１の積層方向に沿って両端面に交互に露出するように形成されてもよく、中間に配置された誘電体層１１により電気的に絶縁されてもよい。
【００６０】
即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面に交互に露出する部分を通じて第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００６１】
従って、第１及び第２外部電極３１、３２に電圧を印加すると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１の静電容量は、第１及び第２内部電極２１、２２が互いに重なる領域の面積に比例する。
【００６２】
また、上記第１及び第２内部電極２１、２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよく、本発明はこれに限定されない。
【００６３】
また、上記導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いてもよく、本発明はこれに限定されない。
【００６４】
本発明の一実施形態によると、上記セラミック本体１０の両側端部には第１及び第２外部電極３１、３２が形成されてもよい。
【００６５】
上記第１外部電極３１は、上記第１内部電極２１と電気的に連結される第１ベース電極３１ａと、上記第１ベース電極３１ａ上に形成される第１端子電極３１ｂと、を含んでもよい。
【００６６】
また、上記第２外部電極３２は、上記第２内部電極２２と電気的に連結される第２ベース電極３２ａと、上記第２ベース電極３２ａ上に形成される第２端子電極３２ｂと、を含んでもよい。
【００６７】
以下では、上記第１及び第２外部電極３１、３２の構造について詳しく説明する。
【００６８】
上記第１及び第２ベース電極３１ａ、３２ａは、第１導電性金属及びガラスを含んでもよい。
【００６９】
静電容量の形成のために、上記第１及び第２外部電極３１、３２が上記セラミック本体１０の両端面に形成されてもよく、上記第１及び第２外部電極３１、３２に含まれる上記第１及び第２ベース電極３１ａ、３２ａが上記第１及び第２内部電極２１、２２と電気的に連結されてもよい。
【００７０】
上記第１及び第２ベース電極３１ａ、３２ａは、上記第１及び第２内部電極２１、２２と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された少なくとも一つの第１導電性金属で形成されてもよい。
【００７１】
上記第１及び第２ベース電極３１ａ、３２ａは、上記第１導電性金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布してから焼成することで、形成されることができる。
【００７２】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２は、上記第１及び第２ベース電極３１ａ、３２ａ上に形成される第１及び第２端子電極３１ｂ、３２ｂを含んでもよい。
【００７３】
上記第１及び第２端子電極３１ｂ、３２ｂは、第２導電性金属からなってもよい。
【００７４】
上記第２導電性金属は特に制限されないが、例えば、銅（Ｃｕ）であってもよい。
【００７５】
一般的に、積層セラミックキャパシタは印刷回路基板上に実装されるため、通常、外部電極上にニッケル／すずめっき層を形成する。
【００７６】
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であって、基板上に実装せず、上記積層セラミックキャパシタの上記第１外部電極３１及び第２外部電極３２と基板の回路とが銅（Ｃｕ）材質であるビア（ｖｉａ）を通じて電気的に連結される。
【００７７】
従って、本発明の一実施形態によると、上記第１及び第２端子電極３１ｂ、３２ｂは、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性のよい銅（Ｃｕ）からなってもよい。
【００７８】
一方、上記第１ベース電極３１ａ及び第２ベース電極３２ａも銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）が含まれており、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工時、上記ガラスに含まれる成分が上記レーザーを吸収するため、ビアの加工深さを調節することができないという問題がある。
【００７９】
そのような理由から、基板内蔵用積層セラミック電子部品の上記第１及び第２端子電極３１ｂ、３２ｂは銅（Ｃｕ）からなる。
【００８０】
上記第１及び第２端子電極３１ｂ、３２ｂを形成する方法は特に制限されず、例えば、めっきにより形成してもよい。
【００８１】
焼成後の上記第１及び第２端子電極３１ｂ、３２ｂは、銅（Ｃｕ）のみからなっており、ガラスフリットを含まないため、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時、上記ガラスに含まれる成分が上記レーザーを吸収することによって、ビアの加工深さを調節することができないという問題が生じない。
【００８２】
一方、本発明の一実施形態によると、上記第１及び第２内部電極２１、２２のうちの最上部の内部電極の位置で上記セラミック本体１０の長さ方向に仮想線を引いたときに対応する上記第１及び第２ベース電極３１ａ、３２ａの領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たすことができる。
【００８３】
上述したように、基板内蔵用積層セラミック電子部品内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させるために、上記上部及び下部カバー層の厚さｔｃが４μｍ≦ｔｃ≦２０μｍを満たすように調節すると、外部電極の内部にめっき液が浸透する恐れがある。
【００８４】
即ち、上記上部及び下部カバー層の厚さが減少するにつれ、第１及び第２内部電極の最上部の内部電極で上記セラミック本体の長さ方向に仮想線を引いたときに対応する第１及び第２ベース電極領域の厚さが薄くなるため、めっき液の浸透が容易になる。
【００８５】
しかし、本発明の一実施形態によると、上記第１及び第２内部電極２１、２２の最上部の内部電極で上記セラミック本体１０の長さ方向に仮想線を引いたときに対応する上記第１及び第２ベース電極３１ａ、３２ａの領域の厚さをｔａとすると、１０μｍ≦ｔａ≦５０μｍを満たすように調節することで、めっき液の浸透を防ぐことができる。
【００８６】
即ち、上記上部及び下部カバー層の厚さｔｃを減少させて等価直列インダクタンス（ＥＳＬ）を減少させるとともに、上記第１及び第２ベース電極３１ａ、３２ａの領域の厚さを調節することで、めっき液の浸透を防ぎ、信頼性に優れた基板内蔵用積層セラミック電子部品を具現することができる。
【００８７】
上記第１及び第２内部電極２１、２２の最上部の内部電極で上記セラミック本体１０の長さ方向に仮想線を引いたときに対応する上記第１及び第２ベース電極３１ａ、３２ａの領域の厚さｔａが１０μｍ未満では、めっき液が浸透して信頼性に問題が生じる恐れがある。
【００８８】
上記第１及び第２内部電極２１、２２の最上部の内部電極で上記セラミック本体１０の長さ方向に仮想線を引いたときに対応する上記第１及び第２ベース電極３１ａ、３２ａ領域の厚さｔａが５０μｍを超えると、容量を具現する空間が減少して高容量電子部品を具現することが困難である。
【００８９】
また、高容量電子部品を具現するために誘電体層を薄くすると、信頼性が低下する恐れがある。
【００９０】
一方、上記第１及び第２端子電極３１ｂ、３２ｂの厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００９１】
上記第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐはｔｐ≧５μｍを満たすことができるが、これに制限されず、上記第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐは１５μｍ以下であってもよい。また、厚さｔｐは、セラミック本体１０の端面上の第１及び第２端子電極３１ｂ、３２ｂの厚さであってもよい。
【００９２】
上記のように第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし、１５μｍ以下になるように調節することで、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができる。
【００９３】
第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが５μｍ未満では、後述するように積層セラミック電子部品を印刷回路基板に内蔵するために導電性ビアホールを加工するとき、セラミック本体１０まで導電性ビアホールが連結される不良が発生するという問題点がある。
【００９４】
第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが１５μｍを超えると、第１及び第２端子電極３１ｂ、３２ｂの応力によってセラミック本体１０にクラックが発生する可能性がある。
【００９５】
一方、図２及び図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度をＲａ及び上記第１及び第２端子電極３１ｂ、３２ｂの厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００９６】
上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａが２００ｎｍ≦Ｒａ≦ｔｐを満たすように調節することで、積層セラミック電子部品と基板との剥離現象を改善しクラックを防止することができる。
【００９７】
表面粗度とは、金属表面を加工する時に表面に生じる微細な凹凸の程度を指すもので、表面粗さともいう。
【００９８】
表面粗度は、加工に用いられる工具、加工法の適否、表面のスクラッチ、錆などにより生じるもので、粗さの程度を表すために表面を切断してその断面を見ると、ある曲線を成しているが、その曲線の低点と高点の平均を中心線平均粗さとし、Ｒａと表示する。
【００９９】
本発明では、上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さをＲａと規定する。
【０１００】
具体的には、上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを算出する方法は、上記第１及び第２端子電極３１ｂ、３２ｂの一表面に形成されている粗度に対して仮想の中心線を引くことができる。
【０１０１】
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３・・・ｒ１３）を測定した後、下式のように、各距離の平均値を求めて算出した値により第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを算出することができる。
【０１０２】
【数１】
2015023271.tif 000003
【０１０３】
上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを２００ｎｍ≦Ｒａ≦ｔｐの範囲に調節することで、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上した信頼性に優れた積層セラミック電子部品を具現することができる。
【０１０４】
上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満では、積層セラミック電子部品と基板との剥離現象が問題となる恐れがある。
【０１０５】
一方、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐを超えると、クラックが発生する恐れがある。
【０１０６】
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されない。
【０１０７】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、まず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックグリーンシートを用意する。これを用いて誘電体層を形成することができる。
【０１０８】
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍ厚さのシート（ｓｈｅｅｔ）状に製作することができる。
【０１０９】
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意することができる
【０１１０】
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、４００〜５００層積層してセラミック本体１０を製作することができる。
【０１１１】
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１及び第２内部電極２１、２２は上記セラミック本体１０の両端面にそれぞれ露出するように形成されてもよい。
【０１１２】
次に、上記セラミック本体１０の端部に第１導電性金属及びガラスを含む第１ベース電極及び第２ベース電極を形成することができる。
【０１１３】
上記第１導電性金属は特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された少なくとも一つであってもよい。
【０１１４】
上記ガラスは特に制限されず、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質を使用してもよい。
【０１１５】
上記第１及び第２ベース電極は上記セラミック本体の端部に形成され、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
【０１１６】
次に、上記第１ベース電極及び第２ベース電極上に第２導電性金属からなるめっき層を形成することができる。
【０１１７】
上記第２導電性金属は特に制限されないが、例えば、銅（Ｃｕ）であってもよい。
【０１１８】
上記めっき層は、第１及び第２端子電極であってもよい。
【０１１９】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じ部分に対してはその説明を省略する。
【０１２０】
以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれに制限されない。
【０１２１】
（実施例１）
本発明の実施形態による基板内蔵用積層セラミック電子部品の上部及び下部カバー層の厚さ及び第１及び第２ベース電極の厚さによる耐湿負荷信頼性及び等価直列インダクタンス（ＥＳＬ）を調べた。
【０１２２】
また、第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無と第１及び第２端子電極３１ｂ、３２ｂの表面粗度による接着面の剥離発生頻度を確認するために、モバイルフォンマザーボード用チップ部品の通常条件である８５℃、相対湿度８５％で積層セラミック電子部品が内蔵された基板を、３０分間放置した後、それぞれの実験を行って調査した。
【０１２３】
下表１には、上部及び下部カバー層の厚さ及び第１及び第２ベース電極の厚さによる耐湿負荷信頼性及び等価直列インダクタンス（ＥＳＬ）を示した。
【０１２４】
【表１】
2015023271.tif 000004
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１２５】
上記表１を参照すると、上部及び下部カバー層の厚さｔｃが４μｍ≦ｔｃ≦２０μｍを満たし、且つ第１及び第２内部電極のうちの最上部の内部電極の位置で上記セラミック本体１０の長さ方向に仮想線を引いたときに対応する第１及び第２ベース電極の領域の厚さｔａが１０μｍ以上の場合、耐湿負荷信頼性に優れ、等価直列インダクタンス（ＥＳＬ）が低減することが分かる。
【０１２６】
一方、上部及び下部カバー層の厚さｔｃが４μｍ未満、且つ第１及び第２ベース電極領域の厚さｔａが１０μｍ未満では、耐湿負荷信頼性に問題がある。
【０１２７】
一方、上部及び下部カバー層の厚さｔｃが２０μｍを超えると、等価直列インダクタンス（ＥＳＬ）の低減効果がないことが分かる。
【０１２８】
下表２には、第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無を示した。
【０１２９】
【表２】
2015023271.tif 000005
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１３０】
上記表２を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ以上の場合に基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
【０１３１】
一方、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ未満では、基板内のビア加工時に不良が発生し得ることが分かる。
【０１３２】
下表３には、第１及び第２端子電極３１ｂ、３２ｂの表面粗度による接着面の剥離不良の発生頻度を示した。
【０１３３】
【表３】
2015023271.tif 000006
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１３４】
上記表３を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ以上の場合に接着面の剥離不良の発生頻度が少なくて、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
【０１３５】
一方、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満では、接着面の剥離不良の発生頻度が増加して信頼性に問題がある。
【０１３６】
積層セラミック電子部品内蔵型印刷回路基板
図４は本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板を示す断面図である。
【０１３７】
図４を参照すると、本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板１００は、絶縁基板１１０と、誘電体層１１を含み、対向する第１及び第２主面、対向する第１側面、及び第２側面及び対向する第１及び第２端面を有するセラミック本体１０、上記誘電体層１１を介して上記セラミック本体１０の両端面に交互に露出するように形成された複数の第１及び第２内部電極２１、２２を含んで容量が形成されるアクティブ層、上記アクティブ層の上部及び下部に形成された上部及び下部カバー層、及び上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２を含み、上記第１外部電極３１は第１ベース電極３１ａ及び上記第１ベース電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は第２ベース電極３２ａ及び上記第２ベース電極３２ａ上に形成された第２端子電極３２ｂを含み、上記上部及び下部カバー層の厚さをｔｃとすると、４μｍ≦ｔｃ≦２０μｍを満たす基板内蔵用積層セラミック電子部品と、を含んでもよい。
【０１３８】
上記絶縁基板１１０は絶縁層１２０が含まれた構造からなり、必要に応じて、図４に示されたように多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含んでもよい。このような絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００であってもよい。
【０１３９】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後、印刷回路基板１００の熱処理などのような後工程中の様々な苛酷な環境を同様に経験する。
【０１４０】
特に、熱処理工程における印刷回路基板１００の収縮及び膨脹は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達されて、積層セラミック電子部品と印刷回路基板１００の接着面にストレスを与える。
【０１４１】
積層セラミック電子部品と印刷回路基板１００の接着面に印加されたストレスが接着強度より高いと、接着面が剥がれる剥離不良を発生させる。
【０１４２】
積層セラミック電子部品と印刷回路基板１００との接着強度は、積層セラミック電子部品と印刷回路基板１００の電気化学的結合力と接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板１００との接着面の有効表面積を向上させるためには、積層セラミック電子部品の表面粗度を制御しなければならない。そして、積層セラミック電子部品の表面粗度を制御すると、積層セラミック電子部品と印刷回路基板１００間の剥離不良を改善することができる。
【０１４３】
また、上記基板内蔵用積層セラミック電子部品は、上部及び下部カバー層の厚さｔｃが４μｍ≦ｔｃ≦２０μｍを満たすように調節することで、内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【０１４４】
その他の特徴は、上述した本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板の特徴と同様であるため、ここではその説明を省略する。
【０１４５】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１４６】
１０  セラミック本体
１１  誘電体層
２１、２２  第１及び第２内部電極
３１、３２  第１及び第２外部電極
３１ａ、３２ａ  第１及び第２ベース電極
３１ｂ、３２ｂ  第１及び第２端子電極
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
【図１】
2015023271.tif 000007
【図２】
2015023271.tif 000008
【図３】
2015023271.tif 000009
【図４】
2015023271.tif 000010