(57)【要約】【課題】半導体記憶装置の面積低減を可能とする。【解決手段】半導体基板の第１領域上に第１シリコン酸化膜を形成し、且つ、半導体基板の第２領域上に第２シリコン酸化膜を形成する工程と、第１シリコン酸化膜上に第１シリコン窒化膜を形成し、且つ、第２シリコン酸化膜上に第２シリコン窒化膜を形成する工程と、第２シリコン窒化膜上に第３シリコン酸化膜を形成し、且つ、第１シリコン窒化膜上に第４シリコン酸化膜を形成する工程と、第４シリコン酸化膜を除去する工程と、第４シリコン酸化膜が除去された第１シリコン窒化膜上に第１ゲート電極を形成し、且つ、第３シリコン酸化膜上に第２ゲート電極を形成する工程と、を備える。【選択図】図１
2015018849.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に第１シリコン酸化膜を形成し、且つ、前記半導体基板の第２領域上に第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜上に第１シリコン窒化膜を形成し、且つ、前記第２シリコン酸化膜上に第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜上に第３シリコン酸化膜を形成し、且つ、前記第１シリコン窒化膜上に第４シリコン酸化膜を形成する工程と、
前記第４シリコン酸化膜を除去する工程と、
前記第４シリコン酸化膜が除去された前記第１シリコン窒化膜上に第１ゲート電極を形成し、且つ、前記第３シリコン酸化膜上に第２ゲート電極を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
請求項１において、
前記半導体基板の第３領域上に第５シリコン酸化膜を形成し、且つ、前記半導体基板の第４領域上に第６シリコン酸化膜を形成する工程と、
前記第６シリコン酸化膜を除去する工程と、
前記第６シリコン酸化膜が除去された前記第４領域上に第７シリコン酸化膜を形成する工程と、
前記第５シリコン酸化膜上に第３ゲート電極を形成し、且つ、前記第７シリコン酸化膜上に第４ゲート電極を形成する工程と、
を更に備え、
前記第４シリコン酸化膜を除去する工程と、前記第６シリコン酸化膜を除去する工程とを同時に行う、半導体記憶装置の製造方法。
【請求項３】
請求項２において、
前記第５シリコン酸化膜の膜厚が、前記第１シリコン酸化膜の膜厚と前記第１シリコン窒化膜の膜厚との合計より大きく、且つ、
前記第１シリコン酸化膜の膜厚と前記第１シリコン窒化膜の膜厚との合計が、前記第７シリコン酸化膜の膜厚より大きくなるようにする、半導体記憶装置の製造方法。
【請求項４】
第１導電型の第１領域及び第２領域を含む半導体基板と、
前記第１領域上に位置する第１シリコン酸化膜と、
前記第１シリコン酸化膜上に位置する第１シリコン窒化膜と、
前記第１シリコン窒化膜上に位置する第１ゲート電極と、
前記第２領域上に位置する第２シリコン酸化膜と、
前記第２シリコン酸化膜上に位置する第２シリコン窒化膜と、
前記第２シリコン窒化膜上に位置する第３シリコン酸化膜と、
前記第３シリコン酸化膜上に位置する第２ゲート電極と、
を備えた半導体記憶装置。
【請求項５】
請求項４において、
前記第１シリコン酸化膜と前記第２シリコン酸化膜との膜厚の差、及び、前記第１シリコン窒化膜と前記第２シリコン窒化膜との膜厚の差が、前記第２シリコン酸化膜と前記第３シリコン酸化膜との膜厚の差より小さい、半導体記憶装置。
【請求項６】
請求項４又は請求項５において、
前記第１シリコン窒化膜の膜厚が、１００オングストローム以下である、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書込み及び消去が可能な不揮発性半導体記憶装置のメモリーセルとして、ＭＩＳ（Metal Insulator Semiconductor）トランジスターのゲート電極下にトラップ性絶縁膜を有するものが知られている。トラップ性絶縁膜を有するメモリーセルとして、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式のメモリーセルがある。このメモリーセルは、ボトム酸化膜及びトップ酸化膜の間に位置する窒化膜に記憶情報として電荷を蓄積し、それをＭＩＳトランジスターの閾値電圧として読出すことができるようになっている。
【０００３】
このようなメモリーセルに対する情報の書込み、消去及び読出しを行うために、１つのメモリーセルに１つの選択トランジスターを組み合わせたものがある。この選択トランジスターは、ＭＯＳ（Metal Oxide Semiconductor）構造を有し、ゲート電極下の絶縁膜が酸化膜であるために、電荷が蓄積されないようになっている。
【０００４】
以上のようなメモリーセル及び選択トランジスターが配置された半導体記憶装置の製造方法として、メモリーセル及び選択トランジスターが形成される領域上にボトム酸化膜、窒化膜及びトップ酸化膜を形成した後、選択トランジスターが形成される領域上のボトム酸化膜、窒化膜及びトップ酸化膜を除去し、この選択トランジスターが形成される領域上にゲート酸化膜を形成することが行われていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３２４８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の製造方法においては、選択トランジスターが形成される領域上のボトム酸化膜及びトップ酸化膜だけでなく、その間に位置する窒化膜も除去する必要があり、加工精度を高めることが困難な場合があった。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、ＭＯＮＯＳ方式のメモリーセル及び選択トランジスターのスペースマージンを低減し、半導体記憶装置の面積低減を可能とすることに関連している。
【課題を解決するための手段】
【０００８】
本発明の幾つかの態様において、半導体記憶装置の製造方法は、半導体基板の第１領域上に第１シリコン酸化膜を形成し、且つ、半導体基板の第２領域上に第２シリコン酸化膜を形成する工程と、第１シリコン酸化膜上に第１シリコン窒化膜を形成し、且つ、第２シリコン酸化膜上に第２シリコン窒化膜を形成する工程と、第２シリコン窒化膜上に第３シリコン酸化膜を形成し、且つ、第１シリコン窒化膜上に第４シリコン酸化膜を形成する工程と、第４シリコン酸化膜を除去する工程と、第４シリコン酸化膜が除去された第１シリコン窒化膜上に第１ゲート電極を形成し、且つ、第３シリコン酸化膜上に第２ゲート電極を形成する工程と、を備える。
この態様によれば、第４シリコン酸化膜を除去し、第４シリコン酸化膜が除去された第１シリコン窒化膜上に第１ゲート電極を形成し、且つ、第３シリコン酸化膜上に第２ゲート電極を形成するので、第１シリコン窒化膜を除去しなくてもよくなり、半導体記憶装置の面積低減が可能となる。
【０００９】
上述の態様において、半導体基板の第３領域上に第５シリコン酸化膜を形成し、且つ、半導体基板の第４領域上に第６シリコン酸化膜を形成する工程と、第６シリコン酸化膜を除去する工程と、第６シリコン酸化膜が除去された第４領域上に第７シリコン酸化膜を形成する工程と、第５シリコン酸化膜上に第３ゲート電極を形成し、且つ、第７シリコン酸化膜上に第４ゲート電極を形成する工程と、を更に備え、第４シリコン酸化膜を除去する工程と、第６シリコン酸化膜を除去する工程とを同時に行うことが望ましい。
これによれば、第４シリコン酸化膜を除去する工程と、第６シリコン酸化膜を除去する工程とを同時に行うので、工程数の増加を抑制することができる。
【００１０】
上述の態様において、第５シリコン酸化膜の膜厚が、第１シリコン酸化膜の膜厚と第１シリコン窒化膜の膜厚との合計より大きく、且つ、第１シリコン酸化膜の膜厚と第１シリコン窒化膜の膜厚との合計が、第７シリコン酸化膜の膜厚より大きくなるようにしてもよい。
これによれば、第５シリコン酸化膜をゲート絶縁膜とするトランジスターを高耐圧のトランジスターとし、第７シリコン酸化膜をゲート絶縁膜とするトランジスターを低耐圧で高速動作可能なトランジスターとすることができる。
【００１１】
本発明の他の態様において、半導体記憶装置は、第１導電型の第１領域及び第２領域を含む半導体基板と、第１領域上に位置する第１シリコン酸化膜と、第１シリコン酸化膜上に位置する第１シリコン窒化膜と、第１シリコン窒化膜上に位置する第１ゲート電極と、第２領域上に位置する第２シリコン酸化膜と、第２シリコン酸化膜上に位置する第２シリコン窒化膜と、第２シリコン窒化膜上に位置する第３シリコン酸化膜と、第３シリコン酸化膜上に位置する第２ゲート電極と、を備える。
この態様によれば、第１領域上に、第１シリコン酸化膜と、第１シリコン窒化膜と、がこの順で位置しており、第２領域上の、第２シリコン酸化膜と、第２シリコン窒化膜とが位置する構成と同一であるので、第１領域と第２領域とのスペースマージンを大きくとる必要が無く，半導体記憶装置の面積を低減することができる。
【００１２】
上述の態様において、第１シリコン酸化膜と第２シリコン酸化膜との膜厚の差、及び、第１シリコン窒化膜と第２シリコン窒化膜との膜厚の差が、第２シリコン酸化膜と第３シリコン酸化膜との膜厚の差より小さくてもよい。
【００１３】
上述の態様において、第１シリコン窒化膜の膜厚が、１００オングストローム以下であることが望ましい。
これによれば、第１シリコン窒化膜に電荷が蓄えられても、この電荷が第１ゲート電極に向けて抜け出ることができる。
【図面の簡単な説明】
【００１４】
【図１】実施形態に係る半導体記憶装置の断面図。
【図２】図１の半導体記憶装置の製造工程を示す断面図。
【図３】図１の半導体記憶装置の製造工程を示す断面図。
【図４】図１の半導体記憶装置の製造工程を示す断面図。
【図５】図１の半導体記憶装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１６】
＜１．構成及び動作＞
図１は、本発明の１つの実施形態に係る半導体記憶装置を概念的に示す断面図である。本実施形態に係る半導体記憶装置は、メモリーセルＭＣ及び選択トランジスターＳＴを備えたセルアレイ領域１００と、メモリーセルＭＣ及び選択トランジスターＳＴに対して書込み、消去、読出しのための電圧を供給するための電子回路を備えた周辺回路領域３００と、を含む。セルアレイ領域１００及び周辺回路領域３００は、例えば単結晶シリコンで構成された１枚の半導体基板１０に位置している。
【００１７】
＜１−１．セルアレイ領域１００の構成＞
図１には、セルアレイ領域１００に配置された１つのメモリーセルＭＣ及び１つの選択トランジスターＳＴが代表的に示されている。セルアレイ領域１００には、このようなメモリーセルＭＣ及び選択トランジスターＳＴの組合せが多数配列されている。
【００１８】
選択トランジスターＳＴは、半導体基板１０の第１の面に位置する第１領域１１に位置している。メモリーセルＭＣは、半導体基板１０の第１の面に位置する第２領域１２に位置している。第１領域１１及び第２領域１２は、第１の導電型（例えば、Ｎ型）を有している。半導体基板１０の一部に、半導体基板１０の導電型と反対の導電型のウェル（図示せず）が形成され、そのウェル内に、第１領域１１及び第２領域１２が位置していてもよい。
【００１９】
半導体基板１０の第１の面において、選択トランジスターＳＴが形成される第１領域１１に接して、第２の導電型（例えば、Ｐ型）の第１拡散層５１が位置している。また、メモリーセルＭＣが形成される第２領域１２に接して、第２の導電型の第２拡散層５２が位置している。第１領域１１と第２領域１２との間に、第２の導電型の第３拡散層５３が位置している。第１及び第２領域１１及び１２と第１〜第３拡散層５１〜５３とが位置する領域の周囲には、素子分離絶縁膜６１及び６２が位置している。
【００２０】
選択トランジスターＳＴが形成される第１領域１１上には、第１シリコン酸化膜２１が位置し、第１シリコン酸化膜２１上に、第１シリコン窒化膜３１が位置し、第１シリコン窒化膜３１上に、例えば多結晶シリコンで構成された第１ゲート電極４１が位置している。
メモリーセルＭＣが形成される第２領域１２上には、第２シリコン酸化膜２２が位置し、第２シリコン酸化膜２２上に、第２シリコン窒化膜３２が位置し、第２シリコン窒化膜３２上に、第３シリコン酸化膜２３が位置し、第３シリコン酸化膜２３上に、例えば多結晶シリコンで構成された第２ゲート電極４２が位置している。
なお、本実施形態において「上」とは、半導体基板１０の第１の面と反対側の面からみて、第１の面に向かう方向をいう。
【００２１】
このような構造により、メモリーセルＭＣにおいては、第２シリコン酸化膜２２と第３シリコン酸化膜２３との間に位置する第２シリコン窒化膜３２に、電荷を蓄えることが可能となり、メモリーセルＭＣに情報を記憶させることができる。一方、選択トランジスターＳＴにおいては、第１シリコン窒化膜３１が第１ゲート電極４１に接しているため、第１シリコン窒化膜３１に電荷が蓄えられても、この電荷は第１ゲート電極４１に向けて抜け出ることができる。なお、第１シリコン窒化膜３１から電荷が抜け出ることを容易にするため、第１シリコン窒化膜３１の膜厚は、１００オングストローム以下とするのが望ましい。第２シリコン窒化膜３２も、同じ膜厚でよい。
【００２２】
選択トランジスターＳＴに含まれる第１ゲート電極４１は、例えば、第１のワード選択ライン（図示せず）に接続される。メモリーセルＭＣに含まれる第２ゲート電極４２は、例えば、第２のワード選択ライン（図示せず）に接続される。
上記第１拡散層５１は、例えば、ビット選択ライン（図示せず）に接続される。上記第２拡散層５２は、例えば、一定電位のソースライン（図示せず）に接続される。
【００２３】
＜１−２．セルアレイ領域１００の動作＞
第１のワード選択ラインにより第１ゲート電極４１に電位Ｖ１が印加され、且つ、第２のワード選択ラインにより第２ゲート電極４２に電位Ｖ２が印加された場合であって、これらの電位がそれぞれ選択トランジスターＳＴ及びメモリーセルＭＣの閾値電圧以上であった場合には、第１領域１１及び第２領域１２にそれぞれチャネルが形成される。このとき、ビット選択ラインに対して、ソースラインの電位と異なる電位が印加されると、第１拡散層５１と第２拡散層５２との間に電流が流れる。
【００２４】
本実施形態に係る半導体記憶装置においては、メモリーセルＭＣの第２シリコン窒化膜３２に電荷が蓄えられた場合と、この電荷が消去された場合とで、メモリーセルＭＣの閾値電圧が変化する。そこで、例えば、メモリーセルＭＣの閾値電圧がＶｔａとＶｔｂとに変化する場合に（但し、Ｖｔａ＜Ｖｔｂ）、第２のワード選択ラインにより第２ゲート電極４２に印加される電位Ｖ２を、Ｖｔａ＜Ｖ２＜Ｖｔｂの範囲に設定する。
【００２５】
これにより、第２シリコン窒化膜３２に、電荷が蓄えられた場合と、この電荷が消去された場合とで、第１拡散層５１と第２拡散層５２との間に流れる電流がＯＮ又はＯＦＦとなるので、メモリーセルＭＣに蓄えられた情報を読出すことができる。このような読出し動作においては、第１のワード選択ライン、第２のワード選択ライン及びビット選択ラインを介して印加される電位は、あまり高い電位である必要はない。
【００２６】
一方、メモリーセルＭＣの第２シリコン窒化膜３２に電荷を蓄える動作と、この電荷を消去する動作においては、例えば、第２ゲート電極４２に高い電位を印加する場合がある。例えば、第１ゲート電極４１に電位Ｖ１を印加して第１領域１１にチャネルが形成された状態とし、且つ、第２ゲート電極４２に電位Ｖ３を印加するとき、電位Ｖ３の絶対値が電位Ｖ１の絶対値に対して十分に高い電位とすることにより、第２領域１２に形成されたチャネルを通過する電荷をホットキャリアとし、第２シリコン窒化膜３２に電荷を引き込む方法がある。或いは、第１ゲート電極４１に印加する電位を変更して第１領域１１にチャネルが形成されない状態とし、且つ、第２ゲート電極４２に電位Ｖ４を印加するとき、電位Ｖ４とソースラインの電位との差を十分に高い電位差とすることにより、第２領域１２又は第２ゲート電極４２から第２シリコン窒化膜３２に電荷を引き込み、又は第２シリコン窒化膜３２の電荷を引き抜く方法がある。何れの方法においても、第２ゲート電極４２に高い電位を印加する場合がある。
【００２７】
＜１−３．周辺回路領域３００＞
上記のようなセルアレイ領域１００の動作を可能とするため、周辺回路領域３００には、メモリーセルＭＣ及び選択トランジスターＳＴに電位を印加するトランジスターとして、高耐圧トランジスターＨＶと、低耐圧トランジスターＬＶとが配置されている。図１には、１つの高耐圧トランジスターＨＶ及び１つの低耐圧トランジスターＬＶのみが代表的に示されている。
【００２８】
高耐圧トランジスターＨＶは、半導体基板１０の第１の面に位置する第３領域１３に位置している。低耐圧トランジスターＬＶは、半導体基板１０の第１の面に位置する第４領域１４に位置している。第３領域１３及び第４領域１４は、上記第１の導電型と同じ導電型でもよいし、その反対の導電型でもよい。半導体基板１０の一部に、半導体基板１０の導電型と反対の導電型のウェル（図示せず）が形成され、そのウェル内に、第３領域１３又は第４領域１４が位置していてもよい。
【００２９】
半導体基板１０の第１の面において、高耐圧トランジスターＨＶが形成される第３領域１３に接して、且つ、平面視で第３領域１３の両側に、第３領域１３の導電型と反対の導電型の第４拡散層５４及び第５拡散層５５が位置している。第３領域１３と第４、第５拡散層５４、５５とが位置する領域の周囲には、素子分離絶縁膜６３及び６４が位置している。なお、本実施形態において「平面視」とは、第１の面の上から第１の面に垂直な方向に見た状態をいう。
また、低耐圧トランジスターＬＶが形成される第４領域１４に接して、且つ、平面視で第４領域１４の両側に、第４領域１４の導電型と反対の導電型の第６拡散層５６及び第７拡散層５７が位置している。第４領域１４と第６、第７拡散層５６、５７とが位置する領域の周囲には、素子分離絶縁膜６５及び６６が位置している。
【００３０】
高耐圧トランジスターＨＶが形成される第３領域１３上には、第５シリコン酸化膜２５が位置し、第５シリコン酸化膜２５上に、第３ゲート電極４３が位置している。
低耐圧トランジスターＬＶが形成される第４領域１４上には、第７シリコン酸化膜２７が位置し、第７シリコン酸化膜２７上に、第４ゲート電極４４が位置している。
【００３１】
第５シリコン酸化膜２５は、第７シリコン酸化膜２７に比べて膜厚が大きい。これにより、高耐圧トランジスターＨＶは比較的高い電位をセルアレイ領域１００に供給することができる。一方、低耐圧トランジスターＬＶは、第７シリコン酸化膜２７の膜厚が小さいので、高速動作が可能であり、例えば、セルアレイ領域１００に記憶された情報を高速で読出すことができる。
【００３２】
＜２．製造方法＞
図２〜図４は、図１に示す半導体記憶装置の製造工程を示す断面図である。図２（Ａ）に示されるように、まず、半導体基板１０の第１の面に、第１、第２領域１１、１２及び上述の第１〜第３拡散層５１〜５３が形成される領域の周囲に位置する素子分離絶縁膜６１及び６２と、第３領域１３及び上述の第４、第５拡散層５４、５５が形成される領域の周囲に位置する素子分離絶縁膜６３及び６４と、第４領域１４及び上述の第６、第７拡散層５６、５７が形成される領域の周囲に位置する素子分離絶縁膜６５及び６６と、をそれぞれ形成し、更に、１３０オングストローム程度の犠牲酸化膜８０を形成する。
【００３３】
次に、図２（Ｂ）に示されるように、犠牲酸化膜８０のうちのセルアレイ領域１００の上に位置する部分を除去する。
次に、図２（Ｃ）に示されるように、犠牲酸化膜８０が除去されたセルアレイ領域１００の上に、シリコン酸化膜２０ａを形成する。シリコン酸化膜２０ａは、第１領域１１上の第１シリコン酸化膜２１と、第２領域１２上の第２シリコン酸化膜２２とを含む。
【００３４】
このとき、第１シリコン酸化膜２１と第２シリコン酸化膜２２との間には境界がなくてもよく、第１シリコン酸化膜２１と第２シリコン酸化膜２２とがつながっていてもよい。第１シリコン酸化膜２１及び第２シリコン酸化膜２２の膜厚は、例えば、４０オングストローム程度とする。
【００３５】
次に、図３（Ｄ）に示されるように、半導体基板１０の第１の面の上全体に、シリコン窒化膜３０及びシリコン酸化膜２０ｂを形成する。シリコン窒化膜３０は、第１領域１１上の第１シリコン酸化膜２１の上に位置する第１シリコン窒化膜３１と、第２領域１２上の第２シリコン酸化膜２２の上に位置する第２シリコン窒化膜３２とを含む。また、シリコン酸化膜２０ｂは、第２シリコン窒化膜３２の上に位置する第３シリコン酸化膜２３と、第１シリコン窒化膜３１の上に位置する第４シリコン酸化膜２４とを含む。
【００３６】
このとき、第１シリコン窒化膜３１と第２シリコン窒化膜３２との間には境界がなくてもよく、第１シリコン窒化膜３１と第２シリコン窒化膜３２とがつながっていてもよい。また、第３シリコン酸化膜２３と第４シリコン酸化膜２４との間には境界がなくてもよく、第３シリコン酸化膜２３と第４シリコン酸化膜２４とがつながっていてもよい。第１シリコン窒化膜３１及び第２シリコン窒化膜３２の膜厚は、例えば、４５オングストローム程度とする。第３シリコン酸化膜２３及び第４シリコン酸化膜２４の膜厚は、例えば、８５オングストローム程度とする。
【００３７】
上述のように、第１シリコン酸化膜２１及び第２シリコン酸化膜２２は同時に形成され、第１シリコン窒化膜３１及び第２シリコン窒化膜３２は同時に形成されるので、第１シリコン酸化膜２１と第２シリコン酸化膜２２との膜厚の差、及び、第１シリコン窒化膜３１と第２シリコン窒化膜３２との膜厚の差は小さく、ほぼ同じ膜厚となる。例えば、第１シリコン酸化膜２１と第２シリコン酸化膜２２との膜厚の差、及び、第１シリコン窒化膜３１と第２シリコン窒化膜３２との膜厚の差は、第２シリコン酸化膜２２と第３シリコン酸化膜２３との膜厚の差より小さくてもよい。
【００３８】
次に、図３（Ｅ）に示されるように、図３（Ｄ）において形成されたシリコン酸化膜２０ｂ及びシリコン窒化膜３０のうちの、周辺回路領域３００の上に位置する部分をドライエッチングにより除去する。
次に、図３（Ｆ）に示されるように、図２（Ａ）において形成された犠牲酸化膜８０のうちの、周辺回路領域３００の上に位置する部分をウェットエッチングにより除去する。
【００３９】
次に、図４（Ｇ）に示されるように、犠牲酸化膜８０が除去された周辺回路領域３００の上に、シリコン酸化膜２０ｃを形成する。シリコン酸化膜２０ｃは、第３領域１３の上に位置する第５シリコン酸化膜２５と、第４領域１４の上に位置する第６シリコン酸化膜２６とを含む。第５シリコン酸化膜２５及び第６シリコン酸化膜２６の膜厚は、この段階では、例えば１０５オングストローム程度とする。なお、シリコン酸化膜２０ｃの形成前のクリーニング時に、第３シリコン酸化膜２３及び第４シリコン酸化膜２４の膜厚が、例えば、５５オングストローム程度にまで減少してもよい。
【００４０】
次に、図４（Ｈ）に示されるように、第６シリコン酸化膜２６と、第４シリコン酸化膜２４とを、ウェットエッチングにより同時に除去する。第４シリコン酸化膜２４のエッチングにおいては、第１シリコン窒化膜３１がエッチングストッパーとなるので、選択トランジスターＳＴのゲート絶縁膜の膜厚を高精度に得ることができる。また、第１シリコン窒化膜３１をエッチングする必要がないので、シリコン窒化膜の加工精度を考慮してメモリーセルＭＣ及び選択トランジスターＳＴのスペースマージンを大きくとる必要がなく、半導体記憶装置の面積を低減することができる。
【００４１】
次に、図４（Ｉ）に示されるように、第６シリコン酸化膜２６が除去された第４領域１４の上に、第７シリコン酸化膜２７を形成する。第７シリコン酸化膜２７の膜厚は、例えば３５オングストローム程度とする。このとき、第５シリコン酸化膜２５の膜厚が、１２０オングストローム程度にまで増加してもよい。また、第７シリコン酸化膜２７の形成前のクリーニング時に、第３シリコン酸化膜２３の膜厚が、例えば、４５オングストローム程度にまで減少してもよい。
【００４２】
次に、図５（Ｊ）に示されるように、半導体基板１０の第１の面の上全体に、多結晶シリコン膜４０を形成する。
次に、図５（Ｋ）に示されるように、多結晶シリコン膜４０のうちの第１〜第４領域１１〜１４の上の部分を残して除去することにより、第１〜第４ゲート電極４１〜４４を形成する。
【００４３】
次に、図５（Ｌ）に示されるように、第１〜第４ゲート電極４１〜４４をマスクとして、第１、第２、第３、第５、第７シリコン酸化膜２１、２２、２３、２５、２７及び第１、第２シリコン窒化膜３１、３２をエッチングすることにより、選択トランジスターＳＴ、メモリーセルＭＣ、高耐圧トランジスターＨＶ及び低耐圧トランジスターＬＶのゲート絶縁膜を形成する。
【００４４】
その後、例えば図１に示されるように、半導体基板１０の一部に第２の導電型の不純物を注入することにより、第１〜第７拡散層５１〜５７を形成し、その他の図示されない加工を行う。これにより、本実施形態に係る半導体記憶装置が製造される。
【符号の説明】
【００４５】
ＨＶ…高耐圧トランジスター、ＬＶ…低耐圧トランジスター、ＭＣ…メモリーセル、ＳＴ…選択トランジスター、１０…半導体基板、１１…第１領域、１２…第２領域、１３…第３領域、１４…第４領域、２１…第１シリコン酸化膜、２２…第２シリコン酸化膜、２３…第３シリコン酸化膜、２４…第４シリコン酸化膜、２５…第５シリコン酸化膜、２６…第６シリコン酸化膜、２７…第７シリコン酸化膜、３１…第１シリコン窒化膜、３２…第２シリコン窒化膜、４０…多結晶シリコン膜、４１…第１ゲート電極、４２…第２ゲート電極、４３…第３ゲート電極、４４…第４ゲート電極、５１…第１拡散層、５２…第２拡散層、５３…第３拡散層、５４…第４拡散層、５５…第５拡散層、５６…第６拡散層、５７…第７拡散層、６１〜６６…素子分離絶縁膜、８０…犠牲酸化膜、１００…セルアレイ領域、３００…周辺回路領域。
【図１】
2015018849.tif 000003
【図２】
2015018849.tif 000004
【図３】
2015018849.tif 000005
【図４】
2015018849.tif 000006
【図５】
2015018849.tif 000007