(57)【要約】      （修正有）【課題】DRAMの動作温度を保ち、かつリフレッシュ頻度の上昇によるアクセス効率の低下を抑制する技術を提供する。【解決手段】複数のDRAMダイが積層されてなるスタックDRAMの下に、複数のアクセスマスターからの前記DRAMダイへのアクセスを制御する制御部を備えるDRAM制御ダイが積層された半導体装置であって、前記制御部は、前記複数のアクセスマスターのうちの各アクセスマスターの前記DRAMダイへのアクセスの頻度に応じて、アクセスの頻度が高いアクセスマスターが前記DRAM制御ダイからより遠いDRAMダイへアクセスするように、各アクセスマスターのアクセスするDRAMダイを決定する決定手段を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のDRAMダイが積層されてなるスタックDRAMの下に、複数のアクセスマスターからの前記DRAMダイへのアクセスを制御する制御部を備えるDRAM制御ダイが積層された半導体装置であって、
前記制御部は、前記複数のアクセスマスターのうちの各アクセスマスターの前記DRAMダイへのアクセスの頻度に応じて、アクセスの頻度が高いアクセスマスターが前記DRAM制御ダイからより遠いDRAMダイへアクセスするように、各アクセスマスターのアクセスするDRAMダイを決定する決定手段を備えることを特徴とする半導体装置。
【請求項２】
前記決定手段は、前記各アクセスマスターがアクセスするDRAMダイの温度に応じて、該温度上昇が大きいDRAMダイにアクセスするアクセスマスターが前記DRAM制御ダイからより遠いDRAMダイへアクセスするように、各アクセスマスターのアクセスするDRAMダイを更に決定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記決定手段は、前記温度上昇が大きいDRAMダイにアクセスするアクセスマスターが複数ある場合、各アクセスマスターがアクセスするDRAMダイを異なるDRAMダイに決定することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記DRAMダイに、フレーム間予測符号化のためのフレームが記憶される場合に、
前記決定手段は、前記フレームが記憶されるDRAMダイが、前記DRAM制御ダイからより遠いDRAMダイとなるように、各アクセスマスターのアクセスするDRAMダイを更に決定することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記決定手段は、前記フレームのうち、IピクチャとPピクチャのタイプを有するフレームが記憶されるDRAMダイが、Ｂピクチャのタイプを有するフレームが記憶されるDRAMダイよりも、前記DRAM制御ダイからより遠いDRAMダイとなるように、各アクセスマスターのアクセスするDRAMダイを更に決定することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記決定手段は、前記半導体装置がリセットされる場合に、前記決定を行うことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、積層構造をもったスタックDRAMに関する。
【背景技術】
【０００２】
DRAMは、汎用用途メモリとして電子機器で広く使用されている。DRAMは世代を経て、現在はDDR2、DDR3といった高速同期式メモリが主流となっている。DRAMのアドレス制御は、図８に示すごとく、BANK、ROW、COLUMNという３つの制御信号によって行われる。DRAMセルは２次元に配置されるため、ROWで行アドレス、COLUMNで桁アドレスを指定する。このような行／桁で指定されるメモリの１ブロックをメモリバンクとよび、１つのDRAMチップには複数のメモリバンクが存在する。図８は、８バンク構成を示している。このメモリバンクのどれかを指定するのがBANK信号である。このBANK信号に対応する１つのバンクが選択（活性化）され、その選択されたバンク中のROWで指定された１行分のデータ（ページともいう）がセンスアンプに保持される。センスアンプに保持されたページ中のCOLUMNで指定された箇所に対しデータの読出し又は書込みが行われる。
DRAMチップの容量については、半導体プロセスの進化に応じて増加しているが、さらなる容量アップ技術として、3Dスタック構造をもったDRAMが開発されている(特許文献１)。図９に、3DスタックDRAMの構造を示す。基本的には個別に製造されたDRAMダイを複数重ね合わせ積層した構造となっている。3DスタックDRAMにおいては、積層されたひとつひとつのダイをランクと呼ぶ。各ランクのDRAMダイの各制御信号（制御信号、電源、グラウンドなど）は、TSV（Through Silicon Via：貫通ビア）技術を使用して、ダイ間が接続され、最下部のダイ側から外部へと接続される。TSV９０１は、すべてのランクを貫通するTSVを示す。
【０００３】
外部から、どのランクをアクセスするかどうかの選択するための信号がRANK信号である。図１１はRANK信号のテーブルを示す。図１０では、８ランク構造をもったDRAMの場合を示している。この場合、RANK信号は３ビット（信号名：C0〜C2とする）で表され、積層DRAM内部でRANK信号をデコードしてアクセスするランクが選択される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2009-071070号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
DRAMは、内部にキャパシタを構成しているため、一般のディジタルロジック用LSIよりも動作保障温度範囲が狭くなっているのが一般的である。従って、図１１のように3DスタックDRAM下部に、さらにASICを積層した場合、ASICからの発熱がDRAMに伝搬することにより、DRAMの動作保障温度を超えてしまう可能性がある。あるいは、DRAMは、動作温度保障範囲内であっても、動作温度上昇に伴ってリフレッシュ動作の間隔を短くする必要があり、メモリアクセス効率が低下してしまう。
【０００６】
そこで、本発明は、DRAMの動作温度を保ち、かつリフレッシュ頻度の上昇によるアクセス効率の低下を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明においては、3DスタックDRAMの各層ごとに対して、下部に積層されたASICからの距離に応じてアクセス頻度を制御する。
【発明の効果】
【０００８】
本発明によれば、発熱源どうしの接近を極力避けることによって、DRAMの動作温度を保ち、かつリフレッシュ頻度の上昇によるアクセス効率の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】発明の実施形態１に対応する集積回路の構成例を示す図。
【図２】3DスタックDRAMにおける温度分布の一例を示す図。
【図３】発明の実施形態１に対応するランク切り替え処理の一例を示すフローチャート。
【図４】発明の実施形態２に対応する集積回路の構成例を示す図。
【図５】発明の実施形態３に対応する集積回路の構成例を示す図。
【図６】フレーム間符号化のフレーム予測関係を示す図。
【図７】発明の実施形態３における、DRAM内のフレーム配置例を示す図。
【図８】DRAMへのアクセス方法を説明する図。
【図９】3DスタックDRAMの構成図。
【図１０】RANK信号とランクとの対応を示す図。
【図１１】3DスタックDRAMにASICを積層した集積回路の図。
【発明を実施するための形態】
【００１０】
以下、添付の図面を参照して発明の実施形態を説明する。
【００１１】
［実施形態１］
図１は発明の実施形態１に対応する半導体装置としての集積回路の一例を示す。集積回路は、3DスタックDRAM１０７と、DRAM制御部１０８とを含む。3DスタックDRAM１０７は、複数のDRAMダイ（ランク）を重ね合わせ積層した構造を有し、内部にランク信号のデコード機能を有するランク信号デコーダ１１１を有する。DRAM制御部１０８は、３DスタックDRAM１０７の下に積層された、各DRAMダイへアクセスして所定の処理を実行するDRAM制御ダイにおけるASIC内に搭載され、３DスタックDRAM１０７を制御する。
【００１２】
DRAM制御部１０８は、DRAMアクセスマスター１０１を複数有し、3DスタックDRAM１０７へのアクセスを制御するために、ASIC機能のうち、DRAMに関連する機能を制御する。DRAMアクセスマスター１０１は、ASICで実行される画像処理（圧縮処理、表示処理等）のそれぞれに存在する。また各機能のアクセスが重複した場合にはその調停も行う。
アドレス発生部１０２は、DRAMアクセスマスター１０１からのアクセス要求に応じてROW信号、COLUMN信号及びBANK信号を出力する。タイミング制御部１０３は、アドレス発生部１０２及びランク信号出力部１０５から取得したアドレス系信号を使用し、最終的にDRAM制御信号を選択出力する。
【００１３】
評価部１０４は、本実施形態ではDRAMアクセスマスター１０１ごとのDRAMに対するアクセス頻度を評価する。ランク信号出力部１０５は、DRAMアクセスマスター１０１からのアクセス要求を受け取ると、評価部１０４における当該DRAMアクセスマスター１０１に対するランクの割当てを参照し、タイミング制御部１０３に対してRANK信号（C0〜C2）を出力する。なお、アクセス要求をDRAMアクセスマスター１０１から直接に受け取っても良い。ランク対応部１０６は、物理的なDRAMの各層の上下とRANK選択信号の関係を規定する。RANK信号は論理的に８層のうちの任意の１層を指定できるだけの機能であり、物理的な上下の積層順を規定するものではないために、このような対応付けを行う。実際には、上層から下層へ向かってランク番号が昇べきの順なのか、降べきの順なのかを評価する。具体的な方法としては、DRAMベンダから設計情報をあらかじめ記録しておく方法や、各ランクにアクセスを行い、その温度上昇分布から推定するなどの方法が考えられる。
【００１４】
本実施形態において、評価部１０４は各DRAMアクセスマスター１０１のアクセス頻度を記録しておき、その結果を評価して、各マスターが使用するランクを切り替える。具体的には、評価部１０４は、DRAMアクセスマスター１０１のそれぞれについて、ランクの割当てを管理しておき、図２に示すように、アクセス頻度が低いマスターについては、ASICに近いランクを割当て、逆にアクセス頻度が高いマスターについてはASICから遠いランクを割り当てる。なお、各マスターに対するランクの割当ては定期的に更新され、アクセス頻度に応じてランクが切り替えられる。当該ランクの切り替えは、リアルタイムに行うとDRAMの各機能とそれが必要とするDRAM上の記憶データが整合しなくなる可能性があるため、たとえば装置の電源投入時や、モード切替時など、外部CPUからリセットが行われるタイミングで行うことができる。
【００１５】
図３に本実施形態に対応するランク切り替え処理のフローチャート例を示す。該フローチャートに対応する処理は、例えば、ASIC内のメモリに記憶されたプログラムを実行して、DRAM制御部１０８内の各ブロックが動作することにより実現できる。処理が開始されると、Ｓ３０１で、CPUからの指示に応じてシステムリセットが行われ、続くＳ３０２で初期ランク設定が行われる。初期ランク設定では、前回のランク切り替え処理で更新された各DRAMアクセスマスター１０１に対するランクの割当てに従って、各DRAMアクセスマスター１０１に対してランクの割当てを行う。前回のランク切り替え処理のデータが残っていない場合には、各DRAMアクセスマスター１０１と関連づけられる処理の種類に応じて、ランクの初期値が設定される。例えば、後述する動画像圧縮処理と関連づけられるDRAMアクセスマスターでは動き検出のために頻繁にDRAMにアクセスすることが想定されるので、ASICからも離れた位置のランクが初期値として割り当てられる。
【００１６】
続くＳ３０３では、DRAMアクセスマスター１０１ごとのアクセス頻度ログを、ASIC内の所定の不揮発メモリなどに記録する。続くＳ３０４では、システムリセットが行われたか否かを判定する。当該リセットの有無は、外部のCPUからDRAM制御部１０８に対してリセット指示が行われたか否かで判定することができる。リセットが検出されないうち（S３０４で「NO」）はS３０３においてアクセス頻度ログを記録し続ける。リセットが検出された時点（S３０４で「YES」）で、Ｓ３０５に移行し、評価部１０４がアクセス頻度ログを評価し、各アクセスマスターに対してランクの割当てを変更する。例えば、３DスタックDRAM１０７が図２に示すような構成であり、DRAMアクセスマスター１０１が４つ存在した場合、頻度の高い順にDRAMrank７から割当を決定していくことができる。その際、処理に必要とされる容量に応じて１つのDRAMアクセスマスター１０１に対して複数のrankを割り当てても良い。システムリセット後は、ランク信号出力部１０５は、評価部１０４における変更後の割当てを参照し、タイミング制御部１０３に対してRANK信号（C0〜C2）を出力する。
【００１７】
以上の本実施形態によれば、DRAM制御部１０８は、複数のDRAMアクセスマスター１０１について3DスタックDRAM１０７へのアクセス頻度を評価し、アクセス頻度が高いアクセスマスターがアクセスするランクをASICからより離れた位置のランクに決定する。これにより、ASICとアクセス頻度の高いランクという発熱源どうしの接近を避けることが可能となり、DRAMの動作温度を保ち、かつリフレッシュ頻度の上昇によるアクセス効率の低下を抑制することができる。
【００１８】
なお、本実施形態によれば、システムリセットをランク設定変更のトリガーとしたが、本集積回路が搭載されるシステムの動作モードが変更されたときに、モード依存に関与しない機能についてはランク変更処理をすることも可能である。
【００１９】
［実施形態２］
次に図４を参照して上記の実施形態１の変形例である実施形態２を説明する。図４は発明の実施形態２に対応する半導体装置としての集積回路の一例を示す。集積回路は、3DスタックDRAM４０７と、DRAM制御部４０８とを含む。参照番号４０１〜４０７で示すブロックの機能は、図１における参照番号１０１〜１０７で示したブロックと同等である。但し、本実施形態では、新たにDRAM温度監視部４０９が追加されている。DRAM温度監視部４０９は、ランクごとの温度を測定する。ランク信号出力部４０５では、各ランクの温度をモニタしつつ、それを条件に加味することにより、ランク信号の切り替えを行うことができる。
【００２０】
具体的には、温度上昇が大きいランクや温度が高いランクを使用しているDRAMアクセスマスター４０１に対し、よりASICよりも遠い位置のランクを使用するように評価部４０４がランク割当てを変更して再配置を行う。また、再配置を行う場合には特定のランクに集中させず、複数ランクに分散させるようにしてもよい。例えば、あるランクに対して複数のDRAMアクセスマスター４０１が割り当てられていた場合に、再配置後はDRAMアクセスマスター４０１毎に独立のランクを割り当てることができる。また各ランクの温度に依り、タイミング制御部では、リフレッシュ間隔の制御を行う。
【００２１】
以上の実施形態２によれば、DRAM制御部４０８は、各DRAMアクセスマスター４０１のアクセス頻度に加えて、各ランクの温度を評価し、温度上昇が大きいランクを使用しているDRAMアクセスマスターが使用するランクを、ASICからより離れた位置のランクに決定する。これにより、ASICと温度上昇が大きいランクという発熱源どうしの接近を避けることが可能となり、DRAMの動作温度を保ち、かつリフレッシュ頻度の上昇によるアクセス効率の低下を抑制することができる。
【００２２】
［実施形態３］
次に図５を参照して、実施形態１及び２の変形例である実施形態３を説明する。本実施形態では、フレーム間予測符号化を使用したシステムの例を説明する。図５は発明の実施形態３に対応する半導体装置としての集積回路の一例を示す。集積回路は、3DスタックDRAM５０７と、DRAM制御部５０８とを含む。参照番号５０１〜５０９で示すブロックの機能は、図２における参照番号４０１〜４０９で示したブロックと同等である。但し、本実施形態では新たに動き検出部５１０とフレームタイプ判別部５１１が追加されている。
【００２３】
一般に、フレーム間符号化方式では、図６に示すように動き予測の方法に応じてフレームタイプがＩ，Ｐ、Ｂピクチャの３種類に分類される。Ｉピクチャ６０１はフレーム内符号化、Ｐピクチャ６０２は前方予測フレーム、Ｂピクチャ６０３は双方向予測フレームである。フレームタイプ判別部５１１は、各フレームのフレームタイプを判別する。
【００２４】
図６に示すような動き検出における参照構造をもった符号化システムでは、フレームタイプごとに参照されるフレーム数が異なっている。具体的には、図６のようなフレーム構造の場合、
Ｉピクチャ：前後する５フレームから参照される
Ｐピクチャ：前後する５フレームから参照される
Ｂピクチャ：参照されない
という特徴がある。
【００２５】
動き検出部５１０は、動き検出処理のためにDRAM５０７内に格納されたフレームデータの書き込み／読み出し等をDRAMアクセスマスター５０１に指示する。動き検出処理では、参照フレームの読み出しアクセス頻度が、他の画像処理機能などと比べても非常に高い。従って、図７に示すように、ASICから遠いランクに各ピクチャを配置してASICとDRAMの発熱の干渉を防止しつつ、その上でＩ，Ｐピクチャを、Ｂピクチャよりも上のランク（図７では最上部）に設置している。また、よりASICに近いランクのDRAMエリアは、CPUからのアクセスなど、よりアクセス頻度が低い用途を想定している。なお、図５においては、フレーム間符号化方式において、本件と関係のないモジュールは省略している。
【００２６】
以上の実施形態３によれば、DRAM制御部５０８は、各DRAMアクセスマスター５０１のアクセス頻度や各ランクの温度上昇に加えて、動き検出処理と関連するDRAMアクセスマスター５０１が使用するランクをASICからより離れた位置のランクに決定する。また、フレームのタイプに応じて更にランクを細分化して、アクセス頻度のより高くなるIピクチャやPピクチャがASICからより離れた位置のランクに格納されるようにする。これにより、ASICとアクセス頻度の高いランクという発熱源どうしの接近を避けることが可能となり、DRAMの動作温度を保ち、かつリフレッシュ頻度の上昇によるアクセス効率の低下を抑制することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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