(57)【要約】【課題】高いチャネル移動度と高いオン／オフ比とを両立しうる電界効果トランジスタ及びその駆動方法を提供する。【解決手段】ディラック電子系材料よりなるチャネル層と、チャネル層に接続されたソース電極及びドレイン電極と、チャネル層の第１の面上に形成された第１のゲート絶縁膜と、第１の絶縁膜上に形成された第１のゲート電極とチャネル層の第２の面上に形成された第２のゲート絶縁膜と、第２の絶縁膜上に形成された第２のゲート電極とを有し、第１のゲート絶縁膜は、チャネル層と第１のゲート電極との間の静電容量が、ソース電極側からドレイン電極側に向かって徐々に大きくなっている。【選択図】図１
2015035478.tif 000002
【特許請求の範囲】
【請求項１】
ディラック電子系材料よりなるチャネル層と、
前記チャネル層に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層の第１の面上に形成された第１のゲート絶縁膜と、
前記第１の絶縁膜上に形成された第１のゲート電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層の第２の面上に形成された第２のゲート絶縁膜と、
前記第２の絶縁膜上に形成された第２のゲート電極とを有し、
前記第１のゲート絶縁膜は、前記チャネル層と前記第１のゲート電極との間の静電容量が、前記ソース電極側から前記ドレイン電極側に向かって徐々に大きくなっている
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタにおいて、
前記第２のゲート絶縁膜は、前記チャネル層と前記第２のゲート電極との間の静電容量が、前記ソース電極側から前記ドレイン電極側に向かって徐々に小さくなっている
ことを特徴とする電界効果トランジスタ。
【請求項３】
請求項２記載の電界効果トランジスタにおいて、
前記第２のゲート絶縁膜は、前記ソース電極側から前記ドレイン電極側に向かって徐々に厚くなっている
ことを特徴とする電界効果トランジスタ。
【請求項４】
請求項２記載の電界効果トランジスタにおいて、
前記第２のゲート絶縁膜の誘電率は、前記ソース電極側から前記ドレイン電極側に向かって徐々に小さくなっている
ことを特徴とする電界効果トランジスタ。
【請求項５】
請求項１乃至４のいずれか１項に記載の電界効果トランジスタにおいて、
前記第１のゲート絶縁膜は、前記ソース電極側から前記ドレイン電極側に向かって徐々に薄くなっている
ことを特徴とする電界効果トランジスタ。
【請求項６】
請求項１乃至４のいずれか１項に記載の電界効果トランジスタにおいて、
前記第１のゲート絶縁膜の誘電率は、前記ソース電極側から前記ドレイン電極側に向かって徐々に大きくなっている
ことを特徴とする電界効果トランジスタ。
【請求項７】
ディラック電子系材料よりなるチャネル層と、
前記チャネル層に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層の第１の面上に形成された第１のゲート絶縁膜と、
前記第１の絶縁膜上に形成された複数の第１のゲート電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層の第２の面上に形成された第２のゲート絶縁膜と、
前記第２の絶縁膜上に形成された第２のゲート電極と
を有することを特徴とする電界効果トランジスタ。
【請求項８】
請求項７記載の電界効果トランジスタにおいて、
前記複数の第１のゲート電極の間隔は、前記複数の第１のゲート電極に印加する電圧によって誘起される電界のフリンジ効果の影響が生じない間隔以上、電子伝導のコヒーレンス長以下である
ことを特徴とする電界効果トランジスタ。
【請求項９】
請求項１乃至８のいずれか１項に記載の電界効果トランジスタにおいて、
前記ディラック電子系材料は、電界の印加によりトポロジカル相転移が生じる相変化材料である
ことを特徴とする電界効果トランジスタ。
【請求項１０】
請求項９記載の電界効果トランジスタにおいて、
前記相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に相転移する
ことを特徴とする電界効果トランジスタ。
【請求項１１】
請求項９又は１０記載の電界効果トランジスタにおいて、
前記チャネル層は、Ｔｅ又はＢｉを主成分とする第１の結晶層と、Ｔｅ又はＢｉを主成分とし前記第１の結晶層とは組成の異なる第２の結晶層との積層構造を有する
ことを特徴とする電界効果トランジスタ。
【請求項１２】
請求項１乃至８のいずれか１項に記載の電界効果トランジスタにおいて、
前記ディラック電子系材料は、グラフェンナノリボン又はＭｏＳ２である
ことを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディラック電子系材料を用いた電界効果トランジスタに関する。
【背景技術】
【０００２】
現在のコンピュータの消費電力は、情報を操作し蓄積するために必要なエネルギーのほかに、デバイスや配線で散逸されるジュール熱によって大きくなっている。このエネルギー散逸は、電子の流れが格子欠陥やフォノンによって散乱される過程で生じる。よって、昨今の省電力化の要請に応えるためには、デバイス中における電子散乱を如何にして抑制するかが重要である。
【０００３】
電子散乱を抑制するための一つの解決策として、近年、ディラック電子系と呼ばれる結晶系の伝導特性を活用することが提案されている。この新規材料において電子散乱が抑制されるのは、キャリアの有効方程式が質量ゼロのディラック方程式と同形となり、バンド構造の特異点まわりでトポロジカルな量子力学的位相がちょうどπとなるからである（非特許文献１）。このことは、量子力学的干渉によって電子の後方散乱が大幅に抑制され、デバイスチャネルの移動度が高くなり、電力消費が減ることを意味している。
【０００４】
ディラック電子系の中で特に注目を集めているのが、２００４年に作製されたグラフェンと、２００７年に理論的に提案されたトポロジカル絶縁体である（非特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０５９９０２号公報
【特許文献２】特開２０１０−１０９１７７号公報
【非特許文献】
【０００６】
【非特許文献１】A. H. Castro Neto et al., Rev. Mod. Phys. 81, 109-162 (2009)
【非特許文献２】M. Z. Hasan et al., Rev. Mod. Phys. 82, 3045-3067 (2010)
【非特許文献３】F. Shcwierz, Nature Nanotechnology 5, 487-496 (2010)
【非特許文献４】M. S. Lundstrom et al., “Nanoscaletransistors: Device Physics, Modeling and Simulation”, Springer 2006
【非特許文献５】J. Xia et al., “Measurement of the quantum capacitance of graphene”, Nature Nanotechnology 4, 505-509 (2009)
【非特許文献６】M. Kim et al., PNAS January 17, 2012 vol. 109 No. 3, 671-674
【非特許文献７】J. Tominagaet al. Nature Nanotechnology, 6, 501 (2011).
【非特許文献８】S. Datta, “Quantum Transport - Atom to Transistor”, Cambridge University Press
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、ディラック電子系の量子効果を活用することにより電子散乱を抑制できることが理論的に予想されている。そして、グラフェンやトポロジカル絶縁体がディラック電子系としてのバンド構造を有していることは、第一原理計算と実験の両方から確認もされている。
【０００８】
しかしながら、ディラック電子系の量子効果は、そのデバイス化においては、十分に活用できていなかった。まず、トポロジカル絶縁体は、その存在が予言されたのが２００７年と比較的最近であり、現在でも基礎研究の方に重点が置かれている。また、グラフェンは、デバイス化の研究においてはトポロジカル絶縁体に先行してはいるが、作製されたデバイス中では量子効果を活用して電子散乱を抑制できる段階には至っていなかった。それどころか、トランジスタとして使用するために必要とされる最低限の３つの機能、スイッチング（高いオン／オフ比）、ドレイン電流の飽和、素早い応答性、を同時に達成することすら実現できてはいなかった。
【０００９】
また、グラフェントランジスタは現在のところ、オン／オフ比を高めようとするとチャネル移動度が犠牲になる、チャネル移動度が最大化されるようなトランジスタチャネルにおいてはドレイン電流が飽和しない、というジレンマを抱えており、実際的応用に必要な条件を満たすことができていなかった。
【００１０】
本発明の目的は、高いチャネル移動度と高いオン／オフ比とを両立しうる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１１】
実施形態の一観点によれば、ディラック電子系材料よりなるチャネル層と、前記チャネル層に接続されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記チャネル層の第１の面上に形成された第１のゲート絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極と、前記ソース電極と前記ドレイン電極との間の前記チャネル層の第２の面上に形成された第２のゲート絶縁膜と、前記第２の絶縁膜上に形成された第２のゲート電極とを有し、前記第１のゲート絶縁膜は、前記チャネル層と前記第１のゲート電極との間の静電容量が、前記ソース電極側から前記ドレイン電極側に向かって徐々に大きくなっている電界効果トランジスタが提供される。
【００１２】
また、実施形態の他の観点によれば、ディラック電子系材料よりなるチャネル層と、前記チャネル層に接続されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記チャネル層の第１の面上に形成された第１のゲート絶縁膜と、前記第１の絶縁膜上に形成された複数の第１のゲート電極と、前記ソース電極と前記ドレイン電極との間の前記チャネル層の第２の面上に形成された第２のゲート絶縁膜と、前記第２の絶縁膜上に形成された第２のゲート電極とを有する電界効果トランジスタが提供される。
【発明の効果】
【００１３】
開示の電界効果トランジスタによれば、高いチャネル移動度と高いオン／オフ比とを両立した高速且つ低消費電力の電界効果トランジスタを実現することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図２】図２は、伝統的ＭＯＳＦＥＴにおけるオフ状態のエネルギーバンド図である。
【図３】図３は、第１実施形態による電界効果トランジスタにおけるオフ状態のエネルギーバンド図である。
【図４】図４は、Ｓｂ２Ｔｅ３薄膜におけるＺ２不変量と外部電界との関係を示すグラフである。
【図５】図５は、Ｓｂ２Ｔｅ３の構造を示す概略図である。
【図６】図６は、第１実施形態による電界効果トランジスタの相変化材料層の構造を示す図である。
【図７】図７は、第１実施形態による電界効果トランジスタの動作を説明するエネルギーバンド図（その１）である。
【図８】図８は、第１実施形態による電界効果トランジスタの動作を説明するエネルギーバンド図（その２）である。
【図９】図９は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その１）である。
【図１０】図１０は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その２）である。
【図１１】図１１は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その３）である。
【図１２】図１２は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その４）である。
【図１３】図１３は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その５）である。
【図１４】図１４は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その６）である。
【図１５】図１５は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その７）である。
【図１６】図１６は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その８）である。
【図１７】図１７は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その９）である。
【図１８】図１８は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その１０）である。
【図１９】図１９は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その１１）である。
【図２０】図２０は、第１実施形態による電界効果トランジスタの製造方法を示す工程断面図（その１２）である。
【図２１】図２１は、第２実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図２２】図２２は、第２実施形態による電界効果トランジスタの製造方法を示す工程断面図（その１）である。
【図２３】図２３は、第２実施形態による電界効果トランジスタの製造方法を示す工程断面図（その２）である。
【図２４】図２４は、第２実施形態による電界効果トランジスタの製造方法を示す工程断面図（その３）である。
【図２５】図２５は、第２実施形態による電界効果トランジスタの製造方法を示す工程断面図（その４）である。
【図２６】図２６は、第２実施形態による電界効果トランジスタの製造方法を示す工程断面図（その５）である。
【図２７】図２７は、第２実施形態による電界効果トランジスタの製造方法を示す工程断面図（その６）である。
【図２８】図２８は、第２実施形態による電界効果トランジスタの製造方法を示す工程断面図（その７）である。
【図２９】図２９は、第３実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図３０】図３０は、第３実施形態による電界効果トランジスタの動作を説明するエネルギーバンド図（その１）である。
【図３１】図３１は、第３実施形態による電界効果トランジスタの動作を説明するエネルギーバンド図（その２）である。
【図３２】図３２は、第３実施形態による電界効果トランジスタの製造方法を示す工程断面図（その１）である。
【図３３】図３３は、第３実施形態による電界効果トランジスタの製造方法を示す工程断面図（その２）である。
【図３４】図３４は、第３実施形態による電界効果トランジスタの製造方法を示す工程断面図（その３）である。
【図３５】図３５は、第３実施形態による電界効果トランジスタの製造方法を示す工程断面図（その４）である。
【発明を実施するための形態】
【００１５】
［第１実施形態］
第１実施形態による電界効果トランジスタ及びその製造方法について図１乃至図２０を用いて説明する。
【００１６】
図１は、本実施形態による電界効果トランジスタの構造を示す概略断面図である。図２は、伝統的ＭＯＳＦＥＴにおけるオフ状態のエネルギーバンド図である。図３は、本実施形態による電界効果トランジスタにおけるオフ状態のエネルギーバンド図である。図４は、Ｓｂ２Ｔｅ３薄膜におけるＺ２不変量と外部電界との関係を示すグラフである。図５は、Ｓｂ２Ｔｅ３の構造を示す概略図である。図６は、本実施形態による電界効果トランジスタの相変化材料層の構造を示す図である。図７及び図８は、本実施形態による電界効果トランジスタの動作を説明するエネルギーバンド図である。図９乃至図２０は、本実施形態による電界効果トランジスタの製造方法を示す工程断面図である。
【００１７】
［電界効果トランジスタの断面構造と動作概略］
はじめに、本実施形態による電界効果トランジスタの構造について図１乃至図６を用いて説明する。
【００１８】
シリコン基板１０には、不純物層２４が形成されている。不純物層２４が形成されたシリコン基板１０には、アクティブ領域２２Ａ，２２Ｂを画定する素子分離絶縁膜２２が形成されている。アクティブ領域２２Ａはトランジスタ形成領域であり、アクティブ領域２２Ｂは不純物層２４へのコンタクト領域である。
【００１９】
シリコン基板１０のアクティブ領域２２Ａ上には、第１のゲート絶縁膜２８、相変化材料層３６及び第２のゲート絶縁膜４６が積層されている。相変化材料層３６は、トポロジカル相転移が生じるディラック電子系材料により形成されている。第１のゲート絶縁膜２８は、ソース領域側（図において左側）からドレイン領域側（図において右側）に向かって、膜厚が徐々に増加している。一方、第２のゲート絶縁膜４６は、ソース領域側（図において左側）からドレイン領域側（図において右側）に向かって、膜厚が徐々に減少している。第２のゲート絶縁膜４６上には、ゲート電極５２が形成されている。
【００２０】
これにより、シリコン基板１０には、バックゲート電極として機能する不純物層２４、第１のゲート絶縁膜２８、チャネル層として機能する相変化材料層３６、第２のゲート絶縁膜４６、トップゲート電極としてのゲート電極５２を有する電界効果トランジスタが形成されている。
【００２１】
電界効果トランジスタが形成されたシリコン基板１０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４上には、ゲート電極５２に接続された配線６８Ａ、相変化材料層３６に接続された配線６８Ｂ（ソース電極），６８Ｃ（ドレイン電極）、不純物層２４に接続された配線６８Ｄが形成されている。
【００２２】
このように、本実施形態による電界効果トランジスタは、トポロジカル相転移が生じる相変化材料層３６をチャネル層とし、ソース電極（配線６８Ｂ）とドレイン電極（配線６８Ｃ）との間に流れる電流を、バックゲート電極（不純物層２４）とトップゲート電極（ゲート電極５２）との間に印加する電界によって制御するものである。
【００２３】
本実施形態による電界効果トランジスタでは、チャネル層（相変化材料層３６）の静電ポテンシャルにチャネル長方向に沿って勾配が形成されるように、ソース領域側からドレイン側に向かうほど、第１のゲート絶縁膜２８の膜厚を厚く、第２のゲート絶縁膜の膜厚を薄くしている。こうすることで、チャネル長方向に沿ったチャネル層内の静電ポテンシャルに勾配をもたせることができる。
【００２４】
これまでのディラック電子系のデバイスの開発においては、非ディラック電子系について最適化されてきた従来型のトランジスタ動作モデル（以下、「伝統的ＭＯＳＦＥＴモデル」という）を用いたアプローチが取られていた。
【００２５】
しかしながら、そもそもディラック電子系と非ディラック電子系とでは、キャリアの有効方程式からしてまったく異なっている。実際、グラフェンでは、キャリアの有効方程式はトポロジカル絶縁体の表面状態と同様に質量ゼロのディラック方程式と同形の１階の微分方程式となるのに対して、非ディラック電子系である通常の半導体では、有効方程式はシュレーディンガー方程式と同形の２階の微分方程式である。そして、この２階の微分方程式の形を、無理に、質量ゼロのディラック電子系のバンド構造に当てはめれば、その有効質量は無限大となってしまう。非ディラック電子系のためのモデルを、ディラック電子系に適用するという従来のアプローチは、グラフェントランジスタの性能を劣化させているだけでなく、理論的に破綻している。
【００２６】
また、伝統的ＭＯＳＦＥＴモデルに基づくグラフェントランジスタ（以下、「古典的グラフェントランジスタ」という）には、リーク電流を抑制しようとするとチャネル移動度が下がってしまい、他方、チャネル移動度を下げようとすればリーク電流が増加してしまうというジレンマがある。このジレンマは、古典的グラフェントランジスタにおいては、移動度−バンドギャップのトレードオフ関係に帰着する。これをトレードオフと呼ぶのは、高い移動度は小さなバンドギャップの代償としてのみ得ることができ、他方、大きなバンドギャップは低い移動度の代償としてのみ得ることができるからである。このトレードオフは、自然の性質から生じているため、理論的上限を超えて、改善することはできない。
【００２７】
すなわち、伝統的ＭＯＳＦＥＴモデルに沿って製造されたグラフェントランジスタでは、オフ状態のリーク電流は、バンドギャップの大きさによって決定される。そして、移動度−バンドギャップのトレードオフを変更できないということは、移動度の増加とリーク電流の低減とを両立できないということを意味する。
【００２８】
つまりは、移動度−リーク電流のジレンマは、変更可能な古典的デザインを量子効果に適用するように変えることなく、変更不可能なトレードオフ関係のもとにある移動度やバンドギャップだけを増やそうとする錯誤から生じるものである。実際、古典的デザインを変えずに、どれだけ移動度を高くしても、或いは、バンドギャップを大きくしても、次の問題１と問題２の間を行き来するだけである（非特許文献３を参照）。
【００２９】
（問題１）バンドギャップを小さいままにすれば、移動度を高めることができる。しかし、オフ状態リーク電流が大きくなる。
【００３０】
（問題２）バンドギャップを広げれば、オフ状態リーク電流を抑えることができる。しかし、移動度は劣化してしまう。
【００３１】
トランジスタには、スイッチング（高いオン／オフ比、すなわちリーク電流の抑制）だけでなく、素早い応答性（高いチャネル移動度）も必要条件として求められる。にもかかわらず、古典的グラフェントランジスタでは、たとえ最良の形で実現されたとしても、どちらか一方しか達成することはできない。
【００３２】
古典的グラフェントランジスタの設計には、伝統的ＭＯＳ構造が「ＭＯＳ極限（MOS limit）」（チャネルの静電容量≫ゲートの静電容量）で良く動作するように設計されたものであるのに対して、ディラック電子系はそれとは反対の「量子キャパシタンス極限（bipolar limit）」（チャネルの静電容量≪ゲートの静電容量）に近い振る舞いをする、という矛盾がある（MOS limit, bipolar limitについては非特許文献４を参照）。実際、これまでの実験で、グラフェントランジスタにおいてはチャネルの静電容量＜ゲートの静電容量、或いは、２つの静電容量は同じオーダであることが示されている（非特許文献５を参照）。
【００３３】
図２は、伝統的ＭＯＳＦＥＴにおけるオフ状態のエネルギーバンド図である。図３は、本実施形態による電界効果トランジスタにおけるオフ状態のエネルギーバンド図である。図中、ＥＶは価電子帯端のエネルギー、ＥＣは伝導帯底のエネルギー、ＥＦはフェルミエネルギー、Ｅｇはエネルギーバンドギャップ、Ｕは静電ポテンシャルを表す。
【００３４】
チャネル層をディラック電子系材料により形成する本実施形態による電界効果トランジスタでは、チャネル容量が古典的グラフェントランジスタの設計原理に適合するほど大きくないことを考慮すると、バックゲート電極（不純物層２４）とトップゲート電極（ゲート電極５２）とに電圧を加えることで、チャネル部のエネルギーバンドは、図３に示すように傾斜する。
【００３５】
また、ディラック電子系の伝導電子の平均自由工程が数百ナノメートルと長いことは、伝統的ＭＯＳＦＥＴにおいて想定されているような古典的伝導モデルではなく、量子伝導モデルに適合する。よって、チャネルを透過する電流を見積もるのにランダウアー（Landauer）式を用いると、リーク電流は、フェルミ準位から静電ポテンシャル障壁の頂上（チャネルでの伝導帯の底）まで電子が熱励起される確率（ボルツマン因子）に比例することがわかる。
【００３６】
これにより、リーク電流のもととなる熱励起のエネルギー幅は、伝統的ＭＯＳＦＥＴではたかだかバンドギャップに相当するエネルギー幅となるのに対して、本実施形態による電界効果トランジスタでは、その数倍のエネルギー幅となる。つまり、トランスポートギャップが倍増される。オフ時リーク電流で比較すると、伝統的ＭＯＳＦＥＴではリーク電流はｅｘｐ（−β（Ｅｇ−（ＥＦ−ＥＣ）））に比例するのに対し、本実施形態による電界効果トランジスタではｅｘｐ（−β（αＥｇ−（ＥＦ−ＥＣ）））に比例するものとなる。すなわち、本実施形態による電界効果トランジスタによれば、伝統的ＭＯＳＦＥＴの場合と比較して、オフ状態リーク電流を大幅に低減することができる。
【００３７】
［電界印加時のトポロジカル相変化の利用］
また、本実施形態による電界効果トランジスタでは、ディラック電子系の伝導特性の源であるトポロジカル位相に着目し、チャネル層を、トポロジカル相転移が生じる相変化材料により形成している。トポロジカル位相とは、ハミルトニアンの外部パラメータが変化する際の波動関数の位相変化であり、ベリー位相とも呼ばれている。この位相から計算されるＺ２不変量は、トポロジカル絶縁体と通常の絶縁体という２つのトポロジカル量子相を特徴づけており、量子相ごとに別々の値をとる。
【００３８】
トポロジカル絶縁体では、質量ゼロのディラック電子系の特殊なバンド構造は、内核電子の相対論的効果から生じる。これは、トポロジカル絶縁体に含まれる重元素では、内核電子の相対論的効果が無視できないほどの速い速度（〜光速の１０％）で運動しているからである。この相対論的効果のうちで、非相対論的なシュレーディンガー方程式に対する補正として最も大きいのは、電子の軌道運動量とスピンの相互作用である。そのため、トポロジカル絶縁体では、スピン軌道相互作用がなければ縮退していたはずのエネルギー準位が分裂して、バンド構造が変化する。その結果、物質内部に対応するバンドには絶縁体のようにギャップがあるのに、表面準位に対応する２つのバンドは伝導体のように交差するという、特殊なバンド構造がもたらされる(非特許文献２，６，７を参照)。
【００３９】
トポロジカル絶縁体という名称は、位相幾何学、トポロジーに由来している。これは、位相幾何学における不変量が、図形の連続的変形によっては変化しないのと同様に、バンド構造を特徴づける指標が、電子ハミルトニアンの連続的変形によっては変化しないからである。
【００４０】
現在では、トポロジカル絶縁体は、理論的に可能というだけでなく、現実に存在することが確認されている。ただ、熔融合金の冷却法等によって作製された単結晶は、トポロジカル絶縁体となっても、伝導状態が真空との界面に限られるため、電子デバイスに直ちに応用できるものではなかった。
【００４１】
本願発明者等は、真空との界面だけでなく、総ての合金層の境界がトポロジカル伝導状態となりうる超格子構造を探し当て、その超格子構造を用いたデバイスを提案している（特許文献１及び特許文献２を参照）。このような超格子構造を用いることにより、デバイス内においてトポロジカル伝導状態を実現することが可能となり、低消費電力化を実現することができる。
【００４２】
また、本願発明者等は、外部電場によるトポロジカル量子相の転移を用いることで、グラフェントランジスタ性能のジレンマを解消できることを新たに見出した。
【００４３】
通常、トポロジカル量子相の転移とは、ビスマス・テルル合金、アンチモン・テルル合金で実験的に示されているように、それらの合金組成によって、通常の絶縁体がトポロジカル絶縁体に変化することとして知られている。ところが、最近の理論計算により、外部電場の変化もまた、超格子構造をもつ固体に量子相転移を引き起こしうることが示唆されている（非特許文献６）。
【００４４】
図４は、Ｓｂ２Ｔｅ３薄膜に外部電場を印加したときのＺ２不変量の変化を示すグラフである(非特許文献６から引用)。図において、Ｚ２不変量が０のときは通常の絶縁体を表し、Ｚ２不変量が１のときはトポロジカル絶縁体を表す。図中、●印のプロットが３ＱＬｓの場合であり、■印のプロットが４ＱＬｓの場合である。ＱＬとは、図３に示すように、５原子層で形成されるＳｂ２Ｔｅ３の単位構造層（図中、「ONE QUINTUPLE LAYER」と表す）であり、「３ＱＬｓ」はこの単位構造層が３層積層されたものであり、「４ＱＬｓ」はこの単位構造層が４層積層されたものである。外部電場は、図５に示すように、単位構造層に対して垂直方向に印加している。
【００４５】
図４に示すように、３ＱＬｓのＳｂ２Ｔｅ３では、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化する。逆に、４ＱＬｓのＳｂ２Ｔｅ３では、外部電場の印加によってトポロジカル絶縁体から通常の絶縁体へと変化する。Ｓｂ２Ｔｅ３では、単位構造層が３層以下の場合には外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化し、単位構造層が４層以上の場合には外部電場の印加によってトポロジカル絶縁体から通常の絶縁体へと変化することが確認されている。
【００４６】
本願発明者等は、上述の超格子構造がトポロジカル絶縁体となることを、第一原理計算からのバンド構造と、円偏光の反射率の変化の両方で確認した（非特許文献７）。検証を行った超格子構造は、ゲルマニウムとテルルからなる結晶合金層とアンチモンとテルルからなる結晶合金層とを、それぞれのもつ＜１１１＞面軸とｃ軸とを整合させて積層構造として形成したものである。第一原理計算によれば、アンチモン−テルル合金層が１ブロック数以上のときに超格子構造はトポロジカル絶縁体となり、６ブロックより厚いときには通常の絶縁体となることを見いだした。そして、本願発明者等は、シリコンウェーハ上にアンチモン−テルル合金層の厚さを変えた前記超格子型相変化膜を形成し、外部磁場を面に対して垂直方向に加え、時間反転対称性を壊すことでスピン電子密度を変化させ、この状態に円偏光の光を入射させて反射率の変化を測定した。すると、サンプルの縁に存在するはずのスピン流の変化が確認され、本願発明者等の超格子構造がトポロジカル絶縁体となることが結論づけられた。また、空間反転対称性が電場によって崩れると大きなラシュバ効果を伴って通常の絶縁体に相転移することを見い出した。
【００４７】
したがって、外部電場の印加によってトポロジカル量子相の転移が生じるこのような材料の層を含む相変化材料層３６をチャネル層に用いることで、トポロジカル伝導状態で動作するトランジスタを実現することができる。
【００４８】
［電界効果トランジスタの駆動方法］
次に、本実施形態による電界効果トランジスタの動作について図１，７，８を用いて説明する。
【００４９】
ここでは、相変化材料層３６は、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化するものであるものとする。例えば、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを積層した超格子構造の相変化材料層３６では、６ＱＬ以上のＳｂ２Ｔｅ３層を用いる。
【００５０】
まず、トランジスタを駆動させるための前提条件について説明する。
【００５１】
ソースは接地し、その電位ＶＳをフェルミ準位ＥＦと同じにする（ＶＳ＝−ＥＦ／ｅ＝０）。また、バックゲート電極には正の電圧を印加して、静電支配（電界効果ドーピング）によりソース領域のフェルミ準位ＥＦを伝導帯の底よりも十分に高く、すなわち縮退極限となるようにする（ＥＦ−ＥＣ≫ｋＢＴ）。
【００５２】
なお、量子伝導を議論する際、慣用的に、チャネル領域の、ソース電極に接しておりトップゲート電極に影響されない部分は左リードと呼ばれ、ドレイン電極に接しておりトップゲート電極に影響されない部分は右リードと呼ばれている。本明細書ではこれら左リード及び右リードを、それぞれ、ソース領域及びドレイン領域と呼ぶ。
【００５３】
次に、トランジスタをオフ状態にする電圧印加条件について説明する。
【００５４】
トランジスタをオフ状態とするときには、トップゲート電極であるゲート電極５２には、相変化材料層３６がトポロジカル相転移を起こす閾値電圧ＶＴＧＣよりも小さい負の電圧ＶＴＧを印加する（｜ＶＴＧ｜＜ＶＴＧＣ）。また、バックゲート電極としての不純物層２４には、相変化材料層３６がトポロジカル相転移を起こす閾値電圧ＶＢＧＣよりも小さい正の電圧ＶＢＧを印加する（０＜ＶＢＧ＜ＶＢＧＣ）。また、ソース電極６８Ｂは接地するものとし、ドレイン電極６８Ｃには所定のソース−ドレイン間電圧が印加されるように正の電圧を印加する。
【００５５】
トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図７に示すようになる。図７中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。
【００５６】
相変化材料層３６のソース領域は、バックゲート電極（不純物層２４）に近接しているためバックゲート電極による静電支配が強められており、静電ポテンシャルＵはフェルミ準位ＥＦよりも引き下げられる。
【００５７】
これに対して、相変化材料層３６のチャネル領域では、バックゲート電極による静電支配が弱まることに加えて、トップゲート電極（ゲート電極５２）の電圧ＶＴＧの影響も受けるため、静電ポテンシャルＵはフェルミ準位ＥＦよりも高くなる。この傾向は、第１のゲート絶縁膜２８及び第２のゲート絶縁膜４６の膜厚勾配に応じて、ドレイン領域に近づくほどに大きくなる。これにより、チャネル領域中の静電ポテンシャルＵはドレイン領域端において最も高くなり、エネルギーバンドもこれにつれて曲がることになる。
【００５８】
この状態で電子がソース領域側からドレイン領域側に抜けるためには、その透過が起こる前に電子は、チャネル領域の持ち上げられた伝導帯の底のエネルギーＥＣよりも高いエネルギー準位へと、予め熱励起されている必要がある。なぜなら、それより低いエネルギーしかもたない電子は、チャネル領域ではフォノンから（或いは他の非弾性散乱によって）エネルギーを受けることはできないため、バンドギャップに妨げられてドレイン領域側へと抜けられないからである。因みに、チャネル領域内でフォノン散乱が生じないのは、チャネル長が非弾性散乱長よりも短くなるように、トランジスタを製造するからである。
【００５９】
この結果、ドレイン電流は流れることはなく、トランジスタはオフ状態となる。
【００６０】
次に、トランジスタをオン状態にする電圧印加条件について説明する。
【００６１】
トランジスタをオン状態とするときには、トップゲート電極であるゲート電極５２には、相変化材料層３６がトポロジカル相転移を起こす閾値電圧ＶＴＧＣよりも大きい正の電圧ＶＴＧを印加する。また、バックゲート電極である不純物層４２には、オフ状態と同様の、相変化材料層３６がトポロジカル相転移を起こす閾値電圧ＶＴＧＣよりも小さい正の電圧ＶＢＧを印加する。また、ソース電極６８Ｂは接地するものとし、ドレイン電極６８Ｃには所定のソース−ドレイン間電圧が印加されるように正の電圧を印加する。
【００６２】
トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図８に示すようになる。図８中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。
【００６３】
相変化材料層３６のソース領域は、オフ状態と同じように、バックゲート電極（不純物層２４）に近接しているためバックゲート電極による静電支配が強められており、静電ポテンシャルＵはフェルミ準位ＥＦよりも引き下げられる。これにより、十分なキャリア密度が得られる。
【００６４】
また、相変化材料層３６のチャネル領域にはトポロジカル相転移を起こす閾値電圧ＶＴＧＣよりも大きい電圧が印加され、相変化材料層３６が通常の絶縁体からトポロジカル絶縁体へと相転移し、チャネル領域のバンドギャップが閉じる。
【００６５】
また、トップゲート電極の静電支配によってチャネル中央部の静電ポテンシャルＵは押し下げられるため、ソース領域とドレイン領域との間を隔てるエネルギー障壁は消失する。この静電ポテンシャルＵにあわせて伝導帯の底のエネルギーＥＣも曲がるため、フェルミ準位の電子はソース領域からドレイン領域へとバリスティック（或いは量子コヒーレンスを保ったまま）に透過できることとなり、ドレイン電流が流れ、トランジスタはオン状態となる。
【００６６】
ドレイン電圧ＶＤＳを正に大きくしていくと、ドレイン領域のフェルミ準位ＥＦは、ソース領域のフェルミ準位ＥＦよりも下に押し下げられる。これにより、ソース領域側の伝導帯の電子は、ドレイン領域側の開いているエネルギー準位へと抜けられるようになる。
【００６７】
このトランジスタのソース領域は縮退極限のため、ドレイン電流は、ソース領域のフェルミ準位ＥＦとドレイン領域のフェルミ準位ＥＦに差に比例する。つまり、ドレイン電流は、ドレイン電圧比に比例して大きくなる。しかし、ドレイン領域のフェルミ準位ＥＦがソース領域の伝導帯の底のエネルギーＥＣよりも小さくなると、やがて、ドレイン電流はそれ以上、増えなくなる（非特許文献８）。すなわち、ドレイン電流は、飽和する。
【００６８】
このように、本実施形態による電界効果トランジスタによれば、従来のグラフェントランジスタのようなジレンマに阻まれることなく、チャネル領域におけるキャリア移動度を最大化しつつ、ドレイン電流を飽和させることができる。
【００６９】
［トポロジカル相変化を起こすトランジスタチャネルの具体的構造］
本実施形態による電界効果トランジスタの相変化材料層３６に適用可能な、外部電場によりトポロジカル量子相の転移が生じる材料としては、特に限定されるものではないが、例えば、Ｇｅ（ゲルマニウム）、Ｔｅ（テルル）又はＢｉ（ビスマス）を主成分とする材料層が挙げられる。或いは、相変化材料層２０は、Ｇｅ、Ｓｂ及びＴｅを主成分としていてもよく、Ｇｅ、Ｂｉ及びＴｅを主成分としていてもよく、Ａｌ、Ｓｂ及びＴｅを主成分としていてもよく、Ａｌ、Ｂｉ及びＴｅを主成分としていてもよい。なお、「主成分」とは、最も多く含有している成分を意味する。
【００７０】
相変化材料層３６の主成分を構成する元素の組み合わせとしては、ＧｅとＳｂとＴｅとの組み合わせや、ＧｅとＢｉとＴｅの組み合わせや、ＡｌとＳｂとＴｅとの組み合わせや、ＡｌとＢｉとＴｅとの組み合わせ等が挙げられ、これらの中ではＧｅとＳｂとＴｅとの組み合わせが好ましい。
【００７１】
相変化材料層３６の構成成分としては、相変化材料層３６がＧｅ、Ｓｂ及びＴｅを主成分とする場合には、ＧｅＴｅ、Ｓｂ２Ｔｅ３等が挙げられる。また、相変化材料層３６がＧｅ、Ｂｉ及びＴｅを主成分とする場合には、ＧｅＴｅ、Ｂｉ２Ｔｅ３、Ｂｉ等が挙げられる。また、相変化材料層３６がＡｌ、Ｓｂ及びＴｅを主成分とする場合には、ＡｌＴｅ、Ｓｂ２Ｔｅ３等が挙げられる。また、相変化材料層３６がＡｌ、Ｂｉ及びＴｅを主成分とする場合には、ＡｌＴｅ、Ｂｉ２Ｔｅ３、Ｂｉ等が挙げられる。
【００７２】
Ｇｅ、Ｓｂ及びＴｅを主成分とする相変化材料層３６では、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを隣接して積層することが望ましい。これにより、ＧｅＴｅ層とＳｂ２Ｔｅ３層とにより構成される超格子構造を形成することができる。
【００７３】
ＧｅＴｅ層とＳｂ２Ｔｅ３層とにより構成される超格子構造は、Γ点と呼ばれるバンド中心で二つの異なるスピン状体をもったバンドが一点で縮退する特徴をもっている。この状態は時間反転対称性と呼ばれる物理保存則によって堅牢に守られており、非磁性不純物の混入等によって破壊されることはない。このため、散乱が著しく抑制されるとともに、線形分散関係によって理論的には無限大の移動度をもってよい。また、グラフェンとは異なり、ディラックコーンは二つの異なるスピン状態をもったバンドから構成されているため、外部電場の印加等によってディラック点にバンドギャップを形成できる。つまり、電場によってバンドギャップの開閉が可能である。
【００７４】
このようなディラックコーンをもち、外部電場によってバンドギャップを可逆的に開閉できるＧｅＴｅ層とＳｂ２Ｔｅ３層とにより構成される超格子構造としては、特に、［（ＧｅＴｅ）ｘ（Ｓｂ２Ｔｅ３）ｙ］ｚからなる繰り返し構造が挙げられる。ここで、ｘ、ｙ、ｚは整数であり、特にｘ≧２，ｙ≧１，ｚ≧２でこの特性が発現し、ｘ＝２，ｙ＝４，ｚ＝８が最適であるが、ｙとｚはこの限りではない。なお、ｘが４を超えると電場を加えてもギャップは開いたままとなる。各単位層の厚さは、ＧｅＴｅで０．５ｎｍ、Ｓｂ２Ｔｅ３で約１ｎｍである。
【００７５】
バンドギャップの開閉は、ＧｅＴｅ薄膜層のＧｅ原子とＴｅ原子層の位置関係に依存する。バルクのＧｅＴｅは強誘電体として古くからよく知られており、また、Ｇｅ−Ｔｅ間にσ結合をもった薄膜の積層構造から構成されていることもよく知られている。原子層の積み方には幾つかあって、Ｇｅ−Ｔｅ−Ｔｅ−Ｇｅ型、Ｇｅ−Ｔｅ−Ｇｅ−Ｔｅ型、Ｔｅ−Ｇｅ−Ｇｅ−Ｔｅ型の３タイプが代表的であるが、Ｓｂ２Ｔｅ３と超格子層を形成する成膜温度ではＴｅ−Ｇｅ−Ｇｅ−Ｔｅ型とＴｅ−Ｇｅ−Ｔｅ−Ｇｅ型が最安定である。Ｔｅ−Ｇｅ−Ｇｅ−Ｔｅ型（図６（ａ）参照）は上下において空間対称性をもち、強誘電性を示さないが、Ｔｅ−Ｇｅ−Ｔｅ−Ｇｅ型（図６（ｂ）参照）は分極をもち強誘電体である。このため、Ｓｂ２Ｔｅ３層で上下に挟まれたＧｅＴｅ層は、Ｓｂ２Ｔｅ３層からのトポロジカルバンドとバンド混成することで空間対称性が欠如したＴｅ−Ｇｅ−Ｔｅ−Ｇｅ型ではバンドギャップが開き、空間対称性を維持したＴｅ−Ｇｅ−Ｇｅ−Ｔｅ型ではディラックコーンを伴ってバンドギャップが閉じるという特徴をもつ。どちらの超格子構造もエネルギー的には安定であり、また、強誘電体型は外部電場を加えることで非強磁性体型に相転移させることが可能である。
【００７６】
つまり、［（ＧｅＴｅ）ｘ（Ｓｂ２Ｔｅ３）ｙ］ｚからなる繰り返し構造の上下面に誘電体薄膜を形成し、その上にゲート電極を形成すれば、バンドギャップの開閉が可能となる。ソース電流は超格子構造の界面を流れるようにソース電極を配置すれば、線形分散をもち、高移動度をもったキャリアをドレイン電極に流すことができる。
【００７７】
なお、チャネル層を形成する材料は、ディラック電子系の伝導機構を呈する材料であれば、必ずしもトポロジカル相転移を生じる相変化材料である必要はない。例えば、電界印加によりバンドギャップが開く二層グラフェン、バンドギャップをもつアームチェア型のグラフェンナノリボン、ＭｏＳ２等の他のディラック電子系材料を適用することができる。トランジスタがオン状態のときにディラック電子系の伝導機構を呈するように、トランジスタの各端子への印加電圧を、チャネル層材料に応じて適宜設定すればよい。
【００７８】
［電界効果トランジスタの製造方法］
次に、本実施形態による電界効果トランジスタの製造方法について図９乃至図２０を用いて説明する。
【００７９】
まず、面方位が（１００）面であるシリコン基板１０を、例えば酸素・水素混合気流中で、例えば温度９５０℃で加熱することにより、シリコン基板１０の表面に、膜厚が例えば３００ｎｍの酸化シリコン層１２を形成する。
【００８０】
次いで、酸化シリコン層１２上に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相堆積）法により、膜厚が例えば３０ｎｍの窒化シリコン層１４を形成する（図９（ａ））。
【００８１】
次いで、窒化シリコン層１４上に、フォトリソグラフィにより、デバイスのアクティブ領域部分を覆い素子分離領域を露出するレジスト膜１６を形成する。
【００８２】
次いで、レジスト膜１６をマスクとして、ＲＩＥ（Reactive Ion etching：反応性イオンエッチング）法により、窒化シリコン層１４及び酸化シリコン層１２をエッチングし、素子分離領域の窒化シリコン層１４及び酸化シリコン層１２を除去する（図９（ｂ））。エッチング条件としては、例えば、基板温度を６０℃〜８０℃、処理チャンバ内の圧力を０．１Ｐａ〜１Ｐａとし、エッチングガスにはＣＨＦ３，ＣＨＦ３／ＣＦ４／Ｈｅ／Ａｒ等を用い、シリコン基板１０の表面でストップさせるのが好ましい。酸化シリコン層１２とシリコン基板１０との間のエッチング選択比が小さい場合は、膜厚に応じた時間エッチングを行い、シリコン基板１０の表面を数ｎｍ程度掘り込んでも差し支えはない。
【００８３】
次いで、減圧酸素プラズマ環境にて、基板温度６０℃〜１５０℃でアッシング処理を行い、レジスト膜１６を除去する。
【００８４】
次いで、レジスト膜１６を除去した基板を、硫酸：過酸化水素水＝３〜８：１程度の混合溶液（ＳＰＭ（硫酸過水）溶液：Sulfuric acid-hydrogen PeroxideMixture）で処理し、洗浄する。
【００８５】
次いで、パターニングした窒化シリコン層１４をマスクとして、例えばＲＩＥ法によりシリコン基板１０をエッチングし、シリコン基板１０に素子分離溝１８を形成する（図９（ｃ））。エッチング条件としては、例えば、基板温度を６０℃〜８０℃、処理チャンバ内の圧力を０．１Ｐａ〜５Ｐａとし、エッチングガスにはＣｌ２，ＨＢｒ，ＨＢｒ／Ｏ２混合ガス，ＨＢｒ／Ｈｅ混合ガス等のハロゲン系のガスを主体にしたガス系を用い、窒化シリコン層１４に対して十分な選択比（具体的には１０以上）を得ることが望ましい。素子分離溝１８の深さは、１００ｎｍ〜５００ｎｍ程度が望ましい。素子分離溝１８の幅は、所望のデバイスサイズとデバイスレイアウトに依存するが、１００ｎｍ〜１μｍが典型的である。
【００８６】
次いで、ＳＰＭ溶液による洗浄、過酸化水素水：アンモニア水溶液：水＝１：１：３〜８程度の混合溶液（ＡＰＭ（アンモニア過水）溶液：Ammonium hydroxide-hydrogen Peroxide Mixture）による洗浄（温度７０℃）、過酸化水素：塩酸：水＝１：１：３〜８程度の混合溶液（ＨＰＭ（塩酸過水）溶液：Hydrochloric acid-hydrogen Peroxide Mixture）による洗浄（温度７０℃）を、順次行う。
【００８７】
次いで、全面に、ＣＶＤ法により、例えばＴＥＯＳ（Tetraethyl orthosilicate）を原料に用いて酸化シリコン層２０を堆積し、素子分離溝１８内を酸化シリコン層２０で埋め込む（図１０（ａ））。酸化シリコン層２０の堆積膜厚は、素子分離溝１８内を完全に埋め込むように、少なくとも素子分離溝１８の幅の１／２に相当する膜厚以上とする。
【００８８】
次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、窒化シリコン層１４上の酸化シリコン層２０を除去する。これにより、素子分離溝１８内に埋め込まれた酸化シリコン層２０よりなる素子分離絶縁膜２２を形成し、シリコン基板１０内にアクティブ領域２２Ａ，２２Ｂを画定する（図１０（ｂ））。
【００８９】
次いで、ＳＰＭ溶液、ＡＰＭ溶液、ＨＰＭ溶液により洗浄を行い、さらに弗化水素酸（４９％）：水＝１：２０の希釈弗酸水溶液で処理し、素子分離絶縁膜２２の表面を３０ｎｍ程度エッチングするとともに、窒化シリコン層１４表面のＳｉＯＮ膜（図示せず）を除去する。
【００９０】
次いで、温度１２０℃〜１８０℃程度の加熱した燐酸で処理し、窒化シリコン層１４を除去する（図１０（ｃ））。燐酸はシリコン及び酸化シリコンをエッチングしないため、窒化シリコン層１４のみを除去することが可能である。
【００９１】
次いで、シリコン基板１０の表面部に、ドーパント不純物を導入する。ドーパント不純物の導入方法は、特に限定されるものではないが、イオン注入が望ましい。バックゲート電圧を負に設定する場合は、Ｂ（硼素）、ＢＦ２（弗化硼素）等のアクセプタ不純物を含む不純物をイオン注入し、シリコン基板１０内にＰ型キャリア（正孔）を導入する。バックゲート電圧を正に設定する場合は、Ｐ（燐）、Ａｓ（砒素）、Ｓｂ（アンチモン）等のドナー不純物を含む不純物をイオン注入し、シリコン基板１０内にＮ型キャリア（電子）を導入する。
【００９２】
イオン注入条件は、素子分離絶縁膜２２のトレンチ深さやバックゲート電極に求められる導電率等に応じて設定される。例えば、素子分離絶縁膜２２のトレンチ深さが１００ｎｍの場合、ＢＦ２＋イオンやＡｓ＋イオンであれば、加速エネルギーを４０ｋｅＶ程度とし、基板法線方向に対して７°オフした方向からイオン注入を行う。注入ドーズ量は、例えば３×１０１５ｃｍ−２程度とする。
【００９３】
次いで、ＳＰＭ溶液、ＡＰＭ溶液、ＨＰＭ溶液により基板を洗浄した後、注入したドーパント不純物の拡散及び活性化のための熱処理を行い、バックゲート電極としての不純物層２４を形成する（図１１（ａ））。
【００９４】
この熱処理では、イオン注入したドーパント不純物が素子分離絶縁膜２２よりも深くまで拡散するように行うのが望ましい。例えば、素子分離絶縁膜２２のトレンチ深さが１００ｎｍの場合、窒素気流中で１０００℃で、１０分程度の熱処理を行う。上述のイオン注入条件を用いた場合、この熱処理により、シリコン基板１０の表面から深さ１５０ｎｍ程度以上に渡って１×１０２０ｃｍ−３以上の高濃度領域を有する不純物層２４が形成される。
【００９５】
次いで、弗化水素酸（４９％）：水＝１：２０の希釈弗酸水溶液で処理し、シリコン基板１０表面の酸化シリコン層１２を除去する（図１１（ｂ））。室温であれば、典型的には１分〜２分程度のエッチング時間である。
【００９６】
次いで、シリコン基板１０上に、フォトリソグラフィにより、アクティブ領域２２Ａを露出するレジスト膜２６を形成する。レジスト膜２６の膜厚は、１００ｎｍ〜１μｍ程度が望ましい。ここでは、膜厚がｄｒｅｓｉｓｔであり、トランジスタのソース−ドレイン方向に沿った開口部の幅がＬＡＣであるレジスト膜２６を形成するものとする（図１２（ａ））。
【００９７】
次いで、レジスト膜２６をマスクとして、斜めスパッタリング法により、シリコン基板１０の法線方向に対してソース領域側へ傾斜した方向から成膜を行い、第１のゲート絶縁膜２８を形成する（図１２（ｂ））。これにより、ソース領域側からドレイン領域側に向かって膜厚が徐々に増加する第１のゲート絶縁膜２８を形成する。
【００９８】
スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）に対するシリコン基板１０の法線方向の傾斜角度は、第１のゲート絶縁膜２８に求められる膜厚の勾配に応じて適宜選択される。傾斜角度は、典型的には、スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）とシリコン基板１０の法線方向（図中、一点鎖線で表す）とのなす角度をθ１として、
ｔａｎθ１＝（ＬＡＣ／２）／ｄｒｅｓｉｓｔ〜ｔａｎθ１＝ＬＡＣ／ｄｒｅｓｉｓｔ
の範囲に設定することが望ましい。レジスト膜２６の膜厚を１μｍ、開口部の幅を１μｍとするような典型的なデバイス設計の場合、傾斜角度θ１は、２６．６°≦θ１≦４５°程度の範囲に設定することが望ましい。また、成膜中は、シリコン基板１０を回転しないことが望ましい。
【００９９】
第１のゲート絶縁膜２８は、スパッタリング法により良好な絶縁特性を有する膜が得られる材料であれば特に限定されるものではなく、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ２Ｏ５、ＴａＨｆＯｘ、Ｙ２Ｏ３等が挙げられる。ここでは、一例として、ＨｆＯ２よりなる第１のゲート絶縁膜２８を形成する場合を例にして説明する。
【０１００】
ＨｆＯ２よりなる第１のゲート絶縁膜２８は、例えば、ＨｆＯ２ターゲットを用い、パワーを１００Ｗ、成膜室圧力を０．５Ｐａ、室温にて、ＲＦマグネトロンスパッタにより成膜することができる。
【０１０１】
次いで、レジスト膜２６を選択的に除去する。レジスト膜２６の除去には、第１の絶縁膜２８の形成材料に応じて、第１のゲート絶縁膜２８に与えるダメージの少ない方法を適宜選択する。例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ２Ｏ５、ＴａＨｆＯｘ、Ｙ２Ｏ３等であれば、ＳＰＭ溶液を用いることができる。ＳＰＭ溶液を用いることにより、第１のゲート絶縁膜２８にダメージを与えることなくレジスト膜２６を除去することができる。また、レジスト膜２６に付着している部分の第１のゲート絶縁膜２８は、レジスト膜２６とともに除去される（図１３（ａ））。
【０１０２】
次いで、第１のゲート絶縁膜２８上に、例えばスパッタリング法により、チャネルとなる相変化材料層３６を形成する（図１３（ｂ））。相変化材料層３６としては、例えば、ゲルマニウムとテルルからなる結晶合金層（ＧｅＴｅ層）と、アンチモンとテルルからなる結晶合金層（Ｓｂ２Ｔｅ３層）とを、それぞれのもつ＜１１１＞面軸とｃ軸とが整合するように積層した超格子構造を適用することができる。
【０１０３】
例えば、Ｇｅ、Ｓｂ、Ｔｅそれぞれの純金属からなるターゲットを配置したＲＦスパッタリング装置を用い、圧力０．５Ｐａ下で、スパッタガスにＡｒを用い、Ｔｅターゲットには１２．５Ｗのパワーを、Ｓｂターゲットには１２．８Ｗのパワーを、Ｇｅターゲットには４５Ｗのパワーを適宜印加し、所望の結晶合金層を順次積層していく。基板温度は、成膜する結晶合金層の結晶化相転移温度に応じて適宜選択することが望ましい。例えば、Ｓｂ２Ｔｅ３の結晶化相転移温度は約１００℃、ＧｅＴｅの結晶化相転移温度は最大でも２３０℃であるため、超格子構造を作製するための基板温度は、最低でも２３０℃より高い温度とすることが望ましい。
【０１０４】
例えば、ＧｅＴｅの１：１組成からなる１ｎｍの膜と、Ｓｂ２Ｔｅ３組成からなる６ｎｍの膜（Ｓｂ２Ｔｅ３の１ｎｍは１ＱＬに相当）とを繰り返し積層する。これにより、［（Ｇｅ２Ｔｅ２）／（Ｓｂ２Ｔｅ３）６］の繰り返しからなる超格子構造の相変化材料層３６を形成する。この２つの異なるカルコゲン化合物は、対角線方向に歪んだ立方晶からなるＧｅＴｅの結晶［１１１］面と立方晶をもつＳｂ２Ｔｅ３の［０００１］面の格子定数差が小さく、これらの面を共有して一軸結晶配向したヘテロ超格子構造を形成できる。この超格子は、２００℃から２５０℃の温度で例えばスパッタリング法のような真空成膜法で容易に作製することができる。
【０１０５】
次いで、フォトリソグラフィにより、アクティブ領域２２Ａ上を覆うレジスト膜４２を形成する（図１４（ａ））。
【０１０６】
次いで、レジスト膜４２をマスクとして相変化材料層３６をドライエッチングし、相変化材料層３６をアクティブ領域上に選択的に残存させる。
【０１０７】
次いで、レジスト膜４２を除去する（図１４（ｂ））。レジスト膜４２の除去は、例えば、１００℃の酸素プラズマ中での燃焼剥離と、その後のアセトン等を用いた有機洗浄とにより行う。
【０１０８】
なお、相変化材料層３６のパターニング工程は、例えば複数のトランジスタを形成する際に隣接素子間を分離する場合など、必要に応じて適宜行ってもよい。
【０１０９】
次いで、シリコン基板１０上に、フォトリソグラフィにより、アクティブ領域２２Ａを露出するレジスト膜４４を形成する。レジスト膜４４の膜厚は、１００ｎｍ〜１μｍ程度が望ましい。ここでは、膜厚がｄｒｅｓｉｓｔであり、トランジスタのソース−ドレイン方向に沿った開口部の幅がＬＡＣであるレジスト膜４４を形成するものとする（図１５（ａ））。
【０１１０】
次いで、レジスト膜４４をマスクとして、斜めスパッタリング法により、シリコン基板１０の法線方向に対してドレイン領域側へ傾斜した方向から成膜を行い、第２のゲート絶縁膜４６を形成する（図１５（ｂ））。これにより、ソース領域側からドレイン領域側に向かって膜厚が徐々に減少する第２のゲート絶縁膜４６を形成する。
【０１１１】
スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）に対するシリコン基板１０の法線方向の傾斜角度は、第２のゲート絶縁膜４６に求められる膜厚の勾配に応じて適宜選択される。傾斜角度は、典型的には、スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）とシリコン基板１０の法線方向とのなす角度をθ２として、
ｔａｎθ２＝（ＬＡＣ／２）／ｄｒｅｓｉｓｔ〜ｔａｎθ２＝ＬＡＣ／ｄｒｅｓｉｓｔ
の範囲に設定することが望ましい。レジスト膜４４の膜厚を１μｍ、開口部の幅を１μｍとするような典型的なデバイス設計の場合、傾斜角度θ２は、２６．６°≦θ２≦４５°程度の範囲に設定することが望ましい。また、成膜中は、シリコン基板１０を回転しないことが望ましい。
【０１１２】
傾斜角度θ２は、｜θ２｜＝｜θ１｜とすることが望ましいが、必ずしも｜θ２｜＝｜θ１｜とする必要はない。第２のゲート絶縁膜４６の膜厚は、第１のゲート絶縁膜２８の膜厚と同じでも異なっていてもよい。
【０１１３】
第１のゲート絶縁膜２８及び第２のゲート絶縁膜４６の膜厚並びに膜厚勾配は、ゲート電極５２及びバックゲート電極（シリコン基板１０）から所望の電界効果が得られるように、適宜設定することが望ましい。
【０１１４】
第２のゲート絶縁膜４６は、第１のゲート絶縁膜２８と同様、スパッタリング法により良好な絶縁特性を有する膜が得られる材料であれば特に限定されるものではなく、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ２Ｏ５、ＴａＨｆＯｘ、Ｙ２Ｏ３等が挙げられる。ここでは、一例として、ＨｆＯ２よりなる第１のゲート絶縁膜２８を形成する場合を例にして説明する。
【０１１５】
ＨｆＯ２よりなる第２のゲート絶縁膜４６は、例えば、ＨｆＯ２ターゲットを用い、パワーを１００Ｗ、成膜室圧力を０．５Ｐａ、室温にて、ＲＦマグネトロンスパッタにより成膜することができる。
【０１１６】
次いで、レジスト膜４４を選択的に除去する。レジスト膜４４の除去には、第２の絶縁膜４６の形成材料に応じて、第２のゲート絶縁膜４６に与えるダメージの少ない方法を適宜選択する。例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ２Ｏ５、ＴａＨｆＯｘ、Ｙ２Ｏ３等であれば、ＳＰＭ溶液を用いることができる。ＳＰＭ溶液を用いることにより、第２のゲート絶縁膜４６にダメージを与えることなくレジスト膜４４を除去することができる。また、レジスト膜４４に付着している部分の第２のゲート絶縁膜４６は、レジスト膜４４とともに除去される（図１６（ａ））。
【０１１７】
次いで、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍ程度の、電極となる導電材料、例えばＴｉＮ層４８を形成する。例えば、純金属Ｔｉターゲットを装備したＲＦスパッタ装置を用いて、例えばＡｒと窒素を１：１で混合した０．１Ｐａのガス中で１ｋＷのパワーでスパッタを行うことにより、ＴｉＮ層４８を形成する。
【０１１８】
次いで、ＴｉＮ層４８上に、フォトリソグラフィーにより、形成しようとするゲート電極５２のパターンを有するレジスト膜５０を形成する（図１６（ｂ））。
【０１１９】
次いで、レジスト膜５０をマスクとしてＴｉＮ層４８をパターニングし、第２のゲート絶縁膜４６上に、ＴｉＮよりなるゲート電極５２を形成する（図１７（ａ））。なお、チャネル長は、このように形成されるゲート電極５２のゲート長によって規定されるが、ディラック電子がフォノンによって散乱される長さ（非弾性散乱長）よりも短くする。このようなチャネル長は、典型的には、１μｍ程度以下である。
【０１２０】
ＴｉＮ層４８のパターニングには、ドライエッチング法及びウェットエッチング法を適宜選択して使用できる。例えばドライエッチング法では、ＨＢｒとＡｒの混合ガス中で１０ＷのＲＦプラズマパワーにおいて３０秒程度処理を行うことにより、３０ｎｍのＴｉＮをエッチングできる。この組成に限らず、ＡｒのみやＣｌ２等のガスも使用できる。また、ウェットエッチング法では、ＨＦとＨ２Ｏ２との混合溶液等が使用できる。弗酸、過酸化水素及び水を約１：１：１０程度の組成で混合した溶液で約１５分エッチングを行うことにより、３０ｎｍのＴｉＮをエッチングできる。
【０１２１】
次いで、レジスト膜５０を除去する。レジスト膜５０の除去は、例えば、１００℃の酸素プラズマ中での燃焼剥離と、その後のアセトン等を用いた有機洗浄とにより行う。
【０１２２】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚３００ｎｍ程度の酸化シリコンを堆積し、酸化シリコンよりなる層間絶縁膜５４を形成する。酸化シリコンは、例えば、シランガスとプラズマにより活性化されたＮ２Ｏガスを利用することなどにより、２００℃〜３５０℃程度の低温で成長することができる。
【０１２３】
次いで、層間絶縁膜５４上に、フォトリソグラフィにより、不純物層２４へのコンタクト領域を露出するフォトレジスト膜５６を形成する。
【０１２４】
次いで、フォトレジスト膜５６をマスクとして層間絶縁膜５４をエッチングし、層間絶縁膜５４に、不純物層２４に達するコンタクトホール５８を形成する（図１８）。エッチング条件としては、例えば、基板温度を６０℃〜８０℃、処理チャンバ内の圧力を０．１Ｐａ〜１Ｐａとし、エッチングガスにはＣＨＦ３，ＣＨＦ３／ＣＦ４／Ｈｅ／Ａｒ等を用い、シリコン基板１０の表面でストップさせるのが好ましい。酸化シリコンよりなる層間絶縁膜５４とシリコン基板１０との間のエッチング選択比が小さい場合は、膜厚に応じた時間エッチングを行い、シリコン基板１０の表面を数ｎｍ程度掘り込んでも差し支えはない。
【０１２５】
次いで、レジスト膜５６を除去する。レジスト膜５６の除去は、例えば、１００℃の酸素プラズマ中での燃焼剥離と、その後のアセトン等を用いた有機洗浄とにより行う。
【０１２６】
次いで、層間絶縁膜５４上に、フォトリソグラフィにより、ゲート電極５２へのコンタクト領域、相変化材料層３６のソース／ドレイン領域へのコンタクト領域を露出するフォトレジスト膜６０を形成する。
【０１２７】
次いで、フォトレジスト膜６０をマスクとして層間絶縁膜５４をエッチングし、層間絶縁膜６０に、ゲート電極５２及びソー片化材料層３６に達するコンタクトホール６２を形成する（図１９（ａ））。エッチング条件としては、例えば、基板温度を６０℃〜８０℃、処理チャンバ内の圧力を０．１Ｐａ〜１Ｐａとし、エッチングガスにはＣＨＦ３等を用いる。
【０１２８】
ゲート電極５４を形成するＴｉＮは、ＣＨＦ３に対する難エッチング性を有しているため、コンタクトホール６２のエッチングはゲート電極５２上で停止する。また、ＣＨＦ３は、酸化物に対しては高いエッチングレートをもつが、相変化材料層３６は殆どエッチングされないため、コンタクトホール６２のエッチングは相変化材料層３６上で停止する。
【０１２９】
次いで、レジスト膜６０を除去する。レジスト膜６０の除去は、例えば、１００℃の酸素プラズマ中での燃焼剥離と、その後のアセトン等を用いた有機洗浄とにより行う。また、弗化水素酸（４９％）：水＝１：２０の希釈弗酸水溶液で処理し、シリコン基板１０表面の自然酸化膜等を除去する。
【０１３０】
次いで、全面に、スパッタリング法により、配線層となる導電膜６４を堆積する（図１９（ｂ））。導電膜６４としては、特に限定されるものではないが、例えば、ＴｉＮ層や、Ａｌ／ＴｉＮ（１０ｎｍ）／Ｔｉ（２ｎｍ）の積層構造等を適用することができる。
【０１３１】
次いで、導電膜６４上に、電極パッドのパターンを有するフォトレジスト膜６６を形成する。
【０１３２】
次いで、フォトレジスト膜６６をマスクとして導電膜６４をパターニングし、ゲート電極５２、相変化材料層３６のソース領域及びドレイン領域、不純物層２４に電気的に接続された配線６８Ａ，６８Ｂ，６８Ｃ，６８Ｄを形成する（図２０（ａ））。なお、配線６８Ｂはソース電極であり、配線６８Ｃはドレイン電極である。
【０１３３】
導電層６４は、例えば、０．３Ｐａの塩素ガスを用いて１０Ｗのバイアスパワーでエッチングを行うことにより、層間絶縁膜５４を削ることなく導電層６４のみをエッチングすることができる。
【０１３４】
次いで、レジスト膜６６を除去する。レジスト膜６６の除去は、例えば、１００℃の酸素プラズマ中での燃焼剥離と、その後のアセトン等を用いた有機洗浄とにより行う（図２０（ｂ））。
【０１３５】
この後、必要に応じて所定のバックエンドプロセスを行い、本実施形態による電界効果トランジスタを完成する。
【０１３６】
このように、本実施形態によれば、高いチャネル移動度と高いオン／オフ比とを両立した高速且つ低消費電力の電界効果トランジスタを実現することができる。
【０１３７】
［第２実施形態］
第２実施形態による電界効果トランジスタ及びその製造方法について図２１乃至図２８を用いて説明する。図１乃至図２０に示す第１実施形態による電界効果トランジスタ及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１３８】
図２１は、本実施形態による電界効果トランジスタの構造を示す概略断面図である。図２２乃至図２８は、本実施形態による電界効果トランジスタの製造方法を示す工程断面図である。
【０１３９】
［電界効果トランジスタの断面構造と動作概略］
はじめに本実施形態による半導体装置の構造について図２１を用いて説明する。
【０１４０】
シリコン基板１０には、不純物層２４が形成されている。不純物層２４が形成されたシリコン基板１０には、アクティブ領域２２Ａ，２２Ｂを画定する素子分離絶縁膜２２が形成されている。
【０１４１】
シリコン基板１０のアクティブ領域２２Ａ上には、第１のゲート絶縁膜３４、相変化材料層３６及び第２のゲート絶縁膜７４が積層されている。相変化材料層３６は、トポロジカル相転移が生じるディラック電子系材料により形成されている。第１のゲート絶縁膜３４は、ソース領域側（図において左側）からドレイン領域側（図において右側）に向かって、誘電率が徐々に低くなっている。一方、第２のゲート絶縁膜７４は、ソース領域側（図において左側）からドレイン領域側（図において右側）に向かって、誘電率が徐々に高くなっている。
【０１４２】
これにより、シリコン基板１０には、バックゲート電極として機能する不純物層２４、第１のゲート絶縁膜２８、チャネル層として機能する相変化材料層３６、第２のゲート絶縁膜４６、トップゲート電極としてのゲート電極５２を有する電界効果トランジスタが形成されている。
【０１４３】
電界効果トランジスタが形成されたシリコン基板１０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４上には、ゲート電極５２に接続された配線６８Ａ、相変化材料層３６に接続された配線６８Ｂ（ソース電極），６８Ｃ（ドレイン電極）、不純物層２４に接続された配線６８Ｄが形成されている。
【０１４４】
このように、本実施形態による電界効果トランジスタは、トポロジカル相転移が生じる相変化材料層３６をチャネル層とし、ソース電極（配線６８Ｂ）とドレイン電極（配線６８Ｃ）との間に流れる電流を、バックゲート電極（不純物層２４）とトップゲート電極（ゲート電極５２）との間に印加する電界によって制御するものである。
【０１４５】
本実施形態による電界効果トランジスタでは、チャネル層（相変化材料層３６）の静電ポテンシャルにチャネル長方向に沿って勾配が形成されるように、ソース領域側からドレイン領域側に向かうほど、第１のゲート絶縁膜３４の誘電率を低く、第２のゲート絶縁膜７４の誘電率を高くしている。こうすることで、チャネル長方向に沿ったチャネル層内の静電ポテンシャルに勾配をもたせることができる。
【０１４６】
チャネル層内の静電ポテンシャルにチャネル長方向に沿って勾配を形成するためには、ソース領域側からドレイン領域側に向かうほど、第１のゲート絶縁膜３４の静電容量が小さくなっており、第２のゲート絶縁膜７４の静電容量が大きくなっていることが望ましい。ここで、面積を一定とした場合、静電容量を変化するパラメータとしては、膜厚と誘電率とが考えられる。このうち、ゲート絶縁膜の膜厚の変化を利用したものが第１実施形態の電界効果トランジスタである。本実施形態の電界効果トランジスタでは、ゲート絶縁膜の誘電率の変化を利用することで、チャネル層の静電ポテンシャルにチャネル長方向に沿って勾配を形成している。
【０１４７】
第１のゲート絶縁膜３４及び第２のゲート絶縁膜７４は、例えば、第１の誘電率を有する第１の誘電体材料と、第１の誘電率よりも大きい第２の誘電率を有する第２の誘電体材料との混晶により形成し、チャネル長方向に沿って組成を徐々に変化することによって実現することができる。
【０１４８】
例えば、第１のゲート絶縁膜３４としては、ソース領域側からドレイン領域側に向かって、Ａｌ２Ｏ３→ＨｆＡｌＯｘ→ＨｆＯ２に徐々に組成が変化する膜を適用することができる。また、第２のゲート絶縁膜７４としては、ソース領域側からドレイン領域側に向かって、ＨｆＯ２→ＨｆＡｌＯｘ→Ａｌ２Ｏ３に徐々に組成が変化する膜を適用することができる。
【０１４９】
なお、組成によって誘電率が変化する誘電体材料としては、ＨｆＡｌＯｘ（ＨｆＯ２−Ａｌ２Ｏ３の化合物）のほか、ＨｆＳｉＯｘ（ＨｆＯ２−ＳｉＯ２の化合物）、ＺｒＡｒＯｘ（ＺｒＯ２−Ａｌ２Ｏ３の化合物）、ＺｒＳｉＯｘ（ＺｒＯ２−ＳｉＯ２の化合物）など、多数の誘電体材料が挙げられる。
【０１５０】
また、誘電体材料の簿層に僅かの不純物をドープして結晶構造を変化させることにより、膜の誘電率を変えることもできる。そのような材料系としては、ＨｆＯ２に微量（数％）のＳｉ，Ｙ等をドープした系が考えられる。
【０１５１】
第１のゲート絶縁膜３４及び第２のゲート絶縁膜７４を形成する材料は、これらから任意に選択することができる。第１のゲート絶縁膜３４を形成する誘電体材料と第２のゲート絶縁膜７４を形成する誘電体材料は、同じでも異なっていてもよい。
【０１５２】
また、誘電体材料の簿層に僅かの不純物をドープして結晶構造を変化させることにより、膜の誘電率を変えることもできる。そのような材料系としては、ＨｆＯ２に微量（数％）のＳｉ，Ｙ等をドープした系が考えられる。
【０１５３】
［電界効果トランジスタの駆動方法］
本実施形態による電界効果トランジスタの動作は、第１実施形態による電界効果トランジスタと同様である。
【０１５４】
［電界効果トランジスタの製造方法］
次に、本実施形態による電界効果トランジスタの製造方法について、図２２乃至図２８を用いて説明する。
【０１５５】
まず、例えば図９（ａ）乃至図１１（ｂ）に示す第１実施形態による電界効果トランジスタの製造方法と同様にして、シリコン基板１０に、アクティブ領域２２Ａ，２２Ｂを画定する素子分離絶縁膜２２、不純物層２４を形成する（図２２（ａ））。
【０１５６】
次いで、シリコン基板１０上に、フォトリソグラフィにより、アクティブ領域２２Ａを露出するレジスト膜２６を形成する。レジスト膜２６の膜厚は、１００ｎｍ〜１μｍ程度が望ましい。ここでは、膜厚がｄｒｅｓｉｓｔであり、トランジスタのソース−ドレイン方向に沿った開口部の幅がＬＡＣであるレジスト膜２６を形成するものとする（図２２（ｂ））。
【０１５７】
次いで、レジスト膜２６をマスクとして、斜めスパッタリング法により、シリコン基板１０の法線方向に対してソース領域側へ傾斜した方向から成膜を行い、ソース領域側からドレイン領域側に向かって膜厚が徐々に増加する低誘電率膜３０を形成する（図２３（ａ））。
【０１５８】
スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）に対するシリコン基板１０の法線方向の傾斜角度は、低誘電率膜３０に求められる膜厚の勾配に応じて適宜選択される。傾斜角度は、典型的には、スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）とシリコン基板１０の法線方向（図中、一点鎖線で表す）とのなす角度をθ１として、
ｔａｎθ１＝（ＬＡＣ／２）／ｄｒｅｓｉｓｔ〜ｔａｎθ１＝ＬＡＣ／ｄｒｅｓｉｓｔ
の範囲に設定することが望ましい。レジスト膜２６の膜厚を１μｍ、開口部の幅を１μｍとするような典型的なデバイス設計の場合、傾斜角度θ１は、２６．６°≦θ≦４５°程度の範囲に設定することが望ましい。また、成膜中は、シリコン基板１０を回転しないことが望ましい。低誘電率膜３０の最大膜厚は、２ｎｍ程度とすることが望ましい。
【０１５９】
形成しようとする第１のゲート絶縁膜がＨｆＡｌＯｘ、ＨｆＳｉＯｘ、ＺｒＡｒＯｘ、ＺｒＳｉＯｘの場合、低誘電率膜３０は、それぞれ、Ａｌ２Ｏ３、ＳｉＯ２、Ａｌ２Ｏ３，ＳｉＯ２とする。また、母相に不純物を添加し、母相の結晶構造を変化させることにより誘電率を変化させる場合の例として、ＨｆＯ２に微量（数％）のＳｉ，Ｙ等をドープする場合は、ＳｉＯ２又はＹ２Ｏ３を堆積する。
【０１６０】
Ａｌ２Ｏ３、ＳｉＯ２及びＹ２Ｏ３の何れの場合も、これらの酸化物をターゲットとして、パワーを１００Ｗ、成膜室圧力を０．５Ｐａ、室温にて、ＲＦマグネトロンスパッタにより成膜することができる。
【０１６１】
次いで、レジスト膜２６をマスクとして、スパッタリング法により、高誘電率膜３２を形成する（図２３（ｂ））。高誘電率膜３２の成膜は、基板法線方向に対して垂直に、すなわち一様な膜厚で堆積することが望ましい。高誘電率膜３２の膜厚は、２ｎｍ〜１０ｎｍ程度が好ましい。
【０１６２】
形成しようとする第１のゲート絶縁膜がＨｆＡｌＯｘ、ＨｆＳｉＯｘ、ＺｒＡｒＯｘ、ＺｒＳｉＯｘの場合、高誘電率膜３２は、それぞれ、ＨｆＯ２、ＨｆＯ２、ＺｒＯ２，ＺｒＯ２とする。また、母相に不純物を添加し、母相の結晶構造を変化させることにより誘電率を変化させる場合の例として、ＨｆＯ２に微量（数％）のＳｉ，Ｙ等をドープする場合は、ＨｆＯ２を堆積する。
【０１６３】
次いで、レジスト膜２６を選択的に除去する。レジスト膜２６の除去には、低誘電率膜３０及び高誘電率膜３２の形成材料に応じて、これら膜に与えるダメージの少ない方法を適宜選択する。例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ２Ｏ５、ＴａＨｆＯｘ、Ｙ２Ｏ３等であれば、ＳＰＭ溶液を用いることができる。ＳＰＭ溶液を用いることにより、低誘電率膜３０及び高誘電率膜３２にダメージを与えることなくレジスト膜２６を除去することができる。また、レジスト膜２６に付着している部分の低誘電率膜３０及び高誘電率膜３２は、レジスト膜２６とともに除去される（図２４（ａ））。
【０１６４】
次いで、窒素気流中で、５００℃〜１０００℃にて熱処理を行う。熱処理時間は、絶縁膜材料にもよるが、ＨｆＡｌＯｘ（ＨｆＯ２−Ａｌ２Ｏ３）の場合は、５００℃〜９００℃が望ましい。この熱処理により、低誘電率膜３０と高誘電率膜３２との間で反応が生じ、或いは低誘電率膜３０の構成元素（Ｓｉ，Ｙ）が不純物として母相としての高誘電率膜３２中にドープされる。これにより、ソース領域側からドレイン領域側に向かうほど誘電率の低い第１のゲート絶縁膜３４が形成される（図２４（ｂ））。
【０１６５】
次いで、第１のゲート絶縁膜３４上に、図１３（ｂ）に示す第１実施形態による電界効果トランジスタの製造方法と同様にして、チャネルとなる相変化材料層３６を形成する（図２４（ｃ））。
【０１６６】
次いで、フォトリソグラフィにより、アクティブ領域２２Ａ上を覆うレジスト膜４２を形成する。
【０１６７】
次いで、レジスト膜４２をマスクとして相変化材料層３６をドライエッチングし、相変化材料層３６をアクティブ領域２２Ａ上に選択的に残存させる（図２５（ａ））。
【０１６８】
次いで、レジスト膜４２を除去する。レジスト膜４２の除去は、例えば、１００℃の酸素プラズマ中での燃焼剥離と、その後のアセトン等を用いた有機洗浄とにより行う。
【０１６９】
なお、相変化材料層３６のパターニング工程は、例えば複数のトランジスタを形成する際に隣接素子間を分離する場合など、必要に応じて適宜行ってもよい。
【０１７０】
次いで、シリコン基板１０上に、フォトリソグラフィにより、アクティブ領域２２Ａを露出するレジスト膜４４を形成する。レジスト膜４４の膜厚は、１００ｎｍ〜１μｍ程度が望ましい。ここでは、膜厚がｄｒｅｓｉｓｔであり、トランジスタのソース−ドレイン方向に沿った開口部の幅がＬＡＣであるレジスト膜４４を形成するものとする（図２５（ｂ））。
【０１７１】
次いで、レジスト膜４４をマスクとして、斜めスパッタリング法により、シリコン基板１０の法線方向に対してドレイン領域側へ傾斜した方向から成膜を行い、ドレイン領域側からソース領域側に向かって膜厚が徐々に増加する低誘電率膜７０を形成する（図２６（ａ））。
【０１７２】
スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）に対するシリコン基板１０の法線方向の傾斜角度は、低誘電率膜７０に求められる膜厚の勾配に応じて適宜選択される。傾斜角度は、典型的には、スパッタ分子の進行方向（概ねターゲット表面の法線方向と考えてよい）とシリコン基板１０の法線方向（図中、一点鎖線で表す）とのなす角度をθ２として、
ｔａｎθ２＝（ＬＡＣ／２）／ｄｒｅｓｉｓｔ〜ｔａｎθ２＝ＬＡＣ／ｄｒｅｓｉｓｔ
の範囲に設定することが望ましい。レジスト膜４４の膜厚を１μｍ、開口部の幅を１μｍとするような典型的なデバイス設計の場合、傾斜角度θ２は、２６．６°≦θ≦４５°程度の範囲に設定することが望ましい。また、成膜中は、シリコン基板１０を回転しないことが望ましい。低誘電率膜７０の最大膜厚は、２ｎｍ程度とすることが望ましい。傾斜角度θ２は、｜θ２｜＝｜θ１｜とすることが望ましいが、必ずしも｜θ２｜＝｜θ１｜とする必要はない。
【０１７３】
低誘電率膜７０の材料選択例は、低誘電率膜３０の場合と同様である。
【０１７４】
次いで、レジスト膜４４をマスクとして、スパッタリング法により、高誘電率膜７２を形成する（図２６（ｂ））。高誘電率膜７２の成膜は、基板法線方向に対して垂直に、すなわち一様な膜厚で堆積することが望ましい。高誘電率膜７２の膜厚は、２ｎｍ〜１０ｎｍ程度が好ましい。
【０１７５】
低誘電率膜７２の材料選択例は、低誘電率膜３２の場合と同様である。
【０１７６】
次いで、レジスト膜４４を選択的に除去する。レジスト膜４４の除去には、低誘電率膜７０及び高誘電率膜７２の形成材料に応じて、これら膜に与えるダメージの少ない方法を適宜選択する。例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ２Ｏ５、ＴａＨｆＯｘ、Ｙ２Ｏ３等であれば、ＳＰＭ溶液を用いることができる。ＳＰＭ溶液を用いることにより、低誘電率膜７０及び高誘電率膜７２にダメージを与えることなくレジスト膜４４を除去することができる。また、レジスト膜４４に付着している部分の低誘電率膜７０及び高誘電率膜７２は、レジスト膜４４とともに除去される（図２７（ａ））。
【０１７７】
次いで、窒素気流中で、５００℃〜１０００℃にて熱処理を行う。熱処理時間は、絶縁膜材料にもよるが、ＨｆＡｌＯｘ（ＨｆＯ２−Ａｌ２Ｏ３）の場合は、５００℃〜９００℃が望ましい。この熱処理により、低誘電率膜７０と高誘電率膜７２との間で反応が生じ、或いは低誘電率膜７０の構成元素（Ｓｉ，Ｙ）が不純物として母相としての高誘電率膜７２中にドープされる。これにより、ソース領域側からドレイン領域側に向かうほど誘電率の高い第２のゲート絶縁膜７４が形成される（図２７（ｂ））。
【０１７８】
次いで、図１６（ｂ）乃至１７（ａ）に示す第１実施形態による電界効果トランジスタの製造方法と同様にして、第２のゲート絶縁膜７２上に、ゲート電極５２を形成する（図２８（ａ））。
【０１７９】
次いで、図１７（ｂ）乃至図２０（ｂ）に示す第１実施形態による電界効果トランジスタの製造方法と同様にして、層間絶縁膜５４、配線６８Ａ，６８Ｂ，６８Ｃ，６８Ｄを形成する（図２８（ｂ））。
【０１８０】
この後、必要に応じて所定のバックエンドプロセスを行い、本実施形態による電界効果トランジスタを完成する。
【０１８１】
このように、本実施形態によれば、高いチャネル移動度と高いオン／オフ比とを両立した高速且つ低消費電力の電界効果トランジスタを実現することができる。
【０１８２】
［第３実施形態］
第３実施形態による電界効果トランジスタ及びその製造方法について図２９乃至図３５を用いて説明する。図１乃至図２８に示す第１及び第２実施形態による電界効果トランジスタ及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１８３】
図２９は、本実施形態による電界効果トランジスタの構造を示す概略断面図である。図３０及び図３１は、本実施形態による電界効果トランジスタの動作を説明するエネルギーバンド図である。図３２乃至図３５は、本実施形態による電界効果トランジスタの製造方法を示す工程断面図である。
【０１８４】
［電界効果トランジスタの断面構造と動作概略］
はじめに本実施形態による電界効果トランジスタの構造について図２９を用いて説明する。
【０１８５】
シリコン基板８０には、第１のゲート絶縁膜８２が形成されている。第１のゲート絶縁膜８２上には、相変化材料層８４が形成されている。第１のゲート絶縁膜８２上には、また、相変化材料層８４の両端部に接続して、ソース電極８８及びドレイン電極９０が形成されている。ソース電極８８とドレイン電極９０との間の相変化材料層８４上には、第２のゲート絶縁膜９２が形成されている。第２のゲート絶縁膜９２上には、ゲート電極９６Ａ，９６Ｂ，９６Ｃが形成されている。
【０１８６】
このように、本実施形態による電界効果トランジスタは、相変化材料層８４をチャネル層とし、ソース電極８８とドレイン電極９０との間に流れる電流を、バックゲート電極（シリコン基板１０）とトップゲート電極（ゲート電極９６Ａ，９６Ｂ，９６Ｃ）との間に印加する電界によって制御するものである。
【０１８７】
本実施形態による電界効果トランジスタでは、チャネル層（相変化材料層８４）の静電ポテンシャルにチャネル長方向に沿って勾配が形成されるように、異なる駆動電圧を印加できる複数のゲート電極９６Ａ，９６Ｂ，９６Ｃを有している。こうすることで、チャネル長方向に沿ったチャネル層内の静電ポテンシャルを折り曲げて、広いエネルギー領域でバンドギャップに電子透過をブロックさせることができる。つまりは、電子透過がブロックされるエネルギー領域の大きさはトップゲート電極の数を増やすことで、増倍することができる。
【０１８８】
［電界効果トランジスタの駆動方法］
次に、本実施形態による電界効果トランジスタの動作について図２９乃至図３１を用いて説明する。
【０１８９】
まず、トランジスタを駆動させるための前提条件について説明する。
【０１９０】
ソースは接地し、その電位ＶＳをフェルミ準位ＥＦと同じにする（ＶＳ＝−ＥＦ／ｅ＝０）。また、バックゲート電極には正の電圧を印加して、静電支配（電界効果ドーピング）によりソース領域のフェルミ準位ＥＦを伝導帯の底よりも十分に高く、すなわち縮退極限となるようにする（ＥＦ−ＥＣ≫ｋＢＴ）。
【０１９１】
次に、トランジスタをオフ状態にする電圧印加条件について説明する。
【０１９２】
トランジスタをオフ状態とするときには、トップゲート電極であるゲート電極９６Ａ，９６Ｂ，９６Ｃには、０＞ＶＴＧＡ＞ＶＴＧＢ＞ＶＴＧＣの関係となる電圧ＶＴＧＡ，ＶＴＧＢ，ＶＴＧＣを、それぞれ印加する。また、バックゲート電極には、前述のように、正の電圧ＶＢＧを印加する。また、ソース電極８８は接地するものとし、ドレイン電極９０には所定のソース−ドレイン間電圧が印加されるように正の電圧を印加する。
【０１９３】
トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図３０に示すようになる。図３０中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。
【０１９４】
すなわち、バックゲート電極には正の電圧ＶＢＧが印加されているため、ソース領域とドレイン領域との間のチャネル領域では、静電ポテンシャルＵはフェルミ準位ＥＦよりも引き下げられる。フェルミ準位ＥＦは、ドレイン電圧によりソース領域側が最も高く、ドレイン領域側が最も低くなる。
【０１９５】
また、ゲート電極９６Ａ，９６Ｂ，９６Ｃに上述のような負の駆動電圧を印加することにより、ゲート電極９６Ａ，９６Ｂ，９６Ｃ部分のチャネル層の静電ポテンシャルＵが持ち上げられる。ゲート電極９６Ａ，９６Ｂ，９６Ｃによる静電制御（電界効果ドーピング）の効果は、印加電圧の大きさに応じて、ソース領域側のゲート電極９６よりもドレイン領域側のゲート電極９６の方が大きくなるため、ドレイン領域に近いゲート電極９６部分ほど静電ポテンシャルＵは大きく持ち上げられる。
【０１９６】
そして、静電ポテンシャルＵとともに、ゲート電極９６Ａ，９６Ｂ，９６Ｃ下のチャネル領域では、バンドギャップも持ち上げられることになる。このバンドギャップはコヒーレントな電子透過を妨げることでエネルギー軸上にトランスポートギャップを形成するため、それぞれのトップゲートによるトランスポートギャップはエネルギー軸上で重なり合っている方が、ドレイン電流を流さないためには都合がよい。そのため、ドレイン電流が最小となるような、隣り合ったトップゲートの電圧差を求めておいて、その電圧差の条件を満たすようなトップゲート電圧ＶＴＧＡ，ＶＴＧＢ，ＶＴＧＣを使用することが望ましい。
【０１９７】
図３０に示すようにバンドギャップが屈曲すると、電子がソース領域側からドレイン領域側に抜けるには、ソース領域で電子は、最も右側のトップゲートによって持ち上げられた伝導帯の底のエネルギーＥＣよりも高いエネルギー準位に熱励起される必要がある。なぜなら、そのエネルギー準位からソース領域での伝導帯の底のエネルギーＥＣまでのエネルギー領域は、トランスポートギャップに覆われて、電子が透過できなくなってしまっているからである。このエネルギー領域で電子がソース領域側からドレイン領域側へと抜けるには、バンドギャップを透過しなければならないが、このトランジスタではチャネル内でフォノンとのエネルギー授受により（或いは他の非弾性散乱により）電子のエネルギーが変化することはなく一定であるので、電子はバンドギャップが薄くなっている箇所に回り込んでバンド−バンド間トンネル（band-to-band tunneling）によってチャネルを透過することはできない。因みに、チャネル領域内でフォノン散乱が生じないのは、チャネル長が非弾性散乱長よりも短くなるように、トランジスタを製造するからである。
【０１９８】
この結果、ドレイン電流は流れることはなく、トランジスタはオフ状態となる。
【０１９９】
次に、トランジスタをオン状態にする電圧印加条件について説明する。
【０２００】
トランジスタをオン状態とするときには、トップゲート電極であるゲート電極９６Ａ，９６Ｂ，９６Ｃには、それらによってエネルギーバンドが持ち上げられないように、十分に小さい値か０Ｖである電圧ＶＴＧＡ，ＶＴＧＢ，ＶＴＧＣを、それぞれ印加する。また、バックゲート電極には、前述のように、正の電圧ＶＢＧを印加する。また、ソース電極８８は接地するものとし、ドレイン電極９０には所定のソース−ドレイン間電圧が印加されるように正の電圧を印加する。
【０２０１】
トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図３１に示すようになる。図３１中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。
【０２０２】
これにより、ソース領域からドレイン領域へとエネルギーバンドは段差を生じることなく繋がるので、ソース領域のフェルミ準位ＥＦの電子は、ドレイン領域へとバリスティック（或いは電子コヒーレンスを保ったまま）に透過できることとなり、ドレイン電流が流れ、トランジスタはオン状態となる。
【０２０３】
ドレイン電圧ＶＤＳを正に大きくしていくと、ドレイン領域のフェルミ準位ＥＦは、ソース領域のフェルミ準位ＥＦよりも下に押し下げられる。これにより、ソース領域側の伝導帯の電子は、ドレイン領域側の開いているエネルギー準位へと抜けられるようになる。
【０２０４】
このトランジスタのソース領域は縮退極限のため、ドレイン電流は、ソース領域のフェルミ準位ＥＦとドレイン領域のフェルミ準位ＥＦに差に比例する。つまり、ドレイン電流は、ドレイン電圧比に比例して大きくなる。しかし、ドレイン領域のフェルミ準位ＥＦがソース領域の伝導帯の底のエネルギーＥＣよりも小さくなると、やがて、ドレイン電流はそれ以上、増えなくなる（非特許文献８）。すなわち、ドレイン電流は、飽和する。
【０２０５】
このように、本実施形態による電界効果トランジスタによれば、従来のグラフェントランジスタのようなジレンマに阻まれることなく、チャネル領域におけるキャリア移動度を最大化しつつ、ドレイン電流を飽和させることができる。
【０２０６】
［電界効果トランジスタの製造方法］
次に、本実施形態による電界効果トランジスタの製造方法について図３２乃至図３５を用いて説明する。
【０２０７】
まず、面方位が（１００）面であるシリコン基板８０上に、例えば熱酸化法により、例えば温度８００℃の酸素雰囲気中で１０分間加熱することにより、例えば膜厚１０ｎｍの酸化シリコン層を形成する。これにより、酸化シリコン層よりなる第１のゲート絶縁膜８２を形成する（図３２（ａ））。シリコン基板８０には、第１及び第２実施形態の場合と同様、素子分離絶縁膜２２や不純物層２４を設けてもよい。
【０２０８】
第１のゲート絶縁膜８２の膜厚は、ゲート電極９６Ａ，９６Ｂ，９６Ｃ及びバックゲート電極としてのシリコン基板８０からの静電的な影響を考慮して、適宜選択することが望ましい。すなわち、薄くなるほどに、ソース領域及びドレイン領域におけるバックゲート電極からの静電支配が強くなる。第１のゲート絶縁膜８２の構成材料は、酸化シリコンに限らず、窒化シリコンや高誘電率絶縁膜等、他の絶縁膜を適宜選択することができる。また、成膜方法も特に限定されるものではなく、ＣＶＤ法やスパッタリング法等により形成してもよい。
【０２０９】
次いで、第１のゲート絶縁膜８２上に、例えばスパッタリング法により、チャネル層となる相変化材料層８４を形成する（図３２（ｂ））。相変化材料層８４としては、例えば、ゲルマニウムとテルルからなる結晶合金層（ＧｅＴｅ層）と、アンチモンとテルルからなる結晶合金層（Ｓｂ２Ｔｅ３層）とを、それぞれのもつ＜１１１＞面軸とｃ軸とが整合するように積層した超格子構造を適用することができる。
【０２１０】
例えば、Ｇｅ、Ｓｂ、Ｔｅそれぞれの純金属からなるターゲットを配置したＲＦスパッタリング装置を用い、圧力０．５Ｐａ下で、スパッタガスにＡｒを用い、Ｔｅターゲットには１２．５Ｗのパワーを、Ｓｂターゲットには１２．８Ｗのパワーを、Ｇｅターゲットには４５Ｗのパワーを適宜印加し、所望の結晶合金層を順次積層していく。基板温度は、成膜する結晶合金層の結晶化相転移温度に応じて適宜選択することが望ましい。例えば、Ｓｂ２Ｔｅ３の結晶化相転移温度は約１００℃、ＧｅＴｅの結晶化相転移温度は最大でも２３０℃であるため、超格子構造を作製するための基板温度は、最低でも２３０℃より高い温度とすることが望ましい。
【０２１１】
例えば、ＧｅＴｅの１：１組成からなる１ｎｍの膜と、Ｓｂ２Ｔｅ３組成からなる６ｎｍの膜（Ｓｂ２Ｔｅ３の１ｎｍは１ＱＬに相当）とを繰り返し積層する。これにより、［（Ｇｅ２Ｔｅ２）／（Ｓｂ２Ｔｅ３）６］の繰り返しからなる超格子構造の相変化材料層８４を形成する。
【０２１２】
次いで、フォトリソグラフィ及びエッチングにより、相変化材料層８４を所定の形状にパターニングする（図３３（ａ））。このパターニング工程は、例えば複数のトランジスタを形成する際に隣接素子間を分離する場合など、必要に応じて適宜行えばよい。相変化材料層８４をパターニングすることには、相変化材料層８４の側面部にソース電極８８及びドレイン電極９０を接触させ、導電率の高い合金結晶層に直接ソース側からキャリアを注入することにより、より大きい電流が得られるメリットもある。
【０２１３】
次いで、相変化材料層８４上に、例えばスパッタリング法により、例えば膜厚３０ｎｍ程度の、電極となる導電材料、例えばＴｉＮ層８６を形成する（図３３（ｂ））。例えば、純金属Ｔｉターゲットを装備したＲＦスパッタ装置を用いて、例えばＡｒと窒素を１：１で混合した０．１Ｐａのガス中で１ｋＷのパワーでスパッタリングを行うことにより、ＴｉＮ層８６を形成する。
【０２１４】
次いで、フォトリソグラフィ及びエッチングによりＴｉＮ層８６をパターニングし、相変化材料層８４の両端部に配置されたソース電極８８及びドレイン電極９０を形成する（図３４（ａ））。ＴｉＮ層８６のエッチングには、ドライエッチング法及びウェットエッチング法を適時選択して使用できる。例えばドライエッチング法では、ＨＢｒとＡｒの混合ガス中で１５００ＷのＲＦプラズマパワーにおいて３０秒程度処理を行うことにより、３０ｎｍのＴｉＮをエッチングできる。この組成に限らず、ＡｒのみやＣｌ２等のガスも使用できる。また、ウェットエッチング法では、ＨＦとＨ２Ｏ２との混合溶液等が使用できる。弗酸、過酸化水素及び水を約１：１：１０程度の組成で混合した溶液で約１５分エッチングを行うことにより、３０ｎｍのＴｉＮをエッチングできる。
【０２１５】
ソース電極８８とドレイン電極９０との間隔は、ディラック電子がフォノンによって散乱される長さ（非弾性散乱長）よりも短くするが、１μｍ以下が望ましい。
【０２１６】
次いで、相変化材料層８４上に、例えばＣＶＤ法やスパッタリング法等により、第２のゲート絶縁膜９２を形成する（図３４（ｂ））。第２のゲート絶縁膜９２の構成材料及び膜厚は、ゲート電極９６Ａ，９６Ｂ，９６Ｃ及びバックゲート電極としてのシリコン基板８０からの静電的な影響を考慮して、適宜選択することが望ましい。良好な絶縁性を維持するためには、膜厚は２ｎｍ以上が望ましい。
【０２１７】
第２のゲート絶縁膜９２をスパッタリング法により形成する場合は、スパッタリング法により良好な絶縁特性を有する膜が得られる材料、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ２Ｏ５、ＴａＨｆＯｘ、Ｙ２Ｏ３等が望ましい。ここでは、一例として、ＨｆＯ２よりなる第２のゲート絶縁膜９２を形成する場合を例にして説明する。
【０２１８】
ＨｆＯ２よりなる第２のゲート絶縁膜９２は、例えば、ＨｆＯ２ターゲットを用い、パワーを１００Ｗ、成膜室圧力を０．５Ｐａ、室温にて、ＲＦマグネトロンスパッタにより成膜することができる。
【０２１９】
次いで、第２のゲート絶縁膜９２上に、例えばスパッタリング法により、例えば膜厚３０ｎｍ程度の、ゲート電極９６Ａ，９６Ｂ，９６Ｃとなる導電材料、例えばＴｉＮ層９４を形成する（図３５（ａ））。例えば、純金属Ｔｉターゲットを装備したＲＦスパッタ装置を用いて、例えばＡｒと窒素を１：１で混合した０．１Ｐａのガス中で１ｋＷのパワーでスパッタリングを行うことにより、ＴｉＮ層９４を形成する。
【０２２０】
次いで、フォトリソグラフィ及びエッチングによりＴｉＮ層９４をパターニングし、ソース電極８８とドレイン電極９０との間の第２のゲート絶縁膜９２上に、ゲート電極９６Ａ，９６Ｂ，９６Ｃを形成する（図３５（ｂ））。ＴｉＮ層９４のエッチングには、ドライエッチング法及びウェットエッチング法を適時選択して使用できる。例えばドライエッチング法では、ＨＢｒとＡｒの混合ガス中で１５００ＷのＲＦプラズマパワーにおいて３０秒程度処理を行うことにより、３０ｎｍのＴｉＮをエッチングできる。この組成に限らず、ＡｒのみやＣｌ２等のガスも使用できる。また、ウェットエッチング法では、ＨＦとＨ２Ｏ２との混合溶液等が使用できる。弗酸、過酸化水素及び水を約１：１：１０程度の組成で混合した溶液で約１５分エッチングを行うことにより、３０ｎｍのＴｉＮをエッチングできる。
【０２２１】
ゲート電極９６Ａ，９６Ｂ，９６Ｃの間隔は、ゲート電圧で誘起される電界のフリンジ効果が問題とならない程度に大きくなるように、３０ｎｍ以上とするのが望ましい。ゲート長は、チャネル長とゲート電極間隔から決定する。それぞれのゲート電極９６Ａ，９６Ｂ，９６Ｃのゲート長をそれぞれ最適な性能となるように異なる寸法で形成するようにしてもよい。
【０２２２】
この後、必要に応じて所定のバックエンドプロセスを行い、本実施形態による電界効果トランジスタを完成する。
【０２２３】
このように、本実施形態によれば、高いチャネル移動度と高いオン／オフ比とを両立した高速且つ低消費電力の電界効果トランジスタを実現することができる。
【０２２４】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２２５】
例えば、上記第１実施形態では、第１のゲート絶縁膜の膜厚をソース領域側からドレイン領域側に向かって徐々に増加したが、第１のゲート絶縁膜の膜厚は、必ずしも変化する必要はない。また、上記第２実施形態では、第１のゲート絶縁膜の誘電率をソース領域側からドレイン領域側に向かって徐々に小さくしたが、第１のゲート絶縁膜の誘電率は、必ずしも変化する必要はない。チャネル層の静電ポテンシャルに傾斜をもたせるためには、少なくとも第２のゲート絶縁膜に膜厚或いは誘電率を変化すればよく、第１のゲート絶縁膜及び第２のゲート絶縁膜の双方を変化させることは必ずしも必要ではない。
【０２２６】
また、上記第１実施形態では第１のゲート絶縁膜及び第２のゲート絶縁膜の膜厚を変化し、上記第２の実施形態では第１のゲート絶縁膜及び第２のゲート絶縁膜の誘電率を変化したが、これらは任意に組み合わせるようにしてもよい。例えば、第１のゲート絶縁膜の膜厚を変化し、第２のゲート絶縁膜の誘電率を変化するようにしてもよく、第１のゲート絶縁膜の誘電率を変化し、第２のゲート絶縁膜の膜厚を変化するようにしてもよい。また、膜厚及び誘電率の双方を変化するようにしてもよい。
【０２２７】
また、上記第１及び第２実施形態では、第１のゲート絶縁膜の構成材料と第２のゲート絶縁膜の構成材料を同じとしたが、必ずしも同じである必要はなく、任意の材料を適宜組み合わせるようにしてもよい。
【０２２８】
また、上記第１乃至第３実施形態では、チャネル層を構成するディラック電子系材料の一例として、電界の印加によりトポロジカル相の転移が生じる相変化材料を示したが、必ずしもトポロジカル相転移を生じる相変化材料である必要はない。例えば、電界印加によりバンドギャップが開く二層グラフェンを適用するようにしてもよい。また、第３実施形態の電界効果トランジスタについては、電界印加によってバンドギャップが開く必要がないので、バンドギャップをもつアームチェア型のグラフェンナノリボン、ＭｏＳ２等の他のディラック電子系材料を適用するようにしてもよい。
【０２２９】
また、上記第１乃至第３実施形態では、電界の印加によりトポロジカル相の転移が生じる相変化材料として、Ｇｅ、Ｔｅ又はＢｉを主成分とする相変化材料を例示したが、上記実施形態に適用可能な相変化材料は、これに限定されるものではない。トポロジカル絶縁体に関する研究は始まって間もないものであり、今後様々な材料が見出される可能性がある。電界の印加によって通常の絶縁体とトポロジカル絶縁体との間で相転移するものであれば、Ｇｅ、Ｔｅ又はＢｉを主成分とする相変化材料に代えて適用することが可能である。
【０２３０】
また、上記実施形態では、チャネル層の材料に、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化する相変化材料を用いた例を示したが、外部電場の印加によってトポロジカル絶縁体から通常の絶縁体へと変化する相変化材料を用いてもよい。例えば、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを積層した超格子構造の相変化材料では、４ＱＬｓ以上のＳｂ２Ｔｅ３層を用いればよい。この場合も、トランジスタがオン状態のときにディラック電子系の伝導機構を呈するように、トランジスタの各端子への印加電圧を適宜設定すればよい。
【０２３１】
また、上記第３実施形態では、３つのトップゲート電極を有する電界効果トランジスタを示したが、トップゲート電極の数はこれに限定されるものではなく、適宜増減することができる。
【０２３２】
また、上記第３実施形態では、第２のゲート絶縁膜を一様な材料で形成したが、第１又は第２実施形態と同様に、膜厚を変化し或いは誘電率を変化するようにしてもよい。
【０２３３】
また、上記実施形態に記載した電界効果トランジスタの各構成部分の構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【０２３４】
１０，８０…シリコン基板
１２，２０…酸化シリコン層
１４…窒化シリコン層
１６，２６，３２，４２，４４，５０，５６，６０，６６…レジスト膜
１８…素子分離溝
２２…素子分離絶縁膜
２４…不純物層（バックゲート電極）
２８，３４，８２…第１のゲート絶縁膜
３０，７０…低誘電率膜
３２，７２…高誘電率膜
３６，８４…相変化材料層
４６，７４，９２…第２のゲート絶縁膜
４８，８６，９４…ＴｉＮ層
５２，９６Ａ，９６Ｂ，９６Ｃ…ゲート電極
５４…層間絶縁膜
５８，６２…コンタクトホール
６４…導電膜
６８Ａ，６８Ｂ，６８Ｃ，６８Ｄ…配線
８８…ソース電極
９０…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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