(57)【要約】【課題】工程増及び工程煩雑化を可及的に抑止しつつ、抗折強度の確保及びゲッタリング効果の確保を双方共に容易且つ確実に実現する半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体基板１と、半導体基板１の表面に形成された機能素子２とを備えており、半導体基板１は、その裏面１ｂにおいて、結晶欠陥密度の高い第１の表層１Ａと、第１の表層１Ａよりも裏面に近い位置に形成された第１の表層１Ａよりも結晶欠陥密度の低い第２の表層１Ｂとを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された機能素子と
を含み、
前記半導体基板は、その裏面において、結晶欠陥密度の高い第１の表層と、前記第１の表層よりも前記裏面に近い位置に形成された前記第１の表層よりも結晶欠陥密度の低い第２の表層とを有することを特徴とする半導体装置。
【請求項２】
前記第２の表層は、０．０５μｍ〜１μｍの範囲内の厚みであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の表層は、２μｍ〜５μｍの範囲内の厚みであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の表面に機能素子を形成する工程と、
前記半導体基板の裏面を研削し、前記裏面に結晶欠陥密度の高い第１の表層を形成する工程と、
前記裏面において、前記第１の表層の一部が残存するように、残存する前記第１の表層よりも前記裏面に近い位置に前記第１の表層よりも結晶欠陥密度の低い第２の表層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の表層は、０．０５μｍ〜１μｍの範囲内の厚みであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の表層は、２μｍ〜５μｍの範囲内の厚みであることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第２の表層を形成する工程は、前記第１の表層を形成する工程の研削よりも微細な裏面状態となる条件で、前記裏面を研削することを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の表層を形成する工程は、前記裏面をイオンインプランテーション処理することを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２の表層を形成する工程は、前記裏面をレーザアニール処理することを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板の表面にトランジスタ等の機能素子を形成した後、半導体基板の裏面を研削して薄化する（裏面研削）技術は、３次元積層技術の発展に伴い、薄化に対する要求が更に高まっている。近年では、３００ｍｍ径の半導体基板を１０μｍ以下の厚みまで均一に薄化する技術が開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２８１０号公報
【特許文献２】特開２０１２−８４７８０号公報
【特許文献３】特開２００５−２７７１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板を裏面研削すると、その裏面には研削に起因したダメージ層が形成される。このダメージ層は、薄化した半導体基板の抗折強度を劣化させる原因となり、抗折強度が弱いと、その後のチップの取り扱いにおいて、カケ割れの発生という問題を引き起こす。一方、抗折強度を向上させるためにダメージ層を例えばストレスリリーフ処理で除去すると、抗折強度は回復するものの、裏面からの汚染を防ぐゲッタリング効果が弱まることになる。このように、抗折強度の確保とゲッタリング効果の確保とはトレードオフの関係にあり、近年の薄化した半導体基板を取り扱ううえで大きな問題となっている。
【０００５】
この問題に対処する手法として、特許文献１〜３等の手法が提案されている。しかしながら、いずれの手法でも通常の研削と異なる煩雑で特殊な工程（特許文献１ではビトリファイド接合剤を用いた研削、特許文献２では保護膜の形成、特許文献３では２層のゲッタリング層の形成）が付加されている。これらの手法では、上記のトレードオフの問題の解消を目指すも、大きな工程増及び工程煩雑化という新たな問題を招くことになる。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、工程増及び工程煩雑化を可及的に抑止しつつ、抗折強度の確保及びゲッタリング効果の確保を双方共に容易且つ確実に実現する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
半導体装置の一態様は、半導体基板と、前記半導体基板の表面に形成された機能素子とを含み、前記半導体基板は、その裏面において、結晶欠陥密度の高い第１の表層と、前記第１の表層よりも前記裏面に近い位置に形成された前記第１の表層よりも結晶欠陥密度の低い第２の表層とを有する。
【０００８】
半導体装置の製造方法の一態様は、半導体基板の表面に機能素子を形成する工程と、前記半導体基板の裏面を研削し、前記裏面に結晶欠陥密度の高い第１の表層を形成する工程と、前記裏面において、前記第１の表層の一部が残存するように、残存する前記第１の表層よりも前記裏面に近い位置に前記第１の表層よりも結晶欠陥密度の低い第２の表層を形成する工程とを含む。
【発明の効果】
【０００９】
上記の諸態様によれば、工程増及び工程煩雑化を可及的に抑止しつつ、抗折強度の確保及びゲッタリング効果の確保を双方共に容易且つ確実に得ることができる半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図３】第２の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４】第３の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、半導体装置及びその製造方法の諸実施形態について、図面を参照しながら詳細に説明する。半導体装置としては、機能素子としてＭＯＳトランジスタを備えたものを例示する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１〜図２は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図１（ａ）に示すように、シリコンの半導体基板１上に機能素子としてＭＯＳトランジスタ２を形成する。
詳細には、半導体基板１の基板表面１ａに例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。半導体基板１では、基板表面１ａの反対側の面が基板裏面１ｂとなる。
【００１４】
次に、基板表面１ａの素子活性領域に、熱酸化法等により薄いゲート絶縁膜１２を形成する。ゲート絶縁膜１２上に、ＣＶＤ法等により例えば多結晶シリコン膜を堆積し、多結晶シリコン膜及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。以上により、ゲート絶縁膜１２上にゲート電極１３が形成される。
【００１５】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１３の側面にシリコン酸化膜を残す。以上により、ゲート電極１３の側面にサイドウォール絶縁膜１４を形成される。
【００１６】
次に、サイドウォール絶縁膜１４をマスクとして素子活性領域に不純物をイオン注入する。これにより、ソース／ドレイン領域１５が形成され、ＭＯＳトランジスタ２が形成される。
【００１７】
そして、基板表面１ａ上に、ＭＯＳトランジスタ２を覆うようにＣＶＤ法等により絶縁膜、例えばシリコン酸化膜等を堆積する。これにより、層間絶縁膜１６が形成される。その後、コンタクト孔や配線の形成等を順次行う。
【００１８】
続いて、図１（ｂ），（ｃ）に示すように、半導体装置１の基板裏面１ｂを荒研削処理する。
荒研削処理は、粒度の粗い砥粒を研磨剤に用いた研削処理である。本実施形態では、例えばグリットサイズ３２０番の研磨剤を用い、スピンドル回転数が３０００ｒｐｍ、送り速度が４．０μｍ／ｓ、チャックテーブル回転数が３００ｒｐｍの研削条件で荒研削処理を行う。
【００１９】
荒研削処理を実行している間に、基板裏面１ｂに第１の表層１Ａが形成された様子を図１（ｂ）に示す。第１の表層１Ａは、転移を多く含む欠陥密度の高い積層欠陥等の結晶欠陥を有するダメージ層であり、表面凹凸はＲａ＝０．４μｍ程度でクラックも多数形成されている。そのため、第１の表層１Ａは、抗折強度は低いが、高いゲッタリング効果を発揮する。本実施形態では、荒研削処理を、図１（ｂ）の状態を越えて、図１（ｃ）のように半導体基板１の目的厚み、例えば３０μｍに近い厚みとなるまで行う。第１の表層１Ａの厚みは、研削量に関係なく５μｍ以下の所定厚となることが判っている。そのため、荒研削処理では、目的厚みに、第１の表層１Ａの厚みよりも薄い厚み、例えば３μｍを加えた厚み（＝３３μｍ程度）となるまで半導体基板１を研削する。
【００２０】
続いて、図２（ａ），（ｂ）に示すように、半導体装置１の基板裏面１ｂ（第１の表層１Ａの表面）を仕上げ研削処理する。
仕上げ研削処理は、粒度の細かい砥粒を研磨剤に用いた研削処理である。本実施形態では、例えばグリットサイズ２０００番の研磨剤を用い、スピンドル回転数が３０００ｒｐｍ、送り速度が０．３μｍ／ｓ、チャックテーブル回転数が３００ｒｐｍの研削条件で仕上げ研削処理を行う。
【００２１】
仕上げ研削処理を実行している間に、第１の表層１Ａが研削で除去されてゆき、残る第１の表層１Ａ上に第２の表層１Ｂが僅かに薄く形成された様子を図２（ａ）に示す。第２の表層１Ｂは、第１の表層１Ａよりも結晶欠陥密度の低い顕著な積層欠陥を有さない非晶質（アモルファス）層又は多結晶層とされたダメージ層であり、表面凹凸はＲａ＝０．０３μｍ程度である。そのため、第２の表層１Ｂは、ゲッタリング効果は殆ど発揮しないが、高い抗折強度を有する。
【００２２】
本実施形態では、仕上げ研削処理を、図２（ａ）の状態を越えて、図２（ｂ）のようにほぼ半導体基板１の目的厚みとなるまで行う。図２（ｂ）の状態では、第１の表層１Ａ及び第２の表層１Ｂが、高いゲッタリング効果及び高い抗折強度の双方を十分に維持できる厚みのバランスで形成される。具体的には、第１の表層１Ａが２μｍ程度〜５μｍ程度の範囲内の厚みに、第２の表層１Ｂが０．０５μｍ程度〜１μｍ程度の範囲内の厚みに調節される。本実施形態では、仕上げ研削処理により第１の表層１Ａの基板裏面１ｂから３μｍ程度までの厚み部分が除去され、第１の表層１Ａは２μｍ程度の厚み部分が残存する。基板裏面１ｂには、残存した第１の表層１Ａ上に第２の表層１Ｂが２００ｎｍ程度の厚みに形成される。
【００２３】
なお、仕上げ研削処理として、化学機械研磨（ＣＭＰ）処理を行い、残存する第１の表層１Ａ上に薄いアモルファスの第２の表層１Ｂを形成するようにしても良い。
【００２４】
しかる後、半導体基板１をスクライブラインに沿ってダイシング加工し、半導体装置として個々の半導体チップを切り出す。
【００２５】
ここで、本実施形態の比較例を挙げる。この比較例は、従来技術の１つである。半導体基板の裏面を荒研削処理した後、荒研削処理で形成されたダメージ層を完全に除去するように仕上げ研削処理を行う。その後、ストレスリリーフ処理により、仕上げ研削処理で形成されたダメージ層を完全に除去する。
【００２６】
具体的には、半導体基板の目的厚みを５０μｍ程度とした場合、半導体基板が２００μｍ程度の厚みとなるまで粗研削処理を行い、その後、約５０μｍ程度まで仕上げ研削処理を行う。そして、仕上げ研削で形成された低欠陥密度のダメージ層（例えば２００ｎｍ程度の厚み）を含んだ２μｍ程度の部分を、ストレスリリーフ処理で研削除去する。粗研削処理は、高欠陥密度のダメージ層による結晶欠陥を懸念して、２００μｍ程度の厚みで終了し、それより薄いところまでは行わない。
【００２７】
比較例では、仕上げ研削で形成された低欠陥密度のダメージ層を、ストレスリリーフ処理で研削除去する。そのため、抗折強度は回復するものの、半導体基板の裏面からの汚染を防ぐゲッタリング効果が著しく低下する。
【００２８】
本実施形態では、半導体基板１の基板裏面１ｂに、グリットサイズの異なる研磨剤を用いた荒研削処理及び仕上げ研削処理を順次行う。これにより、基板裏面１ｂに、結晶欠陥密度の高い第１の表層１Ａと、第１の表層１Ａよりも基板裏面１ｂに近い位置に第１の表層１Ａよりも結晶欠陥密度の低い第２の表層２Ｂとが形成される。第１の表層１Ａにより、十分なゲッタリング効果が確保される。第１の表層１Ａを覆う第２の表層２Ｂにより、十分な抗折強度が確保される。
【００２９】
以上説明したように、本実施形態によれば、工程増及び工程煩雑化を可及的に抑止しつつ、抗折強度の確保及びゲッタリング効果の確保を双方共に容易且つ確実に得ることができる半導体装置が実現する。
【００３０】
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、第１の実施形態に半導体基板の裏面に第１の表層及び第２の表層を形成するが、第２の表層の形成工程が異なる点で第１の実施形態と相違する。
図３は、第２の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【００３１】
本実施形態では先ず、第１の実施形態と同様に、図１（ａ）〜（ｃ）の各工程を順次実行する。このとき、図１（ｃ）と同様に、半導体基板１の基板裏面１ｂに第１の表層１Ａが形成される。但し、本実施形態では、荒研削処理を、半導体基板１のほぼ目的厚み、例えば３０μｍ程度となるまで行う。
【００３２】
続いて、図３に示すように、半導体装置１の基板裏面１ｂ（第１の表層１Ａの表面）をイオンインプランテーション処理（Ｉ．Ｉ．処理）する。
Ｉ．Ｉ．処理は、第１の表層１Ａの表面に不純物、例えばＳｉを打ち込む処理である。本実施形態では、例えば室温〜３００℃程度の温度に設定して、ドーズ量が３×１０17／ｍ2程度〜１０×１０17／ｍ2程度、加速エネルギーが５０ｋｅＶ程度〜１．５ＭｅＶ程度の条件でＩ．Ｉ．処理を行う。
【００３３】
このＩ．Ｉ．処理により、結晶欠陥密度の高い第１の表層１Ａの表面から所定深さまでＳｉが導入されて第１の表層１Ａの最表面部分の結晶欠陥が改質される。加速エネルギーを５０ｋｅＶ程度とした場合には、第１の表層１Ａの表面からサブミクロンオーダーの深さまで改質される。加速エネルギーを１．５ＭｅＶ程度とした場合には、第１の表層１Ａの表面から数μｍの深さまで改質される。この改質された最表面部分が第２の表層２Ｃとなる。第２の表層２Ｃは、第１の表層１Ａよりも結晶欠陥密度の低い顕著な積層欠陥を有さないアモルファス層とされたダメージ層である。そのため、第２の表層１Ｃは、ゲッタリング効果は殆ど発揮しないが、高い抗折強度を有する。
【００３４】
図３の状態では、第１の表層１Ａ及び第２の表層１Ｃが、高いゲッタリング効果及び高い抗折強度の双方を十分に維持できる厚みのバランスで形成される。具体的には、第１の表層１Ａが２μｍ程度〜５μｍ程度の範囲内の厚み、本実施形態では例えば３μｍ程度に調節される。第２の表層１Ｂが０．０５μｍ程度〜１μｍ程度の範囲内の厚み、本実施形態では例えば０．２μｍ程度に調節される。
【００３５】
本実施形態では、半導体基板１の基板裏面１ｂに、荒研削処理及びＩ．Ｉ．処理を順次行う。これにより、基板裏面１ｂに、結晶欠陥密度の高い第１の表層１Ａと、第１の表層１Ａよりも基板裏面１ｂに近い位置に第１の表層１Ａよりも結晶欠陥密度の低い第２の表層２Ｃとが形成される。第１の表層１Ａにより、十分なゲッタリング効果が確保される。第１の表層１Ａを覆う第２の表層２Ｃにより、十分な抗折強度が確保される。
【００３６】
しかる後、半導体基板１をスクライブラインに沿ってダイシング加工し、半導体装置として個々の半導体チップを切り出す。
【００３７】
以上説明したように、本実施形態によれば、工程増及び工程煩雑化を可及的に抑止しつつ、抗折強度の確保及びゲッタリング効果の確保を双方共に容易且つ確実に得ることができる半導体装置が実現する。
【００３８】
（第３の実施形態）
次いで、第３の実施形態について説明する。本実施形態では、第１の実施形態に半導体基板の裏面に第１の表層及び第２の表層を形成するが、第２の表層の形成工程が異なる点で第１の実施形態と相違する。
図４は、第３の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【００３９】
本実施形態では先ず、第１の実施形態と同様に、図１（ａ）〜（ｃ）の各工程を順次実行する。このとき、図１（ｃ）と同様に、半導体基板１の基板裏面１ｂに第１の表層１Ａが形成される。但し、本実施形態では、荒研削処理を、半導体基板１のほぼ目的厚み、例えば３０μｍ程度となるまで行う。
【００４０】
続いて、図４に示すように、半導体装置１の基板裏面１ｂ（第１の表層１Ａの表面）をレーザアニール処理する。
レーザアニール処理は、第１の表層１Ａの表面に所定のレーザ光を照射してアニールする処理である。本実施形態では、レーザとして例えば波長３０８ｎｍのＸｅＣｌレーザを用い、レーザパルス幅が２５ｎｓ〜３０ｎｓ、溶融温度が２５０℃程度〜５００℃程度の条件でレーザアニール処理を行う。
【００４１】
このレーザアニール処理により、結晶欠陥密度の高い第１の表層１Ａの表面から所定深さまで溶融して多結晶化し、第１の表層１Ａの最表面部分の結晶欠陥が改質される。この改質された最表面部分が第２の表層２Ｄとなる。第２の表層２Ｄは、第１の表層１Ａよりも結晶欠陥密度の低い顕著な積層欠陥を有さない多結晶層とされたダメージ層である。そのため、第２の表層１Ｄは、ゲッタリング効果は殆ど発揮しないが、高い抗折強度を有する。
【００４２】
図４の状態では、第１の表層１Ａ及び第２の表層１Ｄが、高いゲッタリング効果及び高い抗折強度の双方を十分に維持できる厚みのバランスで形成される。具体的には、第１の表層１Ａが２μｍ程度〜５μｍ程度の範囲内の厚み、本実施形態では例えば３μｍ程度に調節される。第２の表層１Ｂが０．０５μｍ程度〜１μｍ程度の範囲内の厚み、本実施形態では例えば０．２μｍ程度に調節される。
【００４３】
本実施形態では、半導体基板１の基板裏面１ｂに、荒研削処理及びレーザアニール処理を順次行う。これにより、基板裏面１ｂに、結晶欠陥密度の高い第１の表層１Ａと、第１の表層１Ａよりも基板裏面１ｂに近い位置に第１の表層１Ａよりも結晶欠陥密度の低い第２の表層２Ｄとが形成される。第１の表層１Ａにより、十分なゲッタリング効果が確保される。第１の表層１Ａを覆う第２の表層２Ｄにより、十分な抗折強度が確保される。
【００４４】
しかる後、半導体基板１をスクライブラインに沿ってダイシング加工し、半導体装置として個々の半導体チップを切り出す。
【００４５】
以上説明したように、本実施形態によれば、工程増及び工程煩雑化を可及的に抑止しつつ、抗折強度の確保及びゲッタリング効果の確保を双方共に容易且つ確実に得ることができる半導体装置が実現する。
【００４６】
以下、半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【００４７】
（付記１）半導体基板と、
前記半導体基板の表面に形成された機能素子と
を含み、
前記半導体基板は、その裏面において、結晶欠陥密度の高い第１の表層と、前記第１の表層よりも前記裏面に近い位置に形成された前記第１の表層よりも結晶欠陥密度の低い第２の表層とを有することを特徴とする半導体装置。
【００４８】
（付記２）前記第２の表層は、０．０５μｍ〜１μｍの範囲内の厚みであることを特徴とする付記１に記載の半導体装置。
【００４９】
（付記３）前記第１の表層は、２μｍ〜５μｍの範囲内の厚みであることを特徴とする付記１又は２に記載の半導体装置。
【００５０】
（付記４）前記第２の表層は、非晶質層又は多結晶層であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００５１】
（付記５）前記第１の表層は、転移を含む結晶欠陥を有することを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００５２】
（付記６）半導体基板の表面に機能素子を形成する工程と、
前記半導体基板の裏面を研削し、前記裏面に結晶欠陥密度の高い第１の表層を形成する工程と、
前記裏面において、前記第１の表層の一部が残存するように、残存する前記第１の表層よりも前記裏面に近い位置に前記第１の表層よりも結晶欠陥密度の低い第２の表層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００５３】
（付記７）前記第２の表層は、０．０５μｍ〜１μｍの範囲内の厚みであることを特徴とする付記６に記載の半導体装置の製造方法。
【００５４】
（付記８）前記第１の表層は、２μｍ〜５μｍの範囲内の厚みであることを特徴とする付記６又は７に記載の半導体装置の製造方法。
【００５５】
（付記９）前記第２の表層は、非晶質層又は多結晶層であることを特徴とする付記６〜８のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記１０）前記第１の表層は、転移を含む結晶欠陥を有することを特徴とする付記６〜９のいずれか１項に記載の半導体装置の製造方法。
【００５７】
（付記１１）前記第２の表層を形成する工程は、前記第１の表層を形成する工程の研削よりも微細な裏面状態となる条件で、前記裏面を研削することを特徴とする付記６〜１０のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記１２）前記第２の表層を形成する工程は、前記裏面をイオンインプランテーション処理することを特徴とする付記６〜１０のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１３）前記第２の表層を形成する工程は、前記裏面をレーザアニール処理することを特徴とする付記６〜１０のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００６０】
１  半導体基板
１ａ  基板表面
１ｂ  基板裏面
１Ａ  第１の表層
１Ｂ，１Ｃ，１Ｄ  第２の表層
２  ＭＯＳトランジスタ
１１  素子分離構造
１２  ゲート絶縁膜
１３  ゲート電極
１４  サイドウォール絶縁膜
１５  ソース／ドレイン領域
１６  層間絶縁膜
【図１】
2015146391.tif 000003
【図２】
2015146391.tif 000004
【図３】
2015146391.tif 000005
【図４】
2015146391.tif 000006