(57)【要約】【課題】  十分な電流駆動能力と遮断特性を有する非線形素子をメモリセルに備える、低消費電力で高集積の不揮発性半導体記憶装置を実現する。【解決手段】    可変抵抗素子Ｒと、第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子Ｓ（パンチスルーダイオード）と、を直列に接続されたメモリセルＣを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、半導体層の膜厚とドーパント濃度を、膜厚をＬ［ｎｍ］、ドーパント濃度をＮｄ［ｃｍ−３］として、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、ｙ≧ a０＋a１ｘ＋a２ｘ２＋a３ｘ３の関係式（但し、ａ０＝８．９８５×１０２、ａ１＝−１．４５６×１０２、ａ２＝７．８９９、ａ３＝−０．１４３３、及び、１０１７≦Ｎｄ≦１０１９）を満たすように設定する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、
前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ−３］として、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、
ｙ≧ a０＋ a１ ｘ ＋ a２ｘ２ ＋ a３ ｘ３ の関係式を満たし、
ａ０＝８．９８５×１０２、
ａ１＝−１．４５６×１０２、
ａ２＝７．８９９、
ａ３＝−０．１４３３、及び、
１０１７≦Ｎｄ≦１０１９であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
ｙ≦ ｂ０＋ ｂ１ ｘ ＋ ｂ２ ｘ２ ＋ ｂ３ ｘ３ の関係式を満たし、
ｂ０＝−１．３８１×１０２、
ｂ１＝２．３４０×１０１、
ｂ２＝−１．２７７、及び、
ｂ３＝２．２７４×１０−２であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、
前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ−３］として、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、
ｙ≧ ｃ０ ＋ ｃ１ ｘ ＋ ｃ２ｘ２ ＋ ｃ３ ｘ３ の関係式を満たし、
ｃ０＝４．８２９×１０３、
ｃ１＝−７．７１７×１０２、
ｃ２＝４．１１６×１０１、
ｃ３＝−０．７３２３、及び、
１０１８≦Ｎｄ≦１０１９であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
ｙ≦ ｄ０ ＋ ｄ１ ｘ ＋ ｄ２ ｘ２＋ ｄ３ ｘ３ の関係式を満たし、
ｄ０＝−２．６４１×１０２、
ｄ１＝４．２３３×１０１、
ｄ２＝−２．２２５、及び、
ｄ３＝３．８５６×１０−２であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記書き換え電圧が、５Ｖ以下であることを特徴とする請求項２又は４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極、第２電極、及び当該両電極間に形成される可変抵抗体を有し、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、高集積かつ省電力可能なメモリセルアレイに関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる、高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Nonvolatile Random Access Memory) として、ＦｅＲＡＭ（Ferroelectric RAM）、ＭＲＡＭ（Magnetic RAM）、ＰＣＲＡＭ（Phase Change RAM)、ＲＲＡＭ（Resistance RAM）（登録商標）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、かつ、材料に単純な二元系の金属酸化物が使用可能なため作製が容易で既存のＣＭＯＳプロセスとの親和性が高いという利点がある。
【０００３】
低コストという点では、単純な２端子型の不揮発性メモリが、メモリセル面積が４Ｆ２のクロスポイント構造のメモリセルアレイを実現できる点で有利である。当該２端子型不揮発メモリとしては、ＲＲＡＭ、ＰＣＲＡＭ、スピン注入型ＭＲＡＭなどが挙げられる。
【０００４】
クロスポイント構造のメモリセルアレイの最も単純な構成は、メモリセル内に選択素子を持たない１Ｒ型のメモリセルからなるものである。図１５と図１６に、１Ｒ型メモリセルからなる１Ｒ型のメモリセルアレイの例（回路構成図）を、書き換え及び読み出し時の印加電圧と併せて示す。ビット線（Ｂ１〜Ｂ３）と、ワード線（Ｗ１〜Ｗ３）と、それらの交点上に可変抵抗素子Ｒ（Ｒ１１〜Ｒ３３）がマトリクス状に配置されることで、メモリセルアレイが構成されている。選択メモリセルの可変抵抗素子に書き換え及び読み出しを行なう最も簡単な方法は、図１５に示されているように、選択メモリセル（例えば、Ｒ２２）につながるビット線、ワード線間にのみ電圧ＶＳＬを印加するものであるが、非選択のメモリセルにも電流（リーク電流）が流れるため、消費電流が増大し、読み出しが難しくなるという問題がある。この問題を低減する駆動方法として、非選択ビット線、非選択ワード線にも電圧を印加するものがあり、例えば１／２バイアス法が挙げられる。
【０００５】
１／２バイアス法では、図１６に示されるように、選択メモリセル（例えば、Ｒ２２）の行或いは列の何れか一方のみが同一の半選択メモリセルには選択メモリセルへ印加される書き換え電圧或いは読み出し電圧の半分が印加される。しかしながらこの方式であっても、アレイ規模が大きくなると、この半選択電圧によるディスターブ、半選択メモリセルに流れる電流（リーク電流）による消費電流増大といった問題が生じる可能性がある。半選択メモリセルに流れる総電流はアレイ規模に比例して大きくなり、それに伴い駆動回路の電流駆動能力を高める必要が生じ、結果、駆動回路を大きくする必要が生じる。更に、半選択メモリセルに流れる総電流が大きくなると、ビット線、ワード線での電圧降下が無視できない程度に大きくなってくる。１／２バイアス法では、理想的には、選択メモリセルと半選択メモリセルにしか電流は流れないが、上記電圧降下が生じると、理想的な電位分布がくずれ、非選択メモリセルにも電流が流れるようになってしまう。個々の非選択メモリセルに夫々流れる電流がわずかであっても、アレイ全体では無視できなくなり、消費電流の増大をもたらす。これを抑制するには、アレイブロック規模を小さく限定する必要があるが、面積利用効率の悪化をもたらし結果的に高コストを招くこととなる。
【０００６】
上記問題を回避するための構成として、１Ｄ１Ｒ型のメモリセルアレイが提案されている。これは、非線形素子と可変抵抗素子を直列接続したものをメモリセルとしたものである。非線形素子としては、例えば、特許文献１及び特許文献２のｐｎダイオード、特許文献３のバリスタ、特許文献４のＭＩＭ（Metal-Insulator-Metal）素子、特許文献５のシリコン窒化膜等を用いることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１４０４８９号公報
【特許文献２】特開２００７−１６５８７３号公報
【特許文献３】特開２００６−２０３０９８号公報
【特許文献４】米国特許第６７５３５６１号明細書
【特許文献５】特開２００８−２３５６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
低ビットコストの不揮発性メモリを実現するためには、メモリセルの大きさを小さくし、アレイ規模を大きくしなくてはならない。メモリセルを小さくするには、可変抵抗素子と非線形素子の両者を小さくする必要があり、高電流密度で電流を流すことのできる非線形素子が要求される。
【０００９】
一方、アレイ規模が大きくなると、半選択メモリセルに流れる総電流はアレイ規模に比例して大きくなるため、消費電力が増大する。低消費電力の不揮発性メモリを実現するためには、半選択メモリセルに流れるリーク電流を効率的に抑制できるように、非線形素子は、印加電圧を下げると急峻に電流が遮断される電流電圧特性（遮断特性）を有している必要がある。
【００１０】
上記特許文献１〜５の各例においては、非線形素子の電流駆動能力が不十分であるか、或いは現実的な電流駆動能力を実現するための素子構造が明らかでないとともに、クロスポイント構造のメモリセルアレイで用いる際に必要な遮断特性について明らかとなっていない。
【００１１】
本発明は、上記問題点に鑑みてなされたもので、その目的は、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ−３］として、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、ｙ≧ a０ ＋ a１ ｘ ＋ a２ ｘ２ ＋ a３ｘ３ の関係式を満たし、ａ０＝８．９８５×１０２、ａ１＝−１．４５６×１０２、ａ２＝７．８９９、ａ３＝−０．１４３３、及び、１０１７≦Ｎｄ≦１０１９であることを第１の特徴とする。
【００１３】
上記第１の特徴の不揮発性半導体記憶装置に依れば、非線形素子を構成する半導体層の膜厚及びドーパント濃度が上述の関係式を満足することにより、３０ｎｍ×３０ｎｍ〜１００ｎｍ×１００ｎｍの大きさの微細な可変抵抗素子に、同程度の大きさの非線形素子を通じて０．１ＭＡ／ｃｍ２程度の電流密度の書き替え電流を流すことができ、同時に、３２×３２程度以上の、即ち１Ｋｂｉｔ以上のメモリセルアレイの１／２バイアス法による書き換えにおいて、半選択メモリセルに流れる電流の総和を、選択メモリセルに流れる電流と同程度以下に制限することができる。これにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。また、上記非線形素子は電流の向きによらず、同様の非線形特性を持たせることができるため、書き込み、消去に互いに逆向きの電流を用いるＭＲＡＭ、ＲＲＡＭ等に用いることが可能である。
【００１４】
上記第１の特徴の本発明に係る不揮発性半導体記憶装置は、更に、
ｙ≦ ｂ０ ＋ ｂ１ ｘ ＋ ｂ２ ｘ２ ＋ ｂ３ ｘ３の関係式を満たし、ｂ０＝−１．３８１×１０２、ｂ１＝２．３４０×１０１、ｂ２＝−１．２７７、及び、ｂ３＝２．２７４×１０−２であることを第２の特徴とする。
【００１５】
上記第２の特徴の不揮発性半導体記憶装置に依れば、更に、５Ｖ以下の使いやすい印加電圧でメモリセルアレイを駆動することが可能となる。
【００１６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ−３］として、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、ｙ≧ ｃ０ ＋ ｃ１ ｘ ＋ ｃ２ ｘ２＋ ｃ３ ｘ３ の関係式を満たし、ｃ０＝４．８２９×１０３、ｃ１＝−７．７１７×１０２、ｃ２＝４．１１６×１０１、ｃ３＝−０．７３２３、及び、１０１８≦Ｎｄ≦１０１９であることを第３の特徴とする。
【００１７】
上記第３の特徴の不揮発性半導体記憶装置に依れば、非線形素子を構成する半導体層の膜厚及びドーパント濃度が上述の関係式を満足することにより、３０ｎｍ×３０ｎｍ〜１００ｎｍ×１００ｎｍの大きさの微細な可変抵抗素子に、同程度の大きさの非線形素子を通じて１ＭＡ／ｃｍ２程度の電流密度の書き替え電流を流すことができ、同時に、３２×３２程度以上の、即ち１Ｋｂｉｔ以上のメモリセルアレイの１／２バイアス法による書き換えにおいて、半選択メモリセルに流れる電流の総和を、選択メモリセルに流れる電流と同程度以下に制限することができる。これにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。また、上記非線形素子は電流の向きによらず、同様の非線形特性を持たせることができるため、書き込み、消去に互いに逆向きの電流を用いるＭＲＡＭ、ＲＲＡＭ等に用いることが可能である。
【００１８】
上記第３の特徴の本発明に係る不揮発性半導体記憶装置は、更に、
ｙ≦ ｄ０ ＋ ｄ１ ｘ ＋ ｄ２ ｘ２ ＋ ｄ３ ｘ３の関係式を満たし、ｄ０＝−２．６４１×１０２、ｄ１＝４．２３３×１０１、ｄ２＝−２．２２５、及び、ｄ３＝３．８５６×１０−２であることを第４の特徴とする。
【００１９】
上記第４の特徴の不揮発性半導体記憶装置に依れば、更に、５Ｖ以下の使いやすい印加電圧でメモリセルアレイを駆動することが可能となる。
【００２０】
上記第１乃至第４の何れかの特徴の不揮発性半導体記憶装置は、前記第１導電体、前記第２導電体、及び前記半導体層がドープされたシリコンであることが好ましい。
【発明の効果】
【００２１】
従って、本発明に依れば、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る不揮発性半導体装置（本発明装置）の概略の構成ブロック図。
【図２】本発明装置のメモリセルアレイの回路構成と１／２バイアス法におけるメモリ動作時の印加電圧を示す図。
【図３】非線形素子としてのパンチスルーダイオードの構造を模式的に示す図。
【図４】本発明装置のメモリセルアレイの構成例。
【図５】本発明装置のメモリセルアレイの他の構成例。
【図６】本発明装置のメモリセルアレイの他の構成例。
【図７】本発明装置のメモリセルアレイの他の構成例。
【図８】本発明装置のメモリセルアレイの他の構成例。
【図９】０．１ＭＡ／ｃｍ２の電流密度で電流を流す場合に得られる非線形素子のカットオフ比を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフ
【図１０】０．１ＭＡ／ｃｍ２の電流密度で電流を流す場合に必要とされる非線形素子の印加電圧を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフ
【図１１】０．１ＭＡ／ｃｍ２の電流密度で電流を流す場合に、カットオフ比が１００以上であり、かつ５Ｖ以下の低印加電圧でメモリセルアレイが駆動可能となる、非線形素子の半導体層のドーパント濃度Ｎｄと膜厚Ｌの領域（斜線部分）を示すグラフ
【図１２】１ＭＡ／ｃｍ２の電流密度で電流を流す場合に得られる非線形素子のカットオフ比を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフ
【図１３】１ＭＡ／ｃｍ２の電流密度で電流を流す場合に必要とされる非線形素子の印加電圧を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフ
【図１４】１ＭＡ／ｃｍ２の電流密度で電流を流す場合に、カットオフ比が１００以上であり、かつ５Ｖ以下の低印加電圧でメモリセルアレイが駆動可能となる、非線形素子の半導体層のドーパント濃度Ｎｄと膜厚Ｌの領域（斜線部分）を示すグラフ
【図１５】従来の１Ｒ型のメモリセルアレイの回路構成とメモリ動作時の印加電圧を示す図。
【図１６】従来の１Ｒ型のメモリセルアレイの回路構成とメモリ動作時の印加電圧を示す図。
【発明を実施するための形態】
【００２３】
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以下、適宜「本発明装置１００」と称す）につき、図面を参照して説明する。尚、以降に示す図面では、適宜、要部が強調して示されており、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００２４】
本発明装置１００の概略の構成ブロック図を図１に示す。図１に示すように、本発明装置１００は、可変抵抗素子及び非線形素子を備えたメモリセルを行方向及び列方向に夫々複数マトリクス状に配列してなるメモリセルアレイ１０１の周辺に、ビット線デコーダ１０２、ワード線デコーダ１０３、読み出し回路１０４、電圧スイッチ回路１０５、電圧発生回路１０６、及び、制御回路１０７を備えて構成される。
【００２５】
メモリセルアレイ１０１は、図２の回路図に示すように、列方向に延伸し、メモリセルを行方向に選択するｍ本のビット線（列選択線）Ｂ１〜Ｂｍと、行方向に延伸し、メモリセルを列方向に選択するｎ本のワード線（行選択線）Ｗ１〜Ｗｎの各交点上に配置されたｍ×ｎ個のメモリセルからなるクロスポイント構造のメモリセルアレイである。より具体的には、メモリセルアレイ１０１は、例えば、同一列のメモリセルの可変抵抗素子の第１電極同士を接続して列方向に延伸させ各ビット線Ｂ１〜Ｂｍとし、同一行のメモリセルの非線形素子の第２導電体同士を接続して行方向に延伸させ各ワード線Ｗ１〜Ｗｎとする。また、メモリセルアレイ１０１は、複数のサブアレイの集合で構成し、アドレスの一部をサブアレイの選択に用いる構成としてもよい。当該ｍ本のビット線及び当該ｎ本のワード線の交点上には、可変抵抗素子Ｒ（Ｒ１１〜Ｒｍｎ）と非線形素子Ｓ（Ｓ１１〜Ｓｍｎ）を直列に接続したメモリセルＣ（Ｃ１１〜Ｃｍｎ）が、ｍ×ｎのマトリクス状に配置されることで、メモリセルアレイ１０１が構成されている。
【００２６】
可変抵抗素子Ｒ（Ｒ１１〜Ｒｍｎ）は、第１電極と第２電極の間に可変抵抗体を挟持してなる二端子型の素子であり、当該第１電極と第２電極を両端子として両端子間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態が不揮発的に保持されることで、当該二以上の抵抗状態を情報の記憶に用いることができる。
【００２７】
本実施形態において、可変抵抗素子Ｒは、可変抵抗体としての金属酸化物膜を第１電極と第２電極の間に狭持してなる素子（ＲＲＡＭ）を想定している。金属酸化物膜の材料としては、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物、又はチタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いることができる。或いは、これらの材料の積層膜を用いてもよい。しかしながら、本発明は、かかるＲＲＡＭに限定されるものではなく、例えば磁気抵抗メモリ（ＭＲＡＭ）、相変化型メモリ（ＰＲＡＭ）等、電圧又は電流の印加により情報の書き換えを行う素子であれば適用可能である。また、可変抵抗素子を構成する可変抵抗体や電極の材料、或いは素子サイズ等により制限されるものではない。
【００２８】
非線形素子Ｓ（Ｓ１１〜Ｓｍｎ）は、パンチスルーダイオードであり、図３に示すように、第１導電体１３と第２導電体１５の間に半導体層１４を挟持した構造をしている。パンチスルーダイオードは、ｐ＋半導体層／ｎ型半導体層／ｐ＋半導体層の積層構造で構成されるｐｎｐ型や、金属／半導体層／金属の積層構造で構成されるＭＳＭ型などがある。第１導電体と第２導電体との間の印加電圧の上昇に伴って、中央部の半導体層１４が完全空乏化し、更に印加電圧を上昇させることでキャリアに対するエネルギー障壁が低下する。これにより電流が指数関数的に増加するという特性を備えている。また、対称な構造とすることで、印加電圧の極性に依らず急峻な非線形性を持つ電流電圧特性（ＩＶ特性）が得られる。これは、一方の電圧極性でしか急峻な非線形性が得られないｐｎダイオードやショットキーダイオードとは異なる特徴であり、互いに逆向きの２種類の電流を流して情報の書き換えを行うＭＲＡＭやバイポーラ駆動のＲＲＡＭと組み合わせるのに適している。
【００２９】
上述の通り、パンチスルーダイオードはｐｎｐ型やＭＳＭ型が可能であるが、より大きな電流を流すためには、ｐｎｐ型が適している。可変抵抗素子Ｒの第２電極と非線形素子Ｓの第１導電体１３を接続することにより、可変抵抗素子Ｒと非線形素子Ｓを直列に接続し、メモリセルＣが構成される。
【００３０】
クロスポイント型高集積メモリを実現するためのパンチスルーダイオードの詳細な構成については後述するが、必要な電流密度の電流を所定の印加電圧で流せるように、且つ、急峻な遮断特性が得られるように、中央部の半導体層１４のドーパント濃度と厚さが調整される。
【００３１】
具体的には、例えば、半導体層の膜厚（シリコン換算膜厚）をＬ［ｎｍ］、半導体層のドーパント濃度をＮｄ［ｃｍ−３］として、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、下記数１に示す関係式を満たすように設定する。なお、ここでのドーパント濃度Ｎｄは、電気的に活性な正味のドーパント濃度を意味する。すなわち、ドーパントがｎ型であれば、電気的に活性なドナー濃度から電気的に活性なアクセプタ濃度を引いたものである。
【００３２】
［数１］
ｙ≧ a０ + a１ ｘ + a２ ｘ２ + a３ｘ３、但し、
ａ０＝８．９８５×１０２、
ａ１＝−１．４５６×１０２、
ａ２＝７．８９９、
ａ３＝−０．１４３３、
１０１７≦Ｎｄ≦１０１９（つまり、１７≦ｘ≦１９）
【００３３】
これにより、理由については後述するが、０．１ＭＡ／ｃｍ２程度の電流密度の書き替え電流を流すことが可能であり、同時に、アレイサイズが少なくとも３２×３２程度の、つまり、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられた、低消費電力で、かつ高集積の本発明装置１００が実現される。
【００３４】
他の例として、半導体層の膜厚（シリコン換算膜厚）をＬ［ｎｍ］、半導体層のドーパント濃度をＮｄ［ｃｍ−３］として、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、下記数２に示す関係式を満たすように設定してもよい。
【００３５】
［数２］
ｙ≧ ｃ０ + ｃ１ ｘ + ｃ２ｘ２ + ｃ３ ｘ３、
ｃ０＝４．８２９×１０３、
ｃ１＝−７．７１７×１０２、
ｃ２＝４．１１６×１０１、
ｃ３＝−０．７３２３、
１０１８≦Ｎｄ≦１０１９（つまり、１８≦ｘ≦１９）
【００３６】
これにより、１ＭＡ／ｃｍ２程度の電流密度の書き替え電流を流すことが可能であり、同時に、アレイサイズが少なくとも３２×３２程度の、つまり、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられた、低消費電力で、かつ高集積の本発明装置１００を実現できる。
【００３７】
ビット線デコーダ１０２とワード線デコーダ１０３は、メモリセルアレイ１０１内のメモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線１０９から制御回路１０７に入力されたアドレス信号に対応するメモリセルを、読み出し対象或いは書き換え対象のメモリセルとして選択する。即ち、ワード線デコーダ１０３は、アドレス線１０９に入力されたアドレス信号に対応するメモリセルアレイ１０１のワード線を選択し、ビット線デコーダ１０２は、アドレス線１０９に入力されたアドレス信号に対応するメモリセルアレイ１０１のビット線を選択する。
【００３８】
読み出し回路１０４は、選択メモリセルに接続するワード線と各ビット線間に流れる読み出し電流のうち、ビット線デコーダ１０２で選択された選択ビット線を流れる読み出し電流を電圧変換して、読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路１０７に転送し、データ線１１０へ出力する。
【００３９】
電圧スイッチ回路１０５は、電圧発生回路１０６によって生成される、メモリセルアレイ１０１の読み出し、書き込み、消去の各メモリ動作時にワード線及びビット線に印加するための電圧の夫々を、各メモリ動作に応じて切り替え、メモリセルアレイ１０１に供給する電圧供給回路として機能する。
【００４０】
制御回路１０７は、メモリセルアレイ１０１の書き換え動作（書き込み動作と消去動作）と読み出し動作における各制御を行う。また、制御回路１０７は、アドレス線１０９から入力されたアドレス信号、データ線１１０から入力されたデータ入力（書き込み時）、制御信号線１０８から入力された制御入力信号に基づいて、ワード線デコーダ１０３、ビット線デコーダ１０２、電圧スイッチ回路１０５、メモリセルアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１０７は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００４１】
尚、ビット線デコーダ１０２、ワード線デコーダ１０３、読み出し回路１０４、電圧スイッチ回路１０５、電圧発生回路１０６、及び、制御回路１０７の各回路の具体的な構成については、種々の公知の構成が利用可能であり、本発明の本旨ではないので説明を省略する。
【００４２】
本発明装置のメモリセルアレイの構成例を図４に示す。図４に示されるメモリセルアレイ１０１ａは、ワード線２０とビット線２１の各交点上に、第１電極１０、可変抵抗体１１、第２電極１２からなる可変抵抗素子と、第１導電体（高濃度半導体層）１３、半導体層１４、第２導電体（高濃度半導体層）１５からなる非線形素子が順に積層された構成となっている。可変抵抗素子には、抵抗変化型メモリ（ＲＲＡＭ）のほか、スピン注入ＭＲＡＭ、相変化型メモリ（ＰＣＲＡＭ）、固体電解質メモリ等の二端子型不揮発メモリを用いることができる。第１導電体１３及び第２導電体１５は、半導体層１４と逆導電型であり、半導体層１４よりも高濃度にキャリアが添加された高濃度半導体層である。
【００４３】
本発明装置のメモリセルアレイの他の構成例を図５に示す。図５に示されるメモリセルアレイ１０１ｂは、図４の構成において可変抵抗素子の第２電極１２と非線形素子の第１導電体１３を共通とし、構造を簡略化した構成である。高濃度半導体層である第１導電体１３が、可変抵抗素子の第２電極１２を兼ねて可変抵抗体１１と接触している。
【００４４】
本発明装置のメモリセルアレイの他の構成例を図６に示す。図６に示されるメモリセルアレイ１０１ｃは、図５の構成を更に簡略化したものであり、非線形素子の第２導電体１５とワード線２０を共通とした構成である。高濃度半導体層である第２導電体１５は、ワード線２０として一方向に延伸している。
【００４５】
本発明装置のメモリセルアレイの他の構成例を図７に示す。図７に示されるメモリセルアレイ１０１ｄは、図６の構成を更に簡略化したものであり、可変抵抗素子の第１電極１０とビット線２１を共通とした構成である。
【００４６】
更に、本発明装置のメモリセルアレイの他の構成例を図８に示す。図８に示されるメモリセルアレイ１０１ｅは、非線形素子の第２導電体１５を兼ねる板状のワード線３０に直交するように、円筒形状の半導体層３１を形成し、更にその内側に、可変抵抗素子の第２電極を兼ねる非線形素子の第１導電体３２、可変抵抗体３３を配置し、更にその内側に可変抵抗素子の第１電極を兼ね、ワード線３０の面に垂直方向に延伸するビット線３４を配置した構造であり、３次元的に高集積化が可能である。メモリセルアレイ１０１ｅは、絶縁膜と板上のワード線３０を交互に積層し、フォトリソグラフィとエッチングによって、面上のワード線に対して垂直に貫通孔を形成し、貫通孔の内側壁に、ＣＶＤ法等により、半導体層３１、第１導電体３２、可変抵抗体３３、ビット線３４を順に成膜することによって形成できる。
【００４７】
上記図４〜図８に示されるメモリセルアレイにおいては、半導体層１４（３１）のドーパント濃度と膜厚が、上述の数１又は数２を満足するように設定されていることにより、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積のメモリセルアレイが構成されている。
【００４８】
次に、本発明装置１００（１００ａ〜１００ｅ）のメモリセルアレイ内の非線形素子に必要な電流駆動能力、並びに、メモリセルアレイを省電流駆動するための条件について説明する。
【００４９】
パンチスルーダイオードは、電圧の印加により第１導電体と第２導電体との間に挟まれた半導体層が完全空乏化し、更に印加電圧を上昇させることによりキャリアに対するエネルギー障壁が低下して急峻に電流が増加し、オン状態となる。
【００５０】
パンチスルーダイオードを選択素子として用いる場合には、現実的な電圧で選択セルのパンチスルーダイオードをオン状態にする必要がある。半導体層を薄くすれば、完全空乏させるのに必要な印加電圧を下げることができる。しかしながら、半導体層の膜厚が薄すぎると、熱平衡状態で完全空乏化してしまい、十分な遮断特性が得られなくなってしまう。また、半導体層の膜厚が同じであれば、半導体層のドーパント濃度が低い方が、低電圧で完全空乏化させることができる。しかしながら、ドーパント濃度が低すぎると熱平衡状態で完全空乏化してしまい、十分な遮断特性が得られなくなってしまう。さらに、ドーパント濃度が低いと、空間電荷制限電流による電流増加の頭打ちが問題となり、オン状態において高い電流密度を得るのが困難になる。
【００５１】
したがって、必要な高電流密度の電流を所望の電圧で流せるようにし、かつ、十分な遮断特性が得られるように、パンチスルーダイオードを構成する必要がある。
【００５２】
ここで、メモリセルアレイ内の選択されたメモリセルの書き換え動作は、１／２バイアス法に基づいた電圧印加により行うのが一般的である。かかる１／２バイアス法では、例えば、図２に示すように、選択メモリセル（例えば、Ｒ２２）につながるビット線には所定の基準電位（０Ｖ）を印加し、選択メモリセルにつながるワード線には所定の書き換え電圧ＶＳＬを印加する。選択メモリセルと接続しない非選択のビット線及びワード線には、基準電位を基準として当該書き換え電圧の半分の電圧（１／２ＶＳＬ）を印加する。
【００５３】
この結果、メモリセルアレイを１／２バイアス法で駆動する場合、選択メモリセルと行或いは列の何れか一方のみが同一の半選択メモリセルにも、選択メモリセルに印加される電圧のおよそ半分程度の電圧が印加される。即ち、選択メモリセルに書き換え電圧ＶＳＬを印加すると、（ｍ＋ｎ−２）個の半選択メモリセルにも１／２ＶＳＬが印加され、リーク電流が生じる。ここで、書き込み時に選択メモリセルの非線形素子に流れる電流をＩＳＬ、個々の半選択メモリセルの非線形素子に流れる電流をＩＨＳとする。各半選択メモリセルに流れるリーク電流量は、メモリセルの可変抵抗素子の抵抗状態に依存するが、可変抵抗素子の抵抗状態が低抵抗状態の半選択メモリセルに流れる電流をＩＨＳ（Ｌ）とすると、全リーク電流は、最悪の場合（ｍ＋ｎ−２）ＩＨＳ（Ｌ）となる。
【００５４】
当該全リーク電流は可能な限り小さくすることが望ましく、少なくとも選択素子に流れる電流IＳＬ程度以下とすべきである。即ち、下記の数３に示す関係式が満足される必要がある。
【００５５】
［数３］
（ｍ＋ｎ−２）ＩＨＳ（Ｌ）＜ＩＳＬ
【００５６】
リーク電流が多いと、無駄に電流を消費するだけでなく、リーク電流のため駆動回路の電流駆動能力を高める必要が生じ、駆動回路が大きくなってしまう。例えば、図２では、非線形素子Ｓ２２と可変抵抗素子Ｒ２２からなるメモリセルＣ２２を書き換え対象のメモリセルとして選択した場合を例として示しているが、ワード線Ｗ２から各ビット線に供給される全電流は、最大でＩＳＬ＋ＩＨＳ（Ｌ）（ｍ−１）となり、この電流を十分供給できるだけの能力がワード線側の駆動回路に必要となる。ビット線Ｂ２から各ワード線に供給される電流についても同様である。全リーク電流を小さくするには、ＩＨＳを小さくするか、ｍおよびｎを小さくすればよいが、ｍ、ｎを小さくすると、所望の記憶容量を実現するためにメモリセルアレイを多数の小さなサブアレイで構成することとなり、周辺回路部の面積が大きくなり、ビットコストの増大を招いてしまう。したがって、ＩＨＳを十分小さくする必要がある。
【００５７】
上記数３から、ＩＳＬ／ＩＨＳ（Ｌ）を大きくすることが省電力駆動に必須であることが分かる。書き込み動作時においてメモリセルアレイを１／２バイアス法で駆動する場合、半選択メモリセルの非線形素子には選択メモリセルの非線形素子に印加される電圧のおよそ半分程度の電圧が印加されるとする。即ち、可変抵抗素子の抵抗状態に依らず、書き込み動作時に選択メモリセルに印加される電圧ＶＳＬ、及び、半選択メモリセルに印加される電圧ＶＳＬ／２の殆どが非線形素子に印加されるとすると、非線形素子に流れる電流の電流密度Ｊが満足すべき関係として、数３より、下記の数４が導かれる。ここで、Ｊ（ＶＳＬ）／Ｊ（ＶＳＬ／２）をカットオフ比Ｃｏｆｆと呼ぶことにする。
【００５８】
［数４］
Ｃｏｆｆ＝Ｊ（ＶＳＬ）／Ｊ（０．５ＶＳＬ）＞ｍ＋ｎ−２
【００５９】
実用的な可変抵抗素子への書き込み電流として１０μＡ以上が必要であり、高集積メモリにおいては、非線形素子の面積は３０ｎｍ角〜１００ｎｍ角程度（面積にして１０００〜１００００ｎｍ２程度）となるため、およそ０．１〜１ＭＡ／ｃｍ２程度の電流密度が必要である。一方、サブアレイサイズが１Ｋｂｉｔのメモリセルアレイを実現するには、メモリセルを３２×３２のマトリクス状に配置する必要があるが、上記数４から、１００程度のカットオフ比を持つ非線形素子が必要となる。
【００６０】
図９は、ｐｎｐ型のパンチスルーダイオードにおいて、０．１ＭＡ／ｃｍ２の電流密度で電流を流す場合に、その場合の印加電圧の半分の電圧を印加した場合に流れる電流に対する電流比（カットオフ比）を計算したものである。なお、半導体層、第１導電体、及び第２導電体はドープされたシリコンとし、第１導電体及び第２導電体のドーパント濃度は、半導体層よりも十分に高いとして計算を行った。第１導電体及び第２導電体のドーパント濃度が半導体層よりも１桁（１０倍）以上高ければ、十分高いとみなせる。なお、パンチスルーダイオードの原理及び電流電圧特性については、例えば、Journal of Applied Physics, Vol. 43, p.3510, 1972に開示されている。
【００６１】
図９において、５つの曲線が表示されており、下から順に、カットオフ比Ｃｏｆｆが夫々１０（実線）、１００（破線）、１０００（実線）、１００００（破線）、及び、１０００００となる場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。なお、このときの印加電圧ＶＳＬは、電流密度が０．１ＭＡ／ｃｍ２となる条件に基づき、ドーパント濃度Ｎｄ及び膜厚Ｌに依存して決まる。具体的には、後述する図１０に示される。
【００６２】
図９のカットオフ比Ｃｏｆｆが１００となる曲線を、10１７≦Ｎｄ≦10１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、
ｙ＝ａ０＋ａ１ｘ＋ａ２ｘ２＋ａ３ｘ３、
ａ０＝８．９８５×１０２
ａ１＝−１．４５６×１０２
ａ２＝７．８９９
ａ３＝−０．１４３３
となった。
【００６３】
したがって、上述の数１を満たすようにＬ、Ｎｄを選べば、１００以上のカットオフ比Ｃｏｆｆが得られる。
【００６４】
さらに、数１を満たし、且つ、ｙがより大きくなるドーパント濃度Ｎｄ及び膜厚Ｌを選択することで、より高いカットオフ比が得られ、より大きなアレイサイズのメモリセルに対して、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えることができる。
【００６５】
図９から、半導体層１４のドーパント濃度Ｎｄを一定とした場合、その膜厚Ｌをより厚くすることで、より高いカットオフ比が得られる。これにより、より大きなアレイサイズのメモリセルに対して、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えることができる。
【００６６】
しかしながら、一方で、膜厚Ｌを厚くするとカットオフ比Ｃｏｆｆを大きくできるものの、０．１ＭＡ／ｃｍ２の電流を流すための印加電圧が高くなってしまう。
【００６７】
図１０は、ｐｎｐ型のパンチスルーダイオードにおいて、０．１ＭＡ／ｃｍ２の電流密度で電流を流すために必要な電圧を、半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］との関係として示すものである。図１０において、１０の曲線が表示されており、下から順に、印加電圧が夫々１Ｖ（実線）、２Ｖ（破線）、３Ｖ（実線）、４Ｖ（破線）、５Ｖ（実線）、６Ｖ（破線）、７Ｖ（実線）、８Ｖ（破線）、９Ｖ（実線）、及び、１０Ｖ（破線）の場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。
【００６８】
したがって、集積回路で現実的な電圧である５Ｖ以下で０．１ＭＡ／ｃｍ２を実現するには、図１０中の５Ｖに対応する曲線より下方の領域を選択すればよい。かかる５Ｖに対応する曲線を、１０１７≦Ｎｄ≦１０１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、下記の数５を満たすことで、５Ｖ以下でのメモリセルアレイの駆動が可能となる。
【００６９】
［数５］
ｙ≦ｂ０＋ｂ１ｘ＋ｂ２ｘ２＋ｂ３ｘ３、
ｂ０＝−１．３８１×１０２、
ｂ１＝２．３４０×１０１、
ｂ２＝−１．２７７、及び、
ｂ３＝２．２７４×１０−２
１０１７≦Ｎｄ≦１０１９（つまり、１７≦ｘ≦１９）
【００７０】
上記数１及び数５を満たす領域を図１１の斜線部分に示す。半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］が図１１の斜線部分の領域内にある非線形素子（パンチスルーダイオード）を可変抵抗素子に直列に接続してメモリセルを構成することにより、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、０．１ＭＡ／ｃｍ２程度の電流密度の書き替え電流を流すことが可能であり、かつ、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられ、さらに、５Ｖ以下の印加電圧でメモリセルアレイを駆動することが可能となる。これにより、低消費電力で、かつ高集積の本発明装置１００を実現することができる。
【００７１】
同様に、図１２は、ｐｎｐ型のパンチスルーダイオードにおいて、１ＭＡ／ｃｍ２の電流密度で電流を流す場合に、その場合の印加電圧の半分の電圧を印加した場合に流れる電流に対する電流比（カットオフ比）を計算したものである。図１２において、５つの曲線が表示されており、下から順に、カットオフ比Ｃｏｆｆが夫々１０（実線）、１００（破線）、１０００（実線）、１００００（破線）、及び、１０００００となる場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。なお、このときの印加電圧ＶＳＬは、電流密度が１ＭＡ／ｃｍ２となる条件に基づき、ドーパント濃度Ｎｄ及び膜厚Ｌに依存して決まる。具体的には、後述する図１３に示される。
【００７２】
図１２のカットオフ比Ｃｏｆｆが１００となる曲線を、10１８≦Ｎｄ≦10１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、
ｙ＝ｃ０＋ｃ１ｘ＋ｃ２ｘ２＋ｃ３ｘ３、
ｃ０＝４．８２９×１０３、
ｃ１＝−７．７１７×１０２、
ｃ２＝４．１１６×１０１、
ｃ３＝−０．７３２３、
となった。
【００７３】
したがって、上述の数２を満たすようにＬ、Ｎｄを選べば、１００以上のカットオフ比Ｃｏｆｆが得られる。
【００７４】
図１２から、半導体層１４のドーパント濃度Ｎｄを一定とした場合、その膜厚Ｌをより厚くすることで、より高いカットオフ比が得られる。これにより、より大きなアレイサイズのメモリセルに対して、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えることができる。
【００７５】
しかしながら、一方で、膜厚Ｌを厚くするとカットオフ比Ｃｏｆｆを大きくできるものの、１ＭＡ／ｃｍ２の電流を流すための印加電圧が高くなってしまう。
【００７６】
図１３は、ｐｎｐ型のパンチスルーダイオードにおいて、１ＭＡ／ｃｍ２の電流密度で電流を流すために必要な電圧を、半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］との関係として示すものである。図１３において、１０の曲線が表示されており、下から順に、印加電圧が夫々１Ｖ（実線）、２Ｖ（破線）、３Ｖ（実線）、４Ｖ（破線）、５Ｖ（実線）、６Ｖ（破線）、７Ｖ（実線）、８Ｖ（破線）、９Ｖ（実線）、及び、１０Ｖ（破線）の場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。
【００７７】
したがって、集積回路で現実的な電圧である５Ｖ以下で１ＭＡ／ｃｍ２を実現するには、図１３中の５Ｖに対応する曲線より下方の領域を選択すればよい。かかる５Ｖに対応する曲線を、１０１８≦Ｎｄ≦１０１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ１０Ｌ、ｘ＝ｌｏｇ１０Ｎｄとしたとき、下記の数６を満たすことで、５Ｖ以下でのメモリセルアレイの駆動が可能となる。
【００７８】
［数６］
ｙ≦ｄ０＋ｄ１ｘ＋ｄ２ｘ２＋ｄ３ｘ３、
ｄ０＝−２．６４１×１０２、
ｄ１＝４．２３３×１０１、
ｄ２＝−２．２２５、
ｄ３＝３．８５６×１０−２
１０１８≦Ｎｄ≦１０１９（つまり、１８≦ｘ≦１９）
【００７９】
上記数２及び数６を満たす領域を図１４の斜線部分に示す。半導体層１４のドーパント濃度Ｎｄ［ｃｍ−３］と膜厚Ｌ［ｎｍ］が図１４の斜線部分の領域内にある非線形素子（パンチスルーダイオード）を可変抵抗素子に直列に接続してメモリセルを構成することにより、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、１ＭＡ／ｃｍ２程度の電流密度の書き替え電流を流すことが可能であり、かつ、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられ、さらに、５Ｖ以下の印加電圧でメモリセルアレイを駆動することが可能となる。これにより、低消費電力で、かつ高集積の本発明装置１００を実現することができる。
【００８０】
以上、本発明に依れば、非線形素子としてのパンチスルーダイオードを構成する半導体層の膜厚及びドーパント濃度を適切に設定することにより、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を実現することができる。
【００８１】
なお、上記の計算はｐｎｐ型について行ったものであるが、シリコンにおいてはｐ型とn型で、キャリアの移動度は２倍程度しか違わず、飽和速度はほぼ同じであるので、ｎｐｎ型についてもほとんど同じ特性を実現できる。
【００８２】
また、上記の計算結果はシリコンについてのものであるが、条件をつければ他の半導体材料にも適用できる。電流電圧特性は、半導体層へ注入されるキャリアの特性と空乏層幅に依存する。上記計算は、ｎ型の半導体層１４に注入されたホールの特性に基づいたものであるので、シリコン中のホールよりも電流が流しやすいものであれば、上記計算結果を利用できる。具体的には半導体層１４に注入されるキャリア（半導体層１４がｎ型の場合はホール、ｐ型の場合は電子）の移動度が５００ｃｍ２／Ｖｓ以上、飽和速度が１０７ｃｍ／ｓ以上であればよい。通常、電子の方が移動度が高く、飽和速度も大きいので、電流の流しやすさという点ではｎｐｎ型が適している。
【００８３】
また、半導体層１４の材料が変わると誘電率が異なることにより、電圧印加に伴って生じる空乏層幅が違ってくるため、完全空乏化に必要な膜厚が変化する。しかしながら、その場合、半導体層の膜厚Ｌを（当該材料の比誘電率／シリコンの比誘電率）の平方根倍したものを求め、シリコンに相当する膜厚Ｌ’に換算したうえで、ｙ＝ｌｏｇ１０Ｌ’として、数１、数２、数５、数６を適用すればよい。
【００８４】
ところで、本発明の半導体不揮発装置のメモリセルは、高集積化されることを想定しており、微細メモリセルであることや、図４のように構成した場合の非線形素子の側面部の影響について考慮しておくことが非常に重要である。隣接メモリセル間には、絶縁膜が埋め込まれるのが一般的であるが、絶縁膜中や絶縁膜／パンチスルーダイオード界面近傍に固定電荷が存在すると、この電荷によってパンチスルーダイオード部の空乏層が影響を受ける。
【００８５】
たとえば、パンチスルーダイオードの半導体層がｐ型、絶縁膜中の固定電荷が正電荷である場合、ｐ型半導体層の側面部が空乏化されてしまう問題が生じる。これによって、実効的な素子面積の低下、部分的なエネルギー障壁の低下や、さらには、第１導電体と第２導電体の導通が起こってしまう可能性がある。また、データ書き込み時に隣接メモリセル間に電位差が生じた際にも、同様の影響を受ける。この影響は、隣接メモリセル間の距離が短くなる高集積メモリで影響が大きくなる。
【００８６】
半導体層１４側面部の影響を考慮していない上記の計算結果では、例えば数１では、ドーパント濃度の下限は１０１７ｃｍ−３程度となっている。この場合、例えば、側面部の固定電荷面密度が１０１０ｃｍ−２のとき、最大で１ｎｍの空乏層が半導体層側面に形成される。この程度であれば大きな問題は生じないとも考えられるが、固定電荷面密度が１０１０ｃｍ−２というのは、かなり小さい場合であり、絶縁膜の成膜方法によっては、もっと大きくなる虞がある。
【００８７】
上記計算結果の特性を得ようとする１つの方法は、半導体層１４のドーパント濃度を高めに設定することである。例えば、１０１８ｃｍ−３以上にするのが好ましい。或いは、半導体層の側面部だけ、例えば５ｎｍ程度以下の厚みだけ１０１８ｃｍ−３以上にしてもよい。また別の方法は、固定電荷があっても、半導体層が空乏化でなく、蓄積状態になるようにすることである。蓄積層は、空乏層に比べて薄く生じること、及び、第１導電体と第２導電体に対するエネルギー障壁は高くなることから問題を生じない。隣接メモリセル間の絶縁膜部の固定電荷が正になる成膜方法／条件を用いる場合は、半導体層１４をｎ型に（パンチスルーダイオードはｐｎｐ型に）し、絶縁膜部の固定電荷が負になる成膜方法／条件を用いる場合は、半導体層１４をｐ型に（パンチスルーダイオードはｎｐｎ型に）すればよい。
【００８８】
一般的に絶縁膜としてよく使われるシリコン酸化膜やシリコン窒化膜は正の固定電荷を持ちやすいため、ｐｎｐ型のパンチスルーダイオードが上記点から好ましい。一方、負の固定電荷を持ちやすいものとしては、アルミ酸化膜などが挙げられる。この場合は、ｎｐｎ型のパンチスルーダイオードが好ましい。正の固定電荷をもつ絶縁膜と負の固定電荷を持つ絶縁膜を共存するように用いる場合は、全体としての固定電荷の符号によってパンチスルーダイオードの種類を選択すればよい。このようにすることで、上記計算通りの遮断特性をもつパンチスルーダイオードからなるメモリセルを安定に形成することができる。
【産業上の利用可能性】
【００８９】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【００９０】
１０：  第１電極
１１、３３：  可変抵抗体
１２：  第２電極
１３、３２：  第１導電体（高濃度半導体層）
１４、３１：  半導体層
１５：  第２導電体（高濃度半導体層）
２０、３０：  ワード線
２１、３４：  ビット線
１００：  本発明に係る不揮発性半導体記憶装置（本発明装置）
１０１、１０１ａ〜１０１ｅ：  メモリセルアレイ
１０２：  ビット線デコーダ
１０３：  ワード線デコーダ
１０４：  読み出し回路
１０５：  電圧スイッチ回路
１０６：  電圧発生回路
１０７：  制御回路
１０８：  制御信号線
１０９：  アドレス線
１１０：  データ線
Ｂ１〜Ｂｍ：  ビット線
Ｃ１１〜Ｃｍｎ：  メモリセル
Ｃｏｆｆ：  カットオフ比
Ｌ：  半導体層の膜厚
Ｎｄ：  半導体層のドーパント濃度
Ｒ１１〜Ｒｍｎ：  可変抵抗素子
Ｓ１１〜Ｓｍｎ：  非線形素子
Ｗ１〜Ｗｎ：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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