(57)【要約】      （修正有）【課題】バイポーラトランジスタのみで入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧を低減する。【解決手段】電流源ＣＳ１、トランジスタＱ１，Ｑ２、Ｑ３、Ｑ４とからなる差動増幅器に、ダイオードＤ１Ａ、トランジスタＱ６、Ｑ７Ａ、Ｑ８Ａ、Ｑ９Ａ、Ｑ１０Ａ、Ｑ１１Ａ、電流源ＣＳ２とからなるベース電流補償回路を備え、差動増幅器の能動負荷トランジスタＱ３、Ｑ４のベース電流を補償する。【選択図】図１
2015035683.tif 000002
【特許請求の範囲】
【請求項１】
エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、
コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、
コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタがダイオードの一端に接続された第６のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、
エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、
コレクタとベースが前記第８のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第９のトランジスタと、
コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第１０のトランジスタと、
エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記ダイオードの他端に接続された第１１のトランジスタと、
前記ダイオードの他端と前記第１の電源端子との間に接続された第２の電流源と、
を備えることを特徴とする演算増幅器。
【請求項２】
エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、
コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、
コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタがダイオードの一端に接続された第６のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、
エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、
コレクタとベースが前記第８のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第９のトランジスタと、
コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第１０のトランジスタと、
前記ダイオードの他端に一端が接続された抵抗と、
エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記抵抗の他端に接続された第１１のトランジスタと、
前記抵抗の他端と前記第１の電源端子との間に接続された第２の電流源と、
を備えることを特徴とする演算増幅器。
【請求項３】
エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、
コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、
コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタが第２の電流源を介して前記第１の電源端子に接続された第６のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、
エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、
コレクタとベースが前記第８のトランジスタのベースに接続された第９のトランジスタと、
コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記第９のトランジスタのエミッタに接続された第１０のトランジスタと、
エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記第９のトランジスタのエミッタに接続された第１１のトランジスタと、
前記第１１のトランジスタのベースと前記第１の電源端子との間に接続された第４の電流源と、
前記第１１のトランジスタのベースと前記第２の電源端子との間に直列接続された３個のダイオードと、
を備えることを特徴とする演算増幅器。
【請求項４】
エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、
コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、
コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタが第２の電流源を介して前記第１の電源端子に接続された第６のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、
エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、
コレクタとベースが前記第８のトランジスタのベースに接続された第９のトランジスタと、
コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記第９のトランジスタのエミッタに接続された第１０のトランジスタと、
一端が前記第９のトランジスタのエミッタに接続された抵抗と、
エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記抵抗の他端に接続された第１１のトランジスタと、
前記第１１のトランジスタのベースと前記第１の電源端子との間に接続された第４の電流源と、
前記抵抗の一端と前記第２の電源端子との間に直列接続された３個のダイオードと、
を備えることを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力オフセット電圧の低減を図った演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器の入力オフセット電圧は低いことが理想とされる。しかし特許文献１の図１６に記載されている従来の一般的な演算増幅器では、システマチックに入力オフセット電圧が発生する。図５にこの特許文献１の図１６の演算増幅器を簡略化して掲載し、システマチックに発生する入力オフセット電圧を説明する。
【０００３】
図５の演算増幅器は、正電源電圧端子Ｖｃｃ、負電源電圧端子Ｖｅｅ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備える。この演算増幅器は後述する差動増幅器からの出力信号を電圧増幅器Ｇｍで増幅し、増幅された信号を出力バッファＢＦで低出力インピーダンスの信号に変換して出力する。差動増幅器の回路構成を以下に説明する。
【０００４】
第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタが第１の電流源ＣＳ１を介して正電源電圧端子Ｖｃｃに接続され、トランジスタＱ１のベースは非反転入力端子ＩＮ＋に、トランジスタＱ２のベースは反転入力端子ＩＮ−に接続される。第３のトランジスタＱ３と第４のトランジスタＱ４は能動負荷となるカレントミラー構成で、トランジスタＱ４のコレクタとベースがトランジスタＱ３のベースに接続され、それぞれのエミッタは負電源電圧端子Ｖｅｅに接続される。また、トランジスタＱ３のコレクタはトランジスタＱ１のコレクタおよび第５のトランジスタＱ５のベースに接続される。トランジスタＱ４のコレクタとベースにはトランジスタＱ２のコレクタおよび第６のトランジスタＱ６のベースが接続される。トランジスタＱ５のエミッタは第３の電流源ＣＳ３および電圧増幅器Ｇｍの入力端子に、コレクタは負電源電圧端子Ｖｅｅに接続される。トランジスタＱ６のエミッタは第２の電流源ＣＳ２に、コレクタは負電源電圧端子Ｖｅｅに接続される。位相補償用コンデンサＣｃはトランジスタＱ５のベースと電圧増幅器Ｇｍの出力端子に接続される。
【０００５】
この演算増幅器でシステマチックに発生する入力オフセット電圧を説明する。ただし、システマチックに発生する入力オフセット電圧であるため、トランジスタＱ１，Ｑ２は同一の特性、トランジスタＱ３，Ｑ４も同一の特性、トランジスタＱ５，Ｑ６も同一の特性、電流源ＣＳ２，ＣＳ３から流れる電流ＩＣＳ２，ＩＣＳ３は同じ大きさ、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きい、と仮定する。
【０００６】
トランジスタＱ１のコレクタに流れる電流ＩｃＱ１は次式で表される。
2015035683.tif 000003
ここで、ＩｃＱ３はトランジスタＱ３のコレクタ電流、ＩｂＱ５はトランジスタＱ５のベース電流、ＨｆｅＱ３はトランジスタＱ３の電流増幅率、ＩｂＱ３はトランジスタＱ３のベース電流、ＩＣＳ３は電流源ＣＳ３の電流、ＨｆｅＱ５はトランジスタＱ５の電流増幅率である。      
【０００７】
一方、トランジスタＱ２のコレクタに流れる電流ＩｃＱ２は次式で表される。
2015035683.tif 000004
ここで、ＩｃＱ４はトランジスタＱ４のコレクタ電流、ＩｂＱ４はトランジスタＱ４のベース電流、ＩｂＱ６はトランジスタＱ６のベース電流、ＨｆｅＱ４はトランジスタＱ４の電流増幅率、ＩＣＳ２は電流源ＣＳ２の電流、ＨｆｅＱ６はトランジスタＱ６の電流増幅率である。      
【０００８】
よって、トランジスタＱ１、Ｑ２のベースとエミッタ間の電位差ＶｂｅＱ１，ＶｂｅＱ２はそれぞれ次式で表される。
2015035683.tif 000005
2015035683.tif 000006
ただし、Ｉｓはバイポーラトランジスタの逆方向飽和電流である。      
【０００９】
ここで、ＨｆｅＱ３＝ＨｆｅＱ４＝１００、ＨｆｅＱ５＝ＨｆｅＱ６＝１００、ＩｂＱ３＝ＩｂＱ４＝０.１μＡ、ＩＣＳ２＝１ＣＳ３＝１０μＡとすると、式（３），（４）のＶｂｅＱ１，ＶｂｅＱ２はそれぞれ以下の式となる。Ｖｔは熱電圧である。
2015035683.tif 000007
2015035683.tif 000008
【００１０】
ＶｂｅＱ１とＶｂｅＱ２の差が入力オフセット電圧Ｖｉｏであり、次式で表される。
2015035683.tif 000009
なお、Ｖｔ＝２６ｍＶと仮定した。      
【００１１】
式（７）より明らかなように、この演算増幅器は能動負荷のカレントミラーのトランジスタＱ３，Ｑ４のベース電流に起因した入力オフセット電圧を生じる。
【００１２】
このシステマチックに発生する入力オフセット電圧を低減するために、例えば、特許文献２の図１に記載された回路が考えられている。この回路は能動負荷のカレントミラーで必要な電流を低電圧動作可能なＦＥＴを用いて供給することで、システマチックに発生する入力オフセット電圧を抑制している。またこの回路は、入力オフセット電圧を低減するための追加素子によって、演算増幅器の入力電圧範囲が狭くならない特徴を持つ。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３８８６０９０号公報
【特許文献２】特開平１１−２８４４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のように、図５で示した従来の演算増幅器では、式（７）で表されるシステマチックな入力オフセット電圧が発生する問題がある。その間題を解決した回路が特許文献２の図１に記載されている。特許文献２の図１の回路の特徴は、入力オフセット電圧を低減するための追加素子によって、演算増幅器の入力電圧範囲が狭くならないことである。
【００１５】
しかし、この回路は低電圧動作可能なＦＥＴを必要としているので、バイポーラプロセスにおいて低電圧ＦＥＴプロセスを実現しようとすると、新規プロセスの開発やプロセスコストの増加を招く問題がある。
【００１６】
本発明の目的は、既存のプロセスを用いるバイポーラトランジスタのみを使用でき、入力電圧範国を狭くすることなく、システマチックに発生する入力オフセット電圧を低減することができるようにした演算増幅器を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、請求項１にかかる発明は、エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタがダイオードの一端に接続された第６のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、コレクタとベースが前記第８のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第９のトランジスタと、コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第１０のトランジスタと、エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記ダイオードの他端に接続された第１１のトランジスタと、前記ダイオードの他端と前記第１の電源端子との間に接続された第２の電流源と、を備えることを特徴とする。
請求項２にかかる発明は、エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタがダイオードの一端に接続された第６のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、コレクタとベースが前記第８のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第９のトランジスタと、コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第１０のトランジスタと、前記ダイオードの他端に一端が接続された抵抗と、エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記抵抗の他端に接続された第１１のトランジスタと、前記抵抗の他端と前記第１の電源端子との間に接続された第２の電流源と、を備えることを特徴とする。
請求項３にかかる発明は、エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタが第２の電流源を介して前記第１の電源端子に接続された第６のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、コレクタとベースが前記第８のトランジスタのベースに接続された第９のトランジスタと、コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記第９のトランジスタのエミッタに接続された第１０のトランジスタと、エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記第９のトランジスタのエミッタに接続された第１１のトランジスタと、前記第１１のトランジスタのベースと前記第１の電源端子との間に接続された第４の電流源と、前記第１１のトランジスタのベースと前記第２の電源端子との間に直列接続された３個のダイオードと、を備えることを特徴とする。
請求項４にかかる発明は、エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタが第２の電流源を介して前記第１の電源端子に接続された第６のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、コレクタとベースが前記第８のトランジスタのベースに接続された第９のトランジスタと、コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記第９のトランジスタのエミッタに接続された第１０のトランジスタと、一端が前記第９のトランジスタのエミッタに接続された抵抗と、エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記抵抗の他端に接続された第１１のトランジスタと、前記第１１のトランジスタのベースと前記第１の電源端子との間に接続された第４の電流源と、前記抵抗の一端と前記第２の電源端子との間に直列接続された３個のダイオードと、を備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、バイポーラトランジスタのみで入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧を低減することができる。また、これによって電源電圧依存性や同相入力依存性を小さくできる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１の演算増幅器の回路図である。
【図２】本発明の実施例２の演算増幅器の回路図である。
【図３】本発明の実施例３の演算増幅器の回路図である。
【図４】本発明の実施例４の演算増幅器の回路図である。
【図５】従来の演算増幅器の回路図である。
【発明を実施するための形態】
【００２０】
＜実施例１＞
図１に本発明の実施例１の演算増幅器を示す。図５で説明したものと同じものについては同じ符号を付け、その詳しい説明は省略する。
【００２１】
図１のトランジスタＱ１〜Ｑ５、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１，ＣＳ３は図５での接続と同じである。第６のトランジスタＱ６のベースはトランジスタＱ２，Ｑ４のコレクタに、コレクタは負電源電圧端子Ｖｅｅに、エミッタはダイオードＤ１Ａのカソードに接続される。第７のトランジスタＱ７ＡのベースはトランジスタＱ２，Ｑ４のコレクタに、エミッタは負電源電圧端子Ｖｅｅに、コレクタは第８のトランジスタＱ８Ａのエミッタに接続される。トランジスタＱ８Ａのベースは第９のトランジスタＱ９Ａのベースおよびコレクタと第１０のトランジスタＱ１０Ａのベースに接続され、コレクタは第１１のトランジスタＱ１１Ａのエミッタに接続される。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはトランジスタＱ１１ＡのベースとダイオードＤ１Ａのアノードと電流源ＣＳ２に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２，Ｑ４のコレクタに接続される。トランジスタＱ１１Ａのコレクタは正電源電圧端子Ｖｃｃに接続される。以上が図１の回路構成である。
【００２２】
図１の回路でシステマチックに発生する入力オフセット電圧を説明する。ただし、システマチックに発生する入力オフセット電圧であるため、トランジスタＱ１，Ｑ２は同一の特性、トランジスタＱ３，Ｑ４，Ｑ７Ａ，Ｑ８Ａも同一の特性、トランジスタＱ５，Ｑ６も同一の特性、電流源ＣＳ２，ＣＳ３から流れる電流ＩＣＳ２，ＩＣＳ３は同じ大きさ、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きいと仮定する。また、説明を簡単にするためにトランジスタＱ１０Ａのエミッタ面積はトランジスタＱ９Ａの３倍とする。
【００２３】
トランジスタＱ１のコレクタに流れる電流ＩｃＱ１は次式で表される。
2015035683.tif 000010
一方、トランジスタＱ２のコレクタ電流ＩｃＱ２は次式で表される。
2015035683.tif 000011
ただし、ＩｂＱ７ＡはトランジスタＱ７Ａのベース電流、ＩｃＱ１０ＡはトランジスタＱ１０Ａのコレクタ電流である。ここで、ＨｆｅＱ３＝ＨｆｅＱ４＝１００、ＨｆｅＱ５＝ＨｆｅＱ６＝１００、ＩｂＱ３＝ＩｂＱ４＝ＩｂＱ７Ａ＝０.１μＡ、ＩＣＳ２＝ＩＣＳ３＝１０μＡとすると、トランジスタＱ１，Ｑ２のそれぞれのベースとエミッタ問の電位差ＶｂｅＱ１，ＶｂｅＱ２は以下の式となる。
2015035683.tif 000012
2015035683.tif 000013
【００２４】
次に、ＩｃＱ１０Ａを導出するために、トランジスタＱ８Ａのベース電流ＩｂＱ８Ａを求める。
2015035683.tif 000014
なお、ＨｆｅＱ７Ａ，ＨｆｅＱ８ＡはトランジスタＱ７Ａ，Ｑ８Ａの電流増幅率であり、それぞれの大きさを、ＨｆｅＱ７Ａ＝ＨｆｅＱ８Ａ＝１００とした。
【００２５】
また、ＩｃＱ１０Ａはべ一ス電流ＩｂＱ８Ａを用いて次式で表される。
2015035683.tif 000015
ここで、ＨｆｅＱ９Ａ，ＨｆｅＱ１０ＡはトランジスタＱ９Ａ，Ｑ１０Ａの電流増幅率であり、それぞれの大きさを、ＨｆｅＱ９Ａ＝ＨｆｅＱ１０Ａ＝１００とした。
【００２６】
次にＩｂＱ６を求める。ＩｂＱ６はトランジスタＱ９Ａ，とＱ１０Ａのエミッタ電流ＩｅＱ９Ａ，ＩｅＱ１０ＡおよびトランジスタＱ１１Ａのベース電流ＩｂＱ１１Ａを用いて次式で表される。
2015035683.tif 000016
【００２７】
ベース電流ＩｂＱ１１ＡはトランジスタＱ１１Ａの電流増幅率ＨｆｅＱ１１Ａを用いて次式で与えられる。
2015035683.tif 000017
ただし、ＨｆｅＱ１１Ａ＝１００とした。
【００２８】
一方、エミッタ電流ＩｅＱ９Ａ，ＩｅＱ１０Ａは式（１２）、（１３）を用いて次式で表される。
2015035683.tif 000018
したがって、ベース電流ＩｂＱ６は次式で表される。
2015035683.tif 000019
ただし、ＩＣＳ２＝１０μＡ、ＨｆｅＱ６＝１００とした。
【００２９】
よって、トランジスタＱ２のベースとエミッタ間の電位差ＶｂｅＱ２は、式（１１）に式（１３）、（１７）を代入し、次式で与えられる。
2015035683.tif 000020
【００３０】
式（１０）のＶｂｅＱ１と式（１８）のＶｂｅＱ２の差が入力オフセット電圧Ｖｉｏであり、次式で表される。
2015035683.tif 000021
【００３１】
このように、入力オフセット電圧は、従来では式（７）で示したように１.０２５ｍＶだったが、本実施例を用いることで、式（１９）のように０．０５０ｍＶに低減することができる。
【００３２】
また、本実施例での入力オフセット電圧低減効果は、電流源ＣＳ１から流れる電流の電源電圧依存性が低いという効果をもたらす。本実施例ではトランジスタＱ３，Ｑ４で構成される能動負荷のベース電流を補償しているため、電流源ＣＳ１の電流が変化しても、このベース電流補償能力に影響しないためである。同様に本実施例での入力オフセット電圧低減効果は、トランジスタＱ１，Ｑ２で構成される差動対の入力電圧が変化することによる電流源ＣＳ１から流れる電流の変化の影響が低いという効果をもたらす。
【００３３】
＜実施例２＞
図２を用いて実施例２を説明する。ただし、図１で説明したものについては同じ符号を付け、その詳しい説明は省略する。
【００３４】
本実施例は図２に示すように、図１の回路に抵抗Ｒ１Ａを追加している。トランジスタＱ１〜Ｑ６，Ｑ７Ａ，Ｑ８Ａ、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１、ＣＳ３は図１での接続と同じである。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはダイオードＤ１Ａのアノードと抵抗Ｒ１Ａの一端に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２のコレクタに接続される。トランジスタＱ１１Ａのベースは抵抗Ｒ１Ａの他方の一端と電流源ＣＳ２に接続され、エミッタはトランジスタＱ８Ａのコレクタに、コレクタは正電源電圧端子Ｖｃｃに接続される。以上が図２の回路構成である。
【００３５】
本実施例での入力オフセット電圧の大きさは実施例１で求めた結果と同等であり、従来例の入力オフセット電圧は式（７）で示したように１.０２５ｍＶだったため、本実施例を用いることで、式（１９）のように入力オフセット電圧を低減することができる。
【００３６】
さらに本実施例では、抵抗Ｒ１Ａを追加することでトランジスタＱ８Ａを確実に活性領域で動作させるように調整可能である。もしトランジスタＱ８Ａが活性領域で動作しなければ、トランジスタＱ８Ａのベース電流ＩｂＱ８Ａが増加し、式（１３）で示されるように、トランジスタＱ１０Ａのコレクタ電流ＩｃＱ１０Ａが増加する。コレクタ電流ＩｃＱ１０Ａが増加すると、式（１１），（１９）に従って入力オフセット電圧が増加する。よってトランジスタＱ８Ａを確実に活性領域で動作させることは重要である。
【００３７】
抵抗Ｒ１Ａを追加することで、トランジスタＱ８Ａを活性領域で動作させることができる理由を以下に説明する。トランジスタＱ８Ａが活性領域で動作するためには、トランジスタＱ８Ａのエミッタとコレクタ間の電位差ＶｃｅＱ８ＡをトランジスタＱ８Ａのベースとエミッタ問の電位差ＶｂｅＱ８Ａより大きくする必要がある。ＶｃｅＱ８Ａを求めるために、トランジスタＱ８Ａのコレクタ電位ＶｃＱ８Ａとエミッタ電位ＶｅＱ８Ａを求める。
2015035683.tif 000022
2015035683.tif 000023
【００３８】
トランジスタＱ８Ａのエミッタとコレクタ間の電位差ＶｃｅＱ８Ａは式（２０）から式（２１）を差し引くことで導かれる。
2015035683.tif 000024
ここで、トランジスタＱ８Ａが活性領域で動作するためには、ＶｃｅＱ８Ａの大きさがＶｂｅＱ８Ａ以上となる必要がある。
【００３９】
したがって、次式の条件を満たさなければならない。
2015035683.tif 000025
もし、ＶｂｅＱ９Ａ＜ＶｂｅＱ１１Ａとなった場合でも、抵抗Ｒ１Ａを追加することでトランジスタＱ８Ａを確実に活性領域で動作させるように調整可能である。
【００４０】
また、本実施例での入力オフセット電圧低減効果は、電流源ＣＳ１から流れる電流の電源電圧依存性が低いという効果をもたらす。本実施例ではトランジスタＱ３，Ｑ４で構成される能動負荷のベース電流を補償しているため、電流源ＣＳ１の電流が変化しても、このベース電流補償能力に影響しないためである。同様に本実施例での入力オフセット電圧低減効果は、トランジスタＱ１，Ｑ２で構成される差動対の入力電圧が変化することによる電流源ＣＳ１から流れる電流の変化の影響が低いという効果をもたらす。
【００４１】
＜実施例３＞
図３を用いて実施例３を説明する。ただし、図５で説明したものについては同じ符号を付け、その詳しい説明は省略する。
【００４２】
図１のトランジスタＱ１〜Ｑ６、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１，ＣＳ２，ＣＳ３は図５での接続と同じである。第７のトランジスタＱ７ＡのベースはトランジスタＱ２のコレクタに、エミッタは負電源電圧端子Ｖｅｅに、コレクタは第８のトランジスタＱ８Ａのエミッタに接続される。トランジスタＱ８Ａのベースは第９のトランジスタＱ９Ａのベースおよびコレクタと第１０のトランジスタＱ１０Ａのベースに接続され、コレクタは第１１のトランジスタＱ１１Ａのエミッタに接続される。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはトランジスタＱ１１ＡのベースとダイオードＤ３Ａのアノードと第４の電流源ＣＳ４に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２のコレクタに接続される。トランジスタＱ１１Ａのコレクタは正電源電圧端子Ｖｃｃに接続される。ダイオードＤ３Ａのカソードは第２のダイオードＤ２Ａのアノードに、ダイオードＤ２ＡのカソードはダイオードＤ１Ａのアノードに、ダイオードＤ１Ａのカソードは負電源電圧端子Ｖｅｅに接続される。以上が図３の回路構成である。
【００４３】
図３の回路でシステマチックに発生する入力オフセット電圧を説明する。ただし、システマチックに発生する入力オフセット電圧であるため、トランジスタＱ１，Ｑ２は同一の特性、トランジスタＱ３，Ｑ４，Ｑ７Ａ，Ｑ８Ａも同一の特性、トランジスタＱ５，Ｑ６も同一の特性、電流源ＣＳ２，ＣＳ３から流れる電流は同じ大きさ、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きいと仮定する。また、説明を簡単にするためにトランジスタＱ１０Ａのエミッタ面積はトランジスタＱ９Ａの３倍とする。
【００４４】
トランジスタＱ１のコレクタに流れる電流ＩｃＱ１は次式で表される。
2015035683.tif 000026
一方、トランジスタＱ２のコレクタ電流ＩｃＱ２は次式で表される。
2015035683.tif 000027
ただし、ＩｂＱ７ＡはトランジスタＱ７Ａのベース電流、ＩｃＱ１０ＡはトランジスタＱ１０Ａのコレクタ電流である。
【００４５】
ここで、ＨｆｅＱ３＝ＨｆｅＱ４＝１００、ＨｆｅＱ５＝ＨｆｅＱ６＝１００、ＩｂＱ３＝ＩｂＱ４＝ＩｂＱ７Ａ＝０.１μＡ、ＩＣＳ２＝ＩＣＳ３＝１０μＡとすると、トランジスタＱ１，Ｑ２のそれぞれのベースとエミッタ間の電位差ＶｂｅＱ１，ＶｂｅＱ２は以下の式となる。
2015035683.tif 000028
2015035683.tif 000029
【００４６】
ここで、ＩｃＱ１０Ａは実施例１と同じ大きさであり、次式で表される。
2015035683.tif 000030
ここで、ＨｆｅＱ９Ａ，ＨｆｅＱ１０ＡはトランジスタＱ９Ａ，Ｑ１０Ａの電流増幅率であり、それぞれの大きさを、ＨｆｅＱ９Ａ＝ＨｆｅＱ１０Ａ＝１００とした。
【００４７】
よって、トランジスタＱ２のベースとエミッタ間の電位差ＶｂｅＱ２は次式で与えられる。
2015035683.tif 000031
式（２６）のＶｂｅＱ１と式（２９）のＶｂｅＱ２の差が入力オフセット電圧Ｖｉｏであり、次式で表される。
2015035683.tif 000032
【００４８】
従来例の入力オフセット電圧は式（７）で示したように１.０２５ｍＶ、第１および実施例２では０.０５０ｍＶだったため、本実施例を用いることで、実施例１および実施例２よりさらに入力オフセット電圧を低減することができる。
【００４９】
また、本実施例での入力オフセット電圧低減効果は、電流源ＣＳ１から流れる電流の電源電圧依存性が低いという効果をもたらす。本実施例ではトランジスタＱ３，Ｑ４で構成される能動負荷のベース電流を補償しているため、電流源ＣＳ１の電流が変化しても、このベース電流補償能力に影響しないためである。同様に本実施例での入力オフセット電圧低減効果は、トランジスタＱ１，Ｑ２で構成される差動対の入力電圧が変化することによる電流源ＣＳ１から流れる電流の変化の影響が低いという効果をもたらす。
【００５０】
＜実施例４＞
図４を用いて実施例４を説明する。ただし、図３で説明したものについては同じ符号を付け、その詳しい説明は省略する。
【００５１】
本実施例は図４に示すように、図３の回路に抵抗Ｒ１Ａを追加している。トランジスタＱ１〜Ｑ６，Ｑ７Ａ，Ｑ８Ａ、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１，ＣＳ３は図３での接続と同じである。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはトランジスタＱ１１ＡのベースとダイオードＤ３Ａのアノードと抵抗Ｒ１Ａの一端に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２のコレクタに接続される。トランジスタＱ１１Ａのベースは抵抗Ｒ１Ａの他方の一端と第４の電流源ＣＳ４に接続され、エミッタはトランジスタＱ８Ａのコレクタに、コレクタは正電源電圧端子Ｖｃｃに接続される。ダイオードＤ３Ａのカソードは第２のダイオードＤ２Ａのアノードに、ダイオードＤ２ＡのカソードはダイオードＤ１Ａのアノードに、ダイオードＤ１Ａのカソードは負電源電圧端子Ｖｅｅに接続される。以上が図４の回路構成である。
【００５２】
本実施例での入力オフセット電圧の大きさは実施例３で求めた結果と同等であり、従来例の入力オフセット電圧は式（７）で示したように１.０２５ｍＶだったため、本実施例を用いることで、式（３０）のように入力オフセット電圧を低減することができる。
【００５３】
さらに本実施例では、抵抗Ｒ１Ａを追加することでトランジスタＱ８Ａを確実に活性領域で動作させるように調整可能である。抵抗Ｒ１Ａを追加することで、トランジスタＱ８Ａを活性領域で動作させることができる理由を以下に説明する。
【００５４】
トランジスタＱ８Ａが活性領域で動作するためには、トランジスタＱ８Ａのエミッタとコレクタ問の電位差ＶｃｅＱ８ＡをトランジスタＱ８Ａのベースとエミッタ間の電位差ＶｂｅＱ８Ａより大きくする必要がある。ＶｃｅＱ８Ａを求めるために、トランジスタＱ８Ａのコレクタ電位ＶｃＱ８Ａとエミッタ電位ＶｅＱ８Ａを求める。
2015035683.tif 000033
2015035683.tif 000034
ただし、ＩＣＳ４は第４の電流源ＣＳ４に流れる電流である。
【００５５】
トランジスタＱ８Ａのエミッタとコレクタ間の電位差ＶｃｅＱ８Ａは、式（３１）から式（３２）を差し引くことで導かれる。
2015035683.tif 000035
ここで、トランジスタＱ８Ａが活性領域で動作するためには、ＶｃｅＱ８Ａの大きさがＶｂｅＱ８Ａ以上となる必要がある。
【００５６】
したがって、次式の条件を満たさなければならない。
2015035683.tif 000036
もし、ＶｂｅＱ９Ａ＜ＶｂｅＱ１１Ａとなった場合でも、抵抗Ｒ１Ａを追加することでトランジスタＱ８Ａを確実に活性領域で動作させるように調整可能である。
【００５７】
また、本実施例での入力オフセット電圧低減効果は、電流源ＣＳ１から流れる電流の電源電圧依存性が低いという効果をもたらす。本実施例ではトランジスタＱ３，Ｑ４で構成される能動負荷のベース電流を補償しているため、電流源ＣＳ１の電流が変化しても、このベース電流補償能力に影響しないためである。同様に本実施例での入力オフセット電圧低減効果は、トランジスタＱ１，Ｑ２で構成される差動対の入力電圧が変化することによる電流源ＣＳ１から流れる電流の変化の影響が低いという効果をもたらす。
【００５８】
＜他の実施例＞
なお、以上説明した実施例１〜４において、ｎｐｎトランジスタＱ３，Ｑ４，Ｑ７Ａ，Ｑ８Ａ，Ｑ１１Ａをｐｎｐトランジスタに、ｐｎｐトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６，Ｑ９Ａ，Ａ１０Ａをｎｐｎトランジスタに、それぞれ置き換えることができる。この場合、電源端子Ｖｃｃは電源端子Ｖｅｅに、電源端子ＶｅｅはＶｃｃに置き換え、電流源ＣＳ１〜ＣＳ４Ａは電流の流れる向きを反対にし、ダイオードＤ１Ａ〜Ｄ３Ａは、アノードとカソードを入れ替えればよい。
【符号の説明】
【００５９】
Ｑ１〜Ｑ６，Ｑ７Ａ〜Ｑ１１Ａ：バイポーラトランジスタ
Ｒ１Ａ：抵抗
Ｄ１Ａ〜Ｄ３Ａ：ダイオード
Ｖｃｃ：正電源電圧端子
Ｖｅｅ：負電源電圧端子
ＩＮ＋：正転入力端子
ＩＮ−：反転入力端子
ＯＵＴ：出力端子
ＣＳ１〜ＣＳ４：電流源
Ｇｍ：電圧増幅器
ＢＦ：出力バッファ
Ｃｃ：位相補償用コンデンサ
【図１】
2015035683.tif 000037
【図２】
2015035683.tif 000038
【図３】
2015035683.tif 000039
【図４】
2015035683.tif 000040
【図５】
2015035683.tif 000041