(57)【要約】【課題】しきい値を制御する半導体装置を提供する。また、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供する。【解決手段】第１の半導体膜と、第１の半導体膜に電気的に接するソース電極およびドレイン電極と、ゲート絶縁膜と、ゲート絶縁膜に接するゲート電極と、を有し、ゲート絶縁膜は、第１の絶縁膜とトラップ膜と、を有する構成とし、第１の絶縁膜とトラップ膜との界面またはトラップ膜内部の電荷捕獲準位に電荷を捕獲させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体膜を形成し、
前記第１の半導体膜に電気的に接するソース電極およびドレイン電極とを形成し、
第１の半導体膜と接するゲート絶縁膜を形成し、
ゲート絶縁膜と接するゲート電極を形成し、
前記ゲート絶縁膜は、第１の絶縁膜とトラップ膜の積層構造を形成とし、
前記トラップ膜は窒素とシリコンを含む絶縁膜とし、
１２５℃以上４５０℃以下の加熱処理を行いながら、前記ゲート電極の電位と、前記ソース電極または前記ドレイン電極の電位との間に電位差を設けた状態を、１秒以上維持し、電荷を前記第１の絶縁膜と前記トラップ膜の界面または前記トラップ膜内部の電荷捕獲層に電荷を捕獲し、前記加熱処理前よりもしきい値をシフトさせることを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第１の半導体膜の下に第２の半導体膜を形成し、
前記第１の半導体膜、前記ソース電極および前記ドレイン電極上かつ前記ゲート絶縁膜の下に第３の半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１及び請求項２において、
窒素とシリコンを含む絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３において、
半導体膜は酸化物半導体膜であることを特徴とする半導体装置の作製方法。
【請求項５】
第１の半導体膜と、
前記第１の半導体に電気的に接するソース電極およびドレイン電極と、
ゲート電極と、
第１の半導体膜とゲート電極の間に設けられるゲート絶縁膜と、を有し、
前記ゲート絶縁膜は第１の絶縁膜と、トラップ膜とを含み、
前記トラップ膜は窒素とシリコンを含む絶縁膜であり、
前記ゲート絶縁膜は、ゲート電極の電位と、ソース電極またはドレイン電極の電位との間に電位差を設け、１２５℃以上４５０℃以下で１秒以上維持することにより前記第１の絶縁膜とトラップ膜の界面または前記トラップ膜内部に電荷を捕獲する電荷捕獲層を有することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１の半導体膜を挟む第２の半導体膜および第３の半導体膜を有し、
前記第２の半導体膜は、前記第１の半導体膜の下にあり、
前記第３の半導体膜は、前記第１の半導体膜、前記ソース電極および前記ドレイン電極上かつ前記ゲート絶縁膜の下にあることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記ゲート電極は、前記第１の半導体膜の上面および側面に面していることを特徴とする半導体装置。
【請求項８】
請求項５乃至請求項７において、
窒素とシリコンを含む絶縁膜は窒化シリコン膜であることを特徴とする半導体装置。
【請求項９】
請求項５乃至請求項８において、
半導体膜は酸化物半導体膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、または、半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路および電気機器は、半導体装置を有している場合がある。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。
【０００４】
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧（以下、しきい値という）、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると、オフ電流の増大、しきい値の変動の増大、Ｓ値の増大が起こる。また、チャネル幅を縮小すると、オン電流が小さくなる。
【０００５】
ゲート・ソース間電圧が０Ｖの場合における電流（Ｉｃｕｔ電流）は、小さいほど回路の消費電力も抑えられ、電荷のリークも小さくなる。Ｎチャネル型の場合、トランジスタのしきい値がマイナス側にシフトしているとＩｃｕｔ電流は大きくなる。そのためＩｃｕｔ電流を小さくするためにはしきい値をプラス側にシフトさせる必要がある。一方、しきい値を過度にプラス側にシフトしてしまうと、回路の動作電圧が高くなり消費電力が高くなってしまう。トランジスタの電荷のリークを小さく抑え、かつ消費電力を小さくするためにはトランジスタのしきい値をコントロールすることが必要である。しきい値をコントロールする方法としてゲート絶縁膜中に電荷をトラップさせることが特許文献１に開示されている。
【０００６】
一方、窒素とシリコンを含む絶縁膜は優れたトラップ膜として知られており、電子とホールのいずれもトラップすることができる材料である。そのため、所望のしきい値に合わせていずれかのキャリアを注入することにより、しきい値をプラス側、マイナス側のいずれにも調整することができる。また、成膜条件を調整することによりトラップ密度の高い膜を作ることもでき（特許文献２参照）、保持能力の高い膜を作ることもできる（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−０７４６９２号公報
【特許文献２】特開２００２−２０３９１７号公報
【特許文献３】特開２００８−２７０７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このようなしきい値をコントロールする方法において、従来技術においてはトラップ膜に電荷を捕獲する際に高い電圧を用いる必要があった。また、トラップ膜にフローティングゲート層を用いた場合には捕獲された電荷がトラップ膜から流出しないように、絶縁膜で囲む必要があり、作製工程が複雑になってしまう。
【０００９】
本発明の一態様は、しきい値が補正された半導体装置を提供することを目的の一つとする。または、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の半導体膜と、第１の半導体膜に電気的に接するソース電極およびドレイン電極と、ゲート電極と、第１の半導体膜とゲート電極の間に設けられるゲート絶縁膜と、を有し、ゲート絶縁膜は電荷捕獲層を含むことを特徴とする半導体装置である。
【００１２】
また、本発明の一態様は、第１の半導体膜と、第１の半導体膜に電気的に接するソース電極およびドレイン電極と、ゲート電極と、第１の半導体膜とゲート電極の間に設けられるゲート絶縁膜と、を有し、ゲート絶縁膜は第１の絶縁層と、窒素とシリコンを含む絶縁膜とを含むことを特徴とする半導体装置である。
【００１３】
また、本発明の一態様は、上記半導体装置において、ゲート電極の電位と、ソース電極またはドレイン電極の電位との間に電位差を設け、１２５℃以上４５０℃以下で１秒以上維持することにより電荷捕獲層（窒素とシリコンを含む絶縁膜など）に電荷を捕獲せしめることを特徴とする半導体装置の作製方法である。
【００１４】
また、上記構成において、第１の半導体膜を挟む第２の半導体膜および第３の半導体膜を有し、第２の半導体膜は、第１の半導体膜の下にあり、第３の半導体膜は、第１の半導体膜、ソース電極およびドレイン電極上かつゲート絶縁膜の下にあってもよい。
【００１５】
また、上記構成において、ゲート電極は、第１の半導体膜の上面および側面に面していることが好ましい。
【００１６】
窒素とシリコンを含む絶縁膜は、トラップセンターが膜中に離散的に存在しており、トラップ膜として窒素とシリコンを含む絶縁膜を用いることにより、絶縁膜でトラップ膜を囲む必要がなくなる。また、窒素とシリコンを含む絶縁膜においては電子のみでなくホールを捕獲することができるため、しきい値の調整の自由度が大きい利点もある。例えば、しきい値をプラス側にもマイナス側にもシフトさせることができる。よって、トラップ膜として窒素とシリコンを含む絶縁膜を用いることにより、例えば半導体装置の構成を簡略化できる。また、例えば半導体装置の回路設計の自由度を高めることができる。
【発明の効果】
【００１７】
本発明の一態様を用いることにより、しきい値が補正された半導体装置を提供することができる。また、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、オン電流の悪化を低減した半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態の半導体装置の例を示す図。
【図２】実施の形態の半導体装置のバンド図の例を示す図。
【図３】実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。
【図４】半導体装置の作製工程を示す図。
【図５】トランジスタを説明する上面図および断面図。
【図６】多層膜のバンド構造を説明する図。
【図７】トランジスタを説明する上面図および断面図。
【図８】トランジスタを説明する上面図および断面図。
【図９】トランジスタの作製方法を説明する図。
【図１０】トランジスタの作製方法を説明する図。
【図１１】トランジスタを説明する上面図および断面図。
【図１２】トランジスタを説明する上面図および断面図。
【図１３】トランジスタを説明する上面図および断面図。
【図１４】トランジスタの作製方法を説明する図。
【図１５】トランジスタの作製方法を説明する図。
【図１６】本発明の一態様の半導体装置を用いた回路を説明する図。
【図１７】半導体装置の一例を説明する等価回路図。
【図１８】実施の形態に係る、半導体装置の回路図。
【図１９】実施の形態に係る、半導体装置のブロック図。
【図２０】実施の形態に係る、記憶装置を説明する回路図。
【図２１】実施の形態に係る、電子機器。
【発明を実施するための形態】
【００１９】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２０】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２２】
（実施の形態１）
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成および動作原理について説明する。図１（Ａ）は、半導体層１０１と電荷捕獲層１０２とゲート電極１０３とを有する半導体装置である。電荷捕獲層１０２はゲート絶縁層を兼ねることができる。
【００２３】
ここで、電荷捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶縁膜１０２ａと窒素とシリコンを含む絶縁膜１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、第１の絶縁膜１０２ａ、窒素とシリコンを含む絶縁膜１０２ｂと第２の絶縁膜１０２ｃの積層体、あるいは、さらに多層の絶縁膜の積層体でもよい。なお、窒素とシリコンを含む絶縁膜１０２ｂは、単層ではなく２層以上の積層膜で形成してもよい。
【００２４】
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図２（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図２（Ａ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。
【００２５】
ここで窒素とシリコンを含む絶縁膜とは、例えば窒化シリコン膜、窒化酸化シリコン膜などがあげられる。窒化酸化シリコン膜とは、その組成として、酸素よりも窒素が多い膜を指す（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）。なお窒素の割合が少なくなると電荷捕獲能力が不足してしまうため、窒素の割合が酸素よりも少ない膜はトラップ膜としては適さない。
【００２６】
次に、電荷捕獲層に電荷が捕獲される過程について説明する。ここでは電子が捕獲される例について示すが、ホールが捕獲される場合の過程についても同様な説明ができる。
【００２７】
図２に示すように、電荷捕獲層１０２には電子捕獲準位１０４とホール捕獲準位１１１が存在する。ここでは電子捕獲準位１０４に電子が捕獲される過程について示す。第１の絶縁膜１０２ａと窒素とシリコンを含む絶縁膜１０２ｂの界面、あるいは、窒素とシリコンを含む絶縁膜１０２ｂの内部に電子捕獲準位１０４が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図２（Ｂ）に示すようになる。半導体層１０１に存在する電子１０５は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０５のいくらかは、電子捕獲準位１０４に捕獲される。
【００２８】
電子１０５が、第１の絶縁膜１０２ａの障壁を超えて、窒素とシリコンを含む絶縁膜１０２ｂに達するには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、第１の絶縁膜が薄いほど顕著となる。ただし、この場合、電子捕獲準位１０４に捕獲された電子が、トンネル効果により、再度、流失してしまうことがある。
【００２９】
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、第１の絶縁膜１０２ａが比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体層１０１の間の電界の自乗でトンネル電流が増加する。
【００３０】
第２は、電子１０５が、第１の絶縁膜１０２ａ中の欠陥準位等のバンドギャップ中の捕獲準位をホッピングしながら、窒素とシリコンを含む絶縁膜１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。
【００３１】
第３は、熱的な励起によって、電子１０５が、第１の絶縁膜１０２ａの障壁を超えるものである。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０１６、６００Ｋ（３２７℃）では、１．５×１０２５、７５０Ｋ（４７７℃）では、１．６×１０３０となる。
【００３２】
電子１０５が、第１の絶縁膜１０２ａの障壁を超えてゲート電極１０３に向かって移動する過程は、上記の３つの方法とそれらの組み合わせで生じていると考えられる。特に、第２の方法、第３の方法は、温度が高いと指数関数的に電流が増大することを示す。
【００３３】
また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、第１の絶縁膜１０２ａの障壁層の薄い部分（エネルギーの高い部分）の電子の濃度が高いほど起こりやすいので、温度が高いことが有利である。
【００３４】
なお、以上の伝導機構による電流は、特にゲート電極１０３の電位が低い（５Ｖ以下）場合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を電子捕獲準位１０４に捕獲せしめることができる。
【００３５】
すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位１０４に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。
【００３６】
このとき、電子捕獲準位１０４に捕獲される電子の量はゲート電極１０３の電位により制御できる。電子捕獲準位１０４に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電界が遮蔽され、半導体層１０１に形成されるチャネルが消失する。
【００３７】
電子捕獲準位１０４により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０４の総数を上回ることはない。
【００３８】
電子捕獲準位１０４に捕獲された電子は、電荷捕獲層１０２から流失しないことが求められる。そのためには、第１の絶縁膜１０２ａと窒素とシリコンを含む絶縁膜１０２ｂの厚さの和が、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、第１の絶縁膜１０２ａと窒素とシリコンを含む絶縁膜１０２ｂの物理的な厚さの和が６ｎｍより大きいことが好ましい。
【００３９】
一方で、第１の絶縁膜１０２ａが厚すぎると、電子の移動の妨げとなるので、３０ｎｍ以下とすることが好ましい。また、半導体装置のチャネル長に比較して、第１の絶縁膜１０２ａ、窒素とシリコンを含む絶縁膜１０２ｂが厚すぎると、サブスレショールド値が増加し、オフ特性が悪化するので、チャネル長は、第１の絶縁膜１０２ａと窒素とシリコンを含む絶縁膜１０２ｂの酸化シリコン換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）の４倍以上、代表的には１０倍以上であるとよい。
【００４０】
代表的には、第１の絶縁膜１０２ａの厚さは、３ｎｍ以上１０ｎｍ以下、窒素とシリコンを含む絶縁膜１０２ｂの厚さは、５ｎｍ以上２０ｎｍ以下とするとよい。
【００４１】
また、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることが考えられる。例えば、処理温度を３００℃（５７３Ｋ）とし、半導体装置を１２０℃（３９３Ｋ）で保管する場合、電子が、３電子ボルトの障壁を乗り越える確率は、後者は前者の１０万分の１未満である。
【００４２】
また、電荷捕獲層に電子を捕獲する場合には、ホールの有効質量が極めて大きい、あるいは、実質的に局在化している半導体層１０１を用いることも有効である。この場合には、半導体層１０１から第１の絶縁膜１０２ａおよび窒素とシリコンを含む絶縁膜１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０４に捕獲された電子がホールと結合して消滅することもない。
【００４３】
また、第１の絶縁膜１０２ａ、窒素とシリコンを含む絶縁膜１０２ｂに捕獲された電子を放出させるような電圧がかからないように回路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体層１０１の間の電界が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。
【００４４】
図１（Ｃ）に示す半導体装置の点Ｃから点Ｄにかけてのバンド図の例を図２（Ｃ）に示す。図２（Ｃ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。また、ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図２（Ｄ）に示すようになる。
【００４５】
このように電荷捕獲層１０２が電子を捕獲すると、図３に示すように半導体装置のしきい値が増加する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極１０３の電位をソース電極の電位と同じとしたときのソースドレイン間の電流（Ｉｃｕｔ電流）を大幅に低下させることができる。
【００４６】
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕｔ電流密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
【００４７】
図３（Ａ）は電荷捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート電極１０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定することが難しいが、その他の方法で測定した値、サブスレショールド値等をもとに推定できる。
【００４８】
最初、曲線１０６で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ以上１ｙＡ／μｍ以下となる。
【００４９】
例えば、図３（Ｂ）のように、容量素子１０９に蓄積される電荷をトランジスタ１０８で制御する回路を考える。ここで、容量素子１０９の電極間のリーク電流は無視する。容量素子１０９の容量が１ｆＦであり、容量素子１０９のトランジスタ１０８側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。
【００５０】
トランジスタ１０８のＩｄ−Ｖｇ特性が図３（Ａ）中の曲線１０６で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔ電流は約１ｆＡであり、トランジスタ１０８のこのときの抵抗は約１×１０１５Ωである。したがって、トランジスタ１０８と容量素子１０９よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１０９に蓄積されていた電荷の多くが失われてしまうことを意味する。
【００５１】
トランジスタ１０８のＩｄ−Ｖｇ特性が図３（Ａ）中の曲線１０７で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔ電流は約１ｙＡであり、トランジスタ１０８のこのときの抵抗は約１×１０２４Ωである。したがって、トランジスタ１０８と容量素子１０９よりなる回路の時定数は１×１０９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１０９に蓄積されていた電荷の１／３は残っていることを意味する。
【００５２】
すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印加しなくても、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。このような特性を用いた電子回路、半導体装置、電子機器等については他の実施の形態で説明する。
【００５３】
しきい値の増加幅は電荷捕獲層１０２が捕獲する電荷密度によって決まる。例えば、図１（Ｂ）に示す半導体装置において、第１の絶縁膜１０２ａと窒素とシリコンを含む絶縁膜１０２ｂの界面においてのみ電子が捕獲される場合、捕獲された電子の面密度を、Ｑとするとき、しきい値は、Ｑ／Ｃ（ただし、Ｃは第１の絶縁膜１０２ａの誘電率）だけ増加する。
【００５４】
なお、上記のようにゲート電極１０３の電位によって、捕獲される電荷の量が一定の値になることから、ゲート電極１０３の電位によって、しきい値の増加分を制御することもできる。
【００５５】
例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ高くし、温度を１５０℃以上２５０℃以下、代表的には２００℃±２０℃とする場合を考える。電荷捕獲層１０２に電子が捕獲される前の半導体装置のしきい値（第１のしきい値、Ｖｔｈ１）が＋１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成されており、電荷捕獲層１０２に電子が捕獲される。その後、電荷捕獲層１０２に捕獲される電子の量が増加し、チャネルが消失する。この段階で、電荷捕獲層１０２での電子の捕獲はおこなわれなくなる。
【００５６】
この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い段階でチャネルが消失するので、しきい値が、＋１．５Ｖとなる。あるいは、電荷捕獲層１０２に捕獲された電子によって、しきい値が、０．４Ｖだけ高くなったと言える。このように電荷捕獲層１０２に捕獲された電子によって変化した後のしきい値を第２のしきい値（Ｖｔｈ２）という。
【００５７】
このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい値を適切な範囲内に収束させることもできる。例えば、第１のしきい値が＋１．２Ｖ、＋１．１Ｖ、＋０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が＋１．５Ｖを超えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値を＋１．５Ｖとすることができる。この場合、これら３つの半導体装置の電荷捕獲層１０２に捕獲される電子の量（あるいは電子の面密度等）は異なる。
【００５８】
なお、電荷捕獲層１０２に捕獲される電子の数は、しきい値適正化処理の時間にも依存するので、しきい値適正化処理の時間を調整することにより、しきい値を目的の値までシフトさせることができる。
【００５９】
ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電極１０３には、窒素を含んだ導電膜を用いてもよい。たとえば、ゲート電極１０３に窒化チタン膜上にタングステン膜の積層、窒化タングステン膜上にタングステン膜の積層、窒化タンタル膜上にタングステン膜の積層などを用いることができる。
【００６０】
なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小さくなる。しかしながら、上述のように、電荷捕獲層１０２に捕獲する電荷の量によりしきい値を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。
【００６１】
半導体層１０１は各種の材料を用いることができる。例えば、酸化物半導体膜を用いることができる。また、ホールを電荷捕獲層に捕獲する場合には、半導体層１０１にホールが伝導しやすいｐ型シリコンなどを用いるとより効果的である。
【００６２】
第１の絶縁膜１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
【００６３】
窒素とシリコンを含む絶縁膜１０２ｂは、例えば窒化シリコン膜などを用いることができる。窒化シリコン膜は、例えば化学気相堆積（ＣＶＤ）法やスパッタリング法などを用いて形成することができる。または、窒化シリコン膜は、異なる製造方法を用いて成膜した膜を積層して形成してもよい。たとえば、ＣＶＤ法を用いて成膜した後で、スパッタリング法を用いた膜を成膜して、積層構造にしてもよい。あるいは、スパッタリング法を用いた膜を成膜した後で、ＣＶＤ法を用いた膜を成膜してもよい。あるいは、ＣＶＤ法またはスパッタリング法の何れか一方で成膜した膜を、他方で成膜した膜で挟んだような構造にしてもよい。
【００６４】
第２の絶縁膜１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
【００６５】
このように電荷捕獲層１０２に必要な量の電荷を捕獲させた半導体装置は、しきい値が特定の値であること以外は、通常のＭＯＳ型半導体装置と同じである。電荷捕獲層１０２に電荷を捕獲せしめる処理は、半導体装置の作製過程におこなえばよい。
【００６６】
例えば、図４に示すような工程が実施できる。まず、図４（Ａ）に示すように、半導体装置が完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等による回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないため、容量素子の電荷を長時間保持することはできず、また、しきい値がばらついていることもあるが、そのことは選別の基準とはならない。
【００６７】
その後、図４（Ｂ）に示すように、電子１０５を注入する。すなわち、窒素とシリコンを含む絶縁膜１０２ｂに適切な量の電子１０５を捕獲させる。この操作は上述のとおりおこなう。このとき、ゲート電極１０３の電位と、ソース電極あるいはドレイン電極のいずれか低い方の電位との差（ゲート電圧）は、１Ｖ以上４Ｖ未満であり、かつ、このメモリセルが出荷された後で印加されるゲート電圧と同じか低いものとする。
【００６８】
その後、図４（Ｃ）に示すように、再度、測定をおこなう。予定通りにしきい値が増加していることが良品の条件の一つである。この段階では、しきい値に異常のあるチップは不良品として、再度、電子注入をおこなってもよい。良品は、ダイシング、樹脂封止後、パッケージ化して出荷する。
【００６９】
なお、電荷捕獲層１０２に電子を注入する処理は、上記に限らず、例えば、半導体装置のソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ工程後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【００７０】
なお、本実施の形態では電荷捕獲層に電子を捕獲させて、しきい値をプラスシフトさせる例を示したが、ホールを捕獲させて、しきい値をマイナスシフトさせてもよい。この場合には、１２５℃以上４５０℃以下でゲート電極の電位をソース電極またはドレイン電極の電位より低い状態を１秒以上維持し、ホールを捕獲させる。
【００７１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００７２】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
【００７３】
図５（Ａ）乃至図５（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ａ−Ｂの断面が図５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図５（Ｃ）に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【００７４】
図５（Ａ）乃至図５（Ｃ）に示すトランジスタ４５０は、基板４００上の凹部および凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂと、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁膜４０２の凹部の底面、下地絶縁膜４０２の凸部（または凹部）の側面、酸化物半導体膜４０４ａの側面、酸化物半導体膜４０４ｂの側面および酸化物半導体膜４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体膜４０４ｃと、酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上に接し、酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、ゲート絶縁膜４０８は、第１の絶縁膜４０８ａとトラップ膜４０８ｂを有し、実施の形態１で述べた電荷捕獲層として機能する。また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。
【００７５】
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図５（Ａ）では、チャネル長は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さをいう。すなわち、図５（Ａ）では、チャネル幅は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが向かい合っている部分の長さをいう。
【００７６】
ゲート絶縁膜４０８（第１の絶縁膜４０８ａとトラップ膜４０８ｂ）を電荷捕獲層として機能させることで、実施の形態１で述べたように第１の絶縁膜４０８ａとトラップ膜４０８ｂの界面、あるいは、トラップ膜４０８ｂの内部に存在する電荷捕獲準位に電荷を捕獲することができる。このとき、電荷捕獲準位に捕獲される電荷の量はゲート電極４１０の電位により制御できる。
【００７７】
ゲート電極４１０の電位によって、捕獲される電荷の量が一定の値になるため、しきい値の増加幅を制御することができる。
【００７８】
また、ゲート電極４１０は、チャネル幅方向において酸化物半導体膜４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半導体膜４０４ｂの全体（バルク）を流れる。酸化物半導体膜４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体膜４０４ｂを厚くすると、オン電流を向上させることができる。このため、ゲート電極４１０が酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂの界面より下地絶縁膜４０２側まで延伸していてもチャネル幅には関与せず、チャネル幅を小さくすることができるため、高密度化（高集積化）を実現することができる。
【００７９】
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体膜等を加工すると電極や半導体膜等の上端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体膜４０４ｂ上に形成されるゲート絶縁膜４０８、ゲート電極４１０および酸化物絶縁膜４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
【００８０】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、上記のように狭チャネルでも、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
【００８１】
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
【００８２】
下地絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層膜４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁膜４０２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁膜４０２は、層間絶縁膜としての機能も有する。その場合、下地絶縁膜４０２の表面には凹凸が形成されるため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【００８３】
また、トランジスタ４５０のチャネルが形成される領域において多層膜４０４は、基板４００側から酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃが積層された構造を有している。また、酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃで取り囲まれている構造となっている。また、図５（Ｃ）に示すようにゲート電極４１０は、酸化物半導体膜４０４ｂを電気的に取り囲む構造になっている。
【００８４】
ここで、一例としては、酸化物半導体膜４０４ｂには、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
【００８５】
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体膜４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
【００８６】
このような構造において、ゲート電極４１０に電界を印加すると、多層膜４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体膜４０４ｂにチャネルが形成される。すなわち、酸化物半導体膜４０４ｂとゲート絶縁膜４０８との間に酸化物半導体膜４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁膜４０８と接しない領域に形成される構造となる。
【００８７】
また、酸化物半導体膜４０４ａは、酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体膜４０４ｂと下地絶縁膜４０２が接した場合の界面と比較して、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ａの界面に界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値が変動することがある。したがって、酸化物半導体膜４０４ａを設けることにより、トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
【００８８】
また、酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体膜４０４ｂとゲート絶縁膜４０８が接した場合の界面と比較して、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体膜４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
【００８９】
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体膜４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体膜に生じることを抑制する機能を有する。すなわち、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃは酸化物半導体膜４０４ｂよりも酸素欠損が生じにくいということができる。
【００９０】
なお、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体膜４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体膜４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体膜４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【００９１】
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃのＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜４０４ｂのＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【００９２】
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃより厚い方が好ましい。
【００９３】
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体膜４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。
【００９４】
なお、酸化物半導体膜を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【００９５】
また、酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体膜中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃの膜中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【００９６】
酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
【００９７】
また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないためには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【００９８】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下にまで低減することが可能となる。
【００９９】
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により多層膜のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と多層膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
【０１００】
したがって、多層膜４０４を酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃの積層構造とすることで、酸化物半導体膜４０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
【０１０１】
次に、多層膜４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層膜４０４に相当する積層を作製して行っている。
【０１０２】
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃの膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
【０１０３】
図６（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図６（Ａ）は、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃと接して、酸化シリコン膜を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体膜４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体膜４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体膜４０４ｃの伝導帯下端のエネルギーである。
【０１０４】
図６（Ａ）に示すように、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
【０１０５】
主成分を共通として積層された多層膜４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【０１０６】
なお、図６（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図６（Ｂ）のように示される。
【０１０７】
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
【０１０８】
図６（Ａ）、図６（Ｂ）より、多層膜４０４における酸化物半導体膜４０４ｂがウェル（井戸）となり、多層膜４０４を用いたトランジスタにおいて、チャネルが酸化物半導体膜４０４ｂに形成されることがわかる。なお、多層膜４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【０１０９】
なお、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃがあることにより、酸化物半導体膜４０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜４０４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、トランジスタのしきい値はプラス方向にシフトしてしまう。
【０１１０】
したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【０１１１】
なお、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
【０１１２】
なお、多層膜４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、酸化物半導体膜４０４ｃは酸化物半導体膜４０４ｂよりもＩｎが少ない組成とすることが好ましい。
【０１１３】
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。
【０１１４】
酸素と結合し得る導電材料と多層膜を接触させると、多層膜中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層膜のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。
【０１１５】
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。
【０１１６】
このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を酸化物半導体膜４０４ｂと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
【０１１７】
ゲート絶縁膜４０８は、第１の絶縁膜４０８ａとトラップ膜４０８ｂを有する。第１の絶縁膜４０８ａは、例えば酸化物絶縁膜を用いればよい。酸化物絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、トラップ膜４０８ｂには、窒素とシリコンを含む絶縁膜を用いる。窒素とシリコンを含む絶縁膜は、例えば窒化シリコン膜、窒化酸化シリコン膜などがあげられる。窒化酸化シリコン膜とは、その組成として、酸素よりも窒素が多い膜を指す。ここでは窒化シリコン膜を用いる例を示す。窒化シリコン膜は例えばＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）やスパッタリング法、ＭＢＥ法またはＰＬＤ法などなどを用いて形成することができる。または、窒素とシリコンを含む絶縁膜は、異なる製造方法を用いて成膜した膜を積層して形成してもよい。たとえば、ＣＶＤ法を用いて成膜した後で、スパッタリング法を用いた膜を成膜して、積層構造にしてもよい。あるいは、スパッタリング法を用いた膜を成膜した後で、ＣＶＤ法を用いた膜を成膜してもよい。あるいは、ＣＶＤ法またはスパッタリング法の何れか一方で成膜した膜を、他方で成膜した膜で挟んだような構造にしてもよい。なお、第１の絶縁膜４０８ａの膜厚は、１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下であり、トラップ膜４０８ｂの膜厚は、１ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下である。
【０１１８】
また、図７に示すように、トラップ膜４０８ｂの上に第２の絶縁膜４０８ｃを形成してもよい。第２の絶縁膜４０８ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
【０１１９】
ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極４１０は、上記材料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電膜を用いてもよい。たとえば、ゲート電極４１０に窒化チタン膜上にタングステン膜の積層、窒化タングステン膜上にタングステン膜の積層、窒化タンタル膜上にタングステン膜の積層などを用いることができる。
【０１２０】
ゲート絶縁膜４０８、およびゲート電極４１０上には酸化物絶縁膜４１２が形成されていてもよい。当該酸化物絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。
【０１２１】
ここで、酸化物絶縁膜４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。好ましくは、表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われる昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。当該酸化物絶縁膜から放出される酸素はゲート絶縁膜４０８を経由して多層膜４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０１２２】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅の縮小に直接起因するオン電流の低下は著しい。
【０１２３】
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体膜４０４ｂのチャネルが形成される領域を覆うように酸化物半導体膜４０４ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。
【０１２４】
また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜の全体的にゲート電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
【０１２５】
また、本発明の一態様のトランジスタは、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体膜４０４ｂは酸化物半導体膜４０４ａと酸化物半導体膜４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔ電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値が安定化することから、半導体装置の長期信頼性を向上させることができる。
【０１２６】
また、図８に示すトランジスタ４７０を用いることもできる。図８（Ａ）乃至図８（Ｃ）は、トランジスタ４７０の上面図および断面図である。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ａ−Ｂの断面が図８（Ｂ）、一点鎖線Ｃ−Ｄの断面が図８（Ｃ）に相当する。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１２７】
トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。
【０１２８】
導電膜のオーバーエッチングにより、下地絶縁膜４０２をエッチングさせないようにするには、導電膜と下地絶縁膜４０２のエッチングでの選択比を大きくすればよい。
【０１２９】
また、本実施の形態では、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃを有さず酸化物半導体膜４０４ｂのみがゲート電極に電気的に取り囲まれている構成としてもよい。
【０１３０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１３１】
（実施の形態３）
本実施の形態では、実施の形態２で説明した図５に示すトランジスタ４５０の作製方法について、図９および図１０を用いて説明する。
【０１３２】
まず、基板４００上に下地絶縁膜４０２を形成する（図９（Ａ）参照）。
【０１３３】
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
【０１３４】
下地絶縁膜４０２は、プラズマＣＶＤ法またはスパッタリング法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層膜４０４と接する上層は多層膜４０４への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
【０１３５】
また、下地絶縁膜４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁膜４０２から多層膜４０４への酸素の供給をさらに容易にすることができる。
【０１３６】
なお、基板４００の表面が絶縁体であり、後に設ける多層膜４０４への不純物拡散の影響が無い場合は、下地絶縁膜４０２を設けない構成とすることができる。
【０１３７】
次に、下地絶縁膜４０２上に酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法またはＰＬＤ法を用いて形成した後、島状に形成する（図９（Ｂ）参照）。このとき、図示するように下地絶縁膜４０２を若干過度にエッチングしてもよい。下地絶縁膜４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体膜４０４ｃを覆いやすくすることができる。
【０１３８】
なお、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを島状に形成する際に、まず、酸化物半導体膜４０４ｂ上にハードマスクとなる膜（たとえばタングステン膜）およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有するようになる。これに伴い、酸化物半導体膜４０４ｂの形状も端部が丸みを帯び、曲面を有するようになる。このような構成になることで、酸化物半導体膜４０４ｂ上に形成される、酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０、酸化物絶縁膜４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
【０１３９】
また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂの積層、および後の工程で形成する酸化物半導体膜４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ以上１×１０−４Ｐａ以下程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
【０１４０】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１４１】
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および後の工程で形成される酸化物半導体膜４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
【０１４２】
また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０１４３】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【０１４４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１４５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０１４６】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１４７】
ただし、実施の形態２に詳細を記したように、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂよりも電子親和力が小さくなるように材料を選択する。
【０１４８】
なお、酸化物半導体膜の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
【０１４９】
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの電子親和力が酸化物半導体膜４０４ｂよりも小さくなるようにすればよい。
【０１５０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１５１】
また、酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
【０１５２】
以下では、酸化物半導体膜の構造について説明する。
【０１５３】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【０１５４】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１５５】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１５６】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１５７】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【０１５８】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５９】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１６０】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１６１】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１６２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に由来することから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１６３】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に由来する。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に由来するピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１６４】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１６５】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１６６】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１６７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１６８】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１６９】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１７０】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１７１】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１７２】
次に、微結晶酸化物半導体膜について説明する。
【０１７３】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１７４】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１７５】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１７６】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１７７】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１７８】
酸化物半導体膜４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜４０４ｂの結晶性を高め、さらに下地絶縁膜４０２、酸化物半導体膜４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体膜４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
【０１７９】
次に、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより１００ｎｍのチタン膜を形成する。またＣＶＤ法によりタングステン膜を形成してもよい。
【０１８０】
次に、第１の導電膜を酸化物半導体膜４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図９（Ｃ）参照）。
【０１８１】
次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体膜４０３ｃを成膜する。
【０１８２】
なお、酸化物半導体膜４０３ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体膜４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂから、さらに水素や水などの不純物を除去することができる。
【０１８３】
次に、酸化物半導体膜４０３ｃ上にゲート絶縁膜４０８となる第１の絶縁膜４０７ａ、トラップ膜４０７ｂを形成する（図１０（Ａ）参照）。第１の絶縁膜４０７ａには、例えば酸化物絶縁膜を用いればよい。酸化物絶縁膜は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。または、窒化酸化シリコンを用いてもよい。なお、第１の絶縁膜４０７ａは、上記材料の積層であってもよい。また、トラップ膜４０７ｂには、窒素とシリコンを含む絶縁膜を用いる。窒素とシリコンを含む絶縁膜は、例えば窒化シリコン膜、窒化酸化シリコン膜などがあげられる。窒化酸化シリコン膜とは、その組成として、酸素よりも窒素が多い膜を指す。ここでは窒化シリコン膜を用いる例を示す。窒化シリコン膜は例えばＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）やスパッタリング法、ＭＢＥ法またはＰＬＤ法などを用いて形成することができる。または、窒素とシリコンを含む絶縁膜は、異なる製造方法を用いて成膜した膜を積層して形成してもよい。たとえば、ＣＶＤ法を用いて成膜した後で、スパッタリング法を用いた膜を成膜して、積層構造にしてもよい。あるいは、スパッタリング法を用いた膜を成膜した後で、ＣＶＤ法を用いた膜を成膜してもよい。あるいは、ＣＶＤ法またはスパッタリング法の何れか一方で成膜した膜を、他方で成膜した膜で挟んだような構造にしてもよい。なお、第１の絶縁膜４０７ａの膜厚は、１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下であり、トラップ膜４０７ｂの膜厚は、１ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下である。
【０１８４】
次に、トラップ膜４０７ｂ上にゲート電極４１０となる第２の導電膜４０９を形成する（図１０（Ｂ）参照）。第２の導電膜４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電膜４０９は、スパッタリング法やＣＶＤ法などにより形成することができる。また、第２の導電膜４０９としては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。
【０１８５】
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電膜４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１０（Ｃ）参照）。なお、図５（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体膜４０４ｂを電気的に取り囲むように形成される。
【０１８６】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして第１の絶縁膜４０７ａおよびトラップ膜４０７ｂを選択的にエッチングし、ゲート絶縁膜４０８を形成する。
【０１８７】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体膜４０３ｃをエッチングし、酸化物半導体膜４０４ｃを形成する。
【０１８８】
つまり、酸化物半導体膜４０４ｃの上端部はゲート絶縁膜４０８の下端部と一致し、ゲート絶縁膜４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁膜４０８および酸化物半導体膜４０４ｃを形成しているがこれに限られず、第２の導電膜４０９の成膜前にゲート絶縁膜４０８および酸化物半導体膜４０４ｃを形成してもよい。
【０１８９】
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁膜４１２を形成する（図５（Ｂ）、図５（Ｃ）参照）。酸化物絶縁膜４１２は、下地絶縁膜４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁膜４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁膜を用いるとよい。酸化物絶縁膜４１２は、スパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、ＭＢＥ法またはＰＬＤ法を用いてで形成することができ、多層膜４０４に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。
【０１９０】
また、酸化物絶縁膜４１２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、酸化物絶縁膜４１２から多層膜４０４への酸素の供給をさらに容易にすることができる。
【０１９１】
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜４０２、ゲート絶縁膜４０８、酸化物絶縁膜４１２から過剰酸素が放出されやすくなり、多層膜４０４の酸素欠損を低減することができる。
【０１９２】
次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましくは１５０℃以上３００℃以下の温度で、ゲート電極４１０の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層膜４０４からゲート電極４１０に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値の増加幅を制御することができる。
【０１９３】
以上の工程で、図５に示すトランジスタ４５０を作製することができる。
【０１９４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１９５】
（実施の形態４）
本実施の形態では、実施の形態２で説明したトランジスタとは異なるプレナー構造のトランジスタについて説明する。
【０１９６】
図１１（Ａ）乃至図１１（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１１（Ｃ）に相当する。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【０１９７】
図１１（Ａ）乃至図１１（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁膜４０２と、下地絶縁膜４０２の酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂと、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁膜４０２、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体膜４０４ｃと、酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上のゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、ゲート絶縁膜４０８は、第１の絶縁膜４０８ａとトラップ膜４０８ｂを有し、実施の形態１で述べた電荷捕獲層として機能する。また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。
【０１９８】
なお、図１２に示すようにトラップ膜４０８ｂの上に第２の絶縁膜４０８ｃを形成してもよい。
【０１９９】
実施の形態２のトランジスタ４５０と本実施の形態のトランジスタ５５０の相違点は、ゲート電極４１０が酸化物半導体膜４０４ｂの側面を完全に覆っているか否かの点である。トランジスタ５５０は、ゲート電極４１０が酸化物半導体膜４０４ｂの側面を完全には覆っていない構成になっている。
【０２００】
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１１（Ａ）では、チャネル長は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さをいう。すなわち、図１１（Ａ）では、チャネル幅は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが向かい合っている部分の長さをいう。
【０２０１】
ゲート絶縁膜４０８（第１の絶縁膜４０８ａとトラップ膜４０８ｂ）を電荷捕獲層として機能させることで、実施の形態１で述べたように第１の絶縁膜４０８ａとトラップ膜４０８ｂの界面、あるいは、トラップ膜４０８ｂの内部に存在する電荷捕獲準位に電荷を捕獲することができる。このとき、電荷捕獲準位に捕獲される電荷の量はゲート電極４１０の電位により制御できる。
【０２０２】
ゲート電極４１０の電位によって、捕獲される電荷の量が一定の値になるため、しきい値の増加幅を制御することができる。
【０２０３】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
【０２０４】
また、図１３に示すトランジスタ５７０を用いることもできる。図１３（Ａ）乃至図１３（Ｃ）は、トランジスタ５７０の上面図および断面図である。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１３（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１３（Ｃ）に相当する。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２０５】
トランジスタ５７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。
【０２０６】
導電膜をオーバーエッチングにより、下地絶縁膜４０２をエッチングさせないようにするには、導電膜と下地絶縁膜４０２のエッチングでの選択比を大きくすればよい。
【０２０７】
また、本実施の形態では、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃを有さず酸化物半導体膜４０４ｂのみがある構成としてもよい。
【０２０８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２０９】
（実施の形態５）
本実施の形態では、実施の形態４で説明した図１１に示すトランジスタ５５０の作製方法について、図１４および図１５を用いて説明する。
【０２１０】
まず、基板４００上に下地絶縁膜４０２を形成する（図１４（Ａ）参照）。基板４００、下地絶縁膜４０２の材料および作製方法は、先の実施の形態を参酌することができる。
【０２１１】
次に、下地絶縁膜４０２上に酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、ＭＢＥ法またはＰＬＤ法を用いて形成した後、島状に形成する（図１４（Ｂ）参照）。このとき、図示するように下地絶縁膜４０２を若干過度にエッチングしてもよい。下地絶縁膜４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体膜４０４ｃを覆いやすくすることができる。酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂの材料および作製方法は、先の実施の形態を参酌することができる。
【０２１２】
なお、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを島状に形成する際に、まず、酸化物半導体膜４０４ｂ上にハードマスクとなる膜およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。
【０２１３】
次に、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１４（Ｃ）参照）。ソース電極４０６ａおよびドレイン電極４０６ｂの材料および作製方法は、先の実施の形態を参酌することができる。
【０２１４】
次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体膜４０３ｃを成膜し、酸化物半導体膜４０３ｃ上にゲート絶縁膜４０８となる第１の絶縁膜４０７ａおよびトラップ膜４０７ｂを形成する（図１５（Ａ）参照）。酸化物半導体膜４０３ｃ、第１の絶縁膜４０７ａおよびトラップ膜４０７ｂの材料および作製方法は、先の実施の形態を参酌することができる。
【０２１５】
次に、トラップ膜４０７ｂ上にゲート電極４１０となる第２の導電膜４０９を形成する（図１５（Ｂ）参照）。第２の導電膜４０９の材料および作製方法は、先の実施の形態を参酌することができる。
【０２１６】
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電膜４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１５（Ｃ）参照）。
【０２１７】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして第１の絶縁膜４０７ａおよびトラップ膜４０７ｂを選択的にエッチングし、ゲート絶縁膜４０８となる第１の絶縁膜４０８ａおよびトラップ膜４０８ｂを形成する。
【０２１８】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体膜４０３ｃをエッチングし、酸化物半導体膜４０４ｃを形成する。
【０２１９】
つまり、酸化物半導体膜４０４ｃの上端部はゲート絶縁膜４０８の下端部と一致し、ゲート絶縁膜４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁膜４０８および酸化物半導体膜４０４ｃを形成しているがこれに限られず、第２の導電膜４０９の成膜前にゲート絶縁膜４０８および酸化物半導体膜４０４ｃを形成してもよい。
【０２２０】
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁膜４１２を形成する。酸化物絶縁膜４１２の材料および作製方法は、先の実施の形態を参酌することができる。
【０２２１】
次に、加熱処理を行う。加熱処理は、１２５℃以上４５０℃以下、好ましくは１５０℃以上３００℃以下の温度で、ゲート電極４１０の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層膜４０４からゲート電極４１０に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値の増加幅を制御することができる。
【０２２２】
以上の工程で、図１１に示すトランジスタ５５０を作製することができる。
【０２２３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２２４】
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。
【０２２５】
図１６（Ａ）、図１６（Ｂ）に半導体装置の回路図を、図１６（Ｃ）、図１６（Ｄ）に半導体装置の断面図をそれぞれ示す。図１６（Ｃ）、図１６（Ｄ）はそれぞれ、左側にトランジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。
【０２２６】
図１６（Ｃ）、図１６（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態２で例示したトランジスタ４５０を適用した例について説明する。なお、図１６に示す例ではソース電極４０６ａ及びドレイン電極４０６ｂを形成する際に、酸化物半導体膜４０６ｂの一部がエッチングされる例を示す。
【０２２７】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態２で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２２８】
ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態２に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２２９】
図１６（Ａ）、図１６（Ｃ）、図１６（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成例について示している。
【０２３０】
本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。
【０２３１】
図１６（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１を介してトランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４５０の間には複数の配線２２０２が設けられている。また各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ４５０を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタの一対の電極と同一の導電膜を加工して形成された配線２２０６と、が設けられている。
【０２３２】
このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０２３３】
図１６（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。
【０２３４】
図１６（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁膜にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図１６（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。
【０２３５】
ここで、図１６（Ｃ）、図１６（Ｄ）に示す構成において、トランジスタ４５０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図１６（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。
【０２３６】
また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
【０２３７】
図１７に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。
【０２３８】
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソースまたはドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
【０２３９】
フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。
【０２４０】
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。
【０２４１】
なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１７では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。
【０２４２】
トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、酸化物半導体膜をゲート電極によって電気的に囲い込む構成を有することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体膜を用いたトランジスタであると、酸化物半導体膜上に形成される膜の被覆性を向上させることができる。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１７で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。
【０２４３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２４４】
（実施の形態７）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【０２４５】
図１８に半導体装置の回路図をそれぞれ示す。
【０２４６】
図１８に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態２で説明したトランジスタを用いることができる。
【０２４７】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２４８】
図１８において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２４９】
図１８に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２５０】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０２５１】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
【０２５２】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２５３】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２５４】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２５５】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２５６】
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
【０２５７】
（実施の形態８）
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０２５８】
図１９は、実施の形態２で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２５９】
図１９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２６０】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２６１】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２６２】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２６３】
図１９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０２６４】
図１９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２６５】
図２０は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０２６６】
ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０２６７】
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
【０２６８】
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２６９】
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２７０】
トランジスタ７０９のゲート（ゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２７１】
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図２０では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
【０２７２】
なお、図２０では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２７３】
図１７におけるトランジスタ７０９は、実施の形態２で説明したトランジスタを用いることで、Ｉｃｕｔ電流をより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有するトランジスタを用いることもできる。
【０２７４】
また、図２０において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２７５】
図２０における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２７６】
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。
【０２７７】
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２７８】
また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２７９】
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２８０】
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２８１】
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２８２】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２８３】
（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２１に示す。
【０２８４】
図２１（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８等を有する。なお、図２１（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２８５】
図２１（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられている。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３および第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２８６】
図２１（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キーボード５２３、ポインティングデバイス５２４等を有する。
【０２８７】
図２１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３３等を有する。
【０２８８】
図２１（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられている。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されており、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能である。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４２との間の角度に従って切り替える構成としても良い。
【０２８９】
図２１（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ライト５５４等を有する。
【０２９０】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２９１】
１０１      半導体層
１０２      電荷捕獲層
１０２ａ    第１の絶縁膜
１０２ｂ    窒素とシリコンを含む絶縁膜
１０２ｃ    第２の絶縁膜
１０３      ゲート電極
１０４      電子捕獲準位
１０５      電子
１０６      曲線
１０７      曲線
１０８      トランジスタ
１０９      容量素子
１１１      ホール捕獲準位
４００    基板
４０２    下地絶縁膜
４０３ｃ    酸化物半導体膜
４０４    多層膜
４０４ａ    酸化物半導体膜
４０４ｂ    酸化物半導体膜
４０４ｃ    酸化物半導体膜
４０６ａ    ソース電極
４０６ｂ    ドレイン電極
４０７      ゲート絶縁膜
４０７ａ    第１の絶縁膜
４０７ｂ    トラップ膜
４０８ａ    第１の絶縁膜
４０８ｂ    トラップ膜
４０８ｃ    第２の絶縁膜
４０９    導電膜
４１０    ゲート電極
４１２    酸化物絶縁膜
４５０    トランジスタ
４７０    トランジスタ
５０１    筐体
５０２    筐体
５０３    表示部
５０４    表示部
５０５    マイクロフォン
５０６    スピーカー
５０７    操作キー
５０８    スタイラス
５１１    筐体
５１２    筐体
５１３    表示部
５１４    表示部
５１５    接続部
５１６    操作キー
５２１    筐体
５２２    表示部
５２３    キーボード
５２４    ポインティングデバイス
５３１    筐体
５３２    冷蔵室用扉
５３３    冷凍室用扉
５４１    筐体
５４２    筐体
５４３    表示部
５４４    操作キー
５４５    レンズ
５４６    接続部
５５０    トランジスタ
５５１    車体
５５２    車輪
５５３    ダッシュボード
５５４    ライト
５７０    トランジスタ
６０２    フォトダイオード
６４０    トランジスタ
６５６    トランジスタ
６５８    フォトダイオードリセット信号線
６５９    ゲート信号線
６７２    フォトセンサ基準信号線
７００    記憶素子
７０１    回路
７０２    回路
７０３    スイッチ
７０４    スイッチ
７０６    論理素子
７０７    容量素子
７０８    容量素子
７０９    トランジスタ
７１０    トランジスタ
７１３    トランジスタ
７１４    トランジスタ
７２０    回路
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    配線
２２０３    プラグ
２２０４    絶縁膜
２２０５    配線
２２０６    配線
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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