(57)【要約】【課題】電荷転送効率を向上させることができるようにする。【解決手段】固体撮像装置は、光電変換部で生成された電荷を転送する電荷転送部が形成された半導体基板を備える。電荷転送部が形成されている領域の半導体基板の表面は凸型に形成されている。本開示の技術は、例えば、CCD型やCMOS型の固体撮像装置等に適用できる。【選択図】図３
2015018907.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部で生成された電荷を転送する電荷転送部が形成された半導体基板を備え、
前記電荷転送部が形成されている領域の前記半導体基板の表面が凸型に形成されている
固体撮像装置
【請求項２】
前記電荷転送部の前記電荷の転送方向の境界の領域の前記半導体基板の表面が凸型に形成されている
請求項１に記載の固体撮像装置。
【請求項３】
前記電荷転送部は、垂直方向に前記電荷を転送する垂直CCDである
請求項１に記載の固体撮像装置。
【請求項４】
前記電荷転送部は、前記光電変換部の前記電荷を読み出す読み出し部である
請求項１に記載の固体撮像装置。
【請求項５】
前記電荷転送部は、前記光電変換部で生成された前記電荷を、読み出しまでの間、一時的に保持する電荷蓄積部である
請求項１に記載の固体撮像装置。
【請求項６】
半導体基板の表面をLOCOS法により凸型に形成し、
前記凸型の頂上部がレジストマスクの境界となるように前記レジストマスクをパターニングしてイオン注入を行うことで、前記半導体基板に電荷転送部を形成する
固体撮像装置の製造方法。
【請求項７】
前記電荷転送部を形成後、前記半導体基板の前記凸型の形状を平坦化する
請求項６に記載の固体撮像装置の製造方法。
【請求項８】
光電変換部で生成された電荷を転送する電荷転送部が形成された半導体基板を備え、
前記電荷転送部が形成されている領域の前記半導体基板の表面が凸型に形成されている固体撮像装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置およびその製造方法、並びに電子機器に関し、特に、電荷転送効率を向上させることができるようにする固体撮像装置およびその製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
CCD(Charge Coupled Device)固体撮像装置には、フォトダイオードで集められた電荷を出力アンプに転送するために、転送チャネルである垂直CCDと水平CCDが設けられている。
【０００３】
垂直CCDで構成される垂直転送レジスタは、その上部に設けられたゲート電極にクロック電圧をかけることで、電荷を垂直方向に転送する。
【０００４】
垂直転送レジスタの形成方法には、表面型チャネル（Surficial Channel）と埋め込み型チャネル（Buried Channel）がある。表面型チャネルは、表面にSi欠陥が存在するため電子が捕獲されたり、信号ではない電子が発生したりし易くなり、転送効率が悪化するという問題がある。このため、CCD固体撮像装置では、一般的に埋め込み型チャネルを採用していることが多い。埋め込み型チャネルは、表面よりやや深いところにチャネルをつくり、電子を転送する。
【０００５】
埋め込み型チャネルの形成方法について簡単に説明する。初めに、レジストマスクで垂直転送レジスタを形成する領域のみを開口させ、As（ヒ素）などのN型のイオンを注入することで、N型転送チャネルが形成される。次に、形成したN型転送チャネルの一部の領域に対して、さらにAsなどのN 型のイオン注入を行うことにより、ポテンシャルをさらに深く設定したポテンシャル段差部が形成される。このポテンシャル段差部は、電荷転送をアシストする効果を有する。
【０００６】
しかし、このポテンシャル段差部は、上述したように、レジストマスクで所望の領域のみを開口させ、イオン注入することにより形成されるため、イオン注入した領域とイオン注入しない領域の境界でポテンシャルが急激に変化することになる。そして、このポテンシャルの急激な変化により、垂直方向の電荷転送において、電荷の転送残りが発生する懸念がある。転送残りはイメージャ特性の劣化に直接的に繋がるため、好ましくない。そこで、電荷転送効率を高める各種の技術が提案されている（例えば、特許文献１乃至３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２４９６９０号公報
【特許文献２】特開平０８−２８８４９２号公報
【特許文献３】特開平０３−２８５３３５号公報
【特許文献４】特開平０８−１３９３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、電荷転送効率のさらなる向上が要望されている。
【０００９】
本開示は、このような状況に鑑みてなされたものであり、電荷転送効率を向上させることができるようにするものである。
【課題を解決するための手段】
【００１０】
本開示の第１の側面の固体撮像装置は、光電変換部で生成された電荷を転送する電荷転送部が形成された半導体基板を備え、前記電荷転送部が形成されている領域の前記半導体基板の表面が凸型に形成されている。
【００１１】
本開示の第２の側面の固体撮像装置の製造方法は、半導体基板の表面をLOCOS法により凸型に形成し、前記凸型の頂上部がレジストマスクの境界となるように前記レジストマスクをパターニングしてイオン注入を行うことで、前記半導体基板に電荷転送部を形成する。
【００１２】
本開示の第３の側面の電子機器は、光電変換部で生成された電荷を転送する電荷転送部が形成された半導体基板を備え、前記電荷転送部が形成されている領域の前記半導体基板の表面が凸型に形成されている固体撮像装置を備える。
【００１３】
本開示の第１乃至第３の側面においては、光電変換部で生成された電荷を転送する電荷転送部が半導体基板に設けられ、前記電荷転送部が形成されている領域の前記半導体基板の表面が凸型に形成される。
【００１４】
固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００１５】
本開示の第１乃至第３の側面によれば、電荷転送効率を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本開示に係るCCD固体撮像装置の概略構成を示す図である。
【図２】所定の一画素周辺を拡大した上面図である。
【図３】図２の所定部分の断面図である。
【図４】垂直方向の断面構成の形成方法について説明する図である。
【図５】水平方向の断面構成の形成方法について説明する図である。
【図６】ポテンシャル段差部と読み出し部のポテンシャルRpについて説明する図である。
【図７】本開示に係るCMOS固体撮像装置の概略構成を示す図である。
【図８】図７の画素の第１構成例を示す図である。
【図９】図８に示した画素の動作を説明する図である。
【図１０】電荷蓄積部のポテンシャルを示す図である。
【図１１】本開示に係る電荷蓄積部のポテンシャルを示す図である。
【図１２】電荷蓄積部の形成方法について説明する図である。
【図１３】図７の画素の第２構成例を示す図である
【図１４】図１３の画素の上面図である。
【図１５】図１３の画素の回路動作について説明する図である。
【図１６】図１３の画素のポテンシャル図である。
【図１７】本開示に係る電荷蓄積部のポテンシャルを示す図である。
【図１８】本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（CCD固体撮像装置の構成例）
２．第２の実施の形態（CMOS固体撮像装置の構成例）
３．第３の実施の形態（電子機器への適用例）
【００１８】
＜１．第１の実施の形態＞
＜CCD固体撮像装置の概略構成＞
図１は、本開示に係るCCD固体撮像装置の概略構成を示す図である。
【００１９】
図１のCCD固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板２１に複数の画素２が行列状に二次元配置された画素アレイ部３を有する。
【００２０】
二次元配置された画素２の各々は、光電変換を行う光電変換素子としてフォトダイオードを有し、入射光を受光量に応じた信号電荷に変換して蓄積する。また、画素２の各々は、フォトダイオードに蓄積された信号電荷を読み出すための複数の画素トランジスタを含む。複数の画素トランジスタには、例えば、電荷読み出しトランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタなどがある。
【００２１】
画素アレイ部３には、列方向に並ぶ複数の画素２に隣接して、垂直転送レジスタ４が画素列ごとに設けられている。複数の垂直転送レジスタ４それぞれは、各行の画素２から読み出された信号電荷を垂直方向に転送するもので、垂直CCDによって構成されている。
【００２２】
各々の垂直転送レジスタ４の終端部には、水平方向に沿って水平転送レジスタ５が設けられている。水平転送レジスタ５は、各々の垂直転送レジスタ４によって垂直方向に転送された信号電荷を水平方向に転送するもので、水平CCDによって構成されている。水平転送レジスタ５による信号電荷の転送先には出力アンプ６が設けられている。
【００２３】
出力アンプ６は、水平転送レジスタ５によって水平方向に転送された信号電荷を電圧に変換して出力する。出力アンプ６から出力された信号は信号処理回路７に入力される。信号処理回路７は、出力アンプ６から出力された信号を取り込んで、予め設定された信号処理を施すことにより、所定の画像信号を生成する。生成された画像信号は、CCD固体撮像装置１の外部に出力される。
【００２４】
駆動回路８は、信号電荷を転送するための転送パルスを発生するとともに、この転送パルスにしたがって垂直転送レジスタ４と水平転送レジスタ５を駆動制御する。その際、駆動回路８は、垂直転送レジスタ４に対しては垂直転送パルスを供給し、水平転送レジスタ５に対しては水平転送パルスを供給する。
【００２５】
CCD固体撮像装置１は、以上のような概略構成を有する。
【００２６】
＜画素アレイ部の上面図＞
図２は、画素アレイ部３内の所定の一画素周辺を拡大した上面図を示している。なお、図２は、画素アレイ部３の半導体基板（シリコン層）２１を上側から見た上面図である。
【００２７】
画素２内には、フォトダイオード（PD）１１が形成されている。フォトダイオード１１は、例えば、N型の半導体領域を電荷蓄積領域とするPN接合により形成される。そして、垂直転送レジスタ４の一部であるN型チャネル１２が、画素２に隣接して垂直方向に設けられている。N型チャネル１２には、ポテンシャルRpを深くした領域であるポテンシャル段差部１３が、垂直方向に所定の間隔で形成されている。また、フォトダイオード１１に蓄積された電荷を読み出す読み出し部１４が、フォトダイオード１１とN型チャネル１２の間に、N型チャネル１２に沿って垂直方向にN型の半導体領域で形成されている。
【００２８】
以上のような構成を有する画素アレイ部３において、斜線を付して示される各領域は、半導体基板（シリコン層）２１の表面が隆起した凸部領域を示している。すなわち、ポテンシャル段差部１３の電荷の転送方向となる垂直方向のN型チャネル１２との境界の領域に凸部１５が形成されている。また、読み出し部１４の電荷の転送方向となる水平方向の境界の領域にも凸部１６が形成されている。
【００２９】
＜断面図＞
図３Aは、図２のA-A線における断面図を示している。
【００３０】
半導体基板２１に形成されたP型（第１導電型）の半導体領域２２内に、N型チャネル１２が転送方向に沿って形成され、そのN型チャネル１２の一部が、高濃度のN型（第２導電型）の半導体領域であるポテンシャル段差部１３となっている。そして、ポテンシャル段差部１３の転送方向の境界部分の半導体基板２１上部に、凸部１５が形成されている。
【００３１】
半導体基板２１の上部表面には、ゲート酸化膜２３を介して転送ゲート電極２４が形成されており、さらにその上側には、層間絶縁膜２５と遮光膜２６が形成されている。層間絶縁膜２５は、反射防止膜を兼ねており、例えばシリコン窒化膜（SiN）等で形成することができる。遮光膜２６は、例えば、タングステン（W）などの金属膜とすることができる。
【００３２】
図３Bは、図２のB-B線における断面図を示している。
【００３３】
半導体基板２１に形成されたP型の半導体領域２２内に、N型チャネル１２に加えて、N型の半導体領域によりフォトダイオード１１と読み出し部１４が形成されている。そして、読み出し部１４の水平方向の境界部分の半導体基板２１上部に、凸部１６が形成されている。
【００３４】
半導体基板２１の上部表面には、ゲート酸化膜２３を介して転送ゲート電極２４が形成されており、さらにその上側には、層間絶縁膜２５と遮光膜２６が形成されている。
【００３５】
以上のように、CCD固体撮像装置１では、ポテンシャル段差部１３の転送方向の境界部分の半導体基板２１上部に凸部１５が形成されるとともに、読み出し部１４の水平方向の境界部分の半導体基板２１上部に凸部１６が形成されている。このような構造を有することで、後述するように、電荷転送における転送残りを改善し、電荷転送効率を向上させることができる。
【００３６】
＜製造方法（垂直方向）＞
図４を参照して、図３Aに示した断面構成の形成方法について説明する。
【００３７】
初めに、図４Aに示されるように、半導体基板２１に形成されたP型の半導体領域２２内に、例えば、As（ヒ素）やP（リン）などのN型のイオン注入を行うことで、N型チャネル１２が転送方向に沿って形成され、その後、半導体基板２１の表面にパッド酸化膜（SiO２）３１が形成される。
【００３８】
次に、図４Bに示されるように、パッド酸化膜３１の上面に、LOCOS形成のためのハードマスク３２が形成される。ハードマスク３２は、例えば、シリコン窒化膜（SiN）により形成することができる。
【００３９】
そして、図４Cに示されるように、レジストマスク（不図示）をパターニングしてドライエッチング処理することにより、ハードマスク３２が、凸部１５を形成する領域のみとなるようにパターン加工される。
【００４０】
そして、熱酸化処理を行うことにより、図４Dに示されるようにLOCOS膜３４が形成され、ハードマスク３２下に凸部１５が形成される。ここで、凸部１５の大きさとしては、例えば、高さを250nm乃至300nm、横幅（転送方向の幅）を100乃至200nmとすることができるが、ポテンシャル段差部１３の領域に応じて適宜設計することができる。
【００４１】
その後、図４Eに示されるように、ハードマスク３２とLOCOS膜３４が除去される。SiNを用いたハードマスク３２は、Hotリン酸を用いたウェットエッチング処理により除去することができ、LOCOS膜３４は、希フッ化水素酸（DHF）を用いたウェットエッチング処理により除去することができる。
【００４２】
次に、図４Fに示されるように、形成された２つの凸部１５の一方の頂上部から他方の頂上部までの領域が開口するようにレジストマスク３５がパターニングされ、N型のイオン注入が行われる。これにより、N型チャンネル１２内の一方の凸部１５の頂上部から他方の凸部１５の頂上部までの領域に、ポテンシャル段差部１３が形成される。換言すれば、上述した図４Cのハードマスク３２のパターン加工では、ポテンシャル段差部１３の転送方向の２つの境界部に凸部１５の頂上部が形成されるように、ハードマスク３２がパターン加工される。
【００４３】
レジストマスク３５を除去した後、図４Gに示されるように、ゲート酸化膜２３と転送ゲート電極２４が形成され、その後、図４Hに示されるように、層間絶縁膜２５と遮光膜２６が形成される。
【００４４】
以上により、図３Aに示した断面構成が完成する。
【００４５】
なお、図４Fにおいて、ポテンシャル段差部１３を形成するためのイオン注入を行い、レジストマスク３５を除去した後、例えば、CMP（Chemical Mechanical Polishing）により凸部１５を除去し、半導体基板２１を平坦化してもよい。
【００４６】
＜製造方法（水平方向）＞
次に、図５を参照して、図３Bに示した断面構成の形成方法について説明する。
【００４７】
初めに、図５Aに示されるように、半導体基板２１に形成されたP型の半導体領域２２内に、例えば、AsやPなどのN型のイオン注入を行うことで、N型チャネル１２が形成される。その後、半導体基板２１の表面にパッド酸化膜（SiO２）３１が形成される。
【００４８】
次に、図５Bに示されるように、パッド酸化膜３１の上面に、LOCOS形成のためのハードマスク３２が形成される。ハードマスク３２は、例えば、シリコン窒化膜（SiN）により形成することができる。
【００４９】
そして、図５Cに示されるように、レジストマスク（不図示）をパターニングしてドライエッチング処理することにより、ハードマスク３２が、凸部１６を形成する領域のみとなるようにパターン加工される。
【００５０】
そして、熱酸化処理を行うことにより、図５Dに示されるようにLOCOS膜３４が形成され、ハードマスク３２下に凸部１６が形成される。その後、図５Eに示されるように、ハードマスク３２とLOCOS膜３４が除去される。SiNを用いたハードマスク３２は、Hotリン酸を用いたウェットエッチング処理により除去することができ、LOCOS膜３４は、希フッ化水素酸（DHF）を用いたウェットエッチング処理により除去することができる。
【００５１】
次に、図５Fに示されるように、形成された２つの凸部１６の一方の頂上部から他方の頂上部までの領域が開口するようにレジストマスク３６がパターニングされ、N型のイオン注入が行われる。これにより、凸部１６の一方の頂上部から他方の頂上部までのP型の半導体領域２２内に、読み出し部１４が形成される。換言すれば、上述した図５Cのハードマスク３２のパターン加工において、読み出し部１４の水平方向の２つの境界部に、凸部１６の頂上部が形成されるようにハードマスク３２がパターン加工される。図４における場合と同様に、読み出し部１４を形成した後は、CMPにより凸部１６を平坦化してもよい。
【００５２】
また、半導体基板２１内には、レジストマスク（不図示）をフォトダイオード１１の領域に合わせてパターニングしてN型のイオン注入を行うことで、フォトダイオード１１も形成される。
【００５３】
そして、図５Gに示されるように、ゲート酸化膜２３と転送ゲート電極２４が形成され、その後、図５Hに示されるように、層間絶縁膜２５と遮光膜２６が形成される。
【００５４】
以上により、図３Bに示した断面構成が完成する。
【００５５】
なお、CCD固体撮像装置１の画素アレイ部３の製造方法について、垂直方向から見た場合と水平方向から見た場合とで図４と図５を参照して別々に説明したが、当然ながら、同一工程については同時に形成される。
【００５６】
＜ポテンシャル図＞
図６を参照して、ポテンシャル段差部１３と読み出し部１４のポテンシャルRpについて説明する。
【００５７】
図６Aは、図４Fに示したN型イオン注入後の半導体基板２１の転送方向のポテンシャルRpを示している。また、図６Aにおいて、破線で示されるポテンシャルRp’は、凸部１５を形成せずにN型イオン注入を行った場合のポテンシャルを示している。
【００５８】
凸部１５を形成せずにN型イオン注入を行った場合には、破線で示されるように、ポテンシャルRp’がレジストマスク３５の境界部分で急激に変化する特性となるため、電荷を転送する際に、転送残りを発生させる場合があった。
【００５９】
これに対して、CCD固体撮像装置１では、レジストマスク３５の境界部分に凸部１５を形成してN型イオン注入を行うので、ポテンシャルRpが、図６Aに示されるようにレジストマスク３５の境界部分で緩やかに変化する特性となる。このようにポテンシャルRpが滑らかなプロファイルを持つことにより、水平転送レジスタ５に向けて電荷を転送する際の転送残りを改善することができる。
【００６０】
図６Bは、図５Fに示したN型イオン注入後の半導体基板２１の水平方向のポテンシャルRpを示している。また、図６Bにおいて、破線で示されるポテンシャルRp’は、凸部１６を形成せずにN型イオン注入を行った場合のポテンシャルを示している。
【００６１】
読み出し部１４を形成するN型イオン注入を行う場合にも、レジストマスク３６の境界部分に凸部１６が形成されているので、ポテンシャルRpが、レジストマスク３６の境界部分で緩やかに変化する特性となる。このようにポテンシャルRpが滑らかなプロファイルを持つことにより、フォトダイオード１１から垂直転送レジスタ４に電荷を転送する際の転送残りを改善することができる。
【００６２】
以上のように、CCD固体撮像装置１によれば、電荷転送部としての垂直転送レジスタ４および読み出し部１４において、電荷転送方向の境界部分に半導体基板２１の凸部１５および凸部１６を形成することで、滑らかなプロファイルのポテンシャルRpを持たせることができる。そして、滑らかなプロファイルのポテンシャルRpを持つことで、電荷を転送する際の転送残りを改善することができ、電荷転送効率を向上させることができる。
【００６３】
＜２．第２の実施の形態＞
＜CMOS固体撮像装置の概略構成例＞
図７は、本開示に係るCMOS固体撮像装置の概略構成を示す図である。
【００６４】
図７のCMOS固体撮像装置５１は、半導体として例えばシリコン（Si）を用いた半導体基板７２に、画素６２が行列状に二次元配置された画素アレイ部６３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路６４、カラム信号処理回路６５、水平駆動回路６６、出力回路６７、制御回路６８などが含まれる。
【００６５】
画素６２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの４つのMOSトランジスタで構成される。
【００６６】
また、画素６２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフージョン（浮遊拡散領域）と、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００６７】
制御回路６８は、入力クロックと、動作モードなどを指令するデータを受け取り、またCMOS固体撮像装置５１の内部情報などのデータを出力する。すなわち、制御回路６８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路６４、カラム信号処理回路６５及び水平駆動回路６６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路６８は、生成したクロック信号や制御信号を、垂直駆動回路６４、カラム信号処理回路６５及び水平駆動回路６６等に出力する。
【００６８】
垂直駆動回路６４は、例えばシフトレジスタによって構成され、画素駆動配線７０を選択し、選択された画素駆動配線７０に画素６２を駆動するためのパルスを供給し、行単位で画素６２を駆動する。すなわち、垂直駆動回路６４は、画素アレイ部６３の各画素６２を行単位で順次垂直方向に選択走査し、各画素６２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線６９を通してカラム信号処理回路６５に供給する。
【００６９】
カラム信号処理回路６５は、画素６２の列ごとに配置されており、１行分の画素６２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路６５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
【００７０】
水平駆動回路６６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路６５の各々を順番に選択し、カラム信号処理回路６５の各々から画素信号を水平信号線７１に出力させる。
【００７１】
出力回路６７は、カラム信号処理回路６５の各々から水平信号線７１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路６７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子７３は、外部と信号のやりとりをする。
【００７２】
以上のように構成されるCMOS固体撮像装置５１は、CDS処理とAD変換処理を行うカラム信号処理回路６５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
【００７３】
＜画素の第１構成例＞
図８は、画素６２の第１構成例である画素６２Aの回路構成例を示している。
【００７４】
図８に示される画素６２Aは、光を受光して信号電荷を生成し、蓄積する光電変換部として、例えば、PN接合のフォトダイオード（PD）９１を有する。また、画素６２Aは、第１の転送ゲート部９２、第２の転送ゲート部９３、電荷蓄積部（MEM）９４、リセットゲート部９５、増幅トランジスタ９６、選択トランジスタ９７、電荷排出ゲート部９８、及びFD（フローティングディフュージョン）９９を有している。
【００７５】
第１の転送ゲート部９２は、フォトダイオード９１と電荷蓄積部９４との間に接続されている。第１の転送ゲート部９２のゲート電極には転送信号TGが印加される。第１の転送ゲート部９２のソースまたはドレインの一方がフォトダイオード９１と接続されている。そして、第１の転送ゲート部９２は、転送信号TGがアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオード９１に蓄積されている信号電荷を電荷蓄積部９４に転送する。
【００７６】
第２の転送ゲート部９３は、電荷蓄積部９４とFD９９との間に接続されている。第２の転送ゲート部９３のゲート電極には転送信号FGが印加される。第２の転送ゲート部９３のソースまたはドレインの一方が、増幅トランジスタ９６のゲート電極が接続されたFD９９に接続されている。そして、第２の転送ゲート部９３は、転送信号FGがアクティブ状態になるとこれに応答して導通状態になることで、電荷蓄積部９４に蓄積されている信号電荷をFD９９に転送する。
【００７７】
リセットゲート部９５のソースまたはドレインの一方は電源電圧Vddに接続され、他方はFD９９に接続されている。リセットゲート部９５のゲート電極にはリセット信号RSTが印加される。そして、リセットゲート部９５は、リセット信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD９９の電位を電源電圧Vddのレベルにリセットする。
【００７８】
電荷蓄積部９４は、第１の転送ゲート部９２と第２の転送ゲート部９３との間に、埋め込み型MOSキャパシタとして設けられている。電荷蓄積部９４のゲート電極には、制御信号SGが印加される。電荷蓄積部９４は、フォトダイオード９１で生成された信号電荷を、読み出しのタイミングまで一時的に保持する。
【００７９】
増幅トランジスタ９６のゲート電極はFD９９に接続され、ドレイン電極は電源電圧Vddに接続されており、フォトダイオード９１での光電変換によって得られる信号電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ９６は、ソース電極が選択トランジスタ９７を介して垂直信号線６９に接続されることにより、垂直信号線６９の一端に接続される定電流源回路部１００の負荷MOSとソースフォロワ回路を構成する。
【００８０】
選択トランジスタ９７は、増幅トランジスタ９６のソース電極と垂直信号線６９との間に接続されている。選択トランジスタ９７のゲート電極には選択信号SELが印加される。そして、選択トランジスタ９７は、選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、画素６２Aを選択状態として増幅トランジスタ９６から出力される画素信号を垂直信号線６９に出力する。
【００８１】
電荷排出ゲート部９８は、フォトダイオード９１と電荷排出部としての電源電圧Vddとの間に接続されている。電荷排出ゲート部９８のゲート電極には電荷排出制御信号PGが印加される。そして、電荷排出ゲート部９８は、電荷排出制御信号PGがアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード９１から予め定められた所定量もしくはフォトダイオード９１に蓄積された全ての信号電荷を電荷排出部に選択的に排出する。信号電荷の蓄積を行わない期間に電荷排出ゲート部９８を導通状態にすることで、フォトダイオード９１が信号電荷で飽和し、その飽和電荷量を超えた信号電荷が電荷蓄積部９４または周辺画素へ溢れ出すのを回避することができる。
【００８２】
FD９９は、信号電荷を電気信号、例えば電圧信号に変換して出力する。
【００８３】
＜露光動作＞
図９は、図８に示した画素６２Aの露光開始（蓄積開始）から露光終了（蓄積終了）までの動作を説明する図である。
【００８４】
初めに、図９Aに示されるように、電荷排出制御信号PGがアクティブ状態とされることで、電荷排出ゲート部９８がオンとされ、フォトダイオード９１の電荷が排出される。
【００８５】
電荷排出ゲート部９８がオフに戻されると、全画素において露光が開始され、図９Bに示されるように、入射光に応じた信号電荷がフォトダイオード（PD）９１に蓄積される。
【００８６】
露光が終了すると、図９Cに示されるように、リセット信号RSTがアクティブ状態とされることで、リセットゲート部９５がオンとされ、FD９９の電荷が排出される（リセット動作）。
【００８７】
図９Dに示されるように、転送信号TGと制御信号SGがアクティブ状態とされることで、信号電荷が、フォトダイオード９１から電荷蓄積部（MEM）９４に転送される。
【００８８】
その後、画素６２Aの読み出しタイミングとなると、図９Eに示されるように、転送信号FGがアクティブ状態とされることで、第２の転送ゲート部９３がオンとされ、信号電荷が電荷蓄積部９４からFD９９に転送され、FD９９で電圧信号に変換されて、垂直信号線６９を介して出力される。
【００８９】
以上のように、図８の画素６２Aを備えるCMOS固体撮像装置５１では、画素アレイ部６３内の全画素で同時に露光動作を行い、読み出されるまでの間、電荷蓄積部（MEM）９４で一時的に保持するグローバルシャッタ方式による撮像が行われる。
【００９０】
ここで、電荷蓄積部９４では、電荷をFD９９に転送する際の転送不良を改善させるため、図１０に示されるように、転送方向であるFD９９の方向へポテンシャルRp2に階段状の勾配が付けられている。この階段状のポテンシャル勾配は、イオン注入領域を異なる領域に設定して複数回行うことで形成することができる。より具体的には、図１０に示されるように、例えば、レイヤー１の領域、レイヤー２の領域、レイヤー３の領域、レイヤー４の領域と設定してイオン注入を複数回実行することで形成することができる。
【００９１】
このような電荷蓄積部９４の階段状のポテンシャル勾配においても、図１１に示されるように、半導体基板７２表面に凸部を形成することで、階段状の段差部を滑らかにしたポテンシャルRp3を持たせることができ、電荷を転送する際の転送残りを改善することができる。
【００９２】
すなわち、図１０のポテンシャルRp2は、凸部を形成しない場合のポテンシャルプロファイルを示しており、図１１のポテンシャルRp3は、凸部を形成したことによる電荷蓄積部９４のポテンシャルプロファイルを示している。
【００９３】
＜製造方法＞
図１２を参照して、図１１に示したポテンシャルプロファイルを持つ電荷蓄積部９４の形成方法について説明する。
【００９４】
初めに、図１２Aに示されるように、半導体基板７２に形成されたP型の半導体領域１２１内に、例えば、AsやPなどのN型のイオン注入を行うことで、電荷蓄積部９４となるN型の半導体領域１２２が形成される。その後、半導体基板７２の表面にパッド酸化膜（SiO２）１２３が形成される。
【００９５】
次に、図１２Bに示されるように、パッド酸化膜１２３の上面に、LOCOS形成のためのハードマスク１２４が形成される。ハードマスク１２４は、例えば、シリコン窒化膜（SiN）により形成することができる。
【００９６】
そして、図１２Cに示されるように、レジストマスク（不図示）をパターニングしてドライエッチング処理することにより、ハードマスク１２４が、凸部を形成する領域のみとなるようにパターン加工される。
【００９７】
そして、熱酸化処理を行うことにより、図１２Dに示されるように、LOCOS膜１２５が形成され、ハードマスク１２４下に凸部１３１が形成される。その後、図１２Eに示されるように、ハードマスク１２４とLOCOS膜１２５が除去される。SiNを用いたハードマスク１２４は、Hotリン酸を用いたウェットエッチング処理により除去することができ、LOCOS膜１２５は、希フッ化水素酸（DHF）を用いたウェットエッチング処理により除去することができる。
【００９８】
そして、図１２Fに示されるように、レイヤー１の領域が開口するようにレジストマスク１４１がパターニングされ、N型のイオン注入が行われる。
【００９９】
レイヤー１のレジストマスク１４１除去後、図１２Gに示されるように、レイヤー２の領域が開口するようにレジストマスク１４２がパターニングされ、N型のイオン注入が行われる。同様のイオン注入が、領域を変えて階段状の段数に応じた数だけ行われる。
【０１００】
イオン注入が終了すると、図１２Hに示されるように、ゲート酸化膜１５１と転送ゲート電極１５２が、半導体基板７２上面に形成される。
【０１０１】
以上のように、半導体基板７２の電荷蓄積部９４となるN型の半導体領域１２２に対して、複数回のイオン注入を行う際の領域の境界となる部分に凸部１３１をLOCOS法により形成してから、複数回のイオン注入が実行される。
【０１０２】
これにより、図１１に示したような、階段状の段差部を滑らかに変化させたポテンシャルプロファイルを持たせることができるので、電荷の転送残りを改善し、電荷転送効率を向上させることができる。
【０１０３】
＜画素の第２構成例＞
図１３は、画素６２の第２構成例である画素６２Bの回路構成例を示している。
【０１０４】
図１３において、図８に示した第１構成例である画素６２Aと対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【０１０５】
図１３の画素６２Bにおいては、電荷蓄積部９４の他に、第２の電荷蓄積部２０１がさらに設けられており、第２の電荷蓄積部２０１と電荷蓄積部９４との間には、第３の転送ゲート部２０２が新たに設けられている。
【０１０６】
以下では、第２の電荷蓄積部２０１との区別を明確にするため、電荷蓄積部９４を、第１の電荷蓄積部９４と称して説明する。
【０１０７】
第３の転送ゲート部２０２のゲート電極には、転送信号CGが印加される。第３の転送ゲート部２０２は、転送信号CGがアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部９４と第２の電荷蓄積部２０１のパスのポテンシャルを深く制御する。
【０１０８】
画素６２Bは、暗時特性に優れた第１の蓄積容量と、面積効率を優先した第２の蓄積容量を使用することで、暗示特性を維持しつつ大きな飽和電荷量を有する画素回路である。第２の電荷蓄積部２０１は、第１の電荷蓄積部９４よりも単位面積当たりの容量値が大きいキャパシタによって構成される。
【０１０９】
図１４は、画素６２Bの上面図を示している。
【０１１０】
ゲート電極に転送信号TGが印加される第１の転送ゲート部９２は、フォトダイオード９１と第１の電荷蓄積部９４との間に接続されている。ゲート電極に電荷排出制御信号PGが印加される電荷排出ゲート部９８は、フォトダイオード９１と電荷排出部としての電源電圧Vddとの間に接続されている。
【０１１１】
第１の電荷蓄積部９４は、制御信号SGが印加されるゲート電極を有し、その下に埋め込み型MOSキャパシタとして形成される。
【０１１２】
ゲート電極に転送信号FGが印加される第２の転送ゲート部９３は、第１の電荷蓄積部９４とFD９９との間に接続されている。第２の転送ゲート部９３のソース／ドレインの一方は、第１の電荷蓄積部９４のN型の半導体領域と共有されており、ソース／ドレインの他方は、FD９９のN型の半導体領域と共有されている。
【０１１３】
第３の転送ゲート部２０２は、転送信号CGが印加されるゲート電極を有し、ソース／ドレインの一方を第１の電荷蓄積部９４のN型の半導体領域と共有し、ソース／ドレインの他方を第２の電荷蓄積部２０１に接続している。
【０１１４】
＜画素６２Bの回路動作＞
図１５及び図１６を参照して、画素６２Bの回路動作について説明する。図１５は、画素６２Bにおける選択信号SEL、リセット信号RST、転送信号TG、電荷排出制御信号PG、転送信号CG、制御信号SG、及び、転送信号FGのタイミングチャートを示している。また、図１６は、画素６２Bの所定の動作状態におけるポテンシャル図を示している。
【０１１５】
図１６Aは、時刻ｔ１１直前の初期状態のポテンシャルを示している。時刻ｔ１１において、全画素同時に電荷排出制御信号PGが非アクティブ状態となり、電荷排出ゲート部９８が非導通状態になることで、画素アレイ部６３の全画素において、露光期間が開始される。時刻ｔ１１では同時に、転送信号CGがアクティブ状態になるため、第３の転送ゲート部２０２が導通状態になる。
【０１１６】
露光期間において、高照度時の場合は、フォトダイオード９１に加えて、フォトダイオード９１を溢れた信号電荷が、第１の転送ゲート部９２のオーバーフローパスを介して、第１の電荷蓄積部（MEM1）９４にも蓄積される。更に、図１６Bに示されるように、第３の転送ゲート部２０２が導通状態にあるため、第１の電荷蓄積部９４に溢れた信号電荷が、第３の転送ゲート部２０２を介して第２の電荷蓄積部(MEM2)２０１に蓄積される。一方、低照度時の場合は、フォトダイオード９１のみで信号電荷の蓄積が行われる。
【０１１７】
次に、時刻ｔ１２において、転送信号TGを中間電位VMで駆動することによって、フォトダイオード９１から、第１の転送ゲート部９２を介して中間電位VMで決まる所定電荷量を超える信号電荷が第１の電荷蓄積部９４及び第２の電荷蓄積部２０１の両方に蓄積される。
【０１１８】
次に、時刻ｔ１３で転送信号CGが非アクティブ状態になることで、図１６Cに示されるように、第３の転送ゲート部２０２が非導通状態になる。
【０１１９】
続いて、時刻ｔ１４において、全画素同時に転送信号TG，制御信号SGがアクティブ状態になることで、第１の転送ゲート部９２及び第１の電荷蓄積部９４のゲート電極が導通状態になる。これにより、図１６Dに示されるように、フォトダイオード９１に蓄積された信号電荷が第１の電荷蓄積部９４に転送され、蓄積される。
【０１２０】
次に、時刻ｔ１５において、全画素同時に転送信号TGが非アクティブ状態になると同時に電荷排出制御信号PGがアクティブ状態になり、第１の転送ゲート部９２が非導通状態となるとともに電荷排出ゲート部９８が導通状態になる。これにより、全画素共通の露光期間が終了する。その後、制御信号SGも非アクティブ状態になる。
【０１２１】
図１６Eは、露光終了時のポテンシャルの状態を示している。このとき、高照度時の信号電荷は、第１の電荷蓄積部９４と第２の電荷蓄積部２０１の両方に蓄積されている。一方、低照度時の信号電荷は、第１の電荷蓄積部９４のみに蓄積される。
【０１２２】
次に、時刻ｔ１６において、Ｎ行目の選択信号SELがアクティブ状態になり、Ｎ行目の選択トランジスタ９７が導通状態になることで、Ｎ行目の画素６２Bが選択状態となる。同時に、リセット信号RSTがアクティブ状態となり、リセットゲート部９５が導通状態になることで、FD９９がリセットされる。そして、時刻ｔ１７において、リセット信号RSTが非アクティブ状態になり、このときのFD９９の電位が、第１のリセットレベルＮ１として、増幅トランジスタ９６及び選択トランジスタ９７を通して垂直信号線６９に出力される。
【０１２３】
次に、時刻ｔ１８において、転送信号FGがアクティブ状態になることで、第２の転送ゲート部９３が導通状態となり、図１６Fに示されるように、第１の電荷蓄積部９４に蓄積されている信号電荷がFD９９に転送される。
【０１２４】
そして、時刻ｔ１９において、図１６Gに示されるように、転送信号FGが非アクティブ状態となることで、第１の電荷蓄積部９４からFD９９への信号電荷の転送が終了する。転送が終了した時刻ｔ１９のFD９９の電位が、第１の電荷蓄積部９４の蓄積電荷量に応じた第１の信号レベルＳ１として、増幅トランジスタ９６及び選択トランジスタ９７を通して垂直信号線６９に出力される。
【０１２５】
次に、時刻ｔ２０において、転送信号CG，制御信号SG、及び転送信号FGが同時にアクティブ状態となり、第３の転送ゲート部２０２及び第２の転送ゲート部９３がともに導通状態となる。これにより、図１６Hに示すように、第２の電荷蓄積部２０１、第１の電荷蓄積部９４、及び、FD９９のポテンシャルが結合されるために、結合された全領域に亘って信号電荷が蓄積されることになる。そして、この信号電荷が、第２の信号レベルＳ２として、増幅トランジスタ９６及び選択トランジスタ９７を通して垂直信号線６９に出力される。
【０１２６】
次いで、時刻ｔ２１において、リセット信号RSTがアクティブ状態となり、ポテンシャルが結合された領域がリセットされる。
【０１２７】
そして、時刻ｔ２２において、リセット信号RSTが非アクティブ状態とされ、図１６Iに示される、ポテンシャル結合領域の電位が、第２のリセットレベルＮ２として、増幅トランジスタ９６及び選択トランジスタ９７を通して垂直信号線６９に出力される。
【０１２８】
その後、時刻t２３以降において、転送信号FG、制御信号SG、及び、転送信号CGの順番でこれらの信号が非アクティブ状態に設定され、第２の転送ゲート部９３及び第３の転送ゲート部２０２が非導通状態となる。これにより、図１６Aに示したような初期状態のポテンシャルに戻る。転送信号FG、制御信号SG、及び、転送信号CGの順番でこれらの転送信号を非アクティブ状態にするのは、第１の電荷蓄積部９４のゲート電極が導通状態において基板表面に蓄積されるチャネル電荷を、第２の電荷蓄積部２０１に蓄積するためである。FD９９とは異なり、第２の電荷蓄積部２０１だけでリセットすることはないため、チャネル電荷がリセットされることによって画素信号にオフセットを生じる等の懸念がない。
【０１２９】
上述した一連の回路動作により、画素６２Bから垂直信号線６９に対して、先ず、第１のリセットレベルＮ１が、次いで、第１の信号レベルＳ１が、次いで、第２の信号レベルＳ２が、最後に、第２のリセットレベルＮ２が順に出力されることになる。
【０１３０】
第１のリセットレベルＮ１と第１の信号レベルＳ１は、低照度の暗時特性の良い画素信号であり、第２の信号レベルＳ２と第２のリセットレベルＮ２は、高照度の飽和電荷量の大きい画素信号である。
【０１３１】
低照度の画素信号に対しては、ノイズの少ない高ゲイン設定で読み出し、高照度の画素信号に対しては、信号範囲の広い低ゲイン設定で読み出すことが望ましい。したがって、第２構成例の画素６２Bは、高ゲインに設定した低照度の画素信号（Ｓ１−Ｎ１）と、低ゲインに設定した高照度の画素信号（Ｓ２−Ｎ２）の取得を可能とする回路構成であるということができる。
【０１３２】
以上のような画素６２Bの第１の電荷蓄積部９４となるN型の半導体領域に対しても、図１２を参照して説明したように、複数回のイオン注入を行う際の領域の境界となる部分に凸部を形成してから、複数回のイオン注入を実行する製造方法を採用することができる。
【０１３３】
これにより、図１７に示すように、第１の電荷蓄積部９４に、階段状の段差部を滑らかに変化させたポテンシャルプロファイルを持たせることができるので、電荷の転送残りを改善し、電荷転送効率を向上させることができる。
【０１３４】
＜３．第３の実施の形態＞
＜電子機器への適用例＞
上述したCCD固体撮像装置１及びCMOS固体撮像装置５１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えたオーディオプレーヤといった各種の電子機器に適用することができる。
【０１３５】
図１８は、本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
【０１３６】
図１８の撮像装置３００は、レンズ群などからなる光学部３０１、上述したCCD固体撮像装置１またはCMOS固体撮像装置５１の構成が採用される固体撮像装置（撮像デバイス）３０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
【０１３７】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像装置３０２の撮像面上に結像する。固体撮像装置３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置３０２として、上述したCCD固体撮像装置１またはCMOS固体撮像装置５１、即ち、電荷転送効率を向上させた固体撮像装置を用いることができる。
【０１３８】
表示部３０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像装置３０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０１３９】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１４０】
上述したように、固体撮像装置３０２として、上述したCCD固体撮像装置１またはCMOS固体撮像装置５１を用いることで、電荷転送効率を向上させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【０１４１】
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４２】
上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像装置について説明したが、本開示の技術は正孔を信号電荷とする固体撮像装置にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
【０１４３】
また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【０１４４】
なお、本開示は以下のような構成も取ることができる。
（１）
光電変換部で生成された電荷を転送する電荷転送部が形成された半導体基板を備え、
前記電荷転送部が形成されている領域の前記半導体基板の表面が凸型に形成されている
固体撮像装置
（２）
前記電荷転送部の前記電荷の転送方向の境界の領域の前記半導体基板の表面が凸型に形成されている
前記（１）に記載の固体撮像装置。
（３）
前記電荷転送部は、垂直方向に前記電荷を転送する垂直CCDである
前記（１）または（２）に記載の固体撮像装置。
（４）
前記電荷転送部は、前記光電変換部の前記電荷を読み出す読み出し部である
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
前記電荷転送部は、前記光電変換部で生成された前記電荷を、読み出しまでの間、一時的に保持する電荷蓄積部である
前記（１）または（２）に記載の固体撮像装置。
（６）
半導体基板の表面をLOCOS法により凸型に形成し、
前記凸型の頂上部がレジストマスクの境界となるように前記レジストマスクをパターニングしてイオン注入を行うことで、前記半導体基板に電荷転送部を形成する
固体撮像装置の製造方法。
（７）
前記電荷転送部を形成後、前記半導体基板の前記凸型の形状を平坦化する
前記（６）に記載の固体撮像装置の製造方法。
（８）
光電変換部で生成された電荷を転送する電荷転送部が形成された半導体基板を備え、
前記電荷転送部が形成されている領域の前記半導体基板の表面が凸型に形成されている固体撮像装置
を備える電子機器。
【符号の説明】
【０１４５】
１  CCD固体撮像装置，  ２  画素，  ３  画素アレイ部，  ４  垂直転送レジスタ，  １１  フォトダイオード，  １２  N型チャネル，  １３  ポテンシャル段差部，  １４  読み出し部，  １５，１６  凸部，  ５１  CMOS固体撮像装置，  ６２  画素，  ６３  画素アレイ部，  ７２  半導体基板，  ９４  電荷蓄積部（第１の電荷蓄積部），  ３００  撮像装置，  ３０２  固体撮像装置
【図１】
2015018907.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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