(57)【要約】【課題】スイッチング素子の電力損失を低減させ効率の向上を図ったマルチレベル電力変換装置を提供する。【解決手段】直流電源１と、直流電源１の正、負極端間に直列に接続されたコンデンサＣ１，Ｃ２を備え、前記直流電源１の正、負極端間に直列接続されるスイッチング素子Ｓ１，Ｓ３と、コンデンサＣ１，Ｃ２の共通接続点である中性点Ｎとスイッチング素子Ｓ１，Ｓ３の共通接続点である相出力端との間に接続され、互いに逆の耐圧方向に直列接続したスイッチング素子Ｓ２，Ｓ４とから成るＴ型３レベル変換器を３相分設けて構成した主インバータ５１と、この主インバータ５１に接続され、ＤＣキャパシタＣａ１，Ｃａ２の直列回路とスイッチング素子Ｓ１１，Ｓ１２の直列回路とを並列に接続したハーフＨブリッジ回路を３相分設けた補助インバータ５２と、を備えた。【選択図】図１
2015035869.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と、
前記直流電源の正、負極端間に直列に接続された第１および第２のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第１および第２のスイッチング素子と、一端が前記第１および第２のコンデンサの共通接続点である中性点に接続され、他端が前記第１および第２のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るＴ型３レベル変換器を３相分設けて構成した主インバータと、
第１および第２のＤＣキャパシタの直列回路と第３および第４のスイッチング素子の直列回路とを並列に接続したハーフＨブリッジ回路を３相分設け、前記各相の第１および第２のＤＣキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第３および第４のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、
を備えたことを特徴とするマルチレベル電力変換装置。
【請求項２】
前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性有したＤＣキャパシタ電圧指令値の各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α＊とを加算した電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御する主インバータ制御部と、
前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性を有したＤＣキャパシタ電圧指令値との各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計した信号と、３相の電圧指令値を２軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔＶを求め、前記主インバータの出力電圧Ｖｏｕｔと電圧指令値Ｖｒｅｆの偏差をとった補助インバータのＰＷＭ指令値に前記電圧偏差ΔＶを加算して電圧制御信号Ｖａを求め、該電圧制御信号Ｖａによって、前記補助インバータの各スイッチング素子を制御する補助インバータ制御部と、
を備えたことを特徴とする請求項１に記載のマルチレベル電力変換装置。
【請求項３】
直流電源と、
前記直流電源の正、負極端間に直列に接続された第１および第２のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第１および第２のスイッチング素子と、一端が前記第１および第２のコンデンサの共通接続点である中性点に接続され、他端が前記第１および第２のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るＴ型３レベル変換器を３相分設けて構成した主インバータと、
第１および第２のＤＣキャパシタの直列回路と第３および第４のスイッチング素子の直列回路とを並列に接続したハーフＨブリッジ回路を３相分設け、前記各相の第１および第２のＤＣキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第３および第４のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、
を備えたマルチレベル電力変換装置における制御方法であって、
前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性有したＤＣキャパシタ電圧指令値の各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α＊とを加算して電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御し、
前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性を有したＤＣキャパシタ電圧指令値との各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計した信号と、３相の電圧指令値を２軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔＶを求め、前記主インバータの出力電圧Ｖｏｕｔと電圧指令値Ｖｒｅｆの偏差をとった補助インバータのＰＷＭ指令値に前記電圧偏差ΔＶを加算して電圧制御信号Ｖａを求め、該電圧制御信号Ｖａによって、前記補助インバータの各スイッチング素子を制御する
ことを特徴とするマルチレベル電力変換装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル電力変換装置およびその制御方法に係り、特に電力損失の低下および効率の向上を図ったハイブリッドマルチレベル３相コンバータに関する。
【背景技術】
【０００２】
従来マルチレベル電力変換装置としては、例えば３レベルコンバータ、５レベルコンバータなどが用いられている。図９はＮＰＣ型３相３レベルコンバータの一例を示し、電源電圧Ｖｄｃである直流電源１の正、負極端間にはコンデンサＣ１，Ｃ２が直列に接続されている。直流電源１の正、負極端間には、さらに、スイッチング素子Ｓ１〜Ｓ４の直列回路と、スイッチング素子Ｓ５〜Ｓ８の直列回路と、スイッチング素子Ｓ９〜Ｓ１２の直列回路とが並列に接続されている。
【０００３】
前記スイッチング素子Ｓ１，Ｓ２の共通接続点とＳ３，Ｓ４の共通接続点の間にはダイオードＤ１，Ｄ２が直列に接続され、スイッチング素子Ｓ５，Ｓ６の共通接続点とＳ７，Ｓ８の共通接続点の間にはダイオードＤ３，Ｄ４が直列に接続され、スイッチング素子Ｓ９，Ｓ１０の共通接続点とＳ１１，Ｓ１２の共通接続点の間にはダイオードＤ５，Ｄ６が直列に接続されている。
【０００４】
前記ダイオードＤ１，Ｄ２の共通接続点と、Ｄ３，Ｄ４の共通接続点と、Ｄ５，Ｄ６の共通接続点は、前記コンデンサＣ１，Ｃ２の共通接続点である中性点Ｎに各々接続されている。
【０００５】
前記スイッチング素子Ｓ２，Ｓ３の共通接続点は例えばＵ相出力端とされ、スイッチング素子Ｓ６，Ｓ７の共通接続点は例えばＶ相出力端とされ、スイッチング素子Ｓ１０，Ｓ１１の共通接続点は例えばＷ相出力端とされ、それら各相の出力端は、リアクトルとキャパシタにより構成される交流フィルタ２を介して負荷３に接続されている。
【０００６】
図９の回路において、各相毎の電圧レベルは、中性点Ｎを基準とすると、Ｖｄｃ／２，０，−Ｖｄｃ／２である（非特許文献３参照）。
【０００７】
図１０はＴ型３相３レベルコンバータの一例を示し、電源電圧Ｖｄｃである直流電源１の正、負極端間にはコンデンサＣ１，Ｃ２が直列に接続されている。直流電源１の正、負極端間には、さらに、スイッチング素子Ｓ１ＵおよびＳ３Ｕが直列に接続され、該Ｓ１Ｕ，Ｓ３Ｕの共通接続点とコンデンサＣ１，Ｃ２の共通接続点である中性点Ｎの間には、スイッチング素子Ｓ２ＵおよびＳ４Ｕが逆方向に直列に接続されている。
【０００８】
尚、スイッチング素子Ｓ２Ｕ，Ｓ４Ｕの直列回路は、互いに逆の耐圧方向に制御できる双方向スイッチング手段の一例として構成されるものであり、これに限らずスイッチング素子Ｓ２ＵとＳ４Ｕを逆並列接続して構成されていてもよい。
【０００９】
前記スイッチング素子Ｓ１Ｕ〜Ｓ４Ｕの接続状態と同様に、Ｖ相側のスイッチング素子Ｓ１Ｖ〜Ｓ４Ｖと、Ｗ相側のスイッチング素子Ｓ１Ｗ〜Ｓ４Ｗが、直流電源１の正負極端および中性点Ｎの間に各々接続されている。
【００１０】
前記スイッチング素子Ｓ１Ｕ，Ｓ３Ｕの共通接続点は例えばＵ相出力端とされ、スイッチング素子Ｓ１Ｖ，Ｓ３Ｖの共通接続点は例えばＶ相出力端とされ、スイッチング素子Ｓ１Ｗ，Ｓ３Ｗの共通接続点は例えばＷ相出力端とされ、それら各相の出力端は、リアクトルとキャパシタにより構成される交流フィルタ２を介して負荷３に接続されている。
【００１１】
図１０の回路において、各相毎の電圧レベルは、中性点Ｎを基準とすると、Ｖｄｃ／２，０，−Ｖｄｃ／２である（非特許文献３参照）。
【００１２】
また、図９、図１０の３レベルコンバータよりも高いレベルを出力することができる５レベルコンバータにおいては、負荷３との間に接続される交流フィルタ２を小型化することができる。
【００１３】
その５レベルコンバータの一例として、非特許文献１に記載されたハイブリッドマルチレベルインバータと同様に構成されたハイブリッド５レベルコンバータを図１１に示す。
【００１４】
図１１において、電源電圧Ｖｄｃである直流電源１の正、負極端間にはコンデンサＣ１，Ｃ２が直列に接続されている。直流電源１の正、負極端間には、さらに、スイッチング素子Ｓ１，Ｓ２の直列回路と、スイッチング素子Ｓ３，Ｓ４の直列回路と、スイッチング素子Ｓ５，Ｓ６の直列回路とが並列に接続されている。これらによって主インバータ４を構成している。
【００１５】
主インバータ４の、前記コンデンサＣ１，Ｃ２の共通接続点を中性点Ｎとし、スイッチング素子Ｓ１，Ｓ２の共通接続点をＵ相出力端とし、スイッチング素子Ｓ３，Ｓ４の共通接続点をＶ相出力端とし、スイッチング素子Ｓ５，Ｓ６の共通接続点をＷ相出力端としている。
【００１６】
主インバータ４の各相出力端は、フルＨブリッジ回路を３相分備えた補助インバータ５に接続されている。すなわち、Ｕ相のフルＨブリッジ回路５Ｕは、ＤＣキャパシタＣａ１に、スイッチング素子Ｓ１１，Ｓ１２の直列回路とＳ１３，Ｓ１４の直列回路とを並列に接続し、スイッチング素子Ｓ１１，Ｓ１２の共通接続点を主インバータ４の前記Ｕ相出力端に接続して構成されている。
【００１７】
Ｖ相のフルＨブリッジ回路５Ｖは、ＤＣキャパシタＣａ２に、スイッチング素子Ｓ２１，Ｓ２２の直列回路とＳ２３，Ｓ２４の直列回路とを並列に接続し、スイッチング素子Ｓ２１，Ｓ２２の共通接続点を主インバータ４の前記Ｖ相出力端に接続して構成されている。
【００１８】
Ｗ相のフルＨブリッジ回路５Ｗは、ＤＣキャパシタＣａ３に、スイッチング素子Ｓ３１，Ｓ３２の直列回路とＳ３３，Ｓ３４の直列回路とを並列に接続し、スイッチング素子Ｓ３１，Ｓ３２の共通接続点を主インバータ４の前記Ｗ相出力端に接続して構成されている。
【００１９】
補助インバータ５のスイッチング素子Ｓ１３，Ｓ１４の共通接続点をＵ相の出力端とし、スイッチング素子Ｓ２３，Ｓ２４の共通接続点をＶ相の出力端とし、スイッチング素子Ｓ３３，Ｓ３４の共通接続点をＷ相の出力端とし、各相出力端は、リアクトルとキャパシタにより構成される交流フィルタ２を介して負荷３に接続されている。
【００２０】
図１１の回路において、各相毎の電圧レベルは、中性点Ｎを基準とすると、Ｖｄｃ，Ｖｄｃ／２，０，−Ｖｄｃ／２，−Ｖｄｃである。また、ｉａ，ｉｂ，ｉｃは負荷電流を示している。
【００２１】
尚、図９〜図１１の回路における各スイッチング素子は、例えばＩＧＢＴによって構成されている。
【００２２】
図１１に示すようなハイブリッドマルチレベルコンバータは、非対称のカスケード接続マルチレベルインバータであり、いくつかの異なる補助セルや補助インバータと一体に設けることができる。そして主な利点は、これらの補助セルや補助インバータにおいて異なる電圧レベルを使用することで、より少ないスイッチング素子でより多くのレベルを得ることができることである（非特許文献４参照）。
【００２３】
ハイブリッドマルチレベルコンバータの他の特徴は、高出力の主セル（主インバータ）が低スイッチング周波数で動作することにより低損失化し、低出力の補助セル（補助インバータ）が高スイッチング周波数で動作することにより電圧波形を補償することである（非特許文献１、２参照）。これによって、より高い効率を達成する可能性が提供される。
【００２４】
通常、ハイブリッドマルチレベルコンバータでは、補助インバータの電源としてＤＣ電源を設ける必要があるが、多くの場合、このようなＤＣ電源を設けるためには追加の絶縁マルチタップ変圧器が必要であり、これにより電力損失およびコストが増加する。よって、図１１に示すＣａ１，Ｃａ２，Ｃａ３などのＤＣキャパシタをＤＣ電源の代わりに設ける構成がより好ましい。
【００２５】
ＤＣ電源からＤＣキャパシタへ変更した場合、ＤＣキャパシタの電圧制御が必要になる。補助インバータにおけるＤＣキャパシタの電圧を制御する方法は例えば２種類ある。第１の制御方法は非特許文献６で提案されており、移相変調と呼ばれている。
【００２６】
図１２は、非特許文献６で提案されている移相変調を使用した制御方法を表し、３相のうち１相分の制御ブロック図である。図１２において、制御対象装置の図１１と同一部分は同一符号をもって示している。
【００２７】
補助インバータ５のＤＣキャパシタ電圧ＶＣａをフィードバックした電圧とＤＣキャパシタ電圧指令値ＶＣａ＊との偏差を減算器３１により演算し、その演算結果にＰＩ制御器３２によるＰＩ制御を施して偏差位相Δαを求める。
【００２８】
この偏差位相Δαは、加算器３３の反転入力側に入力されて位相指令値α＊（＝π／１０）と加算され、この加算器３３の出力（α＊−Δα）の値に基づいて位相角αを決定し、主インバータ制御部３４は主インバータ４のスイッチング素子のゲート信号ＩＧＢＴgate1を出力し、スイッチング素子をＯＮ／ＯＦＦさせる。
【００２９】
主インバータ４の出力電圧Ｖｏｕｔは、減算器３５において電圧指令値Ｖｒｅｆ＊との偏差がとられ、その偏差出力によってＰＷＭ変調部（Ｓｕｂ−ｈａｒｍｏｎｉｃ  ＰＷＭ）３６が補助インバータ５のスイッチング素子のゲート信号ＩＧＢＴgate2を出力し、スイッチング素子をＯＮ／ＯＦＦさせる。
【００３０】
図１２では、主インバータ４の位相角α（すなわち無効電力）を制御することにより、補助インバータ５のＤＣキャパシタ電圧ＶＣａを制御している。
【００３１】
なお位相角αは、ＶｏｕｔとＶｒｅｆ＊の電圧波形を示す図１３で定義されているように、Ｖｒｅｆ＊のゼロクロスポイントからＶｏｕｔがハイレベルに切り換わるまでの間の角度である。
【００３２】
また、この角度αは、主インバータ制御部３４内にある高調波選択除去（ＳＨＥ；Ｓｅｌｅｃｔｉｖｅ  Ｈａｒｍｏｎｉｃ  Ｅｌｉｍｉｎａｔｉｏｎ）制御方法によって決定される。非特許文献６において開示されているように、５次高調波を除去する場合ではα＝π／１０となる。
【００３３】
図１２におけるＤＣキャパシタ電圧指令値ＶＣａ＊はＶｄｃ／２に設定されている。また、主インバータ４の出力電圧Ｖｏｕｔは、中性点Ｎと各相の出力端子（図１１のスイッチング素子Ｓ１およびＳ２の共通接続点、Ｓ３およびＳ４の共通接続点、Ｓ５およびＳ６の共通接続点）との間の電圧であり、Ｖｒｅｆ＊はハイブリッドマルチレベルコンバータの電圧（例：図１１のａ端子とＮ端子間の電圧）指令値である。
【００３４】
したがって図１１の補助インバータ５の理想出力電圧は、Ｖｒｅｆ＊−Ｖｏｕｔであるべきであり、このため図１２の制御ブロック図では減算器３５で演算されたＶｒｅｆ＊−Ｖｏｕｔを補助インバータ５の制御入力としている。
【００３５】
また、補助インバータにおけるＤＣキャパシタの電圧を制御する第２の制御方法としては、ＤＣキャパシタ電圧の制御量ΔＶを補助インバータのＰＷＭ指令に加えて、負荷電流ｉａ，ｉｂ，ｉｃと同期させる制御方法が、非特許文献５で提案されている。
【００３６】
図１４は、非特許文献５で提案されている制御方法を表し、３相のうち１相分の制御ブロック図である。
【先行技術文献】
【非特許文献】
【００３７】
【非特許文献１】Ｈａｉｗｅｎ  Ｌｉｕ，Ｌｅｏｎ  Ｍ．Ｔｏｌｂｅｒｔ，Ｂｕｒａｋ  Ｏｚｐｉｎｅｃｉ，Ｚｈｏｎｇ  Ｄｕ，“Ｈｙｂｒｉｄ  Ｍｕｌｔｉｌｅｖｅｌ  Ｉｎｖｅｒｔｅｒ  ｗｉｔｈ  Ｓｉｎｇｌｅ  ＤＣ  Ｓｏｕｒｃｅ”，ｔｈｅ  ５ｌｓｔ  ＩＥＥＥ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ｍｉｄｗｅｓｔ  ｓｙｍｐｏｓｉｕｍ  ｏｎ  ｃｉｒｃｕｉｔｓ  ａｎｄ  ｓｙｓｔｅｍｓ，２００８
【非特許文献２】Ｄｉｏｒｇｅ  Ａ．Ｂ．Ｚａｍｂｒａ，Ｓｔｕｄｅｎｔ  Ｍｅｍｂｅｒ，ＩＥＥＥ，Ｃａｓｓｉａｎｏ  Ｒｅｃｈ，Ｍｅｍｂｅｒ，ＩＥＥＥ，ａｎｄ  Ｊｏｓｅ  Ｒｅｎｅｓ  Ｐｉｎｈｅｉｒｏ，Ｍｅｍｂｅｒ，ＩＥＥＥ，“Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  Ｎｅｕｔｒａｌ−ｐｏｉｎｔ−Ｃｌａｍｐｅｄ，Ｓｙｍｍｅｔｉｃａｌ，ａｎｄ  Ｈｙｂｉｄ  Ａｓｙｍｍｅｔｒｉｃａｌ  Ｍｕｌｔｉｌｅｖｅｌ  Ｉｎｖｅｒｔｅｒｓ”，ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＩＮＤＵＳＴＲＩＡＬ  ＥＬＥＣＴＲＯＮＩＣＳ，ＶＯＬ．５７，ＮＯ．７，ＪＵＬＹ２０１０
【非特許文献３】Ｍａｒｉｏ  Ｓｃｈｗｅｉｚｅｒ，Ｉｇｎａｃｉｏ  Ｌｉｚａｍａｙ，Ｔｈｏｍａｓ  Ｆｒｉｅｄｌｉ  ａｎｄ  Ｊｏｈａｎｎ  Ｗ．Ｋｏｌａｒ，“Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  ｔｈｅ  Ｃｈｉｐ  Ａｒｅａ  Ｕｓａｇｅ  ｏｆ２−ｌｅｖｅｌ  ａｎｄ３−ｌｅｖｅｌ  Ｖｏｌｔａｇｅ  Ｓｏｕｃｅ  Ｃｏｎｖｅｒｔｅｒ  Ｔｏｐｏｌｏｇｉｅｓ”，９７８−４２４４−５２２６−２／１０Ｃ２０１０  ＩＥＥＥ
【非特許文献４】Ｃａｓｓｉａｎｏ  Ｒｅｃｈ，ａｎｄ  Ｊｏｓｅ  Ｒｅｎｅｓ  Ｐｉｎｈｅｉｒｏ，“Ｈｙｂｒｉｄ  Ｍｕｌｔｉｌｅｖｅｌ  Ｃｏｎｖｅｒｔｅｒｓ：Ｕｎｉｆｉｅｄ  Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ”，ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＩＮＤＵＳＴＲＩＡＬ  ＥＬＥＣＴＲＯＮＩＣＳ，ＶＯＬ．５４，ＮＯ．２，ＡＰＲＩＬ  ２００７
【非特許文献５】Ｌａｖａｎｙａ  Ｇｕｎｄｕｇｕｌａ，Ａｎａｎｄ  Ｋａｋａｒａｐａｌｌｉ，“Ｃｏｎｔｒｏｌ  Ｏｆ  Ａｎ  Ｈｙｂｒｉｄ  Ｍｕｌｔｉｌｅｖｅｌ  Ｃｏｎｖｅｒｔｅｒ  Ｗｉｔｈ  Ｆｌｏａｔｉｎｇ  ＤＣ−Ｌｉｎｋｓ  Ｆｏｒ  Ｔｈｅ  Ｉｍｐｒｏｖｅｍｅｎｔ  Ｏｆ  Ｃｕｒｒｅｎｔ  Ｗａｖｅｆｏｒｍ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｊｏｕｒｎａｌ  ｏｆ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｒｅｓｅａｒｃｈ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ（ＩＪＥＲＡ）ＩＳＳＮ：２２４８−９６２２Ｖｏｌ．２，Ｉｓｓｕｅ５，Ｓｅｐｔｅｍｂｅｒ−Ｏｃｔｏｂｅｒ  ２０１２，ｐｐ．１７７２−１７８０
【非特許文献６】Ｊｉｎｇｓｈｅｎｇ  Ｌｉａｏ，Ｋｅｉｔｈ  Ｃｏｒｚｉｎｅ，ａｎｄ  Ｍｅｈｄｉ  Ｆｅｒｄｏｗｓｉ，“Ａ  Ｎｅｗ  Ｃｏｎｔｒｏｌ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓｉｎｇｌｅ−ＤＣ−Ｓｏｕｒｃｅ  Ｃａｓｃａｄｅｄ  Ｈ−Ｂｒｉｄｇｅ  Ｍｕｌｔｉｌｅｖｅｌ  Ｃｏｎｖｅｒｔｅｒｓ  Ｕｓｉｎｇ  Ｐｈａｓｅ−Ｓｈｉｆｔ  Ｍｏｄｕｌａｔｉｏｎ”，９７８−１−４２４４−１８７４−９／０８Ｃ２００８ＩＥＥＥ
【発明の概要】
【発明が解決しようとする課題】
【００３８】
前記図９、図１０に示す３レベルコンバータは、電圧レベルが少ないことにより、大きい寸法の交流フィルタ２が必要となり、これにより、コストが高くなる。
【００３９】
また、ハイブリッド５レベルコンバータは、前記図９、図１０に示す３レベルコンバータと比較すると交流フィルタ２は小さい寸法でよい。しかし、図１１に示す回路では補助インバータにフルＨブリッジ回路５Ｕ，５Ｖ，５Ｗを使用しているため、電力損失が高い。
【００４０】
すなわち、電圧と電流の各波形を示す図１５のように、例えばＵ相のフルＨブリッジ回路５Ｕにおけるスイッチング素子Ｓ１２とＳ１４の電流は、連続する期間（連続電流通流期間ＣＣ）を有する。このため、式（１）、式（２）に示されるスイッチング素子の通流電力損失Ｐｃｏｎは高くなる。
【００４１】
例えばスイッチパルスのみを含む電流について、スイッチング素子の通流電力損失Ｐｃｏｎは以下のように表される。
【００４２】
【数１】
2015035869.tif 000003
【００４３】
ここで、ＤはＰＷＭデューティーサイクルであり、１以下である。
【００４４】
連続電流通流期間ＣＣが現れると、式（１）は、以下の式（２）のように表せる。式（２）の２行目の第２項（期間φ１〜φ２）の通流電力損失が、連続電流通流期間ＣＣの通流電力損失である。この期間ではＤ＝１である。
【００４５】
【数２】
2015035869.tif 000004
【００４６】
式（２）より、連続電流通流期間ＣＣが長いほど、通流電力損失Ｐｃｏｎが大きくなることが分かる。
【００４７】
本発明は上記課題を解決するものであり、その目的は、スイッチング素子の電力損失を低減させ効率の向上を図ったマルチレベル電力変換装置およびその制御方法を提供することにある。
【課題を解決するための手段】
【００４８】
上記課題を解決するための請求項１に記載のマルチレベル電力変換装置は、直流電源と、前記直流電源の正、負極端間に直列に接続された第１および第２のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第１および第２のスイッチング素子と、一端が前記第１および第２のコンデンサの共通接続点である中性点に接続され、他端が前記第１および第２のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るＴ型３レベル変換器を３相分設けて構成した主インバータと、第１および第２のＤＣキャパシタの直列回路と第３および第４のスイッチング素子の直列回路とを並列に接続したハーフＨブリッジ回路を３相分設け、前記各相の第１および第２のＤＣキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第３および第４のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、を備えたことを特徴としている。
【００４９】
上記構成によれば、主インバータにＴ型３レベル変換器を用い、補助インバータにハーフＨブリッジ回路を用いているので、補助インバータのスイッチング素子の電力損失を低減させることができ、効率が向上する。
【００５０】
また請求項２記載のマルチレベル電力変換装置は、前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性有したＤＣキャパシタ電圧指令値の各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α＊とを加算した電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御する主インバータ制御部と、前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性を有したＤＣキャパシタ電圧指令値との各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計した信号と、３相の電圧指令値を２軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔＶを求め、前記主インバータの出力電圧Ｖｏｕｔと電圧指令値Ｖｒｅｆの偏差をとった補助インバータのＰＷＭ指令値に前記電圧偏差ΔＶを加算して電圧制御信号Ｖａを求め、該電圧制御信号Ｖａによって、前記補助インバータの各スイッチング素子を制御する補助インバータ制御部と、を備えたことを特徴としている。
【００５１】
また、請求項３に記載のマルチレベル電力変換装置の制御方法は、直流電源と、前記直流電源の正、負極端間に直列に接続された第１および第２のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第１および第２のスイッチング素子と、一端が前記第１および第２のコンデンサの共通接続点である中性点に接続され、他端が前記第１および第２のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るＴ型３レベル変換器を３相分設けて構成した主インバータと、第１および第２のＤＣキャパシタの直列回路と第３および第４のスイッチング素子の直列回路とを並列に接続したハーフＨブリッジ回路を３相分設け、前記各相の第１および第２のＤＣキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第３および第４のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、を備えたマルチレベル電力変換装置における制御方法であって、
前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性有したＤＣキャパシタ電圧指令値の各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α＊とを加算して電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御し、前記補助インバータの第１および第２のＤＣキャパシタ電圧とソフトスタート特性を有したＤＣキャパシタ電圧指令値との各偏差をＰＩ制御し、ＰＩ制御後の各出力を合計した信号と、３相の電圧指令値を２軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔＶを求め、前記主インバータの出力電圧Ｖｏｕｔと電圧指令値Ｖｒｅｆの偏差をとった補助インバータのＰＷＭ指令値に前記電圧偏差ΔＶを加算して電圧制御信号Ｖａを求め、該電圧制御信号Ｖａによって、前記補助インバータの各スイッチング素子を制御することを特徴としている。
【００５２】
上記構成によれば、電圧制御量である電圧偏差ΔＶを補助インバータのＰＷＭ指令に加えたことにより生じる高調波は、主インバータ制御部が、主インバータの偏差位相Δαを調整（無効電力調整）しているため、抑制することができる。
【発明の効果】
【００５３】
（１）請求項１〜３に記載の発明によれば、補助インバータのスイッチング素子の電力損失を低減させることができ、効率が向上する。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態例を示す回路図。
【図２】図１の制御ブロック図。
【図３】図１の主インバータのスイッチング素子の電圧、電流波形図。
【図４】従来の５レベルコンバータにおけるスイッチング素子の電圧、電流波形図。
【図５】スイッチング素子における電圧、電流を表し、（ａ）はコレクタ電流とコレクタ−エミッタ間電圧の関係を示す特性図、（ｂ）は還流ダイオードの順電流と順電圧の関係を示す特性図。
【図６】図１の補助インバータのスイッチング素子の電圧、電流波形図。
【図７】従来の５レベルコンバータにおけるスイッチング素子の電圧、電流波形図。
【図８】従来の５レベルコンバータにおけるスイッチング素子のＰＷＭ生成のようすを示す信号波形図。
【図９】従来のＮＰＣ型３相３レベルコンバータの回路図。
【図１０】従来のＴ型３相３レベルコンバータの回路図。
【図１１】従来のハイブリッド５レベルコンバータの回路図。
【図１２】従来の移相変調を用いた制御方法の制御ブロック図。
【図１３】図１２における位相角αの定義を説明するための電圧波形図。
【図１４】従来のＤＣキャパシタ電圧制御方法の制御ブロック図。
【図１５】図１１の回路におけるスイッチング素子Ｓ１２とＳ１４の電圧、電流波形図。
【発明を実施するための形態】
【００５５】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図１は本実施形態例による４レベルハイブリッドコンバータの回路図であり、図２は図１の回路の１相分の制御ブロック図を示している。図１、図２において、図１０、図１４と同一部分は同一符号をもって示している。
【００５６】
図１において、直流電源１の正、負極端間には、図１０のコンバータと同様に３相Ｔ型３レベル変換器で構成された主インバータ５１が接続され、主インバータ５１にはハーフＨブリッジ回路を３相分備えた補助インバータ５２がカスケード接続されている。
【００５７】
電源電圧をＶｄｃとする直流電源１の正、負極端間には、コンデンサＣ１，Ｃ２が直列に接続されている。直流電源１の正、負極端間には、さらにスイッチング素子Ｓ１ＵおよびＳ３Ｕが直列に接続され、該Ｓ１Ｕ，Ｓ３Ｕの共通接続点とコンデンサＣ１，Ｃ２の共通接続点である中性点Ｎの間には、スイッチング素子Ｓ２ＵおよびＳ４Ｕが逆方向に直列に接続されている。
【００５８】
尚、スイッチング素子Ｓ２Ｕ，Ｓ４Ｕの直列回路は、互いに逆の耐圧方向に制御できる双方向スイッチング手段の一例として構成されるものであり、これに限らずスイッチング素子Ｓ２ＵとＳ４Ｕを逆並列接続して構成されていてもよい。
【００５９】
前記スイッチング素子Ｓ１Ｕ〜Ｓ４Ｕの接続状態と同様に、Ｖ相側のスイッチング素子Ｓ１Ｖ〜Ｓ４Ｖと、Ｗ相側のスイッチング素子Ｓ１Ｗ〜Ｓ４Ｗが、直流電源１の正、負極端および中性点Ｎの間に各々接続されている。
【００６０】
前記スイッチング素子Ｓ１Ｕ，Ｓ３Ｕの共通接続点は例えばＵ相出力端とされ、スイッチング素子Ｓ１Ｖ，Ｓ３Ｖの共通接続点は例えばＶ相出力端とされ、スイッチング素子Ｓ１Ｗ，Ｓ３Ｗの共通接続点は例えばＷ相出力端とされている。
【００６１】
補助インバータ５２のＵ相ハーフＨブリッジ回路５２Ｕは、ＤＣキャパシタＣａ１およびＣａ２の直列回路とスイッチング素子Ｓ１１Ｕ，Ｓ１２Ｕの直列回路とを並列に接続し、ＤＣキャパシタＣａ１，Ｃａ２の共通接続点を主インバータ５１の前記Ｕ相出力端に接続して構成される。
【００６２】
補助インバータ５２のＶ相ハーフＨブリッジ回路５２Ｖは、ＤＣキャパシタＣａ３およびＣａ４の直列回路とスイッチング素子Ｓ１１Ｖ，Ｓ１２Ｖの直列回路とを並列に接続し、ＤＣキャパシタＣａ３，Ｃａ４の共通接続点を主インバータ５１の前記Ｖ相出力端に接続して構成される。
【００６３】
補助インバータ５２のＷ相ハーフＨブリッジ回路５２Ｗは、ＤＣキャパシタＣａ５およびＣａ６の直列回路とスイッチング素子Ｓ１１Ｗ，Ｓ１２Ｗの直列回路とを並列に接続し、ＤＣキャパシタＣａ５，Ｃａ６の共通接続点を主インバータ５１の前記Ｗ相出力端に接続して構成される。
【００６４】
補助インバータ５２のスイッチング素子Ｓ１１Ｕ，Ｓ１２Ｕの共通接続点をＵ相の出力端とし、スイッチング素子Ｓ１１Ｖ，Ｓ１２Ｖの共通接続点をＶ相の出力端とし、スイッチング素子Ｓ１１Ｗ，Ｓ１２Ｗの共通接続点をＷ相の出力端とし、各相出力端はリアクトルとキャパシタにより構成される交流フィルタ２を介して負荷３に接続されている。
【００６５】
図１において、主インバータ５１は３相３レベル電圧Ｖｄｃ／２，０，−Ｖｄｃ／２を生成する。主インバータ５１のＳ１Ｕ〜Ｓ４ＵのスイッチングパターンとＵ相出力電圧（Ｓ１ＵとＳ３Ｕとの接続点の電圧）の例を、下記表１に示す。
【００６６】
【表１】
2015035869.tif 000005
【００６７】
補助インバータ５２は、Ｃａ１とＣａ２との接続点を基準として、２レベル電圧Ｖｄｃ／４，−Ｖｄｃ／４を生成し、Ｓ１１ＵがＯＮ、Ｓ１２ＵがＯＦＦのときに、Ｖｄｃ／４を出力する。Ｓ１１ＵがＯＦＦ、Ｓ１２ＵがＯＮのときに−Ｖｄｃ／４を出力する。これらの主インバータ５１と補助インバータ５２の組み合わせによって、中性点Ｎを基準として、３Ｖｄｃ／４，Ｖｄｃ／４，０，−Ｖｄｃ／４，−３Ｖｄｃ／４の出力電圧が補助インバータ５２の出力端子（例：Ｓ１１ＵとＳ１２Ｕとの接続点）に得られる。尚、主インバータ５１、補助インバータ５２の各スイッチング素子は、例えばＩＧＢＴによって構成されている。
【００６８】
図１の回路の制御ブロックを示す図２において、６１は、ソフトスタート特性１０１を有したＤＣキャパシタ電圧指令値ＶＣａ１＊と、Ｕ相のＤＣキャパシタＣａ１の電圧ＶＣａ１をフィードバックしてローパスフィルタ６２を通した電圧との偏差をとる減算器である。
【００６９】
６３は、ソフトスタート特性１０２を有したＤＣキャパシタ電圧指令値ＶＣａ２＊と、Ｕ相のＤＣキャパシタＣａ２の電圧ＶＣａ２をフィードバックしてローパスフィルタ６４を通した電圧との偏差をとる減算器である。
【００７０】
前記減算器６１，６３の各偏差出力にＰＩ制御器６５，６６によるＰＩ制御を施したものを加算器６７において合算して偏差位相Δαを求めている。この偏差位相Δαは減算器６８に入力されて位相指令値α＊（＝π／１０）と減算される。
【００７１】
このように、ＰＩ制御器６５、６６と加算器６７と減算器６８によってα＊−Δαを求める系を電圧制御系１０３とする。この電圧制御系１０３は無効電力調整を行う。
【００７２】
減算器６８の出力は高調波選択除去（ＳＨＥ）部４１に入力される。高調波選択除去部４１は、入力された（α＊−Δα）および除去する高調波次数（この次数は高調波選択除去部４１に設定されている。）によって、位相角αを決定する。さらに、位相角αに基づいて主インバータ５１のスイッチング素子のゲート信号ＩＧＢＴgate1を出力し、スイッチング素子をＯＮ／ＯＦＦさせる。このスイッチング素子の動作によって、主インバータ５１は出力電圧Ｖｏｕｔを生成する。
【００７３】
さらに、主インバータ５１の出力電圧Ｖｏｕｔを検出する。出力電圧Ｖｏｕｔは減算器６９において電圧指令値Ｖｒｅｆ＊と偏差がとられる。
【００７４】
一方、前記減算器６１，６３の各偏差出力にＰＩ制御器７１，７２によるＰＩ制御を施したものを加算器７３において合算している。また、軸変換部７４によって３相の電圧指令値Ｖｒｅｆ＊を２軸（α、β）変換した出力をＰＬＬ回路７５に通すことにより、電圧指令値Ｖｒｅｆ＊に同期した出力ｃｏｓωｔを得る。
【００７５】
前記ＰＬＬ回路７５の出力と加算器７３の出力は乗算器７６において乗算され、電圧偏差ΔＶ（有効電力成分）が出力される。この乗算器７６の出力である電圧偏差ΔＶは、加算器７７の反転入力側に入力され、減算器６９の偏差出力、すなわち補助インバータ５２のＰＷＭ指令と加算される。
【００７６】
この加算器７７の出力（補助インバータの電圧指令Ｖａ）は補助インバータ制御部７８において三角波Ｖｔｒｉと比較され、補助インバータ制御部７８のゲート信号ＩＧＢＴgate2によって補助インバータ５２のスイッチング素子がＯＮ／ＯＦＦ制御される。
【００７７】
このように、加算器７７によって補助インバータの電圧指令Ｖａを求める系を、電圧制御系１０４としている。電圧制御系１０４は、有効電力調整を行う。
【００７８】
本実施形態例によれば、補助インバータ５２のＤＣキャパシタ（Ｃａ１〜Ｃａ６）の電圧は、無効電力の調整（電圧制御系１０３）と有効電力の調整（電圧制御系１０４）を組み合わせることで制御される。
【００７９】
次に本実施形態例の４レベルハイブリッドコンバータ（図１）と従来のハイブリッド３レベルコンバータ（図９、図１１）との差異を説明する。
【００８０】
図１の４レベルハイブリッドコンバータは、図９、図１０の３レベルコンバータと比べて、出力電圧波形の歪が小さくなるため、交流フィルタ２を小型化することができる。
【００８１】
次に本実施形態例の４レベルハイブリッドコンバータ（図１）と従来のハイブリッド５レベルコンバータ（図１１）の電力損失の差異を以下に説明する。
＜主インバータにおける電力損失の比較＞
本実施形態例の図１の主インバータ５１は、従来の図１１の主インバータ４のＨブリッジ回路に代えて、３相Ｔ型３レベル変換器によって構成されている。
【００８２】
図１のスイッチング素子Ｓ１Ｕ，Ｓ２Ｕの電圧、電流の波形の例を図３に、図１１のスイッチング素子Ｓ１，Ｓ２の電圧、電流の波形の例を図４に各々示す。
【００８３】
図１、図１１の主インバータ５１、４の各スイッチング素子は両方ともハイブリッドコンバータの出力電圧の基本周波数（つまり、負荷３に印加する電圧の基本周波数）で動作するため、スイッチング回数は少ない（図１のＳ２Ｕでは、出力電圧の１周期あたりに２回のスイッチング回数である）。
【００８４】
従って、スイッチング損失は通流電力損失と比べて非常に小さく、無視できる。以下、主インバータについて、スイッチング素子の電力損失は通流電力損失のみとみなす。
【００８５】
図３、図４から、π−２αの期間においては、図１のＳ１Ｕを通って流れる電流と図１１のＳ１を通って流れる電流は、共にピーク電流が約３００Ａの正弦半波状の同等値であることがわかる。
【００８６】
一方、０〜αおよび（π−α）〜πの期間においては、図１１の回路では１つのスイッチング素子Ｓ１だけに電流が流れるのに対し、図１の回路では２つのスイッチング素子Ｓ２Ｕ，Ｓ４Ｕに図１１の回路のＳ１と同じ電流が流れる。これは０〜αおよび（π−α）〜πの期間において、図１の主インバータ５１の電力損失が図１１の主インバータ４の電力損失の２倍であることを意味する。
【００８７】
図１の主インバータ５１の１相あたりの電力損失Ｐｍａｉｎ＿ｃｏｎＴと図１１の主インバータ４の位相毎の電力損失Ｐｍａｉｎ＿ｃｏｎＨの差ΔＰｍａｉｎ＿ｃｏｎは、下記式（３）のように表される。
【００８８】
【数３】
2015035869.tif 000006
【００８９】
Ｐｍａｉｎ＿ｃｏｎＴを２つの部分、Ｐｍａｉｎ＿ｃｏｎＴ１およびＰｍａｉｎ＿ｃｏｎＴ２に分けて考える。すなわちＰｍａｉｎ＿ｃｏｎＴ１は、Ｓ１Ｕ，Ｓ４Ｕの期間０〜πにおける電力損失と、Ｓ３Ｕ，Ｓ２Ｕの期間π〜２πにおける電力損失であり、Ｐｍａｉｎ＿ｃｏｎＴ２は、Ｓ３Ｕ，Ｓ２Ｕの期間０〜πにおける電力損失との総和であり、Ｓ１Ｕ，Ｓ４Ｕの期間π〜２πにおける電力損失との総和である。図１と図１１が同じ負荷条件の場合において、Ｐｍａｉｎ＿ｃｏｎＴ１は、Ｐｍａｉｎ＿ｃｏｎＨとほぼ同じ値となることが、図３および図４の各スイッチング素子の電流波形より分かる。
【００９０】
従って、ΔＰｍａｉｎ＿ｃｏｎ＝Ｐｍａｉｎ＿ｃｏｎＴ２となる。導出には式（１）を適用し、スイッチングデューティーサイクルＤ＝１とすると、ΔＰｍａｉｎ＿ｃｏｎは、下記式（４）のように表される（期間０〜πではＳ３Ｕに電流は流れないので、Ｓ３Ｕの電力損失は零である。同様に、期間π〜２πではＳ１Ｕに電流は流れないので、Ｓ１Ｕの電力損失は零である）。
【００９１】
【数４】
2015035869.tif 000007
【００９２】
これは、Ｓ２Ｕ，Ｓ４Ｕの電力損失の総和である。さらに、負荷電流が正極側と負極側で対称、すなわち、Ｓ２Ｕの電力損失ＰｃｏｎがＳ４Ｕの電力損失Ｐｃｏｎと等しいと仮定すると、電力損失の差ΔＰｍａｉｎ＿ｃｏｎは、さらに次の式（５）のように導き出される。
【００９３】
【数５】
2015035869.tif 000008
【００９４】
ここでは、Ｉｍは負荷電流のピーク値であり、θは主インバータ５１、４の出力電圧と負荷電流との位相差である。θは、負荷の力率に依存する値である。したがって、負荷電流ｉ＝Ｉｍ＊ｓｉｎ（ωｔ−θ）と表せる。また、α＝π／１０とする。
【００９５】
また、スイッチング素子（例えばＳ２Ｕ，Ｓ４Ｕ）のコレクタ電流Ｉｃとコレクタ−エミッタ間電圧ＶCEの関係を示す図５（ａ）と、スイッチング素子の還流ダイオードの電流ＩＦ（順電流）と電圧ＶＦ（順電圧）の関係を示す図５（ｂ）とから、式（５）で用いているＶｏ＝Ｖｃｅｏ＝ＶＤＯおよびｒ＝ｒｃ＝ｒＤ（ＶＤＯは還流ダイオードの電圧、Ｖｃｅｏはコレクタ−エミッタ間電圧、ｒｃはコレクタ抵抗、ｒＤは還流ダイオードの抵抗）と定義される。
【００９６】
尚式（５）は、以下の条件に基づいている。  
・図１と図１１における全てのスイッチング素子は同特性を持つ。
・スイッチング素子のＩＧＢＴ部品のＩｃ−ＶCE特性と、還流ダイオード部品のＩＦ−ＶＦ特性は同じである。
・スイッチング素子の電圧ｖおよび電流ｉの数学的モデルは次の式（６）のように与えられる。
【００９７】
【数６】
2015035869.tif 000009
【００９８】
＜補助インバータにおける電力損失の比較＞
図１の回路の補助インバータ５１はハーフＨブリッジであり、１相につき２つのスイッチング素子Ｓ１１，Ｓ１２のみを要し、一方、図１１の回路の補助インバータ５はフルＨブリッジであり、１相につき４つのスイッチング素子を要する。
【００９９】
ここで、図１の補助インバータ５２のスイッチング素子Ｓ１１Ｕが制御されたときの電圧、電流波形を図６に、図１１の補助インバータ５のスイッチング素子Ｓ１１，Ｓ１４が制御されたときの電圧、電流波形を図７に各々示す。
【０１００】
両者の電力損失を比較するために、図１１のフルＨブリッジのスイッチング素子Ｓ１１，Ｓ１４の電力損失の総和を考えて、図１のハーフＨブリッジにおけるＳ１１Ｕの電力損失と比較する。
【０１０１】
図６、図７の電流および電圧の波形から、図１１のＳ１１またはＳ１４のいずれか一方のスイッチング素子の通流状態が１サイクルごとに切り替わること（例：図７の時刻ｔ１〜ｔ７の各々のタイミング）がわかる。これにより、図１におけるＳ１１Ｕのスイッチング損失は、図１１におけるＳ１１のスイッチング損失とＳ１４のスイッチング損失との合計にほぼ等しいということが容易に分かる（図１と図１１の回路のスイッチング周波数、負荷電流、ＤＣ電圧が同条件とする）。
【０１０２】
これにより、図１と図１１の回路のデューティーサイクルＤの差を無視した場合に、図１と図１１の回路の電力損失の差ΔＰａｕｘ＿ｃｏｎは、図６、図７から、図１１のスイッチング素子Ｓ１４の連続電流部分（例：図７の、（１）時刻ｔ２〜ｔ３、（２）時刻ｔ４〜ｔ５、（３）時刻ｔ６〜ｔ７）によってのみもたらされることが分かり、次の式（７）が導きだされる。
【０１０３】
【数７】
2015035869.tif 000010
【０１０４】
ここで、βは、図１１の補助インバータ５のＰＷＭ信号の波形を示した図８において定義されている。すなわちβは、電圧指令Ｖ＊の極性が＋又は−側に反転変化してから電圧指令Ｖ＊が零になるまでの期間である。
【０１０５】
前記式（７）のＰFullは図１１の補助インバータ５のフルＨブリッジ回路における電力損失であり、ＰHalfは図１の補助インバータ５２のハーフＨブリッジ回路における電力損失である。
【０１０６】
式（７）の最右辺の第１項は、図７の電流の１周期（時刻ｔ１〜ｔ７）中の、（１）時刻ｔ２〜ｔ３の期間、すなわちβ〜π−βの期間（連続電流通流期間）の電力損失を表している。
【０１０７】
式（７）の最右辺の第２項は、図７の（２）時刻ｔ４〜ｔ５の期間、すなわちπ〜π＋βの期間（連続電流通流期間）の電力損失を表している。
【０１０８】
式（７）の最右辺の第３項は、図７の（３）時刻ｔ６〜ｔ７の期間、すなわち２π−β〜２πの期間（連続電流通流期間）の電力損失を表している。
【０１０９】
さらに、式（５）で示した、スイッチング素子のＩＧＢＴ部品のＩｃ−ＶCE特性と還流ダイオード部品のＩＦ−ＶＦ特性は同じである、という条件を用いると、式（７）はさらに次の式（８）のように表すことができる。
【０１１０】
【数８】
2015035869.tif 000011
【０１１１】
式（８）に、式（６）およびｉ＝Ｉｍ*ｓｉｎ（ωｔ−θ）を使用すると、式（９）となる。
【０１１２】
【数９】
2015035869.tif 000012
【０１１３】
式（９）のΔＰａｕｘ＿ｃｏｎは、図１１のＳ１１とＳ１４の電力損失合計値から図１のＳ１１Ｕの電力損失値を減算した値である。図１１のＳ１２とＳ１３の電力損失合計値から図１のＳ１２Ｕの電力損失値を減算した値も、ΔＰａｕｘ＿ｃｏｎと同値である。
【０１１４】
したがって、１相あたりの電力損失の差ΔＰａｕｘ＿ｃｏｎ＿ｐｈａｓｅは、式（９）の２倍であり、式（１０）によって与えられる。
【０１１５】
【数１０】
2015035869.tif 000013
【０１１６】
ここでＩｍは負荷電流のピーク値であり、θは負荷電流の移相である。
【０１１７】
＜総電力損失の比較＞
ここで、図１の回路と図１１の回路との総電力損失（主インバータの損失と補助インバータの損失の和）の比較を行う。
【０１１８】
総電力損失の差は、補助インバータの位相ごとの電力損失の差（式（１０））から主インバータの位相ごとの電力損失の差（式（５））を引いたものによって、次の式（１１）のように求められる。
【０１１９】
【数１１】
2015035869.tif 000014
【０１２０】
α＝π／１０および−π／２＞θ＞π／２の場合、（ｃｏｓα＊ｃｏｓθ）＞０および（π＋ｓｉｎ２α＊ｃｏｓ２θ−２α）＞０である。従って、式（１１）の値は、０よりも大きく、すなわち、式（１０）の値は式（５）よりも大きい。これは、本実施形態例による図１の回路の総電力損失が従来の図１１の回路の総電力損失よりも低いことを意味する。
【０１２１】
なお、本実施例では、α＝π／１０としたが、他のαの値でも式（１１）が０より大きくなるαの値であれば、図１の回路の総電力損失は従来の図１１の回路の総電力損失よりも低くなる。
【符号の説明】
【０１２２】
１…直流電源
２…交流フィルタ
３…負荷
４１…選択的高調波除去部
５１…主インバータ
５２…補助インバータ
６１，６３，６８，６９…減算器
６５，６６，７１，７２…ＰＩ制御器
６７，７３，７７…加算器
７６…乗算器
７８…補助インバータ制御部
Ｃ１，Ｃ２…コンデンサ
Ｃａ１〜Ｃａ６…ＤＣキャパシタ
Ｓ１Ｕ〜Ｓ１Ｗ，Ｓ２Ｕ〜Ｓ２Ｗ，Ｓ３Ｕ〜Ｓ３Ｗ，Ｓ４Ｕ〜Ｓ４Ｗ，Ｓ１１Ｕ〜Ｓ１１Ｗ，Ｓ１２Ｕ〜Ｓ１２Ｗ…スイッチング素子
【図１】
2015035869.tif 000015
【図２】
2015035869.tif 000016
【図３】
2015035869.tif 000017
【図４】
2015035869.tif 000018
【図５】
2015035869.tif 000019
【図６】
2015035869.tif 000020
【図７】
2015035869.tif 000021
【図８】
2015035869.tif 000022
【図９】
2015035869.tif 000023
【図１０】
2015035869.tif 000024
【図１１】
2015035869.tif 000025
【図１２】
2015035869.tif 000026
【図１３】
2015035869.tif 000027
【図１４】
2015035869.tif 000028
【図１５】
2015035869.tif 000029