(57)【要約】【課題】実施形態は、メモリセルの誤動作を抑制し、信頼性を向上させた不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、第１方向に延在する第１配線と、前記第１方向に直交する第２方向に延在し、前記第１配線に電気的に接続された第２配線と、前記第１方向に交差し前記第２方向に直交する第３方向にそれぞれ延在する２つの第３配線と、を備える。前記第３配線は、前記第２配線の両側に並設され、前記第２配線を介して相互に向き合う第３配線の一方と、前記第２配線と、の間に設けられた第１記憶層と、前記第３配線の他方と、前記第２配線と、の間に設けられた第２記憶層と、をさらに備える。前記第２配線は、前記第１記憶層に接する第１の部分と、前記第２記憶層に接する第２の部分と、の間にブロック部を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１方向に延在する第１配線と、
前記第１方向に直交する第２方向に延在し、前記第１配線に電気的に接続された第２配線と、
前記第１方向に交差し前記第２方向に直交する第３方向にそれぞれ延在し、前記第２配線の両側において前記第２方向に並設され、前記第２配線を介して相互に向き合う２つの第３配線と、
前記２つの第３配線の一方と、前記第２配線と、の間に設けられた第１記憶層と、
前記２つの第３配線の他方と、前記第２配線と、の間に設けられた第２記憶層と、
を備え、
前記第２配線は、前記第１記憶層に接する第１の部分と、前記第２記憶層に接する第２の部分と、の間にブロック部を有する不揮発性記憶装置。
【請求項２】
前記ブロック部は、前記第１の部分と前記第２の部分とが接した界面を含む請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１の部分および前記第２の部分は、半導体材料を含み、
前記界面は、半導体結晶の不連続面である請求項２記載の不揮発性記憶装置。
【請求項４】
前記ブロック部は、前記界面にキャリアトラップを含む請求項２記載の不揮発性記憶装置。
【請求項５】
前記第１の部分および前記第２の部分は、第１の金属を含み、
前記ブロック部は、前記第１の金属よりも仕事関数が小さい第２の金属を含む請求項１記載の不揮発性記憶装置。
【請求項６】
前記第２配線は、半導体を含み、
前記ブロック部は、前記第１の部分および前記第２の部分よりも不純物濃度が低い請求項１記載の不揮発性記憶装置。
【請求項７】
前記第２配線は、多結晶シリコンを含む請求項６記載の不揮発性記憶装置。
【請求項８】
前記第１の部分および前記第２の部分は、第１の半導体を含み、
前記ブロック部は、前記第１の半導体よりもバンドギャップが広い第２の半導体を含む請求項１記載の不揮発性記憶装置。
【請求項９】
前記第１方向に並設された複数の第２配線をさらに備え、
前記２つの第３配線の一方を第１の延在部として含む第１の櫛形構造と、
前記２つの第３配線の他方を第２の延在部として含む第２の櫛形構造と、
を有する請求項１〜８のいずれか１つに記載の不揮発性記憶装置。
【請求項１０】
前記第２方向に積層された複数の第３配線をさらに備え、
前記ブロック部は、前記第２配線中を前記第２方向に延在し、
前記第１配線側の前記ブロック部の端と、前記第１配線側の前記第２配線の端と、の間隔は、前記第２方向に積層された前記第３配線のうちの前記第１配線に最近接した第３配線と、前記第２配線の前記端と、の間隔よりも狭い請求項１〜９のいずれか１つに記載の不揮発性記憶装置。
【請求項１１】
前記第２方向に積層された前記第３配線のうちの前記第１配線に最近接した第３配線の下面と、前記第２配線の前記端と、の間隔は、前記第２方向に積層された第３配線のうちの前記第２方向に隣り合う２つの第３配線の間隔よりも広い請求項１０記載の不揮発性記憶装置。
【請求項１２】
第１方向に延在する第１配線と、
前記第１方向に直交する第２方向に延在し、前記第１配線に電気的に接続された第２配線と、
前記第１方向に交差し前記第２方向に直交する第３方向にそれぞれ延在する複数の第３配線であって、前記第２配線の両側において、前記第２方向に並設された複数の第３配線と、
前記複数の第３配線のうちの前記第２配線を介して相互に向き合う２つの第３配線の一方と、前記第２配線と、の間に設けられた第１記憶層と、
前記２つの第３配線の他方と、前記第２配線と、の間に設けられた第２記憶層と、
を備え、
前記第２配線は、前記第１記憶層に接する第１の部分と、前記第２記憶層に接する第２の部分と、の間にギャップを有する不揮発性記憶装置。
【請求項１３】
前記第１記憶層および前記第２記憶層は、第１の状態と、前記第１の状態よりも低抵抗の第２の状態と、の間を可逆的に遷移する抵抗変化材を含む請求項１２記載の不揮発性記憶装置。
【請求項１４】
前記第２方向に積層された複数の第３配線をさらに備え、
前記ギャップは、前記第２配線中を前記第２方向に延在し、
前記第１配線側の前記ギャップの端と、前記第１配線側の前記第２配線の端と、の間隔は、前記第２方向に積層された前記第３配線のうちの前記第１配線に最近接した第３配線と、前記第２配線の前記端と、の間隔よりも狭い請求項１２または１３に記載の不揮発性記憶装置。
【請求項１５】
前記第２方向に積層された前記第３配線のうちの前記第１配線に最近接した第３配線の下面と、前記第２配線の前記端と、の間隔は、前記第２方向に積層された前記第３配線のうちの前記第２方向に隣り合う２つの第３配線の間隔よりも広い請求項１４記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
次世代の不揮発性記憶装置を実現するために、３次元構造のメモリセルアレイの開発が進められている。例えば、下地となる半導体基板に垂直な方向に延在する複数のビット線を設け、それぞれの延在方向に沿って複数のメモリセルを配置した構造が有る。このような構造のメモリセルアレイでは、ビット線の側壁に記憶層を設けたセル構造が用いられる。そして、記憶容量を増大させるために、ビット線を介して２つのメモリセルが向き合う構造を採用することが一般的である。
【０００３】
この場合、ビット線を介して向き合う２つのメモリセルにおいて、一方のメモリセルが選択された場合、その動作が他方のメモリセルの記憶状態に影響を与えることがある。このような現象は、所謂「ディスターブ」と称される誤動作の要因となり、記憶装置の信頼性を低下させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１１／０１４９６５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、メモリセルの誤動作を抑制し、信頼性を向上させた不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１方向に延在する第１配線と、前記第１方向に直交する第２方向に延在し、前記第１配線に電気的に接続された第２配線と、前記第１方向に交差し前記第２方向に直交する第３方向にそれぞれ延在し、前記第２配線の両側において前記第２方向に並設され、前記第２配線を介して相互に向き合う２つの第３配線と、を備える。前記不揮発性記憶装置は、前記２つの第３配線の一方と、前記第２配線と、の間に設けられた第１記憶層と、前記２つの第３配線の他方と、前記第２配線と、の間に設けられた第２記憶層と、をさらに備える。前記第２配線は、前記第１記憶層に接する第１の部分と、前記第２記憶層に接する第２の部分と、の間にブロック部を有する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性記憶装置のメモリセルアレイを模式的に表す斜視図の一例である。
【図２】第１実施形態に係るメモリセルアレイの上方から平面視した構造を模式的に表す透視図の一例である。
【図３】第１実施形態に係る不揮発性記憶装置を表すブロック図の一例である。
【図４】第１実施形態に係るメモリセルアレイを模式的に表す断面図の一例である。
【図５】比較例に係るメモリセルアレイを表す模式図である。
【図６】第１実施形態に係るメモリセルアレイを表す模式図の一例である。
【図７】第１実施形態に係るメモリセルアレイの製造過程を表す模式図の一例である。
【図８】図７に続く製造過程を表す模式図の一例である。
【図９】図８に続く製造過程を表す模式図の一例である。
【図１０】図９に続く製造過程を表す模式図の一例である。
【図１１】図１０に続く製造過程を表す模式図の一例である。
【図１２】第１実施形態の変形例に係るメモリセルアレイを表す模式図の一例である。
【図１３】第１実施形態の別の変形例に係るメモリセルアレイを表す模式図の一例である。
【図１４】第２実施形態に係るメモリセルアレイを模式的に表す断面図の一例である。
【図１５】第３実施形態に係る不揮発性記憶装置のメモリセルアレイを表す模式断面図の一例である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
以下の説明では、図中に示す互いに直交する３つの軸方向、すなわち、Ｘ方向、Ｙ方向、Ｚ方向を参照して、各構成要素の配置を説明する。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
［第１実施形態］
第１実施形態に係る不揮発性記憶装置１００は、３次元構造のメモリセルアレイ１を備える。メモリセルアレイ１は、例えば、複数の抵抗変化型メモリセルＭＣを含む。
【００１０】
以下、図１〜図４を参照して、第１実施形態に係る不揮発性記憶装置１００を説明する。
【００１１】
図１は、メモリセルアレイ１を模式的に表す斜視図の一例である。メモリセルアレイ１は、第１方向に延在する第１配線と、第１方向に直交する第２方向に延在し、第１配線に電気的に接続された第２配線と、第１方向に交差し第２方向に直交する第３方向にそれぞれ延在する複数の第３配線と、を備える。
【００１２】
この例では、第１方向をＸ方向、第２方向をＺ方向、第３方向をＹ方向とする。各配線の延在方向は相互に直交するが、厳密な意味での直交に限定されない。例えば、製造技術等に起因した直交からのズレを許容し、概ね直交する状態であれば良い。また、第３方向は、Ｘ方向に直交するＹ方向に限らず、Ｘ−Ｙ平面内においてＸ方向に交差する方向であれば良い。
【００１３】
第１配線は、例えば、グローバルビット線１０でありＸ方向に延在する。また、メモリセルアレイ１は、複数のグローバルビット線１０を備える。複数のグローバルビット線１０は、相互に平行に設けられ、Ｙ方向に並べて配置される。
【００１４】
第２配線は、例えば、ローカルビット線２０であり、Ｚ方向に延在する。ローカルビット線２０は、選択素子５０、例えば、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を介してグローバルビット線１０に電気的に接続される。そして、１つのグローバルビット線１０には、複数のローカルビット線２０が電気的に接続される。
【００１５】
第３配線は、例えば、ワード線３０でありＹ方向に延在する。メモリセルアレイ１は複数のワード線３０を含む。ワード線３０は、ローカルビット線２０の両側に設けられる。そして、複数のワード線３０は、それぞれの側において相互に平行に設けられ、Ｚ方向に並べて配置される。
【００１６】
ローカルビット線２０と、ワード線３０と、の間には、記憶層４０が設けられる。記憶層４０は、例えば、第１の状態と、第１の状態よりも低抵抗の第２の状態と、の間を可逆的に遷移する抵抗変化材を含む。
【００１７】
抵抗変化材は、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）およびニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む酸化物を主成分とする。例えば、抵抗変化材は、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５等の材料を含む薄膜である。そして、抵抗変化材は、所定の電流を流すこと、もしくは、所定の電圧を印加することにより、その抵抗値を可逆的に変化させることができる。
【００１８】
また、イオン型の抵抗変化材も用いることができる、例えば、抵抗変化材には単結晶若しくは多結晶のＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＨｆＳｉ、ＨｆＯ、ＡｌＯ、または、これらの積層膜などを用いることができる。この時、抵抗変化材料の電極として、ローカルビット線２０と抵抗変化材料の間、または、ワード線３０と抵抗変化材料の間には、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、ポリシリコンに上記材料を添加した材料を用いることもできる。また、抵抗変化材の電極と反対側にＴａＳｉＮのストッパ層を挿入しても良い。
【００１９】
さらに、メモリセルアレイ１は、グローバルビット線１０と、ローカルビット線２０と、の間に選択素子５０を備える。選択素子５０は、例えば、グローバルビット線１０とローカルビット線２０との間の電気的な導通をオンオフ制御する。選択素子５０は、例えば、Ｚ方向に延在する導電部５１と、導電部５１の側面に向かい合うゲート電極５３と、導電部５１とゲート電極５３との間に設けられたゲート絶縁膜５５と、を有する薄膜トランジスタである。すなわち、ここに例示する選択素子５０は、Ｚ方向に電流を流すチャネルを有するトランジスタである。
【００２０】
なお、図１において、Y方向におけるグローバルビット線１０間、ローカルビット線２０間の絶縁膜は、図面を見やすくするため、図示を省略している。
【００２１】
図２は、上方から平面視したメモリセルアレイ１の構造を模式的に表す透視図の一例である。図２は、ローカルビット線２０に対するワード線３０の配置の一例を表している。
【００２２】
図２に表すように、複数のグローバルビット線１０が平行に設けられ、Ｙ方向に並んで配置されている。１つのグローバルビット線１０の上には、複数のローカルビット線２０がＸ方向に並んで配置されている。また、ローカルビット線２０は、Ｙ方向にも並ぶように配置される。すなわち、ローカルビット線２０は、複数のグローバルビット線１０の上においてマトリックス配置となるように設けられる。
【００２３】
図２に示すワード線３０は、複数の延在部３０ｄと、共通部３０ｆと、を含む櫛形構造を有する。延在部３０ｄは、それぞれＸ方向に隣り合うローカルビット線２０の間においてＹ方向に延在し、共通部３０ｆは、延在部３０ｄを束ねる。２つのワード線３０ａおよび３０ｂは、縦方向（Ｚ方向）に積層されたワード線３０の１つに設けられる。
【００２４】
本明細書では、ワード線３０ａおよび３０ｂを総称して、ワード線３０と表現する。また、他の構成要素においても、同種の要素に別の符号を付与して区別する場合と、１つの符号により同種の要素を総称する場合がある。
【００２５】
ワード線３０ａは、第１の延在部３０ａｄと、第１の共通部３０ａｆと、を含む第１の櫛形構造を有する。ワード線３０ｂは、第２の延在部３０ｂｄと、第２の共通部３０ｂｆと、を含む第１の櫛形構造を有する。延在部３０ａｄおよび３０ｂｄは、Ｘ方向に交互に配置される。Ｘ方向において、第１の延在部３０ａｄは、ローカルビット線２０の一方の側に配置され、第２の延在部３０ｂｄは、ローカルビット線２０の他方の側に配置され、第１の延在部３０ａｄと第２の延在部３０ｂｄは、ローカルビット線２０を介して相互に向き合う。そして、第１の延在部３０ａｄをワード線３０ａと称し、第２の延在部３０ｂｄをワード線３０ｂと称する場合がある。
【００２６】
言い換えれば、２つのワード線３０ａおよび３０ｂは、ローカルビット線２０を介して相互に向き合う。そして、ワード線３０ａと、ローカルビット線２０と、の間に、第１記憶層４０ａが設けられる。また、ワード線３０ｂと、ローカルビット線２０と、の間に第２記憶層４０ｂが設けられる。
【００２７】
メモリセルＭＣは、ローカルビット線２０と、ワード線３０と、が交差する部分にそれぞれ形成されている。すなわち、それぞれのメモリセルＭＣは、第１記憶層４０ａまたは第２記憶層４０ｂのいずれかを一方を含む。
【００２８】
さらに、図２に表すように、選択素子５０のゲート電極５３は、ワード線３０よりも下層において、Ｙ方向に延在する。また、ゲート電極５３は、ローカルビット線２０に接続された複数の導電部５１の間をＹ方向に延在する。
【００２９】
図３は、第１実施形態に係る不揮発性記憶装置１００を表すブロック図の一例である。不揮発性記憶装置１００は、例えば、メモリセルアレイ１を駆動するローデコーダ１５およびセンスアンプ１７を備える。センスアンプ１７はメモリセルＭＣから読み出したデータを判別し、一時的に記憶することができる。さらに、不揮発性記憶装置１００は、制御回路１３と、インターフェース回路１９と、を備える。制御回路１３は、インターフェース回路１９を介して外部から入手した指示に基づき、ローデコーダ１５およびセンスアンプ１７を介してメモリセルアレイ１に情報を記録し、また、メモリセルアレイ１から情報を読み出す。
【００３０】
例えば、制御回路１３は、センスアンプ１７を介して、複数のグローバルビット線１０の１つを選択する。また、制御回路１３は、ローデコーダ１５を介して、選択したグローバルビット線１０の上に設けられた複数のローカルビット線２０のうちの１つを選択する。具体的には、選択したグローバルビット線１０と、選択対象のローカルビット線２０と、の間に設けられた選択素子５０のゲート電極５３にゲートバイアスを印加し、両者を電気的に導通させる。
【００３１】
さらに、制御回路１３は、複数のワード線３０のうちの１つを指定することにより、選択されたローカルビット線２０と、ワード線３０と、の間に設けられた複数のメモリセルＭＣのうちの１つを選択する。具体的には、そのメモリセルＭＣが設けられた階層のワード線３０ａまたは３０ｂを指定する。
【００３２】
例えば、メモリセルＭＣに記録された情報を読み出す場合、制御回路１３は、指定したワード線３０に電圧を印加し、選択したグローバルビット線１０に流れる電流をセンスアンプ１７により検出する。そして、センスアンプ１７からの出力に基づき、メモリセルＭＣに記録された情報を特定し、インターフェース回路１９を介して出力する。また、メモリセルＭＣに情報の書き込み（セット）を行う場合、または、メモリセルＭＣに記録された情報の消去（リセット）を行う場合は、指定したワード線３０に所定の電圧を印加し、ＭＣの抵抗を第１の状態から第２の状態、もしくは、その逆へ遷移させる。
【００３３】
図４は、第１実施形態に係るメモリセルアレイ１を模式的に表す断面図の一例である。図４は、図２に示したＡ−Ａ線に沿った断面を表している。
【００３４】
図４に表すように、グローバルビット線１０の上に、選択素子５０が設けられる。選択素子５０は、導電部５１と、その側面に向かい合うゲート電極５３と、導電部５１とゲート電極５３との間に設けられたゲート絶縁膜５５と、を有する。
【００３５】
導電部５１は、チャネル部５７と、その上下に設けられたソースドレイン部５８および５９を有する。チャネル部５７は、ゲート絶縁膜５５を介してゲート電極５３に向き合う。ソースドレイン部５８は、グローバルビット線１０に接続される。一方、ソースドレイン部５９は、ローカルビット線２０に接続される。
【００３６】
グローバルビット線１０と、ゲート電極５３と、の間には、絶縁層６１が設けられる。また、ゲート電極５３の上には、絶縁層６３が設けられる。絶縁層６１および６３には、例えば、シリコン酸化膜を用いることができる。
【００３７】
選択素子５０の上には、ローカルビット線２０と、複数のワード線３０と、が設けられる。複数のワード線３０は、絶縁膜３３を介してＺ方向に積層される。また、Ｘ方向において、隣り合うローカルビット線２０の間には、ワード線３０ａと、ワード線３０ｂと、が交互に設けられる。
【００３８】
ローカルビット線２０と、ワード線３０ａと、の間には、第１記憶層４０ａが設けられる。また、ローカルビット線２０と、ワード線３０ｂと、の間には、第２記憶層４０ｂが設けられる。
【００３９】
図４に表すように、ローカルビット線２０は、第１記憶層４０ａに接する第１の部分２１と、第２記憶層４０ｂに接する第２の部分２３と、を有し、その間にブロック部２５を有する。
【００４０】
図５（ａ）および５（ｂ）は、比較例に係るメモリセルアレイ２を表す模式図である。図５（ａ）は、メモリセルアレイ２の部分断面図であり、図５（ｂ）は、その断面におけるエネルギーバンドダイアグラムである。
【００４１】
図５（ａ）に示すように、メモリセルアレイ２では、ブロック部２５は設けられない。ローカルビット線２０とワード線３０ａとの間には、第１記憶層４０ａを含むメモリセルＭＣ１が設けられている。ローカルビット線２０とワード線３０ｂとの間には、第２記憶層４０ｂを含むメモリセルＭＣ２が設けられている。
【００４２】
図５（ａ）に表すように、制御回路１３は、ローカルビット線２０を介して向き合うワード線３０ａおよび３０ｂに、異なる電圧をそれぞれ印加する。メモリセルＭＣ２をリセットする場合、例えば、ローカルビット線２０の電位を３Ｖとし、ワード線３０ａの電位を２Ｖ、ワード線３０ｂの電位を１Ｖとする。すなわち、メモリセルＭＣ１には１Ｖの電位差が与えられ、メモリセルＭＣ２には２Ｖの電位差が与えられる。
【００４３】
記憶層４０の厚さは、例えば、数ｎｍであり、記憶層４０の内部には、１０６Ｖ／ｃｍオーダーの強電界が生じる。これにより、ＭＣ２にはリセット電流ＩＲが流れ、第２記憶層４０ｂは、例えば、第２の状態（低抵抗）から第１の状態（高抵抗）へ遷移する。一方、ＭＣ１に印加される電圧は、ＭＣ２の半分であり、第１記憶層４０ａに流れる電流はリセット電流ＩＲよりも小さい。このため、第１記憶層４０ａの抵抗状態は遷移しない。
【００４４】
図５（ｂ）は、ローカルビット線２０と、ワード線３０ａと、の間に印加する電位差を１Ｖ、ローカルビット線２０と、ワード線３０ｂと、の間に印加する電位差を２Ｖとした場合の、エネルギーバンドダイアグラムを表している。同図中の横線Ｅｃは、ローカルビット線２０、ワード線３０ａおよび３０ｂにおけるコンダクションバンドのエネルギーレベルを表す。
【００４５】
例えば、ローカルビット線２０からワード線３０ｂへリセット電流ＩＲが流れる場合、電流キャリアである電子ｅＡおよびｅＢは、ワード線３０ｂから第２記憶層４０ｂを通ってローカルビット線２０へ移動する。ワード線３０ｂからローカルビット線２０に流れ込んだ大部分の電子ｅＡは、ローカルビット線２０の中で散乱を受けて運動エネルギーを失う。
【００４６】
しかしながら、Ｘ方向におけるローカルビット線２０の幅を、例えば、４０ｎｍとした場合、一部の電子は、散乱を受けることなくローカルビット線２０内を通過し、メモリセルＭＣ１に流入することがある。これらの電子ｅＢは、第１記憶層４０ａの抵抗状態に意図しない遷移を生じさせ、メモリセルＭＣ１の記憶内容を変化させることがある。このような現象は、ローカルビット線２０の幅が狭くなるほど発生確率が高くなる。そして、メモリセル間のディスターブと呼ばれる不良モードとして認識され、不揮発性記憶装置の信頼性を低下させる。
【００４７】
本実施形態では、ローカルビット線２０の内部にブロック部２５を設け、メモリセルＭＣ１と、メモリセルＭＣ２と、の間におけるキャリア（電子または正孔）の移動を抑制する。これにより、不揮発性記憶装置１００の信頼性を向上させることができる。
【００４８】
図６（ａ）および６（ｂ）は、第１実施形態に係るメモリセルアレイ１を表す模式図の一例である。図６（ａ）は、メモリセルアレイ１の部分断面図であり、ローカルビット線２０に設けられるブロック部２５の１つの具体例を表している。図６（ｂ）は、図６（ａ）に表すブロック部２５の効果を説明するエネルギーバンドダイアグラムである。
【００４９】
図６（ａ）に表すように、この例のブロック部２５は、第１の部分２１と第２の部分２３とが接する界面４３を含む。すなわち、ブロック部２５は、界面４３、所謂シームの近傍に設けられる。そして、界面４３は、エネルギーバンドの局所的な曲がりＥＢ、または、キャリアを捕獲するキャリアトラップＥＴ（捕獲中心）などを含む。
【００５０】
図６（ｂ）に表すように、ローカルビット線２０と、ワード線３０ｂと、の間に印加される電圧により、ワード線３０ｂから第２記憶層４０ｂを通ってローカルビット線２０に高エネルギーを有する電子ｅＢが流入する。そして、電子ｅＢは、ローカルビット線２０を通過し第１記憶層４０ａに到達する前に、エネルギーバンドの曲がりＥＢにより、Ｘ方向の運動を制限されるか、または、界面４３に形成されたキャリアトラップＥＴに捕獲される。界面４３に含まれるキャリアトラップＥＴは、例えば、第１の部分２１および第２の部分２３の散乱中心よりも高密度であり、第１記憶層４０ａに流入する電子ｅＢを効果的に抑制する。これにより、メモリセルＭＣ１の誤動作を防ぐことが可能となる。
【００５１】
例えば、第１の部分２１および第２の部分２３は、多結晶シリコンなどの半導体材料を含む。そして、第１の部分２１と第２の部分２３とが接する界面４３は、半導体結晶の不連続面となり、高密度のキャリアトラップＥＴを含む。
【００５２】
次に、図７〜図１１（ｃ）を参照して、メモリセルアレイ１の製造過程を説明する。
【００５３】
図７〜図１１（ｃ）は、第１実施形態に係るメモリセルアレイの製造過程を表す模式図の一例である。図７、８（ｂ）、９（ａ）〜１０（ｂ）、１１（ｂ）および１１（ｃ）は、ウェーハの部分断面図である。図８（ａ）および図１１（ａ）は、ウェーハの上面を表す平面図である。
【００５４】
まず、グローバルビット線１０の上に選択素子５０を形成したウェーハを準備する。例えば、制御回路１３、ローデコーダ１５、センスアンプ１７等の周辺回路が形成されたシリコン基板上に、層間絶縁膜を介してグローバルビット線１０を形成する。そして、グローバルビット線１０の上に選択素子５０を形成する。
【００５５】
次に、図７に表すように、選択素子５０の上に積層体６０を形成する。積層体６０は、複数の絶縁膜３３と、複数の導電層３１と、を含む。絶縁膜３３は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるシリコン酸化膜である。導電層３１は、例えば、ＣＶＤ法を用いて形成される多結晶シリコン膜である。絶縁膜３３と、導電層３１は、Ｚ方向に交互に積層される。
【００５６】
次に、図８（ａ）および８（ｂ）に表すように、積層体６０を選択的にエッチングしてスリット６５を形成する。積層体６０は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いてエッチングする。積層体６０の上には、図示しないエッチングマスクが設けられる。
【００５７】
図８（ａ）に表すように、スリット６５は、Ｙ方向に延在するように形成される。また、スリット６５は、積層体６０の上面から選択素子５０に至る深さに形成する。スリット６５の底面には、導電部５１のソースドレイン部５９が露出する。
【００５８】
次に、図９（ａ）に表すように、スリット６５の内面に記憶層４０を形成する。記憶層４０は、抵抗変化材を含み、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いて形成される。記憶層４０の厚さは、例えば、数ｎｍである。
【００５９】
続いて、図９（ｂ）に表すように、スリット６５の底面に形成された記憶層４０を選択的に除去し、ソースドレイン部５９を露出させる。例えば、ＲＩＥの異方性エッチング条件を用いることにより、スリット６５の側壁に形成された記憶層４０を残し、底面に形成された記憶層４０を選択的に除去することができる。
【００６０】
次に、図１０（ａ）に表すように、スリット６５の内面に導電層６７を形成する。導電層６７は、例えば、金属膜あるいは多結晶シリコン膜である。導電層６７の形成には、ＡＬＤ法あるいはＣＶＤ法などの等方性の良い成膜方法を用いることが好ましい。導電層６７は、スリット６５の側壁に形成された記憶層４０の上において、横方向（Ｘ方向および−Ｘ方向）に堆積する。膜成長が等方的であれば、スリット６５の側壁に均質で一様な厚さ（ＷＬ１）の導電層６７を形成することができる。
【００６１】
引き続き導電層６７を堆積することにより、図１０（ｂ）に表すように、スリット６５の空隙が埋められる。スリット６５の両方の側壁にそれぞれ堆積した導電層６７がスリット６５の中央でつながり、Ｚ方向に延在する接合面（シーム）あるいは結晶的な不連続面が形成される。この不連続面では、エネルギーバンドの曲がりにより、電子のＸ方向の運動が制限される。また、このシームや不連続面は、高密度の結晶欠陥を含む場合がある。そして、その結晶欠陥は、キャリアの捕獲中心として機能する。
【００６２】
次に、図１１（ａ）および１１（ｂ）に表すように、導電層６７を選択的にエッチングし、複数のローカルビット線２０に分離する。
【００６３】
図１１（ａ）に表すように、Ｙ方向に延在する導電層６７を絶縁体３８により分離し、複数のローカルビット線を形成する。具体的には、絶縁体３８を形成する部分において、導電層６７を、その上面から絶縁層６３に至る深さに形成する。絶縁層６３は、Ｙ方向において隣り合う選択素子５０の間を埋め込むように設けられている。
【００６４】
すなわち、図１１（ｂ）に表すように、導電層６７は、選択素子５０のソースドレイン部５９につながる部分を残して除去される。続いて、絶縁体３８を形成するために、導電層６７を除去した空隙に、例えば、シリコン酸化膜を埋め込む。
【００６５】
上記の製造過程を通して形成されたメモリセルアレイ１では、ローカルビット線２０の内部に界面４３が形成される。図１１（ａ）および１１（ｂ）に表すように、界面４３は、Ｙ方向およびＺ方向に延在し、ローカルビット線２０を第１の部分２１および第２の部分２３に分離する。
【００６６】
一方、ローカルビット線２０は、ソースドレイン部５９に接する部分において、ソースドレイン部５９の上に堆積された導電層６７の一部を含む。このため、界面４３は、グローバルビット線１０の側において、ローカルビット線２０の端２０ｅまで延在しない。ここで、グローバルビット線１０に最近接した位置に形成されるメモリセルＭＣ３およびＭＣ４の間のディスターブを抑制するためには、界面４３の端４３ｅが、グローバルビット線１０に最近接した位置に形成されるワード線３０ｅよりも下方に位置することが望ましい。これは、選択素子５０の上に形成される絶縁膜３３ｅを、ソースドレイン部５９の上に堆積する導電層６７よりも厚く形成することにより実現できる。
【００６７】
図４を参照してこの条件を言い換えれば、グローバルビット線１０側のブロック部２５の端２５ｅと、ローカルビット線２０の端２０ｅと、の間隔（ＷＢ）は、複数のワード線３０のうちのグローバルビット線１０に最近接したワード線３０ｅと、ローカルビット線２０の端２０ｅと、の間隔（ＷＬ２）よりも狭いことが望ましい。
【００６８】
また、図１１（ｃ）示すように、最下層の絶縁膜３３ｅｂの膜厚は他の絶縁膜３３ｅの膜厚よりも厚くすることができる。すなわち、スリット６５の幅が狭くなると、間隔ＷＢは大きくなる。また、スリット６５の幅が広い場合にも、導電層６７の膜厚ＷＬ１を厚く形成するため、スリット６５の底面（ソースドレイン部５９の上）に形成される導電層６７が厚くなりＷＢが大きくなる。これに対応して、全ての絶縁膜３３の膜厚を厚くすると、積層体６０の高さが高くなりすぎてしまう。そこで、最下層の絶縁膜３３ｅｂの膜厚を厚くすることにより間隔ＷＬ２のみを大きくすることが好ましい。これにより、積層体６０を高くすることなく間隔ＷＢ＜間隔ＷＬ２の関係を維持することができる。
【００６９】
また、上記構造において、ワード線３０ｅの下面とローカルビット線２０の端２０ｅとの間隔は、Ｚ方向に積層されたワード線３０のうちのＺ方向に隣り合う２つのワード線３０の間隔よりも広いといえる。
【００７０】
図１２は、第１実施形態の変形例に係るメモリセルアレイ３を表す模式断面図の一例である。
【００７１】
メモリセルアレイ３において、ブロック部２５は、第１の部分２１と、第２の部分２３と、の間に設けられたブロック層４５を含む。具体的には、第１の部分２１および第２の部分２３は、第１の金属を含む。ブロック層４５は、第１の金属よりも仕事関数の小さい第２の金属を含む。第１の金属は、例えば、窒化タンタル（ＴａＮ）であり、第２の金属は、例えば、タングステン（Ｗ）である。
【００７２】
これにより、第１の部分２１とブロック層４５との間、および、第２の部分２３とブロック層４５との間にポテンシャル障壁が形成される。例えば、ワード線３０ｂから第２記憶層４０ｂを通ってローカルビット線２０に注入された電子ｅＢの第１記憶層４０ａへの流入を防ぐことができる。また、ワード線３０ａから第１記憶層４０ａを通ってローカルビット線２０に流入した電子が、第２記憶層４０ａに注入されることを防ぐこともできる。
【００７３】
また、別の例として、第１の部分２１および第２の部分２３は、第１の半導体を含み、ブロック層４５は、第１の半導体よりもバンドギャップが広い第２の半導体を含んでも良い。例えば、第１の半導体をシリコンとし、第２の半導体をガリウム砒素（ＧａＡｓ）もしくはガリウムナイトライド（ＧａＮ）とすることができる。すなわち、第１の半導体と第２の半導体との間のエネルギーバンドの不連続がポテンシャル障壁となって、ローカルビット線２０内のＸ方向におけるキャリアの移動を妨げる効果が得られる。
【００７４】
図１３（ａ）〜１３（ｃ）は、第１実施形態の別の変形例に係るメモリセルアレイ４を表す模式図の一例である。図１３（ａ）は、メモリセルアレイ４を表す部分断面図である。図１３（ｂ）および１３（ｃ）は、ローカルビット線２０の不純物プロファイルを表している。
【００７５】
メモリセルアレイ４において、ローカルビット線２０は、半導体を含む。そして、ブロック部２５の不純物濃度は、第１の部分２１の不純物濃度よりも低い。また、ブロック部２５の不純物濃度は、第２の部分２３の不純物濃度よりも低い。このため、ブロック部２５と第１の部分２１との間、および、ブロック部２５と第２の部分との間には、濃度差に起因するポテンシャル障壁が形成される。そして、ブロック部２５は、ローカルビット線２０内のＸ方向におけるキャリアの移動を抑制する。
【００７６】
図１３（ｂ）に表すように、ローカルビット線２０内の不純物分布は、第１の記憶層４０ａの側、および、第２の記憶層４０ｂの側からそれぞれ中央に向かって連続的に減少するように形成する。すなわち、導電層６７の堆積時（図１０（ａ）および１０（ｂ）参照）において、前半は不純物のドープ量を多く、後半はドープ量を少なくする。
【００７７】
また、図１３（ｃ）に表すように、ローカルビット線２０内の不純物分布は、第１の部分２１とブロック部２５との境界、および、第２の部分２３とブロック部２５との境界において、ステップ状に減少するように形成しても良い。ローカルビット線２０は、例えば、多結晶シリコンを含む。ローカルビット線２０にドープされる不純物は、例えば、砒素（Ａｓ）、リン（Ｐ）またはボロン（Ｂ）である。
【００７８】
［第２実施形態］
図１４は、第２実施形態に係るメモリセルアレイ５を模式的に表す断面図の一例である。
【００７９】
図１４に表すように、メモリセルアレイ５では、ローカルビット線２０は、第１記憶層４０ａに接する第１の部分２１と、第２記憶層４０ｂに接する第２の部分２３と、の間にギャップ４７を有する。例えば、図１０（ａ）に示す過程において、スリット６５の両方の側壁にそれそれ堆積された導電層６７がＸ方向においてつながる前に、その堆積を停止する。これにより、第１の部分２１と、第２の部分２３と、の間に空隙を残すことができる。
【００８０】
ギャップ４７は、ローカルビット線２０の中をＺ方向に延在する。そして、ギャップ４７は、ワード線３０ａおよび３０ｂのいずれか一方から記憶層４０を通ってローカルビット線２０に流入したキャリアがワード線３０ａおよび３０ｂの他方に向かって移動することを妨げる。これにより、ローカルビット線２０を介して向き合うメモリセル間におけるディスターブを抑制することができる。
【００８１】
また、グローバルビット線１０側のギャップ４７の端４７ｅと、グローバルビット線１０側のローカルビット線の端２０ｅと、の間隔ＷＢは、複数のワード線３０のうちのグローバルビット線１０に最近接したワード線３０ｅと、ローカルビット線２０の端２０ｅと、の間隔ＷＬ２よりも狭いことが望ましい。これにより、グローバルビット線１０に最近接した位置に形成されるメモリセルＭＣ３およびＭＣ４の間のディスターブを抑制することができる。
【００８２】
また、最下層の絶縁膜３３ｅｂの膜厚は他の絶縁膜３３ｅの膜厚よりも厚くすることができる。すなわち、スリット６５の幅が狭くなると、間隔ＷＢは大きくなる。また、スリット６５の幅が広い場合にも、導電層６７の膜厚ＷＬ１を厚く形成するため、スリット６５の底面（ソースドレイン部５９の上）に形成される導電層６７が厚くなりＷＢが大きくなる。これに対応して、全ての絶縁膜３３の膜厚を厚くすると、積層体６０の高さが高くなりすぎてしまう。そこで、最下層の絶縁膜３３ｅｂの膜厚を厚くすることにより間隔ＷＬ２のみを大きくすることが好ましい。これにより、積層体６０を高くすることなく間隔ＷＢ＜間隔ＷＬ２の関係を維持することができる。
【００８３】
また、上記構造において、ワード線３０ｅの下面とローカルビット線２０の端２０ｅとの間隔は、Ｚ方向に積層されたワード線３０のうちのＺ方向に隣り合う２つのワード線３０の間隔よりも広いといえる。
【００８４】
［第３実施形態］
図１５は、第３実施形態に係る不揮発性記憶装置２００のメモリセルアレイ６を表す模式断面図の一例である。
【００８５】
不揮発性記憶装置２００は、所謂、縦型クロスポイント構造を有し、ローカルビット線２０は、グローバルビット線１０に直接接続される。そして、ローカルビット線２０と、ワード線３０と、の間に整流素子、例えば、ダイオードが設けられる。
【００８６】
図１５に表すように、メモリセルアレイ６では、グローバルビット線１０に、ローカルビット線２０が直接接続される。そして、ローカルビット線２０の両側に、それぞれ複数のワード線３０が並設される。また、この例では、Ｘ方向において隣り合うローカルビット線２０の間に配置されるワード線３０は、いずれか一方のローカルビット線２０に記憶層４０を介して向き合う。記憶層４０は、ワード線３０の側に設けられた抵抗変化層４２と、ローカルビット線２０に接する整流層７１とを含む。
【００８７】
図１５に示すワード線３０ａとワード線３０ｂとは、Ｘ方向においてローカルビット線２０を介して向き合う。ローカルビット線２０と、ワード線３０ａと、の間には、第１記憶層４０ａが設けられる。また、ローカルビット線２０と、ワード線３０ｂと、の間には、第２記憶層４０ｂが設けられる。
【００８８】
第１記憶層４０ａは、ローカルビット線２０に接する部分に第１整流層７１ａを有する。また、第２記憶層４０ｂは、ローカルビット線２０に接する部分に第２整流層７１ｂを有する。
【００８９】
第１整流層７１ａは、第１記憶層４０ａと、ローカルビット線２０と、の間に第１のダイオードを介在させる。第２整流層７１ｂは、第２記憶層４０ｂと、ローカルビット線２０と、の間に第２のダイオードを介在させる。
【００９０】
例えば、ローカルビット線２０が金属を含む場合、整流層７１は半導体を含む。これにより、ローカルビット線２０と、記憶層４０と、の間にショットキダイオードを介在させることができる。また、ローカルビット線２０が半導体を含む場合、整流層７１は、ローカルビット線２０とは導電形の異なる半導体を含む。これにより、ローカルビット線２０と、記憶層４０と、の間にＰＮ接合ダイオードを介在させることができる。
【００９１】
本実施形態においても、ローカルビット線２０は、第１記憶層４０ａに接する第１の部分２１と、第２記憶層４０ｂに接する第２の部分２３と、を有し、その間にブロック部２５を有する。ブロック部２５は、ワード線３０ａおよび３０ｂのいずれか一方から記憶層４０を通ってローカルビット線２０に流入したキャリアが他方に向かって移動することを妨げる。これにより、ローカルビット線２０を介して向き合うメモリセル間におけるディスターブを抑制することができる。ブロック部２５は、第１実施形態と同じ構造を有する。また、第１の部分２１と、第２の部分２３と、の間に、ギャップ４７を設けても良い。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１〜６・・・メモリセルアレイ、  １０・・・グローバルビット線、  １３・・・制御回路、  １５・・・ローデコーダ、  １７・・・センスアンプ、  １９・・・インターフェース回路、  ２０・・・ローカルビット線、  ２０ｅ、２５ｅ、４３ｅ、４７ｅ・・・端、  ２１・・・第１の部分、  ２３・・・第２の部分、  ２５・・・ブロック部、  ３０、３０ａ、３０ａｄ、３０ａｆ、３０ｂ、３０ｂｄ、３０ｂｆ、３０ｄ、３０ｅ・・・ワード線、  ３０ｆ・・・共通部、  ３１、６７・・・導電層、  ３３、３３ｅ、３３ｅｂ・・・絶縁膜、  ３８・・・絶縁体、  ４０、４０ａ、４０ｂ・・・記憶層、  ４２・・・抵抗変化層、  ４３・・・界面、  ４５・・・ブロック層、  ４７・・・ギャップ、  ５０・・・選択素子、  ５１・・・導電部、  ５３・・・ゲート電極、  ５５・・・ゲート絶縁膜、  ５７・・・チャネル部、  ５８、５９・・・ソースドレイン部、  ６０・・・積層体、  ６１・・・絶縁層、  ６３・・・絶縁層、  ６５・・・スリット、  ７１、７１ａ、７１ｂ・・・整流層、  １００、２００・・・不揮発性記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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