(57)【要約】【課題】主制御手段と従制御手段との間でシリアル通信により同期更新する際に、複数の割込が発生した場合に、各割込に対して弊害なく対応することが可能な通信制御装置、画像処理装置、及び通信制御プログラムを提供することを目的とする。【解決手段】タイマ時間比較制御部８２が、次色のページ割込タイミング予測を行いつつ、センサ、モータ割込Ｉ／Ｆ５９から割込信号が発生したときに、ＣＰＵ２６が複写レジスタ群６８を読み込む待ち時間＞ページ割込タイミング予測時間の場合、割込信号を一定時間送らせ、次色のページ割込タイミング予測を行いつつ、受信データ制御部８８を介してミラー更新処理のインフォメーションを受信したときに、ミラー更新処理のインフォメーションを全て終了できる時間＞ページ割込タイミング予測時間の場合、ミラー更新処理のタイミングを遅らせるようにパケット生成部９０を制御する。【選択図】図５
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【特許請求の範囲】
【請求項１】
予め定めた更新周期で第１記憶部に記憶された情報を送信する従制御手段と、
前記従制御手段とシリアル接続され、前記更新周期で前記従制御手段から送信された前記情報を第２記憶部に書き込んで更新する主制御手段と、
複数の割込信号を受け付けると共に、前記更新周期で行われる前記第２記憶部の更新を維持しつつ、各割込信号への対応遅延を抑制するように、前記複数の割込信号の各々に対応する優先順位を設定する設定手段と、
を備えた通信制御装置。
【請求項２】
第１記憶部を備え、システムタイマのカウント周期以下の更新周期で前記第１記憶部に記憶された情報を読み出して送信する従制御手段と、
前記システムタイマのカウント周期に基づいて動作する中央処理装置及び第２記憶部を備えると共に、前記従制御手段とシリアル接続され、前記更新周期で前記従制御手段から送信された前記情報を前記第２記憶部に書き込んで更新する主制御手段と、
複数の割込信号を受け付けると共に、任意のタイミングで発生する第１割込信号の発生時期、予め定めた間隔で発生する第２割込信号が発生してからの時間、及び前記第２記憶部の更新に必要な時間に基づいて、前記更新周期で行われる前記第２記憶部の更新を維持しつつ、前記第２割込信号への対応遅延を抑制するように、前記複数の割込信号の各々に対応する優先順位を設定する設定手段と、
を備えた通信制御装置。
【請求項３】
前記更新周期の時間を計数するための第１計数手段と、前記第２割込信号が発生してからの時間を計数する第２計数手段と、を更に備え、
前記設定手段が、前記第１計数手段及び前記第２計数手段の各計数結果に基づいて、前記第１割込信号が発生したとき、前記第２記憶部の更新開始までの時間が次の前記第２割込信号が発生するまでの時間を超える場合に、前記第１割込信号に対する対応を遅延させる請求項２に記載の通信制御装置。
【請求項４】
前記更新周期の時間を計数するための第１計数手段と、前記第２割込信号が発生してからの時間を計数する第２計数手段と、を更に備え、
前記設定手段が、前記第１計数手段及び前記第２計数手段の各計数結果に基づいて、前記第２記憶部の更新に必要な時間が次の前記第２割込信号が発生するまでの時間を超える場合に、前記第３割込信号に対する対応を遅延して前記第２記憶部の更新を遅延させる請求項２又は請求項３に記載の通信制御装置。
【請求項５】
前記設定手段は、前記第２記憶部の更新を遅延させる場合、前記第２記憶部の更新時に間隔を空けて分割して更新するように更に設定する請求項４に記載の通信制御装置。
【請求項６】
前記設定手段は、前記第２記憶部の更新時の間隔を前記更新周期内で空けて分割するように設定する請求項５に記載の通信制御装置。
【請求項７】
画像形成を制御する情報及び画像形成の状態を示す情報の各々が記憶される第１記憶部を備え、システムタイマのカウント周期以下の更新周期で前記第１記憶部に記憶された情報を読み出して送信する従制御手段と、
前記システムタイマのカウント周期に基づいて動作する中央処理装置及び第２記憶部を備えると共に、前記従制御手段とシリアル接続され、前記更新周期で前記従制御手段から送信された前記情報を前記第２記憶部に書き込んで更新する主制御手段と、
複数の割込信号を受け付けると共に、任意のタイミングで発生する第１割込信号の発生時期、画像形成終了毎に発生する第２割込信号が発生してからの時間、及び前記第２記憶部の更新に必要な時間に基づいて、前記更新周期で行われる前記第２記憶部の更新を維持しつつ、前記第２割込信号への対応遅延を抑制するように、前記複数の割込信号の各々に対応する優先順位を設定する設定手段と、
を備えた画像処理装置。
【請求項８】
コンピュータを、請求項１〜６の何れか１項に記載の通信制御装置の各手段として機能させるための通信制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信制御装置、画像処理装置、通信制御プログラムを記憶した記憶媒体に関する。
【背景技術】
【０００２】
制御系を総括する中央処理装置を備えたマスター側通信制御部と、機器の動作を制御するスレーブ側通信制御部との間をシリアル接続してパケット通信を行う通信制御装置が知られている（例えば、特許文献１、２）。
【０００３】
特許文献１には、短い周期で一定量のデータを必ず伝送し終わらなければならない、というような同期転送の制約が強い用途においても、低コスト、かつ、少ない再送オーバーヘッドでエラー発生時の処理を効率よく処理することができるデータ通信装置、画像処理システム及びデータ通信方法が提案されている。
【０００４】
また、特許文献２には、データ通信を適切かつ効率的に行うデータ通信装置が提案されており、例えば、パケットが正常転送できなかった場合にパケットを所定の時間経過後に再送信するデータ通信を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２０４２４５号公報
【特許文献２】特開２０１１−３９８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、主制御手段と従制御手段との間でシリアル通信により同期更新する際に、複数の割込が発生した場合に、各割込に対して弊害なく対応することが可能な通信制御装置、画像処理装置、及び通信制御プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の通信制御装置は、予め定めた更新周期で第１記憶部に記憶された情報を送信する従制御手段と、前記従制御手段とシリアル接続され、前記更新周期で前記従制御手段から送信された前記情報を第２記憶部に書き込んで更新する主制御手段と、複数の割込信号を受け付けると共に、前記更新周期で行われる前記第２記憶部の更新を維持しつつ、各割込信号への対応遅延を抑制するように、前記複数の割込信号の各々に対応する優先順位を設定する設定手段と、を備えている。
【０００８】
請求項２に記載の通信制御装置は、第１記憶部を備え、システムタイマのカウント周期以下の更新周期で前記第１記憶部に記憶された情報を読み出して送信する従制御手段と、前記システムタイマのカウント周期に基づいて動作する中央処理装置及び第２記憶部を備えると共に、前記従制御手段とシリアル接続され、前記更新周期で前記従制御手段から送信された前記情報を前記第２記憶部に書き込んで更新する主制御手段と、複数の割込信号を受け付けると共に、任意のタイミングで発生する第１割込信号の発生時期、予め定めた間隔で発生する第２割込信号が発生してからの時間、及び前記第２記憶部の更新に必要な時間に基づいて、前記更新周期で行われる前記第２記憶部の更新を維持しつつ、前記第２割込信号への対応遅延を抑制するように、前記複数の割込信号の各々に対応する優先順位を設定する設定手段と、を備えている。
【０００９】
請求項３に記載の発明は、請求項２に記載の発明において、前記更新周期の時間を計数するための第１計数手段と、前記第２割込信号が発生してからの時間を計数する第２計数手段と、を更に備え、前記設定手段が、前記第１計数手段及び前記第２計数手段の各計数結果に基づいて、前記第１割込信号が発生したとき、前記第２記憶部の更新開始までの時間が次の前記第２割込信号が発生するまでの時間を超える場合に、前記第１割込信号に対する対応を遅延させる。
【００１０】
請求項４に記載の発明は、請求項２又は請求項３に記載の発明において、前記更新周期の時間を計数するための第１計数手段と、前記第２割込信号が発生してからの時間を計数する第２計数手段と、を更に備え、前記設定手段が、前記第１計数手段及び前記第２計数手段の各計数結果に基づいて、前記第２記憶部の更新に必要な時間が次の前記第２割込信号が発生するまでの時間を超える場合に、前記第３割込信号に対する対応を遅延して前記第２記憶部の更新を遅延させる。
【００１１】
請求項５に記載の発明は、請求項４に記載の発明において、前記設定手段は、前記第２記憶部の更新を遅延させる場合、前記第２記憶部の更新時に間隔を空けて分割して更新するように更に設定する。
【００１２】
請求項６に記載の発明は、請求項５に記載の発明において、前記設定手段は、前記第２記憶部の更新時の間隔を前記更新周期内で空けて分割するように設定する。
【００１３】
一方、請求項７に記載の画像処理装置は、画像形成を制御する情報及び画像形成の状態を示す情報の各々が記憶される第１記憶部を備え、システムタイマのカウント周期以下の更新周期で前記第１記憶部に記憶された情報を読み出して送信する従制御手段と、前記システムタイマのカウント周期に基づいて動作する中央処理装置及び第２記憶部を備えると共に、前記従制御手段とシリアル接続され、前記更新周期で前記従制御手段から送信された前記情報を前記第２記憶部に書き込んで更新する主制御手段と、複数の割込信号を受け付けると共に、任意のタイミングで発生する第１割込信号の発生時期、画像形成終了毎に発生する第２割込信号が発生してからの時間、及び前記第２記憶部の更新に必要な時間に基づいて、前記更新周期で行われる前記第２記憶部の更新を維持しつつ、前記第２割込信号への対応遅延を抑制するように、前記複数の割込信号の各々に対応する優先順位を設定する設定手段と、を備えている。
【００１４】
また、請求項８に記載の通信制御プログラムは、コンピュータを、請求項１〜６の何れか１項に記載の通信制御装置の各手段として機能させる。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、主制御手段と従制御手段との間でシリアル通信により同期更新する際に、複数の割込が発生した場合に、各割込に対して弊害なく対応することが可能な通信制御装置を提供することができる、という効果がある。
【００１６】
請求項２に記載の発明によれば、主制御手段と従制御手段との間でシリアル通信により同期更新する際に、複数の割込が発生した場合に、第１〜３割込信号の各割込に対して弊害なく対応することが可能な通信制御装置を提供することができる、という効果がある。
【００１７】
請求項３に記載の発明によれば、第１割込信号に先に対応することによって発生する第２割込信号への対応遅延を防止することができる、という効果がある。
【００１８】
請求項４に記載の発明によれば、第２記憶部の更新を先に対応することによって発生する第２割込信号への対応遅延を防止することができる、という効果がある。
【００１９】
請求項５に記載の発明によれば、第２記憶部の更新間隔の間で他の割込に対応することができる、という効果がある。
【００２０】
請求項６に記載の発明によれば、第２記憶部の更新を遅延させても第２記憶部の更新を更新周期内で確実に行うことができる、という効果がある。
【００２１】
請求項７に記載の発明によれば、主制御手段と従制御手段との間でシリアル通信により同期更新する際に、複数の割込が発生した場合に、主制御手段と従制御手段との同期更新を維持しながら、第１〜３割込信号の各割込に対して弊害なく対応することが可能な画像処理装置を提供することができる、という効果がある。
【００２２】
請求項８に記載の発明によれば、主制御手段と従制御手段との間でシリアル通信により同期更新する際に、複数の割込が発生した場合に、主制御手段と従制御手段との同期更新を維持しながら、各割込に対して弊害なく対応することが可能な通信制御プログラムを提供することができる、という効果がある。
【図面の簡単な説明】
【００２３】
【図１】本実施の形態に係る画像形成装置の制御装置の構成例を示す図である。
【図２】本実施の形態に係る制御装置の内、主制御部の概略を示すブロック図である。
【図３】本実施の形態に係る制御装置の内、機器制御部の概略を示すブロック図である。
【図４】リアルタイム性が必要な割込処理を対処できない例を説明するための図である。
【図５】本実施の形態に係る制御装置内の内、機器制御部側のマシンコントローラのＩＯＭの概略構成を示すブロック図である。
【図６】マシンコントローラのＩＯＭで行われる割込順位を設定する処理の流れの一例を示すフローチャートである。
【図７】ミラー更新処理の遅延方法の一例を説明するための図である。
【発明を実施するための形態】
【００２４】
図１は、本実施の形態に係る画像形成装置の制御装置１０の構成例を示す図である。この制御装置１０は、マスターとしての主制御部１２及びスレーブとしての機器制御部１４がシリアルバス１６を介して接続されている。
【００２５】
シリアルバス１６は、主制御部１２から見て機器制御部１４への送信用となる信号線Ｔｘ、及び主制御部１２から見て機器制御部１４からの受信用となる信号線Ｒｘを備えた全二重の伝送路である（例えば、ＬＶＤＳ（Low Voltage Differential Signaling）。
【００２６】
主制御部１２は、ＣＰＵ制御部１８とマスター側通信制御部２０を備えている。
【００２７】
また、機器制御部１４は、マシンコントローラ２２とスレーブ側通信制御部２４を備えている。
【００２８】
ＣＰＵ制御部１８は、ＣＰＵ（中央処理装置）２６とＣＰＵ・Ｉ／Ｆ２８を備えている。ＣＰＵ１８は、画像形成を含み、画像読取、ＦＡＸ送受信等のその他の画像処理全般を一括して制御する。本実施の形態における画像形成においては、当該画像形成を実行するための画像データの送受信、並びに画像形成を実行するための制御を司るものであり、ＣＰＵ・Ｉ／Ｆ２８を介して、マスター側通信制御部２０のシリアルバス制御部３０と接続されている。なお、ＣＰＵ２６は、システムタイマを基準として動作する。システムタイマは、予め定られた時間間隔（周期）でカウントするものであって、カウント毎にＣＰＵ２６に対してタイマ割込を発生させる。システムタイマの更新（時計のカウント）は、ＣＰＵ制御部１８の基板上に設けられた図示しないタイマＩＣ（Integrated Circuit）から供給されるクロックを基準として行われる。システムタイマは、リアルタイムＯＳ（Operating System）においては、一般的に知られている技術であるため、ここでは、これ以上の説明を省略する。
【００２９】
マスター側通信制御部２０は、前記シリアルバス制御部３０に加え、第１のバッファ３２、第２のバッファ３４、Ｔｘ用シリアライザ・デシリアライザ制御部（ＴｘＳＥＲＤＥＳ）３６、Ｒｘ用シリアライザ・デシリアライザ制御部（ＲｘＳＥＲＤＥＳ）３８を備え、これらは接続するデータバスやコントロールバス等のバス３９によって、相互に接続されている。
【００３０】
シリアルバス制御部３０は、図示しない記憶部に記憶されたプログラムを実行し、画像形成処理全般を制御する（詳細後述、図２参照）。
【００３１】
シリアルバス制御部３０は、前記ＣＰＵ２６から、ＣＰＵ・Ｉ／Ｆ２８を介して、画像データ等の送信要求と送信パケットを受信する。
【００３２】
また、シリアルバス制御部３０は、前記ＣＰＵ２６へ、ＣＰＵ・Ｉ／Ｆ２８を介して、送信パケットの受信に対して受信完了通知と受信パケットを送出する。
【００３３】
第１のバッファ３２は、送信バッファ部３２Ａと再送バッファ部３２Ｂを備え、それぞれ、シリアルバス制御部３０から受けた情報（パラレル信号）を一時的に格納する。
【００３４】
第２のバッファ３４は、受信バッファ部３４Ａを備え、ＲｘＳＥＲＤＥＳ３８から受けた情報（シリアル信号）を一時的に格納する。
【００３５】
ＴｘＳＥＲＤＥＳ３６は、パラレル−シリアル変換回路３６Ａとフォーマッタ３６Ｂとを備え、第１のバッファ３２から機器制御部１４に送信するための情報（パラレル信号）を受け取る。
【００３６】
このＴｘＳＥＲＤＥＳ３６では、当該情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換して、前記シリアルバス１６を介して機器制御部１４に送信する。
【００３７】
また、ＲｘＳＥＲＤＥＳ３８は、シリアル−パラレル変換回路３８Ａを備え、機器制御部１４からシリアルバス１６を介してパケット化された情報（シリアル信号）を受信すると、当該受信した情報をパラレル信号に変換してデコードし、該パケットに含まれる情報を取り出し、第２のバッファ３４へ送出する。
【００３８】
一方、機器制御部１４のマシンコントローラ２２には、複数の駆動系及びセンサが接続されている。例えば、画像形成を行うための駆動系及びセンサとしては、感光体や現像ロール等を回転させるモータ、用紙検出のためのセンサ、或いはトナー濃度を検出するためのセンサ等が含まれる。また、画像形成は、電子写真方式に限らず、インクジェット方式で画像形成を行なってもよい。
【００３９】
また、機器制御部１４のスレーブ側通信制御部２４は、前記マスター側通信制御部２０と同一のハード構成である。すなわち、スレーブ側通信制御部２４は、シリアルバス制御部４０、第１のバッファ４２（送信バッファ部４２Ａ、再送バッファ部４２Ｂ）、第２のバッファ４４（受信バッファ部４４Ａ）、ＴｘＳＥＲＤＥＳ４６（パラレル−シリアル変換回路４６Ａ、フォーマッタ４６Ｂ）、ＲｘＳＥＲＤＥＳ４８（シリアル−パラレル変換回路４８Ａを備え、相互にバス４９によって接続されている。
【００４０】
ＲｘＳＥＲＤＥＳ４８は、マスター側通信制御部２０のＴｘＳＥＲＤＥＳ３６からシリアルバス１６を介して情報（シリアル信号）のパケットを受信すると、該受信したパケットをパラレル信号に変換してデコードし、受信バッファ４４に格納する。
【００４１】
また、ＴｘＳＥＲＤＥＳ４６は、主制御部１２に送信する情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換してシリアルバス１６を介してマスター側通信制御部２０のＲｘＳＥＲＤＥＳ３８に送信する。
【００４２】
シリアルバス制御部４０は、前記マシンコントローラ２２から、ＩＯＭ（Input Output Module）５０を介して、画像データ等の送信要求と送信パケットを受信する。
【００４３】
また、シリアルバス制御部４０は、前記マシンコントローラ２２へ、ＩＯＭ５０を介して、送信パケットの受信に対して受信完了通知と受信パケットを送出する。
【００４４】
マシンコントローラ２２のＩＯＭ５０には、電子写真方式の画像形成の制御系として、Ｙ色画像制御部５２、Ｍ色画像制御部５４、Ｃ色画像制御部５６、Ｋ色画像制御部５８、並びにセンサ、モータ割込Ｉ／Ｆ５９が接続されている。
【００４５】
図２に示される如く、マスター側通信制御部２０のシリアルバス制御部３０は、コントローラ６０、パケット生成回路６２、パケットデコード回路６４、及びアドレスカウンタ６６、複写レジスタ群６８を備えている。
【００４６】
コントローラ６０は、プロトコル制御や各構成要素の動作タイミング等を制御することで、第１のバッファ３２、第２のバッファ３４、ＴｘＳＥＲＤＥＳ３６、ＲｘＳＥＲＤＥＳ３８を制御する。
【００４７】
パケット生成回路６２は、情報に基づいてパケットデータを生成して第１のバッファ３２へ送出する。
【００４８】
パケットデコード回路６４は、受信バッファ３４に一時的に格納されたパケットデータをデコードして、当該パケットに含まれる情報を取り出す。
【００４９】
アドレスカウンタ６６は、複写レジスタ群６８へ、スレーブ側通信制御部２４のシリアルバス制御部４０の制御系の一部である入出力制御レジスタ群７８（図３参照、後述）から読出されて転送されたデータを書込むときの書込先のアドレスを生成してコントローラ５２に出力する。
【００５０】
複写レジスタ群６８は、複数のレジスタ（記憶領域）を含むメモリで構成されている。入出力制御レジスタ群７８の各レジスタの記憶内容が、この複写レジスタ群６８に複写される。ここで、複写とは、入出力制御レジスタ群７８に記憶されたデータを読み出して、外読み出してデータをシリアルバス１６を介して主制御部１２に送信し、複写レジスタ群６８の各レジスタに書き込む一連の処理をいう。
【００５１】
図３に示される如く、スレーブ側通信制御部２４のシリアルバス制御部４０は、コントローラ７０、パケットデコード回路７２、パケット生成回路７４、アドレスカウンタ７６、及び入出力制御レジスタ群７８を備えている。
【００５２】
コントローラ７０は、プロトコル制御や各構成要素の動作タイミング等を制御することで、第１のバッファ４２、第２のバッファ４４、ＴｘＳＥＲＤＥＳ４６、ＲｘＳＥＲＤＥＳ４８を制御する。
【００５３】
パケットデコード回路７２は、第２のバッファ４４に一時的に記憶されたパラレル形式のパケットをデコードして、該パケットに含まれるデータを取り出す。
【００５４】
パケット生成回路７４は、パケットを生成し、第１のバッファ４２へ送出する。
【００５５】
アドレスカウンタ７６は、入出力制御レジスタ群７８からデータを読み出して複写レジスタ群６８（図２参照）に複写するときの、データの読出元のアドレスを生成してコントローラ７０に出力する。
【００５６】
入出力制御レジスタ群７８は、複数のレジスタを含むメモリで構成されている。入出力制御レジスタ群７８の複数のレジスタは、入力レジスタと、出力レジスタとを含んでいる。入力レジスタには、各機器の状態を示すデータが書き込まれる。出力レジスタには、主制御部１２のＣＰＵ２６から送信された各機器を制御するデータが書き込まれる。また、入出力制御レジスタ群７８には、割込の発生を示すデータが書き込まれるレジスタ（割込レジスタ）と及び割込要因を示すデータが書き込まれるレジスタ（割込要因レジスタ）も含まれる。
【００５７】
複写レジスタ群６８（図２参照）へのデータの複写は、予め定められたサイズのデータを入出力制御レジスタ群７８から読み出して、順次マスター側通信制御部２０へ転送することにより行なわれるため、予め定められたサイズのデータが入出力制御レジスタ群７８から読み出される毎に、当該サイズ分インクリメントされたアドレスが出力される。アドレスカウンタ７６は、複写レジスタ群６８（図２参照）への複写のための入出力制御レジスタ群７８からのデータの読出しが終了したとき或いはデータの読出しを開始する際にリセットされる。本実施の形態では、システムタイマのカウント周期以下の周期（例えば、１ｍｓ）で、入出力制御レジスタ群７８に記憶された全データを読み出してシリアルバス１６を介して送信し複写レジスタ群６８に書き込むようになっている（ミラー更新処理）。すなわち、ミラー更新処理によって、入出力制御レジスタ群７８に記憶されたデータと複写レジスタ群６８に記憶されたデータとを同期更新させるようになっている。
【００５８】
ところで、本実施の形態では、上述したように、システムタイマのカウント周期以下の周期でミラー更新処理を行うが、割込制御も同一のタイミングで制御される。しかしながら、一般的な割込とリアルタイム性を有する割込が混在した場合には、割込信号の到達順に処理してしまうと、リアルタイム性が必要な割込に対応できなくなってしまう。
【００５９】
例えば、本実施の形態では、図４に示す如く、Ｙ（イエロー）色、Ｍ（マゼンタ）色、Ｃ（シアン）色、Ｋ（ブラック）色の順に描画を行う。各色描画タイミングにおいて、ページ間のインターバル開始時に、ページ割込信号（Page Int）が発生する。そして、ページ割込信号が発生すると、画像形成するためのＬＵＴ（Look Up Table）が転送されるようになっている。ＬＵＴ転送時間としては、図４の例では、７ｍｓとされた例を示す。
【００６０】
ここで、システムタイマのカウント周期以下の周期で行われるミラー更新処理のインフォメーションや、センサ、モータ割込Ｉ／Ｆ５９の割込信号、ページ割込信号等が発生して、割込発生順に処理した場合には、先に到着した割込信号が先に処理されてページ割込信号への対応が後回しになってしまうため、ＬＵＴ転送が徐々に遅延してページ間で転送完了できなくなってしまう。図４の例では、Ｍ色、Ｃ色、Ｋ色のＬＵＴ転送が徐々に遅延し、Ｃ色とＫ色のＬＵＴ転送が重なってしまったり、ページ間でＣ色のＬＵＴ転送が終了しないので、ＬＵＴ更新エラーとなってしまう。
【００６１】
そこで、本実施の形態では、マシンコントローラ２２のＩＯＭ５０が、割込順位を設定する機能を備えている。
【００６２】
具体的には、マシンコントローラ２２のＩＯＭ５０は、図５に示される如く、パケット生成部９０、受信データ制御部８８、及び割込制御部８０を備えている。
【００６３】
パケット生成部９０は、受信データ制御部８８からの情報に基づいてパケットデータを生成して各色画像制御部（Ｙ色画像制御部５２、Ｍ色画像制御部５４、Ｃ色画像制御部５６、及びＫ色画像制御部５８）へ送出すると共に、割込制御部８０からの情報に基づいてパケットデータを生成してスレーブ側通信制御部２４のシリアルバス制御部４０へ送出する。
【００６４】
受信データ制御部８８は、入出力制御レジスタ群７８からデータを読み出して複写レジスタ群６８に複写するミラー更新処理に関するインフォメーションを受信する。例えば、ミラー更新処理の更新周期毎の信号をインフォメーションとして受信する。
【００６５】
割込制御部８０は、タイマ時間比較制御部８２、ページ割込監視タイマ８４、及びミラー開始監視タイマ８６を備えている。割込制御部８０は、各色画像制御部（Ｙ色画像制御部５２、Ｍ色画像制御部５４、Ｃ色画像制御部５６、及びＫ色画像制御部５８）及びセンサ、モータ割込Ｉ／Ｆ５９からの各種割込信号（例えば、各色毎のモータ割込や、各色毎のセンサ割込等）を受信すると共に、各タイマの計数結果を受信する。
【００６６】
ページ割込監視タイマ８４は、各色画像制御部（Ｙ色画像制御部５２、Ｍ色画像制御部５４、Ｃ色画像制御部５６、及びＫ色画像制御部５８）から送出される各色のページ割込信号のタイミングを監視する。具体的には、最初のページ割込が発生したタイミングよりページ割込監視タイマ８４を起動して、ページ割込が発生してからのページインターバルの時間を計数する。
【００６７】
ミラー開始監視タイマ８６は、ミラー更新処理における入出力制御レジスタ群７８からのデータ読み出し開始パケット（ミラー読み込み開始パケット）を発行した時点よりミラー更新タイマを起動して、ミラー更新処理の時間を計数する。
【００６８】
タイマ時間比較制御部８２は、ページ割込監視タイマ８４によって計数されたページ割込開始からの時間に基づいて、次のページ割込タイミングの時間を予測する。
【００６９】
また、タイマ時間比較制御部８２は、ミラー開始監視タイマ８６によって計数されたミラー更新処理の時間に基づいて、ミラー更新処理の待ち時間を求める。そして、タイマ時間比較制御部８２は、各タイマの計数結果に基づいて、ミラー更新処理を維持しつつ、各割込信号への対応遅延を抑制するように、割込信号に対応する優先順位を設定するようになっている。本実施の形態では、特にページ割込信号への対応遅延を抑制するように割込信号に対応する優先順位を設定する。
【００７０】
具体的には、タイマ時間比較制御部８２は、次色のページ割込タイミング予測を行いつつ、センサ、モータ割込Ｉ／Ｆ５９から割込信号が発生した場合には、次のページ割込タイミング予測時間と、ＣＰＵ２６が複写レジスタ群６８を読み込む待ち時間とを比較する。そして、比較した結果、ＣＰＵ２６が複写レジスタ群６８を読み込む待ち時間＞ページ割込タイミング予測時間の場合には、割込信号を一定時間送らせてシリアスバス制御部４０にパケット送信するようにパケット生成部９０を制御する。なお、遅らせる時間は、各色描画開始前に送信されるＬＵＴ（Look Up Table）の転送終了時間から算出する。ＬＵＴの転送は、具体的には、ページ間のページインターバル開始を表すページ割込信号（Page Int）が発生した時点で次に描画する色のＬＵＴを転送する。
【００７１】
また、タイマ時間比較制御部８２は、次色のページ割込タイミング予測を行いつつ、受信データ制御部８８を介してミラー更新処理のインフォメーションを受信した場合には、ミラー更新処理のインフォメーションを全て終了できる時間と、次のページ割込タイミング予測時間と、を比較する。そして、比較した結果、ミラー更新処理のインフォメーションを全て終了できる時間＞ページ割込タイミング予測時間の場合には、ミラー更新処理のタイミングを遅らせるようにパケット生成部９０を制御する。遅らせる時間は、予め定めた複写周期（システムタイマのカウント周期以下の周期とされたミラー更新処理の周期（例えば、１ｍｓ））の制約時間より算出する。もし制約時間が少ない場合には、例えば、意図的にミラー更新処理の間隔を空けることにより、ＬＵＴ転送の正常受信を表す返信信号（ＡＣＫ信号）の送信を妨げないようにするようにしてもよい。
【００７２】
続いて、マシンコントローラ２２のＩＯＭ５０における具体的な処理について説明する。図６は、マシンコントローラ２２のＩＯＭ５０で行われる割込順位を設定する処理の流れの一例を示すフローチャートである。なお、図６の処理は、割込順位の設定に注目した部分の処理を抽出して示し、詳細な処理については一部省略して示す。
【００７３】
まず、ステップ１００では、ＣＰＵ２６からミラー更新処理の読み込みパケットが発行されたか否か判定され、該判定が肯定されるまで待機してステップ１０２へ移行し、ミラー開始監視タイマ８６が起動されてステップ１０４へ移行する。すなわち、ミラー更新処理の読み込みパケットが発行された時点でミラー開始監視タイマ８６が起動されてミラー更新処理の時間が計数される。なお、ミラー開始監視タイマ８６は、ミラー更新処理の周期毎にリセットしながらカウントするようにしてもよい。
【００７４】
ステップ１０４では、最初のページ割込信号が発生したか否か判定され、該判定が肯定されるまで待機してステップ１０６へ移行し、ページ割込監視タイマ８４が起動されてステップ１０８へ移行する。すなわち、最初のページ割込信号が発生したタイミングからページ割込監視タイマ８４が起動されてページインターバルの時間が計数される。これによって、次色のページ割込タイミングの時間が予測される。
【００７５】
ステップ１０８では、割込信号が発生したか否か判定される。該判定は、センサ、モータ等の割込信号やページ割込信号を受信したか否か判定し、該判定肯定された場合にはステップ１１０へ移行し、否定された場合にはステップ１２０へ移行する。
【００７６】
ステップ１１０では、受信した割込信号がページ割込信号か否か判定され、該判定が肯定された場合にはステップ１１２へ移行し、否定された場合にはステップ１１４へ移行する。
【００７７】
ステップ１１２では、パージ割込信号を送信するようにパケット生成部９０が制御されてステップ１２０へ移行する。すなわち、ページ割込信号のパケットがパケット生成部９０によって生成されてシリアルバス制御部４０へ出力され、各色画像制御部へＬＵＴの転送が開始される。
【００７８】
ステップ１１４では、ＣＰＵ２６が複写レジスタ群６８を読み込む待ち時間と次色のページ割込タイミング予測時間とがタイマ時間比較制御部８２によって比較されて、ＣＰＵ２６が複写レジスタ群６８を読み込む待ち時間＞ページ割込タイミング予測時間か否か判定され、該判定が肯定された場合にはステップ１１６へ移行し、否定された場合にはステップ１１８へ移行する。なお、ＣＰＵ２６が複写レジスタ群６８を読み込む待ち時間は、ミラー更新処理の周期が決まっているので、ミラー開始監視タイマ８６によって計数されたミラー更新処理の時間に基づいて算出される。
【００７９】
ステップ１１６では、センサ、モータ割込Ｉ／Ｆ５９によって受信した割込を一定時間遅延して送信するようにパケット生成部９０が制御されてステップ１２０へ移行する。これによって、割込信号のパケットがパケット生成部９０によって生成されてシリアルバス制御部４０へ出力されて一定時間遅延してＣＰＵ２６に割込信号がパケット送信される。
【００８０】
一方、ステップ１１８では、割込信号を送信するようにパケット生成部９０が制御されてステップ１２０へ移行する。すなわち、割込信号のパケットがパケット生成部９０によって生成されてシリアルバス制御部４０へ出力されて割込信号がＣＰＵ２６に遅延なくパケット送信される。
【００８１】
ステップ１２０では、受信データ制御部８８によってミラー更新インフォメーションを受信したか否か判定され、該判定が肯定された場合にはステップ１２２へ移行し、否定された場合にはステップ１０８に戻って上述の処理が繰り返される。
【００８２】
ステップ１２２では、ミラー更新処理のインフォメーションを全て終了できる時間と、次色のページ割込タイミング予測時間とがタイマ時間比較制御部８２によって比較されて、ミラー更新処理のインフォメーションを全て終了できる時間＞ページ割込タイミング予測時間か否か判定され、該判定が肯定された場合にはステップ１２４へ移行し、否定された場合にはステップ１２６へ移行する。
【００８３】
ステップ１２４では、ミラー更新タイミングが遅延されてステップ１２８へ移行する。ミラー更新タイミングの遅延は、例えば、ミラー更新処理を開始させるパケットを生成してシリアルバス制御部４０に遅延して送信（またはミラー更新タイミングを遅延させるパケットを生成して遅延なく送信）するようにパケット生成部９０をタイマ時間比較制御部８２が制御することにより、ミラー更新処理が遅延される。なお、ミラー更新タイミングの遅延時間は、制約時間（ミラー更新処理の周期）より算出する。また、ミラー更新処理の周期内にミラー更新処理が複数回可能な性能がある場合には、ミラー更新処理の周期内で図７（Ａ）に示すようにミラー更新タイミングを遅延させ、ミラー更新処理が複数可能な性能がない場合には、ミラー更新処理の周期をスキップして遅らせるようにしてもよい。また、制約時間が少ない場合には、図７（Ｂ）に示すように、ミラー更新処理の間隔を空けて、ミラー更新処理の空けた間隔間でＬＵＴ転送の正常受信を表す返信信号（ＡＣＫ信号の送信を行い、ＡＣＫ信号の妨げにならないようにするようにしてもよい。
【００８４】
ステップ１２６では、ミラー更新が行われてステップ１２８へ移行する。すなわち、ミラー更新処理の開始を表すパケットを生成してシリアルバス制御部４０に遅延なく送信するようにパケット生成部９０がタイマ時間比較制御部８２によって制御されることにより、ミラー更新処理が開始される。
【００８５】
ステップ１２８では、画像形成終了か否かタイマ時間比較制御部８２によって判定され、該判定が否定された場合には１０８に戻って上述の処理が繰り返され、肯定されたところで一連の処理を終了する。なお、画像形成終了か否かの判定は、例えば、画像形成終了を表すパケットをシリアルバス制御部４０から受信したか否かをＩＯＭ５０が判定することによって行われる。
【００８６】
このように処理を行って割込信号の優先順位が設定することで、リアルタイム性が必要なページ割込信号等の割込信号への対応ができなくなってしまうような状況が回避される。従って、一般的な割込とリアルタイム性が必要な割込とが複数発生した場合でも、各割込に対して弊害のない対応が行われる。
【００８７】
なお、上記の実施の形態におけるＩＯＭ５０で行われる割込順位を設定する処理は、プログラムとして記憶媒体に記憶して流通させるようにしてもよい。
【符号の説明】
【００８８】
１０    制御装置
１２    主制御部
１４    機器制御部
１６    シリアルバス
５０    ＩＯＭ
６８    複写レジスタ群
７８    入出力制御レジスタ群
８０    割込制御部
８２    タイマ時間比較制御部
８４    ページ割込監視タイマ
８６    ミラー開始監視タイマ
９０    パケット生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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