(57)【要約】【課題】電源回路が発生するノイズの影響の低減に有利な技術を提供する。【解決手段】撮像素子は、半導体チップと、前記半導体チップを覆うパッケージとを有する。前記半導体チップは、複数の画素を有する画素部と、メモリと、前記画素部からの信号に応じた信号を前記メモリに書き込む読出部と、前記メモリに書き込まれた信号に応じた画像信号を出力する出力部と、制御信号を前記半導体チップの出力パッドを通して前記パッケージの出力ピンに出力する制御部と、前記半導体チップの外部から電源電圧が供給されるパッドとを備える。前記制御信号が、前記画素部からの信号に応じた信号を前記読み出し部が前記メモリに書き込む期間を示す信号である。【選択図】図１
2015080178.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップを覆うパッケージとを有する撮像素子であって、
前記半導体チップは、複数の画素を有する画素部と、メモリと、前記画素部からの信号に応じた信号を前記メモリに書き込む読出部と、前記メモリに書き込まれた信号に応じた画像信号を出力する出力部と、制御信号を前記半導体チップの出力パッドを通して前記パッケージの出力ピンに出力する制御部と、前記半導体チップの外部から電源電圧が供給されるパッドとを備え、
前記制御信号が、前記画素部からの信号に応じた信号を前記読み出し部が前記メモリに書き込む期間を示す信号である
ことを特徴とする撮像素子。
【請求項２】
前記制御信号が、前記画素部からのリセットレベルに応じた信号を前記読出部が前記メモリに書き込む期間、および、前記画素部からの光信号レベルに応じた信号を前記読出部が前記メモリに書き込む期間を示す信号である
ことを特徴とする請求項１に記載の撮像素子。
【請求項３】
撮像素子と、前記撮像素子に電源線と接地線とを介して電源電圧を供給する電源回路と、前記電源電圧を保持する電源電圧保持部と、前記電源線と前記接地線との間のインピーダンスを制御する制御部とを有する撮像装置であって、
前記撮像素子は、複数の画素を有する画素部と、メモリと、前記画素部からの信号に応じた信号を前記メモリに書き込む読出部とを含み、
前記画素部からの信号に応じた信号を前記読出部が前記メモリに書き込む期間に、前記制御部の制御によって前記電源線と前記接地線との間が高インピーダンス状態にあり、前記電源電圧保持部が前記電源電圧を前記撮像素子に供給することを特徴とする撮像装置。
【請求項４】
前記画素部からの信号に応じた信号を前記読出部が前記メモリに書き込む期間が、前記画素部からのリセットレベルに応じた信号を前記読出部が前記メモリに書き込む期間、および、前記画素部からの光信号レベルに応じた信号を前記読出部が前記メモリに書き込む期間である
ことを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記電源回路は、前記電源線に接続された電源端子および前記接地線に接続された接地端子を有し、前記画素部からの信号に応じた信号を前記読出部が前記メモリに書き込む期間とは別の期間に前記撮像素子に供給される電源電圧が、前記電源回路が前記電源端子と前記接地端子との間に出力する電圧である
ことを特徴とする請求項３又は４に記載の撮像装置。
【請求項６】
前記電源線にスイッチを更に備え、
前記画素部からの信号に応じた信号を前記読出部が前記メモリに書き込む期間に前記スイッチがオフ状態であることによって、前記電源線が高インピーダンス状態にある
ことを特徴とする請求項３又は４に記載の撮像装置。
【請求項７】
前記電源回路は、電源電圧を供給する電圧供給回路と、位相補償部とを含み、前記電圧供給回路は、位相補償端子を有する差動増幅回路を含み、前記位相補償部は、前記位相補償端子に接続される位相補償容量を有し、前記電源線と前記接地線との間のインピーダンスが高くなることに応じて、前記位相補償部が前記位相補償容量の値を大きくする、
ことを特徴とする請求項３又は４に記載の撮像装置。
【請求項８】
請求項３乃至７のいずれか１項に記載の撮像装置と、
前記撮像装置の前記撮像素子から出力される画像信号を処理する信号処理部と、
を備えることを特徴とするカメラ。
【請求項９】
撮像素子と、前記撮像素子に電源線と接地線とを介して電源電圧を供給する電源回路と、前記電源電圧を保持する電源電圧保持部とを有する撮像装置の駆動方法であって、
前記撮像素子は、複数の画素を有する画素部と、メモリと、前記画素部からの信号に応じた信号を前記メモリに書き込む読出部と、前記メモリに書き込まれた信号に応じた画像信号を出力する出力部とを備え、
前記画素部からの信号に応じた信号を前記読出部が前記メモリに書き込む期間に、前記電源線と前記接地線との間が高インピーダンス状態にあり、前記電源電圧保持部が前記電源電圧を前記撮像素子に供給する
ことを特徴とする撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、撮像装置、カメラ、および、撮像装置の駆動方法に関する。
【背景技術】
【０００２】
ＣＭＯＳセンサやＣＣＤセンサなどの撮像素子は、その電源端子に電源回路から電源電圧が供給されることによって動作する。電源からから出力される電源電圧には、ランダムノイズが含まれ、このランダムノイズは、撮像素子内の画素や、画素から信号を読み出す読出部に対して電源ラインを経由して伝搬する。そのため、電源回路から供給される電源電圧に含まれるランダムノイズは、撮像素子から出力される画像信号のＳＮ比を低下させうる。
【０００３】
撮像素子の中には、画素からのリセットレベルに応じた信号と画素からの光信号レベルに応じた信号との差分に応じた画像信号を出力するもの、即ちＣＤＳ（相関二重サンプリング）を行うものがある（特許文献１参照）。このような撮像素子によれば、高いＳＮ比を有する画像信号が得られるものの、リセットレベルに応じた信号をサンプリングするタイミングと光信号レベルに応じた信号をサンプリングするタイミングとの間には時間差がある。よって、ＣＤＳを行う撮像素子においても、電源回路からのランダムノイズの影響を除去することには限界がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−５１９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電源回路が発生するノイズの影響の低減に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面は、撮像素子は、半導体チップと、前記半導体チップを覆うパッケージとを有する。前記半導体チップは、複数の画素を有する画素部と、メモリと、前記画素部からの信号に応じた信号を前記メモリに書き込む読出部と、前記メモリに書き込まれた信号に応じた画像信号を出力する出力部と、制御信号を前記半導体チップの出力パッドを通して前記パッケージの出力ピンに出力する制御部と、前記半導体チップの外部から電源電圧が供給されるパッドとを備える。前記制御信号が、前記画素部からの信号に応じた信号を前記読み出し部が前記メモリに書き込む期間を示す信号である。
【発明の効果】
【０００７】
本発明によれば、電源回路が発生するノイズの影響の低減に有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態の撮像素子および撮像装置の構成を示す図。
【図２】本発明の第１実施形態の撮像素子および撮像装置の動作を示す図。
【図３】本発明の第２実施形態の撮像素子および撮像装置の構成を示す図。
【図４】本発明の第２実施形態の撮像素子および撮像装置の動作を示す図。
【図５】本発明の第３実施形態の撮像素子および撮像装置の構成を示す図。
【図６】本発明の第３実施形態の撮像装置の電源回路の構成を示す図。
【図７】本発明の第３実施形態の撮像素子および撮像装置の動作を示す図。
【図８】本発明の第４実施形態のカメラの構成を示す図。
【図９】本発明の課題を説明するための図。
【図１０】画素の構成例を示す図。
【図１１】本発明の課題を説明するための図。
【図１２】ＣＤＳのノイズ抑圧性能を例示する図。
【発明を実施するための形態】
【０００９】
まず、図９−図１２を参照しながら撮像素子、特にＣＤＳ機能を有する撮像素子のノイズ抑圧およびその問題点について説明する。図９には、撮像素子３００の構成が例示されている。撮像素子３００は、画素部１０と、行選択部２０、読出部３０Ａ、３０Ｂ、メモリ４０Ａ、４０Ｂ、水平信号線部５０Ａ、５０Ｂ、出力部６０Ａ、６０Ｂ、列選択部７０Ａ、７０Ｂおよび制御部８０を含む。画素部１０は、複数の画素１１が複数行および複数列を構成するように二次元状に配列されて構成される。行選択部２０は、画素部１０における行を選択する。読出部３０Ａ、３０Ｂは、画素部１０（より詳しくは、行選択部２０によって選択された行の画素１１）からの信号に応じた信号をメモリ４０Ａ、４０Ｂに書き込む。より詳しくは、読出部３０Ａ、３０Ｂは、画素部１０からの信号を増幅した信号をメモリ４０Ａ、４０Ｂに書き込む。
【００１０】
メモリ４０Ａ、４０ｂは、画素部１０の画素１１から読出部３０Ａ、３０Ｂによって読み出された信号（画素１１からの信号に応じた信号）をそれぞれ保持する複数のメモリ素子を含む。水平信号線部５０Ａ、５０Ｂは、メモリ４０Ａ、４０Ｂの複数のメモリ素子のうち列選択部７０Ａ、７０Ｂによって選択されたメモリ素子に保持された信号を出力部６０Ａ、６０Ｂに伝送する。出力部６０Ａ、６０Ｂは、水平信号線部５０Ａ、５０Ｂを通して伝送されてきた信号を増幅して画像信号として出力する。
【００１１】
読出部３０Ａ、メモリ４０Ａ、水平信号線部５０Ａ、出力部６０Ａ、列選択部７０Ａは、画素部１０の一方の側に配置されていて、画素部１０における奇数列の画素１１からの信号に応じた信号を出力する。読出部３０Ｂ、メモリ４０Ｂ、水平信号線部５０Ｂ、出力部６０Ｂ、列選択部７０Ｂは、画素部１０の他方の側に配置されていて、画素部１０における偶数列の画素１１からの信号に応じた信号を出力する。読出部３０Ｂ、メモリ４０Ｂ、水平信号線部５０Ｂ、出力部６０Ｂ、列選択部７０Ｂは、それぞれ、読出部３０Ａ、メモリ４０Ａ、水平信号線部５０Ａ、出力部６０Ａ、列選択部７０Ａと同様の構成を有する。
【００１２】
メモリ４０Ａ、４０Ｂは、複数のメモリ素子ＣＮおよび複数のメモリ素子ＣＳを有する。メモリ４０Ａのメモリ素子ＣＮには、画素部１０（より詳しくは、行選択部２０によって選択された行の画素１１）からのリセットレベルに応じた信号が読出部３０Ａによって書き込まれる。メモリ４０Ｂのメモリ素子ＣＳには、画素部１０（より詳しくは、行選択部２０によって選択された行の画素１１）からの光信号レベルに応じた信号が読出部３０Ａによって書き込まれる。メモリ４０Ｂのメモリ素子ＣＮ、ＣＳにも、同様に、リセットレベルに応じた信号、光信号レベルに応じた信号がそれぞれ読出部３０Ｂによって書き込まれる。
【００１３】
ここで、リセットレベルに応じた信号は、書き込み信号ＷＮによって書き込みスイッチＳＮをオン状態にすることによってメモリ素子ＣＮに書き込まれる。光信号レベルに応じた信号は、書き込み信号ＷＳによって書き込みスイッチＳＳをオン状態にすることによってメモリ素子ＣＳに書き込まれる。書き込み信号ＷＮ、ＷＳは、制御部８０によって制御される。
【００１４】
図１０に、画素１１の構成例が示されている。画素１１は、例えば、光電変換素子（例えばフォトダイオード）１１１と、転送トランジスタ１１２と、フローティングディフュージョン１１３と、リセットトランジスタ１１４と、増幅トランジスタ１１５を含みうる。光電変換素子１１１は、それに入射した光信号に応じた電荷を発生し蓄積する。転送トランジスタ１１２は、行選択部２０によって駆動される転送信号ＴＸがアクティブレベルであるときに、光電変換素子１１１からフローティングディフュージョン１１３に電荷を転送する。リセットトランジスタ１１４は、行選択部２０によって駆動されるリセット信号ＲＳＴがアクティブレベルであるときに、フローティングディフュージョン１１３の電位をリセットする。増幅トランジスタ１１５は、列信号線１２に接続された電流源１３とともにソースフォロワ回路を構成し、フローティングディフュージョン１１３の電位に応じた信号を列信号線１２に出力する。
【００１５】
リセットトランジスタ１１４は、電源端子１１６とフローティングディフュージョン１１３との間に配置され、増幅トランジスタ１１５は、電源端子１１６と列信号線１２との間に配置されている。ただし、リセットトランジスタ１１４と増幅トランジスタ１１５とには、互いに異なる電圧が互いに異なる電源端子から供給されてもよい。
【００１６】
図１１には、読出部３０Ａ（３０Ｂ）による画素１１からの信号の読み出しおよびメモリ４０Ａ（４０Ｂ）のメモリ素子ＣＮ、ＣＳへの信号の書き込みの動作が例示されている。リセット信号ＲＳＴがアクティブレベルであるとき、リセットトランジスタ１１４によってフローティングディフュージョン１１３の電位がリセットされ、列信号線１２には、リセットレベルが出力される。このとき、読出部３０Ａ（３０Ｂ）は、列信号線１２に出力されたリセットレベルに応じた信号（以下、リセット信号）を出力する。リセット信号は、書き込み信号ＷＮがアクティブレベルになることによってメモリ素子ＣＮに書き込まれる。
【００１７】
転送信号ＴＸがアクティブレベルになると、光電変換素子１１１に蓄積されていた電荷が転送トランジスタ１１２によってフローティングディフュージョン１１３に転送され、これによってフローティングディフュージョン１１３の電位が変化する。このとき、列信号線１２には、光信号レベルが出力され、読出部３０Ａ（３０Ｂ）は、列信号線１２に出力された光信号レベルに応じた信号（以下、光信号）を出力する。光信号は、書き込み信号ＷＳがアクティブレベルになることによってメモリ素子ＣＳに書き込まれる。
【００１８】
メモリ素子ＣＮ、ＣＳにそれぞれ書き込まれたリセット信号、光信号は、列選択部７０Ａ（７０Ｂ）によって当該メモリ素子ＣＮ、ＣＳが選択されることによって水平信号線部５０Ａ（５０Ｂ）に出力される。出力部６０Ａ（６０Ｂ）は、水平信号線部５０Ａ（５０Ｂ）に出力され田リセット信号、光信号を差動増幅（即ちＣＤＳ）して画像信号を生成し、これを出力する。
【００１９】
電源回路において発生したランダムノイズ等のノイズが撮像素子３００に伝搬すると、それは画素１１の電源端子１１６に伝搬する。そのノイズは、電源端子１１６とフローティングディフュージョン１１３との間の寄生容量を介してフローティングディフュージョン１１３に伝搬する。更に、フローティングディフュージョン１１３に伝搬したノイズは、列信号線１２および読出部３０Ａ（３０Ｂ）を通してメモリ素子ＣＮ、ＣＳに伝搬する。
【００２０】
このようなノイズは、前述のＣＤＳによって抑制が可能である。しかし、メモリ素子ＣＮに対する信号の書き込みのタイミングとメモリ素子ＣＳに対する信号の書き込みのタイミングとの間には、図１１に例示されるように、時間差ＴＤがある。よって、メモリ素子ＣＮ、ＣＳにそれぞれ書き込まれるノイズのレベルも互いに異なる。そのため、ＣＤＳによるノイズの抑制には限界がある。
【００２１】
ＣＤＳによるノイズの抑制効果は、ノイズの周波数が高くなると低下する。図１２には、時間差ＴＤが８．５μ秒であるときのノイズ信号と光信号との差分の周波数依存性が示されている。周波数が１０Ｈｚでは差分が１．０×１０−３以下であるのに対し、周波数が１０ｋＨｚでは差分が０．９付近まで増大している。これは、周波数が１０ｋＨｚの信号にのっているノイズは殆ど抑制されないことを意味する。
【００２２】
ここでは、ＣＤＳによるノイズの抑制効果について説明したが、ＣＤＳを行わない場合には、電源回路からのノイズの影響はより大きいものとなる。
【００２３】
以下、電源回路が発生するノイズの影響の低減に有利な実施形態を説明する。
【００２４】
図１には、本発明の第１実施形態の撮像素子１００および撮像装置１の構成が示されている。図９に示された撮像素子３００における構成要素と同様の構成要素には同一の符号を付し、説明を省略する。撮像装置１は、撮像素子１００と、電源回路２００とを含む。撮像素子１００は、半導体チップ９０と、半導体チップ９０を覆うパッケージ９２とを有する。半導体チップ９０は、画素部１０と、行選択部２０、読出部３０Ａ、３０Ｂ、メモリ４０Ａ、４０Ｂ、水平信号線部５０Ａ、５０Ｂ、出力部６０Ａ、６０Ｂ、列選択部７０Ａ、７０Ｂおよび制御部８０を含む。半導体チップ９０は、出力パッドＯ１Ｃ、Ｏ２Ｃ、ＰＳＣＣ、電源パッドＶＤＤＣ、接地パッドＧＮＤＣなどを含む複数のパッドを有する。パッケージ９２は、出力ピンＯ１Ｐ、Ｏ２Ｐ、ＰＳＣＰ、電源ピンＶＤＤＰ、接地ピンＧＮＤＰなどを含む複数のピンを含む。半導体チップ９０のパッドとパッケージ９２のピンとは、例えば、ボンディングワイヤおよびリードフレームなどによって接続される。撮像素子１００の電源ピンＶＤＤＰは電源線を介して、電源回路２００の電源端子ＶＤＤＴに接続されている。また、接地ピンＧＮＤＰは接地線を介して、電源回路２００の接地端子ＧＮＤＴに接続されている。撮像素子１００の電源ピンＶＤＤＰと接地ピンＧＮＤＰとの間には、バイパスコンデンサＢＣが接続される。バイパスコンデンサＢＣは、電源電圧保持部として機能する。
【００２５】
制御部８０は、ノイズを抑制すべき期間を示す制御信号ＰＳＣを半導体チップ９０の出力パッドＰＳＣＣを通してパッケージ９２の出力ピンＰＳＣＰに出力する。ここで、ノイズを抑制すべき期間は、画素部１０からの信号に応じた信号を読出部３０Ａ、３０Ｂがメモリ４０Ａ、４０Ｂに書き込む期間、即ち、書き込み信号ＷＮ、ＷＰがアクティブレベルである期間を含む。制御信号ＰＳＣは、電源回路２００の入力端子ＰＳＣＩＮに接続される。
【００２６】
図２に例示されているように、制御信号ＰＳＣがインアクティブレベルであるときは、電源回路２００は、電源端子ＶＤＤＴと接地端子ＧＮＤＴとの間に電源電圧ＶＤＤを出力する。一方、制御信号ＰＳＣがアクティブレベルであるときは、電源回路２００は、電源端子ＶＤＤＴと接地端子ＧＮＤＴとの間を高インピーダンス状態にする。
【００２７】
つまり、第１実施形態では、電源回路２００がオフ状態であり、電源端子ＶＤＤＴと接地端子ＧＮＤＴとの間が高インピーダンス状態であるときに、メモリ４０Ａ、４０Ｂのメモリ素子ＣＮ、ＣＳに信号が書き込まれる。電源回路２００がオフ状態であるときは、電源回路２００は、電源電圧ＶＤＤを発生しないが、ノイズも発生しない。よって、撮像素子１００では、電源回路２００からノイズが伝搬しない状態で、メモリ４０Ａ、４０Ｂのメモリ素子ＣＮ、ＣＳに信号が書き込まれる。ここで、電源回路２００がオフ状態であるときは、電源端子ＶＤＤＴと接地端子ＧＮＤＴとの間の電圧は、それらの間の寄生容量やバイパスコンデンサＢＣによって電源電圧ＶＤＤに維持される。したがって、撮像素子１００は、電源回路２００がオフ状態であるときも正常に動作する。
【００２８】
制御信号ＰＳＣをアクティブレベルする期間は、通常は、長くても１０μ秒であり、この期間内における電源端子ＶＤＤＴにおける電源電圧ＶＤＤの降下は小さい。これは、画素部１０の電源端子１１６に電源電圧を供給するための画素部１０内における電源ラインだけでも、通常は１０〜１００ｎＦ程度のＰＮ接合による寄生容量が付随しうるからである。更に、電源端子ＶＤＤＴと接地端子ＧＮＤＴとの間にも寄生容量が存在するし、通常は、これらの間にバイパスコンデンサＢＣが接続される。
【００２９】
制御部８０が制御信号ＰＳＣをアクティブレベルに遷移させるタイミングは、制御信号ＰＳＣがアクティブレベルに遷移してから電源回路２００がオフ状態に遷移するまでの遅延時間を考慮して定められる。尚、制御信号ＰＳＣを制御する制御部８０は、半導体チップ９０の外部に設けられていても良い。
【００３０】
図３、図４を参照しながら本発明の第２実施形態の撮像素子１００および撮像装置１について説明する。図１に示された撮像装置１における構成要素と同様の構成要素には同一の符号を付し、説明を省略する。第２実施形態では、第１実施形態における電源回路２００は、電源回路２１０によって置き換えられている。電源回路２１０は、制御信号ＰＳＣを受ける入力端子ＰＳＣＩＮを有しない。電源回路２１０から撮像素子１００に伝搬するノイズは、電源回路２１０の電源端子ＶＤＤＴと撮像素子１００の電源ピンＶＤＤＰとの間に配置されたスイッチ２５０をオフ状態にすることによってなされる。スイッチ２５０は、制御信号ＰＳＣによって制御される。
【００３１】
制御部８０は、ノイズを抑制すべき期間を示す制御信号ＰＳＣを半導体チップ９０の出力パッドＰＳＣＣを通してパッケージ９２の出力ピンＰＳＣＰに出力する。ここで、ノイズを抑制すべき期間は、画素部１０からの信号に応じた信号を読出部３０Ａ、３０Ｂがメモリ４０Ａ、４０Ｂに書き込む期間、即ち、書き込み信号ＷＮ、ＷＰがアクティブレベルである期間を含む。なお、第２実施形態における制御信号ＰＳＣのアクティブレベルは、第１実施形態における制御信号ＰＳＣとは逆であるが、これは設計上の便宜のためのものであって、本質的なものではない。
【００３２】
図４に例示されるように、スイッチ２５０は、ノイズを抑制すべき期間、即ち制御信号ＰＳＣがアクティブレベルである期間においてオフ状態になり、これにより、電源回路２１０から撮像素子１００に電源ラインを通してノイズが伝搬することが防止される。つまり、第２実施形態では、電源回路２１０の電源端子ＶＤＤＴと撮像素子１００の電源ピンＶＤＤＰとの間に配置されたスイッチ２５０がオフ状態であるときに、メモリ４０Ａ、４０Ｂのメモリ素子ＣＮ、ＣＳに信号が書き込まれる。
【００３３】
図５−図７を参照しながら本発明の第３実施形態の撮像素子１００および撮像装置１について説明する。図１に示された撮像装置１における構成要素と同様の構成要素には同一の符号を付し、説明を省略する。第３実施形態では、第１実施形態における電源回路２００は、電源回路２２０によって置き換えられている。第３実施形態における制御信号ＰＳＣのアクティブレベルは、第１実施形態における制御信号ＰＳＣとは逆であるが、これは設計上の便宜のためのものであって、本質的なものではない。
【００３４】
図６に示すように、電源回路２２０は、撮像素子１００に電圧を供給する電圧供給回路２２２と、位相補償部２２４とを含む。電圧供給回路２２２は、位相補償端子ＣＩＮを有する差動増幅回路２１２を含み、位相補償部２２４は、位相補償端子ＣＩＮに選択的に接続される位相補償容量ＣＡ、ＣＢを有する。制御信号ＰＳＣがノイズを抑制すべき期間であることを示さない状態（インアクティブ期間）からノイズを抑制すべき期間（アクティブ期間）であることを示す状態に遷移したことに応じて、位相補償端子ＣＩＮに接続される位相補償容量の値が大きくされる。例えば、位相補償容量ＣＡの容量値が位相補償容量ＣＢの容量値より大きい場合を考える。この場合、制御信号ＰＳＣがノイズを抑制すべき期間であることを示さない状態からノイズを抑制すべき期間であることを示す状態に遷移したことに応じて、位相補償端子ＣＩＮに接続される位相補償容量が位相補償容量ＣＢから位相補償容量ＣＡに変更される。このような位相補償容量の変更は、制御信号ＰＳＣによってスイッチ２２３を制御することによってなされうる。
【００３５】
電圧供給回路２２２は、図６に例示されるように、シリーズレギュレータによって構成されうる。差動増幅回路２１２の電源端子には、電圧供給回路２２２の入力端子ＶＩＮに供給される電圧が供給される。差動増幅回路２１２の非反転入力端子には、基準電圧発生回路２１１から基準電圧が供給される。電圧供給回路２２２の入力端子ＶＩＮと電圧供給回路２２２の出力端子である電源端子ＶＤＤＴとは、差動増幅回路２１２の出力によって制御されるトランジスタ２１３によって接続されている。電源端子ＶＤＤＴと接地端子ＧＮＤＴとは、直列接続された抵抗２１４、２１５とによって接続されている。電源端子ＶＤＤＴに出力される電源電圧ＶＤＤは、抵抗２１４、２１５によって分圧され、分圧された電圧が差動増幅回路２１２の反転入力端子に供給される。差動増幅回路２１２（電圧供給回路２２２）の位相補償端子ＣＩＮに選択的に接続される位相補償容量ＣＡ、ＣＢによって差動増幅回路２１２の位相回転量が決定される。
【００３６】
基準電圧発生回路２１１が差動増幅回路２１２の非反転入力端子に基準電圧ＶＧを印加すると、差動増幅回路２１２は、その反転入力端子の電圧が基準電圧ＶＧに等しくなるようにトランジスタ２１３のゲート電圧を制御する。よって、電源端子ＶＤＤＴに現れる電源電圧ＶＤＤは、次式で決まる値になる。ここで、Ｒ１は抵抗２１４の抵抗値、Ｒ２は抵抗２１５の抵抗値である。
【００３７】
ＶＤＤ  ＝  ＶＧ  ×  （１＋  Ｒ１／Ｒ２）
さらに、位相補償端子ＣＩＮに接続される位相補償容量の値と電源回路２２０の特性との関係について説明する。位相補償端子ＣＩＮに接続される位相補償容量の値は、差動増幅回路２１２を含む電圧供給回路２２２のゲイン−周波数特性のカットオフ周波数（直流ゲインより６ｄｂゲインが低下する周波数）を決定する。位相補償容量の値の値が大きくなるほどカットオフ周波数は低くなり、高域周波数でのゲインが低下する。このゲインの低下は、カットオフ周波数より高い周波数で出力インピーダンスが上昇すること、つまり高周波側で高インピーダンス状態になることによって起こる。このゲインの低下に伴い、基準電圧発生回路２１１や差動増幅回路２１２で発生するランダムノイズも小さくなる。一方で、位相補償容量の値を大きくすると、電流変動の応答が悪くなるというデメリットがある。
【００３８】
つまり、第３実施形態では、ノイズを抑制すべき期間（即ち、制御信号ＰＳＣがアクティブレベルである期間）では、それ以外の期間よりも位相補償端子ＣＩＮに接続される位相補償容量の値が大きくされる。これにより、基準電圧発生回路２１１や差動増幅回路２１２で発生するランダムノイズも小さくされ、メモリ４０Ａ、４０Ｂのメモリ素子ＣＮ、ＣＳに書き込まれるノイズが抑制される。一方、ノイズを抑制すべき期間以外では、位相補償端子ＣＩＮに接続される位相補償容量の値が小さくされるので、差動増幅回路２１２を含む電圧供給回路２２２の高周波でのゲインが増加し、高速動作が可能になる。よって、撮像素子１００の電源ピンＶＤＤＰに流れ込む電流の変動に対してより速く追従することができ、電源電圧ＶＤＤの変動が小さくなる。
【００３９】
図８には、第１乃至第３実施形態に代表される撮像装置１５４が組み込まれたカメラ１０００が例示されている。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。
【００４０】
カメラ１０００は、レンズの保護のためのバリア１５１、被写体の光学像を撮像装置１５４における撮像素子の撮像面に結像させるレンズ１５２、レンズ１５２を通った光量を可変にするための絞り１５３を有する。カメラ１０００は、更に、撮像装置１５４より出力される信号の処理を行う出力信号処理部１５５を有する。撮像装置１５４から出力される信号は、被写体を撮影した画像を生成するための撮像信号である。出力信号処理部１５５は撮像装置１５４から出力される撮像信号を必要に応じて各種の補正、圧縮を行って画像を生成する。レンズ１５２、絞り１５３は撮像装置１５４に光を集光する光学系である。
【００４１】
カメラ１０００は、更に、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信する為の外部インターフェース部１５７を有する。カメラ１０００は、更に、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。カメラ１０００は、更に、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０を有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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