(57)【要約】      （修正有）【課題】Ｐ型アノード層の不純物濃度に依存せずに耐圧を保持しながら、Ｐ型アノード層の不純物濃度によってオン電圧を制御してライフタイム制御無しでオン電圧とリカバリー損失のトレードオフ特性を制御することができ、且スナップオフ現象を抑制できる半導体装置を提供する。【解決手段】Ｎ−型ドリフト層１上にＰ型アノード層２が設けられている。Ｐ型アノード層を貫通するようにトレンチ３が設けられている。トレンチ３内に絶縁膜４を介して導電性物質５が埋め込まれている。Ｎ−型ドリフト層１とＰ型アノード層２の間にＮ型バッファ層６が設けられている。Ｎ型バッファ層６は、Ｎ−型ドリフト層１よりも高い不純物濃度を持つ。Ｐ型アノード層２は、平面視でトレンチ３の長手方向に沿って飛び石状に配置された複数のＰ型層を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎ型ドリフト層と、
前記Ｎ型ドリフト層上に設けられたＰ型アノード層と、
前記Ｐ型アノード層を貫通するトレンチと、
前記トレンチ内に絶縁膜を介して埋め込まれた導電性物質と、
前記Ｎ型ドリフト層と前記Ｐ型アノード層の間に設けられ、前記Ｎ型ドリフト層よりも高い不純物濃度を持つＮ型バッファ層とを備え、
前記Ｐ型アノード層は、平面視で前記トレンチの長手方向に沿って飛び石状に配置された複数のＰ型層を有することを特徴とする半導体装置。
【請求項２】
前記トレンチの幅を１．２μｍ以下にすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎ型バッファ層の不純物濃度を１×１０１７ｃｍ−３以下にすることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、６００Ｖ以上の高耐圧パワーモジュールを構成する半導体装置の１つであるダイオードに関し、特に発振耐量やリカバリー耐量を向上させることができ、かつスナップオフ現象を抑制できる半導体装置に関する。
【背景技術】
【０００２】
図３０は、ダイオードのオン電圧ＶＦとリカバリー損失Ｅｒｅｃの関係を示す図である。両者の間にはトレードオフの関係がある。応用する製品に応じて、トレードオフカーブ上の任意の点を利用する。従来はトレードオフカーブ上の任意の点の特性を持つダイオードを得るために、Ｐ型アノード層の不純物濃度を制御するか、又は電子線照射によりライフタイムを制御していた。
【０００３】
ダイオードに逆バイアスを印加した場合、空乏層がアノードとカソードの両側に伸びていく。Ｐ型アノード層の不純物濃度を低くすると、高電圧を印加した際に空乏層がアノード側に伸びやすくなるため、電界がアノード側でリーチスルーを起こして耐圧の低下を招くという問題がある。ただし、Ｐ型アノード層の不純物濃度を低くすると、リカバリー動作時の逆回復電流Ｉｒｒを小さくできるため、リカバリー損失を低減することができる。そこで、従来は、Ｉｒｒを小さくするためにＰ型アノード層の不純物濃度を耐圧保持可能な範囲で低くし、ライフタイムを制御してトレードオフカーブ上の任意の特性を得てきた。また、これまでに低リーク電流化、低Ｉｒｒ化等を目的として、アノード側にトレンチを形成したダイオードが提案されてきている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−９７７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来技術では、ＶＦ−Ｅｒｅｃトレードオフ特性をライフタイム制御技術により制御しているため、クロスポイントが大きく変化し、並列動作時に制御しにくいという問題がある。また、Ｉｒｒを小さくするためにＰ型アノード層の不純物濃度を低くしたいが、耐圧保持の観点より、濃度を低くできないという問題がある。
【０００６】
厳しい条件（電源電圧Ｖｃｃが高く、電流密度Ｊｃが低く、浮遊インダクタンスＬｓが高い）下でリカバリー動作させた場合、その動作終端において逆回復電流が０になる際にカソード付近のキャリア密度が急激に変化する。それによって電流密度変化率ｄｊｒ／ｄｔが大きくなることで、アノード−カソード間電圧が電源電圧よりも跳ね上がるスナップオフ現象が発生する。その時のスナップオフ電圧Ｖｓｎａｐ−ｏｆｆがダイオードの耐圧を越える場合、デバイス破壊に至るという問題がある。従って、スナップオフ現象を抑制させる必要がある。
【０００７】
また、リカバリー動作における破壊として、電圧破壊と熱破壊がある。熱破壊の一つのモデルでは、終端領域内の残留キャリアがリカバリー動作時にアノード終端部に集中することで、当該箇所で温度が上昇し、熱破壊に至る。従って、キャリアがアノード終端部に集中するような構造では、リカバリー耐量が小さいという問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、第１の目的はＰ型アノード層の不純物濃度に依存せずに耐圧を保持しながら、Ｐ型アノード層の不純物濃度によってオン電圧を制御してライフタイム制御無しでオン電圧とリカバリー損失のトレードオフ特性を制御することができ、かつスナップオフ現象を抑制できる半導体装置及びその製造方法を得るものである。第２の目的は、リカバリー耐量を向上させることができる半導体装置を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、Ｎ型ドリフト層と、前記Ｎ型ドリフト層上に設けられたＰ型アノード層と、前記Ｐ型アノード層を貫通するトレンチと、前記トレンチ内に絶縁膜を介して埋め込まれた導電性物質と、前記Ｎ型ドリフト層と前記Ｐ型アノード層の間に設けられ、前記Ｎ型ドリフト層よりも高い不純物濃度を持つＮ型バッファ層とを備え、前記Ｐ型アノード層は、平面視で前記トレンチの長手方向に沿って飛び石状に配置された複数のＰ型層を有することを特徴とする。
【発明の効果】
【００１０】
本発明により、Ｐ型アノード層の不純物濃度に依存せずに耐圧を保持しながら、Ｐ型アノード層の不純物濃度によってオン電圧を制御してライフタイム制御無しでオン電圧とリカバリー損失のトレードオフ特性を制御することができ、かつスナップオフ現象を抑制できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】トレンチが有る場合と無い場合におけるアノード部の電界強度分布を示す図である。
【図５】Ｐ型アノード層の不純物濃度とオン電圧ＶＦ及び耐圧ＢＶｒｒｍの関係を示す図である。
【図６】従来のダイオード構造を示す断面図である。
【図７】従来技術と本発明のそれぞれのトレードオフ制御方法によるＶＦ−Ｅｒｅｃトレードオフ特性の違いを示す図である。
【図８】トレンチが有る場合と無い場合におけるＮ型バッファ層の不純物濃度と耐圧ＢＶｒｒｍの関係を示す図である。
【図９】オン電圧ＶＦとクロスポイントの関係を示す図である。
【図１０】トレンチの深さと耐圧の関係を示す図である。
【図１１】アノード幅及びトレンチ幅とスナップオフ電圧Ｖｓｎａｐ−ｏｆｆの関係を示す図である。
【図１２】Ｎ型バッファ層の不純物濃度とオン電圧ＶＦの関係を示す図である。
【図１３】Ｎ型バッファ層の不純物濃度とスナップオフ電圧Ｖｓｎａｐ−ｏｆｆの関係を示す図である。
【図１４】Ｐ＋型コンタクト層が有る場合と無い場合におけるＰ型アノード層の不純物濃度とオン電圧の関係を示す図である。
【図１５】図１１及び図１３のシミュレーションに用いた回路及びその回路のパラメータを示す図である。
【図１６】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図１７】比較例１に係る半導体装置を示す上面図である。
【図１８】比較例２に係る半導体装置の製造方法を示す断面図である。
【図１９】比較例２に係る半導体装置の製造方法を示す断面図である。
【図２０】本発明の実施の形態１と比較例２に係る製造方法によりそれぞれ製造したダイオードのリーク電流密度Ｊｒｒｍを示す図である。
【図２１】Ｐ型カソード層のドーズ量とスナップオフ電圧Ｖｓｎａｐ−ｏｆｆとの関係を示す図である。
【図２２】Ｐ型カソード層のドーズ量とリカバリー動作時のオフ時間ｔｒｒとの関係を示す図である。
【図２３】本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。
【図２４】本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。
【図２５】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図２６】長さＬａｂｒとチップ内最大温度の関係をシミュレーションした結果を示す図である。
【図２７】図２６のシミュレーションに用いた回路及びその回路のパラメータを示す図である。
【図２８】ダイオードのリカバリーＳＯＡ（Safety Operation Area）を示す図である。
【図２９】本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。
【図３０】ダイオードのオン電圧ＶＦとリカバリー損失Ｅｒｅｃの関係を示す図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。Ｎ−型ドリフト層１上にＰ型アノード層２が設けられている。Ｐ型アノード層を貫通するようにトレンチ３が設けられている。トレンチ３内に絶縁膜４を介して導電性物質５が埋め込まれている。
【００１４】
また、ＯＮ状態でのホールの注入を抑制することでリカバリー動作時の逆回復電流Ｉｒｒを低下させるために、Ｎ−型ドリフト層１とＰ型アノード層２の間にＮ型バッファ層６が設けられている。Ｎ型バッファ層６は、Ｐ型アノード層２よりも低く、Ｎ−型ドリフト層１よりも高い不純物濃度を持つ。
【００１５】
トレンチ３内の導電性物質５はアノード電極７に接続され、アノード電極７と同電位になっている。これによって、逆バイアス印加時にトレンチ３がＧＮＤとなり、フィールドプレート効果によって、Ｐ型アノード層２とＮ型バッファ層６のＰＮ接合部の電界上昇を抑制することができる。
【００１６】
さらに、アノード電極７とのオーミックコンタクトを確保するために、Ｐ型アノード層２とアノード電極７との間にＰ型アノード層２よりも高濃度（≧１×１０１９ｃｍ−３）なＰ＋型コンタクト層８が設けられている。
【００１７】
Ｎ−型ドリフト層１の下面には、Ｎ＋型カソード層９とＰ型カソード層１０がそれぞれ設けられている。Ｐ型カソード層１０は、所望の電気特性になるように適切な濃度に設計される。また、Ｎ＋型カソード層９とＰ型カソード層１０の直上にそれぞれＮ型層１１，１２が形成される。このＮ型層１１，１２により、順バイアス印加時のキャリア注入をしやすくすることができ、逆バイアス印加時のパンチスルーを防止することができ、リカバリー動作時のホール注入を制御することができる。なお、各層の不純物濃度をＮ型層１２≦Ｎ型層１１＜Ｐ型カソード層１０＜Ｎ＋型カソード層９にする。
【００１８】
続いて、本発明の実施の形態１に係る半導体装置の製造方法について説明する。図２，３は本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、Ｎ−型ドリフト層１の上面にＰ型アノード層２等を形成する。次に、図２に示すように、マスク１３を用いてＮ−型ドリフト層１の下面の第１の領域にＮ＋型カソード層９を選択的に形成する。次に、図３に示すように、マスク１４を用いてＮ−型ドリフト層１の下面の第１の領域とは異なる第２の領域にＰ型カソード層１０を選択的に形成する。
【００１９】
図４は、トレンチが有る場合と無い場合におけるアノード部の電界強度分布を示す図である。トレンチ３が有る場合、トレンチ３によるフィールドプレート効果により、ＰＮ接合部の電界をＮ−型ドリフト層１側に伸ばす。これにより、ＰＮ接合部の電界強度の上昇を抑制することができる。
【００２０】
Ｐ型アノード層の不純物濃度を低くすると、逆バイアス印加時に空乏層がＰ型アノード層２側に伸びやすくなり、ＰＮ接合部の電界強度が上昇しやすくなる。従って、トレンチ３が無い場合、ＰＮ接合部において低電圧でアバランシェ降伏を起こすため、耐圧が低下する。一方、トレンチ３を設けることによって、ＰＮ接合部の電界を低下できるため、Ｐ型アノード層２の不純物濃度を低くしても耐圧の低下を防ぐことができる。
【００２１】
図５は、Ｐ型アノード層の不純物濃度とオン電圧ＶＦ及び耐圧ＢＶｒｒｍの関係を示す図である。Ｐ型アノード層の不純物濃度によって順バイアス印加時の正孔注入量が変化するため、オン電圧が変化する。Ｐ型アノード層の不純物濃度が低下した場合に、図６に示す従来構造では前述したように耐圧が低下するのに対して、実施の形態１の構造では耐圧を保持することができる。
【００２２】
図７は、従来技術と本発明のそれぞれのトレードオフ制御方法によるＶＦ−Ｅｒｅｃトレードオフ特性の違いを示す図である。ライフタイム制御による従来の制御方法では、Ｐ型アノード層の不純物濃度で決まる高いＶＦの範囲でしかトレードオフ特性を制御できない。これに対し、トレンチ構造を用いたＰ型アノード層の不純物濃度による本発明の制御方法では、Ｐ型不純物濃度を低くしても、耐圧保持が可能である。このため、Ｐ型アノード層の不純物濃度に依存せずに耐圧を保持しながら、Ｐ型アノード層の不純物濃度によってＶＦを制御してトレードオフ特性を制御することができる。
【００２３】
図８は、トレンチが有る場合と無い場合におけるＮ型バッファ層の不純物濃度と耐圧ＢＶｒｒｍの関係を示す図である。トレンチ３が無い場合、Ｎ型バッファ層６の不純物濃度が高くなると、ＰＮ接合部の電界が上昇しやすくなり、耐圧が低下する。一方、トレンチ３がある場合、ＰＮ接合部の電界上昇は緩和されるため、Ｎ型バッファ層６を設けても耐圧が保持される。また、Ｎ型バッファ層６の不純物濃度が高くなると、相対的にＰ型アノード層２の不純物濃度が低くなる。
【００２４】
図９は、オン電圧ＶＦとクロスポイントの関係を示す図である。ライフタイム制御によりオン電圧ＶＦを変化させた場合に比べて、Ｐ型アノード層２の不純物濃度制御によりオン電圧ＶＦを変化させた方が、クロスポイントの増大を抑制できる。ここで、ダイオードを搭載するパワーモジュールではチップを並列動作させるため、クロスポイントが定格電流密度より高いチップが搭載されると、そのチップに電流が集中し並列動作の制御がしづらくなる。従って、クロスポイントの増大を抑制できる本実施の形態のダイオードは有効である。
【００２５】
以上説明したように、トレンチ３を設けることにより、Ｐ型アノード層の不純物濃度を低くしても耐圧の低下を防ぐことができる。従って、Ｐ型アノード層の不純物濃度によるＶＦ−Ｅｒｅｃトレードオフ制御が可能になる。よって、ライフタイム制御を行う必要が無いため、ライフタイム制御によるクロスポイントの増加も防ぐことができる。
【００２６】
図１０〜図１４は、アノード側の各設計パラメータによる電気特性への影響をシミュレーションした結果である。図１５は、図１１及び図１３のシミュレーションに用いた回路及びその回路のパラメータを示す図である。
【００２７】
図１０は、トレンチの深さと耐圧ＢＶｒｒｍの関係を示す図である。トレンチ３の深さがＰＮ接合部の深さ（１．６６μｍ）より浅くなるとトレンチ３によるフィールドプレート効果がなくなり、耐圧が低下する。従って、トレンチ３の深さをＰＮ接合部よりも深くする必要がある。
【００２８】
図１１は、アノード幅及びトレンチ幅とスナップオフ電圧Ｖｓｎａｐ−ｏｆｆの関係を示す図である。アノード幅は、（トレンチ３のピッチ）−（トレンチ３の幅×２）である。アノード幅が一定でトレンチ３の幅を大きくすると、アノード電極７のコンタクト面積が減少する。従って、キャリアのパスが狭まるため、リカバリー動作終端（電流が０になる直前）でもトレンチ３の間には多くのキャリアが存在し、トレンチ３の幅が小さい場合と比べて電流の変化が大きくなる。スナップオフ電圧Ｖｓｎａｐ−ｏｆｆは電流の変化率に依存して増加するため、発振特性が悪化する。従って、トレンチ３の幅を１．２μｍ以下にする必要がある。なお、アノード幅は発振特性に影響を与えないため、任意の値に設計してよい。
【００２９】
図１２は、Ｎ型バッファ層６の不純物濃度とオン電圧ＶＦの関係を示す図である。図１３は、Ｎ型バッファ層６の不純物濃度とスナップオフ電圧Ｖｓｎａｐ−ｏｆｆの関係を示す図である。Ｎ型バッファ層６の不純物濃度を高くすると、オン電圧ＶＦが上昇し、スナップオフ電圧Ｖｓｎａｐ−ｏｆｆが増加する。従って、Ｎ型バッファ層６の不純物濃度を１×１０１７ｃｍ−３以下にする必要がある。また、Ｎ型バッファ層６は、Ｎ型バッファ層６中のキャリアの再結合をコントロールして、リカバリー動作時の逆回復電流Ｉｒｒを低下させる効果を持つ。Ｎ型バッファ層６の不純物濃度が高いほど、その効果は大きくなる。
【００３０】
図１４は、Ｐ＋型コンタクト層８が有る場合と無い場合におけるＰ型アノード層の不純物濃度とオン電圧の関係を示す図である。本実施の形態のダイオードでは、トレンチ３を設けたため、アノード電極７との接触面積が小さい。従って、Ｐ＋型コンタクト層８が無いとオン電圧ＶＦが上昇するため、Ｐ＋型コンタクト層８を設ける必要がある。
【００３１】
図１６は、本発明の実施の形態１に係る半導体装置を示す上面図である。図１７は、比較例１に係る半導体装置を示す上面図である。比較例１のようにコンタクト部全領域にわたってＰ＋型コンタクト層８を形成すると、アノード電極７からのホール注入がＰ＋型コンタクト層８の不純物濃度によって決定され、Ｐ型アノード層２の不純物濃度によるＶＦ−Ｅｒｅｃトレードオフ特性制御ができなくなる。そこで、本実施の形態のようにＰ＋型コンタクト層８の幅を適切に設計する必要がある。
【００３２】
また、本実施の形態では、ダイオードのカソード側にＰ型カソード層１０を設けている。これにより、リカバリー動作時に、Ｐ型カソード層１０からホールが注入され、カソードのキャリア密度の急激な低下を抑制し、スナップオフ電圧Ｖｓｎａｐ−ｏｆｆを低下させることができる。従って、発振耐量を向上させることができる。
【００３３】
続いて、本発明の実施の形態１に係る半導体装置の製造方法の効果について比較例２と比較して説明する。図１８，１９は比較例２に係る半導体装置の製造方法を示す断面図である。比較例２では、図１８に示すように、Ｎ−型ドリフト層１の下面全面にＰ型カソード層１０を形成する。次に、図１９に示すように、マスク１３を用いてＮ−型ドリフト層１の下面の一部の領域にＮ＋型カソード層９を選択的に形成する。
【００３４】
図２０〜図２２は、Ｐ型カソード層１０の形成プロセスや不純物濃度と電気特性との関係を測定した結果である。ここで、図２１及び図２２における測定条件は、電源電圧Ｖｃｃが２５００Ｖ、電流密度Ｊｃが０．７×定格電流密度、浮遊インダクタンスＬｓが４．６μＨ、リカバリー動作開始時の電流密度変化率ｄｊ／ｄｔが１３５０Ａ／μｓｅｃ・ｃｍ−２である。
【００３５】
図２０は、本発明の実施の形態１と比較例２に係る製造方法によりそれぞれ製造したダイオードのリーク電流密度Ｊｒｒｍを示す図である。比較例２ではリーク電流が増加して耐圧が低下する。従って、実施の形態１のようにＰ型カソード層１０とＮ＋型カソード層９をそれぞれ選択的に形成して、互いの影響を受けないようにする必要がある。
【００３６】
図２１は、Ｐ型カソード層のドーズ量とスナップオフ電圧Ｖｓｎａｐ−ｏｆｆとの関係を示す図である。図２２は、Ｐ型カソード層のドーズ量とリカバリー動作時のオフ時間ｔｒｒとの関係を示す図である。Ｐ型カソード層１０のドーズ量が高いほど、スナップオフ電圧Ｖｓｎａｐ−ｏｆｆ抑制効果が高くなる。ただし、ドーズ量が高すぎるとリカバリー動作時のオフ時間ｔｒｒが長くなり、リカバリー耐量の低下につながる。従って、Ｐ型カソード層１０のドーズ量を１×１０１３〜１×１０１４ｃｍ−３の範囲にする必要がある。
【００３７】
図２３は、本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。このようにＰ型カソード層１０を設けない場合でも、上述のトレンチ構造の効果は得ることができる。
【００３８】
図２４は、本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。このようにカソード側のＮバッファ層が均一な濃度であっても、前述のＰ型カソード層によるスナップオフ電圧Ｖｓｎａｐ−ｏｆｆ抑制の効果を得ることができる。
【００３９】
なお、本実施の形態では３３００Ｖクラス以上の耐圧クラスのデバイスを例にとって説明したが、３３００Ｖ未満の耐圧クラスにおいても同様な効果を得ることができる。
【００４０】
実施の形態２．
図２５は、本発明の実施の形態２に係る半導体装置を示す断面図である。ダイオードの有効領域の外側に終端領域が設けられている。有効領域において、Ｎ−型ドリフト層１上の一部にＰ型アノード層２，１５が設けられている。Ｐ型アノード層２にアノード電極７が接続されている。Ｐ型アノード層２，１５の外端部とアノード電極７との間に絶縁膜１６が設けられている。終端領域において、Ｎ−型ドリフト層１の外端部にチャネルストッパ１７が設けられている。終端領域上に絶縁膜１８が設けられている。
【００４１】
図２６は、長さＬａｂｒとチップ内最大温度の関係をシミュレーションした結果を示す図である。図２７は、図２６のシミュレーションに用いた回路及びその回路のパラメータを示す図である。長さＬａｂｒは、Ｐ型アノード層２の外端と絶縁膜１６の内端との間の長さである。絶縁膜１６を有効領域側に伸ばすことで、アノード有効領域の端部に抵抗成分が形成される。
【００４２】
リカバリー動作時、終端領域内の残留キャリアはアノード有効領域の端部に集中しコンタクトを通して外部回路に抜けていく。この際に大きな電流が流れて温度上昇を引き起こす。従って、長さＬａｂｒが小さいと、狭い範囲で温度が急激に上昇し、熱によってリカバリー破壊が起こる。そこで、本実施の形態では、Ｐ型アノード層２の外端と絶縁膜１６の内端との間の長さＬａｂｒを１００μｍ以上にする。これにより、抵抗成分で熱が分散化し温度上昇を抑制することができる。
【００４３】
図２８は、ダイオードのリカバリーＳＯＡ（Safety Operation Area）を示す図である。リカバリーＳＯＡとは、ダイオードの動作を保証する電源電圧Ｖｃｃと電流密度Ｊｃとの関係を示したものである。本実施の形態のようにアノード有効領域の端部に抵抗成分を設けることにより、リカバリー耐量を図中の破線で示したように向上させることができる。
【００４４】
図２９は、本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。終端領域においてＰ型カソード層１０が設けられている。この場合でも本発明の効果を得ることができる。これに限らず、アノード有効領域、カソード有効領域、又はカソード終端領域がどのような構造でも、本発明の効果を得ることができる。
【符号の説明】
【００４５】
１  Ｎ−型ドリフト層、２，１５  Ｐ型アノード層、３  トレンチ、４，１６  絶縁膜、５  導電性物質、６  Ｎ型バッファ層、９  Ｎ＋型カソード層、７  アノード電極、１０  Ｐ型カソード層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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