(57)【要約】【課題】トランジスタのゲート容量により規定される遅延量よりも小さい遅延量を規定可能な遅延回路を提供する。【解決手段】負荷回路１３は、負荷接続部１２を介して遅延素子１１１に接続される負荷回路である。負荷回路１３は、負荷接続部１２から信号が入力される第１負荷素子１３１と、第１負荷素子１３１から出力される信号及び遅延量制御信号が入力される第２負荷素子１３２と、を有する。第１負荷素子１３１及び第２負荷素子１３２のそれぞれは、少なくとも１つの論理ゲートを含む。負荷接続部１２の電気特性は、第２負荷素子１３２に入力される遅延量制御信号に応じて切り換えられる。【選択図】図３
2015146533.tif 000002
【特許請求の範囲】
【請求項１】
負荷接続部を介して遅延素子に接続される負荷回路であって、
前記負荷接続部から信号が入力される第１負荷素子と、
前記第１負荷素子から出力される信号及び遅延量制御信号が入力される第２負荷素子と、を有し、
前記第１負荷素子及び前記第２負荷素子のそれぞれは、少なくとも１つの論理ゲートを含み、
前記負荷接続部の電気特性は、前記第２負荷素子に入力される遅延量制御信号に応じて切り換えられる、
ことを特徴とする負荷回路。
【請求項２】
前記負荷接続部の前記電気特性は、前記負荷接続部に印加される電圧値の変化に対する前記負荷接続部の容量の変化を示す特性である、請求項１に記載の負荷回路。
【請求項３】
前記第１負荷素子及び前記第２負荷素子のそれぞれは、ＭＯＳトランジスタで形成され、
前記負荷接続部は、前記第１負荷素子を形成するＭＯＳトランジスタのゲートに接続され、
前記第２負荷素子は、前記負荷接続部とゲートが接続されるＭＯＳトランジスタのドレインに接続される、請求項１又は２に記載の負荷回路。
【請求項４】
前記第１負荷素子及び前記第２負荷素子のそれぞれを形成するＭＯＳトランジスタは、同一形状を有する複数の回路基本要素が形成された領域に配置される、請求項３に記載の負荷回路。
【請求項５】
前記第２負荷素子の出力端は、開放状態である、請求項１〜４の何れか一項に記載の負荷回路。
【請求項６】
請求項１〜５の何れか一項に記載の負荷回路と、
直列接続された複数の遅延素子と、を有し、
前記負荷回路は、前記複数の遅延素子の何れかに前記負荷接続部を介して接続される、
ことを特徴とする遅延回路。
【請求項７】
前記複数の遅延素子の何れかに接続されるデジタルアナログ変換回路を更に有し、
前記デジタルアナログ変換回路は、
入力されたデジタル信号を電圧値に変換するデジタルアナログ変換部と、
前記デジタルアナログ変換部が変換した電圧値を電流値に変換する電圧電流変換部と、を有し、
前記デジタルアナログ変換部は、出力端子が互いに接続された複数の論理ゲートを含み、
前記電圧電流変換部は、入力端子と出力端子との間が短絡された論理ゲートを含む、請求項６に記載の遅延回路。
【請求項８】
請求項６又は７に記載の遅延回路と、
前記遅延回路の前記複数の遅延素子の最終段に配置される遅延素子の出力信号と、発振状態又は発振停止状態の何れかを選択する発振制御信号とが入力される発振制御回路と、
を有することを特徴とする発振回路。
【請求項９】
入力されたデジタル信号を電圧値に変換するデジタルアナログ変換部と、
前記デジタルアナログ変換部が変換した電圧値を電流値に変換する電圧電流変換部と、を有し、
前記デジタルアナログ変換部は、出力端子が互いに接続された複数の論理ゲートを含み、
前記電圧電流変換部は、入力端子と出力端子との間が短絡された論理ゲートを含む、
ことを特徴とするデジタルアナログ変換回路。
【請求項１０】
前記デジタルアナログ変換部は、少なくとも２つの入力端子を有する論理ゲートを含む、請求項９に記載のデジタルアナログ変換回路。
【請求項１１】
前記電圧電流変換部に含まれる論理ゲートは、前記入力端子及び前記出力端子に接続された素子とカレントミラー回路を形成する、請求項９又は１０に記載のデジタルアナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷回路、遅延回路、発振回路及びデジタルアナログ変換回路に関する。より詳細には、論理ゲートを有する負荷回路、遅延回路、発振回路及びデジタルアナログ変換回路に関する。
【背景技術】
【０００２】
発振回路の周波数及び位相を基準信号の周波数及び位相に一致させるフィードバック制御技術として、ＰＬＬ（Phase-Locked Loop、位相同期回路）が知られている。また、ＰＬＬを形成する構成素子をデジタル回路で形成したＡＤＰＬＬ（All Digital Phase-Locked Loop）が知られている。
【０００３】
図１（ａ）はＰＬＬの回路ブロック図であり、図１（ｂ）はＡＤＰＬＬの回路ブロック図である。
【０００４】
ＰＬＬ９０１は、位相比較回路９１０と、チャージポンプ９１１と、ループフィルタ９１２と、ＶＣＯ（Voltage Contorolled Oscillator、電圧制御発振器）９１３と、分周回路９１４とを有する。位相比較回路９１０は、入力信号Ｖinの位相と分周回路９１４で分周された出力信号Ｖoutの位相とを比較して、入力信号Ｖinの位相と分周回路９１４で分周された出力信号Ｖoutの位相との比較結果を示す位相差信号をチャージポンプ９１１に出力する。チャージポンプ９１１は、位相比較回路９１０から入力された位相差信号に応じて、ループフィルタ９１２の電圧を調整する。ループフィルタ９１２は、チャージポンプ９１１によって調整された電圧をＶＣＯ９１３に印加する。ＶＣＯ９１３は、印加された電圧に応じた周波数を有する発振信号を出力信号Ｖoutとして出力する。分周回路９１４は、ＶＣＯ９１３から入力された出力信号Ｖoutを分周した信号を位相比較回路９１０に出力する。
【０００５】
ＡＤＰＬＬ９０２は、ＴＤＣ（Time-to-Digital Converter）９２０と、ＤＬＰ（Digital Loop Filter）９２１と、ＤＣＯ（Digital Controlled Oscillator）９２２と、分周回路９２３とを有する。ＴＤＣ９２０は、入力信号Ｖinの位相と、分周回路９２３で分周された出力信号Ｖoutの位相とを比較して、比較結果を示す位相差信号をＤＬＰ９２１に出力する。ＤＬＰ９２１は、ＴＤＣ９２０から入力された位相差信号と、設定周波数（Frequency Command Word、ＦＣＷ）を時間積分して位相情報に変換したものとを比較して生成した制御信号をＤＣＯ９２２に出力する。ＤＣＯ９２２は、ＤＬＰ９２１から入力された制御信号に応じた周波数を有する発振信号を出力信号Ｖoutとして出力する。分周回路９２３は、ＤＣＯ９２２から入力された出力信号Ｖoutを分周した信号をＴＤＣ９２０に出力する。
【０００６】
ＤＣＯ９２２は、直列接続された複数の遅延素子をリング接続して形成されるリング発振回路により形成されることが知られている。ＤＣＯ９２２をリング発振回路により形成することにより、反転素子、ＮＡＮＤ素子、ＮＯＲ素子等の論理ゲートを含む標準的な論理素子によりＤＣＯ９２２を形成することができる。ＤＣＯ９２２を標準的な論理素子により形成することにより、ゲートアレイ等の同一形状を有する複数の回路基本要素が形成された領域に配置される論理素子を使用してＤＣＯ９２２を形成することが可能になる。ＤＣＯ９２２を論理素子を使用して形成することにより、ＤＣＯ９２２を自動配置配線機能を使用してレイアウトすることが可能となり、設計コストの大幅な削減、プロセス可搬性・微細化対応が可能となる。
【０００７】
リング発振回路の発振周期を変更する種々の方法が知られている。非特許文献１には、リング発振回路の発振周波数を粗調整（Coarse-Tuning）する粗調整回路、及び微調整（Fine-Tuning）する微調整回路が記載されている。
【０００８】
図２（ａ）は非特許文献１に記載されるリング発振回路の発振周波数を粗調整する粗調整回路を示す回路ブロック図であり、図２（ｂ）は非特許文献１に記載されるリング発振回路の発振周波数を微調整する微調整回路を示す回路ブロック図である。
【０００９】
リング発振回路９０３は、粗調整回路９３０と、Ｐ＋１個の反転素子９３４１〜９３４Ｐ＋１と、第１微調整回路９３５と、第２微調整回路９３６と、第３微調整回路９３７とを有する。粗調整回路９３０は、直列接続された２M個のＮＡＮＤ素子９３１１〜９３１２Mと、マルチプレクサ９３２と、デコーダ９３３とを有する。
【００１０】
２M個のＮＡＮＤ素子９３１１〜９３１２Mは遅延素子であり、２M個のＮＡＮＤ素子９３１１〜９３１２Mの出力信号は、マルチプレクサ９３２から選択的に出力される。１段目のＮＡＮＤ素子９３１１の一方の入力端子は、Ｐ＋１個の反転素子９３４１〜９３４Ｐ＋１の最終段の反転素子９３４Ｐ＋１の出力端子から出力信号ＤＣＯ＿ＯＵＴが入力され、他方の入力端子はリセット信号が入力される。２段目から最終段までのＮＡＮＤ素子９３１２〜９３１２Mの一方の入力端子には前段のＮＡＮＤ素子の出力信号が入力される。２段目のＮＡＮＤ素子９３１２の一方の入力端子には１段目のＮＡＮＤ素子９３１１の出力信号が入力され、３段目のＮＡＮＤ素子９３１３の一方の入力端子には２段目のＮＡＮＤ素子９３１２の出力信号が入力される。また、最終段のＮＡＮＤ素子９３１２Mの一方の入力端子には最終段の前段のＮＡＮＤ素子９３１２(M-1)の出力信号が入力される。２段目から最終段までのＮＡＮＤ素子９３１２〜９３１２Mの他方の入力端子にはデコーダ９３３から遅延選択信号ＥＮ［２M−２：０］のそれぞれが入力される。
【００１１】
マルチプレクサ９３２は、デコーダ９３３から入力される選択信号に基づいて２M個のＮＡＮＤ素子９３１１〜９３１２Mのそれぞれから出力される出力信号の何れか１つを選択する。マルチプレクサ９３２は、選択した信号をＰ＋１個の反転素子９３４１〜９３４Ｐ＋１の１段目の反転素子９３４１の入力端子に入力信号Ｆ＿ＩＮとして入力する。
【００１２】
デコーダ９３３は、マルチプレクサ９３２が２M個のＮＡＮＤ素子９３１１〜９３１２Mのそれぞれから出力される出力信号の何れを選択するかを指示する。また、デコーダ９３３は、２M個のＮＡＮＤ素子９３１１〜９３１２Mの他方の端子に入力されることによって２M個のＮＡＮＤ素子９３１１〜９３１２Mの遅延量を選択する遅延選択信号ＥＮ［２M−２：０］を出力する。
【００１３】
粗調整回路９３０は、Ｐ＋１段目の反転素子９３４Ｐの出力信号を１段目から何段のＮＡＮＤ素子を介して１段目の反転素子９３４１に入力するかを選択することによって、発振回路９０３の発振周波数を調整する。また、粗調整回路９３０は、遅延選択信号ＥＮ［２M−２：０］によって、２M個のＮＡＮＤ素子９３１１〜９３１２Mの遅延量を調整することによって、発振回路９０３の発振周波数を更に調整する。
【００１４】
第１微調整回路９３５は、Ｐ個の反転素子９３５１と、Ｐ個のトライステート反転素子（Tri-state inverter）９３５２とを有する。Ｐ個の反転素子９３５１のそれぞれの出力端子はＰ個のトライステート反転素子９３５２のそれぞれの出力端子に接続される。また、Ｐ個のトライステート反転素子９３５２のそれぞれの出力端子はＰ個の反転素子９３５１のそれぞれの出力端子に接続される。Ｐ個の反転素子９３５１の出力端子及びＰ個のトライステート反転素子９３５２の入力端子のそれぞれは、１段目からＰ段目までの反転素子９３４１〜９３４Ｐの出力端子に接続される。
【００１５】
Ｐ個の反転素子９３５１及びＰ個のトライステート反転素子９３５２は、第１微調整信号Ｆ１ＯＮ［０］〜Ｆ１ＯＮ［Ｐ−１］がＰ個のトライステート反転素子９３５２をイネーブル状態とするとき、Ｐ個のラッチ回路を形成する。また、第１微調整信号Ｆ１ＯＮ［０］〜Ｆ１ＯＮ［Ｐ−１］がＰ−１個のトライステート反転素子９３５２をディセーブル状態とするとき、トライステート反転素子９３５２のはハイインピーダンス状態になり反転素子９３５１が負荷回路として接続される。
【００１６】
第１微調整回路９３５は、反転素子９３４１〜９３４Ｐの出力端子に接続される負荷回路をラッチ回路にするか反転素子にするかを第１微調整信号Ｆ１ＯＮ［０］〜Ｆ１ＯＮ［Ｐ−１］によって選択する。第１微調整回路９３５は、反転素子９３４１〜９３４Ｐの出力端子に接続される負荷回路を選択することにより、反転素子９３４１〜９３４Ｐのそれぞれの遅延量を変動させることにより、発振回路９０３の発振周波数を調整する。
【００１７】
第２微調整回路９３６は、Ｑ個のＮＡＮＤ素子９３６１を有する。Ｑ個のＮＡＮＤ素子９３６１のそれぞれの一方の入力端子は、１段目〜Ｐ段目の反転素子９３４１〜９３４Ｐの出力端子の何れか１つに接続される。Ｑ個のＮＡＮＤ素子９３６１のそれぞれの他方の入力端子は、第２微調整信号Ｆ２ＯＮ［０］〜Ｆ２ＯＮ［Ｑ−１］が入力される。Ｑ個のＮＡＮＤ素子９３６１のそれぞれの出力端子は、何れの素子の端子とも接続されておらず、オープン状態（以下、開放状態とも称する）である。
【００１８】
第２微調整回路９３６は、Ｑ個のＮＡＮＤ素子９３６１のそれぞれの他方の入力端子に入力される第２微調整信号Ｆ２ＯＮ［０］〜Ｆ２ＯＮ［Ｑ−１］によってＱ個のＮＡＮＤ素子９３６１のそれぞれの一方の入力端子のゲート容量を変化させる。第２微調整回路９３６は、Ｑ個のＮＡＮＤ素子９３６１の一方の入力端子のゲート容量を変化させることにより、反転素子９３４１〜９３４Ｐのそれぞれの遅延量を変動させることにより、発振回路９０３の発振周波数を調整する。
【００１９】
第３微調整回路９３７は、Ｒ個のトライステート反転素子９３７１を有する。Ｒ個のトライステート反転素子９３７１のそれぞれのデータ入力端子は、Ｐ段目の反転素子９３４Ｐの出力端子に接続される。Ｒ個のトライステート反転素子９３７１のそれぞれの制御入力端子は、第３微調整信号Ｆ３ＯＮ［０］〜Ｆ３ＯＮ［Ｒ−１］が入力される。Ｒ個のトライステート反転素子９３７１のそれぞれの出力端子は、開放状態である。
【００２０】
第３微調整回路９３７は、Ｒ個のトライステート反転素子９３７１のそれぞれの制御入力端子に入力される第３微調整信号Ｆ３ＯＮ［０］〜Ｆ３ＯＮ［Ｒ−１］によってＲ個のトライステート反転素子９３７１のそれぞれのデータ入力端子のゲート容量を変化させる。第３微調整回路９３７は、Ｒ個のトライステート反転素子９３７１のデータ入力端子のゲート容量を変化させることにより、反転素子９３４Ｐの遅延量を変動させることにより、発振回路９０３の発振周波数を調整する。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】国際公開第２０１２／１３２８４７号
【非特許文献】
【００２２】
【非特許文献１】「An Ultra-Low-Power and Portable Digitally Controlled Oscillator for SoC Applications」D. Sheng, et al., IEEE Trans. Circuits and Systems-II, vol. 54, no. 11, pp. 954-958, Nov. 2007
【非特許文献２】「A 0.032mm2 3.1mW Synthesized Pixel Clock Generator with 30psrms Integrated Jitter and 10-to-630MHz DCO Tuning Range」 W. Kim, et al., ISSCC Dig. Tech. Papers, pp. 250-251, Feb. 2013
【発明の概要】
【発明が解決しようとする課題】
【００２３】
リング発振回路９０３では、第２微調整回路９３６及び第３微調整回路９３７はそれぞれ、粗調整回路９３０及び第１微調整回路９３５が調整する遅延量よりも細かい遅延量の調整に使用される。
【００２４】
しかしながら、リング発振回路９０３では、トランジスタのゲート容量により規定される遅延量よりも小さい遅延量を規定できないという問題がある。第２微調整回路９３６では、ＮＡＮＤ素子の一方の入力端子を形成するトランジスタのゲート容量により遅延量を規定している。また、第３微調整回路９３７では、データ入力端子を形成するトランジスタのゲート容量により遅延量を規定している。第２微調整回路９３６及び第３微調整回路９３７は、トランジスタのゲート容量により遅延量を規定しているため、トランジスタのゲート容量により規定される遅延量よりも小さい遅延量を規定できない。非特許文献１に示される例では、第３微調整回路９３７で規定される遅延量は１．４７ｐｓであることが示されており、リング発振回路９０３では、１．４７ｐｓよりも分解能を細かくすることができない。
【００２５】
そこで、本発明は、標準的な論理素子により形成された遅延回路の遅延値を調整されるために使用される負荷回路であって、トランジスタのゲート容量により規定される遅延量よりも小さい遅延量を規定可能な遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明に係る負荷回路は、負荷接続部を介して遅延素子に接続される負荷回路であって、負荷接続部から信号が入力される第１負荷素子と、前記第１負荷素子から出力される信号及び遅延量制御信号が入力される第２負荷素子と、を有し、第１負荷素子及び第２負荷素子のそれぞれは、少なくとも１つの論理ゲートを含み、負荷接続部の電気特性は、第２負荷素子に入力される遅延量制御信号に応じて切り換えられることを特徴とする。
【００２７】
また、本発明に係る負荷回路では、負荷接続部の電気特性は、負荷接続部に印加される電圧値の変化に対する負荷接続部の容量の変化を示す特性であることが好ましい。
【００２８】
また、本発明に係る負荷回路では、第１負荷素子及び第２負荷素子のそれぞれは、ＭＯＳトランジスタで形成され、負荷接続部は、第１負荷素子を形成するＭＯＳトランジスタのゲートに接続され、第２負荷素子は、負荷接続部とゲートが接続されるＭＯＳトランジスタのドレインに接続されることが好ましい。
【００２９】
また、本発明に係る負荷回路では、第１負荷素子及び第２負荷素子のそれぞれを形成するＭＯＳトランジスタは、同一形状を有する複数の回路基本要素が形成された領域に配置されることが好ましい。
【００３０】
また、本発明に係る負荷回路では、第２負荷素子の出力端は、開放状態であることが好ましい。
【００３１】
本発明に係る本発明に係る遅延回路は、本発明に係る負荷回路負荷回路と、直列接続された複数の遅延素子と、を有し、負荷回路は、複数の遅延素子の何れかに負荷接続部を介して接続されることを特徴とする。
【００３２】
また、本発明に係る遅延回路では、複数の遅延素子の何れかに接続されるデジタルアナログ変換回路を更に有し、デジタルアナログ変換回路は、入力されたデジタル信号を電圧値に変換するデジタルアナログ変換部と、デジタルアナログ変換部が変換した電圧値を電流値に変換する電圧電流変換部と、を有し、デジタルアナログ変換部は、出力端子が互いに接続された複数の論理ゲートを含み、電圧電流変換部は、入力端子と出力端子との間が短絡された論理ゲートを含むことが好ましい。
【００３３】
本発明に係る発振回路は、本発明に係る遅延回路と、遅延回路の複数の遅延素子の最終段に配置される遅延素子の出力信号と、発振状態又は発振停止状態の何れかを選択する発振制御信号とが入力される発振制御回路と、を有することを特徴とする。
【００３４】
本発明に係るデジタルアナログ変換回路は、入力されたデジタル信号を電圧値に変換するデジタルアナログ変換部と、デジタルアナログ変換部が変換した電圧値を電流値に変換する電圧電流変換部と、を有し、デジタルアナログ変換部は、出力端子が互いに接続された複数の論理ゲートを含み、電圧電流変換部は、入力端子と出力端子との間が短絡された論理ゲートを含む、ことを特徴とする。
【００３５】
また、本発明に係るデジタルアナログ変換回路では、デジタルアナログ変換部は、少なくとも２つの入力端子を有する論理ゲートを含むことが好ましい。
【００３６】
また、本発明に係るデジタルアナログ変換回路では、電圧電流変換部に含まれる論理ゲートは、入力端子及び出力端子に接続された素子とカレントミラー回路を形成することが好ましい。
【発明の効果】
【００３７】
本発明に係る負荷回路は、負荷接続部に接続される第１負荷素子と、第１負荷素子の出力信号及び制御信号が入力される第２負荷素子を有する。本発明に係る負荷回路では、第１負荷素子を増幅素子として使用し、第１負荷素子の寄生容量をミラー容量として使用する。本発明に係る負荷回路では、制御信号を切り換えたときのミラー容量の差によって遅延素子の遅延量を規定するので、トランジスタのゲート容量よりも小さい遅延量を規定することが可能になった。
【図面の簡単な説明】
【００３８】
【図１】（ａ）はＰＬＬの回路ブロック図であり、（ｂ）はＡＤＰＬＬの回路ブロック図である。
【図２】（ａ）は非特許文献１に記載されるリング発振回路の発振周波数を粗調整する粗調整回路を示す回路ブロック図であり、（ｂ）は非特許文献１に記載されるリング発振回路の発振周波数を微調整する粗調整回路を示す回路ブロック図である。
【図３】第１実施形態に係るリング発振回路の回路ブロック図である。
【図４】（ａ）は図３に示す負荷回路のトランジスタレベルの回路ブロック図であり、（ｂ）は（ａ）に示す負荷回路の等価回路を示す回路ブロック図である。
【図５】（ａ）は遅延量制御信号がＨレベルであるときの第２負荷素子の動作状態を示す回路ブロック図であり、（ｂ）は遅延量制御信号がＬレベルであるときの第２負荷素子の動作状態を示す回路ブロック図である。
【図６】（ａ）は図２（ｂ）に示す第２微調整回路の第２微調整信号を切り換えたときの遅延量の変化を示す図であり、（ｂ）は図３に示す負荷回路の遅延量制御信号を切り換えたときの遅延量の変化を示す図である。
【図７】第２実施形態に係るリング発振回路の回路ブロック図である。
【図８】遅延素子とＤＡＣとの間の接続関係を示すトランジスタレベルの回路ブロック図である。
【図９】（ａ）はＤＡＣの入力信号と出力電流との関係を示す図であり、（ｂ）はＤＡＣの入力信号とリング発振回路の発振周波数との関係を示す図である。
【図１０】従来のＤＡＣを示す図である。
【発明を実施するための形態】
【００３９】
以下図面を参照して、負荷回路、遅延回路、発振回路及びデジタルアナログ変換回路について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。
【００４０】
図３は、第１実施形態に係るリング発振回路の回路ブロック図である。
【００４１】
リング発振回路１は、入力ＮＡＮＤ素子１０と、偶数であるＮ個の遅延素子である第１反転素子１１１〜第Ｎ反転素子１１Ｎと、負荷接続部１２を介して入力ＮＡＮＤ素子１０に接続されたＭ個の負荷回路１３とを有する。リング発振回路１は、回路基本要素として機能する同一形状を有する複数のＭＯＳトランジスタが形成された領域に配置される。
【００４２】
入力ＮＡＮＤ素子１０は、一方の入力端子に第Ｎ反転素子１１Ｎから出力される出力信号が入力され、他方の入力端子に発振状態又は発振停止状態の何れかを選択する発振制御信号が入力される。入力ＮＡＮＤ素子１０は、入力される発振制御信号に応じてリング発振回路１を発振状態又は発振停止状態の何れか状態にする発振制御回路として機能する。
【００４３】
第１反転素子１１１〜第Ｎ反転素子１１Ｎは、直列接続されたＮ個の遅延素子である。第１反転素子１１１の入力端子には入力ＮＡＮＤ素子１０から出力される出力信号が入力され、第Ｎ反転素子１１Ｎから出力される出力信号は入力ＮＡＮＤ素子１０一方の入力端子に入力される。
【００４４】
負荷接続部１２には、入力ＮＡＮＤ素子１０の出力端子以外の出力端子は接続されておらず、入力ＮＡＮＤ素子１０から出力される単一の出力信号を、第１反転素子１１１及びＭ個の負荷回路１３のそれぞれに出力する。
【００４５】
Ｍ個の負荷回路１３のそれぞれは、第１負荷素子１３１と、第２負荷素子１３２とを有する。
【００４６】
第１負荷素子１３１は、入力端子が負荷接続部１２を介して入力ＮＡＮＤ素子１０の出力端子に接続され、出力端子が第２負荷素子１３２の一方の入力端子に接続された反転素子である。
【００４７】
第２負荷素子１３２は、一方の入力端子が第１負荷素子１３１の出力端子に接続され、他方の入力端子に遅延量制御信号が入力されるＮＡＮＤ素子である。第２負荷素子１３２の出力端子は開放状態である。
【００４８】
図４（ａ）は負荷回路１３のトランジスタレベルの回路ブロック図であり、図４（ｂ）は負荷回路１３の等価回路を示す回路ブロック図である。
【００４９】
第１負荷素子１３１は、ＰＭＯＳトランジスタである第１１トランジスタ１３１１と、ＮＭＯＳトランジスタである第１２トランジスタ１３１２とを有する。第１１トランジスタ１３１１及び第１２トランジスタ１３１２のゲートは、第１負荷素子１３１の入力端子を形成し、負荷接続部１２に接続される。第１１トランジスタ１３１１及び第１２トランジスタ１３１２のドレインは、出力端子を形成して、第２負荷素子の一方の入力端子に接続される。第１１トランジスタ１３１１のゲートとドレインとの間には第１寄生容量ＣgdPがあり、第１２トランジスタ１３１２のゲートとドレインとの間には第２寄生容量ＣgdNがある。
【００５０】
第１負荷素子１３１は、立ち上がり遷移及び及び立下り遷移の傾きに相当する増幅率Ａを有する増幅器として機能する。また、第１寄生容量ＣgdP及び第２寄生容量ＣgdNの合成容量Ｃgd（＝ＣgdP＋ＣgdN）は、第１負荷素子１３１の入力端子と出力端子との間を結合する容量である。第１負荷素子１３１の入力容量Ｃinは、以下の式（１）に示されるように、ミラー効果（Miller effect）により、第１負荷素子１３１の増幅率Ａと、合成容量Ｃgdとで規定される容量になる。
Ｃin  ＝  （１−Ａ）Ｃgd            （１）
【００５１】
第２負荷素子１３２は、それぞれがＰＭＯＳトランジスタである第２１トランジスタ１３２１及び第２２トランジスタ１３２２と、それぞれがＮＭＯＳトランジスタである第２３トランジスタ１３２３及び第２４トランジスタ１３２４とを有する。第２１トランジスタ１３２１及び第２３トランジスタ１３２３のゲートは、第２負荷素子１３２の第１入力端子を形成し、第１負荷素子１３１の出力端子に接続される。第２２トランジスタ１３２２及び第２４トランジスタ１３２４のゲートは、第２負荷素子１３２の第２入力端子を形成し、遅延量制御信号Ｄｌｙcntが入力される。
【００５２】
図５（ａ）は遅延量制御信号ＤｌｙcntがＨレベルであるときの第２負荷素子１３２の動作状態を示す回路ブロック図であり、図５（ｂ）は遅延量制御信号ＤｌｙcntがＬレベルであるときの第２負荷素子１３２の動作状態を示す回路ブロック図である。図５（ａ）及び５（ｂ）において、破線で示されるトランジスタは、オフ状態であるトランジスタを示す。
【００５３】
遅延量制御信号ＤｌｙcntがＨレベルであるとき、第２２トランジスタ１３２２はオフ状態になる。遅延量制御信号ＤｌｙcntがＬレベルであるとき、第２３トランジスタ１３２３及び第２４トランジスタ１３２４はオフ状態になる。第１負荷素子１３１の出力端子に接続される第２３トランジスタ１３２３は、遅延量制御信号ＤｌｙcntがＨレベルであるときオン状態になり、遅延量制御信号ＤｌｙcntがＬレベルであるときオフ状態になる。ＭＯＳトランジスタでは、オン状態のときとオフ状態のときとでジャンクション容量が相違ので、遅延量制御信号ＤｌｙcntがＨレベルのときとＬレベルのときとで、第１負荷素子１３１の出力端子に接続される容量は変化する。遅延量制御信号ＤｌｙcntがＨレベルのときの第１負荷素子１３１の出力端子に接続される容量ＣgONは、第２３トランジスタ１３２３がオンのときの第２負荷素子１３２の第１入力端子の容量である。一方、遅延量制御信号ＤｌｙcntがＬレベルのときの第１負荷素子１３１の出力端子に接続される容量ＣgOFFは、第２３トランジスタ１３２３がオフのときの第２負荷素子１３２の第１入力端子の容量である。第２負荷素子１３２は、遅延量制御信号Ｄｌｙcntの信号レベルを切り換えることで第１負荷素子１３１の出力端子に接続される容量を変化させる可変容量として機能する。
【００５４】
負荷回路１３では、第２負荷素子１３２は、遅延量制御信号Ｄｌｙcntの信号レベルを切り換えることで第１負荷素子１３１の出力端子に接続される容量を変化させて、第１負荷素子１３１の立ち上がり遷移及び及び立下り遷移の傾きを変化させる。第１負荷素子１３１の立ち上がり遷移及び及び立下り遷移の傾きを変化させることにより、増幅器として機能する第１負荷素子１３１の増幅率Ａが変化する。第１負荷素子１３１の増幅率Ａが変化することにより、第１負荷素子１３１の入力容量Ｃinが変化する。
【００５５】
図６（ａ）は図２（ｂ）に示す第２微調整回路９３６の第２微調整信号を切り換えたときの遅延量の変化を示す図であり、図６（ｂ）は負荷回路１３の遅延量制御信号を切り換えたときの遅延量の変化を示す図である。図６（ａ）及び６（ｂ）において、横軸は時間[ｐｓ]を示し、縦軸は信号レベル[Ｖ]を示す。図６（ａ）において、実線は第２微調整信号Ｆ２ＯＮがＨレベルのときの第２微調整回路９３６への入力信号を示し、破線は第２微調整信号Ｆ２ＯＮがＬレベルのときの第２微調整回路９３６への入力信号を示す。図６（ｂ）において、実線は遅延量制御信号ＤｌｙcntがＨレベルのときの負荷回路１３への入力信号を示し、破線は遅延量制御信号ＤｌｙcntがＬレベルのときの負荷回路１３への入力信号を示す。
【００５６】
第２微調整回路９３６では、第２微調整信号Ｆ２ＯＮがＨレベルの場合には、ＮＡＮＤ素子の出力信号が遷移するため、ＮＡＮＤ素子が増幅器として機能して、ミラー効果の影響により入力容量が比較的大きく変動する。一方、第２微調整信号Ｆ２ＯＮがＬレベルの場合には、ＮＡＮＤ素子の出力信号が遷移しないため、ミラー効果は生じず入力容量の変動量は比較的小さい。第２微調整回路９３６では、第２微調整信号Ｆ２ＯＮの入力レベルに応じて、ミラー効果の影響がある場合とない場合とがあるため、調整可能な入力容量は比較的大きくなる。第２微調整回路９３６では、調整可能な入力容量が比較的大きくなるので、調整可能な遅延量は比較的大きくなる。図６（ａ）に示す例では、第２微調整回路９３６で調整可能な遅延量は４．８［ｐｓ］である。
【００５７】
負荷回路１３では、遅延量制御信号ＤｌｙcntがＨレベルか又はＬレベルかにかかわらず反転素子である第１負荷素子１３１の出力信号が遷移するため、第１負荷素子１３１が増幅器として機能して、ミラー効果の影響により変動する。遅延量制御信号Ｄｌｙcntの切替えにより、増幅器として機能する第１負荷素子１３１の増幅率Ａが切り換えられることにより入力容量が変化する。負荷回路１３では、遅延量制御信号Ｄｌｙcntを切り換えることにより、第１負荷素子１３１の増幅率Ａが切り換えられることにより入力容量を変化させるため、調整可能な入力容量は比較的小さくなる。負荷回路１３では、調整可能な入力容量が比較的大きくなるので、調整可能な遅延量は比較的大きくなる。図６（ｂ）に示す例では、負荷回路１３で調整可能な遅延量は０．４［ｐｓ］である。
【００５８】
図７は、第２実施形態に係るリング発振回路の回路ブロック図である。
【００５９】
リング発振回路１は、第１反転素子１１１〜第Ｎ反転素子１１Ｎの代わりに第１ＮＡＮＤ素子１４１〜第ＮＮＡＮＤ素子１４Ｎが遅延素子として配置されることがリング発振回路１と相違する。また、リング発振回路１は、ＤＡＣ（Digital to Analog Converter）１５が配置されることがリング発振回路１と相違する。
【００６０】
第１ＮＡＮＤ素子１４１〜第ＮＮＡＮＤ素子１４Ｎは直列接続され、第１ＮＡＮＤ素子１４１〜第ＮＮＡＮＤ素子１４Ｎの他方の入力端子には、ＤＡＣ１５の出力信号が入力される。
【００６１】
ＤＡＣ１５は、デジタルアナログ変換部１５０と、電圧電流変換部１５５とを有する。デジタルアナログ変換部１５０は、第１変換素子１５１と、第２変換素子１５２と、第３変換素子１５３と、第４変換素子１５４とを有する。第１変換素子１５１〜第４変換素子１５４のそれぞれは、ＮＡＮＤ素子である。
【００６２】
第２変換素子１５２は第１変換素子１５１の２倍の駆動能力を有し、第３変換素子１５３は第１変換素子１５１の４倍の駆動能力を有し、第４変換素子１５４は第１変換素子１５１の８倍の駆動能力を有する。第２変換素子１５２は第１変換素子１５１と同一の構造を有する素子を２つ並列に接続することにより形成可能であり、第３変換素子１５３は第１変換素子１５１と同一の構造を有する素子を４つ並列に接続することにより形成可能である。また、第４変換素子１５４は第１変換素子１５１と同一の構造を有する素子を４つ並列に接続することにより形成可能である。第１変換素子１５１と同一の構造を有する素子を複数並列に接続することにより駆動能力が大きいセルを形成することにより、駆動能力が相違する素子の間の線形性を保つことが可能になる。また、第１変換素子１５１〜第４変換素子１５４は、それぞれの駆動能力に応じたチャネル幅を有するトランジスタにより形成されてもよい。
【００６３】
第１変換素子１５１の一方の入力端子にはＬＳＢデータを示す第１デジタル信号Ｄ０が入力され、第２変換素子１５２の一方の入力端子にはＬＳＢの１ビット上位であるデータを示す第２デジタル信号Ｄ１が入力される。第３変換素子１５３の一方の入力端子にはＬＳＢの２ビット上位であるデータを示す第３デジタル信号Ｄ２が入力され、第２変換素子１５２の一方の入力端子にはＭＳＢデータを示す第４デジタル信号Ｄ３が入力される。第１変換素子１５１〜第４変換素子１５４の他方の入力端子には、第１ＤＡＣ制御信号Ｄ４〜第４ＤＡＣ制御信号Ｄ７がそれぞれ入力される。
【００６４】
第１変換素子１５１、第２変換素子１５２、第３変換素子１５３、及び第４変換素子１５４の出力端子は互いに接続される。第１変換素子１５１〜第４変換素子１５４の出力端子を互いに接続して短絡されるので、デジタルアナログ変換部１５０は、出力端子が開放状態のとき、入力されるデジタル信号Ｄ０〜Ｄ３に応じたアナログ電圧を出力する。なお、図１０に示すように、論理素子の出力端子を互いに接続して短絡することにより、デジタル信号からアナログ電圧を生成するＤＡＣを形成することは従来から知られているものである。
【００６５】
電圧電流変換部１５５は、一方の入力端子と出力端子が接続され、他方の入力端子にＨレベルの信号が入力されるＮＡＮＤ素子である。電圧電流変換部１５５は、第１ＮＡＮＤ素子１４１〜第ＮＮＡＮＤ素子１４Ｎにデジタル信号Ｄ０〜Ｄ３に応じた電流が流れるように、デジタルアナログ変換部１５０の出力電圧を調整する。
【００６６】
図８は、リング発振回路を形成する第１ＮＡＮＤ素子１４１〜第ＮＮＡＮＤ素子１４Ｎと、ＤＡＣ１５との間の接続関係を示すトランジスタレベルの回路ブロック図である。
【００６７】
電圧電流変換部１５５の第３トランジスタ１５５３はオンし、第４トランジスタ１５５４のゲートには、デジタルアナログ変換部１５０の出力電圧が印加される。一方、第１ＮＡＮＤ素子１４１の第２トランジスタ１４１２及び第４トランジスタ１４１４のゲートもまた、デジタルアナログ変換部１５０の出力電圧が印加される。電圧電流変換部１５５の第４トランジスタ１５５４、及び第１ＮＡＮＤ素子１４１の第４トランジスタ１４１４の双方は、ゲートにデジタルアナログ変換部１５０の出力端子が接続されることにより、カレントミラー回路を形成する。電圧電流変換部１５５の第４トランジスタ１５５４、及び第１ＮＡＮＤ素子１４１の第４トランジスタ１４１４がカレントミラー回路を形成することにより、電圧電流変換部１５５の出力電流ＩDACが第１ＮＡＮＤ素子１４１に流れる。第２ＮＡＮＤ素子１４２〜第ＮＮＡＮＤ素子１４Ｎのそれぞれは、第１ＮＡＮＤ素子１４１と同様な接続関係を有するので、電圧電流変換部１５５の出力電流ＩDACは、第２ＮＡＮＤ素子１４２〜第ＮＮＡＮＤ素子１４Ｎに流れる。
【００６８】
図９（ａ）はＤＡＣ１５の入力信号Ｄ０〜Ｄ３とＤＡＣ１５の出力電流ＩDACとの関係を示す図であり、図９（ｂ）はＤＡＣ１５の入力信号Ｄ０〜Ｄ３とリング発振回路２の発振周波数との関係を示す図である。図９（ａ）において、横軸は入力信号Ｄ０〜Ｄ３を示し、縦軸はＤＡＣ１５の出力電流ＩDACを示す。図９（ｂ）において、横軸は入力信号Ｄ０〜Ｄ３を示し、縦軸はリング発振回路２の発振周波数を示す。
【００６９】
第１ＤＡＣ制御信号Ｄ４〜第４ＤＡＣ制御信号Ｄ７の信号レベルにかかわらず、ＤＡＣ１５の出力電流ＩDAC及びリング発振回路２の発振周波数はそれぞれ、ＤＡＣ１５の入力信号Ｄ０〜Ｄ３が示すコードに応じて比例して変化する。第１ＤＡＣ制御信号Ｄ４〜第４ＤＡＣ制御信号Ｄ７の信号レベルを選択することにより、ＤＡＣ１５の出力電流ＩDACの範囲を調整する。
【００７０】
リング発振回路２では、ＤＡＣ１５の入力信号Ｄ０〜Ｄ３に応じてリング発振回路２の発振周波数が線形に変化するので、ＤＡＣ１５の入力信号Ｄ０〜Ｄ３による発振周波数の制御が容易である。また、第１ＤＡＣ制御信号Ｄ４〜第４ＤＡＣ制御信号Ｄ７の信号レベルを選択することにより、ＤＡＣ１５の出力電流ＩDACの範囲を調整することができるので、ＤＡＣ１５の入力信号Ｄ０〜Ｄ３により制御可能な周波数範囲を調整することができる。
【００７１】
リング発振回路１、２では、リング発振回路を形成するすべての素子が標準的な論理素子により形成することができるので、論理合成等を用いたディジタル回路設計フローによる自動設計が可能となる。また、リング発振回路１、２は、同一形状を有する複数の回路基本要素が形成された領域に配置することにより、標準的な論理素子を用いた自動配置配線によりレイアウト設計することができ、大幅な設計コストの削減が可能となる。また、ディジタル回路と同様に自動設計が可能なため、プロセス可搬性を向上でき、より微細な製造プロセスに対しても迅速に設計が可能である。
【００７２】
また、リング発振回路１、２を、特許文献１に示すような注入同期型周波数同期発振器に採用することにより、直接位相同期を実現することにより、大幅な低位相雑音化が可能である。この場合、リング発振回路１、２の位相雑音は、注入同期後の位相雑音に影響しないので、低消費電力で発振器を作成できる。
【００７３】
また、リング発振回路１、２の負荷回路１３は、第１負荷素子１３１の増幅率Ａが切り換えられることにより入力容量を変化させるため、調整可能な入力容量を小さくでき、調整可能な遅延量を小さくして発振回路の分解能を向上させることができる。一例では、リング発振回路９０３の分解能は１．４７ｐｓであるのに対し、リング発振回路１、２の分解能は０．２ｐｓにすることができる。
【００７４】
また、リング発振回路１、２の負荷回路１３では、一般的な論理合成ツール及び自動配置配線などの自動設計ツールのセルライブラリに採用されていないトライステート反転素子を利用していないので、より高い汎用性を有する。
【００７５】
また、リング発振回路２では、ＤＡＣ１５の入力信号Ｄ０〜Ｄ３に応じてリング発振回路２の発振周波数が線形に変化するので、ＤＡＣ１５の入力信号Ｄ０〜Ｄ３による発振周波数の制御が容易である。
【００７６】
第１実施形態及び第２実施形態では、リング発振回路１、２を参照して説明したが、負荷回路１３及びＤＡＣ１５は、リング発振回路のみならず、ＤＬＬ（Delay Locked Loop）回路等の遅延素子を含む他の回路に配置してもよい。
【００７７】
また、リング発振回路１、２では、負荷回路１３は入力ＮＡＮＤ素子１０の出力端子にのみ接続されるが、第１反転素子１１１〜第Ｎ反転素子１１Ｎ及び第１反転素子１１１〜第Ｎ反転素子１１Ｎの出力端子のそれぞれに接続される構成にしてもよい。また、図２を参照して説明した粗調整回路９３０、第１微調整回路９３５、第２微調整回路９３６、及び第３微調整回路９３７等の他の負荷回路と組み合わせて配置されてもよい。
【００７８】
また、リング発振回路１、２では、第１負荷素子１３１として、反転素子が配置されるが、ＮＡＮＤ素子、ＮＯＲ素子等の論理素子を反転素子の代わりに配置してもよい。ＮＡＮＤ素子等の２つ以上の入力端子を有する論理素子を第１負荷素子１３１として配置する場合、配置される論理素子を増幅器として機能させるために、他の入力端子は、入力信号に応じて出力信号が変化するように設定される。例えば、ＮＡＮＤ素子を第１負荷素子１３１として配置する場合、入力信号が入力される入力端子以外の入力端子はＨレベルの信号が固定的に入力される。また、ＮＯＲ素子を第１負荷素子１３１として配置する場合、入力信号が入力される入力端子以外の入力端子はＬレベルの信号が固定的に入力される。
【００７９】
また、リング発振回路１、２では、第２負荷素子１３２として、ＮＡＮＤ素子が配置されるが、ＮＯＲ素子、ＥＯＲ素子等の２つ以上の入力端子を有する論理素子をＮＡＮＤ素子の代わりに配置してもよい。また、並列接続された複数の論理素子を第２負荷素子１３２として配置してもよく、直列接続された複数の論理素子を第２負荷素子１３２として配置してもよい。並列接続又は直列接続された複数の論理素子を第２負荷素子１３２として配置する場合、同一の論理素子を配置してもよく、２種類以上の論理素子を配置してもよい。
【００８０】
また、リング発振回路２では、第１変換素子１５１〜第４変換素子１５４及び電圧電流変換部１５５として、ＮＡＮＤ素子が配置されるが、反転素子、ＮＯＲ素子等の論理素子をＮＡＮＤ素子の代わりに配置してもよい。
【符号の説明】
【００８１】
１、２    リング発振回路
１０    入力ＮＡＮＤ素子
１２    負荷接続部
１３    負荷回路
１５    ＤＡＣ
１１１〜１１Ｎ    反転素子
１４１〜１４Ｎ    ＮＡＮＤ素子
【図１】
2015146533.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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