(57)【要約】【課題】オン動作時の電流や発熱の局所的な集中を抑制し、破壊耐性を向上させることを可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、縦型素子を有する半導体基板と、半導体基板の一方の面に設けられる第１の電極と、半導体基板の他方の面に設けられる第２の電極と、第１の電極の中央部の、半導体基板と反対側に設けられる第１の導電部材と、第２の電極の、半導体基板と反対側に設けられる第２の導電部材と、を備える。そして、縦型素子の第１の電極の中央部と第２の電極との間の電気抵抗が、中央部に隣接し第１の導電部材が設けられない第１の電極の周辺部と第２の電極との間の電気抵抗よりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
縦型素子を有する半導体基板と、
前記半導体基板の一方の面に設けられる第１の電極と、
前記半導体基板の他方の面に設けられる第２の電極と、
前記第１の電極の中央部の、前記半導体基板と反対側に設けられる第１の導電部材と、
前記第２の電極の、前記半導体基板と反対側に設けられる第２の導電部材と、を備え、
前記縦型素子の前記第１の電極の中央部と前記第２の電極との間の電気抵抗が、前記中央部に隣接し前記第１の導電部材が設けられない前記第１の電極の周辺部と前記第２の電極との間の電気抵抗よりも低いことを特徴とする半導体装置。
【請求項２】
前記縦型素子が複数のユニットセルで構成されるＩＧＢＴまたはＭＯＳＦＥＴであり、
前記第１の電極の中央部と前記第２の電極との間の前記ユニットセルの密度が、前記第１の電極の周辺部と前記第２の電極との間の前記ユニットセルの密度よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記縦型素子が複数のユニットセルで構成されるＩＧＢＴまたはＭＯＳＦＥＴであり、
前記第１の電極の中央部と前記第２の電極との間に前記ユニットセルが設けられ、前記第１の電極の周辺部と前記第２の電極との間に前記ユニットセルが設けられないことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記縦型素子がトレンチゲート構造を備えることを特徴とする請求項２または請求項３記載の半導体装置。
【請求項５】
前記縦型素子がダイオードであり、
前記第１の電極の中央部と前記第２の電極との間の前記第１の電極に接する前記半導体基板の不純物濃度が、前記第１の電極の周辺部と前記第２の電極との間の前記第１の電極に接する前記半導体基板の不純物濃度よりも高いことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
縦型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、縦型ダイオード等の縦型素子を備える半導体装置では、半導体基板の上下両面に設けられる電極によって縦型素子に電圧を印加してオン動作させる。縦型素子を備える半導体装置では、オン動作時の電流や発熱の局所的な集中を抑制し、半導体装置の破壊耐性を向上させることが要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１１５２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン動作時の電流や発熱の局所的な集中を抑制し、破壊耐性を向上させることを可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、縦型素子を有する半導体基板と、前記半導体基板の一方の面に設けられる第１の電極と、前記半導体基板の他方の面に設けられる第２の電極と、前記第１の電極の中央部の、前記半導体基板と反対側に設けられる第１の導電部材と、前記第２の電極の、前記半導体基板と反対側に設けられる第２の導電部材と、を備え、前記縦型素子の前記第１の電極の中央部と前記第２の電極との間の電気抵抗が、前記中央部に隣接し前記第１の導電部材が設けられない前記第１の電極の周辺部と前記第２の電極との間の電気抵抗よりも低い。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】図１の破線で囲まれる領域の拡大図。
【図３】第１の実施形態の作用の説明図。
【図４】第１の実施形態の作用の説明図。
【図５】第２の実施形態の半導体装置の模式断面図。
【図６】第３の実施形態の半導体装置の模式断面図。
【図７】第４の実施形態の半導体装置の模式断面図。
【図８】第５の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
本明細書中、縦型素子とは、オン動作時に半導体基板の一方の面から他方の面に向かって電流が流れる構造の素子を意味する。縦型素子は、例えば、縦型ＩＧＢＴ、縦型ＭＯＳＦＥＴ、縦型ダイオード等である。
【０００９】
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
【００１０】
ｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００１１】
また、本明細書中「上」、「下」とは、単に構成要素の相対的位置関係を規定する用語であり、必ずしも重力方向に対する向きを規定するものではない。
【００１２】
（第１の実施形態）
本実施形態の半導体装置は、縦型素子を有する半導体基板と、半導体基板の一方の面に設けられる第１の電極と、半導体基板の他方の面に設けられる第２の電極と、第１の電極の中央部の、半導体基板と反対側に設けられる第１の導電部材と、第２の電極の、半導体基板と反対側に設けられる第２の導電部材と、を備える。そして、縦型素子のオン動作時に、第１の電極の中央部と第２の電極との間の電気抵抗が、上記中央部に隣接し第１の導電部材が設けられない第１の電極の周辺部と第２の電極との間の電気抵抗よりも低い。
【００１３】
本実施形態の半導体装置は、第１の電極の中央部と第２の電極との間にユニットセルが設けられ、第１の電極の周辺部と第２の電極との間にユニットセルが設けられない。この構成により、第１の電極の中央部と第２の電極との間のユニットセルの密度が、第１の電極の周辺部と第２の電極との間のユニットセルの密度よりも高くなる。
【００１４】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、半導体基板１０、第１の電極１２、第２の電極１４、第１の導電部材１６、第２の導電部材１８、保護膜２０を備える。
【００１５】
半導体基板１０は、例えば、単結晶シリコンである。半導体基板１０には、縦型素子として、ＩＧＢＴが設けられる。
【００１６】
第１の電極１２は、半導体基板１０の一方の面に設けられる。第１の電極１２は、ＩＧＢＴのエミッタ電極である。エミッタ電極は金属であり、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００１７】
第２の電極１４は、半導体基板１０の他方の面に設けられる。第２の電極１４は、ＩＧＢＴのコレクタ電極である。コレクタ電極は金属であり、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００１８】
なお、半導体装置は、第１の電極１２と同一の面に、図示しないＩＧＢＴのゲート電極を備えている。
【００１９】
第１の導電部材１６は、第１の電極１２の中央部の半導体基板１０と反対側に設けられる。第１の導電部材１６は、第１の電極の１２上に、例えば、はんだ層（図示せず）を間に挟んで設けられる。
【００２０】
第１の導電部材１６は、エミッタ電極１２の外部への取り出し電極として機能する。また、第１の導電部材１６は、ＩＧＢＴの動作により発生した熱を外部に放熱する機能を備える。第１の導電部材１６は金属であり、例えば、銅（Ｃｕ）または銅合金である。
【００２１】
第２の導電部材１８は、第２の電極１４の半導体基板１０と反対側に設けられる。第２の導電部材１８は、第２の電極１４の下に、例えば、はんだ層（図示せず）を間に挟んで設けられる。
【００２２】
第２の導電部材１８は、コレクタ電極１４の外部への取り出し電極として機能する。また、第２の導電部材１８は、ＩＧＢＴの動作により発生した熱を外部に放熱する機能を備える。第２の導電部材１８は金属であり、例えば、銅（Ｃｕ）または銅合金である。
【００２３】
保護膜２０は、第１の電極１２上に設けられる。保護膜２０の開口部に第１の導電部材１６が設けられる。保護膜２０は、例えば、ポリイミドである。
【００２４】
本実施形態の半導体装置では、縦型素子のオン動作時における、第１の電極（エミッタ電極）１２の中央部と第２の電極（コレクタ電極）１４との間の電気抵抗が、上記中央部に隣接し第１の導電部材１６が設けられない第１の電極１２の周辺部と第２の電極１４との間の電気抵抗よりも低い。
【００２５】
ここで、第１の電極１２の周辺部とは、第１の導電部材１６の端部直下から半導体装置の端部までの所定の領域を意味する。第１の電極１２の周辺部の更に半導体装置の端部側の半導体基板１０には、例えば、ガードリング等の半導体装置１０の耐圧構造が設けられる。第１の電極１２の周辺部とは、例えば、第１の導電部材１６の端部から保護膜２０までの間の領域である。
【００２６】
図２は、図１の破線で囲まれる領域の拡大図である。図２に示すように、半導体基板１０は、複数のユニットセルで構成されるＩＧＢＴ（縦型素子）３０を備えている。ＩＧＢＴのユニットセルは、図２中、実線の四角枠で囲まれる領域である。
【００２７】
エミッタ電極１２は、半導体基板１０の一方の面に設けられる。コレクタ電極１４は、半導体基板１０の他方の面に設けられる。
【００２８】
第１の導電部材１６は、第１の電極１２の上に、はんだ層３２を間に挟んで設けられる。第２の導電部材１８は、第２の電極１４の下に、はんだ層３４を間に挟んで設けられる。
【００２９】
コレクタ電極１４と電気的に接するように、半導体基板１０内にｐ＋型コレクタ層３６が設けられる。そして、ｐ＋型コレクタ層３６上には、ｎ−型ドリフト層３８が設けられる。ｐ＋型コレクタ層３６とコレクタ電極１４はオーミック接触することが望ましい。
【００３０】
また、ｎ−型ドリフト層３８上には、ｐ型ベース層４０が設けられる。さらに、ｐ型ベース層４０上には、ｎ＋型エミッタ層４２が選択的に設けられる。ｎ＋型エミッタ層４２は、エミッタ電極１２に接している。ｎ＋型エミッタ層４２とエミッタ電極１２とはオーミック接触することが望ましい。また、ｐ型ベース層４０とエミッタ電極１２とはオーミック接触することが望ましい。
【００３１】
半導体基板１０には、エミッタ電極１２側にトレンチ４４が形成される。トレンチ４４は、上端がｐ型ベース層４０またはｎ＋型エミッタ層４２に位置し、下端がｎ−型ドリフト層３８に位置する。
【００３２】
トレンチ４４内には、ゲート絶縁膜４６とゲート層４８とが設けられる。ゲート層４８は、ｐ型ベース層４０との間にゲート絶縁膜４６を間に挟んで設けられる。本実施形態の半導体装置は、トレンチ内のゲート層に印加する電圧で素子のオンとオフを制御するトレンチゲート構造を備える。
【００３３】
ゲート絶縁膜４６は、例えば、シリコンの熱酸化膜である。また、ゲート層４８は、例えば、ｎ型不純物がドープされた多結晶シリコンである。ｎ＋型エミッタ層４２は、トレンチ４４側面のゲート絶縁膜４６に接するよう設けられる。
【００３４】
ｎ＋型エミッタ層４２、ｐ型ベース層４０、ｎ−型ドリフト層３８、ｐ＋型コレクタ層３６、ゲート絶縁膜４６およびゲート層４８が、ＩＧＢＴのユニットセルを構成する。
【００３５】
本実施形態の半導体装置では、エミッタ電極１２の中央部と、コレクタ電極１４との間の半導体基板１０に、複数のＩＧＢＴのユニットセルが設けられる。一方、エミッタ電極１２の周辺部と、コレクタ電極１４との間の半導体基板１０には、ユニットセルが設けられない。
【００３６】
エミッタ電極１２の周辺部と、コレクタ電極１４との間の半導体基板１０には、トレンチ４４は設けられるが、ｎ＋型エミッタ層４２は設けられない。このため、エミッタ電極１２の周辺部と、コレクタ電極１４との間のトレンチ４４は、素子のオン・オフ動作には関与しない、いわゆるダミートレンチである。
【００３７】
エミッタ電極１２の周辺部と、コレクタ電極１４との間にユニットセルが設けられないことにより、ＩＧＢＴのオン動作時のエミッタ電極１２の中央部とコレクタ電極１４との間の電気抵抗が、エミッタ電極１２の周辺部とコレクタ電極１４との間の電気抵抗よりも低くなる。エミッタ電極１２の周辺部とコレクタ電極１４との間には、ユニットセルがないことからＩＧＢＴのオン動作時において、抵抗の低いチャネルがトレンチ４４側面に形成されないためである。
【００３８】
次に、本実施形態の作用および効果について説明する。図３および図４は、本実施形態の作用の説明図である。図３は、比較形態の半導体装置の模式断面を示す。また、図４は本実施形態の半導体装置の模式断面を示す。
【００３９】
図３の半導体装置は、本実施形態の半導体装置と異なり、エミッタ電極１２の周辺部と、コレクタ電極１４との間にも、複数のユニットセルが設けられる。図中、点線矢印は、ＩＧＢＴのオン動作時の電流経路を示す。
【００４０】
図３の半導体装置の場合、エミッタ電極１２の中央部と周辺部との境界近傍（図３中楕円で囲まれる領域）に電流が集中する。このため、エミッタ電極１２の中央部と周辺部との境界近傍で局所的に発熱量が大きくなる。
【００４１】
また、エミッタ電極１２の周辺部上には、発生した熱を外部に放熱する機能を備える第１の導電部材１６が存在しない。このため、発生した熱の放熱も抑制される。したがって、エミッタ電極１２の中央部と周辺部との境界近傍では、電流集中による発熱および放熱の抑制により温度が極めて高くなり、素子破壊が生ずる恐れが大きくなる。
【００４２】
これに対し、図４に示すように、本実施形態の半導体装置では、エミッタ電極１２の周辺部とコレクタ電極１４との間には電流が流れない。したがって、エミッタ電極１２の中央部と周辺部との境界近傍では、電流の集中が生じず、温度が極端に上昇することが回避できる。よって、素子破壊が生ずる恐れが小さくなり、半導体装置の破壊耐性が向上する。
【００４３】
以上、本実施形態によれば、オン動作時の電流や発熱の局所的な集中を抑制し、破壊耐性が向上した半導体装置が実現される。すなわち、信頼性の高い半導体装置が実現される。
【００４４】
（第２の実施形態）
本実施形態の半導体装置は、第１の電極の周辺部と第２の電極との間にもユニットセルが存在し、かつ、第１の電極の中央部と第２の電極との間のユニットセルの密度が、第１の電極の周辺部と第２の電極との間のユニットセルの密度よりも高いこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４５】
図５は、本実施形態の半導体装置の模式断面図である。図５に示すように、エミッタ電極（第１の電極）１２の周辺部と、コレクタ電極（第２の電極）１４との間の半導体基板１０に、エミッタ電極（第１の電極）１２の中央部と、コレクタ電極（第２の電極）１４との間に対し、間引かれてユニットセルが設けられる。すなわち、エミッタ電極１２の周辺部直下には、エミッタ電極１２の直下よりも、単位面積あたりの数が少なくなるようユニットセルが設けられている。
【００４６】
本実施形態では、エミッタ電極１２の周辺部とコレクタ電極１４との間にも、ユニットセルが存在するためＩＧＢＴのオン動作時に電流は流れる。しかしながら、ユニットセルは間引かれているため、エミッタ電極１２の中央部と周辺部との境界近傍での電流集中は、図３の比較形態と比べて緩和される。
【００４７】
よって、図３の比較形態に比べ、素子破壊が生ずる恐れが小さくなり、半導体装置の破壊耐性が向上する。また、第１の実施形態と比較して、半導体装置としてオン電流を大きくすることが可能となる。
【００４８】
以上、本実施形態によれば、オン動作時の電流や発熱の局所的な集中を抑制し、破壊耐性が向上した半導体装置が実現される。すなわち、信頼性の高い半導体装置が実現される。また、第１の実施形態と比較して、オン電流を大きくすることが可能となる。
【００４９】
（第３の実施形態）
本実施形態の半導体装置は、縦型素子がＩＧＢＴではなくＭＯＳＦＥＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００５０】
図６は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図２に相当する領域を示す図である。図６に示すように、半導体基板１０は、複数のユニットセルで構成されるＭＯＳＦＥＴ（縦型素子）９０を備えている。ＭＯＳＦＥＴのユニットセルは、図６中、実線の四角枠で囲まれる領域である。
【００５１】
本実施形態において、ソース電極（第１の電極）５２が、半導体基板１０の一方の面に設けられる。ドレイン電極（第２の電極）５４は、半導体基板１０の他方の面に設けられる。
【００５２】
第１の導電部材１６は、ソース電極５２の上に、はんだ層３２を間に挟んで設けられる。第２の導電部材１８は、ドレイン電極５４の下に、はんだ層３４を間に挟んで設けられる。
【００５３】
半導体基板１０のドレイン電極５４上には、ｎ＋型ドレイン層５６が設けられる。そして、ｎ＋型ドレイン層５６上には、ｎ−型ドリフト層５８が設けられる。
【００５４】
また、ｎ−型ドリフト層５８上には、ｐ型チャネル層６０が設けられる。さらに、ｐ型チャネル層６０上には、ｎ＋型ソース層６２が設けられる。ｐ型チャネル層６０およびｎ＋型ソース層６２は、ソース電極５２に接している。
【００５５】
半導体基板１０には、ソース電極５２側にトレンチ４４が形成される。トレンチ４４は、上端がｐ型チャネル層６０またはｎ＋型ソース層６２に位置し、下端がｎ−型ドリフト層５８に位置する。
【００５６】
トレンチ４４内には、ゲート絶縁膜４６とゲート層４８とが設けられる。ゲート層４８は、ｐ型チャネル層６０との間にゲート絶縁膜４６を間に挟んで設けられる。本実施形態の半導体装置は、トレンチ内のゲート層に印加する電圧で素子のオンとオフを制御するトレンチゲート構造を備える。
【００５７】
ゲート絶縁膜４６は、例えば、シリコンの熱酸化膜である。また、ゲート層４８は、例えば、ｎ型不純物がドープされた多結晶シリコンである。ｎ＋型ソース層６２は、トレンチ４４側面のゲート絶縁膜４６に接するよう設けられる。
【００５８】
ｎ＋型ソース層６２、ｐ型チャネル層６０、ｎ−型ドリフト層５８、ｐ＋型ドレイン層５６、ゲート絶縁膜４６およびゲート層４８が、ＭＯＳＦＥＴのユニットセルを構成する。
【００５９】
本実施形態の半導体装置では、ソース電極５２の中央部と、ドレイン電極５４との間の半導体基板１０に、複数のＭＯＳＦＥＴのユニットセル（図６中、実線の四角枠で囲まれる領域）が設けられる。一方、ソース電極５２の周辺部と、ドレイン電極５４との間の半導体基板１０には、ユニットセルが設けられない。
【００６０】
ソース電極５２の周辺部と、ドレイン電極５４との間にユニットセルが設けられないことにより、ＭＯＳＦＥＴのオン動作時のソース電極５２の中央部とドレイン電極５４との間の電気抵抗が、ソース電極５２の周辺部とドレイン電極５４との間の電気抵抗よりも低くなる。
【００６１】
本実施形態の半導体装置では、ソース電極５２の周辺部とドレイン電極５４との間には電流が流れない。したがって、ソース電極５２の中央部と周辺部との境界近傍では、電流の集中が生じず、温度が極端に上昇することが回避できる。よって、素子破壊が生ずる恐れが小さくなり、半導体装置の破壊耐性が向上する。
【００６２】
以上、本実施形態によれば、オン動作時の電流や発熱の局所的な集中を抑制し、破壊耐性が向上した半導体装置が実現される。すなわち、信頼性の高い半導体装置が実現される。
【００６３】
（第４の実施形態）
本実施形態の半導体装置は、縦型素子がダイオードであり、第１の電極の中央部と第２の電極との間の第１の電極に接する半導体基板の不純物濃度が、第１の電極の周辺部と第２の電極との間の第１の電極に接する半導体基板の不純物濃度よりも高い点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
【００６４】
図７は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図２に相当する領域を示す図である。本実施形態の縦型素子は、ＰＮダイオードである。
【００６５】
本実施形態において、アノード電極（第１の電極）７２が、半導体基板１０の一方の面に設けられる。カソード電極（第２の電極）７４は、半導体基板１０の他方の面に設けられる。
【００６６】
第１の導電部材１６は、アノード電極７２上に、はんだ層３２を間に挟んで設けられる。第２の導電部材１８は、カソード電極７４下に、はんだ層３４を間に挟んで設けられる。
【００６７】
半導体基板１０のカソード電極７４上には、ｎ＋層７６が設けられる。そして、ｎ＋層７６上には、ｎ−型ドリフト層７８が設けられる。
【００６８】
また、アノード電極７２の中央部と、カソード電極７４との間の半導体基板１０のｎ−型ドリフト層７８上には、ｐ＋層８０が設けられる。ｐ＋層８０は、アノード電極７２に接する。
【００６９】
そして、アノード電極７２の周辺部と、カソード電極７４との間の半導体基板１０のｎ−型ドリフト層７８上には、ｐ層８２が設けられる。ｐ層８２は、アノード電極７２に接する。ｐ層８２とアノード電極７２との間は、オーミック接触であることが望ましい。
【００７０】
ｐ層８２は、ｐ＋層８０よりもｐ型不純物濃度が低い。したがって、アノード電極７２の中央部とカソード電極７４との間のアノード電極７２に接する半導体基板１０の不純物濃度が、アノード電極７２の周辺部とカソード電極７４との間のアノード電極７２に接する半導体基板１０の不純物濃度よりも高い。
【００７１】
したがって、ＰＮダイオードのオン動作時のアノード電極７２の中央部とカソード電極７４との間の電気抵抗が、アノード電極７２の周辺部とカソード電極７４との間の電気抵抗よりも低くなる。
【００７２】
本実施形態の半導体装置では、アノード電極７２の周辺部とカソード電極７４との間に流れる電流が小さくなる。したがって、アノード電極７２の中央部と周辺部との境界近傍では、電流の集中が生じにくく、温度が極端に上昇することが回避できる。よって、素子破壊が生ずる恐れが小さくなり、半導体装置の破壊耐性が向上する。
【００７３】
以上、本実施形態によれば、オン動作時の電流や発熱の局所的な集中を抑制し、破壊耐性が向上した半導体装置が実現される。すなわち、信頼性の高い半導体装置が実現される。
【００７４】
（第５の実施形態）
本実施形態の半導体装置は、第１の電極の周辺部と第２の電極との間の第１の電極に接する半導体基板に、選択的に不純物層が設けられること以外は第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
【００７５】
図８は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図２に相当する領域を示す図である。本実施形態の縦型素子は、ＰＮダイオードである。
【００７６】
本実施形態において、アノード電極７２の中央部と、カソード電極７４との間の半導体基板１０のｎ−型ドリフト層７８上には、ｐ＋層８０が設けられる。ｐ＋層８０は、アノード電極７２に接する。
【００７７】
そして、アノード電極７２の周辺部と、カソード電極７４との間の半導体基板１０のｎ−型ドリフト層７８上には、選択的に複数のｐ＋層８４が設けられる。
【００７８】
ｐ＋層８４は、例えば、ｐ＋層８０と同一のｐ型不純物濃度を備える。したがって、アノード電極７２の中央部とカソード電極７４との間のアノード電極７２に接する半導体基板１０の平均的な不純物濃度が、アノード電極７２の周辺部とカソード電極７４との間のアノード電極７２に接する半導体基板１０の平均的な不純物濃度よりも高い。
【００７９】
したがって、ＰＮダイオードのオン動作時のアノード電極７２の中央部とカソード電極７４との間の電気抵抗が、アノード電極７２の周辺部とカソード電極７４との間の電気抵抗よりも低くなる。
【００８０】
本実施形態の半導体装置では、アノード電極７２の周辺部とカソード電極７４との間に流れる電流が小さくなる。したがって、アノード電極７２の中央部と周辺部との境界近傍では、電流の集中が生じにくく、温度が極端に上昇することが回避できる。よって、素子破壊が生ずる恐れが小さくなり、半導体装置の破壊耐性が向上する。
【００８１】
以上、本実施形態によれば、オン動作時の電流や発熱の局所的な集中を抑制し、破壊耐性が向上した半導体装置が実現される。すなわち、信頼性の高い半導体装置が実現される。
【００８２】
以上、実施形態では、ドリフト層がｎ型となるＩＧＢＴ、ＭＯＳＦＥＴ、ダイオードを例に説明したが、ドリフト層をｐ型とする構成も可能である。すなわち、実施の形態とｎ型とｐ型を入れ替えたＩＧＢＴ、ＭＯＳＦＥＴ、ダイオードとする構成も可能である。
【００８３】
また、実施形態では、半導体基板、半導体層の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
【００８４】
また、実施形態では、トレンチゲート型ＭＯＳＦＥＴ、ＩＧＢＴを例に説明したが、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴに本発明を適用することも可能である。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１０      半導体基板
１２      エミッタ電極（第１の電極）
１４      コレクタ電極（第２の電極）
１６      第１の導電部材
１８      第２の導電部材
３０      縦型素子
５２      ソース電極（第１の電極）
５４      ドレイン電極（第２の電極）
７２      アノード電極（第１の電極）
７４      カソード電極（第２の電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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