(57)【要約】      （修正有）【課題】調整可能な時間応答を有するアナログ信号を生成し、最小の脈動しか追加しないディジタル・アナログ変換インタフェース回路を提供する。【解決手段】時間応答調整回路３１２、変調器３１４、及びフィルタ３１６を含み、時間応答調整回路はディジタル信号を受信し、調整された信号を生成する。変調器は調整された信号を受信し、変調器信号を生成する。フィルタは変調器信号を受信し、アナログ信号を生成する。アナログ信号は時間応答調整回路によって修正される時間応答を有し、時間応答調整回路は利得要素３２０、遅延要素３２２、及び加算器３２４を含む。利得要素はディジタル信号を受信し、スケーリング係数によってスケーリングする。遅延要素はディジタル信号を受信し、時間遅延器により遅延させる。加算器は、利得要素からのスケーリングされた信号及び遅延要素からの遅延信号を合計する。【選択図】図３Ａ
2015146604.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号を受信し、調整された信号を生成する時間応答調整回路；
調整された信号を受信し、変調器信号を生成するために時間応答調整回路に接続された変調器；及び
変調器信号を受信し、アナログ信号を生成するために変調器に接続されたフィルタを含み、
アナログ信号が時間応答調整回路によって修正される時間応答を有する
インタフェース回路。
【請求項２】
時間応答調整回路がディジタル信号の変化に対応するオーバードライブ・パルスを生成する請求項１の回路。
【請求項３】
オーバードライブ・パルスがディジタル信号の変化の二倍の振幅を有する請求項２の回路。
【請求項４】
オーバードライブ・パルスがディジタル信号の変化の大きさにより決定される振幅を有する請求項２の回路。
【請求項５】
オーバードライブ・パルスがディジタル信号の変化の大きさにより決定される時間期間を有する請求項２の回路。
【請求項６】
オーバードライブ・パルスが変調器の入力範囲内でクリップされる請求項２の回路。
【請求項７】
クリップされたオーバードライブ・パルスの時間期間がクリッピングの量に従って長くされる請求項６の回路 。
【請求項８】
変調器がシグマ-デルタ変調器である請求項１の回路。
【請求項９】
シグマ-デルタ変調器が一次である請求項８の回路。
【請求項１０】
フィルタが二次ＲＣローパス・フィルタである請求項１の回路。
【請求項１１】
請求項１のインタフェース回路を含む制御ループ。
【請求項１２】
請求項１のインタフェース回路を含む受信器。
【請求項１３】
ディジタル信号を受信し、調整された信号を生成する時間応答調整回路であって、
ディジタル信号を受信し、スケーリング係数によってスケーリングする利得要素 、
ディジタル信号を受信し、時間遅延器によりディジタル信号を遅延する遅延要素 、及び
利得要素及び遅延要素に接続された加算器を含む時間応答調整回路と、
調整された信号を受信し、変調器信号を生成するため時間応答調整回路に接続された変調器と、及び
変調器信号を受信し、アナログ信号を生成するため変調器に接続されたフィルタとを含み、 アナログ信号が時間応答調整回路によって修正される時間応答を有する、インタフェース回路。
【請求項１４】
スケーリング係数が２である請求項１３の回路。
【請求項１５】
時間遅延が制御信号の値によって決定される請求項１３の回路。
【請求項１６】
時間遅延がディジタル信号の変化の大きさに基づいて、部分的に、決定される請求項１３の回路。
【請求項１７】
スケーリング係数及び時間遅延がプログラム可能である請求項１３の回路 。
【請求項１８】
変調器信号及び極性信号を受信し、正しい極性を有する変調器信号を生成する排他的ＯＲゲートをさらに含み、
フィルタが正しい極性を有する変調器信号を受信する請求項１３の回路。
【請求項１９】
ディジタルを受信すること；
ディジタル信号及びディジタル信号の変化に基づいて調整された信号を生成すること；
調整された信号に基づいて変調器信号を生成すること；
アナログ信号を得るため変調器信号を濾波することを含み、
アナログ信号は修正される時間応答を有する、
アナログ信号の時間応答を修正する方法。
【請求項２０】
アナログ信号の時間応答が変調器をクロック動作させるために使用されるクロック信号の周波数の調整により修正される請求項１９の方法。
【請求項２１】
アナログ信号の時間応答がフィルタの帯域幅の調整により修正される請求項１９の方法。
【請求項２２】
アナログ信号の時間応答がディジタル信号の大きさの変化に基づいて修正される請求項 １９の方法。
【請求項２３】
アナログ信号の時間応答がさらに時間応答調整回路の時間
遅延及びスケーリング係数に基づいて修正される請求項２２の方法。
【請求項２４】
調整された信号がディジタル信号の変化に対応するオーバードライブ・パルスを含む請求項１９の方法。
【請求項２５】
可変利得要素；
可変利得要素の利得を設定する利得制御ループであって、
ディジタル制御信号を生成するループ制御回路、
ディジタル制御信号を受信し、調整された信号を生成するためループ制御信号に接続された時間応答調整回路、
調整された信号を受信し、変調器信号を生成するため時間応答調整回路に接続された変調器、
変調器信号を受信し、アナログ制御信号を生成するため変調器に接続されたフィルタを含む利得制御ループを含み、
可変利得要素の利得がアナログ制御信号に従って調整される受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
関連特許
この特許出願は、これと同日に出願され、参照文献によりここに組込まれた「通信システムの送信器アーキテクチャ（TRANSMITTER  ARCHITECTURES  FOR  COMMUNICATIONS  SYSTEMS ）」と題する米国特許出願に関係する。
【０００２】
本発明は電子回路、特に調整可能な時間応答を有するアナログ信号を提供するインタフェース回路に関係する。
【背景技術】
【０００３】
ディジタル・アナログ変換インタフェース回路はアナログ回路素子を駆動するアナログ信号を提供するために多くの電子回路で一般に使用される。インタフェース回路は一般にディジタル回路からディジタル信号を受信し、そして アナログ信号を供給するために濾波される対応する中間信号を生成するパルス幅変調器（ＰＷＭ）、またはパルス密度変調器（ＰＤＭ）を使用する。このＰＷＭまたはＰＤＭはディジタル及びアナログ回路の間のインタフェースとして動作する。
【０００４】
従来のＰＷＭまたはＰＤＭは一連のＮ-ビット・ディジタル値を含むディジタル信号を受信し、そして各々の値について対応する波形を生成する。各波形は所定の期間を有し、そして入力ディジタル値によって決定された、多数の高 ( 1 )及び低 ( 0 ) 値を含む。例えば、９ビットのＰＷＭまたはＰＤＭについて、入力ディジタル値は０から５１１までの範囲をとることができ、各波形は５１２のクロック・サイクルの期間を有し、０〜５１１の高値を含む。１２８の入力ディジタル値は、例えば、１２８の高値、及び３８４の低値を有する波形に対応する。ＰＷＭについて、高値は各波形の開始時に共にグループ化され、ＰＤＭについては、高値は波形の中に或る程度無作為に拡散される。実行を容易にするために、いくつかのＰＤＭは擬似乱数的に高値を拡散する。波形は本来ディジタルであり、アナログ信号を生成するために濾波される。
【０００５】
インタフェース回路の一つの一般応用は制御ループにある。例えば、通信システムにおける受信器または送信器について、インタフェース回路は搬送波追尾ループ、ビット・タイミング・ループ、自動利得制御（ＡＧＣ）ループ、バイアス制御ループ、パワー制御ループ、ＤＣオフセット調整ループ、その他に使用できる。各々のこれらのループのために、ループ制御回路はそのループと関連するインタフェース回路内のＰＷＭまたはＰＤＭに供給されるディジタル制御信号を生成する。ＰＷＭまたはＰＤＭはディジタル制御信号中の値に基づいて一連の波形を生成する。この波形は、制御要素（例えば、電圧制御発振器、可変利得増幅器、加算回路、等々）を駆動するために使用されるアナログ制御信号を生成するために濾波される。
【０００６】
ＰＷＭまたはＰＤＭと共に生成されたアナログ制御信号は一般に様々な仕様を満たすのに必要とされる。典型的な仕様はステップ入力に対する応答時間（即ち、整定時間 ) と、制御信号に関する脈動振幅を含む。多くの応用では応答時間が速くて、脈動量が少ないことが望ましい（もしくは必要である）。応答時間が速いと広帯域幅制御ループができ、入力条件の急速な変化に対する迅速な応答ができる。制御信号上の脈動は雑音（ノイズ）に対応し、そして脈動量が少ないことが一般により良い動作のために必要である。しかしながら、応答時間の速いことと脈動量が少ないことは矛盾する設計事項である。速い応答時間に最適化することは制御信号に関するさらに大きな脈動振幅を大抵はもたらすことになる。
【０００７】
以上のように、小さな脈動振幅を保ちながら調整可能な時間応答を有する（即ち、より速い応答時間を得るための）インタフェース回路が非常に望まれる。
【発明の概要】
【０００８】
本発明は調整可能な時間応答を有するアナログ信号を生成し、アナログ信号に、もし有れば、最小の脈動しか追加しないディジタル・アナログ変換インタフェース回路を提供する。インタフェース回路はディジタル信号を受信し、所望の時間応答特性 （即ち、より速い応答時間）を得るためにディジタル信号を修正（または調整）し 、そして調整された信号をアナログ信号に変換する次の回路に調整された信号を供給する時間応答調整回路を含む。例えば、より速い応答時間を提供するために、時間応答調整回路はディジタル信号の変化に対応するオーバードライブ・パルスを加えることができる。オーバードライブ・パルスは、次々と、フィルタ応答を速くする次のフィルタについて追加駆動を行う。
【０００９】
本発明の特定の実施例はディジタル信号をアナログ信号に変換するインタフェース回路を提供する。インタフェース回路は時間応答調整回路、変調器、及びフィルタを含む。時間応答調整回路はディジタル信号を受信して、調整された信号を生成する。変調器は時間応答調整回路に接続され、調整された信号を受信して、変調器信号を生成する。フィルタは変調器に接続され、変調器信号を受信して、アナログ信号を生成する。アナログ信号は時間応答調整回路によって修正される時間応答を有する。実施例では、時間応答調整回路は利得要素、遅延素子、及び加算器を含む。利得要素はディジタル信号を受信し、スケーリング係数によってスケーリングする。遅延素子はディジタル信号を受信し、時間遅延器により遅延させる。加算器は利得要素と遅延素子に接続される。加算器は調整された信号を生成するためにスケーリングされた(または、増大された)信号から遅延信号を引算する。
【００１０】
発明の別の特定の実施例はアナログ信号の時間応答を修正する方法を提供する。その方法は、（１）ディジタル信号を受信する；（２）ディジタル信号とディジタル信号の変化に基づいて調整された信号を生成する；（３）調整された信号に基づいて変調器信号を生成する；及び（４）アナログ信号を得るために変調器信号を濾波することを含む。アナログ信号は、例えば、ディジタル信号の大きさの変化に基づいて修正される時間応答を有する。この修正は調整された信号に現われ、例えば、ディジタル信号中の変化に対応するオーバードライブ・パルスを含むことがある。
【００１１】
本発明は、例えば、受信器または送信器の制御ループを含む様々な応用に使用することができる。
【００１２】
前述のものは、この発明の他のものと共に、以下の仕様、特許請求項、添付図面を参照してさらに明白になるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、通信システムの送受信機の実施例のブロック図を示す。
【図２Ａ】図２Ａは、従来の制御ループの一部を示すブロック図である。
【図２Ｂ】図２Ｂは、本発明のインタフェース回路を含む制御ループの一部を示すブロック図である。
【図３Ａ】図３Ａは、本発明のインタフェース回路の特定の実施例の図を示す。
【図３Ｂ】図３Ｂは、本発明のインタフェース回路の特定の実施例の図を示す。
【図３Ｃ】図３Ｃは、時間応答調整回路の特定の実施例の図を示す。
【図４Ａ】図４Ａは、従来のインタフェース回路のステップ応答のプロットを示す。
【図４Ｂ】図４Ｂは、本発明の時間応答調整回路を使用するインタフェース回路のステップ応答のプロットを示す。
【図５】図５は、本発明の時間応答調整回路の特定の実施例の図を示す。
【図６】図６は、一次シグマ-デルタ変調器の特定の実施例の図を示す。
【図７】図７は、本発明のインタフェース回路の特定の実施例の図を示す。
【図８Ａ】図８Ａは、オーバードライブ・パルスがクリップされない場合のステップ応答のプロットを示す。
【図８Ｂ】図８Ｂは、オーバードライブ・パルスがクリップされる場合のステップ応答のプロットを示す。
【図８Ｃ】図８Ｃは、特定のインタフェース回路の実施について全ての可能な入力ディジタル値に関するピーク対ピーク脈動振幅のプロットを示す。
【図８Ｄ】図８Ｄは、特定のインタフェース回路の実施について全ての可能な入力ディジタル値に関するピーク対ピーク脈動振幅のプロットを示す。
【詳細な説明】
【００１４】
本発明のインタフェース回路はアナログ回路を制御するアナログ信号を生成し、またはアナログ回路に相互接続するための様々な応用に使用できる。例えば、インタフェース回路は様々な制御ループに使用されるアナログ制御信号を生成するために使用できる。インタフェース回路はまた基準電圧、整形された波形、及び他の信号を生成するためにも使用できる。
【００１５】
図１は通信システムの送受信器１００の実施例のブロック図を示す。セルラ電話、ＨＤＴＶ、ケーブル・テレビジョン、その他のものを含め、図１において示された受信器及び送信器は様々な応用に使用できる。
【００１６】
受信路内で、送信信号（即ち、基地局からの）はアンテナ１１２によって受信され、デュプレクサ１１４を経由し、可変減衰器１１６により減衰され、そして低雑音増幅器１１８及びスイッチ１２０の並列回路に供給される。必要な利得に応じて、その信号は増幅器１１８により増幅されるか、またはスイッチ１２０を介して迂回されるかのいずれかである。増幅器１１８の出力からの信号はそれからフィルタ１２２によって濾波され、そして低雑音増幅器１２４及びスイッチ１２６の第２の並列回路に供給される。さらに、必要な利得に応じて、その信号は増幅器１２４によって増幅されるか、またはスイッチ１２６を介して迂回されるかのいずれかである。それから、増幅器１２４の出力からの信号は局部発振器（ＬＯ）を使用してその信号を中間周波数（ＩＦ）にダウンコンバートするミキサ１２８に位相固定ループ（ＰＬＬ）回路１３０から供給される。局部発振器は電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）１３２からの参照クロックに位相が固定される。
【００１７】
ミキサ１２８からのＩＦ信号はバンドパス（帯域通過）フィルタ１３４によって濾波され、可変利得増幅器（ＶＧＡ）１３６により増幅され、そしてミキサ１４０ａ及び１４０ｂに供給される。ミキサ１４０ａ及び１４０ｂは位相シフタ１４２からの同位相正弦波、及び受信器ＩＦ位相固定ループ（Ｒｘ ＩＦ ＰＬＬ）からの直交位相正弦波をもつＩＦ信号をそれぞれダウンコンバートする。各ミキサ１４０ａ及び１４０ｂからのベースバンド信号はローパス・フィルタ１４６により濾波され、加算器１４８によりＤＣオフセット調整され、そしてアナログ・ディジタル変換器（ＡＤＣ）１５０により標本化される。ＡＤＣ１５０ａ及び１５０ｂからのディジタル標本は出力データ及び必要な制御信号を生成するためにその標本を処理する信号処理装置１６０に供給される。
【００１８】
送信路内で、信号処理装置１６０からの送信データ標本はそのデータ標本に対応するアナログ・ベースバンド信号を生成するディジタル・アナログ変換器１６２ａ及び１６２ｂに供給される。ＤＡＣ１６２ａ及び１６２ｂの各々からのアナログ信号はフィルタ１６４により濾波され、ミキサ１６６に供給される。ミキサ１６６ａ及び１６６ｂは濾波されたベースバンド信号を位相シフタ１４２からの同位相正弦波、及び送信器ＩＦ位相固定ループ（Ｔｘ ＩＦ ＰＬＬ）１７２からの直交位相正弦波をもつＩＦ信号にそれぞれアップコンバートする。ミキサ１６６ａからの同位相信号、及びミキサ１６６ｂからの直交位相信号は加算器１７２により合計される。その結果生じるＩＦ信号は可変利得増幅器（ＶＧＡ）１７４により増幅され、フィルタ１７６により濾波され、ＰＬＬ１３０からの第２の局部発振器信号でミキサ１７８によりアップコンバートされる。ミキサ１７８からの高周波（ＲＦ）信号は駆動回路１８０により増幅され、デュプレクサ１１４を経由してアンテナ１１２を駆動する電力増幅器（ＰＡ）１８２によりさらにバッファ（緩衡）される。
【００１９】
図１はまた送受信器内１００の様々な制御ループを示す。例えば、受信信号路で、一以上の利得制御ループは減衰器１１６及びＶＧＡ１３６の利得を設定し（及びバイパスまたはＬＮＡ路間で選択することができる）、バイアス制御ループは増幅器１１８及び１２４のバイアス電流を設定し、周波数追尾ループは ＶＣＴＣＸＯ１３２の周波数を設定し、そしてＤＣオフセット・ループはフィルタ１４６からの濾波された信号を零に相殺しようとする。特定の実施において、フィルタ１４６は、高ＤＣ利得を提供し、そして濾波された信号に大きなＤＣオフセットを潜在的に生成することができるアクティブ・フィルタである。オフセット補償された信号がＡＤＣ１５０ａ及び１５０ｂの入力範囲内にあるように、ＤＣオフセット・ループはフィルタ１４６ によって発生したＤＣオフセットを取り除く。送信信号路において、利得制御ループはＶＧＡ１７４の利得を設定する。他の送受信器の実施では、図１において示されたものより大きく、さらに少ない、または異なる制御ループを含むことができる。
【００２０】
例として、信号対雑音比（ＳＮＲ）特性の改善のため信号レベルを維持するように受信信号路内のＶＧＡ１３６の利得を設定するＡＧＣループを考察する。受信信号があまりにも高ければ、ＡＧＣループはＶＧＡ利得を減少させる。代りに、受信信号があまりにも低ければ、ＡＧＣループはＶＧＡ利得を増加させる。ＡＧＣループは、ＡＤＣの入力でほぼ一定であるように、「所望の」信号レベル（すなわち、妨害信号レベルではない）を調整する。さもなければ、信号レベルがあまりに高いとＡＤＣによるクリッピングが生じ、信号レベルがあまりに低いと騒音レベルが増加し、双方ともＳＮＲを減少させることになる。
【００２１】
制御ループの制御部は一般にディジタル回路内（即ち、信号処理装置内）に実施される。ループ制御回路からのディジタル制御信号はそれから図 1 に示された様々な要素を駆動するために使用される対応するアナログ制御信号を生成するインタフェイス回路に供給される。ループ制御理論及びループ制御回路の実施は当技術分野において既知であり、ここでは述べない。
【００２２】
各送受信器の設計は特定の要求項目をインタフェース回路の動作特性に負わせている。これらの要求は一般に各々の制御信号に関する応答時間及び脈動の量を含む。例えば、インタフェース回路の帯域幅は一般に制御ループの閉ループ帯域幅よりはるかに広い（即ち、３〜１０倍広い ) 必要がある。これは、インタフェース回路が過度の位相を制御ループに加えず、ループ応答を歪めないようにするために必要とされる。さらに、制御信号における脈動は制御ループの動作特性を劣化させる雑音となる。この脈動は特定のループの要求によって定義される所定の振幅まで低減する必要がある。
【００２３】
図２は従来の制御ループの一部のブロック図を示す。ループ制御回路２１０はインタフェース回路２２０に供給されるディジタル信号を生成する。インタフェース回路２２０内では、パルス幅変調器（ＰＷＭ）または「従来の」ＰＤＭ２２２はディジタル信号を受信し、ディジタル信号内の値に対応する一連の波形を生成する。ローパス・フィルタ２２４はアナログ制御信号を供給するために波形を受信及び濾波する。図２Ａにおけるループ制御回路２１０は、図１に示され、上で述べられたどのループについてのループ制御回路であってもよい。
【００２４】
インタフェース回路２２０は従来のＰＷＭ及びＰＤＭと関連するいくつかの欠点がある。ディジタル信号における各ディジタル値について、ＰＷＭはそのディジタル値に対応する特定の波形を生成する。Ｎ-ビットＰＷＭについて、２Ｎクロック・サイクルはＮ-ビット値を表すのに必要とされ、２Ｎクロック・サイクルの期間を有するＰＷＭ波形になる。各波形について高（「１」）及び低（「０」）値の数は入力ディジタル値によって決定される。PWM からの高値は一般に共にグループ化される例えば、１２８のディジタル値は５１２クロック・サイクルの最初の１２８について高いＰＷＭ波形に対応する。この実施はＰＷＭ波形の期間に対応する周期性、または２Ｎクロック・サイクルの周期性を有するアナログ信号をもたらす結果となる。
【００２５】
パルス幅及びパルス密度変調器の重要な特性は高値が波形の中で一様な間隔になるとき脈動の量が最小になることである。これは、変調器出力に接続されたフィルタ中のキャパシタ（コンデンサ）がそのとき高及び低値の各集合を充電及び放電するために同じ時間量を有するからである。高値が一様な間隔にあるとき、その結果生じる電圧の全体の最小は低から高への移行の直前に発生し、全体の最大は高から低への移行の直前に発生し、定常状態で脈動が最小量になる。高値が一様な間隔にないとき、キャパシタは、非対称的な充電及び放電時間を有し、定常状態脈動振幅が増加する結果となる。
【００２６】
図２Ｂは本発明のインタフェース回路を含む制御ループの一部のブロック図を示す。ループ制御回路２３０はインタフェース回路２４０に供給されるディジタル信号を生成する。インタフェース回路２４０の中では、時間応答調整回路２４２はディジタル信号を受信し、そして以下に示すように、調整された時間応答をもつ「調整された」信号を生成する。シグマ-デルタ変調器２４４は調整された信号を受信し、調整された信号中の値に対応する一連の波形を含む変調器信号を生成する。ローパス・フィルタ２４６は波形を受信し、アナログ信号を供給するために濾波する。
【００２７】
インタフェース回路を実施するために必要な部品の数を低減するため、インタフェース回路のいくつかの要素はディジタル・ハードウェア（即ち、信号処理装置１６０の中 ) に実施され、いくつかはアナログ部品を用いて実施される。制御される回路要素は一般には本来アナログであるので、アナログ部品はディジタル信号からアナログ信号を生成するために必要な信号処理を提供する。実施では、時間応答調整回路２４２及びシグマ-デルタ変調器２４４はシステムに必要とされる他の機能性をまた提供するディジタルＩＣ中に集積化される。
【００２８】
図３Ａは本発明のインタフェース回路３１０の特定の実施例の図を示す。インタフェース回路３１０は時間応答調整回路３１２、一次シグマ-デルタ変調器３１４、及び二次ローパス・フィルタ３１６を含む。ディジタル信号は調整された信号を生成する時間応答調整回路３１２に供給される。実施例において、調整された信号はより速いまたは修正された応答時間を提供するディジタル信号に対する修正を含む。
【００２９】
時間応答調整回路３１２の中で、ディジタル信号ｘ[ｎ]は利得要素３２０及び遅延要素３２２に供給される。利得要素３２０は固定またはプログラム可能であるスケーリング係数（Ａｖ）によりディジタル信号を一定の基準に決める。特定の実施例において、スケーリング係数は２である。遅延要素３２２もまた固定またはプログラム可能な時間期間だけディジタル信号を遅延する。スケーリング係数及び遅延の量はインタフェース回路が使用される特定の応用の要求に依存する。利得要素３２０からのスケーリングされた信号及び遅延要素３２２からの遅延信号はスケーリングされた信号から遅延信号を引算する加算器３２４に供給される。実施例において、加算器３２４は次のシグマ-デルタ変調器３１４の入力範囲内に入る、Ｎ-ビット値に出力を制限する飽和加算器である。加算器３２４からの調整された信号ｙ[ｎ]はシグマ-デルタ変調器３１４に供給される。
【００３０】
シグマ-デルタ変調器３１４の中で、調整された信号はレジスタ３３２からの
Ｎ個の最下位ビット（ＬＳＢ）と調整された信号を加える加算器３３０に供給される。加算器３３０からの（N+1）-ビット出力はレジスタ３３２に供給され、記憶される。レジスタ３３２からの最上位ビット（ＭＳＢ）はフィルタ３１６に供給される変調器信号ｋ[ｎ]を含む。図３Ａの実施例に示されたように、遅延要素３２２とレジスタ３３２の両者は同じクロック信号（ＣＬＫ）によりクロック動作する。
【００３１】
フィルタ３１６は、アナログ信号を生成するために、変調器３１４からの変調器信号を濾波する。図３Ａに示された実施例において、フィルタ３１６は二個の抵抗器と二個のキャパシタを含む二次ローパス・フィルタである。
【００３２】
図３Ｂは時間応答調整回路３４２ａの別の特定の実施例の図を示す。インタフェース回路３４２ａは図３Ａのインタフェース回路３１２の利得要素３２０、遅延要素３２２、及び加算器３２４に対応する利得要素３５０、遅延要素３５２、及び加算器３５４を含む。インタフェース回路３４２ａはさらに（Ａｖ−１）の利得を有する第二の利得要素３５６を含み、その回路入力と遅延要素３５２の間に接続される。利得要素３５６は加算器３５４からの調整された信号ｙ[ｎ]が遅延期間Ｍ＊Ｔｓ後に遅延要素３５２により供給されたディジタル信号ｘ[ｎ]に等しくなるように適切な利得を提供する。
【００３３】
図３Ｃは時間応答調整回路３４２ｂのさらに別の特定の実施例の図に示す。インタフェース回路３４２ｂは図３Ｂの利得要素３５０、遅延要素３５２、及び加算器３５４を含む。インタフェース回路３４２ｂはさらに利得要素３５０の出力に接続された非反転入力とその回路入力に接続された反転入力を有する第二の加算器３５８を含む。
【００３４】
インタフェース回路３４２ｂは図３Ｂのそれと同じ伝達関数を提供する。
【００３５】
時間応答調整回路
ＰＷＭ、ＰＤＭ、またはシグマ-デルタ変調器からの波形は本来ディジタルで
あり、所望のアナログ信号を供給するためアナログ・フィルタにより濾波される。通常、ディジタル信号のステップ変化によるアナログ信号のステップ応答はアナログ・フィルタによって決定される。広い帯域幅を有するフィルタはより速い応答時間を提供するが、アナログ信号ではより大きな脈動振幅をもたらす結果となる。このように、そのフィルタは受入れ可能な（即ち、脈動仕様を満たす）脈動振幅をもたらす結果になる最も高い可能な帯域幅に一般に設定される。このフィルタ帯域幅に関連する応答時間はそれからインタフェース回路で達成可能な最も速い可能な応答時間を表す。
【００３６】
広いループ帯域幅を有する制御ループのようないくつかの応用について、従来のインタフェース回路により達成された応答時間は受入れられない。例えば、図１を参照して、送信ＡＧＣループにおける駆動回路１８０は速い転移時間を有するディジタル信号により制御される。駆動回路１８０は低利得状態と高利得状態の間で切換えられるので、信号路の利得は変化し、ＶＧＡの利得を調整することにより補償する必要がある。送信器（Ｔｘ）ＡＧＣ制御信号が遅い応答時間をもてば（即ち、この制御信号を供給するアナログ・フィルタにより課された制約のため）、駆動回路１８０及びＶＧＡの応答時間は「一致しない」。駆動回路１８０の利得が切換えられるとき、この不一致は信号利得における衝突をもたらす結果となる。
【００３７】
図４Ａは従来のインタフェース回路のステップ応答のプロットを示す。ディジタル信号は時間ｔ１で出発値から最終値まで転移する。フィルタの出力は、それに対して、ｔ１のすぐ後で出発値（Ｖstart）から転移を開始し、漸近的に最終値（Ｖfinal）に近づく。時間ｔ３で、ディジタル信号は再び変化し、その後そのフィルタはそれに従って応答する。
【００３８】
図５は本発明の時間応答調整回路５１２の特定の実施例の図を示す。特定のフィルタについて、応答時間は時間応答調整回路により生成された信号（またはパルス）で変調器を一時的にオーバードライブすることにより増加（またはより速く）できる。時間応答調整回路５１２の中では、ディジタル信号は利得要素５２０及び遅延要素５２２に供給される。図５に示された実施例において、利得要素５２０は２のスケーリング係数によりディジタル信号ｘ[ｎ]をスケーリングし、遅延要素５２２はクロック信号（ＣＬＫ）のＭサイクルまでディジタル信号を遅延させる。スケーリング係数及び遅延期間はまたプログラム可能にできる。利得要素５２０からのスケーリングされた信号及び遅延要素５２２からの遅延信号は、スケーリングされた信号から遅延信号を減算する飽和加算器５２４に供給される。加算器５２４は調整された信号ｙ[ｎ]を N-ビット値に制限する。
【００３９】
特定の実施例において、ディジタル信号ｘ[ｎ]は無符号の二進数である（即ち、９ビット実施については０から５１２の範囲を有する）。別の特定の実施例において、ディジタル信号ｘ[ｎ]は二の補数にある（即ち、９ビット実施では−２５６から２５５の範囲を有する）。ディジタル信号ｘ[ｎ] は遅延要素及び次の変調器を時間駆動するために使用されるクロック信号（ＣＬＫ）よりはるかに遅い率で変化する。例えば、９ビット変調器についてディジタル信号は１／５１２のクロック信号の率、またはそれより遅い率で変化する。
【００４０】
時間応答調整回路５１２は次のように作動する。Ｍが遅延クロック・サイクルの数で、Ｔｓがクロック信号の周期である、Ｍ＊Ｔｓの所定の遅延期間について、時間応答調整回路５１２からの調整された信号ｙ[ｎ] は：
ｙ[ｎ]＝２ｘ[ｎ]−ｘ[ｎ−Ｍ]                  式（１）、または
ｙ[ｎ]ｘ[ｎ]＋(ｘ[ｎ]−ｘ[ｎ−Ｍ] )             式（２）
である、ただしｘ[ｎ−Ｍ] はＭクロック期間だけ遅延されたディジタル信号である。特定のｎについて、ｙ[ｎ] は ｘ[ｎ] より大きいか等しい。実際、ｙ[ｎ] はこの遅延期間の間の x[ｎ] の現在のディジタル値より大きい (ｘ[ｎ]−ｘ[ｎ−Ｍ] )である。遅延期間の終りに、一旦、ｘ[ｎ] の現在のディジタル値が遅延要素５２２から供給されると、加算器５２４からの出力はｙ[ｎ] =ｘ[ｎ] になる。応答時間調整回路５１２は、ステップ変化（即ち、ｐ[ｎ]＝△ｘ[ｎ]＝ｘ[ｎ]−ｘ[ｎ−Ｍ]）と同じ振幅を有する「オーバードライブ」パルス列ｐ[ｎ] をこのように生成する。各オーバードライブ・パルスは遅延要素によって決定されるＭ＊Ｔｓの持続期間を有する。
【００４１】
変調器経由で時間応答調整回路と接続されたフィルタは電流と前の入力値の間の差（即ち、ｙ[ｎ]−ｙ[ｎ−１] ）に応答する。時間応答調整回路５１２は（ｙ[ｎ]−ｙ[ｎ−１] ) =（ｘ[ｎ]−ｘ[ｎ−１] ) から (ｙ[ｎ]−ｙ[ｎ−１] )＝２＊(ｘ[ｎ]−ｘ[ｎ−１])までの遅延期間の間のフィルタ駆動を実質的に二倍にする。このさらに高いｙ[ｎ] は、応答時間の速度を上げる、フィルタに対してさらに駆動を行う結果となるＭ＊Ｔｓ時間後、遅延期間の終りでは、時間応答調整回路５１２は入力ディジタル値に対して何ら影響を与えず、ｙ[ｎ] はｘ[ｎ] になる。
【００４２】
図４Ｂは時間応答調整回路５１２を使用するインタフェース回路のステップ応答のプロットを示す。初めに、調整された信号は時間ｔ１で出発値から新しい値に転移する。しかしながら、図４Ｂに示されたように、変調器は時間応答調整回路５１２によって（２Ｖfinal−Vstart）に対応する調整された値にオーバードライブされ、それはディジタル信号ｘ[ｎ−Ｍ] の変化の二倍である。フィルタからのアナログ信号は、ｔ１のすぐ後、出発値（Vstart）から（２Ｖfinal−Vstart）に転移を始め、さらに速い割合でＶfinal に到着する。アナログ信号は時間ｔ４でＶfinal に近づくので、オーバードライブ・パルスは除去され、調整された信号はＶfinal に対応する値に戻る。その後フィルタは最終値Ｖfinal へ転移する。図４Bに示されたように、オーバードライブ・パルスは入力値の変化（△V ＝Ｖfinal−Vstart）に等しい振幅及び（ｔ４−ｔ１）の期間を有する。
【００４３】
入力ディジタル信号のいくつかの変化について、図４Bに示されたように、オーバードライブ・パルスの振幅はディジタル信号の変化（即ち、ｐ[ｎ]＝△ｘ[ｎ]＝ｘ[ｎ]−ｘ[ｎ−Ｍ]）と同じである。この結果は、（ｐ[ｎ]＝Ａｘ[ｎ]）の振幅を有するオーバードライブ・パルスを供給するため現在のディジタル値から十分なヘッドルーム（無歪限界）があるとき発生する。特に、（ｘ[ｎ−Ｍ]＋２△ｘ[ｎ]）が変調器の入力範囲の中に入れば、オーバードライブ・パルスの振幅はステップ変化に等しい。この条件を満たすディジタル信号の全ての変化について、応答時間の改善量は（理論的に）同じである。
【００４４】
しかしながら、次の回路 ( 例えば、シグマ-デルタ変調器 ) の有効な入力範囲内に調整された信号ｙ[ｎ] を維持するため加算器５２４により行われた飽和のために、オーバードライブ・パルスの振幅はディジタル信号のいくらかの変化のため△ｘ[ｎ] より小さい。これは、△ｘ[ｎ] の振幅をもつオーバードライブ・パルスを供給するためｘ[ｎ] の現在の値から不十分なヘッドルームがあるとき発生する。その後、オーバードライブ・パルスは利用可能なヘッドルームに関係した量によりクリップされる。パルス振幅がクリップされるとき、応答時間はパルス振幅がクリップされないときと同様に速くない。さらに応答時間を改善する（即ち速度を上げる）ために、オーバードライブ・パルスの期間を増加することができる。実施例において、オーバードライブ・パルスの期間はクリッピングの量に従って（Ｍの名目上のパルス期間から）増加する。例えば、半分（即ち、ｐ[ｎ]＝０．５＊△ｘ[ｎ] ) だけクリップされるパルスは四分の一（即ち、ｐ[ｎ]＝０．７５＊△ｘ[ｎ] ) だけクリップされるパルスのそれより長い期間を有する。
【００４５】
図８Ａ及び８Ｂはアナログ信号におけるステップ応答に関するクリッピングの効果を示す。図８Ａはオーバードライブ・パルスがクリップされない場合のステップ応答のプロットを示し、図８Ｂはオーバードライブ・パルスがクリップされる場合のステップ応答のプロットを示す。図８Ａに対応する特定の実施について、オーバードライブ・パルスがクリップされないとき、オーバードライブ・パルスの期間は１１２チップ×８または１１．４μｓｅｃであり、最終値の７０％までのステップ応答時間は凡そ１０μｓｅｃである。同じ実施について、オーバードライブ・パルスが１００パーセント（即ち、オーバードライブ・パルスは供給されない）でクリップされるとき、最終値の７０％までのステップ応答時間は凡そ２４μｓｅｃである。上で記したように、ステップ応答時間はクリッピングが発生するときオーバードライブ・パルスの期間を増加することによって改善できる。
【００４６】
図３及び５に示されたように、応答時間は利得要素の利得または遅延要素の遅延量、または両者を調整することにより制御できる。特定の利得について、その遅延があまりにも短ければ、より短いオーバードライブ・パルスが生成され、時間応答調整回路は応答時間に対して比較的少ない影響しか与えない。その遅延がゼロ（Ｍ＝０）であるとき、時間応答調整回路の出力は単にｘ[ｎ] であり、影響力をもたない。応答時間の速度を上げるために、その遅延量はできる限り増加する。しかしながら、その遅延があまりにも長くなれば、あまりにも多くのオーバードライブによってアナログ信号は最終値をオーバシュートすることになり、それは多くの応用のために好ましくない結果となる。オーバシュートなしの最も速い可能な応答時間に帰着する遅延は、シミュレーションまたは計算によって、経験的に決定できる。
【００４７】
同様に、特定の遅延期間Ｍ＊Ｔｓについて、利得要素の利得が小さい（即ち、１に近い ) ならば、さらに小さなオーバードライブ・パルスが生成され、時間応答調整回路が応答時間に与える影響は少ない。利得が１に設定されるとき、時間応答調整回路は応答時間に影響を与えない。
【００４８】
実施例において、利得要素及び遅延要素は両者ともプログラム可能である。別の実施例において、利得遅延量はディジタル信号の変化量に基づいて調整される。例えば、さらに高い利得またはさらに長い遅延、または両者は大きな変化に対して使用され、そしてさらに低い利得またはさらに短い遅延、または両者はさらに小さな変化に対して使用される。さらに別の実施例において、入力ディジタル信号の各変化はオーバシュートなしの最も速い応答時間となるよう計画（プログラム）された利得及び遅延値の集合と関連させることができる。
【００４９】
図３及び５は本発明の時間応答調整回路の一実施例を示す。時間応答調整回路はディジタル回路で実施することができる。時間応答調整回路はランダム・アクセス・メモリ（ＲＡＭ）または読出専用メモリ（ＲＯＭ）といった、記憶素子で実施することができる。ディジタル値の特定の変化について、記憶素子は所望の時間応答特性（即ち、オーバシュートなしの最も速い応答時間）を提供する一連の値を提供する。
【００５０】
本発明の時間応答調整機構はディジタル回路を用いて実施されると述べてきたが、本発明はまた処理装置（即ち、信号処理装置１６０）によって実行されるソフトウェアまたはマイクロコードにて実施することができる。また、時間応答調整機構はオーバードライブ・パルスがより速い応答時間を得るために生成される特定の応用について記述されてきた。本発明の時間応答調整機構は特別の波形特性を得るための時間応答を「波形整形する」といった、他の応用のために使用することができる。このように、本発明の時間応答調整機構は従来の変調器及びフィルタの組合せによって生成されたようなアナログ信号の時間応答特性に対する、或る及び全ての修正を網羅することを意図している。
【００５１】
シグマ-デルタ変調器
シグマ-デルタ変調器はその入力で調整された信号ｙ[ｎ] に対応する一連の高及び低値（即ち、一連の出力波形）を含む変調器信号 k[ｎ] を供給する。高値は出力波形中に一様に分布している。変調器に接続されたフィルタのキャパシタは高及び低値の各集合を充電及び放電するのに同じ時間量を有するので、この特性はより小さな脈動振幅をもたらす結果になる。
【００５２】
図６は一次シグマ-デルタ変調器６００の特定の実施例を示す。Ｎ-ビットの調整された信号ｙ[ｎ] はレジスタ６１４からのＮ個の最下位ビット（ＬＳＢ）とこの信号を合計する加算器６１２に供給される。加算器６１２からの最上位ビット（ＭＳＢ）は、排他的ＯＲ（ＸＯＲ）ゲート６１６の第一の入力に供給され、加算器６１２からのＮ個のＬＳＢはレジスタ６１４に供給され、記憶される。極性制御信号（Ｐｏｌａｒｉｔｙ） はＸＯＲゲート６１６の第二の入力に供給される。ＸＯＲゲート６１６は極性制御信号の状態（例えば、高＝トグル、及び低＝トグル無し）に応じて加算器６１２からのＭＳＢの極性をトグルする。ＸＯＲゲート６１６からの出力はその出力をクロック信号（ＣＬＫ）と同期させるレジスタ６１８に供給される。レジスタ６１８からの出力はシグマ-デルタ変調器６００からの変調器信号を含む。
【００５３】
シグマ-デルタ変調器６００は従来のＰＤＭｓの特性以上に改良された定常状態脈動動作特性を提供するために高値の間の間隔（スペーシング）を一様に分配する。解析によると、９ビット（Ｎ＝９）の分解能をもつ、シグマ-デルタ変調器はより悪い場合のピーク対ピーク脈動振幅を約３ファクタ減少できることを示している。
【００５４】
シグマ-デルタ変調器６００はまた、過剰標本化（オーバーサンプリング）によって一様に脈動エネルギーを周波数内に拡散させるのに加えて、フィードバックを利用することにより脈動エネルギーを雑音整形する。雑音整形（ノイズ・シェーピング）によって、脈動エネルギーの大部分はより高い周波数に移動され、次のフィルタによって濾波され、それによって問題の濾波されないより低い周波数における脈動が少なくなる結果となる。シグマ-デルタ変調器６００による雑音整形は次式で示される：
Ｋ(ｚ)＝ｚ−１Ｙ(ｚ)＋(１−ｚ−１)ＥQ(ｚ)             式（３）
ここで、Y(ｚ)、K(ｚ)、及びＥQ(ｚ)はそれぞれ変調器入力、変調器出力、及び量子化誤差のｚ−変換である。変調器伝達関数（HY(ｚ)＝K(ｚ)／Ｙ(ｚ)）は次式：
HY(ｚ)＝ｚ−１                                    式（４）
により与えられ、量子化誤差関数（HE(ｚ)＝K(ｚ)／ＥQ(ｚ)）は次式：
ＨE(ｚ)＝(１−ｚ−１)                              式（５）
によって与えられる。ｚ−１はＤＣ周波数で１になり、ｆCLK／２で−１になるから、量子化誤差関数ＨE(ｚ)はＤＣ周波数ではゼロ利得（または無限の減衰）、より低い周波数では大きな減衰、及びより高い周波数では相対的には拡大する。量子化雑音はより低い周波数からフィルタリングがさらに容易に達成されるより高い周波数へ効果的に移動される。
【００５５】
一次シグマ-デルタ変調器は有効な各入力ディジタル値について特定の波形を出力する。各波形は波形における高及び低値の配置に基づいて特定の脈動特性を有する。
【００５６】
図８Ｃ及び８Ｄは二つの特定のインタフェース回路実施について全ての可能な入力ディジタル値に関するピーク対ピーク脈動振幅のプロットを示す。図８Ｃに示されたように、シグマ-デルタ変調器は９ビットの分解能を有する。脈動振幅は入力ディジタル値に応じて変わり、０及び５１１の極端な値の近くでは高くなることが注目される。５から５０８までの入力値について、さらに悪い場合の脈動振幅は図８Ｃでは１．７ｍＶである。脈動振幅はフィルタリングを追加する（即ち、シグマ-デルタ変調器に接続されたフィルタの帯域幅を下げる）ことにより低減することができる。図８Ｃと同じインタフェース回路実施について、ｐ１＝６２４Ｈｚ及びｐ２＝３２．４８ｋＨｚからｐ１＝９．３３ｋＨｚ及びｐ２＝５４．３４ｋＨｚに極を移行することによりフィルタ帯域幅が減少するとき、さらに悪い場合の脈動振幅は３００μＶに減少する。
【００５７】
脈動特性は変調器の型、ローパス・フィルタの帯域幅、そしてまた変調器クロックの速度の関数である。１ＬＳＢの１００％未満の脈動について、二次のＲＣ-ＲＣフィルタからのアナログ信号中の脈動の量は次の関係式：
【数１】
2015146604.tif 000003
【００５８】
または等価的に、
【数２】
2015146604.tif 000004
【００５９】
に従い、ここでｆc はフィルタのコーナー周波数である。これらの関係式から、シグマ-デルタ変調器のクロック周波数 (ｆCLK ) の速度を上げることが脈動の量の対応する低減をもたらすことになる。脈動特性の改善は、アナログ・フィルタの帯域幅を増加させることにより、さらに速い応答時間との取引とすることができる。
【００６０】
本発明は一次のシグマ-デルタ変調器に関連して記述されているが、さらに高次のシグマ-デルタ変調器（即ち、二次または三次の変調器）もまた使用することができる。一般に、高次のシグマ-デルタ変調器はフィルタリングがさらに容易に実行できるさらに高い周波数にさらに多くの帯域内量子化雑音を押し込む。シグマ-デルタ変調器の次数がアナログ・フィルタの次数より高ければ、帯域外量子化雑音は十分に濾波されないかもしれず、アナログ信号は、システムの動作特性を劣化させる多量の帯域外雑音を含むかもしれない。シグマ-デルタ変調器の次数は使用されるアナログ・フィルタの次数を考慮して選択される。
【００６１】
本発明の時間応答調整回路はシグマ-デルタ変調器と共に使用するとき、改良された動作特性を提供することができる。しかしながら、時間応答調整回路はＰＷＭ、ＰＤＭ、またはＭ-ビットＤＡＣとともにまた使用することができる。
【００６２】
アナログ・フィルタ
一次ローパス・フィルタは一般に変調器から変調器信号を濾波するために使用される。一次フィルタは一個の抵抗器及び一個のキャパシタによって実施することができる。一次フィルタは部品数が少なくてすむが、応答時間及び脈動特性はいくつかの応用には満足されない。
【００６３】
本発明に関連して、二次または高次フィルタはアナログ信号に関してさらに速い応答時間またはさらに小さな脈動量、または両方を提供するために使用することができる。一次ローパス・フィルタに対して二次ローパス・フィルタによる動作特性の改善は以下に記述される。特定の実施例において、３図Ａに示されたように、二次フィルタは二個の抵抗器及び二個のキャパシタをもつＲＣ-ＲＣフィルタとして実施される。この実施は一次ＲＣフィルタよりほんの僅かだけ複雑であるが、本発明の時間応答調整回路と組合せて使用するとき、非常に改良された動作特性を提供する。
【００６４】
一次ＲＣフィルタにより、かなりの動作範囲（即ち、フィルタの極の周波数ｆF＝１／ＲＣより高い周波数）で、脈動はＲＣフィルタの遮断周波数ｆp に比例する。これはＲＣフィルタの周波数応答の大きさが極の周波数を越えると１／ｆで低下するという事実に起因する。アナログ信号上の脈動は波形の周期性、またはｆripple＝ｆCLK／２N（ｆCLK は変調器をクロック動作させるために使用されるクロック信号の周波数）に等しい最低の基本周波数を有する。
【００６５】
二次ローパス・フィルタの一般的な伝達関数は以下のように表すことができる：
【数３】
2015146604.tif 000005
【００６６】
ここで、それらの極は：
【数４】
2015146604.tif 000006
【００６７】
により与えられる。図３Ａに示された二次ＲＣ-ＲＣローパス・フィルタについて、ζ＞１、ｐ1及びｐ２は実数、そして伝達関数は：
【数５】
2015146604.tif 000007
【００６８】
になる。
【００６９】
二個の極を有する二次フィルタについて、フィルタの周波数応答は第一の極と第二の極の周波数の間では１／ｆで、そして第二の極の周波数の後では１／ｆ2 で低下する。脈動成分より低い（即ち、ｆp1、ｆp2 ＜ｆripple ) 二つの極の周波数を選択することによって、その脈動は４０ｄＢ／decadeの傾斜で減衰し、それは一次フィルタで得られる２０ｄＢ／decadeの傾斜より速い。そして脈動の改善はフィルタの応答時間の改善との取引にすることができる。特定の脈動要求を満たすため、異なった記述をすると、二次フィルタの極は一次フィルタの極よりさらに高く増大することができ、それにより脈動特性を犠牲にすることなくさらに速い応答時間が得られる結果になる。
【００７０】
式（８）を参照して、自然周波数（固有周波数）ωn は二次フィルタの時間尺度を制御する。より小さな脈動振幅及びより速い応答時間に対する要求はこのパラメータに関して矛盾する要求を課する。二次フィルタについて、臨界減衰条件はオーバシュートなしの最も速いステップ応答に帰する。二次フィルタについて、臨界減衰条件は実軸上の同じ位置に在る極（またはｐ1＝ｐ2）に起因するζ＝１に対して生じる。
【００７１】
特定の脈動振幅に関して速い応答時間を必要とする応用において、ＲＣ-ＲＣフィルタは臨界減衰条件（即ち、ζはできる限り１に近い）に近づけるように設計することができ、自然周波数ωn は特定の脈動特性により許せるだけ高く増加する。解析によると、二次の臨界減衰フィルタを使用することにより、フィルタの応答時間がＬＳＢの３０％の脈動振幅仕様に対する一次フィルタのそれより約１０のファクタだけ速度を上げることができる。応答時間の改善はより小さな特定の脈動振幅に対してさらに大きい。
【００７２】
応答時間のさらなる改善は高次フィルタ（例えば、三次、四次、またはより高次のフィルタ）の使用によって達成可能である。
【００７３】
図３Ａは抵抗器とキャパシタのみを含むフィルタの実施を示す。他の能動部品（例えば、インダクタ）を使用するフィルタもまた設計することができる。例えば、二次フィルタは一個のインダクタ及び一個のキャパシタを使用して設計することができるζ＞１に限定されるＲＣフィルタと異なり、これらのフィルタの減衰指数ζはあらゆる値を取ることができるので、ＬＣフィルタはさらに柔軟性がある。このように、ＬＣフィルタはいくらかのオーバシュートでさらに速い応答時間を得るために、減衰以下（即ち、ζ＜１）になるように設計することができ
る。このフィルタはまた当技術分野における既知の方法でアクティブ・フィルタとして実施することができる。様々なフィルタの実施は本発明の範囲内にある。
【００７４】
インタフェース回路の特定の実施
図７は、例えば、ＣＤＭＡセルラ電話の送信器のＡＧＣループに使用される本発明のインタフェース回路７１０の特定の実施例の図を示す。インタフェース回路７１０は時間応答調整回路７１２、一次シグマ-デルタ変調器７１４、及び二次ローパス・フィルタ７１６を含む。
【００７５】
時間応答調整回路７１２の中で、ディジタル信号ｘ[ｎ] は利得要素７２０及びレジスタ７２２に供給される。利得要素７２０は、２ｘ[ｎ] を生成するために二のスケーリング係数によってディジタル信号をスケーリングする。レジスタ７２２はバス上で遅延値（Ｄｅｌａｙ_Ｖａｌ）によって決定される遅延の期間後ディジタル信号ｘ[ｎ] をラッチする。レジスタ７２２は新しい値がラッチされるまで古い値を保持する。カウンタ７２６は遅延値を与えられ、遅延値により指示された遅延期間以降レジスタ７２２にイネーブル信号を供給する。利得要素７２０からのスケーリングされた信号及び遅延要素７２２からの遅延信号はスケーリングされた信号から遅延信号を引算する加算器７２４に供給される。加算器７２４はシグマ-デルタ変調器７１４の入力範囲内に入るＮビット値を有する調整された信号ｙ[ｎ] を生成する飽和加算器である。調整された信号はシグマ-デルタ変調器７１４に供給される。
【００７６】
シグマ-デルタ変調器７１４は、Ｎ＝９に関して、図６に示された変調器への
実施に類似している。ローパス・フィルタ７１６はアナログ信号を生成するために変調器７１４から変調器信号を濾波する。図７に示された実施例において、ローパス・フィルタ７１６は図３に示されたものと類似した二次ＲＣ-ＲＣフィルタである。
【００７７】
多くのセルラ電話は一以上の動作モードで動作する。例えば、二重帯域セルラ電話はディジタル・モードまたはアナログ・モードのいずれかで動作が可能である。ディジタル・モードは移動通信グローバル・システム（ＧＳＭ(登録商標)）信号といった符号分割多元接続（ＣＤＭＡ）信号または時間分割多元接続（ＴＤＭＡＳ）信号の送信が特色になり得る。アナログ・モードは周波数変調（ＦＭ）信号または振幅変調（ＡＭ）信号の送信が特色になり得る。
【００７８】
大抵の場合、ディジタル・モード及びアナログ・モードに対する必要条件は異なる。例えば、速い応答時間はディジタル（例えば、ＣＤＭＡ） モードにおいて必要とされ、さらに低い脈動振幅はアナログ（ 例えば、ＦＭ）モードのために必要とされる。従って、アナログ・フィルタの帯域幅はディジタル・モードに対してはより速い応答時間を達成するためにより広く、アナログ・モード対してはより低い脈動振幅を得るためにより狭い。両方のモードにおいて動作するセルラ電話は両方のモードの仕様を満たすことが必要とされ、組合せ必要条件は二重モード電話の設計を複雑にする。
【００７９】
図７に示されたように、フィルタ７１６はスイッチ７５０と直列に接続された追加のキャパシタ７４８を含み、その組合せはキャパシタ７４６と並列に接続される。ディジタル・モードにおいて、より広い帯域幅がより速い応答時間のために必要とされるとき、スイッチ７５０は開かれ、キャパシタ７４８はＲＣ-ＲＣフィルタの一部にはない。アナログ・モードにおいて、より狭い帯域幅がより小さな脈動振幅のために必要とされるとき、スイッチ７５０は閉じられ、キャパシタ７４８はさらに多くのキャパシタンスを提供するためにキャパシタ７４６と並列に接続される。特定の実施例において、次の値が抵抗器及びキャパシタについて選択される：Ｒ1＝Ｒ2＝１ＫΩ、Ｃ1＝１０ｎＦ、Ｃ2＝５nＦ（ＣＤＭＡモードに対して）、及びＣ3＝１２０nＦ（ＦＭモードに対して）。この実施に関して、同じ基本ＲＣ-ＲＣフィルタ（Ｒ1＝Ｒ2＝１ＫΩ、Ｃ1＝１０ｎＦ、Ｃ2＝５nＦ）は両方のモードで使用され、追加のキャパシタ７４８（Ｃ3＝１２０nＦ）はアナログ・モードでキャパシタ７４６と並列に切換えられる。スイッチ７５０はバイポーラ・トランジスタ、金属酸化膜半導体（ＭＯＳ）ゲート、または他の回路要素によって実施することができる。
【００８０】
異なる時間応答特性はまた変調器クロック（ｆCLK ）について適切な周波数を選択することにより、ある程度、達成することができる。特定の実施において、９ビット変調器の実施に関して、ＣＤＭＡモードではｆCLK＝１９．６６０８ＭＨｚ、そしてＦＭモードではｆCLK＝１９．６８ＭＨｚである。ＡＧＣ制御ループについて、最低基本周波数（ｆCLK／５１２）は一般にＣＤＭＡ及びＦＭモードの両方とも３８．４ＫＨｚである。二次ＲＣフィルタの極はＲＣ-ＲＣフィルタが脈動の仕様を満たすために十分な脈動減衰を与えるように選択される。ＦＭモードについて、脈動の仕様は一般に満たすことがさらに難しく、ＦＭのＲＣ-ＲＣフィルタはさらに多くの減衰を与えるように設計される。このように、ＦＭのＲＣ-ＲＣフィルタの極は、脈動基本周波数がｐ1 より高い周波数にあり、４０ｄＢ／decadeで減少するようにより低い周波数（例えば、ｐ1＝６２４Ｈｚ及びｐ2＝３２．４８ｋＨｚ）に設定される。ＣＤＭＡモードについて、脈動フィルタリングに関する制限はさらに緩和され、より高い周波数（例えば、ｐ1＝９．３３ｋＨｚ及びｐ2＝５４．３４ｋＨｚ）に設定することを許容する。ｐ1及びｐ2 の間に位置する最低基本周波数は２０ｄＢ／decadeで減衰し、ｐ1及びｐ2 より高い周波数における残留脈動基本周波数は４０ｄＢ／decadeで減衰する。
【００８１】
前述の好ましい実施例は当業者が本発明を為しまたは使用を可能にするために提供される。これらの実施例に対する種々の修正は当業者には直ちに明白であり、ここに定義された一般原理は創意能力を用いることなく他の実施例に適用可能である。このように、本発明はこの中に示された実施例に限定されることを意図するものではなく、この中に開示された原理及び新規な特徴と一致する広範な領域に与えられるべきものである。
【図１】
2015146604.tif 000008
【図２Ａ】
2015146604.tif 000009
【図２Ｂ】
2015146604.tif 000010
【図３Ａ】
2015146604.tif 000011
【図３Ｂ】
2015146604.tif 000012
【図３Ｃ】
2015146604.tif 000013
【図４Ａ】
2015146604.tif 000014
【図４Ｂ】
2015146604.tif 000015
【図５】
2015146604.tif 000016
【図６】
2015146604.tif 000017
【図７】
2015146604.tif 000018
【図８Ａ】
2015146604.tif 000019
【図８Ｂ】
2015146604.tif 000020
【図８Ｃ】
2015146604.tif 000021
【図８Ｄ】
2015146604.tif 000022
【手続補正書】
【提出日】平成27年4月8日(2015.4.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ディジタル信号を受信し、調整された信号を生成する時間応答調整回路；
調整された信号を受信し、変調器信号を生成するために時間応答調整回路に接続された変調器；及び
変調器信号を受信し、アナログ信号を生成するために変調器に接続されたフィルタを含み、
アナログ信号が時間応答調整回路によって修正される時間応答を有する
インタフェース回路。
【外国語明細書】
2015146604000001.pdf