(57)【要約】【課題】比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる半導体装置を提供する。【解決手段】バイポーラ・トランジスタでは、コレクタ層４は、第１コレクタ層５、第２コレクタ層６および第３コレクタ層７の三層から形成されている。コレクタ層４には、くびれ部２０が形成されている。くびれ部２０における、コレクタ層４の厚みＴＮ方向の中間位置をくびれ部中間位置ＮＬとし、コレクタ層４における、コレクタ層の厚みＴＣ方向の中間位置をコレクタ層中間位置ＣＬとすると、くびれ部２０は、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するように形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上に形成されたサブコレクタ層と、
前記サブコレクタ層上に形成されたコレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と
を有し、
前記コレクタ層は、厚さ方向と交差する方向に前記コレクタ層の領域が狭められたくびれ部を備え、
前記くびれ部は、前記コレクタ層の側部から前記厚さ方向と交差する方向に向かって形成された凹部によって規定され、
前記くびれ部における、前記コレクタ層の厚み方向の中間位置をくびれ部中間位置とし、前記コレクタ層における、前記コレクタ層の厚み方向の中間位置をコレクタ層中間位置とすると、
前記くびれ部は、前記くびれ部中間位置が前記コレクタ層中間位置に対して前記ベース層側に位置する第１配置、前記くびれ部中間位置が前記コレクタ層中間位置に位置する第２配置、および、前記くびれ部中間位置が前記コレクタ層中間位置に対して前記サブコレクタ層側に位置するとともに、前記凹部に前記サブコレクタ層が露出しない第３配置のいずれかの配置をもって形成された、半導体装置。
【請求項２】
前記くびれ部を覆うように絶縁膜が形成された、請求項１記載の半導体装置。
【請求項３】
前記コレクタ層は、互いに対向する側部を有し、
前記くびれ部は、前記対向する側部のうち少なくとも一方の側部に形成された、請求項１または２に記載の半導体装置。
【請求項４】
前記くびれ部は、前記対向する側部のうち他方の側部に形成された、請求項３記載の半導体装置。
【請求項５】
前記くびれ部は、前記一方の側部にだけ形成され、
前記一方の側部と対向する他方の側部には、前記ベース層に電気的に接続されるベース引出し配線が配置された、請求項３記載の半導体装置。
【請求項６】
前記他方の側部では、前記コレクタ層の端面は、前記ベース層の端面と同じ位置にあるか、または、前記ベース層の端面から突出した位置にある、請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、バイポーラ・トランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯端末機等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラ・トランジスタが適用されている。ヘテロ接合型のバイポーラ・トランジスタでは、動作速度を上げるために、ベースとコレクタとの間の容量（ベース・コレクタ間容量）を小さくすることが求められる。
【０００３】
ここで、そのようなヘテロ接合型のバイポーラ・トランジスタとして、特許文献１に開示されているバイポーラ・トランジスタについて説明する。図３２に示すように、バイポーラ・トランジスタ１０１では、ＧａＡｓ等の半導体基板１０２に接するように、高濃度にドープされたサブコレクタ層１０３が形成され、そのサブコレクタ層１０３に接するように、ドープされたコレクタ層１０４が形成されている。そのコレクタ層１０４に接するようにベース層１１０が形成され、そのベース層１１０に接するようにエミッタ層１１１が形成されている。そのエミッタ層１１１に接するようにエミッタキャップ層１１２が形成されている。
【０００４】
エミッタキャップ層１１２に接するようにエミッタ電極１１４が形成され、ベース層１１０に接するようにベース電極１１３が形成されている。サブコレクタ層１０３に接するようにコレクタ電極１１５が形成されている。このバイポーラ・トランジスタ１０１では、ベース・コレクタ間容量を低減するために、コレクタ層１０４におけるサブコレクタ層１０３側（コレクタ層下部）に、サブコレクタ層１０３に接するようにくびれ部１２０が設けられている。すなわち、くびれ部１２０は、サブコレクタ層１０３の表面を露出するように、コレクタ層１０４の側壁から内側に向かって形成された凹部１２１によって規定されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０８−６４６１０号公報
【特許文献２】特開２００３−３４７３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のヘテロ接合型のバイポーラ・トランジスタでは、次のような問題点があった。バイポーラ・トランジスタにおける、コレクタ・ベース間の電圧に対するベース・コレクタ間容量の関係を図３３に示す。図３３に示すように、くびれ部を設けたバイポーラ・トランジスタの場合には、くびれ部を設けないバイポーラ・トランジスタの場合に比べて、比較的高いコレクタ・ベース間の電圧においてベース・コレクタ間容量が低減するものの、比較的低いコレクタ・ベース間の電圧に対しては、ベース・コレクタ間容量を十分に低減することができていないことがわかる。
【０００７】
本発明は、このような問題点を解決するためになされたものであり、その目的は、比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、サブコレクタ層とコレクタ層とベース層とエミッタ層とを有している。サブコレクタ層は、半導体基板の主表面上に形成されている。コレクタ層は、サブコレクタ層に接するように形成されている。ベース層は、コレクタ層に接するように形成されている。エミッタ層は、ベース層に接するように形成されている。コレクタ層は、厚さ方向と交差する方向にコレクタ層の領域が狭められたくびれ部を備えている。くびれ部は、コレクタ層の側部から厚さ方向と交差する方向に向かって形成された凹部によって規定される。くびれ部における、コレクタ層の厚み方向の中間位置をくびれ部中間位置とし、コレクタ層における、コレクタ層の厚み方向の中間位置をコレクタ層中間位置とすると、くびれ部は、くびれ部中間位置がコレクタ層中間位置に対してベース層側に位置する第１配置、くびれ部中間位置がコレクタ層中間位置に位置する第２配置、および、くびれ部中間位置がコレクタ層中間位置に対してサブコレクタ層側に位置するとともに、凹部にサブコレクタ層が露出しない第３配置のいずれかの配置をもって形成されている。
【０００９】
本発明による半導体装置によれば、くびれ部が、上記第１配置、第２配置および第３配置のいずれかの配置をもって形成されていることで、ベース・コレクタ間容量を、コレクタ・ベース間の電圧が比較的低い電圧に対しても下げることが可能になる。
【００１０】
また、くびれ部を覆うように絶縁膜が形成されていることが好ましい。
これにより、ベース・コレクタ間容量を確実に低減することができるができるとともに、耐湿性を向上させることができる。
【００１１】
くびれ部の形成態様としては、くびれ部は、コレクタ層の互いに対向する側部のうち少なくとも一方の側部に形成されていてもよいし、さらに、対向する側部のうち他方の側部に形成されていてもよい。
【００１２】
また、くびれ部は、一方の側部にだけ形成され、その一方の側部と対向する他方の側部には、ベース層に電気的に接続されるベース引出し配線が配置されていてもよい。
【００１３】
特に、この場合には、他方の側部では、コレクタ層の端面は、ベース層の端面と同じ位置にあるか、または、ベース層の端面から突出した位置にあることが好ましい。
【００１４】
これにより、ベース引出し配線が断線等するのを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係るバイポーラ・トランジスタの断面図である。
【図２】同実施の形態において、バイポーラ・トランジスタにおけるくびれ部の配置関係を示す部分拡大断面図である。
【図３】同実施の形態において、図１に示すバイポーラ・トランジスタの製造方法の一工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、バイポーラ・トランジスタにおけるベース・コレクタ間容量を説明するための空乏層を示す第１の断面図である。
【図１４】同実施の形態において、バイポーラ・トランジスタにおけるベース・コレクタ間容量を説明するための断面図であり、（Ａ）は、空乏層を示す第２の断面図であり、（Ｂ）は、その容量の等価回路を示す図である。
【図１５】同実施の形態において、バイポーラ・トランジスタにおけるベース・コレクタ間容量を説明するための断面図であり、（Ａ）は、空乏層を示す第３の断面図であり、（Ｂ）は、その容量の等価回路を示す図である。
【図１６】同実施の形態において、バイポーラ・トランジスタにおけるベース・コレクタ間容量を説明するための断面図であり、（Ａ）は、空乏層を示す第４の断面図であり、（Ｂ）は、その容量の等価回路を示す図である。
【図１７】同実施の形態において、バイポーラ・トランジスタのベース・コレクタ間容量とコレクタ・ベース間の電圧との関係を比較例とともに示すグラフである。
【図１８】同実施の形態において、第１変形例に係るバイポーラ・トランジスタの断面図である。
【図１９】同実施の形態において、第１変形例に係るバイポーラ・トランジスタにおけるくびれ部の配置関係を示す部分拡大断面図である。
【図２０】同実施の形態において、第１変形例に係るバイポーラ・トランジスタのベース・コレクタ間容量とコレクタ・ベース間の電圧との関係を比較例とともに示すグラフである。
【図２１】同実施の形態において、第２変形例に係るバイポーラ・トランジスタの断面図である。
【図２２】同実施の形態において、第２変形例に係るバイポーラ・トランジスタにおけるくびれ部の配置関係を示す部分拡大断面図である。
【図２３】本発明の実施の形態２に係るバイポーラ・トランジスタの断面図である。
【図２４】同実施の形態において、バイポーラ・トランジスタにおけるくびれ部の配置関係を示す部分拡大断面図である。
【図２５】同実施の形態において、図２３に示すバイポーラ・トランジスタの製造方法の一工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】本発明の実施の形態３に係るバイポーラ・トランジスタの平面図である。
【図３０】同実施の形態において、図２９に示す断面線ＸＸＸ−ＸＸＸにおける断面図である。
【図３１】同実施の形態において、図２９に示す断面線ＸＸＸＩ−ＸＸＸＩにおける断面図である。
【図３２】従来技術に係るバイポーラ・トランジスタの断面図である。
【図３３】従来技術に係るバイポーラ・トランジスタのベース・コレクタ間容量とコレクタ・ベース間の電圧との関係を示すグラフである。
【発明を実施するための形態】
【００１６】
実施の形態１
実施の形態１に係る半導体装置として、ヘテロ接合型のバイポーラ・トランジスタの一例について説明する。
【００１７】
図１に示すように、バイポーラ・トランジスタ１では、半絶縁性のＧａＡｓの半導体基板２の表面に接するように、ｎ＋-ＧａＡｓ層からなるサブコレクタ層３が形成されている。サブコレクタ層３に接するように、ｎ型のコレクタ層４が形成されている。コレクタ層４に接するように、ｐ-ＧａＡｓ層からなるベース層１０が形成されている。ベース層１０の幅（紙面に向かって左右方向）は、１０μｍ程度であり、奥行き（紙面に向かって前後方向）は、２５μｍ程度である。
【００１８】
ベース層１０に接するように、ｎ-ＩｎＧａＰ層からなるエミッタ層１１が形成されている。エミッタ層１１に接するように、ｎ-ＧａＡｓ層とｎ-ＩｎＧａＡｓ層からなるエミッタキャップ層１２が形成されている。エミッタキャップ層１２の幅は、４μｍ程度である。そのエミッタキャップ層１２にオーミック接触するように、エミッタ電極１４が形成されている。
【００１９】
なお、半導体基板１とサブコレクタ層３との間に、積層された別の層が形成されていてもよい。また、同様に、サブコレクタ層３とコレクタ層４との間、コレクタ層４とのベース層１０との間、ベース層１０とエミッタ層１１との間およびエミッタ層１１とエミッタキャップ層１２との間のいずれかにも、別の層が形成されていてもよい。
【００２０】
ベース層１０にオーミック接触するように、ベース電極１３が形成されている。サブコレクタ層３にオーミック接触するように、コレクタ電極１５が形成されている。サブコレクタ層３、コレクタ層４、ベース層１０、エミッタ層１１およびエミッタキャップ層１２等を覆うように絶縁膜１７が形成されている。その絶縁膜１７の上に、エミッタ電極１４に電気的に接続されるエミッタ引出し配線１６等が形成されている。
【００２１】
このバイポーラ・トランジスタ１では、コレクタ層４は、第１コレクタ層５、第２コレクタ層６および第３コレクタ層７の三層から形成されている。コレクタ層４の厚さは、約１０００ｎｍ程度である。第１コレクタ層５は、ｎ-ＧａＡｓ層（ｎ型キャリア濃度：約１×１０16ｃｍ-3、厚さ：約７４０ｎｍ）からなり、サブコレクタ層３に接するように形成されている。第２コレクタ層６は、ｎ-ＩｎＧａＰ層（ｎ型キャリア濃度：約２×１０16ｃｍ-3、厚さ：約２０ｎｍ）からなり、第１コレクタ層５に接するように形成されている。第３コレクタ層７は、ｎ-ＧａＡｓ層（ｎ型キャリア濃度：約１×１０16ｃｍ-3、厚さ：約２４０ｎｍ）からなり、第２コレクタ層６に接するように形成されている。
【００２２】
コレクタ層４には、厚さ方向と交差する方向にコレクタ層４の領域が狭められたくびれ部２０が形成されている。くびれ部２０は、コレクタ層４の側部から内側に向かって形成される凹部２１によって、その位置、長さ（幅）および厚み等が規定される。たとえば、くびれ部２０の幅（紙面に向かって左右方向）は、ベース層１０の幅の約１／２の約５μｍ程度とされる。また、くびれ部２０は、ベース層１０とコレクタ層４との界面から約５０ｎｍ程度の長さ（距離）と、その界面から４５０ｎｍ程度の長さ（距離）までの領域に形成され、くびれ部２０の厚さは４００ｎｍ程度とされる。
【００２３】
ここで、図２に示すように、くびれ部２０における、コレクタ層４の厚みＴＮ方向の中間位置をくびれ部中間位置ＮＬとし、コレクタ層４における、コレクタ層の厚みＴＣ方向の中間位置をコレクタ層中間位置ＣＬとする。そうすると、このバイポーラ・トランジスタ１では、くびれ部２０は、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するように形成されている。なお、図２では、図面の簡略化のために、絶縁膜等が省略されている。
【００２４】
上述したヘテロ接合型のバイポーラ・トランジスタ１では、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するようにくびれ部２０が形成されていることで、比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる。これについては、後で詳細に説明する。
【００２５】
次に、上述したヘテロ接合型のバイポーラ・トランジスタ１の製造方法の一例について説明する。まず、半導体基板の表面上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびエミッタキャップ層となる所定の層が、それぞれエピタキシャル成長法によって形成される。図３に示すように、半導体基板２の表面に接するように、サブコレクタ層となるｎ＋-ＧａＡｓ層３ａが形成される。そのｎ＋-ＧａＡｓ層３ａに接するように、第１コレクタ層となるｎ-ＧａＡｓ層５ａが形成される。そのｎ-ＧａＡｓ層５ａに接するように、第２コレクタ層となるｎ-ＩｎＧａＰ層６ａが形成される。
【００２６】
そのｎ-ＩｎＧａＰ層６ａに接するように、第３コレクタ層となるｎ-ＧａＡｓ層７ａが形成される。そのｎ-ＧａＡｓ層７ａに接するように、ベース層となるｐ-ＧａＡｓ層１０ａが形成される。そのｐ-ＧａＡｓ層１０ａに接するように、エミッタ層となるｎ-ＩｎＧａＰ層１１ａが形成される。そのｎ-ＩｎＧａＰ層１１ａに接するように、エミッタキャップ層となるｎ-ＧａＡｓ／ｎ-ＩｎＧａＡｓ層１２ａが形成される。この層のうち、ＩｎＧａＡｓ層がエミッタ電極と接触することになる。
【００２７】
次に、所定のフォトレジストマスク（図示せず）をエッチングマスクとして、ｎ-ＧａＡｓ／ｎ-ＩｎＧａＡｓ層１２ａをパターニングすることによって、エミッタキャップ層１２（図４参照）が形成される。その後、フォトレジストマスクが除去される。次に、図４に示すように、そのエミッタキャップ層１２の表面にエミッタ電極１４が形成される。エミッタ電極１４は、たとえば、チタン（Ｔｉ）、白金（Ｐｔ）層および金（Ａｕ）層を順次積層させた、厚さ約０．３μｍ程度の積層膜から形成される。
【００２８】
次に、エミッタ層およびベース層等をパターニングするためのフォトレジストマスク（図示せず）が形成される。次に、そのフォトレジストマスクをエッチングマスクとし、リン酸および過酸化水素水の混合液をエッチング液として、エッチング処理が施される。このとき、図５に示すように、ｎ-ＩｎＧａＰ層６ａがエッチングストッパ層となって、ｎ-ＧａＡｓ層７ａ、ｐ-ＧａＡｓ層１０ａおよびｎ-ＩｎＧａＰ層１１ａがパターニングされて、エミッタ層１１、ベース層１０および第３コレクタ層７が形成される。その後、フォトレジストマスクが除去される。
【００２９】
次に、ベース電極が形成される領域に位置するｎ-ＩｎＧａＰ層１１ａの部分が除去される。次に、図６に示すように、リフトオフ法によって、ベース層１０に接するベース電極１３が形成される。ベース電極１３は、たとえば、白金（Ｐｔ）層、チタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）層を順次積層させた、厚さ約０．３μｍ程度の積層膜から形成される。
【００３０】
次に、図７に示すように、エミッタ層１１、ベース層１０、エミッタ電極１４およびベース電極１３等を覆うフォトレジストマスク３１が形成される。次に、フォトレジストマスク３１をエッチングマスクとして、ｎ-ＧａＡｓ層５ａを実質的に残しｎ-ＩｎＧａＰ層６ａを除去する所定の薬液によるエッチング処理を施すことによって、露出しているｎ-ＩｎＧａＰ層６ａの部分が除去される。次に、ｎ-ＩｎＧａＰ層６ａを実質的に残してｎ-ＧａＡｓ層５ａをエッチングする所定の薬液によるエッチング処理を施すことによって、ｎ-ＧａＡｓ層５ａの一部が除去される。
【００３１】
次に、ｎ-ＧａＡｓ層５ａを実質的に残してｎ-ＩｎＧａＰ層６ａをエッチングする所定の薬液によるエッチング処理を施すことによって、図８に示すように、ｎ-ＩｎＧａＰ層６ａがサイドエッチングされて、ｎ-ＧａＡｓ層７ａの下面が露出するとともにｎ-ＧａＡｓ層５ａの上面が露出する。このとき、残されるｎ-ＩｎＧａＰ層６ａの長さが、くびれ部の長さ（幅）として、エミッタキャップ層１２の幅よりも短くならないようにサイドエッチングされる。
【００３２】
次に、図９に示すように、ｎ-ＩｎＧａＰ層６ａを実質的に残してｎ-ＧａＡｓ層５ａをエッチングする所定の薬液によるエッチング処理を施すことにより、露出しているｎ-ＧａＡｓ層５ａ、７ａの部分が除去される。このとき、露出したｎ-ＧａＡｓ層７ａの下面から上方へ向かってｎ-ＧａＡｓ層７ａが除去されるとともに、露出したｎ-ＧａＡｓ層５ａの上面から下方へ向かってｎ-ＧａＡｓ層５ａが除去されて、凹部２１が形成される。その後、図１０に示すように、フォトレジストマスク３１が除去される。こうして、凹部２１を形成することによって、くびれ部２０が形成（規定）されることになる。
【００３３】
次に、リフトオフ法によって、図１１に示すように、サブコレクタ層３に接するようにコレクタ電極１５が形成される。コレクタ電極１５は、たとえば、金（Ａｕ）層、ニッケル（Ｎｉ）層およびゲルマニウム金（ＡｕＧｅ）層を順次積層させた、厚さ約０．３μｍ程度の積層膜から形成される。次に、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、くびれ部２０を覆うとともに、エミッタキャップ層１２、エミッタ層１１、コレクタ層４およびサブコレクタ層３等を覆うように、厚さ約２００〜５００ｎｍ程度のシリコン窒化膜等の絶縁膜１７（図１２参照）が形成される。
【００３４】
次に、絶縁膜１７に所定の写真製版処理とエッチング処理を施すことにより、エミッタ電極１４およびコレクタ電極１５等を露出する開口部が形成される。次に、図１２に示すように、エミッタ電極１４に接するように、エミッタ引出し配線１６等の所定の引出し配線が形成される。エミッタ引出し配線１６等は、チタン（Ｔｉ）および金（Ａｕ）を順次積層させた、厚さ約１μｍ程度の積層膜から形成される。次に、引出し配線等を覆うように保護膜（図示せず）が形成されて、半導体素子としてバイポーラ・トランジスタが形成される。その後、バイポーラ・トランジスタが所定のパッケージ（図示せず）に実装されて、ヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置が完成する。
【００３５】
上述したバイポーラ・トランジスタでは、くびれ部が所定の位置に配置されていることで、比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる。このことについて、空乏層を示しながら説明する。ベース・コレクタ間容量Ｃｂｃは、通常、ベース・コレクタ間に形成される空乏層の厚さと面積（接合面積）に依存する。ここで、空乏層の厚さをｄ、ベース層とコレクタ層との接合面積をＳ、真空の誘電率をε０、コレクタ層の比誘電率をεとすると、ベース・コレクタ間容量Ｃｂｃは、次の式によって表される。
【００３６】
Ｃｂｃ＝ε０・ε・Ｓ／ｄ
空乏層の厚さｄは、コレクタ層の不純物濃度が低濃度Ｎｄであり、ベース層の不純物濃度が高濃度である場合には、コレクタ層側に伸びる空乏層の厚さによって近似することができ、単位電荷をｑ、内蔵電位をＶｂｉとすると、次の式によって表される。
【００３７】
ｄ＝（２ε０・ε・（Ｖｂｉ＋Ｖｃｂ）／（ｑ・Ｎｄ））０．５
この式から、空乏層の厚さｄは、コレクタ・ベース間の電圧Ｖｃｂが高くなる（逆バイアスを正）にしたがい厚くなり、空乏層はベース層とコレクタ層との接合面からサブコレクタ層側へ徐々に伸びていくことになる。
【００３８】
上述したヘテロ接合型のバイポーラ・トランジスタでは、コレクタ・ベース間の電圧Ｖｃｂが低い場合には、図１３に示すように、空乏層ＤＬの厚さは薄く、ベース層１０とコレクタ層４との接合面からその界面の近傍のコレクタ層４の領域までしか伸びず、くびれ部２０にまで到達しない。
【００３９】
コレクタ・ベース間の電圧Ｖｃｂが少し高くなると、図１４（Ａ）に示すように、空乏層ＤＬがくびれ部２０の直前まで到達する。空乏層ＤＬがくびれ部２０の直前に到達するまでは、ベース・コレクタ間容量Ｃｂｃは、空乏層ＤＬの容量だけである。図１４（Ｂ）に示すように、その空乏層ＤＬの容量をＣ０とすると、容量Ｃ０は次の式によって表される。
【００４０】
Ｃｂｃ＝Ｃ０＝ε０・ε・Ｓ／ｄ
面積Ｓは、ベース層とコレクタ層との接合面積に相当し、この状態までは、ベース・コレクタ間容量は、くびれ部を備えていないバイポーラ・トランジスタの場合における対応するベース・コレクタ間容量と同じ容量である。
【００４１】
コレクタ・ベース間の電圧Ｖｃｂがさらに高くなると、図１５（Ａ）に示すように、空乏層ＤＬはくびれ部２０に到達する。くびれ部２０に到達した空乏層ＤＬの部分では、その面積（厚さ方向と略直交する方向の面積）が、ベース層１０とコレクタ層４との接合面積よりも小さくなる。このため、くびれ部２０に位置する空乏層の容量はその分小さくなる。また、くびれ部２０を規定する凹部２１では、寄生容量が形成されることになる。
【００４２】
ここで、図１５（Ｂ）に示すように、くびれ部２０の空乏層の容量をＣ０１、寄生容量をＣｐａとすると、ベース・コレクタ間容量Ｃｂｃは、容量Ｃ０１と寄生容量Ｃｐａとを並列に接続させた容量Ｃ１（Ｃ０１＋Ｃｐａ）に、容量Ｃ０を直列接続させた容量に相当することになる。なお、この説明では、凹部２１に形成される寄生容量を、１つの寄生容量Ｃｐａで代表させている。
【００４３】
コレクタ・ベース間の電圧Ｖｃｂがさらに高くなると、図１６（Ａ）に示すように、空乏層ＤＬはくびれ部２０のサブコレクタ層側の端部に到達する。ここで、図１６（Ｂ）に示すように、くびれ部２０の空乏層の容量をＣ０２、寄生容量をＣｐａとすると、ベース・コレクタ間容量Ｃｂｃは、容量Ｃ０２と寄生容量Ｃｐａとを並列に接続させた容量Ｃ２（Ｃ０２＋Ｃｐａ）に、容量Ｃ０を直列接続させた容量に相当することになる。
【００４４】
寄生容量Ｃｐａは、絶縁膜１７（図１参照）に依存する。絶縁膜の比誘電率ε（たとえば、２〜７程度）は、半導体（ＧａＡｓ）の比誘電率ε（１３．１程度）よりも低い。また、この寄生容量Ｃｐａは、コレクタ・ベース間の電圧Ｖｃｂに比較的依存しない容量とされる。このため、容量Ｃ０１、Ｃ０２は、くびれ部が形成されていない、半導体（ＧａＡｓ）だけの場合における対応する容量に比べて小さくなる。これにより、ベース・コレクタ間容量Ｃｂｃとして、容量Ｃ０と容量Ｃ０１との直列接続による合成容量、または、容量Ｃ０と容量Ｃ０２との直列接続による合成容量は、くびれ部が形成されていない場合における対応する容量よりも小さくなる。
【００４５】
特に、上述したヘテロ接合型のバイポーラ・トランジスタでは、図２に示すように、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するようにくびれ部２０が形成されている。これにより、ベース層１０とコレクタ層４との接合面から、ベース層１０とコレクタ層４との接合面積をもって空乏層ＤＬが伸びる長さ（図１３および１４（Ａ）参照）が、図３２に示されるバイポーラ・トランジスタの場合に比べて十分に短くなる。
【００４６】
このため、図１７に示すように、ベース・コレクタ間容量Ｃｂｃのコレクタ・ベース間の電圧Ｖｃｂ依存性においては、比較例（図３２）に比べて、コレクタ・ベース間の電圧Ｖｃｂがより低い電圧に対しても、ベース・コレクタ間容量Ｃｂｃを下げることが可能になる。
【００４７】
たとえば、携帯端末機では、バッテリー電源の制約等から、コレクタ・ベース間の電圧Ｖｃｂは概ね２Ｖ程度以下になる場合が多い。さらに、近年の携帯端末機のトレンドとしては、コレクタ・ベース間の電圧Ｖｃｂがさらに低い電圧領域のもとで動作させることが求められている。
【００４８】
コレクタ・ベース間の電圧Ｖｃｂが２Ｖ程度以下の場合、比較例（図３２）では、ベース・コレクタ間容量Ｃｂｃをほとんど低減することができないのに対して、実施の形態に係るバイポーラ・トランジスタでは、ベース・コレクタ間容量Ｃｂｃを十分に低減させることができる。
【００４９】
さらに、バイポーラ・トランジスタの性能としては、コレクタ・ベース間の電圧Ｖｃｂの変動に対して、ベース・コレクタ間容量Ｃｂｃの変動が少ないことが好ましいとされる。このとき、たとえば、コレクタ・ベース間の電圧Ｖｃｂを２．５Ｖ〜０Ｖの範囲において動作させるような回路設計を想定すると、比較例（図３２）では、図１７および図３３に示すように、コレクタ・ベース間の電圧Ｖｃｂが２Ｖ付近において、ベース・コレクタ間容量Ｃｂｃの急激な変化を生じるため、高周波動作上、問題が発生しやすくなる。一方、実施の形態に係るバイポーラ・トランジスタでは、ベース・コレクタ間容量Ｃｂｃの急激な変化はなく、性能として優れていることがいえる。
【００５０】
また、上述したバイポーラ・トランジスタ１では、くびれ部２０を覆うように、絶縁膜１７が形成されている。これにより、絶縁膜が形成されていないバイポーラ・トランジスタの場合に比べて、耐湿性を大幅に向上させることができる。
【００５１】
また、たとえば、コレクタ層の全体がくびれ部とされたバイポーラ・トランジスタの場合（特許文献２）に比べると、くびれ部２０の厚さが薄く、くびれ部２０の側方の凹部２１を絶縁膜１７によって埋め込むことができる。これにより、くびれ部２０の機械的強度を上げることができ、たとえば、ベース層等が破損等してしまうのを防止することができる。
【００５２】
第１変形例
上述したバイポーラ・トランジスタでは、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するようにくびれ部２０が形成されている場合について説明した。ここでは、その第１変形例として、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに位置するようにくびれ部が形成されたヘテロ接合型のバイポーラ・トランジスタについて説明する。
【００５３】
図１８に示すように、バイポーラ・トランジスタ１では、コレクタ層４は、第１コレクタ層５、第２コレクタ層６および第３コレクタ層７の三層から形成されている。第１コレクタ層５は、ｎ-ＧａＡｓ層（ｎ型キャリア濃度：約１×１０16ｃｍ-3、厚さ：約４９５ｎｍ）からなり、サブコレクタ層３に接するように形成されている。第２コレクタ層６は、ｎ-ＩｎＧａＰ層（ｎ型キャリア濃度：約５×１０16ｃｍ-3、厚さ：約１０ｎｍ）からなり、第１コレクタ層５に接するように形成されている。第３コレクタ層７は、ｎ-ＧａＡｓ層（ｎ型キャリア濃度：約１×１０16ｃｍ-3、厚さ：約４９５ｎｍ）からなり、第２コレクタ層６に接するように形成されている。
【００５４】
コレクタ層４には、厚さ方向と交差する方向にコレクタ層４の領域が狭められたくびれ部２０が形成されている。くびれ部２０は、コレクタ層４の側部から内側に向かって形成される凹部２１によって、その位置、長さ（幅）および厚み等が規定される。図１９に示すように、このバイポーラ・トランジスタ１では、くびれ部２０は、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに位置するように形成されている。なお、これ以外の構成については、図１に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５５】
上述したバイポーラ・トランジスタは、第１コレクタ層となるｎ-ＧａＡｓ層の厚さと、第３コレクタ層となるｎ-ＧａＡｓ層の厚さを変更するだけで、前述した図３〜図１２に示す工程と実質的に同じ工程によって形成することができる。
【００５６】
第１変形例に係るバイポーラ・トランジスタでは、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに位置するようにくびれ部２０が形成されている。このため、ベース層１０とコレクタ層４との接合面から、ベース層１０とコレクタ層４との接合面積をもって空乏層ＤＬが伸びる長さが、前述したバイポーラ・トランジスタの場合より多少長くなるものの、図３２に示されるバイポーラ・トランジスタの場合に比べて短くなる。
【００５７】
これにより、図２０に示すように、ベース・コレクタ間容量Ｃｂｃのコレクタ・ベース間の電圧Ｖｃｂ依存性においては、比較例（図３２）に比べて、コレクタ・ベース間の電圧Ｖｃｂが比較的低い電圧に対しても、ベース・コレクタ間容量Ｃｂｃを下げることが可能になる。その結果、コレクタ・ベース間の電圧Ｖｃｂの電圧として、実使用レベルの低電圧（たとえば、２Ｖ以下）において、ベース・コレクタ間容量Ｃｂｃを下げることができる。
【００５８】
第２変形例
また、第２変形例として、図２１および図２２に示すように、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対して前記サブコレクタ層３側に位置するとともに、凹部２１にサブコレクタ層３が露出しないように、くびれ部２０が形成されていてもよい。すなわち、凹部２１の下側壁面にコレクタ層４（第１コレクタ層５）が露出（位置）するように、くびれ部２０が形成されていてもよい。このようなくびれ部２０が形成されたヘテロ接合型のバイポーラトランジスタ１においても、図１に示すバイポーラ・トランジスタ１および図１８に示すバイポーラ・トランジスタ１と同様に、ベース・コレクタ間容量Ｃｂｃを下げることができる。
【００５９】
このバイポーラ・トランジスタ１の場合、コレクタ・ベース間の電圧Ｖｃｂがさらに高くなると、図１６（Ａ）に示すように、空乏層ＤＬはくびれ部２０のサブコレクタ層３側の端部に到達し、それよりサブコレクタ層３側へさらに伸びることになる。このとき、その端部から横方向（コレクタの厚さ方向と交差する方向）にも空乏層は伸びるものの、この伸びは凹部２１の寸法に比べ相対的に小さい。これにより、ベース・コレクタ間容量Ｃｂｃは、図１６に示す場合と同様の考え方で概ね近似することができる。
【００６０】
したがって、すでに説明したように、ベース・コレクタ間容量Ｃｂｃは、容量Ｃ０２と寄生容量Ｃｐａとを並列に接続させた容量Ｃ２（Ｃ０２＋Ｃｐａ）に、容量Ｃ０を直列接続させた容量に相当することになり、凹部２１にサブコレクタ層３が露出しないようにくびれ部２０を形成することで、ベース・コレクタ容量Ｃｂｃを下げることができる。
【００６１】
このことから、実際の使用を想定したコレクタ・ベース間の電圧Ｖｃｂの範囲を考慮すると、ベース・コレクタ間容量Ｃｂｃの低減を十分に図るには、くびれ部２０の配置として、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するようにくびれ部２０が形成されている配置（第１配置）、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに位置するようにくびれ部２０が形成されている配置（第２配置）、および、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対して前記サブコレクタ層３側に位置するとともに、凹部２１にサブコレクタ層３が露出しないように、くびれ部２０が形成されている配置（第３配置）のうちのいずれかの配置になるように、くびれ部２０が形成されていることが望ましいことがわかった。
【００６２】
なお、上述したバイポーラ・トランジスタでは、くびれ部２０を覆う絶縁膜として、シリコン窒化膜を例に挙げて説明した。ベース・コレクタ間容量Ｃｂｃをさらに低減するために、シリコン窒化膜の替わりにシリコン酸化膜（比誘電率ε＝４程度）を形成してもよく、また、比誘電率εが２〜４程度の絶縁膜を形成してもよい。また、くびれ部２０の厚さを厚くすることによっても、ベース・コレクタ間容量Ｃｂｃをさらに低減することができる。
【００６３】
実施の形態２
実施の形態２では、くびれ部の形成態様の他の例について説明する。図２３に示すように、コレクタ層４は、第１コレクタ層５、第２コレクタ層６、第３コレクタ層７、第４コレクタ層８および第５コレクタ層９の五層から形成されている。
【００６４】
コレクタ層４の厚さは、約１０００ｎｍ程度とされる。第１コレクタ層５は、ｎ-ＧａＡｓ層（ｎ型キャリア濃度：約１×１０16ｃｍ-3、厚さ：約３００ｎｍ）からなり、サブコレクタ層３に接するように形成されている。第２コレクタ層６は、ｎ-ＩｎＧａＰ層（ｎ型キャリア濃度：約３×１０16ｃｍ-3、厚さ：約１０ｎｍ）からなり、第１コレクタ層５に接するように形成されている。
【００６５】
第３コレクタ層７は、ｎ-ＧａＡｓ層（ｎ型キャリア濃度：約１×１０16ｃｍ-3、厚さ：約５００ｎｍ）からなり、第２コレクタ層６に接するように形成されている。第４コレクタ層８は、ｎ-ＩｎＧａＰ層（ｎ型キャリア濃度：約３×１０16ｃｍ-3、厚さ：約１０ｎｍ）からなり、第３コレクタ層７に接するように形成されている。第５コレクタ層９は、ｎ-ＧａＡｓ層（ｎ型キャリア濃度：約１×１０16ｃｍ-3、厚さ：約１８０ｎｍ）からなり、第４コレクタ層８に接するように形成されている。
【００６６】
実施の形態２に係るバイポーラ・トランジスタ１では、第１コレクタ層５と第５コレクタ層９との間にくびれ部２０が形成されている。図２４に示すように、このバイポーラ・トランジスタ１では、くびれ部２０は、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するように形成されている。なお、これ以外の構成については、図１に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００６７】
次に、上述したバイポーラ・トランジスタ１の製造方法の一例について説明する。まず、半導体基板２の表面上に、サブコレクタ層となるｎ＋-ＧａＡｓ層３ａ、第１コレクタ層となるｎ-ＧａＡｓ層５ａ、第２コレクタ層となるｎ-ＩｎＧａＰ層６ａ、第３コレクタ層となるｎ-ＧａＡｓ層７ａ、第４コレクタ層となるｎ-ＩｎＧａＰ層８ａ、第５コレクタ層となるｎ-ＧａＡｓ層９ａ、ベース層となるｐ-ＧａＡｓ層１０ａ、エミッタ層となるｎ-ＩｎＧａＰ層１１ａ、エミッタキャップ層１２となるｐ-ＧａＡｓ層が、エピタキシャル成長法によって順次形成される（図２５参照）。
【００６８】
その後、図４および図５に示す工程と同様の工程を経て、図２５に示すように、エミッタキャップ層１２、エミッタ電極１４、エミッタ層１１、ベース層１０、第５コレクタ層９、ベース電極１３が形成される。
【００６９】
次に、図２６に示すように、エミッタ層１１、ベース層１０、エミッタ電極１４およびベース電極１３等を覆うフォトレジストマスク３２が形成される。次に、フォトレジストマスク３２をエッチングマスクとして、ｎ-ＧａＡｓ層７ａを実質的に残しｎ-ＩｎＧａＰ層８ａを除去する所定の薬液によるエッチング処理を施すことによって、露出しているｎ-ＩｎＧａＰ層８ａの部分が除去される。
【００７０】
次に、ｎ-ＩｎＧａＰ層６ａ、８ａを実質的に残してｎ-ＧａＡｓ層７ａをエッチングする所定の薬液によるエッチング処理を施すことによって、ｎ-ＧａＡｓ層７ａの一部が除去される。このとき、残されるｎ-ＧａＡｓ層７ａの長さが、くびれ部の長さ（幅）として、エミッタキャップ層１２の幅よりも短くならないようにサイドエッチングされる。
【００７１】
次に、ｎ-ＧａＡｓ層７ａを実質的に残してｎ-ＩｎＧａＰ層６ａ、８ａをエッチングする所定の薬液によるエッチング処理を施すことによって、図２７に示すように、露出しているｎ-ＩｎＧａＰ層６ａ、８ａの部分がエッチングされて、ｎ-ＧａＡｓ層８ａの下面が露出するとともにｎ-ＧａＡｓ層５ａの上面が露出する。その後、フォトレジストマスク３２が除去される。
【００７２】
次に、ｎ-ＧａＡｓ層５ａに所定の写真製版処理とエッチング処理を施すことにより、サブコレクタ層３を露出する開口部が形成され、次に、図２８に示すように、その開口部にコレクタ電極１５が形成される。次に、素子アイソレーションのためのイオン注入を行うことにより、サブコレクタ層および第１コレクタ層の所定の部分（図示せず）が絶縁化される。次に、プラズマＣＶＤ法によって、くびれ部２０等を覆うようにシリコン窒化膜等の絶縁膜１７（図２３参照）が形成される。
【００７３】
次に、エミッタ引出し配線１６等の所定の引出し配線が形成される。その引出し配線等を覆うように保護膜（図示せず）が形成されて、半導体素子としてバイポーラ・トランジスタが形成される。その後、バイポーラ・トランジスタが所定のパッケージ（図示せず）に実装されて、バイポーラ・トランジスタを備えた半導体装置が完成する。
【００７４】
上述したバイポーラ・トランジスタでは、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するようにくびれ部２０が形成されている。このため、実施の形態１において説明したのと同様に、ベース層１０とコレクタ層４との接合面から、ベース層１０とコレクタ層４との接合面積をもって空乏層ＤＬが伸びる長さが、比較例（図３２参照）に係るバイポーラ・トランジスタの場合に比べて短くなる。
【００７５】
これにより、ベース・コレクタ間容量Ｃｂｃのコレクタ・ベース間の電圧Ｖｃｂ依存性においては、比較例（図３２）に比べて、コレクタ・ベース間の電圧Ｖｃｂがより低い電圧に対して、ベース・コレクタ間容量Ｃｂｃを下げることが可能になる。その結果、コレクタ・ベース間の電圧Ｖｃｂの電圧として、実使用レベルの低電圧（たとえば、２Ｖ以下）において、ベース・コレクタ間容量Ｃｂｃを下げることができる。
【００７６】
実施の形態３
実施の形態３では、引出し配線を考慮したくびれ部の形成態様について説明する。
【００７７】
図２９、図３０および図３１に示すように、コレクタ層４は、第１コレクタ層５、第２コレクタ層６、第３コレクタ層７、第４コレクタ層８および第５コレクタ層９の五層から形成されている。第１コレクタ層５と第５コレクタ層９との間にくびれ部２０が形成されている。くびれ部２０は、図２４に示されるのと同様に、くびれ部中間位置ＮＬがコレクタ層中間位置ＣＬに対してベース層１０側に位置するように形成されている。
【００７８】
くびれ部２０は、Ｘ方向の断面では、図３０に示すように、コレクタ層４における互いに対向する側部からそれぞれ内側に向かって凹部２１が形成されるとともに、Ｙ方向の断面では、図３１に示すように、コレクタ層４における互いに対向する側部のうち、ベース電極１３が配置されている側とは反対側の側部にだけ凹部２１が形成される態様で形成されている。
【００７９】
そのコレクタ層４における、ベース電極１３が配置されている側の側部では、コレクタ層４の第３コレクタ層７等の端面が、ベース層１０の端面から突出するように位置する。ベース電極１３から延在するベース引出し配線１８は、このベース層１０の端面から突出する第３コレクタ層７等を覆うように配置されている。なお、これ以外の構成については、図１または図２３に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００８０】
上述したバイポーラ・トランジスタでは、実施の形態２において説明したバイポーラ・トランジスタと同様に、コレクタ・ベース間の電圧Ｖｃｂの電圧として、実使用レベルの低電圧（たとえば、２Ｖ以下）において、ベース・コレクタ間容量Ｃｂｃを下げることができる効果に加えて、次のような効果が得られる。
【００８１】
すなわち、コレクタ層４における、Ｙ方向に距離を隔てて対向する側部のうち、ベース電極１３が配置されている側ではくびれ部が形成されておらず、コレクタ層４の第３コレクタ層７等の端面が、ベース層１０の端面から突出するように位置する。これにより、ベース電極１３に電気的に接続されるベース引出し配線１８が形成されるコレクタ層４の段差が緩和されて、ベース引出し配線１８が断線してしまうのを防止することができる。
【００８２】
なお、各実施の形態では、コレクタ層４に形成される、厚さ方向と交差する方向にコレクタ層４の領域が狭められたくびれ部として、一つのくびれ部２０が形成されたバイポーラ・トランジスタを例に挙げて説明した。くびれ部としては、一つに限られずものではなく、複数形成されていてもよい。
【００８３】
また、コレクタ層４を形成する層として、それぞれｎ型のＧａＡｓ層とＩｎＧａＰ層を例に挙げて説明したが、同じエッチング条件に対して、互いに異なるエッチング特性を有するものを含むものであれば、これらに限られるものではない。さらに、コレクタ層４等を構成する各層の膜厚や不純物濃度も一例であって、これらに限定されるものではない。また、バイポーラ・トランジスタとして、ヘテロ接合型に限られず、広くバイポーラ・トランジスタに適用することができる。
【００８４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８５】
本発明は、バイポーラ・トランジスタに有効に利用される。
【符号の説明】
【００８６】
１  バイポーラ・トランジスタ、２  半導体基板、３  サブコレクタ層、３ａ  ｎ＋-ＧａＡｓ層、４  コレクタ層、５  第１コレクタ層、５ａ  ｎ-ＧａＡｓ層、６  第２コレクタ層、６ａ  ｎ-ＩｎＧａＰ層、７  第３コレクタ層、７ａ  ｎ-ＧａＡｓ層、８  第４コレクタ層、８ａ  ｎ-ＩｎＧａＰ層、９  第５コレクタ層、９ａ  ｎ-ＧａＡｓ層、１０  ベース層、１０ａ  ｐ-ＧａＡｓ層、１１  エミッタ層、１１ａ  ＩｎＧａＰ層、１２  エミッタキャップ層、１２ａ  ｎ-ＧａＡｓ／ｎ-ＩｎＧａＡｓ層、１３  ベース電極、１４  エミッタ電極、１５  コレクタ電極、１６  エミッタ引出し配線、１７  絶縁膜、１８  ベース引出し配線、２０  くびれ部、２１  凹部、３１、３２  フォトレジストマスク、ＴＣ  厚さ）、ＴＮ  厚さ、ＣＬ  高さ位置、ＮＬ  高さ位置、ＤＬ  空乏層、Ｃ０、Ｃ０１、Ｃ１、Ｃ０２、Ｃ２  容量、Ｃｐａ  寄生容量、４１  アイソレーション領域、４２  第１コレクタ層の外縁、４３  第３コレクタ層の外縁、４４  ベース層の外縁、４５  ベース層の境界。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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