(57)【要約】【課題】多重構成のインバータ装置では、スイッチングパターンテーブルを用いてパターンを選択することにより2段変化を防止しているため、インバータを構成するスイッチング素子のばらつき要因などにより、スイッチングのオン・オフのタイミングにずれが生じて完全に2段変化を防止できないという問題がある。【解決手段】ＰＷＭ信号の出力を所定時間保持するスイッチングホールド回路と、スイッチングホールド回路の出力を所定時間遅らせて各単相インバータのスイッチング信号として出力するデッドタイム発生回路を設ける。スイッチングホールド回路は、単相インバータの電圧エッジを検出したとき、カウントを開始するカウント部、及びカウント値が０以外のときに信号Shを出力する判定部を有するホールド時間カウンタ回路と、信号Shにより前記ＰＷＭ信号の出力を所定時間保持するホールド回路を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の単相インバータを直列接続して構成した多重のインバータ装置であって、位相シフト制御方法を用いてＰＷＭ制御するものにおいて、
入力された三相の電圧指令とキャリア周波数信号を基にＰＷＭ信号を生成するＰＷＭ発生回路と、前記各単相インバータの検出された出力電圧の立ち上がり／立下り状態を把握し、生成されたＰＷＭ信号の出力を所定時間保持するスイッチングホールド回路と、スイッチングホールド回路の出力を所定時間遅らせて各単相インバータのスイッチング信号として出力するデッドタイム発生回路を備え、
前記スイッチングホールド回路は、
単相インバータの電圧エッジを検出したとき、予め設定された設定値までカウントを開始するカウント部、及びカウント部によるカウント値が０以外のときに信号Shを出力する判定部を有するホールド時間カウンタ回路と、このホールド時間カウンタ回路から出力された信号Shを入力し、信号Shにより前記ＰＷＭ信号の出力を所定時間保持するホールド回路を有し、
前記スイッチングホールド回路は、各単相インバータ数に対応した数で構成したことを特徴とする高圧インバータの２段変化防止装置。
【請求項２】
前記各スイッチングホールド回路は、電圧の立ち上がりエッジを検出するupエッジカウンタと電圧の立下がりエッジを検出するdownエッジカウンタとを備えたことを特徴とする請求項１記載の高圧インバータの２段変化防止装置。
【請求項３】
前記スイッチングホールド回路がＰＷＭ信号をホールドするホールド期間thは、前記単相インバータの直列接続段数をｎとし、キャリア周波数をfcとしたとき、スイッチングで起きる平均周期th-max＝１／２ｎfcをホールド期間thの上限値とし、ホールド期間thの下限値を、デッドタイムをtdとしてtd≦th＜１／２ｎfcの範囲内としたことを特徴とする請求項１又は２記載の高圧インバータの２段変化防止装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セル多重形電力変換装置（高圧インバータ）の２段変化防止装置に関するものである。
【背景技術】
【０００２】
高圧インバータを構成する回路方式の一つとして直列多重方式がある。直列多重方式は、入力トランスで絶縁された複数の直流リンク部を持ち、セルユニットと呼ばれる単相インバータを多段に接続することで、接続した段数分の直流電圧の合計を出力することができる。
【０００３】
図１３は直列２段構成のインバータの例を示したもので、ＩＮＶ-u1，ＩＮＶ-u2、ＩＮＶ-v1，ＩＮＶ-v2、ＩＮＶ-w1，ＩＮＶ-w2は各相のセルユニット（単相インバータ）、vu-1，vu-2、vv1，vv2v、1vw1，vw2はＵ，Ｖ．Ｗ相の各単相インバータの出力電圧である。単相インバータは、Ｕ相を例として図１４で示すようにスイッチング素子Ｕ１１〜Ｕ１４による単相フルブリッジで構成されている。Ｄは整流器である。
【０００４】
複数台の単相インバータを直列接続して構成された高圧インバータを用いてモータなどの誘導性負荷を直接駆動する場合、負荷にかかるサージ電圧が原因となり負荷の絶縁劣化を引き起こす可能性がある。特に高圧インバータで用いられる制御法である位相シフト制御法は、2台分のインバータの出力電圧が負荷の線間電圧にかかることから、2段変化という現象が起こる。この2段変化はモータの電気絶縁に対して悪影響を与えることは、特許文献１などによって知られ、特許文献１では電圧指令値の変化率を制御し、スイッチングテーブルを用いて2段変化を起こすスイッチングパターンを禁止することで2段変化を防止している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１０９６８８
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では電圧指令値の時間変化率を制限するため、電圧指令値と出力電圧の誤差が増大してしまう問題がある。また通常の位相シフト制御法を適用できないため、電圧指令値の更新頻度およびサンプリング周期もキャリア周波数に制限され高速な応答性を実現できない。さらにスイッチングパターンテーブルを用いてパターンを選択することにより2段変化を防止するというフィードフォワード制御であるため、インバータを構成するスイッチング素子のばらつきなどの要因により、スイッチングのオン・オフのタイミングにずれが生じて完全に2段変化が防止できないという問題がある。この状態を示したものが図１５で、オン・オフのタイミングにずれが生じると単相インバータ2台分の電圧が短い期間thで切り替わる擬似2段変化が発生する可能性がある。なお、図１５でvdcは単相インバータ１台分の出力電圧を示す。
【０００７】
本発明が目的とするとこは、急激な指令値の変化やスイッチング素子のスイッチングタイミングのばらつきなどに影響されない高圧インバータの２段変化防止装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、複数の単相インバータを直列接続して構成した多重のインバータ装置であって、位相シフト制御方法を用いてＰＷＭ制御するものにおいて、
入力された三相の電圧指令とキャリア周波数信号を基にＰＷＭ信号を生成するＰＷＭ発生回路と、前記各単相インバータの検出された出力電圧の立ち上がり／立下り状態を把握し、生成されたＰＷＭ信号の出力を所定時間保持するスイッチングホールド回路と、スイッチングホールド回路の出力を所定時間遅らせて各単相インバータのスイッチング信号として出力するデッドタイム発生回路を備え、
前記スイッチングホールド回路は、
単相インバータの電圧エッジを検出したとき、予め設定された設定値までカウントを開始するカウント部、及びカウント部によるカウント値が０以外のときに信号Shを出力する判定部を有するホールド時間カウンタ回路と、このホールド時間カウンタ回路から出力された信号Shを入力し、信号Shにより前記ＰＷＭ信号の出力を所定時間保持するホールド回路を有し、
前記スイッチングホールド回路は、各単相インバータ数に対応した数で構成したことを特徴としたものである。
【０００９】
また、本発明の各スイッチングホールド回路は、電圧の立ち上がりエッジを検出するupエッジカウンタと電圧の立下がりエッジを検出するdownエッジカウンタとを備えたことを特徴としたものである。
【００１０】
また、本発明は、スイッチングホールド回路がＰＷＭ信号をホールドするホールド期間thは、前記単相インバータの直列接続段数をｎとし、キャリア周波数をfcとしたとき、スイッチングで起きる平均周期th-max＝１／２ｎfcをホールド期間thの上限値とし、ホールド期間thの下限値を、デッドタイムをtdとしてtd≦th＜１／２ｎfcの範囲内としたことを特徴としたものである。
【発明の効果】
【００１１】
以上のとおり、本発明によれば、スイッチングホールド回路は、単相インバータの電圧エッジを検出したときカウントを開始するカウント部、及びカウント値が０以外のときに信号Shを出力する判定部を有するホールド時間カウンタ回路と、この信号ShによりＰＷＭ信号の出力を所定時間保持するように構成したものである。これにより、任意のホールド期間が設定できるので線間電圧の極小幅パルス問題が解決でき、急激な指令値の変化やスイッチング素子のスイッチングタイミングのばらつきに対して線間電圧の2段変化を防止できる。
【００１２】
また、従来のように、電圧指令値の時間的変化に制限を設ける必要がなくなるため、出力電圧および出力電流の指令値に対する誤差が低減できる。さらに、電圧指令値の更新頻度およびサンプリング周期がキャリア周波数に制限されなくなり、従来技術より高速な応答性を実現できるものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態を示す高圧インバータ装置の構成図。
【図２】ホールド回路（単相インバータ１台分）の構成図。
【図３】ホールド時間カウンタ回路（単相インバータ１台分）の構成図。
【図４】エッジ検出回路の構成図。
【図５】スイッチングホールド回路のタイミングチャート。
【図６】ホールド時間カウンタ回路（単相インバータ１台分）の構成図。
【図７】エッジ検出回路の構成図。
【図８】スイッチングホールド回路のタイミングチャート。
【図９】スイッチングホールド回路のタイミングチャート。
【図１０】スイッチングホールド回路のタイミングチャート。
【図１１】スイッチングホールド回路のタイミングチャート。
【図１２】スイッチングホールド回路のタイミングチャートで、（ａ）はth＜tdの場合、（ｂ）はth＞１／２nfcの場合。
【図１３】高圧インバータの構成図。
【図１４】単相インバータの構成図。
【図１５】擬似２段変化発生の説明図。
【発明を実施するための形態】
【００１４】
本発明の高圧インバータ装置は、入力された三相の電圧指令とキャリア周波数信号を基にＰＷＭ信号を生成するＰＷＭ発生回路と、各単相インバータの検出された出力電圧の立ち上がり／立下り状態を把握してＰＷＭ信号の出力を所定時間保持するスイッチングホールド回路と、スイッチングホールド回路の出力を所定時間遅らせて各単相インバータのスイッチング信号として出力するデッドタイム発生回路を備えたものである。
【００１５】
そして、スイッチングホールド回路には、単相インバータの電圧エッジを検出したときにカウントを開始するカウント部、及びカウント値が０以外のときに信号Shを出力する判定部を有するホールド時間カウンタ回路と、この信号ShによりＰＷＭ信号の出力を所定時間保持するホールド回路を備えたものである。以下図に基づいて詳述する。
【実施例１】
【００１６】
図１は、本発明の実施例を示す高圧インバータの制御装置の構成図を示したもので、図１３と同様に直列２段構成のインバータの例を示したものである。
１は三相の電圧指令ｖ*refとキャリア周波数指令を発生するＣＰＵ、２はキャリア信号生成部で、ＣＰＵ１からのキャリア周波数指令に基づいて、所定の位相差を有する位相差信号を生成してＰＷＭ発生回路３に出力する。ＰＷＭ発生回路３は、電圧指令値v*refに基づいて各単相インバータのＰＷＭ信号pwmu1  、pwmu2  、 pwmv1 、pwmv2  、pwmw1  、pwmw2を生成し、スイッチングホールド回路４に出力する。
【００１７】
スイッチングホールド回路４には図２、図３で示す機能を備えた回路を有しており、且つ検出された各単相インバータの出力電圧vu-1，vu-2、vv1，vv2v、1vw1，vw2が入力される。そして、検出された出力電圧がhigh状態の間ゲート信号が維持され、当該単相インバータ以外の他の単相インバータに対するスイッチングを禁止することで２段変化を防止する。スイッチングホールド回路４の出力はデッドタイム発生回路５を介して各単相インバータのスイッチング素子のゲート信号として出力される。
【００１８】
図２はスイッチングホールド回路４におけるホールド回路を示したもので、単相インバータＩＮＶ-u1用を代表として示しているが、図１のインバータ構成の場合には６個のホールド回路を有している。
【００１９】
図３はホールド時間カウンタ回路を示したものである。２１はエッジ検出部で、このエッジ検出部２１は、単相インバータの各出力電圧の検出信号を入力してエッジを検出するもので、検出信号の個々は、図４で示すように２個のフリップフロップ回路とＥＸＯＲ回路から構成されたエッジ検出回路によって検出される。検出されたエッジ信号（例えば、vv1のvv1-edg）はＯＲ回路２３、ＡＮＤ回路２４を経てカウント部２６のエネーブル端子ＥＮに入力される。ＡＮＤ回路２４の一方の端子は反転端子となっており、カウント部２６には予め設定値が記憶されており、端子Fullがlowのときにエッジ検出部２１の出力が入力される。
【００２０】
また、カウント部２６のＣＬＫ端子にはclock信号が入力され、Ｄ端子にはカウント値を＋１を加算する加算機能部２５の信号が入力されて端子Ｑより出力する。２７は判定部で、判定部への入力値が０か否かが判定され、入力値が０でなければSh-u1はhighとなり、０であれば Sh-u1はlowと判定される。
【００２１】
図５はスイッチングホールド回路４のタイミングチャートで、ここでは単相インバータＩＮＶ-u1を代表として示している。なお、図５では簡単化のためにデッドタイムは無視して表示したものである。図５（ａ）は単相インバータＩＮＶ-v1の出力電圧vv1が立ち上がりエッジのとき、ＰＷＭ信号発生回路３からのＰＷＭ信号pwmu1が立ち下がりエッジを発生する場合を示し、図５（ｂ）は出力電圧vv1が立ち上がり状態のときＰＷＭ信号pwmu1が立ち上りエッジを発生する場合を示したものである。
【００２２】
すなわち、図３で示すカウンタ機能においてvv1の立ち上がりエッジが検出されるとカウンタ２６がカウントを開始し、Sh-u1がhighになってＰＷＭ信号pwmu1のホールドが開始される。そして、ホールド期間thを待ってホールドが解かれ、スイッチングホールド回路４からはpwmu1よりもホールド期間thだけ遅れて変化する信号pwmpu1が出力される。この信号pwmpu1がデッドタイム発生回路３を介して単相インバータＩＮＶ-u1に出力されてインバータが駆動され、スイッチング素子をオン制御することでvu1が出力される。
【００２３】
図５で示す動作において、vv1よりもvu1がホールド期間th遅れで出力される。このとき、単相インバータへのゲート信号は、デッドタイム発生回路５でデットタイム分遅くなるが、この遅れ分は無視できて２段変化、及び擬似２段変化を防止することが可能となる。
【００２４】
なお、図５では線間電圧vu1ーvv1についてのみ示しているが、三相２段構成のインバータの場合、例えば検出電圧vv1を基準にすると表１で示すようなエッジ変化禁止判定となる。
【００２５】
【表１】
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【実施例２】
【００２６】
図６は第２の実施例を示したホールド時間カウンタ機能を示したもので、２組のホールド時間カウンタ回路Ｃ−１（upエッジカウンタ），Ｃ−２（downエッジカウンタ）を備えてupエッジとdownエッジをそれぞれ別々に検出するもので、図３と同一機能部分には同一符号を付している。２組のホールド時間カウンタ回路の出力回路２８からはSh-u1が出力される。また、出力回路２８は、ＰＷＭ発生回路３からのＰＷＭ信号のpwmu1とその反転信号が入力されてホールド時間カウンタ回路の出力との論理積が得られてSh-u1が出力される。
【００２７】
図７は、図６に用いられるエッジ検出回路２１ａの構成図を示したもので、図４と同一機能部分には同一符号を付している。すなわち、２個のフリップフロップ回路の出力側に２個のＡＮＤ回路を接続し、それぞれ一方の端子を反転端子としてvv1-upedgとvv1- downedgとして出力するよう構成されている。
【００２８】
図８〜図１１は、図６のホールド時間カウンタ回路を用いた場合の波形例を示したもので、この場合も簡単化のためにデッドタイムを無視している。
図８はvv1がupエッジのときにvu1がdownエッジの場合の波形図で、この場合、vv1はupエッジであることから図６のupエッジカウンタＣ−１がエッジを検出しカウントを開始する。
【００２９】
このカウント途中でホールド期間thが経過していないにも係わらずpwmu1がdownエッジに変化した場合には２段変化、擬似２段変化を引き起こす要因となるが、しかし、図６のホールド時間カウンタ回路の出力Sh-u1をhighにして、図２で示すホールド回路がホールド動作を行う。よって、以下の動作は実施例１と同様の動作を行って、vv1のエッジ変化からホールド期間thたってからvu1が出力される。
【００３０】
図９はvv1がupエッジのときにvu1がupエッジとなった場合の波形例である。この場合、vv1はupエッジなので図６のupエッジカウンタＣ−１がエッジを検出しカウントを開始する。このときvu1がupエッジの変化をしても２段変化、擬似２段変化は起こらないので図６のホールド時間カウンタ回路がSh-u1をlowにし、図２のホールド回路はホールド動作をしない。したがってvu1はホールド期間thに関係なく出力されます。
【００３１】
図１０はvv1がdownエッジのときにvu1がupエッジとなった場合の波形例である。この場合、vv1はdownエッジなので図６のdownエッジカウンタＣ−２がエッジを検出しカウントを開始する。このときホールド期間thが経過していないのに、vu1がupエッジの変化をすると2段変化、擬似2段変化を引き起こす可能性があるが、しかし、図６のホールド時間カウンタ回路がSh-u1をhighにし、図２のホールド回路がホールド動作を行う。よって、vv1のエッジ変化からホールド期間th経過後にvu1が出力される。
【００３２】
図１１はvv1がdownエッジのときにvu1がdownエッジとなった場合の波形例である。この場合、vv1はdownエッジなので図６のupエッジカウンタＣ−１がエッジを検出しカウントを開始する。このときvu1がdownエッジの変化をしても２段変化、擬似２段変化を引き起こす可能性があるが、しかし、図６のホールド時間カウンタ回路がSh-u1をlowにし、図２のホールド回路はホールド動作しない。したがってvu1はホールド期間thに関係なく出力される。
【実施例３】
【００３３】
この実施例は、実施例１と実施例２におけるカウンタのホールド期間thの計算に関するものである。
一般に、単相インバータをｎ段直列接続して構成するインバータ装置に位相シフト制御を適用する場合、インバータの段数ｎと同数のｎ個のキャリアを用いるため、キャリア周波数をfcとすると、インバータ装置全体から見たスイッチング周波数は、キャリア周波数のｎ倍のｎfcとして表すことができる。したがって、スイッチングの起こる平均周期th-maxは次式で表すことが出来る。
th-max＝１／２ｎfc
この平均周期th_maxは同相にある自分以外の単相インバータがスイッチングするまでの平均周期なので、この周期内のホールド期間であれば、同相の単相インバータのスイッチングを考慮する必要がない。よってこの平均周期th_maxをホールド時間の設計上限値とすればよい。
【００３４】
次にホールド時間thの下限値を設計する。ホールド時間の下限値は、スイッチング素子に設けるデッドタイムtdよりも短いと、スイッチング素子の定数のばらつきによってエッジ検出と同時に立ち上がり、２段変化を防止できない可能性がある。したがって、ホールド時間の下限値はデットタイムtdよりも長く設定すればよい。このことから次式の範囲でホールド時間thを設計すればよい。
td≦th＜１／２ｎfc
図１２はスイッチングホールド回路（INV-u1）のタイミングチャートを示したもので、図１２(ａ)はthが下限の場合の波形、図１２(ｂ)はthが上限の場合の波形を示す。図１２(ａ)で示すようにホールド時間thが下限の場合、短期間で単相インバータ２台分の出力電圧の変化（2Vdc分）の電圧変化が起こる擬似２段変化が発生する虞れがある。
【００３５】
逆に図１２(ｂ)で示す上限の場合、設定したホールド時間thが経過する前にエッジ変化が起きるので、基準となる単相インバータ以外（vu1以外）のスイッチングが禁止されてしまい、指令値通りの出力電圧を出力することが不可能になってしまう。
よって、本実施例では、ホールド時間thを、デットタイムtdよりも長くなるよう上限値と下限値を設定することにより２段変化や擬似２段変化を防止する。
【符号の説明】
【００３６】
１…  ＣＰＵ
２…  キャリア信号生成部
３…  ＰＷＭ発生回路
４…  スイッチングホールド回路
５…  デッドタイム発生回路
２１…  エッジ検出回路
２３…  ＯＲ回路
２４…  ＡＮＤ回路
２５…  加算機能部
２６…  カウント部
２７…  判定部
２８…  出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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