(57)【要約】【課題】保持電圧精度の良いホールドオーバ機能付きＰＬＬ回路を提供すること。【解決手段】ループフィルタ１１３と、制御／記憶部１０２と、制御／記憶部の出力を受けてデジタル／アナログ変換するＤＡ変換器１０１と、ＤＡ変換器の出力電圧とループフィルタの出力電圧とを比較する電圧増幅器１０３と、ループフィルタの出力電圧とＤＡ変換器の出力電圧のどちらかを選択するスイッチ回路１０４と、スイッチ回路の出力を受けて電圧に応じた周波数のクロック信号を発生する電圧制御発振器１１４とを少なくとも備えている。制御／記憶部は、電圧増幅器の出力結果に基づいてＤＡ変換器への入力コードを決定し、ホールドオーバ時には制御信号に基づいてＰＬＬ回路のクローズドループを開放し、スイッチ回路によりＤＡ変換器の出力電圧を電圧制御発振器の入力とする。【選択図】図３
2015035764.tif 000002
【特許請求の範囲】
【請求項１】
入力周波数に障害が発生する直前の出力クロック信号と同一周波数のクロック信号を出力するためのホールドオーバ機能を有するＰＬＬ回路において、
選択された基準クロック信号と分周回路からの出力クロック信号との位相を比較する位相比較器と、該位相比較器の出力を平滑化するループフィルタと、該ループフィルタに接続されたホールドオーバ回路と、該ホールドオーバ回路に接続された電圧制御発振器とを備え、
前記ホールドオーバ回路が、
デジタル信号制御と記憶機能を有する制御／記憶部と、
該制御／記憶部の出力を受けてデジタル／アナログ変換するＤＡ変換器と、
該ＤＡ変換器の出力電圧と前記ループフィルタの出力電圧とを比較する電圧増幅器と、
前記ループフィルタの出力電圧と前記制御／記憶部で記憶した値に基づいた電圧のどちらかを選択する第１のスイッチ回路とを備えていることを特徴とするＰＬＬ回路。
【請求項２】
前記電圧制御発振器が、前記第１のスイッチ回路の出力を受けて電圧に応じた周波数のクロック信号を発生し、
ホールドオーバ時には、制御信号に基づいて前記ＰＬＬ回路のクローズドループを開放し、前記制御／記憶部で記憶した値に基づいた電圧を前記電圧制御発振器に出力することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記制御／記憶部が、前記電圧増幅器の出力結果に基づいて前記ＤＡ変換器への入力コードを決定することを特徴とする請求項１又は２に記載のＰＬＬ回路。
【請求項４】
前記ホールドオーバ時には、前記第１のスイッチ回路により前記ＤＡ変換器の出力電圧を前記電圧制御発振器の入力とすることを特徴とする請求項１，２又は３に記載のＰＬＬ回路。
【請求項５】
前記ホールドオーバ回路が、
前記ループフィルタの出力電圧と電圧増幅器の出力電圧のどちらかを選択し、選択した出力電圧を前記電圧増幅器に入力する第２のスイッチ回路と、
前記電圧増幅器と前記制御／記憶部とを直接接続可能とする第３のスイッチ回路と
を備えていることを特徴とする請求項１，２又は３に記載のＰＬＬ回路。
【請求項６】
前記ホールドオーバ時には、前記第１乃至３のスイッチ回路により前記ＤＡ変換器の出力電圧を前記電圧増幅器の入力とし、前記電圧増幅器の出力電圧を前記電圧制御発振器の入力とすることを特徴とする請求項５に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、より詳細には、光通信や無線基地局などにおいて用いられるクロック信号を生成するホールドオーバ機能付きのＰＬＬ回路に関する。
【背景技術】
【０００２】
従来から、周波数の管理を行う装置が、その入力周波数に障害が発生した時であっても、自装置のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相同期）回路にホールドオーバ機能を付けることで、高精度のクロック信号を所定の回路装置に対して供給することのできるクロック信号供給装置が知られている。
また、基準となる入力信号としての入力リファレンス信号の周波数に位相同期したクロック信号を発生するとともに、入力リファレンス信号に何らかの障害が発生したような場合には、この代わりとして、今まで追随していた周波数のクロック信号を発生するようにしたクロック信号供給装置も存在している。このようなクロック信号供給装置は、ＰＬＬ回路に、障害の直前の出力クロック信号と同一周波数のクロック信号を出力するためのホールドオーバ機能を付けることによって実現される。
【０００３】
また、高い信頼性を必要とする光通信や無線基地局などのインフラ系の通信装置においては、同期クロック信号を生成するＰＬＬ回路に複数の基準クロック信号が用意されている。これはひとつの基準クロック信号が信号断状態になった時に、予備の基準クロック信号へ切り替えることで、クロック信号の生成が途絶えることのないようにするためである。このような基準クロック信号の切り換えの際には、その出力クロック信号に急激な位相変動が現れることがあるため、「ホールドオーバ状態」というＰＬＬ回路のループをオープンにして、それまでに出力されていたクロック信号の周波数を保持し続ける状態を介し、基準クロック信号を切り換える方法がとられている。例えば、特許文献１には、ホールドオーバ機能付きＰＬＬ回路が開示されている。
【０００４】
図１は、特許文献１に開示されているホールドオーバ機能付きＰＬＬ回路の概略回路構成図である。この特許文献１では、図１に示すように、ループフィルタ１１３の出力を直接的に電圧制御発振器１１４に与える経路と、ＡＤ変換器１０９の出力を記憶したデジタル処理部（記憶部）１０８の出力がＤＡ変換器１０１を介して電圧制御発振器１１４へ与えられる経路とを設けている。通常時とホールドオーバ時での経路を切り換えるようにしたことで、ループ内遅延などの影響を考慮する必要がなく、低速なＡＤ／ＤＡ変換器１０９，１０１を利用したホールドオーバ機能付きＰＬＬ回路を実現している。なお、符号１０４はスイッチ、１２０はホールドオーバ回路を示している。
【０００５】
つまり、特許文献１に記載のホールドオーバ機能ＰＬＬ回路は、入力断検出回路と、基準クロック信号のいずれかを選択してＰＬＬ回路の位相比較回路へ出力するセレクタと、位相比較回路の出力を平滑化するループフィルタ１１３と、ホールド動作用のＡＤ変換器１０９と、デジタル処理部１０８と、ＤＡ変換器１０１と、ループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧とのいずれかの電圧を選択する切替回路１０４と、入力断検出回路の検出結果に基づいてセレクタと切替回路１０４を制御する切替制御回路と、切替回路１０４を介してループフィルタ１１３又はＤＡ変換器１０１の出力を受ける電圧制御発振器１１４と、この電圧制御発振器１１４の出力を分周して位相比較回路へ出力する分周回路とを備えたものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２３７６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載のホールドオーバ機能付きＰＬＬ回路においては、ＡＤ変換器１０９とＤＡ変換器１０１間のオフセットにより、通常時の電圧を精度良く保持（ホールド）できないという問題があった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＡＤ変換器とＤＡ変換器間のオフセットによる保持電圧の誤差が生ずることなく、保持電圧精度の良いホールドオーバ機能付きのＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、入力周波数に障害が発生する直前の出力クロック信号と同一周波数のクロック信号を出力するためのホールドオーバ機能を有するＰＬＬ回路において、選択された基準クロック信号と分周回路（１１５）からの出力クロック信号との位相を比較する位相比較器（１１１）と、該位相比較器（１１１）の出力を平滑化するループフィルタ（１１３）と、該ループフィルタ（１１３）に接続されたホールドオーバ回路（１００，１００ａ）と、該ホールドオーバ回路（１００，１００ａ）に接続された電圧制御発振器（１１４）とを備え、前記ホールドオーバ回路（１００，１００ａ）が、デジタル信号制御と記憶機能を有する制御／記憶部（１０２）と、該制御／記憶部（１０２）の出力を受けてデジタル／アナログ変換するＤＡ変換器（１０１）と、該ＤＡ変換器（１０１）の出力電圧と前記ループフィルタ（１１３）の出力電圧とを比較する電圧増幅器（１０３，１０３ａ）と、前記ループフィルタ（１１３）の出力電圧と前記制御／記憶部（１０２）で記憶した値に基づいた電圧のどちらかを選択する第１のスイッチ回路（１０４，１０５）とを備えていることを特徴とする。（図２，図３，図７；実施形態，実施例１，２）
【０００９】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記電圧制御発振器（１１４）が、前記第１のスイッチ回路（１０４，１０５）の出力を受けて電圧に応じた周波数のクロック信号を発生し、ホールドオーバ時には、制御信号に基づいて前記ＰＬＬ回路のクローズドループを開放し、前記制御／記憶部（１０２）で記憶した値に基づいた電圧を前記電圧制御発振器（１１４）に出力することを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記制御／記憶部（１０２）が、前記電圧増幅器（１０３，１０３ａ）の出力結果に基づいて前記ＤＡ変換器（１０１）への入力コードを決定することを特徴とする。
【００１０】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記ホールドオーバ時には、前記第１のスイッチ回路（１０４）により前記ＤＡ変換器（１０１）の出力電圧を前記電圧制御発振器（１１４）の入力とすることを特徴とする。（図３；実施例１）
また、請求項５に記載の発明は、請求項１，２又は３に記載の発明において、前記ホールドオーバ回路（１００ａ）が、前記ループフィルタ（１１３）の出力電圧と電圧増幅器（１０３ａ）の出力電圧のどちらかを選択し、選択した出力電圧を前記電圧増幅器（１０３ａ）に入力する第２のスイッチ回路（１０６）と、前記電圧増幅器（１０３ａ）と前記制御／記憶部（１０２）とを直接接続可能とする第３のスイッチ回路（１０７）とを備えていることを特徴とする。（図７；実施例２）
【００１１】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記ホールドオーバ時には、前記第１乃至３のスイッチ回路（１０５乃至１０７）により前記ＤＡ変換器（１０１）の出力電圧を前記電圧増幅器（１０３ａ）の入力とし、前記電圧増幅器（１０３ａ）の出力電圧を前記電圧制御発振器（１１４）の入力とすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、モニタする際の電圧基準と出力する際の電圧基準に同一のＤＡ変換器を用いているため、従来技術において問題となるＡＤ変換器とＤＡ変換器間のオフセットによる保持電圧の誤差が原理的に生ずることなく、保持電圧精度の良いホールドオーバ機能付きのＰＬＬ回路を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】特許文献１に開示されているホールドオーバ機能付きＰＬＬ回路の概略回路構成図である。
【図２】本発明に係るＰＬＬ回路の実施形態を説明するための回路構成図である。
【図３】図２に示したＰＬＬ回路におけるホールドオーバ回路の実施例１を説明するための回路構成図である。
【図４】図３における制御／記憶部の動作を説明するための図である。
【図５】図３における制御／記憶部の他の動作を説明するための図である。
【図６】図３における制御／記憶部の具体的な回路構成図である。
【図７】図２に示したＰＬＬ回路におけるホールドオーバ回路の実施例２を説明するための回路構成図である。
【図８】図７に示した本実施例２に係るホールドオーバ回路の動作を説明するための回路構成図である。
【図９】図７における制御／記憶部の動作を説明するための回路構成図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態について説明する。  
図２は、本発明に係るＰＬＬ回路の実施形態を説明するための回路構成図で、ホールドオーバ機能付きのＰＬＬ回路を示している。図中符号１００，１００ａはホールドオーバ回路、１１０は信号セレクタ（信号断検知回路）、１１１は位相比較器、１１２はチャージポンプ回路、１１５は分周回路を示している。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
【００１５】
本実施形態のＰＬＬ回路は、入力周波数に障害が発生する直前の出力クロック信号と同一周波数のクロック信号を出力するためのホールドオーバ機能を有するＰＬＬ回路である。
位相比較器１１１は、選択された基準クロック信号と分周回路１１５からの出力クロック信号との位相を比較するものである。また、ループフィルタ１１３は、位相比較器１１１の出力を平滑化するものである。
【００１６】
また、ホールドオーバ回路１００，１００ａは、ループフィルタ１１３に接続されている。また、電圧制御発振器１１４は、ホールドオーバ回路１００に接続されている。
つまり、本実施形態のホールドオーバ機能付きのＰＬＬ回路は、図２に示すように、選択された基準クロック信号と分周回路１１５からの出力クロック信号との位相を比較する位相比較器１１１と、位相比較器１１１の結果を元にループフィルタ１１３に電荷を供給するチャージポンプ回路１１２と、チャージポンプ出力を平滑化するループフィルタ１１３と、このループフィルタ１１３の出力電圧を受けて電圧制御発振器１１４に向け電圧を出力するホールドオーバ回路１００，１００ａとで構成されている。
【００１７】
電圧制御発振器１１４の出力は、分周回路１１５によって周波数分周しても良いし、直接位相比較器１１１に渡されても構わない。
また、複数入力されたＰＬＬの基準クロック信号は、信号セレクタ１１０によっていずれかひとつ選択されて位相比較器１１１に渡される。信号セレクタ１１０は、外部からの制御信号によって選択する基準クロック信号を決定しても良く、また、信号断検知回路を備え、自動的に選択する基準クロック信号を決定しても良い。例えば、入力１の信号が断状態に落ちいった場合、それを検知してホールドオーバ状態に移行し、入力２に自動的に切り替える機能がついていても良い。
【００１８】
次に、本発明に係るＰＬＬ回路におけるホールドオーバ回路の各実施例について説明する。  
【実施例１】
【００１９】
図３は、図２に示したＰＬＬ回路におけるホールドオーバ回路の実施例１を説明するための回路構成図である。図中符号１０１はＤＡ変換器、１０２は制御／記憶部、１０３は電圧増幅器、１０４は第１のスイッチを示している。
本実施例１のホールドオーバ回路１００は、デジタル信号制御と記憶機能を有する制御／記憶部１０２と、この制御／記憶部１０２の出力を受けてデジタル／アナログ変換するＤＡ変換器１０１と、このＤＡ変換器１０１の出力電圧とループフィルタ１１３の出力電圧とを比較する電圧増幅器１０３と、ループフィルタ１１３の出力電圧と制御／記憶部１０２で記憶した値に基づいた電圧のどちらかを選択する第１のスイッチ回路１０４とを備えている。
【００２０】
また、電圧制御発振器１１４は、第１のスイッチ回路１０４の出力電圧を受けて電圧に応じた周波数のクロック信号を発生するものである。また、ホールドオーバ時には、制御信号に基づいてＰＬＬ回路のクローズドループを開放し、制御／記憶部１０２で記憶した値に基づいた電圧を電圧制御発振器１１４に出力するように構成されている。
また、制御／記憶部１０２は、電圧増幅器１０３の出力結果に基づいてＤＡ変換器１０１への入力コードを決定するものである。また、ホールドオーバ時には、第１のスイッチ回路１０４によりＤＡ変換器１０１の出力を電圧制御発振器１１４の入力とするように構成されている。
【００２１】
つまり、本実施例１のホールドオーバ回路１００は、図３に示すように、デジタル信号制御／記憶回路を備えた制御／記憶部１０２と、この制御／記憶部１０２の出力を受けデジタル／アナログ変換するＤＡ変換器１０１と、このＤＡ変換器１０１の出力電圧とループフィルタ１１３の出力電圧とを比較する電圧増幅器１０３と、ループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧のどちらかを選択して電圧制御発振器１１４に出力する第１のスイッチ回路１０４とで構成され、電圧増幅器１０３の出力電圧は、制御／記憶部１０２に入力されている。
【００２２】
次に、本実施例１に係るホールドオーバ回路の動作について説明する。  
通常時のＰＬＬ動作をしているときには、電圧制御発振器１１４の入力側には、ループフィルタ１１３の出力電圧が入力されるように、第１のスイッチ回路１０４は制御されている。これにより、ＰＬＬループはクローズドループを形成し、入力された基準クロック信号の位相に同期したクロック信号を出力する。
【００２３】
ここで、信号断検知回路１１０が基準クロック信号の信号断を検知したとする。これを受け、信号断検知回路１１０は、直ちに、チャージポンプ１１２の出力を停止してＰＬＬとしてのクローズドループを切断する処置を行う。このように動作することによって、入力断に伴って、電圧制御発振器１１４の出力が急激に変動することを防ぐことができる。この後は、ループフィルタ電圧を保持する動作を行う。
【００２４】
電荷リークなどの影響により、ループフィルタ電圧を長期に保持することは困難なため、本実施例１では、ＤＡ変換器１０１の出力を電圧制御発振器１１４に直接与えることによって、クロック信号断時の出力周波数を保持するようにしている。ＤＡ変換器１０１の入力コードは、制御／記憶部１０２によって生成される。
ＤＡ変換器１０１の入力コードは、入力断時のループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧が等しくなるような入力コードとなるのが好ましい。
【００２５】
次に、これを実現するための制御／記憶部１０２の動作について説明する。  
図４は、図３における制御／記憶部の動作を説明するための図である。  
例えば、ループフィルタ１１３の出力電圧の方がＤＡ変換器１０１の出力電圧よりも高い時、電圧増幅器１０３は高いゲインでその差を増幅してＬｏｗ出力をする。制御／記憶部１０２は、その電圧増幅器１０３のＬｏｗ出力を受け、ＤＡ変換器１０１の入力コードをひとつ上げてＤＡ変換器１０１の出力を１コード分高くする。この動作を繰り返し行うことにより、最終的にループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧との差が、ＤＡ変換器１０１の１ＬＳＢ以内になるように収束させることができ、ホールドオーバ状態時には、最終値を制御／記憶部１０２に保持させる。
【００２６】
図５は、図３における制御／記憶部の他の動作を説明するための図である。  
また、例えば、（ＤＡ変換器１０１は、ストレートバイナリコードとする）最上位ビットＭＳＢが“１”で残りのビットが“０”の状態からスタートし、この入力コードでの電圧増幅器１０３の出力結果がＬｏｗ出力の場合には、ＭＳＢはそのままで、Ｈｉｇｈ出力の場合には、ＭＳＢを“０”とし、次の下位ビットの比較を逐次行い、最終的に全ビット終了時にループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧との差がＤＡ変換器１０１の１ＬＳＢ以内になるよう収束させ、ホールドオーバ状態時には、最終値を制御／記憶部１０２に保持させるという方法をとることもできる。
【００２７】
図６は、図３における制御／記憶部の具体的な回路構成図である。図中符号１３１はスイッチ、１３２は記憶部、１３３はＤＡ変換器入力コード制御回路を示している。
制御／記憶部１０２の構成は、例えば、図６に示した構成にすることが可能である。電圧モニタ時は、スイッチ１３１によりＤＡ変換器入力コード制御回路１３３の出力がＤＡ変換器１０１に入力され、ホールドオーバ時には、記憶部１３２に保持されているＤＡ変換器入力コード制御回路１３３の最終値をＤＡ変換器１０１に入力されるようにする。
【００２８】
以上のような、ＤＡ変換器１０１の入力コード決定のプロセスは、通常時にループフィルタ１１３の電圧を常にモニタし、記憶部１３２に現在のループフィルタ１１３の電圧に相当するコードを保持・更新していても良いし、信号断を検知した直後に、ループフィルタ１１３に保持されている電圧をモニタしに行く方法でも良い。
従来技術では、通常時のループフィルタの電圧をＡＤ変換器でデジタルコードに変換し、ホールドオーバ時には、そのデジタルコードをさらにＤＡ変換してアナログ電圧にし、電圧制御発振器に向け出力していた。
【００２９】
実際の回路においては、ＡＤ変換する際には、ＡＤ変換器を構成する素子のバラツキを主原因とする変換誤差が生じる。ＤＡ変換する際もまた同様に変換誤差が生じる。このＡＤ変換器とＤＡ変換器間の変換誤差の差（オフセット）により、従来技術では、通常時のループフィルタの電圧を、正確にＤＡ変換器から出力できず、保持電圧に誤差が生じるという問題があった。
【００３０】
上述した本実施例１では、モニタする際の電圧基準と出力する際の電圧基準に同一のＤＡ変換器を用いているため、従来技術において問題となるＡＤ変換器とＤＡ変換器間のオフセットによる保持電圧の誤差が原理的に生ずることなく、保持電圧精度の良いホールドオーバ機能付きのＰＬＬ回路を実現することができる。
また、従来技術では、ループフィルタ電圧をモニタするためにＡＤ変換器が必要であったが、上述した本実施例１のように構成することによって、それを単純な制御回路と電圧増幅器に置き換えることができ、回路規模が小さいホールドオーバ回路を実現できる。
【００３１】
さらに、従来技術では、保持するループフィルタ電圧の精度向上を求めた場合、より高分解能（高ビット数）のＡＤ変換器が必要となり、より回路規模の大型化を招くという問題があったが、上述した本実施例１では、ＡＤ変換器を持たないためにそれを回避することもできる。
なお、電圧増幅器１０３は、ゲインが大きい電圧増幅器として説明しているが、本質的には、コンパレータ（比較器）動作を行う。
【実施例２】
【００３２】
図７は、図２に示したＰＬＬ回路におけるホールドオーバ回路の実施例２を説明するための回路構成図である。図中符号１０５は第１のスイッチ、１０６は第２のスイッチ、１０７は第３のスイッチ、１０３ａは電圧増幅器を示している。なお、図３と同じ機能を有する構成要素には同一の符号を付してある。
本実施例２のホールドオーバ回路１００ａは、デジタル信号制御と記憶機能を有する制御／記憶部１０２と、この制御／記憶部１０２の出力を受けてデジタル／アナログ変換するＤＡ変換器１０１と、このＤＡ変換器１０１の出力電圧とループフィルタ１１３の出力電圧とを比較する電圧増幅器１０３ａと、ループフィルタ１１３の出力電圧と制御／記憶部１０２で記憶した値に基づいた電圧のどちらかを選択する第１のスイッチ回路１０５とを備えている。
【００３３】
また、電圧制御発振器１１４は、第１のスイッチ回路１０５の出力を受けて電圧に応じた周波数のクロック信号を発生するものである。また、ホールドオーバ時には、制御信号に基づいてＰＬＬ回路のクローズドループを開放し、制御／記憶部１０２で記憶した値に基づいた電圧を電圧制御発振器１１４に出力するように構成されている。
また、制御／記憶部１０２は、電圧増幅器１０３ａの出力結果に基づいてＤＡ変換器１０１への入力コードを決定するものである。
【００３４】
また、ホールドオーバ回路１００ａは、ループフィルタ１１３の出力電圧と電圧増幅器１０３ａの出力電圧のどちらかを選択し、選択した出力電圧を電圧増幅器１０３ａに入力する第２のスイッチ回路１０６と、電圧増幅器１０３ａと制御／記憶部１０２とを直接接続可能とする第３のスイッチ回路１０７とを備えている。
また、ホールドオーバ時には、第１乃至３のスイッチ回路１０５乃至１０７によりＤＡ変換器１０１の出力電圧を電圧増幅器１０３ａの入力とし、電圧増幅器１０３ａの出力電圧を電圧制御発振器１１４の入力とするように構成されている。
つまり、本実施例２のホールドオーバ回路１００ａを備えたホールドオーバ機能付きＰＬＬ回路は、上述した実施例１におけるホールドオーバ回路１００が、図７に示すような構成となっている。
【００３５】
すなわち、本実施例２のホールドオーバ回路１００ａは、デジタル信号制御回路及び記憶回路を備えた制御／記憶部１０２と、この制御／記憶部１０２の出力電圧を受けてデジタル／アナログ変換するＤＡ変換器１０１と、ＤＡ変換器１０１の出力電圧と第２のスイッチ回路１０６との出力電圧とが入力される電圧増幅器１０３ａと、ループフィルタ１１３の出力電圧と電圧増幅器１０３ａの出力電圧のどちらかを選択する第１のスイッチ回路１０５と、この第１のスイッチ回路１０５の出力を受けて電圧に応じた周波数のクロック信号を発生する電圧制御発振器１１４と、電圧増幅器１０３ａと制御／記憶部１０２とを直接接続する第３のスイッチ回路１０７とで構成され、ループフィルタ１１３の出力電圧と電圧増幅器１０３ａの出力電圧とが第１のスイッチ回路１０５の入力になるように接続されている。
【００３６】
次に、本実施例２に係るホールドオーバ回路の動作について説明する。  
通常時ＰＬＬ動作をしているときには、電圧制御発振器１１４の入力には、ループフィルタ１１３の出力電圧が接続されるように第１のスイッチ回路１０５は制御されている。これにより、ＰＬＬループはクローズドループを形成し、入力された基準クロック信号の位相に同期したクロック信号を出力する。
【００３７】
ここで、信号断検知回路１１０が基準クロック信号の信号断を検知したとする。これを受け、信号断検知回路１１０は、直ちに、チャージポンプ１１２の出力を停止しＰＬＬとしてのクローズドループを切断する処置を行う。このように動作することによって、入力断に伴って、電圧制御発振器１１４の出力電圧が急激に変動することを防ぐことができる。この後は、ループフィルタ電圧を保持する動作を行う。
【００３８】
図８は、図７に示した本実施例２に係るホールドオーバ回路の動作を説明するための回路構成図である。電荷リークなどの影響により、ループフィルタ電圧を長期に保持することは困難なため、本実施例２では、ＤＡ変換器１０１の出力を図８に示すように、電圧増幅器１０３ａにてボルテージホロアしたのちに、電圧制御発振器１１４に与えることによって、クロック信号断時の出力周波数を保持するようにしている。ＤＡ変換器１０１の入力コードは、制御／記憶部１０２によって生成される。
ＤＡ変換器１０１の入力コードは、入力断時のループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧が等しくなるような入力コードとなるのが好ましい。
【００３９】
図９は、図７における制御／記憶部の動作を説明するための回路構成図である。上述した図４に示したように、例えば、ループフィルタ１１３の出力電圧の方がＤＡ変換器１０１の出力電圧よりも高い時、電圧増幅器１０３ａは、高いゲインでその差を増幅してＬｏｗ出力をする。制御／記憶部１０２は、その電圧増幅器１０３ａのＬｏｗ出力を受け、ＤＡ変換器１０１の入力コードをひとつ上げＤＡ変換器１０１の出力を１コード分高くする。この動作を繰り返し行うことにより、最終的にループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧との差が、例えば、ＤＡ変換器１０１の１ＬＳＢ以内になるように収束させることができ、ホールドオーバ状態時には、最終値を制御／記憶部１０２に保持させる。
【００４０】
また、図５に示したように、例えば、（ＤＡ変換器１０１はストレートバイナリコードとする）最上位ビットＭＳＢが“１”で残りのビットが“０”の状態からスタートし、この入力コードでの電圧増幅器１０３ａの出力結果がＬｏｗ出力の場合には、ＭＳＢはそのまま、Ｈｉｇｈ出力の場合には、ＭＳＢを“０”とし、次の下位ビットの比較を逐次行い、最終的に全ビット終了時にループフィルタ１１３の出力電圧とＤＡ変換器１０１の出力電圧との差が、ＤＡ変換器１０１の１ＬＳＢ以内になるよう収束させ、ホールドオーバ状態時には、最終値を制御／記憶部１０２に保持させるという方法をとることもできる。
【００４１】
このような動作を実現するための制御／記憶部１０２の構成は、例えば、上述したような図６のような構成にすることが可能である。電圧モニタ時は、スイッチ１３１によりＤＡ変換器入力コード制御回路１３３の出力がＤＡ変換器１０１に接続され、ホールドオーバ時には、記憶部１３２に保持されているＤＡ変換器入力コード制御回路１３３の最終値をＤＡ変換器１０１に接続されるようにする。
【００４２】
以上述べたような、ＤＡ変換器１０１の入力コード決定のプロセスは、通常時にループフィルタ１１３の電圧を常にモニタし、記憶部１３２に現在のループフィルタ１１３の電圧に相当するコードを保持・更新していても良いし、信号断を検知した直後に、ループフィルタ１１３に保持されている電圧をモニタしに行く方法でも良い。
従来技術では、通常時のループフィルタの電圧をＡＤ変換器でデジタルコードに変換し、ホールドオーバ時には、そのデジタルコードをさらにＤＡ変換してアナログ電圧にし、電圧制御発振器に向け出力していた。
【００４３】
実際の回路においては、ＡＤ変換する際には、ＡＤ変換器を構成する素子のバラツキを主原因とする変換誤差が生じる。ＤＡ変換する際もまた同様に変換誤差が生じる。このＡＤ変換器とＤＡ変換器間の変換誤差の差（オフセット）により、従来技術では、通常時のループフィルタの電圧を、正確にＤＡ変換器から出力できず、保持電圧に誤差が生じるという問題があった。
【００４４】
上述した本実施例２では、モニタする際の電圧基準と出力する際の電圧基準に同一のＤＡ変換器を用いているため、従来技術において問題となるＡＤ変換器とＤＡ変換器間のオフセットによる保持電圧の誤差が原理的に生ずることなく、保持電圧精度の良いホールドオーバ機能付きのＰＬＬ回路を実現することができる。
また、従来技術では、ループフィルタ電圧をモニタするためにＡＤ変換器が必要であったが、上述した本実施例２のように構成することによって、それを単純な制御回路と電圧増幅器に置き換えることができ、回路規模が小さいホールドオーバ回路が実現できる。
【００４５】
さらに、従来技術では、保持するループフィルタ電圧の精度向上を求めた場合、より高分解能（高ビット数）のＡＤ変換器が必要となり、より回路規模の大型化を招くという問題があったが、上述した本実施例２では、ＡＤ変換器を持たないため、それを回避することもできる。
なお、電圧増幅器１０３ａは、電圧をモニタする際にはゲインが大きい電圧増幅器として説明しているが、本質的には、コンパレータ（比較器）動作を行う。
【００４６】
また、ホールドオーバ時の電圧増幅器は、ボルテージホロアとして再利用されており、本質的にはオペアンプ動作を行う。オペアンプ動作時には、負帰還制御をかけており、帰還信号の時間遅れによる発振現象が生じることがある。これを防ぐために、オペアンプ動作時のみ機能する位相補償回路などを別途具備する形態はより望ましい。
このように、本実施例２では、上述した実施例１に比べ、ＤＡ変換器の出力を、ボルテージホロアを介して電圧制御発振器に接続することを特徴としている。このような構成をとることにより、電圧増幅器１０３ａが持つ電圧オフセットによって生じる、ループフィルタ電圧のモニタ電圧誤差を、ＤＡ変換器出力時にキャンセルすることが可能となり、より正確な精度を持ったホールドオーバ動作が可能となる。
【符号の説明】
【００４７】
１００，１００ａ  ホールドオーバ回路
１０１  ＤＡ変換器
１０２  制御／記憶部
１０３，１０３ａ  電圧増幅器
１０４乃至１０７  スイッチ（切替回路）
１０８  デジタル処理部
１０９  ＡＤ変換器
１１０  信号セレクタ及び信号断検知回路
１１１  位相比較器
１１２  チャージポンプ
１１３  ループフィルタ
１１４  電圧制御発振器
１１５  分周回路
１２０  ホールドオーバ回路
１３１  スイッチ
１３２  記憶部
１３３  ＤＡ変換器入力コード制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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