(57)【要約】【課題】半導体装置の製品品質を全面的に把握して、半導体装置の製品品質の向上を図ることが可能な、ＴＥＧ−ＦＥＴおよびそのテスト方法を提供する。【解決手段】ＴＥＧ−ＦＥＴは、基板と、前記基板に位置するソース領域と、前記基板に位置し、前記基板の水平方向において、前記ソース領域と対向して配置されているドレイン領域と、前記基板に垂直する垂直方向において、前記基板上を覆う誘電体層と、前記垂直方向において、前記誘電体層上に位置し、前記水平方向において、前記ソース領域と前記ドレイン領域の間に位置するゲート領域と、を含み、前記ゲート領域は、前記水平方向において、ソース領域の中心領域から前記ドレイン領域の中心領域に向かう軸線と離れている。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に位置するソース領域と、
前記基板に位置し、前記基板の水平方向において、前記ソース領域と対向して配置されているドレイン領域と、
前記基板に垂直する垂直方向において、前記基板上を覆う誘電体層と、
前記垂直方向において、前記誘電体層上に位置し、前記水平方向において、前記ソース領域と前記ドレイン領域の間に位置するゲート領域と、を含み、
前記ゲート領域は、前記水平方向において、ソース領域の中心領域から前記ドレイン領域の中心領域に向かう軸線と離れていることを特徴とするＴＥＧ−ＦＥＴ。
【請求項２】
前記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、前記第１のゲート領域と第２のゲート領域は、それぞれ前記軸線の両側に配置されることを特徴とする請求項１に記載のＴＥＧ−ＦＥＴ。
【請求項３】
前記第１のゲート領域と前記第２のゲート領域は、前記ソース領域を避けてチップ内部ワイヤを介して接続されることを特徴とする請求項２に記載のＴＥＧ−ＦＥＴ。
【請求項４】
前記第１のゲート領域と前記第２のゲート領域は、前記ドレイン領域を避けてチップ内部ワイヤを介して接続されることを特徴とする請求項２に記載のＴＥＧ−ＦＥＴ。
【請求項５】
前記第１のゲート領域と前記第２のゲート領域は、外部リードを介して接続されることを特徴とする請求項２に記載のＴＥＧ−ＦＥＴ。
【請求項６】
前記ソース領域、前記ドレイン領域、及び前記ゲート領域は、外部リードを介して各々の外部テストパットに接続されることを特徴とする請求項１乃至５の何れか１項に記載のＴＥＧ−ＦＥＴ。
【請求項７】
前記請求項１乃至６に記載のＴＥＧ−ＦＥＴをテストするためのＴＥＧテスト方法において、
前記ＦＥＴの前記ゲート領域と前記ソース領域の間に第１の電圧を印加し、所定の時間が経過した後に、前記第１の電圧の印加を停止して前記ＦＥＴの信頼性を測定するステップＳ１００と、
前記ＦＥＴの前記ゲート領域と前記ソース領域の間に第２の電圧を印加して、前記ＦＥＴの動作特性を測定するステップＳ２００と、を含むことを特徴とするＴＥＧテスト方法。
【請求項８】
前記ステップＳ１００において、前記第１の電圧は、前記ゲート領域と前記ソース領域の間で耐えられる最大電圧の期待値であり、
前記ステップＳ２００において、前記第２の電圧は、前記ゲート領域と前記ソース領域の間の動作電圧範囲内の１組の値であることを特徴とする請求項７に記載のＴＥＧテスト方法。
【請求項９】
前記ステップＳ１００において、前記第１の電圧は、２０Ｖであり、
前記ステップＳ２００において、前記第２の電圧は、前記ゲート領域と前記ソース領域の間の動作電圧範囲である−１０Ｖ〜＋１０Ｖの範囲内の１組の値であることを特徴とする請求項８に記載のＴＥＧテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に、テスト素子グループ（ＴＥＧ：Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に用いられるＦＥＴ、及びこのようなＦＥＴをテストするためのＴＥＧテスト方法に関する。
【背景技術】
【０００２】
半導体装置の生産過程において、テスト素子グループを用いて半導体装置の製品特性、またはプロセス性能をモニタリングする場合が多い。
【０００３】
例えば、図１は、従来技術におけるＴＥＧ−ＦＥＴの平面図である。図２Ａ、及び図２Ｂは、それぞれ図１の切断線ａ−ａから上に向いてみた断面図、及び図１の切断線ｂ−ｂから左側に向いてみた断面図である。ここで、切断線ａ−ａは、ＴＥＧ−ＦＥＴの電流チャネル方向であり、切断線ｂ−ｂは、ＴＥＧ−ＦＥＴの幅方向に位置し、切断線ａ−ａに垂直する。
【０００４】
図１、図２Ａ、及び図２Ｂから分かるように、従来技術のＴＥＧ−ＦＥＴ ＦＴは、外部リード（ｏｕｔｓｉｄｅ ｌｅａｄ）Ｍを介して外部のテストパットＰｓに接続されるソース領域Ｓと、別の外部リードＭを介して外部のテストパットＰｄに接続されるドレイン領域Ｄと、さらに別の外部リードＭを介して外部のテストパットＰｇに接続されるゲート領域Ｇと、を含む。
【０００５】
図１に示されたように、ゲート領域Ｇは、ＴＥＧ−ＦＥＴ ＦＴのチャネル方向において、ソース領域Ｓとドレイン領域Ｄの間に位置し、ＴＥＧ−ＦＥＴ ＦＴの幅方向において、ＴＥＧ−ＦＥＴ ＦＴの幅全体を貫通する。
【０００６】
ここで、図２Ａは、図１の切断線ａ−ａから上に向いてみた断面図を例示的に示す。図２Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴのソース領域Ｓとドレイン領域Ｄは、通常、基板Ｂの上面から基板Ｂの内部まで延伸し、その上は、誘電体層（ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）Ｉに覆われ、ゲート領域Ｇが誘電体層Ｉ上に位置する。
【０００７】
ここで、図２Ｂは、図１の切断線ｂ−ｂから左側に向いてみた断面図を例示的に示す。ゲート領域ＧとＴＥＧ−ＦＥＴ ＦＴのＴＥＧ−ＦＥＴ ＦＴの幅方向における位置関係を明らかに示すために、図２Ｂにおいて、ソース領域Ｓが見えるように誘電体層Ｉを透明にし、各外部リードＭの図示を省略する。図２Ｂに示されたように、ゲート領域Ｇは、ＴＥＧ−ＦＥＴ ＦＴの幅方向において、ＴＥＧ−ＦＥＴ ＦＴの幅全体を貫通する。図２Ｂには、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅも図示されている。
【０００８】
図３Ａ、及び図３Ｂは、それぞれ図１のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図を例示的に示す。
【０００９】
図３Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴのゲート領域Ｇとソース領域Ｓの間に電圧を印加すると、例えば図面に示された矢印のような電界分布が形成される。ゲート領域Ｇとソース領域Ｓの立体形状が所定の角部を有するため、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅにおける電界がより強い。
【００１０】
図３Ｂに示されたように、ＴＥＧ−ＦＥＴ ＦＴのソース領域Ｓとドレイン領域Ｄの間に導通電流（ｔｕｒｎ−ｏｎ ｃｕｒｒｅｎｔ）が流れると、例えば図面に示された矢印のような電流分布が形成される。電流は、ソース領域Ｓとドレイン領域Ｄの間の一定の幅を有する立体チャネルを流れる。また、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅにおける電界がより強いため、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅにおける電流もより強い。
【００１１】
一方、工程上の原因により、ＴＥＧ−ＦＥＴのチャネルのエッジに近接する部分は、チャネルの中心部に比べて工程欠陥が発生しやすいため、ＴＥＧ−ＦＥＴのエッジにおける信頼性と作動特性がより弱い。図１〜図３に示された従来技術のＴＥＧ−ＦＥＴを用いてテスト素子グループをテストする場合、ＴＥＧ−ＦＥＴのエッジ部と中心部の間の信頼性と作動特性の差異を考えないため、半導体装置の製品品質を全面的に把握することができず、半導体装置の製品品質の向上に不利である。
【発明の概要】
【００１２】
上記技術問題を解決するために、本発明は、ＴＥＧ−ＦＥＴを提供する。上記ＴＥＧ−ＦＥＴは、基板と、上記基板に位置するソース領域と、上記基板に位置し、上記基板の水平方向において、上記ソース領域と対向して配置されているドレイン領域と、上記基板に垂直する垂直方向において、上記基板上を覆う誘電体層と、上記垂直方向において、上記誘電体層上に位置し、上記水平方向において、上記ソース領域と上記ドレイン領域の間に位置するゲート領域と、を含み、上記ゲート領域は、上記水平方向において、ソース領域の中心領域から上記ドレイン領域の中心領域に向かう軸線と離れている。
【００１３】
ここで、上記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、上記第１のゲート領域と第２のゲート領域は、それぞれ上記軸線の両側に配置される。
【００１４】
ここで、上記第１のゲート領域と上記第２のゲート領域は、上記ソース領域を避けてチップ内部ワイヤを介して接続される。
【００１５】
ここで、上記第１のゲート領域と上記第２のゲート領域は、上記ドレイン領域をさけてチップ内部ワイヤを介して接続される。
【００１６】
ここで、上記第１のゲート領域と上記第２のゲート領域は、外部リードを介して接続される。
【００１７】
ここで、上記ソース領域、上記ドレイン領域、及び上記ゲート領域は、外部リードを介して各々の外部テストパットに接続される。
【００１８】
ここで、上記ソース領域、上記ドレイン領域、上記第１のゲート領域、及び上記第２のゲート領域は、外部リードを介して各々の外部テストパットに接続される。
【００１９】
本発明は、ＴＥＧ−ＦＥＴをテストするためのＴＥＧテスト方法をさらに提供する。上記ＴＥＧ−ＦＥＴは、基板と、上記基板に位置するソース領域と、上記基板に位置し、上記基板の水平方向において、上記ソース領域と対向して配置されているドレイン領域と、上記基板に垂直する垂直方向において、上記基板上を覆う誘電体層と、上記垂直方向において、上記誘電体層上に位置し、上記水平方向において、上記ソース領域と上記ドレイン領域の間に位置するゲート領域と、を含み、上記ゲート領域は、上記水平方向において、ソース領域の中心領域から上記ドレイン領域の中心領域に向かう軸線と離れ、上記ＴＥＧテスト方法は、上記ＦＥＴの上記ゲート領域と上記ソース領域の間に第１の電圧を印加し、所定の時間が経過した後に、上記第１の電圧の印加を停止して上記ＦＥＴの信頼性を測定するステップＳ１００と、上記ＦＥＴの上記ゲート領域と上記ソース領域の間に第２の電圧を印加して、上記ＦＥＴの動作特性を測定するステップＳ２００と、を含む。
【００２０】
ここで、上記ステップＳ１００において、上記第１の電圧は、上記ゲート領域と上記ソース領域の間で耐えられる最大電圧の期待値であり、上記ステップＳ２００において、上記第２の電圧は、上記ゲート領域と上記ソース領域の間の動作電圧範囲内の１組の値である。
【００２１】
ここで、上記ステップＳ１００において、上記第１の電圧は、２０Ｖであり、上記ステップＳ２００において、上記第２の電圧は、上記ゲート領域と上記ソース領域の間の動作電圧範囲である−１０Ｖ〜＋１０Ｖ範囲内の１組の値である。
【００２２】
ここで、上記ステップＳ１００と上記ステップＳ２００において、上記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、上記第１のゲート領域と上記第２のゲート領域は、それぞれ上記軸線の両側に配置される。
【００２３】
ここで、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ソース領域を避けてチップ内部ワイヤを介して接続される。
【００２４】
ここで、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ドレイン領域を避けてチップ内部ワイヤを介して接続される。
【００２５】
ここで、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、外部リードを介して接続される。
【００２６】
ここで、上記ソース領域、上記ドレイン領域、及び上記ゲート領域は、外部リードを介して各々の外部テストパットに接続される。
【００２７】
ここで、上記ソース領域、上記ドレイン領域、上記第１のゲート領域、及び上記第２のゲート領域は、外部リードを介して各々の外部テストパットに接続される。
【００２８】
本発明のＴＥＧ−ＦＥＴ、及びそのＴＥＧテスト方法によると、ＴＥＧ−ＦＥＴのエッジ部分の信頼性と動作特性を測定することができるため、半導体装置の製品品質を全面的に分かることができ、半導体装置の製品品質の向上に有利である。
【図面の簡単な説明】
【００２９】
以下、図面を参照しながら本発明の実施例を説明する。ここで、
【図１】図１は、従来技術のＴＥＧ−ＦＥＴの平面図である。
【図２Ａ】図２Ａは、それぞれ図１の切断線ａ−ａから上に向いてみた断面図、及び図１の切断線ｂ−ｂから左側に向いてみた断面図である。
【図２Ｂ】図２Ｂは、それぞれ図１の切断線ａ−ａから上に向いてみた断面図、及び図１の切断線ｂ−ｂから左側に向いてみた断面図である。
【図３Ａ】図３Ａは、それぞれ図１のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。
【図３Ｂ】図３Ｂは、それぞれ図１のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。
【図４】図４は、本発明の一実施例に係るＴＥＧ−ＦＥＴの平面図である。
【図５Ａ】図５Ａは、それぞれ図４の切断線ａ−ａから上に向いてみた断面図、及び図４の切断線ｂ−ｂから左側に向いてみた断面図である。
【図５Ｂ】図５Ｂは、それぞれ図４の切断線ａ−ａから上に向いてみた断面図、及び図４の切断線ｂ−ｂから左側に向いてみた断面図である。
【図６Ａ】図６Ａは、それぞれ図４のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。
【図６Ｂ】図６Ｂは、それぞれ図４のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。
【図７】図７は、本発明の別の実施例に係るＴＥＧ−ＦＥＴの平面図である。
【図８Ａ】図８Ａは、それぞれ図７の切断線ａ−ａから上に向いてみた断面図、及び図７の切断線ｂ−ｂから左側に向いてみた断面図である。
【図８Ｂ】図８Ｂは、それぞれ図７の切断線ａ−ａから上に向いてみた断面図、及び図７の切断線ｂ−ｂから左側に向いてみた断面図である。
【図９Ａ】図９Ａは、それぞれ図７のＴＥＧ−ＦＥＴにおける電界分布の模式図と電流分布の模式図である。
【図９Ｂ】図９Ｂは、それぞれ図７のＴＥＧ−ＦＥＴにおける電界分布の模式図と電流分布の模式図である。
【図１０】図１０は、本発明のＴＥＧテスト方法のフロー図である。
【発明を実施するための形態】
【００３０】
以下、図４乃至図１０を参照しながら本発明を説明する。ここで、同一の符号は、同一、または類似する装置、ユニット、材料、または構成を示す。
【００３１】
図４は、本発明の一実施例に係るＴＥＧ−ＦＥＴの平面図である。図５Ａ、及び図５Ｂは、それぞれ図４の切断線ａ−ａから上に向いてみた断面図、及び図４の切断線ｂ−ｂから左側に向いてみた断面図である。ここで、切断線ａ−ａは、ＴＥＧ−ＦＥＴの電流チャネル方向であり、切断線ｂ−ｂは、ＴＥＧ−ＦＥＴの幅方向に位置し、切断線ａ−ａに垂直する。
【００３２】
図４、図５Ａ、及び図５Ｂから分かるように、本発明のＴＥＧ−ＦＥＴ ＦＴ１は、基板Ｂと、基板Ｂに位置するソース領域Ｓと、基板Ｂに位置し、基板Ｂの水平方向（即ち、ＴＥＧ−ＦＥＴ ＦＴ１の電流チャネル方向）において、ソース領域Ｓと対向して配置されているドレイン領域Ｄと、基板Ｂに垂直する方向において、基板Ｂ上、即ち、ソース領域Ｓとドレイン領域Ｄ上を覆う誘電体層Ｉと、上記垂直方向において、誘電体層Ｉ上に位置し、上記水平方向において、ソース領域Ｓとドレイン領域Ｄの間に位置するゲート領域Ｇ１とを含む。ここで、ゲート領域Ｇ１は、上記水平方向において、ソース領域Ｓの中心領域からドレイン領域Ｄの中心領域に向かう軸線（即ち、切断線ａ−ａ）と離れている。即ち、ゲート領域Ｇ１は、ＴＥＧ−ＦＥＴ ＦＴ１の幅方向において、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの中心部と離れ、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルのエッジ部Ｅに近接する。
【００３３】
ここで、ソース領域Ｓは、外部リードＭを介して外部のテストパットＰｓに接続され、ドレイン領域Ｄは、別の外部リードＭを介して外部のテストパットＰｄに接続され、ゲート領域Ｇ１は、さらに別の外部リードＭを介して外部のテストパットＰｇに接続される。
【００３４】
ここで、図５Ｂは、図４の切断線ｂ−ｂから左側に向いてみた断面図を例示的に示す。ゲート領域Ｇ１とＴＥＧ−ＦＥＴ ＦＴ１のＴＥＧ−ＦＥＴ ＦＴ１の幅方向における位置関係を明らかに示すために、図５Ｂにおいて、ソース領域Ｓが見えるように誘電体層Ｉを透明にし、各外部リードＭの図示を省略する。図５Ｂに示されたように、ゲート領域Ｇ１は、ＴＥＧ−ＦＥＴ ＦＴ１の幅方向において、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの中心部と離れ、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルのエッジ部Ｅに近接する。
【００３５】
図６Ａ、及び図６Ｂは、それぞれ図４のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。
【００３６】
図６Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴ１のゲート領域Ｇ１とソース領域Ｓの間に電圧を印加すると、例えば図面に示された矢印のような電界分布が形成される。電界は、主に、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの一側のエッジに近接するエッジ部Ｅに存在する。
【００３７】
図６Ｂに示されたように、ＴＥＧ−ＦＥＴ ＦＴ１のソース領域Ｓとドレイン領域Ｄの間に導通電流が流れると、例えば図面に示された矢印のような電流分布が形成される。電流は、主に、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの一側のエッジに近接するエッジ部Ｅに存在する。
【００３８】
図７は、本発明のさらに別の実施例に係るＴＥＧ−ＦＥＴの平面図である。図８Ａ、及び図８Ｂは、それぞれ図７の切断線ａ−ａから上に向いてみた断面図、及び図７の切断線ｂ−ｂから左側に向いてみた断面図である。ここで、切断線ａ−ａは、ＴＥＧ−ＦＥＴの電流チャネル方向であり、切断線ｂ−ｂは、ＴＥＧ−ＦＥＴの幅方向に位置し、切断線ａ−ａに垂直する。
【００３９】
図７、図８Ａ、及び図８Ｂから分かるように、図７、図８Ａ、及び図８Ｂに示された本発明のＴＥＧ−ＦＥＴ ＦＴ２と、図４、図５Ａ、及び図５Ｂに示された本発明のＴＥＧ−ＦＥＴ ＦＴ１との差異点は、図７、図８Ａ、及び図８Ｂに示された本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域が、ゲート領域Ｇ１以外にゲート領域Ｇ２をさらに含むことにある。ゲート領域Ｇ１とゲート領域Ｇ２は、それぞれ水平方向（即ち、ＴＥＧ−ＦＥＴ ＦＴ２の電流チャネル方向）において、ソース領域Ｓの中心領域からドレイン領域Ｄの中心領域に向かう軸線（即ち、切断線ａ−ａ）の両側に配置されている。即ち、ゲート領域Ｇ１とゲート領域Ｇ２は、ＴＥＧ−ＦＥＴ ＦＴ２の幅方向において、それぞれＴＥＧ−ＦＥＴ ＦＴ２のチャネルの中心部と離れ、ＴＥＧ−ＦＥＴ ＦＴ２のチャネルのエッジ部Ｅに近接する。図７、図８Ａ、及び図８Ｂに示されたように、本発明のＴＥＧ−ＦＥＴ ＦＴ２のソース領域Ｓ、ドレイン領域Ｄ、ゲート領域Ｇ１、及びゲート領域Ｇ２は、それぞれ外部リードを介して各々の外部テストパットに接続される。
【００４０】
一実施例として、図７、図８Ａ、及び図８Ｂに示されたように、本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１とゲート領域Ｇ２は、ドレイン領域Ｄを避けてチップ内部ワイヤ（ｏｎ−ｃｈｉｐ ｗｉｒｅ）を介して互いに接続されてもよい。
【００４１】
また、一実施例として、本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１とゲート領域Ｇ２は、ソース領域Ｓを避けてチップ内部ワイヤを介して互いに接続されてもよい。
【００４２】
また、一実施例として、本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１とゲート領域Ｇ２は、それぞれ外部リードを介して互いに接続されてもよい。
【００４３】
図９Ａ、及び図９Ｂは、それぞれ図７のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。
【００４４】
図９Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１、Ｇ２とソース領域Ｓの間に電圧を印加すると、例えば図面に示された矢印のような電界分布が形成される。電界は、主に、ＴＥＧ−ＦＥＴ ＦＴ２のチャネルの両側のエッジに近接するエッジ部Ｅに存在する。
【００４５】
図９Ｂに示されたように、ＴＥＧ−ＦＥＴ ＦＴ２のソース領域Ｓとドレイン領域Ｄの間に導通電流が流れると、例えば図面に示された矢印のような電流分布が形成される。電流は、主に、ＴＥＧ−ＦＥＴ ＦＴ２のチャネルの両側のエッジに近接するエッジ部Ｅに存在する。
【００４６】
本発明の上記のようなＴＥＧ−ＦＥＴを用いて、本発明のテスト素子グループ（ＴＥＧ）をテストすることができる。
【００４７】
図１０は、本発明のＴＥＧテスト方法のフロー図である。図１０に示されたように、本発明のＴＥＧテスト方法は、図４乃至図９に示されたＴＥＧ−ＦＥＴのテストに用いられ、以下のようなステップを含む。
【００４８】
ステップＳ１００において、ＦＥＴのゲート領域とソース領域の間に第１の電圧を印加し、所定の時間が経過した後に、第１の電圧の印加を停止してＦＥＴの信頼性を測定する。例えば、酸化層の耐電圧特性を測定する。ここで、第１の電圧は、例えばゲート領域とソース領域の間で耐えられる最大電圧の期待値であり、例えば２０Ｖの直流電圧である。
【００４９】
ステップＳ２００において、ＦＥＴのゲート領域とソース領域の間に第２の電圧を印加して、ＦＥＴの正常に動作する際の動作特性を測定する。例えば、ＦＥＴの遷移特性（ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を測定する。ここで、第２の電圧は、例えばゲート領域とソース領域の間の動作電圧範囲内の１組の値であり、例えば、−１０Ｖ〜＋１０Ｖの範囲内の１組の直流電圧値である。
【００５０】
また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、上記第１のゲート領域と上記第２のゲート領域は、それぞれ上記軸線の両側に配置される。
【００５１】
また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ソース領域を避けてチップ内部ワイヤを介して接続される。
【００５２】
また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ドレイン領域を避けてチップ内部ワイヤを介して接続される。
【００５３】
また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、外部リードを介して接続される。
【００５４】
また、一実施例として、本発明のＴＥＧテスト方法において、上記ソース領域、上記ドレイン領域、及び上記ゲート領域は、外部リードを介して各々の外部テストパットに接続される。
【００５５】
また、一実施例として、本発明のＴＥＧテスト方法において、上記ソース領域、上記ドレイン領域、上記第１のゲート領域、及び上記第２のゲート領域は、外部リードを介して各々の外部テストパットに接続される。
【００５６】
本発明のＴＥＧ−ＦＥＴ、及びそのＴＥＧテスト方法によると、ＴＥＧ−ＦＥＴのエッジ部分の信頼性と動作特性を測定することができるため、半導体装置の製品品質を全面的に分かることができ、半導体装置の製品品質の向上に有利である。
【００５７】
以上、典型的な実施例によって本発明を説明したが、本発明の用語は、ただ例示的なものであり、制限的なものではないことを理解すべきである。本発明が様様な具体的な実施例によって具現できるため、本発明の範囲は、上記実施例の如何なる詳細説明にも限定されず、添付される特許請求の範囲内で広く解釈されるべきである。従って、本発明の特許請求の範囲、または均等範囲内の全ての変化と改良は、全て本発明の範囲に属する。
【図１】
2015204460.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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