(57)【要約】      （修正有）【課題】ハイエンド機能をイネーブル状態にすべくローエンド・モデルを不正改造しようとする企てを防止するためのハードウェア構成メカニズムを提供する【解決手段】ハードウェア構成装置１００は、ハードウェアシステムの一部であり、ハードウェアシステムは、少なくとも１つの機能を含む。ハードウェア構成装置は、インタフェース部１２０、決定部１３０、及び出力発生部１４０を含む。決定部は、ハードウェアシステムの機能毎に、対応するデフォルト設定、及び対応する複数の安全構成エントリ（ＳＣＥ）の機能設定に基づいて、対応する現在設定を生成する。インタフェース部は、決定部及びＳＣＥを記憶する記憶装置１１０に結合されており、ＳＣＥを決定部に提供する。出力発生部は、決定部に結合されており、ハードウェアシステムの機能毎に、対応する現在設定に応じて、機能をイネーブル状態またはディスエーブル状態にするための構成信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの機能を具えたハードウェアシステムのハードウェア構成装置であって、
前記ハードウェアシステムの前記機能毎に、当該機能に対応するデフォルト設定、及び当該機能に対応する複数の安全構成エントリ（ＳＣＥ）の機能設定に基づいて、当該機能に対応する現在設定を生成する決定部と；
前記決定部、及び前記ＳＣＥを記憶する第１記憶装置に結合されたインタフェース部であって、前記ＳＣＥを前記決定部に提供するインタフェース部と；
前記決定部に結合された出力発生部であって、前記ハードウェアシステムの前記機能毎に、当該機能に対応する前記現在設定に応じて、当該機能をイネーブル状態またはディスエーブル状態にするための構成信号を発生する出力発生部と
を具えていることを特徴とするハードウェア設定装置。
【請求項２】
前記デフォルト設定、前記機能設定、及び前記現在設定の各々が、少なくとも４つの機能状態のうち１つの機能状態であることを特徴とする請求項１に記載のハードウェア設定装置。
【請求項３】
前記ハードウェアシステムの前記機能毎に、当該機能に対応する前記現在設定が、前記デフォルト設定の機能状態、及び当該機能に対応する前記ＳＣＥのうち有効なＳＣＥの機能設定の機能状態のうち、最上位の機能状態であることを特徴とする請求項２に記載のハードウェア設定装置。
【請求項４】
前記ハードウェアシステムの前記機能毎に、前記ＳＣＥのうち有効なＳＣＥが、当該機能に対応する機能設定を含まない際に、前記決定部は、当該機能設定を、当該機能に対応するデフォルト設定であるものと見なして、前記現在設定を生成することを特徴とする請求項３に記載のハードウェア設定装置。
【請求項５】
順位が減少する順に、前記機能状態が第１状態、第２状態、第３状態、及び第４状態を含み、
前記ハードウェアシステムの前記機能毎に、
前記構成信号が、アサート状態及びデアサート状態から成る２つの信号状態のうち一方の状態であり、前記構成信号がアサート状態である際に、前記構成信号が当該機能をイネーブル状態にし、前記構成信号がデアサート状態である際に、前記構成信号が当該機能をディスエーブル状態にし、前記信号状態の一方が、前記ハードウェアシステムにとってより安全であり、前記信号状態の他方が、前記ハードウェアシステムにとってより安全でなく、
当該機能に対応する前記現在設定が、前記第１状態または前記第４状態にある際に、前記出力発生部が、前記構成信号を、より安全な方の前記信号状態で出力し、
当該機能に対応する前記現在設定が前記第２状態にあり、かつ、当該機能に対応する前記ハードウェアシステムのランタイム条件が偽である際に、前記出力発生部が、前記構成信号を、より安全な方の前記信号状態で出力し、
当該機能に対応する前記現在設定が前記第２状態にあり、かつ、前記ランタイム条件が真である際に、前記出力発生部が、前記構成信号を、より安全でない方の前記信号状態で出力し、
当該機能に対応する前記現在設定が前記第３状態にある際に、前記出力発生部が、前記構成信号を、より安全でない方の前記信号状態で出力する
ことを特徴とする請求項３または４に記載のハードウェア設定装置。
【請求項６】
前記ＳＣＥの各々が不明数を有し、前記ハードウェア構成装置が、
前記インタフェース部及び前記決定部に結合された認証部をさらに具え、前記認証部は、前記ＳＣＥに対する要求及び不明数を受信し、前記要求を、前記受信した不明数と一致する前記不明数を有する有効な前記ＳＣＥに関連付け、前記受信した不明数と一致する前記不明数を有する前記有効なＳＣＥが存在しない場合、前記要求を拒絶することを特徴とする請求項１〜５のいずれかに記載のハードウェア設定装置。
【請求項７】
前記ＳＣＥの各々がキーを具え、前記ハードウェア構成装置が、
前記インタフェース部及び前記決定部に結合された認証部をさらに具え、前記認証部は、前記ＳＣＥの要求及びマスターからのチャレンジ・ストリングを受信し、前記マスターは、前記ハードウェアシステムの内部または前記ハードウェアシステムの外部にある１つのソフトウェアまたはハードウェアであり、前記認証部は、前記要求されたＳＣＥの前記キーで前記チャレンジ・ストリングを検証することによって認証を行い、前記認証に合格した場合に、前記認証部は、前記要求されたＳＣＥを認証されたＳＣＥと見なし、前記認証に失敗した場合に、前記認証部は、前記要求を拒絶することを特徴とする請求項１〜５のいずれかに記載のハードウェア設定装置。
【請求項８】
前記ハードウェアシステムの前記機能毎に、前記決定部は、最初の前記ＳＣＥから前記認証されたＳＣＥまでの前記ＳＣＥの当該機能に対応する機能設定に基づいて、当該機能に対応する前記現在設定を生成することを特徴とする請求項７に記載のハードウェア設定装置。
【請求項９】
前記認証部は、前記マスターが、前記認証されたＳＣＥの一部への読出しアクセスを行うことを許可することを特徴とする請求項７または８に記載のハードウェア設定装置。
【請求項１０】
前記認証部は、前記認証に合格した後に、前記マスターが、前記ＳＣＥのうち有効なＳＣＥへの書込みアクセスを行うことを許可することを特徴とする請求項７、８または９に記載のハードウェア設定装置。
【請求項１１】
前記ＳＣＥの各々がエントリ状態を具え、前記ＳＣＥの認証失敗の回数が所定閾値に達すると、前記認証部は、前記ＳＣＥの前記エントリ状態を、非ロック状態からロック状態に切り換え、前記認証部は、前記エントリ状態がロック状態である前記ＳＣＥについて行ったあらゆる認証を失敗と見なすことを特徴とする請求項７、８、９または１０に記載のハードウェア設定装置。
【請求項１２】
前記ＳＣＥのうちあらゆる有効なＳＣＥのエントリ状態がロック状態である際に、前記決定部は、前記ハードウェアシステムの前記機能の各々に対応する前記現在設定を、当該機能に対応するデフォルト設定になるように設定することを特徴とする請求項１１に記載のハードウェア設定装置。
【請求項１３】
前記認証部は、前記マスターが、前記認証されたＳＣＥの一部への書込みアクセスを行うことを許可することを特徴とする請求項１１または１２に記載のハードウェア設定装置。
【請求項１４】
前記認証部は、前記ＳＣＥのうち、前記認証されたＳＣＥのプライオリティよりも低いプライオリティを有する有効な前記ＳＣＥにアクセスすることを許可し、このアクセスは、前記有効なＳＣＥを無効にするか、前記有効なＳＣＥの前記エントリ状態をロック状態から非ロック状態に切り換えることに限定されることを特徴とする請求項１１、１２または１３に記載のハードウェア設定装置。
【請求項１５】
前記インタフェース部が第２記憶装置を具え、この第２記憶装置は、前記第１記憶装置に記憶された前記ＳＣＥ用のキャッシュとして動作し、前記認証部は、前記マスターが、前記第２記憶装置内のみにおいて、少なくとも１つの前記ＳＣＥへの書込みアクセスを行うことを許可することを特徴とする請求項７〜１４のいずれかに記載のハードウェア設定装置。
【請求項１６】
少なくとも１つの機能を具えたハードウェアシステムのハードウェア構成装置であって、
決定部と、
前記決定部及び記憶装置に結合されたインタフェース部と
前記決定部に結合された出力発生部とを具え、
前記決定部は、前記ハードウェアシステムの前記機能毎に、当該機能に対応するデフォルト設定、及び当該機能に対応する１つ以上の安全構成エントリ（ＳＣＥ）の機能設定に基づいて、当該機能に対応する現在設定を生成し、前記デフォルト設定、前記機能設定、及び前記現在設定の各々が、少なくとも４つの機能状態のうちの１つであり、
前記記憶装置は、１つ以上の前記ＳＣＥを記憶し、前記インタフェース部は、前記１つ以上のＳＣＥを前記決定部に提供し、
前記出力発生部は、前記ハードウェアシステムの前記機能毎に、当該機能に対応する前記現在設定に応じて、当該機能をイネーブル状態またはディスエーブル状態にするための構成信号を出力する
ことを特徴とするハードウェア設定装置。
【請求項１７】
前記ハードウェアシステムの前記機能毎に、当該機能に対応する前記現在設定が、前記デフォルト設定の機能状態、及び当該機能に対応する前記ＳＣＥのうち有効なＳＣＥの機能設定の機能状態のうち、最上位の機能状態であることを特徴とする請求項１６に記載のハードウェア設定装置。
【請求項１８】
順位が減少する順に、前記機能状態が第１状態、第２状態、第３状態、及び第４状態を含み、
前記ハードウェアシステムの前記機能毎に、
前記構成信号が、アサート状態及びデアサート状態から成る２つの信号状態のうち一方の状態であり、前記構成信号がアサート状態である際に、前記構成信号が当該機能をイネーブル状態にし、前記構成信号がデアサート状態である際に、前記構成信号が当該機能をディスエーブル状態にし、前記信号状態の一方が、前記ハードウェアシステムにとってより安全であり、前記信号状態の他方が、前記ハードウェアシステムにとってより安全でなく、
当該機能に対応する前記現在設定が、前記第１状態または前記第４状態にある際に、前記出力発生部が、前記構成信号を、より安全な方の前記信号状態で出力し、
当該機能に対応する前記現在設定が前記第２状態にあり、かつ、当該機能に対応する前記ハードウェアシステムのランタイム条件が偽である際に、前記出力発生部が、前記構成信号を、より安全な方の前記信号状態で出力し、
当該機能に対応する前記現在設定が前記第２状態にあり、かつ、前記ランタイム条件が真である際に、前記出力発生部が、前記構成信号を、より安全でない方の前記信号状態で出力し、
当該機能に対応する前記現在設定が前記第３状態にある際に、前記出力発生部が、前記構成信号を、より安全でない方の前記信号状態で出力する
ことを特徴とする請求項１７に記載のハードウェア設定装置。
【請求項１９】
前記ＳＣＥの各々が不明数を有し、前記ハードウェア構成装置が、
前記インタフェース部及び前記決定部に結合された認証部をさらに具え、前記認証部は、前記ＳＣＥに対する要求及び不明数を受信し、前記要求を、前記受信した不明数と一致する前記不明数を有する有効な前記ＳＣＥに関連付け、前記受信した不明数と一致する前記不明数を有する前記有効なＳＣＥが存在しない場合、前記要求を拒絶することを特徴とする請求項１６、１７または１８に記載のハードウェア設定装置。
【請求項２０】
前記ＳＣＥの各々がキーを具え、前記ハードウェア構成装置が、
前記インタフェース部及び前記決定部に結合された認証部をさらに具え、前記認証部は、前記ＳＣＥの要求及びマスターからのチャレンジ・ストリングを受信し、前記マスターは、前記ハードウェアシステムの内部または前記ハードウェアシステムの外部にある１つのソフトウェアまたはハードウェアであり、前記認証部は、前記要求されたＳＣＥの前記キーで前記チャレンジ・ストリングを検証することによって認証を行い、前記認証に合格した場合、前記認証部は、前記要求されたＳＣＥを認証されたＳＣＥと見なし、前記認証に失敗した場合、前記認証部は、前記要求を拒絶することを特徴とする請求項１６、１７または１８に記載のハードウェア設定装置。
【請求項２１】
前記ハードウェアシステムの前記機能毎に、前記決定部は、最初の前記ＳＣＥから前記認証されたＳＣＥまでの前記ＳＣＥの前記機能に対応する機能設定に基づいて、当該機能に対応する前記現在設定を生成することを特徴とする請求項２０に記載のハードウェア設定装置。
【請求項２２】
前記認証部は、前記マスターが、前記認証されたＳＣＥの一部への読出しアクセスを行うことを許可することを特徴とする請求項２０または２１に記載のハードウェア設定装置。
【請求項２３】
前記ＳＣＥの各々がエントリ状態を具え、前記ＳＣＥの認証失敗の回数が所定閾値に達すると、前記認証部は、前記ＳＣＥの前記エントリ状態を、非ロック状態からロック状態に切り換え、前記認証部は、前記エントリ状態がロック状態である前記ＳＣＥについて行ったあらゆる認証を失敗と見なすことを特徴とする請求項２０、２１または２２に記載のハードウェア設定装置。
【請求項２４】
前記ＳＣＥのうちあらゆる有効なＳＣＥのエントリ状態がロック状態である際に、前記決定部は、前記ハードウェアシステムの前記機能の各々に対応する前記現在設定を、当該機能に対応するデフォルト設定になるように設定することを特徴とする請求項２３に記載のハードウェア設定装置。
【請求項２５】
前記認証部は、前記マスターが、前記認証されたＳＣＥの一部への書込みアクセスを行うことを許可することを特徴とする請求項２３または２４に記載のハードウェア設定装置。
【請求項２６】
前記認証部は、前記１つ以上のＳＣＥのうち、前記認証されたＳＣＥのプライオリティよりも低いプライオリティを有する有効な前記ＳＣＥにアクセスすることを許可し、このアクセスは、前記有効なＳＣＥを無効にするか、前記有効なＳＣＥの前記エントリ状態をロック状態から非ロック状態に切り換えることに限定されることを特徴とする請求項２３、２４または２５に記載のハードウェア設定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハードウェア構成装置に関するものである。特に、本発明は、ハードウェアシステムのハードウェア構成装置に関するものである。
【背景技術】
【０００２】
ハードウェアシステムは、集積回路（ＩＣ）チップ、チップを取り付けたプリント回路基板（ＰＣＢ：printed circuit board）、コンピュータシステム、あるいは電子装置とすることができる。時として、販売者は、ハードウェアシステムの多数のモデル（型式）を、多数の市場にわたって販売する。各モデルは異なる機能の組を有する。ハードウェアシステムの製造及び市場販売における現在の傾向は、利用可能な機能のすべてを単一の設計に入れつつある。モデル毎に、当該モデルに含めるべきでない機能は、あるハードウェア構成メカニズムによってディスエーブル（無効）状態にする。
【０００３】
ハードウェアシステムのモデルは、通常、それらの機能及び価格によって区別される。単一の設計により、ローエンド（廉価）モデルであっても、ハイエンド（高級）モデルの機能と同じ機能を伴って製造される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ハイエンド・モデルでしか利用可能でない機能は、ローエンド・モデルでは常にディスエーブル状態にされる。ローエンド・モデルは、より低価格であるので、何物かが、ハイエンドの代価を支払わずに、ハイエンド機能をイネーブル（有効）状態にすべくローエンド・モデルを不正改造しようとすることは不可避である。従って、こうした企てを防止するためのハードウェア構成メカニズムの必要性が存在する。
【課題を解決するための手段】
【０００５】
従って、本発明は、安全でフレキシブルな多レベルのハードウェア構成をハードウェアシステムに提供するハードウェア構成装置に指向したものである。
【０００６】
本発明の好適例によれば、ハードウェア構成装置が提供される。このハードウェア構成装置は、ハードウェアシステムの一部であり、このハードウェアシステムは、少なくとも１つの機能を含む。このハードウェア構成装置は、インタフェース部、決定部、及び出力発生部を含む。ハードウェアシステムの機能毎に、決定部は、当該機能に対応するデフォルト設定、及び当該機能に対応する複数の安全構成エントリ（ＳＣＥ：secure configuration entry）の機能設定に基づいて、当該機能に対応する現在設定を生成する。インタフェース部は、決定部、及びＳＣＥを記憶する記憶装置に結合されている。インタフェース部は、ＳＣＥを決定部に提供する。出力発生部は、決定部に結合されている。ハードウェアシステムの機能毎に、出力発生部は、当該機能に対応する現在設定に応じて、当該機能をイネーブル状態またはディスエーブル状態にするための構成信号を発生する。
【０００７】
本発明の他の好適例によれば、ハードウェア構成装置が提供される。このハードウェア構成装置は、ハードウェアシステムの一部であり、このハードウェアシステムは、少なくとも１つの機能を含む。このハードウェア構成装置は、インタフェース部、決定部、及び出力発生部を含む。ハードウェアシステムの機能毎に、決定部は、当該機能に対応するデフォルト設定、及び当該機能に対応する１つ以上のＳＣＥの機能設定に基づいて、当該機能に対応する現在設定を生成する。デフォルト設定、機能設定、及び現在設定の各々は、少なくとも４つの機能状態のうちの１つである。インタフェース部は、決定部、及び１つ以上のＳＣＥを記憶する記憶装置に結合されている。インタフェース部は、１つ以上のＳＣＥを決定部に提供する。出力発生部は、決定部に結合されている。ハードウェアシステムの機能毎に、出力発生部は、当該機能に対応する現在設定に応じて当該機能をイネーブル状態またはディスエーブル状態にするための信号を出力する。
【発明の効果】
【０００８】
本発明は、１つ以上のＳＣＥに基づく構成メカニズムをハードウェアシステムに提供する。ハードウェアシステムのより上流の販売者は、いくつかの無効なＳＣＥのキーフィールドを事前にプログラムして、対応するキーを、これらのＳＣＥに対する認証用に、このハードウェアシステムの下流の販売者に配布することができる。最上流の販売者は、どのキーがどの販売者に与えられたかを決定することによって、どの販売者がどのＳＣＥにアクセスすることができるかを制御することができる。
【０００９】
添付する図面は、本発明のさらなる理解をもたらすために含め、本明細書に含まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例示し、その説明と共に、本発明の原理を説明する役割をする。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態によるハードウェア構成装置を示す概略図である。
【図２】本発明の実施形態によるＳＣＥを示す概略図である。
【図３】本発明の実施形態によるハードウェア構成装置によって実行される決定プロセスの一部を示すフローチャートである。
【図４】本発明の実施形態によるハードウェア構成装置を示す概略図である。
【図５】本発明の実施形態によるハードウェア構成装置を示す概略図である。
【発明を実施するための形態】
【００１１】
以下、本発明のこれらの実施形態を詳しく参照し、添付する図面には、これらの実施形態の例を示す。可能であれば常に、図面及び説明中では、同じ参照番号を用いて、同一または同様の部分を参照る。
【００１２】
図１は、本発明の実施形態によるハードウェア構成装置を示す概略図である。ハードウェア構成装置１００は、インタフェース部１２０、決定部１３０、及び出力発生部１４０を含む。インタフェース部１２０は、記憶装置１１０に結合されている。決定部１３０は、インタフェース部１２０に結合されている。出力発生部１４０は、決定部１３０に結合されている。インタフェース部１２０、決定部１３０、及び出力発生部１４０は、すべてハードウェア構成要素である。ハードウェア構成装置１００は、ハードウェアシステムの一部である。ハードウェアシステムは、ハードウェア構成装置１００によって構成することのできる少なくとも１つの機能を含む。
【００１３】
記憶装置１１０は、１つ以上の安全構成エントリ（ＳＣＥ）を記憶する。例えば、記憶装置１１０は揮発性メモリまたは不揮発性メモリとすることができる。インタフェース部１２０は、記憶装置１１０からＳＣＥをフェッチして、これらのＳＣＥを決定部１３０に提供する。各ＳＣＥは、複数の情報フィールドを含む。フィールドの１つは、少なくとも１つの機能設定を記録する。各機能設定は、ハードウェアシステムの機能を構成する。決定部１３０がＳＣＥを必要とすると、インタフェース部１２０は、全部のＳＣＥを決定部１３０に提供するか、必要なＳＣＥのフィールドのみを決定部１３０に提供することができる。
【００１４】
決定部１３０は、ハードウェアシステムの機能毎にデフォルト設定を記録する。ハードウェアシステムの機能毎に、決定部１３０は、当該機能に対応するデフォルト設定、及び当該機能に対応するＳＣＥの機能設定に基づいて、当該機能に対応する現在設定を生成する。
【００１５】
ハードウェアシステムの機能毎に、出力発生部１４０は、当該機能に対応する現在設定に応じて、当該機能をイネーブル状態またはディスエーブル状態にするための構成信号１４５を出力する。出力発生部１４０は、構成信号１４５を、直接的な制御信号として、ハードウェアシステムの当該機能を提供する構成要素に供給することができる。その代わりに、出力発生部１４０と当該機能を提供する構成要素とを、構成バスを介して接続することができ、出力発生部１４０は、構成信号１４５を、当該機能を提供する構成要素に、構成バス上で伝送されるトランザクションの形式で供給することができる。
【００１６】
ハードウェアシステムの一部の機能は、２つ（例えば「ディスエーブル」及び「イネーブル」）より多数の制御の選択肢を提供することができるが、こうした機能の各々を、機能毎に丁度２つの選択肢のみを有する、より多数の機能に分割することは十分一般的であり、これにより、構成設定の問題を、単純な二者択一の問題にすることができる。
【００１７】
各ＳＣＥは、複数の情報フィールドを含む同じ基本構造を有する。例えば、図２は、本発明の実施形態によるＳＣＥ２００を示す概略図である。ＳＣＥ２００は、５つのフィールド、即ち有効フィールド２１０、キー２２０、構成オプション設定２３０、エントリ状態２４０、及び不明数２５０を含む。
【００１８】
有効フィールド２１０は、ＳＣＥ２００が有効であるか無効であるかを示す有効ビットを含むことができる。ハードウェアシステムを工場出荷する際に、有効ビットをクリアして、無効なＳＣＥを示すことができる。ＳＣＥ２００の少なくとも１つのフィールドを、書込みアクセスによって有意味な情報で満たした後に、有効ビットを設定して、有効なＳＣＥを示す。他の実施形態では、有効フィールド２１０が、有効ビットに加えて、インテグリティ（完全性）チェック用のダイジェスト（要約）をさらに含むことができる。こうした実施形態では、有効ビットがセットされ、かつ、ＳＣＥ２００がダイジェストに対応するインテグリティ・チェックに合格して初めて、ＳＣＥ２００が有効になる。
【００１９】
構成オプション設定２３０は、１つ以上の機能設定を含むことができる。各機能設定が、ハードウェアシステムの機能を構成する。キー２２０、エントリ状態２４０、及び不明数２５０は、以下のいくつかの段落で説明する。本発明の一部の実施形態では、エントリ状態２４０及び／または不明数２５０に対応する機能を実現しなくてもよい。従って、一部の実施形態では、エントリ状態２４０及び／または不明数２５０を省略することができる。
【００２０】
産業チェーンには多数の販売者が存在する。例えば、上述したハードウェアシステムはチップとすることができ、このチップの販売者、このチップを基にしたマザーボードの販売者、及びこのマザーボードを基にしたコンピュータの販売者が存在し得る。マザーボードの販売者はチップの販売者の下流にあり、コンピュータの販売者はマザーボードの販売者の下流にある。ＳＣＥはアレイとして配置することができる。各販売者は、ＳＣＥを編集する異なる特権を有する。例えば、チップの販売者には、最初の３つのＳＣＥを編集する特権を与えることができ、マザーボードの販売者には、次の２つのＳＣＥを編集する特権を与えることができ、そしてコンピュータの販売者には、次の１つのＳＣＥを編集する特権を与えることができる。各販売者は、ＳＣＥの異なるプライオリティ（優先度）レベルを通して、その下流の販売者のＳＣＥに対する何らかの制御を行う。ハードウェアシステムの各機能の最終設定は、すべての有効なＳＣＥの機能設定の決定の結果である。従って、本発明の実施形態は、多レベルのハードウェア設定の単純なメカニズムを提供することができる。各レベルは、１人の販売者の１つ以上のＳＣＥによって表される。この多レベル設定メカニズムの詳細は、次のいくつかの段落で説明する。
【００２１】
以下に、決定部１３０が、ＳＣＥの決定の結果として、ハードウェアシステムの各機能に対応する現在設定を生成する方法を説明する。各ＳＣＥの各機能設定は、少なくとも４つの機能状態のうちの１つである。ハードウェアシステムの各機能のデフォルト設定も、これら少なくとも４つの機能状態のうちの１つである。ハードウェアシステムの各機能の現在設定も、これら少なくとも４つの機能状態のうちの１つである。これらの機能状態は、禁止（Never）状態、条件付き（Conditional）状態、常時（Ever）状態、及び未定（Undetermined）状態である。これら４つの機能状態の順位は、次のように設定される：禁止−＞条件付き−＞常時−＞未定。これら４つの機能状態のうち最上位の機能状態は禁止であり、最下位の機能状態は未定である。ハードウェアシステムの機能毎のデフォルト設定は、いずれの機能状態にもすることができ、例えば未定にすることができる。
【００２２】
ハードウェアシステムの機能毎に、当該機能に対応する現在設定は、当該機能に対応するデフォルト設定の機能状態及び当該機能に対応するすべての有効なＳＣＥの機能設定の機能状態のうち、最上位の機能状態である。時として、必ずしもすべてのＳＣＥが、全く同じ機能の機能設定を含まない。ハードウェアシステムの機能毎に、有効なＳＣＥが当該機能に対応する機能設定を含まない場合、決定部１３０は、その有効なＳＣＥの当該機能に対応する機能設定が、当該機能に対応するデフォルト設定であるものと見なして、当該機能に対応する現在設定を生成する。
【００２３】
ハードウェアシステムの機能毎に、決定部１３０は、当該機能に対応するデフォルト設定の機能状態と、当該機能に対応するすべての有効なＳＣＥの機能設定の機能状態とを組み合わせて、当該機能に対応する現在設定を生成しなければならない。有効なＳＣＥがない場合、各機能に対応する現在設定は、単に、当該機能に対応するデフォルト設定となる。
【００２４】
図３は、本発明の実施形態による、決定部１３０がハードウェアシステムの機能毎に実行する機能状態の組合せを示すフローチャートである。決定部１３０は、組み合わせる必要のある機能状態、即ち、デフォルト設定の機能状態及び当該機能に対応するすべての有効なＳＣＥの機能状態中に、禁止状態が存在するか否かをチェックする（ステップ３１０）。これらの機能状態中に、少なくとも１つの禁止状態が存在する場合、組合せ結果が禁止状態となる（ステップ３２０）。組み合わせる必要のある状態中に禁止状態が存在しない場合、決定部１３０は、組み合わせる必要のある機能状態中に条件付き状態が存在するか否かをチェックする。組み合わせる必要のある機能状態中に、少なくとも１つの条件付き状態が存在する場合、組合せ結果が条件付き状態となる（ステップ３４０）。組み合わせる必要のある機能状態中に条件付き状態が存在しない場合、決定部１３０は、組み合わせる必要のある機能状態中に常時状態が存在するか否かをチェックする（ステップ３５０）。組み合わせる必要のある機能状態中に少なくとも１つの常時状態が存在する場合、組合せ結果が常時状態となる（ステップ３６０）。組み合わせる必要のある機能状態中に常時状態が存在しない場合、組合せ結果が未定状態となる（ステップ３７０）。未定状態は、対応する機能の構成が、他の有効なＳＣＥによって決定されるのに任せる。
【００２５】
図３のフローが終了すると、組合せ結果が、当該機能に対応する現在設定となり、決定部１３０は、当該機能の現在設定を出力発生部１４０に出力する。機能状態組合せのプロセスが容易であるため、決定部１３０のハードウェアは、小型で単純にすることができる。
【００２６】
出力発生部１４０は、ＳＣＥによって構成可能なハードウェアシステムの機能毎に、構成信号１４５を発生する。構成信号１４５は、２つの信号、即ちアサート状態及びデアサート状態のうちの１つである。構成信号１４５がアサート状態である際に、構成信号１４５は、対応する機能をイネーブル状態にする。構成信号１４５がデアサート状態である際に、構成信号１４５は、対応する機能をディスエーブル状態にする。
【００２７】
ハードウェアシステムの機能毎に、出力発生部１４０は、当該機能に対応する現在設定に応じて、当該機能に対応する構成信号１４５がアサート状態であるかデアサート状態であるかを判定する。この判定の基準は、ハードウェアシステムにとって最良の安全性の考慮に基づく。ある機能の現在設定が、すべての機能状態のうちで、より上位であるほど、対応する構成信号によって生じる構成がより安全であるべきである。
【００２８】
一部の機能がディスエーブル状態である際に、ハードウェアシステムはより安全である。例えば、外部データアクセス用のアクセスポートは、当該アクセスポートがディスエーブル状態である際に、ハードウェアシステムにとってより安全であり、当該アクセスポートがイネーブル状態である際に、ハードウェアシステムにとってより安全でない。こうした機能について、次の表１に、当該機能に対応する現在設定の機能状態と、当該機能の構成との間のマッピングをリストアップする。
【００２９】
【表１】
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【００３０】
表１によれば、ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が禁止状態であるか未定状態である際に、デアサート状態である。ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が条件付き状態であり、かつ当該機能に対応するハードウェアシステムのランタイム（実行時）条件が偽である際に、デアサート状態である。ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が条件付き状態であり、かつ当該機能に対応するハードウェアシステムのランタイム条件が真である際に、アサート状態である。ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が常時状態である際に、アサート状態である。
【００３１】
以下は、上述したランタイム条件の例である。この例では、ハードウェアシステムが、命令を実行することのできるプロセッサまたはコンピュータである。各命令は、関連する安全性の特権レベル（ＳＰＬ：security privilege level）を有する。ハードウェアシステムの一部の機能は、より高いＳＰＬを有する命令用に予約されている。従って、こうした予約機能に対応するランタイム条件は、現在実行中の命令のＳＰＬが事前設定された閾値に達したか否かとすることができる。
【００３２】
以下は、上述したランタイム条件の他の例である。この例では、ハードウェアシステムが、命令を実行することのできるプロセッサまたはコンピュータ、及び仮想マシンである。ハードウェアシステムの一部の機能は、特定の仮想マシン用に予約されている。従って、こうした予約機能に対応するランタイム条件は、この特定の仮想マシンが現在実行中であるか否かとすることができる。
【００３３】
ハードウェアシステムの実現に応じて、ランタイム条件を異なるように規定することができる。本発明の一部の実施形態は、ランタイム条件を、すべての機能について全体的に指定することができるのに対し、一部の実施形態は、ランタイム条件を機能毎に独立して指定することができる。
【００３４】
ハードウェアシステムは、その機能の一部がイネーブル状態である際に、より安全である。例えば、ハードウェアシステム内の活動及び情報交換を監視して、安全阻害の通知信号を供給する安全監視機能は、安全性を考慮すれば、イネーブル状態である方が良い。こうした機能について、次の表２は、当該機能に対応する現在設定の機能状態と、当該機能の構成との間のマッピングをリストアップする。
【００３５】
【表２】
2015204095.tif 000004
【００３６】
表２によれば、ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が禁止状態であるか未定状態である際に、アサート状態である。ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が条件付き状態であり、かつ当該機能に対応するハードウェアシステムのランタイム条件が偽である際に、アサート状態である。ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が条件付き状態であり、かつ当該機能に対応するハードウェアシステムのランタイム条件が真である際に、デアサート状態である。ある機能に対応する構成信号１４５は、当該機能に対応する現在設定が常時状態である際に、デアサート状態である。
【００３７】
要約すれば、ハードウェアシステムの機能毎に、対応する構成信号１４５の一方の信号状態（アサート状態またはデアサート状態）が、当該ハードウェアシステムにとってより安全であり、対応する構成信号１４５の他方の信号状態（デアサート状態またはアサート状態）が、当該ハードウェアシステムにとってより安全でない。当該機能に対応する現在設定が禁止状態また未定状態である際に、出力発生部１４０は、構成信号１４５をより安全な信号状態で出力する。出力発生部１４０は、当該機能に対応する現在設定が条件付き状態であり、かつ当該機能に対応するランタイム条件が偽である際に、構成信号１４５をより安全な信号状態で出力する。当該機能に対応する現在設定が条件付き状態であり、かつ当該機能に対応するランタイム条件が真である際に、構成信号１４５をより安全でない信号状態で出力する。出力発生部１４０は、当該機能に対応する現在設定が常時状態である際に、構成信号１４５をより安全でない状態で出力する。
【００３８】
ハードウェアシステムの動作は電源オンで開始され、ＳＣＥに応じて構成すべき機能のハードウェアリセットがこれに続く。ハードウェア構成装置１００がＳＣＥの機能設定を適用する時点は、機能のハードウェアリセットをデアサートする前、機能のハードウェアリセットをデアサートした直後、あるいは機能のランタイム（実行）時にすることができる。ここで、ＳＣＥの機能設定の適用は、決定部１３０がＳＣＥをフェッチし、ハードウェアシステムの機能の現在設定を生成し、そして出力部１４０が、機能の現在設定に応じたハードウェアシステムを構成するための構成信号１４５を発生することを含む。
【００３９】
本発明の実施形態では、機能のハードウェアリセットがデアサートされる前に、ハードウェア構成装置１００がＳＣＥの機能設定を適用する。これらのＳＣＥは記憶装置１１０内にプログラムされる。ハードウェア設定装置１００は、ハードウェアシステムの主システムリセット信号がデアサートされる前にＳＣＥの機能設定を適用し、これにより、当該機能のハードウェアリセット中に、当該機能がリセットされて構成される。当該機能のハードウェアリセット後には、ハードウェアシステムの関係するハードウェア構成要素が、それらの初期化時に所望の構成設定を見ることができる。
【００４０】
本発明の他の実施形態では、ハードウェア構成装置１００が、機能のハードウェアリセットがデアサートされた直後に、ＳＣＥの機能設定を適用する。この種の構成適用は、ハードウェアシステムの主システムリセット信号がデアサートされた後に発生し、ハードウェアシステムの通常の機能が実行される前に完了する。
【００４１】
本発明の他の実施形態では、ハードウェア構成装置１００が、ＳＣＥの機能設定をランタイム時に適用する。こうした構成の適用は、機能のハードウェアリセットを通さずに行うことができる。このようにして、ソフトウェアリセットを機能構成に適用することができる。こうした構成の適用は、必要があればいつでも行うことができる。例えば、ハードウェア構成装置１００は、ハードウェアシステムが仮想マシンから他の仮想マシンに切り換わる際に、ＳＣＥの機能設定を適用することができる。他の例は、ＳＣＥの１つ以上のフィールドがランタイム時に更新された後に、ハードウェア構成装置１００がＳＣＥの機能設定を適用することができる。
【００４２】
図４は、本発明の他の実施形態によるハードウェア構成装置を示す概略図である。この実施形態では、ハードウェア構成装置が、認証部１５０、一次構成アクセスポート（ＰＣＡＰ：primary configuration access port）１６０、及び少なくとも１つの二次構成アクセスポート（ＳＣＡＰ：secondary configuration access port）をさらに含む。認証ポート１５０は、インタフェース１２０及び決定部１３０に結合されている。ＰＣＡＰ１６０は認証部１５０に結合されている。ＳＣＡＰ１７０は、出力発生部１４０及び認証部１５０に結合されている。認証部１５０、ＰＣＡＰ１６０、及びＳＣＡＰ１７０は、すべてハードウェア構成要素である。
【００４３】
ハードウェアシステムが生産ラインで製造される際に、ＰＣＡＰ１６０は、記憶装置１１０におけるＳＣＥの初期プログラミング専用となる。ランタイム時には、ハードウェアシステムのソフトウェア及びハードウェアの両方にとって、ＰＣＡＰ１６０が不可視であり、かつアクセス不可能である。ＳＣＡＰ１７０は、ＳＣＥへのランタイム（実行時の）アクセス用である。ハードウェア構成装置１００のマスターは、ＰＣＡＰ１６０またはＳＣＡＰ１７０を通してＳＣＥにアクセスすることができる。ここで「マスター」とは、ハードウェアシステム内またはハードウェアシステム外にある１つのソフトウェアまたはハードウェアを意味する。ＳＣＥへのアクセスは３種類存在し、即ち、認証アクセス、読出しアクセス、及び書込みアクセスである。図４及び図５の実施形態では、認証部１５０が認証アクセス及び読出しアクセスを行う。図５の実施形態では、書込みアクセスが認証部１５０によって認証された後に、更新部１８０が、この書込みアクセスを行う。
【００４４】
本発明の実施形態では、ハードウェア構成装置１００内にＳＣＡＰを実現しない。従って、ＳＣＥへのすべての外部アクセスは、ＰＣＡＰを通す。
【００４５】
１つ以上のＳＣＡＰ１７０がハードウェア構成システム１００内に実現される際に、ハードウェアシステム内の１つ以上のＳＣＡＰ１７０のアクセス性を、ＳＣＥ内の１つ以上の機能設定によって制御することができる。換言すれば、これら１つ以上のＳＣＡＰ１７０は、ハードウェアシステムにおける、イネーブル状態またはディスエーブル状態にすることのできる構成可能な機能に属することができる。従って、出力発生部１４０は、少なくとも１つの対応する構成信号１４５を、１つ以上のＳＣＡＰ１７０に出力することができる。
【００４６】
ＳＣＥはアレイとして配列されている。本発明の実施形態では、Ｎ個のＳＣＥが、最上流のハードウェアシステム販売者用に予約されている。Ｎは、０にすることも、事前設定された正の整数にすることもできる。こうした実施形態では、認証部１５０が、ＳＣＡＰ１７０を他のＳＣＥのみに制限することができる。換言すれば、最初Ｎ個のＳＣＥへのアクセスは、ＰＣＡＰ１６０を通さなければならないのに対し、他のＳＣＥへのアクセスは、ＰＣＡＰ１６０を通すこともＳＣＡＰ１７０を通すこともできる。
【００４７】
上述したように、ＳＣＥはアレイとして配列され、これにより、各ＳＣＥがアレイ内の暗示的インデックス（索引）に関連する。ＳＣＥにアクセスする前に、マスターは、アクセスしたいＳＣＥを指定しなければならない。ＳＣＥを指定する３つの方法が存在する。ＳＣＥを指定する最も簡単な方法は、その暗示的インデックスを認証部１５０に与えることである。
【００４８】
しかし、ＳＣＥが固定のインデックスを有する場合、ＳＣＥは不正改竄され易くなる。従って、不明数を、ＳＣＥアレイにアクセスするためのインデックスとして使用する方が良く、これがＳＣＥを指定する第２の方法である。本発明の実施形態では、各ＳＣＥが不明数２５０を含む。ＳＣＥの合法的な販売者は、自分の不明数を知っている。不明数は乱数であることが好ましく、このため、他の人物または販売者は、不明数を推察することができず、従って、そのＳＣＥにアクセスすることができない。
【００４９】
不明数を実現する実施形態では、マスターがＳＣＥにアクセスしたい際に、マスターが要求及び不明数を、ＰＣＡＰ１６０またはＳＣＡＰ１７０を通して認証部１５０に送信する。認証部１５０は、要求及び不明数を受信する。認証部１５０は、この要求を、受信した不明数と一致する不明数を有する有効なＳＣＥに関連付ける。受信した不明数と一致する不明数を有する有効なＳＣＥがない場合、認証部１５０はこの要求を拒絶する。
【００５０】
大部分の読出しアクセス及び書込みアクセスは、まず認証する必要がある。この認証は、マスターがＳＣＥを指定することに成功した後に、認証部１５０によって行われる。マスターがＳＣＥを指定し損なうと、認証部１５０が要求を拒絶し、認証は不要になる。認証は、有効なＳＣＥに対してのみ行われる。
【００５１】
マスターに対する代表的な認証のプロセスは、認証すべきＳＣＥを指定するための要求を、ＰＣＡＰ１６０またはＳＣＡＰ１７０を通して送信し、ＳＣＥ内のキー２２０により検証すべきチャレンジ・ストリング（質問文）を提供することである。認証部１５０は、チャレンジ・ストリングを、ＰＣＡＰ１６０またはＳＣＡＰ１７０を通して受信し、要求されたＳＣＥのキーでチャレンジ・ストリングを検証することによって認証を行う。認証部１５０は、認証に合格すると、要求されたＳＣＥを認証されたＳＣＥと見なす。認証部１５０は、認証に失敗すると、ＳＣＥにアクセスする要求を拒絶する。認証に失敗すると、認証部１５０は、ハードウェアシステムを一時停止するかリセットするような、失敗に対する何らかの直接的な応答を行うことができる。
【００５２】
本発明の一部の実施形態は、エントリ状態フィールド２４０をＳＣＥ内に実現しない。一部の実施形態では、ハードウェア構成装置１００が、認証失敗の記憶を有しない。他方では、本発明の一部の実施形態は、エントリ状態フィールド２４０をＳＣＥ内に実現する。これらの実施形態では、ＳＣＥの認証失敗の回数が所定閾値に達すると、ＳＣＥをロック状態にすることができる。
【００５３】
本発明の実施形態では、各ＳＣＥがエントリ状態２４０を含む。このエントリ状態は、最初は非ロック状態である。ＳＣＥの認証に失敗する毎に、認証部１５０は、このＳＣＥの認証失敗の回数を１だけ増加させる。認証失敗の回数は、エントリ状態フィールドの一部として符号化することができる。その代わりに、ＳＣＥの認証失敗の回数を、ＳＣＥの独立フィールド内に入れることができる。認証失敗の回数を、そのＳＣＥと共に記憶装置１１０に記憶し、これにより、ハードウェアシステムの電源をターンオフした際に、この回数を保存することができる。
【００５４】
ＳＣＥの認証失敗の回数が所定閾値に達すると、認証部１５０は、ＳＣＥのエントリ状態を非ロック状態からロック状態に切り換える。閾値に達する前は、エントリ状態が非ロック状態のままであり、認証結果は通常のように定まる。ＳＣＥのエントリ状態がロック状態である際には、認証部１５０は、このＳＣＥについて行われるあらゆる認証を失敗と見なし、このＳＣＥのエントリ状態は不変のままである
【００５５】
決定部１３０がハードウェアシステムの機能の現在設定を生成すると、決定部１３０は有効なＳＣＥの各々のエントリ状態をチェックする。あらゆる有効なＳＣＥのエントリ状態がロックされると、決定部１３０は、図３に示す組合せプロセスを終了させて、ハードウェアシステムの各機能に対応する現在設定を、当該機能に対応するデフォルト設定に設定する。この実施形態では、機能毎のデフォルト設定が未定状態であり、各機能に対応する構成信号１４５が、ハードウェアシステムにとってより安全な状態（アサート状態またはデアサート状態）であることを意味する。
【００５６】
本発明の実施形態では、ＳＣＥのエントリ状態を、最初にロック不能状態に設定することができる。ＳＣＥのエントリ状態がロック不能状態である際には、ハードウェア構成装置１００は当該ＳＣＥについての認証失敗の記憶を有しない。このＳＣＥは、その認証失敗が何回あっても、決してロックされない。
【００５７】
デフォルトにより、決定部１３０は、ハードウェアシステムの機能に対応する現在設定を、すべての有効なＳＣＥの機能設定に基づいて設定する。本発明の実施形態では、ハードウェアシステムのランタイム時に、マスターは、ＳＣＥを指定して、このＳＣＥに対する認証の要求を認証部１５０に送信することによって、現在設定の生成を、有効なＳＣＥの部分集合に限定することができる。認証に合格した後に、認証部１５０は、認証されたＳＣＥを決定部１３０に通知する。次に、ハードウェアシステムの機能毎に、決定部１３０は、当該機能に対応するデフォルト設定を、最初のＳＣＥから認証されたＳＣＥまでのうち有効なＳＣＥの当該機能に対応する機能設定と組み合わせることによって、現在設定を生成する。即ち、認証されたＳＣＥが、上記ランタイム限定の最後のＳＣＥとなる。
【００５８】
一旦、マスターが、あるＳＣＥについての上述した認証プロセスに合格すると、認証部１５０は、マスターが、認証されたＳＣＥ、無効なＳＣＥ、さらには他の有効なＳＣＥにアクセスすることを許可することができる。本発明の一部の実施形態では、各ＳＣＥのキーフィールド２２０が１つだけのキーを含む。ランタイム限定、読出しアクセス、及び書込みアクセスのための認証が、同じキーを使用する。本発明の一部の実施形態では、各ＳＣＥのキーフィールド２２０が２つのキーを含むことができる。一方のキーは、ランタイム限定のための認証で用いるのに対し、他の方キーは、読出しアクセス及び書込みアクセスのための認証で用いる。
【００５９】
マスターが、ＳＣＥの読出しアクセスの要求を認証部１５０に送信して、このＳＣＥについての認証に合格すると、認証部１５０は、マスターが、当該ＳＣＥの構成オプション設定２３０、エントリ状態２４０、及び不明数２５０のような、認証されたＳＣＥの一部を読み出すことを許可することができる。安全性を考慮して、いずれの場合にも、キーフィールド２２０は読出し可能にすべきでない。マスターがＳＣＥを指定することに失敗するか、ＳＣＥに対する認証に失敗すると、認証部１５０は要求を拒絶する。
【００６０】
図５は、本発明の他の実施形態によるハードウェア構成装置１００を示す概略図である。本実施形態では、ハードウェア構成装置１００が、インタフェース部１２０、出力生成部１４０、認証部１５０、ＰＣＡＰ１６０、及びＳＣＡＰ１７０に結合された更新部１８０をさらに含む。更新部１８０は、書込みアクセスにおけるＳＣＥ内への書込みデータの一部を処理する。
【００６１】
これに加えて、本実施形態では、インタフェース部１２０が、ミラー記憶装置を含むことができ、記憶装置１１０が不揮発性記憶装置である際に、このミラー記憶装置は揮発性記憶装置とすることができる。揮発性記憶装置は、通常、不揮発性記憶装置よりも高速であるので、ミラー記憶装置は、より高速なアクセスのために、ＳＣＥのランタイム（実行時）コピーを保持するために使用されるキャッシュとして動作する。更新部１８０及びミラー記憶装置は、共にハードウェア構成要素である。
【００６２】
本実施形態では、認証部１５０が、ＳＣＥへの読出しアクセス及び書込みアクセスを、共に処理することができる。読出しアクセスは、図４の実施形態における方法と同様の方法で処理される。マスターが、ＳＣＥへの書込みアクセスの要求を認証部１５０に送信して、このＳＣＥについての認証に合格した後に、認証部１５０は、マスターが、認証されたＳＣＥの構成オプション設定２３０及び不明数２５０のような、認証されたＳＣＥの一部に書き込むことを許可することができる。認証に失敗すると、認証部１５０は書込みアクセスを拒絶する。
【００６３】
ＳＣＥは異なるプライオリティを有する。本発明の実施形態では、ＳＣＥは、プライオリティの降順によるアレイとして配列されている。換言すれば、最初のＳＣＥが最高のプライオリティを有し、最後のＳＣＥが最低のプライオリティを有する。マスターによるＳＣＥについての認証要求が合格した後に、認証部１５０は、マスターが有効なＳＣＥにアクセスすることを許可することができ、有効なＳＣＥのプライオリティは、認証されたＳＣＥのプライオリティよりも低い。安全性の関係で、認証部１５０は、有効なＳＣＥの有効ビットをクリアするか、有効なＳＣＥのエントリ状態をロック状態から非ロック状態のみに切り換えることによって、有効なＳＣＥを無効にしてアクセスを制限する。有効なＳＣＥのエントリ状態が非ロック状態に切り換えられると、認証失敗の回数がリセットされる。従って、あるＳＣＥがロックされると、より高いプライオリティを有する他のＳＣＥに対する認証に成功して初めて、このロックされたＳＣＥを無効にするか非ロック状態にすることができる。
【００６４】
マスターによって要求されたあるＳＣＥについての認証に合格した後に、認証部１５０は、マスターがあらゆる無効なＳＣＥへの書込みを行うことを許可することができる。有効なＳＣＥに基づく一部の現在設定が、こうしたアクセス可能性をディスエーブル（無効）状態にしない限り、無効なＳＣＥの全体に、マスターが新たな値を書き込むことができる。認証に失敗すると、認証部１５０は、この書込みアクセスを拒絶する。
【００６５】
キャッシュとしては、インタフェース部１２０のミラー記憶装置を、最近変更のあった完結したＳＣＥ内容を収集するための集積場所として、更新部１８０が記憶装置１１０を永久的にこれらの変更に更新する前に使用することができる。本発明の実施形態では、有効なＳＣＥに基づく一部の現在設定に応じて、認証部１５０は、マスターがミラー記憶装置内のＳＣＥのみへの書込みアクセスを行うことを許可することができる。ミラー記憶装置は揮発性であるので、こうした書込みアクセスによって行われた変更は一時的であり、ハードウェアシステムの電源がターンオフされると廃棄される。
【００６６】
要約すれば、本発明は、１つ以上のＳＣＥに基づく構成メカニズムをハードウェアシステムに提供する。ハードウェアシステムのより上流の販売者は、一部の有効なＳＣＥのキーフィールドを事前にプログラムして、対応するキーを、これらのＳＣＥの認証用に、ハードウェアシステムの下流の販売者に配布することができる。最上流の販売者は、どのキーをどの販売者に与えるかを決定することによって、どの販売者がどのＳＣＥにアクセスすることができるかを制御することができる。各販売者は、１つ以上のＳＣＥにアクセスすることができる。これに加えて、高いプライオリティのＳＣＥにアクセスすることのできる販売者は、より低いプライオリティのＳＣＥに対するある程度の制御を行う。ハードウェアシステムの機能の構成の最終結果は、全部のＳＣＥによって決まるが、販売者は、自分のハードウェアシステムの機能を、ＳＣＥにおける自分のプライオリティレベルに応じて独立して構成することができる。ＳＣＥの機能設定へのアクセス可能性は、ＳＣＥを指定する方法及びマスターを認証する方法に起因して安全である。従って、本発明は、多レベル構成メカニズムをハードウェアシステムに提供し、このメカニズムは、ハードウェア構成の制御及びフレキシビリティを販売者に提供することができ、そして、ハードウェアシステムの価値及びインテグリティを保護することができる。これに加えて、機能状態組合せのプロセスが単純であるので、ハードウェア構成装置の決定部は小型で安価にすることができる。
【００６７】
本発明の範囲または精神を逸脱することなしに、本発明の構造に対して、種々の変形及び変更を加えることができることは、当業者にとって明らかである。以上のことを考慮すれば、本発明の変更及び変形は、それらが以下の特許請求の範囲及びその等価物の範囲内に入るものとすれば、本発明によってカバーされることを意図している
【産業上の利用可能性】
【００６８】
本発明は、安全な多レベル構成メカニズムをハードウェアシステムに提供する。機能状態組合せのプロセスが単純であるので、ハードウェア構成装置の決定部は、小型で安価にすることができる。
【符号の説明】
【００６９】
１００  ハードウェア構成装置
１１０  記憶装置
１２０  インタフェース部
１３０  決定部
１４０  出力発生部
１４５  構成信号
１５０  認証部
１６０  一次構成アクセスポート
１７０  二次構成アクセスポート
１８０  更新部
２００  安全構成エントリ
２１０  有効フィールド
２２０  キー
２３０  構成オプション設定
２４０  エントリ状態
２５０  不明数
３１０〜３７０  方法のステップ
【図１】
2015204095.tif 000005
【図２】
2015204095.tif 000006
【図３】
2015204095.tif 000007
【図４】
2015204095.tif 000008
【図５】
2015204095.tif 000009
【外国語明細書】
2015204095000001.pdf