(57)【要約】【課題】デバイス間でのデバイス特性のばらつきを低減し、製造歩留まりを向上できる炭化珪素半導体装置の製造方法を提供する。【解決手段】第１導電型の炭化珪素半導体層の上層部に第２導電型の第１の不純物をイオン注入してウェル領域を選択的に形成し、ウェル領域の上層部に第１導電型の第２の不純物をイオン注入してトランジスタの活性領域を選択的に形成し、注入不純物を活性化させるアニール処理を行い、炭化珪素半導体層を所定厚さ除去する工程を備え、炭化珪素半導体層を所定厚さ除去する工程は、炭化珪素半導体層をエッチングによって第１の厚さ除去する工程と、炭化珪素半導体層を熱酸化して熱酸化膜を形成した後、熱酸化膜を除去することで炭化珪素半導体層を第２の厚さ除去する工程とを含み、所定厚さは、第１の厚さと第２の厚さとを合わせた厚さであって、その範囲は５０ｎｍ〜１５０ｎｍである。【選択図】図３
2015226030.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の炭化珪素半導体層の上層部に第２導電型の第１の不純物をイオン注入してウェル領域を選択的に形成する工程と、
（ｂ）前記ウェル領域の上層部に第１導電型の第２の不純物をイオン注入してトランジスタの活性領域を選択的に形成する工程と、
（ｃ）前記工程（ｂ）の後、注入不純物を活性化させるアニール処理を行う工程と、
（ｄ）前記工程（ｃ）の後、前記炭化珪素半導体層を所定厚さ除去する工程と、
（ｅ）前記工程（ｄ）の後、前記活性領域上から前記ウェル領域上を覆うようにゲート絶縁膜およびゲート電極を積層して形成する工程と、を備え、
前記工程（ｄ）は、
（ｄ−１）前記炭化珪素半導体層をエッチングによって第１の厚さ除去する工程と、
（ｄ−２）前記炭化珪素半導体層を熱酸化して熱酸化膜を形成した後、前記熱酸化膜を除去することで前記炭化珪素半導体層を第２の厚さ除去する工程と、を含み、
前記所定厚さは、前記第１の厚さと前記第２の厚さとを合わせた厚さであって、その範囲は５０ｎｍ〜１５０ｎｍであることを特徴とする、炭化珪素半導体装置の製造方法。
【請求項２】
前記工程（ｄ−２）は、
前記炭化珪素半導体層を複数回に分けて熱酸化し、熱酸化のたびに形成される前記熱酸化膜をその都度除去することで前記炭化珪素半導体層を前記第２の厚さ除去する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記工程（ｄ）は、
前記工程（ｄ−１）を行った後、前記（ｄ−２）を行う、請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記工程（ａ）は、
前記第１の不純物を異なる注入エネルギーおよび異なる不純物面密度で複数回に分けてイオン注入することで前記ウェル領域を形成する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ａ）は、
前記第１の不純物をイオン注入した後、第１導電型の第３の不純物を、前記第１の不純物の注入エネルギーよりも低い注入エネルギーで追加イオン注入する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記工程（ａ）は、
前記第１の不純物を異なる注入エネルギーおよび異なる不純物面密度で複数回に分けてイオン注入した後、第１導電型の第３の不純物を、前記第１の不純物の注入エネルギーの何れよりも低い注入エネルギーで追加イオン注入する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第３の不純物は窒素である、請求項５または請求項６記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置の製造方法に関し、特に、炭化珪素半導体装置の動作特性のばらつきを低減した製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べて絶縁破壊電界が約１０倍高く、約３倍の広いバンドギャップを持っている。このため、現在使われているＳｉを用いたパワーデバイスに比べてＳｉＣを用いたパワーデバイスは、低抵抗かつ高温動作が可能であるという特徴を持っている。
【０００３】
特に、ＳｉＣを用いたＳＢＤ（ショットキーバリアダイオード）やＭＯＳＦＥＴ（MOS field effect transistor）は、現在用いられているＳｉを用いたｐｎダイオードやＩＧＢＴ（insulated gate bipolar transistor）と同じ耐圧を有するものどうしで比べた場合に、動作時の電力損失が小さく、実用化が期待されている。
【０００４】
例えば、特許文献１の図１には、ＳｉＣを用いたＭＯＳＦＥＴの断面構成が開示されている。ここで、ＳｉＣ中では不純物の拡散係数が非常に小さいため、熱処理を行ってもイオン注入された不純物がほとんど拡散せず、イオン注入直後のプロファイルがそのまま維持されるという特徴がある。このため、イオン注入に際しては、注入エネルギーを変えながら多段階に分けて不純物注入を行っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１２９４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
イオン注入により不純物領域を形成した後は、注入した不純物を活性化させるために活性化アニールを行うが、活性化アニールに際しては不純物領域の表面にダメージ層が生じる。
【０００７】
そのため、活性化アニールの後、ダメージ層を犠牲酸化処理やドライエッチング処理等により除去することで、清浄な表面を形成するが、上記プロセスの実行時のばらつきにより、表面状態がばらつき、閾値電圧（Ｖｔｈ）やソース−ドレイン間のオン電圧（ＶＤＳｏｎ）などのデバイス特性が、デバイス間でばらつき、製造歩留まりが低下するという問題があった。
【０００８】
本発明は上記のような問題を解決するためになされたものであり、デバイス間でのデバイス特性のばらつきを低減し、製造歩留まりを向上できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る炭化珪素半導体装置の製造方法の態様は、第１導電型の炭化珪素半導体層の上層部に第２導電型の第１の不純物をイオン注入してウェル領域を選択的に形成する工程（ａ）と、前記ウェル領域の上層部に第１導電型の第２の不純物をイオン注入してトランジスタの活性領域を選択的に形成する工程（ｂ）と、前記工程（ｂ）の後、注入不純物を活性化させるアニール処理を行う工程（ｃ）と、前記工程（ｃ）の後、前記炭化珪素半導体層を所定厚さ除去する工程（ｄ）と、前記工程（ｄ）の後、前記活性領域上から前記ウェル領域上を覆うようにゲート絶縁膜およびゲート電極を積層して形成する工程（ｅ）と、を備え、前記工程（ｄ）は、前記炭化珪素半導体層をエッチングによって第１の厚さ除去する工程（ｄ−１）と、前記炭化珪素半導体層を熱酸化して熱酸化膜を形成した後、前記熱酸化膜を除去することで前記炭化珪素半導体層を第２の厚さ除去する工程（ｄ−２）と、を含み、前記所定厚さは、前記第１の厚さと前記第２の厚さとを合わせた厚さであって、その範囲は５０ｎｍ〜１５０ｎｍである。
【発明の効果】
【００１０】
本発明に係る炭化珪素半導体装置の製造方法によれば、炭化珪素半導体層を５０ｎｍ〜１５０ｎｍの範囲で削除することでウェル領域も同様に除去され、当該ウェル領域の最表面がチャネル領域の最表面となるが、ウェル領域を５０ｎｍ〜１５０ｎｍの範囲で削除した場合、深さ方向の削除量が多少ばらついたとしてもトランジスタの閾値電圧の変動量を低く抑えることが可能となる。このため、不純物注入を行った後の削除プロセスにおいて発生する意図しない深さ方向の削除量のばらつきによる閾値電圧の変動を抑えることでき、トランジスタ間でデバイス特性がばらつくことが抑制され、製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法によって得られるｎチャネル型のＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図２】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図６】熱酸化膜を形成する場合の酸化膜の厚さと酸化時間との関係を示す図である。
【図７】チャネル領域における不純物濃度の深さ方向の分布を示す図である。
【図８】チャネル領域におけるキャリア濃度とＭＯＳＦＥＴの閾値電圧との関係を示す図である。
【図９】チャネル領域の削除量を深さ方向に±１０ｎｍ変動させた場合の閾値電圧の変動量を、ウェル領域の深さ位置を変えて算出した結果を示す図である。
【図１０】多段階のイオン注入により形成されたチャネル領域の不純物濃度の深さ方向の分布を示す図である。
【図１１】チャネル領域の削除量を深さ方向に±１０ｎｍ変動させた場合の閾値電圧の変動量を、ウェル領域３の深さ位置を変えて算出した結果を示す図である。
【図１２】反対導電型の不純物を追加でイオン注入した場合のチャネル領域の不純物濃度の深さ方向の分布を示す図である。
【図１３】反対導電型の不純物を追加でイオン注入した場合のチャネル領域の不純物濃度の深さ方向の分布を示す図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
＜装置構成＞
図１は本発明に係る実施の形態１の炭化珪素半導体装置の製造方法によって得られるｎチャネル型のＳｉＣ−ＭＯＳＦＥＴ１００の構成を示す断面図である。
【００１３】
図１に示すように、ＳｉＣ−ＭＯＳＦＥＴ１００は、ｎ型のＳｉＣ基板１の一方の主面上に、ｎ型のエピタキシャル層２が形成されている。エピタキシャル層２はドリフト層として機能し、その不純物濃度は１×１０１５〜５×１０１６ｃｍ−３であり、その深さは１μｍ〜５０μｍに設定される。
【００１４】
エピタキシャル層２の上層部には、複数のｐ型のウェル領域３が選択的に形成され、その不純物濃度は１×１０１６〜１×１０１９ｃｍ−３であり、その深さは０．５μｍ〜１μｍに設定される。
【００１５】
そして、ウェル領域３の上層部には、ＭＯＳＦＥＴの活性領域として、ｎ型のソース領域４が選択的に形成されており、ソース領域４の側面に接するようにｐ型のウェルコンタクト領域６が形成されている。ウェルコンタクト領域６は、ソース領域４とウェル領域３の電位を同一にすることで、スイッチング特性を安定させるために設けられている。
【００１６】
なお、ソース領域４は平面視的にはウェルコンタクト領域６を取り囲んでおり、ソース領域４およびウェルコンタクト領域６は、エピタキシャル層２の最表面からの深さが同程度か、ソース領域４の方が少し深くなるように形成される。
【００１７】
ソース領域４の不純物濃度は１×１０１８〜２×１０２０ｃｍ−３であり、その深さは０．２μｍ〜０．５μｍに設定されるが、ウェル領域３よりは浅く形成される。また、ウェルコンタクト領域６の不純物濃度は１×１０１８〜５×１０２０ｃｍ−３であり、その深さは０．２μｍ〜０．５μｍに設定されるが、ウェル領域３よりは浅く形成される。
【００１８】
エピタキシャル層２上にはゲート酸化膜７が選択的に形成されている。すなわち、ゲート酸化膜７は、隣り合うウェル領域３間において、ソース領域４の一部上部からウェル領域３上およびエピタキシャル層２上にかかると共に、隣り合うウェル領域３のソース領域４の一部上部に渡るように設けられている。そして、ゲート酸化膜７上にはゲート電極８が形成されている。
【００１９】
また、ゲート電極８を覆うように層間絶縁膜９が形成され、ゲート電極８とソース領域４とを電気的に分離している。そして、層間絶縁膜９を貫通するコンタクトホールＣＨの底部のソース領域４上およびウェルコンタクト領域６上にはバリアメタル層１２が形成され、層間絶縁膜９上およびバリアメタル層１２上を覆うようにソース電極１０が形成されている。また、ＳｉＣ基板１の他方主面上にはドレイン電極１１が形成されている。
【００２０】
なお、ゲート電極８の下方のウェル領域３の表面内には、ＳｉＣ−ＭＯＳＦＥＴ１００の動作時にチャネル領域が形成されるが、当該チャネル領域の不純物濃度は１×１０１６〜１×１０１８ｃｍ−３であり、その深さは０．１μｍ〜０．３μｍとなる。
【００２１】
＜製造方法＞
次に、製造工程を順に示す断面図である図２〜図５を用いて、ＳｉＣ−ＭＯＳＦＥＴ１００の製造方法について説明する。
【００２２】
まず、図２に示す工程において、例えば、面方位が（０００１）面であるＳｉＣ基板１を準備し、ＳｉＣ基板１の一方の主面上にエピタキシャル成長によりエピタキシャル層２を形成する。
【００２３】
次に、エピタキシャル層２の上層部に対して、所定の形状にパターニングされた注入マスクを介して、ボロンやアルミニウムなどのｐ型不純物のイオン注入を行い、複数のウェル領域３を選択的に形成する。
【００２４】
次に、それぞれのウェル領域３の上層部に対して、所定の形状にパターニングされた注入マスクを介して、窒素、リン、ヒ素などのｎ型不純物のイオン注入を行い、ソース領域４を選択的に形成する。
【００２５】
さらに、それぞれのウェル領域３の上層部に対して、所定の形状にパターニングされた注入マスクを介してｐ型不純物のイオン注入を行い、ソース領域４の側面に接するウェルコンタクト領域６を選択的に形成する。なお、ウェル領域３、ソース領域４およびウェルコンタクト領域６の形成順序は上記に限定されない。
【００２６】
そして、ウェル領域３、ソース領域４およびウェルコンタクト領域６の形成後、注入した不純物を活性化すると共に、イオン注入時に形成された結晶欠陥を回復させるために、ＳｉＣ基板１を１０００℃〜２０００℃の範囲内で加熱して活性化アニールを行う。
【００２７】
次に、図３に示す工程において、ドライエッチング処理および犠牲酸化処理を用いてエピタキシャル層２の表面を５０ｎｍ〜１５０ｎｍの厚さ除去する。これは、活性化アニールで生じたエピタキシャル層２の表面のダメージ層を除去するための処理である。
【００２８】
この工程では、エピタキシャル層２の表面を、例えば１４０ｎｍの厚さに渡って除去する場合、まず、ドライエッチング処理により１００ｎｍの厚さに渡ってエピタキシャル層２の表面を除去した後、次に、エピタキシャル層２上に熱酸化により厚さ５０ｎｍ程度の熱酸化膜を形成する。そして、ウエットエッチング処理により当該熱酸化膜を除去することで、熱酸化膜に変質した分のエピタキシャル層２の表面が除去される。
【００２９】
なお、この熱酸化膜は、除去されるので犠牲酸化膜と呼称される。また、エピタキシャル層２のうち、熱酸化により酸化する部分は、犠牲酸化膜の厚さの約４４％であり、厚さ６０ｎｍの犠牲酸化膜を形成した場合は、エピタキシャル層２が約２０ｎｍ酸化することになるので、ウエットエッチング処理によりエピタキシャル層２が厚さ２０ｎｍに渡って除去されることになる。
【００３０】
次に、再び、エピタキシャル層２上に熱酸化により厚さ５０ｎｍ程度の熱酸化膜を形成する。そして、ウエットエッチング処理により当該熱酸化膜を除去することで、熱酸化膜に変質した分のエピタキシャル層２の表面が除去される。このウエットエッチング処理によりエピタキシャル層２が厚さ２０ｎｍに渡って除去され、１回目の犠牲酸化膜の除去と合わせて、エピタキシャル層２が厚さ４０ｎｍに渡って除去され、最初にドライエッチング処理により除去した１００ｎｍと合わせると厚さ１４０ｎｍ分のエピタキシャル層２が除去されることとなる。
【００３１】
このように、犠牲酸化膜を２回に分けて形成することで、１回で厚い犠牲酸化膜を形成するより、形成時間が短くて済むという効果がある。ここで、図６に熱酸化膜を形成する場合の酸化膜の厚さと酸化時間との関係を示す。図６においては、横軸に酸化時間（分）を示し、縦軸に酸化膜厚さ（ｎｍ）を示している。
【００３２】
図６より、厚さ５０ｎｍの熱酸化膜を形成するには、約８０分の酸化時間が必要であるが、厚さ１００ｎｍの熱酸化膜を形成するには、約２００分の酸化時間が必要であることが判る。なお、上記では厚さ５０ｎｍの熱酸化膜を２回形成する例を示したが、厚さ２５ｎｍの熱酸化膜を４回形成するようにしても良い。図６より、厚さ２５ｎｍの熱酸化膜を形成するには、約３０分の酸化時間で済み、形成時間をさらに短くすることができる。
【００３３】
なお、熱酸化の回数が増えると、熱酸化膜を除去するウエットエッチング処理の回数も増えるので、ウエットエッチング処理に要する時間の増加と、熱酸化に要する時間の減少とのトレードオフ関係を考慮して熱酸化の回数を決定する。
【００３４】
なお、最初にドライエッチング処理を行い次に犠牲酸化を行うのは、ドライエッチング処理を行うと、当該ドライエッチング処理によってエピタキシャル層２の表面がダメージを受けるので、最後に犠牲酸化を行うことでダメージ層を除去することができ、デバイス特性の改善の効果をより顕著とするためである。なお、ドライエッチング処理によるエピタキシャル層２の表面のダメージが小さいのであれば、最初に犠牲酸化を行い、最後にドライエッチング処理を行っても良い。
【００３５】
ここで、製造工程の説明に戻り、図４に示す工程において、エピタキシャル層２上全面に、例えば熱酸化により酸化膜を形成し、続いて、酸化膜上に例えばＣＶＤ（chemical vapor deposition）法によりポリシリコン膜を形成した後、ポリシリコン膜および酸化膜のそれぞれを、例えばドライエッチングによりパターニングすることで、それぞれゲート電極８およびゲート酸化膜７を形成する。
【００３６】
次に、図５に示す工程において、エピタキシャル層２の全面を覆うように例えばＣＶＤ法により酸化膜あるいは窒化膜を形成して層間絶縁膜９を形成した後、ソース領域４およびウェルコンタクト領域６が底面に露出するように層間絶縁膜９を貫通するコンタクトホールＣＨを設ける。その後、コンタクトホールＣＨの底面のソース領域４およびウェルコンタクト領域６上に、例えばスパッタ法によりＮｉＳｉ膜を形成してバリアメタル層１２とする。
【００３７】
その後、層間絶縁膜９上およびバリアメタル層１２上を覆うように、例えばスパッタ法によりＡｌ膜を形成してソース電極１０とし、また、ＳｉＣ基板１の他方主面上に、例えばスパッタ法によりＡｕ膜を形成してドレイン電極１１とすることで、図１に示したＳｉＣ−ＭＯＳＦＥＴ１００が得られる。なお、図１には示していないが、ゲート電極８に接続されるゲート電極パッド、フィールド酸化膜、保護膜なども形成されるが、説明は省略する。
【００３８】
＜効果＞
次に、ドライエッチング処理および犠牲酸化処理を用いてエピタキシャル層２の表面を５０ｎｍ〜１５０ｎｍの厚さ除去する効果について説明する。
【００３９】
図７は、チャネル領域（ゲート電極８の下方のウェル領域３）における不純物（キャリア）濃度の深さ方向の分布を示す図であり、横軸に深さ（μｍ）を示し、縦軸にキャリア濃度（ｃｍ−３）を示している。
【００４０】
図７においては、ウェル領域３へのｐ型不純物のイオン注入を４００ｋｅＶのエネルギーで行った場合の分布Ｔ１と、３５０ｋｅＶのエネルギーで行った場合の分布Ｔ２とを示しており、注入エネルギーが高くなることで、キャリア濃度のピーク位置が深い方向にシフトすることが示されている。
【００４１】
図８には、チャネル領域におけるキャリア濃度とＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）との関係を、横軸にキャリア濃度（ｃｍ−３）、縦軸に閾値電圧Ｖｔｈ（Ｖ）を取り、ゲート酸化膜７の厚さ（Ｔｏｘ）が３０ｎｍの場合、５０ｎｍの場合、８０ｎｍの場合および１１０ｎｍの場合について、それぞれ特性Ｔ１１、Ｔ１２、Ｔ１３およびＴ１４として示している。なお、この場合のキャリア濃度はウェル領域３に均一に不純物が注入された状態（Ｂｏｘ注入）を前提としての濃度である。
【００４２】
図８に示されるように、ＭＯＳＦＥＴの閾値電圧はチャネル領域におけるキャリア濃度の増加と共に高くなるが、閾値電圧はチャネル領域の最表面でのキャリア濃度で一義的に決まる。ここで、図８は、不純物が均一に注入されることを前提として得られた計算値であるが、実際には図７に示されるように不純物はウェル領域３内で分布を有している。
【００４３】
従って、不純物注入を行った後、チャネル領域を全く削除しなければ最表面は図７における深さ０μｍの位置となり、そこでの不純物濃度によって閾値電圧が決まる。例えば、分布Ｔ１では１×１０１５ｃｍ−３となり、その場合の閾値電圧は、図８より３Ｖ〜４Ｖ程度となる。
【００４４】
一方、不純物注入を行った後、チャネル領域を０．５μｍ程度削除すると最表面は、例えば、分布Ｔ１では５×１０１８ｃｍ−３となり、その場合の閾値電圧は、図８より２０Ｖ以上となる。
【００４５】
このように、チャネル領域の最表面のキャリア濃度によって閾値電圧が決まり、チャネル領域の最表面のキャリア濃度はチャネル領域の深さ方向の削除量によって変動する。このため、ＭＯＳＦＥＴ間でチャネル領域の深さ方向の削除量が変動すると、閾値電圧がＭＯＳＦＥＴ間でばらつくことになり、結果的にデバイス特性が同じＭＯＳＦＥＴが得られず、製造歩留まりが低下することとなる。
【００４６】
そこで、チャネル領域の削除量を深さ方向に±１０ｎｍ変動させた場合の閾値電圧の変動量（ΔＶｔｈ）を、ウェル領域３の深さ位置を変えて算出した結果を図９に示す。図９においては、横軸に深さ（μｍ）を示し、縦軸に閾値電圧の変動量ΔＶｔｈ（Ｖ）を示し、ゲート酸化膜７の厚さ（Ｔｏｘ）が５０ｎｍの場合および８０ｎｍの場合について、それぞれ特性Ｔ２１およびＴ２２として示している。なお、不純物の注入エネルギーは４００ｋｅＶである。
【００４７】
図９に示されるようにΔＶｔｈは、チャネル領域の最表面がチャネル領域を全く削除しない状態、すなわち深さ０μｍの位置では１．８Ｖ〜２．８Ｖの範囲にあるが、チャネル領域の最表面がチャネル領域を０．０５μｍ〜０．１２μｍ削除した場合には、ΔＶｔｈは、１Ｖ〜２Ｖの範囲内に収まり、特に、特性Ｔ２１では１Ｖ〜１．５Ｖの範囲内に収まっていることが判る。
【００４８】
なお、図９においては、ラインＳ０で示している深さ約０．０４μｍ（４０ｎｍ）の位置が、従来的なチャネル領域の最表面位置であり、この位置では、閾値電圧の変動量ΔＶｔｈが大きいことが示されている。また、ラインＳ１１は、深さ約０．０５μｍ（５０ｎｍ）の位置を示し、ラインＳ１２は、深さ約０．１２μｍ（１２０ｎｍ）の位置を示し、ラインＳ１は、深さ約０．０７μｍ（７０ｎｍ）の位置を示し、閾値電圧の変動量ΔＶｔｈが最も少ない位置を示している。
【００４９】
このように、不純物注入を行った後、ウェル領域３を５０ｎｍ〜１５０ｎｍの範囲で削除して得られたウェル領域３の最表面をチャネル領域の最表面として使用することで、深さ方向の削除量が多少ばらついたとしても閾値電圧の変動量ΔＶｔｈを低く抑えることが可能となるので、不純物注入を行った後の削除プロセスにおいて発生する意図しない深さ方向の削除量のばらつきによる閾値電圧の変動を抑えることが可能となる。
【００５０】
なお、以上の説明２では、ＳｉＣ−ＭＯＳＦＥＴを例に採って説明したが、ｎ型のＳｉＣ基板をｐ型のＳｉＣ基板とするか、あるいはｎ型のＳｉＣ基板の裏面にｐ型のＳｉＣ層を形成すればＩＧＢＴとなり、ＩＧＢＴにおいても上記と同様の効果を得ることができることは言うまでもない。
【００５１】
＜実施の形態２＞
以上説明した本発明に係る実施の形態１の半導体装置の製造方法においては、ｐ型のウェル領域３は、注入エネルギーが３５０ｋｅＶまたは４００ｋｅＶのように１回のイオン注入で形成するものとして説明したが、ウェル領域３の形成に多段階のイオン注入を用いても良い。
【００５２】
例えば、ウェル領域３の形成において、不純物の注入エネルギーを３００ｋｅＶ〜５００ｋｅＶとした深い領域への注入と、不純物の注入エネルギーを７５ｋｅＶ〜１２５ｋｅＶとした浅い領域への注入とを行う多段階のイオン注入を行っても良い。
【００５３】
図１０には、上記多段階のイオン注入により形成されたチャネル領域（ゲート電極８の下方のウェル領域３）の不純物（キャリア）濃度の深さ方向の分布を示している。図１０において、横軸に深さ（ｎｍ）を示し、縦軸にキャリア濃度（ｃｍ−３）を示している。なお、図１０は、注入エネルギー３５０ｋｅＶで８．２×１０１３ｃｍ−２の面密度でのイオン注入と、注入エネルギー１１０ｋｅＶで２．０×１０１３ｃｍ−２の面密度でのイオン注入を行った場合を示している。
【００５４】
このような２段階のイオン注入を行うことで、キャリア濃度のピークが２箇所に現れ、キャリアをより均一に分布させることができることは従来的にも知られているが、発明者達は、このような多段階のイオン注入を行った場合でも、実施の形態１と同様に不純物注入を行った後の削除プロセスにおいて発生する意図しない深さ方向の削除量のばらつきによる閾値電圧の変動を抑えることが可能となることを確認した。
【００５５】
図１１には、チャネル領域の削除量を深さ方向に±１０ｎｍ変動させた場合の閾値電圧の変動量（ΔＶｔｈ）を、ウェル領域３の深さ位置を変えて算出した結果を示す。図１１においては、横軸に深さ（ｎｍ）を示し、縦軸に閾値電圧の変動量ΔＶｔｈ（Ｖ）を示し、浅い領域への不純物の注入エネルギーが９０ｋｅＶの場合、１００ｋｅＶの場合および１１０ｋｅＶの場合について、それぞれ特性Ｔ３１、Ｔ３２およびＴ３３として示している。なお、浅い領域への不純物の注入エネルギーは３５０ｋｅＶである。なお、図１１においては、ラインＳ０で示している深さ約４０ｎｍの位置が、従来的なチャネル領域の最表面位置である。
【００５６】
図１１に示されるようにΔＶｔｈは、チャネル領域の最表面がチャネル領域を全く削除しない状態、すなわち深さ０ｎｍの位置では１．５Ｖ〜２．８Ｖの範囲にあるが、チャネル領域の最表面がチャネル領域を１００ｎｍ〜２３０μｍ削除した場合には、ΔＶｔｈは１．１Ｖ以下の範囲内に収まっていることが判る。なお、図１１においては、ΔＶｔｈが１．１ＶのレベルをラインＢＤで示している。
【００５７】
このように多段階のイオン注入を行った場合でも、不純物注入を行った後の削除プロセスにおいて発生する意図しない深さ方向の削除量のばらつきによる閾値電圧の変動を抑えることが可能であり、さらに、ΔＶｔｈは１段階のイオン注入よりも小さくできる。すなわち、図９に示した１段階のイオン注入では、ΔＶｔｈの最小値は１Ｖ程度であったが、２段階のイオン注入では、ΔＶｔｈの最小値は０Ｖに近い値となっている。
【００５８】
従って、この最小値が得られるようにチャネル領域を１５０ｎｍあるいは２００ｎｍ程度削除した場合には、深さ方向の削除量が多少ばらついたとしても閾値電圧の変動量ΔＶｔｈをほぼゼロにすることが可能となるので、ＭＯＳＦＥＴ間でデバイス特性がばらつくことなく、製造歩留まりをさらに向上させることができる。
【００５９】
＜実施の形態３＞
本発明に係る実施の形態１の半導体装置の製造方法においては、ｐ型のウェル領域３を１段階のイオン注入で形成する例について説明し、実施の形態２の半導体装置の製造方法においては、ｐ型のウェル領域３を２段階のイオン注入で形成する例について説明したが、閾値電圧Ｖｔｈを調整するために、ウェル領域３にｎ型不純物である窒素（Ｎ）をイオン注入しても良い。
【００６０】
すなわち、ｐ型不純物、例えばアルミニウム（Ａｌ）の注入量を増やすと閾値電圧が高くなり、ｎ型不純物、例えば窒素（Ｎ）を注入すると閾値電圧が低くなることは従来的にも知られているが、発明者達は、反対導電型の不純物を追加でイオン注入した場合でも、実施の形態１および実施の形態２と同様に不純物注入を行った後の削除プロセスにおいて発生する意図しない深さ方向の削除量のばらつきによる閾値電圧の変動を抑えることが可能となることを確認した。
【００６１】
図１２には、上記反対導電型の不純物を追加でイオン注入した場合のチャネル領域（ゲート電極８の下方のウェル領域３）の不純物（キャリア）濃度の深さ方向の分布を示している。図１２において、横軸に深さ（ｎｍ）を示し、縦軸にキャリア濃度（ｃｍ−３）を示しており、Ａｌ注入およびＮ注入による不純物分布を、それぞれ分布Ｔ４１およびＴ４２として示している。なお、図１２は、注入エネルギー３５０ｋｅＶで８．０×１０１３ｃｍ−２の面密度でのＡｌのイオン注入を行った後、注入エネルギー７５ｋｅＶで２．５×１０１２ｃｍ−２の面密度でのＮのイオン注入を行った場合を示している。
【００６２】
このように、反対導電型の不純物を追加でイオン注入した場合も、不純物注入を行った後の削除プロセスにおいて発生する意図しない深さ方向の削除量のばらつきによる閾値電圧の変動を抑えることが可能である。
【００６３】
さらに、Ｎ注入による分布Ｔ４２の注入ピーク近傍、すなわちラインＳ２１で示す深さ約８０ｎｍからラインＳ２２で示す深さ約１６０ｎｍの範囲が最表面となるようにチャネル領域を削除することで、ｐ型不純物とｎ型不純物とが混在する領域がチャネル領域の最表面となり、ｐ型不純物の濃度とｎ型不純物の濃度とを予め調整しておくことで、閾値電圧を任意の値に調整できるという効果も得られる。
【００６４】
また、図１３には、２段階のイオン注入でＡｌを注入した後、Ｎを追加でイオン注入した場合のチャネル領域の不純物（キャリア）濃度の深さ方向の分布を示している。図１３において、横軸に深さ（ｎｍ）を示し、縦軸にキャリア濃度（ｃｍ−３）を示しており、Ａｌ注入およびＮ注入による不純物分布を、それぞれ分布Ｔ５１およびＴ５２として示している。なお、図１３は、注入エネルギー３５０ｋｅＶで８．２×１０１３ｃｍ−２の面密度でのＡｌのイオン注入と、注入エネルギー１１０ｋｅＶで２．０×１０１３ｃｍ−２の面密度でのＡｌのイオン注入を行った後、注入エネルギー４０ｋｅＶで３．０×１０１３ｃｍ−２の面密度でのＮのイオン注入を行った場合を示している。
【００６５】
このように、２段階のイオン注入を行った場合でも、Ｎ注入による分布Ｔ５２の注入ピーク近傍、すなわちラインＳ３１で示す深さ約５０ｎｍからラインＳ３２で示す深さ約１００ｎｍの範囲が最表面となるようにチャネル領域を削除することで、ｐ型不純物とｎ型不純物とが混在する領域がチャネル領域の最表面となり、ｐ型不純物の濃度とｎ型不純物の濃度とを予め調整しておくことで、閾値電圧を任意の値に調整できるという効果が得られる。
【００６６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６７】
２  エピタキシャル層、３  ウェル領域、４  ソース領域、７  ゲート酸化膜、８  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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