(57)【要約】【課題】  撮像素子から低画素化して画像を読み出す場合に、モアレを低減しつつ、解像感の高い画質の画像を得ること。【解決手段】  画素部（１０５）と、画素部の画素を行単位で選択して信号を出力させる垂直走査回路（１０９）とを有する撮像素子（１００）であって、画素はそれぞれ、ＰＤ（１１）と、電荷を保持するＦＤ（１６）と、当該画素が垂直走査回路により選択された行に含まれる場合に、ＰＤで発生した信号電荷を、ＦＤに転送する転送スイッチ（１２）と、ＦＤに転送された信号電荷に応じた画素信号を出力する出力手段（１４）とを有し、垂直走査回路により複数行ずつ選択し、該選択した行の画素から出力される画素信号を列毎に混合して読み出す混合読み出しモードにおいて選択される複数行の内、予め決められた行を除く画素のＦＤの容量が、予め決められた行の画素のＦＤの容量より大きいことを特徴とする。【選択図】  図２
2015204469.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が２次元状に配列された画素部と、前記画素部の画素を行単位で選択し、該選択した行の画素から信号を出力させる走査手段とを有する撮像素子であって、
前記画素は、それぞれ、
入射光量に応じた信号電荷を発生する光電変換手段と、
電荷を保持する保持手段と、
前記画素が前記走査手段により選択された行に含まれる場合に、前記光電変換手段で発生した信号電荷を前記保持手段に転送する転送手段と、
前記保持手段に転送された信号電荷に応じた画素信号を出力する出力手段とを有し、
前記走査手段により複数行ずつ選択し、該選択した行の画素から出力される画素信号を列毎に混合して読み出す混合読み出しモードにおいて前記選択される複数行の内、予め決められた行を除く画素の保持手段の容量が、前記予め決められた行の画素の保持手段の容量より大きいことを特徴とする撮像素子。
【請求項２】
前記予め決められた行を除く行の画素の保持手段を、前記予め決められた行の画素の保持手段よりも大きい容量の保持手段で構成したことを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記各画素の保持手段は、複数の電荷保持部と、該複数の電荷保持部の間の接続、非接続を切り替える切替手段とを有し、
前記混合読み出しモードにおいて、前記予め決められた行を除く画素の前記複数の電荷保持部を前記切替手段により接続することにより、前記保持手段の容量を大きくすることを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記各画素は、更に、隣接する画素の保持手段との接続、非接続を切り替える切替手段を有し、
前記混合読み出しモードにおいて、前記切替手段により、前記予め決められた行を除く画素の前記保持手段を、前記選択した複数行に隣接する行の画素の保持手段と接続することにより、前記保持手段の容量を大きくすることを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記切替手段により、隣接する列と異なる数の画素の保持手段に接続することを特徴とする請求項４に記載の撮像素子。
【請求項６】
前記混合読み出しモードにおいて、予め決められた複数の列毎に、前記選択した行の画素から出力された信号を加算する加算手段を更に有し、
前記切替手段により、前記複数の列の内、予め決められた列に接続する保持手段の数よりも、前記予め決められた列を除く列に接続する保持手段の数を多くしたことを特徴とする請求項４に記載の撮像素子。
【請求項７】
前記予め決められた列は、前記複数の列の内、中央の列であることを特徴とする請求項６に記載の撮像素子。
【請求項８】
前記予め決められた行は、前記選択した複数行の内、中央の行であることを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
【請求項９】
前記走査手段は、更に、１行ずつ画素を選択して、行毎に画素の信号を出力させる順次読み出しモードによる駆動を行い、該順次読み出しモードと前記混合読み出しモードのいずれかに切り替えて、前記画素部を駆動することを特徴とする請求項１乃至８のいずれか１項に記載の撮像素子。
【請求項１０】
前記混合読み出しモードにおいて得られる画素信号の出力レンジを、前記保持手段の容量に応じて補正する補正手段を更に有することを特徴とする請求項１乃至９のいずれか１項に記載の撮像素子。
【請求項１１】
前記画素部にベイヤー配列のカラーフィルタが配され、
前記混合読み出しモードにおいて、前記走査手段は、同色のカラーフィルタが配された画素の行を選択することを特徴とする請求項１乃至１０のいずれか１項に記載の撮像素子。
【請求項１２】
前記混合読み出しモードにおいて、前記保持手段の容量が、前記カラーフィルタの色ごとに異なることを特徴とする請求項１１に記載の撮像素子。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の撮像素子と、
前記撮像素子から出力された画素信号を処理する処理手段と
を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及び該撮像素子を用いた撮像装置に関するものである。
【背景技術】
【０００２】
近年のデジタルカメラのＣＭＯＳ撮像素子は高画素化が進む一方で、例えば1920x1080画素の画像を30fpsまたは60fpsで出力するFull HD動画のように、高画素の画像を高フレームレートで出力する撮影のニーズも高まっている。
【０００３】
このようなニーズに対し、高画素のＣＭＯＳ撮像素子を用いて高フレームレート撮影を達成させるための低画素化手法として、間引き処理が知られている。間引き処理では、特定の周期で画素から信号を読み出さないように駆動制御することで低画素化し、データレートを下げることで高フレームレート化を実現している。この処理では特定の周期で画素から信号を読み出さないので、撮像される画像の特徴として、被写体のエッジ検出に有利である反面、折り返しノイズの一種であるモアレが目立ちやすい。
【０００４】
そこで、モアレを低減する手法として、間引き処理では読み出されない画素の信号を、隣接する画素の信号と混合し、低画素化して出力する手法がいくつか提案されている。特許文献１に開示されている画素混合処理は、行選択回路によって複数行を同時に選択し、選択された複数行の信号を同時に出力することで複数行の画素信号の混合処理を行っている。上記手法では複数画素の混合出力を得ることで、モアレを低減し、またランダムノイズを収束させる効果もある。以上の効果から、一般的には単純な間引き処理より、ＣＭＯＳ撮像素子内で画素信号を混合し、低画素化を行う画素混合処理のほうが画質の点で優れている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２５９０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、画素混合処理では、被写体のエッジがぼやけてしまい、解像感の低い画像となってしまう。
【０００７】
本発明は上記問題点を鑑みてなされたものであり、撮像素子から低画素化して画像を読み出す場合に、モアレを低減しつつ、解像感の高い画質の画像を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、複数の画素が２次元状に配列された画素部と、前記画素部の画素を行単位で選択し、該選択した行の画素から信号を出力させる走査手段とを有する撮像素子であって、本発明の前記画素は、それぞれ、入射光量に応じた信号電荷を発生する光電変換手段と、電荷を保持する保持手段と、前記画素が前記走査手段により選択された行に含まれる場合に、前記光電変換手段で発生した信号電荷を前記保持手段に転送する転送手段と、前記保持手段に転送された信号電荷に応じた画素信号を出力する出力手段とを有し、前記走査手段により複数行ずつ選択し、該選択した行の画素から出力される画素信号を列毎に混合して読み出す混合読み出しモードにおいて前記選択される複数行の内、予め決められた行を除く画素の保持手段の容量が、前記予め決められた行の画素の保持手段の容量より大きいことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、撮像素子から低画素化して画像を読み出す場合に、モアレを低減しつつ、解像感の高い画質の画像を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態における撮像素子の構成を示す図。
【図２】第１の実施形態における画素の回路構成を示す図。
【図３】第１の実施形態における補正回路の回路構成を示す図。
【図４】第１の実施形態における通常読み出しモード時の駆動を示すタイミングチャート。
【図５】第１の実施形態における加算読み出しモード時の駆動を示すタイミングチャート。
【図６】第２の実施形態における画素の回路構成を示す図。
【図７】第２の実施形態における加算読み出しモード時の駆動を示すタイミングチャート。
【図８】第３の実施形態における撮像素子の構成を示す図。
【図９】第３の実施形態における画素の回路構成を示す図。
【図１０】第３の実施形態における加算読み出しモード時の駆動を示すタイミングチャート。
【図１１】第４の実施形態における画素の回路構成を示す図。
【図１２】第４の実施形態における加算読み出しモード時の駆動を示すタイミングチャート。
【図１３】第５の実施形態における加算読み出しモード時の駆動を説明するための図。
【図１４】第６の実施形態における撮像装置の概略構成図。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して本発明を実施するための最良の形態を詳細に説明する。
【００１２】
＜第１の実施形態＞
以下、本発明の第１の実施形態について、図１から図５を参照しながら説明する。図１は、第１の実施形態における撮像素子１００の概略構成を示す図であり、ＣＭＯＳイメージセンサを用いている。撮像素子１００は、画素部１０５と、画素回路の列毎に設けられた複数の列回路からなる列読出し回路１０６と、水平転送回路１０７と、水平走査回路１０８と、垂直走査回路１０９を有している。
【００１３】
画素部１０５は、２次元状に配列された複数の画素１０１を有する。図１では説明のために４×４の画素１０１（ｉ，ｊ）（ｉ＝１〜４、ｊ＝１〜４）を示しているが、実際にはより多数の画素から構成されている。画素１０１は、行毎に共通の駆動制御線１９を通して駆動され、リセット信号と撮像信号を列毎に設けられた垂直出力線１７に出力する。
【００１４】
垂直走査回路１０９は、駆動制御線１９を通して画素１０１を駆動し、行単位でリセット信号と撮像信号の読み出しを制御する。列読み出し回路１０６は、垂直出力線１７に出力されたリセット信号と撮像信号の差分から列毎に光電変換信号を抽出し、水平転送回路１０７に出力する。水平転送回路１０７は、水平走査回路１０８によって駆動され、列読み出し回路１０６から出力された１行分の光電変換信号を順次出力する。
【００１５】
次に、画素１０１の詳細な構成について図２を用いて説明する。図２は、第１の実施形態における画素１０１の回路構成を示している。各画素１０１は、フォトダイオード（ＰＤ）１１、転送スイッチ１２、リセットスイッチ１３、ソースフォロワアンプ（ＳＦ）１４、行選択スイッチ１５、フローティングディフュージョン部（ＦＤ）１６（保持手段）を有している。
【００１６】
ＰＤ１１は、光電変換により入射光量に応じた電荷を発生させ、蓄積する。ＰＤ１１に蓄積された電荷は、転送スイッチ１２によってＦＤ１６への転送が行われる。リセットスイッチ１３は、ＰＤ１１及びＦＤ１６に蓄積されている不要電荷のリセットを制御する。
【００１７】
ＦＤ１６に蓄積された信号電荷は、その容量値に応じて電圧変換され、ＳＦ１４のゲートに信号電圧として入力される。行選択スイッチ１５は、ＳＦ１４の出力の垂直出力線１７への接続を制御する。行選択スイッチ１５で選択された行のＳＦ１４は、列読み出し回路１０６が有する負荷定電流源１８によって垂直出力線１７を介して駆動され、ゲートに入力された信号電圧に応じた信号を出力する。
【００１８】
転送スイッチ１２に対して信号φＴＸ、リセットスイッチ１３に対して信号φＲＥＳ、行選択スイッチ１５に対して信号φＳＥＬを垂直走査回路１０９から供給することで、画素１０１の駆動が行われる。なお、以下の説明において、「ｎ行目の」信号または構成を特定して説明する場合には、信号または構成を示す参照番号の後ろに添字ｎを付して説明する。例えば、「ｎ行目の信号φＴＸ」は、添字ｎを付して「信号φＴＸｎ」と記載する。同様に、「ｎ−１行目」には添字ｎ−１、「ｎ＋１行目」には添字ｎ＋１を付して記載する。
【００１９】
本第１の実施形態では、１行ずつ画素信号を出力させる通常読み出しモードと、複数行の画素１０１から同時に信号を出力させる加算読み出しモードを有する。そして、選択されたモードに応じて、垂直走査回路１０９は画素部１０５に対して、選択スイッチ１５のＯＮ／ＯＦＦ制御を行う。
【００２０】
具体的には、通常読み出しモードを行う場合、垂直走査回路１０９が信号φＳＥＬを出力する画素行の行選択スイッチ１５のみをＯＮする。例えばｎ行目の画素１０１（ｉ，ｎ）の信号出力を行う場合は、φＳＥＬｎを「Ｈ」とし、行選択スイッチ１５ｂをＯＮする。
【００２１】
一方で、加算読み出しモード（混合読み出しモード）では、画素出力混合を行う複数行分の画素１０１の行選択スイッチ１５を同時にＯＮする。例えばｎ−１行、ｎ行、ｎ＋１行目の３画素の混合出力を得たい場合、φＳＥＬｎ−１、φＳＥＬｎ、φＳＥＬｎ＋１を同時に「Ｈ」にし、行選択スイッチ１５ｎ−１、１５ｎ、１５ｎ＋１をＯＮする。これにより、垂直出力線１７には３つのＳＦ１４ｎ−１、１４ｎ、１４ｎ＋１が同時に接続され、画素出力混合が行われる。この時、得られる画像の解像感を高めるために、出力信号の混合を行う画素の、中心画素の信号の重み付けを行う。例えば垂直方向に３つの画素１０１（ｉ，ｎ−１）、１０１（ｉ，ｎ）、１０１（ｉ，ｎ＋１）の混合出力信号を得る際に、中心画素１０１（ｉ，ｎ）の信号の重み付けを行う場合は、次のように構成する。即ち、ＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１の容量値Ｃｎ−１、Ｃｎ、Ｃｎ＋１の比率を２：１：２とする。このような容量値となるようにＦＤ１６を構成すると、ＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１の電荷電圧変換率は１：２：１となる。
【００２２】
このように、加算読み出しモード（混合読み出しモード）において、垂直方向に３つの画素１０１ずつ出力信号を混合して読み出す場合に、上下の行の画素１０１（ｉ，ｎ−１）、１０１（ｉ，ｎ＋１）のＦＤ１６の容量値を中央の行の画素１０１（ｉ，ｎ）よりも大きくしておく。これにより、読み出す３行のうち、中央の行の画素の信号に重み付けした低画素化手法が可能となる。なお、このように３行ずつ読み出す場合、ｎ＝３×ｋ＋２（ｋ＝０，１，２．．．）となる。
【００２３】
ところで、画素１０１（ｉ，ｎ−１）、１０１（ｉ，ｎ）、１０１（ｉ，ｎ＋１）の電荷電圧変換率が１：２：１の場合、信号の出力レンジも１：２：１となる。よって通常読み出しモード時の上下の行の画素１０１（ｉ，ｎ−１）、１０１（ｉ，ｎ＋１）の出力レンジは、中央の行の画素１０１（ｉ，ｎ）の出力レンジに対して１／２となる。また、加算読み出しモード時の出力レンジは、通常読み出しモード時の中央の画素１０１（ｉ，ｎ）の出力レンジに対して２／３となる。
【００２４】
そこで、第１の実施形態では、列読み出し回路１０６の列毎に、出力レンジを揃える補正回路１１０を設ける。図３は、列読み出し回路１０６に設けられた補正回路１１０の構成を示す図である。補正回路１１０は、列アンプ１と、クランプ容量２と、可変容量３を有している。列アンプ１には、クランプ容量２と、可変容量３が図３に示されるように接続され、垂直出力線１７に出力された信号にゲインをかけて出力する。クランプ容量２と可変容量３は、この２つの容量の比率で列アンプ１の増幅率を決定することが可能である。例えば、クランプ容量の容量値をＣ０、可変容量３の容量値をＣｖとすると、１．５倍のゲインをかけたい場合はＣｖ＝２／３×Ｃ０とする。
【００２５】
なお、列読み出し回路１０６に設けられた補正回路１１０により出力レンジの補正を行う代わりに、撮像素子１００の出力後段の、例えば画像処理部（不図示）などに補正手段を設けて行うことも可能である。従って、他の出力レンジ補正手段を利用する場合には、補正回路１１０は無くてもよい。
【００２６】
次に、図４と図５を参照して、図２に示す回路構成を有する画素１０１の、第１の実施形態における通常読み出しモード時の駆動と加算読み出しモード時の駆動について説明する。
【００２７】
図４は、通常読み出しモード時の駆動を示すタイミングチャートであり、ｎ−１行目からｎ＋１行目までの画素信号を１行ずつ順次読み出す駆動を行う。まず、時刻ｔ１からｔ５の期間において、信号φＳＥＬｎ−１が「Ｈ」とされることで、行選択スイッチ１５ｎ−１がＯＮする。この期間では、ｎ−１行目の画素信号が出力される。
【００２８】
また、時刻ｔ１からｔ２の期間では、信号φＲＥＳｎ−１が「Ｈ」とされ、リセットスイッチ１３ｎ−１がＯＮし、ＦＤ１６ｎ−１にリセット電圧が与えられる。時刻ｔ２からｔ３の期間では、ＦＤ１６ｎ−１のリセット電圧がＳＦ１４ｎ−１、垂直出力線１７を通して補正回路１１０に出力される。時刻ｔ３からｔ４の期間では、信号φＴＸｎ−１が「Ｈ」とされ、転送スイッチ１２ｎ−１がＯＮし、被写体像の撮影によってＰＤ１１ｎ−１に蓄積された信号電荷が、ＦＤ１６ｎ−１に転送される。時刻ｔ４からｔ５の期間では、転送後のＦＤ１６ｎ−１の信号電圧がＳＦ１４ｎ−１、垂直出力線１７を通して補正回路１１０に出力される。なお、ｎ−１行目の信号出力、すなわち画素１０１ｎ−１の信号出力では、補正回路１１０でかけるゲインは２倍なので、Ｃｖ＝１／２×Ｃ０に設定する。
【００２９】
これらの駆動によって１行分の画素１０１（ｉ，ｎ−１）から信号出力が行われる。同様にして、時刻ｔ６からｔ１０においてｎ行目の信号出力、時刻ｔ１１からｔ１５においてｎ＋１行目の信号出力が行われる。ｎ行目の信号出力、すなわち画素１０１（ｉ，ｎ）の信号出力では、かけるゲインは１倍なので、Ｃｖ＝Ｃ０に設定する。また、ｎ＋１行目の信号出力、すなわち画素１０１（ｉ，ｎ＋１）の信号出力では、かけるゲインは２倍なので、Ｃｖ＝１／２＊Ｃ０に設定する。
【００３０】
次に、加算読み出しモードの駆動について説明する。図５は、加算読み出しモード時の駆動を示すタイミングチャートである。まず、時刻ｔ１６からｔ２０の期間において、信号φＳＥＬｎ−１、φＳＥＬｎ、φＳＥＬｎ＋１が「Ｈ」とされることで、各行選択スイッチ１５ｎ−１、１５ｎ、１５ｎ＋１がＯＮする。この期間では、ｎ−１行、ｎ行、ｎ＋１行目の垂直方向３画素の信号の混合出力が行われる。ただし、画素部１０５がベイヤー配列のカラーフィルタを持つ場合は、１行おきに配列された同色のカラーフィルタを持つ画素１０１の出力信号混合を行う。
【００３１】
時刻ｔ１６からｔ１７の期間では、信号φＲＥＳｎ−１、φＲＥＳｎ、φＲＥＳｎ＋１が「Ｈ」とされ、各リセットスイッチ１３ｎ−１、１３ｎ、１３ｎ＋１がＯＮし、ＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１にリセット電圧が与えられる。時刻ｔ１７からｔ１８の期間では、ＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１のリセット電圧が各ＳＦ１４ｎ−１、１４ｎ、１４ｎ＋１を通して垂直出力線１７で混合され、補正回路１１０に出力される。
【００３２】
時刻ｔ１８からｔ１９の期間では、信号φＴＸｎ−１、φＴＸｎ、φＴＸｎ＋１が「Ｈ」とされ、各転送スイッチ１２ｎ−１、１２ｎ、１２ｎ＋１がＯＮする。これにより、被写体像の撮影によってＰＤ１１ｎ−１、１１ｎ、１１ｎ＋１に蓄積された信号電荷が、各ＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１に転送される。この期間では、ＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１に信号電荷が転送されるので、画素１０１毎のＦＤ容量Ｃｎ−１、Ｃｎ、Ｃｎ＋１に依存した電圧変動が各ＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１で発生する。時刻ｔ１９からｔ２０の期間では、転送後のＦＤ１６ｎ−１、１６ｎ、１６ｎ＋１の信号電圧が各ＳＦ１４ｎ−１、１４ｎ、１４ｎ＋１を通して垂直出力線１７で平均化され、補正回路１１０に出力される。なお、画素１０１（ｉ，ｎ−１）、１０１（ｉ，ｎ）、１０１（ｉ，ｎ＋１）の混合出力では、補正回路１１０でかけるゲインは１．５倍なので、Ｃｖ＝２／３＊Ｃ０に設定する。
【００３３】
これらの駆動によって３行分の画素１０１の出力信号混合が行われる。同様にして、図には示していないが、ｎ＋２〜ｎ＋４行目、ｎ＋５〜ｎ＋７行目といったように、３行ずつの出力信号混合が順次行われる。
【００３４】
以上のように、３つのＳＦ１４ｎ−１、１４ｎ、１４ｎ＋１の同時接続による出力信号の混合は、ゲートに入力される電圧の値を平均化することになる。従って、ＦＤ１６ｎ−１及び１６ｎ＋１の容量をあらかじめＦＤ１６ｎより大きく設定しておくことで、中心画素の出力を重み付けした混合が可能である。
【００３５】
なお、上記では、垂直方向３つの画素の出力信号混合について示したが、例えば４画素の出力信号混合で、１：３：３：１に重み付けした混合出力信号を得たい場合は、ＦＤ容量値の比を３：１：１：３に設定すればよい。また、５画素の出力信号混合で、１：４：６：４：１に重み付けした混合出力信号を得たい場合は、ＦＤ容量値の比を１２：３：２：３：１２に設定すればよい。
【００３６】
上記の重み付けの比率はガウシアンフィルターの例であるが、これらの比率は、得たい画質、すなわち解像感、モアレの程度に応じて決定されるのが好適である。また、例えば３画素の信号出力混合時に重み付けの重心を端側にずらしたい場合は、ＦＤ容量の容量比を１：２：２のように設定してもよい。
【００３７】
上記の通り第１の実施形態によれば、混合読み出しを行う際に、出力信号を混合する画素の中央にある画素のＦＤ容量に対して端側に位置する画素のＦＤ容量を大きく設定することで、中央にある画素からの信号に重みを付けた混合出力信号を得ることができる。これにより、モアレを低減しつつ解像感の高い画像を得ることが期待できる。
【００３８】
＜第２の実施形態＞
次に、本発明の第２の実施形態について、図６から図８を参照しながら説明する。第２の実施形態では、通常読み出しモードと加算読み出しモードでＦＤ容量を切り替える画素回路構成をとっている。なお、撮像素子１００の構成は第１の実施形態で図１を参照して説明したものと同様であるので、詳細な説明を省略する。
【００３９】
図６は、第２の実施形態における画素２０１の回路構成を示している。第１の実施形態における画素１０１の回路構成との違いは、図２のＦＤ１６に相当するＦＤ２６の容量を同一とし、更に追加容量２８を設け、容量切替スイッチ２７によりＦＤ２６と追加容量２８（複数の電荷保持部）の接続／非接続を切り替える点である。その他の構成は、図２に示すものと同様であるため、同じ参照番号を付して説明を省略する。なお、以下の説明において、「ｎ行目の」信号または構成を特定して説明する場合には、信号または構成を示す参照番号の後ろに添字ｎを付して説明する。例えば、「ｎ行目の信号φＴＸ」は、添字ｎを付して「信号φＴＸｎ」と記載する。同様に、「ｎ−１行目」には添字ｎ−１、「ｎ＋１行目」には添字ｎ＋１を付して記載する。
【００４０】
通常読み出しモードでは、ＦＤ２６のみを使用することで通常読み出しモードの画素２０１毎の電荷電圧変換率を揃えている。よって、第２の実施形態の通常読み出しモードでは補正回路１１０を用いた画素毎の出力レンジの補正を行わない。
【００４１】
一方、加算読み出しモード時には、画素２０１毎にＦＤ容量を異ならせる手法として、第２の実施形態の画素２０１（ｉ，ｎ−１）、２０１（ｉ，ｎ）、２０１（ｉ，ｎ＋１）は、上述したように、容量を増加させるための追加容量２８と容量切替スイッチ２７を有している。容量切替スイッチ２７は、垂直走査回路１０９からの駆動信号φＡＤＤによって駆動され、加算読み出しモード時に容量を増加させたい画素２０１のＦＤ２６と追加容量２８を接続する。なお、加算読み出しモード時に用いる補正回路１１０は、第１の実施形態で図３を参照して説明した構成と同様のため、説明を省略する。
【００４２】
次に、画素加算読み出しモードの駆動について説明する。ここでは、３行分の画素２０１（ｉ，ｎ−１）、２０１（ｉ，ｎ）、２０１（ｉ，ｎ＋１）の出力信号の混合を行う例について説明する。なお、通常読み出しモードではφＡＤＤを使用せず、第１の実施形態の図４に示す駆動と同様であるため説明を省略する。
【００４３】
図７は、第２の実施形態における加算読み出しモード時の駆動を示すタイミングチャートである。まず、時刻ｔ２１からｔ２５の期間において、信号φＳＥＬｎ−１、φＳＥＬｎ、φＳＥＬｎ＋１を「Ｈ」とすることで、各行の選択スイッチ１５ｎ−１、１５ｎ、１５ｎ＋１がＯＮする。この期間では、ｎ−１行目、ｎ行目、ｎ＋１行目の３画素の信号の混合が行われる。ただし、画素部１０５がベイヤー配列のカラーフィルタを持つ場合は、１行おきに配列された同色のカラーフィルタを持つ画素１０１の出力信号を混合する。
【００４４】
このとき、信号φＡＤＤｎ−１、φＡＤＤｎ＋１を「Ｈ」とし、３行の中央であるｎ行目の画素２０１ｎのＦＤ容量に対して、ｎ−１行目及びｎ＋１行目のＦＤ容量を増加させる。ここでＦＤ２６の容量をＣｄ、追加容量２８の容量をＣｅとおくと、ｎ行目のＦＤ容量はＣｄ、一方、ｎ−１行目及びｎ＋１行目のＦＤ容量はＣｄ＋Ｃｅとなる。これにより、中央の行の画素２０１の信号に重み付けされた混合出力が可能となる。
【００４５】
時刻ｔ２１からｔ２２の期間では、信号φＲＥＳｎ−１、φＲＥＳｎ、φＲＥＳｎ＋１が「Ｈ」とされ、各リセットスイッチ１３ｎ−１、１３ｎ、１３ｎ＋１がＯＮし、対応するＦＤ２６ｎ−１、２６ｎ、２６ｎ＋１にリセット電圧が与えられる。また信号φＡＤＤが「Ｈ」となっているｎ−１行目とｎ＋１行目では、追加容量２８ｎ−１、２８ｎ＋１も同時にリセットされる。
【００４６】
時刻ｔ２２からｔ２３の期間では、各ＦＤ２６ｎ−１、２６ｎ、２６ｎ＋１のリセット電圧が各ＳＦ１４ｎ−１、１４ｎ、１４ｎ＋１を通して垂直出力線１７で平均化され、補正回路１１０に出力される。
【００４７】
時刻ｔ２３からｔ２４の期間では、信号φＴＸｎ−１、φＴＸｎ、φＴＸｎ＋１が「Ｈ」とされ、各転送スイッチ１２ｎ−１、１２ｎ、１２ｎ＋１がＯＮする。これにより、被写体像の撮影によってＰＤ１１ｎ−１、１１ｎ、１１ｎ＋１に蓄積された信号電荷が各ＦＤ２６ｎ−１、２６ｎ、２６ｎ＋１に転送される。この時、ｎ−１行、ｎ＋１行目ではＦＤ２６ｎ−１、２６ｎ＋１と同時に追加容量２８ｎ−１、２８ｎ＋１に対しても蓄積される。
【００４８】
ここで、ＰＤ１１ｎ−１、１１ｎ、１１ｎ＋１の信号電荷をＱａ、Ｑｂ、Ｑｃとすると、各ＳＦ１４ｎ−１、１４ｎ、１４ｎ＋１のゲートに入力される信号電圧は、それぞれＱａ／（Ｃｄ＋Ｃｅ）、Ｑｂ／Ｃｄ、Ｑｃ／（Ｃｄ＋Ｃｅ）となる。
【００４９】
時刻ｔ２４からｔ２５の期間では、上記信号電圧が垂直出力線１７で平均化され、補正回路１１０に出力される。通常読み出しモード時のＦＤ容量Ｃｄの出力レンジに揃えたい場合は、かけるゲインは３×Ｃｄ×（Ｃｄ＋Ｃｅ）／（３×Ｃｄ＋Ｃｅ）倍なので、Ｃｖ＝（３×Ｃｄ＋Ｃｅ）／｛３×Ｃｄ×（Ｃｄ＋Ｃｅ）｝×Ｃ０に設定する。
【００５０】
これらの駆動によって３行分の画素２０１の出力信号の混合が行われる。同様にして、図には示していないが、ｎ＋２〜ｎ＋４行目、ｎ＋５〜ｎ＋７行目といったように、３行ずつの出力信号の混合が順次行われる。
【００５１】
第２の実施形態では、画素にＦＤ容量を切り替える手段を設けることで、通常読み出しモードでは画素毎の電荷電圧変換率を揃え、加算読み出しモードでは容量値を画素毎に変えることによる重み付け混合出力を達成している。そのため、第１の実施形態で行っていた、通常読み出しモードでの列読み出し回路１０６または撮像素子１００の出力後での出力レンジの補正は不要となる。
【００５２】
なお、ＦＤ容量を拡大させる手法として、転送スイッチ１２がＯＮした際の寄生容量を利用することも可能である。すなわち、加算読み出しモード時に、混合出力を行う期間ｔ２４〜ｔ２５に信号φＴＸｎ−１、φＴＸｎ＋１を「Ｈ」とし、転送スイッチ１２ｎ−１、１２ｎ＋１をＯＮさせておく。これにより、画素（ｉ，２０１ｎ−１）、２０１（ｉ，ｎ＋１）のＦＤ容量を拡大させる。この間、信号φＴＸｎは「Ｌ」にし、転送スイッチ１２ｎはＯＦＦにする。
【００５３】
上記の通り第２の実施形態によれば、容量を増加させるための追加容量２８と容量切替スイッチ２７を画素２０１に設ける構成とし、通常読み出しモード時には画素毎に容量値の等しいＦＤ２６を利用する。これにより、通常読み出しモード時の画素毎の出力レンジを揃えることが可能となった。さらに、追加容量２８の容量の接続を画素毎に設定することで、重み付け比率を変更することができる。
【００５４】
＜変形例＞
上述した加算読み出しモード時の駆動例ではｎ行目の追加容量２８ｎを使用しなかったが、重み付けの比率を変更するのに利用してもよい。例えば追加容量２８ｎ−１、２８ｎ、２８ｎ＋１の容量をそれぞれ２×Ｃｄ、Ｃｄ、２×Ｃｄとなるよう画素毎に設定しておく。そして、解像感の高い画像を得たい場合は、ｎ行目の追加容量２８ｎを使用せず、図７に示す駆動を行う。この時、ｎ行目のＦＤ容量はＣｄ、ｎ−１行目、ｎ＋１行目のＦＤ容量は３×Ｃｄとなり、重み付け比率１：３：１が得られる。この場合、補正回路１１０でかけるゲインは１．８倍となる。
【００５５】
一方、モアレの低減を優先したい場合には、加算読み出しモード時に信号φＡＤＤｎも「Ｈ」とする。この時、ｎ行目のＦＤ容量は２×Ｃｄ、ｎ−１行目、ｎ＋１行目のＦＤ容量は３×Ｃｄとなり、重み付け比率２：３：２が得られる。ここで、補正回路１１０でかけるゲインは１８／７倍となる。
【００５６】
このように、ｎ行目の追加容量２８ｎの容量をｎ−１行、ｎ＋１行目の追加容量２８ｎ−１、２８ｎ＋１の容量より小さく設定しておくことで、重み付けの比率を変更することが可能となる。
【００５７】
＜第３の実施形態＞
次に、本発明の第３の実施形態について、図８から図１０を参照しながら説明する。図８は、第３の実施形態における撮像素子３００の概略構成を示す図であり、ここでは、ＣＭＯＳイメージセンサを用いている。第３の実施形態では、より単純な画素の回路構成でＦＤ容量を切り替える手法として、隣接する画素同士を容量切替スイッチ３７でつなぐ構成としている。また、第３の実施形態では、図８に示すように、画素部３０５にベイヤー配列のカラーフィルタが設けられているものとする。
【００５８】
図９は、第３の実施形態における画素３０１の回路構成を示している。なお、第１の実施形態で図２を参照して説明した構成と同様の構成には、同じ参照番号を付して説明を省略する。以下の説明において、「ｎ行目の」信号または構成を特定して説明する場合には、信号または構成を示す参照番号の後ろに添字ｎを付して説明する。例えば、「ｎ行目の信号φＴＸ」は、添字ｎを付して「信号φＴＸｎ」と記載する。同様に、「ｎ−１行目」には添字ｎ−１、「ｎ＋１行目」には添字ｎ＋１を付して記載する。
【００５９】
第３の実施形態における画素３０１の回路構成の大きな特徴は、上下に隣接する画素３０１のＦＤ同士を接続するように容量切替スイッチ３７が設けられていることである。すなわち、ｎ行目の画素３０１（ｉ，ｎ）に着目すると、ＦＤ１６ｎには、２つの容量切替スイッチ３７ｎ−１、３７ｎが接続されている。なお、画素３０１（ｉ，ｎ）はＲのカラーフィルタをもつ画素とする。
【００６０】
画素３０１ｎは、容量切替スイッチ３７ｎ−１を通して隣接画素のＦＤ１６ｎ−１、また、容量切替スイッチ３７ｎを通して隣接画素のＦＤ１６ｎ＋１を追加容量として利用可能である。ただし、ベイヤー配列のカラーフィルタを有する場合、加算画素群は最も近い同色同士となる。よって、第３の実施形態において、ｎ行目の画素３０１（ｉ，ｎ）を中心とした３画素で出力信号の混合を行う場合、Ｒのカラーフィルタを持つ画素３０１（ｉ，ｎ−２）、３０１（ｉ，ｎ＋２）が混合画素となる。なお、列読み出し回路１０６の補正回路１１０は第１の実施形態で図３を参照して説明した構成と同様のため、説明を省略する。
【００６１】
図１０は、第３の実施形態における加算読み出しモード時の駆動を示すタイミングチャートである。まず時刻ｔ２６からｔ３０の期間において、信号φＳＥＬｎ−２、φＳＥＬｎ、φＳＥＬｎ＋２を「Ｈ」とすることで、各行の選択スイッチ１５ｎ−１、１５ｎ、１５ｎ＋１がＯＮする。この期間では、ｎ−２行目、ｎ行目、ｎ＋２行目の３画素の信号の混合出力が行われる。また、信号φＡＤＤｎ−２、φＡＤＤｎ＋１を「Ｈ」とすることで容量切替スイッチ３７ｎ−２、３７ｎ＋１がＯＮし、ＦＤ１６ｎ−２、１６ｆｎ＋１に対して、それぞれＦＤ１６ｎ−１、１６ｎ＋２を追加容量として接続する。なお、ＦＤ１６ｎ−１、１６ｎ＋２を有する画素３０１（ｉ，ｎ−１）、３０１（ｉ，ｎ＋２）はＧｂのカラーフィルタを持ち、期間ｔ２６〜ｔ３０では読み出しを行わないのでＦＤ１６ｎ−１、１６ｎ＋２を利用可能である。
【００６２】
ここで、ＦＤ１６ｎ−３〜１６ｎ＋３の容量が全てＣｆで等しい値であるとすると、ｎ行目のＦＤ容量はＣｆ、一方ｎ−２行目、ｎ＋２行目のＦＤ容量は２×Ｃｆとなる。ところで、容量拡大用ＦＤとして利用するＦＤは、ＦＤ１６ｎ−１の代わりにＦＤ１６ｎ−３を、ＦＤ１６ｎ＋２の代わりにＦＤ１６ｎ＋３を用いても良い。その際にはφＡＤＤｎ−２、φＡＤＤｎ＋１を「Ｌ」とし、代わりにφＡＤＤｎ−３とφＡＤＤｎ＋２を「Ｈ」とする。これにより、画素３０１（ｉ，ｎ−２）、３０１（ｉ，ｎ）、３０１（ｉ，ｎ＋２）の加算において、中心に位置する画素３０１（ｉ，ｎ）の信号に重み付けされた混合出力が可能となる。
【００６３】
時刻ｔ２６からｔ２７の期間では、信号φＲＥＳｎ−２、φＲＥＳｎ、φＲＥＳｎ＋２が「Ｈ」とされ、各リセットスイッチ１３ｎ−２、１３ｎ、１３ｎ＋２がＯＮし、対応するＦＤ１６ｎ−２、１６ｎ、１６ｎ＋２にリセット電圧が与えられる。また同期間に、ＦＤ１６ｎ−１、１６ｎ＋１に対応する各リセットスイッチ１３ｎ−１、１３ｎ＋１を駆動する信号φＲＥＳｎ−１、φＲＥＳｎ＋１を「Ｈ」としている。
【００６４】
なお、リセットそのものは容量切替スイッチ３７ｎ−２、３７ｎ＋１を通してリセットスイッチ１３ｎ−２、１３ｎ＋２で行うことも可能である。リセットスイッチ１３ｎ−２、１３ｎ＋２が複数のＦＤ１６のリセットを十分にドライブすることが可能ならば、信号φＲＥＳｎ−１、φＲＥＳｎ＋１は「Ｌ」でもよい。
【００６５】
時刻ｔ２７からｔ２８の期間では、ＦＤ１６ｎ−２、１６ｎ、１６ｎ＋２のリセット電圧が各ＳＦ１４ｎ−２、１４ｎ、１４ｎ＋２を通して垂直出力線３８で平均化され、補正回路１１０に出力される。
【００６６】
時刻ｔ２８からｔ２９の期間では、信号φＴＸｎ−２、φＴＸｎ、φＴＸｎ＋２が「Ｈ」とされ、各転送スイッチ１２ｎ−２、１２ｎ、１２ｎ＋２がＯＮする。これにより、被写体像の撮影によってＰＤ１１ｎ−２、１１ｎ、１１ｎ＋２に蓄積された信号電荷が各ＦＤ１６ｎ−２、１６ｎ、１６ｎ＋２に転送される。この時、ｎ−２行目の画素３０１（ｉ，ｎ−２）ではＦＤ１６ｎ−２と同時にＦＤ１６ｎ−１に対しても蓄積され、ｎ＋２行目の画素３０１（ｉ，ｎ＋２）ではＦＤ１６ｎ＋２と同時にＦＤ３６ｎ＋１に対しても蓄積される。
【００６７】
ここで、ＰＤ１１ｎ−２、１１ｎ、１１ｎ＋２の信号電荷をＱｂ、Ｑｄ、Ｑｆとすると、各ＳＦ１４ｎ−２、１４ｎ、１４ｎ＋２のゲートに入力される信号電圧は、それぞれＱｂ／（２×Ｃｆ）、Ｑｂ／Ｃｆ、Ｑｃ／（２×Ｃｆ）となる。
【００６８】
時刻ｔ２９からｔ３０の期間では、上記信号電圧が垂直出力線３８で平均化され、補正回路１１０に出力される。通常読み出しモード時のＦＤ容量Ｃｆの出力レンジに揃えたい場合は、かけるゲインは１．５倍なので、Ｃｖ＝２／３×Ｃ０に設定する。
【００６９】
なお、画素３０１（ｉ，ｎ−２）、３０１（ｉ，ｎ＋２）のＦＤ容量は、容量切替スイッチ３７ｎ−２、３７ｎ＋１をＯＮした際の寄生容量やＳＦ１４ｎ−１、３４ｎ＋１の寄生容量の変動など、様々な影響を受ける。よって補正回路１１０でかけるゲインは、上記寄生容量の影響を踏まえたゲイン設定を行うことが好適である。これらの駆動によって３行分の画素３０１の出力信号混合が行われる。同様にして、Ｇｂ画素の出力信号混合が行われる。
【００７０】
Ｇｂ画素の出力信号混合時にはＲ画素のＦＤ１６を容量増加用ＦＤとして利用可能である。Ｇｂ画素の加算読み出しモードの駆動はＲ画素と同等のため詳細な説明を省略するが、ｎ−２、ｎ、ｎ＋２行目のＲ画素の出力信号混合の次に行うＧｂ画素はｎ＋１、ｎ＋３、ｎ＋５行目となる。その次にｎ＋４、ｎ＋６、ｎ＋８行目のＲ画素の出力信号混合を行い、ｎ＝ｎ＋２とされ順次行われていく。これにより低画素化を行った際のＲ画素とＧｂ画素の色重心ピッチを等間隔に揃えることが可能である。
【００７１】
第３の実施形態のように、ＦＤ容量を増加させるためのＦＤとして読み出しに使用されない隣接画素のＦＤを利用することで、第２の実施形態の回路構成と比較して追加容量２８を削減することができ、画素レイアウトに貢献できる。
【００７２】
また、第３の実施形態の画素の回路構成では、容量切替スイッチ３７を複数画素に亘って利用することで複数のＦＤ１６と接続可能であり、様々な重み付け比率を作り出すことが可能である。例えば、ｎ−２行目のＦＤ１６ｎ−２に対してＦＤ１６ｎ−３、３６ｎ−１の２つを接続し、ｎ＋２行目のＦＤ３６ｎ＋２に対してＦＤ３６ｎ＋１、３６ｎ＋３の２つを接続する。この時、ＦＤ容量はｎ−２行目、ｎ行目、ｎ＋２行目でそれぞれ３×Ｃｆ、Ｃｆ、３×Ｃｆとなり、重み付け比率１：３：１が得られる。ここで、補正回路１１０でかけるゲインは１．８倍となる。
【００７３】
＜第４の実施形態＞
次に、本発明の第４の実施形態について、図１１、図１２を参照しながら説明する。ベイヤー配列では、Ｒ画素、Ｂ画素と比較してＧ画素のサンプリング周波数が高く、モアレが発生しにくい傾向がある。そこで第４の実施形態では、Ｇ画素の出力信号混合時に、中心画素の重み付けをＲ画素、Ｂ画素に対して強くすることを行う。
【００７４】
図１１は第４の実施形態における画素４０１の回路構成を示している。なお、第４の実施形態における回路構成は、第３の実施形態で図９を参照して説明した回路構成と、以下の点で異なる。即ち、Ｒ−Ｇｂ列の容量切替スイッチ４７と、Ｇｒ−Ｂ列の容量切替スイッチ４９を駆動する信号をそれぞれ独立させていることである。この構成により、Ｒ−Ｇｒ行の加算読み出しモード時に、Ｒ列とＧｒ列で重み付けの比率を個別に設定することが可能となる。同様に、Ｇｂ−Ｂ行の加算読み出しモード時に、Ｇｂ列とＢ列で重み付けの比率も個別に設定することが可能となる。
【００７５】
具体的な駆動については図１２を用いて後述するが、Ｒ−Ｇｂ列の容量切替スイッチ４７とＧｒ−Ｂ列の容量切替スイッチ４９は、それぞれ垂直走査回路１０９から供給される駆動信号φＡＤＤＲ、φＡＤＤＢによって駆動される。なお、第１の実施形態で図２を参照して説明した構成と同様の構成には、同じ参照番号を付して説明を省略する。以下の説明において、「ｎ行目の」信号または構成を特定して説明する場合には、信号または構成を示す参照番号の後ろに添字ｎ及び・またはｍを付して説明する。例えば、「ｎ行目の信号φＴＸ」は、添字ｎを付して「信号φＴＸｎ」と記載する。同様に、「ｎ−１行目」には添字ｎ−１、「ｎ＋１行目」には添字ｎ＋１を付して記載する。また、「ｎ行目、ｍ列目の画素４０１」には、更に添字ｍを付して、「画素４０１（ｍ，ｎ）」と記載する。
【００７６】
次に、画素４０１の駆動について図１２のタイミングチャートを参照して説明する。なお、列読み出し回路１０６の補正回路１１０は第１の実施形態と同様であるため、詳細な説明を省略する。図１２（ａ）は第４の実施形態における加算読み出しモードのうち、Ｒ−Ｇｒ行を読み出す際の駆動を示すタイミングチャート、図１２（ｂ）はＧｂ−Ｂ行を読み出す際の駆動を示すタイミングチャートである。
【００７７】
まず、時刻ｔ３１からｔ３５の期間においてＲ−Ｇｒ行を読み出すが、信号φＳＥＬｎ−２、φＳＥＬｎ、φＳＥＬｎ＋２が「Ｈ」とされることで、各行選択スイッチ１５ｎ−２、１５ｎ、１５ｎ＋２がＯＮする。この期間では、ｎ−２行、ｎ行、ｎ＋２行目の３画素の信号の混合出力が行われる。
【００７８】
また、Ｒ画素４０１（ｍ，ｎ−２）のＦＤ１６ｎ−２、Ｒ画素４０１（ｍ，ｎ＋２）のＦＤ１６ｎ＋２に対して信号φＡＤＤＲｎ−２及びφＡＤＤＲｎ＋１を「Ｈ」とすることで容量切替スイッチ４７ｎ−２、４７ｎ＋１がＯＮする。これにより、Ｒ画素４０１（ｍ，ｎ−２）にＧｂ画素４０１（ｍ，ｎ−１）のＦＤ１６ｎ−１が、また、Ｒ画素４０１（ｍ，ｎ＋２）にＧｂ画素４０１（ｍ，ｎ＋１）のＦＤ１６ｎ＋１がそれぞれ接続される。
【００７９】
一方、Ｇｒ画素４０１（ｍ＋１，ｎ−２）のＦＤ１６ｎ−２に対して、信号φＡＤＤＢｎ−３及びφＡＤＤＢｎ−２を「Ｈ」とすることで容量切替スイッチ４９ｎ−３、４９ｎ−２がＯＮする。これにより、Ｇｒ画素４０１（ｍ＋１，ｎ−２）にＢ画素４０１（ｍ＋１，ｎ−３）のＦＤ１６ｎ−３及びＢ画素４０１（ｍ＋１，ｎ−１）のＦＤ１６ｎ−１が接続される。また、Ｇｒ画素４０１（ｍ＋１，ｎ＋２）のＦＤ１６ｎ＋２に対して、信号φＡＤＤＢｎ＋１及びφＡＤＤＢｎ＋２を「Ｈ」とすることで容量切替スイッチ４９ｎ＋１、４９ｎ＋２がＯＮする。これにより、Ｇｒ画素４０１（ｍ＋１，ｎ＋２）にＢ画素４０１（ｍ＋１，ｎ＋１）のＦＤ１６ｎ＋１及びＢ画素４０１（ｍ＋１，ｎ＋３）のＦＤ１６ｎ＋３が接続される。
【００８０】
ここで、ＦＤ１６ｎ−３〜１６ｎ＋３の容量が全てＣｆで等しい値であるとすると、ｎ行目のＦＤ容量はＣｆ、一方ｎ−２行目、ｎ＋２行目のＦＤ容量はＲ画素では２×Ｃｆ、Ｇｒ画素では３×Ｃｆとなる。よって重み付け比率はＲ画素で１：２：１、Ｇｒ画素で１：３：１となり、Ｇｒ画素の中心画素の重み付けを、Ｒ画素より強くすることが可能となる。以降の説明では、Ｒ−Ｇｂ列、Ｇｒ−Ｂ列共に共通の駆動が行われる。
【００８１】
時刻ｔ３１からｔ３２の期間では、信号φＲＥＳｎ−２、φＲＥＳｎ、φＲＥＳｎ＋２が「Ｈ」とされ、各リセットスイッチ１３ｎ−２、１３ｎ、１３ｎ＋２がＯＮし、対応するＦＤ１６にリセット電圧が与えられる。また同期間に、ＦＤ１６ｎ−３、１６ｎ−１、１６ｎ＋１、１６ｎ＋３に対応する各リセットスイッチ１３ｎ−３、１３ｎ−１、１３ｎ＋１、１３ｎ＋３を駆動する信号φＲＥＳｎ−３、φＲＥＳｎ−１、φＲＥＳｎ＋１、φＲＥＳｎ＋３を「Ｈ」としている。
【００８２】
なお、第３の実施形態でも触れたように、リセットスイッチ１３ｎ−２、１３ｎ＋２が複数のＦＤ１６のリセットを十分にドライブ可能ならば、信号φＲＥＳｎ−３、φＲＥＳｎ−１、φＲＥＳｎ＋１、φＲＥＳｎ＋３は「Ｌ」でもよい。
【００８３】
時刻ｔ３２からｔ３３の期間では、ＦＤ１６ｎ−２、１６ｎ、１６ｎ＋２のリセット電圧が各ＳＦ１４を通して垂直出力線３８で平均化され、補正回路１１０に出力される。
【００８４】
時刻ｔ３３からｔ３４の期間では、信号φＴＸｎ−２、φＴＸｎ、φＴＸｎ＋２が「Ｈ」とされ、各転送スイッチ１２ｎ−２、１２ｎ、１２ｎ＋２がＯＮする。これにより、被写体像の撮影によってＰＤ１１ｎ−２、１１ｎ、１１ｎ＋２に蓄積された信号電荷が各ＦＤ１６ｎ−２、１６ｎ、１６ｎ＋２に転送される。
【００８５】
この時、画素４０１（ｍ，ｎ）、４０１（ｍ＋１，ｎ）のＰＤ１１ｎから転送された信号電荷はＲ画素、Ｇｒ画素共に、それぞれ対応するＦＤ１６ｎに蓄積される。一方、画素４０１（ｍ，ｎ−２）のＰＤ１１ｎ−２から転送された信号電荷は、ＦＤ１６ｎ−２及び１６ｎ−１に、また、画素４０１（ｍ＋１，ｎ−２）のＰＤ１１ｎ−２から転送された信号電荷は、ＦＤ１６ｎ−３、１６ｎ−２、１６ｎ−１に蓄積される。同様に、画素４０１（ｍ，ｎ＋２）のＰＤ１１ｎ＋２から転送された信号電荷は、ＦＤ１６ｎ＋１及び１６ｎ＋２に、また、画素４０１（ｍ＋１，ｎ−２）のＰＤ１１ｎ−２から転送された信号電荷は、ＦＤ１６ｎ＋１、１６ｎ＋２、１６ｎ＋３に蓄積される。
【００８６】
ここで、ＰＤ１１ｎ−２、１１ｎ、１１ｎ＋２の信号電荷をＱｂ、Ｑｄ、Ｑｆとすると、各ＳＦ１４ｎ−２、１４ｎ、１４ｎ＋２のゲートに入力される信号電圧は、Ｒ−Ｇｂ列ではそれぞれＱｂ／（２×Ｃｆ）、Ｑｄ／Ｃｆ、Ｑｆ／（２×Ｃｆ）となる。一方、Ｇｒ−Ｂ列ではそれぞれＱｂ／（３×Ｃｆ）、Ｑｄ／Ｃｆ、Ｑｆ／（３×Ｃｆ）となり、Ｒ−Ｇｂ列に対してＧｒ−Ｂ列の中心画素の重み付けがより強く行われている。
【００８７】
時刻ｔ３４からｔ３５の期間では、上記信号電圧が垂直出力線３８で重み付け平均化され、補正回路１１０に出力される。Ｒ−Ｇｂ列の補正回路１１０において、通常読み出しモード時のＦＤ容量Ｃｆの出力レンジに揃えたい場合は、かけるゲインは１．５倍なので、Ｃｖ＝２／３×Ｃ０に設定する。一方、Ｇｒ−Ｂ列の補正回路１１０においては、かけるゲインは１．８倍なので、Ｃｖ＝５／９×Ｃ０に設定する。これらの駆動によって単位画素３行分の重み付け出力信号混合が行われ、次の行の加算読み出し行として、ｎ＝ｎ＋２となり、Ｇｂ−Ｂ行の加算読み出し駆動が行われる。
【００８８】
図１２（ｂ）は第４の実施形態における加算読み出しモードのうち、Ｇｂ−Ｂ行を読み出す際の駆動を示すタイミングチャートである。なお、図１２（ｂ）は一部を除き、図１２（ａ）の駆動と同様なので、異なる点のみを詳細に説明する。
【００８９】
Ｒ−Ｇｒ行の読み出しでは、Ｇｒ画素の重み付け比率をφＡＤＤＢで制御していた。即ち、図１２（ａ）のｔ３１〜ｔ３５の期間では、φＡＤＤＢｎ−３とφＡＤＤＢｎ＋２を「Ｈ」とし、Ｒ画素に対してＧｒ画素の中心の重み付け比率を強めていた。
【００９０】
これに対し、Ｇｂ−Ｂ行の読み出しでは、Ｇｂ画素の重み付け比率をφＡＤＤＲで制御する。よって、図１２（ｂ）のｔ３６〜ｔ４０の期間では、φＡＤＤＲｎ−３とφＡＤＤＲｎ＋２を「Ｈ」とすることで、Ｂ画素に対してＧｂ画素の中心の重み付け比率を強めている。
【００９１】
その他の駆動については図１２（ａ）と同様であり、Ｒ画素と同等の重み付け比率１：２：１での出力信号の混合がＢ画素で行われる。このとき、Ｇｒ−Ｂ列の補正回路１１０において、通常読み出しモード時のＦＤ容量Ｃｆの出力レンジに揃えたい場合は、かけるゲインは１．５倍なので、Ｃｖ＝２／３×Ｃ０に設定する。また、Ｇｒ画素と同等の重み付け比率１：３：１での出力信号の混合がＧｂ画素で行われる。このとき、Ｒ−Ｇｂ列の補正回路１１０においては、かけるゲインは１．８倍なので、Ｃｖ＝５／９×Ｃ０に設定する。
【００９２】
以上のように、容量切替スイッチの駆動をＲ−Ｇｂ列とＧｒ−Ｂ列で独立させ、信号φＡＤＤＲ、φＡＤＤＢを用いて制御することで、ＲＢ画素に対してＧ画素の中心画素信号の重み付け比率を強くすることが可能となる。
【００９３】
＜第５の実施形態＞
本発明の第５の実施形態について、図１３を参照しながら説明する。第４の実施形態ではＲ−Ｇｂ列とＧｒ−Ｂ列で容量切替スイッチ４７、４９の駆動信号を独立させていた。第５の実施形態では、更に、水平方向の３画素の出力信号の混合を考慮して、中心側の画素列と左右に位置する画素列で容量切替スイッチの駆動信号を独立させる例を示す。このような構成を採ることにより、水平方向に対しても中心画素の重み付けが達成可能となる。なお、第５の実施形態における画素５０１の回路構成は、第４の実施形態で図１１を参照して説明した画素４０１の回路構成と同様であるため、詳細な説明を省略する。また、加算読み出しモード時の駆動は、容量切替スイッチの駆動信号を除いて同様であるため、相違点のみを説明する。
【００９４】
図１３は、３×３のＲ画素５０１（ｍ，ｎ−２）、５０１（ｍ，ｎ）、５０１（ｍ，ｎ＋２）、５０１（ｍ＋２，ｎ−２）、５０１（ｍ＋２，ｎ）、５０１（ｍ＋２，ｎ＋２）、５０１（ｍ＋４，ｎ−２）、５０１（ｍ＋４，ｎ）、５０１（ｍ＋４，ｎ＋２）の加算読み出しモード時の、容量切替スイッチ５７ｎ−４〜５７ｎ＋４、５８ｎ−４〜５８ｎ＋４、５９ｎ−４〜５９ｎ＋４の駆動を説明する図である。加えて図１３では、垂直方向の重み付け比率１：２：１に加えて、水平方向に対しても重み付け比率１：２：１で画素出力信号の混合を行う例を示している。なお、図１３では、Ｒ画素５０１を読み出す際に混合に関係の無いＧｒ−Ｂ列の画素は点線で示している。
【００９５】
Ｒ画素５０１（ｍ＋２，ｎ）を混合する画素の中心とした場合、中心の列に位置するＲ画素５０１（ｍ＋２，ｎ−２）、５０１（ｍ＋２，ｎ）、５０１（ｍ＋２，ｎ＋２）と左の列に位置するＲ画素５０１（ｍ，ｎ−２）、５０１（ｍ，ｎ）、５０１（ｍ，ｎ＋２）と、右の列に位置するＲ画素５０１（ｍ＋４，ｎ−２）、５０１（ｍ＋４，ｎ）、５０１（ｍ＋４，ｎ＋２）の重み付け比率を変更する。そこで、Ｒ画素５０１（ｍ＋２，ｎ−２）、５０１（ｍ＋２，ｎ）、５０１（ｍ＋２，ｎ＋２）を含む画素列の容量切替スイッチ５８ｎ−４〜５８ｎ＋４には信号φＡＤＤＣを供給し、駆動する。
【００９６】
Ｒ画素５０１（ｍ＋２，ｎ）の行をｎ行目とした場合、ｎ行目の加算読み出しモードの期間では、φＡＤＤＣｎ−３、φＡＤＤＣｎ＋２を「Ｈ」とすることで容量切替スイッチ５８ｎ−３、５８ｎ＋２がＯＮする。この時、各画素のＦＤ容量をＣｆとおくと、Ｒ画素５０１（ｍ＋２，ｎ−２）、５０１（ｍ＋２，ｎ）、５０１（ｍ＋２，ｎ＋２）のＦＤ容量はそれぞれ２×Ｃｆ、Ｃｆ、２×Ｃｆとなる。
【００９７】
一方で、Ｒ画素５０１（ｍ，ｎ−２）、５０１（ｍ，ｎ）、５０１（ｍ，ｎ＋２）を含む画素列の容量切替スイッチ５７ｎ−４〜５７ｎ＋４には信号φＡＤＤＳを供給し、駆動する。ｎ行目の加算読み出しモードの期間では、φＡＤＤＳｎ−４、φＡＤＤＳｎ−３、φＡＤＤＳｎ−２、φＡＤＤＳｎ、φＡＤＤＳｎ＋２、φＡＤＤＳｎ＋３、φＡＤＤＳｎ＋４を「Ｈ」とする。これにより、容量切替スイッチ５７ｎ−４〜５７ｎ−２、５７ｎ、５７ｎ＋２〜５７ｎ＋４がＯＮする。この時、Ｒ画素５０１（ｍ，ｎ−２）、５０１（ｍ，ｎ）、５０１（ｍ，ｎ＋２）のＦＤ容量はそれぞれ４×Ｃｆ、２×Ｃｆ、４×Ｃｆとなる。
【００９８】
また、Ｒ画素５０１（ｍ＋４，ｎ−２）、５０１（ｍ＋４，ｎ）、５０１（ｍ＋４，ｎ＋２）を含む画素列の容量切替スイッチ５９ｎ−４〜５９ｎ＋４には容量切替スイッチ５７ｎ−４〜５７ｎ＋４と同様、信号φＡＤＤＳを供給し、駆動する。この時、Ｒ画素５０１（ｍ＋４，ｎ−２）、５０１（ｍ＋４，ｎ）、５０１（ｍ＋４，ｎ＋２）のＦＤ容量はそれぞれ４×Ｃｆ、２×Ｃｆ、４×Ｃｆとなる。
【００９９】
ここで、水平方向の画素行でのＦＤ容量に注目すると、中心画素行であるＲ画素５０１（ｍ，ｎ）、５０１（ｍ＋２，ｎ）、５０１（ｍ＋４，ｎ）のＦＤ容量はそれぞれ２×Ｃｆ、Ｃｆ、２×Ｃｆとなる。一方、中心画素行に対して上側に位置する画素行のＲ画素５０１（ｍ，ｎ−２）、５０１（ｍ＋２，ｎ−２）、５０１（ｍ＋４，ｎ−２）のＦＤ容量はそれぞれ４×Ｃｆ、２×Ｃｆ、４×Ｃｆとなる。また、中心画素行に対して下側に位置する画素行のＲ画素５０１（ｍ，ｎ＋２）、５０１（ｍ＋２，ｎ＋２）、５０１（ｍ＋４，ｎ＋２）のＦＤ容量についてもそれぞれ４×Ｃｆ、２×Ｃｆ、４×Ｃｆとなる。よって、中心画素信号の重み付けが垂直方向に加えて水平方向に対しても達成できる。この時、通常読み出しモード時のＦＤ容量Ｃｆの出力レンジに揃えたい場合は、かけるゲインは９／４倍なので、Ｃｖ＝４／９×Ｃ０に設定する。
【０１００】
以上より、垂直出力線６１〜６３に出力された時点で、あらかじめ水平方向に対しても重み付けが行われているので、単純な加算回路を列回路１０６に設けることで垂直方向水平方向共に中心画素信号を重み付けした混合出力が得られる。
【０１０１】
単純な加算回路の例としては、混合出力を得たい列の各垂直出力線６１、６２、６３に対して図１３に示すように接続スイッチ６４、６５を設け、ＯＮして連結させることで、垂直出力線６１〜６３を１つの出力線として扱う。この状態で加算読み出しモードを行うことで、９つのＲ画素５０１（ｍ，ｎ−２）、５０１（ｍ，ｎ）、５０１（ｍ，ｎ＋２）、５０１（ｍ＋２，ｎ−２）、５０１（ｍ＋２，ｎ）、５０１（ｍ＋２，ｎ＋２）、５０１（ｍ＋４，ｎ−２）、５０１（ｍ＋４，ｎ）、５０１（ｍ＋４，ｎ＋２）は１つの出力線に同時出力となり、列読み出し回路１０６に対して出力信号混合が行われる。
【０１０２】
また、列読み出し回路１０６で混合を行うことも可能である。その場合は、列読み出し回路１０６の列毎に読み出された信号を格納するＳ／Ｈ容量を設け、出力信号混合を行いたい列の各Ｓ／Ｈ容量をスイッチなどで連結させることでも達成可能である。ここで用いるＳ／Ｈ容量は、通常読み出しモードで使用するＳ／Ｈ容量を利用してもよい。
【０１０３】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図１４は本発明の第１〜第５の実施形態における撮像素子を有する撮像装置であるカメラの概略構成を示したものである。図１４において、第１レンズ群２１０は結像光学系の先端に配置され、光軸方向に進退可能に保持される。絞り兼用シャッタ２０２は、その開口径を調節することで撮影時の光量調節を行うほか、静止画撮影時には露光秒時調節用シャッタとしての機能も備える。第２レンズ群２０３は、絞り兼用シャッタ２０２と一体となって光軸方向に進退し、第１レンズ群２１０の進退動作との連動により、変倍作用（ズーム機能）を実現することができる。
【０１０４】
第３レンズ群２０５（フォーカスレンズ）は、光軸方向の進退により焦点調節を行う。光学的ローパスフィルタ２０６は、撮影画像の偽色やモアレを軽減するための光学素子である。撮像素子１００は、２次元ＣＭＯＳフォトセンサとその周辺回路からなり、結像光学系の結像面に配置される。上述した第１レンズ群２１０、絞り兼用シャッタ２０２、第２レンズ群２０３、第３レンズ群２０５、光学的ローパスフィルタ２０６は、結像光学系を構成している。
【０１０５】
ズームアクチュエータ２１１は、不図示のカム筒を回動することで、第１レンズ群２１０ないし第３レンズ群２０３を光軸方向に進退駆動し、変倍操作を行う。絞りシャッタアクチュエータ２１２は、絞り兼用シャッタ２０２の開口径を制御して撮影光量を調節すると共に、静止画撮影時の露光時間制御を行う。フォーカスアクチュエータ２１４は、第３レンズ群２０５を光軸方向に進退駆動して焦点調節を行う。
【０１０６】
撮影時の被写体照明用電子フラッシュ２１５で、キセノン管を用いた閃光照明装置が好適だが、連続発光するＬＥＤを備えた照明装置を用いても良い。ＡＦ補助光発光部２１６は、所定の開口パターンを有したマスクの像を、投光レンズを介して被写界に投影し、暗い被写体あるいは低コントラスト被写体に対する焦点検出能力を向上させる。
【０１０７】
カメラ内ＣＰＵ２２１は、カメラ本体の種々の制御を司り、演算部、ＲＯＭ、ＲＡＭ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、通信インターフェイス回路等を有する。ＣＰＵ２２１は、ＲＯＭに記憶された所定のプログラムに基づいて、カメラが有する各種回路を駆動し、ＡＦ、撮影、画像処理と記録等の一連の動作を実行する。また、本実施形態では、結像光学系の状態に応じた焦点検出補正値も記憶されている。
【０１０８】
焦点検出補正値は、第３レンズ群２０５の位置に対応したフォーカス状態、第１レンズ群２１０の位置に対応したズーム状態、結像光学系のＦナンバー毎に複数用意されている。そして、撮像素子１００の出力信号を用いて後述する焦点調節を行う際には、結像光学系の第１レンズ群２１０、第３レンズ群２０５の位置及びＦナンバーに対応した最適な焦点検出補正値が選択される構成となっている。
【０１０９】
なお本実施形態では、焦点検出補正値をＣＰＵ２２１に記憶するように構成したが、本発明はこれに限るものではない。例えば、交換レンズ式の撮像装置においては、結像光学系を有する交換レンズが不揮発性メモリを有し、そのメモリに上述の焦点検出補正値を記憶してもよい。この場合には、結像光学系の状態に応じて、焦点検出補正値を撮像装置に送信すればよい。
【０１１０】
電子フラッシュ制御回路２２２は、撮影動作に同期して電子フラッシュ２１５を点灯制御する。補助光駆動回路２２３は、焦点検出動作に同期してＡＦ補助光発光部２１６を点灯制御する。撮像素子駆動回路２２４は、撮像素子１００の撮像動作を制御するとともに、取得した画像信号をＡ／Ｄ変換してＣＰＵ２２１に送信する。画像処理回路２２５は、撮像素子１００が取得した画像のγ変換、カラー補間、ＪＰＥＧ圧縮等の処理を行う。
【０１１１】
フォーカス駆動回路２２６は、焦点検出結果に基づいてフォーカスアクチュエータ２１４を駆動制御し、第３レンズ群２０５を光軸方向に進退駆動して焦点調節を行う。絞りシャッタ駆動回路２２８は、絞りシャッタアクチュエータ２１２を駆動制御して絞り兼用シャッタ２０２の開口を制御する。ズーム駆動回路２２９は、撮影者のズーム操作に応じてズームアクチュエータ２１１を駆動する。
【０１１２】
ＬＣＤ等の表示器２３１は、カメラの撮影モードに関する情報、撮影前のプレビュー画像と撮影後の確認用画像、焦点検出時の焦点検出領域の指標や合焦状態表示画像等を表示する。操作スイッチ群２３２は、電源スイッチ、レリーズ（撮影トリガ）スイッチ、ズーム操作スイッチ、撮影モード選択スイッチ等で構成される。着脱可能なフラッシュメモリ２３３は、撮影済み画像を記録する。
【０１１３】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【０１１４】
１１：フォトダイオード（ＰＤ）、１２：転送スイッチ、１４：ソースフォロワアンプ（ＳＦ）、１６：フローティングディフュージョン部（ＦＤ）、５７、５８、５９：容量切替スイッチ、６４、６５：接続スイッチ、１００：撮像素子、１０１：画素、１０５：画素部、１０６：列読み出し回路、１０９：垂直走査回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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