(57)【要約】【課題】位相情報を取得して分解能を向上させると共にＡ／Ｄ変換精度の低下を抑えるＡ／Ｄ変換回路および固体撮像装置を提供する。【解決手段】ランプ波を生成するランプ信号生成部と、位相を変化させた複数の位相クロックを出力する位相信号生成部と、入力された変換対象の信号の電圧とランプ波の電圧とを比較して、第１の基準電圧から、第１の中間電圧および第２の中間電圧を順に経て、第２の基準電圧まで変化する比較結果信号を出力する比較部と、第１の中間電圧以上で第１のタイミング信号の論理状態を切り替える第１の論理回路と、第２の中間電圧以上で第２のタイミング信号の論理を切り替える第２の論理回路とを具備した信号生成部と、タイミング信号の論理が切り替わったタイミングに応じて位相クロックの位相情報を出力するラッチ部と、位相情報に基づいて変換対象の信号の電圧の大きさに応じたデジタル値を生成するエンコード部とを備える。【選択図】図２
2015204534.tif 000002
【特許請求の範囲】
【請求項１】
時間に対して一定の割合で電圧が単調減少または単調増加するアナログの参照信号であるランプ波を生成するランプ信号生成部と、
基準クロックおよび該基準クロックの位相を変化させた複数のクロックを生成し、該生成したそれぞれのクロックを、それぞれの位相クロックとして出力する位相信号生成部と、
入力された変換対象の信号の電圧と前記ランプ波の電圧とを比較した結果が、予め定めた条件を満足したときから、時間に対して一定の割合で電圧が、第１の基準電圧から、第１の中間電圧、および第２の中間電圧を順に経て、第２の基準電圧まで変化するアナログの比較結果信号を出力する比較部と、
前記比較結果信号の電圧が前記第１の中間電圧以上になったときに、出力する第１のタイミング信号の論理状態を切り替える第１の論理回路と、該比較結果信号の電圧が前記第２の中間電圧以上になったときに、出力する第２のタイミング信号の論理状態を切り替える第２の論理回路とを具備した信号生成部と、
前記位相クロックのそれぞれに対応し、前記第１のタイミング信号の論理状態が切り替わった第１のタイミング、または前記第２のタイミング信号の論理状態が切り替わった第２のタイミングの少なくとも１つのタイミングに応じて、前記位相クロックのそれぞれの論理状態をラッチする複数のラッチ回路を具備し、該ラッチ回路のそれぞれがラッチした前記位相クロックの論理状態を、位相情報として出力するラッチ部と、
前記位相情報に基づいて、前記変換対象の信号の電圧の大きさに応じたデジタル値を生成するエンコード部と、
を備える、
ことを特徴とするＡ／Ｄ変換回路。
【請求項２】
複数の前記ラッチ回路のそれぞれは、前記第１のタイミングから前記第２のタイミングまで、対応する前記位相クロックの論理状態をラッチする、
ことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記位相クロックに含まれる前記基準クロックに対応する前記ラッチ回路は、
前記比較部が、前記変換対象の信号の電圧と前記ランプ波の電圧との比較を開始したときから前記第２のタイミングまで、該基準クロックの論理状態をラッチし、
前記位相クロックに含まれる前記基準クロック以外に対応する前記ラッチ回路のそれぞれは、
前記第１のタイミングから前記第２のタイミングまで、対応する前記位相クロックの論理状態をラッチし、
当該Ａ／Ｄ変換回路は、
前記基準クロックに対応する前記ラッチ回路がラッチした前記位相情報に基づいて、該基準クロックのクロック数を計数し、該計数したカウント値を出力するカウンタを具備したカウント部、
をさらに備え、
前記エンコード部は、
前記基準クロック以外に対応する前記ラッチ回路がラッチした前記位相情報と、前記カウント値とのそれぞれに基づいて、前記変換対象の信号の電圧の大きさに応じたデジタル値を生成する、
ことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
前記第１の論理回路は、
前記第１のタイミング信号の論理状態を切り替える第１の閾値電圧が、前記第１の中間電圧に予め定められた第１のトランジスタ回路、
を備え、
前記第２の論理回路は、
前記第２のタイミング信号の論理状態を切り替える第２の閾値電圧が、前記第２の中間電圧に予め定められた第２のトランジスタ回路、
を備え、
前記第１のトランジスタ回路の電源電圧と、前記第２のトランジスタ回路の電源電圧とは、異なる電圧である、
ことを特徴とする請求項２または請求項３に記載のＡ／Ｄ変換回路。
【請求項５】
前記第１の論理回路は、
前記第１のタイミング信号の論理状態を切り替える第１の閾値電圧が、前記第１の中間電圧に予め定められた第１のトランジスタ回路、
を備え、
前記第２の論理回路は、
前記第２のタイミング信号の論理状態を切り替える第２の閾値電圧が、前記第２の中間電圧に予め定められた第２のトランジスタ回路、
を備え、
前記第１のトランジスタ回路のＬ／Ｗ比と、前記第２のトランジスタ回路のＬ／Ｗ比とは、異なるＬ／Ｗ比である、
ことを特徴とする請求項２または請求項３に記載のＡ／Ｄ変換回路。
【請求項６】
前記第１の論理回路は、
前記第１のタイミング信号の論理状態を切り替える第１の閾値電圧が、前記第１の中間電圧に予め定められた第１のトランジスタ回路、
を備え、
前記第２の論理回路は、
前記第２のタイミング信号の論理状態を切り替える第２の閾値電圧が、前記第２の中間電圧に予め定められた第２のトランジスタ回路、
を備え、
前記第１のトランジスタ回路の電源電圧と、前記第２のトランジスタ回路の電源電圧とは、異なる電圧であり、
さらに、
前記第１のトランジスタ回路のＬ／Ｗ比と、前記第２のトランジスタ回路のＬ／Ｗ比とは、異なるＬ／Ｗ比である、
ことを特徴とする請求項２または請求項３に記載のＡ／Ｄ変換回路。
【請求項７】
入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素アレイ部と、
前記画素アレイ部に配置された前記画素の１列毎または複数列毎に配置され、対応する列の前記画素信号を変換対象の信号としてアナログデジタル変換する、請求項１から請求項６のいずれか１の項に記載の複数のＡ／Ｄ変換回路と、
を備え、
前記Ａ／Ｄ変換回路の前記ランプ信号生成部と前記位相信号生成部とのそれぞれは、全ての前記Ａ／Ｄ変換回路に共通して１つ配置される、
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路、および固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）固体撮像装置が注目され、実用化されている。このＣＭＯＳ固体撮像装置は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）固体撮像装置が専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、ＣＭＯＳ固体撮像装置は、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）のように、センサ内に種々の機能回路を組み込むことによって、多機能化を実現することが可能となっている。
【０００３】
そして、近年では、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、行列状に配置された画素アレイ部の１列（カラム）毎に、アナログデジタル変換器（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置、いわゆる、カラムＡＤＣ型固体撮像装置が開発され、製品化されている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路のＡ／Ｄ変換方式の一つとして、シングルスロープ（ＳＳ：Ｓｉｎｇｌｅ  Ｓｌｏｐｅ）型Ａ／Ｄ変換方式が知られている。
【０００４】
このＳＳ型Ａ／Ｄ変換方式では、ランプ波と呼ばれる階段状に変化する参照電圧と、Ａ／Ｄ変換の対象となる信号電圧とを比較し、比較を開始したとき、すなわち、Ａ／Ｄ変換を開始したタイミングから、参照電圧と信号電圧とが同じ電圧になったときまでの期間を表すタイムインターバル（信号電圧に応じた時間軸の大きさのパルス幅をもつパルス信号）を生成する。そして、このタイムインターバルを、予め定めた周波数の基準クロックで計数することによって、信号電圧の大きさに応じたカウント値を、Ａ／Ｄ変換したデジタル値とする、すなわち、信号電圧をＡ／Ｄ変換する。
【０００５】
従って、ＳＳ型Ａ／Ｄ変換方式では、Ａ／Ｄ変換を行う際の分解能が、タイムインターバルを計数する基準クロックの周波数に依存する。このため、ＳＳ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路の分解能を高くする場合には、基準クロックの周波数を高くすることが必要となり、ＳＳ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路の消費電力が増大してしまうという問題がある。
【０００６】
このため、近年、このＳＳ型Ａ／Ｄ変換方式の基準クロックに位相情報を取得することによって、Ａ／Ｄ変換の分解能の向上を実現するＳＳ＋時間変換（ＴＤＣ：Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）型Ａ／Ｄ変換方式が提案されている（非特許文献１参照）。このＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式では、基準クロックおよび基準クロックの位相を変化させた複数のクロックを用いて、タイムインターバルが終了する瞬間のタイミングにおけるそれぞれのクロックの位相を計測することによって、Ａ／Ｄ変換の分解能の向上を実現する。
【０００７】
このＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式を用いると、位相情報の数に応じて分解能を向上させることができる。例えば、位相情報が２個あれば分解能を１ビット増加させ、位相情報が４個あれば分解能を２ビット増加させ、・・・、位相情報が１６個あれば分解能を４ビット増加させることができる。このように、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式では、位相情報の数を多くすることによって、分解能、すなわち、Ａ／Ｄ変換して出力するデジタル値のビット数を多くすることができる。
【０００８】
しかしながら、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式では、上述したように、増加するビット数と必要な位相情報の数との関係が直線的な関係ではなく、増加するビット数に対して必要な位相情報の数が指数的に多くなる。つまり、位相情報を多くしていったとしても、増加した位相情報の数が分解能の向上に直線的に寄与しない。このため、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式では、必要な分解能（ビット数）を確保するために、基準クロックに指数的に多くの位相情報を持たせる必要があり、基準クロックの位相を変化させた（位相情報を重畳した）より多くのクロックが必要になる。そして、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式を用いたＡ／Ｄ変換回路では、それぞれのクロックの位相情報を保持するために、多くのラッチ回路を備えることが必要になる。
【０００９】
このようなＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路をカラム毎に内蔵したカラムＡＤＣ型固体撮像装置では、上述した多くのラッチ回路を、カラム毎に備えることになる。そして、このカラムＡＤＣ型固体撮像装置では、それぞれのクロックの位相情報を保持するラッチ回路のそれぞれが、タイムインターバルの期間、すなわち、Ａ／Ｄ変換する期間動作し続けることになる。このため、カラムＡＤＣ型固体撮像装置の消費電力が増大してしまうという問題がある。特に、基準クロックの周波数が高く、かつ、基準クロックの位相を変化させたクロックの数が多い場合、つまり、位相情報が多い場合には、カラムＡＤＣ型固体撮像装置の消費電力はさらに増大してしまう。
【００１０】
このため、非特許文献１には、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路に備えたそれぞれのラッチ回路を間欠動作させることによって、消費電力の増大を抑える方法が提案されている。より具体的には、Ａ／Ｄ変換を開始したタイミングから、参照電圧と信号電圧とが同じ電圧になったタイミングまで、すなわち、タイムインターバルの期間は、それぞれのラッチ回路の動作を停止しておき、タイムインターバルの終了のタイミングから、それぞれのラッチ回路が対応するクロックの位相情報を保持するまでの予め定めた期間だけラッチ回路を動作させる。これにより、Ａ／Ｄ変換を行う大部分の期間中は、それぞれのラッチ回路が動作を停止していることになり、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路の消費電力を低減することができる。
【００１１】
ここで、非特許文献１では、ラッチ回路を動作させる予め定めた期間を、複数の論理否定回路（ＩＮＶ回路）を直列に連結したディレイラインを用いて、タイムインターバルの信号を遅延させる、つまり、タイムインターバルが終了する瞬間のタイミングを、タイムインターバルの信号をディレイラインで遅延させることによって定めている。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】北海道大学大学院  情報科学研究科、内田大輔、染谷槙人、池辺将之、本久順一、佐野栄一、“複数位相型ＴＤＣ付きシングルスロープＡＤＣの動作タイミングによる低電力化”、ＩＴＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  Ｖｏｌ．３７，  Ｎｏ．２９、映像情報メディア学会、ｐ．９７〜１００、２０１３年７月５日
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したように、カラムＡＤＣ型固体撮像装置には、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路をそれぞれの列（カラム）に備えている。このため、例えば、ある行の画素から出力された画素信号を列毎にＡ／Ｄ変換する際に、それぞれの列のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路に、対応する画素から似たレベルの信号電圧が画素信号として入力された場合には、同様のタイミングで一斉にタイムインターバルが終了することになる。つまり、一斉に、タイムインターバルが終了する瞬間のタイミングが訪れることになる。この場合、それぞれのＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路に備えたディレイラインが一斉に動作を開始することになり、電源電圧の揺れが発生してしまうことが考えられる。すると、電源電圧の揺れに伴って、それぞれのディレイライン毎に遅延時間がずれてしまい、すなわち、それぞれのＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路に備えたそれぞれのラッチ回路が対応するクロックの位相情報を保持するタイミングが、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路毎に異なってしまうことになる。
【００１４】
ここで、カラムＡＤＣ型固体撮像装置において、画素アレイ部の一方の端に電源回路が配置されていた場合を考えると、それぞれの列（カラム）の回路に供給される電源電圧は、画素アレイ部の端の列から中央の列に近づくほど、つまり、電源から遠い列に配置された回路ほど、その前の列の回路で消費される電流や、そこまでの配線抵抗によって電圧降下が発生し、供給される電源電圧が低下してしまうことも考えられる。また、同様の理由によって、グラウンド電圧は、画素アレイ部の端の列から中央の列に近づくほど、つまり、グラウンドから遠い列に配置された回路ほど、グラウンド電圧が上昇してしまうことも考えられる。例えば、画素アレイ部の電源回路に近い端の列に対応した回路には、電源電圧ＶＤＤ＝１．５［Ｖ］、グラウンド電圧ＧＮＤ＝０［Ｖ］が供給される場合であっても、画素アレイ部の中央の列に対応した回路には、電源電圧ＶＤＤ＝１．２［Ｖ］、グラウンド電圧ＧＮＤ＝０．３［Ｖ］程度となってしまうことも考えられる。この電源電圧の低下やグラウンド電圧の上昇は、タイムインターバルが同様のタイミングで発生する、すなわち、位相情報を保持する瞬間のタイミングが同様のタイミングで訪れるＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路が多いほど発生する可能性が高く、Ａ／Ｄ変換の分解能を向上させても、結果としてＡ／Ｄ変換精度が低下してしまうことになる。
【００１５】
例えば、カラムＡＤＣ型固体撮像装置によって均一の画像を撮影するなど、それぞれの画素がほぼ一定のレベルの信号電圧を画素信号として出力する場合を考える。この場合、全てのＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路に、同じレベルの信号電圧が入力されるため、全てのＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路に備えたディレイラインとラッチ回路とのそれぞれが、ほぼ同時に動作を開始することになる。これにより、画素アレイ部の中央の列付近では、電源電圧とグラウンド電圧とにバウンス（電源電圧とグラウンド電圧とを中心とした過渡的な電圧のリンギング）が発生してしまう。すると、ディレイラインは、複数のＩＮＶ回路を直列に連結した構成であることから、電源電圧およびグラウンド電圧のバウンス（バウンスの大きさ）の変化に応じて、それぞれのＩＮＶ回路の遅延時間の変化が累積して、全体の遅延時間が大きくずれてしまう。これにより、それぞれのラッチ回路は、対応するクロックの位相情報を正確な（同じ）タイミングで保持することができなくなってしまい、Ａ／Ｄ変換精度が低下してしまう。そして、カラムＡＤＣ型固体撮像装置では、画素アレイ部のそれぞれの列（カラム）毎にＡ／Ｄ変換精度が異なってしまうことにより、全体の画質が低下してしまう。
【００１６】
本発明は、上記の課題認識に基づいてなされたものであり、位相情報を取得することによって分解能を向上させるＡ／Ｄ変換回路において、Ａ／Ｄ変換精度の低下を抑えることができるＡ／Ｄ変換回路、およびこのＡ／Ｄ変換回路を備えた固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記の課題を解決するため、本発明のＡ／Ｄ変換回路は、時間に対して一定の割合で電圧が単調減少または単調増加するアナログの参照信号であるランプ波を生成するランプ信号生成部と、基準クロックおよび該基準クロックの位相を変化させた複数のクロックを生成し、該生成したそれぞれのクロックを、それぞれの位相クロックとして出力する位相信号生成部と、入力された変換対象の信号の電圧と前記ランプ波の電圧とを比較した結果が、予め定めた条件を満足したときから、時間に対して一定の割合で電圧が、第１の基準電圧から、第１の中間電圧、および第２の中間電圧を順に経て、第２の基準電圧まで変化するアナログの比較結果信号を出力する比較部と、前記比較結果信号の電圧が前記第１の中間電圧以上になったときに、出力する第１のタイミング信号の論理状態を切り替える第１の論理回路と、該比較結果信号の電圧が前記第２の中間電圧以上になったときに、出力する第２のタイミング信号の論理状態を切り替える第２の論理回路とを具備した信号生成部と、前記位相クロックのそれぞれに対応し、前記第１のタイミング信号の論理状態が切り替わった第１のタイミング、または前記第２のタイミング信号の論理状態が切り替わった第２のタイミングの少なくとも１つのタイミングに応じて、前記位相クロックのそれぞれの論理状態をラッチする複数のラッチ回路を具備し、該ラッチ回路のそれぞれがラッチした前記位相クロックの論理状態を、位相情報として出力するラッチ部と、前記位相情報に基づいて、前記変換対象の信号の電圧の大きさに応じたデジタル値を生成するエンコード部と、を備える、ことを特徴とする。
【００１８】
また、本発明のＡ／Ｄ変換回路における複数の前記ラッチ回路のそれぞれは、前記第１のタイミングから前記第２のタイミングまで、対応する前記位相クロックの論理状態をラッチする、ことを特徴とする。
【００１９】
また、本発明のＡ／Ｄ変換回路において、前記位相クロックに含まれる前記基準クロックに対応する前記ラッチ回路は、前記比較部が、前記変換対象の信号の電圧と前記ランプ波の電圧との比較を開始したときから前記第２のタイミングまで、該基準クロックの論理状態をラッチし、前記位相クロックに含まれる前記基準クロック以外に対応する前記ラッチ回路のそれぞれは、前記第１のタイミングから前記第２のタイミングまで、対応する前記位相クロックの論理状態をラッチし、当該Ａ／Ｄ変換回路は、前記基準クロックに対応する前記ラッチ回路がラッチした前記位相情報に基づいて、該基準クロックのクロック数を計数し、該計数したカウント値を出力するカウンタを具備したカウント部、をさらに備え、前記エンコード部は、前記基準クロック以外に対応する前記ラッチ回路がラッチした前記位相情報と、前記カウント値とのそれぞれに基づいて、前記変換対象の信号の電圧の大きさに応じたデジタル値を生成する、ことを特徴とする。
【００２０】
また、本発明のＡ／Ｄ変換回路において、前記第１の論理回路は、前記第１のタイミング信号の論理状態を切り替える第１の閾値電圧が、前記第１の中間電圧に予め定められた第１のトランジスタ回路、を備え、前記第２の論理回路は、前記第２のタイミング信号の論理状態を切り替える第２の閾値電圧が、前記第２の中間電圧に予め定められた第２のトランジスタ回路、を備え、前記第１のトランジスタ回路の電源電圧と、前記第２のトランジスタ回路の電源電圧とは、異なる電圧である、ことを特徴とする。
【００２１】
また、本発明のＡ／Ｄ変換回路において、前記第１の論理回路は、前記第１のタイミング信号の論理状態を切り替える第１の閾値電圧が、前記第１の中間電圧に予め定められた第１のトランジスタ回路、を備え、前記第２の論理回路は、前記第２のタイミング信号の論理状態を切り替える第２の閾値電圧が、前記第２の中間電圧に予め定められた第２のトランジスタ回路、を備え、前記第１のトランジスタ回路のＬ／Ｗ比と、前記第２のトランジスタ回路のＬ／Ｗ比とは、異なるＬ／Ｗ比である、ことを特徴とする。
【００２２】
また、本発明のＡ／Ｄ変換回路において、前記第１の論理回路は、前記第１のタイミング信号の論理状態を切り替える第１の閾値電圧が、前記第１の中間電圧に予め定められた第１のトランジスタ回路、を備え、前記第２の論理回路は、前記第２のタイミング信号の論理状態を切り替える第２の閾値電圧が、前記第２の中間電圧に予め定められた第２のトランジスタ回路、を備え、前記第１のトランジスタ回路の電源電圧と、前記第２のトランジスタ回路の電源電圧とは、異なる電圧であり、さらに、前記第１のトランジスタ回路のＬ／Ｗ比と、前記第２のトランジスタ回路のＬ／Ｗ比とは、異なるＬ／Ｗ比である、ことを特徴とする。
【００２３】
また、本発明の固体撮像装置は、入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素アレイ部と、前記画素アレイ部に配置された前記画素の１列毎または複数列毎に配置され、対応する列の前記画素信号を変換対象の信号としてアナログデジタル変換する、上記本発明の複数のＡ／Ｄ変換回路と、を備え、前記Ａ／Ｄ変換回路の前記ランプ信号生成部と前記位相信号生成部とのそれぞれは、全ての前記Ａ／Ｄ変換回路に共通して１つ配置される、ことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、位相情報を取得することによって分解能を向上させるＡ／Ｄ変換回路において、Ａ／Ｄ変換精度の低下を抑えることができるという効果が得られる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による固体撮像装置の概略構成を示したブロック図である。
【図２】本実施形態の固体撮像装置に備えた第１の実施形態のＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図３】本実施形態の固体撮像装置に備えた第１の実施形態のＡ／Ｄ変換回路の動作タイミングを示したタイミングチャートである。
【図４】本実施形態の固体撮像装置に備えた第２の実施形態のＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図５】本実施形態の固体撮像装置に備えた第２の実施形態のＡ／Ｄ変換回路の動作タイミングを示したタイミングチャートである。
【図６】本第１の実施形態のＡ／Ｄ変換回路に備えた信号生成部の第１の構成を示した回路図である。
【図７】本第１の構成の信号生成部の動作タイミングを示したタイミングチャートである。
【図８】本第１の実施形態のＡ／Ｄ変換回路に備えた信号生成部の第２の構成を示した回路図である。
【図９】本第２の構成の信号生成部におけるレイアウトの一例を示したレイアウト図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態による固体撮像装置の概略構成を示したブロック図である。図１に示した固体撮像装置１は、画素アレイ部１０と、カラムＡ／Ｄ変換回路２０と、ランプ信号生成部４１と、位相信号生成部４３と、制御信号生成部５０と、垂直走査回路部２００と、水平走査回路部３００とから構成される。
【００２７】
固体撮像装置１は、画素アレイ部１０内の各画素１０１から出力されたそれぞれの画素信号（以下、「画素信号Ｓｉｇｎａｌ」という）を、カラムＡ／Ｄ変換回路２０内に備えたそれぞれの、ＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式を用いたＡ／Ｄ変換回路（アナログデジタル変換器）３０（以下、「Ａ／Ｄ変換回路３０」という）によってＡ／Ｄ変換（アナログデジタル変換）し、データ出力線８００から、デジタル信号ＤＯＵＴとして順次出力する。
【００２８】
垂直走査回路部２００は、制御信号生成部５０から入力された制御信号に応じて、画素アレイ部１０内の画素１０１を画素アレイ部１０の行単位で駆動するための画素駆動信号を出力する。
【００２９】
画素アレイ部１０は、複数の画素１０１を行方向および列方向の二次元に配置した画素アレイ部である。画素１０１のそれぞれは、光電変換素子を備え、それぞれの画素１０１に備えた光電変換素子は、一定の蓄積時間内に入射した光量に応じた画素信号Ｓｉｇｎａｌを発生する。そして、画素アレイ部１０は、垂直走査回路部２００から入力された画素駆動信号に応じて、発生した画素信号Ｓｉｇｎａｌを、画素アレイ部１０の行毎に、カラムＡ／Ｄ変換回路２０に出力する。
【００３０】
ランプ信号生成部４１は、制御信号生成部５０から入力された制御信号に応じて、Ａ／Ｄ変換を開始するタイミングから、時間に対して一定の割合で電圧が単調減少するアナログの参照信号であるランプ波Ｒａｍｐを生成する。そして、ランプ信号生成部４１は、生成したランプ波ＲａｍｐをカラムＡ／Ｄ変換回路２０に出力する。
【００３１】
位相信号生成部４３は、制御信号生成部５０から入力された制御信号に応じて、基準クロックを生成する。また、位相信号生成部４３は、基準クロックの位相を変化させた複数のクロックを生成する。そして、位相信号生成部４３は、Ａ／Ｄ変換を開始するタイミングから、生成したそれぞれのクロックをカラムＡ／Ｄ変換回路２０に出力する。図１に示した固体撮像装置１では、基準クロックおよび基準クロックの位相を変化させた８種類のクロック（以下、「位相クロック」という）ＣＫ−０〜ＣＫ−７を生成してカラムＡ／Ｄ変換回路２０に出力する構成の位相信号生成部４３を示している。
【００３２】
制御信号生成部５０は、垂直走査回路部２００と、ランプ信号生成部４１と、位相信号生成部４３と、カラムＡ／Ｄ変換回路２０と、水平走査回路部３００との駆動を制御するための制御信号を出力する。
【００３３】
カラムＡ／Ｄ変換回路２０は、同じ構成のＡ／Ｄ変換回路３０を、画素アレイ部１０内に配置された画素１０１の列の数だけ複数備えている。なお、本実施形態の固体撮像装置１では、ランプ信号生成部４１と位相信号生成部４３とを、カラムＡ／Ｄ変換回路２０に備えた全てのＡ／Ｄ変換回路３０に共通して１つずつ備えている。
【００３４】
画素アレイ部１０の各列に対応したそれぞれのＡ／Ｄ変換回路３０は、制御信号生成部５０から入力された制御信号に応じて、画素アレイ部１０から入力された画素信号Ｓｉｇｎａｌ（アナログ信号）をＡ／Ｄ変換（アナログデジタル変換）する。そして、Ａ／Ｄ変換回路３０のそれぞれは、水平走査回路部３００から入力された列選択信号に応じて、Ａ／Ｄ変換した画素信号Ｓｉｇｎａｌの大きさに応じたデジタル値をデータ出力線８００に出力する。
【００３５】
なお、本実施形態の固体撮像装置１は、画素アレイ部１０とカラムＡ／Ｄ変換回路２０との間に、画素アレイ部１０内に配置された画素１０１の列のそれぞれに対応し、例えば、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）処理などのアナログ的な処理を行う複数の信号処理回路を備える構成にすることもできる。この場合、信号処理回路のそれぞれは、画素アレイ部１０から入力された画素信号Ｓｉｇｎａｌ（アナログ信号）に対してアナログ的な処理を行った後に、処理後のアナログ信号をカラムＡ／Ｄ変換回路２０に出力する。そして、カラムＡ／Ｄ変換回路２０内のＡ／Ｄ変換回路３０のそれぞれは、対応する信号処理回路によって処理されたアナログ信号をＡ／Ｄ変換する。
【００３６】
水平走査回路部３００は、制御信号生成部５０から入力された制御信号に応じて、カラムＡ／Ｄ変換回路２０内に備えたそれぞれのＡ／Ｄ変換回路３０がＡ／Ｄ変換したデジタル値の、データ出力線８００への出力を制御する。水平走査回路部３００は、データ出力線８００に出力するデジタル値を、画素アレイ部１０の列単位で選択するための列選択信号を、カラムＡ／Ｄ変換回路２０内に備えたそれぞれのＡ／Ｄ変換回路３０に順次出力する。
【００３７】
データ出力線８００に出力されたＡ／Ｄ変換回路３０がＡ／Ｄ変換したデジタル値は、固体撮像装置１が出力するデジタル信号ＤＯＵＴとして、固体撮像装置１の外部に順次出力される。
【００３８】
＜第１の実施形態＞
次に、本実施形態の固体撮像装置１に備えたカラムＡ／Ｄ変換回路２０内の第１の実施形態のＡ／Ｄ変換回路３０について説明する。図２は、本実施形態の固体撮像装置１に備えた第１の実施形態のＡ／Ｄ変換回路３０の概略構成を示したブロック図である。図２に示したＡ／Ｄ変換回路３０は、比較部３０１と、信号生成部３０２と、ラッチ部３０３と、エンコード部３０４とから構成される。なお、図２には、Ａ／Ｄ変換回路３０にランプ波Ｒａｍｐを出力するランプ信号生成部４１と、位相を変化させた８種類の位相クロックＣＫ−０〜ＣＫ−７を出力する位相信号生成部４３とも併せて示している。なお、本第１の実施形態のＡ／Ｄ変換回路３０には、タイムインターバルの期間を基準クロック（複数の位相クロックＣＫの内、位相の変化が０°のクロック）で計数する構成要素、すなわち、従来のＳＳ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路と同様に、分解能を向上させていない状態のデジタル値を出力するための構成要素であるカウント部も備えているが、図２においては省略している。
【００３９】
Ａ／Ｄ変換回路３０は、ランプ波Ｒａｍｐと位相クロックＣＫ−０〜ＣＫ−７とに基づいて、画素アレイ部１０から入力された画素信号Ｓｉｇｎａｌ（アナログ信号）をＡ／Ｄ変換（アナログデジタル変換）し、画素信号Ｓｉｇｎａｌの大きさに応じたデジタル値を出力する。
【００４０】
比較部３０１は、画素アレイ部１０内の対応する列の画素１０１内から入力されたＡ／Ｄ変換の対象となる画素信号Ｓｉｇｎａｌの電圧と、ランプ信号生成部４１から入力されたランプ波Ｒａｍｐの電圧との比較を行う。つまり、タイムインターバルの期間を計測する。比較部３０１は、入力された２つの信号の電圧を比較する比較器ＣＯＭＰから構成される。
【００４１】
比較器ＣＯＭＰは、画素１０１から出力された画素信号Ｓｉｇｎａｌが入力信号Ｖｉｎ１として正端子に入力され、ランプ波Ｒａｍｐが入力信号Ｖｉｎ２として負端子に入力される。そして、比較器ＣＯＭＰは、入力信号Ｖｉｎ２の電圧と入力信号Ｖｉｎ１の電圧との大小関係が一致したとき、すなわち、タイムインターバルが終了するタイミングから、時間に対して一定の割合で第１の基準電圧から第２の基準電圧まで増加するアナログ信号である比較結果信号ＣＯ−０を、信号生成部３０２に出力する。
【００４２】
信号生成部３０２は、比較部３０１から入力された比較結果信号ＣＯ−０の電圧が、予め定めた第１の中間電圧、および予め定めた第２の中間電圧となったことを表すそれぞれの信号を出力する。信号生成部３０２は、入力された信号が予め定めた電圧以上になったときに出力する信号の論理が切り替える２つのバッファ回路（第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２）から構成される。
【００４３】
第１のバッファＢＵＦＦ１は、入力された比較結果信号ＣＯ−０の電圧が第１の中間電圧以上になったときに、このことを表す信号である第１のタイミング信号ＣＯ−１の論理を切り替える。また、第２のバッファＢＵＦＦ２は、入力された比較結果信号ＣＯ−０の電圧が第２の中間電圧以上になったときに、このことを表す信号である第２のタイミング信号ＣＯ−２の論理が切り替える。第１のバッファＢＵＦＦ１は第１のタイミング信号ＣＯ−１を、第２のバッファＢＵＦＦ２は第２のタイミング信号ＣＯ−２を、それぞれラッチ部３０３に出力する。なお、第１の中間電圧は、第１の基準電圧よりも高く第２の基準電圧よりも低い電圧であり、第２の中間電圧は、第１の中間電圧よりも高く第２の基準電圧よりも低い電圧である。従って、比較部３０１から比較結果信号ＣＯ−０が入力されると、まず、比較結果信号ＣＯ−０の電圧が第１の中間電圧以上になったときに、第１のバッファＢＵＦＦ１が出力する第１のタイミング信号ＣＯ−１の論理が切り替わり、その後、比較結果信号ＣＯ−０の電圧が第２の中間電圧以上になったときに、第２のバッファＢＵＦＦ２が出力する第２のタイミング信号ＣＯ−２の論理が切り替わる。
【００４４】
この信号生成部３０２の構成は、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路においてディレイラインで構成していたタイムインターバルの信号を遅延させる構成に相当する。
【００４５】
ラッチ部３０３は、位相信号生成部４３から入力された位相を変化させた複数の位相クロックＣＫ−０〜ＣＫ−７を、信号生成部３０２から入力された第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２に基づいたタイミングで保持（ラッチ）する。すなわち、ラッチ部３０３は、第１のタイミング信号ＣＯ−１と第２のタイミング信号ＣＯ−２とに基づいた、タイムインターバルが終了する瞬間のタイミングで、位相クロックＣＫ−０〜ＣＫ−７のそれぞれの位相を表す位相情報を保持する。そして、ラッチ部３０３は、位相クロックＣＫ−０〜ＣＫ−７のそれぞれの位相情報をエンコード部３０４に出力する。ラッチ部３０３は、複数のラッチ回路Ｄ−０〜Ｄ−７と論理積回路（ＡＮＤ回路）ＡＮＤ−Ｌとから構成される。
【００４６】
論理積回路ＡＮＤ−Ｌは、第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２に基づいて、位相クロックＣＫ−０〜ＣＫ−７のそれぞれの位相情報をラッチするタイミング、すなわち、ラッチ回路Ｄ−０〜Ｄ−７を動作させる予め定めた期間を表す制御信号ＨＯＬＤ−Ｌを生成する。より具体的には、論理積回路ＡＮＤ−Ｌは、第１のタイミング信号ＣＯ−１の論理が切り替わったタイミングから、第２のタイミング信号ＣＯ−２の論理が切り替わったタイミングまでラッチ回路Ｄ−０〜Ｄ−７を動作させるための制御信号ＨＯＬＤ−Ｌを生成する。そして、論理積回路ＡＮＤ−Ｌは、生成した制御信号ＨＯＬＤ−Ｌを、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれに出力する。
【００４７】
ラッチ回路Ｄ−０〜Ｄ−７のそれぞれは、位相クロックＣＫ−０〜ＣＫ−７のそれぞれに対応し、論理積回路ＡＮＤ−Ｌから入力された制御信号ＨＯＬＤ−Ｌに応じて、入力された位相クロックＣＫの論理状態を、位相情報としてラッチする。より具体的には、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれは、制御信号ＨＯＬＤ−Ｌが、動作する期間であることを表している期間だけ動作し、動作中の位相クロックＣＫの論理状態を位相情報としてラッチする。なお、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれは、制御信号ＨＯＬＤ−Ｌが、動作する期間ではないことを表している期間中は、動作を停止している。
【００４８】
エンコード部３０４は、ラッチ部３０３から入力された位相情報をエンコードして、位相情報が表すデジタル値を生成する。すなわち、エンコード部３０４は、ラッチ部３０３から入力された位相情報に基づいて、画素信号Ｓｉｇｎａｌの大きさに応じたデジタル値を生成する。エンコード部３０４は、エンコーダ３０４１から構成される。なお、エンコード部３０４には、Ａ／Ｄ変換を開始したタイミングから、入力信号Ｖｉｎ２の電圧と入力信号Ｖｉｎ１の電圧との大小関係が一致したときまでの期間、すなわち、タイムインターバルを、不図示のカウント部が、位相信号生成部４３が出力した基準クロック（複数の位相クロックＣＫの内、位相の変化が０°のクロック）で計数したカウント値も入力される。このとき、第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２によらずに、位相信号生成部４３が生成した基準クロックは、常に不図示のカウント部に入力されている。
【００４９】
エンコーダ３０４１は、不図示のカウント部から入力されたカウント値をエンコードしたデジタル値と、ラッチ部３０３から入力された位相情報をエンコードしたデジタル値とを生成する。そして、エンコーダ３０４１は、水平走査回路部３００から入力された列選択信号に応じて、生成したデジタル値を、Ａ／Ｄ変換回路３０がＡ／Ｄ変換したデジタル値としてデータ出力線８００に出力する。このとき、エンコーダ３０４１は、不図示のカウント部から入力されたカウント値をエンコードしたデジタル値を、Ａ／Ｄ変換回路３０がＡ／Ｄ変換したデジタル値の上位側のデジタル値とし、ラッチ部３０３から入力された位相情報をエンコードしたデジタル値を、Ａ／Ｄ変換回路３０がＡ／Ｄ変換したデジタル値の下位側のデジタル値として出力する。
【００５０】
なお、不図示のカウント部から入力されたカウント値をエンコードしたデジタル値は、従来のＳＳ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路が出力するデジタル値に相当し、ラッチ部３０３から入力された位相情報をエンコードしたデジタル値は、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路において分解能を向上させたデジタル値に相当する。
【００５１】
このような構成によって、Ａ／Ｄ変換回路３０は、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路と同様に、基準クロックおよび基準クロックの位相を変化させた複数のクロック（位相クロックＣＫ）を用いて、分解能を向上させたデジタル値を出力することができる。ただし、Ａ／Ｄ変換回路３０では、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路においてディレイラインで構成していたタイムインターバルが終了するタイミングを遅延させる構成を、信号生成部３０２で実現、すなわち、２つのバッファ回路（第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２）で実現している。このため、従来のディレイラインでは、ディレイライン内で直列に連結された複数の論理否定回路（ＩＮＶ回路）のそれぞれが、同時に論理を切り替える動作をしていたのに対して、２つのバッファ回路で実現した信号生成部３０２の構成では、動作する素子の数が少なく（１つのバッファ回路は２つのＩＮＶ回路で構成される）、また、２つのバッファ回路のそれぞれは同時に論理が切り替わることがない。これにより、Ａ／Ｄ変換回路３０では、タイムインターバルが終了するタイミングを遅延させる構成によって電源電圧の揺れが発生してしまうことがない。従って、Ａ／Ｄ変換回路３０では、ラッチ部３０３内のラッチ回路Ｄ−０〜Ｄ−７のそれぞれが対応する位相クロックＣＫの論理状態を位相情報として保持するタイミングが異なることがない。
【００５２】
次に、本実施形態の固体撮像装置１に備えたカラムＡ／Ｄ変換回路２０内の第１の実施形態のＡ／Ｄ変換回路３０の動作について説明する。図３は、本実施形態の固体撮像装置１に備えた第１の実施形態のＡ／Ｄ変換回路３０の動作タイミングを示したタイミングチャートである。なお、図３では、説明を容易にするため、タイムインターバルが終了する瞬間のタイミングの時間軸を長くしたタイミングチャートを示している。
【００５３】
Ａ／Ｄ変換回路３０は、Ａ／Ｄ変換の対象となる画素信号Ｓｉｇｎａｌが画素１０１から入力され、制御信号生成部５０から入力された制御信号に応じてＡ／Ｄ変換を開始すると、時刻ｔ１からＡ／Ｄ変換を開始する。そして、ランプ信号生成部４１は、時刻ｔ１から、ランプ波Ｒａｍｐの開始電圧から終了電圧まで時間に対して一定の割合で電圧が単調減少するランプ波Ｒａｍｐを生成して、Ａ／Ｄ変換回路３０に出力する。これにより、比較部３０１内の比較器ＣＯＭＰに、画素信号Ｓｉｇｎａｌが入力信号Ｖｉｎ１として入力され、ランプ波Ｒａｍｐが入力信号Ｖｉｎ２として入力される。そして、比較器ＣＯＭＰは、タイムインターバルの期間の計測を開始する。
【００５４】
また、位相信号生成部４３は、時刻ｔ１から、基準クロックおよび基準クロックの位相を変化させた位相クロックＣＫ−０〜ＣＫ−７を生成して、Ａ／Ｄ変換回路３０に出力する。これにより、ラッチ部３０３内のラッチ回路Ｄ−０〜Ｄ−７のそれぞれに、対応する位相クロックＣＫ−０〜ＣＫ−７が入力される。
【００５５】
このとき、信号生成部３０２内の第１のバッファＢＵＦＦ１が出力する第１のタイミング信号ＣＯ−１と、第２のバッファＢＵＦＦ２が出力する第２のタイミング信号ＣＯ−２とのそれぞれは“Ｌｏｗ”レベルである。このため、ラッチ部３０３内の論理積回路ＡＮＤ−Ｌが出力する制御信号ＨＯＬＤ−Ｌは、“Ｌｏｗ”レベルとなる。これにより、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれは、対応する位相クロックＣＫ−０〜ＣＫ−７が入力されているが、位相情報をラッチする動作を停止している状態となる。
【００５６】
その後、比較器ＣＯＭＰは、入力信号Ｖｉｎ２の電圧と入力信号Ｖｉｎ１の電圧との大小関係が一致した時刻ｔ２のときから、つまり、タイムインターバルが終了するタイミングのときから、比較結果信号ＣＯ−０の論理の反転を開始する。より具体的には、比較器ＣＯＭＰは、第１の基準電圧から第２の基準電圧まで時間に対して一定の割合で増加する比較結果信号ＣＯ−０の、信号生成部３０２への出力を開始する。
【００５７】
その後、信号生成部３０２内の第１のバッファＢＵＦＦ１は、比較結果信号ＣＯ−０の電圧が予め定めた第１の中間電圧以上になった時刻ｔ３のときに、第１のタイミング信号ＣＯ−１の論理を切り替える。より具体的には、第１のバッファＢＵＦＦ１は、第１のタイミング信号ＣＯ−１を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替える。このため、論理積回路ＡＮＤ−Ｌが出力する制御信号ＨＯＬＤ−Ｌも、“Ｈｉｇｈ”レベルになる。これにより、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれは、入力された対応する位相クロックＣＫ−０〜ＣＫ−７の位相情報をラッチする動作を開始し、ラッチしたそれぞれの位相情報をエンコード部３０４に逐次出力する。
【００５８】
その後、信号生成部３０２内の第２のバッファＢＵＦＦ２は、比較結果信号ＣＯ−０の電圧が予め定めた第２の中間電圧以上になった時刻ｔ４のときに、第２のタイミング信号ＣＯ−２の論理を切り替える。より具体的には、第２のバッファＢＵＦＦ２は、第２のタイミング信号ＣＯ−２を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替える。このため、論理積回路ＡＮＤ−Ｌが出力する制御信号ＨＯＬＤ−Ｌは、再び“Ｌｏｗ”レベルになる。これにより、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれは、入力された対応する位相クロックＣＫ−０〜ＣＫ−７の位相情報をラッチする動作を完了し、このときの位相情報を保持する。ここでラッチ回路Ｄ−０〜Ｄ−７のそれぞれが保持した位相情報は、エンコード部３０４に出力される。
【００５９】
そして、エンコード部３０４内のエンコーダ３０４１は、入力された位相情報をエンコードしたデジタル値を生成し、不図示のカウント部から入力されたカウント値をエンコードしたデジタル値を上位側のデジタル値とし、ここで生成したデジタル値を下位側のデジタル値として合わせたデジタル値を、Ａ／Ｄ変換回路３０がＡ／Ｄ変換したデジタル値として出力する。
【００６０】
このような動作によって、Ａ／Ｄ変換回路３０は、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路と同様に、基準クロックおよび基準クロックの位相を変化させた複数のクロック（位相クロックＣＫ）を用いて、分解能を向上させたデジタル値を出力する。このとき、Ａ／Ｄ変換回路３０では、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２のそれぞれが、比較結果信号ＣＯ−０に応じて第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２のそれぞれの論理を切り替えるタイミングを遅らせる。つまり、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２のそれぞれは、図３に示したように、タイムインターバルの期間を、第１のタイムインターバルの期間および第２のタイムインターバルの期間のそれぞれに延長する。そして、第１のタイムインターバルの期間中、すなわち、図３に示した時刻ｔ１〜時刻ｔ３までのラッチ回路停止期間中は、制御信号ＨＯＬＤ−Ｌが動作する期間ではないことを表す“Ｌｏｗ”レベルにすることによって、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれが位相情報をラッチする動作を停止させる。その後、第１のタイムインターバルが終了してから第２のタイムインターバルが終了するまでの期間中、すなわち、図３に示した時刻ｔ３〜時刻ｔ４までのラッチ回路動作期間中は、制御信号ＨＯＬＤ−Ｌを、ラッチ回路Ｄ−０〜Ｄ−７を動作する期間であることを表す“Ｈｉｇｈ”レベルにすることによって、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれによる位相情報をラッチする動作を行わせる。これにより、Ａ／Ｄ変換回路３０においても、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路と同様に、ラッチ回路Ｄ−０〜Ｄ−７を間欠動作させることによって、Ａ／Ｄ変換する際の消費電力を抑えることができる。なお、ラッチ回路動作期間は、タイムインターバルが終了する瞬間のタイミングを表している。
【００６１】
本第１の実施形態によれば、時間に対して一定の割合で電圧が単調減少または単調増加するアナログの参照信号であるランプ波（ランプ波Ｒａｍｐ）を生成するランプ信号生成部（ランプ信号生成部４１）と、基準クロックおよびこの基準クロックの位相を変化させた複数のクロックを生成し、ここで生成したそれぞれのクロックを、それぞれの位相クロック（位相クロックＣＫ−０〜ＣＫ−７）として出力する位相信号生成部（位相信号生成部４３）と、入力された変換対象の信号（画素信号Ｓｉｇｎａｌ，入力信号Ｖｉｎ１）の電圧とランプ波Ｒａｍｐ（入力信号Ｖｉｎ２）の電圧とを比較した結果が、予め定めた条件（大小関係が一致）を満足したときから、時間に対して一定の割合で電圧が、第１の基準電圧から、第１の中間電圧、および第２の中間電圧を順に経て、第２の基準電圧まで変化するアナログの比較結果信号（比較結果信号ＣＯ−０）を出力する比較部（比較部３０１内の比較器ＣＯＭＰ）と、比較結果信号ＣＯ−０の電圧が第１の中間電圧以上になったときに、出力する第１のタイミング信号（第１のタイミング信号ＣＯ−１）の論理状態を切り替える第１の論理回路（第１のバッファＢＵＦＦ１）と、比較結果信号ＣＯ−０の電圧が第２の中間電圧以上になったときに、出力する第２のタイミング信号（第２のタイミング信号ＣＯ−２）の論理状態を切り替える第２の論理回路（第２のバッファＢＵＦＦ２）とを具備した信号生成部（信号生成部３０２）と、位相クロックＣＫ−０〜ＣＫ−７のそれぞれに対応し、第１のタイミング信号ＣＯ−１の論理状態が切り替わった第１のタイミング、または第２のタイミング信号ＣＯ−２の論理状態が切り替わった第２のタイミングの少なくとも１つのタイミングに応じて、位相クロックＣＫ−０〜ＣＫ−７のそれぞれの論理状態をラッチする複数のラッチ回路（ラッチ回路Ｄ−０〜Ｄ−７）を具備し、ラッチ回路Ｄ−０〜Ｄ−７のそれぞれがラッチした位相クロックＣＫ−０〜ＣＫ−７の論理状態を、位相情報として出力するラッチ部（ラッチ部３０３）と、位相情報に基づいて、変換対象の信号（画素信号Ｓｉｇｎａｌ，入力信号Ｖｉｎ１）の電圧の大きさに応じたデジタル値を生成するエンコード部（エンコード部３０４）と、を備える、Ａ／Ｄ変換回路（Ａ／Ｄ変換回路３０）が構成される。
【００６２】
また、本第１の実施形態によれば、複数のラッチ回路Ｄ−０〜Ｄ−７のそれぞれは、第１のタイミングから第２のタイミングまで、対応する位相クロックＣＫ−０〜ＣＫ−７の論理状態をラッチするＡ／Ｄ変換回路３０が構成される。
【００６３】
上記に述べたとおり、本第１の実施形態によれば、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路と同様に、Ａ／Ｄ変換中の消費電力の増大を抑えることができる。また、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路と同様に、基準クロックおよび基準クロックの位相を変化させた複数のクロック（位相クロック）を用いて、分解能を向上させたデジタル値を出力することができる。しかも、本第１の実施形態では、分解能を向上させるために位相クロックの位相情報をラッチするタイミングの変動を抑えることができる。これは、本第１の実施形態では、分解能を向上させるために、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路においてディレイラインで構成していたタイムインターバルが終了するタイミングを遅延させる構成を、２つのバッファ回路（第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２）で構成した信号生成部３０２で実現しているからである。すなわち、本第１の実施形態では、タイムインターバルが終了するタイミングを遅延させ機能を、ディレイライン内で直列に連結された複数のＩＮＶ回路で実現していた従来の構成と異なり、一般的に２つのＩＮＶ回路で構成されるバッファ回路を２つ用いる構成で実現しているからである。
【００６４】
より具体的には、従来では、上述したように、例えば、カラムＡＤＣ型固体撮像装置によって均一の画像を撮影するなどによって電源電圧とグラウンド電圧とにバウンスが発生してしまうと、この電源電圧およびグラウンド電圧のバウンスによって、ディレイラインを構成するそれぞれのＩＮＶ回路の遅延時間の変化が累積し、タイムインターバルが終了するタイミングを遅延させる時間が大きくずれてしまっていた。つまり、ディレイラインを構成するＩＮＶ回路の数分の遅延時間の変化の累積が、タイムインターバルが終了するタイミングを遅延させる時間を大きくずらしてしまっていた。
【００６５】
これに対して本第１の実施形態では、１つのバッファ回路は２つのＩＮＶ回路で構成されている。このため、仮に電源電圧とグラウンド電圧とにバウンスが発生してしまった場合でも、ＩＮＶ回路の遅延時間の変化の累積量が従来のディレイラインの構成よりも少なく、つまり、２つ分のＩＮＶ回路の遅延時間の変化しか累積せず、ラッチ部内のそれぞれのラッチ回路が対応する位相クロックの位相情報を保持するタイミングが大きくずれることはない。しかも、本第１の実施形態では、従来のディレイラインのように、複数のＩＮＶ回路がほぼ同時に論理を切り替える動作をするのではなく、２つのＩＮＶ回路しかほぼ同時に論理を切り替える動作をしないため、電源電圧とグラウンド電圧とにバウンスを発生させてしまう要因自体が、従来のディレイラインの構成よりも少ない。つまり、本第１の実施形態では、信号生成部３０２が、電源電圧とグラウンド電圧とにバウンスを発生させてしまう要因とはならない。
【００６６】
これにより、本第１の実施形態では、それぞれのラッチ回路が、対応する位相クロックの位相情報を正確な（同じ）タイミングで保持することができ、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路よりも、Ａ／Ｄ変換精度の低下を抑えることができる。そして、本第１の実施形態のＡ／Ｄ変換回路を画素アレイ部のそれぞれの列（カラム）毎に備えたカラムＡＤＣ型固体撮像装置では、画素アレイ部のそれぞれの列毎にＡ／Ｄ変換精度が異なってしまうことがなく、つまり、画素アレイ部のそれぞれの列毎のＡ／Ｄ変換精度を均一にすることができ、全体の画質を向上させることができる。
【００６７】
＜第２の実施形態＞
次に、本実施形態の固体撮像装置１に備えたカラムＡ／Ｄ変換回路２０内の第２の実施形態のＡ／Ｄ変換回路について説明する。図２に示した第１の実施形態のＡ／Ｄ変換回路３０では、タイムインターバルの期間を計数するカウント部（不図示）とラッチ部３０３とが独立に動作している構成を示したが、本第２の実施形態のＡ／Ｄ変換回路は、カウント部とラッチ部とが関連して動作する構成のＡ／Ｄ変換回路である。以下の説明においては、本第２の実施形態のＡ／Ｄ変換回路を、「Ａ／Ｄ変換回路３１」という。図４は、本実施形態の固体撮像装置１に備えた第２の実施形態のＡ／Ｄ変換回路３１の概略構成を示したブロック図である。図４に示したＡ／Ｄ変換回路３１は、比較部３０１と、信号生成部３０２と、ラッチ部３１３と、カウント部３１５と、エンコード部３１４とから構成される。なお、図４にも、Ａ／Ｄ変換回路３１にランプ波Ｒａｍｐを出力するランプ信号生成部４１と、位相を変化させた８種類の位相クロックＣＫ−０〜ＣＫ−７を出力する位相信号生成部４３とも併せて示している。なお、本第２の実施形態のＡ／Ｄ変換回路３１では、位相クロックＣＫ−７を基準クロック（複数の位相クロックＣＫの内、位相の変化が０°のクロック）とした構成である。
【００６８】
なお、本第２の実施形態のＡ／Ｄ変換回路３１の構成要素には、第１の実施形態のＡ／Ｄ変換回路３０の構成要素と同様の構成要素も含まれている。従って、本第２の実施形態のＡ／Ｄ変換回路３１の構成要素において、第１の実施形態のＡ／Ｄ変換回路３０の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【００６９】
Ａ／Ｄ変換回路３１は、第１の実施形態のＡ／Ｄ変換回路３０の代わりに、本実施形態の固体撮像装置１に備えたカラムＡ／Ｄ変換回路２０内に、画素アレイ部１０内に配置された画素１０１の列の数だけ複数備えられる。そして、Ａ／Ｄ変換回路３１は、第１の実施形態のＡ／Ｄ変換回路３０と同様に、ランプ波Ｒａｍｐと位相クロックＣＫ−０〜ＣＫ−７とに基づいて、画素アレイ部１０から入力された画素信号Ｓｉｇｎａｌ（アナログ信号）をＡ／Ｄ変換（アナログデジタル変換）し、画素信号Ｓｉｇｎａｌの大きさに応じたデジタル値を出力する。
【００７０】
信号生成部３０２に備えた第１のバッファＢＵＦＦ１は第１のタイミング信号ＣＯ−１を、第２のバッファＢＵＦＦ２は第２のタイミング信号ＣＯ−２を、それぞれラッチ部３１３に出力する。
【００７１】
ラッチ部３１３は、第１の実施形態のＡ／Ｄ変換回路３０に備えたラッチ部３０３と同様に、位相信号生成部４３から入力された位相を変化させた複数の位相クロックＣＫ−０〜ＣＫ−７を、信号生成部３０２から入力された第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２に基づいた、タイムインターバルが終了する瞬間のタイミングでラッチし、位相クロックＣＫ−０〜ＣＫ−７のそれぞれの位相を表す位相情報を保持する。そして、ラッチ部３１３は、位相クロックＣＫ−０〜ＣＫ−７のそれぞれの位相情報をカウント部３１５に出力する。ラッチ部３１３は、複数のラッチ回路Ｄ−０〜Ｄ−７と、論理積回路（ＡＮＤ回路）ＡＮＤ−Ｌと、論理積回路（ＡＮＤ回路）ＡＮＤ−Ｃとから構成される。
【００７２】
論理積回路ＡＮＤ−Ｌは、第１の実施形態のＡ／Ｄ変換回路３０に備えたラッチ部３０３内の論理積回路ＡＮＤ−Ｌと同様に、第１のタイミング信号ＣＯ−１の論理が切り替わったタイミングから、第２のタイミング信号ＣＯ−２の論理が切り替わったタイミングまでラッチ回路Ｄ−０〜Ｄ−７を動作させるための制御信号ＨＯＬＤ−Ｌを生成し、生成した制御信号ＨＯＬＤ−Ｌを、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれに出力する。
【００７３】
論理積回路ＡＮＤ−Ｃは、制御信号生成部５０から入力された制御信号Ｅｎａｂｌｅおよび第２のタイミング信号ＣＯ−２に基づいて、位相クロックＣＫ−７の位相情報をラッチするタイミング、すなわち、ラッチ回路Ｄ−７を動作させる予め定めた期間を表す制御信号ＨＯＬＤ−Ｃを生成する。より具体的には、論理積回路ＡＮＤ−Ｃは、Ａ／Ｄ変換を開始するタイミングを表す制御信号Ｅｎａｂｌｅの論理が切り替わったタイミング、すなわち、Ａ／Ｄ変換を開始するタイミングから、第２のタイミング信号ＣＯ−２の論理が切り替わったタイミングまでラッチ回路Ｄ−７を動作させるための制御信号ＨＯＬＤ−Ｃを生成する。そして、論理積回路ＡＮＤ−Ｃは、生成した制御信号ＨＯＬＤ−Ｃを、ラッチ回路Ｄ−７に出力する。
【００７４】
ラッチ回路Ｄ−０〜Ｄ−６のそれぞれは、第１の実施形態のＡ／Ｄ変換回路３０に備えたラッチ部３０３内のラッチ回路Ｄ−０〜Ｄ−６と同様に、位相クロックＣＫ−０〜ＣＫ−６のそれぞれに対応し、論理積回路ＡＮＤ−Ｌから入力された制御信号ＨＯＬＤ−Ｌに応じて、入力された位相クロックＣＫの論理状態を、位相情報としてラッチする。より具体的には、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれは、制御信号ＨＯＬＤ−Ｌが、動作する期間であることを表している期間だけ動作し、動作中の位相クロックＣＫの論理状態を位相情報としてラッチする。なお、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれは、第１の実施形態のＡ／Ｄ変換回路３０に備えたラッチ部３０３内のラッチ回路Ｄ−０〜Ｄ−６と同様に、制御信号ＨＯＬＤ−Ｌが、動作する期間ではないことを表している期間中は、動作を停止している。
【００７５】
ラッチ回路Ｄ−７は、位相クロックＣＫ−７、すなわち、基準クロックに対応し、論理積回路ＡＮＤ−Ｃから入力された制御信号ＨＯＬＤ−Ｃに応じて、入力された位相クロックＣＫ−７の論理状態を、位相情報としてラッチする。より具体的には、ラッチ回路Ｄ−７は、制御信号ＨＯＬＤ−Ｃが、動作する期間であることを表している期間だけ動作し、動作中の位相クロックＣＫ−７の論理状態を位相情報としてラッチする。なお、ラッチ回路Ｄ−７からは、位相クロックＣＫ−７の論理状態を位相情報としてラッチしている間、ラッチした位相情報が逐次出力される。すなわち、ラッチ回路Ｄ−７からは、基準クロック（位相クロックＣＫ−７）が出力される。なお、ラッチ回路Ｄ−７は、制御信号ＨＯＬＤ−Ｃが、動作する期間ではないことを表している期間中は、動作を停止している。
【００７６】
カウント部３１５は、ラッチ部３１３から入力された位相情報に含まれる基準クロック、すなわち、位相クロックＣＫ−７を計数する。そして、カウント部３１５は、ラッチ部３１３から入力された位相クロックＣＫ−０〜ＣＫ−７の位相情報に、計数した位相クロックＣＫ−７の計数値（カウント値）を合わせて、エンコード部３１４に出力する。カウント部３１５は、カウンタ３１５１から構成される。
【００７７】
カウンタ３１５１は、入力された位相クロックＣＫ−７のクロック数、すなわち、基準クロックのクロック数を計数する。そして、カウンタ３１５１は、計数したカウント値を、エンコード部３１４に出力する。ここで、カウンタ３１５１は、従来のＳＳ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路の構成において、タイムインターバルの期間を基準クロックで計数する構成に相当する。従って、カウンタ３１５１が計数したカウント値は、従来のＳＳ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路において、分解能を向上させていない状態のデジタル値を生成するためのカウント値に相当する。
【００７８】
エンコード部３１４は、第１の実施形態のＡ／Ｄ変換回路３０に備えたエンコード部３０４と同様に、ラッチ部３１３から入力された位相情報をエンコードして、位相情報が表すデジタル値を生成する。すなわち、エンコード部３１４は、ラッチ部３１３から入力された位相情報に基づいて、画素信号Ｓｉｇｎａｌの大きさに応じたデジタル値を生成する。ただし、エンコード部３１４には、カウント部３１５内のカウンタ３１５１が計数した、位相信号生成部４３が出力した基準クロック（位相クロックＣＫ−７）を計数したカウント値も、位相情報と共に入力される。エンコード部３１４は、エンコーダ３１４１から構成される。
【００７９】
エンコーダ３１４１は、カウント部３１５から入力されたカウント値をエンコードしたデジタル値と、カウント部３１５を介してラッチ部３１３から入力された位相情報をエンコードしたデジタル値とを生成する。そして、エンコーダ３１４１は、水平走査回路部３００から入力された列選択信号に応じて、生成したデジタル値を、Ａ／Ｄ変換回路３１がＡ／Ｄ変換したデジタル値としてデータ出力線８００に出力する。このとき、エンコーダ３１４１は、第１の実施形態のＡ／Ｄ変換回路３０に備えたエンコード部３０４内のエンコーダ３０４１と同様に、カウント部３１５から入力されたカウント値をエンコードしたデジタル値を、Ａ／Ｄ変換回路３１がＡ／Ｄ変換したデジタル値の上位側のデジタル値とし、ラッチ部３１３から入力された位相情報をエンコードしたデジタル値を、Ａ／Ｄ変換回路３１がＡ／Ｄ変換したデジタル値の下位側のデジタル値として出力する。
【００８０】
なお、本第２の実施形態のＡ／Ｄ変換回路３１においても、カウント部３１５から入力されたカウント値をエンコードしたデジタル値は、従来のＳＳ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路が出力するデジタル値に相当し、ラッチ部３１３から入力された位相情報をエンコードしたデジタル値は、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路において分解能を向上させたデジタル値に相当する。
【００８１】
このような構成によって、Ａ／Ｄ変換回路３１は、第１の実施形態のＡ／Ｄ変換回路３０と同様に、基準クロックおよび基準クロックの位相を変化させた複数のクロック（位相クロックＣＫ）を用いて、分解能を向上させたデジタル値を出力することができる。また、Ａ／Ｄ変換回路３１も、第１の実施形態のＡ／Ｄ変換回路３０と同様に、信号生成部３０２内の２つのバッファ回路（第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２）で、タイムインターバルが終了するタイミングを遅延させている。このため、Ａ／Ｄ変換回路３１でも、第１の実施形態のＡ／Ｄ変換回路３０と同様に、電源電圧の揺れが発生してしまうことがなく、同じタイミングで、ラッチ部３１３内のラッチ回路Ｄ−０〜Ｄ−７のそれぞれが対応する位相クロックＣＫの論理状態を位相情報として保持することができる。
【００８２】
次に、本実施形態の固体撮像装置１に備えたカラムＡ／Ｄ変換回路２０内の第２の実施形態のＡ／Ｄ変換回路３１の動作について説明する。図５は、本実施形態の固体撮像装置１に備えた第２の実施形態のＡ／Ｄ変換回路３１の動作タイミングを示したタイミングチャートである。なお、図５でも、説明を容易にするため、タイムインターバルが終了する瞬間のタイミングの時間軸を長くしたタイミングチャートを示している。
【００８３】
Ａ／Ｄ変換回路３１は、Ａ／Ｄ変換の対象となる画素信号Ｓｉｇｎａｌが画素１０１から入力され、制御信号生成部５０から入力された制御信号に応じてＡ／Ｄ変換を開始すると、時刻ｔ１からＡ／Ｄ変換を開始する。このとき、制御信号生成部５０は、制御信号Ｅｎａｂｌｅを“Ｈｉｇｈ”レベルにする。そして、ランプ信号生成部４１は、時刻ｔ１からランプ波Ｒａｍｐを生成して、Ａ／Ｄ変換回路３１に出力する。これにより、比較部３０１内の比較器ＣＯＭＰに、画素信号Ｓｉｇｎａｌが入力信号Ｖｉｎ１として入力され、ランプ波Ｒａｍｐが入力信号Ｖｉｎ２として入力される。そして、比較器ＣＯＭＰは、タイムインターバルの期間の計測を開始する。
【００８４】
また、位相信号生成部４３は、時刻ｔ１から、基準クロックとおよび基準クロックの位相を変化させた位相クロックＣＫ−０〜ＣＫ−７を生成して、Ａ／Ｄ変換回路３１に出力する。これにより、ラッチ部３１３内のラッチ回路Ｄ−０〜Ｄ−７のそれぞれに、対応する位相クロックＣＫ−０〜ＣＫ−７が入力される。
【００８５】
このとき、信号生成部３０２内の第１のバッファＢＵＦＦ１が出力する第１のタイミング信号ＣＯ−１と、第２のバッファＢＵＦＦ２が出力する第２のタイミング信号ＣＯ−２とのそれぞれは“Ｌｏｗ”レベルである。このため、ラッチ部３１３内の論理積回路ＡＮＤ−Ｌが出力する制御信号ＨＯＬＤ−Ｌは、“Ｌｏｗ”レベルとなる。これにより、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれは、対応する位相クロックＣＫ−０〜ＣＫ−６が入力されているが、位相情報をラッチする動作を停止している状態となる。
【００８６】
一方、制御信号Ｅｎａｂｌｅは“Ｈｉｇｈ”レベル、第２のタイミング信号ＣＯ−２は“Ｌｏｗ”レベルである。このため、ラッチ部３１３内の論理積回路ＡＮＤ−Ｃが出力する制御信号ＨＯＬＤ−Ｃは、“Ｈｉｇｈ”レベルとなる。これにより、ラッチ回路Ｄ−７は、対応する位相クロックＣＫ−７の位相情報をラッチする動作を開始し、ラッチした位相クロックＣＫ−７の位相情報をカウント部３１５に逐次出力する。そして、カウント部３１５内のカウンタ３１５１は、ラッチ部３１３から入力された位相情報に含まれる位相クロックＣＫ−７の計数を開始し、計数したカウント値をエンコード部３１４に出力する。
【００８７】
その後、比較器ＣＯＭＰは、入力信号Ｖｉｎ２の電圧と入力信号Ｖｉｎ１の電圧との大小関係が一致した時刻ｔ２のときから、つまり、タイムインターバルが終了するタイミングのときから、比較結果信号ＣＯ−０の論理の反転を開始し、第１の基準電圧から第２の基準電圧まで時間に対して一定の割合で増加する比較結果信号ＣＯ−０を、信号生成部３０２に出力する。
【００８８】
その後、信号生成部３０２内の第１のバッファＢＵＦＦ１は、比較結果信号ＣＯ−０の電圧が予め定めた第１の中間電圧以上になった時刻ｔ３のときに、第１のタイミング信号ＣＯ−１の論理を  “Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替える。このため、論理積回路ＡＮＤ−Ｌが出力する制御信号ＨＯＬＤ−Ｌも、“Ｈｉｇｈ”レベルになる。これにより、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれは、入力された対応する位相クロックＣＫ−０〜ＣＫ−６の位相情報をラッチする動作を開始し、ラッチしたそれぞれの位相情報をカウント部３１５に逐次出力する。
【００８９】
その後、信号生成部３０２内の第２のバッファＢＵＦＦ２は、比較結果信号ＣＯ−０の電圧が予め定めた第２の中間電圧以上になった時刻ｔ４のときに、第２のタイミング信号ＣＯ−２の論理を  “Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替える。このため、論理積回路ＡＮＤ−Ｌが出力する制御信号ＨＯＬＤ−Ｌは、再び“Ｌｏｗ”レベルになる。これにより、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれは、入力された対応する位相クロックＣＫ−０〜ＣＫ−６の位相情報をラッチする動作を完了し、このときの位相情報を保持する。ここでラッチ回路Ｄ−０〜Ｄ−６のそれぞれが保持した位相情報は、カウント部３１５に出力される。
【００９０】
一方、制御信号Ｅｎａｂｌｅは“Ｈｉｇｈ”レベル、第２のタイミング信号ＣＯ−２は“Ｈｉｇｈ”レベルである。このため、論理積回路ＡＮＤ−Ｃが出力する制御信号ＨＯＬＤ−Ｃも、“Ｌｏｗ”レベルになる。これにより、ラッチ回路Ｄ−７も、対応する位相クロックＣＫ−７の位相情報をラッチする動作を完了し、このときの位相情報を保持する。ここでラッチ回路Ｄ−７が保持した位相クロックＣＫ−７の位相情報も、カウント部３１５に出力される。そして、カウンタ３１５１は、ラッチ部３１３から入力された位相クロックＣＫ−７の位相情報に基づいた位相クロックＣＫ−７の計数を完了し、ラッチ部３１３から入力された位相クロックＣＫ−０〜ＣＫ−７の位相情報に、計数した位相クロックＣＫ−７のカウント値を合わせて、エンコード部３１４に出力する。
【００９１】
なお、本第２の実施形態のＡ／Ｄ変換回路３１では、ラッチ回路Ｄ−７による位相情報をラッチする動作を完了する、つまり、ラッチ回路Ｄ−７の動作が停止することによって、カウンタ３１５１による位相クロックＣＫ−７の計数を完了する（停止させる）構成であるが、例えば、制御信号ＨＯＬＤ−Ｃに応じて、カウンタ３１５１による位相クロックＣＫ−７の計数を停止させる構成を、別途備えた構成にしてもよい。この場合、図５に示したＡ／Ｄ変換回路３１の動作タイミングでは、制御信号ＨＯＬＤ−Ｃが“Ｈｉｇｈ”レベルのときに、カウンタ３１５１が位相クロックＣＫ−７の計数を行う構成となる。
【００９２】
そして、エンコード部３１４内のエンコーダ３１４１は、ラッチ部３１３からカウント部３１５を介して入力された位相クロックＣＫ−０〜ＣＫ−７の位相情報と、位相クロックＣＫ−７のカウント値とのそれぞれをエンコードしたデジタル値を生成する。そして、エンコーダ３１４１は、カウント部３１５から入力されたカウント値をエンコードしたデジタル値を上位側のデジタル値とし、カウント部３１５を介して入力された位相クロックＣＫ−０〜ＣＫ−７の位相情報をエンコードして生成したデジタル値を下位側のデジタル値として合わせたデジタル値を、Ａ／Ｄ変換回路３１がＡ／Ｄ変換したデジタル値として出力する。
【００９３】
このような動作によって、Ａ／Ｄ変換回路３１は、第１の実施形態のＡ／Ｄ変換回路３０と同様に、基準クロックおよび基準クロックの位相を変化させた複数のクロック（位相クロックＣＫ）を用いて、分解能を向上させたデジタル値を出力する。このとき、Ａ／Ｄ変換回路３１では、第１の実施形態のＡ／Ｄ変換回路３０と同様に、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２のそれぞれが、比較結果信号ＣＯ−０に応じて第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２のそれぞれの論理を切り替えるタイミングを遅らせることによって、タイムインターバルの期間を、第１のタイムインターバルの期間および第２のタイムインターバルの期間のそれぞれに延長する（図５参照）。そして、Ａ／Ｄ変換回路３１では、第１のタイムインターバルの期間（図５に示した時刻ｔ１〜時刻ｔ３までの期間）のラッチ回路停止期間中は、制御信号ＨＯＬＤ−Ｌの“Ｌｏｗ”レベルによって、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれが位相情報をラッチする動作を停止させる。その後、第１のタイムインターバルが終了してから第２のタイムインターバルが終了するまでの期間（図５に示した時刻ｔ３〜時刻ｔ４までの期間）のラッチ回路動作期間中は、制御信号ＨＯＬＤ−Ｌの“Ｈｉｇｈ”レベルによって、ラッチ回路Ｄ−０〜Ｄ−６のそれぞれによる位相情報をラッチする動作を行わせる。これにより、Ａ／Ｄ変換回路３１においても、ラッチ回路Ｄ−０〜Ｄ−６を間欠動作させることによって、Ａ／Ｄ変換する際の消費電力を抑えることができる。なお、図５に示したラッチ回路動作期間も、タイムインターバルが終了する瞬間のタイミングを表している。
【００９４】
また、Ａ／Ｄ変換回路３１では、第２のタイムインターバルの期間、すなわち、図５に示した時刻ｔ１〜時刻ｔ４までのＡ／Ｄ変換期間中は、制御信号ＨＯＬＤ−Ｃの“Ｈｉｇｈ”レベルによって、ラッチ回路Ｄ−７による位相クロックＣＫ−７（基準クロック）の位相情報をラッチする動作を行わせ、カウンタ３１５１が、位相クロックＣＫ−７の計数を行う。その後、Ａ／Ｄ変換回路３１では、Ａ／Ｄ変換期間が終了した時刻ｔ４以降、制御信号ＨＯＬＤ−Ｃの“Ｌｏｗ”レベルによって、ラッチ回路Ｄ−７が位相情報をラッチする動作を停止させ、カウンタ３１５１による位相クロックＣＫ−７の計数を完了させる。つまり、Ａ／Ｄ変換回路３１では、ラッチ回路Ｄ−７が位相情報をラッチする動作を停止させることによって、カウンタ３１５１による位相クロックＣＫ−７の計数を停止させる。これにより、Ａ／Ｄ変換回路３１においては、Ａ／Ｄ変換期間が終了した後の消費電力を抑えることができる。
【００９５】
本第２の実施形態によれば、位相クロックＣＫ−０〜ＣＫ−７に含まれる基準クロック（位相クロックＣＫ−７）に対応するラッチ回路Ｄ−７は、比較部３０１内の比較器ＣＯＭＰが、変換対象の信号（画素信号Ｓｉｇｎａｌ，入力信号Ｖｉｎ１）の電圧とランプ波Ｒａｍｐ（入力信号Ｖｉｎ２）の電圧との比較を開始したときから第２のタイミングまで、基準クロック（位相クロックＣＫ−７）の論理状態をラッチし、位相クロックＣＫ−０〜ＣＫ−７に含まれる基準クロック（位相クロックＣＫ−７）以外に対応するラッチ回路Ｄ−０〜Ｄ−６のそれぞれは、  第１のタイミングから第２のタイミングまで、対応する位相クロックＣＫ−０〜ＣＫ−６の論理状態をラッチし、このＡ／Ｄ変換回路３０は、基準クロック（位相クロックＣＫ−７）に対応するラッチ回路Ｄ−７がラッチした位相情報に基づいて、この基準クロック（位相クロックＣＫ−７）のクロック数を計数し、ここで計数したカウント値を出力するカウンタ（カウンタ３１５１）を具備したカウント部（カウント部３１５）、をさらに備え、エンコード部３０４は、基準クロック（位相クロックＣＫ−７）以外に対応するラッチ回路Ｄ−０〜Ｄ−６がラッチした位相情報と、カウント値とのそれぞれに基づいて、変換対象の信号（画素信号Ｓｉｇｎａｌ，入力信号Ｖｉｎ１）の電圧の大きさに応じたデジタル値を生成するＡ／Ｄ変換回路３０が構成される。
【００９６】
上記に述べたとおり、本第２の実施形態によれば、第１の実施形態を同様に、基準クロックおよび基準クロックの位相を変化させた複数のクロック（位相クロック）を用いて分解能を向上させたデジタル値を出力する際に、Ａ／Ｄ変換中およびＡ／Ｄ変換後の消費電力の増大を抑えると共に、Ａ／Ｄ変換中に複数の位相クロックの位相情報をラッチするタイミングの変動を抑えることができる。これにより、本第２の実施形態でも、第１の実施形態と同様に、それぞれのラッチ回路が、対応する位相クロックの位相情報を正確な（同じ）タイミングで保持することができ、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路よりも、Ａ／Ｄ変換精度の低下を抑えることができる。そして、本第２の実施形態のＡ／Ｄ変換回路を画素アレイ部のそれぞれの列（カラム）毎に備えたカラムＡＤＣ型固体撮像装置でも、第１の実施形態と同様に、画素アレイ部のそれぞれの列毎のＡ／Ｄ変換精度を均一にすることができ、全体の画質を向上させることができる。
【００９７】
上述したように、第１の実施形態のＡ／Ｄ変換回路３０および本第２の実施形態のＡ／Ｄ変換回路３１に備えた信号生成部３０２は、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との２つのバッファ回路の構成によって、タイムインターバルが終了するタイミングを異なる時間だけ遅延させて、タイムインターバルが終了する瞬間のタイミングを定めている。つまり、従来のディレイラインでは、ディレイライン内で直列に連結された複数のＩＮＶ回路のそれぞれが、ほぼ同時に論理を切り替える動作をすることによって、タイムインターバルが終了するタイミングを遅らせていたのに対して、信号生成部３０２では、一般的に２つのＩＮＶ回路で構成されるバッファ回路を２つ用いることによって、従来のディレイラインと同様に、タイムインターバルが終了するタイミングを遅らせている。より具体的には、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２のそれぞれが、比較結果信号ＣＯ−０に応じて第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２のそれぞれの論理を切り替えるタイミングを遅らせている（図３および図５参照）。
【００９８】
＜信号生成部の第１の構成例＞
ここで、第１の実施形態のＡ／Ｄ変換回路３０および本第２の実施形態のＡ／Ｄ変換回路３１に備えた信号生成部３０２のより具体的な構成の一例について説明する。なお、信号生成部３０２は、第１の実施形態のＡ／Ｄ変換回路３０または本第２の実施形態のＡ／Ｄ変換回路３１のいずれのＡ／Ｄ変換回路に備えた場合でも、同じ構成および動作である。従って、以下の説明においては、信号生成部３０２が、第１の実施形態のＡ／Ｄ変換回路３０に備えられているものとして説明する。
【００９９】
図６は、本第１の実施形態のＡ／Ｄ変換回路３０に備えた信号生成部３０２の第１の構成を示した回路図である。なお、図６には、本第１の構成の信号生成部３０２に比較結果信号ＣＯ−０を出力する比較部３０１も併せて示している。図６に示した本第１の構成の信号生成部３０２の構成は、第１のバッファＢＵＦＦ１の電源電圧と第２のバッファＢＵＦＦ２の電源電圧とを異なる電圧にすることによって、比較部３０１から入力された比較結果信号ＣＯ−０を遅延させる時間を異なる時間にする構成である。
【０１００】
本第１の構成の信号生成部３０２において、第１のバッファＢＵＦＦ１は、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１とから構成される前段のＩＮＶ回路ＩＮＶ１−１と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−２とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−２とから構成される後段のＩＮＶ回路ＩＮＶ１−２とから構成される。
【０１０１】
第１のバッファＢＵＦＦ１において、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１は、ゲート端子が比較結果信号ＣＯ−０の入力端子に、ソース端子が電源ＶＣＣ１に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のドレイン端子、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−２のゲート端子、およびＮチャンネルＭＯＳトランジスタＮＭＯＳ１−２のゲート端子に、それぞれ接続されている。また、ＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１は、ゲート端子が比較結果信号ＣＯ−０の入力端子に、ソース端子がグラウンドＧＮＤに、それぞれ接続されている。また、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−２は、ソース端子が電源ＶＣＣ１に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮＭＯＳ１−２のドレイン端子および第１のタイミング信号ＣＯ−１の出力端子に、それぞれ接続されている。また、ＮチャンネルＭＯＳトランジスタＮＭＯＳ１−２は、ソース端子がグラウンドＧＮＤに、ドレイン端子が第１のタイミング信号ＣＯ−１の出力端子に、それぞれ接続されている。
【０１０２】
また、本第１の構成の信号生成部３０２において、第２のバッファＢＵＦＦ２は、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１とから構成される前段のＩＮＶ回路ＩＮＶ２−１と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−２とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−２とから構成される後段のＩＮＶ回路ＩＮＶ２−２とから構成される。
【０１０３】
第２のバッファＢＵＦＦ２において、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１は、ゲート端子が比較結果信号ＣＯ−０の入力端子に、ソース端子が電源ＶＣＣ２に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のドレイン端子、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−２のゲート端子、およびＮチャンネルＭＯＳトランジスタＮＭＯＳ２−２のゲート端子に、それぞれ接続されている。また、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１は、ゲート端子が比較結果信号ＣＯ−０の入力端子に、ソース端子がグラウンドＧＮＤに、それぞれ接続されている。また、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−２は、ソース端子が電源ＶＣＣ２に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮＭＯＳ２−２のドレイン端子および第２のタイミング信号ＣＯ−２の出力端子に、それぞれ接続されている。また、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２−２は、ソース端子がグラウンドＧＮＤに、ドレイン端子が第２のタイミング信号ＣＯ−２の出力端子に、それぞれ接続されている。
【０１０４】
このように、本第１の構成の信号生成部３０２では、第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１および後段のＩＮＶ回路ＩＮＶ１−２の電源として電源ＶＣＣ１を用い、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１および後段のＩＮＶ回路ＩＮＶ２−２の電源として電源ＶＣＣ２を用いる。なお、電源ＶＣＣ１の電圧は、電源ＶＣＣ２の電圧よりも低い電圧である。これにより、ＩＮＶ回路ＩＮＶ１−１およびＩＮＶ回路ＩＮＶ１−２が、入力された信号の論理を切り替える閾値電圧と、ＩＮＶ回路ＩＮＶ２−１およびＩＮＶ回路ＩＮＶ２−２が、入力された信号の論理を切り替える閾値電圧とが、異なる電圧になる。つまり、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２とは、異なる電圧で論理を切り替えることになる。このことにより、第１のバッファＢＵＦＦ１が出力する第１のタイミング信号ＣＯ−１の論理が先に切り替わり、その後、第２のバッファＢＵＦＦ２が出力する第２のタイミング信号ＣＯ−２の論理が切り替わることになる。
【０１０５】
より具体的には、比較部３０１から比較結果信号ＣＯ−０が入力されると、まず、第１のバッファＢＵＦＦ１に入力された比較結果信号ＣＯ−０の電圧が、ＩＮＶ回路ＩＮＶ１−１が論理を切り替える閾値電圧となったときに、入力された比較結果信号ＣＯ−０の論理を切り替えた第１のタイミング信号ＣＯ−１−ｓｕｂをＩＮＶ回路ＩＮＶ１−１が出力する。そして、この第１のタイミング信号ＣＯ−１−ｓｕｂの電圧が、ＩＮＶ回路ＩＮＶ１−２が論理を切り替える閾値電圧となったときに、入力された第１のタイミング信号ＣＯ−１−ｓｕｂの論理を切り替えた第１のタイミング信号ＣＯ−１をＩＮＶ回路ＩＮＶ１−２が出力する。その後、比較結果信号ＣＯ−０の電圧がさらに増加し、第２のバッファＢＵＦＦ２に入力された比較結果信号ＣＯ−０の電圧が、ＩＮＶ回路ＩＮＶ２−１が論理を切り替える閾値電圧となったときに、入力された比較結果信号ＣＯ−０の論理を切り替えた第２のタイミング信号ＣＯ−２−ｓｕｂをＩＮＶ回路ＩＮＶ２−１が出力する。そして、この第２のタイミング信号ＣＯ−２−ｓｕｂの電圧が、ＩＮＶ回路ＩＮＶ２−２が論理を切り替える閾値電圧となったときに、入力された第２のタイミング信号ＣＯ−２−ｓｕｂの論理を切り替えた第２のタイミング信号ＣＯ−２をＩＮＶ回路ＩＮＶ２−２が出力する。
【０１０６】
このように、本第１の構成の信号生成部３０２では、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２とのそれぞれが、入力された比較結果信号ＣＯ−０の論理を、異なる閾値電圧で切り替えた第１のタイミング信号ＣＯ−１および第２のタイミング信号ＣＯ−２を出力する。これにより、ラッチ部３０３は、タイムインターバルが終了する瞬間のタイミングを定めることができる。
【０１０７】
なお、図６に示したように、本第１の構成の信号生成部３０２に比較結果信号ＣＯ−０を出力する比較部３０１に備えた比較器ＣＯＭＰの電源は、電源ＶＣＣ２である。これは、比較器ＣＯＭＰが、グラウンドＧＮＤの電圧から電源ＶＣＣ２の電圧まで増加する比較結果信号ＣＯ−０を、本第１の構成の信号生成部３０２に出力するようにするためである。
【０１０８】
本信号生成部の第１の構成例によれば、第１のバッファＢＵＦＦ１は、第１のタイミング信号ＣＯ−１の論理状態を切り替える第１の閾値電圧が、第１の中間電圧に予め定められた第１のトランジスタ回路（ＩＮＶ回路ＩＮＶ１−１とＩＮＶ回路ＩＮＶ１−２）、を備え、第２のバッファＢＵＦＦ２は、第２のタイミング信号ＣＯ−２の論理状態を切り替える第２の閾値電圧が、第２の中間電圧に予め定められた第２のトランジスタ回路（ＩＮＶ回路ＩＮＶ２−１とＩＮＶ回路ＩＮＶ２−２）、を備え、ＩＮＶ回路ＩＮＶ１−１とＩＮＶ回路ＩＮＶ１−２の電源電圧と、ＩＮＶ回路ＩＮＶ２−１とＩＮＶ回路ＩＮＶ２−２の電源電圧とは、異なる電圧であるＡ／Ｄ変換回路３０が構成される。
【０１０９】
このような構成によって、本第１の構成の信号生成部３０２では、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路においてディレイラインで構成していたタイムインターバルが終了するタイミングを遅延させる構成を、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との２つのバッファ回路で実現している。
【０１１０】
次に、本第１の構成の信号生成部３０２の動作について説明する。図７は、本第１の構成の信号生成部３０２の動作タイミングを示したタイミングチャートである。なお、図７でも、説明を容易にするため、タイムインターバルが終了する瞬間のタイミングの時間軸を長くしたタイミングチャートを示している。
【０１１１】
なお、以下の説明においては、電源ＶＣＣ１の電圧が電源ＶＣＣ２の電圧よりも低い電圧である。すなわち、電源ＶＣＣ１の電圧と電源ＶＣＣ２の電圧との関係が、ＶＣＣ１＜ＶＣＣ２の関係であるものとして説明する。また、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２とのそれぞれに備えたそれぞれのＩＮＶ回路は、入力された電源電圧の１／２の電圧が閾値電圧である、すなわち、入力された信号の電圧が、電源電圧の１／２の電圧となったときに、入力された信号の論理の切り替え（反転）を行うものとして説明する。
【０１１２】
Ａ／Ｄ変換回路３０が、時刻ｔ１からＡ／Ｄ変換を開始すると、比較部３０１内の比較器ＣＯＭＰは、入力信号Ｖｉｎ１（画素信号Ｓｉｇｎａｌ）と、入力信号Ｖｉｎ２（ランプ波Ｒａｍｐ）との比較を開始する。
【０１１３】
このとき、本第１の構成の信号生成部３０２内の第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１と、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１とに入力される比較結果信号ＣＯ−０は、“Ｌｏｗ”レベルである。従って、第１のバッファＢＵＦＦ１を構成する後段のＩＮＶ回路ＩＮＶ１−２が出力する第１のタイミング信号ＣＯ−１と、第２のバッファＢＵＦＦ２を構成する後段のＩＮＶ回路ＩＮＶ２−２が出力する第２のタイミング信号ＣＯ−２とのそれぞれは“Ｌｏｗ”レベルである。つまり、ＩＮＶ回路ＩＮＶ１−１が“Ｈｉｇｈ”レベルの第１のタイミング信号ＣＯ−１−ｓｕｂを、ＩＮＶ回路ＩＮＶ１−２に出力し、ＩＮＶ回路ＩＮＶ１−２が“Ｌｏｗ”レベルの第１のタイミング信号ＣＯ−１を出力する。また、ＩＮＶ回路ＩＮＶ２−１が“Ｈｉｇｈ”レベルの第２のタイミング信号ＣＯ−２−ｓｕｂを、ＩＮＶ回路ＩＮＶ２−２に出力し、ＩＮＶ回路ＩＮＶ２−２が“Ｌｏｗ”レベルの第２のタイミング信号ＣＯ−２を出力する。
【０１１４】
その後、比較器ＣＯＭＰは、入力信号Ｖｉｎ２の電圧と入力信号Ｖｉｎ１の電圧との大小関係が一致した時刻ｔ２のときから、つまり、タイムインターバルが終了するタイミングのときから、第１の基準電圧（グラウンドＧＮＤの電圧）から第２の基準電圧（電源ＶＣＣ２の電圧）まで時間に対して一定の割合で増加する比較結果信号ＣＯ−０の出力を開始する。
【０１１５】
その後、第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１は、入力された比較結果信号ＣＯ−０の電圧が閾値電圧（電源ＶＣＣ１の電圧の１／２の電圧＝ＶＣＣ１／２）である第１の中間電圧になった時刻ｔ３のときに、“Ｌｏｗ”レベルの第１のタイミング信号ＣＯ−１−ｓｕｂを、後段のＩＮＶ回路ＩＮＶ１−２に出力する。これにより、後段のＩＮＶ回路ＩＮＶ１−２は、“Ｈｉｇｈ”レベルの第１のタイミング信号ＣＯ−１を出力する。
【０１１６】
その後、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１は、入力された比較結果信号ＣＯ−０の電圧が閾値電圧（電源ＶＣＣ２の電圧の１／２の電圧＝ＶＣＣ２／２）である第２の中間電圧になった時刻ｔ４のときに、“Ｌｏｗ”レベルの第２のタイミング信号ＣＯ−２−ｓｕｂを、後段のＩＮＶ回路ＩＮＶ２−２に出力する。これにより、後段のＩＮＶ回路ＩＮＶ２−２は、“Ｈｉｇｈ”レベルの第２のタイミング信号ＣＯ−２を出力する。
【０１１７】
このような動作によって、本第１の構成の信号生成部３０２に備えた第１のバッファＢＵＦＦ１は、入力された比較結果信号ＣＯ−０を、比較器ＣＯＭＰが比較結果信号ＣＯ−０の出力を開始した時刻ｔ２から、比較結果信号ＣＯ−０の電圧が閾値電圧（第１の中間電圧）になった時刻ｔ３まで遅延させた第１のタイミング信号ＣＯ−１を出力する。つまり、第１のバッファＢＵＦＦ１は、比較結果信号ＣＯ−０の論理が切り替わるタイミングを、時刻ｔ２から時刻ｔ３まで遅らせる。また、本第１の構成の信号生成部３０２に備えた第２のバッファＢＵＦＦ２は、入力された比較結果信号ＣＯ−０を、比較器ＣＯＭＰが比較結果信号ＣＯ−０の出力を開始した時刻ｔ２から、比較結果信号ＣＯ−０の電圧が閾値電圧（第２の中間電圧）になった時刻ｔ４まで遅延させた第２のタイミング信号ＣＯ−２を出力する。つまり、第２のバッファＢＵＦＦ２は、比較結果信号ＣＯ−０の論理が切り替わるタイミングを、時刻ｔ２から時刻ｔ４まで遅らせる。
【０１１８】
＜信号生成部の第２の構成例＞
次に、第１の実施形態のＡ／Ｄ変換回路３０および本第２の実施形態のＡ／Ｄ変換回路３１に備えた信号生成部３０２のより具体的な別の構成の一例について説明する。なお、以下の説明においても、信号生成部３０２が、第１の実施形態のＡ／Ｄ変換回路３０に備えられているものとして説明する。
【０１１９】
図８は、本第１の実施形態のＡ／Ｄ変換回路３０に備えた信号生成部３０２の第２の構成を示した回路図である。なお、図８には、本第２の構成の信号生成部３０２に比較結果信号ＣＯ−０を出力する比較部３０１も併せて示している。図８に示した本第２の構成の信号生成部３０２の構成は、第１のバッファＢＵＦＦ１を構成するそれぞれのトランジスタのサイズと、第２のバッファＢＵＦＦ２を構成するそれぞれのトランジスタのサイズとを異なるサイズにすることによって、比較部３０１から入力された比較結果信号ＣＯ−０を遅延させる時間を異なる時間にする構成である。
【０１２０】
本第２の構成の信号生成部３０２において、第１のバッファＢＵＦＦ１は、第１の構成の信号生成部３０２における第１のバッファＢＵＦＦ１と同様に、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１とから構成される前段のＩＮＶ回路ＩＮＶ１−１と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−２とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−２とから構成される後段のＩＮＶ回路ＩＮＶ１−２とから構成される。
【０１２１】
本第２の構成の信号生成部３０２の第１のバッファＢＵＦＦ１では、第１の構成の信号生成部３０２における第１のバッファＢＵＦＦ１において、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１のソース端子、およびＰチャンネルＭＯＳトランジスタＰＭＯＳ１−２のソース端子に接続されていた電源ＶＣＣ１が、電源ＶＣＣに代わっている。なお、本第２の構成の信号生成部３０２の第１のバッファＢＵＦＦ１を構成するそれぞれのトランジスタにおけるその他の端子の接続は、第１の構成の信号生成部３０２における第１のバッファＢＵＦＦ１と同様であるため、詳細な説明は省略する。
【０１２２】
また、本第２の構成の信号生成部３０２において、第２のバッファＢＵＦＦ２は、第１の構成の信号生成部３０２における第２のバッファＢＵＦＦ２と同様に、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１とから構成される前段のＩＮＶ回路ＩＮＶ２−１と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−２とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−２とから構成される後段のＩＮＶ回路ＩＮＶ２−２とから構成される。
【０１２３】
本第２の構成の信号生成部３０２の第２のバッファＢＵＦＦ２では、第１の構成の信号生成部３０２における第２のバッファＢＵＦＦ２において、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１のソース端子、およびＰチャンネルＭＯＳトランジスタＰＭＯＳ１−２のソース端子に接続されていた電源ＶＣＣ２が、電源ＶＣＣに代わっている。なお、本第２の構成の信号生成部３０２の第２のバッファＢＵＦＦ２を構成するそれぞれのトランジスタにおけるその他の端子の接続は、第１の構成の信号生成部３０２における第２のバッファＢＵＦＦ２と同様であるため、詳細な説明は省略する。
【０１２４】
このように、本第２の構成の信号生成部３０２では、第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１および後段のＩＮＶ回路ＩＮＶ１−２と、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１および後段のＩＮＶ回路ＩＮＶ２−２との電源として電源ＶＣＣを用いる。すなわち、本第２の構成の信号生成部３０２では、全てのＩＮＶ回路の電源として、同じ電源ＶＣＣを用いる。なお、図８に示したように、本第２の構成の信号生成部３０２に比較結果信号ＣＯ−０を出力する比較部３０１に備えた比較器ＣＯＭＰの電源は、電源ＶＣＣである。このため、比較器ＣＯＭＰは、グラウンドＧＮＤの電圧から電源ＶＣＣの電圧まで増加する比較結果信号ＣＯ−０を、本第２の構成の信号生成部３０２に出力することになる。
【０１２５】
そこで、本第２の構成の信号生成部３０２では、第１のバッファＢＵＦＦ１が出力する第１のタイミング信号ＣＯ−１の論理を先に切り替え、その後、第２のバッファＢＵＦＦ２が出力する第２のタイミング信号ＣＯ−２の論理を切り替えるようにするため、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２を構成するそれぞれのトランジスタのサイズを異なるサイズにする。つまり、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２を構成するそれぞれのトランジスタのゲート幅Ｗとゲート長Ｌとから求められるＬ／Ｗ比を異なる大きさにすることによって、比較部３０１から入力された比較結果信号ＣＯ−０を遅延させる時間を異なる時間にする。
【０１２６】
ここで、第１のバッファＢＵＦＦ１および第２のバッファＢＵＦＦ２を構成するそれぞれのトランジスタのゲート幅Ｗとゲート長Ｌとの関係について説明する。図９は、本第２の構成の信号生成部３０２におけるレイアウトの一例を示したレイアウト図である。図９（ａ）には、第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１のレイアウトの一例を示し、図９（ｂ）には、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１のレイアウトの一例を示している。
【０１２７】
まず、図９（ａ）を参照して、第１のバッファＢＵＦＦ１について説明する。第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１は、上述したように、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１とから構成される。本第２の構成の信号生成部３０２では、ＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のゲート幅Ｗ−ＮＭＯＳ１−１を広く、ゲート長Ｌ−ＮＭＯＳ１−１を短くする。また、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１のゲート幅Ｗ−ＰＭＯＳ１−１を狭く、ゲート長Ｌ−ＰＭＯＳ１−１を長くする。つまり、ＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のＬ／Ｗ比を小さく、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１のＬ／Ｗ比を大きくする。
【０１２８】
これにより、ＩＮＶ回路ＩＮＶ１−１は、ＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のゲートチャネル抵抗が小さく、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１のゲートチャネル抵抗が大きくなる。このため、ＩＮＶ回路ＩＮＶ１−１が論理を切り替える閾値電圧が、ＩＮＶ回路ＩＮＶ１−１を構成するＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のゲートチャネル抵抗とＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１のゲートチャネル抵抗とが等しい場合の閾値電圧（これは、電源電圧の１／２の電圧に相当する）よりも、低い電圧になる。これにより、ＩＮＶ回路ＩＮＶ１−１は、第１のバッファＢＵＦＦ１に入力された比較結果信号ＣＯ−０の電圧が、電源ＶＣＣの電圧の１／２よりも低い電圧となったときに、入力された比較結果信号ＣＯ−０の論理を切り替えた（反転した）第１のタイミング信号ＣＯ−１−ｓｕｂを出力する動作をするようになる。つまり、ＩＮＶ回路ＩＮＶ１−１は、グラウンドＧＮＤの電圧から電源ＶＣＣの電圧まで増加する比較結果信号ＣＯ−０の電圧が低い段階で動作をすることにより、比較結果信号ＣＯ−０を短い時間だけ遅延させることになる。
【０１２９】
続いて、図９（ｂ）を参照して、第２のバッファＢＵＦＦ２について説明する。第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１は、上述したように、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１とから構成される。本第２の構成の信号生成部３０２では、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のゲート幅Ｗ−ＮＭＯＳ２−１を狭く、ゲート長Ｌ−ＮＭＯＳ２−１を長くする。また、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１のゲート幅Ｗ−ＰＭＯＳ２−１を広く、ゲート長Ｌ−ＰＭＯＳ２−１を短くする。つまり、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のＬ／Ｗ比を大きく、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１のＬ／Ｗ比を小さくする。
【０１３０】
これにより、ＩＮＶ回路ＩＮＶ２−１は、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のゲートチャネル抵抗が大きく、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１のゲートチャネル抵抗が小さくなる。このため、ＩＮＶ回路ＩＮＶ２−１が論理を切り替える閾値電圧が、ＩＮＶ回路ＩＮＶ２−１を構成するＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のゲートチャネル抵抗とＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１のゲートチャネル抵抗とが等しい場合の閾値電圧（これも、電源電圧の１／２の電圧に相当する）よりも、高い電圧になる。これにより、ＩＮＶ回路ＩＮＶ２−１は、第２のバッファＢＵＦＦ２に入力された比較結果信号ＣＯ−０の電圧が、電源ＶＣＣの電圧の１／２よりも高い電圧となったときに、入力された比較結果信号ＣＯ−０の論理を切り替えた（反転した）第２のタイミング信号ＣＯ−２−ｓｕｂを出力する動作をするようになる。つまり、ＩＮＶ回路ＩＮＶ２−１は、グラウンドＧＮＤの電圧から電源ＶＣＣの電圧まで増加する比較結果信号ＣＯ−０の電圧が高くなってから動作をすることになり、比較結果信号ＣＯ−０を長い時間遅延させることになる。
【０１３１】
このように、本第２の構成の信号生成部３０２では、第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１と、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１とのそれぞれのトランジスタのサイズを異なるサイズにする。これにより、ＩＮＶ回路ＩＮＶ１−１が入力された信号の論理を切り替える閾値電圧と、ＩＮＶ回路ＩＮＶ２−１が入力された信号の論理を切り替える閾値電圧とが、異なる電圧になる。つまり、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２とは、異なる電圧で論理を切り替えることになる。このことにより、本第２の構成の信号生成部３０２でも、第１の構成の信号生成部３０２と同様に、第１のバッファＢＵＦＦ１が出力する第１のタイミング信号ＣＯ−１の論理が先に切り替わり、その後、第２のバッファＢＵＦＦ２が出力する第２のタイミング信号ＣＯ−２の論理が切り替わることになる。
【０１３２】
なお、本第２の構成の信号生成部３０２では、第１のバッファＢＵＦＦ１を構成する後段のＩＮＶ回路ＩＮＶ１−２と、第２のバッファＢＵＦＦ２を構成する後段のＩＮＶ回路ＩＮＶ２−２とのそれぞれのトランジスタのサイズに関しては、特に規定しない。
【０１３３】
本信号生成部の第２の構成例によれば、第１のバッファＢＵＦＦ１は、第１のタイミング信号ＣＯ−１の論理状態を切り替える第１の閾値電圧が、第１の中間電圧に予め定められた第１のトランジスタ回路（ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１とから構成される前段のＩＮＶ回路ＩＮＶ１−１）、を備え、第２のバッファＢＵＦＦ２は、第２のタイミング信号ＣＯ−２の論理状態を切り替える第２の閾値電圧が、第２の中間電圧に予め定められた第２のトランジスタ回路（ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１とから構成される前段のＩＮＶ回路ＩＮＶ２−１）、を備え、ＩＮＶ回路ＩＮＶ１−１を構成するＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１およびＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のＬ／Ｗ比と、ＩＮＶ回路ＩＮＶ２−１を構成するＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１およびＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のＬ／Ｗ比とは、異なるＬ／Ｗ比であるＡ／Ｄ変換回路３０が構成される。
【０１３４】
このような構成によって、本第２の構成の信号生成部３０２では、従来のＳＳ＋ＴＤＣ型Ａ／Ｄ変換方式のＡ／Ｄ変換回路においてディレイラインで構成していたタイムインターバルが終了するタイミングを遅延させる構成を、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との２つのバッファ回路で実現している。なお、本第２の構成の信号生成部３０２の動作は、第１の構成の信号生成部３０２の動作と同様に考えることができるため、詳細な説明は省略する。
【０１３５】
なお、本第２の構成の信号生成部３０２では、第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１と、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１とのそれぞれのトランジスタのサイズを異なるサイズにすることによって、比較部３０１から入力された比較結果信号ＣＯ−０を遅延させる時間を異なる時間にする構成を示した。つまり、それぞれのバッファ回路を構成する前段のＩＮＶ回路のトランジスタのサイズを変更する場合について説明した。しかし、さらに、第１のバッファＢＵＦＦ１を構成する後段のＩＮＶ回路ＩＮＶ１−２と、第２のバッファＢＵＦＦ２を構成する後段のＩＮＶ回路ＩＮＶ２−２とのそれぞれのトランジスタ、つまり、それぞれのバッファ回路を構成する前段のＩＮＶ回路に加えて、後段のＩＮＶ回路のトランジスタのサイズも異なるサイズにすることによって、比較結果信号ＣＯ−０を遅延させる時間を異なる時間にする構成にしてもよい。
【０１３６】
また、第１の構成の信号生成部３０２では、それぞれのバッファ回路の電源電圧を異なる電圧にし、第２の構成の信号生成部３０２では、それぞれのバッファ回路を構成するトランジスタのサイズを異なる大きさにすることによって、比較結果信号ＣＯ−０を遅延させる時間を異なる時間にする構成を示したが、比較結果信号ＣＯ−０を遅延させる時間を異なる時間にする構成は、第１の構成または第２の構成に限定されるものではない。例えば、それぞれのバッファ回路の電源電圧とトランジスタのサイズとを変更する、つまり、第１の構成の考え方と第２の構成の考え方とを合わせた構成によって、比較結果信号ＣＯ−０を遅延させる時間を異なる時間にすることもできる。
【０１３７】
本信号生成部の構成例によれば、第１のバッファＢＵＦＦ１は、第１のタイミング信号ＣＯ−１の論理状態を切り替える第１の閾値電圧が、第１の中間電圧に予め定められた第１のトランジスタ回路（ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１とから構成される前段のＩＮＶ回路ＩＮＶ１−１と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−２とＮチャンネルＭＯＳトランジスタＮＭＯＳ１−２とから構成される後段のＩＮＶ回路ＩＮＶ１−２）、を備え、第２のバッファＢＵＦＦ２は、第２のタイミング信号ＣＯ−２の論理状態を切り替える第２の閾値電圧が、第２の中間電圧に予め定められた第２のトランジスタ回路（ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１とから構成される前段のＩＮＶ回路ＩＮＶ２−１と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−２とＮチャンネルＭＯＳトランジスタＮＭＯＳ２−２とから構成される後段のＩＮＶ回路ＩＮＶ２−２）、を備え、ＩＮＶ回路ＩＮＶ１−１とＩＮＶ回路ＩＮＶ１−２の電源電圧と、ＩＮＶ回路ＩＮＶ２−１とＩＮＶ回路ＩＮＶ２−２の電源電圧とは、異なる電圧であり、さらに、ＩＮＶ回路ＩＮＶ１−１を構成するＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１およびＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のＬ／Ｗ比と、ＩＮＶ回路ＩＮＶ２−１を構成するＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１およびＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のＬ／Ｗ比とは、異なるＬ／Ｗ比であるＡ／Ｄ変換回路３０が構成される。
【０１３８】
本実施形態によれば、入射した光量に応じた画素信号を出力する画素（画素１０１）が、二次元の行列状に複数配置された画素アレイ部（画素アレイ部１０）と、画素アレイ部１０に配置された画素１０１の１列毎または複数列毎に配置され、対応する列の画素信号（画素信号Ｓｉｇｎａｌ）を変換対象の信号としてアナログデジタル変換する複数のＡ／Ｄ変換回路３０（またはＡ／Ｄ変換回路３１）と、を備え、Ａ／Ｄ変換回路３０（またはＡ／Ｄ変換回路３１）のランプ信号生成部（ランプ信号生成部４１）と位相信号生成部（位相信号生成部４３）とのそれぞれは、全てのＡ／Ｄ変換回路３０（またはＡ／Ｄ変換回路３１）に共通して１つ配置される、固体撮像装置（固体撮像装置１）が構成される。
【０１３９】
上記に述べたとおり、本発明を実施するための形態によれば、Ａ／Ｄ変換回路に備えられ、Ａ／Ｄ変換の分解能を向上させるために複数の位相クロックの位相情報をラッチするラッチ部が、位相情報のラッチを開始するタイミングと完了（停止）するタイミングとを表す時間差を持ったタイミング信号を、動作する閾値電圧が異なる２つの論理回路（実施形態においてはバッファ回路、またはバッファ回路を構成するＩＮＶ回路）によって生成する。これにより、本発明を実施するための形態では、従来のＡ／Ｄ変換回路において用いていた、複数のバッファ回路やＩＮＶ回路で構成される遅延回路（ディレイライン）を動作させる必要がなく、ラッチ部が位相情報をラッチする動作のために必要な予め定めた期間を定めることができる。より具体的には、閾値電圧が低い論理回路の動作に応じて位相クロックの位相情報のラッチを開始し、閾値電圧が高い論理回路の動作に応じて位相クロックの位相情報のラッチを完了（停止）して保持するように、ラッチ部に備えたそれぞれのラッチ回路が対応する位相クロックの位相情報をラッチする動作をする、瞬間のタイミングを定めることができる。このことにより、本発明を実施するための形態のＡ／Ｄ変換回路を、画素アレイ部に配置された画素の列（カラム）毎に備えた固体撮像装置では、それぞれのＡ／Ｄ変換回路内のラッチ部に備えたそれぞれのラッチ回路が、対応する位相クロックの位相情報を正確な（同じ）タイミングでラッチすることができ、従来のＡ／Ｄ変換回路を画素の列（カラム）毎に備えた固体撮像装置よりも、Ａ／Ｄ変換精度の低下を抑えることができる。
【０１４０】
また、本発明を実施するための形態では、ラッチ回路が位相情報を保持する瞬間のタイミングを定めるための信号を、従来の遅延回路よりも少ない構成要素で生成する。このため、従来のＡ／Ｄ変換回路を画素の列（カラム）毎に備えた固体撮像装置であれば、遅延回路の動作に伴って電源電圧およびグラウンド電圧に過渡的なバウンスが発生するような状況が起こった場合でも、本発明を実施するための形態のＡ／Ｄ変換回路を画素の列（カラム）毎に備えた固体撮像装置では、バウンスが発生する要因が少ない。これにより、本発明を実施するための形態のＡ／Ｄ変換回路を画素の列（カラム）毎に備えた固体撮像装置では、それぞれの列毎にＡ／Ｄ変換精度が異なってしまうことがなく、それぞれの列毎のＡ／Ｄ変換精度を均一にして、全体の画質の低下を抑えることができる。
【０１４１】
なお、本実施形態においては、ランプ信号生成部４１が、時間に対して一定の割合で電圧が単調減少するランプ波Ｒａｍｐを生成する場合について説明した。しかし、ランプ信号生成部４１が生成するランプ波Ｒａｍｐは、本実施形態に限定されるものではない。例えば、ランプ信号生成部４１が、Ａ／Ｄ変換を開始するタイミングから、時間に対して一定の割合で電圧が単調増加するランプ波Ｒａｍｐを生成する構成にすることもできる。この場合には、本発明と同様の考え方に基づいて、対応するそれぞれの構成要素（比較部３０１に備えた比較器ＣＯＭＰ）の構成や動作を変更することによって、同様の効果を得ることができる。
【０１４２】
また、本実施形態においては、比較部３０１に備えた比較器ＣＯＭＰが、時間に対して一定の割合で第１の基準電圧から第２の基準電圧まで増加する比較結果信号ＣＯ−０を出力する場合について説明した。しかし、比較器ＣＯＭＰが出力する比較結果信号ＣＯ−０は、本実施形態に限定されるものではない。例えば、比較器ＣＯＭＰが、入力信号Ｖｉｎ２の電圧と入力信号Ｖｉｎ１の電圧との大小関係が一致したとき、すなわち、タイムインターバルが終了するタイミングから、時間に対して一定の割合で第１の基準電圧から第２の基準電圧まで減少する比較結果信号ＣＯ−０を出力する構成にすることもできる。この場合にも、本発明と同様の考え方に基づいて、対応するそれぞれの構成要素の構成や動作を変更する。
【０１４３】
例えば、図８に示した第２の構成の信号生成部３０２において、第１のバッファＢＵＦＦ１を構成する前段のＩＮＶ回路ＩＮＶ１−１の、ＮチャンネルＭＯＳトランジスタＮＭＯＳ１−１のＬ／Ｗ比を大きく、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１−１のＬ／Ｗ比を小さくする。また、第２のバッファＢＵＦＦ２を構成する前段のＩＮＶ回路ＩＮＶ２−１の、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２−１のＬ／Ｗ比を小さく、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２−１のＬ／Ｗ比を大きくする。これにより、ＩＮＶ回路ＩＮＶ１−１は、電源ＶＣＣの電圧からグラウンドＧＮＤの電圧まで減少する比較結果信号ＣＯ−０の電圧が高い段階で動作して、比較結果信号ＣＯ−０を短い時間だけ遅延させ、ＩＮＶ回路ＩＮＶ２−１は、比較結果信号ＣＯ−０の電圧が低くなってから動作して、比較結果信号ＣＯ−０を長い時間遅延させることができる。この構成であっても、本発明と同様の効果を得ることができる。
【０１４４】
なお、本発明のＡ／Ｄ変換回路は、固体撮像装置内の画素アレイ部に配置された画素の列（カラム）毎に備える場合に有効である。このため、本実施形態においては、本発明のＡ／Ｄ変換回路は、固体撮像装置に適用した場合について説明した。しかし、本発明のＡ／Ｄ変換回路の用途、すなわち、本発明のＡ／Ｄ変換回路を適用することができるシステムは、本実施形態に限定されるものではない。例えば、本発明のＡ／Ｄ変換回路を単体で使用するシステムであっても、本発明のＡ／Ｄ変換回路の単体を複数搭載するシステムであっても、位相情報を取得することによって分解能を向上させることができるという効果と、Ａ／Ｄ変換精度の低下を抑えることができるという効果とを両立することができる本発明のＡ／Ｄ変換回路の効果は、従来のＡ／Ｄ変換回路よりも優位性が高い。
【０１４５】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１４６】
１・・・固体撮像装置
１０・・・画素アレイ部
１０１・・・画素
２０・・・カラムＡ／Ｄ変換回路（Ａ／Ｄ変換回路）
３０，３１・・・Ａ／Ｄ変換回路（アナログデジタル変換器）
３０１・・・比較部
ＣＯＭＰ・・・比較器（比較部）
３０２・・・信号生成部
ＢＵＦＦ１・・・第１のバッファ（信号生成部，第１の論理回路，第１のトランジスタ回路）
ＩＮＶ１−１，ＩＮＶ１−２・・・ＩＮＶ回路（第１の論理回路，第１のトランジスタ回路）
ＰＭＯＳ１−１・・・ＰチャンネルＭＯＳトランジスタ（第１のトランジスタ回路）
ＮＭＯＳ１−１・・・ＮチャンネルＭＯＳトランジスタ（第１のトランジスタ回路）
ＰＭＯＳ１−２・・・ＰチャンネルＭＯＳトランジスタ
ＮＭＯＳ１−２・・・ＮチャンネルＭＯＳトランジスタ
ＢＵＦＦ２・・・第２のバッファ（信号生成部，第２の論理回路，第２のトランジスタ回路）
ＩＮＶ２−１，ＩＮＶ２−２・・・ＩＮＶ回路（第２の論理回路，第２のトランジスタ回路）
ＰＭＯＳ２−１・・・ＰチャンネルＭＯＳトランジスタ（第２のトランジスタ回路）
ＮＭＯＳ２−１・・・ＮチャンネルＭＯＳトランジスタ（第２のトランジスタ回路）
ＰＭＯＳ２−２・・・ＰチャンネルＭＯＳトランジスタ
ＮＭＯＳ２−２・・・ＮチャンネルＭＯＳトランジスタ
３０３，３１３・・・ラッチ部
ＡＮＤ−Ｌ・・・論理積回路，ＡＮＤ回路（ラッチ部）
ＡＮＤ−Ｃ・・・論理積回路，ＡＮＤ回路（ラッチ部）
Ｄ−０〜Ｄ−７・・・ラッチ回路（ラッチ部）
３０４，３１４・・・エンコード部
３０４１，３１４１・・・エンコーダ（エンコード部）
３１５・・・カウント部
３１５１・・・カウンタ（カウント部）
４１・・・ランプ信号生成部
４３・・・位相信号生成部
５０・・・制御信号生成部
２００・・・垂直走査回路部
３００・・・水平走査回路部
８００・・・データ出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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