(57)【要約】      （修正有）【課題】窒化物半導体材料を利用したトランジスタのピンチオフ特性を良好に保ちながら、電子移動度を向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】第１導電型またはイントリンシック型の第１半導体層４と、第１半導体層４上に設けられた第２導電型の第２半導体層５とを備える。さらに、第２半導体層５上に設けられた第１導電型またはイントリンシック型の第３半導体層６と、第１半導体層上に設けられた第４半導体層７とを備える。さらに、第４半導体層７上に設けられた第２導電型の第５半導体層８と、第２半導体層５上に絶縁膜１２を介して設けられ、第５半導体層８に電気的に接続された制御電極１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型またはイントリンシック型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層上に設けられた前記第１導電型またはイントリンシック型の第３半導体層と、
前記第１半導体層上に設けられた第４半導体層と、
前記第４半導体層上に設けられた前記第２導電型の第５半導体層と、
前記第２半導体層上に絶縁膜を介して設けられ、前記第５半導体層に電気的に接続された制御電極と、
を備える半導体装置。
【請求項２】
さらに、
前記第３半導体層上に設けられた第１電極と、
前記第１半導体層下に設けられた第２電極と、
を備える請求項１に記載の半導体装置。
【請求項３】
さらに、前記第３半導体層上に設けられた第６半導体層を備える、請求項１に記載の半導体装置。
【請求項４】
さらに、前記第６半導体層上に設けられ、前記制御電極に電気的に接続された前記第２導電型の第７半導体層を備える、請求項３に記載の半導体装置。
【請求項５】
さらに、
前記第６半導体層上に設けられた第１電極と、
前記第１半導体層下に設けられた第２電極と、
を備える請求項３または４に記載の半導体装置。
【請求項６】
第１導電型またはイントリンシック型の第１半導体層を形成し、
前記第１半導体層上に第２導電型の第２半導体層を形成し、
前記第２半導体層上に前記第１導電型またはイントリンシック型の第３半導体層を形成し、
前記第１半導体層上に第４半導体層を形成し、
前記第４半導体層上に前記第２導電型の第５半導体層を形成し、
前記第５半導体層に制御電極が電気的に接続されるように、前記第２半導体層上に絶縁膜を介して前記制御電極を形成する、
ことを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体材料を用いた電界効果トランジスタは、大きなバンドギャップ、高い電界強度、高い電子飽和速度などの優れた材料特性を有している。例えば、ＧａＮ（窒化ガリウム）とＡｌＧａＮ（窒化アルミニウムガリウム）とが異種接合した界面には、分極効果により高濃度かつ高電子移動度の２ＤＥＧ（２次元電子ガス）層が自然発生することが知られている。このヘテロ接合による２ＤＥＧを利用したトランジスタの例として、ヘテロ接合型電界効果トランジスタ（ＨＦＥＴ：Heterojunction Field Effect Transistor）が使われている。ＨＦＥＴは、高出力、高耐圧、高温動作を要する電力制御素子やスイッチング素子など次世代のトランジスタとして有望視されている。
【０００３】
ＨＦＥＴには様々な構造のものがあり、これらの構造には、それぞれの特徴を生かせる最適な用途がある。そのうち縦型構造は、低オン抵抗化と高耐圧化に適した構成になっており、スイッチング素子などがそれに適している。しかしながら、縦型構造においても、セルの面積（セルピッチ）を大きくすると、単位面積当たりのオン抵抗が大きくなり、スイッチング用途として適さなくなる。セルピッチを縮小するのみならず、抵オン抵抗も兼ねて良好なピンチオフと高電子移動度の両立を可能としながらもエンハンスメント型の動作を示すことが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２３５５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体材料を利用したトランジスタのピンチオフ特性を良好に保ちながら、電子移動度を向上させることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一の実施形態によれば、半導体装置は、第１導電型またはイントリンシック型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層とを備える。さらに、前記装置は、前記第２半導体層上に設けられた前記第１導電型またはイントリンシック型の第３半導体層と、前記第１半導体層上に設けられた第４半導体層とを備える。さらに、前記装置は、前記第４半導体層上に設けられた前記第２導電型の第５半導体層と、前記第２半導体層上に絶縁膜を介して設けられ、前記第５半導体層に電気的に接続された制御電極とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図６】第２実施形態の半導体装置の構造を示す断面図および平面図である。
【図７】第２実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図９】第２実施形態の半導体装置の製造方法を示す断面図および平面図(3/4)である。
【図１０】第２実施形態の半導体装置の製造方法を示す平面図(4/4)である。
【図１１】第３実施形態の半導体装置の構造を示す断面図である。
【図１２】第３実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図１３】第３実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を、図面を参照して説明する。
【０００９】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、縦型トランジスタを備えている。
【００１０】
図１の半導体装置は、基板１と、バッファ層２と、第１のｎ型コンタクト層３と、第１半導体層の例である第１の電子走行層４と、第２半導体層の例である第１のｐ型半導体層５と、第３半導体層の例である第２のｎ型コンタクト層６と、第４半導体層の例である電子供給層７と、第５半導体層の例である第２のｐ型半導体層８と、ｐ型コンタクト層９と、ｐ型ソース層１０とを備えている。
【００１１】
さらに、図１の半導体装置は、絶縁膜の例であるゲート絶縁膜１１と、制御電極の例であるゲート電極１２と、第１電極の例であるソース電極１３と、第２電極の例であるドレイン電極１４と、層間絶縁膜１５とを備えている。
【００１２】
図１に示す符号ｎ、ｐ、ｉはそれぞれ、ｎ型、ｐ型、ｉ型（イントリンシック型）の半導体層を示している。ｎ型、ｐ型はそれぞれ、第１、第２導電型の例である。なお、ｉ型の半導体層とは、ｎ型不純物およびｐ型不純物が意図的に含まれていない半導体層を意味する。ｉ型の半導体層は、アンドープの半導体層とも呼ばれる。
【００１３】
基板１の例は、シリコン基板などの半導体基板である。図１は、基板１に平行で互いに垂直なＸ方向およびＹ方向と、基板１に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１と層間絶縁膜１５との位置関係は、基板１が層間絶縁膜１５の下方に位置していると表現される。
【００１４】
バッファ層２は、基板１上に形成されている。バッファ層２の例は、ＡｌＮ（窒化アルミニウム）層、ＡｌＧａＮ層、ＧａＮ層などを含む積層膜である。また、バッファ層２の例には、炭素原子がドープされたものも含まれる。
【００１５】
第１のｎ型コンタクト層３は、バッファ層２上に形成され、ドレイン電極１４に接している。第１のｎ型コンタクト層３の例は、ｎ型不純物を比較的高濃度にドープされたｎ＋型のＧａＮ層である。このｎ型不純物の例は、シリコン（Ｓｉ）原子である。第１のｎ型コンタクト層３は、ドレイン電極１４との接触抵抗を小さくするために設けられている。
【００１６】
第１の電子走行層４は、第１のｎ型コンタクト層３上に形成されている。第１の電子走行層４の例は、ｉ型のＧａＮ層であるが、第１のｎ型コンタクト層３よりもｎ型不純物を低濃度にドープされたｎ−型のＧａＮ層でもよい。第１の電子走行層４は、第１のｐ型半導体層５の下部および側部に接している。
【００１７】
第１のｐ型半導体層５は、第１の電子走行層４上に形成されている。第１のｐ型半導体層５の例は、ｐ型不純物がドープされたｐ型のＧａＮ層である。このｐ型不純物の例は、マグネシウム（Ｍｇ）原子である。第１のｐ型半導体層５は、第２のｎ型コンタクト層６の下部および側部に接している。ゲート電極１２付近の第１のｐ型半導体層５は、第１の電子走行層４と第２のｎ型コンタクト層６との間に挟まれており、トランジスタのチャネルとして機能する。
【００１８】
第２のｎ型コンタクト層６は、第１のｐ型半導体層５上に形成され、ソース電極１３に接している。第２のｎ型コンタクト層６の例は、ｎ＋型またはｉ型のＧａＮ層である。
【００１９】
電子供給層７は、第１の電子走行層４上に形成されている。電子供給層７の例は、ｉ型のＡｌＧａＮ層である。
【００２０】
第２のｐ型半導体層８は、電子供給層７上に形成され、ゲート電極１２に接している。第２のｐ型半導体層８の例は、ｐ型のＡｌＧａＮ層である。本実施形態の第２のｐ型半導体層８は、第１の電子走行層４と電子供給層７とのヘテロ界面におけるチャネルのポテンシャルを上昇させる作用を有する。
【００２１】
ｐ型コンタクト層９は、第１のｐ型半導体層５上に形成されており、第２のｎ型コンタクト層６の側部に接している。ｐ型コンタクト層９の例は、第１のｐ型半導体層５よりもｐ型不純物を高濃度にドープされたｐ＋型のＧａＮ層である。ｐ型コンタクト層９は、ｐ型ソース層１０を介してソース電極１３と接続して第１のｐ型半導体層５の電位を固定することにより、ソース電極１３と第１のｐ型半導体層５との間の電位差を小さくするための層である。
【００２２】
ｐ型ソース層１０は、ｐ型コンタクト層９上に形成されており、ソース電極１３に接するための層である。ｐ型ソース層１０は、ソース電極１３との接触抵抗を小さくするために設けられている。
【００２３】
ゲート絶縁膜１１は、第１のｐ型半導体層５および第２のｎ型コンタクト層６上に形成されている。ゲート絶縁膜１１の例は、シリコン酸化膜である。
【００２４】
ゲート電極１２は、第１のｐ型半導体層５および第２のｎ型コンタクト層６上にゲート絶縁膜１１を介して形成され、第２のｐ型半導体層８に電気的に接続されている。ゲート電極１２の例は、金属層である。この金属層の例は、白金（Ｐｔ）層、ニッケル（Ｎｉ）層、金（Ａｕ）層の少なくともいずれかを含む積層膜である。ゲート電極１２は、Ｙ方向に延びる形状を有している。
【００２５】
ソース電極１３は、第２のｎ型コンタクト層６およびｐ型ソース層１０上に形成され、第２のｎ型コンタクト層６の上部と、ｐ型ソース層１０の上部および側部とに接している。ソース電極１３は、Ｙ方向に延びる形状を有している。
【００２６】
ドレイン電極１４は、第１のｎ型コンタクト層３下に形成され、第１のｎ型コンタクト層３の下部に接している。ドレイン電極１４は、Ｙ方向に延びる形状を有している。本実施形態のドレイン電極１４はさらに、基板１の下部および側部と、バッファ層２の側部とに接している。
【００２７】
層間絶縁膜１５は、基板１上に縦型トランジスタを覆うように形成されている。層間絶縁膜１５の例は、シリコン酸化膜である。
【００２８】
本実施形態の第２のｐ型半導体層８は、第１の電子走行層４と電子供給層７とのヘテロ界面におけるチャネルのポテンシャルを上昇させる作用を有する。そのため、本実施形態のトランジスタがオフのとき、ヘテロ界面の伝導帯のエネルギー準位はフェルミ準位よりも高くなり、チャネルの２ＤＥＧが空欠化される。よって、本実施形態のトランジスタは、ゲート電圧が印加されないときにオフ状態になるエンハンスメント型の動作を示す。
【００２９】
一方、本実施形態のトランジスタがオンになると、ゲート電極１２下の第１のｐ型半導体層５の上面がチャネル化して導通状態になる。その結果、矢印Ａのように第２のｎ型コンタクト層６から第１のｐ型半導体層５を介して第１の電子走行層４へ電子が流れる。同時に、第２のｐ型半導体層８から矢印Ｂのようにヘテロ界面に正孔が導入されることにより、ヘテロ界面に電子が発生する。その結果、第１の電子走行層４からドレイン電極１４へ電子が流れる。
【００３０】
また、本実施形態のトランジスタは、ゲート電極１２の片側のみにソース電極１３が配置された構造を有している。また、本実施形態の第１のｐ型半導体層５は、チャネルをピンチオフしバリア層としての機能を有している。本実施形態によれば、ゲート電極１２の片側のみにソース電極１３を配置することにより、バイアス電圧がゼロでもチャネルをピンチオフし、トランジスタの電子移動度を向上させることが可能となる。なお、本実施形態のセル構造は、多角形、円形、不整形などの形状を有することが可能である。
【００３１】
図２〜図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３２】
まず、図２(ａ)に示すように、基板１上にバッファ層２、第１のｎ型コンタクト層３、および第１の電子走行層４を順次形成する。
【００３３】
次に、図２(ｂ)に示すように、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、第１の電子走行層４に開口部Ｈ1を形成する。次に、開口部Ｈ1の側部および下部に、第１のｐ型半導体層５を形成する。次に、開口部Ｈ1内に第１のｐ型半導体層５を介して第２のｎ型コンタクト層６を形成する。符号Ｗは、第１のｐ型半導体層５の最上部のＸ方向の幅を示す。幅Ｗは、ピンチオフかつチャネル化で導通可能であればよく、例えば０．０２μｍ〜１μｍ程度に調整されている。また、第１のｐ型半導体層５に対してｎ型不純物をイオン注入して第２のｎ型コンタクト層６を形成してもよい。なお、第１のｐ型半導体層５と第２のｎ型コンタクト層６の厚さは、第１の電子走行層４の厚さと第１のｐ型半導体層５からのＭｇの拡散の程度などを考慮して変更されるので一概には決められない。例えば、第１の電子走行層４の厚さが４μｍ〜１０μｍである場合、第１のｐ型半導体層５の厚さは、例えば２μｍ〜５μｍ程度、第２のｎ型コンタクト層６の厚さは、例えば１μｍ〜３μｍ程度に調整される。
【００３４】
次に、図２(ｃ)に示すように、第１の電子走行層４、第１のｐ型半導体層５、および第２のｎ型コンタクト層６上に電子供給層７を形成する。電子供給層７の膜厚の例は、２５ｎｍである。次に、電子供給層７上に第２のｐ型半導体層８を形成する。第２のｐ型半導体層８の膜厚の例は、１００ｎｍである。
【００３５】
次に、図３(ａ)に示すように、リソグラフィおよびＲＩＥにより、第２のｐ型半導体層８および電子供給層７を貫通する第１開口部Ｈ2Aを形成する。
【００３６】
次に、図３(ｂ)に示すように、リソグラフィおよびＲＩＥにより、第１開口部Ｈ2A内の第２のｎ型コンタクト層６および第１のｐ型半導体層５に第２開口部Ｈ2Bを形成する。
【００３７】
次に、図３(ｃ)に示すように、第２開口部Ｈ2B以外をレジストマスクで覆った状態で、第２開口部Ｈ2B内にｐ型コンタクト層９を形成する。ｐ型コンタクト層９の厚さは、例えば０．０１μｍ〜３μｍである。
【００３８】
次に、図４(ａ)に示すように、第２開口部Ｈ2B以外をレジストマスクで覆った状態で、ｐ型コンタクト層９上にｐ型ソース層１０を形成する。
【００３９】
次に、図４(ｂ)に示すように、ソース電極１３の形成予定領域以外をレジストマスクで覆った状態で、第１開口部Ｈ2A内の第２のｎ型コンタクト層６およびｐ型ソース層１０上にソース電極１３を形成する。ソース電極１３の材料の例は、オーミック電極材料であり、例えば、Ａｌ（アルミニウム）層、Ｔｉ（チタン）層、Ｎｉ（ニッケル）層、およびＡｕ（金）層の少なくともいずれかを含む積層膜である。その後、リフトオフ法によりレジストマスクを除去する。
【００４０】
次に、図４(ｃ)に示すように、ゲート絶縁膜１１の形成予定領域以外をレジストマスクで覆った状態で、第１開口部Ｈ2A内の第１のｐ型半導体層５および第２のｎ型コンタクト層６上にゲート絶縁膜１１を形成する。ゲート絶縁膜１１の平坦化のために、ゲート絶縁膜１１をエッチングなどにより薄膜化してもよい。ゲート絶縁膜１１の膜厚の例は、１０〜５０ｎｍである。
【００４１】
次に、図５(ａ)に示すように、ゲート電極１２の形成予定領域以外をレジストマスクで覆った状態で、第１のｐ型半導体層５および第２のｎ型コンタクト層６上にゲート絶縁膜１１を介してゲート電極１２を形成する。この際、ゲート電極１２は、第２のｐ型半導体層８上にも形成され、第２のｐ型半導体層８と電気的に接続される。
【００４２】
次に、図５(ｂ)に示すように、基板１に開口部Ｈ3を形成する。開口部Ｈ3は、基板１およびバッファ層２を貫通し、第１のｎ型コンタクト層３に到達するように形成される。次に、開口部Ｈ3の上部および側部と基板１の下部にドレイン電極１４を形成する。ドレイン電極１４の材料の例は、オーミック電極材料であり、例えば、Ａｌ層、Ｔｉ層、Ｎｉ層、およびＡｕ層の少なくともいずれかを含む積層膜である。
【００４３】
次に、図５(ｃ)に示すように、リソグラフィおよびエッチングにより、基板１上に素子分離用の開口部Ｈ4を形成する。その結果、基板１上に縦型トランジスタが形成される。
【００４４】
その後、基板１上に層間絶縁膜１５が形成される。さらに、基板１上に種々の層間絶縁膜、配線層などが形成される。このようにして、第１実施形態の半導体装置を製造することができる。
【００４５】
以上のように、本実施形態の半導体装置は、第１の電子走行層４上に第１のｐ型半導体層５を介して第２のｎ型コンタクト層６を備えると共に、第１の電子走行層４上に電子供給層７を介してｐ型の第２のｐ型半導体層８を備える。よって、本実施形態によれば、第１の電子走行層４と電子供給層７との界面の２ＤＥＧ層を空乏化することができ、その結果、窒化物半導体材料を利用した縦型トランジスタはエンハンスメント型の動作を示すことが可能となる。
【００４６】
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図および平面図である。
【００４７】
図６(ａ)は、図６(ｃ)の平面図におけるＩ−Ｉ’線に沿った断面図である。図６(ｂ)は、図６(ｃ)の平面図や図６(ａ)の断面図におけるＪ−Ｊ’線に沿った断面図である。図６(ｃ)の符号Ｒは、トランジスタの動作領域を示す。なお、図６(ｂ)と図６(ｃ)においては、基板１、バッファ層２、第１のｎ型コンタクト層３、および第１の電子走行層４の図示が省略されている。
【００４８】
本実施形態の電子供給層７は、第１部分７ａと第２部分７ｂとに分割されている。第１部分７ａは、第４半導体層の例である。第２部分７ｂは、第６半導体層の例である。さらに、本実施形態においては、第１実施形態の第２のｎ型コンタクト層６が第２の電子走行層１６に置き換えられている。第２の電子走行層１６の例は、ｉ型のＧａＮ層である。第２の電子走行層１６は、第３半導体層の例である。
【００４９】
第１部分７ａは、第１の電子走行層４上に形成されている。第１部分７ａの例は、ｉ型のＡｌＧａＮ層である。第２のｐ型半導体層８は、第１部分７ａ上に形成されている。
【００５０】
第２部分７ｂは、第２の電子走行層１６上に形成されている。第２部分７ｂの例は、第１部分７ａと同様、ｉ型のＡｌＧａＮ層である。ゲート絶縁膜１１は、第１のｐ型半導体層５および第２部分７ｂ上に形成されており、第１部分７ａと第２部分７ｂとの間に介在している。ゲート電極１２は、第１のｐ型半導体層５および第２部分７ｂ上にゲート絶縁膜１１を介して形成されている。ゲート電極１２は、第２のｐ型半導体層８上にも形成されており、第２のｐ型半導体層８に電気的に接続されている。ソース電極１３は、第２部分７ｂおよびｐ型ソース層１０上に形成されており、第２部分７ｂの上部とｐ型ソース層１０の上部および側部とに接している。
【００５１】
また、本実施形態の半導体装置は、図６(ｂ)と図６(ｃ)に示すように、動作領域Ｒを挟むように配置された二組のｐ型コンタクト層９とｐ型ソース層１０とを備えている。一組のｐ型コンタクト層９とｐ型ソース層１０は、第２部分７ｂおよび第２の電子走行層１６の＋Ｙ方向に配置されており、もう一組のｐ型コンタクト層９とｐ型ソース層１０は、第２部分７ｂおよび第２の電子走行層１６の−Ｙ方向に配置されている。第２の電子走行層１６と第２部分７ｂは、前者の組と後者の組との間に配置されている。
【００５２】
本実施形態の第２のｐ型半導体層８は、第１の電子走行層４と第１部分７ａとのヘテロ界面におけるチャネルのポテンシャルを上昇させる作用を有する。そのため、本実施形態のトランジスタがオフのとき、このヘテロ界面の伝導帯のエネルギー準位はフェルミ準位よりも高くなり、チャネルの２ＤＥＧが空欠化される。よって、本実施形態のトランジスタは、エンハンスメント型の動作を示す。
【００５３】
一方、本実施形態のトランジスタがオンになると、ゲート電極１２下の第１のｐ型半導体層５の上面がチャネル化して導通状態になる。その結果、矢印Ａのように第２の電子走行層１６から第１のｐ型半導体層５を介して第１の電子走行層４へ電子が流れる。同時に、第２のｐ型半導体層８から矢印Ｂのように上記ヘテロ界面に正孔が導入されることにより、上記ヘテロ界面に電子が発生する。その結果、第１の電子走行層４からドレイン電極１４へ電子が流れる。
【００５４】
また、本実施形態においては、符号Ｃで示すように、第２の電子走行層１６と第２部分７ｂとのヘテロ界面にも電子（２ＤＥＧ）が発生する。これらの電子は、矢印Ａのように流れるチャネル電流のキャリアとなる。よって、本実施形態によれば、第１実施形態よりも、トランジスタのオン抵抗を低減することが可能となる。
【００５５】
図７〜図１０は、第２実施形態の半導体装置の製造方法を示す断面図および平面図である。
【００５６】
まず、図７(ａ)に示すように、基板１上にバッファ層２、第１のｎ型コンタクト層３、および第１の電子走行層４を順次形成する。
【００５７】
次に、図７(ｂ)に示すように、リソグラフィおよびＲＩＥにより、第１の電子走行層４に開口部Ｈ1を形成する。次に、開口部Ｈ1の側部および下部に、第１のｐ型半導体層５を形成する。次に、開口部Ｈ1内に第１のｐ型半導体層５を介して第２の電子走行層１６を形成する。
【００５８】
次に、図７(ｃ)に示すように、第１の電子走行層４、第１のｐ型半導体層５、および第２の電子走行層１６上に電子供給層７を形成する。
【００５９】
次に、図８(ａ)に示すように、リソグラフィおよびＲＩＥにより、電子供給層７を第１および第２部分７ａ、７ｂに分割するためのエッチングを行う。その結果、第１のｐ型半導体層５の一部が電子供給層７から露出される。
【００６０】
次に、図８(ｂ)に示すように、基板１上の全面にゲート絶縁膜１１を形成する。その結果、ゲート絶縁膜１１が、露出した第１のｐ型半導体層５上と電子供給層７上とに形成され、かつ第１部分７ａと第２部分７ｂとの間に介在することとなる。
【００６１】
次に、図８(ｃ)に示すように、リソグラフィおよびＲＩＥにより、第１部分７ａ上のゲート絶縁膜１１を除去して、第１部分７ａをゲート絶縁膜１１から露出させる。次に、露出した第１部分７ａ上に第２のｐ型半導体層８を形成する。
【００６２】
次に、図９(ａ)に示すように、第１のｐ型半導体層５および第２部分７ｂ上にゲート絶縁膜１１を介してゲート電極１２を形成する。この際、ゲート電極１２は、第２のｐ型半導体層８上にも形成され、第２のｐ型半導体層８と電気的に接続される。
【００６３】
次に、図９(ｂ)に示すように、リソグラフィおよびＲＩＥにより、ｐ型コンタクト層９とｐ型ソース層１０の形成予定領域のゲート絶縁膜１１および電子供給層７（第２部分７ｂ）を貫通して第１のｐ型半導体層５に到達する開口部Ｈ2Cを形成する。なお、図示の便宜上、図９(ｂ)の電子供給層７、第２のｐ型半導体層８、ゲート絶縁膜１１、およびゲート電極１２は、トランジスタの動作領域Ｒに限定して図示されている。
【００６４】
次に、図９(ｃ)に示すように、開口部Ｈ2C内の第１のｐ型半導体層５上にｐ型コンタクト層９とｐ型ソース層１０とを順次形成する。その後、リフトオフ法により、使用したレジストマスクを除去する。
【００６５】
次に、図１０(ａ)に示すように、リソグラフィおよびＲＩＥにより、ソース電極１３の形成予定領域のゲート絶縁膜１１を貫通して電子供給層７（第２部分７ｂ）に到達する開口部Ｈ2Dを形成する。
【００６６】
次に、図１０(ｂ)に示すように、ソース電極１３の形成予定領域以外にレジストマスクを形成し、開口部Ｈ2D内の電子供給層７（第２部分７ｂ）上とｐ型ソース層１０上にソース電極１３を形成する。その後、リフトオフ法によりレジストマスクを除去する。
【００６７】
次に、図５(ｂ)および図５(ｃ)の工程を実施する。ただし、図６(ａ)に示すように、電子供給層７の第２部分７ｂの下部に接しているｐ型半導体層５を残せるように素子分離を行う。その結果、基板１上に縦型トランジスタが形成される。このようにして、第２実施形態の半導体装置を製造することができる。
【００６８】
（第３実施形態）
図１１は、第３実施形態の半導体装置の構造を示す断面図である。
【００６９】
本実施形態の電子供給層７は、第２実施形態と同様に、第１部分７ａと第２部分７ｂとに分割されている。また、本実施形態の第２のｐ型半導体層８は、第３部分８ａ、第４部分８ｂ、および第５部分８ｃに分割されている。第３部分８ａは、第５半導体層の例である。第４部分８ｂは、第７半導体層の例である。
【００７０】
第３部分８ａは、第１部分７ａ上に形成され、ゲート電極１２に接している。第３部分８ａの例は、ｐ型のＡｌＧａＮ層である。本実施形態の第３部分８ａは、第１の電子走行層４と第１部分７ａとのヘテロ界面におけるチャネルのポテンシャルを上昇させる作用を有する。
【００７１】
第４部分８ｂは、第２部分７ｂ上に形成され、ゲート電極１２に接している。第４部分８ｂの例は、第３部分８ａと同様、ｐ型のＡｌＧａＮ層である。本実施形態の第４部分８ｂは、第２の電子走行層１６と第２部分７ｂとのヘテロ界面におけるチャネルのポテンシャルを上昇させる作用を有する。
【００７２】
第５部分８ｃは、第２部分７ｂ上に形成され、ソース電極１３に接している。第５部分８ｃの例は、第３および第４部分８ａ、８ｂと同様、ｐ型のＡｌＧａＮ層である。
【００７３】
ゲート絶縁膜１１は、第１のｐ型半導体層５上に形成され、第１部分７ａと第２部分７ｂとの間に介在している。ゲート電極１２は、第１のｐ型半導体層５上にゲート絶縁膜１１を介して形成され、第３および第４部分８ａ、８ｂに電気的に接続されている。ソース電極１３は、第２部分７ｂおよび不図示のｐ型ソース層１０上に形成され、第２部分７ｂの上部、第５部分８ｃの側部、およびｐ型ソース層１０の上部および側部に接している。本実施形態のｐ型コンタクト層９とｐ型ソース層１０の形状と配置は、第２実施形態と同様である。
【００７４】
本実施形態の第３部分８ａは、第１の電子走行層４と第１部分７ａとのヘテロ界面におけるチャネルのポテンシャルを上昇させる作用を有する。そのため、本実施形態のトランジスタがオフのとき、このヘテロ界面の伝導帯のエネルギー準位はフェルミ準位よりも高くなり、チャネルの２ＤＥＧが空欠化される。これは、第２の電子走行層１６と第２部分７ｂとのヘテロ界面についても同様である。その結果、本実施形態のトランジスタは、エンハンスメント型の動作を示す。
【００７５】
一方、本実施形態のトランジスタがオンになると、ゲート電極１２下の第１のｐ型半導体層５の上面がチャネル化して導通状態になる。同時に、矢印Ｂ、Ｄのように第３および第４部分８ａ、８ｂから上記の両ヘテロ界面に正孔が導入されることにより、これらのヘテロ界面に電子が発生する。そして、これらの電子は、矢印Ａのように流れる電流のキャリアとなる。
【００７６】
本実施形態においては、第３部分８ａがチャネルの２ＤＥＧを空乏化するだけでなく、第４部分８ｂがチャネルの２ＤＥＧを空乏化する。よって、本実施形態によれば、第２実施形態よりも、トランジスタのピンチオフ特性を向上させることが可能となる。
【００７７】
図１２および図１３は、第３実施形態の半導体装置の製造方法を示す断面図である。
【００７８】
まず、図７(ａ)〜図８(ｂ)の工程を実施する。
【００７９】
次に、図１２(ａ)に示すように、ゲート絶縁膜１１をエッチングなどにより薄膜化し、電子供給層７をゲート絶縁膜１１から露出させる。
【００８０】
次に、図１２(ｂ)に示すように、電子供給層７およびゲート絶縁膜１１上に第２のｐ型半導体層８を形成する。
【００８１】
次に、図１３(ａ)に示すように、リソグラフィおよびＲＩＥにより、第２のｐ型半導体層８を第３、第４、および第５部分８ａ、８ｂ、８ｃに分割するためのエッチングを行う。その結果、ゲート絶縁膜１１および電子供給層７の一部が第２のｐ型半導体層８から露出される。
【００８２】
次に、図１３(ｂ)に示すように、第１のｐ型半導体層５上にゲート絶縁膜１１を介してゲート電極１２を形成する。この際、ゲート電極１２は、第３および第４部分８ａ、８ｂ上にも形成され、第３および第４部分８ａ、８ｂと電気的に接続される。
【００８３】
次に、図９(ｂ)〜図１０(ｂ)の工程を実施する。ただし、図１１に示すように、電子供給層７の第２部分７ｂの下部に接しているｐ型半導体層５を残せるように素子分離を行う。その結果、基板１上に縦型トランジスタが形成される。このようにして、第３実施形態の半導体装置を製造することができる。
【００８４】
なお、第１〜第３実施形態の基板１は、シリコン基板の代わりにＧａＮ基板としてもよい。基板１をＧａＮ基板とする場合には、基板１と窒化物半導体層との格子定数差が小さいという利点がある。よって、この場合には、基板１の裏面に開口部Ｈ3を形成する必要はなく、バッファ層２も必要とされない。
【００８５】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００８６】
１：基板、２：バッファ層、３：第１のｎ型コンタクト層、
４：第１の電子走行層、５：第１のｐ型半導体層、６：第２のｎ型コンタクト層、
７：電子供給層、７ａ：第１部分、７ｂ：第２部分、
８：第２のｐ型半導体層、８ａ：第３部分、８ｂ：第４部分、８ｃ：第５部分、
９：ｐ型コンタクト層、１０：ｐ型ソース層、
１１：ゲート絶縁膜、１２：ゲート電極、１３：ソース電極、１４：ドレイン電極、
１５：層間絶縁膜、１６：第２の電子走行層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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