(57)【要約】【課題】AD変換の高速性を維持したまま、低ノイズ化を図る。【解決手段】画素から出力される電気信号のAD変換を行うADCは、電気信号と、レベルが変化する参照信号とを比較するコンパレータ、及び、コンパレータが出力する出力信号に基づいて、電気信号と参照信号とが一致するまでの、参照信号の変化に要する時間をカウントするカウンタとを有する。コンパレータは、電気信号と参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、1個の差動アンプが出力する比較結果信号を増幅した信号を、出力信号として、それぞれずれたタイミングで出力する複数の出力アンプと有する。本技術は、例えば、画素から出力される電気信号のAD変換を行うADC等に適用することができる。【選択図】図１０
2015233184.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCと
を含み、
前記ADCは、
前記電気信号と前記参照信号とを比較するコンパレータと、
前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタと
を含み、
前記コンパレータは、
前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する複数の出力アンプと
を含む
イメージセンサ。
【請求項２】
前記複数の出力アンプを構成するトランジスタに流れるバイアス電流に差があることにより、前記複数の出力アンプは、前記出力信号を、ずれたタイミングで出力する
請求項１に記載のイメージセンサ。
【請求項３】
前記ADCは、前記複数の出力アンプと同一の数の複数の前記カウンタを有する
請求項２に記載のイメージセンサ。
【請求項４】
前記複数のカウンタのうちの１のカウンタは、他の１のカウンタがカウントする時間との差分の時間をカウントする
請求項３に記載のイメージセンサ。
【請求項５】
前記複数の出力アンプが出力する前記出力信号に対して得られる、前記電気信号の複数のAD変換結果を加算することにより、前記画素の画素値が求められる
請求項２に記載のイメージセンサ。
【請求項６】
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCと
を含み、
前記ADCは、
前記電気信号と前記参照信号とを比較するコンパレータと、
前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタと
を含み、
前記コンパレータは、
前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、
前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として出力する複数の出力アンプと
を含む
イメージセンサの前記複数の出力アンプが、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する
ステップを含む駆動方法。
【請求項７】
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を含み、
前記イメージセンサは、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCと
を含み、
前記ADCは、
前記電気信号と前記参照信号とを比較するコンパレータと、
前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタと
を含み、
前記コンパレータは、
前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する複数の出力アンプと
を含む
電子機器。
【請求項８】
２つの信号を比較した比較結果を表す比較結果信号を出力する差動アンプと、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、それぞれずれたタイミングで出力する複数の出力アンプと
を含むコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、イメージセンサ、電子機器、コンパレータ、及び、駆動方法に関し、特に、例えば、AD変換の高速性を維持しつつ、低ノイズ化を図ることができるようにするイメージセンサ、電子機器、コンパレータ、及び、駆動方法に関する。
【背景技術】
【０００２】
イメージセンサでは、画素の光電変換によって得られる電気信号が、ADC(Analog to Digital Converter)においてAD(Analog to Digital)変換され、そのAD変換結果が、画素値として出力される。
【０００３】
以上のようなイメージセンサが出力する画素値に含まれるノイズを低減する方法としては、画素が出力する電気信号の複数のAD変換結果を得て、その複数のAD変換結果の加算平均値を画素値として出力する方法がある（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2009-296423号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素が出力する電気信号の複数のAD変換結果を得る方法としては、ADCにおいて、複数回のAD変換を行う方法がある。
【０００６】
しかしながら、ADCにおいて、複数回のAD変換を行うのでは、AD変換に時間を要することになる。
【０００７】
そこで、AD変換の高速性を維持しつつ、画素値の低ノイズ化を図ることができる技術の提案が要請されている。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、AD変換の高速性を維持しつつ、低ノイズ化を図ることができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術のイメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCとを含み、前記ADCは、前記電気信号と前記参照信号とを比較するコンパレータと、前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタとを含み、前記コンパレータは、前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する複数の出力アンプとを含むイメージセンサである。
【００１０】
本技術の駆動方法は、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCとを含み、前記ADCは、前記電気信号と前記参照信号とを比較するコンパレータと、前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタとを含み、前記コンパレータは、前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として出力する複数の出力アンプとを含むイメージセンサの前記複数の出力アンプが、1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力するステップを含む駆動方法である。
【００１１】
本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像するイメージセンサとを含み、前記イメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCとを含み、前記ADCは、前記電気信号と前記参照信号とを比較するコンパレータと、前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタとを含み、前記コンパレータは、前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する複数の出力アンプとを含む電子機器である。
【００１２】
本技術のコンパレータは、２つの信号を比較した比較結果を表す比較結果信号を出力する差動アンプと、1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、それぞれずれたタイミングで出力する複数の出力アンプとを含むコンパレータである。
【００１３】
本技術においては、差動アンプにおいて、例えば、前記電気信号と前記参照信号とを比較した比較結果等の、２つの信号を比較した比較結果を表す比較結果信号が出力される。そして、複数の出力アンプにおいて、1個の前記差動アンプが出力する前記比較結果信号を増幅した信号が、それぞれずれたタイミングで出力される。
【００１４】
なお、イメージセンサやコンパレータは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１５】
本技術によれば、AD変換の高速性を維持しつつ、低ノイズ化を図ることが可能になる。
【００１６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２】イメージセンサ２の構成例を示すブロック図である。
【図３】画素１１ｍ，ｎの構成例を示す回路図である。
【図４】ADC３１ｎの第１の構成例を示すブロック図である。
【図５】コンパレータ６１ｎの構成例を示すブロック図である。
【図６】差動アンプ７１及び出力アンプ７２の構成例を示す回路図である。
【図７】信号線電圧と参照信号との例を示す波形図である。
【図８】ADC３１ｎの第２の構成例を示すブロック図である。
【図９】ADC３１ｎの第３の構成例を示すブロック図である。
【図１０】コンパレータ１０１ｎの構成例を示すブロック図である。
【図１１】差動アンプ７１、並びに、出力アンプ７２及び１１１の構成例を示す回路図である。
【図１２】第１アンプ出力反転タイミングと第２アンプ出力反転タイミングとがずれるように、第２アンプ出力反転タイミングを制御する方法を説明する図である。
【図１３】イメージセンサ２の動作を説明する図である。
【図１４】ADC３１ｎの第４の構成例を示すブロック図である。
【図１５】ロジック回路６５ｎを構成例を示す回路図である。
【図１６】第１アンプ出力、第２アンプ出力、制御信号CNT1及びCNT2の波形の例と、カウンタ６２ｎのカウント値v1、及び、カウンタ６４ｎのカウント値v2の例とを示す図である。
【発明を実施するための形態】
【００１８】
＜本技術を適用したディジタルカメラの一実施の形態＞
【００１９】
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【００２０】
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
【００２１】
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
【００２２】
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
【００２３】
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
【００２４】
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
【００２５】
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
【００２６】
出力部５は、信号処理部４からの画像データを出力する。
【００２７】
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
【００２８】
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
【００２９】
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
【００３０】
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
【００３１】
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
【００３２】
＜イメージセンサ２の構成例＞
【００３３】
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
【００３４】
図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換部２２、及び、出力部２３を有する。
【００３５】
画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有し、画像を撮像する撮像部（撮像素子）として機能する。
【００３６】
M×N個の画素１１１，１ないし１１Ｍ，Ｎは、２次元平面上に、M行N列の行列（格子）状に配置されている。
【００３７】
画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
【００３８】
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１１，ｎないし１１Ｍ，ｎには、列方向に延びるVSL(Vertical Signal Line)４２ｎが接続されている。
【００３９】
画素１１ｍ，ｎは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１ｍ，ｎは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１ｍを介しての制御に従い、電流源４３ｎが接続されたVSL４２ｎ上に出力する。
【００４０】
なお、画素１１ｍ，ｎは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
【００４１】
制御部２０は、画素駆動部２１や、列並列AD変換部２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
【００４２】
画素駆動部２１は、制御部２０の制御に従い、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素１１ｍ，１ないし１１ｍ，Ｎを制御（駆動）する。
【００４３】
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれと、VSL４２１ないし４２Ｎを介して接続されており、したがって、画素１１ｍ，ｎがVSL４２ｎ上に出力する電気信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換部２２に供給される。
【００４４】
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれから、VSL４２１ないし４２Ｎを介して供給されるVSL信号のAD変換を、並列で行い、その結果得られるディジタルデータを、画素１１ｍ，１ないし１１ｍ，Ｎの画素値（画素データ）として、出力部２３に供給する。
【００４５】
ここで、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１ｍ，１ないし１１ｍ，Ｎのうちの、N個未満の1個以上の画素の電気信号のAD変換を、並列で行うことができる。
【００４６】
但し、以下では、説明を簡単にするため、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うこととする。
【００４７】
列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１１ないし３１Ｎを有する。
【００４８】
さらに、列並列AD変換部２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
【００４９】
オートゼロ制御部３２は、ADC３１ｎが有する、後述するコンパレータ６１ｎのオートゼロ処理を制御するための信号であるオートゼロパルスを、オートゼロ制御線３２Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５０】
参照信号出力部３３は、例えば、DA(Digital to Analog)変換器で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５１】
クロック出力部３４は、所定の周波数のクロックを、クロック線３４Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５２】
ADC３１ｎは、VSL４１ｎに接続されており、したがって、ADC３１ｎには、画素１１ｍ，ｎがVSL４１ｎ上に出力するVSL信号（電気信号）が供給される。
【００５３】
ADC３１ｎは、画素１１ｍ，ｎが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
【００５４】
ここで、ADC３１ｎは、画素１１ｍ，ｎのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１ｍ，ｎのVSL信号と参照信号とのレベルが一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１ｍ，ｎのVSL信号のAD変換を行う。
【００５５】
ADC３１ｎにおいて、画素１１ｍ，ｎのVSL信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
【００５６】
また、N個のADC３１１ないし３１Ｎには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，ＮのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
【００５７】
出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１ｎから、そのADC３１ｎで求められた画素１１ｍ，ｎのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
【００５８】
なお、ここでは、ADC３１ｎにおいて、AD変換の他、CDSを行うこととしたが、ADC３１ｎでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
【００５９】
また、以下では、CDSについては、適宜、説明を省略する。
【００６０】
＜画素１１ｍ，ｎの構成例＞
【００６１】
図３は、図２の画素１１ｍ，ｎの構成例を示す回路図である。
【００６２】
図３において、画素１１ｍ，ｎは、PD５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
【００６３】
また、画素１１ｍ，ｎにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
【００６４】
PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。
【００６５】
PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
【００６６】
FET５２は、PD５１に蓄積された電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
【００６７】
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
【００６８】
また、転送Tr５２のゲートは、画素制御線４１ｍに接続されており、転送Tr５２のゲートには、画素制御線４１ｍを介して、転送パルスTRGが供給される。
【００６９】
ここで、画素駆動部２１（図２）が、画素制御線４１ｍを介して、画素１１ｍ，ｎを駆動（制御）するために、画素制御線４１ｍに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
【００７０】
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
【００７１】
FET５４は、FD５３に蓄積された電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
【００７２】
リセットTr５４のドレインは、電源Vddに接続されている。
【００７３】
また、リセットTr５４のゲートは、画素制御線４１ｍに接続されており、リセットTr５４のゲートには、画素制御線４１ｍを介して、リセットパルスRSTが供給される。
【００７４】
FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
【００７５】
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
【００７６】
FET５６は、VSL４２ｎへの電気信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
【００７７】
選択Tr５６のソースは、VSL４２ｎに接続されている。
【００７８】
また、選択Tr５６のゲートは、画素制御線４１ｍに接続されており、選択Tr５６のゲートには、画素制御線４１ｍを介して、選択パルスSELが供給される。
【００７９】
ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２ｎを介して電流源４３ｎに接続されることで、増幅Tr５５及び電流源４３ｎによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３は、SFを介して、VSL４２ｎに接続されている。
【００８０】
なお、画素１１ｍ，ｎは、選択Tr５６なしで構成することができる。
【００８１】
また、画素１１ｍ，ｎの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
【００８２】
以上のように構成される画素１１ｍ，ｎでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
【００８３】
PD５１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
【００８４】
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
【００８５】
転送Tr５２がオン状態になると、PD５１に蓄積された電荷は、転送Tr５２を介して、FD５３に転送されて蓄積される。
【００８６】
画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
【００８７】
リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
【００８８】
ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１ｍ，ｎのリセットである。
【００８９】
FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
【００９０】
転送Tr５２がオン状態になることにより、PD５１に蓄積された電荷は、転送Tr５２を介して、リセット後のFD５３に転送されて蓄積される。
【００９１】
FD５３に蓄積された電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２ｎ上に出力される。
【００９２】
VSL４２ｎに接続されているADC３１ｎ（図２）では、画素１１ｍ，ｎのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
【００９３】
さらに、ADC３１ｎでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１に蓄積され、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
【００９４】
そして、ADC３１ｎでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
【００９５】
＜ADC３１ｎの第１の構成例＞
【００９６】
図４は、図２のADC３１ｎの第１の構成例を示すブロック図である。
【００９７】
ADC３１ｎは、コンパレータ６１ｎ、及び、カウンタ６２ｎを有し、参照信号比較型のAD変換、及び、CDSを行う。
【００９８】
コンパレータ６１ｎは、反転入力端子(-)、及び、非反転入力端子(+)の２つの入力端子を有する。
【００９９】
コンパレータ６１ｎの２つの入力端子のうちの一方の入力端子である反転入力端子(-)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号（リセットレベル、信号レベル）のうちの一方である、例えば、参照信号が供給される。コンパレータ６１ｎの２つの入力端子のうちの他方の入力端子である非反転入力端子(+)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号のうちの他方である、例えば、VSL信号が供給される。
【０１００】
コンパレータ６１ｎは、反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号とを比較し、その比較結果を出力する。
【０１０１】
すなわち、コンパレータ６１ｎは、反転入力端子に供給される参照信号が、非反転入力端子に供給されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Lレベルを出力する。
【０１０２】
また、コンパレータ６１ｎは、非反転入力端子に供給されるVSL信号が、反転入力端子に供給される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるHレベルを出力する。
【０１０３】
なお、コンパレータ６１ｎには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、オートゼロパルスが供給される。コンパレータ６１ｎでは、オートゼロ制御部３２からのオートゼロパルスに従って、オートゼロ処理が行われる。
【０１０４】
ここで、オートゼロ処理では、コンパレータ６１ｎにおいて、そのコンパレータ６１ｎに現に与えられている２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子に現に供給されている信号と、非反転入力端子に現に供給されている信号とが一致している旨の比較結果が得られるように、コンパレータ６１ｎが設定される。
【０１０５】
カウンタ６２ｎには、コンパレータ６１ｎの出力と、クロック出力部３４からのクロックとが供給される。
【０１０６】
カウンタ６２ｎは、例えば、参照信号出力部３３からコンパレータ６１ｎに供給される参照信号（のレベル）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、コンパレータ６１ｎの出力が、例えば、Lレベルになっている間、クロックのカウントを続行する。そして、カウンタ６２ｎは、コンパレータ６１ｎの出力が、例えば、LレベルからHレベルになると、すなわち、コンパレータ６１ｎの反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号とのレベルが等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
【０１０７】
そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果として出力する。
【０１０８】
ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さくなっていくスロープ（スロープ状の波形）を有する信号を出力する。
【０１０９】
この場合、カウンタ６２ｎでは、スロープの開始から、参照信号が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果とされる。
【０１１０】
ADC３１ｎは、画素１１ｍ，ｎからコンパレータ６１ｎの非反転入力端子に供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１ｎは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１ｍ，ｎの画素値として出力する。
【０１１１】
なお、ADC３１ｎにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２ｎでのクロックのカウントを制御することにより行うことができる。
【０１１２】
すなわち、カウンタ６２ｎにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
【０１１３】
また、本実施の形態では、参照信号として、一定の割合で小さくなっていくスロープを有するランプ信号を採用するが、参照信号としては、その他、例えば、一定の割合で大きくなっていくスロープを有するランプ信号等を採用することができる。
【０１１４】
＜コンパレータ６１ｎの構成例＞
【０１１５】
図５は、図４のコンパレータ６１ｎの構成例を示すブロック図である。
【０１１６】
コンパレータ６１ｎは、差動アンプ７１、及び、出力アンプ７２を有する。
【０１１７】
差動アンプ７１には、参照信号と、VSL信号とが供給される。
【０１１８】
差動アンプ７１は、そこに供給される２つの信号である参照信号とVSL信号とを比較した比較結果を表す比較結果信号を、差動出力として、出力アンプ７２に出力する。すなわち、差動アンプ７１は、参照信号とVSL信号との差に対応する信号を、差動出力として出力する。
【０１１９】
出力アンプ７２は、差動アンプ７１が出力する差動出力（比較結果信号）を、後段の回路に適切なレベルで出力するために、その差動出力をバッファリングするバッファとして機能する。
【０１２０】
すなわち、出力アンプ７２は、差動アンプ７１が出力する差動出力（比較結果信号）を所定のゲインで増幅し、その増幅の結果得られる信号を、アンプ出力として出力する。
【０１２１】
出力アンプ７２のアンプ出力は、参照信号とVSL信号とを比較した比較結果を表す、コンパレータ６１ｎの最終的な出力信号として、カウンタ６２ｎに供給される。
【０１２２】
カウンタ６２ｎは、上述したように、クロック出力部３４からのクロックをカウントし、コンパレータ６１ｎの出力に応じて、クロックのカウントを終了する。そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎ（の差動アンプ７１）に供給されるVSL信号のAD変換結果として出力する。
【０１２３】
＜差動アンプ７１及び出力アンプ７２の構成例＞
【０１２４】
図６は、図５の差動アンプ７１及び出力アンプ７２の構成例を示す回路図である。
【０１２５】
図６において、差動アンプ７１は、FET８１，８２，８３、及び、８４，スイッチ８５及び８６、コンデンサ８７及び８８、並びに、電流源８９を有する。
【０１２６】
FET８１、及び、FET８２は、NMOS(Negative Channel MOS)のFETであり、それぞれのソースどうしが接続されている。さらに、FET８１及びFET８２のソースどうしの接続点は、一端が接地されている電流源８９の他端に接続されている。FET８１及びFET８２は、いわゆる差動対を構成している。
【０１２７】
FET８１のゲートは、コンデンサ８７を介して、コンパレータ６１ｎ（差動アンプ７１）の反転入力端子IN1に接続され、FET８２のゲートは、コンデンサ８８を介して、コンパレータ６１ｎ（差動アンプ７１）の非反転入力端子IN2に接続されている。
【０１２８】
コンパレータ６１ｎは、以上のように、FET８１、及び、FET８２で構成される差動対を入力段に有する。
【０１２９】
FET８３及びFET８４は、PMOS(Positive Channel MOS)のFETであり、それぞれのゲートどうしが接続されている。
【０１３０】
また、FET８３及びFET８４のソースは、電源Vddに接続され、FET８３及びFET８４のゲートどうしの接続点は、FET８３のドレインに接続されており、したがって、FET８３及びFET８４は、カレントミラーを構成している。
【０１３１】
カレントミラーを構成するFET８３及びFET８４のうちの、FET８３のドレインは、FET８１のドレインに接続され、FET８４のドレインは、FET８２のドレインに接続されている。
【０１３２】
そして、FET８２及びFET８４のドレインどうしの接続点は、差動アンプ７１の出力端子OUTdに接続されている。
【０１３３】
スイッチ８５及びスイッチ８６は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
【０１３４】
すなわち、スイッチ８５は、オートゼロパルスに応じて、FET８１のゲートとドレインとの間を接続又は切断するようにオン又はオフする。スイッチ８６は、オートゼロパルスに応じて、FET８２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
【０１３５】
コンデンサ８７の一端は、FET８１のゲートに接続され、コンデンサ８７の他端は、反転入力端子IN1に接続されている。
【０１３６】
コンデンサ８８の一端は、FET８２のゲートに接続され、コンデンサ８８の他端は、非反転入力端子IN2に接続されている。
【０１３７】
図６において、出力アンプ７２は、FET９１，９２、スイッチ９３、及び、コンデンサ９４を有する。
【０１３８】
FET９１は、PMOSのFETであり、そのゲートは、差動アンプ７１の出力端子OUTdに接続されている。FET９１のソースは、電源Vddに接続され、ドレインは、FET９２のドレインに接続されている。
【０１３９】
FET９２は、NMOSのFETであり、電流源として機能する。FET９２のゲートは、コンデンサ９４の一端に接続され、ソースは、接地されている。
【０１４０】
スイッチ９３は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
【０１４１】
すなわち、スイッチ９３は、オートゼロパルスに応じて、FET９２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
【０１４２】
コンデンサ９４の一端は、FET９２のゲートに接続され、他端は接地されている。
【０１４３】
なお、FET９１のドレインとFET９２のドレインとの接続点は、出力アンプ７２の出力端子OUT1に接続されており、FET９１のドレインとFET９２のドレインとの接続点の電圧が、出力端子OUT1から、アンプ出力として出力される。
【０１４４】
以上のように構成されるコンパレータ６１ｎでは、差動アンプ７１のFET８１（のドレインからソース）には、FET８１のゲート電圧に対応する電流i1が流れ、FET８２（のドレインからソース）には、FET８２のゲート電圧に対応する電流i2が流れる。
【０１４５】
また、カレントミラーを構成するFET８３及びFET８４（のソースからドレイン）には、FET８１に流れる電流i1と同一の電流が流れる。
【０１４６】
反転入力端子IN1からコンデンサ８７を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）が、非反転入力端子IN2からコンデンサ８８を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）よりも大である場合には、FET８１に流れる電流i1が、FET８２に流れる電流i2よりも大になる。
【０１４７】
この場合、FET８４には、FET８１に流れる電流i1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流i2は、電流i1よりも小さい電流であるため、FET８２では、電流i2を増大させようとして、ドレインソース間電圧が大になる。
【０１４８】
その結果、FET８２と８４との接続点である出力端子OUTdの差動出力は、Hレベルになる。
【０１４９】
一方、FET８２のゲート電圧が、FET８１のゲート電圧よりも大である場合には、FET８２に流れる電流i2が、FET８１に流れる電流i1よりも大になる。
【０１５０】
この場合、FET８４には、FET８１に流れる電流i1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流i2は、電流i1よりも大きい電流であるため、FET８２では、電流i2を減少させようとして、ドレインソース間電圧が小になる。
【０１５１】
その結果、FET８２と８４との接続点である出力端子OUTdの差動出力は、Lレベルになる。
【０１５２】
出力端子OUTdの差動出力は、出力アンプ７２のFET９１のゲートに供給される。
【０１５３】
出力アンプ７２では、FET９２は、電流源として機能し、FET９１のゲートに供給される差動出力がHレベルである場合には、FET９１はオフになる。
【０１５４】
FET９１がオフである場合、FET９１のドレインは、Lレベルとなり、したがって、出力端子OUT1のアンプ出力は、Lレベルになる。
【０１５５】
一方、FET９１のゲートに供給される差動出力がLレベルである場合には、FET９１はオンになる。
【０１５６】
FET９１がオンである場合、FET９１のドレインは、Hレベルとなり、したがって、出力端子OUT1のアンプ出力は、Hレベルになる。
【０１５７】
以上から、反転入力端子IN1に供給される参照信号が、非反転入力端子IN2に供給されるVSL信号よりも、電圧が高い場合には、出力端子OUT１のアンプ出力、すなわち、コンパレータ６１ｎの出力は、Lレベルになる。
【０１５８】
一方、非反転入力端子IN2に供給されるVSL信号が、反転入力端子IN1に供給される参照信号よりも、電圧が高い場合には、出力端子OUT1のアンプ出力（コンパレータ６１ｎの出力）は、Hレベルになる。
【０１５９】
ここで、スイッチ８５，８６、及び、９３は、オートゼロパルスに応じて、オン又はオフになる。
【０１６０】
オートゼロパルスは、例えば、一時的に、LレベルからHレベルになるパルスであり、スイッチ８５及び８６は、オートゼロパルスがLレベルのときにオフ状態になり、オートゼロパルスがHレベルのときにオン状態になる。
【０１６１】
スイッチ８５及び８６がオン状態になると、FET８１のゲートとドレインとが接続されるとともに、FET８２のゲートとドレインとが接続され、FET８１及び８２のゲート電圧は、同一になる。
【０１６２】
したがって、オートゼロパルスがHレベルになったとき、反転入力端子IN1からコンデンサ８７を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）と、非反転入力端子IN2からコンデンサ８８を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）とが一致するように、コンデンサ８７及び８８には、電荷が蓄積される。
【０１６３】
そして、オートゼロパルスがLレベルになると、FET８１のゲートとドレインとの接続が切断されるとともに、FET８２のゲートとドレインとの接続が切断される。そして、コンデンサ８７及び８８では、オートゼロパルスがHレベルになっていたときに蓄積された電荷が維持される。
【０１６４】
その結果、コンパレータ６１ｎ（の差動アンプ７１）は、オートゼロパルスがHレベルになっていたときに（オートゼロパルスが立ち下がるときに）コンパレータ６１ｎに与えられていた２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子IN1に供給されている参照信号と、非反転入力端子IN2に供給されているVSL信号とが一致している旨の比較結果が得られるように設定される。
【０１６５】
以上のようなコンパレータ６１ｎの設定が行われるのが、オートゼロ処理である。
【０１６６】
オートゼロ処理によれば、差動アンプ７１、ひいては、コンパレータ６１ｎにおいて、オートゼロ処理時に、コンパレータ６１ｎの反転入力端子IN1に与えられていた電圧と、非反転入力端子IN2に与えられていた電圧とが一致しているということを基準として、反転入力端子IN1に与えられる電圧と、非反転入力端子IN2に与えられる電圧との大小関係を判定することができる。
【０１６７】
なお、出力アンプ７２において、スイッチ９３は、スイッチ８５及び８６と同様に、オートゼロパルスがLレベルのときにオフ状態になり、オートゼロパルスがHレベルのときにオン状態になる。
【０１６８】
スイッチ９３がオン状態になると、コンデンサ９４が、FET９２のドレイン電圧と等しい電圧にチャージされる。その後、スイッチ９３がオフ状態になると、コンデンサ９４の電圧が、FET９２のゲートに印加され、FET９２は、スイッチ９３がオン状態のときに流れていた電流と同一の電流を流す電流源として機能する。
【０１６９】
＜イメージセンサ２の動作＞
【０１７０】
図７は、イメージセンサ２（図２）の動作を説明する図である。
【０１７１】
なお、図７において、横軸は時間を表し、縦軸は電圧を表す。
【０１７２】
図７は、イメージセンサ２において、画素１１ｍ，ｎから、VSL４２ｎを介して、ADC３１ｎのコンパレータ６１ｎの非反転入力端子IN2(+)に供給される電気信号であるVSL信号（の電圧）と、参照信号出力部３２から、参照信号線３３Ａを介して、ADC３１ｎのコンパレータ６１ｎの反転入力端子IN1(-)に供給される参照信号（の電圧）との例を示す波形図である。
【０１７３】
なお、図７では、VSL信号、及び、参照信号とともに、転送Tr５２（図３）（のゲート）に与えられる転送パルスTRG、リセットTr５４に与えられるリセットパルスRST、オートゼロ制御部３２からコンパレータ６１ｎ（図６）のスイッチ８５，８６、及び、９３に与えられるオートゼロパルス、差動アンプ７１（図６）の出力端子OUTdの差動出力、並びに、出力アンプ７２の出力端子OUT1のアンプ出力をも、図示してある。
【０１７４】
また、図７において、VSL信号は、（VSL４２ｎ上の電圧そのものではなく、）コンパレータ６１ｎ（図６）のFET８１のゲートに印加される電圧を示しており、参照信号は、（参照信号線３４Ａ上の電圧そのものではなく、）コンパレータ６１ｎのFET８２のゲートに印加される電圧を示している。後述する図においても、同様である。
【０１７５】
イメージセンサ２では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１ｍ，ｎがリセットされる。
【０１７６】
画素１１ｍ，ｎのリセットでは、図３で説明したように、FD５３が、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷がリセットされるため、画素１１ｍ，ｎが出力するVSL信号、すなわち、画素１１ｍ，ｎにおいて、FD５３から、増幅Tr５５及び選択Tr５６を介して出力されるVSL４２ｎ上のVSL信号の電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
【０１７７】
VSL信号は、FD５３が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１ｍ，ｎ内での多少の電荷の移動によって、FD５３に、僅かな電荷が入り込み、その結果、VSL信号は、僅かに降下する。
【０１７８】
図７では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１ｍ，ｎ内で生じる電荷の移動によって、VSL信号が、僅かに降下している。
【０１７９】
以上のように、画素１１ｍ，ｎのリセット後に生じるVSL信号の降下は、リセットフィードスルーと呼ばれることがある。
【０１８０】
画素１１ｍ，ｎのリセット後（又は、リセット中）に、オートゼロ制御部３２において、オートゼロパルスがLレベルからHレベルにされ、これにより、コンパレータ６１ｎ（図４）のオートゼロ処理が開始される。
【０１８１】
図７では、リセットフィードスルーが生じた後の時刻t4に、オートゼロパルスがHレベルからLレベルにされ、コンパレータ６１ｎのオードゼロ処理が開始されている。そして、その後、時刻t5において、オートゼロパルスがHレベルからLレベルにされることにより、コンパレータ６１ｎのオートゼロ処理が終了（完了）している。
【０１８２】
かかるオートゼロ処理によれば、オートゼロパルスの立ち下がりエッジのタイミングである時刻t5に、コンパレータ６１ｎに与えられているVSL信号と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定（比較）することができるように、コンパレータ６１ｎ（差動アンプ７１）が設定される。
【０１８３】
図７では、オートゼロ処理は、画素１１ｍ，ｎのリセット後に完了している。
【０１８４】
この場合、画素１１ｍ，ｎのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定することができるように、コンパレータ６１ｎが設定される。
【０１８５】
その結果、参照信号（の波形）は、画素１１ｍ，ｎのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧を、いわば基準とする位置に配置されることになる。
【０１８６】
参照信号出力部３３（図４）は、オートゼロ処理が完了（終了）した後の時刻t6に、参照信号を、所定の電圧だけ上昇させる。
【０１８７】
ここで、オートゼロ処理が終了した後の時刻t6に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
【０１８８】
また、参照信号出力部３３は、VSL信号のAD変換のために、参照信号の電圧を、一定の割合で小さくしていくが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
【０１８９】
参照信号出力部３３は、時刻t6において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
【０１９０】
その後、参照信号出力部３３は、時刻t7から時刻t9までの一定期間、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
【０１９１】
したがって、時刻t7から時刻t9までの期間の参照信号は、スロープを形成している。
【０１９２】
時刻t7から時刻t9までの期間の参照信号のスロープは、VSL信号のうちのリセットレベル（画素１１ｍ，ｎのリセット直後のVSL信号（画素１１ｍ，ｎがリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL信号））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t7から時刻t9までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
【０１９３】
ここで、コンパレータ６１ｎは、画素１１ｍ，ｎのリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL信号と参照信号と（の電圧）が一致するように設定されるので、オートゼロ処理が終了した後の時刻t6に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL信号（リセットレベル）より電圧が大になる。したがって、コンパレータ６１ｎは、P相の開始時刻t7では、参照信号が、VSL信号より大である旨の比較結果を出力する。
【０１９４】
すなわち、差動アンプ７１の差動出力はHレベルになり、出力アンプ７２のアンプ出力はLレベルになる。
【０１９５】
ADC３１ｎ（図４）のカウンタ６２ｎは、例えば、P相スロープの開始時刻t7から、クロックのカウントを開始する。
【０１９６】
P相において、参照信号（の電圧）は小さくなっていき、図７では、P相の時刻t8において、参照信号とリセットレベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、P相の開始時から逆転する。
【０１９７】
その結果、コンパレータ６１ｎが出力する比較結果は、P相の開始時から逆転し、コンパレータ６１ｎは、リセットレベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
【０１９８】
すなわち、差動アンプ７１の差動出力はLレベルになり、出力アンプ７２のアンプ出力はHレベルになる。
【０１９９】
コンパレータ６１ｎが出力する比較結果が逆転すると、すなわち、コンパレータ６１ｎの出力である、出力アンプ７２のアンプ出力がHレベルになると、ADC３１ｎ（図４）のカウンタ６２ｎは、クロックのカウントを終了し、そのときのカウンタ６２ｎのカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
【０２００】
P相の終了後、イメージセンサ２では、時刻t10からt11までの間、転送パルスTRGがLレベルからHレベルにされ、その結果、画素１１ｍ，ｎ（図３）において、光電変換によってPD５１に蓄積された電荷が、転送Tr５２を介して、FD５３に転送されて蓄積される。
【０２０１】
PD５１からFD５３に電荷が蓄積されることにより、そのFD５３に蓄積された電荷に対応するVSL信号の電圧は下降し、時刻t11において、転送パルスTRGがHレベルからLレベルになると、PD５１からFD５３への電荷の転送が終了して、VSL信号は、FD５３に蓄積された電荷に対応する信号レベル（電圧）となる。
【０２０２】
また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
【０２０３】
以上のように、VSL信号が、FD５３に蓄積された電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL信号との大小関係は、再び逆転する。
【０２０４】
その結果、差動アンプ７１の差動出力はHレベルになり、出力アンプ７２のアンプ出力はLレベルになる。
【０２０５】
参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t12から時刻t14までの一定期間（時刻t7から時刻t9までの一定期間と一致している必要はない）、参照信号の電圧を、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
【０２０６】
したがって、時刻t12から時刻t14までの期間の参照信号は、時刻t7から時刻t9までの期間の参照信号と同様に、スロープを形成している。
【０２０７】
時刻t12から時刻t14までの期間の参照信号のスロープは、VSL信号のうちの信号レベル（画素１１ｍ，ｎ（図３）において、PD５１からFD５３への電荷の転送が行われた直後のVSL信号）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t12から時刻t14までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
【０２０８】
ここで、D相の開始時刻t12では、P相の開始時刻t7の場合と同様に、参照信号は、VSL信号の（電圧）より大になる。したがって、コンパレータ６１ｎは、D相の開始時刻t12では、参照信号が、VSL信号より大である旨の比較結果を出力する。
【０２０９】
すなわち、差動アンプ７１の差動出力はHレベルになり、出力アンプ７２のアンプ出力はLレベルになる。
【０２１０】
ADC３１ｎ（図４）のカウンタ６２ｎは、例えば、D相スロープの開始時刻t12から、クロックのカウントを開始する。
【０２１１】
D相において、参照信号（の電圧）は小さくなっていき、図７では、D相の時刻t13において、参照信号と信号レベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、D相の開始時から逆転する。
【０２１２】
その結果、コンパレータ６１ｎが出力する比較結果も、D相の開始時から逆転し、コンパレータ６１ｎは、信号レベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
【０２１３】
すなわち、差動アンプ７１の差動出力はLレベルになり、出力アンプ７２のアンプ出力はHレベルになる。
【０２１４】
コンパレータ６１ｎが出力する比較結果が逆転すると、ADC３１ｎ（図４）のカウンタ６２ｎは、クロックのカウントを終了し、そのときのカウンタ６２ｎのカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
【０２１５】
以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められると、イメージセンサ２では、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われ、そのCDSの結果得られる差分が、画素値として出力される。
【０２１６】
ところで、イメージセンサ２から出力される画素値に含まれるノイズとしては、例えば、画素１１ｍ，ｎ（図３）を構成する増幅Tr５５のノイズや、ADC３１ｎ（図４）を構成するコンパレータ６１ｎのノイズがある。
【０２１７】
ここで、増幅Tr５５のノイズや、コンパレータ６１ｎのノイズは、回路に起因するノイズであるので、回路起因ノイズともいう。
【０２１８】
画素値に含まれるノイズとしては、回路起因ノイズの他、例えば、光の粒子性に基づく光ショットノイズがある。
【０２１９】
例えば、夜景のような暗いシーンの画像については、光ショットノイズよりも、回路起因ノイズの影響が大であるため、回路起因ノイズを低減することは有効である。
【０２２０】
画素１１ｍ，ｎから得られる画素値に含まれるノイズのうちの、回路起因ノイズについては、例えば、画素１１ｍ，ｎから得られるVSL信号のAD変換を複数回であるC回行い、そのAD変換結果の加算平均をとることで、1回のAD変換結果から得られる画素値の1/√C倍に低減することができる。
【０２２１】
例えば、いま、複数回Cとして、2回を採用することとすると、ADC３１ｎにおいて、画素１１ｍ，ｎから得られるVSL信号のAD変換を、時分割で2回行い、出力部２３（図２）等において、2回のAD変換結果の加算平均値を求め、画素１１ｍ，ｎの最終的な画素値として出力することで、画素値の低ノイズ化を図ること、すなわち、画素値に含まれるノイズ（回路起因ノイズ）を、1/√2倍に低減することができる。
【０２２２】
しかしながら、ADC３１ｎにおいて、画素１１ｍ，ｎから得られるVSL信号のAD変換を、時分割で2回行う場合には、画素値を得るためのAD変換に時間を要することになる。
【０２２３】
そこで、AD変換の高速性を維持しつつ、画素値の低ノイズ化を図ることができるADC３１ｎについて説明する。
【０２２４】
＜ADC３１ｎの第２の構成例＞
【０２２５】
図８は、図２のADC３１ｎの第２の構成例を示すブロック図である。
【０２２６】
なお、図中、図４の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２２７】
また、図８では、オートゼロ制御線３２Ａ、及び、クロック線３４Ａについては、図示を省略してある。
【０２２８】
図８のADC３１ｎは、コンパレータ６１ｎ及びカウンタ６２ｎを有する点で、図４の場合と共通する。
【０２２９】
但し、図８のADC３１ｎは、コンパレータ６３ｎ及びカウンタ６４ｎが新たに設けられている点で、図４の場合と相違する。
【０２３０】
図８のADC３１ｎでは、コンパレータ６１ｎ及びカウンタ６２ｎにおいて、図４で説明したように、参照信号とVSL信号との（電圧の）大小関係が逆転するまでの時間がカウントされることにより、画素１１ｍ，ｎのVSL信号のAD変換が行われ、そのVSL信号のAD変換結果（さらには、CDSが行われた結果）が、カウンタ６２ｎから出力される。
【０２３１】
コンパレータ６３ｎ及びカウンタ６４ｎでも、コンパレータ６１ｎ及びカウンタ６２ｎと同様に、参照信号とVSL信号との大小関係が逆転するまでの時間がカウントされることにより、画素１１ｍ，ｎのVSL信号のAD変換が行われ、そのVSL信号のAD変換結果が、カウンタ６４ｎから出力される。
【０２３２】
ここで、カウンタ６２ｎから出力されるAD変換結果を、第１のAD変換結果ともいい、カウンタ６４ｎから出力されるAD変換結果を、第２のAD変換結果ともいう。
【０２３３】
第１及び第２のAD変換結果については、例えば、出力部２３（図２）において、第１及び第２のAD変換結果の加算平均値が、画素１１ｍ，ｎの最終的な画素値として求められる。
【０２３４】
以上のように、画素１１ｍ，ｎのVSL信号について、コンパレータ６１ｎ及びカウンタ６２ｎにおいてAD変換を行い、第１のAD変換結果を得るとともに、コンパレータ６３ｎ及びカウンタ６４ｎにおいてAD変換を行い、第２のAD変換結果を得て、その第１及び第２のAD変換結果の加算平均値を、画素１１ｍ，ｎの最終的な画素値とすることにより、画素値に含まれるノイズ（回路起因ノイズ）を低減することができる。
【０２３５】
さらに、図８では、コンパレータ６１ｎ及びカウンタ６２ｎのセットと、コンパレータ６３ｎ及びカウンタ６４ｎのセットとのそれぞれでAD変換を行うので、AD変換に要する時間は、図２のADC３１ｎで、1回のAD変換を行う時間と変わらない。
【０２３６】
したがって、AD変換の高速性を維持しつつ、画素値の低ノイズ化を図ることができる。
【０２３７】
なお、図２では、1本のVSL４２ｎに、1個のADCが設けられているのに対して、図８では、1本のVSL４２ｎに、2個のADCが設けられていると捉えることができる。
【０２３８】
ところで、図８のADC３１ｎは、図４のADC３１ｎを構成するコンパレータ６１ｎ及びカウンタ６２ｎのセットの他に、そのセットと同様のコンパレータ６３ｎ及びカウンタ６４ｎのセットを有する。
【０２３９】
コンパレータ６１ｎは、図５及び図６で説明したように、差動アンプ７１と出力アンプ７２とを有するが、差動アンプ７１については、コンパレータ６１ｎのノイズを低減するために、差動アンプ７１を構成するFET８１及び８２等のトランジスタとして、サイズの大きなトランジスタが採用されることが一般的である。
【０２４０】
また、差動アンプ７１については、コンパレータ６１ｎの動作中、電流源８９において電流（バイアス電流）を流し続ける必要がある。
【０２４１】
したがって、ADC３１ｎに、コンパレータ６１ｎと、そのコンパレータ６１ｎと同様に構成されるコンパレータ６３ｎとを設ける場合には、コンパレータ６３ｎを設けない場合と比較して、レイアウト面積、及び、消費電力が、ほぼ2倍に増大する。
【０２４２】
そこで、レイアウト面積、及び、消費電力の増大を抑制しながら、AD変換の高速性を維持しつつ、画素値の低ノイズ化を図ることができるADC３１ｎについて説明する。
【０２４３】
＜ADC３１ｎの第３の構成例＞
【０２４４】
図９は、図２のADC３１ｎの第３の構成例を示すブロック図である。
【０２４５】
なお、図中、図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２４６】
また、図９では、図８と同様に、オートゼロ制御線３２Ａ、及び、クロック線３４Ａについては、図示を省略してある。
【０２４７】
図９のADC３１ｎは、2個のカウンタ６２ｎ及び６４ｎを有する点で、図８の場合と共通する。
【０２４８】
但し、図９のADC３１ｎは、2個のコンパレータ６１ｎ及び６３ｎに代えて、1個のコンパレータ１０１ｎが設けられている点で、図８の場合と相違する。
【０２４９】
コンパレータ１０１ｎには、参照信号とVSL信号とが供給される。
【０２５０】
コンパレータ１０１ｎは、コンパレータ６１ｎと同様に、参照信号（の電圧）が、VSL信号（の電圧）よりも大である場合に、Lレベルを、出力信号として出力し、VSL信号が、参照信号よりも大である場合に、Hレベルを、出力信号として出力する。
【０２５１】
但し、コンパレータ１０１ｎは、複数としての、例えば、第１アンプ出力と第２アンプ出力との２つの出力信号を出力する。
【０２５２】
第１アンプ出力は、カウンタ６２ｎに供給され、第２アンプ出力は、カウンタ６４ｎに供給される。
【０２５３】
カウンタ６２ｎでは、第１アンプ出力に基づいて、図４や図７で説明したように、参照信号とVSL信号との（電圧の）大小関係が逆転するまでの時間がカウントされ、すなわち、所定のタイミング（例えば、P相やD相が開始するタイミング）から、第１アンプ出力がLレベルからHレベルに変化するタイミングまでの時間がカウントされ、その結果得られるカウント値が、画素１１ｍ，ｎのVSL信号の第１のAD変換結果（さらには、CDSが行われた結果）として出力される。
【０２５４】
カウンタ６４ｎでも、カウンタ６２ｎと同様に、第２アンプ出力に基づいて、参照信号とVSL信号との大小関係が逆転するまでの時間がカウントされ、すなわち、所定のタイミングから、第２アンプ出力がLレベルからHレベルに変化するタイミングまでの時間がカウントされ、その結果得られるカウント値が、画素１１ｍ，ｎのVSL信号の第２のAD変換結果として出力される。
【０２５５】
第１及び第２のAD変換結果については、例えば、図８の場合と同様に、出力部２３（図２）において、第１及び第２のAD変換結果の加算平均値が、画素１１ｍ，ｎの最終的な画素値として求められる。
【０２５６】
したがって、図９のADC３１ｎによれば、図８の場合と同様に、第１及び第２のAD変換結果の加算平均値が、画素１１ｍ，ｎの最終的な画素値として求められるので、画素値に含まれるノイズ（回路起因ノイズ）を低減することができる。
【０２５７】
さらに、図９では、コンパレータ１０１ｎが出力する２つの出力信号である第１アンプ出力、及び、第２アンプ出力に基づいて、カウンタ６２ｎ及び６４ｎがカウントをそれぞれ行うことにより、第１及び第２のAD変換結果を求めるAD変換が行われるので、図２のADC３１ｎが1回のAD変換を行う時間と同様の時間で、AD変換を行うことができる。
【０２５８】
したがって、AD変換の高速性を維持しつつ、画素値の低ノイズ化を図ることができる。
【０２５９】
また、図９のADC３１ｎに設けられているコンパレータは、1個のコンパレータ１０１ｎであり、2個のコンパレータ６１ｎ及び６３ｎを有する図８の場合に比較して、レイアウト面積、及び、消費電力の増大を抑制することができる。
【０２６０】
以上から、図９のADC３１ｎによれば、レイアウト面積、及び、消費電力の増大を抑制しながら、AD変換の高速性を維持しつつ、画素値の低ノイズ化を図ることができる。
【０２６１】
＜コンパレータ１０１ｎの構成例＞
【０２６２】
図１０は、図９のコンパレータ１０１ｎの構成例を示すブロック図である。
【０２６３】
なお、図中、図５のコンパレータ６１ｎと対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２６４】
図１０のコンパレータ１０１ｎは、差動アンプ７１、及び、出力アンプ７２を有する点で、図５のコンパレータ６１ｎと共通する。
【０２６５】
但し、図１０のコンパレータ１０１ｎは、出力アンプ１１１が新たに設けられている点で、図５のコンパレータ６１ｎと相違する。
【０２６６】
コンパレータ１０１ｎにおいて、差動アンプ７１の差動出力は、出力アンプ７２及び１１１に供給される。
【０２６７】
したがって、コンパレータ１０１ｎでは、1個の差動アンプ７１が、複数である2個の出力アンプ７２及び１１１で共有されている、ということができる。
【０２６８】
出力アンプ７２は、図５で説明したように、差動アンプ７１が出力する差動出力（比較結果信号）を、後段の回路に適切なレベルで出力するために、その差動出力をバッファリングするバッファとして機能する。
【０２６９】
すなわち、出力アンプ７２は、差動アンプ７１が出力する差動出力を所定のゲインで増幅し、その増幅の結果得られる信号を、第１アンプ出力として出力する。
【０２７０】
出力アンプ７２の第１アンプ出力は、参照信号とVSL信号とを比較した比較結果を表す、コンパレータ１０１ｎの最終的な信号として、カウンタ６２ｎ（図９）に供給される。
【０２７１】
出力アンプ１１１も、出力アンプ７２と同様に、差動アンプ７１が出力する差動出力をバッファリングするバッファとして機能する。
【０２７２】
すなわち、出力アンプ１１１は、出力アンプ７２と同様に、差動アンプ７１が出力する差動出力を所定のゲインで増幅し、その増幅の結果得られる信号を、第２アンプ出力として出力する。
【０２７３】
出力アンプ１１１の第２アンプ出力は、参照信号とVSL信号とを比較した比較結果を表す、コンパレータ１０１ｎの最終的な信号として、カウンタ６４ｎ（図９）に供給される。
【０２７４】
但し、出力アンプ７２及び１１１において、第１アンプ出力及び第２アンプ出力は、それぞれずれたタイミングで出力される。したがって、ADC３１ｎにおいて、カウンタ６２ｎ及び６４ｎそれぞれがVSL信号のAD変換結果としてカウントする期間（時間）は、異なる期間であり、それぞれから得られるAD変換結果は、いわば異なる系統のAD変換結果である。
【０２７５】
＜差動アンプ７１、並びに、出力アンプ７２及び１１１の構成例＞
【０２７６】
図１１は、図１０の差動アンプ７１、並びに、出力アンプ７２及び１１１の構成例を示す回路図である。
【０２７７】
なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２７８】
図１１において、差動アンプ７１及び出力アンプ７２は、図６の場合と同様に構成されている。
【０２７９】
ここで、図６で説明したように、出力アンプ７２の出力端子OUT1からは、FET９１のドレインとFET９２のドレインとの接続点の電圧が出力されるが、この電圧が、第１アンプ出力である。
【０２８０】
図１１において、出力アンプ１１１は、FET１２１，１２２、スイッチ１２３、コンデンサ１２４、及び、タイミング制御部１３１を有する。
【０２８１】
FET１２１ないしコンデンサ１２４は、出力アンプ７２のFET９１ないしコンデンサ９４とそれぞれ同様に構成される。
【０２８２】
すなわち、FET１２１は、PMOSのFETであり、そのゲートは、差動アンプ７１の出力端子OUTdに接続されている。FET１２１のソースは、電源Vddに接続され、ドレインは、FET１２２のドレインに接続されている。
【０２８３】
FET１２２は、NMOSのFETであり、電流源として機能する。FET１２２のゲートは、コンデンサ１２４の一端に接続され、ソースは、接地されている。
【０２８４】
スイッチ１２３は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
【０２８５】
すなわち、スイッチ１２３は、オートゼロパルスに応じて、FET１２２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
【０２８６】
コンデンサ１２４の一端は、FET１２２のゲートに接続され、他端は接地されている。
【０２８７】
なお、FET１２１のドレインとFET１２２のドレインとの接続点は、出力アンプ１１１の出力端子OUT2に接続されており、FET１２１のドレインとFET１２２のドレインとの接続点の電圧が、出力端子OUT2から、第２アンプ出力として出力される。
【０２８８】
タイミング制御部１３１は、出力アンプ７２の第１アンプ出力と、出力アンプ１１１の第２アンプ出力とを、所定の時間だけずらして出力するタイミング制御を行う。
【０２８９】
すなわち、タイミング制御部１３１は、出力アンプ７２の第１アンプ出力が（LレベルからHレベル、又は、HレベルからLレベルに）反転する反転タイミングと、出力アンプ１１１の第２アンプ出力が反転する反転タイミングとがずれるように、例えば、第２アンプ出力の反転タイミングを制御する。
【０２９０】
タイミング制御部１１１は、FET１３２、スイッチ１３３、及び、コンデンサ１３４を有する。
【０２９１】
FET１３２は、NMOSのFETであり、電流源として機能する。FET１３２のゲートは、コンデンサ１３４の一端に接続され、ソースは、接地されている。また、FET１３２のドレインとゲートとは接続され、そのドレインとゲートとの接続点は、スイッチ１３３を介して、FET１２１のドレインに接続されている。
【０２９２】
スイッチ１３３は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
【０２９３】
すなわち、スイッチ１３３は、オートゼロパルスに応じて、FET１３２のドレインと、FET１２１のドレインとの間を接続又は切断するようにオン又はオフする。
【０２９４】
コンデンサ１３４の一端は、FET１３２のゲートに接続され、他端は接地されている。
【０２９５】
以上のように構成されるコンパレータ１０１ｎでは、参照信号（の電圧）が、VSL信号（の電圧）よりも大である場合には、図６で説明したように、差動アンプ７１の出力端子OUTdの差動出力は、Hレベルになる。
【０２９６】
差動出力がHレベルである場合、図６で説明したように、出力アンプ７２では、FET９１はオフになり、FET９１のドレインは、Lレベルとなるので、そのドレインと接続されている出力端子OUT1の第１アンプ出力は、Lレベルになる。
【０２９７】
差動出力がHレベルである場合、出力アンプ１１１でも、出力アンプ７２と同様に、FET１２１はオフになり、FET１２１のドレインは、Lレベルとなるので、そのドレインと接続されている出力端子OUT2の第２アンプ出力は、Lレベルになる。
【０２９８】
一方、VSL信号が、参照信号よりも大である場合には、図６で説明したように、差動アンプ７１の出力端子OUTdの差動出力は、Lレベルになる。
【０２９９】
差動出力がLレベルである場合、図６で説明したように、出力アンプ７２では、FET９１はオンになり、FET９１のドレインは、Hレベルとなるので、そのドレインと接続されている出力端子OUT1の第１アンプ出力は、Hレベルになる。
【０３００】
差動出力がHレベルである場合、出力アンプ１１１でも、出力アンプ７２と同様に、FET１２１はオンになり、FET１２１のドレインは、Hレベルとなるので、そのドレインと接続されている出力端子OUT2の第２アンプ出力は、Hレベルになる。
【０３０１】
以上から、図７で説明したように、参照信号（の電圧）が、一定の割合で低下していく場合には、参照信号が、VSL信号よりも大である間は、第１アンプ出力及び第２アンプ出力のいずれも、Lレベルになっており、参照信号が、VSL信号と一致し、大小関係が逆転すると、第１アンプ出力及び第２アンプ出力のいずれも、LレベルからHレベルに、レベルが反転する。
【０３０２】
但し、コンパレータ１０１ｎでは、出力アンプ７２の第１アンプ出力に基づいて得られる第１のAD変換結果と、出力アンプ１１１の第２アンプ出力に基づいて得られる第２のAD変換結果として、いわば異なる系統のAD変換結果が得られるようにするため、第１アンプ出力のレベルが反転するタイミング（以下、第１アンプ出力反転タイミングともいう）と、第２アンプ出力のレベルが反転するタイミング（以下、第２アンプ出力反転タイミングともいう）とがずれるように、タイミング制御部１３１が、第２アンプ出力反転タイミングを制御する。
【０３０３】
図１２は、第１アンプ出力反転タイミングと第２アンプ出力反転タイミングとがずれるように、第２アンプ出力反転タイミングを制御する方法を説明する図である。
【０３０４】
図１２Ａは、オートゼロ処理時の差動アンプ７１、並びに、出力アンプ７２及び１１１を示している。
【０３０５】
オートゼロ処理時には、オートゼロパルスは、Hレベルになり、オートゼロパルスがHレベルである場合には、スイッチ８５及び８６は、オンになり、図６で説明したように、オートゼロ処理が行われる。
【０３０６】
さらに、オートゼロパルスがHレベルである場合、スイッチ９３，１２３、及び、１３３は、すべてオンになる。
【０３０７】
スイッチ９３，１２３、及び、１３３がオンである場合、FET９２，１２２、及び、１３２それぞれのゲート及びドレインの電圧は、同一になる。
【０３０８】
したがって、スイッチ９３，１２３、及び、１３３がオンである場合に、電流源としてのFET９２が（FET９１に）流すバイアス電流を、Iで表すこととすると、電流源としてのFET１２２及び１３２が（FET１２１に）流すバイアス電流は、Iとなる。
【０３０９】
いま、FET１２２と１２３とのサイズが同一であるとすると、FET１２２及び１３２のそれぞれは、同一のバイアス電流を流すので、FET１２２及び１３２のそれぞれが流すバイアス電流は、I/2となる。
【０３１０】
図１２Ｂは、オートゼロ処理時以外の差動アンプ７１、並びに、出力アンプ７２及び１１１を示している。
【０３１１】
オートゼロ処理時以外では、オートゼロパルスは、Lレベルになり、オートゼロパルスがLレベルである場合には、スイッチ８５，８６，９３，１２３、及び、１３３は、すべてオフになる。
【０３１２】
出力アンプ７２では、図６で説明したように、スイッチ９３がオンのときに、コンデンサ９４が、FET９２のドレイン電圧と等しい電圧にチャージされる。そして、スイッチ９３がオフになると、コンデンサ９４の電圧が、FET９２のゲートに印加され、FET９２は、スイッチ９３がオンのときに流れていたバイアス電流Iと同一のバイアス電流Iを流す。
【０３１３】
一方、出力アンプ１１１では、スイッチ１２３及び１３３がオンのときに、FET１２２及び１３２が、それぞれ、I/2をバイアス電流を流すように、コンデンサ１２４及び１３４がチャージされる。
【０３１４】
そして、スイッチ１２３及び１３３がオフになると、コンデンサ１２４の電圧が、FET１２２のゲートに印加され、FET１２２は、スイッチ１２３がオンのときに流れていたバイアス電流I/2と同一のバイアス電流I/2を流す。
【０３１５】
但し、スイッチ１２３及び１３３がオフになると、タイミング制御部１３１を構成するFET１３２のドレインは、FET１２１のドレインから切断されるため、FET１３２に電流（バイアス電流）は流れなくなる。
【０３１６】
その結果、FET１２１に流れるバイアス電流は、FET１２２が流す電流だけになり、I/2となる。
【０３１７】
以上のように、オートゼロ時以外においては、出力アンプ７２のFET９２に流れるバイアス電流は、Iであるが、出力アンプ１１１のFET１２１に流れるバイアス電流は、I/2となり、出力アンプ７２のFET９１に流れるバイアス電流と、出力アンプ１１１のFET１２１に流れるバイアス電流とに差がつけられる。
【０３１８】
PMOSのFET９１及び１２１は、ゲート電圧がHレベルからLレベルになってオンしたときに、そのFET９１及び１２１のドレイン電圧、すなわち、出力端子OUT1の第１アンプ出力、及び、出力端子OUT2の第２アンプ出力は、バイアス電流が少ない方、すなわち、ここでは、FET１２１のドレイン電圧である第２アンプ出力の方が、早くLレベルからHレベルに反転する。
【０３１９】
以上のように、参照信号（の電圧）が一定の割合で低下し、参照信号が、VSL信号と一致して、大小関係が逆転したときには、FET９１及び１２１のゲート電圧として供給される、差動アンプ７１の出力端子OUTdの差動出力がHレベルからLレベルになり、その結果、第１アンプ出力及び第２アンプ出力のいずれも、LレベルからHレベルに、レベルが反転する。但し、出力アンプ７２のFET９２に流れるバイアス電流と、出力アンプ１１１のFET１２１に流れるバイアス電流とには差があり、これにより、第１アンプ出力及び第２アンプ出力の出力タイミングはずれる。すなわち、本実施の形態では、第１アンプ出力よりも、第２アンプ出力の方が、早いタイミングで反転する。
【０３２０】
＜イメージセンサ２の動作＞
【０３２１】
図１３は、差動アンプ７１、並びに、出力アンプ７２及び１１１が図１２に示したように構成される場合のイメージセンサ２（図２）の動作を説明する図である。
【０３２２】
なお、図１３において、横軸は時間を表し、縦軸は電圧を表す。
【０３２３】
参照信号が一定の割合で低下し、参照信号が、VSL信号と一致して、大小関係が逆転すると、第１アンプ出力及び第２アンプ出力のいずれも、LレベルからHレベルに、レベルが反転する。
【０３２４】
但し、第１アンプ出力と第２アンプ出力とは、それぞれずれたタイミングで反転する。
【０３２５】
すなわち、本実施の形態では、図１２で説明したように、第１アンプ出力よりも、第２アンプ出力の方が、早いタイミングで反転する。
【０３２６】
カウンタ６２ｎ（図９）では、第１アンプ出力に基づいて、（P相やD相の先頭のタイミング等から）第１アンプ出力がLレベルからHレベルに反転するタイミング（第１アンプ出力反転タイミング）までの時間がカウントされ、その結果得られるカウント値が、画素１１ｍ，ｎのVSL信号の第１のAD変換結果として出力される。
【０３２７】
また、カウンタ６４ｎ（図９）では、第２アンプ出力に基づいて、（P相やD相の先頭のタイミング等から）第２アンプ出力がLレベルからHレベルに反転するタイミング（第２アンプ出力反転タイミング）までの時間がカウントされ、その結果得られるカウント値が、画素１１ｍ，ｎのVSL信号の第２のAD変換結果として出力される。
【０３２８】
そして、第１及び第２のAD変換結果の加算平均がとられることにより、ノイズの低減された画素値が求められる。
【０３２９】
＜ADC３１ｎの第４の構成例＞
【０３３０】
図１４は、図２のADC３１ｎの第４の構成例を示すブロック図である。
【０３３１】
なお、図中、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０３３２】
また、図１４では、図８及び図９と同様に、オートゼロ制御線３２Ａ、及び、クロック線３４Ａについては、図示を省略してある。
【０３３３】
図１４のADC３１ｎは、コンパレータ１０１ｎ、並びに、カウンタ６２ｎ及び６４ｎを有する点で、図９の場合と共通する。
【０３３４】
但し、図１４のADC３１ｎは、ロジック回路６５ｎが新たに設けられている点で、図９の場合と相違する。
【０３３５】
ロジック回路６５ｎは、コンパレータ１０１ｎが出力する第１アンプ出力、及び、第２アンプ出力を用いて、カウンタ６２ｎのカウントを制御する制御信号CNT1、及び、カウンタ６４ｎのカウントを制御する制御信号CNT2を生成し、制御信号CNT1を、カウンタ６２ｎに供給するとともに、制御信号CNT2を、カウンタ６４ｎに供給する。
【０３３６】
ここで、図９のADC３１ｎでは、カウンタ６２ｎは、P相やD相の先頭のタイミング等の所定のタイミングから、第１アンプ出力がLレベルからHレベルに反転する第１アンプ出力反転タイミングまでの時間をカウントし、カウンタ６４ｎは、所定のタイミングから、第２アンプ出力がLレベルからHレベルに反転する第２アンプ出力反転タイミングまでの時間をカウントする。
【０３３７】
本実施の形態では、図１３に示したように、第１アンプ出力反転タイミングの方が、第２アンプ出力反転タイミングよりも遅い(タイミングである）ので、第２アンプ出力反転タイミングから第１アンプ出力反転タイミングまでの時間、すなわち、第１アンプ出力反転タイミングと第２アンプ出力反転タイミングとの差分を、差分時間△tと表すこととすると、カウンタ６２ｎは、カウンタ６４ｎと重複する（同一の）時間をカウントし、さらに、差分時間△tをカウントする。
【０３３８】
カウンタ６２ｎ及び６４ｎは、時間のカウントにより、電力を消費するので、カウンタ６２ｎ及び６４ｎによって、重複する時間をカウントすることは、いわば無駄な電力を消費することになる。
【０３３９】
そこで、図１４のADC３１ｎは、複数である２個のカウンタ６２ｎ及び６４ｎのうちの、遅い第１アンプ出力反転タイミングまでの時間をカウントする方の１個のカウンタである、カウンタ６２ｎにおいて、他の１のカウンタであるカウンタ６４ｎがカウントする時間との差分時間△tをカウントし、カウンタ６４ｎと重複する時間をカウントしないようにすることで、低消費電力化を図るように構成されている。
【０３４０】
すなわち、図１４のADC３１ｎでは、カウンタ６２ｎに、第１アンプ出力に代えて、ロジック回路６５ｎが出力する制御信号CNT1が供給されるとともに、カウンタ６４ｎに、第２アンプ出力に代えて、ロジック回路６５ｎが出力する制御信号CNT2が供給される。
【０３４１】
カウンタ６２ｎは、そこに第１アンプ出力が供給される場合と同様に、ロジック回路６５ｎから供給される制御信号CNT1に応じて、その制御信号CNT1が、Lレベルになっている間、クロックのカウントを続行し、制御信号CNT1が、LレベルからHレベルになると、クロックのカウントを終了する。
【０３４２】
カウンタ６４ｎも、そこに第２アンプ出力が供給される場合と同様に、ロジック回路６５ｎから供給される制御信号CNT2に応じて、その制御信号CNT2が、Lレベルになっている間、クロックのカウントを続行し、制御信号CNT2が、LレベルからHレベルになると、クロックのカウントを終了する。
【０３４３】
ロジック回路６５ｎは、コンパレータ１０１ｎが出力する第１アンプ出力、及び、第２アンプ出力を用いて、差分時間△tにおいてだけLレベルになる制御信号CNT1を生成するとともに、第２アンプ出力と同様の制御信号CNT2を生成する。
【０３４４】
すなわち、ロジック回路６５ｎは、第１アンプ出力がLレベルで、第２アンプ出力がHレベルになっているときのみ、Lレベルになる制御信号CNT1を生成するとともに、第２アンプ出力と同様にレベルが変化する制御信号CNT2を生成する。
【０３４５】
カウンタ６２ｎ及び６４ｎにおいて、それぞれ、以上のような制御信号CNT1及びCNT2に応じて、クロックをカウントすることにより、カウンタ６２ｎでは、カウンタ６４ｎがカウントする時間との差分時間△tだけがカウントされ、カウンタ６４ｎと重複する時間はカウントされなくなる。その結果、低消費電力化を図ることができる。
【０３４６】
図１５は、図１４のロジック回路６５ｎの構成例を示す回路図である。
【０３４７】
図１５において、ロジック回路６５ｎは、2入力1出力のORゲート１４１、並びに、NANDゲート１４２及び１４３から構成される。
【０３４８】
第１アンプ出力、及び、第２アンプ出力は、ORゲート１４１、及び、NANDゲート１４２に供給される。
【０３４９】
ORゲート１４１は、第１アンプ出力、及び、第２アンプ出力のORを演算し、その演算結果を、NANDゲート１４３に供給するとともに、制御信号CNT2として出力する。
【０３５０】
NANDゲート１４２は、第１アンプ出力、及び、第２アンプ出力のNANDを演算し、その演算結果を、NANDゲート１４３に供給する。
【０３５１】
NANDゲート１４３は、ORゲート１４１の演算結果と、NANDゲート１４２の演算結果とのNANDを演算し、その演算結果を、制御信号CNT1として出力する。
【０３５２】
図１６は、第１アンプ出力、第２アンプ出力、制御信号CNT1及びCNT2の波形の例と、カウンタ６２ｎのカウント値v1、及び、カウンタ６４ｎのカウント値v2の例とを示す図である。
【０３５３】
図１６のＡは、第１アンプ出力、第２アンプ出力、制御信号CNT1及びCNT2の波形の例を示している。
【０３５４】
図１６のＡでは、図１３に示したように、第１アンプ出力よりも、第２アンプ出力の方が、早いタイミングで、LレベルからHレベルに反転している（第１アンプ出力反転タイミングの方が、第２アンプ出力反転タイミングよりも遅くなっている）。
【０３５５】
さらに、制御信号CNT1は、第１アンプ出力がLレベルで、第２アンプ出力がHレベルになっている場合に、Lレベルになっており、他の場合に、Hレベルになっている。
【０３５６】
また、制御信号CNT2は、第２アンプ出力と同様になっている。
【０３５７】
図１６のＢは、図９のADC３１ｎにおいて、カウンタ６２ｎが図１６のＡの第１アンプ出力に応じてカウントを行うことにより得られるカウント値v1と、カウンタ６４ｎが図１６のＡの第２アンプ出力に応じてカウントを行うことにより得られるカウント値v2との例を示している。
【０３５８】
図１６のＢでは、カウンタ６２ｎ及び６４ｎは、同時にカウントを開始している。そして、カウンタ６４ｎは、第２アンプ出力がLレベルの間、カウントを行い、第２アンプ出力がLレベルからHレベルになる第２アンプ出力反転タイミングにおいてカウントを停止している。また、カウンタ６２ｎは、第１アンプ出力がLレベルの間、カウントを行い、第１アンプ出力がLレベルからHレベルになる第１アンプ出力反転タイミングにおいてカウントを停止している。その結果、最終的なカウント値v1及びv2は、それぞれ、110及び50になっている。
【０３５９】
この場合、カウント値v1=110、及び、v2=50を、それぞれ、第１及び第２のAD変換結果として、その第１及び第２のAD変換結果の加算平均値80=(110+50)/2を、最終的な画素値として求めることができる。
【０３６０】
いま、カウンタ６２ｎ及び６４ｎが、2進数でカウントを行うバイナリカウンタであることとすると、上述のように、カウンタ６２ｎが、第１アンプ出力に応じて、カウント値v1=110をカウントするとともに、カウンタ６４ｎが、第２アンプ出力に応じて、カウント値v2=50をカウントする場合には、バイナリカウントであるカウンタ６２ｎ及び６４ｎの両方で、合計160=110+50回のトグルが行われる。
【０３６１】
図１６のＣは、図１４のADC３１ｎにおいて、カウンタ６２ｎが図１６のＡの制御信号CNT1に応じてカウントを行うことにより得られるカウント値v1と、カウンタ６４ｎが図１６のＡの制御信号CNT2に応じてカウントを行うことにより得られるカウント値v2との例を示している。
【０３６２】
図１６のＣでは、カウンタ６４ｎがカウントを開始し、制御信号CNT2がLレベルの間、カウントを続行する。そして、カウンタ６４ｎは、制御信号CNT2がLレベルからHレベルになる第２アンプ出力反転タイミングにおいてカウントを停止している。さらに、カウンタ６４ｎがカウントを停止する第２アンプ出力反転タイミングでは、制御信号CNT1がHレベルからLレベルになり、カウンタ６２ｎがカウントを開始する。そして、カウンタ６２ｎは、制御信号CNT1がLレベルの間、カウントを行い、制御信号CNT1がLレベルからHレベルになる第１アンプ出力反転タイミングにおいてカウントを停止している。その結果、最終的なカウント値v1及びv2は、それぞれ、60及び50になっている。
【０３６３】
この場合、カウント値v1=60、及び、v2=50を、それぞれ、第１及び第２のAD変換結果として、その第１のAD変換結果と、カウンタ６２ｎ及び６４ｎの両方でカウントするはずであった時間のカウント値v2=50である第２のAD変換結果を2倍した値100との加算平均値80=(60+50×2)/2を、最終的な画素値として求めることができる。
【０３６４】
又は、差分時間△tのカウント値v1=60と、重複する時間のカウント値v2=50とを加算した値110を、第１のAD変換結果とするとともに、重複する時間のカウント値v2=50とを加算した値110を、第２のAD変換結果として、その第１及び第２のAD変換結果の加算平均値80=(110+50)/2を、最終的な画素値として求めることができる。
【０３６５】
いま、カウンタ６２ｎ及び６４ｎが、2進数でカウントを行うバイナリカウンタであることとすると、上述のように、カウンタ６２ｎが、制御信号CNT1に応じて、カウント値v1=60をカウントするとともに、カウンタ６４ｎが、制御信号CNT2に応じて、カウント値v2=50をカウントする場合には、バイナリカウントであるカウンタ６２ｎ及び６４ｎの両方で、合計110=60+50回のトグルが行われる。
【０３６６】
したがって、カウンタ６２ｎ及び６４ｎが、それぞれ、制御信号CNT1及びCNT2に応じてカウントを行う場合、すなわち、カウンタ６２ｎにおいて、カウンタ６４ｎがカウントする時間との差分時間△tをカウントする場合には、カウンタ６２ｎ及び６４ｎが、それぞれ、第１アンプ出力及び第２アンプ出力そのものに応じてカウントを行う場合に比較して、カウンタ６２ｎ及び６４ｎでのトグルの回数が少なくなる（160回から110回になる）。その結果、低消費電力化を図ることができる。
【０３６７】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３６８】
すなわち、本技術は、ディジタルカメラの他、イメージセンサを搭載して画像を撮影する機能を有するスマートフォン等の携帯端末その他の、画像を撮影する機能が搭載されるあらゆる電子機器に適用可能である。
【０３６９】
また、差動アンプ７１は、２つの信号を比較した比較結果（２つの信号の差等）を表す比較結果信号を得ることができれば良く、その構成は、図６や図１１に示した構成に限定されるものではない。
【０３７０】
例えば、差動アンプ７１は、図１１において、電流源８９なしで構成することができる。
【０３７１】
さらに、出力アンプ７２は、差動アンプ７１の差動出力を、後段の回路に適切なレベルで出力することができれば良く、その構成は、図６や図１１に示した構成に限定されるものではない。
【０３７２】
例えば、出力アンプ７２は、複数のFETが多段に接続された構成等を採用することができる。出力アンプ１１１についても同様である。
【０３７３】
また、例えば、図１１において、出力アンプ１１１は、コンデンサ１３４なしで構成することができる。
【０３７４】
さらに、コンパレータ１０１ｎにおいて、差動アンプ７１の差動出力を増幅するアンプとして設ける出力アンプは、出力アンプ７２及び１１１の2個に限定されるものではない。
【０３７５】
すなわち、コンパレータ１０１ｎには、3個以上のC個の出力アンプを設け、そのC個の出力アンプにおいて、アンプ出力を、それぞれずらして出力することができる。この場合、ADC３１ｎには、C個の出力アンプと同一の数であるC個のカウンタ（カウンタ６２ｎや６４ｎと同様のカウンタ）を設ける必要があるが、そのC個のカウンタのカウント値としてのC個のAD変換結果の加算平均をとって、画素値を求めることにより、画素値に含まれるノイズを、1回のAD変換結果から得られる画素値の1/√C倍に低減することができる。
【０３７６】
なお、本技術は、以下のような構成をとることができる。
【０３７７】
＜１＞
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCと
を含み、
前記ADCは、
前記電気信号と前記参照信号とを比較するコンパレータと、
前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタと
を含み、
前記コンパレータは、
前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する複数の出力アンプと
を含む
イメージセンサ。
＜２＞
前記複数の出力アンプを構成するトランジスタに流れるバイアス電流に差があることにより、前記複数の出力アンプは、前記出力信号を、ずれたタイミングで出力する
＜１＞に記載のイメージセンサ。
＜３＞
前記ADCは、前記複数の出力アンプと同一の数の複数の前記カウンタを有する
＜１＞又は＜２＞に記載のイメージセンサ。
＜４＞
前記複数のカウンタのうちの１のカウンタは、他の１のカウンタがカウントする時間との差分の時間をカウントする
＜３＞に記載のイメージセンサ。
＜５＞
前記複数の出力アンプが出力する前記出力信号に対して得られる、前記電気信号の複数のAD変換結果を加算することにより、前記画素の画素値が求められる
＜１＞ないし＜４＞のいずれかに記載のイメージセンサ。
＜６＞
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCと
を含み、
前記ADCは、
前記電気信号と前記参照信号とを比較するコンパレータと、
前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタと
を含み、
前記コンパレータは、
前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、
前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として出力する複数の出力アンプと
を含む
イメージセンサの前記複数の出力アンプが、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する
ステップを含む駆動方法。
＜７＞
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を含み、
前記イメージセンサは、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号出力部から出力される前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより、前記電気信号のAD(Analog Digital)変換を行うADCと
を含み、
前記ADCは、
前記電気信号と前記参照信号とを比較するコンパレータと、
前記コンパレータが出力する出力信号に基づいて、前記電気信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントするカウンタと
を含み、
前記コンパレータは、
前記電気信号と前記参照信号とを比較した比較結果を表す比較結果信号を出力する差動アンプと、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、前記出力信号として、それぞれずれたタイミングで出力する複数の出力アンプと
を含む
電子機器。
＜８＞
２つの信号を比較した比較結果を表す比較結果信号を出力する差動アンプと、
1個の前記差動アンプが出力する前記比較結果信号を増幅した信号を、それぞれずれたタイミングで出力する複数の出力アンプと
を含むコンパレータ。
【符号の説明】
【０３７８】
１  光学系，  ２  イメージセンサ，  ３  メモリ，  ４  信号処理部，  ５  出力部，  ６  制御部，  １０  画素アレイ，  １１１，１ないし１１Ｍ，Ｎ  画素，  ２０  制御部，  ２１  画素駆動部，  ２２  列並列AD変換部，  ３１１ないし３１Ｎ  ADC，  ３２  オートゼロ制御部，  ３２Ａ  オートゼロ制御線，  ３３  参照信号出力部，  ３３Ａ  参照信号線，  ３４  クロック出力部，  ３４Ａ  クロック線，  ４１１ないし４１Ｍ  画素制御線，  ４２１ないし４２Ｎ  VSL，  ４３１ないし４３Ｎ  電流源，  ５１  PD，  ５２  転送Tr，  ５３  FD，  ５４  リセットTr，  ５５  増幅Tr，  ５６  選択Tr，  ６１１ないし６１Ｎ  コンパレータ，  ６２１ないし６２Ｎ  カウンタ，  ６３１ないし６３Ｎ  コンパレータ，  ６４１ないし６４Ｎ  カウンタ，  ６５１ないし６５Ｎ  ロジック回路，  ７１  差動アンプ，  ７２  出力アンプ，  ８１ないし８４  FET，  ８５，８６  スイッチ，  ８７，８８  コンデンサ，  ８９  電流源，  ９１，９２  FET，  ９３  スイッチ，  ９４  コンデンサ，  １０１１ないし１０１Ｎ  コンパレータ，  １１１  出力アンプ，  １２１，１２２  FET，  １２３  スイッチ，  １２４  コンデンサ，  １３１  タイミング制御部，  １３２  FET，  １３３  スイッチ，  １３４  コンデンサ，  １４１  ORゲート，  １４２，１４３  NANDゲート
【図１】
2015233184.tif 000003
【図２】
2015233184.tif 000004
【図３】
2015233184.tif 000005
【図４】
2015233184.tif 000006
【図５】
2015233184.tif 000007
【図６】
2015233184.tif 000008
【図７】
2015233184.tif 000009
【図８】
2015233184.tif 000010
【図９】
2015233184.tif 000011
【図１０】
2015233184.tif 000012
【図１１】
2015233184.tif 000013
【図１２】
2015233184.tif 000014
【図１３】
2015233184.tif 000015
【図１４】
2015233184.tif 000016
【図１５】
2015233184.tif 000017
【図１６】
2015233184.tif 000018