(57)【要約】【課題】画素領域の構成要素および周辺回路領域の構成要素の最適化に有利な技術を提供する。【解決手段】  固体撮像装置は、第１ＭＯＳトランジスタを含む画素領域と、第２ＭＯＳトランジスタを含む周辺回路領域とを有する。固体撮像装置の製造方法は、半導体基板の上に第１絶縁膜を介して前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極を形成する工程と、前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極が形成された前記半導体基板を覆うように絶縁膜１０を形成する工程と、前記絶縁膜１０の一部によって前記第２ＭＯＳトランジスタの前記ゲート電極の側面にサイドスペーサが形成されるように、前記画素領域をマスクした状態で前記周辺回路領域における前記絶縁膜１０をエッチングする第１エッチング工程と、前記周辺回路領域をマスクした状態で前記画素領域における前記絶縁膜１０をエッチングする第２エッチング工程と、を含む。【選択図】図２
2015233128.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配列された画素領域と、前記画素領域から信号を読み出すための回路が配置された周辺回路領域とを有し、前記画素領域が第１ＭＯＳトランジスタを含み、前記周辺回路領域が第２ＭＯＳトランジスタを含む固体撮像装置の製造方法であって、
半導体基板の上に前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極を形成する工程と、
前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極が形成された前記半導体基板を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部によって前記第２ＭＯＳトランジスタの前記ゲート電極の側面にサイドスペーサが形成されるように、前記画素領域をマスクした状態で前記周辺回路領域における前記第１絶縁膜をエッチングする第１エッチング工程と、
前記周辺回路領域をマスクした状態で前記画素領域における前記第１絶縁膜をエッチングする第２エッチング工程と、
前記第１エッチング工程および前記第２エッチング工程の後に、前記第１ＭＯＳトランジスタの前記ゲート電極、前記第２ＭＯＳトランジスタの前記ゲート電極、および、前記サイドスペーサが形成された前記半導体基板を覆うように第２絶縁膜を形成する工程と、
を含むことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記第２エッチング工程は、前記第１エッチング工程の後に実施され、
前記製造方法は、前記第１エッチング工程と前記第２エッチング工程との間において、
前記周辺回路領域の前記第２ＭＯＳトランジスタのソースおよびドレインを形成するための不純物の注入を行う工程と、
前記不純物の注入の後に、前記第２ＭＯＳトランジスタにシリサイド層を形成する工程と、を含む、
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記第２絶縁膜を覆うように層間絶縁膜を形成する工程と、
前記第２絶縁膜をエッチングストッパとして前記層間絶縁膜を部分的にエッチングすることによって前記層間絶縁膜に開口を形成し、
更に、前記開口を通して前記第２絶縁膜をエッチングすることによって、前記層間絶縁膜および前記第２絶縁膜にコンタクトホールを形成する工程と、
を更に含むことを特徴とする請求項１又は２に記載の固体撮像装置の製造方法。
【請求項４】
前記第１ＭＯＳトランジスタは、前記光電変換素子の半導体領域を主電極として有するトランジスタであり、
前記第２エッチング工程は、前記第１絶縁膜の一部によって前記第１ＭＯＳトランジスタの前記ゲート電極の前記半導体領域の側の側面にサイドスペーサが形成されるように実施される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置の製造方法。
【請求項５】
前記第１絶縁膜は、第１絶縁層と第２絶縁層とを含み、前記第２エッチング工程では、前記第１絶縁層をエッチングストッパとして前記第２絶縁層をエッチングする、
ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置の製造方法。
【請求項６】
前記第２絶縁膜は、窒化物を含む、
ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置の製造方法。
【請求項７】
前記第２絶縁膜は、２０ｎｍから８０ｎｍの範囲内の厚さを有すること、および／または、
前記第２絶縁膜は、前記画素の光電変換素子の上において反射防止膜として機能するように構成されることを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置の製造方法。
【請求項８】
前記第２絶縁膜は、前記画素の光電変換素子からの距離が５０ｎｍ以下となるように形成される、
ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置の製造方法。
【請求項９】
前記第１絶縁膜を形成する工程と前記第２絶縁膜を形成する工程の間に、前記半導体基板の上に窒化シリコン膜を形成しない、
ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置の製造方法。
【請求項１０】
複数の画素が配列された画素領域と、前記画素領域から信号を読み出すための回路が配置された周辺回路領域とを有し、前記画素領域が第１ＭＯＳトランジスタを含み、前記周辺回路領域が第２ＭＯＳトランジスタを含む固体撮像装置であって、
半導体基板の上に配置された前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタのそれぞれのゲート電極および前記半導体基板を覆う、窒化物を含む第１膜と、
前記第１膜を覆う第２膜と、
前記第１膜および前記第２膜に設けられたコンタクトホールを通して前記第１ＭＯＳトランジスタの主電極に接続されたコンタクトプラグと、
前記第１膜および前記第２膜に設けられたコンタクトホールを通して前記第２ＭＯＳトランジスタの主電極に接続されたコンタクトプラグと、を備え、
前記第１膜と前記第１ＭＯＳトランジスタの前記ゲート電極の上面との間に窒化物膜を有しない、
ことを特徴とする固体撮像装置。
【請求項１１】
前記第２ＭＯＳトランジスタの少なくとも一部分に設けられ、前記第１膜で覆われたシリサイド層を更に備える、
ことを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
前記第１ＭＯＳトランジスタの前記ゲート電極および前記第２ＭＯＳトランジスタの前記ゲート電極のそれぞれの側面に設けられたサイドスペーサを更に備え、
前記第１ＭＯＳトランジスタの少なくとも一方の主電極における前記サイドスペーサによって覆われていない部分の不純物濃度は、前記第２ＭＯＳトランジスタの少なくとも一方の主電極における前記サイドスペーサによって覆われていない部分の不純物濃度よりも低い、
ことを特徴とする請求項１０又は１１に記載の固体撮像装置。
【請求項１３】
前記第１膜は、前記画素の光電変換素子の上において反射防止膜として機能するように構成されていること、および／または
前記第１膜は、２０ｎｍから８０ｎｍの範囲内の厚さを有することを特徴とする請求項１０乃至１２のいずれか１項に記載の固体撮像装置。
【請求項１４】
前記半導体基板と前記第１膜との距離が５０ｎｍ以下である、
ことを特徴とする請求項１０乃至１３のいずれか１項に記載の固体撮像装置。
【請求項１５】
請求項１０乃至１４のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理する処理部と、
を備えることを特徴とするカメラ。
【請求項１６】
複数の画素が配列された画素領域と、前記画素領域から信号を読み出すための回路が配置された周辺回路領域とを有し、前記画素領域が第１ＭＯＳトランジスタを含み、前記周辺回路領域が第２ＭＯＳトランジスタを含む固体撮像装置であって、
半導体基板の上に配置された前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタのそれぞれのゲート電極および前記半導体基板を覆う、窒化物を含む第１膜と、
前記第１膜を覆う第２膜と、
前記第１膜および前記第２膜に設けられたコンタクトホールを通して前記第１ＭＯＳトランジスタの主電極に接続されたコンタクトプラグと、
前記第１膜および前記第２膜に設けられたコンタクトホールを通して前記第２ＭＯＳトランジスタの主電極に接続されたコンタクトプラグと、を備え、
前記第１膜のうち、前記半導体基板の表面に沿った部分と、前記画素の光電変換素子との間の窒素濃度が１０原子％未満である、
ことを特徴とする固体撮像装置。
【請求項１７】
前記第１ＭＯＳトランジスタは、前記光電変換素子の半導体領域を主電極として有する転送ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタの前記ゲート電極の前記半導体領域の側の側面に設けられたサイドスペーサをさらに備え、
前記第１膜は前記サイドスペーサを覆うことを特徴とする請求項１６に記載の固体撮像装置。
【請求項１８】
前記第１膜は、前記画素の光電変換素子の上において反射防止膜として機能するように構成されていること、および／または
前記第１膜は、２０ｎｍから８０ｎｍの範囲内の厚さを有することを特徴とする請求項１６又は１７に記載の固体撮像装置。
【請求項１９】
前記半導体基板と前記第１膜との距離が５０ｎｍ以下である、
ことを特徴とする請求項１６乃至１８のいずれか１項に記載の固体撮像装置。
【請求項２０】
請求項１６乃至１９のいずれかに記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理する処理部と、
を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその製造方法ならびにカメラに関する。
【背景技術】
【０００２】
特許文献１には、画素部を構成するセンサ領域（画素領域）とＣＭＯＳロジック回路部を構成するＭＯＳトランジスタ領域（周辺回路領域）とを備える固体撮像素子およびその製造方法が記載されている。この製造方法は、ゲート電極が形成された基板の上にシリコン酸化膜およびシリコン窒化膜を順に形成する工程、および、該シリコン酸化膜および該シリコン窒化膜をエッチングする工程を含む。このエッチングによって、センサ領域のゲート電極の側面およびＭＯＳトランジスタ領域のゲート電極の側面の双方にサイドウォールスペーサが同時に形成される。特許文献２には、画素領域および周辺回路領域を備える光電変換装置が記載されている。この光電変換装置は、画素領域のゲート電極の側面および周辺回路領域のゲート電極の側面の双方にサイドスペーサを有する。なお、サイドウォールスペーサとサイドスペーサとは同義である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６８４８号公報
【特許文献２】特開２０１１−２４３７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された方法では、センサ領域およびＭＯＳトランジスタ領域にシリコン酸化膜およびシリコン窒化膜を形成した後に、センサ領域およびＭＯＳトランジスタ領域におけるシリコン酸化膜およびシリコン窒化膜を同時にエッチングする。よって、特許文献１に記載された方法では、センサ領域（画素領域）に形成されるサイドウォールスペーサとＭＯＳトランジスタ領域（周辺回路領域）に形成されるサイドウォールスペーサが同様の形状を有することになる。センサ領域の絶縁膜およびＭＯＳトランジスタ領域の絶縁膜を同時にエッチングする方法では、センサ領域（画素領域）の構成要素およびＭＯＳトランジスタ領域（周辺回路領域）の構成要素を個別に最適化することが難しいかもしれない。なお、構成要素とは、例えば、光電変換素子、光電変換素子の上に位置する光伝達部、ＭＯＳトランジスタなどでありうる。また、構成要素の最適化とは、構成要素の特性の最適化のほか、構成要素の形成のための工程の容易化などを含みうる。
【０００５】
特許文献２には、画素領域のサイドスペーサおよび周辺回路領域のサイドスペーサをどのような手順で製造するかに関する具体的な開示はない。
【０００６】
本発明は、画素領域の構成要素および周辺回路領域の構成要素の最適化に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの側面は、複数の画素が配列された画素領域と、前記画素領域から信号を読み出すための回路が配置された周辺回路領域とを有し、前記画素領域が第１ＭＯＳトランジスタを含み、前記周辺回路領域が第２ＭＯＳトランジスタを含む固体撮像装置の製造方法であって、半導体基板の上に前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極を形成する工程と、前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極が形成された前記半導体基板を覆うように第１絶縁膜を形成する工程と、前記第１絶縁膜の一部によって前記第２ＭＯＳトランジスタの前記ゲート電極の側面にサイドスペーサが形成されるように、前記画素領域をマスクした状態で前記周辺回路領域における前記第１絶縁膜をエッチングする第１エッチング工程と、前記周辺回路領域をマスクした状態で前記画素領域における前記第１絶縁膜をエッチングする第２エッチング工程と、前記第１エッチング工程および前記第２エッチング工程の後に、前記第１ＭＯＳトランジスタの前記ゲート電極、前記第２ＭＯＳトランジスタの前記ゲート電極、および、前記サイドスペーサが形成された前記半導体基板を覆うように第２絶縁膜を形成する工程とを含む。
【発明の効果】
【０００８】
本発明によれば、画素領域の構成要素および周辺回路領域の構成要素の最適化に有利な技術が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の１つの実施形態の固体撮像装置の構成例を示す図。
【図２】第１実施形態の画素領域の一部分および周辺回路領域の一部分の構成を示す模式的断面図。
【図３】第１実施形態の固体撮像装置の製造方法を工程順に示す模式的な断面図。
【図４】第１実施形態の固体撮像装置の製造方法を工程順に示す模式的な断面図。
【図５】第２実施形態の固体撮像装置の製造方法を工程順に示す模式的な断面図。
【図６】第３実施形態の固体撮像装置の製造方法を工程順に示す模式的な断面図。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
【００１１】
本発明の固体撮像装置は、画素領域を含み、該画素領域は、光電変換素子と、少なくとも１つの第１ＭＯＳトランジスタとを含む。第１ＭＯＳトランジスタは、例えば、光電変換素子で発生した電荷をフローティングディフュージョン（電荷電圧変換部）に転送する転送ＭＯＳトランジスタを含みうる。
【００１２】
他の観点において、画素領域は、典型的には、１次元または２次元に配列された複数の画素を含み、各画素は、光電変換素子と、少なくとも１つの第１ＭＯＳトランジスタとを含む。各画素の少なくとも１つの第１ＭＯＳトランジスタは、転送ＭＯＳトランジスタを含みうる。各画素の少なくとも１つの第１ＭＯＳトランジスタは、更に、フローティングディフュージョンに転送された電荷に応じた信号を読み出すための増幅ＭＯＳトランジスタを含みうる。増幅ＭＯＳトランジスタは、複数の画素で共有されてもよい。各画素の少なくとも１つのＭＯＳトランジスタは、更に、フローティングディフュージョンの電位をリセットするリセットＭＯＳトランジスタを含みうる。リセットＭＯＳトランジスタもまた、複数の画素で共有されてもよい。
【００１３】
図１（ａ）、（ｂ）を参照しながら本発明の１つの実施形態の固体撮像装置ＩＳの構成例を説明する。固体撮像装置ＩＳは、複数の画素１０１を含む画素領域６０１と、周辺回路領域６０２とを含む。画素領域６０１は、複数の画素１０１の１次元配列または２次元配列を含みうる。周辺回路領域６０２は、複数の第２ＭＯＳトランジスタを含む。他の観点において、周辺回路領域６０２は、画素領域６０１における画素１０１を選択する走査回路６０３、および、選択された画素１０１から出力される信号を処理する処理回路（読出回路）６０４を含みうる。更に、固体撮像装置ＩＳにおいてＡＤ変換を行なう場合には、周辺回路領域６０２は、ＡＤ変換回路を含みうる。
【００１４】
画素１０１は、光電変換素子１と、少なくとも１つの第１ＭＯＳトランジスタとしての転送ＭＯＳトランジスタ２とを含む。図１（ｂ）に示す例では、画素１０１は、更に、他の第１ＭＯＳトランジスタとして、リセットＭＯＳトランジスタ４と増幅ＭＯＳトランジスタ６とを含む。光電変換素子１は、例えばフォトダイオードであり、それに入射した光を電荷に変換する。転送ＭＯＳトランジスタ２は、光電変換素子１で発生した電荷をフローティングディフュージョン３に転送する。フローティングディフュージョン３に電荷が転送されることによってフローティングディフュージョン３の電位が変化する。つまり、フローティングディフュージョン３は、電荷電圧変換部として機能する。増幅ＭＯＳトランジスタ６のゲート電極は、フローティングディフュージョン３に電気的に接続されていて、増幅ＭＯＳトランジスタ６は、フローティングディフュージョン３の電位変化に応じた信号を列信号線７に出力する。
【００１５】
電源（電源ライン）ＶＤＤ、増幅ＭＯＳトランジスタ６、列信号線７、定電流源８により増幅回路としてのソースフォロワ回路が構成されうる。定電流源８は、画素領域または周辺回路領域に配置されうる。選択ＭＯＳトランジスタ５は、電源ラインＶＤＤと増幅ＭＯＳトランジスタ６との間、または、増幅ＭＯＳトランジスタ６と列信号線７との間に配置されて、選択ＭＯＳトランジスタ５がオンすることによって、それが属する画素１０１が選択される。選択ＭＯＳトランジスタ５を省略して、リセットＭＯＳトランジスタ４によってフローティングディフュージョンのリセット電位を制御することによって画素を選択してもよい。列信号線７に出力された信号（即ち、画素１０１の信号）は、処理回路（読出回路）６０４によって読み出されうる。
【００１６】
図２には、第１実施形態の固体撮像装置ＩＳにおける画素領域６０１の一部分および周辺回路領域６０２の一部分の模式的な断面図が示されている。まず、画素領域６０１の構造について説明する。図２には、画素領域６０１の構成要素として、光電変換素子１、転送ＭＯＳトランジスタ２およびリセットＭＯＳトランジスタ４が示されている。光電変換素子１は、電荷蓄積領域としての第１導電型の半導体領域３３を含む。
【００１７】
第１導電型は、信号として取り扱う電荷を多数キャリアとする導電型であり、本実施形態では、信号として取り扱う電荷が電子であるＮ型としている。逆に、信号として取り扱う電荷が正孔である場合には、第１導電型はＰ型である。第１導電型の半導体領域３３は、第１導電型とは反対の導電型である第２導電型の半導体領域であるウェル３９ａの中に配置されている。半導体領域３３とウェル３９ａとによって、光電変換素子１としてのフォトダイオードが構成されている。光電変換素子１は、第１導電型の半導体領域３３の上に第２導電型の半導体領域３５を有してもよい。半導体領域３５を設けることによって光電変換素子１が埋め込み構造とされる。ウェル３９ａは、第１導電型の半導体領域３８の上に配置されうる。ゲート絶縁膜３０よりも下の部分を構成する要素であるウェル３９ａおよび半導体領域３８は、半導体基板を構成している。
【００１８】
フローティングディフュージョン３は、第１導電型の半導体領域で構成される。転送ＭＯＳトランジスタ２は、ゲート絶縁膜３０と、ゲート電極３１とを含む。転送ＭＯＳトランジスタ２の２つの主電極の一方は、電荷蓄積領域としての半導体領域３３であり、他方の主電極は、フローティングディフュージョンとしての第１導電型の半導体領域である。ここで、２つの主電極とは、ソースおよびドレインを意味する。リセットＭＯＳトランジスタ４は、ゲート絶縁膜３０と、ゲート電極３２とを含む。リセットＭＯＳトランジスタ４の２つの主電極の一方は、フローティングディフュージョン３であり、他方の主電極は、第１導電型の半導体領域３４である。
【００１９】
ゲート電極３１、３２は、ポリシリコンで構成されうる。ゲート電極３１および３２の側面には、サイドスペーサ１０ａが設けられうる。サイドスペーサ１０ａは、フローティングディフュージョン３側の側面に設けられる。また、サイドスペーサ１０ａは、ゲート電極３１の半導体領域３３側の側面にも設けられる。サイドスペーサ１０ａは、例えば、複数の絶縁層３６ａ、３７ａによって構成されうる。一例において、下側の絶縁層３６ａは、酸化シリコンなどの酸化物で構成され、上側の絶縁層３６ｂは、窒化シリコンなどの窒化物で構成されうる。サイドスペーサ１０ａは、単層で構成されてもよい。サイドスペーサ１０ａは、ソースおよびドレインをイオン注入により形成する際にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成するために利用されてもよい。ただし、本実施形態では、画素領域６０１に配された第１ＭＯＳトランジスタのソースおよびドレインは、低不純濃度の半導体領域からなるシングルドレイン構造であり、ＬＤＤ構造を有しない。
【００２０】
ウェル３９ａには、光電変換素子１およびＭＯＳトランジスタ（転送ＭＯＳトランジスタ２、リセットＭＯＳトランジスタ４、増幅トランジスタ６、選択トランジスタ５）を相互に分離するための素子分離４５が配置されている。素子分離４５は、例えば、ＬＯＣＯＳ、ＳＴＩまたはメサ型などでありうる。素子分離４５は、例えば、酸化シリコンで構成されうる。
【００２１】
ゲート電極３１、３２が形成された半導体基板を覆うように絶縁膜１１が配置されている。絶縁膜１１は、光電変換素子１の上において反射防止膜として機能しうる誘電体膜である。絶縁膜１１は、窒化シリコン膜または酸窒化シリコン膜などの窒化物膜（第１膜）でありうる。窒化物膜としての絶縁膜１１の窒素濃度は１０原子％以上でありうる。絶縁膜１１は、ＭＯＳトランジスタ２、３などの第１ＭＯＳトランジスタに接続されるコンタクトプラグ４１ａのためのコンタクトホールを形成するエッチング工程においてエッチングストッパとして利用されうる。絶縁膜１１は、反射防止機能およびエッチングストッパ機能を良好に発揮するように、２０ｎｍから８０ｎｍの範囲内の厚さを有しうる。
【００２２】
絶縁膜１１は、半導体基板と絶縁膜１１のうちの半導体基板の表面に沿った部分との間に窒化シリコン膜などの窒化物膜を介在させることなく配置あるいは形成される。あるいは、絶縁膜１１は、画素領域６０１のゲート電極３１、３２の上面と絶縁膜１１のうちのゲート電極３１、３２の上面に沿った部分との間に窒化シリコン膜などの窒化物膜を介在させることなく配置あるいは形成される。絶縁膜１１のうちの半導体基板の表面に沿った部分は、例えば、光電変換素子１（半導体領域３５）の受光面に沿った部分や、トランジスタの主電極の表面に沿った部分である。なお、絶縁膜１１のうちサイドスペーサ１０ａに沿った部分と、ゲート電極３１、３２あるいは半導体基板との間には、窒化シリコンを含むサイドスペーサ１０ａが設けられている。ここで、光電変換素子１および／またはゲート電極３１、３２と絶縁膜１１との間に介在しない窒化物膜とは、窒素濃度が１０原子％以上である窒化物膜である。例えば化学量論的組成に一致する窒化シリコンの窒素濃度は５０原子％を超え得る。光電変換素子１および／またはゲート電極３１、３２との間には、窒素濃度が０原子％を超え１０原子％未満である絶縁膜が介在していてもよい。換言すれば、光電変換素子１および／またはゲート電極３１、３２と絶縁膜１１との間の窒素濃度は１０原子％未満であり、１．０原子％未満であることが好ましい。窒素濃度の低い絶縁膜は、プラズマ窒化法や熱酸窒化法、あるいは窒素のイオン注入などにより形成され得る。絶縁膜１１と半導体基板の表面との距離は５０ｎｍ以下であることが好ましく、２０ｎｍ以下であることがより好ましい。ここで、絶縁膜１１の下に窒化物膜が配置されていると、絶縁膜１１をエッチングストッパとして層間絶縁膜４０をエッチングした後に当該窒化物膜が更にエッチングストッパとして作用しうるので、工程数が増加しうる。また、絶縁膜１１の下に窒化物膜が配置されていると、半導体基板の上における層構造の厚さが増大し、感度が低下しうる。
【００２３】
本実施形態では、絶縁膜１１と半導体基板およびゲート電極３１、３２との間に窒化物膜ではない絶縁膜３６ａ（例えば、酸化シリコン膜）が残存しているが、絶縁膜３６ａは必須ではない。絶縁膜３６ａは、光電変換素子１の上における反射防止機能、および、画素領域６０１の第１ＭＯＳトランジスタのためのコンタクトホールを形成する際のエッチングストッパ機能を損なわないように、例えば、２０ｎｍ以下の厚さを有しうる。本実施形態では、画素領域６０１のゲート電極３１、３２の上には、サイドスペーサ１０ａを構成する絶縁膜３７ａ（例えば、窒化シリコン膜）が存在しない。このような構成は、画素領域６０１の全体における段差の低減に有利である。
【００２４】
絶縁膜１１の上には、層間絶縁膜（第２膜）４０が配置されている。層間絶縁膜４０には、画素領域６０１の第１ＭＯＳトランジスタのためのコンタクトホールが形成され、該コンタクトホールの中にコンタクトプラグ４１ａが配置さている。層間絶縁膜４０の上には、配線構造５０が配置されている。配線構造５０は、１又は複数の層間絶縁膜および１又は複数の配線層を含みうる。配線構造５０の上には、例えば、カラーフィルタ５２および／またはマイクロレンズ５４が配置されうる。
【００２５】
次に、周辺回路領域６０２の構造について説明する。図２には、周辺回路領域６０２の構成要素である第２ＭＯＳトランジスタの一例として、Ｎ型のＭＯＳトランジスタ７０が示されている。なお、図２には、第２ＭＯＳトランジスタとしてＮ型のＭＯＳトランジスタ７０のみが示されているが、第２ＭＯＳトランジスタは、Ｐ型のＭＯＳトランジスタも含む。
【００２６】
ＭＯＳトランジスタ７０は、ゲート絶縁膜３０、ゲート電極４２および２つの主電極（ソースおよびドレイン）を含む。ゲート電極４２は、画素領域６０１のゲート電極３１、３２と同時に形成されうる。２つの主電極は、ＬＤＤ構造を有しうる。つまり、各主電極は、第１導電型の不純物を高濃度で含む第１導電型の半導体領域４３と、第１導電型の不純物を低濃度で含む第１導電型の半導体領域４４とを含みうる。ここで、第１導電型の不純物とは、主電極を配置すべきウェル３９ｂ中に第１導電型の半導体領域を形成するために注入される不純物である。
【００２７】
ゲート電極４２の側面には、サイドスペーサ１０ｂが設けられうる。サイドスペーサ１０ｂは、複数の絶縁層３６ｂ、３７ｂによって構成されうる。絶縁層３６ｂは、絶縁層３６ａと同時に成膜される層であり、絶縁層３７ｂは、絶縁層３７ａと同時に成膜される層である。一例において、下側の絶縁層３６ａは、酸化シリコンなどの酸化物で構成され、上側の絶縁層３６ｂは、窒化シリコンなどの窒化物で構成されうる。サイドスペーサ１０ｂは、単層で構成されてもよい。上記のＬＤＤ構造は、サイドスペーサ１０ｂを利用して構成されうる。
【００２８】
画素領域６０１に設けられたサイドスペーサ１０ａと周辺回路領域６０２に設けられたサイドスペーサ１０ｂとは、別個のエッチング工程によって形成され、互いに異なる構造（例えば、互いに異なる寸法）を有しうる。
【００２９】
ゲート電極４２が形成された半導体基板を覆うように、前述の絶縁膜１１が配置されている。絶縁膜１１は、ＭＯＳトランジスタ７０などの第２ＭＯＳトランジスタに接続されるコンタクトプラグ４１ｂのためのコンタクトホールを形成するエッチング工程においてエッチングストッパとして利用されうる。絶縁膜１１と半導体基板との間には、他の絶縁膜が配置されもよいが、当該他の絶縁膜は、絶縁膜１１をエッチングストッパとして利用するメリットが失われない程度の厚さに制限されることが好ましい。
【００３０】
以下、図３および図４を参照しながら本発明の第１実施形態の固体撮像装置ＩＳの製造方法を例示的に説明する。ここで、一例として、第１導電型をｎ型、第２導電型をｐ型として説明する。工程Ｓ３００では、半導体基板が準備され、ウェル、素子分離、不純物半導体領域、ゲート電極などが形成される。固体撮像装置ＩＳは、ＣＭＯＳ製造プロセスによって製造されうる。
【００３１】
まず、第１導電型の基板が準備され、その上に第１導電型の半導体領域３８として、第１導電型のエピタキシャル層が形成される。次いで、半導体領域３８に素子分離４５が形成され、その後に、画素領域６０１に第２導電型のウェル３９ａが形成され、周辺回路領域６０２に第２導電型のウェル３９ｂが形成される。画素領域６０１のウェル３９ａおよび周辺回路領域６０２のウェル３９ｂは、それぞれ目標とする特性を得るために独立に形成されうる。
【００３２】
なお、説明の簡単化のために省略されているが、周辺回路領域６０２には、Ｐ型のＭＯＳトランジスタを形成するための第２導電型のウェルも形成される。以下の説明においても、Ｐ型のＭＯＳトランジスタの形成については省略する。
【００３３】
ウェル３９ａ、３９ｂの形成の後に、第１導電型の半導体領域３３が形成される。次いで、ゲート絶縁膜３０を形成するための絶縁膜およびゲート電極３１、３２、４２を形成するための導電膜（例えば、ポリシリコン膜）が形成される。後に、導電膜がパターニングされることによってゲート電極３１、３２、４２が形成される。ゲート絶縁膜となる絶縁膜も導電膜と併せてパターニングされうるが、ゲート絶縁膜となる絶縁膜がゲート電極３１の下から延在して光電変換素子を覆うようにしてもよい。ここで、ＭＯＳトランジスタの種類により、ゲート絶縁膜の厚さを異ならせてもよい。例えば、第２ＭＯＳトランジスタのゲート絶縁膜を第１ＭＯＳトランジスタのゲート絶縁膜よりも薄くすることで、周辺回路の高速化を実現できる。また、Ｎ型のＭＯＳトランジスタのゲート電極にはＮ型のポリシリコン電極を用い、Ｐ型のＭＯSトランジスタのゲート電極にはＰ型のポリシリコン電極を用いてもよい。
【００３４】
ゲート電極３１、３２、４２の形成の後に、光電変換素子１を埋め込み型とするための第２導電型の半導体領域３５が形成される。次いで、画素領域６０１の第１ＭＯＳトランジスタの主電極を形成すべき領域（図３では、フローティングディフュージョン３、半導体領域３４）に第１導電型の不純物が低濃度で注入される。これにより、低不純物濃度の半導体領域からなるシングルドレイン構造が形成される。また、周辺回路領域６０２の第２ＭＯＳトランジスタ（図３では、ＭＯＳトランジスタ７０）の主電極を形成すべき領域（半導体領域４４）に第１導電型の不純物が低濃度で注入される。これにより、ＬＤＤ構造における低不純物濃度の領域として、半導体領域４４が形成される。
【００３５】
次に、工程Ｓ３１０では、サイドスペーサ１０ａ、１０ｂを形成するための絶縁膜（第１絶縁膜）１０として、絶縁層３６、３７の積層膜が形成される。絶縁層３６は、例えば、酸化シリコン層などの酸化物層である。絶縁層３７は、例えば、窒化シリコン層などの窒化物層である。本実施形態では、絶縁膜１０が絶縁層３６、３７の積層膜で構成されているが、周辺回路領域６０２に形成されるサイドスペーサ１０ｂがホットキャリア耐性など所望のトランジスタ特性を満足できる場合には、絶縁膜１０は単層の膜で構成されてもよい。
【００３６】
次に、工程Ｓ３２０（第１エッチング工程）では、第２ＭＯＳトランジスタのゲート電極４２の側面にサイドスペーサ１０ｂが形成される。具体的には、まず、画素領域６０１の全域がフォトレジストＰＲ１などのマスクによってマスクされる。そして、画素領域６０１がマスクされた状態で、絶縁膜１０の一部によって第２ＭＯＳトランジスタのゲート電極４２の側面にサイドスペーサ１０ｂが形成されるように、周辺回路領域６０２における絶縁膜１０がエッチングされる。このエッチングは、ドライエッチングによってなされうる。ここで、サイドスペーサ１０ｂは、絶縁層３６ｂ、３７ｂで構成され、絶縁層３６ｂ、３７ｂは、それぞれ絶縁層３６、３７の一部分である。周辺回路領域６０２において、サイドスペーサ１０ｂとなる部分以外の絶縁層３６、３７は除去されうる。工程Ｓ３２０におけるエッチングは、半導体基板の表面、即ち半導体領域４３の表面が露出するようになされることが好ましい。ただし、周辺回路領域６０２において、絶縁層３６、３７で構成される絶縁膜１０を選択的に残すことによって抵抗素子などの素子が形成されてもよい。
【００３７】
その後、イオン注入により、周辺回路領域６０２の第２ＭＯＳトランジスタの主電極（ソースおよびドレイン）の高濃度の半導体領域４３が形成される。その後、半導体領域４３を活性するための熱処理が実施されうる。第１ＭＯＳトランジスタの主電極におけるサイドスペーサ１０ａによって覆われていない部分の不純物濃度は、第２ＭＯＳトランジスタの主電極におけるサイドスペーサ１０ｂによって覆われていない部分の不純物濃度よりも低くなりうる。これは、半導体領域４３の形成時のドーズ量を、フローティングディフュージョン３や半導体領域３４の形成時のドーズ量よりも高くすることで実現できる。このようにすることで、第１ＭＯＳトランジスタのホットキャリアを低減することが可能となる。
【００３８】
次に、工程Ｓ３３０（第２エッチング工程）では、周辺回路領域６０２の全域がフォトレジストＰＲ２などのマスクでマスクされ、その状態で、画素領域６０１における絶縁膜１０がエッチングされる。このエッチングは、ドライエッチングによってなされうる。このエッチングによって絶縁膜１０の一部によってサイドスペーサ１０ａが形成されうる。ここで、サイドスペーサ１０ａは、絶縁層３６ａ、３７ａで構成され、絶縁層３６ａ、３７ａは、それぞれ絶縁層３６、３７の一部分である。
【００３９】
工程Ｓ３３０におけるエッチングは、半導体基板の表面、即ち半導体領域３５の表面が露出しないようになされることが好ましい。これは、半導体基板の表面が露出するようにエッチングがなされると、エッチングダメージによって白キズや暗電流が増加する可能性があることによる。本実施形態では、絶縁層３６（酸化シリコン層）をエッチングストッパとして利用することによって、半導体基板の表面が露出しないようにエッチングが停止される。すなわち、光電変換素子１の上に絶縁層３６（酸化シリコン層）を残存させることにより、ドライエッチングによる半導体基板へのダメージを抑制することができる。光電変換素子１の上に残存した絶縁層３６を、ウェットエッチングによって除去することもできるが、残しておくことが望ましい。
【００４０】
また、本実施形態では、サイドスペーサ１０ａが絶縁層３６ａ、３７ａによって形成されるが、絶縁層３７ａが残らないようにエッチングを行い、絶縁層３６ａのみによってサイドスペーサ１０ａを形成してもよい。このエッチングは、絶縁層３６ａの段差内に絶縁層３７ａが残らないように、等方性エッチングの成分を含むエッチング方法でなされうる。サイドスペーサ１０ａは、ＬＤＤ構造を形成するために用いられるサイドスペーサ１０ｂとは異なり、サイドスペーサ１０ａが後の何かの工程で利用される必要はない。つまり、このサイドスペーサ１０ａは画素領域６０１から絶縁膜１０を除去する際に生じる副産物でありうる。したがって、画素領域６０１における絶縁膜１０のエッチング条件を調整することで、サイドスペーサ１０ａが生じないようにしてもよい。あるいは、サイドスペーサ１０ａを除去するための工程を追加してもよい。しかし、そのような製造プロセスは複雑であり、また余計なダメージも生じうるため、サイドスペーサ１０ａを残しておくようなエッチング条件で絶縁膜１０を加工すればよい。
【００４１】
以上のように、第１実施形態では、周辺回路領域６０２における絶縁膜１０（絶縁層３６、３７）のエッチング（工程Ｓ３２０）と画素領域６０１における絶縁膜１０（絶縁層３６、３７）のエッチング（工程Ｓ３３０）とが別個になされる。これは、周辺回路領域６０２の構成要素である第２ＭＯＳトランジスタを最適化するとともに画素領域６０１における構成要素である光電変換素子１、光電変換素子１の上の位置する光伝達部（３６ａ、３７ａ、１１、４０）を最適化するために有利である。
【００４２】
例えば、周辺回路領域６０２ではシリコン（半導体領域４３）が露出する一方で画素領域６０１ではシリコン（光電変換素子１）が絶縁層３６ａによって覆われた構成が有利である。よって、周辺回路領域６０２と画素領域６０１とは別個に最適化されるべきである。
【００４３】
あるいは、周辺回路領域６０２ではＬＤＤ構造が形成される一方で画素領域６０１ではシングルドレイン構造が形成されうる。よって、このような場合においても、周辺回路領域６０２と画素領域６０１とは別個に最適化されるべきである。
【００４４】
次に、工程Ｓ３４０では、第１ＭＯＳトランジスタのゲート電極３１、３２、第２ＭＯＳトランジスタのゲート電極４２、および、サイドスペーサ１０ａ、１０ｂが形成された半導体基板を覆うように絶縁膜（第２絶縁膜）１１が形成される。絶縁膜１１は、半導体基板の材料であるシリコンと層間絶縁膜４０の材料である酸化シリコンとの中間の屈折率を有しうる。絶縁膜１１は、例えば、窒化物膜（例えば、窒化シリコン膜または酸窒化シリコン膜）でありうる。絶縁膜１１は、例えば、２０ｎｍから８０ｎｍの範囲内の厚さ、典型的には５０ｎｍの厚さを有しうる。
【００４５】
絶縁膜１１は画素の光電変換素子からの距離が５０ｎｍ以下となるように形成されうる。半導体基板の表面から５０ｎｍ以下の範囲に絶縁膜１１が設けられれば、絶縁膜１１と光電変換素子の間の層構成によらず、可視光（波長が４００〜８００ｎｍ）の透過率を十分に高めることができる。絶縁膜１１は画素の光電変換素子からの距離が２０ｎｍ以下となるように形成されることが望ましい。例えば、光電変換素子１の上に残る絶縁層３６ａの厚さが１０ｎｍ程度であれば、その上に形成される絶縁膜１１による反射防止の効果を殆ど妨げることはない。絶縁層３６ａは、フローティングディフュージョン３およびリセットＭＯＳトランジスタ４などの第１ＭＯＳトランジスタの主電極の上にも残存しうる。この絶縁層３６ａの厚さが１０ｎｍ程度であれば、コンタクトホールの形成時に、絶縁膜１１をエッチングストッパとして有効に利用することができる。
【００４６】
絶縁膜１１は、画素領域６０１の層間絶縁膜４０および周辺回路領域６０２の層間絶縁膜４０にコンタクトホールを形成する際にエッチングストッパとして利用されうる。また、絶縁膜１１は、光電変換素子１の上において反射防止膜として機能しうる誘電体膜である。本実施形態では、絶縁膜１１の表面における段差は、ゲート電極３１、３２、４２および素子分離４５による段差に過ぎない。
【００４７】
次いで絶縁膜１１の上に層間絶縁膜４０が形成される。層間絶縁膜４０は、例えば、ＮＳＧ膜、ＢＰＳＧ膜またはＨＤＰ−ＳｉＯ膜でありうるが、他の膜であってもよい。層間絶縁膜４０は、ＣＭＰプロセスなどの平坦化プロセスによってその表面が平坦化されうる。ＣＭＰプロセスにおいて研磨すべき量は、ＣＭＰプロセスの前の状態における層間絶縁膜４０の表面の段差に依存する。段差が大きくなるほど、段差を解消させるためのＣＭＰプロセスにおける研磨量を大きくする必要がある。研磨量が大きくなると、それに応じて研磨量の面内ばらつきが大きくなる。ＣＭＰプロセス後の層間絶縁膜４０の厚さは、研磨量の面内ばらつきを考慮して、安定に管理するために十分な厚さに設定される。よって、ＣＭＰプロセスの直前における段差が小さいほど、ＣＭＰプロセス後における最終的な層間絶縁膜４０を薄く制御することが可能となる。これによって、感度やＦナンバー比例性を向上させることができる。
【００４８】
本実施形態では、平坦化プロセスとしてＣＭＰプロセスを例示したが、他の平坦化プロセスが採用されてもよい。平坦化プロセスの後は、画素領域６０１における層間絶縁膜４０および周辺回路領域６０２における層間絶縁膜４０にコンタクトホールが形成される。コンタクトホールを形成するエッチング時に、エッチングストッパとしての絶縁膜１１でエッチングを一旦停止させることができる。これによって、コンタクトホールのアライメントエラーが存在しコンタクトホールの一部が素子分離４５の上にかかる場合にであっても、素子分離４５が過剰にエッチングされることを防止することができる。
【００４９】
コンタクトホールの形成工程は、第１段階および第２段階を含む。第１段階は、絶縁膜１１をエッチングストッパとして層間絶縁膜４０を部分的にエッチングすることによってコンタクトホールの一部としての開口を形成する段階である。第２段階は、該開口を通して絶縁膜１１をエッチングすることによってコンタクトホールを完成させる段階である。
【００５０】
その後、コンタクトホールにタングステンなどの導電体を埋め込むことによってコンタクトプラグ４１ａ、４１ｂが形成される。次いで、配線構造５０、カラーフィルタ５２、マイクロレンズ５４が形成されうる。
【００５１】
以下、図５および図６を参照しながら本発明の第２実施形態の固体撮像装置ＩＳの製造方法を例示的に説明する。第２実施形態では、周辺回路領域６０２の第２ＭＯＳトランジスタにシリサイド層（金属半導体化合物層）で構成される。より具体的には、第２実施形態では、第２ＭＯＳトランジスタの主電極およびゲート電極の少なくとも一部の表面がシリサイド層で構成される。なお、画素領域６０１の第１ＭＯＳトランジスタには、シリサイド層が形成されない。
【００５２】
第２実施形態の製造方法は、第１実施形態における工程Ｓ３００、Ｓ３１０、Ｓ３２０と同様の方法の工程を含み、それ以降の工程が第１実施形態と異なる。まず、第１実施形態における工程Ｓ３００、Ｓ３１０、Ｓ３２０を経た基板は、画素領域６０１の全域が絶縁層３７（酸化シリコン層）で覆われ、周辺回路領域６０２に絶縁層３６、３７によってサイドスペーサ１０ｂが形成された基板である。また、該基板は、周辺回路領域６０２の主電極（ソース、ドレイン）を構成する半導体領域４３、４４を有する。
【００５３】
工程Ｓ３２０の後に実施される工程Ｓ３４２では、基板の全域を覆うように高融点金属膜６０が形成される。ここでは、高融点金属膜６０は、例えば、コバルト膜であり、例えば、ＰＶＤ法によって形成されうる。また、高融点金属膜６０の上には、高融点金属膜６０の酸化を防止するために窒化チタンなどからなる酸化防止膜（不図示）が形成されうる。画素領域６０１にはシリサイド層が形成されないように、画素領域６０１の上には、絶縁層３７を介して高融点金属膜６０が形成される。絶縁膜３７は、画素領域６０１のシリコン（ウェル３９ａ（ウェル３９ａに形成された半導体領域を含む））を保護する保護膜として機能する。
【００５４】
なお、絶縁層３７に代えて、または絶縁層３７の上に、画素領域６０１を覆う別の保護膜を形成してもよい。しかし、この場合、当該別の保護膜をパターニングするために周辺回路領域６０２の主電極（半導体領域４４）がエッチングダメージを受けうる。したがって、前述のように、絶縁層３７を画素領域６０１のシリコンの保護膜として利用することが好ましい。これにより、周辺回路領域６０２の主電極を安定して形成することができる。また、活性領域（主電極が形成される領域）と素子分離４５との境界におけるジャンクションリークを抑制することができる。
【００５５】
高融点金属膜６０を形成した後に、第１の熱処理を施し、周辺回路領域６０２において、高融点金属膜６０とシリコン（半導体領域４３、ゲート電極４２）との接触部分に金属半導体化合物、即ちシリサイド層４１を形成する。ここで、高融点金属膜６０がコバルト膜である場合、第１の熱処理により、コバルトモノシリサイド（ＣｏＳｉ）が形成される。高融点金属膜６０として他の材料を用いることによって、様々な材料からなるシリサイド層が形成されうる。周辺回路領域６０２の素子分離４５、および。金属半導体化合物層を形成すべきではない抵抗素子は、事前に不図示の保護膜によって覆われうる。
【００５６】
その後、未反応の高融点金属膜６０が硫酸過水などによって除去されうる。その後、コバルトモノシリサイドを形成した第１の熱処理よりも高温の第２の熱処理を施すことによって、コバルトモノシリサイド（ＣｏＳｉ）がコバルトダイシリサイド（ＣｏＳｉ２）に変化する。
【００５７】
以降の工程Ｓ３６２（第２エッチング工程）、Ｓ３７２、Ｓ３８２は、第１実施形態の工程Ｓ３６０（第２エッチング工程）、Ｓ３７０、Ｓ３８０と同様である。ここで、工程Ｓ３６２（第２エッチング工程）は、シリサイド層４１を形成するための工程（Ｓ３４２、Ｓ３５２）の後に実施されることが好ましい。これは、工程Ｓ３６２（第２エッチング工程）の後にシリサイド層４１を形成する場合、例えば、画素領域６０１のシリコン（１、３、３４、３１、３２）のシリサイド化を防止する保護膜を別途形成する必要があることによる。
【００５８】
第２実施形態では、周辺回路領域６０２にはシリサイド層が形成される一方で画素領域６０１にはシリサイド層が形成されない。よって、このような場合においても、周辺回路領域６０２と画素領域６０１とは別個に最適化されるべきである。周辺回路領域６０２においてはシリサイド層の形成のためには半導体基板の表面を露出させる必要がある一方で、画素領域６０１では半導体基板のダメージ抑制のために半導体基板の表面を露出させないことが好ましいからである。
【００５９】
以下、上記の各実施形態に係る固体撮像装置ＩＳの応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。
【符号の説明】
【００６０】
１：光電変換素子、２：転送ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、３：フローティングディフュージョン、４：リセットＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、５：選択用ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、６：増幅用ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、７０：第２ＭＯＳトランジスタ、１０ａ：サイドスペーサ、１０ｂ：サイドスペーサ、３０：ゲート絶縁膜、３６、３７：絶縁膜（第１絶縁膜）１０、１１：絶縁膜（第２絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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