(57)【要約】【課題】素子寸法のばらつきを抑える電子デバイスの個片化方法を提供することを目的とする。【解決手段】第１の主面に集積された複数の電子デバイスを有する結晶基板の第１の主面および第１の主面の反対側である第２の主面のいずれか一方の主面側に有する反応性エッチングにて形成された結晶基板の結晶面方位に依存しない溝と対向する第１の主面および第２の主面のいずれか他方の主面側に溝と平行にスクライブ痕の形成を行い、複数の電子デバイスを個片化することを特徴とした電子デバイスの個片化方法である。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の主面に集積された複数の電子デバイスを有する結晶基板の前記第１の主面および前記第１の主面の反対側である第２の主面のいずれか一方の主面側に有する反応性エッチングにて形成された前記結晶基板の結晶面方位に依存しない溝と対向する前記第１の主面および前記第２の主面のいずれか他方の主面側に前記溝と平行にスクライブ痕の形成を行い、
前記複数の電子デバイスを個片化することを特徴とした電子デバイスの個片化方法。
【請求項２】
前記第２の主面側には複数のキャビティを有し、それぞれの前記複数のキャビティ上に前記複数の電子デバイスのそれぞれが配置されている請求項１に記載の電子デバイスの個片化方法。
【請求項３】
前記溝と対向する前記第１の主面および前記第２の主面のいずれか他方の主面を外向きにして、前記基板をブレークする請求項１また２に記載の電子デバイスの個片化方法。
【請求項４】
前記複数のキャビティが形成された側の前記第２の主面に前記溝が形成されている請求項１ないし３のいずれか一項に記載の電子デバイスの個片化方法。
【請求項５】
前記溝の深さは前記基板の厚みに対して少なくとも４％以上、２０％未満の深さを有する請求項１ないし４のいずれか一項に記載の電子デバイスの個片化方法。
【請求項６】
請求項１ないし５のいずれか一項に記載の電子デバイスの個片化方法により個片化された電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成された電子デバイスを個片化するための個片化方法に関する。
【背景技術】
【０００２】
基板上に形成される電子デバイスは、基板上に電極形成、機能膜形成等の薄膜プロセスを用いて電子デバイスを完成させた後、最後に個片化される。基板上に数万個の電子デバイスを同時に形成した後で個片化することによって、デバイスの製造コストを削減し、同じ基板上に集積された電子デバイスの特性も均一化できる利点がある。
【０００３】
個片化の方法はそれぞれのデバイスの用途や切断時の電子デバイスへの影響が考慮された制限によって様々な方法が実施されている。
【０００４】
例えば、最も一般的な方法としてブレードによる切断方法が挙げられる。一般的にブレードダイシングと呼ばれているこの方法はブレード、すなわち、ダイヤモンド製等の円形回転刃を高速回転させ、純水で冷却・切削屑の洗い流しを行いながら切断する。
【０００５】
このブレードダイシングは安価で最も一般的に使用されているが、回転刃による切断のため、１００μｍ以上の切しろが必要になる。この切しろが大きいと基板内に配置できる電子デバイス数が減少してしまい、結果電子デバイスのコストが高くなってしまう。近年でこの切しろをどれだけ小さくできるかがそのまま電子デバイスのコストに直結する形になっている。また切断時の摩擦熱を冷却や、加工によるパーティクル削除のために加工中は基板を水で洗い流さなければならないため、電子デバイスによっては、特にＭＥＭＳプロセスを用いたメンブレン構造をもつ電子デバイスには使用することはできない。
【０００６】
メンブレン構造をもつ電子デバイスの切断にはレーザーによる切断が用いられることが多い。ここで言うメンブレン構造とは電子デバイスの特性向上のため、機能膜部分を薄膜のみの状態にする電子デバイスの構成を指す。レーザーダイシングと呼ばれるこの方法はレーザーをダイシングラインに照射することにより、基板上のダイシングラインを一部を変質させる。変質したダイシングラインは材料が脆くなっている為、エキスパンド、すなわち基板を伸ばすように広げてやるだけで個片化できるという方法である。この方法の利点は切断時に電子デバイス自体にはほぼダメージが０であることである。切断時の摩擦熱やパーティクルも発生しない為、冷却水を基板にかける必要もないため、壊れやすいメンブレン構造をもつＭＥＭＳデバイスに特に利用される。
【０００７】
レーザーダイシングはコストがかかる事が欠点である。レーザーは消耗品の為、定期的に交換になり、装置自体の価格も高価であるので、生産数の少ないデバイスに使用することは電子デバイスの製造において、大幅なコストアップにつながる。すなわち、加工形状は優れているがコストの面で導入が困難であることが問題とされている。
【０００８】
最後に、スクライブダイシングについて説明する。スクライブダイシングは基板にスクライブ「へき開」を入れてそこを起点にブレーク「割る」ことにより電子デバイスを個片化する技術である。工法自体はレーザーダイシングと類似するが、レーザー照射による材料の変質ではなく、刃物による材料の変質である「へき開」を用いることにある。「へき開」とは例えばシリコン基板のような結晶をもつ材料に機械的な力を加えると特定の結晶学的な面に沿って割れ，平滑な面が出現する。この現象を「へき開」と呼ぶ。
【０００９】
スクライブダイシングは実際には結晶基板のみならずアモルファス基板でも用いられ、主用途はディスプレイなどの大型基板で使用されることが多い。スクライブダイシングの欠点として、「へき開」面側は変質によりスクライブしたラインにそって切断されるが、基板の厚み方向に切断「割れ」が進行するに従い、基板の種類、厚みなどのパラメータの影響を受けやすく、結果、素子が設計値どおりに個片化されないという不具合がでてしまう。近年、小型化されるＭＥＭＳなどの電子デバイスでは特に素子寸法ばらつきは懸念されるため、ＭＥＭＳデバイスの製造においては、原理的には同じ工法でもレーザーダイシングが主流となっている。
【００１０】
すなわち現在の個片化の方法としては、例えば基板上の電子デバイスが加工時の水洗が可能である場合、主としてコストが安い工法であるブレードダイシングが使用されることが多い。ただしブレードダイシングを使用するため、切断幅は１００μｍより小さくすることは不可能である。ブレードダイシングを使用できない電子デバイス、すなわちメンブレン構造を持つＭＥＭＳ電子デバイス等はレーザーダイシングを使用することが一般的である。ただしランニングコストと設備投資コストがかかるため電子デバイスのコストは高価になりやすい。
【００１１】
上記問題を解決する為、例えば特開２０１２−２４３９４５ではＰｌａｓｍａによるダイシング工法が提案されている。Ｐｌａｓｍａによるダイシングとは基板材料をエッチングできるガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）Ｐｌａｓｍａにより基板を個片化する工法である。例えばシリコン基板はＳＦ６（六ふっか硫黄）でエッチングすることができるため、ＲＩＥ装置にＳＦ６ガスを使用してダイシングラインを腐食させることにより個片化する技術である。ダイシングライン以外の部分はレジスト等によりＭａｓｋされる為、電子デバイスに使用ガスによる影響は無い。また、ダイシングラインの幅は薄膜プロセスであるフォトリソプロセスにより決定される為、１０μｍ以下の切断幅も可能である。また、レーザーと比較し消耗品コストも大幅に下げることが可能になり、ＲＩＥ装置に関してもＭＥＭＳ工法では汎用的に使用するＲＩＥ装置を用いるため、結果的に電子デバイスのコストを十分に抑えることが可能である。また、特開２０１３−８９６１２２に関しては、スクライブ面の反対の面に溝加工を施して、個片化の補助としているが、溝は破断の際に有効手段となる為、溝が無い状態よりもより設計値に近い状態で破断することが可能になる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１２−２４３９４５
【特許文献２】特開２０１３−８９６１２２
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１及び２においては上述したようにレーザーダイシングによるコストを大幅に削減できるため有効な手段であるといえる。また、特許文献１においては、メンブレン構造を持つような壊れやすい電子デバイスに対しても使用が可能であるので、大変効果的な手法であるといえる。
【００１４】
しかし、特許文献１においては、Ｐｌａｓｍａダイシングした後、すなわち個片化後に電子デバイスをＰｌａｓｍａから保護する為のＭａｓｋであるレジストが存在することになる。実際にこの工法は過去試したことがあるが、個片化後のレジストを除去することがかなり困難であった。まずレジストが溶解する剥離液を使用した場合は、液中に電子デバイスも散乱する為、個片化された電子デバイスを再度集めることが実際に不可能となった。さらにはレジストは溶解してもスカム（溶剤に完全に溶けきれない残渣）が発生する為、パーティクルの発生が顕著であった。文献中では直接Ｐｌａｓｍａによるレジスト除去が提案されているが、実際にはレジストを酸素Ｐｌａｓｍａ中で燃やすことにより除去する為、その燃えカスがパーティクルとなって、完成後の電子デバイスが汚染されるという問題が発生した。特許文献２では、溝加工をブレードダイシングにて行っている。ブレードダイシングは回転するブレードと基板との摩擦力が大きい事、および、切削加工になる為、発生するきりくずを除去しなければならない事から、水を基板にかけながら切削する工程である。このため、メンブレン構造を持つデバイスには使用できない。また、ブレードダイシング加工を行うということは、ブレード刃の幅が最低の切断幅になる為、ブレードダイシングによって溝を形成するということは、デバイスの小型化という面で通常のブレードダイシングに対してメリットが無くなってしまう。
【００１５】
ここで、ブレードダイシングと異なり摩擦熱や切断屑が発生しないスクライブダイシングは、加工中の水洗浄は不要である。さらには「へき開」にそった破断であるため、切しろは１０μｍ以下で形成できる。
【００１６】
しかし、スクライブダイシングの問題点は上述した個片化後の素子寸法のばらつきの発生であり、数十μｍの寸法ばらつきが発生したり、ＭＥＭＳデバイス等の小型の電子デバイスにとっては、斜めに割れたエリアに機能面がある場合があり、この斜め割れを許容できない電子デバイスにおいては使用されていない。
【００１７】
そこで、本発明は、素子寸法のばらつきを抑える電子デバイスの個片化方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明は、第１の主面に集積された複数の電子デバイスを有する結晶基板の第１の主面および第１の主面の反対側である第２の主面のいずれか一方の主面側に有する反応性エッチングにて形成された結晶基板の結晶面方位に依存しない溝と対向する第１の主面および第２の主面のいずれか他方の主面側に溝と平行にスクライブ痕の形成を行い、複数の電子デバイスを個片化することを特徴とした電子デバイスの個片化方法である。
【００１９】
第２の主面側には複数のキャビティを有し、それぞれの複数のキャビティ上に複数の電子デバイスのそれぞれが配置されていてもよく、溝と対向する第１の主面および第２の主面のいずれか他方の主面を外向きにして、基板をブレークしてもよく、複数のキャビティが形成された側の第２の主面に溝が形成されていてもよく、溝の深さは基板の厚みに対して少なくとも４％以上、２０％未満の深さを有していてもよい。また、上記電子デバイスの個片化方法により個片化された電子デバイスとしてもよい。
【発明の効果】
【００２０】
本発明によれば、素子寸法のばらつきを抑える電子デバイスの個片化が可能となる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態のメンブレン構造半導体デバイスの平面図である。
【図２】本実施形態のメンブレン構造半導体デバイスの断面図である。
【図３】本実施形態のスクライブ痕と溝の説明図である。
【図４】本実施形態のスクライブ工程の説明図である。
【図５】本実施形態のブレーク工程の説明図である。
【図６】本実施形態の実施例の寸法ばらつきを示す図である。
【図７】比較例１の形態を示す図である。
【図８】比較例１の寸法ばらつきを示す図である。
【図９】比較例２の形態を示す図である。
【図１０】比較例２の寸法ばらつきを示す図である。
【図１１】比較例２の結果の原因を示す図である。
【図１２】比較例２の結果の考察を示す図である。
【図１３】比較例２の結果の根拠の寸法ばらつきを示す図である。
【図１４】比較例３の寸法ばらつきを示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら本発明の好適な実施形態について説明する。なお、本発明は以下の実施形態に限定されるものではない。また以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに以下に記載した構成要素は、適宜組み合わせることができる。
【００２３】
図１は、本実施形態の電子デバイス１０である半導体デバイス素子１０の基本構成を示す平面図である。図２は、図１に示す半導体デバイス素子１０をＡ−Ａ´線に沿って切断した断面図である。
【００２４】
半導体デバイス素子１０は、基板１上に形成された絶縁膜２、一対の取出し電極３、半導体薄膜４、保護膜６、電極ＰＡＤ５から構成され、所定の間隔をおいて形成される一対の取出し電極３と、これらの一対の取出し電極３上および一対の取出し電極３間に形成される半導体薄膜４とで構成されている。尚、この半導体薄膜４はデバイスの機能を担う半導体膜であり、本実施形態では温度によって抵抗値が変化する温度センサとして利用される酸化物半導体を使用する。ここで、基板１上は複数の半導体デバイス素子１０が集積されていてもよい。
【００２５】
基板１は、結晶基板でシリコン単結晶基板が最適である。第１の主面１Ａ、及び、その裏面である第２の主面１Ｂを有しており、少なくとも第１の主面１Ａには絶縁膜２が形成されている。絶縁膜２としては、適度な機械的強度を有し、且つ、公知の薄膜プロセスで容易に成膜できるものであればよく、特に限定されるものではないが、例えば、Ｓｉ酸化膜、Ｓｉ窒化膜等が好適である。
【００２６】
また、基板１には、半導体デバイス素子１０が配置される位置に、より具体的には、半導体薄膜４が配置される位置に対応してキャビティ７が形成される。キャビティ７は、第２の主面１Ｂ側から第１の主面１Ａ側に向けて基板１内部に凹部を有している。凹部は絶縁膜２が完全に露出していることが好ましいが熱容量が大きく増加することがなければ、基板１の除去残りがあってもよい。
【００２７】
絶縁膜２の上に一対の取出し電極３が形成され、一対の取出し電極３上および一対の取出し電極３間に半導体薄膜４が形成される。また、半導体薄膜４を被覆して外気から遮蔽するための保護膜６が形成されている。なお、保護膜６は半導体薄膜４を外気から遮断する必要が無い構成であれば必須ではない。一対の取出し電極３の材質としては、半導体薄膜４の成膜工程や熱処理工程等に耐え得る耐熱性を有し、且つ、適度な伝導性を有する比較的高融点の材質が好ましく、例えば、モリブデン（Ｍｏ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、タンタル（Ｔａ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、又はこれらの金属を２種類以上含む合金等が好適である。また電気信号を取り出すためには一対の取出し電極３に接続された電極ＰＡＤ５が各々の一対の取出し電極３に接続されるように形成される。電極ＰＡＤ５の材質としては、ワイヤーボンドやフリップチップボンディング等の電気的接続が容易な材質、例えば、アルミニウム（Ａｌ）、Ａｕ等が好適である。
【００２８】
次に基板１をエッチングしてキャビティ７を形成する。ここで、キャビティ７に対応し電極ＰＡＤ５以外の半導体デバイス素子１０を含む領域をメンブレン領域とする。メンブレン領域は、キャビティ７上の基板１の第１の主面１Ａの法線方向に存在する構造物を含む領域である。なお、本実施形態では半導体薄膜４は酸化物半導体薄膜を指すものとして説明したが、これに限るものではなく、半導体薄膜４は酸化物半導体薄膜と異なる材料を使用してもよい。また、半導体薄膜４は温度以外の物理量に応じて抵抗値が変化するものであってもよい。なお、電極ＰＡＤ５は強度が必要のためキャビティ７上とは異なる基板１上に形成される。
【００２９】
最後に基板１を半導体デバイス素子１０毎に切り分ける。つまりダイシング工程により個片化する。
【００３０】
なお、本実施形態では、電子デバイス１０として半導体デバイス素子１０に限るものではなく、薄膜コンデンサ、薄膜コイル、薄膜抵抗などの受動デバイス素子あるいは、受動デバイス素子と半導体デバイス素子との複合デバイス素子であってもよい。
【００３１】
（実施例）
本実施形態に基づく本実施例の、製造方法について説明する。
【００３２】
図１と図２に示すように、基板１として、基板１表面の面方位が（１００）である（１００）Ｓｉ基板を用意し、基板１の第１の主面１Ａに絶縁膜２としてＳｉ酸化膜を成膜する。Ｓｉ酸化膜を成膜するには、例えば、熱酸化法等を適用すればよい。絶縁膜２の膜厚は、基板１との絶縁性が確保される程度に調整すればよく、例えば、０．１μｍ〜１．０μｍ程度が好適である。本実施例では絶縁膜として、ＳｉＯ２膜を０．５μｍ形成した。
【００３３】
次に、第１の主面１Ａ上の絶縁膜２上に一対の取出し電極３と第１の主面１Ａ側のダイシングラインマーカー１１を形成する。一対の取出し電極３と第１の主面１Ａ側のダイシングラインマーカー１１は同じ材料を用いることで同時形成することが可能である。一対の取出し電極３と第１の主面１Ａ側のダイシングラインマーカー１１を形成するには、例えば、スパッタ法等を用いて絶縁膜２上に１５０ｎｍ〜６００ｎｍ程度の一対の取出し電極３となる金属薄膜３を堆積し、フォトリソグラフィ工程によってエッチングマスクを形成し、反応性イオンエッチングやイオンミリング等のドライエッチングでこの金属薄膜３を所定の形状に加工して、一対の取出し電極３とダイシングラインマーカー１１とを同時の形成できる。なお、金属薄膜３である一対の取出し電極３と絶縁膜２との間の密着性を高めるには、チタン（Ｔｉ）等の密着層を５０ｎｍほど介在させるのが好ましい。本実施例では一対の取出し電極３としてＰｔ／Ｔｉ膜を使用した。Ｐｔはスパッタ法にて０．１μｍ形成し、密着層として、ＳｉＯ２と相性の良い、Ｔｉを選択した。なお、Ｐｔはスパッタ法にて１００ｎｍ形成した。この後、ドライエッチングを用いて、一対の取出し電極３と第１の主面１Ａ側のダイシングラインマーカー１１を形成した。尚、ダイシングラインマーカー１１は図１や図３（ａ）（ｂ）に示すとおり、ダイシングの際に刃物をいれる場所を示すマーカーであり、デバイス製造方法やサイズにより形や配置は定義される。ここで、図３（ａ）は基板１上に４個の電子デバイス１０を縦横のマトリックス状に配置した上面図を示し、図３（ｂ）は一方向に切断した断面図を示しており、２個の電子デバイス１０が基板１上に集積された状態を示している。今回はダイアモンドスクライブ刃を切断に用いる為、実際のダイシングライン上には切断物以外何も無いほうが好ましい。そのため、２つのマーカーの丁度中間を切断するように設定するマーカーを設計した。
【００３４】
次に、酸化物半導体薄膜４を、スパッタ法により一対の取出し電極３上および一対の取出し電極３間に堆積し、ウェットエッチングにより酸化物半導体薄膜４を所定形状にパターニングする。ここで、酸化物半導体薄膜４は一対の取出し電極３上の一部および一対の取出し電極３間の一部に連続した形状でパターニングする。酸化膜半導体膜４が測定対象となる物理量である温度により変化する抵抗値変化を読み取りセンシングする機能をもつセンサとした。実施例では、基板温度６００℃、成膜圧力１．０Ｐａ、ＲＦパワー２００Ｗのスパッタ条件でＡｒガスを用い、酸化半導体薄膜４であるＭｎＮｉＣｏ酸化物を一対の取出し電極３上および一対の取出し電極３間に０．４μｍ堆積した。次に、塩化第２鉄水溶液を用いたウェットエッチングで所定形状に加工し、焼成炉を用いて酸化物半導体薄膜４を大気雰囲気で６００℃にて２時間の熱処理を施した。
【００３５】
保護膜６としてＳｉＯ２膜を形成する。保護膜６としてはＳｉＯ２やＳｉＮ等、絶縁性、耐湿性を有する膜であれば良い。本実施例では、テトラエトキシシランという有機金属材料を用いたＴＥＯＳ−ＣＶＤ法により、０．４μｍの膜厚でＳｉＯ２を基板１全面に成膜した。
【００３６】
次に、保護層６の一部を反応性ドライエッチングにより除去し、一対の取出し電極３が露出するように開口を形成し、保護層６および開口上に電極ＰＡＤ用金属５を形成した。その後、電極ＰＡＤ用金属５を所定の形状となるように電極ＰＡＤ５をリフトオフ法により形成した。電極ＰＡＤ５の材料はアルミニウム（Ａｌ）を使用した。
【００３７】
次に基板１の第２の主面１Ｂ上に第１の主面１Ａに設けられたダイシングラインマーカー１１の中点、すなわち実際にスクライブ刃が通る位置１２と基板１に対して対象の位置に溝１３加工を行った。溝１３の加工は、まず第２の主面１Ｂ上にフォトリソグラフィ工程によりエッチングマスクを形成下の後、Ｄ−ＲＩＥの反応性イオンエッチングによってＳｉをエッチングした。Ｓｉのエッチング後、有機溶剤を用いてエッチングマスクであるレジストを除去した。本実施例ではスクライブを行う主面の反対側の主面に溝１３を形成すればよいため、スクライブを半導体デバイス素子１０が集積された基板１の反対側の第２の主面１Ｂに施す場合、溝１３は第１の主面１Ａ側に形成されても良い。スクライブを行う第１の主面１Ａにスクライブされる位置をしめすパターンが形成されると共に、その第１の主面１Ａと基板１に対して対称な位置に溝１３を形成する。
【００３８】
本実施例においては溝１３の幅５μｍ、深さ１５μｍで形成した。スクライブ痕１２は最低でも５０μｍ以上の幅で形成される。対してエッチングで形成する溝１３は十分小さな幅である事が重要である。スクライブ痕１２と比較して十分に小さなエッチングによる溝１３を形成するＤ−ＲＩＥ法とは、Ｃ４Ｆ８ガスを用いて反応抑止膜（フルオロカーボン系ポリマー）をキャビティ７の側壁に堆積させることにより、主としてＦラジカルによる化学的なサイドエッチングを抑制するためのプラズマデポジション工程と、ＳＦ６ガスを用いてＦラジカルによる基板１の化学的エッチングとＦイオンによる反応抑止膜の物理的エッチングとにより、基板１を略垂直に異方性エッチングするためのプラズマエッチング工程とを交互に繰り返して基板１をエッチングする方法である。
【００３９】
次に、基板１の第２の主面１Ｂ側に、フォトリソグラフィ工程によってエッチングマスクを形成した後、Ｄ−ＲＩＥの反応性イオンエッチングによって、基板１を第２の主面１Ｂに対して垂直に深堀し、キャビティ７を開口する。キャビティ７開口後にマスクとして使用したレジストを有機溶剤により除去した。
【００４０】
次に、基板１を個片化するため、基板１の主面１Ａ上にスクライブ工程によりスクライブ痕１２を形成した。スクライブ工程とは、図３（ａ）（ｂ）に示すとおり、超鋼、もしくはダイヤモンドの刃物を用いて、基板１上に切断のためのダメージを与える（けがく）工程である。
【００４１】
次に、基板１の第１の主面１Ａ側を外向きにして、基板１のブレークを行い、半導体デバイス素子１０を完全に個片化した。ブレーク工程とは、図４に示すとおり、ブレーク刃を第１の基板１の第１の主面１Ａ上に形成されたスクライブ痕１２と基板１に対して対称の位置、つまり本実施例では基板１の第２の主面１Ｂ上に形成された溝１３上に押し当て基板１を割る工程である。
【００４２】
このブレーク工程において、基板１の第１の主面１Ａに設けられたスクライブ痕１２は物理ダメージにより形成されており、基板１の第２の主面１Ｂ上のブレーク刃を起点として加えられた力によって、物理ダメージを受けている部分、すなわちスクライブ痕１２が作用点となって、Ｓｉ基板１が切断される。
【００４３】
このように、基板１の第１の主面１Ａに形成されたスクライブ痕１２に対してブレーク刃は基板１の第２の主面１Ｂ上に形成された溝１３に押し当てられ、結果としてスクライブ痕１２と溝１３に沿って基板１が個片化されることになる。つまり、第２の主面１Ｂ上に形成された溝１３と対向するスクライブ痕１２が形成された第１の主面１Ａを外向きにして、基板１をブレークする。このスクライブ痕１２と、溝１３はフォトリソグラフィにおける両面アライメント装置によってアライメントされるため、１μｍ以下の精度で基板１に対して対称に配置されることになる。すなわち、個片化した半導体デバイス素子１０の切断面の垂直性は基板１の厚みに対して±１μｍ以下で形成できる。
【００４４】
（評価）
実際に今回使用した実施例の電子デバイス１０すなわち個片化された基板１の寸法を測定して評価した結果を図６に示す。図６について補足説明すると、図６（ａ）は電子デバイス１０の寸法（Ａ）とは個片化された電子デバイス１０の長軸側（図１参照）を示す。図６（ｂ）は電子デバイス１０の寸法（Ｂ）とはとは個片化された電子デバイス１０の短軸側（図１参照）を示す。また寸法測定は全て、基板１の第２の主面１Ｂ側を評価した。なお、以降の説明では、電子デバイス１０の寸法を素子１０の寸法とも称して説明する。
【００４５】
グラフの縦軸は設計値に対して何％大きく、または小さく個片化されたかを示す。縦軸の中心は０％、すなわち、設計値どおりに個片化されているかを意味し、縦軸の上側、つまりプラス方向にいくと、設計値より大きく個片化されており、縦軸の下側、つまりマイナス方向にいくと設計値より小さく個片化されていることを示す。
【００４６】
グラフの横軸は電子デバイス１０のＮｏ．を示す。測定した素子数（電子デバイス数）はＮ＝２０個で、横軸に対応する各々の素子１０の個片化寸法の設計値に対するバラツキが縦軸の各々のデータの幅に対応する。グラフの下に表示した表は、今回測定したＮ＝２０個の素子１０について、寸法（Ａ）、寸法（Ｂ）の各々の寸法の最大値―最小値を表している。すなわち、個片化により得られた２０個の素子１０寸法のバラツキの最大値が示されている。尚、今回使用した素子１０は寸法（Ａ）＝１．５ｍｍ、寸法（Ｂ）＝１．０ｍｍで設計されているものを使用した。ここで、寸法（Ａ）、寸法（Ｂ）の各々の寸法のバラツキの平均である各素子の（最大値―最小値）の和／素子数は、それぞれ、０．５６％、０．２９％であった。
【００４７】
（比較例１）
本実施例の効果を比較するために、図７に示すように、溝１３がない状態、すなわち本発明を行わないサンプルを作製し、本実施例と同様に個片化後の寸法を比較した。ここで、図７（ａ）は基板１上に４個の電子デバイス１０を縦横のマトリックス状に配置した上面図を示し、図７（ｂ）は一方向に切断した断面図を示しており、２個の電子デバイス１０が基板１上に集積された状態を示している。その結果を図８に示す。図８（ａ）は電子デバイス１０の寸法（Ａ）とは個片化された電子デバイス１０の長軸側（図１参照）を示す。図８（ｂ）は電子デバイス１０の寸法（Ｂ）とはとは個片化された電子デバイス１０の短軸側（図１参照）を示す。なお、比較例１とは本発明案件を行わない、すなわち、通常のスクライブダイシング手法である。ここで、寸法（Ａ）、寸法（Ｂ）の各々の寸法のバラツキの平均である各素子の（最大値―最小値）の和／素子数は、それぞれ、１．６０％、２．７７％であった。
【００４８】
比較例１、図８の結果をみると、本実施例に対してかなり悪い結果となっている事がわかる。特に寸法Ｂ、すなわち素子１０の短軸寸法側に影響があることがわかる。その理由はあきらかで、図５のブレーク工程において、素子１０の短軸、すなわち設計寸法が小さくなるほど、素子１０が受け刃に乗っている距離が短くなる。受け刃に乗っている素子１０の距離は、そのままブレーク時の素子１０を抑える役割に直結する為、受け刃に乗っている距離が短くなるということはブレーク工程の不安定要素となり、個片化時のばらつきとなる為である。
【００４９】
比較例１に対して、本実施例を用いると、受け刃に乗っている素子１０の距離は変わらないが、ブレーク刃を素子１０に押し付けた際に、溝１３がブレークする為の補助になる、すなわち、基板１を破断するために必要な、ブレーク時に押し込むブレーク刃の力を小さくできるため、結果として、受け刃に乗っている距離が短くなってもブレーク時の押し込み量を小さくでき、個片化時のバラツキを低減できることがわかる。
【００５０】
（比較例２）
本実施例の効果を比較するために、図９に示すように、溝１３の代わりに両側からスクライブ工程を実施した。ここで、図９（ａ）は基板１上に４個の電子デバイス１０を縦横のマトリックス状に配置した上面図を示し、図９（ｂ）は一方向に切断した断面図を示しており、２個の電子デバイス１０が基板１上に集積された状態を示している。すなわち、基板１の第１の主面１Ａと基板１の第２の主面１Ｂの両方をスクライブ処理し、ブレーク工程はそのままで個片化した。その結果を図１０に示す。図１０（ａ）は電子デバイス１０の寸法（Ａ）とは個片化された電子デバイス１０の長軸側（図１参照）を示す。図１０（ｂ）は電子デバイス１０の寸法（Ｂ）とはとは個片化された電子デバイス１０の短軸側（図１参照）を示す。ここで、寸法（Ａ）、寸法（Ｂ）の各々の寸法のバラツキの平均である各素子の（最大値―最小値）の和／素子数は、それぞれ、１．８２％、３．３８％であった。
【００５１】
比較例２、図１０の結果をみると、本実施例、及び比較例１に対してもかなり悪い結果となっている事がわかる。悪化原因と考えられるのは、スクライブ自体は物理ダメージであり、結晶基板１に物理ダメージを与えると、結晶面方位の影響を強く受ける。通常のスクライブ工程で用いられるスクライブ痕１２は基板１の第１の主面１Ａ側にはいるが、比較例２では基板１の第２の主面１Ｂ側にもスクライブ痕１２が入ることになる。ここでブレーク工程の破断時の基板１への力の関わり方に関して考察すると、基板１の第１の主面１Ａ側と第２の主面１Ｂ側で逆になる事がわかる。図１１に示すとおり、第１の主面１Ａ側のスクライブ痕１２にかかる力は、スクライブ痕１２を広げる方向に働く為、スクライブ痕１２の一番脆い場所を破壊して、結果個片化される。スクライブ痕１２の一番脆い場所はスクライブ痕１２の刃先があたった場所になるため、この一点が破断の際の力の最大作用点となる。このため、結晶構造における結晶方位の影響を受けないと考えられる。
【００５２】
次に、基板１の第２の主面１Ｂ上に設けられたスクライブ痕１２は、ブレーク刃の押し付けによって基板１に垂直方向への力を受ける。しかし図１２に示すとおり、基板１の結晶の大きさと比較してブレーク刃の刃先は十分に大きい為、サンプルのセットが少しでも斜めにセットされると、その方向から力を受けることになる。例えば図１２において完全にブレーク刃とスクライブ痕１２の位置が完全に一致し、かつ、ブレーク刃が基板１に対して完全に垂直に力がかかったと仮定した場合は（図１２（ａ））、本実施例１に近い寸法ばらつきを得られたと予想される。しかし、実際のプロセスにおいて図１２（ａ）を実施する為にはサブナノメートルオーダーの位置あわせが必要となり、現実的には不可能で、図１２（ｂ）のように、ブレーク刃とスクライブ痕１２の位置はずれ、かつ、ブレーク刃が基板１に対して完全に垂直になることは無い。
【００５３】
図１２（ｂ）の場合、基板１の第２の主面１Ｂ上のスクライブ痕１２はブレーク刃の力のかかり方による影響をうけ、その方向の結晶面方位に一番力がかかる結果となってしまう。その結果、基板１の破断時に結晶構造の結晶面方位に依存する割れ方になり、結果、斜めに割れることで、個片化寸法のばらつきが生じることとなる。
【００５４】
比較例２の結果を検証する為に、図１０で示した基板１の第２の主面１Ｂ側の寸法データと同じ素子１０の基板１の第１の主面１Ａ側の寸法データを測定し、比較した。その結果を図１３に示す。ここで、第１の主面１Ａの寸法（Ａ）、寸法（Ｂ）の各々の寸法のバラツキの平均である各素子の（最大値―最小値）の和／素子数は、それぞれ、０．８８％、０．８６％であった。また、第２の主面１Ｂの寸法（Ａ）、寸法（Ｂ）の各々の寸法のバラツキの平均である各素子の（最大値―最小値）の和／素子数は、それぞれ、１．８２％、３．３８％であった。図１３の結果から第１の主面１Ａ側の素子１０寸法は第２の主面１Ｂ側の素子１０寸法のばらつきに対して、かなり小さいことがわかる。この結果から、ブレーク時に第１の主面１Ａ、第２の主面１Ｂ、各々へのスクライブ痕１２の力のかかり方が全く異なるものである為に差がでたのだと推測される。
【００５５】
比較例２の結果は、スクライブ痕１２は物理ダメージで結晶基板１上では結晶方位に従い、へき開が存在しているためにおきたと考えられる。対して本実施例ではブレーク時に結晶面方位の影響を受けない、基板１の第１の主面１Ａ上にはスクライブ痕１２が施されており、ブレーク時に結晶面方位の影響を受けやすい、基板１の第２の主面１Ｂ上には異方性エッチングにて溝１３が加工されている為、ブレーク刃から受ける力が、多少位置ずれしていたり、完全に垂直になっていなくても、素子１０寸法のばらつきが低減できる。すなわち、素子１０寸法のばらつきは溝１３位置のばらつきに依存し、この溝１３形成にはフォトリソグラフィのプロセスが用いられる為、サブナノメートルオーダーの制御が容易に行える。
【００５６】
（比較例３）
比較例３として、基板１の第２の主面１Ｂ上に形成される溝１３の深さを変更し、各々の深さが寸法バラツキにどの程度影響するかを調べた。本実施例では基板１の厚み２５０μｍに対して、１０μｍの深さの溝１３を設けたが、さらに溝１３深さを、５μｍ、１０μｍ、２０μｍ、３０μｍにして同様に素子１０寸法のばらつきを比較した。その結果を図１４に示す。ここで、寸法（Ａ）、寸法（Ｂ）の各々の寸法のバラツキの平均である各素子の（最大値―最小値）の和／素子数は、溝１３の深さが５μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍについて、それぞれ、溝１３の深さが５μｍの場合、１．６２％、１．８０％であり、溝１３の深さが１０μｍの場合、０．６１％、０．４７％であり、溝１３の深さが１５μｍの場合、０．５６％、０．２９％であり、溝１３の深さが２０μｍの場合、０．５９％、０．２２％であり、溝１３の深さが３０μｍの場合、０．４３％、０．２６％であった。
【００５７】
図１４の結果から、溝１３の深さ５μｍでは十分な効果は得られないが、溝１３の深さ１０μｍ付近から、本実施例の効果が得られると推測される。溝１３の深さ５μｍと１０μｍは本実施例で使用した基板１厚２５０μｍのそれぞれ２％と４％に相当する。また、２０μｍ、３０μｍの溝１３の深さのサンプルに関しては、寸法のばらつきよりも測定精度の分解能のほうが上回っていると考えられるため、本実施例の１５μｍの結果と変わらない結果となった。
【００５８】
比較例３の結果より、溝１３の深さは１０μｍ、すなわち基板１厚の４％あれば、本実施例における効果が良好になると考えられる。溝１３は深いほうが寸法ばらつきには有利に働くが、基板１のハンドリングに影響する。実際に５０μｍの溝１３を加工したサンプルは比較例３の実験中に何枚か割れてしまった基板１も発生した。従って、溝１３の深さは４％以上２０％未満程度が好ましいことが分かった。より好ましくは、寸法（Ｂ）のバラツキが少ない６％以上１２％以下である。
【産業上の利用可能性】
【００５９】
小型メンブレン型半導体デバイス素子、基板上に集積された複合デバイス素子などの電子デバイスに適用可能である。
【符号の説明】
【００６０】
１  シリコン基板
２  絶縁膜
３  取出し電極
４  半導体薄膜
５  電極ＰＡＤ
６  保護膜
７  キャビティ
１０  半導体デバイス素子
１１  ダイシングラインマーカー
１２  スクライブ痕
１３  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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