(57)【要約】      （修正有）【課題】ガラスインターポーザで発生する共振による信号品質の劣化や給電特性の劣化を改善したチップモジュールおよび情報処理機器を提供する。【解決手段】チップモジュール１００Ａは、半導体チップ１，２とパッケージ基板３との間にガラスインターポーザ５を有し、ガラスインターポーザ５は、電気抵抗値が約１Ωよりも大きいスルービア７を有する。共振ノイズによってガラスコア３０の上下間の電圧が高くなると、スルービア７を介して電流が流れ、電磁的なエネルギーが熱エネルギーに変換される。これにより、共振ノイズが減衰し、信号品質劣化や給電能力の劣化を避けることができる。【選択図】図１
2015233084.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップとパッケージ基板との間にガラスインターポーザを有し、
前記ガラスインターポーザは、電気抵抗値が約１Ωよりも大きいスルービアを有すること
を特徴とするチップモジュール。
【請求項２】
請求項１に記載のチップモジュールであって、
前記ガラスインターポーザは、ガラスコアを含み、
前記ガラスコアに設けられたスルービアに所定材料を充填することで、電気抵抗値が約１Ωよりも大きいスルービアを実現すること
を特徴とするチップモジュール。
【請求項３】
請求項１に記載のチップモジュールであって、
前記ガラスインターポーザは、ガラスコアを含み、
前記ガラスコアに設けられたスルービアの内側に形成された導体薄膜によって、電気抵抗値が約１Ωよりも大きいスルービアを実現すること
を特徴とするチップモジュール。
【請求項４】
請求項３に記載のチップモジュールであって、
前記ガラスコアの上面および下面に、導体薄膜がさらに形成されていること
を特徴とするチップモジュール。
【請求項５】
請求項１に記載のチップモジュールであって、
前記スルービアとコンデンサとが直列に接続されていること
を特徴とするチップモジュール。
【請求項６】
請求項１に記載のチップモジュールであって、
前記スルービアが、前記ガラスインターポーザの隅と、外周縁沿いと、電気抵抗値が約１Ωよりも大きいスルービアではないスルービア間とのうち少なくとも１つに配置されること
を特徴とするチップモジュール。
【請求項７】
請求項１に記載のチップモジュールであって、
前記半導体チップと前記パッケージ基板との間に、Siインターポーザをさらに有し、
前記半導体チップは、前記ガラスインターポーザと前記Siインターポーザとの各々を介して、前記パッケージ基板と電気的に接続されること
を特徴するチップモジュール。
【請求項８】
請求項１乃至７のうちいずれか１つに記載のチップモジュールを１つ又は複数有する情報処理機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップモジュールおよび情報処理機器に関する。
【背景技術】
【０００２】
特許文献１（米国特許2013/0119555号公報）には、「小型電子パッケージであって、複数のスルービアは、頂部を有するガラスインターポーザに壁を有し、応力緩和バリアは前記ガラスインターポーザの前記頂部の少なくとも一部にあり、メタライゼーションシードレイヤは前記応力緩和バリアの少なくとも一部にあり、導体は前記メタライゼーションシードレイヤの少なくとも一部にあり且つ複数のメタライズされたスルーパッケージ基板ビアを形成する前記複数のスルービアの一部を貫通しており、前記スルービアの少なくとも一部は前記応力緩和層又はメタライゼーションシードレイヤで充填されている（A microelectronic package comprising: a plurality of through vias having walls in a glass interposer having a top portion; a stress relief barrier on at least a portion of the top portion of the glass interposer; a metallization seed layer on at least a portion of the stress relief layer; and a conductor on at least a portion of the metallization seed layer and through at least a portion of the plurality of the through vias forming a plurality of metalized through package vias, wherein at least a portion of the through vias are filled with the stress relief layer or the metallization seed layer.）」と記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許2013/0119555号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ガラスインターポーザでは、ガラスコアの両面に導体層が配置され、ガラスコアを貫通するTGV（Trough Glass Via）によって、ガラスコアの上下間が電気的に接続される。ガラスコアの損失が小さいため、両面を導体で挟まれたガラスコア部分が空洞共振器として働き、TGVを通過する信号や電源・GNDの電流に起因する電磁界がコア内に漏れだすことで共振が励起され、信号品質の劣化や給電特性が劣化するという課題がある。本発明はこのような事情に鑑みてなされたもので、ガラスインターポーザで発生する共振による信号品質の劣化や給電特性の劣化を改善する技術の提供を目的とする
【課題を解決するための手段】
【０００５】
本願は、上記課題を解決するための手段を複数含んでいるが、その一例を挙げるならば、チップモジュールは、半導体チップとパッケージ基板との間にガラスインターポーザを有し、前記ガラスインターポーザは、電気抵抗値が約１Ωよりも大きいスルービアを有する。
【発明の効果】
【０００６】
本発明の技術によれば、ガラスインターポーザで発生する共振による信号品質の劣化や給電特性の劣化を改善することができる。上記以外の課題、構成および効果等は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【０００７】
【図１】実施例１のチップモジュールの縦断面図の例である。
【図２】チップモジュールの横断面図の例である。
【図３】固有モード解析対象のモデルを示す。
【図４】モデルにおけるQ値の比較結果である。
【図５】TGVの電気抵抗値と１次モードのQ値との関係を示す。
【図６】TGVの電気抵抗値と１次モードの周波数との関係を示す。
【図７】TGV形成の一例を説明する図である。
【図８】実施例２のチップモジュールの縦断面図の例である。
【図９】チップモジュールの横断面図の例である。
【図１０】TGV形成の一例を説明する図である。
【図１１】実施例３のチップモジュールの縦断面図の例である。
【図１２】接続関係を示す回路図の例である。
【図１３】実施例４のガラスインターポーザの縦断面図の例である。
【図１４】実施例５のチップモジュールの縦断面図の例である
【図１５】チップモジュールの横断面図の例である。
【図１６】チップモジュールを組み込んだ情報処理機器の基板部分を側面から見た図である。
【発明を実施するための形態】
【０００８】
以下、本発明の一実施形態を、図面を参照して詳細に説明する。以下では、同じ機能、構成のものに対しては同じ符号を付与し説明を省略する。
[実施例１]
【０００９】
図１は、実施例１のチップモジュール１００Ａの縦断面図の例であり、図２はチップモジュール１００Ａの横断面図の例である。より詳細には、図１の線Ａ−Ａにおける断面図の例が図２であり、図２の線Ｂ−Ｂにおける断面図の例が図１である。
【００１０】
ここでいうチップモジュールとは、パッケージ基板と、ガラスインターポーザとを含み、ガラスインターポーザには１つ以上の半導体チップが搭載されているものをいう。半導体チップは、例えばLSI(Large Scale Integration)やIC（Integrated Circuit）であるが、これに限定しない。パッケージ基板は、電極部を介してガラスインターポーザと電気的に接続可能であればよく、特に限定しない。パッケージ基板は、ここではセラミック製であるものとするが、これに限定せず、例えば有機樹脂製など、他の任意の素材を採用しえる。また、ガラスインターポーザは、ガラス系材料で形成されたガラスコアを含み、ガラスコアの上面及び下面に導電性のプレーンを有し、この導電性のプレーン間を接続する少なくとも１つのスルービアを含むものであればよい。ガラス系材料としては、例えばガラスセラミックス、ホウケイ酸ガラス、石英ガラス、高ケイ酸ガラス等があるが、これに限定しない。
【００１１】
チップモジュール１００Ａは、ASIC（Application Specific Integrated Circuit）と光ICとを同一パッケージ基板に搭載したモジュールの例であるが、これに限らない。チップモジュール１００Ａには、ASICや光IC以外のICや、LSIなど、任意の半導体チップを搭載しても良い。また、ASICは、例えばFPGA（Field-Programmable Gate Array）やCPU（Central Processing Unit）、GPU(Graphics Processing Unit)でも良いし、光ICは、例えばシグナルコンディショナ(電気信号用中継LSI)でも良い。
チップモジュール１００Ａは、ガラスインターポーザ５及びパッケージ基板３を含む。パッケージ基板３の上面にガラスインターポーザ５が搭載されている。
【００１２】
パッケージ基板３は、ビアホール９、導体層１０等を含む。パッケージ基板３の下面にはBGA（Ball Grid Array）ボール８が形成されている。
【００１３】
ガラスインターポーザ５の上面（パッケージ基板３と接続している面ではない面）には、バンプ４−２、４−３の各々が形成されている。ガラスインターポーザ５とASIC１および光IC２とは、バンプ４−２、４−３の各々により電気的に接続されている。ガラスインターポーザ５の下面（パッケージ基板３と接続している面）にはバンプ４−１が形成されている。パッケージ基板３とガラスインターポーザ５とは、バンプ４−１により電気的に接続している。
【００１４】
ガラスインターポーザ５は、少なくともガラスコア３０と、導体層１１とを含む。導体層１１は、ガラスコア３０の上面及び上面の各々に配置される。ガラスコア３０にはTGV６、TGV７の各々が形成されている。
【００１５】
TGV６は、貫通孔の内側に銅めっきが施されて形成される。TGV６によって、ガラスコア３０上下の電気的な接続がとられる。これらによってASIC１と光IC２の間の高密度な信号配線が形成される。なお、TGV６の内側に施される処理は、銅めっきに限るわけではなく、任意の素材や技術を用いることができる。
【００１６】
導体層１１は、信号配線のリターンプレーンとするために幅広なプレーンを含む。そのため、導体層１１及びガラスコア３０からなる構造は、空洞共振器のように機能し、TGV６を通過する信号や電源・グラウンドの電流変化によって共振ノイズが励起される。図１の破線２０は、共振ノイズの電界強度を模式的に示している。図示するように、TGV６で接続している場所は共振電圧の節になる。
【００１７】
TGV７は、貫通孔に所定材料が充填されて形成される。TGV７によって、ガラスコア３０の上下の導体層１１のプレーンが電気的に接続される。図示するように、TGV７の両端は、電界強度が大きく、ノイズ電圧の腹となる位置に配置されると効果的であるが、これに限定しない。
【００１８】
なお、共振の腹となる位置は、節と節との間の中間地点であることが予測可能であり、また、ガラスコア３０の端部も共振の腹となる。従って、図２に一例を示すように、TGV７が配される位置は、ガラスコア３０の隅、ガラスコア３０の外周縁沿い、TGV６間のうち少なくとも１つであると効果的である。TGV７をTGV６間に配置する場合は、TGV６間の中間点又は中間点近傍であるほうが好ましい。可能であれば、電磁界解析を行って正確な共振電圧分布を求め、腹の位置にTGV７を配置することが好ましい。なお、TGV７は高抵抗であることから、TGV7の追加配置によって共振の電界分布が変化しない。このため、電磁界解析などによる共振の腹の位置の特定を繰り返すこと無く、TGV７の位置を定めることが可能となる。
【００１９】
共振ノイズによってガラスコア３０の上下間の電圧が高くなると、TGV７を介して電流が流れ、電磁的なエネルギーが熱エネルギーに変換される。これにより、共振ノイズが減衰し、信号品質劣化や給電能力の劣化を避けることができる。
【００２０】
なお、十分な共振減衰効果を持たせるため、TGV7の電気抵抗値は約１Ωよりも高い必要がある。本実施例では、貫通孔に充填させた所定材料により、約１Ωよりも高い電気抵抗値を実現する。また、TGV７によって接続されるプレーンはDC（Direct Current）的に同電位である必要がある。DC的に同電位である場合とは、例えば、両方がグラウンドプレーンであるか、両方が電源供給プレーンである場合である。
【００２１】
例えばTGV６のような、銅めっきなどによるスルービアの電気抵抗値は約１Ωより大幅に低い場合がほとんどである。例えば、１００μm厚のガラスコアに直径２０μmで銅メッキ厚が５μmのTGVを作成した場合、電気抵抗値は１０mΩ以下となる。従って、TGV7は、TGV６よりも電気抵抗値の高いスルービアということもできる。
なお、ここでいう「１Ω」などのような数値は、この数のみだけでなく、例えばモデル誤差や計測誤差などに起因する誤差範囲をも含むものとする。
【００２２】
上記効果を示すために、ガラスコアの共振について三次元有限要素法によって、固有モード解析を行った。この解析は、共振への影響を端的に評価するために単純化した構造について行っている。図３は、固有モード解析対象のモデルを示す。モデル３００は、約３０mm角で厚みが約１００μｍのガラスコア３０の上下面に銅プレーン５０−１、５０−２を貼り付けたものである。モデル３００において、共振の腹となる位置は、例えばプレーンの四隅の位置５１である。このような場合において、以下の条件１〜条件３の３つの条件の各々で、共振の安定性を表すQ値を求めた。なお、Q値は低い方が共振の減衰が早いことを示す。
条件１：位置５１に何も配置しない
条件２：位置５１に銅めっきによるTGVを配置して上下の銅プレーン５０−１、５０−２を電気的に接続する
条件３：位置５１に約１Ωよりも高い電気抵抗値のTGVを配置して上下の銅プレーン５０−１、５０−２を電気的に接続する
なお、各TGVの直径は約２０μmとし、約１Ωよりも高い電気抵抗値のTGVの、実際の電気抵抗値は一つあたり５Ωに設定した。
【００２３】
図４は、上記モデル３００におけるQ値の比較結果である。グラフ４００は、上記条件１〜３の各々について、１次モードから3次モードまでの各々の共振についてのQ値を示す。例えば、１次モードの棒４０１は条件１におけるQ値を示し、棒４０２は条件２におけるQ値を示し、棒４０３は条件３におけるQ値を示す。図示するように、条件１（棒４０１）に比較して、条件３（棒４０３）では、Q値が六分の一以下となっている。条件２（棒４０２）でもQ値の低減効果が認められるが、条件３（棒４０３）と比べると、その効果は小さいことがわかる。
【００２４】
次に、電気抵抗値による影響をみるために、モデル３００についてTGVの電気抵抗値を変化させて、共振の１次モードのQ値および周波数の推移を解析した。図５は、TGVの電気抵抗値と１次モードのQ値との関係を示す。グラフ５００の横軸はTGVの電気抵抗値であり、縦軸はQ値である。
【００２５】
図示するように、電気抵抗値が約１Ω〜約１０Ω近傍の部分でQ値が最低値を取ることが見て取れる。TGVの電気抵抗が低い場合は、TGVにおいて共振が熱エネルギーに変換される量が少ないために共振の減衰効果小さい。また、TGVの電気抵抗が高過ぎる場合は、TGVに電流が流れないために、減衰効果が小さい。TGVの電気抵抗が極端に高い場合（例えば約１０００Ω以上など）は共振減衰効果が得られず、約１００Ω以下とするとより望ましい。
図６は、TGVの電気抵抗値と１次モードの周波数との関係を示す。グラフ６００の横軸はTGVの電気抵抗値であり、縦軸は周波数である。
【００２６】
図示するように、周波数は、低抵抗側と高抵抗側とでそれぞれ異なり、約１Ω〜約１０Ωの間で遷移している。高抵抗側の周波数の値はTGVを挿入しない場合の周波数に一致しており、低抵抗側の周波数の値は通常のTGVを挿入した場合の周波数に等しい。これは約１Ω以下のスルービアを挿入した場合は、共振の腹・節の位置が変化してしまうことを示している一方で、約１Ω〜約１０Ωより大きいTGVを挿入した場合は、共振の腹・節の位置が変化しないことを意味している。
【００２７】
これらの結果から、約１Ωより大きい電気抵抗値を持つTGVを挿入することで、共振の腹・節を変化させることなく、効果的にQ値を下げることができることがわかる。なお、モデル３００におけるTGV構造の場合、例えば体積抵抗率が５μΩｍ程度の銀ペースト等を用いることで、電気抵抗値が約５ΩのTGVを実現することができる。
図７は、TGV形成の一例を説明する図である。図では、簡略化のためにガラスコア３０に対する形成のみを説明する。
【００２８】
図７（Ａ）から（Ｅ）の順の工程によりTGVが形成される。図７（Ａ）はガラスコア３０のみを示す。図７（Ｂ）は、ガラスコア３０にレーザなどで貫通孔３１−１を設けた例である。ここでは、TGV７を形成する位置にのみ貫通孔３１−１が設けられる。図７（Ｃ）は、貫通孔３１−１に所定材料を充填した例である。このようにして、電気抵抗値が１Ωより大きいTGV７が形成される。図７（Ｄ）は、ガラスコア３０にレーザなどで貫通孔３１−２を設けた例である。ここでは、TGV６を形成する位置に貫通孔３１−２が設けられる。図７（Ｅ）は、貫通孔３１−２を形成したガラスコア３０に銅めっきを施した例である。これにより、TGV６が形成される。また、この工程の場合、この銅めっきにより、TGV６の形成と同時に導体層１１の形成が可能である。
【００２９】
なお、TGV形成は上記に限らない。例えば、１つのプロセスで、TGV６又はTGV７を設ける位置に貫通孔を形成し、貫通孔への充填のときには、TGV６を形成する貫通孔にマスクをすることで形成してもよい。
[実施例２]
【００３０】
図８は、実施例２のチップモジュール１００Ｂの縦断面図の例であり、図９はチップモジュール１００Ｂの横断面図の例である。より詳細には、図８の線Ｃ−Ｃにおける断面図の例が図９であり、図９の線Ｄ−Ｄにおける断面図の例が図８である。
【００３１】
上記実施例１と実施例２との違いは、電気抵抗が１Ωよりも大きいスルービアを実現するために、貫通孔に所定材料を充填したTGVの代わりに、導体薄膜とレジストとで構成されたTGVを用いる点である。導体薄膜の電気抵抗値は高いことから、上記実施例と同様の共振減衰効果を得ることができる。
【００３２】
TGV１３の電気抵抗値は、上記のように、約１Ωより大きいことが好ましい。また、TGV１３を形成する位置についても、上記のように、共振の腹の位置に配置するのが最も効果的である。
図１０は、TGV形成の一例を説明する図である。図では、簡略化のためにガラスコア３０に対する形成のみを説明する。
【００３３】
図１０（Ａ）から（Ｅ）の順の工程によりTGVが形成される。図１０（Ａ）はガラスコア３０のみを示す。図１０（Ｂ）は、ガラスコア３０にレーザなどで貫通孔３１を設けた例である。ここでは、TGV６又はTGV１３を形成する位置に貫通孔３１が設けられる。図１０（Ｃ）は、例えば無電解めっきなどによって、貫通孔３１の内側に導体薄膜３２を形成した例である。導体薄膜３２は、例えばP-Ni合金のような抵抗率の高い導体を用いて約１um以下の厚みで形成する。図１０（Ｄ）は、導体薄膜３２を形成した貫通孔３１のうちTGV１３を形成する位置にあるものに、レジスト３３を充填した例である。これにより、TGV１３が形成される。レジスト３３及びその固化などは、例えばフォトリソグラフィ（Photolithography）技術を用いることが可能であるが、これに限定しない。図１０（Ｅ）は、TGV１３を形成したガラスコア３０に銅めっきを施した例である。これにより、導体薄膜３２を形成した貫通孔３１のうち、レジスト３３を充填していないものの内側に、銅めっきが形成され、TGV６及び導体層１１が形成される。
本変形例では、上記したマスク等の工程を含めることなく、TGVの穴あけプロセスを一回とすることができる。
【００３４】
なお、本変形例では、TGV１３の中空部はレジストにより充填されているが、中空のままとしても良い。ただし、レジスト等で中空部を充填したほうがガラスコア３０の強度が増加する。
[実施例３]
【００３５】
図１１は、実施例３のチップモジュール１００Ｃの縦断面図の例である。本実施例では、TGV７で接続されるガラスコア３０の上下面のプレーンが同電位でない場合に対応可能なものである。そのために、チップモジュール１００Ｃは、TGV７の近傍にコンデンサ１４を設け、このコンデンサ１４とTGV７との両方を介して、ガラスコア３０の上下プレーンを電気的に接続している。この上下プレーンは、図１１では導体層１１の例を示しているが、これに限定しない。
【００３６】
図１２は、接続関係を示す回路図の例である。下部プレーン４３と接続されたTGV７と直列にコンデンサ１４が接続され、その先が上部プレーン４２と接続される。即ち、２つのプレーンは、直列に接続されたTGV７及びコンデンサ１４を介して電気的に接続される。
【００３７】
コンデンサ１４は、実装スペースの関係から、小さいサイズのものが好ましい。そのようなコンデンサとしては、例えば薄膜コンデンサがあるが、これに限定しない。
【００３８】
このように、直列に接続されたTGV７とコンデンサとを介して２つのプレーンを接続することで、これらのプレーンがDC的に同電位でない場合でも、共振減衰効果を得ることが可能である。プレーンがDC的に同電位でない場合としては、例えば一方が電源、他方がグラウンドプレーンであるような場合である。
なお、ここでは、コンデンサをガラスコア３０の上部に配置しているが、これに限らず、コンデンサは、ガラスコア３０の下部に配置されても良い。
【００３９】
また、TGV７ではなく、TGV１３とコンデンサとを介して２つのプレーンを直列に接続してもよい。即ち、電気抵抗値が約１Ωよりも大きいTGVとコンデンサとを介して２つのプレーンを直列に接続できればよい。
【００４０】
また、ガラスコア３０の上下部のプレーンが同電位である部分と、同電位でない部分とが混在する場合は、上記実施例１、２のように、コンデンサなしで接続する構造を混在させることができる。
[実施例４]
【００４１】
図１３は、実施例４のガラスインターポーザの縦断面図の例である。本実施例のチップモジュール１００Ｄは、実施例２と比較して、導体薄膜３４を設ける範囲が異なる。チップモジュール１００Ｄでは、導体薄膜３４が、貫通孔の内側だけではなく、ガラスコア３０の上面及び下面の各々（例えば面１３０１、面１３０２）にも形成され、その上に銅メッキ３５が施されて、導体層が形成される。この点を除き、チップモジュール１００Ｄの構造はチップモジュール１００Ｂと同じである。
【００４２】
本実施例の構造では、上記実施例と同様に、電気抵抗が約１Ωよりも大きいTGVによって、共振ノイズの減衰効果が得られる。また、ガラスコア内に励起された共振ノイズの電流は表皮効果によって、上下面プレーンのガラスコア３０側に集中するため、ガラスコア３０の上面及び下面に設けた導体薄膜３４によっても、共振ノイズの減衰効果が得られる。
[実施例５]
【００４３】
図１４は、実施例５のチップモジュール１００Ｅの縦断面図の例であり、図１５はチップモジュール１００Ｅの横断面図の例である。より詳細には、図１４の線Ｅ−Ｅにおける断面図の例が図１５であり、図１５の線Ｆ−Ｆにおける断面図の例が図１４である。
【００４４】
本実施例と上記実施例との差異は、パッケージ基板３上に、Siインターポーザ６０がさらに搭載され、Siインターポーザ６０及びガラスインターポーザ５の各々に跨ってASIC１が搭載される点である。
【００４５】
図１４、図１５の場合、チップモジュール１００Ｅには、１つのパッケージ基板３上に、４つのガラスインターポーザ５−１〜５−４が搭載される。ガラスインターポーザ５の各々には、１つのIC２が搭載され、１つのチップモジュール１００Ｅは合計４つの光IC２−１〜２−４を含むことになる。
【００４６】
セラミックパッケージ基板３の中央又はその近傍にはSiインターポーザ６０が配置され、その周囲のうち少なくとも一部に、ガラスインターポーザ５が配置される。Siインターポーザ６０の上には、少なくとも１つのASIC１が配置される。ASIC１は、ガラスインターポーザ５−１〜５−４の各々とSiインターポーザ６０との両方に跨るように配置される。即ち、ASIC１は、ガラスインターポーザ５とSiインターポーザ６０との各々を介して、パッケージ基板３と電気的に接続される。
【００４７】
従って、チップモジュール１００Ｅを上面から見たときの、Siインターポーザ６０の占有範囲のうち少なくとも一部は、ASIC１の占有範囲内に含まれる。また、チップモジュール１００Ｅを上面から見たときの、Siインターポーザ６０及びASIC１の占有範囲は、４つのガラスインターポーザ５−１〜５−４の各々の占有範囲の一部と重なるように配置される。また、チップモジュール１００Ｅを上面から見たときの、Siインターポーザ６０及びASIC１の占有範囲は、ガラスインターポーザ５の各々に搭載されたIC２の各々の占有範囲とは、重ならないように配置される。
【００４８】
ASIC１は、ガラスインターポーザ５と接続するための、高速信号用の電極部が設けられている。この電極部は、限定はしないが、例えばピン、バンプやリードなどであり（例えばバンプ１４０１）、この場合は、ASIC１の外周縁に沿って設けられている。この高速信号の配線はガラスインターポーザ５−１〜５−４の各々の信号配線（図示略）を介して、光IC２−１〜２−４の各々に接続される。このように、高速な信号については、低損失なガラスインターポーザを介して伝送することで、信号品質の劣化を抑えることができる。
【００４９】
ASICは、Siインターポーザ６０と接続するための、低速な信号およびコア回路の電源・グラウンなどのための電極部が設けられている。この電極部は、限定はしないが、例えばピン、バンプやリードなどであり（例えばバンプ１４０２）、この場合は、ASIC１の中央近傍に設けられている。この配線は、Siインターポーザ６０のスルービア６１を介してパッケージ基板３と接続される。このように、大電流であるコア回路の電源・グラウンドについては、損失が大きいSiインターポーザを介して給電するため、共振ノイズの問題を起きにくくすることができる。
【００５０】
加えて、ガラスインターポーザ５の各々は、上記した実施例１〜実施例４のいずれかの構成を含む。図１４では、実施例１のような、TGV７を含む例を示しているが、TGV１３であってもよい。TGV７及びTGV１３のいずれであっても、その配置位置は上記実施例と同じである。また、複数のガラスインターポーザ５が搭載される場合は、それぞれのガラスインターポーザ５が、上記した実施例１〜実施例４のうち異なる実施例の構成を含んでもよい。これにより、上記のように、ガラスインターポーザ側の共振を減衰させることができる。
【００５１】
なお、１つのパッケージ基板３上に搭載するSiインターポーザ６０、ガラスインターポーザ５、ASIC１の各々の数は１つ以上であればよく、図示するものに限らない。
[実施例６]
図１６は、チップモジュール１００を組み込んだ情報処理機器の基板部分を側面から見た図である。
なお、ここでいう情報処理機器は、ICやLSIなどの演算装置を含み、所望の演算を実行可能なものをいう。
【００５２】
情報処理機器２００は、複数のチップモジュール１００、複数のマザーボード７１、複数のコネクタ７２、バックプレーンボード７３及び光ファイバ７４等を含む。これらの数は、単数でも複数でもよく、図示するものに限定しない。ただし、複数のチップモジュール１００及びマザーボード７１が同時に処理を行うことで、効率的な情報処理を行うことができる。
【００５３】
実施例１〜実施例５のいずれか又は複数のチップモジュール１００−１〜１００−３は、マザーボード７１−１〜７１−３の各々上に搭載される。図１６では、チップモジュール１００Ｅが搭載された例を示している。マザーボード７１−１〜７１−３の各々は、コネクタ７２−１〜７２−３によってバックプレーンボード７３に電気的に接続される。チップモジュール１００−１〜１００−３の各々の上に搭載された光ICには、光ファイバ７４−１、７４−２が接続され、チップモジュール１００−１〜１００−３同士が光信号で通信可能である。
【００５４】
チップモジュール１００−１〜１００−３はASICと光ICが高密度かつ低ノイズに接続されているため、上記のように実装することで、広帯域な信号伝送能力を持つことが可能となる。また、チップモジュール１００−１〜１００−３同士でも、高速な光信号伝送を行うことが可能となる。これにより、情報処理能力の向上が可能となる。
【００５５】
以上、本発明者によってなされた発明を、一例に基づき具体的に説明した。サーバ等の情報機器の分野では、装置の高性能化のために装置内の伝送スループットの向上が望まれている。たとえば、処理ノードとスイッチノードを繋ぐ６０ｃｍ程度の基板間伝送では、高速化に伴う損失増大においても伝送性能トレンドを維持するために、例えばシグナルコンディショナや光モジュールのような、伝送距離を延長するための中継LSIを用いている。また、情報機器の分野では、演算装置（例えばCPUなど）のマルチコア化に伴って演算装置−メモリ（例えばDRAMなど)間の要求スループットも年々向上しており、これらを高密度に接続する技術が必要である。
【００５６】
これらのような技術の実現には、基板内伝送スループットの向上が必要である。従来では、配線一本あたりの伝送速度の向上により、スループット向上を実現してきた。しかし、25Gbps超の伝送速度では、損失等による技術困難度が増す。そこで、スループット向上のための他の技術として、配線密度を高くすることが考えられる。配線密度を高くすることで、全体としてのスループットが向上可能である。配線密度を高くするために、コア材としてＳｉ基板を用いる技術がある。
【００５７】
この場合、Ｓｉ基板をコア材として、その平面上にμｍオーダーの微細な配線を形成して、半導体チップ間を高密度に電気接続する。また下側のパッケージ（有機またはセラミック製）とはTSV(Through Si Via)を介して電気的に接続する。このような実装は、２．５次元実装と呼ばれている。
【００５８】
また、他の要求として、コスト低減がある。コストを低減するために、コア材として、ガラスを用いる技術がある。ガラスは低損失であるため、信号波形の劣化が少ないという利点がある。
【００５９】
しかし、コア材としてガラスを用いる場合、信号波形の劣化が少ないゆえに、ノイズの減衰も少ない。従って、コア材両面のプレーンが空洞共振器のように作用し、特性劣化を引き起こす。これにより、電源やグランドインピーダンスの劣化や、コア材を貫通する信号配線の特性劣化などが発生する。
【００６０】
上記した実施例は、ガラスコアに、約１Ωより大きい電気抵抗値を持つTGVを設けている。ガラスコア内に発生した共振ノイズ電圧により、このTGVの両端にかかる際に電流が流れる。これにより、共振ノイズの電磁的なエネルギーが熱エネルギーに変換され、共振ノイズを効率的に減衰させることができる。また、このTGVに流れる電流は微小であるため、このTGVの追加が共振の腹・節の位置に与える影響を無視することができる。このため、１Ωより大きい電気抵抗値を持たないTGVを追加する場合とは異なり、一度、共振ノイズの分布を計算すれば、その分布に基づいて、共振の腹の位置にTGVを配置すれば良く、共振ノイズを対策した設計が容易となる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記の実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００６２】
１００：チップモジュール、１：ASIC、２：光IC、３：パッケージ基板、４：バンプ、５：ガラスインターポーザ、６：TGV、７：TGV、８：バンプ、９：スルービア、１０：導体層、１１：導体層、１３：TGV、６０：Siインターポーザ、２００：情報処理機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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