(57)【要約】【課題】デバイス耐圧を確保しつつ、小型化を図ることができる半導体装置を提供する。【解決手段】第１導電型のチャネル形成領域２と、チャネル形成領域の上部の一部に配置された第２導電型の第１主電極領域１０ｊと、チャネル形成領域の上部に第１主電極領域から離間して配置され、第１主電極領域からのキャリアが走行する第２導電型のドリフト領域３ｊと、ドリフト領域の上部の一部に配置され、第１主電極領域からのキャリアを受け入れる第２導電型の第２主電極領域１１ｊと、ドリフト領域の端部に第１主電極領域から離間して配置された、ドリフト領域よりも高濃度の第２導電型のストッパ領域４ｊと、を備え、ストッパ領域がチャネル形成領域とドリフト領域とが構成するｐｎ接合界面の空乏層２０ａの広がりを抑制する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型のチャネル形成領域と、
前記チャネル形成領域の上部の一部に配置された第２導電型の第１主電極領域と、
前記チャネル形成領域の上部に前記第１主電極領域から離間して配置され、前記第１主電極領域からのキャリアが走行する第２導電型のドリフト領域と、
前記ドリフト領域の上部の一部に配置され、前記第１主電極領域からのキャリアを受け入れる第２導電型の第２主電極領域と、
前記ドリフト領域の端部に前記第１主電極領域から離間して配置された、前記ドリフト領域よりも高濃度の第２導電型のストッパ領域と、
を備え、
前記ストッパ領域が前記チャネル形成領域と前記ドリフト領域とが構成するｐｎ接合界面の空乏層の広がりを抑制することを特徴とする半導体装置。
【請求項２】
ストライプ状の第２主電極領域用窓部を有するフィールド絶縁膜を更に備え、
前記第２主電極領域用窓部の内部において、前記ドリフト領域の中央部に前記第２主電極領域が配置され、
前記第２主電極領域用窓部の周辺に沿って、前記ドリフト領域が前記第２主電極領域用窓部側から前記フィールド絶縁膜の下方にまで延在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィールド絶縁膜の下方に位置する前記ドリフト領域の端部に、前記ストッパ領域が配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ストッパ領域の直上の位置となる前記フィールド絶縁膜の上面に、前記空乏層が広がる方向の電圧が印加される表面配線を更に備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ストライプ状の第２主電極領域用窓部の長手方向に直交する方向において、前記フィールド絶縁膜が、前記第２主電極領域用窓部から離間して、前記第２主電極領域用窓部を挟む位置に、ストライプ状の第１主電極領域用窓部を更に有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記長手方向に直交する方向において、前記第１主電極領域用窓部の内部の中央部において、前記チャネル形成領域の上部に、前記ドリフト領域から離間して、前記第１主電極領域が配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ドリフト領域と前記第１主電極領域との間の前記チャネル形成領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を更に備え、
前記ゲート電極に電圧を印加することにより、前記チャネル形成領域の表面に前記キャリアが移動するチャネルを形成することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記長手方向に沿って、前記フィールド絶縁膜の下方となる前記ドリフト領域の端部に、前記ストッパ領域が配置されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ストッパ領域の直上の位置となる前記フィールド絶縁膜の上面に、前記ゲート電極と同電位の電圧が印加される表面配線を更にそなえることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極と前記表面配線が同一配線層として構成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１導電型のチャネル形成領域と、
前記チャネル形成領域上に形成されたフィールド絶縁膜及びゲート絶縁膜と、
前記ゲート絶縁膜を介在して前記チャネル形成領域上を第１方向に沿って延在し、前記第１方向と直交する第２方向に沿って周期的に配置された複数のゲート電極と、
前記フィールド絶縁膜上を前記第２方向に沿って延在し、前記複数のゲート電極の一端側を互いに連結する第１ゲート配線と、
前記チャネル形成領域の上部の前記複数のゲート電極のうちの一対のゲート電極に挟まれた領域を含む、前記一対のゲート電極の下方に設けられた第２導電型のドリフト領域と、
前記チャネル形成領域の上部に設けられ、かつ前記第２方向において前記一対のゲート電極の外側を挟むように配置された一対の第２導電型の第１主電極領域と、
前記ドリフト領域の表面に設けられ、前記ドリフト領域よりも不純物濃度が高い第２導電型の第２主電極領域と、
前記ドリフト領域の内部において前記第２主電極領域から離間して前記第１ゲート配線下に設けられ、前記ドリフト領域よりも不純物濃度が高い第２導電型の第１ストッパ領域と、
を備えることを特徴とする半導体装置。
【請求項１２】
前記第１ストッパ領域は、前記第２主電極領域側の端が前記第１ゲート配線の前記第２主電極領域側の端よりも前記第２主電極領域側に位置していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１ストッパ領域は、前記第２方向に沿って点在するように複数個設けられていることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記第１ストッパ領域の底部は、前記ドリフト領域の底部よりも深いことを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記フィールド絶縁膜は、前記第１主電極領域と前記第２主電極領域との間に形成され、
前記ゲート電極は、前記第２主電極領域側が前記フィールド絶縁膜上に乗り上がっていることを特徴とする請求項１１に記載の半導体装置。
【請求項１６】
前記第１主電極領域及び第２主電極領域は、前記第２方向に沿って交互に周期的に配置されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１７】
前記フィールド絶縁膜は、前記第１方向に沿って延在し、前記第２方向に周期的に配列された複数の窓部を有してはしご型に形成されていることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記ゲート絶縁膜は、前記第２方向に沿って前記複数の窓部の内部に１行おきに配置されていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２主電極領域は、前記ゲート絶縁膜が配置されていない前記複数の窓部の残余の行に周期的に配置されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２方向に沿って前記フィールド絶縁膜上を延在し、かつ前記複数のゲート電極の一端側とは反対側の他端側に連結された第２ゲート配線と、
前記ドリフト領域の内部において前記第２主電極領域から離間して前記第２ゲート電極下に設けられ、前記ドリフト領域よりも不純物濃度が高い第２ストッパ領域と、
を更に備えることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、オフセットゲート構造の電界効果トランジスタを集積化した半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電力増幅回路、電源回路、コンバータ或いは電源保護回路などに用いられるパワートランジスタとして、例えば横型パワーＭＯＳＦＥＴが知られている。この横型パワーＭＯＳＦＥＴに関して、特許文献１には、ゲート電極のドレイン領域側にフィールド絶縁膜を形成し、さらにドレイン領域の周辺にこのドレイン領域よりも低不純物濃度のオフセット（ドリフト）領域を形成することにより、耐圧を高くするための高電界を緩和する方法が開示されている。
また、特許文献２には、オフセット領域とドレイン領域との境界部での不純物濃度を高くすることにより、チャネル形成領域とオフセット領域とのｐｎ接合部の界面で生じる空乏層が広かった（伸びた）ときに、オフセット領域とドレイン領域との境界で起こる電界集中を緩和する方法が開示されている。
【０００３】
横型パワーＭＯＳＦＥＴにおいては、ゲート電極の長手方向と直交する短手方向（ゲート長方向）に沿ってソース領域とドレイン領域とを交互にそれぞれ複数配置したレイアウトになっている。これは、オン抵抗を下げるためにチャネル幅を長くした場合に、ドレイン領域を共通化することで面積を縮小することを目的としている。そして、ソース領域とドレイン領域との間にはゲート電極が配置されており、各ゲート電極はソース領域及びドレイン領域の外側においてゲート電極の短手方向に沿ってフィールド絶縁膜上を延在するゲート配線と一体に連結されている。
なお、オフセット領域とドレイン領域とで起こる電界集中について、特許文献２では、ゲート配線のフィールドプレート効果によりデバイスの一部だけで起こるようなケースについては開示されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３２４１５９号公報
【特許文献２】特開平７−２８８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、デバイス耐圧を確保しつつ、小型化を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一態様に係る半導体装置は、第１導電型のチャネル形成領域と、チャネル形成領域の上部の一部に配置された第２導電型の第１主電極領域と、チャネル形成領域の上部に第１主電極領域から離間して配置され、第１主電極領域からのキャリアが走行する第２導電型のドリフト領域と、ドリフト領域の上部の一部に配置され、第１主電極領域からのキャリアを受け入れる第２導電型の第２主電極領域と、ドリフト領域の端部に第１主電極領域から離間して配置された、ドリフト領域よりも高濃度の第２導電型のストッパ領域と、を備え、ストッパ領域がチャネル形成領域とドリフト領域とが構成するｐｎ接合界面の空乏層の広がりを抑制することを特徴としている。
【発明の効果】
【０００７】
本発明によれば、チャネル形成領域と第２主電極領域との間の耐圧(デバイス耐圧)を確保しつつ、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図２】図１の第１及び第２金属配線を除去した状態を示す平面図である。
【図３】図２のゲート配線及びゲート電極を除去した状態を示す平面図である。
【図４】本発明の一実施形態に係る半導体装置の概略構成を示す要部断面図（（ａ）は図１のIIＡ−IIＡ線に沿う断面構造を示す断面図，（ｂ）は図１のIIＢ−IIＢ線に沿う断面構造を示す断面図）である。
【図５】本発明の一実施形態に係る半導体装置と従来の横型ＭＯＳＦＥＴとの耐圧シミュレーション結果を示す図である。
【図６】本発明の一実施形態に係る半導体装置において、チャネル形成領域とオフセット領域とのｐｎ接合部界面で生じる空乏層の広がりを示す断面図である。
【図７】従来の横型ＭＯＳＦＥＴにおいて、チャネル形成とドリフト領域とのｐｎ接合部界面で生じる空乏層の広がりを示す断面図(（ａ）はゲート配線を第２主電極領域から離した場合の断面図，（ｂ）はゲート配線を第２主電極領域に近づけた場合の断面図)である。
【図８】本発明の一実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIＡ−IIＡ線に対応する位置での断面図，（ｂ）は図１のIIＢ−IIＢ線に対応する位置での断面図）である。
【図９】本発明の一実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIＡ−IIＡ線に対応する位置での断面図，（ｂ）は図１のIIＢ−IIＢ線に対応する位置での断面図）である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIＡ−IIＡ線に対応する位置での断面図，（ｂ）は図１のIIＢ−IIＢ線に対応する位置での断面図）である。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIＡ−IIＡ線に対応する位置での断面図，（ｂ）は図１のIIＢ−IIＢ線に対応する位置での断面図）である。
【図１２】本発明の一実施形態に係る半導体装置の第１の変形例を示す平面図である。
【図１３】本発明の一実施形態に係る半導体装置の第２の変形例を示す断面（図１のIIＡ−IIＡ線に対応する位置での断面図）である。
【発明を実施するための形態】
【０００９】
パワートランジスタにおいても更なる小型化が要求されている。上述の横型パワーＭＯＳＦＥＴにおいては、フィールド絶縁膜上を延在するゲート配線をドレイン領域に近づけることで小型化を図ることができる。
しかしながら、本発明者らは、ゲート配線とドレイン領域との距離が１μｍ以下になると、デバイス耐圧（チャネル形成領域／ドレイン領域間耐圧）が低下することを見出した。このデバイス耐圧の低下は、フィールド絶縁膜上のゲート配線によるフィールドプレート効果により、ゲート配線下においてチャネル形成領域とドレイン領域とのｐｎ接合部界面で生じる空乏層がドレイン領域まで広がって（伸びて）しまい、ドレイン領域のゲート配線側のエッジ部で電界集中することで起こる。
そこで、本発明者らは、ゲート配線下のドリフト（オフセット）領域に着目し、本発明をなした。
【００１０】
以下、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。
本明細書において、「主電極領域」とは、電界効果トランジスタ（ＦＥＴ）においてソース領域又はドレイン領域の何れか一方となる低比抵抗の半導体領域を意味する。ＩＧＢＴにおいてはエミッタ領域又はコレクタ領域の何れか一方となる半導体領域を意味するので「半導体装置」に依拠した名称となる。より具体的には、上記の「一方となる半導体領域」を「第１主電極領域」として定義すれば、「他方となる半導体領域」は、「第２主電極領域」となる。すなわち、「第２主電極領域」とは、ＦＥＴ，ＳＩＴにおいては第１主電極領域とはならないソース領域又はドレイン領域の何れか一方となる半導体領域、ＩＧＢＴにおいては第１主電極領域とはならないエミッタ領域又はコレクタ領域の何れか一方となる半導体領域を意味する。以下の一実施形態では、横型ＭＯＦＥＴに着目して説明するので、ソース領域を「第１主電極領域」、ドレイン領域を「第２主電極領域」と呼ぶ。
【００１１】
以下の一実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
また、本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。
なお、以下の一実施形態の説明及び添付図面において、同様の構成には同一符号を付し、重複する説明を省略する。
【００１２】
また、一実施形態で説明される添付図面は、見易く又は理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する一実施形態に記載に限定されるものではない。
以下の一実施形態では、本発明の「半導体装置」の代表例として横型ＭＯＳＦＥＴに着目して例示的に説明する。また、以下の一実施形態では、同一平面内で互いに直交する第１及び第２方向をそれぞれＸ方向及びＹ方向と呼ぶ。図１乃至図３、図１２では、水平方向をＸ方向、垂直方向をＹ方向と定義している。また、図４、図８乃至図１１では、（ａ）において水平方向をＸ方向、（ｂ）において水平方向をＹ方向と定義し、図１３では水平方向をＹ方向と定義している。
【００１３】
図１乃至図４（(ａ)，（ｂ））に示すように、本発明の一実施形態に係る半導体装置は、例えば単結晶シリコンからなる第２導電型（ｎ−型）の半導体基板１を主体にした横型ＭＯＳＦＥＴである。また、本発明の一実施形態に係る半導体装置は、詳細に図示していないが、半導体基板１の主面に形成された微細な複数のトランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１を電気的に並列に接続して大電力を得る構成になっている。図１及び図２には、便宜上４つのトランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１が集積化された例を示すが、トランジスタセルＱの数は４つに限定されるものではない。
【００１４】
トランジスタセルＱｐは、主に、第１導電型（ｐ型）のチャネル形成領域２と、ゲート絶縁膜７と、ゲート電極８ｐと、ソース領域としての第２導電型（ｎ型）の第１主電極領域１０ｊと、ドレイン領域としての第２導電型（ｎ型）の第２主電極領域１１ｊと、第２導電型（ｎ型）のドリフト領域３ｊ（オフセット領域）と、を有する構成になっている。
トランジスタセルＱｐ＋１は、主に、チャネル形成領域２と、ゲート絶縁膜７と、ゲート電極８ｐ＋１と、ソース領域としての第２導電型（ｎ型）の第１主電極領域１０ｊ＋１と、ドレイン領域としての第２主電極領域１１ｊと、ドリフト領域３ｊと、を有する構成になっている。
【００１５】
トランジスタセルＱｐ−１は、主に、チャネル形成領域２と、ゲート絶縁膜７と、ゲート電極８ｐ−１と、ソース領域としての第１主電極領域１０ｊと、ドレイン領域としての第２導電型（ｎ型）の第２主電極領域１１ｊ−１（図１〜図３参照）と、第２導電型（ｎ型）のドリフト領域３ｊ−１（オフセット領域）と、を有する構成になっている。
トランジスタセルＱｐ−２は、主に、チャネル形成領域２と、ゲート絶縁膜７と、ゲート電極８ｐ−２と、ソース領域としての（ｎ型）の第１主電極領域１０ｊ−１と、ドレイン領域としての第２主電極領域１１ｊ−１と、ドリフト領域３ｊ−１と、を有する構成になっている（図１〜図３参照）。
【００１６】
すなわち、本発明の一実施形態に係る半導体装置は、図１乃至図４（（ａ），（ｂ））に示すように、第２主電極領域１１ｊおよびドリフト領域３ｊをトランジスタセルＱｐとＱｐ＋１とで共用し、第１主電極領域１０ｊをトランジスタセルＱｐ−１とＱｐとで共用した構成になっている。また、本発明の一実施形態に係る半導体装置は、図１乃至図３に示すように、第２主電極領域１１ｊ−１及びドリフト領域３ｊ−１をトランジスタセルＱｐ−２とＱｐ−１とで共用した構成になっている。
【００１７】
トランジスタセルＱｐ，Ｑｐ＋１は、第１主電極領域１０ｊ，１０ｊ＋１からのキャリアがドリフト領域３ｊを走行し、第１主電極領域１０ｊ，１０ｊ＋１からのキャリアを第２主電極領域１１ｊで受け入れる構成になっている。
同様に、トランジスタセルＱｐ−２，Ｑｐ−１においても、第１主電極領域１０ｊ−１，１０ｊからのキャリアがドリフト領域３ｊ−１を走行し、第１主電極領域１０ｊ−１，１０ｊからのキャリアを第２主電極領域１１ｊ−１で受け入れる構成になっている。
【００１８】
図１乃至図４（（ａ），（ｂ））に示すように、半導体基板１の主面には、フィールド絶縁膜５が形成されている。このフィールド絶縁膜５は、例えば選択酸化法により半導体基板１の主面を酸化して作製された二酸化シリコン膜で形成されている。フィールド絶縁膜５は、主に、半導体基板１の主面において、素子間や主電極領域間を絶縁分離する。
フィールド絶縁膜５は、Ｘ方向に沿ってストライプ状に延在し、かつ同一平面内においてＸ方向と直交するＹ方向に沿って周期的に配列された複数の窓部６を有してはしご型に形成されている。複数の窓部６は、Ｙ方向に沿って交互に周期的に配置された第１主電極領域用窓部６ａｊ−１，６ａｊ，６ａｊ＋１及び第２主電極領域用窓部６ｂｊ−１，６ｂｊを含んでいる。
【００１９】
ストライプ状の第１主電極領域用窓部６ａｊ及び６ａｊ＋１は、ストライプ状の第２主電極領域用窓部６ｂｊの長手方向（Ｘ方向）に直交する方向（Ｙ方向）において、第２主電極領域用窓部６ｂｊから離間して、第２主電極領域用窓部６ｂｊを挟む位置に配置されている。また、第１主電極領域用窓部６ａｊ−１及び６ａｊは、ストライプ状の第２主電極領域用窓部６ｂｊ−１の長手方向に直交する方向において、第２主電極領域６ｂｊ−１から離間して、第２主電極領域用窓部６ｂｊ−１を挟む位置に配置されている。
【００２０】
チャネル形成領域２は、半導体基板１の主面側の上部に配置されている。第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１は、半導体基板１の主面側であってチャネル形成領域２の上部の一部に配置されている。ドリフト領域３ｊ−１，３ｊは、チャネル形成領域２の上部に第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１から離間して配置されている。第２主電極領域１１ｊ−１，１１ｊは、ドリフト領域３ｊ−１，３ｊの上部の一部に配置されている。
【００２１】
ドリフト領域３ｊは、第１主電極領域用窓部６ａｊと６ａｊ＋１との間においてチャネル形成領域２の上部に配置され、第２主電極領域用窓部６ｂｊの周辺に沿って第２主電極領域用窓部６ｂｊ側からフィールド絶縁膜５下にまで延在する構成になっている。また、ドリフト領域３ｊ−１においても、第１主電極領域用窓部６ａｊ−１と６ａｊとの間においてチャネル形成領域２の上部に配置され、第２主電極領域用窓部６ｂｊ−１の周辺に沿って第２主電極領域用窓部６ｂｊ−１側からフィールド絶縁膜５下にまで延在する構成になっている。ドリフト領域３ｊ−１，３ｊは、Ｘ方向に沿ってストライプ状に形成され、チャネル形成領域２の上部において島状に設けられている。
【００２２】
第１主電極領域１０ｊは、第１主電極領域用窓部６ａｊの内部において、チャネル形成領域２の上部にドリフト領域３ｊ−１及び３ｊから離間して配置されている。この第１主電極領域１０ｊは、第１主電極領域用窓部６ａｊの長手方向に直交する方向（Ｙ方向）において、第１主電極領域用窓部６ａｊの中央部に配置されている。
また、第１主電極領域１０ｊ＋１は、第１主電極領域用窓部６ａｊ＋１の内部において、チャネル形成領域２の上部にドリフト領域３ｊから離間して配置されている。この第１主電極領域１０ｊ＋１は、第１主電極領域用窓部６ａｊ＋１のＹ方向において、第１主電極領域用窓部６ａｊ＋１の中心からドリフト領域３ｊ側とは反対側に位置を偏心させた状態で配置されている。
【００２３】
また、第１主電極領域１０ｊ−１は、第１主電極領域用窓部６ａｊ−１の内部において、チャネル形成領域２の上部にドリフト領域３ｊ−１から離間して配置されている。この第１主電極領域１０ｊ−１においても、第１主電極領域用窓部６ａｊ−１のＹ方向において、第１主電極領域用窓部６ａｊ−１の中心からドリフト領域３ｊ−１側とは反対側に位置を偏心させた状態で配置されている。第１主電極領域１０ｊ−１，１０ｊ，１０＋１は、Ｘ方向に沿ってストライプ状に形成され、チャネル形成領域２の上部において島状に設けられている。
【００２４】
第２主電極領域１１ｊは、第２主電極領域用窓部６ｂｊの内部において、ドリフト領域３ｊの中央部に配置されている。この第２主電極領域１１ｊは、第２主電極領域用窓部６ｂｊの内部全域に形成され、周辺が第２主電極領域用窓部６ｂｊ−１の周辺よりも外側に位置する平面サイズで形成されている。
また、第２主電極領域１１ｊ−１は、第２主電極領域用窓部６ｂｊ−１の内部において、ドリフト領域３ｊ−１の中央部に配置されている。この第２主電極領域１１ｊ−１においても、第２主電極領域用窓部６ｂｊ−１の内部全域に形成され、周辺が第２主電極領域用窓部６ｂｊ−１の周辺よりも外側に位置する平面サイズで形成されている。第２主電極領域１１ｊ−１，１１ｊは、Ｘ方向に沿ってストライプ状に形成され、ドリフト領域３ｊ−１，３ｊの上部において島状に設けられている。
【００２５】
ゲート絶縁膜７は、半導体基板１の主面に形成されている。ゲート絶縁膜７は、チャネル形成領域２の表面において、ドリフト領域３ｊと第１主電極領域１０ｊとの間、及び、ドリフト領域３ｊと第１主電極領域１０ｊ＋１との間にそれぞれ設けられている。また、ゲート絶縁膜７は、チャネル形成領域２の表面において、ドリフト領域３ｊ−１と第１主電極領域１０ｊとの間、及び、図示していないがドリフト領域３ｊ−１と第１主電極領域１０ｊ−１との間にそれぞれ設けられている。すなわち、ゲート絶縁膜７は、Ｙ方向に沿ってフィールド絶縁膜５の複数の窓部６の内部に１行おきに配置されている。また、第２主電極領域１１ｊ−１，１１ｊは、ゲート絶縁膜７が設けられていない複数の窓部６の残余の行に配置されている。
【００２６】
ゲート絶縁膜７は、例えば熱酸化法により半導体基板１の表面に作製された二酸化シリコン膜（ＳｉＯ２）で形成されている。ゲート絶縁膜７としては、熱酸化法の他に化学的気相堆積（ＣＶＤ）法による酸化シリコン膜や窒化シリコン（Ｓｉ3Ｎ４）膜、或いはこれらの積層膜を用いることができるが、高耐圧が要求されるパワーデバイス（電力用半導体装置）においては緻密性に有利な熱酸化法による酸化シリコン膜を用いることが好ましい。
【００２７】
本発明の一実施形態では、ゲート絶縁膜が酸化膜からなるＭＯＳ型のＦＥＴでトランジスタセルＱ（Ｑｐ−１，Ｑｐ−２，Ｑｐ，Ｑｐ＋１）が構成された場合を説明しているが、トランジスタセルＱとしては、ゲート絶縁膜が酸化シリコン膜や窒化シリコン膜、或いはこれらの積層膜などの絶縁膜からなるＭＩＳ型ＦＥＴでも構わない。
ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の平面パターンは、図２に示すように、Ｘ方向に沿ってストライプ状に形成されている。ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１は、図４（ｂ）に示すように、チャネル形成領域２上にゲート絶縁膜７を介在して形成され、かつＸ方向（ゲート幅方向）に沿って延在するストライプ部分の直下にチャネルが形成可能なように構成されている。ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１は、例えば不純物が添加された低比抵抗のドープドポリシリコン層で形成されている。
【００２８】
Ｘ方向のストライプ部分となるゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の直下のチャネル形成領域２の表面には、ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１に印加される電圧に制御されてチャネルが形成される。このゲート電極８ｐ，８ｐ＋１下のチャネル及びドリフト領域３ｊを通して第１主電極領域１０ｊ，１０ｊ＋１から第２主電極領域１１ｊにキャリアが移動する。また、このゲート電極ｐ−２，ｐ−１下のチャネル及びドリフト領域３ｊ−１を通して第１主電極領域１０ｊ−１，１０ｊから第２主電極領域１１ｊ−１にキャリアが移動する。
【００２９】
図１乃至図４（（ａ），（ｂ））に示すように、ゲート電極８ｐは、第１主電極領域１０ｊと第２主電極領域１１ｊとの間において、フィールド絶縁膜５上及びゲート絶縁膜７上に配置されている。ゲート電極８ｐ＋１は、第１主電極領域１０ｊ＋１と第２主電極領域１１ｊとの間において、フィールド絶縁膜５上及びゲート絶縁膜７上に配置されている。ゲート電極ｐ−１は、第１主電極領域１０ｊと第２主電極領域１１ｊ−１との間において、フィールド絶縁膜５上及びゲート絶縁膜７上に配置されている。ゲート電極８ｐ−２は、第１主電極領域１０ｊ−１と第２主電極領域１１ｊ−１との間において、フィールド絶縁膜５上及びゲート絶縁膜７上に配置されている。すなわち、ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１は、第２主電極領域１１ｊ−１，１１ｊ側がフィールド絶縁膜５上に乗り上がるようにして配置されている。
【００３０】
第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及びドリフト領域３ｊ−１，３ｊの各々は、ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１のゲート長方向（Ｙ方向）の両側に互いに離間して配置されている。ドリフト領域３ｊ−１，３ｊは、チャネル形成領域２の上部に第２主電極領域１１ｊ−１，１１ｊを囲むようにして配置され、かつ第２主電極領域１１ｊ−１，１１ｊよりも低不純物濃度で形成されている。
第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１は、チャネル形成領域２の上部に周期的に配置されている。一方、第２主電極領域１１ｊ−１，１１ｊは、第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１とは異なり、チャネル形成領域２の上部に配置されたドリフト領域３ｊ−１，３ｊの上部の中央部に配置されている。
【００３１】
図２に示すように、本発明の一実施形態の半導体装置は、ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１のゲート長方向に沿って第１主電極領域（ソース領域）１０ｊ−１，１０ｊ，１０ｊ＋１と第２主電極領域（ドレイン領域）１１ｊ−１，１１ｊとを交互に周期的に複数配置したレイアウトになっている。これは、オン抵抗を下げるためにチャネル幅を長くした場合に、第２主電極領域（ドレイン領域）１１ｊ−１，１１ｊを共通化することでパワーデバイの面積を縮小して小型化を図ることを目的としている。そして、第１主電極領域１０ｊ−１と第２主電極領域１１ｊ−１との間，第１主電極領域１０ｊと第２主電極領域１１ｊ−１との間、第１主電極領域１０ｊと第２主電極領域１１ｊとの間、第１主電極領域１０ｊ＋１と第２主電極領域１１ｊとの間にはケード電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１がそれぞれ配置されており、各ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１は後述する第１及び第２ゲート配線９ａ，９ｂと一体に連結され、はしご型形状を構成している。
【００３２】
図２乃至図４（（ａ），（ｂ））に示すように、ドリフト領域３ｊは、複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１のうち、互いに隣り合う一対のゲート電極８ｐ，８ｐ＋１で挟まれた領域を含めて一対のゲート電極８ｐ，８ｐ＋１の下方に設けられている。また、ドリフト領域３ｊ−１は、複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１のうち、互いに隣り合う一対のゲート電極８ｐ−２，８ｐ−１で挟まれた領域を含めて一対のゲート電極８ｐ，８ｐ＋１の下方に設けられている。
【００３３】
図１、図２及び図４（（ａ），（ｂ））に示すように、各ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の長手方向の一端側は、フィールド絶縁膜５上をＹ方向に沿って延在する表面配線としての第１ゲート配線９ａと一体に連結されている。また、各ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の長手方向の一端側とは反対側の他端側は、フィールド絶縁膜５上をＹ方向に沿って延在する表面配線としての第２ゲート配線９ｂと一体に連結されている。第１及び第２ゲート配線９ａ，９ｂの各々は、各ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１と同一層で形成されている。第１及び第２ゲート配線９ａ，９ｂの各々は、パワーデバイスの小型化を図るため、従来の横型ＭＯＳＦＥＴと比較して第２主電極領域１１ｊ−１，１１ｊとの距離が短い位置に配置されている。第１ゲート配線９ａにはゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１に供給する電圧が印加され、第２ゲート配線９ｂにも第１ゲート配線９ａと同電位の電圧が印加される。
【００３４】
図４（（ａ），（ｂ））に示すように、半導体基板１の主面上には、ゲート電極８を覆うようにして例えば二酸化シリコン膜からなる層間絶縁膜１２が形成されている。層間絶縁膜１２上には、第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１と電気的に接続される第１主電極領域用の第１金属配線１５と、第２主電極領域１１ｊ−１，１１ｊと電気的に接続される第２主電極領域用の第２金属配線１６とが形成されている。第１及び第２金属配線１５，１６の各々は、同一配線層に形成され、例えばアルミニウム（Ａｌ）膜、又はＡｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉなどのアルミ合金膜で形成されている。
【００３５】
図１に示すように、第１金属配線１５は、半導体基板１の主面に向かって平面視したとき、フィールド絶縁膜５上において、第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域１１ｊ−１，１１ｊの各々の一端側の外側をＹ方向に沿って延在する第１配線部分１５ａと、この第１配線部分１５ａからＸ方向に沿って各々の第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１上を延在する複数の第２配線部分１５ｂとを有する構成になっている。第１金属配線１５の各々の第２配線部分１５ｂは、層間絶縁膜１２に埋め込まれた導電性プラグ１３ａを介して、対応する第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１と電気的に接続されている。
【００３６】
第２金属配線１６は、半導体基板１の主面に向かって平面視したとき、フィールド絶縁膜５上において、第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域１１ｊ−１，１１ｊの各々の他端側の外側をＹ方向に沿って延在する第１配線部分１６ａと、この第１配線部分１６ａからＸ方向に沿って各々の第２主電極領域１１ｊ−１，１１ｊ上を延在する複数の第２配線部分１６ｂとを有する構成になっている。第２金属配線１６の各々の第２配線部分１６ｂは、層間絶縁膜１２に埋め込まれた導電性プラグ１３ｂを介して、対応する第２主電極領域１１ｊ−１，１１ｊと電気的に接続されている。
【００３７】
図３及び図４（（ａ），（ｂ））に示すように、半導体基板１の主面にはチャネル形成領域２に囲まれてドリフト領域３ｊ−１，３ｊが島状に設けられ、このドリフト領域３ｊ−１，３ｊの内部には第２主電極領域１１ｊ−１，１１ｊが設けられている。また、ドリフト領域３ｊ−１，３ｊの内部には、第２主電極領域１１ｊ−１，１１ｊから離間してドリフト領域３ｊ−１，３ｊの端部の第１ゲート配線９ａ下に選択的に、かつドリフト領域３ｊ−１，３ｊよりも高不純物濃度の第１ストッパ領域４ａｊ−１，４ａｊが配置されている。
そして、本発明の一実施形態に係る半導体装置では、図２及び図４（（ａ），（ｂ））に示すように、ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の両端側に第１ゲート配線９ａ及び第２ゲート配線９ｂが設けられているので、第２ゲート配線９ｂ下にも第１ストッパ領域４ａｊ−１，４ａｊと同様の第２ストッパ領域４ｂｊ−１，４ｂｊが設けられている。
【００３８】
すなわち、ドリフト領域３ｊ−１，３ｊの両端部には、ドリフト領域３ｊ−１，３ｊよりも不純物濃度が高い第１ストッパ領域４ａｊ−１，４ａｊと、第２ストッパ領域４ｂｊ−１，４ｂｊと、が対向して配置されている。第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊの各々は、後で詳細に説明するが、電圧が印加された第１及び第２ゲート配線９ａ，９ｂによるフィールドプレート効果が生じても、第１および第２ゲート配線９ａ，９ｂ下においてチャネル形成領域２とドリフト領域３ｊ−１，３ｊとが構成するｐｎ接合部界面で生じる空乏層２０ａ（図６参照）の第２主電極領域１１ｊ−１，１１ｊ側への広がりを抑制する。
【００３９】
ここで、別な表現をすると、第１ゲート配線９ａは、第２主電極領域１１ｊ−１，１１ｊの一端側の外側において、フィールド絶縁膜５の下方となるドリフト領域３ｊ−１，３ｊの一端側の端部に配置されている。また、第２ゲート配線９ｂは、第２主電極領域１１ｊ−１，１１ｊの一端側とは反対側の他端側の外側において、フィールド絶縁膜５の下方となるドリフト領域３ｊ−１，３ｊの他端側の端部に配置されている。
【００４０】
更に、別な表現をすると、第１ゲート配線９ａは、第２主電極領域１１ｊ−１，１１ｊの一端側の外側において、第１ストッパ領域４ａｊ−１，４ａｊの直上の位置となるフィールド絶縁膜５の上面に配置されている。また、第２ゲート配線９ｂは、第２主電極領域１１ｊ−１，１１ｊの他端側の外側において、第２ストッパ領域４ａｊ−１，４ａｊの直上の位置となるフィールド絶縁膜５の上面に配置されている。
【００４１】
第１ストッパ領域４ａｊは、図２及び図４（ａ）に示すように、第２主電極領域１１ｊ側の端４ａ１が第１ゲート配線９ａの第２主電極領域１１ｊ側の端９ａ１よりも第２主電極領域１１ｊ側に位置している。また、第２ストッパ領域４ｂｊにおいても、１ストッパ領域４ａｊと同様に、第２主電極領域１１ｊ側の端４ｂ１が第２ゲート配線９ｂの第２主電極領域１１ｊ側の端９ｂ１よりも第２主電極領域１１ｊ側に位置している。
【００４２】
また、詳細に図示していないが、第１ストッパ領域４ａｊ−１においても、第１ストッパ領域４ａｊと同様に、図２に示すように、第２主電極領域１１ｊ−１側の端４ａ１が第１ゲート配線９ａの第２主電極領域１１ｊ−１側の端９ａ１よりも第２主電極領域１１ｊ−１側に位置している。また、第２ストッパ領域４ｂｊ−１においても、第２ストッパ領域４ｂｊと同様に、図２に示すように、第２主電極領域１１ｊ−１側の端４ｂ１が第２ゲート配線９ｂの第２主電極領域１１ｊ−１側の端９ｂ１よりも第２主電極領域１１ｊ−１側に位置している。
【００４３】
第１ストッパ領域４ａｊ及び第２ストッパ領域４ｂｊの各々は、図４（ａ）に示すように、互いに概ね同一の深さ（厚み）で形成され、第２主電極領域１１ｊ側とは反対側の端４ａ２，４ｂ２及び底部４ａ３，４ｂ３がチャネル形成領域２と接するようにして形成されている。また、第１ストッパ領域４ａｊ及び第２ストッパ領域４ｂｊの各々は、図３に示すように、長軸がＹ方向に沿って延在する楕円形状で形成され、長軸の長さは第２主電極領域１１ｊの幅よりも長くてドリフト領域３ｊの幅と概ね同等の幅で形成されている。
【００４４】
また、詳細に図示していないが、第１ストッパ領域４ａｊ−１及び第２ストッパ領域４ｂｊ−１の各々においても、第１ストッパ領域４ａｊ及び第２ストッパ領域４ｂｊの各々と同様に、互いに概ね同一の深さ（厚み）で形成され、第２主電極領域１１ｊ−１側とは反対側の端及び底部がチャネル形成領域２と接するようにして形成されている。また、第１ストッパ領域４ａｊ−１及び第２ストッパ領域４ｂｊ−１の各々は、第１ストッパ領域４ａｊ及び第２ストッパ領域４ｂｊの各々と同様に、図２及び図３に示すように、長軸がＹ方向に沿って延在する楕円形状で形成され、長軸の長さは第２主電極領域１１ｊ−１の幅よりも長くてドリフト領域３ｊ−１の幅と概ね同等の幅で形成されている。
【００４５】
ここで、各半導体領域の不純物濃度の一例を示す。
第１導電型(ｐ型)のチャネル形成領域２は、例えば１×１０１６／ｃｍ３から８×１０１６／ｃｍ３程度の不純物濃度で形成されている。第２導電型(ｎ＋型)の第１主電極領域(ソース領域)１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域(ドレイン領域)１１ｊ−１，１１ｊは、例えば１×１０２０／ｃｍ３から４×１０２０／ｃｍ３程度の不純物濃度で形成されている。ドリフト領域３ｊ，３ｊ−１は、第２主電極領域１１ｊ−１，１１ｊよりも低不純物濃度で形成されており、例えば１×１０１６／ｃｍ３から８×１０１６／ｃｍ３程度の不純物濃度で形成されている。ドリフト領域３ｊ，３ｊ−１の不純物濃度は、ゲート絶縁膜７下のドリフト領域３ｊ，３ｊ−１表面で電界集中が起こらないような濃度で、さらにオン抵抗などを考慮して決める。また、第１ストッパ領域４ａｊ，４ａｊ−１及び第２ストッパ領域４ｂｊ，４ｂｊ−１は、第２主電極領域１１ｊ−１，１１ｊよりも低く、ドリフト領域３ｊ，３ｊ−１よりも高い不純物濃度で形成されており、例えば２×１０１６／ｃｍ３から２×１０１７／ｃｍ３程度の不純物濃度で形成されている。
【００４６】
このように構成されたトランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１は、第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１に第１基準電圧（例えば０Ｖ）、第２主電極領域１１ｊ−１，１１ｊに第１基準電圧よりも高い第２基準電圧（例えば２０Ｖ）をそれぞれ印加し、ゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１に制御電圧（例えば５Ｖ）を印加することによりゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１下のチャネル形成領域２にチャネルが形成され、このチャネル及びドリフト領域３ｊ−１，３ｊを通して第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１から第２主電極領域１１ｊ−１，１１ｊにキャリアが移動する。このトランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１の動作時、第１及び第２ゲート配線９ａ，９ｂには、チャネル形成領域２とドリフト領域３ｊ−１，３ｊとのｐｎ接合界面に生じる空乏層２０ａ（図６参照）が広がる方向の電圧（制御電圧）が印加され、電位固定される。
【００４７】
図５は、本発明の一実施形態に係る半導体装置(横型ＭＯＳＦＥＴ)と従来の横型ＭＯＳＦＥＴとの耐圧シミュレーション結果の一例を示す図である。図５において、本発明の一実施形態に係る半導体装置のデータは、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊの不純物濃度をドリフト領域３ｊ−１，３ｊの不純物濃度の１．５倍にした場合のデータである。
図５に示すように、従来の横型ＭＯＳＦＥＴでは、ゲート配線１０９と第２主電極領域１１１との間の距離Ｓ２が１μｍ以下になると、チャネル形成領域１０２と第２主電極領域(ドレイン領域)１１１との間での耐圧低下が起こることがわかる。これに対して、本発明の一実施形態に係る半導体装置では、第１及び第２ゲート配線９ａ，９ｂと第２主電極領域１１ｊとの間の距離Ｓ１を０．３μｍまで短くしても、チャネル形成領域２と第２主電極領域(ドレイン領域)１１ｊとの間での耐圧低下は起こらないことがわかる。
【００４８】
次に、本発明の一実施形態に係る半導体装置（横型ＭＯＳＦＥＴ）の製造方法について、図８乃至図１１を用いて説明する。
まず、図８（ａ）及び（ｂ）に示す第２導電型（ｎ−型）の半導体基板１を準備する。
次に、図８（ａ）及び（ｂ）に示すように、半導体基板１の主面に第１導電型（ｐ型）のチャネル形成領域２を形成する。チャネル形成領域２は、半導体基板１の主面に不純物イオンとして例えばボロン（Ｂ）イオンを選択的にイオン注入し、その後、イオン注入された不純物イオンを活性化させる熱処理を施すことによって形成される。
【００４９】
次に、図９（ａ）及び（ｂ）に示すように、半導体基板１の主面の上部であってチャネル形成領域２の上部に第２導電型（ｎ型）のドリフト領域３ｊを形成すると共に、このドリフト領域３ｊのＸ方向の両端側に第２導電型（ｎ型）の第１及び第２ストッパ領域４ａｊ，４ｂｊを形成する。ドリフト領域３ｊ、第１及び第２ストッパ領域４ａｊ，４ｂｊは、チャネル形成領域２の上部にドリフト領域３ｊを形成するための不純物イオンとして例えばリン（Ｐ）イオンを選択的にイオン注入し、その後、第１及び第２ストッパ領域４ａｊ，４ｂｊを形成するための不純物イオンとして例えばヒ素（Ａｓ）イオンを選択的にイオン注入し、その後、これらの不純物イオンを活性化させる熱処理を施すことによって形成される。この工程において、詳細に図示していないが、チャネル形成領域２の上部に第２導電型（ｎ型）のドリフト領域３ｊ−１、このドリフト領域３ｊ−１のＸ方向の両端側に第２導電型（ｎ型）の第１及び第２ストッパ領域４ａｊ−１，４ｂｊ−１も形成される。
【００５０】
次に、図１０（ａ）及び（ｂ）に示すように、半導体基板１の主面に、選択酸化法で酸化シリコン膜からなるフィールド絶縁膜５を形成する。フィールド絶縁膜５は、半導体基板１の主面において、トランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１が形成されない非活性領域に形成されると共に、トランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１が形成される活性領域においては、主に、ゲート絶縁膜７、第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域１１ｊ−１，１１ｊが形成される領域を除いて選択的に形成される。また、フィールド絶縁膜５は、複数の窓部６（６ａｊ−１，６ｂｊ−１，６ａｊ，６ｂｊ，６ａｊ＋１）を有するはしご形状で形成される。
次に、図１１（ａ）及び（ｂ）に示すように、半導体基板１の主面において、フィール絶縁膜の窓部６（６ａｊ−１，６ｂｊ−１，６ａｊ，６ｂｊ，６ａｊ＋１）の内部に、例えば熱酸化処理により二酸化シリコン膜からなるゲート絶縁膜７を形成する。
【００５１】
次に、フィールド絶縁膜５上及びゲート絶縁膜７上を含む半導体基板１の主面上の全面に導電層として例えば不純物が添加された低比抵抗のドープドポリシリコン層を形成し、その後、ドープドポリシリコン層をパターンニングして、図１１（ａ）及び（ｂ）に示すように、複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１と、この複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の両端側に一体に連結された第１及び第２ゲート配線９ａ，９ｂとを形成する。複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１は、トランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１に対応してそれぞれ個別に形成される。複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の各々は、主にゲート絶縁膜７上に形成され、第２主電極領域１１ｊ−１，１１ｊ側がフィールド絶縁膜５上に乗り上がるようにして形成される。第１ゲート配線９ａは、Ｙ方向に沿って第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域１１ｊ−１，１１ｊの一端側の外側のフィールド絶縁膜５上を延在し、複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の各々の一端側と一体に連結される。第２ゲート配線９ｂは，Ｙ方向に沿って第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域１１ｊ−１，１１ｊの他端側の外側のフィールド絶縁膜５上を延在し、複数のゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１の各々の他端側と一体に連結される。この工程において、第２主電極領域用窓部６ｂｊ−１，６ｂｊの内部のゲート絶縁膜７はオーバーエッチングによって除去される。
【００５２】
次に、図１１（ａ）及び（ｂ）に示すように、半導体基板１の主面側の上部であってチャネル形成領域２の上部に第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１を形成すると共に、ドリフト領域３ｊ−１，３ｊの上部に第２主電極領域１１ｊ−１，１１ｊを形成する。第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域１１ｊ−１，１１ｊの各々は、フィールド絶縁膜５及びゲート電極８ｐ−２，８ｐ−１，８ｐ，８ｐ＋１をイオン注入用マスクとして使用して、チャネル形成領域２の上部及びドリフト領域３ｊ−１，３ｊの上部に不純物イオンとして例えばヒ素(Ａｓ)イオンを選択的にイオン注入し、その後、これらの不純物イオンを活性化させる熱処理を施すことによって形成される。第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１及び第２主電極領域１１ｊ−１，１１ｊは、複数のトランジスタセルＱｐ−２，Ｑｐ−１，Ｑｐ，Ｑｐ＋１の各々に対応してそれぞれ個別に形成される。
【００５３】
次に、ゲート電極８上、第１及び第２ゲート配線９ａ，９ｂ上を含む半導体基板１の主面上の全面に、例えばＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１２を形成し、その後、層間絶縁膜１２に第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１と電気的に接続される導電性プラグ１３ａを各々の第１主電極領域１０ｊ−１，１０ｊ，１０ｊ＋１に対応して形成すると共に、第２主電極領域１１ｊ−１，１１ｊと電気的に接続される導電性プラグ１３ｂを各々の第２主電極領域１１ｊ−１，１１ｊに対応して形成する。そして、導電性プラグ１３ａ，１３ｂ上を含む層間絶縁膜１２上の全面にスパッタ蒸着などにより例えばＡｌ膜又はＡｌ合金膜などの金属層を形成し、その後、この金属層をパターニングして、図１及び図４(（ａ），（ｂ）)に示すように、第１及び第２金属配線１５，１６を形成する。
【００５４】
この後、第１及び第２金属配線１５，１６を覆うようにして層間絶縁膜１２上に例えばポリイミド系の樹脂からなるパッシベーション膜や半導体基板１の裏面に裏面電極などを形成することにより、図１乃至図４に示す本発明の一実施形態に係る半導体装置のウエハプロセスが完了する。
ここで、本発明の一実施形態に係る半導体装置（横型ＭＯＳＦＥＴ）と、従来の横型ＭＯＳＦＥＴとを比較する。図６は、本発明の一実施形態に係る半導体装置において、チャネル形成領域とドリフト領域とのｐｎ接合部界面で生じる空乏層の広がりを示す断面図である。図７は、従来の横型ＭＯＳＦＥＴにおいて、チャネル形成とドリフト領域とのｐｎ接合部界面で生じる空乏層の広がりを示す断面図（（ａ）はゲート配線を第２主電極領域から離した場合の断面図，（ｂ）はゲート配線を第２主電極領域に近づけた場合の断面図）である。
【００５５】
図７（ａ）に示すように、従来の横型ＭＯＳＦＥＴでは、第２導電型（ｎ−型）の半導体基板１０１の主面側の上部に形成された第１導電型（ｐ型）のチャネル形成領域１０２と、このチャネル形成領域１０２の上部に形成された第２導電型（ｎ型）のドリフト領域１０３とのｐｎ接合部界面で空乏層２０ｂが生じる。この空乏層２０ｂは、ドリフト領域１０３の不純物濃度が高すぎると、ドリフト領域１０３の上部に形成された第２導電型（ｎ＋型）の第２主電極領域（ドレイン領域）１１１側に十分に広がらなく（伸びなく）なるため、電界緩和効果が得られなくなる。また、この空乏層２０ｂは、ドリフト領域１０３の不純物濃度が低すぎると、第２主電極領域１１１側に広がり（伸び）すぎてしまうため、第２主電極領域１１１で電界集中がおこり、チャネル形成領域１０２と第２主電極領域１１１との間での耐圧が低下する。したがって、第２主電極領域１１１とチャネル形成領域１０２との間のドリフト領域１０３の幅は、高電界が緩和されるように設定される。
【００５６】
一方、横型ＭＯＳＦＥＴの小型化を図るためには、フィールド絶縁膜１０５上を延在するゲート配線１０９を第２主電極領域１１１に近づけることが有効である。しかしながら、図７(ｂ)に示すように、フィールド絶縁膜１０５上を延在するゲート配線１０９を第２主電極領域１１１側に近づけると、すなわちゲート配線１０９と第２主電極領域１１１との間の距離Ｓ２を短くすると、動作時に電圧が印加されたゲート配線１０９によるフィールドプレート効果により、ゲート配線１０９下においてチャネル形成領域１０２とドリフト領域１０３とのｐｎ接合部界面で生じる空乏層２０ｂが第２主電極領域１１１(ドレイン領域)まで広がってしまい、第２主電極領域１１１のゲート配線１０９側のエッジ部で電界集中が起こり、チャネル形成領域１０２と第２主電極領域１１１との間での耐圧(デバイス耐圧)が低下する。
【００５７】
これに対し、本発明の一実施形態に係る半導体装置では、前述したように、ドリフト領域３ｊ−１，３ｊの内部において、第２主電極領域１１ｊ−１，１１ｊから離間してゲート配線９ａ下にドリフト領域３ｊ−１，３ｊよりも高不純物濃度の第１ストッパ領域４ａｊ−１，４ｊを配置しているので、図６に示すように、フィールド絶縁膜５上をＹ方向に沿って延在するゲート配線９ａと第２主電極領域１１ｊとの間の距離Ｓ１を短くすることで、動作時に電圧が印加されたゲート配線９ａによるフィールドプレート効果が生じても、ゲート配線９ａ下においてチャネル形成領域２とドリフト領域３ｊとのｐｎ接合部界面で生じる空乏層２０ａの第２主電極領域(ドレイン領域)１１ｊ側への広がり（伸び）を抑制することができ、第２主電極領域１１ｊで起こる電界集中を防ぐことができる。また、図６には図示していないが、ドリフト領域３ｊと同様に、ドリフト領域３ｊ−１でもゲート配線９ａ下においてチャネル形成領域２とドリフト領域３ｊ−１とのｐｎ接合部界面で生じる空乏層２０ａの第２主電極領域(ドレイン領域)１１ｊ−１側への広がりを抑制することができ、第２主電極領域１１ｊ−１で起こる電界集中を防ぐことができる。この結果、本発明の一実施形態に係る半導体装置は、第２主電極領域１１ｊ−１，１１ｊの一端側でのチャネル形成領域２と第２主電極領域１１ｊ−１，１１ｊとの間での耐圧(デバイス耐圧)を確保しつつ、小型化を図ることができる。
【００５８】
図６には図示していないが、図１乃至図４((ａ)，（ｂ）)に示すように、ドリフト領域３ｊ−１，３ｊの内部において、第２主電極領域１１ｊ−１，１１ｊから離間して第２ゲート配線９ｂ下にも、ドリフト領域３ｊ−１，３ｊと比較して高不純物濃度の第２ストッパ領域４ｂｊ−１，４ｂｊが設けられているので、フィールド絶縁膜５上をＹ方向に沿って延在するゲート配線９ｂと第２主電極領域１１ｊ−１，１１ｊとの間の距離を短くすることで、動作時に電圧が印加されたゲート配線９ｂによるフィールドプレート効果が生じでも、ゲート配線９ｂ下においてチャネル形成領域２とドリフト領域３ｊ−１，３ｊとのｐｎ接合部界面で生じる空乏層２０ａの第２主電極領域１１ｊ−１，１１ｊ側への広がりを抑制することができ、第２主電極領域１１ｊ−１，１１ｊで起こる電界集中を防ぐことができる。この結果、第２主電極領域１１ｊ−１，１１ｊの他端側でのチャネル形成領域２と第２主電極領域１１ｊ−１，１１ｊとの間での耐圧(デバイス耐圧)を確保しつつ、半導体装置の小型化を図ることができる。
【００５９】
なお、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊの第２主電極領域１１ｊ−１，１１ｊ側の端４ａ１，４ｂ１は、第１及び第２ゲート配線９ａ，９ｂの第２主電極領域１１ｊ−１，１１ｊ側の各々の端９ａ１，９ｂ１よりも第２主電極領域１１ｊ−１，１１ｊ側に位置していることが好ましい。これは、第１及び第２ゲート配線９ａ，９ｂの各々の端９ａ１，９ｂ１が第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊの各々の端４ａ１，４ｂ１よりも第２主電極領域１１ｊ−１，１１ｊに近いと、チャネル形成領域２とドリフト領域３ｊ−１，３ｊとのｐｎ接合部界面で生じる空乏層２０ａが第２主電極領域１１ｊ−１，１１ｊまで広がり易くなるからである。
【００６０】
また、第１及び第２ゲート配線９ａ，９ｂ下における空乏層２０ａの第２主電極領域１１ｊ−１，１１ｊ側への広がりは、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊの不純物濃度を、ドリフト領域３ｊ−１，３ｊの不純物濃度よりも高くし、第２主電極領域１１ｊ−１，１１ｊの不純物濃度よりも低くすることにより抑制することができる。しかしながら、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊの不純物濃度が低すぎると第２主電極領域１１ｊ−１，１１ｊ側への空乏層２０ａの広がりを抑制する効果が低下し、逆に高すぎると高電界緩和効果が低下する。したがって、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊの不純物濃度は、ドリフト領域３ｊ−１，３ｊの不純物濃度の１．５〜２倍程度が好ましい。
【００６１】
（変形例）
以上説明した本発明の一実施形態に係る半導体装置では、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ，４ｂｊ−１をＹ方向に連続的に延在するストライプ形状で形成した場合について説明した。しかしながら、本発明はこれに限定されるものではなく、例えば、図１２に示すように、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊは、Ｙ方向に沿って複数点在するように配置してもよい。
【００６２】
また、本発明の一実施形態に係る半導体装置では、第１ストッパ領域４ａｊ−１，４ａｊ及び第２ストッパ領域４ｂｊ−１，４ｂｊをドリフト領域３ｊの深さと概ね同一の深さで形成した場合について説明した。しかしながら、本発明はこれに限定されるものではなく、例えば図１３に示すように、第１ストッパ領域４ａｊ−１（図示せず），４ａｊ及び第２ストッパ領域４ｂｊ−１（図示せず），４ｂｊは、各々の底部４ａ３，４ｂ３がドリフト領域３ｊ−１，３ｊの底部よりもチャネル形成領域２の底部側に位置するように深さを深く（厚さを厚く）してもよい。
以上説明したように、本発明の一実施形態に係る半導体装置によれば、チャネル形成領域２と第２主電極領域(ドレイン領域)１１との間での耐圧(デバイス耐圧)を確保しつつ、小型化を図ることができる。
【００６３】
なお、本発明の一実施形態に係る半導体装置では、ゲート電極の短手方向(ゲート長方向)に沿って第１主電極領域(ソース領域)と第２主電極領域(ドレイン領域)とを交互にそれぞれ複数配置した場合について説明した。しかしながら、本発明はこれに限定されるものではなく、例えば第１主電極領域と第２主電極領域が一対の構造などからなる半導体装置にも適用することができる。また、本発明は、ゲート電極を連結するゲート配線以外の配線でも電位関係により高濃度の主電極領域の長手方向のエッジ部でフィールドプレート効果が生じる場合にも適用することができる。更に、横型ＭＯＳＦＥＴ以外の半導体装置であっても、高濃度の主電極領域と、電界を緩和するための低濃度のドリフト領域（オフセット領域）との組み合わせにおいて、配線の電位関係で生じたフィールドプレート効果による耐圧低下を防ぐ場合にも本発明を適用することができる。
【００６４】
また、本発明の一実施形態に係る半導体装置では、横型ＭＯＳＦＥＴについて説明した。しかしながら、本発明はこれに限定されるものではなく、例えば横型のＩＧＢＴにも適用することができる。
また、本発明の一実施形態に係る半導体装置では、半導体基板としてシリコン半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素(ＳｉＣ)や窒化ガリウム(ＧａＮ)などの半導体基板を用いた半導体装置に適用することができる。
【符号の説明】
【００６５】
１…半導体基板、２…チャネル形成領域
３ｊ…ドリフト領域、４ａｊ…第１ストッパ領域、４ｂｊ…第２ストッパ領域、
５…フィールド絶縁膜、６…窓部、６ａｊ…第１主電極領域用窓部、６ｂｊ…第２主電極用窓部
７…ゲート絶縁膜、８ｊ…ゲート電極、
９ａ…第１ゲート配線、９ｂ…第２ゲート配線
１０ｊ…第１主電極領域（ソース領域）、１１ｊ…第２主電極領域（ドレイン領域）
１２…層間絶縁膜、１３ａ，１３ｂ…導電性プラグ
１５…第１金属配線、１５ａ…第１配線部分、１５ｂ…第２配線部分
１６…第２金属配線、１６ａ…第１配線部分、１６ｂ…第２配線部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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