(57)【要約】【課題】  半導体デバイス、及びそのようなデバイスを製造する方法を提供する。【解決手段】  デバイスは、チャネル長だけ離隔された一導電型のソース領域及びドレイン領域と、ゲート構造とを含む。デバイスはまた、ソース領域とドレイン領域との間でデバイス領域内に形成された前記一導電型のチャネル領域と、チャネル領域の下方且つソース領域とドレイン領域との間に形成された他導電型のスクリーニング領域とを含む。動作時、チャネル領域は、ゲート構造におけるバイアス電圧に応答して、ゲート構造の下の表面空乏領域と、チャネル領域とスクリーニング領域との境界面の位置の埋込空乏領域と、表面空乏領域と埋込空乏領域との間の埋込チャネル領域とを形成し、埋込空乏領域は実質的にチャネル領域内に位置する。【選択図】  図２
2015226059.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の少なくとも１つのデバイス領域を持つ半導体基板と、
前記少なくとも１つのデバイス領域内に形成され且つチャネル長だけ離隔された、第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間で前記少なくとも１つのデバイス領域内に形成された、前記第２導電型のチャネル領域と、
前記チャネル領域の下方且つ前記ソース領域と前記ドレイン領域との間で、前記少なくとも１つのデバイス領域内に形成された、前記第１導電型のスクリーニング領域であり、該スクリーニング領域の実効ドーピング密度は、前記少なくとも１つのデバイス領域の実効ドーピング密度より実質的に高い、スクリーニング領域と、
前記チャネル領域の上方で前記少なくとも１つのデバイス領域の上に形成されたゲート構造と
を有し、
前記チャネル領域は、前記ゲート構造におけるバイアス電圧に応答して、前記ゲート構造の下の表面空乏層と、前記チャネル領域と前記スクリーニング領域との境界面の位置の埋込空乏層と、前記表面空乏層と前記埋込空乏層との間の、前記ソース領域及び前記ドレイン領域を電気的に結合する埋込チャネル層とを提供するように変更され、且つ
前記埋込空乏層は実質的に前記チャネル領域内に位置する、
半導体デバイス。
【請求項２】
前記チャネル領域は、前記ソース領域及び前記ドレイン領域の前記第２導電型の実効ドーピング密度より低く且つ前記スクリーニング領域の前記第１導電型の実効ドーピング密度より低い前記第２導電型の実効ドーピング密度を有する、請求項１に記載の半導体デバイス。
【請求項３】
前記チャネル領域は、前記ソース領域及び前記ドレイン領域の実効ドーピング密度の１／１０以下の実効ドーピング密度を有する、請求項１又は２に記載の半導体デバイス。
【請求項４】
前記スクリーニング領域は、約１×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間の実効ドーピング密度を有する、請求項１乃至３の何れか一項に記載の半導体デバイス。
【請求項５】
前記埋込空乏層は、完全に前記チャネル領域内に位置する、請求項１乃至４の何れか一項に記載の半導体デバイス。
【請求項６】
当該半導体デバイスは更に、
第１の基準電圧ノードと第２の基準電圧ノードとの間で直列に電気的に結合されたリセットトランジスタとフォトダイオードとを有するゲート制御回路と、
前記ソース領域に電気的に結合された出力回路と
を有し、
前記ドレイン領域は、電源ノードに電気的に結合され、前記ゲート構造は、前記リセットトランジスタと前記フォトダイオードとの間の、ゲート制御ノードを規定する前記ゲート制御回路の部分、に電気的に結合される、
請求項１乃至５の何れか一項に記載の半導体デバイス。
【請求項７】
前記ゲート制御回路は更に、前記ゲート制御ノードと前記フォトダイオードとの間に直列に電気的に結合された転送ゲートを有し、前記出力回路はパストランジスタを有する、請求項６に記載の半導体デバイス。
【請求項８】
半導体デバイスを製造する方法であって、
第１導電型の１つ以上の第１のデバイス領域を持つ半導体基板を用意し、
前記第１のデバイス領域のうちの少なくとも１つの中に、前記第１導電型の少なくとも１つの第１のドーパントを添加して、前記第１のデバイス領域の実効ドーピング密度より実質的に高い実効ドーピング密度を持つ前記第１導電型のスクリーニング層を前記半導体基板の表面に画成し、
少なくとも前記第１のデバイス領域のうちの前記少なくとも１つの上に、半導体材料の、実質的にアンドープの層を形成し、
前記第１のデバイス領域のうちの前記少なくとも１つの上の前記実質的にアンドープの層の中に、第２導電型の少なくとも１つの第２のドーパントを添加して、前記スクリーニング層の上方にチャネル層を画成し、且つ
ゲート構造と、それに付随した、前記第１のデバイス領域内でチャネル長だけ離隔された前記第２導電型のソース領域及びドレイン領域と、を形成してＭＯＳＦＥＴデバイスを構築する、
ことを有する方法。
【請求項９】
半導体デバイスを製造する方法であって、
第１導電型の１つ以上の第１のデバイス領域を持つ半導体基板を用意し、
前記第１のデバイス領域のうちの少なくとも１つの中に、前記第１導電型の少なくとも１つの第１のドーパントを添加して、前記半導体基板の表面の下方の前記第１導電型のスクリーニング層と、前記スクリーニング層の上方のチャネル層とを画成し、前記スクリーニング層は、前記第１のデバイス領域の実効ドーピング密度より実質的に高い実効ドーピング密度を持ち、
前記チャネル層の中に第２導電型の少なくとも１つの第２のドーパントを添加し、且つ
ゲート構造と、それに付随した、前記第１のデバイス領域内でチャネル長だけ離隔された前記第２導電型のソース領域及びドレイン領域と、を形成してＭＯＳＦＥＴデバイスを構築する、
ことを有する方法。
【請求項１０】
前記実質的にアンドープの層を形成することは、前記半導体基板の表面を覆って前記半導体材料のブランケットエピタキシャル層を堆積することを有する、請求項８に記載の方法。
【請求項１１】
前記少なくとも１つの第１のドーパントを添加することは、約１×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間の前記第１導電型の実効ドーピング密度を前記スクリーニング層内にもたらす注入条件を用いて、前記少なくとも１つの第１のドーパントを注入することを有する、請求項８乃至１０の何れか一項に記載の方法。
【請求項１２】
前記少なくとも１つの第２のドーパントを添加することは、前記ソース領域及び前記ドレイン領域の実効ドーピング密度の１／１０以下の前記第２導電型の実効ドーピング密度を前記チャネル層内にもたらす注入条件を用いて、前記少なくとも１つの第２のドーパントを注入することを有する、請求項８乃至１１の何れか一項に記載の方法。
【請求項１３】
前記ソース領域及び前記ドレイン領域の前記形成は、前記スクリーニング層が前記ソース領域と前記ドレイン領域との下及び間に位置することをもたらす注入条件を用いて、前記第２導電型の１つ以上のドーパントを前記第１のデバイス領域のうちの前記少なくとも１つの中に注入することを有する、請求項８乃至１２の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、深空乏化チャネルトランジスタに関し、より具体的には、埋込チャネル型の深空乏化チャネルトランジスタを製造する方法及びそれによるデバイスに関する。
【背景技術】
【０００２】
ピクセル（画素）ベースのイメージセンサはしばしば、極めて低い信号レベルで動作することを必要とされ、これらのセンサを電気的雑音及び熱雑音の影響を受けやすいものにしている。様々な種類のノイズセンサの中で、より低い雑音検出下限を達成することに対するイメージセンサセルの１つの特定の制限要因は、ソースフォロアトランジスタのランダムテレグラフシグナル（ＲＴＳ）ノイズである。ＲＴＳノイズは、イメージセンサ回路の出力に、出力信号における正及び負の小さいランダムなジッタで影響を及ぼす。ＲＴＳノイズは概して、トランジスタ内のゲート酸化膜／チャネル界面又はその付近にある欠陥に関連した電子又は正孔の捕獲（トラッピング）及び脱捕獲（デトラッピング）によって引き起こされる。
【０００３】
残念ながら、ＲＴＳノイズの存在、及び結果として生じるイメージセンサの読み出し画素値の不正確さは、不正確な画像又は雑音の多い画像を作り出してしまい得る。ＲＴＳノイズを抑制する１つの手法は、埋込チャネルトランジスタを利用することである。埋込チャネルトランジスタは典型的に、プレーナＭＯＳ（金属酸化膜半導体）トランジスタのチャネル領域をカウンタードーピングすることによって形成される。埋込チャネルトランジスタにおいて、チャネル領域内のドーピング構造は、ゼロのゲートバイアスで導通チャネルをもたらす。そこで、埋込チャネルトランジスタは、適切なゲートバイアス電圧でチャネル領域を空乏化させることによってターンオフされる。意図される動作レジームにおいては、チャネルの導通部分がゲート酸化膜／チャネル界面から離隔されたままであるように、幾らかのバイアスが印加される。これは、酸化膜／チャネル界面の欠陥によってキャリアが捕獲される可能性を有意に低減する。従って、埋込チャネルトランジスタは、キャリアに捕獲／脱捕獲イベントがあまり伴わない傾向にあるので、より低いＲＴＳノイズを示すと期待されている。
【０００４】
残念ながら、従来の埋込チャネルトランジスタは、短チャネル効果の影響をいっそう受けやすく、それが、スイッチとしての有効性を低下させるとともに、そのスケーリングを制限してしまう。例えば、埋込チャネルトランジスタは、ドレイン誘起障壁低下、チャネル長を短縮することに伴う閾値電圧（Ｖｔ）ロールオフ、及びパンチスルーのような、２次元（２Ｄ）効果をいっそう起こしやすいものである。一部の種類のイメージセンサ回路において、これらの欠点は、従来の埋込チャネルトランジスタによって提供される低めのＲＴＳに関連する如何なる利点にも勝ってしまい得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体デバイス、及びそのようなデバイスを製造する方法を提供する。
【課題を解決するための手段】
【０００６】
一態様において、半導体デバイスは、第１導電型の少なくとも１つのデバイス領域を持つ半導体基板と、前記少なくとも１つのデバイス領域内に形成され且つチャネル長だけ離隔された、第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間で前記少なくとも１つのデバイス領域内に形成された、前記第２導電型のチャネル領域と、前記チャネル領域の下方且つ前記ソース領域と前記ドレイン領域との間で、前記少なくとも１つのデバイス領域内に形成された、前記第１導電型のスクリーニング領域とを含む。前記スクリーニング領域の実効ドーピング密度は、前記少なくとも１つのデバイス領域の実効ドーピング密度より実質的に高い。半導体デバイスは更に、前記チャネル領域の上方で前記少なくとも１つのデバイス領域の上に形成されたゲート構造を含む。前記チャネル領域は、前記ゲート構造におけるバイアス電圧に応答して、前記ゲート構造の下の表面空乏層と、前記チャネル領域と前記スクリーニング領域との境界面の位置の埋込空乏層と、前記表面空乏層と前記埋込空乏層との間の、前記ソース領域及び前記ドレイン領域を電気的に結合する埋込チャネル層とを提供するように変更され、且つ前記埋込空乏層は実質的に前記チャネル領域内に位置する。
【図面の簡単な説明】
【０００７】
図面は、開示される技術の例示的且つ非限定的な記述を提供するものである。
【図１】典型的なＤＤＣトランジスタの一バージョンの一断面図例である。
【図２】本技術による埋込チャネルＤＤＣトランジスタの一バージョンの一断面例である。
【図３Ａ】従来の埋込チャネルトランジスタ（非ＤＤＣ）の一断面図例である。
【図３Ｂ】ゲートバイアス印加時のチャネルに埋め込まれた導電種の蓄積を例示する図３Ａの従来トランジスタの一例である。
【図４】本技術によるソースフォロアデバイスを用いる単純なイメージセンサ回路の一例である。
【図５】一処理工程としてブランケットエピタキシャル堆積を用いてＮＦＥＴ及びＰＦＥＴの埋込チャネルＤＤＣトランジスタを製造する本技術による統合プロセスフローの一例である。
【図６】一処理工程としてブランケットエピタキシャル堆積を用いることなくＮＦＥＴ及びＰＦＥＴの埋込チャネルＤＤＣトランジスタを製造する本技術による統合プロセスフローの一例である。
【発明を実施するための形態】
【０００８】
添付の図面を参照して本技術を説明するが、図面全体を通して、同様又は等価な要素は、似通った参照符号を用いて指し示す。図面は、縮尺通りに描いたものではなく、とっさの技術を例示するために提供されるに過ぎない。以下、本技術の幾つかの態様を、例示のための適用例を参照して説明する。理解されるべきことには、本技術の十分な理解を提供するために、数多くの具体的詳細事項、関係、及び方法を説明する。しかしながら、当業者が直ちに認識するように、本技術は、これらの具体的詳細事項のうちの１つ以上を用いずして実施されることもでき、あるいは他の方法を用いて実施されることもできる。また、本技術を不明瞭にしないよう、周知の構造や処理については詳細には示していない。本技術は、例示する作用又は結果の順序によって限定されるものではなく、何故なら、一部の作用が異なる順序で起こされてもよく、且つ／或いは他の作用又は結果と同時に起こされてもよいからである。また、例示する作用又は結果の、必ずしも全てが、本技術による方法を実行するために必要とされるわけではない。
【０００９】
イメージセンサ及びその他の用途に関する既存の埋込チャネルトランジスタの限界に鑑み、本技術は、短チャネル効果を回避しながら低ＲＴＳノイズを可能にする改善された埋込チャネルトランジスタに向けられる。故に、本技術に係る埋込チャネルトランジスタは、イメージセンサ内のソースフォロアとして効果的に使用されて、イメージセンサ又はその他のデバイスにおいて全体として低減された読み出し雑音（リードアウトノイズ）を提供することができる。
【００１０】
イメージセンサ回路、低雑音増幅器回路、又は雑音の影響を受けやすいその他の回路に適した、本技術に係る改善された埋込チャネルトランジスタは、深空乏化チャネル（Ｄｅｅｐｌｙ  Ｄｅｐｌｅｔｅｄ  Ｃｈａｎｎｅｌ；ＤＤＣ）トランジスタに関連する構造及び技術に従って製造されることができる。ＤＤＣトランジスタは、高濃度ドープされたスクリーニング（仕切り）層又は領域を含み、その上にエピタキシャル層が成長されてソースとドレインとの間のチャネルをサポートするＭＯＳトランジスタである。スクリーニング領域の存在は、とりわけ、短チャネル効果を抑制し、短チャネル効果は、以下に限られないが、ドレイン誘起障壁低下、チャネル長を短縮することに伴うＶｔロールオフ、及びパンチスルーのような、２次元（２Ｄ）効果を含む。
【００１１】
また、ＤＤＣトランジスタは、改善されたＶｔバラつきを有し、故に、動作電圧のいっそう大きなスケーリングを可能にする。従って、ＤＤＣトランジスタは、より信頼できるＶｔ設定、向上されたデバイス特性（例えば、移動度、相互コンダクタンス、及び駆動電流）、強いボディ係数、及び低減された接合静電容量（ジャンクションキャパシタンス）が提供されることを可能にする。また、異なるトランジスタデバイスタイプのための異なるＶｔ狙いを提供するために、ポケット注入若しくはハロー（ｈａｌｏ）注入を使用せずに、又はゲート酸化膜に隣接したチャネル注入を必要とせずに、ＤＤＣトランジスタに合わせてドーピングプロファイルを選択することができる。
【００１２】
例示の目的で、図１は、従来のＤＤＣトランジスタ１００の一形態を示している。ＤＤＣトランジスタ１００は、ゲート電極１０２と、ソース１０４と、ドレイン１０６と、実質的にアンドープのチャネル１１０の上に位置するゲート誘電体１２８とを含んでいる。ソース１０４及びドレイン１０６にそれぞれ隣接して位置付けられた、低濃度ドープされたソース・ドレインエクステンション（ＳＤＥ）１３２が、互いに向かって延在して、トランジスタチャネル長を設定する。
【００１３】
ＤＤＣトランジスタ１００は、Ｎ型ドーパント材料で形成されたソース１０４及びドレイン１０６を有するＮチャネルトランジスタとして示されており、ソース及びドレインは、基板１１６上に形成されたＰウェル１１４を提供する例えばＰ型ドープトシリコン基板などの半導体基板上に形成されている。
【００１４】
本開示において、用語“半導体基板”又は“基板”は、その上に半導体デバイスを形成するのに使用される如何なる種類の基板をも意味し、数例挙げれば、単結晶基板、半導体・オン・インシュレータ（ＳＯＩ）基板、及びエピタキシャル膜・オン・半導体基板（ＥＰＩ）基板を含む。また、これら様々な実施形態は、主として、シリコンに基づく半導体材料（例えば、シリコンや、ゲルマニウム及び／又は炭素とのシリコンの合金）に適合する材料及びプロセスに関して記述されることになるが、本技術はこの点で限定されるものではない。むしろ、これら様々な実施形態は、如何なる種類の半導体材料を用いて実施されてもよい。
【００１５】
図１のＮチャネルＤＤＣトランジスタはまた、ソース１０４とドレイン１０６との間に延在した、Ｐ型ドーパント材料で形成された、高濃度ドープされたスクリーニング領域１１２を含んでいる。さらに、Ｐ型ドーパント材料で形成されたＶｔ設定領域１１１も設けられ得る。スクリーニング領域１１２の上方で、ＤＤＣトランジスタ１００は、実質的にアンドープのチャネル１１０を含んでいる。アンドープのチャネル１１０は、エピタキシャル成長されたシリコンを用いて、あるいは、アンドープの結晶シリコンをもたらすことが意図されるその他の堆積技術を用いて形成され得る。ここでは、用語“アンドープ”は、５×１０１７原子／ｃｍ３未満の実効若しくは活性ドーパント濃度若しくは密度を意味し、用語“活性ドーパント濃度”又は“実効ドーパント濃度”は、半導体材料内で電気的に活性であって正孔又は電子を提供するドーパントの濃度を意味する。
【００１６】
ＤＤＣトランジスタ１００は、様々なトランジスタデバイスタイプを提供するのに使用されることができる。そのようなトランジスタデバイスタイプは、以下に限られないが、ＰＦＥＴ、ＮＦＥＴ、デジタル若しくはアナログの回路用に仕立てられたＦＥＴ、高電圧ＦＥＴ、高／標準／低周波ＦＥＴ、複数の異なる電圧若しくは電圧範囲で動作するように最適化されたＦＥＴ、低／高パワーＦＥＴ、及び、低、標準、若しくは高Ｖｔトランジスタ（すなわち、低Ｖｔ、標準Ｖｔ、若しくは高Ｖｔであり、それぞれ、ＬＶｔ、ＲＶｔ、若しくはＨＶｔとしても参照される）等々を含む。トランジスタデバイスタイプは通常、電気特性（例えば、Ｖｔ、移動度、相互コンダクタンス、線形性、雑音、パワー）によって区別され、これら自体が特定の用途（例えば、信号処理又はデータ記憶）に適したものであることができる。例えばシステム・オン・チップ（ＳｏＣ）などの複雑な集積回路は、所望の回路性能を達成するために複数の異なるトランジスタデバイスタイプを有する多数の異なる回路ブロックを含み得るので、様々なトランジスタデバイスタイプをもたらすように容易に製造されることが可能なトランジスタ構造を使用することが望ましい。
【００１７】
ＤＤＣトランジスタ１００を形成するための典型的なプロセスは、スクリーニング領域１１２を形成することで開始し得る。特定の実施形態において、スクリーニング領域は、Ｐウェル１１４を有する基板１１６を用意し、その上にスクリーニング領域ドーパント材料を注入することによって形成される。スクリーニング領域を形成することには、例えば、その場（ｉｎ−ｓｉｔｕ）ドープによるエピタキシャルシリコン堆積、又はエピタキシャルシリコン堆積とそれに続く垂直入射ドーパント注入（ゲート１０２から下方に或る垂直距離だけ埋め込まれた高濃度ドープ領域をもたらす）など、その他の方法が使用されてもよい。特定の実施形態において、スクリーニング領域は、ソース１０４及びドレイン１０６の垂直厚さのおよそ１／３から１／４であるとして図１に示される規定厚さを有するとともに、スクリーニング領域の頂面がゲートの下方およそＬｇ／１．５からＬｇ／５の距離（ただし、Ｌｇはゲート長である）に位置するように位置付けられる。スクリーニング領域は、ＳＴＩ（シャロートレンチアイソレーション）形成の前又は後に形成されることができる。
【００１８】
シリコンベースのＤＤＣトランジスタでは、ボロン（Ｂ）、インジウム（Ｉｎ）又はその他のＰ型材料がＮＭＯＳスクリーニング領域ドーパントに使用され、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、若しくはリン（Ｐ）、又はその他のＮ型材料がＰＭＯＳスクリーニング領域ドーパントに使用され得る。典型的なＤＤＣトランジスタにおけるスクリーニング領域１１２は、約５×１０１８から１×１０２０ドーパント原子／ｃｍ３の間の範囲とし得るかなりの実効ドーパント濃度を有することができる。概して、ＤＤＣトランジスタのスクリーニング領域１１２が上記範囲の上端のドーパント濃度を有する場合、スクリーニング領域１１２は同時にＤＤＣトランジスタのＶｔ設定領域としても機能することができる。
【００１９】
スクリーニング領域ドーパントの配設後に行われる全ての処理工程に関し、それらは、スクリーニング領域１１２からのドーパントマイグレーションを回避するために低サーマルバジェット内で行われることができ、すなわち、スクリーニング領域１１２からの望ましくないドーパントマイグレーション又は望ましくないほどのドーパントマイグレーションを実効的に引き起こすことなく後続工程を実行するように後続工程の温度設定を最適化して行われることができる。ドーパントの不所望のマイグレーションを抑制するために、スクリーニング領域の上に耐ドーパントマイグレーション層を形成してもよい。この層は、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、又は、ドーパントマイグレーションを阻止するその他のドーパントを含むことができ、また、ボロンドープされたスクリーニング領域に特に有用である（ボロンは、他のドーパント材料よりも拡散しやすい材料である）。耐ドーパントマイグレーション層は、イオン注入、その場ドープエピタキシャル成長、又はその他のプロセスによって形成され得る。
【００２０】
上述のように、Ｖｔ設定領域１１１がスクリーニング領域１１２の上に位置付けられ得る。Ｖｔ設定領域１１１は、スクリーニング領域に隣接するか、スクリーニング領域の中に組み込まれるか、あるいはスクリーニング領域から縦方向にオフセットされるか、の何れかとし得る。特定の構成において、Ｖｔ設定領域１１１は、デルタドーピングによりスクリーニング領域１１２内にドーパントを注入すること、制御されたその場堆積、又は原子層成長によって形成される。それに代わる実施形態において、Ｖｔ設定領域１１１は、Ｖｔ設定領域１１１を形成するようにスクリーニング領域１１２からのドーパントの所望の拡散を引き起こすのに有効な所定の熱サイクルレシピを用いた、スクリーニング領域１１２からアンドープチャネル１１０へのドーパント材料の制御された外方拡散によって形成され得る。好ましくは、Ｖｔ設定領域１１１は、アンドープのエピタキシャル層が形成される前に形成されるが、例外もあり得る。Ｖｔは、そのデバイスに望ましいＶｔを達成するのに適したＶｔ設定領域１１１のドーパント濃度及び厚さの狙いを定めることによって設計される。上述のように、スクリーニング領域１１２の濃度が十分に高い場合、スクリーニング領域１１２がＶｔ設定領域として機能することができ、別個のＶｔ設定領域は必要とされない。
【００２１】
典型的に、Ｖｔ設定領域１１１は、実質的にアンドープのチャネル層をゲート誘電体１２８に直に隣接して残すように、好ましくはチャネル長の１／５倍から１／２倍の縦方向距離である規定距離だけゲート誘電体１２８の下方にあるように製造される。Ｖｔ設定領域１１１のドーパント濃度は、ゲートに対するＶｔ設定領域１１１の位置を考慮に入れたそのデバイスの所望のＶｔに依存する。特定の例において、Ｖｔ設定領域１１１は、約１×１０１８ドーパント原子／ｃｍ３と約１×１０１９ドーパント原子／ｃｍ３との間の実効ドーパント濃度を有する。他の例では、Ｖｔ設定領域１１１は、スクリーニング領域１１２内のドーパントの濃度のおよそ１／３から１／２である実効ドーパント濃度を有するように設計され得る。
【００２２】
チャネルの最後の層は好ましくは、ブランケット（全面）エピタキシャルシリコン堆積によって形成されるが、選択エピタキシャル堆積が用いられてもよい。チャネル１１０は、スクリーニング領域１１２及びＶｔ設定領域１１１の上に構築され、デバイスの電気的な仕様に合わせて仕立てられた或る選択された厚さを有する。アンドープチャネル領域１１０（好ましくは、５×１０１７原子／ｃｍ３未満の導電率改変ドーパント濃度を有する）の厚さは、およそ５−２５ｎｍの範囲とすることができ、通常、より低いＶｔのデバイスには、より厚いアンドープチャネル領域１１０が用いられる。上述のように、所望のアンドープチャネル領域１１０厚さを達成するため、所与のアンドープチャネル領域１１０厚さに合わせたＶｔ設定領域１１１をもたらすよう、熱サイクルを用いて、スクリーニング領域１１２からエピタキシャル層の一部へのドーパントの外方拡散が引き起こされ得る。好ましくは、チャネル領域１１０が形成された後にアイソレーション（素子分離）構造が形成されるが、アイソレーションはまた、特に選択エピタキシを用いてチャネル領域１１０を形成する場合、事前に形成されてもよい。
【００２３】
そして、ポリシリコンゲート又は金属ゲートスタックを含み得るゲート電極１０２と、ＳＤＥ１３２と、スペーサ１３０と、ソース１０４及びドレイン１０６構造とを、従来からの製造法を用いて形成することにより、ＤＤＣトランジスタ１００が完成される。
【００２４】
ＤＤＣトランジスタでの使用に適したトランジスタ構造及び製造法の更なる例は、Ｓｃｏｔｔ  Ｅ．  Ｔｈｏｍｐｓｏｎ等による「Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｍａｋｉｎｇ  ａｎｄ  Ｕｓｉｎｇ  ｔｈｅ  Ｓａｍｅ」なるタイトルの米国特許第８，２７３，６１７号、Ｌｕｃｉａｎ  Ｓｈｉｆｒｅｎ等により２０１０年９月３０日に出願された「Ａｄｖａｎｃｅｄ  Ｔｒａｎｓｉｓｔｏｒｓ  ｗｉｔｈ  Ｖｔ  Ｓｅｔ  Ｄｏｐａｎｔ  Ｓｔｒｕｃｔｕｒｅｓ」なるタイトルの米国特許出願第１２／８９５，７８５号、Ｌｕｃｉａｎ  Ｓｈｉｆｒｅｎ等による「Ａｄｖａｎｃｅｄ  Ｔｒａｎｓｉｓｔｏｒｓ  ｗｉｔｈ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ  Ｓｕｐｐｒｅｓｓｉｏｎ」なるタイトルの米国特許第８，４２１，１６２号、「Ｌｏｗ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ  Ｔｈｅｒｅｏｆ」なるタイトルの米国特許第８，５３０，２８６号、Ｒｅｚａ  Ａｒｇｈａｖａｎｉ等により２０１０年１２月１７日に出願された「Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｖｔ  Ｓｅｔ  Ｎｏｔｃｈ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ  Ｔｈｅｒｅｏｆ」なるタイトルの米国特許出願第１２／９７１，９５５号、Ｚｈａｏ等により２０１３年６月２５日に出願された「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｍｕｌｔｉｐｌｅ  Ｔｒａｎｓｉｓｔｏｒｓ  ｈａｖｉｎｇ  Ｖａｒｉｏｕｓ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅｓ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ  Ｔｈｅｒｅｏｆ」なるタイトルの米国特許出願第１３／９２６，５５５号、及びＬａｎｃｅ  Ｓｃｕｄｄｅｒ等により２０１２年５月２９日に出願された「Ｍｅｔｈｏｄ  ｆｏｒ  Ｓｕｂｓｔｒａｔｅ  Ｐｒｅｓｅｒｖａｔｉｏｎ  Ｄｕｒｉｎｇ  Ｔｒａｎｓｉｓｔｏｒ  Ｆａｂｒｉｃａｔｉｏｎ」なるタイトルの米国特許出願第１３／４８２，３９４号に開示されており、それらそれぞれの内容を全体としてここに援用する。
【００２５】
本技術は、従来の埋込チャネルトランジスタに伴う問題を軽減すべく、ＤＤＣトランジスタアーキテクチャの主な特質を活用する。特に、ＤＤＣトランジスタにおける有利な構成（例えば、高濃度ドープされたスクリーニング領域及び実質的にアンドープのチャネルの形成）を用いて、埋込チャネルトランジスタの動作を改善し、例えば、イメージセンサチップ上のソースフォロアトランジスタとしての使用に関して、埋込チャネルトランジスタの有利な用法を提供することができる。結果として、本技術に係る埋込チャネルトランジスタは、（ＤＤＣコンポーネントにより）有意な短チャネル効果を回避することによって埋込チャネルデバイスのスケーリングを可能し、同時に、（埋込チャネルにより）必要とされる低ＲＴＳノイズ特性を提供する。
【００２６】
図２は、本技術に従ったバイアス条件下のＤＤＣ埋込（ｂｕｒｉｅｄ）チャネル（ＤＤＣ−ＢＣ）トランジスタ２００の例示的な断面図である。図２に示すように、トランジスタ２００は、ＤＤＣ−ＢＣトランジスタ及びその他のトランジスタタイプのためのデバイス領域を提供するように予め画成されたドープトウェル２０６を含み得る半導体基板２０５上に形成される。トランジスタ２００は、高濃度ドープされたスクリーニング領域２１０を含むことができ、スクリーニング領域２１０は、上述の様々なＤＤＣトランジスタ構成に従った単一のドープト層又は複数のドープト層（例えば、スクリーニング層及びＶｔ設定層）とし得る。高濃度ドープされたスクリーニング領域２１０は、例えばアンチモン（Ｓｂ）又はヒ素（Ａｓ）といった、ＰＦＥＴトランジスタをサポートするｎ型領域を作り出す一助となるドーパントを含み得る。なお、高濃度ドープされたスクリーニング領域２１０は、それに代えて、例えばボロン（Ｂ）又はフッ化ボロン（ＢＦ２）といった、ＮＦＥＴトランジスタをサポートするｐ型領域を作り出す一助となるドーパントを含むこともできる。このようなｐ型ドーパントの場合、これらのドーパントは、Ｂを適所に保持して不所望の外方拡散を防ぐ助けとなるよう、炭素（Ｃ）注入でのゲルマニウム（Ｇｅ）プレアモルファス化とともに注入され得る。
【００２７】
本技術において、高濃度ドープされたスクリーニング領域２１０のドーパント濃度は、非埋込チャネルＤＤＣデバイスの場合よりも低いものとなる。実際に狙う濃度及びスクリーニング領域の形態（すなわち、層又は領域の数）はデバイス仕様に依存するが、例えば、高濃度ドープされたスクリーニング領域２１０は好ましくは、約１×１０１８原子／ｃｍ３から１×１０１９原子／ｃｍ３の間のドーパント濃度を有する。特定の実施形態において、図２に示すように、高濃度ドープされたスクリーニング領域２１０は、ソース２３０及びドレイン２３５構造の間を横方向に延在し、また、図１のＤＤＣトランジスタ１００（スクリーニング領域１１２が、ソース及びドレイン１０４、１０６の間を横方向に延在しているが、ソース及びドレイン１０４、１０６の底面の下まで延在していない）のようにではなく、ソース２３０及びドレイン２３５構造の底面を越えて延在することができる。基板の表面から下方への、高濃度ドープされたスクリーニング領域２１０の深さは、ＤＤＣ−ＢＣトランジスタの短チャネル効果を軽減するという所望の効果を達成するとともに、ソース２３０及びドレイン２３５からのパンチスルーリーク回避するように選定される。
【００２８】
チャネル部分２１５は、ブランケットアンドープエピタキシャル成長及びその後のイオン注入によって形成され得る。ブランケットエピタキシャル成長を用いることの１つの利点は、均一な厚さのエピタキシャル層を成長させることができることであるが、ブランケットエピタキシャル成長を用いることの結果として、その後に、トランジスタアイソレーション構造（図示せず）を、従来のトランジスタアイソレーション構造形成プロセスと比較して低下された温度で形成する必要がある。代わりに、選択エピタキシャル成長を用いてチャネル層２１５を形成することもできる。選択エピタキシャル成長を用いることが好ましいことであり得る１つの理由は、選択エピタキシャル成長は所望のドーパント材料でドープされることで埋込チャネルデバイスを形成することができ、それにより、ドープされた埋込チャネル領域を形成するためのその後のイオン注入の工程を回避することができることである。高濃度ドープされたスクリーニング領域２１０が形成された後に成長されるアンドープのエピタキシャル層を用いることの１つの利点は、高濃度ドープされたスクリーニング領域２１０の材料からチャネル部分２１５内へのドーパントの拡散が制限されることである。
【００２９】
様々な実施形態において、チャネル部分２１５は、ソース２３０及びドレイン２３５と同じ極性のドーパント材料でドープされるように作製される。故に、ソース２３０及びドレイン２３５がボロン又はその他のｐ型ドーパントでドープされるＰＦＥＴでは、チャネル部分２１５は、ボロン又はその他のｐ型ドーパントでドープされる。しかしながら、チャネル部分２１５内のドーパントの実効若しくは活性濃度は、ソース２３０及びドレイン２３５の活性若しくは実効ドーパント濃度より、数桁の大きさ又はそれ以上に至って、遥かに低いように選定され得る。
【００３０】
なお、チャネル部分２１５が当初において真性からｎ型である場合、所望の活性若しくは実効濃度のｎ型ドーパントを達成するため、ドーピング量は、ｎ型ドーパントの実効濃度に一致するカウンタードーピングに基づき、その後、より高い量までドープされて、製造時のチャネル部分２１５の正味の極性が、所望の埋込チャネルトランジスタを形成するのに十分な目標実効濃度となるようにされる。上述のように、用語“活性ドーパント濃度”又は“実効ドーパント濃度”は、半導体材料内で電気的に活性であって正孔又は電子を提供するドーパントの濃度を意味する。
【００３１】
ポリシリコン又は金属とし得るものであるゲート電極２２０が、チャネル領域２１５内の電流の大きさを調節する。ゲート電極２２０は、金属酸化膜半導体デバイスのゲートを提供するよう、ゲート酸化物層２２２の上に形成され得る。ゲート電極２２０に電圧が印加されるとき、生成される電界が、ゲート酸化膜２２２のすぐ下の近傍で（バイアスが負であるか正であるかに依存して）チャネル領域２１５に電子又は正孔の枯渇を被らせて、空乏化された層２２３（表面空乏層）を形成する。故に、この空乏化は、空乏化層２２３の下のチャネル領域２１５内に埋込チャネル層２２５を形成させる。また、スクリーニング領域２１０とチャネル領域２１５との間の界面に、相異なる導電型に起因して、埋込空乏層２２７も生じることができる。スクリーニング領域２１０における有意に高いドーピングにより、埋込空乏層２２７は主としてチャネル領域２１５内に位置する。一部の実施形態において、図２に示すように、埋込空乏層２２７は実質的にチャネル領域２１５内にのみ形成される。様々な実施形態において、層２２３、２２５及び２２７の最終的な幅は、ドーピング濃度とデバイスのバイアス条件とに依存して様々となる。特定の実施形態において、スクリーニング領域２１０とチャネル領域２１５との間のドーピング差による空乏化の量は、ゲート２２０におけるバイアスによる空乏化の量よりかなり小さいものとなる。すなわち、図２に示すように、表面空乏層２２３の厚さは、埋込空乏領域２２７の厚さよりかなり大きくなり得る。
【００３２】
本技術に係るＤＤＣ−ＢＣトランジスタの動作は、図３Ａ及び３Ｂに示すように、従来の埋込チャネルデバイスの状況で説明されることができる。図３Ａは、バイアスをかける前の埋込チャネルデバイス３００を示している。図３Ａではｐ型基板として描かれた基板３０５が配設されている。この例においてはｐウェルであるウェル３１０が、ＮＦＥＴトランジスタのウェルを形成している。ゲート電極３１２がゲート酸化膜３２０の上にある。ソース３３０及びドレイン３３５が、Ａｓ若しくはＰ、又はＮＦＥＴを生み出すその他の材料を用いてドープされ得る。チャネル３２５が、ソース３３０及びドレイン３３５と同じ極性の材料でドープされ、しかし、ソース３３０及びドレイン３３５内のドーパントの濃度より低い濃度を有し、チャネル３２５内に空乏領域又は空乏層形成を作り出すことが可能にされる。
【００３３】
図３Ｂは、ゲート電圧バイアス下での埋込チャネルデバイス３００を示している。ゲート電極３１２に電圧を印加することによってデバイスがバイアスされるとき、チャネル領域３２５の上側部分３６０（表面空乏層）からの（バイアスが負であるか正であるかに依存して）電子又は正孔の枯渇により埋込チャネル層３５０が生じ、その結果、ソース３３０及びドレイン３３５を電気的に結合する埋込チャネル層３５０が形成される。しかしながら、印加ゲートバイアス条件に対してソース３３０及びドレイン３３５が共に近過ぎる場合、例えばパンチスルー３９０などの短チャネル効果が発生し得る。
【００３４】
本技術においては、ＤＤＣ−ＢＣ構成を用いることによって、従来の埋込トランジスタに係るこの短チャネル効果の問題が軽減される。再び図２を参照するに、高濃度ドープされたスクリーニング層又は領域２１０を含めることは、短チャネル効果を防止し、あるいは短チャネル効果の量を低減する。故に、ＤＤＣ−ＢＣトランジスタ２００においては、埋込チャネルトランジスタ３００で観測されるパンチスルー３９０が抑制あるいは排除される。故に、ＤＤＣ−ＢＣトランジスタ２００は、埋込チャネルトランジスタ３００ではパンチスルーを生じさせることになるチャネル長を、同じ又は同様のゲートバイアス条件でサポートすることができる。
【００３５】
ＤＤＣ−ＢＣトランジスタは、従来の埋込チャネルトランジスタと比較して改善された雑音性能及び短チャネル性能を提供する。本技術に係るＤＤＣ−ＢＣトランジスタは、改善された特性が要求あるいは所望される用途において、従来の埋込トランジスタを置き換えるように使用され得る。例えば、上述のように、埋込チャネルトランジスタの主要な用法は、イメージセンサ回路内のソースフォロアとしてである。しかしながら、上述のように、従来の埋込チャネルトランジスタは、この用途に理想的なものではない。対照的に、本技術に係るＤＤＣ−ＢＣトランジスタを利用することで、従来の埋込チャネルトランジスタに伴うイメージセンサ回路の欠陥のないイメージセンサ回路を提供することができる。
【００３６】
基本的なソースフォロア回路は典型的に、ドレインが固定電圧でバイアスされるＭＯＳトランジスタと、一般的に外部供給される電流負荷とを含む。ソースフォロアは、イメージセンサにおいて、電圧レベルシフタとして使用される。ソースフォロア動作は通常、四端子デバイスとしてもよい単一のＭＯＳトランジスタに基づく。トランジスタにおける短チャネル効果が十分に封じ込められるとすれば、ゲート−ソース間の電圧が、ドレインとソースとの間の導電性の一次決定因子である。或る一定の電流負荷、或るドレイン電圧、或るソース電圧、及び或る規定ゲートバイアスを有する基本的なソースフォロア構成においては、ゲート及びソースの電圧が互いに追従して一定電流を維持する。ゲート電圧が変化するとき、ソース電圧はそれに従って同じ方向に変化しなければならない。ゲートを入力と見なし、且つソースを電気回路網の出力と見なす場合、ソースはゲートのアクションに追いかける（フォローする）。
【００３７】
本技術によるＤＤＣ−ＢＣトランジスタを組み入れたイメージセンサ回路４００を、図４に模式的に例示する。回路４００は、ＤＤＣ−ＢＣソースフォロアトランジスタ４０４のゲートに結合されたゲート制御回路４０１を含んでいる。ゲート制御回路は、収集した光子を電気信号へと変換するフォトダイオード４０２と、この電気信号をＤＤＣ−ＢＣソースフォロア４０４に中継する転送ゲート４０５とを含むことができる。ゲート制御回路４０１はまた、パストランジスタ又はリセットトランジスタ４０６とキャパシタ４０７とを含むことができる。様々な実施形態において、ゲート制御回路４０１はまた、ＤＤＣ−ＢＣソースフォロア４０４のゲートに適切な信号を提供するための更なるコンポーネントを含み得る。
【００３８】
回路４００は更に、ＤＤＣ−ＢＣソースフォロア４０４のソースに結合された出力回路４０８を含むことができる。出力回路４０８はまた、パスゲート又は転送ゲート４０９と、イメージセンサ回路４００を選択して、フォトダイオード４０２の出力に基づくデータを収集するための他のコンポーネントとを含み得る。様々な実施形態において、トランジスタ４０５、４０６及び４０９は、従来型トランジスタ又はＤＤＣトランジスタとし得る。
【００３９】
動作においては、何百万個もの個々の回路４００がアレイ状に配設されてイメージ（像）を検出する。そして、回路４００（及びイメージセンサアレイ内の他の同様の回路）が、フォトダイオード４０２に入射した光強度に比例的に整合した電気信号を更なる増幅及び処理のために転送し、最終的にデジタル画像が得られる。
【００４０】
ここまで、本技術に係るＤＤＣ−ＢＣトランジスタの幾つかの例示実施形態を説明してきたが、本開示にて、続いて、このようなデバイスを製造する方法を説明する。
【００４１】
図５は、ＤＤＣ−ＢＣトランジスタを製造するための第１の例示的な方法５００における工程群のプロセスフローを提示している。このプロセスフローは、ＰＦＥＴ及びＮＦＥＴであるＤＤＣ−ＢＣトランジスタが存在し得ること、並びに、ＤＤＣ−ＢＣトランジスタが、同じ半導体基板上のＤＤＣデバイス及び非ＤＤＣ領域とともに製造され得ることを検討している。
【００４２】
方法５００は、基板を用意する工程５０５で開始する。上述のように、基板は、デバイス領域を画成する１つ以上のウェル領域を含むことができる。さらに、基板は、デバイス領域間のアイソレーション領域を既に含んでいてもよい。工程５１０にて、マスクを用いて、後で製造される部分をマスクオフして保護する。具体的には、工程５１０でのマスキングは、ＤＤＣ  ＮＦＥＴ領域を形成することを意図して、ＰＦＥＴ領域と非ＤＤＣ  ＮＦＥＴ領域とをマスクオフするように構成される。しかしながら、留意すべきことには、本開示は、ＰＦＥＴ又はＮＦＥＴのどちらのデバイスタイプを最初に作製するかという順序は様々な実施形態において切り替えられ得る、ということを企図するものである。工程５１０でのマスキングを実現するため、１つ以上のハードマスク層、１つ以上のフォトレジスト層、又はこれらの組み合わせを含め、何らかの種類のマスク材料が用いられ得る。工程５１０でのマスキングはまた、所定のマスクパターンによるフォトリソグラフィを用いたマスクのパターニングを伴う。
【００４３】
工程５１５にて、上述のスクリーン（仕切り）の組み合わせのうちの何れかを用いて、ＮＦＥＴ用のＤＤＣドープト領域を形成する。Ｖｔ層の別個のドーピングも実行され得る。特定の一実施形態において、ＤＤＣドープト領域は、基板の追って形成される頂面から或る特定の距離に位置するように狙いを定めたドーパントピークを有する所望の実効ドーパント濃度をドーパント活性化後にもたらすように、選択された注入条件（例えば、種、エネルギー、及びドーズ量）でのイオン注入を用いて形成される。
【００４４】
工程５２０にて、工程５１０のマスクを除去し、ＮＦＥＴ領域と非ＤＤＣ  ＰＦＥＴ領域（あれば）とをマスクオフする別のマスクを配置する。次いで、工程５２５にて、上述のスクリーンの組み合わせのうちの何れかを用いて、ＰＦＥＴ用のＤＤＣドープト領域を形成する。これらの工程は、工程５１０及び５１５と実質的に同様の手法で行われ得る。
【００４５】
工程５３０にて、工程５２０のマスクを除去する。その後、工程５３５にて、基板の全域でブランケットエピタキシャル層を堆積することができる。ブランケットエピタキシャル層の厚さは、ＤＤＣトランジスタ（埋込型又はその他）に要求されるデバイス特性に従って選定され得る。このエピタキシャル層の例示的な最終膜厚は、１０ｎｍから１００ｎｍの範囲内とし得る。工程５３５において、エピタキシャル層堆積に先立って、欠陥を最小化すべく基板上への結晶性半導体材料（好ましくは、真性シリコン）のクリーンな形成を確保するために適当な工程を採用することができる。このエピタキシャル層は、基板がその製造プロセスを続けるにつれて予期される膜損失を考慮に入れて、このエピタキシャル層の最終厚さが仕様を満足するように予め選択された厚さまで、可能な限り均一に成長される。
【００４６】
なお、工程５３５で設けられるエピタキシャル層は、基板を覆うブランケット（全面）膜として堆積され、あるいは選択的に堆積され得る。層の種類は、堆積方法に基づいて選択され得る。また、主に記載しているのは、ブランケットエピタキシャル層が実質的にアンドープの層として堆積されるというものであるが、様々な実施形態はこの点で限定されるものではない。一部の実施形態において、この層にその場ドーピングを提供することで、工程５４５又は５５５で必要とされる後続の注入量を排除あるいは制限することができる。
【００４７】
工程５４０にて、ＰＦＥＴ及び非埋込チャネルＤＤＣトランジスタの領域を、これらの領域が処理されることを防止するためにマスクオフする。その後、工程５４５にて、追って形成されるＮＦＥＴデバイスタイプと同じ極性のドーパントを、ブランケットエピタキシャル層によって画成されたチャネル領域に注入して、埋込チャネルＤＤＣトランジスタデバイス領域を設ける。仕様に一致するチャネルの実効ドーパント濃度（これは概して、ドープされたソース及びドレイン領域の濃度より１桁から２桁低い濃度とし得る）をもたらすように、ドーピング条件が選定される。
【００４８】
工程５５０にて、工程５４０のマスクを除去し、別のマスクで、ＮＦＥＴ及び非埋込チャネルＤＤＣトランジスタの領域を覆う。なお、このプロセスは最初にＰＦＥＴをマスクオフことに関して記述されているが、どちらのデバイスタイプを最初に処理するかという順序は切り替えられ得る。次いで、工程５５５にて、追って形成されるＰＦＥＴデバイスタイプと同じ極性のドーパントを、埋込チャネルＤＤＣトランジスタデバイスのチャネル領域に注入する。仕様に一致するチャネルの実効ドーパント濃度（これは概して、ドープされたソース及びドレイン領域の濃度より１桁から２桁低い濃度とし得る）をもたらすように、ドーピング条件が選定される。記載のプロセスが企図することには、必要に応じてダメージを除去してエピタキシャル層を再結晶化するために適当なアニールが実行され得るが、サーマルバジェットは、チャネル内のドーパントの不必要あるいは不所望の拡散及びマイグレーションを回避するように設定され、また、チャネルが好ましくは真性（５×１０１７原子／ｃｍ３未満の実効又は活性ドーパント濃度を有する）として維持される非埋込チャネルＤＤＣデバイスのものを含めて、チャネル及びスクリーニング領域の中のドーパント材料の所望の濃度をその他の方法で維持するように設定される。
【００４９】
工程５５５の後、工程５６０にて、デバイスを完成するのに必要な更なる処理を実行し得る。これは、ソース領域及びドレイン領域の形成、ゲート構造の形成、必要な更なる注入、及びメタライゼーションを含み得る。これら更なる工程は、必要に応じて、異なるデバイスタイプに対してと一緒に行われ、あるいは別々に行われ得る。
【００５０】
図６は、ＤＤＣ−ＢＣトランジスタを製造するための第２の例示的な方法６００における工程群のプロセスフローを提示している。上述の図５の場合と同様に、図６の方法６００は、ＰＦＥＴ及びＮＦＥＴであるＤＤＣ−ＢＣトランジスタが存在し得ること、並びに、ＤＤＣ−ＢＣトランジスタが、同じ半導体基板上のＤＤＣデバイス及び非ＤＤＣ領域とともに製造され得ることを検討している。
【００５１】
方法６００は、基板を用意する工程６０５で開始する。上述のように、基板は、デバイス領域を画成する１つ以上のウェル領域を含むことができる。さらに、基板は、デバイス領域間のアイソレーション領域を既に含んでいてもよい。工程６１０にて、マスクを用いて、後で製造される部分をマスクオフして保護する。具体的には、工程６１０でのマスキングは、ＤＤＣ  ＮＦＥＴ領域を形成することを意図して、ＰＦＥＴ領域と非ＤＤＣ  ＮＦＥＴ領域とをマスクオフするように構成される。しかしながら、留意すべきことには、本開示は、ＰＦＥＴ又はＮＦＥＴのどちらのデバイスタイプを最初に作製するかという順序は様々な実施形態において切り替えられ得る、ということを企図するものである。工程６１０でのマスキングを実現するため、１つ以上のハードマスク層、１つ以上のフォトレジスト層、又はこれらの組み合わせを含め、何らかの種類のマスク材料が用いられ得る。工程６１０でのマスキングはまた、所定のマスクパターンによるフォトリソグラフィを用いたマスクのパターニングを伴う。
【００５２】
工程６１５にて、上述のスクリーン（仕切り）の組み合わせのうちの何れかを用いて、ＮＦＥＴ用のＤＤＣドープト領域を形成する。Ｖｔ層の別個のドーピングも実行され得る。特定の一実施形態において、ＤＤＣドープト領域は、基板の追って形成される頂面から或る特定の距離に位置するように狙いを定めたドーパントピークを有する所望の実効ドーパント濃度をドーパント活性化後にもたらすように、選択された注入条件（例えば、種、エネルギー、及びドーズ量）でのイオン注入を用いて形成される。
【００５３】
工程６２０にて、工程６１０のマスクを除去し、ＮＦＥＴ領域と非ＤＤＣ  ＰＦＥＴ領域（あれば）とをマスクオフする別のマスクを配置する。次いで、工程６２５にて、上述のスクリーンの組み合わせのうちの何れかを用いて、ＰＦＥＴ用のＤＤＣドープト領域を形成する。これらの工程は、工程６１０及び６１５と実質的に同様の手法で行われ得る。工程６３０にて、工程６２０のマスクを除去する。
【００５４】
方法６００においては、方法５００においてのようにブランケットエピタキシャル膜を設けるのではなく、スクリーニング領域のための注入が、分布のピークが基板の表面より下にあるようにして実行される。故に、これは、高濃度ドープされたスクリーニング領域と、該スクリーニング領域の上の、低濃度ドープあるいはアンドープのチャネル領域とをもたらす。このような構成を実現するため、工程６１５及び６２５での注入は、図５の工程５１５及び５２５のものとは異なるように選定され得る。例えば、図５の方法５００の工程５１５での注入条件はおよそ３ｋｅＶから１５ｋｅＶ（ドーパント種に依存する）のエネルギーに設定され得るが、工程６１５での注入エネルギーはおよそ一桁高いエネルギーに設定され得る。この工程で、Ｖｔ層の別個のドーピングも実行されることができ、すなわち、二重スクリーン方式が実現され得る。同様に、工程６２６において、適切な注入エネルギーは、図５の方法５００の工程５２５で用いられる注入エネルギーより、およそ一桁高いものとなる。
【００５５】
工程６４０にて、ＰＦＥＴ及び非埋込チャネルＤＤＣトランジスタの領域を、これらの領域が処理されることを防止するためにマスクオフする。その後、工程６４５にて、追って形成されるＮＦＥＴデバイスタイプと同じ極性のドーパントをチャネル領域に注入して、埋込チャネルＤＤＣトランジスタデバイス領域を設ける。仕様に一致するチャネルの実効ドーパント濃度（これは概して、ドープされたソース及びドレイン領域の濃度より一桁から二桁低い濃度とし得る）をもたらすように、ドーピング条件が選定される。このドーピングは、先行する注入からのカウンタードーピングを提供するように選択され得る。
【００５６】
工程６５０にて、工程６４０のマスクを除去し、別のマスクで、ＮＦＥＴ及び非埋込チャネルＤＤＣトランジスタの領域を覆う。なお、このプロセスは最初にＰＦＥＴをマスクオフことに関して記述されているが、どちらのデバイスタイプを最初に処理するかという順序は切り替えられ得る。次いで、工程６５５にて、追って形成されるＰＦＥＴデバイスタイプと同じ極性のドーパントを、埋込チャネルＤＤＣトランジスタデバイスのチャネル領域に注入する。仕様に一致するチャネルの実効ドーパント濃度（これは概して、ドープされたソース及びドレイン領域の濃度より一桁から二桁低い濃度とし得る）をもたらすように、ドーピング条件が選定される。このドーピングは、先行する注入からのカウンタードーピングを提供するように選択され得る。
【００５７】
記載のプロセスが企図することには、必要に応じてダメージを除去してエピタキシャル層を再結晶化するために適当なアニールが実行され得るが、サーマルバジェットは、チャネル内のドーパントの不必要あるいは不所望の拡散及びマイグレーションを回避するように設定され、また、チャネルが好ましくは真性（５×１０１７原子／ｃｍ３未満の実効又は活性ドーパント濃度を有する）として維持される非埋込チャネルＤＤＣデバイスのものを含めて、チャネル及びスクリーニング領域の中のドーパント材料の所望の濃度をその他の方法で維持するように設定される。
【００５８】
工程６５５の後、工程６６０にて、デバイスを完成するのに必要な更なる処理を実行し得る。これは、ソース領域及びドレイン領域の形成、ゲート構造の形成、必要な更なる注入、及びメタライゼーションを含み得る。これら更なる工程は、必要に応じて、異なるデバイスタイプに対してと一緒に行われ、あるいは別々に行われ得る。
【００５９】
以上にて、本技術の様々な実施形態を説明してきたが、理解されるべきことには、これらは、限定ではなく、単に例として提示したものである。ここでの開示に従って、本技術の精神又は範囲を逸脱することなく、開示した実施形態に対する数多くの変形が為され得る。故に、本技術の広がり及び範囲は、上述の実施形態の何れかによって限定されるべきでない。むしろ、本技術の範囲は、以下の請求項及びその均等範囲に従って定められるべきである。
【００６０】
本技術を１つ以上の実装例に関して図示して説明してきたが、本明細書及び添付の図面を読んで理解した当業者は、均等な改変及び変更に気付くことになる。また、本技術の特定の特徴を、幾つかの実装例のうちのたった１つに関して開示していることがあるが、そのような特徴が、所与又は特定の用途に関して望ましくて有利であるように、他の実装例の１つ以上の他の特徴と組み合わされてもよい。
【００６１】
ここで使用されている用語は、単に特定の実施形態を記述する目的でのものであり、本技術を限定することを意図したものではない。ここでは、単数形の“ａ”、“ａｎ”及び“ｔｈｅ”は、文脈が別のことを明示していない限り、同様に複数形を含むことを意図している。また、用語“含んでいる”、“含む”、“持っている”、“持つ”、“備える”、又はこれらの異形が詳細な説明及び／又は請求項の何れが使用される範囲において、これらのような用語は、用語“有している”と同様の包含を意図したものである。
【００６２】
別の定義がされない限り、ここで使用される全ての用語（技術用語及び科学用語を含む）は、本技術が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有する。また、述べられた値又は特性に関してここで使用される用語“約”、“実質的に”、及び“およそ”は、上で別の指定がされていない限り、述べられた値又は特性の２０％以内であることを指し示すよう意図したものである。さらに理解されるように、例えば広く使用されている辞書で定義されている用語などの用語は、当該技術分野の状況でのそれらの意味と一致する意味を有するとして解釈されるべきであり、ここで明示的にそのように定義されない限り理想的な意味又は形式ばった意味で解釈されるものではない。
【００６３】
本出願は、「Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｃｉｒｃｕｉｔ」なるタイトルの２０１３年５月２４日に出願された米国仮特許出願第６１／８２７，０７０号に対する優先権及びその利益を主張するものであり、その内容を全体としてここに援用する。
【００６４】
以上の説明に関し、更に以下の付記を開示する。
（付記１）  第１導電型の少なくとも１つのデバイス領域を持つ半導体基板と、
前記少なくとも１つのデバイス領域内に形成され且つチャネル長だけ離隔された、第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間で前記少なくとも１つのデバイス領域内に形成された、前記第２導電型のチャネル領域と、
前記チャネル領域の下方且つ前記ソース領域と前記ドレイン領域との間で、前記少なくとも１つのデバイス領域内に形成された、前記第１導電型のスクリーニング領域であり、該スクリーニング領域の実効ドーピング密度は、前記少なくとも１つのデバイス領域の実効ドーピング密度より実質的に高い、スクリーニング領域と、
前記チャネル領域の上方で前記少なくとも１つのデバイス領域の上に形成されたゲート構造と
を有し、
前記チャネル領域は、前記ゲート構造におけるバイアス電圧に応答して、前記ゲート構造の下の表面空乏層と、前記チャネル領域と前記スクリーニング領域との境界面の位置の埋込空乏層と、前記表面空乏層と前記埋込空乏層との間の、前記ソース領域及び前記ドレイン領域を電気的に結合する埋込チャネル層とを提供するように変更され、且つ
前記埋込空乏層は実質的に前記チャネル領域内に位置する、
半導体デバイス。
（付記２）  前記チャネル領域は、前記ソース領域及び前記ドレイン領域の前記第２導電型の実効ドーピング密度より低く且つ前記スクリーニング領域の前記第１導電型の実効ドーピング密度より低い前記第２導電型の実効ドーピング密度を有する、付記１に記載の半導体デバイス。
（付記３）  前記チャネル領域は、前記ソース領域及び前記ドレイン領域の実効ドーピング密度の１／１０以下の実効ドーピング密度を有する、付記１に記載の半導体デバイス。
（付記４）  前記スクリーニング領域は、約１×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間の実効ドーピング密度を有する、付記１に記載の半導体デバイス。
（付記５）  前記埋込空乏層は、完全に前記チャネル領域内に位置する、付記１に記載の半導体デバイス。
（付記６）  当該半導体デバイスは更に、
第１の基準電圧ノードと第２の基準電圧ノードとの間で直列に電気的に結合されたリセットトランジスタとフォトダイオードとを有するゲート制御回路と、
前記ソース領域に電気的に結合された出力回路と
を有し、
前記ドレイン領域は、電源ノードに電気的に結合され、前記ゲート構造は、前記リセットトランジスタと前記フォトダイオードとの間の、ゲート制御ノードを規定する前記ゲート制御回路の部分、に電気的に結合される、
付記１に記載の半導体デバイス。
（付記７）  前記ゲート制御回路は更に、前記ゲート制御ノードと前記フォトダイオードとの間に直列に電気的に結合された転送ゲートを有し、前記出力回路はパストランジスタを有する、付記６に記載の半導体デバイス。
（付記８）  半導体デバイスを製造する方法であって、
第１導電型の１つ以上の第１のデバイス領域を持つ半導体基板を用意し、
前記第１のデバイス領域のうちの少なくとも１つの中に、前記第１導電型の少なくとも１つの第１のドーパントを添加して、前記第１のデバイス領域の実効ドーピング密度より実質的に高い実効ドーピング密度を持つ前記第１導電型のスクリーニング層を前記半導体基板の表面に画成し、
少なくとも前記第１のデバイス領域のうちの前記少なくとも１つの上に、半導体材料の、実質的にアンドープの層を形成し、
前記第１のデバイス領域のうちの前記少なくとも１つの上の前記実質的にアンドープの層の中に、第２導電型の少なくとも１つの第２のドーパントを添加して、前記スクリーニング層の上方にチャネル層を画成し、且つ
ゲート構造と、それに付随した、前記第１のデバイス領域内でチャネル長だけ離隔された前記第２導電型のソース領域及びドレイン領域と、を形成してＭＯＳＦＥＴデバイスを構築する、
ことを有する方法。
（付記９）  前記実質的にアンドープの層を形成することは、前記半導体基板の表面を覆って前記半導体材料のブランケットエピタキシャル層を堆積することを有する、付記８に記載の方法。
（付記１０）  前記少なくとも１つの第１のドーパントを添加することは、約１×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間の前記第１導電型の実効ドーピング密度を前記スクリーニング層内にもたらす注入条件を用いて、前記少なくとも１つの第１のドーパントを注入することを有する、付記８に記載の方法。
（付記１１）  前記少なくとも１つの第２のドーパントを添加することは、前記ソース領域及び前記ドレイン領域の実効ドーピング密度の１／１０以下の前記第２導電型の実効ドーピング密度を前記チャネル層内にもたらす注入条件を用いて、前記少なくとも１つの第２のドーパントを注入することを有する、付記８に記載の方法。
（付記１２）  前記ソース領域及び前記ドレイン領域の前記形成は、前記スクリーニング層が前記ソース領域と前記ドレイン領域との下及び間に位置することをもたらす注入条件を用いて、前記第２導電型の１つ以上のドーパントを前記第１のデバイス領域のうちの前記少なくとも１つの中に注入することを有する、付記８に記載の方法。
（付記１３）  半導体デバイスを製造する方法であって、
第１導電型の１つ以上の第１のデバイス領域を持つ半導体基板を用意し、
前記第１のデバイス領域のうちの少なくとも１つの中に、前記第１導電型の少なくとも１つの第１のドーパントを添加して、前記半導体基板の表面の下方の前記第１導電型のスクリーニング層と、前記スクリーニング層の上方のチャネル層とを画成し、前記スクリーニング層は、前記第１のデバイス領域の実効ドーピング密度より実質的に高い実効ドーピング密度を持ち、
前記チャネル層の中に第２導電型の少なくとも１つの第２のドーパントを添加し、且つ
ゲート構造と、それに付随した、前記第１のデバイス領域内でチャネル長だけ離隔された前記第２導電型のソース領域及びドレイン領域と、を形成してＭＯＳＦＥＴデバイスを構築する、
ことを有する方法。
（付記１４）  前記少なくとも１つの第１のドーパントを添加することは、約１×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間の前記第１導電型の実効ドーピング密度を前記スクリーニング層内にもたらす注入条件を用いて、前記少なくとも１つの第１のドーパントを注入することを有する、付記１３に記載の方法。
（付記１５）  前記少なくとも１つの第２のドーパントを添加することは、前記ソース領域及び前記ドレイン領域の実効ドーピング密度の１／１０以下の前記第２導電型の実効ドーピング密度を前記チャネル層内にもたらす注入条件を用いて、前記少なくとも１つの第２のドーパントを注入することを有する、付記１３に記載の方法。
（付記１６）  前記ソース領域及び前記ドレイン領域の前記形成は、前記スクリーニング層が前記ソース領域と前記ドレイン領域との下及び間に位置することをもたらす注入条件を用いて、前記第２導電型の１つ以上のドーパントを前記第１のデバイス領域のうちの前記少なくとも１つの中に注入することを有する、付記１３に記載の方法。
【符号の説明】
【００６５】
２００  ＤＤＣ埋込チャネルトランジスタ
２０５  半導体基板
２０６  ドープトウェル
２１０  スクリーニング領域
２１５  チャネル領域
２２０  ゲート電極
２２２  ゲート酸化膜
２２３  表面空乏層
２２５  埋込チャネル層
２２７  埋込空乏層
２３０  ソース
２３５  ドレイン
４００  イメージセンサ回路
４０１  ゲート制御回路
４０４  ソースフォロア
４０８  出力回路
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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