(57)【要約】【課題】微細幅の素子分離領域（ＳＴＩ）と共に、中間幅、広大幅のＳＴＩを同時に形成する際、異なるＳＴＩ間の活性領域に転位が発生し、デバイス特性に悪影響を及ぼす。【解決手段】微細幅のＳＴＩとなる第１の溝を第１埋込絶縁膜（Flowable-CVD膜）で埋め込み、中間幅、広大幅のＳＴＩとなる第２及び第３の溝を第１埋込絶縁膜と第２埋込絶縁膜（HDP-CVD膜）で埋め込む際、第１埋込絶縁膜前駆体の成膜後の改質を第２及び第３の溝で完全に行い、第１の溝に一部非改質状態で残る第１アニール工程で行い、第２埋込絶縁膜成膜後に第２アニール工程を実施し、第１アニール工程の最大温度よりも第２アニール工程の最大温度を高くし、第２アニール工程の入炉温度を第１アニール工程の最大温度よりも低く設定する。【選択図】図９
2015061015.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に、最も狭い幅を有する第１の溝と、最も広い幅を有する第３の溝と、前記第１の溝より広く前記第３の溝より狭い幅を有する第２の溝を形成する工程と、
第１埋込絶縁膜前駆体を前記第１の溝を埋設し、前記第２及び第３の溝を埋設しない膜厚で形成する工程と、
前記第１埋込絶縁膜前駆体を第１埋込絶縁膜に改質する第１アニール工程と、
前記第１アニール工程の後、前記第２の溝および前記第３の溝を埋設するように第２埋込絶縁膜を形成する工程と、
前記第２埋込絶縁膜の成膜後に施す第２アニール工程と、を有し、
前記第１アニール工程は、第１アニール温度でアニール処理を行う第１ステップと、第１アニール温度よりも高い第２アニール温度でアニール処理を行う第２ステップと、を含んで構成され、
前記第２アニール工程は、第２アニール温度よりも低い第３アニール温度でアニール処理を行う第３ステップと、第２アニール温度よりも高い第４アニール温度でアニール処理を行う第４ステップとを含んで構成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第３アニール温度は、前記第２アニール温度より１００℃以上低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３アニール温度は、前記第１アニール温度よりも高いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２アニール温度は、前記第１アニール温度より２００℃以上高いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第４アニール温度は、前記第２アニール温度より２００℃以上高いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１アニール工程は、前記第２及び第３の溝内の前記第１埋込絶縁膜前駆体を前記第１埋込絶縁膜に完全に改質し、前記第１の溝内の前記第１埋込絶縁膜前駆体の一部が未改質のまま残る条件で行う請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１埋込絶縁膜前駆体は、Ｆｌｏｗａｂｌｅ−ＣＶＤ法で堆積されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１埋込絶縁膜前駆体は、シリコンと窒素を含有し、炭素を含有しない原料を用いて形成される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２埋込絶縁膜は、シラン系原料を用いた高密度プラズマＣＶＤ法で形成される請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１アニール工程は、２００〜５００℃の第１アニール温度で前記半導体基板を入炉し所定時間加熱する第１熱処理ステップと、前記第１アニール温度から７００〜９００℃の第２アニール温度に昇温し、さらに当該第２アニール温度で所定時間加熱し、前記第２アニール温度から前記第１アニール温度に降温して出炉する第２熱処理ステップとを含んで構成されることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第２アニール工程は、３００〜６００℃の第３アニール温度で前記半導体基板を入炉し所定時間加熱する第３熱処理ステップと、前記第３アニール温度から８００〜１２００℃の第４アニール温度に昇温し、さらに当該第４アニール温度で所定時間加熱し、前記第４アニール温度から前記第３アニール温度に降温して出炉する第４熱処理ステップを含んで構成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１アニール工程における前記第１熱処理ステップおよび前記第２熱処理ステップの第２アニール温度での熱処理まで酸化雰囲気下に実施され、前記第２アニール工程は非酸化雰囲気下に実施される請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記酸化雰囲気下は、水蒸気気流下で低圧または常圧状態での処理であり、前記非酸化雰囲気下は不活性ガス中で常圧状態又は加圧状態での処理である請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、分離幅の異なる複数の素子分離領域を同時に形成する方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体デバイスの高密度化に伴って、浅溝分離（ＳＴＩ：Shallow Trench Isolation）構造とした素子分離溝の幅が縮小されて、従来のＣＶＤ（Chemical Vapor Deposition）膜では素子分離溝の埋設が困難となってきている。そこで近年では、埋め込み特性に優れた流動性ＣＶＤ膜（以降、ＦＣＶＤ（Flowable−ＣＶＤ）膜と称する）を用いている。ＦＣＶＤ膜では、流動性材料となるシリコン化合物によって素子分離溝を一旦埋め込んでから、高温アニール処理によってシリコン化合物を酸化することで、シリコン酸化膜へ改質させて埋込絶縁膜としている。なお、ＦＣＶＤ膜による埋め込みは、メモリセル領域における狭小分離溝に相当したＳＴＩだけでなく、溝幅が拡大した周辺回路領域における中間分離溝、並びに広大分離溝にも適用されている。特許文献１には、溝幅の異なる溝をＦＣＶＤ膜で埋設したＳＴＩ構造が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、様々な溝幅の素子分離溝をＦＣＶＤ膜のみで埋め込むと、ＦＣＶＤ膜の膜厚が増大して、素子分離溝の底面部での改質に必要な酸化剤がＦＣＶＤ膜の表面から十分に供給され難くなるので、シリコン化合物が未改質のまま残留することがある。このような現象は、ＦＣＶＤ膜の埋設量が増大する広大分離溝で特に顕著となる。この対策として、ＦＣＶＤ膜による埋設は、狭小分離溝だけに留めて、中間分離溝、並びに広大分離溝では、ＦＣＶＤ法によるＦＣＶＤ膜とＨＤＰ−ＣＶＤ（High Density Plasma−ＣＶＤ）法による絶縁膜（ＨＤＰ膜）との積層膜を埋め込み、１回目の高温アニールにおいて、中間分離溝、並びに広大分離溝においてＦＣＶＤ膜の改質を十分に行い、ＨＤＰ膜成膜後の２回目の高温アニール処理によって、狭小分離溝における未改質状態のシリコン化合物を改質する。
【０００５】
このような製法によると、広大分離溝では、ＦＣＶＤ膜の割合はわずかでほとんどがＨＤＰ膜で占められているのに対して、中間分離溝では、ＦＣＶＤ膜とＨＤＰ−ＣＶＤ膜がほぼ同等の膜厚で混在している。ＦＣＶＤ膜は、流動性材料を成膜した後、シリコン酸化膜に変換するため酸化性雰囲気においてアニールし、流動性成分を揮発させる処理を行う必要がある。したがって、シリコン酸化膜に変換されたＦＣＶＤ膜は強い収縮ストレスを有している。
【０００６】
このため、ＦＣＶＤ膜とＨＤＰ−ＣＶＤ膜が様々な割合で積層されている各分離溝、すなわち溝幅の異なる溝が半導体基板からなる活性領域を挟んで隣接した状態でアニール処理を施すと、活性領域に加わるストレスがアンバランスとなる。この結果、結晶欠陥（以降、転位と称する）が生じてしまう問題があった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、
半導体基板表面に、最も狭い幅を有する第１の溝と、最も広い幅を有する第３の溝と、前記第１の溝より広く前記第３の溝より狭い幅を有する第２の溝を形成する工程と、
第１埋込絶縁膜前駆体を前記第１の溝を埋設し、前記第２及び第３の溝を埋設しない膜厚で形成する工程と、
前記第１埋込絶縁膜前駆体を第１埋込絶縁膜に改質する第１アニール工程と、
前記第１アニール工程の後、前記第２の溝および前記第３の溝を埋設するように第２埋込絶縁膜を形成する工程と、
前記第２埋込絶縁膜の成膜後に施す第２アニール工程と、を有し、
前記第１アニール工程は、第１アニール温度でアニール処理を行う第１ステップと、第１アニール温度よりも高い第２アニール温度でアニール処理を行う第２ステップと、を含んで構成され、
前記第２アニール工程は、第２アニール温度よりも低い第３アニール温度でアニール処理を行う第３ステップと、第２アニール温度よりも高い第４アニール温度でアニール処理を行う第４ステップとを含んで構成される。
【発明の効果】
【０００８】
本発明による製法では、第３アニール温度を第２アニール温度より低くすることで、第２アニール工程における各分離溝のストレスバランスが改善するので、転位の発生を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図２】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程図であり、図１（ａ）のＡ−Ａ’断面に相当する断面図である。
【図３】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程図であり、図１（ａ）のＡ−Ａ’断面に相当する断面図である。
【図４】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程図であり、図１（ａ）のＡ−Ａ’断面に相当する断面図である。
【図５】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程図であり、図１（ａ）のＡ−Ａ’断面に相当する断面図である。
【図６】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図７】第１アニール工程における温度プロファイルを示す図である。
【図８】第２アニール工程における温度プロファイルを示す図である。
【図９】本発明のアニール処理後における転位ピット数と、従来技術によるアニール処理後の転位ピット数を示す図である。
【発明を実施するための形態】
【００１０】
本実施形態における半導体デバイスの製造方法について、半導体デバイスのＳＴＩ部分に特化して、図１から図６を参照しながら説明する。各図はＳＴＩ１００の製造工程図面であり、図１（ａ）及び図６（ａ）は当該工程における平面図、図１（ｂ）及び図６（ｂ）は、それぞれ図１（ａ）及び図６（ａ）のＡ−Ａ’断面である。図２〜図５はそれぞれ、図１（ａ）に対応するＡ−Ａ’断面である。なお説明は、主に断面図を用いて行い、必要に応じて適宜平面図を補完しながら行うものとする。なお、図は便宜的に各溝の関係を説明するものであり、実際の装置において記載の順序で整列しているものでは無く、図面上の寸法比は実際の寸法比と異なる。
【００１１】
まず、図１（ａ）及び（ｂ）を参照する。熱ＣＶＤ法によって、半導体基板としてのシリコン基板１の上面にシリコン酸化膜（ＳｉＯ２）からなる犠牲膜２と、シリコン窒化膜（Ｓｉ３Ｎ４）からなる第１マスク膜３を形成した。次に、フォトリソグラフィ法およびドライエッチング法を用いて、第１マスク膜３と犠牲膜２とシリコン基板１のパターニングを行い、活性領域４（４ａ乃至４ｃ）を区画するための素子分離溝５（５Ａ乃至５Ｃ）をシリコン基板１に形成した。メモリセル領域１０１における複数の活性領域４ａは、Ｘ方向へ点在する島状のパターンとして形成されており、夫々の活性領域４ａは、Ｘ方向とＹ方向の中間方向となるＸ’方向へ延在している。また、周辺回路領域１０２における活性領域４ｂ並びに４ｃはＸ方向で隣接しており、夫々の活性領域４（４ｂ、４ｃ）はＹ方向へ延在している。なお活性領域４の上面は、第１マスク膜３で覆われている。また素子分離溝５は、メモリセル領域１０１に配置された狭小分離溝（第１の溝）５Ａと、周辺回路領域１０２に配置された中間分離溝（第２の溝）５Ｂ並びに広大分離溝（第３の溝）５Ｃで構成されている。第１の溝５Ａは、プラズマＣＶＤ法などの通常の堆積法でボイドなく絶縁膜を埋設することが困難な狭小な分離溝であり、通常、０．３μｍ未満、好ましくは０．２μｍ以下、特に最小設計寸法以下の幅を有する溝である。第２の溝５Ｂは、通常の堆積法でボイドなく絶縁膜を埋設することが可能な溝であり、通常は０．３μｍ以上の溝幅を有する。また、後述する第１埋込絶縁膜７のボトムフィリングによる低アスペクト化により通常の堆積法でボイドなく第２埋込絶縁膜８を埋設することが可能となる０．３μｍ未満の溝幅のものも含まれる。例えば、第１埋込絶縁膜７のボトムフィリングによりアスペクト比（溝幅／残存深さ）が１以下となる溝幅のものが挙げられる。第３の溝５Ｃは、第２の溝５Ｂよりもさらに広い溝幅のものであり、第１埋込絶縁膜７のボトムフィリング効果に関わりなく、通常の堆積法でボイドなく第２埋込絶縁膜８を埋設することが可能となる溝幅を有するものである。通常は、１μｍ以上、さらには、１０μｍ以上の溝幅を有する。例えば、第１の溝５Ａは、メモリセル領域におけるセル活性領域間の分離溝、第２の溝５Ｂは、周辺回路領域のトランジスタ間の分離溝、第３の溝５Ｃは、メモリセル領域と周辺回路領域などの間の領域間分離溝や、素子外周領域などの絶縁領域に適用される。特に溝幅の差が大きい、例えば、第２の溝５Ｂの幅が第１の溝５Ａの５倍以上、好ましくは１０倍以上、第３の溝５Ｃの幅が第２の溝５Ｂの５倍以上、好ましくは１０倍以上（第１の溝５Ａの２５倍以上、好ましくは１００倍以上）の場合に本発明を適用することが有効である。ここでは、第１の溝５ＡのＸ方向の幅Ｘ１を０．０３μｍ、同様に第２の溝５Ｂの幅Ｘ２を０．５μｍ、第３の溝５Ｃの幅Ｘ３を１００μｍとした。深さは、いずれの溝も約３００ｎｍとした。また、活性領域４ａ〜４ｃの幅はいずれも３０ｎｍとした。
【００１２】
次に、図２を参照する。ＦＣＶＤ法によって、シリコン基板１の上面へ、流動性のシリコン化合物６を成膜する。このときのＦＣＶＤ条件は、原料ガスとしてトリシリルアミン（Ｔｒｉｓｉｌｙｌａｍｉｎｅ：ＴＳＡ）［（ＳｉＨ３）３Ｎ］）、アンモニア（ＮＨ３）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、酸素（Ｏ２）を用いており、成膜温度を６５℃、圧力を約１０７Ｐａ（０．８Ｔｏｒｒ）としている。このシリコン化合物６の成膜量は、狭小分離溝５Ａだけが完全に埋まるように、適宜調整する。このときシリコン化合物６は、広大分離溝５Ｃでは滞留せずに１０ｎｍ程度の膜厚となって内壁を覆っているが、中間分離溝５Ｂでは完全に埋め込まない１２０ｎｍ程度の膜厚となって滞留している。
【００１３】
次に、図３を参照する。成膜したシリコン化合物６に１回目の熱処理（以降、第１アニール工程と称する。）を施して、シリコン酸化膜からなる第１埋込絶縁膜７へ改質させる。第１アニール工程の詳細については、図７を参照しながら後述する。このとき、中間分離溝５Ｂ並びに広大分離溝５Ｃにおけるシリコン化合物６は、全て第１埋込絶縁膜７に改質されている。しかし、狭小分離溝５Ａにおけるシリコン化合物６は、表面部分だけが改質されて第１埋込絶縁膜７となっているが、底面部分は酸化剤不足のため未改質状態のまま（シリコン化合物６）で残留している。
【００１４】
次に、図４を参照する。ＨＤＰ−ＣＶＤ法によって、第１埋込絶縁膜７の上面にシリコン酸化膜からなる第２埋込絶縁膜８を成膜する。この成膜条件は、原料ガスとしてモノシラン（ＳｉＨ４）と酸素（Ｏ２）と水素（Ｈ２）を用いて、成膜温度を８００℃、圧力を約５３３〜８００Ｐａ（４Ｔｏｒｒから６Ｔｏｒｒ）、高周波パワーを８０００Ｗとしている。この第２埋込絶縁膜８によって、中間分離溝５Ｂ並びに広大分離溝５Ｃは完全に埋め込まれて、狭小分離溝５Ａの領域とともに、シリコン基板１の上面は第２埋込絶縁膜８で覆われている。なお第２埋込絶縁膜８の成膜後も、狭小分離溝５Ａの底部におけるシリコン化合物６は、未改質のままで残留している。
【００１５】
次に、図５を参照する。ＣＭＰ（Chemical Mechanical Polishing）法によって、第２埋込絶縁膜８の上部を除去して、第１マスク膜３を露出させる。このとき、狭小分離溝５Ａは第１埋込絶縁膜７で埋め込まれており、中間分離溝５Ｂは第１埋込絶縁膜７と第２埋込絶縁膜８で埋め込まれている。また広大分離溝５Ｃは、ほぼ第２埋込絶縁膜８で埋め込まれているが、厳密には第１埋込絶縁膜７との積層膜となっている。ここでも、狭小分離溝５Ａの底部におけるシリコン化合物６は、未改質のままで残留している。
【００１６】
次に、図６（ａ）及び（ｂ）を参照する。未改質のままで残留していたシリコン化合物６に２回目の熱処理（以降、第２アニール工程と称する。）を施して、シリコン酸化膜からなる第１埋込絶縁膜７へ改質させる。第２アニール工程の詳細については、図８を参照しながら後述する。この第２アニール工程により、未改質のままで残留していたシリコン化合物６を全て改質することができる。
【００１７】
次に、本実施形態におけるシリコン化合物の熱処理方法について、図７と図８を参照しながら説明する。図７は、成膜直後のシリコン化合物に対して実施する第１アニール工程の加熱プロファイルを示すグラフであり、図８は、ＣＭＰ処理後に未改質のシリコン化合物に対して実施する第２アニール工程の加熱プロファイルを示すグラフである。いずれのグラフも、縦軸が加熱温度（℃）、横軸が熱処理の累積時間（分）であり、比較例として従来技術における加熱プロファイルも併記している。
【００１８】
まず、図７を参照する。第１アニール工程の加熱プロファイルは、第１ステップで第１アニール温度となる４００℃までプレヒートさせた後に、第２ステップにおいて３０分間（累積時間３０分から６０分まで）で第２アニール温度となる７００℃まで昇温させており、そのまま６０分間（累積時間６０分から１２０分まで）保持している。第２ステップでは、素子分離溝５におけるシリコン化合物６を改質しているが、酸化剤となる酸素が容易に到達できるシリコン化合物６の表面層は改質されるものの、最も酸素が到達し難い狭小分離溝５Ａの底部におけるシリコン化合物６（狭小分離溝５Ａにおける体積の４０％に相当）が未改質のままで残留している。しかしながら、中間分離溝５Ｂ並びに広大分離溝５Ｃにおけるシリコン化合物６は、全ての領域で１００％改質されており、未改質となる領域はない。その後、２０分間（累積時間１２０分から１４０分まで）で４００℃までクールダウンさせてから、室温まで戻すことで第１アニール工程を終了させている。
【００１９】
本発明に係る第１アニール工程は、図７に示す温度プロファイルに限定されず、シリコン化合物６が固化する前に十分な脱ガスが可能な温度及び時間、例えば、２００〜５００℃、好ましくは３００〜５００℃の第１アニール温度で半導体基板を入炉し所定時間加熱する第１ステップを行う。続いて、脱ガスした材料から酸化シリコン膜となる第１埋込絶縁膜への変換を促すように、第１アニール温度よりも高い温度、例えば、第１アニール温度から２００℃以上高い４００〜９００℃、好ましくは３００℃程度高い６００〜８００℃、特に７００℃程度の第２アニール温度に昇温し、さらにその第２アニール温度で所定時間加熱する第２ステップを行う。第２ステップは、さらに第２アニール温度から第１アニール温度に降温して出炉する降温過程を含む。半導体基板の入炉及び出炉温度を同じ第１アニール温度とすることで、加熱炉の運用効率を高めることができる。また、加熱炉への入出炉温度（第１アニール温度を）を最高到達温度（第２アニール温度）から３００〜４００℃程度低い温度とすることで、加熱炉のエネルギー効率が向上する。また、第１アニール工程は、通常、酸化雰囲気下で実施され、特に第１ステップから第２アニール温度での熱処理までを酸化雰囲気下、好ましくは水蒸気気流下で低圧または常圧状態で処理し、第２ステップの降温過程で系内の水蒸気を排出し、さらにＡｒ等の不活性ガスで置換することが望ましい。
【００２０】
なお、第１埋込絶縁膜を形成する前に、溝５Ａ〜５Ｃの内壁に、ライナー窒化膜あるいはライナー酸化膜とライナー窒化膜の積層膜を形成してもよい。ライナー窒化膜は水蒸気気流下での改質時にシリコン基板１が酸化されることを抑制する。ここで、ライナー酸化膜は、例えば、ＩＳＳＧ法で厚さ１〜４ｎｍに形成でき、ライナー窒化膜は、例えばＣＶＤ法等で厚さ２〜８ｎｍとすることができる。
【００２１】
なお従来技術によれば、第１ステップで３００℃までプレヒートさせた後に、第２ステップにおいて３０分間（累積時間３０分から６０分まで）で６００℃まで昇温させており、そのまま６０分間（累積時間６０分から１２０分まで）保持している。ここでは、狭小分離溝５Ａにおける体積の５０％に相当するシリコン化合物６が未改質のままで底部に残留している。その後、２０分間（累積時間１２０分から１４０分まで）で３００℃までクールダウンさせてから、室温に戻している。
【００２２】
このように本実施形態では、第１アニール工程における第２熱処理ステップの加熱温度（第２アニール温度）を１００℃上昇（６００℃→７００℃）させることで、シリコン化合物６の改質を十分に行い、未改質となる割合を１０％低減（５０％→４０％）させている。
【００２３】
次に、図８を参照する。第２アニール工程の加熱プロファイルは、第３ステップで第３アニール温度となる５００℃までプレヒートさせた後に、第４ステップにおいて８０分間（累積時間５５分から１３５分まで）で第４アニール温度となる１１００℃まで昇温（ヒートアップ）させており、そのまま６０分間（累積時間１３５分から１９５分まで）保持している。第４ステップでは、第１埋込絶縁膜中における酸化剤の熱拡散が促進されるように、第４アニール温度を第２アニール温度よりも高くすることで、狭小分離溝５Ａの底部において残留していたシリコン化合物６を全て改質している。その後、３５０分間（累積時間１９５分から５４５分まで）で５００℃まで降温（クールダウン）させてから、室温まで戻すことで第２アニール処理を終了させている。
【００２４】
本発明に係る第２アニール工程における第３アニール温度は、第１アニール工程の第２アニール温度より低い温度であることが必要である。通常、酸化シリコン膜の緻密化は水蒸気気流下での酸化アニール温度（本発明の第２アニール温度に相当）よりも高い温度（本発明の第４アニール温度に相当）で実施される。一般的には９００℃を超える温度であり、好ましくは１０００℃〜１２００℃の範囲（特に１１００℃）で実施される。このとき、従来は、最高到達温度から３００〜４００℃程度低い温度で入出炉を行うことが、加熱炉の運用効率やエネルギー効率の点で好ましいと考えられていたため、第３アニール温度に相当する入炉温度は７００〜８００℃程度が採用されていた。ところが、本発明者の検討によれば、第３アニール温度が第２アニール温度以上となる場合、第１埋込絶縁膜と第２埋込絶縁膜との熱収縮差に起因して活性領域に転位が発生する確率が高くなることが見出された。この結果、本発明では加熱炉の運用効率という従来の設計思想から脱却し、第２アニール温度よりも低い温度を選択することに至った。第３アニール温度は、第２アニール温度より１００℃以上低いことが好ましく、２００℃以上低いことがより好ましい。第２アニール工程は、図８に示す温度プロファイルに限定されず、例えば、３００〜６００℃、好ましくは５００〜６００℃の第３アニール温度で半導体基板を入炉し所定時間加熱する第３熱処理ステップと、第３アニール温度から８００〜１２００℃、好ましくは１０００〜１２００℃の第４アニール温度に昇温し、さらに第４アニール温度で所定時間加熱し、第４アニール温度から第３アニール温度に降温して出炉する第４熱処理ステップを含むことができる。
【００２５】
なお従来技術によれば、第３ステップで７００℃までプレヒートした後に、第４ステップにおいて５０分間（累積時間５５分から１０５分まで）で１１００℃までヒートアップさせており、そのまま６０分間（累積時間１０５分から１６５分まで）保持している。第４ステップでは、本実施形態と同様に第４アニール温度を高くすることで、狭小分離溝５Ａの底部において残留していたシリコン化合物６を全て改質している。その後、２００分間（累積時間１６５分から３６５分まで）で７００℃までクールダウンさせてから、室温に戻している。
【００２６】
このように、本実施形態では、第２アニールの第３ステップにおける第３アニール温度（５００℃）を第１アニールの第２ステップにおける第２アニール温度（７００℃）よりも低温にすることによって、第２アニール工程における各分離溝への急激なストレス変化を緩和して、ストレスバランスを改善することができる。
【００２７】
図９は、本実施形態によるアニール処理後と従来技術によるアニール処理後において、広大分離溝５Ｃと隣接したシリコン基板に発生した転位ピット数を比較したグラフである。ここで転位ピット数は、埋込絶縁膜（第１埋込絶縁膜７と第２埋込絶縁膜８）をフッ酸によるウェットエッチング法で除去した後に、露出したシリコン基板の単位領域内（１０μｍ四方）における転位ピット数をカウントしたものである。
【００２８】
図９を参照すると、本実施形態によるアニール処理後の転位ピット数は、従来技術によるアニール処理後よりも格段に減少していることが判明した。
【符号の説明】
【００２９】
１  シリコン基板
２  犠牲膜
３  第１マスク膜
４  活性領域
５  素子分離溝
５Ａ  第１の溝
５Ｂ  第２の溝
５Ｃ  第３の溝
６  シリコン化合物
７  第１埋込絶縁膜
８  第２埋込絶縁膜
１０１  メモリセル領域
１０２  周辺回路領域
【図１】
2015061015.tif 000003
【図２】
2015061015.tif 000004
【図３】
2015061015.tif 000005
【図４】
2015061015.tif 000006
【図５】
2015061015.tif 000007
【図６】
2015061015.tif 000008
【図７】
2015061015.tif 000009
【図８】
2015061015.tif 000010
【図９】
2015061015.tif 000011