(57)【要約】【課題】駆動の最適化やリアルタイムでの最適化が可能であるとともに、最もクリティカルなポイントを最適化することができるリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器を提供する。【解決手段】本開示のリアクタンス性負荷の駆動回路は、制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、を備える。【選択図】  図１
2015226130.tif 000002
【特許請求の範囲】
【請求項１】
制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
を備えるリアクタンス性負荷の駆動回路。
【請求項２】
遅延検出部は、駆動部が制御線に駆動信号を供給してから一定時間経過後の制御線の検出部位における信号レベルを基に遅延量を検出する、
請求項１に記載のリアクタンス性負荷の駆動回路。
【請求項３】
遅延検出部は、駆動部が制御線に駆動信号を供給してから、制御線の検出部位における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する、
請求項１に記載のリアクタンス性負荷の駆動回路。
【請求項４】
制御部は、電源部からリアクタンス性負荷に供給する供給電流を制御することによって駆動部の駆動能力を制御する、
請求項１に記載のリアクタンス性負荷の駆動回路。
【請求項５】
制御部は、電源部から駆動部の出力トランジスタに供給する電源電圧を制御することによって駆動部の出力電圧を制御する、
請求項１に記載のリアクタンス性負荷の駆動回路。
【請求項６】
制御部は、駆動部の出力トランジスタを駆動する信号のレベルを制御することによって駆動部の出力電圧を制御する、
請求項１に記載のリアクタンス性負荷の駆動回路。
【請求項７】
リアクタンス性負荷は、容量性リアクタンスである、
請求項１に記載のリアクタンス性負荷の駆動回路。
【請求項８】
リアクタンス性負荷は、光電変換部及び光電変換部の電荷を転送する転送ゲート部を含む単位画素が行列状に配置されて成る固体撮像装置における単位画素の転送ゲート部である、
請求項７に記載のリアクタンス性負荷の駆動回路。
【請求項９】
単位画素は、転送ゲート部によって転送される電荷を蓄積する蓄積部と、蓄積部をリセットするリセットゲート部とを有しており、
リアクタンス性負荷は、単位画素のリセットゲート部である、
請求項８に記載のリアクタンス性負荷の駆動回路。
【請求項１０】
駆動部の制御を、画像出力を行っているときに並行して行う、
請求項８に記載のリアクタンス性負荷の駆動回路。
【請求項１１】
駆動部の制御を、画像出力を行っていないときに行う、
請求項８に記載のリアクタンス性負荷の駆動回路。
【請求項１２】
単位画素が配置される層と、駆動部、遅延検出部、及び、制御部が配置される層とが積層構造となっている、
請求項１０に記載のリアクタンス性負荷の駆動回路。
【請求項１３】
制御線は、単位画素が行列状に配置されて成る画素アレイ部に画素行毎に配線されており、
駆動部は、画素アレイ部の一方側に配置され、制御線に対してその一方の端部から駆動信号を供給し、
遅延検出部は、画素アレイ部の他方側に配置され、制御線の他方の端部における駆動信号の遅延量を検出する、
請求項８に記載のリアクタンス性負荷の駆動回路。
【請求項１４】
制御線に接続されたリアクタンス性負荷を駆動するに当たって、
リアクタンス性負荷を駆動する駆動信号を制御線の端部から供給し、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、
この検出した遅延量に基づいて駆動部を制御する、
リアクタンス性負荷の駆動方法。
【請求項１５】
制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
を備えるリアクタンス性負荷の駆動回路を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、リアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器に関する。
【背景技術】
【０００２】
容量性リアクタンスや誘導性リアクタンスなどのリアクタンス性負荷を有する各種の電気回路や電子機器において、リアクタンス性負荷をパルス信号で駆動する際、種々のばらつきや環境変動などの影響を受けることによって所望の動作を行えない場合がある。
【０００３】
例えば、フォトダイオードと光信号検出用のトランジスタを備える単位画素が複数配列されて成るマトリックス型の固体撮像装置を含む画像処理装置において、駆動するパルス信号が一定時間幅であることで、クリア動作が充分に行われなかったり、過剰であったりする。そのため、従来技術にあっては、蓄積した電荷をセンサセル内から排出するクリア動作における排出動作に使用するクリアパルスのパルス幅及び印加回数の少なくとも一方を可変とし、併せて、クリアパルスの印加間隔も可変とする構成を採っていた（例えば、特許文献１参照）。
【０００４】
他の従来技術にあっては、容量性リアクタンス負荷を低速トランジェントパルスで駆動する際、ばらつきや環境変動の影響を受けずに、適正な位相遅延量や傾き特性での駆動ができるようにするために、次のような構成を採っていた。すなわち、負荷電圧の入力パルスに対する遅延量を監視し、遅延量が仕様に合致するように当該遅延量を制御する、あるいは、負荷電圧のスルーレートを監視し、スルーレートが仕様に合致するように当該スルーレートを制御するようにしていた（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２８８６８号公報
【特許文献２】特開２００７−２２１３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の従来技術にあっては、クリア時のパルス幅やパルス印加時間を可変とする手法であるため、外部レジスタ設定で一意に決まってしまうし、実波形をフィードバックしていない。従って、チップ毎のばらつきに対応できず、また、駆動の最適化やリアルタイムでの最適化はできない。
【０００７】
特許文献２に記載の従来技術にあっては、負荷の入力端（駆動回路の出力端でもある）を検出して駆動信号にフィードバックをかけていることから、最もクリティカルなポイントである入力端と反対側の信号の状態（遅延量など）が分からないため、最適化することができない。従って、マージンを取った駆動となるため、消費電力の増大や補正精度の低下を招く。
【０００８】
本開示は、駆動の最適化やリアルタイムでの最適化が可能であるとともに、最もクリティカルなポイントを最適化することができるリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための本開示のリアクタンス性負荷の駆動回路は、
制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
を備える。
【００１０】
上記の目的を達成するための本開示のリアクタンス性負荷の駆動方法は、
制御線に接続されたリアクタンス性負荷を駆動するに当たって、
リアクタンス性負荷を駆動する駆動信号を制御線の端部から供給し、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、
この検出した遅延量に基づいて駆動部を制御する。
【００１１】
上記の目的を達成するための本開示の電子機器は、
制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
を備えるリアクタンス性負荷の駆動回路を有する。
【発明の効果】
【００１２】
本開示によれば、制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を基に駆動部を制御するため、駆動の最適化やリアルタイムでの最適化が可能であるとともに、最もクリティカルなポイントを最適化することができる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１３】
【図１】図１は、本開示のリアクタンス性負荷の駆動回路の基本的な構成を示すブロック図である。
【図２】図２は、本開示の技術が適用される固体撮像装置の構成の概略を示すシステム構成図である。
【図３】図３は、単位画素の回路構成の一例を示す回路図である。
【図４】図４Ａは、実施例１に係る固体撮像装置の構成の概略を示すシステム構成図であり、図４Ｂは、実施例２に係る固体撮像装置の構成の概略を示すシステム構成図である。
【図５】図５Ａは、実施例３に係る固体撮像装置の構成の概略を示すシステム構成図であり、図５Ｂは、実施例４に係る固体撮像装置の構成の概略を示すシステム構成図である。
【図６】図６Ａは、実施例５に係る固体撮像装置の構成の概略を示すシステム構成図であり、図６Ｂは、実施例６に係る固体撮像装置の構成の概略を示すシステム構成図である。
【図７】図７Ａは、積層構造に適用する場合の実施例７に係るセンサチップの基板構造を示す断面図であり、図７Ｂは、積層構造に適用する場合の実施例８に係るセンサチップの基板構造を示す断面図である。
【図８】図８は、本開示の電子機器の構成の概略を示すシステム構成図である。
【発明を実施するための形態】
【００１４】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器、全般に関する説明
２．本開示のリアクタンス性負荷の駆動回路
３．本開示の技術が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
３−１．実施例１（レベルシフタのシフト量を制御する例）
３−２．実施例２（垂直駆動部の出力電圧を制御する例）
３−３．実施例３（垂直駆動部の出力電流を制御する例）
３−４．実施例４（電源部の供給電流を制御する例）
３−５．実施例５（チップ外への配置の一例）
３−６．実施例６（チップ外への配置の他の例）
４．センサチップの基板構造
４−１．実施例７（基板構造の一例）
４−２．実施例８（基板構造の他の例）
５．変形例
６．本開示の電子機器（デジタルスチルカメラの例）
【００１５】
＜本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器、全般に関する説明＞
本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあつては、遅延検出部について、駆動部が制御線に駆動信号を供給してから一定時間経過後の制御線の検出部位における信号レベルを基に遅延量を検出する構成とすることができる。あるいは又、遅延検出部について、駆動部が制御線に駆動信号を供給してから、制御線の検出部位における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する構成とすることができる。
【００１６】
上述した好ましい構成を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、制御部について、電源部からリアクタンス性負荷に供給する供給電流を制御することによって駆動部の駆動能力を制御する構成とすることができる。また、制御部について、電源部から駆動部の出力トランジスタに供給する電源電圧を制御することによって駆動部の出力電圧を制御する構成とすることができる。あるいは又、制御部について、駆動部の出力トランジスタを駆動する信号のレベルを制御することによって駆動部の出力電圧を制御する構成とすることができる。
【００１７】
また、上述した好ましい構成を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、リアクタンス性負荷が容量性リアクタンスである形態とすることができる。このとき、リアクタンス性負荷について、光電変換部及び光電変換部の電荷を転送する転送ゲート部を含む単位画素が行列状に配置されて成る固体撮像装置における単位画素の転送ゲート部である構成とすることができる。あるいは又、単位画素が転送ゲート部によって転送される電荷を蓄積する蓄積部と、蓄積部をリセットするリセットゲート部とを有するとき、リアクタンス性負荷について、単位画素のリセットゲート部である構成とすることができる。
【００１８】
あるいは又、上述した好ましい構成、形態を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、駆動部の制御を、画像出力を行っているときに並行して行う構成とすることができる。あるいは又、駆動部の制御を、画像出力を行っていないときに行う構成とすることができる。
【００１９】
あるいは又、上述した好ましい構成、形態を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、単位画素が配置される層と、駆動部、遅延検出部、及び、制御部が配置される層とが積層構造となっている構成とすることができる。また、制御線が単位画素が行列状に配置されて成る画素アレイ部に画素行毎に配線されており、駆動部が画素アレイ部の一方側に配置され、制御線に対してその一方の端部から駆動信号を供給するシステム構成のとき、遅延検出部について、画素アレイ部の他方側に配置され、制御線の他方の端部における駆動信号の遅延量を検出する構成とすることができる。
【００２０】
＜本開示のリアクタンス性負荷の駆動回路＞
図１は、本開示のリアクタンス性負荷の駆動回路の基本的な構成を示すブロック図である。本開示のリアクタンス性負荷の駆動回路１は、制御線２に接続された複数のリアクタンス性負荷３を駆動部４によって駆動する構成となっており、駆動部４の他に、遅延検出部５及びフィードバック制御部６を有している。リアクタンス性負荷３としては、容量性リアクタンスや誘導性リアクタンスなどを例示することができる。駆動部４は、制御線２の一方の端部側に配置され、制御線２に対してその一方の端部から駆動信号を供給することによってリアクタンス性負荷３を駆動する。駆動信号は、例えばパルス信号である。
【００２１】
遅延検出部５は、制御線２の他方の端部側に配置され、駆動部４から出力された駆動信号が、制御線２の他方の端部に到達するまでの遅延量を検出する。ここでは、遅延検出部５によって駆動信号の遅延量が検出される制御線２の他方の端部は、駆動信号が与えられる制御線２の一方の端部から最も離れた部位ということになる。すなわち、遅延検出部５が駆動信号の遅延量を検出する部位は、制御線２上において、駆動信号が入力される端部と逆側の端部である。
【００２２】
遅延検出部５による駆動信号の遅延量の検出法としては、次のような手法を例示することができる。例えば、駆動部４が制御線２に駆動信号を供給してから一定時間経過後の制御線２の検出部位、即ち、制御線２の他方の端部における信号レベルを基に遅延量を検出する手法である。あるいは、駆動部４が制御線２に駆動信号を供給してから、制御線２の検出部位、即ち、制御線２の他方の端部における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する手法である。但し、ここで例示した検出法は一例であって、上記の２つの検出法に限られるものではない。
【００２３】
尚、駆動部４を制御線２の両端部側に配置し、制御線２の両端部からリアクタンス性負荷３を駆動する構成を採る場合は、制御線２の中間部が駆動信号が与えられる端部から最も離れた部位ということになる。この場合には、遅延検出部５は、制御線２の中間部を駆動信号の遅延量の検出部位として、当該検出部位における駆動信号の遅延量を検出することになる。
【００２４】
フィードバック制御部６は、遅延検出部５が検出した駆動信号の遅延量に基づいて駆動部４をフィードバック制御する。より具体的には、フィードバック制御部６は、遅延検出部５が検出した遅延量を、あらかじめ設定された許容遅延量と比較することによって制御量（補正量）を決め、当該制御量に応じて駆動部４を制御することによって駆動信号の遅延量を補正する。
【００２５】
フィードバック制御部６による駆動部４の制御法としては、次のような手法を例示することができる。例えば、電源部（図示せず）から駆動部４の出力トランジスタに供給する供給電流を制御することによって駆動部４の駆動能力を制御する手法である。あるいは又、電源部（図示せず）から駆動部４の出力トランジスタに供給する電源電圧を制御することによって駆動部４の出力電圧を制御する手法である。あるいは又、駆動部４の出力トランジスタを駆動する信号のレベルを制御することによって駆動部４の出力電圧を制御する手法である。但し、ここで例示した制御法は一例であって、上記の３つの制御法に限られるものではない。
【００２６】
上述したように、本開示のリアクタンス性負荷の駆動回路１では、駆動信号を制御線２の端部から供給し、制御線２上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、この検出した遅延量に基づいて駆動部４を制御することによって駆動信号の遅延量の補正が行われる。このフィードバック制御系による制御により、次のような作用、効果を得ることができる。すなわち、駆動信号の実波形に基づく検出情報を駆動部４にフィードバックしているため、温度変化や供給電圧の変動等の外部環境変化に対応した駆動の最適化やリアルタイムでの最適化が可能である。また、最もクリティカルなポイントである、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量に基づく制御であるため、最もクリティカルなポイントを最適化することができる。従って、マージンを取った駆動を行う必要が無いため、消費電力の低減や補正精度の向上に寄与できる。
【００２７】
＜本開示の技術が適用される固体撮像装置＞
図２は、本開示の技術が適用される固体撮像装置の構成の概略を示すシステム構成図である。ここでは、固体撮像装置として、例えば、Ｘ−Ｙアドレス方式の固体撮像装置の一例であるＣＭＯＳイメージセンサを例に挙げて説明する。但し、本開示の技術、即ち、本開示のリアクタンス性負荷の駆動回路１は、Ｘ−Ｙアドレス方式の固体撮像装置への適用に限られるものではなく、ＣＣＤイメージセンサ等の電荷転送方式の固体撮像装置に対しても適用可能である。
【００２８】
図２に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（チップ）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。周辺回路部として、例えば、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力回路部１６、及び、システム制御部１７が設けられている。
【００２９】
図２において、画素アレイ部１２には、図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素は、受光面（撮像面）に入射する可視光を光電変換し、その光量に応じた電荷量の信号電荷（光電荷）を蓄積する光電変換部（光電変換素子）を含む。単位画素の具体的な構成については後述する。
【００３０】
画素アレイ部１２には更に、行列状の画素配列に対して画素行毎に画素制御線１２１が図の左右方向（行方向／水平方向）に沿って配線され、画素列毎に垂直信号線１２２が図の上下方向（列方向／垂直方向）に沿って配線されている。図１では、画素制御線１２１について各画素行毎に１本ずつの配線として図示しているが、１本に限られるものではない。画素制御線１２１の一端は、垂直駆動部１３の各画素行に対応した出力端に接続されている。
【００３１】
垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３２】
掃出し走査系による掃出し走査により、掃出し行の単位画素の光電変換部から不要な電荷が掃き出される（リセットされる）。この掃出し走査系による不要電荷の掃き出し（リセット）により、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子に蓄積された光電荷を捨てて、新たに露光（信号電荷の蓄積）を開始する動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。
【００３３】
垂直駆動部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１２２の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列毎に、選択行の各単位画素から垂直信号線１２２を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３４】
具体的には、カラム処理部１４は、各単位画素の信号を受けて当該信号に対して、例えば、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換などの信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。尚、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
【００３５】
水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１５による選択走査により、カラム処理部１４で単位回路毎に信号処理された画素信号が順番に水平バス１８に出力され、当該水平バス１８によって出力回路部１６に伝送される。
【００３６】
出力回路部１６は、水平バス１８によって伝送される信号を処理して出力する。出力回路部１６での処理としては、バッファリングだけの処理の場合もあるし、バッファリングの前に黒レベルを調整したり、画素列毎のばらつきを補正したりするなど、各種のデジタル信号処理が挙げられる。
【００３７】
システム制御部１７は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１７は更に、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１３、カラム処理部１４、及び、水平駆動部１５などの周辺回路部の駆動制御を行う。
【００３８】
（単位画素の回路構成）
図３は、単位画素２０の回路構成の一例を示す回路図である。図３に示すように、本回路例に係る単位画素２０は、光電変換部（光電変換素子）として、例えば、フォトダイオード２１を有している。単位画素２０は、フォトダイオード２１に加えて、例えば、転送ゲート部の一例である転送トランジスタ２２、リセットゲート部の一例であるリセットトランジスタ２３、及び、増幅トランジスタ２４の３つのトランジスタを有する構成となっている。
【００３９】
ここでは、３つのトランジスタ２２〜２４として、例えばＮチャネルのＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、及び、増幅トランジスタ２４の導電型の組合せは一例に過ぎず、これらの組合せに限られるものではない。
【００４０】
単位画素２０に対して、画素制御線１２１として、例えば、転送配線１２１_1、リセット配線１２１_2、及び、選択配線１２１_3の３本の駆動配線が同一画素行の各画素について共通に設けられている。
【００４１】
転送配線１２１_1及びリセット配線１２１_2には垂直駆動部１３から、高レベルがアクティブとなる転送信号ＴＲＧ及びリセット信号ＲＳＴがそれぞれ与えられる。また、選択配線１２１_3には、電源電圧Ｖddと、−１．０Ｖ程度のＧＮＤレベルよりも低い低電圧との２つの電源電圧を選択的にとる選択電源ＳＥＬ_Ｖddが与えられる。
【００４２】
フォトダイオード２１は、アノード電極が低電位側の電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。
【００４３】
以下、増幅トランジスタ２４のゲート電極と電気的に繋がったノード２５をＦＤ部（フローティングディフュージョン部）と呼ぶ。ＦＤ部２５は、電荷蓄積部の一例であり、転送トランジスタ２２のドレイン領域に相当する拡散層と、増幅トランジスタ２４のゲート電極と、それらをつなぐ配線からなるノードであり、寄生容量を持っている。
【００４４】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２５との間に接続されている。転送トランジスタ２２はそのゲート電極に、転送配線１２１_1を介して転送信号ＴＲＧが与えられることによって導通状態となり、フォトダイオード２１で光電変換されて蓄積された光電荷をＦＤ部２５に転送する。
【００４５】
リセットトランジスタ２３は、ＦＤ部２５を一方の主電極とし、もう一方の主電極が選択配線１２１_3に接続されている。本例の場合、一方の主電極がソース電極となり、もう一方の主電極がドレイン電極となる。リセットトランジスタ２３はそのゲート電極に、リセット配線１２１_2を介してリセット信号ＲＳＴが与えられることによって導通状態となり、ＦＤ部２５の電荷を選択配線１２１_3に捨てることによって当該ＦＤ部２５をリセットする。このＦＤ部２５のリセットが単位画素２０のリセットとなる。
【００４６】
増幅トランジスタ２４は、ゲート電極がＦＤ部２５に、ドレイン電極が電源電圧Ｖddの電源配線に、ソース電極が垂直信号線１２２にそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２５の電位をリセット信号（リセットレベル）として垂直信号線１２２に出力する。増幅トランジスタ２４は更に、転送トランジスタ２２によって光電荷を転送した後のＦＤ部２５の電位を光蓄積信号（信号レベル）として垂直信号線１２２に出力する。
【００４７】
上記の構成のＣＭＯＳイメージセンサ１０において、画素制御線１２１には画素行毎に多数の単位画素２０が接続されており、これら単位画素２０が容量性リアクタンスの負荷となっている。より具体的には、単位画素２０において、転送配線１２１_1に接続されている、転送ゲート部の一例である転送トランジスタ２２や、リセット配線１２１_2に接続されている、リセットゲート部の一例であるリセットトランジスタ２３が容量性リアクタンスとなっている。
【００４８】
そして、図１に示すリアクタンス性負荷の駆動回路１との対応関係において、転送配線１２１_1及びリセット配線１２１_2が制御線２に対応し、転送トランジスタ２２及びリセットトランジスタ２３がリアクタンス性負荷３に対応することになる。更に、垂直駆動部１３が駆動部４に対応することになる。そして、垂直駆動部１３は、転送配線１２１_1やリセット配線１２１_2に対して各一方の端部から、転送信号ＴＲＧやリセット信号ＲＳＴを駆動信号として供給することで、容量性リアクタンスの負荷である転送トランジスタ２２やリセットトランジスタ２３を駆動する。
【００４９】
ＣＭＯＳイメージセンサ１０は、画素制御線１２１の他方の端部側に、即ち、垂直駆動部１３の配置側と反対側に、スイッチ部３１、アンプ部３２、及び、パッド部３３と共に、遅延検出部５及びフィードバック制御部６を有している。スイッチ部３１、アンプ部３２、及び、パッド部３３は、画素アレイ部１２の各画素行に対応して、即ち、各画素行毎に配されたスイッチ群、アンプ群、及び、パッド群から成る。但し、スイッチ部３１、アンプ部３２、及び、パッド部３３は、必ずしも、スイッチ、アンプ、及び、パッドの各々が全画素行に対応して設けられた構成でなくてもよく、各々が１つ以上設けられた構成であってもよい。
【００５０】
そして、画素制御線１２１（転送配線１２１_1やリセット配線１２１_2）から出力される駆動信号（転送信号ＴＲＧやリセット信号ＲＳＴ）は、画素行毎に、スイッチ部３１及びアンプ部３２を通して遅延検出部５に供給されるようになっている。また、画素制御線１２１から出力される駆動信号は、スイッチ部３１及びアンプ部３２を経た後、画素行毎に、パッド部３３を通してチップ１１外に出力可能となっている。これにより、実際の制御（補正）の確認や許容遅延量の設定の調整などを行うことができる。
【００５１】
尚、スイッチ部３１、アンプ部３２、及び、パッド部３３については、本開示の技術をＣＭＯＳイメージセンサ１０に適用するに当たって、必須の構成要素ではない。
【００５２】
遅延検出部５は、画素制御線１２１の他方の端部において、垂直駆動部１３から画素制御線１２１に供給された駆動信号が、画素制御線１２１の一方の端部から他方の端部まで伝搬する際の遅延量を検出する。遅延検出部５は、例えば、次の２つの検出法によって駆動信号の遅延量を検出することができる。
【００５３】
検出法１：垂直駆動部１３が画素制御線１２１の一方の端部に駆動信号を供給してから一定時間（例えば、１ｕｓｅｃ程度）経過後の画素制御線１２１の他方の端部における信号レベルを基に遅延量を検出する。
検出法２：垂直駆動部１３が画素制御線１２１の一方の端部に駆動信号供給してから、画素制御線１２１の他方の端部における信号レベルが一定量（例えば、２［Ｖ］程度）変動するまでに要する時間を基に遅延量を検出する。
【００５４】
遅延検出部５が検出した遅延量は、フィードバック制御部６に供給される。フィードバック制御部６は、遅延検出部５が検出した遅延量を、あらかじめ設定された許容遅延量と比較することによって制御量（補正量）を決め、当該制御量に応じて垂直駆動部１３を制御することによって駆動信号の遅延量を補正する。より具体的には、フィードバック制御部６は、例えば、次の３つの制御法によって垂直駆動部１３を制御することができる。
【００５５】
制御法１：電源部（図示せず）からリアクタンス性負荷に供給する供給電流を制御することによって垂直駆動部１３の駆動能力を制御する。例えば、電源部から垂直駆動部１３の出力トランジスタに供給する供給電流を制御する、あるいは、出力トランジスタで制御する（例えば、トランジスタの数を可変にする）。
制御法２：電源部（図示せず）から垂直駆動部１３の出力トランジスタに供給する電源電圧を制御することによって垂直駆動部１３の出力電圧を制御する。
制御法３：垂直駆動部１３の出力トランジスタを駆動する信号のレベルを制御することによって垂直駆動部１３の出力電圧を制御する。
【００５６】
遅延検出部５が検出した遅延量に基づいて、垂直駆動部１３を制御するフィードバック制御を行うことによって、駆動信号の遅延量を補正するための補正設定のタイミングについては、次の２通りが考えられる。
補正設定のタイミング１：ＣＭＯＳイメージセンサ１０が画像出力を行っているときに並行して行う。
ＣＭＯＳイメージセンサ１０が画像出力を行っているときに、画素制御線１２１の他方の端部において駆動信号の遅延量を遅延検出部５で検出し、フィードバック制御部６による制御の下に、垂直駆動部１３を制御し、駆動信号の遅延量の補正を行う。これにより、リアルタイムで任意の周期で垂直駆動部１３の補正を繰り返し行うことができるため、常に最適な補正状態を維持できる。
補正設定のタイミング２：ＣＭＯＳイメージセンサ１０が画像出力を行っていないときに行う。画像出力を行っていないときとは、例えば、電源投入時などである。
ＣＭＯＳイメージセンサ１０が画像出力を行っていないときに、垂直駆動部１３から補正に使うための信号を出力し、その信号の遅延量を画素制御線１２１の他方の端部において遅延検出部５で検出し、フィードバック制御部６による制御の下に、垂直駆動部１３を制御し、駆動信号の遅延量の補正を行う。電源投入時のフィードバック制御の場合、動作中の動作の変化に対応できないものの、補正後のＣＭＯＳイメージセンサ１０の動作はフィードバック制御系がない場合と変わらない。フィードバック制御系の非動作時はスイッチ部３１をオフ状態とすることで、垂直駆動部１３あるいは画素２０からは遅延検出部５が見えないため、フィードバック制御系がＣＭＯＳイメージセンサ１０の動作に影響を及ぼすことはない。
【００５７】
以下に、本開示の技術（本開示のリアクタンス性負荷の駆動回路１）をＣＭＯＳイメージセンサ１０に適用するに当たっての具体的な実施例について説明する。
【００５８】
［実施例１］
図４Ａは、実施例１に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでは、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例１では、遅延検出部５及びフィードバック制御部６に加えて、レベルシフタ３４と電源部３５とを備える構成となっている。レベルシフタ３４は、垂直駆動部１３から出力される駆動信号の基準となる電圧をレベルシフトする。電源部３５は、レベルシフタ３４に電源電圧を供給する。フィードバック制御部６は、電源部３５がレベルシフタ３４に供給する電源電圧を制御することによってレベルシフタ３４のシフト量を制御する。すなわち、実施例１では、フィードバック制御部６による制御の下に、レベルシフタ３４のシフト量を制御することによって垂直駆動部１３を制御し、駆動信号の遅延量を補正する。
【００５９】
［実施例２］
図４Ｂは、実施例２に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでも、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例２では、遅延検出部５及びフィードバック制御部６に加えて、電源部３５を備える構成となっている。電源部３５は、垂直駆動部１３に電源電圧を供給する。フィードバック制御部６は、電源部３５が垂直駆動部１３に供給する電源電圧を制御することによって垂直駆動部１３の出力電圧を制御する。すなわち、実施例２では、フィードバック制御部６による制御の下に、垂直駆動部１３の出力電圧を制御することによって駆動信号の遅延量を補正する。
【００６０】
［実施例３］
図５Ａは、実施例３に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでも、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例３では、フィードバック制御部６によって直接垂直駆動部１３を制御する構成となっている。具体的には、実施例３では、フィードバック制御部６による制御の下に、垂直駆動部１３の出力電流を制御することによって駆動信号の遅延量を補正する。
【００６１】
［実施例４］
図５Ｂは、実施例４に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでも、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例４では、遅延検出部５及びフィードバック制御部６に加えて、電源部３５を備える構成となっている。電源部３５は、垂直駆動部１３に電源電圧を供給するとともに、供給電流が可変となっている。フィードバック制御部６は、電源部３５の供給電流を制御する。すなわち、実施例４では、フィードバック制御部６による制御の下に、電源部３５の供給電流を制御することによって駆動信号の遅延量を補正する。
【００６２】
［実施例５］
実施例５は、実施例１の変形例である。実施例１では、遅延検出部５、フィードバック制御部６、レベルシフタ３４、及び、電源部３５が、画素アレイ部１２と同じチップ１１（図２参照）に搭載されているものとしている。これに対して、実施例５では、図６Ａに破線で囲って示すように、遅延検出部５、フィードバック制御部６、及び、電源部３５については、チップ１１外に配置する構成を採っている。
【００６３】
［実施例６］
実施例６は、実施例１の他の変形例である。実施例５では、遅延検出部５、フィードバック制御部６、及び、電源部３５をチップ１１外に配置する構成を採っているのに対し、実施例６では、図６Ｂに破線で囲って示すように、電源部３５のみを、チップ１１外に配置する構成を採っている。
【００６４】
＜センサチップの基板構造＞
センサチップ（固体撮像装置）の基板構造として、非積層構造（平置構造）と積層構造とが知られている。非積層構造は、画素アレイ部１２の周辺回路部、即ち、画素アレイ部１２の各画素２０を駆動する駆動部（１３，１５）や、画素２０から読み出される信号に対して所定の信号処理を施す信号処理部（１４）などを、画素アレイ部１２と同じチップ上に配置する構造である。積層構造は、画素アレイ部１２とその周辺回路部（１３，１４，１５等）とを別のチップに搭載し、これらのチップを積層する構造である。
【００６５】
本開示の技術（本開示のリアクタンス性負荷の駆動回路１）は、非積層構造、積層構造の何れの基板構造にも適用することが可能であるが、非積層構造よりも積層構造のセンサチップに適用するのがより好適である。その理由は、非積層構造よりも積層構造の方が、遅延検出部５やフィードバック制御部６のレイアウトの自由度が高いため、より小さい面積でシステムを実装できるからである。以下に、積層構造のセンサチップに適用する場合の具体的な実施例について説明する。
【００６６】
［実施例７］
図７Ａは、積層構造に適用する場合の実施例７に係るセンサチップの基板構造を示す断面図である。第１のチップ（半導体基板）１１Ａと第２のチップ１１Ｂとが積層されて成る積層構造において、下側の第１のチップ１１Ａ側には、垂直駆動部１３、遅延検出部５、アンプ部３２、及び、レベルシフタ３４等が配置され、上側の第２のチップ１１Ｂには、画素アレイ部１２等が配置されている。そして、第１のチップ１１Ａと第２のチップ１１Ｂとの間は、ＴＣＶ(through chip via)やＴＳＶ(through sillicon via)などの貫通電極３６Ａ，３６Ｂによって電気的に接続されている。
【００６７】
また、スイッチ部３１については、画素アレイ部１２と同じ第２のチップ１１Ｂ上に、画素アレイ部１２の端部において画素制御線１２１（図２参照）に直結して配置されている。このように、スイッチ部３１を画素アレイ部１２と同じ第２のチップ１１Ｂ側に配置することで、当該スイッチ部３１の作用によってフィードバック制御系の非動作時の画素アレイ部１２への影響をなくすことができる。
【００６８】
［実施例８］
図７Ｂは、積層構造に適用する場合の実施例８に係るセンサチップの基板構造を示す断面図である。実施例７では、ＴＣＶやＴＳＶなどの貫通電極３６Ａ，３６Ｂを用いる構造を採っている。これに対して、実施例８では、チップ最上層メタル３７Ａ，３７Ｂ，３７Ｃを直接接合させる構造を採っている。貫通電極を用いた構造に比べて、チップ最上層メタルを直接接合させる構造の方が、よりレイアウトの自由度が高く、接合信号経路の配線の負荷も小さいため、フィードバック制御（補正）の速度や精度に優れている。
【００６９】
＜変形例＞
上記実施形態では、光電変換部（光電変換素子）を含む単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示の技術は、ＣＭＯＳイメージセンサ以外のＸ−Ｙアドレス方式の固体撮像装置に、更には、ＣＣＤイメージセンサに代表される電荷転送方式の固体撮像装置など、固体撮像装置全般に対して適用可能である。ＣＣＤイメージセンサに適用する場合には、光電変換部から電荷転送部へ信号電荷を転送する転送ゲート部が容量性リアクタンスとなり、本開示のリアクタンス性負荷の駆動回路１の駆動対象となる。
【００７０】
また、本開示の技術は、可視光の入射光量の分布を物理量として検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは、粒子等の入射量の分布を画像として撮像する撮像装置全般に対して適用可能である。更には、本開示の技術は、容量性リアクタンスや誘導性リアクタンスなどのリアクタンス性負荷を有する各種の電気回路や電子機器に適用可能である。
【００７１】
尚、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００７２】
＜本開示の電子機器＞
本開示の技術が適用される固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【００７３】
［デジタルスチルカメラ］
図８は、本開示の電子機器の構成の概略を示すシステム構成図である。ここでは、本開示の電子機器として、撮像装置の一例であるデジタルスチルカメラを例に挙げて説明するものとする。
【００７４】
図８に示すように、本開示の電子機器、即ち、デジタルスチルカメラ１００は、レンズ群１０１などを含む光学系、撮像部１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【００７５】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像部１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０が用いられる。
【００７６】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【００７７】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００７８】
以上説明した本開示の電子機器（即ち、デジタルスチルカメラ）において、撮像部１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０を用いることで、次のような作用、効果を得ることができる。すなわち、リアクタンス性負荷の駆動回路１は、駆動の最適化やリアルタイムでの最適化が可能であるとともに、最もクリティカルなポイントを最適化することができる。従って、リアクタンス性負荷の駆動回路１を用いるＣＭＯＳイメージセンサ１０によれば、マージンを取った駆動を行う必要が無いために、電子機器の消費電力の低減に貢献できる。また、センサチップの基板構造として積層構造を採用した場合には、より小さい面積でシステムを実装できるため、電子機器の小型化（コンパクト化）に貢献できる。
【００７９】
尚、本開示は以下のような構成をとることもできる。
［１］制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
を備えるリアクタンス性負荷の駆動回路。
［２］遅延検出部は、駆動部が制御線に駆動信号を供給してから一定時間経過後の制御線の検出部位における信号レベルを基に遅延量を検出する、
上記［１］に記載のリアクタンス性負荷の駆動回路。
［３］遅延検出部は、駆動部が制御線に駆動信号を供給してから、制御線の検出部位における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する、
上記［１］に記載のリアクタンス性負荷の駆動回路。
［４］制御部は、電源部からリアクタンス性負荷に供給する供給電流を制御することによって駆動部の駆動能力を制御する、
上記［１］から上記［３］のいずれかに記載のリアクタンス性負荷の駆動回路。
［５］制御部は、電源部から駆動部の出力トランジスタに供給する電源電圧を制御することによって駆動部の出力電圧を制御する、
上記［１］から上記［３］のいずれかに記載のリアクタンス性負荷の駆動回路。
［６］制御部は、駆動部の出力トランジスタを駆動する信号のレベルを制御することによって駆動部の出力電圧を制御する、
上記［１］から上記［３］のいずれかに記載のリアクタンス性負荷の駆動回路。
［７］リアクタンス性負荷は、容量性リアクタンスである、
上記［１］から上記［６］のいずれかに記載のリアクタンス性負荷の駆動回路。
［８］リアクタンス性負荷は、光電変換部及び光電変換部の電荷を転送する転送ゲート部を含む単位画素が行列状に配置されて成る固体撮像装置における単位画素の転送ゲート部である、
上記［７］に記載のリアクタンス性負荷の駆動回路。
［９］単位画素は、転送ゲート部によって転送される電荷を蓄積する蓄積部と、蓄積部をリセットするリセットゲート部とを有しており、
リアクタンス性負荷は、単位画素のリセットゲート部である、
上記［８］に記載のリアクタンス性負荷の駆動回路。
［１０］駆動部の制御を、画像出力を行っているときに並行して行う、
上記［８］又は上記［９］に記載のリアクタンス性負荷の駆動回路。
［１１］駆動部の制御を、画像出力を行っていないときに行う、
上記［８］又は上記［９］に記載のリアクタンス性負荷の駆動回路。
［１２］単位画素が配置される層と、駆動部、遅延検出部、及び、制御部が配置される層とが積層構造となっている、
上記［１０］又は上記［１１］に記載のリアクタンス性負荷の駆動回路。
［１３］制御線は、単位画素が行列状に配置されて成る画素アレイ部に画素行毎に配線されており、
駆動部は、画素アレイ部の一方側に配置され、制御線に対してその一方の端部から駆動信号を供給し、
遅延検出部は、画素アレイ部の他方側に配置され、制御線の他方の端部における駆動信号の遅延量を検出する、
上記［８］から上記［１２］のいずれかに記載のリアクタンス性負荷の駆動回路。
［１４］制御線に接続されたリアクタンス性負荷を駆動するに当たって、
リアクタンス性負荷を駆動する駆動信号を制御線の端部から供給し、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、
この検出した遅延量に基づいて駆動部を制御する、
リアクタンス性負荷の駆動方法。
［１５］制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
を備えるリアクタンス性負荷の駆動回路を有する電子機器。
【符号の説明】
【００８０】
１・・・リアクタンス性負荷の駆動回路、２・・・制御線、３・・・リアクタンス性負荷、４・・・駆動部、５・・・遅延検出部、６・・・フィードバック制御部、１０・・・ＣＭＯＳイメージセンサ、１１，１１Ａ，１１Ｂ・・・半導体基板（チップ）、１２・・・画素アレイ部、１３・・・垂直駆動部、１４・・・カラム処理部、１５・・・水平駆動部、１６・・・出力回路部、１７・・・システム制御部、２０・・・単位画素、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・ＦＤ部（フローティングディフュージョン部）、３１・・・スイッチ部、３２・・・アンプ部、３３・・・パッド部、３４・・・レベルシフタ、３５・・・電源部、１００・・・デジタルスチルカメラ、１０１・・・レンズ群、１０２・・・撮像部、１０３・・・ＤＳＰ回路（カメラ信号処理部）、１０４・・・フレームメモリ、１０５・・・表示装置、１０６・・・記録装置、１０７・・・操作系、１０８・・・電源系
【図１】
2015226130.tif 000003
【図２】
2015226130.tif 000004
【図３】
2015226130.tif 000005
【図４】
2015226130.tif 000006
【図５】
2015226130.tif 000007
【図６】
2015226130.tif 000008
【図７】
2015226130.tif 000009
【図８】
2015226130.tif 000010