(57)【要約】【課題】  ホットキャリアの問題が生じ難いスイッチング素子を提供する。【解決手段】  スイッチング素子は、第１導電型のドレイン領域と、ドレイン領域と接している第１導電型のドリフト領域と、ドリフト領域と接している第２導電型のボディ領域と、ボディ領域と接している第１導電型のソース領域と、ボディ領域の上面に形成されている第１絶縁膜と、第１絶縁膜上に形成されているゲート電極と、ドリフト領域の上面に形成されている第２絶縁膜と、ドレイン領域の下側に形成されており、ドリフト領域によってドレイン領域から分離されている第２導電型のフローティング領域を有する。【選択図】図１
2015204388.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の上面に露出している第１導電型のドレイン領域と、
前記上面に露出しており、前記ドレイン領域と接しており、前記ドレイン領域よりも第１導電型不純物濃度が低い第１導電型のドリフト領域と、
前記上面に露出しており、前記ドリフト領域と接しており、前記ドリフト領域によって前記ドレイン領域から分離されている第２導電型のボディ領域と、
前記上面に露出しており、前記ボディ領域と接しており、前記ボディ領域によって前記ドリフト領域から分離されている第１導電型のソース領域と、
前記ボディ領域が露出している前記上面に形成されている第１絶縁膜と、
前記第１絶縁膜上に形成されているゲート電極と、
前記ドリフト領域が露出している前記上面に形成されている第２絶縁膜と、
前記ドレイン領域の下側に形成されており、前記ドリフト領域によって前記ドレイン領域から分離されている第２導電型のフローティング領域、
を有するスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子に関する。
【背景技術】
【０００２】
引用文献１には、横型のＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴでは、ドレイン領域近傍のｎ型エピタキシャル層の表面に、ＬＯＣＯＳ酸化膜が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−０９３８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
引用文献１のＭＯＳＦＥＴでは、ドレイン領域近傍のＬＯＣＯＳ酸化膜の下側のエピタキシャル層内で高電界が発生する。このため、高電界により加速されたキャリア（いわゆるホットキャリア）がゲート酸化膜に注入され、スイッチング素子の特性が劣化する。したがって、本明細書ではホットキャリアの問題が生じ難いスイッチング素子を提供する。
【課題を解決するための手段】
【０００５】
本発明のスイッチング素子は、半導体層の上面に露出している第１導電型のドレイン領域と、前記上面に露出しており、前記ドレイン領域と接しており、前記ドレイン領域よりも第１導電型不純物濃度が低い第１導電型のドリフト領域と、前記上面に露出しており、前記ドリフト領域と接しており、前記ドリフト領域によって前記ドレイン領域から分離されている第２導電型のボディ領域と、前記上面に露出しており、前記ボディ領域と接しており、前記ボディ領域によって前記ドリフト領域から分離されている第１導電型のソース領域と、前記ボディ領域が露出している前記上面に形成されている第１絶縁膜と、前記第１絶縁膜上に形成されているゲート電極と、前記ドリフト領域が露出している前記上面に形成されている第２絶縁膜と、前記ドレイン領域の下側に形成されており、前記ドリフト領域によって前記ドレイン領域から分離されている第２導電型のフローティング領域を有する。
【０００６】
このスイッチング素子では、ドレイン領域の下側に、フローティング領域が形成されている。このため、スイッチング素子の動作時に、フローティング領域からドリフト領域内に空乏層が広がる。これによって、ドレイン領域とフローティング領域の間の領域に沿って等電位線が伸びるように電位が分布する。このように電位が分布すると、第２絶縁膜の下のドリフト領域における電界が緩和され、ホットキャリアの発生が抑制される。さらに、第２絶縁膜の下のドリフト領域における電界の向きが半導体層の上面から遠ざかる方向に向くため、絶縁膜にホットキャリアが注入され難い。このため、このスイッチング素子は、特性が劣化し難い。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係るＭＯＳＦＥＴ１０の縦断面図。
【図２】従来のＭＯＳＦＥＴの縦断面図。
【図３】位置Ｙと角度θの関係を示すグラフ。
【図４】変形例のＭＯＳＦＥＴの縦断面図。
【発明を実施するための形態】
【０００８】
図１に示すＭＯＳＦＥＴ１０は、ＳＯＩ基板１２を有する。ＳＯＩ基板１２は、基板層１４と、埋め込み絶縁膜１６と、活性層１８を有している。基板層１４と活性層１８は、Ｓｉにより構成されている。基板層１４と活性層１８は、埋め込み絶縁膜１６によって互いに分離されている。活性層１８には、ドレイン領域２０、ドリフト領域２２、フローティング領域２４、ボディ領域２６、ソース領域２８及びボディコンタクト領域３０が形成されている。
【０００９】
ドレイン領域２０は、ｎ型であり、活性層１８の上面１８ａに露出している。ドレイン領域２０のｎ型不純物濃度は高い。ドレイン領域２０は、活性層１８の上面１８ａに形成されたドレイン電極４０に対してオーミック接続により接続されている。
【００１０】
ドリフト領域２２は、ｎ型であり、ドレイン領域２０の周囲にウェル状に形成されている。ドリフト領域２２は、ドレイン領域２０に接している。ドリフト領域２２のｎ型不純物濃度は、ドレイン領域２０のｎ型不純物濃度よりも低い。ドリフト領域２２は、ドレイン領域２０とソース領域２８の間に位置する上面１８ａのうち、ドレイン領域２０と接する範囲において上面１８ａに露出している。
【００１１】
フローティング領域２４は、ｐ型であり、ドレイン領域２０の下方に形成されている。フローティング領域２４は、ＳＯＩ基板１２を平面視したときにドレイン領域２０と重なる位置に形成されている。フローティング領域２４は、ドリフト領域２２に接している。フローティング領域２４とドレイン領域２０の間には、ドリフト領域２２が介在している。フローティング領域２４は、ドリフト領域２２によってドレイン領域２０から分離されている。フローティング領域２４の周囲全体は、ドリフト領域２２に囲まれている。このため、フローティング領域２４は、ドリフト領域２２にのみ接しており、その他の半導体領域には接していない。
【００１２】
ボディコンタクト領域３０は、ｐ型であり、活性層１８の上面１８ａに露出している。ボディコンタクト領域３０のｐ型不純物濃度は高い。ボディコンタクト領域３０は、活性層１８の上面１８ａに形成されたソース電極４４に対してオーミック接続により接続されている。
【００１３】
ソース領域２８は、ｎ型であり、活性層１８の上面１８ａに露出している。ソース領域２８は、ボディコンタクト領域３０に対してドレイン領域２０側の位置に形成されている。ソース領域２８は、ボディコンタクト領域３０に接している。ソース領域２８のｎ型不純物濃度は、ドレイン領域２０のｎ型不純物濃度と同程度に高い。ソース領域２８は、ソース電極４４に対してオーミック接続により接続されている。
【００１４】
ボディ領域２６は、ｐ型であり、ソース領域２８及びボディコンタクト領域３０の周囲にウェル状に形成されている。ボディ領域２６は、ソース領域２８及びボディコンタクト領域３０に接している。また、ボディ領域２６は、ドリフト領域２２に接している。ボディ領域２６のｐ型不純物濃度は、ボディコンタクト領域３０のｐ型不純物濃度よりも低い。ボディ領域２６は、ソース領域２８とドリフト領域２２の間に位置する上面１８ａに露出している。
【００１５】
活性層１８の上面１８ａには、ゲート絶縁膜４６、ＬＯＣＯＳ絶縁膜４８及びゲート電極４２が形成されている。
【００１６】
ゲート絶縁膜４６は、ソース領域２８とドリフト領域２２の間に位置する上面１８ａの全体を覆っている。また、ゲート絶縁膜４６は、ドリフト領域２２が露出している範囲の上面１８ａの一部も覆っている。
【００１７】
ＬＯＣＯＳ絶縁膜４８は、ゲート絶縁膜４６よりも厚く形成されている。ＬＯＣＯＳ絶縁膜４８は、ゲート絶縁膜４６とドレイン領域２０の間に位置する上面１８ａの全体を覆っている。すなわち、ＬＯＣＯＳ絶縁膜４８は、ドリフト領域２２が露出している範囲の上面１８ａに形成されている。ゲート絶縁膜４６とＬＯＣＯＳ絶縁膜４８は繋がっている。ゲート絶縁膜４６とＬＯＣＯＳ絶縁膜４８によって、ソース領域２８とドレイン領域２０の間の上面１８ａの全体が覆われている。
【００１８】
ゲート電極４２は、ゲート絶縁膜４６上に形成されており、活性層１８から絶縁されている。また、ゲート電極４２の一部は、ＬＯＣＯＳ絶縁膜４８上にも形成されている。ゲート電極４２は、ソース領域２８の上部からドリフト領域２２の上部に跨って延びており、ゲート絶縁膜４６を介してボディ領域２６に対向している。
【００１９】
ＭＯＳＦＥＴ１０には、ソース電極４４とドレイン電極４０の間に、ドレイン電極４０側がプラスとなる電圧が印加される。ゲート電極４２に閾値以上の電圧を印加すると、ゲート電極４２と対向する範囲（すなわち、ソース領域２８とドリフト領域２２の間のボディ領域２６の上面１８ａ近傍の領域）がｎ型に反転してチャネルが形成される。このため、ドレイン電極４０から、ドレイン領域２０、ドリフト領域２２、チャネル及びソース領域２８を通って、ソース電極４４に電流が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。ゲート電極４２の電圧を閾値以下に低下させると、チャネルが消失し、ＭＯＳＦＥＴがオフする。
【００２０】
次に、ＭＯＳＦＥＴの動作時におけるドリフト領域内の電位分布について、従来のＭＯＳＦＥＴと本実施形態のＭＯＳＦＥＴ１０を比較しながら説明する。図２は、従来のＭＯＳＦＥＴの図１に対応する縦断面図を示している。説明のため、図２では、ＭＯＳＦＥＴの各部に図１と同じ参照番号を付している。図２のＭＯＳＦＥＴは、フローティング領域２４を有していない点でのみ図１のＭＯＳＦＥＴ１０と異なる。図２のＭＯＳＦＥＴのその他の構成は、図１のＭＯＳＦＥＴと等しい。
【００２１】
従来のＭＯＳＦＥＴの動作時には、ゲート電極４２とドレイン電極４０の間の電位差のため、ドレイン領域２０近傍のＬＯＣＯＳ絶縁膜４８の下側のドリフト領域２２内で高い電界が発生する。すなわち、従来のＭＯＳＦＥＴでは、図２に点線で示すように、等電位線が上下方向に互いに略平行に伸びるように電位が分布する。このため、ドリフト領域２２内の電界によってキャリアが矢印９０に示すように横方向に加速される。したがって、キャリアは、ＬＯＣＯＳ絶縁膜４８の近傍を通ってチャネルに向かって流れる。ドリフト領域２２内で過度に加速されたキャリア（ホットキャリア）は、矢印９０で示すようにゲート絶縁膜４６に注入され、これによってＭＯＳＦＥＴの特性が劣化する。
【００２２】
これに対し、本実施形態のＭＯＳＦＥＴ１０では、図１に示すように、ドレイン領域２０の下側にｐ型のフローティング領域２４が形成されている。フローティング領域２４の周囲のドリフト領域２２には、フローティング領域２４から空乏層が広がる。これによって、図１の点線に示すように、ドレイン領域２０の近傍において、等電位線がドレイン領域２０とフローティング領域２４の間のドリフト領域２２に沿って伸びるように電位が分布する。その結果、ドリフト領域２２の中のドレイン領域２０の近傍の領域５０（図１参照）において、等電位線の間隔が広くなり、電界が緩和される。このため、本実施形態のＭＯＳＦＥＴでは、ホットキャリアが発生し難い。また、領域５０においては、電界の向きが斜め下方向となる。このため、ドリフト領域２２内では、矢印９２に示すように、従来のＭＯＳＦＥＴ（図２の矢印９０参照）に比べてキャリアが深い位置を流れる。したがって、ホットキャリアが発生した場合でも、ホットキャリアがゲート絶縁膜４６にトラップされ難い。したがって、本実施形態のＭＯＳＦＥＴ１０では、ゲート絶縁膜４６へのホットキャリアの注入によるＭＯＳＦＥＴの特性の劣化が生じ難い。
【００２３】
なお、図３は、フローティング領域２４の深さ方向の位置Ｙ（図１参照）と、ホットキャリアの進行方向の角度θ（図１参照）の関係をシミュレーションにより測定した結果を示している。図３に示すように、位置Ｙを０．４μｍ以上とすると、角度θがより顕著に大きくなり、ホットキャリアがより深い位置を流れることが分かる。したがって、位置Ｙを０．４μｍ以上とすると、ホットキャリアによるＭＯＳＦＥＴの特性の劣化をより効果的に抑制することができる。
【００２４】
なお、上記の実施形態では、ドレイン領域２０の下側に１つのフローティング領域２４が形成されていた。しかしながら、図４に示すように、ドレイン領域２０の下側に複数のフローティング領域２４が形成されていてもよい。図４では、各フローティング領域２４が、ドリフト領域２２によって互いに分離されている。このような構成によれば、図４に示すように等電位線がより横方向に伸びやすくなるため、ホットキャリアによるＭＯＳＦＥＴの特性の劣化をより効果的に抑制することができる。
【００２５】
なお、上記の実施形態ではｎチャネル型のスイッチング素子について説明したが、ｐチャネル型のスイッチング素子に上記の技術を採用してもよい。
【００２６】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２７】
１０：ＭＯＳＦＥＴ
１２：ＳＯＩ基板
１４：基板層
１６：埋め込み絶縁膜
１８：活性層
１８ａ：上面
２０：ドレイン領域
２２：ドリフト領域
２４：フローティング領域
２６：ボディ領域
２８：ソース領域
３０：ボディコンタクト領域
４０：ドレイン電極
４２：ゲート電極
４４：ソース電極
４６：ゲート絶縁膜
４８：ＬＯＣＯＳ絶縁膜
【図１】
2015204388.tif 000003
【図２】
2015204388.tif 000004
【図３】
2015204388.tif 000005
【図４】
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