(57)【要約】【課題】抵抗変化率が大きな抵抗変化メモリを提供する。【解決手段】本実施形態による抵抗変化メモリは、第１導電型の第１および第２半導体層ならびに前記第１半導体層と前記第２半導体層との間に設けられ前記第１導電型と異なる第２導電型の第３半導体層を備え前記第１半導体層が前記抵抗変化素子に接続された半導体素子と、を有するメモリセルと、前記抵抗変化素子および前記半導体素子に対して、第１読み出し電圧を印加し、前記第１読み出し電圧に続いて前記第１読み出し電圧よりも低い第２読み出し電圧を印加して読み出しを行う読み出し部と、を備えている。【選択図】図１
2015061043.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化型素子と、第１導電型の第１および第２半導体層ならびに前記第１半導体層と前記第２半導体層との間に設けられ前記第１導電型と異なる第２導電型の第３半導体層を備え前記第１半導体層が前記抵抗変化素子に接続された半導体素子と、を有するメモリセルと、
前記抵抗変化素子および前記半導体素子に対して、第１読み出し電圧を印加し、前記第１読み出し電圧に続いて前記第１読み出し電圧よりも低い第２読み出し電圧を印加して読み出しを行う読み出し部と、
を備えた抵抗変化メモリ。
【請求項２】
前記抵抗変化型素子は、第１および第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間に設けられた非磁性層と、を備えた磁気抵抗効果素子である請求項１記載の抵抗変化メモリ。
【請求項３】
前記半導体素子は縦型の半導体素子であり、前記半導体素子の側面の少なくとも一部にゲート絶縁膜を間に挟んで設けられたゲート電極を更に備えた請求項１または２記載の抵抗変化メモリ。
【請求項４】
前記半導体素子は横型の半導体素子であり。前記半導体素子の上面の少なくとも一部にゲート絶縁膜を間に挟んで設けられたゲート電極を更に備えた請求項１または２記載の抵抗変化メモリ。
【請求項５】
前記メモリセルは、前記抵抗変化素子または前記半導体素子に接続される選択トランジスタを更に備える請求項１または２記載の抵抗変化メモリ。
【請求項６】
第１および第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間に挟まれ、第１導電型の第１および第２半導体層ならびに前記第１半導体層と前記第２半導体層との間に設けられ前記第１導電型と異なる第２導電型の第３半導体層を有し前記第１半導体層が前記第１強磁性層に接続され前記第２半導体層が前記第２強磁性層に接続された半導体素子と、
前記第１強磁性層と前記第２強磁性層とに対して第１読み出し電圧を印加し、前記第１読み出し電圧に続いて前記第１読み出し電圧よりも低い第２読み出し電圧を印加して読み出しを行う読み出し部と、
を備え、
前記第１および第２強磁性層のうちの一方の強磁性層は磁化方向が可変であり、他方の強磁性層は磁化方向が固定されている抵抗変化メモリ。
【請求項７】
前記半導体素子の前記第１半導体層と前記第３半導体層との界面に、電子とホールの再結合中心が設けられている請求項１乃至６のいずれかに記載の抵抗変化メモリ。
【請求項８】
前記半導体素子は、２端子素子である請求項１、２、５、６のいずれかに記載の抵抗変化メモリ。
【請求項９】
前記半導体素子の前記第３半導体層に設けられキャリアを引く抜く端子を更に備えた請求項１乃至８のいずれかに記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗効果を利用した磁気抵抗効果素子を磁気ランダムアクセスメモリ（以下、ＭＲＡＭともいう）に応用する試みが盛んに行われている。磁気抵抗効果素子を用いたＭＲＡＭはデータを不揮発に記憶できると共に、書き込み時間および読み出し時間が１０ｎｓ以下であり、書き換え回数も１０１５回以上という利点を有する。
【０００３】
しかしながら、磁気抵抗効果素子の磁気抵抗変化率（ＭＲ比）は室温で最大で６００％程度であるので、ＭＲＡＭにおける低抵抗に対する高抵抗の比は、他の方式の不揮発性メモリのおける低抵抗に対する高抵抗の比よりも小さい。このため、磁気抵抗効果素子を用いたＭＲＡＭではセンスアンプが必要となり、周辺回路の面積の増大を招くことおよびセンスアンプをメモリ回路中に分散配置することが行いにくいこと等の問題が生じる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Appl. Phys. Lett. 93, 082508 (2008).
【非特許文献２】Jin-Woo Han and Yang-Kyu Choi, p.171 2010 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、抵抗変化率が大きな抵抗変化メモリを提供する。
【課題を解決するための手段】
【０００６】
本実施形態による抵抗変化メモリは、第１導電型の第１および第２半導体層ならびに前記第１半導体層と前記第２半導体層との間に設けられ前記第１導電型と異なる第２導電型の第３半導体層を備え前記第１半導体層が前記抵抗変化素子に接続された半導体素子と、を有するメモリセルと、前記抵抗変化素子および前記半導体素子に対して、第１読み出し電圧を印加し、前記第１読み出し電圧に続いて前記第１読み出し電圧よりも低い第２読み出し電圧を印加して読み出しを行う読み出し部と、を備えている。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）、１（ｂ）は、第１実施形態による抵抗変化メモリのメモリセルを示す断面図。
【図２】図２（ａ）は第１実施形態に係るメモリセルに用いられるＮ／Ｐ／Ｎ接合のＩ−Ｖ特性を示す図であり、図２（ｂ）は、メモリセルの読み出し原理を説明する回路図。
【図３】メモリセルの読み出し原理を説明する図。
【図４】メモリセルの読み出し原理を説明する図。
【図５】メモリセルの読み出し原理を説明する図。
【図６】メモリセルの読み出しの一例を示す図。
【図７】メモリセルの読み出しに用いられるパルス波形を示す図。
【図８】第１実施形態による抵抗変化メモリの回路構成の一具体例を示す図。
【図９】ホールを消去する方法の一例を説明する図。
【図１０】ホールを消去する方法の他の例を説明する図。
【図１１】第１実施形態の一変形例による抵抗変化メモリのメモリセルを示す斜視図。
【図１２】図１２（ａ）、１２（ｂ）は、読み出しに用いられる読み出し部の一具体例を示す図。
【図１３】読み出しに用いられる読み出し部の他の具体例を示す図。
【図１４】第２実施形態による抵抗変化メモリのメモリセルを示す斜視図。
【図１５】第２実施形態の変形例による抵抗変化メモリのメモリセルを示す斜視図。
【図１６】第３実施形態による抵抗変化メモリのメモリセルを示す斜視図。
【図１７】第１実施形態の一変形例による抵抗変化メモリの回路構成を示す図。
【図１８】第４実施形態に係る磁気抵抗素子を示す断面図。
【図１９】第４実施形態の第１変形例による磁気抵抗素子を示す断面図。
【図２０】図２０（ａ）、２０（ｂ）は、第４実施形態に係る磁気抵抗素子の書き込みを説明する図。
【図２１】図２１（ａ）、２１（ｂ）は、第４実施形態に係る磁気抵抗素子の書き込みを説明する図。
【図２２】第４実施形態の第２変形例による磁気抵抗素子を示す断面図。
【図２３】第５実施形態による抵抗変化メモリを示す断面図。
【図２４】第５実施形態による抵抗変化メモリの低抵抗状態への書き込み方法を説明する断面図。
【図２５】第５実施形態による抵抗変化メモリの高抵抗状態への書き込み方法を説明する断面図。
【図２６】第５実施形態による抵抗変化メモリの高抵抗状態への書き込み方法を説明する断面図。
【図２７】第５実施形態による抵抗変化メモリの回路構成の一具体例を示す回路図。
【図２８】第５実施形態による抵抗変化メモリの書き込み回路および読み出し回路の一具体例を示す回路図。
【発明を実施するための形態】
【０００８】
以下に、実施形態について図面を参照して詳細に説明する。
【０００９】
（第１実施形態）
第１実施形態による抵抗変化メモリは、スピン磁気メモリであって、少なくとも１個のメモリセルを有し、このメモリセルを図１（ａ）、１（ｂ）に示す。図１（ａ）、１（ｂ）は、第１実施形態のスピン磁気メモリのメモリセル１を示す断面図である。このメモリセル１は、図示しない半導体基板上に形成され、強磁性層１１、非磁性層１３、強磁性層１５、Ｎ型半導体層１７、Ｐ型半導体層１８、およびＮ型半導体層１９がこの順序または逆の順序で積層された積層構造を有している。すなわち、第１実施形態に係るメモリセル１は、強磁性層１１、非磁性層１３、および強磁性層１５を有する磁気抵抗効果素子１０に、Ｎ型半導体層１７、Ｐ型半導体層１８、およびＮ型半導体層１９からなるＮ／Ｐ／Ｎ接合（２端子素子）１６を直列に接続した構造を有している。なお。図１（ａ）、１（ｂ）では、磁気抵抗効果素子１０と、Ｎ／Ｐ／Ｎ接合１６とが直接接続されているが、後述する第２実施形態のように、接触抵抗を低減するために、磁気抵抗効果素子１０と、Ｎ／Ｐ／Ｎ接合１６との間に金属層を設けても良い。
【００１０】
磁気抵抗効果素子１０においては、強磁性層１１および強磁性層１５のうちの一方の強磁性層は磁化方向が可変であり、他方の強磁性層は磁化方向が固定されている。ここで、磁化方向が可変であるとは、磁気抵抗効果素子１０の各層の積層方向に沿って書き込み電流を流したときに、書き込み電流の流す前と後で磁化方向が変化可能であること意味する。また、磁化方向が固定されているとは、磁気抵抗効果素子１０の各層の積層方向に沿って書き込み電流を流したときに、書き込み電流の流す前と後で磁化方向が変化しないことを意味する。なお、本実施形態においては、強磁性層１１および強磁性層１５のそれぞれの磁化方向は、膜面に実質的に垂直である。ここで、膜面とは、強磁性層の積層方向に対して直交する方向の面、例えば上面または下面を意味する。なお、強磁性層１１および強磁性層１５のそれぞれの磁化方向は、膜面に実質的に平行であってもよい。
【００１１】
（書き込み方法）
第１実施形態に係るメモリセルの書き込み方法について説明する。書き込みは、磁気抵抗効果素子１０に、積層方向に沿って書き込み電流を流すことによって行う。例えば、強磁性層１１の磁化方向が可変でかつ強磁性層１５の磁化方向が固定されている場合を例にとって説明する。
【００１２】
まず、強磁性層１１の磁化方向が強磁性層１５の磁化方向に対して反平行（逆方向）であるときに強磁性層１１の磁化方向を強磁性層１５の磁化方向に対して平行（同じ方向）にする書き込み方法について説明する。この場合、強磁性層１１から強磁性層１５に向かって書き込み電流を流す。すると、電子は強磁性層１５から強磁性層１１に向かって流れる。強磁性層１５を通過した電子はスピン偏極される。このスピン偏極された電子は、非磁性層１３を介して強磁性層１１に流れ、強磁性層１１の磁化にスピントルクを作用し、強磁性層１１の磁化方向が、強磁性層１５の磁化方向と平行になる。
【００１３】
次に、強磁性層１１の磁化方向が強磁性層１５の磁化方向に対して平行であるときに強磁性層１１の磁化方向を強磁性層１５の磁化方向に対して反平行にする書き込み方法について説明する。この場合、強磁性層１５から強磁性層１１に向かって書き込み電流を流す。すると、電子は強磁性層１１から強磁性層１５に向かって流れる。強磁性層１１を通過した電子はスピン偏極される。このスピン偏極された電子は、非磁性層１３を介して強磁性層１５に流れる。強磁性層１５の磁化方向と同じ方向にスピン偏極された電子は強磁性層１１を通過するが、強磁性層１５の磁化方向と逆方向にスピン偏極された電子は非磁性層１３と強磁性層１５との界面で反射され、非磁性層１３を介して強磁性層１１に流れ、強磁性層１１の磁化にスピントルクを作用し、強磁性層１１の磁化方向が、強磁性層１５の磁化方向と反平行になる。
【００１４】
以上説明した方法により、書き込みが行われる。なお、強磁性層１１の磁化方向が固定されかつ強磁性層１５の磁化方向が可変である場合は、電流の流す向きが上述の説明と逆になる。
【００１５】
（読み出し方法）
次に、このメモリセル１の読み出し原理について以下に説明する。
【００１６】
まず、Ｎ型半導体層１７、Ｐ型半導体層１８、Ｎ型半導体層１９からなるＮ／Ｐ／Ｎ接合１６に着目する。例えば文献（Jin-Woo Han and Yang-Kyu Choi, p.171 2010 Symposium on VLSI Technology Digest of Technical Papers）に示されている通り、Ｎ型半導体層１７、１９およびＰ型半導体層１８のキャリア濃度および幅を制御することにより、図２（ａ）に示すような、ヒステリシスを有する電流−電圧特性（Ｉ−Ｖ特性）を得ることができる。
【００１７】
次に、図２（ｂ）に示すように、Ｎ／Ｐ／Ｎ接合１６に、強磁性層１１、非磁性層１３、強磁性層１５からなる磁気抵抗効果素子１０を直列に接続したメモリセル１の特性を考える。このメモリセル１に高電圧を印加すると、Ｎ／Ｐ／Ｎ接合１６はＯＮ状態になり、大きな電流が流れる。このときの状態を図３に示すＩ−Ｖ特性中のポイントＰ１に示す。なお、図３中のＩ−Ｖ特性はＮ／Ｐ／Ｎ接合１６の特性を示している。
【００１８】
次に、メモリセル１に印加する電圧を下げ、このときの電圧をＶ’とすると、磁気抵抗素子１０の抵抗の大きさによって動作形態が変化する。
【００１９】
まず、磁気抵抗効果素子１０の抵抗が低い場合は、Ｎ／Ｐ／Ｎ接合１６の両端にかかる電圧Ｖ１が高くなるため、図４に示すＩ−Ｖ特性中のポイントＰ２に移動することになる。これに対して、磁気抵抗効果素子１０の抵抗が高い場合には、Ｎ／Ｐ／Ｎ接合１６の両端にかかる電圧Ｖ１が低くなるため、Ｎ／Ｐ／Ｎ接合１６は一旦ＯＦＦ状態に遷移する。Ｎ／Ｐ／Ｎ接合１６がＯＦＦ状態に遷移すると、Ｎ／Ｐ／Ｎ接合１６の抵抗は磁気抵抗効果素子１０の抵抗よりも高くなるため、Ｎ／Ｐ／Ｎ接合１６にかかる電圧Ｖ１は高くなるが、再びＯＮ状態に遷移しないように、メモリセル１に印加する電圧Ｖ’を設定しておくことにより、Ｎ／Ｐ／Ｎ接合１６はＯＦＦ状態のままに留まる。このとき、Ｎ／Ｐ／Ｎ接合１６の状態を図５に示すポイントＰ３に示す。
【００２０】
以上説明したように、Ｎ／Ｐ／Ｎ接合１６に磁気抵抗効果素子１０が直列に接続されたメモリセル１に、まず一旦高電圧を印加し、次に電圧を下げるという読み出し法により、Ｎ／Ｐ／Ｎ接合１６のＯＮ状態とＯＦＦ状態を切り替えることができる。例えば、ＭＲ比が３００％の磁気抵抗効果素子とＮ／Ｐ／Ｎ接合１６とを直列に接続したメモリセル１の場合、このメモリセル１の低抵抗に対する高抵抗の比は１０６倍程度となり、磁気抵抗効果素子１０単独のＭＲ比と比して、著しく大きな、低抵抗に対する高抵抗の比を得ることができる。
【００２１】
例えば、図６に示す特性を有するＮ／Ｐ／Ｎ接合１６に磁気抵抗効果素子１０を直列に接続したメモリセル１を想定し、このメモリセル１に図７に示す２段階パルス電圧を印加した場合を考える。図６に示す特性は、上記文献（Jin-Woo Han and Yang-Kyu Choi, p.171 2010 Symposium on VLSI Technology Digest of Technical Papers）に示されている。図６中のポイントＰａではＮ／Ｐ／Ｎ接合１６に印加される電圧、電流はそれぞれ３．５Ｖ、２０μＡである。このとき、磁化が平行状態の磁気抵抗効果素子１０の抵抗を１０ｋΩとすると、磁気抵抗効果素子１０にかかる電圧、電流はそれぞれ０．２Ｖ、２０μＡとなる。これに対して、磁気抵抗効果素子１０の磁化が反平行状態であり、このときの磁気抵抗効果素子１０の抵抗が３０ｋΩとすると、Ｎ／Ｐ／Ｎ接合１６にかかる電圧、電流はそれぞれ３．４Ｖ、１０μＡ、磁気抵抗効果素子１０にかかる電圧、電流はそれぞれ０．３Ｖ、１０μＡとなり、図６中のポイントＰｂで示される状態になる。つまり、磁気抵抗効果素子１０の抵抗が３０ｋΩ以上になると、Ｎ／Ｐ／Ｎ接合１６にかかる電圧はさらに減少し、ＯＦＦ状態に遷移することがわかる。
【００２２】
したがって、このメモリセル１を動作させるためには磁気抵抗効果素子１０のＭＲ比が（３０ｋΩ−１０ｋΩ）／１０ｋΩ×１００＝２００％よりも大きければよいということがわかる。
【００２３】
なお、ここで示したＮ／Ｐ／Ｎ接合１６および磁気抵抗効果素子１０の特性はあくまで一例であり、同様の原理を用いて動作させてよいことは言うまでもない。
【００２４】
上記書き込み方法および読み出し方法を実現する、第１実施形態による抵抗変化メモリの回路構成の一具体例を図８に示す。この一具体例の抵抗変化メモリは、マトリクス状に配列された複数のメモリセル１と、複数のワード線ＷＬと、これらのワード線に交差する複数のビット線ＢＬと、行デコーダ／書き込み回路／読み出し回路１００と、列デコーダ／読み出し回路１５０と、を備えている。各メモリセル１は、ワード線ＷＬと、ビット線ＢＬの交差領域に近接して設けられる。各メモリセル１において、磁気抵抗効果素子１０の強磁性層１１はビット線ＢＬに接続され、Ｎ／Ｐ／Ｎ接合１６のＮ型半導体層１９はワード線ＷＬに接続される。上記読み出し方法で説明した２段階パルス電圧は、行デコーダ／書き込み回路／読み出し回路１００および列デコーダ／読み出し回路１５０のいずれかから発生される。
【００２５】
第１実施形態においては、抵抗変化型素子として磁気抵抗効果素子を用いたが、磁気抵抗効果素子以外の他の抵抗変化型素子をＮ／Ｐ／Ｎ接合に直列に接続した構成でも良い。この場合の読み出し方法は、第１実施形態のスピン磁気メモリと同じとなる。しかし、書き込み方法は、メモリセルに用いた抵抗変化型素子の書き込み方法と同じ方法によって行う。
【００２６】
また、図１７に示す第１実施形態の一変形例のように、メモリセルが、直列に接続された抵抗変化素子１０、ＮＰＮ接合１６、および選択トランジスタ４０、を備えるように構成してもよい。選択トランジスタ４０は、ゲートにメモリセルを選択する信号を受ける。図１７においては、選択トランジスタ４０は、ＮＰＮ接合１６に接続されていたが、抵抗変化素子１０に接続されていてもよい。
【００２７】
なお、第１実施形態およびその変形例においては、Ｎ／Ｐ／Ｎ接合を用いているが、Ｎ／Ｐ／Ｎ接合の代わりにＰ／Ｎ／Ｐ接合を用いても良い。例えば、図１（ａ）、１（ｂ）において、半導体層１７がＰ型半導体層、半導体層１８がＮ型半導体層、半導体層１９がＰ型半導体層であるＰ／Ｎ／Ｐ接合１６であってもよい。
【００２８】
上記文献（Jin-Woo Han and Yang-Kyu Choi, p.171 2010 Symposium on VLSI Technology Digest of Technical Papers）においては、Ｎ／Ｐ／Ｎ接合は、Ｎ／Ｐ／Ｎ接合単体で揮発性記憶素子として利用することを想定している。このため、この揮発性記憶素子においては、ＯＮ状態からＯＦＦ状態への遷移時間がｍｓｅｃオーダーとなっている。
【００２９】
これに対して、本実施形態においては、Ｎ／Ｐ／Ｎ接合単体で情報を記憶する必要はなく、ヒステリシスを有するＩ−Ｖ特性を利用することを目的に、Ｎ／Ｐ／Ｎ接合を用いている。このため、Ｎ／Ｐ／Ｎ接合におけるＯＮ状態からＯＦＦ状態への遷移時間は短いほうが好ましい。したがって、遷移時間を短くするために、Ｎ型半導体層もしくはＰ型半導体層の少なくとも一方、もしくは界面にホールと電子の再結合中心を形成するか、またはＮ／Ｐ接合の界面でのリーク電流を意図的に大きくする、等の手段を用いると良い。
【００３０】
ホールを消去したいときには、例えばウェル領域とのコンタクトからホールを引き抜く。また、ホールを引き抜くために、別途に端子を設けてもよい。具体的には、図９に示すように、Ｎ／Ｐ／Ｎ接合１６のＰ型半導体層１８に電気的に接続されている端子２２を設けるとよい。このような端子２２を設けることで、Ｐ型半導体層１８に貯まったホールを強制的に引き抜くことができるので、Ｎ／Ｐ／Ｎ接合１６におけるＯＮ状態からＯＦＦ状態の遷移時間を短くすることができる。
【００３１】
また、Ｐ／Ｎ接合の界面に再結合中心を作る方法の具体例としては、Ａｕ、Ｍｎ、Ｚｎ、Ｃｏ、Ｖ、Ｓｒ、Ｇｅ、Ｃｕ、ＦｅやＣ等の不純物をＰ／Ｎ接合の界面に注入等の方法によって導入するか、または高エネルギー粒子を照射して再結合中心を作る等の方法を用いるとよい。例えば、図２（ｂ）に示すように接続されるメモリセル１においては、図１０に示すように、Ｐ型半導体層１８とＮ型半導体層１９との接合面に再結合中心２０を形成する。
【００３２】
また、第１実施形態では、メモリセル１は、Ｎ／Ｐ／Ｎ接合１６と磁気抵抗効果素子１０を積層した縦型構造を有していたが、図１１に示す変形例によるスピン磁気メモリのメモリセル１Ａのように、Ｎ／Ｐ／Ｎ接合１６は横型であっても良い。この変形例によるスピン磁気メモリのメモリセル１Ａは、図示しない半導体領域に、Ｎ型半導体層１７、Ｐ型半導体層１８、およびＮ型半導体層１９が横方向、すなわち磁気抵抗効果素子１０の各層の積層方向に平行な方向にＮ／Ｐ／Ｎ接合１６を形成するように設けられ、Ｎ型半導体層１７上に金属層２１を介して強磁性層１１、非磁性層１３、および強磁性層１５の積層構造を有する磁気抵抗効果素子１０が設けられている。金属層２１は接触抵抗を低減するために用いられる。金属層２１としては、低抵抗のバリアメタル、例えばＴｉ、ＴｉＮ、Ｗ等が用いられる。
【００３３】
なお、図７に示す２段階の電圧を印加する方法としては様々な方式が考えられる。一例として簡便な電圧印加装置（読み出し部）を図１２（ａ）に示す。電圧を印加したいメモリセル１に対して、例えばＭＯＳＦＥＴなどのスイッチ２３を介して第１電圧Ｖ’を出力する第１電源および第２電圧Ｖｄｄを出力する第２電源に接続する。なお、第１電源とメモリセル１との間にはキャパシタンス２４が挿入された構造にする。ここで、第１電圧Ｖ’と第２電圧ＶｄｄはＶ’＞Ｖｄｄの関係にあるとする。
【００３４】
このような電圧印加装置（読み出し部）において、ＭＯＳＦＥＴ等のスイッチ２３をＯＮにすると、最初は第１電圧Ｖ’が印加されるが、十分に時間が経過すると、第１電源とメモリセル１はコンデンサ２４によってデカップリングされる。このため、メモリセル１には第１電圧Ｖ’が印加されなくなり、第２電圧Ｖｄｄが印加されるようになる。この場合の印加電圧の波形を図１２（ｂ）に示す。
【００３５】
このような電圧印加装置（読み出し部）を用いて、メモリセル１に第１電圧と第２電圧を簡便に逐次印加することができる。また、図１３に示すように、キャパシタ２４を用いないで、第１電源および第２電源にそれぞれ直列にＭＯＳＦＥＴ等のスイッチ２３ａ、２３ｂを接続し、これらのスイッチ２３ａ、２３ｂのＯＮ／ＯＦＦを切り替えることにより２段階の電圧を印加する電圧印加装置（読み出し部）等を用いてもよい。
【００３６】
以上説明したように、第１実施形態およびその変形例によれば、抵抗変化率が大きな抵抗変化メモリを提供することができる。
【００３７】
（第２実施形態）
第２実施形態による抵抗変化メモリについて図１４を参照して説明する。この第２実施形態の抵抗変化メモリはスピン磁気メモリであって、少なくとも１個のメモリセルを有し、このメモリセルを図１４に示す。図１４は、第２実施形態のスピン磁気メモリのメモリセル１Ｂを示す斜視図である。このメモリセル１Ｂは、図示しない半導体基板上に設けられ、磁気抵抗効果素子１０と、この磁気抵抗効果素子１０に金属層２１を介して直列に接続されたＮ／Ｐ／Ｎ接合１６と、ゲート絶縁膜２５と、ゲート電極２６とを備えている。磁気抵抗効果素子１０は、強磁性層１１、非磁性層１３、強磁性層１５を有する。Ｎ／Ｐ／Ｎ接合１６は、Ｎ型半導体層１７、Ｐ型半導体層１８、およびＮ型半導体層１９を備えている。強磁性層１５と、Ｎ型半導体層１７とが金属層２１を介して接続される。なお。図１（ａ）、１（ｂ）に示す場合と同様に、磁気抵抗効果素子１０の強磁性層１５と、Ｎ／Ｐ／Ｎ接合１６のＮ型半導体層１７とが直接接続されていてもよい。金属層２１としては、低抵抗のバリアメタル、例えばＴｉ、ＴｉＮ、Ｗ等が用いられる。
【００３８】
磁気抵抗効果素子１０においては、強磁性層１１および強磁性層１５のうちの一方の強磁性層は磁化方向が可変であり、他方の強磁性層は磁化方向が固定されている。本実施形態においては、強磁性層１１および強磁性層１５のそれぞれの磁化方向は、膜面に実質的に垂直である。なお、強磁性層１１および強磁性層１５のそれぞれの磁化方向は、膜面に実質的に平行であってもよい。
【００３９】
この第２実施形態においては、図１４に示すように、Ｎ／Ｐ／Ｎ接合１６の一対の側面、すなわち積層方向に沿った一対の面の一部、もしくは、側面の全部にゲート絶縁膜２５を挟むようにゲート電極２６が設けられている。ゲート電極２６が設けられているＮ型半導体層もしくはＰ型半導体層の少なくとも一方のキャリア濃度を制御する。これにより、Ｎ／Ｐ／Ｎ接合１６に選択用トランジスタとしての機能を持たせることができる。このため、図１４に示すメモリセルを複数個設けてメモリセルアレイを構成した場合に、メモリセルを選択するための選択用トランジスタを設ける必要がなくなる。
【００４０】
なお、この第２実施形態に係るメモリセルからの読み出しは、第１実施形態で説明した読み出し方法と同様の方向が用いられる。すなわち、読み出し時には、メモリセル１Ｂに２段階のパルス電圧が印加される。
【００４１】
書き込み方法は、まず、ゲート２６にＰ型半導体層１８が反転しない電圧を印加してゲート電極に覆われているＰ型半導体層１８のキャリアの濃度を増加させ、その後、第１実施形態で説明した書き込み方法を実行する。
【００４２】
なお、図１４に示す第２実施形態では、Ｎ／Ｐ／Ｎ接合１６が磁気抵抗素子１０に対して縦に積層した縦型構造を有していた。しかし、図１５に示す第２実施形態の変形例によるスピン磁気メモリのメモリセルのように、Ｎ／Ｐ／Ｎ接合１６は横型であっても良い。この変形例によるスピン磁気メモリのメモリセル１Ｃは、図示しない半導体領域に、Ｎ型半導体層１７、Ｐ型半導体層１８、およびＮ型半導体層１９が横方向、すなわち磁気抵抗効果素子１０の各層の積層方向に平行な方向にＮ／Ｐ／Ｎ接合１６を形成するように設けられ、Ｎ型半導体層１７上に金属層２１を介して強磁性層１１、非磁性層１３、および強磁性層１５の積層構造を有する磁気抵抗効果素子１０が設けられている。また、ゲート電極２６は、Ｎ／Ｐ／Ｎ接合１６の上面の一部にゲート絶縁膜２５を挟むように、設けられる。なお、上記例ではＰ型半導体領域のキャリア濃度をゲート電圧で制御する例を示したが、Ｎ型領域、もしくはＮ型領域およびＰ型領域の両方のキャリア濃度をゲート電圧で制御することによりスイッチングを行うこともできる。
【００４３】
この第２実施形態およびその変形例も第１実施形態と同様に、抵抗変化率が大きな抵抗変化メモリを提供することができる。
【００４４】
（第３実施形態）
第３実施形態による抵抗変化メモリについて図１６を参照して説明する。この第３実施形態の抵抗変化メモリはスピン磁気メモリであって、少なくとも１個のメモリセルを有し、このメモリセルを図１６に示す。図１６は、第３実施形態のスピン磁気メモリのメモリセル１Ｄを示す斜視図である。このメモリセル１Ｄは、Ｎ／Ｐ／Ｎ接合１６と、このＮ／Ｐ／Ｎ接合１６を挟むように設けられた強磁性層１１、１５とを備えている。強磁性層１１はＮ／Ｐ／Ｎ接合１６のＮ型半導体層１７に接続し、強磁性層１５はＮ／Ｐ／Ｎ接合１６のＮ型半導体層１９に接続する。強磁性層１１および強磁性層１５のうちの一方の強磁性層は磁化方向が可変であり、他方の強磁性層は磁化方向が固定されている。なお、本実施形態においては、強磁性層１１および強磁性層１５のそれぞれの磁化方向は、膜面に実質的に垂直である。なお、強磁性層１１および強磁性層１５のそれぞれの磁化方向は、膜面に実質的に平行であってもよい。
【００４５】
この第３実施形態においては、第１強磁性層１１および第２強磁性層１５のうちの一方の強磁性層が図８に示すワード線ＷＬに接続され、他方の強磁性層がビット線ＢＬに接続される。
【００４６】
この第３実施形態に係るメモリセル１Ｄにおける書き込み方法および読み出し方法は、第１実施形態で説明した方法と同じ方法を用いる。
【００４７】
なお、第３実施形態において、Ｎ／Ｐ／Ｎ接合１６の代わりにＰ／Ｎ／Ｐ接合を用いてもよい。
【００４８】
また、第２実施形態と同様に、Ｎ／Ｐ／Ｎ接合１６の対向する一対の側面の少なくとも一部にゲート絶縁膜を挟むようにゲート電極を設けてもよい。
【００４９】
このように構成された第３実施形態も、第１実施形態と同様に、抵抗変化率が大きな抵抗変化メモリを提供することができる。
【００５０】
なお、上記第１乃至第３実施形態およびそれらの変形例で説明したメモリセルの構造を用いてスピントランジスタを構成してもよい。
【００５１】
上述した第１乃至第３実施形態およびそれらの変形例において、以下の材料を採用することができる。
【００５２】
まず、メモリセル１に用いられるＮ／Ｐ／Ｎ接合１６またはＰ／Ｎ／Ｐ接合の各半導体層１７、１８、１９としては、ｎ型シリコン層またはｐ型シリコン層を用いることができる。さらに、Ｇｅ層、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）層、Ｃ層等のＩＶ族、またはＩＩＩ−Ｖ族、ＩＩ−ＶＩ族、ＩＩ−ＶＩ族の化合物半導体や、磁性半導体などを用いることもできる。また、図１１または図１５に示す横型の場合には、絶縁体上に形成された半導体層も用いることができる。この半導体層として、例えば、ＳＯＩ、ＧＯＩ、絶縁体上に形成されたＳｉＧｅ、絶縁体上に形成されたＩＩＩ−Ｖ族化合物半導体層、絶縁体上に形成されたグラフェン等のＩＶ族半導体層、絶縁体上に形成されたＩＩ−ＶＩ族化合物半導体層が挙げられる。
【００５３】
強磁性層１１、１５のそれぞれは、一方向異方性を有することが望ましい。その膜厚は０．１ｎｍから１００ｎｍであることが好ましい。更に、これらの強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。その材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉなどを用いることができる。
【００５４】
また、Ｃｏ、Ｆｅ、Ｎｉまたはそれらの合金、Ｃｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃ０−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄ、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌなどの合金を用いることができる。
【００５５】
また、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎの群から選択された少なくとも１つの磁性半導体を含む磁性体を用いることができる。
【００５６】
また、Ｃｏ−Ｆｅ−Ｏ等のＸ−Ｆｅ−Ｏ（ＸはＭｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｂａ、Ｓｒ、Ｐｂや希土類元素等を表す）の組成からなるフェライトを用いてもよい。
【００５７】
なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加することにより、磁気特性の調節、結晶性、機械的特性、化学的特性などの各種物性の調節を行うことができる。
【００５８】
非磁性層１３としては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いることができる。
【００５９】
非磁性層１３としては、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌ、Ｌａ、Ｍｇから選ばれた少なくとも１種の元素を含むか、または、これらの合金やその酸化物が用いられる。また、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物、窒化物、ＳｒＴｉＯ、ＮｄＧａＯ、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）を用いることができる。また、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体、磁性半導体を用いることができる。また、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いてもよい。
【００６０】
（第４実施形態）
第４実施形態の抵抗変化メモリについて図１８乃至図２２を参照して説明する。この第４実施形態の抵抗変化メモリは、図１（ａ）、１（ｂ）に示す第１実施形態の抵抗変化メモリ１において、磁気抵抗素子１０を図１８に示す磁気抵抗素子５０に置き換えた構成を有している。この実施形態の抵抗変化メモリは、単方向電流を用いて書き込みを行うことができる。
【００６１】
図１８は磁気抵抗素子５０を示す図である。
【００６２】
磁気抵抗素子５０は、第１強磁性層５２と、第３強磁性層５８と、第１強磁性層５２と第３強磁性層５８との間に設けられた非磁性層５４と、第３強磁性層５８と非磁性層５４との間に設けられた第２強磁性層５６を備える。図１８に示す矢印は磁化の方向を示している。磁化は膜面に対して垂直であるとする。磁化は膜面に対して平行でもよい。また第３強磁性層５８と第２強磁性層５６との間に更に非磁性層５４が設けられていてもよい。
【００６３】
第１強磁性層５２は、磁化が可変である。第１強磁性層５２は、例えばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、及びＣｒから選択される少なくとも一つの元素と、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、及びＲｈから選択される少なくとも一つの元素との合金を用いることができる。これらにＢが添加されてもよい。第１強磁性層５２は、多層構造でもよい。また、その多層構造の各層の間に非磁性層５４が設けられていてもよい。第１強磁性層５２の膜厚は、０．１ｎｍ以上１００ｎｍ以下である。
【００６４】
第３強磁性層５８は、磁化が一方向に固定されている。第３強磁性層５８は、例えばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、及びＣｒから選択される少なくとも一つの元素と、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、及びＲｈから選択される少なくとも一つの元素との合金を用いることができる。これらにＢが添加されてもよい。第３強磁性層５８の膜厚は、０．１ｎｍ以上１００ｎｍ以下である。
【００６５】
非磁性層５４には、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌ、Ｌａ、Ｍｇから選択される少なくとも１つの元素、又はこれらの合金、酸化物を用いることができる。非磁性層５４には、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、又はＴｉ等の酸化物、窒化物を用いてもよい。他にも、ＳｒＴｉＯ、ＮｄＧａＯ、又はＳｉｘＧｅ１−ｘ（０＜ｘ＜１）を用いても良い。また、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体、又は磁性半導体を用いてもよい。
【００６６】
第２強磁性層５６は、ハーフメタルを含む。第２強磁性層５６には、例えばホイスラー合金、磁性半導体を用いることができる。
【００６７】
ホイスラー合金は、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ又はＣｏ２Ｍｎ１−ｘＦｅｘＳｉである（０＜ｘ＜１）。
【００６８】
磁性半導体は、例えば、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、又はＳｉＧｅＭｎである。磁性半導体に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、又はＮｂ（ニオブ）等の非磁性元素を添加してもよい。これらの非磁性元素を磁性半導体に添加すると、磁気特性、結晶性、機械的特性、又は化学的特性等の物性を調整することができる。
【００６９】
また、第２強磁性層５６には、Ｃｏ、Ｆｅ、若しくはＮｉ、又はこれらの合金を用いることもできる。他にも、例えばＣｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃo−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄや、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、又はＣｏＣｒＦｅＡｌを用いることができる。
【００７０】
第２強磁性層５６の膜厚は、０．４ｎｍ以上５ｎｍ以下である。この膜厚であれば、超常磁性にならないからである。
【００７１】
第３強磁性層５８と第２強磁性層５６との間に非磁性層５４が設けられていてもよい。第１強磁性層５２、第３強磁性層５８は、一軸の磁気異方性を有するのが望ましい。
【００７２】
また、第２強磁性層５６の磁化を面内方向に向ける場合には、図１９に示すように第３強磁性層５８上にＲｕからなる中間層５９を介して反強磁性層６０を設ける。反強磁性層６０には、例えばＦｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、ＮｉＯ（酸化ニッケル）、又はＦｅ２Ｏ３（酸化鉄）を用いることができる。なお、反強磁性層６０を設けなくても、第３強磁性層５８の膜厚を例えば、１０ｎｍ以上と厚くすれば第２強磁性層５６の磁化を面内にすることができる。
【００７３】
なお、第１強磁性層５２と非磁性層５４との間、又は第１強磁性層５２と第２強磁性層５６との間にＣｏＦｅ又はＣｏＦｅＢを含む層が設けられていてもよい。
【００７４】
次に、磁気抵抗素子５０の動作原理について説明する。
【００７５】
図２０（ａ）、２０（ｂ）は、磁気抵抗素子５０の書き込み動作を説明するための図である。
【００７６】
図２０（ａ）に示すように、第１強磁性層５２、第２強磁性層５６、及び第３強磁性層５８の磁化は膜面に対して垂直方向を向いている。なお、第１の強磁性層５２の磁化は紙面下向き（ダウンスピン）であり、第３の強磁性層５８及び第２強磁性層５６の磁化は紙面上向き（アップスピン）とする。
【００７７】
図２０（ａ）に示すように、電子を第３強磁性層５８から第１強磁性層５２に向かって流すと、電子は第２強磁性層５６のスピン情報を受け取り、非磁性層５４を介して第１強磁性層５２にそのスピン情報を伝える。このため、初めにダウンスピンであった第１強磁性層５２の電子はアップスピンになる。
【００７８】
これは、次のように説明できる。
【００７９】
図２０（ｂ）は、第２強磁性層５６、非磁性層５４、及び第１強磁性層５２のエネルギーを示す図である。第２強磁性層５６はハーフメタルである。第１強磁性層５２は強磁性である。図２０（ｂ）では、第２強磁性層５６の第２のバンドはアップスピンを有し、第１強磁性層５２の第２のバンドはダウンスピンを有するものとする。
【００８０】
第２強磁性層５６の第２のバンドは低エネルギーから高エネルギーに渡って連続的である。第２強磁性層５６の第１のバンドは伝導帯と価電子帯からなる。すなわち、第２のバンドは、少なくとも価電子帯から伝導帯との間において連続的である。
【００８１】
第２強磁性層５６のフェルミ準位ＥＦ付近の電子が伝導に寄与する。図２０（ｂ）からわかるように、フェルミ準位ＥＦ付近に電子が存在するのは第２のバンドである。よって、第２強磁性層５６の第２のバンドに存在するアップスピンの電子が第１強磁性層５２のスピンの向きを変える。
【００８２】
しかしながら、フェルミ準位ＥＦから第１のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加すると、第１のバンドの価電子帯の電子が伝導に寄与してしまう。これは、印加した電圧に相当する分だけフェルミ準位ＥＦが変動するからである。よって、このエネルギー差以下のエネルギーに相当する電圧を第１強磁性層５２と第３強磁性層５８に印加する。この電圧を第１の電圧とする。
【００８３】
第１強磁性層５２と第３強磁性層５８との間に第１の電圧を印加し、電子を第３強磁性層５８から第１強磁性層５２に向かって流すことで、第２のバンドのスピンによって第１強磁性層５２の磁化情報を書き換えることができる。第１強磁性層５２の電位よりも第３強磁性層５８の電位の方が高くなるように電圧を印加する。
【００８４】
なお、読み出し時には第１電圧よりも低い電圧を第１強磁性層５２と第３強磁性層５８との間に印加し、第３強磁性層５８から第１強磁性層５２に向かって電子を流す。第１強磁性層５２の磁化の向きと第３強磁性層５８の磁化の向きは略平行なので低い抵抗値を示す。
【００８５】
図２１（ａ）に示すように、第１強磁性層５２の磁化がアップスピンの場合について説明する。第１強磁性層５２の磁化の向きをダウンスピンに変えたい場合、図２１（ｂ）に示すように第２強磁性層５６のフェルミ準位ＥＦから第１のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加し、電子を第３強磁性層５８から第１強磁性層５２に向かって流す。この電圧を第２の電圧とする。このとき、第２強磁性層５６の第１のバンドの価電子帯の電子の数が第２のバンドの電子の数よりも多くなる。よって、第２強磁性層５６の第１のバンドの電子が伝導に寄与するようになる。従って、第２強磁性層５６のダウンスピンによって、第１強磁性層５２のアップスピンをダウンスピンに書き換えることができる。第１強磁性層５２の電位よりも第３強磁性層５８の電位の方が高くなるように電圧を印加する。
【００８６】
図２１（ｂ）の第２強磁性層５６の第１のバンドの価電子端におけるエネルギー準位では、第２のバンドの状態密度の方が第１のバンドの状態密度よりも大きい。実際は第２のバンドの状態密度の方が小さい。従って、第２強磁性層５６のフェルミ準位ＥＦから第１のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加し、電子を第３強磁性層５８から第１強磁性層５２に向かって流せば、第２強磁性層５６の第１のバンドの電子が伝導に寄与する。
【００８７】
なお、読み出し時には第２の電圧よりも低い電圧を第１強磁性層５２と第３強磁性層５８との間に印加し、第３強磁性層５８から第１強磁性層５２に向かって電子を流す。第１強磁性層５２の磁化の向きと第３強磁性層５８の磁化の向きは略反平行なので高い抵抗値を示す。
【００８８】
一例として、第２強磁性層５６にＣｏ２ＦｅＡｌ０．５Ｓｉ０．５を用いた場合には、０．６Ｖよりも小さな電圧を用いることで第２の強磁性層２０の第２のバンドの電子を伝導に寄与させることができる。第２強磁性層５６の第１のバンドの電子を伝導に寄与させる場合には、０．６Ｖ以上の電圧を用いる。第２強磁性層５６にＣｏ２Ｍｎ０．５Ｆｅ０．５Ｓｉを用いた場合には、０．５Ｖよりも小さな電圧を用いることで第２強磁性層５６の第２のバンドの電子を伝導に寄与させることができる。第２強磁性層５６の第１のバンドの電子を伝導に寄与させる場合には、０．５Ｖ以上の電圧を用いる。これらの電圧値は、一例である。よって、磁気抵抗素子５０の設計等によって電圧値に相違が生じる可能性がある。
【００８９】
第２強磁性層５６に含まれるハーフメタルは、完全に結晶化されていることが理想的である。しかしながら、完全に結晶化されていなくてもよい。すなわち、第２のバンドの電子が主に伝導に寄与しているときに、第１のバンドの電子が多少伝導に寄与してもよい。一方で、第１のバンドの電子が主に伝導に寄与しているときに、第２のバンドの電子が多少伝導に寄与してもよい。
【００９０】
第１強磁性層５２の第２のバンドの電子が動作に寄与するものとして説明した。しかしながら、第１強磁性層５２の第１のバンドの電子が動作に寄与するものとしてもよい。この違いは、フェルミ準位ＥＦにおける電子の数によって生じる。
【００９１】
第２強磁性層５６の第２のバンドは連続的であり、第２強磁性層５６の第１のバンドは伝導帯と価電子帯からなるものとして説明した。しかしながら、第２強磁性層５６の第２のバンドが伝導帯と価電子帯からなり、第２強磁性層５６の第１のバンドが連続的であるとしてもよい。
【００９２】
磁気抵抗素子５０は、第２強磁性層５６を含むものとして説明した。しかしながら、図２２に示すように、第３強磁性層５８を用いずに第２強磁性層５６と第１強磁性層５２との間に非磁性層５４が設けられている構成にしてもよい。
【００９３】
この第４実施形態も第１実施形態と同様に、抵抗変化率が大きな抵抗変化メモリを提供することができる。
【００９４】
（第５実施形態）
第５実施形態による抵抗変化メモリを図２３に示す。この第５実施形態の抵抗変化メモリは、マトリクス状に配列された複数（図１では２個）のメモリセル７０を有している。このメモリセル７０は、強磁性積層膜８０と、ダイオード（例えば、ＮＰＮ接合）１６とを備えている。強磁性積層膜８０は、強磁性層８１、非磁性層８３、強磁性層８５、非磁性層８７、および強磁性層８９がこの順序で積層された積層構造を有している。強磁性層８１、強磁性層８５、強磁性層８９はそれぞれ、膜面に略垂直な磁化容易軸を有している。すなわち、外部磁界が印加されない場合には、強磁性層のそれぞれの磁化の向きは、膜面に略垂直となる。強磁性層８１、８５は強磁性層８９に比べて、磁化反転磁界が小さい。また、強磁性層８９と強磁性層８５とは、非磁性層８７を介して反強磁性的磁気交換結合を行っており、強磁性層８９の磁化の向きと強磁性層８５の磁化の向きは、互いに逆向き（反平行）となっている。すなわち、図２３に示すように、強磁性層８９の磁化の向きが上向きであるとした場合、強磁性層８５の磁化の向きは下向きとなる。
【００９５】
ダイオード１６のアノードはワード線ＷＬに電気的に接続され、カソードは強磁性層８１に電気的に接続されている。また、強磁性層８９はビット線ＢＬに接続されている。すなわち、各メモリセル７０は一端がワード線ＷＬに接続され他端がビット線ＢＬに接続されたクロスポイント型アーキテクチャとなっている。なお、ダイオード７０のアノードとワード線ＷＬとの間、およびカソードと強磁性層８１との間に接触抵抗を低減するために低抵抗のバリアメタル、例えば、Ｔｉ、ＴｉＮ、Ｗ等の金属層を挿入してもよい。
【００９６】
なお、図２３ではダイオード１６のアノードがワード線ＷＬに、カソードが強磁性層８１に接続されているが、ビット線ＢＬ側の方に接続してもよい。すなわち、ダイオード１６のカソードがビット線ＢＬに、アノードが強磁性層８９に接続されていてもよい。
【００９７】
次に、第５実施形態の抵抗変化メモリのメモリセルへの書き込み方法を図２４乃至図２６を参照して説明する。
【００９８】
まず図２４に示すように、電流の大きさがＩ１（＞０）である電子を強磁性層８９から強磁性層８１に向かって流すと、スピン注入磁化反転の原理により強磁性層８１と強磁性層８５の相対的な磁化方向は略平行となる（図２４）。なお、図２４において、矢印は電子の流れる向きを示しており、電流Ｉ１はこの矢印と反対の向きに流れる。このとき、電流の大きさＩ１は、強磁性層８５と強磁性層８９との反強磁性的磁気交換結合に打ち勝たない大きさである。この状態で電流の大きさＩ１よりも十分小さな（スピン注入磁化反転の起こらない）電流Ｉ２（＞０）を流してメモリセルの抵抗を読み取ると、強磁性層８５と強磁性層８１との相対的な磁化方向は略平行となるので、強磁性積層膜８０すなわちメモリセル７０は低抵抗状態となる。
【００９９】
次に、電流の大きさをＩ１よりも増加させて書き込みを行った場合について説明する。
【０１００】
いま、強磁性層８９と強磁性層８５は非磁性層８７を介して接触しているため、強磁性層８９、８５と非磁性層８７の適切な材料を選択しかつ非磁性層８７の厚さを適切に選択することにより、強磁性層８９と強磁性層８５との間でスピン注入磁化反転を行うことができる。このような状況において、強磁性層８９と強磁性層８１との間にＩ１よりも大きな電流、すなわち強磁性層８５にスピン注入磁化反転が生じる大きさの電流Ｉ３（＞０）を流すと、強磁性層８９と強磁性層８５との間でスピン注入磁化反転が誘起され、強磁性層８９と強磁性層８５の相対的な磁化方向は略平行（同じ向き）となる（図２５）。なお、図２５において、矢印は電子の流れる向きを示しており、電流Ｉ３はこの矢印と反対の向きに流れる。
【０１０１】
また、強磁性層８５と強磁性層８１との間は非磁性層８３を介してスピン注入磁化反転が誘起されるため、強磁性層８５と強磁性層８１の相対的な磁化方向は略反平行となる（図２５）。なお、上記説明においては、電流Ｉ３を強磁性層８５にスピン注入磁化反転が生じる大きさと定義したが、強磁性層８９と強磁性層８５との間の反強磁性的磁気交換結合から強磁性的磁気交換結合に変える電流の大きさと定義してもよい。
【０１０２】
次に、図２５に示す状態において、電流を切断した状況を考える。強磁性層８９と強磁性層８５は非磁性層８７を介して略反平行の磁気交換結合をしているので、電流が流れなくなるという状況においては、強磁性層８９と強磁性層８５の相対的な磁化方向は略反平行となる。すなわち、強磁性層８５の磁化の向きが電流を切断すると反転する、すなわち逆向きとなる。したがって、図２６に示すように、強磁性層８５と強磁性層８９の相対的な磁化方向は略反平行となる。このとき、強磁性積層膜８０には電流が流れていないので、強磁性層８１の磁化の向きは変化しない。この状態でＩ１よりも十分小さな（スピン注入磁化反転の起こらない）電流Ｉ２を流してメモリセルの抵抗を読み取ると、強磁性層８３と強磁性層８１の相対的な磁化方向は略反平行となっているので、強磁性積層膜８０すなわちメモリセル７０は高抵抗状態となる。
【０１０３】
以上説明したことにより、単方向電流のみを用いてメモリセル７０における強磁性層８１の磁化状態を書き換える、すなわちメモリセルを低抵抗状態または高抵抗状態へ書き換えることができる。
【０１０４】
なお、強磁性層８１と強磁性層８５の材料を適宜選択することにより、書き込み電流Ｉ１またはＩ３を流した後の強磁性層８１と強磁性層８５の相対的な磁化方向を、それぞれ高抵抗状態または低抵抗状態に設定することもできる。例えば、強磁性層８１と強磁性層８５に異種の金属磁性材料を用い、フェルミ準位において一方がマイノリティの状態密度が多く、他方がマジョリティの状態密度が多い材料の組み合わせを用いればよい。
【０１０５】
なお、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。すなわち、書き込み電流Ｉ１またはＩ３を用いて書き込みを行った後に、これらの書き込み電流Ｉ１およびＩ３よりも低い読み出し電流を用いて、書き込んだメモリセルの磁化方向を読み出し、所望の書き込みが行われたか否かの判定を行い、所望の書き込みが行われていない場合には、再度、上記書き込み電流を用いて、所望の書き込みを行ってもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流Ｉ３で書き込みができなかった場合には、電流Ｉ３よりも大きな電流で再度書き込みを行い、例えば電流Ｉ１で書き込みができなかった場合には、電流Ｉ１よりも小さな電流で再度書き込みを行う。
【０１０６】
以上説明したように、本実施形態によれば、単方向電流で書き込みをすることができるとともに、クロスポイント型アーキテクチャとなっているので回路面積が増大するのを防止することができる。
【０１０７】
第５実施形態による抵抗変化メモリの回路構成の一具体例を図２７に示す。この抵抗ｊ変化メモリは、マトリクス状に配列されたメモリセル７０と、複数のワード線ＷＬと、これらのワード線に交差する複数のビット線ＢＬと、行デコーダ／書き込み回路／読み出し回路１００と、列デコーダ／読み出し回路１５０と、を備えている。各メモリセル７０は、ワード線ＷＬと、ビット線ＢＬの交差領域に近接して設けられ、図２３で説明したダイオード１６と、強磁性積層膜８０とを備えている。
【０１０８】
行デコーダ／書き込み回路／読み出し回路１００、および列デコーダ／読み出し回路１５０の一具体例を図２８に示す。行デコーダ／書き込み回路／読み出し回路１００は、３個の電流源１０１１、１０１２、１０１３と、例えばｐ型ＭＯＳトランジスタからなる３個のスイッチ１０３１、１０３２、１０３３と、ワード線ＷＬに対応して設けられた例えばｎ型ＭＯＳトランジスタからなる選択トランジスタ１１０と、を備えている。電流源１０１１、１０１２、１０１３から発生する電流の強さをそれぞれＩ１、Ｉ２、Ｉ３とする。
【０１０９】
ここで、電流の強さはＩ２＜Ｉ１＜Ｉ３とする。電流源１０１１とスイッチ１０３１とは直列に接続されて第１直列回路を構成し、電流源１０１２とスイッチ１０３２とは直列に接続されて第２直列回路を構成し、電流源１０１３とスイッチ１０３３とは直列に接続されて第３直列回路を構成する。第１直列回路と第３直列回路は、書き込み回路を構成し、第２直列回路は読み出し回路を構成する。これらの第１乃至第３直列回路はそれぞれ選択トランジスタ１１０の一端に接続されている。この選択トランジスタ１１０の他端は対応するワード線ＷＬに接続されている。  
また、列デコーダ／読み出し回路１５０は、ビット線ＢＬに対応して設けられたｎ型ＭＯＳトランジスタからなる選択トランジスタ１５２と、抵抗１５４とを備えている。選択トランジスタは一端が対応するビット線ＢＬに接続され、他端は抵抗１５４を介して接地される。
【０１１０】
このように構成された第５実施形態の抵抗変化メモリの動作を説明する。
【０１１１】
まず、強さがＩ１の電流を用いて、メモリセル７０の強磁性層８１の磁化方向が図２４に示す磁化方向となる書き込みについて説明する。この場合、まず、行デコーダ／書き込み回路／読み出し回路１００によって選択トランジスタ１１０のゲートに制御信号を送りＯＮさせるとともに列デコーダ／読み出し回路１５０によって選択トランジスタ１５２のゲートに制御信号を送りＯＮさせることにより、書き込みを行うメモリセル７０を選択する。続いて、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３１のゲートに制御信号を送りＯＮさせる。すると、電流源１０１１からスイッチ１０３１を通って選択されたメモリセル７０に書き込み電流Ｉ１が流れ、選択されたメモリセルに図２４に示す磁化方向を有するように書き込みが行われる。上記書き込みは、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３１のゲートに制御信号を送りＯＦＦさせることにより終了する。
【０１１２】
次に、強さがＩ３の電流を用いて、メモリセル１０の強磁性層２１の磁化方向が図２６に示す磁化方向となる書き込みについて説明する。上述したと同様にして、書き込みを行うメモリセルを選択する。続いて、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３３のゲートに制御信号を送りＯＮさせる。すると、電流源１０１３からスイッチ１０３３を通って選択されたメモリセル７０に書き込み電流Ｉ３が流れ、選択されたメモリセルに図２６に示す磁化方向を有するように書き込みが行われる。上記書き込みは、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３３のゲートに制御信号を送りＯＦＦさせることにより終了する。
【０１１３】
次に、読み出し動作について説明する。上述したと同様にして、読み出しが行われるメモリセルを選択する。続いて、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３２のゲートに制御信号を送りＯＮさせる。すると、電流源１０１２からスイッチ１０３２を通って選択されたメモリセル７０に読み出し電流Ｉ２が流れる。この時、選択されたメモリセル７０の強磁性層８１の磁化方向に応じた電圧が、選択トランジスタ１５２と抵抗１５４との接続ノード１５３に現れ、この接続ノード１５３の電圧を読み出すことにより選択されたメモリセル７０が高抵抗状態にあるかまたは低抵抗状態にあるかを判別することができる。接続ノード１５３の電圧を読み出す装置と、上記電圧に基づいて高抵抗状態にあるかまたは低抵抗状態にあるかを判別する装置は図２８には図示していないが、列デコーダ／読み出し回路１５０に含まれる。
【０１１４】
この第５実施形態も第１実施形態と同様に、抵抗変化率が大きな抵抗変化メモリを提供することができる。
【０１１５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１１６】
１〜１Ｄ  メモリセル
１０  磁気抵抗効果素子
１１  強磁性層
１３  非磁性層
１５  強磁性層
１６  Ｎ／Ｐ／Ｎ接合
１７  Ｎ型半導体層
１８  Ｐ型半導体層
１９  Ｎ型半導体層
２１  金属層
２２  端子
２５  ゲート絶縁膜
２６  ゲート電極
【図１】
2015061043.tif 000003
【図２】
2015061043.tif 000004
【図３】
2015061043.tif 000005
【図４】
2015061043.tif 000006
【図５】
2015061043.tif 000007
【図６】
2015061043.tif 000008
【図７】
2015061043.tif 000009
【図８】
2015061043.tif 000010
【図９】
2015061043.tif 000011
【図１０】
2015061043.tif 000012
【図１１】
2015061043.tif 000013
【図１２】
2015061043.tif 000014
【図１３】
2015061043.tif 000015
【図１４】
2015061043.tif 000016
【図１５】
2015061043.tif 000017
【図１６】
2015061043.tif 000018
【図１７】
2015061043.tif 000019
【図１８】
2015061043.tif 000020
【図１９】
2015061043.tif 000021
【図２０】
2015061043.tif 000022
【図２１】
2015061043.tif 000023
【図２２】
2015061043.tif 000024
【図２３】
2015061043.tif 000025
【図２４】
2015061043.tif 000026
【図２５】
2015061043.tif 000027
【図２６】
2015061043.tif 000028
【図２７】
2015061043.tif 000029
【図２８】
2015061043.tif 000030