(57)【要約】【課題】発振回路から出力されるクロック信号を利用して温度を測定する温度センサ回路を提供する。【解決手段】温度センサ回路１は、クロック信号ＣＬＫを生成する発振回路２と、クロック信号ＣＬＫを利用して遅延信号Ｓ２を生成する遅延回路４と、遅延信号Ｓ２の遅延時間をクロック信号ＣＬＫのクロック数に基づいて計測する遅延時間計測回路５を備えている。温度センサ回路１では、クロック信号ＣＬＫの周期の温度に対する温度依存特性と遅延信号Ｓ２の遅延時間の温度に対する温度依存特性の相違に基づいて、遅延時間計測回路５で計測されるクロック数が温度に対して変動するように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有しており、クロック信号を生成する発振回路と、
ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、前記クロック信号を利用して遅延信号を生成する遅延回路と、
前記遅延信号の遅延時間を前記クロック信号のクロック数に基づいて計測する遅延時間計測回路と、
前記リングオシレータの電源端子と前記インバータチェーンの電源端子の少なくともいずれか一方に接続されている電圧調整回路と、を備えており、
前記クロック信号の周期の温度に対する温度依存特性と前記遅延信号の前記遅延時間の温度に対する温度依存特性の相違に基づいて、前記遅延時間計測回路で計測される前記クロック数が温度に対して変動するように構成されており、
前記電圧調整回路は、温度に基づいて調整された電圧を前記リングオシレータの電源端子及び／又は前記インバータチェーンの電源端子に提供する温度センサ回路。
【請求項２】
前記インバータチェーンの前記ＣＭＯＳインバータを構成する電界効果型トランジスタのゲート長が、前記リングオシレータの前記ＣＭＯＳインバータを構成する電界効果型トランジスタのゲート長よりも長く、
前記電圧調整回路は、前記インバータチェーンの電源端子に接続されている請求項１に記載の温度センサ回路。
【請求項３】
前記ＣＭＯＳインバータを構成するｐ型の電界効果型トランジスタのゲート幅が、前記ＣＭＯＳインバータを構成するｎ型の電界効果型トランジスタのゲート幅よりも長い請求項１又は２に記載の温度センサ回路。
【請求項４】
前記電圧調整回路は、温度に対する変化率が温度上昇に依存して低下する電圧を前記インバータチェーンの電源端子に提供するように構成されている請求項３に記載の温度センサ回路。
【請求項５】
前記電圧調整回路は、ダイオードである請求項３又は４に記載の温度センサ回路。
【請求項６】
前記電圧調整回路は、抵抗体である請求項３又は４に記載の温度センサ回路。
【請求項７】
前記リングオシレータの前記ＣＭＯＳインバータを構成する電界効果型トランジスタと前記インバータチェーンの前記ＣＭＯＳインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されている請求項１〜６のいずれか一項に記載の温度センサ回路。
【請求項８】
前記クロック信号を低い周波数に変換した低周波信号を生成し、前記遅延回路に提供する分周回路をさらに備えており、
前記遅延時間は、前記低周波信号の立ち上がりと前記遅延信号の立ち上がりの時間差である請求項１〜７のいずれか一項に記載の温度センサ回路。
【請求項９】
前記分周回路は、複数段のバイナリカウンタを有しており、
前記遅延時間計測回路は、前記バイナリカウンタのカウント値を記憶可能に構成されている記憶装置を有しており、
前記記憶装置は、前記遅延回路の出力の立ち上がりに応答して、前記バイナリカウンタの前記カウント値を記憶する請求項８に記載の温度センサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、温度センサ回路に関する。本明細書で開示される技術は特に、ＩＣ化に適した温度センサ回路に関する。
【背景技術】
【０００２】
発振回路から出力されるクロック信号のパルス幅は、温度に対して変動する温度依存特性を有していることが多い。この温度依存特性を利用して温度を測定する温度センサ回路が開発されており、その一例が特許文献１及び２に開示されている。
【０００３】
この種の温度センサ回路は、２つの発振回路を備えており、一方の発振回路からは温度依存クロック信号が生成され、他方の発振回路からは温度に依存しない基準クロック信号が生成される。この種の温度センサ回路では、基準クロック信号を用いて温度依存クロック信号のパルス幅の変動を計測し、温度情報を得ることを特徴としている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８７６５９号公報
【特許文献２】特開２００９−２３６６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記したように、この種の温度センサ回路では、温度依存特性を有しない高精度な基準クロック信号を必要とする。しかしながら、実際には、プロセスバラツキの影響によって、高精度な基準クロック信号を生成することは難しい。基準クロック信号を用いないで温度情報を得ることが可能な温度センサ回路が必要とされている。
【課題を解決するための手段】
【０００６】
本明細書で開示される温度センサ回路は、発振回路、遅延回路、遅延時間計測回路及び電圧調整回路を備える。発振回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有しており、クロック信号を生成する。遅延回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、クロック信号を利用して遅延信号を生成する。遅延時間計測回路は、遅延信号の遅延時間をクロック信号のクロック数に基づいて計測する。電圧調整回路は、リングオシレータの電源端子とインバータチェーンの電源端子の少なくともいずれか一方に接続されている。本明細書で開示される温度センサ回路では、クロック信号の周期の温度に対する温度依存特性と遅延信号の遅延時間の温度に対する温度依存特性の相違に基づいて、遅延時間計測回路で計測されるクロック数が温度に対して変動するように構成されている。さらに、本明細書で開示される温度センサ回路では、電圧調整回路が、温度に基づいて調整された電圧をリングオシレータの電源端子及び／又はインバータチェーンの電源端子に提供するように構成されている。
【０００７】
上記温度センサ回路では、クロック信号の周期と遅延信号の遅延時間の温度依存特性の相違を利用することを特徴としている。このため、温度依存特性を有するクロック信号を用いて遅延信号の遅延時間を計測したとしても、計測されるクロック数は温度に依存して変動することができるので、そのクロック数から温度情報が得られる。上記温度センサ回路によると、温度依存特性を有しない高精度な基準クロック信号を用いないで温度情報を得ることができる。さらに、上記温度センサ回路では、電圧調整回路が設けられているので、高温範囲においても正確な温度情報を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、温度センサ回路の概略を示すブロック図である。
【図２】図２は、発振回路に含まれるリングオシレータの概略を示す図である。
【図３】図３は、遅延回路に含まれるインバータチェーンの概略を示す図である。
【図４】図４は、リングオシレータ及びインバータチェーンを構成するＣＭＯＳインバータの回路図である。
【図５】図５は、遅延時間計測回路で計測されるカウント数の温度依存特性を示す図である。
【図６Ａ】図６Ａは、比較例において、低い温度Ｔａのときの動作波形を示す。
【図６Ｂ】図６Ｂは、比較例において、高い温度Ｔａのときの動作波形を示す。
【図７Ａ】図７Ａは、実施例において、低い温度Ｔａのときの動作波形を示す。
【図７Ｂ】図７Ｂは、実施例において、高い温度Ｔａのときの動作波形を示す。
【図８】図８は、バイナリカウンタを利用する温度センサ回路の概略を示すブロック図である。
【図９】図９は、比較例におけるデジタル出力値の温度依存特性を示す。
【図１０】図１０は、実施例におけるデジタル出力値の温度依存特性を示す。
【図１１】図１１は、リングオシレータ及びインバータチェーンを構成するＣＭＯＳインバータの模式的な断面図である。
【図１２】図１２は、ＣＭＯＳインバータを構成するｐ型ＭＯＳＦＥＴのゲート幅をパラメータとしたときの、温度と遅延時間の関係を示す。
【図１３】図１３は、ＣＭＯＳインバータを構成するｎ型ＭＯＳＦＥＴのゲート幅をパラメータとしたときの、温度と遅延時間の関係を示す。
【図１４】図１４は、電圧調整回路が設けられた温度センサ回路の概略を示す。
【図１５】図１５は、高温範囲において遅延時間の変化率が増加又は低下する発振回路の第１ＣＭＯＳインバータＩＮＶ１に対しての対策の一例を示す。
【図１６】図１６は、高温範囲において遅延時間の変化率が増加又は低下する遅延回路の第２ＣＭＯＳインバータＩＮＶ２に対しての対策の一例を示す。
【図１７】図１７は、リングオシレータ及びインバータチェーンを構成するＣＭＯＳインバータの理想的な温度と遅延時間の関係を示す。
【図１８Ａ】図１８Ａは、インバータチェーンを構成するＣＭＯＳインバータの遅延時間の変化率が高温範囲で大きく増加する場合の対策の一例を示す。
【図１８Ｂ】図１８Ｂは、インバータチェーンを構成するＣＭＯＳインバータの遅延時間の変化率が高温範囲で大きく低下する場合の対策の一例を示す。
【図１９Ａ】図１９Ａは、リングオシレータを構成するＣＭＯＳインバータの遅延時間の変化率が高温範囲で大きく増加する場合の対策の一例を示す。
【図１９Ｂ】図１９Ｂは、リングオシレータを構成するＣＭＯＳインバータの遅延時間の変化率が高温範囲で大きく低下する場合の対策の一例を示す。
【図２０】図２０は、電圧調整回路がダイオードで構成されている一実施形態を示す。
【図２１】図２１は、電圧調整回路が抵抗体で構成されている一実施形態を示す。
【図２２】図２２は、電圧調整回路が抵抗体で構成されている場合において、ＣＭＯＳインバータの遅延時間の変化率が改善される様子を示す。
【発明を実施するための形態】
【０００９】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１０】
（特徴１）温度センサ回路の一実施形態は、発振回路、遅延回路、遅延時間計測回路及び電圧調整回路を備えていてもよい。発振回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有しており、クロック信号を生成するものである。クロック信号の周期は、温度に対して変動してもよい。クロック信号の周期は、温度に対して増加する正の温度依存特性を有していてもよく、温度に対して減少する負の温度依存特性を有していてもよい。遅延回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、クロック信号を利用して遅延信号を生成するものである。ここで、「クロック信号を利用して」とは、クロック信号を直接的に遅延させて遅延信号を生成してもよく、クロック信号を起源とする信号を遅延させて遅延信号を生成してもよい。後者の例には、クロック信号を低周波化させた低周波信号を遅延させて遅延信号を生成する例が含まれる。遅延信号の遅延時間も、温度に対して変動してもよい。遅延信号の遅延時間は、温度に対して増加する正の温度依存特性を有していてもよく、温度に対して減少する負の温度依存特性を有していてもよい。なお、クロック信号の周期が正の温度依存特性を有する場合、遅延信号の遅延時間が正の温度依存特性を有しているのが望ましい。なお、この実施形態では、発振回路と遅延回路の双方がＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成することができるので、１チップ化が容易である。遅延時間計測回路は、遅延信号の遅延時間をクロック信号のクロック数に基づいて計測するものである。遅延時間計測回路は、アナログ回路を利用して遅延時間を計測してもよく、デジタル回路を利用して遅延時間を計測してもよい。遅延時間計測回路は、回路構成の簡単化、小サイズ化のためには、デジタル回路を利用するのが望ましい。クロック信号の周期の温度依存特性と遅延信号の遅延時間の温度依存特性が異なっている。電圧調整回路は、リングオシレータの電源端子とインバータチェーンの電源端子の少なくともいずれか一方に接続されている。電圧調整回路は、温度に基づいて調整された電圧をリングオシレータの電源端子及び／又はインバータチェーンの電源端子に提供する。電圧調整回路は、温度特性を有しており、高温範囲において、ＣＭＯＳインバータの遅延時間の温度に対する変化率を調整可能に構成されている。電圧調整回路の一例には、ダイオード（ダイオード接続したトランジスタを含む）、抵抗体、ＭＯＳトランジスタ、又はそれらの組合せが含まれる。
【００１１】
（特徴２）インバータチェーンのＣＭＯＳインバータを構成する電界効果型トランジスタのゲート長が、リングオシレータのＣＭＯＳインバータを構成する電界効果型トランジスタのゲート長よりも長くてよい。この場合、電圧調整回路は、インバータチェーンの電源端子に接続されていてもよい。ゲート長について上記関係が成立していると、温度センサ回路の出力が正の温度依存性を有することができる。ところが、上記関係を成立させるために、インバータチェーンのＣＭＯＳインバータを構成する電界効果型トランジスタのゲート長を長く設定すると、インバータチェーンのＣＭＯＳインバータの動作電流が小さくなる。このため、インバータチェーンのＣＭＯＳインバータが寄生ダイオードのリーク電流の影響を受け易くなる。このようなインバータチェーンのＣＭＯＳインバータの温度に対する遅延時間の変化率の線形性が崩れることが本願明細書において確認されている。したがって、遅延時間の変化率の線形性が崩れるＣＭＯＳインバータに対して電圧調整回路を設けることで、遅延時間の変化率の線形性の崩れを改善することができ、正確な温度情報を取得可能な温度センサ回路が実現される。
【００１２】
（特徴３）ＣＭＯＳインバータを構成するｐ型の電界効果型トランジスタのゲート幅が、インバータチェーンのＣＭＯＳインバータを構成するｎ型の電界効果型トランジスタのゲート幅よりも長くてよい。この場合、電圧調整回路は、温度に対する変化率が温度上昇に依存して低下する電圧をインバータチェーンの電源端子に提供するように構成されていてもよい。具体的には、電圧調整回路は、ダイオード（ダイオード接続したトランジスタを含む）、抵抗体、又はそれらの組合せであってもよい。ここで、電圧調整回路が提供する電圧の温度に対する変化率は、低温から高温までの全温度範囲において温度上昇に依存して低下してもよく、あるいは、特定の温度範囲において温度上昇に依存して低下してもよい。この実施形態によると、インバータチェーンにおいて、温度に対する遅延時間の変化率が線形性を有することができる。
【００１３】
（特徴４）リングオシレータのＣＭＯＳインバータを構成する電界効果型トランジスタとインバータチェーンのＣＭＯＳインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されていてもよい。この実施形態によると、チャネル長変調効果の相違によって、リングオシレータの温度依存特性とインバータチェーンの温度依存特性が異なるものとなる。すなわち、リングオシレータで生成されるクロック信号の周期の温度依存特性とインバータチェーンで生成される遅延信号の遅延時間の温度依存特性が異なることとなる。この実施形態では、リングオシレータとインバータチェーンの双方のＣＭＯＳインバータを構成する電界効果型トランジスタのチャネルのレイアウトを調整するだけで、異なる温度依存特性のクロック信号と遅延信号を生成することができる。
【００１４】
（特徴５）温度センサ回路は、クロック信号を低い周波数に変換した低周波信号を生成し、遅延回路に提供する分周回路をさらに備えていてもよい。この実施形態では、遅延時間が、低周波信号の立ち上がりと遅延信号の立ち上がりの時間差とすることができる。
【００１５】
（特徴６）分周回路は、複数段のバイナリカウンタを有していてもよい。この場合、遅延時間計測回路は、バイナリカウンタのカウント値を記憶可能に構成されている記憶装置を有していてもよい。さらに、記憶装置は、遅延回路の出力の立ち上がりに応答して、バイナリカウンタのカウント値を記憶してもよい。この実施形態によると、遅延時間の遅延時間において、バイナリカウンタがカウントしたクロック数が記憶装置に記憶される。また、バイナリカウンタの最上位ビットによって、記憶装置に記憶されるクロック数がリセットされるのが望ましい。
【実施例】
【００１６】
図１に示されるように、温度センサ回路１は、１チップ化された回路であり、発振回路２と分周回路３と遅延回路４と遅延時間計測回路５とを備えている。発振回路２は、クロック信号ＣＬＫを生成するように構成されている。クロック信号ＣＬＫは、例えばデューティー比が５０％の矩形波である。分周回路３は、クロック信号ＣＬＫを低い周波数の低周波信号Ｓ１に変換するように構成されている。分周回路３は、例えばクロック信号ＣＬＫの周波数を１／１０２４倍又は１／２０４８倍に低周波化する。遅延回路４は、低周波信号Ｓ１を遅延させた遅延信号Ｓ２を生成するように構成されている。遅延時間計測回路５は、低周波信号Ｓ１と遅延信号Ｓ２の時間差（遅延信号Ｓ２の遅延時間に相当する）をクロック信号ＣＬＫのクロック数に基づいて計測するように構成されている。また、遅延時間計測回路５は、その計測されたクロック数をデジタルの温度情報Ｄoutに変換して出力するように構成されている。
【００１７】
図２に示されるように、発振回路２は、第１インバータＩＮＶ１の複数個がリング状に接続されたリングオシレータで構成されている。リングオシレータは、例えば１１段の第１インバータＩＮＶ１を有している。
【００１８】
図３に示されるように、遅延回路４は、第２インバータＩＮＶ２の複数個が直列に接続されたインバータチェーンで構成されている。インバータチェーンは、例えば５０段の第２インバータＩＮＶ２を有している。
【００１９】
図４に示されるように、リングオシレータの第１インバータＩＮＶ１とインバータチェーンの第２インバータＩＮＶ２はいずれも、正電源ライン（Ｖｄｄライン）と負電源ライン（Ｖｓｓ）の間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳを備えている。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ドレインがＶｄｄラインに接続されており、ソースが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のソースに接続されており、ソースが負電源ラインＶｓｓに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。なお、第１寄生ダイオードＤ１及び第２寄生ダイオードＤ２については、後述する高温範囲の対策の説明において詳細する。
【００２０】
本実施例では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果とインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が異なるように構成されていることを特徴としている。具体的には、ゲート幅を一定としたときに、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長が、インバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短く構成されている。なお、この例では、第１インバータＩＮＶ１の第１トランジスタＴｒ１のゲート長が第２インバータＩＮＶ２の第１トランジスタＴｒ１のゲート長よりも短く、さらに、第１インバータＩＮＶ１の第２トランジスタＴｒ２のゲート長が第２インバータＩＮＶ２の第２トランジスタＴｒ２のゲート長よりも短い。この例に代えて、第１インバータＩＮＶ１の第１トランジスタＴｒ１と第２トランジスタＴｒ２のいずれか一方のゲート長のみが短くてもよい。
【００２１】
通常、トランジスタＴｒ１，Ｔｒ２は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、リングオシレータの第１インバータＩＮＶ１では、低温よりも高温で動作速度が低下するので、発振するクロック信号ＣＬＫの周期が増加する。すなわち、クロック信号ＣＬＫの周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。また、インバータチェーンの第２インバータＩＮＶ２でも、低温よりも高温で動作速度が低下するので、遅延信号Ｓ２の遅延時間が増加する。すなわち、遅延信号Ｓ２の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。ここで、チャネル長変調効果とは、ＩＶ特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が異なるとは、ＩＶ特性の飽和領域における電流増加量が異なることをいう。本実施例では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長がインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短いので、ＩＶ特性の飽和領域における電流増加量に関しては、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２の方がインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２よりも大きい。このため、低温から高温に変化したときに、リングオシレータのトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に小さく、インバータチェーンのトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に大きくなる。この結果、低温から高温に変化したときに、リングオシレータの動作速度の低下量が相対的に小さく、インバータチェーンの動作速度の低下量が相対的に大きくなる。
【００２２】
図５〜７を参照して、本実施例の温度センサ回路１の特徴を説明する。まず、図５及び図６を参照し、比較例の温度センサ回路の動作を説明する。比較例の温度センサ回路は、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果とインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果が一致している例（第１インバータＩＮＶ１と第２インバータＩＮＶ２の双方のトランジスタＴｒ１，Ｔｒ２のゲート幅及びゲート長が一致している）である。このため、比較例では、低温から高温に変化したときに、リングオシレータの動作速度の低下量とインバータチェーンの動作速度の低下量が一致するので、リングオシレータで生成されるクロック信号ＣＬＫの温度依存特性とインバータチェーンで生成される遅延信号Ｓ２の温度依存特性が一致する。前記したように、クロック信号ＣＬＫの周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。遅延信号Ｓ２の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、クロック信号ＣＬＫの周期の温度に対する変化率（基準温度の周期を「１」としたときの任意温度におけるパルス幅の比）と遅延信号Ｓ２の遅延時間の温度に対する変化率（基準温度の遅延時間を「１」としたときの任意温度における遅延時間の比）が略等しい関係となっており、双方の温度依存特性が一致している。
【００２３】
図６Ａ，６Ｂに示されるように、遅延信号Ｓ２が正の温度依存特性を有することから、低周波信号Ｓ１と遅延信号Ｓ２の時間差（遅延信号Ｓ２の遅延時間Ｔ１，Ｔ２）は、相対的に低い温度Ｔａ（図５参照）のときよりも、相対的に高い温度Ｔｂ（図５参照）のほうが長くなる。しかしながら、クロック信号ＣＬＫのパルス幅も正の温度依存特性を有しており、また、クロック信号ＣＬＫと遅延信号Ｓ２の温度依存特性が一致していることから、相対的に低い温度Ｔａと相対的に高い温度Ｔｂのそれぞれの遅延時間Ｔ１，Ｔ２で計測されるクロック信号ＣＬＫのクロック数が同一数の５となる。このように、リングオシレータで生成されるクロック信号ＣＬＫの温度依存特性とインバータチェーンで生成される遅延信号Ｓ２の温度依存特性が一致すると、図５に示されるように、クロック信号ＣＬＫのカウント数は温度に対して変動しない。比較例では、高感度に温度を計測することが難しい。
【００２４】
一方、本実施例の温度センサ回路１では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果とインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果が異なっており、このため、本実施例では、低温から高温に変化したときに、リングオシレータの動作速度の低下量とインバータチェーンの動作速度の低下量が異なっており、リングオシレータで生成されるクロック信号ＣＬＫの温度依存特性とインバータチェーンで生成される遅延信号Ｓ２の温度依存特性が異なっている。前記したように、クロック信号ＣＬＫの周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。遅延信号Ｓ２の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、遅延信号Ｓ２の遅延時間の温度に対する変化率（基準温度の周期を「１」としたときの任意温度におけるパルス幅の比）がクロック信号ＣＬＫのパルス幅の温度に対する変化率（基準温度の遅延時間を「１」としたときの任意温度における遅延時間の比）よりも大きい関係となっており、双方の温度依存特性が異なっている。
【００２５】
このため、図７Ａに示されるように、相対的に低い温度Ｔａでは、遅延信号Ｓ２の遅延時間Ｔ３で計測されるクロック信号ＣＬＫのクロック数が６である。図７Ｂに示されるように、相対的に高い温度Ｔｂでは、遅延信号Ｓ２の遅延時間Ｔ４で計測されるクロック信号ＣＬＫのクロック数が９である。このように、リングオシレータで生成されるクロック信号ＣＬＫの温度依存特性とインバータチェーンで生成される遅延信号Ｓ２の温度依存特性が相違していると、図５に示されるように、遅延時間計測回路５で計測されるクロック数が温度に対して変動する。本実施例では、クロック信号ＣＬＫの温度依存特性と遅延信号Ｓ２の温度依存特性の相違を利用して温度情報を得ることができる。
【００２６】
（シミュレーション結果）
図８に、シミュレーションに用いた温度センサ回路１０の構成を示す。この温度センサ回路１０は、発振回路１２と分周回路１３と遅延回路１４と遅延時間計測回路１５とを備えている。発振回路１２は、図２及び図４で例示したように、第１インバータＩＮＶ１の１１段で構成されたリングオシレータである。分周回路１３は、ＮＡＮＤ型のＤ型フリップフロップで構成された１０ビットのバイナリカウンタである。このため、分周回路１３は、クロック信号ＣＬＫの周波数を１／１０２４倍に低周波化する。遅延回路１４は、図３及び図４で例示したように、第２インバータＩＮＶ２の５０段で構成されたインバータチェーンである。遅延時間計測回路１５は、Ｄ型フリップフロップで構成された記憶装置（１１ビット×２のラッチ回路である）を有するエンコーダである。遅延時間計測回路１５は、分周回路１３のカウンタ値を入力可能に構成されている。ここで、分周回路１３の最上位ビットは、遅延回路１４に入力するとともに、遅延時間計測回路１５の記憶装置のリセット端子にも入力している。遅延回路１４の出力は、遅延時間計測回路１５の記憶装置のセット端子に入力している。遅延時間計測回路１５の記憶装置は、セット端子に「１」が入力した時に分周回路１３のカウント値を記憶し、リセット端子に「１」が入力した時に記憶していたカウント値を消去する。
【００２７】
リングオシレータの第１インバータＩＮＶ１では、第１トランジスタＴｒのサイズ（Ｗ／Ｌ）が３μｍ／０．３５μｍであり、第２トランジスタＴｒ２のサイズ（Ｗ／Ｌ）が１μｍ／０．３５μｍである。今回のシミュレーションでは、インバータチェーンの第２インバータＩＮＶ２において、第１トランジスタＴｒ１と第２トランジスタＴｒ２のゲート幅Ｗを一致させ、ゲート長Ｌをパラメータとした。
【００２８】
まず、温度センサ回路１０の動作を説明する。温度センサ回路１０では、分周回路１３の最上位ビットが「１」になる時（低周波信号Ｓ１の立ち上がり時に相当する）に、遅延時間計測回路１５の記憶装置に記憶されていたカウント値が消去される。遅延回路１４の出力が「１」になる時（遅延信号Ｓ２が立ち上がる時に相当する）に、遅延時間計測回路１５の記憶装置が分周回路１３のカウンタ値を記憶する。すなわち、低周波信号Ｓ１の立ち上がりから遅延信号Ｓ２の立ち上がりまで（遅延信号Ｓ２の遅延時間に相当する）において、分周回路１３がクロック信号ＣＬＫに応じてカウントしたクロック数を遅延時間計測回路１５が記憶する。遅延時間計測回路１５は、計測されたクロック数をデジタル出力値である温度情報Ｄoutに変換して出力する。
【００２９】
図９に、第１インバータＩＮＶ１と第２インバータＩＮＶ２のゲート長を一致させた場合のシミュレーション結果を示す。温度に対してデジタルの出力値が略一定であることが分かる。高感度に温度情報を得ることが難しい。
【００３０】
図１０に、第２インバータＩＮＶ２の第１トランジスタＴｒ１と第２トランジスタＴｒ２の双方のゲート長を０．３５μｍ，５μｍ，１０μｍに変えたときの結果を示す。ゲート長を大きくするほど、デジタル出力値が温度に対して大きく変動することが分かる。このように、第１インバータＩＮＶ１と第２インバータＩＮＶ２のゲート長を変えることで、第１インバータＩＮＶ１と第２インバータＩＮＶ２の温度依存特性が相違し、その相違に基づいて温度情報が得られることが分かる。
【００３１】
以下、本実施例の温度センサ回路１，１０の他の特徴を列記する。
（１）本実施例の温度センサ回路１，１０は、１つの発振回路２，１２から出力されるクロック信号ＣＬＫが、直列に接続された回路要素間のラインを経由するように構成されている。例えば、従来の温度センサ回路のように、２つの発振回路から出力される温度依存クロック信号と基準クロック信号が、並列に設けられた２つのラインを経由する場合に比して、回路構成を簡単化できる。
（２）従来の温度センサ回路では、温度依存クロック信号の周波数と基準クロック信号の周波数の絶対値を利用するものであり、それぞれの周波数を正確に調整する必要がある。しかしながら、プロセスバラツキの影響により、それぞれの周波数の正確に調整することは困難である。一方、本実施例の温度センサ回路１，１０では、リングオシレータの第１インバータＩＮＶ１の温度依存特性とインバータチェーンの第２インバータＩＮＶ２の温度依存特性の相対的な差を利用するので、プロセスバラツキの影響が抑制される。
（３）また、本実施例の温度センサ回路１，１０は、全ての回路要素をデジタル回路で構成することが可能である。このため、設計が容易であること、異なる製造プロセスに柔軟に対応できること、プロセスバラツキが抑制されること、低電圧で低消費電力化に対応できること、等のメリットがある。
【００３２】
（高温範囲での対策）
図１１に、リングオシレータ及びインバータチェーンを構成するＣＭＯＳのインバータＩＮＶ１，ＩＮＶ２（図４参照）の断面図を模式的に示す。図１１に示されるように、ｐ型ＭＯＳＦＥＴである第１トランジスタＴｒ１ではｐ+型ソースとｎ型ウェルの間に寄生の第１寄生ダイオードＤ１が存在しており、ｎ型ＭＯＳＦＥＴである第２トランジスタＴｒ２ではｎ+型ドレインとｐ型基板の間に寄生の第２寄生ダイオードＤ２が存在している。
【００３３】
寄生ダイオードＤ１，Ｄ２においては、高温範囲で逆方向のリーク電流が流れる。このリーク電流に起因して、リングオシレータが生成するクロック信号ＣＬＫの温度依存特性及びインバータチェーンが生成する遅延信号Ｓ２の温度依存特性については、高温範囲でその線形性が崩れることがある。
【００３４】
図１２及び図１３に、インバータＩＮＶ１，ＩＮＶ２における温度と遅延時間の関係を示す。図１２の例では、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲート長を０．２５μｍに固定し、第２トランジスタＴｒ２のゲート幅を０．３μｍに固定し、第１トランジスタＴｒ１のゲート幅を変動させたときの結果である。図１３の例では、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲート長を０．２５μｍに固定し、第１トランジスタＴｒ１のゲート幅を０．９μｍに固定し、第２トランジスタＴｒ２のゲート幅を変動させたときの結果である。なお、リングオシレータは複数個の第１インバータＩＮＶ１で構成されているので、個々の第１インバータＩＮＶ１の遅延時間は、リングオシレータで生成されるクロック信号ＣＬＫの周期の温度に対する温度依存特性に影響する。同様に、インバータチェーンは複数個の第２インバータＩＮＶ２で構成されているので、個々の第２インバータＩＮＶ２の遅延時間は、インバータチェーンで生成される遅延信号Ｓ２の温度に対する温度依存特性に影響する。
【００３５】
図１２に示されるように、ｐ型ＭＯＳＦＥＴである第１トランジスタＴｒ１のゲート幅が長くなると、高温範囲において温度に対する遅延時間の線形性が崩れ、遅延時間の変化率が低温範囲よりも高温範囲で低下する傾向にある。一方、図１３に示されるように、ｎ型ＭＯＳＦＥＴである第２トランジスタＴｒ２のゲート幅が長くなると、高温範囲において温度に対する遅延時間の線形性が崩れ、遅延時間の変化率が低温範囲よりも高温範囲で増加する傾向にある。このように、インバータＩＮＶ１，ＩＮＶ２を構成する第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲートのサイズ（Ｗ／Ｌ）設計に基づいて、温度に対する遅延時間の変化率が高温範囲で低下することもあれば、増加することもある。
【００３６】
例えば、リングオシレータを構成する第１インバータＩＮＶ１の遅延時間の変化率が高温範囲で低下すると、リングオシレータが生成するクロック信号ＣＬＫの周期の温度に対する変化率も高温範囲で低下する。このとき、インバータチェーンを構成する第２インバータＩＮＶ２の遅延時間の変化率が高温範囲で一定又は増加すると、インバータチェーンが生成する遅延信号Ｓ２の遅延時間の変化率が高温範囲において一定又は増加する。この結果、遅延時間計測回路１５で計測されるクロック数の温度に対する変化率が低温範囲よりも高温範囲で増加し、クロック数と温度の関係の線形性が高温範囲で崩れ、正確な温度情報を得ることが困難になる。
【００３７】
あるいは、リングオシレータを構成する第１インバータＩＮＶ１の遅延時間の変化率が高温範囲で増加すると、リングオシレータが生成するクロック信号ＣＬＫの周期の温度に対する変化率も高温範囲で増加する。このとき、インバータチェーンを構成する第２インバータＩＮＶ２の遅延時間の変化率が高温範囲で一定又は低下すると、インバータチェーンが生成する遅延信号Ｓ２の遅延時間の変化率が高温範囲において一定又は低下する。この結果、遅延時間計測回路１５で計測されるクロック数の温度に対する変化率が低温範囲よりも高温範囲で低下し、クロック数と温度の関係の線形性が高温範囲で崩れ、正確な温度情報を得ることが困難になる。
【００３８】
このような問題に対策する一例を図１４に示す。図１４に示されるように、発振回路２の電源端子Ｖｉｎに第１電圧調整回路１２が接続されており、遅延回路４の電源端子Ｖｉｎに第２電圧調整回路１４が接続されている。第１電圧調整回路１２は、温度に基づいて電源電圧Ｖｄｄを調整し、調整した電圧を発振回路２の電源端子Ｖｉｎに提供するように構成されている。第２電圧調整回路１４は、温度に基づいて電源電圧Ｖｄｄを調整し、調整した電圧を遅延回路４の電源端子Ｖｉｎに提供するように構成されている。ここで、第１電圧調整回路１２は、電圧調整機能を有する複数の回路素子で構成され、回路素子の各々が発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の各々に対して接続されていてもよい。あるいは、第１電圧調整回路１２は、発振回路２に対して１つの回路素子で構成されていてもよい。同様に、第２電圧調整回路１４は、電圧調整機能を有する複数の回路素子で構成され、回路素子の各々が遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の各々に対して接続されていてもよい。あるいは、第２電圧調整回路１４は、遅延回路４に対して１つの回路素子で構成されていてもよい。また、第１電圧調整回路１２及び第２電圧調整回路１４は、発振回路２及び遅延回路４と同一の温度環境に曝されるように、発振回路２及び遅延回路４が形成されているチップ内に形成されるのが望ましい。
【００３９】
図１５に示されるように、例えば、発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の遅延時間の変化率が高温範囲で増加する場合、第１電圧調整回路１２は、高温範囲の電圧降下が低温範囲の電圧降下よりも小さくなるように構成されているのが望ましい。これにより、発振回路２の電源端子Ｖｉｎに供給される電圧は、低温範囲よりも高温範囲で大きくなる。又は、第１電圧調整回路１２は、温度に対する変化率が高温範囲で増加するように調整された電圧を発振回路２の電源端子Ｖｉｎに提供するように構成されていてもよい。これらの結果、リングオシレータを構成する第１インバータＩＮＶ１の動作電流が高温範囲で補償され、第１インバータＩＮＶ１の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となる。あるいは、発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の遅延時間の変化率が高温範囲で低下する場合、第１電圧調整回路１２は、高温範囲の電圧降下が低温範囲の電圧降下よりも大きくなるように構成されているのが望ましい。これにより、発振回路２の電源端子Ｖｉｎに供給される電圧は、低温範囲よりも高温範囲で小さくなる。又は、第１電圧調整回路１２は、温度に対する変化率が高温範囲で低下するように調整された電圧を発振回路２の電源端子Ｖｉｎに提供するように構成されていてもよい。これらの結果、リングオシレータを構成する第１インバータＩＮＶ１の動作電流が高温範囲で補償され、第１インバータＩＮＶ１の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となる。
【００４０】
また、図１６に示されるように、例えば、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の遅延時間の変化率が高温範囲で増加する場合、第２電圧調整回路１４は、高温範囲の電圧降下が低温範囲の電圧降下よりも小さくなるように構成されているのが望ましい。これにより、遅延回路４の電源端子Ｖｉｎに供給される電圧は、低温範囲よりも高温範囲で大きくなる。又は、第２電圧調整回路１４は、温度に対する変化率が高温範囲で増加するように調整された電圧を遅延回路４の電源端子Ｖｉｎに提供するように構成されていてもよい。これらの結果、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の動作電流が高温範囲で補償され、第２インバータＩＮＶ２の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となる。あるいは、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の遅延時間の変化率が高温範囲で低下する場合、第２電圧調整回路１４は、高温範囲の電圧降下が低温範囲の電圧降下よりも大きくなるように構成されているのが望ましい。これにより、遅延回路４の電源端子Ｖｉｎに供給される電圧は、低温範囲よりも高温範囲で小さくなる。又は、第２電圧調整回路１４は、温度に対する変化率が高温範囲で低下するように調整された電圧を遅延回路４の電源端子Ｖｉｎに提供するように構成されていてもよい。これらの結果、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の動作電流が高温範囲で補償され、第２インバータＩＮＶ２の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となる。
【００４１】
図１７に、理想的なインバータＩＮＶ１，ＩＮＶ２の遅延時間を示す。リングオシレータの第１インバータＩＮＶ１及びインバータチェーンの第２インバータＩＮＶ２の各々において、温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定であり、その変化率についてはインバータチェーンの第２インバータＩＮＶ２の方が大きい。このような関係が得られていると、遅延時間計測回路１５で計測されるクロック数の温度に対する変化率が低温範囲から高温範囲まで一定となり、クロック数と温度の関係の線形性が低温範囲から高温範囲まで維持され、正確な温度情報が得られる。
【００４２】
以下、様々な対策パターンを例示する。以下では、対策が施されていないときの温度と遅延時間の関係を実線で示し、対策を施したときの温度と遅延時間の関係を破線で示す。
【００４３】
図１８Ａに示される例では、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の温度に対する遅延時間の変化率が、高温範囲で増加している。このような場合、遅延回路４に接続される第２電圧調整回路１４を、温度に対する変化率が高温範囲で増加するように調整された電圧を提供するように設計することで、第２インバータＩＮＶ２の高温範囲における遅延時間の変化率を低下させてもよい。あるいは、発振回路２に接続される第１電圧調整回路１２を、温度に対する変化率が高温範囲で低下するように調整された電圧を提供するように設計することで、第１インバータＩＮＶ１の高温範囲における遅延時間の変化率を増加させてもよい。
【００４４】
図１８Ｂに示される例では、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の温度に対する遅延時間の変化率が、高温範囲で低下している。このような場合、遅延回路４に接続される第２電圧調整回路１４を、温度に対する変化率が高温範囲で低下するように調整された電圧を提供するように設計することで、第２インバータＩＮＶ２の高温範囲における遅延時間の変化率を増加させてもよい。あるいは、発振回路２に接続される第１電圧調整回路１２を、温度に対する変化率が高温範囲で増加するように調整された電圧を提供するように設計することで、第１インバータＩＮＶ１の高温範囲における遅延時間の変化率を低下させてもよい。
【００４５】
図１９Ａに示される例では、発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の温度に対する遅延時間の変化率が、高温範囲で増加している。このような場合、遅延回路４に接続される第２電圧調整回路１４を、温度に対する変化率が高温範囲で低下するように調整された電圧を提供するように設計することで、第２インバータＩＮＶ２の高温範囲における遅延時間の変化率を増加させてもよい。あるいは、発振回路２に接続される第１電圧調整回路１２を、温度に対する変化率が高温範囲で増加するように調整された電圧を提供するように設計することで、第１インバータＩＮＶ１の高温範囲における遅延時間の変化率を低下させてもよい。
【００４６】
図１９Ｂに示される例では、発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の温度に対する遅延時間の変化率が、高温範囲で低下している。このような場合、遅延回路４に接続される第２電圧調整回路１４を、温度に対する変化率が高温範囲で増加するように調整された電圧を提供するように設計することで、第２インバータＩＮＶ２の高温範囲における遅延時間の変化率を低下させてもよい。あるいは、発振回路２に接続される第１電圧調整回路１２を、温度に対する変化率が高温範囲で低下するように調整された電圧を提供するように設計することで、第１インバータＩＮＶ１の高温範囲における遅延時間の変化率を増加させてもよい。
【００４７】
図１８及び図１９の例では、リングオシレータを構成する第１インバータＩＮＶ１とインバータチェーンを構成する第２インバータＩＮＶ２のいずれか一方の線形性が崩れている場合を例示しているが、第１インバータＩＮＶ１と第２インバータＩＮＶ２の双方の線形性が崩れる場合には、図１８及び図１９に例示される技術を適宜に組合せることで対策することが可能である。
【００４８】
図２０に、第１電圧調整回路１２及び第２電圧調整回路１４の一例を示す。この例の第１電圧調整回路１２は、第１ダイオードＤ１２を有している。第１ダイオードＤ１２では、カソードが発振回路２の電源端子Ｖｉｎに接続されており、アノードに電源電圧Ｖｄｄが印加されている。この例の第２電圧調整回路１４は、第２ダイオードＤ１４を有している。第２ダイオードＤ１４では、カソードが遅延回路４の電源端子Ｖｉｎに接続されており、アノードに電源電圧Ｖｄｄが印加されている。ここで、第１電圧調整回路１２は、複数の第１ダイオードＤ１２で構成され、第１ダイオードＤ１２の各々が発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の各々に対して接続されていてもよい。あるいは、第１電圧調整回路１２は、発振回路２に対して１つの第１ダイオードＤ１２で構成されていてもよい。同様に、第２電圧調整回路１４は、複数の第２ダイオードＤ１４で構成され、第２ダイオードＤ１４の各々が遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の各々に対して接続されていてもよい。あるいは、第２電圧調整回路１４は、遅延回路４に対して１つの第２ダイオードＤ１４で構成されていてもよい。また、第１ダイオードＤ１２及び第２ダイオードＤ１４は、発振回路２及び遅延回路４と同一の温度環境に曝されるように、発振回路２及び遅延回路４が形成されているチップ内に形成されるのが望ましい。
【００４９】
第１ダイオードＤ１２を有する第１電圧調整回路１２は、発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の遅延時間の変化率が高温範囲で低下する場合に有用である。同様に、第２ダイオードＤ１４を有する第２電圧調整回路１４は、遅延回路４のリングオシレータを構成する第２インバータＩＮＶ２の遅延時間の変化率が高温範囲で低下する場合に有用である。図１１に示すように、リングオシレータ及びインバータチェーンを構成するＣＭＯＳのインバータＩＮＶ１，ＩＮＶ２には寄生ダイオードＤ１，Ｄ２が存在しており、これらの寄生ダイオードＤ１，Ｄ２には、高温範囲で逆方向のリーク電流が流れる。リングオシレータ及びインバータチェーンを構成するＣＭＯＳのインバータＩＮＶ１，ＩＮＶ２の遅延時間の変化率が高温範囲で低下するのは、このリーク電流が原因である。例えば、寄生ダイオードＤ１，Ｄ２を介して急激なリーク電流が流れると、第１電圧調整回路１２の第１ダイオードＤ１２に順方向の大電流が流れるので、第１ダイオードＤ１２での電圧降下が大きくなり、第１電圧調整回路１２が発振回路２の電源端子Ｖｉｎに供給する電圧が小さくなる。この結果、発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の遅延時間の変化率が補償される。同様に、寄生ダイオードＤ１，Ｄ２を介して急激なリーク電流が流れると、第２電圧調整回路１４の第２ダイオードＤ１４に順方向の大電流が流れるので、第２ダイオードＤ１２での電圧降下が大きくなり、第２電圧調整回路１４が遅延回路４の電源端子Ｖｉｎに供給する電圧が小さくなる。この結果、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の遅延時間の変化率が補償される。
【００５０】
通常、一般的な電界効果トランジスタにおいては、ｎ型の電界効果トランジスタがｐ型の電界効果トランジスタよりも大きい（例えば、２．５〜３倍）電流駆動能力を有する。このため、インバータを構成する場合、ｎ型の電界効果トランジスタとｐ型の電界効果トランジスタの電流駆動能力を一致させるために、ｐ型の電界効果トランジスタのサイズ（Ｗ／Ｌ）をｎ型の電界効果トランジスタのサイズ（Ｗ／Ｌ）よりも大きく（例えば、２．５〜３倍）することが一般的な設計手法である。本実施例のインバータＩＮＶ１，ＩＮＶ２でも、ｐ型の電界効果トランジスタのゲート幅がｎ型の電界効果トランジスタのゲート幅よりも長く設定される。このため、図１２に示されるように、このようなインバータＩＮＶ１，ＩＮＶ２では、寄生ダイオードＤ１，Ｄ２を介したリーク電流に起因して高温範囲において遅延時間の変化率が低下する。このため、図２０に示されるように、電圧調整回路１２，１４がダイオードＤ１２，Ｄ１４で構成されていると、インバータＩＮＶ１，ＩＮＶ２の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となり、遅延時間計測回路１５で計測されるクロック数の温度に対する変化率が低温範囲から高温範囲まで一定となり、クロック数と温度の関係の線形性が低温範囲から高温範囲まで維持され、正確な温度情報が得られる。
【００５１】
なお、温度センサ回路では、必要に応じて、第１電圧調整回路１２を省略し、第２電圧調整回路１４のみが設けられていてもよい。その理由は以下による。図１０のシミュレーションで示したように、遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２のゲート長が発振回路２のリングオシレータを構成する第１インバータＩＮＶ１のゲート長よりも長くなると、温度センサ回路の出力が正の温度依存性を有する。このような構成を採用した場合、第２インバータＩＮＶ２のゲート長が長いので、遅延回路４の動作電流が小さくなり、この結果、遅延回路４は、寄生ダイオードのリーク電流の影響を受け易くなる。このため、遅延回路４に第２電圧調整回路１４を接続することで、実用的な高温対策が可能となる場合がある。
【００５２】
図２１に、第１電圧調整回路１２及び第２電圧調整回路１４の他の一例を示す。この例の第１電圧調整回路１２は、第１抵抗体Ｒ１２を有している。この例の第２電圧調整回路１４は、第２抵抗体Ｒ１４を有している。ここで、第１電圧調整回路１２は、複数の第１抵抗体Ｒ１２で構成され、第１抵抗体Ｒ１２の各々が発振回路２のリングオシレータを構成する第１インバータＩＮＶ１の各々に対して接続されていてもよい。あるいは、第１電圧調整回路１２は、発振回路２に対して１つの第１抵抗体Ｒ１２で構成されていてもよい。同様に、第２電圧調整回路１４は、複数の第２抵抗体Ｒ１４で構成され、第２ダイオードＤ１４の各々が遅延回路４のインバータチェーンを構成する第２インバータＩＮＶ２の各々に対して接続されていてもよい。あるいは、第２電圧調整回路１４は、遅延回路４に対して１つの第２抵抗体Ｒ１４で構成されていてもよい。また、第１抵抗体Ｒ１２及び第２抵抗体Ｒ１４は、発振回路２及び遅延回路４と同一の温度環境に曝されるように、発振回路２及び遅延回路４が形成されているチップ内に形成されるのが望ましい。これらの抵抗体Ｒ１２，Ｒ１４は、半導体基板内に拡散抵抗として形成してもよく、半導体基板の表面にポリシリコンを用いて形成してもよい。これらの抵抗体Ｒ１２，Ｒ１４は、２次の温度抵抗係数を有している。このため、抵抗体Ｒ１２，Ｒ１４の電圧降下は、低温範囲よりも高温範囲で大きくなる。このため、第１電圧調整回路１２が発振回路２の電源端子Ｖｉｎに供給する電圧は、低温範囲よりも高温範囲において小さくなる。同様に、第２電圧調整回路１４が遅延回路４の電源端子Ｖｉｎに供給する電圧は、低温範囲よりも高温範囲において小さくなる。
【００５３】
図２２に示されるように、このような抵抗体Ｒ１２，Ｒ１４を有する電圧調整回路１２，１４は、第１インバータＩＮＶ１及び第２インバータＩＮＶ２の温度に対する遅延時間が上に凸となるような場合に有用である。電圧調整回路１２，１４は、インバータＩＮＶ１，ＩＮＶ２の遅延時間の変化率を増加させることができるので、インバータＩＮＶ１，ＩＮＶ２の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となる。
【００５４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５５】
１，１０：温度センサ回路
２，１２：発振回路
３，１３：分周回路
４，１４：遅延回路
５，１５：遅延時間計測回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図２０】
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【図２１】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２２】
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