(57)【要約】【課題】計測の信頼性が高い計測装置を提供する事。【解決手段】発振回路ＯＣは、計測回路ＭＣと複数個のインバーター回路とが環状に接続されている。計測回路ＭＣは、入力ノードと、出力ノードと、第一電源ノードと、第二電源ノードと、出力ノードと第一電源ノードとの間に直列に接続された第一トランジスター及び第一計測素子と、出力ノードと第二電源ノードとの間に直列に接続された第二トランジスター及び第二計測素子と、を含む。第一トランジスターのゲートが計測回路の入力ノードである。第一トランジスターと第二トランジスターとは相補的に動作する。計測回路ＭＣに於ける遅延時間はインバーター回路に於ける遅延時間よりも長い。発振回路の発振周波数が物理量に強く依存するので、高精度の物理量計測を行う事ができる。【選択図】図２
2015059786.tif 000002
【特許請求の範囲】
【請求項１】
物理量を計測する計測回路と複数個のインバーター回路とが環状に電気的に接続された発振回路であって、
前記計測回路は、
計測回路の入力ノードと、
計測回路の出力ノードと、
第一電源に電気的に接続された第一電源ノードと、
第二電源に電気的に接続された第二電源ノードと、
前記計測回路の出力ノードと前記第一電源ノードとの間に直列に電気的に接続された第一トランジスター及び第一計測素子と、
前記計測回路の出力ノードと前記第二電源ノードとの間に直列に電気的に接続された第二トランジスター及び第二計測素子と、
を含み、
前記第一トランジスターのゲートが前記計測回路の入力ノードと電気的に接続され、
前記第一トランジスターと前記第二トランジスターとは相補的に動作し、
前記計測回路に於ける遅延時間は前記インバーター回路に於ける遅延時間よりも長い事を特徴とする発振回路。
【請求項２】
前記計測回路はバッファー型であり、前記複数個は３個以上の奇数個である事を特徴とする請求項１に記載の発振回路。
【請求項３】
前記計測回路はインバーター型であり、前記複数個は２個以上の偶数個である事を特徴とする請求項１に記載の発振回路。
【請求項４】
前記第一計測素子と前記第二計測素子とは、逆バイアス状態に接続されたダイオードである事を特徴とする請求項１乃至３のいずれか一項に記載の発振回路。
【請求項５】
前記第一トランジスターと前記第二トランジスターとは異なった導電型であり、前記第二トランジスターのゲートに入力される信号は前記第一トランジスターのゲートに入力される信号と同相である事を特徴とする請求項１乃至４のいずれか一項に記載の発振回路。
【請求項６】
前記第一トランジスターと前記第二トランジスターとは同じ導電型であり、前記第二トランジスターのゲートに入力される信号は前記第一トランジスターのゲートに入力される信号と逆相である事を特徴とする請求項１乃至４のいずれか一項に記載の発振回路。
【請求項７】
前記計測回路に於ける遅延時間τ1に対する前記インバーター回路に於ける遅延時間τIvt-iの総和の比（Στivt-i／τ1）は、０．１以上１２０以下の範囲にある事を特徴とする請求項１乃至６のいずれか一項に記載の発振回路。
【請求項８】
前記計測回路の入力ノードが前記発振回路の出力ノードである事を特徴とする請求項１乃至７のいずれか一項に記載の発振回路。
【請求項９】
請求項１乃至８のいずれか一項に記載の発振回路を備えた事を特徴とする計測装置。
【請求項１０】
請求項１乃至８のいずれか一項に記載の発振回路を備えた事を特徴とする半導体装置。
【請求項１１】
請求項１乃至８のいずれか一項に記載の発振回路を備えた事を特徴とする電気光学装置。
【請求項１２】
請求項９に記載の計測装置、又は請求項１０に記載の半導体装置、又は請求項１１に記載の電気光学装置、を備えた事を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度や光量等の物理量に発振周波数が依存する発振回路と、この発振回路を備えた計測装置や半導体装置、電気光学装置、及びこれらの装置を備えた電子機器に関する。
【背景技術】
【０００２】
薄膜トランジスターを用いた温度センサーは、特許文献１や特許文献２に記載されている。又、温度センサーを備えた液晶装置は特許文献２に記載されている。特許文献１に記載されている計測装置（温度センサー）では、発振回路が行列状に配置され、各発振回路内では薄膜トランジスターと抵抗体とが直列接続されていた。抵抗体の電気抵抗は温度依存性を持つので、これを利用して温度と言った物理量が計測されていた。具体的には、計測の際に、薄膜トランジスターをオン状態とした上で、抵抗体に電流を通し、その電流値（抵抗体の電気抵抗）の変化を計測して、各発振回路の温度を計測していた。又、特許文献２に記載されている計測装置では、薄膜トランジスターにてリングオシレーターを組み、その発振周波数に基づいて温度を計測していた。薄膜トランジスターでは温度が上昇する程オン電流が増大していたので、リングオシレーターの発振周波数は温度依存性を持ち、発振周波数から温度を計測していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１７０６４２号公報
【特許文献２】特開２０００−９５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の計測装置（温度センサー）は、計測それ自体が温度変動を招き、計測結果に信頼感を抱けないという課題があった。即ち、電気抵抗を測定する抵抗体と薄膜トランジスターとが直接結ばれており、しかも薄膜トランジスターをオン状態として計測する為に、薄膜トランジスターの自己発熱が抵抗体の温度を上げ、正確な温度計測の妨げとなっていた。加えて、電気抵抗の温度依存性が弱い為に、従来の計測装置は小さな温度変化の計測を行いがたいという課題があった。
特許文献２に記載の計測装置では、計測装置（温度センサー）の感度が低いという課題があった。とりわけ薄膜トランジスターの性能が向上すると、リングオシレーターの発振周波数の温度依存性が弱まり、温度計測が困難になるという課題があった。図２３は薄膜トランジスターで組まれた従来のリングオシレーターの発振周波数の温度依存性を示している。実際に、温度依存性が殆ど見られない事が判る。この為に、高精度の温度計測が極めて困難であるという課題があった。
この様に、従来の計測装置は、計測結果に信頼感を抱けず、高精度の物理量計測が困難であるという課題があった。換言すれば、高性能で実用的な計測装置を実現しがたい、という課題があった。又、従来の液晶装置では、液晶装置の性能に影響を与える物理量（温度など）が正確に計測されず、それ故に液晶装置の表示が正しく制御され難いという課題があった。
【課題を解決するための手段】
【０００５】
本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現する事が可能である。
【０００６】
（適用例１）  本適用例に係わる発振回路は、物理量を計測する計測回路と複数個のインバーター回路とが環状に電気的に接続された発振回路であって、計測回路は、計測回路の入力ノードと、計測回路の出力ノードと、第一電源に電気的に接続された第一電源ノードと、第二電源に電気的に接続された第二電源ノードと、計測回路の出力ノードと第一電源ノードとの間に直列に電気的に接続された第一トランジスター及び第一計測素子と、計測回路の出力ノードと第二電源ノードとの間に直列に電気的に接続された第二トランジスター及び第二計測素子と、を含み、第一トランジスターのゲートが計測回路の入力ノードと電気的に接続され、第一トランジスターと第二トランジスターとは相補的に動作し、計測回路に於ける遅延時間はインバーター回路に於ける遅延時間よりも長い事を特徴とする。
第一計測素子と第二計測素子とでは、温度や光量と云った物理量に応じて、電気抵抗値が変わる。従って、この構成によると、温度や光量と云った物理量に応じて発振回路の周波数が変わり、これらの物理量を周波数値に変換した交番信号として計測する事ができる。又、計測回路の出力ノードと第一電源との間に第一トランジスターと第一計測素子とが直列に電気的に接続され、計測回路の出力ノードと第二電源との間に第二トランジスターと第二計測素子とが直列に電気的に接続されているので、計測対象物理量を反映した交番信号のデューティー比（論理１に相当する期間と論理０に相当する期間との比）がほぼ１：１とされ、信号処理が容易で、誤動作が生じにくい計測信号を得る事ができる。従って、計測結果の信頼感が高く、高精度の物理量計測が可能となる。換言すれば、高性能で実用的な計測を行う発振回路を実現する事ができる。
【０００７】
（適用例２）  上記適用例１に記載の発振回路において、計測回路はバッファー型であり、複数個は３個以上の奇数個である事が好ましい。
この構成によると、発振回路はインバーター回路を３個以上の奇数個含むので、リングオシレーター回路となり、交番信号を発振する事ができる。
【０００８】
（適用例３）  上記適用例１に記載の発振回路において、計測回路はインバーター型であり、複数個は２個以上の偶数個である事が好ましい。
この構成によると、発振回路はインバーター型の計測回路とインバーター回路とを総計で３個以上の奇数個含むので、リングオシレーター回路となり、交番信号を発振する事ができる。
【０００９】
（適用例４）  上記適用例１乃至３のいずれか一項に記載の発振回路において、第一計測素子と第二計測素子とは、逆バイアス状態に接続されたダイオードである事が好ましい。
逆バイアスに接続されたダイオードの漏れ電流は温度や光量と云った物理量に対する依存性が強い。従って、この構成によると、計測対象の物理量が僅かに変化しただけでも、周波数値が異なった交番信号を発する、高精度物理量を検出可能な発振回路を実現する事ができる。
【００１０】
（適用例５）  上記適用例１乃至４のいずれか一項に記載の発振回路において、第一トランジスターと第二トランジスターとは異なった導電型であり、第二トランジスターのゲートに入力される信号は第一トランジスターのゲートに入力される信号と同相である事が好ましい。
この構成によると、第一トランジスターがオン状態の際には第二トランジスターはオフ状態で、第一トランジスターがオフ状態の際には第二トランジスターはオン状態となる。従って、第一トランジスターがオン状態の際には、第一電源ノードと計測回路の出力ノードとは第一計測素子を介して導通状態とされ、計測回路の出力ノードは第二電源ノードと遮断される。同様に、第二トランジスターがオン状態の際には、第二電源ノードと計測回路の出力ノードとは第二計測素子を介して導通状態とされ、計測回路の出力ノードは第一電源ノードと遮断される。この結果、計測回路に論理１に相当する信号が入力されても、論理０に相当する信号が入力されても、第一計測素子か第二計測素子のいずれかが機能する事になり、物理量を正確に交番信号の周波数値に変換できると共に、交番信号のデューティー比をほぼ１：１とする事ができる。
【００１１】
（適用例６）  上記適用例１乃至４のいずれか一項に記載の発振回路において、第一トランジスターと第二トランジスターとは同じ導電型であり、第二トランジスターのゲートに入力される信号は第一トランジスターのゲートに入力される信号と逆相である事が好ましい。
この構成によると、第一トランジスターがオン状態の際には第二トランジスターはオフ状態で、第一トランジスターがオフ状態の際には第二トランジスターはオン状態となる。従って、第一トランジスターがオン状態の際には、第一電源ノードと計測回路の出力ノードとは第一計測素子を介して導通状態とされ、計測回路の出力ノードは第二電源ノードと遮断される。同様に、第二トランジスターがオン状態の際には、第二電源ノードと計測回路の出力ノードとは第二計測素子を介して導通状態とされ、計測回路の出力ノードは第一電源ノードと遮断される。この結果、計測回路に論理１に相当する信号が入力されても、論理０に相当する信号が入力されても、第一計測素子か第二計測素子のいずれかが機能する事になり、物理量を正確に交番信号の周波数値に変換できると共に、交番信号のデューティー比をほぼ１：１とする事ができる。
【００１２】
（適用例７）  上記適用例１乃至６のいずれか一項に記載の発振回路において、計測回路に於ける遅延時間τ1に対するインバーター回路に於ける遅延時間τIvt-iの総和の比（Στivt-i／τ1）は、０．１以上１２０以下の範囲にある事が好ましい。
遅延時間比ｋ2が著しく小さく、発振回路での信号帰還が余りにも速くなると計測回路の出力ノードに於ける電位振幅が小さくなり、発振回路が発振しなくなる恐れが生ずる。遅延時間比ｋ2が０．１以上であると、計測回路の出力ノードに於ける電位振幅は十分大きくなり、発振回路は計測物理量を反映した周波数で発振する事ができる。一方、遅延時間比ｋ2が１２０以下であると、発振回路が発する交番信号の周波数は計測物理量に対する依存性を示し、物理量を正しく計測する事ができる。即ち、この構成によると、物理量を周波数値に正しく反映させた交番信号を発振させる事ができる。
【００１３】
（適用例８）  上記適用例１乃至７のいずれか一項に記載の発振回路において、計測回路の入力ノードが発振回路の出力ノードである事が好ましい。
計測回路からの出力信号は振幅が限られた正弦波となる場合があるが、この際にも、出力信号がインバーター回路を経由する度に、振幅が増し波形が矩形波へと整形されて行く。従って、この構成によると、複数個のインバーター回路で波形整形され、振幅の大きい綺麗な矩形波を発振回路の出力信号とする事ができる。
【００１４】
（適用例９）  本適用例に係わる計測装置は、上記適用例１乃至８のいずれか一項に記載の発振回路を備えた事を特徴とする。
この構成によると、計測結果の信頼感が高く、高精度の物理量計測が可能な計測装置を実現する事ができる。換言すれば、高性能で実用的な計測を行う計測装置を実現する事ができる。
【００１５】
（適用例１０）  本適用例に係わる半導体装置は、上記適用例１乃至８のいずれか一項に記載の発振回路を備えた事を特徴とする。
半導体装置では、温度や光量と云った物理量に応じて、クロック信号の周波数を変えた方が好ましい場合がある。この構成によると、発振回路が発する交番信号をクロック信号その物や、クロック信号の元になる信号として利用する事ができる。例えば、半導体装置がダイナミックランダムアクセスメモリー装置である場合、温度に応じて、リフレッシュ間隔を変える事ができ、簡単な構成で、半導体装置の低消費電力を実現する事ができる。
【００１６】
（適用例１１）  本適用例に係わる電気光学装置は、上記適用例１乃至８のいずれか一項に記載の発振回路を備えた事を特徴とする。
電気光学装置では、温度や光量と云った物理量に応じて、電気光学装置の駆動条件を変えた方が好ましい場合がある。この構成によると、発振回路が発する交番信号を利用して電気光学装置を駆動させる事ができる。例えば、電気光学装置が液晶装置の場合、液晶材料の応答速度は温度に応じて異なる。こうした電気光学装置の性能に影響を与える物理量が正確に計測されるので、計測結果に応じて電気光学装置の駆動条件を変更する事ができ、それ故に液晶装置等の電気光学装置の表示を正しく制御する事ができる。
【００１７】
（適用例１２）  本適用例に係わる電子機器は、上記適用例９に記載の計測装置、又は適用例１０に記載の半導体装置、又は適用例１１に記載の電気光学装置、を備えた事を特徴とする。
この構成によると、温度や光量と云った物理量に応じて、電子機器の動作条件を変更する事ができる。従って、電子機器の性能を効率的に引き出す事が可能となる。
【図面の簡単な説明】
【００１８】
【図１】実施形態１に係わる計測装置を模式的に示す斜視外観図。
【図２】実施形態１に係わる計測装置の回路を説明する図。
【図３】実施形態１に係わる計測バッファー回路とインバーター回路とを説明する図。
【図４】実施形態１に係わる発振回路の動作を説明する図。
【図５】実施形態１に係わる発振回路の特性の一例を説明する図。
【図６】実施形態２に係わる計測装置の回路を説明する図。
【図７】実施形態２に係わる計測回路を説明する図。
【図８】実施形態３に係わる発振回路を説明する図。
【図９】実施形態３に係わる発振回路を説明する図。
【図１０】実施形態４に係わる発振回路を説明する図。
【図１１】実施形態４に係わる発振回路を説明する図。
【図１２】実施形態５に係わる計測素子を説明する図。
【図１３】実施形態６に係わるインバーター回路を説明する図。
【図１４】実施形態６−１に係わる発振回路を説明する図。
【図１５】実施形態６−２に係わる発振回路を説明する図。
【図１６】実施形態７に係わるインバーター回路を説明する図。
【図１７】実施形態７−１に係わる発振回路を説明する図。
【図１８】実施形態７−２に係わる発振回路を説明する図。
【図１９】実施形態８に係わる半導体装置の全体の構成を示すブロック図。
【図２０】ＤＲＡＭ装置のリフレッシュ動作周期を説明する図。
【図２１】実施形態９に係わる電気光学装置の回路ブロック図。
【図２２】実施形態１０に係わる電子機器の一例を説明した図。
【図２３】従来のリングオシレーターの発振周波数依存性を示した図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を、図面を用いて説明する。尚、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。
【００２０】
（実施形態１）
「計測装置の概要」
図１は、本実施形態に係わる計測装置を模式的に示す斜視外観図である。以下、図１を用いて、まず計測装置１００の概要を説明する。
【００２１】
本実施形態に係わる計測装置１００は、柔軟なプラスチックフィルムなどの可撓性を有する基板２に形成される。基板２には発振回路セルＯＣＣ（ｉ，ｊ）が行列状に複数個配置され、計測領域３をなしている。各発振回路セルＯＣＣ（ｉ，ｊ）には発振回路ＯＣが含まれている（図２参照）。発振回路セルＯＣＣ（ｉ，ｊ）からの発振周波数により、その発振回路セルＯＣＣ（ｉ，ｊ）に於ける物理量が計測される。計測される物理量は温度や光量である。
【００２２】
基板２には、計測領域３の他に、出力回路４と、第一選択回路５１と、第一処理回路５２と、第二選択回路６１と、第二処理回路６２と、が設けられている。計測領域３に配置された複数の発振回路ＯＣは、計測領域３の外周部に配置された第一選択回路５１と第二選択回路６１とにより、順次選択される。基板２の一辺を第一の方向（ｘ軸に平行な方向で、行方向とする）とし、第一の方向と交差する（ほぼ直交する）別の方向を第二の方向（ｙ軸に平行な方向で、列方向とする）とすると、第一選択回路５１と第一処理回路５２とは、計測領域３の外側で第一の方向に沿って形成され、第二選択回路６１と第二処理回路６２とは、計測領域３の外側で第二の方向に沿って形成される。発振回路ＯＣは第一の方向に沿って複数個形成されると共に、第一選択回路５１によって、第一の方向で選択される。同様に、発振回路ＯＣは第二の方向に沿って複数個形成されると共に、第二選択回路６１によって、第二の方向で選択される。選択された発振回路ＯＣは出力回路４と接続され、物理量計測がなされる。こうして行列状に配置された発振回路ＯＣにて順次物理量が測定され、物理量に関する面分布が得られる。尚、本実施形態では、発振回路ＯＣが行列状に複数個配置されているが、発振回路ＯＣは１個だけでも良く、この場合は、第一選択回路５１や第二選択回路６１などを省略する事もできる。
【００２３】
「回路」
図２は、本実施形態に係わる計測装置の回路を説明する図である。以下、図２を参照して、計測装置１００で使用される発振回路ＯＣ等を説明する。
【００２４】
図２に示す様に、計測装置１００は計測領域３と出力回路４、第一選択回路５１、第一処理回路５２、第二選択回路６１、第二処理回路６２とを有している。計測領域３には発振回路セルＯＣＣ（ｉ，ｊ）がＭ行Ｎ列の行列状に配置されている。ＭとＮは１以上の整数である（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）。
【００２５】
第一選択回路５１は第一の方向に関してＭ行の行線ＲＬから特定の一本の行線ＲＬを選択する。従って、第一選択回路５１は行選択回路でもある。第一選択回路５１にはシフトレジスター回路やデコーダー回路が使用される。第一処理回路５２は第一選択回路５１からの選択信号を計測に適する様に加工する。具体的には選択電位を変換するレベルシフター回路や、高速で安定的に行線を選択する様にバッファー回路を備える。本実施形態では、発振回路セルＯＣＣ（ｉ，ｊ）には行線ＲＬ（ｉ）と負電源線とが配線され、負電源線には負電源電位ＶSSが供給されている。行線ＲＬが選択されるとは、選択された行線ＲＬに第一選択回路５１と第一処理回路５２とから正電源電位ＶDDが供給される事を意味する。非選択の行線ＲＬには負電源電位ＶSSが供給される。尚、本実施形態とは反対に、発振回路セルＯＣＣ（ｉ，ｊ）には行線ＲＬ（ｉ）と正電源線とが配線され、正電源線には正電源電位ＶDDが供給され、行線が選択された際に、選択された行線ＲＬに負電源電位ＶSSが供給される構成としても良い。この場合、非選択の行線ＲＬには正電源電位ＶDDが供給される事になる。
【００２６】
第二選択回路６１は第二の方向に関してＮ列の列線ＣＬから特定の一本の列線ＣＬを選択する。従って、第二選択回路６１は列選択回路でもある。第二選択回路６１にはシフトレジスター回路やデコーダー回路が使用される。第二処理回路６２は第二選択回路６１からの選択信号を受けて、選択された列線ＣＬを出力回路４と接続する。即ち、第二処理回路６２は列毎に列選択素子を有し、列選択素子は、選択された列線ＣＬと、出力回路に繋がる局所出力線ＬＤＯＵＴと、を接続し、選択されていない非選択の列線ＣＬと局所出力線ＬＤＯＵＴとは電気的に絶縁される。列選択素子の一例はパスゲートである。本実施形態ではＮ型の薄膜トランジスターが列選択トランジスターＣＳＴとして、列選択素子（パスゲート）をなしている。ｊ列目の列選択トランジスターＣＳＴのゲートは第二選択回路６１のｊ列目の出力に接続し、ソースとドレインとの一方は局所出力線ＬＤＯＵＴに接続し、他方はｊ列目の列線ＣＬ（ｊ）に接続している。尚、本明細書では、パスゲートなどのトランジスターを介して接続されるとは、トランジスターがオン状態となり、ソースドレイン電圧Ｖdsが０．１Ｖ程度以上の際にトランジスターを通る電流値が概ね１０-7Ａ程度以上となる状態をいう。又、パスゲートなどのトランジスターにより絶縁されるとは、トランジスターがオフ状態となり、ソースドレイン電圧Ｖdsが０．１Ｖ程度以上の際にトランジスターを通る電流値が概ね１０-8Ａ程度以下となる状態をいう。
【００２７】
出力回路４はカウンター回路を含み、各発振回路ＯＣからの発振周波数をカウントする。本実施形態では、計測領域３と出力回路４の一部（カウンター回路）、第一選択回路５１、第一処理回路５２、第二選択回路６１、第二処理回路６２がＣＭＯＳ構成の（Ｎ型及びＰ型の）薄膜トランジスターで形成される。但し、計測領域３以外の幾つかの回路は、外付けの半導体素子（例えばシリコンＩＣチップ）にて形成されても良いし、発振回路ＯＣを含むこれらの回路が皆、半導体素子にて形成されても良い。
【００２８】
発振回路セルＯＣＣは、セル毎に発振回路ＯＣと行選択素子とを有する。ｉ行ｊ列に位置する発振回路セルＯＣＣ（ｉ，ｊ）の行選択素子は、それが選択されると発振回路ＯＣの出力ノード（本実施形態では、第０ノードｎ０）と列線ＣＬ（ｊ）とを接続し、選択されねば、発振回路ＯＣの出力ノードと列線ＣＬ（ｊ）とを電気的に絶縁する。行選択素子の一例はパスゲートである。本実施形態ではＮ型の薄膜トランジスターが行選択トランジスターＲＳＴとして、パスゲートとなっている。発振回路セルＯＣＣ（ｉ，ｊ）の行選択トランジスターＲＳＴのゲートはｉ行目の行線ＲＬ（ｉ）に接続し、ソースとドレインとの一方は発振回路ＯＣの出力ノードに接続し、他方はｊ列目の列線ＣＬ（ｊ）に接続している。従って、行選択トランジスターＲＳＴが選択されると、発振回路ＯＣの出力ノード（第０ノードｎ０）と列線ＣＬ（ｊ）とが接続され、行選択トランジスターＲＳＴが非選択とされると、発振回路ＯＣの出力ノード（第０ノードｎ０）と列線ＣＬ（ｊ）とは電気的に絶縁される。
【００２９】
次に、発振回路ＯＣを説明する。図２に示されている様に、発振回路ＯＣは、物理量を計測する計測回路ＭＣと複数個のインバーター回路Ｉｖｔとが環状に電気的に接続されている。計測回路ＭＣがバッファー型（計測バッファー回路ＭＢと称する）である際には、インバーター回路Ｉｖｔの個数（ＮIvt）である複数個とは３個以上の奇数個である。本実施形態では、計測回路ＭＣが計測バッファー回路ＭＢで、インバーター回路Ｉｖｔは第一インバーター回路Ｉｖｔ−１と第二インバーター回路Ｉｖｔ−２と第三インバーター回路Ｉｖｔ−３と第四インバーター回路Ｉｖｔ−４と第五インバーター回路Ｉｖｔ−５との５個（ＮIvt＝５）のインバーター回路Ｉｖｔが環状に電気的に接続されている。具体的には、計測回路ＭＣ（計測バッファー回路ＭＢ）の出力ノードが第一インバーター回路Ｉｖｔ−１の入力ノード（第１ノードｎ１）に電気的に接続され、第一インバーター回路Ｉｖｔ−１の出力ノードが第二インバーター回路Ｉｖｔ−２の入力ノード（第２ノードｎ２）に電気的に接続される。以下同様にして、第（ｋ−１）インバーター回路Ｉｖｔ−（ｋ−１）の出力ノードが第ｋインバーター回路Ｉｖｔ−ｋの入力ノード（第ｋノードｎｋ）に電気的に接続され（ｋは２以上ＮIvt以下の任意の整数）、第ＮIvtインバーター回路Ｉｖｔ−ＮIvtの出力ノードが計測回路ＭＣの入力ノード（第０ノードｎ０）に電気的に接続される。こうすると、発振回路ＯＣはインバーター回路Ｉｖｔを総計で３個以上の奇数個含むので、リングオシレーター回路となり、交番信号を発振する事ができる。又、リングオシレーター回路内に計測バッファー回路ＭＢを含むので、計測対象の物理量に応じた周期で発振回路ＯＣは交番信号を発振する事になる。尚、発振回路ＯＣで「電気的に接続されている」とは前段回路（信号を出力する回路）と後段回路（前段回路からの信号が入力される回路）とで、前段回路の出力ノードに出力された論理信号が後段回路の入力ノードに正しく伝達し得る機能を有する事を意味する。従って、前段回路と後段回路との間にパスゲートが設けられていても、パスゲートが通過状態（パスゲートをなすトランジスターがオン状態）では、前段回路の出力ノードに出力された論理信号は後段回路の入力ノードに正しく伝達されるので、電気的に接続されている事になる。同様に、前段回路と後段回路との間に抵抗素子や容量素子が設けられていても、前段回路の出力ノードに出力された論理信号が後段回路の入力ノードに正しく伝達される限り、電気的に接続されている事になる。又、インバーター回路Ｉｖｔとは入力ノードに入力された論理信号を出力ノードでは反転させる回路であり、バッファー回路とは入力ノードに入力された論理信号と出力ノードから出力される論理信号とが同じ論理となる回路である。インバーター回路Ｉｖｔやバッファー回路は論理閾値電位を有する。本明細書では、論理閾値電位よりも高い電位の信号を高電位信号と称し、論理閾値電位よりも低い電位の信号を低電位信号と称する。従って、インバーター回路Ｉｖｔとは、入力ノードに高電位信号が入力されると出力ノードに低電位信号を出力し、入力ノードに低電位信号が入力されると出力ノードに高電位信号を出力する回路である。又、バッファー回路とは、入力ノードに高電位信号が入力されると出力ノードに高電位信号を出力し、入力ノードに低電位信号が入力されると出力ノードに低電位信号を出力する回路である。
【００３０】
発振回路ＯＣの出力ノードは、計測回路ＭＣの入力ノード（本実施形態では第０ノードｎ０）である事が好ましい。これは、計測回路ＭＣからの出力信号は、場合によって、振幅が限られた正弦波となる事があるが、この振幅が限られた信号もインバーター回路Ｉｖｔを経由する度に、振幅が増し波形が矩形波へと整形されて行く為である。従って、こうする事で、発振回路ＯＣからの出力信号は、振幅の大きい綺麗な矩形波となる。実際に図２では第五インバーター回路Ｉｖｔ−５の出力ノード（第０ノードｎ０）が発振回路ＯＣの出力となっている。
【００３１】
「計測回路ＭＣ」
図３は、本実施形態に係わる計測バッファー回路（図３（ａ））とインバーター回路（図３（ｂ））とを説明する図である。尚、図３（ｂ）では第ｋインバーター回路Ｉｖｔ−ｋを例示している。以下、図３を参照して、発振回路ＯＣで使用される計測バッファー回路ＭＢとインバーター回路Ｉｖｔとを説明する。
【００３２】
図３に示す様に、計測回路ＭＣとインバーター回路Ｉｖｔとには第一電源Ｖ1と第二電源Ｖ2とが供給される。本実施形態では、第一電源Ｖ1は正電源電位ＶDDを供給する電源であり、第二電源Ｖ2は負電源電位ＶSSを供給する電源である。正電源電位ＶDDは、行線ＲＬが選択状態になった際に、これらの回路に第一電源Ｖ1から供給され、負電源電位ＶSSは第二電源Ｖ2（負電源線）より供給される。尚、発振回路ＯＣを図２に示す様な行列構成としない計測装置１００（例えば計測装置１００が発振回路ＯＣを一つ含む場合や、発振回路ＯＣ毎に出力回路４が備えられる場合）では、計測時には、常時、第一電源Ｖ1と第二電源Ｖ2とが発振回路ＯＣに電気的に接続されていても良い。
【００３３】
図３（ａ）に示す様に、計測回路ＭＣは第一トランジスターＴｒ１と第一計測素子ＭＥ１と第二トランジスターＴｒ２と第二計測素子ＭＥ２とを含んでいる。又、計測回路ＭＣでは、計測回路ＭＣの入力ノードと、計測回路ＭＣの出力ノードと、第一電源ノードｎＶ１と、第二電源ノードｎＶ２と、が定められる。第一電源ノードｎＶ１は第一電源Ｖ1に電気的に接続されるノードであり、第二電源ノードｎＶ２は第二電源Ｖ2に電気的に接続されるノードである。計測回路ＭＣの出力ノード（第１ノードｎ１）と第一電源ノードｎＶ１（第一電源Ｖ1）との間に第一トランジスターＴｒ１と第一計測素子ＭＥ１とが直列に電気的に接続され、計測回路ＭＣの出力ノード（第１ノードｎ１）と第二電源ノードｎＶ２（第二電源Ｖ2）との間に第二トランジスターＴｒ２と第二計測素子ＭＥ２とが直列に電気的に接続されている。第一計測素子ＭＥ１と第二計測素子ＭＥ２とでは、温度や光量と云った物理量に応じて、電気抵抗値が変わる。従って、温度や光量と云った物理量に応じて計測回路ＭＣに於ける遅延時間τ1が変化し、これに応じて発振回路ＯＣの周波数が変わる事になる。その結果、発振回路ＯＣは、これらの物理量を周波数値に反映させた交番信号を発振する事になる。
【００３４】
計測回路ＭＣでは、第一トランジスターＴｒ１のゲートが計測回路ＭＣの入力ノード（第０ノードｎ０）に電気的に接続され、第一トランジスターＴｒ１と第二トランジスターＴｒ２とは相補的に動作する。即ち、第一トランジスターＴｒ１がオン状態の際には第二トランジスターＴｒ２はオフ状態となっており、第一トランジスターＴｒ１がオフ状態の際には第二トランジスターＴｒ２はオン状態となっている。従って、本実施形態の様に、第一トランジスターＴｒ１と第二トランジスターＴｒ２とが異なった導電型である際には、第二トランジスターＴｒ２のゲートに入力される信号は第一トランジスターＴｒ１のゲートに入力される信号と同相となる。本実施形態では、第一トランジスターＴｒ１がＮ型電界効果トランジスターで、第二トランジスターＴｒ２はＰ型電界効果トランジスターである。この為に、第二トランジスターＴｒ２のゲートも計測回路ＭＣの入力ノード（第０ノードｎ０）に電気的に接続されている。第一トランジスターＴｒ１がＮ型で計測回路ＭＣの出力ノードよりも第一電源Ｖ1側に位置し、第二トランジスターＴｒ２がＰ型で計測回路ＭＣの出力ノードよりも第二電源Ｖ2側に位置するので、計測回路ＭＣは計測バッファー回路ＭＢとして機能している。尚、本実施形態の様に、計測バッファー回路ＭＢがＣＭＯＳ構成となっている場合、本明細書ではＣＭＯＳ計測バッファー回路ＣＭＢと称する事もある。
【００３５】
計測回路ＭＣを上述の構成とすると、発振回路ＯＣが交番信号を発振している最中に、第一計測素子ＭＥ１と第二計測素子ＭＥ２とのどちらか一方が必ず機能する事になる。計測回路ＭＣの出力ノードと第一電源ノードｎＶ１との間に第一トランジスターＴｒ１と第一計測素子ＭＥ１とが直列に電気的に接続され、計測回路ＭＣの出力ノードと第二電源ノードｎＶ２との間に第二トランジスターＴｒ２と第二計測素子ＭＥ２とが直列に電気的に接続されている。この為に、計測回路ＭＣの入力ノード（第０ノードｎ０）に高電位信号が入力されると、第一トランジスターＴｒ１がオン状態となり、第二トランジスターＴｒ２はオフ状態となるので、第一計測素子ＭＥ１が機能する事になる。同様に、計測回路ＭＣの入力ノード（第０ノードｎ０）に低電位信号が入力されると、第一トランジスターＴｒ１はオフ状態となり、第二トランジスターＴｒ２がオン状態となるので、第二計測素子ＭＥ２が機能する事になる。この様に、計測回路ＭＣの入力ノードに高電位信号が入力されても、低電位信号が入力されても、第一計測素子ＭＥ１と第二計測素子ＭＥ２とのどちらか一方が機能している事になる。
【００３６】
計測回路ＭＣでもインバーター回路Ｉｖｔでも、これらの回路の入力ノードの信号が変化した瞬間から出力ノードの信号が変化し終える迄には、或る程度の遅延時間が伴う。これを計測回路ＭＣやインバーター回路Ｉｖｔに於ける遅延時間と称する。計測回路ＭＣやインバーター回路Ｉｖｔに於ける遅延時間は、出力ノードに於ける容量値と、出力ノードと電源ノードとの間の電気抵抗値と、の積にて特徴付けられる。例えば、計測回路ＭＣの入力ノード（第０ノードｎ０）に高電位信号が入力された際の計測回路ＭＣに於ける遅延時間（高電位入力時遅延時間と称する）は、第１ノードｎ１に於ける容量値と、第１ノードｎ１と第一電源ノードｎＶ１との間の電気抵抗値と、の積にて特徴付けられる。第一トランジスターＴｒ１のオン抵抗は１キロオーム（１ｋΩ）から１００キロオーム（１００ｋΩ）程度であり、第一計測素子ＭＥ１の抵抗値は数ギガオーム（数ＧΩ）から数テラオーム（数ＴΩ）程度に設定されるので、実質的には、高電位入力時遅延時間は、第１ノードｎ１に於ける容量値と第一計測素子ＭＥ１の抵抗値との積にて特徴付けられる。同様に、計測回路ＭＣの入力ノード（第０ノードｎ０）に低電位信号が入力された際の計測回路ＭＣに於ける遅延時間（低電位入力時遅延時間と称する）は、第１ノードｎ１に於ける容量値と、第１ノードｎ１と第二電源ノードｎＶ２との間の電気抵抗値と、の積にて特徴付けられ、実質的には、第１ノードｎ１に於ける容量値と第二計測素子ＭＥ２の抵抗値との積にて特徴付けられる。第一計測素子ＭＥ１と第二計測素子ＭＥ２との電気抵抗値はこれらの素子の幅に比例するが、本実施形態では、第一計測素子ＭＥ１の幅と第二計測素子ＭＥ２の幅とを等しくし、第一計測素子ＭＥ１の電気抵抗値と第二計測素子ＭＥ２の電気抵抗値とを概ね等しくしている。その結果、高電位入力時遅延時間と低電位入力時遅延時間とは概ね等しくなる。尚、高電位入力時遅延時間と低電位入力時遅延時間との平均値を計測回路ＭＣに於ける遅延時間τ1と称する。本実施形態では、高電位入力時遅延時間と低電位入力時遅延時間と計測回路ＭＣに於ける遅延時間τ1とが概ね等しくなっている。
【００３７】
計測回路ＭＣで、高電位入力時遅延時間と低電位入力時遅延時間とが概ね等しいので、発振回路ＯＣが発する計測対象物理量を反映した交番信号のデューティー比（論理１に相当する期間と論理０に相当する期間との比）はほぼ１：１となる。これがもし計測回路ＭＣに計測素子ＭＥが一つだけだとすると、デューティー比は計測素子ＭＥの抵抗値とトランジスターのオン抵抗値との比となるので、大凡、百万：１となる。この様にデューティー比が余りにも異なると、カウントミスが発生し易くなる。即ち、物理量の計測に過ち（誤計測）が生じ易くなる。これに対して、本実施形態の計測回路ＭＣが発する交番信号のデューティー比はほぼ１：１であるので、交番信号の信号処理が容易で、誤計測が生じにくい計測信号を得る事になる。従って、計測結果の信頼感が高く、高精度の物理量計測が可能となる。換言すれば、高性能で実用的な計測を行う発振回路ＯＣを実現する事ができる。
【００３８】
計測回路ＭＣに用いられる第一計測素子ＭＥ１と第二計測素子ＭＥ２とは、逆バイアス状態に接続されたダイオードである事が好ましい。以降、第一計測素子ＭＥ１と第二計測素子ＭＥ２とを特に区別する必要がない場合、両者をまとめて、単に計測素子ＭＥと称する。本実施形態では、第一計測素子ＭＥ１と第二計測素子ＭＥ２とはＰＮ接合ダイオードＰＮＪＤであり、ＰＮ接合ダイオードＰＮＪＤのＮ型半導体領域が高電位側に電気的に接続され、Ｐ型半導体領域が低電位側に電気的に接続されている。具体的には、第一計測素子ＭＥ１のＮ型半導体領域は第一電源Ｖ1側に電気的に接続され、Ｐ型半導体領域は計測回路ＭＣの出力ノード（第１ノードｎ１）側に電気的に接続されている。同様に、第二計測素子ＭＥ２のＰ型半導体領域は第二電源Ｖ2側に電気的に接続され、Ｎ型半導体領域は計測回路ＭＣの出力ノード（第１ノードｎ１）側に電気的に接続されている。この様に、逆バイアスに接続されたダイオードの漏れ電流（計測電流と称する）は温度や光量と云った物理量に対する敏感が高い。言い換えると、計測対象の物理量が僅かに変化しただけでも、発振回路ＯＣが発する交番信号の周波数値が異なる事になる。従って、高精度物理量を検出可能な発振回路ＯＣを実現する事ができる。
【００３９】
尚、計測回路ＭＣの出力ノード（第１ノードｎ１）と第一電源ノードｎＶ１との間では、本実施形態の様に、第一トランジスターＴｒ１が第一計測素子ＭＥ１よりも第一電源ノードｎＶ１側に配置されていても良いし、これとは反対に、第一トランジスターＴｒ１が第一計測素子ＭＥ１よりも出力ノード（第１ノードｎ１）側に配置されていても良い。同様に、計測回路ＭＣの出力ノード（第１ノードｎ１）と第二電源ノードｎＶ２との間では、本実施形態の様に、第二トランジスターＴｒ２が第二計測素子ＭＥ２よりも第二電源ノードｎＶ２側に配置されていても良いし、これとは反対に、第二トランジスターＴｒ２が第二計測素子ＭＥ２よりも出力ノード側に配置されていても良い。
【００４０】
又、計測素子ＭＥに用いられるダイオードは、本実施形態の様にＰＮ接合ダイオードＰＮＪＤで有っても構わないし、Ｐ型半導体領域とＮ型半導体領域との間に真性半導体領域（Ｉ型半導体領域）を含むＰＩＮ接合ダイオードで有っても構わない。更には、トランジスターをダイオード接続したダイオード（ゲートとソースとを接続した電界効果トランジスター）で有っても構わない。本実施形態で示すＰＮ接合ダイオードＰＮＪＤを計測素子ＭＥに用いた場合、トランジスターをダイオード接続した物に対して、ゲート容量が存在しない分、回路が高速に動作する（高速に計測できる）との利点が生ずる。
【００４１】
発振回路ＯＣの温度や光量と云った物理量を検出する感度を上げるには、計測素子ＭＥの幅を第一トランジスターＴｒ１や第二トランジスターＴｒ２の幅よりも十分に広くする事が好ましい。具体的には、計測素子ＭＥの幅を第一トランジスターＴｒ１や第二トランジスターＴｒ２の幅の１００倍以上とし、より好ましくは１０００倍以上とする。本実施形態では、第一トランジスターＴｒ１と第二トランジスターＴｒ２の幅Ｗと長さＬとは共に１ミクロン（１μｍ）で、計測素子ＭＥの幅Ｗは２０００ミクロン（２０００μｍ）とされている。第一トランジスターＴｒ１と第二トランジスターＴｒ２とは相補的に動作しているので、一方がオン状態の際には他方はオフ状態となっている。このオフ状態になっているトランジスターでも計測対象物理量（例えば温度）により、漏れ電流（オフ電流と称する）が発生する。トランジスターのオフ電流は、ドレイン端に生じた逆バイアスのＰＮ接合リークに起因するので、計測素子ＭＥに於ける計測電流と発生原理は同一である。従って、発振回路ＯＣの物理量計測中に、例えば、計測回路ＭＣの入力ノード（第０ノードｎ０）に高電位信号が入力されると、第二トランジスターＴｒ２がオフ状態となり、第一計測素子ＭＥ１の計測電流が計測回路ＭＣの出力ノード（第１ノードｎ１）の容量を充電する事になる。この際に、本実施形態の様に、計測素子ＭＥの幅が第一トランジスターＴｒ１や第二トランジスターＴｒ２の幅の１００倍以上であると、電源（この場合、第二電源Ｖ2）に漏れ出るオフ電流は計測電流の１／１００以下となるので、発振回路ＯＣは正確に計測物理量を反映して発振する事になる。又、計測回路ＭＣの出力ノード（第１ノードｎ１）から電源（この場合、第二電源Ｖ2）に漏れ出るオフ電流が小さいので、後述する遅延時間比ｋ2が小さい際にも、発振回路ＯＣは交番信号を発振する事ができ、広い物理量（例えば、広い温度範囲）に渡って、物理量の計測を行う事ができる。
【００４２】
次に、図３（ｂ）を参照して、インバーター回路Ｉｖｔを説明する。本実施形態では、インバーター回路ＩｖｔはＣＭＯＳ構成となっている（ＣＭＯＳインバーター回路ＩｖｔＣＩｖｔと称する）。第ｋ段目のインバーター回路Ｉｖｔ（第ｋインバーター回路Ｉｖｔ−ｋ）はＮ型トランジスターＴＮ−ｋとＰ型トランジスターＴＰ−ｋとを有する。Ｎ型トランジスターＴＮ−ｋとＰ型トランジスターＴＰ−ｋとのゲートがインバーター回路Ｉｖｔの入力ノード（第ｎノードｎｋ）である。一方、Ｎ型トランジスターＴＮ−ｋのドレインとＰ型トランジスターＴＰ−ｋのドレインとが電気的に接続されて、インバーター回路Ｉｖｔの出力ノード（第ｎ＋１ノードｎｋ＋１）となる。Ｎ型トランジスターＴＮ−ｋのソースは第二電源Ｖ2に接続され、第二電源Ｖ2には負電源電位ＶSSが供給される。Ｐ型トランジスターＴＰ−ｋのソースは行線ＲＬ（ｉ）に接続され、行線ＲＬ（ｉ）には正電源電位ＶDD又は負電源電位ＶSSが供給される。行線ＲＬ（ｉ）に正電源電位ＶDDが供給されると、行線ＲＬ（ｉ）は選択状態となり、インバーター回路Ｉｖｔが動作し、発振回路ＯＣが発振すると共に、行選択トランジスターＲＳＴは選択状態（オン状態）となる。こうして選択された発振回路セルＯＣＣ（ｉ，ｊ）では物理量の計測がなされる。反対に、行線ＲＬ（ｉ）に負電源電位ＶSSが供給されると、行線ＲＬ（ｉ）は非選択状態となり、インバーター回路Ｉｖｔも発振回路ＯＣも動作せず、行選択トランジスターＲＳＴは非選択状態（オフ状態）となる。即ち、非選択の発振回路セルＯＣＣ（ｉ，ｊ）では物理量の計測がなされず、停止している。
【００４３】
インバーター回路Ｉｖｔに於ける遅延時間τIvt-iは、後段の回路の入力ノード（図３（ｂ）では第ｎ＋１ノードｎｋ＋１）の容量値と、Ｎ型トランジスターＴＮ−ｋ又はＰ型トランジスターＴＰ−ｋのオン抵抗との積にて特徴付けられる。インバーター回路Ｉｖｔを構成するＮ型トランジスターやＰ型トランジスターのオン抵抗は１キロオーム（１ｋΩ）から１００キロオーム（１００ｋΩ）程度であり、計測素子ＭＥの抵抗値は数ギガオーム（数ＧΩ）から数テラオーム（数ＴΩ）程度に設定されるので、計測回路ＭＣに於ける遅延時間τ1はインバーター回路Ｉｖｔに於ける遅延時間τIvt-iよりも長くなる。こうして、発振回路ＯＣが発する周波数は計測回路ＭＣに於ける遅延時間τ1に強く依存する様になる。又、図２に示す様に、発振回路ＯＣの中に計測回路ＭＣは一個であるので、発振回路ＯＣが発する周波数を高くする事ができる。発振回路ＯＣ中に複数個の計測回路ＭＣを配置しても良いが、この場合は、周波数が小さくなる。言い換えると、発振回路ＯＣの中に計測回路ＭＣが一個の場合は、短時間に精度の良い物理量計測が可能になる。
【００４４】
「発振周波数」
図４は、本実施形態に係わる発振回路の動作を説明する図である。以下、図４を参照して、発振回路ＯＣが動作して交番信号を発振する事を説明する。
【００４５】
図４は、図２と図３とに示す発振回路ＯＣが温度を計測して、交番信号を正しく発する事を説明している。ここでは、第一インバーター回路Ｉｖｔ−１を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とをそれぞれ１ミクロン（１μｍ）とし、第二インバーター回路Ｉｖｔ−２から第五インバーター回路Ｉｖｔ−５を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とをそれぞれ１０ミクロン（１０μｍ）とし、第五インバーター回路Ｉｖｔ−５の出力ノード（第０ノードｎ０）には遅延時間を調整する容量素子Ｃｐを設けてある。第一インバーター回路Ｉｖｔ−１の入力ノード（第１ノードｎ１）は計測回路ＭＣの計測電流にて充放電され、計測電流はインバーター回路Ｉｖｔを構成するＮ型トランジスターＴＮ−ｋやＰ型トランジスターＴＰ−ｋのオン電流に比べて極めて小さいので、第一インバーター回路Ｉｖｔ−１を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とは、第二インバーター回路Ｉｖｔ−２から第五インバーター回路Ｉｖｔ−５を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とより小さくするのが、高周波発振させる上で好ましい。本実施形態の様に、第一インバーター回路Ｉｖｔ−１を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とを、第二インバーター回路Ｉｖｔ−２から第五インバーター回路Ｉｖｔ−５を構成するＮ型トランジスターとＰ型トランジスターの長さと幅との１／１０程度以下とすると、或る程度、高速に発振回路ＯＣを動作させる事ができる。又、計測回路ＭＣを構成する第一トランジスターＴｒ１と第二トランジスターＴｒ２との長さと幅とは小さいので、第五インバーター回路Ｉｖｔ−５に於ける遅延時間τIvt-5を調整する目的で、第五インバーター回路Ｉｖｔ−５の出力ノード（第０ノードｎ０）に容量素子Ｃｐが設けられている。
【００４６】
図４にて、ｎ１からｎ０は第１ノードｎ１から第０ノードｎ０での電位変化を表している。図４の各図の縦軸が電位で、横軸は時間である。正電源電位ＶDDは５Ｖであり、負電源電位ＶSSは０Ｖである。計測回路ＭＣやインバーター回路Ｉｖｔの論理閾値電位はいずれも２．５Ｖである。第１ノードｎ１では、論理閾値電位の２．５Ｖに対して、振幅が約０．５Ｖで正弦波状の信号が出力されている。この信号が入力された第一インバーター回路Ｉｖｔ−１は、振幅を２．５Ｖに増幅して、第２ノードｎ２に出力している。第３ノードｎ３では、第２ノードｎ２に於ける正弦波が矩形波に整形されている。以降、第４ノードｎ４と第５ノードｎ５を経由し、発振回路ＯＣの出力ノード（第０ノードｎ０）からは、物理量を反映した矩形波の交番信号が発せられている。
【００４７】
図５は、本実施形態に係わる発振回路の特性の一例を説明する図である。以下、図５を参照して、発振回路ＯＣが物理量を正確に計測する為の条件を説明する。
【００４８】
図５は、ＣＭＯＳ計測バッファー回路ＣＭＢ１個と１９個のインバーター回路Ｉｖｔ（ＮIvt＝１９）とを環状に接続して発振回路ＯＣとした際の、発振周波数（縦軸）と温度（横軸）との関係を示している。図５に特性を示す発振回路ＯＣの構成は、以下の通りである。計測素子ＭＥの幅５００ミクロン（５００μｍ）。第一インバーター回路Ｉｖｔ−１を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とは、それぞれ１ミクロン（１μｍ）。第二インバーター回路Ｉｖｔ−２から第十八インバーター回路Ｉｖｔ−１８を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とは、それぞれ４０ミクロン（４０μｍ）。第十九インバーター回路Ｉｖｔ−１９を構成するＮ型トランジスターとＰ型トランジスターの長さと幅とは、それぞれ６０ミクロン（６０μｍ）。これら以外の構成は図２と図３とで説明した発振回路ＯＣと同じである。
【００４９】
まず、発振回路ＯＣが発する発振周波数ｆOCと、計測回路ＭＣに於ける遅延時間τ1と、インバーター回路Ｉｖｔに於ける遅延時間τIvt-iと、の関係を説明する。計測素子ＭＥに於ける計測電流ＩMEは数式１にて表現される。
【００５０】
【数１】
2015059786.tif 000003
【００５１】
数式１でＷMEは計測素子ＭＥの幅、Ｉ0はプレイクスポネンシャルファクター、εは活性化エネルギー、ｋBはボルツマン定数、Ｔは絶対温度である。数式１の右辺は計測素子ＭＥの抵抗値ＲMEの定義式で、係数ｋ1は計測素子ＭＥが機能している際の平均的な電位差を表すもので、大凡０．５と近似される。計測素子ＭＥに於ける計測電流（ＰＮ接合漏れ電流）は、ショックレイ・リード・ホール生成やプールフレンケル効果を伴うフォノン・アシステッド・トンネリングにより、空乏領域にて電子・正孔対の生成が行われる事が生成原理となるので、数式１で表現される。ショックレイ・リード・ホール生成やプールフレンケル効果を伴うフォノン・アシステッド・トンネリングでは、バンドギャップ中の捕獲準位（結晶中の欠陥等）に応じてその生成確率が変わるので、活性化エネルギーεはバンドギャップ値よりも小さい値となる。数式１を用いると、計測回路ＭＣに於ける遅延時間τ1を数式２と表せる。
【００５２】
【数２】
2015059786.tif 000004
【００５３】
数式２でＣn1は第１ノードｎ１に於ける容量値である。発振回路ＯＣが発する交番信号の半周期で計測回路ＭＣからの出力は逆相となって戻って来るので、発振周期τOC及び周波数ｆOCは数式３と表現される。
【００５４】
【数３】
2015059786.tif 000005
【００５５】
数式３でΣτIvt-iはインバーター回路Ｉｖｔに於ける遅延時間τIvt-iの総和で、第ｉインバーター回路Ｉｖｔ−ｉに於ける遅延時間τIvt-iに関してｉを１からＮIvtまで和を取った物である。インバーター回路Ｉｖｔに於ける遅延時間τIvt-iは物理量（温度や光量）に対する依存性が弱いので、数式２及び３に基づき、温度や光量が計測される。尚、温度は数式２に明示的に現れているが、光量はプレイクスポネンシャルファクターＩ0に反映される。光量が増えるに従い、プレイクスポネンシャルファクターＩ0が大きくなるので、光量も計測可能となる。
【００５６】
図５では、数式３に則り、発振周波数と温度との関係を示している。０℃から１００℃の温度範囲で温度が上昇する程、発振周波数が増大する事が判り、発振回路ＯＣの物理量計測に対する有効性が示されている。
【００５７】
次に、計測回路ＭＣに於ける遅延時間τ1に対するインバーター回路Ｉｖｔに於ける遅延時間τIvtiの総和の比（遅延時間比ｋ2と称する、ｋ2≡Στivt-i／τ1）に関して説明する。遅延時間比ｋ2は、０．１以上１２０以下の範囲にある事が好ましい。遅延時間比ｋ2が著しく小さく、発振回路ＯＣでの信号帰還が余りにも速くなると計測回路ＭＣの出力ノードに於ける電位振幅が小さくなり、発振回路ＯＣが発振しなくなる恐れが生ずる。第１ノードｎ１に於ける電位変化Ｖn1（ｔ）は数式４と近似できる。
【００５８】
【数４】
2015059786.tif 000006
【００５９】
従って、時刻ｔ＝０に第１ノードｎ１に出力された信号が、ＮIvt個のインバーター回路Ｉｖｔを経由して、計測回路ＭＣの入力ノードに帰還した際の第１ノードｎ１に於ける電位変化Ｖn1（Στivt-i）は数式５と近似される。
【００６０】
【数５】
2015059786.tif 000007
【００６１】
数式５から判る様に、遅延時間比ｋ2が余りにも小さいと（遅延時間比ｋ2がゼロに近いと）、第１ノードｎ１での振幅がゼロに近づき、発振が困難になる。発振回路ＯＣが正しく発振する為には、初期振幅Ｖ0の１０％程度は振幅が得られる必要がある。数式５にこの条件を適応すると、遅延時間比ｋ2は０．１以上となる。即ち、遅延時間比ｋ2が０．１以上であると、計測回路ＭＣの出力ノード（第１ノードｎ１）に於ける電位振幅は十分大きくなり、発振回路ＯＣは計測物理量を反映した周波数で発振する事ができるのである。実際に、図５の０℃では、遅延時間比ｋ2は０．１である。
【００６２】
数式２から判る様に、温度の上昇に伴い、計測回路ＭＣに於ける遅延時間τ1は小さくなって行く。温度が著しく高くなると、発振回路ＯＣの周波数はインバーター回路Ｉｖｔに於ける遅延時間τIvtiの総和で定まる様になる。実際に図５では、１００℃以上の温度範囲では、発振周波数の温度依存性は小さくなり、正確な温度計測が徐々に難しくなっている。図５で、１００℃に於ける遅延時間比ｋ2は１１８．３である。この様に、高精度で温度などの物理量を計測するには、遅延時間比ｋ2が１２０以下である事が好ましい。図５では、０℃から８０℃の温度範囲で発振周波数が大きく変化していて、より正確に物理量の計測が可能である事がわかる。８０℃に於ける遅延時間比ｋ2は３９．３であるので、より正確に物理量の計測を行うには、遅延時間比ｋ2は４０以下である事が好ましい。要するに、遅延時間比ｋ2が１２０以下であると、発振回路ＯＣが発する交番信号の周波数は計測物理量に対して強い依存性を示し、物理量を正しく計測する事ができる。又、遅延時間比ｋ2が４０以下であると、物理量をより正確に計測する事ができる。即ち、遅延時間比ｋ2を０．１以上１２０以下の範囲に設定すると、物理量を周波数値に正しく反映させた交番信号を発振させる事ができ、遅延時間比ｋ2を０．１以上４０以下の範囲に設定すると、物理量を周波数値としてより正確に計測する事ができる。
【００６３】
尚、第ｉインバーター回路Ｉｖｔ−ｉに於ける遅延時間τIvt-iは、第ｉインバーター回路Ｉｖｔ−ｉを構成するトランジスターのオン抵抗と、第ｉインバーター回路Ｉｖｔ−ｉの出力ノードに於ける容量値との積にて近似される。
【００６４】
「計測装置の製造方法」
計測装置１００では、柔軟性を有するプラスチックフィルムの基板２に薄膜回路を形成してあるが、ここでは計測装置１００の製造方法を述べる。具体的には、最初にガラス基板に形成された薄膜回路を剥離して、プラスチックフィルムに転写する方法でフレキシブルな計測装置１００を製造する事ができる。
【００６５】
第一工程として、製造元基板となるガラス基板上に剥離層を設ける。剥離層は厚みが５０ｎｍ程の水素化非晶質シリコン膜である。この剥離層上に下地絶縁膜となる酸化硅素膜を成膜した後に、薄膜トランジスターなどからなる薄膜回路を製造する。薄膜回路は、公知の低温工程多結晶シリコン薄膜トランジスターの製造方法を適応する。具体的には、下地絶縁膜上にレーザー結晶化された多結晶シリコン半導体層を設け、その後に、酸化硅素膜を用いたゲート絶縁膜と、アルミニウム又はアルミニウムに添加物を加えた金属を用いたゲートとを作成する。更に、酸化硅素膜を用いた層間絶縁層、アルミニウム又はアルミニウムに添加物を加えた金属を用いたソース領域コンタクト及びドレイン領域コンタクト（ソース領域配線金属層）を作成する。
【００６６】
次に第二工程として、仮接着剤を薄膜回路表面に塗布し、製造元基板を仮転写基板に貼り付ける。仮接着剤としては、アクリル系の樹脂に水溶性を与えるべくポリビニルピロリドン樹脂を混合したものを用いる。仮転写基板は平滑なガラス基板である。
【００６７】
次に第三工程として、製造元基板を取り外し、薄膜回路を仮転写基板に移す。製造元基板を取り外す方法としては、製造元基板裏面からレーザー光を照射して剥離層の内部又は界面に於ける密着力を弱め、次いで製造元基板と仮転写基板とを引き剥がす。こうする事で薄膜回路は仮転写基板に移される。
【００６８】
次に第四工程として、薄膜回路裏面に残る剥離層を除去し、例えばイオナイザーを用いて薄膜回路裏面に存在する電荷を除去する。此により剥離帯電や乾燥時の空気との摩擦帯電を或る程度除去できる。
【００６９】
次に第五工程として、例えばアクリル系の樹脂からなる永久接着剤を用いてプラスチックフィルムの第一面側に薄膜回路裏面を貼り付ける。プラスチックフィルムとしては、ポリイミドなどの耐熱性の高いフィルムを用いる事ができる。
【００７０】
プラスチックフィルムを貼り付けた後、第六工程として、プラスチックフィルム第二面側（第一面側と反対の面）に一時接着剤を用いて支持基板を接着する。この一時接着剤は熱や紫外光などの刺激で容易に接着性を喪失する材料で、且つ先の仮接着剤を溶解する溶媒には溶けない材質である。
【００７１】
次に第七工程として、仮接着剤を溶解する溶媒（この場合には水）を用いて仮転写基板を外す。その後、仮接着剤を洗浄して除去する。
【００７２】
次に第八工程として、実装作業を行う。まず、実装端子にテープ配線を実装する。この際には異方性導電ペーストや異方性導電フィルムを実装端子とテープ配線との間に配置して両者を接着する。その後、熱や紫外光などの刺激を一時接着剤に加えて、支持基板を取り外す。最後にテープ配線を計測装置１００の外に設けられた外部コントローラーに接続する。こうして、計測装置１００が完成する。
【００７３】
尚、基板２は上述のプラスチックフィルムの他に、厚みが５０マイクロメーターから５００マイクロメーター程度の薄い金属箔や、厚みが１０マイクロメーターから２００マイクロメーター程度の薄いガラスであっても良い。これらの基板は可撓性を有するので、ロボットの皮膚と云った様なあらゆる形状に適応できるが、平面形状の用途に計測装置１００を使用する場合には、厚みが０．４ｍｍから２ｍｍ程度のガラスを基板として使用しても良い。又、製造方法も厚いガラスに薄膜回路を形成した後にガラスを薄く削る方法や、プラスチックフィルムや金属箔に直接薄膜回路を形成する方法であっても良い。
【００７４】
上述した通り、本実施形態に係わる発振回路ＯＣとそれを用いた計測装置１００によれば、以下の効果を得る事ができる。温度や光量と云った物理量に応じて発振回路ＯＣの周波数が変わり、これらの物理量を周波数値に変換した交番信号として計測する事ができる。これらの又、計測対象物理量を反映した交番信号のデューティー比（論理１に相当する期間と論理０に相当する期間との比）がほぼ１：１とされ、信号処理が容易で、誤動作が生じにくい計測信号を得る事ができる。従来の多くの温度センサーなどは、計測結果がアナログ信号として出力されていたので、信号処理にはアナログデジタル変換回路が必要であった。これに対して、本実施形態に係わる発振回路ＯＣは矩形波の交番信号を出力するので、信号処理が容易である。従って、計測結果の信頼感が高く、高精度の物理量計測が可能となる。換言すれば、高性能で実用的な計測を行う発振回路ＯＣを実現する事ができる。
【００７５】
（実施形態２）
「計測インバーター回路を用いた形態」
図６は、実施形態２に係わる計測装置の回路を説明する図である。又、図７は、実施形態２に係わる計測回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣと計測装置１００とについて説明する。尚、実施形態１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【００７６】
本実施形態（図６）は実施形態１（図２）と比べて、計測回路ＭＣがインバーター型（計測インバーター回路ＭＩと称する）となっている点が異なっている。それ以外の構成は、実施形態１とほぼ同様である。
【００７７】
図６に示されている様に、発振回路ＯＣは、物理量を計測する計測回路ＭＣと複数個のインバーター回路Ｉｖｔとが環状に電気的に接続されている。計測回路ＭＣがインバーター型である際には、通常のインバーター回路Ｉｖｔの個数（ＮIvt）である複数個とは２個以上の偶数個である。本実施形態では、計測回路ＭＣが計測インバーター回路ＭＩで、第一インバーター回路Ｉｖｔ−１を兼ねている。それ以外の通常のインバーター回路Ｉｖｔは第二インバーター回路Ｉｖｔ−２と第三インバーター回路Ｉｖｔ−３と第四インバーター回路Ｉｖｔ−４と第五インバーター回路Ｉｖｔ−５との４個（ＮIvt＝４）で、計測インバーター回路ＭＩとインバーター回路Ｉｖｔとが総計５個、環状に電気的に接続されている。具体的には、計測回路ＭＣ（計測インバーター回路ＭＩ）の出力ノードが第二インバーター回路Ｉｖｔ−２の入力ノード（第２ノードｎ２）に電気的に接続され、第二インバーター回路Ｉｖｔ−２の出力ノードが第三インバーター回路Ｉｖｔ−３の入力ノード（第３ノードｎ３）に電気的に接続される。以下同様にして、第ｋインバーター回路Ｉｖｔ−ｋの出力ノードが第（ｋ＋１）インバーター回路Ｉｖｔ−（ｋ＋１）の入力ノード（第ｋ＋１ノードｎｋ＋１）に電気的に接続され（ｋは２以上ＮIvt以下の任意の整数）、第（ＮIvt＋１）インバーター回路Ｉｖｔ−（ＮIvt＋１）の出力ノードが計測回路ＭＣの入力ノード（第１ノードｎ１）に電気的に接続される。こうすると、発振回路ＯＣは計測インバーター回路ＭＩとインバーター回路Ｉｖｔとを総計で３個以上の奇数個含むので、リングオシレーター回路となり、交番信号を発振する事ができる。
【００７８】
図７に示す様に、計測回路ＭＣでは、第一トランジスターＴｒ１のゲートが計測回路ＭＣの入力ノード（本実施形態では、第１ノードｎ１）に電気的に接続され、第一トランジスターＴｒ１と第二トランジスターＴｒ２とは相補的に動作する。即ち、第一トランジスターＴｒ１がオン状態の際には第二トランジスターＴｒ２はオフ状態となっており、第一トランジスターＴｒ１がオフ状態の際には第二トランジスターＴｒ２はオン状態となっている。従って、本実施形態の様に、第一トランジスターＴｒ１と第二トランジスターＴｒ２とが異なった導電型である際には、第二トランジスターＴｒ２のゲートに入力される信号は第一トランジスターＴｒ１のゲートに入力される信号と同相となる。本実施形態では、第一トランジスターＴｒ１がＰ型電界効果トランジスターで、第二トランジスターＴｒ２はＮ型電界効果トランジスターである。この為に、第二トランジスターＴｒ２のゲートも計測回路ＭＣの入力ノード（第１ノードｎ１）に電気的に接続されている。第一トランジスターＴｒ１がＰ型で計測回路ＭＣの出力ノード（本実施形態では、第２ノードｎ２）よりも第一電源Ｖ1側に位置し、第二トランジスターＴｒ２がＮ型で計測回路ＭＣの出力ノードよりも第二電源Ｖ2側に位置するので、計測回路ＭＣは計測インバーター回路ＭＩとして機能している。尚、本実施形態の様に、計測インバーター回路ＭＩがＣＭＯＳ構成となっている場合、本明細書ではＣＭＯＳ計測インバーター回路ＣＭＩと称する事もある。又、本実施形態では、実施形態１と同様に、第一電源Ｖ1は正電源電位ＶDDを供給する電源であり、第二電源Ｖ2は負電源電位ＶSSを供給する電源である。正電源電位ＶDDは、行線ＲＬが選択状態になった際に第一電源Ｖ1から供給され、負電源電位ＶSSは第二電源Ｖ2（負電源線）より供給される。
【００７９】
計測回路ＭＣを上述の構成とすると、発振回路ＯＣが交番信号を発振している最中に、第一計測素子ＭＥ１と第二計測素子ＭＥ２とのどちらか一方が必ず機能する事になる。計測回路ＭＣの出力ノードと第一電源ノードｎＶ１との間に第一トランジスターＴｒ１と第一計測素子ＭＥ１とが直列に電気的に接続され、計測回路ＭＣの出力ノードと第二電源ノードｎＶ２との間に第二トランジスターＴｒ２と第二計測素子ＭＥ２とが直列に電気的に接続されている。この為に、計測回路ＭＣの入力ノード（第１ノードｎ１）に高電位信号が入力されると、第二トランジスターＴｒ２がオン状態となり、第一トランジスターＴｒ１はオフ状態となるので、第二計測素子ＭＥ２が機能する事になる。同様に、計測回路ＭＣの入力ノード（第１ノードｎ１）に低電位信号が入力されると、第一トランジスターＴｒ１がオン状態となり、第二トランジスターＴｒ２がオフ状態となるので、第一計測素子ＭＥ１が機能する事になる。この様に、計測回路ＭＣの入力ノードに高電位信号が入力されても、低電位信号が入力されても、第一計測素子ＭＥ１と第二計測素子ＭＥ２とのどちらか一方が機能している事になる。
【００８０】
実施形態２の構成としても、実施形態１と同様な効果が得られる。
【００８１】
（実施形態３）
「片チャネル型の計測バッファー回路を用いた形態」
図８は、実施形態３に係わる発振回路を説明する図である。又、図９は、実施形態３に係わる発振回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【００８２】
本実施形態（図８と図９）は実施形態１（図２と図３（ａ））と比べて、計測バッファー回路ＭＢが片チャネル型となっている点が異なっている。それ以外の構成は、実施形態１とほぼ同様である。
【００８３】
（実施形態３−１）
「Ｎ型の計測バッファー回路を用いた形態」
図８に示す様に、本実施形態の計測回路ＭＣは、Ｎ型電界効果トランジスターを用いて構成される（Ｎ型計測バッファー回路ＮＭＢと称する）。Ｎ型計測バッファー回路ＮＭＢは、具体的には、第一トランジスターＴｒ１も第二トランジスターＴｒ２もＮ型電界効果トランジスターとされている。実施形態１と同様に、第一トランジスターＴｒ１のゲートが計測回路ＭＣの入力ノード（第０ノードｎ０）に電気的に接続され、第一トランジスターＴｒ１と第二トランジスターＴｒ２とは相補的に動作する。即ち、第一トランジスターＴｒ１がオン状態の際には第二トランジスターＴｒ２はオフ状態となっており、第一トランジスターＴｒ１がオフ状態の際には第二トランジスターＴｒ２はオン状態となっている。従って、本実施形態の様に、第一トランジスターＴｒ１と第二トランジスターＴｒ２とが同じ導電型で有る際には、第二トランジスターＴｒ２のゲートに入力される信号は第一トランジスターＴｒ１のゲートに入力される信号と逆相とされる。本実施形態では、この為に、第二トランジスターＴｒ２のゲートには、計測回路ＭＣの入力ノード（第０ノードｎ０）と奇数個分のインバーター回路Ｉｖｔを介した出力ノードが電気的に接続される。具体的には、第（ＮIvt）インバーター回路Ｉｖｔ−ＮIvtの出力ノードが計測回路ＭＣの入力ノード（第０ノードｎ０）となっているので、第（ＮIvt−１）インバーター回路Ｉｖｔ−（ＮIvt−１）の出力ノード（第ＮIvtノードｎＮIvt）が第二トランジスターＴｒ２のゲートに電気的に接続される。本実施形態では、ＮIvt＝５であるので、第五インバーター回路Ｉｖｔ−５の出力ノードが計測回路ＭＣの入力ノード（第０ノードｎ０）となって第一トランジスターＴｒ１のゲートに電気的に接続され、第四インバーター回路Ｉｖｔ−４の出力ノード（第５ノードｎ５）が第二トランジスターＴｒ２のゲートに電気的に接続されている。即ち、第二トランジスターＴｒ２のゲートは、第一トランジスターＴｒ１のゲートが電気的に接続するノードよりも一段前のノードに電気的に接続されている。勿論、更に前のノード（例えば、三段前のノード（本実施形態では第３ノードｎ３））に第二トランジスターＴｒ２のゲートを電気的に接続しても良いが、誤動作を避ける為に計測回路ＭＣへの入力信号はできる限り振幅が大きい綺麗な矩形波である事が好ましい。従って、計測回路ＭＣの出力ノードからできる限り離れ、計測回路ＭＣの入力ノードに入る信号とは逆論理の信号を発生するノード（第ＮIvtノードｎＮIvt）に第二トランジスターＴｒ２のゲートを電気的に接続するのが好ましい。この他に、第（ＮIvt）インバーター回路Ｉｖｔ−ＮIvtの出力ノード（第０ノードｎ０）の後段に更に奇数個のインバーター回路Ｉｖｔを設け、第０ノードｎ０の論理を反転させた論理信号を第二トランジスターＴｒ２のゲートに入力しても良い。
【００８４】
尚、実施形態３−１でも、実施形態１と同様に、第一電源Ｖ1は正電源電位ＶDDを供給する電源であり、第二電源Ｖ2は負電源電位ＶSSを供給する電源である。正電源電位ＶDDは、行線ＲＬが選択状態になった際に第一電源Ｖ1から供給され、負電源電位ＶSSは第二電源Ｖ2（負電源線）より供給される。
【００８５】
実施形態３−１の構成としても、実施形態１と同様な効果が得られる。
【００８６】
（実施形態３−２）
「Ｐ型の計測バッファー回路を用いた形態」
図９に示す様に、本実施形態の計測回路ＭＣは、Ｐ型電界効果トランジスターを用いて構成される（Ｐ型計測バッファー回路ＰＭＢと称する）。Ｐ型計測バッファー回路ＰＭＢは、具体的には、第一トランジスターＴｒ１も第二トランジスターＴｒ２もＰ型電界効果トランジスターとされている。実施形態１と同様に、第一トランジスターＴｒ１のゲートが計測回路ＭＣの入力ノード（第０ノードｎ０）に電気的に接続され、第一トランジスターＴｒ１と第二トランジスターＴｒ２とは相補的に動作する。即ち、第一トランジスターＴｒ１がオン状態の際には第二トランジスターＴｒ２はオフ状態となっており、第一トランジスターＴｒ１がオフ状態の際には第二トランジスターＴｒ２はオン状態となっている。従って、本実施形態の様に、第一トランジスターＴｒ１と第二トランジスターＴｒ２とが同じ導電型で有る際には、第二トランジスターＴｒ２のゲートに入力される信号は第一トランジスターＴｒ１のゲートに入力される信号と逆相とされる。本実施形態では、この為に、第二トランジスターＴｒ２のゲートには、計測回路ＭＣの入力ノード（第０ノードｎ０）と奇数個分のインバーター回路Ｉｖｔを介した出力ノードが電気的に接続される。具体的には、第（ＮIvt）インバーター回路Ｉｖｔ−ＮIvtの出力ノードが計測回路ＭＣの入力ノード（第０ノードｎ０）となっているので、第（ＮIvt−１）インバーター回路Ｉｖｔ−（ＮIvt−１）の出力ノード（第ＮIvtノードｎＮIvt）が第二トランジスターＴｒ２のゲートに電気的に接続される。本実施形態では、ＮIvt＝５であるので、第五インバーター回路Ｉｖｔ−５の出力ノードが計測回路ＭＣの入力ノード（第０ノードｎ０）となって第一トランジスターＴｒ１のゲートに電気的に接続され、第四インバーター回路Ｉｖｔ−４の出力ノード（第５ノードｎ５）が第二トランジスターＴｒ２のゲートに電気的に接続されている。即ち、第二トランジスターＴｒ２のゲートは、第一トランジスターＴｒ１のゲートが電気的に接続するノードよりも一段前のノードに電気的に接続されている。勿論、更に前のノード（例えば、三段前のノード（本実施形態では第３ノードｎ３））に第二トランジスターＴｒ２のゲートを電気的に接続しても良いが、誤動作を避ける為に計測回路ＭＣへの入力信号はできる限り振幅が大きい綺麗な矩形波である事が好ましい。従って、計測回路ＭＣの出力ノードからできる限り離れ、計測回路ＭＣの入力ノードに入る信号とは逆論理の信号を発生するノード（第ＮIvtノードｎＮIvt）に第二トランジスターＴｒ２のゲートを電気的に接続するのが好ましい。この他に、第（ＮIvt）インバーター回路Ｉｖｔ−ＮIvtの出力ノード（第０ノードｎ０）の後段に更に奇数個のインバーター回路Ｉｖｔを設け、第０ノードｎ０の論理を反転させた論理信号を第二トランジスターＴｒ２のゲートに入力しても良い。
【００８７】
尚、実施形態３−２では、第一電源Ｖ1は負電源電位ＶSSを供給する電源であり、第二電源Ｖ2は正電源電位ＶDDを供給する電源である。正電源電位ＶDDは、行線ＲＬが選択状態になった際に第二電源Ｖ2から供給され、負電源電位ＶSSは第一電源Ｖ1（負電源線）より供給される。
【００８８】
実施形態３−２の構成としても、実施形態１と同様な効果が得られる。
【００８９】
（実施形態４）
「片チャネル型の計測インバーター回路を用いた形態」
図１０は、実施形態４に係わる発振回路を説明する図である。又、図１１は、実施形態４に係わる発振回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態２と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【００９０】
本実施形態（図１０と図１１）は実施形態２（図６と図７）と比べて、計測インバーター回路ＭＩが片チャネル型となっている点が異なっている。それ以外の構成は、実施形態２とほぼ同様である。
【００９１】
（実施形態４−１）
「Ｎ型の計測インバーター回路を用いた形態」
図１０に示す様に、本実施形態の計測回路ＭＣは、Ｎ型電界効果トランジスターを用いて構成される（Ｎ型計測インバーター回路ＮＭＩと称する）。Ｎ型計測インバーター回路ＮＭＩは、具体的には、第一トランジスターＴｒ１も第二トランジスターＴｒ２もＮ型電界効果トランジスターとされている。実施形態２と同様に、第一トランジスターＴｒ１のゲートが計測回路ＭＣの入力ノード（第１ノードｎ１）に電気的に接続され、第一トランジスターＴｒ１と第二トランジスターＴｒ２とは相補的に動作する。即ち、第一トランジスターＴｒ１がオン状態の際には第二トランジスターＴｒ２はオフ状態となっており、第一トランジスターＴｒ１がオフ状態の際には第二トランジスターＴｒ２はオン状態となっている。従って、本実施形態の様に、第一トランジスターＴｒ１と第二トランジスターＴｒ２とが同じ導電型で有る際には、第二トランジスターＴｒ２のゲートに入力される信号は第一トランジスターＴｒ１のゲートに入力される信号と逆相とされる。本実施形態では、この為に、第二トランジスターＴｒ２のゲートには、計測回路ＭＣの入力ノード（第１ノードｎ１）と奇数個分のインバーター回路Ｉｖｔを介した出力ノードが電気的に接続される。具体的には、第（ＮIvt＋１）インバーター回路Ｉｖｔ−（ＮIvt＋１）の出力ノードが計測回路ＭＣの入力ノード（第１ノードｎ１）となっているので、第ＮIvtインバーター回路Ｉｖｔ−ＮIvtの出力ノード（第ＮIvt＋１ノードｎＮIvt＋１）が第二トランジスターＴｒ２のゲートに電気的に接続される。本実施形態では、ＮIvt＝４であるので、第五インバーター回路Ｉｖｔ−５の出力ノードが計測回路ＭＣの入力ノード（第１ノードｎ１）となって第一トランジスターＴｒ１のゲートに電気的に接続され、第四インバーター回路Ｉｖｔ−４の出力ノード（第５ノードｎ５）が第二トランジスターＴｒ２のゲートに電気的に接続されている。即ち、第二トランジスターＴｒ２のゲートは、第一トランジスターＴｒ１のゲートが電気的に接続するノードよりも一段前のノードに電気的に接続されている。勿論、更に前のノード（例えば、三段前のノード（本実施形態では第３ノードｎ３））に第二トランジスターＴｒ２のゲートを電気的に接続しても良いが、誤動作を避ける為に計測回路ＭＣへの入力信号はできる限り振幅が大きい綺麗な矩形波である事が好ましい。従って、計測回路ＭＣの出力ノードからできる限り離れ、計測回路ＭＣの入力ノードに入る信号とは逆論理の信号を発生するノード（第ＮIvt＋１ノードｎＮIvt＋１）に第二トランジスターＴｒ２のゲートを電気的に接続するのが好ましい。この他に、第（ＮIvt＋１）インバーター回路Ｉｖｔ−（ＮIvt＋１）の出力ノード（第１ノードｎ１）の後段に更に奇数個のインバーター回路Ｉｖｔを設け、第１ノードｎ１の論理を反転させた論理信号を第二トランジスターＴｒ２のゲートに入力しても良い。
【００９２】
尚、実施形態４−１では、第一電源Ｖ1は負電源電位ＶSSを供給する電源であり、第二電源Ｖ2は正電源電位ＶDDを供給する電源である。正電源電位ＶDDは、行線ＲＬが選択状態になった際に第二電源Ｖ2から供給され、負電源電位ＶSSは第一電源Ｖ1（負電源線）より供給される。
【００９３】
実施形態４−１の構成としても、実施形態２と同様な効果が得られる。
【００９４】
（実施形態４−２）
「Ｐ型の計測インバーター回路を用いた形態」
図１１に示す様に、本実施形態の計測回路ＭＣは、Ｐ型電界効果トランジスターを用いて構成される（Ｐ型計測インバーター回路ＰＭＩと称する）。Ｐ型計測インバーター回路ＰＭＩは、具体的には、第一トランジスターＴｒ１も第二トランジスターＴｒ２もＰ型電界効果トランジスターとされている。実施形態２と同様に、第一トランジスターＴｒ１のゲートが計測回路ＭＣの入力ノード（第１ノードｎ１）に電気的に接続され、第一トランジスターＴｒ１と第二トランジスターＴｒ２とは相補的に動作する。即ち、第一トランジスターＴｒ１がオン状態の際には第二トランジスターＴｒ２はオフ状態となっており、第一トランジスターＴｒ１がオフ状態の際には第二トランジスターＴｒ２はオン状態となっている。従って、本実施形態の様に、第一トランジスターＴｒ１と第二トランジスターＴｒ２とが同じ導電型で有る際には、第二トランジスターＴｒ２のゲートに入力される信号は第一トランジスターＴｒ１のゲートに入力される信号と逆相とされる。本実施形態では、この為に、第二トランジスターＴｒ２のゲートには、計測回路ＭＣの入力ノード（第１ノードｎ１）と奇数個分のインバーター回路Ｉｖｔを介した出力ノードが電気的に接続される。具体的には、第（ＮIvt＋１）インバーター回路Ｉｖｔ−（ＮIvt＋１）の出力ノードが計測回路ＭＣの入力ノード（第１ノードｎ１）となっているので、第ＮIvtインバーター回路Ｉｖｔ−ＮIvtの出力ノード（第ＮIvt＋１ノードｎＮIvt＋１）が第二トランジスターＴｒ２のゲートに電気的に接続される。本実施形態では、ＮIvt＝４であるので、第五インバーター回路Ｉｖｔ−５の出力ノードが計測回路ＭＣの入力ノード（第１ノードｎ１）となって第一トランジスターＴｒ１のゲートに電気的に接続され、第四インバーター回路Ｉｖｔ−４の出力ノード（第５ノードｎ５）が第二トランジスターＴｒ２のゲートに電気的に接続されている。即ち、第二トランジスターＴｒ２のゲートは、第一トランジスターＴｒ１のゲートが電気的に接続するノードよりも一段前のノードに電気的に接続されている。勿論、更に前のノード（例えば、三段前のノード（本実施形態では第３ノードｎ３））に第二トランジスターＴｒ２のゲートを電気的に接続しても良いが、誤動作を避ける為に計測回路ＭＣへの入力信号はできる限り振幅が大きい綺麗な矩形波である事が好ましい。従って、計測回路ＭＣの出力ノードからできる限り離れ、計測回路ＭＣの入力ノードに入る信号とは逆論理の信号を発生するノード（第ＮIvt＋１ノードｎＮIvt＋１）に第二トランジスターＴｒ２のゲートを電気的に接続するのが好ましい。この他に、第（ＮIvt＋１）インバーター回路Ｉｖｔ−（ＮIvt＋１）の出力ノード（第１ノードｎ１）の後段に更に奇数個のインバーター回路Ｉｖｔを設け、第１ノードｎ１の論理を反転させた論理信号を第二トランジスターＴｒ２のゲートに入力しても良い。
【００９５】
尚、実施形態４−２でも、実施形態２と同様に、第一電源Ｖ1は正電源電位ＶDDを供給する電源であり、第二電源Ｖ2は負電源電位ＶSSを供給する電源である。正電源電位ＶDDは、行線ＲＬが選択状態になった際に第一電源Ｖ1から供給され、負電源電位ＶSSは第二電源Ｖ2（負電源線）より供給される。
【００９６】
実施形態４−２の構成としても、実施形態２と同様な効果が得られる。
【００９７】
（実施形態５）
「計測素子が異なる形態」
図１２は、実施形態５に係わる計測素子を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態１乃至４と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【００９８】
本実施形態（図１２）は実施形態１（図３）等と比べて、計測素子ＭＥの形態が異なっている。それ以外の構成は、実施形態１乃至４とほぼ同様である。実施形態１乃至４では、計測素子ＭＥにＰＮ接合ダイオードＰＮＪＤが用いられていた。これに対して、本実施形態では、計測素子ＭＥにトランジスターを用いる。
【００９９】
（実施形態５−１）
「Ｎ型トランジスターを用いた形態」
図１２（ａ）に示す様に、計測素子ＭＥにはＮ型電界効果トランジスターのソースとゲートとを接続した素子（ソースゲート接続Ｎ型トランジスターＮＴＳＧと称する）を用いる事ができる。Ｎ型電界効果トランジスターでは、ソースＳの電位とドレインＤの電位とを比較して、電位の低い方がソースＳである。図１２（ａ）では、電位の高い方をＨで記載し、電位の低い方をＬにて記載してある。電界効果トランジスターのソースゲート接続では、ソースゲート電圧が常にゼロとなるので、この電界効果トランジスターは常にオフ状態にある。即ち、電界効果トランジスターのドレイン端には逆バイアスのＰＮ接合が形成される。従って、ソースゲート接続Ｎ型トランジスターＮＴＳＧを実施形態１乃至４に記載の計測素子ＭＥに用いても、実施形態１乃至４と同じ効果が得られる。
【０１００】
（実施形態５−２）
「Ｐ型トランジスターを用いた形態」
図１２（ｂ）に示す様に、計測素子ＭＥにはＰ型電界効果トランジスターのソースとゲートとを接続した素子（ソースゲート接続Ｐ型トランジスターＰＴＳＧと称する）を用いる事ができる。Ｐ型電界効果トランジスターでは、ソースＳの電位とドレインＤの電位とを比較して、電位の高い方がソースＳである。図１２（ｂ）では、電位の高い方をＨで記載し、電位の低い方をＬにて記載してある。Ｐ型電界効果トランジスターのソースゲート接続でも、ソースゲート電圧が常にゼロとなるので、このＰ型電界効果トランジスターは常にオフ状態にある。即ち、Ｐ型電界効果トランジスターのドレイン端には逆バイアスのＰＮ接合が形成される。従って、ソースゲート接続Ｐ型トランジスターＰＴＳＧを実施形態１乃至４に記載の計測素子ＭＥに用いても、実施形態１乃至４と同じ効果が得られる。
【０１０１】
（実施形態５−３）
「調整ゲートを有するＮ型トランジスターを用いた形態」
図１２（ｃ）に示す様に、計測素子ＭＥにはＮ型電界効果トランジスターでゲート電位を独自に調整した素子（調整ゲートＮ型トランジスターと称する）を用いる事ができる。この素子では、物理量の計測に適する様にゲート電位を外部より調整可能である。即ち、調整ゲートＮ型トランジスターのゲートには調整電位Ｖcが供給される。例えば、ゲート電位が−１Ｖで物理量の計測感度が最も向上する様な場合、外部コントローラーより調整電位Ｖcとして−１Ｖを供給する。従って、調整ゲートＮ型トランジスターを実施形態１乃至４に記載の計測素子ＭＥに用いても、実施形態１乃至４と同じ効果が得られ、更に、実施形態１乃至４よりも高感度に物理量を計測する事が可能となる。
【０１０２】
（実施形態５−４）
「調整ゲートを有するＰ型トランジスターを用いた形態」
図１２（ｄ）に示す様に、計測素子ＭＥにはＰ型電界効果トランジスターでゲート電位を独自に調整した素子（調整ゲートＰ型トランジスターと称する）を用いる事ができる。この素子では、物理量の計測に適する様にゲート電位を外部より調整可能である。即ち、調整ゲートＰ型トランジスターのゲートには調整電位Ｖcが供給される。例えば、ゲート電位が＋１Ｖで物理量の計測感度が最も向上する様な場合、外部コントローラーより調整電位Ｖcとして＋１Ｖを供給する。従って、調整ゲートＰ型トランジスターを実施形態１乃至４に記載の計測素子ＭＥに用いても、実施形態１乃至４と同じ効果が得られ、更に、実施形態１乃至４よりも高感度に物理量を計測する事が可能となる。
【０１０３】
（実施形態６）
「インバーター回路が異なる形態１」
図１３は、実施形態６に係わるインバーター回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態１乃至５と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１０４】
本実施形態（図１３）は実施形態１（図３（ｂ））等と比べて、インバーター回路Ｉｖｔの形態が異なっている。それ以外の構成は、実施形態１乃至５とほぼ同様である。実施形態１乃至５では、インバーター回路ＩｖｔにＣＭＯＳインバーター回路ＣＩｖｔが用いられていた。これに対して、本実施形態では、インバーター回路ＩｖｔにＮ型インバーター回路ＮＩｖｔが用いられている。尚、図１３では第ｋインバーター回路Ｉｖｔ−ｋを例示している。Ｎ型インバーター回路ＮＩｖｔでは、ＣＭＯＳインバーター回路ＣＩｖｔのＰ型トランジスターに代わり抵抗素子Ｒを用いる。具体的には、抵抗素子Ｒの第一端子が行線ＲＬ（ｉ）に接続し、第二端子がＮ型トランジスターのドレインに接続してインバーター回路Ｉｖｔの出力ノードとなる。それ以外の構成は実施形態１乃至５と同じで、実施形態１乃至５と同じ効果が得られる。
【０１０５】
（実施形態６−１）
「計測バッファー回路とインバーター回路とをＮ型トランジスターにて形成した形態」
図１４は、実施形態６−１に係わる発振回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態３−１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１０６】
本実施形態（図１４）は実施形態３−１（図８）と比べて、発振回路ＯＣがＮ型トランジスターから形成されている点が異なっている。それ以外の構成は、実施形態３−１とほぼ同様である。実施形態３−１（図８）では、インバーター回路ＩｖｔはＣＭＯＳインバーター回路ＣＩｖｔであり、計測素子ＭＥはＰＮ接合ダイオードＰＮＪＤであった。その為に発振回路ＯＣはＮ型の半導体領域とＰ型の半導体領域とを必要としていた。これに対して、本実施形態では、Ｐ型の半導体領域を使用せず、Ｎ型の半導体領域を用いて発振回路ＯＣを形成する。
【０１０７】
発振回路ＯＣのインバーター回路ＩｖｔにはＮ型インバーター回路ＮＩｖｔが用いられる。発振回路ＯＣの計測回路ＭＣにはＮ型計測バッファー回路ＮＭＢが用いられ、Ｎ型計測バッファー回路ＮＭＢに含まれる計測素子ＭＥにはソースゲート接続Ｎ型トランジスターＮＴＳＧが用いられる。こうした構成としても実施形態３−１と同じ効果が得られる。加えて、Ｐ型トランジスターやＰＮ接合ダイオードＰＮＪＤを使用せずに、Ｎ型トランジスターで発振回路ＯＣを実現できる。従って、ＣＭＯＳ構成が困難な非晶質シリコン薄膜トランジスターや酸化物薄膜トランジスターなどで発振回路ＯＣを実現できる。酸化物薄膜トランジスターの半導体層には亜鉛又は錫を含む酸化物が使用される。
【０１０８】
（実施形態６−２）
「計測インバーター回路とインバーター回路とをＮ型トランジスターにて形成した形態」
図１５は、実施形態６−２に係わる発振回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態４−１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１０９】
本実施形態（図１５）は実施形態４−１（図１０）と比べて、発振回路ＯＣがＮ型トランジスターから形成されている点が異なっている。それ以外の構成は、実施形態４−１とほぼ同様である。実施形態４−１（図１０）では、インバーター回路ＩｖｔはＣＭＯＳインバーター回路ＣＩｖｔであり、計測素子ＭＥはＰＮ接合ダイオードＰＮＪＤであった。その為に発振回路ＯＣはＮ型の半導体領域とＰ型の半導体領域とを必要としていた。これに対して、本実施形態では、Ｐ型の半導体領域を使用せず、Ｎ型の半導体領域を用いて発振回路ＯＣを形成する。
【０１１０】
発振回路ＯＣのインバーター回路ＩｖｔにはＮ型インバーター回路ＮＩｖｔが用いられる。発振回路ＯＣの計測回路ＭＣにはＮ型計測インバーター回路ＮＭＩが用いられ、Ｎ型計測インバーター回路ＮＭＩに含まれる計測素子ＭＥにはソースゲート接続Ｎ型トランジスターＮＴＳＧが用いられる。こうした構成としても実施形態４−１と同じ効果が得られる。加えて、Ｐ型トランジスターやＰＮ接合ダイオードＰＮＪＤを使用せずに、Ｎ型トランジスターで発振回路ＯＣを実現できる。従って、ＣＭＯＳ構成が困難な非晶質シリコン薄膜トランジスターや酸化物薄膜トランジスターなどで発振回路ＯＣを実現できる。酸化物薄膜トランジスターの半導体層には亜鉛又は錫を含む酸化物が使用される。
【０１１１】
（実施形態７）
「インバーター回路が異なる形態２」
図１６は、実施形態７に係わるインバーター回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態１乃至５と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１１２】
本実施形態（図１６）は実施形態１（図３（ｂ））等と比べて、インバーター回路Ｉｖｔの形態が異なっている。それ以外の構成は、実施形態１乃至５とほぼ同様である。実施形態１乃至５では、インバーター回路ＩｖｔにＣＭＯＳインバーター回路ＣＩｖｔが用いられていた。これに対して、本実施形態では、インバーター回路ＩｖｔにＰ型インバーター回路ＰＩｖｔが用いられている。尚、図１６では第ｋインバーター回路Ｉｖｔ−ｋを例示している。Ｐ型インバーター回路ＰＩｖｔでは、ＣＭＯＳインバーター回路ＣＩｖｔのＮ型トランジスターに代わり抵抗素子Ｒを用いる。具体的には、抵抗素子Ｒの第一端子が、負電源電位ＶSSが供給される電源線に接続され、第二端子がＰ型トランジスターのドレインに接続されてインバーター回路Ｉｖｔの出力ノードとなる。それ以外の構成は実施形態１乃至５と同じで、実施形態１乃至５と同じ効果が得られる。
【０１１３】
（実施形態７−１）
「計測バッファー回路とインバーター回路とをＰ型トランジスターにて形成した形態」
図１７は、実施形態７−１に係わる発振回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態３−２と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１１４】
本実施形態（図１７）は実施形態３−２（図９）と比べて、発振回路ＯＣがＰ型トランジスターから形成されている点が異なっている。それ以外の構成は、実施形態３−２とほぼ同様である。実施形態３−２（図９）では、インバーター回路ＩｖｔはＣＭＯＳインバーター回路ＣＩｖｔであり、計測素子ＭＥはＰＮ接合ダイオードＰＮＪＤであった。その為に発振回路ＯＣはＰ型の半導体領域とＮ型の半導体領域とを必要としていた。これに対して、本実施形態では、Ｎ型の半導体領域を使用せず、Ｐ型の半導体領域を用いて発振回路ＯＣを形成する。
【０１１５】
発振回路ＯＣのインバーター回路ＩｖｔにはＰ型インバーター回路ＰＩｖｔが用いられる。発振回路ＯＣの計測回路ＭＣにはＰ型計測バッファー回路ＰＭＢが用いられ、Ｐ型計測バッファー回路ＰＭＢに含まれる計測素子ＭＥにはソースゲート接続Ｐ型トランジスターＰＴＳＧが用いられる。こうした構成としても実施形態３−２と同じ効果が得られる。加えて、Ｎ型トランジスターやＰＮ接合ダイオードＰＮＪＤを使用せずに、Ｐ型トランジスターで発振回路ＯＣを実現できる。従って、ＣＭＯＳ構成が困難な有機物薄膜トランジスターなどで発振回路ＯＣを実現できる。有機物薄膜トランジスターの半導体層には、ポリ（９，９−ジオクチルフルオレン−コージチオフェン）（Ｆ８Ｔ２）や、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ［５，５’−ビス（３−ドデシル−２チニル）−２，２’−ビチオフェン］（ＰＱＴ−１２）、ＰＢＴＴＴ、ペンタセン等の有機物が使用される。
【０１１６】
（実施形態７−２）
「計測インバーター回路とインバーター回路とをＰ型トランジスターにて形成した形態」
図１８は、実施形態７−２に係わる発振回路を説明する図である。以下、本実施形態に係わる発振回路ＯＣについて説明する。尚、実施形態４−２と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１１７】
本実施形態（図１８）は実施形態４−２（図１１）と比べて、発振回路ＯＣがＰ型トランジスターから形成されている点が異なっている。それ以外の構成は、実施形態４−２とほぼ同様である。実施形態４−２（図１１）では、インバーター回路ＩｖｔはＣＭＯＳインバーター回路ＣＩｖｔであり、計測素子ＭＥはＰＮ接合ダイオードＰＮＪＤであった。その為に発振回路ＯＣはＰ型の半導体領域とＮ型の半導体領域とを必要としていた。これに対して、本実施形態では、Ｎ型の半導体領域を使用せず、Ｐ型の半導体領域を用いて発振回路ＯＣを形成する。
【０１１８】
発振回路ＯＣのインバーター回路ＩｖｔにはＰ型インバーター回路ＰＩｖｔが用いられる。発振回路ＯＣの計測回路ＭＣにはＰ型計測インバーター回路ＰＭＩが用いられ、Ｐ型計測インバーター回路ＰＭＩに含まれる計測素子ＭＥにはソースゲート接続Ｐ型トランジスターＰＴＳＧが用いられる。こうした構成としても実施形態４−２と同じ効果が得られる。加えて、Ｎ型トランジスターやＰＮ接合ダイオードＰＮＪＤを使用せずに、Ｐ型トランジスターで発振回路ＯＣを実現できる。従って、ＣＭＯＳ構成が困難な有機物薄膜トランジスターなどで発振回路ＯＣを実現できる。有機物薄膜トランジスターの半導体層には、ポリ（９，９−ジオクチルフルオレン−コージチオフェン）（Ｆ８Ｔ２）や、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ［５，５’−ビス（３−ドデシル−２チニル）−２，２’−ビチオフェン］（ＰＱＴ−１２）、ＰＢＴＴＴ、ペンタセン等の有機物が使用される。
【０１１９】
（実施形態８）
「半導体装置」
図１９は、実施形態８に係わる半導体装置の全体の構成を示すブロック図である。又、図２０は、ＤＲＡＭ装置のリフレッシュ動作周期を説明する図である。以下、本実施形態にて、実施形態１乃至７にて説明した発振回路ＯＣ又は計測装置１００を備えた半導体装置２００を説明する。尚、実施形態１乃至７と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１２０】
本実施形態は、半導体装置２００に係わり、ここではダイナミック型半導体記憶装置（ダイナミックランダムアクセスメモリー装置、以降ＤＲＡＭ装置と略称する）を例に取り説明する。半導体装置２００では、温度や光量などの物理量に応じてクロック周波数を変えたほうが好ましい場合がある。例えば、ＤＲＡＭ装置では記憶保持の為にリフレッシュ動作が行われ、リフレッシュ動作を制御するクロックは温度に対して可変とされるのが好ましい。こうしたクロック源に実施形態１乃至７に記載された発振回路ＯＣが用いられる。一例として本実施形態では、半導体装置２００にＤＲＡＭ装置を適応し、ＤＲＡＭ装置のリフレッシュ動作の制御に実施形態１乃至７に記載された発振回路ＯＣが用いられる。尚、温度や光量などの物理量に応じてクロック周波数を変えたほうが好ましい半導体装置２００全般に実施形態１乃至７に記載された発振回路ＯＣを適応できる。
【０１２１】
ＤＲＡＭ装置では、メモリーセルの性質上、データを長期間保持するためには、必ず、リフレッシュ動作が必要になる。通常、リフレッシュ動作は、メモリーセルアレイＭＣＡの行毎（ワード線毎）に行われ、一回のリフレッシュ動作で一行内のメモリーセルのデータがセンスアンプによりリフレッシュされる。今、メモリーセルアレイＭＣＡのメモリー容量をｎビット、一回のリフレッシュ動作でリフレッシュされるメモリーセルの個数をｍ個、リフレッシュ間隔（リフレッシュ周期）をτR秒とすると、単位時間当たりのリフレッシュ動作の回数ＮRは、ＮR＝ｎ／（ｍτR）となる。リフレッシュ動作で費やされる全消費電流を低減させる為には、単位時間当たりのリフレッシュ動作の回数ＮRを減らせば良いので、リフレッシュ間隔τRを長くする事が求められる。この様に、リフレッシュ間隔τRは、メモリーセルのデータ維持特性（ポーズリフレッシュ特性）の許す範囲において、出来る限り長くなる様に制御されるのが、低消費電力の観点等から、好ましい。
【０１２２】
ところで、ポーズリフレッシュ特性には温度依存性がある。ＤＲＡＭ装置のメモリーセルでは、高温程、ポーズ時間τP（不良ビット発生までの時間、データ寿命）が短く、低温程、ポーズ時間τPが長い。その為に、従来のＤＲＡＭ装置に於けるリフレッシュ間隔τRは、使用が保証されている環境温度の最高温（保証最高温度）時に於けるポーズ時間τPを基準に設定されていた。即ち、従来のＤＲＡＭ装置に於けるリフレッシュ間隔τRは、温度に係わらず一定とされていた。ＤＲＡＭ装置が使用される多くの場合、その環境温度は保証最高温度よりも低い。言い換えると、保証最高温度より低い環境温度で使用される多くの場合、ポーズ時間τPに比べて、リフレッシュ間隔は著しく短くなっており、余分なリフレッシュ動作が繰り返されていた。これが、ＤＲＡＭ装置の消費電力を高くしている一因であった。
【０１２３】
これに対して、本実施形態の半導体装置２００では、温度に応じて自動的にリフレッシュ間隔が調整されるので、過剰なリフレッシュ動作に伴う無駄な消費電力を削減する事が可能となる。以下、これを、図面を参照して、説明する。
【０１２４】
図１９は、本実施形態の半導体装置２００の全体の構成を示すブロック図である。図１９に示す様に、半導体装置２００は、集積回路ＩＣと可変クロック生成回路ＶＣＧとを有する。半導体装置２００がＤＲＡＭ装置の場合、ＤＲＡＭ装置は、ＤＲＡＭコア回路１１と、リフレッシュ動作を制御するリフレッシュ制御回路１２と、リフレッシュ制御回路１２に基準信号１３ａを供給するセルフリフレッシュタイマー回路１３と、外部からのコマンドを解析するコマンドデコーダー回路１４と、を備えている。これらの内で、セルフリフレッシュタイマー回路１３が可変クロック生成回路ＶＣＧに相当し、それ以外の回路が集積回路ＩＣに相当する。ＤＲＡＭコア回路１１は、更に、メモリーセルが多数配列されたメモリーセルアレイＭＣＡと、メモリーセルアレイＭＣＡ内の一行分のメモリーセルを選択するワード線選択回路ＷＳＣ（行デコーダー）、メモリーセルアレイＭＣＡの一列を選択するビット線選択回路ＢＳＣ（列デコーダー）、選択されたメモリーセルから出力される微小信号（データ）を増幅／複合するセンスアンプ回路ＳＡ等を含んでいる。
【０１２５】
メモリーセルには、メモリーセルを選択する選択トランジスターとデータを記憶する記憶容量とが含まれている。選択トランジスターのゲートはワード線に電気的に接続され、ソースとドレインとの一方はビット線に電気的に接続され、ソースとドレインとの他方は記憶容量を構成する第一電極に電気的に接続されている。記憶容量は第一電極と第二電極と誘電体膜とを含み、第一電極と第二電極との間に誘電体膜が挟まれている。第二電極は負電源電位ＶSS等の固定電位が供給される電源線に電気的に接続されている。
【０１２６】
可変クロック生成回路ＶＣＧ（本実施形態ではセルフリフレッシュタイマー回路１３）は、実施形態１乃至７にて詳述した発振回路ＯＣ（以降、特別に断らない限り、「発振回路ＯＣ」と記載された場合、実施形態１乃至７にて詳述した発振回路ＯＣを意味する）を含み、必要に応じて、出力バッファー回路やカウンター回路、レジスター回路、分周回路等を更に含んでいても良い。この結果、可変クロック生成回路ＶＣＧは対象とする物理量（温度や光量）に周波数が正相関となるクロック信号（可変クロック信号と称する）を生成する。具体的には、対象とする物理量が大きければ（高温や明るい状態では）、可変クロック信号の周波数は大きく、対象とする物理量が小さければ（低温や暗い状態では）、可変クロック信号の周波数は小さくなり、可変クロック信号の周波数は対象とする物理量に対して、正の相関関係を有する様になる。可変クロック信号（本実施形態では基準信号１３ａ）としては、発振回路ＯＣが生成する交番信号をそのまま用いても良いし、或いは、発振回路ＯＣが生成する交番信号が所定の数だけ数えられる度に論理１に相当する信号（例えば、Ｈｉｇｈ）と論理０に相当する信号（例えば、Ｌｏｗ）とが切り替わる交番信号としても良いし、更には、発振回路ＯＣが生成する交番信号が所定の数だけ数えられる度に論理１に相当する信号（例えば、Ｈｉｇｈ）をパルス的に短時間出力し、その他の期間は論理０に相当する信号（例えば、Ｌｏｗ）を出力する信号としても良い。
【０１２７】
ＤＲＡＭコア回路１１及びリフレッシュ制御回路１２の動作は、コマンドデコーダー回路１４の出力によって制御される。例えば、外部からセルフリフレッシュコマンドが発行されると、コマンドデコーダー回路１４はこれを検出し、ＤＲＡＭコア回路１１及びリフレッシュ制御回路１２に対してセルフリフレッシュ動作をさせる。セルフリフレッシュ動作が開始されると、リフレッシュ制御回路１２は、可変クロック生成回路ＶＣＧ（本実施形態ではセルフリフレッシュタイマー回路１３）からの出力である可変クロック信号（本実施形態では基準信号１３ａ）に基づいて、ＤＲＡＭコア回路１１にリフレッシュ動作を実行する信号を供給する。具体的には、ワード線選択回路ＷＳＣに対してワード線を一行ずつ選択させる信号を供給すると共に、一行のワード線が選択されている期間に、センスアンプ回路ＳＡに対して、メモリーセルに記憶されているデータを読み出し、再書き込みさせる信号を供給する。こうして、ＤＲＡＭコア回路１１に含まれるメモリーセルは順次リフレッシュされる。
【０１２８】
セルフリフレッシュタイマー回路１３は、空間的にはＤＲＡＭコア回路１１の近傍に配置され、ＤＲＡＭコア回路１１の温度に応じて周期が変化する基準信号１３ａを生成し、これをリフレッシュ制御回路１２に供給する。発振回路ＯＣが生成する交番信号の周期は温度に対して正相関で連続的に変化するので、基準信号１３ａの周期も温度に対して正相関で連続的に変化し、その結果、リフレッシュ制御回路１２が制御するセルフリフレッシュ動作の周期も温度に対して正相関で連続的に変化する。
【０１２９】
図２０は、ＤＲＡＭ装置のリフレッシュ動作周期を説明する図である。メモリーセルに含まれる選択トランジスターのオフ電流ＩOFFは数式６にて表される。
【０１３０】
【数６】
2015059786.tif 000008
【０１３１】
数式６でＷTは選択トランジスターの幅、Ｉ0はプレイクスポネンシャルファクター、εは活性化エネルギー、ｋBはボルツマン定数、Ｔは絶対温度である。数式６の右辺は選択トランジスターがオフ状態の抵抗値ＲTrOFFの定義式である。係数ｋ3は選択トランジスターがオフしてメモリーセルのデータを維持している際の平均的なソースドレイン電圧を表す係数で、大凡０．５と近似される。選択トランジスターに於けるオフ電流は、ショックレイ・リード・ホール生成やプールフレンケル効果を伴うフォノン・アシステッド・トンネリングにより、ドレイン端に形成される空乏領域にて電子・正孔対の生成が行われる事が生成原理となるので、数式６で表現される。このオフ電流の生成原理は実施形態１乃至７で説明した計測電流の生成原理と同じである。ポーズ時間τPとは、記憶容量の電荷が選択トランジスターのオフ電流で漏れても、データが正しい状態を維持している期間であるので、数式６を用いると、ポーズ時間τPを数式７と表す事ができる。
【０１３２】
【数７】
2015059786.tif 000009
【０１３３】
数式７でＣMCはメモリーセルに於ける記憶容量の値である。一方、発振回路ＯＣからの発振周波数は数式２と数式３とで表される。数式７と数式２及び数式３とを見比べると、これらは、元々同じ原理が支配する為に、極めて密接に係わり合っている事が判る。取り分け、計測回路ＭＣに於ける遅延時間τ1とポーズ時間τPとは、数式８にて表される様に、比例関係にある。
【０１３４】
【数８】
2015059786.tif 000010
【０１３５】
即ち、温度が高くてポーズ時間τPが短い際には計測回路ＭＣに於ける遅延時間τ1も短く、温度が低くてポーズ時間τPが長い際には計測回路ＭＣに於ける遅延時間τ1も長くなる。従って、発振回路ＯＣからの交番信号を基準にして、リフレッシュ動作を行うと、複雑な回路やルックアップテーブルなどを用いる事なく、リフレッシュ間隔τRを自動的に温度に応じて適切に調整する事が可能となる。図２０はこの事を示しており、数式７にて定まるポーズ時間と、数式３の発振周期τOCを元にしたリフレッシュ間隔τRとが、温度に対してどの様に変化するかを示している。図２０に対する条件は以下の通りである。
電源電圧：  ＶDD＝１．８Ｖ、ＶSS＝０Ｖ。
メモリーセル：  ＷT＝０．３μｍ、ＣMC＝２５ｆＦ、ｋ3＝０．５。
発振回路ＯＣ：図２に示す発振回路ＯＣ（図３（ａ）に示すＣＭＯＳ計測バッファー回路ＣＭＢを１個含むリングオシレーター回路）、ＮIvt＝４３、回路を構成するトランジスターのゲート絶縁膜厚＝６ｎｍ、第一インバーター回路Ｉｖｔ−１を構成するトランジスターサイズＬ／Ｗ＝０．１μｍ／０．１μｍ、第二インバーター回路Ｉｖｔ−２から第四十三インバーター回路Ｉｖｔ−４３を構成するトランジスターサイズＬ／Ｗ＝４０μｍ／４０μｍ。
リフレッシュ間隔τR：発振回路ＯＣからの交番信号を８６７周期カウントする毎にリフレッシュ動作を行う。
保証最低温度０℃にて：ｋ2＝０．１０、τP＝１０９ｓ、τR＝１．４ｓ。
保証最高温度８０℃にて：ｋ2＝６６、τP＝０．１５７ｓ、τR＝０．１２５ｓ。
【０１３６】
従来は、保証最高温度に於けるポーズ時間τP（この例では１５７ミリ秒）を基準にして、保証温度内では温度に係わらず１２５ミリ秒毎にリフレッシュ動作を行っていた。これに対して、本実施形態の半導体装置２００では、発振回路ＯＣからの交番信号を所定回数（この例では８６７回）カウントする度にリフレッシュ動作を行うとの単純な系で、リフレッシュ間隔τRを低温では長くなる様に自動的に調整する事が可能となっている。この為に、低温での過剰なリフレッシュ動作を減らす事ができ、半導体装置２００の消費電力を削減する事が可能となっている。この様に、本実施形態の半導体装置２００では、温度等の物理量に応じて、リフレッシュ間隔τRなどの基準信号を容易に変える事ができ、簡単な構成で、半導体装置２００の低消費電力を実現する事ができる。
【０１３７】
（実施形態９）
「電気光学装置」
図２１は、実施形態９に係わる電気光学装置の回路ブロック図である。以下、図２１を参照して、実施形態１乃至７にて説明した発振回路ＯＣ又は計測装置１００を備えた電気光学装置３００を説明する。尚、実施形態１乃至７と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１３８】
本実施形態は、電気光学装置３００に係わり、ここでは液晶装置を例に取り説明する。本実施形態に係わる電気光学装置３００は、実施形態１乃至７に記載の発振回路ＯＣを備えている。電気光学装置３００とは電気信号に応じて表示を変え得る装置であり、具体的には液晶装置や有機ＥＬ装置、電気泳動装置などである。これらの電気光学装置３００は薄膜トランジスターを用いた回路基板を有し、電気光学装置３００の性能は、多くの場合、温度依存性を示す。まず、薄膜トランジスターその物が温度依存性を示すので、回路基板の動作も温度依存性を示す事になる。更に、液晶装置では液晶の粘度が温度依存性を示し、有機ＥＬ装置では発光層におけるエキシトンの寿命が温度依存性を示し、電気泳動装置では電気泳動材料の泳動性が温度依存性を示す。即ち、電気光学装置３００で使用される液晶材料や有機ＥＬ材料、電気泳動材料などの電気光学材料が温度依存性を示し、これらを制御する回路基板も温度依存性を示している。こうした事から、電気光学装置３００の性能は、温度依存性を示す事になる。
【０１３９】
その一方で、電気光学装置３００の温度は使用状態に応じて大きく変わり得る。例えば、プロジェクター２１００（図２２参照）に使用される液晶装置では、光源から強い光が液晶装置に照射されるので、プロジェクター２１００を使用し始めた直後と暫く使用してからとでは、液晶装置の温度は大きく異なる。同様に、有機ＥＬ装置では、電流駆動である為に発熱は避けられず、矢張り、有機ＥＬ装置を使用し始めた直後と暫く使用してからとでは、有機表示装置の温度は異なって来る。又、電気泳動装置は携帯用電子書籍として使用される場合が多いので、使用環境は−２０℃の低温から、夏に車中で放置された際の８０℃へと大きく変化する。
【０１４０】
この様に温度依存性を示す電気光学装置３００の温度は、使用状況に応じて大きく異なるので、電気光学装置３００の使用時に温度を計測し、その温度に適する様に電気光学装置３００を駆動する事が好ましい。こうする事で、いかなる温度状態であっても、電気光学装置３００の性能を可能な範囲で最大に発揮させる事ができるからである。又、これらの電気光学装置３００は薄膜トランジスターを構成要件とする回路基板を有している。従って、電気光学装置３００の回路基板を製造する際に発振回路ＯＣも一緒にその回路基板に作り込む。具体的には、複数の画素からなる表示領域３４（図２１参照）の外側に、発振回路ＯＣを少なくとも一つ配置する。例えば、表示領域３４の外周に設けられるダミー画素の一部を発振回路セルＯＣＣで置き換えても良いし、以下に説明する様に表示領域３４の外側に発振回路ＯＣを設けても良い。こうすると電気光学装置３００の外部に温度計を別途設置する場合に比べて、電気光学装置３００その物を直接温度計測できる事になり、電気光学装置３００の温度を極めて正確に計測できる。又、表示領域３４をなす画素と発振回路ＯＣとを同じ工程で製造できるので、新たな製造工程を付加する必要もなくなる。この様に、温度や光量などの物理量に応じて電気光学装置３００の制御を変えたほうが好ましい場合に、実施形態１乃至７に記載された発振回路ＯＣを電気光学装置３００に備え、発振回路ＯＣからの発振周波数を元にして、電気光学装置３００が制御される。以下、液晶装置を一例に取り、これを説明する。
【０１４１】
図２１に示す様に、電気光学装置３００は、薄膜トランジスターを画素のスイッチング素子として用いたアクティブマトリックス方式の電気光学装置３００である。電気光学装置３００は表示領域３４と信号線駆動回路３６と走査線駆動回路３８と発振回路ＯＣと駆動制御回路３３とを少なくとも備えている。
【０１４２】
表示領域３４内には、画素３５がマトリックス状に設けられている。画素３５は、交差する走査線１６と信号線１７とによって特定される領域で、各画素３５には、画素電極４２と画素トランジスター４６とが配置されている。表示領域３４の外側の領域には、信号線駆動回路３６及び走査線駆動回路３８が形成されている。信号線駆動回路３６及び走査線駆動回路３８は表示領域３４に隣り合う二辺に沿ってそれぞれ形成されている。発振回路ＯＣは表示領域３４に隣接する場所に薄膜トランジスターにて形成され、表示領域３４付近の温度を計測する。
【０１４３】
画素トランジスター４６は、画素電極４２へ通電制御を行うスイッチング素子である。画素トランジスター４６のソースとドレインとの一方は、信号線１７に電気的に接続され、ソースとドレインとの他方は、画素電極４２に電気的に接続されている。各信号線１７には、信号線駆動回路３６から画像信号が供給される。又、画素トランジスター４６のゲートは、走査線１６に電気的に接続されている。走査線１６には、走査線駆動回路３８から所定のタイミングでパルス的に走査信号が供給される。
【０１４４】
走査線１６に供給された走査信号に応じて、スイッチング素子である画素トランジスター４６が一定期間だけオン状態となる事で、信号線１７に供給された画像信号が、画素電極４２に書き込まれ、表示を行う。本実施形態では、電気光学装置３００が液晶装置であるので、画素電極４２と共通電極２７との間に液晶材料が挟持されており、画素電極４２と共通電極２７との間に発生する電界で液晶層１５の光の透過率が変調される。電気光学装置３００が電気泳動装置であれば、画素電極４２と共通電極２７との間に電気泳動材料が挟持されており、画素電極４２と共通電極２７との間に発生する電界で電気泳動材料の反射率が変調される。又、電気光学装置３００が有機ＥＬ装置であれば、画素トランジスター４６のソースとドレインとの他方が、不図示の駆動トランジスターのゲートに電気的に接続されており、駆動トランジスターが画素電極４２（例えばアノード）と共通電極２７（例えばカソード）との間に発生する電流を制御する。有機ＥＬ材料は画素電極４２（例えばアノード）と共通電極２７（例えばカソード）との間に挟持されているのでこれにより、有機ＥＬ材料の発光輝度が変調される。
【０１４５】
電気光学装置３００では、使用中にその温度が変化する場合がある。例えば、後述する様に電気光学装置３００がプロジェクター２１００に用いられると、光源２１０２（図２２参照）からの強い光で熱せられ、次第に温度が上昇して行く。液晶材料の様な電気光学材料は一般に温度変化に伴い、その物性が変化する。例えば、液晶材料の場合、温度が上昇すると、粘度が低下し、応答速度が速くなる。こうした電気光学材料の物性変化に応じて、信号線駆動回路３６や走査線駆動回路３８が画素３５に提供する信号も変化させる事が好ましい。本実施形態の電気光学装置３００では、温度に応じて周期が変化する交番信号３３ａを発振回路ＯＣが生成し、これを駆動制御回路３３に供給する。駆動制御回路３３は交番信号３３ａを用いて、信号線駆動回路３６に信号線用駆動信号３３ｂを供給し、走査線駆動回路３８に走査線用駆動信号３３ｃを供給する。信号線用駆動信号３３ｂや走査線用駆動信号３３ｃは発振回路ＯＣにて計測された温度に適した駆動信号とされる。この様に、電気光学装置３００の性能に影響を与える物理量（温度や光量）が正確に計測され、計測結果に応じて電気光学装置３００の駆動条件は変更される。それ故に、電気光学装置３００の表示は正しく制御される事になる。
【０１４６】
本実施形態に記載の電気光学装置３００によると、電気光学装置３００を使用しながらその温度を直接計測できるので、温度に応じた制御ができ、その結果、電気光学装置３００は優れた表示性能を示す事になる。又、その為に、新たな製造工程を付加する必要もなく、電気光学装置３００の外部に別途温度計を設置する必要もなくなり、経済合理的であると共に外観上や取り扱い上の自由度が増すとの効果が得られる。
【０１４７】
（実施形態１０）
「電子機器」
図２２は、実施形態１０に係わる電子機器の一例を説明した図である。以下、図２２を参照して、実施形態１乃至７にて説明した計測装置１００、又は実施形態８にて説明した半導体装置２００、又は、実施形態９にて説明した電気光学装置３００を備えた電子機器を説明する。尚、実施形態１乃至９と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
【０１４８】
本実施形態は電子機器に係わる。電子機器は、実施形態１乃至７にて説明した計測装置１００、又は実施形態８にて説明した半導体装置２００、又は、実施形態９にて説明した電気光学装置３００を備えている。次に、図２２を参照して、本実施形態に係る電子機器の一例としてプロジェクターを説明する。
【０１４９】
図２２は、三板式プロジェクターの構成を示す平面図である。プロジェクター２１００において、超高圧水銀ランプで構成される光源２１０２から出射された光は、内部に配置された３枚のミラー２１０６及び２枚のダイクロイックミラー２１０８によって赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三原色の光に分離され、各原色に対応する液晶装置３００Ｒ、３００Ｇ及び３００Ｂに導かれる。尚、青色の光は、他の赤色や緑色と比較すると、光路が長いので、その損失を防ぐ為に、入射レンズ２１２２、リレーレンズ２１２３及び出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。液晶装置３００Ｒ、３００Ｇ及び３００Ｂは実施形態９にて説明した電気光学装置３００である。
【０１５０】
液晶装置３００Ｒ、３００Ｇ及び３００Ｂは、外部装置（図示省略）から供給される赤、緑、青の各色に対応する画像信号に応じて、それぞれの駆動制御回路３３にて信号線用駆動信号３３ｂや走査線用駆動信号３３ｃを温度に応じて形成し、画像表示を行う。
【０１５１】
液晶装置３００Ｒ、３００Ｇ、３００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に三方向から入射する。そして、このダイクロイックプリズム２１１２において、赤色及び青色の光は９０度に屈折される一方、緑色の光は直進する。ダイクロイックプリズム２１１２において合成されたカラー画像を表す光は、レンズユニット２１１４によって拡大投射され、スクリーン２１２０上にフルカラー画像が表示される。
【０１５２】
尚、液晶装置３００Ｒ、３００Ｂの透過像がダイクロイックプリズム２１１２により反射した後に投射されるのに対し、液晶装置３００Ｇの透過像はそのまま投射されるため、液晶装置３００Ｒ、３００Ｂにより形成される画像と、液晶装置３００Ｇにより形成される画像とが左右反転の関係になる様に設定されている。
【０１５３】
本実施形態のプロジェクター２１００は、上述の液晶装置３００Ｒ、３００Ｇ、３００Ｂが用いられているので、明るく高精細で画像品位の高いフルカラー画像を投射する事ができる。
【０１５４】
電子機器としては、図２２を参照して説明したプロジェクターの他にも、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、タブレット端末、ビデオカメラのモニター、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどが挙げられる。そして、これらの電子機器に対しても、実施形態１乃至７にて説明した計測装置１００、又は実施形態８にて説明した半導体装置２００、又は、実施形態９にて説明した電気光学装置３００を適応させる事ができる。
【０１５５】
尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。
【符号の説明】
【０１５６】
２…基板、３…計測領域、４…出力回路、１１…ＤＲＡＭコア回路、１２…リフレッシュ制御回路、１３…セルフリフレッシュタイマー回路、１３ａ…基準信号、１４…コマンドデコーダー回路、１５…液晶層、１６…走査線、１７…信号線、２７…共通電極、３３…駆動制御回路、３３ａ…交番信号、３３ｂ…信号線用駆動信号、３３ｃ…走査線用駆動信号、３４…表示領域、３５…画素、３６…信号線駆動回路、３８…走査線駆動回路、４２…画素電極、４６…画素トランジスター、５１…第一選択回路、５２…第一処理回路、６１…第二選択回路、６２…第二処理回路、１００…計測装置、２００…半導体装置、３００…電気光学装置、３００Ｒ…液晶装置、３００Ｇ…液晶装置、３００Ｂ…液晶装置、２１００…プロジェクター、２１０２…光源、２１０６…ミラー、２１０８…ダイクロイックミラー、２１１２…ダイクロイックプリズム、２１１４…レンズユニット、２１２０…スクリーン、２１２１…リレーレンズ系、２１２２…入射レンズ、２１２３…リレーレンズ、２１２４…出射レンズ、Ｉｖｔ…インバーター回路、ＭＢ…計測バッファー回路、ＭＣ…計測回路、ＭＥ…計測素子、ＭＥ１…第一計測素子、ＭＥ２…第二計測素子、ＭＩ…計測インバーター回路、ＯＣ…発振回路、ＯＣＣ…発振回路セル、ＰＮＪＤ…ＰＮ接合ダイオード、Ｔｒ１…第一トランジスター、Ｔｒ２…第二トランジスター、ＴＮ…Ｎ型トランジスター、ＴＰ…Ｐ型トランジスター。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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