(57)【要約】      （修正有）【課題】コネクト動作を行うアンチヒューズ素子に印加される電圧を正確に検出する半導体装置を提供する。【解決手段】第１の電源配線Ｌ１と、生成した電圧を第１の電源配線Ｌ１の一端に供給する第１の電圧生成回路ＳＶ１と、第１の電源配線Ｌ１に供給された電圧の印加に応じて導通状態となる第１のアンチヒューズ素子ＡＦ５と、ソース端子またはドレイン端子の一方の端子が第１の電源配線Ｌ１上に接続され、他方の端子が第１のアンチヒューズ素子ＡＦ５の一端に接続され、ゲート端子に第１のアンチヒューズ素子を選択する第１の選択信号が供給される第１のトランジスタＳＷ２と、第１の電源配線Ｌ１の他端の電圧を検出し、検出結果を第１の電圧生成回路に出力する第１の電圧検出回路Ｄ１を備え、第１の電圧生成回路ＳＶ１は検出結果に応じて電圧を生成する。【選択図】図１
2015204122.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源配線と、
生成した電圧を前記第１の電源配線の一端に供給する第１の電圧生成回路と、
前記第１の電源配線に供給された電圧の印加に応じて導通状態となる第１のアンチヒューズ素子と、
ソース端子またはドレイン端子の一方の端子が前記第１の電源配線上に接続され、他方の端子が前記第１のアンチヒューズ素子の一端に接続され、ゲート端子に前記第１のアンチヒューズ素子を選択する第１の選択信号が供給される第１のトランジスタと、
前記第１の電源配線の他端の電圧を検出し、検出結果を前記第１の電圧生成回路に出力する第１の電圧検出回路と、を備え、
前記第１の電圧生成回路は、前記検出結果に応じて前記電圧を生成する、
ことを特徴とする半導体装置。
【請求項２】
前記第１の電源配線の他端と前記第１の電圧検出回路の間を、前記第１の選択信号に応じて導通または非導通とする第１のスイッチを備える、
請求項１に記載の半導体装置。
【請求項３】
第２の電源配線と、
生成した電圧を前記第２の電源配線の一端に供給する第２の電圧生成回路と、
前記第２の電源配線の他端の電圧を検出し、検出結果を前記第２の電圧生成回路に出力する第２の電圧検出回路と、を備え、
前記第１のアンチヒューズ素子の他端は、前記第２の電源配線上に接続されている、
請求項２に記載の半導体装置。
【請求項４】
前記第２の電源配線の他端と前記第２の電圧検出回路の間を、前記第１の選択信号に応じて導通または非導通とする第２のスイッチを備える、
請求項３に記載の半導体装置。
【請求項５】
一端が前記第１の電源配線上に接続された第３の電源配線と、
前記第３の電源配線に供給された電圧の印加に応じて導通状態となる第２のアンチヒューズ素子と、
ソース端子またはドレイン端子の一方の端子が前記第３の電源配線上に接続され、他方の端子が前記第２のアンチヒューズ素子の一端に接続され、ゲート端子に前記第２のアンチヒューズ素子を選択する第２の選択信号が供給される第２のトランジスタと、
前記第３の電源配線の他端と前記第１の電圧検出回路の間を、前記第２の選択信号に応じて導通ないし非導通とする第３のスイッチと、を備える、
請求項４に記載の半導体装置。
【請求項６】
一端が前記第２の電源配線上に接続された第４の電源配線と、
前記第４の電源配線の他端と前記第２の電圧検出回路の間を、前記第２の選択信号に応じて導通または非導通とする第４のスイッチと、を備え、
前記第２のアンチヒューズ素子の他端は、前記第４の電源配線上に接続されている、
請求項５に記載の半導体装置。
【請求項７】
前記第１の電圧検出回路から出力された信号を、前記第１の選択信号に応じて、選択して前記第１の電圧生成回路に出力するか、または、非選択とする第１の選択回路を備える、
請求項１に記載の半導体装置。
【請求項８】
第２の電源配線と、
生成した電圧を前記第２の電源配線の一端に供給する第２の電圧生成回路と、
前記第２の電源配線の他端の電圧を検出し、検出結果を前記第２の電圧生成回路に出力する第２の電圧検出回路と、を備え、
前記第１のアンチヒューズ素子の他端は、前記第２の電源配線上に接続されている、
請求項７に記載の半導体装置。
【請求項９】
前記第２の電圧検出回路から出力された信号を、前記第２の選択信号に応じて、選択して前記第２の電圧生成回路に出力するか、または、非選択とする第２の選択回路を備える、
請求項８に記載の半導体装置。
【請求項１０】
一端が前記第１の電源配線上に接続された第３の電源配線と、
前記第３の電源配線に供給された電圧の印加に応じて導通状態となる第２のアンチヒューズ素子と、
ソース端子またはドレイン端子の一方の端子が前記第３の電源配線上に接続され、他方の端子が前記第２のアンチヒューズ素子の一端に接続され、ゲート端子に前記第２のアンチヒューズ素子を選択する第２の選択信号が供給される第２のトランジスタと、
前記第３の電源配線の他端の電圧を検出し、検出結果を前記第１の選択回路に出力する第３の電圧検出回路と、を備える、
請求項７ないし９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１の選択回路は、前記第１の選択信号が活性化された場合、前記第１の電圧検出回路の検出結果を選択して前記第１の電圧生成回路に出力し、前記第２の選択信号が活性化された場合、前記第３の電圧検出回路の検出結果を選択して前記第１の電圧生成回路に出力する、
請求項１０に記載の半導体装置。
【請求項１２】
一端が前記第２の電源配線上に接続された第４の電源配線と、
前記第４の電源配線の他端の電圧を検出し、検出結果を前記第２の選択回路に出力する第４の電圧検出回路と、を備え、
前記第２のアンチヒューズ素子の他端は、前記第４の電源配線上に接続されている、
請求項１０または１１に記載の半導体装置。
【請求項１３】
前記第２の選択回路は、前記第１の選択信号が活性化された場合、前記第２の電圧検出回路の検出結果を選択して前記第２の電圧生成回路に出力し、前記第２の選択信号が活性化された場合、前記第４の電圧検出回路の検出結果を選択して前記第２の電圧生成回路に出力する、
請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不良のあるメモリセルを冗長メモリセルによって置換可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大している。半導体記憶装置の微細化が進むに従って、１チップ当たりに含まれる欠陥部位が増大している。
【０００３】
そのため、半導体記憶装置に、メモリセルと、メモリセルで不良が検出された場合に使用する冗長メモリセルとを備え、不良が検出されたメモリセル（以下、「不良メモリセル」という。）を冗長メモリセルに置き換えることで製品の歩留りを向上させる不良救済技術が重要となっている。
【０００４】
不良メモリセルを冗長メモリセルに置き換えるには、不良メモリセルのアドレス（以下、「不良アドレス」という。）を記憶しておく必要がある。そのための不揮発性の記憶素子として、レーザヒューズ（Laser Fuse）素子や電気ヒューズ素子（例えば、アンチヒューズ（ＡＦ：Anifuse）素子）が使用される。レーザヒューズ素子は、導体をレーザービームにより溶断して絶縁するヒューズである。一方、アンチヒューズ素子は、酸化膜などの絶縁体を高電圧（ＳＶＴ（Store）電圧）により絶縁破壊させて導通させるヒューズ素子である（特許文献１）。以下では、アンチヒューズ素子に高電圧を印加して絶縁破壊することを「コネクト動作」という。なお、コネクト動作は「ストア動作」とも呼ばれる。
【０００５】
なお、アンチヒューズ素子の周辺回路については、特許文献２または特許文献３にて開示される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２９９９８９号公報
【特許文献２】米国特許第７９５２８５０号明細書
【特許文献３】米国特許第８１３４８８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【０００８】
図１２は、関連技術に係る半導体装置におけるアンチヒューズ回路の構成を示す図である。図１２を参照すると、アンチヒューズ回路は、電源配線Ｌ１１、電圧生成回路ＳＶ１１、電圧検出回路Ｄ１１、および、アンチヒューズ素子ＡＦ１〜ＡＦ９を備えている。電圧生成回路ＳＶ１１は電圧を生成すると共に、生成した電圧を電源配線Ｌ１１に供給する。電圧検出回路Ｄ１１は、電源配線Ｌ１１に供給された電圧を検出し、検出結果を電圧生成回路ＳＶ１１に出力する。電圧生成回路ＳＶ１１は、電圧検出回路Ｄ１１による検出結果に応じて、電圧を生成する。アンチヒューズ素子ＡＦ１〜ＡＦ９は、電源配線Ｌ１１を介して供給された電圧が印加されることにより絶縁破壊される（すなわち、コネクト動作を行う）。
【０００９】
しかしながら、図１２に記載されたアンチヒューズ回路によると、コネクト動作を行うアンチヒューズ素子に印加される電圧と、電圧検出回路Ｄ１１によって検出される電圧との間に差が生じるため、電圧生成回路ＳＶ１１によってアンチヒューズ素子に所望の電圧を印加することが困難となる。以下、図面を参照して説明する。
【００１０】
図１３を参照すると、抵抗素子Ｒ１〜Ｒ３、および、Ｒｕは、それぞれ、電源配線Ｌ１１における寄生抵抗を表す。なお、簡単のため、各抵抗素子Ｒ１〜Ｒ３、Ｒｕの抵抗値を抵抗素子の符号Ｒ１〜Ｒ３、Ｒｕによって表す。図１３において、アンチヒューズ素子ＡＦ３を絶縁破壊する際、電圧生成回路ＳＶ１１から抵抗素子Ｒ１、Ｒ２、Ｒｕ（２個）を経由して、アンチヒューズ素子ＡＦ３にコネクト電流Ｉａｆが流れたとする。このとき、電圧検出回路Ｄ１１によって検出される電圧Ｖｍｏｎは、Ｖｍｏｎ＝ＶＰＰＳＶＴ−Ｉａｆ・Ｒ１となる。ただし、電圧生成回路ＳＶ１１が生成した電圧をＶＰＰＳＶＴとした。一方、アンチヒューズ素子ＡＦ３の一端（電圧生成回路ＳＶ１１側）における電圧は、Ｖａｆ＝ＶＰＰＳＶＴ−Ｉａｆ（Ｒ１＋Ｒ２＋２Ｒｕ）となる。したがって、電圧検出回路Ｄ１１が検出する電圧Ｖｍｏｎとアンチヒューズ素子ＡＦ３の一端における電圧Ｖａｆとの間に、差ΔＶ＝Ｖｍｏｎ−Ｖａｆ＝Ｉａｆ（Ｒ２＋２Ｒｕ）が生じる。
【００１１】
このように、アンチヒューズ素子端における電圧と電圧検出回路Ｄ１１により検出される電圧との間に差ΔＶが生じ、差ΔＶはコネクト電流値Ｉａｆとアンチヒューズ素子までの寄生抵抗値に依存する。したがって、電圧検出回路Ｄ１１の検出結果に基づいて、電圧生成回路ＳＶ１１が生成する電圧を正確に制御することが困難となる。
【課題を解決するための手段】
【００１２】
本発明の第１の態様に係る半導体装置は、第１の電源配線と、生成した電圧を前記第１の電源配線の一端に供給する第１の電圧生成回路と、第１の電源配線に供給された電圧の印加に応じて導通状態となる第１のアンチヒューズ素子と、ソース端子またはドレイン端子の一方の端子が第１の電源配線上に接続され、他方の端子が第１のアンチヒューズ素子の一端に接続され、ゲート端子に第１のアンチヒューズ素子を選択する第１の選択信号が供給される第１のトランジスタと、第１の電源配線の他端の電圧を検出し、検出結果を第１の電圧生成回路に出力する第１の電圧検出回路と、を備え、第１の電圧生成回路は、前記検出結果に応じて前記電圧を生成する。
【発明の効果】
【００１３】
本発明に係る半導体装置によると、コネクト動作を行うアンチヒューズ素子に印加される電圧を正確に検出することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】一実施形態に係る半導体装置におけるアンチヒューズ回路の構成を例示する図である。
【図２】一実施形態に係る半導体装置におけるアンチヒューズ回路の動作について説明するための図である。
【図３】第１の実施形態に係る半導体装置の全体構成を例示するブロック図である。
【図４】第１の比較例に係る半導体装置の構成を示す図である。
【図５】第２の比較例に係る半導体装置の構成を示す図である。
【図６】第１の実施形態に係る半導体装置の構成を例示する図である。
【図７】第２の実施形態に係る半導体装置の構成を例示する図である。
【図８】実施形態に係る半導体装置おけるアンチヒューズ素子およびその周辺回路の構成を例示する図である。
【図９】実施形態に係る半導体装置におけるアンチヒューズ素子の構造を例示する断面図である。
【図１０】実施形態に係る半導体装置の全体のレイアウトを例示する図である。
【図１１】実施形態に係る半導体装置のヒューズ領域の詳細レイアウトを例示する図である。
【図１２】関連技術に係る半導体装置におけるアンチヒューズ回路の構成を例示する図である。
【図１３】関連技術に係る半導体装置におけるアンチヒューズ回路の動作について説明するための図である。
【発明を実施するための形態】
【００１５】
はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１６】
図１は、一実施形態に係る半導体装置におけるアンチヒューズ回路の構成を例示する図である。図１を参照すると、アンチヒューズ回路は、電源配線Ｌ１、電圧検出用配線Ｍ１、電圧生成回路ＳＶ１、電圧検出回路Ｄ１、アンチヒューズ素子ＡＦ１〜ＡＦ９、および、スイッチＳＷ１〜ＳＷ３を備えている。
【００１７】
電圧生成回路ＳＶ１は電圧を生成すると共に、生成した電圧を電源配線Ｌ１に供給する。電圧検出回路Ｄ１は、電圧検出用配線Ｍ１と、スイッチＳＷ１〜ＳＷ３のいずれかとを介して接続されたノードの電圧を検出する。また、電圧検出回路Ｄ１は、検出結果を電圧生成回路ＳＶ１に出力する。電圧生成回路ＳＶ１は、電圧検出回路Ｄ１による検出結果に応じて電圧を生成する。アンチヒューズ素子ＡＦ１〜ＡＦ９は、電源配線Ｌ１を介して供給された電圧が印加されることによって絶縁破壊される（コネクト動作を行う）。なお、コネクト動作が実施されるアンチヒューズ素子は、後述するが、例えばアドレス信号等の選択信号によって選択される。
【００１８】
スイッチＳＷ１は、アンチヒューズ素子ＡＦ１〜ＡＦ３のいずれかがコネクト動作を行う場合、オン状態となり、それ以外の場合、オフ状態となる。同様に、スイッチＳＷ２は、アンチヒューズ素子ＡＦ４〜ＡＦ６のいずれかがコネクト動作を行う場合、オン状態となり、それ以外の場合、オフ状態となる。また、スイッチＳＷ３は、アンチヒューズ素子ＡＦ７〜ＡＦ９のいずれかがコネクト動作を行う場合、オン状態となり、それ以外の場合、オフ状態となる。
【００１９】
図１に例示するように、アンチヒューズ素子ＡＦ５がコネクト動作を行う場合、ＳＷ２がオン状態となり、ＳＷ１、ＳＷ３はオフ状態となる。電圧検出回路Ｄ１は、電圧検出用配線Ｍ１およびスイッチＳ２を介して接続された電源配線Ｌ１の端部（図１のアンチヒューズ素子ＡＦ６の近傍）の電圧を検出する。このとき、コネクト動作を行うアンチヒューズ素子ＡＦ５に印加される電圧と、電圧検出回路Ｄ１によって検出される電圧とが一致する。この点について、さらに図面を参照して説明する。
【００２０】
図２を参照すると、抵抗素子Ｒ１〜Ｒ３、および、Ｒｕは、それぞれ、電源配線Ｌ１における寄生抵抗を表す。なお、簡単のため、各抵抗素子Ｒ１〜Ｒ３、Ｒｕの抵抗値を抵抗素子の符号Ｒ１〜Ｒ３、Ｒｕによって表す。図２において、アンチヒューズ素子ＡＦ３を絶縁破壊する際、電圧生成回路ＳＶ１から抵抗素子Ｒ１、Ｒ２、Ｒｕ（２個）を経由して、アンチヒューズ素子ＡＦ３にコネクト電流Ｉａｆが流れたとする。このとき、アンチヒューズ素子ＡＦ３の一端（電圧生成回路ＳＶ１側）における電圧はＶａｆ＝ＶＰＰＳＶＴ−Ｉａｆ（Ｒ１＋Ｒ２＋２Ｒｕ）となる。ただし、電圧生成回路ＳＶ１が生成した電圧をＶＰＰＳＶＴとした。一方、電圧検出回路Ｄ１によって検出される電圧Ｖｍｏｎも、Ｖｍｏｎ＝ＶＰＰＳＶＴ−Ｉａｆ（Ｒ１＋Ｒ２＋２Ｒｕ）＝Ｖａｆとなる。したがって、電圧検出回路Ｄ１は、コネクト動作を行うアンチヒューズ素子ＡＦ３の一端における電圧を正確に検出することが可能となる。
【００２１】
さらに、後述の実施形態に係る半導体装置に即して説明する。図６および図７を参照すると、半導体装置は、第１の電源配線（Ｌ１）と、生成した電圧（ＶＰＰＳＶＴ）を第１の電源配線（Ｌ１）の一端に供給する第１の電圧生成回路（ＳＶ１）と、第１の電源配線（Ｌ１）に供給された電圧の印加に応じて導通状態となる第１のアンチヒューズ素子（例えば、ＡＦ３）と、ソース端子またはドレイン端子の一方の端子が第１の電源配線（Ｌ１）上に接続され、他方の端子が第１のアンチヒューズ素子（ＡＦ３）の一端に接続され、ゲート端子に第１のアンチヒューズ素子（ＡＦ３）を選択する第１の選択信号が供給される第１のトランジスタ（図６、図７において非図示、図８のトランジスタＴ０参照）と、第１の電源配線（Ｌ１）の他端の電圧を検出し、検出結果を第１の電圧生成回路（ＳＶ１）に出力する第１の電圧検出回路（Ｄ１）とを備え、第１の電圧生成回路（ＳＶ１）は、検出結果に応じて電圧（ＶＰＰＳＶＴ）を生成することが好ましい。
【００２２】
また、図６を参照すると、上記半導体装置は、第１の電源配線（Ｌ１）の他端と第１の電圧検出回路（Ｄ１）の間を、第１の選択信号に応じて導通または非導通とする第１のスイッチ（ＳＷ１）を備えていてもよい。
【００２３】
さらに、図６を参照すると、上記半導体装置は、第２の電源配線（Ｌ２）と、生成した電圧（ＶＢＢＳＶＴ）を第２の電源配線（Ｌ２）の一端に供給する第２の電圧生成回路（ＳＶ２）と、第２の電源配線（Ｌ２）の他端の電圧を検出し、検出結果を第２の電圧生成回路（ＳＶ２）に出力する第２の電圧検出回路（Ｄ２）とを備え、第１のアンチヒューズ素子（ＡＦ３）の他端は、第２の電源配線（Ｌ２）上に接続されていてもよい。
【００２４】
また、図６を参照すると、上記半導体装置は、第２の電源配線（Ｌ２）の他端と第２の電圧検出回路（Ｄ２）の間を、第１の選択信号に応じて導通または非導通とする第２のスイッチ（ＳＷ２）を備えていてもよい。
【００２５】
さらに、図６を参照すると、上記半導体装置は、一端が第１の電源配線（Ｌ１）上に接続された第３の電源配線（Ｌ３）と、第３の電源配線（Ｌ３）に供給された電圧の印加に応じて導通状態となる第２のアンチヒューズ素子（例えば、ＡＦ７）と、ソース端子またはドレイン端子の一方の端子が第３の電源配線（Ｌ３）上に接続され、他方の端子が前記第２のアンチヒューズ素子（ＡＦ７）の一端に接続され、ゲート端子に第２のアンチヒューズ素子（ＡＦ７）を選択する第２の選択信号が供給される第２のトランジスタ（図６において非図示、図８のドライバトランジスタＴ０参照）と、第３の電源配線（Ｌ３）の他端と第１の電圧検出回路（Ｄ１）の間を、第２の選択信号に応じて導通ないし非導通とする第３のスイッチ（ＳＷ３）とを備えていてもよい。
【００２６】
また、図６を参照すると、上記半導体装置は、一端が第２の電源配線（Ｌ２）上に接続された第４の電源配線（Ｌ４）と、第４の電源配線（Ｌ４）の他端と第２の電圧検出回路（Ｄ２）の間を、第２の選択信号に応じて導通または非導通とする第４のスイッチ（ＳＷ４）とを備え、第２のアンチヒューズ素子（ＡＦ７）の他端は、第４の電源配線（Ｌ４）上に接続されていてもよい。
【００２７】
かかる半導体装置（図６）によると、ヒューズ領域（ＦＬＡＹ１）に含まれるアンチヒューズ素子（ＡＦ３）がコネクト動作を行う場合、スイッチ（ＳＷ１、ＳＷ２）がオン状態となる。このとき、電圧検出回路（Ｄ１）は、電源配線（Ｌ１）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ３）と電源配線（Ｌ１）の接続箇所の電圧を正確に検出することができる。同様に、電圧検出回路（Ｄ２）は、電源配線（Ｌ２）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ３）と電源配線（Ｌ２）の接続箇所の電圧を正確に検出することができる。
【００２８】
また、かかる半導体装置（図６）によると、ヒューズ領域（ＦＬＡＹ２）に含まれるアンチヒューズ素子（ＡＦ７）がコネクト動作を行う場合、スイッチ（ＳＷ３、ＳＷ４）がオン状態となる。このとき、電圧検出回路（Ｄ１）は、電源配線（Ｌ１、Ｌ３）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ７）と電源配線（Ｌ３）の接続箇所の電圧を正確に検出することができる。同様に、電圧検出回路（Ｄ２）は、電源配線（Ｌ２、Ｌ４）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ７）と電源配線（Ｌ４）の接続箇所の電圧を正確に検出することができる。
【００２９】
一方、図７を参照すると、上記半導体装置は、第１の電圧検出回路（Ｄ１）から出力された信号を、第１の選択信号に応じて、選択して第１の電圧生成回路（ＳＶ１）に出力するか、または、非選択とする第１の選択回路（ＳＥＬ１）を備えていてもよい。
【００３０】
また、図７を参照すると、上記半導体装置は、第２の電源配線（Ｌ２）と、生成した電圧（ＶＢＢＳＶＴ）を第２の電源配線（Ｌ２）の一端に供給する第２の電圧生成回路（ＳＶ２）と、第２の電源配線（Ｌ２）の他端の電圧を検出し、検出結果を第２の電圧生成回路（ＳＶ２）に出力する第２の電圧検出回路（Ｄ２）とを備え、第１のアンチヒューズ素子（例えば、ＡＦ３）の他端は第２の電源配線（Ｌ２）上に接続されていてもよい。
【００３１】
さらに、図７を参照すると、上記半導体装置は、第２の電圧検出回路（Ｄ２）から出力された信号を、第２の選択信号に応じて、選択して第２の電圧生成回路（ＳＶ２）に出力するか、または、非選択とする第２の選択回路（ＳＥＬ２）を備えていてもよい。
【００３２】
また、図７を参照すると、上記半導体装置は、一端が第１の電源配線（Ｌ１）上に接続された第３の電源配線（Ｌ３）と、第３の電源配線（Ｌ３）に供給された電圧の印加に応じて導通状態となる第２のアンチヒューズ素子（例えば、ＡＦ７）と、ソース端子またはドレイン端子の一方の端子が前記第３の電源配線（Ｌ３）上に接続され、他方の端子が前記第２のアンチヒューズ素子（ＡＦ７）の一端に接続され、ゲート端子に第２のアンチヒューズ素子（ＡＦ７）を選択する第２の選択信号が供給される第２のトランジスタ（図７において非図示、図８のドライバトランジスタＴ０参照）と、第３の電源配線（Ｌ３）の他端の電圧を検出し、検出結果を第１の選択回路（ＳＥＬ１）に出力する第３の電圧検出回路（Ｄ３）とを備えていてもよい。
【００３３】
さらに、図７を参照すると、上記半導体装置において、第１の選択回路（ＳＥＬ１）は、第１の選択信号が活性化された場合、第１の電圧検出回路（Ｄ１）の検出結果を選択して第１の電圧生成回路（ＳＶ１）に出力し、第２の選択信号が活性化された場合、第３の電圧検出回路（Ｄ３）の検出結果を選択して前記第１の電圧生成回路（ＳＶ１）に出力してもよい。
【００３４】
また、図７を参照すると、上記半導体装置は、一端が第２の電源配線（Ｌ２）上に接続された第４の電源配線（Ｌ４）と、第４の電源配線（Ｌ４）の他端の電圧を検出し、検出結果を第２の選択回路（ＳＥＬ２）に出力する第４の電圧検出回路（Ｄ４）とを備え、第２のアンチヒューズ素子（ＡＦ７）の他端は、前記第４の電源配線（Ｌ４）上に接続されていてもよい。
【００３５】
さらに、図７を参照すると、上記半導体装置において、第２の選択回路（ＳＥＬ２）は、第１の選択信号が活性化された場合、第２の電圧検出回路（Ｄ２）の検出結果を選択して第２の電圧生成回路（ＳＶ２）に出力し、第２の選択信号が活性化された場合、前記第４の電圧検出回路（Ｄ４）の検出結果を選択して前記第２の電圧生成回路（ＳＶ２）に出力してもよい。
【００３６】
かかる半導体装置（図７）によると、ヒューズ領域（ＦＬＡＹ１）に含まれるアンチヒューズ素子（ＡＦ３）がコネクト動作を行う場合、電圧検出回路（Ｄ１）は電源配線（Ｌ１）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ３）と電源配線（Ｌ１）の接続箇所の電圧を正確に検出し、選択回路（ＳＥＬ１）は電圧検出回路（Ｄ１）によって検出された電圧を選択して電圧生成回路（ＳＶ１）に出力することができる。同様に、電圧検出回路（Ｄ２）は電源配線（Ｌ２）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ３）と電源配線（Ｌ２）の接続箇所の電圧を正確に検出し、選択回路（ＳＥＬ２）は電圧検出回路（Ｄ２）によって検出された電圧を選択して電圧生成回路（ＳＶ２）に出力することができる。
【００３７】
また、かかる半導体装置（図７）によると、ヒューズ領域（ＦＬＡＹ２）に含まれるアンチヒューズ素子（ＡＦ７）がコネクト動作を行う場合、電圧検出回路（Ｄ３）は電源配線（Ｌ１、Ｌ３）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ７）と電源配線（Ｌ３）とが接続される箇所の電圧を正確に検出すると共に、選択回路（ＳＥＬ１）は電圧検出回路（Ｄ３）によって検出された電圧を選択して電圧生成回路（ＳＶ１）に出力することができる。同様に、電圧検出回路（Ｄ４）は電源配線（Ｌ２、Ｌ４）の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ７）と電源配線（Ｌ４）の接続箇所の電圧を正確に検出し、選択回路（ＳＥＬ２）は電圧検出回路（Ｄ４）によって検出された電圧を選択して電圧生成回路（ＳＶ２）に出力することができる。
【００３８】
［実施形態１］
次に、第１の実施形態に係る半導体装置について、図面を参照して説明する。
【００３９】
図３は、本実施形態に係る半導体装置の構成を例示するブロック図である。図３を参照すると、半導体装置はワンチップに集積された積層メモリであり、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されたメモリセルアレイ１０１を備えている。メモリセルアレイ１０１は、複数のワード線ＷＬと複数のビット線ＢＬを含み、その交点にメモリセルＭＣが配置される。図３においては、簡単のため、１本のワード線ＷＬ、１本のビット線ＢＬおよびこれらの交点に配置された１個のメモリセルＭＣのみを図示している。
【００４０】
メモリセルアレイ１０１に含まれる複数のワード線のうち、不良のあるワード線は、ロウ冗長回路１０２に含まれる冗長ワード線に置換される。また、メモリセルアレイ１０１に含まれる複数のビット線のうち、不良のあるビット線は、カラム冗長回路１０３に含まれる冗長ビット線に置換される。ここで、不良のあるワード線とは、ワード線自体に不良がある場合のみならず、ワード線そのものには不良がないものの当該ワード線により選択される１または２以上のメモリセルに不良がある場合を含む。同様に、不良のあるビット線とは、ビット線自体に不良がある場合のみならず、ビット線そのものには不良がないものの当該ビット線に接続される１または２以上のメモリセルに不良がある場合を含む。
【００４１】
メモリセルアレイ１０１に対するロウアクセスは、ロウデコーダ１０４によって行われる。ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤをデコードし、デコード結果に基づいて、メモリセルアレイ１０１に含まれるいずれかのワード線を選択する。また、ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のワード線の代わりに、ロウ冗長回路１０２内の冗長ワード線に対して代替アクセスを行う。
【００４２】
一方、メモリセルアレイ１０１に対するカラムアクセスは、カラムデコーダ１０５によって行われる。カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤをデコードし、デコード結果に基づいて、カラム制御回路１０７に含まれるいずれかのカラムスイッチを選択する。カラムスイッチは、センスアンプ列１０６に含まれるいずれかのセンスアンプをカラム制御回路１０７に接続するためのスイッチであり、いずれかのスイッチが導通状態になると、対応するセンスアンプを介して所定のビット線とカラム制御回路１０７とが接続される。また、カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のビット線の代わりに、カラム冗長回路１０３内の冗長ビット線に対して代替アクセスを行う。
【００４３】
ロウアドレス制御回路１１０およびカラムアドレス制御回路１１１には、アドレス端子１１２およびアドレスバッファ１１３を介して、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２が供給される。アドレスＡ０〜Ａ１５は、ロウアドレスＸＡＤＤまたはカラムアドレスＹＡＤＤとして用いられる部分であり、バンクアドレスＢＡ０〜ＢＡ２は、バンクＢＡＮＫ０〜ＢＡＮＫ７の選択に用いられる部分である。
【００４４】
また、半導体装置には、アドレス端子１１２の他に、コマンド端子１２０、コントロール端子１２１およびクロック端子１２２が設けられている。
【００４５】
コマンド端子１２０は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および、チップセレクト信号／ＣＳが入力される端子群である。コマンド端子１２０に入力されたこれらのコマンド信号は、コマンドバッファ１２３を介して、コマンドデコーダ１２４およびモードレジスタ１２５に供給される。コマンドデコーダ１２４は、コマンド信号をデコードすることによって内部コマンドを生成し、これをコントロールロジック１２７などに供給する回路である。また、モードレジスタ１２５は、アドレスＡ０〜Ａ１５を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジック１２７などに供給される。
【００４６】
コントロール端子１２１は、データマスク信号ＤＭ、オンダイターミネーション信号ＯＤＴおよびリセット信号／ＲＥＳＥＴが入力される端子と、キャリブレーション端子ＺＱから成る端子群である。コントロール端子１２１に入力されたこれらのコントロール信号は、コントロールバッファ１２６を介して、コントロールロジック１２７に供給される。コントロールロジック１２７は、コントロール信号、内部コマンドおよびモードレジスタ１２５の設定値に基づいて、各種制御信号を生成する回路である。生成される制御信号は、ロウアドレス制御回路１１０、カラムアドレス制御回路１１１およびデータコントロール回路１０８に供給され、これらの回路ブロックの動作を制御する。
【００４７】
クロック端子１２２は、クロック信号ＣＫ、反転クロック信号／ＣＫおよびクロックイネーブル信号ＣＫＥが入力される端子群である。クロック端子１２２に入力されたこれらのクロック信号は、クロックバッファ１２８を介して、クロック生成回路１２９に供給される。クロック生成回路１２９は、これらクロック信号に基づいて内部クロック信号を生成する回路であり、生成された内部クロック信号は各種回路ブロックに供給される。内部クロック信号の一部はＤＬＬ回路１３０に供給される。ＤＬＬ回路１３０は、内部クロック信号に基づいて位相制御された出力用クロックを生成する回路であり、生成された出力用クロックはデータコントロール回路１０８および入出力バッファ１０９に供給される。
【００４８】
データコントロール回路１０８は、カラム制御回路１０７を介してパラレルに出力されるリードデータをラッチし、これをシリアル変換して入出力バッファ１０９に供給するとともに、入出力バッファ１０９を介してシリアルに入力されたライトデータをラッチし、これをパラレル変換してカラム制御回路１０７に供給する回路である。入出力バッファ１０９は、データ系端子１３１に接続されている。データ系端子１３１は、データ入出力端子ＤＱ０〜ＤＱ７およびデータストローブ端子ＤＱＳ、／ＤＱＳから成る。データ入出力端子ＤＱ０〜ＤＱ７は、リードデータの出力およびライトデータの入力を行う端子であり、データストローブ端子ＤＱＳ、／ＤＱＳは相補のデータストローブ信号を入出力する端子である。
【００４９】
かかる構成により、コマンド端子１２０を介してリードコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してリード動作が行われ、読み出されたリードデータがデータ入出力端子ＤＱ０〜ＤＱ７を介して出力される。一方、コマンド端子１２０を介してライトコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してライト動作が行われ、データ入出力端子ＤＱ０〜ＤＱ７を介して入力されたライトデータが書き込まれる。そして、これらリード動作およびライト動作において、アクセス先のメモリセルが不良メモリセルである場合には、ロウ冗長回路１０２またはカラム冗長回路１０３に対して代替アクセスが行われる。上述の通り、不良メモリセルのアドレスは、救済制御回路１４０に保持されている。
【００５０】
救済制御回路１４０に保持される不良アドレスは、光学ヒューズ回路１４１およびアンチヒューズ回路１４２から転送される。光学ヒューズ回路１４１は、レーザービームの照射によってヒューズ素子を切断することにより情報を記憶する回路である。また、アンチヒューズ回路１４２は、ヒューズ素子に高電圧を印加することによって情報を記憶する回路である。アンチヒューズ回路１４２は複数のアンチヒューズ素子を含んで構成される。アンチヒューズ素子は、高電圧の印加によって絶縁膜を絶縁破壊することによって情報を記憶する。アンチヒューズ回路１４２の詳細な構成については、後述する。
【００５１】
このように、本実施形態による半導体装置においては、一つの冗長ワード線を光学ヒューズ回路１４１でもアンチヒューズ回路１４２でも使用することができる。同様に、一つの冗長ビット線を光学ヒューズ回路１４１でもアンチヒューズ回路１４２でも使用することができる。もちろん、同じ冗長ワード線または同じ冗長ビット線を光学ヒューズ回路１４１とアンチヒューズ回路１４２で同時に使用することはできない。冗長ワード線および冗長ビット線は、光学ヒューズ回路１４１による１次救済で使用され、１次救済にて使用されなかった残余の冗長ワード線および冗長ビット線がアンチヒューズ回路１４２による２次救済で使用される。
【００５２】
２次救済における不良メモリセルの検出は、カラム制御回路１０７内に設けられたデータ判定回路１０７ａによって行われ、判定の結果得られる判定信号Ｐ／Ｆが解析回路１４３に供給される。判定信号Ｐ／Ｆは、読み出されたデータにエラーが含まれていない場合には「パス」を示し、読み出されたデータにエラーが含まれている場合には「フェイル」を示す。
【００５３】
解析回路１４３は、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良メモリセルのアドレスを特定し、既に検出された不良メモリセルのアドレスとの関係を解析する。解析回路１４３による解析作業には、解析用メモリ１４４が用いられる。解析用メモリ１４４は、一例として、ＳＲＡＭから成る。解析回路１４３には、判定信号Ｐ／Ｆおよびアドレスの他、内部クロック信号、内部コマンドおよびＤＦＴ回路１４５からの制御信号が供給される。
【００５４】
本実施形態に係る半導体装置におけるアンチヒューズ回路１４２の構成を説明する前に、第１の比較例（図４）および第２の比較例（図５）について説明する。なお、本実施形態の半導体装置は、これらの比較例の構成を改良することによって得られたものである。
【００５５】
＜比較例１＞
図４は、第１の比較例に係る半導体装置の全体構成およびアンチヒューズ回路の構成を示す図である。図４を参照すると、半導体装置のレイアウトは、主に、メモリアレイ領域と、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４と、周辺領域に分割されている。アンチヒューズ回路は、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４に配置される。なお、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４は、アンチヒューズ回路のみならず、他の周辺回路（ＸＤＥＣ等）を含んでいてもよい。ヒューズ領域の詳細なレイアウトについては、後述する。
【００５６】
図４を参照すると、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４には、それぞれ、アンチヒューズ素子ＡＦ１〜ＡＦ４、ＡＦ５〜ＡＦ８、ＡＦ９〜ＡＦ１２、ＡＦ１３〜ＡＦ１６が設けられている。また、周辺領域には、電圧生成回路ＳＶ１１〜ＳＶ１４、および、電圧検出回路Ｄ１１、Ｄ１２が設けられている。
【００５７】
電圧生成回路ＳＶ１１は電圧ＶＰＰＳＶＴを生成すると共に、生成した電圧を電源配線Ｌ１１に供給する。電圧検出回路Ｄ１１は、電源配線Ｌ１１に供給された電圧を検出し、検出結果を電圧生成回路ＳＶ１１に出力する。電圧生成回路ＳＶ１１は、電圧検出回路Ｄ１１による検出結果に応じて電圧を生成する。電圧生成回路ＳＶ１２は電圧ＶＢＢＳＶＴを生成すると共に、生成した電圧を電源配線Ｌ１２に供給する。電圧検出回路Ｄ１２は、電源配線Ｌ１２に供給された電圧を検出し、検出結果を電圧生成回路ＳＶ１２に出力する。電圧生成回路ＳＶ１２は、電圧検出回路Ｄ１２による検出結果に応じて、電圧を生成する。
【００５８】
一例として、電圧検出回路Ｄ１１、Ｄ１２による電圧検出の動作時間は１０ｎｓ程度である。また、検出した電圧の電圧生成回路ＳＶ１１、ＳＶ１２へのフィードバック動作の時間は、ポンプ回路のＯＳＣ周期が支配的であり、電圧ＶＰＰＳＶＴを生成する電圧生成回路ＳＶ１１について１００ｎｓ、電圧ＶＢＢＳＶＴを生成する電圧生成回路ＳＶ１２について１８０ｎｓ程度である。一方、１アドレスごとのコネクト動作に要する期間（コネクト期間）は１０ｍｓ程度である。したがって、アンチヒューズ素子のコネクト動作時に、電圧検出回路Ｄ１１、Ｄ１２が電圧を検出し、検出した電圧を電圧生成回路ＳＶ１１、ＳＶ１２にフィードバックする動作は、リアルタイムに行うことができる。
【００５９】
ヒューズ領域ＦＬＡＹ１に設けられたアンチヒューズ素子ＡＦ１〜ＡＦ４は、電源配線Ｌ１１を介して供給された電圧と電源配線Ｌ１２を介して供給された電圧が印加されることにより絶縁破壊される。
【００６０】
電圧生成回路ＳＶ１３、ＳＶ１４、および、他のヒューズ領域ＦＬＡＹ２〜ＦＬＡＹ４に設けられたアンチヒューズ素子ＡＦ５〜ＡＦ１６の動作は、電圧生成回路ＳＶ１１、ＳＶ１２、および、ヒューズ領域ＦＬＡＹ１に設けられたアンチヒューズＡＦ１〜ＡＦ３の動作と同様であるため、説明を省略する。
【００６１】
図４に示したアンチヒューズ回路では、電圧検出回路Ｄ１１、Ｄ１２はチップ中央部の周辺領域において、それぞれ、電源配線Ｌ１１、Ｌ２に供給された電圧を検出している。このとき、電源配線Ｌ１１、Ｌ１２の寄生抵抗の影響のため、電圧検出回路Ｄ１１、Ｄ１２はコネクト動作を行うアンチヒューズ素子の近傍における電圧を正確に検出することができない。寄生抵抗の影響は、特に、電源配線の遠端部に設けられたアンチヒューズ素子（例えば、図４に示したアンチヒューズ素子ＡＦ４、ＡＦ８、ＡＦ１２、ＡＦ１６）において顕著となる。
【００６２】
すなわち、図４に記載したアンチヒューズ回路によると、図１２および図１３を参照して説明したアンチヒューズ回路の場合と同様に、コネクト動作を行うアンチヒューズ素子に印加される電圧と、電圧検出回路Ｄ１１、Ｄ１２によって検出される電圧との間に差が生じる。したがって、コネクト動作を行うアンチヒューズ素子に対して電圧生成回路ＳＶ１１、ＳＶ１２によって最適な電圧を印加することが困難となる。
【００６３】
＜比較例２＞
次に、第２の比較例について、図面を参照して説明する。図５は、第２の比較例に係る半導体装置の全体構成およびアンチヒューズ回路の構成を示す図である。本比較例におけるメモリアレイ領域と、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４と、周辺領域のレイアウトは、第１の比較例（図４）と同様である。
【００６４】
本比較例においては、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４のそれぞれに対して、電圧生成回路と電圧検出回路が設けられている。例えば、ヒューズ領域ＦＬＡＹ１に対して、電圧ＶＰＰＳＶＴを生成する電圧生成回路ＳＶ２１、電圧ＶＢＢＳＶＴを生成する電圧生成回路ＳＶ２２、電圧生成回路ＳＶ２１により電源配線Ｌ２１に供給された電圧を検出する電圧検出回路Ｄ２１、および、電圧生成回路ＳＶ２２により電源配線Ｌ２２に供給された電圧を検出する電圧検出回路Ｄ２２が設けられている。
【００６５】
本比較例によると、第１の変形例（図４）とは異なり、コネクト動作を行うアンチヒューズ素子に印加される電圧と、電圧検出回路Ｄ１１、Ｄ１２によって検出される電圧との間に差がなくなる。すなわち、電圧検出回路Ｄ１１、Ｄ１２は、コネクト動作を行うアンチヒューズ素子に印加される電圧を正確に検出することが可能となる。しかしながら、本変形例によると、下地の面積が増大し、ポンプ回路の台数が増大するという問題がある。ここで、下地とは、第１スルーホール前までの素子形成レイヤをいう。一方、上地とは、第１スルーホール以降の配線層をいう。
【００６６】
＜本実施形態のアンチヒューズ回路＞
次に、本実施形態の半導体装置におけるアンチヒューズ回路１４２の構成について、図面を参照して説明する。図６は、本実施形態に係る半導体装置の全体構成およびアンチヒューズ回路１４２の構成を示す図である。本実施形態におけるメモリアレイ領域と、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４と、周辺領域のレイアウトは、第１の比較例（図４）および第２の比較例（図５）と同様である。
【００６７】
本実施形態においては、アンチヒューズ回路１４２は、電圧生成回路ＳＶ１、ＳＶ３によって生成された電圧を検出するための専用の電圧検出用配線Ｍ１と、電圧生成回路ＳＶ２、ＳＶ４によって生成された電圧を検出するための専用の電圧検出用配線Ｍ２とを備えている。また、電圧検出用配線Ｍ１の遠端と、ヒューズ領域ＦＬＡＹ１、ＦＬＡＹ２に設けられた電源配線Ｌ１、Ｌ３の遠端部とは、それぞれ、スイッチＳＷ１、ＳＷ３を介して接続される。同様に、電圧検出用配線Ｍ２の遠端と、ヒューズ領域ＦＬＡＹ１、ＦＬＡＹ２に設けられた電源配線Ｌ２、Ｌ４の遠端部とは、それぞれ、スイッチＳＷ２、ＳＷ４を介して接続される。ヒューズ領域ＦＬＡＹ３、ＦＬＡＹ４も、ヒューズ領域ＦＬＡＹ１、ＦＬＡＹ２と同様の構成を有する。
【００６８】
スイッチＳＷ１〜ＳＷ８は、各ヒューズ領域に対するコネクトイネーブル信号に応じて導通または非導通となる。具体的には、スイッチＳＷ１およびＳＷ２は、ヒューズ領域ＦＬＡＹ１に含まれるアンチヒューズ素子（例えば、アンチヒューズ素子ＡＦ３）がコネクト動作する場合、導通状態となり、他のヒューズ領域ＦＬＡＹ２〜ＦＬＡＹ４に含まれるアンチヒューズ素子がコネクト動作する場合、非導通状態となる。他のヒューズ領域に設けられたスイッチＳＷ３〜ＳＷ８の動作も、スイッチＳＷ１、ＳＷ２の動作と同様である。したがって、スイッチＳＷ１〜ＳＷ８の導通状態を制御するために、別途、専用の制御信号を設ける必要はない。
【００６９】
図６を参照すると、アンチヒューズ回路１４２のヒューズ領域ＦＬＡＹ１は、電源配線Ｌ１、Ｌ２と、電源配線Ｌ１、Ｌ２に供給された電圧の印加に応じて導通状態となるアンチヒューズ素子ＡＦ１〜ＡＦ４と、スイッチＳＷ１、ＳＷ２を備えている。アンチヒューズ素子ＡＦ１〜ＡＦ４は、電源配線Ｌ１と電源配線Ｌ２の間に接続されている。なお、各アンチヒューズ素子と電源配線Ｌ１との間には、図６には図示しないトラジスタ（図８のドライバトランジスタＴ０参照）、当該トランジスタのソース端子またはドレイン端子の一方の端子は電源配線Ｌ１に接続され、他方の端子はアンチヒューズ素子の一端に接続され、ゲート端子にアンチヒューズ素子を選択する選択信号が供給される。なお、当該ドライバトランジスタについては、後述する。
【００７０】
電圧生成回路ＳＶ１は、生成した電圧ＶＰＰＳＶＴを電源配線Ｌ１の一端に供給する。スイッチＳＷ１は、電源配線Ｌ１の他端と電圧検出回路Ｄ１の間を、ヒューズ領域ＦＬＡＹ１に含まれるアンチヒューズ素子を選択する選択信号に応じて、導通または非導通とする。一方、電圧生成回路ＳＶ２は、生成した電圧ＶＢＢＳＶＴを電源配線Ｌ２の一端に供給する。スイッチＳＷ２は、電源配線Ｌ２の他端と電圧検出回路Ｄ２の間を、ヒューズ領域ＦＬＡＹ１に含まれるアンチヒューズ素子を選択する選択信号に応じて、導通または非導通とする。
【００７１】
電圧検出回路Ｄ１は、スイッチＳＷ１が導通状態となると、電源配線Ｌ１の他端（すなわち、遠端）の電圧を検出し、検出結果を電圧生成回路ＳＶ１に出力する。電圧生成回路ＳＶ１は、検出結果に応じて電圧ＶＰＰＳＶＴを生成する。同様に、電圧検出回路Ｄ２は、スイッチＳＷ２が導通状態となると、電源配線Ｌ２の他端（すなわち、遠端）の電圧を検出し、検出結果を電圧生成回路ＳＶ２に出力する。電圧生成回路ＳＶ２は、検出結果に応じて電圧ＶＢＢＳＶＴを生成する。
【００７２】
本実施形態によると、ヒューズ領域ＦＬＡＹ１に含まれるアンチヒューズ素子（例えば、ＡＦ３）がコネクト動作を行う場合、スイッチＳＷ１、ＳＷ２が導通（オン）状態となる。このとき、電圧検出回路Ｄ１は、電源配線Ｌ１の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ３）と電源配線Ｌ１の接続箇所の電圧を正確に検出することができる。同様に、電圧検出回路Ｄ２は、電源配線Ｌ２の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ３）と電源配線Ｌ２の接続箇所の電圧を正確に検出することができる。したがって、本実施形態によると、コネクト動作を行うアンチヒューズ素子に印加される電圧と、電圧検出回路によって検出される電圧との間に差が生じるという、第１の比較例（図４）における問題を解消することができる。
【００７３】
また、本実施形態によると、複数のヒューズ領域の間で、電圧生成回路および電圧検出回路を共有することができるため、これらの回路を設けるための下地面積を削減することが可能となる。すなわち、本実施形態によると、第２の比較例（図５）に対して、下地面積を大幅に削減することが可能となる。
【００７４】
［実施形態２］
次に、第２の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置の全体構成は、第１の実施形態の半導体装置（図３）と同様である。本実施形態の半導体装置と第１の半導体装置との間では、アンチヒューズ回路１４２の構成が相違する。図７は、本実施形に係る半導体装置の全体構成およびアンチヒューズ回路１４２の構成を示す図である。本実施形態におけるメモリアレイ領域と、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４と、周辺領域のレイアウトは、第１の比較例（図４）および第２の比較例（図５）と同様である。
【００７５】
本実施形態においては、第２の変形例（図５）と同様に、ヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４のそれぞれに対して電圧検出回路が設けられている。例えば、ヒューズ領域ＦＬＡＹ１に対して、電圧生成回路ＳＶ１により電源配線Ｌ１に供給された電圧を検出する電圧検出回路Ｄ１、および、電圧生成回路ＳＶ２により電源配線Ｌ２に供給された電圧を検出する電圧検出回路Ｄ２が設けられている。一方、本実施形態においては、第２の変形例（図５）とは異なり、電圧ＶＰＰＳＶＴを生成する電圧生成回路ＳＶ１、ＳＶ３と、電圧ＶＢＢＳＶＴを生成する電圧生成回路ＳＶ２、ＳＶ４は、複数のヒューズ領域ＦＬＡＹ１〜ＦＬＡＹ４の間で共有されている。
【００７６】
また、本実施形態では、選択回路ＳＥＬ１〜ＳＥＬ３が設けられている。選択回路ＳＥＬ１〜ＳＥＬ３は、各ヒューズ領域に対するコネクトイネーブル信号に応じて入力信号のうちの一の入力信号を選択して出力する。選択回路ＳＥＬ１〜ＳＥＬ３は、コネクト動作を行うアンチヒューズ素子を含むヒューズ領域に設けられた電圧検出回路の出力信号を選択して電圧生成回路に出力する。具体的には、選択回路ＳＥＬ１は、ヒューズ領域ＦＬＡＹ１に含まれるアンチヒューズ素子（例えば、アンチヒューズ素子ＡＦ３）がコネクト動作する場合、ヒューズ領域ＦＬＡＹ１に設けられた電圧検出回路Ｄ１からの出力信号を選択して、電圧生成回路ＳＶ１に出力する。選択回路ＳＥＬ２、ＳＥＬ３の動作も、選択回路ＳＥＬ１の動作と同様である。したがって、選択回路ＳＥＬ１〜ＳＥＬ３の導通状態を制御するために、別途、専用の制御信号を設ける必要はない。
【００７７】
図７を参照すると、アンチヒューズ回路のヒューズ領域ＦＬＡＹ１は、電源配線Ｌ１、Ｌ２と、電源配線Ｌ１、Ｌ２に供給された電圧の印加に応じて導通状態となるアンチヒューズ素子ＡＦ１〜ＡＦ４と、電圧検出回路Ｄ１、Ｄ２を備えている。アンチヒューズ素子ＡＦ１〜ＡＦ４は、電源配線Ｌ１と電源配線Ｌ２の間に接続されている。なお、各アンチヒューズ素子と電源配線Ｌ１との間には、図７には図示しないトラジスタ（図８のドライバトランジスタＴ０参照）、当該トランジスタのソース端子またはドレイン端子の一方の端子は電源配線Ｌ１に接続され、他方の端子はアンチヒューズ素子の一端に接続され、ゲート端子にアンチヒューズ素子を選択する選択信号が供給される。なお、当該ドライバトランジスタについては、後述する。
【００７８】
電圧生成回路ＳＶ１は、生成した電圧ＶＰＰＳＶＴを電源配線Ｌ１の一端に供給する。電圧検出回路Ｄ１は、電源配線Ｌ１の他端（すなわち、遠端）の電圧を検出し、検出結果を電圧生成回路ＳＶ１に出力する。電圧生成回路ＳＶ１は、検出結果に応じて電圧ＶＰＰＳＶＴを生成する。同様に、電圧生成回路ＳＶ２は、生成した電圧ＶＢＢＳＶＴを電源配線Ｌ２の一端に供給する。電圧検出回路Ｄ２は、第２の電源配線Ｌ２の他端（すなわち、遠端）の電圧を検出し、検出結果を電圧生成回路ＳＶ２に出力する。
【００７９】
選択回路ＳＥＬ１は、コネクト動作を行うアンチヒューズ素子を含むヒューズ領域に設けられた電圧検出回路から出力された信号を選択して、電圧生成回路ＳＶ１、ＳＶ３に出力する。選択回路ＳＥＬ１は、例えば、アンチヒューズ素子ＡＦ３がコネクト動作を行う場合、アンチヒューズ素子ＡＦ３を含むヒューズ領域ＦＬＡＹ１に設けられた電圧検出回路Ｄ１から出力された信号を選択して、電圧生成回路ＳＶ１、ＳＶ３に出力する。同様に、選択回路ＳＥＬ２は、コネクト動作を行うアンチヒューズ素子を含むヒューズ領域に設けられた電圧検出回路から出力された信号を選択して、電圧生成回路ＳＶ２、ＳＶ４に出力する。選択回路ＳＥＬ２は、例えば、アンチヒューズ素子ＡＦ３がコネクト動作を行う場合、アンチヒューズ素子ＡＦ３を含むヒューズ領域ＦＬＡＹ１に設けられた電圧検出回路Ｄ２から出力された信号を選択して、電圧生成回路ＳＶ２、ＳＶ４に出力する。なお、選択回路ＳＥＬ３の動作は、選択回路ＳＥＬ１の動作と同様である。
【００８０】
本実施形態の半導体装置（図７）によると、ヒューズ領域ＦＬＡＹ１に含まれるアンチヒューズ素子（例えば、ＡＦ３）がコネクト動作を行う場合、電圧検出回路Ｄ１は電源配線Ｌ１の寄生抵抗の影響を受けることなく、アンチヒューズ素子（ＡＦ３）と電源配線Ｌ１の接続箇所の電圧を正確に検出し、選択回路ＳＥＬ１は電圧検出回路Ｄ１によって検出された電圧を選択して電圧生成回路ＳＶ１に出力することができる。同様に、電圧検出回路Ｄ２は電源配線Ｌ２の寄生抵抗の影響を受けることなく、アンチヒューズ素子（例えば、ＡＦ３）と電源配線Ｌ２の接続箇所の電圧を正確に検出し、選択回路ＳＥＬ２は電圧検出回路Ｄ２によって検出された電圧を選択して電圧生成回路ＳＶ２に出力することができる。したがって、本実施形態によると、コネクト動作を行うアンチヒューズ素子に印加される電圧と、電圧検出回路によって検出される電圧との間に差が生じるという、第１の比較例（図４）における問題を解消することができる。
【００８１】
また、本実施形態の半導体装置によると、複数のヒューズ領域の間で電圧生成回路を共有することにより、第２の変形例（図５）と比較して、ポンプ台数を半分にすることができるため、下地面積を大幅に削減することが可能となる。
【００８２】
＜アンチヒューズ素子の周辺回路＞
次に、上記第１および第２の実施形態の説明において、図示を省略したアンチヒューズ素子の周辺回路について説明する。ここでは、簡単のため、１ビット分のアンチヒューズ回路の構成について説明する。図８は、アンチヒューズ素子と周辺回路の回路図（１ビット分）を示す。
【００８３】
デコーダ２２１は、アンチヒューズの読み出し、または、書き込み時に、複数のアンチヒューズからアクセスするアンチヒューズを選択する。ドライバトランジスタＴ０（例えば、ＰＭＯＳトランジスタ）は、アドレス信号等の選択信号が供給されるデコーダの出力端子にゲートが接続され、ソースが電源ＶＰＰＳＶＴに接続され、ドレインがアンチヒューズ素子ＡＦ０のゲートに接続される。アンチヒューズ素子ＡＦ０は、例えば、薄膜のＮＭＯＳトランジスタで構成されており、ゲートがドライバトランジスタＴ０のドレインに接続され、ドレインおよびソースが電源ＶＢＢＳＶＴに接続される。なお、アンチヒューズ素子の周辺回路については、米国特許第７９５２８５０号明細書（特許文献２）または米国特許第８１３４８８２号明細書（特許文献３）にて開示される。
【００８４】
書き込み時には、デコーダ２２１の出力信号である制御ノードＮ１の電圧によりドライバトランジスタＴ０のオンオフを制御し、ドライバトランジスタＴ０がオン状態となる。すると、アンチヒューズ素子ＡＦ０のゲートとソース・ドレインとの間に電源ＶＰＰＳＶＴおよび電源ＶＢＢＳＶＴによる高電圧が印加され、アンチヒューズ素子ＡＦ０のゲートは絶縁破壊されて、ゲートとソース・ドレインとの間が導通する。アンチヒューズ素子ＡＦ０のゲートは、判定回路２２２のデータ入力端子にも接続されている。
【００８５】
読み出し動作時には、判定回路２２２がアンチヒューズ素子ＡＦ０のゲートが接続されたノードＮ２の電位、すなわち、アンチヒューズ素子ＡＦ０のゲートとソース・ドレイン間の抵抗値を検出し、アンチヒューズ素子ＡＦ０の導通状態を判定する。
【００８６】
＜アンチヒューズ素子構造＞
次に、上記第１および第２の実施形態に係る半導体装置におけるアンチヒューズ素子の具体的な素子構造について説明する。図９は、アンチヒューズ素子の素子構造を例示する断面図である。図９を参照すると、半導体基板２１０上に素子分離領域２０６で囲まれた活性領域２０２が設けられ、活性領域２０２の表面にゲート絶縁膜２０４が形成されている。ゲート電極２０１は、ゲート絶縁膜２０４を介して活性領域２０２上に設けられている。半導体基板２１０と異なる導電型の不純物を導入した拡散層２０５は、ゲート電極２０１に対して自己整合的に活性領域２０２に形成されている。ゲート電極２０１および拡散層２０５は、層間絶縁膜２０７に設けられたコンタクトプラグ２０８を介して上部配線２０９に接続されている。なお、図９に示す素子構造は例示に過ぎず、上記実施形態におけるアンチヒューズの素子構造は、図示の態様に限定されるものではない。
【００８７】
＜レイアウト＞
次に、上記実施形態に係る半導体装置のレイアウト構造について、図面を参照して説明する。図１０の上段は、チップ全体のレイアウトの概要を示す図である。図１０の下段は、図１０の上段のヒューズ領域（ＦＬＡＹ）１０を拡大して示すものであり、ヒューズ領域１０内に設けられたブロックの詳細を例示する。図１０の下段のヒューズ領域１０において、ＣｏｌＦｕｓｅよびＲｏｗＦｕｓｅは、それぞれ、カラム救済用およびロウ救済用のアンチヒューズ素子が配置されるブロックを示す。また、ＢＣＲＷＢＳＩは、周辺−ＭＡＭＰ間のＲＷＢＳ双方向バッファを示す。さらに、ＢＦＬＡＹＰＳＩＤＥは、周辺境界部のバッファブロックを示す。また、ＢＲＯＷＶは、電源回路ブロックを示す。さらに、ＲｏｗＰＤＣおよびＣｏｌＰＤＣは、それぞれ、ロウプレデコーダおよびカラムプリデコーダを示す。また、ＴＥＳＴおよびＴＥＳＴ＿Ｃは、テストブロックを示す。
【００８８】
図１１は、ヒューズ領域１０内における電源供給について例示する図である。図１１の上段は、ヒューズ領域１０の１個分の全体図と、カラム救済用ヒューズ領域（１バンク分）１２の配置を示す。図１１の中段は、カラム救済用ヒューズ領域１２を拡大したものであり、図１１の下段は、カラム救済用ヒューズ領域１２の一部の領域１４を、さらに拡大して示す図である。図１１の下段を参照すると、カラム救済用ヒューズ領域１２内に設けられたカラム救済用の各アンチヒューズ素子に対して、３ＡＬ幹線、２ＡＬ幹線、および、１ＡＬ幹線を経由して電源電圧が供給される。
【００８９】
なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００９０】
１０    ヒューズ領域
１２    カラム救済用ヒューズ領域
１４    領域
１０１    メモリセルアレイ
１０２    ロウ冗長回路
１０３    カラム冗長回路
１０４    ロウデコーダ
１０５    カラムデコーダ
１０６    センスアンプ列
１０７    カラム制御回路
１０７ａ    データ判定回路
１０８    データコントロール回路
１０９    入出力バッファ
１１０    ロウアドレス制御回路
１１１    カラムアドレス制御回路
１１２    アドレス端子
１１３    アドレスバッファ
１２０    コマンド端子
１２１    コントロール端子
１２２    クロック端子
１２３    コマンドバッファ
１２４    コマンドデコーダ
１２５    モードレジスタ
１２６    コントロールバッファ
１２７    コントロールロジック
１２８    クロックバッファ
１２９    クロック生成回路
１３０    ＤＬＬ回路
１３１    データ系端子
１４０    救済制御回路
１４１    光学ヒューズ回路
１４２    アンチヒューズ回路
１４３    解析回路
１４４    解析用メモリ
１４５    ＤＦＴ回路
２０１    ゲート電極
２０２    活性領域
２０４    ゲート絶縁膜
２０５    拡散層
２０６    素子分離領域
２０７    層間絶縁膜
２０８    コンタクトプラグ
２０９    上部配線
２１０    半導体基板
２２１    デコーダ
２２２    判定回路
ＡＦ０〜ＡＦ１６    アンチヒューズ素子
Ｄ１〜Ｄ８、Ｄ１１、Ｄ１２、Ｄ２１〜Ｄ２８    電圧検出回路
ＦＬＡＹ１〜ＦＬＡＹ４    ヒューズ領域
Ｌ１〜Ｌ４、Ｌ１１〜Ｌ１４、Ｌ２１〜Ｌ２８    電源配線
Ｍ１、Ｍ２    電圧検出用配線
Ｎ１、Ｎ２    ノード
ＳＥＬ１〜ＳＥＬ３    選択回路
ＳＶ１〜ＳＶ４、ＳＶ１１〜ＳＶ１４、ＳＶ２１〜ＳＶ２８    電圧生成回路
ＳＷ１〜ＳＷ８    スイッチ
Ｔ０    ドライバトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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