(57)【要約】      （修正有）【課題】ドリフト領域内の電荷を平衡化する固定電荷を組み込んだ、パワーＭＯＳトランジスタを提供する。【解決手段】半導体装置は、第１の導電型の半導体層２１０と、その上に形成された第２の導電型の半導体層とを含む。また、第２の導電型の半導体層内に第１の所定の距離だけ延在するボディ層と、第２の導電型の半導体層内に第２の所定の距離だけ延在する１対のトレンチ２１２とを含む。１対のトレンチのそれぞれは、基本的にその中に配置された誘電体材料から成り、第２の導電型の半導体層内に存在する不純物のドープ濃度及び１対のトレンチ間の距離は、半導体装置の電気的特性を画定する。半導体装置は、第２の導電型の半導体層に結合された制御ゲート２２０と、第２の導電型の半導体層に結合されたソース領域とをさらに含む。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
半導体装置であって、
第１の導電型の半導体層と、
前記第１の導電型の前記半導体層上に形成された第２の導電型の半導体層であって、前記第２の導電型の前記半導体層は、第１の厚さによって特徴付けられる、第２の導電型の半導体層と、
前記第２の導電型の前記半導体層内に第１の所定の距離だけ延在するボディ層と、
前記第２の導電型の前記半導体層内に第２の所定の距離だけ延在し、それによって、前記第１の導電型の前記半導体層と前記ボディ層との間に配置されたドリフト領域に延在する複数のトレンチと、
前記第２の導電型の前記半導体層に結合された複数の制御ゲートと、
前記第２の導電型の前記半導体層に結合された複数のソース領域と、
を備え、
前記複数のトレンチのそれぞれは、意図的に導入された電荷を含む誘電体材料を備える第１の誘電体層と第２の誘電体層とを有し、前記第１の誘電体層が、前記トレンチの表面を形成するように前記トレンチ内に配置され、前記第２の誘電体層が、前記第１の誘電体層の内側に配置された構成にされており、
前記第２の誘電体層は、前記第１の誘電体層とは異なる材料で構成される、または、前記前記２の誘電体層は、前記第１の誘電体層との間に、前記第１の誘電体層とは異なる化合物材料層を挟むように、前記第１の誘電体層の内側に配置されている、半導体装置。
【請求項２】
前記複数の制御ゲートのそれぞれは、前記ボディ層を通って前記第２の導電型の前記半導体層内に第３の所定の距離だけ延在する、制御ゲートトレンチを備える、請求項１に記載の半導体装置。
【請求項３】
前記制御ゲートトレンチは、第２の誘電体材料と、前記第２の誘電体材料の内側に配置された制御ゲート材料とを備える、請求項２に記載の半導体装置。
【請求項４】
前記複数のトレンチおよび前記複数の制御ゲート上に配置された第３の誘電体材料をさらに備える、請求項３に記載の半導体装置。
【請求項５】
前記制御ゲート材料は、ポリシリコンを含む、請求項３に記載の半導体装置。
【請求項６】
前記第２の所定の距離および前記第３の所定の距離は等しい、請求項２に記載の半導体装置。
【請求項７】
前記意図的に導入された電荷は、空間的に固定された電荷を含む、請求項１に記載の半導体装置。
【請求項８】
前記意図的に導入された電荷は、セシウムイオンに関連する正味正電荷を含む、請求項１の半導体装置。
【請求項９】
前記意図的に導入された電荷は、少なくともヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンに関連する正味負電荷を含む、請求項１の半導体装置。
【請求項１０】
前記第２の所定の距離は、前記第１の厚さよりも長い、請求項１に記載の半導体装置。
【請求項１１】
前記誘電体材料は、酸化シリコン材料を含む、請求項１に記載の半導体装置。
【請求項１２】
前記第１の導電型および前記第２の導電型は、同じ導電型である、請求項１に記載の半導体装置。
【請求項１３】
前記ボディ層は、前記第１の導電型とは異なる導電型を有する、請求項１２に記載の半導体装置。
【請求項１４】
前記複数のトレンチおよび前記複数の制御ゲート上に配置された第３の誘電体材料をさらに備える、請求項１に記載の半導体装置。
【請求項１５】
前記第２の所定の距離は、前記第１の厚さ未満である、請求項１に記載の半導体装置。
【請求項１６】
前記ボディ層、および前記第２の導電型の前記半導体層を通って延在する、１対の終端トレンチをさらに備える、請求項１に記載の半導体装置。
【請求項１７】
半導体装置であって、
第１の導電型の半導体層と、
前記第１の導電型を有する第１の組のピラー、および第２の導電型を有する第２の組のピラーを含む半導体層であって、前記第１の組のピラーおよび前記第２の組のピラーは、前記第１の導電型の前記半導体層上に形成され、前記第１の組のピラーおよび前記第２の組のピラーは、第１の厚さによって特徴付けられる、半導体層と、
前記第１の組のピラーおよび前記第２の組のピラーを含む前記半導体層内に第１の所定の距離だけ延在する、第２の導電型のボディ層と、
前記ボディ層下における前記第１の組のピラー内、または前記第２の組のピラー内のいずれかに第２の所定の距離だけ延在し、それによって、前記第１の導電型の前記半導体層と前記ボディ層との間に配置されたドリフト領域に延在する、複数のトレンチと、
前記第１の組のピラーおよび前記第２の組のピラーを含む前記半導体層に結合された複数の制御ゲートと、
前記第１の組のピラーおよび前記第２の組のピラーを含む前記半導体層に結合された複数のソース領域と、
を備え、
前記複数のトレンチのそれぞれは、意図的に導入された電荷を含む誘電体材料を備える第１の誘電体層と第２の誘電体層とを有し、前記第１の誘電体層が、前記トレンチの表面を形成するように前記トレンチ内に配置され、前記第２の誘電体層が、前記第１の誘電体層の内側に配置された構成にされており、
前記第２の誘電体層は、前記第１の誘電体層とは異なる材料で構成される、または、前記前記２の誘電体層は、前記第１の誘電体層との間に、前記第１の誘電体層とは異なる化合物材料層を挟むようにして、前記第１の誘電体層の内側に配置されている、半導体装置。
【請求項１８】
前記複数のトレンチは、前記第１の組のピラー内に延在する、請求項１７に記載の半導体装置。
【請求項１９】
半導体装置であって、
第１の導電型の半導体層と、
前記第１の導電型の前記半導体層上に形成された、前記第１の導電型とは異なる第２の導電型の半導体層であって、前記第２の導電型の前記半導体層は、第１の厚さによって特徴付けられる、第２の導電型の半導体層と、
前記第２の導電型の前記半導体層内に所定の距離だけ延在するボディ層と、
所定の深さを有し、前記第２の導電型の前記半導体層内に延在し、それによって、前記第１の導電型の前記半導体層と前記ボディ層との間に配置されたドリフト領域に延在する
第１のトレンチであって、前記第２の導電型の前記半導体層と前記第１のトレンチとの間に配置される第１の界面領域を画定する第１のトレンチと、
所定の深さを有し、前記第２の導電型の前記半導体層内に延在し、それによって、前記ドリフト領域に延在する第２のトレンチであって、前記第２の導電型の前記半導体層と前記第２のトレンチとの間に配置される第２の界面領域を画定する第２のトレンチと、
前記第２の導電型の前記半導体層に結合されたソース領域と、
を備え、
前記第１のトレンチは、
その中に配置された誘電体材料から成る遠位部分と、
前記誘電体材料、および、前記第１のトレンチの近位部分内の前記誘電体材料の内側に配置されたゲート材料を含む近位部分と、
を備え、前記誘電体材料が、意図的に導入された電荷を含み、前記第１のトレンチの表面を形成するように前記第１のトレンチ内に配置された構成にされ、
前記第２のトレンチは、
その中に配置された前記誘電体材料から成る遠位部分と、
前記誘電体材料、および、前記第２のトレンチの近位部分内の前記誘電体材料の内側に配置された前記ゲート材料を含む近位部分と、
を備え、前記誘電体材料が、意図的に導入された電荷を含み、前記第２のトレンチの表面を形成するように前記第２のトレンチ内に配置された構成にされ、
前記第１のトレンチおよび前記第２のトレンチの前記遠位部分内に配置された前記誘電体材料は、それぞれ、トレンチの表面を形成する第１の誘電体材料と、前記第１の誘電体材料の内側に配置された第２の誘電体材料とを備え、
前記第２の誘電体材料は、前記第１の誘電体材料とは異なる材料である、または、前記前記２の誘電体材料は、前記第１の誘電体材料との間に、前記第１の誘電体材料とは異なる化合物材料層を挟むようにして、前記第１の誘電体材料の内側に配置されている、半導体装置。
【請求項２０】
前記第２の導電型の前記半導体層内に存在する不純物のドープ濃度、および、前記第１のトレンチと前記第２のトレンチとの間の距離は、前記半導体装置の降伏電圧を画定する、請求項１９に記載の半導体装置。
【請求項２１】
前記第１のトレンチと前記第２のトレンチとの間の距離に沿って測定したドーパントの集積電荷密度は、ｑ×１×１０12／ｃｍ2（ｑは電子電荷である）からｑ×５×１０12／ｃｍ2までの範囲である、請求項２０に記載の半導体装置。
【請求項２２】
前記第２の誘電体材料は、フッ化アルミニウムを含む、請求項１９に記載の半導体装置。
【請求項２３】
前記第１のトレンチおよび前記第２のトレンチの前記遠位部分内に配置された前記誘電体材料は、前記第２の誘電体材料の内側に配置された第３の誘電体材料をさらに備える、請求項１９に記載の半導体装置。
【請求項２４】
前記トレンチの前記近位部分内に配置された前記誘電体材料は、前記第１の誘電体材料と、前記第１の誘電体材料の内側に配置された前記第２の誘電体材料とを備える、請求項１９に記載の半導体装置。
【請求項２５】
前記ドリフト領域は、前記第１の導電型のドリフト領域である請求項１９に記載の半導体装置。
【請求項２６】
前記トレンチ上に配置された第３の誘電体材料をさらに備える、請求項２５に記載の半
導体装置。
【請求項２７】
前記所定の深さは、前記第１の厚さよりも深い、請求項１９に記載の半導体装置。
【請求項２８】
前記誘電体材料は、酸化シリコン材料を含む、請求項１９に記載の半導体装置。
【請求項２９】
前記第２の導電型の前記半導体層を通って延在する１つ以上の終端トレンチをさらに備える、請求項１９に記載の半導体装置。
【請求項３０】
半導体装置であって、
第１の導電型の半導体層であって、その上に形成された第２の導電型の半導体層を有し、前記第２の導電型の前記半導体層は、第１の厚さによって特徴付けられる、第１の導電型の半導体層と、
前記第２の導電型の前記半導体層内に所定の距離だけ延在する前記第２の導電型のボディ層と、
所定の深さを有し、前記第２の導電型の前記半導体層内に延在し、それによって、前記第１の導電型の前記半導体層と前記ボディ層との間のドリフト領域に延在する第１のトレンチであって、前記第２の導電型の前記半導体層と前記第１のトレンチとの間に配置される第１の界面領域を画定する第１のトレンチと、
前記所定の深さを有し、前記第２の導電型の前記半導体層内に延在し、それによって、前記ドリフト領域に延在する第２のトレンチであって、前記第２の導電型の前記半導体層と前記第２のトレンチとの間に配置される第２の界面領域を画定する第２のトレンチと、
前記第２の導電型の前記半導体層に結合されたソース領域と、
を備え、
前記第１のトレンチは、
その中に配置された誘電体材料から成る遠位部分と、
前記誘電体材料、および、前記第１のトレンチの近位部分内の前記誘電体材料の内側に配置されたゲート材料を含む近位部分と、
を備え、前記誘電体材料が、意図的に導入された電荷を含み、前記第１のトレンチの表面を形成するように前記第１のトレンチ内に配置され、前記意図的に導入された電荷が、前記第１のトレンチの前記遠位部分内に配置された前記誘電体材料内、または前記第１の界面領域内のうちの少なくとも１つに提供される構成にされ、
前記第２のトレンチは、
その中に配置された前記誘電体材料から成る遠位部分と、
前記誘電体材料、および、前記第２のトレンチの近位部分内の前記誘電体材料の内側に配置された前記ゲート材料を含む近位部分と、
を備え、前記誘電体材料が、意図的に導入された電荷を含み、前記第２のトレンチの表面を形成するように前記第２のトレンチ内に配置され、前記意図的に導入された電荷が、前記第２のトレンチの前記遠位部分内に配置された前記誘電体材料内、または前記第２の界面領域内のうちの少なくとも１つに提供される構成にされ、
前記第１のトレンチおよび前記第２のトレンチの前記遠位部分内に配置された前記誘電体材料は、それぞれ、トレンチの表面を形成する第１の誘電体材料と、前記第１の誘電体材料の内側に配置された第２の誘電体材料とを備え、
前記第２の誘電体材料は、前記第１の誘電体材料とは異なる材料である、または、前記前記２の誘電体材料は、前記第１の誘電体材料との間に、前記第１の誘電体材料とは異なる化合物材料層を挟むようにして、前記第１の誘電体材料の内側に配置されている、半導体装置。
【請求項３１】
前記意図的に導入された電荷は、前記第２の導電型の前記半導体層内にも存在する、請求項３０に記載の半導体装置。
【請求項３２】
前記意図的に導入された電荷は、セシウムイオンの領域に関連する正味正電荷を含む、請求項３０に記載の半導体装置。
【請求項３３】
前記意図的に導入された電荷は、少なくともヨウ素イオン、臭素イオン、クロミウムイオン、アルミニウムイオン、または塩素イオンの領域に関連する正味負電荷を含む、請求項３０に記載の半導体装置。
【請求項３４】
前記第１の導電型および前記第２の導電型は異なる、請求項３０に記載の半導体装置。
【請求項３５】
前記意図的に導入された電荷は、前記第２の導電型の前記半導体層の空乏化をもたらす極性に関連する、請求項３０に記載の半導体装置。
【請求項３６】
前記第１の導電型および前記第２の導電型は、ｎ型であり、前記意図的に導入された電荷は、少なくともヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンに関連する、請求項３０に記載の半導体装置。
【請求項３７】
前記第１の導電型は、ｎ型であり、前記第２の導電型は、ｐ型であり、前記意図的に導入された電荷は、セシウムイオンに関連する、請求項３０に記載の半導体装置。
【請求項３８】
前記第１の導電型および前記第２の導電型は、ｐ型であり、前記意図的に導入された電荷は、ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンに関連する、請求項３０に記載の半導体装置。
【請求項３９】
前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型であり、前記意図的に導入された電荷は、セシウムイオンに関連する、請求項３０に記載の半導体装置。
【請求項４０】
前記ドリフト領域は、ｎドリフト領域である請求項３０に記載の半導体装置。
【請求項４１】
前記所定の深さは、前記第１の厚さよりも深い、請求項３０に記載の半導体装置。
【請求項４２】
前記誘電体材料は、酸化シリコン材料を含む、請求項３０に記載の半導体装置。
【請求項４３】
前記第２の導電型の前記半導体層を通って延在する１つ以上の終端トレンチをさらに備える、請求項３０に記載の半導体装置。
【請求項４４】
前記トレンチの前記遠位部分内に配置された前記誘電体材料は、前記第２の誘電体材料の内側に配置された第３の誘電体材料をさらに備える、請求項３０に記載の半導体装置。
【請求項４５】
前記第１の誘電体材料は、酸化シリコン材料を含み、前記第２の誘電体材料は、窒化シリコン材料を含み、前記第３の誘電体材料は、別の酸化シリコン材料を含む、請求項４４に記載の半導体装置。
【請求項４６】
前記トレンチの前記近位部分内に配置された前記誘電体材料は、前記第１の誘電体材料と、前記第１の誘電体材料の内側に配置された前記第２の誘電体材料とを備える、請求項３０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、電子分野に関する。
［関連出願の相互参照］
本出願は、合衆国法典３５巻第１１９（ｅ）の下で、２００７年１月９日に出願された米国暫定特許出願第６０／８７９，４３４号、名称「Ｐｏｗｅｒ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ」の優先権を主張するものであり、その開示は参照することによりその全体が本願明細書に援用される。
【０００２】
本出願は、同時係属であり、かつ同一出願人による２００８年１月８日に出願された米国特許出願第１１／            号（代理人整理番号Ｎｏ．０２７０４９−０００２５０ＵＳ）に関し、その開示は全ての目的のために参照することにより本願明細書に援用される。
【０００３】
下記の４つの正規の米国特許出願（本出願を含む）は、同時に出願されたものであり、他の出願の開示全体は全ての目的のために参照することにより本願明細書に援用される。・出願番号第            号、２００８年１月８日出願、名称「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ」（代理人整理番号Ｎｏ．０２７０４９−０００２１０ＵＳ）、
・出願番号第            号、２００８年１月８日出願、名称「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ」（代理人整理番号Ｎｏ．０２７０４９−０００２２０ＵＳ）、
・出願番号第            号、２００８年１月８日出願、名称「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ」（代理人整理番号Ｎｏ．０２７０４９−０００２３０ＵＳ）、および
・出願番号第            号、２００８年１月８日出願、名称「Ｍｅｔｈｏｄ  ｏｆ  ｍａｎｕｆａｃｔｕｒｅ  ｆｏｒ  ｓｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ」（代理人整理番号Ｎｏ．０２７０４９−０００２４０ＵＳ）。
【背景技術】
【０００４】
本発明は、概して、電子分野に関する。より具体的には、本発明は、パワーＭＯＳトランジスタ装置およびその製造方法に関する。単なる一実施例として、本発明は、ドリフト領域内の電荷を平衡化する固定電荷を組み込んだ、パワーＭＯＳトランジスタに適用されてきた。本発明は、横型および縦型ＭＯＳＦＥＴ構造体、ならびに他のＭＯＳ構造体への適用性を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーＭＯＳＦＥＴは、多くの電子用途におけるスイッチング装置として広く使用されている。導電性およびスイッチング電力損失を最小化するために、パワーＭＯＳＦＥＴは、所与の降伏電圧に対する固有オン抵抗および静電容量が低いことが望ましい。固有オン抵抗（Ｒsp）は、オン抵抗と面積の積（Ｒon×Ａ）として定義される。超接合（ＳＪ）構造体は、電荷が平衡化された、高濃度ドープのｐ型およびｎ型の交互の層またはピラーを平行にすることによって、低い固有オン抵抗を達成する。したがって、ＳＪ構造体の場合、Ｒspを低くするように、所与の単位面積内に多くのピラーまたはセルを詰め込むことが望ましい。
【０００６】
ＳＪ構造体では、ｎ型およびｐ型ピラーの最小幅によって、セルのピッチの削減および装置の小型化が制限される。また、連続する注入および拡散ステップによって組み合わせた複数のエピタキシャル層を成長させる必要がある、といった本構造体の製造に関連する
いくつかの欠点もある。トレンチの形成に続くエピタキシャルトレンチの充填、またはフローティングアイランドの提供等の代替的な手法には、同様の不利な点がある。したがって、より微細なセルピッチに小型化することができる、低Ｒspかつ低静電容量によって特徴付けられる、パワーＭＯＳトランジスタ用の技術が必要である。加えて、製造の複雑さが減少することが望ましい。
【課題を解決するための手段】
【０００７】
［発明の概要］
本発明の実施形態によれば、概して、電子分野に関する技術が提供される。より具体的には、本発明は、パワーＭＯＳトランジスタ装置およびその製造方法に関する。単なる一実施例として、本発明は、ドリフト領域内の電荷を平衡化する固定電荷を組み込んだ、パワーＭＯＳトランジスタに適用されてきた。特定の実施形態では、固定電荷が１つ以上の誘電体層内に存在する。本発明は、横型および縦型ＭＯＳＦＥＴ構造体、ならびに他のＭＯＳ構造体への適用性を有する。
【０００８】
本発明の一実施形態によれば、半導体装置は、第１の導電型の半導体層と、第１の導電型の半導体層上に形成された第２の導電型の半導体層とを含む。第２の導電型の半導体層は、第１の厚さによって特徴付けられる。該半導体装置はまた、第２の導電型の半導体層内に第１の所定の距離だけ延在するボディ層と、第２の導電型の半導体層内に第２の所定の距離だけ延在する１対のトレンチとを含む。１対のトレンチのそれぞれは、基本的にその中に配置された誘電体材料から成り、第２の導電型の半導体層内に存在する不純物のドープ濃度、および１対のトレンチ間の距離は、半導体装置の電気的特性を画定する。該半導体装置は、第２の導電型の半導体層に結合された制御ゲートと、第２の導電型の半導体層に結合されたソース領域とをさらに含む。
【０００９】
本発明の別の実施形態によれば、半導体装置は、第１の導電型の半導体層と、第１の導電型の半導体層に形成された第２の導電型の半導体層とを含む。第２の導電型の半導体層は、第１の厚さによって特徴付けられる。該半導体装置はまた、第２の導電型の半導体層に第１の所定の距離だけ延在するボディ層と、第２の導電型の半導体層内に第２の所定の距離だけ延在する複数のトレンチとを含む。複数のトレンチのそれぞれは、その中に配置された第１の誘電体材料を含み、第１の誘電体材料は、意図的に導入された電荷を含む。半導体装置は、第２の導電型の半導体層に結合された複数の制御ゲートと、第２の導電型の半導体層に結合された複数のソース領域とをさらに含む。
【００１０】
本発明のさらに別の実施形態によれば、半導体装置は、第１の導電型の半導体層と、第１の導電型を有する第１の組のピラー、および第２の導電型を有する第２の組のピラーを含む半導体層とを含む。第１の組のピラーおよび第２の組のピラーは、第１の導電型の半導体層上に形成される。第１の組のピラーおよび第２の組のピラーは、第１の厚さによって特徴付けられる。該半導体装置はまた、第１の組のピラー内、または第２の組のピラー内のいずれかに所定の距離だけ延在する、複数のトレンチも含む。複数のトレンチのそれぞれは、その中に配置された第１の誘電体材料を含み、第１の誘電体材料は、意図的に導入された電荷を含む。該半導体装置は、第１の組のピラーおよび第２の組のピラーを含む半導体層に結合された複数の制御ゲートと、第１の組のピラーおよび第２の組のピラーを含む半導体層に結合された複数のソース領域とをさらに含む。
【００１１】
本発明の代替的な実施形態によれば、半導体装置は、第１の導電型の半導体層と、第１の導電型の半導体層上に形成された第２の導電型の半導体層とを含む。第２の導電型の半導体層は、第１の厚さによって特徴付けられる。該半導体装置はまた、所定の深さを有し、第２の導電型の半導体層内に延在し、それによって、第２の導電型の半導体層とトレンチとの間に配置される界面領域を画定する、トレンチも含む。トレンチは、その中に配置
された基本的に誘電体材料から成る遠位部分と、誘電体材料、およびトレンチの近位部分内の誘電体材料の内側に配置されたゲート材料を含む近位部分とを含む。
【００１２】
該半導体装置は、所定の深さを有し、第２の導電型の半導体層内に延在し、それによって、第２の導電型の半導体層と第２のトレンチとの間に配置される第２の界面領域を画定する、第２のトレンチをさらに含む。第２のトレンチは、その中に配置された基本的に誘電体材料から成る遠位部分と、誘電体材料、および第２のトレンチの近位部分内の誘電体材料の内側に配置されたゲート材料を含む近位部分とを含む。さらに、該半導体装置は、第２の導電型の半導体層に結合されたソース領域を含む。
【００１３】
本発明の特定の代替的な一実施形態によれば、半導体装置は、その上に形成された第２の導電型の半導体層を有する、第１の導電型の半導体層を含む。第２の導電型の半導体層は、第１の厚さによって特徴付けられる。該半導体装置は、所定の深さを有し、第２の導電型の半導体層内に延在し、それによって、第２の導電型の半導体層と第１のトレンチとの間に配置される第１の界面領域を画定する、第１のトレンチを含む。第１のトレンチは、その中に配置された基本的に誘電体材料から成る遠位部分と、誘電体材料、およびトレンチの近位部分内の誘電体材料の内側に配置されたゲート材料を含む近位部分とを含む。意図的に導入された電荷は、第１のトレンチの遠位部分内に配置された誘電体材料内、または第１の界面領域内のうちの少なくとも１つに提供される。
【００１４】
該半導体装置はまた、所定の深さを有し、第２の導電型の半導体層内に延在し、それによって、第２の導電型の半導体層と第２のトレンチとの間に配置される第２の界面領域を画定する、第２のトレンチも含む。第２のトレンチは、その中に配置された基本的に誘電体材料から成る遠位部分と、誘電体材料、および第２のトレンチの近位部分内の誘電体材料の内側に配置されたゲート材料を含む近位部分とを含む。意図的に導入された電荷は、第２のトレンチの遠位部分内に配置された誘電体材料内、または第２の界面領域内のうちの少なくとも１つに提供される。
【００１５】
本発明の別の代替的な実施形態によれば、半導体装置は、第１の表面および第２の表面を有する第１の導電型の半導体層と、第１の表面上に配置されたソース領域と、ソース領域に隣接して第１の表面上に配置されたゲート領域とを含む。該半導体装置はまた、第１の表面上に配置されたドレイン領域および、ゲート領域とドレイン領域との間に配置された１対の電荷制御トレンチを含む。１対の電荷制御トレンチのそれぞれは、ある幅によって特徴付けられ、その中に配置された第１の誘電体材料と、第１の誘電体材料の内側に配置された第２の誘電体材料とを含む。第１の導電型の半導体層内に存在する不純物のドープ濃度、および１対の電荷制御トレンチ間の距離は、１対の電荷制御トレンチのそれぞれの幅に依存しない、半導体装置の電気的特性を画定する。該半導体装置は、第１の導電型の半導体層に結合された制御ゲートと、第１の導電型の半導体層に結合されたソース領域とをさらに含む。
【００１６】
本発明のさらに別の代替的な実施形態によれば、半導体装置は、第１の表面および第２の表面を有する第１の導電型の半導体層と、第１の表面上に配置されたソース領域と、ソース領域に隣接して第１の表面上に配置されたゲート領域とを含む。該半導体装置はまた、第１の表面上に配置されたドレイン領域と、ゲート領域とドレイン領域との間に配置された電荷制御トレンチとを含む。電荷制御トレンチは、その中に配置された第１の誘電体材料を含む。第１の誘電体材料は、意図的に導入された電荷を含む。
【００１７】
本発明の特定の一実施形態によれば、半導体装置は、第１の導電型の半導体層を含む。第１の導電型の半導体層は、その上に形成された第２の導電型の第１の半導体領域を有する。第１の半導体領域は、第１の厚さによって特徴付けられる。第１の半導体領域は、所
定の深さを有し、第１の半導体領域内に延在し、それによって、第１の半導体領域と第１のトレンチとの間に配置される第１の界面領域を画定する、第１のトレンチを含む。第１のトレンチは、第１のトレンチの遠位部分内、および第１のトレンチの近位部分内に配置された第１の誘電体材料を含む。意図的に導入された電荷は、第１のトレンチの近位部分内に配置された第１の誘電体材料内、または第１の界面領域内のうちの少なくとも１つに存在する。第１のトレンチはまた、第１のトレンチの近位部分内の第１の誘電体材料の内側に配置された、第１のゲート材料も含む。
【００１８】
第１の導電型の半導体層はまた、その上に形成された第１の導電型の第２の半導体領域も有する。第２の半導体領域は、第２の厚さによって特徴付けられる。第２の半導体領域は、第２の所定の深さを有し、第２の半導体領域内に延在し、それによって、第２の半導体領域と第２のトレンチとの間に配置される第２の界面領域を画定する、第２のトレンチを含む。第２のトレンチは、第２のトレンチの近位部分内、および第２のトレンチの遠位部分内に配置された第２の誘電体材料を含む。意図的に導入された電荷は、第２のトレンチの近位部分内に配置された第２の誘電体材料内、または第２の界面領域内のうちの少なくとも１つに提供される。第２のトレンチはまた、第２のトレンチの近位部分内の第２の誘電体材料の内側に配置された、第２のゲート材料も含む。
【００１９】
本発明の別の特定の実施形態によれば、半導体装置を製造する方法が提供される。該方法は、第１の導電型の半導体層を提供するステップと、第１の導電型の半導体層上に第２の導電型の半導体層を形成するステップと、第２の導電型の半導体層上に１つ以上の絶縁層を形成するステップと、第２の導電型の半導体層内の複数のトレンチをエッチングし、それによって、複数のＣＣトレンチおよび１つのＣＧトレンチを形成するステップとを含む。該方法はまた、複数のトレンチ内、および第２の導電型の半導体層上に酸化物層を形成するステップと、１つ以上の絶縁層の一部上にマスキング層を形成するステップと、ＣＧトレンチ内にゲート酸化層を形成するステップと、ＣＧトレンチ内にポリシリコンゲート材料を形成するステップとを含む。該方法は、第２の絶縁層を形成し、それによって、ＣＣトレンチの一部を充填するステップと、第２の材料を形成し、それによって、ＣＣトレンチの第２の部分を充填するステップと、第３の絶縁層を形成し、それによって、ＣＣトレンチの残部を充填するステップとをさらに含む。さらに、該方法は、１つ以上のデバイス領域を形成するステップと、ソース金属層を形成するステップとを含む。
【００２０】
本発明のさらに別の特定の実施形態によれば、半導体装置を製造する方法が提供される。該方法は、第１の導電型の半導体層を提供するステップと、第１の導電型の半導体層上に第２の導電型の半導体層を形成するステップと、第２の導電型の半導体層上に絶縁層を形成するステップと、少なくとも第２の導電型の半導体層内にトレンチをエッチングするステップとを含む。該方法はまた、トレンチ内、および第２の導電型の半導体層上に熱酸化物層を形成するステップと、熱酸化物層内にイオンを注入するステップと、第２の絶縁層を形成し、それによって、トレンチの少なくとも一部を充填するステップと、トレンチの一部から第２の絶縁層を除去するステップとを含む。該方法はまた、トレンチ内、およびエピタキシャル層上に酸化物層を形成するステップと、トレンチ内に材料を形成するステップと、１つ以上のデバイス領域を形成するステップと、ゲート材料の上に第２のゲート酸化物層を形成するステップとを含む。さらに、該方法は、第２のゲート酸化物層をパターニングするステップと、ソース材料層を形成するステップとを含む。
【００２１】
本発明の特定の一実施形態によれば、半導体装置を製造する方法が提供される。該方法は、第１の導電型の半導体層を提供するステップと、第１の導電型の半導体層上に第２の導電型の半導体層を形成するステップと、少なくとも第２の導電型の半導体層内にトレンチをエッチングするステップと、トレンチ内に第１の絶縁層を形成するステップとを含む。該方法はまた、第２の絶縁層を形成し、それによって、ＣＣトレンチの少なくとも一部
を充填するステップと、トレンチ内にゲート材料を形成するステップとを含む。該方法は、１つ以上のデバイス領域を形成するステップと、ソース金属層を形成するステップとをさらに含む。
【００２２】
本発明の別の特定の実施形態によれば、半導体装置を製造する方法が提供される。該方法は、第１の導電型の半導体層を提供するステップと、第１の導電型の半導体層上に第２の導電型の半導体層を形成するステップと、第２の導電型の半導体層上に絶縁層を形成するステップと、少なくとも第２の導電型の半導体層内に１つ以上のトレンチをエッチングするステップを含む。該方法はまた、１つ以上のトレンチ内に第２の絶縁層を形成するステップと、第２の絶縁層内にイオンを注入するステップと、第３の絶縁層を形成し、それによって、１つ以上のトレンチの少なくとも一部を充填するステップと、少なくとも第２の導電型の半導体層内に追加トレンチをエッチングするステップとを含む。該方法は、追加トレンチ内にゲート酸化層を形成するステップと、追加トレンチのゲート材料を形成するステップと、１つ以上のデバイス領域を形成するステップと、ソース金属層を形成するステップとをさらに含む。
【００２３】
本発明のさらに別の特定の実施形態によれば、半導体装置を製造する方法が提供される。該方法は、第１の導電型の半導体層を提供するステップと、第１の導電型の半導体層上に第２の導電型の半導体層を形成するステップと、第２の導電型の半導体層上に絶縁層を形成するステップとを含む。該方法はまた、少なくとも第２の導電型の半導体層内にトレンチをエッチングするステップと、トレンチ内、および第２の導電型の半導体層上に酸化物層を形成するステップと、酸化物層内にイオンを注入するステップとを含む。該方法は、第２の絶縁層を形成し、それによって、トレンチを充填するステップと、１つ以上のデバイス領域を形成するステップと、金属層を形成するステップとをさらに含む。
【００２４】
従来技術に本発明を使用することで、多くの利益が達成される。例えば、本発明による一実施形態では、改善されたＭＯＳＦＥＴの導電性およびスイッチング性能が達成される。さらに、他の実施形態では、交互の電荷が平衡化された誘電体およびシリコン層を平行にすることで、所与のドープ濃度に対する、１次元シリコンの降伏電圧の制限を上回る性能を装置に提供する。固定電荷を使用することで、電荷平衡のためにｐ−ｎ接合が使用される従来の技術と比較して、静電容量が低減される。さらに、逆回復電荷Ｑrr、および安全動作領域（ＳＯＡ）は、従来の装置以上に改善される。実施形態によっては、これらの利益のうちの１つ以上が存在し得る。これらの、および他の利益は、本願明細書、およびより具体的には、下記を通じて説明されている。本発明の種々の追加的な目的、特徴、および利点は、詳細な説明、および下記の付随する図面を参照することによって、より完全に理解することができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の一実施形態による、平面ｎチャネルＤＭＯＳトランジスタの簡略図である。
【図１Ｂ】本発明の一実施形態による、トレンチｎチャネルＭＯＳトランジスタの簡略図である。
【図２Ａ】本発明の一実施形態による、第２の誘電体材料を含む電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図２Ｂ】本発明の一実施形態による、第２の誘電体材料および空隙を含む電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図３Ａ】本発明の一実施形態による、同じトレンチ内に提供された制御ゲートおよび電荷制御を備えた、トレンチＭＯＳトランジスタの簡略図である。
【図３Ｂ】本発明の別の実施形態による、同じトレンチ内に提供された制御ゲートおよび電荷制御を備えた、トレンチＭＯＳトランジスタの簡略図である。
【図４】本発明の一実施形態による、深いｐ＋層を有する、制御ゲートトレンチおよび電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図５】本発明の一実施形態による、第１の誘電体材料によって覆われた制御ゲートトレンチ、および電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図６】本発明の一実施形態による、第１の誘電体材料によって制御ゲートトレンチおよび電荷制御トレンチの両方が覆われた、トレンチＭＯＳトランジスタの簡略図である。
【図７】本発明の一実施形態による、底部の厚い酸化物を有する制御ゲートトレンチ、および電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図８】本発明の一実施形態による、底部の厚い酸化物を有する制御ゲートトレンチ、およびｎドリフト領域内に延在した電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図９】本発明の一実施形態による、段付きゲート酸化物の制御ゲート、およびｎエピタキシャル層の厚さ未満の深さを有する電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図１０】本発明の一実施形態による、同じ深さを有する均一な酸化物の制御ゲートおよびＣＣトレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図１１】本発明の一実施形態による、同じ深さを有する、底部の厚い酸化物の制御ゲート、およびＣＣトレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。
【図１２Ａ】本発明の一実施形態による、パワーＭＯＳＦＥＴ構造体の簡略上面図である。
【図１２Ｂ】図１２Ａの線ＡＡ´に沿った簡略断面図である。
【図１２Ｃ】図１２Ａの線ＢＢ´に沿った簡略断面図である。
【図１３】本発明の一実施形態による、制御ゲートおよび電荷制御トレンチを備えた、準縦型パワーＭＯＳＦＥＴの単一のセルの簡略図である。
【図１４Ａ】本発明の一実施形態による、電荷制御トレンチ、および底部の厚い酸化物の制御ゲートトレンチ、ならびに第１の誘電体材料を充填した終端トレンチを備えた、準縦型パワーＭＯＳＦＥＴの構成の簡略図である。
【図１４Ｂ】本発明の一実施形態による、底部の厚い酸化物の制御ゲート、電荷制御トレンチ、および第１の誘電体材料を充填し、同じ深さを有する終端トレンチを備えた、準縦型パワーＭＯＳＦＥＴの構成の簡略図である。
【図１５Ａ】本発明の一実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。
【図１５Ｂ】図１５Ａの線ＡＡ´に沿った簡略断面図である。
【図１５Ｃ】図１５Ａの線ＢＢ´に沿った簡略断面図である。
【図１５Ｄ】図１５Ａの線ＣＣ´に沿った簡略断面図である。
【図１６】本発明の一実施形態による、正電荷誘電体層を充填した電荷制御トレンチを備えた、ｎチャネルトレンチＭＯＳトランジスタの簡略図である。
【図１７Ａ】本発明の一実施形態による、正電荷誘電体層を充填した電荷制御トレンチ、およびｐボディ領域を備えた、ｎチャネルトレンチＭＯＳトランジスタの簡略図である。
【図１７Ｂ】本発明の一実施形態による、正電荷誘電体層を充填した電荷制御トレンチを備えた、組み合わせ超接合トレンチＭＯＳトランジスタの簡略図である。
【図１８Ａ】本発明の一実施形態による、トレンチの上に誘電体層を備えた、図１７Ａに示されたトレンチＭＯＳトランジスタの簡略図である。
【図１８Ｂ】本発明の一実施形態による、トレンチ内に追加誘電体層を備えた、図１８Ａに示されたトレンチＭＯＳトランジスタの簡略図である。
【図１８Ｃ】本発明の一実施形態による、トレンチ内で、かつ制御ゲート材料に隣接して追加誘電体層を備えた、図１８Ａに示されたトレンチＭＯＳトランジスタの簡略図である。
【図１９】本発明の一実施形態による、ｎドリフト領域内に延在するトレンチ深さを有する、図２０に示されたトレンチＤＭＯＳトランジスタの簡略図である。
【図２０】本発明の一実施形態による、ｐ領域と基板との間にｎドリフト領域を備えた、図１７Ａに示されたトレンチＭＯＳトランジスタの簡略図である。
【図２１Ａ】本発明の一実施形態による、段付きゲート酸化物を備えた、図１８に示されたトレンチＭＯＳトランジスタの簡略図である。
【図２１Ｂ】本発明の一実施形態による、段付きゲート酸化物を備えた、図２０に示されたトレンチＭＯＳトランジスタの簡略図である。
【図２２Ａ】本発明の一実施形態による、装置終端処理のための誘電体充填トレンチを備えた、図２０に示されたトレンチＭＯＳトランジスタの簡略図である。
【図２２Ｂ】本発明の一実施形態による、装置の端部にｎ＋およびｐ領域の短接触を有する、装置終端処理のための誘電体充填トレンチを備えた、図２０に示されたトレンチＭＯＳトランジスタの簡略図である。
【図２３Ａ】本発明の一実施形態による、ｎ＋領域およびｐ＋領域の交互レイアウトの、図１８Ａに示されたパワーＭＯＳＦＥＴ構造体の簡略上面図である。
【図２３Ｂ】図２３Ａの線ＡＡ´に沿った簡略断面図である。
【図２３Ｃ】図２３Ａの線ＢＢ´に沿った簡略断面図である。
【図２４】本発明の一実施形態による、従来の終端構造体を備えた、準縦型パワーＭＯＳＦＥＴ構成の簡略図である。
【図２５】本発明の一実施形態による、誘電体材料充填トレンチを終端に使用した、準縦型パワーＭＯＳＦＥＴ構成の簡略図である。
【図２６Ａ】本発明の代替的な一実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。
【図２６Ｂ】図２６Ａの線ＡＡ´に沿った簡略断面図である。
【図２６Ｃ】図２６Ａの線ＡＡ´に沿った別の簡略断面図である。
【図２６Ｄ】図２６Ａの線ＡＡ´に沿った第２の別の簡略断面図である。
【図２６Ｅ】図２６Ａの線ＢＢ´に沿った簡略断面図である。
【図２６Ｆ】本発明の代替的な一実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略断面図である。
【図２６Ｇ】本発明の別の代替的な実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略断面図である。
【図２６Ｈ】本発明の代替的な一実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。
【図２６Ｉ】本発明の別の代替的な実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。
【図２６Ｊ】図２６Ｉの線ＡＡ´に沿った簡略断面図である。
【図２６Ｋ】図２６Ｉの線ＢＢ´に沿った簡略断面図である。
【図２７Ａ】本発明の一実施形態による、制御ゲートトレンチ、および誘電体層を充填した電荷制御トレンチを備えた、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図２７Ｂ】本発明の一実施形態による、共通の制御ゲートおよび電荷制御トレンチを備えた、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図２８】本発明の一実施形態による、深いｎ＋層を備えた、図２７Ａに示されたｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図２９Ａ】本発明の一実施形態による、誘電体層で覆われた電荷制御トレンチを備えた、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図２９Ｂ】本発明の一実施形態による、両方が誘電体層で覆われた制御ゲートおよび電荷制御トレンチを備えた、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図３０】本発明の一実施形態による、制御ゲートトレンチ内に底部の厚い酸化物を備えた、図２７Ａに示されたｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図３１】本発明の一実施形態による、ｐドリフト領域内に延在する電荷制御トレンチを備えた、図３０に示されたｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図３２】本発明の一実施形態による、段付きゲート酸化物を有する制御ゲートトレンチを備えた、図３１に示されたｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図３３Ａ】本発明の一実施形態による、同じトレンチ深さを有する制御ゲートトレンチおよび電荷制御トレンチを備えた、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図３３Ｂ】本発明の一実施形態による、同じトレンチ深さ、および厚い制御ゲート底部のゲート酸化物を有する、制御ゲートトレンチおよび電荷制御トレンチを備えた、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【図３４Ａ】本発明の一実施形態による、ｐチャネルパワーＭＯＳＦＥＴ構造体の簡略上面図である。
【図３４Ｂ】図３４Ａの線ＡＡ´に沿った簡略断面図である。
【図３４Ｃ】図３４Ａの線ＢＢ´に沿った簡略断面図である。
【図３５】本発明の一実施形態による、制御ゲートおよび電荷制御トレンチを備えた、準縦型ｐチャネルパワーＭＯＳＦＥＴ構成の単一セルの簡略図である。
【図３６Ａ】本発明の一実施形態による、誘電体材料で充填した終端トレンチ、および底部の厚い酸化物を有する制御ゲートを備えた、図３５に示された準縦型ｐチャネルパワーＭＯＳＦＥＴの単一セルの簡略図である。
【図３６Ｂ】本発明の一実施形態による、誘電体材料を充填した終端トレンチを備え、全てのトレンチが同じトレンチ深さを有する、図３５に示された準縦型ｐチャネルパワーＭＯＳＦＥＴの単一セルの簡略図である。
【図３７Ａ】本発明の一実施形態による、誘電体層を有する電荷制御トレンチ内に正電荷を備えた、モノリシックに集積化したｎチャネルおよびｐチャネルパワートランジスタの簡略図である。
【図３７Ｂ】単一のダイ内にモノリシックに集積化した低電圧回路とともに、集積化ｎチャネルおよびｐチャネルパワートランジスタを示す、簡略上面ブロック図である。
【図３８Ａ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｂ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｃ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｄ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｅ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｆ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｇ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｈ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｉ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｊ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｋ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｌ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｍ】本発明の一実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３８Ｎ】本発明の一実施形態による、空隙を含む、図３８Ａ〜Ｍの工程フローに従って製造された装置の簡略図である。
【図３９Ａ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｂ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｃ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｄ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｅ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｆ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｇ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｈ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図３９Ｉ】本発明の別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ａ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｂ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｃ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｄ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｅ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｆ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｇ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｈ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４０Ｉ】本発明のさらに別の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ａ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｂ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｃ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｄ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｅ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｆ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｇ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｈ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｉ】本発明の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４１Ｊ】図４１Ａ〜図４１Ｉに示された工程フローに従って製造された半導体装置の簡略図である。
【図４２Ａ】等電位線で示された絶縁破壊時のｐ−ｎダイオード構造体の簡略断面図である。
【図４２Ｂ】等電位線で示された絶縁破壊時の高逆阻止のために選択された固定電荷を備えたダイオード構造体の簡略断面図である。
【図４２Ｃ】図４２Ａおよび図４２Ｂの線ＡＡ´に沿った電界を示す図である。
【図４２Ｄ】図４２Ａおよび４２Ｂ内のダイオードの電気的破壊特性を示す図である。
【図４３Ａ】本発明の一実施形態による、平面ｎチャネルＤＭＯＳトランジスタの簡略図である。
【図４３Ｂ】本発明の一実施形態による、空隙を含む平面ｎチャネルＤＭＯＳトランジスタの簡略図である。
【図４３Ｃ】本発明の一実施形態による、深いｐ領域を含む平面ｎチャネルＤＭＯＳトランジスタの簡略図である。
【図４３Ｄ】本発明の一実施形態による、基板に当接するｎ型層を含む平面ｎチャネルＤＭＯＳトランジスタの簡略図である。
【図４４Ａ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｂ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｃ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｄ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｅ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｆ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｇ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｈ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｉ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｊ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｋ】本発明のさらに別の代替的な実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４４Ｌ】本発明の一実施形態による、空隙を含む図４４Ａ〜Ｋの工程フローに従って製造された半導体装置の簡略図である。
【図４５Ａ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｂ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｃ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｄ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｅ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｆ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｇ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｈ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｉ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｊ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｋ】本発明のさらに別の特定の実施形態による、半導体装置を製造するための簡略工程フローを示す図である。
【図４５Ｌ】本発明の一実施形態による、空隙を含む図４５Ａ〜Ｋの工程フローに従って製造された半導体装置の簡略図である。
【図４６Ａ】本発明の実施形態に従って提供された、例示的セル構造体の簡略上面図である。
【図４６Ｂ】本発明の実施形態に従って提供された、例示的セル構造体の簡略上面図である。
【発明を実施するための形態】
【００２６】
本発明の実施形態によれば、改善された導電性およびスイッチング性能によって特徴付けられる、パワーＭＯＳＦＥＴ構造体が提供される。特定の実施形態では、電荷を含む誘電体層を使用して、ドリフト領域内の電荷を平衡化する、高電圧ＭＯＳＦＥＴ構造体が提供される。電荷が平衡化された誘電体およびシリコン層を交互にすることによって、構造体の性能は、所与のドープ濃度に対する、１次元シリコンの降伏電圧制限を上回る。縦型および横型ＭＯＳＦＥＴ構造体の両方が、本発明の実施形態によって提供される。さらに、特定の実施形態では、降伏電圧および／またはオン抵抗のさらなる改善のために、電荷を備えた誘電体層を２重または多重表面電界緩和（Ｒｅｓｕｒｆ）技術と組み合わせた、横型構造体が使用される。本願明細書の全体を通じて、これらの構造体を製造する方法が説明され、本発明のさらなる詳細、実施形態、および実施例が説明される。シリコンを半導体材料として言及しているが、本発明は、他の半導体材料を含む他の材料で製作されるパワーＭＯＳＦＥＴにも適用することができる。
【００２７】
図４２Ａおよび４２Ｂは、上部にアノード接点、および底部にカソード接点を有する、ダイオードの簡略断面図である。図４２Ａでは、半導体領域４２０３は、アノードとカソードとの間に位置する。図４２Ｂでは、半導体領域４２０５は、２つの絶縁領域４２０１の間に位置する。図４２Ａ〜図４２Ｂには、各等値線が１０Ｖを表す、降伏での等電位線も示されている。シミュレーションにおけるメサ領域４２０５の幅は、１μｍであり、ア
ノードとカソードとの間の距離は、１０μｍであり、絶縁層の幅は、０．５μｍであった。図４２Ａでは、シミュレーションは、単純なｐ−ｎダイオードに関して行ったが、図４２Ｂでは、４２０１と４２０５との間の界面に沿って固定電荷を存在させた。最大降伏電圧に対する固定電荷密度（Ｑf／ｑ）が選択され、ここで、ｑは、電子電荷である。いずれの場合も、半導体領域のドープは、２×１０16／ｃｍ3とした。本願明細書では、固定電荷という記述は、いくつかの実施形態では、概してイオン注入工程によって提供される空間的に固定された電荷が、トランジスタ装置内で利用されることを示すように提供される。「固定電荷」という用語の使用は、本発明の実施形態を注入電荷に限定することを意図したものではなく、電荷が装置内に存在するように提供された（意図的に導入された、とも称される）ことを表すために使用される。
【００２８】
シミュレーションは、固定電荷の存在により、降伏電圧を大幅に高めることができることを明確に示している。固定電荷の非存在下では、同じ高降伏電圧を達成するために、概して、メサ内のドープレベルを極めて低く、かつ半導体領域をより厚くしなければならない。しかしながら、この低いドープレベルおよび厚い半導体領域は、そのような構造体で作製されたあらゆるパワーＭＯＳＦＥＴのドリフト領域の特定のオン抵抗を増加させることになる。
【００２９】
図４２Ｃは、図４２Ａおよび４２Ｂに示された構造体に対する、断面線ＡＡ´に沿った電界における違いを示している。電界分布は、ｐ−ｎダイオードに対して不十分であるが、固定電荷により、電界がより均一に分布し、したがって、降伏電圧を最大化するのにほぼ理想的である。逆バイアスの下では、固定電荷によって、メサ４２０５内のイオン化したドーパント原子を、横方向に終端処理することが可能となり、図４２Ｂの断面線ＡＡ´に沿った、実質的に均一な電界を保持することができる。図４２Ａの場合、逆バイアスの下では、イオン化したドーパントは、カソードにおいて終端処理しなければならないので、電界のプロファイルは三角形になる。
【００３０】
図４２Ｄは、ｐ−ｎダイオードおよび固定電荷ダイオード構造体の電気端子特性を示している。固定電荷が無い場合、降伏電圧は約３４Ｖであり、一方で、最適な固定電荷が有る場合、降伏電圧は約２２０Ｖである。図４２Ａ〜図４２Ｄに示されたデータは、電荷平衡技術として固定電荷を使用することで、高い降伏電圧が可能となることを示している。
【００３１】
当業者には、固定電荷は、概してシリコンと誘電体材料との間の界面の近くで生じるものとして知られているが、この固定電荷は、概して、半導体装置の性能に影響を与えるものとみなされ、したがって、装置の製作中に可能な限り最小限に抑えられる。このような通常生じる固定電荷の大きさは、図４２Ｄに示されるように、降伏電圧の強化には不十分である。本願明細書では、固定電荷とは、製作工程の副産物として生じる電荷に加えて、イオン注入、拡散、蒸着等の工程を使用して意図的に導入された電荷を指す。さらに、誘電体と半導体領域との間の界面について述べられているが、界面領域は明瞭ではないことが既知であり、界面電荷は、概して誘電体内にあるが、いくらか半導体材料内にも延在し得る。
【００３２】
本発明の実施形態によれば、新規のパワーＭＯＳＦＥＴ構造体、およびそのような構造体を作製する方法が開示される。新しい構造体は、意図的に導入された電荷（Ｑf）を有する誘電体層を提供するという概念を利用している。電荷が平衡化された誘電体層およびシリコン（ドリフト）層を交互にすることによって、構造体は、所与のドリフト領域のドープ濃度に対して、高電圧を維持する。いくつかの実施形態では、ドリフト領域は、エピタキシャル成長、注入、または低濃度ドープのエピタキシャル成長に続く注入等を使用して形成される。本発明の実施形態によって提供される装置性能は、同じ厚さのエピタキシャル層に対する、１次元シリコンの降伏電圧限度を超えるものである。
【００３３】
以下の説明では、固定電荷とは、製作工程の副生物として生じる電荷に加えて、イオン注入、拡散、蒸着等の工程を使用して意図的に導入される電荷を指す。さらに、以下、全体として界面電荷、すなわち、誘電体領域と半導体領域との間の界面領域内の電荷に関して言及するが、そのような電荷はまた、誘電体領域、および誘電体領域が形成される半導体領域の両方に存在し得るものと理解されたい。
【００３４】
逆バイアスで、誘電体層の電荷は、空乏領域内の電荷によって平衡化される。ゼロバイアスで、誘電体層の電荷は、部分的に、半導体−誘電体層間の界面に形成される反転層内に存在する電荷によって平衡化される。誘電体層内の電荷は、最高の効率のために、半導体−誘電体層間の界面に、またはその近くに位置する。電荷は、代表的な装置の動作温度で不動であることが好ましい。負または正電荷の両方を使用して、半導体層のイオン化不純物の空乏電荷を平衡化するのに必要な電荷を提供することができる。これによって、電圧維持領域に沿ってより均一な電界がもたらされ、したがって、より高い降伏電圧がもたらされる。
【００３５】
本発明は、主に半導体領域に隣接する誘電体層の誘電率および幅に依存する、従来の半導体構造体を上回る、多くの利点を提供する。本発明による、電荷平衡に提供される固定電荷は、トレンチ幅の関数ではない。したがって、より高い降伏電圧を達成するために、誘電体層の幅は、固定電荷を導入し、また、トレンチを補充するのに必要なステップによってのみ制限され、これによって、従来のＳＪまたは非ＳＪ型構造体によって得ることができるものよりも小さいセルピッチが可能となる。さらに、ｐ−ｎ接合または電界板内ではなく、誘電体層内の電荷を使用して電荷平衡を行うことによって、より低い静電容量が達成される。本願明細書に記載の本発明の構造体は、従来の装置よりも製作がより容易で、かつ費用効率がより高いものである。
【００３６】
本発明の実施形態を利用することで、半導体装置の１つ以上の電気的特性（例えば、降伏電圧）は、実質的にトレンチ幅の関数ではなくなる。一実施例として、装置の電気的特性（例えば、降伏電圧）は、トレンチ間の距離、およびトレンチ間の材料内に存在するドーパントの濃度によって画定される。特定の一実施例では、１対のトレンチ間の装置のエピタキシャル層に対して垂直な線に沿って測定したドーパントの集積電荷密度は、約ｑ×１×１０12／ｃｍ2から約ｑ×５×１０1２／ｃｍ2までの範囲である。他の集積ドーパント（不純物をドープする、とも称する）の電荷密度は、本発明の実施形態の範囲内に含まれる。
【００３７】
図１Ａは、本発明の一実施形態による、平面ｎチャネルＤＭＯＳトランジスタ１００の簡略図である。図１Ａは、ｎチャネルＤＭＯＳトランジスタを示しているが、本発明の実施形態は、ｐチャネルＭＯＳＦＥＴ、ＩＧＢＴ等を含む、他のＭＯＳＦＥＴ設計に適用することができる。図１Ａに示された実施形態では、ｎチャネルＭＯＳＦＥＴ１００の基本セルは、高濃度ドープのｎ＋基板１０１の上に成長させたｎ型エピタキシャル層１０５上に示されている。いくつかの実施形態は、基板１０１を基板と称しているが、基板１０１は、初期の処理に好適な研磨基板であってもよく、またはその上に成長させた１つ以上のエピタキシャル層を有する基板を含み得ると理解されよう。したがって、基板という用語の使用は、未処理の半導体ウエハに限定されるものではなく、以降の半導体処理作業に有用な出発材料を提供する構造体を含む。当業者は、多くの変形、変更、および代替例を認識するであろう。
【００３８】
図１Ａに示されるように、装置は、平面制御ゲート１２０と、負電荷を有する２つの深い電荷制御トレンチ１１０および１１２とを有する。本実施形態では、電荷制御（ＣＣ）トレンチ１１０および１１２は、装置の表面から、高濃度ドープのｎ＋基板１０１内に延
在する。一実施形態では、ｎ型エピタキシャル層１０５内に形成されたｎドリフト領域は、均一にドープされる。別の実施形態では、ｎ型エピタキシャル層１０５内のｎドリフト領域は、不均一にドープされる。例えば、ドーププロファイルは、装置パラメータに応じて、基板において高濃度ドープを有し、表面に向かって減少する、またはその逆となるように傾斜させることができる。
【００３９】
本願明細書に記載されたいずれの実施形態に関しても記載されていないが、隣接するＣＣトレンチ１１０と１１２との間の集積電荷は、測定することができる。いくつかの実施形態では、半導体層１０５に平行な線に沿って、１組のトレンチ１１０／１１２の間で測定した集積電荷密度（ＱP／ｑ）は、約１×１０12ｃｍ-2から、約５×１０12ｃｍ-2までの範囲であり、ここで、ｑは、電子電荷である。いくつかの実施形態では、最高の性能を得るために、集積電荷は、ＣＣトレンチを介して提供される固定電荷によって平衡化されることが好ましい。集積電荷が、ＣＣトレンチを介して提供された固定電荷によって平衡化された時に、半導体装置の電気的特性、例えば、ソース端子とドレイン端子との間の降伏電圧は、トレンチの幅に依存しない。
【００４０】
図１Ｂは、本発明の一実施形態による、トレンチｎチャネルＭＯＳトランジスタ１５０の簡略図である。図１Ｂに示された実施形態では、ｎチャネルＭＯＳＦＥＴ１５０の基本セルは、高濃度ドープのｎ＋基板１０１の上に成長させたｎ型エピタキシャル層１０５上に示されている。図１Ｂに示されるように、装置は、トレンチ制御ゲート１７０と、負電荷を有する２つの深い電荷制御トレンチ１１０および１１２とを有する。トレンチ制御ゲート（Ｃｏｎｔｒｏｌ  Ｇａｔｅ：ＣＧ）１７０は、装置の表面からｎ型エピタキシャル層１０５内に延在する。図１Ａに示された実施形態にあるように、ＣＣトレンチ１１０および１１２は、装置の表面から高濃度ドープのｎ＋基板１０１内に延在する。
【００４１】
図１Ａおよび１Ｂに示された実施形態では、第１の誘電体材料１１４、例えば熱成長酸化物層は、ＣＣトレンチの底部および壁を覆う。特定の実施形態では、第１の誘電体材料は、厚さが、約２ｎｍから約２００ｎｍまでの範囲である。特定の実施形態では、第１の誘電体材料の厚さは、約３０ｎｍである。ＣＣトレンチ１１０および１１２は、第１の誘電体材料の内側のトレンチの内側部分において、第２の絶縁材１１６で充填され、これは、本願明細書では、化合物材料または複合材料とも称され得る。特定の実施形態では、第２の材料１１６は、フッ化アルミニウム材料を含む。本願明細書の全体を通じて詳述されるように、第２の／化合物／複合材料は、例えばフッ化アルミニウムとなり得、第１の誘電体材料との界面において負電荷を提供する。化合物材料は、いくつかの実施形態では単一の材料であり、他の実施形態では１つ以上の材料の複数の層を含む。したがって、第１の誘電体材料１１４および第２の材料１１６は、第１の誘電体材料でもよい。一実施例として、第２の材料は、誘電体材料でもよい。第２の材料は、第１の誘電体材料と同じ材料、または異なる材料を含む誘電体材料となり得ることに留意されたい。
【００４２】
図１Ａを参照すると、ＣＣトレンチ１１０および１１２の頂部上は、それぞれ、層１３０および１３２として示される、第１の誘電体材料の層で覆われている。加えて、平面ゲート１２０は、図１Ａに示された実施形態では、第１の誘電体材料を使用して絶縁される。一般的にはドープしたポリシリコンであるゲート導電材料の層１２２／１７２を、図１Ａおよび図１Ｂに示す。図１Ｂに示される実施形態では、第１の絶縁材は、トレンチゲート１７０の壁および底部の層として提供される。トレンチゲートの壁または底部へのこの層の形成は、第１の誘電体層１１４の形成と並行して、または同時に、あるいは別の工程ステップとして実行され得る。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。ソースおよびドレイン電極は、ＭＯＳＦＥＴ装置の機能性に応じて提供される。図１Ａおよび１Ｂの両方に示されるように、拡散ボディ領域は、装置内に提供される。これらのｎ＋、ｐ＋、およびｐ型層は、注入、拡散、アニール等の従来の製作工
程を使用して形成される。これらの層の製作は、本願明細書の全体を通じてさらに詳細に記載される。
【００４３】
図１Ｂを参照すると、２つのＣＣトレンチ１１０と１１２との間の集積電荷は、測定することができる。いくつかの実施形態では、表面に平行な線に沿って、１組のトレンチの間で測定した集積電荷密度（ＱN／ｑ）は、約１×１０12ｃｍ-2から、約５×１０12ｃｍ-2までの範囲であり、ここで、ｑは、電子電荷である。特定の実施形態では、１組のトレンチ１１０と１１２との間で測定した集積電荷密度は、約２×１０12ｃｍ-2である。最高の性能を得るために、集積電荷は、ＣＣトレンチを介して提供される固定電荷によって平衡化される。
【００４４】
図２Ａは、本発明の一実施形態による、第２の誘電体材料を含むＣＣトレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。ｎチャネルトレンチＭＯＳトランジスタ２００は、高濃度ドープのｎ＋基板２０１の上に成長させたｎ型エピタキシャル層２０５上に形成される。図２Ａに示されるように、装置は、トレンチ制御ゲート２２０と、負電荷を有する２つの深い電荷制御トレンチ２１０および２１２とを有する。トレンチＣＧ２２０は、装置の表面からｎ型エピタキシャル層２０５内に延在する。本実施形態では、ＣＣトレンチ２１０および２１２は、装置の表面から高濃度ドープのｎ＋基板２０１内に延在する。
【００４５】
図２Ａに示された実施形態では、ＣＣトレンチ２１０および２１２は、第１の誘電体層２１４と、化合物材料層２１６と、第２の誘電体層２１８とを含む。図示の装置の構造は、ＣＣトレンチ２１０および２１２の壁および底部の第１の誘電体層２１４、第１の誘電体層２１４の内側の化合物材料層２１６、および化合物材料層２１６の内側の第２の誘電体層２１８を特徴とする。第１の実施形態では、第２の誘電体層２１８は、第１の誘電体層２１４と同じ材料種である。第２の実施形態では、第１および第２の誘電体層は、異なる材料を使用して形成される。化合物材料層２１６、例えばフッ化アルミニウムを、２つの絶縁層の間に挟むことで、絶縁層と化合物層との間の界面に負電荷が提供される。
【００４６】
第１の誘電体層２１４、化合物材料層２１６、および第２の誘電体層２１８の組み合わせで、ＣＣトレンチ２１０および２１２を充填する。図２Ａに示されるように、ＣＣトレンチ２１０および２１２の上部は、第１の誘電体材料によって覆われておらず、ソース電極と電気的に接触する。一般的にはドープしたポリシリコンであるゲート導電材料２２２の層、拡散ボディ、およびソース領域が、図２Ａに示された装置内に提供される。これらのｎ＋、ｐ＋、およびｐ型層は、注入、拡散、アニール等の従来の製作工程を使用して形成される。これらの層の製作は、本願明細書の全体を通じてさらに詳細に記載される。ソースおよびドレイン電極は、ＭＯＳＦＥＴ装置の機能性に応じて提供される。
【００４７】
いくつかの実施形態では、パワーＭＯＳＦＥＴ構造体は、ｎ型シリコン層内のイオン化不純物の正の空乏電荷を平衡化するように、誘電体層内に存在する負電荷を利用する旨が開示されている。特定の実施形態では、制御ゲート（ＣＧ）トレンチの壁および底部は、酸化シリコン（ＳｉＯ2）のような第１の誘電体材料で内側が覆われ、ドープしたポリシリコンのような導電材料で充填される。電荷制御（ＣＣ）トレンチは、酸化アルミニウム（Ａｌ2Ｏ3）またはフッ化アルミニウム（ＡｌＦ3またはＡｌＦx）のような絶縁または化合物材料の層によって覆われた、厚さが数ナノメートルの、薄い酸化物のような第１の誘電層を有し、負電荷は、酸化物−化合物材料間の界面において生成される。二酸化シリコンおよびフッ化アルミニウム（ＡｌＦ3またはＡｌＦx）の化合物絶縁層を使用したこの負電荷生成効果は、実験的に検証され、負の界面電荷が、分率ｘの強い関数であることが見出された。逆バイアスにおいて生じるＮドリフト空乏領域内の正電荷は、電荷制御トレンチの第１の誘電体層の界面、またはその近くに位置する負の固定電荷によって平衡化され
る。
【００４８】
いくつかの他の実施形態では、ｎチャネルパワーＭＯＳＦＥＴ構造体は、電圧を維持するように、正電荷（Ｑf）およびｐ型シリコン層を有する誘電体層を利用する旨が開示されている。誘電体層は、制御ゲートの下、またはそれに平行に位置するトレンチ内に提供される。平衡状態の下で、誘電体層内、または誘電体層−シリコン界面間の正電荷は、シリコン−誘電体間に形成された反転層電荷によって部分的に平衡化される。逆バイアスで、正電荷は、ｐ型ドリフト領域のイオン化不純物の負の空乏層電荷を平衡化する。正電荷は、例えば、セシウムまたはカリウム等の正イオンを、トレンチ壁および底部を覆う酸化物層内に注入することによって実現することができる。正電荷を実現する代替方法は、窒化シリコン、または酸窒化シリコン、あるいは上述した２つの方法の組み合わせ等の、高密度の正電荷を導入することができる誘電体膜を蒸着することによるものである。
【００４９】
図２Ｂは、本発明の一実施形態による、第２の誘電体材料および空隙を含む電荷制御トレンチを備えた、トレンチＭＯＳトランジスタ２５０の簡略図である。図２Ｂに示されるように、装置の製造中に、空隙２５２が各ＣＣトレンチ内に形成される。空隙２５２は、誘電体の形成工程中に高アスペクト比のトレンチ内に生じ得、ＣＣトレンチ内に示された誘電体材料の内側に、さらなる誘電体材料（例えば、大気または不活性環境）を提供する。いくつかの実施形態では、ＣＣトレンチ内に形成される１つ以上の空隙は、意図的に導入されるが、他の実施形態では、該空隙は、装置の製造中に利用される、蒸着工程の副産物である。空隙の深さおよび幅は、装置の製造中に利用される特定の工程フローに依存する。図２Ｂには単一の空隙が示されているが、本発明の実施形態に関しては必須ではなく、他の実施形態では複数の空隙が利用され得る。加えて、空隙２５２は、第２の誘電体層２１８によって完全に封入されているように示されているが、本発明の実施形態に関しては必須ではない。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【００５０】
図３Ａは、本発明の一実施形態による、同じトレンチ内に提供された制御ゲートおよび電荷制御を備えた、トレンチＭＯＳトランジスタ基本セルの簡略図である。図３Ａに示されるように、各セルに対して、ＣＧおよびＣＣトレンチは両方とも、同じトレンチ内に構成される。
【００５１】
ｎチャネルトレンチＭＯＳトランジスタ３００は、高濃度ドープのｎ＋基板３０１の上に成長させたｎ型エピタキシャル層３０５上に形成される。図３Ａに示されるように、装置は、負電荷を有するトレンチの遠位端に電荷制御トレンチ領域を備えた、制御ゲートおよび電荷制御トレンチの組み合わせ３２０を有する。トレンチＣＧ３２０は、装置の表面（トレンチの近位端）から、ｎ型エピタキシャル層３０５を通って、高濃度ドープのｎ＋基板３０１（トレンチの遠位端）内に延在している。図に示されるように、トレンチＣＧ３２０は、ｐボディｎドリフト接合３４０の下に延在する。本実施形態では、トレンチ３１０および３１２のＣＣ領域は、ｐボディ／ｎドリフト接合の下から、高濃度ドープのｎ＋基板３０１内に延在する。
【００５２】
図３Ａに示された実施形態では、ＣＣトレンチ３１０および３１２、およびトレンチＣＧは、ＣＣトレンチおよびトレンチＣＧの下部分内に、第１の誘電体層３１４と、化合物材料層３１６とを含む。ＣＣトレンチ３１０および３１２の上部分、およびトレンチＣＧの上部分は、追加の第１の誘電体層３１５と、ゲート導電材料３２２とを含む。化合物材料層３１６と追加の第１の誘電体材料３１５との間の界面は、ＣＣトレンチおよびＣＧトレンチの下部分と上部分との間の界面を画定する。図３Ａに示されるように、この界面は、ｎ型エピタキシャル層３０５内に位置する。
【００５３】
図３Ａに示された装置の構造は、ＣＣトレンチ３１０および３１２、およびＣＧトレンチ３２０の壁および底部の第１の誘電体層３１４と、ＣＣトレンチ３１０および３１２、およびＣＧトレンチ３２０の下部分内の第１の誘電体層３１４の内側の化合物材料層３１６とを特徴とする。ＣＣトレンチ３１０および３１２、およびＣＧトレンチ３２０の上部分では、追加の第１の誘電体層３１５は、第１の誘電体層３１４の内側にあり、ゲート導電材料３２２は、追加の第１の誘電体層３１５の内側にある。いくつかの実施形態では、第１の誘電体層３１４および追加の第１の誘電体材料３１５は、同じ材料型であるが、これは本発明に関しては必須ではない。化合物材料３１６、例えばフッ化アルミニウム、およびゲート導電材料３２２、例えばドープしたポリシリコンが、図に示されるように提供される。
【００５４】
ＣＣトレンチ３１０および３１２、およびトレンチＣＧ３２０の上部は、第１の誘電体材料３１４および追加の第１の誘電体材料３１５のうちの少なくとも１つの層で覆われる。拡散領域が、図３Ａに示される装置内に提供される。これらのｎ＋、ｐ＋、およびｐ型層は、注入、拡散、アニール等の従来の製作工程を使用して形成される。これらの層の製作は、本願明細書の全体を通じてさらに詳細に記載される。ソースおよびドレイン電極は、ＭＯＳＦＥＴ装置の機能性に応じて提供される。図３Ａに示された装置を製作する工程は、図４１Ａ〜Ｉに関連して記載される。図３Ａに示されたＣＣトレンチの底部分（トレンチの遠位部分）内の誘電体材料の組成は、図４１Ｉのものとは異なると理解されよう。設計の変形は、例えば、図４１Ｄに示されたステップにおける工程フローに対する変更によって実施することができる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【００５５】
図３Ｂは、本発明の別の実施形態による、同じトレンチ内に提供された制御ゲートおよび電荷制御を備えた、トレンチＭＯＳトランジスタの簡略図である。高濃度ドープのｎ＋基板３０１およびｎ型エピタキシャル層３０５上に製作されたトランジスタは、同じトレンチ内に構成された制御ゲート（ＣＧ）および電荷制御（ＣＣ）領域を含む。このような３つのトレンチ３６０、３６２、および３６４が示されている。トレンチ３６０、３６２、および３６４の底部は、ｎ＋基板３０１内に延在する。トレンチは、トレンチの上部分（トレンチの近位部分）内の制御ゲート３７２と、トレンチの下部分（トレンチの遠位部分）内の誘電体材料３７６とを含む。
【００５６】
負電荷は、誘電体層内、またはＣＧの下のトレンチ３６０、３６２、および３６４内に存在する誘電体層−シリコン間の界面内に位置する。オン状態で、電子電流は、ソースから、チャネルおよびｎ型ドリフト領域を通って、ｎ＋基板３０１へ流れる。電流の流れを連続的にするために、ＣＧは、トレンチのＣＣ部分に十分重なっていることに留意されたい。
【００５７】
本発明の実施形態によれば、トレンチ誘電体内に固定電荷が存在することで、ドリフト領域内の担体に「組み込まれた」空乏化がもたらされる。本発明の種々の実施形態によって示されるように、トレンチとドリフト領域との間の誘電体界面、またはその近くに存在する固定電荷は、ドリフト領域内に存在する電荷を平衡化する。別の実施形態では、負電荷Ｑfは、ＣＧの下のｎ領域が、降伏電圧において完全に空乏化される程度である。概して、誘電体層内の負電荷は、イオン注入を使用したヨウ素、臭素、塩素、クロミウム、アルミニウム、または他の好適な原子によって、または、ドライブインまたはアニールステップに続く酸化物層上への不純物の蒸気蒸着のような技術を使用して、不純物を酸化物内に拡散させることによって提供される。図３Ｂに示された装置を製作する工程は、図４０に関連して記載される。
【００５８】
図３Ｂおよび図１６を参照すると、両図とも、ｎチャネルＭＯＳＦＥＴに関するもので
あるが、図３Ｂでは、界面で負の固定電荷が使用されている。この負電荷は、逆バイアスでｎドリフト領域の正の空乏電荷を平衡化する。図１６では、逆バイアスでｐ領域の負電荷を平衡化するために正の固定電荷が使用される。オン状態で、正の固定電荷は、ＣＣトレンチとシリコンとの間の界面に沿って導電のために使用される反転層を誘起する。ｎ型の場合（図３Ｂ）、電荷制御領域に最も近い領域が空乏化されるので、電流は、シリコンピラーの中央に向かって流れる。正の固定電荷の場合（図１６）、電流は、シリコンと酸化物との間の界面に完全に沿って流れる。
【００５９】
図４は、本発明の一実施形態による、深いｐ＋層を有する、制御ゲートトレンチおよび電荷制御トレンチを備えた、トレンチＭＯＳトランジスタの簡略図である。ｎチャネルトレンチＭＯＳトランジスタ４００は、高濃度ドープのｎ＋基板４０１の上に成長させたｎ型エピタキシャル層４０５上に形成される。図４に示されるように、装置は、トレンチ制御ゲート４２０と、負電荷を有する２つの深い電荷制御トレンチ４１０および４１２とを有する。トレンチＣＧ４２０は、装置の表面からｎ型エピタキシャル層４０５内に延在する。一般的にはドープしたポリシリコンであるゲート導電材料４２２の層、および拡散領域は、図４に示された装置内に提供される。これらのｎ＋、ｐ＋、およびｐボディ層は、注入、拡散、アニール等の従来の製作工程を使用して形成される。
【００６０】
図４に示されるように、ＣＣトレンチ４１０および４１２は、ｐボディ領域４４２よりも深い、ｐ＋領域４４０との間に配置される。本設計は、トレンチ制御ゲート４２０によって制限される降伏電圧の値よりも低い所定の値に、降伏電圧を固定するのに使用される。本実施形態では、ＣＣトレンチ４１０および４１２は、装置の表面から高濃度ドープのｎ＋基板４０１内に延在する。代替の実施形態（図示せず）では、ｐ＋領域は、トレンチＣＧ４２０よりも深く延在する。
【００６１】
図４に示された実施形態では、ＣＣトレンチ４１０および４１２は、第１の誘電体層４１４と、誘電体（化合物とも称される）材料層４１６と、第２の誘電体層４１８とを含む。図示の装置の構造は、ＣＣトレンチ４１０および４１２の壁および底部上の第１の誘電体層４１４、第１の誘電体層４１４の内側の化合物材料層４１６、および化合物材料層４１６の内側の第２の誘電体層４１８を特徴とする。第１の実施形態では、第２の誘電体層４１８は、第１の誘電体層４１４と同じ材料種である。第２の実施形態では、第１および第２の誘電体層は、異なる材料を使用して形成される。
【００６２】
第１の誘電体層４１４、化合物材料層４１６、および第２の誘電体層４１８の組み合わせで、ＣＣトレンチ４１０および４１２を充填する。図４に示されるように、ＣＣトレンチ４１０および４１２の上部は、第１の誘電体材料によって覆われておらず、ソース電極と電気的に接触する。ソースおよびドレイン電極は、ＭＯＳＦＥＴ装置の機能性に応じて提供される。
【００６３】
図５は、本発明の実施形態による、制御ゲートトレンチと、第１の誘電体材料で被覆された電荷制御トレンチと、を有する、トレンチＭＯＳトランジスタの簡略図である。図５に図示される実施形態は、図４に図示される装置と同様の構造を利用する。したがって、図４および図５の両方の機構には、同一の参照番号が利用される。加えて、図５に図示されるように、第１の誘電体材料の層５１０が、ＣＣトレンチ４１０および４１２の頂部上に形成される。いくつかの実施形態では、第１の誘電体材料の層５１０は、ＣＣトレンチ内に形成される第１の誘電体材料４１４より厚い。例えば、第１の誘電体材料の層５１０は、０．０５μｍ〜０．７μｍの厚さを有し得る。
【００６４】
図６は、本発明の実施形態による、第１の誘電体材料で被覆された制御ゲートトレンチおよび電荷制御トレンチの両方を有する、トレンチＭＯＳトランジスタの簡略図である。
図６に図示される実施形態は、図１Ｂに図示される装置と類似する構造を利用する。したがって、図１Ｂおよび図６の両方の機構には、同一の参照番号が利用される。加えて、図６に図示されるように、第１の誘電体材料の層６１０が、ＣＣトレンチ１１０および１１２の頂部上に形成される。第１の誘電体材料の層６１５の別の部分が、トレンチＣＧ１７０の頂部上に形成される。いくつかの実施形態では、第１の誘電体材料の層６１０および６１５は、ＣＣトレンチ１１０および１１２に形成される第１の誘電体材料１１４より厚い。例えば、第１の誘電体材料の層６１０および６１５は、０．０５μｍ〜０．７μｍの厚さを有し得る。
【００６５】
図７は、本発明の実施形態による、底部の厚い酸化物を有する制御ゲートトレンチと、電荷制御トレンチと、を有する、トレンチＭＯＳトランジスタの簡略図である。図７に図示される実施形態は、図１Ｂおよび図６に図示される装置と類似する構造を利用する。したがって、図１Ｂおよび図６の両方、ならびに図７の機構には、同一の参照番号が利用される。さらに、図７に図示されるように、ＣＧトレンチの底部の第１の誘電体材料層７１０は、ＣＧトレンチの側面に形成される第１の誘電体材料より厚い。層７１０の誘電体（例えば、酸化物）の厚さの増加により、他の装置と比較して、ゲート−ドレイン静電容量Ｃgdが低下する。例えば、第１の誘電体材料の層７１０は、０．１μｍ〜１．０μｍの厚さを有し得る。
【００６６】
図８は、本発明の実施形態による、より低いゲート−ドレイン静電容量Ｃgdのための底の厚い酸化物を有する制御ゲートトレンチと、ｎドリフト領域内に延在する電荷制御トレンチと、を有する、トレンチＭＯＳトランジスタの簡略図である。図８に図示される実施形態は、図２Ａに図示される装置と類似する構造を利用する。したがって、図２Ａおよび図８の両方の機構には、同一の参照番号が利用される。さらに、図８に図示されるように、ＣＣトレンチ２１０および２１２は、高濃度ドープのｎ＋基板２０１にではなく、むしろｎ型エピタキシャル層２０５内のｎドリフト領域内に延在する。
【００６７】
また、図８に図示されるように、ＣＧトレンチの底部の第１の誘電体材料層８１０は、ＣＧトレンチの側面に形成される第１の誘電体材料より厚い。層８１０の誘電体（例えば、酸化物）の厚さの増加により、他の装置と比較して、ゲート−ドレイン静電容量Ｃgdが低下する。例えば、第１の誘電体材料の層８１０は、０．０５μｍ〜０．５μｍの厚さを有し得る。さらに、第１の誘電体材料の層８１５は、ＣＣトレンチ２１０および２１２の頂部上に形成される。第１の誘電体材料の層８２０の別の部分は、トレンチＣＧ２２０の頂部上に形成される。いくつかの実施形態では、第１の誘電体材料の層８１５および８２０は、ＣＣトレンチ２１０および２１２に形成される第１の誘電体材料２１４より厚い。例えば、第１の誘電体材料の層８１５および８２０は、０．０５μｍ〜０．５μｍの厚さを有し得る。
【００６８】
図９は、本発明の実施形態による、段付きゲート酸化物制御ゲートと、ｎエピタキシャル層の厚さより浅い電荷制御トレンチと、を有する、トレンチＭＯＳトランジスタの簡略図である。図９に図示される実施形態は、図１Ｂに図示される装置と類似する構造を利用する。したがって、図１Ｂおよび図９の両方の機構には、同一の参照番号が利用される。さらに、図９に図示されるように、ＣＣトレンチ１１０および１１２は、高濃度ドープのｎ＋基板１０１にではなく、むしろｎ型エピタキシャル層１０５内のｎドリフト領域内に延在する。
【００６９】
さらに、図９に図示される実施形態は、典型的には酸化物層である、段付きゲート絶縁体９１０を含む。段付きゲート絶縁体９１０の下部は誘電体層９１４を含み、これは、ＣＧトレンチ１７０の、ｎ型エピタキシャル層１０５とｐボディ９２０との間の界面の上側の部分に提供される誘電体層９１６より厚い。図９では、該界面の位置にゲート誘電体内
の段が図示されるが、これは、本発明では必須ではない。ＣＧトレンチ９１０の下部の誘電体の厚さの増加により、他の装置と比較して、ゲート−ドレイン静電容量Ｃgdが低下する。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【００７０】
図１０は、本発明の実施形態による、均一酸化物制御ゲートと、実質的に同一の深さを有するＣＣトレンチと、を有する、トレンチＭＯＳトランジスタの簡略図である。図１０に図示される実施形態は、図１Ｂに図示される装置と類似する構造を利用する。したがって、図１Ｂおよび図１０の両方の機構には、同一の参照番号が利用される。さらに、図１０に図示されるように、ＣＣトレンチ１１０および１１２は、高濃度ドープのｎ＋基板１０１にではなく、むしろｎエピタキシャル層１０５内のｎドリフト領域内に延在する。
【００７１】
図１０にも図示されるように、トレンチＣＧ１７０のトレンチは、ＣＣトレンチ１１０および１１２がｎエピタキシャル層１０５内のｎドリフト領域内に延在するのと実質的に同一の距離で、ｎ型エピタキシャル層１０５内に延在する。図１０のトレンチの延在の深さは、同一であるように図示されるが、これは、本発明の実施形態では必須ではない。他の実施形態では、トレンチの延在の深さは、例えば、約１０％以内と類似しており、図１０に図示される実施形態に関連する利益を提供する。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【００７２】
図１１は、本発明の実施形態による、底部の厚い酸化物制御ゲートと、同一の深さを有するＣＣトレンチと、を有する、トレンチＭＯＳトランジスタの簡略図である。図８に図示される実施形態は、図２Ａに図示される装置と類似する構造を利用する。したがって、図２Ａおよび図８の両方の機構には、同一の参照番号が利用される。さらに、図８に図示されるように、ＣＣトレンチ２１０および２１２は、高濃度ドープのｎ＋基板２０１にではなく、むしろｎ型エピタキシャル層２０５内のｎドリフト領域内に延在する。また、図１１に図示されるように、ＣＧトレンチの底部における第１の誘電体材料層１１１０は、ＣＣトレンチ２１０および２１２に形成される第１の誘電体材料２１４より厚い。例えば、第１の誘電体材料の層１１１０は、０．５μｍ〜５０μｍの厚さを有し得る。
【００７３】
図１１を参照すると、トレンチＣＧ２２０のトレンチは、ＣＣトレンチ２１０および２１２がｎエピタキシャル層２０５内のｎドリフト領域内に延在するのと同一の距離で、ｎエピタキシャル層２０５内に延在する。図１１のトレンチの延在の深さは、同一であるように図示されるが、これは、本発明の実施形態では必須ではない。他の実施形態では、トレンチの延在の深さは、類似しており、図１１に図示される実施形態に関連する利益を提供する。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【００７４】
図１２Ａは、本発明の実施形態による、パワーＭＯＳＦＥＴ構造体の簡略上面図である。図１２Ｂおよび１２Ｃは、それぞれ、図１２Ａの線ＡＡ´およびＢＢ´に沿った簡略断面図である。図１２Ｂを参照すると、ＣＣトレンチ１１０および１１２ならびにトレンチＣＧ１７０に関して、ｐボディ９２０およびｎ＋接触領域１２１０が図示される。図１２Ｃに図示される断面では、ｐ＋接触領域１２２０は、ＣＣトレンチ１１０および１１２ならびにトレンチＣＧ１７０に対して図示される。
【００７５】
図１３は、本発明の実施形態による、制御ゲートトレンチと、電荷制御トレンチと、を有する、準縦形パワーＭＯＳＦＥＴの単一のセルの簡略図である。図１３に図示されるように、本発明の実施形態によって提供されるパワーＭＯＳＦＥＴ構造体は、準縦形構成に実現することができる。オン状態では、電子電流は、ソースから、チャネル、およびＮドリフト領域１３０７、ｎ埋め込み層１３０５、およびｎ＋領域１３０６（シンカー領域とも称される）を通って、装置の表面のドレイン接点に流れる。別の実施形態では、ｎ＋領域１３０６は、ドープポリシリコンまたはタングステン等の導電性材料で充填されたトレ
ンチで置き換えられる。明確化のため、単一のセルのみが図１３に示されるが、複数の並列セルを有する他の構造体も実現することができる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。終端処理するために、深いｐウェルまたはｐガードリングおよび電界めっきが使用される。
【００７６】
図１３に図示される準縦形パワーＭＯＳＦＥＴでは、ｐ型基板１３０１が利用され、ＣＣトレンチ１３１０および１３１２は、誘電体層１３１４と、化合物材料１３１６と、を含む。トレンチＣＧ１３２０は、ポリシリコン１３２４と、トレンチの底部に誘電体の、より厚い層１３２２と、を含む。
【００７７】
図１４Ａは、本発明の実施形態による、電荷制御トレンチおよび底部の厚い酸化物制御ゲートトレンチならびに第１の誘電体材料で充填された終端トレンチを有する、準縦形パワーＭＯＳＦＥＴ構成の簡略図である。終端トレンチは、電荷制御トレンチと同一または異なる幅および深さであり得る。終端トレンチ１４０５および１４０７は、酸化シリコン（例えば、ＳｉＯ2）等の誘電体材料で充填される。
【００７８】
図１４Ｂは、本発明の実施形態による、底部の厚い酸化物制御ゲートと、電荷制御トレンチと、第１の誘電体材料で充填され、同一の深さを有する、終端トレンチと、を有する、準縦形パワーＭＯＳＦＥＴ構成の簡略図である。図１４Ｂに図示されるように、トレンチＣＧの底部誘電体１４１０は、図１４Ａに図示される実施形態より厚い。したがって、ＣＣトレンチ、トレンチＣＧ、および終端トレンチの深さは、本実施形態では同一である。図１４Ａおよび１４Ｂでは、明確化のため、単一のセルのみが示されるが、複数のセルを有する他の構造体も実現することができる。
【００７９】
図１５Ａは、本発明の実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。図１５Ａ〜図１５Ｄに示される構造体は、平面ＣＧ１５０２と、ソース側からドレインに向かって横方向に延在するＣＣトレンチ１５０５と、を有する。図１５Ａ〜図１５Ｄに図示される平面ゲートは、本発明の実施形態では必須ではないが、ＣＣトレンチ１５０５の一部の上を横方向に延在する。トレンチ底部およびソースならびにドレインに面する側壁での第１の誘電体層の厚さは、異なってもよい。図１５Ｂは、図１５Ａの線ＡＡ´に沿った簡略断面図である。図１５Ｃは、図１５Ａの線ＢＢ´に沿った簡略断面図である。図１５Ｄは、図１５Ａの線ＣＣ´に沿った簡略断面図である。
【００８０】
一実施形態では、ＣＣトレンチ内の単一の誘電体層内の電荷は、ＣＣトレンチ間のメサ内に位置するＮドリフト領域内への実効ドーピング電荷と同等である。別の実施形態では、ＣＣトレンチ内の単一の誘電体層内の電荷の大きさは、ＣＣトレンチ間のメサ内のＮドリフト領域内の実効ドーピング濃度による電荷の０．５〜２倍の範囲である。別の実施形態では、シリコン−誘電体界面に沿った誘電体電荷密度（Ｑf／ｑ）は、５×１０12ｃｍ-2〜５×１０12ｃｍ-2の範囲であり、式中、ｑは、電子電荷である。
【００８１】
図１５Ｃに図示されるように、一断面では、誘電体材料１５１０は、ＣＣトレンチの底部に並ぶ。次いで、化合物材料１５２０が、誘電体材料１５１０上に形成される。図１５Ｄを参照すると、ＣＣトレンチを通る別の断面では、第１の誘電体材料と同一であり得る第２の誘電体層１５３０は、化合物材料１５２０の内側に形成され、これによって、ＣＣトレンチを充填する。
【００８２】
図１５Ａ〜図１５Ｄは、ｐ型基板上に製作されたｎチャネル装置を図示するが、これは、本発明の実施形態では必須ではない。他の実施形態では、ｐチャネル装置は、拡散領域および他の装置活性領域の適切なドーピングを用いて、ｎ型基板上に製作される。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【００８３】
図１６は、本発明の実施形態による、誘電体層充填電荷制御トレンチ内に位置する正電荷を有する、ｎチャネルトレンチＭＯＳトランジスタの簡略図である。高濃度ドープのｎ＋基板１６０１およびｐ型エピタキシャル層１６０５上に製作されたトランジスタは、同一のトレンチ内に構築された制御ゲート（ＣＧ）と、電荷制御（ＣＣ）と、を含む。２つのこのようなトレンチ１６１０および１６１２が図示される。トレンチ１６１０および１６１２の底部は、ｎ＋基板１６０１内に延在する。
【００８４】
正電荷は、ＣＧの下のトレンチ１６１０および１６１２内に存在する誘電体層内に位置する。オン状態では、電子電流は、ソースから、チャネルおよび正電荷によって生じる電子反転層を通って、Ｎ＋基板１６０１に流れる。電流の流れを連続的にするために、電子反転層がＣＧに重なり、ｎドリフト領域の均等物を形成することに留意されたい。
【００８５】
本発明の実施形態によれば、トレンチ誘電体内の固定電荷の存在は、ゼロバイアスで、ドリフト領域内の担体の本質的空乏をもたらす。様々な本発明の実施形態によって図示されるように、トレンチとドリフト領域との間の誘電体界面に存在する固定電荷は、ドリフト空乏領域内の電荷を平衡化する。別の実施形態では、正電荷ＱfはＣＧの下のｐ領域が、降伏電圧で完全に空乏となるような、正電荷である。一般に、誘電体層内の正電荷は、セシウム、カリウム、または他の好適な原子によって提供される。図１６に図示される構造体を製作する方法が、図３９と関連して説明される。
【００８６】
図１７Ａは、本発明の実施形態による、正電荷含有誘電体層充填電荷制御トレンチと、ｐボディ領域と、を含む、ｎチャネルトレンチＭＯＳトランジスタの簡略図である。ＭＯＳＦＥＴの閾電圧を調節し、パンチスルー電圧を改善するために、追加のｐボディ層１７１０が使用される。
【００８７】
図１７Ｂは、本発明の実施形態による、正電荷誘電体層充填電荷制御トレンチを有する、組み合わせられた超接合トレンチＭＯＳトランジスタの簡略図である。従来のＳＪ装置とは異なり、空乏化されたＰピラー層の負電荷は、Ｎピラーの正電荷によって部分的にのみ補償される。つまり、負のＰピラー空乏電荷は、正の固定電荷およびＮピラー空乏電荷の両方によって平衡化される。これは、電荷の平衡化のより優れた制御および改善された担体移動度を提供することができる。
【００８８】
原理上、超接合トレンチＭＯＳトランジスタは、負電荷誘電体層充填電荷制御トレンチを利用することができることに留意されたい。これらの代替的な設計では、ＰＭＯＳトランジスタを製作することができる。また、図１７Ｂに図示される実施形態は、Ｎ＋基板内に延在するトレンチを利用するが、これは、本発明の実施形態では必須ではないことに留意されたい。
【００８９】
図４３Ａは、本発明の実施形態による、平面ｎチャネルＤＭＯＳトランジスタ４３００の簡略図である。図４３Ａは、ｎチャネルＤＭＯＳトランジスタを図示するが、本発明の実施形態は、ｐチャネルＭＯＳＦＥＴ、ＩＧＢＴ等を含む、他のＭＯＳＦＥＴ設計に適用することができる。図４３Ａに図示される実施形態では、ｎチャネルＭＯＳＦＥＴ４３００の基本セルは、高濃度ドープのｎ＋基板４３０１全面に成長したｐ型エピタキシャル層４３０５上に図示される。図４３Ａに図示されるように、装置は、平面制御ゲート４３２０と、正電荷を有する深い電荷制御トレンチ４３１０と、を有する。本実施形態では、電荷制御（ＣＣ）トレンチ４３１０は、装置の表面から高濃度ドープのｎ＋基板４３０１内に延在する。一実施形態では、ｐ型エピタキシャル層４３０５内に形成されたｐドリフト領域は、均一にドープされる。別の実施形態では、ｐ型エピタキシャル層４３０５内のｐドリフト領域は、不均一にドープされる。例えば、ドーピングプロファイルは、装置パラ
メータにより、基板でより高いドーピングを有し、表面に向かって減少するように、またはその逆に、勾配をつけることができる。別の実施形態では、ｐ型エピタキシャル層を、高濃度ドープのｎ＋基板の上に成長した、ｎ型エピタキシャル層の上に成長させる。さらに別の実施形態では、ｐボディ領域およびチャネルは、ＣＣトレンチに延在する。さらに、装置耐久性を改善するために、接点の下の領域内に、Ｐボディより深いＰ＋領域を含むことができる。
【００９０】
正電荷は、トレンチ４３１０内に存在する誘電体層内に位置する。オン状態では、電子電流は、ソースから、表面チャネルおよびＣＣトレンチに沿った正電荷によって生じる電子反転層を通って、Ｎ＋基板１６０１に流れる。図４３Ａに図示される装置は、２つのＣＣトレンチのみを利用するが、本発明の実施形態は、１つまたは２つのＣＣトレンチに限定されず、２つを超える多数のＣＣトレンチを利用することができる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【００９１】
図４３Ａを参照すると、ＣＣトレンチ４３１０の頂部は、層４２２０として図示される、第１の誘電体材料の層およびポリシリコン平面ゲート材料で被覆される。さらに、平面ゲート４３２０は、図４３Ａに図示される実施形態では、第１の誘電体材料を使用して絶縁される。典型的にドープポリシリコンである、ゲート導電性材料の層４３２２が、図４３Ａに図示される。
【００９２】
図４３Ａに図示されるように、拡散されたボディおよびソース領域が、装置内に提供される。これらのｎ＋、ｐ＋、およびｐ型層は、注入、拡散、アニール等の従来の製作工程を使用して形成される。これらの層の製作は、本明細書の全体を通じて、さらに詳細に記載される。
【００９３】
本発明の実施形態によれば、トレンチ誘電体内の固定電荷の存在は、ドリフト領域内に担体の「組み込まれた」空乏をもたらす。様々な本発明の実施形態によって図示されるように、トレンチとドリフト領域との間の誘電体界面の付近に存在する固定電荷は、ドリフト領域内に存在する電荷を平衡化する。別の実施形態では、正電荷Ｑfは降伏電圧で、ＣＧの下のｐ領域が完全に空乏化されるような正電荷である。一般に、誘電体層内の正電荷は、セシウム、カリウム、または他の好適な原子によって提供される。
【００９４】
図４３Ａを参照すると、２つのＣＣトレンチ４３１０間の集積電荷を測定することができる。いくつかの実施形態では、表面と平行な線に沿った一組のトレンチ間で測定される、集積電荷密度（Ｑｐ／ｑ）は、約１×１０12ｃｍ-2〜約５×１０12ｃｍ-2の範囲でであり、式中、ｑは、電子電荷である。特定の実施形態では、一組のトレンチ４３１０間で測定される、集積電荷は、約２×１０12ｃｍ-2である。最高の性能を得るために、集積電荷は、好ましくは、ＣＣトレンチを介して提供される固定電荷によって平衡化される。
【００９５】
当業者にとって明白であるように、本明細書に記載される他の実施形態も、一組のトレンチ間の集積電荷密度の計算に好適である。明確化のため、集積電荷密度の記載は、本明細書に図示される、それぞれおよび全ての図に関して記載されないが、集積電荷の計算は、本明細書に記載される複数の実施形態に適用することができる。いくつかの用途では、パワートランジスタ装置内に複数のトレンチが利用されるため、集積電荷密度は、一組以上の隣接するトレンチ間で測定することができる。集積電荷が、好ましく、ＣＣトレンチを介して提供される固定電荷によって平衡化される場合、ソース端子とドレイン端子との間の降伏電圧は、隣接するトレンチ４３１０の分離とは無関係である。さらに、降伏電圧は、トレンチ４３１０の幅とは無関係である。
【００９６】
図４３Ｂは、本発明の実施形態による空隙を含む、平面ｎチャネルＤＭＯＳトランジス
タ４３５０の簡略図である。前述されるように、空隙４３５２は、意図的に、または装置製作中に利用される蒸着工程の副生物として、誘電体形成工程中に高アスペクト比トレンチ内に形成され得る。空隙の深さおよび幅は、装置製作中に利用される特定の工程フローに依存する。単一の空隙が図４３Ｂに図示されるが、他の実施形態では、複数の空隙が利用され得るように、これは、本発明の実施形態では必須ではない。さらに、空隙４３５２は、ＣＣトレンチ内に提供される誘電体層によって完全に封入されるように図示されるが、これは、本発明の実施形態では必須ではない。
【００９７】
図４３Ｂを参照すると、ゲート材料導電性材料４３２２は、ＣＣトレンチ４３１０内に延在するノッチを含む。ノッチは、ＣＣトレンチ内に図示される空隙４３５２の結果として、誘電体充填物の表面形状の変形から生じる。したがって、幅および深さを含むノッチの寸法は、空隙および周囲の誘電体材料の特性に依存する。
【００９８】
図４３Ｃは、本発明の実施形態による、深いｐ領域を含む、平面ｎチャネルＤＭＯＳトランジスタ４３６０の簡略図である。図４３Ｃに図示されるように、深いｐ領域は、本明細書により詳細に記載されるように、電圧固定および装置耐久性を改善する。本発明の実施形態では必須ではないが、深いｐ領域は、図示される実施形態内のｐボディの下に延在する。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。また、図４３Ｃに図示される装置は、ＣＣトレンチ内に形成された空隙４３６２を含む。さらに、ノッチは、前述されるように、ゲート導電性材料４３２２内に形成される。
【００９９】
図４３Ｄは、本発明の実施形態による、基板に隣接するｎ型層４３０３を含む、平面ｎチャネルＤＭＯＳトランジスタ４３７０の簡略図である。エピタキシャルに成長した基板の一部として製作され得るｎ型層４３０３は、減少したトレンチ深さを提供する。ｎ型層の使用は、本明細書の全体を通じて、より詳細に記載される。また、図４３Ｄに図示される装置は、ＣＣトレンチ内に形成された空隙４３７２を含む。さらに、ノッチは、前述されるように、ゲート導電性材料４３２２内に形成される。
【０１００】
図１８Ａは、本発明の実施形態による、図１７Ａに図示されるようなトランジスタのトレンチの上に誘電体層を有するトレンチＭＯＳトランジスタの簡略図である。トレンチ頂部を被覆するために、第１の誘電体材料から形成されたより厚い層１８１０が、ゲートポリシリコン材料の上に提供される。本発明では必須ではないが、いくつかの実施形態では、第１の誘電体材料は、酸化シリコン材料（例えば、ＳｉＯ2）である。
【０１０１】
図１８Ｂは、本発明の実施形態による、トレンチ内に追加の誘電体層を有する、図１８Ａに図示されるようなトレンチＭＯＳトランジスタの簡略図である。窒化シリコンまたは他の好適な誘電体材料であり得る追加の誘電体層１８２０は、トレンチ１６１０および１６１２内に形成され、トレンチの底部付近から制御ゲート材料の底部に延在する。図１８Ｂに図示される実施形態を利用し、酸化物層は、トレンチの底部に加えて、トレンチの壁にも隣接する。この酸化物層の内側に、窒化シリコン（Ｓｉ3Ｎ4）等の第２の誘電体層が酸化物層に隣接して提供される。第２の誘電体層は、装置製作中に、固定電荷を生成するために、またはｐ領域を空乏化するために使用される電荷が、酸化物−シリコン表面付近に維持されるようにするのを確実にするためのキャップ層として、使用される。第２の誘電体層の厚さは、図１８Ｂに図示されるように、トレンチを完全に充填せず、別の誘電体層（例えば酸化物層）のための空間を残すように、選択される。したがって、本発明の実施形態は、多層誘電体層を提供し、非ドープの絶縁層に加えて、固定電荷に支持体を提供する。
【０１０２】
図１８Ｃは、本発明の実施形態による、トレンチ内で、制御ゲート材料と隣接する、追加の誘電体層を有する、図１８Ａに図示されるようなトレンチＭＯＳトランジスタの簡略
図である。トレンチの上部内に第２の誘電体層を形成することによって、制御ゲート材料の周囲に追加の絶縁材料が形成される。図１８Ｃに図示されるように、第２の誘電体層、例えば、窒化シリコンの頂部は、制御ゲート材料の頂部と平行である。しかしながら、この特定の形状は、本発明の実施形態では必須ではない。他の設計では、第２の追加の誘電体材料の厚さおよび被覆率は、特定の用途に適した絶縁特性を提供するように選択される。本明細書に記載される様々な設計では、複数の誘電体層が、特定の用途に適切な単一の誘電体層に代用され得ることが理解されるであろう。したがって、図１８Ｂおよび１８Ｃに図示される実施形態は、誘電体材料（例えば、酸化物）の単一の層が複数の層（例えば、酸化物／シリコン−窒化物／酸化物層）によって置き換えられる、様々な設計の例示的なものである。
【０１０３】
図１９は、本発明の実施形態による、ｐ型エピタキシャル層１６０５内に存在するｐ領域とｎ＋基板１６０１との間にｎドリフト領域１９１０を有する、図１７Ａに図示されるようなトレンチＭＯＳトランジスタの簡略図である。図２０は、ｎドリフト領域１９１０内に延在し、ｎ＋基板１６０１内に延在しない、トレンチ深さを有する、図１９に図示されるようなトレンチＭＯＳトランジスタの簡略図である。
【０１０４】
図２１Ａは、本発明の実施形態による、段付きゲート酸化物を有する、図１８に図示されるようなトレンチＭＯＳトランジスタの簡略図である。明確化のため、単一のトレンチのみが図２１Ａに図示される。トレンチ１６１０は、トレンチの下部により厚い層２１１０を有し、トレンチの上部により薄い層２１２０を有する、段付きゲート酸化物層を有する。図２１Ａでは、ｐ型エピタキシャル層１６０５とｐボディ層１７１０との間の界面に、ゲート誘電体内の段差が図示されるが、これは、本発明では必須ではない。図２０では、図１９のように、トレンチ深さは、ｎドリフト領域１９１０内に延在し、ｎ＋基板１６０１内に延在しない。
【０１０５】
図２１Ｂは、本発明の実施形態による、段付きゲート酸化物を有する、図２０に図示されるようなトレンチＭＯＳトランジスタの簡略図である。図２０に関して記載されるように、トレンチ深さは、ｎドリフト領域１９１０内に延在し、ｎ＋基板１６０１内に延在しない。図２１Ａおよび２１Ｂに図示される実施形態では、段付きゲート酸化物厚さは、ゲート−ドレイン静電容量Ｃgdの減少をもたらす。
【０１０６】
図２２Ａは、本発明の実施形態による、装置終端処理のための誘電体充填トレンチを有する、図２０に図示されるようなトレンチＭＯＳトランジスタの簡略図である。図２２Ａに図示される１つ以上のトレンチ２２１０は、酸化シリコン等の誘電体材料で充填されても良く、装置を終端処理するために使用される。終端トレンチは、電荷制御トレンチと同一または異なる幅および深さであり得る。
【０１０７】
図２２Ｂは、本発明の実施形態による、装置終端処理のための誘電体充填トレンチと、ボディ−ソース短絡と、を有する、図２０に図示されるようなトレンチＭＯＳトランジスタの簡略図である。図２２Ｂに図示されるように、ｎ＋領域２２１５は、トレンチに隣接し、ｐ＋拡散領域に短絡される。ボディとソースの短絡は、装置終端処理を改善する。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１０８】
図２３Ａは、本発明の実施形態による、ｎ＋領域およびｐ＋領域の代替的な配置を有する、図１８に図示されるようなパワーＭＯＳＦＥＴ構造体の簡略上面図である。図２３Ｂおよび２３Ｃは、それぞれ、図２３Ａの線ＡＡ´およびＢＢ´に沿った簡略断面図である。図示される実施形態では、ｐ＋およびｎ＋の接触領域への配置が提供されているが、これは本発明では必須ではない。
【０１０９】
図２４は、本発明の実施形態による、従来の終端構造体を有する、準縦型パワーＭＯＳＦＥＴ構成の簡略図である。図２４に図示されるように、準縦形パワーＭＯＳＦＥＴは、ｐ型基板２４０１上に製作され、ｎ型埋め込み層２４０３を含む。ｐ型エピタキシャル層２４０５は、ｎ型埋め込み層２４０３上に形成される。図２４に図示される装置は、図１８に図示される装置といくつかの類似点を共有する。
【０１１０】
オン状態では、電子電流は、ソースから、チャネル、トレンチの電荷制御領域内に存在する正電荷によって生じる電子反転層からｎ型埋め込み層２４０３、およびｎ＋領域を通って、装置の表面のドレイン接点に流れる。図２４に図示される実施形態では、従来の終端が使用され、簡易化のために、２つのトレンチ２４１０および２４１２のみが示される。また、複数の並列セルを有する他の構造体も実現することができる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。ドレインが、隣接する制御ゲート領域にパンチスルーするのを防ぐために、Ｐガードリング２４２０が提供される。
【０１１１】
図２５は、本発明の実施形態による、終端処理のために誘電体材料充填トレンチを使用する、準縦形パワーＭＯＳＦＥＴ構成の簡略図である。図２５を参照すると、準縦形パワーＭＯＳＦＥＴを終端処理するために使用される、深いトレンチ２５１０および２５２０は、酸化シリコン等の第１の誘電体材料で充填される。複数のセルを有する他の構造体、および／または誘電体材料で充填された複数のトレンチを使用する終端は、本発明の他の実施形態内に含まれる。終端トレンチは、電荷制御トレンチと同一または異なる幅および深さであり得る。
【０１１２】
図２６Ａは、本発明の代替的な実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。図２６Ｂ〜図２６Ｄは、本発明のいくつかの異なる実施形態の、図２６Ａの線ＡＡ´に沿った簡略断面図である。図２６Ｅは、図２６Ａの線ＢＢ´に沿った簡略断面図である。
【０１１３】
図２６Ａを参照すると、横型パワーＭＯＳＦＥＴ構造体は、トレンチ内の酸化物（例えば、ＳｉＯ2）が、その中に含まれる正電荷を有するように、第１の誘電体材料で充填されたＣＣトレンチ２６０５を含む。ＣＣトレンチ２６０５は、ソース側（図２６Ａの下部）からドレイン（図２６Ａの上部）に向かって横方向に延在する。様々な異なる実施形態に図示されるように、ＣＣトレンチの底部、ソース、およびドレイン側壁での第１の誘電体層の厚さは、ｐドリフト領域およびｎドリフト領域と面する側壁と異なってよい。さらに、メサ領域への様々なドーピングの代替手段が提供される。さらに、図２６Ａに示されるＣＣトレンチは、誘電体材料で充填されるが、他の実施形態は、例えば、酸化シリコン／窒化シリコン／シリコンニ酸化物等、２つ以上の誘電体層を含む誘電体材料を含む。例えば、図１８Ｂは、縦形装置に関するが、トレンチ内の複数の誘電体層の使用を図示する。また、このような設計は、図２６Ａに図示される構造体にも適用することができる。
【０１１４】
構造体全体は、図２６Ａ〜図２６Ｄに示されるように、誘電体層２６０７で被覆される。この層は、半導体装置を不動態化するために使用される。ｐ型ドリフト領域２６０８は、ドレインとボディとの間に配置され、ＣＣトレンチ内の正電荷は、ＣＣトレンチと半導体材料との界面に反転層を生じる。通常の動作では、電子は、ｎ＋ソースからチャネルを通って、ＣＣトレンチの壁および底部に沿って、ｎ＋ドレインに移動する。この必然的帰結は、ゲートが、電流の連続性を維持するために、ＣＣトレンチに重ならなければならないということである。別の実施形態（図示せず）では、図２６Ａ〜図２６Ｅに示されるものと類似する特徴を共有する装置は、メサ領域表面を被覆する誘電体層内に、追加の正電荷を有する。これは、ｐ型ドリフト領域の上部表面上に沿った追加の伝導チャネルを追加する。
【０１１５】
図２６Ｃに示されるように、一実施形態によって提供される一構造体は、追加のｎ表面層２６１０を有し、別の実施形態によって提供される他の構造体は、図２６Ｄに示されるように、ｎ埋め込み層２６２０を有する。ｎ表面層２６１０およびｎ埋め込み層２６２０は、装置のＲspを低下させるために追加される。ｎ表面またはｎ埋め込み層は、ｐボディおよびｐ型領域によって、降伏電圧で完全に空乏化される。
【０１１６】
図２６Ｆは、トレンチ制御ゲートＣＧを有することを除き、図２６Ｂのものと類似する、横型パワーＭＯＳＦＥＴの簡略図である。本構造体内の電子電流の流れは、ｎ＋ソースから開始し、チャネルで縦に沿って、ＣＣトレンチの壁、底部、および頂部で横に沿って、ｎ＋ドレインに流れる。ＣＣトレンチは、電子電流の連続性が維持されるように、トレンチゲートに密接に近接して延在する。代替的な実施形態では、電子電流の流れがｎ型ドリフト領域内であるため、領域２６０８は、ＣＣトレンチ内に負電荷を有するｎ型であり、ＣＣトレンチは、ＣＧに完全に延在する必要がない。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１１７】
図２６Ｇは、トレンチＣＧを有することを除き、図２６Ｃのものと類似する、横型パワーＭＯＳＦＥＴの簡略図である。本構造体内での電子電流の流れは、ｎ＋ソースから開始し、チャネルで縦に沿って、ＣＣトレンチの壁で横に沿って、ｎ＋ドレインに流れる。ＣＣトレンチは、電子電流の連続性が維持されるように、トレンチゲートに密接に近接して延在する。代替的な実施形態では、電子電流の流れがｎ型ドリフト領域内であるため、領域２６０８は、ＣＣトレンチ内に負電荷を有するｎ型であり、ＣＣトレンチは、ＣＧに完全に延在する必要がない。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１１８】
図２６Ｈは、本発明の代替的な実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。本実施形態のＣＣトレンチは、ＣＣトレンチが、ソース端部でより広く、ドレイン端部でより狭い、テーパー状である。これは、電荷平衡を変化させ、これによって逆バイアス下のソースとドレインとの間の電界を変化させる。本効果は、当業者によって理解されるように、装置特性をさらに最適化するため、および基板の空乏電荷をもたらすために使用することができる。
【０１１９】
図２６Ｉは、本発明の別の代替的な実施形態による、横型パワーＭＯＳＦＥＴ構造体の簡略上面図である。ゲート導電性材料、例えば、ポリシリコンは、セル間に接続されることに留意されたい。構造体は、図２６Ａ〜図２６Ｅに示されるように、ＣＧが、表面ではなく、むしろＣＣトレンチ内に形成されるという点において、２６Ａとは異なる。図１７および図２６Ｉを参照すると、構造体内の類似点に気付くことができる。本効果は、当業者によって理解されるように、装置特性をさらに最適化するために使用することができる。
【０１２０】
図２６Ｊは、図２６Ｉの線ＡＡ´に沿った簡略断面図である。図２６Ｋは、図２６Ｉの線ＢＢ´に沿った簡略断面図である。図２６Ｋに図示されるように、ＣＧおよびＣＣトレンチは、本横型設計では、同一のトレンチ内に集積される。当業者にとって明白であるように、ＣＧ領域は、一般的に、ポリシリコン、金属、または他の層（図示せず）を使用して、電気的接続性を有して提供されることに留意されたい。
【０１２１】
本発明のいくつかの実施形態は、ｎチャネルＭＯＳＦＥＴに関して記載されてきたが、本発明の他の実施形態は、ｐチャネルＭＯＳＦＥＴである。図２７Ａは、本発明の実施形態による、制御ゲートトレンチと、誘電体層充填電荷制御トレンチと、を有する、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。ｐチャネルトランジスタは、上にｐ型エピタキシャル層２７０５が蒸着される、ｐ＋基板上に製作される。ｎボディ層２７０７
は、ｐ型エピタキシャル層２７０５内に延在する。２つのＣＣトレンチ２７１０および２７１２は、装置の表面から、ｎボディ層２７０７およびｐ型エピタキシャル層２７０５を通って、ｐ＋基板２７０１内に延在する。ＣＣトレンチ２７１０および２７１２は、固定（例えば、正の）電荷を含む、二酸化シリコン等の誘電体材料２７１４で充填される。トレンチＣＧ２７２０は、ｎ型層２７０７を通ってｐ型エピタキシャル層２７０５内に延在する。
【０１２２】
図２７Ｂは、本発明の実施形態による、共通な制御ゲートと、電荷制御トレンチと、を有する、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。図２７Ｂに図示される実施形態では、ゲートは、ｐドリフト領域の上方に重なり、および／または誘電体層内の電荷は、電流がチャネルからｐドリフト領域に流れるために十分な距離だけ、ＣＧの下方に位置する。図１６に図示されるトレンチと類似する方法で、トランジスタは、同一のトレンチ（トレンチ２７１０、２７１２、および２７１３）内に構築されたＣＧ２７３０と、ＣＣ（正電荷を有する誘電体２７１４）と、を含む。
【０１２３】
図２８は、本発明の実施形態による、深いｎ＋領域を有する、図２７Ａに図示されるようなｐチャネルトレンチＭＯＳトランジスタの簡略図である。図２８に図示されるように、ＣＣトレンチ２７１０および２７１２は、ｎボディ領域２７０７より深いｎ＋領域２７４０間に配置される。本設計は、降伏電圧を、ｎボディ２７０７からｐ＋基板２７０１への降伏電圧より低い、所定の値に固定するために使用される。本実施形態では、ＣＣトレンチ２７１０および２７１２は、装置の表面からｐ＋基板２７０１内に延在する。代替的な実施形態（図示せず）では、本実施形態の変形物は、トレンチＣＧ２７２０より深いｎ＋領域を利用する。
【０１２４】
図２９Ａは、本発明の実施形態による、誘電体層で被覆された電荷制御トレンチを有する、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。図２９Ａに図示される実施形態は、図２８に図示される装置と類似する構造を利用する。さらに、図２９Ａに図示されるように、第１の誘電体材料の層２９１０は、ＣＣトレンチ２７１０および２７１２の頂部上に形成される。いくつかの実施形態では、第１の誘電体材料の層２７１０は、０．０５μｍ〜０．７μｍの厚さを有し得る。
【０１２５】
図２９Ｂは、本発明の実施形態による、誘電体層で被覆された制御ゲートおよび電荷制御トレンチの両方を有する、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。第１の誘電体材料の層の別の部分２９２０は、トレンチＣＧ２７２０の頂部上に形成される。いくつかの実施形態では、第１の誘電体材料の層２９２０は、０．０５μｍ〜０．７μｍの厚さを有し得る。
【０１２６】
図３０は、本発明の実施形態による、制御ゲートトレンチ内に底部の厚い酸化物を有する、図２７Ａに図示されるようなｐチャネルトレンチＭＯＳトランジスタの簡略図である。図３０に図示されるように、ＣＧトレンチの底部の第１の誘電体材料層３０１０は、ＣＧトレンチ２７２０の側面に形成される第１の誘電体材料３０２０より厚い。誘電体（例えば、酸化物）の層３０１０の厚さの増加により、他の装置と比較して、ゲート−ドレイン静電容量Ｃgdが低下する。例えば、第１の誘電体材料の層３０１０は、０．１μｍ〜１．０μｍの範囲の厚さを有し得る。図３１に図示されるように、別の実施形態は、ｐドリフト領域２７０５内にのみ延在する電荷制御トレンチを有する、ｐチャネルトレンチＭＯＳトランジスタである。
【０１２７】
図３２は、本発明の実施形態による、段付きゲート酸化物を有する制御ゲートトレンチを有する、図３１に図示されるようなｐチャネルトレンチＭＯＳトランジスタの簡略図である。図３３Ａは、本発明の実施形態による、制御ゲートトレンチと、電荷制御トレンチ
とが、同一のトレンチ深さを有する、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。図３３Ｂは、本発明の実施形態による、同一のトレンチ深さを有する制御ゲートトレンチおよび電荷制御トレンチと、厚い制御ゲート底部のゲート酸化物と、を有する、ｐチャネルトレンチＭＯＳトランジスタの簡略図である。
【０１２８】
本明細書に図示されるｐチャネルＭＯＳＦＥＴの様々な実施形態では、不均一にドープされたＰエピタキシャルドリフト領域を有することが可能である。例えば、ドーピング濃度は、装置パラメータにより、基板でより高いドーピングを有し、表面に向かって減少するように、またはその逆に、段階的にすることができる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１２９】
図３４Ａは、本発明の実施形態による、ｐチャネルパワーＭＯＳＦＥＴ構造体の簡略上面図である。図３４Ｂおよび３４Ｃは、それぞれ、図３４Ａの線ＡＡ´およびＢＢ´に沿った簡略断面図である。
【０１３０】
図３５は、本発明の実施形態による、制御ゲートトレントと、電荷制御トレンチと、を有する、準縦形ｐチャネルパワーＭＯＳＦＥＴ構成の単一のセルの簡略図である。図３５に図示されるように、本発明の実施形態によって提供されるパワーＭＯＳＦＥＴ構造体は、準縦型構成に実現することができる。オン状態では、正孔電流は、ソースから、チャネルおよびｐドリフト領域３５０７、ｐ埋め込み層３５０５およびｐ＋領域を通って、装置の表面のドレイン接点に流れる。明確化のため、単一のセルのみが図３５に示されるが、複数の並列セルを有する他の構造体も実現することができる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。終端処理するために、深いｎウェルまたはｎガードリングおよび電界めっきが使用される。
【０１３１】
図３５に図示される準縦形パワーＭＯＳＦＥＴでは、ｐ型基板３５０１が利用され、ＣＣトレンチ３５１０および３５１２は、正電荷を含む誘電体層を含む。トレンチＣＧ３５２０は、ポリシリコン３５２４と、制御ゲート（ＣＧ）トレンチの底部に誘電体のより厚い層３５２２と、を含む。
【０１３２】
図３６Ａは、本発明の実施形態による、誘電体材料で充填された終端トレンチと、底部の厚い酸化物を有する制御ゲートと、を有する、図３５に図示されるような準縦形ｐチャネルパワーＭＯＳＦＥＴの単一のセルの簡略図である。終端トレンチ３６０５および３６０７は、酸化シリコン等の誘電体材料で充填される。終端トレンチは、電荷制御トレンチと同一または異なる幅および深さであり得る。
【０１３３】
図３６Ｂは、本発明の実施形態による、誘電体材料で充填された終端トレンチを有し、全てのトレンチは、同一のトレンチ深さを有する、図３５に図示されるような準縦形ｐチャネルパワーＭＯＳＦＥＴの単一のセルの簡略図である。図３６Ｂに図示されるように、トレンチＣＧの底部３６１０は、図３６Ａに図示される実施形態より厚い。したがって、ＣＣトレンチ、トレンチＣＧ、および終端トレンチの深さは、本実施形態では同一である。図３６Ａおよび３６Ｂでは、明確化のため、単一のセルのみが示されるが、複数のセルを有する他の構造体も実現することができる。
【０１３４】
図３７Ａは、本発明の実施形態による、誘電体層を有する電荷制御トレンチ内に固定（例えば、正の）電荷を有する、モノリシックに集積されたｎチャネルおよびｐチャネルパワートランジスタの簡略図である。図３７Ａに図示されるように、準縦形ｎチャネルおよびｐチャネルＭＯＳＦＥＴは、同一の基板内に集積される。他の実施形態は、先の実施形態に示されるような横型装置の使用を含み、本明細書の全体を通じて、さらなる詳細が記載される。
【０１３５】
図３７Ａに示される構造体において、ＣＣトレンチに加えて、ｐ型エピタキシャル層は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの間で同一である。これは、本発明の実施形態によって提供されるいくつかの利点のうちの１つであり、これにより、他の技術と比較して、大幅に製作を簡易化し、製造の複雑性を低減して、電荷平衡が達成される。他の実施形態では、モノリシックに集積されたｎチャネルおよびｐチャネルトランジスタは、ＭＯＳ、ＣＭＯＳ、バイポーラおよびＪＦＥＴトランジスタ、ダイオード、コンデンサ、インデューサ、抵抗、これらの組み合わせ等の他の能動および受動装置とともにモノリシックに集積される。さらに、本明細書に記載される実施形態の全ては、ストライプまたはセル構造配置で実現することができる。さらに、上記の実施形態の異なる組み合わせも実現され得、本発明の実施形態の範囲内に含まれることが理解されるであろう。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１３６】
図３７Ｂを参照すると、ＣＭＯＳ回路ブロックに隣接する、図３７Ａからの準縦形ＮＭＯＳおよびＰＭＯＳトランジスタを図示する、概略上面図が示される。ｐ型基板が使用されるため、他の電荷平衡方法と比較して、複雑さをより低減して、パワーＭＯＳＦＥＴを、ＣＭＯＳ、ＢＪＴ、ＪＦＥＴ、ダイオード、コンデンサ等の多数の他の装置構造体とともに集積することが可能である。
【０１３７】
一実施形態では、ＣＣトレンチ内の単一誘電体層内の電荷は、メサＣＣトレンチ間に位置するｐドリフト領域内の実効ドーピング電荷と同等である。他の実施形態では、ＣＣトレンチ内の単一誘電体層内の電荷の大きさは、メサＣＣトレンチ間におけるｐドリフト領域内の実効ドーピング濃度による電荷の０．５〜２倍の範囲である。さらに他の実施形態では、シリコン−誘電体界面に沿った単位面積当たりの誘電体電荷密度（イオン密度）（Ｑf／ｑ）は、１×１０12ｃｍ2〜５×１０12ｃｍ-2の範囲である。
【０１３８】
図３８Ａ〜図３８Ｍは、本発明の実施形態による、半導体装置を製作するための簡略化された工程フローを図示する。次の工程フローでは、負電荷を提供するために、酸化物材料と、化合物材料とで充填された、トレンチＣＧと、ＣＣトレンチとを有する、ｎチャネルトランジスタの作製方法が記載される。高濃度ドープのｎ＋基板３８０１が提供される。基板３８０１は、リン、アンチモン、ヒ素、または他の好適なｎ型ドーパントでドープされ得る。図３８Ａに図示されるように、ｎ型エピタキシャル層３８０５を、ｎ＋基板３８０１上に成長させる。次に、薄い酸化物層３８１０を、エピタキシャル層全面に成長させ、次いで薄い窒化シリコン層３８１２を、酸化物層上に蒸着させる。特定の実施形態では、酸化物層３８１０は、厚さが３０ｎｍであり、窒化シリコン層３８１２は、厚さが１００ｎｍである。
【０１３９】
酸化物層および窒化シリコン層は、図３８Ｂに示されるように、マスクされ、エッチングされる。本発明の実施形態は、フォトレジストマスクの使用に限定されないが、これは、いくつかの実施形態で使用される、可能なマスキング層の１つである。次いでＣＣトレンチ３８２０およびトレンチＣＧ３８２２は、予め製作された酸化物／窒化物多層マスクを使用して、図３８Ｃに示されるようにエッチングされる。エッチングステップの後、次いで薄い熱酸化物層（図示せず）を成長させる。例えば、薄い酸化物層は、厚さが３０ｎｍであり得る。ＣＣトレンチおよびトレンチＣＧの両方は、次いで、低温酸化物成長工程、ＴＥＯＳ工程、または他の好適な誘電体形成工程のいずれかを使用して形成された二酸化シリコン等の蒸着される誘電体材料３８２４で充填される。
【０１４０】
図３８Ｄは、装置の上面上に形成された酸化物の除去を図示する。装置の上面上の酸化物の除去は、エッチバック工程、ドライプラズマエッチング、ＣＭＰ工程、これらの組み合わせ等を使用して実施され得る。酸化物除去の後、窒化シリコン層３８１２が再び暴露
される。異なるＣＧおよびＣＣトレンチ深さを有する装置においては、ＣＣトレンチ内の酸化物は、次いでマスキング層（例えば、フォトレジストマスク）を使用してエッチングされる。一般的に、ＣＣトレンチのエッチングは、図３８Ｄに図示される構造体を生成するために、ドライプラズマエッチング技術を使用して実施される。
【０１４１】
図３８Ｅに示されるように、マスキング層（例えば、フォトレジスト）を除去し、薄い熱酸化物（図示せず）を成長させ、次いでＣＣトレンチを充填するために、酸化物等の別の誘電体層を蒸着させる。図３８Ｆに図示される構造体を形成するために、表面酸化物は、窒化シリコンのレベルまでエッチングされ、次いでトレンチＣＧ内の誘電体（例えば、酸化物）が、エッチング工程を用いて除去される。
【０１４２】
図３８Ｇに示されるように、熱ゲート酸化物３８２２を、トレンチＣＧ内および装置の上面上に成長させる。トレンチＣＧを形成するために、次いでポリシリコン３８３２が蒸着され、リンドーピング等のｎ型ドーピング工程を用いてドープされ、さらにプラズマドライエッチング等のエッチング工程を用いて、ＣＭＰ技術を用いて、これらの２つの組み合わせによって、または他の工程によって、ゲート酸化物のレベルまたはその下方までエッチバックされる。本製作段階の構造体が、図３８Ｈに図示される。
【０１４３】
図３８Ｉに示されるように、ホウ素等のｐ型ドーピングを使用してｐボディおよびｐ＋層を注入するため、ならびにヒ素、アンチモン、リンまたはこれらの組み合わせを使用してｎ＋ソースを注入するために、次いでいくつかのマスキングステップが実施される。さらに、これらの処理ステップの１つとして、深いｐ＋層も注入され得る。明確化のため、図３８Ｉに図示される拡散接合を形成するために使用される、様々なマスキング、注入、アニール、および他の処理ステップは、図示されない。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１４４】
電気接点領域を提供するために、装置の上面上の一部上に形成された絶縁層が、一般的にエッチング工程を用いて除去され、酸化物層３８５０が蒸着され、酸化物層３８５０がパターン形成され、ラッピングの後、接触電極３８５２および３８５４が形成され、装置製作工程を完了する。結果として生じる装置が、図３８Ｍに示される。
【０１４５】
陰イオンを注入する代わりに、代替方法を使用して負電荷をＣＣトレンチに導入することができる。図３８Ｉに示されるステップに続いて、任意の保護層３８４０（例えば、窒化シリコン）が蒸着され、別のマスキング層３８４２は、図３８Ｊに図示されるようにパターン形成される。本発明の実施形態では必須ではないが、図３８Ｊに図示される実施形態では、マスキング層は、フォトレジストである。マスキング層３７４２は、図３８Ｋに示されるように、ＣＣトレンチ内に存在する誘電体（例えば、酸化物）の除去中に使用される。ＣＣトレンチ内に薄い酸化物３８４４を成長させ、次いでフッ化アルミニウム（ＡｌＦ3またはＡｌＦx）等の化合物材料３８４６をＣＣトレンチ内に蒸着させる。処理の本段階で、一実施形態は、化合物材料の薄層３８４６の成長を特色とする。別の実施形態（図示せず）は、化合物材料でのＣＣトレンチの完全な充填を特色とする。図３８Ｌに図示されるように、一実施形態は、第２の誘電体材料３８４８でＣＣトレンチを充填する。
【０１４６】
図３８Ａ〜図３８Ｍに図示される具体的なステップは、本発明の実施形態による、半導体装置を製作する特定の方法を提供することが理解されるべきである。また、代替的な実施形態による、他の一連のステップが実施され得る。例えば、本発明の代替的な実施形態は、上記に概要されるステップを異なる順序で実施され得る。さらに、図３８Ａ〜図３８Ｍに図示される個々のステップは、個々のステップに適切な様々な順で実施されても良く、複数のサブステップを含んでも良い。さらに、特定の用途により、追加のステップが追加、または削除され得る。当業者は、多くの変形、変更、および代替例があるものと認識
するであろう。
【０１４７】
図３８Ｎは、本発明の実施形態による、図３８Ａ〜図３８Ｍの工程フローにしたがって製作された、空隙を含む、装置の簡略図である。図３８Ｎに図示されるように、空隙３８６２は、装置製作中に、ＣＣトレンチのそれぞれの中に形成される。図３８Ｎに図示される空隙を形成し得る工程フローの一実施例として、空隙は、図３８Ｌに図示されるように、ステップ３８Ｋの後の誘電体層３８４８が蒸着される際に形成され得る。
【０１４８】
高アスペクト比のトレンチ内への誘電体形成工程中に生じ得る空隙３８６２は、ＣＣトレンチ内に図示される誘電体材料の内側に、追加の誘電体材料（例えば、空気または不活性環境）をもたらす。いくつかの実施形態では、ＣＣトレンチ内に形成される１つ以上の空隙は、意図的に導入され、一方、他の実施形態では、これらは装置製作中に使用される蒸着工程の副産物である。空隙の深さおよび幅は、装置製作中に利用される特定の工程フローに依存する。単一の空隙が図３８Ｎに図示されるが、他の実施形態では複数の空隙が利用され得るように、これは、本発明の実施形態では必須ではない。さらに、空隙３８６２は、ＣＣトレンチ内に提供される誘電体層によって完全に封入されるように図示されるが、これは、本発明の実施形態では必須ではない。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１４９】
別の実施形態によると、正電荷を有する酸化物で充填されたＣＧトレンチと、ＣＣトレンチと、を有する、ｎチャネルトランジスタを製作する方法が提供される。方法のステップは、製作工程の工程フローを図示する、図３９Ａ〜図３９Ｈに図示される。一般的に高濃度ドープのｎ型（ｎ＋）シリコン基板である、基板３９０１から開始し、１つ以上のエピタキシャル層を基板上に成長させる。いくつかの実施形態では、ｎ型層（図示せず）（一般的に、リン、アンチモン、ヒ素等でドープされる）およびｐ型層３９０５（一般的に、ホウ素または他の好適な材料でドープされる）を、エピタキシャルに成長させる。図３９Ａに図示されるように、他の実施形態は、ｎ＋基板に成長したｐ型層のみを利用する。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１５０】
図３９Ａを参照すると、エピタキシャル層３９０５全面に薄い絶縁層３９０７を成長させる。一般的に、薄い絶縁層３９０７は、熱成長工程、蒸着工程、または他の好適な絶縁体形成工程によって形成される、酸化シリコン層である。図３９Ｂに示されるように、装置の表面がマスクされ、トレンチ３９１０がエッチングされる。当業者にとって明らかとなるように、複数の装置のトレンチが同時にエッチングされる。したがって、単一のトレンチのみが図３９Ｂに図示されるが、本図は、処理されている基板の一部分のみを図示することが明らかとなるであろう。次いで、薄い熱酸化物層３９１２（例えば、厚さ５０ｎｍ）を成長させ、トレンチ内に酸化物層を形成する。
【０１５１】
熱酸化物層３９１２に固定正電荷を導入するために、図３９Ｃに図示されるように、イオン注入工程が利用される。セシウムまたはカリウム等の好適なイオンが、所定のエネルギーで所定の時間、注入される。用途により、注入量は、メサ内の負電荷に適切な電荷平衡を提供するように選択される。図３９Ｃに示されるように、トレンチ幅および深さにより、角度注入が使用され得る。注入工程の後、トレンチは、図３９Ｄに示されるように、蒸着される酸化物で充填され、エッチバックされる。例えば、低温酸化物またはＴＥＯＳ蒸着工程を使用して、トレンチを完全に充填することができる。いくつかの実施形態では、表面を平坦化するために、酸化物トレンチ充填ステップの後に、エッチバックが用いられる。本明細書の全体を通じて記載されるように、図３９Ｄに図示される誘電体トレンチ充填層を形成するために、複数の誘電体層が使用され得る。したがって、ここに図示される蒸着された酸化物は、酸化物／窒化物／酸化物多層構造体または他の誘電体材料を使用する他の多層構造体で置換され得る。当業者は、多くの変形、変更、および代替例がある
ものと認識するであろう。
【０１５２】
図３９Ｃおよび図３９Ｄに図示される工程の別の方法として、トレンチ内にセシウムイオンを注入するために、リソグラフィ工程を用いた誘電体でのトレンチ充填後に、工程を実施することができる。セシウムまたは他の陽イオンの絶縁層３９１２への注入は、トレンチ３９１０およびトレンチに隣接するｐ型領域の界面に固定正電荷を提供する。固定正電荷の結果として、ゼロバイアスで、誘電体層の固定正電荷は、シリコン−誘電体層界面で形成される反転層の電荷によって、部分的に平衡化される。誘電体層内の正電荷は、最大効率のために、好ましくは、シリコン−誘電体界面またはそれに近接して位置する。トレンチとｐ型領域との間の界面に言及されるが、界面領域は明確ではないことが既知であり、そのため界面電荷は、一般的に酸化物内にあるが、半導体材料にも同様に延在し得る。
【０１５３】
注入されたイオン（例えば、セシウム）を酸化物層３９１２に送り込むためにアニール工程を用いる実施形態では、熱アニール工程の前に、トレンチ内の酸化物層３９１２上を被覆するために、蒸着層３９２０（例えば、窒化シリコンまたはポリシリコン）が使用される。該工程が、図３９Ｅに図示される。図３９Ｆを参照すると、キャップ層３９２０および表面酸化物３９１２が除去され、トレンチを充填する酸化物層の一部を暴露し、中に制御ゲート（ＣＧ）が製作され得る、空洞を提供する。
【０１５４】
一般的に、熱成長工程によって、ゲート酸化物３９２２が形成される。ゲート酸化物の厚さは、一般的に、約２ｎｍ〜約２００ｎｍの範囲である。特定の実施形態では、ゲート酸化物の厚さは、約３０ｎｍである。ＣＧを形成するために、図３９Ｇに示されるように、次いでポリシリコン３９２４が蒸着され、ドープされ、エッチバックされる。図３９Ｈを参照すると、注入、アニール、拡散、および他の処理ステップによって、ｐボディ、ｐ＋層、およびｎ＋層が形成される、いくつかのマスキングステップが図示される。いくつかの実施形態では、ｐ型ドーピングは、ホウ素を使用して提供され、ｎ＋ソース領域へのｎ型ドーピングは、ヒ素、リン、アンチモン、またはこれらの組み合わせを使用して提供される。さらに、これらの処理ステップの１つとして、深いｐ＋層も注入され得る。ポリシリコン層３９２４の頂部上に絶縁層を提供するために、酸化物層３９２６が蒸着される。酸化物は、１つ以上のフォトレジストマスクによって、図３９Ｉに図示されるようにパターン形成され、１つ以上の金属層３９３０が蒸着され、画定される。ドレインへの接点を形成するために、基板の裏面が薄化され（図示せず）、裏面金属３９３２が蒸着される（図示せず）。図３９Ｉに示されるように、一般的に、複数のトレンチが半導体装置に使用される。トレンチの特定の数は、特定の用途に依存する。
【０１５５】
図３９Ａ〜図３９Ｉに図示される特定のステップは、本発明の実施形態による、半導体装置を製作する特定の方法を提供することが理解されるべきである。また、代替的な実施形態による、他の一連のステップが実施され得る。例えば、本発明の代替的な実施形態は、上記に概要されるステップを異なる順序で実施され得る。さらに、図３９Ａ〜図３９Ｉに図示される個々のステップは、個々のステップに適切な様々な順で実施されても良く、複数のサブステップを含んでも良い。さらに、特定の用途により、追加のステップが追加される、または削除され得る。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１５６】
図４０Ａ〜図４０Ｉは、本発明のさらに別の実施形態による、半導体装置を作製するための簡略化された工程フローを図示する。これらの図に図示される実施形態では、同一のトレンチ内に製作されたＣＧおよびＣＣを有するｎチャネルトランジスタは、負電荷を有する酸化物を含む。本トランジスタを製作する方法のステップは、製作工程の工程フローを図示する、図４０Ａ〜図４０Ｉに図示される。一般的に高濃度ドープのｎ型（ｎ＋）シ
リコン基板である、基板４００１から開始し、１つ以上のエピタキシャル層を基板上に成長させる。いくつかの実施形態では、ｎ型層４００５（一般的に、リン、ヒ素、またはアンチモンでドープされる）を、エピタキシャルに成長させる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１５７】
図４０Ａを参照すると、エピタキシャル層４００５全面に薄い絶縁層４００７を成長させる。一般的に、薄い絶縁層４００７は、熱成長工程、蒸着工程、または他の好適な絶縁体形成工程によって形成される、酸化シリコン層である。図４０Ｂに示されるように、装置の表面がマスクされ、トレンチ４０１０がエッチングされる。当業者にとって明らかとなるように、複数の装置用のトレンチが同時にエッチングされる。したがって、単一のトレンチのみが図４０Ｂに図示されるが、本図は、処理されている基板の一部分のみを図示することが明らかとなるであろう。次いで、薄い熱酸化物層４０１２（例えば、厚さ１００ｎｍ）を成長させ、トレンチ内に酸化物層を形成する。
【０１５８】
固定負電荷を熱酸化物層４０１２に導入するために、図４０Ｃに図示されるように、イオン注入工程が利用される。クロム、アルミニウム、臭素、または塩素等の好適なイオンが、所定のエネルギーで所定の時間、注入される。用途により、注入量は、メサ内の正電荷に適切な電荷平衡を提供するように選択される。図４０Ｃに示されるように、トレンチ幅および深さにより、角度注入が使用され得る。注入工程の後、トレンチは、図４０Ｄに示されるように、蒸着される酸化物で充填され、エッチバックされる。例えば、低温酸化工程またはＴＥＯＳ蒸着工程を使用して、トレンチを完全に充填することができる。いくつかの実施形態では、表面を平坦化するために、酸化物トレンチ充填ステップの後に、エッチバックが用いられる。図４０Ｃおよび図４０Ｄに図示される工程の代替の方法として、リソグラフィ工程を用いた誘電体でのトレンチ充填後に、ヨウ素、臭素、クロム、アルミニウム、または塩素イオンをトレンチ内に注入するための工程を実施することができる。ヨウ素、臭素、クロム、アルミニウム、塩素、または類似するイオンの絶縁層４０１２への注入は、トレンチ４０１０およびトレンチに隣接するｎ型領域の界面に固定負電荷を提供する。トレンチ内の固定負電荷の結果として、ゼロバイアスで、誘電体層の固定負電荷は、シリコン−誘電体層界面で形成される反転層の電荷によって、部分的に平衡化される。誘電体層内の電荷は、最大効率のために、好ましくは、シリコン−誘電体界面またはそれに近接して位置する。
【０１５９】
注入されたイオン（例えば、ヨウ素、臭素、クロム、アルミニウム、または塩素）を酸化物層４０１２に送り込むためにアニール工程を用いる実施形態では、熱アニール工程の前に、トレンチ内の酸化物層４０１２上を被覆するために、蒸着層４０２０（例えば、窒化シリコン、ポリシリコン等）が使用される。該工程が、図４０Ｅに図示される。図４０Ｆを参照すると、キャップ層４０２０および表面酸化物４０１２が除去され、トレンチを充填する酸化物層の一部を暴露し、中に制御ゲート（ＣＧ）が製作され得る、空洞を提供する。
【０１６０】
ゲート酸化物４０２２は、一般的に熱成長工程によって、蒸着される。ゲート酸化物の厚さは、一般的に、約２ｎｍ〜約２００ｎｍの範囲である。特定の実施形態では、ゲート酸化物の厚さは、約５０ｎｍである。ＣＧを形成するために、図４０Ｇに示されるように、次いでポリシリコン４０２４が蒸着され、ドープされ、エッチバックされる。図４０Ｈを参照すると、注入、アニール、拡散、および他の処理ステップによって、ｐボディ、ｐ＋層、およびｎ＋層が形成される、いくつかのマスキングステップが図示される。いくつかの実施形態では、ｐ型ドーピングは、ホウ素を使用して提供され、ｎ＋ソース領域へのｎ型ドーピングは、ヒ素、リン、アンチモン、またはこれらの組み合わせを使用して提供される。さらに、これらの処理ステップの１つとして、深いｐ＋層も注入され得る。ポリシリコン層４０２４上に絶縁層を提供するために、酸化物層４０２６が蒸着される。酸化
物は、１つ以上のフォトレジストマスクによって、図４０Ｉに図示されるようにパターン形成され、１つ以上の金属層４０３０が蒸着され、画定される。ドレインへの接点を形成するために、基板の裏面が薄化され（図示せず）、裏面金属４０３２が蒸着される（図示せず）。図４０Ｉに示されるように、一般的に、複数のトレンチが半導体装置に使用される。トレンチの特定の数は、特定の用途に依存する。
【０１６１】
図４０Ａ〜図４０Ｉに図示される特定のステップは、本発明の実施形態による、半導体装置を製作する特定の方法を提供することが理解されるべきである。また、代替的な実施形態による、他の一連のステップが実施され得る。例えば、本発明の代替的な実施形態は、上記に概要されるステップを異なる順序で実施され得る。さらに、図４０Ａ〜図４０Ｉに図示される個々のステップは、個々のステップに適切な様々な順で実施されても良く、複数のサブステップを含んでも良い。さらに、特定の用途により、追加のステップが追加される、または削除され得る。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１６２】
図４１Ａ〜図４１Ｉは、本発明の代替的な実施形態による、半導体装置を製作するための簡略化された工程フローを図示する。図４１Ｉに図示されるように、この代替的な実施形態は、同一のトレンチ内にＣＧおよびＣＣを有する、ｎチャネルトランジスタを製作する方法を提供する。一般的に高濃度ドープのｎ型（ｎ＋）シリコン基板である基板４１０１で開始し、１つ以上のエピタキシャル層４１０５を基板４１０１上に成長させる。図４１Ａに図示されるように、ｎ型エピタキシャル層４１０５（一般的に、リン、ヒ素、アンチモン等でドープされる）を、基板上に成長させる。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１６３】
図４１Ａを参照すると、エピタキシャル層４１０５全面に薄い誘電体層４１０７を成長させる。一般的に、薄い誘電体層４１０７は、熱成長工程、蒸着工程、または他の好適な絶縁体形成工程によって形成される、酸化シリコン層である。いくつかの実施形態では、一般的に二酸化シリコン層であり、約３０ｎｍの厚さを有し得る、薄い誘電体層４１０７は、スクリーン酸化物と称される。次いで、ｐボディ層４１０９は、特定の実施形態では、約５×１０12〜１×１０14イオン／ｃｍ2の注入量のホウ素を使用し、薄い誘電体層４１０７を通して注入される。注入の後、注入されたイオンを装置に送り込むために、アニール工程が用いられる。
【０１６４】
図４１Ｃを参照すると、トレンチ４１１１は、スクリーン酸化物、ｐボディ層、ｎ型エピタキシャル層を貫通して基板にエッチングされる。他の実施形態では、トレンチ４１１１の深さは、特定の用途に適切に変化され得ることが理解されるべきである。さらに、当業者にとって明らかとなるように、複数の装置のトレンチが同時にエッチングされる。したがって、単一のトレンチのみが図４１Ｃに図示されるが、本図は、処理されている基板の一部分のみを図示することが明らかとなるであろう。次いで、薄い熱酸化物層４１１３（例えば、厚さ２ｎｍ）を成長させ、トレンチ内に酸化物層を形成する。
【０１６５】
トレンチに固定負電荷を導入するために、図４１Ｄに図示されるように、トレンチ内に高濃度ドープの絶縁層４１２０が形成される。一実施形態では、層４１２０は、ホウ素ドープスピンオングラス（ＳＯＧ）を使用して形成される。一般に、層４１２０の厚さは、約１０ｎｍである。他の設計では、固定正電荷を含む層４１２０を形成するために、他のドープ材料が使用される。保護層４１２２、例えば、アルミニウムが、層４１２０上に蒸着され、アニール工程が実施される。特定の実施形態では、アルミニウムの層は、厚さが約２００ｎｍであり、アニールは、窒素環境で約４５０℃の温度で実施される。他の実施形態では、他の好適な金属類または誘電体材料が利用される。図４１Ｆは、保護層４１２２が除去され、ドープＳＯＧの下位層を暴露する、ウェットエッチング工程を図示する。
【０１６６】
トレンチは、図４１Ｇに図示されるように、誘電体材料４１３０で充填される。誘電体材料４１３０は、ＳＯＧ等、層４１１３を製作するために使用される誘電体材料と同一であり得る。ドープ絶縁層４１２０とは対照的に、誘電体材料４１３０は、ドープされない。さらに、図４１Ｇに示されるように、ｐボディ層上に誘電体材料４１３０が蒸着され得る。他の実施形態では、充填物および層４１３０を製作するために、例えば、二酸化シリコン、窒化シリコン、または他の好適な材料等の他の誘電体材料が使用される。
【０１６７】
図４１Ｈを参照すると、ドープ絶縁層４１２０に沿った誘電体層４１３０の部分は、トレンチを充填する誘電体材料４１３０の一部を暴露し、中に制御ゲート（ＣＧ）が製作され得る、空洞を提供するために除去される。例えば、ｐボディ層の厚さとほぼ同等なレベルまで誘電体層４１３０の部分を除去するために、エッチング工程が用いられ得る。エッチング工程の後、図４１Ｈに示されるように、トレンチの内側部分上に、新しいゲート酸化物を蒸着または成長させる。ゲート酸化物４１４０は、約２ｎｍ〜約２００ｎｍの範囲の厚さを有し得る。特定の実施形態では、ゲート酸化物の厚さは、約５０ｎｍである。ドーパントの移動または他の温度に関連する影響から下位層を保護するために、ゲート酸化物４１４０は、一般的に、例えば約８５０〜９００℃の熱成長温度の、低温工程を用いて形成される。
【０１６８】
ＣＧを形成するために、図４１Ｉに示されるように、トレンチを充填するように、次いでポリシリコン４１４２が蒸着され、ドープされ、エッチバックされる。図４１Ｉを参照すると、注入、アニール、拡散、および他の処理ステップによって、様々なｐ＋層およびｎ＋層が形成される、いくつかのマスキングステップが図示される。いくつかの実施形態では、ｐ型ドーピングは、ホウ素を使用して提供され、ｎ＋ソース領域へのｎ型ドーピングは、ヒ素、リン、アンチモン、またはこれらの組み合わせを使用して提供される。ポリシリコン層上に絶縁層を提供するために、酸化物層が蒸着される。酸化物は、１つ以上のフォトレジストマスクによって、図４１Ｉに図示されるようにパターン形成され、１つ以上の金属層が蒸着され、画定される。ドレインへの接点を形成するために、基板の裏面が薄化され（図示せず）、裏面金属が蒸着される（図示せず）。図４１Ｈおよび図４１Ｉに図示される工程では、ドーパントの移動または他の温度に関連する影響から下位層を保護するために、低温処理が利用される。したがって、図４１Ｉに図示される処理ステップは、約８５０〜９００℃以下の温度で実施される。
【０１６９】
図４１Ｊは、図４１Ａ〜図４１Ｉに図示される工程フローを使用して製作された一式のトレンチＭＯＳトランジスタを図示する。ＣＧおよびＣＣは、ドープ誘電体層４１２０内に固定負電荷が含まれた状態で、同一のトレンチ内に提供される。図４１Ａ〜図４１Ｉに図示される具体的なステップは、本発明の実施形態による、半導体装置を製作する特定の方法を提供することが理解されるべきである。また、代替的な実施形態による、他の一連のステップが実施され得る。例えば、本発明の代替的な実施形態は、上記に概要されるステップを異なる順序で実施され得る。さらに、図４１Ａ〜図４１Ｉに図示される個々のステップは、個々のステップに適切な様々な順で実施されても良く、複数のサブステップを含んでも良い。さらに、特定の用途により、追加のステップが追加される、または削除され得る。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１７０】
図３７Ａおよび図３７Ｂに示される構造体は、図４１Ａ〜図４１Ｉに関して記載されるものと類似する工程を用いて製作することができる。これらの構造体間の主な変更は、出発材料の種類、エピタキシャル成長の前のｎ＋およびｐ＋埋め込み層の形成、および深いｎ＋およびｐ＋シンカーの形成である。パワーＭＯＳＦＥＴ製作のほとんどが、別個に進められるが、ｎ＋、ｐ＋、金属、および接触等のステップは、パワートランジスタと、ＣＭＯＳ等の低電圧回路との間で共有することができ、費用を削減する。低電圧ＣＭＯＳの
熱量は限られているため、パワーＭＯＳＦＥＴは、装置が十分に保護されている場合、製作中に大幅な影響は受けない。
【０１７１】
本明細書に記載される様々な装置の上面図は、図２３Ａに図示されるように、ストライプ構造を利用するが、これは、本発明の実施形態では必須ではないことに留意されたい。ほんの一例として、例えば、六角形、長方形、円形、楕円形等の他のセル構造またはセル構造体は、本発明の実施形態の範囲内に含まれる。
【０１７２】
図４６Ａおよび図４６Ｂは、本発明の実施形態による、例示的セル構造の簡略上面図である。図４６Ａは、長方形の上面図を有し、格子内に配設された、９つのトレンチ４６1から４６9一式を含む、装置４６１０の例示的上面図である。図４６Ｂは、装置４６２０の別の例示的上面図であり、これによると、トレンチ４６１１から４６１９は、円形の上面図を有するように示される。トレンチ２０６は、六角形、楕円形等のいずれかの他の上面図を有し得ることが理解される。
【０１７３】
図４４Ａ〜図４４Ｋは、本発明のさらに別の代替的な実施形態による、半導体装置を製作するための簡略化された工程フローを図示する。次の工程フローでは、トレンチＣＧと、固定負電荷を有する誘電体材料（例えば、酸化シリコン材料）で充填されたＣＣトレンチと、を有する、ｎチャネルトランジスタを製作する方法が記載される。高濃度ドープのｎ＋基板４４０１が提供される。基板４４０１は、リン、アンチモン、ヒ素、または他の好適なｎ型ドーパントでドープされ得る。図４４Ａに図示されるように、ｎ＋基板４４０１上にｎ型エピタキシャル層４４０５を成長させる。次に、エピタキシャル層全体に薄い酸化物層４４１０を成長させ、次いで薄い窒化シリコン層４４１２を酸化物層の上に蒸着させる。特定の実施形態では、酸化物層４４１０は、厚さが３０ｎｍであり、窒化シリコン層４４１２は、厚さが１００ｎｍである。
【０１７４】
酸化物層および窒化シリコン層は、マスクされ、図４４Ｂに示されるようにエッチングされる。本発明の実施形態は、フォトレジストマスクの使用に限定されないが、これは、いくつかの実施形態で使用される、可能なマスキング層の１つである。次いでＣＣトレンチ４４２０は、予め作製された酸化物／窒化物多層マスクを使用して、図４４Ｃに示されるようにエッチングされる。エッチングステップの後、図４４Ｄに図示されるように、次いで薄い熱酸化物層４４２５を成長させる。例えば、薄い酸化物層４４２５は、特定の用途により、３０ｎｍ、５０ｎｍ、または別の好適な厚さであり得る。
【０１７５】
熱酸化物層４４２５に固定負電荷を導入するために、図４４Ｄに図示されるように、イオン注入工程が利用される。ヨウ素、臭素、クロム、アルミニウム、または塩素等の好適なイオンが、所定のエネルギーで所定の時間、注入される。用途により、注入量は、メサ内の正電荷に適切な電荷平衡を提供するように選択される。図４４Ｄに示されるように、トレンチ幅および深さにより、角度注入が使用され得る。注入工程の後、トレンチは、図４４Ｅに示されるように、蒸着される酸化物で充填され、エッチバックされる。例えば、低温酸化物またはＴＥＯＳ蒸着工程を用いて、トレンチを完全に充填することができる。いくつかの実施形態では、表面を平坦化するために、酸化物トレンチ充填ステップの後に、エッチバックが用いられる。図４４Ｄおよび図４４Ｅに図示される工程の代替方法として、リソグラフィ工程を用いた誘電体でのトレンチ充填後に、ヨウ素、臭素、クロム、アルミニウム、または塩素イオンをトレンチ内に注入するために、工程を実施することができる。ヨウ素、臭素、クロム、アルミニウム、もしくは塩素、または類似するイオンの絶縁層４４２５への注入は、トレンチ４４２０およびトレンチに隣接するｎ型領域の界面に固定負電荷を提供する。トレンチ内の固定負電荷の結果として、ゼロバイアスで、誘電体層の固定負電荷は、シリコン−誘電体層界面で形成される反転層の電荷によって、部分的に平衡化される。誘電体層内の電荷は、最大効率のために、好ましくは、シリコン−誘電
体界面またはそれに近接して位置する。
【０１７６】
ＣＧのためのトレンチを形成するために、装置の表面上に存在する酸化物層は、マスクされ、トレンチ領域の上から除去される。次いでＣＧトレンチは、図４４Ｆに図示されるように、所定の深さにエッチングされる。本発明の実施形態では必須ではないが、一般的に、ＣＧトレンチのエッチングは、ドライプラズマエッチング技術を用いて実施される。図示されないが、当業者にとって明らかとなるように、エッチング工程中に、１つ以上のマスキングステップが利用される。
【０１７７】
図４４Ｇに示されるように、トレンチＣＧ内および／または装置の上面上に熱ゲート酸化物４４２２を成長させる。トレンチＣＧを形成するために、次いでポリシリコン４４３２が蒸着され、リンドーピング等のｎ型ドーピング工程を用いてドープされ、プラズマドライエッチング等のエッチング工程を用いて、ＣＭＰ技術を用いて、これらの２つの組み合わせによって、または他の工程によって、ゲート酸化物のレベルまたはその下方までエッチバックされる。製作の本段階の構造体が、図４４Ｈに図示される。
【０１７８】
図４４Ｉに示されるように、ホウ素等のｐ型ドーピングを使用してｐボディおよびｐ＋層を注入するため、ヒ素、アンチモン、リン、またはこれらの組み合わせを使用してｎ＋ソースを注入するために、次いでいくつかのマスキングステップが実施される。さらに、これらの処理ステップの１つとして、深いｐ＋層も注入され得る。明確化のため、図４４Ｉに図示される拡散接合を形成するために使用される、様々なマスキング、注入、アニール、および他の処理ステップは、図示されない。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１７９】
電気接触領域を提供するために、装置の上面上の一部上に形成された絶縁層が、一般的にエッチング工程を用いて除去され、酸化物層４４４０が蒸着され、酸化物層４４４０がパターン形成され、ラッピングの後、接触電極４４５２および４４５４が形成され、装置製作工程を完了する。結果として生じる装置は、図４４Ｋに示される。
【０１８０】
図４４Ｌは、本発明の実施形態による、図４４Ａ〜図４４Ｋの工程フローにしたがって製作された、空隙を含む、半導体装置の簡略図である。図４４Ｌに図示されるように、空隙４４６０は、装置製作中に、ＣＣトレンチのそれぞれの中に形成される。図４４Ｌに図示される空隙を形成し得る工程フローの一実施例として、空隙は、イオン注入工程の後、誘電体層がＣＣトレンチ内に蒸着される際に、ステップ４４Ｅの一環として形成され得る。本明細書において前述されるように、空隙は、意図的に、または誘電体蒸着工程の副生物として、形成されても良く、ＣＣトレンチ内に図示される１つ以上の誘電体材料の内側に、追加の誘電体材料（例えば、空気または不活性環境）をもたらしても良い。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１８１】
図４３Ａを参照すると、平面ｎチャネルＤＭＯＳトランジスタの簡略図が提供される。該構造体は、図３９Ａ〜図３９Ｉに図示される工程の変形である製作工程を使用して、製作することができる。例えば、平面ゲートを有するトランジスタを製作するためには、図３９Ｅ〜図３９Ｆに図示されるゲートトレンチのエッチングが、実施されないであろう。さらに、ステップ３９Ｇからステップ３９Ｈは、平面ゲート構造体に適切なゲート酸化物およびゲート材料（例えば、ポリシリコン）を形成するために、変更されるであろう。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１８２】
図４４Ａ〜図４４Ｋに図示される特定のステップは、本発明の実施形態による、半導体装置を製作する特定の方法を提供することが理解されるべきである。また、代替的な実施形態による、他の一連のステップが実施され得る。例えば、本発明の代替的な実施形態は
、上記に概要されるステップを異なる順序で実施され得る。さらに、図４４Ａ〜図４４Ｋに図示される個々のステップは、個々のステップに適切な様々な順で実施されても良く、複数のサブステップを含んでも良い。さらに、特定の用途により、追加のステップが追加される、または削除され得る。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１８３】
図４５Ａ〜図４５Ｋは、本発明のさらに別の特定の実施形態による、半導体装置を製作するための簡略化された工程フローを図示する。次の工程フローでは、トレンチＣＧと、固定正電荷を有する誘電体材料で充填された（例えば、酸化シリコン材料）ＣＣトレンチと、を有する、ｐチャネルトランジスタを製作する方法が記載される。高濃度ドープのｐ＋基板４５０１が提供される。基板４５０１は、ホウ素または他の好適なｐ型ドーパントでドープされ得る。図４５Ａに図示されるように、ｐ型エピタキシャル層４５０５を、ｐ＋基板４５０１上に成長させる。次に、薄い酸化物層４５１０を、エピタキシャル層全面に成長させ、次いで薄い窒化シリコン層４５１２を、酸化物層上に蒸着させる。特定の実施形態では、酸化物層４５１０は、厚さが３０ｎｍであり、窒化シリコン層４５１２は、厚さが１００ｎｍである。
【０１８４】
酸化物層および窒化シリコン層は、マスクされ、図４５Ｂに示されるようにエッチングされる。本発明の実施形態は、フォトレジストマスクの使用に限定されないが、これは、いくつかの実施形態で使用される、可能なマスキング層の１つである。次いでＣＣトレンチ４５２０は、予め作製された酸化物／窒化物多層マスクを使用して、図４５Ｃに示されるようにエッチングされる。エッチングステップの後、図４５Ｄに図示されるように、次いで薄い熱酸化物層４５２５を成長させる。例えば、薄い酸化物層４５２５は、特定の用途により、３０ｎｍ、５０ｎｍ、または別の好適な厚さであり得る。
【０１８５】
熱酸化物層４５２５に固定正電荷を導入するために、図４５Ｄに図示されるように、イオン注入工程が利用される。セシウム等の好適なイオンが、所定のエネルギーで所定の時間、注入される。用途により、注入量は、メサ内の負電荷に適切な電荷平衡を提供するように選択される。図４５Ｄに示されるように、トレンチ幅および深さにより、角度注入が使用され得る。注入工程の後、トレンチは、図４５Ｅに示されるように、蒸着される酸化物で充填され、エッチバックされる。例えば、低温酸化物またはＴＥＯＳ蒸着工程を用いて、トレンチを完全に充填することができる。いくつかの実施形態では、表面を平坦化するために、酸化物トレンチ充填ステップの後に、エッチバックが用いられる。図４５Ｄおよび図４５Ｅに図示される工程の代替方法として、リソグラフィ工程を用いた誘電体でのトレンチ充填後に、トレンチ内にセシウムイオンを注入するために、工程を実施することができる。セシウムまたは類似するイオンの絶縁層４５２５への注入は、トレンチ４５２０およびトレンチに隣接するｐ型領域の界面に固定正電荷を提供する。トレンチ内の固定正電荷の結果として、ゼロバイアスで、誘電体層の固定正電荷は、シリコン−誘電体層界面で形成される反転層の電荷によって、部分的に平衡化される。誘電体層内の電荷は、最大効率のために、好ましくは、シリコン−誘電体界面またはそれに近接して位置する。
【０１８６】
ＣＧのためのトレンチを形成するために、装置の表面上に存在する酸化物層は、マスクされ、トレンチ領域の頂部上から除去される。次いでＣＧトレンチは、図４５Ｆに図示されるように、所定の深さにエッチングされる。本発明の実施形態では必須ではないが、一般的に、ＣＧトレンチのエッチングは、ドライプラズマエッチング技術を用いて実施される。図示されないが、当業者にとって明らかとなるように、エッチング工程中に、１つ以上のマスキングステップが利用される。
【０１８７】
図４５Ｇに示されるように、トレンチＣＧ内および／または装置の上面上に熱ゲート酸化物４５２２を成長させる。トレンチＣＧを形成するために、次いでポリシリコン４５３
２が蒸着され、ホウ素ドーピング等のｐ型ドーピング工程を用いてドープされ、プラズマドライエッチング等のエッチング工程を用いて、ＣＭＰ技術を用いて、これらの２つの組み合わせによって、または他の工程によって、ゲート酸化物のレベルまたはその下方までエッチバックされる。製作の本段階の構造体が、図４５Ｈに図示される。
【０１８８】
図４５Ｉに示されるように、ヒ素、アンチモン、リン、またはこれらの組み合わせ等のｎ型ドーピングを使用してｎボディおよびｎ＋層を注入するため、ホウ素を使用してｐ＋ソースを注入するために、次いでいくつかのマスキングステップが実施される。さらに、これらの処理ステップの１つとして、深いｎ＋層も注入され得る。明確化のため、図４５Ｉに図示される拡散接合を形成するために使用される、様々なマスキング、注入、アニール、および他の処理ステップは、図示されない。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１８９】
電気接点領域を提供するために、装置の上部表面の一部の上に形成された絶縁層が、一般的にエッチング工程を用いて除去され、ラッピングの後、接触電極４５５２および４５５４が形成され、装置製作工程を完了する。結果として生じる装置は、図４５Ｋに示される。
【０１９０】
図４５Ａ〜図４５Ｋに図示される特定のステップは、本発明の実施形態による、半導体装置を製作する特定の方法を提供することが理解されるべきである。また、代替的な実施形態による、他の一連のステップが実施され得る。例えば、本発明の代替的な実施形態は、上記に概要されるステップを異なる順序で実施され得る。さらに、図４５Ａ〜図４５Ｋに図示される個々のステップは、個々のステップに適切な様々な順で実施されても良く、複数のサブステップを含んでも良い。さらに、特定の用途により、追加のステップが追加される、または削除され得る。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１９１】
図４５Ｌは、本発明の実施形態による、図４５Ａ〜図４５Ｋの工程フローにしたがって製作された、空隙を含む、半導体装置の簡略図である。図４５Ｌに図示されるように、空隙４５６０は、装置製作中に、ＣＣトレンチのそれぞれの中に形成される。図４５Ｌに図示される空隙を形成し得る工程フローの一実施例として、空隙は、イオン注入工程の後、誘電体層がＣＣトレンチ内に蒸着される際に、ステップ４５Ｅの一環として形成され得る。本明細書において前述されるように、空隙は、意図的に、または誘電体蒸着工程の副生物として、形成されても良く、ＣＣトレンチ内に図示される１つ以上の誘電体材料の内側に、追加の誘電体材料（例えば、空気または不活性環境）をもたらしても良い。当業者は、多くの変形、変更、および代替例があるものと認識するであろう。
【０１９２】
本発明は、特定の実施形態およびその具体的な実施例について記載されてきたが、他の実施形態が、本発明の精神および範囲内であり得ることが理解されるべきである。したがって、本発明の範囲は、添付の特許請求の範囲およびそれらの均等物の全範囲をともに参照し、判断されるべきである。
【図３７Ｂ】
2015092593.tif 000003
【図３８Ａ】
2015092593.tif 000004
【図３８Ｂ】
2015092593.tif 000005
【図３８Ｃ】
2015092593.tif 000006
【図３８Ｅ】
2015092593.tif 000007
【図３８Ｆ】
2015092593.tif 000008
【図３８Ｇ】
2015092593.tif 000009
【図３８Ｈ】
2015092593.tif 000010
【図３８Ｉ】
2015092593.tif 000011
【図３８Ｋ】
2015092593.tif 000012
【図３８Ｌ】
2015092593.tif 000013
【図３９Ａ】
2015092593.tif 000014
【図３９Ｂ】
2015092593.tif 000015
【図３９Ｄ】
2015092593.tif 000016
【図３９Ｅ】
2015092593.tif 000017
【図３９Ｆ】
2015092593.tif 000018
【図３９Ｇ】
2015092593.tif 000019
【図４０Ａ】
2015092593.tif 000020
【図４０Ｂ】
2015092593.tif 000021
【図４０Ｄ】
2015092593.tif 000022
【図４０Ｅ】
2015092593.tif 000023
【図４０Ｆ】
2015092593.tif 000024
【図４０Ｇ】
2015092593.tif 000025
【図４１Ａ】
2015092593.tif 000026
【図４１Ｂ】
2015092593.tif 000027
【図４１Ｃ】
2015092593.tif 000028
【図４１Ｄ】
2015092593.tif 000029
【図４１Ｅ】
2015092593.tif 000030
【図４１Ｆ】
2015092593.tif 000031
【図４１Ｇ】
2015092593.tif 000032
【図４１Ｈ】
2015092593.tif 000033
【図４１Ｉ】
2015092593.tif 000034
【図４４Ａ】
2015092593.tif 000035
【図４４Ｂ】
2015092593.tif 000036
【図４４Ｃ】
2015092593.tif 000037
【図４４Ｅ】
2015092593.tif 000038
【図４４Ｆ】
2015092593.tif 000039
【図４４Ｇ】
2015092593.tif 000040
【図４４Ｈ】
2015092593.tif 000041
【図４４Ｉ】
2015092593.tif 000042
【図４４Ｊ】
2015092593.tif 000043
【図４５Ａ】
2015092593.tif 000044
【図４５Ｂ】
2015092593.tif 000045
【図４５Ｃ】
2015092593.tif 000046
【図４５Ｅ】
2015092593.tif 000047
【図４５Ｆ】
2015092593.tif 000048
【図４５Ｇ】
2015092593.tif 000049
【図４５Ｈ】
2015092593.tif 000050
【図４５Ｉ】
2015092593.tif 000051
【図４５Ｊ】
2015092593.tif 000052
【図４６Ａ】
2015092593.tif 000053
【図４６Ｂ】
2015092593.tif 000054
【図１Ａ】
2015092593.tif 000055
【図１Ｂ】
2015092593.tif 000056
【図２Ａ】
2015092593.tif 000057
【図２Ｂ】
2015092593.tif 000058
【図３Ａ】
2015092593.tif 000059
【図３Ｂ】
2015092593.tif 000060
【図４】
2015092593.tif 000061
【図５】
2015092593.tif 000062
【図６】
2015092593.tif 000063
【図７】
2015092593.tif 000064
【図８】
2015092593.tif 000065
【図９】
2015092593.tif 000066
【図１０】
2015092593.tif 000067
【図１１】
2015092593.tif 000068
【図１２Ａ】
2015092593.tif 000069
【図１２Ｂ】
2015092593.tif 000070
【図１２Ｃ】
2015092593.tif 000071
【図１３】
2015092593.tif 000072
【図１４Ａ】
2015092593.tif 000073
【図１４Ｂ】
2015092593.tif 000074
【図１５Ａ】
2015092593.tif 000075
【図１５Ｂ】
2015092593.tif 000076
【図１５Ｃ】
2015092593.tif 000077
【図１５Ｄ】
2015092593.tif 000078
【図１６】
2015092593.tif 000079
【図１７Ａ】
2015092593.tif 000080
【図１７Ｂ】
2015092593.tif 000081
【図１８Ａ】
2015092593.tif 000082
【図１８Ｂ】
2015092593.tif 000083
【図１８Ｃ】
2015092593.tif 000084
【図１９】
2015092593.tif 000085
【図２０】
2015092593.tif 000086
【図２１Ａ】
2015092593.tif 000087
【図２１Ｂ】
2015092593.tif 000088
【図２２Ａ】
2015092593.tif 000089
【図２２Ｂ】
2015092593.tif 000090
【図２３Ａ】
2015092593.tif 000091
【図２３Ｂ】
2015092593.tif 000092
【図２３Ｃ】
2015092593.tif 000093
【図２４】
2015092593.tif 000094
【図２５】
2015092593.tif 000095
【図２６Ａ】
2015092593.tif 000096
【図２６Ｂ】
2015092593.tif 000097
【図２６Ｃ】
2015092593.tif 000098
【図２６Ｄ】
2015092593.tif 000099
【図２６Ｅ】
2015092593.tif 000100
【図２６Ｆ】
2015092593.tif 000101
【図２６Ｇ】
2015092593.tif 000102
【図２６Ｈ】
2015092593.tif 000103
【図２６Ｉ】
2015092593.tif 000104
【図２６Ｊ】
2015092593.tif 000105
【図２６Ｋ】
2015092593.tif 000106
【図２７Ａ】
2015092593.tif 000107
【図２７Ｂ】
2015092593.tif 000108
【図２８】
2015092593.tif 000109
【図２９Ａ】
2015092593.tif 000110
【図２９Ｂ】
2015092593.tif 000111
【図３０】
2015092593.tif 000112
【図３１】
2015092593.tif 000113
【図３２】
2015092593.tif 000114
【図３３Ａ】
2015092593.tif 000115
【図３３Ｂ】
2015092593.tif 000116
【図３４Ａ】
2015092593.tif 000117
【図３４Ｂ】
2015092593.tif 000118
【図３４Ｃ】
2015092593.tif 000119
【図３５】
2015092593.tif 000120
【図３６Ａ】
2015092593.tif 000121
【図３６Ｂ】
2015092593.tif 000122
【図３７Ａ】
2015092593.tif 000123
【図３８Ｄ】
2015092593.tif 000124
【図３８Ｊ】
2015092593.tif 000125
【図３８Ｍ】
2015092593.tif 000126
【図３８Ｎ】
2015092593.tif 000127
【図３９Ｃ】
2015092593.tif 000128
【図３９Ｈ】
2015092593.tif 000129
【図３９Ｉ】
2015092593.tif 000130
【図４０Ｃ】
2015092593.tif 000131
【図４０Ｈ】
2015092593.tif 000132
【図４０Ｉ】
2015092593.tif 000133
【図４１Ｊ】
2015092593.tif 000134
【図４２Ａ】
2015092593.tif 000135
【図４２Ｂ】
2015092593.tif 000136
【図４２Ｃ】
2015092593.tif 000137
【図４２Ｄ】
2015092593.tif 000138
【図４３Ａ】
2015092593.tif 000139
【図４３Ｂ】
2015092593.tif 000140
【図４３Ｃ】
2015092593.tif 000141
【図４３Ｄ】
2015092593.tif 000142
【図４４Ｄ】
2015092593.tif 000143
【図４４Ｋ】
2015092593.tif 000144
【図４４Ｌ】
2015092593.tif 000145
【図４５Ｄ】
2015092593.tif 000146
【図４５Ｋ】
2015092593.tif 000147
【図４５Ｌ】
2015092593.tif 000148
【手続補正書】
【提出日】平成27年1月9日(2015.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置であって、
第１の導電型の半導体層と、
前記第１の導電型の前記半導体層上に形成された第２の導電型の半導体層であって、前記第２の導電型の前記半導体層は、第１の厚さによって特徴付けられる、第２の導電型の半導体層と、
前記第２の導電型の前記半導体層内に第１の所定の距離だけ延在するボディ層と、
前記第２の導電型の前記半導体層内に第２の所定の距離だけ延在する複数のトレンチであって、前記複数のトレンチのそれぞれは、その中に配置された第１の誘電体材料を含み、前記第１の誘電体材料は、意図的に導入された電荷を含む、複数のトレンチと、
前記第２の導電型の前記半導体層に結合された複数の制御ゲートと、
前記第２の導電型の前記半導体層に結合された複数のソース領域と、
を備え、前記意図的に導入された電荷は、空間的に固定された電荷を含む半導体装置。
【請求項２】
前記複数の制御ゲートのそれぞれは、前記ボディ層を通って前記第２の導電型の前記半導体層内に第３の所定の距離だけ延在する、制御ゲートトレンチを備える、請求項１に記載の半導体装置。
【請求項３】
前記制御ゲートトレンチは、第２の誘電体材料と、前記第２の誘電体材料の内側に配置された制御ゲート材料とを備える、請求項２に記載の半導体装置。
【請求項４】
前記複数のトレンチおよび前記複数の制御ゲート上に配置された第３の誘電体材料をさらに備える、請求項３に記載の半導体装置。
【請求項５】
前記制御ゲート材料は、ポリシリコンを含む、請求項３に記載の半導体装置。
【請求項６】
前記第２の所定の距離および前記第３の所定の距離は等しい、請求項２に記載の半導体装置。
【請求項７】
前記意図的に導入された電荷は、セシウムイオンに関連する正味正電荷を含む、請求項１の半導体装置。
【請求項８】
前記意図的に導入された電荷は、少なくともヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンに関連する正味負電荷を含む、請求項１の半導体装置。
【請求項９】
前記第２の所定の距離は、前記第１の厚さよりも長い、請求項１に記載の半導体装置。
【請求項１０】
前記誘電体材料は、酸化シリコン材料を含む、請求項１に記載の半導体装置。
【請求項１１】
前記第１の導電型および前記第２の導電型は、同じ導電型である、請求項１に記載の半導体装置。
【請求項１２】
前記ボディ層は、前記第１の導電型とは異なる導電型を有する、請求項１１に記載の半導体装置。
【請求項１３】
前記複数のトレンチおよび前記複数の制御ゲート上に配置された第３の誘電体材料をさらに備える、請求項１に記載の半導体装置。
【請求項１４】
前記第２の所定の距離は、前記第１の厚さ未満である、請求項１に記載の半導体装置。
【請求項１５】
前記ボディ層、および前記第２の導電型の前記半導体層を通って延在する、１対の終端トレンチをさらに備える、請求項１に記載の半導体装置。
【請求項１６】
半導体装置であって、
第１の導電型の半導体層であって、その上に形成された第２の導電型の半導体層を有し、前記第２の導電型の前記半導体層は、第１の厚さによって特徴付けられる、第１の導電型の半導体層と、
所定の深さを有し、前記第２の導電型の前記半導体層内に延在し、それによって、前記第２の導電型の前記半導体層と前記第１のトレンチとの間に配置される第１の界面領域を画定する第１のトレンチであって、前記第１のトレンチは、
その中に配置された誘電体材料から成る遠位部分と、
前記誘電体材料、および前記トレンチの近位部分内の前記誘電体材料の内側に配置されたゲート材料を含む近位部分と、を備え、意図的に導入された電荷が、前記第１のトレンチの前記遠位部分内に配置された前記誘電体材料内、または前記第１の界面領域内のうちの少なくとも１つに提供される、第１のトレンチと、
前記所定の深さを有し、前記第２の導電型の前記半導体層内に延在し、それによって、前記第２の導電型の前記半導体層と第２のトレンチとの間に配置される第２の界面領域を画定する第２のトレンチであって、前記第２のトレンチは、
その中に配置された前記誘電体材料から成る遠位部分と、
前記誘電体材料、および前記第２のトレンチの近位部分内の前記誘電体材料の内側に配置された前記ゲート材料を含む近位部分と、を備え、前記意図的に導入された電荷が、前記第２のトレンチの前記遠位部分内に配置された前記誘電体材料内、または前記第２の界面領域内のうちの少なくとも１つに提供される、第２のトレンチと、
を備える、半導体装置。
【請求項１７】
前記第２の導電型の前記半導体層に結合されたソース領域をさらに備える、請求項１６に記載の半導体装置。
【請求項１８】
前記意図的に導入された電荷は、前記第２の導電型の前記半導体層内にも存在する、請求項１６に記載の半導体装置。
【請求項１９】
前記意図的に導入された電荷は、セシウムイオンの領域に関連する正味正電荷を含む、請求項１６に記載の半導体装置。
【請求項２０】
前記意図的に導入された電荷は、少なくともヨウ素イオン、臭素イオン、クロミウムイオン、アルミニウムイオン、または塩素イオンの領域に関連する正味負電荷を含む、請求項１６に記載の半導体装置。
【請求項２１】
前記第１の導電型および前記第２の導電型は異なる、請求項１６に記載の半導体装置。
【請求項２２】
前記意図的に導入された電荷は、前記第２の導電型の前記半導体層の空乏化をもたらす極性に関連する、請求項１６に記載の半導体装置。
【請求項２３】
前記第１の導電型および前記第２の導電型は、ｎ型であり、前記意図的に導入された電荷は、少なくともヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンに関連する、請求項１６に記載の半導体装置。
【請求項２４】
前記第１の導電型は、ｎ型であり、前記第２の導電型は、ｐ型であり、前記意図的に導入された電荷は、セシウムイオンに関連する、請求項１６に記載の半導体装置。
【請求項２５】
前記第１の導電型および前記第２の導電型は、ｐ型であり、前記意図的に導入された電荷は、ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンに関連する、請求項１６に記載の半導体装置。
【請求項２６】
前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型であり、前記意図的に導入された電荷は、セシウムイオンに関連する、請求項１６に記載の半導体装置。
【請求項２７】
前記第２の導電型の前記半導体層内に第１の所定の距離だけ延在する、前記第２の導電型のボディ層をさらに備える、請求項１６に記載の半導体装置。
【請求項２８】
前記ソース領域から前記第１の導電型の前記半導体層の方へ延在するデバイス領域をさらに備える、請求項２７に記載の半導体装置。
【請求項２９】
前記第１の導電型の前記半導体層と前記ボディ層との間にｎドリフト層をさらに備える、請求項２７に記載の半導体装置。
【請求項３０】
前記所定の深さは、前記第１の厚さよりも深い、請求項１６に記載の半導体装置。
【請求項３１】
前記誘電体材料は、酸化シリコン材料を含む、請求項１６に記載の半導体装置。
【請求項３２】
前記第２の導電型の前記半導体層を通って延在する１つ以上の終端トレンチをさらに備える、請求項１６に記載の半導体装置。
【請求項３３】
前記トレンチの前記遠位部分内に配置された前記誘電体材料は、第１の誘電体材料と、前記第１の誘電体材料の内側に配置された第２の誘電体材料と、前記第２の誘電体材料の内側に配置された第３の誘電体材料とを備える、請求項１６に記載の半導体装置。
【請求項３４】
前記第１の誘電体材料は、酸化シリコン材料を含み、前記第２の誘電体材料は、窒化シリコン材料を含み、前記第３の誘電体材料は、別の酸化シリコン材料を含む、請求項３３に記載の半導体装置。
【請求項３５】
前記トレンチの前記近位部分内に配置された前記誘電体材料は、前記第１の誘電体材料と、前記第１の誘電体材料の内側に配置された前記第２の誘電体材料とを備える、請求項３３に記載の半導体装置。
【請求項３６】
半導体装置であって、
第１の表面および第２の表面とを有する第１の導電型の半導体層と、
前記第１の表面上に配置されたソース領域と、
前記ソース領域に隣接して前記第１の表面上に配置されたゲート領域と、
前記第１の表面上に配置されたドレイン領域と、
前記ゲート領域と前記ドレイン領域との間に配置された電荷制御トレンチであって、前記電荷制御トレンチは、その中に配置された第１の誘電体材料を含み、前記第１の誘電体材料は、意図的に導入された電荷を含む、電荷制御トレンチと、
を備える、半導体装置。
【請求項３７】
前記第１の誘電体材料は、酸化シリコン材料を含む、請求項３６に記載の半導体装置。
【請求項３８】
前記意図的に導入された電荷は、セシウムイオンに関連する正味正電荷を含む、請求項３６に記載の半導体装置。
【請求項３９】
前記意図的に導入された電荷は、ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンに関連する正味負電荷を含む、請求項３６の半導体装置。
【請求項４０】
前記第１の導電型のドリフト領域と、
前記第１の導電型とは異なる第２の導電型の層であって、前記第２の導電型の前記層は、前記ドリフト領域内に延在し、かつ前記ゲート領域と前記ドレイン領域との間に延在する、第２の導電型の層と、
をさらに備える、請求項３６に記載の半導体装置。
【請求項４１】
前記第２の導電型の層は、前記ドリフト領域内に埋め込まれる、請求項４０に記載の半導体装置。
【請求項４２】
前記ドリフト領域は、前記第２の表面の方へ延在する第１の深さによって特徴付けられ、前記電荷制御トレンチは、前記第２の表面の方へ第２の深さだけ延在し、前記第２の深さは、前記第１の深さよりも深い、請求項４０に記載の半導体装置。
【請求項４３】
前記ゲート領域は、前記電荷制御トレンチの一部の上に横方向に延在する、請求項３６に記載の半導体装置。
【請求項４４】
前記電荷制御トレンチは、前記ゲート領域に隣接して測定された第１の幅、および前記ドレイン領域に隣接して測定された第２の幅によって特徴付けられ、前記第２の幅は、前記第１の幅よりも広い、請求項３６に記載の半導体装置。
【請求項４５】
第１の導電型の半導体層を備えた半導体装置であって、前記第１の導電型の前記半導体層は、その上に形成された、
第２の導電型の第１の半導体領域であって、前記第１の半導体領域は、第１の厚さによって特徴付けられる、第２の導電型の第１の半導体領域と、
所定の深さを有し、前記第１の半導体領域内に延在し、それによって、前記第１の半導体領域と前記第１のトレンチとの間に配置される第１の界面領域を画定する第１のトレンチであって、前記第１のトレンチは、
前記第１のトレンチの近位部分内、および前記第１のトレンチの遠位部分内に配置された第１の誘電体材料であって、意図的に導入された電荷が、前記第１のトレンチの前記近位部分内に配置された前記第１の誘電体材料内、または前記第１の界面領域内のうちの少なくとも１つに存在する、第１の誘電体材料と、
前記第１のトレンチの前記近位部分内の前記第１の誘電体材料の内側に配置された、第１のゲート材料と、を備える、第１のトレンチと、
前記第１の導電型の第２の半導体領域であって、前記第２の半導体領域は、第２の厚さによって特徴付けられる、前記第１の導電型の第２の半導体領域と、
第２の所定の深さを有し、前記第２の半導体領域内に延在し、それによって、前記第２の半導体領域と前記第２のトレンチとの間に配置される第２の界面領域を画定する第２のトレンチであって、前記第２のトレンチは、
前記第２のトレンチの近位部分内、および前記第２のトレンチの遠位部分内に配置された第２の誘電体材料であって、意図的に導入された電荷が、前記第２のトレンチの前記近位部分内に配置された前記第２の誘電体材料内、または前記第２の界面領域内のうちの少なくとも１つに提供される、第２の誘電体材料と、
前記第２のトレンチの前記近位部分内の前記第２の誘電体材料の内側に配置された、第２のゲート材料と、を備える、第２のトレンチと、
を有する、半導体装置。
【請求項４６】
前記第１の導電型の前記半導体層に結合された第１のソース領域と、前記第１の導電型の前記半導体層に結合された第２のソース領域と、
前記第１の半導体領域と前記第２の半導体領域との間に配置されたトレンチ分離領域と、をさらに備える、請求項４５に記載の半導体装置。
【請求項４７】
前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型である、請求項４５に記載の半導体装置。
【請求項４８】
前記第１の誘電体材料および前記第２の誘電体材料は、酸化シリコン材料を含む、請求項４５に記載の半導体装置。
【請求項４９】
前記第１のトレンチの前記遠位部分内に配置された前記第１の誘電体材料、および前記第２のトレンチの前記遠位部分内に配置された前記第２の誘電体材料は、前記第１の誘電体材料および前記第２の誘電体材料の内側に配置された第３の誘電体材料をさらに備える、請求項４５に記載の半導体装置。
【請求項５０】
前記第３の誘電体材料は、フッ化アルミニウムを含む、請求項４９に記載の半導体装置。
【請求項５１】
前記意図的に導入された電荷は、セシウムイオンの領域に関連する正味正電荷を含む、請求項４５に記載の半導体装置。
【請求項５２】
前記意図的に導入された電荷は、ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンの領域に関連する正味負電荷を含む、請求項４５に記載の半導体装置。
【請求項５３】
前記意図的に導入された電荷は、前記第１の半導体領域内、および前記第２の半導体領域内にも存在する、請求項４５に記載の半導体装置。
【請求項５４】
第１のドレイン領域は、前記第１の半導体領域まで延在する前記第１の導電型の第１のシンカー領域によって、前記第１の半導体領域に電気的に接続され、
第２のドレイン領域は、前記第２の半導体領域まで延在する前記第２の導電型の第２のシンカー領域によって、前記第２の半導体領域に電気的に接続される、請求項４５に記載の半導体装置。
【請求項５５】
前記第１の半導体領域および前記第２の半導体領域は、第１の電圧を受け取るように適合される、請求項４５に記載の半導体装置。
【請求項５６】
前記第１の電圧以下の第２の電圧で動作するように適合されたＭＯＳトランジスタを含む、第３の半導体領域をさらに備える、請求項５５に記載の半導体装置。
【請求項５７】
半導体装置を製造する方法であって、
第１の導電型の半導体層を提供するステップと、
前記第１の導電型の前記半導体層上に第２の導電型の半導体層を形成するステップと、
前記第２の導電型の前記半導体層上に絶縁層を形成するステップと、
少なくとも前記第２の導電型の前記半導体層内にトレンチをエッチングするステップと、前記トレンチ内、および前記第２の導電型の前記半導体層上に熱酸化物層を形成するステップと、
前記熱酸化物層内にイオンを注入するステップと、
第２の絶縁層を形成し、それによって、前記トレンチの少なくとも一部を充填するステップと、
前記トレンチの一部から前記第２の絶縁層を除去するステップと、
前記トレンチ内、および前記エピタキシャル層上に酸化物層を形成するステップと、
トレンチ内に材料を形成するステップと、
１つ以上のデバイス領域を形成するステップと、
前記材料の上に第３の絶縁層を形成するステップと、
前記第３の絶縁層をパターニングするステップと、
ソース金属層を形成するステップと、
を含む、半導体装置を製造する方法。
【請求項５８】
前記第１の導電型の前記半導体層は、リン、アンチモン、またはヒ素のうちの少なくとも１つでドープされた、ｎ＋ドープした基板を備える、請求項５７に記載の方法。
【請求項５９】
前記第２の導電型の前記半導体層は、前記第１の導電型の前記半導体層上にｎ型材料層を含み、かつ前記ｎ型材料層上にｐ型材料層を含む、多層構造体を備える、請求項５７に記載の方法。
【請求項６０】
前記第２の導電型の前記半導体層は、前記第１の導電型の前記半導体層上にｎ型材料層を備える、請求項５７に記載の方法。
【請求項６１】
前記トレンチは、前記第１の導電型の前記半導体層まで延在する、請求項５７に記載の方法。
【請求項６２】
前記イオンは、セシウムイオンを含む、請求項５７に記載の方法。
【請求項６３】
前記第２の絶縁層をキャップするステップと、
前記セシウムイオンをアニールするように、熱処理を実行するステップと、
をさらに含む、請求項６２に記載の方法。
【請求項６４】
前記イオンは、ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンを含む、請求項５７に記載の方法。
【請求項６５】
前記第２の絶縁層をキャップするステップと、
前記ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンをアニールするように、熱処理を実行するステップと、
をさらに含む、請求項６４に記載の方法。
【請求項６６】
前記第１の導電型の前記半導体層を薄くするステップと、
ドレイン金属層を形成するステップと、
をさらに含む、請求項５７に記載の方法。
【請求項６７】
前記材料は、ポリシリコンを含む、請求項５７に記載の方法。
【請求項６８】
前記第２の絶縁層は、多層誘電体スタックを備える、請求項５７に記載の方法。
【請求項６９】
前記多層誘電体スタックは、
酸化シリコンの層と、
窒化シリコンの層と、
酸化シリコンの第２の層と、
を備える、請求項６８に記載の方法。
【請求項７０】
半導体装置を製造する方法であって、
第１の導電型の半導体層を提供するステップと、
前記第１の導電型の前記半導体層上に第２の導電型の半導体層を形成するステップと、
前記第２の導電型の前記半導体層上に絶縁層を形成するステップと、
少なくとも前記第２の導電型の前記半導体層内に１つ以上のトレンチをエッチングするステップと、
前記１つ以上のトレンチ内に第２の絶縁層を形成するステップと、
前記第２の絶縁層内にイオンを注入するステップと、
第３の絶縁層を形成し、それによって、前記１つ以上のトレンチの少なくとも一部を充填するステップと、
少なくとも前記第２の導電型の前記半導体層内に追加トレンチをエッチングするステップと、
前記追加トレンチ内にゲート酸化層を形成するステップと、
前記追加トレンチ内にゲート材料を形成するステップと、
１つ以上のデバイス領域を形成するステップと、
ソース金属層を形成するステップと、
を含む、半導体装置を製造する方法。
【請求項７１】
前記ゲート材料の上に第２の酸化物層を形成するステップと、
前記ソース金属層を形成する前に、前記第２の酸化物層をパターニングするステップと、をさらに含む、請求項７０に記載の方法。
【請求項７２】
前記第１の導電型の前記半導体層を薄くするステップと、
ドレイン金属層を形成するステップと、
をさらに含む、請求項７０に記載の方法。
【請求項７３】
第１の導電型の前記半導体層は、リン、アンチモン、またはヒ素のうちの少なくとも１つでドープされた、ｎ＋ドープした基板を備える、請求項７０に記載の方法。
【請求項７４】
前記第１の導電型の前記半導体層は、ｎ型材料層を含む、請求項７３に記載の方法。
【請求項７５】
前記イオンは、ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンを含む、請求項７３に記載の方法。
【請求項７６】
前記ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンをアニールするように、熱処理を実行するステップをさらに含む、請求項７５に記載の方法。
【請求項７７】
前記第１の導電型の前記半導体層は、ｐ＋ドープした基板を備える、請求項７０に記載の方法。
【請求項７８】
前記第１の導電型の前記半導体層は、ｐ型材料層を備える、請求項７７に記載の方法。
【請求項７９】
前記イオンは、セシウムイオンを含む、請求項７７に記載の方法。
【請求項８０】
前記セシウムイオンをアニールするように、熱処理を実行するステップをさらに含む、請求項７９に記載の方法。
【請求項８１】
前記１つ以上のトレンチは、前記第１の導電型の前記半導体層まで延在する、請求項７０に記載の方法。
【請求項８２】
前記第２の絶縁層は、熱酸化物層を含む、請求項７０に記載の方法。
【請求項８３】
第３の絶縁層を形成するステップは、前記１つ以上のトレンチを完全に充填する、請求項７０に記載の方法。
【請求項８４】
前記絶縁層は、多層誘電体スタックを含む、請求項７０に記載の方法。
【請求項８５】
前記多層誘電体スタックは、
酸化シリコンの層と、
窒化シリコンの層と、
を備える、請求項８４に記載の方法。
【請求項８６】
半導体装置を製造する方法であって、
第１の導電型の半導体層を提供するステップと、
前記第１の導電型の前記半導体層上に第２の導電型の半導体層を形成するステップと、
前記第２の導電型の前記半導体層上に絶縁層を形成するステップと、
少なくとも前記第２の導電型の前記半導体層内にトレンチをエッチングするステップと、前記トレンチ内、および前記第２の導電型の前記半導体層上に酸化物層を形成するステップと、
前記酸化物層内にイオンを注入するステップと、
第２の絶縁層を形成し、それによって、前記トレンチを充填するステップと、
１つ以上のデバイス領域を形成するステップと、
金属層を形成するステップと、
を含む、半導体装置を製造する方法。
【請求項８７】
前記トレンチは、前記第１の導電型の前記半導体層まで延在する、請求項８６に記載の方法。
【請求項８８】
前記イオンは、セシウムイオンを含む、請求項８６に記載の方法。
【請求項８９】
前記第２の絶縁層をキャップするステップと、
前記セシウムイオンをアニールするように、熱処理を実行するステップと、
をさらに含む、請求項８８に記載の方法。
【請求項９０】
前記イオンは、ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンを含む、請求項８６に記載の方法。
【請求項９１】
前記第２の絶縁層をキャップするステップと、
前記ヨウ素、臭素、クロミウム、アルミニウム、または塩素イオンをアニールするように、熱処理を実行するステップと、
をさらに含む、請求項９０に記載の方法。
【請求項９２】
前記第２の絶縁層は、多層誘電体スタックを含む、請求項８６に記載の方法。