(57)【要約】【課題】素子分離領域の形成においてボイドや転位の発生を防止する。【解決手段】半導体基板１の一主面にマスク膜８を形成し、マスク膜８をマスクとして第１の幅Ｘ１を有する第１素子分離溝６ａ、第１の幅Ｗ１より大きい第３の幅Ｗ３を有する第３素子分離溝６ｃを半導体基板１に形成し、第１素子分離溝６ａを完全に埋設し、第３素子分離溝６ｃを完全に埋設しない低流動性薄膜９を形成し、第３素子分離溝６ｃ内に形成された低流動性薄膜９を除去して第３素子分離溝６ｃの底面を露出させ、底面が露出された第３素子分離溝６ｃの内部を埋設しマスク膜８の上面を完全に覆うように非流動性の第２絶縁膜５を形成する。本発明によれば、素子分離領域の形成においてボイドや転位の発生を防止することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板の一主面にマスク膜を形成するマスク膜形成工程と、
前記マスク膜をマスクとして第１の幅を有する第１素子分離溝、前記第１の幅より大きい第３の幅を有する第３素子分離溝を前記半導体基板に形成する素子分離溝形成工程と、
前記第１素子分離溝を完全に埋設し、前記第３素子分離溝を完全に埋設しない低流動性薄膜を形成する流動性薄膜形成工程と、
前記第３素子分離溝内に形成された前記低流動性薄膜を除去して前記第３素子分離溝の底面を露出させる流動性薄膜除去工程と、
底面が露出された前記第３素子分離溝の内部を埋設し前記マスク膜の上面を完全に覆うように非流動性の第２絶縁膜を形成する第２絶縁膜形成工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離溝形成工程においては、前記第１の幅より大きく前記第３の幅よりも小さい第２の幅を有する第２素子分離溝を前記半導体基板にさらに形成し、
前記流動性薄膜形成工程においては、前記第２素子分離溝を完全に埋設しないよう低流動性薄膜を形成し、
前記流動性薄膜除去工程においては、前記第２素子分離溝の底面が露出しないよう、前記第２素子分離溝内に形成された前記低流動性薄膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記流動性薄膜除去工程においては、前記第２素子分離溝内に形成された前記低流動性薄膜の上面が第２素子分離溝の上端よりも下方に位置するよう、前記低流動性薄膜を除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記流動性薄膜除去工程においては、前記第１素子分離溝内に形成された前記低流動性薄膜の上面が第１素子分離溝の上端よりも上方に位置するよう、前記低流動性薄膜を除去することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記流動性薄膜形成工程においては、流動性を低下させたオリゴマーであるシリコン化合物をＣＶＤ法により形成することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記流動性薄膜除去工程の前に前記低流動性薄膜を改質させる第１アニール工程をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１アニール工程は、前記第１素子分離溝内に形成された前記低流動性薄膜の上部が改質され、前記第１素子分離溝内に形成された前記低流動性薄膜の下部が未改質となる条件で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１アニール工程は、約４００℃での酸化処理を含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第１アニール工程は、約７００℃での酸化処理をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
第２絶縁膜形成工程を行った後、前記低流動性薄膜をさらに改質させる第２アニール工程をさらに備えることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第２アニール工程は、約９００℃での酸化処理を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２アニール工程は、約７００℃での酸化処理をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１アニール工程の前に、前記マスク膜より上方に形成された前記第２絶縁膜を前記マスク膜が露出するまでＣＭＰ法により除去する工程をさらに備えることを特徴とする請求項６乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第２絶縁膜形成工程をＨＤＰ−ＣＶＤ法により行うことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
半導体基板に形成された第１の幅を有する第１素子分離溝と、
前記第１素子分離溝を埋設する第１素子分離膜と、
前記半導体基板に形成され、前記第１の幅より大きい第３の幅を有する第３素子分離溝と、
前記第３素子分離溝を埋設する第３素子分離膜と、を備え、
前記第１素子分離膜は流動性薄膜を改質して得られる第１絶縁膜で構成され、前記第３素子分離膜は非流動性薄膜からなる第２絶縁膜で構成され、前記第３素子分離膜は前記第３素子分離溝の底面に接して設けられていることを特徴とする半導体装置。
【請求項１６】
前記半導体基板に形成され、前記第１の幅より大きく前記第３の幅よりも小さい第２の幅を有する第２素子分離溝と、
前記第２素子分離溝を埋設する第２素子分離膜と、をさらに備え、
前記第２素子分離絶縁膜は前記第１絶縁膜の上に前記第２絶縁膜が配置された積層膜で構成されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第３素子分離溝の内部には、前記第１絶縁膜が残存していないことを特徴とする請求項１５又は１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にアスペクト比（溝幅に対する溝深さの比）が異なる複数の素子分離溝を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置では、隣接する素子の間に絶縁膜（素子分離絶縁膜）を設け、これによって素子間の絶縁を確保するようにしている。素子分離絶縁膜は、半導体基板に設けた溝（素子分離溝）の中に絶縁膜を埋め込むことによって形成されるが、近年の微細化の進展に伴って素子分離溝のアスペクト比が大きくなっており、素子分離溝内に絶縁膜を確実に埋め込むことが難しくなっている。
【０００３】
アスペクト比の大きい素子分離溝の中にも確実に絶縁膜を埋め込むことのできる方法として知られているのが、ポリシラザンを用いたＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）法である。特許文献１および特許文献２には、ＳＯＤ法により素子分離溝を埋設する方法が開示されている。まず初めに、溝が形成された半導体基板の表面にポリシラザン含有原料を、スピンコーティング法によって塗布しＳＯＤ膜を成膜する。スピンコーティング法において用いるポリシラザン含有原料は液状であり、高い流動性を有している。このため、ＳＯＤ膜はアスペクト比の大きい素子分離溝の中にもよく浸入する。次いで、酸化アニール処理を行うことにより、ＳＯＤ膜を改質し、硬化する。以上の工程により、ＳＯＤ法による素子分離絶縁膜が完成する。
【０００４】
また、特許文献３には、ＳＯＤ法により素子分離溝を埋設する第１絶縁膜を形成した後、幅の狭い溝に埋設された第１絶縁膜をリセスし、流動性を有さないＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＣＶＤ法により形成する第２絶縁膜でリセス空間を埋設する素子分離絶縁膜の形成方法が開示されている。
【０００５】
特許文献４には、素子分離溝をＨＤＰ−ＣＶＤ膜で完全に埋設した後、表面に形成される凹凸をＳＯＤ膜で埋設し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により表面を平坦化する素子分離絶縁膜の形成方法が開示されている。
【０００６】
一方、特許文献５には、ＳＯＤ膜に代えて流動性ＣＶＤ（Ｆｌｏｗａｂｌｅ  ＣＶＤ）法が提案されている。流動性ＣＶＤ法による埋設は、原料として有機シランや有機シロキサンを用い、流動性のあるシリコン化合物（主にシラノール（Ｓｉ（ＯＨ）４）膜をＣＶＤ法で成膜した後、酸化反応で酸化シリコン膜へと改質させる方法である。流動性のあるシリコン化合物膜は、ＳＯＤ膜と同様に狭スペースへと浸入できるため埋設性に優れ、ボイドが生じにくいという利点がある。特許文献５には、幅の異なる素子分離溝を流動性ＣＶＤ膜とＨＤＰ膜とで埋設する方法が開示されている。具体的には、幅の狭い溝を完全に埋設し幅の広い溝を完全に埋設しないように、流動性ＣＶＤ法により流動性ＣＶＤ膜を形成した後、形成された流動性ＣＶＤ膜に対して酸化アニール処理を行い、さらに埋設されていない幅の広い溝をＨＤＰ膜で完全に埋設する方法が示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３０７６２６号公報
【特許文献２】特開２００５−０４５２３０号公報
【特許文献３】特開２０１０−２６３１２９号公報
【特許文献４】特開２００５−２８５８１８号公報
【特許文献５】特開２０１２−２３１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１乃至３に記載されたＳＯＤ法では、半導体基板上にＳＯＤ膜を形成した後、酸化アニール処理を施すとＳＯＤ膜が堆積収縮するために収縮応力が発生する。微細化された半導体装置では、この収縮応力に起因して半導体基板に転位結晶欠陥が発生し、半導体装置の動作を阻害する問題がある。
【０００９】
また、特許文献４に記載されたＨＤＰ−ＣＶＤ膜では、素子分離溝の幅が狭くなると、溝を完全に埋設することが困難となり溝内にボイドが形成される問題がある。
【００１０】
さらに、特許文献５に記載された流動性ＣＶＤ膜とＨＤＰ膜で素子分離溝を埋設する方法であっても、ＳＯＤ膜の場合と同様に、半導体基板内に転位と呼ばれる結晶欠陥が生じる可能性がある。具体的に説明すると、流動性ＣＶＤ膜の酸化アニール処理では、酸化アニール処理の前後において流動性ＣＶＤ膜の体積収縮が発生する。流動性ＣＶＤ膜の体積が収縮する際には半導体基板の内部に応力が発生し、この応力によって、半導体基板内に転位欠陥が発生しやすくなる。この転位欠陥は、半導体基板に隣接して対向する各々の素子分離溝の幅が異なるほど発生しやすくなる。すなわち半導体基板を中心にして両側に発生する収縮応力が不均衡になるほど半導体基板に対して一方的な応力が加わることとなる。この結果、半導体基板自体の弾性変形の臨界点を超えると転位欠陥が発生する。
【００１１】
半導体基板の転位欠陥は、電流リークの原因となり半導体装置の正常動作を阻害する。したがって、半導体基板に転位欠陥を生じさせることなく、幅の異なる素子分離溝に確実に素子分離絶縁膜が埋設された半導体装置およびその製造方法が求められている。
【課題を解決するための手段】
【００１２】
本発明による半導体装置の製造方法は、半導体基板の一主面にマスク膜を形成するマスク膜形成工程と、前記マスク膜をマスクとして第１の幅を有する第１素子分離溝、前記第１の幅より大きい第３の幅を有する第３素子分離溝を前記半導体基板に形成する素子分離溝形成工程と、前記第１素子分離溝を完全に埋設し、前記第３素子分離溝を完全に埋設しない低流動性薄膜を形成する流動性薄膜形成工程と、前記第３素子分離溝内に形成された前記低流動性薄膜を除去して前記第３素子分離溝の底面を露出させる流動性薄膜除去工程と、底面が露出された前記第３素子分離溝の内部を埋設し前記マスク膜の上面を完全に覆うように非流動性の第２絶縁膜を形成する第２絶縁膜形成工程と、を備えることを特徴とする。
【００１３】
本発明による半導体装置は、半導体基板に形成された第１の幅を有する第１素子分離溝と、前記第１素子分離溝を埋設する第１素子分離膜と、前記半導体基板に形成され、前記第１の幅より大きい第３の幅を有する第３素子分離溝と、前記第３素子分離溝を埋設する第３素子分離膜と、を備え、前記第１素子分離膜は流動性薄膜を改質して得られる第１絶縁膜で構成され、前記第３素子分離膜は非流動性薄膜からなる第２絶縁膜で構成され、前記第３素子分離膜は前記第３素子分離溝の底面に接して設けられていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ボイドが発生しやすい第１素子分離溝については流動性薄膜を酸化アニールして得られる第１絶縁膜で埋設し、大きな応力変化が生じる第３素子分離溝については収縮応力が発生しない第２絶縁膜で埋設する構成としているため、ボイドや転位の発生を防止することができる。これにより、例えば、第１素子分離溝と第３素子分離溝との間に第２素子分離溝が存在し、その内部に埋設された絶縁膜に収縮応力が発生しても、隣接する第３素子分離溝を埋設している第２絶縁膜が間に位置する半導体基板の引っ張りを防止するように機能するので、半導体基板に発生する転位欠陥を回避することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る半導体装置１００の構造を示す模式的な平面図である。
【図２】図１のＡ−Ａ' 線に沿った断面図である。
【図３】半導体装置１００の製造方法を説明するための平面図である。
【図４】図３のＡ−Ａ' 線に沿った断面図である。
【図５】半導体装置１００の製造方法を説明するための断面図であり、図３のＡ−Ａ' 線に沿った断面に相当している。
【図６】半導体装置１００の製造方法を説明するための断面図であり、図３のＡ−Ａ' 線に沿った断面に相当している。
【図７】半導体装置１００の製造方法を説明するための断面図であり、図３のＡ−Ａ' 線に沿った断面に相当している。
【図８】半導体装置１００の製造方法を説明するための断面図であり、図３のＡ−Ａ' 線に沿った断面に相当している。
【図９】流動条件の評価方法を説明するための断面図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
まず、本発明の実施形態となる半導体装置１００の構成について、図１と図２を参照しながら説明する。
【００１８】
図１は、半導体装置１００の素子分離構造を示す略平面図であり、図２は図１のＡ−Ａ'線に沿った略断面図である。なお、以下に説明する活性領域は、ソース／ドレイン不純物拡散層を備えるトランジスタやダイオードなどの半導体素子が形成される領域を意味している。したがって、本実施形態の半導体装置１００は、図２に示す活性領域２にトランジスタなどの半導体素子が形成され、半導体素子を配線で接続することによって構成される電子回路を有する。本実施形態の半導体装置１００は、該電子回路を用いたロジック系半導体装置であっても構わないし、電子回路に加えてメモリ機能素子を有するＤＲＡＭやＮＡＮＤフラッシュなどのメモリ系半導体装置であっても構わない。
【００１９】
図１を参照する。本実施形態による半導体装置１００は、半導体基板１に複数の活性領域２（２ａ乃至２ｃ）が設けられている。Ｘ方向において隣接している複数の活性領域２は、Ｘ方向の間隔をＸ１として配置される第１活性領域２ａと、第１活性領域２ａとの間隔をＸ２として配置される第２活性領域２ｂと、第２活性領域２ｂとの間隔をＸ３として配置される第３活性領域２ｃを含んでいる。図１では、第１活性領域２ａ、第２活性領域２ｂ、第３活性領域２ｃがいずれもＹ方向を長手方向とする構成を有しているが、本発明がこれに限るものではない。ここで、間隔Ｘ１乃至Ｘ３は、Ｘ１＜Ｘ２＜Ｘ３となっている。活性領域２ａ乃至２ｃのＹ方向における長さは一定である。夫々の活性領域２（２ａ乃至２ｃ）の周囲には、素子分離膜３が配置されており、各々の活性領域２を電気的に分離する素子分離領域を構成している。
【００２０】
素子分離膜３は、第１絶縁膜４及び第２絶縁膜５からなる。第１絶縁膜４は、隣接する活性領域２ａで挟まれた領域に配置されているほか、第１活性領域２ａと第２活性領域２ｂの間に位置する部分の底部にも配置される。第２絶縁膜５は、隣接する活性領域２ａで挟まれた領域を除き、活性領域２を取り囲むように配置されている。
【００２１】
図２を参照する。半導体基板１において、素子が形成される一方の表面（一主面）には、素子分離領域が配置されている。素子分離領域は、素子分離溝６（６ａ乃至６ｃ）の内部に素子分離膜３（３ａ乃至３ｃ）が配置されたＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離溝６は、Ｘ方向における第１の幅がＸ１である第１素子分離溝６ａと、第２の幅がＸ２である第２素子分離溝６ｂと、第３の幅がＸ３である第３素子分離溝６ｃとに区分される。ここで、第１の幅Ｘ１は前述した間隔Ｘ１と同値であり、第２の幅Ｘ２と第３の幅Ｘ３も同様である。
【００２２】
第１素子分離溝６ａには、改質した流動性薄膜からなる第１絶縁膜４（４ａ）で構成された第１素子分離膜３ａが配置されている。第２素子分離溝６ｂには、下部に設けられた第１絶縁膜４（４ｂ）と、上部に設けられた非流動性薄膜からなる第２絶縁膜５（５ｂ）で構成された第２素子分離膜３ｂが配置されている。第３素子分離溝６ｃには、第２絶縁膜５（５ｃ）で構成された第３素子分離膜３ｃが配置されている。
【００２３】
ここで、第２素子分離膜３ｂを構成している第２絶縁膜５は、第１絶縁膜４に積層されている。活性領域２は、隣接する第１素子分離溝６ａで挟まれた半導体基板１と、第１素子分離溝６ａと第２素子分離溝６ｂで挟まれた半導体基板１と、第２素子分離溝６ｂと第３素子分離溝６ｃで挟まれた半導体基板１に夫々が設けられている。また、第１素子分離溝６ａにおける第１絶縁膜４の上面と、第２素子分離溝６ｂ並びに第３素子分離溝６ｃにおける第２絶縁膜５の上面は、活性領域２を構成する半導体基板１の上面と同一平面になっている。
【００２４】
本実施形態における半導体装置１００の製造方法について、図３から図８を参照しながら説明する。各図は、半導体装置１００を構成している素子分離溝と素子分離膜の製造工程図面であり、図３は平面図、その他の図面は図３のＡ−Ａ'線に沿った断面図である。なお説明は、主に断面図を用いて行うものとする。
【００２５】
図３と図４を参照する。まず、熱ＣＶＤ法によって、シリコンからなる半導体基板１（シリコン基板１）の上面（一主面）に、シリコン酸化膜（ＳｉＯ２）からなる犠牲膜７と、シリコン窒化膜（Ｓｉ３Ｎ４）からなるマスク膜８を形成する。次に、フォトリソグラフィ法とドライエッチング法を用いてマスク膜８と犠牲膜７をパターニングし、さらに、マスク膜８と犠牲膜７をマスクとしてシリコン基板１のパターニングを行う。これにより、シリコン基板１がＺ方向にエッチングされ、活性領域２（２ａ乃至２ｃ）を区画するための素子分離溝６（６ａ乃至６ｃ）が形成される。
【００２６】
素子分離溝６の内壁は、全てシリコン基板１が露出しており、素子分離溝６の上端よりも上方にマスク膜８が残留している。複数の活性領域２は、Ｘ方向へ点在する島状のパターンとして形成される。夫々の活性領域２は、Ｙ方向を長手方向とする形状を有しており、その上面はマスク膜８で覆われている。また素子分離溝６は、狭小分離溝となる第１素子分離溝６ａと、広大分離溝となる第３素子分離溝６ｃと、中間幅分離溝となる第２素子分離溝６ｂを含む。このとき、第１素子分離溝６ａのＸ方向の幅Ｘ１は例えば３０ｎｍ未満であり、同様に第２素子分離溝６ｂの幅Ｘ２は３０ｎｍ以上かつ１００ｎｍ未満であり、第３素子分離溝６ｃの幅Ｘ３は１００ｎｍ以上である。各々の活性領域２のＸ方向の幅は例えば３０ｎｍとしている。
【００２７】
図５を参照する。ＣＶＤ法によって、第１素子分離溝６ａ乃至第３素子分離溝６ｃの内部へ低流動性薄膜９を形成する。ここで低流動性薄膜９とは、流動性を低下させたオリゴマーであるシリコン化合物（ＳｉＨＸＮＹ）を例示することができる。このときのＣＶＤ条件（以降、低流動条件と称する）は、原料ガスとしてトリシリルアミン（Trisilylamine：ＴＳＡ）［（ＳｉＨ３）３Ｎ］）、アンモニア（ＮＨ３）、アルゴン（Ａｒ）を用いて、夫々のガス流量を６００ｓｃｃｍ[Standard cubic centimeter per minute]（（ＳｉＨ３）３Ｎ）、５２５ｓｃｃｍ（ＮＨ３）、５７００ｓｃｃｍ（Ａｒ）としている。これに対して、流動性を低下させない流動性薄膜のＣＶＤ条件（以降、標準条件と称する）では、夫々のガス流量を６００ｓｃｃｍ（（ＳｉＨ３）３Ｎ）、５００ｓｃｃｍ（ＮＨ３）、５４００ｓｃｃｍ（Ａｒ）としている。
【００２８】
低流動条件では、アンモニアとアルゴンの流量を増加させることで成膜中のラジカルを増加させている。このように増加したラジカルは、シリコン化合物と活発に化学結合してシリコン化合物の分子量を増加させるが、側鎖として結合するのでシリコン化合物の密度は低下する。流動性は動粘度に反比例し、動粘度は密度に反比例するので、ここでは、シリコン化合物の密度を低下させることによって、シリコン化合物の流動性を低下させている。
【００２９】
また流動性の大小は、幅が５００ｎｍのスペース部における流動性薄膜の高さ（厚さ）で定義しており、標準条件における流動性薄膜の高さよりも１５％以上減少する条件を低流動条件と称している。つまり、図９に示すように、幅Ｗが５００ｎｍであるスペース状部１１が設けられた基板１０上に流動性薄膜Ｆを成膜した場合、スペース状部１１における流動性薄膜Ｆの厚さＴｂｔｍによって評価する。一例として、流動性薄膜Ｆのスペース状部１１における厚さＴｂｔｍが標準条件において２３０ｎｍである場合、低流動条件においては１９０ｎｍ、高流動条件においては３２５ｎｍとなる。また、流動性薄膜Ｆのライン状部１２における厚さＴｔｏｐが標準条件において６９ｎｍである場合、低流動条件においては７４ｎｍ、高流動条件においては５２ｎｍとなる。
【００３０】
そして、低流動条件で成膜した低流動性薄膜９の成膜量は、第１素子分離溝６ａだけを完全に埋め込むように適宜調整する。このとき低流動性薄膜９は、第３素子分離溝６ｃの内壁を覆っているが、第２素子分離溝６ｂでは完全に埋め込まない程度に滞留している。
【００３１】
なお低流動性薄膜９を標準条件で成膜すると、第１素子分離溝６ａ並びに第２素子分離溝６ｂに形成された薄膜の一部が第３素子分離溝６ｃへ流動してしまうので、第３素子分離溝６ｃにおける薄膜は、第３素子分離溝６ｃを完全に埋め込まない程度まで増加する。つまり、第３素子分離溝６ｃの内壁だけに薄膜を成膜するには、薄膜を低流動条件で成膜する必要がある。
【００３２】
次に、図６に示すように、低流動性薄膜９に１回目の酸化処理（以降、第１アニールと称する。）を施して、シリコン酸化膜からなる第１絶縁膜４へ改質させる。第１アニールは、約４００℃での酸化処理と約７００℃での酸化処理を連続して実施する。但し、第１アニールでは、約４００℃での酸化処理だけを行って、約７００℃での酸化処理は後続工程で実施しても良い。このとき、第２素子分離溝６ｂにおける低流動性薄膜９は、全て第１絶縁膜４（４ｂ）に改質しており、第３素子分離溝６ｃにおける低流動性薄膜９は、全て第１絶縁膜４（４ｃ）に改質している。しかし、第１素子分離溝６ａにおける低流動性薄膜９は、上部だけが改質して第１絶縁膜４（４ａ）となっており、下部は酸化不足のため未改質状態の低流動性薄膜９として残留している。
【００３３】
図７を参照する。ウエットエッチング法によって、第３素子分離溝６ｃに形成された第１絶縁膜４ｃを除去して、第３素子分離溝６ｃの底面を含む内壁を露出させる。このウエットエッチング法では、フッ化アンモニウム（ＮＨ４Ｆ）とフッ化水素（ＨＦ）と水（Ｈ２Ｏ）を混合した緩衝フッ酸を用いることができる。このとき、第２素子分離溝６ｂにおける第１絶縁膜４ｂも上部が除去されてリセスされた状態となるので、第１絶縁膜４ｂの上面は第２素子分離溝６ｂの上端よりも下方に位置している。また、第１素子分離溝６ａにおける第１絶縁膜４ａはマスク膜８の上面から一部リセスされた状態となっているが、第１絶縁膜４ａの上面は第１素子分離溝６ａの上端よりも上方に位置している。
【００３４】
図８を参照する。ＨＤＰ−ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜からなる第２絶縁膜５を成膜する。第２絶縁膜５は、流動性を生じることなく非流動性薄膜となっている。この第２絶縁膜５によって、第２素子分離溝６ｂと第３素子分離溝６ｃは、完全に埋め込まれる。つまり、第２素子分離溝６ｂは第１絶縁膜４ｂと第２絶縁膜５（５ｂ）で埋め込まれており、第３素子分離溝６ｃは第２絶縁膜５（５ｃ）で埋め込まれている。なお、第１素子分離溝６ａは第１絶縁膜４ａと低流動性薄膜９で埋め込まれており、第２絶縁膜５の成膜後も、第１素子分離溝６ａの底部における低流動性薄膜９は、未改質のままで残留している。
【００３５】
次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、第２絶縁膜５の上部を除去して、マスク膜８を露出させる。このとき、素子絶縁溝６の上方に形成された第２絶縁膜５の上面は、マスク膜８の上面と同一平面を構成している。
【００３６】
図２を参照する。未改質のままで残留していた第１素子分離溝６ａの低流動性薄膜９に２回目の酸化処理（以降、第２アニールと称する。）を施して、シリコン酸化膜からなる第１絶縁膜４ａへ改質させる。第２アニールでは、約９００℃での酸化処理を実施する。但し、第１アニールにおいて、約４００℃での酸化処理だけを実施した場合は、約７００℃での酸化処理と約９００℃での酸化処理を連続して実施する。さらに第２アニールでは、第１アニールにおける酸化処理内容に係らず、約４００℃での酸化処理と約７００℃での酸化処理と約９００℃での酸化処理を連続して実施しても良い。
【００３７】
この第２アニールにより、未改質のままで残留していた低流動性薄膜９は、全て第１絶縁膜４ａへ改質する。この第１絶縁膜４ａは、既に改質して第１素子分離溝６ａの上部に存在していた第１絶縁膜４ａと一体化して形成されるので、第１素子分離溝６ａは第１絶縁膜４ａだけで埋め込まれている。
【００３８】
次に、ウエットエッチング法によって、マスク膜８の側面に残留していたシリコン酸化膜からなる第１絶縁膜４並びに第２絶縁膜５を除去する。このウエットエッチング法では、緩衝フッ酸を用いることができる。このとき、第１素子分離溝６ａを埋め込んでいる第１絶縁膜４ａの上面は、マスク膜８の下方におけるシリコン基板１の上面と同一平面になっており、第２素子分離溝６ｂを埋め込んでいる第２絶縁膜５ｂの上面と、第３素子分離溝６ｃを埋め込んでいる第２絶縁膜５ｃの上面も同様となる。
【００３９】
次に、ウエットエッチング法によって、シリコン窒化膜からなるマスク膜８を除去する。このウエットエッチング法では、熱リン酸を用いることができる。このとき、マスク膜８の下方における活性領域２の上面が露出するので、活性領域２の上面と、第１素子分離溝６ａを埋め込んでいる第１絶縁膜４ａの上面と、第２素子分離溝６ｂを埋め込んでいる第２絶縁膜５ｂの上面と、第３素子分離溝６ｃを埋め込んでいる第２絶縁膜５ｃの上面とは同一平面となる。
【００４０】
このように、本実地形態における製法では、第１素子分離溝並びに第２素子分離溝から第３素子分離溝へ流動する流動性薄膜量が十分に少なくなるように低流動性薄膜を形成してから、その低流動性薄膜を第１絶縁膜へ改質している。その後、第３素子分離溝における第１絶縁膜を完全に除去するが、第１素子分離溝と第２素子分離溝における第１絶縁膜も除去されてリセスが生じる。ここで、リセス深さが最小となるように、除去する第１絶縁膜の膜厚を低流動性薄膜の膜厚により調整しているので、リセスに起因した第２絶縁膜中におけるボイドの発生を防止することができる。
【００４１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４２】
例えば、上記実施形態では、第３素子分離溝６ｃに形成された第１絶縁膜４ｃを全て除去しているが、本発明において第３素子分離溝６ｃに形成された第１絶縁膜４ｃを完全に除去することは必須でなく、少なくとも第３素子分離溝６ｃの底面が露出するまで第１絶縁膜４ｃを除去すれば足りる。
【符号の説明】
【００４３】
１        半導体基板（シリコン基板）
２，２ａ〜２ｃ    活性領域
３，３ａ〜３ｃ    素子分離膜
４，４ａ〜４ｃ    絶縁膜
５，５ｂ，５ｃ    絶縁膜
６，６ａ〜６ｃ    素子分離溝
７        犠牲膜
８        マスク膜
９        低流動性薄膜
１０      基板
１１      スペース状部
１２      ライン状部
１００    半導体装置
Ｆ        流動性薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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