(57)【要約】【課題】ソース接地ＦＥＴを用いた増幅器のドレイン電流のばらつき低減を図る。【解決手段】共にソース接地されたミラートランジスタ１０１及びアンプトランジスタ１０２は、各々のゲートがゲート抵抗器３０１を介して相互に接続され、ミラートランジスタ１０１の電流を基準電流として、ミラートランジスタ１０１及びアンプトランジスタ１０２によりカレントミラー回路を構成することにより、高周波信号の増幅を行うアンプトランジスタ１０２のドレイン電流を制御可能としてなる高周波増幅器であって、ミラートランジスタ１０１は、そのゲートとグランドとの間にシャント抵抗器３０２が接続されると共に、そのドレインとアンプトランジスタ１０２のゲートは、ドレイン・ゲート間抵抗器３０３を介して接続され、ミラートランジスタ１０１のドレインには、負荷６０１を介して基準電圧が印加可能に構成されたものとなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース接地された第１及び第２の電界効果トランジスタを有し、前記第１及び第２の電界効果トランジスタの各々のゲートが相互に接続され、前記第１の電界効果トランジスタの電流を基準電流として前記第１及び第２の電界効果トランジスタによりカレントミラー回路を構成することにより、高周波信号の増幅を行う前記第２の電界効果トランジスタのドレイン電流を制御可能としてなる高周波増幅器において、
前記第１及び第２の電界効果トランジスタのゲート間にゲート抵抗器が接続されると共に、前記第１の電界効果トランジスタのゲートとグランドとの間にシャント抵抗器が接続され、前記第１の電界効果トランジスタのドレインと前記第２の電界トランジスタのゲート間にドレイン・ゲート間抵抗器が接続され、前記第１の電界効果トランジスタのドレインには、負荷を介して基準電圧が印加可能に構成されてなることを特徴とする高周波増幅器。
【請求項２】
前記第１又は第２の電界効果トランジスタのソースが、抵抗器又はインダクタを介してグランドに接続されてなることを特徴とする請求項１記載の高周波増幅器。
【請求項３】
前記第１又は第２の電界効果トランジスタは、ゲートが、ショットキー結合、又は、ｐｎ接合で形成されてなり、ゲート順方向電流が流れるよう構成されてなるエンハンスメント型電界効果トランジスタであることを特徴とする請求項１、又は、請求項２記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信端末用の高周波増幅器に係り、特に、モノリシックマイクロ波集積回路を用いた高周波増幅器の動作特性のばらつきの低減等を図ったものに関する。
【背景技術】
【０００２】
近年の無線通信技術の発達に伴い、高周波増幅器は、携帯電話、無線ＬＡＮ、衛星測位システム等々、その用途は益々広がっている。同時に、これらの無線通信システムを搭載した端末機器は、その生産数量が爆発的に増加しており、無線通信部品のコストダウンと製造能力拡大が、より強く求められつつある。
【０００３】
従来、無線通信端末のＲＦ(Radio Frequency:無線周波数)フロントエンド部は、高周波特性、線形性の優れたGaAs pHEMT(Pseudomorphic High Electron Mobility Transistor)やGaAs HBT(Heterojunction Bipolar Transistor)等の化合物半導体集積回路が使用されてきた。
ところで、最近、より低コストであるSi半導体集積回路の高周波特性向上がめざましく、一部のＲＦフロントエンド部品では、Si半導体の採用が進んでいるものの、線形性が要求される状況での化合物半導体の需要は未だ根強く存在している。
【０００４】
また、一般に、GaAs半導体プロセスの製品歩留まりは、GaAs HBTプロセスのほうが、GaAs pHEMTプロセスよりも高いと言われており、GaAs pHEMTプロセスの製品歩留まりがGaAs HBTプロセスに劣る理由として、ＦＥＴのしきい値電圧の製造ばらつきが大きいため、製品歩留まりが低下することが挙げられている。言い換えれば、GaAs pHEMT集積回路には、現状、ＦＥＴしきい値電圧の製造ばらつきの問題が存在するため、製品歩留まり改善によるコストダウンの余地が残されている。
【０００５】
図８には、ＲＦフロントエンド受信部のＬＮＡ(Low Noise Amplifier:低雑音増幅器)回路として使用されているＦＥＴ増幅器の従来の回路構成例が示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
ＬＮＡ回路は、微弱な受信信号を低雑音で増幅する回路であるが、受信電力は、受信状況により大きく変動し、加えて、受信信号以外の隣接周波数の信号が強入力されることもあるため、耐入力性能も要求される部品である（例えば非特許文献１等参照）。
【０００６】
図８に示されたＬＮＡ回路は、ミラートランジスタ１０１Ａとソース接地アンプトランジスタ１０２Ａとで構成されたカレントミラー回路と、このカレントミラー回路による電流制御を受けるアンプトランジスタ１０２Ａ，１０３Ａとで構成されたカスコード接続アンプとに大別されて構成されたものとなっている
【０００７】
かかる構成のＬＮＡ回路の動作について説明する。
最初に、基本的なＤＣ動作について説明する。
まず、一般的なＬＡＮ回路のアンプ動作は、Ａ級バイアスとなっている。
カスコード接続アンプを構成するアンプトランジスタ１０２Ａ，１０３Ａのドレイン電流ＩDDは、ミラートランジスタ１０１Ａのドレイン電流である基準電流ＩREFに比例した電流となる。より具体的には、基準電流ＩREFが負荷抵抗ＲＬにおいて電圧降下ＶL＝ＲＬ×ＩREFを発生させる結果、ミラートランジスタ１０１Ａのドレインには、電源電圧ＶDDからＶLだけ減じた電圧Ｖd1が印加される。このとき、ミラートランジスタ１０１Ａのゲート電圧Ｖg1は、Ｖd1と等しい。
【０００８】
また、ミラートランジスタ１０１Ａのゲート電圧Ｖg1は、ミラートランジスタ１０１Ａのドレイン電流がＩREFとなるバイアス点で均衡し、このゲート電圧Ｖg1は、抵抗器３０１Ａを介してソース接地トランジスタ１０２Ａのゲートへ印加される。
ここで、ミラートランジスタ１０１Ａの総ゲート幅をＷgt1、ソース接地アンプトランジスタ１０２Ａの総ゲート幅をＷgt2とし、ソース接地アンプトランジスタ１０２Ａのドレイン電圧及びゲート電圧が、ミラートランジスタ１０１Ａのドレイン電圧Ｖd1及びゲート電圧Ｖg1とほぼ等しいと仮定したとき、ソース接地アンプトランジスタ１０２Ａのドレイン電流ＩDDは、（Ｗgt2／Ｗgt1）×ＩREFだけ流れる。
【０００９】
なお、ゲート接地アンプトランジスタ１０３Ａのバイアス点は、ソース接地アンプトランジスタ１０２Ａの動作を妨げない範囲に設定される。より具体的には、負荷抵抗器ＲＬを抵抗分割することで生成される、ＶDDからＶd1の範囲で任意の電圧がゲート接地アンプトランジスタ１０３Ａのゲートに印加される。
しかして、カスコード接続アンプのアンプトランジスタ間接続ノードの電圧は、ゲート接地アンプトランジスタ１０３Ａのドレイン電流がＩDDとなるソース電圧で均衡する。このとき、ゲート接地アンプトランジスタ１０３Ａのドレインには、インダクタ５０１Ａを介して電源電圧ＶDDが印加されている。
また、分割抵抗器３０４Ａと分割抵抗器３０５Ａの接続ノードにシャント接続されている３段直列ダイオード２０１Ａ〜２０３Ａは、電源電圧ＶDDが定格値より高いときに、ＩDD増加を抑制するために設けられているものである。
【００１０】
次に、従来のＬＮＡ回路のＲＦ動作について説明する。
図８に示された構成において、カスコード接続アンプは、前段がソース接地アンプ、後段がゲート接地アンプからなる２段アンプ構成と見なすことができる。
このため、高周波入力端子ＲＦＩＮは、前段アンプの入力側にＤＣカットキャパシタ４０１Ａを、高周波出力端子ＲＦＯＵＴは、後段アンプの出力側にＤＣカットキャパシタ４０２Ａを介して接続されている。
【００１１】
先に述べたように、ゲート接地アンプトランジスタ１０３Ａのゲートは、ＶDDからＶd1の範囲で任意の電圧が印加されているためＤＣ接地されておらず、代わりにバイパスキャパシタ４０３Ａを接続することにより、ＡＣ接地されている。
抵抗器３０１Ａは、ミラートランジスタ１０１Ａのゲートに、高周波信号が侵入して、アンプ回路のバイアスが変動するのを防ぐと共に、ソース接地アンプのＮＦ(Noise Figure：雑音指数)劣化を防ぐよう機能するものである。
【００１２】
一般的に、ＬＮＡ回路に使用されるソース接地アンプトランジスタは、総ゲート幅が小さく、入力インピーダンスが高い。上述の抵抗器３０１Ａの抵抗値は、ソース接地アンプトランジスタの入力インピーダンスと比べて十分大きくする必要があり、数十キロオームの高抵抗が用いられる。
抵抗器３０１Ａの代わりに、同等の高周波インピーダンスを有するチョークインダクタを接続することも可能であるが、インダクタンス値が大きいために集積回路化には不向きである。
【００１３】
同様に、抵抗器３０６Ａも高周波信号遮断のために接続される。
また、このＬＮＡ回路を使用する際には、高周波入力端子ＲＦＩＮ、高周波出力端子ＲＦＯＵＴの外側に、受動素子からなるインピーダンス整合回路が接続される。
さらに、ソース接地アンプトランジスタ１０２Ａのソースとグランドとの間にインダクタを接続して直列帰還をかけることで、インピーダンス整合とＮＦ整合を両立させることが一般的に行われている。
【００１４】
ここで、上述の従来回路の製品歩留まりについて考える。
先に述べたように、GaAs pHEMTプロセスでは、ＦＥＴしきい値電圧の製造ばらつきが、製品歩留まりに大きく影響すると言われている。ＬＮＡ回路は、カスコード接続アンプのドレイン電流ＩDDの増減により、その特性が大きく変動するため、製品歩留まり確保のためには、ドレイン電流ＩDDを一定に保つ必要がある。
【００１５】
ＦＥＴしきい値電圧がΔＶth変動する場合、ミラートランジスタ１０１Ａのゲート電圧Ｖg1とソース接地アンプトランジスタ１０２Ａのゲート電圧Ｖg2が共にΔＶth分だけ変動すれば、ドレイン電流ＩDDを一定に保つことが可能であるが、実際には、ドレイン電流ＩDDのばらつきが発生する。
このドレイン電流ＩDDのばらつきの第１の原因は、抵抗器３０１Ａが高抵抗であり、かつ、ソース接地アンプトランジスタ１０２Ａの順方向ゲート電流が流れることで、抵抗器３０１Ａに電圧降下が生じてしまうことにある。結果として、ゲート電圧Ｖg1とＶg2が一致せず、Ｖg2の変動量ΔＶg2は、ＦＥＴしきい値電圧の変動量ΔＶthよりも小さくなる。
【００１６】
GaAs pHEMTプロセスのＦＥＴ構造として、ゲート電極がショットキー接合であるMESFET(MEtal-Semiconductor FET)や、ｐｎ接合であるJFET(Junction FET)が使用されている。これらのＦＥＴは、いずれもゲート・ドレイン間、ゲート・ソース間にダイオードを有しており、ソース接地トランジスタの場合、ゲート・ソース間ダイオードが導通することによりゲート順方向電流が流れる。
【００１７】
このゲート順方向電流の大きさは、ダイオード立ち上がり電圧Ｖｆとダイオード接合面積によって定まり、ダイオード接合面積は、トランジスタの総ゲート幅に比例する。
一方、ダイオード立ち上がり電圧Ｖｆは、接合の種類によって異なり、GaAsの場合、ショットキー接合で０．６Ｖ程度、ｐｎ接合で１．０Ｖ程度である。ソース接地アンプトランジスタ１０２Ａがエンハンスメント型MESFETの場合は、ゲート順方向電流が多く流れるが、これは、図８に示された従来のＬＮＡ回路でも同様である。
【００１８】
また、ドレイン電流ＩDDのばらつきの第２の原因は、ミラートランジスタ１０１Ａの負荷が純抵抗であるため、基準電流ＩREFを一定に保てないことにある。
ＦＥＴしきい値電圧が変動すると、ミラートランジスタ１０１Ａのゲート電圧Ｖg1と共にドレイン電圧Ｖd1も変動するため、負荷抵抗ＲＬにかかる電圧差が変動し、その結果、基準電流ＩREFも変動する。
以上のことから、ゲート電圧Ｖg1とＶg2が一致しないことに加えて、基準電流ＩREFも変動することで、カレントミラー回路が理想動作から外れ、ドレイン電流ＩDDのばらつきが発生するということが言える。
【００１９】
この場合、各トランジスタのゲート電圧の関係は、Ｖg1＞Ｖg2、ΔＶg1＜ΔＶth、ΔＶg2＜ΔＶthとなっている。加えて、カレントミラー回路以外の付加回路、特に、抵抗器３０４Ａ，３０５Ａの接続ノードにシャント接続されている３段直列ダイオード２０１Ａ〜２０３Ａは、ドレイン電流ＩDDのばらつきをさらに拡大させている。
【００２０】
図９には、従来回路におけるドレイン電流ＩDDとソース接地アンプトランジスタ１０２Ａのゲート電圧Ｖg2の、電源電圧ＶDDとＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が示されており、以下、同図を参照しつつ、その内容について説明する。
【００２１】
まず、図９（Ａ）において、横軸は電源電圧ＶDDを、縦軸はドレイン電流ＩDDとゲート電圧Ｖg2を、それぞれ表している。
同図において、電源電圧ＶDDの変化に対するドレイン電流ＩDDの変化が実線の特性線で、電源電圧ＶDDの変化に対するゲート電圧Ｖg2の変化が破線の特性線で、それぞれ示されている。
【００２２】
また、図９（Ｂ）において、横軸はＦＥＴしきい値電圧Ｖthを、縦軸はドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差を、それぞれ表している。
同図において、ＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDの変化が実線の特性線で示されている。
また、同図において、ＦＥＴしきい値電圧Ｖthの変化に対するゲート電圧Ｖg2の変化は、ゲート電圧Ｖg2の変化そのものをプロットするのではなく、（Ｖg2−Ｖth）をプロットしたものが破線によりゲート電圧Ｖg2の変化特性として示されている。
【００２３】
シミュレーションの前提として、カレントミラー回路に関する具体的な回路定数は、ミラートランジスタ１０１Ａがエンハンスメント型ＦＥＴで総ゲート幅Ｗgt1＝６μｍ、ソース接地アンプトランジスタ１０２Ａがエンハンスメント型ＦＥＴで総ゲート幅Ｗgt2＝200μｍ、ゲート接地アンプトランジスタ１０３Ａがエンハンスメント型ＦＥＴで総ゲート幅Ｗgt3＝200μｍ、抵抗器３０１Ａの抵抗値Ｒ１＝２０ｋΩ、抵抗器３０４Ａの抵抗値Ｒ４＝６．５ｋΩ、抵抗器３０５Ａの抵抗値Ｒ５＝４．６ｋΩ、抵抗器３０６Ａの抵抗値Ｒ６＝１５ｋΩである。なお、本回路は、電源電圧ＶDD＝３．３Ｖ時にドレイン電流ＩDD＝８ｍＡとなるように設定されている。
【００２４】
同図によれば、電源電圧ＶDDの変化に対してゲート電圧Ｖg2は殆ど大きな変化は無いにもかかわらず、ドレイン電流ＩDDは電源電圧ＶDDの上昇と共に大きく増加することが理解できる（図９（Ａ）参照）。
一方、ＦＥＴしきい値電圧の変動に対してゲート電圧Ｖg2は追従しておらず、特に、ＦＥＴしきい値電圧が上昇した際にドレイン電流ＩDDが減少することが理解できる（図９（Ｂ）参照）。
【００２５】
このようなＦＥＴしきい値電圧の製造ばらつきを原因とするドレイン電流ＩDDのばらつきを抑制する方法としては、例えば、カレントミラー回路の負荷抵抗ＲＬに、非線形素子である電流飽和抵抗を使用する方法などが提案されている（例えば、特許文献１等参照）。
【先行技術文献】
【特許文献】
【００２６】
【非特許文献１】「携帯電話キーデバイスの開発と最新動向」、シーエムシー出版、２００７年９月、ｐ．６２
【特許文献１】特開平９−２４６８８２号公報（第４−９頁、図１−図２３）
【発明の概要】
【発明が解決しようとする課題】
【００２７】
これは、特に、先に述べたミラートランジスタ１０１Ａの負荷が純抵抗であることに起因して、基準電流ＩREFが一定に保てず、そのため、ドレイン電流ＩDDのばらつきを招くことを回避するために有効な方法であるが、電流飽和抵抗が一般的な素子でないため、適用範囲が限定され、汎用性に欠けるという問題がある。
また、上述の特許公報においては、ソース接地アンプトランジスタ１０２Ａの順方向ゲート電流が微少で抵抗器３０１Ａに電圧降下が生じないことを前提条件としたものであるため、先に述べたドレイン電流ＩDDのばらつきの第１の原因について何ら解決策を提案するものではない。
【００２８】
本発明は、上記実状に鑑みてなされたもので、ソース接地ＦＥＴを用いた増幅器のドレイン電流のばらつき低減と製造歩留まりの向上を可能とする高周波増幅器を提供するものである。
【課題を解決するための手段】
【００２９】
上記本発明の目的を達成するため、本発明に係る高周波増幅器は、
ソース接地された第１及び第２の電界効果トランジスタを有し、前記第１及び第２の電界効果トランジスタの各々のゲートが相互に接続され、前記第１の電界効果トランジスタの電流を基準電流として前記第１及び第２の電界効果トランジスタによりカレントミラー回路を構成することにより、高周波信号の増幅を行う前記第２の電界効果トランジスタのドレイン電流を制御可能としてなる高周波増幅器において、
前記第１及び第２の電界効果トランジスタのゲート間にゲート抵抗器が接続されると共に、前記第１の電界効果トランジスタのゲートとグランドとの間にシャント抵抗器が接続され、前記第１の電界効果トランジスタのドレインと前記第２の電界トランジスタのゲート間にドレイン・ゲート間抵抗器が接続され、前記第１の電界効果トランジスタのドレインには、負荷を介して基準電圧が印加可能に構成されてなるものである。
【発明の効果】
【００３０】
本発明によれば、第１の電界効果トランジスタのゲートをシャント抵抗器を介してグランドに接続することで、ゲート電圧が半固定化される結果、ＦＥＴしきい値電圧変動時に第１の電界効果トランジスタに流れる基準電流を意図的に変化させて、第１の電界効果トランジスタのドレイン電圧の変動量をＦＥＴしきい値電圧変動量に近づけることが可能となり、それによって得られた電圧を、ソース接地の第２の電界効果トランジスタのゲートに印加することで、第２の電界効果トランジスタのゲート電圧をＦＥＴしきい値電圧変動に追従させ、ドレイン電流のばらつき低減を図ることができるという効果を奏するものである。
また、本発明によれば、ソース接地の第２の電界効果トランジスタのソースに、例えば、抵抗器やインダクタを挿入することで、カレントミラー回路のトランジスタ対の回路対称性を崩したとしてもシャント抵抗器の抵抗値や、第１の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。
さらに、本発明によれば、ソース接地の第２の電界効果トランジスタがエンハンスメント型MESFETのようなゲート順方向電流が流れるトランジスタである場合であっても、ゲート順方向電流が第１の電界効果トランジスタのドレインと第２の電界効果トランジスタのゲート間のドレイン・ゲート間抵抗器に流れることで生ずる電圧降下を見込んだ上で、シャント抵抗器の抵抗値や、第１の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態における高周波増幅器の基本回路構成例を示す回路図である。
【図２】本発明の実施の形態における高周波増幅器の第１の実施例の具体的回路構成例を示す回路図である。
【図３】図２に示された第１の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図３（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図３（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。
【図４】本発明の実施の形態における高周波増幅器の第２の実施例の具体的回路構成例を示す回路図である。
【図５】図４に示された第２の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図５（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図５（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。
【図６】本発明の実施の形態における高周波増幅器の第３の実施例の具体的回路構成例を示す回路図である。
【図７】図６に示された第２の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図７（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図７（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。
【図８】従来の高周波増幅器の回路構成例を示す回路図である。
【図９】図８に示された第２の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図９（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図９（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波増幅器の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における高周波増幅器は、高周波信号の増幅を行うアンプトランジスタ（第２の電界効果トランジスタ）１０２と、このアンプトランジスタ１０２とカレントミラー回路を構成するミラートランジスタ（第１の電界効果トランジスタ）１０１とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態において、ミラートランジスタ１０１とアンプトランジスタ１０２には、共に、エンハンスメント型ＦＥＴが用いられている。
【００３３】
以下、具体的な回路構成について説明すれば、まず、ミラートランジスタ１０１とアンプトランジスタ１０２は、共にソース接地されると共に、各々のゲートがゲート抵抗器３０１を介して相互に接続されている。
さらに、ミラートランジスタ１０１とアンプトランジスタ１０２の各々のゲートは、シャント抵抗器３０２を介してグランドに接続される一方、ゲート用ＤＣカットキャパシタ４０１及び高周波入力端子１１を介して外部から高周波信号が入力可能となっている。
【００３４】
また、ミラートランジスタ１０１のドレインは負荷（図１においては「ＬＯＡＤ」と表記）６０１及び基準電圧端子１３を介して外部から基準電圧が印加可能となっていると共に、ドレイン・ゲート間抵抗器３０３を介してアンプトランジスタ１０２のゲートと接続されている。
一方、アンプトランジスタ１０２のドレインは、インダクタ５０１及び電源電圧端子１４を介して外部から電源電圧が印加可能とされると共に、ドレイン用ＤＣカットキャパシタ４０２及び高周波出力端子１２を介して増幅された高周波信号を外部へ出力可能となっている。
【００３５】
次に、かかる構成における回路動作について説明する。
最初に、基本的なＤＣ動作について説明する。
この高周波増幅器におけるカレントミラー回路は、従来と異なり、ミラートランジスタ１０１のドレインとゲートの接続がない構成となっている。
ミラートランジスタ１０１のゲート電圧Ｖg1は、ミラートランジスタ１０１のドレイン電圧Ｖd1が、ゲート抵抗器３０１、ドレイン・ゲート間抵抗器３０３、及び、シャント抵抗器３０２での電圧降下で分圧されることによって設定され、ゲート抵抗器３０１とシャント抵抗器３０２の接続ノードの電圧が印加されるようになっている。
【００３６】
また、アンプトランジスタ１０２のゲート電圧Ｖg2も同様であり、ドレイン・ゲート間抵抗器３０３とゲート抵抗器３０１の接続ノードの電圧が印加されるようになっている。
アンプトランジスタ１０２のゲート順方向電流が無視できない場合、ドレイン・ゲート間抵抗器３０３にはシャント抵抗器３０２を流れる電流に加えて、アンプトランジスタ１０２のゲート順方向電流も流れるため、ドレイン・ゲート間抵抗器３０３での電圧降下量が増加する。
【００３７】
他方、ミラートランジスタ１０１の総ゲート幅は、通常、十分小さいため、ミラートランジスタ１０１のゲート順方向電流は無視できる。
ミラートランジスタ１０１のドレインには、負荷６０１を介して基準電圧ＶＲＥＦが印加されており、ミラートランジスタ１０１のドレイン電圧Ｖd1は、負荷６０１の電流特性がミラートランジスタ１０１のドレインを流れる基準電流ＩREF及びドレイン・ゲート間抵抗器３０３を流れる電流の和と一致するバイアス点で均衡する。
【００３８】
また、アンプトランジスタ１０２のドレインには、インダクタ５０１を介して電源電圧ＶDDが印加されている。
以上のようにして、アンプトランジスタ１０２のゲート電圧Ｖg2は、カレントミラー回路型バイアス回路と抵抗バイアス回路の合成回路によって設定され、それに応じたドレイン電流ＩDDが流れるようになっている。
【００３９】
次に、ＦＥＴしきい値電圧変動時のドレイン電流ＩDDばらつきについて説明する。
ミラートランジスタ１０１とアンプトランジスタ１０２から構成されるカレントミラー回路は、ミラートランジスタ１０１のドレイン電流が基準電流ＩREFとなるように、ミラートランジスタ１０１のゲート電圧Ｖg1を可変させる回路もあるが、本発明の実施の形態においては、ミラートランジスタ１０１のゲートにシャント抵抗器３０２が接続されることで逆に固定化されるものとなっている。
ミラートランジスタ１０１のゲート電圧Ｖg1の可変量は、シャント抵抗器３０２の大きさに比例する。
【００４０】
ここで、ＦＥＴしきい値電圧が変動すると、ミラートランジスタ１０１のゲート電圧Ｖg1が固定化されているために、ミラートランジスタ１０１のドレイン電流ＩREFが変動する。具体的には、ＦＥＴしきい値電圧増加時に電流ＩREFは減少し、ＦＥＴしきい値電圧減少時に電流ＩREFは増加する。
また、同時に、アンプトランジスタ１０２のゲート順方向電流Ｉg2は、ＦＥＴしきい値電圧増加時に増加し、ＦＥＴしきい値電圧減少時に減少する。
一方、シャント抵抗器３０２を流れる電流は、ゲート電圧Ｖg1が固定されているため変動は少ない。
【００４１】
ＦＥＴしきい値電圧がΔＶth変動した時の基準電流ＩREFの変動量をΔＩREF、アンプトランジスタ１０２のゲート電流Ｉg2の変動量をΔＩg2とし、簡単化のため、シャント抵抗器３０２を流れる電流は変動しないと仮定すると、負荷６０１を流れる電流Ｉloadの変動量ΔＩloadは、ΔＩg2−ΔＩREFとなる。ここで、ΔＩREFは、調整可能なパラメータである。
また、ドレイン・ゲート間抵抗器３０３の抵抗値をＲ３とし、負荷６０１が抵抗性負荷である場合、負荷６０１での電圧降下の変動量がΔＶth＋Ｒ３×ΔＩg2となるようなΔＩloadとすべくΔＩREFを適宜調整した場合、アンプトランジスタ１０２のゲート電圧変動量ΔＶg2はΔＶthと一致し、ドレイン電流ＩDDのばらつきは発生しない。
【００４２】
このとき、各トランジスタのゲート電圧の関係は、Ｖg1＜Ｖg2、ΔＶg1＜ΔＶth、ΔＶg2＝ΔＶthとなっている。
また、負荷６０１が定電流特性を有している場合であっても、ミラートランジスタ１０１のドレイン電圧の変動量ΔＶd1が、ΔＶth＋Ｒ３×ΔＩg2となるようΔＩREFを適宜調整することで、同様の作用、効果を得ることが可能である。
【００４３】
次に、上述の基本回路の具体的回路構成例の第１の実施例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１の実施例は、図１における負荷６０１を抵抗負荷で構成したものである。
【００４４】
すなわち、負荷抵抗器３０４が負荷としてミラートランジスタ１０１のドレインと電源電圧端子１４との間に直列接続されて設けられたものとなっている。
各素子の具体的な回路定数は、ミラートランジスタ１０１がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt1＝１２μｍ、アンプトランジスタ１０２がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt2＝２００μｍ、ゲート抵抗器３０１の抵抗値Ｒ１＝１５ｋΩ、シャント抵抗器３０２の抵抗値Ｒ２＝２００ｋΩ、ドレイン・ゲート間抵抗器３０３の抵抗値Ｒ３＝１５ｋΩ、負荷抵抗器３０４の抵抗値Ｒ４＝１７ｋΩである。なお、本回路は、電源電圧ＶDD＝３．３Ｖ時にドレイン電流ＩDD＝８ｍＡとなるように設定されている。
【００４５】
この第１の実施例においては、図１に示された基本回路と異なり、図１における基準電圧端子１３が、電源電圧端子１４と共通化されているが、電源電圧ＶDDの増加と同時に基準電圧ＶＲＥＦも増加する条件下で、電源電圧依存性シミュレーションを実施するためであり、ＤＣ特性上は、図１に示された基本回路との違いは無い。
【００４６】
図３（Ａ）には、この第１の実施例におけるドレイン電流ＩDDとアンプトランジスタ１０２のゲート電圧Ｖg2の、電源電圧ＶDDに対する依存性のシミュレーション結果が、図３（Ｂ）には、この第１の実施例におけるドレイン電流ＩDDのＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果、及び、アンプトランジスタ１０２のゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差のＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
【００４７】
まず、図３（Ａ）において、横軸は電源電圧ＶDDを、縦軸はドレイン電流ＩDDとゲート電圧Ｖg2を、それぞれ表している。
図３（Ａ）において、電源電圧ＶDDの変化に対するドレイン電流ＩDDの変化が実線の特性線で、電源電圧ＶDDの変化に対するゲート電圧Ｖg2の変化が破線の特性線で、それぞれ示されている。
【００４８】
また、図３（Ｂ）において、横軸はＦＥＴしきい値電圧Ｖthを、縦軸はドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差を、それぞれ表している。
図３（Ｂ）において、ＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDの変化が実線の特性線で示されている。
また、図３（Ｂ）において、ＦＥＴしきい値電圧Ｖthの変化に対するゲート電圧Ｖg2の変化は、ゲート電圧Ｖg2の変化そのものをプロットするのではなく、（Ｖg2−Ｖth）をプロットしたものを破線によりゲート電圧Ｖg2の変化特性として示している。
【００４９】
同図によれば、抵抗負荷の電源電圧依存性を反映して、ゲート電圧Ｖg2及びドレイン電流ＩDDは、電源電圧依存性が大きいことが理解できる（図３（Ａ）参照）。
一方、ＦＥＴしきい値電圧の変動に対してゲート電圧Ｖg2は、従来回路と異なり、追従しており、ドレイン電流ＩDDのばらつきが非常に少ないことが理解できる（図３（Ｂ）参照）。
【００５０】
次に、上述の基本回路の具体的回路構成例の第２の実施例について、図４を参照しつつ説明する。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例は、図１における負荷６０１を、負荷とアクティブロードトランジスタとを有する定電流負荷で構成したものである。
【００５１】
すなわち、デプレッション型ＦＥＴを用いたアクティブロードトランジスタ１０４のソースは、抵抗器３０４を介してミラートランジスタ１０１のドレインに接続されると共に、ミラートランジスタ１０１のドレインにはアクティブロードトランジスタ１０４のゲートが接続されている。
そして、アクティブロードトランジスタ１０４のドレインは、電源電圧端子１４に接続されている。
【００５２】
各素子の具体的な回路定数は、ミラートランジスタ１０１がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt1＝１２μｍ、アンプトランジスタ１０２がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt2＝２００μｍ、アクティブロードトランジスタ１０４がデプレッション型ＦＥＴで、総ゲート幅Ｗgt4＝２００μｍ、ゲート抵抗器３０１の抵抗値Ｒ１＝１５ｋΩ、シャント抵抗器３０２の抵抗値Ｒ２＝３００ｋΩ、ドレイン・ゲート間抵抗器３０３の抵抗値Ｒ３＝１５ｋΩ、抵抗器３０４の抵抗値Ｒ４＝１．６ｋΩである。
図２に示された第１の実施例と比べると、シャント抵抗器３０２の抵抗値が大きく、ＦＥＴしきい値電圧変動時の基準電流ＩREFの変動量ΔＩREFを減少させる構成となっている。
【００５３】
図５（Ａ）には、この第２の実施例におけるドレイン電流ＩDDとアンプトランジスタ１０２のゲート電圧Ｖg2の、電源電圧ＶDDに対する依存性のシミュレーション結果が、図５（Ｂ）には、この第２の実施例におけるドレイン電流ＩDDのＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果、及び、アンプトランジスタ１０２のゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差のＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
なお、図５（Ａ）は、先の図３（Ａ）に、図５（Ｂ）は、先の図３（Ｂ）に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。
【００５４】
図５（Ｂ）によれば、定電流負荷であってもドレイン電流ＩDDのばらつき低減が可能であることが理解できる。
なお、このシミュレーションでは、デプレッション型ＦＥＴのしきい値電圧は固定されており、アクティブロードトランジスタのしきい値電圧Ｖthのばらつきは考慮されていない。
また、定電流負荷のため、ドレイン電流ＩDDの電源電圧依存性は、図３（Ａ）に比べて小さいが、完全には無くなっていないことが理解できる（図５（Ａ）参照）。これは、アンプトランジスタ１０２のドレイン電圧増加が原因である。
【００５５】
次に、上述の基本回路の具体的回路構成例の第３の実施例について、図６を参照しつつ説明する。
なお、図１、図２、又は、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の実施例は、図８に示された従来回路に本発明を適用した場合の構成例である。
なお、図６においては、図８における構成要素の符号に代えて、図２に示された構成と同一構成部分の構成要素については、図２に示された構成要素と同一の符号を付し、また、図２の構成と異なる構成要素については、新たな符号を付して、以下、図２に示された構成と異なる部分を中心に説明することとする。
【００５６】
まず、ミラートランジスタ１０１のドレインと電源電圧端子１４との間には、ミラートランジスタ１０１のドレイン側から、第１の負荷抵抗器３０４、第２の負荷抵抗器３０５が順に直列接続されて設けられている。
第１のアンプトランジスタ１０２のドレインとインダクタ５０１の一端との間には、第２のアンプトラジスタ１０３が直列接続されて設けられている。すなわち、第１のアンプトランジスタ１０２のドレインには、第２のアンプトランジスタ１０３のソースが接続され、第２のアンプトランジスタ１０３のドレインは、インダクタ５０１の一端とドレイン用ＤＣカットキャパシタ４０２の接続点に接続されている。
【００５７】
そして、第２のアンプトランジスタ１０３のゲートは、第２のゲート抵抗器３０６を介して、第１及び第２の負荷抵抗器３０４，３０５の相互の接続点に接続されると共に、バイパスキャパシタ４０３を介してグランドに接続されている。
また、第１及び第２の負荷抵抗器３０４，３０５の相互の接続点とグランドとの間には、第１乃至第３のダイオード２０１〜２０３が直列接続されて設けられている。
【００５８】
すなわち、第１のダイオード２０１のアノードは、第１及び第２の負荷抵抗器３０４，３０５の相互の接続点に接続される一方、カソードは、第２のダイオード２０２のアノードに接続されている。
そして、第２のダイオード２０２のカソードは、第３のダイオード２０３のアノードに接続され、第３のダイオード２０３のカソードは、グランドに接続されたものとなっている。
【００５９】
各素子の具体的な回路定数は、ミラートランジスタ１０１がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt1＝１２μｍ、第１のアンプトランジスタ１０２がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt2＝２００μｍ、第２のアンプトランジスタ１０３がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt3＝２００μｍ、第１のゲート抵抗器３０１の抵抗値Ｒ１＝１５ｋΩ、シャント抵抗器３０２の抵抗値Ｒ２＝１００ｋΩ、ドレイン・ゲート間抵抗器３０３の抵抗値Ｒ３＝１５ｋΩ、第１の負荷抵抗器３０４の抵抗値Ｒ４＝７ｋΩ、第２の負荷抵抗器３０５の抵抗値Ｒ５＝４．５ｋΩ、第２のゲート抵抗器３０６の抵抗値Ｒ６＝１５ｋΩである。
図２に示された第１の実施例と比べると、シャント抵抗器３０２の抵抗値が小さく、ＦＥＴしきい値電圧変動時の基準電流ＩREFの変動量ΔＩREFを増加させる構成となっている。
【００６０】
図７（Ａ）には、この第３の実施例におけるドレイン電流ＩDDとアンプトランジスタ１０２のゲート電圧Ｖg2の、電源電圧ＶDDに対する依存性のシミュレーション結果が、図７（Ｂ）には、この第３の実施例におけるドレイン電流ＩDDのＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果、及び、アンプトランジスタ１０２のゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差のＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
なお、図７（Ａ）は、先の図３（Ａ）に、図７（Ｂ）は、先の図３（Ｂ）に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。
【００６１】
図７（Ｂ）によれば、従来回路のような複雑なアンプ回路の構成であっても、ドレイン電流ＩDDのばらつき低減が可能であることが理解できる。
また、ドレイン電流ＩDDの電源電圧依存性は、定電流負荷である図４の回路に比べて遜色なく（図５（Ａ）及び図７（Ａ）参照））、十分実用に耐えるものである。これは、カスコード接続アンプ構成のため、第１のアンプトランジスタ１０２のドレイン電圧増加が少ないことによるものである。
【００６２】
なお、本発明の実施の形態における回路は、例えば、図示はしないが、アンプトランジスタ１０２のソースに抵抗器等を挿入するなどして、カレントミラー回路のトランジスタ対の回路対称性を崩したとしても、シャント抵抗器３０２及びミラートランジスタ１０１の総ゲート幅を適宜調整することで、ドレイン電流ＩDDのばらつきを低減させることが可能である。
以上、説明したように、本発明に係る高周波増幅器は、カレントミラー回路の理想動作を妨げる原因であった、ソース接地のアンプトランジスタのゲート順方向電流の存在と基準電流の変動に対して、抵抗バイアスにより意図的にカレントミラー動作を妨げるようにすることで、最終的なドレイン電流ＩDDのばらつき低減が得られるよう調整可能である。
また、本発明に係る高周波増幅器は、カレントミラー回路の負荷の種類やアンプ回路の複雑さに関わらず、ＦＥＴしきい値電圧変動時のドレイン電流ＩDDのばらつきを低減可能としており、製造歩留まりの向上に資するものである。
【産業上の利用可能性】
【００６３】
ソース接地ＦＥＴを用いた増幅器のドレイン電流のばらつき低減と製造歩留まりの向上が所望される高周波増幅器に適用できる。
【符号の説明】
【００６４】
３０２…シャント抵抗器
３０３…ドレイン・ゲート間抵抗器
１０１…ミラートランジスタ
１０２，１０３…アンプトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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