(57)【要約】【課題】多数の電界効果トランジスタを用いた大規模の半導体スイッチ回路におけるＯＦＦ状態の電界効果トランジスタに生ずる歪の低減、抑圧を可能とする。【解決手段】共通端子５１と個別端子５２−１との間に設けられた２組の単位スイッチ１０１−１，１０１−２の内、一方の単位スイッチ１０１−１にあっては、各電界効果トランジスタ１−１〜１−３のゲート・ソース間に、それぞれ付加容量１１−１〜１１−３が接続され、他方の単位スイッチ１０１−２にあっては、各電界効果トランジスタ１−４〜１−６のゲート・ドレイン間に、それぞれ付加容量１１−４〜１１−６が接続されたものとなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの共通端子と複数の個別端子とを有し、
前記共通端子と前記個別端子との間には、それぞれ２組の単位スイッチが並列接続されて設けられ、
前記２組の単位スイッチの導通、非導通を制御することにより所望する個別端子と共通端子間における信号の伝搬を可能とするよう構成されてなる半導体スイッチ回路であって、
前記単位スイッチは、それぞれ同一個数の電界効果トランジスタの直列接続により構成されてなり、
前記２組の単位スイッチの内、一方の単位スイッチにあっては、各電界効果トランジスタのゲート・ソース間に、それぞれ付加容量が接続され、他方の単位スイッチにあっては、各電界効果トランジスタのゲート・ドレイン間に、それぞれ付加容量が接続されてなることを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の移動体通信機器や高周波機器における高周波信号の経路切り替えに用いられる半導体スイッチ回路に係り、特に、半導体素子における歪の低減、抑圧等を図ったものに関する。
【背景技術】
【０００２】
高周波信号を扱う携帯電話機や移動体無線通信などの装置においては、高周波信号の切り替えを行うために、電界効果トランジスタ等を用いてなる半導体スイッチ回路が従来から使用されている。このような半導体スイッチ回路としては、例えば、特許文献１等に開示されたものなどがある。
かかる半導体スイッチ回路においては、近年、携帯電話などの携帯端末における送信信号のさらなる品質改善や受信感度向上のため、より高いレベルの歪特性が要求されている。
ところが、近年の無線通信規格の高度化や機器の進歩により、半導体スイッチ回路がさらに大規模となり、歪特性に対するより一層の厳しい要求がなされつつある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３２３０３０号公報（第５−９頁、図１−図７）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、電界効果トランジスタを用いた大規模回路においては、非導通（ＯＦＦ）状態の電界効果トランジスタが多数存在することとなり、歪特性が劣化してしまう。そのため、回路の大規模化と歪特性の向上とは相反する要求であり、その両立は困難であるという問題がある。
【０００５】
ここで、ＯＦＦ状態にある電界効果トランジスタにおける歪の発生について説明することとする。
図６には、従来の半導体スイッチ回路の主要部の回路構成例が示されており、以下、同図を参照しつつ説明する。
この半導体スイッチ回路は、共通端子ＰＣと複数の個別端子Ｐ１、Ｐ２、Ｐ３、・・・が設けられると共に、共通端子ＰＣと各個別端子Ｐ１、Ｐ２、Ｐ３、・・・との間には、３段直接接続のスイッチＦＥＴがそれぞれ設けられており、その導通、非導通を制御することで、複数の個別端子Ｐ１、Ｐ２、Ｐ３、・・・が択一的に共通端子ＰＣと接続可能に構成されてなるものである。
【０００６】
かかる構成において、共通端子ＰＣと個別端子Ｐ１とを信号経路として選択すべく、共通端子ＰＣと個別端子Ｐ１の間の３個のスイッチＦＥＴのゲートに論理値Ｈｉｇｈに相当する電圧が印加され、ＰＣ−Ｐ１経路が導通状態とされる一方、他のスイッチＦＥＴのゲートには、論理値Ｌｏｗの相当するレベルの電圧が印加され、個別端子Ｐ１を除く他の個別端子Ｐ２、Ｐ３、・・・と共通端子ＰＣ間の経路は非導通状態とされているとする（図６参照）。
この場合、個別端子Ｐ１を除く他の個別端子Ｐ２、Ｐ３、・・・は、外部回路で終端され（図示せず）、ローインピーダンスとなっている。
【０００７】
なお、ＯＦＦ状態とされるスイッチＦＥＴのゲートは、スレッショルド電圧よりも十分低いゲート・ソース間電圧Ｖｇｓを印加して歪を低減することが、低歪スイッチ回路の基本である。この図６を参照しつつ説明する回路においても、そのような低いゲート・ソース間電圧Ｖｇｓが印加されることを前提とする。
【０００８】
しかして、ＯＦＦ状態にある電界効果トランジスタにおいては、ゲート・ソース間、ゲート・ドレイン間に空乏層が生じて寄生容量が発生する。
以下の説明の便宜上、ゲート・ソース間の寄生容量を”Ｃｇｓ”と表記し、ゲート・ドレイン間の寄生容量を”Ｃｇｄ”と表記する。
これら、Ｃｇｓ、Ｃｇｄは、ゲート・ソース間電圧Ｖｇｓとゲート・ドレイン間電圧Ｖｇｄに線形的に比例するものとなっている。
なお、ソース・ドレイン間にも寄生容量は生ずるが、その容量は小さいため無視できるものとする。
【０００９】
上述のような寄生容量を考慮したＯＦＦ状態にある電界効果トランジスタの等価回路は、図７に示されたようにドレインとソースとの間にＣｇｓ、Ｃｇｄが直列接続された回路となる。
かかるＯＦＦ状態にある電界効果トランジスタにおいては、ドレイン側に印加された高周波信号は、Ｃｇｓ、Ｃｇｄによって分圧されることとなり、その際生ずるＶｇｓ、Ｖｇｄは、図８に示されたように、相互に１８０度位相のずれたほぼ正弦波で変化する電圧となる。
【００１０】
一方、Ｃｇｓ、Ｃｇｄは、Ｖｇｓ、Ｖｇｄに対して、図９に示されたような変化を示す。
同図においては、Ｃｇ、とＣｇｄの変化と共に、ＣｇｓとＣｇｄの直列接続による合成容量であるトータル容量Ｃtotalの変化が示されている。
図９によれば、トータル容量Ｃtotalが高周波信号の変化に伴い波打っていることが確認でき、ＯＦＦ状態の電界効果トランジスタにおける歪は、このトータル容量Ｃtotalの変動に起因するものと考えられる。
【００１１】
本発明は、上記実状に鑑みてなされたもので、多数の電界効果トランジスタを用いた大規模の半導体スイッチ回路におけるＯＦＦ状態の電界効果トランジスタに生ずる寄生容量に起因する歪の低減、抑圧を可能とし、歪特性の向上を図った半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【００１２】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
少なくとも１つの共通端子と複数の個別端子とを有し、
前記共通端子と前記個別端子との間には、それぞれ２組の単位スイッチが並列接続されて設けられ、
前記２組の単位スイッチの導通、非導通を制御することにより所望する個別端子と共通端子間における信号の伝搬を可能とするよう構成されてなる半導体スイッチ回路であって、
前記単位スイッチは、それぞれ同一個数の電界効果トランジスタの直列接続により構成されてなり、
前記２組の単位スイッチの内、一方の単位スイッチにあっては、各電界効果トランジスタのゲート・ソース間に、それぞれ付加容量が接続され、他方の単位スイッチにあっては、各電界効果トランジスタのゲート・ドレイン間に、それぞれ付加容量が接続されてなるものである。
【発明の効果】
【００１３】
本発明によれば、付加容量を設けることでＯＦＦ状態にある電界効果トランジスタにおける寄生容量のトータルの変動を抑圧できるようにしたので、寄生容量の変動に起因する電界効果トランジスタの歪を低減、抑圧することができ、従来に比してより歪特性の良好な半導体スイッチ回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体スイッチ回路の回路構成例を示す回路図である。
【図２】本発明の実施の形態における半導体スイッチ回路においてＯＦＦ状態の電界効果トランジスタの寄生容量の変化を示す波形図である。
【図３】本発明を適用した５段ＦＥＴスイッチを用いたＳＰ１０Ｔスイッチにおける付加容量に対する高調波レベルのシミュレーション結果を示す特性線図である。
【図４】図３に示されたシミュレーションを行ったＳＰ１０Ｔスイッチの回路構成を示す回路図である。
【図５】図４に示されたＳＰ１０Ｔスイッチの前提となる従来構成のＳＰ１０Ｔスイッチの回路図である。
【図６】従来の半導体スイッチ回路の回路構成を示す回路図である。
【図７】ＯＦＦ状態にある電界効果トランジスタの等価回路図である。
【図８】ＯＦＦ状態にある電界効果トランジスタに生ずる寄生容量における電圧変化を示す波形図である。
【図９】ＯＦＦ状態にある電界効果トランジスタに生ずる寄生容量の容量変化を示す波形図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の回路構成例について、図１を参照しつつ説明する。
【００１６】
本発明の実施の形態における半導体スイッチ回路は、一つの共通端子（図１においては「ＰＣ」と表記）５１と、複数の個別端子（図１においては、それぞれ「Ｐ１」、「Ｐ２」・・・と表記）５２−１、５２−２、・・・とを具備すると共に、共通端子５１と各個別端子５２−１、５２−２、・・・との間には、それぞれ２組の単位スイッチ１０１ー１，１０１−２、１０２−１，１０２−２、・・・が設けられており、その導通、非導通を制御することで、複数の個別端子５２−１、５２−２、・・・の中の所望する一つの個別端子と共通端子５１とを導通状態として、高周波信号を伝搬せしめることができるよう構成されてなるものである。
【００１７】
以下、具体的にその構成を説明すれば、まず、共通端子５１と第１の個別端子５２−１との間には、並列接続された２組の単位スイッチ１０１−１，１０１−２が、また、共通端子５１と第２の個別端子５２−２との間にも、同じく並列接続された２組の単位スイッチ１０２−１，１０２−２が、それぞれ設けられている。
なお、図１においては、第１及び第２の個別端子５２−１，５２−２以外の個別端子の図示を省略してあるが、それら他の個別端子と共通端子５１との間にも、それぞれ２組の単位スイッチが設けられた構成となっている。
【００１８】
共通端子５１と第１の個別端子５２−１との間に設けられた２組の単位スイッチ１０１−１，１０１−２と、共通端子５１と他の個別端子５２−２、・・・との間に設けられた２組の単位スイッチの回路構成は基本的に同一であるので、共通端子５１と第１の個別端子５２−１との間に設けられた２組の単位スイッチ１０１−１，１０１−２の構成の説明を以て他の２組の単位スイッチの構成の説明に代えることとする。
なお、以下の説明においては、共通端子５１と第２の個別端子５２−２との間に設けられた２組の単位スイッチ１０２−１，１０２−２については、２組の単位スイッチ１０１−１，１０１−２の構成の説明における構成要素の符号の後に括弧書きで対応する構成要素の符号を示すこととする。
【００１９】
まず、本発明の実施の形態における２組の単位スイッチ１０１−１，１０１−２（１０２−１，１０２−２）は、それぞれ電界効果トランジスタ（以下「ＦＥＴ」と称する）が３つ直列接続されて、いわゆるＦＥＴ３段構成を有するものとなっており、共通端子５１と第１の個別端子５２−１（５２−２）との間で相互に並列接続されて設けられたものとなっている。  
そして、第１の単位スイッチ１０１−１（１０２−１）は、第１乃至第３のＦＥＴ１−１〜１−３（２−１〜２−３）が直列接続されて構成され、第２の単位スイッチ１０１−２（１０２−２）は、第４乃至第６のＦＥＴ１−４〜１−６（２−４〜２−６）が直列接続されて構成されたものとなっている。
【００２０】
第１の単位スイッチ１０１−１（１０２−１）において、第１のＦＥＴ１−１（２−１）のドレインは共通端子５１に接続される一方、ソースは、第２のＦＥＴ１−２（２−２）のドレインと相互に接続され、第２のＦＥＴ１−２（２−２）のソースは、第３のＦＥＴ１−３（２−３）のドレインと接続されたものとなっている。そして、第３のＦＥＴ１−３（２−３）のソースは、第１の個別端子５２−１（５２−２）と接続されている。
【００２１】
さらに、第１のＦＥＴ１−１（２−１）のゲートとソースとの間には、第１の付加容量１１−１（１２−１）が、第２のＦＥＴ１−２（２−２）のゲートとソースとの間には、第２の付加容量１１−２（１２−２）が、第３のＦＥＴ１−３（２−３）のゲートとソースとの間には、第３の付加容量１１−３（１２−３）が、それぞれ接続されている。
【００２２】
一方、第２の単位スイッチ１０１−２（１０２−２）においては、第４のＦＥＴ１−４（２−４）のドレインは共通端子５１に接続される一方、ソースは、第５のＦＥＴ１−５（２−５）のドレインと相互に接続され、第５のＦＥＴ１−５（２−５）のソースは、第６のＦＥＴ１−６（２−６）のドレインと接続されたものとなっている。そして、第６のＦＥＴ１−６（２−６）のソースは、第１の個別端子５２−１（５２−２）と接続されている。
【００２３】
また、第４のＦＥＴ１−４（２−４）のゲートとドレインとの間には、第４の付加容量１１−４（１２−４）が、第５のＦＥＴ１−５（２−５）のゲートとドレインとの間には、第５の付加容量１１−５（１２−５）が、第６のＦＥＴ１−６（２−６）のゲートとドレインとの間には、第６の付加容量１１−６（１２−６）が、それぞれ接続されている。
【００２４】
またさらに、第１乃至第３のＦＥＴ１−１〜１−３のゲートには第１乃至第３のゲート抵抗器２１−１〜２１−３（２２−１〜２２−３）の一端がそれぞれ接続され、第４乃至第６のＦＥＴ１−４〜１−６のゲートには第４乃至第６のゲート抵抗器２１−４〜２１−６（２２−４〜２２−６）の一端がそれぞれ接続される一方、第１乃至第６のゲート抵抗器２１−１〜２１−６（２２−１〜２２−６）の他端は、相互に接続されて、第１の共用抵抗器３１−１（３１−２）を介して、図示されない制御回路からの制御信号が印加されるようになっている。
【００２５】
ここで、図示されない制御回路は、導通状態を所望する信号経路、すなわち、共通端子５１と、複数の個別端子５２−１、５２−２、・・・のいずれか一つとの間に形成されるべき経路に応じて、該当する２組の単位スイッチを導通状態とすべく論理値Ｈｉｇｈに相当する電圧信号を出力する一方、他の２組の単位スイッチを非導通状態とすべく論理値Ｌｏｗに相当する電圧信号を出力するよう構成されてなるものである。
【００２６】
かかる構成において、第１及び第２の単位スイッチ１０１−１，１０１−２を構成する第１乃至第６のＦＥＴ１−１〜１−６（２−１〜２−６）は、いずれもゲート幅Ｗｇが従来回路のゲート幅（標準ゲート幅）に比して１／２に設定されたものが用いられたものとなっている。そして、第１乃至第６のＦＥＴ１−１〜１−６（２−１〜２−６）全体としてのトータルのゲート幅Ｗｇは従来回路のＦＥＴと基本的に同一となっている。
ここで、従来回路とは、共通端子５１と個別端子５２−１、５２−２、・・・との間に、ＦＥＴ３段構成の単位スイッチが、それぞれ一つずつ設けられた構成のものを意味する。
【００２７】
また、第１乃至第６のＦＥＴ１−１〜１−６（２−１〜２−６）がＯＦＦ状態において、それぞれのゲート・ドレイン間に生ずる寄生容量をＣｇｄ、それぞれのゲート・ソース間に生ずる寄生容量をＣｇｓとすると、第１乃至第６の付加容量１１−１〜１１−６（１２−１〜１２−６）のそれぞれ容量は、Ｃｇｓ／Ｃｇｄの数倍の値に設定されたものとなっている。なお、具体的に如何なる値とするかは、具体的なＦＥＴの仕様等に応じて、試験やシミュレーション結果に基づいて適切な値を定めるのが好適である。
【００２８】
上述のように第１乃至第６の付加容量１１−１〜１１−６（１２−１〜１２−６）のそれぞれ容量を、Ｃｇｓ／Ｃｇｄの数倍の値に設定することで、第１乃至第３のＦＥＴ１−１〜１−３のそれぞれの容量Ｃｕｐは、ゲート・ドレイン間の寄生容量ＣｇｄだけでＣｕｐ≒Ｃｇｄと近似することができる一方、第４乃至第６のＦＥＴ１−４〜１−６のそれぞれの容量Ｃｄｏｗｎは、ゲート・ソース間の寄生容量ＣｇｓだけでＣｄｏｗｎ≒Ｃｇｓと近似することができることとなる。
【００２９】
例えば、図１に示された構成において、図示されない制御回路から、２組の単位スイッチ１０１−１，１０１−２の各ＦＥＴ１−１〜１−６のゲートへ対して論理値Ｈｉｇｈに相当する電圧信号が印加されて、信号経路として共通端子５１と第１の個別端子５２−１が選択される一方、他の単位スイッチ１０２−１，１０２−２、・・・に対しては図示されない制御回路から論理値Ｌｏｗに相当する電圧信号が印加されて、他の個別端子５２−２、・・・と共通端子５１間は非導通状態にあるとする。
【００３０】
良く知られているように、ＯＦＦ状態にあるＦＥＴの寄生容量ＣｇｄとＣｇｓは、位相が１８０度ずれているため（図９参照）、例えば、ＯＦＦ状態にある単位スイッチ１０２−１，１０２−２の各ＦＥＴ２−１〜２−６における上述の容量ＣｕｐとＣｄｏｗｎも同様に１８０度の位相差で、高周波信号の変化に伴って変化するものとなる（図２参照）。
なお、図２において、一点鎖線の特性線は、容量Ｃｕｐの変化特性を、実線の特性線は、容量Ｃｄｏｗｎの変化特性を、それぞれ表すものとなっている。
【００３１】
したがって、容量ＣｕｐとＣｄｏｗｎは、並列接続されているため、それぞれの容量変化が相殺し合うこととなり、共通端子５１と第２の個部端子５２−２間におけるトータル容量Ｃｔｏｔａｌは高周波信号の変化に関わらず一定となる（図２の二点鎖線参照）。それ故、従来と異なり、トータル容量Ｃｔｏｔａｌの変動に起因するＯＦＦ状態のＦＥＴに生ずる歪が低減、抑圧されることとなる。
【００３２】
なお、上述のＣｕｐ≒Ｃｇｄ、及び、Ｃｄｏｗｎ≒Ｃｇｓの近似の精度は、付加容量１１−１〜１１−６、１２−１〜１２−６、・・・の容量を大とするほど高くなるため、ＯＦＦ状態のＦＥＴにおける歪の低減、抑圧効果をさらに向上させることができるが、その反面、付加容量１１−１〜１１−６、１２−１〜１２−６、・・・の容量増大は、電圧定在波比 (VSWR: Voltage Standing Wave Ratio)とパワーハンドリングに影響を与えるため、これらを十分考慮して容量設定を行う必要がある。
【００３３】
次に、本発明をＳＰ１０Ｔスイッチ回路に適用した場合のシュミレーション結果について、図３乃至図５を参照しつつ説明する。
まず、図５には、本発明適用前の従来のＳＰ１０Ｔスイッチ回路の回路構成例が示されている。
同図に示された半導体スイッチ回路例は、図面を簡潔にして理解を容易とするため、図示を一部省略してあるが、１０個の個別端子Ｐ１、Ｐ２、・・・Ｐ１０が設けられ、共通端子ＰＣとの間には、それぞれ単位スイッチ１０１Ｂ、１０２Ｂ、・・・、１１０Ｂが設けられて、１０個の個別端子Ｐ１、Ｐ２、・・・Ｐ１０のいずれか一つと共通端子ＰＣとが図示されない制御回路による制御により導通状態とされるよう構成されてなるものである。
そして、各単位スイッチ１０１Ｂ、１０２Ｂ、・・・、１１０Ｂは、それぞれＦＥＴ５段直列接続されて構成されたものとなっている。
【００３４】
図４には、上述の従来回路に本発明を適用した場合の回路構成例が示されており、以下、同図を参照しつつ、この場合の回路構成について説明する。
なお、図を見易くして理解を容易とするため、図４においては、主要な構成要素にのみ符号を付すこととする。
共通端子ＰＣと各個別端子Ｐ１、Ｐ２、・・・Ｐ１０との間には、それぞれ並列接続された２組の単位スイッチ１０１Ａ−１，１０１Ａ−２、１０２Ａ−１，１０２Ａ−２、・・・、１１０Ａ−１，１１０Ａ−２が設けられたものとなっている。
【００３５】
各単位スイッチ１０１Ａ−１，１０１Ａ−２、１０２Ａ−１，１０２Ａ−２、・・・、１１０Ａ−１，１１０Ａ−２は、図５に示された従来回路同様、ＦＥＴ５段直列接続により構成されている点は同一であるが、各ＦＥＴ１Ａ−１、１Ａ−２、・・・のゲート幅Ｗｇは、図５に示された従来回路におけるＦＥＴの１／２に設定されたものとなっている。
【００３６】
また、単位スイッチ１０１Ａ−１，１０１Ａ−２を例に採れば、図１で説明したと同様に、一方の単位スイッチ１０１Ａ−１においては、付加容量１１Ａ−１〜１１Ａ−５が、ＦＥＴ１Ａ−１〜１Ａ−５のゲート・ソース間にそれぞれ接続されて設けられており、他方の単位スイッチ１０１Ａ−２においては、付加容量１１Ａ−６〜１１Ａ−１０が、ＦＥＴ１Ａ−６〜１Ａ−１０のゲート・ドレイン間にそれぞれ接続されて設けられたものとなっている。
【００３７】
図３には、図４に示された回路について、付加容量に対する高調波のレベル変化をシミュレーションした結果を示す特性線図が示されており、以下、同図を参照しつつ、シミュレーション結果について説明する。
まず、図３において、横軸は付加容量を、縦軸は高調波レベルを、それぞれ示している。また、シミュレーション条件として、周波数ｆ０＝１ＧＨｚ、入力高周波電力＝３０ｄＢｍ、論理値Ｈｉｇｈに対応する電圧＝１．４Ｖ、論理値Ｌｏｗに対応する電圧＝−６Ｖである。シミュレーションにおいて、非線形ＦＥＴモデルを用いた。
【００３８】
図３において、点線の特性線は２倍高調波（２ｆ０）の変化を、実線の特性線は３倍高調波（３ｆ０）の変化を、それぞれ表している。
また、同図において、容量０、すなわち、縦軸と上述の各特性線との交点は、従来回路におけるそれぞれの高調波レベルを表している。
同図によれば、付加容量の増大と共に、２倍高調波、３倍高調波共に改善されてゆくことが確認できる。
以上、本発明の実施例について説明したが、単位スイッチを構成する電界効果トランジスタの和は多くなる程、歪特性が劣化するため、本発明のように構成すれば、より効果的に歪特性の向上を図ることができるが、単位スイッチを構成する電界効果トランジスタの和を１個としても、従来例に比して歪特性向上の効果を奏することが可能となる。
【産業上の利用可能性】
【００３９】
ＯＦＦ状態のＦＥＴに生ずる歪のさらなる低減、抑圧が所望される半導体スイッチ回路に適用できる。
【符号の説明】
【００４０】
１１−１〜１１−６…付加容量
１２−１〜１２−６…付加容量
１０１−１…第１の単位スイッチ
１０１−２…第２の単位スイッチ
１０２−１…第１の単位スイッチ
１０２−２…第２の単位スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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