(57)【要約】      （修正有）【課題】パターン化された導体層を有する素子用のアンテナ効果放電回路が、製造プロセス中に電荷誘導環境に晒される場合に、電荷損傷から保護する、集積回路の製造において用いられる保護回路を提供する【解決手段】アンテナ効果放電回路は、電荷蓄積から保護すべき素子上のノードに接続されている端子５５と、回路内の電界効果トランジスタのゲートのようなゲート５０，５１と、蓄積した電荷を基板に放電させる際に通過することができる端子５２とを有する。コンデンサー６５，６６が、アンテナ効果放電回路内のゲートを基板に結合させる。電圧源回路が、素子の動作中にアンテナ効果放電回路をオフ状態にバイアスするのに十分な電圧を提供するように構成される。素子の上側層、好ましくは最も上にある層内のパターン化された導体６０，６１が、アンテナ効果放電回路内のゲートを電圧源回路に連結させる。【選択図】図３
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【特許請求の範囲】
【請求項１】
集積回路素子であって、
素子基板と、
複数のパターン化された導体層を有する、前記素子基板上の集積回路部であって、前記複数のパターン化された導体層は、上側層及び１つ又は複数の下側層を含み、該１つ又は複数の下側層は、動作中に作動電圧が印加されるノードを含む、集積回路部と、
前記素子基板上のｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタであって、それぞれのゲート、それぞれのチャネルウェル、並びに前記それぞれのチャネルウェル内のそれぞれのソース及びドレインを有する、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタと、
前記素子基板内の領域内の又は該領域に接続されている第１の端子と、前記ｐチャネル電界効果トランジスタの前記ゲートに接続されている第２の端子とを有する、第１のコンデンサーと、
前記素子基板内の領域内の又は該領域に接続されている第１の端子と、前記ｎチャネル電界効果トランジスタの前記ゲートに接続されている第２の端子とを有する、第２のコンデンサーと、
を有し、
前記ｐチャネル電界効果トランジスタ及び前記ｎチャネル電界効果トランジスタのそれぞれの前記ソース及び前記ドレインのうちの一方は、前記ノードに接続されており、前記ｐチャネル電界効果トランジスタ及び前記ｎチャネル電界効果トランジスタのそれぞれの前記ソース及び前記ドレインのうちの他方は、前記素子基板に接続されており、
前記集積回路素子は、更に、
前記作動電圧での動作中は前記ｐチャネル電界効果トランジスタをオフ状態にバイアスするのに十分な第１の電圧を提供するように、また前記作動電圧での動作中は前記ｎチャネル電界効果トランジスタをオフ状態にバイアスするのに十分な第２の電圧を提供するように構成される、電圧源回路と、
前記上側層内の第１のパターン化された導体であって、前記ｐチャネル電界効果トランジスタの前記ゲート及び前記チャネルウェルを前記電圧源回路に接続させる、第１のパターン化された導体と、
前記上側層内の第２のパターン化された導体であって、前記ｎチャネル電界効果トランジスタの前記ゲート及び前記チャネルウェルを前記電圧源回路に接続させる、第２のパターン化された導体と、
を備える、集積回路素子。
【請求項２】
前記上側層は、該素子内の最も上にあるパターン化された導体層であり、
パッシベーション層が前記最も上にある層の上に配置される、
請求項１に記載の集積回路素子。
【請求項３】
前記集積回路素子の動作中は閉鎖するように構成されるとともに第１の端子及び第２の端子を有する、該集積回路素子上の第１のスイッチであって、前記第１の端子は、第１のコネクタによって前記ｐチャネル電界効果トランジスタの前記ゲートに接続されており、前記第２の端子は、第２のコネクタによって前記電圧源回路に接続されており、前記第１のコネクタ及び前記第２のコネクタのうちの一方又は双方は、前記上側層内の前記第１のパターン化された導体を含む、第１のスイッチと、
該集積回路素子の動作中は閉鎖するように構成されるとともに第１の端子及び第２の端子を有する、該素子上の第２のスイッチであって、前記第１の端子は、第１のコネクタによって前記ｎチャネル電界効果トランジスタの前記ゲートに接続されており、前記第２の端子は、第２のコネクタによって前記電圧源回路に接続されており、前記第１のコネクタ及び前記第２のコネクタのうちの一方又は双方は、前記上側層内の前記第２のパターン化された導体を含む、第２のスイッチと、
を更に備える、請求項１又は２に記載の集積回路素子。
【請求項４】
前記素子基板は、ｐ型半導体材料を含み、
前記ｐチャネル電界効果トランジスタの前記チャネルウェルは、前記素子基板内のｎ型ウェルであり、
前記ｎチャネル電界効果トランジスタの前記チャネルウェルは、前記素子基板内のｎ型ウェル内のｐ型ウェルである、請求項１〜３のいずれか１項に記載の集積回路素子。
【請求項５】
前記集積回路部は、ワード線を有するメモリアレイを含み、前記ノードは前記ワード線を含む、請求項１〜４のいずれか１項に記載の集積回路素子。
【請求項６】
集積回路素子の製造方法であって、
プラズマ放電から保護されるノードを有する集積回路部を基板上に形成し、
前記ノードに接続される端子と、コンデンサーを介して前記基板に結合されるゲートとを有するアンテナ効果放電回路を前記基板上に形成し、
前記基板上に前記アンテナ効果放電回路をオフにするように動作中に前記ゲートをバイアスする電圧源回路を形成し、
前記集積回路素子上の上側のパターン化された導体層を用いて前記ゲートを前記電圧源回路に接続する、
集積回路素子の製造方法。
【請求項７】
第１の端子及び第２の端子を有し、前記第１の端子は第１のコネクタによって前記ゲートに接続されており、前記第２の端子は第２のコネクタによって前記電圧源回路に接続される、前記集積回路素子上にスイッチを形成し、
前記第１のコネクタ及び前記第２のコネクタのうちの一方又は双方は、前記上側のパターン化された導体層内の導体を含み、
前記スイッチは、前記ゲートが前記スイッチを介して前記電圧源回路に接続されるように動作中閉鎖する、
請求項６に記載の集積回路素子の製造方法。
【請求項８】
前記アンテナ効果放電回路の形成は、
ゲート、ｎ型チャネルウェル、並びに該ｎ型チャネルウェル内のソース及びドレインを有するｐチャネル電界効果トランジスタを前記素子基板上に形成し、
ゲート、ｐ型チャネルウェル、並びに該ｐ型チャネルウェル内のソース及びドレインを有するｎチャネル電界効果トランジスタを前記素子基板上に形成し、
前記素子基板内の又は該素子基板に接続される第１の端子と、前記ｐチャネル電界効果トランジスタの前記ゲートに結合される第２の端子とを有する第１のコンデンサーを形成し、
前記素子基板内の又は該素子基板に接続される第１の端子と、前記ｎチャネル電界効果トランジスタの前記ゲートに結合される第２の端子とを有する第２のコンデンサーを形成し、
前記ｐチャネル電界効果トランジスタの前記ソース及び前記ドレインのうちの一方を、パターン化された導体を用いて前記ノードに接続し、前記ｐチャネル電界効果トランジスタの前記ソース及び前記ドレインのうちの他方を前記素子基板に接続し、
前記ｎチャネル電界効果トランジスタの前記ソース及び前記ドレインのうちの一方を、パターン化された導体を用いて前記ノードに接続し、前記ｎチャネル電界効果トランジスタの前記ソース及び前記ドレインのうちの他方を前記素子基板に接続する、
請求項６又は７に記載の集積回路素子の製造方法。
【請求項９】
前記電圧源回路の形成は、
動作中に前記ｐチャネル電界効果トランジスタをオフにするように、前記上側層内の第１のパターン化された導体を介して前記ｐチャネル電界効果トランジスタの前記ゲートに接続されるとともに、動作中に前記ｎチャネル電界効果トランジスタをオフにするように、前記上側層内の第２のパターン化された導体を介して前記ｎチャネル電界効果トランジスタの前記ゲートに接続される電圧源回路を形成することを含む、請求項６〜８のいずれか１項に記載の集積回路素子の製造方法。
【請求項１０】
前記集積回路素子の製造方法は、更に、
前記上側層内の前記第１のパターン化された導体に接続される第１の端子と、前記電圧源回路に接続される第２の端子とを有する第１のスイッチを前記素子上に形成するとともに、動作中は閉鎖するように前記第１のスイッチを構成し、
前記上側層内の前記第２のパターン化された導体に接続される第１の端子と、第２の電圧源回路に接続される第２の端子とを有する第２のスイッチを前記素子上に形成するとともに、動作中は閉鎖するように前記第２のスイッチを構成する、
請求項６〜９のいずれか１項に記載の集積回路素子の製造方法。
【請求項１１】
基板と、
前記基板上のパターン化された導体及び層間コネクタからなる複数の層であって、上側層及び１つ又は複数の下側層を含む、複数の層と、
ゲートを有する、前記基板上のアンテナ効果放電回路と、
前記基板内の又は該基板に接続される第１の端子と、前記ゲートに接続される第２の端子とを有する、コンデンサーと、
動作中に前記アンテナ効果放電回路をオフ状態にバイアスするのに十分な電圧を提供する電圧源回路と、
前記ゲートを前記電圧源回路に連結させる、前記上側層内のパターン化された導体と、
を備える、素子。
【請求項１２】
前記上側層は、前記素子内の最も上にあるパターン化された導体層であり、
前記素子は、前記最も上にある層の上に配置されるパッシベーション層を更に備える、請求項１１に記載の素子。
【請求項１３】
前記素子は、該素子の動作中は閉鎖するように構成されるとともに第１の端子及び第２の端子を有するスイッチを更に備え、前記第１の端子は、第１のコネクタによって前記ゲートに接続されており、前記第２の端子は、第２のコネクタによって前記電圧源回路に接続されており、前記第１のコネクタ及び前記第２のコネクタのうちの一方又は双方は、前記上側層内の前記パターン化された導体を含む、請求項１１又は１２に記載の素子。
【請求項１４】
前記アンテナ効果放電回路は、
前記素子基板上の電界効果トランジスタであって、前記複数の層のうちの１つの層内の前記ゲートと、前記複数の層のうちの１つ又は複数を介して前記複数の層のうちの１つの層内の導体に接続されるチャネルウェルと、該チャネルウェル内のソース及びドレインとを有する、電界効果トランジスタを含み、
前記電界効果トランジスタの前記ソース及び前記ドレインのうちの一方は、前記下側層のうちの１つ又は複数を介して、該素子の動作中に作動電圧が印加されるノードに接続されており、前記電界効果トランジスタの前記ソース及び前記ドレインのうちの他方は、前記下側層のうちの１つ又は複数を介して前記素子基板に接続されている、請求項１１〜１３のいずれか１項に記載の素子。
【請求項１５】
前記素子基板は、ｎ型ウェルを含むｐ型半導体を備え、前記電界効果トランジスタはＰＭＯＳトランジスタを含み、前記ｎ型ウェルは前記チャネルウェルである、請求項１１〜１４のいずれか１項に記載の素子。
【請求項１６】
前記素子基板は、ｎ型ウェル内のｐ型ウェルを含むｐ型半導体を備え、前記電界効果トランジスタはＮＭＯＳトランジスタを含み、前記ｐ型ウェルは前記チャネルウェルである、請求項１１〜１４のいずれか１項に記載の素子。
【請求項１７】
前記回路部は、ワード線を有するメモリアレイを備え、前記アンテナ効果放電回路は前記ワード線に接続されている、請求項１１〜１６のいずれか１項に記載の素子。
【請求項１８】
前記電圧源回路は、前記素子基板上の電荷ポンプ回路部を含む、請求項１１〜１７のいずれか１項に記載の素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造中の電荷蓄積に対処する集積回路構造に関する。
【背景技術】
【０００２】
集積回路の製造において、いくつかのプロセスが活性化イオンを用いる。例えば、金属エッチング、フォトレジスト剥離、及び金属間誘電体の蒸着を含むバックエンドプロセスは、処理されているダイの構造部に対して電荷を誘導するプラズマを伴う。製造中の構造部のこの帯電は、アンテナ効果と称される場合がある。
【０００３】
アンテナ効果の誘導電荷は、素子性能にとって重要である構造部を含む素子の構造部を損傷させる場合がある。例えば、メモリ素子において、ワード線又は他の比較的大きな導電性構造部は、アンテナ効果に起因してかなりの電荷蓄積を受ける可能性がある。ワード線における電荷蓄積は、フラッシュメモリ素子において用いられているトンネル誘電体、ゲート誘電体、及びポリシリコン間誘電体を、蓄積した電荷による損傷に晒す可能性がある。さらに、誘電体電荷蓄積（storage：貯蔵）セルにおいて用いられている電荷蓄積構造部は、この種の損傷の影響を特に受けやすい場合がある。
【０００４】
プラズマ誘導電荷の１つの特徴は、正又は負のいずれかとすることができ、誘導電荷のタイプに基づいて異なる種類の損傷が生じる可能性があることである。
【０００５】
アンテナ効果を防ぐか又は低減する１つの手法が、Chou他による「PLASMA  DAMAGE  PROTECTION  CIRCUIT  FOR  A  SEMICONDUCTOR  DEVICE」と題する特許文献１に記載されている。Lusky他による「PROTECTION  OF  NROM  DEVICES  FROM  CHARGE  DAMAGE」と題する特許文献２も参照されたい。
【０００６】
プラズマ帯電効果がＳＯＮＯＳ電荷トラップ素子において重要な役割を果たすことが報告されている。大抵のフラッシュメモリ製品では、ＰＮダイオード保護又はポリヒューズ保護のいずれかが採用されている。しかしながら、いずれの方法にも限界がある。ＰＮダイオード保護の場合、ワード線ＷＬの動作電圧は、ダイオードの逆方向のみに制限されており、また降伏電圧よりも低くなければならない。さらに、ＰＮダイオードは、降伏電圧後（after）の保護しかもたらさず、したがって、中電圧を保護することはできない。ポリヒューズ保護の場合、測定前にヒューズを破断させる必要がある。ヒューズ保護は、小型の試験素子にしか適しておらず、製品設計には適していない。加えて、破断によるバイアスが大きすぎる場合、素子にも支障をきたす場合がある。
【０００７】
静電気放電（ＥＳＤ）回路が、素子に損傷を与える増大した（inflated）外部電気パルスを防ぐように集積回路内のプロービングパッドに配備されている。しかしながら、ＥＳＤ回路は、比較的高い電圧下で機能する（activated）場合が多く、中電圧保護をもたらすことはできない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７，１９６，３６９号明細書
【特許文献２】米国特許第７，３１７，６３３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、電荷損傷から保護する集積回路の製造において用いられる保護回路を提供することが望まれている。さらに、この保護回路は、製造後の素子動作に影響を与えないものとする。
【課題を解決するための手段】
【００１０】
パターン化された導体からなる複数の層、例えばパターン化されたポリシリコン層及び金属層を有する素子用のアンテナ効果放電回路が記載される。このアンテナ効果放電回路は、製造プロセス中に高エネルギープラズマ又は他の電荷誘導環境に晒される場合がある。アンテナ効果放電回路は、電荷蓄積から保護すべき素子上のノードに接続されている端子と、回路内の電界効果トランジスタのゲートのようなゲートとを有する。コンデンサーが、アンテナ効果放電回路内のゲートを基板に連結させる。電圧源回路が、素子の動作中にアンテナ効果放電回路をオフ状態にバイアスするのに十分な電圧を提供するように構成される。素子の上側層、好ましくは最も上にある層内のパターン化された導体が、アンテナ効果放電回路内のゲートを電圧源回路に連結させる。
【００１１】
アンテナ効果放電回路は、チャネルウェル領域内にチャネル、ソース、及びドレインを有する電界効果トランジスタを備えることができる。チャネルウェル領域は、上側層内のパターン化された導体を介してゲートに接続することもでき、又は電圧源回路に直接接続することもできる。負電圧及び正電圧の双方を、保護すべきノード上に放電させるように構成される実施形態では、アンテナ効果放電回路は、以下でより詳細に説明されるように構成されるｎチャネル電界効果トランジスタ（例えば、ＮＭＯＳ）及びｐチャネル電界効果トランジスタ（例えば、ＰＭＯＳ）を備える。
【００１２】
ゲートにおいてコンデンサーを用いることによって、アンテナ効果帯電に晒されている間にゲート上の電圧がチャネルウェル領域内の電圧を辿ることを防止することができる。アンテナ効果放電回路は、複数のパターン化された導体層の上側層が実装されるまで、ゲート及びチャネルウェルは接続されないという状況にある。
【００１３】
アンテナ効果放電回路が、素子の動作中は閉鎖するように構成されるとともに第１の端子及び第２の端子を有するスイッチを備える実施形態が記載される。第１の端子は、第１のコネクタによってアンテナ効果放電回路内のゲートに接続されており、第２の端子は第２のコネクタによって電圧源回路に接続されている。第１のコネクタ及び第２のコネクタのうちの一方又は双方は、ゲートを電圧源回路に接続させるのに用いられる、最も上にある層内のパターン化された導体を含む。スイッチを伴う実施形態では、アンテナ効果放電回路は、素子の動作中に電圧源回路がイネーブルにされるまで、製造プロセス全体を通して効果的なままである。
【００１４】
集積回路素子を製造する方法が記載される。この方法は、アンテナ効果帯電から保護すべきノードを有する集積回路部を基板上に形成することを含む。この方法は、ノードに接続されている端子とゲートとを有するアンテナ効果放電回路を基板上に形成することを含む。また、この方法は、ゲートを基板に結合させるコンデンサーを形成することを含む。アンテナ効果放電回路をオフにするように動作中にゲートをバイアスする、基板上の電圧源回路を準備する。本明細書に記載される方法は、素子上の上側導体層、又は最も上にあるパターン化された導体層を用いてゲートを電圧源回路に接続させることを含む。いくつかの実施形態では、この方法は、素子上のゲートと電圧源回路との間のスイッチを準備すするとともに、ゲートがスイッチを介して電圧源回路に接続されるように動作中は閉鎖するようにスイッチを構成することを含む。
【００１５】
本技術の他の態様及び利点は、図面、詳細な説明、及び特許請求の範囲に基づいて把握することができる。
【図面の簡単な説明】
【００１６】
【図１】動的閾値電圧ＭＯＳＦＥＴに基づいた従来技術のアンテナ効果放電回路の概略図である。
【図２】本明細書に記載されるアンテナ効果放電回路を用いて保護することができる複数のパターン化された導体層を含む、一例の従来技術の集積回路の斜視図である。
【図３】電界効果トランジスタのゲートに結合されたコンデンサーを含むアンテナ効果放電回路の概略図である。
【図４】本明細書に記載される高電圧ｎチャネル電界効果トランジスタ及び高電圧ｐチャネル電界効果トランジスタを含む、アンテナ効果放電回路用の素子基板の構成を示す図である。
【図５】最も上にあるパターン化された導体層の形成前のアンテナ効果放電回路の概略図であり、保護すべきノード上での負電圧の蓄積の放電を示す。
【図６】最も上にあるパターン化された導体層の形成前のアンテナ効果放電回路の概略図であり、保護すべきノード上での正電圧の蓄積の放電を示す。
【図７】電界効果トランジスタのゲートに結合されたコンデンサー、及びゲートと電圧源回路との間のスイッチを含むアンテナ効果放電回路の代替的な実施態様の概略図である。
【図８】集積回路上の複数のノードを保護するように構成される、一例のアンテナ効果放電回路のレイアウト図である。
【図９】本明細書に記載されるアンテナ効果放電回路を備える、集積回路メモリアレイの簡略化されたブロック図である。
【図１０】本明細書に記載されるアンテナ効果放電回路を用いて集積回路を製造する方法の簡略化されたフローチャートである。
【図１１】保護回路内のＣＣＦＧ  ＮＭＯＳ素子のドレイン電流対ドレイン電圧（ＩｄＶｄ）曲線、及びドレイン電圧対ボディー電流Ｉｂ（ＩｂＶｄ）曲線を示す図である。
【図１２】保護回路内のＣＣＦＧ  ＰＭＯＳ素子のドレイン電流対ドレイン電圧（ＩｄＶｄ）曲線、及びドレイン電圧対ボディー電流Ｉｂ（ＩｂＶｄ）曲線を含む実験データを示す図である。
【図１３】図５及び図６の回路のような（ゲート及びウェルがフローティングにされている場合の）完全なＣＣＦＧ  ＣＭＯＳ保護回路の放電電流を含む実験データを示す図である。
【図１４】測定された８層３ＤＶＧ素子のＴＥＭ断面図によって生成された画像である。
【図１５】被試験素子の複数の層におけるメモリセルの初期閾値電圧分布を示すグラフである。
【図１６】被試験回路のＳＳＬ  Ｖｔ分布を示す図である。
【図１７】参照用に簡略化されたＮＡＮＤストリングの概略図である。
【図１８】シグマσが増大していく、３つのＳＳＬ閾値電圧分布（Ｖｔ範囲）を示すグラフである。
【図１９】チェッカーボードウインドウ（checkerboard  window）試験をプログラムするのに用いられる被試験素子における低閾値状態及び高閾値状態のグラフである。
【図２０】ＣＭＯＳデコーダー設計に対して適用されるアンテナ保護回路の一例の回路図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態の詳細な説明が図１〜図２０を参照して提供される。
【００１８】
図１は、動的閾値ＭＯＳトランジスタの対１０、１１に基づいたアンテナ効果に対する従来技術の保護回路を示す。ＰＭＯＳトランジスタのドレインが、基板グラウンド１２に結合されている。同様に、ＮＭＯＳトランジスタ１１のドレインが、基板グラウンド１２に結合されている。ＰＭＯＳトランジスタのチャネル領域内のチャネルウェル１３は、第１の金属層のような下側のパターン化された導体を用いて、ＰＭＯＳトランジスタのゲートに接続されている。同様に、ＮＭＯＳトランジスタ１１のチャネル領域内のチャネルウェル１４は、第１の金属層のような下側のパターン化された導体を用いて、ＮＭＯＳトランジスタ１１のゲートに接続されている。ＰＭＯＳトランジスタ１０のソース及びＮＭＯＳトランジスタ１１のソースは、ノード１５に接続されている。ノード１５は、アンテナ効果によって引き起こされる電荷蓄積から保護すべきものである。
【００１９】
「ソース」及び「ドレイン」という用語は、トランジスタの主要な電流フロー方向に関して電界効果トランジスタの端子を示すのに慣例によって用いられることが多い。この表記法では、双方向の電流フローを支える素子を説明する場合、及び２つの端子が対称構造を有する素子を説明する場合のようないくつかの状況では不明瞭である。本明細書における「ソース」及び「ドレイン」という用語は、端子の主要な電流フロー方向又は構造を意味することなく、単に電界効果トランジスタの２つの端子を明確に称するのに用いられる。したがって、「ソース」及び「ドレイン」という用語は、本明細書において置き換え可能である。
【００２０】
ＭＯＳの対１０、１１のゲート酸化膜は、フラッシュメモリ素子又は他の高電圧集積回路の高電圧動作を持続させるのに十分に厚い。厚いゲート酸化膜は、例えば電荷ポンプトランジスタの厚いゲート酸化膜を生成するのに用いられる加工ステップと同じ加工ステップを用いて、フラッシュメモリ素子において容易に作製することができる。
【００２１】
製造中、正電荷がＰＭＯＳトランジスタ１０を介してグラウンド１２まで伝導され、負電荷が、非常に低い電圧においてＮＭＯＳトランジスタ１１を介してグラウンドまで伝導される。例えば、ＮＭＯＳトランジスタ１１は、例えば０．６Ｖの接合順方向ターンオン電圧に近い電圧において伝導する。同様に、ＰＭＯＳトランジスタは、例えば−０．６Ｖの接合順方向ターンオン電圧に近い電圧において伝導する。動的閾値ＭＯＳ素子の動作の論考に関しては、「IEEE  ELECTRON  DEVICES」（Vol.  38、  No.  11,  November,  1991）を参照されたい。２００７年３月２７日に発行された「PLASMA  DAMAGE  PROTECTION  CIRCUIT  FOR  A  SEMICONDUCTOR  DEVICE」と題する特許文献１も参照されたい。
【００２２】
集積回路の動作中、ＰＭＯＳ素子１０のゲートは、線１６によって高い正電圧のＶＰＰに接続されている。この正電圧は、最も高い作動電位が保護対象のノードに印加されると、素子１０をオフにするのに十分に高い。同様に、ＮＭＯＳ素子１１のゲートは、線１７によって大きい負電圧のＶＮＰに接続されている。ＶＮＰは、最も負の作動電位が保護対象のノードに印加されると、素子１１をオフにするのに十分な大きさを有する。
【００２３】
製造中、保護対象のノードに対する電圧が急速に高くなると、トランジスタ上のゲート端子及び基板端子が、図１に示される動的閾値構造において非常に迅速に放電する。結果として、ゲートと基板との間に非常に低い電位が生じて、素子をオンにすることが難しくなる場合がある。したがって、図１の保護回路のような保護回路は、状況によってはすぐには完全にオンになることができない。したがって、もたらされる保護は、製造中にかなりの帯電効果に晒される可能性があるワード線等の保護されているノードにおいて蓄積した電荷を迅速に放電させるのにあまり効果的ではない場合がある。
【００２４】
図２は、パターン化されたポリシリコン層、及びパターン化された金属層を含む複数のパターン化された導体層を有する素子の例としてここで記載される、３Ｄ  ＮＡＮＤフラッシュメモリアレイ構造の斜視図である。３Ｄ  ＮＡＮＤフラッシュメモリアレイ構造とともに、本明細書に記載されるアンテナ効果放電回路を使用することができる。米国特許第８，５０３，２１３号を参照されたい。当然ながら、多くの他のタイプの素子が複数のパターン化された導体層を用いており、本明細書に記載されるアンテナ効果放電回路を用いてそれらの多くの他のタイプの素子を保護することができる。図２では、絶縁材料は、更なる構造を見えるようにするため図面から取り除かれている。例えば、絶縁層は、隆線形スタック状の半導体ストリップの間から取り除かれており、また半導体ストリップの隆線形スタックの間から取り除かれている。
【００２５】
多層アレイは、絶縁層上に形成されており、複数の隆線形スタックとコンフォーマルである、複数のワード線４２５−１、…、４２５−Ｎ−１、４２５−Ｎを提供するパターン化されたポリシリコン層を含む。複数の隆線形スタックは、半導体ストリップ４１２、４１３、４１４、４１５を含む。同じ平面内の半導体ストリップ同士は、階段構造部によって電気的に結合されている。
【００２６】
階段構造部４１２Ａ、４１３Ａ、４１４Ａ、４１５Ａは、半導体ストリップ４１２、４１３、４１４、４１５等の半導体ストリップを終端させる。示されているように、これらの階段構造部４１２Ａ、４１３Ａ、４１４Ａ、４１５Ａは、アレイ内の平面を選択するように復号回路部に接続する異なるビット線に電気的に接続されている。これらの階段構造部４１２Ａ、４１３Ａ、４１４Ａ、４１５Ａは、複数の隆線形スタックが画定されるのと同時にパターン化することができる。
【００２７】
階段構造部４０２Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂは、半導体ストリップ４０２、４０３、４０４、４０５等の半導体ストリップを終端させる。示されているように、これらの階段構造部４０２Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂは、アレイ内の平面を選択するように復号回路部に接続する異なるビット線に電気的に接続されている。これらの階段構造部４０２Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂは、複数の隆線形スタックが画定されるのと同時にパターン化することができる。
【００２８】
半導体ストリップの任意の所与のスタックは、この構成では、階段構造部４１２Ａ、４１３Ａ、４１４Ａ、４１５Ａ、又は階段構造部４０２Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂのいずれか一方には結合されるが、双方には結合されない。半導体ストリップのスタックは、ビット線端部からソース線端部への向き、又はソース線端部からビット線端部への向きの２つの対向する向きのうちの一方を有する。例えば、半導体ストリップ４１２、４１３、４１４、４１５のスタックは、ビット線端部からソース線端部への向きを有する。半導体ストリップ４０２、４０３、４０４、４０５のスタックは、ソース線端部からビット線端部への向きを有する。
【００２９】
階段構造部４１２Ａ、４１３Ａ、４１４Ａ、４１５Ａによって一方の端部が終端する半導体ストリップ４１２、４１３、４１４、４１５のスタックは、ＳＳＬゲート構造部４１９、ゲート選択線ＧＳＬ４２６、ワード線４２５−１  ＷＬ〜４２５−Ｎ  ＷＬ、及びゲート選択線ＧＳＬ４２７を通過して、対応するソース線によって他方の端部が終端する。半導体ストリップ４１２、４１３、４１４、４１５のスタックは、階段構造部４０２Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂに達しない。
【００３０】
階段構造部４０２Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂによって一方の端部が終端する半導体ストリップ４０２、４０３、４０４、４０５のスタックは、ＳＳＬゲート構造部４０９、ゲート選択線ＧＳＬ４２７、ワード線４２５−Ｎ  ＷＬ〜ワード線４２５−１  ＷＬ、及びゲート選択線ＧＳＬ４２６を通過して、ソース線（図の他の部分によって明瞭である）によって他方の端部が終端する。半導体ストリップ４０２、４０３、４０４、４０５のスタックは、階段構造部４１２Ａ、４１３Ａ、４１４Ａ、４１５Ａに達しない。
【００３１】
メモリ材料の層は、先行の図において詳細に記載されているように、ワード線４２５−１〜４２５−Ｎを、半導体ストリップ４１２〜４１５及び４０２〜４０５から分離する。グラウンド選択線ＧＳＬ４２６及びＧＳＬ４２７は、ワード線と同様に複数の隆線形スタックとコンフォーマルである。
【００３２】
ビット線及びストリング選択線は、金属層ＭＬ１、ＭＬ２、及びＭＬ３において形成される。
【００３３】
トランジスタが、階段構造部４１２Ａ、４１３Ａ、４１４Ａとワード線４２５−１との間に形成される。トランジスタ内では、半導体ストリップ（例えば、４１３）が素子のチャネル領域として機能する。ＳＳＬゲート構造部（例えば、４１９、４０９）は、ワード線４２５−１〜４２５−Ｎが画定されるのと同じステップ中にパターン化される。ケイ化物の層を、ワード線及びグラウンド選択線の頂面に沿って、またゲート構造部４０９、４１９の上に形成することができる。メモリ材料の層は、トランジスタのゲート誘電体として機能することができる。これらのトランジスタは、アレイにおける特定の隆線形スタックを選択するように、復号回路部に結合されるストリング選択ゲートとして機能する。
【００３４】
第１の金属層ＭＬ１は、半導体材料ストリップに対して平行な縦方向の向きを有するストリング選択線を含む。これらのＭＬ１ストリング選択線は、層間コネクタによって、異なるＳＳＬゲート構造部（例えば、４０９、４１９）に接続されている。
【００３５】
第２の金属層ＭＬ２は、ワード線に対して平行な横方向の向きを有するストリング選択線を含む。これらのＭＬ２ストリング選択線は、層間コネクタによって、異なるＭＬ１ストリング選択線に接続されている。
【００３６】
これらのＭＬ１ストリング選択線及びＭＬ２ストリング選択線を組み合わせることによって、ストリング選択線信号が半導体ストリップの特定のスタックを選択することが可能になる。
【００３７】
第１の金属層ＭＬ１は、ワード線に対して平行な横方向の向きを有する２つのソース線も含む。
【００３８】
第３の金属層ＭＬ３は、半導体材料ストリップに対して平行な縦方向の向きを有するビット線を含む。異なるビット線が、層間コネクタによって、階段構造部４１２Ａ、４１３Ａ、４１４Ａ、４１５Ａ及び階段構造部４０２Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂのうちの異なる段に電気的に接続される。これらのＭＬ３ビット線によって、ビット線信号が半導体ストリップの特定の水平面を選択することが可能になる。
【００３９】
周辺回路を、ドライバー、センスアンプ、デコーダー、電圧供給発生器等のようなメモリアレイに接続する第４の金属層（図示されていないが、ＭＬ４と称することができる）を含めることができる。
【００４０】
パターン化された層間のビア内の層間コネクタ（図示はされているが、符号は付されていない）が、複数のパターン化された導体層のノード及び導体と、素子上の他の構成要素との間を接続させるために設けられる。
【００４１】
図３は、ゲートがコンデンサーを介して半導体基板に結合されている、電界効果トランジスタを含むアンテナ効果放電回路の回路図である。アンテナ効果放電回路は、電荷蓄積から保護すべき素子上のノード５５、及び回路内の電界効果トランジスタ５０のゲートのようなゲートに接続されている端子（例えば、電界効果トランジスタ５０のドレイン）と、蓄積した電荷を基板に放電させる際に通過することができる端子（例えば、電界効果トランジスタ５０のソース）とを有する。
【００４２】
回路内では、ｐチャネル電界効果トランジスタ５０及びｎチャネル電界効果トランジスタ５１が、アンテナ効果帯電から保護すべきノード５５に結合されるドレインを有する。電界効果トランジスタ５０、５１のソースは、基板５２に接続されている。電界効果トランジスタ５０のゲートは、パターン化された導体５７（例えば、ポリシリコン線）によってコンデンサー６５に接続されている。コンデンサー６５は、導体５７に接続されている第１の端子と、基板５２内の又は基板５２に接続されている第２の端子とを有する。電界効果トランジスタ５１のゲートは、パターン化された導体６０（例えば、ポリシリコン線）によってコンデンサー６６に接続されている。コンデンサー６６は、導体６０に接続されている第１の端子と、基板５２内の又は基板５２に接続されている第２の端子とを有する。
【００４３】
ｐチャネル電界効果トランジスタ５０は、チャネルウェル５３と本明細書では称される、ｎ型半導体領域内のチャネルを基板内に有する。チャネルウェル５３は、導体５６に接続されている。導体５６及び導体５７は、素子の製造中には接続されず、上側のパターン化された導体層、好ましくは最も上にあるパターン化された導体層が形成されるまで接続されない。上側のパターン化された導体層は、導体５７及び５６を介するチャネルウェル５３と電界効果トランジスタ５０のゲートとの間の接続をもたらす導体５８を含む。また、導体５８は、バイアス電圧ＶＰＰをもたらす電圧源回路に接続する。
【００４４】
ｎチャネル電界効果トランジスタ５１は、チャネルウェル５４と本明細書では称される、ｐ型半導体領域内のチャネルを基板内に有する。チャネルウェル５４は、導体６１に接続されている。導体６１及び導体６０は、素子の製造中には接続されず、上側のパターン化された導体層、好ましくは最も上にあるパターン化された導体層が形成されるまで接続されない。上側のパターン化された導体層は、導体６０、６１を介するチャネルウェル５４と電界効果トランジスタ５１のゲートとの間の接続をもたらす導体６２を含む。また、導体６２は、バイアス電圧ＶＮＰをもたらす電圧源回路に接続する。
【００４５】
図４は、図３の回路の高電圧ｐチャネル電界効果トランジスタ（ＨＶ−ＰＭＯＳ）及び高電圧ｎチャネル電界効果トランジスタ（ＨＶ−ＮＭＯＳ）に用いることができる基板及びウェル構造を示す。この例では、素子はｐ型基板１００上に形成される。ｐチャネル電界効果トランジスタは、ｎ型半導体ウェル１０３内に形成される。ｎ型半導体ウェル１０３は、図３のチャネルウェル５３に相当する。ｎチャネル電界効果トランジスタは、ｐ型半導体ウェル１０２内に形成される。ｐ型半導体ウェル１０２はさらに、深いｎ型ウェル１０１によって基板１００から分離される。ｐ型半導体ウェル１０２は、図３のチャネルウェル５４に相当する。
【００４６】
図４は、ｐ型電界効果トランジスタ（ＨＶ−ＰＭＯＳ）のソース領域１０６及びドレイン領域１０７、ゲート１０５、並びにゲート絶縁膜１０８を示す。また、ｎ型接点領域１０４が、チャネルウェルのバルクへの接続をもたらすようにｎ型ウェル１０３内に形成される。また、ｎ型電界効果トランジスタ（ＨＶ−ＮＭＯＳ）のソース領域１１３及びドレイン領域１１４、ゲート１１２、並びにゲート絶縁膜１１５が示されている。また、ｐ型接点領域１１１が、チャネルウェルのバルクへの接続をもたらすようにｐ型ウェル１０２内に形成される。加えて、ｎ型接点領域１１０が、深いｎ型ウェルを、チャネルウェル１０２の分離を助けるバイアス回路部へ接続させるように、深いｎ型ウェル１０１内に形成される。コンデンサー（図示せず）に対する基板の接続をもたらすために、ｐ型接点領域１１７を基板内のウェル１０３の外側に配置し、ｐ型接点領域１１８を基板内のウェル１０１の外側に配置することができる。分離を高めるために、浅いトレンチ分離ＳＴＩ構造部（例えば、１１９）を、示されているようなドープ領域間に配置することができる。
【００４７】
図１に関して述べたように、従来技術のＤＴＭＯＳ型アンテナ効果放電回路では、ゲート（例えば、１０５）及びチャネルウェル接点（例えば、１０４）は、製造中に接続される。この接続によって、ゲートとチャネルウェルとの間の電圧は、正電圧をドレイン１０７に印加する帯電事象中にゼロに近いままであることが可能になる。図３に関して本明細書に記載される回路、ゲート（例えば、１０５）及びチャネルウェル接点（例えば、１０４）は、全て又はほとんどのパターン化された導体層の形成中には接続されていない。むしろ、ゲート（例えば、１０５）はコンデンサーに接続され、チャネルウェル（例えば、１０４、１０３）はフローティングになっている。したがって、チャネルウェルが、保護すべきノード上で電圧上昇によってブーストされる場合であっても、ゲート電位は、ゲート結合比の率のみを変える。この理由は、トランジスタのウェル静電容量に対するコンデンサー及びゲートが、電圧差を分割するためである。これによって、電界効果トランジスタがアンテナ効果帯電事象（episode）中により迅速にオンになり、望ましくない電圧をより効果的に放電させることが可能になる。
【００４８】
コンデンサー６５、６６は、ｐ型基板内の、コンデンサーが接続した高電圧ＮＭＯＳトランジスタを用いて実装することができる。この高電圧ＮＭＯＳトランジスタは、ともに接続したソース及びドレインと、パターン化された導体によって形成されるゲートとを有する。この場合、パターン化された導体は、例えば、対応する電界効果トランジスタ（ＨＶ−ＰＭＯＳ又はＨＶ−ＮＭＯＳ）のゲートを形成するパターン化された導体と同じ導体である。代替的には、コンデンサーは、誘電体層、例えば、図３のＨＶ−ＮＭＯＳ素子及びＨＶ−ＰＭＯＳ素子のゲート誘電体を形成するのに用いられる誘電体の層によって導体から分離される単一の連続ウェルによって実装することができる。この実装では、導体の下にチャネルエリアは存在しない。高い結合比を確立するには、コンデンサー上の導体の面積は、対応する電界効果トランジスタ５０、５１上のゲートの面積よりもほぼ大きいものとすることができる。一例では、コンデンサー上のゲートの面積は、対応する電界効果トランジスタ５０、５１上のゲートの面積の約４倍大きいものとすることができ、その結果、約０．８のゲート結合比が確立される。
【００４９】
図５及び図６は、ゲートとチャネルウェルとの間の接続部の形成前に、素子上の下側のパターン化された導体層の形成中に生じるような、図３のアンテナ効果放電回路を示す。図３において用いられた参照符号は、対応する要素に関して同じであり、繰り返し説明されない。
【００５０】
図５に示される状況では、ワード線等の保護すべきノードは、製造ステップ中は約−２Ｖの値に帯電する場合がある。この状況では、ｐ＋ドレインからｎ型チャネルウェルへの接合部は、ｐチャネル電界効果トランジスタ５０において逆方向バイアスされる。そのため、ｐチャネル電界効果トランジスタ５０はオフのままである。しかしながら、ｎ＋ドレインからｐ型チャネルウェルへの接合部は、ｎチャネル電界効果トランジスタ５１において順方向バイアスされる。コンデンサー６６は、ｎチャネル電界効果トランジスタ５１のゲートがｐ型チャネルウェル５４と同じ電圧に至るまで帯電するのを防止する。したがって、保護対象のノードが約−２ボルトに達すると、ｎチャネル電界効果トランジスタのフローティングｐ型チャネルウェルは、順方向接合部を通じて保護対象のノードとほぼ同じ電圧まで急速に帯電される。比較的大きなゲート結合比をもたらす、コンデンサー６６内に十分な静電容量が存在する場合、ゲート電圧は、容量分割（capacitive  dividing）（ＶＷＬ×（１−ＧＣＲ））によって、−１Ｖよりも大きく（例えば、＞−１Ｖ）、ｐ型基板５２のゼロ電圧により近い値にシフトされる。これは、正ゲートを、この図において約１Ｖ未満の大きさのチャネルウェルバイアスＶｇｂ、すなわち、ｎチャネル電界効果トランジスタを迅速にオンにして、製造ステップ中に保護対象のノードに対する望ましくない電荷を放電させるのに十分な値に維持する。
【００５１】
図６に示される状況では、ワード線等の保護すべきノードは、製造ステップ中は約＋２Ｖの値に帯電する場合がある。この状況では、ｎ＋ドレインからｐ型チャネルウェルへの接合部は、ｎチャネル電界効果トランジスタ５１において逆方向バイアスされる。そのため、ｎチャネル電界効果トランジスタ５１はオフのままである。しかしながら、ｐ＋ドレインからｎ型チャネルウェルへの接合部は、ｐチャネル電界効果トランジスタ５０において順方向バイアスされる。コンデンサー６５は、ｐチャネル電界効果トランジスタ５０のゲートがｎ型チャネルウェル５３と同じ電圧に至るのを防止する。したがって、保護対象のノードが約＋２ボルトに達すると、ｐチャネル電界効果トランジスタのフローティングｎ型チャネルウェルは、順方向接合部を通じて保護対象のノードとほぼ同じ電圧まで急速に帯電する。比較的大きなゲート結合比をもたらす、コンデンサー６５内に十分な静電容量が存在する場合、ゲート電圧は、１Ｖよりも小さく（例えば、＜＋１Ｖ）、ｐ型基板５２のゼロ電圧により近い値にシフトされる。これは、負ゲートを、この図において約１Ｖ未満の大きさのチャネルウェルバイアスＶｇｂ、すなわち、ｐチャネル電界効果トランジスタ５０を迅速にオンにして、製造ステップ中に保護対象のノードに対する望ましくない電荷を放電させるのに十分な値に維持する。
【００５２】
図３の回路では、最も上にあるパターン化された導体層とすることができる上側のパターン化された導体層が作製された後、ゲート及びチャネルウェルが接続される。ゲート及びチャネルウェルの接続後、例えばパッシベーション（passivation：不動態化）中、又は他の層が上側のパターン化された導体に重なるような、帯電が少し発生する場合があるプロセスでは、ゲート及びチャネルウェルの接続後、アンテナ効果放電回路によってもたらされる保護はさほど効果的ではない場合がある。
【００５３】
図７は、ゲート及びチャネルウェルを接続するのに用いられるパターン化された導体層の形成後の保護を維持することができる、アンテナ効果放電回路の代替的な実施態様を示す。回路構成要素には、適宜、図３で用いられた参照符号と同じ参照符号が付されている。この例では、スイッチがコンデンサーと電圧源回路との間に付加されている。これによって、素子がスイッチを閉鎖することができる作動電圧を受け取るまで電界効果トランジスタ５０、５１のゲートをチャネルウェル５３、５４から分離したまま保つプロセスが可能になる。このようにして、アンテナ効果からの保護を、製造プロセスを通して維持することができる。
【００５４】
ｐチャネル電界効果トランジスタ５０に対するこの例のスイッチは、高電圧ｎチャネル電界効果トランジスタ７０（例えば、図４に示されているＨＶ−ＮＭＯＳのようなＨＶ−ＮＭＯＳ）である。高電圧ｎチャネル電界効果トランジスタ７０は、第１のコネクタ７０−１によって導体５７を介してゲートに接続される第１の端子（ソース又はドレイン）と、第２のコネクタ７０−２によって供給電圧回路に接続される第２の端子（ソース又はドレイン）とを有する。コネクタ７０−１、７０−２のうちの一方又は双方は、素子上の上側のパターン化された導体層、好ましくは最も上にあるパターン化された導体層に形成することができる。ｎチャネル電界効果トランジスタ７０のゲートは、スイッチを閉鎖するために動作中に、ＶＰＰのようなバイアスを受け取るように電圧源回路に接続される。
【００５５】
ｎチャネル電界効果トランジスタ５１に対するこの例のスイッチは、高電圧ｐチャネル電界効果トランジスタ７１（例えば、図４に示されているＨＶ−ＰＭＯＳのようなＨＶ−ＰＭＯＳ）である。高電圧ｐチャネル電界効果トランジスタ７１は、第１のコネクタ７１−１によって導体６０を介してゲートに接続される第１の端子（ソース又はドレイン）と、第２のコネクタ７１−２によって供給電圧回路に接続される第２の端子（ソース又はドレイン）とを有する。コネクタ７１−１、７１−２のうちの一方又は双方は、素子上の上側のパターン化された導体層、好ましくは最も上にあるパターン化された導体層に形成することができる。ｐチャネル電界効果トランジスタ７１のゲートは、スイッチを閉鎖するために動作中に、ＶＮＰのようなバイアスを受け取るように電圧源回路に接続される。
【００５６】
このようにして、アンテナ効果放電回路は、スイッチトランジスタ７０、７１がオンにされてスイッチを閉鎖するまで効果的なままであることができる。
【００５７】
図８は、高電圧電界効果トランジスタのゲートに結合されたコンデンサーを含むアンテナ保護回路のレイアウト図である。この例におけるレイアウトは、ｐ型基板１００上に形成される。ｎ型チャネルウェル１０３が基板１００内に形成される。また、ｐ型チャネルウェル１０２が内部にある深いｎ型ウェル１０１が形成される。基板接点（例えば、図４に示されている１０４、１１０、１１１）は、動作中に適切なバイアスをもたらすようにウェルの周りに配列することができる。また、ガードリング（図示せず）を、例えば、ポリシリコン層導体を用いてウェルの周りに形成することができる。深いｎ型ウェル、ｐ型基板、及びガードリングは、接点を介してともに接続して、動作中に接地することができる。
【００５８】
高電圧ｎチャネル電界効果トランジスタのセットが、ｐ型チャネルウェル１０２内に形成される。この例では、ウェル１０２内に３つのトランジスタが存在する。第１のトランジスタが、ドレイン端子２０２及びソース端子２０６を含む。第２のトランジスタが、ドレイン端子２０３及びソース端子２０７を含む。第３のトランジスタが、ドレイン端子２０４及びソース端子２０８を含む。ドレイン端子２０２、２０３、２０４は、この図において小さな四角形によって表されている層間コネクタによって、第１の金属層等の下側のパターン化された導体層のうちの１つにおけるパターン化された導体２１０、２１１、２１２に接続される。ソース端子２０６、２０７、２０８は、パターン化された導体２１４、２１５、２１６に接続される。パターン化された導体２１４、２１５、２１６は、この回路によって保護すべき対応するノードに接続する。例えば、パターン化された導体２１４は、図２のメモリ構造のようなメモリ構造における共通のソース線２３１に接続される第１の金属層導体とすることができる。パターン化された導体２１５は、図２のメモリ構造のようなメモリ構造におけるストリング選択線２３２に接続される第２の金属層導体とすることができる。パターン化された導体２１６は、図２のメモリ構造のようなメモリ構造における１つ又は複数のワード線２３３に接続される第３の金属層導体とすることができる。
【００５９】
３つのトランジスタのゲートは、単一のパターン化されたポリシリコン線２００によって形成される。単一のパターン化されたポリシリコン線２００は、コンデンサーの第２の端子として機能する第１のｎ型コンデンサー端子拡散部（diffusion）２０１を越えて、チャネルウェル１０２を含む領域の外側に延びる。コンデンサー端子拡散部２０１を越えるポリシリコン線２００の面積は、コンデンサーの第１の端子を提供し、高いゲート結合比を確立するために、上述したようにｐ型ウェル１０２内のトランジスタのゲートの面積よりも大きいものとする。
【００６０】
パターン化された導体２１０、２１１、２１２は、図面において矢印によって表されているようにｐ型基板１００に接続されている。
【００６１】
パターン化された導体２５８は、層間コネクタによってゲートポリシリコン線２００に接続されている。同様に、パターン化された導体２５０は、層間コネクタによってチャネルウェル１０２に接続されている。パターン化された導体２５８及び２５０は、第１の金属層内のような、素子上のパターン化された導体層のうちの下側のパターン化された導体層内に形成することができる。導体２５８及び２５０は、４つの金属プロセスの間、この例ではＭＬ４と付された上側のパターン化された導体層内の導体２６０に接続される。
【００６２】
さらに、高電圧ｐチャネル電界効果トランジスタが、ｎ型チャネルウェル１０３内に形成される。この例では、ウェル１０３内に３つのトランジスタが存在する。第１のトランジスタが、ドレイン端子３０６及びソース端子３０２を含む。第２のトランジスタが、ドレイン端子３０７及びソース端子３０３を含む。第３のトランジスタが、ドレイン端子３０８及びソース端子３０４を含む。ドレイン端子３０６、３０７、３０８は、層間コネクタによって、第１の金属層等の下側のパターン化された導体層のうちの１つにおけるパターン化された導体３１４、３１５、３１６に接続される。ソース端子３０２、３０３、３０４は、パターン化された導体３１０、３１１、３１２に接続される。パターン化された導体３１０、３１１、３１２は、この回路によって保護すべき対応するノードに接続する。例えば、パターン化された導体３１０は、共通のソース線２３１に接続することができ、パターン化された導体３１１は、ストリング選択線２３２に接続することができる。パターン化された導体３１２は１つ又は複数のワード線２３３に接続することができる。
【００６３】
３つのトランジスタのゲートは、単一のパターン化されたポリシリコン線３００によって形成される。単一のパターン化されたポリシリコン線３００は、コンデンサーの第２の端子として機能する第２のｎ型コンデンサー端子拡散部３０１を越えて、チャネルウェル１０３を含む領域の外側に延びる。コンデンサー端子拡散部３０１を越えるポリシリコン線３００の面積は、コンデンサーの第１の端子を提供し、高いゲート結合比を確立するために、上述したようにｎ型ウェル１０３内のトランジスタのゲートの面積よりも大きいものとする。
【００６４】
パターン化された導体３１４、３１５、３１６は、図面において矢印によって表されているようにｐ型基板１００に接続されている。
【００６５】
パターン化された導体３５８は、層間コネクタによってポリシリコン線３００に接続されている。同様に、パターン化された導体３５０は、層間コネクタによってチャネルウェル１０３に接続されている。パターン化された導体３５８及び３５０は、第１の金属層内のような、素子上のパターン化された導体層のうちの下側のパターン化された導体層内に形成することができる。導体３５８及び３５０は、４つの金属プロセスの間、この例ではＭＬ４と付された上側のパターン化された導体層内の導体３６０に接続される。
【００６６】
図９は、アンテナ効果放電回路５２７を含むフラッシュメモリアレイ５１０を備える、集積回路５２５の簡略化されたブロック図である。いくつかの実施形態では、アレイ５１０は、３Ｄメモリであり、複数レベルのセルを含む。行デコーダー５１１が、メモリアレイ５１０内の複数のワード線、ストリング選択線、及びグラウンド選択線に結合される（５１２）。ブロック５１３のレベルデコーダー／列デコーダーが、この例ではデータバス５１７を介してページバッファー５１６のセットに結合され、またグローバルビット線及びソース線５１４に結合される。アドレスが、レベルデコーダー／列デコーダー（ブロック５１３）及び行デコーダー（ブロック５１１）に至るバス５１５上に供給される。データが、汎用プロセッサ若しくは特殊用途回路部等の集積回路、又はアレイ５１０によってサポートされるシステムオンチップ機能性を提供するモジュールの組合せ上で他の回路部５２４（例えば、入力ポート／出力ポートを含む）からデータイン線５２３を介して供給される。データは、データイン線５２３を介して入力ポート／出力ポートに、又は集積回路５２５の内外にある他のデータ宛先に供給される。
【００６７】
この例では状態機械５１９として実装されているコントローラーは、ブロック５１８の電圧源回路によって発生した又は供給されたバイアス配置供給電圧の印加を制御する信号を提供して、消去、プログラム、及び読取りを含む種々の動作を実行する。コントローラーは、当該技術分野で既知であるような専用論理回路部を用いて実装することができる。代替的な実施形態では、コントローラーは、同じ集積回路上で実装することができるとともに、素子の動作を制御するコンピュータープログラムを実行する、汎用プロセッサを備える。更に他の実施形態では、専用論理回路部及び汎用プロセッサの組合せをコントローラーの実施態様に対して用いることができる。
【００６８】
図３及び図７の回路等の、ゲートに接続されるコンデンサーを有するアンテナ効果放電回路５２７は、この例では、線５２６によって表されるメモリアレイ内の導体に結合される。線５２６は、ワード線、ビット線、ストリング選択線、グラウンド選択線、又は製造中に帯電する場合がある他の導電線とすることができる。アンテナ効果放電回路５２７は、第４の金属層に対して本明細書ではＭＬ４と付した、素子において最も上にあるパターン化された導体層５２８によって電圧源回路５１８に接続されている。電圧源回路５１８は、正電圧電荷ポンプ及び負電圧電荷ポンプ等の電圧提供回路と、レベルシフターと、電圧調整器とを備える。典型的な３Ｄ  ＮＡＮＤ素子には、正電圧電荷ポンプ及び負電圧電荷ポンプを含むことができる。正電圧電荷ポンプ及び負電圧電荷ポンプは、例えば＋３０Ｖ〜−１０Ｖの高さとすることができる作動電圧を生成する。当然ながら、本明細書ではＶＰＰ及びＶＮＰと称される最も大きい正作動電圧及び負作動電圧は、特定の素子に応じて決まる。
【００６９】
特定の集積回路内に設けられるアンテナ効果放電回路の数は、製造状況、利用可能な空間、及び特定の製品のニーズに応じて決まる。いくつかの例の製品では、ワード線ごとに１つのアンテナ効果放電回路が存在することができる。他の例の製品では、１つの保護素子を複数のワード線間で共有することができる。素子上の集積回路部内の他のノードも同様に保護することができる。
【００７０】
図１０は、本明細書に記載されるプラズマ効果放電回路を含む製造プロセスの簡略化されたフローチャートである。このプロセスは、集積回路を基板上に形成すること（６００）を含む。また、このプロセスは、アンテナ効果放電回路を基板上に形成すること（６０１）と、コンデンサーを用いてアンテナ効果放電回路内のゲートを基板に結合すること（６０２）とを含む。このプロセスは、集積回路上の電圧源回路又は集積回路に結合される電圧源回路を準備すること（６０３）を含む。最後に、ゲートを製造プロセス中に、上側のパターン化された導体層、好ましくは最も上にある層を用いて電圧源回路に接続する（６０４）。
【００７１】
図１０には示されていないが、このプロセスは、図７に関して上記で示したように、素子上でゲートと電圧源回路との間にスイッチを準備することを含むことができる。スイッチは、そのスイッチを介して電圧源回路に接続されるゲートの動作中は閉鎖するように構成することができる。スイッチは、電圧源回路に接続されているゲートを有するＨＶ−ＮＭＯＳ素子又はＨＶ−ＰＭＯＳ素子等の高電圧電界効果トランジスタを用いて実装することができる。
【００７２】
アンテナ効果放電回路を形成するステップは、基板内にｎ型チャネルウェル及びｐ型チャネルウェルを形成し、また基板内に第１のコンデンサー端子拡散部及び第２のコンデンサー端子拡散部を形成することを含むことができる。ｐチャネル電界効果トランジスタはｎ型チャネルウェル内に形成され、ｎ型チャネルウェル内にゲート、ソース、及びドレインを有する。ｎチャネル電界効果トランジスタはｐ型チャネルウェル内に形成され、ｐ型チャネルウェル内にゲート、ソース、及びドレインを有する。また、第１のコンデンサー端子拡散部内の又は第１のコンデンサー端子拡散部に接続される第１の端子と、ｐチャネル電界効果トランジスタのゲートに結合される第２の端子とを有する第１のコンデンサーが形成される。第２のコンデンサー端子拡散部内の又は第２のコンデンサー端子拡散部に接続される第１の端子と、ｎチャネル電界効果トランジスタのゲートに結合される第２の端子とを有する第２のコンデンサーが形成される。このプロセスは、パターン化された導体を用いてｐチャネル電界効果トランジスタのソース及びドレインのうちの一方を、保護すべきノードに接続することと、ｐチャネル電界効果トランジスタのソース及びドレインのうちの他方を素子基板に接続することとを含む。また、このプロセスは、パターン化された導体を用いてｎチャネル電界効果トランジスタのソース及びドレインのうちの一方を、保護すべきノードに接続することと、ｎチャネル電界効果トランジスタのソース及びドレインのうちの他方を素子基板に接続することとを含む。
【００７３】
この例では、電圧源回路を準備するステップは、動作中にｐチャネル電界効果トランジスタをオフにするように、上側層内の第１のパターン化された導体を介してｐチャネル電界効果トランジスタのゲートに接続される、ＶＰＰを提供する第１の電圧出力を有するとともに、動作中にｎチャネル電界効果トランジスタをオフにするように、上側層内の第２のパターン化された導体を介してｎチャネル電界効果トランジスタのゲートに接続される、ＶＮＰを提供する第１の電圧出力を有する、電圧源回路を準備することを含む。
【００７４】
スイッチを準備するステップは、上側層内の第１のパターン化された導体に接続される第１の端子と、電圧源回路に接続される第２の端子とを有する第１のスイッチを素子上に形成するとともに、動作中は閉鎖するように第１のスイッチを構成することと、上側層内の第２のパターン化された導体に接続される第１の端子と、第２の電圧源回路に接続される第２の端子とを有する第２のスイッチを素子上に形成するとともに、動作中は閉鎖するように第２のスイッチを構成することとを含むことができる。
【００７５】
新しいアンテナ保護回路及びその製造方法が説明される。図３、図５、及び図６に示されている例示的な例では、ｎチャネル電界効果トランジスタのゲート及びｐチャネル電界効果トランジスタのゲートは、図１に示されている従来技術の回路にあるように接続されているのではなく、第１の金属層ＭＬ１の後ろで別個にフローティングにされている。
【００７６】
ゲートは大型のコンデンサーに接続され、コンデンサーをｐ型基板に結合する。アンテナ帯電中、ゲートは、コンデンサーに起因してｐ型基板電位により近い。これは、電界効果トランジスタのターンオンをより容易にする。正電荷は、ｐチャネル電界効果トランジスタを通って放電され、負電荷はｎチャネル電界効果トランジスタを通って放電される。実験データによれば、新しい保護回路において用いられるｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタを＋２Ｖ又は−２Ｖ未満の大きさで機能させて、任意の新しい素子に対する非常に優れたインプロセス（in-process）アンテナ保護をもたらすことができることが示される。また、より大きなコンデンサー面積対ゲート面積比は、より大量の放電電流をもたらすことが実証されている。
【００７７】
より高いゲート対基板結合比（ＧＣＲ）によって、ゲートは基板電位に更により近付いて、優れた保護のために更に低いターンオン電圧（＜２Ｖ）をもたらすことができる。
【００７８】
最後のパターン化された導体層、例えば最も上にある金属層において、アンテナ保護回路は、電圧源回路のＶＰＰ端子及びＶＮＰ端子に接続されるため、ＶＰＰ端子及びＶＮＰ端子は動作中にオフにされ、素子動作に影響を与えない。
【００７９】
パッシベーションプロセス又は他のより高い層のプロセス中のあらゆる帯電の可能性を防ぐために、バッファートランジスタのスイッチを保護回路のゲートと電圧源回路との間に付加することができる。
【００８０】
新しいアンテナ保護回路を、種々のタイプの集積回路素子の中でも特に、通常のフラッシュメモリアレイ、他のメモリ素子、及び論理回路に適用することができる。
【００８１】
非常に低い保護電圧（＋／−２Ｖ未満）能力をプログラマブル抵抗器ＲｅＲＡＭ又は相変化メモリＰＣＲＡＭ等の最新メモリ素子に適用することができ、この場合、インプロセス帯電中に非常に低い電圧（＜３Ｖ）が素子性能の低下を引き起こす可能性がある。
【００８２】
インプロセス帯電効果は、３Ｄ  ＮＡＮＤフラッシュメモリ集積回路の初期Ｖｔ分布を低下させることが分かっている。容量結合フローティングゲート（ＣＣＦＧ）ＣＭＯＳ回路を用いるアンテナ保護回路は、その例が上述されているが、メモリ集積回路のワード線（ＷＬ）及びストリング選択線（ＳＳＬ）トランジスタのデコーダーに適用することができる。この回路実験結果は、メモリ素子に保護をもたらす放電に用いられる非常に低いターンオン電圧（＋／−２Ｖ未満）を示す。この技法によって、完全一体型（fully-integrated）３Ｄ  ＮＡＮＤフラッシュ素子は、帯電効果を明確に受けない、メモリアレイ全体にわたる優れた初期閾値電圧Ｖｔ分布を示す。
【００８３】
さらに、ストリング選択線ＳＳＬトランジスタ閾値電圧Ｖｔ分布（ばらつき）は、最小Ｖｄｄバイアスに対して影響を与えることができる。図３、図５、及び図６のアンテナ保護回路のようなアンテナ保護回路を用いて達成されるＳＳＬ  Ｖｔ分布の向上によって、３Ｄ  ＶＧ  ＮＡＮＤフラッシュは、好結果のプログラミングウィンドウによって僅か１．６ＶのＶｄｄをサポートすることができることが実証されている。
【００８４】
本明細書に記載されるアンテナ保護回路は、ワード線ＷＬ又はストリング選択線ＳＳＬ／グラウンド選択線ＧＳＬデコーダーにおいて適用することができる。３Ｄ  ＮＡＮＤフラッシュ集積回路に関する実験結果が実証されている。
【００８５】
S.H.  Chen,  H.T.  Lue.他著「A  highly  scalable  8-layer  vertical  gate  3D  NAND  with  split-page  bit  line  layout  and  efficient  binary-sum  MiLC（Minimal  incremental  layer  cost）staircase  contacts」（IEDM  pp.21-24,  2012）において記載されているような完全一体型分割ページ３ＤＶＧ  ＮＡＮＤフラッシュは、周辺ＣＭＯＳ素子を含め、この文献において研究されている。
【００８６】
図３、図５、及び図６の保護回路のような保護回路は、被試験素子において配備される。
【００８７】
図１１は、ゲート及びＰＷＩがフローティングにされているが、ｐ型基板、ソース、及びＤＮＷは接地しているときの、上記の図５において示されている状況における保護回路内のＣＣＦＧ  ＮＭＯＳ素子の、ドレイン電流対ドレイン電圧（ＩｄＶｄ）曲線、及びドレイン電圧対ボディー電流Ｉｂ（ＩｂＶｄ）曲線を示す。この保護回路は、正バイアスを放電はしないが、負電圧を放電させるように−２Ｖ未満で容易にオンにすることができる。−７Ｖにおいて、有意なボディー電流（Ｉｂ）が観察される。これは、Ｎ＋−ＰＷＩ−ＤＮＷ寄生ＢＪＴを通る寄生バイポーラターンオンに起因するためである。
【００８８】
図１２は、ゲート及びｎ型ウェルがフローティングになっているときの、上記の図６において示されている状況における保護回路内のＣＣＦＧ  ＰＭＯＳ素子の、ドレイン電流対ドレイン電圧（ＩｄＶｄ）曲線、及びドレイン電圧対ボディー電流Ｉｂ（ＩｂＶｄ）曲線を含む実験データを示す。この実験データは、＋２Ｖ未満の低ターンオン電圧を示す。寄生バイポーラターンオンモードは観察されず、したがってボディー電流が観察されない。正バイアスにおけるターンオン電圧は、２Ｖ未満であり、低電圧での優れた保護を可能にする。ボディー電流（Ｉｂ）は小さく、寄生ＢＪＴモードではないことを示す。
【００８９】
図１３は、図５及び図６の回路のような、（ゲート及びウェルがフローティングにされているときの）完全なＣＣＦＧ  ＣＭＯＳ保護回路の放電電流を含む実験データを示す。この実験データは＋／−２Ｖを下回る非常に低いターンオン電圧を示し、素子に対する理想的な保護がもたらされる。ＦＧ面積全体にわたるより高い比率の静電容量は、より高いターンオン電流をもたらす。ＮＭＯＳ及びＰＭＯＳはいずれも、ＷＬの、ＳＳＬの、又はＧＳＬの非常に高い動作電圧を持続するように高電圧（ＨＶ）素子とすることができることに留意されたい。
【００９０】
図１４は、測定された８層３ＤＶＧ素子のＴＥＭ断面図によって生成された画像である。図１５は、多層の被試験素子上のメモリセルの初期閾値電圧分布を示すグラフである。保護回路を用いると、図１５に示されているような初期状態は、優れたかつ正常に近いＶｔ分布を有する。ＰＬ１〜ＰＬ８で示される８層間の或る特定の偏差が観察され、これは、メモリ層間のプロセス及び寸法誤差が存在するため予測されるものである。
【００９１】
図１６は、ＳＳＬ  Ｖｔ分布を示す。ＳＳＬの固有のシグマは、２５０ｍＶよりも小さいものとすることができる。ソフトプログラミング及び照合によって実行される或る特定のトリミングを用いると、そのシグマは、ほぼ１００ｍＶまで更に低減させることができる。
【００９２】
ＳＳＬ分布の影響（impact）は図１７及び図１８に示されている。図１７は、参照用に簡略化されたＮＡＮＤストリングの概略図である。セルフブーストプログラミングの間、ＢＬバイアス及びＳＳＬゲートバイアスの双方にＶｄｄが印加される。図１８は、シグマσが増大していく、３つのＳＳＬ閾値電圧分布（Ｖｔ範囲）を示すグラフである。Ｖｔ範囲の下限は、セルフブーストを持続させるのに十分なパンチスルー耐性（punch-through  immunity）を保証するように０．４Ｖを上回るものとする。他方で、Ｖｔ範囲の上限は、ＳＳＬゲートバイアス及びＢＬゲートバイアス内に印加される最小限のＶｄｄを定める。より詰まった（tighter：狭い）ＳＳＬ分布（より小さいシグマσ）は、より低いＶｄｄを可能にすることができる。
【００９３】
ＳＳＬのより詰まったＶｔ分布は、必要最小限のＶｄｄを低減させるのに重要とすることができる。図１９は、チェッカーボードウインドウ試験をプログラミングするのに用いられる被試験素子における低閾値状態及び高閾値状態のグラフであり、向上したＳＳＬ  Ｖｔ分布を用いると、被試験３Ｄ  ＶＧ  ＮＡＮＤフラッシュが最小Ｖｄｄ＝１．６Ｖの下で動作することができることを示している。より低いＶｄｄは消費電力を低減するのに役に立つ。
【００９４】
図２０では、ＣＭＯＳデコーダー設計に対して適用されるアンテナ保護回路の実施態様の一例が示される。アンテナ効果放電回路は、ｐチャネル電界効果トランジスタ７７２及びｎチャネル電界効果トランジスタ７７１を含むＣＭＯＳデコーダーの一部である回路を保護する。ｐチャネル電界効果トランジスタ７７２及びｎチャネル電界効果トランジスタ７７１は、デコーダーによって駆動されるワード線に接続すべきノード７５５に結合されるドレインを有する。トランジスタ７７１、７７２のゲートは接続されて、デコーダーの設計に従って信号を復号する。ｎチャネル電界効果トランジスタ７７１は、ｐ型ウェル７７３内に形成される。ｐチャネル電界効果トランジスタ７７２は、ｎ型ウェル７７４内に形成される。
【００９５】
回路内では、ｐチャネル電界効果トランジスタ７５０を含むＰＭＯＳ保護回路が、ｐチャネルトランジスタ７７２に接続されており、ｎチャネル電界効果トランジスタ７５１を含むＮＭＯＳ保護回路が、ｎチャネルトランジスタ７７１に接続されている。ｐチャネル電界効果トランジスタ７５０及びｎチャネル電界効果トランジスタ７５１は、アンテナ効果帯電から保護すべきデコーダー回路内のｐチャネル電界効果トランジスタ７７２のｎ型ウェル７７４及びｎチャネル電界効果トランジスタ７７１のｐ型ウェル７７３にそれぞれ結合されるドレインを有する。電界効果トランジスタ７５０、７５１のソースは、基板７５２に接続されている。電界効果トランジスタ７５０のゲートは、パターン化された導体７５７（例えば、ポリシリコン線又は第１の金属層線ＭＬ１）によってコンデンサー７６５に接続されている。コンデンサー７６５は、導体７５７に接続されている第１の端子と、基板７５２内の又は基板７５２に接続されている第２の端子とを有する。電界効果トランジスタ７５１のゲートは、パターン化された導体７６０（例えば、ポリシリコン線又は第１の金属層線）によってコンデンサー７６６に接続されている。コンデンサー７６６は、導体７６０に接続されている第１の端子と、基板７５２内の又は基板７５２に接続されている第２の端子とを有する。
【００９６】
ｐチャネル電界効果トランジスタ７５０は、本明細書ではチャネルウェル７５３と称されるｎ型半導体領域内のチャネルを基板内に有する。チャネルウェル７５３は、導体７５６に接続されている。導体７５６及び導体７５７は、素子の製造中には接続されない、すなわち、上側のパターン化された導体層、好ましくは最も上にあるパターン化された導体層が形成されるまで接続されない。上側のパターン化された導体層は導体７５８を含む。導体７５８は、導体７５７及び７５６を介して、チャネルウェル７５３と電界効果トランジスタ７５０のゲートとの間を接続させる。また、導体７５８は、バイアス電圧ＶＰＰを提供する電圧源回路に接続する。
【００９７】
ｎチャネル電界効果トランジスタ７５１は、本明細書ではチャネルウェル７５４と称されるｐ型半導体領域内のチャネルを基板内に有する。チャネルウェル７５４は、導体７６１に接続されている。導体７６１及び導体７６０は、素子の製造中には接続されない、すなわち、上側のパターン化された導体層、好ましくは最も上にあるパターン化された導体層が形成されるまで接続されない。上側のパターン化された導体層は導体７６２を含む。導体７６２は、導体７６０、７６１を介して、チャネルウェル７５４と電界効果トランジスタ７５１のゲートとの間を接続させる。また、導体７６２は、バイアス電圧ＶＮＰを提供する電圧源回路に接続する。
【００９８】
図２０に示されているような単一のＣＣＦＧ  ＮＭＯＳ保護回路は、複数のＮＭＯＳドライバー（１つしか図示されていない）の共有のｐ型ウェル７７３ＰＷＩを保護するように適用することができ、単一のＣＣＦＧ  ＰＭＯＳ保護回路は、複数のＰＭＯＳドライバー（１つしか図示されていない）の共有のｎ型ウェル７７４において適用される。これは必要面積を大幅に節減する。
【００９９】
本発明は、上記で詳述した好ましい実施形態及び例を参照することによって開示されているが、これらの例は、限定的な意味ではなく例示的な意味に意図されていることを理解されたい。本発明の精神及び添付の特許請求の範囲の範囲内に入る変更形態及び組合せが当業者には容易に思い浮かぶことが想定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図１４】
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【外国語明細書】
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