(57)【要約】【課題】トランジスタのオン／オフによって発生する少数キャリアの拡散を防止する。【解決手段】半導体基板１００の一主面上に配置され、各々の側面が分離絶縁膜１０６を介して互いに対向する第１結晶層１０２及び第２結晶層１０４と、第１結晶層１０２上で分離絶縁膜１０６に隣接して配置された第１拡散層１２０ａと、第２結晶層１０４上で分離絶縁膜１０６に隣接して配置され、第１拡散層１２０ａと分離絶縁膜１０６を挟んで互いに対向する第２拡散層１２０ｂと、第１拡散層１２０ａと第２拡散層１２０ｂとの両方に接触し、第１及び第２拡散層１２０ａ，１２０ｂを連続的に覆う導電材料からなるコンタクトプラグ１３２を備える。本発明によれば、共通のソース／ドレイン領域となる拡散層が分離絶縁膜１０６によって仕切られていることから、トランジスタのオン／オフによって発生する少数キャリアの拡散が防止される。【選択図】図２
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【特許請求の範囲】
【請求項１】
それぞれが半導体基板の一主面上に配置され、各々の側面が分離絶縁膜を介して互いに対向する、第１結晶層及び第２結晶層と、
前記第１結晶層上で、前記分離絶縁膜に隣接して配置された第１拡散層と、
前記第２結晶層上で、前記分離絶縁膜に隣接して配置され、前記第１拡散層と前記分離絶縁膜を挟んで互いに対向する第２拡散層と、
前記第１拡散層と前記第２拡散層との両方に接触し、前記第１及び第２拡散層を連続的に覆う導電材料と、を備える半導体装置。
【請求項２】
前記第１結晶層及び前記第２結晶層のそれぞれは、前記半導体基板の一主面上からエピタキシャル成長した単結晶体を含む、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の一主面は溝を有する素子分離領域と、前記素子分離領域に囲まれた活性領域と、に区画され、
前記活性領域上に配置され、前記第１結晶層及び前記第２結晶層とそれらの間に挟まれた前記分離絶縁膜からなる、島状の活性領域を備え、
前記島状の活性領域の側面を囲み、前記活性領域の上部から前記素子分離領域の前記溝内へ連続して延在するフィールド絶縁膜が配置されてなる、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板、前記第１結晶層及び前記第２結晶層はいずれも第１導電型を有する、請求項１乃至３の何れか一つに記載の半導体装置。
【請求項５】
前記第１及び第２拡散層はいずれも前記第１導電型と異なる第２導電型を有する、請求項４に記載の半導体装置。
【請求項６】
前記第１結晶層内に配置された下部と上部を有する第１ゲート溝と、
前記第１ゲート溝の内面を覆う第１ゲート絶縁膜と、
前記第１ゲート溝の下部を埋設し、前記第１ゲート絶縁膜を介して前記第１結晶層と対向する第１ゲート電極と、を備える請求項１乃至５の何れか一つに記載の半導体装置。
【請求項７】
前記第２結晶層内に配置された下部と上部を有する第２ゲート溝と、
前記第２ゲート溝の内面を覆う第２ゲート絶縁膜と、
前記第２ゲート溝の下部を埋設し、前記第２ゲート絶縁膜を介して前記第２結晶層と対向する第２ゲート電極と、を備える請求項６に記載の半導体装置。
【請求項８】
前記第１拡散層と、前記第１ゲート溝内の前記第１ゲート電極及び前記第１ゲート絶縁層とを含む、第１トランジスタと、
前記第２拡散層と、前記第２ゲート溝内の前記第２ゲート電極及び前記第２ゲート絶縁層とを含む、第２トランジスタと、を更に備える請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２トランジスタは、前記分離絶縁膜に対してミラー対称となるように配置されてなる、請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２ゲート溝のそれぞれの上部を埋設する埋め込み絶縁層を、更に備える請求項７乃至９の何れか一つに記載の半導体装置。
【請求項１１】
前記分離絶縁膜は、少なくともシリコンと窒素を含有する材料から成る、請求項１乃至１０の何れか一つに記載の半導体装置。
【請求項１２】
前記分離絶縁膜は、窒化ガリウムおよび炭化シリコンの何れか一つの材料から成る、請求項１乃至１０の何れか一つに記載の半導体装置。
【請求項１３】
前記第１及び第２トランジスタの各々に電気的に接続された第１キャパシタおよび第２キャパシタを更に備え、２つのＤＲＡＭメモリセルを構成する、請求項８乃至１０の何れか一つに記載の半導体装置。
【請求項１４】
前記分離絶縁膜が前記導電材料に接している、請求項１乃至１３の何れか一つに記載の半導体装置。
【請求項１５】
前記分離絶縁膜の上端が前記導電材料の底面から離れている、請求項１乃至１３の何れか一つに記載の半導体装置。
【請求項１６】
一主面を有する半導体基板と、
前記一主面から第１の深さまでフィールド絶縁膜で埋設された溝型素子分離領域と、
前記溝型素子分離領域に囲まれた島状の活性領域と、
前記島状活性領域を第１素子領域及び第２素子領域に区画し、前記一主面から下方に向かい、前記第１の深さより浅い第２の深さまで延在する分離絶縁膜と、
前記第１素子領域上で前記分離絶縁膜に隣接して配置された第１拡散層と、
前記第２素子領域上で前記分離絶縁膜に隣接して配置され、前記第１拡散層と前記分離絶縁膜を挟んで互いに対向する第２拡散層と、
前記第１及び第２拡散層の両方と接触し、前記第１拡散層から前記第２拡散層に渡って連続して延在する導電材料と、を備える半導体装置。
【請求項１７】
前記第１及び第２素子領域のそれぞれは、その各々が前記一主面から前記第２の深さまで延在する第１エピタキシャル層及び第２エピタキシャル層から成る、請求項１６に記載の半導体装置。
【請求項１８】
前記第１素子領域内に配置され、その深さが前記第２の深さより浅い第１ゲート溝と、
前記第２素子領域内に配置され、その深さが前記第２の深さより浅い第２ゲート溝と、
前記第１及び第２ゲート溝のそれぞれの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１及び第２ゲート溝のそれぞれの下部を埋設するゲート電極と、を更に備える請求項１７に記載の半導体装置。
【請求項１９】
前記第１及び第２ゲート溝の各々は前記第１及び第２エピタキシャル層内のそれぞれから前記フィールド絶縁膜内まで連続して延在し、前記ゲート電極は第１及び第２エピタキシャル層内のそれぞれから前記フィールド絶縁膜内に渡って連続して前記第１及び第２ゲート溝のそれぞれの下部を埋設する、請求項１８に記載の半導体装置。
【請求項２０】
第１導電型を有する半導体基板と、
それぞれが前記半導体基板の一主面上に配置され、各々の側面が分離絶縁膜を介して互いに対向し、それぞれ前記第１導電型を有する第１結晶層及び第２結晶層と、
前記第１結晶層上で、前記分離絶縁膜に隣接して配置され、前記第１導電型と異なる第２導電型を有する第１拡散層と、
前記第２結晶層上で、前記分離絶縁膜に隣接して配置され、前記第１拡散層と前記分離絶縁膜を挟んで互いに対向し、前記第２導電型を有する第２拡散層と、
前記第１拡散層と前記第２拡散層との双方と接触し、前記第１拡散層上から前記第２拡散層上に渡って連続して延在する導電材料と、を備える半導体装置。
【請求項２１】
前記第１結晶層及び前記第２結晶層のそれぞれは、前記半導体基板の一主面上からエピタキシャル成長した単結晶体を含む、請求項２０に記載の半導体装置。
【請求項２２】
前記第１結晶層及び前記第２結晶層のそれぞれに配置されたゲート溝と
前記ゲート溝の内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート溝の下部を埋設するゲート電極と、を更に備える請求項２１に記載の半導体装置。
【請求項２３】
半導体基板上にマスク絶縁層を形成する工程と、
前記マスク絶縁層を選択的に除去し前記半導体基板上に第１露出面を形成する工程と、
前記マスク絶縁層の側面に分離絶縁膜が形成された状態で、前記第１露出面からエピタキシャル成長させることにより第１結晶層を形成する工程と、
前記第１結晶層の表面に保護膜を形成する工程と、
前記マスク絶縁層を選択的に除去し、前記半導体基板上の前記第１露出面とは異なる領域に第２露出面を形成する工程と、
前記マスク絶縁層の側面に前記分離絶縁膜が形成された状態で、前記第２露出面からエピタキシャル成長させることにより第２結晶層を形成する工程と、を備える半導体装置の製造方法。
【請求項２４】
前記分離絶縁膜を挟んで互いに対向する第１拡散層及び第２拡散層を、前記第１結晶層及び前記第２結晶層のそれぞれに形成する工程を、更に備える請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記第１拡散層と前記第２拡散層との両方と接触し、前記第１拡散層から前記第２拡散層に渡って連続して延在する導電材料を形成する工程を、更に備える請求項２４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、共通の拡散層を有し、互いに近接して配置された２つのトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、メモリセルの縮小に伴い、プレーナ構造のアクセストランジスタを用いることが困難となっている。これは、プレーナ構造のアクセストランジスタを用いた場合、短チャネル効果の顕在化によってサブスレショルドリーク電流が増大するという問題が発生するからである。
【０００３】
このため、近年においては、半導体基板にゲートトレンチを形成し、ゲートトレンチの内部にゲート電極が埋め込まれた構造を有する溝型構造のアクセストランジスタが採用されている（特許文献１参照）。溝型構造のアクセストランジスタは、プレーナ構造のアクセストランジスタに比べてチャネル長を十分に確保することができるため、サブスレショルドリーク電流を低減することができる。
【０００４】
また、ＤＲＡＭにおいては、１つの活性領域内に３つの不純物拡散層が設けられ、両端に位置する２つの不純物拡散層がそれぞれセルキャパシタに接続され、中央に位置する１つの不純物拡散層がビット線に接続される。活性領域は、半導体基板に設けられた素子分離領域によって区画される。素子分離領域の例は、例えば特許文献２に記載されている。また、特許文献３には、半導体基板とエピタキシャル層の間に設けられた絶縁膜を素子分離領域の一部として用いる方法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１３３４３９号公報
【特許文献２】特開２００２−２０３８９５号公報
【特許文献３】特開２００９−１３０２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、半導体装置の微細化がさらに進行しており、これに伴って隣接する２つのトランジスタの間隔が狭くなっている。このため、同じ活性領域に形成された２つのトランジスタの一方がオン／オフすることにより発生する少数キャリアが拡散し、他方のトランジスタの特性を変化させるという問題が生じている。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、それぞれが半導体基板の一主面上に配置され、各々の側面が分離絶縁膜を介して互いに対向する、第１結晶層及び第２結晶層と、前記第１結晶層上で、前記分離絶縁膜に隣接して配置された第１拡散層と、前記第２結晶層上で、前記分離絶縁膜に隣接して配置され、前記第１拡散層と前記分離絶縁膜を挟んで互いに対向する第２拡散層と、前記第１拡散層と前記第２拡散層との両方に接触し、前記第１及び第２拡散層を連続的に覆う導電材料と、を備える。
【０００８】
本発明の他の側面による半導体装置は、一主面を有する半導体基板と、前記一主面から第１の深さまでフィールド絶縁膜で埋設された溝型素子分離領域と、前記溝型素子分離領域に囲まれた島状の活性領域と、前記島状活性領域を第１素子領域及び第２素子領域に区画し、前記一主面から下方に向かい、前記第１の深さより浅い第２の深さまで延在する分離絶縁膜と、前記第１素子領域上で前記分離絶縁膜に隣接して配置された第１拡散層と、前記第２素子領域上で前記分離絶縁膜に隣接して配置され、前記第１拡散層と前記分離絶縁膜を挟んで互いに対向する第２拡散層と、前記第１及び第２拡散層の両方と接触し、前記第１拡散層から前記第２拡散層に渡って連続して延在する導電材料と、を備える。
【０００９】
本発明のさらに他の側面による半導体装置は、第１導電型を有する半導体基板と、それぞれが前記半導体基板の一主面上に配置され、各々の側面が分離絶縁膜を介して互いに対向し、それぞれ前記第１導電型を有する第１結晶層及び第２結晶層と、前記第１結晶層上で、前記分離絶縁膜に隣接して配置され、前記第１導電型と異なる第２導電型を有する第１拡散層と、前記第２結晶層上で、前記分離絶縁膜に隣接して配置され、前記第１拡散層と前記分離絶縁膜を挟んで互いに対向し、前記第２導電型を有する第２拡散層と、前記第１拡散層と前記第２拡散層との双方と接触し、前記第１拡散層上から前記第２拡散層上に渡って連続して延在する導電材料と、を備える。
【００１０】
本発明による半導体装置の製造方法は、半導体基板上にマスク絶縁層を形成する工程と、前記マスク絶縁層を選択的に除去し前記半導体基板上に第１露出面を形成する工程と、前記マスク絶縁層の側面に分離絶縁膜が形成された状態で、前記第１露出面からエピタキシャル成長させることにより第１結晶層を形成する工程と、前記第１結晶層の表面に保護膜を形成する工程と、前記マスク絶縁層を選択的に除去し、前記半導体基板上の前記第１露出面とは異なる領域に第２露出面を形成する工程と、前記マスク絶縁層の側面に前記分離絶縁膜が形成された状態で、前記第２露出面からエピタキシャル成長させることにより第２結晶層を形成する工程と、を備える。
【発明の効果】
【００１１】
本発明によれば、共通のソース／ドレイン領域となる拡散層が分離絶縁膜によって仕切られていることから、トランジスタのオン／オフによって発生する少数キャリアの拡散を防止することが可能となる。これにより、隣接するトランジスタのチャネル間の距離が非常に近接している場合であっても、電気特性の相互干渉を抑制することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態による半導体装置の構造を説明するための平面図である。
【図２】図１に示すＡ−Ａ'線に沿った断面図である。
【図３】図１に示すＢ−Ｂ'線に沿った断面図である。
【図４】図１に示すＣ−Ｃ'線に沿った断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図６】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図７】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図８】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１０】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１１】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１２】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１３】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１４】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１５】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１６】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１７】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１８】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図１９】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図２０】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程図である。
【図２１】本発明の第２の実施形態による半導体装置の構造を説明するための断面図である。
【図２２】本発明の第２の実施形態による半導体装置の製造方法を説明するための工程図である。
【図２３】本発明の第２の実施形態による半導体装置の製造方法を説明するための工程図である。
【図２４】本発明の第２の実施形態による半導体装置の製造方法を説明するための工程図である。
【図２５】本発明の第２の実施形態による半導体装置の製造方法を説明するための工程図である。
【図２６】本発明の第２の実施形態による半導体装置の製造方法を説明するための工程図である。
【図２７】本発明の第２の実施形態による半導体装置の変形例による製造方法を説明するための工程図である。
【図２８】本発明の第２の実施形態による半導体装置の変形例による製造方法を説明するための工程図である。
【図２９】本発明の第２の実施形態による半導体装置の変形例による製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
図１は、本発明の第１の実施形態による半導体装置の構造を説明するための平面図である。また、図２は図１に示すＡ−Ａ'線に沿った断面図であり、図３は図１に示すＢ−Ｂ'線に沿った断面図であり、図４は図１に示すＣ−Ｃ'線に沿った断面図である。但し、図面の見やすさを考慮して、図１に示す平面図は、キャパシタ１５８が形成される前の状態を示している。
【００１５】
図１〜図４に示すように、本実施形態による半導体装置は、半導体基板１００上に規則的に配列された複数の活性領域ＡＲを備える。半導体基板１００は、例えばｐ型にドープされた単結晶シリコンからなる。図１に示す例では、複数の活性領域ＡＲがＹ方向及びＸ'方向に繰り返し配列されている。Ｘ'方向は、個々の活性領域ＡＲの長手方向である。
【００１６】
活性領域ＡＲは、フィールド絶縁膜１０８によって区画された島状の領域であり、半導体基板１００上に設けられた第１結晶層１０２と第２結晶層１０４を有している。第１結晶層１０２と第２結晶層１０４は、それぞれ第１素子領域及び第２素子領域を構成する。フィールド絶縁膜１０８は、活性領域ＡＲの側面を囲む部分と、素子分離領域を構成する溝内に埋め込まれた部分を有し、これらの部分は連続して延在する。第１結晶層１０２及び第２結晶層１０４は、エピタキシャル成長によって形成された例えばｐ型の単結晶シリコンからなる。
【００１７】
第１結晶層１０２は、Ｘ方向に隣接する活性領域ＡＲの列において一体的に形成される。例えば、図１に示す活性領域列ＡＲ１の右側に位置する第１結晶層１０２は、活性領域列ＡＲ２の左側に位置する第１結晶層１０２と一体的に形成される。同様に、第２結晶層１０４は、Ｘ方向に隣接する活性領域ＡＲの列において一体的に形成される。例えば、活性領域列ＡＲ２の右側に位置する第２結晶層１０４は、活性領域列ＡＲ３の左側に位置する第２結晶層１０４と一体的に形成される。
【００１８】
第１結晶層１０２と第２結晶層１０４の間には、これらを分離する分離絶縁膜１０６が設けられている。したがって、第１結晶層１０２と第２結晶層１０４は、各々の側面が分離絶縁膜１０６を介して互いに対向している。分離絶縁膜１０６は、半導体基板１００の主面に対して垂直な薄い絶縁膜であり、図１に示すように各活性領域ＡＲの中央を分断するよう、平面視でＹ方向に延在する。分離絶縁膜１０６の膜厚は、２ｎｍ〜１０ｎｍの範囲とすることが好ましく、約５ｎｍとすることがより好ましい。分離絶縁膜１０６の材料としては、窒化シリコンを用いることができるが、分離絶縁膜１０６の材料として窒化シリコンよりも比誘電率が低い材料を選択することが望ましい。窒化シリコンよりも比誘電率が低い材料としては、窒化ガリウムや炭化シリコンを挙げることができる。
【００１９】
活性領域ＡＲは、長手方向の中央に位置する第１拡散層１２０ａ及び第２拡散層１２０ｂと、長手方向の両端に位置する第３拡散層１２０ｃを含んでいる。第１拡散層１２０ａ及び第２拡散層１２０ｂは、分離絶縁膜１０６によって２つに分離されており、それぞれ対応するアクセストランジスタのソース／ドレイン領域として機能する。但し、第１拡散層１２０ａ及び第２拡散層１２０ｂは、これらを連続的に覆う第１コンタクトプラグ１３２によって短絡されているため、電気的には同電位となる。
【００２０】
第１拡散層１２０ａ及び第２拡散層１２０ｂと第３拡散層１２０ｃとの間には、第１結晶層１０２及び第２結晶層１０４に形成されたゲート溝に埋め込まれたゲート絶縁膜１１０、第１導電層１１２及び第２導電層１１４が設けられている。第１導電層１１２は、窒化チタン（ＴｉＮ）などのバリアメタルからなり、第２導電層１１４はタングステン（Ｗ）などの金属材料からなる。第１導電層１１２及び第２導電層１１４は、アクセストランジスタのゲート電極として機能し、その上部はゲートキャップとなる埋め込み絶縁層１１８で覆われている。ゲート溝は、第１結晶層１０２及び第２結晶層１０４を横断するよう、Ｙ方向に延在する。したがって、ゲート溝は、第１結晶層１０２及び第２結晶層１０４のみならず、フィールド絶縁膜１０８にも形成され、これらの下部にＹ方向に延在するゲート電極が埋め込まれる。
【００２１】
これにより、第１拡散層１２０ａ及び第２拡散層１２０ｂからなるソース／ドレイン領域、第２拡散層１２０ｃからなるソース／ドレイン領域、第１導電層１１２及び第２導電層１１４からなるゲート電極、ゲート絶縁膜１１０、並びに、第１結晶層１０２又は第２結晶層１０４からなるチャネル領域によって、１つの活性領域ＡＲ内には２つのアクセストランジスタが形成される。これら２つのアクセストランジスタは、分離絶縁膜１０６に対してミラー対称となるように配置される。
【００２２】
第１拡散層１２０ａ及び第２拡散層１２０ｂは、第１コンタクトプラグ１３２を介して、蛇行しながらＸ方向に延在するビット線１２７に接続される。第１コンタクトプラグ１３２は、例えば、リンがドープされた多結晶シリコンによって構成される。ビット線１２７は、第３導電層１２４、第４導電層１２５及び第６導電層１２６が積層された構造を有している。第３導電層１２４は、例えばチタンシリサイド（ＴｉＳｉ２）などの金属シリサイドからなる。第４導電層１２５は、例えば窒化チタン（ＴｉＮ）などのバリアメタルならなる。第５導電層１２６は、例えばタングステン（Ｗ）などの金属材料からなる。ビット線１２７の上面は第２絶縁層１２８で覆われ、ビット線１２７及び第２絶縁層１２８の側面は側面絶縁層１３０で覆われている。
【００２３】
第３拡散層１２０ｃは、層間絶縁層１３５に埋め込まれた第２コンタクトプラグ１４０を介して、キャパシタ１５８に接続されている。キャパシタ１５８は、エッチングストッパー１４５を貫通して設けられた下部電極１５０と、上部電極１５６と、これらの間に設けられた容量絶縁膜１５２を含む。また、隣接する２つの下部電極１５０は、倒壊を防止するためのサポート層１５４によって連結されている。
【００２４】
そして、キャパシタ１５８の上部には、層間絶縁層１６０を介して金属配線１６４が設けられている。金属配線１６４は、層間絶縁層１６０に設けられたスルーホールプラグ１６２を介して上部電極１５６に接続されている。
【００２５】
以上が本実施形態による半導体装置の構造である。このように、本実施形態による半導体装置は、１つの活性領域ＡＲが分離絶縁膜１０６によって第１結晶層１０２と第２結晶層１０４に分離された構造を有している。これにより、活性領域ＡＲの中央に位置する第１拡散層１２０ａ及び第２拡散層１２０ｂに分離される。第１拡散層１２０ａは一方のアクセストランジスタのソース／ドレイン領域として機能し、第２拡散層１２０ｂは他方のアクセストランジスタのソース／ドレイン領域として機能する。そして、これら第１拡散層１２０ａ及び第２拡散層１２０ｂは、分離絶縁膜１０６によって分離されることから、アクセストランジスタのオン／オフによって発生する少数キャリアの拡散が防止される。
【００２６】
次に、本実施形態による半導体装置の製造方法について、図５〜図２０を参照しながら説明する。図５〜図２０は、いずれも図１に示したＡ−Ａ'線に沿った断面に相当する。
【００２７】
まず、図５に示すように、単結晶シリコンからなる半導体基板１００上に、例えば酸化シリコンからなるマスク絶縁層１０１を形成する。次に、フォトリソグラフィー技術によってマスク絶縁層１０１をパターニングすることにより、半導体基板１００の主面の一部を露出させる。
【００２８】
次に、図６に示すように、例えばＣＶＤ法を用いて全面に薄い分離絶縁膜１０６を形成する。これにより、露出した半導体基板１００の表面、マスク絶縁層１０１の側面および上面が分離絶縁膜１０６で覆われる。分離絶縁膜１０６の材料としては、上述の通り、窒化シリコン、窒化ガリウム、炭化シリコンなどが挙げられる。
【００２９】
次に、図７に示すように、異方性のドライエッチングによって分離絶縁膜１０６をエッチバックする。これにより、半導体基板１００表面及びマスク絶縁層１０１の上面に形成された分離絶縁膜１０６が除去され、マスク絶縁層１０１の側面にのみ分離絶縁膜１０６が残存する。
【００３０】
次に、図８に示すように、選択エピタキシャル成長法によって、露出した半導体基板１００表面に第１結晶層１０２を選択的に成長させる。したがって、半導体基板１００が単結晶シリコンからなる場合、第１結晶層１０２も単結晶シリコンによって構成される。選択エピタキシャル成長においては、第１結晶層１０２の上面がマスク絶縁層１０１の上面とほぼ同一平面を成すよう、第１結晶層１０２を成長させることが好ましい。また、エピタキシャル成長中にボロンあるいはリンなどの不純物を添加しても良い。
【００３１】
選択エピタキシャル成長は、下地材料によってインキュベーション時間（核形成されて結晶成長が始まるまで時間）が異なる現象を利用して選択性を実現することができる。例えばシリコンの選択エピタキシャル成長としては、シリコンを含むガスと塩素を含むガスを混合して用いて高温減圧下で行う技術が知られており、この種の技術ではガスの流量、成長温度及び圧力を調整することによって、シリコン上、酸化シリコン上および窒化シリコン上のそれぞれのインキュベーション時間が変化することが知られている。
【００３２】
ここで、分離絶縁膜１０６が第１結晶層１０２に覆われる前に分離絶縁膜１０６上で結晶成長が始まると、第１結晶層１０２内にデバイスの電気特性を損なうような結晶欠陥が生じるため、分離絶縁膜１０６上のインキュベーション時間は十分な長さを確保することが重要である。一方、マスク絶縁層１０１の上面については、多少の結晶核あるいは多結晶膜が形成された場合でも、第１結晶層の成長後にＣＭＰ（Chemical Mechanical Polish）技術を用いて除去し平坦化すればよい。
【００３３】
次に、図９に示すように、第１結晶層１０２の表面を窒化することにより、第１結晶層１０２の表面に表面保護膜１０７を形成する。
【００３４】
次に、図１０に示すように、残存するマスク絶縁層１０１をエッチングによって除去する。マスク絶縁層１０１が酸化シリコンからなる場合、フッ酸に浸漬することによってマスク絶縁層１０１を選択的に除去することができる。これにより、マスク絶縁層１０１によって覆われていた半導体基板１００の表面が露出される。尚、本工程においては、表面保護膜１０７及び分離絶縁膜１０６を残存させる必要がある。このため、マスク絶縁層１０１のエッチングにおいては、表面保護膜１０７及び分離絶縁膜１０６に対して十分なエッチング選択比を確保する必要がある。
【００３５】
次に、図１１に示すように、２回目の選択エピタキシャル成長法によって、露出した半導体基板１００表面に第２結晶層１０４を選択的に成長させる。選択エピタキシャル成長においては、第２結晶層１０４の上面が第１結晶層１０２の上面とほぼ同一平面を成すよう、第２結晶層１０４を成長させることが好ましい。また、エピタキシャル成長中にボロンあるいはリンなどの不純物を添加しても良い。
【００３６】
第２結晶層１０４のエピタキシャル成長においても、第１結晶層１０２と同様、インキュベーション時間が下地材料に依存する現象を利用した選択エピタキシャル成長法を用いることができる。つまり、分離絶縁膜１０６が第２結晶層１０４に覆われる前に分離絶縁膜１０６上で結晶成長が始まると、第２結晶層１０４内にデバイスの電気特性を損なうような結晶欠陥が生じるため、分離絶縁膜１０６上のインキュベーション時間は、第１結晶層１０２と同様に、十分な長さを確保することが重要である。一方、表面保護膜１０７の上面に多少の結晶核あるいは多結晶膜が形成されても、第２結晶層１０４の成長後にＣＭＰ技術を用いて除去し平坦化すればよい。
【００３７】
次に、図１２に示すように、表面保護膜１０７を除去する。ここで、表面保護膜１０７の上面にエピタキシャル成長によって結晶核あるいは多結晶膜が形成されている場合には、ＣＭＰ技術を用いて結晶核または多結晶膜を除去しながら、表面保護膜１０７も除去し平坦化することが好ましい。また、第１結晶層１０２上面と第２結晶層１０４の上面に高低差がある場合には、上記ＣＭＰ工程にて平坦化しても良い。
【００３８】
次に、図１３に示すように、第１結晶層１０２及び第２結晶層１０４を貫通して半導体基板１００まで達する深さＤ１の溝を開口した後、その溝をフィールド絶縁膜１０８で埋設して素子分離領域を形成する。フィールド絶縁膜１０８で囲まれた領域は活性領域ＡＲであり、分離絶縁膜１０６によって分離された第１結晶層１０２及び第２結晶層１０４によって構成されることになる。
【００３９】
次に、図１４に示すように、不純物をイオン注入することにより、第１結晶層１０２及び第２結晶層１０４の各々の表面に拡散層１２０を形成する。ここで、第１結晶層１０２及び第２結晶層１０４の各々がボロンをドープしたｐ型シリコンである場合、それらの表面にリンをイオン注入することによってｎ型の拡散層１２０を形成することができる。
【００４０】
次に、図１５に示すように、第１結晶層１０２及び第２結晶層１０４のそれぞれに深さＤ２のゲート溝ＧＴを形成する。各ゲート溝ＧＴの深さＤ２は、フィールド絶縁膜１０８の深さＤ１よりも浅く、半導体基板１００に達することなく第１結晶層１０２及び第２結晶層１０４の途中で終端している。ここで、ゲート溝ＧＴの底部と半導体基板１００との距離Ｗ１は、分離絶縁膜１０６を挟んで互いに対向するゲート溝ＧＴ同士の間隔Ｗ２よりも大きくする方が好ましい。このようなゲート溝ＧＴを形成することにより、拡散層１２０は、第１拡散層１２０ａ、第２拡散層１２０ｂ及び第３拡散層１２０ｃに分離される。
【００４１】
次に、図１６に示すように、ゲート溝ＧＴの内面にゲート絶縁膜１１０を形成し、続いて第１導電層１１２及び第２導電層１１４を順次形成する。ゲート絶縁膜１１０は熱酸化によって形成することができる。また、第２導電層１１４については、ゲート溝ＧＴを完全に埋設する膜厚で形成する。次に、異方性エッチングにより、第１結晶層１０２、第２結晶層１０４及びフィールド絶縁膜１０８上に形成された第１導電層１１２及び第２導電層１１４を除去し、さらにエッチングを続けて、第１及び第２導電層１１２，１１４の上面が第１及び第２結晶層１０２，１０４の上面よりも低くなるようエッチングする。第１及び第２導電層１１２，１１４の上面の位置は、拡散層１２０ａ〜１２０ｃの底面近傍とすることが好ましい。ただし、第１導電層１１２の上面が拡散層１２０ａ〜１２０ｃの底面よりも下がらないようエッチング量を調整することにより、ゲート絶縁膜１１０を挟んで拡散層１２０ａ〜１２０ｃと第１導電層１１２とが水平方向に対向する部分を残すことが必要である。
【００４２】
次に、図１７に示すように、ゲート溝ＧＴを埋設するとともに、拡散層１２０ａ，１２０ｂ，１２０ｃ及びフィールド絶縁膜１０８を覆う、埋め込み絶縁層１１８を形成する。
【００４３】
次に、図１８に示すように、埋め込み絶縁層１１８をパターニングすることにより、第１拡散層１２０ａ、第２拡散層１２０ｂ及び分離絶縁膜１０６を露出させる開口を形成する。その後、開口を埋設するように導電材料（例えばリンドープ多結晶シリコン）を形成し、埋め込み絶縁層１１８の上面に形成された余剰な導電材料をＣＭＰ技術により研磨除去する。これにより、開口に残存した導電材料が第１コンタクトプラグ１３２となる。第１コンタクトプラグ１３２は、第１拡散層１２０ａ及び第２拡散層１２０ｂのそれぞれと直接接触している。
【００４４】
次に、図１９に示すように、第３導電層１２４、第４導電層１２５、第５導電層１２６及び第２絶縁層１２８を順次形成し、フォトリソグラフィー技術により所望の形状にパターニングすることによって、ビット線１２７を形成する。続いて、絶縁膜を形成し異方性エッチングによりエッチバックすることにより側面絶縁層１３０を形成し、さらに第２絶縁層１２８及び側面絶縁層１３０をマスクとして埋め込み絶縁層１１８を除去する。
【００４５】
次に、図２０に示すように、第１層間絶縁層１３５を形成した後、所望の位置に開口を設けることによって第３拡散層１２０ｃを露出させる。そして、この開口を導電材料で埋設することにより、第２コンタクトプラグ１４０を形成する。その後、全面にエッチングストッパー１４５を形成する。
【００４６】
その後は、一般に良く知られた方法を用いて、キャパシタ１５８等を形成すれば、図２に示す構造を有するＤＲＡＭセルが完成する。
【００４７】
このように、本実施形態による半導体装置は、第１結晶層１０２と第２結晶層１０４をエピタキシャル成長法によって順次形成することにより、薄い分離絶縁膜１０６を介してこれらが水平方向に対向する構造を得ることができる。また、本実施形態による半導体装置の製造方法によれば、第１結晶層１０２と第２結晶層１０４がいずれもエピタキシャル成長法によって形成されることから、活性領域ＡＲに形成される２つのアクセストランジスタの特性は均一となる。
【００４８】
図２１は、本発明の第２の実施形態による半導体装置の構造を説明するための断面である。
【００４９】
図２１に示すように、本実施形態による半導体装置は、分離絶縁膜１０６の上端が第１コンタクトプラグ１３２に接しておらず、分離絶縁膜１０６の上端と第１コンタクトプラグ１３２の底面との間に拡散層１２０が存在する点において、第１の実施形態による半導体装置と相違する。その他の点は、第１の実施形態による半導体装置と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５０】
本実施形態による半導体装置は、分離絶縁膜１０６の上端が第１コンタクトプラグ１３２に接していないことから、拡散層１２０と第１コンタクトプラグ１３２との接触面積を拡大することができる。これにより、コンタクト抵抗が低減されるとともに、抵抗値のばらつきを抑制することができる。
【００５１】
次に、本実施形態による半導体装置の製造方法について説明する。
【００５２】
まず、図４〜図１２に示した工程を行った後、図２２に示すように、選択エピタキシャル成長法により、第１結晶層１０２及び第２結晶層１０４の各々の表面に第３結晶層１０５ａを形成する。このとき、分離絶縁膜１０６上にはエピタキシャル成長しないため、第１結晶層１０２と第２結晶層１０４の境界部には窪み形状部Ｐが生じる。
【００５３】
次に、図２３に示すように、窪み形状部Ｐを埋設するように導電材料（例えば多結晶シリコン）を成膜し、ＣＭＰ技術により余剰な導電材料を除去する。これにより、第３結晶層１０５ａ及び多結晶層１０５ｂの表面が平坦化される。
【００５４】
次に、図２４に示すように、図１３に示した工程と同様、第３結晶層１０５ａ及び多結晶層１０５ｂの各々の表面から、第１結晶層１０２及び第２結晶層１０４を貫通して半導体基板１００まで達する深さの溝を開口した後、その溝をフィールド絶縁膜１０８で埋設して素子分離領域を形成する。
【００５５】
次に、図２５に示すように、図１４に示した工程と同様、不純物をイオン注入することにより、拡散層１２０を形成する。このとき、拡散層１２０は第３結晶層１０５ａ及び多結晶層１０５ｂの双方を通り抜けて、第１結晶層１０２及び第２結晶層１０４に到達させることが肝要である。また、第３結晶層１０５ａ及び多結晶層１０５ｂがそれぞれノンドープのシリコンであり、第１結晶層１０２及び第２結晶層１０４の各々がボロンをドープしたｐ型シリコンである場合、それらの表面にリンをイオン注入してｎ型の拡散層１２０を形成することができる。
【００５６】
その後は、図１５〜図１９に示した工程と同様の工程を行えば、図２６に示す構造が得られる。そして、図２０に示した工程と同様の工程を行えば、図２１に示す第２の実施形態による半導体装置を得ることができる。
【００５７】
このように、本実施形態においては、エピタキシャル成長法によって第３結晶層１０５ａを形成する工程を追加することにより、コンタクト抵抗を低減させることが可能となる。
【００５８】
次に、本実施形態による半導体装置の製造方法の変形例について説明する。
【００５９】
まず、図４〜図１２に示した工程を行った後、図２７に示すように、第１結晶層１０２及び第２結晶層１０４の表面にＣＶＤ法を用いて多結晶層１０５ｂを形成する。多結晶層１０５ｂは分離絶縁膜１０６の上面にも形成されることから、多結晶層１０５ｂは平坦に形成される。
【００６０】
次に、図２８に示すように、図１３に示した工程と同様、多結晶層１０５ｂの表面から、第１結晶層１０２及び第２結晶層１０４を貫通して半導体基板１００まで達する深さの溝を開口した後、その溝をフィールド絶縁膜１０８で埋設して素子分離領域を形成する。
【００６１】
次に、図２９に示すように、図１４に示した工程と同様、不純物をイオン注入することにより、拡散層１２０を形成する。このとき、拡散層１２０は多結晶層１０５ｂを通り抜けて、第１結晶層１０２及び第２結晶層１０４に到達させることが肝要である。また、多結晶層１０５ｂがノンドープのシリコンであり、第１結晶層１０２及び第２結晶層１０４の各々がボロンをドープしたｐ型シリコンである場合、その表面にリンをイオン注入してｎ型の拡散層１２０を形成することができる。
【００６２】
その後は、図１５〜図１９に示した工程と同様の工程を行えば、図２６に示す構造が得られる。そして、図２０に示した工程と同様の工程を行えば、図２１に示す第２の実施形態による半導体装置を得ることができる。
【００６３】
このように、変形例による製造方法では、第３結晶層１０５ａをエピタキシャル成長させる工程が省略されていることから、工程数を削減することができる。但し、回路動作時に多結晶層１０５ｂまで空乏化しないよう、拡散層１２０の接合位置を十分に深くする必要がある。
【００６４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６５】
１００    半導体基板
１０１    マスク絶縁層
１０２，１０４    結晶層
１０５ａ  結晶層
１０５ｂ  多結晶層
１０６    分離絶縁膜
１０７    表面保護膜
１０８    フィールド絶縁膜
１１０    ゲート絶縁膜
１１２，１１４    導電層
１１８    絶縁層
１２０，１２０ａ，１２０ｂ，１２０ｃ    拡散層
１２４〜１２６    導電層
１２７    ビット線
１２８    絶縁層
１３０    側面絶縁層
１３２    コンタクトプラグ
１３５    層間絶縁層
１４０    コンタクトプラグ
１４５    エッチングストッパー
１５０    下部電極
１５２    容量絶縁膜
１５４    サポート層
１５６    上部電極
１５８    キャパシタ
１６０    層間絶縁層
１６２    スルーホールプラグ
１６４    金属配線
ＡＲ      活性領域
ＡＲ１〜ＡＲ３    活性領域列
ＧＴ      ゲート溝
Ｐ        窪み形状部
【図１】
2015204413.tif 000003
【図２】
2015204413.tif 000004
【図３】
2015204413.tif 000005
【図４】
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【図５】
2015204413.tif 000007
【図６】
2015204413.tif 000008
【図７】
2015204413.tif 000009
【図８】
2015204413.tif 000010
【図９】
2015204413.tif 000011
【図１０】
2015204413.tif 000012
【図１１】
2015204413.tif 000013
【図１２】
2015204413.tif 000014
【図１３】
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【図１４】
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【図１５】
2015204413.tif 000017
【図１６】
2015204413.tif 000018
【図１７】
2015204413.tif 000019
【図１８】
2015204413.tif 000020
【図１９】
2015204413.tif 000021
【図２０】
2015204413.tif 000022
【図２１】
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【図２２】
2015204413.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2015204413.tif 000030
【図２９】
2015204413.tif 000031