(57)【要約】【課題】ゲート絶縁膜の耐圧が向上する半導体装置を提供することを目的とする。【解決手段】実施形態の半導体装置は第１と第２の主面を有する第１導電型の炭化珪素基板と、第１の主面上に形成された第１導電型の炭化珪素層と、炭化珪素層の表層部に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表層部に形成された第１導電型の第２の炭化珪素領域と、を備える。そして、第１および第２の炭化珪素領域を貫通して形成されたトレンチと、トレンチの底部および側面部に形成され、第１の炭化珪素領域に接し、トレンチと炭化珪素層の間に挟まれて形成された第２導電型の第３の炭化珪素領域と、を備える。さらに、トレンチ内に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の炭化珪素領域上に形成される第１の電極と、第２の主面上に形成される第２の電極と、を備える。【選択図】  図１
2015128184.tif 000002
【特許請求の範囲】
【請求項１】
第１と第２の主面を有する第１導電型の炭化珪素基板と、
前記炭化珪素基板の前記第１の主面上に形成された第１導電型の炭化珪素層と、
前記炭化珪素層の表層部に形成された第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域の表層部に形成された第１導電型の第２の炭化珪素領域と、
前記第１および第２の炭化珪素領域を貫通して形成されたトレンチと、
前記トレンチの底部および側面部に形成され、前記第１の炭化珪素領域に接し、前記トレンチと前記炭化珪素層の間に挟まれて形成された第２導電型の第３の炭化珪素領域と、
前記トレンチ内の前記第１の炭化珪素領域、前記第２の炭化珪素領域、および、前記第３の炭化珪素領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２の炭化珪素領域上に形成される第１の電極と、
前記第２の主面上に形成される第２の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記トレンチの側面部の前記第３の炭化珪素領域に、前記トレンチの側面部の前記第３の炭化珪素領域の厚さ以上の空乏層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の炭化珪素領域の不純物濃度が前記第１の炭化珪素領域の不純物濃度よりも低いことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
第１と第２の主面を有する第１導電型の炭化珪素基板と、
前記炭化珪素基板の前記第１の主面上に形成された第１導電型の炭化珪素層と、
前記炭化珪素層の表層部に形成された第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域の表層部に形成された第１導電型の第２の炭化珪素領域と、
前記第２の炭化珪素領域を貫通し前記第１の炭化珪素領域より浅く形成されたトレンチと、
前記トレンチの底部と前記炭化珪素層の間に挟まれ、かつ、側面を前記第１の炭化珪素領域に挟まれて形成された第１導電型の第３の炭化珪素領域と、
前記トレンチ内の前記第１の炭化珪素領域、前記第２の炭化珪素領域、および、前記第３の炭化珪素領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２の炭化珪素領域上に形成される第１の電極と、
前記第２の主面上に形成される第２の電極と、
を備えることを特徴とする半導体装置。
【請求項５】
前記第３の炭化珪素領域の両側面の前記第１の炭化珪素領域から前記第３の炭化珪素領域に伸びる空乏層が、接していることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第３の炭化珪素領域の不純物濃度が前記炭化珪素層の不純物濃度よりも低いことを特徴とする請求項４又は請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代のパワー半導体デバイス材料として期待されている炭化珪素（ＳｉＣ）は、シリコン（珪素、Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性値を有している。この特性を活用すれば、超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【０００３】
このような炭化珪素の特性を利用した高耐圧半導体装置は、種々存在するが、ウェル領域とソース領域をイオン注入で形成するＤｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ(以下、ＤＩＭＯＳＦＥＴと称する)がよく知られている。ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成ができるプレーナプロセスを用いるため、製造が容易である。また、ゲ−ト駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した素子である。
【０００４】
しかしながら、シリコンＭＯＳＦＥＴの製造で行われている熱拡散によるセルフアラインプロセスが、炭化珪素では利用できない。このため、炭化珪素ＭＯＳＦＥＴのチャネル領域を形成する際、チャネル長を決定するウェル領域、ソース領域を２枚のマスクを用いて、個別にイオン注入を行っている。オン抵抗を低減するためには、チャネル部分の抵抗低減が必要である。しかしながら、チャネル長を２枚のマスクを用いて規定する際の合わせずれによるチャネル長のばらつきが生じ微細化の妨げとなっていた。
【０００５】
これに対し、ドライエッチングによりトレンチを形成し、その側壁にＭＯＳチャネルを設けるトレンチＭＯＳＦＥＴの製造においては、トレンチとｐウェル領域の重なった領域がチャネルとなる。このため、チャネル長はマスクの合わせ精度に依らない。したがって、ｐウェル領域とｎ＋ソース領域のイオン注入の深さを変更することによって、短チャネル化を容易に実現できる。しかしながら、トレンチ底部および端部のゲート絶縁膜に過大な電界が印加されるため、ゲート絶縁膜の絶縁破壊が懸念される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−６９０４２号公報
【非特許文献】
【０００７】
【非特許文献１】Ｊ．Ｔａｎ  ｅｔ  ａｌ．ＩＥＥＥ  Ｅｌｅｃｔｏｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，Ｖｏｌ．１９，ｐ．４８７，１９９８
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、ゲート絶縁膜の耐圧が向上する半導体装置およびその製造方法を提供することにある。
【０００９】
実施形態の半導体装置は、第１と第２の主面を有する第１導電型の炭化珪素基板と、炭化珪素基板の第１の主面上に形成された第１導電型の炭化珪素層と、炭化珪素層の表層部に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表層部に形成された第１導電型の第２の炭化珪素領域と、を備える。そして、第１および第２の炭化珪素領域を貫通して形成されたトレンチと、トレンチの底部および側面部に形成され、第１の炭化珪素領域に接し、トレンチと炭化珪素層の間に挟まれて形成された第２導電型の第３の炭化珪素領域と、を備える。さらに、トレンチ内の第１の炭化珪素領域、第２の炭化珪素領域、および、第３の炭化珪素領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の炭化珪素領域上に形成される第１の電極と、第２の主面上に形成される第２の電極と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の半導体装置の模式図である。
【図２】第１の実施形態の半導体装置における空乏層の伸びを示す模式図である。
【図３】図１のＡＡ線におけるポテンシャル分布を示す図である。
【図４】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図５】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図６】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図７】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図８】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図９】第３の実施形態の半導体装置の模式図である。
【図１０】第３の実施形態の半導体装置における空乏層の伸びを示す模式図である。
【図１１】図９のＢＢ線におけるポテンシャル分布を示す図である。
【図１２】第４の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１３】第４の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１４】第４の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１５】第４の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１６】第４の実施形態の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ実施形態について説明する。なお、図面は模式的なものであり、形状、厚みと平面寸法との関係、各層の厚みの比率などは、現実のものと異なる。ここでは、第１導電型をｎ型、第２導電型をｐ型として、ｎチャネル型ＭＯＳＦＥＴの例を挙げるが、ドーパント等を適切に変更すれば、第１導電型をｐ型、第２導電型をｎ型として、ｐチャネル型ＭＯＳＦＥＴにも適用可能である。また、文中の「上側」、「下側」とは、図面を基準としている。
【００１２】
（第１の実施形態）
図１は、第１の実施形態の半導体装置を示す模式図である。図１（ａ）は断面図、図１（ｂ）は斜視図である。
【００１３】
本実施形態の半導体装置１００は、炭化珪素（ＳｉＣ）のｎチャネル型の縦型ＭＯＳＦＥＴである。図１に示すように、半導体装置１００は、第１と第２の主面を備えるドレイン層（炭化珪素基板）１０を備えている。ここで、第１の主面はドレイン層１０の図の上側の面、第２の主面は図の下側の面である。ドレイン層１０は、たとえば、不純物濃度が５×１０１８〜１×１０１９ｃｍ−３程度のｎ＋型の六方晶炭化珪素である。
【００１４】
ドレイン層（炭化珪素基板）１０の第１の主面上には、ｎ型のドリフト層（炭化珪素層）１２が形成される。ドリフト層１２は、たとえば、不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ―型の六方晶炭化珪素である。
【００１５】
ドリフト層（炭化珪素層）１２の表層部には、ｐ型のｐウェル領域（第１の炭化珪素領域）１４が形成されている。ｐウェル領域１４は、たとえば、不純物濃度が１×１０１７〜５×１０１７ｃｍ−３程度のｐ型の六方晶炭化珪素である。
【００１６】
ｐウェル領域（第１の炭化珪素領域）１４の表層部には、ｎ型のソース領域（第２の炭化珪素領域）１６が形成されている。ソース領域１６は、たとえば、不純物濃度１×１０２０程度のｎ＋型の六方晶炭化珪素である。
【００１７】
そして、ｐウェル領域（第１の炭化珪素領域）１４およびソース領域（第２の炭化珪素領域）１６を貫通するトレンチ１８が形成されている。
【００１８】
さらに、トレンチ１８の底部および側面部には、ｐ型の電界緩和領域（第３の炭化珪素領域）２０が形成されている。電界緩和領域２０は、ｐウェル領域１４にｐウェル領域１４の下側で接し、トレンチ１８とドリフト層１２の間に挟まれて形成されている。電界緩和領域２０は、例えば、不純物濃度が１×１０１６〜５×１０１７ｃｍ−３程度のｐ型の六方晶炭化珪素である。
【００１９】
トレンチ１８内のｐウェル領域１４（第１の炭化珪素領域）、ソース領域（第２の炭化珪素領域）１６、および、電界緩和領域（第３の炭化珪素領域）２０上に、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２は、例えば、シリコン酸化膜である。ゲート絶縁膜２２としては、シリコン酸化膜の他にも、たとえば、シリコン窒化膜、シリコン酸窒化膜を適用することが可能である。また、シリコン酸化膜、シリコン窒化膜、または、シリコン酸窒化膜のいずれかの膜の２層以上の積層膜を適用することも可能である。また、ゲート絶縁膜２２として、たとえば、タンタル酸化膜、ハフニウム酸化膜等の高誘電体膜を適用することも可能である。
【００２０】
ゲート絶縁膜２２上にはゲート電極２４が形成される。ゲート電極２４は、たとえば、ｎ型の多結晶シリコンである。なお、ゲート電極２４として、たとえば、アルミニウム（Ａｌ）等の金属電極を用いてもかまわない。
【００２１】
ソース領域１６上には、ソース電極（第１の電極）２６が形成される。ソース電極２６は、たとえば、バリアメタルとなるニッケルとアルミニウムの積層膜で形成される。
【００２２】
ドレイン層１０の第２の主面上には、ドレイン電極（第２の電極）２８が形成される。ドレイン電極２８は、たとえば、バリアメタルとなるニッケルとアルミニウムの積層膜で形成される。
【００２３】
また、半導体装置１００は、ｐウェル領域１４に電位を与えるための図示しないｐウェル電極を備えていてもかまわない。
【００２４】
なお、本実施形態において、ｎ型不純物は、例えば、窒素（Ｎ）やリン（Ｐ）が好ましいが、ヒ素（Ａｓ）等を適用することも可能である。また、ｐ型不純物は、例えば、アルミニウム（Ａｌ）が好ましいが、ボロン（Ｂ）等を適用することも可能である。
【００２５】
半導体装置１００は、ノーマリーオフ型の縦型ＭＯＳＦＥＴである。ソース領域１６とドレイン層１０との間に電圧が印可され、ゲート電極２４の印可電圧を制御することにより、ソース領域１６とドレイン層１０間に流れる電流が制御される。
【００２６】
特に、オフ状態の時にゲート絶縁膜２２に高電界が印可されるため、ゲート絶縁膜２２の絶縁破壊あるいはリーク電流の増大等が懸念される。特に、トレンチ１８底の角部では電界集中が生じることによる絶縁破壊あるいはリーク電流の増大が懸念される。
【００２７】
本実施形態の半導体装置１００では、トレンチ１８の底部および側面部に、ｐ型の電界緩和領域（第３の炭化珪素領域）２０を設けることにより、ゲート絶縁膜２２に印加される電界を緩和する。
【００２８】
図２は、本実施形態の半導体装置における空乏層の伸びを示す模式図である。図２は、ｐウェル領域１４および電界緩和領域２０とドリフト層１２との間のｐｎ接合に形成される空乏層のうち、ｐウェル領域１４および電界緩和領域２０側の空乏層の等ポテンシャル線を点線で示している。
【００２９】
本実施形態では、トレンチ１８の下部、すなわち、トレンチ１８底部とトレンチ１８底部近傍のトレンチ１８側面部を、ｐ型の電界緩和領域２０で囲んでいる。これにより、トレンチ１８の下部のゲート絶縁膜２２が、直接ドリフト層１２に接することのないように構成している。
【００３０】
なお、ｐウェル領域１４と電界緩和領域２０は、ｐウェル領域１４の下側で直接接することで、ｐウェル領域１４の電圧が電界緩和領域２０にも印加されることになる。
【００３１】
この構成により、ゲート電極２４とドレイン電極２８間に電圧が印可された場合であっても、ｐ型の電界緩和領域２０とドリフト層１２とのｐｎ接合に空乏層が形成されることで空乏層内に電界が形成され、ゲート絶縁膜に印加される電界が減少する。したがって、ゲート絶縁膜の絶縁破壊耐性が向上するとともにリーク電流の増大も抑制される。
【００３２】
半導体装置１００において、ｐ型の電界緩和領域（第３の炭化珪素領域）２０のｐ型不純物濃度がｐウェル領域（第２の炭化珪素領域）１４のｐ型不純物濃度よりも低いことが望ましい。電界緩和領域２０のｐ型不純物濃度がｐウェル領域１４よりも高くなると、電界緩和領域２０でのＭＯＳＦＥＴの閾値がｐウェル領域１４よりも高くなり、オン電流が低減したり、ＭＯＳＦＥＴがターンオンしなくなったりするおそれがあるからである。
【００３３】
なお、電界緩和領域２０のｐ型不純物濃度は、トレンチ１８側面部の電界緩和領域２０の最大不純物濃度、ｐウェル領域１４のｐ型不純物濃度はｐウェル領域１４の最大不純物濃度で代表させるものとする。
【００３４】
図３は、図１のＡＡ線におけるポテンシャル分布を示す図である。図中点線がトレンチ１８側面部の電界緩和領域２０にｐ型中性領域が形成される場合の伝導帯下端のポテンシャルを示す。また、図中実線が、ｐ型中性領域が形成されない場合の伝導帯下端のポテンシャルを示す。
【００３５】
半導体装置１００において、トレンチ１８側面部のｐ型の電界緩和領域２０では、ＭＯＳＦＥＴがオン状態となる際に、トレンチ１８側面部にｐ型中性領域が形成されないことが望ましい。これは、ｐ型中性領域が形成されると、ｐウェル領域１４のゲート絶縁膜２２下に形成されるチャネル領域から、ドリフト層１２に流れる電荷に対するポテンシャル障壁が大きくなり、オン電流が低下する恐れがあるからである。
【００３６】
オン状態で、電界緩和領域２０にｐ型中性領域が形成されないようにするためには、トレンチ１８側面部のｐ型の電界緩和領域２０の厚さｔ（図１（ａ）参照）が、熱平衡状態、すなわち、電界緩和領域２０とドリフト層１２間がゼロバイアスの場合において、下記（式１）をみたすことが望ましい。
ｔ≦(２εｓψｂｉＮｄ／ｑＮａ（Ｎａ＋Ｎｄ）)１／２・・・（式１）
ただし、ψｂｉ=（ｋＴ／ｑ）×ｌｎ（ＮｄＮａ／ｎｉ２）、Ｎｄはドルフト層（炭化珪素層）１２の不純物濃度、Ｎａは電界緩和領域（第３の炭化珪素領域）２０の不純物濃度、ｎｉは真性キャリア密度、ｑは素電荷、Ｔは絶対温度、ｋはボルツマン定数、εｓは炭化珪素の誘電率である。
【００３７】
不等式の右辺は、ドリフト層１２側から電界緩和領域２０に伸びる空乏層幅を示す。熱平衡状態において（式１）がみたされていれば、電界緩和領域２０とドリフト層１２間にバイアス電圧が印可された場合でも、より空乏層が伸びるため、ｐ型中性領域が形成されないことが保証される。
【００３８】
なお、Ｎｄはドリフト層（炭化珪素層）１２の最大不純物濃度、Ｎａは電界緩和領域（第３の炭化珪素領域）２０のトレンチ側面部での最大不純物濃度で代表させるものとする。
【００３９】
以上、本実施形態の半導体装置１００によれば、トレンチ１８下部にｐ型の電界緩和領域２０を設けることにより、電界緩和領域２０とドリフト層１２との間のｐｎ接合に空乏層が形成される。このため、ゲート絶縁膜２２に印加される電界が、電界緩和領域２０を設けない場合に比較して緩和される。よって、ゲート絶縁膜２２の耐圧が向上し、ゲート絶縁膜２２のリーク電流も低減する。また、ゲート絶縁膜２２の信頼性も向上する。
【００４０】
（第２の実施形態）
本実施形態は、第１の実施形態の半導体装置１００の製造方法の一例である。図４〜図８は本実施形態の半導体装置の製造方法を示す工程断面図である。以下、図４〜図８を参照しつつ、本実施形態について説明する。第１の実施形態と重複する内容については記述を省略する。
【００４１】
まず、図４に示すように、第１と第２の主面を備えるｎ型の炭化珪素基板１０の第１の主面上に、ｎ型のドリフト層（炭化珪素層）１２をエピタキシャル成長により形成する。ｎ型の炭化珪素基板１０はドレイン層１０となる。ドリフト層１２は、たとえば、厚さが５〜１０μｍ程度である。
【００４２】
そして、ｎ型のドリフト層（炭化珪素層）１２上に、たとえば、シリコン窒素化膜のマスク材３０を堆積し、パターニングする。このマスク材３０をマスクに、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法より、トレンチ１８を形成する。
【００４３】
次に、図５に示すように、トレンチ１８内を、炭化珪素と比較してイオン注入時のイオン阻止能の低い埋め込み材３２、たとえば、シリコン酸化膜で埋め込む。なお、炭化珪素と比較してイオン注入時のイオン阻止能の低い埋め込み材であれば、シリコン酸化膜以外の埋め込み材を適用できる。
【００４４】
次に、図６に示すように、ドリフト層（炭化珪素層）１２にｐ型の不純物、たとえば、アルミニウム（Ａｌ）をイオン注入して、ｐウェル領域（第１の炭化珪素領域）１４を形成する。ｐウェル領域１４の深さが、トレンチ１８の浅くなるようにイオン注入条件を設定する。
【００４５】
イオン注入は、炭化珪素の結晶性を劣化させないように、たとえば、３００℃〜６００℃での高温イオン注入によることが望ましい。また、ｐウェル領域１４を形成するイオン注入は、深さをかえて複数回に分けて行われてもかまわない。
【００４６】
このイオン注入の際、トレンチ１８内には、炭化珪素と比較してイオン注入時のイオン阻止能の低い埋め込み材が埋め込まれている。このため、トレンチ１８近傍では、トレンチ１８より深い領域までｐ型不純物が導入される。これにより、ｐウェル領域（第１の炭化珪素領域）１２と同時に、かつ、自己整合的にｐ型の電界緩和領域（第３の炭化珪素領域）２０が形成される。電界緩和領域２０は、トレンチ１８の底部および側面部に形成され、ｐウェル領域（第１の炭化珪素領域）１４に接し、トレンチ１８とドリフト層（炭化珪素層）１２の間に挟まれる。
【００４７】
なお、トレンチ１８下部の側面部にも十分な厚さおよび濃度でｐ型の電界緩和領域２０が形成されるように、ｐ型不純物の導入は斜めイオン注入によることが望ましい。
【００４８】
また、電界緩和領域２０の厚さや濃度は、たとえば、埋め込み材３２のトレンチ１８内の量を調整することにより制御可能である。たとえば、同一のイオン注入条件で電界緩和領域２０の厚さを厚くし、濃度を濃くしたい場合には、トレンチ１８上部の埋め込み材３２をエッチバックプロセスにより除去した後に、イオン注入すればよい。
【００４９】
次に、図７に示すように、ドリフト層（炭化珪素層）１２にｎ型の不純物、たとえば、窒素（Ｎ）をイオン注入して、ウェル領域（第１の炭化珪素領域）１４よりも浅いｎ型のソース領域（第２の炭化珪素領域）１６を形成する。ｐウェル領域１４とソース領域１６との深さの差が半導体装置１００のチャネル長となる。
【００５０】
次に、図８に示すように、マスク材３０と埋め込み材３２を、たとえば、ウェットエッチングにより剥離する。そして、たとえば、１７００℃〜１９００℃の温度でアニール処理を行い、イオン注入により導入した不純物を活性化する。
【００５１】
その後、トレンチ１８内に、たとえば、熱酸化法によりシリコン酸化膜のゲート絶縁膜２２を形成する。そしてゲート絶縁膜上２２に、たとえば、ＣＶＤ法により多結晶シリコンを堆積してパターニングすることでゲート電極２４を形成する。
【００５２】
さらに、たとえば、図示しない保護絶縁膜を形成した後、ソース領域１６（第２の炭化珪素領域）上の保護絶縁膜にコンタクトホールを形成する。そして、ソース領域１６（第２の炭化珪素領域）上にソース電極（第１の電極）２６が形成される。また、ドレイン層１０の第２の主面上には、ドレイン電極（第２の電極）２８が形成される。
【００５３】
以上の製造方法により、図１に示す半導体装置１００が製造される。本実施形態の半導体装置の製造方法によれば、図１に示す半導体装置１００のｐ型の電界緩和領域（第３の炭化珪素領域）２０を、自己整合的に少ないプロセスステップで形成することが可能である。よって、ゲート絶縁膜２２の耐圧が向上し、ゲート絶縁膜２２のリーク電流も低減し、ゲート絶縁膜２２の信頼性が向上する半導体装置１００を容易に製造することが可能である。
【００５４】
また、本実施形態の半導体装置の製造方法によれば、均一濃度のｎ型領域をエッチングして、トレンチ１８が形成される。したがって、トレンチ１８側面のラフネスを抑制することができ、ゲート絶縁膜２２の信頼性の向上、チャネル領域での移動度劣化の抑制による閾値安定性の向上も実現する。
【００５５】
（第３の実施形態）
本実施形態の半導体装置は、電界緩和領域がｎ型である点、トレンチ底部とドリフト層との間にドリフト層と接して上側に凸に形成される点で第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００５６】
図９は、第２の実施形態の半導体装置を示す模式図である。図９（ａ）は断面図、図９（ｂ）は斜視図である。
【００５７】
本実施形態の半導体装置２００は、炭化珪素（ＳｉＣ）のｎチャネル型の縦型ＭＯＳＦＥＴである。図９に示すように、半導体装置２００は、第１と第２の主面を備えるドレイン層（炭化珪素基板）１０を備えている。ここで、第１の主面はドレイン層１０の図の上側の面、第２の主面は図の下側の面である。ドレイン層１０は、たとえば、不純物濃度が５×１０１８〜１×１０１９ｃｍ−３程度のｎ＋型の六方晶炭化珪素である。
【００５８】
ドレイン層（炭化珪素基板）１０の第１の主面上にはｎ型のドリフト層（炭化珪素層）１２が形成される。ドリフト層１２は、たとえば、不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ―型の六方晶炭化珪素である。
【００５９】
ドリフト層（炭化珪素層）１２の表層部には、ｐ型のｐウェル領域（第１の炭化珪素領域）１４が形成されている。ｐウェル領域１４は、たとえば、不純物濃度が１×１０１７〜５×１０１７ｃｍ−３程度のｐ型の六方晶炭化珪素である。
【００６０】
ｐウェル領域（第１の炭化珪素領域）１４の表層部には、ｎ型のソース領域（第２の炭化珪素領域）１６が形成されている。ソース領域１６は、たとえば、不純物濃度１×１０２０程度のｎ＋型の六方晶炭化珪素である。
【００６１】
そして、ソース領域（第２の炭化珪素領域）１６を貫通するトレンチ１８が形成されている。トレンチ１８は、ｐウェル領域（第１の炭化珪素領域）１４より浅く形成される。
【００６２】
さらに、トレンチ１８下側には、ｎ型の電界緩和領域（第３の炭化珪素領域）４０が設けられている。電界緩和領域４０は、トレンチ１８の底部とドリフト層（炭化珪素層）１２の間に挟まれ、かつ、電界緩和領域４０の側面をｐウェル領域（第１の炭化珪素領域）１４に挟まれて形成される。
【００６３】
ｎ型のドリフト層１２の上側に接してｎ型の電界緩和領域４０を設けることで、ｎ型領域がトレンチ底部で上側に凸状に突出する形状となっている。電界緩和領域４０は、たとえば、不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ―型の六方晶炭化珪素である。
【００６４】
トレンチ１８内のｐウェル領域１４（第１の炭化珪素領域）、ソース領域（第２の炭化珪素領域）１６、および、電界緩和領域（第３の炭化珪素領域）４０上にゲート絶縁膜２２が形成されている。ゲート絶縁膜２２は、例えば、シリコン酸化膜である。ゲート絶縁膜２２としては、シリコン酸化膜の他にも、たとえば、シリコン窒化膜、シリコン酸窒化膜を適用することが可能である。また、シリコン酸化膜、シリコン窒化膜、または、シリコン酸窒化膜のいずれかの膜の２層以上の積層膜を適用することも可能である。また、ゲート絶縁膜２２として、たとえば、タンタル酸化膜、ハフニウム酸化膜等の高誘電体膜を適用することも可能である。
【００６５】
ゲート絶縁膜２２上にはゲート電極２４が形成される。ゲート電極２４は、たとえば、ｎ型の多結晶シリコンである。なお、ゲート電極２４として、たとえば、アルミニウム（Ａｌ）等の金属電極を用いてもよい。
【００６６】
ソース領域１６上には、ソース電極（第１の電極）２６が形成される。ソース電極は、たとえば、バリアメタルとなるニッケルとアルミニウムの積層膜で形成される。
【００６７】
ドレイン層１０の第２の主面上には、ドレイン電極（第２の電極）２８が形成される。ドレイン電極２８は、バリアメタルとなるニッケルとアルミニウムの積層膜で形成される。
【００６８】
また、半導体装置２００は、ｐウェル領域１４に電位を与えるための図示しないｐウェル電極を備えていてもかまわない。
【００６９】
なお、本実施形態において、ｎ型不純物は例えば、窒素（Ｎ）やリン（Ｐ）が好ましいが、ヒ素（Ａｓ）等を適用することも可能である。また、ｐ型不純物は例えば、アルミニウム（Ａｌ）が好ましいが、ボロン（Ｂ）等を適用することも可能である。
【００７０】
半導体装置２００は、ノーマリーオフ型の縦型ＭＯＳＦＥＴである。ソース領域１６とドレイン層１０との間に電圧が印可され、ゲート電極２２の印可電圧を制御することにより、ソース領域１６とドレイン層１０間に流れる電流が制御される。
【００７１】
特に、オフ状態の時にゲート絶縁膜２２に高電界が印可されるため、ゲート絶縁膜２２の絶縁破壊あるいはリーク電流の増大等が懸念される。特に、トレンチ１８底の角部では電界集中が生じることによる絶縁破壊あるいはリーク電流の増大が懸念される。
【００７２】
本実施形態の半導体装置２００では、トレンチ１８の底部とドリフト層１２との間に、ｎ型の電界緩和領域（第３の炭化珪素領域）４０を設けることにより、ゲート絶縁膜２２に印加される電界を緩和する。
【００７３】
図１０は、本実施形態の半導体装置２００における空乏層の伸びを示す模式図である。図１０は、ｐウェル領域１４と、ドリフト層１２および電界緩和領域４０との間のｐｎ接合に形成される空乏層のうち、ドリフト層１２および電界緩和領域４０側の空乏層の等ポテンシャル線を点線で示している。
【００７４】
本実施形態では、トレンチ１８の下部、すなわち、トレンチ１８底部とドリフト層１２との間に、トレンチ１８底部およびドリフト層１２に接するｎ型の電界緩和領域４０を設けている。
【００７５】
そして、ドリフト層１２と電界緩和領域４０は、ドリフト層１２の上側で直接接することで、ドリフト層１２の電圧が電界緩和領域４０にも印加されることになる。
【００７６】
この構成により、ゲート電極２４とドレイン電極２８間にバイアス電圧が印可された場合であっても、ｐウェル領域１４側、すなわち、電界緩和領域４０の側面側からｎ型の電界緩和領域４０に空乏層が伸びることで、トレンチ１８底部のポテンシャルが持ち上がり、ゲート絶縁膜２２に印加される電界が減少する。したがって、ゲート絶縁膜２２の絶縁破壊耐性が向上するとともにリーク電流の増大も抑制される。
【００７７】
図１１は、図９のＢＢ線におけるポテンシャル分布を示す図である。図中点線が、電界緩和領域４０の両側面からトレンチ１８底部に伸びる空乏層が、トレンチ１８底部で互いに接しない場合の伝導帯下端のポテンシャルを示す。また、図中実線が、電界緩和領域４０の両側面からトレンチ１８底部に伸びる空乏層が、トレンチ１８底部で互いに接する場合の伝導帯下端のポテンシャルを示す。
【００７８】
トレンチ１８底部のゲート絶縁膜２２全体にかかる電界を緩和する観点から、電界緩和領域４０の両側面からトレンチ１８底部に伸びる空乏層が、トレンチ１８底部で互いに接することが望ましい。これは、空乏層が接しない領域が存在すると、その領域のゲート絶縁膜２２に印可される電界が緩和されないからである。
【００７９】
電界緩和領域４０の両側面から伸びる空乏層が接するためには、トレンチ１８底部の幅ｗ（図９（ａ）参照））が、熱平衡状態、すなわち、電界緩和領域とｐウェル領域間がゼロバイアスの場合において、下記（式１）をみたすことが望ましい。
ｗ≦２×(２εｓψｂｉＮａ／ｑＮｄ（Ｎａ＋Ｎｄ）)１／２・・・（式２）
ただし、ψｂｉ=（ｋＴ／ｑ）×ｌｎ（ＮｄＮａ／ｎｉ２）、Ｎｄは電界緩和領域（第３の炭化珪素領域）の不純物濃度、Ｎａはｐウェル領域（第１の炭化珪素領域）の不純物濃度、ｎｉは真性キャリア密度、ｑは素電荷、Ｔは絶対温度、ｋはボルツマン定数、εｓは炭化珪素の誘電率である。
【００８０】
不等式の右辺は、ｐウェル領域１４側から電界緩和領域４０に伸びる空乏層幅の２倍の長さを示す。熱平衡状態において（式２）がみたされていれば、電界緩和領域４０とｐウェル領域１４間に電圧が印可された場合でも、より空乏層が伸びるため、電界緩和領域４０の両側面からトレンチ１８底部に伸びる空乏層が、トレンチ底部で互いに接することが保証される。
【００８１】
なお、Ｎｄは電界緩和領域（第３の炭化珪素領域）４０の最大不純物濃度、Ｎａはｐウェル領域（第１の炭化珪素領域）１４の最大不純物濃度で代表させるものとする。
【００８２】
電界緩和領域（第３の炭化珪素領域）４０のｎ型不純物濃度は、電界緩和領域４０の両側面からトレンチ１８底部に伸びる空乏層が、トレンチ１８底部で互いに接しやすくする観点から、低い方が望ましい。電界緩和領域（第３の炭化珪素領域）４０のｎ型不純物濃度がドリフト層（炭化珪素層）１２のｎ型不純物濃度よりも低いことが望ましい。
【００８３】
もっとも、ｎ型不純物濃度が低すぎると、ＭＯＳＦＥＴがオンした状態の際にドレイン側の寄生抵抗が大きくなりすぎるため望ましくない。この観点から、ｎ型不純物濃度が不純物濃度１×１０１５ｃｍ−３以上であることが望ましい。
【００８４】
また、ソース領域１６と電界緩和領域４０とのパンチスルーを抑制する観点から、ソース領域１６以深のトレンチ１８深さｄ（図９（ａ）参照）が、ＭＯＳＦＥＴのオフ状態のバイアス条件下で、下記（式３）をみたすことが望ましい。
ｄ＞(２εｓ(ψｂｉ＋Ｖ)Ｎｄ／ｑＮａ（Ｎａ＋Ｎｄ）)１／２・・・（式３）
ただし、ψｂｉ=（ｋＴ／ｑ）×ｌｎ（ＮｄＮａ／ｎｉ２）、Ｎｄは電界緩和領域（第３の炭化珪素領域）４０の不純物濃度、Ｎａはｐウェル領域（第１の炭化珪素領域）１４の不純物濃度、ｎｉは真性キャリア密度、ｑは素電荷、Ｔは絶対温度、ｋはボルツマン定数、εｓは炭化珪素の誘電率である。
【００８５】
不等式の右辺は、電界緩和領域４０側からソース領域１６側に向けて、ｐウェル領域１４を伸びる空乏層幅の長さを示す。上記（式３）が充足されることで、ＭＯＳＦＥＴのオフ状態でのソース領域と電界緩和領域とのパンチスルーが抑制される。
【００８６】
以上、本実施形態の半導体装置２００によれば、トレンチ１８下部にｎ型の電界緩和領域４０を設けることにより、電界緩和領域４０中にｐウェル領域１４側から伸びる空乏層が形成される。このため、ゲート絶縁膜２２に印加される電界が電界緩和領域４０を設けない場合に比較して緩和される。よって、ゲート絶縁膜２２の耐圧が向上し、ゲート絶縁膜２２のリーク電流も低減する。また、ゲート絶縁膜２２の信頼性も向上する。
【００８７】
（第４の実施形態）
本実施形態は、第３の実施形態の半導体装置２００の製造方法の一例である。図１２〜図１６は本実施形態の半導体装置の製造方法を示す工程断面図である。以下、図１２〜図１６を参照しつつ、本実施形態について説明する。第２の実施形態と重複する内容については一部記述を省略する。
【００８８】
まず、図１２に示すように、第１と第２の主面を備えるｎ型の炭化珪素基板１０の第１の主面上に、ｎ型のドリフト層（炭化珪素層）１２をエピタキシャル成長により形成する。ｎ型の炭化珪素基板１０はドレイン層１０となる。ドリフト層１２は、たとえば、厚さが５〜１０μｍ程度である。
【００８９】
そして、ｎ型のドリフト層（炭化珪素層）１２上に、たとえば、シリコン窒化膜のマスク材３０を堆積し、パターニングする。このマスク材３０をマスクに、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法より、トレンチ１８を形成する。
【００９０】
次に、図１３に示すように、トレンチ１８内を、炭化珪素と比較してイオン注入時のイオン阻止能の高い埋め込み材４２、たとえば、シリコン窒化膜で埋め込む。シリコン窒化膜は炭化珪素よりもイオン注入時のイオン阻止能が約１．３倍高い。なお、炭化珪素と比較してイオン注入時のイオン阻止能の高い埋め込み材であれば、シリコン窒化膜以外の埋め込み材を適用できる。
【００９１】
次に、図１４に示すように、ドリフト層（炭化珪素層）１２にｐ型の不純物、たとえば、アルミニウム（Ａｌ）をイオン注入して、ｐウェル領域（第１の炭化珪素領域）１４を形成する。ｐウェル領域１４の深さが、トレンチ１８より深くなるようにイオン注入条件を設定する。
【００９２】
イオン注入は、炭化珪素の結晶性を劣化させないように、たとえば、３００℃〜６００℃での高温イオン注入によることが望ましい。また、ｐウェル領域１４を形成するイオン注入は、深さをかえて複数回に分けて行われてもかまわない。
【００９３】
このイオン注入の際、トレンチ１８内には、炭化珪素と比較してイオン注入時のイオン阻止能の高い埋め込み材４２が埋め込まれている。このため、トレンチ１８底部では、ｐ型不純物の導入が完全にまたは一部阻止される。これにより、ｐウェル領域（第１の炭化珪素領域）１４と同時に、かつ、自己整合的にｎ型の電界緩和領域（第３の炭化珪素領域）４０が形成される。電界緩和領域４０は、トレンチの底部とドリフト層（炭化珪素層）１２の間に挟まれ、かつ、側面をｐウェル領域（第１の炭化珪素領域）１４に挟まれて形成される。
【００９４】
また、電界緩和領域４０の濃度は、たとえば、埋め込み材４２のトレンチ１８内の量を調整することにより制御可能である。たとえば、トレンチ１８底部に導入されるｐ型不純物の量を増やし、同一のイオン注入条件で電界緩和領域４０のｎ型濃度を薄くしたい場合には、トレンチ１８上部の埋め込み材４２をエッチバックプロセスにより除去した後に、イオン注入すればよい。
【００９５】
また、埋め込み材４２だけでは、ｐ型不純物のイオン注入の阻止能が所望の電界緩和領域４０形成のために十分でない場合には、さらに、埋め込み材４２の上に、マスクとなる材料、たとえばシリコン酸化膜やシリコン窒化膜をパターニングして形成してもよい。
【００９６】
次に、図１５に示すように、ドリフト層（炭化珪素層）１２にｎ型の不純物、たとえば、窒素（Ｎ）をイオン注入して、ｐウェル領域（第１の炭化珪素領域）１４よりも浅いｎ型のソース領域（第２の炭化珪素領域）１６を形成する。電界緩和領域４０とソース領域１６との距離が半導体装置２００のチャネル長となる。
【００９７】
次に、図１６に示すように、マスク材３０と埋め込み材４２を、たとえば、ウェットエッチングにより剥離する。そして、たとえば、１７００℃〜１９００℃の温度でアニール処理を行い、イオン注入により導入した不純物を活性化する。
【００９８】
その後、トレンチ１８内に、たとえば、熱酸化法によりシリコン酸化膜のゲート絶縁膜２２を形成する。そしてゲート絶縁膜上２２に、たとえば、ＣＶＤ法により多結晶シリコンを堆積してパターニングすることでゲート電極２４を形成する。
【００９９】
さらに、たとえば、図示しない保護絶縁膜を形成した後、ソース領域１６（第２の炭化珪素領域）上の保護絶縁膜にコンタクトホールを形成する。そして、ソース領域１６（第２の炭化珪素領域）上にソース電極（第１の電極）２６が形成される。また、ドレイン層１０の第２の主面上には、ドレイン電極（第２の電極）２８が形成される。
【０１００】
以上の製造方法により、図９に示す半導体装置２００が製造される。本実施形態の半導体装置の製造方法によれば、図９に示す半導体装置２００のｎ型の電界緩和領域（第３の炭化珪素領域）４０を、自己整合的に、少ないプロセスステップで形成することが可能である。よって、ゲート絶縁膜２２の耐圧が向上し、ゲート絶縁膜２２のリーク電流も低減し、ゲート絶縁膜２２の信頼性が向上する半導体装置を容易に製造することが可能である。
【０１０１】
また、本実施形態の半導体装置の製造方法によれば、均一濃度のｎ型領域をエッチングして、トレンチ１８が形成される。したがって、トレンチ１８側面のラフネスを抑制することができ、ゲート絶縁膜２２の信頼性の向上、チャネル領域での移動度劣化の抑制による閾値安定性の向上も実現する。
【０１０２】
以上、具体例を参照しつつ本発明の実施形態について説明した。上記、実施形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施形態の説明においては、半導体装置や半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置や半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１０３】
たとえば、イオン注入により形成した層や領域をエピタキシャル成長によって形成しても良い。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。たとえば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態による構成要素を適宜組み合わせても良い。
【０１０４】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１０５】
１０      ドレイン層（炭化珪素基板）
１２      ドリフト層（炭化珪素層）
１４      ｐウェル領域（第１の炭化珪素領域）
１６      ソース領域（第２の炭化珪素領域）
１８      トレンチ
２０      ｐ型の電界緩和領域（第３の炭化珪素領域）
２２      ゲート絶縁膜
２４      ゲート電極
２６      ソース電極（第１の電極）
２８      ドレイン電極（第２の電極）
３２      埋め込み材
４０      ｎ型の電界緩和領域（第３の炭化珪素領域）
４２      埋め込み材
１００    半導体装置
２００    半導体装置
【図１】
2015128184.tif 000003
【図２】
2015128184.tif 000004
【図３】
2015128184.tif 000005
【図４】
2015128184.tif 000006
【図５】
2015128184.tif 000007
【図６】
2015128184.tif 000008
【図７】
2015128184.tif 000009
【図８】
2015128184.tif 000010
【図９】
2015128184.tif 000011
【図１０】
2015128184.tif 000012
【図１１】
2015128184.tif 000013
【図１２】
2015128184.tif 000014
【図１３】
2015128184.tif 000015
【図１４】
2015128184.tif 000016
【図１５】
2015128184.tif 000017
【図１６】
2015128184.tif 000018