(57)【要約】      （修正有）【課題】ＣＲＣ符号の生成を正しく行う。【解決手段】データ端子２１を介して入力されたライトデータＤＱを転送するデータ配線ＤＢと、データマスク端子３２を介して入力されたデータマスク信号ＤＭを転送するデータマスク配線ＤＭＢと、データ配線ＤＢ及びデータマスク配線ＤＭＢに接続され、ライトデータＤＱ又はデータマスク信号ＤＭに誤りが含まれているか否かを検証する検証回路９０と、データマスク端子３２への入力レベルにかかわらず、データマスク配線ＤＭＢ上のデータマスク信号ＤＭを所定値に固定する保護回路とを備える。所定の条件において外部から入力されるデータマスク信号ＤＭが無効化されることから、データマスク信号ＤＭを使用しない動作モードにおいても正しくＣＲＣ符号を生成することが可能となる。【選択図】図３
2015204120.tif 000002
【特許請求の範囲】
【請求項１】
データ端子と、
データマスク端子と、
前記データ端子を介して入力されたライトデータを転送するデータ配線と、
前記データマスク端子を介して入力されたデータマスク信号を転送するデータマスク配線と、
前記データ配線及び前記データマスク配線に接続され、前記ライトデータ及び前記データマスク信号に応じて、第１の符号化信号を生成する演算回路と、
前記データマスク端子への入力レベルにかかわらず、前記データマスク配線上の前記データマスク信号を所定値に固定する保護回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記演算回路に接続され、前記第１の符号化信号と外部から供給される第２の符号化信号とを比較する比較回路を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記データマスク端子と前記データマスク配線との間に接続された入力バッファをさらに備え、
前記保護回路が活性化されている場合には、前記入力バッファが非活性化されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
該半導体装置の動作モードが設定されるモードレジスタをさらに備え、
前記モードレジスタには、前記データマスク信号を用いた前記ライトデータのマスク処理を行うか否かを示す情報が少なくとも設定され、
前記保護回路は、前記マスク処理を行う動作モードが前記モードレジスタに設定されている場合には非活性化されることを特徴とする請求項１乃至３いずれか一項に記載の半導体装置。
【請求項５】
前記モードレジスタには、前記検証回路を用いた検証動作を行うか否かを示す情報がさらに設定され、
前記保護回路は、前記検証動作を行わない動作モードが前記モードレジスタに設定されている場合には非活性化されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記保護回路は、前記マスク処理を行わない動作モードが前記モードレジスタに設定され、且つ、前記検証動作を行う動作モードが前記モードレジスタに設定されていることを条件として活性化されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ライトデータが書き込まれるメモリセルアレイと、
前記メモリセルアレイ、及び、前記データ配線並びに前記データマスク配線に接続されたエラーコントロール回路と、をさらに備え、
前記前記エラーコントロール回路は、前記比較回路が第１の論理レベルを出力するときに、該ライトデータの前記メモリセルアレイへの書き込みを禁止することを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記比較回路が第１の論理ベルを出力するときに、アラート信号を外部に出力する出力回路をさらに備えることを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項９】
ライトデータが入力されるデータ端子と、
データマスク信号が入力されるデータマスク端子と、
前記ライトデータ又は前記データマスク信号に誤りが含まれているか否かを検証する検証回路と、
前記データマスク信号を用いた前記ライトデータのマスク処理を行うか否かを示す情報及び前記検証回路を用いた検証動作を行うか否かを示す情報が設定されるモードレジスタと、を備え、
前記マスク処理を行わない動作モードが前記モードレジスタに設定され、且つ、前記検証動作を行う動作モードが前記モードレジスタに設定されていることに応答して、前記データマスク端子に入力される前記データマスク端子を無効化することを特徴とする半導体装置。
【請求項１０】
前記データマスク端子に接続された入力バッファをさらに備え、
前記マスク処理を行わない動作モードが前記モードレジスタに設定されている場合には、前記検証回路を用いた検証動作を行うか否かを示す情報にかかわらず、前記入力バッファが非活性化されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記マスク処理を行わない動作モードが前記モードレジスタに設定され、且つ、前記検証動作を行う動作モードが前記モードレジスタに設定されていることに応答して、前記データマスク端子の入力レベルにかかわらず前記データマスク端子を内部生成することを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体装置と、前記半導体装置に前記ライトデータ及び前記データマスク信号を出力するコントローラとを備えることを特徴とする情報処理システム。
【請求項１３】
前記コントローラは、前記ライトデータを前記半導体装置に出力する出力バッファを有し、
前記保護回路が活性化されている場合には、前記出力バッファが非活性化されることを特徴とする請求項１２に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを有する情報処理システムに関し、特に、ライトデータに誤りが含まれているか否かを検証する検証回路を備えた半導体装置及びこれを有する情報処理システムに関する。
【背景技術】
【０００２】
近年、ＤＤＲ３（Double Data Rate 3）型のＤＲＡＭ（Dynamic Random Access Memory）よりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）型のＤＲＡＭが実用化されている。ＤＤＲ４型のＤＲＡＭには、ＤＤＲ３型のＤＲＡＭにはない新たな機能として、ライトデータに誤りが含まれているか否かを検証するＣＲＣ（Cyclic Redundancy Check）機能が追加されている（特許文献１参照）。
【０００３】
ＣＲＣ機能においては、ＤＲＡＭ側でライトデータを用いた演算を行うことによりＣＲＣ符号を生成し、生成したＣＲＣ符号と外部から入力されたＣＲＣ符号を比較することによって、ライトデータに誤りが含まれているか否かを検証する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−７３６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＲＣ符号の生成においては、ライトデータだけでなく、ライトデータとデータマスク信号を用いた演算が行われる場合がある。このため、データマスク信号を使用しない動作モードにおいても、外部のコントローラからデータマスク信号を入力する必要があった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、データ端子と、データマスク端子と、前記データ端子を介して入力されたライトデータを転送するデータ配線と、前記データマスク端子を介して入力されたデータマスク信号を転送するデータマスク配線と、前記データ配線及び前記データマスク配線に接続され、前記ライトデータ及び前記データマスク信号に応じて、第１の符号化信号を生成する演算回路と、前記データマスク端子への入力レベルにかかわらず、前記データマスク配線上の前記データマスク信号を所定値に固定する保護回路と、を備えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、ライトデータが入力されるデータ端子と、データマスク信号が入力されるデータマスク端子と、前記ライトデータ又は前記データマスク信号に誤りが含まれているか否かを検証する検証回路と、前記データマスク信号を用いた前記ライトデータのマスク処理を行うか否かを示す情報及び前記検証回路を用いた検証動作を行うか否かを示す情報が設定されるモードレジスタと、を備え、前記マスク処理を行わない動作モードが前記モードレジスタに設定され、且つ、前記検証動作を行う動作モードが前記モードレジスタに設定されていることに応答して、前記データマスク端子に入力される前記データマスク端子を無効化することを特徴とする。
【０００８】
本発明による情報処理システムは、前記半導体装置と、前記半導体装置に前記ライトデータ及び前記データマスク信号を出力するコントローラとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、所定の条件において外部から入力されるデータマスク信号が無効化されることから、データマスク信号を使用しない動作モードにおいては、外部のコントローラからデータマスク信号を入力する必要がなくなる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】半導体装置１０を含むデータ処理システム２００の構成を示すブロック図である。
【図３】半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
【図４】ライトデータＤＱ及びデータマスク信号ＤＭのバースト入力順序を説明するための図である。
【図５】検証回路９０の回路図である。
【図６】エラーコントロール回路７０の構成を示すブロック図である。
【図７】入力バッファ１７ｂ及びシリアルパラレル変換回路１６ｂの構成を示す回路図である。
【図８】デシリアライザ１０２の回路図である。
【図９】保護回路１１２の回路図である。
【図１０】シリアルパラレル変換回路１６ｂの動作を説明するためのタイミング図であり、イネーブル信号ＤＭＥＮがハイレベルに活性化している場合の動作を示している。
【図１１】シリアルパラレル変換回路１６ｂの動作を説明するためのタイミング図であり、保護信号ＳＥＬがハイレベルに活性化している場合の動作を示している。
【図１２】実施形態の効果を説明するための第１の波形図であり、マスク処理を行う動作モード（ＤＭイネーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合を示している。
【図１３】実施形態の効果を説明するための第２の波形図であり、マスク処理を行わない動作モード（ＤＭディセーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合を示している。
【図１４】第１の比較例による波形図である。
【図１５】第２の比較例による波形図である。
【図１６】第３の比較例による波形図である。
【図１７】変形例によるデシリアライザ１０２の回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１３】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１４】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５には後述するメインアンプや検証回路などが含まれており、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。
【００１５】
半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１６】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００１７】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１８】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００１９】
モードレジスタ４２には、半導体装置１０の動作モードを示す情報が設定される。モードレジスタ４２に設定される情報としては、データマスク信号ＤＭを用いたライトデータＤＱのマスク処理を行うか否かを示す情報、並びに、検証回路を用いた検証動作を行うか否か、つまりＣＲＣ機能を有効にするか否かを示す情報が少なくとも含まれる。そして、マスク処理を行わない動作モード（ＤＭディセーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合、モードレジスタ４２は保護信号ＳＥＬを活性化させる。したがって、マスク処理を行う動作モード（ＤＭイネーブル）に設定されるか、或いは、検証動作を行わない動作モード（ＣＲＣディセーブル）に設定されている場合、保護信号ＳＥＬは非活性化される。
【００２０】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０、データコントローラ１５などの動作を制御する。
【００２１】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００２２】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２３】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２４】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２５】
以上が本実施形態による半導体装置１０の全体構造である。
【００２６】
図２は、半導体装置１０を含むデータ処理システム２００の構成を示すブロック図である。
【００２７】
図２に示すデータ処理システム２００は、半導体装置１０とこれを制御するコントローラ２１０によって構成されている。コントローラ２１０は、ライトデータＤＱ及びデータマスク信号ＤＭを生成する主回路２１１と、ＣＲＣ符号を生成する演算回路２１２とを備える。演算回路２１２は、ライトデータＤＱ及びデータマスク信号ＤＭを用いたＣＲＣ演算を行うことにより、これらライトデータＤＱ及びデータマスク信号ＤＭに対応するＣＲＣ符号（第２の符号化信号）を生成する。演算回路２１２によって生成されたＣＲＣ符号は、ライトデータＤＱの末尾に付加され、出力バッファ２１３によって半導体装置１０にバースト入力される。データマスク信号ＤＭは出力バッファ２１４によって半導体装置１０にバースト入力される。
【００２８】
半導体装置１０にバースト入力されたライトデータＤＱ、データマスク信号ＤＭ及びＣＲＣ符号は、検証回路９０に入力される。詳細については後述するが、検証回路９０はライトデータＤＱ及びデータマスク信号ＤＭを用いたＣＲＣ演算を行い、これによってＣＲＣ符号（第１の符号化信号）を生成する。つまり、検証回路９０には、コントローラ２１０に含まれる演算回路２１２と同じ機能が含まれている。そして、検証回路９０は、ＣＲＣ演算によって生成したＣＲＣ符号と、コントローラ２１０から入力されたＣＲＣ符号とを比較し、両者が一致しているか否かを評価する。これにより、ライトデータＤＱ又はデータマスク信号ＤＭに誤りが含まれていないか否かを判定することができる。
【００２９】
判定の結果、ライトデータＤＱ又はデータマスク信号ＤＭに誤りが含まれていない場合には、当該ライトデータＤＱがメモリセルアレイ１１に書き込まれる。但し、データマスク信号ＤＭが活性化している場合には当該ライトデータＤＱがマスクされ、メモリセルアレイ１１への書き込みが禁止される。
【００３０】
以下、ライト動作に関連する部分に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００３１】
図３は、半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
【００３２】
図３に示すように、本実施形態ではデータ入出力端子２１が８個設けられており、これにより一度に８ビットのライトデータＤＱｊ０〜ＤＱｊ７（ｊ＝０〜７）が入力バッファ１７ａを介して入力される。ＤＤＲ４型のＤＲＡＭでは８ビットプリフェッチ方式が採用されているため、１個のデータ入出力端子２１当たり、１回のライト動作で８ビットのライトデータＤＱ０ｋ〜ＤＱ７ｋ（ｋ＝０〜７）がバースト入力される。さらに、図４に示すように、本実施形態においては、ライトデータＤＱがバースト入力された後、各データ入出力端子２１には１ビットのＣＲＣ符号が入力バッファ１７ａを介して入力される。したがって、１回のライト動作で、合計６４ビットのライトデータＤＱと８ビットのＣＲＣ符号の合計７２ビットがデータ入出力端子２１を介して入力されることになる。これら７２ビットの信号（ＤＱ，ＣＲＣ）のうち、６４ビットのライトデータＤＱについてはＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ａによってパラレルに変換され、８ビットのＣＲＣ符号についてはＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ｃによってパラレルに変換される。
【００３３】
一方、データマスク端子３２には、ライトデータＤＱ０ｋ〜ＤＱ７ｋのバースト入力に同期して、８ビットのデータマスク信号ＤＭ０〜ＤＭ７が入力バッファ１７ｂを介してバースト入力される。各データマスク信号ＤＭ０〜ＤＭ７は、活性レベルであれば、当該バーストタイミングで入力された８ビットのライトデータＤＱｊ０〜ＤＱｊ７を無効化する。これら８ビットのデータマスク信号ＤＭ０〜ＤＭ７は、ＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ｂによってパラレルに変換される。
【００３４】
シリアルパラレル変換回路１６ａから出力される６４ビットのライトデータＤＱは、６４ビット幅のデータ配線ＤＢに供給される。また、シリアルパラレル変換回路１６ｂから出力される８ビットのデータマスク信号ＤＭは、８ビット幅のデータマスク配線ＤＭＢに供給される。図３に示すように、データ配線ＤＢ及びデータマスク配線ＤＭＢにはエラーコントロール回路７０が挿入されており、エラーコントロール回路７０を介してメインアンプ８０に接続されている。これらエラーコントロール回路７０及びメインアンプ８０は、図１に示したデータコントローラ１５に含まれる回路ブロックである。
【００３５】
一方、シリアルパラレル変換回路１６ａから出力される６４ビットのライトデータＤＱ、シリアルパラレル変換回路１６ｃから出力される８ビットのＣＲＣ符号及びシリアルパラレル変換回路１６ｂから出力される８ビットのデータマスク信号ＤＭの合計８０ビットは、データコントローラ１５に含まれる検証回路９０に供給される。検証回路９０は、これら８０ビットの信号を用いたＣＲＣ演算及び比較動作を行い、これによってライトデータＤＱ又はデータマスク信号ＤＭに誤りが含まれているか否かを検証する。検証の結果、ライトデータＤＱ又はデータマスク信号ＤＭに誤りが含まれている場合にはエラー信号ＥＲＲを活性レベルとし、誤りが含まれていない場合にはエラー信号ＥＲＲを非活性レベルとする。
【００３６】
エラーコントロール回路７０を通過したライトデータＤＱ及びデータマスク信号ＤＭは、メインアンプ８０に供給される。メインアンプ８０は、６４ビットのライトデータＤＱのうち、対応するデータマスク信号ＤＭが非活性レベルであるライトデータＤＱに対しては、メモリセルアレイ１１への書き込み動作を実行し、対応するデータマスク信号ＤＭが活性レベルであるライトデータＤＱに対しては、メモリセルアレイ１１への書き込み動作を中止する。これにより、データマスク信号ＤＭに基づくライトデータＤＱの書き込みの可否が制御される。
【００３７】
ここで、エラー信号ＥＲＲが活性レベルとなっている場合、エラーコントロール回路７０は、入力されたデータマスク信号ＤＭのレベルにかかわらず、データマスク配線ＤＭＢ上の８ビットのデータマスク信号ＤＭ０〜ＤＭ７を全て活性レベルに変化させる。これにより、ライトデータＤＱに誤りが生じている場合には、全てのライトデータＤＱの書き込みが中止される。また、エラー信号ＥＲＲは図１に示した出力回路４５にも供給され、これによりコントローラ２１０側でＣＲＣエラーの発生を確認することができる。
【００３８】
図５は、検証回路９０の回路図である。
【００３９】
図５に示すように、検証回路９０には、６４ビットのライトデータＤＱ、８ビットのデータマスク信号ＤＭ及び８ビットのＣＲＣ符号が入力される。ここで、６４ビットのライトデータＤＱについてはデータ配線ＤＢを介して入力され、８ビットのデータマスク信号ＤＭについてはデータマスク配線ＤＭＢを介して入力される。そして、６４ビットのライトデータＤＱ及び８ビットのデータマスク信号ＤＭは演算回路９１に供給され、所定のＣＲＣ演算が行われ、８ビットのＣＲＣ符号が生成される。
【００４０】
ここで、ＣＲＣ符号の各ビットＣＲＣ０ａ〜ＣＲＣ７ａの生成においては、データマスク信号ＤＭ０〜ＤＭ７の少なくとも１つが必ず演算に使用される。このことは、ライトデータＤＱのマスク処理を行わない動作モード（ＤＭディセーブル）に設定されている場合であっても、ＣＲＣ演算にはデータマスク信号ＤＭ０〜ＤＭ７が必要であることを意味する。
【００４１】
演算回路９１によって生成されたＣＲＣ符号は、比較回路９２によって外部から入力されたＣＲＣ符号と比較される。比較回路９２による比較は、外部から入力されたＣＲＣ符号の各ビットＣＲＣ０〜ＣＲＣ７と、演算回路９１によって生成されたＣＲＣ符号の各ビットＣＲＣ０ａ〜ＣＲＣ７ａを比較し、これらの全てが一致しているか否かを検証することにより行う。図５に示すように、比較回路９２は、各ビットの比較を行う８個の排他的論理和回路９３−０〜９３−７と、排他的論理和回路９３−０〜９３−７の出力信号を受ける８入力のＯＲゲート回路９４からなる。
【００４２】
かかる構成により、外部から入力されたＣＲＣ符号の各ビットＣＲＣ０〜ＣＲＣ７と、演算回路９１によって生成されたＣＲＣ符号の各ビットＣＲＣ０ａ〜ＣＲＣ７ａが一つでも不一致であれば、比較回路９２の出力信号はハイレベルとなる。比較回路９２の出力信号は、クロック信号ＣＲＣＣＬＫに同期してラッチ回路９５にラッチされる。
【００４３】
そして、ラッチ回路９５からはエラー信号ＥＲＲが出力される。エラー信号ＥＲＲは、図３に示したエラーコントロール回路７０に供給される。
【００４４】
図６は、エラーコントロール回路７０の構成を示すブロック図である。
【００４５】
図６に示すように、エラーコントロール回路７０は、データ配線ＤＢ及びデータマスク配線ＤＭＢにそれぞれ挿入されたマルチプレクサＭＵＸ１，ＭＵＸ２を備えている。マルチプレクサＭＵＸ１，ＭＵＸ２は、イネーブル信号ＣＲＣＥＮに応じて入力ノードが選択されるセレクタ回路である。イネーブル信号ＣＲＣＥＮは、ＣＲＣ動作、つまり、検証回路９０を用いた検証動作を行うか否かを示す信号であり、モードレジスタ４２から供給される。
【００４６】
そして、イネーブル信号ＣＲＣＥＮが非活性状態である場合、つまり、検証動作を行わない動作モード（ＣＲＣディセーブル）に設定されている場合、マルチプレクサＭＵＸ１，ＭＵＸ２は入力ノードａを選択する。これにより、エラーコントロール回路７０に入力されるライトデータＤＱ及びデータマスク信号ＤＭは、そのままエラーコントロール回路７０から出力される。
【００４７】
これに対し、イネーブル信号ＣＲＣＥＮが活性状態である場合、つまり、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合、マルチプレクサＭＵＸ１，ＭＵＸ２は入力ノードｂを選択する。これにより、エラーコントロール回路７０に入力されるライトデータＤＱ及びデータマスク信号ＤＭは、タイミング調整回路７１及びデータマスク制御回路７２を介してエラーコントロール回路７０から出力される。
【００４８】
データマスク制御回路７２は、エラー信号ＥＲＲがハイレベルに活性化している場合、エラーコントロール回路７０に入力されたデータマスク信号ＤＭのレベルにかかわらず、データマスク信号ＤＭを強制的に活性レベルとする。これにより、エラー信号ＥＲＲが活性化すると、メインアンプ８０に入力される８ビットのデータマスク信号ＤＭ０〜ＤＭ７は全て活性レベルとなるため、６４ビットのライトデータＤＱの書き込み動作は全て中止される。
【００４９】
タイミング調整回路７１は、イネーブル信号ＣＲＣＥＮが活性状態である場合にライトデータＤＱがエラーコントロール回路７０から出力されるタイミングを調整するための回路である。タイミング調整回路７１を設けることにより、イネーブル信号ＣＲＣＥＮが活性状態であるか否かにかかわらず、エラーコントロール回路７０から出力されるライトデータＤＱとデータマスク信号ＤＭの出力タイミングが一致する。
【００５０】
エラーコントロール回路７０から出力されるライトデータＤＱ及びデータマスク信号ＤＭは、図３に示したメインアンプ８０に入力される。メインアンプ８０は、データマスク信号ＤＭが非活性レベルであることを条件として、対応するライトデータＤＱをメモリセルアレイ１１に書き込む。したがって、８ビットのデータマスク信号ＤＭ０〜ＤＭ７が全て活性レベルである場合は、６４ビットのライトデータＤＱの全てについて書き込み動作が中止される。
【００５１】
図７は、入力バッファ１７ｂ及びシリアルパラレル変換回路１６ｂの構成を示す回路図である。
【００５２】
図７に示すように、入力バッファ１７ｂは、データマスク信号ＤＭが入力されるデータマスク端子３２のレベルと、リファレンス電位ＶＲＥＦのレベルを比較することにより、相補のレシーバ出力信号ＤＷＲＤを生成する。入力バッファ１７ｂは、イネーブル信号ＤＭＥＮによって活性化される。イネーブル信号ＤＭＥＮは、データマスク動作を行うか否かを示す信号であり、モードレジスタ４２から供給される。このため、マスク処理を行わない動作モード（ＤＭディセーブル）に設定されている場合は、検証動作に関する動作モードにかかわらず入力バッファ１７ｂが非活性化され、消費電流が削減される。
【００５３】
イネーブル信号ＤＭＥＮがハイレベルである場合、つまり、マスク処理を行う動作モード（ＤＭイネーブル）に設定されている場合、入力バッファ１７ｂは、ストローブ回路１８から出力される内部ストローブ信号ＩＤＱＳに同期して動作する。内部ストローブ信号ＩＤＱＳは、ストローブ端子２２，２３に入力される相補の外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに基づいて生成される。
【００５４】
相補のレシーバ出力信号ＤＷＲＤ及び内部ストローブ信号ＩＤＱＳは、シリアルパラレル変換回路１６ｂに供給される。シリアルパラレル変換回路１６ａは、ライトＦＩＦＯ回路１０１及びデシリアライザ１０２を含む。
【００５５】
ライトＦＩＦＯ回路１０１は、相補のレシーバ出力信号ＤＷＲＤ及び内部ストローブ信号ＩＤＱＳを受け、シリアルパラレル変換を行うことにより、４ビットのデータマスク配線ＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ３にデータマスク信号ＤＭを時分割で出力する。上述の通り、データマスク端子３２には８ビットのデータマスク信号ＤＭ０〜ＤＭ７がバースト入力されることから、ライトＦＩＦＯ回路１０１は、これら８ビットのデータマスク信号ＤＭ０〜ＤＭ７を４ビットずつ、２回に分けて時分割でデータ配線ＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ３に転送する。
【００５６】
データマスク配線ＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ３を介して転送されたデータマスク信号ＤＭ０〜ＤＭ７は、デシリアライザ１０２に入力される。デシリアライザ１０２は、シリアルパラレル変換を行うことにより、４ビットずつ２回に分けて時分割で転送されるデータマスク信号ＤＭ０〜ＤＭ７を８ビットのデータマスク配線ＤＭＢ０〜ＤＭＢ７に転送する。デシリアライザ１０２の動作は、クロック信号ＤＱＳＨＬＣＫ，ＤＷＣＬＫ０，ＤＷＣＬＫ１及び保護信号ＳＥＬによって制御される。
【００５７】
図８は、デシリアライザ１０２の回路図である。
【００５８】
図８に示すように、デシリアライザ１０２は、データマスク配線ＤＭＢ０〜ＤＭＢ３にそれぞれ割り当てられた４つのラッチ回路ブロック１１０と、データマスク配線ＤＭＢ４〜ＤＭＢ７にそれぞれ割り当てられた４つのラッチ回路ブロック１２０とを備える。４つのラッチ回路ブロック１１０は互いに同じ回路構成を有しており、４つのラッチ回路ブロック１２０は互いに同じ回路構成を有している。
【００５９】
ラッチ回路ブロック１１０は、対応するデータマスク配線ＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ３のいずれかと、対応するデータマスク配線ＤＭＢ０〜ＤＭＢ３のいずれかとの間に直列に接続されたラッチ回路１１１、保護回路１１２、ラッチ回路１１３，１１４及びトライステートバッファ回路１１５を備えている。
【００６０】
ラッチ回路１１１，１１３，１１４は、入力ノードａ、出力ノードｂ及び選択ノードｃを有している。そして、選択ノードｃにハイレベルの信号が入力されている場合には、入力ノードａに入力される信号をそのまま出力ノードｂから出力する。また、選択ノードｃに入力される信号がハイレベルからローレベルに変化すると、入力ノードａに入力される信号をラッチし、選択ノードｃに入力される信号がローレベルである期間に亘ってラッチした信号を出力ノードｂから出力する。
【００６１】
ここで、ラッチ回路１１１の選択ノードｃにはクロック信号ＤＱＳＨＬＣＫの反転信号が入力され、ラッチ回路１１３の選択ノードｃにはクロック信号ＤＷＣＬＫ０の反転信号が入力され、ラッチ回路１１４の選択ノードｃにはＯＲゲート回路１１６の出力信号が入力される。ＯＲゲート回路１１６は、保護信号ＳＥＬとクロック信号ＤＷＣＬＫ１の反転信号を論理和合成する。
【００６２】
トライステートバッファ回路１１５は、クロック信号ＤＷＣＬＫ１がハイレベルである場合に活性化され、クロック信号ＤＷＣＬＫ１がローレベルである場合にはハイインピーダンス状態となる。トライステートバッファ回路１１５に入力されるクロック信号ＤＷＣＬＫ１は、タイミング調整のために２段のインバータ回路を経由する。
【００６３】
図９は、保護回路１１２の回路図である。
【００６４】
図９に示すように、保護回路１１２は、入力ノードａ、出力ノードｂ及び選択ノードｃ〜ｅを有している。入力ノードａは前段のラッチ回路１１１の出力ノードｂに接続され、出力ノードｂは後段のラッチ回路１１３の入力ノードａに接続される。また、選択ノードｃにはクロック信号ＤＱＳＨＬＣＫが入力され、選択ノードｄには保護信号ＳＥＬが入力され、選択ノードｅにはローレベルの信号が固定的に供給される。
【００６５】
保護回路１１２は、循環接続されたインバータ回路２０１，２０２と、入力ノードａとインバータ回路２０１の入力ノードとの間に挿入されたインバータ回路２０３と、選択ノードｅと出力ノードｂとの間に挿入されたインバータ回路２０４とを備えている。これらインバータ回路２０１〜２０４はトライステート型であり、対応する選択信号がハイレベルである場合に活性化する。ここで、インバータ回路２０４，２０１に対する活性化信号としては、保護信号ＳＥＬ及びその反転信号がそれぞれ用いられる。また、インバータ回路２０３，２０２に対する活性化信号としては、クロック信号ＤＱＳＨＬＣＫ及びその反転信号がそれぞれ用いられる。
【００６６】
かかる構成により、保護信号ＳＥＬがローレベル（非活性状態）である場合、保護回路１１２は、クロック信号ＤＱＳＨＬＣＫにハイレベルの信号が入力されている場合には、入力ノードａに入力される信号をそのまま出力ノードｂから出力する。また、クロック信号ＤＱＳＨＬＣＫがハイレベルからローレベルに変化すると、入力ノードａに入力される信号をラッチし、クロック信号ＤＱＳＨＬＣＫがローレベルである期間に亘ってラッチした信号を出力ノードｂから出力する。
【００６７】
これに対し、保護信号ＳＥＬがハイレベル（活性状態）である場合は、インバータ回路２０１がハイインピーダンス状態、インバータ回路２０４が活性状態となることから、保護回路１１２の出力ノードｂからは、ハイレベルの信号が固定的に出力されることになる。
【００６８】
一方、ラッチ回路ブロック１２０は、対応するデータマスク配線ＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ３のいずれかと、対応するデータマスク配線ＤＭＢ４〜ＤＭＢ７のいずれかとの間に直列に接続されたラッチ回路１２１、保護回路１２２、ラッチ回路１２３及びトライステートバッファ回路１２４を備えている。
【００６９】
ラッチ回路１２１，１２３は、入力ノードａ、出力ノードｂ及び選択ノードｃを有しており、その機能は上述したラッチ回路１１１，１１３，１１４と同じである。ここで、ラッチ回路１２１の選択ノードｃにはクロック信号ＤＱＳＨＬＣＫの反転信号が入力され、ラッチ回路１２３の選択ノードｃにはＯＲゲート回路１２５の出力信号が入力される。ＯＲゲート回路１２５は、保護信号ＳＥＬとクロック信号ＤＷＣＬＫ１の反転信号を論理和合成する。
【００７０】
トライステートバッファ回路１２４は、クロック信号ＤＷＣＬＫ１がハイレベルである場合に活性化され、クロック信号ＤＷＣＬＫ１がローレベルである場合にはハイインピーダンス状態となる。トライステートバッファ回路１２４に入力されるクロック信号ＤＷＣＬＫ１は、タイミング調整のために２段のインバータ回路を経由する。
【００７１】
保護回路１２２は、入力ノードａが前段のラッチ回路１２１の出力ノードｂに接続され、出力ノードｂが後段のラッチ回路１２３の入力ノードａに接続される他は、図９に示した保護回路１１２と同じ回路構成を有している。したがって、選択ノードｃ〜ｅに入力される信号も保護回路１１２と同じである。
【００７２】
かかる構成により、保護信号ＳＥＬがローレベル（非活性状態）である場合、保護回路１２２は、保護回路１１２と同じラッチ動作を行う。これに対し、保護信号ＳＥＬがハイレベル（活性状態）である場合は、保護回路１２２の出力ノードｂからは、ハイレベルの信号が固定的に出力される。
【００７３】
以上、データマスク信号ＤＭに対応する入力バッファ１７ｂ及びシリアルパラレル変換回路１６ｂの構成について説明したが、ライトデータＤＱに対応する入力バッファ１７ａ及びシリアルパラレル変換回路１６ａの構成についても基本的に同じである。但し、ライトデータＤＱに対応する入力バッファ１７ａは、イネーブル信号ＤＭＥＮにかかわらず活性化され、ライトデータＤＱに対応するシリアルパラレル変換回路１６ａには、保護回路１１２，１２２が設けられない。
【００７４】
図１０は、シリアルパラレル変換回路１６ｂの動作を説明するためのタイミング図である。図１０は、イネーブル信号ＤＭＥＮがハイレベルに活性化している場合の動作を示している。イネーブル信号ＤＭＥＮがハイレベルに活性化している場合、保護信号ＳＥＬは必ずローレベルに非活性化する。
【００７５】
図１０に示すように、データマスク端子３２から８ビットのデータマスク信号ＤＭ０〜ＤＭ７がバースト入力されると、内部ストローブ信号ＩＤＱＳのライズエッジ及びフォールエッジに同期して、図７に示したライトＦＩＦＯ回路１０１にデータマスク信号ＤＭ０〜ＤＭ７が転送される。ライトＦＩＦＯ回路１０１はデータマスク信号ＤＭ０〜ＤＭ７をシリアルパラレル変換し、４ビットのデータマスク信号ＤＭ０〜ＤＭ３をデータマスク配線ＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ３に転送した後、次の４ビットのデータマスク信号ＤＭ４〜ＤＭ７をデータマスク配線ＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ３に転送する。
【００７６】
最初に転送された４ビットのデータマスク信号ＤＭ０〜ＤＭ３は、クロック信号ＤＱＳＨＬＣＫのライズエッジに同期してラッチ回路１１１にラッチされ、保護回路１１２を介してノードＮＥＴ１４９に転送される。ノードＮＥＴ１４９に転送されたデータマスク信号ＤＭ０〜ＤＭ３は、クロック信号ＤＷＣＬＫ０のライズエッジに同期してラッチ回路１１３にラッチされ、ノードＮＥＴ１２４に転送される。
【００７７】
次に転送された４ビットのデータマスク信号ＤＭ４〜ＤＭ７は、クロック信号ＤＱＳＨＬＣＫのライズエッジに同期してラッチ回路１２１にラッチされ、保護回路１２２を介してノードＮＥＴ１４７に転送される。
【００７８】
その後、クロック信号ＤＷＣＬＫ１のライズエッジに同期して、ノードＮＥＴ１２４に転送されたデータマスク信号ＤＭ０〜ＤＭ３がラッチ回路１１４にラッチされ、ノードＮＥＴ１４７に転送されたライトデータＤＱ４〜ＤＱ７がラッチ回路１２３にラッチされる。これにより、データマスク配線ＤＭＢ０〜ＤＭＢ７には、それぞれデータマスク信号ＤＭ０〜ＤＭ７が同時に転送されることになる。
【００７９】
図１１は、シリアルパラレル変換回路１６ｂの動作を説明するためのタイミング図であり、保護信号ＳＥＬがハイレベルに活性化している場合の動作を示している。
【００８０】
図１１に示すように、保護信号ＳＥＬがハイレベルに活性化している場合は、データマスク端子３２の入力レベルにかかわらず、ノードＮＥＴ１４９，ＮＥＴ１４７がハイレベルに固定される。図１１に示す例では、データマスク端子３２がハイインピーダンス状態であり、したがって入力バッファ１７ｂの出力は不定となるが、この場合であっても、ノードＮＥＴ１４９，ＮＥＴ１４７のレベルはハイレベルに保証される。このため、データマスク配線ＤＭＢ０〜ＤＭＢ７には、いずれもハイレベルのデータマスク信号ＤＭ０〜ＤＭ７が同時に出力されることになる。
【００８１】
図１２は、本実施形態の効果を説明するための第１の波形図であり、マスク処理を行う動作モード（ＤＭイネーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合を示している。
【００８２】
この場合、外部のコントローラ２１０からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してライトデータＤＱとともにデータマスク信号ＤＭがバースト入力される。そして、図５に示した検証回路９０は、これらのライトデータＤＱ及びデータマスク信号ＤＭを用いたＣＲＣ演算を行い、得られたＣＲＣ符号とコントローラ２１０から入力されたＣＲＣ符号を比較する。これにより、ライトデータＤＱ又はデータマスク信号ＤＭに誤りが含まれている場合には、これを検出することが可能となる。
【００８３】
図１３は、本実施形態の効果を説明するための第２の波形図であり、マスク処理を行わない動作モード（ＤＭディセーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合を示している。
【００８４】
この場合、外部のコントローラ２１０からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してライトデータＤＱがバースト入力されるが、ＤＭディセーブルのため、データマスク信号ＤＭが入力される保証がない。このため、コントローラ２１０から入力されるデータマスク信号ＤＭの値は、コントローラ２１０から入力されるＣＲＣ符号と整合した正しい値であるか否かは不明となる。ここで、ＣＲＣ演算に用いる信号のうち、実際の動作に用いない信号（この場合はデータマスク信号ＤＭ）はハイレベルであることを前提にＣＲＣ符号が生成されることから、本ケースでは、コントローラ２１０から入力されるべきデータマスク信号ＤＭの値はハイレベルである。
【００８５】
そして、本実施形態においては、このような場合にハイレベルのデータマスク信号ＤＭが内部生成されることから、コントローラ２１０からハイレベルのデータマスク信号ＤＭが入力されなくても、半導体装置１０側にて正しくＣＲＣ演算を行うことが可能となる。
【００８６】
図１４は、第１の比較例による波形図であり、マスク処理を行わない動作モード（ＤＭディセーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合を示している。
【００８７】
第１の比較例では、バースト入力期間においてデータマスク端子３２がハイレベルに固定されている。これは、外部のコントローラ２１０がデータマスク端子３２をハイレベルに駆動することにより実現される。
【００８８】
このような場合は、本実施形態のようにデータマスク信号ＤＭを内部生成しなくても、半導体装置１０側にて正しくＣＲＣ演算を行うことができる。しかしながら、この場合、コントローラ２１０側においてデータマスク信号ＤＭに対応する出力バッファ２１４を活性化する必要が生じることから、コントローラ２１０の消費電流が増大する。また、半導体装置１０側においてもデータマスク信号ＤＭに対応する入力バッファ１７ｂを活性化させる必要があることから、半導体装置１０の消費電流も増大する。
【００８９】
図１５は、第２の比較例による波形図であり、マスク処理を行わない動作モード（ＤＭディセーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合を示している。
【００９０】
第２の比較例では、データマスク端子３２がハイレベルに固定されている。これは、データマスク信号ＤＭに対応するコントローラ２１０側の出力バッファ２１４を非活性化するとともに、伝送線路に存在する終端抵抗器を介してデータマスク端子３２をプルアップすることにより実現される。
【００９１】
このような場合も、本実施形態のようにデータマスク信号ＤＭを内部生成しなくても、半導体装置１０側にて正しくＣＲＣ演算を行うことができる。しかしながら、一般的に終端抵抗器を介したプルアップ能力は弱いことから、ノイズの影響によってデータマスク端子３２のレベルが変動するおそれがある。このため、ノイズによって半導体装置１０側におけるＣＲＣ演算の結果が変化するおそれがあり、正しいＣＲＣ動作を担保することが困難となる。
【００９２】
図１６は、第３の比較例による波形図であり、マスク処理を行わない動作モード（ＤＭディセーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されている場合を示している。
【００９３】
第３の比較例では、データマスク端子３２が中間レベルに固定されている。これは、データマスク信号ＤＭに対応するコントローラ２１０側の出力バッファ２１４を非活性化するとともに、伝送線路に存在する終端抵抗器を介してデータマスク端子３２を中間レベルに保持することにより実現される。
【００９４】
このような場合は、データマスク信号ＤＭを内部生成しない限り、正しいＣＲＣ動作は行われず、書き込みエラーとなる。
【００９５】
これらの比較例に対し、本実施形態においては、マスク処理を行わない動作モード（ＤＭディセーブル）に設定され、且つ、検証動作を行う動作モード（ＣＲＣイネーブル）に設定されていることを条件として、データマスク信号ＤＭを内部生成していることから、正しくＣＲＣ動作を行うことが可能となる。しかも、データマスク信号ＤＭに対応するコントローラ２１０側の出力バッファ２１４や、データマスク信号ＤＭに対応する半導体装置１０側の入力バッファ１７ｂを非活性化することができるため、消費電流を削減することが可能となる。
【００９６】
図１７は、変形例によるデシリアライザ１０２の回路図である。
【００９７】
図１７に示すデシリアライザ１０２は、保護回路１１２，１２２がそれぞれ保護回路１１２ａ，１２２ａに置き換えられている点において、図８に示したデシリアライザ１０２と相違している。その他の点については図８に示したデシリアライザ１０２と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９８】
保護回路１１２ａ，１２２ａは、保護回路１１２，１２２から選択ノードｅが削除された構成を有し、選択ノードｄに供給される保護信号ＳＥＬがハイレベルになると出力ノードｂをハイレベルに固定するセット機能付きラッチ回路である。このような保護回路１１２ａ，１２２ａを用いた場合であっても、図９に示したデシリアライザ１０２と同じ機能を実現することが可能となる。
【００９９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１００】
例えば、上記実施形態では、本発明をＤＡＲＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＳＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等種々の半導体メモリにも適用可能である。
【０１０１】
また、上記実施形態では、データマスク信号ＤＭを内部生成する機能をデシリアライザ１０２に持たせたが、本発明がこれに限定されるものではなく、他の回路、例えば、ライトＦＩＦＯ回路１０１に当該機能を持たせても構わない。
【符号の説明】
【０１０２】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントローラ
１６      ＦＩＦＯ回路
１６ａ〜１６ｃ    シリアルパラレル変換回路
１７      データ入出力回路
１７ａ，１７ｂ    入力バッファ
１８      ストローブ回路
１９      ストローブコントローラ
２１      データ入出力端子
２２，２３    ストローブ端子
２４，２５    クロック端子
２６      クロックイネーブル端子
２７      アドレス端子
２８      コマンド端子
２９      アラート端子
３０，３１    電源端子
３２      データマスク端子
３３      ＯＤＴ端子
４０      クロックジェネレータ
４１      ＤＬＬ回路
４２      モードレジスタ
４３      コマンドデコーダ
４４      コントロールロジック回路
４５      出力回路
４６      電源回路
５０      ロウコントロール回路
５１      アドレスバッファ
５２      リフレッシュカウンタ
６０      カラムコントロール回路
６１      アドレスバッファ
６２      バーストカウンタ
７０      エラーコントロール回路
７１      タイミング調整回路
７２      データマスク制御回路
８０      メインアンプ
９０      検証回路
９１      演算回路
９２      比較回路
９３−０〜９３−７    排他的論理和回路
９４      ＯＲゲート回路
９５      ラッチ回路
１０１    ライトＦＩＦＯ回路
１０２    デシリアライザ
１１０，１２０    ラッチ回路ブロック
１１１，１１３，１１４，１２１，１２３    ラッチ回路
１１２，１２２，１１２ａ，１２２ａ    保護回路
１１５，１２４    トライステートバッファ回路
１１６，１２５    ＯＲゲート回路
２００    データ処理システム
２０１〜２０４    インバータ回路
２１０    コントローラ
２１１    主回路
２１２    演算回路
２１３，２１４    出力バッファ
ＢＬ      ビット線
ＤＢ      データ配線
ＤＭＢ    データマスク配線
ＭＣ      メモリセル
ＭＵＸ１，ＭＵＸ２    マルチプレクサ
ＳＡ      センスアンプ
ＷＬ      ワード線
【図１】
2015204120.tif 000003
【図２】
2015204120.tif 000004
【図３】
2015204120.tif 000005
【図４】
2015204120.tif 000006
【図５】
2015204120.tif 000007
【図６】
2015204120.tif 000008
【図７】
2015204120.tif 000009
【図８】
2015204120.tif 000010
【図９】
2015204120.tif 000011
【図１０】
2015204120.tif 000012
【図１１】
2015204120.tif 000013
【図１２】
2015204120.tif 000014
【図１３】
2015204120.tif 000015
【図１４】
2015204120.tif 000016
【図１５】
2015204120.tif 000017
【図１６】
2015204120.tif 000018
【図１７】
2015204120.tif 000019