(57)【要約】【課題】過渡的な過電流や過熱などの異常発生時に、後段のパワートランジスタをも保護できる出力回路を提供する。【解決手段】異なる温度係数を有する２つの抵抗素子を、並列に設けられた複数の出力用トランジスタと、電源との間に、直列に接続する。これら２つの抵抗素子の抵抗値の差は、温度変化に応じて変動する。抵抗値の差の変動を、電圧の変動として検出して、制御信号を生成する。制御信号に応じて、保護用トランジスタが動作して、出力用トランジスタの入力端、出力端、またはその両方を接地に短絡する。その結果、異常発生時には後段に供給される電流が抑制される。【選択図】図６
2015073261.tif 000002
【特許請求の範囲】
【請求項１】
電気信号を光学的に伝達するフォトカプラと、
前記フォトカプラの後段に接続されて、伝達された前記電気信号に基づく信号対を生成出力する駆動論理回路部と、
電源電圧を入力し、温度変化に応じて変動する温度変動電圧群を出力するセンサ回路部と、
前記温度変動電圧群を入力し、前記信号対を増幅した出力電圧を出力端から出力する出力回路部と、
前記電源電圧を入力し、前記温度変動電圧群に応じて制御信号群を生成する制御回路部と、
前記制御信号群に応じて前記出力電圧の出力を止める保護回路部と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記出力回路部は、
前記温度変動電圧群を入力し、前記信号対の一方を増幅して前記出力端に出力する出力上段トランジスタ群と、
接地電圧を入力し、前記信号対の他方を増幅して前記出力端に出力する出力下段トランジスタ群と
を具備し、
前記センサ回路部は、
自身の温度変化に応じて抵抗値が変動するセンサ用抵抗素子群
を具備し、
前記制御回路部は、
前記センサ用抵抗素子群が出力する前記温度変動電圧群に応じて動作状態および非動作状態が切り替わる制御用トランジスタ群と、
前記動作状態において前記制御用トランジスタ群が出力する制御用中間電圧群を分圧して前記制御信号群として出力する分圧回路群と、
前記制御信号群を出力する分圧ノード群と
を具備し、
前記保護回路部は、
前記制御信号群に応じて、前記出力端を前記接地端に短絡する保護用トランジスタ群
を具備する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記温度変動電圧群は、
第１温度変動電圧と、
第２温度変動電圧と
を具備し、
前記センサ用抵抗素子群は、
温度変化に応じて抵抗値が第１係数に沿って変動し、前記電源電圧を入力して前記第１温度変動電圧を出力する第１センサ用抵抗素子と、
温度変化に応じて抵抗値が第１係数とは異なる第２係数に沿って変動し、前記電源電圧を入力して前記第２温度変動電圧を出力する第２センサ用抵抗素子と
を具備する
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記制御用中間電圧群は、
制御用中間電圧
を具備し、
前記制御用トランジスタ群は、
前記第１温度変動電圧を入力して前記制御用中間電圧を出力する制御用トランジスタ
を具備し、
前記分圧回路群は、前記制御用中間電圧を分圧し、
第１分圧用抵抗素子と、
第２分圧用抵抗素子と
を具備し、
前記分圧ノード群は、
前記第１分圧用抵抗素子および前記第２分圧用抵抗素子の間に接続された分圧ノード
を具備し、
前記出力上段トランジスタ群は、
前記信号対の前記一方を出力する前記駆動論理回路の第１出力端にゲートが接続された出力上段トランジスタ
を具備し、
前記出力下段トランジスタ群は、
前記信号対の前記他方を出力する前記駆動論理回路の第２出力端にゲートが接続された出力下段トランジスタ
を具備し、
前記保護用トランジスタ群は、
ソースおよびドレインが、前記出力端および前記接地端の間に接続されていて、かつ、ゲートが、前記分圧ノードに接続されている保護用トランジスタ
を具備し、
前記制御用トランジスタのゲートは、前記第２センサ用抵抗素子および前記出力上段トランジスタの間のノードに接続されている
半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記制御用トランジスタ群は、
ソースまたはドレインの一方から前記電源電圧を入力し、かつ、ゲートから前記第１温度変動電圧を入力する第１制御用トランジスタと、
ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、ゲートから前記第２温度変動電圧を入力する第２制御用トランジスタと
を具備し、
前記分圧ノード群は、
分圧ノード
を具備し、
前記分圧回路群は、
前記第１制御用トランジスタの前記ソースまたは前記ドレインの他方および前記分圧ノードの間に接続された第１分圧用抵抗素子と、
前記分圧ノードおよび前記接地端の間に接続された第２分圧用抵抗素子と、
前記第２制御用トランジスタの前記ソースまたは前記ドレインの他方および前記分圧ノードの間に接続された第３分圧用抵抗素子と
を具備し、
前記出力上段トランジスタ群は、
前記信号対の前記一方を出力する前記駆動論理回路の第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第１出力上段トランジスタと、
前記第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第２温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第２出力上段トランジスタと
を具備し、
前記出力下段トランジスタ群は、
前記信号対の前記他方を出力する前記駆動論理回路の第２出力端にゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている出力下段トランジスタ
を具備し、
前記保護用トランジスタ群は、
前記分圧ノードにゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている保護用トランジスタ
を具備する
半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記制御用トランジスタ群は、
ソースまたはドレインの一方から前記電源電圧を入力し、かつ、ゲートから前記第１温度変動電圧を入力する第１制御用トランジスタと、
ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、ゲートから前記第２温度変動電圧を入力する第２制御用トランジスタと
を具備し、
前記分圧ノード群は、
第１分圧ノードと、
第２分圧ノードと
を具備し、
前記分圧回路群は、
前記第１制御用トランジスタの前記ソースまたは前記ドレインの他方および前記第１分圧ノードの間に接続されている第１分圧用抵抗素子と、
前記第１分圧ノードおよび前記接地端の間に接続されている第２分圧用抵抗素子と、
前記第２制御用トランジスタの前記ソースまたは前記ドレインの他方および前記第２分圧ノードの間に接続されている第３分圧用抵抗素子と、
前記第２分圧ノードおよび前記接地端の間に接続されている第４分圧用抵抗素子と
を具備し、
前記出力上段トランジスタ群は、
前記信号対の前記一方を出力する前記駆動論理回路の第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第１出力上段トランジスタと、
前記第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第２温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第２出力上段トランジスタと
を具備し、
前記出力下段トランジスタ群は、
前記信号対の前記他方を出力する前記駆動論理回路の第２出力端にゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている出力下段トランジスタ
を具備し、
前記保護用トランジスタ群は、
前記第１分圧ノードにゲートが接続されて、かつ、前記駆動論理回路の前記第１出力端および前記接地端の間にソースおよびドレインが接続されている第１保護用トランジスタと、
前記第２分圧ノードにゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている第２保護用トランジスタと
を具備する
半導体装置。
【請求項７】
請求項２〜６のいずれかに記載の半導体装置において、
前記センサ用抵抗素子群は、
ポリシリコン抵抗
を具備する
半導体装置。
【請求項８】
請求項２〜６のいずれかに記載の半導体装置において、
前記センサ用抵抗素子群は、
拡散抵抗
を具備する
半導体装置。
【請求項９】
後段に接続された負荷に電力を供給するインバータ回路と、
前記インバータ回路の動作を制御するインバータ制御信号を生成出力する制御用マイコンと、
前記インバータ制御信号を前記インバータ回路に伝達する半導体装置と
を具備し、
前記半導体装置は、
電気信号を光学的に伝達するフォトカプラと、
前記フォトカプラの後段に接続されて、伝達された前記電気信号に基づく信号対を生成出力する駆動論理回路部と、
電源電圧を入力し、温度変化に応じて変動する温度変動電圧群を出力するセンサ回路部と、
前記温度変動電圧群を入力し、前記信号対を増幅した出力電圧を出力端から出力する出力回路部と、
前記電源電圧を入力し、前記温度変動電圧群に応じて制御信号群を生成する制御回路部と、
前記制御信号群に応じて前記出力電圧の出力を止める保護回路部と
を具備する
電子装置。
【請求項１０】
請求項９に記載の電子装置において、
前記出力回路部は、
前記温度変動電圧群を入力し、前記信号対の一方を増幅して前記出力端に出力する出力上段トランジスタ群と、
接地電圧を入力し、前記信号対の他方を増幅して前記出力端に出力する出力下段トランジスタ群と
を具備し、
前記センサ回路部は、
自身の温度変化に応じて抵抗値が変動するセンサ用抵抗素子群
を具備し、
前記制御回路部は、
前記センサ用抵抗素子群が出力する前記温度変動電圧群に応じて動作状態および非動作状態が切り替わる制御用トランジスタ群と、
前記動作状態において前記制御用トランジスタ群が出力する制御用中間電圧群を分圧して前記制御信号群として出力する分圧回路群と、
前記制御信号群を出力する分圧ノード群と
を具備し、
前記保護回路部は、
前記制御信号群に応じて、前記出力端を前記接地端に短絡する保護用トランジスタ群
を具備する
電子装置。
【請求項１１】
請求項１０に記載の電子装置において、
前記温度変動電圧群は、
第１温度変動電圧と、
第２温度変動電圧と
を具備し、
前記センサ用抵抗素子群は、
温度変化に応じて抵抗値が第１係数に沿って変動し、前記電源電圧を入力して前記第１温度変動電圧を出力する第１センサ用抵抗素子と、
温度変化に応じて抵抗値が第１係数とは異なる第２係数に沿って変動し、前記電源電圧を入力して前記第２温度変動電圧を出力する第２センサ用抵抗素子と
を具備する
電子装置。
【請求項１２】
請求項１１に記載の電子装置において、
前記制御用中間電圧群は、
制御用中間電圧
を具備し、
前記制御用トランジスタ群は、
前記第１温度変動電圧を入力して前記制御用中間電圧を出力する制御用トランジスタ
を具備し、
前記分圧回路群は、前記制御用中間電圧を分圧し、
第１分圧用抵抗素子と、
第２分圧用抵抗素子と
を具備し、
前記分圧ノード群は、
前記第１分圧用抵抗素子および前記第２分圧用抵抗素子の間に接続された分圧ノード
を具備し、
前記出力上段トランジスタ群は、
前記信号対の前記一方を出力する前記駆動論理回路の第１出力端にゲートが接続された出力上段トランジスタ
を具備し、
前記出力下段トランジスタ群は、
前記信号対の前記他方を出力する前記駆動論理回路の第２出力端にゲートが接続された出力下段トランジスタ
を具備し、
前記保護用トランジスタ群は、
ソースおよびドレインが、前記出力端および前記接地端の間に接続されていて、かつ、ゲートが、前記分圧ノードに接続されている保護用トランジスタ
を具備し、
前記制御用トランジスタのゲートは、前記第２センサ用抵抗素子および前記出力上段トランジスタの間のノードに接続されている
電子装置。
【請求項１３】
請求項１１に記載の電子装置において、
前記制御用トランジスタ群は、
ソースまたはドレインの一方から前記電源電圧を入力し、かつ、ゲートから前記第１温度変動電圧を入力する第１制御用トランジスタと、
ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、ゲートから前記第２温度変動電圧を入力する第２制御用トランジスタと
を具備し、
前記分圧ノード群は、
分圧ノード
を具備し、
前記分圧回路群は、
前記第１制御用トランジスタの前記ソースまたは前記ドレインの他方および前記分圧ノードの間に接続された第１分圧用抵抗素子と、
前記分圧ノードおよび前記接地端の間に接続された第２分圧用抵抗素子と、
前記第２制御用トランジスタの前記ソースまたは前記ドレインの他方および前記分圧ノードの間に接続された第３分圧用抵抗素子と
を具備し、
前記出力上段トランジスタ群は、
前記信号対の前記一方を出力する前記駆動論理回路の第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第１出力上段トランジスタと、
前記第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第２温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第２出力上段トランジスタと
を具備し、
前記出力下段トランジスタ群は、
前記信号対の前記他方を出力する前記駆動論理回路の第２出力端にゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている出力下段トランジスタ
を具備し、
前記保護用トランジスタ群は、
前記分圧ノードにゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている保護用トランジスタ
を具備する
電子装置。
【請求項１４】
請求項１１に記載の電子装置において、
前記制御用トランジスタ群は、
ソースまたはドレインの一方から前記電源電圧を入力し、かつ、ゲートから前記第１温度変動電圧を入力する第１制御用トランジスタと、
ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、ゲートから前記第２温度変動電圧を入力する第２制御用トランジスタと
を具備し、
前記分圧ノード群は、
第１分圧ノードと、
第２分圧ノードと
を具備し、
前記分圧回路群は、
前記第１制御用トランジスタの前記ソースまたは前記ドレインの他方および前記第１分圧ノードの間に接続されている第１分圧用抵抗素子と、
前記第１分圧ノードおよび前記接地端の間に接続されている第２分圧用抵抗素子と、
前記第２制御用トランジスタの前記ソースまたは前記ドレインの他方および前記第２分圧ノードの間に接続されている第３分圧用抵抗素子と、
前記第２分圧ノードおよび前記接地端の間に接続されている第４分圧用抵抗素子と
を具備し、
前記出力上段トランジスタ群は、
前記信号対の前記一方を出力する前記駆動論理回路の第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第１温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第１出力上段トランジスタと、
前記第１出力端にゲートが接続されて、かつ、ソースまたはドレインの一方から前記第２温度変動電圧を入力し、かつ、前記ソースまたは前記ドレインの他方が前記出力端に接続されている第２出力上段トランジスタと
を具備し、
前記出力下段トランジスタ群は、
前記信号対の前記他方を出力する前記駆動論理回路の第２出力端にゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている出力下段トランジスタ
を具備し、
前記保護用トランジスタ群は、
前記第１分圧ノードにゲートが接続されて、かつ、前記駆動論理回路の前記第１出力端および前記接地端の間にソースおよびドレインが接続されている第１保護用トランジスタと、
前記第２分圧ノードにゲートが接続されて、かつ、前記出力端および前記接地端の間にソースおよびドレインが接続されている第２保護用トランジスタと
を具備する
電子装置。
【請求項１５】
請求項１０〜１４のいずれかに記載の電子装置において、
前記センサ用抵抗素子群は、
ポリシリコン抵抗
を具備する
電子装置。
【請求項１６】
請求項１０〜１４のいずれかに記載の電子装置において、
前記センサ用抵抗素子群は、
拡散抵抗
を具備する
電子装置。
【請求項１７】
請求項１０〜１４のいずれかに記載の電子装置において、
交流電力を供給する交流電源と、
前記交流電力を整流して前記インバータ回路に供給する整流回路と
をさらに具備する
電子装置。
【請求項１８】
請求項１０〜１４のいずれかに記載の電子装置において、
前記インバータ回路は、
複数のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）
を具備し、
前記複数のＩＧＢＴのゲートに前記半導体装置の出力信号をそれぞれ伝達する複数のゲートドライバ
をさらに具備する
電子装置。
【請求項１９】
請求項１０〜１４のいずれかに記載の電子装置において、
前記インバータ回路は、
複数のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）
を具備し、
前記複数のＭＯＳＦＥＴのゲートに前記半導体装置の出力信号をそれぞれ伝達する複数のゲートドライバ
をさらに具備する
電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば、フォトカプラを含む半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）やＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）トランジスタなどのパワートランジスタの前段に、パワートランジスタを駆動させる駆動信号を生成する駆動論理回路部が設けられる場合がある。このような駆動論理回路部と、生成された駆動信号を増幅して後段のパワートランジスタなどの負荷に向けて出力する出力回路とを内蔵する半導体装置の一例として、フォトカプラなどが挙げられる。
【０００３】
このような出力回路が、駆動信号の増幅に伴う高速スイッチング動作を行う際に、その後段などから侵入するノイズに影響されて、パワートランジスタに大電流が流れてしまう場合がある。このような場合に発生する過渡的な過電流や過熱によって、出力回路のトランジスタや、さらには後段で駆動するパワートランジスタまでもが、劣化したり、破壊されたりする。
【０００４】
特許文献１（特開２００７−３１５８３６号公報）には、簡単な回路構成でもって、検出温度のばらつきを小さくすることを目的とする過熱検出回路に係る記載が開示されている。
【０００５】
しかしながら、特許文献１に記載の過熱検出回路は、以下のような問題点を抱えている。すなわち、定電流源を２つ設けて、２つの温度検出素子のそれぞれに定電流を定常的に流しているため、多大な電力を必要としている。これらの温度検出素子は、保護対象であるパワーＭＯＳトランジスタと同じ半導体チップに内蔵されているものの、これらの位置関係や、熱の伝導性などの影響によって、チップ内で温度差が発生し得る。したがって、温度検出素子が、パワーＭＯＳトランジスタの温度を正しく検出出来ない可能性がある。パワーＭＯＳトランジスタが発熱してから、この熱が検出されるまでに、パワーＭＯＳトランジスタが過電流により破壊してしまう可能性がある。高温での動作時には、さらなる過熱が検知できない場合があり、または、既に過熱時の状態と認識されて保護機能が動作し、正常動作が出来なくなる可能性もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１５８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
過渡的な過電流や過熱から、出力回路を保護することで、後段のパワートランジスタをも保護する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
一実施の形態によれば、過熱および過電流に応じて抵抗値が変動するセンサ用抵抗素子（４１、４２など）を、電源（ＶＣＣ）および出力トランジスタ（６１、６１Ａ、６１Ｂなど）の間に直列に接続する。センサ用抵抗素子（４１、４２など）から出力される電圧の変動に応じて、制御回路部（５０）は過熱または過電流を検出して、制御信号を生成出力する。この制御信号に応じて、保護回路部（７０）は、出力部（ＶＯＵＴ）および接地（ＧＮＤ）を短絡する。
【発明の効果】
【００１０】
前記一実施の形態によれば、過渡的な過電流や過熱から、出力回路を保護することで、後段のパワートランジスタをも保護することが出来る。
【図面の簡単な説明】
【００１１】
【図１】図１は、従来技術による出力回路の構成例を示す回路図である。
【図２】図２は、通常動作時の従来技術による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。
【図３】図３は、異常動作時の従来技術による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。
【図４】図４は、第１の実施形態による出力負荷駆動回路の構成例を示す回路図である。
【図５】図５は、第１の実施形態による半導体装置の構成例を示すブロック回路図である。
【図６】図６は、第１の実施形態による出力回路の構成を示す回路図である。
【図７Ａ】図７Ａは、第１の実施形態による各抵抗素子の特性を示すグラフである。
【図７Ｂ】図７Ｂは、抵抗素子の一構成例を示す図群である。
【図７Ｃ】図７Ｃは、抵抗素子の他の構成例を示す図群である。
【図７Ｄ】図７Ｄは、抵抗素子のドーズ量および抵抗値の相関関係の一例を示すグラフである。
【図８】図８は、異常動作時の第１の実施形態による出力回路における各経路を流れる電流を示す回路図である。
【図９】図９は、異常動作時の第１の実施形態による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。
【図１０】図１０は、第２の実施形態による出力回路の構成を示す回路図である。
【図１１】図１１は、異常動作時の第２の実施形態による出力回路における各経路を流れる電流を示す回路図である。
【図１２】図１２は、異常動作時の第２の実施形態による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。
【図１３Ａ】図１３Ａは、第３の実施形態による出力回路の構成を示す回路図である。
【図１３Ｂ】図１３Ｂは、第３の実施形態による出力回路の別の構成を示す回路図である。
【図１４】図１４は、第４の実施形態によるＡＣサーボシステムの一構成例を示すブロック回路図である。
【図１５】図１５は、第５の実施形態によるエアコン室外機の一構成例を示すブロック回路図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明による過熱・過電流保護機能付き出力回路を実施するための形態を以下に説明する。
【００１３】
まず、比較対象として、従来技術による出力回路について説明する。図１は、従来技術による出力回路１２４の構成例を示す回路図である。図１に示した出力回路１２４は、駆動論理回路部１３０と、出力上段トランジスタ１６１と、出力下段トランジスタ１６２と、出力端１１０（ＶＯＵＴ）とを有している。
【００１４】
駆動論理回路部１３０は、電源１０４（ＶＣＣ）と、接地１０６（ＧＮＤ）との間に接続されており、第１出力ノードＡと、第２出力ノードＢを有している。出力上段トランジスタ１６１は、一例としてＮチャネル型トランジスタであって、そのドレインは電源１０４に接続されており、そのゲートは駆動論理回路部１３０の第１出力ノードＡに接続されており、そのソースは出力端１１０に接続されている。出力下段トランジスタ１６２は、一例としてＮチャネル型トランジスタであって、そのドレインは出力端１１０に接続されており、そのゲートは駆動論理回路部１３０の第２出力ノードＢに接続されており、そのソースは接地１０６に接続されている。なお、出力端１１０は、外部のパワートランジスタなどに接続されるが、図１ではこれを負荷１０９として示している。
【００１５】
駆動論理回路部１３０は、第１出力ノードＡおよび第２出力ノードＢから、信号対を出力する。この信号対は、例えば差動信号であっても良い。出力上段トランジスタ１６１は、この信号対の一方の信号を増幅して、出力端１１０から出力する。出力下段トランジスタ１６２は、この信号対の他方の信号を増幅して、出力端１１０から出力する。出力端１１０から出力される信号は、負荷１０９に供給される。以下、図２および図３を用いて、図１に示した出力回路の通常動作と、異常動作とについて、それぞれ説明する。
【００１６】
図２は、通常動作時の従来技術による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。図２は、合計４つのグラフ（ａ）〜（ｄ）を含んでいる。第１のグラフ（ａ）は、図１に示したノードＡ、すなわち駆動論理回路部１３０の第１出力ノードＡにおける電圧の時間変化を示している。第２のグラフ（ｂ）は、図１に示したノードＢ、すなわち駆動論理回路部１３０の第２出力ノードＢにおける電圧の時間変化を示している。第３のグラフ（ｃ）は、図１に示したノードＣ、すなわち出力端１１０（ＶＯＵＴ）における電圧の時間変化を示している。第４のグラフ（ｄ）は、負荷１０９に流れる電流の時間変化を示している。第１のグラフ（ａ）〜第４のグラフ（ｄ）のそれぞれにおいて、横軸は時間を表し、縦軸は電圧または電流を表している。
【００１７】
図２に示した時刻ｔ１００は、初期状態を示している。ここで、第１のグラフ（ａ）に示したノードＡの電圧はロー（Ｌ）状態であり、第２のグラフ（ｂ）に示したノードＡの電圧はハイ（Ｈ）状態であり、第３のグラフ（ｃ）に示したノードＣの電圧はロー（Ｌ）状態であり、第４のグラフ（ｄ）に示した負荷１０９の電流はオフ状態（Ｌ）である。ここで、各グラフが示す電圧または電流の値を示すロー状態・オフ状態またはハイ状態・オン状態は、あくまでも各電圧または各電流において独立しており、すなわち必ずしも同じ状態や値を示してはいない。
【００１８】
図２に示した時刻ｔ１０１では、ノードＡの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がり、ノードＢの電圧がハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がる。このとき、出力上段トランジスタ１６１が作動し、ノードＣの電圧はロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。また、図１に示した電流Ｉ１０１が発生し、電源１０４（ＶＣＣ）から出力上段トランジスタ１６１および出力端１１０（ＶＯＵＴ）を経由して負荷１０９を充電する。この電流は、第４のグラフ（ｄ）に示したように、瞬時に立ち上がり、すぐにオフ状態（Ｌ）に戻る。
【００１９】
図２に示した時刻ｔ１０２では、ノードＡの電圧がハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がり、ノードＢの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。このとき、出力下段トランジスタ１６２が作動し、ノードＣの電圧はハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がる。また、図１に示した電流Ｉ１０２が発生し、負荷１０９が放電する電荷が出力端１１０（ＶＯＵＴ９および出力下段トランジスタ１６２を経由して接地１０６（ＧＮＤ）に向かう。この電流は、第４のグラフ（ｄ）に示したように、瞬時に立ち下がり、すぐにオフ状態（Ｌ）に戻る。
【００２０】
図２に示した時刻ｔ１０３およびｔ１０４では、上記に説明した時刻ｔ１０１および時刻ｔ１０２の動作が繰り返される。
【００２１】
図３は、異常動作時の従来技術による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。図２は、合計４つのグラフ（ａ）〜（ｄ）を含んでいる。第１のグラフ（ａ）は、図１に示したノードＡ、すなわち駆動論理回路部１３０の第１出力ノードＡにおける電圧の時間変化を示している。第２のグラフ（ｂ）は、図１に示したノードＢ、すなわち駆動論理回路部１３０の第２出力ノードＢにおける電圧の時間変化を示している。第３のグラフ（ｃ）は、図１に示したノードＣ、すなわち出力端１１０（ＶＯＵＴ）における電圧の時間変化を示している。第４のグラフ（ｄ）は、負荷１０９に流れる電流の時間変化を示している。第１のグラフ（ａ）〜第４のグラフ（ｄ）のそれぞれにおいて、横軸は時間を表し、縦軸は電圧または電流を表している。
【００２２】
ここで想定される異常時とは、例えば以下のような場合である。すなわち、駆動する負荷１０９が、出力上段トランジスタ１６１および出力下段トランジスタ１６２の許容電流または許容電圧よりも大きい場合である。
【００２３】
図３に示した時刻ｔ１１０は、初期状態を示している。ここで、第１のグラフ（ａ）に示したノードＡの電圧はロー（Ｌ）状態であり、第２のグラフ（ｂ）に示したノードＡの電圧はハイ（Ｈ）状態であり、第３のグラフ（ｃ）に示したノードＣの電圧はロー（Ｌ）状態であり、第４のグラフ（ｄ）に示した負荷１０９の電流はオフ状態（Ｌ）である。ここで、各グラフが示す電圧または電流の値を示すロー状態・オフ状態またはハイ状態・オン状態は、あくまでも各電圧または各電流において独立しており、すなわち必ずしも同じ状態や値を示してはいない。
【００２４】
図３に示した時刻ｔ１１１では、ノードＡの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がり、ノードＢの電圧がハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がる。このとき、出力上段トランジスタ１６１が作動し、ノードＣの電圧はロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。また、図１に示した電流Ｉ１０１が発生し、電源１０４（ＶＣＣ）から出力上段トランジスタ１６１および出力端１１０（ＶＯＵＴ）を経由して負荷１０９を充電する。この電流Ｉ１０１は、第４のグラフ（ｄ）に示したように、瞬時に立ち上がるが、図２に示した通常動作の場合よりもはるかに大きく、また、しばらくオフ状態（Ｌ）に戻らない。
【００２５】
図３に示した時刻ｔ１１２では、ノードＡの電圧がハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がり、ノードＢの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。このとき、出力下段トランジスタ１６２が作動し、ノードＣの電圧はハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がる。また、図１に示した電流Ｉ１０２が発生し、負荷１０９が放電する電荷が出力端１１０（ＶＯＵＴ９および出力下段トランジスタ１６２を経由して接地１０６（ＧＮＤ）に向かう。この電流Ｉ１０２は、第４のグラフ（ｄ）に示したように、瞬時に立ち下がるが、図２に示した通常動作の場合よりもはるかに大きく、また、しばらくオフ状態（Ｌ）に戻らない。
【００２６】
図３に示した時刻ｔ１１３およびｔ１１４では、上記に説明した時刻ｔ１１１および時刻ｔ１１２の動作が繰り返される。
【００２７】
このように、図３に示した異常動作によって、負荷１０９を充放電する電流Ｉ１０１またはＩ１０２が大きくなり、また、充放電にかかる時間も長くなる。その結果、出力上段トランジスタ１６１および出力下段トランジスタ１６２は、大電流を長時間流し続けることになり、許容消費電力を超えてしまう。その結果、出力上段トランジスタ１６１および出力下段トランジスタ１６２は、自身の熱によって特性が劣化したり、最終的には破壊に到ったりする。
【００２８】
その他、出力電圧がハイ状態およびロー状態の間で切り替わる際に、電源１０４（ＶＣＣ）および接地１０６（ＧＮＤ）の間で揺らぎが発生し、ノイズが重畳され、出力信号が切り替わる際にジッタなどが発生し、大電流または貫通電流が流れる場合も、図３に示したような異常が発生する。また、負荷１０９の充放電よりも速い、単パルスでの高速動作による出力の切り替わりが発生し、想定される許容電力を超えて、過熱状態が発生する場合も、やはり図３に示したような異常が発生する。いずれの場合も、出力上段トランジスタ１６１および出力下段トランジスタ１６２に過電流状態または加熱状態が発生し、特性の劣化や破壊がもたらされる。
【００２９】
（第１の実施形態）
図４は、第１の実施形態による出力負荷駆動回路の構成例を示す回路図である。
【００３０】
図４に示した出力負荷駆動回路の構成要素について説明する。図４に示した出力負荷駆動回路は、半導体装置１と、第１入力端２Ａと、第２入力端２Ｂと、抵抗３と、第１の電源４（ＶＣＣ１）と、第２の電源５（ＶＣＣ２）と、接地６（ＧＮＤ）と、容量７と、抵抗８と、パワートランジスタなどの負荷９とを含んでいる。
【００３１】
図４に示した半導体装置１は、一例としてフォトカプラであって、端子１１および１３〜１６と、光信号送信器２１と、光信号受信器２２と、出力回路２３とを有している。また、図４に示したパワートランジスタなどの負荷９は、一例としてＩＧＢＴであって、ゲートと、コレクタと、エミッタとを有している。
【００３２】
図４に示した出力負荷駆動回路の構成要素の接続関係について説明する。第１入力端２Ａは、半導体装置１の端子１１を介して、光信号送信器２１の入力端に接続されている。光信号送信器２１の出力端は、半導体装置１の端子１３を介して、第２入力端２Ｂに接続されている。光信号送信器２１と、光信号受信器２２とは、光信号送信器２１が生成出力して光信号受信器２２が受信する光信号２０を介して接続されている。光信号受信器２２の入力端および出力端は、後述する中間回路２４を介して、出力回路２３にそれぞれ接続されている。なお、中間回路２４については図４では図示を省略している。その他、出力回路２３は、半導体装置１の端子１４を介して、接地６と、容量７の一方の端部と、パワートランジスタなどの負荷９のエミッタとに共通接続されている。出力回路２３は、半導体装置１の端子１５を介して、抵抗８の一方の端部に接続されている。出力回路２３は、半導体装置１の端子１６を介して、容量７の他方の端部と、第１の電源４（ＶＣＣ１）とに共通接続されている。抵抗８の他方の端部は、パワートランジスタなどの負荷９のゲートに接続されている。パワートランジスタなどの負荷９のコレクタは、第２の電源５（ＶＣＣ２）に接続されている。
【００３３】
図４に示した出力負荷駆動回路の構成要素の動作について説明する。光信号送信器２１は、一例として発光ダイオードであって、第１入力端２Ａおよび第２入力端２Ｂから供給される電気信号を、光信号２０に変換して出力する。光信号受信器２２は、一例としてフォトトランジスタであって、光信号２０を受信して別の電気信号に変換して出力回路２３に出力する。出力回路２３は、光信号受信器２２から供給された別の電気信号を増幅して、パワートランジスタなどの負荷９に向けて出力する。パワートランジスタなどの負荷９は、出力回路２３から供給された信号に応じて増幅動作を行う。
【００３４】
図５は、第１の実施形態による半導体装置１の構成例を示すブロック回路図である。図５に示した半導体装置１は、図４に示した半導体装置１のうち、出力回路２３のより詳細な構成例を示している。以降、第１の実施形態による出力回路２３について説明する。図５に示したその他の構成要素については、図４を参照して上記に説明したとおりであるので、ここでは省略する。
【００３５】
図５に示した出力回路２３の構成要素について説明する。出力回路２３は、駆動論理回路部３０と、センサ回路部４０と、制御回路部５０と、出力回路部６０と、保護回路部７０とを有している。
【００３６】
図５に示した出力回路２３の構成要素の接続関係について説明する。光信号受信器２２の入力端および出力端は、中間回路２４に接続されている。中間回路２４の出力端は、駆動論理回路部３０の入力端に接続されている。駆動論理回路部３０の２つの出力端は、出力回路部６０の２つの入力端にそれぞれ接続されている。出力回路部６０の出力端は、端子１５を介して図４に示した出力回路２３の出力端１０（ＶＯＵＴ）に接続されている。図４に示した第１の電源４（ＶＣＣ）は、端子１６を介して、中間回路２４と、駆動論理回路部３０と、センサ回路部４０と、制御回路部５０とに接続されている。図４に示した接地６（ＧＮＤ）は、端子１４を介して、中間回路２４と、駆動論理回路部３０と、出力回路部６０と、保護回路部７０とに接続されている。センサ回路部４０は、図４に示した第１の電源４（ＶＣＣ１）と、出力回路部６０との間に接続されており、さらに、制御回路部５０にも接続されている。制御回路部５０は、図４に示した第１の電源４（ＶＣＣ）と、センサ回路部４０とに接続されており、さらに、保護回路部７０にも接続されている。保護回路部７０は、制御回路部５０に接続されており、図４に示した接地６（ＧＮＤ）にも接続されている。保護回路部７０は、さらに、駆動論理回路部３０の２つの出力端の一方と、出力端１０（ＶＯＵＴ）とのどちらか片方または両方にも接続されている。
【００３７】
言い換えると、電源４（ＶＣＣ）と、センサ回路部４０と、出力回路部６０と、接地６（ＧＮＤ）とは、この順番に直列に接続されている。
【００３８】
図５に示した出力回路２３の構成要素の動作について説明する。駆動論理回路部３０は、光信号受信器２２から供給される別の電気信号を、中間回路２４を介して入力し、これを差動信号などの信号対（Ｓ１）に変換して出力する。出力回路部６０は、駆動論理回路部３０から供給される信号対（Ｓ１）を増幅して、出力端１０（ＶＯＵＴ）に向けて出力する（Ｓ３）。出力回路部６０が動作する際に、第１の電源４（ＶＣＣ）から接地６（ＧＮＤ）まで流れる電流が通ることによって、センサ回路部４０の温度が変動する。センサ回路部４０は、この温度の変動を出力電圧の変動に変換した温度変動電圧群（Ｓ２）を制御回路部５０に向けて出力する。制御回路部５０は、センサ回路部４０から供給される出力電圧の変動に応じて、制御信号群（Ｓ４）を生成して保護回路部７０に向けて出力する。保護回路部７０は、制御回路部５０から供給される制御信号群（Ｓ４）に応じて、信号対（Ｓ１）の一方、出力端１０（ＶＯＵＴ）、またはその両方を接地６（ＧＮＤ）に短絡する。
【００３９】
図６は、第１の実施形態による出力回路２３の構成を示す回路図である。
【００４０】
図６に示した出力回路２３の構成要素について説明する。図６に示した出力回路２３は、図５に示した出力回路２３と同様に、中間回路２４と、駆動論理回路部３０と、センサ回路部４０と、制御回路部５０と、出力回路部６０と、保護回路部７０とを有している。ただし、図６では中間回路２４が省略されている。
【００４１】
図６に示したセンサ回路部４０は、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２とを有している。ここで、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２とは、自身の温度変化に応じて抵抗値が変動する。この変動を定義する温度係数は、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２とで異なることが重要である。
【００４２】
図６に示した制御回路部５０は、第１制御用トランジスタ５１と、第２制御用トランジスタ５２と、第１分圧用抵抗素子５３と、第２分圧用抵抗素子５４と、第３分圧用抵抗素子５５とを有している。ここで、第１制御用トランジスタ５１と、第２制御用トランジスタ５２とは、それぞれ、Ｐチャネル型のＦＥＴである。
【００４３】
図６に示した出力回路部６０は、第１出力上段トランジスタ６１Ａと、第２出力上段トランジスタ６１Ｂと、出力下段トランジスタ６２とを有している。ここで、第１出力上段トランジスタ６１Ａと、第２出力上段トランジスタ６１Ｂと、出力下段トランジスタ６２とは、いずれもＮチャネル型トランジスタである。第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂの合計能力は、出力下段トランジスタ６２の能力と同じであることが望ましい。また、第１出力上段トランジスタ６１Ａと、第２出力上段トランジスタ６１Ｂとは、同じ能力であることが望ましい。
【００４４】
図６に示した保護回路部７０は、保護用トランジスタ７１を有している。ここで、保護用トランジスタ７１は、Ｎチャネル型トランジスタである。
【００４５】
図６に示した構成要素の接続関係について説明する。電源４（ＶＣＣ）は、駆動論理回路部３０と、第１センサ用抵抗素子４１の一方の端部と、第２センサ用抵抗素子４２の一方の端部と、第１制御用トランジスタ５１のソースとに共通接続されている。第１センサ用抵抗素子４１の他方の端部は、第１制御用トランジスタ５１のゲートと、第２制御用トランジスタ５２のソースと、第１出力上段トランジスタ６１Ａのドレインとに共通接続されている。第２センサ用抵抗素子４２の他方の端部は、第２制御用トランジスタ５２のゲートと、第２出力上段トランジスタ６１Ｂのドレインとに共通接続されている。
【００４６】
第１制御用トランジスタ５１のドレインは、第１分圧用抵抗素子５３の一方の端部に接続されている。第２制御用トランジスタ５２のドレインは、第３分圧用抵抗素子５５の一方の端部に接続されている。第１分圧用抵抗素子５３の他方の端部は、第２分圧用抵抗素子５４の一方の端部と、第３分圧用抵抗素子５５の他方の端部と、保護用トランジスタ７１のゲートとに共通接続されている。
【００４７】
駆動論理回路部３０の一方の出力端は、第１出力上段トランジスタ６１Ａのゲートと、第２出力上段トランジスタ６１Ｂのゲートとに共通接続されている。駆動論理回路部３０の他方の出力端は、出力下段トランジスタ６２のゲートに接続されている。第１出力上段トランジスタ６１Ａのソースと、第２出力上段トランジスタ６１Ｂのソースと、出力下段トランジスタ６２のドレインと、保護用トランジスタ７１のドレインとは、出力端１０（ＶＯＵＴ）に共通接続されている。駆動論理回路部３０と、第２分圧用抵抗素子５４の他方の端部と、保護用トランジスタ７１のソースと、出力下段トランジスタ６２のソースとは、接地６（ＧＮＤ）に共通接続されている。出力端１０（ＶＯＵＴ）は、外部の負荷９に接続されている。
【００４８】
言い換えると、電源４（ＶＣＣ）と、第１センサ用抵抗素子４１と、第１出力上段トランジスタ６１Ａと、出力端１０（ＶＯＵＴ）と、出力下段トランジスタ６２と、接地６（ＧＮＤ）とは、この順番に直列に接続されている。同様に、電源４（ＶＣＣ）と、第２センサ用抵抗素子４２と、第２出力上段トランジスタ６１Ｂと、出力端１０（ＶＯＵＴ）と、出力下段トランジスタ６２と、接地６（ＧＮＤ）とは、この順番に直列に接続されている。
【００４９】
また、電源４（ＶＣＣ）と、第１制御用トランジスタ５１と、第１分圧用抵抗素子５３と、第２分圧用抵抗素子５４と、接地６（ＧＮＤ）とは、この順番に直列に接続されている。同様に、電源４（ＶＣＣ）と、第１センサ用抵抗素子４１と、第２制御用トランジスタ５２と、第３分圧用抵抗素子５５と、第２分圧用抵抗素子５４と、接地６（ＧＮＤ）とは、この順番に直列に接続されている。
【００５０】
図６に示した出力回路２３のその他の構成については、図５に示した場合と同様であるので、さらなる詳細な説明を省略する。
【００５１】
図６に示した構成要素の全体的な動作について説明する。まず、駆動論理回路部３０が信号対を出力する。ここでは、この信号対のそれぞれが２値のデジタル信号であって、そのうち、一方がハイ状態のときは他方がロー状態であって、反対に一方がロー状態のときは他方がハイ状態であるものとする。
【００５２】
駆動論理回路部３０の一方の出力端から出力される信号対の一方がハイ状態になると、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂがオン状態になる。第１出力上段トランジスタ６１Ａがオン状態になると、第１センサ用抵抗素子４１に電流が流れる。この電流は、電源４（ＶＣＣ）から、第１センサ用抵抗素子４１と、第１出力上段トランジスタ６１Ａとをこの順番に流れて、出力端１０（ＶＯＵＴ）に到る。第１センサ用抵抗素子４１に電流が流れると、ジュール熱が発生し、第１センサ用抵抗素子４１が発熱する。第１センサ用抵抗素子４１は、発熱すると、この温度変化に応じて、その抵抗値が変動する。
【００５３】
同様に、第２出力上段トランジスタ６１Ｂがオン状態になると、第２センサ用抵抗素子４２に電流が流れる。この電流は、電源４（ＶＣＣ）から、第２センサ用抵抗素子４２と、第２出力上段トランジスタ６１Ｂとをこの順番に流れて、出力端１０（ＶＯＵＴ）に到る。第２センサ用抵抗素子４２に電流が流れると、ジュール熱が発生し、第２センサ用抵抗素子４２が発熱する。第２センサ用抵抗素子４２は、発熱すると、この温度変化に応じて、その抵抗値が変動する。
【００５４】
ここで、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２との間に、温度変化による抵抗値の変動に差が出来るように、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２とを構成する。このために、例えば、温度変化と、抵抗値の変動との関係を表す温度係数が異なる２つのセンサ用抵抗素子を用いれば良い。
【００５５】
第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２との間で、温度変化に伴う抵抗値の変動に差があると、第２制御用トランジスタ５２のソースおよびゲートの間の電圧が変動する。この電圧の変動が所定の閾値を超えたかどうかで、過熱による異常が発生したかどうかを判定することが出来る。言い換えれば、第１センサ用抵抗素子４１および第２センサ用抵抗素子４２は、過熱による異常の発生を判定する基準となるように、その抵抗値および温度係数を適宜に選ぶ必要がある。
【００５６】
過熱による異常が発生した場合について説明する。第２制御用トランジスタ５２のソースおよびゲートの間の電圧が所定の閾値を超えると、第２制御用トランジスタ５２がオン状態になる。より詳細には、以下の関係式が成立したときに、第２制御用トランジスタ５２がオン状態になる。
ＶＴＨ５２＜ＴＧＳ５２＝Ｒ４２×Ｉ４２−Ｒ４１×Ｉ４１
ここで、ＶＴＨ５２およびＴＧＳ５２は、それぞれ、第２制御用トランジスタ５２の閾値電圧およびゲート−ソース間電圧を表す。Ｒ４１およびＩ４１は、それぞれ、第１センサ用抵抗素子４１の抵抗値および流れる電流の電流値を表す。Ｒ４２およびＩ４２は、それぞれ、第２センサ用抵抗素子４２の抵抗値および流れる電流の電流値を表す。なお、第１センサ用抵抗素子４１および第２センサ用抵抗素子４２を流れる電流とは、それぞれ、後述する図８に示す第１の電流Ｉ１１および第２の電流Ｉ１２である。
【００５７】
第２制御用トランジスタ５２がオン状態になると、電源４（ＶＣＣ）から、第１センサ用抵抗素子４１と、第２制御用トランジスタ５２と、第３分圧用抵抗素子５５と、第２分圧用抵抗素子５４とをこの順番に介して接地６（ＧＮＤ）に到る電流が流れる。その結果、第２制御用トランジスタ５２のドレインと、接地６（ＧＮＤ）との間に発生する電圧が、第３分圧用抵抗素子５５および第２分圧用抵抗素子５４によって分圧されて、分圧された電圧が保護用トランジスタ７１のゲートに印加される。この電圧が印加されることで保護用トランジスタ７１がオン状態になるように、第３分圧用抵抗素子５５および第２分圧用抵抗素子５４の抵抗値は適宜に設定されていることが重要である。ここで、保護用トランジスタ７１のゲートに印加される電圧、すなわち、制御回路部５０で生成されて保護回路部７０に向けて出力される信号を、以降、制御信号と呼ぶ。
【００５８】
制御信号に応じて保護用トランジスタ７１がオン状態になると、出力端１０（ＶＯＵＴ）から、保護用トランジスタ７１を介して、接地６（ＧＮＤ）に到る電流が流れる。このとき、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂを介して出力端１０（ＶＯＵＴ）に到る電流の合計のうち、一部が保護用トランジスタ７１を介して接地６（ＧＮＤ）に流れるので、その分だけ、出力端１０（ＶＯＵＴ）から負荷９に流れる電流が減ることになる。このようにして、図６に示した出力回路２３は、過熱による異常に伴う過大な電流から、負荷９を保護することが出来る。
【００５９】
また、図６に示した出力回路は、過電流による異常に伴う過大な電流からも、負荷９を保護することが出来る。すなわち、第１センサ用抵抗素子４１に流れる電流が所定の閾値を超えると、第１制御用トランジスタ５１がオン状態になるように、第１センサ用抵抗素子４１の抵抗値と、第１制御用トランジスタ５１の特性とを適宜に設定しておく。より詳細には、以下の関係式が成立したときに、第１制御用トランジスタ５１がオン状態になる。
ＶＴＨ５１＜ＴＧＳ５１＝Ｒ４１×Ｉ４１
ここで、ＶＴＨ５１およびＴＧＳ５１は、それぞれ、第１制御用トランジスタ５１の閾値電圧およびゲート−ソース間電圧を表す。Ｒ４１およびＩ４１は、それぞれ、第１センサ用抵抗素子４１の抵抗値および流れる電流の電流値を表す。
【００６０】
第１制御用トランジスタ５１がオン状態になると、電源４（ＶＣＣ）から、第１制御用トランジスタ５１と、第１分圧用抵抗素子５３と、第２分圧用抵抗素子５４とをこの順番に介して、接地６（ＧＮＤ）に到る電流が流れる。その結果、第１制御用トランジスタ５１のドレインと、接地６（ＧＮＤ）との間に発生する電圧が、第１分圧用抵抗素子５３および第２分圧用抵抗素子５４によって分圧されて、分圧された電圧が保護用トランジスタ７１のゲートに印加される。この先は、過熱による異常が発生する場合と同様であるので、さらなる詳細な説明を省略する。
【００６１】
ここで、第１センサ用抵抗素子４１および第２センサ用抵抗素子４２の抵抗値が変動することについて、より詳細に説明する。
【００６２】
図７Ａは、第１の実施形態による各抵抗素子４１、４２の特性を示すグラフである。図７Ａに示したグラフは、第１のグラフ（ａ）と、第２のグラフ（ｂ）とを含んでいる。２つのグラフ（ａ）および（ｂ）は、それぞれ、温度変化に応じて抵抗値が変動する例を示す。両方のグラフにおいて、横軸は温度を示し、縦軸は抵抗比を示している。ここで、抵抗比とは、一例として温度が２５°Ｃである際の基準抵抗値に対する、抵抗値の比率を表している。
【００６３】
第１のグラフ（ａ）では、温度が上昇するに連れて抵抗値も上昇する場合を示している。第２のグラフ（ｂ）では、反対に、温度が上昇するに連れて抵抗値が下降する場合を示している。これらの関係式は、例えば、以下のように表すことが出来る。
Ｒ（Ｔ）／Ｒ（２５°Ｃ）＝１＋Ｔ×α
ここで、Ｒ（Ｔ）は温度Ｔにおける抵抗値を表し、Ｒ（２５°Ｃ）は基準抵抗値となる温度２５°Ｃにおける抵抗値を表し、Ｔは温度を表し、αは温度係数を表している。なお、温度Ｔの単位はＫ（ケルヴィン）であり、温度係数αの単位はｐｐｍ／Ｋである。
【００６４】
図７Ａに示した例では、第１のグラフ（ａ）は第１の温度係数α１が＋２０００ｐｐｍ／Ｋである抵抗素子における抵抗値の温度変動特性を表している。同様に、第２のグラフ（ｂ）は第２の温度係数α２が−２０００ｐｐｍ／Ｋである抵抗素子における抵抗値の温度変動特性を表している。このような場合には、図７Ａに示したとおり、第１のグラフ（ａ）における抵抗比は、温度２５°Ｃでは１に等しく、温度１２５°Ｃでは１．２に等しい。また、第２のグラフ（ｂ）における抵抗比は、温度２５°Ｃでは１に等しく、温度１２５°Ｃでは０．８に等しい。
【００６５】
ここでは、一例として、第１のグラフ（ａ）が第２センサ用抵抗素子４２の特性を示し、第２のグラフ（ｂ）が第１センサ用抵抗素子４１の特性を示しているものとする。ただし、第２センサ用抵抗素子４２の温度係数が正で、第１センサ用抵抗素子４１の温度係数が負、という選択は、あくまでも一例に過ぎず、正負は反対であっても良いし、両方とも正であっても良いし、両方とも負であっても良い。重要なのは、２つのセンサ抵抗素子の温度係数が異なることである。ただし、出力回路２３が正しく動作するように、温度係数の選択に応じてその他のパラメータを、例えば制御用トランジスタの極性などを、適宜に調整出来ることが必要である。
【００６６】
図７Ｂは、抵抗素子の一構成例を示す図群である。図７Ｂは、第１の図（ａ）と、第２の図（ｂ）とを含んでいる。図７Ｂに示した第１の図（ａ）および第２の図（ｂ）は、同じ構成例による抵抗素子の上面図および断面図をそれぞれ示している。
【００６７】
図７Ｂに示した構成例による抵抗素子は、いわゆる拡散抵抗素子であって、エピタキシャル層２０１と、第１の拡散層２０２と、第２の拡散層２０３と、酸化膜２０４と、ゲートポリシリコン２０５と、コンタクト２０６とを有している。
【００６８】
第１の拡散層２０２は、エピタキシャル層２０１の上に積層されて形成されている。第２の拡散層２０３は、第１の拡散層２０２の上に積層されて形成されている。酸化膜２０４は、第１の拡散層２０２の上に積層されて形成されている。ゲートポリシリコン２０５は、酸化膜２０４の上に積層されて形成されている。コンタクト２０６は、第２の拡散層２０３の上に形成されている。
【００６９】
一般的に、拡散抵抗素子は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）トランジスタのドレイン領域、ソース領域またはウェル領域に不純物を注入することによって、２本のコンタクト２０６の間に抵抗値を有する素子として機能する。
【００７０】
図７Ｃは、抵抗素子の他の構成例を示す図群である。図７Ｃは、第１の図（ａ）と、第２の図（ｂ）とを含んでいる。図７Ｂに示した第１の図（ａ）および第２の図（ｂ）は、同じ構成例による抵抗素子の上面図および断面図をそれぞれ示している。
【００７１】
図７Ｃに示した構成例による抵抗素子は、いわゆるポリシリコン抵抗素子であって、エピタキシャル層３０１と、酸化膜３０２と、抵抗ポリシリコン層３０３と、コンタクト３０４とを有している。
【００７２】
酸化膜３０２は、エピタキシャル層３０１の上に積層されて形成されている。抵抗ポリシリコン層３０３は、酸化膜３０２の上に積層されて形成されている。コンタクト３０４は、抵抗ポリシリコン層３０３の上に形成されている。
【００７３】
一般的に、ポリシリコン抵抗素子は、本来はＭＯＳトランジスタのゲート電極として利用されるポリシリコンを、ゲート酸化膜以外の領域に形成することによって、２本のコンタクト３０４の間に抵抗値を有する素子として機能する。抵抗ポリシリコンには、不純物を注入することも可能であり、こうすることで高い抵抗値を有する抵抗素子の作成も可能である。
【００７４】
拡散抵抗素子の場合も、ポリシリコン抵抗素子の場合も、不純物を注入するドーズ量と、その結果得られる抵抗値との間には、相関関係がある。図７Ｄは、抵抗素子のドーズ量および抵抗値の相関関係の一例を示すグラフである。図７Ｄに示したグラフ（ａ）は、ドーズ量と、抵抗値との関係の一例を示しており、横軸はドーズ量を示し、縦軸は抵抗値を示している。図７Ｄに示した例では、ドーズ量Ｄ１の不純物を注入することで、抵抗値Ｒ１を有する抵抗素子が得られることを示している。なお、一般的に、抵抗値の精度は±２０％程度以下に抑えることが可能である。
【００７５】
図８は、異常動作時の第１の実施形態による出力回路における各経路を流れる電流を示す回路図である。図８に示した回路図は、図６に示した回路図から、各構成要素がセンサ回路部４０、制御回路部５０、出力回路部６０または保護回路部７０のいずれに属するかを表す枠を削除し、出力回路２３の動作時に各構成要素を流れる各電流を表す矢印を追加したものである。したがって、図８に示した回路の構成に係るさらなる詳細な説明を、ここでは省略する。
【００７６】
図８に示した回路図は、合計５つの第１の電流Ｉ１１〜第５の電流Ｉ１５をそれぞれ表す５本の矢印を含んでいる。第１の電流Ｉ１１は、駆動論理回路部３０の一方の出力に応じて第１出力上段トランジスタ６１Ａが動作する際に、電源４（ＶＣＣ）から、第１センサ用抵抗素子４１と、第１出力上段トランジスタ６１Ａとをこの順番に経由して、出力端１０（ＶＯＵＴ）に到る。同様に、第２の電流Ｉ１２は、駆動論理回路部３０の一方の出力に応じて第２出力上段トランジスタ６１Ｂが動作する際に、電源４（ＶＣＣ）から、第２センサ用抵抗素子４２と、第２出力上段トランジスタ６１Ｂとをこの順番に経由して、出力端１０（ＶＯＵＴ）に到る。出力端１０（ＶＯＵＴ）に到達した第１の電流Ｉ１１および第２の電流Ｉ１２は、出力端１０より外を第３の電流Ｉ１３として流れて、負荷９は第３の電流Ｉ１３によって充電される。
【００７７】
反対に、駆動論理回路部３０の他方の出力に応じて出力下段トランジスタ６２が動作する際には、負荷９に充電されていた電荷が、第４の電流Ｉ１４として、出力端１０（ＶＯＵＴ）と、出力下段トランジスタ６２とをこの順番に経由して、接地６（ＧＮＤ）に到る。
【００７８】
以上に説明した第１の電流Ｉ１１〜第４の電流Ｉ１４は、出力回路２３が正常に動作する際に流れる。その一方で、出力回路２３に過熱や過電流などの異常が発生した場合は、以下に説明する第５の電流Ｉ１５がさらに流れる。
【００７９】
第５の電流Ｉ１５は、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂが動作し、かつ、過熱や過電流などの異常が検出された場合に流れ、出力端１０（ＶＯＵＴ）から、保護用トランジスタ７１を介して、接地６（ＧＮＤ）に到る。
【００８０】
第５の電流Ｉ１５が流れることによって、第１の電流Ｉ１１および第２の電流Ｉ１２の合計電流の一部だけが第３の電流Ｉ１３として出力端１０（ＶＯＵＴ）から出力される。言い換えれば、第１の電流Ｉ１１および第２の電流Ｉ１２の合計電流のうち、一部が第５の電流Ｉ１５として接地６（ＧＮＤ）に捨てられて、残りが第３の電流Ｉ１３として出力端１０（ＶＯＵＴ）から出力される。その結果、第１の電流Ｉ１１および第２の電流Ｉ１２の合計電流が強すぎても、負荷９を保護することが可能となる。
【００８１】
図９は、異常動作時の第１の実施形態による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。図９を参照して、図６および図８に示した出力回路２３の動作についてより詳細に説明する。
【００８２】
図９は、合計５つのグラフ（ａ）〜（ｅ）を含んでいる。第１のグラフ（ａ）は、図８に示したノードＡ、すなわち駆動論理回路部３０の一方の出力端と、第１出力上段トランジスタ６１Ａのゲートと、第２出力上段トランジスタ６１Ｂのゲートとを接続するノード、における電圧の時間変化の一例を表している。第２のグラフ（ｂ）は、図８に示したノードＢ、すなわち駆動論理回路部３０の他方の出力端と、出力下段トランジスタ６２のゲートとを接続するノード、における電圧の時間変化の一例を表している。第３のグラフ（ｃ）は、図８に示したノードＣ、すなわち出力端１０（ＶＯＵＴ）と、出力回路２３の外部の負荷９との接続ノード、における電圧の時間変化の一例を表している。第４のグラフ（ｄ）は、図８に示した第５の電流Ｉ１５の時間変化の一例を表している。第５のグラフ（ｅ）は、図８に示した第３の電流Ｉ１３の時間変化の一例を表している。
【００８３】
図９に示した第１のグラフ（ａ）〜第５のグラフ（ｅ）のそれぞれにおいて、横軸は時間を表し、縦軸は電圧または電流を表している。なお、それぞれのグラフにおいて、「Ｈ」はハイ状態・オン状態を表し、「Ｌ」はロー状態・オフ状態を表しているが、これらは便宜上の表示に過ぎず、その具体的な値については、グラフごとに異なっていても良い。
【００８４】
図９に示した時刻ｔ１０は、初期状態を示している。ここで、第１のグラフ（ａ）に示したノードＡの電圧はロー（Ｌ）状態であり、第２のグラフ（ｂ）に示したノードＡの電圧はハイ（Ｈ）状態であり、第３のグラフ（ｃ）に示したノードＣの電圧はロー（Ｌ）状態であり、第４のグラフ（ｄ）に示した第５の電流はオフ状態（Ｌ）であり、第５のグラフ（ｅ）に示した第３の電流はオフ状態（Ｌ）である。
【００８５】
図９に示した時刻ｔ１１では、ノードＡの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がり、ノードＢの電圧がハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がる。このとき、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂはオン状態になり、出力下段トランジスタ６２はオフ状態になり、ノードＣの電圧はロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。その結果、図８に示した第１の電流Ｉ１１および第２の電流Ｉ１２が発生する。このとき、過熱や過電流による異常が発生し、図３に示した第４のグラフ（ｄ）のように過大な電流が、出力端１０（ＶＯＵＴ）から負荷９に向けて流れようとしても、図９に示した第４のグラフ（ｄ）の分だけ第５の電流Ｉ１５が出力端１０から接地６（ＧＮＤ）に向けて流れる。その結果、実際に出力端１０（ＶＯＵＴ）から負荷９に向けて流れる電流は、図３に示した第４のグラフ（ｄ）よりも図９に示した第４のグラフ（ｄ）の分だけ少ない、図９に示した第５のグラフ（ｅ）の程度で収まる。図９に示した第５のグラフ（ｅ）が表す、図８に示した第３の電流Ｉ１３は、負荷９を充電し、オフ状態（Ｌ）に戻る。
【００８６】
図９に示した時刻ｔ１２では、ノードＡの電圧がハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がり、ノードＢの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。このとき、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂはオフ状態になり、出力下段トランジスタ６２はオン状態になり、ノードＣの電圧はハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がる。その結果、図８に示した第４の電流Ｉ１４が発生する。第４の電流Ｉ１４は、第３の電流Ｉ１３とは反対方向に流れるので、図９に示した第５のグラフ（ｅ）ではマイナスの電流として表される。なお、このマイナスの電流は、当然ながら負荷９に充電された電荷の分だけ流れて、オフ状態（Ｌ）に戻る。また、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂがオフ状態にある以上、第１センサ用抵抗素子４１および第２センサ用抵抗素子４２には電流が流れない。したがって、制御回路部５０も、保護回路部７０も動作せず、図９に示した第４のグラフ（ｄ）もオフ状態（Ｌ）から変化しない。
【００８７】
図９に示した時刻ｔ１３およびｔ１４では、上記に説明した時刻ｔ１１および時刻ｔ１２の動作が繰り返される。
【００８８】
以上に説明したように、図６および図８に示した出力回路２３によれば、駆動論理回路部３０が信号対を生成出力する。この信号対を出力回路部６０が増幅して出力端１０（ＶＯＵＴ）から出力する。このときに流れる電流に応じてセンサ回路部４０が過熱または過電流を検出する。この検出結果に応じて制御回路部５０が制御信号を生成出力する。この制御信号に応じて保護回路部７０が出力端１０（ＶＯＵＴ）を接地６（ＧＮＤ）に短絡する。その結果、出力端１０（ＶＯＵＴ）に接続された負荷９を過大な電流から保護することが出来る。
【００８９】
また、図６および図８に示した出力回路２３によれば、過熱検知機能および過電流検知機能の両方を併用することによって、ターンオン時の出力電流が、ある電流の上限を流すときだけでなく、電流が上限以下である場合でも、負荷９の破壊に到るような熱の発生を検知し、保護回路部７０を動作させて、過電流や過熱による悪影響を緩和することが可能である。
【００９０】
さらに、上述した従来技術と比較して、図６および図８に示した出力回路２３は以下のように優れた特徴を有している。
【００９１】
スイッチングが切り替わる時の、ターンオン時に動作するので、過熱および過電流を検知するために待機電流を常時消費する必要が無い。
【００９２】
センサとして用いられる抵抗素子に直接電流が流れるため、熱の変化に敏感な反応が得られ、また、過電流や過熱の閾値を自由に設定することが可能である。
【００９３】
過熱や過電流による異常が検知された場合には、保護回路部７０が動作して、出力端１０（ＶＯＵＴ）から接地６（ＧＮＤ）に向けて過電流の分の電流を流すことで、負荷９への電流を減らすことが出来る。
【００９４】
出力端１０（ＶＯＵＴ）に２つの出力上段トランジスタを並列に接続し、さらに保護用トランジスタ７１をも接続するので、出力端１０（ＶＯＵＴ）を流れる電流が各トランジスタを並列に流れ、発生するジュール熱を分散することが出来る。
【００９５】
保護用トランジスタ７１が、ターンオン時にのみ動作するので、過熱時や過電流時にも、通常の高速スイッチング動作が可能である。
【００９６】
（第２の実施形態）
図１０は、第２の実施形態による出力回路の構成を示す回路図である。
【００９７】
図１０に示した出力回路の構成要素について説明する。図１０に示した出力回路は、図６に示した出力回路と同様に、駆動論理回路部３０と、センサ回路部４０と、制御回路部５０と、出力回路部６０と、保護回路部７０と、出力端１０とを有している。
【００９８】
図１０に示した出力回路の構成要素について、より詳細に説明する。図１０に示した出力回路の構成要素は、図６に示した第１の実施形態による出力回路の構成要素に、以下の構成要素を追加したものに等しい。すなわち、図１０に示した出力回路は、図６に示した出力回路の構成要素に加えて、第４分圧用抵抗素子５６と、第２保護用トランジスタ７２とを、さらに有している。
【００９９】
なお、図６に示した出力回路の説明で「保護用トランジスタ７１」と呼んだ構成要素に対応する、図１０に示した出力回路の構成要素を、以降、「第１保護用トランジスタ７１」と呼ぶ。これに伴い、第１保護用トランジスタ７１のゲートに供給される制御信号を、以降、「第１制御信号」と呼ぶ。さらに、第２保護用トランジスタ７２のゲートに供給される制御信号を「第２制御信号」と呼ぶ。第２保護用トランジスタ７２は、第１保護用トランジスタ７１と同じく、Ｎチャネル型トランジスタである。
【０１００】
言い換えれば、図１０に示した制御回路部５０は、図６に示した制御回路部５０の構成要素に加えて、第４分圧用抵抗素子５６をさらに有している。また、図１０に示した保護回路部７０は、図６に示した保護回路部７０の構成要素に加えて、第２保護用トランジスタ７２をさらに有している。
【０１０１】
図１０に示した出力回路の構成要素のうち、図６に示した出力回路の構成要素と共通するものについては、さらなる詳細な説明を省略する。
【０１０２】
図１０に示した出力回路の構成要素の接続関係について説明する。まず、図６に示した出力回路の構成要素の接続関係と比較して、図１０に示した出力回路では、第３分圧用抵抗素子５５および第１保護用トランジスタ７１のゲートの接続ノードは、第１分圧用抵抗素子５３および第２分圧用抵抗素子５４の接続ノードとは導通していない。その代わりに、第３分圧用抵抗素子５５および第１保護用トランジスタ７１のゲートの接続ノードは、第４分圧用抵抗素子５６を介して、接地６（ＧＮＤ）に接続されている。
【０１０３】
次に、第１分圧用抵抗素子５３および第２分圧用抵抗素子５４の接続ノードは、第２保護用トランジスタ７２のゲートに接続されている。第２保護用トランジスタ７２のドレインは、駆動論理回路部３０の一方の出力端、第１出力上段トランジスタ６１Ａのゲートおよび第２出力上段トランジスタ６１Ｂのゲートの接続ノードに接続されている。第２保護用トランジスタ７２のソースは、接地６（ＧＮＤ）に接続されている。
【０１０４】
図１０に示した出力回路の構成要素に関わる接続関係のうち、図６に示した出力回路の構成要素に関わる接続関係と共通するものについては、さらなる詳細な説明を省略する。
【０１０５】
図１０に示した構成要素の全体的な動作について説明する。
【０１０６】
まず、過熱による異常が発生した場合については、図６および図８に示した第１の実施形態による出力回路の場合とほとんど同様である。唯一の違いは、第１保護用トランジスタ７１のゲートに供給される第１制御信号を生成するのが、第１の実施形態のように第３分圧用抵抗素子５５および第２分圧用抵抗素子５４からなる分圧回路ではなく、第２の実施形態では第３分圧用抵抗素子５５および第４分圧用抵抗素子５６からなる分圧回路である点である。したがって、さらなる詳細な説明を省略する。
【０１０７】
次に、過電流による異常が発生した場合について、図６および図８に示した第１の実施形態による出力回路の場合との違いを説明する。本実施形態では、第１の実施形態における過電流よりさらに大きな電流が流れる場合を想定している。
【０１０８】
第１制御用トランジスタ５１がオン状態になり、第１分圧用抵抗素子５３および第２分圧用抵抗素子５４の接続ノードから第２制御信号が生成されると、この第２制御信号は、第２保護用トランジスタ７２のゲートに供給される。このとき、第２保護用トランジスタ７２は、ドレインに接続された第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂのそれぞれにおけるゲートを、接地６（ＧＮＤ）に短絡する。その結果、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂは強制的にオフ状態になる。こうすることで、ターンオン時の負荷９への供給電流を強制的に停止させることが可能となる。
【０１０９】
図１１は、異常動作時の第２の実施形態による出力回路における各経路を流れる電流を示す回路図である。図１１に示した回路図は、図１０に示した回路図から、各構成要素がセンサ回路部４０、制御回路部５０、出力回路部６０または保護回路部７０のいずれに属するかを表す枠を削除し、出力回路２３の動作時に各構成要素を流れる各電流を表す矢印を追加したものである。したがって、図８に示した回路の構成に係るさらなる詳細な説明を、ここでは省略する。
【０１１０】
図１１に示した回路図は、合計５つの第１の電流Ｉ２１〜第５の電流Ｉ２５をそれぞれ表す５本の矢印を含んでいる。図１１に示した第１の電流Ｉ２１〜第５の電流Ｉ２５は、図８に示した第１の電流Ｉ１１〜第５の電流Ｉ１５にそれぞれ等しいので、さらなる詳細な説明を省略する。
【０１１１】
図１２は、異常動作時の第２の実施形態による出力回路における各ノードの電圧の時間変化を示すタイムチャートである。図１２を参照して、図１０および図１１に示した出力回路２３の、過電流による異常が発生した場合の動作について、より詳細に説明する。
【０１１２】
図１２は、合計６つの、第１のグラフ（ａ）〜第６のグラフ（ｆ）を含んでいる。第１のグラフ（ａ）は、図１１に示したノードＡ、すなわち駆動論理回路部３０の一方の出力端と、第１出力上段トランジスタ６１Ａのゲートと、第２出力上段トランジスタ６１Ｂのゲートとを接続するノード、における電圧の時間変化の一例を表している。第２のグラフ（ｂ）は、図１１に示したノードＢ、すなわち駆動論理回路部３０の他方の出力端と、出力下段トランジスタ６２のゲートとを接続するノード、における電圧の時間変化の一例を表している。第３のグラフ（ｃ）は、図１１に示したノードＣ、すなわち出力端１０（ＶＯＵＴ）と、出力回路２３の外部の負荷９との接続ノード、における電圧の時間変化の一例を表している。第４のグラフ（ｄ）は、図１１に示したノードＦ、すなわち第１分圧用抵抗素子５３と、第２分圧用抵抗素子５４と、第２保護用トランジスタ７２のゲートとを接続するノード、における電圧の時間変化の一例を表している。第５のグラフ（ｅ）は、図１１に示した第５の電流Ｉ２５の時間変化の一例を表している。第６のグラフ（ｆ）は、図１１に示した第３の電流Ｉ２３の時間変化の一例を表している。
【０１１３】
図１２に示した第１のグラフ（ａ）〜第６のグラフ（ｆ）のそれぞれにおいて、横軸は時間を表し、縦軸は電圧または電流を表している。なお、それぞれのグラフにおいて、「Ｈ」はハイ状態・オン状態を表し、「Ｌ」はロー状態・オフ状態を表しているが、これらは便宜上の表示に過ぎず、その具体的な値については、グラフごとに異なっていても良い。
【０１１４】
図１２に示した時刻ｔ２０は、初期状態を示している。ここで、第１のグラフ（ａ）に示したノードＡの電圧はロー（Ｌ）状態である。第２のグラフ（ｂ）に示したノードＡの電圧はハイ（Ｈ）状態である。第３のグラフ（ｃ）に示したノードＣの電圧はロー（Ｌ）状態である。第４のグラフ（ｄ）に示したノードＦの電圧はロー（Ｌ）状態である。第５のグラフ（ｅ）に示した第５の電流Ｉ２５はオフ状態（Ｌ）である。第６のグラフ（ｆ）に示した第３の電流Ｉ２３はオフ状態（Ｌ）である。
【０１１５】
図１２に示した時刻ｔ２１では、ノードＡの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がり、ノードＢの電圧がハイ（Ｈ）状態からロー（Ｌ）状態に立ち下がる。このとき、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂはオン状態になり、出力下段トランジスタ６２はオフ状態になり、ノードＣの電圧はロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。その結果、図１１に示した第１の電流Ｉ２１および第２の電流Ｉ２２が発生する。このとき、過電流による異常が発生し、第１の実施形態の場合よりもさらに過大な電流が、出力端１０（ＶＯＵＴ）から負荷９に向けて流れようとしても、図１２に示した第５のグラフ（ｅ）の分だけ第５の電流Ｉ２５が出力端１０（ＶＯＵＴ）から接地６（ＧＮＤ）に向けて流れる。その結果、実際に出力端１０（ＶＯＵＴ）から負荷９に向けて流れる電流は、図１１に示した第６のグラフ（ｆ）の程度で収まる。しかしながら、負荷９を流れる第３の電流Ｉ２３は、それでもまだ過大である。
【０１１６】
図１２に示した時刻ｔ２２において、第４のグラフ（ｄ）に示したノードＦの電圧がロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がり、すなわち第２の制御信号が生成される。その結果、第２保護用トランジスタ７２がオン状態になり、ノードＡが接地６（ＧＮＤ）に短絡される。
【０１１７】
その直後、図１２に示した時刻ｔ２３において、第１のグラフ（ａ）に示したノードＡの電圧は、ハイ（Ｈ）状態からロー（Ｌ）状態に強制的に立ち下がる。その結果、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂが強制的にオフ状態になるので、第３のグラフ（ｃ）に示したノードＣの電圧もハイ（Ｈ）状態からロー（Ｌ）状態に強制的に立ち下がる。その後、第５のグラフ（ｅ）に示した第５の電流Ｉ２５も、第６のグラフ（ｆ）に示した第３の電流Ｉ２３も、急速に弱まってオフ状態（Ｌ）に戻る。
【０１１８】
図１２に示した時刻ｔ２４では、ノードＡの電圧はロー（Ｌ）状態のまま変化せず、ノードＢの電圧はロー（Ｌ）状態からハイ（Ｈ）状態に立ち上がる。このとき、第１出力上段トランジスタ６１Ａおよび第２出力上段トランジスタ６１Ｂはオフ状態のままであり、出力下段トランジスタ６２はオン状態になり、ノードＣの電圧はロー（Ｌ）状態のまま変化しない。
【０１１９】
これ以降の動作については、第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１２０】
以上に説明したように、図１０および図１１に示した出力回路によれば、第１の実施形態による出力回路の場合よりも過大な電流が発生した場合にも、ターンオン時の負荷９への供給電流を強制的に停止させることが可能となる。例えば、出力端１０（ＶＯＵＴ）と、接地６（ＧＮＤ）の間が短絡するような異常な状態であるときは、ターンオン時だけでなく、出力上段トランジスタ群がオン状態である限り、負荷９に電流が流れ続ける。このような場合に、本実施形態によれば、第１制御用トランジスタ５１および第２保護用トランジスタ７２が作動して、出力上段トランジスタ群の動作を強制的に停止することが可能である。
【０１２１】
なお、本実施形態では、過熱による異常発生時と、過電流による異常発生時とでは、保護機能の動作が異なる。
【０１２２】
（第３の実施形態）
図１３Ａは、第３の実施形態による出力回路の構成を示す回路図である。
【０１２３】
図１３Ａに示した出力回路の構成要素について説明する。図１３Ａに示した出力回路は、図６に示した出力回路や、図１０に示した出力回路と同様に、駆動論理回路部３０と、センサ回路部４０と、制御回路部５０と、出力回路部６０と、保護回路部７０と、出力端１０とを有している。
【０１２４】
図１３Ａに示した出力回路の構成要素についてより詳細に説明する。図１３Ａに示したセンサ回路部４０は、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２とを有している。図１３Ａに示した制御回路部５０は、制御用トランジスタ５１と、第１分圧用抵抗素子５３と、第２分圧用抵抗素子５４とを有している。図１３Ａに示した出力回路部６０は、出力上段トランジスタ６１と、出力下段トランジスタ６２とを有している。図１３Ａに示した保護回路部７０は、保護用トランジスタ７１を有している。
【０１２５】
ここで、図１３Ａに示した制御用トランジスタ５１はＰチャネル型トランジスタである。また、図１３Ａに示した出力上段トランジスタ６１と、出力下段トランジスタ６２と、保護用トランジスタ７１とは、それぞれ、Ｎチャネル型トランジスタである。
【０１２６】
言い換えれば、図６に示した出力回路から、第１制御用トランジスタ５１と、第１分圧用抵抗素子５３と、第１出力上段トランジスタ６１Ａとを取り除き、残った第２出力上段トランジスタ６１Ｂの能力を出力下段トランジスタ６２の能力に等しくなるように変更することで、図１３Ａに示した出力回路が得られる。
【０１２７】
なお、ここでは、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２とは、第１の実施形態の場合と同様に、負の温度係数と、正の温度係数とを、それぞれ有しているものとする。ただし、第１センサ用抵抗素子４１と、第２センサ用抵抗素子４２とは、常温時において抵抗値が等しいことが望ましい。
【０１２８】
図１３Ａに示した駆動論理回路部３０と、センサ回路部４０と、制御回路部５０と、出力回路部６０と、保護回路部７０と、出力端１０と、電源４（ＶＣＣ）と、接地６（ＧＮＤ）との接続関係については、図６に示した出力回路や、図１０に示した出力回路の場合と同様であるので、さらなる詳細な説明を省略する。
【０１２９】
図１３Ａに示した各構成要素の接続関係について、より詳細に説明する。電源４（ＶＣＣ）は、駆動論理回路部３０と、第１センサ用抵抗素子４１の一方の端部と、第２センサ用抵抗素子４２の一方の端部とに共通接続されている。第１センサ用抵抗素子４１の他方の端部は、第１制御用トランジスタ５１のソースに接続されている。第２センサ用抵抗素子４２の他方の端部は、第１制御用トランジスタ５１のゲートと、出力上段トランジスタ６１のドレインとに共通接続されている。
【０１３０】
第１制御用トランジスタ５１のドレインは、第１分圧用抵抗素子５３の一方の端部に接続されている。第１分圧用抵抗素子５３の他方の端部は、第２分圧用抵抗素子５４の一方の端部と、保護用トランジスタ７１のゲートとに共通接続されている。
【０１３１】
駆動論理回路部３０の一方の出力端は、出力上段トランジスタ６１のゲートに接続されている。駆動論理回路部３０の他方の出力端は、出力下段トランジスタ６２のゲートに接続されている。出力上段トランジスタ６１のソースと、出力下段トランジスタ６２のドレインと、保護用トランジスタ７１のドレインとは、出力端１０（ＶＯＵＴ）に共通接続されている。駆動論理回路部３０と、第２分圧用抵抗素子５４の他方の端部と、保護用トランジスタ７１のソースと、出力下段トランジスタ６２のソースとは、接地６（ＧＮＤ）に共通接続されている。出力端１０（ＶＯＵＴ）は、外部の負荷９に接続されている。
【０１３２】
言い換えると、電源４（ＶＣＣ）と、第２センサ用抵抗素子４２と、出力上段トランジスタ６１と、出力端１０（ＶＯＵＴ）と、出力下段トランジスタ６２と、接地６（ＧＮＤ）とは、この順番に直列に接続されている。
【０１３３】
また、電源４（ＶＣＣ）と、第１センサ用抵抗素子４１と、制御用トランジスタ５１と、第１分圧用抵抗素子５３と、第２分圧用抵抗素子５４と、接地６（ＧＮＤ）とは、この順番に直列に接続されている。
【０１３４】
図１３Ａに示した出力回路２３の動作について説明する。まず、駆動論理回路部３０の動作については、第１の実施形態などの場合と同様であるので、さらなる詳細な説明を省略する。
【０１３５】
次に、駆動論理回路部３０の一方の出力端から出力される信号対の一方がハイ状態になると、出力上段トランジスタ６１がオン状態になる。出力上段トランジスタ６１がオン状態になると、第２センサ用抵抗素子４２に電流が流れる。この電流は、電源４（ＶＣＣ）から、第２センサ用抵抗素子４２と、出力上段トランジスタ６１とをこの順番に流れて、出力端１０（ＶＯＵＴ）に到る。第２センサ用抵抗素子４２に電流が流れると、ジュール熱が発生し、第２センサ用抵抗素子４２が発熱する。第２センサ用抵抗素子４２は、発熱すると、この温度変化に応じて、その抵抗値が変動する。
【０１３６】
本実施形態による出力回路で、制御用トランジスタ５１が動作する条件式は、以下のとおりである。
ＶＴＨ５１＜ＶＧＳ５１＝Ｉ４２×Ｒ４２−Ｉ４１×Ｒ４１
ここで、ＶＴＨ５１およびＶＧＳ５１は、制御用トランジスタ５１における閾値電圧およびゲート−ソース間電圧をそれぞれ表す。Ｉ４２およびＲ４２は、第２センサ用抵抗素子４２における流れる電流の電流値および抵抗値をそれぞれ表す。Ｉ４１およびＲ４１は、第１センサ用抵抗素子４１における流れる電流の電流値および抵抗値をそれぞれ表す。
【０１３７】
上記の条件式において、電流Ｉ４１の電流値は一定で、電流Ｉ４２の電流値はＩ４１の電流値より２桁ほど大きいものとする。過熱による異常が発生すると、第２センサ用抵抗素子４２の抵抗値が、第１センサ用抵抗素子４１の抵抗値よりも大きくなり、すなわち以下の条件式が成り立つ。
Ｒ４２＞Ｒ４１
このときに、制御用トランジスタ５１において閾値電圧をゲート−ソース間電圧が超えるように各抵抗素子のパラメータを予め選択しておくことによって、過熱による異常時に制御用トランジスタ５１が動作可能となる。
【０１３８】
また、過電流による異常が発生すると、電流Ｉ４１は一定のまま、電流Ｉ４２が大きくなる。したがって、過電による異常時も、制御用トランジスタ５１は動作可能である。
【０１３９】
このように、過熱または過電による異常が発生すると、制御用トランジスタ５１が動作する。本実施形態による出力回路２３のその後の動作は、第１の実施形態の場合と同様である。すなわち、制御用トランジスタ５１の動作に応じて、第１分圧用抵抗素子５３および第２分圧用抵抗素子５４の接続ノードから制御信号が保護用トランジスタ７１のゲートに向けて出力される。保護用トランジスタ７１は、制御信号に応じて、出力端１０（ＶＯＵＴ）を接地６（ＧＮＤ）に短絡する。その結果、過熱または過電流の発生時には、出力端１０（ＶＯＵＴ）に供給される電流の一部を接地６（ＧＮＤ）に逃がし、ターンオン時の電流を抑制することが可能となる。
【０１４０】
以上に説明した第３の実施形態によれば、第１の実施形態の場合と比較して、より少ない数の素子で加熱および過電流を検知して、負荷９を保護することが可能である。ただし、過熱の検知感度に関しては、大電流を流すのは電流Ｉ４２だけであるので、すなわち第２センサ用抵抗素子の温度係数に依存しているため、第１の実施形態の場合よりも劣る。
【０１４１】
なお、保護用トランジスタ７１のドレインの接続先を、図１３Ａに示した場合の出力端１０（ＶＯＵＴ）から、駆動論理回路部３０の一方の出力端および出力上段トランジスタ６１のゲートの接続ノードに変更すると、第２の実施形態と同様に、異常の発生時には出力上段トランジスタ６１の動作を強制的に停止することも出来る。図１３Ｂは、このような変更で得られる、第３の実施形態による出力回路の別の構成を示す回路図である。ただし、この別の構成の場合、第２の実施形態とは異なり、過電流による異常のみならず、過熱による以上が発生した場合にも出力上段トランジスタ６１の動作が強制的に停止される。
【０１４２】
（第４の実施形態）
次に、第１〜第３の実施形態として説明した半導体装置を用いた電子装置の構成例について説明する。図１４は、第４の実施形態によるＡＣサーボシステムの一構成例を示すブロック回路図である。
【０１４３】
図１４に示したＡＣサーボシステムは、電源４０１と、整流回路４０２と、インバータ回路４０３と、負荷４０５と、制御用マイコン４０６と、抵抗４０７と、半導体装置４０８と、抵抗４０９とを有している。なお、図示は省略するが、図１４に示した構成例によるＡＣサーボシステムは、実際には６個の抵抗４０７と、６個の半導体装置４０８と、６個の抵抗４０９を有している。
【０１４４】
電源４０１の後段には、整流回路４０２が接続されている。整流回路４０２の後段には、インバータ回路４０３が接続されている。その一方で、制御用マイコン４０６の後段には、６個の抵抗４０７を介して６個の半導体装置４０８が並列にそれぞれ接続されている。６個の半導体装置４０８の後段には、それぞれ６個の抵抗４０９を介してインバータ回路４０３が接続されている。インバータ回路４０３の後段には、負荷４０５が接続されている。
【０１４５】
ここで、電源４０１は、交流電源であり、交流電力を出力する。整流回路４０２は、複数のダイオード素子を有し、電源４０１から供給される交流電力を整流して直流電力を出力する。なお、整流回路４０２は、出力する直流電力の波形を平滑化するためにコンデンサを有していても良い。インバータ回路４０３は、６個のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）を有している。これらのＩＧＢＴは、２個ずつ直列に接続された状態で並列に接続されており、整流回路４０２から供給された直流電力と、後述する制御信号とに基づいて、三相交流電力を出力する。負荷４０５は三相交流モータであって、インバータ回路４０３から供給される三相交流電力によって動作する。
【０１４６】
制御用マイコン４０６は、インバータ回路４０３に含まれる６個のＩＧＢＴを個別にかつ連動して制御する６個の制御信号を生成する。６個の半導体装置４０８は、それぞれ、制御用マイコン４０６から６個の制御信号を受け取り、６個のＩＧＢＴのゲートに伝達する。半導体装置４０８のさらなる詳細な説明は、第１〜第３の実施形態の場合と同様であるので、ここでは省略する。
【０１４７】
このように、それぞれの半導体装置４０８は、インバータ回路４０３のＩＧＢＴを駆動させるために、制御用マイコン４０６と、ＩＧＢＴのゲートとの間に設けられる。制御用マイコン４０６と、インバータ回路４０３とを、半導体装置４０８のフォトカプラによって電気的に絶縁することで、インバータ回路４０３内のノイズが制御用マイコン４０６側に重畳する危険性が無くなる。
【０１４８】
（第５の実施形態）
図１５は、第５の実施形態によるエアコン室外機の一構成例を示すブロック回路図である。図１５に示したエアコン室外機は、電源５０１と、整流回路５０２と、第１のインバータ回路５０３と、第１の負荷５０５と、第２のインバータ回路５０６と、第２の負荷５０８とを有している。このエアコン室外機はさらに、制御用マイコン５０９と、抵抗５１０と、第１の半導体装置５１１と、抵抗５１２と、第１のゲートドライバ５１３と、抵抗５１４と、第２の半導体装置５１５と、抵抗５１６と、第２のゲートドライバ５１７とを有している。なお、図示は省略するが、図１５に示した構成例によるエアコン室外機は、実際には６個の抵抗５１０と、６個の半導体装置５１１と、６個の抵抗５１２と、６個のゲートドライバ５１３とを有している。また、図１５に示した構成例によるエアコン室外機はさらに、６個の抵抗５１４と、６個の半導体装置５１５と、６個の抵抗５１６と、６個のゲートドライバ５１７とを有している。
【０１４９】
電源５０１の後段には、整流回路５０２が接続されている。整流回路５０２の後段には、並列に、第１のインバータ回路５０３と、第２のインバータ回路５０６とが接続されている。
【０１５０】
その一方で、制御用マイコン５０９の後段には、６個の抵抗５１０を介して６個の半導体装置５１１が、それぞれ接続されている。６個の半導体装置５１１の後段には、６個の抵抗５１２を介して６個のゲートドライバ５１３がそれぞれ接続されている。６個のゲートドライバ５１３の後段には、第１のインバータ回路５０３が有する６個のＩＧＢＴ５０４のゲートがそれぞれ接続されている。
【０１５１】
また、制御用マイコン５０９の後段にはさらに、６個の抵抗５１４を介して６個の半導体装置５１５が、それぞれ接続されている。６個の半導体装置５１５の後段には、６個の抵抗５１６を介して６個のゲートドライバ５１７がそれぞれ接続されている。６個のゲートドライバ５１７の後段には、第１のインバータ回路５０３が有する６個のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）５０７のゲートがそれぞれ接続されている。
【０１５２】
第１のインバータ回路５０３の後段には、第１の負荷５０５が接続されている。第２のインバータ回路５０６の後段には、第２の負荷５０８が接続されている。
【０１５３】
ここで、電源５０１は、交流電源であり、交流電力を出力する。整流回路５０２は、複数のダイオード素子を有し、電源５０１から供給される交流電力を整流して直流電力を出力する。なお、整流回路５０２は、出力する直流電力の波形を平滑化するためにコンデンサを有していても良い。
【０１５４】
第１のインバータ回路５０３は、６個のＩＧＢＴを有している。これらのＩＧＢＴは、２個ずつ直列に接続された状態で並列に接続されており、整流回路４０２から供給された直流電力と、後述する制御信号とに基づいて、三相交流電力を出力する。第１の負荷５０５はコンプレッサの三相交流モータであって、第１のインバータ回路５０３から供給される三相交流電力によって動作する。
【０１５５】
第２のインバータ回路６０３は、６個のＭＯＳＦＥＴを有している。これらのＭＯＳＦＥＴは、２個ずつ直列に接続された状態で並列に接続されており、整流回路５０２から供給された直流電力と、後述する制御信号とに基づいて、三相交流電力を出力する。第２の負荷５０８はファンモータであって、第２のインバータ回路５０６から供給される三相交流電力によって動作する。
【０１５６】
制御用マイコン５０９は、第１のインバータ回路５０３に含まれる６個のＩＧＢＴを個別にかつ連動して制御する６個の第１制御信号と、第２のインバータ回路５０６に含まれる６個のＭＯＳＦＥＴを個別にかつ連動して制御する６個の第２制御信号とを生成する。６個の半導体装置５１１は、それぞれ、制御用マイコン５０９から６個の第１制御信号を受け取り、６個のゲートドライバ５１３を介して、６個のＩＧＢＴのゲートに伝達する。６個の半導体装置５１５は、それぞれ、制御用マイコン５０９から６個の第２制御信号を受け取り、６個のゲートドライバ５１７を介して、６個のＭＯＳＦＥＴのゲートに伝達する。半導体装置５１１、５１５のさらなる詳細な説明は、第１〜第３の実施形態の場合と同様であるので、ここでは省略する。
【０１５７】
このように、それぞれの半導体装置５１１、５１５は、第４の実施形態の場合と同様に、第１のインバータ回路５０３のＩＧＢＴおよび第２のインバータ回路５０６のＭＯＳＦＥＴを駆動させるために、制御用マイコン５０９および第１のゲートドライバ５１３の間と、制御用マイコン５０９および第２のゲートドライバ５１７の間とに設けられる。制御用マイコン５０９と、ゲートドライバ５１３、５１７とは、半導体装置４０８のフォトカプラによって電気的に絶縁されている。
【０１５８】
以上に説明した各実施形態による出力回路２３に含まれる各トランジスタの種類や極性、各抵抗素子の抵抗値や温度係数の値および極性、電源や接地の電位や極性などは、当然ながら、出力回路２３が正しく動作する範囲内で、自由に選択出来るし、自由に組み合わせることも出来る。
【０１５９】
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
【符号の説明】
【０１６０】
１  半導体装置（フォトカプラ）
２Ａ、２Ｂ  入力端
３  抵抗
４〜６  電源、グランド
７  容量
８  抵抗
９  パワートランジスタ、負荷
１０  出力端
１１〜１６  端子
２１  光信号送信器
２２  光信号受信器
２３  出力回路
２４  中間回路
３０  駆動論理回路部
４０  センサ回路部
４１  第１センサ用抵抗素子
４２  第２センサ用抵抗素子
５０  制御回路部
５１  第１制御用トランジスタ
５２  第２制御用トランジスタ
５３〜５６  分圧用抵抗素子
６０  出力回路部
６１  出力上段トランジスタ
６１Ａ  第１出力上段トランジスタ
６１Ｂ  第２出力上段トランジスタ
６２  出力下段トランジスタ
７０  保護回路部
７１  第１保護用トランジスタ
７２  第２保護用トランジスタ
８０  過熱検知回路部
９０  過電流検知回路部
１０４  電源
１０６  グランド
１０９  負荷
１１０  出力端
１２４  出力回路
１３０  駆動論理回路部
１６１  出力上段トランジスタ
１６２  出力下段トランジスタ
２０１  エピタキシャル層
２０２  拡散層
２０３  拡散層
２０４  酸化膜
２０５  ゲートポリシリコン
２０６  コンタクト
３０１  エピタキシャル層
３０２  酸化膜
３０３  抵抗ポリシリコン層
３０４  コンタクト
４０１  電源
４０２  整流回路
４０３  インバータ回路
４０４  ＩＧＢＴ
４０５  負荷
４０６  制御用マイコン
４０７  抵抗
４０８  半導体装置
４０９  抵抗
５０１  電源
５０２  整流回路
５０３  インバータ回路
５０４  ＩＧＢＴ
５０５  負荷
５０６  インバータ回路
５０７  ＭＯＳＦＥＴ
５０８  負荷
５０９  制御用マイコン
５１０  抵抗
５１１  半導体装置
５１２  抵抗
５１３  ゲートドライバ
５１４  抵抗
５１５  半導体装置
５１６  抵抗
５１７  ゲートドライバ
【図１】
2015073261.tif 000003
【図２】
2015073261.tif 000004
【図３】
2015073261.tif 000005
【図４】
2015073261.tif 000006
【図５】
2015073261.tif 000007
【図６】
2015073261.tif 000008
【図７Ａ】
2015073261.tif 000009
【図７Ｂ】
2015073261.tif 000010
【図７Ｃ】
2015073261.tif 000011
【図７Ｄ】
2015073261.tif 000012
【図８】
2015073261.tif 000013
【図９】
2015073261.tif 000014
【図１０】
2015073261.tif 000015
【図１１】
2015073261.tif 000016
【図１２】
2015073261.tif 000017
【図１３Ａ】
2015073261.tif 000018
【図１３Ｂ】
2015073261.tif 000019
【図１４】
2015073261.tif 000020
【図１５】
2015073261.tif 000021