(57)【要約】      （修正有）【課題】高計数率での計測が可能な光検出器を提供する。【解決手段】入射する光を電荷に変換した検出信号を出力する複数の光電変換部５０と、光電変換部５０の出力端に直列接続された抵抗５１と、抵抗５１に対して並列接続されており、検出信号に応じて、光電変換部５０の出力端をリセットレベルとするリセット部５３を有する。【選択図】図４
2015204498.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を電荷に変換した検出信号を出力する複数の光電変換部と、
前記光電変換部の出力端に直列接続された抵抗と、
前記抵抗に対して並列接続され、前記検出信号に応じて、前記光電変換部の前記出力端をリセットレベルとするリセット部と
を有する光検出器。
【請求項２】
前記光電変換部は、ブレイクダウン電圧以上の逆バイアスによるガイガーモードで動作するアバランシェ・フォト・ダイオードであること
を特徴とする請求項１に記載の光検出器。
【請求項３】
前記リセット部は、前記光電変換部の出力端にソースおよびゲートが接続され、前記抵抗の反光電変換部側にドレインが接続された薄膜トランジスタであること
を特徴とする請求項１または請求項２に記載の光検出器。
【請求項４】
前記各光電変換部は、第１導電型の半導体基板上に設けられた複数の素子であって、それぞれが半導体表面より入射する光を電荷に変換した検出信号を出力する第２導電型の半導体領域を有し、
前記抵抗は、前記半導体基板の前記光が入射する領域外に絶縁膜を介して形成されており、
前記光電変換部と前記抵抗は、前記光電変換部と前記抵抗上に形成された第１の配線層により接続され、
前記薄膜トランジスタは、前記第１の配線層が酸化膜を介して底部ゲート電極となっており、
前記薄膜トランジスタのソースおよびドレインは、前記薄膜トランジスタ上に形成され、前記第１の配線層に接続される第２の配線層によりコンタクトされ、
前記第２の配線層は、前記第２の配線層上に形成された絶縁保護膜で被覆されていること
を特徴とする請求項３に記載の光検出器。
【請求項５】
前記抵抗は、多結晶半導体または薄膜金属で形成され、
前記薄膜トランジスタは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）のうち、いずれかまたは複数を含む酸化物半導体で形成されていること
を特徴とする請求項３または請求項４に記載の光検出器。
【請求項６】
前記薄膜トランジスタのゲートおよび前記抵抗は、同じ抵抗部材で形成されていること
を特徴とする請求項３または請求項５に記載の光検出器。
【請求項７】
前記光電変換部からの前記検出信号と所定の閾値との比較結果を出力することで、前記検出信号をデジタル化した検出データを出力するデジタル変換部と、
前記デジタル変換部からの前記検出データを記憶し、読み出し制御に応じて出力するメモリと、をさらに備えたこと
を特徴とする請求項１から請求項６のうち、いずれか一項に記載の光検出器。
【請求項８】
入射された光をシンチレータ光に変換して前記各光電変換部に入射させるシンチレータを、さらに備えること
を特徴とする請求項１から請求項７のうち、いずれか一項に記載の光検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、光検出器に関する。
【背景技術】
【０００２】
近年、シリコンをベースとした光電子増倍器の開発が盛んになるとともに、シンチレータと光電子増倍器を用いた微弱光検出システムは発展を遂げ、さらに性能向上を目的とした開発が続けられている。特にアバランシェ・フォト・ダイオード（ＡＰＤ）とクエンチ抵抗を直列に配置したＳｉＰＭは、高いＳＮ比と高ダイナミックレンジ、低電圧での駆動を同時に実現できるため、様々な応用が期待されている。
【０００３】
通常、光電子増倍器から出力された電荷は、積分回路で電圧に変換され、サンプル・ホールドされた後に、ＡＤ変換される。得られたデジタル信号は、デジタル信号処理によりヒストグラム化させる。
【０００４】
一方、フォトンカウンティング方式によるＸ線ＣＴ装置においては、シンチレータに入射するＸ線の計数率は１０８ｃｐｓ程度となることが予測され、高速かつ高エネルギー分解能を持ったデータを数百チャンネルで同時に計測できる読出し回路が求められる。
【０００５】
フォトンカウンティング方式では、計数率は光電子増倍器の回復時間、またはＡＤ変換時間により律速されると考えて良いが、近年、ＡＤ変換器の性能が向上してきており、高計数率での計測を実現するためには、光電子増倍器の回復時間を短縮する必要がある。この場合、光電子増倍器（ＳｉＰＭ）のクエンチ抵抗値を小さくし、コンデンサ（Ｃ）及び抵抗（Ｒ）によるＣＲ時定数を小さくすることで、回復時間を短縮できる。
【０００６】
しかし、クエンチ抵抗値が小さすぎる場合、クエンチング動作ができなくなってしまう可能性があり、回復時間を短縮するには限界がある。このトレードオフを改善するために、クエンチ抵抗の代わりにトランジスタを用いるアクティブクエンチ方式が提案されているが、ＡＰＤとトランジスタを直列に接続する必要がある。光電変換素子をアレイ化するには、ＡＰＤとトランジスタを一体化することが望ましいが、高耐圧のＡＰＤと低耐圧のトランジスタを一体形成することが難しい上に、ＡＰＤの開口率を確保する必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−８９９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、高計数率可能な光検出器を提供することである。
【課題を解決するための手段】
【０００９】
実施形態によれば、複数の光電変換部が、入射する光を電荷に変換した検出信号を出力する。リセット部は、光電変換部の出力端に直列接続された抵抗に対して並列接続されており、検出信号に応じて、光電変換部の出力端をリセットレベルとする。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施の形態のフォトンカウンティングＣＴ装置の構成を示す図である。
【図２】図２は、第１の実施の形態のフォトンカウンティングＣＴ装置に設けられている検出器の平面図である。
【図３】図３は、第１の実施の形態のフォトンカウンティングＣＴ装置の検出器に設けられている検出素子の断面図である。
【図４】図４は、検出器の電荷信号読出し回路ブロック図である。
【図５】図５は、第２の実施の形態のフォトンカウンティングＣＴ装置の検出器に設けられている検出素子の断面図である。
【図６】図６は、第３の実施の形態のフォトンカウンティングＣＴ装置の検出器の電荷信号読出し回路ブロック図である。
【図７】図７は、シンチレータと組み合わせた状態の検出器の断面図である。
【発明を実施するための形態】
【００１１】
以下、光検出器を適用した実施の形態のフォトンカウンティングＣＴ装置を、図面を参照して詳細に説明する。
【００１２】
（第１の実施の形態）
第１の実施の形態のフォトンカウンティングＣＴ装置は、被検体を透過したＸ線に由来する光子（Ｘ線光子）を、フォトンカウンティング方式の検出器を用いて計数することで、ＳＮ比の高いＸ線ＣＴ画像データを再構成する。個々の光子は、異なるエネルギーを有する。フォトンカウンティングＣＴ装置は、光子のエネルギー値の計測を行うことで、Ｘ線のエネルギー成分の情報を得る。フォトンカウンティングＣＴ装置は、１種類の管電圧でＸ線管を駆動して収集された投影データを複数のエネルギー成分に分けて画像化する。
【００１３】
図１に、第１の実施の形態のフォトンカウンティングＣＴ装置の構成を示す。図１に示すように、フォトンカウンティングＣＴ装置は、架台装置１０と、寝台装置２０と、コンソール装置３０とを有する。
【００１４】
架台装置１０は、照射制御部１１と、Ｘ線発生装置１２と、検出器１３と、収集部（DAS：data acquisition system）１４と、回転フレーム１５と、駆動部１６とを有する。架台装置１０は、被検体ＰにＸ線を曝射し、被検体Ｐを透過したＸ線を計数する。
【００１５】
回転フレーム１５は、Ｘ線発生装置１２と検出器１３とを被検体Ｐを挟んで対向するように支持している。回転フレーム１５は、後述する駆動部１６によって、被検体Ｐを中心とした円軌道にて高速に回転する円環状のフレームである。
【００１６】
Ｘ線発生装置１２は、Ｘ線管１２ａと、ウェッジ１２ｂと、コリメータ１２ｃとを有する。Ｘ線発生装置１２は、Ｘ線を被検体Ｐへ曝射する装置である。Ｘ線管１２ａは、後述するＸ線発生装置１２から供給される高電圧により、被検体ＰにＸ線を曝射する真空管である。Ｘ線管１２ａは、回転フレーム１５の回転に従って回転しながら、被検体Ｐに対してＸ線ビームを曝射する。Ｘ線管１２ａは、ファン角およびコーン角を持って広がるＸ線ビームを発生する。
【００１７】
ウェッジ１２ｂは、Ｘ線管１２ａから曝射されたＸ線のＸ線量を調節するためのＸ線フィルタである。具体的には、ウェッジ１２ｂは、Ｘ線管１２ａから被検体Ｐへ曝射されるＸ線が、予め定められた分布になるように、Ｘ線管１２ａから曝射されたＸ線を透過して減衰するフィルタである。
【００１８】
例えば、ウェッジ１２ｂは、所定のターゲット角度や所定の厚みとなるようにアルミニウムを加工したフィルタである。なお、ウェッジは、ウェッジフィルター（wedge  filter）、または、ボウタイフィルター（bow-tie  filter）とも呼ばれる。コリメータ１２ｃは、後述する照射制御部１１の制御により、ウェッジ１２ｂによってＸ線量が調節されたＸ線の曝射範囲を絞り込むためのスリットである。
【００１９】
照射制御部１１は、高電圧発生部として、Ｘ線管１２ａに高電圧を供給する装置であり、Ｘ線管１２ａは、照射制御部１１から供給される高電圧を用いてＸ線を発生する。照射制御部１１は、Ｘ線管１２ａに供給する管電圧や管電流を調整することで、被検体Ｐに対して曝射されるＸ線量を調整する。また、照射制御部１１は、コリメータ１２ｃの開口度を調整することにより、Ｘ線の曝射範囲（ファン角やコーン角）を調整する。
【００２０】
駆動部１６は、回転フレーム１５を回転駆動させることによって、被検体Ｐを中心とした円軌道上でＸ線発生装置１２と検出器１３とを旋回させる。検出器１３は、Ｘ線光子が入射する毎に、当該Ｘ線光子のエネルギー値に応じた信号を出力する。Ｘ線光子は、例えばＸ線管１２ａから曝射され被検体Ｐを透過したＸ線光子である。検出器１３は、Ｘ線光子が入射する毎に、１パルスの電気信号（アナログ信号）を出力する複数の検出素子を有する。電気信号（パルス）の数を計数することで、各検出素子に入射したＸ線光子の数を計数することができる。また、この信号に対して、所定の演算処理を行うことで、当該信号の出力を引き起こしたＸ線光子のエネルギー値を計測することができる。
【００２１】
検出器１３の検出素子は、シンチレータおよび光電子増倍管（ＳｉＰＭ：Silicon Photomultipliers）等の光センサにより構成されている。検出器１３は、いわゆる「間接変換型の検出器」となっている。検出器１３は、入射したＸ線光子をシンチレータにより、一旦、シンチレータ光に変換し、シンチレータ光を光電子増倍管等の光センサで電気信号に変換する。なお、この例では、検出器１３として、いわゆる「間接変換型の検出器」を設けることとしたが、シンチレータ等を用いずに、入射されたＸ線量に対応する電荷のパルスを直接的に得る「直接変換型の検出器」を設けてもよい。
【００２２】
図２に、検出器１３の一例を示す。検出器１３は、シンチレータと光電子増倍管等の光センサにより構成される検出素子４０が、チャンネル方向（図１中のＹ軸方向）にＮ列、体軸方向（図１中のＺ軸方向）にＭ列配置された面検出器である。検出素子４０は、１光子が入射すると、１パルスの電気信号を出力する。検出素子４０が出力した個々のパルスを弁別することで、検出素子４０に入射したＸ線光子の数を計数することができる。また、パルスの強度に基づく演算処理を行うことで、計数したＸ線光子のエネルギー値を計測することができる。
【００２３】
なお、検出器１３の後段には、各検出素子４０の出力をカウントして図１に示す収集部１４に供給する、アナログフロントエンドと呼ばれる回路が設けられている。
【００２４】
収集部１４は、検出器１３の出力をカウントした結果であるカウント情報を収集する。すなわち、収集部１４は、検出器１３から出力される個々の信号を弁別して、カウント情報を収集する。カウント情報は、Ｘ線管１２ａから曝射され被検体Ｐを透過したＸ線光子が入射する毎に検出器１３（複数の検出素子４０）が出力した個々の信号から得られる情報である。具体的には、カウント情報は、検出器１３（複数の検出素子４０）に入射したＸ線光子のカウント値とエネルギー値とが対応付けられた情報である。収集部１４は、収集したカウント情報を、コンソール装置３０に送信する。
【００２５】
すなわち、収集部１４は、各検出素子４０が出力した各パルスを弁別して、Ｘ線光子の検出素子４０への各入射位置（検出位置）におけるカウント値と、当該Ｘ線光子のエネルギー値とをカウント情報として、Ｘ線管１２ａの位相（管球位相）ごとに収集する。収集部１４は、例えばカウントに用いたパルス（電気信号）を出力した検出素子４０の位置を、入射位置とする。また、収集部１４は、電気信号に対して、所定の演算処理を行うことで、Ｘ線光子のエネルギー値を計測する。
【００２６】
次に、図１に示す寝台装置２０は、被検体Ｐを載せる装置であり、天板２２と、寝台駆動装置２１とを有する。天板２２は、被検体Ｐを載置する板であり、寝台駆動装置２１は、天板２２をＺ軸方向へ移動して、被検体Ｐを回転フレーム１５内に移動させる。
【００２７】
なお、架台装置１０は、例えば、天板２２を移動させながら回転フレーム１５を回転させて被検体Ｐを螺旋状にスキャンするヘリカルスキャンを実行する。または、架台装置１０は、天板２２を移動させた後に、被検体Ｐを一の位置に固定したままで回転フレーム１５を回転させて被検体Ｐを円軌道でスキャンするコンベンショナルスキャンを実行する。または、架台装置１０は、天板２２の位置を一定間隔で移動させてコンベンショナルスキャンを複数のスキャンエリアで行うステップアンドシュート方式でコンベンショナルスキャンを実行する。
【００２８】
次に、コンソール装置３０は、入力部３１と、表示部３２と、スキャン制御部３３と、前処理部３４と、第１記憶部３５と、再構成部３６と、第２記憶部３７と、制御部３８との各機能を有する。コンソール装置３０は、操作者によるフォトンカウンティングＣＴ装置の操作を受け付けると共に、架台装置１０によって収集された計数情報を用いてＸ線ＣＴ画像を再構成する。
【００２９】
入力部３１は、フォトンカウンティングＣＴ装置の操作者がマウスまたはキーボード等を操作することで入力された各種指示および各種設定の情報を、制御部３８に転送する。例えば、入力部３１は、操作者から、Ｘ線ＣＴ画像データの撮影条件、Ｘ線ＣＴ画像データを再構成する際の再構成条件、およびＸ線ＣＴ画像データに対する画像処理条件等を受け付ける。
【００３０】
表示部３２は、操作者によって参照されるモニタ装置であり、制御部３８による制御のもと、Ｘ線ＣＴ画像データを表示し、また、入力部３１を介して操作者から各種指示および各種設定等を受け付けるためのＧＵＩ（Graphical  User  Interface）を表示する。
【００３１】
スキャン制御部３３は、制御部３８の制御のもと、照射制御部１１、駆動部１６、収集部１４および寝台駆動装置２１の動作を制御することで、架台装置１０におけるカウント情報の収集処理を制御する。
【００３２】
前処理部３４は、収集部１４から送信されたカウント情報に対して、対数変換処理、オフセット補正、感度補正、ビームハードニング補正等の補正処理を行うことで、投影データを生成する。
【００３３】
第１記憶部３５は、前処理部３４により生成された投影データを記憶する。すなわち、第１記憶部３５は、Ｘ線ＣＴ画像データを再構成するための投影データ（補正済み計数情報）を記憶する。
【００３４】
再構成部３６は、第１記憶部３５が記憶する投影データを用いてＸ線ＣＴ画像データを再構成する。再構成方法としては、種々の方法があり、例えば、逆投影処理が挙げられる。また、逆投影処理としては、例えば、ＦＢＰ（Filtered  Back  Projection）法による逆投影処理が挙げられる。また、再構成部３６は、Ｘ線ＣＴ画像データに対して各種画像処理を行うことで、画像データを生成する。再構成部３６は、再構成したＸ線ＣＴ画像データや、各種画像処理により生成した画像データを第２記憶部３７に格納する。
【００３５】
ここで、フォトンカウンティングＣＴ装置で得られるカウント情報から生成された投影データには、被検体Ｐを透過することで減弱されたＸ線のエネルギー情報が含まれている。このため、再構成部３６は、例えば、特定のエネルギー成分のＸ線ＣＴ画像データを再構成することができる。また、再構成部３６は、例えば、複数のエネルギー成分それぞれのＸ線ＣＴ画像データを再構成することができる。
【００３６】
また、再構成部３６は、例えば、各エネルギー成分のＸ線ＣＴ画像データの各画素にエネルギー成分に応じた色調を割り当て、エネルギー成分に応じて色分けされた複数のＸ線ＣＴ画像データを生成することができ、更に、これら複数のＸ線ＣＴ画像データを重畳した画像データを生成することができる。
【００３７】
制御部３８は、架台装置１０、寝台装置２０およびコンソール装置３０の動作を制御することによって、フォトンカウンティングＣＴ装置の全体制御を行う。具体的には、制御部３８は、スキャン制御部３３を制御することで、架台装置１０で行われるＣＴスキャンを制御する。また、制御部３８は、前処理部３４や、再構成部３６を制御することで、コンソール装置３０における画像再構成処理や画像生成処理を制御する。また、制御部３８は、第２記憶部３７が記憶する各種画像データを表示部３２に表示制御する。
【００３８】
次に、図３に、検出器１３の検出素子４０の断面図を示す。各検出素子４０は、光電変換部の一例として、縦×横が、例えば５個×５個＝２５個等の複数のアバランシェ・フォト・ダイオード（ＡＰＤ：Avalanche  Photo  Diode）５０を、それぞれ有している。各ＡＰＤ５０は、半導体基板に対して半導体製造プロセスを施すことで一括して形成される。具体的には、まず、Ｎ型半導体基板４１に、エピタキシャル成長によりｐ−型半導体層４２を形成する。次に、ｐ−型半導体層４２の一部がｐ＋型半導体層４３となるように、不純物（例えば、ボロン）を注入する。これにより、Ｎ型半導体基板４１上に複数のＡＰＤ５０が形成される。各ＡＰＤ５０の配列方向である、図３に示すＸ方向（＝図２のチャンネル方向）、または、Ｘ方向と直交する方向（＝図２の体軸方向）における長さは、例えば８００μｍである。
【００３９】
次に、各ＡＰＤ５０が互いに電気的に干渉しないように、各ＡＰＤ５０の素子分離を行う。素子分離は、各ＡＰＤ５０の間の領域を、例えばＤｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏ１ａｔｉｏｎ構造、または、例えばリン等の不純物の注入によるチャネルストッパー構造とすることで行う。素子分離により、各ＡＰＤ５０の間には、チャネルストッパー領域４４が形成される。この素子分離を行うときに、ｐ−型半導体層４２のシンチレータ層を設ける側の面における、複数のＡＰＤ５０からなる検出素子４０と検出素子４０との間の領域（＝画素領域と画素領域との画素間の領域）が、Ｓｉ（シリコン）から構成されるように調整する。すなわち、チャネルストッパー領域４４における、シンチレータ層側の面がＳｉで構成されるように調整する。
【００４０】
次に、複数のＡＰＤ５０を形成したｐ−型半導体層４２上に、ＡＰＤ５０を間に挟むかたちで一対の不活性領域４５を形成し、絶縁層４６で被覆する。次に、不活性領域４５に、ＡＰＤ５０に直列に接続したパッシブクエンチ用のクエンチ抵抗５１を形成する。クエンチ抵抗５１は、抵抗の一例であり、例えばポリシリコンを用いて形成されている。次に、絶縁層４７を形成した後に、ＡＰＤ５０及びクエンチ抵抗５１を導通させるためのコンタクト層（コンタクトホール）４８を形成する。そして、第１の配線層５２を形成し、コンタクト層（コンタクトホール）４８を介してクエンチ抵抗５１と導通させる。
【００４１】
次に、上述の不活性領域４５上に、リセット部の一例であるリセットＴＦＴ（薄膜トランジスタ：Thin  Film  Transistor）５３を形成する。一例ではあるが、リセットＴＦＴ５３は、ボトムゲート構造となっている。また、リセットＴＦＴ５３と共に、ＡＰＤ５０の出力を所定の利得で増幅して出力するＴＦＴで形成されたアンプ回路５５を形成する。
【００４２】
すなわち、まず、第１の配線層５２と同時に、リセットＴＦＴ５３のゲート電極５６およびアンプ回路５５のゲート電極を形成する。次に、ゲート絶縁膜５７を成膜する。ゲート絶縁膜５７としては、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム、およびそれらの積層膜を用いることができる。その後、リセットＴＦＴ５３の半導体層（チャネル層６３）およびアンプ回路５５の半導体層（チャネル層６４）を形成する。また、少なくともリセットＴＦＴ５３のチャネル層６３は、例えばスパッタ法により、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）のうち、いずれかまたは複数を含む酸化物半導体で形成する。なお、アンプ回路５５のチャネル層６４も、例えばスパッタ法により、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）のうち、いずれかまたは複数を含む酸化物半導体で形成してもよい。
【００４３】
次にエッチング保護膜５８を成膜し、３００℃〜５００℃程度の熱処理を施す。エッチング保護膜５８の材料は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム、およびそれらの積層構造を用いることができる。また、熱処理の雰囲気は、窒素などの不活性雰囲気、または、不活性雰囲気に酸素または水素を含有した混合雰囲気を用いることができる。
【００４４】
次に、エッチング保護膜５８およびゲート絶縁膜５７を開口し、第２の配線層５４、リセットＴＦＴ５３のドレイン電極５９とソース電極６０、およびアンプ回路５５のドレイン電極６５とソース電極６６を形成する。リセットＴＦＴ５３のドレイン電極５９およびソース電極６０は、パッシブクエンチ用のクエンチ抵抗５１の両端にそれぞれ電気的に接続される。これにより、リセットＴＦＴ５３による並列パスが形成され、高速なクエンチ動作が行われる。また、リセットＴＦＴ５３のゲート電極５６には、アンプ回路５５の出力端が接続される。これにより、リセットＴＦＴ５３は、アンプ回路５５の出力で駆動制御される。
【００４５】
次に、パッシベーション膜６１を形成する。なお、リセットＴＦＴ５３の製造プロセスにおいて、例えば第１の配線層５２の形成前、または、半導体層の形成前に平坦化処理を実施してもよい。平坦化処理の方法としては、化学機械研磨、塗布絶縁膜（例えばＳＯＧ：Spin  on  Glass：塗布ガラス）、ＢＰＳＧ（Boro-phospho  silicate  glass）またはＰＳＧ（Phosphorus  Silicon  Glass）を用いたリフローなどを利用できる。また、リセットＴＦＴ５３は、ボトムゲート構造としたが、トップゲート構造等の他の構造でもよい。
【００４６】
最後に、Ｎ型半導体基板４１の裏面側に、電極層６２を形成する。電極層６２は、ＡＰＤ５０のカソード電極として機能する。これにより、アクティブクエンチを実施するＡＰＤ５０（検出素子４０）を備えた検出器１３が完成する。
【００４７】
図４に、ＡＰＤ５０から電荷の読み出しを行う読出し回路のブロック図を示す。図４に示すように、読出し回路は、ガイガーモードで動作するＡＰＤ５０と、パッシブクエンチ用のクエンチ抵抗５１とを直列に接続し、アクティブクエンチ用のリセットＴＦＴ５３を、クエンチ抵抗５１に対して並列に接続している。ＡＰＤ５０のアノード端Ａには、フォトン信号を増幅するアンプ回路５５が接続されている。アンプ回路５５の出力端は、リセットＴＦＴ５３のゲートＧに接続されている。リセットＴＦＴ５３のソースＳは、キャパシタ７０とアンプ回路５５との接続間に接続されている。また、リセットＴＦＴ５３のドレインＤは、低速アナログパス用出カ端子６７とクエンチ抵抗５１との接続間（クエンチ抵抗の反ＡＰＤ５０側）に接続されている。また、高速アナログ信号を読む手段として、ＡＰＤ５０のアノード端Ａに、ＡＣカップリングによる直流成分除去のためのキャパシタ７０が設けられている。
【００４８】
また、読出し回路は、ＡＰＤ５０用の電源入力端子６６と、アンプ回路５５用の電源入力端子（図示せず）と、低速アナログパス用出カ端子６７、高速デジタルパス用出力端子６８、ＡＣカップリング用のキャパシタ７０を設ける場合は、高速アナログパス用出力端子６９の合計５端子または６端子を有する。
【００４９】
このような読み出し回路において、ＡＰＤ５０がフォトンを受光すると、光電変換により生成した電子正孔対がＡＰＤ５０内部で増幅され、ＡＰＤ５０のアノードＡおよびカソードＫにおける空乏層容量に、生成され増幅された電荷が充電される。これにより、ＡＰＤ５０のアノード端Ａの電位が即座に上昇する。この際、クエンチ抵抗５１により生成された電荷は電流に変換され、クエンチ抵抗５１と空乏層容量による放電時定数を有するアナログパルスとして、低速アナログパス用出カ端子６７および高速アナログパス用出力端子６９を介して出カされる。高速アナログパス用出力端子６９を介して出力されるアナログパルスは、キャパシタ７０によりＡＣカップルされているため、アナログパルスの内の高周波成分のみが出力される。
【００５０】
一方、アンプ回路５５は、ＡＰＤ５０のアノード端Ａの電位を増幅し、電源レベルの信号（デジタル値としてのＨｉｇｈレベル）を、高速デジタルパス用出力端子６８を介して出力する。このアンプ回路５５からの出力は、リセットＴＦＴ５３のゲートＧにフィードバックされる。これにより、リセットＴＦＴ５３が駆動されリセット動作を行う。リセットＴＦＴ５３がリセット動作を行うと、クエンチ抵抗５１と空乏層容量による放電時定数よりも速い時定数でＡＰＤ５０のアノード端Ａの電荷を放電することができる。
【００５１】
放電動作が終了すると、ＡＰＤ５０のアノード端Ａは、リセットレベルとなり、アンプ回路５５の出力もＧＮＤレベル（デジタル値としてのＬｏｗレベル）にリセットされる。これにより、クエンチ抵抗５１とＡＰＤ５０の空乏層容量による放電時定数よりも高速にＡＰＤ５０をリセットすることができる。
【００５２】
以上の説明から明らかなように、第１の実施の形態のフォトンカウンティングＣＴ装置は、ＡＰＤ５０上にクエンチ抵抗５１およびリセットＴＦＴ５３を積層し、ＡＰＤ５０の出力でリセットＴＦＴ５３を駆動する。これにより、クエンチ抵抗５１とＡＰＤ５０の空乏層容量による放電時定数よりも高速にＡＰＤ５０をリセットする高速クエンチ動作を行うことができる。従って、微弱光の高計数率測定を可能とすることができる。なお、一例ではあるが、微弱光とは、「１０１０ｃｐｓ」程度の線量の光である。
【００５３】
（第２の実施の形態）
次に、第２の実施の形態のフォトンカウンティングＣＴ装置の説明をする。この第２の実施の形態のフォトンカウンティングＣＴ装置は、リセットＴＦＴ５３のゲート電極を、パッシブクエンチ用のクエンチ抵抗と同じ材料を用いて形成することで、第１の配線層５２の製造工程を省略したものである。
【００５４】
図５に、第２の実施の形態のフォトンカウンティングＣＴ装置の検出器１３の検出素子４０の断面図を示す。各検出素子４０は、上述のように半導体基板に対して半導体製造プロセスを施すことで一括して形成された複数のＡＰＤ５０を、それぞれ有している。具体的には、まず、Ｎ型半導体基板４１に、エピタキシャル成長によりｐ−型半導体層４２を形成する。次に、ｐ−型半導体層４２の一部がｐ＋型半導体層４３となるように、不純物（例えば、ボロン）を注入する。これにより、Ｎ型半導体基板４１上に複数のＡＰＤ５０が形成される。
【００５５】
次に、各ＡＰＤ５０が互いに電気的に干渉しないように、各ＡＰＤ５０の間の領域を、例えばＤｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏ１ａｔｉｏｎ構造、または、例えばリン等の不純物の注入によるチャネルストッパー構造とすることで素子分離を行う。素子分離により、各ＡＰＤ５０の間には、チャネルストッパー領域４４が形成される。この素子分離を行うときに、ｐ−型半導体層４２のシンチレータ層を設ける側の面における、複数のＡＰＤ５０からなる検出素子４０と検出素子４０との間の領域（＝画素領域と画素領域との画素間の領域）が、Ｓｉ（シリコン）から構成されるように調整する。すなわち、チャネルストッパー領域４４における、シンチレータ層側の面がＳｉで構成されるように調整する。
【００５６】
次に、複数のＡＰＤ５０を形成したｐ−型半導体層４２上に、ＡＰＤ５０を間に挟むかたちで一対の不活性領域４５を形成し、絶縁層４６で被覆する。次に、不活性領域４５上に、例えばポリシリコンを用いて、リセットＴＦＴ５３のゲート電極７１を形成すると共に、同じポリシリコンを用いて、パッシブクエンチ用のクエンチ抵抗と上述の第１の配線層５２とを兼ねた抵抗層７２，７３を形成する。抵抗層７２は、ＡＰＤ５０に直列接続される。
【００５７】
次に、ゲート絶縁膜５７を成膜する。ゲート絶縁膜５７としては、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム、およびそれらの積層膜を用いることができる。ゲート絶縁膜５７を形成した後に、コンタクト層（コンタクトホール）４８を形成し、ＡＰＤ５０及び抵抗層７２を導通させる。
【００５８】
次に、上述の不活性領域４５上にリセットＴＦＴ５３を形成する。一例ではあるが、リセットＴＦＴ５３は、ボトムゲート構造となっている。また、リセットＴＦＴ５３と共に、ＡＰＤ５０の出力を所定の利得で増幅して出力するＴＦＴで形成されたアンプ回路５５を形成する。
【００５９】
すなわち、まず、リセットＴＦＴ５３のゲート電極７１、抵抗層７２，７３およびアンプ回路５５のゲート電極を形成する。次にエッチング保護膜５８を成膜し、３００℃〜５００℃程度の熱処理を施す。エッチング保護膜５８の材料は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム、およびそれらの積層構造を用いることができる。また、熱処理の雰囲気は、窒素などの不活性雰囲気、または、不活性雰囲気に酸素または水素を含有した混合雰囲気を用いることができる。
【００６０】
次に、エッチング保護膜５８を開口し、リセットＴＦＴ５３の半導体層（チャネル層６３）およびアンプ回路５５の半導体層（チャネル層６４）を形成する。また、少なくともリセットＴＦＴ５３のチャネル層６３は、例えばスパッタ法により、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）のうち、いずれかまたは複数を含む酸化物半導体で形成する。なお、アンプ回路５５のチャネル層６４も、例えばスパッタ法により、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）のうち、いずれかまたは複数を含む酸化物半導体で形成してもよい。
【００６１】
次に、エッチング保護膜５８を開口し、第２の配線層５４、リセットＴＦＴ５３のドレイン電極５９とソース電極６０、およびアンプ回路５５のドレイン電極６５とソース電極６６を形成する。リセットＴＦＴ５３のドレイン電極５９およびソース電極６０は、パッシブクエンチ用の抵抗層７２の両端にそれぞれ電気的に接続される。これにより、リセットＴＦＴ５３による並列パスが形成され、高速なクエンチ動作が行われる。また、リセットＴＦＴ５３のゲート電極７１には、アンプ回路５５の出力端が接続される。これにより、リセットＴＦＴ５３は、アンプ回路５５の出力で駆動制御される。
【００６２】
次に、パッシベーション膜６１を形成する。なお、リセットＴＦＴ５３の製造プロセスにおいて、例えば半導体層の形成前に平坦化処理を実施してもよい。平坦化処理の方法としては、化学機械研磨、塗布絶縁膜（例えばＳＯＧ：Spin  on  Glass：塗布ガラス）、ＢＰＳＧ（Boro-phospho  silicate  glass）またはＰＳＧ（Phosphorus  Silicon  Glass）を用いたリフローなどを利用できる。また、リセットＴＦＴ５３は、ボトムゲート構造としたが、トップゲート構造等の他の構造でもよい。
【００６３】
最後に、Ｎ型半導体基板４１の裏面側に、電極層６２を形成する。電極層６２は、ＡＰＤ５０のカソード電極として機能する。これにより、アクティブクエンチを実施するＡＰＤ５０（検出素子４０）を備えた検出器１３が完成する。
【００６４】
このような第２の実施の形態のフォトンカウンティングＣＴ装置の場合、例えばポリシリコンを用いて、リセットＴＦＴ５３のゲート電極７１を形成すると共に、同じポリシリコンを用いて、パッシブクエンチ用のクエンチ抵抗と上述の第１の配線層５２とを兼ねた抵抗層７２，７３を形成している。これにより、リセットＴＦＴ５３のゲート電極７１とクエンチ抵抗（抵抗層７２）とを共通化でき、第１の配線層５２（図３参照）の製造工程を省略できる他、上述の第１の実施の形態と同じ効果を得ることができる。
【００６５】
（第３の実施の形態）
次に、第３の実施の形態のフォトンカウンティングＣＴ装置の説明をする。この第３の実施の形態のフォトンカウンティングＣＴ装置は、ＡＰＤ５０から電荷の読み出しを行う読出し回路として、入射光子数をカウントしてデジタル出力する読出し回路を設けたものである。なお、上述の各実施の形態と以下に説明する第３の実施の形態とでは、読出し回路のみが異なる。このため、以下、差異となる読み出し回路の説明のみ行い、重複説明は省略する。
【００６６】
図６に、第３の実施の形態のフォトンカウンティングＣＴ装置に設けられている、ＡＰＤ５０から電荷の読み出しを行う読出し回路のブロック図を示す。この図６においては、第１の実施の形態で説明した読み出し回路（図４参照）と同じ動作を示す箇所には、図面上、同じ符号を付している。図６からわかるように、第３の実施の形態のフォトンカウンティングＣＴ装置は、リセットスイッチ８１を備えた積分回路８２、比較器８４、カウンタ８５、およびメモリ８６を有している。
【００６７】
リセットスイッチ８１は、所定の計測時間毎にリセット動作する。積分回路８２は、リセットスイッチ８１がリセット動作し、次にリセット動作するまでの間（＝計測時間）、アンプ回路５５からの出力を積分処理し、比較器８４に供給する。比較器８４は、閾値入力端子８３から入力される閾値と、比較器８４からの積分出力とを比較することで、ＡＰＤ５０で検出されたＸ線検出出力をデジタル化する。比較器８４は、積分出力が閾値以上となっている間、ハイレベル（１）の比較出力を出力し、積分出力が閾値未満の間、ローレベル（０）の比較出力を出力する。
【００６８】
カウンタ８５は、ハイレベルの比較出力の数をカウントする。カウンタ８５は、カウント値を、高速デジタルパス用出力端子６８を介して出力する。また、カウンタ８５は、カウント値を、例えばレジスタまたはＳＲＡＭ（Static  Random  Access  Memory）等で形成されたメモリ８６に供給する。メモリ８６は、カウント値を記憶する。メモリ８６に記憶されたカウント値は、図１に示した制御部３８の読み出し制御に応じて読み出され、出力端子８７を介して出力される。
【００６９】
このような第３の実施の形態のフォトンカウンティングＣＴ装置は、入射光子数をカウントしてデジタル出力することができる。また、フォトン入射イベント数を、ＡＰＤ５０毎に記憶できる他、上述の実施の形態と同じ効果を得ることができる。
【００７０】
最後に、図７に、シンチレータが組み合わされた状態の検出器１３の断面図を示す。図７において、シンチレータ層９０は、画素領域毎に反射部材９１で分離されている。反射部材９１で分離された、シンチレータ層９０の各画素領域の配列方向（Ｘ方向）における長さは、例えば９００μｍである。また、反射部材９１の対向面の幅は、例えば１００μｍである。
【００７１】
反射部材９１で各画素領域に対床する領域毎に分離されたシンチレータ層９０は、接着層９２を介してパッシベーション膜６１に接合されている。接着層９２の厚みは、例えば５０μｍである。
【００７２】
以上、本発明の実施の形態を説明したが、各実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上述の各実施の形態は、単独で用いることも可能であるが、いくつか組み合わせてもさらに大きな効果を得ることができる。また、回路構成も、一例として説明した上述の各実施の形態に限定されるものではない。各実施の形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１０  架台装置
１１  照射制御部
１２  Ｘ線発生装置
１３  検出器
１４  収集部
１５  回転フレーム
１６  駆動部
２０  寝台装置
２１  寝台駆動装置
２２  天板
３０  コンソール装置
３１  入力部
３２  表示部
３３  スキャン制御部
３４  前処理部
３５  第１記憶部
３６  再構成部
３７  第２記憶部
３８  制御部
４０  検出素子
４１  Ｎ型半導体基板
４２  ｐ−型半導体層
４３  ｐ＋型半導体層
４４  チャネルストッパー領域
４５  不活性領域
４６  絶縁層
４７  絶縁層
４８  コンタクト層（コンタクトホール）
５０  ＡＰＤ
５１  クエンチ抵抗
５２  第１の配線層
５３  リセットＴＦＴ
５４  第２の配線層
５５  アンプ回路
５６  ゲート電極
５７  ゲート絶縁膜
５８  エッチング保護膜
５９  ドレイン電極
６０  ソース電極
６１  パッシベーション膜
６２  電極層
６３  チャネル層
６４  チャネル層
６５  ドレイン電極
６６  ソース電極
７１  ゲート電極
７２  抵抗層
８１  リセットスイッチ
８２  積分回路
８４  比較器
８５  カウンタ
８６  メモリ
９０  シンチレータ層
９１  反射部材
９２  接着層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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