(57)【要約】【課題】低電流でのスイッチング動作を実現できる抵抗変化型記憶装置およびその製造方法を提供する。【解決手段】一実施形態の抵抗変化型記憶装置は、基板と、第１および第２の配線と、記憶素子と、を持つ。前記第１および第２の配線は、互いに交差するように前記基板上に配置される。前記記憶素子は、前記第１および第２の配線間で前記第１および第２の配線の交点に配置される。前記記憶素子は、第１および第２の電極と、抵抗変化膜と、酸化タンタル（ＴａＯｘ）層と、を含む。第１の電極は、前記第１の配線に電気的に接続される。抵抗変化膜は、前記第１の電極上に成膜される。前記第２の電極は、前記抵抗変化膜の上に形成され、前記第２の配線に電気的に接続される。前記酸化タンタル（ＴａＯｘ）層は、前記第１の電極と前記抵抗変化膜の間に配置され、前記抵抗変化膜と接する。【選択図】図１
2015061078.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
互いに交差するように前記基板上に配置される第１および第２の配線と、  
前記第１および第２の配線間で前記第１および第２の配線の交点に配置された記憶素子と、
を備え、
前記記憶素子は、
前記第１の配線に電気的に接続される第１の電極と、
前記第１の電極上に成膜された抵抗変化膜と、
前記抵抗変化膜の上に形成され、前記第２の配線に電気的に接続される第２の電極と、
前記第１の電極と前記抵抗変化膜の間に配置された酸化タンタル（ＴａＯｘ）層と、を含み、前記酸化タンタル（ＴａＯｘ）層は前記抵抗変化膜と接することを特徴とする抵抗変化型記憶装置。
【請求項２】
前記酸化タンタル（ＴａＯｘ）層は、前記抵抗変化膜との界面において化学量論に近い組成を有することを特徴とする請求項１に記載の抵抗変化型記憶装置。
【請求項３】
２．０≦Ｘ≦２．５であることを特徴とする請求項２に記載の抵抗変化型記憶装置。
【請求項４】
前記第１の電極の材料は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、不純物がドープされたポリシリコン、タングステン（Ｗ）および窒化タングステン（ＷＮ）のいずれかを含み、
前記第２の電極の材料は、窒化チタン（ＴｉＮ）、不純物がドープされたポリシリコン、窒化タンタル（ＴａＮ）、タングステン（Ｗ）および窒化タングステン（ＷＮ）から選択されることを特徴とする請求項１乃至３のいずれかに記載の抵抗変化型記憶装置。
【請求項５】
基板上に第１の配線を形成することと、
前記第１の配線上に記憶素子を形成することと、
前記記憶素子が前記第１の配線との交点に配置されるように前記記憶素子上に第２の配線を形成することと、
を備え、
前記記憶素子を形成することは、
前記第１の配線上に第１の電極を形成することと、
前記第１の電極上に酸化タンタル（ＴａＯｘ）層を形成することと、
前記酸化タンタル（ＴａＯｘ）層上の抵抗変化膜を成膜することと、
前記抵抗酸化膜上に第２の電極を形成することと、
を含む、
抵抗変化型記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（以下、単に「ＲｅＲＡＭ」という）の高速大容量化を実現するため、スィッチング電流（抵抗素子を高抵抗状態と低抵抗状態、または、低抵抗状態と高抵抗状態を遷移させるのに必要な電流）として小さな値が要求されてきている。このため、数μAレベルの電流でもスイッチング動作を行うことができる抵抗変化膜が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、低電流でのスイッチング動作を実現できる抵抗変化型記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００４】
一実施形態の抵抗変化型記憶装置は、基板と、第１および第２の配線と、記憶素子と、を持つ。前記第１および第２の配線は、互いに交差するように前記基板上に配置される。前記記憶素子は、前記第１および第２の配線間で前記第１および第２の配線の交点に配置される。前記記憶素子は、第１および第２の電極と、抵抗変化膜と、酸化タンタル（ＴａＯｘ）層と、を含む。第１の電極は、前記第１の配線に電気的に接続される。抵抗変化膜は、前記第１の電極上に成膜される。前記第２の電極は、前記抵抗変化膜の上に形成され、前記第２の配線に電気的に接続される。前記酸化タンタル（ＴａＯｘ）層は、前記第１の電極と前記抵抗変化膜の間に配置され、前記抵抗変化膜と接する。
【図面の簡単な説明】
【０００５】
【図１】実施形態１による抵抗変化型記憶装置の主要部の概略構成を示す斜視図の一例。
【図２】図１に示す平面クロスポイント抵抗変化型記憶装置の概略構成を示す平面図の一例。
【図３】図１に示す平面クロスポイント抵抗変化型記憶装置の記憶素子の具体的構成を示す正面図の一例。
【図４】図３に示す構成の記憶素子において、低電流動作が観察された場合の組成割合の一例を示すグラフ。
【図５】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図６】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図７】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図８】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図９】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１０】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１１】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１２】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１３】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１４】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１５】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１６】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１７】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１８】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図１９】図１に示す平面クロスポイント抵抗変化型記憶装置の変形例を示す図の例。
【図２０】実施形態１による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２１】実施形態１による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２２】実施形態１による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２３】実施形態１による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２４】実施形態１による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２５】実施形態２による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２６】実施形態２による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２７】実施形態２による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２８】実施形態２による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図２９】実施形態２による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図３０】実施形態３による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図３１】実施形態３による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図３２】実施形態３による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図３３】実施形態３による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図３４】実施形態３による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図３５】実施形態３による抵抗変化型記憶装置の製造方法を説明するための略示断面図の例。
【図３６】実施形態２による抵抗変化型記憶装置の主要部を示す略示断面図の一例。
【図３７】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図３８】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図３９】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図４０】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図４１】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図４２】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図４３】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図４４】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【図４５】図１に示す平面クロスポイント抵抗変化型記憶装置の他の変形例を示す図の例。
【発明を実施するための形態】
【０００６】
以下、実施形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。添付の図面は、それぞれ発明の説明とその理解を促すためのものであり、各図における形状や寸法、比などは実際の装置と異なる個所がある点に留意されたい。
【０００７】
本明細書において、「積層」は、互いに接して重ねられる場合の他、間に他の層が介挿されて重ねられる場合をも含む。また、「上に設けられる」とは、直接接して設けられる場合の他、間に他の層が介挿されて設けられる場合をも含む。さらに、「主面」は、基板の表面のうち、素子が形成される表面をいう。
【０００８】
（１）実施形態１による抵抗変化型記憶装置
図１は、実施形態１による抵抗変化型記憶装置の概略構成を示す斜視図の一例であり、図２は、その略示平面図である。
【０００９】
図１および図２に示すように、本実施形態の抵抗変化型記憶装置は、基板Ｓと、ワード線ＷＬと、電流制御素子１０と、抵抗変化型記憶素子ＳＣと、ビット線ＢＬとを含む。
【００１０】
基板Ｓは、本実施形態においては、シリコンウェーハが用いられるが、このような半導体基板に限るものではなく、例えばガラス基板やセラミック基板などの絶縁基板も使用可能である。
【００１１】
ワード線ＷＬは、基板Ｓの主面１に水平な面内の一方向、図１では、Ｘ方向に延在し、主面１内でＸ方向に直交するＹ方向に所定ピッチで複数本繰り返して基板Ｓ上に配置される。
【００１２】
ビット線ＢＬは、本実施形態においてＹ方向に延在し、Ｘ方向に所定ピッチで複数本繰り返してワード線ＷＬ上に配置される。これにより、ワード線ＷＬおよびビット線ＢＬは、上面視においてマトリクス状に配置される。本実施形態においてワード線ＷＬおよびビット線ＢＬは、例えば第１および第２の配線にそれぞれ対応する。
【００１３】
ワード線ＷＬとビット線ＢＬとが交差する各点には、電流制御素子１０と抵抗変化型記憶素子ＳＣとの積層体が設けられる。
【００１４】
抵抗変化型記憶素子ＳＣは、本実施形態において、下部電極ＬＥ、酸化ハフニウム（ＨｆＯｘ）で構成される抵抗変化膜ＲＷ、および上部電極ＵＥを含む。下部電極ＬＥは電流制御素子１０を介してワード線ＷＬと電気的に接続され、上部電極ＵＥはビット線ＢＬと電気的に接続される。本実施形態において、下部電極ＬＥは例えば第１の電極に対応し、また、上部電極ＵＥは例えば第２の電極に対応する。
【００１５】
以上の構成は、基板Ｓの主面１の法線方向、すなわちＺ方向に複数段だけ反復して形成され、これにより、本実施形態の抵抗変化型記憶装置は、いわゆる平面クロスポイント型の３次元構造の記憶装置をなす。
【００１６】
電流制御素子１０は、例えば半導体を有するダイオードで構成されている。
なお、特に図示しないが、基板Ｓとワード線ＷＬとの間には、読み出し・書き込み時に任意の抵抗変化型記憶素子ＳＣを選択するための制御回路が配置されている。この制御回路が、電流制御素子１０の特性を考慮し、ワード線、および、ビット線に与える電圧を調整することにより抵抗変化型記憶素子ＳＣの選択、非選択を制御でき、クロスポイントアレイでのスイッチング動作を可能にしている。
【００１７】
抵抗変化型記憶素子ＳＣのより具体的な構成について図３を参照して説明する。図３に示すように、本実施形態の抵抗変化型記憶装置を構成する抵抗変化型記憶素子ＳＣ１は、下部電極ＬＥが窒化タンタル（ＴａＮ）で構成され、上部電極ＵＥが窒化チタン（ＴｉＮ）で構成される。
【００１８】
抵抗変化膜ＲＷと下部電極ＬＥとの間には酸化タンタル（ＴａＯｘ）が配置されている。酸化タンタル（ＴａＯｘ）は一方の面が抵抗変化膜ＲＷと接しており、他方の面が窒化タンタル（ＴａＮ）と接している。また、酸化タンタル（ＴａＯｘ）が抵抗変化に影響を与えている場合は、抵抗変化膜ＲＷ膜の一部（抵抗変化膜ＲＷ膜の界面層）と解することができる。
【００１９】
酸化タンタル（ＴａＯｘ）層の厚さは、０．１ｎｍ〜３．０ｎｍの範囲内であればよく、特に、０．１ｎｍ〜２．０ｎｍの範囲内がより好ましい。
【００２０】
酸化タンタル（ＴａＯｘ）層と抵抗変化膜ＲＷの界面付近において酸化タンタル（ＴａＯｘ）層での（Ｔａ）と酸素（Ｏ）との組成割合としては、化学量論（Ｓｔｏｉｃｈｉｏｍｅｔｒｉｃ）であるｘ＝２．５に近い値が好ましい。
【００２１】
図４のグラフは、図３に示す構成の記憶素子ＳＣ１において、低い電流でスイッチング動作が観察された場合の組成割合の一例を示す。図４の縦軸は、各層の元素濃度を示したものである。グラフの左端は、抵抗変化素子ＲＷ（ＨｆＯｘ）層に対応する。図４のグラフにおいて、酸化タンタル（ＴａＯｘ）のｘの値は約２．０≦ｘ≦２．５の範囲である。また、酸化タンタル（ＴａＯｘ）層と抵抗変化膜ＲＷの界面付近における酸化タンタル（ＴａＯｘ）層でのタンタル（Ｔａ）と酸素（Ｏ）との組成割合として、化学量論であるｘ＝２．５に近い値となっている。
【００２２】
また、酸化タンタル（ＴａＯｘ）中の酸素の割合は、窒化タンタル（ＴａＮ）と酸化タンタル（ＴａＯｘ）界面で小さく、抵抗変化膜ＲＷ側に近づくにしたがい徐々に大きくなっている。
【００２３】
また、酸化タンタル（ＴａＯｘ）には窒素が含有されていても良い。なお、酸化タンタル（ＴａＯｘ）に含まれる窒素の量は酸素の量よりも少ない。また、窒素の濃度は窒化タンタル（ＴａＮ）と酸化タンタル（ＴａＯｘ）界面で高く、抵抗変化膜ＲＷに行くに従い徐々に割合が小さくなっている。
【００２４】
抵抗変化型記憶素子ＳＣの構成については、図３に示す形態に限ることなく、様々な変形例が可能である。
【００２５】
例えば図３に示す構成のうち、上部電極ＵＥの材料を窒化チタン（ＴｉＮ）から他の導体に変更可能である。図５乃至図７に示す抵抗変化型記憶素子ＳＣ１１乃至ＳＣ１３は、それぞれ上部電極ＵＥとして不純物がドープされたポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ）、窒化タンタル（ＴａＮ）およびタングステン（Ｗ）を用いた例である。
【００２６】
また、図３に示す構成のうち、下部電極ＬＥの材料を窒化タンタル（ＴａＮ）から他の導体に変更することも可能である。
【００２７】
図８乃至図１１に示す抵抗変化型記憶素子ＳＣ２０乃至ＳＣ２３は、図３および図５乃至図７にそれぞれ示すＳＣ１およびＳＣ１１乃至ＳＣ１３の下部電極ＬＥの材料を窒化タンタル（ＴａＮ）から窒化チタン（ＴｉＮ）に変更した例である。
【００２８】
図１２乃至図１５に示す抵抗変化型記憶素子ＳＣ３０乃至ＳＣ３３は、図８乃至図１１にそれぞれ示すＳＣ２０乃至ＳＣ２３の下部電極ＬＥの材料を窒化チタン（ＴｉＮ）から、不純物がドープされたポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ）に変更した例である。
【００２９】
図１６乃至図１９に示す抵抗変化型記憶素子ＳＣ４０乃至ＳＣ４３は、図８乃至図１１にそれぞれ示すＳＣ２０乃至ＳＣ２３の下部電極ＬＥの材料を窒化チタン（ＴｉＮ）からタングステン（Ｗ）に変更した例である。
【００３０】
また、上部電極ＵＥおよび下部電極ＬＥの材料として窒化タングステン（ＷＮ）を使用することもできる。
【００３１】
図３７に示す抵抗変化型記憶素子ＳＣ１４は、図３に示す抵抗変化型記憶素子ＳＣ１の上部電極ＵＥの材料を窒化チタン（ＴｉＮ）から窒化タングステン（ＷＮ）に変更した例である。
【００３２】
図３８に示す抵抗変化型記憶素子ＳＣ２４は、図８に示す抵抗変化型記憶素子ＳＣ２０の上部電極ＵＥの材料を窒化チタン（ＴｉＮ）から窒化タングステン（ＷＮ）に変更した例である。
【００３３】
図３９に示す抵抗変化型記憶素子ＳＣ３４は、図１２に示す抵抗変化型記憶素子ＳＣ３０の上部電極ＵＥの材料を窒化チタン（ＴｉＮ）から窒化タングステン（ＷＮ）に変更した例である。
【００３４】
図４０に示す抵抗変化型記憶素子ＳＣ４４は、図１６に示す抵抗変化型記憶素子ＳＣ４０の上部電極ＵＥの材料を窒化チタン（ＴｉＮ）から窒化タングステン（ＷＮ）に変更した例である。
【００３５】
また、図４１乃至図４４にそれぞれ示す抵抗変化型記憶素子ＳＣ５０乃至ＳＣ５３は、図１６乃至図１９にそれぞれ示す抵抗変化型記憶素子ＳＣ４０乃至ＳＣ４３のうち、下部電極ＬＥの材料をタングステン（Ｗ）から窒化タングステン（ＷＮ）に変更した例である。
【００３６】
さらに、図４５に示す抵抗変化型記憶素子ＳＣ５４は、図４１に示す抵抗変化型記憶素子ＳＣ５０の上部電極ＵＥの材料を窒化チタン（ＴｉＮ）から窒化タングステン（ＷＮ）に変更した例である。
【００３７】
上述の実施例では、上部電極ＵＥまたは下部電極ＬＥの金属材料としてはタングステン（Ｗ）および窒化タングステン（ＷＮ）の例を取り上げたが、これに限ることなく他の金属も使用可能であることは勿論である。
【００３８】
また、上述した抵抗変化型記憶素子ＳＣの各構成例は、いずれも周辺回路の構成等に応じて適宜上下反転して使用することが可能である。
【００３９】
上述した実施形態１の抵抗変化型記憶装置によれば、抵抗変化膜ＲＷに接する酸化タンタル（ＴａＯｘ）層を含む。その結果、低電流でのスイッチング動作を実現することができる。また、抵抗変化型記憶素子ＳＣのデータリテンション特性、エンデュランス特性を向上させることができる。
【００４０】
（２）抵抗変化型記憶装置の製造方法  
次に、抵抗変化型記憶装置の製造方法の実施形態のいくつかについて説明する。
【００４１】
（ｉ）実施形態１
まず、図１乃至図３に示す抵抗変化型記憶装置の製造方法について図２０乃至図２５を参照して説明する。
【００４２】
まず、基板Ｓ（図１参照）上にワード線ＷＬ（図１参照）を形成した後、ワード線ＷＬ上に電流制御素子１０を形成する（図２０）。本実施形態において、電流制御素子１０は不純物がドープされたシリコン半導体層をアノードおよびカソードとするＰＩＮダイオードである。この点は、後述する他の実施形態の製造方法についても同様である。
【００４３】
次いで、物理気相成長（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；以下、単に「ＰＶＤ」という）、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；以下、単に「ＣＶＤ」という）、または原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ  以下、単に「ＡＬＤ」という）により、図２１に示すように、電流制御素子１０上に、下部電極ＬＥとなる窒化タンタル（ＴａＮ）層を形成する。
【００４４】
次に、オゾン処理や酸化アニール等の各種の酸化工程による窒化タンタル（ＴａＮ）層の表面酸化、または、ＰＶＤもしくはＣＶＤもしくはＡＬＤを用いた成膜工程により、図２２に示すように、窒化タンタル（ＴａＮ）層の上に酸化タンタル（ＴａＯｘ）層を形成する。
続いて、ＰＶＤ、ＣＶＤまたはＡＬＤにより、図２３に示すように、酸化タンタル（ＴａＯｘ）層の上に、抵抗変化膜ＲＷとなる酸化ハフニウム（ＨｆＯｘ）膜を成膜する。
【００４５】
さらに、ＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により、図２４に示すように、酸化ハフニウム（ＨｆＯｘ）膜の上に、上部電極ＵＥとなる窒化チタン（ＴｉＮ）層を形成する。
【００４６】
その後は、窒化チタン（ＴｉＮ）層上にビット線ＢＬ（図１参照）を形成する。
以上の工程は、所定の段数に至るまで反復され、これにより、図１および図２に示す、平面クロスポイント型の３次元構造の抵抗変化型記憶装置が提供される。
【００４７】
（ｉｉ）実施形態２
次に、図８に示す抵抗変化型記憶素子を含む記憶装置の製造方法について図２５乃至図３０を参照して説明する。
【００４８】
まず、基板Ｓ（図１参照）上にワード線ＷＬ（図１参照）および電流制御素子１０（図２５）を形成した後、ＰＶＤ、ＣＶＤまたはＡＬＤにより、図２６に示すように、電流制御素子１０上に、下部電極ＬＥとなる窒化チタン（ＴｉＮ）層を形成する。
【００４９】
次に、ＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により、図２７に示すように、窒化チタン（ＴｉＮ）層の上に酸化タンタル（ＴａＯｘ）層を形成する。
続いて、ＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により、図２８に示すように、酸化タンタル（ＴａＯｘ）層の上に、抵抗変化膜ＲＷとなる酸化ハフニウム（ＨｆＯｘ）膜を成膜する。
【００５０】
さらに、ＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により、図２９に示すように、酸化ハフニウム（ＨｆＯｘ）膜の上に、上部電極ＵＥとなる窒化チタン（ＴｉＮ）層を形成する。
【００５１】
その後は、窒化チタン（ＴｉＮ）層上にビット線ＢＬ（図１参照）を形成する。
以上の工程は、所定の段数に至るまで反復される。これにより、図８に示す抵抗変化型記憶素子ＳＣ２０を含む平面クロスポイント型の３次元構造の抵抗変化型記憶装置が提供される。
【００５２】
（ｉｉｉ）実施形態３
本実施形態では、図３に示す抵抗変化型記憶素子ＳＣ１が上下反転して電流制御素子１０とビット線ＢＬとの間に配置される場合を取り上げ、その場合の製造方法について図３１乃至図３５を参照しながら説明する。なお、この場合は、窒化タンタル（ＴａＮ）層が上部電極ＵＥとなり、窒化チタン（ＴｉＮ）層が下部電極ＬＥとなる（図３４参照）。
【００５３】
まず、上述した実施形態の製造方法と同様に、基板Ｓ（図１参照）上にワード線ＷＬ（図１参照）および電流制御素子１０（図３０）を形成する。
【００５４】
続いて、ＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により、図３１に示すように、電流制御素子１０上に窒化チタン（ＴｉＮ）層を形成する。
次いで、ＰＶＤ、ＣＶＤまたはＡＬＤにより、図３２に示すように、窒化チタン（ＴｉＮ）層の上に、抵抗変化膜ＲＷとなる酸化ハフニウム（ＨｆＯｘ）膜を成膜する。
【００５５】
次に、ＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により、図３３に示すように、酸化ハフニウム（ＨｆＯｘ）膜の上に酸化タンタル（ＴａＯｘ）層を形成する。
さらに、ＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により、図３４に示すように、酸化タンタル（ＴａＯｘ）層の上に、上部電極ＵＥとなる窒化タンタル（ＴａＮ）層を形成する。
【００５６】
その後は、窒化タンタル（ＴａＮ）層上にビット線ＢＬ（図１参照）を形成する。
以上の工程は、所定の段数に至るまで反復される。
【００５７】
図３２乃至図３３に示す工程では、酸化ハフニウム（ＨｆＯｘ）膜の上に酸化タンタル（ＴａＯｘ）層を形成したが、酸化タンタル（ＴａＯｘ）層は窒化タンタル（ＴａＮ）層との界面において酸化工程により形成することも可能である（図２１および図２２参照）。
【００５８】
例えば、図３５に示すように、酸化ハフニウム（ＨｆＯｘ）膜に接するように窒化タンタル（ＴａＮ）層をＰＶＤ、ＣＶＤまたはＡＬＤを用いた成膜工程により形成し、その後、酸化アニール等の各種のアニール工程により酸化ハフニウム（ＨｆＯｘ）膜と窒化タンタル（ＴａＮ）層との界面に酸化タンタル（ＴａＯｘ）層を形成してもよい。
【００５９】
以上述べた少なくとも一つの実施形態による製造方法によれば、上述した実施形態１による抵抗変化型記憶装置を簡易な工程で製造することができる。
【００６０】
（３）実施形態２による抵抗変化型記憶装置
図３６は、実施形態２による抵抗変化型記憶装置の主要部を示す略示断面図である。本実施形態の抵抗変化型記憶装置は、基板Ｓと、窒化チタン（ＴｉＮ）から形成されるワード線ＷＬと、酸化ハフニウム（ＨｆＯｘ）で構成される抵抗変化膜ＲＷと、酸化タンタル（ＴａＯｘ）層と、窒化タンタル（ＴａＮ）から形成されるビット線ＢＬとを含む。
【００６１】
ワード線ＷＬは、基板Ｓの主面１（図１参照）に水平な面内の一方向、図３６では、Ｘ方向に延在し、基板Ｓの主面１内でＸ方向に直交するＹ方向に所定ピッチで複数本繰り返して基板Ｓ上に配置されると共に、基板Ｓの主面１に垂直な方向であるＺ方向に層間絶縁膜ＺＴを間に介して複数段だけ積層される。
【００６２】
ビット線ＢＬは、Ｚ方向に延在し、ワード線ＷＬ間においてＸ方向に所定ピッチで繰り返して配置され、これにより平面視においてマトリクス状に配置されている。
【００６３】
抵抗変化膜ＲＷは、ワード線ＷＬとビット線ＢＬとの間に成膜される。ここで、ビット線ＢＬが実施形態１における下部電極ＬＥに対応する。また、ワード線ＷＬが実施形態１における上部電極ＵＥに対応する。本実施形態において、下部電極ＬＥは中心に窒化タンタル（ＴａＮ）が形成され、その周辺を酸化タンタル（ＴａＯｘ）が取り囲むように形成されている。すなわち、酸化タンタル（ＴａＯｘ）層は、抵抗変化膜ＲＷとビット線ＢＬとの間に形成され、酸化タンタル（ＴａＯｘ）の表面のうちビット線ＢＬ側とは逆の側の表面は抵抗変化膜ＲＷと接している。これらの構造により、図３６に示す半導体装置は、実施形態１の構造と対応させると、ビット線ＢＬを下部電極、抵抗変化膜ＲＷを記憶層、抵抗変化膜ＲＷと下部電極との間に形成された酸化タンタル（ＴａＯｘ）、ワード線ＷＬを上部電極とする、いわゆる垂直クロスポイント型の３次元構造の記憶装置をなす。図３６に示す例では、酸化タンタル（ＴａＯｘ）層は抵抗変化膜ＲＷとビット線ＢＬとの間に形成されたが、これに限ることなく、酸化タンタル（ＴａＯｘ）層はワード線ＷＬと抵抗変化膜ＲＷとの間に形成されてもよい。
【００６４】
なお、ワード線ＷＬは全て窒化チタン（ＴｉＮ）で無くても良く、抵抗変化膜ＲＷと接する部分のみ窒化チタン（ＴｉＮ）で形成されていても良い。
【００６５】
前述した実施形態１と同様に、本実施形態においても、酸化タンタル（ＴａＯｘ）層の厚さは、０．１ｎｍ〜３．０ｎｍの範囲内であればよく、特に、０．１ｎｍ〜２．０ｎｍの範囲内がより好ましい。また、酸化タンタル（ＴａＯｘ）層におけるタンタル（Ｔａ）と酸素（Ｏ）との組成割合としては、化学量論（Ｓｔｏｉｃｈｉｏｍｅｔｒｉｃ）であるｘ＝２．５に近い値が好ましい。
【００６６】
また、特に図示はしないが、前述した第１の実施形態と同様に、ビット線ＢＬの材料は、窒化タンタル（ＴａＮ）に限ることなく、例えば窒化チタン（ＴｉＮ）、不純物がドープされたポリシリコンの他、タングステン（Ｗ）等の金属でもよい。
【００６７】
同様に、特に図示はしないが、ワード線ＷＬの材料についても、窒化チタン（ＴｉＮ）に限ることなく、例えば不純物がドープされたポリシリコンや、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）等の金属でもよい。
【００６８】
なお、基板Ｓとビット線ＢＬとの間には、読み出し・書き込み時に任意の記憶素子を選択するための例えばトランジスタからなる選択素子（図示せず）が形成されている。
【００６９】
また、窒化チタン（ＴｉＮ）をワード線ＷＬとして形成し、窒化チタン（ＴｉＮ）と抵抗変化膜ＲＷの間に酸化タンタル（ＴａＯｘ）を形成することもできる。
【００７０】
上述した実施形態２の抵抗変化型記憶装置によれば、実施形態１と同様の効果を得ることができる。また、複数の抵抗変化素子ＲＷに対して１つの選択素子（整流素子）を接続する構成のため、抵抗変化型記憶装置を小さくすることができる。
【００７１】
また、実施形態２の抵抗変化型記憶装置の製造方法には、実施形態１の抵抗変化型記憶装置と同様の製造方法を用いることができる。なお、ワード線ＷＬおよび層間絶縁膜ＺＴの積層構造を形成してから、ビット線ＢＬを形成する場合は（ｉｉｉ）実施形態３で説明した方法を用いることにより、容易に抵抗変化型記憶装置を製造することができる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
ＢＬ…ビット線、Ｓ…基板、ＳＣ１，ＳＣ１１〜ＳＣ１４，ＳＣ２０〜ＳＣ２４，ＳＣ３０〜ＳＣ３４，ＳＣ４０〜ＳＣ４４，ＳＣ５０〜ＳＣ５４…抵抗変化型記憶素子、ＬＥ…下部電極、ＲＷ…抵抗変化膜、ＵＥ…上部電極、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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