(57)【要約】【課題】  ＰＬＬ周波数シンセサイザにおいて、周波数分解能を高めた際に生じる位相雑音性能劣化を回避する。【解決手段】  基準信号発生器からの入力信号と帰還信号の位相差を、電圧に変換して出力する位相比較器と、上記位相比較器の出力電圧にフィルタ処理を施すループフィルタと、上記ループフィルタからの入力信号の電圧に基づいて出力周波数を制御する電圧制御発振器と、上記電圧制御発振器の出力信号を整数Ｍ倍に逓倍する逓倍器と、上記逓倍器の出力信号を整数Ｎ分の１に分周し、上記位相比較器に帰還信号として出力する分周器を備える。【選択図】      図１
2015073205.tif 000002
【特許請求の範囲】
【請求項１】
基準信号発生器と、
上記基準信号発生器からの入力信号と帰還信号の位相差を、電圧に変換して出力する位相比較器と、
上記位相比較器の出力電圧にフィルタ処理を施すループフィルタと、
上記ループフィルタからの入力信号の電圧に基づいて出力周波数を制御する電圧制御発振器と、
上記電圧制御発振器の出力信号を整数Ｍ倍に逓倍する逓倍器と、
上記逓倍器の出力信号を整数Ｎ分の１に分周し、上記位相比較器に帰還信号として出力する分周器と、
を備えたＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、無線通信システムあるいはレーダシステム等の送受信装置に用いられるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）周波数シンセサイザに関する。
【背景技術】
【０００２】
図２は、従来のＰＬＬ周波数シンセサイザの構成を示す図である。図２において、従来のＰＬＬ周波数シンセサイザは、基準信号発生器１、リファレンスカウンタ２、位相比較器３、ループフィルタ４、電圧制御発振器５、及び分周器６を備えて構成される。基準信号発生器１は基準周波数の信号を発生する。リファレンスカウンタ２は入力信号の周波数を整数分の１に分周して出力する。位相比較器３は、２つの入力信号の位相差を電圧に変換して出力する。分周器６は入力信号の周波数を整数分の１にして出力する。ループフィルタ４はローパスフィルタにより構成され不要な高周波成分をカットする。電圧制御発振器５は入力電圧により出力周波数を制御する。基準信号発生器１の出力はリファレンスカウンタ２に入力され、リファレンスカウンタ２の出力及び分周器６の出力は位相比較器３に入力される。位相比較器３の出力はループフィルタ４に入力され、ループフィルタ４の出力は電圧制御発振器５に入力される。電圧制御発振器５の出力は分周器６に入力される。
【０００３】
ここで、基準信号発生器１の出力周波数をFref、電圧制御発振器５の出力周波数をFvco、リファレンスカウンタ２の分周数をＲ（Ｒは１以上の整数）、分周器６の分周数をＮ（Ｎは１以上の整数）とすると、入力側の出力周波数Frefと出力側の出力周波数Fvcoの位相同期が収束した後、位相比較器３の２つの入力信号の周波数が等しくなるため、以下の式（１）が成り立つ。
【０００４】
【数１】
2015073205.tif 000003
【０００５】
即ち、リファレンスカウンタ２の分周数Ｒを大きくすることにより、ＰＬＬ周波数シンセサイザの周波数分解能を高めることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2002-57577号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のＰＬＬ周波数シンセサイザは、リファレンスカウンタ２の分周数Ｒを大きくすることにより、ＰＬＬ周波数シンセサイザの周波数分解能を高める。しかしながらその場合、電圧制御発振器５の出力周波数Fvcoを一定とするためには、分周器６の分周数Ｎの値もＲに比例させて大きくする必要がある。ＰＬＬ周波数シンセサイザの位相雑音レベルは、そのフィードバック系の分周数（この場合、分周器６の分周数Ｎ）に比例するため、リファレンスカウンタ２の分周数Ｒを大きくするとＰＬＬ周波数シンセサイザの位相雑音性能は劣化するという問題がある。また、リファレンスカウンタ２がデジタル回路的な雑音源となるため、リファレンスカウンタ２の存在自体が位相雑音性能の劣化につながるという問題がある。
【０００８】
この発明は係る課題を解決するためになされたものであって、周波数分解能を高めつつ位相雑音性能の劣化を抑えることを目的とする。
【課題を解決するための手段】
【０００９】
この発明によるＰＬＬ周波数シンセサイザは、基準信号発生器と、上記基準信号発生器からの入力信号と帰還信号の位相差を、電圧に変換して出力する位相比較器と、上記位相比較器の出力電圧にフィルタ処理を施すループフィルタと、上記ループフィルタからの入力信号の電圧に基づいて出力周波数を制御する電圧制御発振器と、上記電圧制御発振器の出力信号を整数Ｍ倍に逓倍する逓倍器と、上記逓倍器の出力信号を整数Ｎ分の１に分周し、上記位相比較器に帰還信号として出力する分周器と、を備えたものである。
【発明の効果】
【００１０】
この発明によれば、リファレンスカウンタを排除して基準信号発生器と位相比較器を直結し、かつＰＬＬのフィードバック系に逓倍器を設けることにより、位相雑音性能を劣化させることなく、周波数分解能を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１によるＰＬＬ周波数シンセサイザの構成を示す図である。
【図２】従来のＰＬＬ周波数シンセサイザの構成を示す図である。
【発明を実施するための形態】
【００１２】
図１は、この発明に係る実施の形態１によるＰＬＬ周波数シンセサイザの構成を示す図である。図１において、実施の形態１によるＰＬＬ周波数シンセサイザは、基準信号発生器１、位相比較器３、ループフィルタ４、電圧制御発振器５、分周器６、及び逓倍器７を備えている。基準信号発生器１、位相比較器３、ループフィルタ４、電圧制御発振器５、及び分周器６は、従来のＰＬＬ周波数シンセサイザと同一のものである。実施の形態１によるＰＬＬ周波数シンセサイザは、逓倍器７を更に備えたことを特徴とする。逓倍器７は入力信号の周波数を整数倍に逓倍して出力する。
【００１３】
基準信号発生器１の出力及び分周器６の出力は位相比較器３に入力される。位相比較器３の出力はループフィルタ４に入力され、ループフィルタ４の出力は電圧制御発振器５に入力される。電圧制御発振器５の出力は逓倍器７に入力され、逓倍器７の出力は分周器６に入力される。
【００１４】
ここで、基準信号発生器１の出力周波数をFref、電圧制御発振器５の出力周波数をFvco、分周器６の分周数をＮ、逓倍器７の逓倍数をＭとすると、入力側の出力周波数Frefと出力側の出力周波数Fvcoの位相同期が収束した後、位相比較器３の２つの入力信号の周波数が等しくなるため、以下の式（２）が成り立つ。
【００１５】
【数２】
2015073205.tif 000004
【００１６】
即ち、逓倍器７の逓倍数Ｍを大きくすることにより、ＰＬＬ周波数シンセサイザの周波数分解能を高めることができ、従来のＰＬＬ周波数シンセサイザと同等の周波数分解能が得られる。
【００１７】
次に、実施の形態１によるＰＬＬ周波数シンセサイザの位相雑音性能について述べる。
図１において、ＰＬＬフィードバック系の分周数はＮ／Ｍとなり、従来に比べ１／Ｍとなる。前述のとおり、ＰＬＬ周波数シンセサイザの位相雑音レベルは、そのフィードバック系の分周数（この場合、Ｎ／Ｍ）に比例する。
【００１８】
ここで図１に示す実施の形態１によるＰＬＬ周波数シンセサイザは、図２で説明した従来のＰＬＬ周波数シンセサイザ（分周数Ｎ）に比べて、位相雑音レベルを１／Ｍ（分周数Ｎ／Ｍ）に低減することが可能となる。また、デジタル回路的な雑音源となるリファレンスカウンタを排除することができるので、更なる低位相雑音化が可能となる。
【００１９】
実施の形態１によるＰＬＬ周波数シンセサイザは、基準信号発生器１と、上記基準信号発生器１からの入力信号と帰還信号の位相差を、電圧に変換して出力する位相比較器３と、上記位相比較器３の出力電圧にフィルタ処理を施すループフィルタ４と、上記ループフィルタ４からの入力信号の電圧に基づいて出力周波数を制御する電圧制御発振器５と、上記電圧制御発振器５の出力信号を整数Ｍ倍に逓倍する逓倍器７と、上記逓倍器７の出力信号を整数Ｎ分の１に分周し、上記位相比較器３に帰還信号として出力する分周器６とを備えたことを特徴とする。このように、リファレンスカウンタを排除して基準信号発生器と位相比較器を直結し、かつＰＬＬのフィードバック系に逓倍器を設けることにより、位相雑音性能を劣化させることなく、周波数分解能を高めることができる。このＰＬＬ周波数シンセサイザは、無線通信システムあるいはレーダシステムにおいて、位相雑音性能と周波数分解能を同時により向上させることができる。
【符号の説明】
【００２０】
１  基準信号発生器、２  リファレンスカウンタ、３  位相比較器、４  ループフィルタ、５  電圧制御発振器、６  分周器、７  逓倍器。
【図１】
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【図２】
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