(57)【要約】      （修正有）【課題】複数の初期容量に容易に対応可能な構造を有する可変容量デバイスを実現する。【解決手段】可変容量デバイスは、第１の導体層と、第１の導体層の上に形成された誘電体層と、誘電体層の上に形成された第２の導体層とを有し、第１の導体層と第２の導体層との間に電圧を印加することによって容量を変化させる可変容量素子を１又は複数有する。そして、上記誘電体層は、同一層内において２以上の領域に分割されており、第２の導体層は、誘電体層の、予め定められた少なくとも１の領域の上に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導体層と、
前記第１の導体層の上に形成された誘電体層と、
前記誘電体層の上に形成された第２の導体層と、
を有し、前記第１の導体層と前記第２の導体層との間に電圧を印加することによって容量を変化させる可変容量素子を１又は複数有し、
前記誘電体層は、同一層内において２以上の領域に分割されており、
前記第２の導体層は、前記誘電体層の、予め定められた少なくとも１の領域の上に形成されている
可変容量デバイス。
【請求項２】
２ｎ（ｎは１以上の整数）個の前記可変容量素子が直列に接続されており、
ペアとなる前記可変容量素子については、前記第２の導体層が連結されており、
前記可変容量素子のペア間については、前記第１の導体層が連結されている
請求項１記載の可変容量デバイス。
【請求項３】
１番目の前記可変容量素子の初期容量と、２ｎ番目の前記可変容量素子の初期容量とが一致し、
ｎ番目の前記可変容量素子の初期容量と、ｎ＋１番目の前記可変容量素子の初期容量とが一致し、
１番目及び２ｎ番目の前記可変容量素子の初期容量が、ｎ番目及びｎ＋１番目の前記可変容量素子の初期容量以下である
請求項２記載の可変容量デバイス。
【請求項４】
前記第１の導体層は、第１の抵抗層を介して第１の電圧を印加するための第１の外部端子に接続され、
前記第２の導体層は、第２の抵抗層を介して第２の電圧を印加するための第２の外部端子に接続される
請求項１記載の可変容量デバイス。
【請求項５】
前記２以上の領域の面積が互いに異なることを特徴とする請求項１乃至４のいずれか１つ記載の可変容量デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量デバイスに関する。
【背景技術】
【０００２】
薄膜を利用した１又は複数の可変容量素子を含む可変容量デバイスが提案されている。この可変容量デバイスの初期容量、すなわち容量制御のための電圧を印加しない状態の容量は、その用途によって異なるため、典型的には、複数種類の可変容量デバイスを設計、製造することになる。しかしながら、各初期容量について設計を行って、製造条件などを決定するのは時間がかかり、手間もかかる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−０６４４３７号公報
【特許文献２】特開２０１０−０５５５７０号公報
【特許文献３】特開２０１１−１１９４８２号公報
【特許文献４】特開２００８−０６６６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は、一側面によれば、複数の初期容量に容易に対応可能な構造を有する可変容量デバイスを提供することである。
【課題を解決するための手段】
【０００５】
本発明に係る可変容量デバイスは、第１の導体層と、第１の導体層の上に形成された誘電体層と、誘電体層の上に形成された第２の導体層とを有し、第１の導体層と第２の導体層との間に電圧を印加することによって容量を変化させる可変容量素子を１又は複数有する。そして、上記誘電体層は、同一層内において２以上の領域に分割されており、第２の導体層は、誘電体層の、予め定められた少なくとも１の領域の上に形成されている。
【０００６】
このように、誘電体層を複数の領域に分割しておけば、所望の容量を実現するために用いる領域を選択して当該選択領域上に第２の導体層を形成するように設計を変更すればよいので、容易に初期容量の変更に対応できる。
【０００７】
なお、本可変容量デバイスにおいて、２ｎ（ｎは１以上の整数）個の可変容量素子が直列に接続されており、ペアとなる可変容量素子については、第２の導体層が連結されており、可変容量素子のペア間については、第１の導体層が連結されている場合もある。このようにすれば、可変容量素子を直列させる場合に効率的な構造を得ることができる。
【０００８】
また、本可変容量デバイスにおいて、１番目の可変容量素子の初期容量と、２ｎ番目の可変容量素子の初期容量とが一致し、ｎ番目の可変容量素子の初期容量と、ｎ＋１番目の可変容量素子の初期容量とが一致し、１番目及び２ｎ番目の可変容量素子の初期容量が、ｎ番目及びｎ＋１番目の可変容量素子の初期容量以下である場合もある。このようにすれば、振幅が大きな信号が入力されても、対応できるようになる。
【０００９】
さらに、本可変容量デバイスにおいて、第１の導体層は、第１の抵抗層を介して第１の電圧を印加するための第１の外部端子に接続され、第２の導体層は、第２の抵抗層を介して第２の電圧を印加するための第２の外部端子に接続されるようにしても良い。このようにすれば、具体的に印加電圧にて容量を変化させることができる。
【００１０】
さらに、本可変容量デバイスにおいて、上で述べた２以上の領域の面積が互いに異なる場合もある。このようにすれば、初期容量のバリエーションを増加させることができる。等価直列抵抗を下げることも可能となる。
【００１１】
以上述べた構成については、以下の実施の形態にて具体的に説明されるが、実施の形態に限定されるものではない。
【発明の効果】
【００１２】
一側面によれば、複数の初期容量に容易に対応可能な構造を有する可変容量デバイスが得られるようになる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１の実施の形態に係る可変容量デバイスの平面図である。
【図２】図２は、第１の実施の形態に係る可変容量デバイスの等価回路を示す図である。
【図３】図３は、図１における可変容量デバイスのＡＡ’断面を示す図である。
【図４】図４は、図１における可変容量デバイスのＢＢ’断面を示す図である。
【図５】図５は、領域間の電流ルートの一例を模式的に示す図である。
【図６】図６は、領域間のギャップなどのバリエーションを説明するための図である。
【図７】図７は、領域間のギャップなどのバリエーション毎の等価直列抵抗ＥＳＲを示す図である。
【図８】図８は、第１の実施の形態に係る可変容量デバイスの第２のバリエーションを示す図である。
【図９】図９は、図８における可変容量デバイスのＢＢ’断面を示す図である。
【図１０】図１０は、第１の実施の形態に係る可変容量デバイスの第３のバリエーションを示す図である。
【図１１】図１１は、第１の実施の形態に係る可変容量デバイスの第４のバリエーションを示す図である。
【図１２】図１２は、第１の実施の形態に係る可変容量デバイスの第５のバリエーションを示す図である。
【図１３】図１３は、第１の実施の形態に係る可変容量デバイスの第６のバリエーションを示す図である。
【図１４】図１４は、第１の実施の形態に係るバリエーションをまとめた表を示す図である。
【図１５】図１５は、第２の実施の形態に係る可変容量デバイスの基本のバリエーションを示す図である。
【図１６】図１６は、図１５における可変容量デバイスの等価回路を示す図である。
【図１７】図１７は、第２の実施の形態に係る可変容量デバイスの第２のバリエーションを示す図である。
【図１８】図１８は、第２の実施の形態に係る可変容量デバイスの第３のバリエーションを示す図である。
【図１９】図１９は、第２の実施の形態に係る可変容量デバイスの第４のバリエーションを示す図である。
【図２０】図２０は、第２の実施の形態に係る可変容量デバイスの第５のバリエーションを示す図である。
【図２１】図２１は、第２の実施の形態に係る可変容量デバイスの第６のバリエーションを示す図である。
【図２２】図２２は、第２の実施の形態に係る可変容量デバイスの第７のバリエーションを示す図である。
【図２３】図２３は、第２の実施の形態に係る可変容量デバイスの第８のバリエーションを示す図である。
【図２４】図２４は、第２の実施の形態に係る可変容量デバイスの第９のバリエーションを示す図である。
【図２５】図２５は、第２の実施の形態に係る可変容量デバイスの第１０のバリエーションを示す図である。
【図２６】図２６は、第２の実施の形態に係る可変容量デバイスの第１１のバリエーションを示す図である。
【図２７】図２７は、第２の実施の形態に係る可変容量デバイスの第１２のバリエーションを示す図である。
【図２８】図２８は、第２の実施の形態に係る可変容量デバイスの第１３のバリエーションを示す図である。
【図２９】図２９は、第２の実施の形態に係る可変容量デバイスの第１４のバリエーションを示す図である。
【図３０】図３０は、第２の実施の形態に係る可変容量デバイスの第１５のバリエーションを示す図である。
【図３１】図３１は、第２の実施の形態に係る可変容量デバイスの第１６のバリエーションを示す図である。
【図３２】図３２は、第２の実施の形態に係る可変容量デバイスの第１７のバリエーションを示す図である。
【図３３】図３３は、第２の実施の形態に係る可変容量デバイスの第１８のバリエーションを示す図である。
【図３４】図３４は、第２の実施の形態に係る可変容量デバイスの第１９のバリエーションを示す図である。
【図３５】図３５は、第２の実施の形態に係る可変容量デバイスの第２０のバリエーションを示す図である。
【図３６】図３６は、第２の実施の形態に係る可変容量デバイスの第２１のバリエーションを示す図である。
【図３７】図３７は、第２の実施の形態に係るバリエーションをまとめた表を示す図である。
【発明を実施するための形態】
【００１４】
［実施の形態１］
本実施の形態に係る可変容量デバイスの概要を表す平面図を図１に示す。可変容量デバイスは、基板上に形成されるが、図１では図示は省略されている。基板上には、４つの可変容量素子のための下部導体１４ａ乃至１４ｃが形成されている。下部導体１４ｃは、第１の可変容量素子の第１の電極及び他の部分への連結部として機能する。下部導体１４ｂは、第２及び第３の可変容量素子の第１の電極及び他の部分への連結部として機能する。下部導体１４ａは、第４の可変容量素子の第１の電極及び他の部分への連結部として機能する。
【００１５】
下部導体１４ｃ上には、第１の可変容量素子のための誘電体層の領域２０ａ及び２０ｂが形成されている。図１に示すように、誘電体層は、２つの異なる面積を有する領域２０ａ及び２０ｂに分離されている。同様に、下部導体１４ｂ上には、第２の可変容量素子のための誘電体層の領域２１ａ及び２１ｂが形成されている。図１に示すように、誘電体層は、２つの異なる面積を有する領域２１ａ及び２１ｂに分割されている。図１の例では、第１の可変容量素子と第２の可変容量素子とはペアとなっており、誘電体層の領域２０ａの面積と、誘電体層の領域２１ｂの面積が同一となっており、誘電体層の領域２０ｂの面積と、誘電体層の領域２１ａの面積とが同一となっている。
【００１６】
さらに、下部導体１４ｂ上には、第３の可変容量素子のための誘電体層の領域２２ａ及び２２ｂが形成されている。図１に示すように、誘電体層は、２つの異なる面積を有する領域２２ａ及び２２ｂに分離されている。このように、第２の可変容量素子と第３の可変容量素子とは、下部導体１４ｂを共有している。同様に、下部導体１４ａ上には、第４の可変容量素子のための誘電体層の領域２３ａ及び２３ｂが形成されている。図１に示すように、誘電体層は、２つの異なる面積を有する領域２３ａ及び２３ｂに分離されている。
【００１７】
図１の例では、第３の可変容量素子と第４の可変容量素子とはペアとなっており、誘電体層の領域２２ａの面積と、誘電体層の領域２３ｂの面積が同一となっており、誘電体層の領域２２ｂの面積と、誘電体層の領域２３ａの面積とが同一となっている。
【００１８】
図１では表されていないが、誘電体層の各領域上には、第２の電極として機能する導体層も形成されている。
【００１９】
また、誘電体層の上側には、配線層として機能する上部導体１０ａ及び１０ｃが形成されている。具体的には、第１の可変容量素子の誘電体層の領域２０ａ及び２０ｂと、第２の可変容量素子の誘電体層の領域２１ａ及び２１ｂとの上側には、上部導体１０ａが形成されている。また、第３の可変容量素子の誘電体層の領域２２ａ及び２２ｂと、第４の可変容量素子の誘電体層の領域２３ａ及び２３ｂとの上側には、上部導体１０ｃが形成されている。このように第１及び第２の可変容量素子は、上部導体１０ａを共用しており、第３及び第４の可変容量素子は、上部導体１０ｃを共用している。
【００２０】
また、上部導体１０ｅは、ビア１８ｄ及び１８ｃを介して下部導体１４ｃに接続されており、さらに信号入力用のパッド１２ｄとも接続されている。また、上部導体１０ｄは、ビア１８ａ及び１８ｂを介して下部導体１４ａと接続されており、さらに信号出力用のパッド１２ｂとも接続されている。
【００２１】
このように、パッド１２ｄからパッド１２ｂまでの間に、第１乃至第４の可変容量素子が直列に形成されており、高周波信号が流れることになる。
【００２２】
また、下部導体１４ｃは、抵抗膜１６ｅにも接続されており、当該抵抗膜１６ｅは、上部導体１０ｆに接続されており、当該上部導体１０ｆは、グランド用のパッド１２ｃに接続されている。また、下部導体１４ｂは、抵抗膜１６ｄに接続されており、当該抵抗膜１６ｄは、上部導体１０ｆを介して、パッド１２ｃに接続されている。さらに、下部導体１４ａは、抵抗膜１６ｃに接続されており、当該抵抗膜１６ｃは、上部導体１０ｆに接続されており、当該上部導体１０ｆはパッド１２ｃに接続されている。このように、下部導体１４ａ乃至１４ｃは、直流的には抵抗膜１６ｃ乃至１６ｅを介して接地される。
【００２３】
さらに、上部導体１０ａは、抵抗膜１６ａに接続されており、当該抵抗膜１６ａは、上部導体１０ｂに接続されており、当該上部導体１０ｂは、制御電圧印加用のパッド１２ａに接続されている。また、上部導体１０ｃは、抵抗膜１６ｂに接続されており、当該抵抗膜１６ｂは、上部導体１０ｂを介して、パッド１２ａに接続されている。このように、上部電極１０ａ及び１０ｃには、直流的には抵抗膜１６ａ及び１６ｂを介して制御電圧が印加されるようになっている。
【００２４】
図１に示した可変容量デバイスは、図２に示すような等価回路で表される。高周波信号の入力端子から、高周波信号の出力端子までの間に、可変容量素子群Ｃ１乃至Ｃ４が直列に接続されており、さらに可変容量素子群Ｃ１乃至Ｃ４の各々は、小さい初期容量を有する可変容量素子と大きい初期容量を有する可変容量素子とを含む。また、可変容量素子群Ｃ１乃至Ｃ４の各々の一端は、抵抗Ｒを介してグランド用の端子に接続されており、他端は、抵抗Ｒを介して制御電圧印加用の端子に接続されており、これらの端子間に印加される電圧に応じて、可変容量素子群Ｃ１乃至Ｃ４の各々の容量が変化する。
【００２５】
図３に、図１におけるＡＡ’断面を表す図を示す。基板３０は、ＳｉＯ2の熱酸化膜付きのＳｉ基板であり、例えばＳｉ基板は厚み２００μｍを有し、ＳｉＯ2の熱酸化膜は１μｍを有する。Ｓｉ基板の代わりに、石英、アルミナ、サファイア、ガラス等の絶縁性基板、あるいはＳｉ等の導電性基板（好ましくは高抵抗基板）とその上に絶縁膜を成膜したものである。
【００２６】
基板３０の上には、第２の絶縁層３１が形成されている。第２の絶縁層３１は、たとえばＡｌ2Ｏ3である。但し、第２の絶縁層３１は、Ａｌ2Ｏ3、ＳｉＮ、Ｔａ2Ｏ5、ＳｒＴｉＯ3等の単層又は組み合わせであっても良い。第２の絶縁層３１の厚みは、約１００ｎｍである。
【００２７】
この第２の絶縁層３１の上には、Ｐｔによる下部導体１４ａ乃至１４ｃが形成されている。Ｐｔの下層には、密着層としてＴｉ又はＴｉＯ2を成膜するようにしても良い。また、Ｐｔの代わりに、Ｉｒ、Ｒｕなどの貴金属、ＳｒＲｕＯ3、ＲｕＯ2、ＩｒＯ2等の導電性酸化物などであっても良い。下部導体１４ａ乃至１４ｃの厚みは、約２５０ｎｍである。
【００２８】
図１に示したように、下部導体１４ｃ上には、第１の可変容量素子の誘電体層が形成されており、図３では、誘電体層の領域２０ｂが表されている。誘電体層は、例えばＭｎを微量添加したＢＳＴ（ＢａＳｒＴｉＯ3）である。但し、ＢＳＴの代わりに、ＰＺＴ（ＰｂＺｒＴｉＯ3）その他のペロブスカイト構造酸化物などであっても良い。
【００２９】
同様に、下部導体１４ｂ上には、第２の可変容量素子の誘電体層が形成されており、図３では、誘電体層の領域２１ｂが表されている。また、下部導体１４ｂ上には、第３の可変容量素子の誘電体層が形成されており、図３では、誘電体層の領域２２ｂが表されている。さらに、下部導体１４ａ上には、第４の可変容量素子の誘電体層が形成されており、図３では、誘電体層の領域２３ｂが表されている。誘電体層の厚さは、約１００ｎｍである。
【００３０】
誘電体層の領域２０ｂ上には、例えばＰｔによる上部電極３２ｂが形成されている。さらに、誘電体層の領域２１ｂ上には、例えばＰｔによる上部電極３３ｂが形成されている。さらに、誘電体層の領域２２ｂ上には、例えばＰｔによる上部電極３４ｂが形成されている。また、誘電体層の領域２３ｂ上には、例えばＰｔによる上部電極３５ｂが形成されている。上部電極３２ｂ乃至３５ｂは、下部導体１４ａ乃至１４ｃと同様に、Ｉｒ、Ｒｕなどの貴金属、ＳｒＲｕＯ3、ＲｕＯ2、ＩｒＯ2等の導電性酸化物などであっても良い。上部電極３２ｂ乃至３５ｂの厚さは、約２５０ｎｍである。
【００３１】
さらに、上部電極３２ｂ及び３３ｂ上には、例えばＣｕである上部導体１０ａが形成されている。図１に示したように、上部導体１０ａは、第１の可変容量素子と第２の可変容量素子とを連結している。また、上部電極３４ｂ及び３５ｂ上には、例えばＣｕである上部導体１０ｃが形成されている。図１に示したように、上部導体１０ｃは、第３の可変容量素子と第４の可変容量素子とを連結している。上部導体１０ａ及び１０ｃの厚みは、約３μｍである。なお、上部導体１０ａ及び１０ｃは、Ａｌ等の各種導電性材料であっても良い。
【００３２】
なお、下部導体１４ｃは、ビア１８ｃを介して上部導体１０ｅに接続されており、下部導体１４ａは、ビア１８ａを介して上部導体１０ｄに接続されている。ビア１８ａ及び１８ｃは、例えばＣｕが充填されている。
【００３３】
上部導体１０ｅ及び１０ｄの上には、パッド１２ｂ及び１２ｄが形成されている。パッド１２ｂ及び１２ｄは、例えばＳｎＡｇであり、Ａｌ−Ｃｕ合金、Ａｕ又は半田材料である場合もある。パッド１２ｂ及び１２ｄの厚みは、約５μｍである。
【００３４】
その他の部分には、第３及び第４の絶縁層４１及び４２が形成されており、その厚みはそれぞれ約３μｍである。絶縁層４１及び４２は、例えばポリイミドであり、各種の無機絶縁膜（例えばＳｉＯ2、ＳｉＮなど）、各種の有機絶縁膜（ポリイミド樹脂、ＢＣＢ樹脂など）であっても良い。
【００３５】
なお、このような可変容量素子形成時に形成されるシード層及びバリア層には、ＴａＮ及びＴａが用いられる。ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮその他の窒化物、ＳｒＲｕＯ3、ＩｒＯ2その他の酸化物などであっても良い。
【００３６】
また、図４に、図１におけるＢＢ’断面を表す図を示す。図４に示すように、抵抗膜１６ｂは、第２の絶縁層３１上に形成されている。抵抗膜１６ｂは、例えばＴａ−ＳｉＮであり、その厚みは約８０ｎｍである。なお、Ｎｉ−Ｃｒ合金、Ｆｅ−Ｃｒ−Ａｌ合金などの高抵抗膜であっても良い。抵抗膜１６ｂは、上部導体１０ｃと上部導体１０ｂとに接続されている。上部導体１０ｂは、パッド１２ａ上に形成される。
【００３７】
また、下部導体１４ａ上には、誘電体層の領域２３ｂ以外にも、誘電体層の領域２３ａが形成されている。この誘電体層の領域２３ａの上にも、上部電極３５ａが形成されている。そして、この上部電極３５ａ上には、上部導体１０ｃが形成されている。
【００３８】
このように誘電体層を２つの領域に分割することで、図２に示すように、各可変容量素子群内に２つの素子が並列に形成されることになる。これによって、Ｑ値が向上する。
【００３９】
また、このように誘電体層を分割することで、等価直列抵抗ＥＳＲも下がる。例えば図５に、第２の可変容量素子と第３の可変容量素子とを示すが、例えば誘電体層の領域間のギャップによって、例えば図５のＸの部分の分だけ下部導体１４ｂを流れる電流ルート（矢印）が増加することでＥＳＲが低下している。
【００４０】
例えば、図６に示すように、第２の可変容量素子と第３の可変容量素子との距離ｈは変更せず、誘電体層の領域間のギャップｇを変更したり、誘電体層の領域の面積比を変化させたり、縦方向にギャップを入れるのではなく横方向にギャップを入れたりする場合に、ＥＳＲがどのように変化したかを図７に示す。なお、領域面積の総和は、どのケースも同じにしている。
【００４１】
第１行は、領域分割がなされなかった場合を示しており、基準となるケースである。また、第２行は、ギャップｇ＝５μｍで面積比が１：３である場合を示しており、第１行のケースよりもＥＳＲは減少している。さらに、第３行は、ギャップｇ＝１０μｍで面積比が１：３である場合を示しており、第２行のケースよりもＥＳＲは減少している。さらに、第４行は、ギャップｇ＝２０μｍで面積比１：３である場合を示しており、第３行のケースよりもＥＳＲは減少している。このようにギャップｇが大きいほど、ＥＳＲが減少している。但し、ギャップｇを大きくするとそれだけ素子のサイズは増大する。
【００４２】
一方、第５行は、ギャップｇ＝１０μｍで面積比１：１である場合を示しており、第１行目よりはＥＳＲは減少しているが、ギャップｇが同一の第３行よりも増加している。このように、領域の面積は異なる方が好ましい。
【００４３】
さらに、第６行は、分割方向を縦から横に変更した上で、ギャップｇ＝１０μｍで面積比１：１である場合を示しており、おおよそ第３行と同様の効果が得られている。但し、この場合も素子のサイズが増加する。
【００４４】
以上のように、形成した誘電体層を全て有効活用する場合であっても、Ｑ値やＥＳＲの観点からして、好ましい可変容量デバイスが得られる。
【００４５】
但し、本実施の形態における誘電体層の領域分割は、上部導体１０ａ及び１０ｃの形状を変更するだけで、可変容量素子の初期容量を変化させることができるという点に主眼点がある。
【００４６】
図８に示すように、上部導体１０ａの代わりに上部導体１１０ａを形成し、上部導体１０ｃの代わりに上部導体１１０ｃを形成する。上部導体１１０ａは、誘電体層の領域２０ｂと領域２１ａ及び２１ｂの上に形成されているが、領域２０ａ上には形成されていない。すなわち、第２の可変容量素子は、２つの素子が並列に構成されたままであるが、第１の可変容量素子は、１つの素子のみで構成されている。例えば、小さい方の領域によって１００ｐＦ分の容量を実現しており、大きい方の領域によって３００ｐＦ分の容量を実現している場合には、第１の可変容量素子の初期容量は、１００ｐＦであり、第２の可変容量素子の初期容量は、４００ｐＦである。
【００４７】
同様に、上部導体１１０ｃは、誘電体層の領域２２ａ及び２２ｂと領域２３ｂの上に形成されているが、領域２３ａ上には形成されていない。すなわち、第３の可変容量素子は、２つの素子が並列に構成されたままであるが、第４の可変容量素子は、１つの素子のみで構成されている。上で述べた前提があれば、第３の可変容量素子の初期容量は、４００ｐＦであり、第４の可変容量素子の初期容量は、１００ｐＦである。図８の場合に、初期的な合成容量は４０ｐＦとなる。
【００４８】
図１に示したＢＢ’断面と同じ断面で、図８に示した可変容量デバイスを表すと図９に示すようになる。図８からも分かるように、誘電体層の領域２３ａ及び上部電極３５ａの上部には、上部導体１１０ｃは形成されていない点が図４との差である。
【００４９】
なお、第１の可変容量素子の初期容量と第４の可変容量素子の初期容量を同一にし、第２の可変容量素子の初期容量と第３の可変容量素子の初期容量を同一にし、第１及び第４の可変容量素子の初期容量を、第２及び第３の可変容量素子の初期容量以下にする。そうすると、大振幅の信号が入力されても対応可能になる。
【００５０】
従って、このような制約条件に従うと、図１及び図８の構成例以外に、図１０乃至図１３に示すような上部導体形状のバリエーションが得られる。これ以降の図面において、バリエーションに影響しない上部導体１０ｂ、１０ｆ、抵抗部１６、パッド部１２を省略する。
【００５１】
図１０の構成例では、上部導体１０ａの代わりに上部導体１２０ａを形成し、上部導体１０ｃの代わりに上部導体１２０ｃを形成する。上部導体１２０ａは、誘電体層の領域２０ａと領域２１ａ及び２１ｂの上に形成されているが、領域２０ｂ上には形成されていない。すなわち、第２の可変容量素子は、２つの素子が並列に構成されたままであるが、第１の可変容量素子は、１つの素子のみで構成されている。上で述べた前提があれば、第１の可変容量素子の初期容量は、３００ｐＦであり、第２の可変容量素子の初期容量は、４００ｐＦである。
【００５２】
同様に、上部導体１２０ｃは、誘電体層の領域２２ａ及び２２ｂと領域２３ａの上に形成されているが、領域２３ｂ上には形成されていない。すなわち、第３の可変容量素子は、２つの素子が並列に構成されたままであるが、第４の可変容量素子は、１つの素子のみで構成されている。上で述べた前提があれば、第３の可変容量素子の初期容量は、４００ｐＦであり、第４の可変容量素子の初期容量は、３００ｐＦである。図１０の場合には、初期的な合成容量は８５．７ｐＦとなる。
【００５３】
図１１の構成例では、上部導体１０ａの代わりに上部導体１３０ａを形成し、上部導体１０ｃの代わりに上部導体１３０ｃを形成する。上部導体１３０ａは、誘電体層の領域２０ａと領域２１ｂの上に形成されているが、領域２０ｂ及び２１ａ上には形成されていない。すなわち、第１の可変容量素子も第２の可変容量素子も、共に１つの素子のみで構成されている。上で述べた前提があれば、第１の可変容量素子の初期容量は、３００ｐＦであり、第２の可変容量素子の初期容量は、３００ｐＦである。
【００５４】
同様に、上部導体１３０ｃは、誘電体層の領域２２ｂと領域２３ａの上に形成されているが、領域２２ａ及び２３ｂ上には形成されていない。すなわち、第３の可変容量素子も第４の可変容量素子も、１つの素子のみで構成されている。上で述べた前提があれば、第３の可変容量素子の初期容量は、３００ｐＦであり、第４の可変容量素子の初期容量は、３００ｐＦである。図１１の場合には、初期的な合成容量は７５ｐＦとなる。
【００５５】
図１２の構成例では、上部導体１０ａの代わりに上部導体１４０ａを形成し、上部導体１０ｃの代わりに上部導体１４０ｃを形成する。上部導体１４０ａは、誘電体層の領域２０ｂと領域２１ｂの上に形成されているが、領域２０ａ及び２１ａ上には形成されていない。すなわち、第１の可変容量素子も第２の可変容量素子も、共に１つの素子のみで構成されている。上で述べた前提があれば、第１の可変容量素子の初期容量は、１００ｐＦであり、第２の可変容量素子の初期容量は、３００ｐＦである。
【００５６】
同様に、上部導体１４０ｃは、誘電体層の領域２２ｂと領域２３ｂの上に形成されているが、領域２２ａ及び２３ａ上には形成されていない。すなわち、第３の可変容量素子も第４の可変容量素子も、１つの素子のみで構成されている。上で述べた前提があれば、第３の可変容量素子の初期容量は、３００ｐＦであり、第４の可変容量素子の初期容量は、１００ｐＦである。図１２の場合には、初期的な合成容量は３７．５ｐＦとなる。
【００５７】
図１３の構成例では、上部導体１０ａの代わりに上部導体１５０ａを形成し、上部導体１０ｃの代わりに上部導体１５０ｃを形成する。上部導体１５０ａは、誘電体層の領域２０ｂと領域２１ａの上に形成されているが、領域２０ａ及び２１ｂ上には形成されていない。すなわち、第１の可変容量素子も第２の可変容量素子も、共に１つの素子のみで構成されている。上で述べた前提があれば、第１の可変容量素子の初期容量は、１００ｐＦであり、第２の可変容量素子の初期容量は、１００ｐＦである。
【００５８】
同様に、上部導体１５０ｃは、誘電体層の領域２２ａと領域２３ｂの上に形成されているが、領域２２ｂ及び２３ａ上には形成されていない。すなわち、第３の可変容量素子も第４の可変容量素子も、１つの素子のみで構成されている。上で述べた前提があれば、第３の可変容量素子の初期容量は、１００ｐＦであり、第４の可変容量素子の初期容量は、１００ｐＦである。図１３の場合には、初期的な合成容量は２５ｐＦとなる。
【００５９】
図１、図８及び図１０乃至図１３をまとめると、図１４に示すようになる。このような８つのバリエーションの中から、所望の初期容量の構成を採用すればよい。
【００６０】
［実施の形態２］
第１の実施の形態では、１つの可変容量素子のための誘電体層を２つの領域に分割するような例を示したが、誘電体層の分割数は、３以上であっても良い。本実施の形態では、分割数３の例を示す。
【００６１】
例えば、１つの可変容量素子についての初期容量を６００ｐＦとし、初期容量１００ｐＦの領域、初期容量２００ｐＦの領域、初期容量３００ｐＦの領域に分割されるものとする。
【００６２】
なお、第１の可変容量素子における誘電体層は、領域２０１ａ乃至２０１ｃに分割されており、領域２０１ａの面積と領域２０１ｂの面積と領域２０１ｃの面積との比は、３：２：１であるものとする。
【００６３】
また、第２の可変容量素子における誘電体層は、領域２０２ａ乃至２０２ｃに分割されており、領域２０２ａの面積と領域２０２ｂの面積と領域２０２ｃの面積との比は、１：２：３であるものとする。
【００６４】
さらに、第３の可変容量素子における誘電体層は、領域２０３ａ乃至２０３ｃに分割されており、領域２０３ａの面積と領域２０３ｂの面積と領域２０３ｃの面積との比は、１：２：３であるものとする。
【００６５】
また、第４の可変容量素子における誘電体層は、領域２０４ａ乃至２０４ｃに分割されており、領域２０４ａの面積と領域２０４ｂの面積と領域２０４ｃの面積との比は、３：２：１であるものとする。
【００６６】
そして、第１の実施の形態と同様の拘束条件に従うものとする。
【００６７】
本実施の形態における第１のバリエーションは、図１５に示すように、第１の可変容量素子のための誘電体層の領域２０１ａ乃至２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ａ乃至２０２ｃの上に、上部導体２１０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ乃至２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａ乃至２０４ｃの上に、上部導体２１０ｃが形成される。これによって、各可変容量素子の初期容量は６００ｐＦとなり、合成容量は１５０ｐＦとなる。これ以降の図面において、バリエーションに影響しないため、図１に表記されていた上部導体１０ｂ、１０ｆ、抵抗部１６、パッド部１２を省略する。
【００６８】
図１５の構成であれば、図１６に示すような等価回路が実現される。図１６は、図２と異なり、可変容量素子群Ｃ１１乃至Ｃ１４のそれぞれについて、小さい容量の可変容量素子と、中ぐらいの容量の可変容量素子と、大きい容量の可変容量素子とが、並列に接続された構成となる。
【００６９】
また、第２のバリエーションは、図１７に示すように、第１の可変容量素子のための誘電体層の領域２０１ａ及び２０１ｂと第２の可変容量素子のための誘電体層の領域２０２ａ乃至２０２ｃの上に、上部導体２２０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ乃至２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａ及び２０４ｂの上に、上部導体２２０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は５００ｐＦとなり、第２及び第３の可変容量素子の初期容量は６００ｐＦとなり、合成容量は１３６．４ｐＦとなる。
【００７０】
また、第３のバリエーションは、図１８に示すように、第１の可変容量素子のための誘電体層の領域２０１ａ及び２０１ｂと第２の可変容量素子のための誘電体層の領域２０２ｂ及び２０２ｃの上に、上部導体２３０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｂ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａ及び２０４ｂの上に、上部導体２３０ｃが形成される。これによって、第１乃至第４の可変容量素子の初期容量は５００ｐＦとなり、合成容量は１２５ｐＦとなる。
【００７１】
また、第４のバリエーションは、図１９に示すように、第１の可変容量素子のための誘電体層の領域２０１ａ及び２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ａ乃至２０２ｃの上に、上部導体２４０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ乃至２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａ及び２０４ｃの上に、上部導体２４０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は４００ｐＦとなり、第２及び第３の可変容量素子の初期容量は６００ｐＦとなり、合成容量は１２０ｐＦとなる。
【００７２】
また、第５のバリエーションは、図２０に示すように、第１の可変容量素子のための誘電体層の領域２０１ａ及び２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ｂ及び２０２ｃの上に、上部導体２５０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｂ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａ及び２０４ｃの上に、上部導体２５０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は４００ｐＦとなり、第２及び第３の可変容量素子の初期容量は５００ｐＦとなり、合成容量は１１１．１ｐＦとなる。
【００７３】
また、第６のバリエーションは、図２１に示すように、第１の可変容量素子のための誘電体層の領域２０１ａと第２の可変容量素子のための誘電体層の領域２０２ａ乃至２０２ｃの上に、上部導体２６０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ乃至２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａの上に、上部導体２６０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は３００ｐＦとなり、第２及び第３の可変容量素子の初期容量は６００ｐＦとなり、合成容量は１００ｐＦとなる。
【００７４】
また、第７のバリエーションは、図２２に示すように、第１の可変容量素子のための誘電体層の領域２０１ａ及び２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ａ及び２０２ｃの上に、上部導体２７０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａ及び２０４ｃの上に、上部導体２７０ｃが形成される。これによって、第１乃至第４の可変容量素子の初期容量は４００ｐＦとなり、合成容量は１００ｐＦとなる。
【００７５】
また、第８のバリエーションは、図２３に示すように、第１の可変容量素子のための誘電体層の領域２０１ａと第２の可変容量素子のための誘電体層の領域２０２ｂ及び２０２ｃの上に、上部導体２８０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｂ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａの上に、上部導体２８０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は３００ｐＦとなり、第２及び第３の可変容量素子の初期容量は５００ｐＦとなり、合成容量は９３．８ｐＦとなる。
【００７６】
また、第９のバリエーションは、図２４に示すように、第１の可変容量素子のための誘電体層の領域２０１ａと第２の可変容量素子のための誘電体層の領域２０２ａ及び２０２ｃの上に、上部導体２９０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａの上に、上部導体２９０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は３００ｐＦとなり、第２及び第３の可変容量素子の初期容量は４００ｐＦとなり、合成容量は８５．７ｐＦとなる。
【００７７】
また、第１０のバリエーションは、図２５に示すように、第１の可変容量素子のための誘電体層の領域２０１ｂと第２の可変容量素子のための誘電体層の領域２０２ａ乃至２０２ｃの上に、上部導体３００ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ乃至２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｂの上に、上部導体３００ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は２００ｐＦとなり、第２及び第３の可変容量素子の初期容量は６００ｐＦとなり、合成容量は７５ｐＦとなる。
【００７８】
また、第１１のバリエーションは、図２６に示すように、第１の可変容量素子のための誘電体層の領域２０１ａと第２の可変容量素子のための誘電体層の領域２０２ｃの上に、上部導体３１０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ａの上に、上部導体３１０ｃが形成される。これによって、第１乃至第４の可変容量素子の初期容量は３００ｐＦとなり、合成容量は７５ｐＦとなる。
【００７９】
また、第１２のバリエーションは、図２７に示すように、第１の可変容量素子のための誘電体層の領域２０１ｂと第２の可変容量素子のための誘電体層の領域２０２ｂ及び２０２ｃの上に、上部導体３２０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｂ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｂの上に、上部導体３２０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は２００ｐＦとなり、第２及び第３の可変容量素子の初期容量は５００ｐＦとなり、合成容量は７１．４ｐＦとなる。
【００８０】
また、第１３のバリエーションは、図２８に示すように、第１の可変容量素子のための誘電体層の領域２０１ｂと第２の可変容量素子のための誘電体層の領域２０２ａ及び２０２ｃの上に、上部導体３３０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｂの上に、上部導体３３０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は２００ｐＦとなり、第２及び第３の可変容量素子の初期容量は４００ｐＦとなり、合成容量は６６．７ｐＦとなる。
【００８１】
また、第１４のバリエーションは、図２９に示すように、第１の可変容量素子のための誘電体層の領域２０１ｂと第２の可変容量素子のための誘電体層の領域２０２ｃの上に、上部導体３４０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｂの上に、上部導体３４０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は２００ｐＦとなり、第２及び第３の可変容量素子の初期容量は３００ｐＦとなり、合成容量は６０ｐＦとなる。
【００８２】
また、第１５のバリエーションは、図３０に示すように、第１の可変容量素子のための誘電体層の領域２０１ｂと第２の可変容量素子のための誘電体層の領域２０２ｂの上に、上部導体３５０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｂと第４の可変容量素子のための誘電体層の領域２０４ｂの上に、上部導体３５０ｃが形成される。これによって、第１乃至第４の可変容量素子の初期容量は２００ｐＦとなり、合成容量は５０ｐＦとなる。
【００８３】
また、第１６のバリエーションは、図３１に示すように、第１の可変容量素子のための誘電体層の領域２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ａ乃至２０２ｃの上に、上部導体３６０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ乃至２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｃの上に、上部導体３６０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は１００ｐＦとなり、第２及び第３の可変容量素子の初期容量は６００ｐＦとなり、合成容量は４２．９ｐＦとなる。
【００８４】
また、第１７のバリエーションは、図３２に示すように、第１の可変容量素子のための誘電体層の領域２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ｂ及び２０２ｃの上に、上部導体３７０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｂ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｃの上に、上部導体３７０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は１００ｐＦとなり、第２及び第３の可変容量素子の初期容量は５００ｐＦとなり、合成容量は４１．７ｐＦとなる。
【００８５】
また、第１８のバリエーションは、図３３に示すように、第１の可変容量素子のための誘電体層の領域２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ａ及び２０２ｃの上に、上部導体３８０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａ及び２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｃの上に、上部導体３８０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は１００ｐＦとなり、第２及び第３の可変容量素子の初期容量は４００ｐＦとなり、合成容量は４０ｐＦとなる。
【００８６】
また、第１９のバリエーションは、図３４に示すように、第１の可変容量素子のための誘電体層の領域２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ｃの上に、上部導体３９０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｃと第４の可変容量素子のための誘電体層の領域２０４ｃの上に、上部導体３９０ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は１００ｐＦとなり、第２及び第３の可変容量素子の初期容量は３００ｐＦとなり、合成容量は３７．５ｐＦとなる。
【００８７】
また、第２０のバリエーションは、図３５に示すように、第１の可変容量素子のための誘電体層の領域２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ｂの上に、上部導体４００ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ｂと第４の可変容量素子のための誘電体層の領域２０４ｃの上に、上部導体４００ｃが形成される。これによって、第１及び第４の可変容量素子の初期容量は１００ｐＦとなり、第２及び第３の可変容量素子の初期容量は２００ｐＦとなり、合成容量は３３．３ｐＦとなる。
【００８８】
また、第２１のバリエーションは、図３６に示すように、第１の可変容量素子のための誘電体層の領域２０１ｃと第２の可変容量素子のための誘電体層の領域２０２ａの上に、上部導体４１０ａが形成される。同様に、第３の可変容量素子のための誘電体層の領域２０３ａと第４の可変容量素子のための誘電体層の領域２０４ｃの上に、上部導体４１０ｃが形成される。これによって、第１乃至第４の可変容量素子の初期容量は１００ｐＦとなり、合成容量は２５ｐＦとなる。
【００８９】
以上の構成と初期容量及び合成容量の関係をまとめると図３７のようになる。
【００９０】
このように、誘電体層の領域を、目的とする初期容量に応じて選択し、それに応じて上部導体の形状を変化させるだけで、様々な容量バリエーションを実現できる。よって、設計の手間や製造条件の決定の手間を削減できる。
【００９１】
以上本発明の実施の形態を説明したが、本発明はこれに限定されるものではない。例えば、上で述べた制約条件を採用しなければ、さらに多くのバリエーションを実現できる。
【００９２】
さらに、可変容量素子の数は４に限定されない。１であっても良いし、より多くの数の可変容量素子を可変容量デバイスに含めるようにしても良い。また、制約条件に従うのであれば、偶数個の可変容量素子が好ましいが、従わない場合には奇数個の可変容量素子であっても良い。
【００９３】
また、可変容量素子以外の部分は、端子その他の条件に応じて変更してもよい。さらに、層の上下方向は入れ替えられる場合もある。
【符号の説明】
【００９４】
１０  上部導体
１２  パッド
１４  下部導体
１６  抵抗膜
１８  ビア
【図１】
2015073047.tif 000003
【図２】
2015073047.tif 000004
【図３】
2015073047.tif 000005
【図４】
2015073047.tif 000006
【図５】
2015073047.tif 000007
【図６】
2015073047.tif 000008
【図７】
2015073047.tif 000009
【図８】
2015073047.tif 000010
【図９】
2015073047.tif 000011
【図１０】
2015073047.tif 000012
【図１１】
2015073047.tif 000013
【図１２】
2015073047.tif 000014
【図１３】
2015073047.tif 000015
【図１４】
2015073047.tif 000016
【図１５】
2015073047.tif 000017
【図１６】
2015073047.tif 000018
【図１７】
2015073047.tif 000019
【図１８】
2015073047.tif 000020
【図１９】
2015073047.tif 000021
【図２０】
2015073047.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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