(57)【要約】【課題】半導体装置（半導体レーザ）の特性を向上させる。【解決手段】（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲でオフ角を有する基板Ｓの表面の露出部上に、［０−１−１］方向に延在するようにＩｎＰよりなる活性層導波路ＡＷＧを形成する。また、活性層導波路ＡＷＧ上に、ｐ型のＩｎＰよりなるカバー層ＣＶＬを、Ｖ／ＩＩＩ比が２０００以上の高Ｖ／ＩＩＩ比で形成する。これにより、活性層導波路ＡＷＧの膜厚の変動を低減し、良好なＭＱＷ（多重量子井戸）を得ることができる。また、基板Ｓの表面にほぼ垂直な（０−１１）面が主として現れる側面を有するカバー層ＣＶＬを形成することができる。また、カバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部（メサ部ともいう）の断面形状が、略矩形状となる。このため、通電領域ＥＡ２を大きくすることができ、半導体装置の抵抗を低減することができる。【選択図】図１３
2015061060.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板の第１領域を囲む領域にマスクを形成する工程、
（ｂ）前記基板の第１領域に、第１半導体層を成長させる工程、
（ｃ）前記第１半導体層上に、第２半導体層を成長させる工程、
を有し、
前記基板は、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜しており、
前記基板、前記第１半導体層および前記第２半導体層は、ＩＩＩ−Ｖ族化合物半導体よりなる、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、ＩＩＩ族元素の原料ガスおよびＶ族元素の原料ガスを用いたエピタキシャル成長により、前記第２半導体層を形成する工程であり、
前記ＩＩＩ族元素の原料ガスの流量に対する前記Ｖ族元素の原料ガスの流量の比であるＶ／ＩＩＩ比が２０００以上である、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記基板、前記第１半導体層および前記第２半導体層は、ＩｎＰよりなる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第２半導体層の側面は、（０−１１）面を有する、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
（ｄ）前記（ｃ）工程の後、前記第２半導体層の上方に、第１電極を形成し、前記基板の裏面に、第２電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層の積層部は、第１方向に延在し、
前記積層部の前記第１方向と交差する第２方向の断面形状は、略矩形状である、半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層の積層部の側面は、前記（１００）面に対してほぼ垂直である、半導体装置の製造方法。
【請求項８】
請求項３記載の半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層は、第１方向に延在し、
前記第２半導体層の上面の前記第１方向と交差する第２方向の幅は、前記第１半導体層の上面の前記第２方向の幅より大きい、半導体装置の製造方法。
【請求項９】
請求項５記載の半導体装置の製造方法において、
前記（ｃ）工程と前記（ｄ）工程との間に、
（ｅ）前記第１半導体層および前記第２半導体層の積層部の両側に、前記積層部より絶縁性を有する半絶縁層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記半絶縁層は、Ｆｅを含有するＩｎＰよりなる、半導体装置の製造方法。
【請求項１１】
基板、前記基板の第１領域に配置された第１半導体層および前記第１半導体層上に配置された第２半導体層を有し、
前記基板は、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜しており、
前記基板、前記第１半導体層および前記第２半導体層は、ＩＩＩ−Ｖ族化合物半導体よりなる、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記基板、前記第１半導体層および前記第２半導体層は、ＩｎＰよりなる、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第２半導体層の側面は、（０−１１）面を有する、半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記第２半導体層の上方に配置された第１電極および前記基板の裏面に配置された第２電極を有する、半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
前記第１半導体層および前記第２半導体層の積層部は、第１方向に延在し、
前記積層部の前記第１方向と交差する第２方向の断面形状は、略矩形状である、半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、
前記第１半導体層および前記第２半導体層の積層部の側面は、前記（１００）面に対してほぼ垂直である、半導体装置。
【請求項１７】
請求項１３記載の半導体装置において、
前記第１半導体層および前記第２半導体層は、第１方向に延在し、
前記第２半導体層の上面の前記第１方向と交差する第２方向の幅は、前記第１半導体層の上面の前記第２方向の幅より大きい、半導体装置。
【請求項１８】
請求項１３記載の半導体装置において、
前記第１半導体層および前記第２半導体層の積層部の両側に、Ｆｅを含有するＩｎＰよりなる層を有する、半導体装置。
【請求項１９】
請求項１３記載の半導体装置において、
前記第１半導体層および前記第２半導体層の第１積層部と離間して配置された第２積層部を有し、
前記第２積層部は、前記基板の第２領域に配置された第３半導体層および前記第３半導体層上に配置された第４半導体層を有し、
前記第１半導体層の層厚は、前記第３半導体層の層厚より大きい、半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記第２半導体層の層厚は、前記第４半導体層の層厚より大きい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、ＩＩＩ−Ｖ族化合物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
１０〜４０Ｇｂｓの高速で動作する半導体レーザ（半導体装置）として、ＩｎＧａＡｌＡｓ系の半導体材料が用いられている。具体的には、光導波路として用いられる活性層に、ＩｎＧａＡｌＡｓ系の半導体材料が用いられる。しかしながら、活性層中のＡｌが酸化されやすく、Ａｌの酸化により活性層が劣化しやすい。
【０００３】
このため、Ａｌの酸化防止対策のため、活性層を覆うカバー層を採用した構成の検討がなされている。
【０００４】
例えば、下記特許文献１（特開平９−９２９２５号公報）には、ｐ型ＩｎＰ基板の上方にＭＱＷ層を有し、さらに、このＭＱＷ層上にｎ−ＩｎＰ層を有する半導体レーザが開示されている。
【０００５】
また、下記特許文献２（特開２００４−１４８２１号公報）には、ＧａＡｓの（１００）オフ基板を用いた半導体レーザが開示されている。
【０００６】
また、下記非特許文献１および下記特許文献３（特開平５−１１０２０８号公報）には、選択成長により形成された半導体レーザが開示され、下記非特許文献２〜４には、傾斜基板上のエピタキシャル成長膜の成長性についての記載がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−９２９２５号公報
【特許文献２】特開２００４−１４８２１号公報
【特許文献３】特開平５−１１０２０８号公報
【非特許文献】
【０００８】
【非特許文献１】Low Drive-Current and Wide Temperature Operation of 1.3μm AlGaInAs-MQW BH-DFB Lasers by Laterally Enhanced Cladding Layer Growth, R. Kobayashi et al., OFC2008 OTｈK2
【非特許文献２】Optical property of InAsP/InP strained quantum wells grown on InP （111）B and （100） substrates, H. Q. Houa et al., J. Appl. Phys. 75, 4673（1994）
【非特許文献３】Optical properties of In0.52Al0.48As layers and In0.53Ga0.47 As/In0.52Al0.48 As quantum well structures grown on （111）B InP substrates by molecular beam epitaxy, Y. Kawamural et al., IPRM1998 ThP-11
【非特許文献４】High CW output power InGaAs/InGaAsP/InGaP diode lasers: effect of substrate misorientation, L. J. Mawst et al., LD conference1995 SCL13.5
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者は、上記のようなＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの研究開発に従事しており、その性能の向上について、鋭意検討している。その過程において、ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの性能を向上させるために、その製造方法および構造に関し、更なる改善の余地があることが判明した。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される一実施の形態に示される半導体装置の製造方法は、基板の第１領域に、第１半導体層を成長させ、さらに、第１半導体層上に、第２半導体層を成長させる。そして、この基板は、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜している。また、基板、第１半導体層および第２半導体層は、ＩＩＩ−Ｖ族化合物半導体よりなる。
【００１３】
本願において開示される一実施の形態に示される半導体装置は、基板の第１領域上に形成された第１半導体層と、第１半導体層上に形成された第２半導体層と、を有する。そして、基板は、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜しており、基板、第１半導体層および第２半導体層は、ＩＩＩ−Ｖ族化合物半導体よりなる。
【発明の効果】
【００１４】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【００１５】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の構成を示す断面図および平面図である。
【図２】実施の形態１の半導体装置の構成を示す斜視図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】比較例の半導体装置の通電領域を示す斜視図である。
【図１３】実施の形態１の半導体装置の通電領域を示す斜視図である。
【図１４】ＰＬ半値幅と基板傾斜角との関係を示すグラフである。
【図１５】図１４のグラフの部分拡大図である。
【図１６】カバー層の形成時におけるＶ／ＩＩＩ比と［１００］方向の成長速度に対する［１１１］Ｂ方向の成長速度の比との関係を示すグラフである。
【図１７】実施の形態２の半導体装置の構成を示す断面図である。
【図１８】実施の形態２の半導体装置の構成を示す斜視図である。
【図１９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態２の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の変形例の構成を示す断面図である。
【図３０】実施の形態２の半導体装置の変形例の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２２】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す断面図および平面図である。図２は、本実施の形態の半導体装置の構成を示す斜視図である。図３〜図１１は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００２３】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図であり、図１（Ａ）は、断面図、図１（Ｂ）は、平面図である。図１（Ａ）は、例えば、図１（Ｂ）のＡ−Ａ断面に対応する。図１に示す半導体装置は、半導体レーザ（化合物半導体レーザともいう）である。この半導体装置は、ＩＩＩ−Ｖ族化合物半導体、特に、ＩｎＰを用いたリッジ型半導体レーザである。
【００２４】
図１（Ａ）および図２に示すように、本実施の形態の半導体装置は、基板Ｓ、基板Ｓの領域１Ａ上に配置された活性層導波路（半導体光導波路ともいう）ＡＷＧ、および活性層導波路ＡＷＧ上に配置されたカバー層ＣＶＬを有する。カバー層ＣＶＬ上には、コンタクト層ＣＮＬを介してｐ電極（ｐ側電極、上部電極）ＰＥＬが配置され、基板Ｓの裏面側には、ｎ電極（ｎ側電極、下部電極）ＮＥＬが配置されている。基板Ｓ、カバー層ＣＶＬおよびコンタクト層ＣＮＬは、ＩＩＩ−Ｖ族化合物半導体（半導体層）よりなる。
【００２５】
また、図１（Ｂ）に示すように、基板Ｓの領域１Ａ、即ち、活性層導波路ＡＷＧの形成領域は、Ｙ方向（図１（Ａ）の奥行き方向）に延在する略矩形の領域である。言い換えれば、Ｙ方向（図１（Ａ）の奥行き方向、［１−１−１］方向）に長辺を有する領域である。この領域１Ａの両端に領域１Ｂが配置されている。言い換えれば、領域１Ｂにより領域１Ａが区画されている。領域１Ｂの外側には、領域２Ａが配置されている。この領域２Ａには、活性層導波路ＡＷＧ２、カバー層ＣＶＬ２およびコンタクト層ＣＮＬ２が下から順に配置されている（図１（Ａ）参照）。
【００２６】
基板Ｓは、ｎ型（第１導電型）のＩｎＰよりなり、その表面が、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜している傾斜基板である（図１（Ｂ）参照）。このような角度をオフ角（基板傾斜角ともいう）といい、この傾斜基板は、オフ角を有する基板である。また、基板Ｓの表面は、オフ角を有する表面である。図１（Ｂ）においては、オフ角をθで示してある。即ち、図１（Ｂ）に示すように、Ｂ−Ｂ断面において、基板Ｓの表面は、（１００）面に対しオフ角θを有する。
【００２７】
活性層導波路ＡＷＧは、ノンドープのＩｎＧａＡｌＡｓよりなる。この活性層導波路ＡＷＧは、エピタキシャル成長により形成される。この際、基板Ｓは、上記オフ角を有するため、成長後の活性層導波路ＡＷＧの表面は、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜している。この活性層導波路ＡＷＧは、ＩｎＧａＡｌＡｓで構成されるＭＱＷ（多重量子井戸）層とも呼ばれる。
【００２８】
カバー層ＣＶＬは、ｐ型（第２導電型）のＩｎＰ層よりなる。このカバー層ＣＶＬは、活性層導波路ＡＷＧ上に、エピタキシャル成長により形成される。成長後のカバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部（メサ部ともいう）の断面形状は、略矩形状となる。具体的には、カバー層ＣＶＬの表面の幅（ＷＣＶＬ）は、活性層導波路ＡＷＧの表面の幅（ＷＡＷＧ）より大きくなる。また、カバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部の側面（側壁）は、基板Ｓの表面とほぼ垂直な（０−１１）面を有する。このように、カバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部の断面形状を略矩形状とすることで、通電領域を大きくすることができ（図１３参照）、半導体装置の動作時の抵抗を低減することができる。
【００２９】
コンタクト層ＣＮＬは、ＩＩＩ−Ｖ族化合物半導体よりなり、例えば、ｐ型のＩｎＧａＡｓ層よりなる。このコンタクト層ＣＮＬは、カバー層ＣＶＬ上に配置されている。
【００３０】
誘電体膜ＩＬは、酸化シリコン膜などの絶縁膜よりなる。この誘電体膜ＩＬは、コンタクト層ＣＮＬの上面には配置されておらず、コンタクト層ＣＮＬの上面は、誘電体膜ＩＬの開口部から露出している。
【００３１】
ｐ電極ＰＥＬは、例えば、パラジウム（Ｐｄ）膜とプラチナ（Ｐｔ）膜の積層膜よりなる。ｐ電極ＰＥＬは、誘電体膜ＩＬの開口部から露出したコンタクト層ＣＮＬの上面上に配置される。また、ｎ電極ＮＥＬは、例えば、チタン（Ｔｉ）膜と金（Ａｕ）膜の積層膜よりなる。ｎ電極ＮＥＬは、基板Ｓの裏面上に配置される。
【００３２】
活性層導波路ＡＷＧ２は、活性層導波路ＡＷＧと同様に形成され、活性層導波路ＡＷＧと同じ材料よりなる。但し、活性層導波路ＡＷＧ２が形成される領域２ＡのＸ方向の幅（Ｗ２）は、活性層導波路ＡＷＧが形成される領域１ＡのＸ方向の幅（Ｗ１）より大きいため、領域１Ａにおいては、領域２Ａより単位面積当たりの成長速度が大きくなる。よって、活性層導波路ＡＷＧの膜厚ＴＡ１が、活性層導波路ＡＷＧ２の膜厚ＴＡ２より大きくなる（ＴＡ１＞ＴＡ２）。同様に、カバー層ＣＶＬ２は、カバー層ＣＶＬと同様に形成され、カバー層ＣＶＬと同じ材料よりなるが、領域２ＡのＸ方向の幅（Ｗ２）が、領域１ＡのＸ方向の幅（Ｗ１）より大きいため、カバー層ＣＶＬの膜厚ＴＣ１が、カバー層ＣＶＬ２の膜厚ＴＣ２より大きくなる（ＴＣ１＞ＴＣ２）。また、前述したように、カバー層ＣＶＬの側面は、（１００）面に垂直な（０−１１）面を有するのに対し、カバー層ＣＶＬ２の側面は、カバー層ＣＶＬ２の膜厚がカバー層ＣＶＬより薄くなるために完全な略矩形状にはならず、（０−１１）面の他に、（１１１）Ｂ面を有する。（１１１）Ｂ面とは、（１１１）面のうち、表面に主としてＶ族元素が露出する面である。
【００３３】
コンタクト層ＣＮＬ２は、コンタクト層ＣＮＬと同様に形成され、コンタクト層ＣＮＬと同じ材料よりなる。コンタクト層ＣＮＬ２上には、誘電体膜ＩＬを介してｐ電極ＰＥＬが配置されているため、コンタクト層ＣＮＬ２、活性層導波路ＡＷＧ２およびカバー層ＣＶＬ２は、後述する半導体装置（半導体レーザ）の動作には寄与しない。このように、領域２Ａの各層（ＡＷＧ２、ＣＶＬ２、ＣＮＬ２）は、半導体装置（半導体レーザ）の動作には寄与しない層であるが、領域１Ａの活性層導波路ＡＷＧ（ＩｎＧａＡｌＡｓ）の組成の制御性やカバー層ＣＶＬの平面形状（略矩形）の制御性を良好とするために必要になる。
【００３４】
次いで、半導体装置（半導体レーザ）の動作の一例について説明する。まず、ｐ電極ＰＥＬに正電圧を印加するとともに、ｎ電極ＮＥＬに負電圧を印加する。これにより、ｐ電極ＰＥＬからｎ電極ＮＥＬに向かって順方向電流が流れ、ｐ電極ＰＥＬからコンタクト層ＣＮＬおよびカバー層ＣＶＬを介して活性層導波路ＡＷＧに正孔が注入される。一方、ｎ電極ＮＥＬから基板Ｓを介して活性層導波路ＡＷＧに電子が注入される。
【００３５】
活性層導波路ＡＷＧにおいては、注入された正孔と電子によって反転分布が形成され、電子が伝導帯から価電子帯に遷移する誘導放出が起きる。これにより、位相の揃った光が発生する。そして、活性層導波路ＡＷＧで発生した光は、活性層導波路ＡＷＧよりも屈折率の低い周囲の半導体（カバー層ＣＶＬや基板Ｓ）により、活性層導波路ＡＷＧ内に閉じ込められる。そして、活性層導波路ＡＷＧ内に閉じ込められた光は、半導体レーザに形成されている劈開面（レーザ端面）からなる共振器を往復することにより、さらなる誘導放出によって増幅される。その後、活性層導波路ＡＷＧ内でレーザ光が発振して、半導体装置からレーザ光が射出される。
【００３６】
［製法説明］
次いで、図３〜図１１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図１１は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００３７】
図３に示すように、基板Ｓ上に、誘電体マスクＭを形成する。基板Ｓは、ｎ型のＩｎＰよりなり、前述したように、その表面が、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜している傾斜基板である（図１（Ｂ）参照）。
【００３８】
このような傾斜基板である基板Ｓ上に、誘電体マスクＭとして、例えば、酸化シリコン膜を、ＣＶＤ（Chemical Vapor Deposition）法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、誘電体マスクＭ上に、フォトレジスト膜ＰＲ１を形成し、露光・現像することにより、活性層導波路ＡＷＧの形成領域である領域１Ａと、領域２Ａのフォトレジスト膜ＰＲ１を除去する。言い換えれば、活性層導波路ＡＷＧの形成領域である領域１Ａを囲む領域１Ｂに、フォトレジスト膜ＰＲ１を残存させる。
【００３９】
この活性層導波路ＡＷＧの形成領域である領域１Ａは、［０−１−１］方向のストライプ形状である（図１（Ｂ）参照）。
【００４０】
次いで、フォトレジスト膜ＰＲ１をマスクとして、誘電体マスクＭをエッチングする。この後、フォトレジスト膜ＰＲ１を除去する。これにより、図４に示すように、活性層導波路ＡＷＧの形成領域である領域１Ａに開口部を有する誘電体マスクＭが形成される。言い換えれば、活性層導波路ＡＷＧの形成領域である領域１Ａを囲む領域１Ｂに誘電体マスクＭが形成される。この開口部の幅は、例えば、１．５〜１．９μｍ程度である。この幅は、領域１ＡのＸ方向の幅Ｗ１と対応する。そして、この開口部からは、基板Ｓのオフ角を有する表面が露出する。また、残存する誘電体マスクＭの幅は、５〜１５μｍ程度である。図４の断面図おいては、活性層導波路ＡＷＧの形成領域（領域１Ａ）の両側に、誘電体マスクＭが残存している。言い換えれば、幅５〜１５μｍ程度の誘電体マスクＭが、１．５〜１．９μｍ程度の間隔を置いて形成されている。また、領域１Ｂの外側には領域２Ａが配置されている。図４等においては、領域２Ａの一部しか図示していないが、この領域２Ａの幅（Ｘ方向の幅Ｗ２）は、例えば、２５０μｍ程度である。
【００４１】
次いで、図５に示すように、上記開口部（領域１Ａ）、即ち、基板Ｓのオフ角を有する表面の露出部上に、活性層導波路ＡＷＧを形成する。ここでは、活性層導波路ＡＷＧとして、ＩＩＩ−Ｖ族化合物半導体であるＩｎＰ層を、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法などを用いて形成する。ＭＯＶＰＥ法では、ＩＩＩ族元素の原料ガスとＶ族元素の原料ガスとをキャリアガスを用いてチャンバー（処理室）内に導入し、開口部（領域１Ａ）にＩｎＧａＡｌＡｓ層を成長させる。Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ａｌ（アルミニウム）の原料ガスとしては、ＴＭＩｎ（tri-methyl-indium）、ＴＥＧａ（tri-ethyl-gallium）、ＴＭＡｌ（tri-methyl-aluminium）を用いることができる。また、Ａｓ（砒素）の原料ガスとしては、ＡｓＨ３（アルシン）を用いることができる。混合された原料ガスが、加熱された基板Ｓの表面に到達すると、分解などの化学反応が生じ、下層の結晶情報を引き継いだ状態で、ＩｎＧａＡｌＡｓ層が成長（堆積）する。例えば、ＩＩＩ族元素の原料ガス（ここでは、ＴＭＩｎ、ＴＥＧａ、ＴＭＡｌ）の流量の和に対するＶ族元素の原料ガス（ここでは、アルシン）の流量の比（Ｖ／ＩＩＩ比ともいう）を２００以下として、活性層導波路（ＩｎＧａＡｌＡｓ層）ＡＷＧを形成する。この際、領域２Ａには、活性層導波路ＡＷＧ２が形成される。
【００４２】
続いて、図６に示すように、活性層導波路ＡＷＧ上にカバー層ＣＶＬを形成する。ここでは、カバー層ＣＶＬとして、ＩＩＩ−Ｖ族化合物半導体であるｐ型のＩｎＰ層を、ＭＯＶＰＥ法などを用いて形成する。即ち、活性層導波路ＡＷＧを形成したチャンバー（処理室）内において、連続（継続）してｐ型のＩｎＰ層を形成する。この際、Ｉｎの原料ガスとしては、ＴＭＩｎを用い、Ｐ（燐）の原料ガスとしては、ＰＨ３（ホスフィン）を用いるが、Ｖ／ＩＩＩ比を２０００以上とする。また、ｐ型不純物をドープしながらｐ型のＩｎＰ層を形成する。ｐ型不純物としては、Ｚｎを用いることができ、例えば、原料ガス中にＤＥＺｎ(di-ethyl-zinc)を混合することにより、ｐ型のＩｎＰ層を形成することができる。この際、領域２Ａには、カバー層ＣＶＬ２が形成される。
【００４３】
次いで、図７に示すように、カバー層（ｐ型ＩｎＰ層）ＣＶＬ上に、コンタクト層ＣＮＬを形成する。ここでは、コンタクト層ＣＮＬとして、ＩＩＩ−Ｖ族化合物半導体であるｐ型のＩｎＧａＡｓ層を、ＭＯＶＰＥ法などを用いて形成する。即ち、活性層導波路ＡＷＧおよびカバー層ＣＶＬを形成したチャンバー（処理室）内において、連続してｐ型のＩｎＧａＡｓ層を形成する。この際、例えば、Ｉｎの原料ガスとしては、ＴＭＩｎを用い、Ｇａ（ガリウム）の原料ガスとして、ＴＭＧａ（tri-methyl-gallium）を用い、Ａｓ（砒素）の原料ガスとしてＡｓＨ３（アルシン）用いる。そして、Ｖ／ＩＩＩ比（ここでは、ＩＩＩ族元素の原料ガスであるＴＭＩｎとＴＭＧａの流量の和に対するＶ族元素の原料ガスであるアルシンの流量の比）を１００以下とする。また、ｐ型不純物をドープしながらｐ型のＩｎＧａＡｓ層を形成する。ｐ型不純物としては、Ｚｎを用いることができ、例えば、原料ガス中にＤＥＺｎを混合することにより、ｐ型のＩｎＧａＡｓ層を形成することができる。この際、領域２Ａには、コンタクト層ＣＮＬ２が形成される。
【００４４】
上記のように、基板Ｓの領域１Ａに、活性層導波路ＡＷＧ、カバー層ＣＶＬおよびコンタクト層ＣＮＬを下から順に連続して一括で成長させる。この際、領域２Ａには、活性層導波路ＡＷＧ２、カバー層ＣＶＬ２およびコンタクト層ＣＮＬ２が、下から順に成長する。前述したように、領域２Ａの幅（Ｗ２）は、領域１Ａの幅（Ｗ１）より大きいため、領域１Ａにおいては、単位面積当たりの成長速度が大きくなる。よって、活性層導波路ＡＷＧの膜厚ＴＡ１が、活性層導波路ＡＷＧ２の膜厚ＴＡ２より大きくなる（ＴＡ１＞ＴＡ２、図６参照）。同様に、カバー層ＣＶＬの膜厚ＴＣ１は、カバー層ＣＶＬ２の膜厚ＴＣ２より大きくなる（ＴＣ１＞ＴＣ２、図６参照）。また、カバー層ＣＶＬ２の側面は、（０−１１）面が露出する前の成長面である（１１１）Ｂ面が残存した状態となる。これにより、カバー層ＣＶＬの側面は、（１００）面に垂直な（０−１１）面を有するのに対し、カバー層ＣＶＬ２の側面は、（０−１１）面の他に、（１１１）Ｂ面を有している。なお、コンタクト層ＣＮＬ、ＣＮＬ２は、（１００）面に垂直な（０−１１）面や（１１１）Ｂ面上には成長せず、主に、カバー層ＣＶＬ、ＣＶＬ２の上面にコンタクト層ＣＮＬ、ＣＮＬ２が成長する。
【００４５】
このように、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲でオフ角を有する基板Ｓの表面上に、［０−１−１］方向に延在するように活性層導波路ＡＷＧを形成したので、活性層導波路ＡＷＧの膜厚（ウエル厚ともいう）の変動を低減し、良好なＭＱＷ（多重量子井戸）を得ることができる。また、活性層導波路ＡＷＧ上に、ＩＩＩ−Ｖ族化合物半導体よりなるカバー層ＣＶＬを、Ｖ／ＩＩＩ比が２０００以上の高Ｖ／ＩＩＩ比で形成したので、誘電体マスクＭの端部から基板Ｓの表面にほぼ垂直な（０−１１）面が主として現れる側面を有するカバー層ＣＶＬを形成することができる。また、カバー層ＣＶＬ、ＣＶＬ２上に形成され、ＩＩＩ−Ｖ族化合物半導体よりなるコンタクト層ＣＮＬ、ＣＮＬ２は、低Ｖ／ＩＩＩ比で形成したので、基板Ｓにほぼ垂直な（０−１１）面や（１１１）面上には、コンタクト層ＣＮＬ、ＣＮＬ２が成長せず、主に、カバー層ＣＶＬ、ＣＶＬ２の上面にコンタクト層ＣＮＬ、ＣＮＬ２が成長する。
【００４６】
次いで、図８に示すように、誘電体マスクＭをエッチングにより除去する。次いで、図９に示すように、基板Ｓの上方に、誘電体膜ＩＬとして、例えば、酸化シリコン膜を、ＣＶＤ法などを用いて３００ｎｍ程度の膜厚で堆積する。次いで、図１０に示すように、誘電体膜ＩＬ上に、フォトレジスト膜ＰＲ２を形成し、露光・現像することにより、コンタクト層ＣＮＬの上方（領域１Ａ）のフォトレジスト膜ＰＲ２を除去する。次いで、フォトレジスト膜ＰＲ２をマスクとして、誘電体膜ＩＬをエッチングする。この後、フォトレジスト膜ＰＲ２を除去する。これにより、コンタクト層ＣＮＬの上面が誘電体膜ＩＬの開口部から露出する。言い換えれば、コンタクト層ＣＮＬの上面以外の領域が誘電体膜ＩＬで覆われる。即ち、カバー層ＣＶＬ２が誘電体膜ＩＬで覆われる。
【００４７】
次いで、図１１に示すように、コンタクト層ＣＮＬ上に、ｐ電極ＰＥＬを形成する。また、基板Ｓの裏面にｎ電極ＮＥＬを形成する。例えば、コンタクト層ＣＮＬの露出部を含む誘電体膜ＩＬ上に、ｐ電極ＰＥＬとして、例えば、パラジウム（Ｐｄ）膜とプラチナ（Ｐｔ）膜の積層膜を形成する。これらの膜は、スパッタリング法や蒸着法などを用いて形成することができる。次いで、積層膜を所望の形状にパターニングすることにより、ｐ電極ＰＥＬを形成する。次いで、基板Ｓの裏面側を上面にして、基板Ｓの裏面を研磨することにより、基板Ｓを薄型化する。次いで、基板Ｓの裏面上に、ｎ電極ＮＥＬとして、例えば、チタン（Ｔｉ）膜と金（Ａｕ）膜の積層膜を形成する。これらの膜は、スパッタリング法や蒸着法などを用いて形成することができる。なお、ｐ電極ＰＥＬやｎ電極ＮＥＬとして、他の金属膜を用いてもよい。
【００４８】
以上の工程により、図１に示す半導体装置を形成することができる。
【００４９】
このように、本実施の形態によれば、オフ角を有する基板Ｓ上に、活性層導波路ＡＷＧを形成し、その上に、カバー層ＣＶＬを、高Ｖ／ＩＩＩ比で形成したので、カバー層ＣＶＬの成長断面が大きくなり、通電領域幅を確保することができる。よって、半導体素子の低抵抗化を図ることができる。
【００５０】
図１２は、比較例の半導体装置の通電領域を示す斜視図である。図１３は、本実施の形態の半導体装置の通電領域を示す斜視図である。
【００５１】
図１２に示す半導体装置においては、オフ角を有さない基板Ｓの（１００）面上に、活性層導波路ＡＷＧを形成し、その上に、カバー層ＣＶＬを形成している。この場合、活性層導波路ＡＷＧおよびカバー層ＣＶＬの側面は、基板Ｓの表面（（１００）面）に対して５４．７°傾斜した（１１１）面となる。この際、カバー層ＣＶＬの成長断面を大きくするために、その膜厚を大きくすると、成長断面に対してカバー層ＣＶＬの上面、即ち、通電領域ＥＡ１が小さくなる。これにより、半導体装置の動作時の抵抗が増加してしまう。また、抵抗の増加により、発熱が大きくなり、半導体装置の温度特性が低下してしまう。
【００５２】
これに対し、本実施の形態においては、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲でオフ角を有する基板Ｓの表面の露出部上に、［０−１−１］方向に延在するように活性層導波路ＡＷＧを形成し、さらに、その上部に、カバー層ＣＶＬを、Ｖ／ＩＩＩ比が２０００以上の高Ｖ／ＩＩＩ比で形成している。これにより、基板Ｓの表面にほぼ垂直な（０−１１）面が主として現れる側面を有するようにカバー層ＣＶＬを形成することができる。即ち、基板Ｓの表面に対してほぼ垂直な側面となるようにカバー層ＣＶＬが成長するため、活性層導波路ＡＷＧの形成領域（領域１Ａ）に対応する通電領域ＥＡ２を確保することができる。例えば、通電領域ＥＡ２の幅を、１．５〜１．９μｍ程度とすることができる。
【００５３】
一方、基板Ｓの表面に対してほぼ垂直な側面を有するカバー層ＣＶＬを形成するために、基板Ｓの表面を（１１１）面とする方法が考えられる（例えば、特許文献３参照）。しかしながら、（１１１）面や、（１００）面から２°以上のオフ角を有する面上に、活性層導波路ＡＷＧを形成した場合、結晶性が劣化し、ＰＬ半値幅が広がってしまう（非特許文献２、３、４参照）。
【００５４】
この基板の傾斜角度とＰＬ半値幅について、本発明者が検討した事項を以下に説明する。図１４は、ＰＬ半値幅と基板傾斜角との関係を示すグラフである。図１５は、図１４のグラフの部分拡大図である。図１４および図１５の横軸は、基板傾斜角［°］であり、縦軸は、ＰＬ半値幅（ＰＬ ＦＷＨＭ、Photo Luminescence full width at half maximum）［ｍｅＶ］である。
【００５５】
本実施の形態の半導体装置の場合（黒丸の場合）は、図１４および図１５に示すように、基板傾斜角は、０°〜１．０°の範囲であり、ＰＬ半値幅は、ほぼ９ｍｅＶ程度で安定している。言い換えれば、ＰＬ半値幅の増加は見られない。
【００５６】
これに対し、非特許文献２、３および４に記載の半導体装置の各種データに基づき本発明者が算出したところ、ＰＬ半値幅の増加が確認された。非特許文献２、３および４に記載の半導体装置をそれぞれ比較例Ａ、比較例Ｂ、比較例Ｃとする。図１４および図１５に示すように、比較例Ａにおいては、ＰＬ半値幅が、６から９ｍｅＶ程度に増加している。また、比較例Ｂにおいては、ＰＬ半値幅が、１４から１７ｍｅＶ程度に増加している。また、比較例Ｃにおいては、ＰＬ半値幅が、８から２８ｍｅＶ程度に増加している。
【００５７】
なお、本実施の形態においては、活性層導波路ＡＷＧを、層厚（Ｌｚ）が４．５ｎｍのＩｎＧａＡｌＡｓとした場合の温度４ＫにおけるＰＬについてＰＬ半値幅を測定した。また、比較例Ａにおいては、活性層（ＱＷ）が、層厚（Ｌｚ）が８ｎｍのＩｎＡｓＰ／ＩｎＰである場合の温度１５ＫにおけるＰＬについてＰＬ半値幅を算出した。また、比較例Ｂにおいては、活性層が、層厚（Ｌｚ）が３．５ｎｍのＩｎＧａＡｓ／ＩｎＡｌＡｓである場合の温度７７ＫにおけるＰＬについてＰＬ半値幅を算出した。また、比較例Ｃにおいては、活性層が、層厚（Ｌｚ）が３．５ｎｍのＩｎＧａＡｓ／ＩｎＧａＡｓＰである場合の温度１２ＫにおけるＰＬについてＰＬ半値幅を算出した。
【００５８】
このように、材料や温度が異なるものではあるが、（１００）面からの傾斜角が２°以上のオフ角を有する基板においては、ＰＬ半値幅が広がってしまうことが確認でき、本実施の形態のように、（１００）面からの傾斜角が０°〜１．０°の範囲のオフ角を有する基板では、ＰＬ半値幅の増加を抑制することが確認できた。
【００５９】
このように、本実施の形態においては、ＰＬ半値幅の増加を抑える、即ち、活性層導波路ＡＷＧの量子井戸幅の揺らぎが抑制されており、良好な結晶性を維持しつつ、通電領域ＥＡ２を大きくすることができていることが判明した。
【００６０】
さらに、カバー層ＣＶＬを、高Ｖ／ＩＩＩ比で形成することにより、カバー層ＣＶＬの成長において、［１００］方向の成長速度に対する［１１１］Ｂ方向の成長速度の比（［１１１］Ｂ方向の成長速度／［１００］方向の成長速度）は、増大する。図１６は、カバー層の形成時におけるＶ／ＩＩＩ比と［１００］方向の成長速度に対する［１１１］Ｂ方向の成長速度の比との関係を示すグラフである。横軸は、Ｖ／ＩＩＩ比であり、縦軸は、成長速度比である。誘電体マスクＭの開口部（領域１Ａ）の幅は、例えば、１．５〜１．９μｍ程度とし、誘電体マスクＭの幅は、５〜１５μｍ程度とした。
【００６１】
高Ｖ／ＩＩＩ比でカバー層ＣＶＬを形成した場合、［１００］方向の成長速度に対する［１１１］Ｂ方向の成長速度比（［１１１］Ｂ方向の成長速度／［１００］方向の成長速度）は増大するが、誘電体マスクＭ上へのかぶり成長はほとんど見られなかった。
【００６２】
また、図１６に示すように、Ｖ／ＩＩＩ比を２０００以上とすることで、［１００］方向に対する［１１１］Ｂ方向の成長速度の比は、０．８以上となり、高くなる。このように、［１１１］Ｂ方向の成長が促進されるため、図１に示すように、カバー層ＣＶＬの側面が、基板Ｓの表面に対してほぼ垂直となり、カバー層ＣＶＬと活性層導波路ＡＷＧの積層部の断面形状が略矩形の形状となる。即ち、図１２に示すような、カバー層ＣＶＬの側面が、斜面となり、カバー層ＣＶＬと活性層導波路ＡＷＧの積層部の断面形状が、短い上底を有する台形状となる場合と比較し、通電領域（ＥＡ２＞ＥＡ１）を大きく確保することができる。これにより、半導体装置の動作時の抵抗を低減することができる。
【００６３】
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１７は、本実施の形態の半導体装置の構成を示す断面図である。図１８は、本実施の形態の半導体装置の構成を示す斜視図である。図１９〜図２８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００６４】
［構造説明］
図１７に示す半導体装置は、半導体レーザである。この半導体装置は、ＩＩＩ−Ｖ族化合物半導体、特に、ＩｎＰを用いた埋め込み型半導体レーザである。本実施の形態の半導体装置は、活性層導波路ＡＷＧとカバー層ＣＶＬとの積層部（メサ部ともいう）の両側を、半絶縁性のＩＩＩ−Ｖ族化合物半導体層で埋め込んだ構成を有する。
【００６５】
図１７および図１８に示すように、本実施の形態の半導体装置は、基板Ｓ、基板Ｓの領域１Ａ上に配置された活性層導波路ＡＷＧ、および活性層導波路ＡＷＧ上に配置されたカバー層ＣＶＬを有する。カバー層ＣＶＬ上には、第２カバー層ＣＬおよびコンタクト層ＣＮＬを介してｐ電極（ｐ側電極、上部電極）ＰＥＬが配置され、基板Ｓの裏面側には、ｎ電極（ｎ側電極、下部電極）ＮＥＬが配置されている。また、活性層導波路ＡＷＧとカバー層ＣＶＬとの積層部の両側は、半絶縁層ＳＬで埋め込まれている。そして、この半絶縁層ＳＬ上には電流ブロック層ＣＢが配置され、さらに、半絶縁層ＳＬおよびカバー層ＣＶＬ上には、第２カバー層ＣＬが配置されている。
【００６６】
基板Ｓ、カバー層ＣＶＬおよびコンタクト層ＣＮＬは、ＩＩＩ−Ｖ族化合物半導体（半導体層）よりなる。
【００６７】
また、基板Ｓの領域１Ａ、即ち、活性層導波路ＡＷＧの形成領域は、実施の形態１の場合と同様に、略矩形の領域である（図１（Ｂ）参照）。言い換えれば、Ｙ方向（図１７の奥行き方向、［１−１−１］方向）に長辺を有する略矩形の領域である。この領域１Ａの両側に領域１Ｂが配置されている。言い換えれば、領域１Ｂにより領域１Ａが区画されている。領域１Ｂの外側には、領域２Ａが配置されている。この領域２Ａには、活性層導波路ＡＷＧ２およびカバー層ＣＶＬ２が下から順に配置されている。そして、カバー層ＣＶＬ２上は、半絶縁層ＳＬで覆われている。よって、領域２Ａの各層（ＡＷＧ２、ＣＶＬ２）は、半導体装置（半導体レーザ）の動作には寄与しない層となる。
【００６８】
基板Ｓは、実施の形態１の場合と同様に、ｎ型のＩｎＰよりなり、その表面が、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜している傾斜基板である（図１（Ｂ）参照）。このような角度をオフ角という。
【００６９】
活性層導波路ＡＷＧは、実施の形態１の場合と同様に、ノンドープのＩｎＰよりなる。この活性層導波路ＡＷＧは、エピタキシャル成長により形成される。この際、基板Ｓは、上記オフ角を有するため、成長後の活性層導波路ＡＷＧの表面は、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜している。
【００７０】
カバー層ＣＶＬは、実施の形態１の場合と同様に、ｐ型（第２導電型）のＩｎＰ層よりなる。このカバー層ＣＶＬは、活性層導波路ＡＷＧ上に、エピタキシャル成長により形成される。成長後のカバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部の断面形状は、略矩形状となる。具体的には、カバー層ＣＶＬの表面の幅（ＷＣＶＬ）は、活性層導波路ＡＷＧの表面の幅（ＷＡＷＧ）より大きくなる。また、カバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部の側面（側壁）は、基板Ｓの表面とほぼ垂直な（０−１１）面を有する。このように、カバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部の断面形状を略矩形状とすることで、通電領域を大きくすることができ（図１３参照）、半導体装置の動作時の抵抗を低減することができる。
【００７１】
この半絶縁層ＳＬは、活性層導波路ＡＷＧとカバー層ＣＶＬとの積層部の側面と接するように配置されている。半絶縁層ＳＬは、例えば、Ｆｅ（鉄）を含有するＩｎＰ層（半導体層）よりなる。このように、ＩｎＰ層にＦｅを含有させることにより、層の容量を低減しながら電子の流れをブロックすることができる。このために１０Ｇｂｓ以上の高速動作が可能となる。例えば、半絶縁層ＳＬは、活性層導波路ＡＷＧとカバー層ＣＶＬとの積層部より高い絶縁性を有する。
【００７２】
電流ブロック層ＣＢは、例えば、ｎ型のＩｎＰ層（半導体層）よりなる。この電流ブロック層ＣＢは、半絶縁層ＳＬ上にのみ配置され、カバー層ＣＶＬの上面上には配置されない。
【００７３】
第２カバー層ＣＬは、例えば、ｐ型のＩｎＰ層（半導体層）よりなる。この第２カバー層ＣＬは、電流ブロック層ＣＢおよびカバー層ＣＶＬの上面上に配置されている。
【００７４】
コンタクト層ＣＮＬは、ＩＩＩ−Ｖ族化合物半導体よりなり、例えば、ｐ型のＩｎＧａＡｓ層よりなる。このコンタクト層ＣＮＬは、第２カバー層ＣＬ上に配置されている。
【００７５】
ｐ電極ＰＥＬは、例えば、パラジウム（Ｐｄ）とプラチナ（Ｐｔ）の積層膜よりなる。ｐ電極ＰＥＬは、コンタクト層ＣＮＬ上に配置される。また、ｎ電極ＮＥＬは、例えば、チタン（Ｔｉ）と金（Ａｕ）の積層膜よりなる。ｎ電極ＮＥＬは、基板Ｓの裏面上に配置される。
【００７６】
活性層導波路ＡＷＧ２は、活性層導波路ＡＷＧと同様に形成され、活性層導波路ＡＷＧと同じ材料よりなる。但し、活性層導波路ＡＷＧ２が形成される領域２ＡのＸ方向の幅（Ｗ２）は、活性層導波路ＡＷＧが形成される領域１ＡのＸ方向の幅（Ｗ１）より大きいため、領域１Ａにおいては、領域２Ａより単位面積当たりの成長速度が大きくなる。よって、活性層導波路ＡＷＧの膜厚ＴＡ１が、活性層導波路ＡＷＧ２の膜厚ＴＡ２より大きくなる（ＴＡ１＞ＴＡ２）。同様に、カバー層ＣＶＬ２は、カバー層ＣＶＬと同様に形成され、カバー層ＣＶＬと同じ材料よりなるが、領域２ＡのＸ方向の幅（Ｗ２）が、領域１ＡのＸ方向の幅（Ｗ１）より大きいため、カバー層ＣＶＬの膜厚ＴＣ１が、カバー層ＣＶＬ２の膜厚ＴＣ２より大きくなる（ＴＣ１＞ＴＣ２）。また、前述したように、カバー層ＣＶＬの側面は、（１００）面に垂直な（０−１１）面を有するのに対し、カバー層ＣＶＬ２の側面は、（０−１１）面の他に、（１１１）Ｂ面を有する。
【００７７】
上記活性層導波路ＡＷＧ２およびカバー層ＣＶＬ２の積層部は、半絶縁層ＳＬで覆われているため、半導体装置（半導体レーザ）の動作には寄与しない。
【００７８】
なお、本実施の形態の半導体装置（半導体レーザ）の動作は、実施の形態１と同様であるため、その説明を省略する。
【００７９】
［製法説明］
次いで、図１９〜図２８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１９〜図２８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００８０】
図１９に示すように、基板Ｓ上に、誘電体マスクＭを形成する。基板Ｓは、ｎ型のＩｎＰよりなり、前述したように、その表面が、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲で傾斜している傾斜基板である（図１（Ｂ）参照）。
【００８１】
このような傾斜基板である基板Ｓ上に、誘電体マスクＭとして、例えば、酸化シリコン膜を、ＣＶＤ法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、誘電体マスクＭ上に、フォトレジスト膜ＰＲ１を形成し、露光・現像することにより、活性層導波路ＡＷＧの形成領域である領域１Ａと、領域２Ａのフォトレジスト膜ＰＲ１を除去する。言い換えれば、活性層導波路ＡＷＧの形成領域である領域１Ａを囲む領域１Ｂに、フォトレジスト膜ＰＲ１を残存させる。
【００８２】
この活性層導波路ＡＷＧの形成領域である領域１Ａは、［０−１−１］方向のストライプ形状である（図１（Ｂ）参照）。
【００８３】
次いで、フォトレジスト膜ＰＲ１をマスクとして、誘電体マスクＭをエッチングする。この後、フォトレジスト膜ＰＲ１を除去する。これにより、図２０に示すように、活性層導波路ＡＷＧの形成領域である領域１Ａに開口部を有する誘電体マスクＭが形成される。言い換えれば、活性層導波路ＡＷＧの形成領域である領域１Ａを囲む領域１Ｂに誘電体マスクＭが形成される。この開口部の幅は、例えば、１．５〜１．９μｍ程度である。この幅は、領域１ＡのＸ方向の幅Ｗ１と対応する。そして、この開口部からは、基板Ｓのオフ角を有する表面が露出する。また、残存する誘電体マスクＭの幅は、５〜１５μｍ程度である。図２０の断面図おいては、活性層導波路ＡＷＧの形成領域（領域１Ａ）の両側に、誘電体マスクＭが残存している。言い換えれば、幅５〜１５μｍ程度の誘電体マスクＭが、１．５〜１．９μｍ程度の間隔を置いて形成されている。また、領域１Ｂの外側には領域２Ａが配置されている。図２０等においては、領域２Ａの一部しか図示していないが、この領域２Ａの幅（Ｘ方向の幅Ｗ２）は、開口部の幅（１．５〜１．９μｍ程度）よりかなり大きく、例えば、２５０μｍ程度である。
【００８４】
次いで、図２１に示すように、上記開口部（領域１Ａ）、即ち、基板Ｓのオフ角を有する表面の露出部上に、活性層導波路ＡＷＧを形成する。ここでは、活性層導波路ＡＷＧとして、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｌＡｓ層を、ＭＯＶＰＥ法などを用いて形成する。ＭＯＶＰＥ法では、ＩＩＩ族元素の原料ガスとＶ族元素の原料ガスとをキャリアガスを用いてチャンバー（処理室）内に導入し、開口部（領域１Ａ）にＩｎＧａＡｌＡｓ層を成長させる。Ｉｎ（インジウム）の原料ガスとしては、ＴＭＩｎ、ＴＥＧａ、ＴＭＡｌを用いることができる。また、Ａｓ(砒素)の原料ガスとしては、ＡｓＨ３（アルシン）を用いることができる。混合された原料ガスが、加熱された基板Ｓの表面に到達すると、分解などの化学反応が生じ、下層の結晶情報を引き継いだ状態で、ＩｎＧａＡｌＡｓ層が成長（堆積）する。例えば、ＩＩＩ族元素の原料ガス（ここでは、ＴＭＩｎ、ＴＥＧａ、ＴＭＡｌ）の流量の和に対するＶ族元素の原料ガス（ここでは、アルシン）の流量の比（Ｖ／ＩＩＩ比ともいう）を２００以下として、活性層導波路（ＩｎＧａＡｌＡｓ層）ＡＷＧを形成する。この際、領域２Ａには、活性層導波路ＡＷＧ２が形成される。
【００８５】
続いて、図２２に示すように、活性層導波路ＡＷＧ上にカバー層ＣＶＬを形成する。ここでは、カバー層ＣＶＬとして、ＩＩＩ−Ｖ族化合物半導体であるｐ型のＩｎＰ層を、ＭＯＶＰＥ法などを用いて形成する。即ち、活性層導波路ＡＷＧを形成したチャンバー（処理室）内において、連続（継続）してｐ型のＩｎＰ層を形成する。この際、活性層導波路（ＩｎＰ層）ＡＷＧの形成時と同様に、Ｉｎの原料ガスとしては、ＴＭＩｎを用い、Ｐの原料ガスとしては、ホスフィンを用いるが、Ｖ／ＩＩＩ比を２０００以上とする。また、ｐ型不純物をドープしながらｐ型のＩｎＰ層を形成する。ｐ型不純物としては、Ｚｎを用いることができ、例えば、原料ガス中にＤＥＺｎを混合することにより、ｐ型のＩｎＰ層を形成することができる。この際、領域２Ａには、カバー層ＣＶＬ２が形成される。
【００８６】
上記のように、基板Ｓの領域１Ａに、活性層導波路ＡＷＧおよびカバー層ＣＶＬを下から順に連続して一括で成長させる。この際、領域２Ａには、活性層導波路ＡＷＧ２およびカバー層ＣＶＬ２が、下から順に成長する。前述したように、領域２Ａの幅（Ｗ２）は、領域１Ａの幅（Ｗ１）より大きいため、領域１Ａにおいては、単位面積当たりの成長速度が大きくなる。よって、活性層導波路ＡＷＧの膜厚ＴＡ１が、活性層導波路ＡＷＧ２の膜厚ＴＡ２より大きくなる（ＴＡ１＞ＴＡ２）。同様に、カバー層ＣＶＬの膜厚ＴＣ１は、カバー層ＣＶＬ２の膜厚ＴＣ２より大きくなる（ＴＣ１＞ＴＣ２）。また、カバー層ＣＶＬ２の側面は、（０−１１）面が露出する前の成長面である（１１１）Ｂ面が残存した状態となる。これにより、カバー層ＣＶＬの側面は、（１００）面に垂直な（０−１１）面を有するのに対し、カバー層ＣＶＬ２の側面は、（０−１１）面の他に、（１１１）Ｂ面を有している。
【００８７】
このように、（１００）面から［１−１−１］方向へ、０．５°〜１．０°の範囲でオフ角を有する基板Ｓの表面上に、［０−１−１］方向に延在するように活性層導波路ＡＷＧを形成したので、活性層導波路ＡＷＧの膜厚（ウエル厚ともいう）の変動を低減し、良好なＭＱＷ（多重量子井戸）を得ることができる。また、活性層導波路ＡＷＧ上に、ＩＩＩ−Ｖ族化合物半導体よりなるカバー層ＣＶＬを、Ｖ／ＩＩＩ比が２０００以上の高Ｖ／ＩＩＩ比で形成したので、誘電体マスクＭの端部から基板Ｓの表面にほぼ垂直な（０−１１）面が主として現れる側面を有するカバー層ＣＶＬを形成することができる。
【００８８】
次いで、図２３に示すように、誘電体マスクＭをエッチングにより除去し、基板Ｓの上方に、誘電体膜ＩＬとして、例えば、酸化シリコン膜を、ＣＶＤ法などを用いて３００ｎｍ程度の膜厚で堆積する。
【００８９】
次いで、図２４に示すように、誘電体膜ＩＬ上に、フォトレジスト膜を形成し、露光・現像することにより、カバー層ＣＶＬの上面および側面を、誘電体膜ＩＬ介して覆うフォトレジスト膜ＰＲ２２を形成する。次いで、フォトレジスト膜ＰＲ２２をマスクとして、誘電体膜ＩＬをウエットエッチングする。この際、カバー層ＣＶＬの側面と接する誘電体膜ＩＬもエッチングされ、カバー層ＣＶＬの上面上にのみ誘電体膜ＩＬが残存する。この後、フォトレジスト膜ＰＲ２を除去する。これにより、図２５に示すように、カバー層ＣＶＬの上面が誘電体膜ＩＬで覆われる。
【００９０】
次いで、図２６に示すように、基板Ｓの露出部上を含む、カバー層ＣＶＬ２上に、半絶縁層ＳＬとして半絶縁型のＩｎＰ層を、ＭＯＶＰＥ法などを用いて形成する。ＩｎＰ層を半絶縁化するために、層中に、例えば、Ｆｅを導入する。例えば、ＩＩＩ族元素の原料ガスとＶ族元素の原料ガスとをキャリアガスを用いてチャンバー（処理室）内に導入し、ＩｎＰ層を成長させる。この際、Ｆｅを混入させるため、例えば、フェロセン（ferrocene）を原料ガスに混合することにより、半絶縁性を有するＦｅ含有ＩｎＰ層を形成することができる。これにより、カバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部の両側を、半絶縁層ＳＬで埋め込むことができる。また、カバー層ＣＶＬ２上を、半絶縁層ＳＬで覆うことができる。
【００９１】
次いで、半絶縁層ＳＬ上に、電流ブロック層ＣＢとして、ＩＩＩ−Ｖ族化合物半導体であるｎ型のＩｎＰ層を、ＭＯＶＰＥ法などを用いて形成する。ｎ型不純物としては、Ｓｉを用いることができ、例えば、原料ガス中にＳｉ２Ｈ６（ジシラン）を混合することにより、ｎ型のＩｎＰ層を形成することができる。これにより、カバー層ＣＶＬおよび活性層導波路ＡＷＧの積層部の両側を、半絶縁層ＳＬと電流ブロック層ＣＢとの積層膜で埋め込むことができる。
【００９２】
次いで、図２７に示すように、誘電体膜ＩＬを除去する。これにより、カバー層ＣＶＬの上面が露出する。次いで、カバー層ＣＶＬの露出部および電流ブロック層ＣＢ上に、第２カバー層ＣＬを形成する。ここでは、第２カバー層ＣＬとして、ＩＩＩ−Ｖ族化合物半導体であるｐ型のＩｎＰ層を、ＭＯＶＰＥ法などを用いて形成する。
【００９３】
次いで、第２カバー層ＣＬ上に、コンタクト層ＣＮＬを形成する。ここでは、コンタクト層ＣＮＬとして、ＩＩＩ−Ｖ族化合物半導体であるｐ型のＩｎＧａＡｓ層を、ＭＯＶＰＥ法などを用いて形成する。
【００９４】
次いで、図２８に示すように、コンタクト層ＣＮＬ上に、ｐ電極ＰＥＬを形成する。また、基板Ｓの裏面にｎ電極ＮＥＬを形成する。例えば、コンタクト層ＣＮＬ上に、ｐ電極ＰＥＬとして、例えば、パラジウム（Ｐｄ）膜とプラチナ（Ｐｔ）膜の積層膜を形成する。これらの膜は、スパッタリング法や蒸着法などを用いて形成することができる。次いで、積層膜を所望の形状にパターニングすることにより、ｐ電極ＰＥＬを形成する。次いで、基板Ｓの裏面側を上面にして、基板Ｓの裏面を研磨することにより、基板Ｓを薄型化する。次いで、基板Ｓの裏面上に、ｎ電極ＮＥＬとして、例えば、チタン（Ｔｉ）膜と金（Ａｕ）膜の積層膜を形成する。これらの膜は、スパッタリング法や蒸着法などを用いて形成することができる。なお、ｐ電極ＰＥＬやｎ電極ＮＥＬとして、他の金属膜を用いてもよい。
【００９５】
以上の工程により、図１７に示す半導体装置を形成することができる。
【００９６】
このように、本実施の形態においても、オフ角を有する基板Ｓ上に、活性層導波路ＡＷＧを形成し、その上に、カバー層ＣＶＬを、高Ｖ／ＩＩＩ比で形成したので、実施の形態１の場合と同様に、カバー層ＣＶＬの成長断面が大きくなり、通電領域を大きく確保することができる。これにより、半導体装置の動作時の抵抗を低減することができる。
【００９７】
特に、本実施の形態においては、カバー層ＣＶＬの側面を誘電体層よりも熱伝導性の良好な材料である、ＩｎＰを用いた半絶縁層ＳＬで埋め込んだので、放熱性が向上し、半導体装置の温度特性を向上させることができる。さらに、カバー層ＣＶＬの上面を熱伝導性の良好な材料（例えば、ＩｎＰ層）を用いた第２カバー層ＣＬで覆うことにより、放熱性が向上し、半導体装置の温度特性を向上させることができる。
【００９８】
（変形例）
上記実施の形態１および２においては、コンタクト層ＣＮＬとして、ｐ型のＩｎＧａＡｓ層よりなる単層膜を用いたが、コンタクト層ＣＮＬを積層膜としてもよい。
【００９９】
図２９は、実施の形態１の変形例の半導体装置の構成を示す断面図である。コンタクト層ＣＮＬ、ＣＮＬ２以外の構成およびその製造工程は、実施の形態１（図１等）と同様であるため、その詳細な説明を省略する。
【０１００】
図２９に示すように、実施の形態１の変形例においては、コンタクト層ＣＮＬが、第１層ＣＮＬａと、その上部の第２層ＣＮＬｂとの積層膜よりなる。
【０１０１】
第１層ＣＮＬａは、ＩＩＩ−Ｖ族化合物半導体よりなり、例えば、ｐ型のＩｎＧａＡｓ層よりなる。また、第２層ＣＮＬｂは、ＩＩＩ−Ｖ族化合物半導体よりなり、例えば、ｐ型のＩｎＧａＡｓＰ層よりなる。
【０１０２】
なお、コンタクト層ＣＮＬ２も同様に、第１層（例えば、ｐ型のＩｎＧａＡｓ層）ＣＮＬ２ａと、その上部の第２層（例えば、ｐ型のＩｎＧａＡｓＰ層）ＣＮＬ２ｂとの積層膜よりなる。
【０１０３】
このような積層構造のコンタクト層ＣＮＬ、ＣＮＬ２は、ＭＯＶＰＥ法などを用いて形成することができる。即ち、活性層導波路ＡＷＧおよびカバー層ＣＶＬを形成したチャンバー（処理室）内において、連続してコンタクト層ＣＮＬ、ＣＮＬ２を形成する。例えば、Ｉｎの原料ガスとしては、ＴＭＩｎを用い、Ｇａ（ガリウム）の原料ガスとして、ＴＭＧａを用い、Ａｓ（砒素）の原料ガスとしてＡｓＨ３（アルシン）用いたＭＯＶＰＥ法により、ｐ型のＩｎＧａＡｓ層（第１層ＣＮＬａ、ＣＮＬ２ａ）を形成する。そして、上記原料ガスに、Ｐの原料ガスとして、ＰＨ３（ホスフィン）を加え、ｐ型のＩｎＧａＡｓＰ層（第２層ＣＮＬｂ、ＣＮＬ２ｂ）を形成する。なお、ｐ型不純物としては、ＤＥＺｎを用いることができ、例えば、原料ガス中にＤＥＺｎを混合することにより、ｐ型の層を形成することができる。
【０１０４】
図３０は、実施の形態２の変形例の半導体装置の構成を示す断面図である。コンタクト層ＣＮＬ、ＣＮＬ２以外の構成およびその製造工程は、実施の形態２（図１７等）と同様であるため、その詳細な説明を省略する。
【０１０５】
図３０に示すように、実施の形態２の変形例においては、コンタクト層ＣＮＬが、第１層ＣＮＬａと、その上部の第２層ＣＮＬｂとの積層膜よりなる。
【０１０６】
第１層ＣＮＬａは、ＩＩＩ−Ｖ族化合物半導体よりなり、例えば、ｐ型のＩｎＧａＡｓ層よりなる。また、第２層ＣＮＬｂは、ＩＩＩ−Ｖ族化合物半導体よりなり、例えば、ｐ型のＩｎＧａＡｓＰ層よりなる。
【０１０７】
このような積層構造のコンタクト層ＣＮＬは、ＭＯＶＰＥ法などを用いて形成することができる。即ち、活性層導波路ＡＷＧおよびカバー層ＣＶＬを形成したチャンバー内において、連続してコンタクト層ＣＮＬを形成する。例えば、Ｉｎの原料ガスとしては、ＴＭＩｎを用い、Ｇａの原料ガスとして、ＴＭＧａを用い、Ａｓの原料ガスとしてＡｓＨ３用いたＭＯＶＰＥ法により、ｐ型のＩｎＧａＡｓ層（第１層ＣＮＬａ）を形成する。そして、上記原料ガスに、Ｐの原料ガスとして、ＰＨ３を加え、ｐ型のＩｎＧａＡｓＰ層（第２層ＣＮＬｂ）を形成する。なお、ｐ型不純物としては、Ｚｎを用いることができ、例えば、原料ガス中にＤＥＺｎを混合することにより、ｐ型の層を形成することができる。
【０１０８】
ここで、上記実施の形態および変形例で説明した半導体装置（半導体レーザ）の適用部に制限はないが、例えば、１．２５〜１．６５μｍ帯の光通信用の半導体装置（半導体レーザ）として用いることができる。
【０１０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１０】
１Ａ  領域
１Ｂ  領域
２Ａ  領域
ＡＷＧ  活性層導波路
ＡＷＧ２  活性層導波路
ＣＢ  電流ブロック層
ＣＬ  第２カバー層
ＣＮＬ  コンタクト層
ＣＮＬａ  第１層
ＣＮＬｂ  第２層
ＣＮＬ２  コンタクト層
ＣＮＬ２ａ  第１層
ＣＮＬ２ｂ  第２層
ＣＶＬ  カバー層
ＣＶＬ２  カバー層
ＥＡ１  通電領域
ＥＡ２  通電領域
ＩＬ  誘電体膜
Ｍ  誘電体マスク
ＮＥＬ  ｎ電極
ＰＥＬ  ｐ電極
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ２２  フォトレジスト膜
Ｓ  基板
ＳＬ  半絶縁層
ＴＡ１  膜厚
ＴＡ２  膜厚
ＴＣ１  膜厚
ＴＣ２  膜厚
Ｗ１  幅
Ｗ２  幅
ＷＡＷＧ  幅
ＷＣＶＬ  幅
【図１】
2015061060.tif 000003
【図２】
2015061060.tif 000004
【図３】
2015061060.tif 000005
【図４】
2015061060.tif 000006
【図５】
2015061060.tif 000007
【図６】
2015061060.tif 000008
【図７】
2015061060.tif 000009
【図８】
2015061060.tif 000010
【図９】
2015061060.tif 000011
【図１０】
2015061060.tif 000012
【図１１】
2015061060.tif 000013
【図１２】
2015061060.tif 000014
【図１３】
2015061060.tif 000015
【図１４】
2015061060.tif 000016
【図１５】
2015061060.tif 000017
【図１６】
2015061060.tif 000018
【図１７】
2015061060.tif 000019
【図１８】
2015061060.tif 000020
【図１９】
2015061060.tif 000021
【図２０】
2015061060.tif 000022
【図２１】
2015061060.tif 000023
【図２２】
2015061060.tif 000024
【図２３】
2015061060.tif 000025
【図２４】
2015061060.tif 000026
【図２５】
2015061060.tif 000027
【図２６】
2015061060.tif 000028
【図２７】
2015061060.tif 000029
【図２８】
2015061060.tif 000030
【図２９】
2015061060.tif 000031
【図３０】
2015061060.tif 000032