(57)【要約】【課題】バンドギャップが小さい窒化物半導体電子走行層とバンドギャップが大きい窒化物半導体電子供給層の積層構造を備えており、電子供給層の上面から電子供給層を貫通して電子走行層に達しているゲート電極を備えているＨＥＭＴでは、ゲート電極用のリセスのエッチング時にリセス底面に窒素欠陥が形成されるために閾値電圧が安定しない。【解決手段】リセス底面１６ａがｎ型の窒化物半導体８で形成されている状態でエッチングを停止する。ｎ型であるとエッチング時に窒素欠陥が生じにくく、ＨＥＭＴの閾値電圧が安定する。電子走行層８を形成する窒化物半導体自体をｎ型とすることも可能であり、ｉ型の電子走行層とは別にｎ型領域を形成し、ｎ型領域内にリセス底面を形成することも可能である。【選択図】図７
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【特許請求の範囲】
【請求項１】
窒化物半導体で形成されている電子走行層と、
前記電子走行層を形成する窒化物半導体より大きなバンドギャップを持つ窒化物半導体で形成されており、前記電子走行層上に積層されている電子供給層と、
前記電子供給層の上面から前記電子供給層を貫通して前記電子走行層に達しているリセスと、
前記リセスの壁面を被覆しているゲート絶縁膜と、
前記ゲート絶縁膜で覆われた状態で前記リセス内に形成されているゲート電極を備え、
前記リセスの底面がｎ型の窒化物半導体で形成されているＨＥＭＴ。
【請求項２】
前記電子走行層の下側にバックバリヤ層が形成されている請求項１のＨＥＭＴ。
【請求項３】
前記電子走行層がｎ型の窒化物半導体で形成されており、そのｎ型の窒化物半導体が前記リセスの底面を形成している請求項１または２のＨＥＭＴ。
【請求項４】
前記電子走行層の下側に、前記リセスの底面を形成するｎ型の窒化物半導体の層が形成されている請求項１または２のＨＥＭＴ。
【請求項５】
前記電子走行層の一部に、前記リセスの底面を形成するｎ型の窒化物半導体の領域が形成されている請求項１または２のＨＥＭＴ。
【請求項６】
前記電子走行層がｉ型の窒化物半導体で形成されている請求項４または５のＨＥＭＴ。
【請求項７】
前記電子供給層の上側に、ＧａＮ層が形成されている請求項１〜６のいずれかの１項に記載のＨＥＭＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、窒化物半導体のヘテロ接合を利用する電界効果型トランジスタの閾値電圧を安定させる技術を開示する。すなわち、閾値電圧が揃っている電界効果型トランジスタを量産可能とする技術を開示する。
【背景技術】
【０００２】
窒化物半導体からなる電子走行層と、電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層がヘテロ接合していると、ヘテロ接合面に沿って二次元電子ガスが形成される。電子供給層の表面にソース電極とドレイン電極を設け、ソース電極とドレイン電極に挟まれた位置（すなわちソース電極とドレイン電極を分断する位置）にゲート電極を形成すると、ゲート電極の電位によってソース電極とドレイン電極の間の抵抗が変化する現象が得られる。その現象を利用するトランジスタが知られている。本明細書では、上記のトランジスタをＨＥＭＴ（High Electron Mobility Transistor）という。電子の移動度を高く保つために、電子走行層には、不純物濃度が低いｉ型の窒化物半導体を用いる。
【０００３】
通常の条件下では、ＨＥＭＴの閾値電圧がマイナス電圧となる。閾値電圧をプラス側に向けて引き上げる技術が提案されている。特許文献１の技術では、電子供給層をエッチングしてリセスを形成する。リセスが電子供給層を貫通し、リセスの底面に電子走行層が露出するまでエッチングを続ける。リセスの底面に電子走行層が露出したらエッチングを終了し、リセスの壁面に絶縁膜を形成し、その絶縁膜の内側にゲート電極を充填する。ゲート電極は、絶縁膜で覆われた状態でリセスの内側に形成される。ゲート電極をリセス内に設けることによって、閾値電圧がプラス側に引き上げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開  ＷＯ２００３／０７１６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート電極をリセス内に設ける技術によって閾値電圧をプラス側に引き上げることができるものの、その引き上げ効果は不安定であり、閾値電圧が揃ったＨＥＭＴを量産することは難しい。
本明細書では、ゲート電極をリセス内に設けることによって閾値電圧をプラス側に引き上げるだけでなく、その引き上げ効果が安定し、閾値電圧が揃った（閾値電圧のばらつきが小さい）ＨＥＭＴを量産可能とする技術を開示する。
【課題を解決するための手段】
【０００６】
ゲート電極をリセス内に設けることによる閾値電圧の引き上げ効果が不安定である理由を研究したところ、リセスの底面に電子走行層が露出するまでエッチングを続ける工程でリセスの底面に露出する電子走行層にエッチングダメージが加えられ、リセスの底面に露出する電子走行層に窒素欠陥が生じるためであることが判明した。窒素欠陥は電子を捕捉するトラップとなってしまうために閾値電圧が安定しないことが判明した。
そこで、エッチングしても窒素欠陥が生じない（あるいは窒素欠陥が生じにくい）技術を研究した。その結果、下記が判明した。上記したように、電子の移動度を高く保つために、電子走行層には不純物濃度が低いｉ型の窒化物半導体を用いることが多い。ｉ型の窒化物半導体であると、エッチングによって窒素欠陥が生じやすい。ｐ型の窒化物半導体であっても同様であり、エッチングによって窒素欠陥が生じやすい。それに対してｎ型の窒化物半導体であれば、エッチングしても窒素欠陥が生じない（あるいは窒素欠陥が生じにくい）。
本明細書に記載の技術では、上記知見を活用し、リセスの底面にｎ型の窒化物半導体が露出する構造のＨＥＭＴを創作した。リセスの底面にｎ型の窒化物半導体が露出する構造であれば、窒素欠陥の発生を抑えることができ、閾値電圧の変動を抑えることができる。
【０００７】
本明細書で開示するＨＥＭＴは、窒化物半導体で形成されている電子走行層と、電子走行層上に積層されている電子供給層を備えている。電子供給層は、電子走行層を形成する窒化物半導体より大きなバンドギャップを持つ窒化物半導体で形成されており、電子走行層と電子供給層の間にヘテロ接合界面が得られる。
本明細書で開示するＨＥＭＴでは、電子供給層の上面から電子供給層を貫通して電子走行層に達しているリセスが形成されている。そのリセスの壁面はゲート絶縁膜で被覆されている。ゲート電極は、ゲート絶縁膜で覆われた状態でリセス内に形成されている。ゲート電極がリセスを埋め尽くす必要はなく、ゲート電極がリセスの底面と側面に沿って形成されていればよい。
本明細書で開示するＨＥＭＴでは、リセスの底面がｎ型の窒化物半導体で形成されている（すなわちリセスの底面にｎ型の窒化物半導体が露出している）。リセスの底面を形成するｎ型の窒化物半導体は、電子走行層の一部であってもよい。あるいは、電子走行層とは別にｎ型の窒化物半導体領域を形成し、そのｎ型の窒化物半導体領域がリセスの底面に露出するようにしてもよい。
【０００８】
電子走行層をｎ型の窒化物半導体で形成し、そのｎ型の窒化物半導体がリセスの底面を形成する構造であってもよい。
あるいは、電子走行層とは別にｎ型の窒化物半導体領域を形成し、そのｎ型の窒化物半導体領域がリセスの底面に露出するようにしてもよい。例えば、電子走行層の下側にｎ型の窒化物半導体層を形成し、リセスの底面がｎ型の窒化物半導体層で形成される構造でもよい。あるいは、電子走行層の一部にｎ型の窒化物半導体領域を形成し、リセスの底面がｎ型の窒化物半導体領域内に形成される構造でもよい。電子走行層とは別にｎ型の窒化物半導体を設ける場合には、ｉ型の窒化物半導体で電子走行層を形成することができる。
【０００９】
リセスの底面にｎ型の窒化物半導体が露出している構造によると、窒素欠陥の発生が抑えられて閾値電圧が安定する一方において、閾値電圧をプラス側に引き上げる効果は減少する。電子走行層の下側にバックバリヤ層を形成すれば、閾値電圧をプラス側に引き上げることができる。電子走行層の下側にバックバリヤ層を形成する技術と併用すれば、閾値電圧をプラス側に引き上げることができ、引き上げられた閾値電圧を安定化させることができる。
【００１０】
電子供給層の上側にＧａＮ層を形成してもよい。ＧａＮ層がキャップ層となり、ＨＥＭＴの特性が安定する。
【図面の簡単な説明】
【００１１】
【図１】第１実施例のＨＥＭＴの製造工程の第１段階を示す断面図。
【図２】第１実施例のＨＥＭＴの製造工程の第２段階を示す断面図。
【図３】第１実施例のＨＥＭＴの製造工程の第３段階を示す断面図。
【図４】第１実施例のＨＥＭＴの製造工程の第４段階を示す断面図。
【図５】第１実施例のＨＥＭＴの製造工程の第５段階を示す断面図。
【図６】第１実施例のＨＥＭＴの製造工程の第６段階を示す断面図。
【図７】第１実施例のＨＥＭＴの断面図。
【図８】第２実施例のＨＥＭＴの断面図。
【図９】第３実施例のＨＥＭＴの断面図。
【図１０】第４実施例のＨＥＭＴの断面図。
【図１１】第５実施例のＨＥＭＴの断面図。
【図１２】第６実施例のＨＥＭＴの断面図。
【図１３】第７実施例のＨＥＭＴの製造工程の第１段階を示す断面図。
【図１４】第７実施例のＨＥＭＴの製造工程の第２段階を示す断面図。
【図１５】第７実施例のＨＥＭＴの製造工程の第３段階を示す断面図。
【図１６】第７実施例のＨＥＭＴの製造工程の第４段階を示す断面図。
【図１７】第７実施例のＨＥＭＴの製造工程の第５段階を示す断面図。
【図１８】第７実施例のＨＥＭＴの製造工程の第６段階を示す断面図。
【図１９】第７実施例のＨＥＭＴの断面図。
【図２０】ＧａＮのフェルミレベルと窒素欠陥の生成エネルギーの関係を示す図。
【図２１】（Ａ）はｎ型のＧａＮのエッチング前後の表面ポテンシャルを示し、（Ｂ）はｐ型のＧａＮのエッチング前後の表面ポテンシャルを示す。
【発明を実施するための形態】
【００１２】
以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）電子走行層はＧａＮで形成され、電子供給層はＩｎ１−ｘ−ｙＡｌｘＧａｙＮ（０≦ｘ≦１，０≦ｙ＜１，０≦ｘ＋ｙ≦１）で形成されている。
（第２特徴）ゲート電極の底面に接するゲート絶縁膜とｎ型窒化物半導体の界面からバックバリヤ層までの距離は、閾値電圧が正となってノーマリオフの特性を付与する距離より短い。
（第３特徴）ｎ型窒化物半導体層の下側（深部側）に、ｐ型またはｉ型の窒化物半導体層が形成されており、それがバックバリヤ層となる。
（第４特徴）ｎ型窒化物半導体層の下側（深部側）に、それよりバンドギャップが大きい窒化物半導体の層が形成されており、それがバックバリヤ層となる。
（第５特徴）ｎ型窒化物半導体層の下側（深部側）に、炭素または鉄がドープされた窒化物半導体の層が形成されており、それがバックバリヤ層となる。
（第６特徴）半導体基板を平面視したときに、リセスの底面を形成するｎ型窒化物半導体の層が、ソース電極からドレイン電極まで延びている。
（第７特徴）半導体基板を平面視したときに、リセスの底面を形成するｎ型窒化物半導体の領域が、リセスの形成範囲にのみ形成されている。
【実施例】
【００１３】
（第１実施例）
図７は第１実施例のＨＥＭＴの断面を示している。参照番号は下記を示している。
２：基板。サファイア基板、Ｓｉ基板、またはＧａＮ基板を用いる。
４：バッファ層。サファイア基板またはＳｉ基板上にＧａＮを成長可能とする結晶層。基板２にＧａＮ基板を用いる場合は省略可能。
６：バックバリヤ層。閾値電圧を正側に引き上げる層。上記の第３特徴〜第５特徴に記載した種々の層がバックバリヤ層となる。本実施例では、ｉ型のＧａＮ層を用いる。これに代えて、ｐ型のＧａＮ層，炭素をドープしたＧａＮ層，あるいは鉄をドープしたＧａＮ層によってバックバリヤ層としてもよい。
８：電子走行層。本実施例では、ｎ型のＧａＮを用いる。本実施例では、ｎ型の窒化物半導体層の層８が、リセス底面を形成する層を兼ねる。
１０：電子供給層。本実施例ではＡｌＧａＮを用いる。電子走行層８を形成する窒化物半導体（本実施例ではＧａＮ）より大きなバンドギャップを持っている。
１２：絶縁膜。
１６：リセス。
１６ａ：リセスの底面。
１８：ゲート絶縁膜。リセス１６の壁面（底面と側面）を覆っている。
２０：ゲート電極。金属またはドープされたポリシリコンで形成されている。リセス１６の内側を埋めるように形成されている。ゲート電極２０は、リセス１６を埋め尽くす必要はなく、リセスの底面と側面に沿って形成されていればよい。ゲート電極２０は、後記するソース電極２８とドレイン電極３０の間であって、両者を分断する位置に形成されている。
２２：層間絶縁膜
２８：ソース電極
３０：ドレイン電極
第１実施例のＨＥＭＴは、ゲート電極２０の電位によって、ソース電極２８とドレイン電極３０の間の抵抗が変化する。バックバリヤ層６から電子走行層８内に空乏層が広がるために、閾値電圧が正側に引き上げられ、ノーマリオフの特性に調整されている。ゲート電極２０に閾値電圧以上の正電圧を印加すると、電子走行層８と電子供給層１０の界面に沿って形成されている２次元電子ガスを構成している電子がソース電極２８とドレイン電極３０の間を移動して導通する。リセス１６の底面１６ａは、ｎ型の窒化物半導体で形成されている層（電子走行層８を兼用する）によって形成されており、リセス１６の形成時にリセス１６の底面１６ａを形成する窒化物半導体に窒素欠陥が生じにくくなっている。そのために閾値電圧が安定する。すなわち閾値電圧が安定したＨＥＭＴを量産することができる。
【００１４】
図７のＨＥＭＴは、図１〜図６を経て製造される。
図１：基板２上に、順に、バッファ層４、ｉ型のＧａＮ層６、ｎ型のＧａＮ層８、ＡｌＧａＮ層１０、絶縁層１２を積層する。ｎ型のＧａＮ層８の不純物濃度は、１×１０１５ｃｍ−３以上とし、その厚みは１００ｎｍ以下とする。ｉ型のＧａＮ層６がバックバリヤ層６となり、ｎ型のＧａＮ層８がリセスの底面となる層を兼用する電子走行層８となり、ＡｌＧａＮ層１０が電子供給層１０となる。
図２：絶縁層１２の表面に、後記するリセス１６の形成範囲に開口１４ａが形成されているレジスト層１４を形成する。
図３：開口１４ａからドライエッチングしてリセス１６を形成する。この工程では、絶縁層１２とＡｌＧａＮ層１０を貫通してｎ型のＧａＮ層８の中間深さに達するまでエッチングする。リセス１６の底面１６ａからｉ型のＧａＮ層６の上面までの距離が５ｎｍ以上とする。５ｎｍ以上のｎ型のＧａＮ層８が残っている状態でエッチングを終了すると、ｉ型のＧａＮ層６にエッチングダメージが加えられることがない。
エッチングしてリセス１６を形成すると、リセス１６の底面１６ａに損傷が生じる。リセス１６の完成時には、ＧａＮ層８の一部であってリセス１６の底面１６ａとなる部位にエッチングエネルギーが加えられる。仮に、ＧａＮ層８にｐ型又はｉ型を用いていると、エッチングによって、リセス１６の底面１６ａとなるＧａＮ層８に窒素欠陥が生じる。窒素欠陥は、電子を捕捉してしまうことから、窒素欠陥が生じると閾値電圧が安定しない。本実施例では、ｎ型のＧａＮ層８をエッチングすることで、リセス１６が完成する。
【００１５】
図２０の横軸は、不純物がドープされたＧａＮのフェルミレベルを示し、左側はｐ型不純物が濃くドープされたＧａＮに対応し、右側はｎ型不純物が濃くドープされたＧａＮに対応し、左右方向の中央はｉ型のＧａＮに対応する。縦軸は、窒素欠陥の生成エネルギーを示している。明らかに、ｎ型不純物がドープされたＧａＮほど、窒素欠陥の生成エネルギーが高い。
【００１６】
本実施例では、リセス底面１６ａに、ｎ型不純物がドープされたＧａＮに対する窒素欠陥の生成エネルギー未満のエネルギーしか加えない条件でエッチングする。ｎ型不純物がドープされたＧａＮの窒素欠陥生成エネルギーが高いので、上記の条件を満たしながらエッチングすることができる。
仮にｉ型またはｐ型不純物がドープされたＧａＮを用いると、窒素欠陥の生成エネルギーが低いために、窒素欠陥の生成エネルギー未満のエネルギーしかリセス底面に加えないという条件ではＧａＮ層８エッチングすることができない。
【００１７】
図２１は、エッチング底面における表面ポテンシャルの測定結果を示している。具体的にはＸＰＳ（X-ray photoelectron spectroscopy）で測定した結果を示している。（Ｂ）は、ｐ型のＧａＮを測定した結果を示し、カーブＣ２はエッチング前を示し、カーブＣ３はエッチング後を示している。これに対して、（Ａ）は、ｎ型のＧａＮを測定した結果を示し、エッチングの前後を通して変化がない。エッチング前の測定結果もＣ１であり、エッチング後の測定結果もＣ１である。ｐ型のＧａＮをエッチングすると、リセス底面が変質するのに対し、ｎ型のＧａＮをエッチングすると、リセス底面が変質しないことが確認される。
【００１８】
図４は、図３に示したレジスト層１４を除去し、リセス１６の壁面（底面と側面）ならびに絶縁層１２の表面にゲート絶縁膜１８を形成した段階を示す。ゲート絶縁膜１８には、ＳｉＯ２膜、ＳｉＮ膜、あるいはＡｌ２Ｏ３膜などを使用することができ、堆積手法には、減圧ＣＶＤ法、プラズマＣＶＤ法、原子層堆積法などを利用することができる。
図５は、ゲート電極２０を形成した状態を示している。ゲート電極２０は、ゲート絶縁膜１８で取り囲まれた状態でリセス１６の壁面（側壁と底面）を覆うように形成する。ゲート電極２０は、絶縁膜１２の上面上にまで達していてもよい。パターニングしてゲート電極２０を形成する。ゲート電極２０には、Ａｌ，Ｎｉ，Ｔｉ，Ｗ，Ｃｕ，ＴｉＮ，ＴａＮ，ｐｏｌｙ−Ｓｉなどを用いることができる。
図６は、層間絶縁膜２２を形成した段階を示す。層間絶縁膜２２には、開口２４，２６が形成されている。開口２４はソース電極形成位置に形成されており、開口２６はドレイン電極形成位置に形成されている。
図７は、開口２４にソース電極２８を形成し、開口２６にドレイン電極３０を形成した状態を示している。ソース電極２８とドレイン電極３０には、Ａｌ，Ｔｉ，Ｗ，Ｃｕ，ＴｉＮ，ＴａＮなどを用いることができる。以上によって、ＨＥＭＴが製造される。
【００１９】
上記のＨＥＭＴは、リセス１６の底面１６ａがｎ型のＧａＮで形成されており、リセスのエッチング時に窒素欠陥が発生しづらく、閾値電圧が安定する。上記構造は、閾値電圧が安定したＨＥＭＴの量産を可能とする。
【００２０】
以下ではその他の実施例を説明する。既に説明した部材と同一または均等部材には同じ参照番号を用い、重複説明を省略する。
（第２実施例）
図８に示すように、本実施例では、電子走行層８ａとバックバリヤ層６の間に、ｎ型ＧａＮ層８ｂが追加されている。リセス１６の底面１６ａはｎ型ＧａＮ層８ｂによって形成されている。ｎ型ＧａＮ層８ｂでリセス１６の底面１６ａが形成されているために、底面１６ａに窒素欠陥が生じにくい。閾値電圧が安定する。
電子走行層８ａとは別にｎ型ＧａＮ層８ｂを設ける技術によると、電子走行層８ａをｎ型とする必要がなくなる。本実施例では、電子走行層８ａをｉ型のＧａＮで形成する。ｉ型のＧａＮで電子走行層８ａを形成すると、電子走行層８ａにおける電子の移動度を高く維持することができ、オン抵抗が低く、応答性に優れたＨＥＭＴを得ることができる。
【００２１】
（第３実施例）
図９に示すように、バックバリヤ層６ａをＡｌＧａＮで形成してもよい。
【００２２】
（第４実施例）
図１０に示すように、電子供給層１０の上面にＧａＮ層１１を形成してもよい。ＧａＮ層１１はキャップ層となり、ＨＥＭＴの動作を安定させる。
【００２３】
（第５実施例）
図１１に示すように、電子供給層１０ａをＩｎＡｌＮで形成してもよい。電子走行層８を構成するＧａＮよりも大きなバンドギャップを備えている。
【００２４】
（第６実施例）
図１２に示すように、電子供給層を複数層で形成してもよい。第６実施例では、下層１０ｂをＩｎＧａＮ層で形成し、上層１０ｃをＡｌＧａＮ層で形成する。下層１０ｂは、ＩｎＡｌＮ層で形成してもよいし、ＡｌＮ層で形成してもよい。いずれも、電子走行層８を形成するＧａＮよりも大きなバンドギャップを備えている。電子供給層を複数層で形成すると、電子密度を向上させたり、電子の移動度を向上させることができる。
【００２５】
(第７実施例)
図１９に示すように、バックバリヤ層と電子走行層を兼用する層７を用いることもできる。層７にｐ型ＧａＮ，炭素をドープしたＧａＮ，あるいは鉄をドープしたＧａＮを用いると、閾値電圧が正側に引き上げられる。上記のＧａＮであれば、ＡｌＧａＮ層１０との界面に２次元電子ガスが発生し、電子走行層を兼用する。
閾値電圧を安定させるために、局所的に形成されたｎ型のＧａＮ領域８ｄによってリセス１６の底面１６ａが形成される。ｎ型のＧａＮ領域８ｄは、リセス１６の形成の際に窒素欠陥が生じないようにする領域であり、リセス１６の形成範囲にあればよい。
【００２６】
図１３〜１８は、図１９に示すＨＥＭＴの製造工程を示している。
図１３：基板２上に、順に、バッファ層４、ｉ型のＧａＮ層７、ＡｌＧａＮ層１０、絶縁層１２を積層する。図１では存在するｎ型のＧａＮ層８は形成しない。
図２：絶縁層１２の表面に、後記するリセス１６の形成範囲に開口１４ａが形成されているレジスト層１４を形成する。
図１４：開口１４ａからエッチングして浅いリセス１６ｂを形成する。この工程では、絶縁層１２のみをエッチングしてＡｌＧａＮ層１０が露出するまでエッチングする。あるいは、絶縁層１２とＡｌＧａＮ層１０をエッチングしてｉ型のＧａＮ層７を露出させてもよい。前者の場合、後で説明する２回目のリセス形成用エッチングの際に、ＡｌＧａＮ層１０がエッチングされる。
図１５：浅いリセス１６ｂが形成された後に、レジスト層１４または絶縁膜１２をマスクにしてｎ型不純物を注入した後の段階を示している。この際には、不純物がＡｌＧａＮ層１０を貫通してＧａＮ層７に達するエネルギーで注入する。ただし、不純物がＧａＮ層７に留まり、ＧａＮ層７を貫通しないエネルギーで注入する。この結果、ｎ型のＧａＮ領域８ｃが形成される。
図１６：絶縁膜１２をマスクにしてエッチングした段階を示している。この工程では、絶縁膜１２で被覆されていないリセス底面がエッチングされ、深いリセス１６ｃが完成する。この工程では、ＡｌＧａＮ層１０が除去され、リセス１６の底面にｎ型のＧａＮ領域が露出するまでエッチングする。リセス１６の底面１６ａには、ｎ型のＧａＮ領域８ｃの厚みが薄くなった領域８ｄが残る。
図１７：ゲート絶縁膜１８を形成した段階を示す。図４に対応する。
図１８：ゲート電極２０を形成する。図５に対応する。
それ以降は、図６の工程を実施する。それによって、図１９の構造が製造される。
【００２７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２８】
２：基板
４：バッファ層
６：バックバリヤ層
６ａ：ＡｌＧａＮ層
７：ドープドＧａＮ層
８：電子走行層
８ａ：ｉ型ＧａＮ層
８ｂ：ｎ型ＧａＮ層
８ｃ：ｎ型ＧａＮ層
８ｄ：局所的ｎ型ＧａＮ層
１０：電子供給層
１０ａ：ＩｎＧａＮ層
１０ｂ：ＩｎＧａＮ，ＩｎＡｌＮ，ＡｌＮ
１０ｃ：ＡｌＧａＮ
１１：キャップ層
１２：絶縁膜
１４：レジスト層
１４ａ：開口
１６：リセス
１６ａ：底面
１６ｂ：浅いリセス
１６ｃ：深いリセス
１８：ゲート絶縁膜
２０：ゲート電極
２２：層間絶縁膜
２４：開口
２６：開口
２８：ソース電極
３０：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2015204359.tif 000013
【図１２】
2015204359.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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