(57)【要約】【課題】最適なデッドタイムに調整可能な回路装置及び電子機器等を提供すること。【解決手段】回路装置２００は、トランジスターＱ１〜Ｑ４を有するブリッジ回路２１０と、トランジスターＱ１〜Ｑ４をオン・オフ制御する駆動パルス信号Ｓ１〜Ｓ４を出力する制御回路２４０と、駆動パルス信号Ｓ１〜Ｓ４を遅延させる遅延回路２５１〜２５４と、遅延された駆動パルス信号ＳＤ１〜ＳＤ４に基づいて、トランジスターＱ１〜Ｑ４を駆動するプリドライバー２６１〜２６４と、第１〜第４の遅延時間情報が可変に設定される遅延設定レジスター２３７と、を含む。遅延回路２５１〜２５４は、第１〜第４の遅延時間情報に対応する第１〜第４の遅延時間だけ、トランジスターＱ１〜Ｑ４をオフからオンにする際の駆動パルス信号Ｓ１〜Ｓ４を遅延させる。【選択図】      図１
2015073236.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第ｎのトランジスター（ｎは２以上の自然数）を有するブリッジ回路と、
前記第１〜第ｎのトランジスターをオン・オフ制御する第１〜第ｎの駆動パルス信号を出力する制御回路と、
前記第１〜第ｎの駆動パルス信号を遅延させる第１〜第ｎの遅延回路と、
遅延された前記第１〜第ｎの駆動パルス信号に基づいて、前記第１〜第ｎのトランジスターを駆動する第１〜第ｎのプリドライバーと、
第１〜第ｎの遅延時間情報が可変に設定される遅延設定レジスターと、
を含み、
前記第１〜第ｎの遅延回路は、
前記第１〜第ｎの遅延時間情報に対応する第１〜第ｎの遅延時間だけ、前記第１〜第ｎのトランジスターをオフからオンにする際の第１〜第ｎの駆動パルス信号を遅延させることを特徴とする回路装置。
【請求項２】
請求項１において、
前記第１〜第ｎのトランジスターのうち第１のトランジスターは、
ハイサイド側のＰ型トランジスターであり、
前記第１〜第ｎのトランジスターのうち第２のトランジスターは、
ドレインのノードが、前記ハイサイド側のＰ型トランジスターのドレインのノードに接続されるローサイド側のＮ型トランジスターであり、
前記遅延設定レジスターには、
前記ハイサイド側のＰ型トランジスターをオフからオンにする際の前記第１の遅延時間よりも、前記ローサイド側のＮ型トランジスターをオフからオンにする際の前記第２の遅延時間が長くなるように、前記第１の遅延時間情報と前記第２の遅延時間情報が設定されることを特徴とする回路装置。
【請求項３】
請求項２において、
前記第１〜第ｎのトランジスターのうち第３のトランジスターは、
第２のハイサイド側のＰ型トランジスターであり、
前記第１〜第ｎのトランジスターのうち第４のトランジスターは、
ドレインのノードが、前記第２のハイサイド側のＰ型トランジスターのドレインに接続される第２のローサイド側のＮ型トランジスターであり、
前記遅延設定レジスターには、
前記第２のハイサイド側のＰ型トランジスターをオフからオンにする際の前記第３の遅延時間よりも、前記第２のローサイド側のＮ型トランジスターをオフからオンにする際の前記第４の遅延時間が長くなるように、前記第３の遅延時間情報と前記第４の遅延時間情報が設定されることを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記遅延設定レジスターには、
前記第１〜第ｎの遅延時間情報として第１〜第ｎのクロック数が設定され、
前記第１〜第ｎの遅延回路は、
前記第１〜第ｎのクロック数だけ、前記第１〜第ｎのトランジスターをオフからオンにする際の前記第１〜第ｎの駆動パルス信号を遅延させることを特徴とする回路装置。
【請求項５】
請求項４において、
前記第１〜第ｎの遅延回路のうち第ｉの遅延回路（ｉはｎ以下の自然数）は、
前記第１〜第ｎの駆動パルス信号のうち第ｉの駆動パルス信号をそれぞれ１クロック〜ｋクロック（ｋは２以上の自然数）だけ遅延した第１〜第ｋの遅延パルス信号を出力する、カスケード接続された第１〜第ｋのフリップフロップ回路と、
前記第１〜第ｎの遅延時間情報のうち第ｉの遅延時間情報に対応する遅延パルス信号を、前記第１〜第ｋの遅延パルス信号から選択するセレクターと、
前記第１〜第ｎのトランジスターのうち第ｉのトランジスターをオフからオンにする場合のエッジとして、前記セレクターが選択した遅延パルス信号のエッジを出力する論理回路と、
を有することを特徴とする回路装置。
【請求項６】
請求項５において、
前記第１〜第ｎのトランジスターのうち第１、第２のトランジスターは、
ハイサイド側のＰ型トランジスターであり、
前記第１〜第ｎのトランジスターのうち第３、第４のトランジスターは、
ローサイド側のＮ型トランジスターであり、
前記第１〜第ｎのプリドライバーのうち第１、第２のプリドライバーは、
入力信号を正転論理で出力するレベルシフターであり、
前記第１〜第ｎのプリドライバーのうち第３、第４のプリドライバーは、
入力信号を反転論理で出力するレベルシフターであることを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれかに記載された回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
トランジスターのオン・オフにより外部回路を駆動するブリッジ回路では、チャージ期間とディケイ期間の移行期にトランジスターのオン・オフを切り替える際、そのオン・オフのタイミングが各トランジスターで微妙に異なる。このタイミングのずれによりハイサイドのトランジスターとローサイドのトランジスターが同時にオンする期間が生じた場合、その同時にオンしたトランジスターを介して貫通電流が流れる。
【０００３】
このような貫通電流を避ける手法として、特許文献１には、ブリッジ回路のトランジスターが全てオフになる期間をデッドタイムとして設ける手法が開示されている。また、トランジスターの駆動信号をモニターし、そのモニター結果に基づいて、２つのローサイド側のトランジスターのいずれか一方をオン状態に維持するようにブリッジ回路を制御することで、デッドタイムにおけるスイッチングノイズを低減する手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８９１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のようなブリッジ回路において、最適なデッドタイムを実現したいという課題がある。例えば、ブリッジ回路をモーター駆動装置に用いたとする。この場合、駆動するモーターの特性に応じて最適なデッドタイムが変わるため、固定のデッドタイムではモーターの品種によっては貫通電流を回避できない可能性がある。或は、モーター駆動装置の製造バラツキ等により必要なデッドタイムが変動するので、それに合わせてデッドタイムを最適化できることが望ましい。
【０００６】
本発明の幾つかの態様によれば、最適なデッドタイムに調整可能な回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１〜第ｎのトランジスター（ｎは２以上の自然数）を有するブリッジ回路と、前記第１〜第ｎのトランジスターをオン・オフ制御する第１〜第ｎの駆動パルス信号を出力する制御回路と、前記第１〜第ｎの駆動パルス信号を遅延させる第１〜第ｎの遅延回路と、遅延された前記第１〜第ｎの駆動パルス信号に基づいて、前記第１〜第ｎのトランジスターを駆動する第１〜第ｎのプリドライバーと、第１〜第ｎの遅延時間情報が可変に設定される遅延設定レジスターと、を含み、前記第１〜第ｎの遅延回路は、前記第１〜第ｎの遅延時間情報に対応する第１〜第ｎの遅延時間だけ、前記第１〜第ｎのトランジスターをオフからオンにする際の第１〜第ｎの駆動パルス信号を遅延させる回路装置に関係する。
【０００８】
本発明の一態様によれば、第１〜第ｎの遅延時間情報が遅延設定レジスターに可変に設定され、その第１〜第ｎの遅延時間情報に対応する第１〜第ｎの遅延時間だけ、ブリッジ回路の第１〜第ｎのトランジスターをオフからオンにする際の第１〜第ｎの駆動パルス信号が遅延される。これにより、最適なデッドタイムに調整することが可能になる。
【０００９】
また本発明の一態様では、前記第１〜第ｎのトランジスターのうち第１のトランジスターは、ハイサイド側のＰ型トランジスターであり、前記第１〜第ｎのトランジスターのうち第２のトランジスターは、ドレインのノードが、前記ハイサイド側のＰ型トランジスターのドレインのノードに接続されるローサイド側のＮ型トランジスターであり、前記遅延設定レジスターには、前記ハイサイド側のＰ型トランジスターをオフからオンにする際の前記第１の遅延時間よりも、前記ローサイド側のＮ型トランジスターをオフからオンにする際の前記第２の遅延時間が長くなるように、前記第１の遅延時間情報と前記第２の遅延時間情報が設定されてもよい。
【００１０】
このようにすれば、ブリッジ回路２１０が、ハイサイド側のＰ型トランジスターとローサイド側のＮ型トランジスターを有する場合に、適切な第１の遅延時間と第２の遅延時間を設定できる。即ち、第１の遅延時間と第２の遅延時間を遅延設定レジスターにより独立に設定できることにより、上記の構成のブリッジ回路に対して、貫通電流を回避できる必要最小限のデッドタイムを実現できる。
【００１１】
また本発明の一態様では、前記第１〜第ｎのトランジスターのうち第３のトランジスターは、第２のハイサイド側のＰ型トランジスターであり、前記第１〜第ｎのトランジスターのうち第４のトランジスターは、ドレインのノードが、前記第２のハイサイド側のＰ型トランジスターのドレインに接続される第２のローサイド側のＮ型トランジスターであり、前記遅延設定レジスターには、前記第２のハイサイド側のＰ型トランジスターをオフからオンにする際の前記第３の遅延時間よりも、前記第２のローサイド側のＮ型トランジスターをオフからオンにする際の前記第４の遅延時間が長くなるように、前記第３の遅延時間情報と前記第４の遅延時間情報が設定されてもよい。
【００１２】
このようにすれば、ブリッジ回路２１０が、第２のハイサイド側のＰ型トランジスターと第２のローサイド側のＮ型トランジスターを有する場合に、適切な第３の遅延時間と第４の遅延時間を設定できる。即ち、第３の遅延時間と第４の遅延時間を遅延設定レジスターにより独立に設定できることにより、上記の構成のブリッジ回路に対して、貫通電流を回避できる必要最小限のデッドタイムを実現できる。
【００１３】
また本発明の一態様では、前記遅延設定レジスターには、前記第１〜第ｎの遅延時間情報として第１〜第ｎのクロック数が設定され、前記第１〜第ｎの遅延回路は、前記第１〜第ｎのクロック数だけ、前記第１〜第ｎのトランジスターをオフからオンにする際の前記第１〜第ｎの駆動パルス信号を遅延させてもよい。
【００１４】
このようにすれば、第１〜第ｎの遅延時間をクロック数で規定できるので、バラツキのない第１〜第ｎの遅延時間を設定することが可能となり、正確に最小限のデッドタイムを設定することができる。また、信号をクロック数だけ遅延させるだけなので、遅延回路の構成を簡素化することが可能になる。
【００１５】
また本発明の一態様では、前記第１〜第ｎの遅延回路のうち第ｉの遅延回路（ｉはｎ以下の自然数）は、前記第１〜第ｎの駆動パルス信号のうち第ｉの駆動パルス信号をそれぞれ１クロック〜ｋクロック（ｋは２以上の自然数）だけ遅延した第１〜第ｋの遅延パルス信号を出力する、カスケード接続された第１〜第ｋのフリップフロップ回路と、前記第１〜第ｎの遅延時間情報のうち第ｉの遅延時間情報に対応する遅延パルス信号を、前記第１〜第ｋの遅延パルス信号から選択するセレクターと、前記第１〜第ｎのトランジスターのうち第ｉのトランジスターをオフからオンにする場合のエッジとして、前記セレクターが選択した遅延パルス信号のエッジを出力する論理回路と、を有してもよい。
【００１６】
このようにすれば、第ｉのトランジスターをオフからオンにする際の第ｉの駆動パルス信号を第ｉのクロック数分だけ遅延させる第ｉの遅延回路を実現できる。即ち、セレクターにより、第ｉの遅延回路で独立に第ｉのクロック数に応じて第１〜第ｋの遅延パルス信号のいずれかを選択できる。そして、その選択された遅延パルス信号の立ち下がりエッジを、論理和回路により駆動パルス信号に反映させることができる。
【００１７】
また本発明の一態様では、前記第１〜第ｎのトランジスターのうち第１、第２のトランジスターは、ハイサイド側のＰ型トランジスターであり、前記第１〜第ｎのトランジスターのうち第３、第４のトランジスターは、ローサイド側のＮ型トランジスターであり、前記第１〜第ｎのプリドライバーのうち第１、第２のプリドライバーは、入力信号を正転論理で出力するレベルシフターであり、前記第１〜第ｎのプリドライバーのうち第３、第４のプリドライバーは、入力信号を反転論理で出力するレベルシフターであってもよい。
【００１８】
このようにすれば、第１〜第ｎの駆動パルス信号をローアクティブに揃えることができるので、第１〜第ｎの遅延回路の回路構成を共通化することができる。これにより、例えば第１〜第ｎの遅延回路の設計を簡素化すること等が可能となる。
【００１９】
本発明の他の態様は、上記のいずれかに記載される回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２０】
【図１】回路装置の構成例。
【図２】図２（Ａ）は、第１〜第４の駆動パルス信号の波形例。図２（Ｂ）は、比較例における第１〜第４の駆動信号の波形例。
【図３】チャージ期間における動作説明図。
【図４】ディケイ期間における動作説明図。
【図５】本実施形態における、遅延された第１〜第４の駆動パルス信号の波形例と、第１〜第４の駆動信号の波形例。
【図６】第２の比較例における、遅延された第１〜第４の駆動パルス信号の波形例と、第１〜第４の駆動信号の波形例。
【図７】図７（Ａ）、図７（Ｂ）は、ハイサイド側のＰ型トランジスターについての波形例。
【図８】図８（Ａ）、図８（Ｂ）は、ローサイド側のＮ型トランジスターについての波形例。
【図９】遅延回路の詳細な構成例。
【図１０】遅延回路の詳細な構成例におけるタイミングチャート。
【図１１】回路装置の詳細な構成例。
【図１２】回路装置の詳細な構成例における動作説明図。
【図１３】電子機器の構成例。
【発明を実施するための形態】
【００２１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２２】
１．構成例
図１に、回路装置の構成例を示す。回路装置２００は、ブリッジ回路２１０、レジスター部２３５、制御回路２４０、遅延部２５０、プリドライバー部２６０を含む。なお、以下では回路装置２００をモーター駆動装置に適用する場合を例に説明するが、本実施形態の回路装置２００は、ブリッジ回路２１０で外部回路を駆動する装置であれば適用可能である。
【００２３】
ブリッジ回路２１０は、端子ＯＵＴ１、ＯＵＴ２を介してモーター２８０（直流モーター）へ駆動電流を出力する回路である。具体的には、ブリッジ回路２１０は、Ｈブリッジに構成された第１〜第４のトランジスターＱ１〜Ｑ４と、それぞれトランジスターＱ１〜Ｑ４に並列接続されるダイオードＤ１〜Ｄ４と、を含む。トランジスターＱ１、Ｑ３のソースノードは電源電圧ＶＣＣのノードに接続され、トランジスターＱ２、Ｑ４のソースノードはグランド電圧のノードに接続される。また、トランジスターＱ１、Ｑ２のドレインノードは端子ＯＵＴ１に接続され、トランジスターＱ３、Ｑ４のドレインノードは端子ＯＵＴ２に接続される。
【００２４】
制御回路２４０は、上記のトランジスターＱ１〜Ｑ４をオン・オフ制御する回路であり、そのオン・オフ制御のための第１〜第４の駆動パルス信号Ｓ１〜Ｓ４を出力する。図２（Ａ）に、駆動パルス信号Ｓ１〜Ｓ４の波形例を示す。
【００２５】
この例では、駆動パルス信号Ｓ１〜Ｓ４はローアクティブの信号である。即ち、チャージ期間において、駆動パルス信号Ｓ１、Ｓ４はローレベルであり、駆動パルス信号Ｓ２、Ｓ３はハイレベルである。このチャージ期間では、図３に示すように、トランジスターＱ１、Ｑ４はオンし、トランジスターＱ２、Ｑ３はオフし、電源からグランドへ駆動電流Ｉｄが流れる。一方、ディケイ期間において、駆動パルス信号Ｓ１、Ｓ４はハイレベルであり、駆動パルス信号Ｓ２、Ｓ３はローレベルである。この期間では、図４に示すように、トランジスターＱ１、Ｑ４はオフし、トランジスターＱ２、Ｑ３はオンし、グランドから電源へ駆動電流Ｉｄが回生する。
【００２６】
図１２で後述のように、チャージ期間ではモーター２８０の駆動電流Ｉｄが増加し、ディケイ期間ではモーター２８０の駆動電流Ｉｄが減少する。制御回路２４０は、これらの期間を繰り返し、その期間の長さを制御することで駆動電流Ｉｄ（即ちモーターの回転数）を制御する。
【００２７】
遅延部２５０は、駆動パルス信号Ｓ１〜Ｓ４を遅延させる第１〜第４の遅延回路２５１〜２５４を含む。具体的には、レジスター部２３５は、第１〜第４の遅延時間情報が可変に設定される遅延設定レジスター２３７を含む。そして、遅延回路２５１〜２５４は、それぞれ第１〜第４の遅延時間情報に基づいて駆動パルス信号Ｓ１〜Ｓ４を遅延させ、遅延された駆動パルス信号ＳＤ１〜ＳＤ４を出力する。ここで、第１〜第４の遅延時間情報は、遅延時間に対応する情報であれば、どのような情報であってもよい。例えば、後述の実施形態では、クロックを用いて遅延を発生させるが、その遅延するクロック数を遅延時間情報としてもよい。或は、遅延時間そのものや、遅延時間を符号化した情報等であってもよい。
【００２８】
プリドライバー部２６０は、第１〜第４のトランジスターＱ１〜Ｑ４を駆動する第１〜第４のプリドライバー２６１〜２６４を含む。プリドライバー２６１〜２６４は、遅延された駆動パルス信号ＳＤ１〜ＳＤ４をバッファリングし、駆動信号Ｇ１〜Ｇ４としてトランジスターＱ１〜Ｑ４のゲートへ出力する。
【００２９】
さて、比較例として遅延部２５０が設けられていない回路装置２００を考える。この比較例では、制御回路２４０から出力された駆動パルス信号Ｓ１〜Ｓ４は、直接プリドライバー２６１〜２６４によりバッファリングされ、駆動信号Ｇ１〜Ｇ４として出力される。図２（Ａ）に示すように、駆動パルス信号Ｓ１〜Ｓ４ではオン・オフが切り替わるタイミングが揃っている。この理想的なタイミングのままトランジスターＱ１〜Ｑ４に印加されれば、図３、図４に示すように、直列に接続されたトランジスターＱ１、Ｑ２（又はＱ３、Ｑ４）は排他的にオン・オフする。この場合には、トランジスターＱ１、Ｑ２（又はＱ３、Ｑ４）を通じた電源電圧ＶＣＣからグランド電圧への貫通電流は生じない。
【００３０】
しかしながら、例えばプリドライバー２６１〜２６４の駆動能力やトランジスターＱ１〜Ｑ４のゲートサイズ、負荷であるモーター２８０の特性等によって、実際にトランジスターＱ１〜Ｑ４のオン・オフが切り替わるタイミングは駆動パルス信号Ｓ１〜Ｓ４とは異なるものとなる。
【００３１】
図２（Ｂ）に、比較例における駆動信号Ｇ１〜Ｇ４の波形例を示す。この例では、ハイサイド側のトランジスターＱ１、Ｑ３を駆動する駆動信号Ｇ１、Ｇ３と、ローサイド側のトランジスターＱ２、Ｑ４を駆動する駆動信号Ｇ２、Ｇ４とで、エッジの傾き（立ち上がり時間、立ち下がり時間）が異なっている。エッジの傾きは、オン・オフの切り替えタイミングを遅延させるので、ハイサイド側とローサイド側でタイミングがずれ、トランジスターＱ１、Ｑ２（又はＱ３、Ｑ４）が同時にオンする期間ＴＴが発生する。この期間ＴＴでは電源とグランドがショートするため貫通電流が生じる。
【００３２】
そこで本実施形態では、遅延回路２５１〜２５４が、遅延設定レジスター２３７に設定された第１〜第４の遅延時間情報に対応する第１〜第４の遅延時間ＴＤ１〜ＴＤ４だけ、駆動パルス信号Ｓ１〜Ｓ４を遅延させる。図５に、遅延回路２５１〜２５４が出力する駆動パルス信号ＳＤ１〜ＳＤ４の波形例と、その駆動パルス信号ＳＤ１〜ＳＤ４に基づいてプリドライバー２６１〜２６４が出力する駆動信号Ｇ１〜Ｇ４の波形例を示す。
【００３３】
図５に示すように、遅延回路２５１〜２５４は、トランジスターＱ１〜Ｑ４をオフからオンにする際の駆動パルス信号Ｓ１〜Ｓ４を、遅延時間ＴＤ１〜ＴＤ４だけ遅延させる。ローアクティブの場合、ハイレベルからローレベルに変化する立ち下がりエッジが遅延される。即ち、チャージ期間からディケイ期間に移行する際には、駆動パルス信号ＳＤ１、ＳＤ４の立ち上がりエッジに対して、駆動パルス信号ＳＤ２、ＳＤ３の立ち下がりエッジが遅延する。一方、ディケイ期間からチャージ期間に移行する際には、駆動パルス信号ＳＤ２、ＳＤ３の立ち上がりエッジに対して、駆動パルス信号ＳＤ１、ＳＤ４の立ち下がりエッジが遅延する。
【００３４】
この駆動パルス信号ＳＤ１〜ＳＤ４の遅延により、例えばトランジスターＱ２がオフからオンになるタイミングが遅延時間ＴＤ２だけ遅延する。このようにオフからオンになるタイミングを遅延させたことによって、トランジスターＱ１がオフになるのを待ってからトランジスターＱ２をオンさせることが可能となる。即ち、直列に接続されるトランジスターＱ１、Ｑ２が同時オフになる期間が生まれ、これによって、図２（Ａ）で説明したような同時オンになる期間ＴＴを無くし、貫通電流を回避できる。
【００３５】
次に、第２の比較例として、トランジスターＱ１〜Ｑ４が全てオフとなる固定期間を設ける場合を考える。図６に、第２の比較例における波形例を示す。駆動パルス信号ＳＤ１〜ＳＤ４には、全てハイレベルとなる固定期間が設けられている。その期間に対応して、駆動信号Ｇ１〜Ｇ４には、トランジスターＱ１〜Ｑ４を全てオフにする期間が生じる。
【００３６】
実際にトランジスターＱ１〜Ｑ４のオン・オフが切り替わるタイミングは、上述のように種々の要因で変動するので、その変動の最悪の条件に合わせて、駆動パルス信号ＳＤ１〜ＳＤ４を全てハイレベルにする固定期間を設定しておく必要がある。そのため、トランジスターＱ１〜Ｑ４が全てオフする期間が長くなり、オンする期間が削られるので、例えば電力効率の低下やモーター２８０のトルク低下等を招くという課題がある。
【００３７】
上述した特許文献１では、駆動信号をモニターした結果に基づいてトランジスターのオン・オフのタイミングが制御されるため、デッドタイムは固定ではない。しかしながら、トランジスターのオン・オフのタイミングを自由に設定することはできないので、デッドタイムを最適化することはできない。
【００３８】
この点、本実施形態では、トランジスターＱ１〜Ｑ４に対応する遅延時間ＴＤ１〜ＴＤ４は、遅延設定レジスター２３７により、それぞれ独立に調整することができる。例えば、製造時において回路装置２００とモーター２８０を組み合わせ、貫通電流を発生させない最小限の遅延時間ＴＤ１〜ＴＤ４を測定し、それに対応する遅延時間情報を遅延設定レジスター２３７に設定しておく。或は、その作業をユーザーが行ってもよい。
【００３９】
これにより、必要最小限の遅延時間ＴＤ１〜ＴＤ４を設定できるので、最適なデッドタイムが設定され、電力効率の低下やモーター２８０のトルク低下等を抑制できる。本来、直列に接続されたトランジスターＱ１、Ｑ２（又はＱ３、Ｑ４）が同時にオンしなければ良いので、全てのトランジスターＱ１〜Ｑ４を同時にオフにする必要はない。本実施形態では、例えば図５の駆動信号Ｇ２、Ｇ３の遅延時間ＴＤ２、ＴＤ３を個別に調整できるので、トランジスターＱ１、Ｑ２の関係と、トランジスターＱ３、Ｑ４の関係が個別に調整される。即ち、全て同時オフという制約がないので、可能な限りデッドタイムを削減してトランジスターがオンする時間を増やすことができる。
【００４０】
なお、上記の実施形態ではブリッジ回路２１０を第１〜第４のトランジスターＱ１〜Ｑ４（Ｈブリッジ）で構成する場合を例に説明したが、ブリッジ回路２１０は第１〜第ｎのトランジスター（ｎは２以上）で構成されればよい。例えば、ブリッジ回路２１０をハーフブリッジで構成してもよい。この場合、例えばブリッジ回路２１０をトランジスターＱ１、Ｑ２で構成し、端子ＯＵＴ２をグランド電圧に接続する。
【００４１】
２．遅延時間の設定手法
次に、具体的なブリッジ回路２１０の構成における遅延時間ＴＤ１〜ＴＤ４の設定手法について説明する。
【００４２】
図１に示す構成例のブリッジ回路２１０では、ハイサイド側のトランジスターＱ１、Ｑ３は、Ｐ型トランジスターであり、ローサイド側のトランジスターＱ２、Ｑ４は、Ｎ型トランジスターである。ここで、ハイサイド側のトランジスターとは、ローサイド側のトランジスターよりも高電位電源側に接続されるトランジスターであり、ローサード側のトランジスターとは、ハイサイド側のトランジスターよりも低電位電源側に接続されるトランジスターである。
【００４３】
ブリッジ回路２１０は、高電圧の電源電圧ＶＣＣ（例えば４２Ｖ）で動作する。一方、制御回路２４０や遅延部２５０は、低電圧の電源電圧（例えば５Ｖ）で動作するため、プリドライバー２６１〜２６４は、駆動パルス信号ＳＤ１〜ＳＤ４の信号レベルを変換するレベルシフターで構成される。ハイサイド側がＰ型トランジスター、ローサイド側がＮ型トランジスターであることに伴い、プリドライバー２６１、２６３は、入力信号（ＳＤ１、ＳＤ３）を正転論理で出力し、プリドライバー２６２、２６４は、入力信号（ＳＤ２、ＳＤ４）を反転論理で出力する。
【００４４】
このような構成とすることで、図５に示すように、Ｐ型トランジスターＱ１、Ｑ３にはローアクティブの駆動信号Ｇ１、Ｇ３を供給し、Ｎ型トランジスターＱ２、Ｑ４にはハイアクティブの駆動信号Ｇ２、Ｇ４を供給することができる。その一方で、駆動パルス信号ＳＤ１〜ＳＤ４をローアクティブに揃えることができるので、遅延回路２５１〜２５４の回路構成を共通化することができる。これにより、例えば遅延回路２５１〜２５４の設計を簡素化すること等が可能となる。なお、遅延回路２５１〜２５４の詳細な構成については後述する。
【００４５】
図５に示すように、遅延設定レジスター２３７には、ハイサイド側のＰ型トランジスターＱ１をオフからオンにする際の第１の遅延時間ＴＤ１よりも、ローサイド側のＮ型トランジスターＱ２をオフからオンにする際の第２の遅延時間ＴＤ２が長くなるように（即ちＴＤ２＞ＴＤ１）、第１の遅延時間情報と第２の遅延時間情報が設定される。
【００４６】
この点について、図７（Ａ）〜図８（Ｂ）を用いて説明する。図７（Ａ）、図７（Ｂ）に、ハイサイド側のＰ型トランジスターＱ１についての波形例を示す。この波形例は、グランドと端子ＯＵＴ１の間に負荷として抵抗素子を接続し、駆動パルス信号ＳＤ１と端子ＯＵＴ１の電圧を測定したものである。また、図８（Ａ）、図８（Ｂ）に、ローサイド側のＮ型トランジスターＱ２についての波形例を示す。この波形例は、電源と端子ＯＵＴ１の間に負荷として抵抗素子を接続し、駆動パルス信号ＳＤ２と端子ＯＵＴ１の電圧を測定したものである。なお、Ｐ型トランジスターＱ３、Ｎ型トランジスターＱ４についても同様の波形となる。
【００４７】
駆動パルス信号ＳＤ１が立ち下がってから、Ｐ型トランジスターＱ１の出力が立ち上がる（オンになる）時間はＴｒｐ＝７４４ｎｓ、駆動パルス信号ＳＤ１が立ち上がってから、Ｐ型トランジスターＱ１の出力が立ち下がる（オフになる）時間はＴｆｐ＝６８８ｎｓである。また、駆動パルス信号ＳＤ２が立ち下がってから、Ｎ型トランジスターＱ２の出力が立ち下がる（オンになる）時間はＴｆｎ＝４６４ｎｓ、駆動パルス信号ＳＤ２が立ち上がってから、Ｎ型トランジスターＱ２の出力が立ち上がる（オフになる）時間はＴｒｎ＝６８８ｎｓである。
【００４８】
これらの立ち上がり・立ち下がり時間の間には、Ｔｒｐ＞Ｔｒｎ、Ｔｆｐ＞Ｔｆｎの関係がある。ブリッジ回路２１０では、トランジスターＱ１〜Ｑ４のオン抵抗が電力効率に影響するので、トランジスターサイズを大きくしてオン抵抗を下げることが望ましい。一般に、Ｐ型トランジスターはＮ型トランジスターに比べてオン抵抗が大きいので、Ｔｒｐ＞Ｔｒｎ、Ｔｆｐ＞Ｔｆｎとなる。
【００４９】
図５に示すように、ディケイ期間からチャージ期間に移行する際には、Ｔｒｐ＞Ｔｒｎに対応して、トランジスターＱ１がオフからオンになる時間（Ｔｒｐ）は、トランジスターＱ２がオンからオフになる時間（Ｔｒｎ）よりも長い。即ち、遅延時間を設けなくても、同時にオンする可能性は低い。この場合、遅延時間ＴＤ１は、例えばゼロに設定してもよいし、或は念のため小さい値に設定しておけばよい。
【００５０】
一方、チャージ期間からディケイ期間に移行する際には、Ｔｆｐ＞Ｔｆｎに対応して、トランジスターＱ２がオフからオンになる時間（Ｔｆｎ）は、トランジスターＱ１がオンからオフになる時間（Ｔｆｐ）よりも短い。即ち、遅延時間を設けないと同時にオンする可能性は高い。そのため、遅延時間ＴＤ２は、遅延時間ＴＤ１よりも長い時間に設定する必要がある。
【００５１】
以上のように遅延時間ＴＤ１、ＴＤ２を設定することで、ハイサイド側をＰ型トランジスターで構成し、ローサイド側をＮ型トランジスターで構成したブリッジ回路２１０に対して、適切な遅延時間ＴＤ１、ＴＤ２を設定することができる。即ち、遅延時間ＴＤ１、ＴＤ２をプログラマブルに個々に設定できることにより、上記のような具体的なブリッジ回路２１０の構成に対して、貫通電流を回避できる必要最小限のデッドタイムを実現できる。
【００５２】
なお、上記ではトランジスターＱ１、Ｑ２について説明したが、トランジスターＱ３、Ｑ４についても同様である。即ち、遅延設定レジスター２３７には、ハイサイド側のＰ型トランジスターＱ３をオフからオンにする際の第３の遅延時間ＴＤ３よりも、ローサイド側のＮ型トランジスターＱ４をオフからオンにする際の第４の遅延時間ＴＤ４が長くなるように（即ちＴＤ４＞ＴＤ３）、第３の遅延時間情報と第４の遅延時間情報が設定される。例えば、ＴＤ３＝ＴＤ１、ＴＤ４＝ＴＤ２に設定する。トランジスターＱ１、Ｑ２とトランジスターＱ３、Ｑ４では、チャージ期間及びディケイ期間との関係が入れ替わるだけであり、トランジスターＱ１、Ｑ２を例に上述した内容についてはトランジスターＱ３、Ｑ４についても同様に成り立つ。
【００５３】
３．遅延回路
次に、遅延回路２５１〜２５４の詳細について説明する。
【００５４】
遅延設定レジスター２３７には、第１〜第４の遅延時間情報として、第１〜第４のクロック数が設定される。即ち、第１〜第４のクロック数に対応する時間が、遅延時間ＴＤ１〜ＴＤ４となる。そして、遅延回路２５１〜２５４は、トランジスターＱ１〜Ｑ４をオフからオンにする際の駆動パルス信号Ｓ１〜Ｓ４を、遅延設定レジスター２３７に設定された第１〜第４のクロック数だけ遅延させ、その遅延させた駆動パルス信号ＳＤ１〜ＳＤ４を出力する。遅延に用いるクロック信号は、例えば外部のホストコントローラーから供給されるシステムクロック信号であってもよいし、或は、回路装置２００内部のクロック生成回路で生成したクロック信号であってもよい。
【００５５】
このようにすれば、遅延時間ＴＤ１〜ＴＤ４をクロック数で規定できるので、バラツキのない遅延時間ＴＤ１〜ＴＤ４を設定することが可能となり、正確に最小限のデッドタイムを設定することができる。また、駆動パルス信号Ｓ１〜Ｓ４のエッジを遅延させれば良いだけなので、例えば入力信号のエッジの手前に新たなエッジを作る必要がある場合に比べて、遅延回路の構成を簡素化することができる。
【００５６】
図９に、遅延回路２５１の詳細な構成例を示す。また図１０に、遅延回路２５１の詳細な構成例におけるタイミングチャートを示す。なお、以下では第ｉの遅延回路（ｉはｎ＝４以下の自然数）として第１の遅延回路２５１を例に説明するが、第２〜第４の遅延回路２５２〜２５４も同様に構成できる。
【００５７】
遅延回路２５１は、第１〜第４のフリップフロップ回路ＦＦ１〜ＦＦ４（広義には第１〜第ｋのフリップフロップ回路）、セレクターＳＥＬ１、論理和回路ＯＲ１（広義には論理回路）を含む。
【００５８】
フリップフロップ回路ＦＦ１〜ＦＦ４はカスケードに接続されており、フリップフロップ回路ＦＦ１〜ＦＦ４にはクロック信号ＣＬＫが入力される。具体的には、フリップフロップ回路ＦＦ１には、駆動パルス信号Ｓ１が入力される。図１０に示すように、フリップフロップ回路ＦＦ１は、駆動パルス信号Ｓ１をクロック信号ＣＬＫの１周期（１発）分だけ遅延させた遅延パルス信号ＱＦ１を出力する。その遅延パルス信号ＱＦ１は、フリップフロップ回路ＦＦ２に入力される。図１０に示すように、フリップフロップ回路ＦＦ２は、遅延パルス信号ＱＦ１を更にクロック信号ＣＬＫの１周期分だけ遅延させた遅延パルス信号ＱＦ２を出力する。以降、フリップフロップ回路ＦＦ３、ＦＦ４も同様にカスケードに接続される。このようにして、フリップフロップ回路ＦＦ１〜ＦＦ４は、それぞれクロック１周期〜４周期分だけ駆動パルス信号Ｓ１を遅延させた遅延パルス信号ＱＦ１〜ＱＦ４を出力する。
【００５９】
セレクターＳＥＬ１には、遅延パルス信号ＱＦ１〜ＱＦ４とセレクト信号ＳＥＬが入力される。セレクト信号ＳＥＬは、遅延設定レジスター２３７に設定された第１の遅延時間情報であり、第１の遅延時間ＴＤ１に対応するクロック数である。図１０に示すように、例えばクロック数としてＳＥＬ＝３が設定されたとする。この場合、セレクターＳＥＬ１は、遅延パルス信号ＱＦ３を選択し、信号ＱＳ１として出力する。
【００６０】
論理和回路ＯＲ１には、駆動パルス信号Ｓ１と信号ＱＳ１が入力され、論理和回路ＯＲ１は、これらの信号の論理和をとり、遅延された駆動パルス信号ＳＤ１として出力する。このとき、論理和回路ＯＲ１は、トランジスターＱ１をオフからオンにする場合のエッジとして、セレクターＳＥＬ１が選択した遅延パルス信号ＱＳ１のエッジを出力する。即ち、図１０に示すように、駆動パルス信号Ｓ１がハイレベルからローレベルになる場合、信号ＱＳ１がハイレベルからローレベルになるタイミングで、駆動パルス信号ＳＤ１はハイレベルからローレベルになる。一方、駆動パルス信号Ｓ１がローレベルからハイレベルになる場合、駆動パルス信号Ｓ１がローレベルからハイレベルになるタイミングで、駆動パルス信号ＳＤ１はローレベルからハイレベルになる。このように、駆動パルス信号ＳＤ１の立ち下がりエッジは信号ＱＳ１と同様に遅延し、立ち上がりエッジは遅延しない。
【００６１】
以上のように遅延回路２５１〜２５４を構成することで、遅延設定レジスター２３７に設定された第１〜第４のクロック数だけ、トランジスターＱ１〜Ｑ４をオフからオンにする際の第１〜第４の駆動パルス信号Ｓ１〜Ｓ４を遅延させることができる。即ち、セレクターＳＥＬ１により、各遅延回路で個別にクロック数に応じて遅延パルス信号ＱＦ１〜ＱＦ４のいずれかを選択できる。そして、その選択された信号ＱＳ１の立ち下がりエッジのみを、論理和回路ＯＲ１により駆動パルス信号ＳＤ１〜ＳＤ４に反映させることができる。
【００６２】
なお、以上の実施形態では駆動パルス信号Ｓ１〜Ｓ４や駆動パルス信号ＳＤ１〜ＳＤ４がローアクティブの信号である場合を例に説明したが、これらの信号はハイアクティブの信号であってもよい。この場合、例えば、遅延回路２５１〜２５４の論理和回路ＯＲ１を論理積回路に変更し、プリドライバー２６１、２６３を反転論理のレベルシフターで構成し、プリドライバー２６２、２６４を正転論理のレベルシフターで構成する。
【００６３】
４．回路装置の詳細構成
図１１に、回路装置２００の詳細な構成例を示す。また図１２に、回路装置２００の詳細な構成例における動作説明図を示す。
【００６４】
図１１の回路装置２００は、ブリッジ回路２１０、コンパレーター２２１（検出回路）、基準電圧生成回路２３０、レジスター部２３５、制御回路２４０、遅延部２５０、プリドライバー部２６０、クロック生成回路２７０を含む。なお、既に上述した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。
【００６５】
クロック生成回路２７０は、クロック信号ＣＬＫを生成し、そのクロック信号ＣＬＫを回路装置２００の各部へ供給する。遅延回路２５１〜２５４は、クロック信号ＣＬＫを受けて、遅延された駆動パルス信号ＳＤ１〜ＳＤ４を生成する。
【００６６】
ブリッジ回路２１０において、ローサイド側のトランジスターＱ２、Ｑ４のソースノードは、端子ＲＮＦに接続されたノードＮ１に接続される。端子ＲＮＦには、センス抵抗２９０の一端が接続される。センス抵抗２９０の他端はグランド電圧のノードに接続される。
【００６７】
レジスター部２３５は、上述した遅延設定レジスター２３７と、ディケイ期間の長さが設定される期間設定レジスター２３６と、チャージ電流（駆動電流Ｉｄ）の上限が設定される上限設定レジスター２３８と、を含む。レジスター部２３５には、例えばホストコントローラー（例えばＣＰＵ）がレジスター値を可変に書き込み、これによりホストコントローラーがモーター２８０の回転数やトルク等を制御する。
【００６８】
基準電圧生成回路２３０は、チャージ電流の上限Ｉｍａｘを検出するための基準電圧ＶＲを生成する。具体的には、基準電圧生成回路２３０はＤ／Ａ変換回路で構成される。Ｄ／Ａ変換回路は、リファレンス電圧Ｖｒｅｆに基づいて複数の電圧を生成し、その複数の電圧の中から、上限設定レジスター２３８に設定されたレジスター値に対応する電圧を選択し、その選択した電圧を基準電圧ＶＲとして出力する。
【００６９】
コンパレーター２２１は、ノードＮ１の電圧ＶＳを検出することで、チャージ期間でのチャージ電流を検出する。図３に示すように、駆動電流Ｉｄは、電源電圧ＶＣＣからトランジスターＱ１、モーター２８０、トランジスターＱ４へ流れる。図１０の構成例では、更にセンス抵抗２９０を経由し、グランド電圧へ流れる。このチャージ期間における駆動電流Ｉｄを、チャージ電流と呼ぶ。図１２に示すように、チャージ期間ＴＣではチャージ電流は増加し、その増加と共にノードＮ１の電圧ＶＳが上昇する。コンパレーター２２１は、電圧ＶＳが基準電圧ＶＲに達したことを検出することで、チャージ電流が上限Ｉｍａｘに達したことを検出する。
【００７０】
制御回路２４０は、チャージ期間ＴＣにおいてコンパレーター２２１がチャージ電流の上限Ｉｍａｘを検出した場合に、チャージ期間ＴＣからディケイ期間ＴＤに切り替える。ディケイ期間ＴＤにおける駆動電流Ｉｄをディケイ電流と呼び、図１２に示すように、ディケイ期間ＴＤではディケイ電流は減少する。制御回路２４０は、ディケイ期間ＴＤに切り替えてから、期間設定レジスター２３６に設定されたディケイ期間が経過した後、ディケイ期間ＴＤからチャージ期間ＴＣに切り替える。以上のようにして、チャージ期間ＴＣとディケイ期間ＴＤが繰り返され、モーター２８０の駆動電流Ｉｄは、上限がＩｍａｘとなるように制御される。
【００７１】
５．電子機器
図１３に、本実施形態の回路装置２００が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、回路装置２００、これらの各部を接続するバス３４０、モーター２８０を含む。回路装置２００は、例えば集積回路装置により実現できる。以下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器に適用可能である。
【００７２】
入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて回路装置２００に指示を送り、回路装置２００は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。
【００７３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また遅延回路、ブリッジ回路、回路装置、電子機器の構成・動作や、遅延時間の設定手法、ブリッジ回路の制御手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００７４】
２００  回路装置、２１０  ブリッジ回路、２２１  コンパレーター、
２３０  基準電圧生成回路、２３５  レジスター部、２３６  期間設定レジスター、
２３７  遅延設定レジスター、２３８  上限設定レジスター、２４０  制御回路、
２５０  遅延部、２５１〜２５４  第１〜第４の遅延回路、
２６０  プリドライバー部、２６１〜２６４  第１〜第４のプリドライバー、
２７０  クロック生成回路、２８０  モーター、２９０  センス抵抗、
３００  処理部、３１０  記憶部、３２０  操作部、３３０  入出力部、３４０  バス、
ＣＬＫ  クロック信号、Ｄ１〜Ｄ４  ダイオード、
ＦＦ１〜ＦＦ４  第１〜第４のフリップフロップ回路、
Ｇ１〜Ｇ４  第１〜第４の駆動信号、Ｉｄ  駆動電流、Ｉｍａｘ  上限、
ＯＲ１  論理和回路、ＯＵＴ１，ＯＵＴ２  端子、
Ｑ１〜Ｑ４  第１〜第４のトランジスター、ＱＦ１〜ＱＦ４  遅延パルス信号、
ＲＮＦ  端子、Ｓ１〜Ｓ４  第１〜第４の駆動パルス信号、
ＳＤ１〜ＳＤ４  遅延された第１〜第４の駆動パルス信号、
ＳＥＬ  セレクト信号、ＳＥＬ１  セレクター、ＴＣ  チャージ期間、
ＴＤ  ディケイ期間、ＴＤ１〜ＴＤ４  第１〜第４の遅延時間
【図１】
2015073236.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2015073236.tif 000012
【図１１】
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【図１２】
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【図１３】
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