(57)【要約】      （修正有）【課題】ビットシフトによるデジタルゲイン時に下位ビットの欠落による段差の発生を、ランダムノイズを付与して防止する。【解決手段】２次元に配置された複数の画素と、共通の列の画素に接続された垂直出力線と、前記垂直出力線毎に接続された列回路とを有する固体撮像素子と、前記列回路からのアナログ信号をデジタル信号に変換するＡＤ変換器と、前記ＡＤ変換器でからのデジタル画像信号を増幅するデジタルゲイン部とを備えた撮像装置であって、前記列回路は、その出力を撮像信号として出力する第１の列回路群と、その出力を撮像信号として出力しない第２の列回路群とで構成され、前記撮像装置は、前記第１の列回路群からの出力信号を前記ＡＤ変換器でデジタル信号に変換し、前記デジタルゲイン部で増幅したデジタル画像信号に対して、前記第２の列回路群からの出力信号を前記ＡＤ変換器でデジタル信号に変換したデジタル補正信号の下位数ビットを加算する。【選択図】図６
2015204583.tif 000002
【特許請求の範囲】
【請求項１】
露光した光信号を電気信号へと変換する２次元に配置された複数の画素と、
前記複数の画素のうち共通の列の画素に接続された垂直出力線と、
前記垂直出力線毎に接続された複数の列回路とを有する固体撮像素子と、
前記列回路から出力されるアナログ画像信号をデジタル信号に変換するＡＤ変換器と、
前記ＡＤ変換器でデジタル信号に変換されたデジタル画像信号を増幅するデジタルゲイン部と、
を備えた撮像装置であって、
前記列回路は、その出力を撮像信号として出力する第１の列回路群と、その出力を撮像信号として出力しない第２の列回路群とで構成され、
前記撮像装置は、前記第１の列回路群からの出力信号を前記ＡＤ変換器でデジタル信号に変換し、前記デジタルゲイン部で増幅したデジタル画像信号に対して、前記第２の列回路群からの出力信号を前記ＡＤ変換器でデジタル信号に変換したデジタル補正信号の下位数ビットを加算する加算器を有することを特徴とする撮像装置。
【請求項２】
前記デジタルゲイン機能によるデジタルゲインは、デジタル信号のビットをシフトさせてゲイン処理を行うことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記加算器は、加算する前記デジタル補正信号の下位ビット数を、前記デジタルゲイン部で行ったビットシフト数と同数とすることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記撮像装置は、前記２次元に配置された複数画素からの画像信号を水平方向に加算もしくは間引きを行う水平加算機能もしくは水平間引き機能を有し、前記加算器による加算は、前記水平加算機能もしくは水平間引き機能を実行した際に行うことを特徴とする請求項１に記載の撮像装置。
【請求項５】
露光した光信号を電気信号へと変換する２次元に配置された複数の画素と、
前記複数の画素のうち共通の列の画素に接続された垂直出力線と、
前記垂直出力線毎に接続された複数の列回路とを有する固体撮像素子と、
前記列回路から出力されるアナログ画像信号をデジタル信号に変換するＡＤ変換器と、
前記ＡＤ変換器でデジタル信号に変換されたデジタル画像信号を増幅するデジタルゲイン部と、
を備えた撮像装置であって、
前記撮像装置は、前記ＡＤ変換器に撮像信号として使用する信号を入力した際に出力されるデジタル信号を前記デジタルゲイン部で増幅したデジタル画像信号に対して、前記ＡＤ変換器に撮像信号として使用しない信号を入力した際に出力されるデジタル補正信号の下位数ビットを加算する加算器を有することを特徴とする撮像装置。
【請求項６】
前記撮像装置は、ＣＤＳ処理のために、前記画素がリセットされた状態で前記垂直出力線に第１の信号を出力し、前記画素が露光した光量に準ずる信号を出力する状態で前記垂直出力線に第２の信号を出力し、前記ＡＤ変換器に撮像信号として使用する信号を入力した際に出力されるデジタル信号を前記デジタルゲイン部で増幅したデジタル画像信号に対して、前記ＡＤ変換器に前記第１の信号もしくは前記第２の信号を入力した際に出力されるデジタル補正信号の下位数ビットを加算する加算器を有することを特徴とする請求項５に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静止画像や動画像を撮像、記録、再生する撮像装置及び撮像装置の画像信号処理方法に関する。
【背景技術】
【０００２】
従来、ＣＣＤ、ＣＭＯＳ等の固体撮像素子で撮像した静止画像や動画像を記録及び再生する電子カメラ等の撮像装置は既に市販され広く使用されている。この固体撮像素子による撮像の際に、フォトダイオードからの撮像信号を増幅させる方法としては、撮像素子内部及び外部のアンプを用いてアナログ信号にゲインをかけるアナログゲイン方法と、アナログ−デジタル変換（ＡＤ変換）をしてデジタル化した処理をした信号を、デジタル的な乗算処理を行うことで、信号レベル増幅を行うデジタルゲイン方法があり、用途に応じて使い分けられている。
【０００３】
このうち、デジタルゲイン方法を行う場合においては、デジタル信号に対してゲインをかけるために、増幅後の信号値は頻度に間隔があいた飛び飛びの値となり、階調が損なわれてしまうという課題が存在する。特に２のべき乗のゲインをかける方法としてデジタル信号のビットをシフトさせてゲイン処理をする方法が広く用いられている。この場合は、ビットシフトさせた後の下位ビットには入力すべき情報がないため、多くは‘０’を入れることになるが、当然、先に述べた階調の低下が発生することになる。
【０００４】
従来、このようなデジタルゲイン時の階調低下の問題を解決するための手法として、種々の提案がなされている。特許文献１では、画素信号に含まれるランダムノイズ成分を含むランダム信号を用い、リニアフィードバックシフトレジスタで処理を施し、画素信号にフィードバックする方法で階調補正を行う方式が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−５３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述のような階調補正手段の構成においては、リニアフィードバックシフトレジスタ等で構成される信号発生器のような、疑似的に乱数を発生させるための大規模な専用回路を、固体撮像装置に余計に搭載させる必要があり、撮像装置の規模を増大化させてしまうという問題がある。
【０００７】
本発明は、このような問題点を鑑みてなされたものであり、ビットシフトによるデジタルゲイン時に下位ビットが欠落し階調が損なわれるという課題に対し、特別な回路を用意することなく、ランダムノイズを付与することが可能な撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る撮像装置の構成は、露光した光信号を電気信号へと変換する２次元に配置された複数の画素と、前記複数の画素のうち共通の列の画素に接続された垂直出力線と、前記垂直出力線毎に接続された複数の列回路とを有する固体撮像素子と、前記列回路から出力されるアナログ画像信号をデジタル信号に変換するＡＤ変換器と、前記ＡＤ変換器でデジタル信号に変換されたデジタル画像信号を増幅するデジタルゲイン部とを備えた撮像装置であって、前記列回路は、その出力を撮像信号として出力する第１の列回路群と、その出力を撮像信号として出力しない第２の列回路群とで構成され、前記撮像装置は、前記第１の列回路群からの出力信号を前記ＡＤ変換器でデジタル信号に変換し、前記デジタルゲイン部で増幅したデジタル画像信号に対して、前記第２の列回路群からの出力信号を前記ＡＤ変換器でデジタル信号に変換したデジタル補正信号の下位数ビットを加算する加算器を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ビットシフトによるデジタルゲイン時に下位ビットが欠落し階調が損なわれるという課題に対し、特別な回路を用意することなく、ランダムノイズを付与することが可能な撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態を示す撮像装置のブロック図
【図２】本発明の実施形態の画素部の詳細回路図
【図３】本発明の第１の実施形態の全体概略回路図
【図４】本発明の第１の実施形態の静止画駆動時の駆動方法を示すタイミングチャート
【図５】本発明の第１の実施形態の動画駆動時の駆動方法を示すタイミングチャート
【図６】本発明の第１の実施形態の階調補正回路の説明図
【図７】本発明の第２の実施形態を示す撮像装置のブロック図
【図８】本発明の第２の実施形態の全体概略回路図
【図９】本発明の第２の実施形態の静止画駆動時の駆動方法を示すタイミングチャート
【図１０】本発明の第２の実施形態の動画駆動時の駆動方法を示すタイミングチャート
【図１１】本発明の第２の実施形態の階調補正回路の説明図
【図１２】本発明の第３の実施形態における静止画駆動時における画素信号読み出し方法を示すタイミングチャート
【図１３】本発明の第３の実施形態における階調補正回路の説明図
【図１４】本発明の第３の実施形態における階調補正回路の説明図
【発明を実施するための形態】
【００１１】
以下、図面を用いて本発明の好ましい実施の形態を説明する。
【００１２】
（第１の実施形態）
まず、本発明にかかる撮像装置の第１の実施形態について説明する。本発明にかかる撮像装置の第１の実施形態は、撮像素子からの信号に対し外部の信号処置回路でデジタルゲインをかける構成を特徴とするものである。
【００１３】
図１は、本発明の第１の実施形態における撮像装置１００のブロック図である。図１において、１０１は撮影レンズ、１０２は撮像素子である。撮影レンズ１０１を通過した光は撮影レンズ１０１の焦点位置近傍に結像する。撮像素子１０２はＣＭＯＳイメージセンサやＣＣＤイメージセンサに代表される固体撮像素子である。
【００１４】
１０３はアナログ信号処理回路（ＡＦＥ）、１０４はデジタル信号処理回路（ＤＦＥ）である。アナログ信号処理回路１０３は、撮像素子１０２から出力される画像信号に対して相関二重サンプリング処理、信号増幅、基準レベル調整、Ａ／Ｄ変換処理等を行う。デジタル信号処理回路１０４は、アナログ信号処理回路１０３から出力される画像信号に対して信号増幅、基準レベル調整などの各種画像処理等のデジタル画像処理を行う。本発明の特徴である階調補正も、デジタル信号処理回路１０４にて行われる。
【００１５】
１０５はメモリ回路、１０６は記録回路である。メモリ回路１０５および記録回路１０６はデジタル信号処理回路１０４から出力された画像信号等を記録保持する不揮発性メモリあるいはメモリカード等の記録媒体である。
【００１６】
１０７は制御回路、１０８は操作回路、１０９は表示回路である。制御回路１０７は撮像素子１０２やデジタル信号処理回路１０４等の撮像装置全体を統括的に駆動・制御する。操作回路１０８は撮像装置１００に備え付けられた操作部材からの信号を受け付け、制御回路１０７に対してユーザーの命令を反映する。表示回路１０９は撮影後の画像やライブビュー画像、各種設定画面等を表示する。
【００１７】
次に、単位画素２００の構成を図２を用いて説明する。図２は、本発明の第１の実施形態における撮像素子１０２の単位画素２００を示す回路図である。
【００１８】
単位画素２００は、１つのフォトダイオード２０１を有する。このフォトダイオード２０１にはひとつの転送スイッチ２０２が接続される。また転送スイッチ２０２にはフローティングディフュージョン２０３が接続される構成となっている。
【００１９】
フローティングディフュージョン２０３にはリセットスイッチ２０４とソースフォロアアンプ２０５が接続され、ソースフォロアアンプ２０５にはセレクトスイッチ２０６が接続されている。
【００２０】
ここでリセットスイッチ２０４およびソースフォロアアンプ２０５のドレインが基準電位ＶＤＤ２０８を共有している。
【００２１】
フォトダイオード２０１は、撮像素子１０２に入射した光を受光し、その受光量に応じた信号電荷を生成する光電変換部として機能する。
【００２２】
転送スイッチ２０２は、フォトダイオード２０１で発生した電荷をフローティングディフュージョン２０３に転送する。転送スイッチ２０２は、転送パルス信号ＰＴＸによって制御される。
【００２３】
フローティングディフュージョン２０３は、フォトダイオード２０１から転送された電荷を一時的に保持するとともに、保持した電荷を電圧信号に変換する電荷電圧変換部として機能する。
【００２４】
リセットスイッチ２０４は、フローティングディフュージョン２０３の電位を基準電位ＶＤＤ２０８にリセットする。リセットスイッチ２０４は、リセットパルス信号ＰＲＥＳによって制御される。
【００２５】
ソースフォロアアンプ２０５は、ＭＯＳトランジスタと基準電位ＶＤＤ２０８からなるソースフォロア回路であり、フローティングディフュージョン２０３に保持した電荷に基づく電圧信号を増幅して、画素信号として出力する。
【００２６】
セレクトスイッチ２０６は、ソースフォロアアンプ２０５で増幅された画素信号を垂直出力線２０７に出力する。垂直出力線２０７は列を共有する複数の単位画素２００で共有される。セレクトスイッチ２０６は、セレクトパルス信号ＰＳＥＬによって制御される。
【００２７】
次に、本発明の第１の実施形態における撮像素子１０２の読み出し回路について図３を用いて説明する。撮像素子１０２は複数の単位画素２００が行列状に配置されている。なお、図３においては単位画素２００を４行４列の計１６個として図示するが、実際は数百万、数千万の単位画素２００で構成される。また、単位画素２００はベイヤー配列に従って並べられ、それぞれ一般に赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが設けられる。
【００２８】
３０１は垂直走査回路であり、各行ごとに接続される信号線３０２を介して行を選択・駆動する。単位画素２００のフローティングディフュージョン２０３で変換された信号は垂直出力線２０７を通り列回路３０３に入力される。列回路３０３で処理された信号は水平走査回路３０４により水平出力線３０５、３０６を通り出力アンプ３０７に転送される。
【００２９】
続いて列回路３０３の回路構成を説明する。３０８はクランプ容量Ｃ０、３０９はフィードバック容量Ｃｆ、３１０はオペアンプ、３１１は基準電圧Ｖｒｅｆを供給する基準電源、３１２はフィードバック容量Ｃｆの両端をショートさせるためのスイッチである。スイッチ３１２はＣ０リセット信号ＰＣ０Ｒで制御される。３１３、３１４は信号電圧を保持するための容量であり、３１３を容量ＣＴＳ、３１４を容量ＣＴＮとする。３１５、３１６は容量への書き込みを制御するスイッチである。スイッチ３１５はＰＴＳ信号で制御され、スイッチ３１６はＰＴＮ信号で制御される。
【００３０】
３１７、３１８は水平走査回路３０４からの信号を受け、それぞれ水平出力線３０５、３０６を介して、出力アンプ３０７に信号を出力するためのスイッチである。スイッチ３１７は水平シフトレジスタ３０４のＰＨＳ信号で制御され、スイッチ３１８はＰＨＮ信号で制御される。スイッチ３１９は複数列の列回路３０３中のクランプ容量Ｃ０３０８をショートするためのスイッチである。スイッチ３１９はＰＨＡＤＤ信号で制御される。
【００３１】
次に本発明の第１の実施形態における静止画駆動時、動画駆動時のそれぞれにおける、読み出しタイミング及びその制御について、図４、図５を用いて説明する。図４は本発明の第１の実施形態における静止画駆動時における画素信号読み出し方法を示すタイミングチャートである。この駆動タイミングは水平方向の画素信号の加算平均処理を行わないで読み出す形態である。
【００３２】
始めに、ＰＲＥＳがＨｉの状態で、フローティングディフュージョン２０３をリセットする。時刻Ｔ＝ｔ１でＰＴＸをＨｉとし、フォトダイオード２０１をリセットする。Ｔ＝ｔ２でＰＴＸをＬｏとし、フォトダイオード２０１の電荷蓄積を開始する。
【００３３】
蓄積開始後Ｔ＝ｔ３でＰＳＥＬをＨｉとし、ソースフォロアアンプ２０５を動作状態とする。Ｔ＝ｔ４でＰＲＥＳをＬｏとすることでフローティングディフュージョン２０３のリセットを解除する。このときのフローティングディフュージョン２０３の電位を垂直出力線２０７にリセット信号レベル（ノイズ成分）として読み出し、列回路３０３に入力する。列回路３０３において、Ｔ＝ｔ５でＰＣ０ＲをＬｏとしオペアンプ３１０の基準電圧Ｖｒｅｆ出力バッファを解除し、Ｔ＝ｔ７、ｔ８でＰＴＮをＨｉ、Ｌｏとしスイッチ３１６を動作させることで容量ＣＴＮ３１４にリセット信号レベルを書き込む。
【００３４】
次に、Ｔ＝ｔ９でＰＴＸをＨｉとしフォトダイオード２０１に蓄積された光電荷をフローティングディフュージョン２０３に転送開始する。さらにＴ＝ｔ１０でＰＴＸをＬｏとして電荷転送を終了する。
【００３５】
このような一連のプロセスで転送された電荷量に応じたフローティングディフュージョン２０３の電位変動が垂直出力線２０７に光信号レベル（光成分＋ノイズ成分）として読み出され、列回路３０３に入力される。列回路３０３において、Ｔ＝ｔ１１、ｔ１２でＰＴＳをＨｉ、Ｌｏとしスイッチ３１５を動作させることで容量ＣＴＳ３１３に光信号レベルを書き込む。
【００３６】
なお、ＣＴＳ３１３、ＣＴＮ３１４に信号を書き込む際、クランプ容量Ｃ０３０８とフィードバック容量Ｃｆ３０９の比に応じた反転ゲインがかかり出力される。その後、Ｔ＝ｔ１４でＰＲＥＳをＨｉとし、フローティングディフュージョン２０３をリセット状態にする。
【００３７】
次に、ＣＴＳ３１３、ＣＴＮ３１４に保持された信号を水平走査回路３０４により読み出す。Ｔ＝ｔ１５〜ｔ１６の間に、列回路３０３ごとに順次ＰＨＳ、ＰＨＮをＨｉ、Ｌｏとしスイッチ３１７、３１８を動作させることでＣＴＳ３１３、ＣＴＮ３１４に保持された信号は水平出力線３０５、３０６を通り、出力アンプ３０７で差動信号レベル（光成分）として出力される。
【００３８】
図５は本発明の第１の実施形態における動画駆動時における画素信号読み出し方法を示すタイミングチャートである。この駆動タイミングは水平方向の画素信号の加算平均処理を行って読み出す形態である。
【００３９】
本発明の第１の実施形態における動画駆動時における画素信号読み出し方法は、図５で示す通り、図４を用いて説明した、本発明の第１の実施形態における静止画駆動時における画素信号読み出し方法に対して、複数列のクランプ容量Ｃ０３０８をショートするためのスイッチ３１９を制御するＰＨＡＤＤ信号の駆動が異なる。よって、信号ＰＨＡＤＤの制御に関連する箇所以外に関しては詳細な説明は割愛する。
【００４０】
列回路３０３において、Ｔ＝ｔ５でＰＣ０ＲをＬｏとしオペアンプ３１０の基準電圧Ｖｒｅｆ出力バッファを解除した後、Ｔ＝ｔ６でＰＨＡＤＤをＨｉとし、列回路３０３ａのクランプ容量Ｃ０３０８と列回路３０３ｂのクランプ容量Ｃ０３０８をショートする。この後Ｔ＝ｔ７、ｔ８でＰＴＮをＨｉ、Ｌｏとしスイッチ３１６を動作させることで容量ＣＴＮ３１４にリセット信号レベルを書き込むが、各列回路３０３の容量ＣＴＮ３１４に書き込まれるリセット信号レベルは、クランプ容量Ｃ０３０８がショートしているため、加算平均処理されたリセット信号レベルとなる。
【００４１】
同様に、Ｔ＝ｔ９〜ｔ１２の間に行われる容量ＣＴＳ３１３への光信号レベルの書き込みにおいても、クランプ容量Ｃ０３０８がショートしているため、加算平均処理された光信号レベルが容量ＣＴＳ３１３へ書き込まれる。
【００４２】
光信号レベルの容量ＣＴＳ３１３への書き込みが完了した後、Ｔ＝ｔ１３でＰＨＡＤＤをＬｏとし、列回路３０３ａのクランプ容量Ｃ０３０８と列回路３０３ｂのクランプ容量Ｃ０３０８の接続を解除する。
【００４３】
この後、容量ＣＴＳ３１３、ＣＴＮ３１４に保持された信号は水平出力線３０５、３０６を通り、出力アンプ３０７で差動信号レベル（光成分）として出力される。なお、本発明の第１の実施形態における動画駆動においては、加算平均処理された列回路３０３ａと列回路３０３ｂのどちらの列回路からも、画像信号が出力されるものとする。
【００４４】
次に本発明の第１の実施形態における階調補正回路の構成と制御について、図６を用いて説明する。図６は本発明の第１の実施形態における階調補正回路の説明図である。
【００４５】
図６において、６０１はＡＤ変換器、６０２は信号保持部、６０３は乗算器、６０４は下位ビット選択部、６０５は加算器である。ＡＤ変換器６０１はアナログ信号処理回路１０３内部にあり、信号保持部６０２、乗算器６０３、下位ビット選択部６０４、加算器６０５は、デジタル信号処理回路１０４内部にあるものとする。
【００４６】
撮像素子１０２から出力されたアナログ信号である画像信号は、アナログ信号処理回路１０３内部のＡＤ変換器６０１でＡＤ変換され、複数ビットのデジタル画像信号に変換する。
【００４７】
先ず、先に読みだされる列回路３０３ｂからの画像信号がＡＤ変換器６０１でＡＤ変換され、デジタル信号処理回路１０４内部の信号保持部６０２に入力され、保持される。
【００４８】
続いて、後に読みだされる列回路３０３ａからの画像信号がＡＤ変換器６０１でＡＤ変換され、デジタル信号処理回路１０４内部に入力される。このデジタル画像信号に対しては、デジタル信号処理回路１０４内部の乗算器６０３でデジタルゲイン処理が実施される。
【００４９】
この乗算器６０３で実施されるデジタルゲイン処理の１つとして、２のべき乗のゲインをかける方法である、デジタル信号のビットをシフトさせてゲイン処理をする方法を実施する。具体的には、各ビットの画像信号を下位ビットから上位ビットにシフトさせることにより、画像信号が２のべき乗数に増幅される。この場合は、ビットシフトさせた後の下位ビットには入力すべき情報がないため、多くは‘０’などの固定値を入力することが多い。この際、乗算器６０３から出力されるデジタルゲイン処理後の画像信号値は、頻度に間隔があいた飛び飛びの値となり、この段階では階調が損なわれた画像信号となってしまっている。
【００５０】
信号保持部６０２で保持されていた列回路３０３ｂからのデジタル画像信号は、下位ビット選択部６０４において、列回路３０３ａからのデジタル画像信号に対して乗算器６０３で実施されるデジタルゲインの、２のべき乗数に応じたビット数だけ下位ビットを残した値に変換される。具体的には、例えば乗算器６０３で実施されるデジタルゲインが２倍と設定されていた場合は、乗算部６０３では２の１乗のゲインが乗算されるので、下位ビット選択部６０４からは、列回路３０３ｂからのデジタル画像信号の下位１ビットが出力される。また例えば、乗算器６０３で実施されるデジタルゲインが８倍と設定されていた場合は、乗算部６０３では２の３乗のゲインが乗算されるので、下位ビット選択部６０４からは、列回路３０３ｂからのデジタル画像信号の下位３ビットが出力される。
【００５１】
なおこの下位ビット選択部６０４からの出力信号は、もともと撮像素子１０２から出力されるアナログ画像信号にはランダムノイズが含まれていることから、そのアナログ画像信号をＡＤ変換して生成されたデジタル画像信号の下位ビットは、ランダムな値であると考えることができる。
【００５２】
乗算器６０３から出力された、列回路３０３ａから出力された画像信号にデジタルゲイン処理を施されたデジタル画像信号と、下位ビット選択部６０４から出力された、列回路３０３ｂから出力された画像信号の下位ビットだけ残されたデジタル画像信号とは、加算器６０５で加算される。この加算器６０５から出力される画像信号は、デジタルゲイン後の階調が損なわれたデジタル画像信号の下位ビットに、ランダムな値が付加された形になるため、この加算器６０５から出力される画像信号が、結果として階調補正を実現された画像信号とすることができ、滑らかな階調の画像イメージを得ることが可能となる。
【００５３】
（第２の実施形態）
次に、本発明にかかる撮像装置の第２の実施形態について説明する。本発明にかかる撮像装置の第２の実施形態は、撮像素子内部でデジタルゲインをかける構成を特徴とするものである。図７は、本発明の第２の実施形態における撮像装置１００のブロック図である。
【００５４】
図７を用いて説明する本発明の第２の実施形態における撮像装置１００のブロック図は、図１を用いて説明した、本発明の第１の実施形態における撮像装置１００のブロック図に対し、アナログ信号処理回路１０３を除いた構成となっている。これは、本発明の第２の実施形態における撮像素子１０２が、撮像素子内部でＡＤ変換を行うカラムＡＤ部を有する撮像素子であり、本発明の第１の実施形態におけるアナログ信号処理回路１０３の機能である相関二重サンプリング処理、アナログ信号増幅、基準レベル調整、Ａ／Ｄ変換処理等は全て、撮像素子１０２内部で行うような構成であるためである。その他の構成については、先に図１を用いて説明した、本発明の第１の実施形態における撮像装置１００の構成と同一であるため、詳細な説明は割愛する。
【００５５】
次に、本発明の第２の実施形態における撮像素子１０２の読み出し回路について図８を用いて説明する。なお本発明の第２の実施形態における撮像素子１０２の読み出し回路は、列回路中のオペアンプ３１０周辺の構成までは、図１を用いて説明した、本発明の第１の実施形態における撮像素子１０２の読み出し回路の構成と同一であるため、詳細な説明は割愛する。
【００５６】
列回路８００は、クランプ容量Ｃ０３０８、フィードバック容量Ｃｆ３０９、オペアンプ３１０、基準電源３１１、スイッチ３１２及び３１９の他に、比較器８０１、カウンタ８０２、及びセンサ内信号処理回路８０４内部のメモリ８０３から構成される。比較器８０１の一方の入力には、オペアンプ３１０の出力端子が接続されており、他方の入力には、スロープ波形の参照信号ＶＲＡＭＰが接続されている。比較器８０１は垂直出力線２０７の電位Ｖｌｉｎｅに応じたレベルとなるオペアンプ３１０の出力端子を時刻とともに変化する参照信号ＶＲＡＭＰと比較し、その大小関係が反転するまでの時刻を検出する。カウンタ８０２は、前記大小関係が反転するまでの時間をクロック信号ＣＬＫに基づいて計測し、その計測時間をもってデジタル信号とする。メモリ８０３は、カウンタ８０２の計測したデジタル信号を保持する。
【００５７】
センサ内信号処理回路８０４は、メモリ８０３に保持された各列のデジタル画像信号に対し、相関二重サンプリング処理、信号増幅、基準レベル調整等を行う。本発明の特徴である階調補正も、センサ内信号処理回路８０４にて行われるが、詳細な説明は後に図１１を用いて説明する。
【００５８】
水平走査回路８０５はＰＨＡ信号及びＰＨＢ信号を制御し、スイッチ８０７ａ、スイッチ８０７ｂを開閉することで列回路を水平方向に順次走査し、列毎に共通して接続された水平信号線８０６と出力端子８０８を通してメモリ８０３に保持されたデジタル信号を出力する。
【００５９】
次に本発明の第２の実施形態における静止画駆動時、動画駆動時のそれぞれにおける、読み出しタイミング及びその制御について、図９、図１０を用いて説明する。図９は本発明の第２の実施形態における静止画駆動時における画素信号読み出し方法を示すタイミングチャートである。この駆動タイミングは水平方向の画素信号の加算平均処理を行わないで読み出す形態である。
【００６０】
始めに、ＰＲＥＳがＨｉの状態で、フローティングディフュージョン２０３をリセットする。時刻Ｔ＝ｔ１でＰＴＸをＨｉとし、フォトダイオード２０１をリセットする。Ｔ＝ｔ２でＰＴＸをＬｏとし、フォトダイオード２０１の電荷蓄積を開始する。
【００６１】
蓄積開始後Ｔ＝ｔ３でＰＳＥＬをＨｉとし、ソースフォロアアンプ２０５を動作状態とする。Ｔ＝ｔ４でＰＲＥＳをＬｏとすることでフローティングディフュージョン２０３のリセットを解除する。このときのフローティングディフュージョン２０３の電位を垂直出力線２０７にリセット信号レベル（ノイズ成分）として読み出し、列回路８００に入力する。列回路８００において、Ｔ＝ｔ５でＰＣ０ＲをＬｏとしオペアンプ３１０の基準電圧Ｖｒｅｆ出力バッファを解除する。
【００６２】
続けて、Ｔ＝ｔ７〜ｔ９において、リセット信号レベルのＡＤ変換を行う。Ｔ＝ｔ７で参照信号ＶＲＡＭＰの出力遷移を開始し、同時にカウンタ８０２でのカウントを開始する。
【００６３】
Ｔ＝ｔ８に比較器８０１においてリセット信号の出力電位Ｖｌｉｎｅと参照信号ＶＲＡＭＰの大小関係が逆転したことが確認された時点で、カウンタ８０２のカウントを停止し、その時のカウント値が、リセット信号レベルのデジタル信号値として、メモリ８０３に保持される。その後参照信号ＶＲＡＭＰが所定の下限値に達するまで遷移してＴ＝ｔ９でリセット信号のＡＤ変換が終了する。
【００６４】
次に、Ｔ＝ｔ１０でＰＴＸをＨｉとしフォトダイオード２０１に蓄積された光電荷をフローティングディフュージョン２０３に転送開始する。さらにＴ＝ｔ１１でＰＴＸをＬｏとして電荷転送を終了する。
【００６５】
このような一連のプロセスで転送された電荷量に応じたフローティングディフュージョン２０３の電位変動が垂直出力線２０７に光信号レベル（光成分＋ノイズ成分）として読み出され、列回路８００に入力される。
【００６６】
続けて、Ｔ＝ｔ１２〜ｔ１４において、光信号レベルのＡＤ変換を行う。Ｔ＝ｔ１２で参照信号ＶＲＡＭＰの出力遷移を開始し、同時にカウンタ８０２でのカウントを開始する。
【００６７】
Ｔ＝ｔ１３で比較器８０１において光信号の出力電位Ｖｌｉｎｅと参照信号ＶＲＡＭＰの大小関係が逆転したことが確認された時点で、カウンタ８０２のカウントを停止し、その時のカウント値が、光信号レベルのデジタル信号値として、メモリ８０３に保持される。その後参照信号ＶＲＡＭＰが所定の下限値に達するまで遷移してＴ＝ｔ１４で光信号のＡＤ変換が終了する。
【００６８】
その後、Ｔ＝ｔ１６でＰＲＥＳをＨｉとし、フローティングディフュージョン２０３をリセット状態にする。
【００６９】
この後、センサ内信号処理回路８０４において、メモリ８０３に保持されたリセット信号及び光信号のデジタル信号値の差分をとることで相関二重サンプリング処理を行い、加えて、信号増幅、基準レベル調整などが施された後、再度メモリ８０３に保持される。
【００７０】
次に、メモリ８０３に保持された信号を、水平走査回路８０５により読み出す。Ｔ＝ｔ１７〜ｔ２２の間に、順次ＰＨＡ、ＰＨＢをＨｉ、Ｌｏとしスイッチ８０７ａ、８０７ｂを動作させることで、列回路８００ごとのメモリ８０３に保持された信号は、水平出力線８０６を通り、出力アンプ８０８から出力される。
【００７１】
図１０は本発明の第２の実施形態における動画駆動時における画素信号読み出し方法を示すタイミングチャートである。この駆動タイミングは水平方向の画素信号の加算平均処理を行って読み出す形態である。
【００７２】
本発明の第２の実施形態における動画駆動時における画素信号読み出し方法は、図１０で示す通り、図９を用いて説明した、本発明の第２の実施形態における静止画駆動時における画素信号読み出し方法に対して、複数列のクランプ容量Ｃ０３０８をショートするためのスイッチ３１９を制御するＰＨＡＤＤ信号を駆動している点及び、列回路８００ｂ中のメモリ８０３に保持された信号を読み出すＰＨＢ信号を常時Ｌｏとしている点が異なるである。
【００７３】
このうち、ＰＨＡＤＤ信号の制御に関連する箇所に関しては、図５を用いて説明した本発明の第１の実施形態における動画駆動時の制御と同一であるため、詳細な説明は割愛する。
【００７４】
メモリ８０３に保持されたリセット信号及び光信号は、センサ内信号処理回路８０４において、それらのデジタル信号値の差分をとることで相関二重サンプリング処理を行い、加えて、信号増幅、基準レベル調整などが施される。この後、同じくセンサ内信号処理回路８０４において、後述の階調補正を行った後、再度メモリ８０３に保持される。その後、メモリ８０３に保持された信号を、水平走査回路８０５により読み出す。Ｔ＝ｔ１７〜ｔ２２の間に、ＰＨＡをＨｉ、Ｌｏとしスイッチ８０７ａを動作させることで、列回路８００ａのメモリ８０３に保持された信号は水平出力線８０６を通り、出力アンプ８０８から出力される。この時、ＰＨＢはＬｏのままとし、スイッチ８０７ｂは動作させないことで、列回路８００ｂのメモリ８０３に保持された信号は出力しない。
【００７５】
次に本発明の第２の実施形態における階調補正回路の構成と制御について、図１１を用いて説明する。図１１は本発明の第２の実施形態における階調補正回路の説明図である。
【００７６】
図１１において、１１０１はＡＤ変換器、１１０３は乗算器、１１０４は下位ビット選択部、１１０５は加算器である。ＡＤ変換器１１０１は撮像素子１０２の列回路８００内部にあり、乗算器１１０３、下位ビット選択部１１０４、加算器１１０５は、同じく撮像素子１０２のセンサ内信号処理回路８０４内部にあるものとする。
【００７７】
垂直出力線２０７を介して出力されたアナログ信号である画像信号は、列回路８００内部のＡＤ変換器１１０１でＡＤ変換され、複数ビットのデジタル画像信号に変換される。
【００７８】
垂直出力線２０７ａを介して列回路８００ａに入力される画像信号Ａは、ＡＤ変換器Ａ１１０１ａでＡＤ変換される。  垂直出力線２０７ｂを介して列回路８００ｂに入力される画像信号Ｂは、ＡＤ変換器Ｂ１１０１ｂでＡＤ変換される。
【００７９】
続けてこれらのデジタル画像信号に対しては、センサ内信号処理回路８０４内部の乗算器１１０３で、デジタルゲイン処理が実施される。この際、画像信号Ａのデジタル画像信号に対しては、乗算器１１０３ａで所望のゲイン倍率をかけるデジタルゲイン処理を行うが、画像信号Ｂのデジタル画像信号に対しては、乗算器１１０３ｂではデジタルゲイン処理を行わず、１倍のまま出力する。
【００８０】
この際、乗算器１１０３ａでは、ビットをシフトさせてゲイン処理をする方法を実施するため、ゲイン処理後の画像信号Ａの信号値は、頻度に間隔があいた飛び飛びの値となり、この段階では階調が損なわれた画像信号となってしまっている。
【００８１】
乗算器１１０３ｂから出力されるデジタル画像信号は、下位ビット選択部１１０４において、列回路８００ａのデジタル画像信号Ａに対して乗算器１１０３ａで実施されるデジタルゲインの２のべき乗数に応じたビット数だけ下位ビットを残した値に変換される。具体的には、例えば乗算器１１０３ａで実施されるデジタルゲインが２倍と設定されていた場合は、乗算器１１０３ａでは２の１乗のゲインが乗算されるので、下位ビット選択部１１０４からは、乗算器１１０３ｂから出力されるデジタル画像信号の下位１ビットが出力される。また例えば、乗算器１１０３ａで実施されるデジタルゲインが８倍と設定されていた場合は、乗算部１１０３ａでは２の３乗のゲインが乗算されるので、下位ビット選択部１１０４からは、乗算器１１０３ｂから出力されるデジタル画像信号の下位３ビットが出力される。
【００８２】
なおこの下位ビット選択部１１０４からの出力信号は、もともと列回路８００ｂに入力されるアナログ画像信号にはランダムノイズが含まれていることから、そのアナログ画像信号をＡＤ変換して生成されたデジタル画像信号の下位ビットは、ランダムな値であると考えることができる。
【００８３】
乗算器１１０３ａから出力された、列回路８００ａで生成された画像信号Ａにデジタルゲイン処理を施されたデジタル画像信号と、下位ビット選択部１１０４から出力された、列回路８００ｂから出力された画像信号Ｂの下位ビットだけ残されたデジタル信号とは、加算器１１０５で加算される。この加算器１１０５から出力される画像信号は、デジタルゲイン後の階調が損なわれたデジタル画像信号の下位ビットに、ランダムな値が付加された形になるため、この加算器１１０５から出力される画像信号が、結果として階調補正を実現された画像信号とすることができ、滑らかな階調の画像イメージを得ることが可能となる。
【００８４】
以上図１〜図１１を用いて説明したように、本発明の第１及び第２の実施形態に係る撮像装置においては、水平加算平均処理を行う動画駆動時において、画像信号として出力する列回路とは別の列回路から出力されたデジタル信号の下位ビットを、ランダム信号として、デジタルゲイン処理後の画像信号に付与することで、特別な回路を用意することなく、階調を損ねないデジタルゲイン処理が可能な撮像装置を提供することができる。
【００８５】
（第３の実施形態）
次に、本発明にかかる撮像装置の第３の実施形態について説明する。本発明にかかる撮像装置の第３の実施形態は、本発明にかかる撮像装置の第２の実施形態の構成と同一の構成で、水平加算平均処理を行わない静止画駆動時においても、水平加算平均処理を行う動画駆動時と同様の階調補正を実現することを特徴とするものである。
【００８６】
なお、本発明の第３の実施形態における撮像装置の構成は、図７、図８を用いて説明した本発明の第２の実施形態の構成と同様のため、説明を省略する。
【００８７】
本発明の第３の実施形態における静止画駆動時における、読み出しタイミング及びその制御について、図１２を用いて説明する。
【００８８】
図１２は本発明の第３の実施形態における静止画駆動時における画素信号読み出し方法を示すタイミングチャートである。この駆動タイミングは水平方向の画素信号の加算平均処理を行わないで読み出す形態である。
【００８９】
なおＴ＝ｔ１６までの駆動制御については、図９を用いて説明した本発明の第２の実施形態における静止画駆動時における画素信号読み出し方法と同一であるため、説明は割愛する。
【００９０】
Ｔ＝ｔ１７〜ｔ２１において、階調補正に使用する補正用信号レベルのＡＤ変換を行う。Ｔ＝ｔ１７で比較器８０１のオペアンプ３１０の出力端子と接続されている側の入力を切り離し、代わりに補正用信号レベルとして使用する不図示の基準電源を比較器８０１の入力端子に接続する。続けてＴ＝ｔ１８で、参照信号ＶＲＡＭＰの出力遷移を開始し、同時にカウンタ８０２でのカウントを開始する。
【００９１】
Ｔ＝ｔ１９に比較器８０１において補正用信号レベルと参照信号ＶＲＡＭＰの大小関係が逆転したことが確認された時点で、カウンタ８０２のカウントを停止し、その時のカウント値が、補正用信号レベルのデジタル信号値として、メモリ８０３に保持される。その後参照信号ＶＲＡＭＰが所定の下限値に達するまで遷移してＴ＝ｔ２０でリセット信号のＡＤ変換が終了する。この際、補正用信号レベルはそのレベルはほとんど変動しないと考えられるため、設定する参照信号ＶＲＡＭＰの遷移の下限値は、リセット信号レベル及び光信号レベルのＡＤ変換時に設定する遷移の下限値よりも大きい設定値と設定することで、補正用信号レベルのＡＤ変換の所要時間を短縮させる。
【００９２】
この後、センサ内信号処理回路８０４において、メモリ８０３に保持されたリセット信号及び光信号のデジタル信号値の差分をとることで相関二重サンプリング処理を行い、加えて、信号増幅、基準レベル調整、及び後述の階調補正などが施された後、再度メモリ８０３に保持される。
【００９３】
次に、メモリ８０３に保持された信号を、水平走査回路８０５により読み出す。Ｔ＝ｔ２１〜ｔ２６の間に、順次ＰＨＡ、ＰＨＢをＨｉ、Ｌｏとしスイッチ８０７ａ、８０７ｂを動作させることで、列回路８００ごとのメモリ８０３に保持された信号は、水平出力線８０６を通り、出力アンプ８０８から出力される。
【００９４】
次に本発明の第３の実施形態における階調補正回路の構成と制御について、図１３を用いて説明する。図１３は本発明の第３の実施形態における階調補正回路の説明図である。
【００９５】
図１３において、１３０１はＡＤ変換器、１３０２は乗算器、１３０３は信号保持部、１３０４は下位ビット選択部、１３０５は加算器である。ＡＤ変換器１３０１は撮像素子１０２の列回路８００内部にあり、乗算器１３０２、信号保持部１３０３、下位ビット選択部１３０４、加算器１３０５は、センサ内信号処理回路８０４内部にあるものとする。
【００９６】
垂直出力線２０７を介して出力されたアナログ信号である画像信号は、列回路８００内部のＡＤ変換器１１０１でＡＤ変換され、複数ビットのデジタル画像信号に変換される。
【００９７】
先ず、図１２のタイミングチャートを用いた説明の通り、リセット信号及び光信号がＡＤ変換器１３０１でＡＤ変換され、センサ内信号処理回路８０４内部に入力される。その後リセット信号及び光信号をＣＤＳ処理によりデジタル画像信号とした後、乗算器１３０２でデジタルゲイン処理が実施され、続けて信号保持部１３０３に入力され、保持される。
【００９８】
この乗算器１３０２で実施されるデジタルゲイン処理の１つとして、２のべき乗のゲインをかける方法である、デジタル信号のビットをシフトさせてゲイン処理をする方法を実施する。具体的には、各ビットの画像信号を下位ビットから上位ビットにシフトさせることにより、画像信号が２のべき乗数に増幅される。この場合は、ビットシフトさせた後の下位ビットには入力すべき情報がないため、多くは‘０’などの固定値を入力することが多い。この際、乗算器１３０２から出力されるデジタルゲイン処理後の画像信号値は、頻度に間隔があいた飛び飛びの値となり、この段階では階調が損なわれた画像信号となってしまっている。
【００９９】
続けて補正用信号がＡＤ変換器１３０１でＡＤ変換され、デジタル信号としてセンサ内信号処理回路８０４内部に入力され、下位ビット選択部６０４において、デジタル画像信号に対して乗算器１３０２で実施されるデジタルゲインの、２のべき乗数に応じたビット数だけ下位ビットを残した値に変換される。
【０１００】
なおこの下位ビット選択部６０４からの出力信号は、補正用信号レベルとして使用する基準電源にはランダムノイズが含まれていることから、そのアナログ画像信号をＡＤ変換して生成されたデジタル画像信号の下位ビットは、ランダムな値であると考えることができる。
【０１０１】
信号保持部１３０３に保持されているデジタル画像信号と、下位ビット選択部１３０４から出力された、補正用信号の下位ビットだけ残されたデジタル信号とは、加算器１３０５で加算される。この加算器１３０５から出力される画像信号は、デジタルゲイン後の階調が損なわれたデジタル画像信号の下位ビットに、ランダムな値が付加された形になるため、この加算器１３０５から出力される画像信号が、結果として階調補正を実現された画像信号とすることができ、滑らかな階調の画像イメージを得ることが可能となる。
【０１０２】
以上図１２及び図１３を用いて説明したように、本発明の第３の実施形態に係る撮像装置においては、垂直加算を行わない静止画駆動時においても、特別な回路を追加することなく、階調補正を実現可能としている。
【０１０３】
（第４の実施形態）
次に、本発明にかかる撮像装置の第３の実施形態について説明する。本発明にかかる撮像装置の第４の実施形態は、本発明にかかる撮像装置の第２の実施形態の構成と同一の構成で、水平加算平均処理を行わない静止画駆動時においても、階調補正を行わない場合と比べて多くの時間を費やすことなく、水平加算平均処理を行う動画駆動時と同様の階調補正を実現することを特徴とするものである。
【０１０４】
なお、本発明の第４の実施形態における撮像装置の構成は、図７、図８を用いて説明した本発明の第２の実施形態の構成と同様であり、かつ、静止画駆動時における、読み出しタイミング及びその制御も図９を用いて説明した本発明の第２の実施形態の読み出しタイミングと同様であるため、説明を省略する。
【０１０５】
本発明の第４の実施形態における階調補正回路の構成と制御について、図１４を用いて説明する。図１４は本発明の第３の実施形態における階調補正回路の説明図である。
【０１０６】
図１３において、１４０１はＡＤ変換器、１４０２はリセット信号（Ｎ信号）保持部、１４０３は光信号（Ｓ信号）保持部、１４０４は差分器、１４０５は乗算器、１４０６は下位ビット選択部、１４０７は加算器である。ＡＤ変換器１４０１は撮像素子１０２の列回路８００内部にあり、Ｎ信号保持部１４０２、Ｓ信号保持部１４０３、差分器１４０４、乗算器１４０５、下位ビット選択部１４０６、加算器１４０７は、センサ内信号処理回路８０４内部にあるものとする。
【０１０７】
垂直出力線２０７を介して出力されたアナログ信号である画像信号は、列回路８００内部のＡＤ変換器１４０１でＡＤ変換され、複数ビットのデジタル画像信号に変換される。
【０１０８】
先ず、図９のタイミングチャートを用いた説明の通り、リセット信号がＡＤ変換器１４０１でＡＤ変換され、センサ内信号処理回路８０４内部に入力され、Ｎ信号保持部１４０２で保持される。続けて、光信号がＡＤ変換器１４０１でＡＤ変換され、センサ内信号処理回路８０４内部に入力され、Ｓ信号保持部１４０３で保持される。
【０１０９】
その後、Ｎ信号保持部１４０２に保持されたリセット信号とＳ信号保持部１４０３に保持された光信号を、差分器１４０４で差分処理（ＣＤＳ処理）される。
【０１１０】
その後、差分器１４０４で差分処理されたデジタル画像信号に対し、乗算器１４０５でデジタルゲイン処理が実施される。
【０１１１】
この乗算器１４０５で実施されるデジタルゲイン処理の１つとして、２のべき乗のゲインをかける方法である、デジタル信号のビットをシフトさせてゲイン処理をする方法を実施する。具体的には、各ビットの画像信号を下位ビットから上位ビットにシフトさせることにより、画像信号が２のべき乗数に増幅される。この場合は、ビットシフトさせた後の下位ビットには入力すべき情報がないため、多くは‘０’などの固定値を入力することが多い。この際、乗算器１４０５から出力されるデジタルゲイン処理後の画像信号値は、頻度に間隔があいた飛び飛びの値となり、この段階では階調が損なわれた画像信号となってしまっている。
【０１１２】
続けてＮ信号保持部１４０２で保持されているデジタル信号を下位ビット選択部１４０６に入力し、デジタル画像信号に対して乗算器１４０５で実施されるデジタルゲインの、２のべき乗数に応じたビット数だけ下位ビットを残した値に変換する。
【０１１３】
なおこの下位ビット選択部１４０６からの出力信号は、リセット信号レベルにはランダムノイズが含まれていることから、そのリセット信号をＡＤ変換して生成されたデジタル画像信号の下位ビットは、ランダムな値であると考えることができる。
【０１１４】
乗算器１４０５でデジタルゲイン処理されたデジタル画像信号と、下位ビット選択部１４０６から出力された、補正用信号の下位ビットだけ残されたデジタル信号とは、加算器１４０７で加算される。この加算器１４０７から出力される画像信号は、デジタルゲイン後の階調が損なわれたデジタル画像信号の下位ビットに、ランダムな値が付加された形になるため、この加算器１４０７から出力される画像信号が、結果として階調補正を実現された画像信号とすることができ、滑らかな階調の画像イメージを得ることが可能となる。
【０１１５】
以上図１４を用いて説明したように、本発明の第４の実施形態に係る撮像装置においては、垂直加算を行わない静止画駆動時においても、特別な回路を追加することなく、また、補正を行わない場合と比べて多くの時間を費やすことなく、階調補正を実現可能としている。
【０１１６】
なお、図１４を用いて説明した本発明の第４の実施形態の説明においては、階調補正時にランダムノイズ成分として付与する補正用デジタル信号として、リセット信号（Ｎ信号）の下位ビットを使用するような構成として説明したが、本発明はこれに限定されず、光信号（Ｓ信号）の下位ビットを使用するような構成であるとしても構わない。
【０１１７】
以上、本発明の好ましい実施の形態を説明したが、本発明はこれらの実施形態に限定されるものではなく、その要旨の範囲内で種々の変形及び変更が可能である。例えば、本発明の実施形態においては、水平画素加算を実施するモードを動画駆動モードとして説明をしてきたが、本発明はこれに限定されず、例えば動画モードの代わりに、撮像装置によって得られた画像信号を、表示装置にリアルタイムに表示するライブビュー駆動に置き換えても構わない。
【０１１８】
また、本発明の実施形態においては、動画駆動モード時は水平方向に画素加算平均処理を行う構成として説明してきたが、本発明はこれに限定されず、水平方向に列を間引いて読み出すような構成としても構わない。この場合、間引き対象となる列の列回路からの出力の下位ビットを用いて階調補正を行う構成となる。
【０１１９】
また、本発明の実施形態においては、階調補正に使用するランダムノイズ成分を有するアナログ信号として、各単位画素２００から垂直出力線２０７を介して出力されるアナログ画像信号を該当の列回路に入力して使用する構成としたが、本発明はこれに限定されず、基準電源電位やＧＮＤ電位などを該当の列回路に入力するような構成としても良いし、該当の列回路の入力をどこにもつなげずＯＰＥＮな状態とした構成としても構わない。
【符号の説明】
【０１２０】
１０１：撮影レンズ、１０２：撮像素子、１０３：アナログ信号処理回路（ＡＦＥ）、
１０４：デジタル信号処理回路（ＤＦＥ）、１０５：メモリ回路、１０６：記録回路、
１０７：制御回路、１０８：走査回路、１０９：表示回路、２００：単位画素、
２０１：フォトダイオード、２０２：転送スイッチ、
２０３：フローティングディフュージョン、２０４：リセットスイッチ、
２０５：ソースフォロアアンプ、２０６：セレクトスイッチ、２０７：垂直出力線、
２０８：基準電位ＶＤＤ、３０１：垂直走査回路、３０２：垂直出力線、
３０３：列回路、３０４、８０５：水平走査回路、
３０５、３０６、８０６：水平出力線、３０７、８０８：出力アンプ、
３０８：クランプ容量（Ｃ０）、３０９：フィードバック容量（Ｃｆ）、
３１０：オペアンプ、３１１：基準電源、３１２：Ｃ０リセットスイッチ、
３１３、３１４：信号電圧保持容量、
３１５、３１６：信号電圧保持容量書き込みスイッチ、
３１７、３１８、８０７：水平転送スイッチ、３１９：水平加算平均スイッチ、
８０１：比較器、８０２：カウンタ、８０３：メモリ、
８０４：センサ内信号処理回路、６０１、１１０１：ＡＤ変換器、
６０２：信号保持部、６０３、１１０３：乗算器、
６０４、１１０４：下位ビット選択部、６０５、１１０５：加算器
【図４】
2015204583.tif 000003
【図５】
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【図９】
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【図１０】
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【図１２】
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【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図８】
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【図１１】
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【図１３】
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【図１４】
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