(57)【要約】【課題】駆動電圧が低く、熱処理に起因するオン電流の低下が抑制されたＩＧＺＯ−ＴＦＴを提供する。【解決手段】基板１上に設けられたゲート電極２と、ゲート電極２上にゲート絶縁層３を介して設けられたアモルファスの酸化インジウムガリウム亜鉛からなる酸化物半導体層４と、酸化物半導体層４上の一部に平面視で重なり合って接するモリブデンからなるソース電極５およびドレイン電極６とを有し、酸化物半導体層４が、ソース電極５およびドレイン電極６と接する第１領域４ｂ、４ｂと、第１領域４ｂの厚み未満の厚みを有する第２領域４ａとを有する薄膜トランジスタ１０とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に設けられたゲート電極と、
前記ゲート電極上にゲート絶縁層を介して設けられたアモルファスの酸化インジウムガリウム亜鉛からなる酸化物半導体層と、
前記酸化物半導体層上の一部に平面視で重なり合って接するモリブデンからなるソース電極と、
前記ソース電極と離間して配置され、前記酸化物半導体層上の一部に平面視で重なり合って接するモリブデンからなるドレイン電極とを有し、
前記酸化物半導体層が、前記ソース電極および前記ドレイン電極と接する第１領域と、前記第１領域の厚み未満の厚みを有する第２領域とを有することを特徴とする薄膜トランジスタ。
【請求項２】
前記第１領域の厚みが５０〜２００ｎｍであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第２領域の厚みが１０〜５０ｎｍであることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】
請求項１〜請求項３のいずれか一項に記載の薄膜トランジスタを含む画素駆動回路を有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよび表示装置に関し、特に、薄膜トランジスタのチャネル層（活性層）に、アモルファス（非晶質）の酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を用いた薄膜トランジスタおよびこれを用いた表示装置に関する。
【背景技術】
【０００２】
従来、ディスプレイなどの表示装置の駆動回路には、薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と称することもある。）が用いられている。薄膜トランジスタとしては、チャネルの形成されるチャネル層に、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ（ＩＧＺＯ：商標登録第５４５１８２１号））からなる酸化物半導体層を用いたものが注目されている。
【０００３】
チャネル層にＩｎＧａＺｎＯを用いたＴＦＴ（以下、ＩＧＺＯ−ＴＦＴと称することもある。）は、アモルファスシリコンを用いたＴＦＴと比べて電子の移動速度が速いため、表示装置の画素を高速で駆動させることができる。また、ＩＧＺＯ−ＴＦＴは、多結晶シリコンを用いたＴＦＴと比べてデバイス特性の均一性が高いものであるため、表示装置の駆動回路に好ましく使用できる。
【０００４】
ＩＧＺＯ−ＴＦＴのソース電極およびドレイン電極に用いる材料としては、オン電流の高さの点などから、モリブデンが適している（下記非特許文献１参照）。また、ＩＧＺＯ−ＴＦＴのしきい値電圧（ドレイン電流が立ち上がるゲート電圧）の制御には、チャネル層である酸化物半導体層の薄膜化が有効であることが知られている（下記非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P.Barquinha  et  al.,  IEEE  Trans.Electron  Devices  55,954(2008)
【非特許文献２】T.Kawamura  et  al.,IEDM  Tech.Dig.77(2008)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＩＧＺＯ−ＴＦＴのしきい値電圧は、その駆動電圧を低くするためには、０Ｖに近い程よい。ＩＧＺＯ−ＴＦＴのしきい値電圧は、チャネル層である酸化物半導体層の厚みを薄くすることにより、０Ｖに近づけることができる。
しかしながら、モリブデンからなるソース電極およびドレイン電極を有するＩＧＺＯ−ＴＦＴにおいて、チャネル層である酸化物半導体層の厚みを薄くすると、製造後に熱処理を行うことによりオン電流が大きく低下する場合があった。
【０００７】
熱処理に起因するオン電流の低下は、ＩＧＺＯ−ＴＦＴの酸化物半導体層の厚みを厚くすることで抑制できる。
しかしながら、ＩＧＺＯ−ＴＦＴの酸化物半導体層の厚みを厚くすると、そのＩＧＺＯ−ＴＦＴのしきい値電圧が、０Ｖからマイナス側へシフトしてしまう。しきい値電圧の０Ｖからのシフト量が大きい程、ＩＧＺＯ−ＴＦＴの駆動電圧を高くする必要が生じる。その結果、例えば、ＩＧＺＯ−ＴＦＴを表示装置の駆動回路に用いた場合に、表示装置の消費電力が増大してしまう。
【０００８】
このように、従来の技術では、モリブデンからなるソース電極およびドレイン電極を有するＩＧＺＯ−ＴＦＴにおいて、駆動電圧が低く、かつ熱処理に起因するオン電流の低下が生じにくいものとすることは困難であった。
本発明は、上記の事情に鑑みてなされたものであり、駆動電圧が低く、熱処理に起因するオン電流の低下が抑制されたＩＧＺＯ−ＴＦＴを提供することを課題とする。
また、本発明は、上記のＩＧＺＯ−ＴＦＴを含む画素駆動回路を有する消費電力の少ない表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明者は、上記課題を解決すべく、モリブデンからなるソース電極およびドレイン電極を有するボトムゲート−トップコンタクト型のＩＧＺＯ−ＴＦＴにおいて、チャネルの形成される酸化物半導体層の厚みについて、鋭意検討を重ねた。
その結果、ソース電極およびドレイン電極と接する領域の酸化物半導体層の厚みを厚くして、チャネルの形成される領域の酸化物半導体層の厚みを薄くすればよいことを見出し、本発明を完成するに至った。
【００１０】
すなわち、本発明は、以下の発明に関わるものである。
［１］基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられたアモルファスの酸化インジウムガリウム亜鉛からなる酸化物半導体層と、前記酸化物半導体層上の一部に平面視で重なり合って接するモリブデンからなるソース電極と、前記ソース電極と離間して配置され、前記酸化物半導体層上の一部に平面視で重なり合って接するモリブデンからなるドレイン電極とを有し、前記酸化物半導体層が、前記ソース電極および前記ドレイン電極と接する第１領域と、前記第１領域の厚み未満の厚みを有する第２領域とを有することを特徴とする薄膜トランジスタ。
【００１１】
［２］前記第１領域の厚みが５０〜２００ｎｍであることを特徴とする［１］に記載の薄膜トランジスタ。
［３］前記第２領域の厚みが１０〜５０ｎｍであることを特徴とする［１］または［２］に記載の薄膜トランジスタ。
［４］［１］〜［３］のいずれかに記載の薄膜トランジスタを含む画素駆動回路を有することを特徴とする表示装置。
【発明の効果】
【００１２】
本発明の薄膜トランジスタは、モリブデンからなるソース電極およびドレイン電極を有するボトムゲート−トップコンタクト型のＩＧＺＯ−ＴＦＴであり、酸化物半導体層が、ソース電極およびドレイン電極と接する第１領域と、第１領域の厚み未満の厚みを有する第２領域とを有している。このため、しきい値電圧が０Ｖに近く、駆動電圧が低いものとなるとともに、熱処理に起因するオン電流の低下が抑制されたものとなる。
【００１３】
本発明の表示装置は、本発明の薄膜トランジスタを含む画素駆動回路を有するものであるため、画素駆動回路の駆動電圧が低く、消費電力が少ないものとなる。
また、本発明の表示装置は、薄膜トランジスタを画素駆動回路に設置した後の製造過程において熱処理を行っても、薄膜トランジスタのオン電流の低下が生じにくいものである。このため、本発明の表示装置では、製造過程において適切な熱処理を行うことにより、薄膜トランジスタのオン電流の低下を防止しつつ、表示装置の性能を向上させたものとすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の薄膜トランジスタの一例を示した断面模式図である。
【図２】実施例１の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。
【図３】実施例２の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。
【図４】実施例３の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。
【図５】実施例４の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。
【図６】比較例１の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。
【図７】比較例２の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を用いて詳細に説明する。但し、本発明は、以下の実施形態に限定されるものではなく、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下に示す実施形態の記載内容に限定して解釈されるものではない。
【００１６】
「薄膜トランジスタ」
図１は、本発明の薄膜トランジスタの一例を示した断面模式図である。
図１に示す薄膜トランジスタ１０は、ボトムゲート−トップコンタクト型のＩＧＺＯ−ＴＦＴである。図１において、符号１は基板である。基板１上にはゲート電極２が設けられている。ゲート電極２上には、ゲート絶縁膜３を介して酸化物半導体層４が設けられている。酸化物半導体層４上には、ソース電極５と、ソース電極５と離間して配置されたドレイン電極６とが設けられている。
【００１７】
基板１は、特に限定されるものではなく、薄膜トランジスタ１０の用途に応じて選択できる。例えば、基板１として、シリコン基板、ガラス基板、プラスチックフィルム基板などを使用できる。プラスチックフィルム基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）などからなるものを用いることができる。
【００１８】
ゲート電極２としては、例えば、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：酸化インジウムスズ）等の導電性酸化物などを使用できる。
また、ゲート電極２を兼ねる基板１として、ドーパント原子が高濃度で注入された高ドープシリコン基板を用いてもよい。
【００１９】
ゲート絶縁層３としては、例えば、Ｓｉ酸化物、Ｓｉ窒化物、Ａｌ酸化物、Ａｌ窒化物などを使用できる。
ソース電極５およびドレイン電極６は、Ｍｏからなるものである。ソース電極５およびドレイン電極６は、図１に示すように、酸化物半導体層４上の一部に平面視で重なり合って接している。
【００２０】
酸化物半導体層４は、アモルファスの酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる。酸化物半導体層４は、図１に示すように、第１半導体層４１と、第１半導体層４１上に形成された第２半導体層４２とを有している。第１半導体層４１は、図１に示すように、ゲート電極２上にゲート絶縁層３を介して形成されている。第２半導体層４２は、平面視で、酸化物半導体層４とソース電極５とが接している部分と、酸化物半導体層４とドレイン電極６とが接している部分にのみ、形成されている。
【００２１】
図１に示すように、酸化物半導体層４は、ソース電極５とドレイン電極６とにそれぞれ接する第１領域４ｂ、４ｂと、第１領域４ｂの厚み未満の厚みを有し、チャネルの形成される領域を含む第２領域４ａとを有している。第１領域４ｂは、第１半導体層４１と第２半導体層４２との積層膜からなる。また、第２領域４ａは、第１半導体層４１のみからなる。このため、図１に示すように、酸化物半導体層４の第２領域４ａの厚み（ｔｓ）は、第２半導体層４２の厚み（ｔｃ）分、第１領域４ｂよりも薄くなっている。
【００２２】
本実施形態の薄膜トランジスタ１０では、図１に示すように、ソース電極５と接している第１領域４ｂの厚みと、ドレイン電極６と接している第１領域４ｂの厚みとが、同じとなっている。ソース電極５と接している第１領域４ｂの厚みと、ドレイン電極６と接している第１領域４ｂの厚みとが同じである場合、これらが異なる場合と比較して容易に形成でき、好ましい。
【００２３】
図１において、符号ｔｓは、第２領域４ａの厚み（第１半導体層４１の厚み）を示している。また、符号ｔｃは、第１領域４ｂの厚みと第２領域４ａの厚みとの差（第２半導体層４２の厚み）を示している。
本実施形態の薄膜トランジスタ１０においては、第１領域４ｂ、４ｂの厚み（図１に示す符号ｔｓで示す寸法と符号ｔｃで示す寸法との合計（ｔｓ＋ｔｃ））は５０ｎｍ以上であることが好ましい。第１領域４ｂ、４ｂの厚みが５０ｎｍ以上であると、薄膜トランジスタ１０を熱処理したときに、第１領域４ｂ、４ｂを形成しているＩＧＺＯと、ソース電極５およびドレイン電極６を形成しているＭｏとの界面に発生する欠陥のオン電流に対する影響が小さくなる。その結果、熱処理に起因するオン電流の低下をより効果的に抑制できる。第１領域４ｂ、４ｂの厚み（ｔｓ＋ｔｃ）は１００ｎｍ以上であることがより好ましい。
【００２４】
第１領域４ｂ、４ｂの厚み（ｔｓ＋ｔｃ）は、２００ｎｍ以下とすることが好ましい。第１領域４ｂ、４ｂの厚みが２００ｎｍ以下であると、寄生抵抗の影響が小さいものとなるため、好ましい。第１領域４ｂ、４ｂの厚み（ｔｓ＋ｔｃ）は１５０ｎｍ以下であることがより好ましい。
【００２５】
第２領域４ａの厚み（ｔｓ）は１０ｎｍ以上であることが好ましい。第２領域４ａの厚み（ｔｓ）が１０ｎｍ以上であると、均一な厚み（ｔｓ）の第２領域４ａが容易に得られ、薄膜トランジスタ１０の性能を向上させることができる。
特に、大型ディスプレイの画素駆動回路に用いる薄膜トランジスタ１０を形成する場合など、大型の基板上に複数同時に薄膜トランジスタ１０を形成する場合には、厚みが不均一になりやすい。このため、大型の基板上に複数同時に薄膜トランジスタ１０を形成する場合には、第２領域４ａの厚み（ｔｓ）を１５ｎｍ以上とすることがより好ましい。
【００２６】
第２領域４ａの厚み（ｔｓ）は、５０ｎｍ以下であることが好ましい。第２領域４ａの厚み（ｔｓ）が５０ｎｍ以下であると、しきい値電圧（ドレイン電流が立ち上がるゲート電圧）がより一層０Ｖに近いものとなる。第２領域４ａの厚み（ｔｓ）は、しきい値電圧をより一層０Ｖに近づけるために、３０ｎｍ以下であることがより好ましい。
【００２７】
「製造方法」
図１に示す薄膜トランジスタ１０は、例えば、以下に示す方法により製造できる。
本実施形態の薄膜トランジスタ１０を製造するには、まず、基板１上に、従来公知の方法を用いて、ゲート電極２とゲート絶縁膜３とを順次形成する。
次に、ゲート絶縁膜３上に、図１に示すように、第１領域４ｂと、第１領域４ｂの厚み未満の厚みを有する第２領域４ａとを有する酸化物半導体層４を形成する。
【００２８】
図１に示す酸化物半導体層４を形成するには、まず、第２領域４ａに対応する厚み（ｔｓ）で、アモルファスのＩＧＺＯからなる第１半導体層４１を形成する。
続いて、必要に応じて１３０〜４００℃で５分〜３時間の第１熱処理を行う。第１熱処理を行うことで、第１半導体層４１に存在する欠陥を除去できる。
【００２９】
その後、第１半導体層４１上のソース電極５の形成される領域とドレイン電極６の形成される領域のみに、選択的にアモルファスのＩＧＺＯからなる第２半導体層４２を形成する。第２半導体層４２に厚みは、第１領域４ｂの厚みと第２領域４ａの厚みとの差に対応する厚み（ｔｃ）とする。
続いて、必要に応じて１３０〜４００℃で５分〜３時間の第２熱処理を行う。第２熱処理を行うことで、第２半導体層４２に存在する欠陥を除去することができる。
以上の工程を行うことにより、図１に示す酸化物半導体層４が得られる。
【００３０】
本実施形態における第１熱処理および第２熱処理は、ソース電極５およびドレイン電極６を形成する前に行うので、ソース電極５およびドレイン電極６を形成しているＭｏに、熱処理に起因する酸化を生じさせることがなく、好ましい。
また、第１半導体層４１および第２半導体層４２の形成方法としては、例えば、スパッタ法など、従来公知の方法を用いることができる。
【００３１】
続いて、第２半導体層４２上に、従来公知の方法を用いて、Ｍｏからなるソース電極５およびドレイン電極６を形成する。
以上の工程により、図１に示す薄膜トランジスタ１０が得られる。
【００３２】
本実施形態においては、上記の製造方法によって得られた薄膜トランジスタ１０に対して、必要に応じて大気中で１３０〜４００℃で５分〜３時間の第３熱処理を行ってもよい。第３熱処理を行うことで、ソース電極５およびドレイン電極６に存在する欠陥を除去できる。
【００３３】
本実施形態の薄膜トランジスタ１０は、Ｍｏからなるソース電極５およびドレイン電極６を有するボトムゲート−トップコンタクト型のＩＧＺＯ−ＴＦＴであり、酸化物半導体層４が、ソース電極５およびドレイン電極６と接する第１領域４ｂ、４ｂと、第１領域４ｂの厚み未満の厚みを有する第２領域４ａとを有している。このため、本実施形態の薄膜トランジスタ１０は、駆動電圧が低いものとなるとともに、熱処理に起因するオン電流の低下が生じにくいものとなる。
【００３４】
より詳細には、本実施形態の薄膜トランジスタ１０は、例えば、酸化物半導体層４全体の厚みが、第１領域４ｂと同じ厚みである場合と比較して、しきい値電圧が０Ｖに近いものとなり、駆動電圧が低いものとなる。しかも、本実施形態の薄膜トランジスタ１０は、例えば、酸化物半導体層４全体の厚みが、第２領域４ａと同じ厚みである場合と比較して、熱処理に起因するオン電流の低下が生じにくいものとなる。これは、薄膜トランジスタ１０を熱処理したときに、第１領域４ｂ、４ｂを形成しているＩＧＺＯと、ソース電極５またはドレイン電極６を形成しているＭｏとの界面に発生する欠陥のオン電流に対する影響が小さくなるためと推定される。
【００３５】
本実施形態の薄膜トランジスタ１０は、熱処理を行ってもオン電流の低下が生じにくいものである。このため、例えば、薄膜トランジスタ１０に対して、大気中でソース電極５およびドレイン電極６に存在する欠陥を除去するためなどの熱処理を行って、薄膜トランジスタ１０のオン電流の低下を防止しつつ、性能を向上させることができる。
【００３６】
本実施形態の薄膜トランジスタ１０における酸化物半導体層４は、アモルファスの酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる。このため、電子の移動速度の速い薄膜トランジスタ１０となり、これを表示装置の画素駆動回路に用いた場合に、高速で画素を駆動させることができる。
【００３７】
本実施形態の薄膜トランジスタ１０では、ソース電極５およびドレイン電極６がＭｏからなるものであるため、良好な導電性が得られるとともに、ＩＧＺＯからなる酸化物半導体層４との電気的な接続が良好なものとなる。
【００３８】
「表示装置」
次に、本発明の表示装置の一実施形態として、有機ＥＬ素子と、図１に示す薄膜トランジスタ１０を含む画素駆動回路とを有する表示装置を例に挙げて説明する。
有機ＥＬ素子としては、例えば、上部電極と、発光層を含む有機層と、下部電極とを有するものが挙げられる。
【００３９】
画素駆動回路としては、例えば、図１に示す薄膜トランジスタ１０をスイッチング素子として用いて、有機ＥＬ素子の発光層に注入する電流を制御するものが挙げられる。具体的には、図１に示す薄膜トランジスタ１０のソース電極５と、有機ＥＬ素子の上部電極または下部電極とを電気的に接続する。そして、ゲート電極２からの印加電圧によって、酸化物半導体層４に形成されるチャネルを介してドレイン電極６からソース電極５に流れる電流値を制御する。
【００４０】
本実施形態の表示装置は、ＩＧＺＯ−ＴＦＴである図１に示す薄膜トランジスタ１０を含む画素駆動回路を有するものであるため、高速で画素を駆動させることができ、しかも、画素駆動回路の駆動電圧が低く、消費電力が少ないものとなる。
【００４１】
また、本実施形態の表示装置は、製造過程において、画素駆動回路に薄膜トランジスタ１０を設置した後に熱処理を行っても、薄膜トランジスタ１０のオン電流の低下が生じにくいものである。このため、表示装置の製造過程において熱処理を行うことにより、薄膜トランジスタのオン電流の低下を防止しつつ、表示装置の性能を向上させることができる。
【００４２】
具体的には、例えば、画素駆動回路に薄膜トランジスタ１０を設置した後、薄膜トランジスタ１０のソース電極５と有機ＥＬ素子の上部電極または下部電極との電気的な接続を改善するために、大気中で、１３０℃で１時間の熱処理を行うことができる。
画素駆動回路に薄膜トランジスタ１０を設置した後の製造過程において行う熱処理としては、上記の熱処理の他に、例えば、保護膜形成のために行う１３０〜４００℃で５分〜３時間の熱処理などが挙げられる。
【００４３】
本発明は、上記の実施形態に限定されるものではない。
例えば、上記の実施形態においては、第２領域４ａとなる第１半導体層４１を形成してから、第１半導体層４１上のソース電極５の形成される領域とドレイン電極６の形成される領域のみに、選択的に第２半導体層４２を形成することにより、第１領域４ｂ、４ｂと第２領域４ａとを形成している。
しかし、本発明の薄膜トランジスタの製造方法は、上記の方法に限定されるものではなく、例えば、以下に示す製造方法を用いて形成してもよい。
【００４４】
まず、基板上に、従来公知の方法を用いて、ゲート電極とゲート絶縁膜とを順次形成する。その後、ゲート絶縁膜上の第１領域および第２領域となる領域に、所定の厚みでアモルファスのＩＧＺＯからなる酸化物半導体層を形成する。次いで、第２領域となる領域の酸化物半導体層を深さ方向に除去して、所定の厚みとする。なお、酸化物半導体層を形成する方法、および第２領域となる領域の酸化物半導体層を深さ方向に除去する方法としては、従来公知の方法を用いることができる。
【００４５】
続いて、必要に応じて１３０〜４００℃で５分〜３時間の熱処理を行う。この熱処理を行うことで、第２領域となる領域の酸化物半導体層を深さ方向に除去した後に、酸化物半導体層に存在している欠陥を除去することができる。
以上の工程により、第１領域と、第１領域の厚み未満の厚みを有する第２領域とを有する酸化物半導体層が得られる。
その後、第１領域の酸化物半導体層上に、ソース電極およびドレイン電極を形成することにより、本発明の薄膜トランジスタが得られる。
【００４６】
上記の実施形態においては、ソース電極５と接している第１領域４ｂの厚みと、ドレイン電極６と接している第１領域４ｂの厚みとが同じである場合を例に挙げて説明したが、ソース電極５と接している第１領域４ｂの厚みと、ドレイン電極６と接している第１領域４ｂの厚みとは、異なっていてもよい。
【００４７】
上記の実施形態においては、有機ＥＬ素子と画素駆動回路とを有する表示装置を例に挙げて説明したが、本発明の表示装置は、本発明の薄膜トランジスタを含む画素駆動回路を有するものであればよく、例えば、有機ＥＬ素子に代えて液晶素子を有する表示装置であってもよい。
【実施例】
【００４８】
以下、本発明を実施例に基づいて具体的に説明する。なお、本発明はこれらの実施例にのみ限定されるものではない。
「実施例１」
以下に示す方法により、図１に示す薄膜トランジスタ１０を形成し、評価した。
まず、ゲート電極２を兼ねた基板１として、高ドープシリコン基板を用意し、表面のシリコンを熱酸化することにより、厚さ２００ｎｍのＳｉＯ２熱酸化膜からなるゲート絶縁膜３を形成した。
【００４９】
その後、ゲート絶縁膜３の上に、スパッタ装置により、ＩｎＧａＺｎＯ４スパッタターゲットを用いて、厚さ（ｔｓ）１５ｎｍのアモルファスＩＧＺＯからなる第１半導体層４１を形成した。次に、ホットプレートを用いて、大気中で３００℃、１時間の第１熱処理を行った。
【００５０】
その後、第１半導体層４１上のソース電極５の形成される領域とドレイン電極６の形成される領域のみに選択的に、スパッタ装置により、ＩｎＧａＺｎＯ４スパッタターゲットを用いて、厚さ（ｔｃ）３５ｎｍのアモルファスＩＧＺＯからなる第２半導体層４２を形成した。
続いて、第２半導体層４２上に、スパッタ法により、Ｍｏからなるソース電極５とドレイン電極６とを形成した。
以上の工程により、実施例１の薄膜トランジスタ１０を得た。なお、実施例１の薄膜トランジスタ１０は、チャネル長が２００μｍ、チャネル幅が１０００μｍとなるように作製した。
【００５１】
このようにして得られた実施例１の薄膜トランジスタ１０について、以下に示す方法により、ゲート電圧−ドレイン電流特性の測定を行った。
その後、薄膜トランジスタ１０に対して、ホットプレートを用いて、大気中で１３０℃、１時間の熱処理を行った。そして、熱処理後の薄膜トランジスタ１０について、熱処理前と同様の方法により、ゲート電圧−ドレイン電流特性の測定を行った。
その結果を図２に示す。
【００５２】
＜ゲート電圧−ドレイン電流特性の測定＞
ゲート電圧−ドレイン電流特性の測定は、半導体パラメータアナライザを用いて実施した。オン電流は、ゲート電圧が２０Ｖ、ドレイン電圧が２０Ｖの時のドレイン電流とした。しきい値電圧は、ドレイン電流の立ち上りのゲート電圧とした。
【００５３】
「実施例２」
第２半導体層４２の厚さ（ｔｃ）を８５ｎｍとしたこと以外は、実施例１と同様にして薄膜トランジスタを作成し、評価した。その結果を図３に示す。
「実施例３」
第２半導体層４２の厚さ（ｔｃ）を１５ｎｍとしたこと以外は、実施例１と同様にして薄膜トランジスタを作成し、評価した。その結果を図４に示す。
「実施例４」
第２半導体層４２の厚さ（ｔｃ）を１３５ｎｍとしたこと以外は、実施例１と同様にして薄膜トランジスタを作成し、評価した。その結果を図５に示す。
【００５４】
「比較例１」
第１半導体層４１の厚さ（ｔｓ）を１５ｎｍとし、第２半導体層４２を形成しなかったこと以外は、実施例１と同様にして薄膜トランジスタを作成し、評価した。その結果を図６に示す。
「比較例２」
第１半導体層４１の厚さ（ｔｓ）を１００ｎｍとし、第２半導体層４２を形成しなかったこと以外は、実施例１と同様にして薄膜トランジスタを作成し、評価した。その結果を図７に示す。
【００５５】
図６に示す比較例１では、しきい値電圧は０Ｖ付近であり、良好である。しかし、比較例１では、熱処理後にオン電流が大きく低下している。
図７に示す比較例２では、比較例１と比較して、熱処理によるオン電流の低下は小さい。しかし、比較例２では、第１半導体層４１の厚さが厚いため、しきい値電圧が−５Ｖ前後であり、０Ｖからマイナス側へ大きくシフトしている。
【００５６】
これに対し、図２〜図５に示す実施例１〜実施例４では、図６に示す比較例１と比較して、熱処理に起因するオン電流の低下が抑制されている。しかも、実施例１〜実施例４では、図７に示す比較例２と比較して、しきい値電圧が０Ｖに近いものとなっている。
また、図２〜図５に示す実施例１〜実施例４の結果から、第２半導体層４２の厚さ（ｔｃ）が厚いものほど、熱処理に起因するオン電流の低下を抑制できることが分かる。
【符号の説明】
【００５７】
１…基板、２…ゲート電極、３…ゲート絶縁膜、４…酸化物半導体層、４ａ…第２領域、４ｂ…第１領域、４１…第１半導体層、４２…第２半導体層、５…ソース電極、６…ドレイン電極、１０…薄膜トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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