(57)【要約】【課題】ビアを流れる電流を平準化できる半導体装置を提供する。【解決手段】半導体装置１０は、半導体の基板１１と、ドーパントが基板１１に拡散されて形成された拡散層１２ａと、拡散層１２ａ上に、所定の方向に間隔をあけて配置された複数の第１ビア１３ａ〜１３ｆと、所定の方向において互いに離間している複数の第１配線層１４ａ〜１４ｆであって、各第１配線層１４ａ〜１４ｆは、一又は複数の第１ビア第１ビア１３ａ〜１３ｆ上に配置される第１配線層１４ａ〜１４ｆと、複数の第１配線層１４ａ〜１４ｆそれぞれの上に配置された第２ビア１５ａ〜１５ｆと、複数の第２ビア１５ａ〜１５ｆ上に配置された第２配線層１６ａ、１６ｂと、を備え、所定の方向は、第２配線層１６ａ、１６ｂから拡散層１２ａへ進むか、又は拡散層１２ａから第２配線層１６ａ、１６ｂへ進んだキャリアが、第２配線層１６ａ、１６ｂを移動する方向と一致している。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体の基板と、
ドーパントが前記基板に拡散されて形成された拡散層と、
前記拡散層上に、所定の方向に間隔をあけて配置された複数の第１ビアと、
前記所定の方向において互いに離間している複数の第１配線層であって、各第１配線層は、一又は複数の前記第１ビア上に配置される第１配線層と、
複数の前記第１配線層それぞれの上に配置された第２ビアと、
複数の前記第２ビア上に配置された第２配線層と、
を備え、
前記所定の方向は、前記第２配線層から前記拡散層へ進むか、又は前記拡散層から前記第２配線層へ進んだキャリアが、前記第２配線層を移動する方向と一致している、半導体装置。
【請求項２】
複数の前記第１ビアは、前記所定の方向に延びる複数の第１の列を形成し、且つ、前記所定の方向と交差する方向に延びる複数の第２の列を形成するように、前記拡散層上に配置される請求項１に記載の半導体装置。
【請求項３】
一の前記第１配線層は、一の前記第２の列を形成する複数の前記第１ビア上に配置される請求項２に記載の半導体装置。
【請求項４】
一の前記第１配線層は、複数の前記第２の列を形成する複数の前記第１ビア上に配置される請求項２に記載の半導体装置。
【請求項５】
一の前記第１配線層は、一の前記第１ビア上に配置される請求項１に記載の半導体装置。
【請求項６】
前記第２ビアは、下に位置する前記第１ビアの位置と一致するように前記第１配線層上に配置される請求項１〜５の何れか一項に記載の半導体装置。
【請求項７】
前記半導体装置は、トランジスタであり、
前記拡散層は、ソース／ドレイン領域である請求項１〜６の何れか一項に記載の半導体装置。
【請求項８】
前記半導体装置は、抵抗素子であり、
前記拡散層は、抵抗層である請求項１〜６の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置では、半導体の基板にドーパントが拡散されて形成された拡散層が用いられている。
【０００３】
拡散層と半導体装置の他の部分との間の電気的な接続として、例えば、ビア及び配線層が用いられている。
【０００４】
図１は、従来例の半導体装置を示す平面図である。図２は、従来例の半導体装置のＡ−Ａ線断面図である。
【０００５】
半導体装置１１０は、ｎ型の導電性を有するＭＯＳトランジスタである。半導体装置１１０は、半導体の基板１１１と、基板１１１上に配置されたゲート絶縁膜（図示せず）及びゲート電極１１８を有する。ゲート電極１１８の両側の基板１１１の部分には、ソース／ドレイン領域１１２ａ、１１２ｂが配置される。ソース／ドレイン領域１１２ａ、１１２ｂは、ｎ型の導電性を有するドーパントが基板１１１に拡散されて形成された拡散層である。
【０００６】
ソース／ドレイン領域１１２ａ、１１２ｂは、素子分離層１２０によって画成された素子領域内に配置される。素子領域は、ｐ型の導電性を有するウエル１２１を備える。ソース／ドレイン領域１１２ａ、１１２ｂは、ウエル１２１上に配置される。
【０００７】
ソース／ドレイン領域１１２ａ、１１２ｂは、第１ビア１１３ａ〜１１３ｃと、第１配線層１１４と、第２ビア１１５ａ〜１１５ｃと、第２配線層１１６ａ、１１６ｂを介して、半導体装置の他の部分（図示せず）と電気的に接続する。
【０００８】
ソース／ドレイン領域１１２ａ、１１２ｂ上には、Ｘ軸方向（図１参照）に間隔をあけて３つの第１ビア１１３ａ、１１３ｂ、１１３ｃが並んで配置される。３つの第１ビア１１３ａ、１１３ｂ、１１３ｃは、Ｘ軸方向に延びる列を形成する。
【０００９】
また、ソース／ドレイン領域１１２ａ、１１２ｂそれぞれの上には、３つの第１ビア１１３ａが、Ｘ軸方向と直交するＹ軸方向に延びる列を形成する。同様に、ソース／ドレイン領域１１２ａ、１１２ｂそれぞれの上には、３つの第１ビア１１３ｂ及び３つの第１ビア１１３ｃが、Ｙ軸方向に延びる列を形成する。
【００１０】
第１配線層１１４は、複数の第１ビア１１３ａ〜１１３ｃの上に配置される。複数の第２ビア１１５ａ〜１１５ｃは、第１ビア１１３ａ〜１１３ｃの位置と一致するように第１配線層１１４上に配置される。図１に示すように、第１ビア１１３ａは、第２ビア１１５ａの位置と一致しているので、平面視した状態では重なっている。同様に、第１ビア１１３ｂ、１１３ｃも、第２ビア１１５ｂ、１１５ｃの位置と一致しているので、平面視した状態では重なっている。
【００１１】
第２配線層１１６ａ、１１６ｂは、複数の第２ビア１１５ａ〜１１５ｃ上に配置される。図１では、他の構造を分かり易くするために、第２配線層１１６ａ、１１６ｂを鎖線で示す。
【００１２】
オン状態の半導体装置１１０では、電流は、第２配線層１１６ｂから、ソース／ドレイン領域１１２ｂ及びソース／ドレイン領域１１２ａを通過し、第２配線層１１６ａを通って、半導体装置の他の部分（図示せず）へ流れる。
【００１３】
第２配線層１１６ａは、長手方向の両端部として、第１端部Ｅ１及び第２端部Ｅ２を有しており、第２端部Ｅ２は、図示しない配線又はビアを介して、半導体装置の他の部分と電気的に接続する。ソース／ドレイン領域１１２ａから第２配線層１１６ａに流れた電流は、第２配線層１１６ａの第１端部Ｅ１側から第２端部Ｅ２側に向かって流れて、半導体装置の他の部分へ移動する。
【００１４】
第１配線層１１４が配置されるのは、第１配線層１１４と同じ高さに基板の電位を決定するための他の配線層（図示せず）が配置されるためである。そのため、第１配線層１１４を用いて、ソース／ドレイン領域１１２ａ、１１２ｂを半導体装置の他の部分と電気的に接続することが困難となる。そこで、第１配線層１１４上に第２配線層１１６ａ、１１６ｂを配置して、第２配線層１１６ａ、１１６ｂを用いて、ソース／ドレイン領域１１２ａ、１１２ｂと半導体装置の他の部分と電気的に接続する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００１−３３９０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述したようにソース／ドレイン領域１１２ａから第２配線層１１６ａに流れてきた電流は、第２配線層１１６ａを、Ｘ軸方向に沿って、第１端部Ｅ１側から第２端部Ｅ２側に向かって流れる。ここで、ソース／ドレイン領域１１２ａから流れてきた電流は、Ｘ軸方向に延びる列を形成する３つの第２ビア１１５ａ〜１１５ｃの内、第２端部Ｅ２側に位置する第２ビア１１５ｃに偏って流れることが分かっている。このことを、図２を参照して、以下に説明する。
【００１７】
ソース／ドレイン領域１１２ｂから、ゲート電極１１８の下方に位置するチャネル領域（図示せず）を通って流れてきた電流は、ソース／ドレイン領域１１２ａを通過して、Ｘ軸方向に延びるように配置される３つの第１ビア１１３ａ〜１１３ｃにほぼ均等に注入される。
【００１８】
まず、ソース／ドレイン領域１１２ａから、Ｘ軸方向の第１端部Ｅ１側に位置する第１ビア１１３ａを流れる電流は、第１配線層１１４を介して、第２配線層１１６ａへ向かう３つの経路を有する。３つの経路は、第２ビア１１５ａを介して第２配線層１１６ａを流れる経路Ｔ１と、第２ビア１１５ｂを介して第２配線層１１６ａを流れる経路Ｔ２と、第２ビア１１５ｃを介して、第２配線層１１６ｃを流れる経路Ｔ３である。３つの経路Ｔ１〜Ｔ３の長さは同じなので、電流が受ける抵抗が同じとなるため、３つの経路Ｔ１〜Ｔ３には同じ電流が流れる。
【００１９】
次に、ソース／ドレイン領域１１２ａから、Ｘ軸方向の中間に位置する第１ビア１１３ｂを流れる電流は、第１配線層１１４を介して、第２配線層１１６ａへ向かう２つの経路を有する。２つの経路は、第２ビア１１５ｂを介して第２配線層１１６ａを流れる経路Ｔ４と、第２ビア１１５ｃを介して第２配線層１１６ａを流れる経路Ｔ５である。２つの経路Ｔ４、Ｔ５の長さは同じなので、電流が受ける抵抗が同じとなるため、２つの経路Ｔ４、Ｔ５には同じ電流が流れる。一方、第２ビア１１５ａを通る経路の長さは、２つの経路Ｔ４、Ｔ５よりも長いので、電流が受ける抵抗が大きいため、この経路を流れる電流は無視できる。
【００２０】
最後に、ソース／ドレイン領域１１２ａから、Ｘ軸方向の第２端部Ｅ２側に位置する第１ビア１１３ｃを流れる電流は、第１配線層１１４を介して、第２配線層１１６ａへ向かう１つの経路を有する。この経路は、第２ビア１１５ｃを介して第２配線層１１６ｃを流れる経路Ｔ６である。第２ビア１１５ａ、１１５ｂを通る２つの経路の長さは、経路Ｔ６よりも長いので、電流が受ける抵抗が大きいため、この経路を流れる電流は無視できる。従って、第１ビア１１３ｃを流れるほとんどの電流は、第２配線層１１６ａを介して、第２ビア１１５ｃを通って第２配線層１１６ａに伝わる。
【００２１】
このような理由から、ソース／ドレイン領域１１２ａから流れてきた電流は、Ｘ軸方向に沿って並ぶ列を形成する３つの第２ビア１１５ａ〜１１５ｃの内、第２端部Ｅ２側に位置する第２ビア１１５ｃに偏って流れることになる。
【００２２】
また、半導体装置の微細化が進む中、ビアの寸法の減少と共に、ビアの断面積が低減している。ビアに流すことが許される最大許容電流値は、ビアの断面積に基づいて決定され得る。最大許容電流値を超える電流がビアに流れると、エレクトロマイグレーションが生じて抵抗値が増加する等の問題が生じるおそれがある。
【００２３】
従って、第２端部Ｅ２側に位置する第２ビア１１５ｃに偏って電流が流れることは、エレクトロマイグレーションを第２ビア１１５ｃに引き起こすおそれがある。
【００２４】
本明細書では、上述した問題を解決し得る半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００２５】
本明細書に開示する半導体装置の一形態によれば、半導体の基板と、ドーパントが上記基板に拡散されて形成された拡散層と、上記拡散層上に、所定の方向に間隔をあけて配置された複数の第１ビアと、上記所定の方向において互いに離間している複数の第１配線層であって、各第１配線層は、一又は複数の上記第１ビア上に配置される第１配線層と、複数の上記第１配線層それぞれの上に配置された第２ビアと、複数の上記第２ビア上に配置された第２配線層と、を備え、上記所定の方向は、上記第２配線層から上記拡散層へ進むか、又は上記拡散層から上記第２配線層へ来たキャリアが、上記第２配線層を移動する方向と一致している。
【発明の効果】
【００２６】
上述した本明細書に開示する半導体装置の一形態によれば、ビアを流れる電流を平準化できる。
【００２７】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２８】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２９】
【図１】従来例の半導体装置を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本明細書に開示する半導体装置の第１実施形態を示す平面図である。
【図４】図３のＸ１−Ｘ１線断面図である。
【図５】図３のＸ２−Ｘ２線断面図である。
【図６】第２ビアの電流値と第２ビアの位置との関係を示す図である。
【図７】第２ビアの電流値と基板の静電容量との関係を示す図である。
【図８】第１実施形態の半導体装置の変形例１を示す平面図である。
【図９】図８のＸ３−Ｘ３線断面図である。
【図１０】第１実施形態の半導体装置の変形例２を示す平面図である。
【図１１】図１０のＸ４−Ｘ４線断面図である。
【図１２】本明細書に開示する半導体装置の第２実施形態を示す平面図である。
【図１３】図１２のＹ１−Ｙ１線断面図である。
【図１４】図１２のＹ２−Ｙ２線断面図である。
【発明を実施するための形態】
【００３０】
以下、本明細書で開示する半導体装置の好ましい第１実施形態を、図面を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３１】
図３は、本明細書に開示する半導体装置の第１実施形態を示す平面図である。図４は、図３のＸ１−Ｘ１線断面図である。図５は、図３のＸ２−Ｘ２線断面図である。
【００３２】
本実施形態の半導体装置１０は、ｎ型の導電性を有するＭＯＳトランジスタである。半導体装置１０は、半導体の基板１１と、基板１１上に配置されたゲート絶縁膜１７と、ゲート絶縁膜１７上に配置されたゲート電極１８を有する。ゲート電極１８の両側には側壁が配置されていても良い。
【００３３】
ゲート電極１８の両側の基板１１の部分には、ソース／ドレイン領域１２ａ、１２ｂが配置される。ソース／ドレイン領域１１２ａ、１１２ｂは、ｎ型の導電性を有するドーパントが基板１１に拡散されて形成された拡散層である。
【００３４】
ソース／ドレイン領域１２ａ、１２ｂは、素子分離層２０によって画成された素子領域内に配置される。素子領域は、ｐ型の導電性を有するウエル２１を備える。ソース／ドレイン領域１２ａ、１２ｂは、ウエル２１上に配置される。
【００３５】
ソース／ドレイン領域１２ａとソース／ドレイン領域１２ｂとの間のゲート絶縁膜１７の下部分は、ソース／ドレイン領域１２ａとソース／ドレイン領域１２ｂとの間でキャリアが移動するチャネル領域１９である。
【００３６】
ゲート電極１８及びソース／ドレイン領域１２ａ、１２ｂは、Ｘ軸方向に延びる形状を有する。ソース／ドレイン領域１２ａ、１２ｂは、その長手方向をゲート電極１８の長手方向と一致させて、ゲート電極１８と並んで配置される。
【００３７】
ソース／ドレイン領域１２ａ、１２ｂは、第１ビア１３ａ〜１３ｆと、第１配線層１４ａ〜１４ｆと、第２ビア１５ａ〜１５ｆと、第２配線層１６ａ、１６ｂを介して、半導体装置の他の部分（図示せず）と電気的に接続する。各ビア及び配線層は、図示しない絶縁層内に埋め込まれている。各ビアは、図示しない絶縁層に形成されたビアホール内に導電体が充填されて形成される。
【００３８】
第２配線層１６ａは、Ｘ軸方向の両端部として、第１端部Ｅ１及び第２端部Ｅ２を有する。第２配線層１６ａの第２端部Ｅ２は、図示しない配線又はビアを介して、半導体装置の他の部分と電気的に接続する。
【００３９】
ソース／ドレイン領域１２ａ、１２ｂ上には、Ｘ軸方向（図３参照）に間隔をあけて６つの第１ビア１３ａ〜１３ｆが並んで配置される。６つの第１ビア１３ａ〜１３ｆは、Ｘ軸方向に延びる列を形成する。６つの第１ビア１３ａ〜１３ｆがＸ軸方向に延びる列は、ゲート電極１８側から外方に向かって３つ配置される。第１ビア１３ａ〜１３ｆの形成材料として、例えば、タングステンを用いることができる。
【００４０】
また、ソース／ドレイン領域１２ａ、１２ｂそれぞれの上には、３つの第１ビア１３ａが、Ｘ軸方向と直交するＹ軸方向に延びる列を形成する。同様に、ソース／ドレイン領域１２ａ、１２ｂそれぞれの上には、他の第１ビア１３ｂ〜１３ｆが、Ｙ軸方向に延びる列を形成する。
【００４１】
３つの第１ビア１３ａが形成するＹ軸方向に延びる列は、最も第１端部Ｅ１側に位置し、３つの第１ビア１３ｆが形成するＹ軸方向に延びる列は、最も第２端部Ｅ２側に位置する。３つの第１ビア１３ａが形成する列と３つの第１ビア１３ｆが形成する列との間に、他の第１ビアが形成するＹ軸方向に延びる列が配置する。
【００４２】
６つの第１配線層１４ａ〜１４ｆは、Ｘ軸方向において互いに離間しており、電気的に絶縁している。第１配線層１４ａは、Ｙ軸方向に延びる形状を有し、Ｙ軸方向に延びる列を形成する３つの第１ビア１３ａ上に配置される。第１配線層１４ａは、下に位置する３つの第１ビア１３ａと電気的に接続する。
【００４３】
同様に、他の第１配線層１４ｂ〜１４ｆも、Ｙ軸方向に延びる形状を有し、Ｙ軸方向に延びる各列を形成する第１ビア１３ｂ〜１３ｆ上に配置される。第１配線層１４ｂ〜１４ｆは、下に位置する第１ビア１３ｂ〜１３ｆと電気的に接続する。第１配線層１４ａ〜１４ｆの形成材料として、例えば、銅を用いることができる。
【００４４】
第２ビア１５ａは、下に位置する第１ビア１３ａの位置と一致するように第１配線層１４ａ上に配置される。同様に他の第２ビア１５ｂ〜１５ｆも、下に位置する第１ビア１３ｂ〜１３ｆの位置と一致するように第１配線層１４ａ〜１４ｆ上に配置される。第２ビア１５ｂ〜１５ｆの形成材料として、例えば、銅を用いることができる。
【００４５】
第２ビア１５ａ〜１５ｆは、全体として、Ｘ軸方向に延びる３つの列を形成し、且つ、Ｙ軸方向に延びる６つの列を形成するように、第１配線層１４ａ〜１４ｆ上に配置される。
【００４６】
図３に示すように、第１ビア１３ａは、第２ビア１５ａの位置と一致しているので、平面視した状態では重なっている。同様に、第１ビア１３ｂ〜１３ｆも、第２ビア１５ｂ〜１５ｆの位置と一致しているので、平面視した状態では重なっている。
【００４７】
第２配線層１６ａ、１６ｂは、Ｘ軸方向に延びる形状を有し、全ての第２ビア１５ａ〜１５ｆを覆うように配置される。図３では、他の構造を分かり易くするために、第２配線層１６ａ、１６ｂを鎖線で示す。第２配線層１６ａ、１６ｂは、第２ビア１５ａ〜１５ｆと電気的に接続する。第２配線層１６ａ、１６ｂの形成材料として、例えば、銅を用いることができる。
【００４８】
半導体装置１０では、第１ビア１３ａ〜１３ｆ及び第２ビア１５ａ〜１５ｆは、同じ形状及び同じ寸法を有しており、同じ断面積を有する。
【００４９】
半導体装置１０では、Ｘ軸方向は、第２配線層１６ａ、１６ｂからソース／ドレイン領域１２ａ、１２ｂへ進むキャリアが、第２配線層１６ａ、１６ｂを移動する方向と一致している。また、Ｘ軸方向は、ソース／ドレイン領域１２ａ、１２ｂから第２配線層１６ａ、１６ｂへ進んだキャリアが、第２配線層１６ａ、１６ｂを移動する方向と一致している。即ち、Ｘ軸方向は、第２配線層１６ａ、１６ｂを流れる電流の向きと一致する。ここで、電流の向きは、Ｘ軸方向の正方向及び負方向の２つの方向を含む意味である。
【００５０】
図３に示す例のオン状態の半導体装置１０では、電流は、第２配線層１６ｂから、ソース／ドレイン領域１２ｂ及びソース／ドレイン領域１２ａを通過し、第２配線層１６ａを通って、半導体装置１０の他の部分（図示せず）へ流れる。
【００５１】
キャリアが第２配線層１６ａ、１６ｂを移動する方向は、電圧差により発生する電場により、キャリアが加速される向きによって決定される。また、キャリアは、熱拡散によりランダムにも運動するので、Ｙ軸方向に移動する場合もあるが、本明細書では、熱拡散によるキャリアの移動は、キャリアが第２配線層１６ａ、１６ｂを移動することには含めない。
【００５２】
ソース／ドレイン領域１２ａから流れてきた電流は、第２配線層１６ａの第１端部Ｅ１側から第２端部Ｅ２側に向かって流れ、半導体装置の他の部分へ移動して行く。即ち、キャリアが第２配線層１６ａを移動する方向は、第２配線層１６ａの長手方向と一致する。このことは、上述したキャリアが第２配線層１６ａを流れることの説明は、第２配線層１６ｂにも適用される。
【００５３】
半導体装置１０では、ソース／ドレイン領域１２ａから流れてきた電流は、Ｘ軸方向に延びる列を形成する６つの第２ビア１５ａ〜１５ｆを均等に流れる。このことを、図４を参照して、以下に説明する。
【００５４】
ソース／ドレイン領域１２ｂから、ゲート電極１８の下方に位置するチャネル領域１９を通って流れてきた電流は、ソース／ドレイン領域１２ａを通過して、Ｘ軸方向に沿って並ぶ６つの第１ビア１３ａ〜１３ｆにほぼ均等に注入される。
【００５５】
まず、ソース／ドレイン領域１２ａから、Ｘ軸方向の最も第１端部Ｅ１側に位置する第１ビア１３ａを流れる電流は、第１配線層１４ａを介して、第２配線層１６ａへ向かう１つの経路Ｓ１を有する。この経路Ｓ１は、電流が、第１配線層１４ａ及び第２ビア１５ａを介して、第２配線層１６ａに流れる経路である。第１配線層１４ａは、隣接する第１配線層１４ｂを含めて他の第１配線層１４ｂ〜１４ｆとは電気的に接続しないので、第１ビア１３ａを流れる電流が、第１配線層１４ａ以外の他の第１配線層１４ｂ〜１４ｆへ流れることが防止される。
【００５６】
同様に、ソース／ドレイン領域１２ａから他の第１ビア１３ｂ〜１３ｆそれぞれを流れる電流も、第２配線層１６ａへ向かう１つの経路Ｓ２〜Ｓ６を有する。
【００５７】
第１ビア１３ａ〜１３ｆを流れる電流は、各第１ビア上に配置された第１配線層１４ａ〜１４ｆを介して、対応する第２ビア１５ａ〜１３ｆを流れて、第２配線層１６ａに移動する。
【００５８】
各第１ビア１３ａ〜１３ｆには、チャネル領域１９からほぼ均等に電流が注入されるので、各経路Ｓ１〜Ｓ６を流れる電流も同じになる。
【００５９】
従って、半導体装置１０は、各第２ビア１５ａ〜１５ｆに流れる電流を平準化して、第２配線層１６ａに流すことができるので、特定の第２ビアに電流が偏って流れることを防止できる。
【００６０】
上述した説明は、６つの第２ビア１５ａ〜１５ｆがＸ軸方向に延びる３つの列に対して適用される。
【００６１】
上述した第１配線層１４ａ〜１４ｆ等は、リソグラフィー技術及びエッチング技術等の従来の半導体装置の製造技術を用いて形成することができる。また、第１ビア、第２ビア及び第２配線層、並びにソース／ドレイン領域等の半導体装置の他の構成要素も、従来の半導体装置の製造技術を用いて形成することができる。
【００６２】
次に、第２ビアの電流値について、本実施形態の半導体装置と従来例の半導体装置とを比較して、以下に説明する。
【００６３】
図６は、第２ビアの電流値と第２ビアの位置との関係を示す図である。
【００６４】
カーブＣ１は、本実施形態の半導体装置の第２ビアの電流値と、第２ビアの位置との関係を示している。カーブＣ２は、図１及び図２に示すような、従来例の半導体装置の第２ビアの電流値と、第２ビアの位置との関係を示している。
【００６５】
カーブＣ１及びカーブＣ２は、第２ビアがＸ軸方向に１０個配置された半導体装置について、回路シミュレータを用いて計算した。図１及び図２に示す従来例では、３個の第２ビアがＸ軸方向に配置され、図３〜図５に示す本実施形態の例では、６個の第２ビアがＸ軸方向に配置されているが、計算に使用したモデルは、第２ビアの数が異なること以外はそれぞれと同じ構成を有している。即ち、本実施形態の第２配線層は、Ｘ軸方向において分離しており、従来例の第２配線層は、Ｘ軸方向において分離していない。
【００６６】
図６の横軸は、第２ビアの位置を示しており、図４に示す第２配線層１６ａの長手方向における最も第２端部Ｅ２側の第２ビアの位置を位置１とし、最も第１端部Ｅ１側の第２ビアの位置を位置１０としている。
【００６７】
図６の縦軸は、第２ビアを流れる電流値を示す。各第２ビアは同じ断面積を有するので、縦軸の値は、第２ビアの電流密度に対応する。
【００６８】
カーブＣ１では、第２ビアの電流値は、第２ビアの位置によらずほぼ同じ値を示しており、第２ビアを流れる電流が平準化されている。カーブＣ１は、全ての第２ビアにおいて、ビアに流すことが許される最大許容電流値ＴＨよりも低い値が得られることを示している。
【００６９】
なお厳密には、第２端部Ｅ２側（位置１側）の第２ビアの電流値は、第１端部Ｅ１側（位置１０側）よりも若干大きくなっている。これは、チャネル領域１９からソース／ドレイン領域１２ａに注入された電流が、ソース／ドレイン領域１２ａを流れて、第２端部Ｅ２側（位置１側）の第１ビアには、第１端部Ｅ１側（位置１０側）の第１ビアよりも大きい電流が注入されるためである。ただし、第１配線層１４ａ〜１４ｆの抵抗率は、ソース／ドレイン領域１２ａの抵抗率と比べて十分に小さいので、このソース／ドレイン領域１２ａを流れる電流値は小さいため、カーブＣ１の傾きはほぼ水平である。
【００７０】
一方、カーブＣ２では、第２ビアの電流値は、第１端部Ｅ１側（位置１０側）から第２端部Ｅ２側（位置１側）側に向かって増加しており、第２端部Ｅ２側（位置１側）の複数の第２ビアの電流値は、最大許容電流値ＴＨよりも大きい値を示している。この理由につては、図１及び図２に示す従来例の半導体装置において説明した通りである。
【００７１】
従って、本実施形態の半導体装置は、従来例と比べて、第２ビアの電流値を平準化して、特定の第２ビアに電流が偏って流れることを防止することが分かる。
【００７２】
次に、第２ビアの数と基板の静電容量との関係について、以下に説明する。
【００７３】
半導体装置では、第２ビアの数を増加することにより、一つの第２ビアを流れる電流値を低減することができる。しかし、第２ビアの数を増加することは、第２ビアの下に位置する第１ビアの数を増加させるので、第１ビアを配置するためのソース／ドレイン領域を増大することになる。即ち、第２ビアの電流密度を低減するために第２ビアの数を増加することは、ソース／ドレイン領域を増大することになる。
【００７４】
基板の静電容量は、ｎ型の導電性を有するソース／ドレイン領域と、ｐ型の導電性を有するウエルとの間の接合容量によって決定され得る。基板の静電容量は、ソース／ドレイン領域が増加するのと共に増大する。従って、第２ビアの電流密度を低減するために、第２ビアの数を増加することは、基板の静電容量を増大させることになる。
【００７５】
基板の静電容量は、信号の遅延又は消費電力の増加をもたらすので、出来るだけ小さくすることが好ましい。
【００７６】
次に、第２ビアの電流値と基板の静電容量との関係について、本実施形態の半導体装置と従来例の半導体装置とを比較して、以下に説明する。
【００７７】
図７は、第２ビアの電流値と基板の静電容量との関係を示す図である。
【００７８】
カーブＤ１は、本実施形態の半導体装置の第２ビアの電流値と、基板の静電容量との関係を示している。カーブＤ２は、図１及び図２に示すような、従来例の半導体装置の第２ビアの電流値と、基板の静電容量との関係を示している。ここで、縦軸の第２ビアの電流値は、Ｘ軸方向に並ぶ第２ビアの内、最大の電流値を意味する。即ち、縦軸の第２ビアの電流値は、Ｘ軸方向に並ぶ第２ビアの内、最も第２端部Ｅ２側に位置する第２ビア（例えば図６の位置１に対応する）の電流値を示す。
【００７９】
図７は、Ｘ軸方向に延びる第２ビアの列の数を増加させて、第２ビアの電流値と基板の静電容量との関係を、回路シミュレータを用いて計算した結果である。
【００８０】
従来例では、カーブＤ２に示すように、Ｘ軸方向に延びる第２ビアの列の数を増加させて、基板の静電容量が約６５ｆＦまで増大して、はじめて、第２ビアの電流値を最大許容電流値ＴＨよりも低くできる。
【００８１】
一方、本実施形態では、カーブＤ１に示すように、基板の静電容量が約３０ｆＦ程度でも、第２ビアの電流値を最大許容電流値ＴＨよりも低くすることができる。
【００８２】
従って、本実施形態の半導体装置は、従来例と比べて、第２ビアの電流値の同じ最大許容電流値ＴＨを得るための基板の静電容量を低減できることが分かる。
【００８３】
上述した本実施形態の半導体装置によれば、Ｘ軸方向に延びる複数の第２ビアを流れる電流を平準化できる。従って、第２ビアの電流密度の増加を抑制して、エレクトロマイグレーションの発生を防止できるので、半導体装置の信頼性が向上する。
【００８４】
上述した実施形態では、半導体装置は、ｎ型の導電性を有するＭＯＳトランジスタであったが、半導体装置は、ｐ型の導電性を有するＭＯＳトランジスタであっても良い。
【００８５】
次に、上述した第１実施形態の半導体装置の変形例１及び変形例２を、図面を参照して、以下に説明する。
【００８６】
図８は、第１実施形態の半導体装置の変形例１を示す平面図である。図９は、図８のＸ３−Ｘ３線断面図である。
【００８７】
本変型例の半導体装置１０では、第１ビア１３ａ〜１３ｆがＸ軸方向に延びる一つの列を形成する。各第１ビア１３ａ〜１３ｆは、Ｙ軸方向に延びるようには配置されておらず、Ｙ軸方向に延びる列を形成されない。第１ビア１３ａ〜１３ｉは、第２ビア１５ａ〜１５ｆの位置と一致しているので、平面視した状態では重なっている。
【００８８】
第１ビア１３ａの上には、一つの第１配線層１４ａが配置される。第１配線層１４ａは、下に位置する第１ビア１３ａと電気的に接続する。
【００８９】
同様に、他の第１ビア１３ｂ〜１３ｆそれぞれの上には、一つの第１配線層１４ｂ〜１４ｆが配置される。第１配線層１４ｂ〜１４ｆは、下に位置する第１ビア１３ｂ〜１３ｆと電気的に接続する。
【００９０】
各第１配線層１４ａ〜１４ｆは、Ｘ軸方向において互いに離間しており、電気的に絶縁している。
【００９１】
図１０は、第１実施形態の半導体装置の変形例２を示す平面図である。図１１は、図１０の半導体装置のＸ４−Ｘ４線断面図である。
【００９２】
本変型例の半導体装置１０では、複数の第１ビア１３ａ〜１３ｉは、Ｘ軸方向に延びる３つ列を形成し、且つ、Ｙ軸方向に延びる９つの列を形成するように、ソース／ドレイン領域１２ａ、１２ｂ上に配置される。第１ビア１３ａ〜１３ｉは、第２ビア１５ａ〜１５ｆの位置と一致しているので、平面視した状態では重なっている。
【００９３】
具体的には、９つの第１ビア１３ａ〜１３ｉは、Ｘ軸方向に延びる列を形成する。本変型例の半導体装置１０は、Ｘ軸方向に延びる３つの列を有する。
【００９４】
また、第１ビア１３ａ〜１３ｃは、Ｙ軸方向に延びる３の列を形成し、第１ビア１３ｄ〜１３ｆは、Ｙ軸方向に延びる３つの列を形成し、第１ビア１３ｇ〜１３ｉは、Ｙ軸方向に延びる３つの列を形成する。
【００９５】
第１配線層１４ａは、Ｙ軸方向に延びる３つの列を形成する複数の第１ビア１３ａ〜１３ｃ上に配置される。第１配線層１４ａは、下に位置する複数の第１ビア１３ａ〜１３ｃと電気的に接続する。
【００９６】
同様に、第１配線層１４ｂは、Ｙ軸方向に延びる３つの列を形成する複数の第１ビア１３ｄ〜１３ｆ上に配置される。第１配線層１４ｂは、下に位置する複数の第１ビア１３ｄ〜１３ｆと電気的に接続する。第１配線層１４ｃは、Ｙ軸方向に延びる３つの列を形成する複数の第１ビア１３ｇ〜１３ｉ上に配置される。第１配線層１４ｃは、下に位置する複数の第１ビア１３ｇ〜１３ｉと電気的に接続する。
【００９７】
次に、上述した半導体装置の第２実施形態を、図１２〜図１４を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。
【００９８】
図１２は、本明細書に開示する半導体装置の第２実施形態を示す平面図である。図１３は、図１２のＹ１−Ｙ１線断面図である。図１４は、図１２のＹ２−Ｙ２線断面図である。
【００９９】
本実施形態の半導体装置３０は、拡散層として拡散抵抗層３２を有する抵抗素子である。
【０１００】
第１ビアの配置
半導体装置３０は、基板１１と、素子分離層２０と、素子分離層２０によって画成された素子領域と、素子領域内に配置された拡散抵抗層３２を備える。拡散抵抗層３２は、基板１１にドーパントが拡散されて抵抗率が調整された拡散層である。
【０１０１】
拡散抵抗層３２は、第１ビア１３ａ〜１３ｃと、第１配線層１４ａ〜１４ｃと、第２ビア１５ａ〜１５ｃと、第２配線層１６ａ、１６ｂを介して、半導体装置の他の部分（図示せず）と電気的に接続する。各ビア及び配線層は、図示しない絶縁層内に埋め込まれている。各ビアは、図示しない絶縁層に形成されたビアホール内に導電体が充填されて形成される。
【０１０２】
第２配線層１６ａは、Ｙ軸方向の両端部として、第１端部Ｆ１及び第２端部Ｆ２を有する。第２配線層１６ａの第２端部Ｆ２は、図示しない配線又はビアを介して、半導体装置の他の部分と電気的に接続する。
【０１０３】
拡散抵抗層３２上には、Ｙ軸方向（図３参照）に間隔をあけて３つの第１ビア１３ａ〜１３ｃが並んで配置される。３つの第１ビア１３ａ〜１３ｃは、第１端部Ｆ１側から第２端部Ｆ２側に向かって並んでおり、Ｙ軸方向に延びる列を形成する。３つの第１ビア１３ａ〜１３ｃがＹ軸方向に延びる列は、Ｘ軸方向に並べて６つ配置される。
【０１０４】
また、拡散抵抗層３２上には、６つの第１ビア１３ａが、Ｙ軸方向と直交するＸ軸方向に延びる列を形成する。同様に、拡散抵抗層３２上には、他の第１ビア１３ｂ〜１３ｃが、Ｘ軸方向に延びる列を形成する。
【０１０５】
６つの第１ビア１３ａが形成するＸ軸方向に延びる列は、第１端部Ｆ１側に位置し、６つの第１ビア１３ｃが形成するＸ軸方向に延びる列は、第２端部Ｆ２側に位置し、６つの第１ビア１３ｂが形成するＸ軸方向に延びる列は、中間に位置する。
【０１０６】
３つの第１配線層１４ａ〜１４ｃは、Ｙ軸方向において互いに離間しており、電気的に絶縁している。第１配線層１４ａは、Ｘ軸方向に延びる形状を有し、Ｘ軸方向に延びる列を形成する３つの第１ビア１３ａ上に配置される。第１配線層１４ａは、下に位置する３つの第１ビア１３ａと電気的に接続する。
【０１０７】
同様に、他の第１配線層１４ｂ、１４ｃも、Ｘ軸方向に延びる形状を有し、Ｘ軸方向に延びる各列を形成する第１ビア１３ｂ、１３ｃ上に配置される。第１配線層１４ｂ、１４ｃは、下に位置する第１ビア１３ｂ、１３ｃと電気的に接続する。
【０１０８】
第２ビア１５ａは、下に位置する第１ビア１３ａの位置と一致するように第１配線層１４ａ上に配置される。同様に他の第２ビア１５ｂ、１５ｃも、下に位置する第１ビア１３ｂ、１３ｃの位置と一致するように第１配線層１４ａ、１４ｃ上に配置される。
【０１０９】
第２ビア１５ａ〜１５ｃは、全体として、Ｘ軸方向に延びる３つの列を形成し、且つ、Ｙ軸方向に延びる６つの列を形成するように、第１配線層１４ａ〜１４上に配置される。
【０１１０】
図１２に示すように、第１ビア１３ａは、第２ビア１５ａの位置と一致しているので、平面視した状態では重なっている。同様に、第１ビア１３ｂ、１３ｃも、第２ビア１５ｂ、１５ｃの位置と一致しているので、平面視した状態では重なっている。
【０１１１】
第２配線層１６ａ、１６ｂは、全ての第２ビア１５ａ〜１５ｃを覆うように配置される。第２配線層１６ａ、１６ｂは、第２ビア１５ａ〜１５ｃと電気的に接続する。図１２では、他の構造を分かり易くするために、第２配線層１６ａ、１６ｂを鎖線で示す。
【０１１２】
半導体装置３０では、第１ビア１３ａ〜１３ｃ及び第２ビア１５ａ〜１５ｃは、同じ形状及び同じ寸法を有しており、同じ断面積を有する。
【０１１３】
半導体装置３０では、Ｙ軸方向は、第２配線層１６ａ、１６ｂから拡散抵抗層３２へ進むキャリアが、第２配線層１６ａ、１６ｂを移動する方向と一致している。また、Ｙ軸方向は、拡散抵抗層３２から第２配線層１６ａ、１６ｂへ進んだキャリアが、第２配線層１６ａ、１６ｂを移動する方向と一致している。即ち、Ｙ軸方向は、第２配線層１６ａ、１６ｂを流れる電流の向きと一致している。ここで、電流の向きは、Ｙ軸方向の正方向及び負方向の２つの方向を含む意味である。
【０１１４】
図１２〜図１４に示す例の半導体装置３０では、電流は、第２配線層１６ｂから、拡散抵抗層３２を通過し、第２配線層１６ａを通って、半導体装置３０の他の部分（図示せず）へ流れる。
【０１１５】
キャリアが第２配線層１６ａ、１６ｂを移動する方向は、電圧差により発生する電場により、キャリアが加速される向きによって決定される。また、キャリアは、熱拡散によりランダムに運動するので、Ｘ軸方向に移動する場合もあるが、本明細書では、熱拡散によるキャリアの移動は、キャリアが第２配線層１６ａ、１６ｂを移動することには含めない。
【０１１６】
拡散抵抗層３２から流れてきた電流は、第２配線層１６ａの第１端部Ｅ１側から第２端部Ｅ２側に向かって流れて、半導体装置の他の部分へ移動して行く。上述したキャリアが第２配線層１６ａを流れることの説明は、第２配線層１６ｂにも適用される。
【０１１７】
半導体装置１０では、拡散抵抗層３２から流れてきた電流は、Ｙ軸方向に延びる列を形成する３つの第２ビア１５ａ〜１５ｃを均等に流れる。この理由は、上述した第１実施形態と同様である。
【０１１８】
上述した本実施形態の半導体装置によれば、Ｙ軸方向に延びる複数の第２ビアを流れる電流を平準化できる。従って、第２ビアの電流密度の増加を抑制して、エレクトロマイグレーションの発生を防止するので、半導体装置の信頼性が向上する。
【０１１９】
本発明では、上述した実施形態の半導体装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【０１２０】
上述した実施形態では、半導体装置は、ＭＯＳトランジスタ又は抵抗素子であり、拡散層は、ソース／ドレイン領域又は拡散抵抗層であったが、半導体装置及び拡散層は、他の形態であっても良い。例えば、半導体装置がインダクタ（コイル）やキャパシタ（コンデンサ）であり、拡散層が金属であっても良い。
【０１２１】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【符号の説明】
【０１２２】
１０    半導体装置
１１    基板
１２ａ、１２ｂ    ソース／ドレイン領域（拡散層）
１３ａ〜１３ｆ    第１ビア
１４ａ〜１４ｆ    第１配線層
１５ａ〜１５ｆ    第２ビア
１６ａ、１６ｂ    第２配線層
１７    ゲート絶縁膜
１８    ゲート電極
１９    チャネル領域
２０    素子分離層
２１    ウエル
３０    半導体装置
３２    拡散抵抗層（拡散層）
Ｔ１〜Ｔ６    経路
Ｓ１〜Ｓ６    経路
【図１】
2015204445.tif 000003
【図２】
2015204445.tif 000004
【図３】
2015204445.tif 000005
【図４】
2015204445.tif 000006
【図５】
2015204445.tif 000007
【図６】
2015204445.tif 000008
【図７】
2015204445.tif 000009
【図８】
2015204445.tif 000010
【図９】
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【図１０】
2015204445.tif 000012
【図１１】
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【図１２】
2015204445.tif 000014
【図１３】
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【図１４】
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