(57)【要約】      （修正有）【課題】アコースティックノイズを効果的に低減させることができる積層セラミックキャパシタ、及びその製造方法を提供する。【解決手段】複数の誘電体層が厚さ方向に積層されたセラミック本体１１０と、セラミック本体１１０内において、誘電体層を介してセラミック本体１１０の両端面に交互に露出するように配置された複数の第１及び第２内部電極１２１，１２２と、セラミック本体１１０の両端部を覆うように形成された第１及び第２外部電極１３１，１３２と、セラミック本体１１０の周面、及び第１及び第２外部電極１３１，１３２の周面に形成された絶縁層１４０と、第１及び第２外部電極１３１，１３２が露出する実装面にそれぞれ形成された第１及び第２バンプ（Ｂｕｍｐ）電極１５１，１５２と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の誘電体層が厚さ方向に積層されたセラミック本体と、
前記セラミック本体内において、前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように配置された複数の第１及び第２内部電極と、
前記セラミック本体の両端部を覆うように形成された第１及び第２外部電極と、
前記セラミック本体の周面、及び前記第１及び第２外部電極の周面に形成された絶縁層と、
前記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２バンプ（Ｂｕｍｐ）電極と、を含む、積層セラミックキャパシタ。
【請求項２】
前記第１及び第２バンプ電極は、前記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、前記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含む、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１及び第２バンプ電極は、前記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２銅（Ｃｕ）めっき層と、前記第１及び第２銅めっき層上にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、前記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含む、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記第１及び第２バンプ電極は５０μｍ以上の厚さを有する、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記第１及び第２外部電極は、前記セラミック本体の両端面に形成され、前記第１及び第２内部電極とそれぞれ接続された第１及び第２接続部と、前記第１及び第２接続部から前記セラミック本体の実装面の一部までそれぞれ延長されるように形成された第１及び第２端子部と、を含み、
前記第１及び第２バンプ電極が前記第１及び第２端子部上にそれぞれ形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項６】
前記絶縁層はエポキシレジスト（ｅｐｏｘｙ  ｒｅｓｉｓｔ）である、請求項１に記載の積層セラミックキャパシタ。
【請求項７】
第１及び第２内部電極がそれぞれ形成された複数のセラミックシートを前記セラミックシートを介して前記第１及び第２内部電極が対向して配置されるように交互に積層及び加圧して積層体を設ける段階と、
前記積層体を１個のキャパシタに対応する領域ごとに切断して焼成し、前記第１及び第２内部電極がセラミック本体の両端面に交互に露出するセラミック本体を設ける段階と、
前記セラミック本体の両端部に前記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、
前記セラミック本体の周面、及び前記第１及び第２外部電極の周面に絶縁層を形成する段階と、
前記第１及び第２外部電極が露出する実装面にめっきを行って第１及び第２バンプ電極を形成する段階と、を含む、積層セラミックキャパシタの製造方法。
【請求項８】
前記第１及び第２バンプ電極は、前記第１及び第２外部電極が露出する実装面に、ニッケルを電気めっきし、すずを電気めっきして形成する、請求項７に記載の積層セラミックキャパシタの製造方法。
【請求項９】
前記第１及び第２バンプ電極は、前記第１及び第２外部電極が露出する実装面に、銅を電気めっきし、ニッケルを電気めっきし、すずを電気めっきして形成する、請求項７に記載の積層セラミックキャパシタの製造方法。
【請求項１０】
前記第１及び第２バンプ電極は５０μｍ以上の厚さで形成する、請求項７に記載の積層セラミックキャパシタの製造方法。
【請求項１１】
前記絶縁層は、前記セラミック本体の周面、前記第１及び第２外部電極の周面に絶縁樹脂を塗布して硬化させて形成する、請求項７に記載の積層セラミックキャパシタの製造方法。
【請求項１２】
前記絶縁樹脂はエポキシレジスト（ｅｐｏｘｙ  ｒｅｓｉｓｔ）である、請求項１１に記載の積層セラミックキャパシタの製造方法。
【請求項１３】
上部に第１及び第２電極パッドを有する基板と、
前記基板上に設置された積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、複数の誘電体層が厚さ方向に積層されたセラミック本体、前記セラミック本体内において、前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように配置された複数の第１及び第２内部電極、前記セラミック本体の両端部を覆うように形成された第１及び第２外部電極、前記セラミック本体の周面、及び前記第１及び第２外部電極の周面に形成された絶縁層、及び前記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２バンプ（Ｂｕｍｐ）電極を含む、積層セラミックキャパシタの実装基板。
【請求項１４】
前記第１及び第２バンプ電極は、前記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、前記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含む、請求項１３に記載の積層セラミックキャパシタの実装基板。
【請求項１５】
前記第１及び第２バンプ電極は、前記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２銅（Ｃｕ）めっき層と、前記第１及び第２銅めっき層上にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、前記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含む、請求項１３に記載の積層セラミックキャパシタの実装基板。
【請求項１６】
前記第１及び第２バンプ電極は５０μｍ以上の厚さを有する、請求項１３に記載の積層セラミックキャパシタの実装基板。
【請求項１７】
前記第１及び第２外部電極は、前記セラミック本体の両端面に形成され、前記第１及び第２内部電極とそれぞれ接続された第１及び第２接続部と、前記第１及び第２接続部から前記セラミック本体の実装面の一部までそれぞれ延長されるように形成された第１及び第２端子部と、を含み、
前記第１及び第２バンプ電極が前記第１及び第２端子部上にそれぞれ形成される、請求項１３に記載の積層セラミックキャパシタの実装基板。
【請求項１８】
前記絶縁層はエポキシレジスト（ｅｐｏｘｙ  ｒｅｓｉｓｔ）である、請求項１３に記載の積層セラミックキャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及びその製造方法、並びにその実装基板に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ、ｍｕｌｔｉ−ｌａｙｅｒｅｄ  ｃｅｒａｍｉｃ  ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置に用いられることができる。
【０００３】
例えば、上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、ｐｌａｓｍａ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサとして用いられることができる。
【０００４】
このような積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。
【０００５】
このとき、上記誘電体層は圧電性を有するため、上記積層セラミックキャパシタに直流または交流電圧が印加されると、複数の内部電極の間で圧電現象が生じ、周波数に応じてセラミック本体の体積を膨張及び収縮させながら周期的な振動を発生させる可能性がある。
【０００６】
このような振動は、上記積層セラミックキャパシタの外部電極、及び上記外部電極と基板を連結するはんだを通じて基板に伝達され、上記基板全体が音響反射面となり、雑音となる振動音を発生させる。
【０００７】
上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００８】
上記外部電極と基板を連結するはんだは、セラミック本体の両側面または両端面において上記外部電極の表面に沿って一定高さで傾斜して形成される。
【０００９】
このとき、上記はんだの体積及び高さが増加するほど上記積層セラミックキャパシタの振動が上記基板にさらに容易に伝達されて、発生するアコースティックノイズの大きさも激しくなるという問題点があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】韓国登録特許第１０５８６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
最近の電子機器には、部品の低騒音化に伴い、このような積層セラミックキャパシタから発生するアコースティックノイズがさらに顕著に現れる可能性がある。
【００１２】
当技術分野では、積層セラミックキャパシタから発生するアコースティックノイズを効果的に低減させることができる新たな方案が求められてきた。
【課題を解決するための手段】
【００１３】
本発明の一側面は、複数の誘電体層が厚さ方向に積層されたセラミック本体と、上記セラミック本体内において、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように配置された複数の第１及び第２内部電極と、上記セラミック本体の両端部を覆うように形成された第１及び第２外部電極と、上記セラミック本体の周面、及び上記第１及び第２外部電極の周面に形成された絶縁層と、上記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２バンプ（Ｂｕｍｐ）電極と、を含む積層セラミックキャパシタを提供する。
【００１４】
本発明の他の側面は、上部に第１及び第２電極パッドを有する基板と、上記基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が厚さ方向に積層されたセラミック本体、上記セラミック本体内において、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように配置された複数の第１及び第２内部電極、上記セラミック本体の両端部を覆うように形成された第１及び第２外部電極、上記セラミック本体の周面、及び上記第１及び第２外部電極の周面に形成された絶縁層、及び上記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２バンプ（Ｂｕｍｐ）電極を含む積層セラミックキャパシタの実装基板を提供する。
【００１５】
本発明の一側面において、上記第１及び第２バンプ電極は、上記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、上記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含むことができる。
【００１６】
本発明の一側面において、上記第１及び第２バンプ電極は、上記第１及び第２外部電極が露出する実装面にそれぞれ形成された第１及び第２銅（Ｃｕ）めっき層と、上記第１及び第２銅めっき層上にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、上記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含むことができる。
【００１７】
本発明の一側面において、上記第１及び第２バンプ電極は５０μｍ以上の厚さを有することができる。
【００１８】
本発明の一側面において、上記第１及び第２外部電極は、上記セラミック本体の両端面に形成され、上記第１及び第２内部電極とそれぞれ接続された第１及び第２接続部と、上記第１及び第２接続部から上記セラミック本体の実装面の一部までそれぞれ延長されるように形成された第１及び第２端子部と、を含み、上記第１及び第２バンプ電極が上記第１及び第２端子部上にそれぞれ形成されることができる。
【００１９】
本発明の一側面において、上記絶縁層はエポキシレジスト（ｅｐｏｘｙ  ｒｅｓｉｓｔ）であることができる。
【００２０】
本発明のさらに他の側面は、第１及び第２内部電極がそれぞれ形成された複数のセラミックシートを上記セラミックシートを介して上記第１及び第２内部電極が対向して配置されるように交互に積層及び加圧して積層体を設ける段階と、上記積層体を１個のキャパシタに対応する領域ごとに切断して焼成し、上記第１及び第２内部電極がセラミック本体の両端面に交互に露出するセラミック本体を設ける段階と、上記セラミック本体の両端部に上記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、上記セラミック本体の周面、及び上記第１及び第２外部電極の周面に絶縁層を形成する段階と、上記第１及び第２外部電極が露出する実装面にめっきを行って第１及び第２バンプ電極を形成する段階と、を含む積層セラミックキャパシタの製造方法を提供する。
【００２１】
本発明の一側面において、上記第１及び第２バンプ電極は、上記第１及び第２外部電極が露出する実装面に、ニッケルを電気めっきし、すずを電気めっきして形成することができる。
【００２２】
本発明の一側面において、上記第１及び第２バンプ電極は、上記第１及び第２外部電極が露出する実装面に、銅を電気めっきし、ニッケルを電気めっきし、すずを電気めっきして形成することができる。
【００２３】
本発明の一側面において、上記第１及び第２バンプ電極は５０μｍ以上の厚さで形成することができる。
【００２４】
本発明の一側面において、上記絶縁層は、上記セラミック本体の周面、及び上記第１及び第２外部電極の周面に絶縁樹脂を塗布して硬化させて形成することができる。
【００２５】
本発明の一側面において、上記絶縁樹脂はエポキシレジスト（ｅｐｏｘｙ  ｒｅｓｉｓｔ）であることができる。
【発明の効果】
【００２６】
本発明の一側面によると、外部電極の実装面にバンプ電極を形成することにより、積層セラミックキャパシタを基板へ実装するとき、上記バンプ電極が上記外部電極から上記基板に伝達される振動を吸収することで、アコースティックノイズを低減させることができる効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による積層セラミックキャパシタを実装面が上になるようにして概略的に示した斜視図である。
【図２】図１のＡ−Ａ’線に沿った断面図である。
【図３ａ】本発明の一実施形態による積層セラミックキャパシタの製造方法を順に示した斜視図である。
【図３ｂ】本発明の一実施形態による積層セラミックキャパシタの製造方法を順に示した斜視図である。
【図３ｃ】本発明の一実施形態による積層セラミックキャパシタの製造方法を順に示した斜視図である。
【図４】本発明の一実施形態による積層セラミックキャパシタの実装基板を概略的に示した側断面図である。
【発明を実施するための形態】
【００２８】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２９】
図１は本発明の一実施形態による積層セラミックキャパシタを実装面が上になるようにして概略的に示した斜視図であり、図２は図１のＡ−Ａ’線に沿った断面図である。
【００３０】
図１及び図２を参照すると、本実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２と、第１及び第２外部電極１３１、１３２と、絶縁層１４０と、第１及び第２バンプ（ｂｕｍｐ）電極１５１、１５２と、を含む。
【００３１】
セラミック本体１１０は、複数の誘電体層１１１を厚さ方向に積層してから焼成したものである。
【００３２】
このとき、セラミック本体１１０において隣接するそれぞれの誘電体層１１１間の境界は確認できないほど一体化されていることができる。
【００３３】
また、セラミック本体１１０は、六面体形状を有することができるが、本発明はこれに限定されない。
【００３４】
本実施形態では、説明の便宜上、セラミック本体１１０において、誘電体層１１１が積層される上下に対向する厚さ方向の面を上下面、このうち第１及び第２バンプ電極１５１、１５２が形成された面を実装面、上記上下面を連結し、対向する長さ方向の面を両端面、及び上記両端面と垂直に交差しながら対向する幅方向の面を両側面と定義する。
【００３５】
また、セラミック本体１１０は、その寸法に特に制限されないが、例えば、１．０ｍｍ×０．５ｍｍなどのサイズに構成して高容量の積層セラミックキャパシタ１００を構成することができる。
【００３６】
なお、セラミック本体１１０の最外郭面の上下面には、必要に応じて、所定の厚さを有するカバー層１１２、１１３が形成されることができる。
【００３７】
誘電体層１１１は、１層の厚さを積層セラミックキャパシタ１００の容量設計に応じて任意に変更することができ、誘電体層１１１の１層の厚さが焼成後に１．０μｍ程度になるように構成することが好ましいが、本発明はこれに限定されない。
【００３８】
また、誘電体層１１１は、高誘電率のセラミック材料を含むことができる。例えば、ＢａＴｉＯ３系セラミック粉末などを含むことができるが、本発明はこれに限定されない。
【００３９】
上記ＢａＴｉＯ３系セラミック粉末は、これに制限されないが、例えば、ＢａＴｉＯ３にＣａ、Ｚｒなどが一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などがある。
【００４０】
また、誘電体層１１１には、上記セラミック粉末とともに、セラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などがさらに添加されることができる。
【００４１】
上記セラミック添加剤としては、例えば、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などを用いることができる。
【００４２】
第１及び第２内部電極１２１、１２２は、誘電体層１１１を形成するセラミックシート上に形成されて積層された後、焼成によって一つの誘電体層１１１を介してセラミック本体１１０の内部に交互に配置される。
【００４３】
このような第１及び第２内部電極１２１、１２２は、異なる極性を有する一双の電極であり、誘電体層１１１の積層方向に沿って対向されるように配置され、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。
【００４４】
第１及び第２内部電極１２１、１２２は、その一端がセラミック本体１１０の両端面にそれぞれ露出する。
【００４５】
このようにセラミック本体１１０の両端面に交互に露出する第１及び第２内部電極１２１、１２２の端部は、セラミック本体１１０の両端面における第１及び第２外部電極１３１、１３２とそれぞれ接続されて電気的に連結されることができる。
【００４６】
このとき、第１及び第２内部電極１２１、１２２は、導電性金属で形成され、例えば、ニッケル（Ｎｉ）またはニッケル（Ｎｉ）の合金などの材料を用いることができるが、本発明はこれに限定されない。
【００４７】
上記の構成により、第１及び第２外部電極１３１、１３２に所定の電圧が印加されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積される。
【００４８】
ここで、積層セラミックキャパシタ１００の静電容量は、誘電体層１１１の積層方向に沿って重なる第１及び第２内部電極１２１、１２２の面積に比例する。
【００４９】
第１及び第２外部電極１３１、１３２は、良好な電気特性を有しながら、優れた耐ヒートサイクル性や耐湿性などの高信頼性を提供するために、銅（Ｃｕ）を含む外部電極用導電性ペーストの焼成によって形成されることができるが、本発明はこれに限定されない。
【００５０】
このような第１及び第２外部電極１３１、１３２は、第１及び第２接続部１３１ａ、１３２ａと、第１及び第２端子部１３１ｂ、１３２ｂと、を含むことができる。
【００５１】
第１及び第２接続部１３１ａ、１３２ａは、セラミック本体１１０の両端面にそれぞれ形成され、第１及び第２内部電極１２１、１２２が露出する端部とそれぞれ接続されて電気的に連結される。
【００５２】
また、第１及び第２端子部１３１ｂ、１３２ｂは、第１及び第２接続部１３１ａ、１３２ａからセラミック本体１１０の実装面の一部までそれぞれ延長されて形成される。
【００５３】
第１及び第２端子部１３１ｂ、１３２ｂは外部電極の実装面で、上記第１及び第２端子部１３１ｂ、１３２ｂに第１及び第２バンプ電極１５１、１５２が形成される。
【００５４】
また、第１及び第２外部電極１３１、１３２は、必要に応じて、セラミック本体１１０の上面に第１及び第２端子部１３１ｂ、１３２ｂに対向するように端子部をさらに形成することにより、上下対称構造のチップを構成することができる。
【００５５】
上記のように端子部をセラミック本体１１０の上下面に上下対称構造で構成すると、積層セラミックキャパシタ１００を基板などへ実装するとき、上下方向を区分しなくてもよいという利点がある。
【００５６】
一方、絶縁層１４０は、非伝導性の絶縁樹脂のような材料からなることができる。例えば、エポキシ、フェノール系熱硬化性樹脂、ポリプロピレン、アクリル系熱可塑性樹脂などからなることができるが、本発明はこれに限定されない。
【００５７】
このような絶縁層１４０は、積層セラミックキャパシタ１００を基板へ実装するとき、第１及び第２バンプ電極１５１、１５２を除いたセラミック本体１１０の周面、及び第１及び第２外部電極１３１、１３２の周面にはんだが形成されることを抑制する役割をすることができる。
【００５８】
また、狭い基板上に複数のチップを実装する場合、実装されたチップが互いに接触しても、ショートの発生を防止して製品全体における回路安定性を高める役割をすることができる。
【００５９】
第１及び第２バンプ電極１５１、１５２は、第１及び第２外部電極１３１、１３２の第１及び第２端子部１３１ｂ、１３２ｂに電気めっきを行って形成されることができる。
【００６０】
このとき、第１及び第２バンプ電極１５１、１５２は、５０μｍ以上の厚さを有することが好ましい。
【００６１】
下記表１は、第１及び第２バンプ電極の厚さによるアコースティックノイズを示したものである。
【００６２】
ここで、用いられた積層セラミックキャパシタのサイズは、長さ×幅×厚さが１．０ｍｍ×０．５ｍｍ×０．５ｍｍであり、それぞれの試料によるアコースティックノイズはＤＣ  ４Ｖ、ＡＣ  １  Ｖｒｍｓ＠４Ｋｈｚにおいて測定された。
【００６３】
【表１】
2015204451.tif 000003
【００６４】
上記表１を参照すると、バンプ電極がない試料１の積層セラミックキャパシタの場合、アコースティックノイズが３３ｄＢと高いことが分かる。
【００６５】
これに対し、本実施形態によるバンプ電極を含む試料２〜６の積層セラミックキャパシタの場合、アコースティックノイズが３２ｄＢ未満と試料１に比べて減少したことが確認できた。
【００６６】
特に、バンプ電極を５０μｍ以上に形成した試料４〜６の場合、試料１に比べてアコースティックノイズが１３ｄＢ以上も顕著に減少する効果を得ることができた。
【００６７】
一方、第１及び第２バンプ電極１５１、１５２は、一例として、第１及び第２外部電極１３１、１３２の第１及び第２端子部１３１ｂ、１３２ｂ上にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、上記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含むことができる。
【００６８】
また、第１及び第２バンプ電極１５１、１５２は、他の一例として、第１及び第２外部電極１３１、１３２の第１及び第２端子部１３１ｂ、１３２ｂ上にそれぞれ形成された第１及び第２銅（Ｃｕ）めっき層と、上記第１及び第２銅めっき層上にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、上記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含むことができる。
【００６９】
本実施形態によると、上述のように、めっきによってバンプ電極を形成するため、バンプ電極の厚さを調節することが容易になるという利点がある。
【００７０】
図３ａから図３ｃは、本発明の一実施形態による積層セラミックキャパシタの製造方法を順に示した斜視図である。
【００７１】
以下では、図３ａから図３ｃを参照して本発明の一実施形態による積層セラミックキャパシタの製造方法について説明する。
【００７２】
まず、複数のセラミックシートを設ける。
【００７３】
上記セラミックシートは、セラミック本体１１０の誘電体層１１１を形成するためのものである。
【００７４】
上記セラミックシートは、セラミック粉末、ポリマー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法によって数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作して形成されることができる。
【００７５】
次に、上記それぞれのセラミックシートの少なくとも一面に所定の厚さで導電性ペーストを印刷して第１及び第２内部電極１２１、１２２を形成する。
【００７６】
このとき、第１及び第２内部電極１２１、１２２は、その端部が上記セラミックシートの対向する両端面にそれぞれ露出するように形成する。
【００７７】
上記導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
【００７８】
次に、第１及び第２内部電極１２１、１２２が形成された複数のセラミックシートをその端部が積層体の両端面にそれぞれ露出するように交互に積層する。
【００７９】
その後、積層された複数のセラミックシートを積層方向から加圧し、複数のセラミックシート及びそのセラミックシートに形成された第１及び第２内部電極１２１、１２２を圧着して積層体を形成する。
【００８０】
次いで、上記積層体を１個のキャパシタに対応する領域ごとに切断してチップ化する。
【００８１】
次に、上記チップ化された積層体を高温において焼成し、複数の第１及び第２内部電極１２１、１２２がセラミック本体１１０の両端面に交互に露出するように配置されたセラミック本体１１０を完成させる。
【００８２】
その後、セラミック本体１１０の両端部に第１及び第２内部電極１２１、１２２が露出する部分とそれぞれ電気的に連結されることができるように銅（Ｃｕ）などを含む導電性ペーストを塗布して焼成し、図３ａに示されているように、セラミック本体１１０の両端面から実装面の一部まで延長されるように形成された第１及び第２外部電極１３１、１３２を形成する。
【００８３】
次いで、図３ｂに示されているように、第１及び第２外部電極１３１、１３２のうちセラミック本体１１０の実装面に形成された第１及び第２端子部１３１ｂ、１３２ｂを除いて、セラミック本体１１０の周面、及び第１及び第２外部電極１３１、１３２の周面に絶縁層１４０を形成する。
【００８４】
このとき、絶縁層１４０は、セラミック本体１１０と第１及び第２外部電極１３１、１３２の第１及び第２接続部１３１ａ、１３２ａに絶縁樹脂を塗布して硬化させて形成されることができる。
【００８５】
上記絶縁樹脂は、エポキシレジストのような材料を用いることができるが、本発明はこれに限定されない。
【００８６】
次に、図３ｃに示されているように、第１及び第２外部電極１３１、１３２が露出する第１及び第２端子部１３１ｂ、１３２ｂに電気めっきを行って第１及び第２バンプ電極１５１、１５２を形成する。
【００８７】
第１及び第２バンプ電極１５１、１５２は、５０μｍ以上の厚さで形成することが好ましいが、本発明はこれに限定されない。
【００８８】
また、第１及び第２バンプ電極１５１、１５２は、一例として、第１及び第２外部電極１３１、１３２が露出する第１及び第２端子部１３１ｂ、１３２ｂ上に、ニッケルを電気めっきし、すずを電気めっきして形成することができる。
【００８９】
なお、第１及び第２バンプ電極１５１、１５２は、他の例として、第１及び第２外部電極１３１、１３２が露出する第１及び第２端子部１３１ｂ、１３２ｂ上に、銅を電気めっきし、ニッケルを電気めっきし、すずを電気めっきして形成することができる。
【００９０】
図４は、本発明の一実施形態による積層セラミックキャパシタの実装基板を概略的に示した側断面図である。
【００９１】
図４を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が実装される基板２１０と、基板２１０の上面に離れるように形成された第１及び第２電極パッド２２１、２２２と、を含む。
【００９２】
積層セラミックキャパシタ１００は、セラミック本体１１０の実装面である下面に形成された第１及び第２バンプ電極１５１、１５２がそれぞれ基板２１０の第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ２３１、２３２によって基板２１０と接合されて電気的に連結されることができる。
【００９３】
このとき、第１及び第２バンプ電極１５１、１５２は、表面にすずをめっきした場合、積層セラミックキャパシタ１００を基板２１０へ実装するとき、第１及び第２バンプ電極１５１、１５２の表面に形成されたすず成分が溶けて第１及び第２電極パッド２２１、２２２と接合されることができる。
【００９４】
一方、必要に応じて、例えば、基板２１０の実装面が平坦ではない場合など、第１及び第２バンプ電極１５１、１５２は、はんだ２３１、２３２を用いて第１及び第２電極パッド２２１、２２２と接合させることもできる。
【００９５】
このように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性を有する電圧が印加されると、誘電体層１１１の逆圧電効果（ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張及び収縮を繰り返すようになり、第１及び第２外部電極１３１、１３２の両端部はポアソン効果（ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０とは逆に収縮及び膨張するようになる。
【００９６】
このような収縮及び膨張は振動を発生させる。また、上記振動は第１及び第２外部電極１３１、１３２から基板２１０に伝達され、基板２１０から音響が放射されてアコースティックノイズとなる。
【００９７】
本実施形態によると、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２によって基板に伝達される圧電振動を第１及び第２バンプ電極１５１、１５２の弾性を用いて吸収することにより、アコースティックノイズを低減させることができる。
【００９８】
また、本実施形態による積層セラミックキャパシタの実装基板２００では、セラミック本体１１０の周面、及び第１及び第２外部電極１３１、１３２の周面に絶縁層１４０が形成され、セラミック本体１１０は第１及び第２バンプ電極１５１、１５２によって基板２１０の第１及び第２電極パッド２２１、２２２から所定距離離れて形成される。
【００９９】
本実施形態によると、はんだ２３１、２３２を用いる場合も、従来の積層セラミックキャパシタとは異なって、はんだ２３１、２３２が積層セラミックキャパシタ１００のセラミック本体１１０、第１及び第２外部電極１３１、１３２とは接触せず、第１及び第２バンプ電極１５１、１５２の実装面とその周面のみに形成されるといった最小限の高さに限定されて形成されることができる。
【０１００】
したがって、本実施形態の積層セラミックキャパシタ１００は、はんだ２３１、２３２の高さが最小限になって第１及び第２バンプ電極１５１、１５２の弾性力が効率的に作用するようになり、積層セラミックキャパシタ１００から発生する振動が基板２１０に伝達されることを減少させることにより、アコースティックノイズを低減させることができる。
【０１０１】
一方、最近では、電子製品の小型化及び薄型化に伴い、基板の縮小化が行われて電子部品の高密度実装が求められている。
【０１０２】
特に、汎用受動部品は、搭載数量が大きくなると実装面積が多く消費されるという点において高密度実装に対するニーズがさらに増加している。
【０１０３】
本実施形態によると、外部電極の実装面をセラミック本体の変位が少なく、振動が容易に伝達されない厚さ方向の一面に形成して実装部の面積を減少させることができる。
【０１０４】
また、バンプ電極により、外部電極の周面にはんだを使用しないことができ、はんだを使用してもその体積を最小限に減少して基板に形成されたランドパターン（ｌａｎｄ  ｐａｔｔｅｒｎ）の面積を低減させることにより、外部電極の固着強度などの機械的強度を損傷せず、高密度実装を可能にすることができる。
【０１０５】
なお、基板上に狭いピッチ（ｐｉｔｃｈ）で複数の積層セラミックキャパシタを実装しても、それぞれの積層セラミックキャパシタを連結するはんだブリッジ（ｓｏｌｄｅｒ  ｂｒｉｄｇｅ）が発生しないため、部品の信頼性を向上させることができる効果がある。
【０１０６】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【０１０７】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２、１１３  カバー層
１２１、１２２  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極
１４０  絶縁層
１５１、１５２  第１及び第２バンプ電極
２００  実装基板
２１０  基板
２２１、２２２  第１及び第２電極パッド
２３１、２３２  はんだ
【図１】
2015204451.tif 000004
【図２】
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【図３ａ】
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【図３ｂ】
2015204451.tif 000007
【図３ｃ】
2015204451.tif 000008
【図４】
2015204451.tif 000009