(57)【要約】【課題】リフレッシュ動作による情報の保持が必要な半導体装置において、リフレッシュ不良を防止するための機能について動作テストを行う。【解決手段】メモリセルアレイ１１０は、ワード線のアクセス回数を示すカウント値を保持する。メモリへのアクセスが発生したときには、カウンタ回路１４０はアクセス対象となったワード線についてカウント値を読み出し、これをカウントアップする。ライト回路１５０は、カウントアップされたカウント値をそのままメモリセルアレイ１１０に書き戻すが、動作テスト用のアクティブ信号ＴＡＣＴが活性化されるときには、所定値（第１の値）をメモリセルアレイ１１０に書き戻す。【選択図】図９
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【特許請求の範囲】
【請求項１】
カウント値を保持する第１のメモリと、
第１の制御信号に対応して、前記カウント値を前記第１のメモリから読み出して更新するカウンタ回路と、
前記カウンタ回路と前記メモリの間に設置されるライト回路と、を備え、
前記ライト回路は、第２の制御信号を受信したときには前記更新されたカウント値を前記第１のメモリに書き戻し、第３の制御信号を受信したときには前記カウント値とは異なる第１の値を前記第１のメモリに記録することを特徴とする半導体装置。
【請求項２】
第２のメモリと、
ロウアドレスに対応して前記第２のメモリに含まれるメモリセルを選択するための複数のワード線と、を更に備え、
前記第１のメモリは、前記複数のワード線に対応して複数のカウント値を保持することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のメモリは、隣接する２以上のワード線ごとに１つのカウント値を保持することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の制御信号は、前記第２のメモリへのアクセスが発生するときに活性化され、
前記カウント値が所定の閾値に達したワード線のロウアドレスを追加のリフレッシュアドレスとして選択する追加リフレッシュ回路、を更に備えることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１の値は、前記閾値に到達する１つ前の値であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の制御信号は、前記第２のメモリへのアクセス実行時に活性化される信号であることを特徴とする請求項２から５のいずれかに記載の半導体装置。
【請求項７】
前記ライト回路は、前記第２の制御信号を受信したときにはアクセス対象の前記ワード線に対応する前記カウント値を更新し、前記第３の制御信号を受信したときには前記複数のワード線のカウント値を前記第１の値に設定することを特徴とする請求項２から６のいずれかに記載の半導体装置。
【請求項８】
前記ライト回路が前記第１のメモリに記録したカウント値と、第２の値を比較する判定回路、を更に備えることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第３の制御信号が活性化されるときに外部から設定された前記第２の値を前記判定回路に供給する選択回路、を更に備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
データを保持するメモリと、
ロウアドレスに対応して前記メモリに含まれるメモリセルを選択するための複数のワード線と、
前記メモリの複数のワード線を順次リフレッシュするリフレッシュ制御回路と、を備え、
前記リフレッシュ制御回路は、第２の制御信号を受信したときにはアクセス対象のワード線に対応するカウント値を更新し、第３の制御信号を受信したときには前記カウント値として第１の値を設定し、前記カウント値が所定の閾値に達したときには対応するワード線のリフレッシュを割込実行することを特徴とする半導体装置。
【請求項１１】
前記リフレッシュ制御回路は、前記カウント値が所定の閾値に達したときにはアクセス対象のワード線に隣接するワード線のリフレッシュを割込実行することを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
【０００５】
したがって、このような情報喪失リスクへの対策が必要であると考えられるが、それだけではなくこういった新たな対策を行うことにより生じる追加的な動作テストを効率的に行うことも同様に重要である。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、カウント値を保持する第１のメモリと、第１の制御信号に対応して、カウント値を第１のメモリから読み出して更新するカウンタ回路と、カウンタ回路とメモリの間に設置されるライト回路と、を備える。ライト回路は、第２の制御信号を受信したときには更新されたカウント値を第１のメモリに書き戻し、第３の制御信号を受信したときにはカウント値とは異なる第１の値を第１のメモリに記録する。
【０００７】
本発明に係る半導体装置は、データを保持するメモリと、ロウアドレスに対応してメモリに含まれるメモリセルを選択するための複数のワード線と、メモリの複数のワード線を順次リフレッシュするリフレッシュ制御回路と、を備える。リフレッシュ制御回路は、第２の制御信号を受信したときにはアクセス対象のワード線に対応するカウント値を更新し、第３の制御信号を受信したときにはカウント値として第１の値を設定し、カウント値が所定の閾値に達したときには対応するワード線のリフレッシュを割込実行する。
【発明の効果】
【０００８】
本発明によれば、情報保持特性の低下したメモリセルに対して追加的なリフレッシュを実行でき、かつ、追加的なリフレッシュが有効に機能するかどうかを確認するための動作テストを効率的に実行できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置の全体構成を示すブロック図である。
【図２】メモリセルアレイの一部を拡大して示す回路図である。
【図３】ビット線を共有する２つのメモリセルの断面図であり、ワード線が半導体基板に埋め込まれたトレンチゲート型のセルトランジスタを有している。
【図４】第１の実施形態によるリフレッシュ制御回路の回路図である。
【図５】図５（ａ）はアドレスポインタの回路図であり、図５（ｂ）はアドレスポインタの機能を説明するための模式図である。
【図６】第１の実施形態によるリフレッシュ制御回路を用いた半導体装置の動作を説明するためのタイミング図である。
【図７】第２の実施形態におけるメモリセルアレイの構造を示す略平面図である。
【図８】第２の実施形態によるリフレッシュ制御回路の回路図（第１構成例）である。
【図９】アクセスカウント部のブロック図である。
【図１０】コマンド制御回路の回路図である。
【図１１】外部からアクティブコマンドＡＣＴが発行された場合におけるコマンド制御回路の動作を説明するためのタイミング図である。
【図１２】外部からリフレッシュコマンドＲＥＦが発行された場合におけるコマンド制御回路の動作を説明するためのタイミング図である。
【図１３】アドレス発生部のブロック図である。
【図１４】追加リフレッシュカウンタ及び選択信号発生回路の動作を説明するためのタイミング図である。
【図１５】選択信号発生回路の回路図である。
【図１６】第２の実施形態によるリフレッシュ制御回路を用いた半導体装置の動作を説明するためのタイミング図である。
【図１７】第２の実施形態によるリフレッシュ制御回路の回路図（第２構成例）である。
【図１８】第２の実施形態によるリフレッシュ制御回路の回路図（第３構成例）である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ３（Double Data Rate 3）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。
【００１３】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１４】
また、半導体装置１０には外部端子としてコマンドアドレス端子２１、リセット端子２２、クロック端子２３、データ端子２４、電源端子２５，２６、キャリブレーション端子ＺＱが設けられている。
【００１５】
更に、半導体装置１０にはテスト入力端子ＴＥＳＴ１とテスト出力端子ＴＥＳＴ２が設けられてもよい。
【００１６】
コマンドアドレス端子２１は、外部からアドレス信号ＡＤＤ及びコマンド信号ＣＯＭが入力される端子である。コマンドアドレス端子２１に入力されたアドレス信号ＡＤＤは、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給され、ラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１７】
コマンドアドレス端子２１に入力されたコマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、アクティブ信号ＴＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００１８】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるワード線ＷＬが選択される。
【００１９】
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるビット線ＢＬが選択される。
【００２０】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードライトアンプ１５及び入出力回路１６を介して、データ端子２４から外部に出力される。
【００２１】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びリードライトアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２２】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＯＭがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦは、リフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は、ロウデコーダ１２を制御することによって、メモリセルアレイ１１に含まれる所定のワード線ＷＬを活性化させ、これによりリフレッシュ動作を実行する回路である。リフレッシュ制御回路４０には、リフレッシュ信号ＩＲＥＦの他、アクティブ信号ＩＡＣＴ、アドレス信号ＩＡＤＤ及びリセット端子２２を介して入力されるリセット信号ＲＥＳＥＴが供給される。リフレッシュ制御回路４０の詳細については後述する。
【００２３】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２４】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３４に供給される。クロック入力回路３４に入力された外部クロック信号ＣＫ，／ＣＫは、内部クロック発生回路３５に供給され、これによって内部クロック信号ＩＣＬＫが生成される。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２５】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。
【００２６】
電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００２７】
キャリブレーション端子ＺＱは、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、キャリブレーション信号ＺＱＣによって活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力バッファ（図示せず）のインピーダンスが指定される。
【００２８】
半導体装置１０は、出荷前の動作テストに際し、コマンドアドレス端子２１からテスト用のアクティブ信号を入力される。このとき、コマンドデコード回路３３はアクティブ信号ＴＡＣＴを活性化させる。動作テストの結果、より詳しくはリフレッシュ制御回路４０の動作テストの結果は、チェック信号ＣＨＥＣＫとしてテスト出力端子ＴＥＳＴ２に出力される。ただし、チェック信号ＣＨＥＣＫやテスト出力端子ＴＥＳＴ２は後述の第１実施形態では使用しない。アクティブ信号ＴＡＣＴとともに、テスト入力端子ＴＥＳＴ１からカウント設定信号ＴＣＯＵＮＴをリフレッシュ制御回路４０に供給してもよい。詳細については後述する。
【００２９】
図２は、メモリセルアレイ１１の一部を拡大して示す回路図である。
【００３０】
図２に示すように、メモリセルアレイ１１の内部には、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。メモリセルＭＣはいわゆるＤＲＡＭセルであり、Ｎチャンネル型ＭＯＳトランジスタからなるセルトランジスタＴｒとセルキャパシタＣが直列に接続された構成を有している。セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続され、ソース／ドレインの一方は対応するビット線ＢＬに接続され、ソース／ドレインの他方はセルキャパシタＣに接続されている。
【００３１】
メモリセルＭＣは、セルキャパシタＣに蓄積された電荷によって情報を記憶する。具体的には、セルキャパシタＣが内部電位ＶＡＲＹにチャージされている場合、つまりハイレベルにチャージされている場合には一方の論理レベル（例えば、論理値＝１）を記憶し、セルキャパシタＣが接地電位ＶＳＳにチャージされている場合、つまりローレベルにチャージされている場合には他方の論理レベル（例えば、論理値＝０）を記憶する。セルキャパシタＣに蓄積された電荷はリーク電流によって徐々に消失するため、一定の時間が経過する度にリフレッシュ動作を行う必要がある。
【００３２】
リフレッシュ動作は、アクティブ信号ＩＡＣＴに応答したロウアクセスと基本的に同じである。つまり、リフレッシュすべきワード線ＷＬを活性レベルに駆動し、これにより当該ワード線ＷＬに接続されたセルトランジスタＴｒをオンさせる。ワード線ＷＬの活性レベルは例えば内部電位ＶＰＰであり、大部分の周辺回路にて使用する内部電位ＶＰＥＲＩよりも高電位である。これにより、セルキャパシタＣが対応するビット線ＢＬに接続されるため、セルキャパシタＣに蓄積されていた電荷に応じてビット線ＢＬの電位が変動する。そして、センスアンプＳＡを活性化させることにより、対を成すビット線ＢＬ間に生じる電位差が増幅される。セルトランジスタＴｒはオンになっているので、もともと電荷をチャージされていたセルキャパシタＣはビット線ＢＬに生じた大きな電位差によって再チャージされる。ワード線ＷＬの非活性レベルは、例えば接地電位ＶＳＳ未満の負電位ＶＫＫである。
【００３３】
リフレッシュ動作を行うべき周期はリフレッシュサイクルと呼ばれ、規格によって例えば６４ｍｓｅｃと定められている。したがって、各メモリセルＭＣの情報保持時間をリフレッシュサイクルよりも長くなるよう設計すれば、定期的なリフレッシュ動作によって情報を保持し続けることができる。尚、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しており、このため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報を正しく保持することが可能である。
【００３４】
しかしながら、近年、アクセス履歴によってメモリセルＭＣの情報保持時間が低下するディスターブ現象が問題となっている。ディスターブ現象とは、あるワード線ＷＬを繰り返しアクセスすると、これに隣接する他のワード線ＷＬに接続されたメモリセルＭＣの情報保持特性が低下する現象である。例えば、図２に示すワード線ＷＬｍを繰り返しアクセスすると、これに隣接するワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたメモリセルＭＣの情報保持特性が低下する。原因については諸説あるが、例えば、隣接するワード線間に生じている寄生容量Ｃｐによるものであると考えられている。
【００３５】
つまり、所定のワード線ＷＬｍが繰り返しアクセスされると、その電位が負電位ＶＫＫから高電位ＶＰＰへ繰り返し変化するため、隣接するワード線ＷＬｍ−１，ＷＬｍ＋１を負電位ＶＫＫに固定しているにもかかわらず、寄生容量Ｃｐによるカップリングによってその電位がわずかに上昇する。これにより、ワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたセルトランジスタＴｒのオフリーク電流が増大し、セルキャパシタＣのチャージレベルが通常よりも高速に失われてしまう。
【００３６】
また、以下の様な他の考えもある。図３は、ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。図３に示すワード線ＷＬｍ，ＷＬｍ＋１は、素子分離領域６によって区画された同じ活性領域内に埋め込まれており、これが活性化されると対応するソース／ドレインＳＤ間にチャネルが形成される。ソース／ドレインＳＤの一方はビット線ノードに接続され、他方はキャパシタノードに接続されている。このような断面において、ワード線ＷＬｍがアクセスされ、その後セルトランジスタＴｒをＯＦＦする（つまりチャネルが切れる）と、キャリアである浮遊電子がチャネル付近に発生する。ワード線ＷＬｍへのアクセスが繰り返されると、その浮遊電子が累積し、その累積した浮遊電子がワード線ＷＬｍ＋１側のキャパシタノードへ移動し、ＰＮジャンクションリークを誘発してセルキャパシタＣのチャージレベルを失わせる。
【００３７】
いずれにしても、このようなメカニズムによりメモリセルＭＣの情報保持時間が低下すると、情報保持時間が規格によって定められたリフレッシュサイクルを下回る危険性がある。情報保持時間がリフレッシュサイクルを下回わってしまうと、リフレッシュ動作を正しく実行しても一部のデータが消失してしまう。
【００３８】
本実施形態による半導体装置１０は、上述したディスターブ現象を考慮し、アクセス履歴に基づいて追加的なリフレッシュ動作を行う点を特徴としている。以下、半導体装置１０に備えられたリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
【００３９】
［第１実施形態］
図４は、第１の実施形態によるリフレッシュ制御回路４０の回路図である。
【００４０】
図４に示すように、第１の実施形態によるリフレッシュ制御回路４０は、リフレッシュカウンタ４１、アクセスカウント部５０、アドレス発生部６０及び選択回路４２を備えている。
【００４１】
リフレッシュカウンタ４１は、リフレッシュ信号ＩＲＥＦに応答してリフレッシュすべきロウアドレス（リフレッシュアドレス）ＲＡＤＤａを生成する回路である。そのカウント値であるリフレッシュアドレスＲＡＤＤａは、リフレッシュ信号ＩＲＥＦに応答して更新（インクリメント又はデクリメント）される。このため、１リフレッシュサイクルの期間にリフレッシュカウンタ４１のカウント値が一周するよう、外部からリフレッシュコマンドを複数回（例えば８ｋ回）投入すれば、１リフレッシュサイクルの期間に全てのワード線ＷＬをリフレッシュすることができる。但し、選択信号ＳＥＬが活性化している場合には、リフレッシュ信号ＩＲＥＦが入力されてもカウント値の更新は行われない。また、リセット信号ＲＥＳＥＴが入力されると、リフレッシュカウンタ４１のカウント値は初期値にリセットされる。
【００４２】
アクセスカウント部５０は、メモリセルアレイ１１に対するロウアクセスの履歴を解析する回路であり、アクセスカウンタ５１、アクセスカウンタ制御回路５２及び上限判定回路５３を含んでいる。図４に示すように、アクセスカウンタ５１は、ワード線ＷＬ０〜ＷＬｐごとに割り当てられたカウンタ回路５１０〜５１ｐによって構成されており、各カウンタ回路５１０〜５１ｐのカウントアップ又はリセットは、アクセスカウンタ制御回路５２によって行われる。カウンタ回路５１０〜５１ｐは、それぞれ複数のフリップフロップ回路を含むバイナリカウンタである。
【００４３】
アクセスカウンタ制御回路５２は、アクティブ信号ＩＡＣＴ、アクティブ信号ＴＡＣＴアドレス信号ＩＡＤＤを受け、これらに基づいてアクセスされたワード線ＷＬに対応するカウンタ回路５１０〜５１ｐのカウントアップを行う。例えば、アクティブ信号ＩＡＣＴが活性化した際にワード線ＷＬ０を示すアドレス信号ＩＡＤＤが入力された場合、カウントアップ信号ＵＰ０を活性化させることにより、ワード線ＷＬ０に対応するカウンタ回路５１０をカウントアップする。
【００４４】
特に限定されるものではないが、本実施形態においてはロウアクセス時に用いるアドレス信号ＩＡＤＤがＡ０〜Ａ１３からなる１４ビット構成である。このことは、メモリセルアレイ１１に１６ｋ本（＝２の１４乗）のワード線ＷＬが含まれていることを意味し、この場合、アクセスカウンタ５１にも１６ｋ個のカウンタ回路が必要となる。各カウンタ回路５１０〜５１ｐのビット数（使用するフリップフロップ回路の数）についてはディスターブ特性に応じて設計すればよいが、例えば、１６ビット構成とすることができる。この場合、各カウンタ回路５１０〜５１ｐは６４ｋ（＝２の１６乗）回のカウントを行うことができる。
【００４５】
また、アクセスカウンタ制御回路５２には、リフレッシュ信号ＩＲＥＦ、リフレッシュアドレスＲＡＤＤ及び選択信号ＳＥＬも供給される。アクセスカウンタ制御回路５２は、選択信号ＳＥＬがローレベルであることを条件として、リフレッシュ信号ＩＲＥＦ及びリフレッシュアドレスＲＡＤＤに基づいて所定のカウンタ回路５１０〜５１ｐのカウント値をリセットする。例えば、選択信号ＳＥＬがローレベルである場合、リフレッシュ信号ＩＲＥＦが活性化した際にワード線ＷＬｍを示すリフレッシュアドレスＲＡＤＤが入力されると、デリート信号ＤＥＬｍ＋１を活性化させることにより、ワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１をリセットする。その意義については後述する。
【００４６】
さらに、アクセスカウンタ制御回路５２には、リセット信号ＲＥＳＥＴも供給される。アクセスカウンタ制御回路５２は、リセット信号ＲＥＳＥＴが入力されると全てのデリート信号ＤＥＬ０〜ＤＥＬｐを活性化させ、これにより全てのカウンタ回路５１０〜５１ｐのカウント値をリセットする。
【００４７】
かかる構成により、アクセスカウンタ５１には、アクティブ信号ＩＡＣＴに応答したロウアクセス履歴が蓄積される。そして、各カウンタ回路５１０〜５１ｐは、カウント値が所定値に到達すると対応する検出信号ＭＡＸ０〜ＭＡＸｐを活性化させる。検出信号ＭＡＸ０〜ＭＡＸｐは、上限判定回路５３に供給される。
【００４８】
上限判定回路５３は、検出信号ＭＡＸ０〜ＭＡＸｐのいずれかが活性化した場合、ポインタ制御信号Ｐ１，Ｐ２を順次活性化させる。ポインタ制御信号Ｐ１，Ｐ２は、アドレス発生部６０に供給される。
【００４９】
アドレス発生部６０は、追加的にリフレッシュすべきワード線のロウアドレスを生成する回路であり、図４に示すように、アドレスレジスタ６１、アドレスポインタ６２及びアドレス書き込み回路６３を含んでいる。
【００５０】
アドレスレジスタ６１は、追加的にリフレッシュすべきワード線のロウアドレスをそれぞれ格納する複数のレジスタ回路６１０〜６１ｐによって構成されている。レジスタ回路６１０〜６１ｐの選択はアドレスポインタ６２によって行われ、選択されたレジスタ回路６１０〜６１ｐに書き込むロウアドレスはアドレス書き込み回路６３によって生成される。また、アドレスレジスタ６１にはリセット信号ＲＥＳＥＴが供給されており、これが活性化すると全てのレジスタ回路６１０〜６１ｐの記憶内容がリセットされる。尚、かかるリセット動作は省略することも可能である。
【００５１】
図５（ａ）はアドレスポインタ６２の回路図であり、図５（ｂ）はアドレスポインタ６２の機能を説明するための模式図である。
【００５２】
図５（ａ）に示すように、アドレスポインタ６２は、ライトポインタ６２Ｗ及びリードポインタ６２Ｒと、選択信号生成回路６２Ｓと、ラッチ回路６２Ｌとを含んでいる。ライトポインタ６２Ｗは、ライトポイント信号ＷＰを生成するカウンタ回路であり、そのカウント値であるライトポイント信号ＷＰは、ポインタ制御信号Ｐ１，Ｐ２に応答して更新（インクリメント又はデクリメント）される。上述の通り、検出信号ＭＡＸ０〜ＭＡＸｐのいずれかが活性化すると、上限判定回路５３はポインタ制御信号Ｐ１，Ｐ２を順次活性化させるため、ライトポインタ６２Ｗは２回更新されることになる。ライトポイント信号ＷＰは、図５（ｂ）に示すように、ロウアドレスが書き込まれるレジスタ回路６１０〜６１ｐのいずれかを指定するために用いられる。図５（ｂ）に示す例では、ライトポイント信号ＷＰによってレジスタ回路６１ｊが指定されている。
【００５３】
リードポインタ６２Ｒは、リードポイント信号ＲＰを生成するカウンタ回路であり、そのカウント値であるリードポイント信号ＲＰは、ＡＮＤゲート回路Ｇの出力に応答して更新（インクリメント又はデクリメント）される。ＡＮＤゲート回路Ｇには、リフレッシュ信号ＩＲＥＦ及び後述する選択信号ＰＳＥＬが供給されており、したがって、選択信号ＰＳＥＬがハイレベルに活性化していることを条件として、リフレッシュ信号ＩＲＥＦに応答して更新される。リードポイント信号ＲＰは、図５（ｂ）に示すように、ロウアドレスが読み出されるレジスタ回路６１０〜６１ｐのいずれかを指定するために用いられる。図５（ｂ）に示す例では、リードポイント信号ＲＰによってレジスタ回路６１ｉが指定されている。このようにしてアドレスレジスタ６１から読み出されたロウアドレス（リフレッシュアドレス）ＲＡＤＤｂは、選択回路４２に供給される。
【００５４】
選択信号生成回路６２Ｓは、ライトポイント信号ＷＰとリードポイント信号ＲＰを比較する回路であり、ＷＰ＞ＲＰである場合に選択信号ＰＳＥＬをハイレベルに活性化させる。ＷＰ＝ＲＰとなった時には、選択信号ＰＳＥＬはローレベルに非活性化させる。ライトポイント信号ＷＰの値とリードポイント信号ＲＰの値が一致するのは、アドレスレジスタ６１に有効なロウアドレスが蓄積されていないことを意味する。アドレスレジスタ６１に蓄積されたロウアドレスの個数は、ライトポイント信号ＷＰの値とリードポイント信号ＲＰの値の差分（ＷＰ−ＲＰ）によって与えられる。
【００５５】
選択信号ＰＳＥＬは、ラッチ回路６２Ｌに供給される。ラッチ回路６２Ｌは、リフレッシュ信号ＩＲＥＦに応答して選択信号ＰＳＥＬをラッチし、ラッチした信号を選択信号ＳＥＬとして出力する。したがって、選択信号ＰＳＥＬの論理レベルは、次のリフレッシュ信号ＩＲＥＦに応答して選択信号ＳＥＬに反映されることになる。
【００５６】
また、ライトポインタ６２Ｗ及びリードポインタ６２Ｒにはリセット信号ＲＥＳＥＴが供給されており、これが活性化するとライトポイント信号ＷＰ及びリードポイント信号ＲＰが初期化される。
【００５７】
図４に戻って、アドレス書き込み回路６３には、アドレス信号ＩＡＤＤ及びポインタ制御信号Ｐ１，Ｐ２が供給される。アドレス書き込み回路６３は、ポインタ制御信号Ｐ１が活性化するとこれに応答してアドレス信号ＩＡＤＤの値（Ａｄｄｎ）をインクリメントしたロウアドレス（Ａｄｄｎ＋１）を生成し、これをアドレスレジスタ６１に出力する。さらに、ポインタ制御信号Ｐ２が活性化すると、これに応答してアドレス信号ＩＡＤＤの値（Ａｄｄｎ）をデクリメントしたロウアドレス（Ａｄｄｎ−１）を生成し、これをアドレスレジスタ６１に出力する。アドレスレジスタ６１に出力されるこれらのロウアドレスＡｄｄｎ＋１，Ａｄｄｎ−１は、ライトポイント信号ＷＰの値に従ってそれぞれ異なるレジスタ回路６１０〜６１ｐに格納される。
【００５８】
上記の構成により、リフレッシュカウンタ４１によってリフレッシュアドレスＲＡＤＤａが生成され、アドレス発生部６０によってリフレッシュアドレスＲＡＤＤｂが生成される。これらリフレッシュアドレスＲＡＤＤａ，ＲＡＤＤｂは、選択回路４２に供給される。選択回路４２は、これらリフレッシュアドレスＲＡＤＤａ，ＲＡＤＤｂを受け、いずれか一方をリフレッシュアドレスＲＡＤＤとしてロウデコーダ１２に出力する。具体的には、選択信号ＳＥＬがローレベルに非活性化している場合には、リフレッシュアドレスＲＡＤＤａが選択され、選択信号ＳＥＬがハイレベルに活性化している場合には、リフレッシュアドレスＲＡＤＤｂが選択される。このことは、アドレスレジスタ６１に有効なロウアドレスが蓄積されていない場合にはリフレッシュアドレスＲＡＤＤａが選択され、アドレスレジスタ６１に有効なロウアドレスが蓄積されている場合にはリフレッシュアドレスＲＡＤＤｂが選択されることを意味する。
【００５９】
アクティブ信号ＴＡＣＴとカウント設定信号ＴＣＯＵＮＴは、いずれも動作テスト用である。アクティブ信号ＴＡＣＴは動作テスト用のアクティブ信号ＩＡＣＴであり、カウント設定信号ＴＣＯＵＮＴはカウンタ回路に設定するカウント値（以下、「テスト値」とよぶ）を示す。アクティブ信号ＴＡＣＴによる動作テストは、（１）動作テスト時間を短縮しつつ（２）カウンタ回路５１０〜５１ｐの動作確認をすることが目的である。以下、リフレッシュ制御回路４０の動作テストのための３つの構成例を示す。
【００６０】
第１構成例：
第１構成例においては、アクティブ信号ＴＡＣＴのみを使用し、カウント設定信号ＴＣＯＵＮＴは不要である。アドレス発生部６０の動作を確認するためには、いずれかの検出信号ＭＡＸを活性化させる必要がある。しかし、カウンタ回路のカウント値が最大値６５５３５に到達したとき検出信号ＭＡＸが活性化する設定の場合であれば、同じワード線ＷＬに対して６５５３５回のアクセスを発生させなければならない。動作テストに際して、アドレス発生部６０の機能をチェックするためにこのような大量のメモリアクセスを発生させることは煩雑である。
【００６１】
このような煩雑さを回避するため、第１構成例においては、アクセスカウンタ制御回路５２がアクティブ信号ＴＡＣＴを受信すると、アクセスカウンタ５１に含まれるカウンタ回路５１０〜５１ｐのカウント値をすべて所定のテスト値（第１の値）に設定する。カウンタ回路のカウント値が最大値６５５３５に到達したとき検出信号ＭＡＸが活性化する場合であれば、テスト値を６５５３４として、カウンタ回路５１０〜５１ｐのカウント値のすべてに「６５５３４」をセットすればよい。テスト値のセット後、メモリセルアレイ１１のワード線ＷＬｘに対して１回アクセスすると、ワード線ＷＬｘに対応するカウンタ回路５１ｘは直ちに検出信号ＭＡＸｘを活性化し、アドレス発生部６０の動作させることができる。
【００６２】
第２構成例：
第２構成例においても、アクティブ信号ＴＡＣＴのみを使用し、カウント設定信号ＴＣＯＵＮＴは不要である。第２構成例においては、アクセスカウンタ制御回路５２がテスト値をあらかじめ保持している。第２構成例においては、アクセスカウンタ制御回路５２がアクティブ信号ＴＡＣＴを受信すると、アクセスカウンタ５１に含まれるカウンタ回路５１０〜５１ｐのカウント値をすべて内蔵のテスト値にセットする。第１構成例と異なり、カウント回路５１０〜５１ｐに任意の値をセットできるため、各カウンタ回路５１０〜５１ｐの動作確認を行う上で有効である。
【００６３】
第３構成例：
第３構成例においては、アクティブ信号ＴＡＣＴに加えてカウント設定信号ＴＣＯＵＮＴも使用する。第３構成例においては、アクティブ信号ＴＡＣＴを活性化するときに、カウント設定信号ＴＣＯＵＮＴにより任意のテスト値をアクセスカウンタ制御回路５２に供給する。第３構成例においては、アクセスカウンタ制御回路５２はアクティブ信号ＴＡＣＴを受信すると、アクセスカウンタ５１に含まれるカウンタ回路５１０〜５１ｐのカウント値をすべてカウント設定信号ＴＣＯＵＮＴにより示されるテスト値に設定する。第１および第２構成例と異なり、半導体装置１０の完成後も任意のテスト値を外部から設定できるというメリットがある。
【００６４】
次に、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作について説明する。
【００６５】
図６は、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【００６６】
図６に示す例では、時刻ｔ１０に外部からアクティブコマンドＡＣＴが発行され、時刻ｔ２１，ｔ２２，ｔ２３，ｔ２４に外部からリフレッシュコマンドＲＥＦが発行されたケースを示している。図示しないが、時刻ｔ１０以前においても、アクティブコマンドＡＣＴの発行による多数回のロウアクセスが行われており、これによってロウアドレスＡｄｄｎに対応するカウンタ回路５１ｎのカウント値は、所定値−１までカウントアップされている。
【００６７】
この状態で、時刻ｔ１０にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｎが入力されると、対応するカウンタ回路５１ｎのカウント値は所定値に達するため、時刻ｔ１１にて検出信号ＭＡＸｎが活性化する。検出信号ＭＡＸｎが活性化すると、上限判定回路５３は、時刻ｔ１２，ｔ１３にてポインタ制御信号Ｐ１，Ｐ２をそれぞれ活性化させる。これに応答して、アドレスポインタ６２に含まれるライトポインタ６２Ｗは、そのカウント値であるライトポイント信号ＷＰを時刻ｔ１２，ｔ１３にてそれぞれ更新する。図６に示す例では、時刻ｔ１２にてライトポイント信号ＷＰの値が「１」となり、時刻ｔ１３にてライトポイント信号ＷＰの値が「２」となっている。
【００６８】
また、ポインタ制御信号Ｐ１，Ｐ２の活性化に応答して、アドレス書き込み回路６３は、ロウアドレスＡｄｄｎ−１及びＡｄｄｎ＋１を順次アドレスレジスタ６１に出力する。これにより、アドレスレジスタ６１に含まれるレジスタ回路６１１にロウアドレスＡｄｄｎ−１が格納され、レジスタ回路６１２にロウアドレスＡｄｄｎ＋１が格納される。この時点においてはリードポイント信号ＲＰの値は「０」であるため、時刻ｔ１１において選択信号ＰＳＥＬはハイレベルに活性化する。しかしながら、この時点ではまだ選択信号ＳＥＬはローレベルであり、したがって選択回路４２はリフレッシュカウンタ４１の出力であるリフレッシュアドレスＲＡＤＤａを選択する。図６に示す例では、この時点におけるリフレッシュアドレスＲＡＤＤａの値はＡｄｄｍであり、したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｍである。
【００６９】
次に、時刻ｔ２１において外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３３はリフレッシュ信号ＩＲＥＦを活性化させる。上述の通り、この時点におけるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍであることから、ロウデコーダ１２は、ロウアドレスＡｄｄｍが示すワード線ＷＬｍにアクセスする。これにより、ワード線ＷＬｍに接続されたメモリセルＭＣの情報がリフレッシュされる。
【００７０】
また、リフレッシュ信号ＩＲＥＦの活性化に応答して、リフレッシュカウンタ４１のカウント値がＡｄｄｍ＋１に更新されるとともに、アドレスポインタ６２に含まれるリードポインタ６２Ｒは、そのカウント値であるリードポイント信号ＲＰの値を「１」に更新する。これにより、アドレスレジスタ６１からは、レジスタ回路６１１に格納されたロウアドレスＡｄｄｎ−１が出力される。
【００７１】
さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して選択信号ＳＥＬがハイレベルに変化するため、選択回路４２はアドレスレジスタ６１の出力であるリフレッシュアドレスＲＡＤＤｂを選択することになる。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｎ−１となる。
【００７２】
さらに、リフレッシュ信号ＩＲＥＦが活性化した時点では選択信号ＳＥＬがローレベルであることから、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍに基づいてデリート信号ＤＥＬｍ＋１が活性化され、ワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１がリセットされる。これは、ワード線ＷＬｍがディスターブを受ける原因の一つがワード線ＷＬｍ＋１へのロウアクセスであるところ（図２参照）、ワード線ＷＬｍがリフレッシュされ電荷が再生された結果、ワード線ＷＬｍ＋１へのロウアクセスをカウントすることによるワード線ＷＬｍのディスターブ不良を防止する必要が無くなるからである。
【００７３】
但し、ワード線ＷＬｍ＋１へのロウアクセスは、ワード線ＷＬｍだけでなくワード線ＷＬｍ＋２に対するディスターブも生じるため、本来であれば、ワード線ＷＬｍとワード線ＷＬｍ＋２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１をリセットすべきであると考えられる。しかしながら、ワード線ＷＬｍに対するリフレッシュ動作がリフレッシュコマンドＲＥＦに応答したものである場合、リフレッシュカウンタ４１があと２回更新されればワード線ＷＬｍ＋２がリフレッシュされるのであるから、その後短期間でワード線ＷＬｍ＋２がリフレッシュされるのは明らかである。この点を考慮し、本実施形態では、ワード線ＷＬｍ＋２へのリフレッシュ動作を待つことなく、ワード線ＷＬｍがリフレッシュされたことに応答してワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１をリセットしている。
【００７４】
もちろん、ワード線ＷＬｍとワード線ＷＬｍ＋２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１がリセットされるよう、アクセスカウンタ制御回路５２を構成することも可能である。但し、この場合、アクセスカウンタ制御回路５２の回路構成がやや複雑となる。
【００７５】
或いは、ワード線ＷＬｍに対するリフレッシュがリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−１に対応するカウンタ回路５１ｍ−１をリセットすることも可能である。これは、ワード線ＷＬｍがディスターブを受ける原因の一つがワード線ＷＬｍ−１へのロウアクセスであるところ、ワード線ＷＬｍがリフレッシュされ電荷が再生された結果、ワード線ＷＬｍ−１へのロウアクセスをカウントすることによるワード線ＷＬｍのディスターブ不良を防止する必要が無くなるからである。
【００７６】
ここでも、ワード線ＷＬｍ−１へのロウアクセスは、ワード線ＷＬｍだけでなくワード線ＷＬｍ−２に対するディスターブも生じるため、本来であれば、ワード線ＷＬｍとワード線ＷＬｍ−２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ−１に対応するカウンタ回路５１ｍ−１をリセットすべきであると考えられる。しかしながら、ワード線ＷＬｍに対するリフレッシュ動作がリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−２はリフレッシュされた直後であると考えられるため、上記のようにカウンタ回路５１ｍ−１をリセットすることが可能である。
【００７７】
さらには、ワード線ＷＬｍに対するリフレッシュがリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−１に対応するカウンタ回路５１ｍ−１と、ワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１の両方をリセットすることも可能である。これが可能である理由は、上記の説明から明らかであるため、重複する説明は省略する。
【００７８】
そして、時刻ｔ２２において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ−１が示すワード線ＷＬｎ−１にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ＋１ではなく、アドレスレジスタ６１が示すロウアドレスＡｄｄｎ−１に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｎ−１に接続されたメモリセルＭＣの情報がリフレッシュされる。ワード線ＷＬｎ−１はワード線ＷＬｎに隣接するワード線であり、ワード線ＷＬｎへの多数回に亘るロウアクセスによってディスターブを受けている。これによりワード線ＷＬｎ−１に接続されたメモリセルＭＣの情報保持特性が低下しているおそれがあるが、時刻ｔ２２にてワード線ＷＬｎ−１へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
【００７９】
また、この時点においては選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ＋１のまま維持される。さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して、アドレスポインタ６２に含まれるリードポインタ６２Ｒは、そのカウント値であるリードポイント信号ＲＰの値を「２」に更新する。これにより、アドレスレジスタ６１からは、レジスタ回路６１２に格納されたロウアドレスＡｄｄｎ＋１が出力される。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｎ＋１となる。また、リードポイント信号ＲＰの値がライトポイント信号ＷＰの値と一致することから、選択信号ＰＳＥＬはローレベルに変化する。但し、この時点では選択信号ＳＥＬはハイレベルのままである。
【００８０】
時刻ｔ２３においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ＋１が示すワード線ＷＬｎ＋１にアクセスする。つまり、アドレスレジスタ６１が示すロウアドレスＡｄｄｎ＋１に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。ワード線ＷＬｎ＋１もワード線ＷＬｎに隣接するワード線でありディスターブを受けているが、時刻ｔ２３にてワード線ＷＬｎ＋１へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
【００８１】
また、この時点においても選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ＋１のまま維持される。また、リフレッシュ信号ＩＲＥＦの活性化に応答して、選択信号ＳＥＬがローレベルに変化する。これにより、選択回路４２はリフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤａを選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ＋１に切り替わる。
【００８２】
そして、時刻ｔ２４においてリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｍ＋１が示すワード線ＷＬｍ＋１にアクセスする。つまり、通常通り、リフレッシュカウンタ４１が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号ＩＲＥＦの活性化に応答してリフレッシュカウンタ４１のカウント値がＡｄｄｍ＋２に更新される。さらに、デリート信号ＤＥＬｍ＋２が活性化され、ワード線ＷＬｍ＋２に対応するカウンタ回路５１ｍ＋２がリセットされる。
【００８３】
このように、本実施形態においては、ロウアドレスＡｄｄｎが示すワード線ＷＬｎに対するロウアクセスの回数が所定値に達すると、これに隣接するワード線ＷＬｎ−１，ＷＬｎ＋１に対して追加的なリフレッシュ動作が実行され、ディスターブによって低下したメモリセルＭＣの電荷量が再生される。これにより、アクセス履歴にかかわらず、各メモリセルＭＣに記憶された情報を正しく保持することが可能となる。
【００８４】
しかも、追加的なリフレッシュ動作を行う場合には、リフレッシュカウンタ４１のカウント値の更新が停止されることから、通常のリフレッシュ動作についても正しく実行することが可能となる。但し、リフレッシュカウンタ４１のカウント値の更新が停止すると、リフレッシュカウンタ４１のカウント値が一周するために必要なリフレッシュコマンドＲＥＦの発行回数がその分増大する。このことは、リフレッシュサイクルが設計値よりも若干長くなることを意味するが、既に説明したとおり、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しているため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報は正しく保持される。
【００８５】
［第２実施形態］
図７は、本発明の第２の実施形態におけるメモリセルアレイ１１の構造を示す略平面図である。
【００８６】
図７に示すように、本実施形態においては、ビット線コンタクトＢＬＣを共有する２つのセルトランジスタＴｒに対応するワード線ＷＬ（例えば、ワード線ＷＬｎ（０）とＷＬｎ（１））が互いに近接して配置されており、その間隔はＷ１である。ビット線コンタクトＢＬＣとは、セルトランジスタＴｒのソース／ドレインの一方とビット線ＢＬとを接続するためのコンタクト導体である。ソース／ドレインの他方は、セルコンタクトＣＣを介して図示しないセルキャパシタＣに接続される。
【００８７】
これに対し、ビット線コンタクトＢＬＣを共有しないセルトランジスタＴｒに対応する隣接したワード線ＷＬ（例えば、ワード線ＷＬｎ（１）とＷＬｎ＋１（０））の間隔は、間隔Ｗ１よりも広い間隔Ｗ２である。このようなレイアウトとなるのは、図７に示すように、Ａ方向を長手方向とする活性領域ＡＲａと、Ｂ方向を長手方向とする活性領域ＡＲｂを、Ｘ方向に交互に形成しているためである。
【００８８】
メモリセルアレイ１１がこのようなレイアウトを有している場合、あるワード線ＷＬｎ（０）が繰り返しアクセスされた場合であっても、間隔Ｗ１で隣接するワード線ＷＬｎ（１）に対しては寄生容量Ｃｐ１が大きいためディスターブ現象が発生するが、間隔Ｗ２で隣接するワード線ＷＬｎ−１（１）に対しては寄生容量Ｃｐ２が小さいためディスターブ現象がほとんど発生しない。したがって、このようなレイアウトを有している場合には、ディスターブ現象の発生するワード線ＷＬｎ（１）に対しては追加的なリフレッシュ動作を行う必要があるが、他方のワード線ＷＬｎ−１（１）に対しては追加的なリフレッシュ動作を行う必要はない。
【００８９】
また、間隔Ｗ１で隣接するワード線ＷＬｎ（０）とＷＬｎ（１）は、割り当てられたロウアドレスの最下位ビット（Ａ０）のみが相違し、他のビット（Ａ１〜Ａ１３）の値が一致している。このような特徴を考慮し、本実施形態においてはリフレッシュ制御回路４０の回路構成の簡素化を図っている。以下、本実施形態におけるリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
【００９０】
図８は、第２の実施形態によるリフレッシュ制御回路４０の回路図である。
【００９１】
図８に示すように、第２の実施形態によるリフレッシュ制御回路４０は、アクセスカウント部１００及びアドレス発生部２００が用いられる他は、図４に示したリフレッシュ制御回路４０とほぼ同様の構成を有している。但し、アクセスカウント部１００に供給されるアドレス信号ＩＡＤＤは、ビットＡ０〜Ａ１３のうちビットＡ１〜Ａ１３からなる１３ビットのみである。つまり、最下位ビットＡ０は縮退される。また、第１の実施形態とは異なり、アクセスカウント部１００に選択信号ＳＥＬはフィードバックされない。
【００９２】
図９は、アクセスカウント部１００の第１構成例におけるブロック図である。
【００９３】
図９に示すように、アクセスカウント部１００は、メモリセルアレイ１１０及びロウデコーダ１２０を有している。特に限定されるものではないが、メモリセルアレイ１１０は複数のＳＲＡＭ（Static Random Access Memory）セルがマトリクス状に配置された構成を有している。具体的には、（ｐ＋１）／２本のワード線ＲＷＬ０〜ＲＷＬ（ｐ−１）／２と、Ｔ＋１本のビット線ＲＢＬ０〜ＲＢＬＴを有し、これらの交点にそれぞれＳＲＡＭセルが配置された構成を有している。ここで、ｐ＋１の値は、図１に示すメモリセルアレイ１１に含まれるワード線ＷＬ０〜ＷＬｐの本数である。つまり、メモリセルアレイ１１０に含まれるワード線ＲＷＬの本数は、メモリセルアレイ１１に含まれるワード線ＷＬの本数の半分である。これは、アクセス履歴の解析において最下位ビットＡ０を縮退しているためである。
【００９４】
また、ビット線ＲＢＬ０〜ＲＢＬＴは、リード回路１３０を構成するリード回路１３００〜１３０Ｔにそれぞれ接続されている。リード回路１３０は、ビット線ＲＢＬ０〜ＲＢＬＴを介して読み出されたデータ（カウント値）を、カウンタ回路１４０に含まれるレジスタ回路１４００〜１４０Ｔに書き込む回路である。レジスタ回路１４００〜１４０Ｔは縦続接続されており、これによりバイナリカウンタを構成する。また、カウンタ回路１４０には最上位のレジスタ回路１４０Ｔ＋１が追加されており、その値は検出信号ＭＡＸとして出力される。したがって、レジスタ回路１４００〜１４０Ｔの値が最大値（オール１）である場合にカウントアップされると、レジスタ回路１４０Ｔ＋１の格納値である検出信号ＭＡＸが０から１に反転する。このように、レジスタ回路１４０Ｔ＋１はカウント値が所定値に達したことを検出する検出回路として機能する。
【００９５】
レジスタ回路１４００〜１４０Ｔから出力されるデータ（カウント値）は、それぞれ対応するライト回路１５００〜１５０Ｔによって対応するビット線ＲＢＬ０〜ＲＢＬＴに供給され、当該メモリセルにライトバックされる。
【００９６】
これらロウデコーダ１２０、リード回路１３０、カウンタ回路１４０及びライト回路１５０の動作は、コマンド制御回路１６０によって制御される。コマンド制御回路１６０は、アクティブ信号ＩＡＣＴ、リフレッシュ信号ＩＲＥＦ及びリセット信号ＲＥＳＥＴを受け、これらに基づいてアクティブ信号ＲＡＣＴ、カウントアップ信号ＲＣＮＴ、リセット信号ＲＲＳＴ、リード信号ＲＲＥＡＤ、ライト信号ＲＷＲＴを生成する。ここで、アクティブ信号ＲＡＣＴは、ロウデコーダ１２０を活性化させる信号であり、カウントアップ信号ＲＣＮＴはカウンタ回路１４０のカウント値をカウントアップする信号であり、リセット信号ＲＲＳＴはカウンタ回路１４０のカウント値をリセットする信号である。また、リード信号ＲＲＥＡＤはリード回路１３０を活性化させる信号であり、ライト信号ＲＷＲＴはライト回路１５０を活性化させる信号である。
【００９７】
図１０は、コマンド制御回路１６０の回路図である。
【００９８】
図１０に示すように、コマンド制御回路１６０は、アクティブ信号ＩＡＣＴによってセットされるラッチ回路ＳＲ１と、リフレッシュ信号ＩＲＥＦによってセットされるラッチ回路ＳＲ２を備えている。ラッチ回路ＳＲ１の出力信号ＯＵＴ１は、ディレイ素子ＤＬＹ２及びパルス生成回路ＰＬＳ１を介し、リード信号ＲＲＥＡＤとして出力される。また、ラッチ回路ＳＲ２の出力信号ＯＵＴ２は、パルス生成回路ＰＬＳ２を介し、リセット信号ＲＲＳＴとして出力される。
【００９９】
さらに、出力信号ＯＵＴ１，ＯＵＴ２はＮＡＮＤゲート回路Ｇ１に供給され、その出力信号は、ディレイ素子ＤＬＹ１を介してアクティブ信号ＲＡＣＴとして出力される。アクティブ信号ＲＡＣＴは、ディレイ素子ＤＬＹ３を介してカウントアップ信号ＲＣＮＴとして出力される。
【０１００】
さらに、コマンド制御回路１６０は、リード信号ＲＲＥＡＤ及びリセット信号ＲＲＳＴを受けるＮＯＲゲート回路Ｇ２の出力信号によってセットされるラッチ回路ＳＲ３を備えている。ラッチ回路ＳＲ３は、ＮＡＮＤゲート回路Ｇ１の出力信号によってリセットされる。ラッチ回路ＳＲ３の出力信号は、ディレイ素子ＤＬＹ４及びＡＮＤゲート回路Ｇ３を介し、ライト信号ＲＷＲＴとして出力される。ライト信号ＲＷＲＴは、ディレイ素子ＤＬＹ５及びＯＲゲート回路Ｇ４を介してラッチ回路ＳＲ１，ＳＲ２にフィードバックされ、これらをリセットする。また、ラッチ回路ＳＲ１〜ＳＲ３は、リセット信号ＲＥＳＥＴによってもリセットされる。
【０１０１】
なお、図１０には図示しないが、アクティブ信号ＩＡＣＴからライト信号ＲＷＲＴを生成するのとまったく同じロジックにより、アクティブ信号ＴＡＣＴからライト信号ＴＷＲＴを生成するロジックが組まれている。後述のように、アクティブ信号ＩＡＣＴが活性化すると、アクティブ信号ＲＡＣＴ、リード信号ＲＲＥＡＤ、カウントアップ信号ＲＣＮＴ、ライト信号ＲＷＲＴが順次活性化される。同様に、アクティブ信号ＴＡＣＴが活性化すると、アクティブ信号ＲＡＣＴ、リード信号ＲＲＥＡＤ、カウントアップ信号ＲＣＮＴ、（ライト信号ＲＷＲＴではなく）ライト信号ＴＷＲＴが順次活性化される。
【０１０２】
図１１は、外部からアクティブコマンドＡＣＴが発行された場合におけるコマンド制御回路１６０の動作を説明するためのタイミング図である。
【０１０３】
外部からアクティブコマンドＡＣＴが発行されると、アクティブ信号ＩＡＣＴが活性化し、ラッチ回路ＳＲ１がセットされる。これにより出力信号ＯＵＴ１がローレベルに変化し、アクティブ信号ＲＡＣＴ及びリード信号ＲＲＥＡＤがこの順に活性化する。出力信号ＯＵＴ１がローレベルに変化してから、アクティブ信号ＲＡＣＴ及びリード信号ＲＲＥＡＤが活性化するまでのタイミングは、それぞれディレイ素子ＤＬＹ１，ＤＬＹ２の遅延量によって定義される。また、アクティブ信号ＲＡＣＴが活性化すると、ディレイ素子ＤＬＹ３による遅延を経て、カウントアップ信号ＲＣＮＴが活性化する。
【０１０４】
一方、リード信号ＲＲＥＡＤが活性化すると、ラッチ回路ＳＲ３がセットされるため、ディレイ素子ＤＬＹ４による遅延を経て、ライト信号ＲＷＲＴが活性化する。その後、ディレイ素子ＤＬＹ５による遅延を経てエンド信号ＥＮＤが活性化し、ラッチ回路ＳＲ１，ＳＲ３がリセットされ、初期状態に戻る。このように、外部からアクティブコマンドＡＣＴが発行されると、アクティブ信号ＲＡＣＴ、リード信号ＲＲＥＡＤ、カウントアップ信号ＲＣＮＴ、ライト信号ＲＷＲＴがこの順に活性化することになる。
【０１０５】
まず、アクティブ信号ＲＡＣＴが活性化すると、図９に示すロウデコーダ１２０は、ロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）が示すワード線ＲＷＬを選択する。これにより、選択されたワード線ＲＷＬに対応するデータ（カウント値）がビット線ＲＢＬに読み出される。上述の通り、アクセスカウント部１００に入力されるロウアドレスＩＡＤＤは、最下位ビットＡ０が縮退されている。したがって、アクティブ信号ＲＡＣＴに応答して選択されるワード線ＲＷＬは、図７に示す間隔Ｗ１で隣接する２つのワード線ＷＬ（例えば、ワード線ＷＬｎ（０）とワード線ＷＬｎ（１））に対して共通に割り当てられている。
【０１０６】
次に、リード信号ＲＲＥＡＤが活性化すると、ビット線ＲＢＬに読み出されたデータ（カウント値）がリード回路１３０によって増幅され、カウンタ回路１４０にロードされる。図１１に示す例では読み出されたカウント値がｋであり、この値がカウンタ回路１４０にロードされる。
【０１０７】
続いて、カウントアップ信号ＲＣＮＴが活性化すると、カウンタ回路１４０にロードされたカウント値がインクリメントされる。つまり、カウント値がｋからｋ＋１に変化する。そして、ライト信号ＲＷＲＴが活性化すると、更新されたカウント値（ｋ＋１）がライト回路１５０を介してメモリセルアレイ１１０にライトバックされる。
【０１０８】
以上の動作により、入力されたロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）に対応するカウント値がインクリメントされる。かかる動作は、外部からアクティブコマンドＡＣＴが発行されるたびに実行されるため、間隔Ｗ１で隣接する２つのワード線ＷＬを１単位として、ロウアクセスの回数をカウントすることができる。但し、ロウアドレスＩＡＤＤの最下位ビットＡ０が縮退されているため、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれに対するアクセスであるかは区別されない。
【０１０９】
このような動作を繰り返した結果、カウンタ回路１４０に含まれる最上位のレジスタ回路１４０Ｔ＋１の値が０から１に反転すると、つまりカウント値が所定値に達すると、検出信号ＭＡＸがハイレベルに活性化する。検出信号ＭＡＸは、図８に示したアドレス発生部２００に供給される。
【０１１０】
動作テストに際し、アクティブ信号ＴＡＣＴが活性化されたときには、コマンド制御回路１６０はライト信号ＲＷＲＴの代わりにライト信号ＴＷＲＴを活性化させる。ライト信号ＴＷＲＴは、ライト回路１５００〜１５０Ｔに共通入力される。ライト信号ＴＷＲＴが活性化すると、レジスタ回路のカウント値とは関わりなく、ライト回路１５０は所定のテスト値（第１の値）をメモリセルアレイ１１０にライトバックする。カウンタ回路１４０のカウント値が最大値（ＡＬＬ：ＨＩＧＨ）に到達したあとにカウントアップしたときに検出信号ＭＡＸが活性化するので、ライト信号ＴＷＲＴによりカウンタ回路１４０に（ＡＬＬ：ＨＩＧＨ）のテスト値にセットすればよい。このようにセットした上で、メモリセルアレイ１１へのアクセスを行うと、直ちに検出信号ＭＡＸｘを活性化させることができる。
【０１１１】
図１２は、外部からリフレッシュコマンドＲＥＦが発行された場合におけるコマンド制御回路１６０の動作を説明するためのタイミング図である。
【０１１２】
外部からリフレッシュコマンドＲＥＦが発行されると、リフレッシュ信号ＩＲＥＦが活性化し、図１０に示すラッチ回路ＳＲ２がセットされる。これにより、出力信号ＯＵＴ２がローレベルに変化するため、リセット信号ＲＲＳＴ及びアクティブ信号ＲＡＣＴがこの順に活性化する。出力信号ＯＵＴ２がローレベルに変化してから、アクティブ信号ＲＡＣＴが活性化するまでのタイミングは、ディレイ素子ＤＬＹ１の遅延量によって定義される。
【０１１３】
リセット信号ＲＲＳＴが活性化すると、ラッチ回路ＳＲ３がセットされるため、ディレイ素子ＤＬＹ４による遅延を経て、ライト信号ＲＷＲＴが活性化する。その後、ディレイ素子ＤＬＹ５による遅延を経てエンド信号ＥＮＤが活性化し、ラッチ回路ＳＲ２，ＳＲ３がリセットされ、初期状態に戻る。このように、外部からリフレッシュコマンドＲＥＦが発行されると、リセット信号ＲＲＳＴ、アクティブ信号ＲＡＣＴ、ライト信号ＲＷＲＴがこの順に活性化することになる。本例では、カウントアップ信号ＲＣＮＴも活性化しているが、これによる動作はリセット信号ＲＲＳＴによって無視される。なお、リフレッシュコマンドＲＥＦに応答したカウントアップ信号ＲＣＮＴの活性化を禁止する回路構成とすることも可能である。
【０１１４】
また、リセット信号ＲＲＳＴが活性化すると、カウンタ回路１４０を構成するレジスタ回路１４００〜１４０Ｔがリセットされ、これによりカウンタ回路１４０のカウント値が初期値（例えば０）にリセットされる。本例では、その後カウントアップ信号ＲＣＮＴが活性化するが、リセット信号ＲＲＳＴの活性状態が維持されているため、カウンタ回路１４０のカウント値は初期値に保たれる。次に、アクティブ信号ＲＡＣＴが活性化し、リフレッシュアドレスＲＡＤＤ（Ａ１〜Ａ１３）に対応するワード線ＲＷＬが選択される。
【０１１５】
そして、ライト信号ＲＷＲＴが活性化すると、初期化されたカウント値（例えば０）がライト回路１５０を介してメモリセルアレイ１１０に書き込まれる。これにより、当該ワード線ＲＷＬに対応するカウント値が例えば０に初期化される。
【０１１６】
以上の動作により、リフレッシュアドレスＲＡＤＤ（Ａ１〜Ａ１３）に対応するカウント値が初期化される。ここでも、リフレッシュアドレスＲＡＤＤの最下位ビットＡ０が縮退されているため、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれに対するリフレッシュ動作であっても、対応するカウント値はリセットされることになる。
【０１１７】
以上がコマンド制御回路１６０の回路構成及び動作である。このようなコマンド制御回路１６０による制御により、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれがアクセスされた場合であっても、対応するカウント値がカウントアップされ、これが所定値に達すると検出信号ＭＡＸが活性化する。一方、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれがリフレッシュされた場合であっても、対応するカウント値がリセットされる。
【０１１８】
また、外部からリセット信号ＲＥＳＥＴが発行された場合には、メモリセルアレイ１１０に含まれる全てのＳＲＡＭセルがリセットされ、これにより全てのカウント値が例えば０に初期化される。かかる動作は、ロウデコーダ１２０によって全てのワード線ＲＷＬ０〜ＲＷＬ（ｐ−１）／２を選択し、この状態でビット線ＲＢＬ０〜ＲＢＬＴに初期値を与えることによって行われる。
【０１１９】
図１３は、アドレス発生部２００のブロック図である。
【０１２０】
図１３に示すように、アドレス発生部２００は、メモリセルアレイ２１０、ロウデコーダ２２０、アドレスライト回路２３０及びアドレスリード回路２４０を有している。特に限定されるものではないが、メモリセルアレイ２１０は複数のＳＲＡＭ（Static Random Access Memory）セルがマトリクス状に配置された構成を有している。具体的には、ｒ＋１本のワード線ＲＲＷＬ０〜ＲＲＷＬｒと、１３本のビット線ＲＲＢＬ１〜ＲＲＢＬ１３を有し、これらの交点にそれぞれＳＲＡＭセルが配置された構成を有している。
【０１２１】
ワード線ＲＲＷＬ０〜ＲＲＷＬｒの選択は、ライトカウンタ２５０又はリードカウンタ２６０から出力されるロウアドレスＲＡに基づき、リフレッシュ信号ＩＲＥＦに応答して行われる。ライトカウンタ２５０から出力されるロウアドレスＲＡは、アドレスライト回路２３０を用いてメモリセルアレイ２１０にロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む際に参照される。リードカウンタ２６０から出力されるロウアドレスＲＡは、アドレスリード回路２４０を用いてメモリセルアレイ２１０からリフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）を読み出す際に参照される。後述するとおり、メモリセルアレイ２１０に書き込まれるロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）は、アクセス回数が所定値に達したワード線ＷＬｎ（０）又はＷＬｎ（１）を示している。
【０１２２】
アドレスライト回路２３０は、ロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）の各ビットに対応するライト回路２３０１〜２３０１３からなり、ライトカウンタ２５０から出力されるロウアドレスＲＡにロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む役割を果たす。
【０１２３】
一方、アドレスリード回路２４０は、リフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）の各ビットに対応するリード回路２４０１〜２４０１３を含み、リードカウンタ２６０から出力されるロウアドレスＲＡからリフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）を読み出す役割を果たす。また、アドレスリード回路２４０にはＬＳＢ出力回路２４００が含まれており、リフレッシュアドレスＲＡＤＤｂの最下位ビットＡ０は、ＬＳＢ出力回路２４００の出力信号が用いられる。ＬＳＢ出力回路２４００の出力信号であるビットＡ０は、選択信号発生回路２７０から出力されるクロック信号ＣＬＫＡ，ＣＬＫＢに基づいて反転する。
【０１２４】
選択信号発生回路２７０は、選択信号ＰＳＥＬ及びリフレッシュ信号ＩＲＥＦに基づいて、選択信号ＳＥＬ及び上述したクロック信号ＣＬＫＡ，ＣＬＫＢを生成する回路である。選択信号ＳＥＬは、図８に示した選択回路４２に供給され、リフレッシュアドレスＲＡＤＤａ又はＲＡＤＤｂの選択に用いられる他、リフレッシュカウンタ４１にも供給され、リフレッシュ信号ＩＲＥＦに応答したリフレッシュカウンタ４１の更新動作を許可又は禁止するために用いられる。
【０１２５】
選択信号ＰＳＥＬは、追加リフレッシュカウンタ２８０によって生成される。追加リフレッシュカウンタ２８０は、検出信号ＭＡＸに応答して２カウントだけカウントアップし、リフレッシュ信号ＩＲＥＦに応答して１カウントだけカウントダウンする回路であり、カウント値が１以上であれば、選択信号ＰＳＥＬを活性化させる。
【０１２６】
図１４は、追加リフレッシュカウンタ２８０及び選択信号発生回路２７０の動作を説明するためのタイミング図である。
【０１２７】
図１４に示す例では、時刻ｔ３１，ｔ３２においてアクティブ信号ＩＡＣＴが活性化し、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４，ｔ４５においてリフレッシュ信号ＩＲＥＦが活性化している。また、時刻ｔ３１，ｔ３２におけるアクティブ信号ＩＡＣＴの活性化に応答して、いずれも検出信号ＭＡＸが活性化している。このことは、時刻ｔ３１のアクティブ信号ＩＡＣＴに応答したロウアクセスによって、あるワード線ＷＬのアクセス回数が所定値を超え、さらに、時刻ｔ３２のアクティブ信号ＩＡＣＴに応答したロウアクセスによって、別のワード線ＷＬのアクセス回数が所定値を超えたことを意味している。
【０１２８】
この場合、検出信号ＭＡＸの１回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「０」から「２」にカウントアップされ、検出信号ＭＡＸの２回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「２」から「４」にカウントアップされる。また、追加リフレッシュカウンタ２８０のカウント値が「１」以上となったことに応答して、選択信号ＰＳＥＬがハイレベルに活性化する。
【０１２９】
その後、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４におけるリフレッシュ信号ＩＲＥＦの活性化に応答して、追加リフレッシュカウンタ２８０のカウント値は、「３」、「２」、「１」、「０」とカウントダウンされ、選択信号ＰＳＥＬがローレベルに戻る。なお、時刻ｔ４５においてもリフレッシュ信号ＩＲＥＦが活性化されているが、この時点では、既に追加リフレッシュカウンタ２８０のカウント値が最小値（０）となっているため、その値は変化しない。
【０１３０】
図１５は、選択信号発生回路２７０の回路図である。
【０１３１】
図１５に示すように、選択信号発生回路２７０は、リフレッシュ信号ＩＲＥＦに応答して選択信号ＰＳＥＬをラッチするラッチ回路２７１を備えており、その出力信号が選択信号ＰＳＥＬとして用いられる。このため、選択信号ＳＥＬは、選択信号ＰＳＥＬがハイレベルに活性化した後、次のリフレッシュ信号ＩＲＥＦ（図１４に示す時刻ｔ４１のリフレッシュ信号ＩＲＥＦ）に応答してハイレベルに変化する。また、選択信号ＰＳＥＬがローレベルに非活性化した後、次のリフレッシュ信号ＩＲＥＦ（図１４に示す時刻ｔ４５のリフレッシュ信号ＩＲＥＦ）に応答してローレベルに戻る。
【０１３２】
さらに、選択信号ＳＥＬ及びリフレッシュ信号ＩＲＥＦは、図１５に示すゲート回路Ｇ５に供給され、これにより、選択信号ＳＥＬがハイレベルに活性化されていることを条件として、リフレッシュ信号ＩＲＥＦに基づいてラッチ回路２７２，２７３が交互に選択される。選択されたラッチ回路２７２，２７３は、その出力信号を反転させるため、リフレッシュ信号ＩＲＥＦに応答してクロック信号ＣＬＫＡ，ＣＬＫＢが交互に活性化することになる。このことは、選択信号ＳＥＬがハイレベルに活性化されている場合、リフレッシュ信号ＩＲＥＦが活性化する度に、ＬＳＢ出力回路２４００の出力信号であるビットＡ０が反転することを意味している。
【０１３３】
また、図１３に示すように、アドレス発生部２００を構成する所定の回路ブロックにはリセット信号ＲＥＳＥＴが供給されており、これが活性化すると当該回路ブロックは初期状態にリセットされる。例えば、メモリセルアレイ２１０に保持されたデータは、リセット信号ＲＥＳＥＴに応答して全てリセットされる。かかる動作は、ロウデコーダ２２０によって全てのワード線ＲＲＷＬ０〜ＲＲＷＬｒを選択した状態で、アドレスライト回路２３０からメモリセルアレイ２１０に初期値を出力することにより行うことができる。
【０１３４】
次に、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作について説明する。
【０１３５】
図１６は、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【０１３６】
図１６に示す例では、時刻ｔ５０に外部からアクティブコマンドＡＣＴが発行され、時刻ｔ６１，ｔ６２，ｔ６３，ｔ６４に外部からリフレッシュコマンドＲＥＦが発行されたケースを示している。図示しないが、時刻ｔ５０以前においても、アクティブコマンドＡＣＴの発行による多数回のロウアクセスが行われており、これによってアクセスカウント部１００のロウアドレスＡｄｄｎに対応するカウント値は、所定値−１までカウントアップされている。上述の通り、アクセスカウント部１００に入力されるロウアドレスＩＡＤＤは最下位ビットＡ０が縮退されているため、上記ロウアドレスＡｄｄｎは、ロウアドレスＡｄｄｎ（０）が割り当てられたワード線ＷＬｎ（０）とロウアドレスＡｄｄｎ（１）が割り当てられたワード線ＷＬｎ（１）の両方に対して共通である。また、時刻ｔ５０以前においては、追加リフレッシュカウンタ２８０のカウント値は０である。
【０１３７】
この状態で、時刻ｔ５０にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｎが入力されると、図９に示すレジスタ回路１４０Ｔ＋１の値である検出信号ＭＡＸが活性化する。検出信号ＭＡＸが活性化すると、図１３に示す追加リフレッシュカウンタ２８０のカウント値が０から２に変化し、選択信号ＰＳＥＬがハイレベルとなる。さらに、検出信号ＭＡＸの活性化に応答してアドレスライト回路２３０が活性化するため、アクティブコマンドＡＣＴとともに入力されたロウアドレスＩＡＤＤ（Ａｄｄｎ）がメモリセルアレイ２１０に書き込まれる。ロウアドレスＩＡＤＤ（Ａｄｄｎ）の書き込み先は、ライトカウンタ２５０によって例えばワード線ＲＲＷＬ０が指定される。
【０１３８】
但し、この時点ではまだ選択信号ＳＥＬはローレベルであり、したがって選択回路４２はリフレッシュカウンタ４１の出力であるリフレッシュアドレスＲＡＤＤａを選択する。図１６に示す例では、この時点におけるリフレッシュアドレスＲＡＤＤａの値はＡｄｄｍ（０）であり、したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｍ（０）である。ここでＡｄｄｍ（０）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が０であることを意味する。
【０１３９】
次に、時刻ｔ６１において外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３３はリフレッシュ信号ＩＲＥＦを活性化させる。上述の通り、この時点におけるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（０）であることから、ロウデコーダ１２は、ロウアドレスＡｄｄｍ（０）が示すワード線ＷＬｍにアクセスする。これにより、ワード線ＷＬｍ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。
【０１４０】
また、リフレッシュ信号ＩＲＥＦの活性化に応答して、リフレッシュカウンタ４１のカウント値がＡｄｄｍ（１）に更新されるとともに、リードカウンタ２６０によってワード線ＲＲＷＬ０が指定される。ここでＡｄｄｍ（１）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が１であることを意味する。これにより、アドレスリード回路２４０からは、ワード線ＲＲＷＬ０に対応するロウアドレスに格納されたリフレッシュアドレスＲＡＤＤｂ（Ａｄｄｎ）が出力される。この時点では、クロック信号ＣＬＫＡが活性化しているため、ＬＳＢ出力回路２４００の値は０であり、したがってリフレッシュアドレスＲＡＤＤｂの値はＡｄｄｎ（０）である。ここでＡｄｄｎ（０）とは、上位ビットＡ１〜Ａ１３の値がｎであり、最下位ビットＡ０の値が０であることを意味する。
【０１４１】
さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して選択信号ＳＥＬがハイレベルに変化するため、選択回路４２はアドレスレジスタ６１の出力であるリフレッシュアドレスＲＡＤＤｂを選択することになる。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｎ（０）となる。また、追加リフレッシュカウンタ２８０のカウント値が２から１にデクリメントされる。
【０１４２】
さらに、図１２を用いて説明した動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍに対応するカウント値が初期化される。Ａｄｄｍに対応するカウント値は、ワード線ＷＬｍ（０）とワード線ＷＬｍ（１）に対する共通のカウント値であるが、これらワード線はロウアドレスの最下位ビットＡ０のみが異なるため、ワード線ＷＬｍ（０）がリフレッシュされてからワード線ＷＬｍ（１）がリフレッシュされるまでの時間は非常に短時間であると考えられる。この点を考慮して、実際にワード線ＷＬｍ（０）及びＷＬｍ（１）のいずれがリフレッシュされたかにかかわらず、一方がリフレッシュされれば両者に対応するカウント値をリセットしている。
【０１４３】
そして、時刻ｔ６２において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎ（０）が示すワード線ＷＬｎ（０）にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ（１）ではなく、アドレスリード回路２４０から出力されるロウアドレスＡｄｄｎ（０）に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｎ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。さらに、図１２を用いて説明した動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎに対応するカウント値が初期化される。
【０１４４】
また、この時点においては選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、追加リフレッシュカウンタ２８０のカウント値が１から０にデクリメントされる。これにより、選択信号ＰＳＥＬはローレベルに変化する。
【０１４５】
さらに、リフレッシュ信号ＩＲＥＦに応答して、選択信号発生回路２７０はクロック信号ＣＬＫＢを活性化させる。これにより、ＬＳＢ出力回路２４００の値は１となり、リフレッシュアドレスＲＡＤＤｂの値がＡｄｄｎ（１）に変化する。ここでＡｄｄｎ（１）とは、上位ビットＡ１〜Ａ１３の値がｎであり、最下位ビットＡ０の値が１であることを意味する。
【０１４６】
時刻ｔ６３においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ（１）が示すワード線ＷＬｎ（１）にアクセスする。つまり、アドレスリード回路２４０から出力されるロウアドレスＡｄｄｎ（１）に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。
【０１４７】
また、この時点においても選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、リフレッシュ信号ＩＲＥＦの活性化に応答して、選択信号ＳＥＬがローレベルに変化する。これにより、選択回路４２はリフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤａを選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（１）となる。
【０１４８】
そして、時刻ｔ６４においてリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｍ（１）が示すワード線ＷＬｍ（１）にアクセスする。つまり、通常通り、リフレッシュカウンタ４１が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号ＩＲＥＦの活性化に応答してリフレッシュカウンタ４１のカウント値がＡｄｄｍ＋１（０）に更新される。さらに、図１２を用いて説明した動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍ＋１に対応するカウント値が初期化される。
【０１４９】
このように、ロウアドレスＡｄｄｎが示すワード線ＷＬｎ（０）及びワード線ＷＬｎ（１）に対する合計のロウアクセスの回数が所定値に達すると、これらワード線ＷＬｎ（０），ＷＬｎ（１）に対して追加的なリフレッシュ動作が実行される。本実施形態では、ロウアドレスＩＡＤＤの最下位ビットＡ０を縮退させていることから、ワード線ＷＬｎ（０），ＷＬｎ（１）のいずれがディスターブを受けているかにかかわらず、間隔Ｗ１で隣接するこれらワード線ＷＬｎ（０），ＷＬｎ（１）の両方に対して追加的なリフレッシュ動作が行われる。このため、アクセスカウント部１００に含まれるメモリセルアレイ１１０の容量を半分に削減することができる。
【０１５０】
しかも、メモリセルアレイ１１０，２１０を用いて、アクセス回数のカウントや追加的にリフレッシュ動作を行うべきロウアドレスの保持を行っていることから、フリップフロップ回路などを用いた場合と比べて、チップ上における占有面積を削減することも可能となる。
【０１５１】
図１７は、アクセスカウント部１００の第２構成例におけるブロック図である。
【０１５２】
第２構成例においては、アクティブ信号ＴＡＣＴが活性化されたとき、ライト信号ＲＷＲＴの代わりにライト信号ＴＷＲＴが活性化され、リード信号ＲＲＥＡＤに代わりにリード信号ＴＲＥＡＤが活性化される。また、ライト回路１５００〜１５０Ｔの後段には判定回路１７００〜１７０Ｔが接続される。各判定回路１７０には、ライト信号ＴＷＲＴとリード信号ＴＲＥＡＤが入力され、その出力は判定回路１８０に入力される。判定回路１８０の出力がチェック信号ＣＨＥＣＫである。
【０１５３】
第２構成例においては、各ライト回路１５０は所定のテスト値（第１の値）をあらかじめ保持している。第１実施形態の第２構成例と同様、保持するテスト値は任意である。アクティブ信号ＴＡＣＴが活性化されると、ライト信号ＴＷＲＴに反応してライト回路１５０はレジスタ回路１４０から出力されたカウント値ではなく、保持しているテスト値をメモリセルアレイ１１０にライトバックする。また、このテスト値を判定回路１７０に出力し、判定回路１７０はテスト値（第２の値）をラッチする。
【０１５４】
続いてアクティブ信号ＴＡＣＴが活性化されると、今度はリード信号ＴＲＥＡＤに反応してリード回路１３０はメモリセルアレイ１１０からカウント値を読み出す。メモリセルアレイ１１０が正常であれば、さきほど書き込まれたテスト値（第１の値）がカウント値として読み出される。読み出されたカウント値は、レジスタ回路およびライト回路を経由して判定回路１７０に送られる。判定回路１７０は、前回にラッチしていたカウント値（テスト値）と、メモリセルアレイ１１０から読み出されたカウント値が一致しているか否かを判定する。メモリセルアレイ１１０の情報保持機能に欠陥がなければ、１回目のアクティブ信号ＴＡＣＴによりテスト値がメモリセルアレイ１１０に書き込まれ、２回目のアクティブ信号ＴＡＣＴによりメモリセルアレイ１１０に実際に書き込まれたカウント値とテスト値が一致する。判定回路１７０は、ＸＯＲ回路でもよい。判定回路１８０は、いずれかの判定回路１７０において不一致（すなわち情報記録ミス）が検出されるとチェック信号ＣＨＥＣＫを非活性化することにより、メモリセルアレイ１１０の不具合を通知する。
【０１５５】
図１８は、アクセスカウント部１００の第３構成例におけるブロック図である。
【０１５６】
第３構成例においては、更に、レジスタ回路１４０とライト回路１５０の間にセレクタ１９００〜１９０Ｔが接続される。各セレクタ１９０には、レジスタ回路１４０からの出力とライト信号ＴＷＲＴとカウント設定信号ＴＣＯＵＮＴが入力され、セレクタ１９０の出力はライト回路１５０に入力される。判定回路１８０の出力がチェック信号ＣＨＥＣＫである点は第２構成例と同じである。
【０１５７】
第３構成例においては、カウント設定信号ＴＣＯＵＮＴによりテスト値が指定される。基本的な動作プロセスは第２構成例と同じである。アクティブ信号ＴＡＣＴが活性化されると、ライト信号ＴＷＲＴに反応してセレクタ１９０はカウント設定信号ＴＣＯＵＮＴによりテスト値をライト回路１５０に供給する。ライト回路１５０はテスト値をメモリセルアレイ１１０にライトバックするとともに判定回路１７０にも出力し、判定回路１７０はテスト値をラッチする。
【０１５８】
続いてアクティブ信号ＴＡＣＴが活性化されると、今度はリード信号ＴＲＥＡＤに反応してリード回路１３０はメモリセルアレイ１１０からカウント値を読み出す。メモリセルアレイ１１０が正常であればテスト値がカウント値として読み出される。読み出されたカウント値は、レジスタ回路、セレクタ１９０およびライト回路を経由して判定回路１７０に送られる。判定回路１７０は、前回にラッチしていたテスト値と、メモリセルアレイ１１０から読み出されたカウント値が一致しているか否かを判定する。判定回路１８０は、いずれかの判定回路１７０において不一致（すなわち情報記録ミス）が検出されるとチェック信号ＣＨＥＣＫを非活性化することにより、メモリセルアレイ１１０の不具合を通知する。
【０１５９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１６０】
４  半導体基板
６  素子分離領域
１０  半導体装置
１１  メモリセルアレイ
１２  ロウデコーダ
１３  カラムデコーダ
１４  モードレジスタ
１５  リードライトアンプ
１６  入出力回路
３１  コマンドアドレス回路
３２  アドレスラッチ回路
３３  コマンドデコード回路
３４  クロック入力回路
３５  内部クロック発生回路
３６  タイミングジェネレータ
３７  内部電源発生回路
３８  キャリブレーション回路
４０  リフレッシュ制御回路
４１  リフレッシュカウンタ
４２  選択回路
５０  アクセスカウント部
５１  アクセスカウンタ
５１０〜５１ｐ  カウンタ回路
５２  アクセスカウンタ制御回路
５３  上限判定回路
６０  アドレス発生部
６１  アドレスレジスタ
６１０〜６１ｑ  レジスタ回路
６２  アドレスポインタ
６３  アドレス書き込み回路
１００  アクセスカウント部
１１０  メモリセルアレイ
１２０  ロウデコーダ
１３０  リード回路
１４０  カウンタ回路
１４００〜１４０Ｔ  カウンタ回路
１５０  ライト回路
１６０  コマンド制御回路
１７０  判定回路
１８０  判定回路
１９０  セレクタ
２００  アドレス発生部
２１０  メモリセルアレイ
２２０  ロウデコーダ
２３０  アドレスライト回路
２４０  アドレスリード回路
２５０  ライトカウンタ
２６０  リードカウンタ
２７０  選択信号発生回路
２８０  追加リフレッシュカウンタ
ＡＤＤ  アドレス信号
ＢＬ  ビット線
ＣＨＥＣＫ  チェック信号
ＣＫ  クロック信号
ＣＯＭ  コマンド信号
Ｃｐ  寄生容量
ＤＱ  ライトデータ
ＩＡＣＴ  アクティブ信号
ＩＡＤＤ  アドレス信号
ＩＣＬＫ  内部クロック信号
ＩＣＯＬ  カラム信号
ＩＲＥＦ  リフレッシュ信号
ＭＡＸ  検出信号
ＭＣ  メモリセル
ＭＲＳ  モードレジスタセット信号
Ｐ１，Ｐ２  ポインタ制御信号
ＰＳＥＬ  選択信号
ＲＡＣＴ  アクティブ信号
ＲＡＤＤ  リフレッシュアドレス
ＲＢＬ  ビット線
ＲＲＢＬ  ビット線
ＲＣＮＴ  カウントアップ信号
Ｒｅ  外部抵抗
ＲＥＳＥＴ  リセット信号
ＲＲＥＡＤ  リード信号
ＲＲＳＴ  リセット信号
ＲＲＷＬ  ワード線
ＲＷＬ  ワード線
ＲＷＲＴ  ライト信号
ＳＥＬ  選択信号
ＴＡＣＴ  アクティブ信号
ＴＣＯＵＮＴ  カウント設定信号
ＴＥＳＴ１  テスト入力端子
ＴＥＳＴ２  テスト出力端子
Ｔｒ  セルトランジスタ
ＴＲＥＡＤ  リード信号
ＴＷＲＴ  ライト信号
ＷＬ  ワード線
ＺＱＣ  キャリブレーション信号
ＺＱＶＲＥＦ  基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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