(57)【要約】【課題】従来技術に比較して面積又は消費電力を縮小できるＡ／Ｄ変換装置を提供する。【解決手段】互いに縦続接続された巡回サブＡ／Ｄ変換回路１０−１〜１０−Ｎと、タイミング制御部３と、デジタル信号処理部４とを備える。巡回サブＡ／Ｄ変換回路１０−ｎは、出力アナログ電圧Ｖｏをデジタル電圧ＤにＡ／Ｄ変換するサブＡ／Ｄ変換器３と、デジタル電圧Ｄをアナログ電圧にＤ／Ａ変換するＤ／Ａ変換器１４とを備える。電圧ＶｉからＤ／Ａ変換器からのアナログ電圧を減算する減算器１１と、減算結果の電圧を乗算して乗算結果の出力アナログ電圧ＶｏをサブＡ／Ｄ変換器１３及び巡回サブＡ／Ｄ変換回路１０−（ｎ＋１）に出力する乗算器１２とを備える。タイミング制御部３は、減算器１１及び乗算器１２の処理と、サブＡ／Ｄ変換器１３の処理とを巡回して繰り返すことにより、電圧Ｖｉをデジタル値に巡回サブＡ／Ｄ変換して出力するように制御する。【選択図】図１
2015128221.tif 000002
【特許請求の範囲】
【請求項１】
互いに縦続接続された複数段の巡回サブＡ／Ｄ変換回路と、
上記各段の巡回サブＡ／Ｄ変換回路の動作のタイミングを制御するタイミング制御部と、
上記各段の巡回サブＡ／Ｄ変換回路からの各デジタル電圧に基づいて、入力電圧をデジタル値に変換するデジタル信号処理部とを備えるＡ／Ｄ変換装置であって、
上記各段の巡回サブＡ／Ｄ変換回路は、
当該巡回サブＡ／Ｄ変換回路からの出力アナログ電圧をデジタル電圧にＡ／Ｄ変換して出力するサブＡ／Ｄ変換器と、
上記サブＡ／Ｄ変換器からのデジタル電圧をアナログ電圧にＤ／Ａ変換して出力するＤ／Ａ変換器と、
当該巡回サブＡ／Ｄ変換回路に入力される電圧から上記Ｄ／Ａ変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器と、
上記減算器からの減算結果の電圧を所定の乗数で乗算して乗算結果の上記出力アナログ電圧を上記サブＡ／Ｄ変換器及び次段の巡回サブＡ／Ｄ変換回路に出力する乗算器とを備え、
上記タイミング制御部は、上記減算器及び上記乗算器の処理と、上記サブＡ／Ｄ変換器の処理とを巡回して繰り返すことにより、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換して出力するように、当該巡回サブＡ／Ｄ変換回路を制御することを特徴とするＡ／Ｄ変換装置。
【請求項２】
上記各段の巡回サブＡ／Ｄ変換回路は、
当該巡回サブＡ／Ｄ変換回路に入力される電圧を入力して上記減算器に出力するか否かを切り換える第１のスイッチと、
上記出力アナログ電圧を帰還して上記減算器に出力するか否かを切り替える第２のスイッチとをさらに備え、
上記タイミング制御部は、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換するとき、上記第１のスイッチをオフして上記第２のスイッチをオンする一方、当該巡回サブＡ／Ｄ変換回路から上記出力アナログ電圧を次段の巡回サブＡ／Ｄ変換回路に出力するとき、上記第１のスイッチをオンして上記第２のスイッチをオフするように制御することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
上記各段の巡回サブＡ／Ｄ変換回路は、
上記サブＡ／Ｄ変換器からのデジタル電圧を入力して上記Ｄ／Ａ変換器に出力するか否かを切り替える第３のスイッチをさらに備え、
上記Ａ／Ｄ変換装置は、
当該巡回サブＡ／Ｄ変換回路の上記サブＡ／Ｄ変換器からのデジタル電圧を入力して次段の巡回サブＡ／Ｄ変換回路の上記Ｄ／Ａ変換器に出力するか否かを切り替える第４のスイッチをさらに備え、
上記タイミング制御部は、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換するとき、上記第３のスイッチをオンして上記第４のスイッチをオフする一方、当該巡回サブＡ／Ｄ変換回路から上記出力アナログ電圧を次段の巡回サブＡ／Ｄ変換回路に出力するとき、上記第３のスイッチをオフして上記第４のスイッチをオンするように制御することを特徴とする請求項１または２に記載のＡ／Ｄ変換装置。
【請求項４】
上記タイミング制御部は、上記各段の巡回サブＡ／Ｄ変換回路において互いに異なる処理速度で、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換して出力するように、当該巡回サブＡ／Ｄ変換回路を制御することを特徴とする請求項１〜３のうちのいずれか１つに記載のＡ／Ｄ変換装置。
【請求項５】
上記タイミング制御部は、上記各段の巡回サブＡ／Ｄ変換回路において互いに異なる回数、上記減算器及び上記乗算器の処理と上記サブＡ／Ｄ変換器の処理とを巡回して繰り返すことにより、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換して出力するように、当該巡回サブＡ／Ｄ変換回路を制御することを特徴とする請求項１〜４のうちのいずれか１つに記載のＡ／Ｄ変換装置。
【請求項６】
上記タイミング制御部は、上記各段の巡回サブＡ／Ｄ変換回路における上記減算器及び上記乗算器の処理と上記サブＡ／Ｄ変換器の処理とを巡回して繰り返す回数と処理速度との積を、全段の巡回サブＡ／Ｄ変換回路に対して同一にするように、当該巡回サブＡ／Ｄ変換回路を制御することを特徴とする請求項１〜５のうちのいずれか１つに記載のＡ／Ｄ変換装置。
【請求項７】
初段の上記巡回サブＡ／Ｄ変換回路において、上記乗算器の乗数が２であるとき、上記サブＡ／Ｄ変換器は当該出力アナログ電圧を３値のデジタル電圧にＡ／Ｄ変換して出力する一方、初段から後段の少なくともいずれか１つの上記巡回サブＡ／Ｄ変換回路において、上記乗算器の乗数が４であるとき、上記サブＡ／Ｄ変換器は当該出力アナログ電圧を７値のデジタル電圧にＡ／Ｄ変換して出力することを特徴とする請求項１〜６のうちのいずれか１つに記載のＡ／Ｄ変換装置。
【請求項８】
上記タイミング制御部は、初段の上記巡回サブＡ／Ｄ変換回路において、上記乗算器に上記入力電圧を乗数１で乗算して乗算結果の上記出力アナログ電圧を上記サブＡ／Ｄ変換器に出力させ、次いで２以上の上記所定の乗数で上記減算器及び上記乗算器の処理と上記サブＡ／Ｄ変換器の処理とを巡回して繰り返すように、当該巡回サブＡ／Ｄ変換回路を制御することを特徴とする請求項１〜７のうちのいずれか１つに記載のＡ／Ｄ変換装置。
【請求項９】
請求項１〜８のうちのいずれか１つに記載のＡ／Ｄ変換装置を含むことを特徴とするイメージセンサ装置。
【請求項１０】
請求項９に記載のイメージセンサ装置を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば巡回型Ａ／Ｄ変換装置などのアナログ／デジタル（Ａ／Ｄ）変換装置と、それを備えたイメージセンサ装置、及び半導体装置に関する。
【背景技術】
【０００２】
従来のＡ／Ｄ変換装置に巡回型Ａ／Ｄ変換装置と呼ばれるものがあり、巡回型Ａ／Ｄ変換装置はイメージセンサ装置、特にＣＭＯＳイメージセンサ装置のカラム回路に集積化して用いられている。巡回型Ａ／Ｄ変換装置は、イメージセンサ装置からの信号を短時間で読み出す機能を備えたイメージセンサ装置や高速撮像用のイメージセンサ装置において有用であることが知られている。
【０００３】
特許文献１は、面積と消費電力を抑える目的のイメージセンサ装置用Ａ／Ｄ変換アレイを開示している。特許文献１のイメージセンサ装置用Ａ／Ｄ変換アレイは、入力信号に基づいて演算処理した後、比較器によりサブＡ／Ｄ変換するとともに、演算処理された信号は再度入力に戻される。この信号を演算処理して再度サブＡ／Ｄ変換し、同様の動作を巡回的に繰り返す。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の巡回型Ａ／Ｄ変換装置では、同一の回路においてサブＡ／Ｄ変換処理を巡回的に行うため、巡回的なサブＡ／Ｄ変換処理の所定のサイクルにおいて速度、面積、及び電力の非常に無駄な損失を生じていた。具体的には、巡回型Ａ／Ｄ変換装置はアナログ電圧を上位ビットから順にＡ／Ｄ変換を行うため、下位ビットをＡ／Ｄ変換するサイクルになるとともにＡ／Ｄ変換の精度は低くてよくなる。一方、所望の精度を確保するためには上位ビットのＡ／Ｄ変換に合わせて回路が生成されるため、下位ビットのＡ／Ｄ変換にとっては必要以上の精度となり、回路の面積及び消費電流を増大させてしまう。そのため、Ａ／Ｄ変換装置をイメージセンサ装置のカラム回路に集積化して複数並べた場合、面積や消費電力が大きくなるという問題があった。
【０００５】
本発明の目的は、従来技術に比較して面積又は消費電力を縮小することができるＡ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るＡ／Ｄ変換装置は、互いに縦続接続された複数段の巡回サブＡ／Ｄ変換回路と各段の巡回サブＡ／Ｄ変換回路の動作のタイミングを制御するタイミング制御部とを備える。Ａ／Ｄ変換装置は、各段の巡回サブＡ／Ｄ変換回路からの各デジタル電圧に基づいて、入力電圧をデジタル値に変換するデジタル信号処理部を備える。各段の巡回サブＡ／Ｄ変換回路は、巡回サブＡ／Ｄ変換回路からの出力アナログ電圧をデジタル電圧にＡ／Ｄ変換して出力するサブＡ／Ｄ変換器と、サブＡ／Ｄ変換器からのデジタル電圧をアナログ電圧にＤ／Ａ変換して出力するＤ／Ａ変換器とを備える。各段の巡回サブＡ／Ｄ変換回路は、巡回サブＡ／Ｄ変換回路に入力される電圧からＤ／Ａ変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器を備える。各段の巡回サブＡ／Ｄ変換回路は、減算器からの減算結果の電圧を所定の乗数で乗算して乗算結果の出力アナログ電圧をサブＡ／Ｄ変換器及び次段の巡回サブＡ／Ｄ変換回路に出力する乗算器とを備える。タイミング制御部は、減算器及び乗算器の処理とサブＡ／Ｄ変換器の処理とを巡回して繰り返すことにより、巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換して出力するように、巡回サブＡ／Ｄ変換回路を制御する。
【発明の効果】
【０００７】
本発明に係るＡ／Ｄ変換装置によれば、従来技術に比較して面積又は消費電力を縮小することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換装置１の構成を示すブロック図である。
【図２】図１の巡回サブＡ／Ｄ変換回路１０−ｎの構成を示す回路図である。
【図３】図２の巡回サブＡ／Ｄ変換回路１０−ｎの入出力特性を示すグラフである。
【図４】図１のＡ／Ｄ変換装置１のＡ／Ｄ変換処理動作を示すフローチャートである。
【図５】図１の巡回サブＡ／Ｄ変換回路１０−１，１０−２の動作を示すタイミングチャートである。
【図６】段数Ｎ＝２を有するＡ／Ｄ変換装置１の動作を示すブロック図である。
【図７】図６のＡ／Ｄ変換装置１の動作を示すタイミングチャートである。
【図８】図６のＡ／Ｄ変換装置１を備えるイメージセンサ装置５の構成を示す平面図である。
【図９】段数Ｎ＝４を有するＡ／Ｄ変換装置１を備えるイメージセンサ装置５の構成を示す平面図である。
【図１０】段数Ｎ＝３を有するＡ／Ｄ変換装置１の動作を示すブロック図である。
【図１１】図１０のＡ／Ｄ変換装置１の動作を示すタイミングチャートである。
【図１２】段数Ｎ＝２を有するＡ／Ｄ変換装置１の動作を示すブロック図である。
【図１３】図１２のＡ／Ｄ変換装置１の動作を示すタイミングチャートである。
【図１４】段数Ｎ＝２を有する本発明の第２の実施形態に係るＡ／Ｄ変換装置１Ａの動作を示すブロック図である。
【図１５】図１４の巡回サブＡ／Ｄ変換回路１０−２Ａの入出力特性を示すグラフである。
【図１６】図１４の巡回サブＡ／Ｄ変換回路１０−１，１０−２Ａの特性を示すグラフである。
【図１７】図１４のＡ／Ｄ変換装置１Ａの動作を示すタイミングチャートである。
【図１８】本発明の第３の実施形態に係るＡ／Ｄ変換装置１Ｂの動作を示すフローチャートである。
【図１９】図１８のＡ／Ｄ変換装置１Ｂの動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
第１の実施形態．
図１は、本発明の第１の実施形態に係るＡ／Ｄ変換装置１の構成を示すブロック図である。図１のＡ／Ｄ変換装置１は、演算回路部２と、タイミング制御部３と、デジタル信号処理部４とを備えて構成される。演算回路部２は、複数Ｎ段の巡回サブＡ／Ｄ変換回路１０−１〜１０−Ｎと、スイッチＳＷ４−１〜ＳＷ４−（Ｎ−１）とを備える。各巡回サブＡ／Ｄ変換回路１０−ｎ（ｎ＝１，２，…，Ｎ）は、それぞれ減算器１１と、乗算器１２と、サブＡ／Ｄ変換器１３と、Ｄ／Ａ変換器１４と、スイッチＳＷ１〜３とを備える。
【００１０】
図１のＡ／Ｄ変換装置１の演算回路部２において、Ｎ段の巡回サブＡ／Ｄ変換回路１０−１〜１０−Ｎは互いに縦続接続され、アナログ信号の入力電圧Ｖｉｎは巡回サブＡ／Ｄ変換回路１０−１のスイッチＳＷ１を介して減算器１１に入力される。巡回サブＡ／Ｄ変換回路１０−１において、減算器１１は入力電圧ＶｉｎとＤ／Ａ変換器１４の出力値とを減算して、減算結果の電圧を乗数２の乗算器１２を介して出力アナログ電圧ＶｏとしてサブＡ／Ｄ変換器１３に出力する。サブＡ／Ｄ変換器１３は出力アナログ電圧Ｖｏをデジタル電圧ＤにＡ／Ｄ変換してデジタル信号処理部４に出力するとともに、スイッチＳＷ２を介してＤ／Ａ変換器１４に出力する。Ｄ／Ａ変換器１４はデジタル電圧Ｄをアナログ電圧にＤ／Ａ変換して減算器１１に出力する。また、出力電圧ＶｏはスイッチＳＷ３を介して減算器１１に帰還されて入力される。巡回サブＡ／Ｄ変換回路１０−１が巡回サブＡ／Ｄ変換処理を実行して得られた巡回最終出力電圧Ｖｏは出力電圧Ｖｏｕｔ１として次段の巡回サブＡ／Ｄ変換回路１０−２のスイッチＳＷ１を介して減算器１１に出力する。このとき巡回サブＡ／Ｄ変換回路１０−１のサブＡ／Ｄ変換器１３は巡回最終出力電圧Ｖｏをデジタル電圧ＤにＡ／Ｄ変換して、スイッチＳＷ４−１を介して巡回サブＡ／Ｄ変換回路１０−２のＤ／Ａ変換器１４に出力する。巡回サブＡ／Ｄ変換回路１０−２は巡回サブＡ／Ｄ変換回路１０−１と同様に構成され、巡回サブＡ／Ｄ変換処理を実行して巡回最終出力電圧Ｖｏを出力電圧Ｖｏｕｔ２として次段の巡回サブＡ／Ｄ変換回路１０−３のスイッチＳＷ１を介して減算器１１に出力する。このとき巡回サブＡ／Ｄ変換回路１０−２のサブＡ／Ｄ変換器１３は巡回最終出力電圧Ｖｏをデジタル電圧ＤにＡ／Ｄ変換して、スイッチＳＷ４−２を介して巡回サブＡ／Ｄ変換回路１０−３のＤ／Ａ変換器１４に出力する。
【００１１】
以下同様にして、巡回サブＡ／Ｄ変換回路１０−ｎ（ｎ＝３，４，…，Ｎ−１）は巡回サブＡ／Ｄ変換回路１０−１，１０−２と同様に構成される。巡回サブＡ／Ｄ変換回路１０−ｎは巡回サブＡ／Ｄ変換処理を同様に実行して巡回最終出力電圧Ｖｏを出力電圧Ｖｏｕｔｎとして次段の巡回サブＡ／Ｄ変換回路１０−（ｎ＋１）のスイッチＳＷ１を介して減算器１１に出力する。このとき巡回サブＡ／Ｄ変換回路１０−ｎのサブＡ／Ｄ変換器１３は巡回最終出力電圧Ｖｏをデジタル電圧ＤにＡ／Ｄ変換して、スイッチＳＷ４−ｎを介して巡回サブＡ／Ｄ変換回路１０−（ｎ＋１）のＤ／Ａ変換器１４に出力する。さらに、巡回サブＡ／Ｄ変換回路１０−Ｎは巡回サブＡ／Ｄ変換回路１０−１，１０−２，…１０−（Ｎ−１）と同様に構成され、巡回サブＡ／Ｄ変換処理を実行して巡回最終出力電圧Ｖｏを出力する。なお、スイッチＳＷ１〜ＳＷ３，ＳＷ４−ｎは詳細後述されるように、タイミング制御部３によってオン／オフ制御される。タイミング制御部３は例えばＣＰＵで構成される。デジタル信号処理部４は、各巡回サブＡ／Ｄ変換回路１０−ｎから出力されるデジタル電圧Ｄに基づいて、アナログ入力電圧Ｖｉｎをデジタル値にＡ／Ｄ変換したＡ／Ｄ変換値を出力する。
【００１２】
図２は、図１の巡回サブＡ／Ｄ変換回路１０−ｎ（ｎ＝１，２，…，Ｎ）の構成を示す回路図である。図２の巡回サブＡ／Ｄ変換回路１０−ｎはそれぞれ容量値Ｃ１〜Ｃ４を有するキャパシタ２１〜２４と、オペアンプ（演算増幅器）２５と、サブＡ／Ｄ変換器１３と、Ｄ／Ａ変換器１４と、スイッチＳＷ１〜３，ＳＷ５〜ＳＷ８とを備える。サブＡ／Ｄ変換器１３は、コンパレータ３１，３２と、乗算器３３，３４と、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５とを備える。Ｄ／Ａ変換器１４は、スイッチＳＷ９ａ，ＳＷ９ｂ，ＳＷ９ｃとを備える。図２のタイミング制御部３は、図５を参照して後述するように、スイッチＳＷ１を制御する制御信号φｓｎと、スイッチＳＷ５を制御する制御信号φｒｎと、スイッチＳＷ７を制御する制御信号φｆｎと、スイッチＳＷ３を制御する制御信号φｆｄｎとを発生する。タイミング制御部３は、スイッチＳＷ６を制御する制御信号φｏｎと、スイッチＳＷ８を制御する制御信号φｍｎとスイッチＳＷ２を制御する制御信号φｅｎＬと、スイッチＳＷ４−ｎを制御する制御信号φｅｎＲとを発生する。
【００１３】
図２において、前段の巡回サブＡ／Ｄ変換回路１０−（ｎ−１）からの出力電圧Ｖｏｕｔ（ｎ−１）はスイッチＳＷ１を介して入力電圧Ｖｉとなる。なお、初段の巡回サブＡ／Ｄ変換回路１０−０からの出力電圧Ｖｏｕｔ０は入力電圧Ｖｉｎである。巡回サブＡ／Ｄ変換回路１０−ｎ（ｎ＝１，２，…，Ｎ）の入力電圧Ｖｉは、キャパシタ２１の陰極に入力されるとともに、スイッチＳＷ９ｂを介してキャパシタ２２の陰極に入力され、さらにスイッチＳＷ３を介してキャパシタ２３，２４の各陰極に入力される。キャパシタ２１，２２の陽極はスイッチＳＷ８を介してオペアンプ２５の反転入力端子に接続され、キャパシタ２３，２４の陽極はオペアンプ２５の反転入力端子に接続される。キャパシタ２３，２４の陰極はスイッチＳＷ６を介してオペアンプ２５の出力端子に接続され、オペアンプ２５の出力端子はスイッチＳＷ５を介してオペアンプ２５の反転入力端子に接続される。これにより、スイッチＳＷ６がオンされてスイッチＳＷ５がオフされるとき、キャパシタ２３，２４はオペアンプ２５のための負帰還回路を構成する。スイッチＳＷ６がオフされてスイッチＳＷ５がオンされるとき、オペアンプ２５及びスイッチＳＷ５の帰還回路はボルテージフォロワを構成する。基準電圧Ｖｒはオペアンプ２５の非反転入力端子に印加され、スイッチＳＷ７はオペアンプ２５の非反転入力端子と、キャパシタ２１，２２の陽極とスイッチＳＷ８間の接続点との間に接続される。オペアンプ２５は、反転入力端子に入力されるキャパシタ２３，２４の陽極側電圧Ｖ４と基準電圧Ｖｒとの誤差電圧Ｖｏを出力し、ここで、帰還回路を有するオペアンプ２５は陽極側電圧Ｖ４が基準電圧Ｖｒと同一の電圧にするように動作する。オペアンプ２５の出力電圧ＶｏはスイッチＳＷ６を介してサブＡ／Ｄ変換器１３のコンパレータ３１，３２の反転入力端子に出力される。
【００１４】
サブＡ／Ｄ変換器１３において、基準電圧Ｖｒｅｆは乗数１／４の乗算器３３を介してコンパレータ３１の非反転入力端子に印加される。サブＡ／Ｄ変換器１３において、基準電圧（−Ｖｒｅｆ）は乗数１／４の乗算器３４を介してコンパレータ３２の非反転入力端子に印加される。コンパレータ３１はオペアンプ２５の出力電圧Ｖｏを電圧Ｖｒｅｆ／４と比較して、出力電圧Ｖｏが電圧Ｖｒｅｆ／４未満のときロウレベルの電圧Ｖ３１をＤ／Ａ変換器のクロック生成及びタイミング制御部３５に出力する。一方、出力電圧Ｖｏが電圧Ｖｒｅｆ／４以上のとき、コンパレータ３１はハイレベルの電圧Ｖ３１をＤ／Ａ変換器のクロック生成及びタイミング制御部３５に出力する。コンパレータ３２はオペアンプ２５の出力電圧Ｖｏを電圧（−Ｖｒｅｆ／４）と比較して、出力電圧Ｖｏが電圧（−Ｖｒｅｆ／４）未満のときロウレベルの電圧Ｖ３２をＤ／Ａ変換器のクロック生成及びタイミング制御部３５に出力する。一方、出力電圧Ｖｏが電圧（−Ｖｒｅｆ／４）以上のとき、コンパレータ３２はハイレベルの電圧Ｖ３２をＤ／Ａ変換器のクロック生成及びタイミング制御部３５に出力する。
【００１５】
次いで、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５は、電圧Ｖ３１，Ｖ３２に基づいて３値（−１，０，１）のデジタル電圧Ｄを発生して図１のデジタル信号処理部４に出力する。ここで、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５は電圧Ｖ３１とＶ３２がそれぞれロウレベルとロウレベルのとき、値（−１）のデジタル電圧Ｄを発生し、ロウレベルとハイレベルのとき、値０のデジタル電圧Ｄを発生する。また、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５は電圧Ｖ３１とＶ３２がそれぞれハイレベルとハイレベルのとき値１のデジタル電圧Ｄを発生する。また、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５は３値のデジタル電圧Ｄに対応した制御信号φａｎ，φｂｎ，φｃｎを発生して、スイッチＳＷ２を介してＤ／Ａ変換器１４に出力する。また、制御信号φａｎ，φｂｎ，φｃｎはスイッチＳＷ４−ｎを介してφａ（ｎ＋１），φｂ（ｎ＋１），φｃ（ｎ＋１）となり、次段のＤ／Ａ変換器１４に入力される。ここで、デジタル電圧Ｄが値（−１）を表すとき、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５はロウレベルの制御信号φａｎとハイレベルの制御信号φｂｎ，φｃｎを発生する。デジタル電圧Ｄが値０を表すとき、ロウレベルの制御信号φｂｎとハイレベルの制御信号φａｎ，φｃｎが発生し、デジタル電圧Ｄが値１を表すとき、ロウレベルの制御信号φｃｎとハイレベルの制御信号φａｎ，φｂｎが発生する。
【００１６】
Ｄ／Ａ変換器１４において、基準電圧ＶｒｅｆはスイッチＳＷ９ａを介してキャパシタ２１の陰極に印加され、基準電圧（−Ｖｒｅｆ）はスイッチＳＷ９ｃを介してキャパシタ２２の陰極に印加される。スイッチＳＷ９ｂは、キャパシタ２１の陰極とキャパシタ２２の陰極との間に接続される。制御信号φａｎがロウレベルでかつ制御信号φｂｎ，φｃｎがハイレベルのとき、スイッチＳＷ９ａはオフされ、スイッチＳＷ９ｂ，ＳＷ９ｃはオンされることで、Ｄ／Ａ変換器１４は基準電圧（−Ｖｒｅｆ）をキャパシタ２１，２２の陰極に印加する。制御信号φｂｎがロウレベルでかつ制御信号φａｎ，φｃｎがハイレベルのとき、スイッチＳＷ９ｂはオフされ、スイッチＳＷ９ａ，ＳＷ９ｃはオンされる。これにより、Ｄ／Ａ変換器１４は電圧Ｖｒｅｆをキャパシタ２１の陰極に印加するとともに基準電圧（−Ｖｒｅｆ）をキャパシタ２２の陰極に印加する。制御信号φｃｎがロウレベルでかつ制御信号φａｎ，φｂｎがハイレベルのとき、スイッチＳＷ９ｃはオフされ、スイッチＳＷ９ａ，ＳＷ９ｂはオンされることで、Ｄ／Ａ変換器１４は電圧Ｖｒｅｆをキャパシタ２１，２２の陰極に印加する。
【００１７】
以上のように構成された巡回サブＡ／Ｄ変換回路１０−ｎによれば、以下のように巡回サブＡ／Ｄ変換処理が行われる。まず入力電圧Ｖｉはキャパシタ２１〜２４に印加されて充電されることによりサンプリングされる。次いで、入力電圧Ｖｉはキャパシタ２１，２２と、スイッチＳＷ３，ＳＷ７，ＳＷ８，ＳＷ９ａ，ＳＷ９ｂ，ＳＷ９ｃで構成されるスイッチトキャパシタ回路と、キャパシタ２１，２２とオペアンプ２５の負帰還回路により減算及び乗算を含む演算処理をされる。演算結果の出力電圧Ｖｏは、次式で与えられる。
【００１８】
［数１］
Ｖｏ＝２×Ｖｉ−Ｄ×Ｖｒｅｆ      （１）
【００１９】
出力電圧Ｖｏは、サブＡ／Ｄ変換器１３によって３値のデジタル電圧ＤにＡ／Ｄ変換されて図１のデジタル信号処理部４に出力されるとともに、デジタル電圧Ｄに対応する制御信号φａｎ，φｂｎ，φｃｎがＤ／Ａ変換器１４に出力される。このようにして１．５ビットのサブＡ／Ｄ変換処理が行われる。また、出力電圧ＶｏはスイッチＳＷ３を介してキャパシタ２１に入力されて帰還される。これにより、出力電圧Ｖｏはキャパシタ２１〜２４にサンプリングされて、再度式（１）の演算処理とサブＡ／Ｄ変換器１３によるＡ／Ｄ変換とを繰り返される。このように、巡回サブＡ／Ｄ変換回路１０−ｎにおいて、式（１）の演算処理とサブＡ／Ｄ変換器１３によるＡ／Ｄ変換を巡回して所定回数行う巡回サブＡ／Ｄ変換処理が行われる。
【００２０】
図３は、図２の巡回サブＡ／Ｄ変換回路１０−ｎの入出力特性を示すグラフである。図３のグラフは、式（１）の演算処理の入力電圧Ｖｉに対する出力電圧Ｖｏの特性を示す。図３に示すように、出力電圧Ｖｏは入力電圧Ｖｉが電圧（−Ｖｒｅｆ）以上でかつ電圧Ｖｒｅｆ以下であれば常に電圧（−Ｖｒｅｆ）以上でかつ電圧Ｖｒｅｆ以下となるので図３の出力電圧Ｖｏを再度入力電圧Ｖｉとして式（１）の演算処理を繰り返すことができる。以上の巡回サブＡ／Ｄ変換処理を行うことにより、巡回サブＡ／Ｄ変換回路１０−ｎは、入力電圧Ｖｉｎについて上位ビットから順に所定の桁数までのデジタル値を決定してデジタル信号処理部４に出力する。
【００２１】
以上のように構成されたＡ／Ｄ変換装置１の動作について、図１，図２，図４及び図５を参照して以下説明する。
【００２２】
図４は、図１のＡ／Ｄ変換装置１のＡ／Ｄ変換処理動作を示すフローチャートである。図５は、図１の巡回サブＡ／Ｄ変換回路１０−１，１０−２の動作を示すタイミングチャートである。
【００２３】
図４において、Ａ／Ｄ変換装置１はアナログ入力電圧Ｖｉｎが入力されたか否かを判断する（ステップＳ１）。Ａ／Ｄ変換装置１はアナログ入力電圧Ｖｉｎが入力されるまで待機し続け、アナログ入力電圧Ｖｉｎが入力されたとき（ステップＳ１でＹＥＳ）、巡回サブＡ／Ｄ変換回路１０−１はサブＡ／Ｄ変換処理を行う（ステップＳ２）。次いで、巡回サブＡ／Ｄ変換回路１０−１は式（１）の演算処理を行い（ステップＳ１１−１）、続けてサブＡ／Ｄ変換処理を行う（ステップＳ１２−１）。タイミング制御部３は、巡回サブＡ／Ｄ変換回路１０−１における演算処理の回数が規定の回数に達したか否かを判断し（ステップＳ１３−１）、規定の回数に達するまでステップＳ１１−１の演算処理とステップＳ１２−１のサブＡ／Ｄ変換処理を繰り返す。巡回サブＡ／Ｄ変換回路１０−１は、演算処理が規定の回数に達したとき（ステップＳ１３−１のＹＥＳ）電圧Ｖｏｕｔ１を巡回サブＡ／Ｄ変換回路１０−２に出力して、巡回サブＡ／Ｄ変換回路１０−２は巡回サブＡ／Ｄ変換処理を開始する（ステップＳ１１−２）。巡回サブＡ／Ｄ変換回路１０−ｎ（ｎ＝２，３，…，Ｎ）はステップＳ１１−１〜Ｓ１３−３と同様に、巡回サブＡ／Ｄ変換処理を規定の回数に達するまで繰り返す（Ｓ１１−ｎ〜Ｓ１３−ｎ）。なお各ステップＳ１２−ｎのサブＡ／Ｄ変換処理によって得られた各デジタル電圧Ｄは、ステップＳ１２−ｎのサブＡ／Ｄ変換処理の実行時にデジタル信号処理部４に出力される。巡回サブＡ／Ｄ変換回路１０−Ｎが規定の回数の演算処理を行ったとき（Ｓ１３−ｎでＹＥＳ）、デジタル信号処理部４は各デジタル電圧Ｄに基づいて、３値のデジタル電圧Ｄを２値のデジタル値に変換するデジタル信号処理を行う（ステップＳ３）。ステップＳ３のデジタル信号処理により入力電圧ＶｉｎのＡ／Ｄ変換結果が得られ、Ａ／Ｄ変換処理が終了する。
【００２４】
図５を参照して、図４のステップＳ１１−１〜Ｓ１１−３のＡ／Ｄ変換装置１の動作を説明する。図５の期間Ｔ１において、タイミング制御部３は巡回サブＡ／Ｄ変換回路１０−１のスイッチＳＷ２，ＳＷ６，ＳＷ８をオンし、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７をオフする。同時に、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５はデジタル電圧Ｄに基づいて制御信号φａｎ，φｂｎ，φｃｎを生成して、巡回サブＡ／Ｄ変換回路１０−１のスイッチＳＷ９ａ，ＳＷ９ｂ，ＳＷ９ｃのオン／オフを制御する。ここで、符号６２はデジタル電圧Ｄに基づいて設定された所定のレベルの制御信号φａｎ，φｂｎ，φｃｎを表す。期間Ｔ１において、巡回サブＡ／Ｄ変換回路１０−１は式（１）の演算処理を行う。演算処理によって得られた電圧Ｖｏは、巡回サブＡ／Ｄ変換回路１０−１のサブＡ／Ｄ変換器１３によってデジタル電圧ＤにＡ／Ｄ変換される。次いで、期間Ｔ２においてタイミング制御部３は巡回サブＡ／Ｄ変換回路１０−１のスイッチＳＷ２，ＳＷ３，ＳＷ６，ＳＷ７をオンし、スイッチＳＷ１，ＳＷ５，ＳＷ８をオフする。同時に巡回サブＡ／Ｄ変換回路１０−１のＤ／Ａ変換器のクロック生成及びタイミング制御部３５は制御信号φａｎ，φｂｎ，φｃｎをロウレベルに設定して、スイッチＳＷ９ａ，ＳＷ９ｂ，ＳＷ９ｃをオフする。このとき、出力電圧ＶｏはスイッチＳＷ３を介してキャパシタ２１に入力されて帰還される。これにより、出力電圧Ｖｏがサンプリングされる。巡回サブＡ／Ｄ変換回路１０−１はこのような期間Ｔ１，Ｔ２における動作を規定の回数３回分繰り返す。なお、このとき巡回サブＡ／Ｄ変換回路１０−２は動作を開始しておらず、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ８はオンされ、スイッチＳＷ２，ＳＷ６，ＳＷ７，ＳＷ９ａ，ＳＷ９ｂ，ＳＷ９ｃはオフされているリセット状態６１である。
【００２５】
次いで、図４のステップＳ１３−１〜Ｓ１１−２におけるＡ／Ｄ変換装置１の動作を説明する。巡回サブＡ／Ｄ変換回路１０−１の巡回サブＡ／Ｄ変換処理の規定の回数３回中３回目の期間Ｔ１において、タイミング制御部３は巡回サブＡ／Ｄ変換回路１０−２のスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ８をオンし、スイッチＳＷ２，ＳＷ６，ＳＷ７をオフする。同時に巡回サブＡ／Ｄ変換回路１０−２のＤ／Ａ変換器のクロック生成及びタイミング制御部３５は制御信号φａｎ，φｃｎをロウレベルに設定し、制御信号φｂｎをハイレベルに設定して、スイッチＳＷ９ａ，ＳＷ９ｃをオフし、スイッチＳＷ９ｂをオンする。このとき巡回サブＡ／Ｄ変換回路１０−２は巡回サブＡ／Ｄ変換回路１０−１の出力電圧Ｖｏｕｔ１をサンプリングする。次いで期間Ｔ３において、タイミング制御部３はハイレベルの制御信号φｅ１Ｒを発生してスイッチＳＷ３−１に出力し、スイッチＳＷ３をオンする。すると、巡回サブＡ／Ｄ変換回路１０−１のサブＡ／Ｄ変換処理結果であるデジタル電圧Ｄが巡回サブＡ／Ｄ変換回路１０−２のＤ／Ａ変換器１４に入力される。これにより、期間Ｔ３において巡回サブＡ／Ｄ変換回路１０−２は巡回サブＡ／Ｄ変換回路１０−１のデジタル電圧Ｄに基づいて式（１）の演算処理を行う。巡回サブＡ／Ｄ変換回路１０−２は、期間Ｔ３以降、巡回サブＡ／Ｄ変換回路１０−１の期間Ｔ１，Ｔ２と同様の動作を規定回数繰り返す。図４のステップＳ１３−ｎ〜Ｓ１１−（ｎ＋１）（ｎ＝２，…，Ｎ−１）における巡回サブＡ／Ｄ変換回路１０−ｎ，１０−（ｎ＋１）は、Ｓ１３−１〜Ｓ１１−２における巡回サブＡ／Ｄ変換回路１０−１，１０−２と同様に動作する。
【００２６】
図６は、段数Ｎ＝２を有するＡ／Ｄ変換装置１の動作を示すブロック図である。図６の巡回サブＡ／Ｄ変換回路１０−１，１０−２は、それぞれ巡回サブＡ／Ｄ変換処理１サイクル当たり１．５ビットのサブＡ／Ｄ変換処理を行う構成であり、巡回サブＡ／Ｄ変換処理の規定回数も同一の６サイクルに設定されている。図１のデジタル信号処理部４は、冗長表現の１．５ビットのデジタル電圧Ｄに対してデジタル信号処理を行うことで、１サイクル当たり１ビットのデジタル値を取得する。そのため、図６のＡ／Ｄ変換装置１は全１２ビットの分解能を持つ。ここで、巡回サブＡ／Ｄ変換回路１０−１，１０−２はそれぞれ乗算器１２を有するが、アナログ信号を正確に２倍する乗算回路を作ることは現実には困難であり、実際の回路ではＡ／Ｄ変換の精度要求に合わせて乗算回路が作られる。一般に、精度と面積、もしくは精度と消費電力はトレードオフの関係にあり、精度要求に対して必要以上に精度を良くすると面積が犠牲になってしまう。通常の巡回型のＡ／Ｄ変換装置は、上位ビットから順にＡ／Ｄ変換と乗算処理を繰り返すために、上位での演算誤差が大きいと変換処理毎に誤差が積み上がり、最終的により大きな誤差となる。そのため上位ビットでの乗算の方が精度要求は高くなるが、１段のみの回路構成では、上位ビットのサブＡ／Ｄ変換処理も下位ビットのサブＡ／Ｄ変換処理も同一の回路構成となり、精度要求の高い上位ビットの変換処理に合わせて回路が生成される。一方図６のＡ／Ｄ変換装置１は、２段の巡回サブＡ／Ｄ変換回路１０−１，１０−２が縦続接続されるため巡回サブＡ／Ｄ変換回路１０−２への精度要求は巡回サブＡ／Ｄ変換回路１０−１よりも低く、その分巡回サブＡ／Ｄ変換回路１０−２の面積を削減できる。
【００２７】
図７は、図６のＡ／Ｄ変換装置１の動作を示すタイミングチャートである。図７において、ある入力電圧Ｖｉｎ（Ａ）に対して巡回サブＡ／Ｄ変換回路１０−１で６サイクルのサブＡ／Ｄ変換処理を行い、精度要求の低い処理段階に入ると巡回サブＡ／Ｄ変換回路１０−２で続くサブＡ／Ｄ変換処理を行う。ここで、ＡＤｋ（ｋ＝１，２，…，１２）は１つの入力電圧に対するｋビット目のサブＡ／Ｄ変換処理を表す。巡回サブＡ／Ｄ変換回路１０−１はこのとき、異なるアナログ入力信号である入力電圧Ｖｉｎ（Ｂ）に対して巡回サブＡ／Ｄ変換処理を開始することで、効率よく２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）をＡ／Ｄ変換できる。最終的には、２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対してそれぞれ１２回のサブＡ／Ｄ変換処理がなされ、１２ビットのデジタル信号が得られる。ここで、ＴＡＢが２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対するＡ／Ｄ変換に費やす期間であり、各アナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対するＡ／Ｄ変換に費やす期間ＴＡ，ＴＢの総和よりも短い。このように図６の巡回サブＡ／Ｄ変換回路１０−１，１０−２において、それぞれが複数の入力電圧間の処理に待ち時間を生じないようにサイクル数及びタイミングを設定することによって、連続するアナログ入力のＡ／Ｄ変換に費やす期間を削減することができる。
【００２８】
図８は、図６のＡ／Ｄ変換装置１を備えるイメージセンサ装置５の構成を示す平面図である。図８において、イメージセンサ装置５は、Ａ／Ｄ変換装置１と、複数の画素５１を含む光電変換部５０と、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｍｐｌｉｆｅｒ）５２と、配線５３とを備えて構成される。イメージセンサ装置５は例えば半導体装置に含まれる。光電変換部５０の各画素５１で光電変換された信号はＰＧＡ５２で所定の利得を与えられ、若しくは所定のレベルにクランプされ、図６のＡ／Ｄ変換装置１に入力される。通常の巡回型Ａ／Ｄ変換装置は上位ビットに合わせて精度要求の高い回路の生成を強いられるため、イメージセンサ装置のカラム回路に集積化するとき、巡回サブＡ／Ｄ変換回路１０−１と同等の面積を占めて集積化されることとなる。これに対して図６のＡ／Ｄ変換装置１の巡回サブＡ／Ｄ変換回路１０−２は、下位ビットに合わせて精度要求が低く、そのため面積を削減できる。図８においては、１２画素に対して配線５３を１つのＡ／Ｄ変換装置１に接続しており、これによって消費電流を下げつつ、面積効率を上げ、高速で読み出しを行うことができる。
【００２９】
図９は、段数Ｎ＝４を有するＡ／Ｄ変換装置１を備えるイメージセンサ装置５の構成を示す平面図である。図９において、イメージセンサ装置５は、Ａ／Ｄ変換装置１と、複数の画素５１を含む光電変換部５０と、ＰＧＡ５２と、配線５３とを備えて構成される。図９のＡ／Ｄ変換装置１は、１つのＡ／Ｄ変換装置１当たりで処理する画素数を図８のＡ／Ｄ変換装置１より大きくして配線されている。図９のＡ／Ｄ変換装置１は図８のＡ／Ｄ変換装置１よりも段数が大きいため、このような配線であっても図８のＡ／Ｄ変換装置１と同程度の読み出し速度を維持できる。また、１つのＡ／Ｄ変換装置１当たりで処理する画素数を図８のＡ／Ｄ変換装置１より大きくするとき、横長にＡ／Ｄ変換装置１の回路を生成することで面積効率を上げることができる。
【００３０】
図１０は、段数Ｎ＝３を有するＡ／Ｄ変換装置１の動作を示すブロック図である。図１０の巡回サブＡ／Ｄ変換回路１０−１，１０−２，１０−３は、それぞれ１サイクル当たり１．５ビットのサブＡ／Ｄ変換を行う構成であり、巡回サブＡ／Ｄ変換処理の規定回数も同一の４サイクルに設定される。これにより、図１０のＡ／Ｄ変換装置１は、図６のＡ／Ｄ変換装置１と同等の全１２ビットの分解能を持つ。
【００３１】
図１１は、図１０のＡ／Ｄ変換装置１の動作を示すタイミングチャートである。図１１において、ある入力電圧Ｖｉｎ（Ａ）に対して巡回サブＡ／Ｄ変換回路１０−１で４サイクルの巡回サブＡ／Ｄ変換処理を行い、精度要求の低い処理段階に入ると巡回サブＡ／Ｄ変換回路１０−２で続くサブＡ／Ｄ変換処理を行う。巡回サブＡ／Ｄ変換回路１０−１はこのとき、次の入力電圧Ｖｉｎ（Ｂ）に対して巡回サブＡ／Ｄ変換処理を開始することで、効率よく２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）をＡ／Ｄ変換できる。巡回サブＡ／Ｄ変換回路１０−２において４サイクルの巡回サブＡ／Ｄ変換処理を行い、さらに精度要求の低い処理段階に入ると巡回サブＡ／Ｄ変換回路１０−２で巡回サブＡ／Ｄ変換処理を行う。このとき、巡回サブＡ／Ｄ変換回路１０−２においても巡回サブＡ／Ｄ変換回路１０−２と同様に入力電圧Ｖｉｎ（Ｂ）に対するＡ／Ｄ変換処理の続きを行う。巡回サブＡ／Ｄ変換回路１０−３でも巡回サブＡ／Ｄ変換回路１０−２と同様に巡回サブＡ／Ｄ変換処理を入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対して各々４サイクル行う。最終的には、２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対してそれぞれ１２回のサブＡ／Ｄ変換処理がなされ、１２ビットのデジタル信号が得られる。以上のような構成によると、図１０のＡ／Ｄ変換装置１は、２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対するＡ／Ｄ変換に費やす期間ＴＡＢを、図６のＡ／Ｄ変換装置１よりもさらに短縮することができる。
【００３２】
図１２は、段数Ｎ＝２を有するＡ／Ｄ変換装置１の動作を示すブロック図である。図１２の巡回サブＡ／Ｄ変換回路１０−１，１０−２は、それぞれ１サイクル当たり１．５ビットの巡回サブＡ／Ｄ変換処理を行う構成である。巡回サブＡ／Ｄ変換回路１０−１は巡回サブＡ／Ｄ変換処理の規定回数が４サイクルに設定される一方、巡回サブＡ／Ｄ変換回路１０−２は巡回サブＡ／Ｄ変換処理の規定回数が８サイクルに設定される。さらに、巡回サブＡ／Ｄ変換回路１０−２は、巡回サブＡ／Ｄ変換処理を巡回サブＡ／Ｄ変換回路１０−１の２倍の処理速度で行う。図１２のＡ／Ｄ変換装置１は、図６のＡ／Ｄ変換装置１と同等の全１２ビットの分解能を持つ。
【００３３】
図１３は、図１２のＡ／Ｄ変換装置１の動作を示すタイミングチャートである。図１３において、入力電圧Ｖｉｎ（Ａ）に対して巡回サブＡ／Ｄ変換回路１０−１で４サイクルの巡回サブＡ／Ｄ変換処理を行い、精度要求の低い処理段階に入ると巡回サブＡ／Ｄ変換回路１０−２で続くサブＡ／Ｄ変換処理を行う。巡回サブＡ／Ｄ変換回路１０−１はこのとき、異なるアナログ入力信号である入力電圧Ｖｉｎ（Ｂ）に対して巡回サブＡ／Ｄ変換処理を開始する。ここで、巡回サブＡ／Ｄ変換回路１０−２は、巡回サブＡ／Ｄ変換回路１０−１の２倍のサイクルを２倍の処理速度で、すなわち１サイクル当たり１／２倍の期間で行う。つまり、巡回サブＡ／Ｄ変換回路１０−１，１０−２のサイクル数と１サイクル当たりの処理期間の積は等しい。これにより、巡回サブＡ／Ｄ変換回路１０−１，１０−２が巡回サブＡ／Ｄ変換処理を規定の回数行う期間が一致し、複数の入力電圧に対して、各巡回サブＡ／Ｄ変換回路１０−１，１０−２が待ち時間を持たず、効率良くサブＡＤ変換することができる。また、図１２のＡ／Ｄ変換装置１によると、２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対するＡ／Ｄ変換に費やす期間ＴＡＢを、図１０のＡ／Ｄ変換装置１よりもさらに短縮することができる。
【００３４】
以上のように構成された第１の実施形態によれば、Ａ／Ｄ変換装置１は互いに縦続接続された複数Ｎ段の巡回サブＡ／Ｄ変換回路１０−１〜１０−Ｎと、各段の巡回サブＡ／Ｄ変換回路１０−ｎの動作のタイミングを制御するタイミング制御部３を備える。Ａ／Ｄ変換装置１は各段の巡回サブＡ／Ｄ変換回路Ａ／Ｄ変換回路１０−ｎからの各デジタル電圧Ｄに基づいて、入力電圧Ｖｉｎをデジタル値に変換するデジタル信号処理部４を備える。巡回サブＡ／Ｄ変換回路１０−ｎは、出力アナログ電圧Ｖｏをデジタル電圧ＤにＡ／Ｄ変換して出力するサブＡ／Ｄ変換器１３と、サブＡ／Ｄ変換器１３からのデジタル電圧Ｄをアナログ電圧にＤ／Ａ変換して出力するＤ／Ａ変換器１４とを備える。巡回サブＡ／Ｄ変換回路１０−ｎは電圧Ｖｉから上記Ｄ／Ａ変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器１１を備える。巡回サブＡ／Ｄ変換回路１０−ｎは減算器１１からの減算結果の電圧を乗数２で乗算して乗算結果の出力アナログ電圧ＶｏをサブＡ／Ｄ変換器１３及び巡回サブＡ／Ｄ変換回路１０−（ｎ＋１）に出力する乗算器１２を備える。タイミング制御部３は、減算器１１及び乗算器１２の処理と、サブＡ／Ｄ変換器１３の処理とを巡回して繰り返すことにより、電圧Ｖｉをデジタル値に巡回サブＡ／Ｄ変換して出力するように、巡回サブＡ／Ｄ変換回路１０−ｎを制御する。
【００３５】
以上のように構成されたＡ／Ｄ変換装置１によれば、各巡回サブＡ／Ｄ変換回路１０−１〜１０−Ｎはそれぞれ上位ビットから下位ビットの精度要求に対応して回路を生成できるので、面積又は消費電力が縮小されるＡ／Ｄ変換装置を提供できる。Ａ／Ｄ変換装置１はＮ段の巡回サブＡ／Ｄ変換回路１０−１〜１０−Ｎが縦続接続される。そのため、巡回サブＡ／Ｄ変換回路１０−ｎ（ｎ＝２，…，Ｎ）に課される精度要求は巡回サブＡ／Ｄ変換回路１０−１よりも低く、その分巡回サブＡ／Ｄ変換回路１０−ｎにおいて、面積又は消費電流を削減できる。また、Ａ／Ｄ変換装置１は巡回サブＡ／Ｄ変換回路１０−１〜１０−Ｎにおいて、複数の信号間の処理に待ち時間がそれぞれ生じないようにサイクル数及びタイミングを設定することにより、連続するアナログ入力のＡ／Ｄ変換処理に費やす期間を削減できる。また、図４のＡ／Ｄ変換処理動作のように、入力電圧Ｖｉｎにまず初めにサブＡ／Ｄ変換を行い（ステップＳ２）その分の演算処理回数を減らすことで、演算誤差を減らして精度を向上できる。
【００３６】
第２の実施形態．
図１４は、本発明の第２の実施形態に係る、段数Ｎ＝２を有するＡ／Ｄ変換装置１Ａの動作を示すブロック図である。図１４において、第２の実施形態に係るＡ／Ｄ変換装置１Ａは、第１の実施形態に係るＡ／Ｄ変換装置１に比較して、巡回サブＡ／Ｄ変換回路１０−ｎ（ｎ＝２，３，…，Ｎ）に代えて巡回サブＡ／Ｄ変換回路１０−ｎＡを備えたことを特徴とする。この相違点について、以下説明する。
【００３７】
巡回サブＡ／Ｄ変換回路１０−ｎＡは、図１の巡回サブＡ／Ｄ変換回路１０−ｎに比較して、乗算器１２に代えて乗数４の乗算器１２Ａを備え、サブＡ／Ｄ変換器１３に代えてサブＡ／Ｄ変換器１３Ａを備え、Ｄ／Ａ変換器１４に代えてＤ／Ａ変換器１４Ａを備える。サブＡ／Ｄ変換器１３Ａは、アナログ電圧を７値のデジタル電圧ＤＡにＡ／Ｄ変換してＤ／Ａ変換器１４Ａとデジタル信号処理部４に出力する。Ｄ／Ａ変換器１４Ａはデジタル電圧ＤＡをアナログ電圧にＤ／Ａ変換して減算器１１に出力する。これにより、巡回サブＡ／Ｄ変換回路１０−ｎＡは第１の実施形態の１．５ビットのサブＡ／Ｄ変換処理に代えて２．５ビットのサブＡ／Ｄ変換処理を行い、式（１）の演算処理に代えて次式の演算処理を行う。
【００３８】
［数２］
Ｖｏ＝４×Ｖｉ−ＤＡ×Ｖｒｅｆ      （２）
【００３９】
図１と同様のデジタル信号処理部４は、冗長表現の２．５ビットのデジタル電圧ＤＡに対してデジタル信号処理を行うことで、１サイクル当たり２ビットのデジタル値を取得する。図１４の巡回サブＡ／Ｄ変換回路１０−１，１０−２Ａは、巡回サブＡ／Ｄ変換処理の規定回数を同一の４サイクルに設定され、巡回サブＡ／Ｄ変換処理の処理速度も同一である。よって図１４のＡ／Ｄ変換装置１Ａは、図６のＡ／Ｄ変換装置１と同等の全１２ビットの分解能を持つ。
【００４０】
図１５は、図１４の巡回サブＡ／Ｄ変換回路１０−２Ａの入出力特性を示すグラフである。図１５において、巡回サブＡ／Ｄ変換回路１０−ｎＡは式（２）の演算処理を行うとき、入力電圧Ｖｉを以下の７つの値域のいずれに属するかを判断する。７つの値域は、電圧（−５×Ｖｒｅｆ／８）未満と、電圧（−５×Ｖｒｅｆ／８）以上でかつ電圧（−３×Ｖｒｅｆ／８）未満と、電圧（−３×Ｖｒｅｆ／８）以上でかつ電圧（−Ｖｒｅｆ／８）未満を含む。さらに７つの値域は電圧（−Ｖｒｅｆ／８）以上でかつ電圧Ｖｒｅｆ／８未満と、電圧Ｖｒｅｆ／８以上でかつ電圧３×Ｖｒｅｆ／８未満と、電圧３×Ｖｒｅｆ／８以上でかつ電圧５×Ｖｒｅｆ／８未満と、電圧５×Ｖｒｅｆ／８以上とを含む。巡回サブＡ／Ｄ変換回路１０−ｎＡは、第１の実施形態に係る３値のデジタル電圧Ｄに基づいた巡回サブＡ／Ｄ変換処理と同様に、７つの値域に対応して７値のデジタル電圧ＤＡに基づいた巡回サブＡ／Ｄ変換処理を行う。巡回サブＡ／Ｄ変換回路１０−ｎＡは、多ビットでサブＡ／Ｄ変換処理を実行できるため、図６のＡ／Ｄ変換装置１と同等の分解能を得るのに巡回サブＡ／Ｄ変換処理のサイクル数を減らすことができる。
【００４１】
図１６は、図１４の巡回サブＡ／Ｄ変換回路１０−１，１０−２Ａの特性を示すグラフである。図１６は、一般の演算増幅器を備える乗算器の帯域幅に対する利得Ａｇの特性を示している。帰還係数β１は乗算器１２の帰還係数であり（β１＝１／２）、帰還係数β２は乗算器１２Ａの帰還係数である（β１＝１／４）。図１６に示すとおり、利得４倍である乗算器１２Ａを用いたとき帯域幅が狭くなってしまうため、Ａ／Ｄ変換処理に高速動作あるいは高精度を要求することは困難である。これに対して、Ａ／Ｄ変換装置１Ａは、１．５ビットのサブＡ／Ｄ変換処理を行う巡回サブＡ／Ｄ変換回路１０−１と、２．５ビットのサブＡ／Ｄ変換処理を行う巡回サブＡ／Ｄ変換回路１０−２Ａが縦続接続されている。これにより、Ａ／Ｄ変換装置１Ａは、上位ビットのサブＡ／Ｄ変換処理を高精度あるいは高速動作の要求を満たして行え、かつ下位ビットのサブＡ／Ｄ変換処理の処理回数削減による高速化を両立できる。
【００４２】
図１７は、図１４のＡ／Ｄ変換装置１Ａの動作を示すタイミングチャートである。図１７において、ある入力電圧Ｖｉｎ（Ａ）に対して巡回サブＡ／Ｄ変換回路１０−１で４サイクルの巡回サブＡ／Ｄ変換処理を行い、精度要求の低い処理段階に入ると巡回サブＡ／Ｄ変換回路１０−２Ａで続く巡回サブＡ／Ｄ変換処理を４サイクル行う。巡回サブＡ／Ｄ変換回路１０−１はこのとき、異なるアナログ入力信号である入力電圧Ｖｉｎ（Ｂ）に対して巡回サブＡ／Ｄ変換処理を開始する。ここで、巡回サブＡ／Ｄ変換回路１０−２Ａは、巡回サブＡ／Ｄ変換処理の１サイクルで２ビットのデジタル値を与える。これにより、２つのアナログ入力電圧Ｖｉｎ（Ａ），Ｖｉｎ（Ｂ）に対するＡ／Ｄ変換に費やす期間ＴＡＢを図６のＡ／Ｄ変換装置１よりも短縮することができる。
【００４３】
以上のように構成された第２の実施形態によれば、２．５ビットのサブＡ／Ｄ変換処理を行う巡回サブＡ／Ｄ変換回路１０−ｎＡを有する。そのため、下位ビットのサブＡ／Ｄ変換処理の処理回数を１．５ビットのサブＡ／Ｄ変換処理よりも減らすことができ、Ａ／Ｄ変換装置１Ａは高速でＡ／Ｄ変換を実行できる。また、巡回サブＡ／Ｄ変換回路１０−ｎＡが２段の巡回サブＡ／Ｄ変換回路１０−ｎと同等のＡ／Ｄ変換処理を行うことにより、同等の分解能をもつＡ／Ｄ変換装置１に対して面積を減らすことができる。
【００４４】
第３の実施形態．
図１８は、本発明の第３の実施形態に係るＡ／Ｄ変換装置１Ｂの動作を示すフローチャートである。図１９は、図１８のＡ／Ｄ変換装置１Ｂの動作を示すタイミングチャートである。第３の実施形態に係るＡ／Ｄ変換装置１Ｂは、第１の実施形態の変形例であって、第１の実施形態に比較して、図４のＡ／Ｄ変換処理動作のステップＳ２のサブＡ／Ｄ変換処理に代えて、サンプル／ホールド処理（ステップＳ２Ｂ）を行うことを特徴とする。この相違点について、以下、図１８及び図１９を参照して説明する。
【００４５】
図１８において、Ａ／Ｄ変換装置１に入力電圧Ｖｉｎが入力されたとき（ステップＳ１でＹＥＳ）、巡回サブＡ／Ｄ変換回路１０−１は、サンプル／ホールド処理を行う（ステップＳ２Ｂ）。次いで、巡回サブＡ／Ｄ変換回路１０−１はサブＡ／Ｄ変換処理を行って（ステップＳ１２−１）、図４と同様の巡回サブＡ／Ｄ変換処理を開始する（ステップＳ１１−１〜ステップＳ１３−１）。
【００４６】
図１９の時刻ｔ１において入力電圧ＶｉｎがＡ／Ｄ変換装置１に入力される。期間Ｔ４において、タイミング制御部３は巡回サブＡ／Ｄ変換回路１０−１のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５をオンし、スイッチＳＷ６，ＳＷ７，ＳＷ８をオフする。巡回サブＡ／Ｄ変換回路１０−１において、Ｄ／Ａ変換器のクロック生成及びタイミング制御部３５は、スイッチＳＷ９ｂをオンし、スイッチＳＷ９ａ，ＳＷ９ｃをオフする。これにより、入力電圧Ｖｉｎはキャパシタ２１，２２には充電されずキャパシタ２３，２４に充電されてサンプリングされる。次いで期間Ｔ５において、タイミング制御部３は巡回サブＡ／Ｄ変換回路１０−１のスイッチＳＷ２，ＳＷ６，ＳＷ８をオンし、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７をオフする。巡回サブＡ／Ｄ変換回路１０−１においてＤ／Ａ変換器のクロック生成及びタイミング制御部３５は、スイッチＳＷ９ａ，ＳＷ９ｃをオンし、スイッチＳＷ９ｂをオフする。すると、キャパシタ２３，２４の放電によってホールド動作が行われることととなり、このときの出力電圧Ｖｏの利得は１倍となる。次いで、巡回サブＡ／Ｄ変換回路１０−１は図５の期間Ｔ１，Ｔ２における動作と同様に動作して、巡回サブＡ／Ｄ変換処理を行う。
【００４７】
以上のように構成された第３の実施形態によれば、Ａ／Ｄ変換装置１Ｂに入力されたアナログ電圧が、ステップＳ２Ｂのサンプル／ホールド処理によるサンプリング動作によって確定値を取り、ホールド動作によって保持される。これにより、Ａ／Ｄ変換の対象となるアナログ信号値を確定させてＡ／Ｄ変換処理動作を行うことができる。
【００４８】
変形例．
第２の実施形態に係るＡ／Ｄ変換装置１Ａは、２．５ビットのサブＡ／Ｄ変換処理を行う巡回サブＡ／Ｄ変換回路１０−２Ａ〜１０−ＮＡ（ｎ＝２，３，…，Ｎ）を有する。これに代えて、２〜Ｎ段の少なくともいずれか１段以上に、２．５ビットのサブＡ／Ｄ変換処理を行う巡回サブＡ／Ｄ変換回路１０−ｎＡ（ｎ＝２，３，…，Ｎ）を有してもよい。これにより、１．５ビットの巡回サブＡ／Ｄ変換回路１０−ｎよりも巡回サブＡ／Ｄ変換処処理のサイクル数を減らし、Ａ／Ｄ変換の高速化を実現できる。Ａ／Ｄ変換装置１，１Ｂにおける初段より後段の巡回サブＡ／Ｄ変換回路１０−ｎは、少なくともいずれか１段以上が巡回サブＡ／Ｄ変換回路１０−１より容量値が小さいものであってよい。これにより、巡回サブＡ／Ｄ変換回路１０−ｎの面積または消費電流を巡回サブＡ／Ｄ変換回路１０−１よりも削減できる。
【００４９】
本発明の第１の態様に係るＡ／Ｄ変換装置は、互いに縦続接続された複数段の巡回サブＡ／Ｄ変換回路と各段の巡回サブＡ／Ｄ変換回路の動作のタイミングを制御するタイミング制御部とを備える。Ａ／Ｄ変換装置は、各段の巡回サブＡ／Ｄ変換回路からの各デジタル電圧に基づいて、入力電圧をデジタル値に変換するデジタル信号処理部を備える。各段の巡回サブＡ／Ｄ変換回路は、巡回サブＡ／Ｄ変換回路からの出力アナログ電圧をデジタル電圧にＡ／Ｄ変換して出力するサブＡ／Ｄ変換器と、サブＡ／Ｄ変換器からのデジタル電圧をアナログ電圧にＤ／Ａ変換して出力するＤ／Ａ変換器とを備える。各段の巡回サブＡ／Ｄ変換回路は、巡回サブＡ／Ｄ変換回路に入力される電圧からＤ／Ａ変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器を備える。各段の巡回サブＡ／Ｄ変換回路は、減算器からの減算結果の電圧を所定の乗数で乗算して乗算結果の出力アナログ電圧をサブＡ／Ｄ変換器及び次段の巡回サブＡ／Ｄ変換回路に出力する乗算器とを備える。タイミング制御部は、減算器及び乗算器の処理とサブＡ／Ｄ変換器の処理とを巡回して繰り返すことにより、巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換して出力するように、巡回サブＡ／Ｄ変換回路を制御する。
【００５０】
本発明の第２の態様に係るＡ／Ｄ変換装置は、本発明の第１の態様に係るＡ／Ｄ変換装置において、各段の巡回サブＡ／Ｄ変換回路は、当該巡回サブＡ／Ｄ変換回路に入力される電圧を入力して減算器に出力するか否かを切り換える第１のスイッチをさらに備える。各段の巡回サブＡ／Ｄ変換回路は、出力アナログ電圧を帰還して減算器に出力するか否かを切り替える第２のスイッチをさらに備える。タイミング制御部は、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換するとき、第１のスイッチをオフして第２のスイッチをオンする。一方、タイミング制御部は当該巡回サブＡ／Ｄ変換回路から出力アナログ電圧を次段の巡回サブＡ／Ｄ変換回路に出力するとき、第１のスイッチをオンして第２のスイッチをオフするように制御する。
【００５１】
本発明の第３の態様に係るＡ／Ｄ変換装置は、本発明の第２または３の態様に係るＡ／Ｄ変換装置において、各段の巡回サブＡ／Ｄ変換回路は  サブＡ／Ｄ変換器からのデジタル電圧を入力してＤ／Ａ変換器に出力するか否か切り替える第３のスイッチをさらに備える。Ａ／Ｄ変換装置は、当該巡回サブＡ／Ｄ変換回路のサブＡ／Ｄ変換器からのデジタル電圧を入力して次段の巡回サブＡ／Ｄ変換回路のＤ／Ａ変換器に出力するか否かを切り替える第４のスイッチをさらに備える。タイミング制御部は、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換するとき、第３のスイッチをオンして第４のスイッチをオフする。一方、タイミング制御部は当該巡回サブＡ／Ｄ変換回路から出力アナログ電圧を次段の巡回サブＡ／Ｄ変換回路に出力するとき、第３のスイッチをオフして第４のスイッチをオンするように制御する。
【００５２】
本発明の第４の態様に係るＡ／Ｄ変換装置は、本発明の第１〜３のうちのいずれか１つの態様に係るＡ／Ｄ変換装置において、タイミング制御部は、各段の巡回サブＡ／Ｄ変換回路において互いに異なる処理速度の動作を制御する。タイミング制御部は、各段の巡回サブＡ／Ｄ変換回路において互いに異なる処理速度で、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換して出力するように、当該巡回サブＡ／Ｄ変換回路を制御する。
【００５３】
本発明の第５の態様に係るＡ／Ｄ変換装置は、本発明の第１〜４のうちのいずれか１つの態様に係るＡ／Ｄ変換装置において、タイミング制御部は、各段の巡回サブＡ／Ｄ変換回路において互いに異なる回数の動作を制御する。これにより、各段の巡回サブＡ／Ｄ変換回路は互いに異なる回数、減算器及び乗算器の処理とサブＡ／Ｄ変換器の処理とを巡回して繰り返すことにより、当該巡回サブＡ／Ｄ変換回路に入力される電圧をデジタル値に巡回サブＡ／Ｄ変換して出力する。このように、タイミング制御部は当該巡回サブＡ／Ｄ変換回路を制御する。
【００５４】
本発明の第６の態様に係るＡ／Ｄ変換装置は、本発明の第１〜５のうちのいずれか１つの態様に係るＡ／Ｄ変換装置において、タイミング制御部は、各段の巡回サブＡ／Ｄ変換回路の動作を制御する。タイミング制御部は、各段の巡回サブＡ／Ｄ変換回路における減算器及び乗算器の処理とサブＡ／Ｄ変換器の処理とを巡回して繰り返す回数と処理速度との積を、全段の巡回サブＡ／Ｄ変換回路に対して同一にするように制御する。
【００５５】
本発明の第７の態様に係るＡ／Ｄ変換装置は、本発明の第１〜６のうちのいずれか１つの態様に係るＡ／Ｄ変換装置である。初段の巡回サブＡ／Ｄ変換回路において、乗算器の乗数が２であるとき、サブＡ／Ｄ変換器は当該出力アナログ電圧を３値のデジタル電圧にＡ／Ｄ変換して出力する。一方、初段から後段の少なくともいずれか１つの巡回サブＡ／Ｄ変換回路において、乗算器の乗数が４であるとき、サブＡ／Ｄ変換器は当該出力アナログ電圧を７値のデジタル電圧にＡ／Ｄ変換して出力する。
【００５６】
本発明の第８の態様に係るＡ／Ｄ変換装置は、本発明の第１〜７のうちのいずれか１つの態様に係るＡ／Ｄ変換装置において、タイミング制御部は、巡回サブＡ／Ｄ変換回路の動作を制御する。タイミング制御部は、初段の巡回サブＡ／Ｄ変換回路において、乗算器に入力電圧を乗数１で乗算して乗算結果の出力アナログ電圧をサブＡ／Ｄ変換器に出力させる。次いでタイミング制御部は、２以上の所定の乗数で減算器及び乗算器の処理とサブＡ／Ｄ変換器の処理とを巡回して繰り返すように、当該巡回サブＡ／Ｄ変換回路を制御する。
【００５７】
本発明の第９の態様に係るイメージセンサ装置は、本発明の第１〜８のうちのいずれか１つの態様に係るＡ／Ｄ変換装置を含む。
【００５８】
本発明の第１０の態様に係る半導体装置は、本発明の第９の態様に係るイメージセンサ装置を含む。
【符号の説明】
【００５９】
１，１Ａ，１Ｂ…Ａ／Ｄ変換装置
２…演算回路部
３…タイミング制御部
４…デジタル信号処理部
５…イメージセンサ装置
１０−ｎ…巡回サブＡ／Ｄ変換回路
１１…減算器
１２…乗算器
１３…サブＡ／Ｄ変換器
１４…Ｄ／Ａ変換器
２１〜２４…キャパシタ
２５…オペアンプ
３１，３２…コンパレータ
３３，３４…乗算器
３５…Ｄ／Ａ変換器のクロック生成及びタイミング制御部
５０…光電変換部
５１…画素
５２…ＰＧＡ
５３…配線
ＳＷ１〜３…スイッチ
ＳＷ４−ｎ…スイッチ
ＳＷ５〜ＳＷ８…スイッチ
ＳＷ９ａ，ＳＷ９ｂ，ＳＷ９ｃ…スイッチ
【先行技術文献】
【特許文献】
【００６０】
【特許文献１】特許第３９６２７８８号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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