(57)【要約】【課題】１次元又は２次元配列の変換子を複数のブロックに分割し、ブロック別に遅延プロファイル（遅延時間）を算出し、算出遅延プロファイルに対応してブロック別にビームフォーミングを行うことにより動的時間遅延範囲を減少させ、遅延線の大きさを減少させ得るビームフォーミング装置及びその方法を提供する。【解決手段】複数の変換子からなる複数の変換子ブロックを含むプローブを通して送受信される各信号をビームフォーミングするビームフォーミング装置において、変換子ブロックをなす複数の変換子から送信される信号又は変換子ブロックをなす複数の変換子で受信された信号を遅延するように制御する制御部と、各変換子ブロックに対応し、制御部から伝送される制御信号に応答して各変換子ブロックをなす複数の変換子を通して送受信される信号に対するアナログビームフォーミングを行う複数のビームフォーミング部を有するアナログビームフォーマーとを有する。【選択図】      図３Ｃ
2015073902.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の変換子からなる複数の変換子ブロックを含むプローブを通して送信される信号又は受信された各信号をビームフォーミングするビームフォーミング装置において、
各々の前記変換子ブロックをなす前記複数の変換子から送信される信号又は前記変換子ブロックをなす前記複数の変換子で受信された信号が遅延されるように制御する制御部と、
前記各変換子ブロックに対応し、前記制御部から伝送される制御信号に応答して前記各変換子ブロックをなす前記複数の変換子を通して送信される信号又は受信された信号に対するアナログビームフォーミングを行う複数のビームフォーミング部を有するアナログビームフォーマーとを有することを特徴とするビームフォーミング装置。
【請求項２】
前記制御部は、前記複数の変換子ブロックのそれぞれに対する遅延プロファイルを算出し、前記算出された遅延プロファイルのそれぞれに基づいて前記各変換子ブロックをなす各変換子に対する各遅延時間を算出し、前記算出された遅延時間に応じて前記送信される信号又は前記受信された信号が遅延されるように制御することを特徴とする請求項１に記載のビームフォーミング装置。
【請求項３】
前記複数の変換子ブロックをなす各変換子は、１次元的又は２次元的に配列されることを特徴とする請求項１に記載のビームフォーミング装置。
【請求項４】
前記各変換子ブロックの数及び前記各変換子ブロックをなす前記複数の変換子の組み合わせを保存する保存部をさらに有し、
前記各変換子ブロックをなす前記複数の変換子は、互いに隣接して配列されることを特徴とする請求項１に記載のビームフォーミング装置。
【請求項５】
２次元的に配列された複数の変換子を通して送信又は受信される信号をビームフォーミングするビームフォーミング装置において、
複数のサブ変換子ブロックからなる複数の変換子ブロックのそれぞれに対して、前記複数の変換子からなる前記複数のサブ変換子ブロックの前記変換子配列方向にアナログビームフォーミングを行うアナログビームフォーマーと、
前記複数のサブ変換子ブロックの前記変換子配列方向に対して直交する方向にデジタルビームフォーミングを行うデジタルビームフォーマーとを有することを特徴とするビームフォーミング装置。
【請求項６】
前記各変換子ブロックをなす前記複数のサブ変換子ブロックの内のいずれか一つに対する遅延プロファイルを算出し、前記算出された遅延プロファイルに基づいて前記各変換子ブロックをなす前記各変換子に対する遅延時間を算出し、前記算出された遅延時間に対応して前記各変換子ブロックをなす前記各変換子から送信される信号及び前記各変換子ブロックをなす前記各変換子で受信される信号が遅延されるよう制御する制御部をさらに有することを特徴とする請求項５に記載のビームフォーミング装置。
【請求項７】
前記制御部は、アナログビームフォーミングが行われる方向に配列された各変換子に同一のデジタルビームフォーミングのための遅延時間が適用され、前記デジタルビームフォーミングが行われる方向に配列された各変換子に同一のアナログビームフォーミングのための遅延時間が適用されるように制御することを特徴とする請求項６に記載のビームフォーミング装置。
【請求項８】
前記アナログビームフォーマーは、前記受信された各信号をビームフォーミングするとき、前記各変換子ブロック別に前記アナログビームフォーミングされた各信号を合算することを特徴とする請求項５に記載のビームフォーミング装置。
【請求項９】
前記アナログビームフォーマーは、前記各変換子ブロックに対応し、前記制御部から伝送される制御信号に応答して前記各変換子ブロックをなす前記複数の変換子に対するアナログビームフォーミングを行う複数のビームフォーミング部を含むことを特徴とする請求項５に記載のビームフォーミング装置。
【請求項１０】
前記複数のビームフォーミング部のそれぞれは、前記各変換子ブロックをなす前記複数の変換子のそれぞれから送信される信号及び前記各変換子ブロックをなす前記複数の変換子のそれぞれで受信された信号が入力されて遅延させる信号遅延部と、
前記信号遅延部に入力された各信号が前記送信される信号であるか、前記受信された信号であるかに従ってスイッチング動作を行うスイッチング部と、
前記信号遅延部に入力された信号が前記受信された信号であるとき、前記信号遅延部から出力される遅延された信号を合算する合算部とを含むことを特徴とする請求項１又は９に記載のビームフォーミング装置。
【請求項１１】
前記アナログビームフォーマーは、前記各ビームフォーミング部に設けられた前記信号遅延部に入力された信号が前記受信された信号であるとき、前記各ビームフォーミング部に設けられた前記各合算部から出力される信号を合算するアナログ合算部をさらに含むことを特徴とする請求項１０に記載のビームフォーミング装置。
【請求項１２】
前記信号遅延部は、前記制御信号に対応して送信遅延時間及び受信遅延時間を具現する複数の遅延線を含むことを特徴とする請求項１０に記載のビームフォーミング装置。
【請求項１３】
前記アナログ合算部で生成されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器をさらに有することを特徴とする請求項１１に記載のビームフォーミング装置。
【請求項１４】
それぞれ複数の変換子からなる複数の変換子ブロックを含むプローブを通して送信される信号又は受信された信号をビームフォーミングするビームフォーミング方法において、
前記複数の変換子ブロックのそれぞれに対する遅延プロファイルに基づいて各変換子ブロックをなす前記各変換子に対する遅延時間を算出する段階と、
前記遅延時間に応じて前記各変換子ブロックをなす前記複数の変換子に対するアナログビームフォーミングを行う段階とを有することを特徴とするビームフォーミング方法。
【請求項１５】
前記アナログビームフォーミングを行う段階は、前記算出された遅延時間に対応して前記送信される信号又は前記受信された各信号が遅延されるように制御する段階を含むことを特徴とする請求項１４に記載のビームフォーミング方法。
【請求項１６】
前記受信された信号をビームフォーミングするとき、前記各変換子ブロック別に前記アナログビームフォーミングされた信号を合算する段階をさらに有することを特徴とする請求項１４に記載のビームフォーミング方法。
【請求項１７】
前記複数の変換子ブロックをなす各変換子は、１次元的又は２次元的に配列されることを特徴とする請求項１４に記載のビームフォーミング方法。
【請求項１８】
前記複数の変換子ブロックに対する前記遅延プロファイルを算出する段階をさらに有することを特徴とする請求項１４に記載のビームフォーミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビームフォーミング装置及びその方法に関し、特に、動的時間遅延範囲を減少させ、これを通して遅延線の大きさを減少させ得るビームフォーミング装置及びその方法に関する。
【背景技術】
【０００２】
超音波診断装置でのプローブは、一般に変換子（振動変換子：ｔｒａｎｓｄｕｃｅｒ）を用いて製造される。
超音波診断装置のプローブから数ｋＨｚ乃至数百ＭＨｚ範囲の超音波が患者の身体内部の特定部位に伝達されると、この超音波は、多くの他の組織間の各階層から部分的に反射される。特に、超音波は、身体内部における密度変化のある場所、例えば、血漿（ｂｌｏｏｄ  ｐｌａｓｍａ）内の各血球、各臓器内の小さい組織などから反射される。
【０００３】
このように反射された各超音波は、プローブの変換子を振動させ、変換子は、これら振動による電気的パルスを出力する。このような電気的パルスは画像に変換される。しかし、このときに反射される超音波信号の強さは非常に弱く、信号対雑音比（ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ｒａｔｉｏ；ＳＮＲ）も小さいので、これを画像情報に転換するためには、反射される超音波信号の強さとＳＮＲを向上させる技術が必要である。
この技術のうち一つがビームフォーミング（Ｂｅａｍ  ｆｏｒｍｉｎｇ）である。
【０００４】
ここで、ビームフォーミングとは、複数の変換子を用いて信号を送信、受信するとき、重畳させる方式を通して信号の強さを強くすることをいう。
１次元配列変換子を用いた送信／受信ビームフォーミングの概念を説明してみると、画像情報を得ようとする一つの点を集束点（ｆｏｃａｌ  ｐｏｉｎｔ）というが、複数の変換子が直線に配列されているので、それぞれの変換子と集束点との距離に差が存在する。
したがって、それぞれの変換子において信号が伝達されてから反射されて戻ってくるのにかかる時間が変わり、これら各受信信号を重畳させると、互いに位相が合わないので信号の増幅が行われない。結局、ビームフォーミングを行うことにおいて、互いに位相が合わない各信号の位相を合わせる工程が要求されるという問題がある。
【０００５】
位相を合わせる方法は、送信、受信信号を遅延させることによって行われるが、この遅延させる方式に従ってビームフォーミング方式が分けられる。
ビームフォーミングは、アナログビームフォーミングとデジタルビームフォーミングに分けることができる。
アナログビームフォーミング方式が回路素子を用いて信号を遅延させる一方、デジタルビームフォーミング方式は、信号をデジタル化して保存した後、所望の時間が経過した後でデータを読み出す方法を通して遅延させる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来のビームフォーミングにおける問題点に鑑みてなされたものであって、本発明の目的は、１次元（１Ｄ）又は２次元（２Ｄ）配列の変換子（トランスデューサー配列素子）を複数のブロックに分割し、ブロック別に遅延プロファイル（遅延時間）を算出し、算出された遅延プロファイルに対応してブロック別にビームフォーミングを行うことによって、動的時間遅延範囲を減少させ、これを通して遅延線の大きさ（全体的にはアナログビームフォーマーの大きさ）を減少させ得るビームフォーミング装置及びその方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明によるビームフォーミング装置は、それぞれ複数の変換子からなる複数の変換子ブロックを含むプローブを通して送信又は受信される各信号をビームフォーミングするビームフォーミング装置において、各々の前記変換子ブロックをなす前記複数の変換子から送信される信号又は前記変換子ブロックをなす前記複数の変換子で受信された信号を遅延するように制御する制御部と、前記各変換子ブロックに対応し、前記制御部から伝送される制御信号に応答して前記各変換子ブロックをなす前記複数の変換子を通して送信又は受信される信号に対するアナログビームフォーミングを行う複数のビームフォーミング部を有するアナログビームフォーマーとを有することを特徴とする。
【０００８】
前記制御部は、前記複数の変換子ブロックのそれぞれに対する遅延プロファイルを算出し、前記算出された遅延プロファイルのそれぞれに基づいて前記各変換子ブロックをなす各変換子に対する各遅延時間を算出し、前記算出された遅延時間に応じて前記送信される信号又は前記受信された信号が遅延するように制御することが好ましい。
前記複数の変換子ブロックをなす各変換子は、１次元的又は２次元的に配列されることが好ましい。
前記各変換子ブロックの数及び前記各変換子ブロックをなす前記複数の変換子の組み合わせを保存する保存部をさらに有し、前記各変換子ブロックをなす前記複数の変換子は、互いに隣接して配列されることが好ましい。
前記複数のビームフォーミング部のそれぞれは、前記各変換子ブロックをなす前記複数の変換子のそれぞれから送信された信号及び前記各変換子ブロックをなす前記複数の変換子のそれぞれで受信された信号が入力されて遅延させる信号遅延部と、前記信号遅延部に入力された信号が、前記送信された信号であるか、前記受信された信号であるかに従ってスイッチング動作を行うスイッチング部と、前記信号遅延部に入力された信号が前記受信された信号であるとき、前記信号遅延部から出力される遅延された信号を合算する合算部とを含むことが好ましい。
前記信号遅延部は、前記制御信号に対応して送信遅延時間及び受信遅延時間を具現する複数の遅延線を含むことが好ましい。
前記アナログビームフォーマーは、各ビームフォーミング部に設けられた前記信号遅延部に入力された各信号が前記受信された信号であるとき、前記各ビームフォーミング部に設けられた各合算部から出力される信号を合算するアナログ合算部をさらに含むことが好ましい。
前記アナログ合算部で生成されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器をさらに有することが好ましい。
【０００９】
また、上記目的を達成するためになされた本発明によるビームフォーミング装置は、２次元的に配列された複数の変換子を通して送信又は受信される信号をビームフォーミングするビームフォーミング装置において、複数のサブ変換子ブロックからなる複数の変換子ブロックのそれぞれに対して、前記複数の変換子からなる前記複数のサブ変換子ブロックが配列された方向にアナログビームフォーミングを行うアナログビームフォーマーと、前記複数のサブ変換子ブロックが配列された方向に対して垂直方向にデジタルビームフォーミングを行うデジタルビームフォーマーとを有することを特徴とする。
【００１０】
前記各変換子ブロックをなす前記複数のサブ変換子ブロックの内のいずれか一つに対する遅延プロファイルを算出し、前記算出された遅延プロファイルに基づいて前記各変換子ブロックをなす前記各変換子に対する遅延時間を算出し、前記算出された遅延時間に対応して前記各変換子ブロックをなす前記各変換子から送信される信号及び前記各変換子ブロックをなす前記各変換子で受信される信号が遅延されるよう制御する制御部をさらに有することが好ましい。
前記制御部は、アナログビームフォーミングが行われる方向に配列された各変換子に同一のデジタルビームフォーミングのための遅延時間が適用され、前記デジタルビームフォーミングが行われる方向に配列された各変換子に同一のアナログビームフォーミングのための遅延時間が適用されるように制御することが好ましい。
前記アナログビームフォーマーは、前記受信された各信号をビームフォーミングするとき、前記各変換子ブロック別に前記アナログビームフォーミングされた各信号を合算することが好ましい。
前記アナログビームフォーマーは、前記各変換子ブロックに対応し、前記制御部から伝送される制御信号に応答して前記各変換子ブロックをなす前記複数の変換子に対するアナログビームフォーミングを行う複数のビームフォーミング部を含むことが好ましい。
前記複数のビームフォーミング部のそれぞれは、前記各変換子ブロックをなす前記複数の変換子のそれぞれから送信される信号及び前記各変換子ブロックをなす前記複数の変換子のそれぞれで受信された信号を入力して遅延させる信号遅延部と、前記信号遅延部に入力された各信号が前記送信される信号であるか、前記受信した信号であるかに従ってスイッチング動作を行うスイッチング部と、前記信号遅延部に入力された信号が前記受信した信号であるとき、前記信号遅延部から出力される遅延された信号を合算する合算部とを含むことが好ましい。
前記アナログビームフォーマーは、前記各ビームフォーミング部に設けられた前記信号遅延部に入力された信号が前記受信した信号であるとき、前記各ビームフォーミング部に設けられた前記各合算部から出力される信号を合算するアナログ合算部をさらに含むことが好ましい。
【００１１】
上記目的を達成するためになされた本発明によるビームフォーミング方法は、それぞれ複数の変換子からなる複数の変換子ブロックを含むプローブを通して送信又は受信される信号をビームフォーミングするビームフォーミング方法において、前記複数の変換子ブロックのそれぞれに対する遅延プロファイルに基づいて各変換子ブロックをなす前記各変換子に対する遅延時間を算出する段階と、前記遅延時間に応じて前記各変換子ブロックをなす前記複数の変換子に対するアナログビームフォーミングを行う段階とを有することを特徴とする。
【００１２】
前記アナログビームフォーミングを行う段階は、前記算出された遅延時間に対応して前記送信又は受信した各信号が遅延されるように制御する段階を含むことが好ましい。
前記受信した信号をビームフォーミングするとき、前記各変換子ブロック別に前記アナログビームフォーミングされた信号を合算する段階をさらに有することが好ましい。
前記複数の変換子ブロックをなす各変換子は、１次元的又は２次元的に配列されることが好ましい。
前記複数の変換子ブロックに対する前記遅延プロファイルを算出する段階をさらに有することが好ましい。
【発明の効果】
【００１３】
本発明に係るビームフォーミング装置及びその方法によれば、１次元（１Ｄ）又は２次元（２Ｄ）に配列される変換子（トランスデューサー配列素子）を複数のブロックに分割し、ブロック別に遅延プロファイル（遅延時間）を算出し、算出された遅延プロファイルに対応してブロック別にビームフォーミングを行うことによって、動的時間遅延範囲を減少させ、これを通して遅延線の大きさ（全体的にはアナログビームフォーマーの大きさ）を減少させることができるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】１次元配列変換子を用いた受信ビームフォーミングの概念を説明するための図である。
【図２Ａ】操向をしない場合、ビームフォーミング時に適用される遅延プロファイルと動的時間遅延範囲の一例を示す図である。
【図２Ｂ】操向をする場合、ビームフォーミング時に適用される遅延プロファイルと動的時間遅延範囲の一例を示す図である。
【図３Ａ】配列変換子をブロック化する前の動的時間遅延範囲及びビーム集束方法を説明するための図である。
【図３Ｂ】配列変換子を二つのブロックに分割したときのブロック別動的時間遅延範囲及びビーム集束方法を説明するための図である。
【図３Ｃ】配列変換子を四つのブロックに分割したときのブロック別動的時間遅延範囲及びビーム集束方法を説明するための図である。
【図４】本発明の一実施形態に係るビームフォーミング装置の構成を示すブロック図である。
【図５】図４に示したアナログビームフォーマーの構成をより詳細に示すブロック図である。
【図６】アナログ遅延線として用いられるＣＣＤの概略的な構造を示す斜視図である。
【図７】本発明の一実施形態に係るビームフォーミング装置で行われる送信ビームフォーミング動作の一例を説明するためのブロック図である。
【図８】本発明の一実施形態に係るビームフォーミング装置で行われる受信ビームフォーミング動作の一例を説明するためのブロック図である。
【図９】本発明の他の実施形態に係るビームフォーミング装置の構成を示すブロック図である。
【図１０】本発明の他の実施形態に係るビームフォーミング装置で行われる送信ビームフォーミング動作の一例を説明するためのブロック図である。
【図１１】本発明の他の実施形態に係るビームフォーミング装置で行われる受信ビームフォーミング動作の一例を説明するためのブロック図である。
【発明を実施するための形態】
【００１５】
次に、本発明に係るビームフォーミング装置及びその方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１６】
図１は、１次元配列変換子を用いた受信ビームフォーミングの概念を説明するための図である。
図１に示すように、１次元配列変換子１０には、５個の変換子が線形的（直線的）に配列されている。
【００１７】
集束点１１は、各変換子で生成されるソース信号が集束されることによって、２次元画像の画像情報を検出する地点をいい、２次元画像のピクセル位置に対応する被検体（例：人体、動物の身体など）の内部の地点に該当する。
１次元配列変換子１０が送信した各ソース信号は、送信ビームフォーミングによって集束点１１で重畳され、重畳されたソース信号は、集束点１１から反射されて再び１次元配列変換子１０に到逹する。
【００１８】
１次元配列変換子１０の各変換子は、各変換子に到達した反射信号を再び電気信号に変換する。
このように変換された各電気信号の強さは非常に微弱であるので、各電気信号を単独的に分析することはできなく、各電気信号を一つに合わせて一つの信号として分析しなければならない。
しかし、各変換子と集束点１１との距離差のため、反射された各ソース信号が再び各変換子に到逹する時間が異なり、結果的に各変換子が電気信号を生成する時間も異なる。
したがって、各変換子から出力された電気信号を一つの信号に合わせるために、各変換子と集束点１１との距離差に反比例する時間の長さだけ各変換子から出力された電気信号を遅延させた後、１次元配列変換子１０の全ての変換子からの電気信号の出力が完了する時点で、１次元配列変換子１０の全ての変換子からの各電気信号を合算する。
【００１９】
すなわち、受信ビームフォーミング時には、図１に示すように、集束位置（深さ、距離）に応じて算出又は保存された遅延プロファイル１２を用いて時間遅延部１３を通して可変時間遅延を与えながら、受信信号を集束して加算器１４を通して全て合算する方式で受信ビーム集束を行う。
ここで、１次元配列変換子１０の各変換子のうち、集束点１１との距離が最も遠い変換子から出力された電気信号は超音波ボリュームスキャン装置に最後に入力されるので、この電気信号に対しては、時間遅延なしで他の変換子から出力された各電気的信号と合算することもできる。このように、各変換子から出力された電気信号とその電気信号を生成する時間差を考慮して、配列変換子１０の各変換子からの電気信号を合算することを受信ビームフォーミングという。
【００２０】
図２Ａは、操向をしない場合、ビームフォーミング時に適用される遅延プロファイルと動的時間遅延範囲の一例を示す図で、図２Ｂは、操向をする場合、ビームフォーミング時に適用される遅延プロファイルと動的時間遅延範囲の一例を示す図である。
【００２１】
超音波画像を生成するためのスキャニング方法は、操向をしない場合（図２Ａ参照）と操向をする場合（図２Ｂ参照、操向角度θ）がある。
図２Ａに示したビーム集束のための遅延プロファイル１２及び動的時間遅延範囲１５と図２Ｂに示したビーム集束のための遅延プロファイル１２及び動的時間遅延範囲１５とを比較してみると、操向をする場合では、動的時間遅延範囲１５がより大きくなることが分かる。
動的時間遅延範囲（ｄｙｎａｍｉｃ  ｄｅｌａｙ  ｒａｎｇｅ；ＤＤＲ）が大きくなると、ビームフォーマーでカバーすべき最小遅延時間と最大遅延時間との間の時間幅が大きくなる。集束位置に応じて算出された遅延プロファイルは動的時間遅延範囲を決定するが、この動作時間遅延範囲（ＤＤＲ）が大きくなると、遅延線の大きさが大きくなり、アナログビームフォーマーの大きさを減少させるのに限界として作用する。
【００２２】
したがって、動的時間遅延範囲の大きさを減少させるために配列変換子をなす複数の変換子を複数のブロックに分割し、各ブロックに該当する遅延プロファイルに基づいて各ブロック別動的時間遅延範囲を算出することによって、配列変換子に対する動的時間遅延範囲を減少できるようにする。
より詳細に説明すると、配列変換子をなす複数の変換子を複数のブロックに分割し、各ブロックに対する遅延プロファイルに対してのみ最小遅延時間から最大遅延時間まで与えた後、各ブロック内で時間遅延された各変換子（チャンネル）の信号を合算した後、他のブロックで合算した各信号を集めて再び合算する方式でビームフォーミングを行う。
【００２３】
図３Ａは、配列変換子をブロック化する前の動的時間遅延範囲及びビーム集束方法を説明するための図であり、図３Ｂは、配列変換子を二つのブロックに分割したときのブロック別動的時間遅延範囲及びビーム集束方法を説明するための図であり、図３Ｃは、配列変換子を四つのブロックに分割したときのブロック別動的時間遅延範囲及びビーム集束方法を説明するための図である。
【００２４】
図３Ａ〜図３Ｃに示す例示で、配列変換子が合計６４個の変換子からなるとしたとき、  図３Ａに示した例示では配列変換子をブロック化していないので、合計６４個の変換子全体に対する遅延プロファイル１２を算出し、それによって動的時間遅延範囲１５を有するようになる。
その後、算出された遅延プロファイル１２に応じて合計６４個の変換子に対して時間遅延された各チャンネルの信号をアナログ合算部３０を通して合算した後、これをアナログデジタル変換器（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）４０に伝達する。
【００２５】
図３Ｂでは、配列変換子をなす合計６４個の変換子を二つのブロックに分割した場合を例示している。
合計６４個の変換子を同一の個数に分割したと前提するとき、３２個の変換子からなる１番目のブロックに対する遅延プロファイル１２ａを算出し、それによって動的時間遅延範囲１５ａを有するようになる。
また、残りの３２個の変換子からなる２番目のブロックに対する遅延プロファイル１２ｂを算出し、それによって動的時間遅延範囲１５ｂを有するようになる。
【００２６】
その後、第１の合算部２２を通して１番目のブロック内で時間遅延された各変換子の信号を合算し、第２の合算部２４を通して２番目のブロック内で時間遅延された各変換子の信号を合算した後、第１の合算部２２で合算された信号と第２の合算部２４で合算された信号をアナログ合算部３０を通して再び合算した後、これをアナログデジタル変換器４０に伝達する。
図３Ａに示した動的時間遅延範囲１５と図３Ｂに示した２番目のブロックでの動的時間遅延範囲１５ｂ（二つのブロックのうち動的時間遅延範囲がより大きい場合）を比較してみると、配列変換子をなす複数の変換子を二つのブロックに分割したときに動的時間遅延範囲がより減少することが分かる。
【００２７】
図３Ｃでは、配列変換子をなす合計６４個の変換子を四つのブロックに分割した場合を例示している。
合計６４個の変換子を同一の個数に分割したと前提するとき、１６個の変換子からなる１番目のブロックに対する遅延プロファイル１２ａを算出し、それによって動的時間遅延範囲１５ａを有するようになる。また、１６個の変換子からなる２番目のブロックに対する遅延プロファイル１２ｂを算出し、それによって動的時間遅延範囲１５ｂを有するようになる。また、１６個の変換子からなる３番目のブロックに対する遅延プロファイル１２ｃを算出し、それによって動的時間遅延範囲１５ｃを有するようになる。最後に、１６個の変換子からなる４番目のブロックに対する遅延プロファイル１２ｄを算出し、それによって動的時間遅延範囲１５ｄを有するようになる。
【００２８】
その後、第１の合算部２２を通して１番目のブロック内で時間遅延された各変換子の信号を合算し、第２の合算部２４を通して２番目のブロック内で時間遅延された各変換子の信号を合算し、第３の合算部２６を通して３番目のブロック内で時間遅延された各変換子の信号を合算し、第４の合算部２８を通して４番目のブロック内で時間遅延された各変換子の信号を合算した後、第１の合算部２２乃至第４の合算部２８で合算された信号をアナログ合算部３０を通して再び合算した後、これをアナログデジタル変換器４０に伝達する。
図３Ａに示した動的時間遅延範囲１５、図３Ｂに示した２番目のブロックでの動的時間遅延範囲１５ｂ、図３Ｃに示した４番目のブロックでの動的時間遅延範囲１５ｄ（四つのブロックのうち動的時間遅延範囲が最も大きい場合）を比較してみると、配列変換子をなす複数の変換子を四つのブロックに分割したときに動的時間遅延範囲が最も大きく減少することが分かる。
【００２９】
図４は、本発明の一実施形態に係るビームフォーミング装置の構成を示すブロック図である。
図４に示すように、超音波信号を送受信する超音波プローブ１００内には配列変換子が設置される。
【００３０】
図４において、配列変換子は、合計６４個の変換子からなり、６４個の変換子は１次元的に配列されており、１番目の変換子１１１から１６番目の変換子１１３までの１６個の変換子が第１の変換子ブロック１１０に、１７番目の変換子１２１から３２番目の変換子１２３までの１６個の変換子が第２の変換子ブロック１２０に、３３番目の変換子１３１から４８番目の変換子１３３までの１６個の変換子が第３の変換子ブロック１３０に、４９番目の変換子１４１から６４番目の変換子１４３までの１６個の変換子が第４の変換子ブロック１４０に設定された場合を例示している。
【００３１】
ビームフォーミング装置２００は、制御部２１０、保存部２２０、信号生成部２３０、送受信スイッチ部２４０、受信信号処理部２５０、アナログビームフォーマー３００、及びアナログデジタル変換器２６０を含む。
【００３２】
制御部２１０は、ビームフォーミング装置２００の全般的な動作を制御するために信号生成部２３０、送受信スイッチ部２４０、受信信号処理部２５０、アナログビームフォーマー３００、及びアナログデジタル変換器２６０を制御する。
より詳細に説明すると、制御部２１０は、超音波プローブ１００に含まれた複数の変換子（１１１〜１４３）と被検体の集束点との距離差による時間遅延値を算出し、算出された時間遅延値に応じて送受信ビームが形成され、これによる送受信信号が生成されるように制御する。
予め算出された時間遅延値が保存されて利用可能である場合は、保存された時間遅延値を使用して送受信信号を生成するように制御することも可能である。
【００３３】
図４に示す実施形態に係る制御部２１０は、複数の変換子ブロック（１１０、１２０、１３０、１４０）のそれぞれに対する各遅延プロファイルを算出し、変換子ブロック別に算出された各遅延プロファイルのそれぞれに基づいて各変換子ブロック（１１０、１２０、１３０、１４０）をなす各変換子（１１１〜１１３、１２１〜１２３、１３１〜１３３、１４１〜１４３）に対する各遅延時間を算出し、算出された各遅延時間に応じて各変換子ブロック（１１０、１２０、１３０、１４０）をなす複数の変換子から送信される信号又は各変換子ブロック（１１０、１２０、１３０、１４０）をなす複数の変換子で受信された各信号が遅延されるように制御する。
【００３４】
すなわち、制御部２１０は、複数の変換子ブロック（１１０、１２０、１３０、１４０）のそれぞれに対して変換子ブロック別に遅延プロファイルを算出し、ブロック別に算出された遅延プロファイルに応じて各ブロック内の各変換子が被検体との間で信号を送受信するように制御する。
アナログビームフォーミングのための時間遅延値は、変換子と集束点との距離に応じて算出できるが、これに限定されることはない。
【００３５】
制御部２１０が遅延プロファイル及び遅延時間を算出する方法の他に、予め保存された遅延プロファイル及び／又は遅延時間を活用する方法も適用可能である。
複数の変換子ブロック（１１０、１２０、１３０、１４０）のそれぞれに該当する遅延プロファイル及び／又は遅延時間は、操向方向又は集束点に応じて予め算出して保存部２２０に保存することができ、この場合、制御部２１０は、保存された値を活用してビームフォーミングを制御することができる。
【００３６】
保存部２２０には、配列変換子をなす複数の変換子を分割して設定した複数の変換子ブロック（１１０、１２０、１３０、１４０）の設定などが保存される。
すなわち、保存部２２０には、各変換子ブロックの数、及び各変換子ブロック（１１０、１２０、１３０、１４０）をなす複数の変換子の組み合わせなどが保存される。
このとき、各変換子ブロック（１１０、１２０、１３０、１４０）をなす複数の変換子は、互いに隣接して配列されるように設定される。上述したように、予め算出された遅延プロファイル及び／又は遅延時間がある場合、これらの値も保存部２２０に保存される。
【００３７】
信号生成部２３０は、アナログビームフォーマー３００で形成された送信ビームを用いて送信信号を生成する。
信号生成部２３０は、超音波プローブ１００を通して被検体に送信される送信パルスを生成する超音波送信パルサー（ｐｕｌｓｅｒ）になり得るが、これに限定されることはない。
【００３８】
送受信スイッチ部２４０は、信号生成部２３０で生成された信号（超音波送信パルス）又は超音波プローブ１００で受信された信号に対して変換子ブロック（１１０、１２０、１３０、１４０）別に各変換子で信号を送受信するスイッチング作業を行う。
【００３９】
受信信号処理部２５０は、超音波プローブ１００内の配列変換子から受信された超音波エコー信号に対して所定の処理作業を行う。
例えば、受信信号処理部２５０は、配列変換子から受信したアナログ信号に対して雑音を減少させる低雑音増幅器（ｌｏｗ  ｎｏｉｓｅ  ａｍｐｌｉｆｉｅｒ；ＬＮＡ）（図示せず）及び／又は入力された信号に応じて利得値を制御する可変利得増幅器（ｖａｒｉａｂｌｅ  ｇａｉｎ  ａｍｐｌｉｆｉｅｒ；ＶＧＡ）（図示せず）を含むことができる。
このとき、可変利得増幅器は、集束点との距離による利得を補償するＴＧＣ（Ｔｉｍｅ  Ｇａｉｎ  ｃｏｍｐｅｎｓａｔｉｏｎ）になり得るが、これに限定されることはない。
【００４０】
アナログビームフォーマー３００は、制御部２１０の制御信号に応答して送信ビームを形成してから信号生成部２３０に出力し、各変換子ブロック（１１０、１２０、１３０、１４０）に含まれる各変換子が受信した信号をアナログビームフォーミングのための時間遅延値に基づいて合成し、複数の変換子ブロック（１１０、１２０、１３０、１４０）のそれぞれに対する複数のアナログ信号を生成する。
アナログビームフォーマー３００は、第１乃至第４のビームフォーミング部（３１０〜３４０）及びアナログ合算部３５０を含んで構成される。アナログビームフォーマー３００の細部構成要素については、以下の図５に関する説明部分で詳細に説明する。
【００４１】
アナログデジタル変換器２６０は、アナログビームフォーマー３００で生成された複数のアナログ信号のそれぞれをデジタル信号に変換する。
これによって、アナログデジタル変換器２６０は、複数のデジタル信号を生成する。
【００４２】
図５は、図４に示したアナログビームフォーマーの構成をより詳細に示すブロック図である。
図５に示すように、アナログビームフォーマー３００は、第１の変換子ブロック１１０に属する複数の変換子（１１１〜１１３）で送信又は受信される信号をビームフォーミングする第１のビームフォーミング部３１０と、第２の変換子ブロック１２０に属する複数の変換子（１２１〜１２３）で送信又は受信される信号をビームフォーミングする第２のビームフォーミング部３２０と、第３の変換子ブロック１３０に属する複数の変換子（１３１〜１３３）で送信又は受信される信号をビームフォーミングする第３のビームフォーミング部３３０と、第４の変換子ブロック１４０に属する複数の変換子（１４１〜１４３）で送信又は受信される信号をビームフォーミングする第４のビームフォーミング部３４０と、アナログ合算部３５０とを含む。
第１のビームフォーミング部３１０乃至第４のビームフォーミング部３４０の構成は互いに同一であるので、ここでは、第１のビームフォーミング部３１０の構成についてのみ詳細に説明する。
【００４３】
図５に示すように、第１のビームフォーミング部３１０は、第１のスイッチング部３１２、第１の信号遅延部３１４、及び第１の合算部３１６を含む。
図５において、点線で示した矢印は送信信号を示し、一点鎖線で示した矢印は受信信号を示す。
第１の信号遅延部３１４は、第１の変換子ブロック１１０に含まれた各変換子（１１１〜１１３）のそれぞれで送信される信号又は受信した信号を遅延させる。
例を挙げて説明すると、第１の信号遅延部３１４は、制御部２１０で生成された制御信号の入力を受け、第１の信号遅延部３１４に入力された各信号を制御信号に対応する遅延時間だけ遅延させる。このとき、第１の信号遅延部３１４に入力された各信号は、制御部２１０から伝送される送信される信号に該当するパルスであるか、被検体から反射された信号であるエコー信号になり得る。
【００４４】
第１の信号遅延部３１４は、制御信号に対応する送信及び受信遅延時間を具現する複数のアナログ遅延線（３１４ａ〜３１４ｃ）を含むことができる。
この時、各変換子（１１１〜１１３）のそれぞれで送信時に使用される遅延時間と受信時に使用される遅延時間は同一である。
したがって、アナログビームフォーマー３００は、送信及び受信をアナログ的に処理することができる。
【００４５】
第１のスイッチング部３１２は、第１の信号遅延部３１４の出力端に設けられ、スイッチング動作を行う多様な素子で具現可能である。
第１のスイッチング部３１２内のスイッチング素子（３１２ａ〜３１２ｃ）は、第１の信号遅延部３１４から出力される信号が被検体に送信される信号であるか、又は、被検体から反射された信号であるかに従ってスイッチング動作を行う。
例を挙げて説明すると、第１の信号遅延部３１４から出力される信号が被検体に送信される信号である場合、第１のスイッチング部３１２内のスイッチング素子（３１２ａ〜３１２ｃ）は、第１の信号遅延部３１４から出力される信号が信号生成部２３０に出力されるようにスイッチング動作を行う。
【００４６】
第１の信号遅延部３１４から出力される信号が被検体から反射された信号である場合、第１のスイッチング部３１２内のスイッチング素子（３１２ａ〜３１２ｃ）は、第１の信号遅延部３１４から出力される信号が第１の合算部３１６に出力されるようにスイッチング動作を行う。
これによって、アナログビームフォーマー３００は、第１〜第４の信号遅延部（３１４、３２４、３３４、３４４）の出力端に設けられた第１〜第４のスイッチング部（３１２、３２２、３３２、３４２）内の各スイッチング素子を用いて、第１〜第４の変換子ブロック（１１０、１２０、１３０、１４０）に属する変換子のそれぞれに対する送信動作及び受信動作を制御することができる。
【００４７】
受信ビームフォーミング動作時、第１の変換子ブロック１１０に属する各変換子（１１１〜１１３）の受信信号は第１の合算部３１６を通して合算され、第２の変換子ブロック１２０に属する各変換子（１２１〜１２３）の受信信号は第２の合算部３２６を通して合算され、第３の変換子ブロック１３０に属する各変換子（１３１〜１３３）の受信遅延信号は第３の合算部３３６を通して合算され、第４の変換子ブロック１４０に属する各変換子（１４１〜１４３）の受信信号は第４の合算部３４６を通して合算される。
また、第１〜第４の合算部（３１６、３２６、３３６、３４６）から出力される各信号は、アナログ合算部３５０を通して合算される。
【００４８】
図６は、アナログ遅延線として用いられるＣＣＤの概略的な構造を示す斜視図である。
図５で説明した第１〜第４の信号遅延部（３１４、３２４、３３４、３４４）をなすアナログ信号線（３１４ａ〜３１４ｃ、３２４ａ〜３２４ｃ、３３４ａ〜３３４ｃ、３４４ａ〜３４４ｃ）としてＣＣＤ（ｃｈａｒｇｅ−ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ）を活用することができる。
【００４９】
ＣＣＤ４００は、電荷の蓄積と移動に用いる半導体集積回路素子であって、半導体層４０１と、その表面に約０．１ｍｍの厚さで形成された絶縁層４０２と、その上に配列された金属電極（４０３ａ、４０３ｂ、４０３ｃ）とを含み、この金属電極（４０３ａ、４０３ｂ、４０３ｃ）の電圧を制御することによって、半導体表面において電位の低い部分に電荷を移動させ、蓄積された電荷を順次伝送できる素子である。
ここで、絶縁層はＳｉＯ２で製造することができる。
【００５０】
ＣＣＤ４００は、信号が入力されると、１番目の出力４０４のように信号の遅延のない信号を出力する。
金属電極（４０３ａ、４０３ｂ、４０３ｃ）では電圧の印加及び除去が繰り返されるが、金属電極（４０３ａ、４０３ｂ、４０３ｃ）に電圧が印加される場合、印加された金属電極（４０３ａ、４０３ｂ、４０３ｃ）直下の絶縁層の下方の半導体層４０１にクーロン力によって電荷が蓄積される。
【００５１】
図６に示すように、金属電極４０３ａに電圧が印加された場合、金属電極４０３ａ直下の絶縁層の下方の半導体層４０１に入力電荷が蓄積される。
金属電極４０３ａに電荷が蓄積された後、金属電極４０３ａから電圧が除去されると同時に金属電極４０３ｂに電圧が印加されると、これら電荷は、金属電極４０３ｂ直下の絶縁層の下方の半導体層４０１に移される。
同様の原理で金属電極４０３ｂから電圧が除去され、金属電極４０３ｃに電圧が印加されると、これら電荷が金属電極４０３ｃ直下の絶縁層の下方の半導体層４０１に移される。一定の時間差を置いて電圧の印加を制御する場合、一定の時間だけ遅延された出力（４０５、４０６、４０７）を得られるようになる。
図６に示したように、アナログ遅延線としてＣＣＤを用いる場合、配列された金属電極（４０３ａ、４０３ｂ、４０３ｃ）の数だけ出力が遅延され得るので、図６の例示では、３個の遅延出力と、入力がそのまま出る出力まで合計４個の出力を得ることができる。
【００５２】
図７は、本発明の一実施形態に係るビームフォーミング装置で行われる送信ビームフォーミング動作の一例を説明するためのブロック図である。
図７を参照すると、超音波プローブ１００は、合計四つの変換子ブロック（１１０、１２０、１３０、１４０）を含み、各変換子ブロックには１６個の変換子（１１１〜１１３、１２１〜１２３、１３１〜１３３、１４１〜１４３）が含まれている。
【００５３】
制御部２１０は、複数の変換子ブロック（１１０、１２０、１３０、１４０）それぞれに対する各遅延プロファイルを算出したり、予め保存された各遅延プロファイルを活用することができる。
制御部２１０は、変換子ブロック別に算出又は保存された各遅延プロファイルのそれぞれに基づいて各変換子ブロック（１１０、１２０、１３０、１４０）をなす各変換子（１１１〜１１３、１２１〜１２３、１３１〜１３３、１４１〜１４３）に対するアナログビームフォーミングのための各遅延時間を算出し、算出された各時間遅延値に応じて各変換子（１１１〜１１３、１２１〜１２３、１３１〜１３３、１４１〜１４３）が被検体に信号を送信するように制御する。遅延プロファイルに該当する遅延時間も、予め保存された場合、遅延時間の算出なしで活用することができる。
【００５４】
１番目の変換子ブロック１１０に含まれた各変換子（１１１〜１１３）についてより詳細に説明すると、変換子１１１は、アナログビームフォーミングのための時間遅延値ｔ１が適用された信号を被検体に送信し、変換子１１２は、アナログビームフォーミングのための時間遅延値ｔ２が適用された信号を被検体に送信し、変換子１１３は、アナログビームフォーミングのための時間遅延値ｔ１６が適用された信号を被検体に送信する。
【００５５】
また、２番目の変換子ブロック１２０に含まれた各変換子（１２１〜１２３）についてより詳細に説明すると、変換子１２１は、アナログビームフォーミングのための時間遅延値ｔ１７が適用された信号を被検体に送信する。同様の方式で、２番目の変換子ブロック１２０から４番目の変換子ブロック１４０に含まれた各変換子までも、時間遅延値が適用された信号を被検体に送信する。
【００５６】
信号生成部２３０は、アナログビームフォーマー３００で形成された送信ビームによる電気信号を生成し、送受信スイッチ部２４０は、それぞれの変換子（１１１〜１４３）に対して信号が送信されるようにスイッチングする。
【００５７】
図８は、本発明の一実施形態に係るビームフォーミング装置で行われる受信ビームフォーミング動作の一例を説明するためのブロック図である。
図８を参照すると、超音波プローブ１００は、合計４個の変換子ブロック（１１０、１２０、１３０、１４０）を含み、各変換子ブロックには１６個の変換子（１１１〜１１３、１２１〜１２３、１３１〜１３３、１４１〜１４３）が含まれている。
【００５８】
送受信スイッチ部２４０は、それぞれの変換子（１１１、１１２、…、１４３）に対して信号が受信されるようにスイッチングし、受信信号処理部２５０は、受信された信号に対して雑音減少及び利得増幅などの所定の処理を行う。
【００５９】
第１のビームフォーミング部３１０は、１番目の変換子ブロック１１０に含まれた各変換子（１１１〜１１３）が受信し、受信信号処理部２５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１〜ｔ１６）に基づいて合成し、アナログ信号ａ１を生成する。
これと同様の方式で、第１〜第４のビームフォーミング部（３１０〜３４０）は、それぞれの変換子ブロック（１１０、１２０、１３０、１４０）に含まれた各変換子が受信した各信号を合成し、四つのアナログ信号（ａ１、ａ２、ａ３、ａ４）を生成する。
【００６０】
アナログ合算部３５０は、第１〜第４のビームフォーミング部（３１０〜３４０）から出力された信号（ａ１、ａ２、ａ３、ａ４）を全て合算し、一つのアナログ信号ｂ１を生成する。
アナログデジタル変換器２６０は、一つのアナログ信号ｂ１を一つのデジタル信号ｃ１に変換する。
【００６１】
図９は、本発明の他の実施形態に係るビームフォーミング装置の構成を示すブロック図である。
図９に示すように、超音波信号を送受信する超音波プローブ５００内には配列変換子が設置される。
【００６２】
図９において、配列変換子は、合計２５６個（６４×４＝２５６）の変換子からなり、２５６個の変換子は２次元的に配列されており、１番目の行から１６番目の行に配列された６４個の変換子｛（１，１）〜（１６，４）｝が第１の変換子ブロック５１０に、１７番目の行から３２番目の行に配列された６４個の変換子｛（１７，１）〜（３２，４）｝が第２の変換子ブロック５２０に、３３番目の行から４８番目の行に配列された６４個の変換子｛（３３，１）〜（４８，４）｝が第３の変換子ブロック５３０に、４９番目の行から６４番目の行に配列された６４個の変換子｛（４９，１）〜（６４，４）｝が第４の変換子ブロック５４０に設定された場合を例示している。
【００６３】
また、図９に示す実施形態において、それぞれの変換子ブロック（５１０、５２０、５３０、５４０）は、複数のサブ変換子ブロックからなる。
例えば、６４個の変換子｛（１，１）〜（１６，４）｝からなる第１の変換子ブロック５１０は、１６個の変換子｛（１，１）〜（１６，１）｝からなる第１のサブ変換子ブロック５１１と、１６個の変換子｛（１，２）〜（１６，２）｝からなる第２のサブ変換子ブロック５１２と、１６個の変換子｛（１，３）〜（１６，３）｝からなる第３のサブ変換子ブロック５１３と、１６個の変換子｛（１，４）〜（１６，４）｝からなる第４のサブ変換子ブロック５１４とを含む。
【００６４】
また、図９に示す実施形態では、縦方向（高さ方向）に配列された１行の変換子を全て含む配列変換子を一つのサブ変換子アレイに設定する場合を例示している。
すなわち、右側から１番目の列に配列された６４個の変換子｛（１，１）〜（６４，１）｝が第１のサブ変換子アレイ５５０に、右側から２番目の列に配列された６４個の変換子｛（１，２）〜（６４，２）｝が第２のサブ変換子アレイ５６０に、右側から３番目の列に配列された６４個の変換子｛（１，３）〜（６４，３）｝が第３のサブ変換子アレイ５７０に、右側から４番目の列に配列された６４個の変換子｛（１，４）〜（６４，４）｝が第４のサブ変換子アレイ５８０に設定された場合を例示している。
【００６５】
ビームフォーミング装置６００は、制御部６１０、保存部６２０、信号生成部６３０、送受信スイッチ部６４０、受信信号処理部６５０、アナログビームフォーマー７００、アナログデジタル変換器（ＡＤＣ）６６０、及びデジタルビームフォーマー８００を含む。
アナログビームフォーマー７００は、第１〜第４のビームフォーミング部（７１０〜７４０）及びアナログ合算部７５０からなり、デジタルビームフォーマー８００は、送信デジタルビームフォーマー８１０及び受信デジタルビームフォーマー８２０からなる。
【００６６】
制御部６１０は、ビームフォーミング装置６００の全般的な動作を制御するため、信号生成部６３０、送受信スイッチ部６４０、受信信号処理部６５０、アナログビームフォーマー７００、アナログデジタル変換器６６０、及びデジタルビームフォーマー８００を制御する。
より詳細に説明すると、制御部６１０は、超音波プローブ５００に含まれた複数の変換子と被検体の集束点との距離差による時間遅延値を算出し、算出された時間遅延値に応じて送受信ビームが形成され、これによる送受信信号が生成されるように制御する。
予め算出された時間遅延値が保存部６２０に予め保存されて利用可能である場合、制御部６１０は、保存された時間遅延値を用いて送受信信号を生成するように制御することもできる。
【００６７】
制御部６１０は、複数のサブ変換子アレイ（５５０、５６０、５７０、５８０）のそれぞれに対してデジタルビームフォーミングのための時間遅延値を算出し、算出された時間遅延値に応じて各変換子が被検体との間で信号を送受信するように制御する。
また、制御部６１０は、複数の変換子ブロック（５１０、５２０、５３０、５４０）のうちいずれか一つのサブ変換子ブロックに含まれた各変換子のそれぞれに対してアナログビームフォーミングのための時間遅延値を算出し、算出された時間遅延値に応じて被検体との間で信号を送受信するように制御する。
【００６８】
このとき、複数の変換子ブロック（５１０、５２０、５３０、５４０）に含まれた各変換子のうちサブ変換子ブロックの変換子配列方向又はサブ変換子アレイ（５５０、５６０、５７０、５８０）の変換子配列方向（縦方向又は高さ方向）に対して直交する方向（横方向又は側方向）に同一の位置にある各変換子は同一のアナログビームフォーミングのための時間遅延値を有するので、制御部６１０は、各変換子ブロック（５１０、５２０、５３０、５４０）をなす複数のサブ変換子ブロックの内のいずれか一つのサブ変換子ブロックに含まれた各変換子のそれぞれに対してのみアナログビームフォーミングのための時間遅延値を算出する。
アナログビームフォーミングのための時間遅延値は、変換子と集束点との距離によって算出できるが、これに限定されることはない。
【００６９】
制御部６１０は、アナログビームフォーミングのための時間遅延値を算出するとき、各変換子ブロック（５１０、５２０、５３０、５４０）をなす複数のサブ変換子ブロックの内のいずれか一つのサブ変換子ブロックに対する遅延プロファイルを算出し、算出された遅延プロファイルに基づいて各サブ変換子ブロックをなす各変換子に対する各遅延時間（各時間遅延値）を算出する。
【００７０】
例えば、複数の変換子ブロック（５１０、５２０、５３０、５４０）のうち第１の変換子ブロック５１０に含まれた６４個の変換子のそれぞれに対してアナログビームフォーミングのための時間遅延値を算出するとき、制御部６１０は、第１の変換子ブロック５１０をなす複数のサブ変換子ブロック（５１１、５１２、５１３、５１４）のうち第１のサブ変換子ブロック５１１に対する遅延プロファイルを算出し、算出された遅延プロファイルに基づいて第１のサブ変換子ブロック５１１をなす各変換子｛（１，１）（２，１）…（１６，１）｝に対する各遅延時間を算出する。
【００７１】
上述したように、サブ変換子ブロック（５１１、５１２、５１３、５１４）の変換子配列方向（縦方向又は高さ方向）に対して直交する方向（横方向又は側方向）に同一の位置にある各変換子は同一のアナログビームフォーミングのための時間遅延値を有するので、第１のサブ変換子ブロック５１１をなす各変換子｛（１，１）（２，１）…（１６，１）｝に対して算出された各遅延時間は、第２のサブ変換子ブロック５１２をなす各変換子｛（１，２）（２，２）…（１６，２）｝、第３のサブ変換子ブロック５１３をなす各変換子｛（１，３）（２，３）…（１６，３）｝及び第４のサブ変換子ブロック５１４をなす各変換子｛（１，４）（２，４）…（１６，４）｝に対して同一に適用することができる。
【００７２】
上述したように、予め保存された時間遅延値が存在する場合、制御部６１０は、時間遅延値を算出する必要がなく、保存された時間遅延値を活用することができる。
制御部６１０は、算出された時間遅延値（デジタルビームフォーミングのための時間遅延値及びアナログビームフォーミングのための時間遅延値）に応じて各変換子ブロック（５１０、５２０、５３０、５４０）をなす複数の変換子から送信される信号及び各変換子ブロック（５１０、５２０、５３０、５４０）をなす複数の変換子で受信された信号が遅延されるように制御する。
【００７３】
制御部６１０は、アナログビームフォーマー７００によってサブ変換子ブロック（５１１、５１２、５１３、５１４）の変換子配列方向又はサブ変換子アレイ（５５０、５６０、５７０、５８０）の変換子配列方向（縦方向又は高さ方向）にアナログビームフォーミングが行われ、デジタルビームフォーマー８００によってサブ変換子ブロック（５１１、５１２、５１３、５１４）又はサブ変換子アレイ（５５０、５６０、５７０、５８０）の変換子配列方向に対して直交する方向（横方向又は側方向）にデジタルビームフォーミングが行われるように制御する。
【００７４】
保存部６２０には、配列変換子をなす複数の変換子を分割して設定した複数の変換子ブロック（５１０、５２０、５３０、５４０）、それぞれの変換子ブロック（５１０、５２０、５３０、５４０）を分割して設定した複数のサブ変換子ブロック、及び縦方向（高さ方向）に配列された１行の変換子を全て含む配列変換子を一つのサブ変換子アレイに設定した複数のサブ変換子アレイ（５５０、５６０、５７０、５８０）などの設定が保存される。
このとき、各変換子ブロック（５１０、５２０、５３０、５４０）は、各変換子ブロック（５１０、５２０、５３０、５４０）をなす複数の変換子が互いに隣接して配列されるように設定される。既に言及したように、予め算出された遅延プロファイル及び／又は遅延時間がある場合、これらの値も保存部６２０に保存される。
【００７５】
信号生成部６３０は、アナログビームフォーマー７００で形成された送信ビームを用いて送信信号を生成する。
信号生成部６３０は、超音波プローブ５００を通して被検体に送信される送信パルスを生成する超音波送信パルサーになり得るが、これに限定されることはない。
【００７６】
送受信スイッチ部６４０は、信号生成部６３０で生成された信号（超音波送信パルス）又は超音波プローブ５００で受信された信号のうち少なくともいずれか一つに対してサブ変換子アレイ（５５０、５６０、５７０、５８０）別に各変換子で信号を送受信するようスイッチング作業を行う。
【００７７】
受信信号処理部６５０は、超音波プローブ５００内の配列変換子から受信された超音波エコー信号に対して所定の処理作業を行う。
例えば、受信信号処理部６５０は、配列変換子から受信されたアナログ信号に対して雑音を減少させる低雑音増幅器（ｌｏｗ  ｎｏｉｓｅ  ａｍｐｌｉｆｉｅｒ；ＬＮＡ）（図示せず）及び／又は入力された信号に応じて利得値を制御する可変利得増幅器（ｖａｒｉａｂｌｅ  ｇａｉｎ  ａｍｐｌｉｆｉｅｒ；ＶＧＡ）（図示せず）を含むことができる。
このとき、可変利得増幅器は、集束点との距離による利得を補償するＴＧＣ（Ｔｉｍｅ  Ｇａｉｎ  ｃｏｍｐｅｎｓａｔｉｏｎ）になり得るが、これに限定されることはない。
【００７８】
アナログビームフォーマー７００は、制御部６１０の制御信号に応じて送信ビームを形成して信号生成部６３０に出力し、変換子ブロック（５１０、５２０、５３０、５４０）に含まれた各変換子が受信した各信号をアナログビームフォーミングのための時間遅延値に基づいて合成し、複数の変換子ブロックのそれぞれに対する複数のアナログ信号を生成する。
【００７９】
例を挙げて説明すると、アナログビームフォーマー７００は、各変換子ブロック（５１０、５２０、５３０、５４０）をなす複数のサブ変換子ブロックの内のいずれか一つのサブ変換子ブロック（例えば、第１のサブ変換子ブロック）に含まれた各変換子のそれぞれに対する集束点との距離によるアナログビームフォーミングのための時間遅延値に応じてアナログビームフォーミングを行う。
このとき、複数の変換子ブロック（５１０、５２０、５３０、５４０）のそれぞれに含まれた各変換子において、サブ変換子ブロック（例えば、５１１〜５１４）の変換子配列方向に対して直交する方向（横方向又は側方向）に同一の位置にある各変換子（例えば、１番目の行に配列された４個の変換子｛（１，１）〜（１，４）｝）は、同一のアナログビームフォーミングのための時間遅延値を有する。
このとき、いずれか一つの変換子ブロックは、集束点と最も近い変換子ブロックになり得るが、これに限定されることはなく、集束点と最も遠い変換子ブロック、又は各変換子ブロックのうち中間に位置した変換子ブロックなどの多様な場合が存在し得る。
【００８０】
アナログデジタル変換器６６０は、アナログビームフォーマー７００で生成された複数のアナログ信号のそれぞれをデジタル信号に変換する。
これによって、アナログデジタル変換器６６０は、複数のデジタル信号を生成し、生成された複数のデジタル信号はデジタルビームフォーマー８００に出力される。
【００８１】
デジタルビームフォーマー８００は、制御部６１０の制御信号に応じて送信ビームを形成してアナログビームフォーマー７００に出力し（送信デジタルビームフォーミング）、アナログデジタル変換器６６０で変換された複数のデジタル信号をサブ変換子アレイ（５５０、５６０、５７０、５８０）別に算出されたデジタルビームフォーミングのための時間遅延値によって合成する（受信デジタルビームフォーミング）。
【００８２】
例を挙げて説明すると、送信デジタルビームフォーマー８１０は、制御部６１０の制御信号に応じて送信ビームを形成してアナログビームフォーマー７００に出力し、受信デジタルビームフォーマー８２０は、アナログデジタル変換器６６０で変換された複数のデジタル信号をサブ変換子アレイ（５５０、５６０、５７０、５８０）別に算出されたデジタルビームフォーミングのための時間遅延値に基づいて合成し、受信ビームを形成する。
【００８３】
受信ビームフォーミング時、アナログビームフォーマー７００は、変換子ブロック（５１０、５２０、５３０、５４０）に含まれた各変換子が受信した各信号をアナログビームフォーミングのための時間遅延値に基づいて合成し、複数の変換子ブロック（５１０、５２０、５３０、５４０）に対する複数のアナログ信号を生成し、アナログデジタル変換器６６０は、アナログビームフォーマー７００で生成された複数のアナログ信号を各デジタル信号に変換し、受信デジタルビームフォーマー８２０は、アナログデジタル変換器６６０で変換された複数のデジタル信号を制御部６１０で算出されたデジタルビームフォーミングのための時間遅延値に基づいて合成する。
【００８４】
このように、デジタルビームフォーマー８００は、サブ変換子アレイ（５５０、５６０、５７０、５８０）別に算出されたデジタルビームフォーミングのための時間遅延値を考慮して送受信ビームを形成する動的集束を行う。
例を挙げて説明すると、受信デジタルビームフォーマー８２０は、アナログビームフォーマー７００で生成された複数のアナログ信号に対して動的集束を行うので、デジタルビームフォーマー８００に連結されたケーブルの数を著しく減少させることができる。
【００８５】
図１０は、本発明の他の実施形態に係るビームフォーミング装置で行われる送信ビームフォーミング動作の一例を説明するためのブロック図である。
図１０に示すように、超音波信号を送受信する超音波プローブ５００内には配列変換子が設置される。
【００８６】
図１０に示す実施形態では、説明の便宜上、縦方向（高さ方向）に配列された１６個の行の変換子を全て含む配列変換子を一つの変換子ブロックに設定し、一つの変換子ブロックを複数のサブ変換子ブロックに設定し、横方向（側方向）に配列された一つの列の各変換子を全て含むアレイ変換子を一つのサブ変換子アレイに設定する場合を例に挙げて説明する。
【００８７】
図１０に示すように、超音波プローブ５００は、四つの変換子ブロック（５１０、５２０、５３０、５４０）を含み、それぞれの変換子ブロック（５１０、５２０、５３０、５４０）は、四つのサブ変換子ブロック（図１０で点線で示した領域）を含む。
【００８８】
制御部６１０は、複数のサブ変換子アレイ（５５０、５６０、５７０、５８０）のそれぞれに対して各サブ変換子アレイ別にデジタルビームフォーミングのための時間遅延値を算出し、各変換子ブロック（５１０、５２０、５３０、５４０）をなす複数のサブ変換子ブロックの内のいずれか一つのサブ変換子ブロックに含まれた各変換子のそれぞれに対するアナログビームフォーミングのための時間遅延値を算出し、算出された各時間遅延値に応じて各変換子｛（１，１）〜（６４，４）｝が被検体に信号を送信するように制御する。
【００８９】
送信デジタルビームフォーマー８１０は、各サブ変換子アレイ（５５０、５６０、５７０、５８０）のそれぞれに含まれた各変換子にデジタルビームフォーミングのための時間遅延値（ｄ１、ｄ２、ｄ３、ｄ４）が適用されるようにし、アナログビームフォーマー７００は、各サブ変換子アレイ（５５０、５６０、５７０、５８０）に含まれた各変換子｛（１，１）〜（６４，１）｝、｛（１，２）〜（６４，２）｝、｛（１，３）〜（６４，３）｝、｛（１，４）〜（６４，４）｝のそれぞれにアナログビームフォーミングのための時間遅延値（ｔ１〜ｔ６４）が適用されるようにする。
【００９０】
以下では、例えば、第１の変換子ブロック５１０に含まれたそれぞれの各変換子｛（１，１）（１，２）…（１６，４）｝に対して適用されるアナログビームフォーミングのための時間遅延値についてより詳細に説明する。
第１の変換子ブロック５１０内の第１のサブ変換子ブロック５１１に属している変換子（１，１）は、デジタルビームフォーミングのための時間遅延値ｄ１及びアナログビームフォーミングのための時間遅延値ｔ１が適用された時間遅延値に応じて被検体に信号を送信し、変換子（２，１）は、デジタルビームフォーミングのための時間遅延値ｄ１及びアナログビームフォーミングのための時間遅延値ｔ２が適用された時間遅延値に応じて被検体に信号を送信する。
このような方式で、変換子（１６，１）は、デジタルビームフォーミングのための時間遅延値ｄ１及びアナログビームフォーミングのための時間遅延値ｔ１６が適用された時間遅延値に応じて被検体に信号を送信する。
【００９１】
次に、第１の変換子ブロック５１０内の第２のサブ変換子ブロック５１２に属している変換子（１，２）は、デジタルビームフォーミングのための時間遅延値ｄ２及びアナログビームフォーミングのための時間遅延値ｔ１が適用された時間遅延値に応じて被検体に信号を送信し、変換子（２，２）は、デジタルビームフォーミングのための時間遅延値ｄ２及びアナログビームフォーミングのための時間遅延値ｔ２が適用された時間遅延値に応じて被検体に信号を送信し、同様の方式で、変換子（１６，２）は、デジタルビームフォーミングのための時間遅延値ｄ２及びアナログビームフォーミングのための時間遅延値ｔ１６が適用された時間遅延値に応じて被検体に信号を送信する。
【００９２】
次に、第１の変換子ブロック５１０内の第３のサブ変換子ブロック５１３に属している変換子（１，３）は、デジタルビームフォーミングのための時間遅延値ｄ３及びアナログビームフォーミングのための時間遅延値ｔ１が適用された時間遅延値に応じて被検体に信号を送信し、変換子（２，３）は、デジタルビームフォーミングのための時間遅延値ｄ３及びアナログビームフォーミングのための時間遅延値ｔ２が適用された時間遅延値に応じて被検体に信号を送信し、同様の方式で、変換子（１６，３）は、デジタルビームフォーミングのための時間遅延値ｄ３及びアナログビームフォーミングのための時間遅延値ｔ１６が適用された時間遅延値に応じて被検体に信号を送信する。
【００９３】
次に、第１の変換子ブロック５１０内の第４のサブ変換子ブロック５１４に属している変換子（１，４）は、デジタルビームフォーミングのための時間遅延値ｄ４及びアナログビームフォーミングのための時間遅延値ｔ１が適用された時間遅延値に応じて被検体に信号を送信し、変換子（２，４）は、デジタルビームフォーミングのための時間遅延値ｄ４及びアナログビームフォーミングのための時間遅延値ｔ２が適用された時間遅延値に応じて被検体に信号を送信し、同様の方式で、変換子（１６，４）は、デジタルビームフォーミングのための時間遅延値ｄ４及びアナログビームフォーミングのための時間遅延値ｔ１６が適用された時間遅延値に応じて被検体に信号を送信する。
【００９４】
同様の方式で、２番目の変換子ブロック５２０乃至４番目の変換子ブロック５４０に含まれた他の変換子に対する時間遅延値が分かる。
このように、サブ変換子ブロック（例えば、５１１、５１２、５１３、５１４）の変換子配列方向に対して直交するである横方向に同一の位置にある各変換子（１，１）、（１，２）、（１，３）、（１，４）は、同一のアナログビームフォーミングのための時間遅延値ｔ１を有する。
【００９５】
信号生成部６３０は、アナログビームフォーマー７００で形成された送信ビームによる電気信号を生成し、送受信スイッチ部６４０は、各サブ変換子アレイ（５５０、５６０、５７０、５８０）別に信号が送信されるようにスイッチングする。
【００９６】
図１１は、本発明の他の実施形態に係るビームフォーミング装置で行われる受信ビームフォーミング動作の一例を説明するためのブロック図である。
図１１に示すように、超音波信号を送受信する超音波プローブ５００内には配列変換子が設置される。
【００９７】
図１１に示す実施形態では、説明の便宜上、縦方向（高さ方向）に配列された１６個の行の変換子を全て含む配列変換子を一つの変換子ブロックに設定し、一つの変換子ブロックを複数のサブ変換子ブロックに設定し、横方向（側方向）に配列された一つの列の各変換子を全て含むアレイ変換子を一つのサブ変換子アレイに設定する場合を例に挙げて説明する。
【００９８】
図１１に示すように、超音波プローブ５００は、四つの変換子ブロック（５１０、５２０、５３０、５４０）を含み、それぞれの変換子ブロック（５１０、５２０、５３０、５４０）は、四つのサブ変換子ブロック（図１１で点線に示した領域）を含む。
【００９９】
送受信スイッチ部６４０は、それぞれのサブ変換子アレイ（５５０、５６０、５７０、５８０）別に信号が受信されるようにスイッチングし、受信信号処理部６５０は、受信された信号に対して雑音減少及び利得増幅などの所定の処理を行う。
【０１００】
アナログビームフォーマー７００内の第１のビームフォーミング部７１０は、第１の変換子ブロック５１０の右側から１番目の列に配列された１６個の変換子｛（１，１）〜（１６，１）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１〜ｔ１６）に基づいて合成し、アナログ信号ａ１を生成する。
また、第２のビームフォーミング部７２０は、第２の変換子ブロック５２０の右側から１番目の列に配列された１６個の変換子｛（１７，１）〜（３２，１）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１７〜ｔ３２）に基づいて合成し、アナログ信号ａ２を生成する。
同様の方式で、アナログビームフォーマー７００内の第１乃至第４のビームフォーミング部（７１０〜７４０）は、各変換子ブロック（５１０、５２０、５３０、５４０）の右側から１番目の列に配列された各変換子｛（１，１）〜（１６，１）、（１７，１）〜（３２，１）、（３３，１）〜（４８，１）、（４９，１）〜（６４，１）｝が受信した各信号を合成し、四つのアナログ信号（ａ１、ａ２、ａ３、ａ４）を生成する。
【０１０１】
次に、アナログビームフォーマー７００内の第１のビームフォーミング部７１０は、第１の変換子ブロック５１０の右側から２番目の列に配列された１６個の変換子｛（１，２）〜（１６，２）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１〜ｔ１６）に基づいて合成し、アナログ信号ａ５を生成する。
また、第２のビームフォーミング部７２０は、第２の変換子ブロック５２０の右側から２番目の列に配列された１６個の変換子｛（１７，２）〜（３２，２）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１７〜ｔ３２）に基づいて合成し、アナログ信号ａ６を生成する。
同様の方式で、アナログビームフォーマー７００内の第１乃至第４のビームフォーミング部（７１０〜７４０）は、各変換子ブロック（５１０、５２０、５３０、５４０）の右側から２番目の列に配列された各変換子｛（１，２）〜（１６，２）、（１７，２）〜（３２，２）、（３３，２）〜（４８，２）、（４９，２）〜（６４，２）｝が受信した各信号を合成し、四つのアナログ信号（ａ５、ａ６、ａ７、ａ８）を生成する。
【０１０２】
次に、アナログビームフォーマー７００内の第１のビームフォーミング部７１０は、１の変換子ブロック５１０の右側から３番目の列に配列された１６個の変換子｛（１，３）〜（１６，３）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１〜ｔ１６）に基づいて合成し、アナログ信号ａ９を生成する。
また、第２のビームフォーミング部７２０は、第２の変換子ブロック５２０の右側から３番目の列に配列された１６個の変換子｛（１７，３）〜（３２，３）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１７〜ｔ３２）に基づいて合成し、アナログ信号ａ１０を生成する。
同様の方式で、アナログビームフォーマー７００内の第１乃至第４のビームフォーミング部（７１０〜７４０）は、各変換子ブロック（５１０、５２０、５３０、５４０）の右側から３番目の列に配列された各変換子｛（１，３）〜（１６，３）、（１７，３）〜（３２，３）、（３３，３）〜（４８，３）、（４９，３）〜（６４，３）｝が受信した各信号を合成し、四つのアナログ信号（ａ９、ａ１０、ａ１１、ａ１２）を生成する。
【０１０３】
次に、アナログビームフォーマー７００内の第１のビームフォーミング部７１０は、第１の変換子ブロック５１０の右側から４番目の列に配列された１６個の変換子｛（１，４）〜（１６，４）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１〜ｔ１６）に基づいて合成し、アナログ信号ａ１３を生成する。
また、第２のビームフォーミング部７２０は、第２の変換子ブロック５２０の右側から４番目の列に配列された１６個の変換子｛（１７，４）〜（３２，４）｝が受信し受信信号処理部６５０で所定の処理を行った各信号を、送信ビームを形成するのに使用されたアナログビームフォーミングのための遅延信号値（ｔ１７〜ｔ３２）に基づいて合成し、アナログ信号ａ１４を生成する。
同様の方式で、アナログビームフォーマー７００内の第１乃至第４のビームフォーミング部（７１０〜７４０）は、各変換子ブロック（５１０、５２０、５３０、５４０）の右側から４番目の列に配列された各変換子｛（１，４）〜（１６，４）、（１７，４）〜（３２，４）、（３３，４）〜（４８，４）、（４９，４）〜（６４，４）｝が受信した各信号を合成し、四つのアナログ信号（ａ１３、ａ１４、ａ１５、ａ１６）を生成する。
【０１０４】
アナログビームフォーマー７００内のアナログ合算部７５０は、第１乃至第４のビームフォーミング部（７１０〜７４０）から出力された各信号を全て合算し、四つのアナログ信号（ｂ１、ｂ２、ｂ３、ｂ４）を生成する。
ここで、ｂ１＝ａ１＋ａ２＋ａ３＋ａ４であり、ｂ２＝ａ５＋ａ６＋ａ７＋ａ８であり、ｂ３＝ａ９＋ａ１０＋ａ１１＋ａ１２であり、ｂ４＝ａ１３＋ａ１４＋ａ１５＋ａ１６である。
【０１０５】
アナログデジタル変換器６６０は、四つのアナログ信号（ｂ１、ｂ２、ｂ３、ｂ４）を四つのデジタル信号（ｃ１、ｃ２、ｃ３、ｃ４）に変換する。
【０１０６】
受信デジタルビームフォーマー８２０は、四つのデジタル信号（ｃ１、ｃ２、ｃ３、ｃ４）をサブ変換子アレイ（５５０、５６０、５７０、５８０）別に算出されたデジタルビームフォーミングのための時間遅延値（ｄ１〜ｄ４）に基づいて合成し、一つ又は複数のデジタル信号ｅ１を生成する。
受信デジタルビームフォーマー８２０で生成された信号ｅ１は、被検体の集束点又は画像を構成しようとする被検体に対する情報を示し、これを用いて診断画像を生成することができる。
【０１０７】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１０８】
１０    １次元配列変換子
１１    集束点
１２、１２ａ〜１２ｄ    遅延プロファイル
１４    加算器
１５、１５ａ〜１５ｄ    動的時間遅延範囲
２２    第１の合算部
２４    第２の合算部
２６    第３の合算部
２８    第４の合算部
３０、３５０、７５０    アナログ合算部
４０、２６０、６６０    アナログデジタル変換器（ＡＤＣ）
１００、５００    超音波プローブ
１１１〜１１３、１２１〜１２３、１３１〜１３３、１４１〜１４３    変換子
１１０、１２０、１３０、１４０    （第１〜第４）の変換子ブロック
２００、６００    ビームフォーミング装置
２１０、６１０    制御部
２２０、６２０    保存部
２３０、６３０    信号生成部
２４０、６４０    送受信スイッチ部
２５０、６５０    受信信号処理部
３００、７００    アナログビームフォーマー
３１０、３２０、３３０、３４０、７１０、７２０、７３０、７４０    （第１〜第４）のビームフォーミング部
３１２、３２２、３３２、３４２    （第１〜第４）のスイッチング部
３１２（ａ〜ｃ）、３２２（ａ〜ｃ）、３３２（ａ〜ｃ）、３４２（ａ〜ｃ）    スイッチング素子
３１４、３２４、３３４、３４４    （第１〜第４）の信号遅延部
３１４（ａ〜ｃ）、３２４（ａ〜ｃ）、３３４（ａ〜ｃ）、３４４（ａ〜ｃ）    アナログ信号線
３１６、３２６、３３６、３４６    （第１〜第４）の合算部
４００    ＣＣＤ
４０１    半導体層
４０２    絶縁層
４０３ａ、４０３ｂ、４０３ｃ    金属電極
４０４、４０５、４０６、４０７    出力
５１０、５２０、５３０、５４０    （第１〜第４）の変換子ブロック
５１１〜５１４    （第１〜第４）のサブ変換子ブロック
５５０、５６０、５７０、５８０    （第１〜第４）のサブ変換子アレイ
８００    デジタルビームフォーマー
８１０    送信デジタルビームフォーマー
８２０    受信デジタルビームフォーマー
【図１】
2015073902.tif 000003
【図２Ａ】
2015073902.tif 000004
【図２Ｂ】
2015073902.tif 000005
【図３Ａ】
2015073902.tif 000006
【図３Ｂ】
2015073902.tif 000007
【図３Ｃ】
2015073902.tif 000008
【図４】
2015073902.tif 000009
【図５】
2015073902.tif 000010
【図６】
2015073902.tif 000011
【図７】
2015073902.tif 000012
【図８】
2015073902.tif 000013
【図９】
2015073902.tif 000014
【図１０】
2015073902.tif 000015
【図１１】
2015073902.tif 000016