(57)【要約】【課題】キャパシタのプレートの上面と配線の上面が面一になっている構造において、プレートのディッシングを抑制する。【解決手段】２層の層間絶縁膜ＩＬＤを用いて凹部ＲＥＣ１及び凹部ＲＥＣ２が形成されている。凹部ＲＥＣ２は、凹部ＲＥＣ１の底面に開口を有している。そして凹部ＲＥＣ１及び凹部ＲＥＣ２を用いてキャパシタＣＰが形成されている。キャパシタＣＰの下部電極ＬＥは、凹部ＲＥＣ１の底面に沿った底部ＢＰを有している。さらに下部電極ＬＥは、上端が凹部ＲＥＣ２の側面に沿って凹部ＲＥＣ２の開口から突出して凹部ＲＥＣ２の開口と層間絶縁膜ＩＬＤ（上記した２層の層間絶縁膜ＩＬＤのうちの上層の層間絶縁膜ＩＬＤ）の上面の間に達する側壁部ＳＷを有している。【選択図】図２
2015233069.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された第１トランジスタと、
前記基板に形成された第２トランジスタと、
前記基板上に位置する第１層間絶縁膜と、
前記第１層間絶縁膜上に位置する第２層間絶縁膜と、
前記第２層間絶縁膜の表面に開口を有し、前記第１層間絶縁膜上に底面を有する第１凹部と、
前記第１凹部の底面に開口を有し、少なくとも一部が前記第１層間絶縁膜に位置する第２凹部と、
前記第１凹部及び前記第２凹部を用いて形成され、前記第１トランジスタのソース及びドレインの一方に電気的に接続したキャパシタと、
前記第２層間絶縁膜に形成され、前記第２トランジスタのソース及びドレインの一方に電気的に接続した導電部材と、
を備え、
前記キャパシタは、
前記第２凹部の底面に沿った底部と、上端が前記第２凹部の側面に沿って前記第２凹部の前記開口から突出して前記第２凹部の前記開口と前記第２層間絶縁膜の上面の間に達する側壁部と、を有する下部電極と、
前記下部電極の前記底部及び前記下部電極の前記側壁部の内壁、並びに前記側壁部のうち前記第２凹部の前記開口から突出している部分の外壁を覆う容量絶縁膜と、
前記容量絶縁膜を覆う上部電極と、
前記上部電極上に位置する導電性プレートと、
を含み、
前記導電性プレートの上面と前記導電部材の上面が面一になっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１層間絶縁膜及び前記第２層間絶縁膜の間に位置し、前記第１層間絶縁膜及び前記第２層間絶縁膜と異なる材料により形成されたエッチングストップ層をさらに備え、
前記第１凹部の底部が、前記エッチングストップ層に入り込み、又は前記エッチングストップ層を貫通している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記導電部材の底部が前記エッチングストップ層を貫通している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記導電性プレートの膜厚が１０ｎｍ以上３００ｎｍ以下である半導体装置。
【請求項５】
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜を貫通し、かつ底部が前記第１層間絶縁膜に入り込み、又は前記第１層間絶縁膜を貫通する第２凹部を形成する工程と、
前記第２凹部の底面及び側面、並びに前記第２層間絶縁膜の上面に沿った第１導電膜を形成する工程と、
前記第１導電膜を形成した後、レジストが前記第２凹部を埋め込み、かつ平面視で前記第２凹部を内側に含む開口を有するレジストパターンを前記第２層間絶縁膜上及び前記第２凹部に形成する工程と、
前記レジストパターンをマスクとして使用したエッチングにより、前記第１導電膜の一部を除去して下部電極を形成し、かつ前記第２層間絶縁膜に第１凹部を形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、前記下部電極上に容量絶縁膜及び上部電極をこの順に積層することで、前記第１凹部及び前記第２凹部にキャパシタを形成する工程と、
を備える半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記下部電極を形成し、かつ前記第１凹部を形成する工程において、前記第１凹部の底面を前記下部電極の上端よりも下側に位置させる半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記下部電極を形成し、かつ前記第１凹部を形成する工程において、前記下部電極の上端を前記第１凹部の底面と揃え、又は前記底面よりも下側に位置させる半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法において、
前記基板は、前記キャパシタを平面視で内側に含む第１領域と、前記第１領域と異なる第２領域と、を有し、
前記キャパシタを形成する工程の後に、
前記第１領域上の前記上部電極及び前記第２領域上の前記第２層間絶縁膜を覆う第２導電膜を形成する工程と、
前記第２導電膜の表層を除去することにより、前記第１領域上に前記第２導電膜を残すとともに、前記第２領域上の前記第２導電膜を除去する工程と、
前記第２導電膜の表層の除去後、前記第１領域上の前記第２導電膜及び前記第２領域上の前記第２層間絶縁膜上に保護絶縁膜を形成する工程と、
前記保護絶縁膜を貫通し、かつ前記第２層間絶縁膜の表面に開口を有する第３凹部を前記第２領域に形成する工程と、
前記第３凹部に導電部材を埋め込む工程と、
を備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１層間絶縁膜を形成する工程と前記第２層間絶縁膜を形成する工程の間に、前記第１層間絶縁膜及び前記第２層間絶縁膜と異なる材料によって形成されたエッチングストップ層を前記第１層間絶縁膜及び前記第２層間絶縁膜の間に形成する工程を備え、
前記第３凹部を形成する工程において、前記第３凹部は、底部が前記エッチングストップ層に入り込んでおり、
前記第３凹部を形成する前記工程と前記導電部材を埋め込む工程の間に、前記エッチングストップ層のうち前記第３凹部の底部が入り込んでいる部分と前記保護絶縁膜をエッチバックすることにより、前記エッチングストップ層の当該部分と前記保護絶縁膜を除去する工程を備える半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記保護絶縁膜及び前記エッチングストップ層は同じ材料により形成されており、
前記第３凹部の底部が前記エッチングストップ層に入り込んだ後、前記エッチングストップ層のうち前記第３凹部の底部が入り込んでいる部分が前記保護絶縁膜の膜厚よりも厚い膜厚を有している半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えば配線層にキャパシタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
キャパシタは、電荷を蓄える電子素子であり、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いられる。このようなキャパシタには、高い静電容量が要求される場合がある。そしてキャパシタの静電容量は、キャパシタの表面積が大きいほど大きいものになる。このためキャパシタが高い静電容量を有するようにするために、キャパシタの表面積を大きくすることがある。
【０００３】
一方で、現在、半導体チップの面積を小さくすることが求められている。このような半導体チップにキャパシタを形成する場合、キャパシタの平面形状を小さくする必要がある。そこで現在、例えば特許文献１〜１０に記載されているように、配線層の凹部にキャパシタを形成することがある。このようなキャパシタは、凹部の内側面で大きな表面積を得ることができるとともに、平面形状を小さいものにすることができる。
【０００４】
さらに特許文献１０には、次のようなキャパシタが記載されている。このキャパシタは、配線層に含まれる一の層間絶縁膜の表面に形成された第１凹部と、この第１凹部の底面に形成された第２凹部と、を用いて形成されている。具体的には、第２凹部の底面及び側面に沿ってキャパシタの下部電極が形成されている。そしてキャパシタの容量絶縁膜及び上部電極がこの下部電極を覆っている。さらに上部電極上には、導電性プレートが位置している。そして上記した層間絶縁膜には、このキャパシタが形成されている領域と異なる領域に配線が形成されている。そしてこの配線の上面と上記したプレートの上面が面一になっている。特許文献１０には、このような構造により配線層の平坦性が向上することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１４７３１号公報
【特許文献２】特開２００４−３４２７８７号公報
【特許文献３】特開２００５−１０１６４７号公報
【特許文献４】特開２０１１−５４９２０号公報
【特許文献５】特開２０１１−１１４０４９号公報
【特許文献６】特開２０１２−１６０４９２号公報
【特許文献７】特開２０１２−１６０４９３号公報
【特許文献８】特開２０１３−５５２０３号公報
【特許文献９】特開２０１３−８９７１２号公報
【特許文献１０】特開２０１２−４５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
プレートを有するキャパシタを配線層に形成するためには、リソグラフィが必要になる。このようなリソグラフィの回数は少ないことが好ましい。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、第１層間絶縁膜上に第２層間絶縁膜が位置している。そして第１層間絶縁膜及び第２層間絶縁膜を用いて第１凹部及び第２凹部が形成されている。第２凹部は、第１凹部の底面に開口を有している。そして第１凹部及び第２凹部を用いてキャパシタが形成されている。キャパシタの下部電極は、第２凹部の底面に沿った底部を有している。さらにこの下部電極は、上端が第２凹部の側面に沿って第２凹部の開口から突出して第２凹部の開口と第２層間絶縁膜の上面の間に達する側壁部を有している。
【０００８】
他の一実施の形態によれば、第１層間絶縁膜上に第２層間絶縁膜を形成する。そして第１層間絶縁膜及び第２層間絶縁膜を用いて第２凹部を形成する。そして第２凹部の底面及び側面、並びに第２層間絶縁膜の上面に沿った第１導電膜を形成する。その後、レジストが第２凹部を埋め込み、かつ平面視で第２凹部を内側に含む開口を有するレジストパターンを形成する。そしてこのレジストパターンをマスクとして使用したエッチングにより、第１導電膜の一部を除去して下部電極を形成し、かつ第２層間絶縁膜に第１凹部を形成する。
【発明の効果】
【０００９】
前記一実施の形態によれば、プレートを有するキャパシタを配線層に形成するためのリソグラフィの回数を少ないものにすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１の要部を拡大した図である。
【図３】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図４】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図５】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図６】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図７】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図８】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図９】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１０】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１１】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１２】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１３】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１４】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１５】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１６】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１７】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１８】図１７に示した半導体装置の製造方法を示す断面図である。
【図１９】図１７に示した半導体装置の製造方法を示す断面図である。
【図２０】図１７に示した半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、基板ＳＵＢ上にメモリセル及びロジック回路が混載したものである。具体的には、基板ＳＵＢは、メモリ領域ＭＲ及びロジック領域ＬＲを有している。そして半導体装置ＳＤは、メモリ領域ＭＲにメモリセルを有し、ロジック領域ＬＲにロジック回路を有している。なお、半導体装置ＳＤは、例えば、半導体基板（例えば、シリコン基板）又はＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である。
【００１３】
上記したメモリセルはトランジスタＴＲ１及びキャパシタＣＰを含んでいる。キャパシタＣＰは、トランジスタＴＲ１のソース及びドレインの一方に電気的に接続している。そしてトランジスタＴＲ１のソース及びドレインの他方には、ビット線ＢＬが電気的に接続している。これに対して上記したロジック回路はトランジスタＴＲ２を含んでいる。本図に示す例において、トランジスタＴＲ１及びトランジスタＴＲ２は、フィールド酸化膜ＦＯＸ（素子間分離層）によって分離されている。なお、フィールド酸化膜ＦＯＸは、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により形成されている。
【００１４】
なお、トランジスタＴＲ２はロジック回路を構成するトランジスタに限定されるものではない。トランジスタＴＲ２は、メモリ領域ＭＲの周辺回路を構成してもよい。言い換えると、トランジスタＴＲ２は、トランジスタＴＲ１を制御する回路を構成していてもよい。このような回路には、上記したロジック回路と同様の構造のトランジスタが用いられる。
【００１５】
トランジスタＴＲ１は、コンタクトＣＣＴ１，ＣＣＴ２を介してキャパシタＣＰと接続している。トランジスタＴＲ１（基板ＳＵＢ）とキャパシタＣＰの間には、エッチングストップ層ＥＳＴ１、絶縁膜ＤＬ１、エッチングストップ層ＥＳＴ２、及び絶縁膜ＤＬ２が基板ＳＵＢ側からこの順に積層されている。そしてコンタクトＣＣＴ１は絶縁膜ＤＬ１に形成され、絶縁膜ＤＬ１及びエッチングストップ層ＥＳＴ１を貫通している。コンタクトＣＣＴ２は絶縁膜ＤＬ２に形成され、絶縁膜ＤＬ２及びエッチングストップ層ＥＳＴ２を貫通している。ビット線ＢＬは絶縁膜ＤＬ２に形成されている。さらにビット線ＢＬは、絶縁膜ＤＬ１に形成されたコンタクトＢＣＴ１を介してトランジスタＴＲ１と接続している。
【００１６】
絶縁膜ＤＬ２上には、配線層ＩＬが形成されている。配線層ＩＬでは、層間絶縁膜ＩＬＤ及びエッチングストップ層ＥＳＴがこの順に繰り返し積層されている。詳細を後述するように、配線層ＩＬには、凹部ＲＥＣ１（第１凹部）及び凹部ＲＥＣ２（第２凹部）が形成されている。そして凹部ＲＥＣ１及び凹部ＲＥＣ２を用いてキャパシタＣＰが形成されている。
【００１７】
本図に示す例において配線層ＩＬは、メモリ領域ＭＲ上の層間絶縁膜ＩＬＤに、配線ＣＷＲ及びビアＣＶＡを有している。具体的には、配線ＣＷＲ及びビアＣＶＡは、キャパシタＣＰ上の層間絶縁膜ＩＬＤに形成されており、キャパシタＣＰと電気的に接続している。そしてビアＣＶＡは、配線ＣＷＲの底部に接続している。なお、配線ＣＷＲ及びビアＣＶＡは、例えば、デュアルダマシンにより形成されている。
【００１８】
さらに配線層ＩＬは、ロジック領域ＬＲ上に、配線ＷＲ、配線ＬＷＲ、及びビアＬＶＡを有している。配線ＷＲは、配線層ＩＬの最下層の層間絶縁膜ＩＬＤに形成されている。そして配線ＷＲは、絶縁膜ＤＬ１，ＤＬ２（配線層ＩＬの下に位置する絶縁膜）にそれぞれ形成されたコンタクトＣＴ１，ＣＴ２を介してトランジスタＴＲ２のソース又はドレインと電気的に接続している。配線ＬＷＲ及びビアＬＶＡは、配線ＷＲの上側に位置する各層間絶縁膜ＩＬＤに形成されている。さらに各配線ＬＷＲ及びビアＬＶＡは、配線ＷＲ及びコンタクトＣＴ１，ＣＴ２を介してトランジスタＴＲ２と接続している。なお、配線ＬＷＲ及びビアＬＶＡは、配線ＣＷＲ及びビアＣＶＡと同様、例えば、デュアルダマシンにより形成されている。
【００１９】
なお、層間絶縁膜ＩＬＤは、例えば、シリコン酸化膜（ＳｉＯ２）又はｌｏｗ−ｋ膜（例えば、ＳｉＯＣ膜）によって形成されている。エッチングストップ層ＥＳＴは、例えば、シリコン窒化膜（ＳｉＮ）又はシリコン炭窒化膜（ＳｉＣＮ）により形成されている。
【００２０】
図２は、図１の要部を拡大した図である。本図に示す例では、配線層ＩＬの最下層に位置する二層の層間絶縁膜ＩＬＤに凹部ＲＥＣ１，ＲＥＣ２が形成されている。ただし凹部ＲＥＣ１，ＲＥＣ２が形成される位置は本図に示す例に限定されるものではない。例えば、凹部ＲＥＣ１，ＲＥＣ２は配線層ＩＬの最下層の二層よりも上層に形成されていてもよい。
【００２１】
凹部ＲＥＣ１は、上記した二層の層間絶縁膜ＩＬＤのうち上層の層間絶縁膜ＩＬＤ（第２層間絶縁膜）を貫通している。さらに凹部ＲＥＣ１は、底部が上記した二層の層間絶縁膜ＩＬＤの間に位置するエッチングストップ層ＥＳＴを貫通している。ただし、凹部ＲＥＣ１の底部はエッチングストップ層ＥＳＴを貫通していなくてもよい。例えば、凹部ＲＥＣ１は、エッチングストップ層ＥＳＴに入り込んでいるだけでもよいし、又は底部がエッチングストップ層ＥＳＴの上面よりも上側に位置していてもよい。
【００２２】
凹部ＲＥＣ２は、凹部ＲＥＣ１の底面に開口を有している。そして凹部ＲＥＣ２は、上記した二層の層間絶縁膜ＩＬＤのうち下層の層間絶縁膜ＩＬＤ（第１層間絶縁膜）を貫通している。さらに本図に示す例において凹部ＲＥＣ２は、底部が絶縁膜ＤＬ２（配線層ＩＬの下に位置する絶縁膜）に入り込んでいる。ただし、凹部ＲＥＣ２の底部は、絶縁膜ＤＬ２に入り込んでいなくてもよい。例えば、凹部ＲＥＣ２の底部は、絶縁膜ＤＬ２の上面よりも上側に位置していてもよい。言い換えると、凹部ＲＥＣ２は、層間絶縁膜ＩＬＤを貫通していなくてもよい。
【００２３】
なお、本図に示す例では、凹部ＲＥＣ１，ＲＥＣ２はそれぞれ層間絶縁膜ＩＬＤを一層のみ貫通しているが、凹部ＲＥＣ１，ＲＥＣ２の構造は本図に示す例に限定されるものではない。例えば、凹部ＲＥＣ１は層間絶縁膜ＩＬＤを複数層貫通していてもよいし、凹部ＲＥＣ２も同様にして層間絶縁膜ＩＬＤを複数層貫通していてもよい。
【００２４】
キャパシタＣＰは、凹部ＲＥＣ１，ＲＥＣ２を用いて形成されている。具体的には、キャパシタＣＰは、下部電極ＬＥ、容量絶縁膜ＣＤＬ、上部電極ＵＥ、及び導電膜ＣＦを有している。
【００２５】
下部電極ＬＥは、底部ＢＰ及び側壁部ＳＷを有している。底部ＢＰは、凹部ＲＥＣ２の底部に沿って形成されている。なお底部ＢＰには、コンタクトＣＣＴ２が接続している。側壁部ＳＷは、上端が凹部ＲＥＣ２の側面に沿って凹部ＲＥＣ２の開口から突出している。そしてこの上端は、凹部ＲＥＣ２の上記した開口と層間絶縁膜ＩＬＤ（凹部ＲＥＣ１が形成されている層間絶縁膜ＩＬＤ）の上面の間に達している。なお、下部電極ＬＥは、例えば、窒化チタン（ＴｉＮ）により形成されている。ただし、下部電極ＬＥの材料はこれに限定されるものではない。また側壁部ＳＷは、凹部ＲＥＣ２の開口から突出している部分の高さが例えば１０ｎｍ以上５００ｎｍ以下となっている。
【００２６】
容量絶縁膜ＣＤＬは、下部電極ＬＥの底部ＢＰ及び下部電極ＬＥの側壁部ＳＷの内壁を覆っている。さらに容量絶縁膜ＣＤＬは、下部電極ＬＥの側壁部ＳＷのうち凹部ＲＥＣ２の開口から突出している部分の外壁も覆っている。本図に示す例において容量絶縁膜ＣＤＬは、下部電極ＬＥの底部ＢＰ並びに下部電極ＬＥの側壁部ＳＷの上記した内壁及び外壁に沿って形成されている。容量絶縁膜ＣＤＬは、例えば、ｈｉｇｈ−ｋ材料（例えば、ジルコニア（ＺｒＯ２））により形成されている。ただし、容量絶縁膜ＣＤＬの材料はこれに限定されるものではない。
【００２７】
上部電極ＵＥは、容量絶縁膜ＣＤＬを覆っている。本図に示す例において上部電極ＵＥは、容量絶縁膜ＣＤＬと同様、下部電極ＬＥの底部ＢＰ並びに下部電極ＬＥの側壁部ＳＷの上記した内壁及び外壁に沿って形成されている。そして本実施形態において上部電極ＵＥは、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）、及びタンタル（Ｔａ）が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜（Ｔａ／ＴａＮ／Ｗ／ＴｉＮ）である。ただし、上部電極ＵＥの材料はこれに限定されるものではない。
【００２８】
導電膜ＣＦは、キャパシタＣＰの上部電極ＵＥを覆っている。そして導電膜ＣＦは、上部電極ＵＥ上において板状のプレートＰＬとなっている。プレートＰＬの膜厚は、例えば、１０ｎｍ以上３００ｎｍ以下である。そしてプレートＰＬの上面は、プレートＰＬと同層に位置する配線（配線ＬＷＲ）の上面と面一になっている。導電膜ＣＦは、プレートＰＬの下に位置する間隙（例えば、下部電極ＬＥの側壁部ＳＷの突出部分（凹部ＲＥＣ２の開口からの突出部分）と凹部ＲＥＣ１の側面の間の間隙）において埋込部ＢＵＲとなり、上記した間隙を埋め込んでいる。本実施形態において導電膜ＣＦは、銅合金により形成されている。ただし、導電膜ＣＦの材料はこれに限定されるものではない。
【００２９】
なお、上部電極ＵＥの膜厚によっては、上部電極ＵＥが埋込部ＢＵＲ（例えば、下部電極ＬＥの内側面によって形成される凹部）を埋め込む場合がある。この場合、導電膜ＣＦは埋込部ＢＵＲに埋め込まれない。そして導電膜ＣＦはこの埋込部ＢＵＲの上部においてプレートＰＬとなる。
【００３０】
また本図では、説明のため、１つの凹部ＲＥＣ１に対して１つの凹部ＲＥＣ２のみを図示している。しかしながら、１つの凹部ＲＥＣ１に対して複数の凹部ＲＥＣ２が形成されていてもよい。この場合、複数の凹部ＲＥＣ２それぞれに複数の下部電極ＬＥが形成される。一方この場合、容量絶縁膜ＣＤＬ及び上部電極ＵＥは複数の凹部ＲＥＣ２を跨って形成される。言い換えると、複数の凹部ＲＥＣ２それぞれに形成される複数のキャパシタＣＰが、共通の容量絶縁膜ＣＤＬ及び上部電極ＵＥを利用することになる。さらにこの場合、複数のキャパシタＣＰに対して１つのプレートＰＬが形成される。
【００３１】
図３〜図１６は、図１及び図２に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図１に示した基板ＳＵＢにフィールド酸化膜ＦＯＸ（素子間分離層）及びトランジスタＴＲ１，ＴＲ２を形成する。
【００３２】
詳細には、まず、基板ＳＵＢにフィールド酸化膜ＦＯＸを形成する。次いで、基板ＳＵＢにゲート絶縁膜及びゲート電極を形成する。次いで、ゲート電極及びフィールド酸化膜ＦＯＸをマスクとして基板ＳＵＢに不純物を注入する。これにより、基板ＳＵＢにＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）及びＬＤＳ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｓｏｕｒｃｅ）が形成される。次いで、基板ＳＵＢ及びゲート電極上に、サイドウォールとなる絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、サイドウォールが形成される。次いで、サイドウォール、ゲート電極、及びフィールド酸化膜ＦＯＸをマスクとして基板ＳＵＢに不純物を注入する。これにより、基板ＳＵＢにソース及びドレインが形成される。
【００３３】
次いで、基板ＳＵＢ上、フィールド酸化膜ＦＯＸ上、トランジスタＴＲ１，ＴＲ２上に、エッチングストップ層ＥＳＴ１及び絶縁膜ＤＬ１を形成する。エッチングストップ層ＥＳＴ１は、例えば、シリコン窒化膜（ＳｉＮ）である。絶縁膜ＤＬ１は、例えば、シリコン酸化膜（ＳｉＯ２）である。次いで、絶縁膜ＤＬ１にコンタクトＢＣＴ１，ＣＣＴ１，ＣＴ１を埋め込む。これらのコンタクトは、例えば、タングステン（Ｗ）である。次いで、絶縁膜ＤＬ１及び各コンタクト上に、エッチングストップ層ＥＳＴ２を形成する。次いで、エッチングストップ層ＥＳＴ２にビット線ＢＬを形成する。この場合にビット線ＢＬは、コンタクトＢＣＴ１と接続するようにする。
【００３４】
次いで、ビット線ＢＬ上及びエッチングストップ層ＥＳＴ２上に絶縁膜ＤＬ２を形成する。次いで、エッチングストップ層ＥＳＴ２にコンタクトＣＣＴ２，コンタクトＣＴ２を形成する。この場合コンタクトＣＣＴ２はコンタクトＣＣＴ１に接続するようにする。一方、コンタクトＣＴ２はコンタクトＣＴ１に接続するようにする。
【００３５】
次いで、図３に示すように、コンタクトＣＣＴ２，ＣＴ２上及び絶縁膜ＤＬ２上に層間絶縁膜ＩＬＤを形成する。そしてこの層間絶縁膜ＩＬＤに配線ＷＲを形成する。次いで、配線ＷＲ上及び層間絶縁膜ＩＬＤ上にエッチングストップ層ＥＳＴを形成する。次いで、エッチングストップ層ＥＳＴ上に、層間絶縁膜ＩＬＤを形成する。次いで、この層間絶縁膜ＩＬＤ上に絶縁膜ＤＤＬを形成する。絶縁膜ＤＤＬは、例えば、シリコン酸化膜（ＳｉＯ２）である。
【００３６】
次いで、図４に示すように、メモリ領域ＭＲ上の層間絶縁膜ＩＬＤに凹部ＲＥＣ２を形成する。本図に示す例において、凹部ＲＥＣ２は、２層の層間絶縁膜ＩＬＤを貫通し、かつ底部が絶縁膜ＤＬ２に入り込んでいる。そして凹部ＲＥＣ２の底部には、コンタクトＣＣＴ２の上部が位置している。
【００３７】
次いで、図５に示すように、凹部ＲＥＣ２上及び絶縁膜ＤＤＬ上に、導電膜ＣＦ１（第１導電膜）を形成する。これにより、導電膜ＣＦ１は、凹部ＲＥＣ２の底部及び側面、並びに絶縁膜ＤＤＬの上面に沿って形成される。この場合に導電膜ＣＦ１は、例えば、スパッタリング、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又は有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。詳細を後述するように、導電膜ＣＦ１は、キャパシタＣＰの下部電極ＬＥとなる導電膜である。導電膜ＣＦ１は、例えば、窒化チタン（ＴｉＮ）である。
【００３８】
次いで、図６に示すように、レジスト膜ＲＦの一部が凹部ＲＥＣ２を埋め込み、かつ平面視で凹部ＲＥＣ２を内側に含む開口ＯＰを有するレジストパターンを形成する。このようなレジストパターンは、例えば、次のようにして形成される。まず、導電膜ＣＦ１上の全面にレジストを塗布する。この場合、レジストの一部が凹部ＲＥＣ２に埋め込まれる。次いで、リソグラフィによりこのレジストに開口ＯＰを形成する。この場合、凹部ＲＥＣ２に埋め込まれているレジストは、上部のみが除去される。そして本図に示すように、凹部ＲＥＣ２には、凹部ＲＥＣ２の底部側に凹んだ上面を有するレジスト膜ＲＦが形成される。
【００３９】
次いで、図７に示すように、上記したレジストパターンをマスクとして使用したエッチングにより、導電膜ＣＦ１の一部を除去し、かつ層間絶縁膜ＩＬＤに凹部ＲＥＣ１を形成する。言い換えると、導電膜ＣＦ１の一部の除去及び凹部ＲＥＣ１の形成が一括して実行されている。これにより、メモリ領域ＭＲでは、残った導電膜ＣＦ１が下部電極ＬＥとなる。このエッチングには、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いる。次いで、上記したレジストパターンを、例えばアッシングにより除去する。
【００４０】
本図に示す例では、凹部ＲＥＣ１の開口が形成される層間絶縁膜ＩＬＤの底部に位置するエッチングストップ層ＥＳＴを除去するまで上記したエッチングを実行する。この場合、層間絶縁膜ＩＬＤの厚さ方向において、絶縁膜ＤＤＬ、層間絶縁膜ＩＬＤ、及びエッチングストップ層ＥＳＴのエッチングレートが下部電極ＬＥのエッチングレートよりも高い。このため、凹部ＲＥＣ１の底面が下部電極ＬＥの上端よりも下側に位置することになる。
【００４１】
次いで、図８に示すように、容量絶縁膜ＣＤＬ、上部電極ＵＥ、及び導電膜ＣＦ（第２導電膜）をこの順に積層する。容量絶縁膜ＣＤＬ、上部電極ＵＥ、及び導電膜ＣＦは、例えば、スパッタリング、ＡＬＤ、又はＭＯＣＶＤにより形成される。なお、本実施形態において導電膜ＣＦは、上記したように、銅合金により形成されている。
【００４２】
次いで、図９に示すように、導電膜ＣＦの表層を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により除去する。この場合、ロジック領域ＬＲ上で絶縁膜ＤＤＬの表層が現れるまで導電膜ＣＦを除去する。言い換えると、絶縁膜ＤＤＬが導電膜ＣＦの除去（例えば、上記したＣＭＰ）のストッパとして機能する。これにより、メモリ領域ＭＲ上に導電膜ＣＦが残るととともに、ロジック領域ＬＲ上の導電膜ＣＦが除去される。さらにこの場合、メモリ領域ＭＲ上では、導電膜ＣＦによってプレートＰＬ及び埋込部ＢＵＲが形成される。
【００４３】
次いで、図１０に示すように、メモリ領域ＭＲの導電膜ＣＦ上及びロジック領域ＬＲの絶縁膜ＤＤＬ上に保護絶縁膜ＰＤＬを形成する。保護絶縁膜ＰＤＬは、例えば、シリコン窒化膜（ＳｉＮ）である。
【００４４】
次いで、図１１に示すように、リソグラフィにより、ロジック領域ＬＲ上の層間絶縁膜ＩＬＤに接続孔ＣＨ（第３凹部）を形成する。平面視において接続孔ＣＨは配線ＷＲと重なる領域に位置している。本図に示す例において、接続孔ＣＨは、底部が層間絶縁膜ＩＬＤを貫通してこの層間絶縁膜ＩＬＤの下に位置するエッチングストップ層ＥＳＴに入り込んでいる。
【００４５】
なお、本図に示す例で接続孔ＣＨを形成するためのエッチングには、例えば、ＲＩＥを用いる。そしてこのようなエッチングでは、例えばＲＩＥで発生するイオンによりプレートＰＬの表面が酸化するおそれがある。これに対して本図に示す例では、プレートＰＬの表面が保護絶縁膜ＰＤＬによって覆われている。このため、プレートＰＬの表面が酸化することが抑制される。
【００４６】
次いで、図１２に示すように、リソグラフィにより、ロジック領域ＬＲ上の層間絶縁膜ＩＬＤに溝ＴＲＥ（第３凹部）を形成する。この場合に溝ＴＲＥは、底部が接続孔ＣＨに繋がるようにする。なお、溝ＴＲＥを形成するためのエッチングにも、接続孔ＣＨの場合と同様、例えば、ＲＩＥを用いる。プレートＰＬ上の保護絶縁膜ＰＤＬは、上記と同様、このエッチング時においても、プレートＰＬが酸化することを防止する機能を果たす。
【００４７】
次いで、図１３に示すように、エッチングストップ層ＥＳＴのうち接続孔ＣＨの底部が入り込んでいる部分と保護絶縁膜ＰＤＬをエッチバックすることにより、エッチングストップ層ＥＳＴの当該部分と保護絶縁膜ＰＤＬを除去する。なお、本図に示す工程において、エッチングストップ層ＥＳＴのうち接続孔ＣＨの底部が入り込んでいる部分（図１２）が保護絶縁膜ＰＤＬよりも厚い膜厚を有するようにしてもよい。さらにこの場合に、保護絶縁膜ＰＤＬ及びエッチングストップ層ＥＳＴは同じ材料により形成してもよい。この場合、保護絶縁膜ＰＤＬがエッチバックによりすべて除去されても、エッチングストップ層ＥＳＴの上記部分が残るようになる。これにより、エッチングストップ層ＥＳＴの下に位置する配線（配線ＷＲ）がエッチングされることが防止される。
【００４８】
次いで、図１４に示すように、層間絶縁膜ＩＬＤ上に、導電膜ＣＦ２を形成する。この場合に導電膜ＣＦ２は、メモリ領域ＭＲではプレートＰＬを覆い、ロジック領域ＬＲでは一部が溝ＴＲＥ及び接続孔ＣＨを埋め込む。詳細を後述するように、導電膜ＣＦ２は、溝ＴＲＥにおいて配線ＬＷＲとなり、接続孔ＣＨにおいてビアＬＶＡとなる。なお、導電膜ＣＦ２は、例えばプレートＰＬと同一の材料（例えば、銅合金）により形成されている。
【００４９】
次いで、図１５に示すように、導電膜ＣＦ２の表層を、例えばＣＭＰにより除去する。これにより、メモリ領域ＭＲでは、導電膜ＣＦ２が除去されてプレートＰＬの表面が露出する。一方ロジック領域ＬＲでは、導電膜ＣＦ２は、溝ＴＲＥ及び接続孔ＣＨに埋め込まれている部分のみが残ることになる。これにより、溝ＴＲＥには配線ＬＷＲが形成されるとともに、接続孔ＣＨにはビアＬＶＡが形成される。さらに、プレートＰＬの上面と配線ＬＷＲの上面が面一となる。なお、本図に示す例では、ロジック領域ＬＲ上の絶縁膜ＤＤＬも除去している。
【００５０】
次いで、図１６に示すように、プレートＰＬ上、配線ＬＷＲ上、及び層間絶縁膜ＩＬＤ上に、エッチングストップ層ＥＳＴ、層間絶縁膜ＩＬＤ、及び絶縁膜ＤＤＬをこの順に積層する。次いで、メモリ領域ＭＲ上の層間絶縁膜ＩＬＤに配線ＣＷＲ及びビアＣＶＡを形成するとともに、ロジック領域ＬＲ上の層間絶縁膜ＩＬＤに配線ＬＷＲ及びビアＬＶＡを形成する。次いで、同様の工程を繰り返す。このようにして、図１及び図２に示した半導体装置ＳＤが製造される。
【００５１】
以上、本実施形態によれば、図７に示したように、下部電極ＬＥの形成及び凹部ＲＥＣ１の形成が一括して実施される。このため、リソグラフィの回数を少ないものにすることができる。
【００５２】
さらに本実施形態によれば、キャパシタＣＰの下部電極ＬＥの側壁部ＳＷが凹部ＲＥＣ２の開口から上側に突出している。これにより、キャパシタＣＰの容量絶縁膜ＣＤＬは下部電極ＬＥの底部ＢＰ及び側壁部ＳＷの内壁だけでなく、側壁部ＳＷの外壁とも接することができる。結果、キャパシタとして寄与する部分の面積を大きいものにすることができる。
【００５３】
さらに本実施形態では、凹部ＲＥＣ１の底部がエッチングストップ層ＥＳＴを貫通している。この場合、側壁部ＳＷの突出部分（凹部ＲＥＣ２の開口からの突出部分）の高さを高いものにすることができる。これにより、キャパシタとして寄与する部分の面積をより効果的に大きいものにすることができる。なお、凹部ＲＥＣ１の底部がエッチングストップ層ＥＳＴを貫通せずエッチングストップ層ＥＳＴに入り込んでいるだけであっても、同様の効果を得ることができる。
【００５４】
さらに本実施形態によれば、上記したように、キャパシタＣＰの下部電極ＬＥの側壁部ＳＷの上記した突出部分の外壁もキャパシタとして機能する。この場合、側壁部ＳＷの上端から凹部ＲＥＣ１の開口までの距離がある程度大きい場合であっても、キャパシタＣＰは必要な容量を得ることができる。そしてこの場合、プレートＰＬの厚さを厚いものにすることができる。プレートＰＬの幅は広いものであり、プレートＰＬを形成するための例えばＣＭＰではプレートＰＬにディッシングが生じやすい。そしてプレートＰＬの厚さが薄い場合、このようなディッシングによりプレートＰＬが断線してしまうことがある。これに対して本実施形態ではプレートＰＬのこのような断線を効果的に防止することができる。このような効果は、プレートＰＬの厚さが１０ｎｍ以上３００ｎｍ以下の場合に特に有効に機能する。
【００５５】
さらに本実施形態によれば、プレートＰＬを形成する工程（図９）とプレートＰＬと同層の配線（配線ＬＷＲ）を形成する工程（図１５）が異なるタイミングで実施される。プレートＰＬの幅は配線ＬＷＲの幅に比べて広い。このような幅の異なる導電部材の表層を、例えばＣＭＰにより同時に除去すると広い幅の導電部材（プレートＰＬ）ではディッシングが生じやすい。これに対して、本実施形態ではこのようなディッシングが効果的に防止される。
【００５６】
（第２の実施形態）
図１７は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態の図２に対応する。本実施形態に係る半導体装置ＳＤは、キャパシタＣＰの構成を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５７】
詳細には、配線層ＩＬの最下層に位置する二層の層間絶縁膜ＩＬＤに凹部ＲＥＣ１，ＲＥＣ２が形成されている。そして凹部ＲＥＣ１は、これらの二層の層間絶縁膜ＩＬＤのうち上層の層間絶縁膜ＩＬＤに形成されている。この場合に凹部ＲＥＣ１の底面は、上記した上層の層間絶縁膜ＩＬＤの下面よりも上側に位置している。言い換えると、凹部ＲＥＣ１は、この層間絶縁膜ＩＬＤを貫通していない。そして凹部ＲＥＣ１の底面には凹部ＲＥＣ２が形成されている。凹部ＲＥＣ２は、凹部ＲＥＣ１が形成された層間絶縁膜ＩＬＤを貫通するとともに、この層間絶縁膜ＩＬＤの下に位置する層間絶縁膜ＩＬＤ（配線層ＩＬの最下層の層間絶縁膜ＩＬＤ）を貫通している。
【００５８】
キャパシタＣＰは、第１の実施形態と同様、下部電極ＬＥ、容量絶縁膜ＣＤＬ、上部電極ＵＥ、及び導電膜ＣＦを有している。キャパシタＣＰは、凹部ＲＥＣ１，ＲＥＣ２を用いて形成されている。
【００５９】
下部電極ＬＥは、第１の実施形態と同様、底部ＢＰ及び側壁部ＳＷを有している。底部ＢＰは、凹部ＲＥＣ２の底面に沿って形成されている。側壁部ＳＷは凹部ＲＥＣ２の内側面に沿って形成されている。そして本図に示す例において側壁部ＳＷの上端は、凹部ＲＥＣ１の底面と揃っている。なお側壁部ＳＷの上端は、凹部ＲＥＣ１の底面よりも下側に位置していてもよい。なお、下部電極ＬＥは、第１の実施形態と同様の材料（例えば、窒化チタン（ＴｉＮ））により形成されている。
【００６０】
容量絶縁膜ＣＤＬは、凹部ＲＥＣ２の内部で下部電極ＬＥを覆うとともに凹部ＲＥＣ１の底部を覆っている。本図に示す例において容量絶縁膜ＣＤＬは、下部電極ＬＥの底部ＢＰ、下部電極ＬＥの側壁部ＳＷの内壁、及び凹部ＲＥＣ１の底部に沿って形成されている。なお、容量絶縁膜ＣＤＬは、第１の実施形態と同様の材料（例えば、ジルコニア（ＺｒＯ２）といったｈｉｇｈ−ｋ材料）により形成されている。
【００６１】
上部電極ＵＥは、容量絶縁膜ＣＤＬを覆っている。本図に示す例において上部電極ＵＥは、下部電極ＬＥの底部ＢＰ、下部電極ＬＥの側壁部ＳＷの内壁、及び凹部ＲＥＣ１の底部に沿って形成されている。なお、上部電極ＵＥは第１の実施形態と同様の材料（窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）、及びタンタル（Ｔａ）が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜（Ｔａ／ＴａＮ／Ｗ／ＴｉＮ））により形成されている。
【００６２】
導電膜ＣＦは、キャパシタＣＰの上部電極ＵＥを覆っている。そして導電膜ＣＦは、上部電極ＵＥ上において板状のプレートＰＬとなっている。さらに導電膜ＣＦは、一部（埋込部ＢＵＲ）が、凹部ＲＥＣ２に埋め込まれている。なお、導電膜ＣＦは、第１の実施形態と同様の材料（銅合金）により形成されている。
【００６３】
図１８〜図２０は、図１７に示した半導体装置ＳＤの製造方法を示す断面図である。まず、第１の実施形態と同様にして、図３〜図６に示した工程を実施する。
【００６４】
次いで、図１８に示すように、図６に示したレジストパターンをマスクとして使用したエッチングにより、導電膜ＣＦ１の一部を除去し、かつ層間絶縁膜ＩＬＤに凹部ＲＥＣ１を形成する。言い換えると、導電膜ＣＦ１の一部の除去及び凹部ＲＥＣ１の形成が一括して実行されている。これにより、メモリ領域ＭＲでは、残った導電膜ＣＦ１が下部電極ＬＥとなる。このエッチングには、例えば、ＲＩＥを用いる。次いで、上記したレジストパターンを、例えばアッシングにより除去する。本図に示す例では、下部電極ＬＥ（側壁部ＳＷ）の上端が凹部ＲＥＣ１の底面と揃うようにしている。ただし、下部電極ＬＥ（側壁部ＳＷ）の上端が凹部ＲＥＣ１の底面よりも下側に位置するようにしてもよい。
【００６５】
次いで、図１９に示すように、容量絶縁膜ＣＤＬ、上部電極ＵＥ、及び導電膜ＣＦをこの順に積層する。
【００６６】
次いで、図２０に示すように、導電膜ＣＦの表層を、例えばＣＭＰにより除去する。この場合、ロジック領域ＬＲ上で絶縁膜ＤＤＬの表層が現れるまで導電膜ＣＦを除去する。これにより、メモリ領域ＭＲ上に導電膜ＣＦが残るととともに、ロジック領域ＬＲ上の導電膜ＣＦが除去される。さらにこの場合、メモリ領域ＭＲ上では、導電膜ＣＦによってプレートＰＬ及び埋込部ＢＵＲが形成される。
【００６７】
次いで、第１の実施形態と同様にして、プレートＰＬと同層の層間絶縁膜ＩＬＤに配線ＬＷＲ及びビアＬＶＡを形成する。次いで、第１の実施形態と同様にして、プレートＰＬ上の配線層ＩＬを形成する。このようにして図１７に示した半導体装置ＳＤが製造される。
【００６８】
以上、本実施形態によれば、図１８に示したように、下部電極ＬＥの形成及び凹部ＲＥＣ１の形成が一括して実施される。このため、第１の実施形態と同様、リソグラフィの回数を少ないものにすることができる。
【００６９】
（変形例１）
変形例１に係る半導体装置ＳＤは、キャパシタＣＰの上部電極ＵＥ及び導電膜ＣＦの材料を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。詳細には、本変形例では、上部電極ＵＥは、窒化チタン（ＴｉＮ）により形成されている。一方、導電膜ＣＦはタングステン（Ｗ）により形成されている。なお、本変形例では、プレートＰＬ（導電膜ＣＦ）と同層の配線ＬＷＲ及びビアＬＶＡは、導電膜ＣＦと同じ材料により形成されていてもよいし、異なる材料（例えば、銅）により形成されていてもよい。本変形例においても、第１の実施形態と同様の効果を得ることができる。
【００７０】
（変形例２）
変形例２に係る半導体装置ＳＤは、キャパシタＣＰの上部電極ＵＥ及び導電膜ＣＦの材料を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。詳細には、本変形例では、上部電極ＵＥは、窒化タンタル（ＴａＮ）、及びタンタル（Ｔａ）が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜（Ｔａ／ＴａＮ）である。一方、導電膜ＣＦは銅合金により形成されている。本変形例においても、第１の実施形態と同様の効果を得ることができる。
【００７１】
（変形例３）
変形例３に係る半導体装置ＳＤは、キャパシタＣＰの上部電極ＵＥ及び導電膜ＣＦの材料を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。詳細には、本変形例では、上部電極ＵＥは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、及びタンタル（Ｔａ）が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜（Ｔａ／ＴａＮ／ＴｉＮ）である。一方、導電膜ＣＦは銅合金により形成されている。本変形例においても、第１の実施形態と同様の効果を得ることができる。
【００７２】
（変形例４）
変形例４に係る半導体装置ＳＤは、キャパシタＣＰの上部電極ＵＥ及び導電膜ＣＦの材料を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。詳細には、本変形例では、上部電極ＵＥは、窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜（Ｔｉ／ＴｉＮ）である。一方、導電膜ＣＦは銅合金により形成されている。本変形例においても、第１の実施形態と同様の効果を得ることができる。
【００７３】
（変形例５）
変形例５に係る半導体装置ＳＤは、キャパシタＣＰの上部電極ＵＥ及び導電膜ＣＦの材料を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。詳細には、本変形例では、上部電極ＵＥは、窒化チタン（ＴｉＮ）により形成されている。一方、導電膜ＣＦはタングステン（Ｗ）により形成されている。なお、本変形例では、プレートＰＬ（導電膜ＣＦ）と同層の配線ＬＷＲ及びビアＬＶＡは、導電膜ＣＦと同じ材料により形成されていてもよいし、異なる材料（例えば、銅）により形成されていてもよい。本変形例においても、第２の実施形態と同様の効果を得ることができる。
【００７４】
（変形例６）
変形例６に係る半導体装置ＳＤは、キャパシタＣＰの上部電極ＵＥ及び導電膜ＣＦの材料を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。詳細には、本変形例では、上部電極ＵＥは、窒化タンタル（ＴａＮ）、及びタンタル（Ｔａ）が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜（Ｔａ／ＴａＮ）である。一方、導電膜ＣＦは銅合金により形成されている。本変形例においても、第２の実施形態と同様の効果を得ることができる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７６】
ＢＣＴ１ コンタクト
ＢＬ  ビット線
ＢＰ  底部
ＢＵＲ  埋込部
ＣＣＴ１ コンタクト
ＣＣＴ２ コンタクト
ＣＤＬ  容量絶縁膜
ＣＦ  導電膜
ＣＦ１  導電膜
ＣＦ２  導電膜
ＣＨ  接続孔
ＣＰ  キャパシタ
ＣＴ１  コンタクト
ＣＴ２  コンタクト
ＣＶＡ  ビア
ＣＷＲ  配線
ＤＤＬ  絶縁膜
ＤＬ１  絶縁膜
ＤＬ２  絶縁膜
ＥＳＴ  エッチングストップ層
ＥＳＴ１ エッチングストップ層
ＥＳＴ２ エッチングストップ層
ＦＯＸ  フィールド酸化膜
ＩＬ  配線層
ＩＬＤ  層間絶縁膜
ＬＥ  下部電極
ＬＲ  ロジック領域
ＬＶＡ  ビア
ＬＷＲ  配線
ＭＲ  メモリ領域
ＯＰ  開口
ＰＤＬ  保護絶縁膜
ＰＬ  プレート
ＲＥＣ１ 凹部
ＲＥＣ２ 凹部
ＲＦ  レジスト膜
ＳＤ  半導体装置
ＳＵＢ  基板
ＳＷ  側壁部
ＴＲ１  トランジスタ
ＴＲ２  トランジスタ
ＴＲＥ  溝
ＵＥ  上部電極
ＷＲ  配線
【図１】
2015233069.tif 000003
【図２】
2015233069.tif 000004
【図３】
2015233069.tif 000005
【図４】
2015233069.tif 000006
【図５】
2015233069.tif 000007
【図６】
2015233069.tif 000008
【図７】
2015233069.tif 000009
【図８】
2015233069.tif 000010
【図９】
2015233069.tif 000011
【図１０】
2015233069.tif 000012
【図１１】
2015233069.tif 000013
【図１２】
2015233069.tif 000014
【図１３】
2015233069.tif 000015
【図１４】
2015233069.tif 000016
【図１５】
2015233069.tif 000017
【図１６】
2015233069.tif 000018
【図１７】
2015233069.tif 000019
【図１８】
2015233069.tif 000020
【図１９】
2015233069.tif 000021
【図２０】
2015233069.tif 000022