(57)【要約】【課題】小面積かつ寄生容量による利得誤差の小さい増幅回路及びイメージセンサを提供する。【解決手段】一実施形態に係る増幅回路は、第１，第２の電流源と、第１，第２の積分容量と、第１，第２の増幅スイッチと、第１，第２のリセットスイッチと、比較器とを備える。第１（第２）の積分容量は、第１（第２）の電流源と第１（第３）の電圧源との間に接続される。第１（第２）の増幅スイッチは、第１（第２）の電流源と第１（第２）の積分容量と間に接続される。第１（第２）のリセットスイッチは、第１（第２）の積分容量と第１（第２）の増幅スイッチとが接続される第１（第２）の接続点と、第２（第４）の電圧源と、の間に接続される。比較器は、入力電圧と第１の接続点の電圧と、の比較結果に応じて第１のリセットスイッチ及び第２のリセットスイッチを開閉する。【選択図】図２
2015226103.tif 000002
【特許請求の範囲】
【請求項１】
第１の電流源と、
前記第１の電流源と第１の電圧源との間に接続された第１の積分容量と、
前記第１の電流源と前記第１の積分容量と間に接続された第１の増幅スイッチと、
前記第１の積分容量と前記第１の増幅スイッチとが接続される第１の接続点と、第２の電圧源と、の間に接続された第１のリセットスイッチと、
第２の電流源と、
前記第２の電流源と第３の電圧源との間に接続された第２の積分容量と、
前記第２の電流源と前記第２の積分容量と間に接続された第２の増幅スイッチと、
前記第２の積分容量と前記第２の増幅スイッチとが接続される第２の接続点と、第４の電圧源と、の間に接続された第２のリセットスイッチと、
入力電圧と前記第１の接続点の電圧と、の比較結果に応じて前記第１のリセットスイッチ及び前記第２のリセットスイッチを開閉する比較器と、
を備える増幅回路。
【請求項２】
前記比較器は、前記入力電圧と前記第１の接続点の電圧とが一致すると、前記第１の増幅スイッチ及び前記第２の増幅スイッチをオフにする
請求項１に記載の増幅回路。
【請求項３】
前記第１の積分容量及び前記第２の積分容量の少なくとも一方は、容量が可変である
請求項１又は請求項２に記載の増幅回路。
【請求項４】
前記第１の電流源及び前記第２の電流源の少なくとも一方は、電流値が可変である
請求項１〜請求項３のいずれか１項に記載の増幅回路。
【請求項５】
前記第４の電圧源により設定された前記第２の接続点の電圧を、前記比較器の遅延時間に応じた電圧だけ高くする電圧生成器をさらに備える
請求項１〜請求項４のいずれか１項に記載の増幅回路。
【請求項６】
前記第１の電流源と前記第２の電流源との接続を交互に切り替える電流源切替器をさらに備える
請求項１〜請求項５のいずれか１項に記載の増幅回路。
【請求項７】
照射された光に応じた信号を出力する受光部と、
前記受光部の出力信号を増幅する請求項１〜請求項６のいずれか１項に記載の増幅回路と、
前記増幅回路により増幅された信号をＡＤ変換するＡＤ変換器と、
を備えるイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路及びイメージセンサに関する。
【背景技術】
【０００２】
従来、ＣＭＯＳイメージセンサなどのイメージセンサでは、受光部が出力した信号を増幅器により増幅し、増幅された信号をＡＤ変換することによりデジタル信号が生成される。増幅器として、例えば、増幅利得が可変なＰＧＡ（Programmable Gain Amplifier）が用いられる。ＰＧＡは、受光部が出力した信号の信号強度に応じた利得で信号を増幅する。ＣＭＯＳイメージセンサでは、画素の列ごとにこのような増幅回路とＡＤ変換器とが配置され、これらを並列動作させることで高速読み出しを行うことが一般的である。このため、個々の増幅回路には、低消費電力かつ小面積であることが求められている。
【０００３】
イメージセンサに用いられる増幅回路の１つとして、ＣＢＳＣ（Comparator based Switched Capacitor）増幅回路が知られている。このＣＢＳＣ増幅回路は、比較器（コンパレータ）と、複数の容量と、容量の充放電を制御するスイッチとを備える。この増幅回路をＬＳＩ上に実装する場合、容量として、酸化膜を配線で挟んで形成するＭＩＭ（Metal Insulator Metal）容量や、ＭＯＳＦＥＴのゲート絶縁膜であるＭＯＳ容量が用いられる。一般に、単位面積あたりの容量値が大きいＭＯＳ容量の方が容量の面積を小さくできるため、ＭＩＭ容量より有利である。
【０００４】
上述のＣＢＳＣ増幅回路では、増幅回路に含まれる寄生容量によって利得に誤差が生じるという問題がある。これは、容量としてＭＩＭ容量及びＭＯＳ容量のいずれを用いた場合であっても同様である。容量としてＭＯＳ容量を用いた場合には、下部電極とシリコン基板との間に大きな寄生容量が発生するため、ＭＩＭ容量を用いた場合より大きな利得誤差が生じ得る。
【０００５】
イメージセンサの技術分野では、増幅回路の利得誤差により生じた信号の誤差を、ＡＤ変換後のデジタル処理により補正する方法も提案されているが、当該方法では、補正のためのデジタル回路が必要となるため、イメージセンサの回路面積が増大するという問題がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】J. Deguchi, et al., “A 187.5μVrms-read-noise 51mW 1.4Mpixel CMOS image sensor with PMOSCAP column CDS and 10b self-differential offset-cancelled pipeline SAR-ADC”, ISSCC, Digest of Technical Papers, 2013, pp. 494 - 495.
【非特許文献２】J. K. Fiorenza, et al., “Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies”, IEEE JSSC, vol. 41, no. 12, December 2006
【発明の概要】
【発明が解決しようとする課題】
【０００７】
小面積かつ寄生容量による利得誤差の小さい増幅回路及びイメージセンサを提供する。
【課題を解決するための手段】
【０００８】
一実施形態に係る増幅回路は、第１の電流源と、第１の積分容量と、第１の増幅スイッチと、第１のリセットスイッチと、第２の電流源と、第２の積分容量と、第２の増幅スイッチと、第２のリセットスイッチと、比較器とを備える。
【０００９】
第１の積分容量は、第１の電流源と第１の電圧源との間に接続される。第１の増幅スイッチは、第１の電流源と第１の積分容量と間に接続される。第１のリセットスイッチは、第１の積分容量と第１の増幅スイッチとが接続される第１の接続点と、第２の電圧源と、の間に接続される。
【００１０】
第２の積分容量は、第２の電流源と第３の電圧源との間に接続される。第２の増幅スイッチは、第２の電流源と第２の積分容量と間に接続される。第２のリセットスイッチは、第２の積分容量と第２の増幅スイッチとが接続される第２の接続点と、第４の電圧源と、の間に接続される。
【００１１】
比較器は、入力電圧と第１の接続点の電圧と、の比較結果に応じて第１のリセットスイッチ及び第２のリセットスイッチを開閉する。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係るイメージセンサを示す概略構成図。
【図２】第１実施形態に係る増幅回路を示す概略構成図。
【図３】図２の増幅回路の動作波形を示す図。
【図４】従来のＣＢＳＣ増幅回路の一例を示す概略構成図。
【図５】利得誤差のシミュレーション結果を示すグラフ。
【図６】図２の増幅回路の他の例を示す概略構成図。
【図７】図２の増幅回路の他の例を示す概略構成図。
【図８】図２の増幅回路の動作波形の他の例を示す図。
【図９】第２実施形態に係る増幅回路を示す概略構成図。
【図１０】比較器の遅延が生じた場合の動作波形を示す図。
【図１１】図９の増幅回路の制御電圧生成器の一例を示す概略構成図。
【図１２】図９の増幅回路の動作波形を示す図。
【図１３】第３実施形態に係る増幅回路を示す概略構成図。
【図１４】図１３の増幅回路の動作波形を示す図。
【図１５】利得誤差のシミュレーション結果を示すグラフ。
【図１６】第４実施形態に係るイメージセンサを示す概略構成図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
【００１４】
（第１実施形態）
まず、第１実施形態に係るイメージセンサ及び増幅回路について、図１〜図８を参照して説明する。図１は、本実施形態に係るイメージセンサを示す概略構成図である。本実施形態に係るイメージセンサは、ＣＭＯＳイメージセンサやＣＣＤイメージセンサに適用可能であり、図１に示すように、受光部１と、増幅回路２と、ＡＤ変換器３と、デジタル回路４とを備える。
【００１５】
受光部１は、照射された光に応じた電気信号（電圧や電流）を出力する。受光部１は、例えば、フォトダイオードである。以下では、受光部１は、電気信号として、電圧ＶＰＩＸを出力するものとする。
【００１６】
増幅回路２は、受光部１から入力された電圧ＶＰＩＸを増幅し、電圧ＶＳＩＧを出力する。増幅回路２は、増幅利得Ａ（以下、「利得Ａ」という）が可変なＰＧＡであってもよいし、利得Ａが固定されていてもよい。増幅回路２の詳細については後述する。
【００１７】
ＡＤ変換器３は、増幅回路２から入力された電圧ＶＳＩＧをＡＤ変換し、電圧ＶＳＩＧに応じたデジタル信号を出力する。ＡＤ変換器３として、パイプライン型、フラッシュ型、デルタ・シグマ型など、任意のタイプのＡＤ変換器を用いることができる。
【００１８】
デジタル回路４は、ＡＤ変換器３から入力されたデジタル信号に基づいて、色調補正やノイズカットなどの、任意のデジタル処理を実行する。
【００１９】
次に、本実施形態に係る増幅回路２の構成について、図２を参照して説明する。本実施形態に係る増幅回路２は、ＣＢＳＣ増幅回路であり、図２に示すように、電流源ＩＣＰ１と、容量素子Ｃ１と、増幅スイッチＳＡ１と、リセットスイッチＳＲ１と、電流源ＩＣＰ２と、容量素子Ｃ２と、増幅スイッチＳＡ２と、リセットスイッチＳＲ２と、比較器２１と、リセット制御回路２２とを備える。
【００２０】
電流源ＩＣＰ１（第１の電流源）は、一端をグラウンドに接続され、他端を、増幅スイッチＳＡ１を介して容量素子Ｃ１に接続された定電流源である。電流源ＩＣＰ１が供給する電流ＩＣＰ１は、一定であってもよいし、可変であってもよい。
【００２１】
容量素子Ｃ１（第１の積分容量）は、電流源ＩＣＰ１と電圧源ＶＣＭ１（第１の電圧源）との間に接続されている。容量素子Ｃ１の容量値Ｃ１は、固定値であってもよいし、可変であってもよい。電圧源ＶＣＭ１は、入力電圧ＶＰＩＸのバイアス電圧ＶＣＭを供給する定電圧源である。図２において、電圧源ＶＣＭ１は増幅回路２の電源であるが、電源とは別に電圧源ＶＣＭ１が設けられてもよい。容量素子Ｃ１は、電流ＩＣＰ１を積分する積分容量として機能する。
【００２２】
増幅スイッチＳＡ１（第１の増幅スイッチ）は、電流源ＩＣＰ１と容量素子Ｃ１との間に接続され、比較器２１が出力する増幅信号φＡＭＰにより開閉を制御される。増幅スイッチＳＡ１がオンすると、電流源ＩＣＰ１と容量素子Ｃ１とが接続され、容量素子Ｃ１に電流ＩＣＰ１が供給される。以下では、容量素子Ｃ１と増幅スイッチＳＡ１との接続点をノードＮ１（第１の接続点）といい、ノードＮ１の電圧を電圧ＶＦＢという。この電圧ＶＦＢは、参照電圧として比較器２１の一方の入力端子に入力される。
【００２３】
リセットスイッチＳＲ１（第１のリセットスイッチ）は、ノードＮ１と電圧源ＶＣＭ２（第２の電圧源）との間に接続され、リセット制御回路２２が出力するリセット信号φＲＳＴ１により開閉を制御される。電圧源ＶＣＭ２は、電圧源ＶＣＭ２は、入力電圧ＶＰＩＸのバイアス電圧ＶＣＭを供給する定電圧源である。リセットスイッチＳＲ１がオンすると、ノードＮ１と電圧源ＶＣＭ２とが接続され、ノードＮ１の電圧ＶＦＢが電圧ＶＣＭに設定される。図２において、電圧源ＶＣＭ２は図示されていないが、電圧源ＶＣＭ２は、電圧源ＶＣＭ１と同様、増幅回路２の電源であってもよいし、電源とは別に電圧源ＶＣＭ２が設けられてもよい。
【００２４】
電流源ＩＣＰ２（第２の電流源）は、一端をグラウンドに接続され、他端を、増幅スイッチＳＡ２を介して容量素子Ｃ２に接続された定電流源である。電流源ＩＣＰ２が供給する電流ＩＣＰ２は、固定値であってもよいし、可変であってもよい。
【００２５】
容量素子Ｃ２（第２の積分容量）は、電流源ＩＣＰ２と電圧源ＶＣＭ３（第３の電圧源）との間に接続されている。容量素子Ｃ２の容量値Ｃ２は、固定値であってもよいし、可変であってもよい。電圧源ＶＣＭ３は、入力電圧ＶＰＩＸのバイアス電圧ＶＣＭを供給する定電圧源である。図２において、電圧源ＶＣＭ３は増幅回路２の電源であるが、電源とは別に電圧源ＶＣＭ３が設けられてもよい。容量素子Ｃ２は、電流ＩＣＰ２を積分する積分容量として機能する。
【００２６】
増幅スイッチＳＡ２（第２の増幅スイッチ）は、電流源ＩＣＰ２と容量素子Ｃ２との間に接続され、比較器２１が出力する増幅信号φＡＭＰにより開閉を制御される。増幅スイッチＳＡ２がオンすると、電流源ＩＣＰ２と容量素子Ｃ２とが接続され、容量素子Ｃ２に電流ＩＣＰ２が供給される。以下では、容量素子Ｃ２と増幅スイッチＳＡ２との接続点をノードＮ２（第２の接続点）といい、ノードＮ２の電圧を電圧ＶＳＩＧという。この電圧ＶＳＩＧは、増幅回路２の出力電圧として出力される。
【００２７】
リセットスイッチＳＲ２（第１のリセットスイッチ）は、ノードＮ２と電圧源ＶＣＭ４（第４の電圧源）との間に接続され、リセット制御回路２２が出力するリセット信号φＲＳＴ２により開閉を制御される。電圧源ＶＣＭ４は、入力電圧ＶＰＩＸのバイアス電圧ＶＣＭを供給する定電圧源である。リセットスイッチＳＲ２がオンすると、ノードＮ２と電圧源ＶＣＭ４とが接続され、ノードＮ２の電圧ＶＳＩＧが電圧ＶＣＭに設定される。図２において、電圧源ＶＣＭ４は図示されていないが、電圧源ＶＣＭ４は、電圧源ＶＣＭ３と同様、増幅回路２の電源であってもよいし、電源とは別に電圧源ＶＣＭ４が設けられてもよい。
【００２８】
比較器２１は、一方の入力端子からノードＮ１の電圧ＶＦＢを入力され、他方の入力端子から増幅回路２の入力電圧ＶＰＩＸを入力され、電圧ＶＰＩＸと電圧ＶＦＢとの大きさを比較する。比較器２１は、電圧ＶＰＩＸと電圧ＶＦＢとの比較結果に応じた増幅信号φＡＭＰを出力し、増幅スイッチＳＡ１，ＳＡ２を開閉する。この増幅信号φＡＭＰは、オン又はオフの２値の信号であり、増幅信号φＡＭＰがオンになると増幅スイッチＳＡ１，ＳＡ２はオンになり、増幅信号φＡＭＰがオフになると増幅スイッチＳＡ１，ＳＡ２はオフになる。電圧ＶＰＩＸと電圧ＶＦＢとが異なるとき増幅信号φＡＭＰはオンになり、電圧ＶＰＩＸと電圧ＶＦＢとが一致すると増幅信号φＡＭＰはオフになる。
【００２９】
リセット制御回路２２は、リセット信号φＲＳＴ１，φＲＳＴ２を出力し、リセットスイッチＳＲ１，ＳＲ２を開閉する。このリセット信号φＲＳＴ１，φＲＳＴ２は、オン又はオフの２値の信号であり、リセット信号φＲＳＴ１，φＲＳＴ２がオンになると増幅スイッチＳＲ１，ＳＲ２はオンになり、リセット信号φＲＳＴ１，φＲＳＴ２がオフになるとリセットスイッチＳＲ１，ＳＲ２はオフになる。リセット信号φＲＳＴ１，φＲＳＴ２のオンオフのタイミングは後述する。
【００３０】
次に、本実施形態に係る増幅回路２の動作について、図３を参照して説明する。図３は、本実施形態に係る増幅回路の動作波形を示す図である。以下では、増幅回路２は、ＶＰＩＸの信号成分、すなわち、電圧ＶＣＭと電圧ＶＰＩＸとの差分を増幅するものとする。電圧ＶＣＭと電圧ＶＰＩＸ，ＶＦＢ，ＶＳＩＧとの差分をそれぞれ電圧ｖＰＩＸ，ｖＦＢ，ｖＳＩＧと称する。また、リセット信号φＲＳＴ１，φＲＳＴ２をまとめてリセット信号φＲＳＴと称する。
【００３１】
まず、増幅動作の開始前において、増幅信号φＡＭＰはオフ、リセット信号φＲＳＴはオンになっている。すなわち、スイッチＳＡ１，ＳＡ２はオフ、スイッチＳＲ１，ＳＲ２はオンになっている。このため、ノードＮ１，Ｎ２は、それぞれ電圧源ＶＣＭ２，ＶＣＭ４に接続され、電圧ＶＦＢ，ＶＳＩＧが電圧ＶＣＭに設定される。
【００３２】
電圧ＶＦＢ，ＶＳＩＧが電圧ＶＣＭに設定されると、増幅動作が開始され、増幅信号φＡＭＰがオン、リセット信号φＲＳＴがオフになる。すなわち、スイッチＳＡ１，ＳＡ２はオン、スイッチＳＲ１，ＳＲ２はオフになる。
【００３３】
これにより、容量素子Ｃ１は電流源ＩＣＰ１と接続され、容量素子Ｃ１の一端の電圧、すなわち、電圧ＶＦＢは時間に比例して下降するランプ波となる。電圧ＶＦＢがＶＣＭからＶＰＩＸまで低下するために要する時間をＴとすると、増幅動作が開始してから時間Ｔ後の電圧ｖＦＢは以下の式で表される。
【００３４】
【数１】
2015226103.tif 000003
【００３５】
同様に、容量素子Ｃ２と電流源ＩＣＰ２と接続され、容量素子Ｃ２の一端の電圧、すなわち、電圧ＶＳＩＧは時間に比例して下降するランプ波となる。増幅動作が開始してから時間Ｔ後の電圧ｖＳＩＧは以下の式で表される。
【００３６】
【数２】
2015226103.tif 000004
【００３７】
比較器２１は、時間Ｔが経過し、電圧ＶＰＩＸと電圧ＶＦＢとが一致すると、増幅信号φＡＭＰをオフにする。これにより、増幅スイッチＳＡ１，ＳＡ２がオフになり、容量素子Ｃ１，Ｃ２と電流源ＩＣＰ１，ＩＣＰ２との間が切断され、電圧ＶＦＢ，ＶＳＩＧの下降が終了する。したがって、増幅回路２により増幅された出力電圧ｖＳＩＧ及び増幅利得Ａは、上記の式（１），（２）より、以下の式で表される。
【００３８】
【数３】
2015226103.tif 000005
【００３９】
上記の式（４）が示すように、この増幅回路２の利得Ａは、容量素子Ｃ１，Ｃ２の容量値Ｃ１，Ｃ２と、電流源ＩＣＰ１，ＩＣＰ２の電流値ＩＣＰ１，ＩＣＰ２と、によって決まる。例えば、Ｃ１＝β×Ｃ２かつＩＣＰ１＝ＩＣＰ２と設定した場合、利得Ａはβとなる。同様に、Ｃ１＝Ｃ２かつＩＣＰ２＝β×ＩＣＰ１と設定した場合、利得Ａはβとなる。
【００４０】
次に、この増幅回路２の容量素子Ｃ１，Ｃ２が寄生容量を有する場合の利得Ａについて説明する。容量素子Ｃ１の寄生容量の容量値をＣｐ１、容量素子Ｃ２の寄生容量の容量値をＣｐ２とすると、寄生容量を有する増幅回路２の増幅利得Ａｐは、以下の式で表される。
【００４１】
【数４】
2015226103.tif 000006
【００４２】
一般に、寄生容量の容量値は、容量素子の容量値に比例する。そこで、Ｃｐ１＝α×Ｃ１，Ｃｐ２＝α×Ｃ２とすると、上記の式（５）は以下のように変形できる。
【００４３】
【数５】
2015226103.tif 000007
【００４４】
式（６）に示すように、本実施形態に係る増幅回路２では、２個の容量素子Ｃ１，Ｃ２の有する寄生容量による利得Ａへの影響がキャンセルされ、寄生容量の有無にかかわらず、利得Ａが一定となる。これは、電圧ＶＦＢを生成する容量素子Ｃ１と、出力電圧ＶＳＩＧを生成する容量素子Ｃ２とが、同一のノードで接続されていないためである。
【００４５】
これに対して、従来のＣＢＳＣ増幅回路では、電圧ＶＦＢを生成する容量素子Ｃ１と、出力電圧ＶＳＩＧを生成する容量素子Ｃ２とが、同一のノードで接続されていたため、２個の寄生容量が合成され、利得Ａに対する寄生容量の影響がキャンセルすることができなかった。ここで、図４は、従来のＣＢＳＣ増幅回路の一例を示す概略構成図である。図４の増幅回路では、寄生容量がない場合の増幅利得Ａは、以下の式で表される。
【００４６】
【数６】
2015226103.tif 000008
【００４７】
すなわち、利得Ａは、容量素子Ｃ１，Ｃ２の容量値によって決まる。これに対して、図４に示すように、容量素子Ｃ１，Ｃ２が寄生容量Ｃｐ１，Ｃｐ２を有する場合の増幅利得Ａｐは、以下の式で表される。
【００４８】
【数７】
2015226103.tif 000009
【００４９】
このように、従来のＣＢＳＣ増幅回路では、合成された寄生容量の影響により増幅利得Ａが変化し、式（１１）に示すような利得誤差が生じてしまう。Ｃｐ１＝α×Ｃ１，Ｃｐ２＝α×Ｃ２の場合、利得誤差はαとなる。
【００５０】
ここで、図５は、図２に示した本実施形態に係る増幅回路２と、図４に示した従来のＣＢＳＣ増幅回路と、の利得誤差の回路シミュレーション結果を示すグラフである。図５において、縦軸は利得誤差（％）、横軸は利得設定値である。このシミュレーションでは、容量比によって増幅利得Ａが設定されており（ＩＣＰ１＝ＩＣＰ２）、Ｃ１／Ｃ２＝２，４，８，１６，３２のそれぞれの場合の利得誤差が示されている。
【００５１】
シミュレーションの結果、図５に示すように、従来の増幅回路では最大２１％の利得誤差が生じたのに対し、本実施形態に係る増幅回路２では最大で０．７％の利得誤差しか生じなかった。
【００５２】
以上説明したように、本実施形態に係る増幅回路によれば、寄生容量による影響を抑制し、従来の増幅回路に比べて利得誤差を大幅に縮小することができる。これにより、入力信号を高精度に増幅することができる。また、容量素子Ｃ１，Ｃ２としてＭＯＳ容量を用いることにより、回路面積を小型化することができる。従来の増幅回路では、寄生容量の影響により利得誤差が生じたため、寄生容量の大きいＭＯＳ容量を用いると、増幅精度が低下する恐れがあったが、本実施形態によれば、小面積かつ寄生容量による利得誤差の小さい高精度な増幅回路を実現することができる。
【００５３】
また、このような増幅回路２を用いてイメージセンサを構成することにより、利得誤差に起因して生じる増幅された信号の誤差を補正するためのデジタル回路３が不要となるため、イメージセンサの回路面積を小型化することができる。また、受光部１が出力したアナログ信号を高精度に増幅できるため、イメージセンサのセンシング精度を向上させることができる。
【００５４】
なお、図２において、増幅回路２は、積分容量として容量素子Ｃ１，Ｃ２をそれぞれ１つずつ備えたが、図６に示すように、複数の容量素子からなる積分容量を備えてもよい。図６の増幅回路２は、第１の積分容量として、並列に接続された複数の容量素子Ｃ１ｎ（ｎ＝１〜Ｎ）を備える。各容量素子Ｃ１ｎは、利得制御スイッチＳ１ｎ（ｎ＝１〜Ｎ）とそれぞれ直列に接続されている。また、この増幅回路２は、第２の積分容量として、並列に接続された複数の容量素子Ｃ２ｍ（ｍ＝１〜Ｍ）を備える。各容量素子Ｃ２ｍは、利得制御スイッチＳ２ｍ（ｍ＝１〜Ｍ）とそれぞれ直列に接続されている。さらに、この増幅回路２は、利得制御スイッチＳ１ｎ，Ｓ１ｍの開閉を制御する利得制御信号φＧを出力する利得制御回路２３を備える。
【００５５】
利得制御信号φＧは、オン又はオフの２値の信号であり、利得制御信号φＧがオンになると利得制御スイッチＳ１ｎ，Ｓ２ｍはオンになり、利得制御信号φＧがオフになると利得制御スイッチＳ１ｎ，Ｓ２ｍはオフになる。利得制御信号φＧは、利得制御スイッチＳ１ｎ，Ｓ２ｍにそれぞれ入力され、その開閉を制御する。
【００５６】
図６の増幅回路２では、利得制御スイッチＳ１ｎ，Ｓ２ｍの開閉を制御することにより、電流ＩＣＰ１，ＩＣＰ２を積分する積分容量の容量値を可変にすることができる。第１の積分容量の容量値は、利得制御スイッチＳ１ｎをオンにされた容量素子Ｃ１ｎの容量値の和となる。また、第２の積分容量の容量値は、利得制御スイッチＳ２ｍをオンにされた容量素子Ｃ２ｍの容量値の和となる。
【００５７】
式（４）に示したように、増幅回路２の利得Ａは、積分容量の容量値に依存するため、図６の増幅回路２では、利得制御スイッチＳ１ｎ，Ｓ２ｍの開閉を制御することにより、利得Ａを所望の値に変更することができる。
【００５８】
また、図２において、増幅回路２は、電流源として電流源ＩＣＰ１，ＩＣＰ２をそれぞれ１つずつ備えたが、図７に示すように、それぞれ複数の電流源を備えてもよい。図７の増幅回路２は、電流源ＩＣＰ１の代わりに、並列に接続された複数の電流源ＩＣＰ１ｎ（ｎ＝１〜Ｎ）を備える。各電流源ＩＣＰ１ｎは、利得制御スイッチＳ１ｎ（ｎ＝１〜Ｎ）とそれぞれ直列に接続されている。また、この増幅回路２は、電流源ＩＣＰ１の代わりに、並列に接続された複数の電流源ＩＣＰ２ｍ（ｍ＝１〜Ｍ）を備える。各電流源ＩＣＰ２ｍは、利得制御スイッチＳ２ｍ（ｍ＝１〜Ｍ）とそれぞれ直列に接続されている。さらに、この増幅回路２は、図６と同様、利得制御スイッチＳ１ｎ，Ｓ１ｍの開閉を制御する利得制御信号φＧを出力する利得制御回路２３を備える。
【００５９】
図７の増幅回路２では、利得制御スイッチＳ１ｎ，Ｓ２ｍの開閉を制御することにより、積分容量により積分される電流の電流値ＩＣＰ１，ＩＣＰ２を可変にすることができる。第１の積分容量により積分される電流値は、利得制御スイッチＳ１ｎをオンにされた電流源ＩＣＰ１ｎの電流値の和となる。また、第２の積分容量により積分される電流値は、利得制御スイッチＳ２ｍをオンにされた電流源ＩＣＰ２ｍの電流値の和となる。
【００６０】
式（４）に示したように、増幅回路２の利得Ａは、積分容量により積分される電流値に依存するため、図７の増幅回路２では、利得制御スイッチＳ１ｎ，Ｓ２ｍの開閉を制御することにより、利得Ａを所望の値に変更することができる。
【００６１】
さらに、図３では、増幅動作を１回行うことにより入力信号を増幅したが、増幅動作を繰り返し行うことにより入力信号を増幅してもよい。この場合、図８に示すように、増幅動作の開始前において、増幅信号φＡＭＰはオフ、リセット信号φＲＳＴ１，φＲＳＴ２はオンになっている。すなわち、スイッチＳＡ１，ＳＡ２はオフ、スイッチＳＲ１，ＳＲ２はオンになっている。このため、ノードＮ１，Ｎ２は、それぞれ電圧源ＶＣＭ２，ＶＣＭ４に接続され、電圧ＶＦＢ，ＶＳＩＧが電圧ＶＣＭに設定される。
【００６２】
電圧ＶＦＢ，ＶＳＩＧが電圧ＶＣＭに設定されると、増幅動作が開始され、増幅信号φＡＭＰがオン、リセット信号φＲＳＴ１，φＲＳＴ２がオフになる。すなわち、スイッチＳＡ１，ＳＡ２はオン、スイッチＳＲ１，ＳＲ２はオフになる。そして、電圧ＶＦＢが電圧ＶＰＩＸと一致すると、増幅信号φＡＭＰがオフになり、スイッチＳＡ１，ＳＡ２がオフになる。これにより、１回目の増幅動作が終了し、上述の通り、入力信号が利得Ａ倍に増幅される。
【００６３】
その後、リセット信号φＲＳＴ１をオンにすると、スイッチＳＲ１がオンになり、ノードＮ１が電圧源ＶＣＭ２に接続され、電圧ＶＦＢが電圧ＶＣＭに設定される。従って、次の増幅動作を実行可能となる。このような増幅動作を任意のＭ回繰り返したのち、リセット信号φＲＳＴ２はオンにされ、電圧ＶＳＩＧが電圧ＶＣＭに設定され、次の入力信号を増幅可能となる。増幅動作をＭ回繰り返した後のｖＳＩＧ及び利得Ａｍは、以下の式で表される。
【００６４】
【数８】
2015226103.tif 000010
【００６５】
すなわち、利得Ａｍは、１回の増幅動作による利得ＡのＭ倍となる。このように、増幅動作を繰り返す回数を変更することによって、増幅回路２の利得Ａを所望の値に変更することができる。なお、増幅回路２の利得Ａは、上述の容量値、電流値、増幅動作の回数のいずれか１つを用いて設定されてもよいし、これらを組み合わせることにより設定されてもよい。
【００６６】
（第２実施形態）
次に、第２実施形態に係る増幅回路について、図９〜図１２を参照して説明する。図９は、本実施形態に係る増幅回路２を示す概略構成図である。図９に示すように、本実施形態に係る増幅回路２は、制御電圧生成器２４をさらに備える。他の構成は第１実施形態と同様である。
【００６７】
第１実施形態の説明では、増幅動作の際、比較器２１は、電圧ＶＦＢが電圧ＶＰＩＸと一致すると同時に出力（増幅信号）を反転させることを前提に説明した。しかしながら、実際の比較器２１では、電圧ＶＦＢが電圧ＶＰＩＸと一致してから出力が反転するまでに遅延が生じる。そして、比較器２１に遅延が生じると、図１０に示すように、遅延時間ｔＣＭＰの分だけ出力電圧ＶＳＩＧが余計に下降することになる。このとき、出力電圧ＶＳＩＧは、以下の式で表される。
【００６８】
【数９】
2015226103.tif 000011
【００６９】
式（１４）のＭ（≧１）は、増幅動作を繰り返す回数である。以下では、式（１４）の第２項をオーバーシュート電圧ｖＯＳと称する。比較器２１に遅延が生じると、オーバーシュート電圧ｖＯＳの分だけＶＳＩＧが低くなり、利得Ａの精度が低下してしまう。また、電流源ＩＣＰ２としてカレントミラー回路を用いた場合、ＶＳＩＧが低下しすぎるとＭＯＳＦＥＴの動作領域が飽和領域から線形領域になり、カレントミラーの精度が低下する。このため、利得Ａの線形性の劣化や利得誤差などの問題が生じる。また、ｖＳＩＧの範囲がｖＯＳの分だけ広くなるため、増幅回路２の後段に接続されたＡＤ変換器３の入力電圧範囲を広く設計する必要が生じる。このような問題を避けるために、比較器２１の遅延により生じるオーバーシュート電圧ｖＯＳを低減することが重要となる。
【００７０】
そこで、オーバーシュート電圧ｖＯＳを低減するために、本実施形態の制御電圧生成器２４は、電圧源ＶＣＭ４により電圧ＶＣＭに設定されたノードＮ２の電圧ＶＳＩＧを、比較器２１の遅延時間に応じた制御電圧ｖＣＴＲＬだけ高くする。これにより、増幅後の出力電圧ｖＳＩＧは、以下の式で表される。
【００７１】
【数１０】
2015226103.tif 000012
【００７２】
したがって、ｖＣＴＲＬ＝−ｖＯＳとなるように制御電圧ｖＣＴＲＬを設定することにより、オーバーシュート電圧ｖＯＳを低減し、利得Ａの精度向上や、ＡＤ変換器３の入力電圧範囲の縮小が可能となる。
【００７３】
ここで、図１１は、制御電圧生成器２４の一例を示す概略構成図である。図１１に示すように、制御電圧生成器２４は、電圧生成スイッチＳＯＳ１〜ＳＯＳ６と、容量切替制御回路２５と、を備える。なお、図１１において、リセット制御回路２２は図示省略されている。
【００７４】
電圧生成スイッチＳＯＳ１は、増幅回路２に入力電圧ＶＰＩＸを入力する電圧源（例えば、受光部１）と、増幅回路２の他方の入力端子と、の間に電圧生成スイッチＳＯＳ２と並列に接続される。電圧生成スイッチＳＯＳ２は、比較器２１の他方の入力端子と、電圧源ＶＣＭ２との間に接続される。
【００７５】
電圧生成スイッチＳＯＳ３は、容量素子Ｃ２とノードＮ２との間に接続される。電圧生成スイッチＳＯＳ４は、容量素子Ｃ２及び電圧生成スイッチＳＯＳ３の接続点と電圧源ＶＣＭ３との間に、電圧生成スイッチＳＯＳ３と並列に接続される。
【００７６】
電圧生成スイッチＳＯＳ５は、電圧源ＶＣＭ３と容量素子Ｃ２との間に接続される。電圧生成スイッチＳＯＳ６は、容量素子Ｃ２及び電圧生成スイッチＳＯＳ５の接続点とノードＮ２との間に、電圧生成スイッチＳＯＳ５と並列に接続される。
【００７７】
容量切替制御回路２５は、電圧生成スイッチＳＯＳ１〜ＳＯＳ６の開閉を制御する切替信号φＯＳを出力する。この切替信号φＯＳは、オン又はオフの２値の信号であり、切替信号φＯＳがオフになると電圧生成スイッチＳ１，Ｓ３，Ｓ５はオンになり、電圧生成スイッチＳ２，Ｓ４，Ｓ６はオフになる。切替信号φＯＳがオンになると電圧生成スイッチＳ２，Ｓ４，Ｓ６はオンになり、電圧生成スイッチＳ１，Ｓ３，Ｓ５はオフになる。
【００７８】
この増幅回路２では、入力電圧ＶＰＩＸを増幅する前に、電圧ＶＰＩＸの代わりに電圧ＶＣＭを入力して増幅動作を行う。すなわち、増幅回路２は、容量切替制御回路２５が切替信号φＯＳをオンにした状態で上述の増幅動作を実行する。この際、電圧生成スイッチＳ２がオンになっているため、比較器２１には２つの入力端子から電圧ＶＣＭが入力される。２つの入力電圧は一致するため、比較器２１は、遅延時間ｔＣＭＰ後に増幅信号φＡＭＰをオフにし、増幅スイッチＳＡ１，ＳＡ２をオフにする。これにより、電圧ＶＳＩＧは、電圧ＶＣＭから、遅延時間ｔＣＭＰに応じた電圧だけ下降する。また、電圧生成スイッチＳ４，Ｓ６がオンになっているため、入力電圧ＶＰＩＸを増幅する場合とは、容量素子Ｃ２の極性が反対になっている。電圧ＶＣＭの増幅動作をＭ回繰り返した後の電圧ｖＳＩＧは以下の式で表される。
【００７９】
【数１１】
2015226103.tif 000013
【００８０】
すなわち、容量素子Ｃ２は、オーバーシュート電圧ｖＯＳにより充電される。その後、容量切替制御回路２５が切替信号φＯＳをオフにすると、電圧生成スイッチＳ２，Ｓ４，Ｓ６がオンになり、容量素子Ｃ２の極性が反転し、ｖＳＩＧ＝−ｖＯＳとなる。これにより、図１２に示すように、ノードＮ２の電圧ＶＳＩＧを、ＶＣＭより制御電圧ｖＣＴＲＬ（＝−ｖＯＳ）だけ高く設定することができる。
【００８１】
制御電圧生成器２４によって電圧ＶＳＩＧを設定した後、入力電圧ＶＰＩＸの増幅動作をＭ回繰り返すと、式（１５）におけるｖＯＳ＋ｖＣＴＲＬの項がキャンセルされるため、オーバーシュート電圧ｖＯＳによる影響を抑制することができる。
【００８２】
なお、実際の比較器２１には、オフセット電圧があるため、このオフセット電圧によっても電圧ＶＳＩＧに誤差が生じ得る。しかし、増幅回路２がＣＭＯＳイメージセンサに用いられる場合、このような誤差は、ＣＤＳ（相関２重サンプリング）によって抑制することができる。ＣＤＳとは、受光部１が基準電圧にリセットされた状態の出力電圧ＶＰＩＸ＿ＲＥＦと、受光部１が光の照射により電荷を蓄積した状態の出力電圧ＶＰＩＸと、の差分を増幅する方法である。
【００８３】
ＣＤＳは、例えば、スイッチＳＯＳ２を介して電圧ＶＰＩＸ＿ＲＥＦを入力して増幅動作を行った後、容量素子Ｃ２の極性を反転させ、スイッチＳＯＳ１を介して電圧ＶＰＩＸを入力して増幅動作を行うことにより実現できる。すなわち、本実施形態においてスイッチＳＯＳ２を介して入力された電圧ＶＣＭの代わりに、電圧ＶＰＩＸ＿ＲＥＦを入力すればよい。これにより、比較器２１のオフセット電圧による出力電圧ＶＳＩＧの誤差を抑制することができる。
【００８４】
（第３実施形態）
次に、第３実施形態に係る増幅回路について、図１３〜図１５を参照して説明する。図１３は、本実施形態に係る増幅回路２を示す概略構成図である。図１３に示すように、この増幅回路２は、電流源切替器２６をさらに備える。他の構成は第１実施形態と同様である。
【００８５】
電流源ＩＣＰ１，ＩＣＰ２としてカレントミラー回路を用いた場合、ＭＯＳＦＥＴの閾値電圧、チャネル長、及びチャネル幅などのばらつきにより、電流値ＩＣＰ１，ＩＣＰ２が設計値と誤差が生じることがある。式（４）で示したように、この増幅回路２の利得Ａは、電流源ＩＣＰ１，ＩＣＰ２の電流値に依存するため、電流値の誤差は利得誤差が生じる要因になる。
【００８６】
例えば、電流値に電流誤差ΔＩＣＰがある場合（ＩＣＰ２−ＩＣＰ１＝ΔＩＣＰ）、式（４）より、増幅回路２の利得ＡＣＰ及び利得誤差は、以下のように計算できる。
【００８７】
【数１２】
2015226103.tif 000014
【００８８】
すなわち、電流値と電流誤差との比ΔＩＣＰ／ＩＣＰ１が利得誤差となる。このような誤差は、ＭＯＳＦＥＴのチャネル長やチャネル幅を大きくすることにより低減できるが、回路面積が大きくなるという問題がある。
【００８９】
そこで、電流値のばらつきによる利得誤差を低減するために、本実施形態に係る増幅回路２は、電圧ｖＰＩＸを増幅するために複数回の増幅動作を繰り返し、電流源切替器２６は、増幅動作のたびに電流源ＩＣＰ１，ＩＣＰ２の接続を交互に切り替える。図１３に示すように、電流源切替器２６は、切替スイッチＳＣＰ１，ＳＣＰ２と、電流源切替制御回路２７とを備える。
【００９０】
切替スイッチＳＣＰ１は、電流源ＩＣＰ１の接続を、増幅スイッチＳＡ１と増幅スイッチＳＡ２との間で切り替えるスイッチである。切替スイッチＳＣＰ２は、電流源ＩＣＰ２の接続を、増幅スイッチＳＡ２と増幅スイッチＳＡ１との間で切り替えるスイッチである。
【００９１】
電流源切替制御回路１７は、切替スイッチＳＣＰ１，ＳＣＰ２による接続の切り替えを制御する切替信号φＣＰを出力する。この切替信号φＣＰは、オン又はオフの２値の信号である。切替スイッチＳＣＰ１は、切替信号φＣＰがオンになると電流源ＩＣＰ１と増幅スイッチＳＡ１とを接続し、切替信号φＣＰがオフになると電流源ＩＣＰ１と増幅スイッチＳＡ２とを接続する。切替スイッチＳＣＰ２は、切替信号φＣＰがオンになると電流源ＩＣＰ２と増幅スイッチＳＡ２とを接続し、切替信号φＣＰがオフになると電流源ＩＣＰ２と増幅スイッチＳＡ１とを接続する。
【００９２】
電流源切替制御回路１７は、増幅動作が終了するたびに、切替信号φＣＰのオンオフを切り替えることにより、電流源ＩＣＰ１，ＩＣＰ２の接続を切り替える。例えば、電流源切替制御回路１７が、奇数回目の増幅動作で切替信号φＣＰをオンにし、偶数回目の増幅動作で切替信号φＣＰをオフにする場合、奇数回目の増幅動作における利得ＡＯＤＤ及び偶数回目の増幅動作における利得ＡＥＶＥＮは、以下の式で表される。
【００９３】
【数１３】
2015226103.tif 000015
【００９４】
増幅動作を複数回繰り返した後の利得ＡＴＯＴＡＬは、図１４に示すように、各増幅動作における利得の合計となる。したがって、増幅動作を奇数回繰り返した後の利得ＡＴＯＴＡＬ＿ＯＤＤ及び増幅動作を偶数回繰り返した後の利得ＡＴＯＴＡＬ＿ＥＶＥＮは、以下の式で表される。
【００９５】
【数１４】
2015226103.tif 000016
【００９６】
ここで、電流誤差ΔＩＣＰが電流値ＩＣＰ１，ＩＣＰ２に比べて十分に小さいと仮定すると、以下の式が成り立つ。
【００９７】
【数１５】
2015226103.tif 000017
【００９８】
したがって、式（２１）〜（２３）より、ＡＴＯＴＡＬ＿ＯＤＤ，ＡＴＯＴＡＬ＿ＥＶＥＮ、及びこれらの利得誤差は、以下のように近似できる。
【００９９】
【数１６】
2015226103.tif 000018
【０１００】
電流源の接続の切り替えを行わない場合、式（１８）に示したように、最終的にΔＩＣＰ／ＩＣＰ１の１乗に比例した利得誤差が生じる。例えば、ΔＩＣＰ／ＩＣＰ１＝１０％の場合、利得誤差は１０％となる。
【０１０１】
これに対して、本実施形態のように電流源の接続を切り替えた場合、式（２６），（２７）に示すように、最終的にΔＩＣＰ／ＩＣＰ１の２乗に比例した利得誤差が生じる。例えば、ΔＩＣＰ／ＩＣＰ１＝１０％の場合、利得誤差は０．５％程度となる。これは、奇数回目の利得誤差と偶数回目の利得誤差とがキャンセルされるためである。図１５に、この増幅回路２の利得誤差のシミュレーション結果を示す。図１５において、横軸は電流誤差の割合であり、縦軸は利得誤差である。
【０１０２】
以上説明した通り、本実施形態に係る増幅回路２によれば、電流源の電流値のばらつきにより生じる利得誤差を低減し、所望の利得を得ることができる。これにより、増幅精度を向上させることができる。また、ＭＯＳＦＥＴのチャネル長やチャネル幅を大きくすることなく利得誤差を低減できるため、回路面積を縮小することができる。
【０１０３】
（第４実施形態）
次に、第４実施形態に係るイメージセンサについて、図１６を参照して説明する。図１６は、本実施形態に係るイメージセンサを示す概略構成図である。図１６に示すように、このイメージセンサは、ＣＭＯＳイメージセンサであり、画素アレイ１０１と、行選択回路１０２と、読み出し回路１０３と、制御信号生成回路１０４とを備える。なお、上述の通り、イメージセンサは、デジタル回路４を備えた構成も可能である。
【０１０４】
画素アレイ１０１は、アレイ状に配列された複数の受光部１を備える。行選択回路１０２は、電圧ＶＰＩＸを読み出す受光部１の行を選択する。読み出し回路１０３は、各受光部１が出力した電圧ＰＩＸをデジタル信号に変換して出力する。読み出し回路１０３は、受光部１の列ごとに設けられた、複数の増幅回路２及びＡＤ変換器３を備える。増幅回路２は、上述の各実施形態のいずれであってもよい。制御信号生成回路１０４は、増幅回路２やＡＤ変換器３で利用される各種の制御信号を生成し、読み出し回路１０４に入力する。制御信号生成回路１０４が生成する制御信号には、例えば、信号φＲＳＴ，φＧ，φＯＳ，φＣＰが含まれる。
【０１０５】
このイメージセンサでは、画素アレイ１０１が光を照射されると、行選択回路１０２が画素アレイ１０１の行を選択し、選択された行の受光部１からそれぞれ電圧ＶＰＩＸが出力される。電圧ＶＰＩＸは、受光部１と対応する各列に設けられた増幅回路２に入力される。増幅回路２は、電圧ＶＰＩＸを増幅した電圧ＶＳＩＧを出力する。電圧ＶＳＩＧは、受光部１と対応する各列に設けられたＡＤ変換器３に入力され、デジタル変換される。
【０１０６】
増幅回路２は、上述の通り、利得Ａが高精度に設定されるため、複雑な利得補正回路が不要であり、かつ回路面積が小さい。したがって、イメージセンサの読み出し回路１０３を小型化することができる。また、画素アレイ１０１の列毎に設けた増幅回路２及びＡＤ変換器３を並列動作させ、画素アレイ１０１の行毎に信号を読み出すことにより、読み出し速度を高速化することができる。
【０１０７】
さらに、増幅回路２は、利得誤差を抑制しながら利得Ａを容易に変更可能なため、明時には利得Ａを小さくし、暗時には利得Ａを大きくするというように、画素アレイ１０１からの出力信号の信号強度に応じた利得Ａの制御が可能となる。これにより、出力信号を適切な利得で増幅し、信号のＳＮを向上させることができる。
【０１０８】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０９】
１：受光部、２：増幅回路、３：ＡＤ変換器、４：デジタル回路、２１：比較器、２２：リセット制御回路、２３：利得制御回路、２４：制御電圧生成器、２５：容量切替制御回路、２６：電流源切替器、２７：電流源切替制御回路、１０１：画素アレイ、１０２：行選択回路、１０３：読み出し回路、１０４：制御信号生成回路
【図１】
2015226103.tif 000019
【図２】
2015226103.tif 000020
【図３】
2015226103.tif 000021
【図４】
2015226103.tif 000022
【図５】
2015226103.tif 000023
【図６】
2015226103.tif 000024
【図７】
2015226103.tif 000025
【図８】
2015226103.tif 000026
【図９】
2015226103.tif 000027
【図１０】
2015226103.tif 000028
【図１１】
2015226103.tif 000029
【図１２】
2015226103.tif 000030
【図１３】
2015226103.tif 000031
【図１４】
2015226103.tif 000032
【図１５】
2015226103.tif 000033
【図１６】
2015226103.tif 000034