(57)【要約】【課題】耐圧を更に向上することができる化合物半導体装置及びその製造方法を提供する。【解決手段】チャネル層１１と、チャネル層１１の上方に形成された電子供給層１２と、電子供給層１２の上方に形成されたゲート電極１３、ソース電極１４、及びドレイン電極１５と、が設けられている。ドレイン電極１５には、電子供給層１２にオーミック接合した第１の部分１５ａと、第１の部分１５ａよりもゲート電極１３から離間する側でチャネル層１１の第１の部分１５ａの直下における上面よりも深い部分まで達する第２の部分１５ｂと、が含まれている。【選択図】図１
2015073002.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、
前記チャネル層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたゲート電極、ソース電極、及びドレイン電極と、
を有し、
前記ドレイン電極は、
前記電子供給層にオーミック接合した第１の部分と、
前記第１の部分よりも前記ゲート電極から離間する側で前記チャネル層の前記第１の部分の直下における上面よりも深い部分まで達する第２の部分と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記電子供給層と前記ドレイン電極との間に形成されたｐ型化合物半導体層を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第２の部分は、金属膜を含むことを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第２の部分は、不純物拡散層を含むことを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項５】
前記チャネル層及び前記電子供給層はそれぞれ、少なくとも窒素とガリウムを含む組成を有する化合物半導体層であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
チャネル層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記ドレイン電極は、
前記電子供給層にオーミック接合した第１の部分と、
前記第１の部分よりも前記ゲート電極から離間する側で前記チャネル層の前記第１の部分の直下における上面よりも深い部分まで達する第２の部分と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記電子供給層と前記ドレイン電極との間にｐ型化合物半導体層を形成する工程を有することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記ドレイン電極を形成する工程は、
前記電子供給層及び前記チャネル層に、前記チャネル層の上面よりも深い部分まで達する開口部を形成する工程と、
前記電子供給層上及び前記開口部内に金属膜を形成する工程と、
を有することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記ドレイン電極を形成する工程は、
前記電子供給層及び前記チャネル層に、前記チャネル層の上面よりも深い部分まで達する不純物拡散層を形成する工程と、
前記電子供給層上及び前記不純物拡散層上に金属膜を形成する工程と、
を有することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項１０】
前記チャネル層及び前記電子供給層をそれぞれ、少なくとも窒素とガリウムを含む組成を有する化合物半導体層により形成することを特徴とする請求項６乃至９のいずれか１項記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての報告が数多くなされている。例えば、ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＧａＮ系ＨＥＭＴが注目されている。
【０００３】
しかしながら、従来のＧａＮ系ＨＥＭＴには、ドレイン電極の下方における空乏化及びそれに伴う耐圧の低下という問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２１０１６号公報
【特許文献２】特開２００６−８６３５４号公報
【特許文献３】特開２００９−９９６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、耐圧を更に向上することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様には、チャネル層と、前記チャネル層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたゲート電極、ソース電極、及びドレイン電極と、が設けられている。前記ドレイン電極には、前記電子供給層にオーミック接合した第１の部分と、前記第１の部分よりも前記ゲート電極から離間する側で前記チャネル層の前記第１の部分の直下における上面よりも深い部分まで達する第２の部分と、が含まれている。
【０００７】
化合物半導体装置の製造方法の一態様では、チャネル層の上方に電子供給層を形成し、前記電子供給層の上方にゲート電極、ソース電極、及びドレイン電極を形成する。前記ドレイン電極には、前記電子供給層にオーミック接合した第１の部分と、前記第１の部分よりも前記ゲート電極から離間する側で前記チャネル層の前記第１の部分の直下における上面よりも深い部分まで達する第２の部分と、が含まれている。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、コンタクト抵抗の上昇を回避しながら、耐圧を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す図である。
【図２】第１の実施形態に係る化合物半導体装置の作用を示す図である。
【図３】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図４Ａ】第２の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図５】第２の実施形態に係る化合物半導体装置の変形例を示す断面図である。
【図６】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図７Ａ】第３の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図７Ｂ】図７Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図７Ｃ】図７Ｂに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図７Ｄ】図７Ｃに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図８】第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図９Ａ】第４の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図９Ｂ】図９Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図１０】第５の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１１Ａ】第５の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図１１Ｂ】図１１Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図１２】第１及び第２のシミュレーションのモデルの概要を示す断面図である。
【図１３】第１のシミュレーションの結果を示す図である。
【図１４】第２のシミュレーションの結果を示す図である。
【図１５】第３のシミュレーションの結果を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）の構造を示す図である。図１（ａ）は断面図であり、図１（ｂ）はレイアウト図である。図１（ａ）は図１（ｂ）中のＩ−Ｉ線に沿った断面に相当する。
【００１２】
第１の実施形態では、図１に示すように、チャネル層１１の上方に電子供給層１２が形成され、電子供給層１２の上方にゲート電極１３、ソース電極１４、及びドレイン電極１５が形成されている。ドレイン電極１５には、電子供給層１２にオーミック接合した第１の部分１５ａと、第１の部分１５ａよりもゲート電極１３から離間する側でチャネル層１１の第１の部分１５ａの直下における上面よりも深い部分まで達する第２の部分１５ｂと、が含まれる。
【００１３】
このように構成された第１の実施形態では、第１の部分１５ａの直下に、チャネル層１１と電子供給層１２との界面が存在するため、チャネル層１１のこの界面の近傍に２次元電子ガス（２ＤＥＧ）が存在する。また、第１の部分１５ａは電子供給層１２にオーミック接合している。従って、第１の部分１５ａと２次元電子ガスとの間の抵抗が低い。
【００１４】
また、第２の部分１５ｂがチャネル層１１に入り込むように形成されているため、図２（ｂ）に示す第２の部分１５ｂが形成されていない参考例と比較すると、図２（ａ）に示すように、チャネル層１１の厚さ方向における電位勾配が緩やかになり、ドレイン電圧が増大しても電位勾配はほとんど変化しない。このため、ドレイン電極１５の下方における空乏化が十分に抑制される。つまり、空乏層端１６がドレイン電極１５の下方まで移動しにくい。この結果、ドレイン電極１５のゲート電極１３側の端部近傍での電界集中が抑制され、アバランシェ降伏が抑制される。従って、耐圧を更に向上することができる。
【００１５】
（第２の実施形態）
次に、第２の実施形態について説明する。図３は、第２の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）の構造を示す断面図である。
【００１６】
第２の実施形態では、図３に示すように、基板２６の上方にバッファ層２７が形成され、バッファ層２７の上方にチャネル層２１が形成され、チャネル層２１の上方に電子供給層２２が形成されている。電子供給層２２のバンドギャップはチャネル層２１のバンドギャップより大きい。基板２６としては、例えば不純物としてＢがドーピングされたｐ型シリコン基板又は意図的な不純物のドーピングがされていないシリコン基板が用いられる。ｐ型シリコン基板の例として、厚さが６４５μｍ〜１ｍｍでＢが８×１０19±８×１０18ｃｍ-3の濃度でドーピングされたものが挙げられる。バッファ層２７としては、例えばＡｌ組成が２０％〜１００％のＡｌＧａＮ層、又は、ＡｌＮ層及びＧａＮ層を交互に複数積層した積層体が用いられる。バッファ層２７として、基板２６との界面から離間するほどＡｌ組成が減少するＡｌxＧａ(1-x)Ｎ（０＜ｘ≦１）層（基板２６との界面ではＡｌＮ）が用いられてもよい。バッファ層２７の厚さは、例えば１００ｎｍ〜２μｍである。チャネル層２１としては、例えば意図的な不純物のドーピングがされていないＧａＮ（ｉ−ＧａＮ）層が用いられる。チャネル層２１の厚さは、例えば１００ｎｍ〜１．２μｍである。電子供給層２２としては、例えばＡｌ組成が１０％〜３０％のＡｌＧａＮ層が用いられる。電子供給層２２の厚さは、例えば５ｎｍ〜４０ｎｍである。
【００１７】
電子供給層２２の上方に保護膜２８が形成されており、保護膜２８にゲート電極用の開口部２９が形成されている。開口部２９に入り込むようにしてゲート絶縁膜３０が形成されており、ゲート絶縁膜３０の上方にゲート電極２３が形成されている。導電膜３１及び導電膜３２がゲート電極２３に含まれる。保護膜２８としては、例えばシリコン窒化膜、シリコン酸化膜、又は、シリコン窒化膜及びシリコン酸化膜の積層体が用いられる。保護膜２８の厚さは、例えば２０ｎｍ〜５００ｎｍである。ゲート絶縁膜３０としては、例えばＡｌ2Ｏ3膜、ＳｉＯ2膜、ＳｉＮ膜、ＨｆＯ2膜、及びＡｌＮ膜からなる群から選択された１種以上を含む膜が用いられる。開口部２９のゲート長方向の長さは、例えば０．５μｍ〜４μｍである。ゲート絶縁膜３０の厚さは、例えば４０ｎｍ±２ｎｍである。導電膜３１としては、例えばＴｉＮ膜が用いられ、導電膜３２としては、例えばＡｌ膜が用いられる。導電膜３１の厚さは、例えば４０ｎｍ±１０ｎｍであり、導電膜３２の厚さは、例えば５００ｎｍ±１００ｎｍである。
【００１８】
保護膜２８の上方にゲート電極２３を覆う層間絶縁膜３３が形成されている。ソース電極用の開口部３４及びドレイン電極用の開口部３５が層間絶縁膜３３及び保護膜２８に形成されている。電子供給層２２を貫通し、チャネル層２１の途中まで達する開口部３６が平面視で開口部３５の内側に形成されている。開口部３６の電子供給層２２の上面を基準とした深さは、例えば０．３μｍ〜０．７μｍである。また、開口部３５のゲート電極２３側の端部と開口部３６のゲート電極２３側の端部との距離は、例えば０．１μｍ〜０．８μｍである。開口部３４内にソース電極２４が形成され、開口部３５及び開口部３６内にドレイン電極２５が形成されている。ソース電極２４の一部及びドレイン電極２５の一部が層間絶縁膜３３の上にある。導電膜３７及び導電膜３８が、ソース電極２４及びドレイン電極２５の双方に含まれる。層間絶縁膜３３としては、例えばシリコン酸化膜が用いられる。導電膜３７としては、例えば仕事関数が４．５ｅＶ未満の材料の膜が用いられる。仕事関数が４．５ｅＶ未満の材料としては、Ａｌ、Ｔｉ、ＴｉＮ（メタルリッチ）、Ｔａ、ＴａＮ（メタルリッチ）、Ｚｒ、ＴａＣ（メタルリッチ）、ＮｉＳｉ2及びＡｇ等が挙げられる。導電膜３７に仕事関数が低い材料を用いるのは、ソース電極２４及びドレイン電極２５の直下の半導体とのバリア障壁を減じることによって、低コンタクト抵抗を得るためである。導電膜３８としては、例えばＡｌを主原料とする膜（例えばＡｌ膜）が用いられる。導電膜３７の厚さは、例えば１ｎｍ〜１００ｎｍであり、導電膜３８の厚さは、例えば２０ｎｍ〜５００ｎｍである。
【００１９】
ドレイン電極２５には、開口部３６よりもゲート電極２３側で電子供給層２２にオーミック接合した第１の部分２５ａと、第１の部分２５ａよりもゲート電極２３から離間する側でチャネル層２１の第１の部分２５ａの直下における上面よりも深い部分まで達する第２の部分２５ｂと、が含まれる。
【００２０】
このように構成された第２の実施形態では、第１の部分２５ａの直下に、チャネル層２１と電子供給層２２との界面が存在するため、チャネル層２１のこの界面の近傍に２次元電子ガスが存在する。また、第１の部分２５ａは電子供給層２２にオーミック接合している。従って、第１の部分２５ａと２次元電子ガスとの間の抵抗が低い。
【００２１】
また、第２の部分２５ｂがチャネル層２１に入り込むように形成されているため、ドレイン電極２５の下方における空乏化が十分に抑制される。この結果、ドレイン電極２５のゲート電極１３側の端部近傍での電界集中が抑制され、アバランシェ降伏が抑制される。従って、耐圧を更に向上することができる。
【００２２】
なお、開口部３６の深さ、つまり第２の部分２５ｂの下端の電子供給層２２の上面からの距離は、当該化合物半導体装置に要求される厚さ方向の耐圧に応じて決定することが好ましい。
【００２３】
次に、第２の実施形態に係る化合物半導体装置を製造する方法について説明する。図４Ａ乃至図４Ｃは、第２の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【００２４】
先ず、図４Ａ（ａ）に示すように、基板２６上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、バッファ層２７、チャネル層２１、及び電子供給層２２を形成する。次いで、電子供給層２２上に、例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法により保護膜２８を形成する。保護膜２８を熱ＣＶＤ法又は原子層堆積（ＡＬＤ：atomic layer deposition）法により形成してもよい。
【００２５】
その後、図４Ａ（ｂ）に示すように、保護膜２８に開口部２９を形成する。開口部２９の形成では、開口部２９を形成する予定の領域を露出し、他の領域を覆うレジストパターンを保護膜２８上に形成し、このレジストパターンをマスクとして、例えばフッ素系ガスを用いたドライエッチング法により保護膜２８をエッチングする。そして、このレジストパターンを除去する。開口部２９の形成後には、保護膜２８上に、例えばプラズマＣＶＤ法によりゲート絶縁膜３０を形成する。ゲート絶縁膜３０は開口部２９の内側にも形成する。次いで、ゲート絶縁膜３０上に、例えばスパッタリング法により導電膜３１及び導電膜３２を形成する。
【００２６】
その後、図４Ａ（ｃ）に示すように、導電膜３２、導電膜３１、及びゲート絶縁膜３０を加工してゲート電極２３を形成する。ゲート電極２３の形成では、ゲート電極２３を形成する予定の領域を覆い、他の領域を露出するレジストパターンを導電膜３２上に形成し、このレジストパターンをマスクとして、例えば塩素系ガスを用いたドライエッチング法により保護膜２８が露出するまで導電膜３２、導電膜３１、及びゲート絶縁膜３０をエッチングする。そして、このレジストパターンを除去する。
【００２７】
続いて、図４Ｂ（ｄ）に示すように、保護膜２８上に、例えばプラズマＣＶＤ法により、ゲート電極２３及びゲート絶縁膜３０を覆う層間絶縁膜３３を形成する。層間絶縁膜３３の材料としては、例えばテトラエトキシシラン（ＴＥＯＳ：tetraethylorthosilicate）を用いる。次いで、層間絶縁膜３３上に、ソース電極用の開口部３４を形成する予定の領域及びドレイン電極用の開口部３５を形成する予定の領域を露出し、他の領域を覆うレジストパターン５１を形成する。その後、レジストパターン５１をマスクとして、例えばフッ素系ガスを用いたドライエッチング法により層間絶縁膜３３及び保護膜２８をエッチングして、電子供給層２２の上面を露出させる。この結果、開口部３４及び開口部３５が形成される。
【００２８】
続いて、図４Ｂ（ｅ）に示すように、レジストパターン５１を除去し、層間絶縁膜３３及び電子供給層２２上に、ドレイン電極用の開口部３６を形成する予定の領域を露出し、他の領域を覆うレジストパターン５２を形成する。次いで、レジストパターン５２をマスクとして電子供給層２２及びチャネル層２１をエッチングすることにより、開口部３６を形成する。このエッチングでは、例えば、パワーを１２００±３００Ｗとし、圧力を１．３±０．３ｍｍＴｏｒｒとし、Ｃｌ2の流量を７５±１０ｓｃｃｍとし、時間を１分間〜３分間とする。
【００２９】
その後、図４Ｂ（ｆ）に示すように、レジストパターン５２を除去し、層間絶縁膜３３、電子供給層２２、及びチャネル層２１上に、例えば物理気相成長（ＰＶＤ：physical vapor deposition）法により導電膜３７及び導電膜３８を形成する。
【００３０】
続いて、図４Ｃ（ｇ）に示すように、導電膜３８上に、ソース電極２４を形成する予定の領域及びドレイン電極２５を形成する予定の領域を覆い、他の領域を露出するレジストパターン５３を形成する。
【００３１】
次いで、図４Ｃ（ｈ）に示すように、レジストパターン５３をマスクとして、例えば塩素系ガスを用いたドライエッチング法により層間絶縁膜３３が露出するまで導電膜３８及び導電膜３７をエッチングする。この結果、ソース電極２４及びドレイン電極２５が形成される。このとき、オーバーエッチングにより層間絶縁膜３３の上層部をエッチングしてもよい。ソース電極２４及びドレイン電極２５の形成後には、レジストパターン５３を除去し、アニール処理を行って導電膜３８及び導電膜３７をよりコンタクト抵抗が低い導電膜に変化させる。例えば、このアニール処理の雰囲気は、希ガス、窒素、酸素、アンモニア及び水素の１種又は２種以上を含有する雰囲気とし、時間は１８０秒間以下とし、温度は５５０℃〜６５０℃とする。導電膜３８にＡｌが含有されている場合、このアニール処理によって、Ａｌと導電膜３７とが反応し、半導体部分（電子供給層２２）に対して微少なＡｌスパイクが生じる。この結果、コンタクト抵抗が低下する。このとき、Ａｌの低い仕事関数も低抵抗化に寄与する。
【００３２】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置（ＧａＮ系ＨＥＭＴ）を完成させる。
【００３３】
なお、図５に示すように、電子供給層２２が、意図的な不純物のドーピングがされていないＡｌＧａＮ（ｉ−ＡｌＧａＮ）層２２ａ、ｎ型不純物がドーピングされたｎ型のＡｌＧａＮ（ｎ−ＡｌＧａＮ）層２２ｂ、及びｎ型不純物がドーピングされたｎ型のＧａＮ（ｎ−ＧａＮ）層２２ｃを含んでいてもよい。ｉ−ＡｌＧａＮ層２２ａはスペーサ層とよばれることがある。ｎ−ＧａＮ層２２ｃは保護層又はキャップ層とよばれることがある。
【００３４】
（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）の構造を示す断面図である。
【００３５】
第３の実施形態では、図６に示すように、第２の実施形態と同様に、基板２６の上方にバッファ層２７が形成され、バッファ層２７の上方にチャネル層２１が形成され、チャネル層２１の上方に電子供給層２２が形成されている。電子供給層２２の上方にｐ型化合物半導体層４１が形成され、その上方に導電膜４２が形成されている。ｐ型化合物半導体層４１としては、例えばｐ型ＧａＮ層が用いられる。このｐ型ＧａＮ層には、例えばＭｇが１×１０19ｃｍ-3〜４×１０19ｃｍ-3の濃度でドーピングされている。ｐ型化合物半導体層４１の厚さは、例えば１０ｎｍ〜３００ｎｍである。導電膜４２としては、例えばＴｉＮ膜が用いられる。導電膜４２の厚さは、例えば２０ｎｍ〜１５０ｎｍである。ｐ型化合物半導体層４１及び導電膜４２のゲート長方向の長さは、例えば０．５μｍ〜２μｍである。
【００３６】
電子供給層２２の上方にｐ型化合物半導体層４１及び導電膜４２を覆う保護膜４３が形成されており、導電膜４２の一部を露出する開口部４４が保護膜４３に形成されている。開口部４４を通じて導電膜４２と接する導電膜４５が保護膜４３上に形成されている。保護膜４３としては、例えば保護膜２８と同様のものが用いられる。導電膜４５としては、例えば仕事関数が４．５ｅＶ以上の材料の膜が用いられる。仕事関数が４．５ｅＶ以上の材料としては、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ3Ｓｉ、Ｐｄ等が挙げられる。導電膜４５の厚さは、例えば１０ｎｍ〜５００ｎｍである。導電膜４２及び導電膜４５がゲート電極２３に含まれる。
【００３７】
他の構成は第２の実施形態と同様である。
【００３８】
このように構成された第３の実施形態によっても第２の実施形態と同様の効果が得られる。更に、第３の実施形態によればノーマリーオフ動作が実現可能である。
【００３９】
次に、第３の実施形態に係る化合物半導体装置を製造する方法について説明する。図７Ａ乃至図７Ｄは、第３の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【００４０】
先ず、図７Ａ（ａ）に示すように、基板２６上に、例えばＭＯＶＰＥ法により、バッファ層２７、チャネル層２１、電子供給層２２、及びｐ型化合物半導体層４１を形成する。次いで、ｐ型化合物半導体層４１上に、例えばスパッタリング法により導電膜４２を形成する。
【００４１】
その後、図７Ａ（ｂ）に示すように、導電膜４２上に、導電膜４２及びｐ型化合物半導体層４１の残存させる領域を覆い、他の領域を露出するレジストパターン５４を形成する。続いて、レジストパターン５４をマスクとして、例えば塩素系ガス又はＳＦx系ガスを用いたドライエッチング法により電子供給層２２が露出するまで導電膜４２及びｐ型化合物半導体層４１をエッチングする。
【００４２】
次いで、図７Ａ（ｃ）に示すように、レジストパターン５４を除去し、例えばプラズマＣＶＤ法により、導電膜４２及びｐ型化合物半導体層４１を覆う保護膜４３を形成する。保護膜４３を熱ＣＶＤ法又はＡＬＤ法により形成してもよい。
【００４３】
その後、図７Ｂ（ｄ）に示すように、保護膜４３上に、開口部４４を形成する予定の領域を露出し、他の領域を覆うレジストパターン５５を形成する。続いて、レジストパターン５５をマスクとして、例えばフッ酸を含む薬液を用いたウェットエッチングを行う。この結果、開口部４４が形成される。
【００４４】
次いで、図７Ｂ（ｅ）に示すように、レジストパターン５５を除去し、保護膜４３及び導電膜４２上に、例えばＰＶＤ法により導電膜４５を形成する。
【００４５】
その後、図７Ｂ（ｆ）に示すように、導電膜４５を加工してゲート電極２３を形成する。ゲート電極２３の形成では、導電膜４５の残存させる領域を覆い、他の領域を露出するレジストパターンを導電膜４５上に形成し、このレジストパターンをマスクとして、ドライエッチング法により保護膜４３が露出するまで導電膜４５をエッチングする。そして、このレジストパターンを除去する。
【００４６】
続いて、図７Ｃ（ｇ）に示すように、保護膜４３上に、例えばプラズマＣＶＤ法により、ゲート電極２３を覆う層間絶縁膜３３を形成する。次いで、層間絶縁膜３３上に、ソース電極用の開口部３４を形成する予定の領域及びドレイン電極用の開口部３５を形成する予定の領域を露出し、他の領域を覆うレジストパターン５１を形成する。その後、第２の実施形態と同様にして、開口部３４及び開口部３５を形成する。
【００４７】
続いて、図７Ｃ（ｈ）に示すように、第２の実施形態と同様にして、レジストパターン５２を形成し、開口部３６を形成する。次いで、図７Ｃ（ｉ）に示すように、レジストパターン５２を除去し、導電膜３７及び導電膜３８を形成する。その後、図７Ｄ（ｊ）に示すように、レジストパターン５３を形成する。続いて、図７Ｄ（ｋ）に示すように、導電膜３８及び導電膜３７をエッチングすることにより、ソース電極２４及びドレイン電極２５を形成する。次いで、レジストパターン５３を除去し、アニール処理を行って導電膜３８及び導電膜３７をよりコンタクト抵抗が低い導電膜に変化させる。
【００４８】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置（ＧａＮ系ＨＥＭＴ）を完成させる。
【００４９】
（第４の実施形態）
次に、第４の実施形態について説明する。図８は、第４の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）の構造を示す断面図である。
【００５０】
第４の実施形態では、開口部３６が形成されておらず、電子供給層２２を貫通し、チャネル層２１の途中まで達する不純物拡散層４７が平面視で開口部３５の内側に形成されている。開口部３５のゲート電極２３側の端部と不純物拡散層４７のゲート電極２３側の端部との距離は、例えば０．１μｍ〜０．８μｍである。不純物拡散層４７には、例えばｎ型不純物としてＳｉがドーピングされている。導電膜３７及び導電膜３８のドレイン電極２５に含まれる部分は不純物拡散層４７の上方に形成されている。不純物拡散層４７はドレイン電極２５の第２の部分２５ｂに含まれる。他の構成は第２の実施形態と同様である。
【００５１】
このように構成された第４の実施形態によっても第２の実施形態と同様の効果が得られる。更に、後述のように、第２の実施形態と比較して少ない工程で製造することができる。
【００５２】
なお、不純物拡散層４７の下端の電子供給層２２の上面からの距離は、当該化合物半導体装置に要求される厚さ方向の耐圧に応じて決定することが好ましい。
【００５３】
次に、第４の実施形態に係る化合物半導体装置を製造する方法について説明する。図９Ａ乃至図９Ｂは、第４の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【００５４】
先ず、図９Ａ（ａ）に示すように、第２の実施形態と同様にして、レジストパターン５２の形成までの処理を行う。次いで、図９Ａ（ｂ）に示すように、電子供給層２２及びチャネル層２１のエッチングを行わずに、ｎ型不純物のイオン注入を行い、電子供給層２２を貫通し、チャネル層２１の途中まで達する不純物注入領域４６を形成する。このイオン注入では、例えば、注入エネルギを３００ｋｅＶ〜８００ｋｅＶとし、ドーズ量を１×１０13ｃｍ-2〜５×１０13ｃｍ-2とし、傾斜角を０°〜７°とする。
【００５５】
その後、図９Ａ（ｃ）に示すように、レジストパターン５２を除去し、不純物注入領域４６中のｎ型不純物を活性化させて不純物拡散層４７を形成する。ｎ型不純物の活性化では、例えば１０００℃〜１２００℃の温度での熱処理を行う。
【００５６】
続いて、図９Ｂ（ｄ）に示すように、第２の実施形態と同様にして、導電膜３７及び導電膜３８を形成する。次いで、図９Ｂ（ｅ）に示すように、導電膜３８及び導電膜３７を加工することにより、ソース電極２４及びドレイン電極２５を形成する。その後、アニール処理を行って導電膜３８及び導電膜３７をよりコンタクト抵抗が低い導電膜に変化させる。
【００５７】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置（ＧａＮ系ＨＥＭＴ）を完成させる。
【００５８】
このように、第４の実施形態に係る化合物半導体装置は、第２の実施形態と比較して少ない工程で製造することができる。
【００５９】
（第５の実施形態）
次に、第５の実施形態について説明する。図１０は、第５の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）の構造を示す断面図である。
【００６０】
第５の実施形態では、第４の実施形態と同様に、開口部３６が形成されておらず、電子供給層２２を貫通し、チャネル層２１の途中まで達する不純物拡散層４７が平面視で開口部３５の内側に形成されている。他の構成は第３の実施形態と同様である。
【００６１】
このように構成された第５の実施形態によっても第３の実施形態と同様の効果が得られる。更に、後述のように、第３の実施形態と比較して少ない工程で製造することができる。
【００６２】
次に、第５の実施形態に係る化合物半導体装置を製造する方法について説明する。図１１Ａ乃至図１１Ｂは、第５の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【００６３】
先ず、図１１Ａ（ａ）に示すように、第３の実施形態と同様にして、レジストパターン５２の形成までの処理を行う。次いで、図１１Ａ（ｂ）に示すように、第４の実施形態と同様にして不純物注入領域４６を形成する。
【００６４】
その後、図１１Ａ（ｃ）に示すように、第４の実施形態と同様にして、レジストパターン５２を除去し、不純物注入領域４６中のｎ型不純物を活性化させて不純物拡散層４７を形成する。
【００６５】
続いて、図１１Ｂ（ｄ）に示すように、第２の実施形態と同様にして、導電膜３７及び導電膜３８を形成する。次いで、図１１Ｂ（ｅ）に示すように、導電膜３８及び導電膜３７を加工することにより、ソース電極２４及びドレイン電極２５を形成する。その後、アニール処理を行って導電膜３８及び導電膜３７をよりコンタクト抵抗が低い導電膜に変化させる。
【００６６】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置（ＧａＮ系ＨＥＭＴ）を完成させる。
【００６７】
このように、第５の実施形態に係る化合物半導体装置は、第３の実施形態と比較して少ない工程で製造することができる。
【００６８】
なお、第３の実施形態、第４の実施形態、第５の実施形態で図５に示す変形例のような電子供給層２２を用いてもよい。
【００６９】
次に、本願発明者が行った第１及び第２のシミュレーションについて説明する。図１２は、第１及び第２のシミュレーションのモデルの概要を示す断面図である。第１のシミュレーションでは、第２の部分２５ｂの電子供給層２２の上面を基準とした深さを変化させたときの電界強度の変化を検証し、第２のシミュレーションでは、第１の部分２５ａの電流が流れる方向の長さＬを変化させたときの電界強度の変化を検証した。つまり、第１のシミュレーションでは、第１の部分２５ａの長さＬを０．５μｍに固定し、第２の部分２５ｂの深さＤを変化させ、第２のシミュレーションでは、第２の部分２５ｂの深さＤを０．４μｍに固定し、第１の部分２５ａの長さＬを変化させた。また、ドレイン電圧は２５０Ｖとし、ゲート電圧は−８．２Ｖ（オフ）とした。第１のシミュレーションの結果を図１３に示し、第２のシミュレーションの結果を図１４に示す。
【００７０】
図１３に示すように、第２の部分２５ｂが深いほど、電界強度が緩和された。また、図１４に示すように、第１の部分２５ａが短いほど、電界強度が緩和された。その一方で、第２の部分２５ａが短いほどオーミック接合の面積が減少するためコンタクト抵抗が高くなることは明らかである。従って、第２の部分２５ｂの深さＤは大きいほど好ましく、第１の部分２５ａの長さＬは電界強度及びコンタクト抵抗に応じて決定することが好ましい。
【００７１】
次に、本願発明者が行った第３のシミュレーションについて説明する。第３のシミュレーションでは、第２の実施形態と同様の第１のモデル、及び第１のモデルから第２の部分に相当する部分を除いて得られる第２のモデルの各々におけるドレイン電極近傍の電位分布を検証した。つまり、図１５に示すように、基板１２６、バッファ層１２７、チャネル層１２１、電子供給層１２２、保護層１２８、層間絶縁膜１３３、及びドレイン電極１２５を備えたモデルにおけるドレイン電極１２５の近傍の電位分布を検証した。図１５（ａ）に第１のモデルのシミュレーション結果を示し、図１５（ｂ）に第２のモデルのシミュレーション結果を示す。
【００７２】
図１５に示すように、第２のモデルでは、チャネル層１２１中の等電位線が比較的平坦であり、第１のモデルでは、チャネル層１２１中の等電位線がドレイン電極１２５の下方で深い部分に向かって大きく曲がっていた。このことは、第１のモデルでは、第２のモデルと比較して、チャネル層１２１の深い部分でより高電位になっていることを意味する。このため、第１のモデルでは、第２のモデルと比較してドレイン電極端の近傍での空乏化を抑制することができ、ドレイン電極の角の電界を緩和することができるといえる。
【００７３】
なお、チャネル層及び電子供給層の材料はＧａＮ系半導体に限定されず、ＡｌＮ系半導体又はＩｎＮ系半導体等の他の窒化物半導体が用いられてもよい。例えば、電子走行層としてＩｎＡｌＮ層が用いられ、電子供給層としてＡｌＮ層が用いられてもよい。
【００７４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７５】
（付記１）
チャネル層と、
前記チャネル層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたゲート電極、ソース電極、及びドレイン電極と、
を有し、
前記ドレイン電極は、
前記電子供給層にオーミック接合した第１の部分と、
前記第１の部分よりも前記ゲート電極から離間する側で前記チャネル層の前記第１の部分の直下における上面よりも深い部分まで達する第２の部分と、
を有することを特徴とする化合物半導体装置。
【００７６】
（付記２）
前記電子供給層と前記ドレイン電極との間に形成されたｐ型化合物半導体層を有することを特徴とする付記１に記載の化合物半導体装置。
【００７７】
（付記３）
前記第２の部分は、金属膜を含むことを特徴とする付記１又は２に記載の化合物半導体装置。
【００７８】
（付記４）
前記第２の部分は、不純物拡散層を含むことを特徴とする付記１又は２に記載の化合物半導体装置。
【００７９】
（付記５）
前記電子供給層を覆う保護膜を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００８０】
（付記６）
前記チャネル層及び前記電子供給層はそれぞれ、少なくとも窒素とガリウムを含む組成を有する化合物半導体層であることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００８１】
（付記７）
チャネル層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記ドレイン電極は、
前記電子供給層にオーミック接合した第１の部分と、
前記第１の部分よりも前記ゲート電極から離間する側で前記チャネル層の前記第１の部分の直下における上面よりも深い部分まで達する第２の部分と、
を有することを特徴とする化合物半導体装置の製造方法。
【００８２】
（付記８）
前記電子供給層と前記ドレイン電極との間にｐ型化合物半導体層を形成する工程を有することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００８３】
（付記９）
前記ドレイン電極を形成する工程は、
前記電子供給層及び前記チャネル層に、前記チャネル層の上面よりも深い部分まで達する開口部を形成する工程と、
前記電子供給層上及び前記開口部内に金属膜を形成する工程と、
を有することを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００８４】
（付記１０）
前記ドレイン電極を形成する工程は、
前記電子供給層及び前記チャネル層に、前記チャネル層の上面よりも深い部分まで達する不純物拡散層を形成する工程と、
前記電子供給層上及び前記不純物拡散層上に金属膜を形成する工程と、
を有することを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００８５】
（付記１１）
前記電子供給層を覆う保護膜を形成する工程を有することを特徴とする付記７乃至１０のいずれか１項に記載の化合物半導体装置の製造方法。
【００８６】
（付記１２）
前記チャネル層及び前記電子供給層をそれぞれ、少なくとも窒素とガリウムを含む組成を有する化合物半導体層により形成することを特徴とする付記７乃至１１のいずれか１項記載の化合物半導体装置の製造方法。
【符号の説明】
【００８７】
１１、２１：チャネル層
１２、２２：電子供給層
１３、２３：ゲート電極
１４、２４：ソース電極
１５、２５：ドレイン電極
１５ａ、２５ａ：第１の部分
１５ｂ、２５ｂ：第２の部分
３６：開口部
４７：不純物拡散層
【図１】
2015073002.tif 000003
【図２】
2015073002.tif 000004
【図３】
2015073002.tif 000005
【図４Ａ】
2015073002.tif 000006
【図４Ｂ】
2015073002.tif 000007
【図４Ｃ】
2015073002.tif 000008
【図５】
2015073002.tif 000009
【図６】
2015073002.tif 000010
【図７Ａ】
2015073002.tif 000011
【図７Ｂ】
2015073002.tif 000012
【図７Ｃ】
2015073002.tif 000013
【図７Ｄ】
2015073002.tif 000014
【図８】
2015073002.tif 000015
【図９Ａ】
2015073002.tif 000016
【図９Ｂ】
2015073002.tif 000017
【図１０】
2015073002.tif 000018
【図１１Ａ】
2015073002.tif 000019
【図１１Ｂ】
2015073002.tif 000020
【図１２】
2015073002.tif 000021
【図１３】
2015073002.tif 000022
【図１４】
2015073002.tif 000023
【図１５】
2015073002.tif 000024