(57)【要約】【課題】  半導体装置において、簡易な工程で必要な領域のみに金属シリサイド層を高精度で形成する。【解決手段】  半導体基板に第１導電型のウェル層と素子分離層とを形成後、素子分離層を部分的に除去して形成した第１の領域において露出するウェル層上にゲート酸化膜とゲート電極を形成し、ゲート電極をマスクとして、第１の領域において露出するウェル層に第２導電型の第１ドリフト層を形成し、ウェル層のうち素子分離層から露出しかつ第１の領域から離れた第２の領域から素子分離層下のウェル層にかけて、第２導電型の第２ドリフト層を形成し、第２ドリフト層に第２導電型のドレイン電極を形成し、第１ドリフト層に第２導電型のソース電極を形成する。この後、半導体基板表面に金属層を形成し、熱処理を行って、金属シリサイド層が必要なゲート電極上、ソース電極上及びドレイン電極上のそれぞれにのみ金属シリサイド層を形成する。【選択図】図１
2015204308.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１導電型の不純物を注入して第１導電型のウェル層を形成するウェル層形成工程と、
前記半導体基板に、素子分離層を形成する素子分離層形成工程と、
前記ウェル層形成工程及び前記素子分離層形成工程を行った後で、前記素子分離層を部分的に除去して前記ウェル層を露出させた第１の領域を形成する第１の領域形成工程と、
前記第１の領域において露出する前記ウェル層上にゲート酸化膜を形成し、該ゲート酸化膜を介してゲート電極を形成するゲート形成工程と、
前記ゲート電極をマスクとして、前記第１の領域において露出する前記ウェル層に第２導電型の不純物を注入して、第２導電型の第１ドリフト層を形成する第１ドリフト層形成工程と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第１の領域から離れた第２の領域から前記素子分離層下の前記ウェル層にかけて、第２導電型の不純物を注入して第２導電型の第２ドリフト層を形成する第２ドリフト層形成工程と、
前記第２の領域の前記第２ドリフト層に、第２導電型の不純物を注入して第２導電型のドレイン電極を形成するドレイン電極形成工程と、
前記第１ドリフト層に、第２導電型の不純物を注入して第２導電型のソース電極を形成するソース電極形成工程と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに、金属シリサイド層を形成する金属シリサイド層形成工程と、
を備える
半導体装置の製造方法。
【請求項２】
前記金属シリサイド層形成工程において、
前記素子分離層と、前記ゲート電極と、前記ソース電極と、前記ドレイン電極とが表面に形成された前記半導体基板上にマスクを介することなく金属層を形成し、熱処理を行うことにより、前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上に形成された前記金属層のみをシリサイド化させて前記金属シリサイド層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート形成工程において、前記ゲート酸化膜及び前記ゲート電極を、前記ゲート酸化膜及び前記ゲート電極のそれぞれの一方の端面が前記素子分離層の壁部に接するようにして形成する
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート形成工程後に、前記ゲート酸化膜及び前記ゲート電極の他方の端面を覆う絶縁側壁部を形成する絶縁側壁部形成工程を備える
請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１ドリフト層形成工程前に、前記ゲート電極をマスクとして、前記第１の領域に、第１導電型の不純物を注入して第１導電型のボディ層を形成するボディ層形成工程を備える
請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ゲート形成工程において、前記ゲート電極を、前記第１の領域から前記素子分離層の表面上の領域の一部にかけて形成する
請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成された第１導電型のウェル層と、
前記ウェル層の一部に形成された素子分離層と、
前記ウェル層のうち前記素子分離層から露出した第１の領域に、ゲート酸化膜を介して形成されたゲート電極と、
前記ウェル層が露出する第１の領域に形成された第２導電型のソース電極と、
前記ソース電極の下の領域に形成された、該ソース電極より第２導電型の不純物の濃度が低い第２導電型の第１ドリフト層と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第１の領域から離れた第２の領域に形成された第２導電型のドレイン電極と、
前記ドレイン電極の下の領域から前記素子分離層の下の領域にかけて形成された、該ドレイン電極より第２導電型の不純物の濃度が低い第２導電型の第２ドリフト層と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに形成された金属シリサイド層と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、パワーエレクトロニクス分野における電源機器の小型化や高性能化の要求に伴い、電源機器に用いられる半導体装置の高耐圧化、大電流化及び高速動作化が求められている。このような高耐圧化を実現した半導体装置として、例えば以下の特許文献１に示すような、ドレイン近傍の不純物層が横方向に拡散した構造のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ；横方向拡散ＭＯＳ）トランジスタが知られている。このような半導体装置では、オフセットゲート構造にイオン注入技術を用いて高抵抗層を追加し、高耐圧化を図っている。
【０００３】
また、特許文献１における半導体装置では、高速動作化を実現するために、基板に設けられた導電型ソース・ドレイン層の上部と、ゲート電極の上部の不純物拡散抑制膜と接していない領域とに、抵抗を下げるための金属シリサイド層が形成されている。金属シリサイド層を必要箇所のみに形成するために、マスクとなるシリサイドブロック絶縁膜を用いて金属シリサイド層を形成している。
【０００４】
シリサイドブロック絶縁膜を用いて必要箇所のみに金属シリサイド層を形成する方法について説明する。
図１３は、従来例に係る半導体装置３００の一構成例を示す断面図である。半導体装置３００は、高耐圧特性及び高速動作特性を有する横方向拡散ＭＯＳトランジスタ３２０を備える。
【０００５】
図１３に示すように、この半導体装置３００は、例えば、Ｐ型のシリコン基板（Ｐ型基板）３１０と、Ｐ型基板３１０上に配置されたＬＤＭＯＳトランジスタ３２０と、ＬＤＭＯＳトランジスタ３２０の不純物拡散層（Ｎ型ドリフト層）をＰ型基板３１０の他の領域や他の素子と分離する第１素子分離層３４０ａ及び第２素子分離層３４０ｂと、Ｐ型基板３１０上に配置されてＬＤＭＯＳトランジスタ３２０を覆う層間絶縁膜３５０と、層間絶縁膜３５０を貫いてＬＤＭＯＳトランジスタ３２０に接続する第１コンタクト電極３６０ａ及び第２コンタクト電極３６０ｂと、層間絶縁膜３５０上に配置されて第１コンタクト電極３６０ａ及び第２コンタクト電極３６０ｂにそれぞれ接続する第１配線層３７０ａ及び第２配線層３７０ｂと、層間絶縁膜３５０上に配置されて第１配線層３７０ａ及び第２配線層３７０ｂを覆う保護層３８０と、第１ウェルコンタクト層３９０ａ及び第２ウェルコンタクト層３９０ｂと、を備える。
【０００６】
ＬＤＭＯＳトランジスタ３２０は、Ｐ型基板３１０上に形成されたＰ型のウェル層（Ｐ型ウェル層）３２１と、Ｐ型ウェル層３２１上に配置された第１ゲート酸化膜３２２ａ及び第２ゲート酸化膜３２２ｂと、第１ゲート酸化膜３２２ａ及び第２ゲート酸化膜３２２ｂ上にそれぞれ配置された第１ゲート電極３２３ａ及び第２ゲート電極３２３ｂと、第１ゲート酸化膜３２２ａ及び第１ゲート電極３２３ａの両端面をそれぞれ覆う第１サイドウォール３２４ａ及び第２サイドウォール３２４ｂと、並びに第１ゲート酸化膜３２２ｂ及び第２ゲート電極３２３ｂの両端面をそれぞれ覆う第３サイドウォール３２４ｃ及び第４サイドウォール３２４ｄと、を備えている。
【０００７】
また、ＬＤＭＯＳトランジスタ３２０は、Ｐ型ウェル層３２１のうちの第１ゲート電極３２３ａ及び第２ゲート電極３２３ｂ間の領域に形成されたソース電極３２７と、Ｐ型ウェル層３２１のうちの第１ゲート電極３２３ａ及び第２ゲート電極３２３ｂの外側領域に形成された第１ドレイン電極３２８ａ及び第２ドレイン電極３２８ｂと、ソース電極３２７の下の領域に形成された第２Ｎ型ドリフト層３２６ｂと、第１ドレイン電極３２８ａ及び第２ドレイン電極３２８ｂ下の領域を含んで形成された第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃと、第２Ｎ型ドリフト層３２６ｂの下の領域に形成されたＰ型のボディ層（Ｐ型ボディ層）３２５と、を備える。
【０００８】
さらに、ＬＤＭＯＳトランジスタ３２０は、第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃのうちＰ型ウェル層３２１の表面に露出する領域にそれぞれ形成された第１シリサイドブロック絶縁膜３２９ｂ及び第２シリサイドブロック絶縁膜３２９ｃと、第１ウェルコンタクト層３９０ａ、第１ドレイン電極３２８ａ、第１ゲート電極３２３ａ、ソース電極３２７、第２ゲート電極３２３ｂ、第２ドレイン電極３２８ｂ及び第２ウェルコンタクト層３９０ｂ上にそれぞれ形成された第１金属シリサイド層３３１ａ、第２金属シリサイド層３３１ｂ、第３金属シリサイド層３３１ｃ、第４金属シリサイド層３３１ｄ、第５金属シリサイド層３３１ｅ、第６金属シリサイド層３３１ｆ及び第７金属シリサイド層３３１ｇと、を備える。
【０００９】
ここで、半導体装置３００では、第１ドレイン電極３２８ａ及び第２ドレイン電極３２８ｂの周辺領域に電界を緩和するためのオフセットドレイン（第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃ）を設けており、チャネル領域とドレイン領域との距離をとることで電界を緩和させて高耐圧化を図っている。
しかしながら、第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃ上に金属シリサイド層が設けられると電界の緩和効果が低下して、第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃを設けることによる高耐圧化効果が低下してしまう。このため、第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃ上には金属シリサイド層が形成されないように、第１シリサイドブロック絶縁膜３２９ｂ及び第２シリサイドブロック絶縁膜３２９ｃを設けている。
【００１０】
図１４（ａ）から図１４（ｄ）及び図１５（ａ）から図１５（ｄ）は、従来例に係る半導体装置３００において、第１金属シリサイド層３３１ａから第７金属シリサイド層３３１ｇを形成する方法の一例を示す工程断面図である。なお、Ｐ型ウェル層３２１、第１ゲート酸化膜３２２ａ及び第２ゲート酸化膜３２２ｂ、第１ゲート電極３２３ａ及び第２ゲート電極３２３ｂ、第１サイドウォール３２４ａ、第２サイドウォール３２４ｂ、第３サイドウォール３２４ｃ及び第４サイドウォール３２４ｄ、Ｐ型ボディ層３２５、ソース電極３２７、第１ドレイン電極３２８ａ及び第２ドレイン電極３２８ｂ、第１Ｎ型ドリフト層３２６ａ、第２Ｎ型ドリフト層３２６ｂ及び第３Ｎ型ドリフト層３２６ｃ、並びに第１ウェルコンタクト層３９０ａ及び第２ウェルコンタクト層３９０ｂは、従来知られている方法によりＰ型基板３１０上に形成されたものとする。
【００１１】
図１４（ａ）に示すように、Ｐ型ウェル層３２１の表面に露出する第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃを少なくとも覆うように、シリサイドブロック絶縁膜３２９ａを形成する。シリサイドブロック絶縁膜３２９ａは、例えば酸化シリコン膜等の酸化絶縁膜からなる。
図１４（ｂ）に示すように、シリサイドブロック絶縁膜３２９ａ上を覆うようにフォトレジストＰＲを形成する。
【００１２】
図１４（ｃ）に示すように、フォトレジストＰＲの一部を除去する。このとき、フォトリソグラフィ技術を用いて、第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃ上の領域にのみフォトレジストＰＲのパターン（エッチング用マスク）が残存するようにフォトレジストＰＲの一部を除去する。
図１４（ｄ）に示すように、ドライエッチング技術を用いて、フォトレジストＰＲをマスクとしてシリサイドブロック絶縁膜３２９ａの一部を除去する。これにより、第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃ上の領域にのみそれぞれ第１シリサイドブロック絶縁膜３２９ｂ及び第２シリサイドブロック絶縁膜３２９ｃを形成する。
【００１３】
図１５（ａ）に示すように、フォトレジストＰＲを除去する。
図１５（ｂ）に示すように、少なくとも第１ウェルコンタクト層３９０ａ、第１ドレイン電極３２８ａ、第１ゲート電極３２３ａ、ソース電極３２７、第２ゲート電極３２３ｂ、第２ドレイン電極３２８ｂ及び第２ウェルコンタクト層３９０ｂを覆うように、例えばコバルト（Ｃｏ）等の金属膜３３０をスパッタ法により形成する。
【００１４】
図１５（ｃ）に示すように、熱処理を行うことにより、金属膜３３０を局所的にシリサイド化させる。具体的には、シリコンもしくはポリシリコンを含んで形成される第１ウェルコンタクト層３９０ａ、第１ドレイン電極３２８ａ、第１ゲート電極３２３ａ、ソース電極３２７、第２ゲート電極３２３ｂ、第２ドレイン電極３２８ｂ及び第２ウェルコンタクト層３９０ｂ上の金属膜３３０をシリサイド化させる。これにより、第１金属シリサイド層３３１ａ、第２金属シリサイド層３３１ｂ、第３金属シリサイド層３３１ｃ、第４金属シリサイド層３３１ｄ、第５金属シリサイド層３３１ｅ、第６金属シリサイド層３３１ｆ及び第７金属シリサイド層３３１ｇが形成される。このとき、第１Ｎ型ドリフト層３２６ａ及び第３Ｎ型ドリフト層３２６ｃ上に第１シリサイドブロック絶縁膜３２９ｂ及び第２シリサイドブロック絶縁膜３２９ｃを介して形成された金属膜３３０は、シリサイド化されない。
【００１５】
図１５（ｄ）に示すように、シリサイド化されていない金属膜３３０を除去する。
最後に、層間絶縁膜３５０と、第１コンタクト電極３６０ａ及び第２コンタクト電極３６０ｂと、第１配線層３７０ａ及び第２配線層３７０ｂと、保護層３８０とを形成することにより、図１３に示す半導体装置３００を得ることができる。
また、以下の特許文献２では、半導体装置の高速動作を可能とするために、スイッチング損失低減の要求に応えるＬＤＭＯＳトランジスタが開示されている。特許文献２に記載のＬＤＭＯＳトランジスタでは、高速動作化のために、ゲート電極とゲート絶縁膜を介して対峙する領域のＮ型ドリフト層の幅をセルフアラインにて従来よりも狭く形成することができる。このため、特許文献２に記載のＬＤＭＯＳトランジスタでは従来のようなゲート電極形成時のマスク併せ精度を考慮したゲート長にする必要がなく、チップサイズの縮小を可能としている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１３−０２１０３０号公報
【特許文献２】特開２０１２−０３３８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、引用文献１に記載されたような半導体装置の製造時においては、第１シリサイドブロック絶縁膜３２９ｂ及び第２シリサイドブロック絶縁膜３２９ｃ形成のためのフォトレジストＰＲの形成時には、非常に高い位置精度が要求される。フォトレジストＰＲの合わせずれが生じた場合、図１６に示すように、本来形成されるべき位置からずれてシリサイドブロック絶縁膜４２９ａ，４２９ｂ，４２９ｃが形成される。シリサイドブロック絶縁膜４２９ａ，４２９ｂ，４２９ｃが形成された状態で金属シリサイド層形成工程を経ると、金属シリサイド層４３１ａ〜４３１ｇが形成される。この場合、金属シリサイド層４３１ａ〜４３１ｇのうち金属シリサイド層４３１ｂ，４３１ｅは、高耐圧化のために本来金属シリサイド層が形成されるべきでないＮ型ドリフト層３２６ａ，３２６ｃ上の領域に形成されるという問題が生じる。
【００１８】
また、第１ゲート電極３２３ａ上の領域及び第２ドレイン電極３２８ｂの一部領域上にシリサイドブロック絶縁膜４２９ｂ、４２９ｃが形成される。このため、高速化のために本来金属シリサイド層が形成されるべき第１ゲート電極３２３ａ上の領域及び第２ドレイン電極３２８ｂの一部領域上に金属シリサイド層が形成されないという問題が生じる。
【００１９】
すなわち、従来の金属シリサイド層形成工程では、第１Ｎ型ドリフト層３２６ａから第３Ｎ型ドリフト層３２６ｃ上に金属シリサイド層が形成されて、半導体装置３００の高耐圧化が阻害されてしまうおそれがある。また、従来の金属シリサイド層形成工程では、第１ゲート電極３２３ａ及び第２ゲート電極３２３ｂ上に金属シリサイド層が形成されずに、半導体装置３００の高速化が阻害されてしまうおそれがある。
【００２０】
特に、半導体装置３００の高速動作化を図るために半導体装置３００を微細構造とするほどフォトレジストＰＲの合わせずれが生じやすくなり、半導体装置３００の高耐圧化、高速化が阻害されやすくなる。
また、引用文献２に記載の半導体装置では、ゲート電極とゲート絶縁膜を介して対峙する領域のＮ型ドリフト層の幅をセルフアラインにて従来よりも狭く形成することで、半導体装置の高速動作化を実現している。このため、金属シリサイド層の形成に係る課題は検討されていない。
【００２１】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡易な工程で、必要な領域のみに金属シリサイド層を高精度で形成可能な半導体装置の製造方法及び当該製造方法で製造された半導体装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明は、このような目的を達成するためになされたもので、本発明の一態様に係る半導体装置の製造方法は、半導体基板に、第１導電型の不純物を注入して第１導電型のウェル層を形成するウェル層形成工程と、
前記半導体基板に、素子分離層を形成する素子分離層形成工程と、
前記ウェル層形成工程及び前記素子分離層形成工程を行った後で、前記素子分離層を部分的に除去して前記ウェル層を露出させた第１の領域を形成する第１の領域形成工程と、
前記第１の領域において露出する前記ウェル層上にゲート酸化膜を形成し、該ゲート酸化膜を介してゲート電極を形成するゲート形成工程と、
前記ゲート電極をマスクとして、前記第１の領域において露出する前記ウェル層に第２導電型の不純物を注入して、第２導電型の第１ドリフト層を形成する第１ドリフト層形成工程と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第１の領域から離れた第２の領域から前記素子分離層下の前記ウェル層にかけて、第２導電型の不純物を注入して第２導電型の第２ドリフト層を形成する第２ドリフト層形成工程と、
前記第２の領域の前記第２ドリフト層に、第２導電型の不純物を注入して第２導電型のドレイン電極を形成するドレイン電極形成工程と、
前記第１ドリフト層に、第２導電型の不純物を注入して第２導電型のソース電極を形成するソース電極形成工程と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに、金属シリサイド層を形成する金属シリサイド層形成工程と、
を備えることを特徴とする。
【００２３】
また、上述の半導体装置の製造方法が備える前記金属シリサイド層形成工程において、前記素子分離層と、前記ゲート電極と、前記ソース電極と、前記ドレイン電極とが表面に形成された前記半導体基板上にマスクを介することなく金属層を形成し、熱処理を行うことにより、前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上に形成された前記金属層のみをシリサイド化させて前記金属シリサイド層を形成する。
【００２４】
また、上述の半導体装置の製造方法が備える前記ゲート形成工程において、前記ゲート酸化膜及び前記ゲート電極を、前記ゲート酸化膜及び前記ゲート電極のそれぞれの一方の端面が前記素子分離層の壁部に接するようにして形成することが好ましい。
また、上述の半導体装置の製造方法が備える前記ゲート形成工程後に、前記ゲート酸化膜及び前記ゲート電極の他方の端面を覆う絶縁側壁部を形成する絶縁側壁部形成工程を備えることが好ましい。
【００２５】
また、上述の半導体装置の製造方法が備える前記第１ドリフト層形成工程前に、前記ゲート電極をマスクとして、前記第１の領域に、第１導電型の不純物を注入して第１導電型のボディ層を形成するボディ層形成工程を備えることが好ましい。
また、上述の半導体装置の製造方法が備える前記ゲート形成工程において、前記ゲート電極を、前記第１の領域から前記素子分離層の表面上の領域の一部にかけて形成するようにしてもよい。
【００２６】
さらに、本発明の一態様に係る半導体装置は、半導体基板と、
前記半導体基板上に形成された第１導電型のウェル層と、
前記ウェル層の一部に形成された素子分離層と、
前記ウェル層のうち前記素子分離層から露出した第１の領域に、ゲート酸化膜を介して形成されたゲート電極と、
前記ウェル層が露出する第１の領域に形成された第２導電型のソース電極と、
前記ソース電極の下の領域に形成された、該ソース電極より第２導電型の不純物の濃度が低い第２導電型の第１ドリフト層と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第１の領域から離れた第２の領域に形成された第２導電型のドレイン電極と、
前記ドレイン電極の下の領域から前記素子分離層の下の領域にかけて形成された、該ドレイン電極より第２導電型の不純物の濃度が低い第２導電型の第２ドリフト層と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに形成された金属シリサイド層と、を備えることを特徴とする。
【発明の効果】
【００２７】
本発明の一態様に係る半導体装置の製造方法によれば、簡易な工程で、必要な領域のみに金属シリサイド層を高精度で形成した半導体装置を得ることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係る半導体装置の一構成例を示す断面図である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３】本発明の第１実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７】本発明の第１実施形態に係る半導体装置の一構成例を示す断面図である。
【図８】本発明の第２実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図９】本発明の第２実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１２】本発明の第３実施形態に係る半導体装置の一構成例を示す断面図である。
【図１３】従来例に係る半導体装置の一構成例を示す断面図である。
【図１４】従来例に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１５】従来例に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１６】従来例に係る半導体装置の一構成例を示す断面図である。
【発明を実施するための形態】
【００２９】
１．第１実施形態
以下、図面を参照して本発明の第１実施形態について説明する。
＜１−１．半導体装置の構成＞
図１は、本発明の第１実施形態に係る半導体装置１００の一構成例を示す断面図である。半導体装置１００は、金属シリサイド層を設けることにより高耐圧特性及び高速動作特性を備えるＬＤＭＯＳ（横方向拡散ＭＯＳ）トランジスタ２０を備える。
【００３０】
図１に示すように、この半導体装置１００は、例えば、Ｐ型基板１０と、Ｐ型基板１０上に配置されたＬＤＭＯＳトランジスタ２０と、ＬＤＭＯＳトランジスタ２０の不純物拡散層（後述するＮ型ドリフト層）をＰ型基板１０の他の領域や他の素子と分離する第１素子分離層４０ｂ、第２素子分離層４０ｃ、第３素子分離層４０ｄ及び第４素子分離層４０ｅと、Ｐ型基板１０上に配置されてＬＤＭＯＳトランジスタ２０を覆う層間絶縁膜５０と、層間絶縁膜５０を貫いてＬＤＭＯＳトランジスタ２０に接続する第１コンタクト電極６０ａ及び第２コンタクト電極６０ｂと、層間絶縁膜５０上に配置されて第１コンタクト電極６０ａ及び第２コンタクト電極６０ｂにそれぞれ接続する第１配線層７０ａ及び第２配線層７０ｂと、層間絶縁膜５０上に配置されて第１配線層７０ａ及び第２配線層７０ｂを覆う保護層８０と、第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂと、を備える。
【００３１】
Ｐ型基板１０は、例えば単結晶のシリコン（Ｓｉ）基板である。
第１素子分離層４０ｂ、第２素子分離層４０ｃ、第３素子分離層４０ｄ及び第４素子分離層４０ｅは、例えばＳＴＩ（Shallow Trench Isolation）法で形成された絶縁層であり、シリコン酸化膜（ＳｉＯ２）からなる。或いは、第１素子分離層４０ｂ及び第２素子分離層４０ｃは、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成された絶縁層であってもよい。
【００３２】
第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂは、例えば、後述するソース電極及びドレイン電極の形成時に同時に形成する不純物拡散領域である。第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂは、後述するＰ型ウェル層２１中に形成され、図示しない電極がコンタクトする。
ＬＤＭＯＳトランジスタ２０は、Ｐ型基板１０上に形成されたＰ型ウェル層２１と、Ｐ型ウェル層２１の一部に形成された第３素子分離層４０ｄ及び第４素子分離層４０ｅと、Ｐ型ウェル層２１上のうち第３素子分離層４０ｄ及び第４素子分離層４０ｅ間に露出した領域に形成された第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃと、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃ上にそれぞれ形成された第１ゲート電極２３ｂ及び第２ゲート電極２３ｃと、第１ゲート酸化膜２２ｂ及び第１ゲート電極２３ｂの端面を覆う第１サイドウォール２４ｂと、第２ゲート酸化膜２２ｃ及び第２ゲート電極２３ｃの端面を覆う第２サイドウォール２４ｃと、を備えている。
【００３３】
また、ＬＤＭＯＳトランジスタ２０は、第１ゲート電極２３ｂ及び第２ゲート電極２３ｃ間のＰ型ウェル層２１が露出した領域に形成されたソース電極（Ｎ＋層）２７と、ソース電極２７の下の領域に形成された第１Ｎ型ドリフト層（Ｎ−層）２６ａと、第１Ｎ型ドリフト層（Ｎ−層）２６ａの下の領域に形成されたＰ型ボディ層２５と、を備える。また、ＬＤＭＯＳトランジスタ２０は、Ｐ型ウェル層２１のうち、第３素子分離層４０ｄ及び第４素子分離層４０ｅから露出し、かつソース電極２７を形成した領域から離れた他の領域に形成された第１ドレイン電極（Ｎ＋層）２８ａ及び第２ドレイン電極（Ｎ＋層）２８ｂと、第１ドレイン電極（Ｎ＋層）２８ａの下の領域から第３素子分離層４０ｄの下の領域にかけて形成された第２Ｎ型ドリフト層（Ｎ−層）２６ｄ及び第２ドレイン電極（Ｎ＋層）２８ｂの下の領域から第４素子分離層４０ｅの下の領域にかけて形成された第３Ｎ型ドリフト層（Ｎ−層）２６ｅと、を備える。
【００３４】
さらに、ＬＤＭＯＳトランジスタ２０は、第１ウェルコンタクト層９０ａ、第１ドレイン電極２８ａ、第１ゲート電極２３ｂ、ソース電極２７、第２ゲート電極２３ｃ、第２ドレイン電極２８ｂ及び第２ウェルコンタクト層９０ｂ上にそれぞれ形成された第１金属シリサイド層３１ａ、第２金属シリサイド層３１ｂ、第３金属シリサイド層３１ｃ、第４金属シリサイド層３１ｄ、第５金属シリサイド層３１ｅ、第６金属シリサイド層３１ｆ及び第７金属シリサイド層３１ｇを備える。
【００３５】
ここで、本実施形態に係るＬＤＭＯＳトランジスタ２０には、図１３に示す半導体装置３００の第１シリサイドブロック絶縁膜３２９ｂ及び第２シリサイドブロック絶縁膜３２９ｃのような、金属シリサイド層の形成を阻害するシリサイドブロック絶縁膜は設けられていない。
なお、以下、第１素子分離層４０ｂ、第２素子分離層４０ｃ、第３素子分離層４０ｄ及び第４素子分離層４０ｅを区別しない場合には、素子分離層４０と記載する場合がある。第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃを区別しない場合には、ゲート酸化膜２２と記載する場合がある。第１ゲート電極２３ｂ及び第２ゲート電極２３ｃを区別しない場合には、ゲート電極２３と記載する場合がある。第１サイドウォール２４ｂ及び第２サイドウォール２４ｃを区別しない場合には、サイドウォール２４と記載する場合がある。第１ドレイン電極２８ａ及び第２ドレイン電極２８ｂを区別しない場合には、ドレイン電極２８と記載する場合がある。第１Ｎ型ドリフト層２６ａ、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅを区別しない場合には、Ｎ型ドリフト層２６と記載する場合がある。第１金属シリサイド層３１ａ、第２金属シリサイド層３１ｂ、第３金属シリサイド層３１ｃ、第４金属シリサイド層３１ｄ、第５金属シリサイド層３１ｅ、第６金属シリサイド層３１ｆ及び第７金属シリサイド層３１ｇを区別しない場合には、金属シリサイド層３１と記載する場合がある。第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂを区別しない場合には、ウェルコンタクト層９０と記載する場合がある。
【００３６】
本実施形態に係る半導体装置１では、ゲート領域として開口部４０ｆが設けられ、開口部４０ｆを挟んで第３素子分離層４０ｄ及び第４素子分離層４０ｅが形成されている。開口部４０ｆ内には、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃ並びに第１ゲート電極２３ｂ及び第２ゲート電極２３ｃが形成されている。第１ゲート電極２３ｂ及び第２ゲート電極２３ｃは、それぞれ分離して設けられる。第１ゲート酸化膜２２ｂ及び第１ゲート電極２３ｂは、第１ゲート酸化膜２２ｂ及び第１ゲート電極２３ｂの一方の端面が第３素子分離層４０ｄの壁部に接するように形成されている。また、第２ゲート酸化膜２２ｃ及び第２ゲート電極２３ｃは、第２ゲート酸化膜２２ｃ及び第２ゲート電極２３ｃの一方の端面が第４素子分離層４０ｅの壁部に接するように形成されている。第１ゲート電極２３ｂ及び第２ゲート電極２３ｃは、例えばポリシリコンからなる。
【００３７】
第１サイドウォール２４ｂ及び第２サイドウォール２４ｃは、ソース電極２７の形成領域を調整するために設けられる。第１サイドウォール２４ｂ及び第２サイドウォール２４ｃは、例えば窒化シリコン、酸化シリコン等の絶縁性シリコン化合物からなる。
ソース電極２７は、第１ゲート電極２３ｂ及び第２ゲート電極２３ｃ間のＰ型ウェル層２１が露出した領域（開口部４０ｆの底面部分）に形成されている。ソース電極２７は、ソース電極２７の下の領域に形成された第１Ｎ型ドリフト層２６ａよりも不純物の濃度が高くなるように形成されている。
【００３８】
第１Ｎ型ドリフト層２６ａは、ソース電極２７の下の領域に形成されている。このため、第１Ｎ型ドリフト層２６ａは、Ｐ型ウェル層２１表面に露出せずに、Ｐ型ウェル層２１内部に形成されている。第１Ｎ型ドリフト層２６ａは、ソース電極２７よりも不純物の濃度が低くなるように形成されている。
Ｐ型ボディ層２５は、第１Ｎ型ドリフト層２６ａの領域下から、第１ゲート電極２３ｂの一部の領域下及び第２ゲート電極２３ｃの一部の領域下までそれぞれ延出して形成されている。Ｐ型ボディ層２５は、Ｐ型ウェル層２１よりも不純物の濃度が高くなるように形成されている。
【００３９】
第１ドレイン電極２８ａは、第２Ｎ型ドリフト層２６ｄよりも不純物の濃度が高くなるように形成されている。第２ドレイン電極２８ｂは、第３Ｎ型ドリフト層２６ｅよりも不純物の濃度が高くなるように形成されている。また、第１ドレイン電極２８ａ及び第２ドレイン電極２８ｂは、第１ゲート電極２３ｂ及び第２ゲート電極２３ｃと同じ高さで形成されていることが好ましい。第１配線層７０ａ及び第２配線層７０ｂ等の配線層を形成する配線工程が容易となるためである。
【００４０】
第２Ｎ型ドリフト層２６ｄは、第１ドレイン電極２８ａの下の領域から第３素子分離層４０ｄの下の領域にかけて形成されている。第３Ｎ型ドリフト層２６ｅは、第２ドレイン電極２８ｂの下の領域から第４素子分離層４０ｅの下の領域にかけて形成されている。すなわち、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅはＰ型ウェル層２１表面に露出せずに、Ｐ型ウェル層２１内部に形成されている。
【００４１】
第２Ｎ型ドリフト層２６ｄのうち第１ゲート電極２３ｂの一部の領域下に延出する延出領域には、第１ゲート電極２３ｂに正のバイアスが加えられたときに、多数キャリアが第１ゲート酸化膜２２ｂ側に引き寄せられて蓄積される。同様に、第３Ｎ型ドリフト層２６ｅのうち、第２ゲート電極２３ｃの一部の領域下に延出する延出領域には、第２ゲート電極２３ｃに正のバイアスが加えられたときに、多数キャリアが第２ゲート酸化膜２２ｃ側に引き寄せられて蓄積される。
【００４２】
第１金属シリサイド層３１ａ、第２金属シリサイド層３１ｂ、第３金属シリサイド層３１ｃ、第４金属シリサイド層３１ｄ、第５金属シリサイド層３１ｅ、第６金属シリサイド層３１ｆ及び第７金属シリサイド層３１ｇは、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブテン（Ｍｏ）又はタングステン（Ｗ）等の金属とシリコン（Ｓｉ）との化合物からなる。
【００４３】
本実施形態における半導体装置１では、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅが、第３素子分離層４０ｄ及び第４素子分離層４０ｅの領域下に形成されている。このため、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅの表面に金属シリサイド層３１が形成されることがない。
また、本実施形態における半導体装置１では、シリサイドブロック絶縁膜を形成して第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅの表面への金属シリサイド層３１の形成を阻害する必要がない。このため、金属シリサイド層３１の形成位置がシリサイドブロック絶縁膜の位置合わせに左右されることがなくなり、高い位置精度でゲート電極２３、ソース電極２７、ドレイン電極２８及びウェルコンタクト層９０上のみに金属シリサイド層３１が設けられた半導体装置１を得ることができる。
【００４４】
＜１−２．半導体装置の製造方法＞
次に、図２から図６を参照して、図１に示した半導体装置１の製造方法について説明する。図２から図６は、半導体装置１の製造方法の一例を示す工程断面図である。
図２（ａ）に示すように、Ｐ型基板１０の表面に、ホウ素（Ｂ）等のＰ型不純物をイオン注入して（第１不純物注入工程）、Ｐ型ウェル層２１を形成する。
図２（ｂ）に示すように、例えばドライエッチング技術を用いて、Ｐ型ウェル層２１表面に第１トレンチ２１ａ、第２トレンチ２１ｂ及び第３トレンチ２１ｃを形成する。
図２（ｃ）に示すように、第１トレンチ２１ａ、第２トレンチ２１ｂ及び第３トレンチ２１ｃのそれぞれを酸化シリコン（ＳｉＯ２）等の絶縁材料で埋め戻して、素子分離層４０ａ，４０ｂ及び４０ｃを形成する。この時、機械化学研磨（ＣＭＰ：Chemical Mechanical Polishing）等により、Ｐ型ウェル層２１並びに素子分離層４０ａ，４０ｂ及び４０ｃの表面を平坦化する。
【００４５】
図２（ｄ）に示すように、第１トレンチ２１ａ、第２トレンチ２１ｂ及び第３トレンチ２１ｃを形成したＰ型ウェル層２１の表面上にフォトレジストＰＲのパターン（エッチング用マスク）を形成する。このとき、フォトレジストＰＲのパターンを、素子分離層４０ａの中央部を除く領域上に形成する。
図２（ｅ）に示すように、ドライエッチング技術を用いて、フォトレジストＰＲのパターンをマスクとして素子分離層４０ａを部分的に除去して開口部４０ｆを形成し、Ｐ型ウェル層２１を露出させる。これにより、Ｐ型ウェル層２１が露出したゲート領域４０ｇが形成される。また、開口部４０ｆにより分離した素子分離層４０ｄ，４０ｅが形成される。その後、フォトレジストＰＲのパターンを除去する。なお、以下、素子分離層４０ｂを第１素子分離層、素子分離層４０ｃを第２素子分離層、素子分離層４０ｄを第３素子分離層、素子分離層４０ｅを第４素子分離層と記載する。
【００４６】
続いて、ゲート領域４０ｇにおいて第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃと、第１ゲート電極２３ｂ及び第２ゲート電極２３ｃとを形成する。
図３（ａ）に示すように、熱酸化処理を行うことにより、開口部４０ｆの底面に露出したＰ型ウェル層２１の表面を熱酸化させて、ゲート酸化膜２２ａを形成する。
図３（ｂ）に示すように、開口部４０ｆ内を埋めるように、第１素子分離層４０ｂ、第２素子分離層４０ｃ、第３素子分離層４０ｄ及び第４素子分離層４０ｅを形成したＰ型ウェル層２１の表面上にポリシリコン膜２３ａを堆積させる。ポリシリコン膜２３ａは、例えば化学気相成長（ＣＶＤ；Chemical Vapor Deposition）法により形成する。
【００４７】
図３（ｃ）に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜２３ａ上の所定の位置にフォトレジストＰＲのパターンを形成する。フォトレジストＰＲは、例えば開口部４０ｆの壁部から開口部４０ｆの内側の領域に設ける。
図３（ｄ）に示すように、ドライエッチング技術を用いて、フォトレジストＰＲをマスクとしてゲート酸化膜２２ａ及びポリシリコン膜２３ａをパターニングする。これにより、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃ並びに第１ゲート電極２３ｂ及び第２ゲート電極２３ｃが形成される。このとき、第１ゲート酸化膜２２ｂ及び第１ゲート電極２３ｂは、第１ゲート酸化膜２２ｂ及び第１ゲート電極２３ｂの一方の端面が素子分離層４０ｄの壁部に接するようにして形成される。また、第２ゲート酸化膜２２ｃ及び第２ゲート電極２３ｃは、第２ゲート酸化膜２２ｃ及び第２ゲート電極２３ｃの一方の端面が、素子分離層４０ｄの側壁に接するようにして形成される。第１ゲート電極２３ｂ及び第２ゲート電極２３ｃの形成後、図３（ｃ）に示すフォトレジストＰＲを除去する。
【００４８】
図４（ａ）に示すように、第１ゲート電極２３ｂ及び第２ゲート電極２３ｃをマスクとして、第１ゲート電極２３ｂ及び第２ゲート電極２３ｃ間のＰ型ウェル層２１が露出する領域にＰ型の不純物を注入する。このとき、Ｐ型の不純物を注入する領域以外の領域には、フォトレジストＰＲを形成する。次に、不純物注入技術を用いて、ホウ素（Ｂ）等のＰ型不純物をＰ型ウェル層２１に選択的にイオン注入する（第２不純物注入工程）。
【００４９】
図４（ｂ）に示すように、第１ゲート電極２３ｂ及び第２ゲート電極２３ｃをマスクとして、第２不純物注入工程においてホウ素（Ｂ）等のＰ型不純物をイオン注入した領域に対して、さらにリン（Ｐ）等のＮ型不純物をイオン注入する（第３不純物注入工程）。なお、第３不純物注入工程では、第２不純物注入工程よりも低エネルギーでＮ型不純物をイオン注入する。これにより、Ｎ型不純物の注入深さを第２不純物注入工程におけるＰ型不純物の注入深さよりも浅くする。
【００５０】
図４（ｃ）に示すように、Ｐ型ウェル層２１の表面上に、絶縁膜２４ａを堆積させる。絶縁膜２４ａは、例えば窒化シリコン、酸化シリコン等のシリコン化合物からなり、化学気相成長（ＣＶＤ；Chemical Vapor Deposition）法により形成する。
図４（ｄ）に示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて絶縁膜２４ａをエッチバックすることにより、第１サイドウォール２４ｂ及び第２サイドウォール２４ｃを形成する。第１サイドウォール２４ｂは、第１ゲート酸化膜２２ｂ及び第１ゲート電極２３ｂの他方の端面を覆う絶縁側壁部であり、第２サイドウォール２４ｃは、第２ゲート酸化膜２２ｃ及び第２ゲート電極２３ｃの他方の端面を覆う絶縁側壁部である。
【００５１】
図５（ａ）に示すように、フォトリソグラフィ技術及び不純物注入技術を用いて、Ｐ型ウェル層２１のうちの一部領域にリン（Ｐ）等のＮ型不純物をイオン注入する（第４不純物注入工程）。第４不純物注入工程では、Ｐ型ウェル層２１のうち表面に露出し、かつソース電極２７等の形成領域から離れた第１素子分離層４０ｂ及び第３素子分離層４０ｄ間の領域から、第３素子分離層４０ｄの領域下のＰ型ウェル層２１にかけてＮ型不純物をイオン注入する。また、第４不純物注入工程では、Ｐ型ウェル層２１のうち表面に露出し、かつソース電極２７等の形成領域から離れた第２素子分離層４０ｃ及び第３素子分離層４０ｄ間の領域から、第４素子分離層４０ｅの領域下のＰ型ウェル層２１にかけてＮ型不純物をイオン注入する。第４不純物注入工程後、フォトレジストＰＲを除去する。
【００５２】
図５（ｂ）に示すように、第２不純物注入工程から第４不純物注入工程において不純物を注入した領域を熱処理することにより、注入した不純物を熱拡散させて、第１Ｎ型ドリフト層２６ａ、第２Ｎ型ドリフト層２６ｄの一部となるＮ型ドリフト層２６ｂ及び第３Ｎ型ドリフト層２６ｅの一部となるＮ型ドリフト層２６ｃを形成する。
図５（ｃ）に示すように、フォトリソグラフィ技術及び不純物注入技術を用いて、Ｐ型ウェル層２１のうちの一部領域にリン（Ｐ）等のＮ型不純物をイオン注入する（第５不純物注入工程）。第５不純物注入工程では、第１素子分離層４０ｂ及び第３素子分離層４０ｄ間の領域並びに第２素子分離層４０ｃ及び第３素子分離層４０ｄ間の領域に対してＮ型不純物をイオン注入する。第５不純物注入工程では、第４不純物注入工程よりも低エネルギーでＮ型不純物のイオン注入を行うことにより、不純物の注入深さを第４不純物注入工程における注入深さよりも浅くする。第５不純物注入工程後、フォトレジストＰＲを除去する。
【００５３】
図５（ｄ）に示すように、フォトリソグラフィ技術及び不純物注入技術を用いて、Ｐ型ウェル層２１及び第１Ｎ型ドリフト層２６ａのそれぞれのうちの一部領域にリン（Ｐ）等のＮ型不純物をイオン注入する（第６不純物注入工程）。第６不純物注入工程では、第１Ｎ型ドリフト層２６ａ、第１素子分離層４０ｂ及び第３素子分離層４０ｄ間の領域並びに第２素子分離層４０ｃ及び第３素子分離層４０ｄ間の領域に対してＮ型不純物をイオン注入する。第６不純物注入工程では、第５不純物注入工程よりも低エネルギーでＮ型不純物のイオン注入を行うことにより、不純物の注入深さを第５不純物注入工程における注入深さよりも浅くする。第６不純物注入工程後、フォトレジストＰＲを除去する。
【００５４】
なお、図５（ａ）から図５（ｄ）のいずれかのイオン注入のタイミングと同時に、第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂを形成するための不純物をＰ型ウェル層２１にイオン注入してもよい。
図５（ｅ）に示すように、熱処理を行うことによりイオン注入したＮ型不純物を熱拡散させて、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅ、ソース電極２７、並びに第１ドレイン電極２８ａ及び第２ドレイン電極２８ｂを形成する。また、このとき、熱処理を行うことにより、ソース電極２７等と同時に不純物拡散領域である第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂを形成する。
【００５５】
続いて、金属シリサイド層を形成する。
図６（ａ）に示すように、スパッタ法を用いて、ゲート電極２３、ソース電極２７、及びドレイン電極２８等を形成したＰ型ウェル層２１の表面上に、例えばコバルト（Ｃｏ）等の金属膜３０を形成する。
図６（ｂ）に示すように、熱処理を行うことにより、金属膜３０を局所的にシリサイド化させる。具体的には、シリコンもしくはポリシリコンを含んで形成される第１ウェルコンタクト層９０ａ、第１ドレイン電極２８ａ、第１ゲート電極２３ｂ、ソース電極２７、第２ゲート電極２３ｃ、第２ドレイン電極２８ｂ及び第２ウェルコンタクト層９０ｂ上の金属膜３０をシリサイド化させる。これにより、第１金属シリサイド層３１ａ、第２金属シリサイド層３１ｂ、第３金属シリサイド層３１ｃ、第４金属シリサイド層３１ｄ、第５金属シリサイド層３１ｅ、第６金属シリサイド層３１ｆ及び第７金属シリサイド層３１ｇが形成される。
【００５６】
図６（ｃ）に示すように、シリサイド化されていない金属膜３０を除去する。
最後に、層間絶縁膜５０と、第１コンタクト電極６０ａ及び第２コンタクト電極６０ｂと、第１配線層７０ａ及び第２配線層７０ｂと、保護層８０とを形成することにより、図１に示す半導体装置１を得ることができる。
【００５７】
＜１−３．第１実施形態の効果＞
以上説明した第１実施形態に係る半導体装置の製造方法では、以下の効果を奏する。
（１）金属シリサイド層形成防止用のマスク等の使用を不要とし、セルフアラインにて、金属シリサイド層が必要な領域のみに金属シリサイド層３１を高精度で形成することが可能である。
（２）第１Ｎ型ドリフト層をＰ型ウェル層表面に露出させずに形成することができるため、フォトリソグラフィ技術及びドライエッチング技術を用いることなく、第１Ｎ型ドリフト層表面への金属シリサイド層の形成を防止することができる。
【００５８】
（３）第１Ｎ型ドリフト層をＰ型ウェル層表面に露出させずに形成することができるため、シリサイドブロック絶縁膜を形成する必要がなく、金属シリサイド層の形成位置にずれが生じない。
（４）以上から、第１実施形態に係る半導体装置の製造方法を用いることにより、簡易な工程で、高耐圧特性及び高速動作特性を備える半導体装置を得ることができる。
２．第２実施形態
【００５９】
＜２−１．半導体装置の構成＞
図７は、第２実施形態に係る半導体装置１００の一構成例を示す断面図である。図７において、図１に記載の第１実施形態に係る半導体装置１の構成と対応する部分には同一の参照符号を付す。なお、第１実施形態に係る半導体装置１の構成と対応する部分であるＰ型基板１０、Ｐ型ウェル層２１、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃ、Ｐ型ボディ層２５、第１Ｎ型ドリフト層２６ａ、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅ、ソース電極２７、第１ドレイン電極２８ａ及び第２ドレイン電極２８ｂ、層間絶縁膜５０、第１コンタクト電極６０ａ及び第２コンタクト電極６０ｂ、第１配線層７０ａ及び第２配線層７０ｂ、保護層８０及び第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂについては、説明を省略する。
【００６０】
図７に示すように、第２実施形態に係る半導体装置１００は、ＬＤＭＯＳトランジスタ１２０を備えている。
ＬＤＭＯＳトランジスタ１２０は、第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃと、第１ゲート電極１２３ｂの壁部をそれぞれ覆う第１サイドウォール１２４ａ及び第２サイドウォール１２４ｂと、第１ゲート電極１２３ｂの壁部をそれぞれ覆う第３サイドウォール１２４ｃ及び第４サイドウォール１２４ｄと、を備える。
【００６１】
また、ＬＤＭＯＳトランジスタ１２０は、第１ウェルコンタクト層９０ａ、第１ドレイン電極２８ａ、第１ゲート電極２３ｂ、ソース電極２７、第２ゲート電極２３ｃ、第２ドレイン電極２８ｂ及び第２ウェルコンタクト層９０ｂ上にそれぞれ形成された第１金属シリサイド層１３１ａ、第２金属シリサイド層１３１ｂ、第３金属シリサイド層１３１ｃ、第４金属シリサイド層１３１ｄ、第５金属シリサイド層１３１ｅ、第６金属シリサイド層１３１ｆ及び第７金属シリサイド層１３１ｇを備える。
【００６２】
第１ゲート電極１２３ｂは、ゲート領域内、すなわち開口部４０ｆの内の領域から第３素子分離層４０ｄの表面上の領域の一部にかけて形成されている。同様に、第２ゲート電極１２３ｃは、ゲート領域内、すなわち開口部４０ｆの内の領域から第４素子分離層４０ｅの表面上の領域の一部にかけて形成されている。第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃは、例えばポリシリコンからなる。
【００６３】
第１サイドウォール１２４ａは、第３素子分離層４０ｄの表面上の領域の一部に形成された第１ゲート電極１２３ｂの側壁を覆うように形成されている。第４サイドウォール１２４ｄは、第３素子分離層４０ｅの表面上の領域の一部に形成された第２ゲート電極１２３ｃの側壁を覆うように形成されている。
第１サイドウォール１２４ａ、第２サイドウォール１２４ｂ、第３サイドウォール１２４ｃ及び第４サイドウォール１２４ｄは、フォトリソグラフィ技術及びドライエッチング技術を用いて第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃを覆うように形成された絶縁膜をエッチバックすることにより形成される。
【００６４】
第１サイドウォール１２４ａ、第２サイドウォール１２４ｂ、第３サイドウォール１２４ｃ及び第４サイドウォール１２４ｄは、例えば窒化シリコン、酸化シリコン等のシリコン化合物からなる。
なお、上述した第２実施形態の半導体装置１００において、各層の導電型は記載された導電型に限られない。例えば、Ｐ型ウェル層２１は、ｎ型ウェル層であってもよい。
【００６５】
＜２−２．半導体装置の製造方法＞
第２実施形態に係る半導体装置１００は、第１実施形態に係る半導体装置１の製造方法において、ゲート酸化膜形成用のフォトレジストＰＲの形成幅を変更することで製造することができる。
【００６６】
図８から図１１を参照して、図７に示した半導体装置１００の製造方法について説明する。図８から図１１は、第２実施形態の半導体装置１００の製造方法の一例を示す工程断面図である。図８から図１１に記載の工程断面図は、第１実施形態の半導体装置１の製造構成を説明する図３から図６の各工程断面図に対応する。
まず、第１実施形態の図２（ａ）から図２（ｅ）と同様の工程により、Ｐ型ウェル層２１表面に形成したトレンチ内に、第１素子分離層４０ｂ、第２素子分離層４０ｃ、第３素子分離層４０ｄ及び第４素子分離層４０ｅ、並びにゲート領域４０ｇを形成する。
【００６７】
続いて、ゲート領域４０ｇにおいて第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃと、第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃとを形成する。
図８（ａ）に示すように、熱酸化処理を行うことにより、開口部４０ｆの底面に露出したＰ型ウェル層２１の表面を熱酸化させて、ゲート酸化膜２２ａを形成する。
図８（ｂ）に示すように、開口部４０ｆ内を埋めるように、第１素子分離層４０ｂ、第２素子分離層４０ｃ、第３素子分離層４０ｄ及び第４素子分離層４０ｅを形成したＰ型ウェル層２１の表面上にポリシリコン膜１２３ａを堆積させる。
【００６８】
図８（ｃ）に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜１２３ａ上の所定の位置にフォトレジストＰＲのパターンを形成する。このとき、フォトレジストＰＲを、例えば開口部４０ｆの壁部よりも外側の領域から開口部４０ｆの内側の領域にかけて設ける。この点が、第１実施形態の半導体装置１の製造方法と異なる。
図８（ｄ）に示すように、ドライエッチング技術を用いて、フォトレジストＰＲをマスクとしてゲート酸化膜２２ａ及びポリシリコン膜１２３ａをパターニングする。これにより、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃ並びに第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃを形成する。
【００６９】
このとき、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃは、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃの一方の端面が素子分離層４０ｄ及び４０ｅの壁部に接するようにして形成される。また、第１ゲート電極１２３ｂは、ゲート領域内から第３素子分離層４０ｄの表面上の領域の一部にかけて形成されて、第２ゲート電極１２３ｃは、ゲート領域内から第４素子分離層４０ｅの表面上の領域の一部にかけて形成される。第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃの形成後、図８（ｃ）に示すフォトレジストＰＲを除去する。
【００７０】
図９（ａ）から図９（ｂ）に示すように、第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃをマスクとして、Ｐ型ウェル層２１が露出する領域にホウ素（Ｂ）等のＰ型不純物を注入（第２不純物注入工程）した後、さらにリン（Ｐ）等のＮ型不純物をＰ型不純物よりも浅くイオン注入する（第３不純物注入工程）。
図９（ｃ）に示すように、Ｐ型ウェル層２１の表面上に、絶縁膜１２４ａを堆積させる。
【００７１】
図９（ｄ）に示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて絶縁膜１２４ａをエッチバックする。これにより、第１ゲート電極１２３ｂの端面を覆う絶縁側壁部である第１サイドウォール１２４ａ及び第２サイドウォール１２４ｂと、第２ゲート電極１２３ｃの端面を覆う絶縁側壁部である第３サイドウォール１２４ｃ及び第４サイドウォール１２４ｄとを形成する。
【００７２】
図１０（ａ）から図１０（ｅ）に示すように、フォトリソグラフィ技術及び不純物注入技術を用いて、図５（ａ）から図５（ｅ）と同様の不純物注入工程（第４不純物注入工程から第６不純物注入工程）及び熱拡散工程を行う。これにより、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅ、ソース電極２７、並びに第１ドレイン電極２８ａ及び第２ドレイン電極２８ｂ、並びに第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂを形成する。
【００７３】
続いて、金属シリサイド層を形成する。
図１１（ａ）に示すように、スパッタ法を用いて、第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃ、並びに第１サイドウォール１２４ａから第４サイドウォール１２４ｄ等を形成したＰ型ウェル層２１の表面上に、金属膜１３０を形成する。
図１１（ｂ）に示すように、熱処理を行うことにより、金属膜１３０を局所的にシリサイド化させる。これにより、第１金属シリサイド層１３１ａ、第２金属シリサイド層１３１ｂ、第３金属シリサイド層１３１ｃ、第４金属シリサイド層１３１ｄ、第５金属シリサイド層１３１ｅ、第６金属シリサイド層１３１ｆ及び第７金属シリサイド層１３１ｇが形成される。
【００７４】
図１１（ｃ）に示すように、シリサイド化されていない金属膜１３０を除去する。
最後に、層間絶縁膜５０と、第１コンタクト電極６０ａ及び第２コンタクト電極６０ｂと、第１配線層７０ａ及び第２配線層７０ｂと、保護層８０とを形成することにより、図７に示す半導体装置１００を得ることができる。
【００７５】
＜２−３．第２実施形態の効果＞
以上説明した第２実施形態に係る半導体装置１００の構成及び製造方法では、以下の効果を奏する。なお、（１）〜（４）の効果は、第１実施形態の効果と共通する。
（１）セルフアラインにて、金属シリサイド層が必要な領域のみに金属シリサイド層３１を高精度で形成することが可能である。
【００７６】
（２）第１Ｎ型ドリフト層をＰ型ウェル層表面に露出させずに形成することができるため、フォトリソグラフィ技術及びドライエッチング技術を用いることなく、第１Ｎ型ドリフト層表面への金属シリサイド層の形成を防止することができる。
（３）第１Ｎ型ドリフト層をＰ型ウェル層表面に露出させずに形成することができるため、シリサイドブロック絶縁膜を形成する必要がなく、金属シリサイド層の形成位置にずれが生じない。
【００７７】
（４）以上から、第１実施形態に係る半導体装置の製造方法を用いることにより、簡易な工程で、高耐圧特性及び高速動作特性を備える半導体装置を得ることができる。
（５）第１ゲート電極及び第２ゲート電極形成時において、エッチング用マスクであるフォトレジスト形成時に高い位置精度が要求されないため、フォトレジストの位置合わせが容易となる、という効果を奏する。
３．第３実施形態
【００７８】
＜３−１．半導体装置の構成＞
図１２は、第３実施形態に係る半導体装置の一構成例を示す断面図である。図１２において、図１に記載の第１実施形態に係る半導体装置の構成と対応する部分には同一の参照符号を付す。なお、第１実施形態に係る半導体装置の構成と対応する部分であるＰ型基板１０、Ｐ型ウェル層２１、第１ゲート酸化膜２２ｂ及び第２ゲート酸化膜２２ｃ、Ｐ型ボディ層２５、第１Ｎ型ドリフト層２６ａ、第２Ｎ型ドリフト層２６ｄ及び第３Ｎ型ドリフト層２６ｅ、ソース電極２７、第１ドレイン電極２８ａ及び第２ドレイン電極２８ｂ及び第１ウェルコンタクト層９０ａ及び第２ウェルコンタクト層９０ｂについては、説明を省略する。また、図１２では、層間絶縁膜、コンタクト電極、配線層及び保護層の図示を省略している。第３実施形態に係る半導体装置の層間絶縁膜、コンタクト電極、配線層及び保護層は、第１実施形態に係る半導体装置１００の層間絶縁膜５０、コンタクト電極６０、配線層７０及び保護層８０と同様の構成である。
【００７９】
図１２に示すように、第３実施形態に係る半導体装置は、ＬＤＭＯＳトランジスタ２２０を備えている。
ＬＤＭＯＳトランジスタ２２０は、第１ゲート電極２２３ｂ及び第２ゲート電極２２３ｃと、第１ゲート電極２２３ｂの両端面をそれぞれ覆う第１サイドウォール２２４ａ及び第２サイドウォール２２４ｂと、第１ゲート電極２２３ｂの両端面をそれぞれ覆う第３サイドウォール２２４ｃ及び第４サイドウォール２２４ｄと、を備える。
【００８０】
また、ＬＤＭＯＳトランジスタ２２０は、第１ウェルコンタクト層９０ａ、第１ドレイン電極２８ａ、第１ゲート電極２３ｂ、ソース電極２７、第２ゲート電極２３ｃ、第２ドレイン電極２８ｂ及び第２ウェルコンタクト層９０ｂ上にそれぞれ形成された第１金属シリサイド層２３１ａ、第２金属シリサイド層２３１ｂ、第３金属シリサイド層２３１ｃ、第４金属シリサイド層２３１ｄ、第５金属シリサイド層２３１ｅ、第６金属シリサイド層２３１ｆ及び第７金属シリサイド層２３１ｇを備える。
【００８１】
第１ゲート電極２２３ｂ及び第２ゲート電極２２３ｃは、第１実施形態の半導体装置１００の第１ゲート電極２３ｂ及び第２ゲート電極２３ｃと比較して薄く形成されている。
第１ゲート電極２２３ｂは、第３素子分離層４０ｄの表面上の領域の一部、第３素子分離層４０ｄの側壁、並びに第３素子分離層４０ｄ及び第４素子分離層４０ｅ間に露出するＰ型ウェル層２１の表面上の領域の一部に沿って形成されている。同様に、第２ゲート電極２２３ｃは、第４素子分離層４０ｅの表面上の領域の一部、第４素子分離層４０ｅの側壁、並びに第４素子分離層４０ｅ及び第３素子分離層４０ｄ間に露出するＰ型ウェル層２１の表面上の領域の一部に沿って形成されている。第１ゲート電極２２３ｂ及び第２ゲート電極２２３ｃは、例えばポリシリコンからなる。
【００８２】
第１サイドウォール２２４ａは、第３素子分離層４０ｄの表面上の領域の一部に形成された第１ゲート電極２２３ｂの外壁を覆うように形成されている。第４サイドウォール２２４ｄは、第３素子分離層４０ｅの表面上の領域の一部に形成された第２ゲート電極２２３ｃの外壁を覆うように形成されている。
第２サイドウォール２２４ｂは、第１ゲート酸化膜２２ｂ及び第１ゲート電極２２３ｂの内壁を覆うように形成されている。第３サイドウォール２２４ｃは、第２ゲート酸化膜２２ｃ及び第２ゲート電極２２３ｃの内壁を覆うように形成されている。
【００８３】
第１サイドウォール２２４ａ、第２サイドウォール２２４ｂ、第３サイドウォール２２４ｃ及び第４サイドウォール２２４ｄは、フォトリソグラフィ技術及びドライエッチング技術を用いて第１ゲート電極１２３ｂ及び第２ゲート電極１２３ｃを覆うように形成された絶縁膜をエッチバックすることにより形成される。
第１サイドウォール２２４ａ、第２サイドウォール２２４ｂ、第３サイドウォール２２４ｃ及び第４サイドウォール２２４ｄは、例えば窒化シリコン、酸化シリコン等のシリコン化合物からなる。
【００８４】
＜３−２．半導体装置の製造方法＞
第３実施形態に係る半導体装置は、第２実施形態に係る半導体装置の製造方法において、ゲート酸化膜形成用のポリシリコン膜２３ａを薄く堆積させることで製造することができる。
【００８５】
＜３−３．第３実施形態の効果＞
以上説明した第３実施形態に係る半導体装置の構成及び製造方法では、以下の効果を奏する。なお、（１）〜（４）の効果は、第１実施形態の効果と共通する。
（１）セルフアラインにて、金属シリサイド層が必要な領域のみに金属シリサイド層３１を高精度で形成することが可能である。
（２）第１Ｎ型ドリフト層をＰ型ウェル層表面に露出させずに形成することができるため、フォトリソグラフィ技術及びドライエッチング技術を用いることなく、第１Ｎ型ドリフト層表面への金属シリサイド層の形成を防止することができる。
【００８６】
（３）第１Ｎ型ドリフト層をＰ型ウェル層表面に露出させずに形成することができるため、シリサイドブロック絶縁膜を形成する必要がなく、金属シリサイド層の形成位置にずれが生じない。
（４）以上から、第１実施形態に係る半導体装置の製造方法を用いることにより、簡易な工程で、高耐圧特性及び高速動作特性を備える半導体装置を得ることができる。
【００８７】
（５）第１ゲート電極及び第２ゲート電極形成時において、エッチング用マスクであるフォトレジスト形成時に高い位置精度が要求されないため、フォトレジストの位置合わせが容易となる、という効果を奏する。
（６）第１ゲート電極及び第２ゲート電極を薄く形成することにより、表面に金属シリサイド層を形成した第１ゲート電極及び第２ゲート電極と、素子分離層等の半導体基板表面との段差を小さくすることができる。このため、第１ゲート電極及び第２ゲート電極形成後のフォトリソグラフィ工程における位置合わせが容易となる。
。
【００８８】
本発明の範囲は、図示又は記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００８９】
１０・・・Ｐ型基板
２０，１２０，２２０・・・ＬＤＭＯＳトランジスタ
２１・・・Ｐ型ウェル層
２１ａ，２１ｂ，２１ｃ・・・トレンチ
２２ａ，２２ｂ，２２ｃ・・・ゲート酸化膜
２３ａ・・・ポリシリコン膜
２３ｂ，２３ｃ，１２３ｂ，１２３ｃ，２２３ｂ，２２３ｃ・・・ゲート電極
２４ａ・・・絶縁膜
２４ｂ，２４ｃ，１２４ａ〜１２４ｄ，２２４ａ〜２２４ｄ・・・サイドウォール
２５・・・ボディ層
２６ａ，２６ｃ，２６ｅ・・・ドリフト層
２７・・・ソース電極
２８ａ，２８ｂ・・・ドレイン電極
３０・・・金属膜
３１ａ〜３１ｇ，１３１ａ〜１３１ｇ，２３１ａ〜２３１ｇ・・・金属シリサイド層
４０ａ〜４０ｅ・・・素子分離層
４０ｆ・・・開口部
４０ｇ・・・ゲート領域
５０・・・層間絶縁膜
６０ａ，６０ｂ・・・コンタクト電極
７０ａ，７０ｂ・・・配線層
８０・・・保護層
９０ａ，９０ｂ・・・ウェルコンタクト層
１，１００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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