(57)【要約】【課題】高速動作時におけるドレイン電流の低下を抑制することにより、より優れた高周波特性を有する半導体装置を提供する。【解決手段】積層体Ｔ１は、ゲート電極７が設けられた表面Ｆ１を有し、窒化物半導体から作られている。積層体Ｔ１は、第１のバンドギャップを有する第１の層２と、第１の層２および表面Ｆ１の間に設けられ第１のバンドギャップよりも大きい第２のバンドギャップを有する第２の層３とを含む。第１および第２の層２，３はヘテロ接合による接合面を構成している。表面Ｆ１は１．７×１０6ｃｍ-2以下の表面欠陥密度を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極が設けられた表面を有し窒化物半導体から作られた積層体とを備え、前記積層体は、第１のバンドギャップを有する第１の層と、前記第１の層および前記表面の間に設けられ前記第１のバンドギャップよりも大きい第２のバンドギャップを有する第２の層とを含み、前記第１および第２の層はヘテロ接合による接合面を構成し、前記表面は１．７×１０6ｃｍ-2以下の表面欠陥密度を有する、半導体装置。
【請求項２】
前記積層体の前記第１の層はＧａＮから作られている、請求項１に記載の半導体装置。
【請求項３】
前記積層体の前記第２の層はＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＋ｙ≦１）から作られている、請求項１に記載の半導体装置。
【請求項４】
前記第１の層を支持する基板をさらに備え、前記基板は前記第１の層の材料と同じ材料から作られている、請求項１に記載の半導体装置。
【請求項５】
基板上に、表面を有し窒化物半導体から作られた積層体を形成する工程を備え、前記積層体を形成する工程は、前記基板上におけるエピタキシャル成長によって、第１のバンドギャップを有する第１の層を形成する工程と、前記第１の層上におけるヘテロ成長によって、前記第１のバンドギャップよりも大きい第２のバンドギャップを有する第２の層を形成する工程とを含み、前記第１および第２の層はヘテロ接合による接合面を構成し、さらに
前記表面の表面欠陥密度が上限基準値より大きいか否かを判定する工程を備え、前記上限基準値は１．７×１０6ｃｍ-2以下に設定され、前記表面欠陥密度が前記上限基準値よりも大きい場合には、前記積層体を形成する工程の条件を変更した上で前記積層体を形成する工程を再度行う工程と、前記表面欠陥密度が前記上限基準値より大きいか否かを再度判定する工程とが行われ、さらに
前記表面欠陥密度が前記上限基準値よりも大きいか否か判定する工程において前記表面欠陥密度が前記上限基準値よりも大きくないと判定された後に、前記積層体の前記表面にゲート電極を形成する工程を備える、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、窒化物半導体から作られた積層体を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、窒化物半導体のヘテロ接合電界効果トランジスタ（ＦＥＴ）の検討が活発になされている。
【０００３】
特開２００４−２００２４８号公報（特許文献１）によれば、ＧａＮなどのIII族窒化物半導体は、バンドギャップが大きく、絶縁破壊電界が高く、電子の飽和ドリフト速度が大きい上、ヘテロ接合による２次元キャリアガス（２次元電子ガス（２ＤＥＧ））の利用が可能であるため、高温動作、高速スイッチング動作、大電力動作などの点で優れる電子素子を実現する材料として期待を集めている。この公報に記載の技術によれば、ＦＥＴは、ヘテロ接合を含むIII族窒化物半導体層構造と、この半導体層構造上において離間して形成されたソース電極およびドレイン電極と、ソース電極およびドレイン電極の間に配置されたゲート電極とを有する。半導体層構造は、具体的には、ＧａＮチャネル層とＡｌＧａＮ電子供給層（バリア層）とを含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らの検討において、ヘテロ接合ＦＥＴのドレイン電流が、直流動作時には十分大きいにも関わらず、高速動作時に所望の値よりも小さくなってしまうことがしばしばあった。このような現象がどのような場合に生じるのか、これまで知られていなかった。ドレイン電流の低下が生じると、所望の出力が得られなかったり、あるいは電力効率が低くなったりし得る。
【０００６】
本発明は、以上のような課題を解決するためになされたものであり、その目的は、高速動作時におけるドレイン電流の低下を抑制することにより、優れた高周波特性を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、ゲート電極と、ゲート電極が設けられた表面を有し窒化物半導体から作られた積層体とを含む。積層体は、第１のバンドギャップを有する第１の層と、第１の層および表面の間に設けられ第１のバンドギャップよりも大きい第２のバンドギャップを有する第２の層とを含む。第１および第２の層はヘテロ接合による接合面を構成している。表面は１．７×１０6ｃｍ-2以下の表面欠陥密度を有する。
【発明の効果】
【０００８】
本発明者らは、高速動作時のみにドレイン電流が低下する現象が、半導体の表面欠陥密度が過大であることに起因していることを見出した。そしてこの知見に基づいて本発明者らは本願発明に想到した。本願発明によれば、表面欠陥密度が１．７×１０6ｃｍ-2以下とされることで、高速動作時におけるドレイン電流の低下が抑制される。これにより、優れた高周波特性を有する半導体装置が得られる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【図２】半導体装置の表面欠陥密度とドレイン電流密度との関係を直流動作時および高速動作時の各々について示すグラフ図である。
【図３】表面欠陥密度を測定するためのエッチングによって積層体の表面上に形成されたエッチングピットの例を示す電子顕微鏡写真である。
【図４】図１の変形例の半導体装置の構成を概略的に示す断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図８】本発明の一実施の形態における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図９】本発明の一実施の形態における半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図１０】本発明の一実施の形態における半導体装置の製造方法を概略的に示すフロー図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて本発明の実施の形態について説明する。図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１１】
（半導体装置の構成）
図１を参照して、本実施の形態のＦＥＴ５１（半導体装置）は、ヘテロ接合ＦＥＴであり、ソース電極４と、ドレイン電極５と、ゲート電極７と、積層体Ｔ１と、基板１と、素子分離領域６と、表面保護膜８とを有する。
【００１２】
積層体Ｔ１はチャネル層２（第１の層）およびバリア層３（第２の層）を有する。バリア層３はチャネル層２および表面Ｆ１の間に設けられている。積層体Ｔ１は、ゲート電極７が設けられた表面Ｆ１を有する。図１においては、表面Ｆ１はバリア層３の表面である。表面Ｆ１は１．７×１０6ｃｍ-2以下の表面欠陥密度を有する。ここで表面欠陥密度とは、単位面積中における結晶欠陥の個数である。
【００１３】
チャネル層２およびバリア層３は、異なるバンドギャップを有しかつヘテロ接合による接合面（ヘテロ界面）を構成している。チャネル層２およびバリア層３のバンドギャップの相違に起因して、ヘテロ界面のチャネル層２の側には、ＦＥＴ５１のキャリアとしての２ＤＥＧが生成される。
【００１４】
積層体Ｔ１は窒化物半導体から作られている。積層体Ｔ１のチャネル層２およびバリア層３の各々の材料は、両者のバンドギャップが異なるように、かつバリア層３のバンドギャップ（第２のバンドギャップ）がチャネル層２のバンドギャップ（第１のバンドギャップ）よりも大きくなるように、窒化物半導体から選択されればよい。窒化物半導体は、ＩＩＩ族窒化物半導体であることが好ましく、ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＋ｙ≦１）で表記される組成を有することがより好ましい。具体的には、バリア層３はＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＋ｙ≦１）から作られていることが好ましく、ここでｘおよびｙの一方は０であってもよい。チャネル層２はＧａＮから作られていることが好ましい。ただしチャネル層２はＧａＮに限定されるものではない。たとえば、バリア層３がＡｌxＧａ1-xＮ（０＜ｘ≦１）から作られ、チャネル層２がＡｌyＧａ1-yＮ（０＜y＜ｘ）から作られてもよい。
【００１５】
基板１は積層体Ｔ１のチャネル層２を支持している。図１においては、基板１上に直接、チャネル層２がエピタキシャルに形成されている。基板１は半絶縁性基板であることが好ましい。基板１は、チャネル層２の材料と同じ材料から作られていることが好ましい。基板１の材料は、たとえばＧａＮである。
【００１６】
ソース電極４およびドレイン電極５は表面Ｆ１上においてゲート電極７を挟んでいる。ゲート電極７は、たとえば、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、ＮｉもしくはＰｄの金属膜、ＩｒＳｉ、ＰｔＳｉもしくはＮｉＳｉ2のシリサイド膜、ＴｉＮもしくはＷＮの窒化物金属膜、またはこれらから構成される多層膜である。ソース電極４およびドレイン電極５は、たとえば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、ＭｏもしくはＷなどの金属膜、またはこれらから構成される多層膜である。
【００１７】
素子分離領域６は、ＦＥＴ素子部分のアイソレーションのためのものであり、たとえば、窒化物半導体中へのイオン注入によって電気抵抗が高められた領域である。表面保護膜８は、絶縁膜であり、たとえば、ＳｉＮx、ＳｉＯxまたはＳｉＯxＮyから作られている。
【００１８】
（表面欠陥密度）
前述したように、ＦＥＴ５１は窒化物半導体から作られた積層体Ｔ１を有し、積層体Ｔ１は、チャネル層２と、チャネル層２のバンドギャップよりも大きいバンドギャップを有するバリア層３とを有する。たとえば、バリア層３がＡｌ0.3Ｇａ0.7ＮまたはＩｎ0.18Ａｌ0.82Ｎから作られ、チャネル層２がＧａＮから作られる。このような構造の場合、従来の、ＧａＡｓ系を用いたヘテロ接合が用いられる場合、または、バリア層としてバンドギャップが小さいＩｎzＧａ1-zＮが用いられる場合と比較して、破壊電圧が飛躍的に向上することによってより高い電圧での動作が可能となり、また、高出力化および高効率化が実現され得る。このような特徴を有するＦＥＴ５１において、上述したように表面Ｆ１の表面欠陥密度が１．７×１０6ｃｍ-2以下とされる理由を、以下に説明する。
【００１９】
表面欠陥は、表面Ｆ１とゲート電極７または表面保護膜８との界面にトラップ準位を形成する。ＦＥＴ５１においてはバリア層３のバンドギャップが従来のＧａＡｓやＩｎzＧａ1-zＮよりも大きいため高電圧を印加できる半面、オフ状態においてＦＥＴ５１のゲート電極には従来よりも大きな逆方向電圧が印加される。この結果、トラップ準位には、ＦＥＴ５１をオフ状態にするためにゲート電極７に逆方向電圧が印加された際に、より多量の電子が捕獲される。捕獲された多量の電子は、ＦＥＴ５１をオン状態にするためにゲート電極７に順方向電圧が印加されても、しばらくの間は放出されない。捕獲された多量の電子は、ゲート電極７の順方向電圧を相殺するように作用する。このため、捕獲された電子が放出されるまでは、たとえゲート電極７に順方向電圧が印加されていても、十分なオン状態が得にくくなる。ゲート電極７に印加される電圧の切り替えが速い高速動作時はオン状態が一度に継続する時間が短いので、オン状態に切り替えられた後、トラップ準位に捕獲された電子が未だ放出されていない時点または放出されて間もない時点で、次のオフ状態に切り替えられてしまう。このため、捕獲された電子の影響を受けない理想的なオン状態が得られる時間は、短いかまたはゼロとなってしまう。この結果、ドレイン電流の低下(電流コラプス)が引き起こされる。
【００２０】
図２のグラフは、表面Ｆ１の表面欠陥密度とドレイン電流密度との関係を、直流（ＤＣ）動作時（図中、破線ＤＯ近傍の丸）、および高速動作時（図中、実線ＨＯ近傍のダイヤ）の各々について示している。なお破線ＤＯおよび実線ＨＯは、図を見やすくするために参考に付したものである。ＤＣ動作時のドレイン電流密度（図中、丸）は、表面欠陥密度に依存せず、ほぼ一定の値であった。高速動作時のドレイン電流密度（図中、ダイヤ）は、表面欠陥密度が高い場合はＤＣ動作時に比して著しく小さい値を有したが、表面欠陥密度の減少とともに急激に増大し、表面欠陥密度が低い場合はＤＣ動作時とほぼ近い値を安定的に有した。具体的には、表面欠陥密度が低い場合におけるドレイン電流密度は、表面欠陥密度１．３×１０6ｃｍ-2において０．５Ａ／ｍｍ程度、表面欠陥密度１．７×１０6ｃｍ-2において０．６Ａ／ｍｍ程度が確保された。これに対して、表面欠陥密度が高い場合、すなわち表面欠陥密度１．７×１０6ｃｍ-2超においては、ドレイン電流密度は０．２Ａ／ｍｍ程度にまで大きく減少した。ドレイン電流密度が減少すると、ＦＥＴ５１の出力電力や効率、利得といった高周波特性に悪影響が生じる。したがって表面欠陥密度は１．７×１０6ｃｍ-2以下とされることが重要となる。
【００２１】
表面欠陥密度を測定するためには、測定される領域中での表面欠陥の個数を把握する必要がある。個数の測定は、表面Ｆ１をエッチングすることで生成されるエッチングピット（図３参照）の個数を数えることによって行い得る。このエッチングは、たとえば、３６０℃に加熱された水酸化カリウム（ＫＯＨ）に表面Ｆ１を２０秒間浸漬することによって行い得る。
【００２２】
（変形例）
ＦＥＴ５１の積層体Ｔ１（図１）は、ヘテロ界面を形成するために必要なチャネル層２およびバリア層３のみから構成されているが、積層体は必要に応じてさらなる層を含んでもよい。ＦＥＴ５１の変形例であるＦＥＴ５２の積層体Ｔ２（図４）は、バッファ層９、スペーサ層１０およびキャップ層１１を有する。なお、これらの層の全部ではなく一部が積層体Ｔ１に付加された構成が用いられてもよい。
【００２３】
バッファ層９は基板１とチャネル層２との間に設けられている。バッファ層９は、基板１の格子定数とチャネル層２の格子定数との不整合の影響を緩和するものであり、よって基板１の材料とチャネル層２の材料とが異なる場合に特に有用である。バッファ層９は、たとえばＡｌＮから作られている。
【００２４】
スペーサ層１０は、チャネル層２とバリア層３との間に設けられている。スペーサ層１０は、２ＤＥＧの、バリア層３による合金散乱を抑制するものであり、これにより移動度が向上する。スペーサ層１０は、たとえばＡｌＮから作られている。
【００２５】
キャップ層１１はバリア層３上に設けられている。キャップ層１１は、ソース電極４およびドレイン電極５のコンタクト抵抗の低減、およびゲート電極７のリーク電流の低減のためのものである。キャップ層１１は、たとえばＧａＮから作られている。積層体Ｔ２の表面Ｆ２はキャップ層１１の表面であることから、本変形例においては、キャップ層１１の表面欠陥密度が１．７×１０6ｃｍ-2以下とされる。
【００２６】
なお図１および図４は、ヘテロ接合ＦＥＴの主要な構成を例示しており、これら構成に加えてさらに、フィールドプレート電極、配線層、エアブリッジ、バイアホールなど（図１および図４において図示せず）が設けられてもよい。
【００２７】
（製造方法）
次にＦＥＴ５１（図１）の製造方法について説明する。
【００２８】
図５を参照して、まず基板１が準備される（図１０：ステップＳ１０）。この基板１上に積層体Ｔ１が形成される（図１０：ステップＳ２０）。具体的には、まず基板１上におけるエピタキシャル成長によってチャネル層２が形成される。次にチャネル層２上におけるヘテロ成長によってバリア層３が形成される。エピタキシャル成長は、たとえば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法によって行い得る。
【００２９】
次に、積層体Ｔ１の表面Ｆ１の表面欠陥密度が上限基準値より大きいか否かが判定される（図１０：ステップＳ３０）。上限基準値は、積層体Ｔ１の形成工程の歩留と、最終的に得られるＦＥＴ５１の高周波特性とのバランスを考慮して選択されるものである。上限基準値は、高周波特性の観点で、１．７×１０6ｃｍ-2以下の値に設定される。表面Ｆ１の表面欠陥密度が上限基準値よりも大きい場合には、積層体Ｔ１を形成する工程の条件を変更した上で積層体Ｔ１を形成する工程を再度行う工程と、表面欠陥密度が上限基準値より大きいか否かを再度判定する工程とが行われる。量産時のように複数の基板１に対する処理が行われる場合、表面欠陥密度の測定は、すべての基板１の積層体Ｔ１に対して行われる必要はなく、ほぼ同様の条件によって積層体Ｔ１が形成された複数の基板１のうち一部の基板に対してのみ行われてもよい。そのようにすることで、表面欠陥密度の測定が、上述したエッチング法のように破壊検査であっても、特に差支えがなくなる。なお積層体Ｔ１を形成する工程の条件を変更する具体的な方法は後述する。
【００３０】
必要に応じて積層体Ｔ１の形成がやり直された上で、表面欠陥密度が上限基準値よりも大きくないと判定された後に、以下の工程が行われる。
【００３１】
図６を参照して、積層体Ｔ１の表面Ｆ１上に、互いに間隔を空けてソース電極４およびドレイン電極５が形成される。これらの形成は、たとえば、蒸着法またはスパッタ法による成膜をともなうリフトオフ法によって行い得る。またソース電極４およびドレイン電極５の各々と表面Ｆ１との接続をよりオーミックなものとするために合金化アニールが行われる。アニールは、たとえばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により行い得る。
【００３２】
図７を参照して、表面Ｆ１のうちトランジスタ素子が作製される領域の外側に、たとえばイオン注入法によって、素子分離領域６が形成される。なおイオン注入法による素子分離領域６の形成の代わりに、エッチングを用いての素子分離領域の形成が行われてもよい。
【００３３】
図８を参照して、表面保護膜８が形成される。この形成は、たとえば、触媒化学気相堆積法、プラズマ化学気相堆積法、またはスパッタ法により行い得る。
【００３４】
図９を参照して、ゲート電極７（図１）が形成されることになる領域において表面保護膜８が部分的に除去される。たとえば、レジストパターンなどのマスクを用いつつ、ＣＨＦ3またはＳＦ6などのフッ素系ガスを用いたプラズマ処理(ドライエッチング法)が行われる。
【００３５】
再び図１を参照して、表面Ｆ１上にゲート電極７が形成される（図１０：ステップＳ４０）。この形成は、たとえば、蒸着法またはスパッタ法による成膜をともなうリフトオフ法によって行い得る。以上によりＦＥＴ５１が得られる。
【００３６】
（積層体を形成する工程の条件の変更）
上述したように本実施の形態の製造方法においては、積層体Ｔ１が形成された時点（図５）で、表面Ｆ１におけるゲート電極７の形成などの工程が行われる前に、表面Ｆ１における表面欠陥密度が測定される。そしてこの値が上限基準値より大きかった場合は、この値を低減すべく、積層体Ｔ１を形成する工程の条件の変更が行われる。その具体的な方法について以下に例示する。
【００３７】
チャネル層２およびバリア層３の成長条件を調整することで、具体的には、原料ガスとなるトリメチルインジウム、トリメチルアンモニウム、トリメチルガリウム、アンモニアなどの流量および圧力と、温度とを調整することで、チャネル層２およびバリア層３をＩｎxＡｌyＧａ1-x-yＮで表記される所望の組成とするとともに、表面欠陥密度も調整することができる。
【００３８】
またバッファ層９、スペーサ層１０、およびキャップ層１１（図４）の少なくともいずれかをさらに設けることで、表面欠陥密度を調整することができる。
【００３９】
また基板１の材料を調整することで表面欠陥密度を調整することができる。具体的には、基板１の材料をチャネル層２の材料に近づけるかまたは同じとすることで、表面欠陥密度を低減することができる。たとえば、チャネル層２がＧａＮから作られる場合は、基板１の材料もＧａＮとすることが望ましい。なお表面欠陥密度を低減する際に基板１の材料を必ずしもチャネル層２の材料と同じにする必要はない。異種の材料が用いられる場合でも、成長条件と構造とを変化させることで、表面欠陥密度を抑制し得る。
【００４０】
（作用効果）
前述したように本発明者らは、ドレイン電流が特に高速動作時に低下する現象が、過大な表面欠陥密度に起因していることを見出した。この知見に基づいて本発明者らは上述した本実施の形態に想到した。本実施の形態によれば、たとえば、以下のような作用効果が得られる。
【００４１】
積層体Ｔ１の表面Ｆ１（図１）の表面欠陥密度が１．７×１０6ｃｍ-2以下とされることで、高速動作時におけるドレイン電流の低下が抑制される。これによりＦＥＴ５１の電力効率を高めたり、出力を所望の値にまで高めたりしやすくなる。このように、優れた高周波特性を有するＦＥＴ５１が得られる。なおＦＥＴ５２（図４）の場合も、表面Ｆ２の表面欠陥密度が１．７×１０6ｃｍ-2以下とされることで、同様の作用効果が得られる。
【００４２】
積層体Ｔ１のチャネル層２がＧａＮから作られている場合、ドレイン電流の低下がより抑制される。また積層体Ｔ１のバリア層３がＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＋ｙ≦１）から作られている場合、ドレイン電流の低下がより抑制される。また基板１がチャネル層２の材料と同じ材料から作られている場合、ドレイン電流の低下がより抑制される。
【００４３】
本実施の形態のＦＥＴ５１の製造方法によれば、積層体Ｔ１の表面Ｆ１にゲート電極７を形成する前に、表面欠陥密度が上限基準値以下であることが確かめられる。これにより、表面欠陥密度が過大な場合に、積層体Ｔ１上でのゲート電極７の形成工程などに進む前に、積層体Ｔ１の形成工程をやり直すことができる。よって、最終的に高周波特性の観点で不良品と見なされるＦＥＴ５１のゲート電極７などを形成する作業、すなわち結果的に無駄となる作業、を行うことを避けることができる。よって、優れた高周波特性を有するＦＥＴ５１を、高い効率で製造することができる。
【００４４】
また上記のようにドレイン電流低下を抑制することで、ＦＥＴ５１の劣化が抑制され、それによりＦＥＴ５１の寿命が向上し得る。
【００４５】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００４６】
１  基板、２  チャネル層（第１の層）、３  バリア層（第２の層）、４  ソース電極、５  ドレイン電極、６  素子分離領域、７  ゲート電極、８  表面保護膜、９  バッファ層、１０  スペーサ層、１１  キャップ層、５１，５２  ＦＥＴ（半導体装置）、Ｆ１，Ｆ２  表面、Ｔ１，Ｔ２  積層体。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
2015073073.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図３】
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