(57)【要約】【課題】パッケージ化される前の半導体装置に対しても、高精度で不良箇所を特定可能とする半導体装置の処理方法を提供する。【解決手段】表面１０ａおよび表面１０ａの反対側に位置する裏面１０ｂを有する半導体層１０と、表面１０ａ上に形成されている表面電極２０，３０と、裏面１０ｂ上に形成されている裏面電極４０とを含む半導体装置１を準備する工程と、裏面電極４０の少なくとも一部を半導体層１０側に凸となる曲面状に研磨することにより、裏面電極４０の一部を残すとともに、半導体層１０を露出させる工程と、残した裏面電極４０に入力または出力のための端子を接続した状態で、裏面１０ｂ側から半導体装置１に対する処理を行う工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
表面および前記表面の反対側に位置する裏面を有する半導体層と、前記表面上に形成されている表面電極と、前記裏面上に形成されている裏面電極とを含む半導体装置を準備する工程と、
前記裏面電極の少なくとも一部を前記半導体層側に凸となる曲面状に研磨することにより、前記裏面電極の一部を残すとともに、前記半導体層の前記裏面を露出させる工程と、
残した前記裏面電極に入力または出力のための端子を接続した状態で、前記裏面側から前記半導体装置に対する処理を行う工程とを備える、半導体装置の処理方法。
【請求項２】
前記処理を行う工程では、前記表面電極と前記裏面電極との間に電圧を印加して、前記裏面側から前記半導体装置の内部での発光を観察する、請求項１に記載の半導体装置の処理方法。
【請求項３】
前記処理を行う工程では、前記表面電極と前記裏面電極との間に電圧を印加した状態で、前記裏面側から前記半導体層に光を照射して、前記表面電極と前記裏面電極との間に流れる電流値の変化を検出する、請求項１に記載の半導体装置の処理方法。
【請求項４】
前記露出させる工程において、前記裏面電極を研磨することにより前記半導体層に形成される研磨面は球面状であり、
前記露出させる工程では、前記裏面の外周部の複数箇所に前記裏面電極の一部を残すように、前記裏面電極を研磨する、請求項１〜請求項３のいずれか１項に記載の半導体装置の処理方法。
【請求項５】
前記裏面の平面形状は四角形であり、前記複数箇所のそれぞれは四角形の四隅のいずれかに設けられている、請求項４に記載の半導体装置の処理方法。
【請求項６】
前記研磨面の平均粗さ（Ｒａ）は、０．１μｍ以下である、請求項４または請求項５に記載の半導体装置の処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の処理方法に関し、特に縦型半導体装置の不良解析における半導体装置の処理方法に関する。
【背景技術】
【０００２】
半導体装置の不良解析において、不良箇所の観察・分析を行い不良原因を究明するに際し、不良箇所を特定する必要がある。
【０００３】
不良箇所を特定する方法としては、たとえばその不良がリーク、ショート、または高抵抗等である場合には、エミッション発光解析、エレクトロルミネッセンス発光解析等の発光解析やＩＲ−ＯＲＢＩＲＣＨ（Ｉｎｆｒａ  Ｒｅｄ  −  Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ）解析等が挙げられる。
【０００４】
発光解析では不良箇所からの微弱な発光を検出する必要があり、また、ＩＲ−ＯＲＢＩＲＣＨ解析では不良箇所に対してレーザを照射する必要がある。そのため、表面電極上に多層配線が形成されている半導体装置に対しては、該多層配線による解析精度の低下を回避するため、一般に裏面電極を除去した後、裏面側から発光解析またはＩＲ−ＯＲＢＩＲＣＨ解析が行われる。裏面電極を除去する方法としては、たとえば、半導体装置の裏面に対して平行に研磨することにより、裏面電極を完全に除去する方法がある。
【０００５】
しかしこの場合、上記解析時には半導体装置の裏面側に露出した半導体層にプローブを直接接触させるとともに、表面電極にも別のプローブを接触させて、表面電極と当該プローブ間との間に電圧を印加する必要があるが、半導体層とプローブとのオーミック接触が取りにくいという問題がある。
【０００６】
そこで、裏面電極を部分的に残した状態で上記解析を行う方法が検討されている。
特開２００４−２０５４４０号公報（特許文献１）には、裏面電極を除去した後、研磨して鏡面化された裏面側から不良解析を行う半導体装置の不良解析方法が記載されている。このとき、半導体装置は半導体素子の裏面がアイランド上に接合されたパッケージ品として構成されている必要があり、裏面電極およびアイランドの一部が残される。
【０００７】
また、特開２０１２−２５６６４６号公報（特許文献２）には、裏面電極を斜めに研磨して裏面電極の一部を残し、裏面側からエレクトロルミネッセンスを観察するエレクトロルミネッセンスの観察方法が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２０５４４０号公報
【特許文献２】特開２０１２−２５６６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の方法は、半導体装置の裏面電極がアイランドに接合されたパッケージ品を解析対象としており、パッケージ化される前の半導体装置に対しては適用することができない。
【００１０】
また、特許文献２に記載の方法では、パッケージ化される前の半導体装置に対して適用することはできるが、研磨方法による制約から、裏面電極は裏面における一方の外周領域にある程度広く残されることになる。そのため、裏面電極が残される外周領域において不良箇所が存在する場合、不良箇所からの発光が裏面電極によって遮られる、または不良箇所への光の照射が裏面電極によって遮られることになり、解析領域が制限され、半導体装置において高精度で不良箇所を特定することは困難であるという問題があった。
【００１１】
本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、パッケージ化される前の半導体装置に対しても、高精度で不良箇所を特定可能とする半導体装置の処理方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の処理方法は、表面および前記表面の反対側に位置する裏面を有する半導体層と、表面上に形成されている表面電極と、裏面上に形成されている裏面電極とを含む半導体装置を準備する工程と、裏面電極の少なくとも一部を半導体層側に凸となる曲面状に研磨することにより、裏面電極の一部を残すとともに、半導体層の裏面を露出させる工程と、残した裏面電極に入力または出力のための端子を接続した状態で、裏面側から半導体装置に対する処理を行う工程とを備える。
【発明の効果】
【００１３】
本発明によれば、パッケージ化される前の半導体装置に対しても、高精度で不良箇所を特定可能とする半導体装置の処理方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態に係る半導体装置の処理方法のフォローチャートである。
【図２】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図３】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図４】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図５】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図６】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図７】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図８】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図９】本実施の形態に係る半導体装置の処理方法を説明するための図である。
【図１０】本実施の形態に係る半導体装置の処理方法の変形例を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１６】
[本願発明の実施形態の説明]
はじめに、本発明の実施の形態の概要について説明する。
【００１７】
（１）本実施の形態に係る半導体装置の処理方法は、表面１０ａおよび表面１０ａの反対側に位置する裏面１０ｂを有する半導体層１０と、表面１０ａ上に形成されている表面電極２０，３０と、裏面１０ｂ上に形成されている裏面電極４０とを含む半導体装置１を準備する工程（Ｓ１０）と、裏面電極４０の少なくとも一部を半導体層１０側に凸となる曲面状に研磨することにより、裏面電極４０の一部を残すとともに、半導体層１０を露出させる工程（Ｓ２０）と、残した裏面電極４０に入力または出力のための端子を接続した状態で、裏面１０ｂ側から半導体装置１に対する処理を行う工程（Ｓ３０）とを備える。
【００１８】
このように、半導体層１０を露出させる工程（Ｓ２０）において、裏面電極４０の厚みや半導体装置１の寸法などに応じて研磨条件を適宜選択することにより、半導体層１０側に凸となる曲面を有する研磨面５０を半導体層１０上に形成することができる。そのため、裏面１０ｂに対する研磨面５０の深さ（研磨による加工深さ（Ｄｍａｘ：図５参照））は、裏面１０ｂの中心部において最も深く、裏面１０ｂの外周部において最も浅くなる。その結果、裏面電極４０を裏面１０ｂの外周端部の近傍にのみ残すことができる。これにより、裏面１０ｂ側から半導体装置１に対する処理を行う工程（Ｓ３０）において、発光解析やＩＲ−ＯＲＢＩＲＣＨ解析を行う場合にも、半導体装置１を広範囲に渡って解析することができ、高精度で不良箇所を特定することができる。
【００１９】
また、上述のように、露出させる工程（Ｓ２０）において半導体層１０に形成される研磨面５０を半導体層１０側に凸となる曲面とすることができるため、たとえばウエハ上に形成されている半導体装置１を処理対象とする場合であっても、処理対象とする半導体装置１のみを研磨加工することも可能である。つまり、本実施の形態に係る半導体装置の処理方法は、ウエハ状態にある半導体装置１に対しても適用することができる。
【００２０】
（２）本実施の形態に係る半導体装置の処理方法において、処理を行う工程（Ｓ３０）では、表面電極２０，３０と裏面電極４０との間に電圧を印加して、裏面１０ｂ側から半導体装置１の内部での発光を観察してもよい。
【００２１】
このように、処理を行う工程（Ｓ３０）において発光解析を行う場合でも、露出させる工程（Ｓ２０）において裏面電極４０が裏面１０ｂの外周端部の近傍にのみ残されるため、内部での発光が裏面電極４０により遮られて解析精度が損なわれることを防ぐことができる。つまり、本実施の形態に係る半導体装置の処理方法によれば、半導体装置１の外周端部の近傍にリーク等の不良箇所が存在する場合であっても、当該不良箇所を高精度で特定することができる。
【００２２】
（３）本実施の形態に係る半導体装置の処理方法において、処理を行う工程（Ｓ３０）では、表面電極２０，３０と裏面電極４０との間に電圧を印加した状態で、裏面１０ｂ側から半導体層１０に光を照射して表面電極２０，３０と裏面電極４０との間に流れる電流値の変化を検出してもよい。
【００２３】
このように、処理を行う工程（Ｓ３０）において、たとえばＩＲ−ＯＢＩＲＣＨ解析やＯＢＩＣ（Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｃｕｒｒｅｎｔ）解析などを行う場合でも、露出させる工程（Ｓ２０）において裏面電極４０が裏面１０ｂの外周端部の近傍にのみ残されるため、裏面１０ｂ側から半導体層１０に照射されるレーザ光が裏面電極４０により遮られて解析精度が損なわれることを防ぐことができる。つまり、本実施の形態に係る半導体装置の処理方法によれば、半導体装置１の外周端部の近傍にショートや高抵抗部分等の不良箇所が存在する場合であっても、当該不良箇所を高精度で特定することができる。
【００２４】
（４）本実施の形態に係る半導体装置の処理方法では、露出させる工程（Ｓ２０）において、裏面電極４０を研磨することにより半導体層１０に形成される研磨面５０は球面状であってもよい。さらに、露出させる工程（Ｓ２０）では、裏面１０ｂの外周部の複数箇所に裏面電極４０の一部を残すように、裏面電極４０を研磨してもよい。
【００２５】
この場合、露出させる工程（Ｓ２０）において、たとえば半導体装置１の裏面電極４０にディンプル加工を施すことにより、半導体層１０に形成される研磨面５０を球面状に形成することができる。さらに、ディンプル加工の条件を適宜選択することにより（たとえばディンプル加工に用いる円形ホイールの半径（Ｒ：図６参照）を裏面１０ｂの寸法に応じて選択することにより）、裏面１０ｂの外周部において分散した複数箇所に裏面電極４０を残すことができる。この結果、裏面の開口面積を大きく取ることができると同時に、複数箇所の裏面電極４０と表面電極２０，３０との間に電圧を印加して解析することができる。そのため、半導体層１０のより広い領域を解析対象とすることができる。
【００２６】
また、半導体装置１において不良箇所の発生領域が複数の裏面電極４０のうちのいずれかの近傍の領域内であることがあらかじめ分かっており、該領域内での不良箇所の詳細な位置を特定する解析を行う場合には、上記いずれかの裏面電極４０と表面電極２０，３０との間に電圧を印加して解析を行ってもよい。このようにしても、半導体装置１の特定の領域に対して高精度で不良解析を行うことができる。
【００２７】
（５）  裏面１０ｂの平面形状は四角形であり、複数箇所のそれぞれは四角形の四隅のいずれかに設けられていてもよい。このようにすれば、たとえば半導体装置１において半導体層１０が薄く形成されている場合であっても、複数の裏面電極４０と表面電極２０，３０との間に電圧を印加して解析することにより表面１０ａおよび表面１０ａに平行な方向においてより均一に電流を流すことができる。
【００２８】
（６）  研磨面５０の平均粗さ（Ｒａ）は、０．１μｍ以下であるのが好ましい。このようにすれば、半導体層１０に入射される光または半導体層１０の内部における発光が研磨面５０において乱反射して、解析精度が低下することを防止することができる。
【００２９】
[本願発明の実施形態の詳細]
次に、本発明の実施の形態の詳細について説明する。
【００３０】
図１を参照して、本実施の形態に係る半導体装置の処理方法について説明する。本実施の形態に係る半導体装置の処理方法は、半導体層１０と、表面電極２０，３０と、裏面電極４０とを含む半導体装置１を準備する工程（Ｓ１０）と、裏面電極４０の一部を残すとともに、半導体層１０を露出させる工程（Ｓ２０）と、裏面１０ｂ側から半導体装置１に対する処理を行う工程（Ｓ３０）とを備える。
【００３１】
まず、半導体装置１を準備する（工程（Ｓ１０））。本実施の形態に係る半導体装置１は任意の縦型半導体装置であればよく、たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、珪素（Ｓｉ）、ヒ化ガリウム（ＧａＡｓ）およびリン化インジウム（ＩｎＰ）などの半導体材料からなる縦型半導体装置とすることができる。また、半導体装置１は、縦型半導体装置である限りにおいて、光デバイス、電子デバイスのいずれであってもよい。本実施の形態に係る半導体装置１は、たとえば炭化珪素からなるＭＯＳＦＥＴである。
【００３２】
半導体装置１は、ＭＯＳＦＥＴの単位セル構造ＣＬを複数有している。図２および図３を参照して、半導体装置１は、単位セル構造ＣＬにおいて、半導体層１０と、ゲート酸化膜１７と、層間絶縁膜１８と、ゲート電極２１と、ソース電極３１と、ソース配線３２と、ドレイン電極４０とを有している。
【００３３】
半導体層１０は、表面１０ａおよび表面１０ａの反対側に位置する裏面１０ｂを含んでいる。半導体層１０は、裏面１０ｂと裏面１０ｂの反対側に位置する第１の主面１１ａとを有するベース基板１１と、第１の主面１１ａ上に形成されており、表面１０ａを有する炭化珪素エピタキシャル層１２とを含んでいる。
【００３４】
ベース基板１１は、炭化珪素単結晶からなる。ベース基板１１は、任意の寸法を有していればよく、たとえば外径が５０ｍｍ以上であって、たとえば厚みが５０μｍ以上１０００μｍ以下である。
【００３５】
炭化珪素エピタキシャル層１２は、ｎ型を有するドリフト領域１３と、ｐ型を有するボディ領域１４と、ｎ型を有するソース領域１５と、ｐ型を有するコンタクト領域１６とを有している。炭化珪素エピタキシャル層１２の膜厚は、たとえば５μｍ以上５０μｍ以下である。なお、図２において、炭化珪素エピタキシャル層１２におけるドリフト領域１３等の各構成は図示しない（図５および図７においても同様に各構成は図示しない）。
【００３６】
ボディ領域１４は表面１０ａを部分的に構成している。ボディ領域１４は表面１０ａ上においてドリフト領域１３を取り囲んでいる。ドリフト領域１３の不純物濃度はたとえば５×１０１５ｃｍ−3程度であり、ボディ領域１４の不純物濃度は、たとえば１×１０18ｃｍ−3程度である。ソース領域１５はボディ領域１４に接している。ソース領域１５は表面１０ａを部分的に構成している。ソース領域１５は表面１０ａ上においてボディ領域１４を取り囲んでいる。コンタクト領域１６は上部表面Ｐ２を部分的に構成している。コンタクト領域１６はボディ領域１４の不純物濃度よりも高い不純物濃度を有している。
【００３７】
ゲート酸化膜１７は、表面１０ａ上においてボディ領域１４を被覆している。ゲート電極２１はゲート酸化膜１７上に設けられている。層間絶縁膜１８はゲート電極２１を覆っている。ゲート酸化膜１７および層間絶縁膜１８は、表面１０ａ上においてソース領域１５およびコンタクト領域１６の各々を露出する開口部を有する。この開口部においてソース電極３１は、ソース領域１５およびコンタクト領域１６の各々にオーミック接合している。
【００３８】
ゲート電極２１は、表面１０ａ上において、一方のソース領域１５上から他方のソース領域１５上にまで延在するようにゲート酸化膜１７上に接触して形成されている。ゲート電極２１は、炭化珪素エピタキシャル層１２との間にゲート酸化膜１７を挟むようにゲート酸化膜１７に接触して形成されている。ゲート電極２１は、不純物が添加されたポリシリコンやＡｌなどの導電体からなっている。
【００３９】
ソース電極３１は、表面１０ａ上において、ソース領域１５およびコンタクト領域１６と接触するように形成されている。ソース電極３１は、たとえばＴｉＡｌＳｉ（チタンアルミニウムシリサイド）合金またはＮｉＳｉ（ニッケルシリサイド）合金などからなり、Ｎｉ、ＴｉおよびＡｌのうち少なくとも一種の金属と、シリコン（Ｓｉ)とを含んでいる。
【００４０】
ソース配線３２は、層間絶縁膜１８およびソース電極３１を覆うように形成されている。ソース配線３２は、たとえばＡｌなどの導電体からなっており、ソース電極３１を介してソース領域１５と電気的に接続されている。
【００４１】
ドレイン電極４０は、半導体層１０の裏面１０ｂ上に形成されている。ドレイン電極４０は半導体層１０の裏面１０ｂにオーミック接合している。ドレイン電極４０は、たとえば導電性を有し、炭化珪素からなるベース基板１１にオーミック接合可能な材料で構成されており、たとえばニッケルシリサイド（ＮｉＳｉ）合金などを含む。ドレイン電極４０の積層膜厚は、たとえば０．０１μｍ以上２．０μｍ以下であり、たとえば１．０μｍ程度である。
【００４２】
半導体装置１において、個々のＭＯＳＦＥＴ単位セル構造ＣＬに形成されたゲート電極２１は、それぞれゲートパッドとしての第１表面電極２０に接続されている。また、半導体装置１において、個々のＭＯＳＦＥＴ単位セル構造ＣＬに形成されたソース配線３２は、それぞれソースパッドとしての第２表面電極３０に接続されている。一方、半導体装置１において個々のＭＯＳＦＥＴ単位セル構造ＣＬに形成されたドレイン電極４０は、裏面１０ｂ上に一体として形成されており、ドレインパッドとしての裏面電極４０を形成している。
【００４３】
本実施の形態において、本工程（Ｓ１０）では、半導体装置１は個片化された１つのチップとして準備される。表面１０ａを平面視したときの半導体装置１の平面形状は、四角形である。半導体装置１の平面寸法は、たとえば３ｍｍ×３ｍｍである。
【００４４】
次に、半導体層１０を露出させる（工程（Ｓ２０））。具体的には、裏面電極４０であるドレイン電極４０の少なくとも一部を半導体層１０側に凸となる球面状に研磨することにより、ドレイン電極４０を部分的に除去し、ドレイン電極４０を除去した領域において半導体層１０の裏面１０ｂ側を露出させる。
【００４５】
図４を参照して、半導体装置１に対する研磨は、たとえばディンプルグラインダーを用いて実施する。具体的には、まず、所定の半径（Ｒ：図７参照）を有する円形の研磨ホイール１１０を準備する。次に、ドレイン電極４０を研磨可能なように、試料台１２０に半導体装置１を固定する。試料第１２０は回転可能に設けられている。次に、ダイヤモンドペースト等を研磨剤１３０として用いて、試料台１２０を回転させながら研磨ホイール１１０を回転させて、ドレイン電極４０および半導体層１０を研磨する。このとき、半導体装置１の中心部（Ｃ１：図６および図７参照）上に研磨ホイール１１０の回転中心（Ｃ２：図７参照）を配置して、研磨を実施する。
【００４６】
これにより、図５を参照して、半導体層１０の裏面１０ｂ側に研磨面５０を形成して、半導体層１０を露出することができる。さらに、図６を参照して、裏面１０ｂの四隅にドレイン電極４０（裏面電極４０）を部分的に残すことができる。
【００４７】
このとき、研磨面５０は、半導体装置１の中心部（Ｃ１：図６および図７）において裏面１０ｂに対して最も深い位置（半導体層１０の厚み方向において最も深い位置）に形成されている。また、研磨面５０は、ドレイン電極４０が部分的に残されている外周部を除いて、半導体層１０に形成されている。異なる観点から言えば、裏面１０ｂ側において、研磨面５０で規定されたディンプルがドレイン電極４０から半導体層１０にまで達するように形成されている。
【００４８】
研磨面５０には、半導体装置１の平面寸法やドレイン電極４０の厚みなどに応じて適当な形状（寸法）が存在する。つまり、後述する後の工程（Ｓ３０）において高精度で不良解析を行うためには、研磨面５０を所定の形状（寸法）とする必要がある。研磨面５０の形状（寸法）は、研磨ホイール１１０の半径により決定される。
【００４９】
たとえば、半径が短い研磨ホイール１１０を用いてドレイン電極４０を裏面１０ｂの四隅に部分的に残すように研磨を行うと、研磨面５０は半導体層１０において裏面１０ｂに対してより深くまで形成される。この場合、研磨面５０において、裏面１０ｂの外周部に近傍（ドレイン電極４０の近傍）に位置する領域と裏面１０ｂの中心部（Ｃ１：図７）に位置する領域との間で、裏面１０ｂに対する研磨面５０の深さ（ディンプル深さ）の差が大きくなる。当該差が、たとえば後の工程（Ｓ３０）においてエミッション発光解析を行う際に発光を捕える光学顕微鏡の焦点深度よりも大きい場合には、解析中に面内で焦点ずれが生じてしまい、発光検出の空間分解能が低下してしまう。
【００５０】
一方、半径が長い研磨ホイール１１０を用いてドレイン電極４０を裏面１０ｂの四隅に部分的に残すように研磨を行うと、研磨面５０は半導体層１０において裏面１０ｂに対して浅く形成される。この場合、ドレイン電極４０は、裏面１０ｂにおいて外周端部だけでなくより広い領域に渡って残りやすい。
【００５１】
つまり、本工程（Ｓ２０）では、後の工程（Ｓ３０）において高精度の不良解析を可能とする研磨面５０を形成するために、半導体装置１の平面寸法やドレイン電極４０の厚みなどに応じて適当な半径を有する研磨ホイール１１０を選択する必要がある。
【００５２】
図７および図８を参照して、後の工程（Ｓ３０）において解析の妨げにならない程度に裏面１０ｂ上にドレイン電極４０を残す観点から、裏面１０ｂを平面視したときの研磨面５０の半径Ａ（ディンプル半径）は、半径Ａｍｉｎ以上半径Ａｍａｘ以下に設けられるのが好ましい。
【００５３】
本実施の形態において、最小ディンプル半径Ａｍｉｎは、半導体装置１の平面形状（正方形）を規定する１辺の長さＸの半分とすればよい。この場合の研磨面５０（異なる観点から言えばディンプル）は、その外周端が裏面１０ｂに内接する円をなしている。一方、最大ディンプル半径Ａｍａｘは、半導体装置１の平面形状（正方形）の対頂点を結ぶ対角線の長さＸ√２の半分とすればよい。この場合の研磨面５０（異なる観点から言えばディンプル）は、その外周端が裏面１０ｂに外接する円をなしている。つまり、ディンプル半径Ａは、Ｘ／２≦Ａ≦Ｘ√２／２の関係式を満たしているのが好ましい。
【００５４】
さらに、図７を参照して、裏面１０ｂに対する研磨面５０の最大深さＤｍａｘ（最大ディンプル深さ）は、上述した最小ディンプル半径Ａｍｉｎと、最大ディンプル半径Ａｍａｘと、研磨ホイール１１０の半径Ｒとを用いて、Ｒ（１−ｃｏｓ（ａｒｃｓｉｎ（Ａｍａｘ／Ｒ））≦Ｄ≦Ｒ（１−ｃｏｓ（ａｒｃｓｉｎ（Ａｍｉｎ／Ｒ））の関係式を満たすように設けられるのが好ましい。
【００５５】
つまり、上記の関係式を満たす研磨ホイール１１０の半径Ｒを選択することで、裏面１０ｂにおいてドレイン電極４０（裏面電極４０）を残す領域を裏面１０ｂの四隅に限定することができる。そのため、裏面１０ｂの四隅にドレイン電極４０（裏面電極４０）を部分的に残しながら、その他の裏面１０ｂ上の大部分の領域においてドレイン電極４０を除去して半導体層１０を露出させることができる。
【００５６】
なお、上記の関係式を満たす研磨ホイール１１０の半径Ｒを選択することで、裏面１０ｂにおいてドレイン電極４０（裏面電極４０）を残す領域を裏面１０ｂの四隅に限定しながら、裏面１０ｂに対する研磨面５０の深さの分布を小さくすることもできる。この場合、たとえば研磨ホイール１１０の半径Ｒを長くすることにより、裏面１０ｂに対する研磨面５０の最大深さＤｍａｘ（最大ディンプル深さ）を浅くすることができ、研磨面５０の深さの分布を小さくすることができる。つまり、研磨面５０は、裏面１０ｂと交差するように設けられている（外周部においてディンプル深さが０である）ため、最大深さＤｍａｘ（最大ディンプル深さ）を小さくすれば、裏面１０ｂに対する研磨面５０の深さの分布を小さくすることができる。
【００５７】
次に、裏面１０ｂ側から半導体装置１に対する処理を行う（工程（Ｓ３０））。具体的には、図９を参照して、半導体装置１に対し、たとえばエミッション発光解析、エレクトロルミネッセンス発光解析等の発光解析やＩＲ−ＯＲＢＩＲＣＨ解析等が実施される。エミッション発光解析の場合には、ドレイン電極４０と第１表面電極２０との間（端子１４０と端子１４１との間）、またはドレイン電極４０と第２表面電極３０との間（端子１４０と端子１４２との間）に電圧を印加して、電流リーク箇所においてホットエレクトロンや少数キャリアの再結合により生じる微弱な発光を検出系１５０により検出する。
【００５８】
このとき、ドレイン電極４０は裏面１０ｂの四隅に部分的に残されており、裏面１０ｂにおいて中心部から外周部に至る広範な領域では半導体層１０が露出している。そのため、エミッション解析において半導体装置１内に生じた微弱な発光は、半導体層１０が露出している領域においては半導体層１０を透過して裏面１０ｂ側に設けられた検出系１５０（光学顕微鏡、高感度ＣＣＤなど）により検出されることができる。この結果、半導体装置１においてＭＯＳＦＥＴ単位セル構造が形成されている領域の大部分を解析することができるため、より高精度で不良箇所の特定することができる。
【００５９】
なお、ＩＲ−ＯＲＢＩＲＣＨ解析を行う場合には、ドレイン電極４０と第１表面電極２０との間（端子１４０と端子１４１との間）、またはドレイン電極４０と第２表面電極３０との間（端子１４０と端子１４２との間）に電圧を印加した状態で、検出系に代えてレーザ発振器を用いて半導体装置１に対し赤外線レーザを照射し、ドレイン電極４０と第１表面電極２０との間、またはドレイン電極４０と第２表面電極３０との間に流れる電流の変化を計測すればよい。
【００６０】
次に、本実施の形態に係る半導体装置の処理方法の作用効果について説明する。
本実施の形態に係る半導体装置の処理方法では、半導体層１０を露出させる工程（Ｓ２０）において、ドレイン電極４０（裏面電極４０）を研磨することによって半導体層１０に形成される研磨面５０は、半導体層１０側に凸となる球面を含んでいる。そのため、研磨による加工深さ（Ｄｍａｘ：図５参照）は、裏面１０ｂの中心部において最も深く、裏面１０ｂの外周部において最も浅くなる。その結果、工程（Ｓ２０）によって、ドレイン電極４０の厚み（Ｔ：図２参照）や半導体装置１の平面寸法（Ｘ：図８参照）などに応じて研磨条件を適宜選択することにより、ドレイン電極４０を裏面１０ｂの外周端部の近傍にのみ残すことができる。つまり、工程（Ｓ１０）において準備される半導体装置１において、ＭＯＳＦＥＴの単位セル構造ＣＬは一般に外周端部以外の領域に周期的に配列されているが、工程（Ｓ２０）では当該単位セル構造ＣＬ上に形成されているドレイン電極４０の全体（あるいは少なくとも大部分）を除去することができる。
【００６１】
これにより、裏面１０ｂ側から半導体装置１に対する処理を行う工程（Ｓ３０）において、発光解析やＩＲ−ＯＲＢＩＲＣＨ解析を行う場合にも、ドレイン電極４０によって妨げられることなく半導体装置１を広範囲に渡って解析することができる。言い換えれば、半導体装置１に設けられた多数のＭＯＳＦＥＴ単位セル構造ＣＬの全体（あるいは少なくとも大部分）の中から不良箇所を高い精度で特定することができる。
【００６２】
また、平面形状が正方形である裏面１０ｂにおいて、四隅とその近傍領域にのみドレイン電極４０が残されている。そのため、裏面１０ｂの開口面積を大きく取ることができると同時に、ドレイン電極４０（裏面電極４０）と第１表面電極２０または第２表面電極３０との間に電圧を印加して解析することができるため、半導体層１０のより広い領域を解析対象とすることができる。
【００６３】
また、半導体装置１において不良箇所の発生領域が四隅の裏面電極４０のいずれかの近傍の領域内であることがあらかじめ分かっており、該領域内での詳細な位置を特定する解析を行う場合には、当該いずれかの裏面電極４０と表面電極２０，３０との間に電圧を印加して解析を行ってもよい。このようにしても、半導体装置１の特定の領域に対して高精度で不良解析を行うことができる。
【００６４】
本実施の形態において、露出させる工程（Ｓ２０）では研磨面５０は半導体層１０側に凸となる球面として形成されるが、研磨面５０は半導体層１０側に凸となる曲面として形成されても構わない。このようにしても、研磨による加工深さ（Ｄｍａｘ：図５参照）は、裏面１０ｂの中心部において最も深く、裏面１０ｂの外周部において最も浅いため、裏面１０ｂに対する研磨面５０の深さ（研磨による加工深さ（Ｄｍａｘ：図５参照））は、裏面１０ｂの中心部において最も深く、裏面１０ｂの外周部において最も浅くなる。その結果、ドレイン電極４０（裏面電極４０）を裏面１０ｂの外周端部の近傍にのみ残すことができる。これにより、裏面１０ｂ側から半導体装置１に対する処理を行う工程（Ｓ３０）において、発光解析やＩＲ−ＯＲＢＩＲＣＨ解析を行う場合にも、半導体装置１を広範囲に渡って解析することができ、高精度で不良箇所を特定することができる。
【００６５】
本実施の形態において、半導体装置１はダイシングされたチップとして準備されるが、これに限られるものではない。たとえば、図１０を参照して、半導体装置１は、ダイシングされる前のウエハ状態（半導体基板１００）として準備されていてもよい。つまり、半導体装置１は、半導体基板１００上においてダイシングライン１０２に囲まれるように複数形成されている半導体装置の形成領域１０１の１つであってもよい。このようにしても、露出させる工程（Ｓ２０）において半導体層１０に形成される研磨面５０を半導体層１０側に凸となる球面とすることができるため、たとえばウエハ上に形成されている半導体装置１を処理対象とする場合であっても、処理対象とする半導体装置１（半導体装置の形成領域１０１）のみを研磨加工することも可能である。つまり、本実施の形態に係る半導体装置の処理方法は、ウエハ状態にある半導体装置１に対しても適用することができる。
【００６６】
本実施の形態において、半導体装置１の平面形状は正方形であったが、これに限られるものではない。たとえば、長さがＸである長辺と長さがＹである短辺とからなる長方形であってもよい。この場合、ディンプル半径Ａは、Ｘ／２≦Ａ≦｛（Ｘ／２）２＋（Ｙ／２）２｝１／２とするのが好ましい。このようにすれば、本実施の形態に係る半導体装置の処理方法と同様の効果を奏することができる。
【実施例】
【００６７】
次に、本実施の形態の実施例について説明する。
（試料）
まず、平面寸法（チップサイズ）が３μｍ平方であり、裏面電極の厚みが１．０μｍである半導体装置を準備する。次に、半径が３００ｍｍの研磨ホイールを準備する。ここで、研磨ホイールの半径の選択は、具体的には以下のようにして行った。
【００６８】
はじめに、上述した研磨面の最大深さＤｍａｘ（最大ディンプル深さ）に関する関係式（Ｒ（１−ｃｏｓ（ａｒｃｓｉｎ（Ａｍａｘ／Ｒ））≦Ｄ≦Ｒ（１−ｃｏｓ（ａｒｃｓｉｎ（Ａｍｉｎ／Ｒ）））に基づいて、研磨ホイールの半径Ｒを５ｍｍ以上５００ｍｍ以下としたときの最大ディンプル深さＤｍａｘを見積もった。このとき、該研磨ホイールを用いて、研磨面（異なる観点から言えばディンプル）の外周端が裏面に内接する円をなすように（ディンプル半径Ａが最小ディンプル半径Ａｍｉｎを示すように）研磨するときの最大ディンプル深さＤｍａｘの見積値と、研磨面（異なる観点から言えばディンプル）の外周端が裏面に外接する円をなすように（ディンプル半径Ａが最大ディンプル半径Ａｍａｘを示すように）研磨するときの最大ディンプル深さＤｍａｘの見積値とを算出した。
【００６９】
さらに、ディンプル深さＤが裏面電極の膜厚以上となる領域（つまり、半導体層が露出している領域）の半径を見積もった。
【００７０】
見積もりの結果から、半径Ｒが３００ｍｍである研磨ホイールを用いてディンプル半径Ａが最大ディンプル半径Ａｍａｘを示すように研磨するとき、最大ディンプル深さＤｍａｘは７．５μｍとなり、ディンプル深さＤが裏面電極の膜厚以上となる領域の半径は１．９７５ｍｍとなる。この場合、研磨後に裏面上に残された裏面電極は、半導体装置の表面の面積（チップ面積）に対する面積比率でおよそ０．９５％程度となる。つまり、半導体装置の裏面の９９％以上の領域で半導体層が露出していることになる。
【００７１】
また、半径Ｒがよりも短い研磨ホイールを用いるほど、最大ディンプル深さＤｍａｘは深くなり、ディンプル深さＤが裏面電極の膜厚以上となる領域の半径は長くなる。一方、また、半径Ｒがより長い研磨ホイールを用いるほど、最大ディンプル深さＤｍａｘは浅くなり、ディンプル深さＤが裏面電極の膜厚以上となる領域の半径は短くなる。この傾向は、ディンプル半径ＡをＡｍｉｎ≦Ａ≦Ａｍａｘの範囲で選択する場合も同様である。
【００７２】
つまり、裏面に対する研磨面の深さの分布（異なる観点から言えば最大ディンプル深さ）が、半導体装置に対して処理する工程における許容範囲内である限りにおいて、半径Ｒの短い研磨ホイールを用いることにより、ディンプル深さＤが裏面電極の膜厚以上となる領域（つまり、半導体層が露出している領域）を広く形成することができることが確認された。
【００７３】
以上のように本発明の実施の形態および実施例について説明を行なったが、上述の実施の形態および実施例を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態および実施例に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
【産業上の利用可能性】
【００７４】
本発明は、ウエハ状態で半導体装置における不良箇所を特定するための半導体装置の処理方法に特に有利に適用される。
【符号の説明】
【００７５】
１  半導体装置
１０  半導体層
１０ａ  表面
１０ｂ  裏面
１１  ベース基板
１１ａ  第１の主面
１２  炭化珪素エピタキシャル層
１３  ドリフト領域
１４  ボディ領域
１５  ソース領域
１６  コンタクト領域
１７  ゲート酸化膜
１８  層間絶縁膜
２０，３０  表面電極（２０  第１表面電極、３０  第２表面電極）
２１  ゲート電極
２３  ゲート配線
３１  ソース電極
３２  ソース配線
４０  ドレイン電極（裏面電極）
５０  研磨面
１００  半導体基板
１０１  半導体装置の形成領域
１０２  ダイシングライン
１１０  研磨ホイール
１２０  試料台
１４０，１４１，１４２  端子
１５０  検出系
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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