(57)【要約】      （修正有）【課題】高いＭＣ比を実現することのできるスピンＭＯＳＦＥＴを提供する。【解決手段】半導体層と、半導体層上に設けられた強磁性層を有するソース電極およびドレイン電極と、チャネルとなる半導体層上に設けられたゲート絶縁膜とゲート電極と、を備えたスピンＭＯＳＦＥＴであって、ソース電極側の接合抵抗が前記ドレイン電極側の接合抵抗より大きく、スピンＭＯＳＦＥＴがｎチャネル型の場合は、ソース電極およびドレイン電極は、フェルミ面７０と価電子帯９０の上端とのギャップエネルギーＥｖの大きさが伝導帯８０の下端とフェルミ面７０とのギャップエネルギーＥｃの大きさより大きい強磁性体を含み、スピンＭＯＳＦＥＴがｐチャネル型の場合は、ソース電極およびドレイン電極は、フェルミ面７０と価電子帯９０の上端とのギャップエネルギーＥｖの大きさが伝導帯８０の下端とフェルミ面とのギャップエネルギーＥｃの大きさより小さい強磁性体を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層上に離間して設けられそれぞれが強磁性層を有するソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間のチャネルとなる前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えたスピンＭＯＳＦＥＴであって、
前記ソース電極側の接合抵抗が前記ドレイン電極側の接合抵抗より大きく、
前記スピンＭＯＳＦＥＴがｎチャネル型の場合は、前記ソース電極および前記ドレイン電極は、フェルミ面と価電子帯の上端とのギャップエネルギーの大きさが伝導帯の下端と前記フェルミ面とのギャップエネルギーの大きさより大きい強磁性体を含み、
前記スピンＭＯＳＦＥＴがｐチャネル型の場合は、前記ソース電極および前記ドレイン電極は、フェルミ面と価電子帯の上端とのギャップエネルギーの大きさが伝導帯の下端と前記フェルミ面とのギャップエネルギーの大きさより小さい強磁性体を含むスピンＭＯＳＦＥＴ。
【請求項２】
半導体層と、前記半導体層上に離間して設けられそれぞれが強磁性層を有するソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間のチャネルとなる前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えたスピンＭＯＳＦＥＴであって、
前記ソース電極側の接合抵抗が前記ドレイン電極側の接合抵抗より大きく、
前記ソース電極および前記ドレイン電極は、
前記スピンＭＯＳＦＥＴがｎチャネル型の場合は、Ｃｏ２ＦｅＡｌ１−ｘＳｉｘ（０．５≦ｘ≦１．０）、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉ（０．２５≦ｘ≦１．０）、Ｃｏ２ＭｎｘＴｉ１−ｘＧｅ（０≦ｘ≦０．５）、Ｃｏ２Ｃｒ１−ｘＦｅｘＡｌ（０．７５≦ｘ≦１．０）、およびＭｎ２ＣｏＳｎ、Ｃｏ２ＴｉＡｌの群から選択された少なくとも一つの磁性体を含み、
前記スピンＭＯＳＦＥＴがｐチャネル型の場合は、Ｃｏ２ＦｅＡｌ１−ｘＳｉｘ（０≦ｘ＜０．５）、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉ（０≦ｘ＜０．２５）、Ｃｏ２ＭｎｘＴｉ１−ｘＧｅ（０．５＜ｘ≦１．０）、Ｃｏ２Ｃｒ１−ｘＦｅｘＡｌ（０≦ｘ＜０．７５）、ＣｏＦｅＭｎＸ（ＸはＡｌ、Ｓｉ、Ｇｅ、Ｇａの群から選択された少なくとも１つの元素を表す）の群から選択された少なくとも一つの磁性体を含む、スピンＭＯＳＦＥＴ。
【請求項３】
前記ソース電極および前記ドレイン電極は、
前記スピンＭＯＳＦＥＴがｎチャネル型の場合は、Ｃｏ２ＦｅＡｌ１−ｘＳｉｘ（０．５≦ｘ≦１．０）およびＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（０．２５≦ｘ≦１．０）の群から選択された少なくとも一つの磁性体を含み、
前記スピンＭＯＳＦＥＴがｐチャネル型の場合は、Ｃｏ２ＦｅＡｌ１−ｘＳｉｘ（０≦ｘ＜０．５）およびＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（０≦ｘ＜０．２５）の群から選択された少なくとも一つの磁性体を含む、請求項１または２記載のスピンＭＯＳＦＥＴ。
【請求項４】
前記ドレイン電極の接合面積は、前記ソース電極の接合面積より１０％以上大きく、チャネル方向に対して平行な方向における前記ソース電極の長さが前記ドレイン電極の長さよりも短い請求項１乃至３のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項５】
前記ソース電極の直下には、不純物濃度が１×１０１７〜３×１０２０／ｃｍ３の範囲の不純物領域が設けられている請求項１乃至４のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項６】
前記ソース電極と前記半導体層との間に第１トンネル絶縁膜が設けられ、前記ドレイン電極と前記半導体層との間に第２トンネル絶縁膜が設けられ、前記第１トンネル絶縁膜の厚さが前記第２トンネル絶縁膜の厚さよりも１０％以上厚い請求項１乃至５のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項７】
前記第１および第２トンネル絶縁膜は、ＮａＣｌ構造を有するアルカリ土類酸化物、Ａｌ２Ｏ３、ＭｇＡｌ２Ｏ３、ＳｉＯ２、ＺｎＯ、ＭｇＡｌ２Ｏ３、（ＭｇｘＺｎ１−ｘ）Ｏ、ＡｌＮｘ、ＨｆＯ２、Ｚｒ２Ｏ３、Ｃｒ２Ｏ３、ＴｉＯ２、およびＳｒＴｉＯ３の群から選択された少なくとも一つの酸化物である請求項６記載のスピンＭＯＳＦＥＴ。
【請求項８】
前記ソース電極および前記ドレイン電極のうちの少なくとも一方は、前記半導体層上に設けられた第１強磁性膜と、前記第１強磁性膜上に設けられた非磁性金属膜と、前記非磁性金属膜上に設けられた第２強磁性膜とを備えたＧＭＲ素子である請求項１乃至７のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項９】
前記ソース電極の側面に設けられた強誘電体層と、前記強誘電体層に対して前記ソース電極と反対側に設けられた非磁性導電層と、を更に備え、前記ソース電極と前記非磁性導電層との間または前記半導体層と前記非磁性導電層との間に電圧を印加することで、前記ソース電極の前記強磁性層の磁化方向を書き換える請求項１乃至７のいずれかに記載のスピンＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果を考慮したスピンＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
トンネル型磁気抵抗効果（ＴＭＲ（Tunnneling MagnetoResistance effect)）素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ(Magnetic Random Access Memory)）に代表されるスピントロニクスは、次世代のＬＳＩへの応用として注目されている。
【０００３】
近年、ＭＲＡＭに限らず様々なスピンデバイスとしての可能性が拡がっているが、その一つにスピンＭＯＳ電界効果トランジスタ（ＦＥＴ(Field Effect Transistor)）が提案されている。
【０００４】
これは通常のＭＯＳＦＥＴにおいてソースおよびドレインの電極部分に強磁性体を用いたもので、これによりキャリアにスピンの自由度を付加することができる。この機能を利用することで、ＦＰＧＡ(Field Programmable Gate Array)のようなリコンフィギュアブル回路などへの応用が期待されている。
【０００５】
スピンＭＯＳＦＥＴを実現するためには、高い磁気電流比（ＭＣ比(Magnetocurrent ratio)）が必要である。ＭＣ比は、ソース電極およびドレイン電極の強磁性体のスピンの向きが平行の場合にチャネルを介してソース電極およびドレイン電極間に流れる電流をＩｐ、ソース電極およびドレイン電極の強磁性体のスピンの向きが反平行の場合にチャネルを介してソース電極およびドレイン電極間に流れる電流をＩａｐとしたとき、以下のように定義される。
【数１】
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【０００６】
このＭＣ比には電界効果が影響していることが明らかとなり、この電界効果を考慮して高いＭＣ比を実現することのできるスピンＭＯＳＦＥＴが望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２２５８３５号公報
【特許文献２】特開２００９−２００３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態は、高いＭＣ比を実現することのできるスピンＭＯＳＦＥＴを提供する。
【課題を解決するための手段】
【０００９】
本実施形態のスピンＭＯＳＦＥＴは、半導体層と、前記半導体層上に離間して設けられそれぞれが強磁性層を有するソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間のチャネルとなる前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えたスピンＭＯＳＦＥＴであって、前記ソース電極側の接合抵抗が前記ドレイン電極側の接合抵抗より大きく、前記スピンＭＯＳＦＥＴがｎチャネル型の場合は、前記ソース電極および前記ドレイン電極は、フェルミ面と価電子帯の上端とのギャップエネルギーの大きさが伝導帯の下端と前記フェルミ面とのギャップエネルギーの大きさより大きい強磁性体を含み、前記スピンＭＯＳＦＥＴがｐチャネル型の場合は、前記ソース電極および前記ドレイン電極は、フェルミ面と価電子帯の上端とのギャップエネルギーの大きさが伝導帯の下端と前記フェルミ面とのギャップエネルギーの大きさより小さい強磁性体を含む。
【図面の簡単な説明】
【００１０】
【図１】一実施形態によるスピンＭＯＳＦＥＴに用いられる強磁性体の特性を示すバンドギャップ図。
【図２】第１実施形態によるスピンＭＯＳＦＥＴを示す断面図。
【図３】第１実施形態のスピンＭＯＳＦＥＴの一具体例の上面図。
【図４】第１実施形態のスピンＭＯＳＦＥＴの他の具体例の上面図。
【図５】第１実施形態の第１変形例によるスピンＭＯＳＦＥＴを示す断面図。
【図６】電圧書き込み方法を説明する図。
【図７】第１実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図８】第１実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図９】第２実施形態によるスピンＭＯＳＦＥＴを示す断面図。
【図１０】第２実施形態の変形例によるスピンＭＯＳＦＥＴを示す断面図。
【図１１】第２実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図１２】第２実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図１３】第２実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図１４】第３実施形態によるスピンＭＯＳＦＥＴを示す断面図。
【図１５】第３実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図１６】第３実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図１７】第３実施形態のスピンＭＯＳＦＥＴの製造方法を説明する断面図。
【図１８】実施例１のデバイスの成膜構造を示す断面図。
【図１９】実施例１のデバイス構造を示す断面図。
【図２０】実施例１で測定したＬｏｃａｌ信号のバイアス電圧依存性を示す図。
【図２１】実施例２のスピンＭＯＳＦＥＴにおけるソース電極側およびドレイン電極側でのバイアス電圧と状態密度を示す模式図。
【図２２】ホイスラー合金Ｃｏ２ＦｅＡｌ１−ｘＳｉｘの状態密度から見積もったスピン分極率とバイアス電圧の関係を示す図。
【図２３】ホイスラー合金Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉの状態密度から見積もったスピン分極率とバイアス電圧の関係を示す図。
【発明を実施するための形態】
【００１１】
実施形態を説明する前に本発明に至った経緯について説明する。
【００１２】
これまで、スピンＭＯＳＦＥＴは電界効果を取り入れない条件において評価されてきた。しかし、現実的にはスピンＭＯＳＦＥＴには、電界が存在するため、電界効果を取り入れたスピンＭＯＳＦＥＴでの最良なデバイス構造や強磁性体材料を検討する必要がある。
【００１３】
本願の発明者達は、スピンＭＯＳＦＥＴにおいて電界効果を取り入れた評価を行った。その結果、メモリ機能として重要な指標となるＭＣ比が電界に依存することが明らかとなった。例えば、ＭＣ比の評価としてよく利用されるＬｏｃａｌ配置信号の評価では、ソース側からドレイン側へスピン電子を流した場合、ソース側の電界がドレイン側より大きい場合にＬｏｃａｌ信号が増大すること、すなわち高いＭＣ比を得ることできることを見出した。なお、本明細書では、ｎチャネルスピンＭＯＳＦＥＴの場合は、電子が半導体へ注入されるほうの電極をソース電極、電子が半導体から引抜かれるほうの電極をドレイン電極とする。また、ｐチャネルスピンＭＯＳＦＥＴの場合は、ホールが半導体へ注入されるほうの電極をソース電極、ホールが半導体から引抜かれるほうの電極をドレイン電極とする。
【００１４】
そこで、本願の発明者達は、多数キャリアの注入側の接合抵抗を検出側の接合抵抗よりも大きくしたデバイス構造を実現すれば、高いＭＣ比を有するスピンＭＯＳＦＥＴを実現できると、考えた。ここで、接合抵抗とは、半導体層上にソース電極およびドレイン電極が形成されている場合に、それぞれの電極から半導体層に向かう方向または半導体層から電極へ向かう方向における接合抵抗を意味する。
【００１５】
更に、スピン注入効率および検出効率の評価では、強磁性体の状態密度（ＤＯＳ（Density of state））が上記効率に影響していることを本願の発明者達は、見出した。これは、電界効果によってスピンの注入効率および検出効率が変化することを意味する。すなわち、ＭＣ比は、強磁性体の状態密度から見積もられるスピン分極率に影響される。ＤＯＳから見積もられるスピン分極率は電界に依存するため、先に示したＭＣ比の電界効果を考慮すると、注入側において高い電界状態でも大きなスピン分極率値を示す強磁性体材料が必要となる。そこで、本願の発明者達は、図１に示すように、フェルミ面７０と価電子帯９０の上端(Valence band maximum)とのギャプエネルギーＥｖが伝導帯８０の下端(Conduction band minimum)とフェルミ面７０とのキャップエネルギーＥｃよりも大きい強磁性体をｎチャネルスピンＭＯＳＦＥＴの電極として用いれば、電界効果がある場合でも高いスピン分極率が保持され、高いＭＣ比を実現することができると、考えた。具体的な材料として、以下の実施形態で説明する。なお、ｐチャネルスピンＭＯＳＦＥＴの場合は、ｎチャネルスピンＭＯＳＦＥＴの場合とは逆に、フェルミ面７０と価電子帯９０の上端とのギャプエネルギーＥｖが伝導帯８０の下端とフェルミ面７０とのキャップエネルギーＥｃよりも小さい強磁性体を用いる。
【００１６】
以上のことから、電界効果を取り入れたスピンＭＯＳＦＥＴにおいて、高いＭＣ比を実現するためには、最良のデバイス構造とともに電界効果を考慮した最適な強磁性体材料が必要となる。
【００１７】
本願発明者達は、上述したことを基づいて、高いＭＣ比を実現するのに好適なスピンＭＯＳＦＥＴの構造を見出した。この構造を、以下の実施形態で説明する。
【００１８】
実施形態を以下に図面を参照して説明する。
【００１９】
（第１実施形態）
第１実施形態によるスピンＭＯＳＦＥＴについて説明する。図２は第１実施形態によるスピンＭＯＳＦＥＴの構造を示す断面図である、この実施形態のスピンＭＯＳＦＥＴ１は、半導体層１０に離間して設けられたソース領域およびドレイン領域となる不純物領域１２、１４と、ソース領域１２とドレイン領域１４との間のチャネル領域となる半導体層１０の領域上に設けられたゲート絶縁膜１６と、このゲート絶縁膜１６上に設けられたゲート電極１７と、このゲート電極１７の側部に設けられた絶縁体からなるゲート側壁１８と、ソース領域１２上にトンネル絶縁膜２２を介して設けられた強磁性層からなるソース電極２４と、ドレイン領域１４上にトンネル絶縁膜２３を介して設けられた強磁性層からなるドレイン電極２５と、を備えている。スピンＭＯＳＦＥＴ１がｎチャネル型である場合には半導体層１０はｐ型半導体層でかつソース領域１２およびドレイン領域１４はｎ＋不純物領域である。スピンＭＯＳＦＥＴ１がｐチャネル型である場合には半導体層１０はｎ型半導体層でかつソース領域１２およびドレイン領域１４はｐ＋不純物領域である。
【００２０】
そして、本実施形態においては、ソース電極２４側の接合抵抗をドレイン電極側の接合抵抗よりも大きくするために、ソース電極２４の接合面積がドレイン電極２５の接合面積よりも小さくしている。ソース電極２４の接合面積を小さくすることで、ソース側の電界がドレイン側の電界より大きくなり、本願発明者達が見出した電界効果の影響によりＭＣ比が向上する。ソース電極２４の接合面積に対するドレイン電極２５の接合面積は、１．１倍以上であれば、ＭＣ比を向上させることができ、１．３倍以上であることがより好ましい。したがって、ソース電極２４側の接合抵抗はドレイン電極２５側の接合抵抗よりも１．１倍以上であることが好ましく、１．３倍以上であることがより好ましい。
【００２１】
ソース電極２４の接合面積を小さくする場合には、図３または図４に示したようにチャネル方向に対して平行な方向（すなわち、図３または図４に示すｘ軸方向）の長さを短くすることが望ましい。これにより、ソース電極２４とドレイン電極２５との間の距離がチャネル方向に対して均等にかつ最短距離で保持できるため、スピン緩和が場所に依存せず、一定に保たれ無駄なスピンの緩和を抑制することができる。なお、図３または図４は、ゲート側壁１８を省略した上面図である。
【００２２】
ソース電極２４またはドレイン電極２５直下のソース領域１２またはドレイン領域１４の不純物濃度は、低抵抗化のためには高濃度であることが望ましいが、高いＭＣ比を得るためには、空乏層を有する濃度がより望ましい。これにより、ソース電極１２側の電界がドレイン電極１４側の電界に比べてさらに大きくすることが可能となり、高いＭＣ比を実現することができる。
【００２３】
次に、本実施形態のスピンＭＯＳＦＥＴの動作について説明する。本実施形態においては、ソース電極２４となる強磁性層は磁化の方向が可変で、ドレイン電極２５となる強磁性層は磁化の方向が固定されている場合について説明するが、逆であってもよい。すなわち、ソース電極２４となる強磁性層は磁化の方向が固定され、ドレイン電極２５となる強磁性層は磁化の方向が可変であってもよい。ここで、磁化の方向が「可変」であるとは、書き込み電流を強磁性層に流したときに、書き込みの前後で、磁化の方向が変化可能であることを意味し、磁化の方向が「固定」されているとは、書き込みの前後で磁化の方向が変化しないことを意味する。なお、強磁性層２４、２５は共に、磁化方向が膜面に平行であるか、垂直であるとする。ここで、「膜面」とは、強磁性層が積層される方向に垂直な方向を意味する。
【００２４】
次に、書き込み方法について説明する。
【００２５】
まず、ソース電極２４となる強磁性層の磁化方向がドレイン電極２５となる強磁性層の磁化方向と反平行（逆方向）であるときに、ソース電極２４となる強磁性層の磁化方向をドレイン電極２５となる強磁性層の磁化方向に平行（同じ方向）にする場合の書き込み方法について説明する。この場合、ゲート電極１７に電圧を印加し、スピンＭＯＳＦＥＴ１をＯＮ状態にする。続いて、書き込み電流をソース電極２４からソース領域１２、トンネル絶縁膜２２、チャネル領域、ドレイン領域１４、およびトンネル絶縁膜２３を介してドレイン電極２５に電流を流す。このとき、電子流は電流と逆方向に流れる。ドレイン電極２５を通過した電子は、ドレイン電極となる強磁性層によってスピン偏極される。このスピン偏極された電子がドレイン電極２５からトンネル絶縁膜２３、ドレイン領域１４、チャネル領域、ソース領域、およびトンネル絶縁膜２２を介してソース電極２４に流れ、ソース電極２４となる強磁性層にスピントルクを及ぼし、ソース電極２４となる強磁性層の磁化方向をドレイン電極２５となる強磁性層の磁化方向と同じ方向にする。
【００２６】
ソース電極２４となる強磁性層の磁化方向がドレイン電極２５となる強磁性層の磁化方向に平行であるときに、ソース電極２４となる強磁性層の磁化方向をドレイン電極２５となる強磁性層の磁化方向と反平行にする場合の書き込み方法は、以下のように行う。この場合、ゲート電極１７に電圧を印加し、スピンＭＯＳＦＥＴ１をＯＮ状態にする。続いて、書き込み電流をドレイン電極２５からトンネル絶縁膜２３、ドレイン領域１４、チャネル領域、ソース領域１２、およびトンネル絶縁膜２２を介してソース電極２４に電流を流す。この場合、電子は、ソース電極２４から、トンネル絶縁膜２２、ソース領域１２、チャネル領域、ドレイン領域１４、およびトンネル絶縁膜２３を介してドレイン電極２５に流れる。ソース電極２４を通過した電子は、スピン偏極される。このスピン偏極された電子がソース電極２４からトンネル絶縁膜２２、ソース領域１２、チャネル領域、ドレイン領域１４、およびトンネル絶縁膜２３を介してドレイン電極２５に流れる。スピン偏極された電子のうち、ドレイン電極２５となる強磁性層の磁化方向に平行となる電子は、ドレイン電極２５となる強磁性層を通過する。スピン偏極された電子のうち、ドレイン電極２５となる強磁性層の磁化方向に反平行となる電子は、トンネル絶縁膜２３とドレイン電極２５となる強磁性層との界面で反射され、ドレイン領域１４、チャネル領域、ソース領域、およびトンネル絶縁膜２２を介してソース電極２４に流れ、ソース電極２４となる強磁性層にスピントルクを及ぼし、ソース電極２４となる強磁性層の磁化方向をドレイン電極２５となる強磁性層の磁化方向と反平行にする。
【００２７】
半導体層１０としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ等の半導体を用いることができる。
【００２８】
ゲート電極１７としては、各種の金属、ポリシリコン等の半導体等の導電材料を用いることができる。
【００２９】
トンネル絶縁膜２２、２３としては、ＮａＣｌ構造を有するアルカリ土類酸化物（例えばＭｇＯ）、Ａｌ２Ｏ３、ＭｇＡｌ２Ｏ３、ＳｉＯ２、ＺｎＯ、ＭｇＡｌ２Ｏ３、（ＭｇｘＺｎ１−ｘ）Ｏ、ＡｌＮｘ、ＨｆＯ２、Ｚｒ２Ｏ３、Ｃｒ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３を用いることができる。特に、ＭｇＯはスピンフィルター効果を利用することによるＭＣ比の向上が期待できるため、より望ましい。
【００３０】
スピンＭＯＳＦＥＴ１がｎチャネル型の場合、ソース電極２４およびドレイン電極２５の強磁性体層としては、図１で説明したように、フェルミ面７０と価電子帯９０の上端とのギャプエネルギーＥｖが伝導帯８０の下端とフェルミ面７０とのキャップエネルギーＥｃよりも大きい強磁性体が用いられる。
【００３１】
また、スピンＭＯＳＦＥＴ１がｐチャネル型の場合、ソース電極２４およびドレイン電極２５の強磁性体層としては、フェルミ面７０と価電子帯９０の上端とのギャプエネルギーＥｖが伝導帯８０の下端とフェルミ面７０とのキャップエネルギーＥｃよりも小さい強磁性体が用いられる。
【００３２】
このような強磁性体としては、スピンＭＯＳＦＥＴ１がｎチャネル型の場合は、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０．５≦ｘ≦１．０）、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉ（０．２５≦ｘ≦１．０）、Ｃｏ２ＭｎｘＴｉ１−ｘＧｅ（０≦ｘ≦０．５）、Ｃｏ２Ｃｒ１−ｘＦｅｘＡｌ（０．７５≦ｘ≦１．０）、およびＭｎ２ＣｏＳｎ、Ｃｏ２ＴｉＡｌの群から選択された少なくとも一つを用いることが好ましい。
【００３３】
また、スピンＭＯＳＦＥＴ１がｐチャネル型の場合は、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０≦ｘ＜０．５）、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉ（０≦ｘ＜０．２５）、Ｃｏ２ＭｎｘＴｉ１−ｘＧｅ（０．５＜ｘ≦１．０）、Ｃｏ２Ｃｒ１−ｘＦｅｘＡｌ（０≦ｘ＜０．７５）、ＣｏＦｅＭｎＸ（ＸはＡｌ、Ｓｉ、Ｇｅ、Ｇａから選択された少なくとも１つの元素を表す）の群から選択された少なくとも一つを用いることが好ましい。これらの強磁性体を用いることによって、高いスピン分極率を有するスピンＭＯＳＦＥＴを実現することができる。
【００３４】
また、ソース電極２４およびドレイン電極２５の少なくとも一方の電極として、ＧＭＲ(Giant magnetoresistance)素子を用いてもよい。例えば、図５に示す第１変形例によるスピンＭＯＳＦＥＴ１Ａのように、ソース電極２４Ａおよびドレイン電極２５Ａとして、ＧＭＲ素子を用いてもよい。この変形例のスピンＭＯＳＦＥＴ１Ａは、図２に示す第１実施形態のスピンＭＯＳＦＥＴ１において、ソース電極２４およびドレイン電極２５をそれぞれ、ソース電極２４Ａおよびドレイン電極２５Ａに置き換えた構造を有している。ソース電極２４Ａは、ソース領域１２側に設けられた強磁性膜２４１と、この強磁性膜２４１上に設けられた非磁性金属膜２４２と、この非磁性金属膜２４２上に設けられた強磁性膜２４２とを備えたＧＭＲ素子である。ドレイン電極２５Ａは、ドレイン領域１４側に設けられた強磁性膜２５１と、この強磁性膜２５１上に設けられた非磁性金属膜２５２と、この非磁性金属膜２５２上に設けられた強磁性膜２５２とを備えたＧＭＲ素子である。この場合、ソース電極２４Ａのソース領域１２側に設けられた強磁性膜２４１と、ドレイン電極２５Ａのドレイン領域１４側に設けられた強磁性膜２５１のそれぞれの磁化方向が平行かまたは反平行かによって、チャネルを通したソース電極２４Ａおよびドレイン電極間の抵抗が異なる。
【００３５】
このように、ソース電極およびドレイン電極を、強磁性膜／非磁性金属膜／強磁性膜からなる積層構造を有するＧＭＲ素子は、スピンの向きの書き換えにも利用することができるため、より望ましい。強磁性膜の材料としては、ホイスラー合金またはＣｏＦｅ合金を用い、非磁性金属膜にはＡｇまたはＣｕを用いることで高いＧＭＲ比を得ることができる。ホイスラー合金としては、トンネル絶縁膜上に形成した強磁性膜と同じものを用いる必要はなく、スピン分極率の高いホイスラー合金であれば特に限定はされない。ここで、強磁性膜の磁化は膜面に平行でも垂直でも良い。
【００３６】
このように、ＧＭＲ素子を用いることにより、ＧＭＲ比もＭＣ比として利用できるため、高いＭＣ比を有するスピンＭＯＳＦＥＴを得ることができる。
【００３７】
スピンの向きを書き換える方法としては、スピン注入磁化反転方式以外にも強誘電体を利用した電圧書き込み方式を適用しても良い。この場合、図６に示す第２変形例のように、強磁性層からなるソース電極２４の側部に強誘電体層２７を設け、この強誘電体層２７に対してソース電極２４と反対側に非磁性導電層２８を設け、さらにソース電極２４上に電極２９を設けた構成を有している。すなわち、非磁性導電層２８は、ソース電極２４の側部に設けられ、ソース電極２４と非磁性導電層２８との間に強誘電体層２７が設けられた構成を有している。このように構成されたソース電極において、電極２９と非磁性導電層２８との間またはソース領域１２と非磁性層２８との間に正（負）の電圧を印加することで、強誘電体層２７に接する強磁性層２４の界面の磁化方向が変化する。このとき、印加している電圧をゼロに戻すと、強磁性層２４は変化した磁化方向を保持した状態となる。この状態で、電極２９と非磁性導電層２８との間またはソース領域１２と非磁性導電層２８との間に負（正）の電圧を印加することで、強誘電体層２７に接する強磁性層２４の界面の磁化方向は反転する。このとき、印加している電圧をゼロに戻すと、強磁性層２４は反転した磁化方向を保持した状態となる。このように、電圧制御によってソース電極２４の強磁性層の磁化方向を書き換えることができる。
【００３８】
なお、本実施形態においては、図２に示すように、半導体層１０と強磁性層１２、１４との界面にはトンネル絶縁膜２２、２３が設けられている。しかし、半導体層１０と、強磁性層１２，１４とのコンダクタンスミスマッチが解消される構造であれば特にトンネル絶縁膜２２、２３を設けなくともよい。
【００３９】
次に、本実施形態のスピンＭＯＳＦＥＴの製造方法について図７乃至図９を参照して説明する。
【００４０】
まず、図７に示すように、半導体層１０上に絶縁材料膜を形成し、この絶縁材料膜上にゲート電極材料膜を形成する。続いて、ゲート電極材料膜および絶縁材料膜をゲート電極状にパターニングし、ゲート電極１７およびゲート絶縁膜１６とする。その後、ゲート電極１７をマスクとして、不純物を半導体層１０に注入した後、活性化のための熱処理を行い、ソース領域１２およびドレイン領域１４を形成する。続いて、ゲート電極１７の側部に絶縁体からなるゲート側壁１８を形成する。なお、ゲート側壁１８を形成した後に、半導体層１０に不純物を注入し、活性化してソース領域１２およびドレイン領域１４を形成してもよい。
【００４１】
次に、ソース領域１２およびドレイン領域１４の表面の自然酸化膜を除去し、絶縁材料膜３０および強磁性材料膜３２を順次形成する（図８）。
【００４２】
次に、半導体層１０上にレジスト（図示せず）を塗布し、リソグラフィー技術を用いて、ソース電極が形成される部分の面積が、ドレイン電極が形成される部分の面積より小さいレジストパターンを形成する。このレジストパターンをマスクとして、強磁性材料膜３２および絶縁材料膜３０をＲＩＥ(Reactive Ion Etching)法またはミリング法を用いてパターニングし、ソース電極２４およびドレイン電極２５を形成する。このとき、ソース電極２４とソース領域１２との間にトンネル絶縁膜２２が形成され、ドレイン電極２５とドレイン領域１４との間にトンネル絶縁膜２３が形成される。
【００４３】
最後に強磁性層２４、２５の上部およびゲート電極１７の上部にコンタクト電極（図示せず）をそれぞれ形成し、スピンＭＯＳＦＥＴを完成する。
【００４４】
以上説明したように、第１実施形態によれば、高いＭＣ比を実現することのできるスピンＭＯＳＦＥＴを得ることができる。
【００４５】
（第２実施形態）
第２実施形態によるスピンＭＯＳＦＥＴの断面を図９に示す。この第２実施形態のスピンＭＯＳＦＥＴ１Ｂは、図２に示す第１実施形態のスピンＭＯＳＦＥＴ１とは、以下の２点が異なっている。１点目は、ソース電極２４の接合面積をドレイン電極２５の接合面積と同じにしている。２点目はソース領域１２の不純物濃度をドレイン領域１４に比べて低くしている。すなわち、この第２実施形態のスピンＭＯＳＦＥＴ１Ｂは、ソース電極側の接合抵抗をドレイン電極側の接合抵抗に比べて大きくするために、ソース電極２４直下のソース領域１２となる不純物領域は不純物濃度が１０１９／ｃｍ３のオーダーとなるようにした。これは、通常のソース領域の高濃度不純物濃度（１０２０／ｃｍ３のオーダー）に比べて低濃度である。このように構成することで、ソース領域１２の空乏層幅を大きくすることが可能となる。これにより、ソース電極２４／トンネル絶縁膜２２／ソース領域１２／チャネル間での接合抵抗が、ドレイン電極側に比べて大きくなり、本願発明者達が見出した電界効果の影響によりＭＣ比を向上させることができる。なお、低濃度の不純物領域の不純物濃度は、１×１０１７／ｃｍ３以上３×１０２０／ｃｍ３以下であることが好ましい。
【００４６】
なお、この第２実施形態においては、ソース領域１２の不純物濃度を低濃度にしているため、ソース電極２４の接合面積がドレイン電極２５の接合面積と同じになっている。しかし、図１０に示す第２実施形態の変形例のように、ソース電極２４の接合面積をドレイン電極２５の接合面積よりも小さくしてもよい。電界効果を考慮するとソース電極２４の接合面積がドレイン電極２５の接合面積に比べて小さいほうが、高いＭＣ比を実現できるため、より望ましい。
【００４７】
上記低濃度な不純物領域は、ソース領域１２およびドレイン領域１４の両方の領域に設けてもよいが、本実施形態のように、ソース領域１２に設け、ドレイン領域１４は通常の高濃度な不純物領域とすることがより望ましい。
【００４８】
この第２実施形態のように構成することにより、スピンＭＯＳＦＥＴ全体の低抵抗化による低消費電力化が可能となる。
【００４９】
また、この第２実施形態においては、第１実施形態で説明した場合と同様に、スピンＭＯＳＦＥＴ１Ｂがｎチャネル型の場合は、ソース電極２４およびドレイン電極２５の強磁性体層としては、図１で説明したように、フェルミ面７０と価電子帯９０の上端とのギャプエネルギーＥｖが伝導帯８０の下端とフェルミ面７０とのキャップエネルギーＥｃよりも大きい強磁性体が用いられる。また、スピンＭＯＳＦＥＴ１Ｂがｐチャネル型の場合は、ソース電極２４およびドレイン電極２５の強磁性体層としては、フェルミ面７０と価電子帯９０の上端とのギャプエネルギーＥｖが伝導帯８０の下端とフェルミ面７０とのキャップエネルギーＥｃよりも小さい強磁性体が用いられる。
【００５０】
また、図５に示す第１実施形態の変形例と同様に、ソース電極２４およびドレイン電極２５の少なくとも一方の電極として、ＧＭＲ(Giant magnetoresistance)素子を用いてもよい。このように、ＧＭＲ素子は、スピンの向きの書き換えにも利用することができるため、より望ましい。更に高いスピン分極率が保持できるため、高いＭＣ比を有するスピンＭＯＳＦＥＴを得ることができる。
【００５１】
スピンの向きを書き換える方法としては、スピン注入磁化反転方式以外にも強誘電体を利用した電圧書き込み方式を適用しても良い。この場合、図６に示す第１実施形態の第２変形例のような構成のソース電極を用いる。
【００５２】
なお、本実施形態においては、図９に示すように、半導体層１０と強磁性層１２、１４との界面にはトンネル絶縁膜２２、２３が設けられている。しかし、半導体層１０と、強磁性層１２，１４とのコンダクタンスミスマッチが解消される構造であれば特にトンネル絶縁膜２２、２３を設けなくともよい。
【００５３】
次に、第２実施形態のスピンＭＯＳＦＥＴの製造方法について図１１乃至図１３を参照して説明する。
【００５４】
まず、図１１に示すように、周知の方法を用いて、半導体層１０上にゲート絶縁膜１６およびゲート電極１７を形成する。
【００５５】
続いて、ドレイン領域の形成部分を例えばレジストからなるマスクで覆う。その後、不純物をイオン注入し、活性化のためのアニールを行ってソース領域となる不純物領域１２を形成する（図１２）。
【００５６】
次に、ソース領域１２を例えば、レジスト等でマスクする。その後、ドレイン領域の形成部分に不純物をイオン注入し、活性化のためのアニールを行うことにより、ソース領域１２より濃い不純物濃度を有するドレイン領域１４を形成する。なお、ソース領域となる不純物領域１２の活性化アニールはドレイン領域１４の活性化アニールと一緒に行っても良い。その後、ゲート電極１７の側部に絶縁体からなるゲート側壁１８を形成する（図１３）。なお、ゲート側壁１８は、ソース領域１２およびドレイン領域１４を形成するための不純物をイオン注入する前に行ってもよい。
【００５７】
次に、第１実施形態と同様に、ソース電極２４およびドレイン電極２５の形成領域となるソース領域１２およびドレイン領域１４の表面の自然酸化膜を除去し、絶縁材料膜および強磁性材料膜を順次形成する。続いて、半導体層１０上にレジスト（図示せず）を塗布し、リソグラフィー技術を用いて、ソース電極形状およびドレイン電極形状のレジストパターンを形成する。このレジストパターンをマスクとして、上記強磁性材料膜および絶縁材料膜をＲＩＥ法またはミリング法を用いてパターニングし、ソース電極２４およびドレイン電極２５を形成する。このとき、ソース電極２４とソース領域１２との間にトンネル絶縁膜２２が形成され、ドレイン電極２５とドレイン領域１４との間にトンネル絶縁膜２３が形成される。
【００５８】
最後に強磁性層２４、２５の上部およびゲート電極１７の上部にコンタクト電極（図示せず）をそれぞれ形成し、スピンＭＯＳＦＥＴ１Ｂを完成する。
【００５９】
以上説明したように、第２実施形態も第１実施形態と同様に、高いＭＣ比を実現することのできるスピンＭＯＳＦＥＴを得ることができる。
【００６０】
（第３実施形態）
第３実施形態によるスピンＭＯＳＦＥＴについて図１４を参照して説明する。図１４は第３実施形態のスピンＭＯＳＦＥＴ１Ｃを示す断面図である。
【００６１】
この第３実施形態のスピンＭＯＳＦＥＴ１Ｃは、図２に示す第１実施形態のスピンＭＯＳＦＥＴ１において、ソース電極２４側のトンネル絶縁膜２２の厚さをドレイン電極２５側のトンネル絶縁膜２３の厚さに比べて厚くしている。ソース電極２４側のトンネル絶縁膜２２の厚さは、ドレイン電極２５側のトンネル絶縁膜２３の厚さの１．１倍以上であることが好ましい。また、低抵抗化のために、ソース電極２４側のトンネル絶縁膜２２の厚さは、ドレイン電極２５側のトンネル絶縁膜２３の厚さの２倍以下であることが好ましい。
【００６２】
このような構成とすることにより、ソース電極２４側の接合抵抗がドレイン電極側に比べて大きくなるため、本願発明者達が見出した電界効果によりＭＣ比を向上させることができる。
【００６３】
なお、この第３実施形態においては、第１実施形態と同様に、ソース電極２４の接合面積がドレイン電極２５の接合面積よりも小さくなっているが、同じ接合面積であってもよい。
【００６４】
また、この第３実施形態において、図５に示す第１実施形態の変形例と同様に、ソース電極２４およびドレイン電極２５の少なくとも一方の電極として、ＧＭＲ(Giant magnetoresistance)素子を用いてもよい。このように、ＧＭＲ素子は、スピンの向きの書き換えにも利用することができるため、より望ましい。更に高いスピン分極率が保持できるため、高いＭＣ比を有するスピンＭＯＳＦＥＴを得ることができる。
【００６５】
スピンの向きを書き換える方法としては、スピン注入磁化反転方式以外にも強誘電体を利用した電圧書き込み方式を適用しても良い。この場合、図６に示す第１実施形態の第２変形例のような構成のソース電極を用いる。
【００６６】
なお、第３実施形態においては、図１４に示すように、半導体層１０と強磁性層１２、１４との界面にはトンネル絶縁膜２２、２３が設けられている。しかし、半導体層１０と、強磁性層１２，１４とのコンダクタンスミスマッチが解消される構造であれば特にトンネル絶縁膜２２、２３を設けなくともよい。
【００６７】
次に、第３実施形態のスピンＭＯＳＦＥＴ１Ｃの製造方法について図１５乃至図１７を参照して説明する。
【００６８】
まず、図１５に示すように、半導体層１０上にゲート絶縁材料膜を形成し、この絶縁材料膜上にゲート電極材料膜を形成する。続いて、ゲート電極材料膜および絶縁材料膜をゲート電極状にパターニングし、ゲート電極１７およびゲート絶縁膜１６とする。その後、ゲート電極１７をマスクとして、不純物を半導体層１０に注入した後、活性化のための熱処理を行い、ソース領域１２およびドレイン領域１４を形成する。続いて、ゲート電極１７の側部に絶縁体からなるゲート側壁１８を形成する。なお、ゲート側壁１８を形成した後に、半導体層１０に不純物を注入し、活性化してソース領域１２およびドレイン領域１４を形成してもよい。
【００６９】
次に、ドレイン領域１４を図示しない例えばレジストからなるマスクで覆う。続いて、ソース領域１２の表面の自然酸化膜を除去し、その後、トンネル絶縁膜２２、強磁性層２４を順次形成する。半導体層１０上にレジスト（図示せず）を塗布し、ステッパーを用いて、ソース電極２４が形成される領域以外の強磁性層をＲＩＥ法またはミリング法により除去し、ＳｉＯ２からなる保護膜３４を形成してリフトオフを行う（図１６参照）。
【００７０】
次に、半導体層１０上にレジスト（図示せず）を塗布し、ステッパーを用いて、ドレイン電極の形成領域以外はレジストで保護するようにパターニングし、ドレイン領域１４の表面の自然酸化膜を除去し、トンネル絶縁膜２３および強磁性層からなるドレイン電極２５を順次形成する。ここで、トンネル絶縁膜２３の厚さは、トンネル絶縁膜２２より薄く形成することで、ソース電極２４の接合抵抗をドレイン電極２５の接合抵抗より大きくすることができる。続いて、半導体層１０上にレジストを塗布し、ステッパーを用いて、ドレイン電極２５が形成される領域以外の強磁性層をＲＩＥ法またはミリング法により除去し、ＳｉＯ２保護膜３６を形成し、リフトオフを行う（図１７参照）。この製造方法では、ソース電極２４をドレイン電極２５より先に形成したが、ドレイン電極２５を先に形成してもよい。
【００７１】
最後に強磁性層２４、２５の上部およびゲート電極１７の上部にコンタクト電極（図示せず）をそれぞれ形成し、スピンＭＯＳＦＥＴ１Ｃを完成する。
【００７２】
以上説明したように、第２実施形態も第１実施形態と同様に、高いＭＣ比を実現することのできるスピンＭＯＳＦＥＴを得ることができる。
【００７３】
なお、以上説明した各実施形態を２つ以上組み合わせてもよい。これにより電界効果の相乗効果によって、高いＭＣ比を備えたスピンＭＯＳＦＥＴを得ることができる。
【００７４】
以下、実施例を詳細に説明する。
【００７５】
（実施例１）
実施例１として、デバイスを作成し、このデバイスに対してテストを行う。このデバイスは以下のように形成される。支持基板４１と、埋め込み絶縁膜４２と、ｎ＋−Ｓｉ（００１）層４３と、がこの順序で積層されたＳＯＩ(Si on insulator)基板４０を用意する。ｎ＋-Ｓｉ（００１）層４３上に、厚さが１ｎｍのＭｇＯからなるトンネル絶縁層４５を形成する。このトンネル絶縁層４５上に厚さが１５ｎｍのＣｏＦｅからなる強磁性層４７を形成する（図１８）。各層の作製には超高真空スパッタ装置を用いる。
【００７６】
次に、強磁性層４７上にレジスト（図示せず）を塗布し、リソグラフィー技術を用いて電極ＦＭ１および電極ＦＭ２の形状のレジストからなるマスクを形成する。このマスクを用いて、強磁性層４７およびトンネル絶縁層４５をミリング法によりパターニングする。このとき、電極ＦＭ１が形成される領域には、トンネル絶縁層４５ａと強磁性層４７ａとの積層構造が形成され、電極ＦＭ１が形成される領域には、トンネル絶縁層４５ｂと強磁性層４７ｂとの積層構造が形成される（図１９）。続いて、上記レジストからなるマスクを除去した後、再度レジスト（図示せず）を塗布し、リソグラフィー技術を用いてチャネル領域の形状のレジストからなるマスクを形成する。このマスクを用いてチャネルとなるｎ＋-Ｓｉ（００１）層４３をＲＩＥ法によりパターニングする。このとき図１９に示すように、ｎ＋-Ｓｉ（００１）層４３は幅が１００μｍとなる形状にパターニングされる。その後、ＳｉＯ２からなる保護膜（図示せず）を形成し、リフトオフを行い、ｎ＋-Ｓｉ（００１）層４３は幅方向の側面に、ＳｉＯ２からなる保護膜（図示せず）を形成する。最後に、強磁性層４７ａ、４７ｂのそれぞれの上部に、上部電極として、厚さが５０ｎｍのＴｉ層と、厚さが１５０ｎｍのＡｕ層との積層構造を形成する（図１９）。ここで、チャネル幅は１００μｍ、強磁性層４７ａ、４７ｂのチャネル方向に平行な方向の長さは電極ＦＭ１が０．５μｍ、電極ＦＭ２が２．０μｍの大きさとする（図１９）。
【００７７】
電極ＦＭ１をソース電極、電極ＦＭ２をドレイン電極とし、ソース電極から電子を注入した場合をＶｂｉａｓ＜０としたとき、電極ＦＭ１と電極ＦＭ２のスピンが、外部磁場によって平行から反平行になった場合において、電極ＦＭ１から電極ＦＭ２との間で変化する抵抗差（ΔＲ／Ｒ）すなわちＬｏｃａｌ信号をＶｂｉａｓに対してプロットした結果を図２０に示す。ここで、ΔＲは反平行状態の時の抵抗値と平行状態のときの抵抗値との差を示し、Ｒは反平行状態の時の抵抗値を示す。図２０において示す障壁図は、Ｖｂｉａｓ＜０の場合とＶｂｉａｓ＞０の場合における電子の方向と、ＭｇＯトンネルバリアに印加される電界を模式的に示したものである。
【００７８】
図２０より、Ｖｂｉａｓ＜０のとき、すなわち、電子が電極ＦＭ１のソース電極から注入される場合、Ｌｏｃａｌ信号が大きいことがわかる。したがって、ｎチャネルスピンＭＯＳＦＥＴの場合、ソース電極の電界がドレイン電極に比べて大きくなるとＭＣ比が向上することがわかる。
【００７９】
更に、ｐチャネルスピンＭＯＳＦＥＴにおいても同様の測定を行ったところ、ホールが注入される電極の電界が大きい場合にＭＣ比が大きくなることがわかった。
【００８０】
また、電極ＦＭ１と電極ＦＭ２の強磁性体のチャネル方向に対して平行な方向の長さ（以下、チャネル方向の長さという）の比率とＭＣ比との関係を、電界効果を取り入れたスピン拡散モデルで計算した。その結果、電極ＦＭ１の長さと、電極ＦＭ２のチャネル方向の長さとの比が１対１．２５の場合と１対４の場合でのＭＣ比は、それぞれ３０％と３８％であった。よって、電極ＦＭ２のチャネル方向の長さが電極ＦＭ１のチャネル方向の長さより大きくなると、ＭＣ比が向上することが数値計算からも確認された。
【００８１】
電極ＦＭ１の接合面積に対する電極ＦＭ２の接合面積は１．１倍以上であれば、ＭＣ比が向上する。また、電極ＦＭ１の接合面積に対する電極ＦＭ２の接合面積は１．３倍以上であることがより好ましい。
【００８２】
（実施例２）
実施例２として、電界効果を取り入れた場合に最適な強磁性材料について以下に説明する。
【００８３】
これまでＳｉ半導体でのスピン蓄積信号の評価から、強磁性体の状態密度がスピン注入効率に影響していることを我々は見出している。これは電界効果によってスピンの注入または検出効率が変化することを意味している。
【００８４】
図２１は、ｎチャネルスピンＭＯＳＦＥＴにおいて、ソース電極側とドレイン電極側での各Ｖｂｉａｓと状態密度との関係を模式的に示したものである。ここでは、強磁性体の状態密度としてＣｏＦｅを用いた。図２１より、ｎチャネルスピンＭＯＳＦＥＴの場合は、ソース電極側ではＶ１領域、ドレイン電極側ではＶ２領域の状態密度から見積もられるスピン分極率がスピン注入または検出に影響することがわかる。よって、Ｖ１領域とＶ２領域のスピン分極率が大きい強磁性体をスピンＭＯＳＦＥＴの電極材料として用いることが望ましい。我々が見出したスピンＭＯＳＦＥＴでの電界効果を考えると、ソース電極側の電界が大きいとＭＣ比が大きくなることがわかった。
【００８５】
そのため、電界効果を取り入れたスピンＭＯＳＦＥＴでは、Ｖ１領域がＶ２領域より大きく設計されたデバイス構造において高ＭＣ比が実現できる。そのため、Ｖ１領域で高いスピン分極率を有した強磁性体材料が必要となる。
【００８６】
今回、我々はハーフメタル材料として期待されるホイスラー合金に着目し、それらの組成比と状態密度から見積もられるスピン分極率を算出した。図２２はＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０≦ｘ≦１．０）、図２３はＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（０≦ｘ≦１．０）の組成比とスピン分極率の関係を示した図である。組成比の変化によってスピン分極率のＶｂｉａｓ依存性が変化していることがわかる。スピンＭＯＳＦＥＴとして利用する場合に必要となるＶ１領域を図２２、図２３に合わせて示した。
【００８７】
ｎチャネルスピンＭＯＳＦＥＴの場合、Ｃｏ２ＦｅＡｌ１−ｘＳｉｘの磁性材料では組成ｘが０．５≦ｘ≦１．０の範囲、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉの磁性材料では組成比ｘが０．２５≦ｘ≦１．０の範囲において、Ｖ１領域で高いスピン分極率を有することがわかった。したがって、電界効果を取り入れたｎチャネルスピンＭＯＳＦＥＴの最適な強磁性材料としてはＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０．５≦ｘ≦１．０）またはＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（０．２５≦ｘ≦１．０）が、ｐチャネルスピンＭＯＳＦＥＴの場合はＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０≦ｘ＜０．５）またはＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（０≦ｘ＜０．２５）が有望であることが示された。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８９】
１、１Ａ、１Ｂ、１Ｃ  スピンＭＯＳＦＥＴ
１０  半導体層
１２  ソース領域
１４  ドレイン領域
１６  ゲート絶縁膜
１７  ゲート電極
１８  ゲート側壁
２２  トンネル絶縁膜
２３  トンネル絶縁膜
２４、２４Ａ  ソース電極
２５、２５Ａ  ドレイン電極
【図１】
2015061045.tif 000004
【図２】
2015061045.tif 000005
【図３】
2015061045.tif 000006
【図４】
2015061045.tif 000007
【図５】
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【図６】
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【図７】
2015061045.tif 000010
【図８】
2015061045.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2015061045.tif 000017
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2015061045.tif 000023
【図２１】
2015061045.tif 000024
【図２２】
2015061045.tif 000025
【図２３】
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