(57)【要約】    【課題】  電子部品間の信号伝送速度を高くすることができると共に、配線自由度が高いパッケージ基板の提供    【解決手段】  メモリ１１０Ｍに接続されるパッド７６ＳＰＲと、ビア導体１６０ＦａＲと、第１導体回路１５８Ｆａｓと、ビア導体１６０ＦａＲと、最外の導体回路１５８Ｆｂｓと、スキップビア導体１６０Ｆｂと、を介する接続路ＲＰが形成される。接続路（迂回路）ＰＲが備えられるため、配線自由度が高い。【選択図】  図１
2015233041.tif 000002
【特許請求の範囲】
【請求項１】
第１面と前記第１面と反対側の第２面とを有する最外の層間樹脂絶縁層と、
前記最外の層間樹脂絶縁層の前記第１面に形成されている第１電子部品を搭載するための複数のパッドで形成されている第１パッド群と第２電子部品を搭載するための複数のパッドで形成されている第２パッド群とを含む最外の導体層と、
前記最外の層間樹脂絶縁層の前記第２面の下に形成された第１導体層と、
前記最外の層間樹脂絶縁層の前記第２面と前記第１導体層の下に形成された内層の層間樹脂絶縁層と、
前記内層の層間樹脂絶縁層の下に形成された第２導体層と、
前記最外の層間樹脂絶縁層を貫通し前記第１導体層と前記最外の導体層を接続している最外ビア導体と、
前記最外の層間樹脂絶縁層と前記内層の層間樹脂絶縁層を同時に貫通し前記最外の導体層と前記第２導体層を接続するスキップビア導体と、を有するパッケージ基板であって、
前記パッドと前記第２導体層は、２つの前記ビア導体を繋ぐ前記第１導体層に含まれる第１導体回路と１つの前記ビア導体と１つの前記スキップビア導体とを繋ぐ前記最外の導体層に含まれる最外の導体回路と、を介する接続路を有する。
【請求項２】
請求項１のパッケージ基板であって、
前記第１導体層に含まれる第２導体回路は前記第１パッド群内の１つの前記パッドと前記第２パッド群内の１つの前記パッドを接続している。
【請求項３】
請求項２のパッケージ基板であって、前記第２導体回路は前記第１電子部品と前記第2電子部品間のデータ伝送のための専用の配線層である。
【請求項４】
請求項１のパッケージ基板であって、
前記パッケージ基板は前記内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。
【請求項５】
請求項１のパッケージ基板であって、前記最外の導体層と前記第１導体回路と前記第２導体層でストリップラインが形成される。
【請求項６】
請求項１のパッケージ基板であって、前記一対の電子部品は、ロジックＩＣとメモリである。
【請求項７】
請求項６のパッケージ基板であって、
前記ロジックＩＣはパッケージ基板の中央側に配置され、前記メモリはパッケージ基板の端部側に配置され、前記接続路を介して前記メモリに前記スキップビア導体が接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電子部品を搭載するパッケージ基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１はマルチチップモジュール基板を開示している。特許文献１の図１によれば、１つの基板に２つのＬＳＩが搭載されている。そして、２つのＬＳＩは複数の配線層で接続されている。特許文献１の図１では、複数の配線層は異なる絶縁層内に描かれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−５３３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１はマルチチップモジュール基板を開示している。そして、特許文献１の図１や１４段落に開示されているように、特許文献１の図１に示されているマルチチップモジュール基板は、４層の配線層を有している。そして、特許文献１の図１によれば、全４層が２つのＬＳＩを結ぶ配線を有していると思われる。
ＬＳＩは電源ラインやグランドラインを一般的に有している。従って、特許文献１のＬＳＩも電源ラインやグランドラインを有していると考えられる。つまり、特許文献１の図１に示されているマルチチップモジュール基板は、ＬＳＩの電源ラインやグランドラインに繋がっている電源配線やグランド配線を有していると考えられる。特許文献１の図１に示されている４層の配線層の内、少なくとも１つの配線層は、２つのＬＳＩを結ぶ配線と電源配線またはグランド配線を共に有していると考えられる。そのため、特許文献１のマルチチップモジュール基板では、電子部品間の伝送速度を高くすることは難しいと推察される。
【０００５】
本発明の目的は、電子部品間の信号伝送速度を高くすることができると共に、配線自由度が高いパッケージ基板を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係るパッケージ基板は、第１面と前記第１面と反対側の第２面とを有する最外の層間樹脂絶縁層と、前記最外の層間樹脂絶縁層の前記第１面に形成されている第１電子部品を搭載するための複数のパッドで形成されている第１パッド群と第２電子部品を搭載するための複数のパッドで形成されている第２パッド群とを含む最外の導体層と、前記最外の層間樹脂絶縁層の前記第２面の下に形成された第１導体層と、前記最外の層間樹脂絶縁層の前記第２面と前記第１導体層の下に形成された内層の層間樹脂絶縁層と、前記内層の層間樹脂絶縁層の下に形成された第２導体層と、前記最外の層間樹脂絶縁層を貫通し前記第１導体層と前記最外の導体層を接続している最外ビア導体と、前記最外の層間樹脂絶縁層と前記内層の層間樹脂絶縁層を同時に貫通し前記最外の導体層と前記第２導体層を接続するスキップビア導体と、を有する。そして、前記パッドと前記第２導体層は、２つの前記ビア導体を繋ぐ前記第１導体層に含まれる第１導体回路と１つの前記ビア導体と１つの前記スキップビア導体とを繋ぐ前記最外の導体層に含まれる最外の導体回路と、を介する接続路を有する。
【図面の簡単な説明】
【０００７】
【図１】図１（Ａ）は、本発明の第１実施形態に係るパッケージ基板の断面図であり、図１（Ｂ）は最外の導体回路の平面図である。
【図２】第１実施形態に係るパッケージ基板の応用例の断面図。
【図３】第１実施形態のパッケージ基板の製造方法を示す工程図。
【図４】第１実施形態のパッケージ基板の製造方法を示す工程図。
【図５】第１実施形態のパッケージ基板の製造方法を示す工程図。
【図６】第１実施形態のパッケージ基板の製造方法を示す工程図。
【図７】第１実施形態のパッケージ基板の製造方法を示す工程図。
【図８】第１実施形態のパッケージ基板の製造方法を示す工程図。
【図９】第１実施形態のパッケージ基板の製造方法を示す工程図。
【図１０】（Ａ）パッド群を示す平面図、（Ｂ）応用例の平面図。
【図１１】第１導体層の平面図。
【図１２】図１２（Ａ）は第２実施形態に係るパッケージ基板の応用例の断面図であり、図１２（Ｂ）は最外の導体回路の平面図である。
【発明を実施するための形態】
【０００８】
[第１実施形態]
図１０（Ａ）は、本発明の第１実施形態に係るパッケージ基板の実装面を示している。図１０（Ｂ）は、実施形態の応用例の平面図を示していて、実施形態のパッケージ基板に電子部品が実装されている。
図１０（Ａ）に示されるようにパッケージ基板の実装面の中心部にロジックＩＣ等の第１電子部品を搭載するための実装領域７７Ｌが形成されている。実装領域７７Ｌに第１電子部品を搭載するための第１パッド７６ＦＰが格子状に形成されている。複数の第１パッド７６ＦＰで第１パッド群が形成されている。第１パッド上に第１電子部品を実装するための半田バンプが形成される。実装領域７７Ｌの外にメモリなどの第２電子部品を搭載するための実装領域７７Ｍが形成される。図１０（Ａ）では、実装領域７７Ｌの周りに実装領域７７Ｍが４箇所形成されている。各実装領域７７Ｍに第２電子部品を搭載するための第２パッド７６ＳＰが格子状に形成されている。複数の第２パッドで第２パッド群が形成されている。第２パッド上に第２電子部品を実装するための半田バンプが形成される。図１０（Ｂ）では、実装領域７７Ｌの半田バンプにロジックＩＣ１１０Ｌが実装され、実装領域７７Ｍの半田バンプにメモリ１１０Ｍが実装されている。
【０００９】
図１０（Ａ）に示されている線分Ｚ１−Ｚ１間の実施形態のパッケージ基板の断面が図１（Ａ）に示されている。図１０（Ｂ）に示されている線分Ｚ２−Ｚ２間の実施形態の応用例の断面が図２に示されている。第１パッド７６ＦＰ上に第１電子部品１１０Ｌを実装するための半田バンプ７６ＦＬが形成される。第２パッド７６ＳＰ上に第２電子部品１１０Ｍを実装するための半田バンプ７６ＦＭが形成される。
【００１０】
図１（Ａ）に示されるように、実施形態のパッケージ基板は、電子部品を搭載するためのパッドを含む最外の導体層１５８Ｆｂを有する。さらに、パッケージ基板は、最外の導体層１５８Ｆｂを支える最外の層間樹脂絶縁層１５０Ｆｂを有している。
【００１１】
実施形態では、最外の層間樹脂絶縁層１５０Ｆｂに第１パッド７６ＦＰと接続する第１ビア導体１６０Ｆａｆと第２パッド７６ＳＰと接続する第２ビア導体１６０Ｆａｓが形成されている。第１ビア導体は第１パッドの直下に形成されていることが好ましい。第２ビア導体は第２パッドの直下に形成されていることが好ましい。
最外の層間樹脂絶縁層１５０Ｆｂの下に複数の第２導体回路１５８Ｆａｆ、第１導体回路１５８Ｆａｓを含む第１導体層１５８Ｆａが形成されている。第２導体回路１５８Ｆａｆにより第１パッドと第２パッドは接続される。つまり、第１電子部品と第２電子部品間の信号などのやり取りは第２導体回路を介して行われる。全ての第２導体回路は第１パッドと第２パッドを接続している。
【００１２】
一般的に、１つの信号線（１つの第２導体回路）で１ビットのデータが送られる。そして、パソコンなどの電子機器で扱われる命令やデータは１バイト（８ビット）で構成されている。各信号線で幅や厚みが異なると、信号線間で伝送速度などの電気特性が異なる。そのため、バイト単位の信号の伝送時間に差が生じると推察される。信号が適切に処理されないことや処理時間が長くなることが予想される。１バイト内のビット間で伝送時間に差が生じると予想される。また、信号線の幅や厚みのバラツキで伝送速度の遅い信号線が存在すると考えられる。その信号線に起因して処理が遅くなると予想される。
【００１３】
実施形態は第１導体層内に専用の配線回路を有する。そのため、信号線を含む配線回路が形成されるとき、信号線の幅や厚みに合わせて製造条件などが設定される。従って、実施形態によれば、信号線の幅や厚みのバラツキが小さくなる。各信号線の伝送速度がほぼ同じになる。信号が適切に処理される。情報量が多くても処理が遅くならない。
電子部品の機能により、実施形態のパッケージ基板内に、専用の配線層を複数の層に形成することができる。しかしながら、専用の配線層が複数形成されると、信号線の厚みの差や幅の差が大きくなると予想される。従って、電子部品間の伝送時間のバラツキを小さくするため、専用の配線回路は１層の導体層内に存在することが好ましい。最外の層間樹脂絶縁層の下に第１導体層（第２導体回路）が設けられている。このため、電子部品と専用の第２導体回路間の距離が短くなる。
【００１４】
内層の層間樹脂絶縁層１５０Ｆａの下に複数の導体回路を含む第２導体層５８ＦＰが形成されている。電子部品への電源の供給などは第２導体層を介して行われる。そのため、第１パッドや第２パッドは第２導体層と繋がっているパッドを含んでいる。第２導体層と繋がっているパッドと第２導体層はスキップビア導体１６０Ｆｂを介して行われる。スキップビア導体１６０Ｆｂは、最外の層間樹脂絶縁層１５０Ｆｂと内層の層間樹脂絶縁層１５０Ｆａを同時に貫通し第２導体層５８ＦＰに至るビア導体用の開口１５１Ｆｂに形成されているビア導体である。スキップビア導体１６０Ｆｂは、最外の層間樹脂絶縁層と内層の層間樹脂絶縁層を同時に貫通している。
【００１５】
実施形態のパッケージ基板は内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。そのため、第１導体層内に第２導体回路を形成するためのエリアが増える。多くの第２導体回路が第１導体層に形成される。高機能な電子部品を実施形態のパッケージ基板に搭載することができる。専用の第２導体回路が単一の第１導体層に形成される。データの伝送速度が早くなる。
【００１６】
専用の配線層の導体回路（第１導体層）の厚みは、最外の導体層の厚みや第２導体層の厚みより薄い。最外の導体層の厚みと第２導体層の厚みは略同じである。例えば、第１導体層の厚みは最外の導体層の厚みの１／２以下であり、３μｍ以上である。例えば、第１導体層の厚みは約５μｍであり、最外の導体層の厚みや第２導体層の厚みは約１０μｍである。これにより、専用の配線層に微細な導体回路を形成することができる。パッケージ基板に高機能な電子部品が搭載される。
【００１７】
第２導体回路の幅は最外の導体層や第２導体層に含まれる導体回路の幅より狭い。ここで、導体回路の幅は各導体層内で最も細い導体回路の幅である。第２導体回路の幅は最外の導体層や第２導体層に含まれる導体回路の幅の１／２から２／３である。例えば、第２導体回路の幅は約５μｍであり、最外の導体層や第２導体層に含まれる導体回路の幅は約９μｍである。導体回路は、導体回路の進行方向に対し垂直な面で切断される。そして、対向する壁間の距離の内、最少の距離が導体回路の幅である。
【００１８】
隣接する第２導体回路間のスペースの距離（幅）は、隣接する第２導体層の導体回路間のスペースの距離より狭い。隣接する第２導体回路間のスペースの距離は、隣接する第２導体層の導体回路間のスペースの距離の１／２から２／３である。例えば、隣接する第２導体回路間のスペースの距離は約５μｍであり、隣接する第２導体層の導体回路間のスペースの距離は１２μｍである。ここで、スペースの距離は各導体層内で最も狭いスペースの距離である。スペースの距離と隣接する導体回路間の距離は同じである。
信号線はストリップライン、もしくは、マイクロストリップラインであることが望ましい。信号線がストリップラインの場合、信号線は最外の導体層と第２導体層で挟まれる。
【００１９】
実施形態のパッケージ基板は、専用の第２導体回路と専用の第２導体回路上に形成されている最外の層間樹脂絶縁層と最外の層間樹脂絶縁層上に形成されていて複数の電子部品を搭載するためのパッドを含む最外の導体層と最外の層間樹脂絶縁層を貫通しパッドと専用の配線層を接続しているビア導体を有している。パッドは第１電子部品を搭載するための第１パッドと第２電子部品を搭載するための第２パッドを有する。更に、第１パッドは専用の第２導体回路に繋がる第１パッド、第１導体回路に繋がる第２パッドと、第２導体層に繋がる第１パッドを有する。同様に、第２パッドは、専用の第２導体回路に繋がる第２パッドと、第１導体回路に繋がる第２パッドと、第２導体層に繋がる第２パッドを有する。第２導体層に繋がるパッドはスキップビア導体に繋がっている。専用の第２導体回路に繋がる第１パッドと専用の第２導体回路内の信号線と専用の第２導体回路に繋がる第２パッドで回路は閉じられている。
【００２０】
第１導体層１５８Ｆａは、一方の電子部品（メモリ１１０Ｍ）のみに接続された第１導体回路１５８Ｆａｓを備える。第１導体回路１５８Ｆａｓは、配線の迂回用である図中鎖線で示す接続路ＰＲの一部を構成する。最外の導体層１５８Ｆｂは、第１導体回路１５８Ｆａｓに接続されたビア導体１６０ＦａＲとスキップビア導体１６０ＦｂＲとを接続する最外の導体回路１５８Ｆｂｓを備える。これにより、図中ＰＰで示すメモリ１１０Ｍに接続されるパッド７６ＳＰＲと、ビア導体１６０ＦａＲと、第１導体回路１５８Ｆａｓと、ビア導体１６０ＦａＲと、最外の導体回路１５８Ｆｂｓと、スキップビア導体１６０ＦｂＲと、を介する接続路ＲＰが形成される。図１（Ｂ）に最外の導体回路１５８Ｆｂｓの平面図が示される。最外の導体回路１５８Ｆｂｓは、ビア導体１６０ＦａＲのランド１６０ＦａＬと、スキップビア導体１６０ＦｂＲのランド１６０ＦｂＬと、両ランドを接続する接続線１５８ＦｂｓＬから成る。この接続路ＰＲを介して、メモリ１１０Ｍに接続されたパッドからの信号を、スキップビア導体を介してパッケージ基板の第２面側に伝達することができる。図示しないが、更に、ＩＣチップ１１０Ｌに接続されるパッドと、ビア導体と、第１導体回路と、ビア導体と、最外の導体回路と、スキップビア導体と、を介する接続路が形成されている。このような接続路（迂回路）ＰＲが備えられるため、第１実施形態のパッケージ基板は配線自由度が高い。
【００２１】
即ち、第１実施形態のパッケージ基板は、第１導体層は、一方の電子部品のみに接続された第１導体回路を備える。最外の導体層は、第１導体回路に接続されたビア導体とスキップビア導体とを接続する最外の導体回路を備える。これにより、一方の電子部品に接続されたパッドと、ビア導体と、第１導体回路と、ビア導体と、最外の導体回路と、スキップビア導体と、を介する接続路が形成される。この接続路を介して、一方の電子部品に接続されたパッドからの信号を、スキップビア導体を介してパッケージ基板の第２面側に伝達することができる。このような迂回路が備えられるため、配線自由度が高い。
【００２２】
実施形態のパッケージ基板は、導体層を有するコア基板を有してもよい。その場合、内層の層間樹脂絶縁層はコア基板上に形成され、コア基板の導体層が第２導体層に相当する。コア基板上の層間樹脂絶縁層５０Ｆと内層の層間樹脂絶縁層１５０Ｆａで挟まれている導体層５８ＦＰが第２導体層である。ビルドアップ層は層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。コア基板を有するパッケージ基板やその製造方法は、例えば、ＪＰ２００７２２７５１２Ａに示されている。
実施形態のパッケージ基板は、コアレス基板であっても良い。コアレス基板は、層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。コアレス基板やその製造方法は、例えば、ＪＰ２００５２３６２４４Ａに示されている。
【００２３】
図１（Ａ）に示されるパッケージ基板１０は、ＪＰ２００７２２７５１２Ａと同様なコア基板３０を有する。コア基板３０は、第１面（Ｆ）とその第１面と反対側の第２面（Ｓ）とを有する絶縁基板２０ｚを有している。絶縁基板２０ｚの第１面Ｆ上に導体層３４Ｆが形成されていて、第２面Ｓ上に導体層３４Ｓが形成されている。絶縁基板２０ｚは、複数の貫通孔３１を有しており、貫通孔３１の内部に導体層３４Ｆと導体層３４Ｓを接続するスルーホール導体３６が形成されている。スルーホール導体用の貫通孔３１の形状はＪＰ２００７２２７５１２Ａと同様な砂時計形状である。
【００２４】
コア基板３０の第１面Ｆ上に第１ビルドアップ層５５Ｆが形成されている。コア基板の第１面と絶縁基板の第１面は同じ面である。第１ビルドアップ層５５Ｆは、コア基板３０上に形成されている層間樹脂絶縁層（上側の層間樹脂絶縁層）５０Ｆと、その層間樹脂絶縁層５０Ｆ上の第２導体層５８ＦＰと、層間樹脂絶縁層５０Ｆを貫通し、第２導体層５８ＦＰと導体層３４Ｆとを接続するビア導体６０Ｆとを有する。
【００２５】
第１ビルドアップ層は、さらに層間樹脂絶縁層５０Ｆと第２導体層５８ＦＰ上に形成されている内層の層間樹脂絶縁層１５０Ｆａと、内層の層間樹脂絶縁層１５０Ｆａ上に形成されている第１導体層１５８Ｆａとを有する。内層の層間樹脂絶縁層１５０Ｆａだけを貫通するビア導体は存在しない。
第１ビルドアップ層は、さらに、内層の層間樹脂絶縁層１５０Ｆａ及び第１導体層１５８Ｆａ上形成されている最上の層間樹脂絶縁層（最外の層間樹脂絶縁層）１５０Ｆｂと、最上の層間樹脂絶縁層１５０Ｆｂ上に形成されている最上の導体層（最外の導体層）１５８Ｆｂと、最上の層間樹脂絶縁層を貫通し最上の導体層と第１導体層を接続するビア導体（最上のビア導体）１６０Ｆａと、最上の層間樹脂絶縁層と内層の層間樹脂絶縁層を貫通し最上の導体層と第２導体層を接続するスキップビア導体１６０Ｆｂとを有する。最上の導体層は第１電子部品を搭載するための第１パッド７６ＦＰと第２電子部品を搭載するための第２パッド７６ＳＰを含む。最上のビア導体は第１パッドと第１導体層を接続する第１ビア導体（最上の第１ビア導体）１６０Ｆａｆと第２パッドと第１導体層を接続する第２ビア導体（最上の第２ビア導体）１６０Ｆａｓを有する。スキップビア導体は第１パッドと第２導体層を接続する第１スキップビア導体１６０Ｆｂｆと第２パッドと第２導体層を接続する第２スキップビア導体１６０Ｆｂｓを有している。
専用の配線層が複数形成されている場合、専用の配線層は第１ビルドアップ層にのみ形成されていることが好ましい。
【００２６】
コア基板３０の第２面Ｓ上に第２ビルドアップ層５５Ｓが形成されている。第２ビルドアップ層５５Ｓは、層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。第１ビルドアップ層と第２ビルドアップ層はコア基板を挟んで対称に形成されていることが好ましい。
【００２７】
第１ビルドアップ層５５Ｆ上に開口７１Ｆを有するソルダーレジスト層７０Ｆが形成され、第２ビルドアップ層５５Ｓ上に開口７１Ｓを有するソルダーレジスト層７０Ｓが形成されている。第１ビルドアップ層５５Ｆ上のソルダーレジスト層７０Ｆの開口７１Ｆにより第１パッド７６ＦＰや第２パッド７６ＳＰが露出する。第１パッド上に（第１半田バンプ）半田バンプ７６ＦＬが形成され、第２パッド上に半田バンプ（第２半田バンプ）７６ＦＭが形成される。第１半田バンプの融点と第２半田バンプの融点は異なることが好ましい。実装歩留まりや接続信頼性が向上する。また、電子部品の交換が容易となる。第２ビルドアップ層５５Ｓ上のソルダーレジスト層７０Ｓの開口７１Ｓにより露出しているパッド７６ＭＰ上にマザーボードと接続するための半田バンプ（第３半田バンプ）７６Ｓが形成される。パッド７６ＦＰ、７６ＳＰ、７６ＭＰ上にＮｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕなどの金属膜７２が形成されている。図２及び図１０（Ｂ）に示されるように、ＩＣチップ実装用の半田バンプ７６ＦＬにＩＣチップ１１０Ｌが実装され、メモリ実装用の半田バンプ７６ＦＭにメモリ１１０Ｍが実装されている。第２ビルドアップ層上に形成されている半田バンプ７６Ｓを介してパッケージ基板１０はマザーボードに搭載される。第１半田バンプの融点と第２半田バンプの融点と第３半田バンプの融点はそれぞれ異なることが好ましい。実装歩留まりや接続信頼性が高い。
【００２８】
図１１（Ａ）は、第１導体層１５８Ｆａの一部を示す平面図である。第１導体層１５８Ｆａは、電子部品間のデータ伝送用の第２導体回路１５８Ｆａｆと、迂回用の第１導体回路１５８Ｆａｓとを備える。図中で丸く描かれている導体はパッドである。第２導体回路１５８Ｆａｆの左側に描かれているパッドは第１ビア導体パッド１５８Ｆａｉであり、右側に描かれているパッドは第２ビア導体パッド１５８Ｆａｍである。第１ビア導体パッド上に第１ビア導体１６０Ｆａｆが形成され、第２ビア導体パッド上に第２ビア導体１６０Ｆａｓが形成される。第２導体回路１５８Ｆａｆは第１ビア導体パッド１５８Ｆａｉと第２ビア導体パッド１５８Ｆａｍと第１ビア導体パッド１５８Ｆａｉと第２ビア導体パッド１５８Ｆａｍを接続する接続配線１５８Ｆａｌとを有する。第１実施形態のパッケージ基板では、ロジックチップなどの第１電子部品とメモリチップなどの第２電子部品間の全てのデータ伝送が、第２導体回路１５８Ｆａｆを介して行われる。
【００２９】
第１導体回路１５８Ｆａｓの右側に描かれているパッドはビア導体パッド１５８Ｆａｐであり、左側に描かれているパッドは第２ビア導体パッド１５８Ｆａｍである。ビア導体パッド１５８Ｆａｐ上にビア導体１６０ＦａＲが形成され、第２ビア導体パッド１５８Ｆａｍ上にビア導体１６０ＦａＲが形成される。第１導体回路１５８Ｆａｓはビア導体パッド１５８Ｆａｐと第２ビア導体パッド１５８Ｆａｍとビア導体パッド１５８Ｆａｐと第２ビア導体パッド１５８Ｆａｍを接続する接続配線１５８Ｆａｌとを有する。
【００３０】
図１０（Ｂ）中に示されるように、第１導体回路１５８Ｆａｓのビア導体パッド１５８Ｆａｐは、任意の位置にある第２ビア導体パッド１５８Ｆａｍと接続配線１５８Ｆａｌを介して接続可能であり、第１実施形態のパッケージ基板は、配線自由度が高い。
【００３１】
第１実施形態のパッケージ基板では、第１導体層１５８Ｆａは、配線密度を高めるため、他の層上の導体層よりもファインピッチに形成される。このため、配線幅が狭く（例えば３〜11μｍ程度、最適値は５um）、厚みも薄い（例えば３〜11μｍ程度、最適値は５um）。第１導体層が内層の層間樹脂絶縁層と接している面積は、内層の層間樹脂絶縁層の上面の面積（パッケージ基板の面積）に対して３％〜１５％である。ここで、３％未満では、めっき厚みのバラツキが大きくなるため、配線が細くなり過ぎる所で断線し易く、接続信頼性を得られなくなる。一方、１５％を越えると、パッケージ基板の表裏の導体回路の体積が異なりアンバランスになる。即ち、上側に積層される銅体積が下側に積層される銅体積より多くなり熱ストレスによって上側の剛性が下側よりも高くなり過ぎて、反りが生じ易くなる。このため、３％〜１５％にすることによって、反りの影響が少なくなり、高い接続信頼性が得られる。図１１（Ａ）は、専用の配線層（第１導体層）１５８Ｆａのみで、面積が内層の層間樹脂絶縁層の３％を越える場合を示す。図１１（Ｂ）は、専用の配線層（第１導体層）１５８Ｆａのみでは面積が内層の層間樹脂絶縁層の３％未満である場合を示す。この場合は、銅面積を３％以上にするためのダミーパタン１５８Ｆｄが設けられる。
【００３２】
第２導体回路１５８Ｆａは最上の導体層に含まれるプレーン層１５８ＦｂＰと第２導体層に含まれるプレーン層５８０ＦＰで挟まれストリップラインが形成されている。第２導体回路の伝送特性が改善されている。
【００３３】
内層の層間樹脂絶縁層の厚みとそれ以外の層間樹脂絶縁層の厚みは異なる。層間樹脂絶縁層の内、内層の層間樹脂絶縁層以外の層間樹脂絶縁層の厚みは等しい。層間樹脂絶縁層の厚みは隣接する導体層間の距離に等しい。図１（Ａ）では、最外の層間樹脂絶縁層１５０Ｆｂの厚みｔ１と、上側の層間樹脂絶縁層５０Ｆの厚みｔ３は等しい。内層の層間樹脂絶縁層以外の層間樹脂絶縁層の厚みｔ１、ｔ３は１５μｍから４０μｍである。内層の層間樹脂絶縁層の厚みｔ２は、７．５μｍから２０μｍである。内層の層間樹脂絶縁層の厚みｔ２は、それ以外の層間樹脂絶縁層の厚みｔ１、ｔ３の１／２から１／３である。微細なスキップビア導体が形成される。スキップビア導体により第１導体層の形成エリアが小さくなり難い。パッケージ基板が小さくなる。例えば、内層の層間樹脂絶縁層１５０Ｆａの厚みｔ２は、１３μｍであって、内層の層間樹脂絶縁層以外の層間樹脂絶縁層の厚みは３５μｍである。
【００３４】
第１実施形態のパッケージ基板では、最外の層間樹脂絶縁層１５０Ｆｂの直下に第１配線層内に専用の第２導体回路が形成されているので、電子部品間の配線距離が短くなる。電子部品間の信号伝送速度を高くすることができる。実施形態のパッケージ基板が専用の第２導体回路を有するので、各信号線の電気特性が近似する。バイト単位の信号の伝送時間が均一化する。伝送速度が速くても信号が適性に伝送される。情報量が増えても処理が遅くならない。
実施形態のパッケージ基板が内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。実施形態のパッケージ基板が内層の層間樹脂絶縁層と内層の層間樹脂絶縁層上の層間樹脂絶縁層を貫通するスキップビア導体を有する。パッケージ基板のサイズが小さくなる。バイト単位の信号の伝送時間が均一化する。伝送速度が速くても信号が適性に伝送される。情報量が増えても処理が遅くならない。
【００３５】
[第１実施形態のパッケージ基板の製造方法]
第１実施形態のパッケージ基板１０の製造方法が図３〜図９に示される。
（１）第１面Ｆと第１面と反対側の第２面Ｓを有する出発基板２０が準備される。出発基板は両面銅張積層板であることが好ましい。両面銅張積層板は第１面Ｆとその第１面と反対側の第２面Ｓを有する絶縁基板２０ｚとその両面に積層されている金属箔２２、２２とからなる（図３（Ａ））。第１実施形態の出発基板は両面銅張積層板である。銅箔２２の表面に黒化処理が施される。
【００３６】
絶縁基板２０ｚは樹脂と補強材で形成されていて、その補強材として例えばガラスクロス、アラミド繊維、ガラス繊維などが挙げられる。樹脂としてエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが挙げられる。
【００３７】
（２）両面銅張積層板が加工され、金属箔２２と無電解めっき膜２４、電解めっき膜２６から成る上側の導体層３４Ｆと下側の導体層３４Ｓ、貫通孔３１に形成されているスルーホール導体３６、を備えるコア基板３０が完成する（図３（Ｂ））。コア基板３０の第１面と絶縁基板２０ｚの第１面は同じ面であり、コア基板３０の第２面と絶縁基板２０ｚの第２面は同じ面である。コア基板３０は例えば、ＵＳ７７８６３９０に開示されている方法で製造される。
【００３８】
（３）コア基板３０の第１面Ｆ上に上側の層間樹脂絶縁層５０Ｆが形成される。コア基板の第２面Ｓ上に下側の層間樹脂絶縁層５０Ｓが形成される（図３（Ｃ））。層間樹脂絶縁層は、シリカなどの無機粒子とエポキシ等の熱硬化性樹脂を含む。層間樹脂絶縁層は、さらに、ガラスクロスなどの補強材を含んでも良い。層間樹脂絶縁層５０Ｆ、５０Ｓの厚みは、約３５μｍである。
【００３９】
（４）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層５０Ｆ，５０Ｓにそれぞれビア導体用の開口５１Ｆ，５１Ｓが形成される（図４（Ａ））。
【００４０】
（５）層間樹脂絶縁層５０Ｆ，５０Ｓ上と開口５１Ｆ、５１Ｓの内壁に無電解銅めっき膜５２，５２が形成される（図４（Ｂ））。
【００４１】
（６）無電解銅めっき膜５２上にめっきレジスト５４が形成される（図４（Ｃ））。
【００４２】
（７）めっきレジスト５４から露出する無電解銅めっき膜５２上に、電解銅めっき膜５６が形成される。この時、開口５１Ｆ、５１Ｓは電解めっき膜５６で充填される。ビア導体６０Ｆ、６０Ｓが形成される（図４（Ｄ））。
【００４３】
（８）めっきレジスト５４が除去される。電解めっき膜５６から露出している無電解めっき膜５２が除去される。層間樹脂絶縁層５０Ｆ上に第２導体層（上側の第２導体層）５８ＦＰが形成される。層間樹脂絶縁層５０Ｓ上に第２導体層（下側の第２導体層）５８Ｓが形成される（図５（Ａ））。
【００４４】
（９）第１面と第１面と反対側の第２面を有するＢステージの樹脂フィルムが準備される。樹脂フィルムの第１面上にスパッタによりシード層１５１が形成される。シード層は銅などで形成されている。シード層（スパッタ膜）の厚みは０．０５μｍから０．３μｍである。樹脂フィルムの第２面が上側の層間樹脂絶縁層５０Ｆと対向するように、シード層付き樹脂フィルムが上側の第２導体層５８ＦＰと上側の層間樹脂絶縁層５０Ｆ上に積層される。その後、樹脂フィルムを硬化することで、上側の第２導体層５８ＦＰと上側の層間樹脂絶縁層５０Ｆ上に内層の層間樹脂絶縁層（上側の内層の層間樹脂絶縁層）１５０Ｆａが形成される。実施形態では、上側の内層の層間樹脂絶縁層はシード層付き層間樹脂絶縁層である。
【００４５】
実施形態のパッケージ基板は、内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。そのため、積層前に樹脂フィルムにシード層を形成することができる。積層前にシード層がスパッタで形成されるので、シード層の厚みは薄くて均一である。
但し、内層の層間樹脂が形成されてから、内層の層間樹脂絶縁層上にシード層を形成することもできる。実施形態のパッケージ基板は、内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。そのため、積層後にシード層が形成されても、ビア導体用の開口の内壁にシード層を形成する必要がないので、シード層の厚みは薄くて均一である。
同様に、下側の第２導体層５８Ｓと下側の層間樹脂絶縁層５０Ｓ上に内層の層間樹脂絶縁層（下側の内層の層間樹脂絶縁層）１５０Ｓａが形成される（図５（Ｂ））。実施形態では、下側の内層の層間樹脂絶縁層はシード層付き層間樹脂絶縁層である。
内層の層間樹脂絶縁層１５０Ｆａ、１５０Ｓａの厚みは、層間樹脂絶縁層５０Ｆ、５０Ｓの厚みの約１／２であり、１７μｍである。
【００４６】
（１０）内層の層間樹脂絶縁層上に形成されているシード層の一部が除去される。これにより、第２導体層に形成されているアライメントマークＡＬＭ上のシード層が除去される（図５（Ｃ））。この時、後述するアライメントマークＡＬＭ２を形成するエリアのシード層も除去される。第２導体層に形成されているアライメントマークを基準として、内層の層間樹脂絶縁層にアライメントマークＡＬＭ２が形成される（図６（Ａ））。図６（Ｂ）にアライメントマークＡＬＭ２の例が描かれている。斜線が引かれている部分は内層の層間樹脂絶縁層の上面である。そして、何も描かれていない部分は溝である。内層の層間樹脂絶縁層と内層の層間樹脂絶縁層に形成されている溝でアライメントマークが形成されている。例えば、このアライメントマークは内層の層間樹脂に形成されているリング状の溝であり、レーザで形成される。
【００４７】
（１１）シード層１５１上にアライメントマークＡＬＭ２を基準として、めっきレジスト１５３ａが形成される（図７（Ａ））。下側の内層の層間樹脂絶縁層上のめっきレジスト１５３ａは全面に形成されている。
【００４８】
（１２）めっきレジスト１５３ａから露出するシード層１５１上に、電解銅めっき層１５６が形成される（図７（Ｂ））。
【００４９】
（１３）めっきレジスト１５３ａが除去される（図７（Ｃ））。電解銅めっき層１５６から露出するシード層１５１が除去され、シード層１５１とシード層上の電解銅めっき層１５６からなる第１導体層（上側の第１導体層）１５８Ｆａが上側の内層の層間樹脂絶縁層１５０Ｆａ上に形成される（図８（Ａ））。この第１導体層１５８Ｆａの一部が図１１に示されている。図１１は平面図である。第１導体層に含まれる第２導体回路１５８ＦａｆのＬ／Ｓ（ライン／スペース）は、例えば、５／５μｍである。第１ビア導体パッド１５８Ｆａｉや第２ビア導体パッド１５８Ｆａｍも同時に形成される。第１導体層はこれらのビア導体パッドと同時に形成されている第１アライメントマークを有する。第１アライメントマークは図示されていない。
下側の内層の層間樹脂絶縁層を形成するための樹脂フィルムがシード層付き樹脂フィルムの場合、シード層が除去される。シード層が完全に除去されるので、第２ビルドアップ層内の内層の層間樹脂絶縁層はシード層を有しない樹脂フィルムから形成することが好ましい。下側の内層の層間樹脂絶縁層上に導体層は形成されない。
【００５０】
（１４）上側の内層の層間樹脂絶縁層と上側の第１導体層（専用の配線層）上に最外の層間樹脂絶縁層（上側の最外の層間樹脂絶縁層）１５０Ｆｂが形成される。下側の内層の層間樹脂絶縁層上に最外の層間樹脂絶縁層（下側の最外の層間樹脂絶縁層）１５０Ｓｂが形成される（図８（Ｂ））。層間樹脂絶縁層１５０Ｆｂ、１５０Ｓｂの厚みは、層間樹脂絶縁層５０Ｆ、５０Ｓの厚みと同じである。
【００５１】
（１５）第１アライメントマークを基準として、レーザにより、上側の最外の層間樹脂絶縁層１５０Ｆｂを貫通し第１導体層１５８Ｆａに至る第１の開口１５１Ｆａと、上側の最外の層間樹脂絶縁層１５０Ｆｂ及び上側の内層の層間樹脂絶縁層１５０Ｆａを貫通し上側の第２導体層５８ＦＰに至る第２の開口１５１Ｆｂが形成される。
下側の最外の層間樹脂絶縁層１５０Ｓｂ及び下側の内層の層間樹脂絶縁層１５０Ｓａを貫通し下側の第２導体層５８Ｓに至る開口１５１Ｓが形成される（図８（Ｃ））。
【００５２】
（１６）周知なセミアディティブ法によりビア導体形成用の開口１５１Ｆａ、１５１Ｆｂ、１５１Ｓにビア導体１６０Ｆａ、１６０Ｆｂ、１６０Ｓが形成される。また、最外の導体層１５８Ｆｂ、１５８Ｓが形成される（図９（Ａ））。ビア導体１６０Ｆｂ、１６０Ｓはスキップビア導体であり、最外の層間樹脂絶縁層と内層の層間樹脂絶縁層を同時に貫通し、最外の導体層と第２導体層を接続している。最外の導体層と第２導体層は第２導体回路を挟むプレーン層を有している。最外の導体層と第１導体層はビア導体１６０Ｆａで接続される。
上側の最外の導体層は、第１パッド群と第２パッド群を含む。第２パッド群は第１群、第２群、第３群と第４群が存在し、図１０に示されているように、第２パッド群は第１パッド群を囲んでいる。各第２パッド群は第１パッド群の各辺の外側に形成されている。
【００５３】
（１７）第１のビルドアップ層上に開口７１Ｆを有する上側のソルダーレジスト層７０Ｆが形成され、第２のビルドアップ層上に開口７１Ｓを有する下側のソルダーレジスト層７０Ｓが形成される（図９（Ｂ））。第１のソルダーレジスト層７０Ｆの開口７１Ｆから第１パッド７６ＦＰや第２パッド７６ＳＰの上面は露出する。一方、第２のソルダーレジスト層７０Ｓの開口７１Ｓから露出する導体層やビアランドの上面はマザーボードと接続するためのパッド７６ＭＰとして機能する。
【００５４】
（１８）パッド７６ＦＰ、７６ＳＰ、７６ＭＰ上にニッケルめっき層が形成され、さらにニッケルめっき層上に金めっき層が形成され、ニッケルめっき層、金めっき層から成る金属層７２が形成される（図９（Ｃ））。ニッケル−金層の代わりにニッケル−パラジウム−金層やＯＳＰ膜が形成されてもよい。
【００５５】
（１９）パッド７６ＦＰ、７６ＳＰ、７６ＭＰ上に半田ボールが搭載され、リフローにより、半田バンプ７６ＦＭ、７６ＦＬ、７６Ｓが形成される。パッケージ基板１０が完成する（図１（Ａ））。
【００５６】
（２０）第１パッド上の半田バンプ７６ＦＬにロジック系のＩＣチップ１１０Ｌが実装され、第２パッド上の半田バンプ７６ＦＭにメモリ１１０Ｍが実装される（図２、図１０（Ｂ））。そして、パッケージ基板とＩＣチップ１１０Ｌ及びメモリ１１０Ｍの間にアンダーフィル１１４が充填される（図２）。
【００５７】
[第２実施形態]
図１２（Ａ）は、第２実施形態の第２実施形態に係るパッケージ基板の応用例の断面図である。
第２実施形態では、メモリ１１０Ｍに接続されるパッド７６ＳＰＲと、該パッド７６ＳＰＲとビア導体１６０ＦａＲを接続する最外の第２導体回路１５８Ｆｂｓｓと、ビア導体１６０ＦａＲと、第１導体回路１５８Ｆａｓと、ビア導体１６０ＦａＲと、最外の導体回路１５８Ｆｂｓと、スキップビア導体１６０ＦｂＲと、を介する接続路ＲＰ２が形成される。図１２（Ｂ）に最外の第２導体回路１５８Ｆｂｓｓの平面図が示される。最外の第２導体回路１５８Ｆｂｓｓは、ランド７６ＳＰＲと、ビア導体１６０Ｆａのランド１６０ＦａＬと、両ランドを接続する接続線１５８ＦｂｓｓＬから成る。この接続路ＰＲ２を介して、メモリ１１０Ｍに接続されたパッドからの信号を、スキップビア導体を介してパッケージ基板の第２面側に伝達することができる。このような接続路（迂回路）ＰＲ２が備えられるため、第２実施形態のパッケージ基板は配線自由度が高い。
【００５８】
第２実施形態においても、図１１（Ａ）が参照され説明が成された第１実施形態と同様に、最外の層間樹脂絶縁層１５０Ｆｂの下に複数の第２導体回路１５８Ｆａｆ、第１導体回路１５８Ｆａｓを含む第１導体層１５８Ｆａが形成されている。第２導体回路１５８Ｆａｆにより第１パッドと第２パッドは接続される。つまり、第１電子部品と第２電子部品間の信号などのやり取りは第２導体回路を介して行われる。全ての第２導体回路は第１パッドと第２パッドを接続している。このため、第２実施形態においても、信号線の幅や厚みのバラツキが小さい。各信号線の伝送速度がほぼ同じになる。信号が適切に処理される。情報量が多くても処理が遅くならない。
【符号の説明】
【００５９】
１０  パッケージ基板
３０  コア基板
３６  スルーホール導体
５８ＦＰ  第２導体層
７６ＦＰ、７６ＳＰ、７６ＭＰ  パッド
１５０Ｆａ  内層の層間樹脂絶縁層
１５０Ｆｂ  最外の層間樹脂絶縁層
１５８Ｆａ  第１導体層
１５８Ｆａｆ  第２導体回路
１５８Ｆａｓ  第１導体回路
１５８Ｆａｌ  接続配線
１６０Ｆａ  最上のビア導体
１６０Ｆｂ  スキップビア導体
ＰＲ  接続路
【図１】
2015233041.tif 000003
【図２】
2015233041.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2015233041.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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