(57)【要約】【課題】ＤＣオフセット除去機能を搭載した回路において低バイアスノイズを実現する。【解決手段】バイアス回路１２２、容量素子およびスイッチＳＷ１を備えるＤＡ変換回路１２ａと、トランスインピーダンスアンプ１３と、デジタルＤＣオフセットフィードバック回路１４と、スイッチＳＷ１が遮断される期間内に、ＤＣオフセットフィードバック回路１４の出力を更新する制御を行うタイミング制御回路１７と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子に接続され、ＤＣオフセット信号を相殺するＤＡ変換回路と、
上記入力端子からの入力信号と上記ＤＡ変換回路の出力とを加算した信号を増幅して出力するアンプと、
上記アンプの出力レベルを収束させるフィードバック回路と、を備え、
上記ＤＡ変換回路の入力端子は、上記フィードバック回路の出力端子に接続され、
上記ＤＡ変換回路は、バイアス制御電圧を発生するバイアス回路、上記バイアス制御電圧を保持する容量素子、および、上記バイアス回路と上記容量素子との間に設けられたスイッチ、を備え、
上記スイッチが遮断される期間内に、上記フィードバック回路の出力を更新する制御を行う期間制御回路を備えることを特徴とするアナログ信号処理回路。
【請求項２】
入力端子に接続され、ＤＣオフセット信号を相殺するＤＡ変換回路およびトランスコンダクタンス段と、
上記入力端子からの入力信号、上記ＤＡ変換回路の出力、および上記トランスコンダクタンス段の出力を加算した信号を増幅して出力するアンプと、
上記アンプの出力レベルを収束させるフィードバック回路と、を備え、
上記トランスコンダクタンス段の入力端子は、上記フィードバック回路の出力端子に接続され、
上記ＤＡ変換回路は、バイアス制御電圧を発生するバイアス回路、上記バイアス制御電圧を保持する容量素子、および、上記バイアス回路と上記容量素子との間に設けられたスイッチ、を備え、
上記スイッチが遮断される期間内に、上記フィードバック回路の出力を更新する制御を行う期間制御回路を備えることを特徴とするアナログ信号処理回路。
【請求項３】
上記期間制御回路は、
少なくとも所望の信号の出力の開始から終了までの期間である信号検知期間の間、上記スイッチを遮断状態とする制御を行うことを特徴とする請求項１または２に記載のアナログ信号処理回路。
【請求項４】
上記期間制御回路は、
上記フィードバック回路の出力を更新した後、その出力を保持する制御を行い、
上記アナログ信号処理回路は、
上記フィードバック回路の出力を保持する期間に、上記アンプの出力を所望の信号として出力する処理を行うことを特徴とする請求項１または２に記載のアナログ信号処理回路。
【請求項５】
上記アンプは、反転入力端子と出力端子を有する演算増幅回路と、上記反転入力端子と上記出力端子間に接続されたインピーダンス素子から構成されており、
上記期間制御回路は、
上記フィードバック回路の出力を更新した後、その出力を保持する制御を行い、
上記アナログ信号処理回路は、
上記フィードバック回路の出力を保持する期間に、上記アンプの出力を所望の信号として出力する処理を行い、
上記インピーダンス素子は、ダイオードまたはダイオード接続されたバイポーラ素子であり、
上記フィードバック回路が更新状態のときに、上記インピーダンス素子に所望の微弱電流が流れるように上記フィードバック回路の入力にオフセット電圧が印加されることを特徴とする請求項２に記載のアナログ信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路を含むＤＡ変換回路およびトランスインピーダンスアンプを備えたアナログ信号処理回路に関する。
【背景技術】
【０００２】
センサ素子の１つであるフォトダイオードによる光検知において、太陽光やランプ光などの周囲光環境化下で所望の光を検知する場合、検知されるべき所望の信号に、上記周囲光に起因するＤＣオフセット電流が重ね合されて出力される。また、検知されるべき所望の信号には、高いダイナミックレンジが要求されるため、センサ素子からＤＣオフセットを除去し、所望の信号のみを取り出すアナログ信号処理回路に低ノイズが要求される。
【０００３】
センサ素子としてフォトダイオードを用いたアナログ信号処理回路の例が特許文献１および非特許文献１に開示されている。これらの文献に開示されたアナログ信号処理回路の代表例の構成を図１１の（ａ）に示す。同図に示す構成では、センサであるフォトダイオードからのオフセット電流を相殺するために設けられたＤＡ変換回路の出力端子がフォトダイオードの出力端子に接続され、Digital Calibration/Correction Unitを通して該オフセット電流が相殺されている。このアナログ信号処理回路を構成するオペアンプやＤＡ変換回路に流す電流値は、電源電圧に依存せず一定であることが好ましい。このため、オペアンプやＤＡ変換回路に流す電流値は、バンドギャップ電圧を発生させる基準電圧発生回路からの基準電圧や、電圧電流変換回路を通して変換された電流を元に生成される。該基準電圧発生回路や電圧電流変換回路において発生したバイアスノイズは各回路をバイアスするために必要なＤＣ電流・ＤＣ電圧と共にＤＡ変換回路やオペアンプに供給されるため、このバイアスノイズがアンプの出力端子にも漏れてしまい、Ｓ／Ｎ（Signal to Noise）比を劣化させてしまうという問題がある。
【０００４】
このようなバイアスノイズを低減する手法もしくは回路が、特許文献２〜４に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第8,097,853号明細書（2012年1月17日登録）
【特許文献２】米国特許第6,788,161号明細書（2004年9月 7日登録）
【特許文献３】米国特許第7,489,191号明細書（2009年2月10日登録）
【特許文献４】米国特許第8,542,066号明細書（2013年9月24日登録）
【特許文献５】特開2010-74652号公報（2010年4月2日公開）
【非特許文献】
【０００６】
【非特許文献１】Rainer Krenzke, Cang Ji “A 140 dB Equivalent Dynamic Range Receiver Interface for an Infrared Rain-Sensing IC”, ESSCIRC 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１０の（ａ）に示す特許文献２に開示された回路では、発振回路の電流源であるＭＰ２のゲート端子にコンデンサとスイッチを配置し、該スイッチを遮断することでバイアスノイズが発振回路に混入しないようにしている。しかしながら、このようなスイッチとコンデンサを用いたバイアスノイズ遮断手法を用いることでバンドギャップ電圧発生回路とＤＡ変換回路とを電気的に分離することは可能である。しかしながら、このようなスイッチとコンデンサによるサンプリングではバイアスノイズが完全に除去されるのではなく、スイッチが導通から遮断される瞬間のバイアスノイズがコンデンサにサンプリングされ保持されるため、スイッチが遮断されている間はコンデンサ端子間の電圧は一定ではあるが、サンプリングされる毎に異なる値が保持される。このため、単にこのスイッチとコンデンサをＤＡ変換回路のバイアス回路内に搭載すれば良いというものではない。
【０００８】
次に、特許文献３および４に開示された回路では、特許文献２と同様に、オペアンプのバイアスノイズを遮断するために、オペアンプに供給するバイアス回路内にスイッチおよびコンデンサのいずれか少なくとも一方を配置した構成が開示されている〔例えば、図１０の（ｂ）および図１１の（ｂ）参照〕。しかしながら、オペアンプは通常差動構成を用いるため、バイアス回路である基準電圧発生回路などにおいて発生したバイアスノイズはコモンモード信号として除去されオペアンプ出力にはほとんど現れない。一方、電流出力のＤＡ変換回路の場合、バイアスノイズがＤＡ変換回路の出力にそのまま伝わるため、低ノイズ化が難しいという問題点がある。
【０００９】
特許文献３および４のノイズ低減手法は、アンプの出力をタイミングの異なる２時点の出力の差として計算し出力するＣＤＳ（Correlated Double Sampling）回路、またはＡＺ（Auto-zeroing）回路を信号処理経路の後段に有する離散時間アナログ信号処理回路の場合におけるオペアンプのバイアスノイズの低減には好適であるが、ＣＤＳ回路またはＡＺ回路を信号経路に配置しない回路には適用できないという問題点がある。
【００１０】
また、特許文献３および４のノイズ低減手法は、オペアンプに供給するバイアス回路が発生するバイアスノイズのノイズ低減手法であるが、上述のように、オペアンプよりもＤＡ変換回路に接続されるバイアス回路からのバイアスノイズが問題となる。上述のように、特許文献３および４の手法では、ＣＤＳ回路やＡＺ回路を使うことができる離散時間信号処理のアナログ回路にのみ適用可能であり、入力信号が時間連続信号である場合に必要である時間連続アナログ信号処理回路には適さないという問題点がある。
【００１１】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、ＤＣオフセット除去機能を搭載した回路において低バイアスノイズを実現することができる信号処理回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の一態様に係るアナログ信号処理回路は、入力端子に接続され、ＤＣオフセット信号を相殺するＤＡ変換回路と、上記入力端子からの入力信号と上記ＤＡ変換回路の出力とを加算した信号を増幅して出力するアンプと、上記アンプの出力レベルを収束させるフィードバック回路と、を備え、上記ＤＡ変換回路の入力端子は、上記フィードバック回路の出力端子に接続され、上記ＤＡ変換回路は、バイアス制御電圧を発生するバイアス回路、上記バイアス制御電圧を保持する容量素子、および、上記バイアス回路と上記容量素子との間に設けられたスイッチ、を備え、上記スイッチが遮断される期間内に、上記フィードバック回路の出力を更新する制御を行う期間制御回路と、を備えることを特徴とする。
【００１３】
また、上記の課題を解決するために、本発明の一態様に係るアナログ信号処理回路は、入力端子に接続され、ＤＣオフセット信号を相殺するＤＡ変換回路およびトランスコンダクタンス段と、上記入力端子からの入力信号、上記ＤＡ変換回路の出力、および上記トランスコンダクタンス段の出力を加算した信号を増幅して出力するアンプと、上記アンプの出力レベルを収束させるフィードバック回路と、を備え、上記トランスコンダクタンス段の入力端子は、上記フィードバック回路の出力端子に接続され、上記ＤＡ変換回路は、バイアス制御電圧を発生するバイアス回路、上記バイアス制御電圧を保持する容量素子、および、上記バイアス回路と上記容量素子との間に設けられたスイッチ、を備え、上記スイッチが遮断される期間内に、上記フィードバック回路の出力を更新する制御を行う期間制御回路を備えることを特徴とする。
【発明の効果】
【００１４】
本発明の一態様によれば、ＤＣオフセット除去機能を搭載した回路において低バイアスノイズを実現することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１に係るアナログ信号処理回路の構成を示すブロック図である。
【図２】上記アナログ信号処理回路の動作を説明するための図であり、（ａ）は、スイッチＳＷ１の開閉タイミングを示すタイミングチャートであり、（ｂ）は、トランジスタＭ２のゲート電圧ｖｂ１の時間変化を示す図であり、（ｃ）は、バイアス電圧ｖｂ０の時間変化を示す図である。
【図３】上記アナログ信号処理回路の動作を説明するためのタイミングチャートであり、（ａ）は、センサの動作を制御する制御信号を示し、（ｂ）は、スイッチＳＷ１の開閉状態を制御する制御信号を示し、（ｃ）は、積分回路の動作を制御する制御信号を示し、（ｄ）は、ＤＣオフセットフィードバック回路の出力更新・出力保持状態を制御する制御信号を示し、（ｅ）は、積分回路からの出力信号を示す。
【図４】上記アナログ信号処理回路に関し、ＤＡ変換回路の構成例を示す図であり、（ａ）は、ＤＡ変換回路の一構成例を示し、（ｂ）は、ＤＡ変換回路の別の構成例を示す。
【図５】本発明の実施形態２に係るアナログ信号処理回路の構成を示すブロック図である。
【図６】本発明の実施形態３に係るアナログ信号処理回路の構成を示すブロック図である。
【図７】上記実施形態２に係るアナログ信号処理回路の動作を説明するためのタイミングチャートであり、（ａ）は、センサの動作を制御する制御信号を示し、（ｂ）は、スイッチＳＷ１の開閉状態を制御する制御信号を示し、（ｃ）は、積分回路の動作を制御する制御信号を示し、（ｄ）は、ＤＣオフセット補正回路の動作およびスイッチＳＷ２の開閉状態を制御する制御信号を示し、（ｅ）は、ＤＣオフセットフィードバック回路の出力更新・出力保持状態を制御する制御信号を示し、（ｆ）は、積分回路からの出力信号を示す。
【図８】ＤＣオフセットフィードバック回路の構成例を示す図であり、（ａ）は、デジタルＤＣオフセットフィードバック回路の一構成例を示し、（ｂ）は、アナログＤＣオフセットフィードバック回路の一構成例を示す。
【図９】積分回路の一構成例を示す図である。
【図１０】従来技術を説明するための図であり、（ａ）は、従来の発振回路の構成を示すブロック図であり、（ｂ）は、従来の増幅回路の構成を示すブロック図である。
【図１１】従来技術を説明するための図であり、（ａ）は、従来のアナログ信号処理回路の構成を示すブロック図であり、（ｂ）は、従来の増幅回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
本発明を具現化する実施の形態について図１〜図９に基づいて説明すれば以下の通りである。以下、特定の実施形態で説明する構成以外の構成については、必要に応じて説明を省略する場合があるが、他の実施形態で説明されている場合は、その構成と同じである。また、説明の便宜上、各実施形態に示した部材と同一の機能を有する部材については、同一の符号を付し、適宜その説明を省略する。
【００１７】
〔実施形態１〕
図１に基づき、本発明の実施形態１に係るアナログ信号処理回路１０の構成について説明する。図１は、アナログ信号処理回路１０の構成を示すブロック図である。アナログ信号処理回路１０は、ＤＣオフセット成分が除去されたセンサの出力電流信号を電圧に変換し、出力するアナログ信号処理回路である。
【００１８】
図１に示すように、アナログ信号処理回路１０は、センサ１１、ＤＡ変換回路１２ａ、トランスインピーダンスアンプ（アンプ）１３、デジタルＤＣオフセットフィードバック回路（フィードバック回路）１４、アナログ信号処理部１５、積分回路１６、およびタイミング制御回路（期間制御回路）１７を備える。
【００１９】
（センサ１１，ＤＡ変換回路１２ａ）
センサ１１は、入力端子（またはオペアンプ１の反転入力端子）に接続され、外部の光を受けて、検知信号としての電流信号Isenseを出力するものである。ＤＡ変換回路１２ａは、電流信号Isenseに含まれるＤＣオフセット成分などを相殺する出力信号Idacを出力する回路である。
【００２０】
（トランスインピーダンスアンプ１３）
トランスインピーダンスアンプ１３は、非反転入力端子にあるバイアス電圧ｖｒｅｆが印加されると共に反転入力端子と出力端子間にインピーダンス素子Ｚ１が接続されたオペアンプ１（演算増幅器）とから構成される。
【００２１】
（デジタルＤＣオフセットフィードバック回路１４）
デジタルＤＣオフセットフィードバック回路１４は、トランスインピーダンスアンプ１３の出力信号からバイアス電圧ｖｒｅｆを減算した信号が入力され、出力信号がＤＡ変換回路１２ａの入力として与えられる回路である。
【００２２】
（アナログ信号処理部１５，積分回路１６）
アナログ信号処理部１５は、トランスインピーダンスアンプ１３の信号をさらに増幅したり、フィルタリングしたりする等のアナログ信号処理を行うものである。積分回路１６は、ある特定期間、アナログ信号処理部１５の出力信号ｖｏｕｔ１を積分し、所望の信号ＶｏｕｔＩｎｔを出力する回路である。
【００２３】
（タイミング制御回路１７）
タイミング制御回路１７は、センサ１１、ＤＡ変換回路１２ａのスイッチＳＷ１、デジタルＤＣオフセットフィードバック回路１４、および積分回路１６の動作を制御する制御信号を各構成に供給して、当該各構成の動作を制御する回路である。また、タイミング制御回路１７は、制御信号ctrl_sense、制御信号ctrl_sw、制御信号ctrl_dcoc_d、および制御信号ctrl_intのそれぞれを、センサ１１、ＤＡ変換回路１２ａのＳＷ１、デジタルＤＣオフセットフィードバック回路１４、および積分回路１６に供給する。
【００２４】
＜ＤＡ変換回路１２ａおよびＤＡＣバイアスの説明＞
ＤＡ変換回路１２ａは、ＤＡＣ１２０（ＤＡ変換器）、バイアス回路１２２、電圧制御電流源１２１（トランジスタＭ２）、スイッチＳＷ１、およびコンデンサＣ１（容量素子）を備える。また、バイアス回路１２２は、電圧ｖｂ１を供給するための電流源Ｉ１とダイオード接続されたトランジスタＭ１を備える。
【００２５】
スイッチＳＷ１は、トランジスタＭ１のゲート端子とトランジスタＭ２（電圧制御電流源２１）のゲート端子間に接続されており、各端子間の導通・遮断が行われる。コンデンサＣ１は、トランジスタＭ２のゲート端子とソース端子との間に配置されている。
【００２６】
ＤＡ変換回路１２ａの出力電流や内部回路の電流を決めるバイアス電流Ibias_dacは、トランジスタＭ２のドレイン端子より供給され、トランジスタＭ２のゲート端子の電圧ｖｂ１を変化させることでトランジスタＭ２のドレイン端子から出力される電流値が変化する。
【００２７】
＜電流源Ｉ１の説明＞
電流源Ｉ１は通常、電源電圧・温度に対して安定したバンドギャップ電圧を生成するための基準電圧発生回路（不図示）と、該基準電圧発生回路の出力電圧を電流値に変換する電圧電流変換回路（不図示）から構成される。このため、電流源Ｉ１の出力電流には大きなフリッカノイズや熱ノイズが混入する。基準電圧発生回路および電圧電流変換回路については従来の技術を適用できるので、ここでは、その説明は省略する。
【００２８】
電流源Ｉ１の電流をスイッチＳＷ１やコンデンサＣ１を経由せずカレントミラー回路などを通して直接ＤＡＣ１２０やオペアンプ１に供給すると仮定した場合、電流源Ｉ１に含まれるノイズ成分が信号経路であるトランスインピーダンスアンプ１３の出力に漏れてしまい、微弱なセンサ信号を検知できなくなってしまう。しかしながら、オペアンプ１は通常差動構成をとるため、電流源Ｉ１からのバイアスノイズのほとんどは、オペアンプ１内部で相殺され、オペアンプ１の出力端子には現れない。一方、ＤＡＣ１２０の出力電流は電流源Ｉ１の出力電流に比例した電流となるため、電流源Ｉ１のバイアスノイズが直接トランスインピーダンスアンプ１３の入力に注入されるため、ノイズ低減が難しい。特に、センサ１１などから発生するＤＣオフセット量が大きい場合には、ＤＡＣ１２０の出力電流も大きいため、より大きなノイズが信号経路に漏洩する。
【００２９】
ＤＡＣ１２０からの電流源Ｉ１に起因するノイズを低減するために、図２の（ａ）に示すように、タイミング制御回路１７からの制御信号ctrl_swによりスイッチＳＷ１の導通状態（制御信号ctrl_sw＝ｈｉｇｈのとき）・遮断状態（制御信号ctrl_sw＝ｌｏｗのとき）を制御することで、図２の（ｂ）に示すように、電圧ｖｂ１の出力が電流源Ｉ１およびトランジスタＭ１のノイズの影響を受けず一定となる期間（制御信号ctrl_sw＝ｌｏｗの間）を得ることができる。但し、図２の（ｂ）に示すように、各制御信号ctrl_sw＝ｌｏｗとなる期間での電圧ｖｂ１の値は、スイッチＳＷ１が導通状態から遮断状態に変化する瞬間での図２の（ｃ）に示す電圧ｖｂ０に依存して変動する（電圧ｖｂ１の電圧変動）。この電圧ｖｂ１の電圧変動がセンサ信号検知に影響を与えないように図３に示すように、タイミング制御回路１７を動作させる。以下、図３を用いて、上記の各制御信号と、アナログ信号処理回路１０の動作との関係について説明する。
【００３０】
図３の（ａ）に示す制御信号ctrl_senseはセンサの状態を制御し、制御信号ctrl_sense＝ｌｏｗの時は、センサからは所望の信号は出力されず、ＤＣオフセット電流のみが出力される。制御信号ctrl_sense＝ｈｉｇｈの時は、センサから所望の信号が該ＤＣオフセット電流と共に出力される。
【００３１】
図３の（ｃ）に示す制御信号ctrl_intは積分回路の動作を制御し、制御信号ctrl_int＝ｌｏｗのとき、積分回路１６はリセット状態であり、制御信号ctrl_int＝ｈｉｇｈのとき入力信号の積分を行う。
【００３２】
図３の（ｄ）に示す制御信号ctrl_dcoc_dはデジタルＤＣオフセットフィードバック回路１４の出力更新状態（制御信号ctrl_dcoc_d＝ｈｉｇｈ）および出力保持状態（制御信号ctrl_dcoc_d＝ｌｏｗ）を制御する信号である。
【００３３】
図３の（ｂ）に示す信号検知１周期の最初のフェーズであるフェーズ１（制御信号ctrl_sw＝ｈｉｇｈ）において、電流源Ｉ１とトランジスタＭ１とからなるバイアス回路１２２はコンデンサＣ１に所望の電圧を充電する。フェーズ１終了後は、コンデンサＣ１は充電された所望の電圧を常に保持するため、電圧ｖｂ１はバイアス回路１２２のノイズの影響を受けず一定となる。
【００３４】
フェーズ２では制御信号ctrl_dcoc_d＝ｈｉｇｈとなり、デジタルＤＣオフセットフィードバック回路１４の出力が更新状態となり、センサ１１やオペアンプ１から発生するＤＣオフセット成分の除去を行い、トランスインピーダンスアンプ１３の出力が電圧Ｖｒｅｆ（出力レベル）に収束するようにフィードバック制御を行う。上述の電圧ｖｂ１の電圧変動に依存したバイアス電流Ibias_dacがＤＡＣ１２０に入力されるため、ＤＡ変換回路１２ａの出力電流値であるIdacも変動する。したがって、仮にＤＡＣ１２０のデジタル入力信号が一定であったとしても各信号検知周期においてＤＡ変換回路１２ａの出力電流値は異なる値となる。しかしながら、フェーズ２の期間では、デジタルＤＣオフセットフィードバック回路１４が出力更新状態となり、電圧ｖｂ１の電圧変動によるＤＡ変換回路１２ａの出力変動の影響は、デジタルＤＣオフセットフィードバック回路１４を通して除去され、トランスインピーダンスアンプ１３の出力は電圧ｖｂ１の電圧変動に関係なく電圧ｖｒｅｆに収束する。
【００３５】
フェーズ２終了後、図３の（ａ）に示すフェーズ３の期間（信号検知期間）、制御信号ctrl_sense＝ｈｉｇｈに設定し、所望のセンサ信号を出力する。フェーズ３開始後、出力電圧ｖｏｕｔ１の出力が安定するまで待った後、図３の（ｃ）に示すフェーズ４の期間、積分回路１６により、出力電圧ｖｏｕｔ１とバイアス電圧ｖｒｅｆとの差が積分され、フェーズ４の最後に、センサ１１の所望の信号に相当する信号が積分回路１６の出力から得られる〔図３の（ｅ）に示す斜線で示した領域が所望の出力信号〕。
【００３６】
＜アナログ信号処理回路１０の効果について＞
以上説明したように、アナログ信号処理回路１０は、ＤＣオフセット信号を相殺するＤＡ変換回路１２ａと、センサ１１が接続された入力端子からの入力信号とＤＡ変換回路１２ａの出力とを加算した信号を増幅して出力するトランスインピーダンスアンプ１３と、トランスインピーダンスアンプ１３の出力ＤＣレベル（出力レベル）を所望の値に収束させるデジタルＤＣオフセットフィードバック回路１４を備える。また、ＤＡ変換回路１２ａ（ＤＡＣ１２０）の出力端子は、トランスインピーダンスアンプ１３の反転入力端子に接続され、入力端子は、デジタルＤＣオフセットフィードバック回路１４の出力端子に接続されている。また、ＤＡ変換回路１２ａは、バイアス制御電圧を発生するバイアス回路１２２、上記バイアス制御電圧を保持する容量素子（コンデンサＣ１）、および、バイアス回路１２２と上記容量素子との間に設けられたスイッチＳＷ１、を備えている。さらに、タイミング制御回路１７は、スイッチＳＷ１が遮断される期間内に、デジタルＤＣオフセットフィードバック回路１４の出力を更新する制御を行うようになっている。
【００３７】
以上の構成によれば、スイッチＳＷ１が遮断される期間、電圧ｖｂ１がバイアス回路１２２のノイズの影響を受けず一定となる期間を得ることができる。ここで、スイッチＳＷ１が遮断される期間における電圧ｖｂ１はスイッチＳＷ１が導通状態から遮断状態に変化する瞬間での電圧ｖｂ０に依存して変動する（電圧ｖｂ１の電圧変動）。この電圧変動に依存した電流は、ＤＡＣ１２０を通して信号経路に混入するため、スイッチＳＷ１の開閉が繰り返される各信号検知周期においてＤＡＣ１２０の出力電流値は異なる値となる。しかしながら、デジタルＤＣオフセットフィードバック回路１４の出力が更新状態となっているため、上記電圧変動によるＤＡＣ１２０の出力変動の影響は、デジタルＤＣオフセットフィードバック回路１４を通して除去され、トランスインピーダンスアンプ１３の出力は電圧変動に関係なく所望の値（電圧ｖｒｅｆ）に収束する。これにより、アンプ出力へ漏洩するＤＡＣ１２０のバイアスノイズを低減することができる。
【００３８】
以上により、アナログ信号処理回路１０によれば、ＤＣオフセット除去機能を搭載した回路において低バイアスノイズを実現することができる。また、本実施形態のアナログ信号処理回路１０を採用することで、ノイズの大きい基準電圧発生回路やノイズの大きい電圧電流変換回路をバイアス回路１２２として使うことができるため、基準電圧発生回路および電圧電流変換回路の集積回路に占める面積を小さくすることができ、コストの低減を実現できる。
【００３９】
〔ＤＡＣの構成例〕
図４の（ａ）は、４ビットの電流出力型のＤＡ変換回路の一構成例であるＤＡ変換回路１２ｂを示す。電圧ｖｂ１はトランジスタＭ２［０］〜Ｍ２［３］のゲート端子に印加されると共に、トランジスタＭ２［０］〜Ｍ２［３］のトランジスタサイズの比は図に記載したように１：２：４：８の比になる。また、各ドレイン端子はトグルスイッチ（ＴＯＧ０〜ＴＯＧ３）により、電圧ｖｒｅｆが印加された端子と、ＤＡ変換回路１２ｂの出力端子の一方に接続される。各トグルスイッチは、ＤＡ変換回路１２ｂの４ビット入力信号に応じて接続が切り替えられる。ここで、トランジスタＭ２［０］〜Ｍ２［３］のトランジスタサイズが十分大きく、スイッチＳＷ１が遮断されたときに電圧ｖｂ１を保持するのに十分なゲート・ソース間容量（Ｍ２［０］〜Ｍ２［３］）がある場合にはコンデンサＣ１は不要である。また、コンデンサＣ１は図４の（ａ）に示すようにトランジスタ等を使ったコンデンサでもよいし、２層メタルで構成されるコンデンサ等でもよい。
【００４０】
次に、図４の（ｂ）は、４ビットの電流出力型のＤＡ変換回路の一構成例であるＤＡ変換回路１２ｃを示す。電圧ｖｂ１の電圧に依存してトランジスタＭ２のドレイン端子より、アンプ１のバイアス電流を供給する。アンプ１はある基準電圧を出力し、該アンプ１の出力端子とＤＡ変換回路１２ａの出力端子との間に、直列に接続された抵抗とスイッチＳＷ１０〜ＳＷ１３が並列に接続されている。各抵抗Ｒ［０］〜Ｒ［３］の抵抗値の比を１：１／２：１／４：１／８とし、スイッチＳＷ１０〜ＳＷ１３をＤＡ変換回路１２ｃのデジタル入力信号で導通・遮断を制御することでデジタル入力信号に応じた出力電流が得られる。図４の（ｂ）ではＤＡ変換回路１２ｃを構成する能動素子であるアンプ１のバイアス電流をトランジスタＭ２のドレイン電流から供給する一例を示した。
【００４１】
本実施形態に示した形態の他、特許文献５に記載されているようなΔΣ変調方式を採用するＤＡ変換回路などでも同様に上述したバイアス回路ノイズを低減する回路を構成することができる。また、本実施形態で説明したスイッチＳＷ１とコンデンサＣ１とを有するバイアス回路を様々なＤＡ変換回路方式に適用することができる。
【００４２】
〔実施形態２〕
次に、図５に基づき、本発明の実施形態２として、図１に示すアナログ信号処理回路１０におけるセンサの一構成例を示したアナログ信号処理回路１０について説明する。図５は、アナログ信号処理回路１０におけるセンサ１１の一構成例を示すブロック図である。ここでは、非特許文献１に記載のセンサ１１と同様のセンサの構成が示されている。以下、センサ部分の動作を説明する。センサ１１以外の構成は図１と同様であるため、説明を省略する。同図に示す回路では、フォトダイオードが電流出力のセンサ素子として配置されており、該フォトダイオードは周囲光（太陽光やランプ等の光）を常に受光している。一方、タイミング制御回路１７の制御信号ctrl_senseにて制御されるＬＥＤ素子（赤外線ＬＥＤ；発光素子）と、該ＬＥＤ素子を駆動するアンプは、制御信号ctrl_sense＝ｈｉｇｈの期間〔図３の（ａ）に示すフェーズ３の期間〕、ＬＥＤ素子から所望の強度の光信号を発光し、対象物に反射した信号をフォトダイオードで、制御信号ctrl_sense＝ｈｉｇｈの期間に検知する。図５に示すセンサ構成と、上述したアナログ信号処理回路１０の動作を組み合わせることで、周囲光に起因するＤＣオフセット電流の影響を受けず、制御信号ctrl_senseで駆動される信号成分のみを検知することができる。このとき、上述のように、ＤＡ変換回路１２ａが備えるバイアス回路１２２からのバイアスノイズを低減することができる。
【００４３】
〔実施形態３〕
図６に基づき、本発明の実施形態３に係るアナログ信号処理回路２０の構成について説明する。図６は、アナログ信号処理回路２０の構成を示すブロック図である。同図に示すアナログ信号処理回路２０は、トランスインピーダンスアンプ２３のインピーダンスとしてバイポーラトランジスタ（ダイオードでもよい）ＢＪＴ１（バイポーラ素子）を用いている点が、図１に示すアナログ信号処理回路１０と異なっている。また、本実施形態のアナログ信号処理回路２０では、ＤＣオフセットフィードバック回路がアナログ回路で構成されている点で、図１に示すアナログ信号処理回路１０と異なっている。
【００４４】
なお、アナログ信号処理回路２０のセンサ２１、積分回路２６、ＤＡ変換回路２２のバイアス回路２２２、電圧制御電流源２２１（トランジスタＭ２）、スイッチＳＷ１、コンデンサＣ１などは、それぞれ、アナログ信号処理回路１０のセンサ１１、積分回路１６、ＤＡ変換回路１２のバイアス回路１２２、電圧制御電流源１２１（トランジスタＭ２）、スイッチＳＷ１、コンデンサＣ１などと同様であるのでここでは、適宜その説明を省略する。
【００４５】
（タイミング制御回路２７）
タイミング制御回路２７は、センサ２１、ＤＡ変換回路２２のスイッチＳＷ１（第２スイッチ）、ＤＣオフセット補正回路２８、スイッチＳＷ２（第１スイッチ）、アナログＤＣオフセットフィードバック回路２４、および積分回路２６の動作を制御する制御信号を各構成に供給して、当該各構成の動作を制御する回路である。また、タイミング制御回路２７は、制御信号ctrl_sense、制御信号ctrl_sw、制御信号ctrl_dcoc_a、および制御信号ctrl_intのそれぞれを、センサ２１、ＤＡ変換回路２２のスイッチＳＷ１、アナログＤＣオフセットフィードバック回路２４、および積分回路２６に供給する。また、制御信号ctrl_dac_calは、ＤＣオフセット補正回路２８およびスイッチＳＷ２に供給される。
【００４６】
ＤＡＣ２２０（ＤＡ変換器）はセンサ２１などから出力されるＤＣオフセット信号を大まかに除去するために設けられ、その入力はＤＣオフセット補正回路２８から供給される。また、アナログＤＣオフセットフィードバック回路２４のアナログ出力信号はトランスコンダクタンス段２５（Ｇｍ１）を通してトランスインピーダンスアンプ２３の入力端子に供給される。また、トランスインピーダンスアンプ２３の入力端子とセンサ２１、およびＤＡ変換回路２２（ＤＡＣ２２０）の出力端子との間にはスイッチＳＷ２が設けられており、該ＤＣオフセット補正回路２８の動作中は遮断される。
【００４７】
本実施形態では、広いダイナミックレンジのセンサ信号出力に内部回路パラメータを変更せずに対応するために、トランジスタＢＪＴ１（バイポーラトランジスタ）の信号圧縮特性（指数関数特性）を利用したトランスインピーダンスアンプ２３が用いられる。しかしながら、図１のアナログ信号処理回路１０のように、トランスインピーダンスアンプ１３の出力を基準電圧ｖｒｅｆに収束させる場合、トランジスタＢＪＴ１の両端子の電圧は０Ｖとなり、トランジスタＢＪＴ１に全く電流が流れず、トランジスタＢＪＴ１のインピーダンスが大きくなりすぎ（トランジスタＢＪＴ１の両端間が遮断された状態となり）、オペアンプ１（演算増幅回路）の出力から反転入力端子への負帰還を行うことができず、回路が不安定となってしまう。
【００４８】
この問題を回避するため、通常、アナログＤＣオフセットフィードバック回路２４が更新状態のとき、収束させるトランスインピーダンスアンプ２３の出力電圧に若干のオフセット電圧を与え、トランジスタＢＪＴ１に１ｎＡ程度の微弱電流が流れるようにする収束させる。この収束時の電流が大きければ大きいほど、トランスインピーダンスアンプ２３のフィードバックループ安定性およびアナログＤＣオフセットフィードバック回路２４の出力が更新状態における過渡応答特性の安定性は改善するが、素子に電流が流れるためノイズ性能、バラツキ性能、トランスインピーダンスアンプ２３のＤＣオフセット収束値の精度が共に劣化してしまう。この理由により、アナログＤＣオフセットフィードバック回路２４の出力が更新状態におけるトランジスタＢＪＴ１の収束電流値は小さければ小さいほどよい。以下、図７を用いて、上記の各制御信号と、アナログ信号処理回路２０の動作との関係について説明する。
【００４９】
図７の（ｄ）に示す制御信号ctrl_dac_calはＤＣオフセット補正回路２８およびスイッチＳＷ２を制御する信号であり、制御信号ctrl_dac_cal＝ｈｉｇｈのとき、スイッチＳＷ２は遮断されると共に、ＤＣオフセット補正回路２８が動作し、センサ２１からのオフセット電流をＤＡＣ２２０の分解能で決まる値までオフセットが除去される。制御信号ctrl_dac_cal＝ｌｏｗの時、スイッチＳＷ２は導通すると共に、ＤＣオフセット補正回路２８は制御信号ctrl_dac_cal＝ｈｉｇｈのときに計算した最終値を保持する。
【００５０】
図７の（ｅ）に示す制御信号ctrl_dcoc_aは、図３の（ｄ）に示す制御信号ctrl_dcoc_dと同様に、アナログＤＣオフセットフィードバック回路２４の出力更新状態（制御信号ctrl_dcoc_a＝ｈｉｇｈ）・出力保持状態（制御信号ctrl_dcoc_a＝ｌｏｗ）を制御する信号である。
【００５１】
図７の（ｂ）に示す信号検知１周期の最初のフェーズであるフェーズ１（制御信号ctrl_sw＝ｈｉｇｈ）において、電流源Ｉ１とトランジスタＭ１とからなるバイアス回路はコンデンサＣ１に所望の電圧を充電する。フェーズ１の終了後は、コンデンサＣ１は充電された所望の電圧を常に保持するため、電圧ｖｂ１はバイアス回路２２２のノイズの影響を受けず一定となる。
【００５２】
図７の（ｄ）に示すフェーズ５では、ＤＣオフセット補正回路２８が、センサ２１からのＤＣオフセット電流を相殺するために必要なＤＡＣ２２０の入力信号を、センサ出力をモニターしながら計算する。フェーズ１およびフェーズ５が完了後の図７の（ｂ）に示すフェーズ２では制御信号ctrl_dcoc_a＝ｈｉｇｈとなり、アナログＤＣオフセットフィードバック回路２４の出力が更新状態となり、ＤＡＣ２２０の出力だけでは取りきれなかったセンサ２１やオペアンプ１から発生する残留ＤＣオフセット成分の除去を行い、トランジスタＢＪＴ１に流れる電流が所望の値に収束するようにフィードバック制御を行う。該収束値は図７の（ｆ）に示すIbjt_dcの値によって決まる。さらに、上述の電圧ｖｂ１の電圧変動に依存した電流がＤＡＣ２２０を通して信号経路に混入し、仮にＤＡＣ２２０の入力信号が一定であったとしても各信号検知周期においてＤＡＣ２２０の出力電流値は異なる値となる。しかしながら、図７の（ｂ）に示すフェーズ２の期間で見ると電圧ｖｂ１の電圧変動によるＤＡＣ２２０の出力変動をＤＣオフセット成分としてみなすことができ、アナログＤＣオフセットフィードバック回路２４を通して除去されるため、トランジスタＢＪＴ１に流れる電流は電圧ｖｂ１の電圧変動に関係なく所望の設定値に収束する。フェーズ２終了後、図７の（ａ）に示すフェーズ３の期間（信号検知期間）、制御信号ctrl_sense＝ｈｉｇｈに設定し、所望のセンサ信号を出力する。フェーズ３開始後、トランスインピーダンスアンプ２３の出力が安定するまで待った後、図７の（ｃ）に示すフェーズ４の期間、積分回路２６により、該出力と電圧ｖｒｅｆとの差が積分され、フェーズ４の最後に、センサ２１の所望の信号に相当する信号成分が積分回路２６の出力から得られる。
【００５３】
センサ２１のＤＣオフセット値が大きい場合には、ＤＡＣ２２０の出力電流も大きくなるため、図６に示すアナログ信号処理回路２０内において、最もノイズの寄与率が大きい回路はＤＡＣ２２０となる。トランジスタＭ１のゲート端子から生成されるバイアス電圧ｖｂ０がスイッチＳＷ１やコンデンサＣ１を経由せずに、トランジスタＭ２に供給される場合、アナログＤＣオフセットフィードバック回路２４の出力更新時におけるトランジスタＢＪＴ１に流れる微弱電流をＤＡＣ２２０から出力されるノイズよりも十分大きな値に設定する必要があり、アナログ信号処理回路２０のノイズ性能、バラツキ性能等を犠牲にしなければならない。トランジスタＢＪＴ１に流れる電流はいかなるときもIbjt＞０Ａを満たさなければトランジスタＢＪＴ１の両端のインピーダンスが無限大となりトランスインピーダンスアンプ２３、および図７の（ｂ）に示すフェーズ２におけるアナログＤＣオフセットフィードバック回路２４によるフィードバックが不安定となる。したがって、このようなトランジスタＢＪＴ１のような指数関数特性を有する素子を信号系に用いる場合には、ＤＡＣ２２０の低ノイズ化がさらに重要となる。図６のアナログ信号処理回路２０は、本発明の最良の形態を示す回路の一例である。
【００５４】
上記の例では、フェーズ５の期間におけるセンサ１１からのオフセット補正値計算において、トランスインピーダンスアンプ２３やトランスコンダクタンス段２５の影響を受けないようにスイッチＳＷ２を設けたが、それらの影響が軽微である場合にはスイッチＳＷ２を設ける必要はない。また、フェーズ５の期間に、トランスコンダクタンス段２５の出力電流、およびトランスインピーダンスアンプ２３のトランジスタＢＪＴ１の電流Ｉｂｊｔが流れないように回路をＯＦＦ状態にすれば、スイッチＳＷ２は不要である。
【００５５】
また、上記の例では、ＤＣオフセット補正回路２８を備える形態を示したが、本発明を適用することが可能な形態は、これに限定されず、ＤＣオフセット補正回路２８を備えていなくても良い。例えば、予めセンサ２１から出力されるオフセットレベルがわかっている場合は、ＤＡＣ２２０に該オフセットに相当するデジタル信号を固定値として与えればよい。
【００５６】
＜アナログ信号処理回路２０の効果について＞
以上説明したように、アナログ信号処理回路２０は、ＤＣオフセット信号を相殺するＤＡ変換回路２２およびトランスコンダクタンス段２５と、センサ２１が接続された入力端子からの入力信号、ＤＡ変換回路２２の出力、およびトランスコンダクタンス段２５の出力を加算した信号を増幅して出力するトランスインピーダンスアンプ２３と、トランスインピーダンスアンプ２３の出力ＤＣレベル（出力レベル）を所望の値に収束させるアナログＤＣオフセットフィードバック回路２４と、ＤＡ変換回路２２（ＤＡＣ２２０）の入力端子に接続されるＤＣオフセット補正回路２８と、を備える。また、ＤＡ変換回路２２の出力端子およびＤＣオフセット補正回路２８の入力端子と、トランスインピーダンスアンプ２３の反転入力端子と、の間にはスイッチＳＷ２が設けられている。また、トランスコンダクタンス段２５の出力端子は、上記反転入力端子に接続され、入力端子は、アナログＤＣオフセットフィードバック回路２４の出力端子に接続されている。また、ＤＡ変換回路２２は、バイアス制御電圧を発生するバイアス回路２２２、上記バイアス制御電圧を保持する容量素子（コンデンサＣ１）、および、バイアス回路２２２と上記容量素子との間に設けられたスイッチＳＷ１、を備えている。さらに、タイミング制御回路２７は、スイッチＳＷ２が導通され、かつスイッチＳＷ１が遮断される期間内に、アナログＤＣオフセットフィードバック回路２４の出力を更新する制御を行う。
【００５７】
以上の構成によれば、スイッチＳＷ１が遮断される期間、トランジスタＭ２（容量素子）の出力電圧がバイアス回路２２２のノイズの影響を受けず一定となる期間を得ることができる。ここで、スイッチＳＷ１が遮断される期間における容量素子の出力電圧の値はスイッチＳＷ１が導通から遮断に変化する瞬間でのバイアス制御電圧に依存して変動する（容量素子の出力電圧の電圧変動）。この電圧変動に依存した電流は、ＤＡＣ２２０を通して信号経路に混入するため、スイッチＳＷ１の開閉を繰り返すたびに、ＤＡＣ２２０の出力電流値は異なる値となる。しかしながら、スイッチＳＷ１が遮断され、アナログＤＣオフセットフィードバック回路２４の出力を更新する制御が行われる期間は、アナログＤＣオフセットフィードバック回路２４が出力更新状態となるため、上記電圧変動によるＤＡＣ２２０の出力変動の影響は、アナログＤＣオフセットフィードバック回路２４を通して除去され、トランスインピーダンスアンプ２３の出力は電圧変動に関係なく所望の値に収束する。これにより、アンプ出力へ漏洩するＤＡＣ２２０のバイアスノイズを低減することができる。
【００５８】
以上により、アナログ信号処理回路２０によれば、ＤＣオフセット除去機能を搭載した回路において低バイアスノイズを実現することができる。また、同アナログ信号処理回路２０を採用することで、ノイズの大きい基準電圧発生回路やノイズの大きい電圧電流変換回路をバイアス回路として使うことができるため、基準電圧発生回路および電圧電流変換回路の集積回路に占める面積を小さくすることができ、コストの低減を実現できる。
【００５９】
〔補足説明〕
＜ＤＣオフセットフィードバック回路について＞
次に、図８に基づき、ＤＣオフセットフィードバック回路の構成例について説明する。図８の（ａ）は、デジタルＤＣオフセットフィードバック回路１４の一構成例を示し、図８の（ｂ）は、アナログＤＣオフセットフィードバック回路２４の一構成例を示す。
【００６０】
図８の（ａ）において、デジタルＤＣオフセットフィードバック回路１４は入力されたアナログ信号がＡＤ変換回路によりデジタル値に変換された後、制御信号ctrl_dcoc_dによって制御される信号である０または１が乗算された後、デジタル積分回路で乗算結果が積分される。ＤＣオフセットフィードバックは負帰還である必要があるため、その出力に−１を乗算した結果が図１に示すＤＡＣ１２０に供給される。制御信号ctrl_dcoc_d＝ｌｏｗの間、乗算回路には０が入力されるため、この間、デジタル積分回路の出力は一定となる。
【００６１】
次に、図８の（ｂ）において、アナログＤＣオフセットフィードバック回路２４に入力されたアナログ信号はＤＣオフセットフィードバック系が負帰還となるように−１倍された後、トランスコンダクタンス段（Ｇｍ２）により電流に変換され、制御信号ctrl_dcoc_a＝ｈｉｇｈの期間、該電流がコンデンサＣｅｘｔにて積分される。そのコンデンサＣｅｘｔの端子間電圧が図６に示すトランスコンダクタンス段２５（Ｇｍ１）に供給される。
【００６２】
＜積分回路について＞
次に、図９に基づき、上述した積分回路１６，２６の構成例について説明する。図９は、積分回路１６（または積分回路２６）の一構成例を示すブロック図である。
【００６３】
積分回路１６（または積分回路２６）は、端子ｖｉｎに印加される電圧と電圧ｖｒｅｆとの差に相当する電流をオペアンプ２の反転入力端子と出力端子間に配置された積分コンデンサＣｉｎｔに積分する。制御信号ctrl_int＝ｈｉｇｈの期間、ＳＷ３Ｂは導通し、ＳＷ３Ａは遮断される。一方、制御信号ctrl_int＝ｌｏｗの期間、ＳＷ３Ｂは遮断されると共に、ＳＷ３Ａは導通し、積分コンデンサＣｉｎｔに蓄えられた電荷はリセットされる。ここでは、抵抗Ｒｉｎｔと積分コンデンサＣｉｎｔおよびオペアンプ２から構成される連続時間型の積分回路を一例として示したが、時間連続型の積分回路ではなく、図３の（ｃ）または図７の（ｃ）に示すフェーズ４の期間にｖｏｕｔ１を１回以上サンプリングする離散時間積分回路でも良い。
【００６４】
〔まとめ〕
本発明の態様１に係るアナログ信号処理回路（１０）は、入力端子に接続され、ＤＣオフセット信号を相殺するＤＡ変換回路（１２ａ）と、上記入力端子からの入力信号と上記ＤＡ変換回路の出力とを加算した信号を増幅して出力するアンプ（トランスインピーダンスアンプ１３）と、上記アンプの出力レベルを収束させるフィードバック回路（デジタルＤＣオフセットフィードバック回路１４）と、を備え、上記ＤＡ変換回路の入力端子は、上記フィードバック回路の出力端子に接続され、上記ＤＡ変換回路は、バイアス制御電圧を発生するバイアス回路（１２２）、上記バイアス制御電圧を保持する容量素子（コンデンサＣ１）、および、上記バイアス回路と上記容量素子との間に設けられたスイッチ（スイッチＳＷ１）、を備え、上記スイッチが遮断される期間内に、上記フィードバック回路の出力を更新する制御を行う期間制御回路（タイミング制御回路１７）と、を備える構成である。
【００６５】
本発明の態様２に係るアナログ信号処理回路（２０）は、入力端子に接続され、ＤＣオフセット信号を相殺するＤＡ変換回路（２２）およびトランスコンダクタンス段（２５）と、上記入力端子からの入力信号、上記ＤＡ変換回路の出力、および上記トランスコンダクタンス段の出力を加算した信号を増幅して出力するアンプ（トランスインピーダンスアンプ２３）と、上記アンプの出力レベルを収束させるフィードバック回路（アナログＤＣオフセットフィードバック回路２４）と、を備え、上記トランスコンダクタンス段の入力端子は、上記フィードバック回路の出力端子に接続され、上記ＤＡ変換回路は、バイアス制御電圧を発生するバイアス回路（２２２）、上記バイアス制御電圧を保持する容量素子（コンデンサＣ１）、および、上記バイアス回路と上記容量素子との間に設けられたスイッチ（スイッチＳＷ１）、を備え、上記スイッチが遮断される期間内に、上記フィードバック回路の出力を更新する制御を行う期間制御回路（タイミング制御回路２７）を備える構成である。
【００６６】
上記各構成では、期間制御回路は、スイッチが遮断される期間内に、フィードバック回路の出力を更新する制御を行う。スイッチが遮断される期間、容量素子の出力電圧がバイアス回路のノイズの影響を受けず一定となる期間を得ることができる。ここで、スイッチが遮断される期間における容量素子の出力電圧の値はスイッチが導通から遮断に変化する瞬間でのバイアス制御電圧に依存して変動する（容量素子の出力電圧の電圧変動）。この電圧変動に依存した電流は、ＤＡ変換回路を通して信号経路に混入するため、スイッチの開閉を繰り返すたびに、ＤＡ変換回路の出力電流値は異なる値となる。しかしながら、スイッチが遮断され、フィードバック回路の出力を更新する制御が行われる期間は、フィードバック回路が出力更新状態となるため、上記電圧変動によるＤＡ変換回路の出力変動の影響は、フィードバック回路を通して除去され、アンプの出力は電圧変動に関係なく所望の値に収束する。これにより、アンプ出力へ漏洩するＤＡ変換回路のバイアスノイズを低減することができる。
【００６７】
以上により、本発明の態様１または態様２に係るアナログ信号処理回路によれば、ＤＣオフセット除去機能を搭載した回路において低バイアスノイズを実現することができる。また、同アナログ信号処理回路を採用することで、ノイズの大きい基準電圧発生回路やノイズの大きい電圧電流変換回路をバイアス回路として使うことができるため、基準電圧発生回路および電圧電流変換回路の集積回路に占める面積を小さくすることができ、コストの低減を実現できる。
【００６８】
本発明の態様３に係るアナログ信号処理回路は、上記態様１または２において、上記期間制御回路は、少なくとも所望の信号の出力の開始から終了までの期間である信号検知期間の間、上記スイッチを遮断状態とする制御を行うことが好ましい。
【００６９】
上記各構成によれば、信号検知期間の間、ＤＡ変換器（ＤＡＣ１２０）にバイアス電流を与える電圧制御電流源の入力電圧（電圧ｖｂ１）をバイアス回路のノイズの影響を受けず一定にすることができる。
【００７０】
本発明の態様４に係るアナログ信号処理回路は、上記態様１または２において、上記期間制御回路は、上記フィードバック回路の出力を更新した後、その出力を保持する制御を行い、上記アナログ信号処理回路は、上記フィードバック回路の出力を保持する期間に、上記アンプの出力を所望の信号として出力する処理を行う請求項１または２に記載のアナログ信号処理回路。
【００７１】
上記構成によれば、アンプ出力へ漏洩するＤＡ変換回路のバイアスノイズを低減することができる。
【００７２】
本発明の態様５に係るアナログ信号処理回路は、上記態様２において、上記アンプは、反転入力端子と出力端子を有する演算増幅回路と、上記反転入力端子と上記出力端子間に接続されたインピーダンス素子から構成されており、上記期間制御回路は、上記フィードバック回路の出力を更新した後、その出力を保持する制御を行い、上記アナログ信号処理回路は、上記フィードバック回路の出力を保持する期間に、上記アンプの出力を所望の信号として出力する処理を行い、上記インピーダンス素子は、ダイオードまたはダイオード接続されたバイポーラ素子（トランジスタＢＪＴ１）であり、上記フィードバック回路が更新状態のときに、上記インピーダンス素子に所望の微弱電流が流れるように上記フィードバック回路の入力にオフセット電圧が印加されても良い。
【００７３】
上記構成によれば、アンプとして、ダイオードまたはダイオード接続されたバイポーラ素子と演算増幅器とから構成されるトランスインピーダンスアンプを備えたアナログ信号処理回路において、アンプ出力へ漏洩するＤＡ変換回路のバイアスノイズを低減することができる。
【００７４】
〔本発明の別の表現〕
本発明の一態様は、以下のように表現することもできる。
【００７５】
すなわち、本発明の一態様に係るアナログ信号処理回路は、電圧制御電流源を含み、上記ＤＡ変換回路の出力信号は電流であり、該電流の値は上記電圧制御電流源の出力電流の値に比例することが好ましい。
【００７６】
上記構成によれば、ＤＡ変換回路の出力電流が電圧制御電流源の出力電流に比例した電流となるアナログ信号処理回路において、アンプ出力へ漏洩するＤＡ変換回路のバイアスノイズを低減できる。
【００７７】
本発明の一態様に係るアナログ信号処理回路は、上記アンプは、演算増幅器（オペアンプ１）と、上記演算増幅器の反転入力端子および出力端子の間に接続されたインピーダンス素子（Ｚ１，トランジスタＢＪＴ１）と、を備えていても良い。
【００７８】
上記構成によれば、アンプとして、インピーダンス素子と演算増幅器とから構成されるトランスインピーダンスアンプから構成されるアナログ信号処理回路において、アンプ出力へ漏洩するＤＡ変換回路のバイアスノイズを低減できる。
【００７９】
本発明の一態様に係るアナログ信号処理回路は、上記インピーダンス素子が、バイポーラトランジスタ（トランジスタＢＪＴ１）であっても良い。
【００８０】
上記構成によれば、アンプとして、指数関数特性を有するバイポーラトランジスタと演算増幅器とから構成されるトランスインピーダンスアンプから構成されるアナログ信号処理回路において、アンプ出力へ漏洩するＤＡ変換回路のバイアスノイズを低減できるため、ＤＣオフセット収束時にバイポーラトランジスタに流れる電流をより小さくすることができ、ノイズ・バラツキ特性を改善することができる。
【００８１】
本発明の一態様に係るアナログ信号処理回路は、少なくとも上記信号検知期間の間、発光する発光素子と、上記入力端子に接続されたフォトダイオードと、を備え、上記フォトダイオードの出力信号に含まれるＤＣオフセット信号を除去し、上記発光素子からの信号のみを上記信号検知期間に上記アンプから出力しても良い。
【００８２】
上記構成によれば、周囲光に起因するＤＣオフセット電流の影響を受けず、発光素子が発する光の信号成分のみを検知することができる。また、このとき、アンプ出力へ漏洩するＤＡ変換回路のバイアスノイズを低減できる。
【００８３】
また、本発明の態様は、さらに以下のように表現することもできる。すなわち、本発明の一態様に係るアナログ信号処理回路は、ＤＣオフセット信号を相殺するために入力端子に接続されるＤＡ変換回路と、上記入力端子から入力される入力信号から上記ＤＡ変換回路の出力を加算した信号を増幅して出力するアンプと、上記アンプの出力ＤＣレベルを所望の値に収束させるためのＤＣオフセットフィードバック回路と、から構成され、上記ＤＡ変換回路のデジタル入力信号は上記ＤＣオフセットフィードバック回路から供給されると共に、上記ＤＣオフセットフィードバック回路の出力を更新状態にした後、上記ＤＣオフセットフィードバック回路の出力を保持状態にするとともに、上記保持状態の期間に、上記アンプの出力を所望の信号として出力するＤＣオフセット除去機能を搭載したアナログ信号処理回路において、上記ＤＡ変換回路は、バイアス制御電圧を入力とする電圧制御電流源と、上記バイアス制御電圧を一定期間保持するためのコンデンサと、上記バイアス制御電圧を発生するためバイアス回路と、上記バイアス回路の出力と上記電圧制御電流源の入力端子を接続・遮断するためのスイッチと、を有していても良い。
【００８４】
また、本発明の一態様に係るアナログ信号処理回路は、ＤＣオフセット信号を相殺するために入力端子に接続されるＤＡ変換回路およびトランスコンダクタンス段と、上記入力端子から入力される入力信号から上記ＤＡ変換回路の出力およびトランスコンダクタンス段の出力を加算した信号を増幅して出力するアンプと、上記アンプの出力ＤＣレベルを所望の値に収束させるためのＤＣオフセットフィードバック回路および上記ＤＡ変換回路の入力端子に接続されるＤＣオフセット補正回路と、から構成され、上記トランスコンダクタンス段のアナログ入力信号は上記ＤＣオフセットフィードバック回路から供給されると共に、上記ＤＣオフセットフィードバック回路の出力を更新状態にした後、上記ＤＣオフセットフィードバック回路の出力を保持状態にするとともに、上記保持状態の期間に、上記アンプの出力を所望の信号として出力するＤＣオフセット除去機能を搭載したアナログ信号処理回路において、上記ＤＡ変換回路は、バイアス制御電圧を入力とする電圧制御電流源と、上記バイアス制御電圧を一定期間保持するためのコンデンサと、上記バイアス制御電圧を発生するためバイアス回路と、上記バイアス回路の出力と上記電圧制御電流源の入力端子を接続・遮断するためのスイッチとを有していても良い。
【００８５】
また、本発明の一態様に係るアナログ信号処理回路は、上記スイッチは、少なくとも所望の信号の出力の開始から終了までの期間（信号検知期間）、常に遮断状態であっても良い。
【００８６】
また、本発明の一態様に係るアナログ信号処理回路は、上記ＤＡ変換回路の出力信号は電流であり、上記電流の値は上記電圧制御電流源の出力電流値に比例していても良い。
【００８７】
また、本発明の一態様に係るアナログ信号処理回路は、上記アンプは、反転入力端子と出力端子を有する演算増幅回路と、上記反転入力端子と上記出力端子間に接続されたインピーダンス素子から構成されていても良い。
【００８８】
また、本発明の一態様に係るアナログ信号処理回路は、上記インピーダンス素子はダイオードまたはダイオード接続されたバイポーラ素子であり、上記ＤＣオフセットフィードバック回路が更新状態時に、上記インピーダンス素子に所望の微弱電流が流れるようにＤＣオフセットフィードバック回路の入力にオフセット電圧が印加されても良い。
【００８９】
また、本発明の一態様に係るアナログ信号処理回路は、少なくとも信号検知期間の間、発光する発光素子と、上記入力端子に接続されるフォトダイオードとを有し、上記フォトダイオードの出力信号に含まれるＤＣオフセット信号を除去し、上記発光素子からの信号のみを上記信号検知期間に上記アンプから出力しても良い。
【００９０】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【産業上の利用可能性】
【００９１】
本発明に係るアナログ信号処理回路は、センサなどの出力信号からＤＣオフセットを除去し、増幅するトランスインピーダンスアンプを集積した集積回路に利用できる。例えば、ＤＣオフセットを除去するために用いるデジタルアナログ変換回路のバイアス回路ノイズを低減させるための回路に適用することができる。
【符号の説明】
【００９２】
１０，２０    アナログ信号処理回路
１２ａ〜１２ｃ，２２  ＤＡ変換回路
１３，２３    トランスインピーダンスアンプ（アンプ）
１４    デジタルＤＣオフセットフィードバック回路（フィードバック回路）
２４    アナログＤＣオフセットフィードバック回路（フィードバック回路）
２５    トランスコンダクタンス段
１７，２７    タイミング制御回路（期間制御回路）
１２１，２２１  電圧制御電流源
１２２，２２２  バイアス回路
Ｃ１    コンデンサ（容量素子）
Ｍ２    トランジスタ（容量素子）
ＳＷ１  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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