(57)【要約】【課題】モータ電流を検出してモータを回転制御するモータ制御装置において、ＰＷＭキャリア周期とモータ電流の検出タイミングを容易な手段で合わせることができる電流検出装置を提供する。【解決手段】モータの巻線に流れる電流を制御することで、モータの回転を自在にコントロールするモータ制御装置において、モータ電流検出値の変動を抑えるもので、ΔΣＡＤ変換器からの出力信号を間引きフィルタによってモータ電流を得る電流検出装置で、動作クロックにディレイを与えた間引きフィルタを複数使用し、各間引きフィルタによって順次生成される電流検出データを更新する。【選択図】図１
2015061323.tif 000002
【特許請求の範囲】
【請求項１】
モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、
前記モータ電流検出手段で検出したアナログ電圧を１ｂｉｔのディジタル信号に変換するデルタシグマ型ＡＤコンバータと、デルタシグマ型ＡＤコンバータの１ｂｉｔ出力信号を多ｂｉｔのディジタル信号に変換するＡＤ変換間引きフィルタとで構成される電流検出装置において、
前記ＡＤ変換間引きフィルタを２個以上とし、
複数個の前記ＡＤ変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、
前記ＡＤ変換間引きフィルタと前記ディレイ回路によって、複数個の前記ＡＤ変換間引きフィルタから出力される多ｂｉｔのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力することを特徴とする電流検出装置。
【請求項２】
前記ＡＤ変換間引きフィルタは、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定することを特徴とする請求項１に記載の電流検出装置。
【請求項３】
前記ＡＤ変換間引きフィルタは、１つの加算器と、複数個の減算器で構成することを特徴とする請求項１に記載の電流検出装置。
【請求項４】
前記減算器は、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定することを特徴とする請求項３に記載の電流検出装置。
【請求項５】
前記ディレイ回路は、複数個の前記ＡＤ変換間引きフィルタから生成される多ｂｉｔのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路の遅延量を設定することを特徴とする請求項１から請求項４のいずれか１項に記載の電流検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータの巻線に流れる電流を制御することで、モータの回転を自在にコントロールするモータ制御装置において、モータ電流検出値の変動を抑えるものである。
【背景技術】
【０００２】
ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御によってモータを制御する方式では、マイクロプロセッサを用いたディジタル制御が広く行われている。モータを制御するためには、モータの巻線に流れる電流（以下、モータ電流）を検出する必要があり、ディジタル制御ではＰＷＭのスイッチングタイミングを生成するＰＷＭ周期毎にモータ電流を検出し、電流指令値と一致するようにＰＩ制御（比例＋積分制御）などを用いて制御が行われる。ＦＡサーボで使用される表面磁石構造の同期モータ（Ｓｕｒｆａｃｅ
Ｐｅｒｍａｎｅｎｔ  Ｍａｇｎｅｔ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｏｔｏｒ）が出力するトルクはモータ電流と比例関係にあるので、モータ電流の値をＰＷＭ制御によって制御することで、モータから出力されるトルクを自在にコントロールすることができる。
【０００３】
図１４は従来例のモータ制御装置のブロック図であり、モータ電流の検出にはモータ制御装置の電力変換手段とモータ巻線との間に抵抗を設け、モータ電流が流れることで抵抗間に生じる電圧をＡＤ変換手段でディジタル変換することにより、モータ電流を検出することが一般的に行われている。また、最近では安価であり、電力変換手段からのスイッチングノイズの影響を受けにくいという面からＡＤ変換手段にΔΣＡＤ変換器を用いることが提案されている（例えば、特許文献１）。
【０００４】
図１３はＡＤ変換手段であり、ΔΣＡＤ変換器２０とＡＤ変換間引きフィルタ２１で構成される。図１５は従来例のモータ電流を検出する動作波形図である。ΔΣＡＤ変換器２０は高周波のＡＤ変換クロック３４毎に１ｂｉｔのＡＤ変換信号３６ａを出力し、ＡＤ変換間引きフィルタ２１で高周波ノイズをカットしたフィルタ後のモータ電流検出値３３ａ、３３ｂを生成する。図１３のＡＤ変換間引きフィルタ２１はｓｉｎｃフィルタと言われるもので、前段の加算器２５と、後段の減算器２６で構成され、後段の回路はＡＤ変換クロック３４の周波数を１／Ｎ倍（Ｎは２のｎ乗、ｎは整数）された間引きクロック３５で動作する。フィルタ後のモータ電流検出値３３ａはＰＷＭ三角波の頂点と底点で出力されるＰＷＭ同期信号４３と同期したラッチタイミング信号３９によってモータ電流ラッチデータ４６ａを取り込み、モータを制御する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１９１６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ΔΣＡＤ変換器２０の分解能を上げるためには、ＡＤ変換クロック３４の周波数を高くし、間引きクロック３５の周波数を低くする（分周比を上げる）ことが必要であるが、間引きクロック３５とＰＷＭ周波数に合わせてＡＤ変換クロック３４の周波数を設定するには、ＰＷＭキャリア周波数を２のｎ乗倍にすると周波数が細かくなり、設定するのは困難である。また、間引きクロック３５に合わせてＰＷＭキャリア周波数の周期を変更することは、全体システムのタイミングが変わってしまうという問題がある。図１５に示すように間引きクロック３５とＰＷＭキャリア周期が非同期の設定で使用すると、フィルタ後のモータ電流検出値３３ａ、３３ｂの生成とＰＷＭ同期信号４３のタイミン
グにずれが生じ、モータ電流ラッチデータ４６ａの値は、フィルタ後のモータ電流検出値３３ａ、３３ｂの非同期の変動成分が重畳するという問題がある。
【０００７】
本発明は上述従来の課題を解決するものであり、モータの巻線に流れる電流を制御することで、モータの回転を自在にコントロールするモータ制御装置において、モータ電流の検出とＰＷＭキャリア周期にタイミングを合わせることにより、モータ電流検出値の変動を抑えるものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために請求項１に記載の電流検出装置は、モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、前記モータ電流検出手段で検出したアナログ電圧を１ｂｉｔのディジタル信号に変換するデルタシグマ型ＡＤコンバータと、デルタシグマ型ＡＤコンバータの１ｂｉｔ出力信号を多ｂｉｔのディジタル信号に変換するＡＤ変換間引きフィルタとで構成される電流検出装置において、前記ＡＤ変換間引きフィルタを２個以上とし、前記複数個のＡＤ変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、前記ＡＤ変換間引きフィルタと前記ディレイ回路によって、複数個の前記ＡＤ変換間引きフィルタから出力される多ｂｉｔのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力する。
【０００９】
また、前記ＡＤ変換間引きフィルタは、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定する。
【００１０】
また、前記ＡＤ変換間引きフィルタは、１つの加算器と、複数個の減算器で構成する。
【００１１】
また、前記減算器は、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定する。
【００１２】
また、前記ディレイ回路は、前記複数個のＡＤ変換間引きフィルタから生成される多ｂｉｔのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路の遅延量を設定する。
【発明の効果】
【００１３】
請求項１に記載の電流検出装置によれば、モータ電流の検出とＰＷＭキャリア周期にタイミングの変動を小さく抑えることができるので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができる。
【００１４】
また、請求項２に記載の電流検出装置によれば、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
【００１５】
また、請求項３に記載の電流検出装置によれば、１つの加算器で構成することができるので、ＡＤ変換間引きフィルタ部を安価に構成することができる。
【００１６】
また、請求項４に記載の電流検出装置によれば、ＡＤ変換間引きフィルタ部を安価にかつ、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
【００１７】
また、請求項５に記載の電流検出装置によれば、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１のモータ電流を検出するＡＤ変換手段のブロック構成図
【図２】実施例１のモータ制御装置のブロック構成図
【図３】実施例１のモータを制御するディジタル信号制御手段のブロック構成図
【図４】実施例１のモータ電流を検出する動作波形図
【図５】実施例２のモータ電流を検出するＡＤ変換手段のブロック構成図
【図６】実施例２のモータ制御装置のブロック構成図
【図７】実施例３のモータ電流を検出する動作波形図
【図８】実施例３のモータ制御装置のブロック構成図
【図９】実施例４のモータ電流を検出する動作波形図
【図１０】実施例４のモータ制御装置のブロック構成図
【図１１】実施例５のモータ電流を検出する動作波形図
【図１２】実施例５のモータ制御装置のブロック構成図
【図１３】従来例のモータ電流を検出するＡＤ変換手段のブロック構成図
【図１４】従来例のモータ制御装置のブロック構成図
【図１５】従来例のモータ電流を検出する動作波形図
【図１６】従来例のモータを制御するディジタル信号制御手段のブロック構成図
【発明を実施するための形態】
【００１９】
第１の発明は、モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、前記モータ電流検出手段で検出したアナログ電圧を１ｂｉｔのディジタル信号に変換するデルタシグマ型ＡＤコンバータと、デルタシグマ型ＡＤコンバータの１ｂｉｔ出力信号を多ｂｉｔのディジタル信号に変換するＡＤ変換間引きフィルタとで構成される電流検出装置において、前記ＡＤ変換間引きフィルタを２個以上とし、前記複数個のＡＤ変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、前記ＡＤ変換間引きフィルタと前記ディレイ回路によって、複数個の前記ＡＤ変換間引きフィルタから出力される多ｂｉｔのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力するので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができる。
【００２０】
第２の発明は、前記ＡＤ変換間引きフィルタは、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定するので、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
【００２１】
第３の発明は、前記ＡＤ変換間引きフィルタは、１つの加算器と、複数個の減算器で構成するので、１つの加算器で構成することができるので、ＡＤ変換間引きフィルタ部を安価に構成することができる。
【００２２】
第４の発明は、前記減算器は、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定するので、ＡＤ変換間引きフィルタ部を安価にかつ、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
【００２３】
第５の発明は、前記ディレイ回路は、前記複数個のＡＤ変換間引きフィルタから生成される多ｂｉｔのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路の遅延量を設定するので、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
【００２４】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。
【００２５】
（実施の形態１）
本発明によるモータ制御装置について、図１、図２、図３および図４を用いて説明する。
【００２６】
図１は実施の形態１におけるモータ電流を検出するＡＤ変換手段のブロック構成図、図２はモータ制御装置のブロック構成図、図３はモータを制御するディジタル制御手段のブロック構成図、図４はモータ電流を検出する動作波形図であり、以下に各動作について説明する。
【００２７】
図２において３はモータであり、効率や制御性の点からロータに磁石を配置した３相ブラシレスモータが広く利用されている。
【００２８】
９は磁極位置検出器であり、ロータの回転位置を検出するものであり、モータをＰＷＭによって制御する場合に磁石位置の検出を行い、磁極位置情報３７を出力する。
【００２９】
２は電力変換手段であり、後述するディジタル信号処理手段１からのＰＷＭ指令を受け、モータ３に電圧を印加するものであり、ＩＧＢＴとダイオードなどの電力素子で構成される。最近では電力素子を駆動するためのプリドライブ回路を内蔵したＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ）により、一体成型されたものがよく用いられる。
【００３０】
１はディジタル信号処理手段であり、図３に示すように位置アンプ、速度アンプ、電流アンプ、ＰＷＭ発生回路４１で構成される。上位装置からのモータ回転指令３１と、磁極位置検出器９からの磁極位置情報３７から位置制御、速度制御および電流制御を行い、ＰＷＭ発生回路４１によってモータを駆動するためのＰＷＭ信号（Ｐ１〜Ｐ６）を出力する。ＰＷＭ信号は図４に示すようにアップダウンカウンタにより生成されるＰＷＭ三角波と電流制御で演算した電圧指令値とを比較することによって、ＰＷＭ指令信号（Ｐ１〜Ｐ６）を生成する。ＰＷＭ信号の生成タイミングは、後述するタイミング生成器７からのトリガ信号であるＰＷＭ同期信号４３のタイミング毎に更新する。
【００３１】
４５はラッチトリガ生成器であり、ＰＷＭ同期信号４３を受けてラッチタイミング信号３９を出力する。ラッチタイミング信号はモータ電流更新データ４２ａ、４２ｂを取り込むタイミングを決めるものであり、ＰＷＭ同期信号４３と同タイミング、またはＰＷＭ同期信号４３からディレイを設けて出力される。
【００３２】
４０はラッチ回路であり、ラッチタイミング信号３９を受けるとモータ電流更新データ４２ａ、４２ｂを取り込み、モータ電流ラッチデータ４６ａ、４６ｂを得る。
【００３３】
電流制御は後述するモータ電流検出部５で検出したモータ電流ラッチデータ４６ａ、４６ｂを用いて行う。
【００３４】
７−１はタイミング生成器であり、モータ制御装置の各ブロックが動作するタイミング信号を生成し、ＰＷＭ同期信号４３、ＡＤ変換クロック３４を出力する。
【００３５】
ＰＷＭ同期信号４３は、ディジタル信号処理手段１で生成するＰＷＭ三角波の頂点と最下点のタイミングで出力するトリガ信号であり、図４に示すようにＰＷＭキャリア周期の１／２時間毎に同期する。
【００３６】
ＡＤ変換クロック３４は後述するΔΣＡＤ変換器を動作させるためのクロックであり、数十ＭＨｚの周波数で動作させるのが一般的である。
【００３７】
４ａ、４ｂはモータ電流検出手段であり、モータ線８に流れるモータ電流を電圧に変換してモータ電流アナログ信号３２ａ、３２ｂを生成する。モータ電流検出手段４ａ、４ｂは小電流の場合は抵抗、大電流の場合はＣＴ（Ｃｕｒｒｅｎｔ  Ｔｒａｎｓｆｅｒ）が一般的に用いられる。
【００３８】
５−１はモータ電流検出部であり、第１のＡＤ変換手段６ａ−１、第２のＡＤ変換手段６ｂ−１で構成し、更に第１のＡＤ変換手段６ａ−１は図１に示すようにΔΣＡＤ変換器２０とＡＤ変換間引きフィルタ２１とデータ更新手段４４で構成される。第２のＡＤ変換手段６ｂ−１も同様の構成である。
【００３９】
ΔΣＡＤ変換器２０はモータ電流アナログ信号３２ａを１ｂｉｔのディジタル信号に変換し、ＡＤ変換クロック３４毎にＡＤ変換信号３６ａを出力する。
【００４０】
ＡＤ変換間引きフィルタ２１は図１に示すように加算器と減算器とＡＤ変換クロック３４の周波数を１／Ｎ倍（Ｎは２のｎ乗、ｎは整数）にする分周器とすることで、間引き数Ｎの構成となる。
【００４１】
ＡＤ変換間引きフィルタ２１は、ΔΣＡＤ変換器２０から出力された１ｂｉｔのディジタル信号であるＡＤ変換信号３６ａをＡＤ変換クロック３４毎に加算器２５で積分することで加算データ２３ａを生成する。減算器２６はＡＤ変換クロック３４を１／Ｎ倍に分周した間引きクロック３５−１毎に動作し、前回値と今回値の差分を演算することで図４に示すように第１のフィルタ後のモータ電流検出値３３ａ−１を生成する。
【００４２】
また、図１に示すようにＡＤ変換間引きフィルタ２１は複数個配置し、ＡＤ変換クロック３４にディレイ回路１９によってクロックの出力タイミングを遅らせた信号を２段目のＡＤ変換間引きフィルタ２１に入力することで、第１のフィルタ後のモータ電流検出値３３ａ−１が生成されたタイミングからディレイ回路１９で遅延された時間分遅れたタイミングで第２のフィルタ後のモータ電流検出値３３ａ―２を生成する。
【００４３】
このような構成を複数個配置することで、第３のフィルタ後のモータ電流検出値３３ａ−３が生成されたタイミングからディレイ回路１９で遅延された時間分遅れたタイミングで第３のフィルタ後のモータ電流検出値３３ａ―３を生成し、ＡＤ変換間引きフィルタ２１の数量分の生成タイミングが異なるモータ電流検出値を生成する。
【００４４】
図４はＡＤ変換間引きフィルタ２１が２個の例であり、２段目の間引きクロック３５−２を、１段目の間引きクロック３５−１の中央に生成するようにディレイ回路１９の遅延量を調整する。
【００４５】
４４はデータ更新手段であり、複数個のＡＤ変換間引きフィルタ２１で生成した第１のフィルタ後のモータ電流検出値３３ａ−１、第のフィルタ後のモータ電流検出値３３ａ−２を入力値として、各入力値が更新される毎に最新の入力値を選択し、モータ電流更新データ４２ａとして出力する。
【００４６】
以上が各ブロックの動作の説明であり、次に図４を用いて本発明の実施の形態１の動作について説明する。
【００４７】
図４は第１のＡＤ変換手段６ａ−１と第２のＡＤ変換手段６ｂ−１内の間引きＡＤ変換間引きフィルタ２１がそれぞれ２個配置した例である。
【００４８】
モータ制御装置が動作状態になると、タイミング生成器７−１からＡＤ変換クロック３４と、ＰＷＭキャリア周期に同期したＰＷＭ同期信号４３を出力する。
【００４９】
前述したようにＡＤ変換クロック３４によって第１のＡＤ変換手段６ａ−１が動作を開始し、各ＡＤ変換手段内のＡＤ変換間引きフィルタ２１が動作を開始し、間引きクロック３５−１と間引きクロック３５−２毎にそれぞれ第１のフィルタ後のモータ電流検出値３３ａ−１、第２のフィルタ後のモータ電流検出値３３ａ−２が生成される。これらのモータ電流検出値はデータ更新手段４４で図４に示すように最新のモータ電流検出値に更新されてモータ電流更新データ４２ａを出力する。
【００５０】
モータ電流更新データ４２ａは更にラッチタイミング信号３９のタイミングでディジタル信号処理手段１内にモータ電流ラッチデータ４６ａとして取り込まれ、モータ制御に使用される。
【００５１】
以上は第１のＡＤ変換手段６ａ−１での動作波形を説明したが、第２のＡＤ変換手段６ｂ−１でも同様の動作となる。
【００５２】
以上のような構成とすることにより、ＰＷＭキャリア周期と同期したタイミングでモータ電流を検出することができるので、モータ電流の検出遅延によるばらつきがなくなり、モータ制御の応答性を高めることができる。
【００５３】
図４はＡＤ変換間引きフィルタ２１が２個の例であるが、ＡＤ変換間引きフィルタ２１の個数を増やすことによってＰＷＭ同期信号４３間で生成されるモータ電流更新データ４２ａはサンプリング細かくなり、ラッチタイミング信号３９とモータ電流更新データ４２ａとの検出遅延が更に小さくなり、ＰＷＭ同期信号４３とほぼ同期したタイミングでモータ電流を検出することができる。
【００５４】
また、前述したように間引き数はＮ（Ｎは２のｎ乗、ｎは整数）となるが、ＡＤ変換間引きフィルタ２１の個数をＭ個（Ｍは２のｍ乗、ｍは整数で、ｍ≦ｎ）となるように設定する。例えば、ＡＤ変換間引き数を２５６とした場合にＡＤ変換間引きフィルタ２１の個数を６２、３２とすることで、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
【００５５】
また、ディレイ回路１９は第１のＡＤ変換手段６ａ−１の内部で構成しているが、図５および図６のようにタイミング生成器７−２からタイミング信号を出力する構成としてもよい。
【００５６】
また、ディレイ回路１９およびクロック分周器１８は第１のＡＤ変換手段６ａ−１の内部で構成しているが、図７および図８のようにタイミング生成器７−３からタイミング信号を出力する構成としてもよい。
【００５７】
（実施の形態２）
図９および図１０を用いて本発明の実施の形態２について説明する。実施の形態１と異なるのは第１のＡＤ変換手段６ａ−４および第のＡＤ変換手段６ｂ−４の構成であり、以下に説明する。
【００５８】
実施の形態２における第１のＡＤ変換手段６ａ−４でＡＤ変換間引きフィルタ２１−２
は図９に示すように、１個の加算器２５と複数個の減算器２６で構成する。１段目の加算器２５と減算器２６の構成および動作は実施例１と同様である。
【００５９】
２段目以降の減算器２６は１段目の加算器２５で生成された加算データ２３ａ−１と同じデータを使用する。
【００６０】
２段目の間引きクロックは、１段目で生成した間引きクロック３５−１からディレイ回路によって遅延した間引きクロック３５−２を用いる。
【００６１】
更に３段目の間引きクロックは、２段目で生成した間引きクロック３５−１からディレイ回路によって遅延した間引きクロックを用いる。
【００６２】
以下、４段目以降の間引きクロックも同様の形態とする。
【００６３】
以上のような構成とすることにより、複数個の間引きフィルタを設ける構成としても、加算器２５は１個で実施例１と同様な動作を行うことができるので、回路の増加を低減した安価な構成でＰＷＭ同期信号４３とほぼ同期したタイミングでモータ電流を検出することができる。
【００６４】
また、間引きクロック３５−１および３５−２はＡＤ変換手段６ａ−１の内部で生成しているが、図１１および図１２のようにタイミング生成器７−５から間引きクロック３５−１および３５−２を出力する構成としてもよい。
【産業上の利用可能性】
【００６５】
ΔΣＡＤ変換器からの出力信号を間引きフィルタによってモータ電流を得る電流検出装置で、動作クロックにディレイを与えた間引きフィルタを複数使用し、各間引きフィルタによって順次生成される電流検出データを用いてモータ電流検出値とするため、モータ電流の検出とＰＷＭキャリア周期にタイミングの変動を小さく抑えることができるので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができるので、モータ電流を検出してモータ制御を行う制御装置として特に有効である。
【符号の説明】
【００６６】
１  ディジタル信号処理手段
２  電力変換手段
３  モータ
４ａ、４ｂ  モータ電流検出手段
５、５−１、５−２、５−３、５−４、５−５  モータ電流検出部
６ａ−１、６ａ−２、６ａ−３、６ａ−４、６ａ−５、６ｃ  第１のＡＤ変換手段
６ｂ−１、６ｂ−２、６ｂ−３、６ｂ−４、６ｂ−５、６ｄ  第２のＡＤ変換手段
７、７−１、７−２、７−３、７−４、７−５  タイミング生成器
８  モータ線
９  磁極位置検出器
１８  クロック分周器
１９  ディレイ回路
２０  ΔΣＡＤ変換器
２１、２１−１、２１−２、２１−３  ＡＤ変換間引きフィルタ
２３ａ−１、２３ａ−２  加算データ
２５  加算器
２６  減算器
３１  モータ回転指令
３２ａ、３２ｂ  モータ電流アナログ信号
３３ａ  フィルタ後のモータ電流検出値
３３ａ−１  第１のフィルタ後のモータ電流検出値
３３ａ−２  第２のフィルタ後のモータ電流検出値
３３ａ−３  第３のフィルタ後のモータ電流検出値
３３ａ−４  第４のフィルタ後のモータ電流検出値
３４、３４−１、３４−２  ＡＤ変換クロック
３５、３５−１、３５−２  間引きクロック
３６ａ  ＡＤ変換信号
３７  磁極位置情報
３９  ラッチタイミング信号
４０  ラッチ回路
４１  ＰＷＭ発生回路
４２ａ、４２ｂ  モータ電流更新データ
４３  ＰＷＭ同期信号
４４  データ更新手段
４５  ラッチトリガ生成器
４６ａ  モータ電流ラッチデータ
【図１】
2015061323.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015061323.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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