(57)【要約】【課題】駆動トランジスタの絶縁破壊を防ぐのに有利な技術を提供する。【解決手段】記録素子基板は、記録を行うための記録素子と、第１電圧が供給される第１ノードに電気的に接続されたドレイン端子、第２電圧が供給される第２ノードに電気的に接続されたゲート端子、並びに、前記記録素子に電気的に接続されたソース端子及びバックゲート端子を含むＭＯＳトランジスタと、前記記録素子と接地ノードとの間の電流経路に配されたスイッチ手段と、少なくとも１つのダイオードと、を備え、前記少なくとも１つのダイオードは、前記ＭＯＳトランジスタの前記ソース端子及び前記バックゲート端子にアノードが接続され、前記ＭＯＳトランジスタの前記ゲート端子にカソードが接続されている。【選択図】図２
2015112817.tif 000002
【特許請求の範囲】
【請求項１】
記録を行うための記録素子と、
第１電圧が供給される第１ノードに電気的に接続されたドレイン端子、第２電圧が供給される第２ノードに電気的に接続されたゲート端子、並びに、前記記録素子に電気的に接続されたソース端子及びバックゲート端子を含むＭＯＳトランジスタと、
前記記録素子と接地ノードとの間の電流経路に配されたスイッチ手段と、
少なくとも１つのダイオードと、を備え、
前記少なくとも１つのダイオードは、前記ＭＯＳトランジスタの前記ソース端子及び前記バックゲート端子にアノードが接続され、前記ＭＯＳトランジスタの前記ゲート端子にカソードが接続されている
ことを特徴とする記録素子基板。
【請求項２】
記録を行うための記録素子と、
第１電圧が供給される第１ノードに電気的に接続されたドレイン端子、第２電圧が供給される第２ノードに電気的に接続されたゲート端子、並びに、前記記録素子に電気的に接続されたソース端子及びバックゲート端子を含むＭＯＳトランジスタと、
前記記録素子と接地ノードとの間の電流経路に配されたスイッチ手段と、
少なくとも１つのダイオードと、を備え、
前記少なくとも１つのダイオードは、前記ＭＯＳトランジスタの前記ドレイン端子にアノードが接続され、前記ＭＯＳトランジスタの前記ゲート端子にカソードが接続されている
ことを特徴とする記録素子基板。
【請求項３】
前記ユニットは、少なくとも１つの第２のダイオードをさらに含み、
前記少なくとも１つの第２のダイオードは、前記ＭＯＳトランジスタの前記ゲート端子にアノードが接続され、前記ＭＯＳトランジスタの前記ソース端子及び前記バックゲート端子にカソードが接続されている
ことを特徴とする請求項１または請求項２に記載の記録素子基板。
【請求項４】
前記ユニットは、少なくとも１つの第２のダイオードをさらに含み、
前記少なくとも１つの第２のダイオードは、前記ＭＯＳトランジスタの前記ゲート端子にアノードが接続され、前記ＭＯＳトランジスタの前記ドレイン端子にカソードが接続されている
ことを特徴とする請求項１または請求項２に記載の記録素子基板。
【請求項５】
前記少なくとも１つのダイオードの数量と、前記少なくとも１つの第２のダイオードの数量とは、前記第１ノードに供給されるべき前記第１電圧と前記第２ノードに供給されるべき前記第２電圧との大小関係に基づいて定められた
ことを特徴とする請求項３または請求項４に記載の記録素子基板。
【請求項６】
前記少なくとも１つの第２のダイオードの数量は、前記少なくとも１つのダイオードの数量よりも大きい
ことを特徴とする請求項３または請求項４に記載の記録素子基板。
【請求項７】
記録を行うための記録素子と、
第１電圧が供給される第１ノードに電気的に接続されたドレイン端子、第２電圧が供給される第２ノードに電気的に接続されたゲート端子、並びに、前記記録素子に電気的に接続されたソース端子及びバックゲート端子を含むＭＯＳトランジスタと、
前記記録素子と接地ノードとの間の電流経路に配されたスイッチ手段と、
前記第２ノードの電位を検出する検出部と、
前記検出部からの検出結果に基づいて、前記ＭＯＳトランジスタの前記ソース端子及び前記バックゲート端子と、前記接地ノードとを電気的に接続する第２のスイッチ手段と、を備える
ことを特徴とする記録素子基板。
【請求項８】
記録を行うための記録素子と、
第１電圧が供給される第１ノードに電気的に接続されたドレイン端子、第２電圧が供給される第２ノードに電気的に接続されたゲート端子、並びに、前記記録素子に電気的に接続されたソース端子及びバックゲート端子を含むＭＯＳトランジスタと、
前記記録素子と接地ノードとの間の電流経路に配されたスイッチ手段と、
前記第２ノードの電位を検出する検出部と、
前記検出部からの検出結果に基づいて前記スイッチ手段を導通状態にする制御部と、を備える
ことを特徴とする記録素子基板。
【請求項９】
前記ＭＯＳトランジスタおよび前記スイッチ手段は、それぞれＮＭＯＳトランジスタであり、
前記検出部は、
抵抗素子と、
前記第１ノードに接続されたソース端子、前記第２ノードに接続されたゲート端子、および、前記抵抗素子に接続されたドレイン端子を有するＰＭＯＳトランジスタと、を含む
ことを特徴とする請求項７または請求項８に記載の記録素子基板。
【請求項１０】
前記ＭＯＳトランジスタはＤＭＯＳトランジスタで構成されている
ことを特徴とする請求項１乃至９のいずれか１項に記載の記録素子基板。
【請求項１１】
前記ＭＯＳトランジスタはソースフォロワ動作を行う
ことを特徴とする請求項１乃至１０のいずれか１項に記載の記録素子基板。
【請求項１２】
前記スイッチ手段は、ドレイン端子が前記記録素子に接続され、ソース端子が接地ノードに接続された第２のＭＯＳトランジスタを含む
ことを特徴とする請求項１乃至１１のいずれか１項に記載の記録素子基板。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の記録素子基板と、
前記記録素子に対応して設けられ、前記記録素子に電流が流れたことに応答してインクを吐出するインク吐出口と、を備える
ことを特徴とする記録ヘッド。
【請求項１４】
請求項１３に記載の記録ヘッドと、
前記記録ヘッドを駆動する記録ヘッドドライバと、を備える
ことを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録素子基板、記録ヘッド及び記録装置に関する。
【背景技術】
【０００２】
インクジェット方式の記録装置は、記録媒体に対して記録を行う記録ヘッドを備える。記録ヘッドは記録素子基板を備えており、該記録素子基板は、記録素子と、該記録素子を駆動するための駆動トランジスタとを有する。記録素子を通電するための第１電圧と、駆動トランジスタを制御するための第２電圧とは、個別に供給される。この構成によると、記録を行うことによって第１電圧の電源ノードで電位変動が生じた場合でも、当該電位変動による記録特性への影響を小さくすることが可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５５４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、例えば記録ヘッドが適切に記録装置に装着されていない場合や、記録装置で誤動作が生じた場合など、上述の第１電圧および第２電圧を含む複数の電圧のうちの第２電圧が供給されていないといった事態が生じうる。この場合の第２電圧を供給するための電源ノードは不定（例えば０［Ｖ］）になる。
【０００５】
第２電圧を供給する電源ノードの電圧が例えば０［Ｖ］になると、上述の駆動トランジスタのソースとゲートとの間には過電圧が生じうる。このことは、該駆動トランジスタの絶縁破壊をもたらしうる。
【０００６】
本発明の目的は、駆動トランジスタの絶縁破壊を防ぐのに有利な技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一つの側面は記録素子基板にかかり、前記記録素子基板は、記録を行うための記録素子と、第１電圧が供給される第１ノードに電気的に接続されたドレイン端子、第２電圧が供給される第２ノードに電気的に接続されたゲート端子、並びに、前記記録素子に電気的に接続されたソース端子及びバックゲート端子を含むＭＯＳトランジスタと、前記記録素子と接地ノードとの間の電流経路に配されたスイッチ手段と、少なくとも１つのダイオードと、を備え、前記少なくとも１つのダイオードは、前記ＭＯＳトランジスタの前記ソース端子及び前記バックゲート端子にアノードが接続され、前記ＭＯＳトランジスタの前記ゲート端子にカソードが接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、駆動トランジスタの絶縁破壊を防ぐのに有利である。
【図面の簡単な説明】
【０００９】
【図１】記録装置の構成例を説明する図。
【図２】記録素子基板の構成例を説明する図。
【図３】電圧生成部およびレベルシフタの構成例を説明する図。
【図４】高耐圧ＭＯＳトランジスタの構造の一例を説明する図。
【図５】記録素子基板の構成例を説明する図。
【図６】記録素子基板の構成例を説明する図。
【図７】検出部の構成例を説明する図。
【図８】記録素子基板の回路構成例を説明する図。
【図９】記録素子基板の回路構成例を説明する図。
【図１０】記録素子基板の回路構成例を説明する図。
【発明を実施するための形態】
【００１０】
（記録装置の構成例）
図１を参照しながら、インクジェット方式の記録装置の構成例を述べる。記録装置は、例えば、記録機能のみを有するシングルファンクションプリンタでもよいし、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタでもよい。また、記録装置は、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造する製造装置をも含みうる。
【００１１】
図１の（Ａ）は、記録装置ＰＡの外観構成の一例を示す斜視図である。記録装置ＰＡは、インクを吐出して記録を行う記録ヘッド３をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録装置ＰＡは、プリント用紙などの記録媒体Ｐを、給紙機構５を介して給紙し、記録位置まで搬送する。記録装置ＰＡは、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することにより記録を行う。
【００１２】
キャリッジ２には、記録ヘッド３の他、例えば、インクカートリッジ６が搭載される。インクカートリッジ６は、記録ヘッド３に供給するインクを貯留する。インクカートリッジ６は、キャリッジ２に対して着脱自在になっている。また、記録装置ＰＡは、カラー記録が可能である。そのため、キャリッジ２には、マゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクをそれぞれ収容する４つのインクカートリッジが搭載されている。これら４つのインクカートリッジは、それぞれ独立して着脱可能である。
【００１３】
記録ヘッド３は、インクを吐出するためのインク吐出口（ノズル）を有し、また、ノズルに対応して設けられた電気熱変換体（ヒータ）を備える記録素子基板を具備する。ヒータには記録信号にしたがうパルス電圧が印加され、パルス電圧が印加されたヒータによる熱エネルギーによってインク内で気泡が生じ、当該ヒータに対応するノズルからインクが吐出される。
【００１４】
図１の（Ｂ）は、記録装置ＰＡのシステム構成を例示している。記録装置ＰＡは、インターフェース１７００、ＭＰＵ１７０１、ＲＯＭ１７０２、ＲＡＭ１７０３及びゲートアレイ１７０４を有する。インターフェース１７００には記録信号が入力される。ＲＯＭ１７０２は、ＭＰＵ１７０１が実行する制御プログラムを格納する。ＲＡＭ１７０３は、前述の記録信号や記録ヘッド１７０８に供給された記録データ等、各種データを保存する。ゲートアレイ１７０４は、記録ヘッド１７０８に対する記録データの供給制御を行い、また、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３の間のデータ転送の制御を行う。
【００１５】
また、記録装置ＰＡは、記録ヘッドドライバ１７０５、並びにモータドライバ１７０６及び１７０７、搬送モータ１７０９、キャリアモータ１７１０をさらに有する。記録ヘッドドライバ１７０５は記録ヘッド１７０８を駆動する。モータドライバ１７０６及び１７０７は搬送モータ１７０９及びキャリアモータ１７１０をそれぞれ駆動する。搬送モータ１７０９は記録媒体を搬送する。キャリアモータ１７１０は記録ヘッド１７０８を搬送する。
【００１６】
インターフェース１７００に記録信号が入力されると、この記録信号は、ゲートアレイ１７０４とＭＰＵ１７０１の間で所定の形式の記録データに変換されうる。この記録データにしたがって各機構が所望の動作を行い、このようにして上述の記録が為される。
【００１７】
（第１実施形態）
図２〜４を参照しながら第１実施形態を述べる。なお、本明細書では、特に断りがない限り、「電圧」は、接地ノードの電位を基準としたときの電位差であるとして述べる。また、通常、「接地ノード」は０［Ｖ］に固定される。
【００１８】
図２は、本実施形態の記録素子基板Ｉ１１の構成例を示している。記録素子基板Ｉ１１は、ヒータＲＨ１００と、ＮＭＯＳトランジスタＤＭＮ１と、ＮＭＯＳトランジスタＭＮ１００と、ユニット２００と、を備えている。また、記録素子基板Ｉ１１は、信号処理部１１４と、レベルシフタ１１５と、電圧生成部１１１３と、をさらに備えている。
【００１９】
ヒータＲＨ１００と、トランジスタＤＭＮ１及びＭＮ１００とは、第１電圧ＶＨ（例えば２４〜３２［Ｖ］）を受ける電源ノードＮＶＨと、接地ノード（ＧＮＤＨ）との間に、電流経路を形成することができるように、直列に配されている。
【００２０】
トランジスタＤＭＮ１には高耐圧ＭＯＳトランジスタが用いられうる。トランジスタＤＭＮ１のドレイン端子は、電源ノードＮＶＨに接続されている。トランジスタＤＭＮ１のゲート端子は、第２電圧ＶＨＴ（例えば２４〜３２［Ｖ］）を受ける電源ノードＮＶＨＴに接続されている。トランジスタＤＭＮ１のソース端子およびバックゲート端子は、ヒータＲＨ１００の一方の端に接続されている。電圧ＶＨＴは、電圧ＶＨとは異なる電源電圧であり、記録動作による電圧ＶＨの電位変動の影響を受けにくい。トランジスタＤＭＮ１は、この電圧ＶＨＴをゲート端子で受けてソースフォロワ動作を行い、ヒータＲＨ１００に定電流を供給する。
【００２１】
トランジスタＭＮ１００には、トランジスタＤＭＮ１と同様に、高耐圧ＭＯＳトランジスタが用いられうる。トランジスタＭＮ１００のドレイン端子は、ヒータＲＨ１００の他方の端に接続されており、ソース端子およびバックゲート端子は、接地ノードに接続されている。トランジスタＭＮ１００は、信号処理部１１４からの信号を、レベルシフタ１１５を介してゲート端子で受け、該信号に応答して導通状態または非導通状態になるスイッチ手段である。トランジスタＭＮ１００が導通状態になることによって、ヒータＲＨ１００が駆動され（通電し）、発熱する。
【００２２】
なお、ここでは、トランジスタＭＮ１００としてＮＭＯＳトランジスタを用いた構成を例示したが、トランジスタＭＮ１００には他の公知のスイッチ手段が用いられてもよい。
【００２３】
ユニット２００は、後述するように、トランジスタＤＭＮ１のソース端子およびバックゲート端子とゲート端子との間を電気的に接続するように配されている。
【００２４】
信号処理部１１４には、ロジック用の電源電圧である第３電圧ＶＤＤ（例えば３．３〜５［Ｖ］）が供給され、信号処理部１１４は、記録装置ＰＡ本体からの記録データにしたがう信号を、レベルシフタ１１５を介してトランジスタＭＮ１００に出力する。
【００２５】
電圧生成部１１１３は、電圧ＶＨＴを受けて第４電圧ＶＨＴＭＨを生成し（又は、電圧ＶＨＴを電圧ＶＨＴＭＨに変換する電圧変換部として機能し）、電圧ＶＨＴＭＨをレベルシフタ１１５に供給する。
【００２６】
図３（ａ）は、電圧生成部１１１３の構成例を示している。電圧生成部１１１３は、抵抗素子Ｒ５及びＲ６と、トランジスタＭＮ３及び抵抗素子Ｒ７とが、電源ノードＮＶＨＴと接地ノード（ＧＮＤ）との間に、それぞれ電流経路を形成するように配されうる。この構成によると、電圧ＶＨＴの抵抗素子Ｒ５及びＲ６による分圧電圧がトランジスタＭＮ３のゲートに入力され、当該分圧電圧に応じた電圧ＶＨＴＭＨが出力される。
【００２７】
なお、例えばノイズ対策のため、電圧ＶＨに対応する接地ノードとしてのＧＮＤＨと、電圧ＶＨＴに対応する接地ノードとしてのＧＮＤとは区別して設けられうるが、他の対策が講じられていれば、ＧＮＤＨ及びＧＮＤは共通の接地ノードでもよい。
【００２８】
レベルシフタ１１５には、電圧ＶＤＤ及びＶＨＴＭＨが供給される。レベルシフタ１１５は、信号処理部１１４からの信号を、電圧ＶＤＤの電位レベルから電圧ＶＨＴＭＨの電位レベルにレベルシフトして出力する。
【００２９】
図３（ｂ）は、レベルシフタ１１５の構成例を示している。レベルシフタ１１５は、インバータＩＮＶ１及びＩＮＶ２と、ＮＭＯＳトランジスタＭＮ４及びＭＮ５と、ＰＭＯＳトランジスタＭＰ２〜ＭＰ５とを用いて構成されうる。インバータＩＮＶ１は、信号処理部１１４からの出力を受け、インバータＩＮＶ２に出力する。ＮＭＯＳトランジスタＭＮ４及びＭＮ５並びにＰＭＯＳトランジスタＭＰ２〜ＭＰ５は、インバータＩＮＶ１及びＩＮＶ２の出力を受けて、信号処理部１１４からの信号について、電位レベルのレベルシフトを行う回路部を形成する。具体的には、トランジスタＭＰ５、ＭＰ２及びＭＮ４は電圧ＶＨＴＭＨの電源ノードＮＶＨＴＭＨと接地ノードとの間に電流経路を形成するように配されている。トランジスタＭＰ４、ＭＰ３及びＭＮ５は、電圧ＶＨＴＭＨの電源ノードＮＶＨＴＭＨと接地ノードとの間に電流経路を形成するように配されている。トランジスタＭＰ２及びＭＮ４のゲートはインバータＩＮＶ１の出力を受ける。トランジスタＭＰ３及びＭＮ５のゲートはインバータＩＮＶ２の出力を受ける。また、トランジスタＭＰ２とＭＮ４との間のノードは、トランジスタＭＰ４のゲートに接続される。トランジスタＭＰ３とＭＮ５との間のノードは、トランジスタＭＰ５のゲートに接続されている。
【００３０】
ここで、図４を参照しながら、トランジスタＤＭＮ１に用いられる高耐圧ＭＯＳトランジスタの例として、Ｎチャネル型のＤＭＯＳトランジスタの構造を述べる。ＤＭＯＳトランジスタの構造は、公知の半導体製造プロセスを用いて形成されうる。Ｐ型半導体領域１１１を含む基板にＮ型半導体領域１１０が形成されており、Ｎ型半導体領域１１０の中にはＰ型半導体領域１０９が設けられている。Ｐ型半導体領域１０９の中には高濃度Ｐ型領域１０７ｂｇが設けられている。Ｐ型半導体領域１０９の中には高濃度Ｎ型領域１０８ｓが設けられている。Ｎ型半導体領域１１０の中のＰ型半導体領域１０９から離れた位置には高濃度Ｎ型領域１０８ｄが設けられている。基板上にはフィールド酸化膜１０６やゲート絶縁膜を含む絶縁膜が設けられている。また、Ｐ型半導体領域１０９とＮ型半導体領域１１０との境界領域には、フィールド酸化膜１０６及びゲート絶縁膜を介してゲート電極が設けられている。端子１０２はソース端子に対応し、端子１０３はドレイン端子に対応し、端子１０４はゲート端子に対応し、端子１０５はバックゲート端子（バルク端子）に対応している。
【００３１】
この構造によると、ドレイン領域に対応するＮ型領域１０８ｄからゲート電極およびチャネルへの電界が緩和され、高耐圧ＭＯＳトランジスタとして機能しうる。また、この構造によると、ソース及びバックゲートと接地ノードとが電気的に分離され、ヒータＲＨにヒータ電流が流れることによってトランジスタＤＭＮ１のソース電位が上がったときの基板バイアス効果の影響が低減される。トランジスタＤＭＮ１のソース電位は、トランジスタＤＭＮ１の閾値電圧をＶＴとして、（ＶＨＴ−ＶＴ）程度になる。ゲート‐ソース間の電位差はＶＴ程度であり、該ゲート‐ソース間での絶縁破壊は生じない。
【００３２】
上述の通り、ヒータＲＨに適切に電流が供給されている間は、トランジスタＤＭＮ１のソースは（ＶＨＴ−ＶＴ）程度の高電位状態である。この状態で、電圧ＶＨは適切に記録素子基板Ｉ１１に供給されているが、電圧ＶＨＴが記録素子基板Ｉ１１へ適切に供給されなくなった場合について考える。電圧ＶＨＴが供給されていない場合、電源ノードＮＶＨＴの電位は不定状態となる。該電位が、例えば０［Ｖ］になったときには、トランジスタＤＭＮ１のゲートの電位は、ほぼ０［Ｖ］になる。ここで、トランジスタＭＮ１００が非導通状態のとき、トランジスタＤＭＮ１のソースは電位が高い状態に維持される。このことは、トランジスタＤＭＮ１のソースに蓄積された電荷の放電経路が実質的に存在しないことによる。その結果、トランジスタＤＭＮ１のゲート‐ソース間で過電圧が生じ、該ゲート‐ソース間での絶縁破壊が生じうる。
【００３３】
なお、電圧ＶＨＴが供給されていない場合には、通常、電源ノードＮＶＨＴの電位は基板を介して接地ノードの電位と等しくなりうるが、当該電位の不定状態を回避するため、例えば抵抗値の大きい抵抗素子を用いて電源ノードＮＶＨＴをプルダウン固定してもよい。
【００３４】
そこで、本実施形態では、ユニット２００として、例えばダイオードＤ１が、トランジスタＤＭＮ１のソース端子およびバックゲート端子とゲート端子との間を電気的に接続するように配されている。ダイオードＤ１は、アノードがトランジスタＤＭＮ１のソース端子およびバックゲート端子に接続され、カソードがトランジスタＤＭＮ１のゲート端子（又は電源ノードＮＶＨＴ）に接続されている。
【００３５】
ダイオードＤ１に順方向電圧よりも大きいバイアスが印加されたとき、具体的には、アノードの電位がカソードの電位よりも所定値（例えば０．６［Ｖ］）を超えて大きくなったときには、ダイオードＤ１では順方向電流が流れる。この順方向電流による電荷の移動により、トランジスタＤＭＮ1のソース電位が下がり、その結果、トランジスタＤＭＮ１のゲート‐ソース間の電位差が小さくなる。
【００３６】
即ち、ユニット２００は、電源ノードＮＶＨＴの電位がトランジスタＤＭＮ1のソースの電位よりも所定値を超えて小さいときに、トランジスタＤＭＮ１のゲート‐ソース間の電位差を小さくする電位差調整部として機能しうる。ユニット２００によると、電圧ＶＨＴが適切に供給されていない場合でも、トランジスタＤＭＮ１のゲート‐ソース間での絶縁破壊が生じるおそれが低減される。よって、本実施形態によると、駆動トランジスタの絶縁破壊を防ぐのに有利である。
【００３７】
本実施形態では、ユニット２００として、１つのダイオードＤ１を用いた場合を例示したが、記録素子基板Ｉ１１の仕様等に基づいて、２以上のダイオードＤ１が直列に接続された多段ダイオードが用いられてもよい。
【００３８】
例えば、ダイオードＤ１の段数ないし数量は、例えば、トランジスタＤＭＮ１の耐圧（絶縁破壊が生じうる電圧）と、個々のダイオードの順方向電圧（例えば０．６［Ｖ］）と、に基づいて決定されればよい。具体的には、ダイオードＤ１の段数をｎとしたとき、トランジスタＤＭＮ１のゲート‐ソース間の電位差は０．６×ｎ［Ｖ］程度に抑えられる。よって、段数ｎは、０．６×ｎ［Ｖ］が上記耐圧を超えないように決められればよい。トランジスタＤＭＮ１のソースの電位は、トランジスタＤＭＮ１のゲートの電位と、トランジスタＤＭＮ１の閾値電圧ＶＴとにしたがいうる。ダイオードＤ１の数量は、順方向電圧の合計がトランジスタＤＭＮ１のソース‐ゲート間の電位差よりも大きくなるように、ダイオード個々の順方向電圧に基づいて選択されればよい。
【００３９】
なお、以上では、ダイオードＤ１を用いた構成を例示して本実施形態を述べたが、同様の機能を有する構成を採ればよく、この構成に限られるものではない。例えば、ダイオードＤ１の代わりにダイオード接続されたトランジスタが用いられてもよいし、バイポーラトランジスタが用いられてもよい。
【００４０】
（第２実施形態）
前述の第１実施形態では、トランジスタＤＭＮ１のソース端子およびバックゲート端子とゲート端子との間を接続するように配されたユニット２００を例示したが、本発明はこの構成に限られるものではなく、他の構成を採ってもよい。
【００４１】
図５は、本実施形態の記録素子基板Ｉ１２の構成例を示している。記録素子基板Ｉ１２は、ユニット２００の代わりに、トランジスタＤＭＮ１のドレイン端子とゲート端子との間を接続するように配されたユニット２００Ａを備えている。ユニット２００Ａは、直列に接続された５段ダイオードＤ１’を含む。ダイオードＤ１’は、アノードがトランジスタＤＭＮ１のドレイン端子に接続されており、カソードがトランジスタＤＭＮ１のゲート端子に接続されている。なお、ここではダイオードＤ１’の段数ｎ＝５としたが、この段数ｎは、前述のとおり、記録素子基板Ｉ１２の仕様等に基づいて、適宜、決定されればよい。
【００４２】
例えば、段数ｎは、記録装置ＰＡによる記録動作時における電源ノードＮＶＨの電位変動量に基づいても決定されうる。例えば、電圧ＶＨとＶＨＴとの電圧値が互いに等しい電源電圧を用いる構成において、電源ノードＮＶＨの電位変動量が１［Ｖ］よりも大きくなると予想される場合には、段数ｎを２より大きくすればよい。これにより、記録動作時における電源ノードＮＶＨの電位変動による電源ノードＮＶＨＴへの影響を低減しつつ、上述の絶縁破壊を防ぐことも可能になる。また、例えば、ＶＨ＞ＶＨＴとなる電源電圧を用いる構成では、段数ｎは、０．６×ｎ［Ｖ］が（ＶＨ−ＶＨＴ）を超えるように決められればよい。
【００４３】
本実施形態によると、段数ｎ＝５であるため、トランジスタＤＭＮ１のゲート‐ドレイン間の電位差が、０．６×５＝３［Ｖ］よりも大きくなった場合に、電源ノードＮＶＨからＮＶＨＴに順方向電流が流れる。これによりトランジスタＤＭＮ１のゲート電位が大きくなり、その結果、ゲート‐ソース間の電位差が小さくなる。よって、本実施形態によっても、第１実施形態と同様の効果が得られる。
【００４４】
（第３実施形態）
前述の第１〜第２実施形態では、少なくとも１つのダイオードを含むユニット２００ないし２００Ａを用いた構成を例示したが、本発明はこの構成に限られるものではなく、他の構成を採ってもよい。
【００４５】
図６は、本実施形態の記録素子基板Ｉ１３の構成例を示している。記録素子基板Ｉ１３は、検出部２１８とＮＭＯＳトランジスタＭＮ７０とを含むユニット２００Ｂを備えている。
【００４６】
検出部２１８は、電源ノードＮＶＨＴの電位を検出する。具体的には、検出部２１８は、電圧ＶＨを受けて電圧ＶＨＴをモニタする。検出部２１８は、検出結果をトランジスタＭＮ７０に出力する。
【００４７】
トランジスタＭＮ７０には、前述の高耐圧ＭＯＳトランジスタが用いられうる。トランジスタＭＮ７０のドレイン端子は、トランジスタＤＭＮ１とヒータＲＨ１００との間のノードに接続されており、トランジスタＭＮ７０のソース端子は、接地ノード（ＧＮＤＨ）に接続されている。トランジスタＭＮ７０は、検出部２１８からの検出結果をゲートで受けて、該検出結果に応じて導通状態または非導通状態になる。
【００４８】
図７は、検出部２１８の構成例を示している。検出部２１８は、ＰＭＯＳトランジスタＭＰ１７と、抵抗素子Ｒ１８及びＲ１９とを含む。トランジスタＭＰ１７と、抵抗素子Ｒ１８及びＲ１９とは、電流経路を形成できるように互いに直列に配されている。具体的には、トランジスタＭＰ１７は、ドレイン端子が電源ノードＮＶＨに接続されており、ソース端子が抵抗素子Ｒ１８の一方の端に接続されている。抵抗素子Ｒ１８の他方の端は、抵抗素子Ｒ１９の一方の端に接続され、また、抵抗素子Ｒ１９の他方の端は接地ノード（ＧＮＤＨ）に接続されている。
【００４９】
トランジスタＭＰ１７のゲート端子は電源ノードＮＶＨＴに接続されている。電圧ＶＨＴが供給されている場合には、トランジスタＭＰ１７は非導通状態になり、検出部２１８は、Ｌｏｗレベルを出力する。前述のトランジスタＭＮ７０は、該Ｌｏｗレベルを受けて非導通状態になる。
【００５０】
一方、電圧ＶＨＴが供給されていない場合には、トランジスタＭＰ１７は導通状態になり、検出部２１８は、抵抗素子Ｒ１８とＲ１９との分圧電圧を出力する。トランジスタＭＮ７０は、該分圧電圧を受けて導通状態になり、これによって、トランジスタＤＭＮ１のソース電位が下がる。その結果、トランジスタＤＭＮ１のゲート‐ソース間の電位差が小さくなる。
【００５１】
トランジスタＭＰ１７にもゲート絶縁膜に過電圧が印加されうるため、トランジスタＭＰ１７には、ゲート絶縁膜の膜厚が十分に大きいＰＭＯＳトランジスタ等、高耐圧ＭＯＳトランジスタが用いられうる。製造コストを低減するため、例えば、トランジスタＤＭＮ１を形成する際のフィールド酸化膜１０６がゲート絶縁膜として用いられてもよいし、又は、層間絶縁膜がゲート絶縁膜として用いられてもよい。
【００５２】
以上、本実施形態によっても、第１実施形態等と同様の効果が得られる。
【００５３】
（第４実施形態）
図８は、本実施形態の記録素子基板Ｉ１４の構成例を示している。記録素子基板Ｉ１４は、検出部２１８と論理和回路２１９とを含むユニット２００Ｃを備えている。論理和回路２１９には電圧ＶＤＤが供給され、論理和回路２１９は、信号処理部１１４からの信号と、検出部２１８からの信号とを受けて、その結果をトランジスタＭＮ１００に出力する。
【００５４】
電圧ＶＨＴが供給されている場合には、検出部２１８のトランジスタＭＰ１７は非導通状態になり、検出部２１８は、Ｌｏｗレベルを出力する。よって、論理和回路２１９は信号処理部１１４からの信号を出力し、該信号に基づく記録動作が適切に為される。
【００５５】
一方、電圧ＶＨＴが供給されていない場合には、検出部２１８のトランジスタＭＰ１７は導通状態になり、検出部２１８は、抵抗素子Ｒ１８とＲ１９との分圧電圧を出力する。該分圧電圧を受けた論理和回路２１９はＨｉレベルを出力し、トランジスタＭＮ１００は導通状態になる。これによって、トランジスタＤＭＮ１のソース電位が下がる。その結果、トランジスタＤＭＮ１のゲート‐ソース間の電位差が小さくなる。
【００５６】
本実施形態では、検出部２１８と論理和回路２１９とを含むユニット２００Ｃの構成を例示した。しかしながら、論理和回路２１９の代わりに、他の論理回路を組み合わせた構成が採られてもよいし、検出部２１８の検出結果を受けてトランジスタＭＮ１００を制御する制御部が設けられてもよい。
【００５７】
本実施形態では、レベルシフタ１１５を用いていないが、本実施形態においても、必要に応じてレベルシフタ１１５を用いた構成が採られうることは言うまでもなく、この構成に限られるものではない。例えば、前述の第１実施形態等では、記録動作時に接地ノード（ＧＮＤＨ）の電位が変動しうることから、トランジスタＭＮ１００が、信号処理部１１４からの信号を、レベルシフタ１１５を介してゲート端子で受ける構成とした。しかしながら、例えば、接地用の電源配線パターンの幅を大きくし、配線抵抗を十分に小さくすることによって、本実施形態のようにレベルシフタ１１５を用いない構成にすることも可能である。
【００５８】
（第５実施形態）
前述の第１〜第４実施形態では、電圧ＶＨＴが供給されていない場合に、ユニット２００等を用いて、トランジスタＤＭＮ１のゲート‐ソース間の電位差を小さくする態様を示した。しかしながら、電圧ＶＨＴは適切に記録素子基板に供給されたが、電圧ＶＨが供給されない場合も考えられる。この場合にも対応可能な構成として、図９を参照しながら本実施形態の記録素子基板を述べる。
【００５９】
図９は、本実施形態の記録素子基板Ｉ１５の構成例を示している。記録素子基板Ｉ１５は、双方向ダイオードを含むユニット２００Ｄを備えるという点で、第２実施形態（図５参照）の記録素子基板Ｉ１２と異なる。ユニット２００Ｄは、５段ダイオードＤ１’（第２実施形態と同様）の他、第２のダイオードＤ２をさらに含んでおり、ダイオードＤ１’とＤ２とが双方向ダイオードを形成している。
【００６０】
ダイオードＤ２は、アノードがトランジスタＤＭＮ１のゲート端子に接続されており、カソードがトランジスタＤＭＮ１のドレイン端子に接続されている。
【００６１】
例えば、電圧ＶＨが供給されない場合には、電源ノードＮＶＨの電位は不定状態（例えば０［Ｖ］）となる。そのため、トランジスタＤＭＮ１のドレイン電位は不定になり、例えばドレイン電位が０［Ｖ］のときはチャネル電位ないしソース電位も０［Ｖ］になりうる。一方、トランジスタＤＭＮ１のゲートには電圧ＶＨＴが供給されるため、駆動トランジスタのゲート‐ソース基板間で過電圧が生じ、絶縁破壊をもたらしうる。
【００６２】
ここで、ユニット２００ＤのダイオードＤ２に、順方向電圧よりも大きいバイアスが印加されたときには、ダイオードＤ２では順方向電流が流れる。この順方向電流により、電源ノードＮＶＨの電位が大きくなり（即ち、トランジスタＤＭＮ１のドレイン電位が大きくなり）、その結果、トランジスタＤＭＮ１のゲート‐ソース間の電位差が小さくなる。
【００６３】
よって、本実施形態によると、前述の第１実施形態等と同様の効果が得られる他、電圧ＶＨが供給されない場合においても駆動トランジスタの絶縁破壊を防ぐのに有利である。
【００６４】
本実施形態では、双方向ダイオードとして、５段のダイオードＤ１’（ＮＶＨ側がアノード、ＮＶＨＴ側がカソード）と、１段のダイオードＤ２（ＮＶＨＴ側がアノード、ＮＶＨ側がカソード）と、を例示した。しかしながら、これらの段数は、前述（第１〜第２実施形態）と同様で、記録素子基板Ｉ１５の仕様等に基づいて、適宜、決定されればよい。例えば、これらの段数は、供給されるべき電源電圧ＶＨとＶＨＴとの大小関係に基づいて定められてもよい。具体的には、ダイオードＤ１’の段数をｎ１とし、ダイオードＤ２の段数をｎ２として、ｎ１＝ｎ２としてもよい。また、ＶＨ＞ＶＨＴとなる電源電圧を用いる構成では、ｎ１＞ｎ２とすればよい。また、ＶＨ＜ＶＨＴとなる電源電圧を用いる構成では、ｎ１＜ｎ２とすればよい。
【００６５】
また、本実施形態では、ダイオードＤ２について、アノードがトランジスタＤＭＮ１のゲート端子に接続され、カソードがトランジスタＤＭＮ１のドレイン端子に接続された構成を例示した。しかしながら、本発明はこの構成に限られるものではなく、ダイオードＤ２のカソードはトランジスタＤＭＮ１のソース端子およびバックゲート端子に接続されてもよいし、該ダイオードＤ２は、他の実施形態に適用されてもよい。
【００６６】
（応用例）
以上の各実施形態では、説明を容易にするため、ヒータＲＨ１００と、該ヒータＲＨ１００に対応するトランジスタＤＭＮ１と、該ヒータＲＨ１００を通電させるためのトランジスタＭＮ１００と、を１つずつ示した。実際には、記録動作は、複数のヒータを所定の駆動方式（例えば、時分割駆動方式）にしたがって駆動することによって為されうる。
【００６７】
図１０は、第１実施形態（図４参照）で述べた構成に基づいて、ｍ個のヒータＲＨ１０１〜ＲＨ１０ｍが配列された記録素子基板Ｉ１１’の構成例を示している。記録素子基板Ｉ１１’は、ヒータＲＨ１０１〜ＲＨ１０ｍの他、トランジスタＤＭＮ１と、ヒータＲＨ１０１〜ＲＨ１０ｍに対応するように配され、対応するヒータを駆動するためのｍ個のトランジスタＭＮ１０１〜１０ｍと、を備えている。トランジスタＤＭＮ１のソース端子は、ヒータＲＨ１０１〜ＲＨ１０ｍの一方の端に共通に接続されている。トランジスタＤＭＮ１は、ソースフォロワ動作を行い、ヒータＲＨ１０１〜ＲＨ１０ｍのいずれかに定電流を供給する。この構成により、ヒータＲＨ１０１〜ＲＨ１０ｍのいずれかが駆動される。
【００６８】
前述のユニット２００は、トランジスタＤＭＮ１のソース端子およびバックゲート端子とゲート端子との間を電気的に接続するように配されている。
【００６９】
ヒータＲＨ１０１〜ＲＨ１０ｍと、１つのトランジスタＤＭＮ１と、ヒータＲＨ１０１〜ＲＨ１０ｍとを含む上記グループを１つの単位として、２以上のグループを形成する場合も、同様にして記録素子基板を構成すればよい。即ち、各グループにおいて、ユニット２００は、トランジスタＤＭＮ１のソース端子およびバックゲート端子とゲート端子との間を電気的に接続するように配される。
【００７０】
（その他）
以上、いくつかの好適な実施形態を述べたが、本発明はこれらに限られるものではなく、記録素子基板の仕様等に応じて変更が可能であり、他の実施形態によっても為されうる。例えば、上記各実施形態で例示された各ユニット（ユニット２００等の他、レベルシフタ１１５等の機能ユニットを含む）は、各々が同様の機能を有する構成を採ればよく、本発明はこれらの構成に限られるものではない。その他、例えば、以上の各実施形態では、記録素子としてヒータ（電気熱変換体）を用いた構成が示されたが、圧電素子を用いた記録方式その他の公知の記録方式が採られてもよい。また、例えば、各パラメータ（電圧の値など）は仕様に応じて変更されうるし、当該変更に合せて、各々が適切に動作するように各ユニットの構成は変更されうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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