(57)【要約】【課題】貫通電極を使用しない既存の配線レイアウトを、ウェーハを積層して貫通電極を使用する際に使用できるようにすること。【解決手段】第１半導体ウェーハ（１０）を複数の第１デバイスチップ（１５）に分割した後、仮ウェーハ（４４）を形成する。仮ウェーハ（４４）は、第２半導体ウェーハ（２０）の第２半導体デバイス（２３）に対応させて複数の第１デバイスチップを位置付けつつ、隣接する第１デバイスチップ間を樹脂（４２）で充填して形成する。そして、仮ウェーハと第２半導体ウェーハとを積層して積層ウェーハ（５２）を形成する。積層ウェーハにおける第１デバイスチップ間の樹脂に貫通電極（５８）を形成し、第１デバイスチップの第１半導体デバイス（１３）と第２半導体ウェーハの第２半導体デバイス（２３）とを接続する。【選択図】図１１
2015233075.tif 000002
【特許請求の範囲】
【請求項１】
表面に設定された交差する複数の分割予定ラインで区画される各領域に第１半導体デバイスが形成された第１半導体ウェーハから分割された第１デバイスチップと、表面に設定された交差する複数の分割予定ラインで区画される各領域に第２半導体デバイスが形成された第２半導体ウェーハから分割された第２デバイスチップと、が積層されて形成された積層デバイスの製造方法であって、
該第１半導体ウェーハを該分割予定ラインに沿って複数の第１デバイスチップに分割する第１半導体ウェーハ分割ステップと、
該第１半導体ウェーハ分割ステップを実施した後に、該第２半導体ウェーハの該表面に、該第２半導体デバイスに対応させて複数の該第１デバイスチップを位置付けつつ隣接する該第１デバイスチップ間を樹脂で充填して形成された薄平板形状の仮ウェーハを、積層させた積層ウェーハを準備する積層ウェーハ準備ステップと、
該積層ウェーハ準備ステップを実施した後に、該第１デバイスチップ間の該樹脂に貫通電極を形成して、各該第１デバイスチップの該第１半導体デバイスと該第２半導体ウェーハの各該第２半導体デバイスとを接続する貫通電極形成ステップと、
該貫通電極形成ステップを実施した後、該積層ウェーハを個々の積層デバイスへと分割する分割ステップと、
を備えたことを特徴とする積層デバイスの製造方法。
【請求項２】
該積層ウェーハ準備ステップは、
該第１半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、該第１デバイスチップを該第２半導体ウェーハの各該第２半導体デバイスに対応させた位置に位置付けて、複数の該第１デバイスチップを配設するとともに、隣接する該第１デバイスチップ間に樹脂を充填して薄平板形状の仮ウェーハを形成する仮ウェーハ形成ステップと、
該仮ウェーハ形成ステップを実施した後に、該仮ウェーハの該第１デバイスチップの裏面側を該第２半導体ウェーハの該表面に対面させるとともに、該仮ウェーハの該第１デバイスチップと該第２半導体ウェーハの該第２半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、
該貼り合わせウェーハ形成ステップを実施した後に、該貼り合わせウェーハから該サポート基板を剥離するサポート基板剥離ステップと、
を備えたことを特徴とする請求項１記載の積層デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。一方、半導体デバイスチップの積層方法として、複数の半導体ウェーハ同士を積層し、積層したウェーハを貫く貫通電極を形成してウェーハ同士を接続する積層方法が開発されつつある（Ｗａｆｅｒ  ｏｎ  ｗａｆｅｒ：ＷＯＷ、例えば特許文献１）。
【０００３】
このような貫通電極を形成する場合、先ず、複数の半導体ウェーハを重ねて接着し、積層した状態とする。この積層した状態で、デバイスチップ上にレジストを塗布後、貫通電極形成用マスクを介してドライエッチングを施すことで、所定箇所に貫通孔を形成する。そして、各貫通孔内に銅を充填することで、積層したウェーハにおける各デバイスを接続する貫通電極が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１３４２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１では、貫通電極がデバイスチップの面内に形成されるので、貫通電極を使用しない既存のワイヤーボンディング用の配線レイアウトをそのまま使用することができなくなる。このため、ＴＳＶ積層を行う場合には、ＴＳＶ積層用に新たな配線レイアウトを作成する必要が生じてしまうという問題がある。
【０００６】
本発明は、上記問題に鑑みてなされたものであり、その目的は、貫通電極を使用しない既存の配線レイアウトを、ウェーハを積層して貫通電極を使用する際に使用することができる積層デバイスの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の積層デバイスの製造方法は、表面に設定された交差する複数の分割予定ラインで区画される各領域に第１半導体デバイスが形成された第１半導体ウェーハから分割された第１デバイスチップと、表面に設定された交差する複数の分割予定ラインで区画される各領域に第２半導体デバイスが形成された第２半導体ウェーハから分割された第２デバイスチップと、が積層されて形成された積層デバイスの製造方法であって、第１半導体ウェーハを分割予定ラインに沿って複数の第１デバイスチップに分割する第１半導体ウェーハ分割ステップと、第１半導体ウェーハ分割ステップを実施した後に、第２半導体ウェーハの表面に、第２半導体デバイスに対応させて複数の第１デバイスチップを位置付けつつ隣接する第１デバイスチップ間を樹脂で充填して形成された薄平板形状の仮ウェーハを、積層させた積層ウェーハを準備する積層ウェーハ準備ステップと、積層ウェーハ準備ステップを実施した後に、第１デバイスチップ間の樹脂に貫通電極を形成して、各第１デバイスチップの第１半導体デバイスと第２半導体ウェーハの各第２半導体デバイスとを接続する貫通電極形成ステップと、貫通電極形成ステップを実施した後、積層ウェーハを個々の積層デバイスへと分割する分割ステップと、を備えたことを特徴とする。
【０００８】
この方法では、第１デバイスチップ間に充填された樹脂に貫通電極を形成するので、第１半導体デバイスの配線のレイアウト変更を行う必要なく、樹脂に貫通電極を形成した積層デバイスを製造することができる。これにより、ＴＳＶ積層を採用した際、貫通電極を形成しないデバイスと配線レイアウトを共通化でき、新たな第１半導体ウェーハを製作することを省略することができる。その結果、第１半導体デバイスの配線の設計変更や、エッチングのためのマスク製作を不要とすることができる。
【０００９】
また、本発明の積層デバイスの製造方法において、積層ウェーハ準備ステップは、第１半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、第１デバイスチップを第２半導体ウェーハの各第２半導体デバイスに対応させた位置に位置付けて、複数の第１デバイスチップを配設するとともに、隣接する第１デバイスチップ間に樹脂を充填して薄平板形状の仮ウェーハを形成する仮ウェーハ形成ステップと、仮ウェーハ形成ステップを実施した後に、仮ウェーハの第１デバイスチップの裏面側を第２半導体ウェーハの表面に対面させるとともに、仮ウェーハの第１デバイスチップと第２半導体ウェーハの第２半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、貼り合わせウェーハ形成ステップを実施した後に、貼り合わせウェーハからサポート基板を剥離するサポート基板剥離ステップと、を備えることが好ましい。この方法では、第１デバイスチップ間の樹脂に貫通電極を形成できるよう、第１デバイスチップと第２半導体デバイスとを対応させた位置関係にすることができる。
【００１０】
なお、特許請求の範囲において、分割された第２デバイスチップ、と記載しているが、同記載における分割のタイミングは、第１及び第２デバイスチップを積層する前及び後の両方を含む意味である。
【発明の効果】
【００１１】
本発明によれば、第１デバイスチップ間に充填された樹脂に貫通電極を形成するので、貫通電極を使用しない既存の配線レイアウトを、ウェーハを積層して貫通電極を使用する際に使用することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係る積層デバイスの製造方法に用いる第１半導体ウェーハ及び第２半導体ウェーハの概略斜視図である。
【図２】第１半導体ウェーハ分割ステップの説明図である。
【図３】積層ウェーハ準備ステップにおける仮ウェーハ形成ステップの説明図である。
【図４】積層ウェーハ準備ステップにおける仮ウェーハ形成ステップの説明図である。
【図５】積層ウェーハ準備ステップにおける仮ウェーハ形成ステップの説明図である。
【図６】積層ウェーハ準備ステップにおける貼り合わせウェーハ形成ステップの説明図である。
【図７】積層ウェーハ準備ステップにおけるサポート基板剥離ステップの説明図である。
【図８】貫通電極形成ステップの説明図である。
【図９】貫通電極形成ステップの説明図である。
【図１０】第２半導体ウェーハ薄化ステップの説明図である。
【図１１】分割ステップの説明図である。
【図１２】変形例に係る貫通電極形成ステップの説明図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して、本実施の形態に係る積層デバイスの製造方法ついて説明する。先ず、図１を参照して、第１半導体ウェーハ及び第２半導体ウェーハについて説明する。図１は、第１半導体ウェーハ及び第２半導体ウェーハの概略斜視図である。
【００１４】
図１に示すように、第１半導体ウェーハ１０は、円板状の第１基台１１を備え、第１基台１１の表面１１ａには格子状に交差する複数の第１分割予定ライン（ストリート）１２が設定されている。第１半導体ウェーハ１０は、ＬＳＩ等からなる複数の第１半導体デバイス１３を更に備え、第１半導体デバイス１３は、第１分割予定ライン１２によって区画された各領域に配設されている。第１半導体デバイス１３の表面（図１中上面）には、第１電極（不図示）が形成されている。図１の符号１１ｂは、第１基台１１の裏面１１ｂである。
【００１５】
第１半導体ウェーハ１０に対し、第２半導体ウェーハ２０は、デバイス等の大きさや、材質、内部構造等が異なるものの、外観上は類似した構成となる。従って、第２半導体ウェーハ２０の構成については、第１半導体ウェーハ１０の各構成の名称の「第１」を「第２」に変更し、符号の下二桁目の「１」を「２」に変更して図１中括弧内に併記することで、説明を省略する。なお、図５乃至図１１において、第２半導体ウェーハ２０における第２電極は、図示省略せずに符号２４を付す。第２電極２４は、第２半導体デバイス２３に形成されている。
【００１６】
続いて、本実施の形態に係る積層デバイスの製造方法について、図２乃至図１１を参照して説明する。図２は、第１半導体ウェーハ分割ステップの説明図、図３乃至図７は、積層ウェーハ準備ステップにおける各ステップの説明図、図８及び図９は、貫通電極形成ステップの説明図、図１０は、第２半導体ウェーハ薄化ステップの説明図、図１１は、分割ステップの説明図である。なお、図２乃至図１１に示す各ステップは、あくまでも一例に過ぎず、この構成に限定されるものではない。
【００１７】
まず、図２に示すように、第１半導体ウェーハ１０に対して第１半導体ウェーハ分割ステップを実施する。このステップでは、最初に、第１半導体ウェーハ１０における第１基板１１の裏面１１ｂと環状フレーム３０とにダイシングテープ３１を貼着し、第１半導体ウェーハ１０を環状フレーム３０で支持する。そして、ダイシングテープ３１が貼着された状態の第１半導体ウェーハ１０を切削装置（不図示）のテーブル３３上に載置してから、切削すべき第１分割予定ライン１２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード３４を第１分割予定ライン１２に沿って位置付ける。そして、切削ブレード３４の下端がダイシングテープ３１の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード３４と、第１半導体ウェーハ１０とを第１分割予定ライン１２の延在方向に相対移動する。これにより、第１半導体ウェーハ１０がフルカットで切削加工され、第１半導体ウェーハ１０が全ての第１分割予定ライン１２に沿って個々の第１デバイスチップ１５に分割される。各第１デバイスチップ１５は、第１半導体デバイス１３を１体ずつ含んで形成される。
【００１８】
第１半導体ウェーハ分割ステップを実施した後、図３乃至図７に示すように、積層ウェーハ準備ステップを実施する。積層ウェーハ準備ステップは、仮ウェーハ形成ステップ、貼り合わせウェーハ形成ステップ、サポート基板剥離ステップの順に行う。
【００１９】
図３乃至図５は、仮ウェーハ形成ステップの説明図である。このステップでは、先ず、図３に示すように、平板形状をなすガラス板等のサポート基板４０の支持面４０ａ（図３中上面）に仮接着剤シート４１を貼付する。仮接着剤シート４１の両面には、ＵＶ照射や薬品処理等を行うことによって、接着力を失う性質を有する仮接着剤がそれぞれ積層されている。仮接着剤シート４１の貼付後、ダイシングテープ３１（図２参照）から個々の第１デバイスチップ１５を剥離する。そして、サポート基板４０上の仮接着剤シート４１に対し、剥離した第１デバイスチップ１５の表面１５ａ側（第１半導体デバイス１３側）を押圧して接着する。この接着において、サポート基板４０上における各第１デバイスチップ１５は、第２半導体ウェーハ２０における各第２半導体デバイス２３（図６Ａ参照）に対応するように位置付けられる。
【００２０】
次いで、図４に示すように、サポート基板４０上の隣接する第１デバイスチップ１５間をエポキシ樹脂等の樹脂４２で充填する。これにより、サポート基板４０に複数の第１デバイスチップ１５が配設され、第１デバイスチップ１５間に樹脂４２が充填された薄平板形状となる仮ウェーハ４４が形成される。なお、図４において、樹脂４２は、第１デバイスチップ１５の裏面１５ｂと同じ高さまで充填したが、後述する図５の研削後の第１デバイスチップ１５の裏面１５ｂの高さと少なくとも同じ高さまで充填すればよい。また、図４では、第１デバイスチップ１５の裏面１５ｂが露出しているが、かかる裏面１５ｂを樹脂４２で被覆するように第１デバイスチップ１５間に樹脂を充填してもよい。
【００２１】
仮ウェーハ４４の形成後、図５に示すように、二点鎖線で示す第１デバイスチップ１５の裏面１５ｂと、樹脂４２の上面とを研削装置（不図示）で研削し、第１デバイスチップ１５を所定の仕上げ厚みに薄化する。
【００２２】
仮ウェーハ形成ステップを実施した後、貼り合わせウェーハ形成ステップを実施する。図６Ａ及び図６Ｂは、貼り合わせウェーハ形成ステップの説明図である。このステップでは、先ず、図６Ａに示すように、第２半導体ウェーハ２０における第２基台２１の表面２１ａ側に永久接着剤４６を塗布する。永久接着剤４６は、後工程や製品としての使用時においても接着状態を確保できる接着特性を有する。次に、真空中において、仮ウェーハ４４における第１デバイスチップ１５の裏面１５ｂ側を、第２半導体ウェーハ２０における第２基台２１の表面２１ａ側（永久接着剤４６側）に対面させる。次いで、仮ウェーハ４４と第２半導体ウェーハ２０とのアライメントを行い、第１デバイスチップ１５と第２半導体デバイス２３とが上下方向に整列して対応した状態に位置付ける。この状態から、図６Ｂに示すように、仮ウェーハ４４及び第２半導体ウェーハ２０を永久接着剤４６で貼り合わせて積層させることで貼り合わせウェーハ５０を形成する。貼り合わせウェーハ５０では、第２分割予定ライン２２及び第２電極２４の上方に仮ウェーハ４４の樹脂４２が配設される。
【００２３】
なお、永久接着剤４６による接着に代えて、仮ウェーハ４４及び第２半導体ウェーハ２０の何れか一方にＳｉＮ膜を形成する一方、何れか他方にＳｉ膜を形成し、これらを化学結合により接合するＳｉＮ−Ｓｉ結合により貼り合わせを行ってもよい。また、永久接着剤４６を使用せずに常温接合によって貼り合わせを行ってもよい。
【００２４】
貼り合わせウェーハ形成ステップを実施した後、サポート基板剥離ステップを実施する。図７は、サポート基板剥離ステップの説明図である。このステップでは、仮接着剤シート４１に所定処理を施して接着力を失わせた後、貼り合わせウェーハ５０からサポート基板４０を剥離する。これにより、貼り合わせウェーハ５０からサポート基板４０と共に仮接着剤シート４１が除去された積層ウェーハ５２が形成される。積層ウェーハ５２では、第１デバイスチップ１５の表面１５ａと、この表面１５ａと同一面上に位置する樹脂４２とが露出した状態となる。
【００２５】
サポート基板剥離ステップを実施した後、貫通電極形成ステップを実施する。このステップでは、先ず、図８Ａに示すように、積層ウェーハ５２において、第１デバイスチップ１５の表面１５ａと、樹脂４２の図８Ａ中上面とにレジスト５４を塗布する。レジスト５４の塗布後、レジスト５４をパターンに従って露光してマスクを形成する。このマスクを介してドライエッチングを施すと、図８Ｂに示すように、樹脂４２と、永久接着剤４６とを貫通する複数の貫通孔５６が形成される。貫通孔５６は、第２電極２４の上面に達するように形成される。貫通孔５６の形成後、図８Ｃに示すように、薬液等によってレジスト５４が剥離される。
【００２６】
レジスト５４の剥離後、図９に示すように、積層ウェーハ５２の上面側から、各貫通孔５６内に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、各貫通孔５６内の内部において、上端側が露出する貫通電極５８が形成される。貫通電極５８の上端側は、表面１５ａ上を延びて平坦化され、第１デバイスチップ１５の表面１５ａに配設される第１電極（不図示）に接続される。また、貫通電極５８の下端は第２電極２４に接続される。従って、貫通電極５８によって、各第１デバイスチップ１５の第１半導体デバイス１３と、第２半導体ウェーハ２０の各第２半導体デバイス２３とが電気的に接続される。
【００２７】
貫通電極形成ステップを実施した後、図１０に示すように、第２半導体ウェーハ薄化ステップを実施する。このステップでは、第２半導体ウェーハ２０における第２基台２１の裏面２１ｂ側を研削装置（不図示）によって研削し、第２基台２１を所定の仕上げ厚みに形成する。そして、研削後に、研磨装置（不図示）によって裏面２１ｂを研磨し、裏面２１ｂを平坦化する。
【００２８】
第２半導体ウェーハ薄化ステップを実施した後、図１１に示すように、分割ステップを実施する。このステップでは、積層ウェーハ５２における第２基板２１の裏面２１ｂと環状フレーム６０とにダイシングテープ６１を貼着し、積層ウェーハ５２を環状フレーム６０で支持する。そして、ダイシングテープ６１が貼着された状態の積層ウェーハ５２を切削装置（不図示）のテーブル６３上に載置してから、切削すべき第２分割予定ライン２２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード６４を第２分割予定ライン２２に沿って位置付ける。そして、切削ブレード６４の下端がダイシングテープ６１の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード６４と、積層ウェーハ５２とを第２分割予定ライン２２の延在方向に相対移動する。これにより、積層ウェーハ５２がフルカットで切削加工され、積層ウェーハ５２が全ての第２分割予定ライン２２に沿って個々の積層デバイスＤに分割される。なお、積層デバイスＤにおいて、第２半導体デバイス２３が形成されて第２半導体ウェーハ２０から分割された構成部分が第２デバイスチップ２５となる。
【００２９】
以上のように、本実施の形態に係る積層デバイスの製造方法では、図９に示すように、第１デバイスチップ１５間の樹脂４２に貫通電極５８を形成したので、第１デバイスチップ１５を貫通する貫通電極を形成しなくてよくなる。これにより、第１半導体デバイス１３を含む第１半導体ウェーハ１０（図１参照）において、貫通電極を使用しない既存のワイヤーボンディング用の配線レイアウトを変更せずに利用することが可能となる。この結果、配線レイアウトの設計変更や、エッチング用のマスク製作等の負担を軽減でき、第１半導体ウェーハ１０の作り直しもなくすことができる。
【００３０】
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
【００３１】
例えば、分割ステップは、上記のように、切削ブレード６４によるフルカットでの切削加工に限定されるものではない。例を挙げると、レーザビームを照射するアブレーション加工によるフルカット、切削加工やアブレーション加工によるハーフカット後ブレーキング装置を使用する割断、積層ウェーハ５２内に改質層を形成した後、ブレーキング装置を使用する割断等で積層ウェーハ５２を個々の積層デバイスＤに分割するようにしてもよい。ここで、アブレーションとは、レーザビームの照射強度が所定の加工閾値以上になると、固体表面で電子、熱的、光科学的及び力学的エネルギーに変換され、その結果、中性原子、分子、正負のイオン、ラジカル、クラスタ、電子、光が爆発的に放出され、固体表面がエッチングされる現象をいう。
【００３２】
また、上記積層ウェーハ５２では、第１半導体ウェーハ１０と第２半導体ウェーハ２０との２枚のウェーハを貼り合わせたが、ウェーハの枚数を増加し、積層デバイスＤにおける半導体デバイスの積層数を増やしてもよい。
【００３３】
また、貫通電極形成ステップにあっては、レジスト５４（図８Ｃ参照）の除去後において、図１２に示すように、第１デバイスチップ１５の表面１５ａに樹脂４２を積層させた状態としてもよい。この場合、上記した貫通孔５６を形成するエッチングによって、第１デバイスチップ１５の表面１５ａ上に位置する樹脂４２にも貫通孔７０を形成する。そして、積層ウェーハ５２の上面側から、各貫通孔５６、７０内に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、貫通孔５６、７０内の内部と、隣接する貫通孔５６、７０の上部を連結する位置に貫通電極５８が形成される。貫通電極５８において、貫通孔７０内を延在する部分の下端は、第１デバイスチップ１５の第１電極（不図示）に接続される。また、貫通電極５８における貫通孔５６内を延在する部分の下端は、第２電極２４に接続される。従って、貫通電極５８によって、各第１デバイスチップ１５の第１半導体デバイス１３と、第２半導体ウェーハ２０の各第２半導体デバイス２３とが電気的に接続される。
【００３４】
また、上記の実施の形態においては、上記各ステップは別々の装置で実施されてもよいし、同一の装置で実施されてもよい。
【産業上の利用可能性】
【００３５】
以上説明したように、本発明は、複数の半導体デバイスが積層された積層デバイスに貫通電極を形成する際に有用であり、貫通電極を使用しない既存の配線レイアウトを、貫通電極を使用する際にも使用することができるという効果を有する。
【符号の説明】
【００３６】
１０  第１半導体ウェーハ
１２  第１分割予定ライン
１３  第１半導体デバイス
１５  第１デバイスチップ
２０  第２半導体ウェーハ
２２  第２分割予定ライン
２３  第２半導体デバイス
２５  第２デバイスチップ
４０  サポート基板
４２  樹脂
４４  仮ウェーハ
５０  貼り合わせウェーハ
５２  積層ウェーハ
５８  貫通電極
Ｄ  積層デバイス
【図１】
2015233075.tif 000003
【図２】
2015233075.tif 000004
【図３】
2015233075.tif 000005
【図４】
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【図５】
2015233075.tif 000007
【図６】
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【図７】
2015233075.tif 000009
【図８】
2015233075.tif 000010
【図９】
2015233075.tif 000011
【図１０】
2015233075.tif 000012
【図１１】
2015233075.tif 000013
【図１２】
2015233075.tif 000014