(57)【要約】      （修正有）【課題】安定した動作をする差動信号駆動回路を提供する。【解決手段】ソース電流源Ｉ１と、シンク電流源Ｉ２を有するＨブリッジ回路と、前記Ｈブリッジ回路の第１の出力端子３と第２の出力端子４におけるコモンモード電圧を調整する誤差電圧検出部２と、前記第１の出力端子に第１の抵抗Ｒ１の一端と第１の容量Ｃ１の一端が接続され、前記第２の出力端子に第２の抵抗Ｒ２の一端と第２の容量Ｃ２の一端が接続され、前記第１の抵抗の他端と前記第２の抵抗の他端には第３の抵抗Ｒ３の一端が接続され、前記第１の容量の他端と前記第２の容量の他端、及び、前記第３の抵抗の他端には第３の容量の一端が接続され、前記第３の容量の他端が接地される回路網１を有し、前記第３の抵抗の他端と前記第３の容量の一端が接続されたnode1の電圧と基準電圧ＶＲＥＦに基づいて前記誤差電圧検出部が、前記ソース電流源或いは前記シンク電流源の少なくとも一方を制御する。【選択図】図１
2015128236.tif 000002
【特許請求の範囲】
【請求項１】
ソース電流源と、シンク電流源と、前記ソース電流源と前記シンク電流源に接続されたＨブリッジ回路と、前記Ｈブリッジ回路の第１の出力端子と第２の出力端子におけるコモンモード電圧を調整する誤差電圧検出部とを有し、前記Ｈブリッジ回路の前記第１の出力端子と前記第２の出力端子から差動出力を発生する、差動信号駆動回路において、
前記Ｈブリッジ回路の前記第１の出力端子と前記第２の出力端子には抵抗と容量からなる回路網が接続されており、
前記回路網は、
前記Ｈブリッジ回路の前記第１の出力端子に第１の抵抗の一端と第１の容量の一端が接続され、
前記Ｈブリッジ回路の前記第２の出力端子に第２の抵抗の一端と第２の容量の一端が接続され、
前記第１の抵抗の他端と前記第２の抵抗の他端には第３の抵抗の一端が接続され、
前記第１の容量の他端と前記第２の容量の他端、及び、前記第３の抵抗の他端には第３の容量の一端が接続され、前記第３の容量の他端は接地されており、
前記誤差電圧検出部は、前記第３の抵抗の他端と前記第３の容量の一端が接続された箇所に発生する電圧と基準電圧とに基づいて前記ソース電流源或いは前記シンク電流源の少なくとも一方を制御する
ことを特徴とする差動信号駆動回路。
【請求項２】
前記誤差電圧検出部は、前記基準電圧が入力される第１の入力端子と、前記第３の抵抗の他端と前記第３の容量が接続された箇所に発生する電圧が入力される第２の入力端子と、を有する差動アンプと、定電圧発生回路を有し、
前記差動アンプの出力は、前記ソース電流源或いは前記シンク電流源の一方の制御端子に接続され、前記定電圧発生回路の出力は、前記ソース電流源或いは前記シンク電流源の他方の制御端子に接続されることを特徴とする請求項１に記載の差動信号駆動回路。
【請求項３】
前記誤差電圧検出部は、前記基準電圧が入力される第１の入力端子と、前記第３の抵抗の他端と前記第３の容量が接続された箇所に発生する電圧が入力される第２の入力端子と、を有する、差動入力シングル出力のトランスコンダクタンスアンプと、第１の定電圧発生回路と、第２の定電圧発生回路を有し、
前記差動入力シングル出力のトランスコンダクタンスアンプの出力は、前記第１の定電圧発生回路の出力と重畳されて、前記ソース電流源或いは前記シンク電流源のいずれか一方の制御端子に接続され、前記第２の定電圧発生回路の出力は、前記ソース電流源或いは前記シンク電流源の他方の制御端子に接続されることを特徴とする請求項１に記載の差動信号駆動回路。
【請求項４】
前記誤差電圧検出部は、前記基準電圧が入力される第１の入力端子と、前記第３の抵抗の他端と前記第３の容量が接続された箇所に発生する電圧が入力される第２の入力端子と、を有する、差動入力シングル出力のトランスコンダクタンスアンプと、第１の定電圧発生回路と、第２の定電圧発生回路を有し、
前記差動入力シングル出力のトランスコンダクタンスアンプの出力は、前記第１の定電圧発生回路の出力と抵抗を介して重畳されて、前記ソース電流源或いは前記シンク電流源のいずれか一方の制御端子に接続され、前記第２の定電圧発生回路の出力は、前記ソース電流源或いは前記シンク電流源の他方の制御端子に接続されることを特徴とする請求項１に記載の差動信号駆動回路。
【請求項５】
前記誤差電圧検出部は、前記基準電圧が入力される第１の入力端子と、前記第３の抵抗の他端と前記第３の容量が接続された箇所に発生する電圧が入力される第２の入力端子と、前記ソース電流源或いは前記シンク電流源のいずれか一方の制御端子に接続される第１の出力端子と、前記ソース電流源或いは前記シンク電流源の他方の制御端子に接続される第２の出力端子と、第１の定電圧発生回路と、第２の定電圧発生回路と、第４の容量と、第５の容量と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、を有し、
前記第１の定電圧発生回路の出力に前記第１の出力端子が接続され、
前記第２の入力端子と前記第２の出力端子との間に前記第５の容量が接続され、
前記第４の容量の一方の端子が、前記第１のスイッチを介して前記第２の出力端子と接続されると共に、前記第２のスイッチを介して前記第２の定電圧発生回路の出力に接続され、
前記第４の容量の他方の端子は、前記第３のスイッチを介して前記第１の入力端子と接続されると共に、前記第４のスイッチを介して前記第２の入力端子と接続される事を特徴とする請求項１に記載の差動信号駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧差動信号（ＬＶＤＳ：Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）を伝送するための差動信号駆動回路に関するものである。
【背景技術】
【０００２】
ＬＶＤＳ伝送において、良好な信号の伝送を実現するために、コモンモードフィードバック（以下ＣＭＦＢ）回路が差動信号駆動回路に搭載されたものがある（特許文献１）。特許文献１では、電流源となるＭＯＳトランジスタのゲートとドレインとの間に容量を挿入することにより、伝達関数の極（ポール）の位相余裕度を改善している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１３４９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のものでは、伝送線路の外部負荷容量の増大に伴ってポールの位置が低周波数域に遷移する。この時、ポールの位置がＣＭＦＢ回路の一巡伝達関数の振幅ゲイン１倍以上の周波数域まで低下すると、駆動回路が位相余裕度の不足に陥る可能性がある。伝送線路の外部負荷容量は、適用するアプリケーションによって様々な値を取りうるので、この方法では利用範囲が限定されてしまう課題があった。本発明の目的は、安定した動作をする差動信号駆動回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明の差動信号駆動回路は、ソース電流源と、シンク電流源と、前記ソース電流源と前記シンク電流源に接続されたＨブリッジ回路と、前記Ｈブリッジ回路の第１の出力端子と第２の出力端子におけるコモンモード電圧を調整する誤差電圧検出部とを有し、前記Ｈブリッジ回路の前記第１の出力端子と前記第２の出力端子から差動出力を発生する、差動信号駆動回路において、前記Ｈブリッジ回路の前記第１の出力端子と前記第２の出力端子には抵抗と容量からなる回路網が接続されており、前記回路網は、前記Ｈブリッジ回路の前記第１の出力端子に第１の抵抗の一端と第１の容量の一端が接続され、前記Ｈブリッジ回路の前記第２の出力端子に第２の抵抗の一端と第２の容量の一端が接続され、前記第１の抵抗の他端と前記第２の抵抗の他端には第３の抵抗の一端が接続され、前記第１の容量の他端と前記第２の容量の他端、及び、前記第３の抵抗の他端には第３の容量の一端が接続され、前記第３の容量の他端は接地されており、前記誤差電圧検出部は、前記第３の抵抗の他端と前記第３の容量の一端が接続された箇所に発生する電圧と基準電圧とに基づいて前記ソース電流源或いは前記シンク電流源の少なくとも一方を制御することを特徴とする。
【発明の効果】
【０００６】
安定した動作をする差動信号駆動回路を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】実施例１に係る回路図。
【図２】実施例１に係る抵抗及び容量からなる回路の入出力特性を表すボード線図。
【図３】実施例１に係るＣＭＦＢ全体の一巡伝達関数のボード線図。
【図４】実施例２に係る誤差電圧検出部の回路。
【図５】実施例３に係る誤差電圧検出部の回路。
【図６】実施例４に係る誤差電圧検出部の回路。
【図７】実施例５に係る誤差電圧検出部の回路。
【図８】実施例６に係る誤差電圧検出部の回路。
【発明を実施するための形態】
【０００８】
（実施例１）
以下、本発明の実施例１を図面に基づいて説明する。図１は差動信号駆動回路を模式的に示す図である。差動出力を発生する駆動回路を、スイッチＳＷ１〜ＳＷ４によるスイッチ回路として示す。スイッチＳＷ１とＳＷ３の端子間、スイッチＳＷ２とＳＷ４端子間は接続されている。スイッチＳＷ１〜ＳＷ４は制御信号ＣＫ１、ＣＫ２によりオン−オフが制御される。制御信号ＣＫ１によってＯＮ／ＯＦＦ動作するスイッチＳＷ１，ＳＷ２と、制御信号ＣＫ２よってＯＮ／ＯＦＦ動作するＳＷ３，ＳＷ４は、一方がオンの時に他方がオフとなる相補的な動作をする、Ｈブリッジ回路を構成している。ＳＷ１とＳＷ３の接続点をＨブリッジ回路の第１の出力端子３とし、ＳＷ２とＳＷ４の接続点をＨブリッジ回路の第２の出力端子４とする。ＳＷ１とＳＷ２の出力端子３、４の接続されているのと反対側の端子は、ｐＭＯＳトランジスタで構成されたソース電流源Ｉ１に接続されている。第１の電流源Ｉ１の他端は電源電位ＶＤＤに接続されている。ＳＷ３とＳＷ４の出力端子３、４の接続されているのと反対側の端子は、ｎＭＯＳトランジスタで構成されたシンク電流源Ｉ２に接続されている。シンク電流源Ｉ２の他端は接地電位ＶＳＳに接続されている。出力端子３、出力端子４からは入力データに応じて差動信号が発生され、各出力端子に接続された線路を駆動する。
【０００９】
図中、実線で囲まれた１のブロックは、コモンモード電圧を負帰還により抑制するコモンモードフィードバック（ＣＭＦＢ）回路の一部を構成する抵抗及び容量からなる回路網１（ＣＲ回路１）である。Ｈブリッジ回路の第１の出力端子３には第１の抵抗Ｒ１の一端と第１の容量Ｃ１の一端とが接続され、第２の出力端子４には第２の抵抗Ｒ２の一端と第２の容量Ｃ２の一端とが接続されている。第１及び第２の抵抗Ｒ１，Ｒ２の他端は共に第３の抵抗Ｒ３の一端に接続されており、第１及び第２の容量Ｃ１，Ｃ２は、第３の容量Ｃ３の一端と抵抗Ｒ３の他端に接続されている。抵抗Ｒ３の他端と容量Ｃ３の一端との接続された箇所をｎｏｄｅ１とする。容量Ｃ３の他端は、接地電位ＶＳＳに接続されている。
【００１０】
差動信号駆動回路には誤差電圧検出部２が設けられている。ソース及びシンク電流源Ｉ１、Ｉ２のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの制御端子（ゲート端子）には、誤差検出部２の出力端子ｏｕｔ１、ｏｕｔ２がそれぞれ接続されている。誤差検出部の第１の入力端子ｉｎｎには、基準電圧ＶＲＥＦが入力されており、第２の入力端子ｉｎｐには、ＣＲ回路１のｎｏｄｅ１が接続されている。なお、制御信号ＣＫ１，ＣＫ２は、入力データに対応した信号であり、入力データに応じてデータパルス変換回路で生成される。また、第１及び第２の差動信号の出力端子３、４の間には、不図示の負荷抵抗（たとえば１００Ω）が、線路を介した受信側で両端子間に接続される。この時、出力端子３、４から見て伝送線路には容量負荷が寄生的に発生する。
【００１１】
次に、本実施例の動作を説明する。第１及び第２の出力端子３、４に発生する電圧は、ＣＭＦＢ回路の一部を構成するＣＲ回路１に入力される。差動電圧は、ＣＲ回路１のｎｏｄｅ１において相殺される一方、コモンモード電圧はｎｏｄｅ１を通過して誤差検出部２に伝達される。誤差検出部２は、基準電圧ＶＲＥＦとｎｏｄｅ１の電圧を比較して、ソース電流源Ｉ１、又は、シンク電流源Ｉ２、又は、ソース、シンク電流源Ｉ１，Ｉ２の双方を調整する制御信号を発生する。この時、例えば、第１及び第２の出力端子３、４に発生するコモンモード電圧が上昇した時は、相対的にシンク電流源Ｉ２の電流値が大きくなるように（又はソース電流源Ｉ１の電流値が小さくなるように）負帰還制御を行う。この制御の結果、コモンモード電圧は基準電圧ＶＲＥＦとほぼ同じ電圧値に収束する。
【００１２】
コモンモード電圧を安定化させるためには、ＣＭＦＢに係る一巡ループにおける帰還信号の位相余裕として６０°以上を確保する必要がある。即ち、ＣＭＦＢの一巡伝達関数に許されるゲイン１倍の周波数における位相遅れは最大１２０°とする。
【００１３】
以下、ＣＭＦＢに係る一巡ループの各位相遅れ要素について述べる。線路負荷などにより出力端子３，４に寄生的に発生する容量は、適用するアプリケーションによって異なり、数ｐＦ程度から数百ｐＦ程度の大きな値（ケーブル長や伝送形態によって異なる）となり得る。したがって、コモンモード出力に発生するポールは制御できないものとして最大値の９０°位相遅れがあるものとする。誤差検出部２で発生するポールは、ＣＭＦＢの一巡伝達関数の有効帯域幅よりも高域になるように設計できるため、ここでの安定性への影響はない。これは、コモンモード出力に発生するポールによってＣＭＦＢの一巡伝達関数の有効帯域幅の最大値が明示出来る為である。
【００１４】
次に、ＣＲ回路１の位相遅れについて述べる。出力端子３，４の信号は、ＣＲ回路１の抵抗Ｒ１，Ｒ２によって、コモンモード電圧として検出され、抵抗Ｒ３を通じてｎｏｄｅ１に至る。この時、ｎｏｄｅ１における容量と抵抗Ｒ１，Ｒ２，Ｒ３によるローパスフィルタ効果によって、位相遅れを伴うコモンモード電圧の低周波数域信号のみがｎｏｄｅ１に現れる。一方Ｃ１，Ｃ２は、Ｒ１，Ｒ２を通過できなかったコモンモード電圧の高周波数域信号を、位相進みを伴いながらバイパスさせて、ｎｏｄｅ１の信号に重畳させる。結果的に、ＣＲ回路１は、出力端子のコモンモード電圧の特定周波数以下の低周波数域信号を殆ど減衰すること無くｎｏｄｅ１に伝達する。その際に、ＣＲ回路１により、特定周波数以上の高周波数域信号を減衰させ、コモン高周波グリッジに対するＣＭＦＢの反応度を下げてｎｏｄｅ１に伝達する。
【００１５】
図２は、出力端子３，４のコモンモード電圧がｎｏｄｅ１に伝達される時の、ＣＲ回路のボード線図である。図２の（ａ）がゲイン特性を表し、（ｂ）が位相特性を表す。ＣＲ回路の周波数特性は、低周波数域で位相遅れとなり、高周波数域で遅れた位相が戻る特性になる。よって、抵抗Ｒ１，Ｒ２，Ｒ３、及び、容量Ｃ１，Ｃ２，Ｃ３を（式１）、（式２）に則り設定する事で、ＣＲ回路１における位相遅れは、最大３０°以内に設定する事が可能になる。
【００１６】
（式１）
ｖｃｍ＝（ｖ（ｏｕｔｐｕｔ３）＋ｖ（ｏｕｔｐｕｔ４））／２
（式２）
ｖｃｍ／ｖ（ｎｏｄｅ１）＝（ｊωＣＲ＋１）／（ｊω（Ｃ＋Ｃ３）Ｒ＋１）
ただし、Ｃ＝Ｃ１＋Ｃ２、Ｒ＝（Ｒ１＊Ｒ２）／（Ｒ１＋Ｒ２）＋Ｒ３、ω：角周波数、ｊ：虚数単位とする。
【００１７】
例えば（Ｒ１，Ｒ２，Ｒ３，Ｃ１，Ｃ２，Ｃ３）＝（１ｋΩ，１ｋΩ，１０ｋΩ，０．７５ｐＦ，０．７５ｐＦ，３ｐＦ）とした場合の、位相が最も遅れる周波数は６ＭＨｚであり、その遅れ量は３０°となる。尚、抵抗Ｒ３は、抵抗対の高周波的な対称性が悪い場合に挿入することが望ましく、必須ではない。また、容量Ｃ３は、誤差検出部２の入力容量として包含しても良い。
【００１８】
図３は、図１の回路構成において出力端子３，４に大きい容量負荷が接続された場合のＣＭＦＢ全体の一巡伝達関数のボード線図である。図３の（ａ）がゲイン特性を表し、（ｂ）が位相特性を表す。図３（ａ）における直流ゲインは、ソース電流源Ｉ１或いはシンク電流源Ｉ２を構成するトランジスタのトランスコンダクタンスと、出力端子３，４の出力抵抗との積で決まる。ここで、出力端子３，４の出力抵抗の主成分は、ソース電流源Ｉ１或いはシンク電流源Ｉ２を構成するトランジスタのドレインソース抵抗である。また、出力端に発生するポールの角周波数は、出力端子３，４の出力抵抗と、負荷容量も含めた出力端に存在する容量の積の逆数である。ＣＲ回路１での位相の遅れ量を３０°以内に設定することにより、コモン出力に発生するポールは制御できないものとして最大値の９０°位相遅れを考慮しても図３に示すように位相遅れは最大１２０°以内にすることができる。
【００１９】
この様に、抵抗Ｒ１，Ｒ２，Ｒ３、及び、容量Ｃ１，Ｃ２，Ｃ３を適切に設定する事で、ＣＭＦＢ一巡伝達関数の位相余裕は常に６０°以上確保される。よって、伝送線路外部負荷の負荷容量の大小にかかわらず、常に安定したＣＭＦＢ動作を有する差動信号駆動が可能になる。
【００２０】
（実施例２）
次に具体的な誤差検出回路の構成について図４により説明する。本実施例は誤差検出回路の構成以外は実施例１と同じなので、重複する説明は省略する。
ｐＭＯＳトランジスタ１１は、ソースが電源電位ＶＤＤに接続され、ゲートとドレインは接続されて定電流源１２のダイオード負荷となっており、ゲートとドレインの接続部から定電圧が発生される定電圧発生回路である。発生された定電圧は第１の制御出力端子ｏｕｔ１から出力される。第１の制御出力端子ｏｕｔ１からの電圧は、ソース電流源Ｉ１のｐＭＯＳトランジスタのゲートに入力されて、ソース電流源Ｉ１を制御する。誤差検出回路の差動アンプ部１０は、２つのｐＭＯＳトランジスタ１４、１５のソースが共通に接続されたコモンソース差動対を有する。コモンソース差動対のソースにはテール電流源１３が接続され、コモンソース差動対のドレイン側にはｎＭＯＳトランジスタのダイオード負荷対１６、１７が接続される。コモンソース差動対の一方のｐＭＯＳトランジスタ１４のゲート端子を第１の入力端子ｉｎｎ、他方のｐＭＯＳトランジスタ１５のゲート端子を第２の入力端子ｉｎｐとする。第１の入力端子ｉｎｎを反転入力端子、第２の入力端子ｉｎｐを非反転入力端子とし、ｐＭＯＳトランジスタ１４のドレインに設けた第２の制御出力端子ｏｕｔ２を非反転出力端子とする。第２の制御出力端子ｏｕｔ２から定常的には一定電圧が出力されている。Ｈブリッジ回路のコモンモード電圧が定常状態から増減して、ｎｏｄｅ１の電圧も増減すると第２の入力端子ｉｎｐへの電圧が定常状態から増減し、第２の制御出力端子ｏｕｔ２の電圧も同様に増減する。例えば、コモンモード電圧が定常状態から増加すると第２の制御出力端子ｏｕｔ２からの出力電圧も増加してシンク電流源Ｉ２の電流を増加させて、コモンモード電圧を減らすように動作する。尚、この誤差検出部２Ａのｉｎｐからｏｕｔ２へ至るノードのインピーダンスは小さい為、本回路で発生するポールはＣＭＦＢ一巡伝達関数の有効帯域外の高域に配置でき、一巡伝達の系全体は安定に動作する。
【００２１】
（実施例３）
実施例３は、実施例２の誤差検出部２Ａのトランジスタ素子の極性（ｐ，ｎ）を入れ替えた、誤差検出部２の第２の回路例２Ｂである。本実施例の誤差検出回路２Ｂについて図５により説明する。ｎＭＯＳトランジスタ２７のソースは接地され、ゲートとドレインは接続されて定電流源２６のダイオード負荷となり、ゲートとドレインの接続部から定電圧が発生される定電圧発生回路である。発生された定電圧は第２の制御出力端子ｏｕｔ２から出力される。第２の制御出力端子ｏｕｔ２からの電圧はシンク電流源Ｉ２のｎＭＯＳトランジスタのゲートに入力されて、シンク電流源Ｉ２を制御する。差動アンプ部２０は、２つのｎＭＯＳトランジスタ２３、２４のソースが共通に接続されたコモンソース差動対を有する。コモンソース差動対のソースにはテール電流源２５が接続され、コモンソース差動対のドレイン側にはｐＭＯＳトランジスタのダイオード負荷対２１、２２が接続される。コモンモード差動対の一方のｎＭＯＳトランジスタ２３のゲートを第１の入力端子ｉｎｎ、他方のｎＭＯＳトランジスタ２４のゲートを第２の入力端子ｉｎｐとする。第１の入力端子ｉｎｎを反転入力端子とし、第２の入力端子ｉｎｐを非反転入力端子とし、ｎＭＯＳトランジスタ２１のドレインに設けた第１の制御出力端子ｏｕｔ１を非反転出力端子とする。第１の制御出力端子ｏｕｔ１から定常的には一定電圧が出力されている。Ｈブリッジ回路のコモンモード電圧が定常状態から増減して、ｎｏｄｅ１の電圧も増減すると第２の入力端子ｉｎｐへの電圧が定常状態から増減し、第１の制御出力端子ｏｕｔ１の電圧も同様に増減する。この結果、ソース電流源Ｉ１が制御され、コモンモード電圧を定常状態に保つ。例えば、コモンモード電圧が定常状態から増加すると第１の制御出力端子ｏｕｔ１からの出力電圧も増加してソース電流源Ｉ１の電流を減少させて、コモンモード電圧を減らすように動作する。本回路で発生するポールは、誤差検出部２Ａ同様に高域に配置できるので一巡伝達の系全体は安定に動作する。
【００２２】
（実施例４）
実施例４は電流源Ｉ２を制御する電圧を、定電圧にコモンモード電圧の変動分に応じた電圧を重畳することにより、生成している。本実施例の誤差検出回路２Ｃについて図６により説明する。
【００２３】
実施例２との主な相違は、ｎＭＯＳトランジスタ３８が設けられている点である。ｎＭＯＳトランジスタ３８は、ソースが接地電位に接続されて、ゲートとドレインが接続されたダイオード負荷であり、ドレインとゲートの接続部に定電流源３９が接続される。ｎＭＯＳトランジスタ３８のドレインとゲートとの接続部には定電圧が発生される。ｎＭＯＳトランジスタ３８のドレインには、コモンソース差動対を構成するｐＭＯＳトランジスタ３４のドレインが接続されている。ｐＭＯＳトランジスタ３４のゲートは反転入力端子となる第１の入力端子ｉｎｎであり、ｐＭＯＳトランジスタ３８のゲートとドレインの接続された、第２の制御出力端子ｏｕｔ２からは非反転出力が得られる。この回路は第１の制御出力端子ｏｕｔ１から定電圧がソース電流源Ｉ１に供給される。第２の制御出力端子ｏｕｔ２からは定常的に一定電圧が出力されている。ｐＭＯＳトランジスタのコモンソース差動対とｎＭＯＳトランジスタ３６の電流源負荷によりトランスコンダクタンスアンプ（ＯＴＡ：Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｒｉｆｉｅｒ）が構成されている。本実施例のＯＴＡは、差動入力シングル出力のＯＴＡである。トランスコンダクタンスアンプにおいて、第１の入力端子ｉｎｎと第２の入力端子ｉｎｐとの変化分に相当する電流が出力されて、その電流はダイオード接続されたｎＭＯＳトランジスタ３８のインピーダンスにより電流電圧変換される。電流電圧変換された電圧は、第２の制御出力端子ｏｕｔ２に重畳される。従って、第２の制御出力端子ｏｕｔ２への定電流源３９による定常バイアスとコモンモード電圧変化に伴う重畳信号を切り分ける事ができ、誤差検出部２Ａと比べてＣＭＦＢの一巡伝達関数の利得設定の自由度が向上する。各ノードに発生するポールは、誤差検出部２Ａ，２Ｂ同様に高周波数域にできる。誤差検出部２ＣはＭＯＳトランジスタのｐ，ｎ極性を入れ替えて構成することも出来る。
【００２４】
（実施例５）
実施例５の誤差検出回路は、実施例４の誤差検出部２Ｃに抵抗を追加した点で、実施例４と相違する。図７により実施例５について、相違点を説明する。ｎＭＯＳトランジスタ４８は、ドレインとゲートが接続されたダイオード接続になっている。ｎＭＯＳトランジスタ４８のソースは接地電位に接続され、ドレインとゲートの接続部には定電流源４９及び抵抗５０の一端が接続されている。抵抗５０の他端にはコモンソース差動対を構成するｐＭＯＳトランジスタ４４、４５のうち、反転入力端子となる第１の入力端子ｉｎｎをゲートに持つ、ｐＭＯＳトランジスタ４４のドレインが接続されている。ダイオード接続されたｎＭＯＳトランジスタ４８に定電流源４９から流し込まれる電流によって発生した定電圧はドレインとゲートとの接続部から抵抗を介して、ｐＭＯＳトランジスタ４４のドレインからの出力電圧と重畳される。基本動作は実施例４の誤差検出部２Ｃと変わらないが、ダイオード接続されたｎＭＯＳ４８のインピーダンスと追加の抵抗５０との直列インピーダンスがトランスコンダクタンスアンプ出力電流の電圧変換に寄与する。よって、誤差検出部２Ｃより、更なる利得設定の自由度がある。本実施例も各ノードに発生するポールは、誤差検出部２Ａ，２Ｂ，２Ｃ同様に高域配置できる。誤差検出部２Ｄはｐ，ｎ極性を入れ替えた構成とする事も出来る。
【００２５】
（実施例６）
実施例６の誤差検出回路は、スイッチドキャパシタの動作により、電流源を制御する電圧を得る。図８により本実施例を説明する。第１の制御出力端子ｏｕｔ１は定電圧を発生する。第１の制御出力端子ｏｕｔ１からの定電圧はドレインとゲートがダイオード接続されたｐＭＯＳトランジスタ６１と一端が接地電位に接続されて、他端がｐＭＯＳトランジスタ６１のドレインとゲートとの接続部に接続された定電流源６２とにより発生される。また、ｎＭＯＳトランジスタ６４のドレインとゲートがダイオード接続される。ダイオード接続されたゲートとドレインとの接続部に、一端が電源電位に接続された定電流回路６３の他端を接続する。ｎＭＯＳトランジスタ６４のドレインとゲートの接続部からは、レプリカ電圧が発生する。ここでレプリカ電圧とは、コモンモード電圧が定常状態である時にシンク電流源Ｉ２のｎＭＯＳトランジスタのゲート（即ち、第２の制御出力端子ｏｕｔ２）電圧に実質的に等しい電圧の事である。スイッチＳＷ５、ＳＷ７を介して、コンデンサＣ４の一端には第１の入力端子ｉｎｎから基準電圧が与えられ、他端にはレプリカ電圧が与えられる。スイッチＳＷ５、ＳＷ７は制御信号ＣＫ３により同時にオンされる。この結果、コンデンサＣ４の両端の電圧は基準電圧とレプリカ電圧の両者の差分電圧になる。制御信号ＣＫ３によりスイッチＳＷ５、ＳＷ７がオフされると、制御信号ＣＫ４によりスイッチＳＷ６、ＳＷ８がオンになり、コンデンサＣ４の電荷がスイッチＳＷ６、ＳＷ８を介してコンデンサＣ５に供給される。
【００２６】
制御信号ＣＫ３とＣＫ４はノンオーバーラップ２相クロックであり、そのクロックタイミングはＬＶＤＳのデータレートに同期している。コンデンサＣ５には検出されたコモンモード電圧が第２の入力端子ｉｎｐから与えられているので、第２の制御出力端子ｏｕｔ２には、レプリカ電圧と基準電圧の差分にコモンモード電圧が重畳された電圧が発生する。即ち、第２の制御出力端子ｏｕｔ２の電圧は、ｏｕｔ２電圧＝コモンモード電圧−（基準電圧−レプリカ電圧）＝（コモンモード電圧の定常状態からの差分電圧）＋レプリカ電圧、という関係となる。第２の制御出力端子ｏｕｔ２の電圧がシンク電流源Ｉ２を制御して、コモンモード電圧を定常状態に戻すように動作する。第２の入力端子ｉｎｐから第２の制御出力端子ｏｕｔ２へ至る経路上には実質的に容量性リアクタンスしか存在せず、これは抵抗と容量からなる回路網１（ＣＲ回路１）のコンデンサＣ３の容量に包含される。したがって、誤差検出部２Ｅでのポール発生は実質的に無視でき、実施例１で説明したような位相余裕度を確保できる。誤差検出部２ＥはＭＯＳトランジスタのｐ、ｎ極性を入れ替えた構成とする事も出来る。
【００２７】
以上述べたように、伝送線路の寄生する外部負荷の負荷容量の大小にかかわらず、常に安定したＣＭＦＢ動作を有する差動信号駆動回路を提供することが出来る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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