(57)【要約】【課題】加工パターンの形状の悪化を抑制しつつ、加工パターンのアスペクト比を上げる。【解決手段】極性ポリマ３Ｂにて開口部２Ａの内壁を覆うとともに、極性ポリマ３Ｂの内側に非極性ポリマ３Ａを垂直に配置させ、非極性ポリマ３Ａを除去した後、極性ポリマ３Ｂで内壁が覆われた開口部１Ａを介して被加工膜１をエッチングすることにより、開口部１Ａに深さ方向に連続する開口部２Ａを被加工膜１に形成する。【選択図】図７
2015233082.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造における2以上のアスペクトを有するホール加工において、第１のテーパ形状と深さ方向に連続する第２のテーパ形状とが設けられた開口部を備え、
前記ホールの短径寸法と長径寸法を用いて（長径寸法-短径寸法）/長径寸法と定義される扁平率が前記第１のテーパ形状の上部（A）と、前記第１のテーパ形状と前記第２のテーパ形状との境界部（B）と、前記第２のテーパ形状の底部（C）とで、
扁平率（A）≦扁平率（C）＜扁平率（B）
という関係が成り立つことを特徴とする半導体装置。
【請求項２】
被加工膜と、
前記被加工膜に形成され、テーパ形状が設けられた開口部と、
前記開口部が垂直化されるように前記開口部の内壁に楔状に形成された成形層を備える半導体装置。
【請求項３】
被加工膜に第１開口部を形成する工程と、
前記第１開口部に自己組織化膜を埋め込む工程と、
前記第１開口部の内壁を覆う第１ポリマ成分と、前記第１ポリマ成分の内側に配置された第２ポリマ成分とに前記自己組織化膜を分離させる工程と、
前記第２ポリマ成分を除去する工程と、
前記第１ポリマ成分で内壁が覆われた第１開口部を介して前記第１開口部に深さ方向に連続する第２開口部を前記被加工膜に形成する工程と、
前記第１ポリマ成分を前記第1開口部の側壁保護膜として前記第２開口部に対してサイドエッチングを行う工程とを備える半導体装置の製造方法。
【請求項４】
被加工膜に開口部を形成する工程と、
前記開口部に自己組織化膜を埋め込む工程と、
前記開口部の内壁を覆う第１ポリマ成分と、前記第１ポリマ成分の内側に配置された第２ポリマ成分とに前記自己組織化膜を分離させる工程と、
前記第２ポリマ成分を除去する工程と、
前記第２ポリマ成分が除去された領域に芯材を埋め込む工程と、
前記芯材と前記開口部との間の前記第１ポリマ成分を除去する工程と、
前記開口部を成形する成形材を前記第１ポリマ成分が除去された領域に埋め込む工程とを備える半導体装置の製造方法。
【請求項５】
前記第２ポリマ成分は垂直に形成される請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化を図るため、メモリセルを３次元的に配置することがある。この時、メモリセルの積層工程を効率化するため、ホールパターンのアスペクト比を上げることが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−６４８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、加工パターンの形状の悪化を抑制しつつ、加工パターンのアスペクト比を上げることが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、被加工膜と、前記被加工膜に形成され、第１のテーパ形状に連続する第２のテーパ形状が設けられた開口部とを備える。前記第１のテーパ形状と前記第２のテーパ形状との境界に段差が設けられている。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図１（ｂ）は、図１（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。
【図２】図２（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図２（ｂ）は、図２（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図、図２（ｃ）は、被加工膜の開口部がテーパ形状を有する場合を示す断面図、図２（ｄ）は、被加工膜の開口部がボーイング形状を有する場合を示す断面図である。
【図３】図３（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図３（ｂ）は、図３（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。
【図４】図４（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図４（ｂ）は、図４（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。
【図５】図５（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図５（ｂ）は、図５（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。
【図６】図６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図６（ｂ）は、図６（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。
【図７】図７（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図７（ｂ）は、図７（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。
【図８】図８（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図８（ｂ）は、図８（ａ）のｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。
【図９】図９（ａ）は、第１実施形態に係るマスク材の概略構成を示す平面図、図９（ｂ）は、図９（ａ）のａ−ａ´線で切断した断面図、図９（ｃ）は、図９（ａ）のｅ−ｅ´線で切断した断面図、図９（ｄ）は、図９（ａ）のｆ−ｆ´線で切断した断面図である。
【図１０】図１０（ａ）〜図１０（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１（ａ）〜図１１（ｄ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７（ａ）〜図１７（ｃ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８は、第６実施形態に係る半導体装置の概略構成を示す斜視図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）〜図８（ａ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図１（ｂ）〜図７（ｂ）は、図１（ａ）〜図７（ａ）のａ−ａ´線、ｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図、図８（ｂ）は、図８（ａ）のｂ−ｂ´線、ｃ−ｃ´線およびｄ−ｄ´線でそれぞれ切断した平面図である。また、図２（ｃ）は、被加工膜の開口部がテーパ形状を有する場合を示す断面図、図２（ｄ）は、被加工膜の開口部がボーイング形状を有する場合を示す断面図である。また、図９（ａ）は、第１実施形態に係るマスク材の概略構成を示す平面図、図９（ｂ）は、図９（ａ）のａ−ａ´線で切断した断面図、図９（ｃ）は、図９（ａ）のｅ−ｅ´線で切断した断面図、図９（ｄ）は、図９（ａ）のｆ−ｆ´線で切断した断面図である。
【０００９】
図１（ａ）および図１（ｂ）において、被加工膜１上にマスク材２を形成する。なお、被加工膜１は、シリコン酸化膜などの絶縁体であってもよいし、シリコンなどの半導体であってもよい。マスク材２は、レジスト膜であってもよいし、シリコン酸化膜、シリコン窒化膜、多結晶シリコン膜などのハードマスクであってもよい。そして、マスク材２がレジスト膜の場合、フォトリソグラフィー技術を用いることにより、マスク材２に開口部２Ａを形成する。マスク材２がハードマスクの場合、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、マスク材２に開口部２Ａを形成することができる。
【００１０】
次に、図２（ａ）および図２（ｂ）に示すように、開口部２Ａを有するマスク材２を介して被加工膜１をエッチングすることにより、被加工膜１に開口部１Ａを形成する。ここで、図９（ａ）〜図９（ｄ）に示すように、マスク材２の膜厚をｈ２とすると、被加工膜１をエッチングする時にマスク材２がエッチングされる。このため、開口部２Ａ間の間隔の狭い部分では、マスク材２の膜厚がｈ２より小さなｈ１になる。そして、マスク材２の膜厚が薄くなると、縦方向（ｅ−ｅ´) と横方向（ａ−ａ´)とで立体角に差が生まれ、エッチングガスの入射量に差異が生じる。この結果、図２（ｂ）に示すように、開口部１Ａの深い部分（ｃ−ｃ´線）では、開口部１Ａの浅い部分（ｂ−ｂ´線）に比べて開口部１Ａの扁平率が大きくなる。
また、アスペクト比の高い異方性エッチングを行う場合、エッチング時に発生した反応生成物を側壁に付着させ、横方向のエッチングを阻害させることができる。一方、エッチングガスの入射角度にはバラツキがあるため、アスペクト比が増加すると、マスク材２の側壁や被加工膜１の側壁でのイオン反射の発生頻度が増加する。このため、反応生成物による側壁保護作用が過剰になり過ぎると、図２（ｃ）に示すように、開口部１Ａにテーパ形状が誘発される。一方、側壁保護作用が不足すると、開口部１Ａのサイドエッチを十分に防げず、図２（ｄ）に示すように、開口部１Ａにボーイング形状が誘発される。
【００１１】
次に、図３（ａ）および図３（ｂ）に示すように、塗布などの方法にて開口部２Ａに自己組織化膜３を埋め込む。自己組織化膜３は、ダイレクトセルフアッセンブリに用いることができる。自己組織化膜３は、非極性ポリマ３Ａと極性ポリマ３Ｂの混合物であるポリマーブレンド型材料を用いるようにしてもよい。あるいは、自己組織化膜３は、例えばポリスチレン（ＰＳ）とポリメチルメタクリレート（ＰＭＭＡ）のブロック共重合体のようなブロックコポリマー型材料を用いるようにしてもよい。
【００１２】
次に、図４（ａ）および図４（ｂ）に示すように、熱処理などの方法にて非極性ポリマ３Ａと極性ポリマ３Ｂに自己組織化膜３をミクロ相分離する。この時、極性ポリマ３Ｂにて開口部２Ａの内壁が覆われるとともに、極性ポリマ３Ｂの内側に非極性ポリマ３Ａが垂直に配置される。また、自己組織化膜３により自発的に形成されたパターンによって開口部２Ａを真円形状に補正することができる。この時、極性ポリマ３Ｂは、化学的に分極しているので、開口部１Ａの深さ方向に垂直な円柱形状になる。
【００１３】
次に、図５（ａ）および図５（ｂ）に示すように、現像などの方法によって非極性ポリマ３Ａを除去する。この時、現像液としてＴＭＡＨなどの有機溶剤を用いることができる。なお、現像は酸素プラズマなどのドライ現像であってもよい。
【００１４】
次に、図６（ａ）および図６（ｂ）に示すように、極性ポリマ３Ｂで内壁が覆われた開口部１Ａを介して被加工膜１をエッチングすることにより、開口部１Ａに深さ方向に連続する開口部１Ｂを被加工膜１に形成する。
【００１５】
次に、図７（ａ）および図７（ｂ）に示すように、極性ポリマ３Ｂで内壁が覆われた開口部１Ａを介して開口部１Ｂのサイドエッチングを行うことにより、開口部１Ｂを横方向に拡大する。この時、開口部１Ｂのサイドエッチングにより、開口部１Ｂの径を開口部１Ａの径に近づけることができる。
【００１６】
次に、図８（ａ）および図８（ｂ）に示すように、マスク材２および極性ポリマ３Ｂを除去する。
ここで、極性ポリマ３Ｂで内壁が覆われた開口部１Ａを介して開口部１Ｂを被加工膜１に形成することにより、開口部１Ｂを形成する時に開口部１Ａがエッチングされるのを防止することができ、同一エッチング工程で開口部１Ａ、１Ｂを形成する方法に比べて、開口部１Ａ、１Ｂの形状の悪化を抑制することができる。また、自己組織化膜３により自発的に形成されたパターンによって開口部１Ａを真円形状に補正することができ、開口部１Ａの形状悪化に起因して開口部１Ｂの形状悪化が誘発されるのを抑制することができる。
【００１７】
（第２実施形態）
図１０（ａ）〜図１０（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
上述した第１実施形態では、開口部１Ａを形成した後もマスク材２を残したまま開口部２Ａを形成する方法について説明したが、図１０（ａ）に示すように、開口部１Ａを形成した後にマスク材２を除去するようにしてもよい。そして、図１０（ｂ）〜図１０（ｄ）に示すように、開口部２Ａの内壁に極性ポリマ３Ｂを形成する。次に、図１０（ｅ）に示すように、ＣＶＤなどの方法にて被加工膜１上にマスク材４を形成する。この時、マスク材４が開口部１Ａに埋め込まれないようにするために、カバレッジの良くない成膜条件を設定することができる。次に、図６（ａ）〜図８（ａ）の工程と同様に開口部２Ａを被加工膜１に形成する。
ここで、開口部１Ａを形成した後にマスク材２を除去し、マスク材６を付け直すことにより、マスク材２の残膜差が後工程に影響を及ぼすのを防止することができる。
【００１８】
（第３実施形態）
図１１（ａ）〜図１１（ｄ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
上述した第１実施形態では、被加工膜１として単体部材を用いた場合について説明したが、図１１（ａ）〜図１１（ｄ）に示すように、被加工膜１として複合部材を用いるようにしてもよい。例えば、被加工膜１として半導体５と絶縁体６との積層構造を用いるようにしてもよい。この時、図１１（ｃ）および図１１（ｄ）に示すように、半導体５および絶縁体６にそれぞれ適したエッチング条件でサイドエッチングを行うことができる。なお、被加工膜１としては、半導体５と絶縁体６との積層構造の他、エッチングレートの異なる異種半導体の積層構造を用いるようにしてもよいし、不純物濃度が互いに異なる半導体の積層構造を用いるようにしてもよい。異種半導体の積層構造は、例えば、ＳｉとＳｉＧｅの積層構造を挙げることができる。不純物濃度が互いに異なる半導体の積層構造は、例えば、ノンドープトＳｉとドープトＳｉの積層構造を挙げることができる。
【００１９】
（第４実施形態）
図１２（ａ）〜図１２（ｃ）、図１３（ａ）〜図１３（ｃ）および図１４（ａ）〜図１４（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
図１２（ａ）において、被加工膜１１に開口部１１Ａを形成する。この時、開口部１１Ａはテーパ形状を有するものとする。なお、被加工膜１１は、シリコン酸化膜などの絶縁体であってもよいし、シリコンなどの半導体であってもよい。そして、塗布などの方法にて開口部１１Ａに自己組織化膜１３を埋め込む。
【００２０】
次に、図１２（ｂ）に示すように、熱処理などの方法にて非極性ポリマ１３Ａと極性ポリマ１３Ｂに自己組織化膜１３をミクロ相分離する。この時、極性ポリマ１３Ｂにて開口部１１Ａの内壁が覆われるとともに、極性ポリマ１３Ｂの内側に非極性ポリマ１３Ａが垂直に配置される。
【００２１】
次に、図１２（ｃ）に示すように、現像などの方法によって非極性ポリマ１３Ａを除去する。この時、現像液としてＴＭＡＨなどの有機溶剤を用いることができる。なお、現像は酸素プラズマなどのドライ現像であってもよい。
【００２２】
次に、図１３（ａ）に示すように、極性ポリマ１３Ｂにて内壁が覆われた開口部１１Ａ内に芯材１４を埋め込む。なお、芯材１４の材料は、例えば、塗布型メタルを用いることができる。
【００２３】
次に、図１３（ｂ）に示すように、ＣＭＰなどの方法にて芯材１４を薄膜化することにより、極性ポリマ１３Ｂの表面を露出させる。そして、図１３（ｃ）に示すように、アッシングなどの方法にて極性ポリマ１３Ｂを除去する。
【００２４】
次に、図１４（ａ）に示すように、極性ポリマ１３Ｂが除去された領域に成形材１１Ｂを楔状に埋め込む。なお、被加工膜１１がシリコン酸化膜の場合、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｅｒ  ｄｅｐｏｓｉｔｉｏｎ）などの方法にて成形材１１Ｂを形成することができる。
【００２５】
次に、図１４（ｂ）に示すように、ＣＭＰなどの方法にて成形材１１Ｂを薄膜化することにより、成形材１１Ｂを平坦化する。そして、図１４（ｃ）に示すように、ウェットエッチングまたはドライエッチングなどの方法にて芯材１４を除去する。
【００２６】
これにより、開口部１１Ａがテーパ形状を有する場合においても、開口部１１Ａが深さ方向に垂直になるように成形することができ、開口部１１Ａの形状を適正化することができる。また、開口部１１Ａが２以上のアスペクト比を有する場合においても、開口部１１Ａの真円度を１に近づけることができる。
【００２７】
（第５実施形態）
図１５（ａ）〜図１５（ｃ）、図１６（ａ）〜図１６（ｃ）および図１７（ａ）〜図１７（ｃ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
図１５（ａ）において、この実施形態では、図１２（ａ）の被加工膜１１として半導体１５と絶縁体１６との積層構造が用いられている。そして、半導体１５と絶縁体１６との積層構造に開口部１１Ａを形成する。そして、塗布などの方法にて開口部１１Ａに自己組織化膜１３を埋め込む。
【００２８】
次に、図１５（ｂ）に示すように、熱処理などの方法にて非極性ポリマ１３Ａと極性ポリマ１３Ｂに自己組織化膜１３をミクロ相分離する。この時、極性ポリマ１３Ｂにて開口部１１Ａの内壁が覆われるとともに、極性ポリマ１３Ｂの内側に非極性ポリマ１３Ａが垂直に配置される。そして、図１５（ｃ）に示すように、現像などの方法によって非極性ポリマ１３Ａを除去する。
【００２９】
次に、図１６（ａ）に示すように、極性ポリマ１３Ｂにて内壁が覆われた開口部１１Ａ内に芯材１４を埋め込む。そして、図１６（ｂ）に示すように、ＣＭＰなどの方法にて芯材１４を薄膜化することにより、極性ポリマ１３Ｂの表面を露出させる。そして、図１６（ｃ）に示すように、アッシングなどの方法にて極性ポリマ１３Ｂを除去する。
【００３０】
次に、図１７（ａ）に示すように、極性ポリマ１３Ｂが除去された領域に半導体１５をシード層として半導体１５Ａをエピタキシャル成長させる。さらに、図１７（ｂ）に示すように、絶縁体１６を酸化することにより、極性ポリマ１３Ｂが除去された領域に絶縁体１６Ａを形成する。この半導体１５Ａおよび絶縁体１６Ａは、開口部１１Ａが深さ方向に垂直になるように成形することができる。そして、図１７（ｃ）に示すように、ウェットエッチングまたはドライエッチングなどの方法にて芯材１４を除去する。
【００３１】
これにより、被加工膜１１として半導体１５と絶縁体１６との積層構造が用いられている場合においても、テーパ形状を有する開口部１１Ａが深さ方向に垂直になるように成形することができ、開口部１１Ａの形状を適正化することができる。
【００３２】
（第６実施形態）
図１８は、第６実施形態に係る半導体装置の概略構成を示す斜視図である。なお、図１８では、半導体装置として、３次元ＮＡＮＤフラッシュメモリのメモリセルアレイを例にとった。
図１８において、メモリセルアレイは、回路領域ＲＡとメモリ領域ＲＢを有する。回路領域ＲＡは、半導体基板ＳＢに形成される。メモリ領域ＲＢは回路領域ＲＡ上に形成される。
メモリセルアレイは、半導体基板ＳＢ上に順次形成された回路層ＣＵ、バックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３および配線層Ｌ４を有する。
【００３３】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルＭＣのセルトランジスタとして機能する。選択トランジスタ層Ｌ３は、セレクトトランジスタＳＴ、ＤＴとして機能する。配線層Ｌ４は、ソース線ＳＬおよびビット線ＢＬ１〜ＢＬ５として機能する。
バックゲートトランジスタ層Ｌ１は、バックゲート層ＢＧを有する。バックゲート層ＢＧは、半導体基板ＳＢと平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート層ＢＧは、例えば多結晶シリコンによって形成される。
また、バックゲート層ＢＧは、バックゲートホールを有する。バックゲートホールは、バックゲート層ＢＧを掘り込むように形成されている。バックゲートホールは、上面からみてカラム方向を長手方向とする略矩形状に形成されている。このバックゲートホールには接続層ＣＰが形成されている。
【００３４】
メモリセルトランジスタ層Ｌ２は、バックゲートトランジスタ層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線ＷＬ１〜ＷＬ８を有する。ワード線ＷＬ１〜ＷＬ８は、層間絶縁層を挟んで積層されている。ワード線ＷＬ１〜ＷＬ８は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線ＷＬ１〜ＷＬ８は、例えば多結晶シリコンで形成される。
また、メモリセルトランジスタ層Ｌ２は、メモリホールＫＡ１、ＫＡ２を有する。メモリホールＫＡ１、ＫＡ２は、ワード線ＷＬ１〜ＷＬ８を貫通するように形成されている。メモリホールＫＡ１、ＫＡ２は、バックゲートホールのカラム方向の端部近傍に整合するように形成されている。メモリセルＭＣのセルトランジスタは積層方向に直列に接続されるとともに、接続層ＣＰを介して積層方向に折り返すように接続されることで、メモリストリングＭＳが構成される。
【００３５】
選択トランジスタ層Ｌ３は、セレクトゲート線ＳＧＳ、ＳＧＤを有する。セレクトゲート線ＳＧＳ、ＳＧＤは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対のセレクトゲート線ＳＧＳと、一対のセレクトゲート線ＳＧＤは、カラム方向に交互に配置されている。セレクトゲート線ＳＧＳは一方の柱状部ＭＰ２の上層に形成され、セレクトゲート線ＳＧＤは他方の柱状部ＭＰ１の上層に形成されている。セレクトゲート線ＳＧＳ、ＳＧＤは、多結晶シリコンで形成される。
選択トランジスタ層Ｌ３は、柱状部ＳＰ１、ＳＰ２を有する。柱状部ＳＰ１、ＳＰ２は、それぞれセレクトゲート線ＳＧＳ、ＳＧＤを貫通する。また、柱状部ＳＰ１、ＳＰ２は、それぞれ柱状部ＭＰ１、ＭＰ２と整合するように積層される。メモリストリングＭＳの両端にセレクトトランジスタＳＴ、ＤＴが直列に接続されることで、ＮＡＮＤストリングＮＳが構成される。
【００３６】
配線層Ｌ４は、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線ＳＬ、プラグＰＧおよびビット線ＢＬ１〜ＢＬ５を有する。
ソース線ＳＬは、ロウ方向に延びる板状に形成されている。ソース線ＳＬは、カラム方向に隣接する一対のセレクトゲート線ＳＧＳの上面に接するように形成されている。プラグＰＧは、セレクトゲート線ＳＧＤの上面に接し、半導体基板ＳＢの表面に対して垂直方向に延びるように形成されている。ビット線ＢＬ１〜ＢＬ５は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線ＢＬ１〜ＢＬ５は、プラグＰＧの上面に接するように形成されている。ソース線ＳＬ、プラグＰＧおよびビット線ＢＬ１〜ＢＬ５は、例えばタングステン（Ｗ）等の金属で形成される。
なお、メモリホールＫＡ１、ＫＡ２は、図１１（ａ）〜図１１（ｄ）と同様の工程で形成するようにしてもよいし、図１５（ａ）〜図１５（ｃ）、図１６（ａ）〜図１６（ｃ）および図１７（ａ）〜図１７（ｃ）と同様の工程で形成するようにしてもよい。この時、半導体５、１５をワード線ＷＬ１〜ＷＬ８として用いることができ、絶縁体６、１６をワード線ＷＬ１〜ＷＬ８間の層間絶縁層として用いることができる。
【００３７】
これにより、メモリホールＫＡ１、ＫＡ２の形状の悪化を抑制しつつ、メモリホールＫＡ１、ＫＡ２のアスペクト比を上げることができる。このため、ワード線ＷＬ１〜ＷＬ８の積層数を増やすことができ、３次元ＮＡＮＤフラッシュメモリの集積度を向上させることができる。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
１  被加工膜、２  マスク材、１Ａ、１Ｂ、２Ａ  開口部、３  自己組織化膜、３Ａ  非極性ポリマ、３Ｂ  極性ポリマ
【図１】
2015233082.tif 000003
【図２】
2015233082.tif 000004
【図３】
2015233082.tif 000005
【図４】
2015233082.tif 000006
【図５】
2015233082.tif 000007
【図６】
2015233082.tif 000008
【図７】
2015233082.tif 000009
【図８】
2015233082.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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